(57)【要約】【課題】  プロセス要因で生じるクロック信号の位相バラツキを抑える。【解決手段】  信号生成回路１００は、クロック信号PLLCKが通るクロック信号線３０に１以上のクロックバッファ３１が配置され、１以上のクロックバッファ３１によりクロック信号PLLCKを遅延させ、遅延したクロック信号に基づき所定の信号を生成する。この信号生成回路１００は、前記クロックバッファ３１と同一チップ上に形成された複数のクロックバッファ４１を有して構成される参照用クロックバッファ４０と、参照用クロックバッファ４０の遅延量を検知し、この遅延量と予め定められた遅延量との差に基づく位相調整信号PHADJを出力する遅延検知回路５０と、位相調整信号PHADJに応じて、クロック信号PLLCKの位相を変える位相調整回路２０と、を備える。【選択図】図１
2010165134.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号が通るクロック信号線に１以上のクロックバッファが配置され、該１以上のクロックバッファにより該クロック信号を遅延させ、遅延したクロック信号に基づき所定の信号を生成する信号生成回路において、
前記１以上のクロックバッファと同一チップ上に形成された複数のクロックバッファを有して構成される参照用クロックバッファと、
前記参照用クロックバッファの遅延量を検知し、該遅延量と予め定められた遅延量との差に基づく位相調整信号を出力する遅延検知回路と、
前記位相調整信号に応じて、前記クロック信号の位相を変える位相調整回路と、
を備えていることを特徴とする信号生成回路。
【請求項２】
請求項１に記載の信号生成回路において、
前記参照用クロックバッファを構成するクロックバッファは、前記クロック信号線に配置されている前記１以上のクロックバッファと同一仕様であり、且つ該１以上のクロックバッファの数量の自然数倍の数量である、
ことを特徴とする信号生成回路。
【請求項３】
請求項１及び２のいずれか一項に記載の信号生成回路において、
前記クロック信号線に対して、前記１以上のクロックバッファの組が並列に配置され、各組毎に該クロック信号を遅延させて、各組毎に遅延したクロック信号に基づき所定の信号を生成する、
ことを特徴とする信号生成回路。
【請求項４】
請求項１から３のいずれか一項に記載の信号生成回路において、
前記遅延検知回路は、検知された前記遅延量と前記予め定められた遅延量との差に対応した前記位相調整信号を出力し、
前記位相調整回路は、前記位相調整信号に応じて、前記クロック信号の位相を多段階で可変させる位相可変回路を有する、
ことを特徴とする信号生成回路
【請求項５】
請求項１から３のいずれか一項に記載の信号生成回路において、
前記遅延検知回路は、検知された前記遅延量と前記予め定められた遅延量との差が所定値以上のとき又は所定未満のときに、前記位相調整信号を出力し、
前記位相調整回路は、前記クロック信号の位相を一定量ズラす位相変更回路と、前記位相調整信号の入力に応じて、該位相変更回路を通過したクロック信号と該遅延回路を通過していないクロック信号とのうち一方を出力する選択回路と、を有する、
ことを特徴とする信号生成回路。
【請求項６】
請求項１から５のいずれか一項に記載の信号生成回路において、
前記クロック信号を出力するＰＬＬ（Phase Locked Loop）回路を備えている、
ことを特徴とする信号生成回路。
【請求項７】
請求項６に記載の信号生成回路において、
前記ＰＬＬ回路からの前記クロック信号が安定化したことを検知して、前記遅延検知回路を動作させる安定化検知回路と、
前記遅延検知回路が動作し始めてから予め定められた時間経過後に、該遅延検知回路の動作を停止させる停止指示回路と、
を備えていることを特徴とする信号生成回路。
【請求項８】
請求項７に記載の信号生成回路において、
所定時間毎に前記遅延検知回路を動作させる定期駆動指示回路
を備えていることを特徴とする信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１以上のクロックバッファによりクロック信号を遅延させ、遅延したクロック信号に基づき所定の信号を生成する信号生成回路に関する。
【背景技術】
【０００２】
ディジタル信号素子において、その動作タイミングの基準となるクロック信号の位相バラツキが小さいことは極めて重要なことである。
【０００３】
このクロック信号の位相バラツキを抑える技術としては、例えば、以下の非特許文献１に記載の技術がある。
【０００４】
この文献には、基準クロック信号を基に、各種クロック信号を生成する回路が例示されている。この回路は、いわゆるクロックツリーを構成する回路である。この回路では、基準クロック信号を各種クロック信号用に分岐する前に、ＰＬＬ（Phase Locked Loop）回路が設けられ、このＰＬＬ回路のフィードバック信号として、各種クロック信号のうちの一クロック信号の出力が採用されている。
【０００５】
【非特許文献１】ＣＱ出版社発行、Design  Wave  Magazine、2008年8月号、42頁〜47頁、図6
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記非特許文献１に記載の技術では、ＰＬＬ回路により、基準クロック信号の位相バラツキを確かに抑えることができるものの、この回路の製造段階での微妙な差異に起因して生じる、つまりプロセス要因で生じる比較的大きな位相バラツキに対して、対処しきれないという問題点がある。
【０００７】
本発明は、このような従来技術の問題点に着目して、プロセス要因で生じるクロック信号の位相バラツキを抑えることができる信号生成回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記目的を達成するため、本発明では、クロック信号が通るクロック信号線に１以上のクロックバッファが配置され、該１以上のクロックバッファにより該クロック信号を遅延させ、遅延したクロック信号に基づき所定の信号を生成する信号生成回路を提供する。
【０００９】
この信号生成回路は、前記１以上のクロックバッファと同一チップ上に形成された複数のクロックバッファを有して構成される参照用クロックバッファと、
前記参照用クロックバッファの遅延量を検知し、該遅延量と予め定められた遅延量との差に基づく位相調整信号を出力する遅延検知回路と、
前記位相調整信号に応じて、前記クロック信号の位相を変える位相調整回路と、
を備えている。
【発明の効果】
【００１０】
本発明では、参照用クロックバッファの遅延量を検知することで、クロック信号を遅延させる１以上のクロックバッファの遅延量を間接的に検知し、この検知した値に応じて、位相調整回路によりクロック信号の位相を変えている。よって、本発明によれば、プロセス要因等で生じるクロック信号の位相バラツキを抑えることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係る信号生成回路の一実施形態について、図面を用いて説明する。
【００１２】
本実施形態の信号生成回路１００は、図１に示すように、クロック信号CKが入力するクロック信号入力端１と、クロック信号入力端１に接続されている入力バッファ３５と、この入力バッファ３５からのクロック信号CKの位相をフィードバック制御して、クロック信号PLLCKを出力するＰＬＬ回路１０と、このクロック信号PLLCKが通り、先で複数に分岐しているクロック信号線３０と、分岐後の各クロック信号線３０に接続されている複数のクロックバッファ３１,３１,…と、この複数のクロックバッファ３１,３１,…の先に接続され、それぞれが所定の信号DTo1，DTo2，…を出力するＤ−フリップフロップ回路３２ａ,３２ｂ,…と、各Ｄ−フリップフロップ回路３２ａ,３２ｂ,…の出力端Ｄに接続されている出力バッファ３６ａ,３６ｂ,…と、各出力バッファ３６ａ,３６ｂ,…からの信号DTo1，DTo2，…をそれぞれ出力する信号出力端２ａ，２ｂ，…と、を備えている。
【００１３】
さらに、この信号生成回路１００は、本実施形態における特徴的な構成要素として、ＰＬＬ回路１０からのクロック信号PLLCKの位相を調整する位相調整回路２０と、複数のクロックバッファ４１を有して構成される参照用クロックバッファ４０と、この参照用クロックバッファ４０の遅延量を検知して、位相調整信号PHADJを位相調整回路２０へ出力する遅延検知回路５０と、ＰＬＬ回路１０からのクロック信号PLLCKが安定化したことを検知して、遅延検知回路５０を動作させるSTART0信号を出力する安定化検知回路６０と、遅延検知回路５０を定期的に動作させるSTART1信号を出力する定期駆動タイマ（定期駆動指示回路）７０と、START0信号とSTART1信号との一方の信号の入力に対してSTART信号を遅延検知回路５０に出力するＯＲ回路８０と、遅延検知回路５０の動作を停止させるSTOP信号を遅延検知回路５０に出力する検知終了タイマ（停止指示回路）９０と、を備えている。
【００１４】
ＰＬＬ回路１０は、入力バッファ３５からのクロック信号CKが入力するREF入力端と、クロック信号PLLCKを出力するPLLCK出力端と、クロック信号PLLCKが入力するFB入力端とを有している。このＰＬＬ回路１０のPLLCK出力端にクロック信号線３０が接続されている。
【００１５】
クロック信号線３０中で、ＰＬＬ回路１０のPLLCK出力端と、このクロック信号線３０の分岐点との間に、位相調整回路２０が配置されている。
【００１６】
クロック信号線３０の各分岐信号線には、例えば、４個のクロックバッファ３１，３１，３１，３１が直列に配置され、さらにその先にＤ−フリップフロップ回路３２ａ,３２ｂ,…が配置されている。
【００１７】
各Ｄ−フリップフロップ回路３２ａ,３２ｂ,…は、４個のクロックバッファ３１,３１,…を経たクロック信号PLLCKが入力するクロック入力端と、所望の信号が入力するD入力端と、目的の信号を出力するQ出力端とを有している。各Ｄ−フリップフロップ回路３２ａ,３２ｂ,…は、D入力端に入力した所望の信号の信号値のうち、クロック入力端に入力したクロック信号PLLCKの立ち上がり時の信号値を、目的の信号DTo1，DTo2，…としてQ出力端から出力する。
【００１８】
安定化検出回路６０は、入力バッファ３５からのクロック信号CKが入力した後、ＰＬＬ回路１０のPLLCK出力端からのクロック信号PLLCKの周波数が安定したことを検知すると、前述のSTART0信号を出力する。
【００１９】
定期駆動タイマ７０は、安定化検出回路６０からのSTART0信号が入力してから、所定期間毎に前述のSTART1信号を出力する。なお、所定期間としては、例えば、数ヶ月〜１年程度である。
【００２０】
検知終了タイマ９０は、ＯＲ回路８０からSTART信号が出力されてから、後述する遅延検知回路５０のカウンタ５４の周期をカウントし、例えば、１０周期をカウントした時点で、遅延検知回路５０へ前述のSTOP信号を出力する。
【００２１】
参照用クロックバッファ４０は、クロック信号線３０の各分岐信号線に配置されているクロックバッファ３１と同一仕様のクロックバッファ４１を直列に複数接続して構成されている。本実施形態の信号生成回路１００は、１チップで構成されている。このため、クロック信号線３０の各分岐信号線に配置されているクロックバッファ３１と参照用クロックバッファ４０を構成する複数のクロックバッファ４１とは、同一プロセスで形成されることになるため、製造段階での微妙な差異が実質的にないものとして扱うことができる。この参照用クロックバッファ４０のクロックバッファ４１の数量は、クロック信号線３０の各分岐信号線に配置されているクロックバッファ３１の数量が４個の場合、この自然数倍、例えば、８倍の３２個である。
【００２２】
遅延検知回路５０は、図２に示すように、参照クロックバッファ４０に出力するパルス信号PUL0を生成するパルス信号生成回路５１と、参照クロックバッファ４０を通ったパルス信号PUL1をクロック信号PLLCKに同期化させる同期化Ａ回路５２ａと、クロック信号PLLCKに同期したパルス信号PUL1の立ち上がりを検知するための微分Ａ回路５３ａと、この微分Ａ回路５３ａによるパルス信号PUL1信号の立ち上がり検知でカウントを開始するカウンタ５４と、参照クロックバッファ４０を経ていないパルス信号PUL0をクロック信号PLLCKに同期化させる同期化Ｂ回路５２ｂと、クロック信号PLLCKに同期したパルス信号PUL0の立ち上がりを検知するための微分Ｂ回路５３ｂと、この微分Ｂ回路５３ｂによるパルス信号PUL0の立ち上がり検知でカウンタ５４によるカウント数を保持する保持回路５５と、保持回路５５により保持されたカウント数と予め定められたかウント数との差DEFを出力する比較回路５６と、この差に基づく位相調整信号PHADJを位相調整回路２０へ出力する位相調整信号生成回路５７と、を有している。
【００２３】
位相調整回路２０は、図３に示すように、ＰＬＬ回路１０からのクロック信号PLLCKの位相を反転させるインバータ２１と、ディレイバッファ２３及びセレクタ２４で構成される複数の位相調整段２２，２２，…と、遅延検知回路５０から送られてきた位相調整信号PHADJに応じて、各位相調整段２２のセレクタ２４を動作させる調整信号分配器２５と、を有している。インバータ２１は、クロック信号PLLCKの位相を反転させることで、クロック信号PLLCKの位相を半周期分進ませる役目を担っている。また、位相調整段２２は、位相調整段２２のセレクタ２４で、この位相調整段２２のディレイバッファ２３を通過したクロック信号PLLCKとこのディレイバッファ２３を通過していないクロック信号PLLCKとのうち一方を出力することで、クロック信号PLLCKの遅延量を調整する役目を担っている。したがって、インバータ２１と、複数の位相調整段２２，２２，…とで、クロック信号PLLCKの位相を多段階で可変させる位相可変回路を構成することになる。
【００２４】
ここで、例えば、クロック信号PLLCKの周期Tが1600psであり、各位相調整段２２のディレイバッファ２３による遅延量が200psで、位相調整段２２の数、言い換えると、ディレイバッファ２３の数が８個であるとする。この場合、位相調整回路２０のインバータ２１により、クロック信号PLLCKの位相は、このクロック信号PLLCKの半周期T/2分に相当する800ps分早くなる。仮に、全位相調整段２２のディレイバッファ２３をクロック信号PLLCKが通過しなければ、クロック信号PLLCKの位相は、800ps早いままであり、逆に、全位相調整段２２のディレイバッファ２３をクロック信号PLLCKが通過すれば、クロック信号PLLCKの位相は、800ps遅くなる。したがって、この位相調整回路２０は、-800〜+800psの間で、クロック信号PLLCKの位相を200ps単位で調整できる。
【００２５】
このように、位相調整回路２０を構成する場合、遅延検知回路５０の位相調整信号生成回路５７からは、８個のディレイバッファ２３のうち、いずれのディレイバッファ２３にクロック信号PLLCKを通過させるかを示すため、８ビットの位相調整信号PHADJが出力される。例えば、８ビットの位相調整信号PHADJが「11110000」の場合、第１段〜第４段までのディレイバッファ２３にクロック信号PLLCKを通過させ、第５段〜第８段までのディレイバッファ２３にクロック信号PLLCKを通過させないことを意味する。調整信号分配器２５は、この８ビットの位相調整信号PHADJを受けると、各位相調整段２２のセレクタ２４に、この位相調整信号PHADJ中の対応ビット値を出力し、各セレクタ２４を動作させる。
【００２６】
遅延検知回路５０の位相調整信号生成回路５７は、比較回路５６から出力された差DEF基づいて、以上のような８ビット位相調整信号PHADJを出力するため、図４に示すように、各種差DEFに対して、対応する８ビット位相調整信号PHADJを出力する回路構成を成している。なお、位相調整信号生成回路５７の回路構成は、ハードウェアで実現してもよいが、図４に示すようなテーブルを予め保持しておき、プロセッサがこのテーブルを参照して、差DEFの入力に対して対応する８ビット位相調整信号PHADJを出力するようにしてもよい。
【００２７】
次に、信号生成回路１００の動作について説明する。
【００２８】
クロック信号入力端１に入力したクロック信号CKは、図１に示すように、ＰＬＬ回路１０のREF入力端に入力すると共に、安定化回路６０にも入力する。ＰＬＬ回路１０は、REF入力端にクロック信号CKが入力すると、PLLCK出力端からクロック信号PLLCKを出力する。このクロック信号PLLCKは、位相調整回路２０、遅延検知回路５０及び安定化回路６０に入力すると共に、ＰＬＬ回路１０のFB入力端にも入力する。ＰＬＬ回路１０は、このFB入力端に入力したクロック信号PLLCKを用いて、クロック信号の位相をフィードバック制御する。
【００２９】
但し、このＰＬＬ回路１０では、前述したように、プロセス要因で生じる比較的大きな位相バラツキに対して、対処しきれない。そこで、本実施形態では、以下で説明するように、位相調整回路２０でプロセス要因等で生じるクロック信号のバラツキを抑えるようにしている。
【００３０】
ＰＬＬ回路１０は、クロック信号CKが入力してから、直ちに、安定したクロック信号PLLCKを出力しない。このため、安定化検出回路６０は、このクロック信号CKが入力すると、ＰＬＬ回路１０のPLLCK出力端からのクロック信号PLLCKの周波数が安定したか否かの検知を開始する。そして、安定化検出回路６０は、クロック信号PLLCKが安定すると、定期駆動タイマ７０及びＯＲ回路８０にSTART0信号を出力する。
【００３１】
定期駆動タイマ７０は、START0信号が入力すると、前述したように、所定期間毎に、例えば、数ヶ月から１年程度毎に、ＯＲ回路８０にSTART1信号を出力する。
【００３２】
ＯＲ回路８０は、START0信号とSTART1信号との一方の信号の入力に対してSTART信号を遅延検知回路５０及び検知終了タイマ９０に出力する。
【００３３】
遅延検知回路５０は、ＯＲ回路８０からSTART信号が入力すると、つまり、クロック信号PLLCKが安定したとき、さらに、それから所定期間毎に、参照用クロックバッファ４０の遅延量の検知動作を開始する。そして、検出終了タイマ９０からSTOP信号が入力すると、この検知動作を終了する。
【００３４】
ＯＲ回路８０からSTART信号は、図２に示すように、遅延検知回路５０のパルス信号生成回路５１に入力する。この結果、パルス信号生成回路５１は、図５及び図６に示すように、パルス信号PUL0を定期的に出力し、始める。このパルス信号PUL0は、参照用クロックバッファ４０に入力すると共に、同期化Ｂ回路５２ｂにも入力する。この同期化Ｂ回路５２ｂから出力されたパルス信号PUL0は、微分Ｂ回路５３ｂに入力して、ここからパルス信号PUL0の立ち上りタイミングを示す信号が出力される。
【００３５】
一方、参照用クロックバッファ４０に入力したパルス信号PUL0は、この参照クロックバッファ４０の通過過程で所定時間の遅延し、パルス信号PUL1として、同期化Ａ回路５２ａに入力し、クロック信号PLLCKとの同期処理を経て、この同期化Ａ回路５２ａから出力される。この同期化Ａ回路５２ａから出力されたパルス信号PUL1は、微分Ａ回路５３ａに入力して、ここからパルス信号PUL1の立ち上りタイミングを示す信号が出力される。この信号がカウンタ５４に入力すると、カウンタ５４は、カウント値を、例えば、「３１」に初期化して、カウントダウンを開始する。このカウンタ５４によるカウンタ値は、保持回路５５に入力する。この保持回路５５は、微分Ｂ回路５３ｂからの信号が入力したタイミングで、カウンタ５４からのカウント値を保持し、これを比較回路５６へ出力する。なお、カウント値は、カウンタ５４の初期化タイミングが遅くなればなるほど、大きな値になるので、このカウント値は、参照クロックバッファ４０の遅延量に正の相関性がある。
【００３６】
比較回路５６は、このカウント値と予め記憶している値とを比較し、両者の差DEFを位相調整信号生成回路５７に出力する。ここで、予め記憶している値は、電源電圧、環境温度及びプロセスがtypical条件のときのカウント値で、例えば、「１５」である。なお、typical条件とは、各パラメータが中央値や基準値であるという条件のことである。例えば、電源電圧のtypical条件とは、電源電圧が３ｖ±１０％で変動する場合、電源電圧が中央値である３ｖであるという条件である。位相調整信号生成回路５７は、この差DEFに応じた位相調整信号PHADJを生成し、これを位相調整回路２０へ送る。
【００３７】
仮に、電源電圧、環境温度及びプロセスがtypical条件のときに、４個のクロックバッファ３１の遅延量が、3000psであるとすると、２４（＝4×8）個のクロックバッファ４１を有する参照用クロックバッファ４０の遅延量は、24000（＝3000×8）psとなる。
【００３８】
したがって、電源電圧、環境温度及びプロセスがtypical条件のとき、図５に示すように、パルス信号生成回路５１からパルス信号PUL0が出力されてから、24000（＝3000×8）ps後に、参照用クロックバッファ４０からパルス信号PUL1が出力される。このとき、保持回路５５が保持するカウント値は、前述の予め記憶している値と同じ「１５」になる。比較回路５６は、このカウント値「１５」が入力すると、予め記憶している値「１５」との差DEF「０」を求める。差DEF「０」は、４個のクロックバッファ３１による遅延量が目的の遅延量であることを示すので、位相調整信号生成部５７は、図４に示すように、クロック信号PLLCKの位相を変えない８ビットの位相調整信号PHADJ「11110000」を生成し、これを位相調整回路２０へ出力する。
【００３９】
位相調整回路２０の調整信号分配器２５（図３）は、この８ビットの位相調整信号PHADJ「11110000」を受けると、全８個の位相調整段２２のうち、第１段〜第４段までの位相調整段２２のセレクタ２４にそれぞれ「1」を出力し、第５段〜第８段までの位相調整段２２のセレクタ２４にそれぞれ「0」を出力する。この結果、ＰＬＬ回路１０からのクロック信号PLLCKは、位相調整回路２０のインバータ２１で、800ps位相が早まった後、第１段〜第４段までの位相調整段２２のディレイバッファ２３を通過することで、800ps位相が遅くなる。したがって、この場合、クロック信号PLLCKは、この位相調整回路２０の入出力で、その位相は変化しない。
【００４０】
また、仮に、図６に示すように、パルス信号生成回路５１からパルス信号PUL0が出力されてから、288000（＝3000×8×1.2）ps後に、参照用クロックバッファ４０からパルス信号PUL1が出力されたとき、保持回路５５が保持するカウント値が「１８」であるとする。この場合、４個のクロックバッファ３１による遅延量は、3600（＝3000×1.2）psで、４個のクロックバッファ３１による目的の遅延量3000psより、600ps遅いことになる。比較回路５６は、前述のカウント値「１８」が入力すると、予め記憶している値「１５」との差DEF「３」を求める。位相調整信号生成部５７は、図４に示すように、この差DEF「３」に基づいた８ビットの位相調整信号PHADJ「10000000」を生成し、これを位相調整回路２０へ出力する。
【００４１】
位相調整回路２０の調整信号分配器２５（図３）は、この８ビットの位相調整信号PHADJ「10000000」を受けると、全８個の位相調整段２２のうち、第１段目の位相調整段２２のセレクタ２４にのみ「1」を出力し、残りの第２段〜第８段までの位相調整段２２のセレクタ２４にそれぞれ「0」を出力する。この結果、ＰＬＬ回路１０からのクロック信号PLLCKは、位相調整回路２０のインバータ２１で、800ps位相が早まった後、第１段目の位相調整段２２のディレイバッファ２３を通過することで、200ps位相が遅くなる。したがって、クロック信号PLLCKは、この位相調整回路２０の入出力で、600ps位相が早まる。ところで、４個のクロックバッファ３１による遅延量は、前述したように、目的の遅延量より600ps遅いので、クロック信号PLLCKは、４個のクロックバッファ３１を通過することにより、目的の位相に合うことになる。
【００４２】
以上のように、クロック信号線３０の各分岐信号線に直列に配置されているクロックバッファ３１，３１，３１，３１を通過したクロック信号PLLCKは、目的の位相に合うようになる。このため、この先に接続されている各Ｄ−フリップフロップ回路３２ａ,３２ｂ,…からは、目的の位相に合った信号DTo1，DTo2，…を出力できるようになる。すなわち、本実施形態では、プロセス要因で生じるクロック信号の位相バラツキを抑えることができ、結果として、目的の位相に合った信号DTo1，DTo2，…を出力できる。
【００４３】
検知終了タイマ９０は、ＯＲ回路８０からSTART信号が出力されてから、遅延検知回路５０のカウンタ５４の周期をカウントし、前述したように、例えば、１０周期をカウントした時点で、遅延検知回路５０へSTOP信号を出力する。この結果、遅延検知回路５０のパルス生成回路５１によるパルスPUL0の生成及びカウンタ５４によるカウントが終了する、つまり、遅延検知回路５０による参照用クロックバッファ４０の遅延量の検知が終了する。なお、パルス生成回路５１は、START信号の入力してから、STOP信号が入力するまでの間、パルス信号PUL0を定期的に出力するが、STOP信号が入力してから再びSTART信号の入力するまでの間は、クロック信号PLLCKを出力する。このため、参照用クロックバッファ４０には、遅延検知回路５０による参照用クロックバッファ４０の遅延量検知が実行されていないとき、パルス信号PUL0の替わりにクロック信号PLLCKが入力することになる。
【００４４】
遅延検知回路５０には、定期駆動タイマ７０の動作により、前述したように、定期的に、ＯＲ回路８０からSTART信号が入力し、遅延検知回路５０による参照用クロックバッファ４０の遅延量検知が実行される。このため、本実施形態では、プロセス要因で生じるクロック信号の位相バラツキを抑えることができるのみならず、クロックバッファ３１の経時変化や温度等の環境変化に伴う遅延量の変化にも対応できる。したがって、本実施形態では、長期間に渡り、安定して目的の位相に合った信号DTo1，DTo2，…を出力できる。
【００４５】
次に、図７を用いて、位相調整回路の変形例について説明する。
【００４６】
以上の実施形態の位相調整回路２０は、クロック信号PLLCKの位相を多段階で変化させるものであるが、本変形例の位相調整回路２０ａは、クロック信号PLLCKの位相を特定時間分だけ早めるか、クロック信号PLLCKの位相を変えないかの二段階でのみ対応するものである。
【００４７】
本変形例の位相調整回路２０ａは、ＰＬＬ回路１０からのクロック信号PLLCKの位相を反転させるインバータ２１と、例えば、２個のディレイバッファ２３，２３と、遅延検知回路５０から送られてきた位相調整信号PHADJが入力するセレクタ２４と、を有している。
【００４８】
セレクタ２４は、位相調整信号PHADJに応じて、ＰＬＬ回路１０からのクロック信号PLLCKをそのまま出力するか、又は、インバータ２１及び２個のディレイバッファ２３，２３を通過させたクロック信号PLLCKを出力する。したがって、この位相調整回路２０ａは、ＰＬＬ回路１０からのクロック信号PLLCKを、400ps（＝800-2×200）早めるか、まったく位相を変えないかの二段階でのみ対応できる。
【００４９】
遅延検出回路５０の位相調整信号生成回路５７は、比較回路５６からの差DEFが２以上のとき、つまり、４つのクロックバッファ３１の遅延量が400ps以上のときに、位相調整信号PHADJ「1」を出力し、これ以外のときに、位相調整信号PHADJ「0」を出力する。この結果、以上の位相調整回路２０ａにより、４つのクロックバッファ３１の遅延量が400ps以上のとき、クロック信号PLLCKの位相を400ps早める。したがって、このような単純な構成の位相調整回路２０ａであっても、クロック信号のバラツキを抑えることができる。
【００５０】
なお、ここでは、２個のディレイバッファ２３を用いているが、このディレイバッファ２３を３個用いてもよいし、まったく、用いなくてもよい。これらの場合であっても、４つのクロックバッファ３１の遅延量が所定以上のときに、クロック信号PLLCKの位相を所定量早めて、クロック信号のバラツキを抑えることができることは言うまでもない。また、位相調整回路は、インバータ２１を用いず、１以上のディレイバッファ２３とセレクタ２４とで構成することも可能である。この場合、４つのクロックバッファ３１の遅延量が所定未満のときに、クロック信号PLLCKの位相を所定量遅らせて、クロック信号のバラツキを抑えることができる。
【図面の簡単な説明】
【００５１】
【図１】本発明に係る一実施形態における信号生成回路の回路図である。
【図２】本発明に係る一実施形態における遅延検知回路の回路図である。
【図３】本発明に係る一実施形態における位相調整回路の回路図である。
【図４】本発明に係る一実施形態におけるクロックバッファによる遅延量と差DEFと位相調整信号PHADJとの関係を示す説明図である。
【図５】本発明に係る一実施形態における各種信号のタイミングチャート（その１）である。
【図６】本発明に係る一実施形態における各種信号のタイミングチャート（その２）である。
【図７】本発明に係る一実施形態における位相調整回路の変形例の回路図である。
【符号の説明】
【００５２】
１０：ＰＬＬ回路、２０，２０ａ：位相調整回路、２１：インバータ、２３：ディレイバッファ、２４：セレクタ、２５：調整信号分配器、３０：クロック信号線、３１，４１：クロックバッファ、３２ａ，３２ｂ，３２ｃ，３２ｄ：Ｄ−フリップフロップ回路、４０：参照用ディレイバッファ、５０：遅延検知回路、６０：安定化検知回路、７０：定期駆動タイマ、８０：OR回路、９０：検知終了タイマ、１００：信号生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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