(57)【要約】【課題】ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像素子から出力されるアナログ撮像信号のレベル変化の大きい、表示画像における物体の輪郭部分でのノイズ、および高ゲインでの撮影時におけるノイズを抑制することができる信号処理回路を得る。【解決手段】信号処理回路１００において、アナログ信号を一定期間毎にサンプリングして所定ビットのデジタルデータにＡＤ変換するＡＤ変換器１０４と、該ＡＤ変換器から出力されるデジタルデータに基づいてデジタル信号を生成する出力回路とを備え、該出力回路は、該デジタルデータを入力とするロジック部１０５と、該ロジック回路からの論理演算信号を受けて、該アナログ信号の各サンプリング期間における消費電流が一定となるよう内部状態が変化する出力バッファ部１１０とを備えた。【選択図】図１
2010124443.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号の信号処理によりデジタル信号を生成する信号処理回路であって、
該アナログ信号を一定期間毎にサンプリングして所定ビットのデジタルデータにＡＤ変換するＡＤ変換器と、
該ＡＤ変換器から出力されるデジタルデータに基づいて一定振幅を有するデジタル信号を生成する出力回路とを備え、
該出力回路は、
該アナログ信号の各サンプリング期間における該出力回路内での消費電流が一定となるよう、該デジタルデータの、該各サンプリング期間での変化に応じて、内部状態が変化するよう構成したものである信号処理回路。
【請求項２】
請求項１記載の信号処理回路において、
前記出力回路は、
その出力端子に接続された配線の電位を、入力信号に応じて電源電位と接地電位とのいずれかに設定する出力バッファと、
前記デジタルデータを受け、該出力バッファへの該入力信号のレベルを、前記アナログ信号の各サンプリング期間での消費電流が一定となるよう設定するロジック部とを有する信号処理回路。
【請求項３】
請求項１に記載の信号処理回路において、
前記出力回路は、
前記デジタルデータに基づいて一定振幅を有するデジタル信号を生成するデジタル信号生成部と、
該デジタルデータに基づいて該出力回路での消費電流を調整する電流調整回路とを有し、
該デジタルデータの変化に応じたデジタル信号生成部での消費電流の変化と、該デジタルデータの変化に応じた該電流調整回路での消費電流の変化との和が該各サンプリング期間で一定となるよう構成されている信号処理回路。
【請求項４】
請求項３に記載の信号処理回路において、
前記デジタル信号生成部は、該デジタルデータの各ビット毎に設けられ、該デジタルデータの各ビットの値に応じて第１および第２の電圧レベルの一方を出力する第１の出力バッファを有し、
前記電流調整回路は、該デジタルデータの各ビット毎に設けられ、該デジタルデータの各ビットの値に応じて、該第１および第２の電圧レベルのうちの、該第１の出力バッファが出力する電圧レベル以外の電圧レベルを出力する第２の出力バッファを有する信号処理回路。
【請求項５】
請求項４に記載の信号処理回路において、
前記第１の出力バッファと前記第２の出力バッファの入力信号のレベルを、前記アナログ信号のサンプリング期間毎にいずれか一方の出力バッファの出力レベルが変化するよう、前記ＡＤ変換器から出力されるデジタルデータに基づいて設定するロジック部を有する信号処理回路。
【請求項６】
請求項５に記載の信号処理回路において、
前記第１の出力バッファの出力端子と信号配線を介して接続され、該第１の出力バッファの出力である前記デジタル信号を該信号配線を介して受け、該デジタル信号に対する信号処理を行うデジタル信号処理部を有し、
前記第２の出力バッファの出力端子は負荷配線を介して接地電位に接続されている信号処理回路。
【請求項７】
請求項６に記載の信号処理回路において、
前記負荷配線は、その容量値および抵抗値が前記信号配線のものと等しくなるよう構成されている信号処理回路。
【請求項８】
請求項１に記載の信号処理回路において、
前記アナログ信号として、被写体の撮像を行う固体撮像素子から出力されるアナログ画素信号を受け、該アナログ画素信号におけるリセットレベルと画素値レベルとの差分を取ることにより、該アナログ画素信号におけるリセットノイズを除去したアナログ信号を出力する相関２重サンプリング回路と、
該相関２重サンプリング回路から出力されるアナログ信号を、その信号レベルが前記ＡＤ変換器の入力信号として適したレベルになるよう増幅して該ＡＤ変換器に出力するゲインアンプとを有する信号処理回路。
【請求項９】
請求項８に記載の信号処理回路において、
前記相関２重サンプリング回路と前記固体撮像素子との間に接続され、該固体撮像素子からのアナログ画素信号に重畳されている直流バイアス電圧を除去するコンデンサを有する信号処理回路。
【請求項１０】
請求項９に記載の信号処理回路において、
前記固体撮像素子は、ＣＣＤイメージセンサあるいはＣＭＯＳイメージセンサである信号処理回路。
【請求項１１】
請求項４に記載の信号処理回路において、
前記デジタル信号生成部は、該デジタルデータの各ビット毎に設けられ、該デジタルデータの各ビットの値に応じて第１および第２の電圧レベルの一方を出力する第１のグループの複数の出力バッファを有し、
前記電流調整回路は、該デジタルデータの各ビット毎に設けられ、該デジタルデータの各ビットの値に応じて、該第１および第２の電圧レベルのうちの、該第１のグループにおける対応するビットの出力バッファが出力する電圧レベル以外の電圧レベルを出力する第２のグループの複数の出力バッファを有する信号処理回路。
【請求項１２】
請求項１１記載の信号処理回路において、
前記アナログ信号の各サンプリング期間に出力レベルが変化する前記第１のグループの出力バッファの個数と、該アナログ信号の該各サンプリング期間に出力レベルが変化する前記第２のグループの出力バッファの個数との総和は、常に、前記デジタルデータのビット数と一致している信号処理回路。
【請求項１３】
請求項１２に記載の信号処理回路において、
前記第１の電圧レベルは電源電圧レベルであり、前記第２の電圧レベルは接地電圧レベルである信号処理回路。
【請求項１４】
請求項１２に記載の信号処理回路において、
前記第１のグループの出力バッファと、前記第２のグループの出力バッファとは、バッファサイズが等しいものである信号処理回路。
【請求項１５】
アナログ信号を一定期間毎にサンプリングしてそのＡＤ変換を行うＡＤ変換器から出力されるデジタルデータを受け、該デジタルデータの値をハイレベル電位とローレベル電位により示すデジタル信号を出力する出力回路であって、
該アナログ信号の各サンプリングタイミングに対応して該デジタル信号のレベル変化が生ずるときの消費電流がすべてのサンプリングタイミングで一定となるよう、該デジタルデータの値に応じて内部状態が変化するよう構成したものである出力回路。
【請求項１６】
請求項１５に記載の出力回路において、
前記デジタルデータに基づいて一定振幅を有するデジタル信号を生成するデジタル信号生成部と、
該デジタルデータに基づいて該信号出力回路内での消費電流を調整する電流調整回路とを有し、
該デジタルデータの変化に応じたデジタル信号生成部での消費電流の変化と、該デジタルデータの変化に応じた該電流調整回路での消費電流の変化との和がすべてのサンプリングタイミングで一定となるよう構成されている出力回路。
【請求項１７】
被写体の撮像を行う固体撮像素子と、該固体撮像素子から得られるアナログ画素値信号をＡＤ変換によりデジタル画素値信号に変換するＡＤ変換器と、該ＡＤ変換器から出力されるデジタルデータから、該デジタルデータの値をハイレベル電位とローレベル電位により示すデジタル信号を出力する出力回路を備えた固体撮像装置であって、
該出力回路は、
該アナログ信号のサンプリングタイミングに対応して該デジタル信号のレベル変化が生ずるときの消費電流がすべてのサンプリングタイミングで一定となるよう、該デジタルデータの値に応じて内部状態が変化するよう構成したものである固体撮像装置。
【請求項１８】
被写体の撮像を行う撮像部を備えた電子情報機器であって、
該撮像部は、請求項１７に記載の固体撮像装置である電子情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理回路、出力回路、固体撮像装置、および電子情報機器に関し、特に、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像素子から出力されるアナログ画素信号をＡＤ変換する信号処理回路、該ＡＤ変換により得られたデジタルデータをデジタル信号として出力する出力回路、該出力回路を含む固体撮像装置、並びに該固体撮像装置を用いた電子情報機器に関するものである。
【背景技術】
【０００２】
従来から撮像デバイスとしてＣＣＤイメージセンサやＣＭＯＳイメージセンサを用いたデジタルカメラやビデオカメラシステムがある。
【０００３】
図６は、従来のカメラ装置の一例としてビデオカメラシステムを説明する図であり、図６（ａ）はその全体構成を示し、図６（ｂ）は、このビデオカメラシステムにおける撮像部およびＡＤ変換部の具体的な構成を示している。
【０００４】
このビデオカメラシステム２００は、被写体を撮像する撮像部２２０と、被写体の像を該撮像部２２０の受光面上に結像する光学系２１０と、撮像部２２０から出力されたアナログ信号をデジタル信号に変換するＡＤ変換部２３０とを有している。また、このビデオカメラシステム２００は、該ＡＤ変換部２３０からのデジタル信号を信号処理するＤＳＰ（デジタル信号処理部）２４０と、該ＤＳＰ２４０からのデジタル信号を受けて画像表示を行う表示デバイス２６０と、該ＤＳＰ２４０からのデジタル信号を記録する記録デバイス２５０とを有している。ここで、撮像部２２０には、例えばＣＣＤイメージセンサを用いている。
【０００５】
ところで、特許文献１には、上記ＡＤ変換部２３０の具体的な回路構成の一例として、上記のようなＣＣＤイメージセンサ２２０からのアナログ信号（ＣＣＤ信号）に含まれるリセットノイズを除去するよう構成した出力信号処理回路を示している。
【０００６】
ここで、上記撮像部２２０は、図６（ｂ）に示すように、被写体の撮像を行うＣＣＤイメージセンサ１２と、該ＣＣＤイメージセンサ１２を駆動するパルスΦ１、Φ２、およびΦＲを生成するパルス生成回路２１とを有している。ここで、パルスΦ１、Φ２は、該イメージセンサ１２の水平転送部を駆動するためのクロックパルスであり、該パルスΦＲは、上記ＣＣＤイメージセンサ１２の水平転送部の終端部に設けられたフローティングディフュージョン部の信号電位をリセットするリセットパルスである。
【０００７】
また、上記ＡＤ変換部２３０は、イメージセンサ１２からのアナログ信号に含まれる直流バイアス電圧を除去するコンデンサ２２と、該コンデンサ２２を介してイメージセンサ１２に接続され、クランプパルスΦＣにより該アナログ信号３０の平坦部を所定電圧にクランプするクランプ回路１４と、該クランプ回路１４の出力信号３２をサンプルホールドするサンプルホールド回路１６と、該サンプルホールド回路１６の出力信号３４をＡＤ変換してＤＳＰ部２４０に出力するＡＤ変換器１８とを有している。ここで、上記クランプ回路１４、サンプルホールド回路１６およびＡ／Ｄ変換器１８は、ＣＣＤイメージセンサ１２からの出力信号（ＣＣＤ信号）における画像信号部ｉとその基準となる平坦部Ｐとの差分を求める相関２重サンプリング回路を構成している。
【０００８】
またここで、上記出力信号処理回路（ＡＤ変換部）２３０は、この相関２重サンプリング回路と上記コンデンサ２２とにより構成されている。
【０００９】
次に動作について説明する。
【００１０】
このビデオカメラシステム２００では、被写体からの光が光学系２１０を介して撮像部２２０のＣＣＤイメージセンサ１２に入射すると、該ＣＣＤイメージセンサ１２では、被写体からの光の光電変換により得られた信号電荷に相当するアナログ信号３０が出力される。このアナログ信号はＡＤ変換部２３０によりデジタル信号に変換され、該デジタル信号はＤＳＰ部２４０にて信号処理される。該ＤＳＰ部２４０からは、表示用信号としてＮＴＳＣ信号などの映像信号が表示デバイス２６０に出力され、また、記録用信号として圧縮されたＪＰＥＧ信号やＭＰＥＧ信号などの圧縮画像信号が記録デバイス２５０に出力される（図６（ａ）参照）。
【００１１】
以下、図６（ｂ）および図７を用いて、上記撮像部２２０およびＡＤ変換部２３０の動作を説明する
図７は、撮像部２２０およびＡＤ変換部２３０の動作を説明する信号波形図である。
【００１２】
図６（ｂ）に示すＣＣＤイメージセンサ１２にパルス生成回路２１から上記パルスΦ１、Φ２、およびΦＲが供給されると、該ＣＣＤイメージセンサ１２からは、撮像により得られたアナログ信号３０が出力される。このアナログ信号３０は、図７に示すように、一画素周期Ｔｐにおける信号レベルとして、基準信号期間の基準信号レベル（平坦部）Ｐと、この基準信号レベルに続く画素信号レベル（画素信号部）ｉとを含んでいる。
【００１３】
そして、このアナログ信号３０はコンデンサ２２を介してクランプ回路１４に入力される。このコンデンサ２２には、アナログ信号３０の直流バイアス電圧を除去する働きがあり、クランプ回路１４には、直流バイアス電圧が除去されたアナログ信号３０が入力される。クランプ回路１４には、クランプパルスΦｃが供給されており、そのハイレベル期間が上記アナログ信号３０の平坦部Ｐのほぼ中央に位置している。また、このクランプ回路１４には、クランプ用電源２４が接続されており、このクランプ回路１４では、上記アナログ信号３０の平坦部Ｐが、上記電源２４から供給される所定電位にクランプされる。
【００１４】
また、ＣＣＤイメージセンサ１２からの出力信号３０はイメージセンサ１２のリセットノイズを含んでいるため、基準信号レベルである平坦部Ｐのレベルが画素毎に変動している。これに伴い、平坦部Ｐの後に続く画像信号部ｉのレベルも、平坦部Ｐのレベルの変動に応じて画素周期Ｔｐ毎に変動している。
【００１５】
上記クランプ回路１４は、上記のような画素周期毎にレベル変動する平坦部Ｐのレベルを電源２４からの基準電圧にクランプする。これにより、平坦部Ｐの後に続く画像信号部ｉもリセットノイズによる画素期間毎の変動が除去される。
【００１６】
このクランプ回路１４からのアナログ信号３２はサンプルホールド回路１６に入力され、画像信号部ｉのほぼ中央部に位置するサンプルホールドパルスΦｓＨにより該アナログ信号３２の画像信号部ｉの信号レベルがサンプルホールドされる。
【００１７】
さらにサンプルホールド回路１６からの信号レベル３４がＡ／Ｄ変換器１８に入力されると、Ａ／Ｄ変換器１８では、該信号レベル３４がＡＤ変換パルスΦＡによりＡＤ変換される。このとき、Ａ／Ｄ変換器１８には、電源２４から一定電圧が供給されており、Ａ／Ｄ変換器１８は、この一定電圧を基準レベルとして、上記ＡＤ変換パルスΦＡに同期して、サンプルホールド回路１６からのアナログ信号３２をデジタル信号３６に変換する。つまり、Ａ／Ｄ変換器１８は、上記クランプ回路１４でクランプされたアナログ信号３２の平坦部Ｐの信号レベルと、サンプルホールド回路１６でサンプルホールドしたアナログ信号３２の信号レベルとの差分レベルを、デジタル信号３６として後段の信号処理部であるＤＳＰ部２４０に出力する。
【００１８】
つまり上記ＡＤ変換部２３０では、ＣＣＤイメージセンサ１２からのアナログ信号３０に対する相関２重サンプリング処理が行われ、ＣＣＤイメージセンサ１２からのアナログ信号３０のリセットノイズが除去されることとなる。
【００１９】
このように、従来のＣＣＤ信号の処理回路では、ＣＣＤイメージセンサ１２とサンプルホールド回路１６の間にコンデンサ２２およびクランプ回路１４を挿入し、該コンデンサ２２にて、ＣＣＤ信号３０に含まれる直流バイアス電圧を除去し、クランプ回路１４により、ＣＣＤ信号３０の平坦部Ｐのレベルをクランプして該ＣＣＤ信号３０に含まれるイメージセンサ１２のリセットノイズを除去している。
【特許文献１】特開昭６３−３０５６７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
以上説明したように、従来のＣＣＤ信号を処理する出力信号処理回路（ＡＤ変換部）２３０では、ＣＣＤ信号３０に含まれる直流バイアス電圧をコンデンサ２２により除去し、該ＣＣＤ信号３０に含まれるリセットノイズを、クランプ回路１４により該ＣＣＤ信号の基準信号レベルを一定電圧レベルにクランプすることで除去しており、このようにＣＣＤイメージセンサからのアナログ信号（ＣＣＤ信号）に含まれるノイズを除去する手法としては、上述したように特許文献１に記載のものがあるが、電源に含まれるノイズ対策を施したものは従来技術では見られない。
【００２１】
ところで、通常は、相関２重サンプリング処理からＡＤ変換処理までを１つのＩＣチップに搭載された信号処理回路で行うことが多く、このようなＩＣチップでデジタル変換された信号が、デジタル信号処理ＬＳＩにて信号処理されて映像信号として出力される。
【００２２】
このため、１つのＩＣチップでのＡＤ変換により得られたデジタル信号は、画素周期毎に、イメージセンサからの入力信号に合わせて変化するため、ＡＤ変換器の出力レベルの変化が電源電圧の変動を招き、その結果、イメージセンサから出力されるＣＣＤ信号のレベルが変動するという悪影響が生じる。
【００２３】
そのため、従来のＣＣＤ信号の信号処理回路では、ＡＤ変換器の出力端子にダンピング抵抗を挿入したり、相関２重サンプリングのサンプリングポイントをＡＤ変換器の出力変化点に対してずらしたりして、ＡＤ変換器の出力レベルの変化が、イメージセンサから出力されるＣＣＤ信号へ影響を与えるのを抑えている。
【００２４】
ところが、イメージセンサを使ったカメラの高感度化に伴うアナログゲインアンプでの高ゲイン化により、ＡＤ変換器の出力のレベル変動が、イメージセンサからのＣＣＤ信号へ与える影響が無視できなくなってきている。
【００２５】
例えば、１２ｂｉｔのＡＤ変換器であれば、該ＡＤ変換器の出力には１２本の出力信号線が接続されており、ＡＤ変換器への入力信号の電圧レベルに応じて、電圧レベルが変化する出力信号線の本数が変わる。そのため、ＡＤ変換器における出力バッファの電源では、ＡＤ変換器の、電圧レベルが変化する出力信号線の本数に応じて、電流および電圧が変化してしまう。この結果、表示画像における物体の輪郭部分にノイズが現れたり、高ゲイン撮影時に表示画面上でのノイズが顕著になるといった問題があった。
【００２６】
本発明は、上記従来の問題点を解決するためになされたもので、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像素子から出力されるアナログ撮像信号のレベル変化の大きい、表示画像における物体の輪郭部分でのノイズ、および高ゲインでの撮影時におけるノイズを抑制することができる信号処理回路、ＡＤ変換器からのデジタル値の変化がＡＤ変換器の入力に影響するのを抑えることができる出力回路、該出力回路を備えた固体撮像装置、並びに、このような固体撮像装置を用いた電子情報機器を得ることを目的とする。
【課題を解決するための手段】
【００２７】
本発明に係る信号処理回路は、アナログ信号の信号処理によりデジタル信号を生成する信号処理回路であって、該アナログ信号を一定期間毎にサンプリングして所定ビットのデジタルデータにＡＤ変換するＡＤ変換器と、該ＡＤ変換器から出力されるデジタルデータに基づいて一定振幅を有するデジタル信号を生成する出力回路とを備え、該出力回路は、該アナログ信号の各サンプリング期間における該出力回路内での消費電流が一定となるよう、該デジタルデータの、該各サンプリング期間での変化に応じて、内部状態が変化するよう構成したものであり、そのことにより上記目的が達成される。
【００２８】
本発明は、上記信号処理回路において、前記出力回路は、その出力端子に接続された配線の電位を、入力信号に応じて電源電位と接地電位とのいずれかに設定する出力バッファと、前記デジタルデータを受け、該出力バッファへの該入力信号のレベルを、前記アナログ信号の各サンプリング期間での消費電流が一定となるよう設定するロジック部とを有することが好ましい。
【００２９】
本発明は、上記信号処理回路において、前記出力回路は、前記デジタルデータに基づいて一定振幅を有するデジタル信号を生成するデジタル信号生成部と、該デジタルデータに基づいて該出力回路での消費電流を調整する電流調整回路とを有し、該デジタルデータの変化に応じたデジタル信号生成部での消費電流の変化と、該デジタルデータの変化に応じた該電流調整回路での消費電流の変化との和が該各サンプリング期間で一定となるよう構成されていることが好ましい。
【００３０】
本発明は、上記信号処理回路において、前記デジタル信号生成部は、該デジタルデータの各ビット毎に設けられ、該デジタルデータの各ビットの値に応じて第１および第２の電圧レベルの一方を出力する第１の出力バッファを有し、前記電流調整回路は、該デジタルデータの各ビット毎に設けられ、該デジタルデータの各ビットの値に応じて、該第１および第２の電圧レベルのうちの、該第１の出力バッファが出力する電圧レベル以外の電圧レベルを出力する第２の出力バッファを有することが好ましい。
【００３１】
本発明は、上記信号処理回路において、前記第１の出力バッファと前記第２の出力バッファの入力信号のレベルを、前記アナログ信号のサンプリング期間毎にいずれか一方の出力バッファの出力レベルが変化するよう、前記ＡＤ変換器から出力されるデジタルデータに基づいて設定するロジック部を有することが好ましい。
【００３２】
本発明は、上記信号処理回路において、前記第１の出力バッファの出力端子と信号配線を介して接続され、該第１の出力バッファの出力である前記デジタル信号を該信号配線を介して受け、該デジタル信号に対する信号処理を行うデジタル信号処理部を有し、前記第２の出力バッファの出力端子は負荷配線を介して接地電位に接続されていることが好ましい。
【００３３】
本発明は、上記信号処理回路において、前記負荷配線は、その容量値および抵抗値が前記信号配線のものと等しくなるよう構成されていることが好ましい。
【００３４】
本発明は、上記信号処理回路において、前記アナログ信号として、被写体の撮像を行う固体撮像素子から出力されるアナログ画素信号を受け、該アナログ画素信号におけるリセットレベルと画素値レベルとの差分を取ることにより、該アナログ画素信号におけるリセットノイズを除去したアナログ信号を出力する相関２重サンプリング回路と、該相関２重サンプリング回路から出力されるアナログ信号を、その信号レベルが前記ＡＤ変換器の入力信号として適したレベルになるよう増幅して該ＡＤ変換器に出力するゲインアンプとを有することが好ましい。
【００３５】
本発明は、上記信号処理回路において、前記相関２重サンプリング回路と前記固体撮像素子との間に接続され、該固体撮像素子からのアナログ画素信号に重畳されている直流バイアス電圧を除去するコンデンサを有することが好ましい。
【００３６】
本発明は、上記信号処理回路において、前記固体撮像素子は、ＣＣＤイメージセンサあるいはＣＭＯＳイメージセンサであることが好ましい。
【００３７】
本発明は、上記信号処理回路において、前記デジタル信号生成部は、該デジタルデータの各ビット毎に設けられ、該デジタルデータの各ビットの値に応じて第１および第２の電圧レベルの一方を出力する第１のグループの複数の出力バッファを有し、前記電流調整回路は、該デジタルデータの各ビット毎に設けられ、該デジタルデータの各ビットの値に応じて、該第１および第２の電圧レベルのうちの、該第１のグループにおける対応するビットの出力バッファが出力する電圧レベル以外の電圧レベルを出力する第２のグループの複数の出力バッファを有することが好ましい。
【００３８】
本発明は、上記信号処理回路において、前記アナログ信号の各サンプリング期間に出力レベルが変化する前記第１のグループの出力バッファの個数と、該アナログ信号の該各サンプリング期間に出力レベルが変化する前記第２のグループの出力バッファの個数との総和は、常に、前記デジタルデータのビット数と一致していることが好ましい。
【００３９】
本発明は、上記信号処理回路において、前記第１の電圧レベルは電源電圧レベルであり、前記第２の電圧レベルは接地電圧レベルであることが好ましい。
【００４０】
本発明は、上記信号処理回路において、前記第１のグループの出力バッファと、前記第２のグループの出力バッファとは、バッファサイズが等しいものであることが好ましい。
【００４１】
本発明に係る出力回路は、アナログ信号を一定期間毎にサンプリングしてそのＡＤ変換を行うＡＤ変換器から出力されるデジタルデータを受け、該デジタルデータの値をハイレベル電位とローレベル電位により示すデジタル信号を出力する出力回路であって、該アナログ信号の各サンプリングタイミングに対応して該デジタル信号のレベル変化が生ずるときの消費電流がすべてのサンプリングタイミングで一定となるよう、該デジタルデータの値に応じて内部状態が変化するよう構成したものであり、そのことにより上記目的が達成される。
【００４２】
本発明は、上記出力回路において、前記デジタルデータに基づいて一定振幅を有するデジタル信号を生成するデジタル信号生成部と、該デジタルデータに基づいて該信号出力回路内での消費電流を調整する電流調整回路とを有し、該デジタルデータの変化に応じたデジタル信号生成部での消費電流の変化と、該デジタルデータの変化に応じた該電流調整回路での消費電流の変化との和がすべてのサンプリングタイミングで一定となるよう構成されていることが好ましい。
【００４３】
本発明に係る固体撮像装置は、被写体の撮像を行う固体撮像素子と、該固体撮像素子から得られるアナログ画素値信号をＡＤ変換によりデジタル画素値信号に変換するＡＤ変換器と、該ＡＤ変換器から出力されるデジタルデータから、該デジタルデータの値をハイレベル電位とローレベル電位により示すデジタル信号を出力する出力回路を備えた固体撮像装置であって、該出力回路は、該アナログ信号のサンプリングタイミングに対応して該デジタル信号のレベル変化が生ずるときの消費電流がすべてのサンプリングタイミングで一定となるよう、該デジタルデータの値に応じて内部状態が変化するよう構成したものであり、そのことにより上記目的が達成される。
【００４４】
本発明に係る電子情報機器は、被写体の撮像を行う撮像部を備えた電子情報機器であって、該撮像部は、上述した固体撮像装置であり、そのことにより上記目的が達成される。
【００４５】
以下、本発明の作用について説明する。
【００４６】
本発明においては、アナログ信号を一定期間毎にサンプリングしてそのＡＤ変換を行うＡＤ変換器から出力されるデジタルデータを受け、該デジタルデータの値をハイレベル電位とローレベル電位により示すデジタル信号を出力する出力回路において、該アナログ信号の各サンプリングタイミングに対応して該デジタル信号のレベル変化が生ずるときの消費電流がすべてのサンプリングタイミングで一定となるよう、該デジタルデータの値に応じて内部状態が変化するよう構成したので、ＡＤ変換器の各ビットに対応する複数の出力バッファのうちでの動作する出力バッファの総数が一定となることで消費電流が一定となり、ＡＤ変換器からのデジタル出力の変化の、ＡＤ変換器の入力（つまりイメージセンサなどからのアナログ入力信号）への影響が画素ごとに一定となる。これにより、ＡＤ変換器からの出力であるアナログ画素信号の変化の大きい画像の輪郭部分でのノイズ、および高ゲインでの撮影時のノイズを抑制することができる。
【発明の効果】
【００４７】
以上のように、本発明によれば、アナログ信号の信号処理によりデジタル信号を生成する信号処理回路において、該アナログ信号を一定期間毎にサンプリングして所定ビットのデジタルデータにＡＤ変換するＡＤ変換器と、該ＡＤ変換器から出力されるデジタルデータに基づいて一定振幅を有するデジタル信号を生成する出力回路とを備え、該出力回路は、該アナログ信号の各サンプリング期間における該出力回路内での消費電流が一定となるよう、該デジタルデータの、該各サンプリング期間での変化に応じて、内部状態が変化するよう構成したので、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像素子から出力されるアナログ撮像信号のレベル変化の大きい、表示画像における物体の輪郭部分でのノイズ、および高ゲインでの撮影時におけるノイズを抑制することができる信号処理回路を得ることができる。
【００４８】
本発明によれば、アナログ信号を一定期間毎にサンプリングしてそのＡＤ変換を行うＡＤ変換器から出力されるデジタルデータを受け、該デジタルデータの値をハイレベル電位とローレベル電位により示すデジタル信号を出力する出力回路であって、該アナログ信号の各サンプリングタイミングに対応して該デジタル信号のレベル変化が生ずるときの消費電流がすべてのサンプリングタイミングで一定となるよう、該デジタルデータの値に応じて内部状態が変化するよう構成したので、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像素子から出力されるアナログ撮像信号のレベル変化の大きい、表示画像における物体の輪郭部分でのノイズ、および高ゲインでの撮影時におけるノイズを抑制することができる出力回路を得ることができる。
【００４９】
本発明によれば、被写体の撮像を行う固体撮像素子と、該固体撮像素子から得られるアナログ画素値信号をＡＤ変換によりデジタル画素値信号に変換するＡＤ変換器と、該ＡＤ変換器から出力されるデジタルデータから、該デジタルデータの値をハイレベル電位とローレベル電位により示すデジタル信号を出力する出力回路を備えた固体撮像装置において、該出力回路は、該アナログ信号のサンプリングタイミングに対応して該デジタル信号のレベル変化が生ずるときの消費電流がすべてのサンプリングタイミングで一定となるよう、該デジタルデータの値に応じて内部状態が変化するよう構成したので、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像素子から出力されるアナログ撮像信号のレベル変化の大きい、表示画像における物体の輪郭部分でのノイズ、および高ゲインでの撮影時におけるノイズを抑制することができる固体撮像装置を得ることができる。
【発明を実施するための最良の形態】
【００５０】
以下、本発明の実施形態について図面を参照しながら説明する。
【００５１】
（実施形態１）
図１は本発明の実施形態１による電子情報機器としてビデオカメラシステムを説明する図であり、該ビデオカメラシステムを構成する撮像部、ＡＤ変換部、およびデジタル信号処理部を示している。
【００５２】
このビデオカメラシステムは、被写体の撮像を行うＣＣＤイメージセンサ１０１と、該イメージセンサ１０１からのアナログ出力信号であるＣＣＤ信号をデジタル信号に変換するＡＤ変換部１００ａと、該ＡＤ変換部１００ａから出力されたデジタル信号を信号処理するデジタル信号処理部（ＤＳＰ部）１００ｂと、該ＡＤ変換部１００ａとＤＳＰ部１００ｂとの間を接続する配線部１００ｃとを有している。
【００５３】
ここで、ＡＤ変換部１００ａと、デジタル信号処理部（ＤＳＰ部）１００ｂと、配線部１００ｃとは信号処理回路１００を構成しており、ＡＤ変換部１００ａの出力回路は、該デジタルデータを入力とするロジック部１０５と、該ロジック回路からの論理演算信号を受けて、該アナログ信号の各サンプリング期間における消費電流が一定となるよう内部状態が変化する出力バッファ部１１０と、配線部１００ｃとから構成されている。そして、この信号処理回路１００は、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像素子から出力されるアナログ撮像信号のレベル変化の大きい、表示画像における物体の輪郭部分でのノイズ、および高ゲインでの撮影時におけるノイズを抑制することができるものである。
【００５４】
なお、図示していないが、このビデオカメラシステム１００は、図６（ａ）に示す従来のビデオカメラシステム２００と同様、イメージセンサー１０１上に被写体像を結像させる光学系と、ＤＳＰ部１００ｂでのデジタル信号の処理により得られた映像信号に基づいて画像表示を行う表示装置、さらに、ＤＳＰ部１００ｂでのデジタル信号の処理により得られた圧縮画像データを記録する記録装置などを有している。また、上記ＣＣＤイメージセンサ１０１はＣＭＯＳイメージセンサであってもよい。
【００５５】
また、このビデオカメラシステムにおけるイメージセンサ１０１、ＡＤ変換部１００ａ、ＤＳＰ部１００ｂ、および配線部１００ｃは、デジタルビデオシステムを構成するものに限定されるものではなく、撮像部を有するあらゆる電子情報機器に用いることができる。
【００５６】
ここで、上記ＡＤ変換部１００ａは、上記イメージセンサ１０１から出力されたアナログ信号（ＣＣＤ信号）Ａｃｇを相関２重サンプリング処理によりサンプリングして、リセットレベルと画素値レベルとの差分値を、ＣＣＤ信号Ａｃｇに含まれるリセットノイズを除去したアナログ画素値信号Ａｐｓとして出力する相関２重サンプリング回路１０２と、該アナログ画素値信号Ａｐｓのレベルを調整するゲインアンプ１０３と、該ゲインアンプ１０３の出力信号Ａｃｓをデジタル信号Ｄｐｓに変換する８ビット構成のＡＤ変換器１０４とを有している。また、上記ＡＤ変換部１００ａは、上記ＡＤ変換器１０４の後段に設けられ、該ＡＤ変換器１０４から出力されるデジタル信号Ｄｐｓにより論理演算を行うロジック部１０５と、該ロジック部１０５からの出力信号により、上記ＡＤ変換器１０４の出力バッファとして動作するバッファ部１１０とを有している。
【００５７】
該バッファ部１１０は、ＡＤ変換器１０４の各出力ビットに対応する第１グループの８個の出力バッファＤ００〜Ｄ０７と、ＡＤ変換器１０４の各出力ビットに対応する第２グループの８個の出力バッファＤ００’〜Ｄ０７’とを有しており、第１グループの出力バッファＤ００〜Ｄ０７の入力は、上記ロジック部１０５の第１グループの８個の出力ノードに接続され、第２グループの出力バッファＤ００’〜Ｄ０７’の入力は、上記ロジック部１０５の第２グループの８個の出力ノードに接続されている。
【００５８】
また、第１グループの出力バッファＤ００〜Ｄ０７の出力は、第１〜第８の信号配線Ｂ００〜Ｂ０７を介してＤＳＰ部１００ｂに接続されており、第２グループの出力バッファＤ００’〜Ｄ０７’の出力は、第１〜第８の負荷配線Ｂ００’〜Ｂ０７’を介して接地に接続されている。ここで、第１グループの出力バッファＤ００〜Ｄ０７と第２グループの出力バッファＤ００’〜Ｄ０７’とはそれぞれ、同一のバッファサイズを有しており、また第１〜第８の信号配線Ｂ００〜Ｂ０７と第１〜第８の負荷配線Ｂ００’〜Ｂ０７’とはそれぞれ、同一の容量値および抵抗値を有している。また、これらの出力バッファＤ００〜Ｄ０７およびＤ００’〜Ｄ０７’は、同一の電源ＶＤＤから電源電圧を供給されている。
【００５９】
また、第１グループの出力バッファＤ００と第２グループの出力バッファＤ００’とは、その一方の出力が、ＡＤ変換器の出力タイミングで、上記ＡＤ変換器１０４の第１〜第８のビット出力ＡＤ０〜ＡＤ７うちの第１のビット出力ＡＤ０により変化するものであり、つまり、ＡＤ変換器の出力タイミングでは、第１グループの出力バッファＤ００と第２グループの出力バッファＤ００’の一方の出力が変化するよう上記ロジック部１０５により制御されるものである。同様に、第１グループの出力バッファＤ０２〜Ｄ０７と第２グループの出力バッファＤ０２’〜Ｄ０７’とは、上記ＡＤ変換器１０４の第２〜第８のビット出力ＡＤ１〜ＡＤ７により、ＡＤ変換器の出力タイミングで、いずれかのグループの出力バッファの出力が変化するものであり、つまり、ＡＤ変換器の出力タイミングで、第１グループの出力バッファＤ０２〜Ｄ０７と第２グループの出力バッファＤ０２’〜Ｄ０７’の一方の出力が変化するよう、上記ロジック部１０５により制御されるものである。
【００６０】
図２は、上記ロジック部１０５の具体的な回路構成を示す図である。
【００６１】
上記ロジック部１０５は、上記ＡＤ変換器１０４の各ビット出力に対応する、８個の回路部（第１〜第８の回路部）から構成されている。
【００６２】
例えば、上記ＡＤ変換器１０４の第１ビット出力に対応する第１の回路部ＬＣ０は、上記第１グループの出力バッファＤ００と第２グループの出力バッファＤ００’とを、ＡＤ変換器の出力タイミングで一方の出力が変化するよう動作させるものである。この第１の回路部ＬＣ０は、上記ＡＤ変換器１０４の第１のビット出力ＡＤ０を遅延させる遅延回路（Ｄｅｌａｙ回路Ｉ）ＤＬ１０と、上記第１のビット出力ＡＤ０を水平出力クロックＨｃｋによりラッチするフリップフロップ回路ＤＦＦ０と、上記第１のビット出力ＡＤ０とフリップフロップ回路ＤＦＦ０のラッチ出力（Ｑ端子）Ｑ００とを入力とする排他的論理和回路（以下単に論理回路という。）ＥＸＮＯＲ０と、該水平出力クロックＨｃｋを遅延させるクロック遅延回路（Ｄｅｌａｙ回路ＩＩ）ＤＬ２と、該遅延回路ＤＬ２０の出力と該論理回路ＥＸＮＯＲ０の出力Ｅ００とを入力とする論理積回路（以下単に論理回路という。）Ａ００と、該論理回路Ａ００の出力をクロック入力ＣＫに受けるトルグフリップフロップＴＦＦ０とを有しており、上記遅延回路（Ｄｅｌａｙ回路Ｉ）ＤＬ１の出力が第１グループの第１の出力バッファＤ００に入力され、該トグルフリップフロップＴＦＦ０の出力が第２グループの第１の出力バッファＤ００’に入力されるようになっている。
【００６３】
また、上記ＡＤ変換器１０４の第２ビット出力に対応する第２の回路部ＬＣ１は、上記第１グループの出力バッファＤ０１と第２グループの出力バッファＤ０１’とを、ＡＤ変換器の出力タイミングで一方の出力が変化するよう動作させるものである。この第２の回路部ＬＣ１は、上記ＡＤ変換器１０４の第２のビット出力ＡＤ１を遅延させる遅延回路（Ｄｅｌａｙ回路Ｉ）ＤＬ１１と、上記第２のビット出力ＡＤ１を水平出力クロックＨｃｋによりラッチするフリップフロップ回路ＤＦＦ１と、上記第２のビット出力ＡＤ１とフリップフロップ回路ＤＦＦ１のラッチ出力（Ｑ端子）Ｑ０１とを入力とする排他的論理和回路（以下単に論理回路という。）ＥＸＮＯＲ１と、該水平出力クロックＨｃｋを遅延させるクロック遅延回路（Ｄｅｌａｙ回路ＩＩ）ＤＬ２１と、該遅延回路ＤＬ２１の出力と該論理回路ＥＸＮＯＲ１の出力Ｅ０１とを入力とする論理積回路（以下単に論理回路という。）Ａ０１と、該論理回路Ａ０１の出力をクロック入力ＣＫに受けるトルグフリップフロップＴＦＦ１とを有しており、上記遅延回路（Ｄｅｌａｙ回路Ｉ）ＤＬ１１の出力が第１グループの第１の出力バッファＤ０１に入力され、該トグルフリップフロップＴＦＦ１の出力が第２グループの第２の出力バッファＤ０１’に入力されるようになっている。
【００６４】
さらに、上記ＡＤ変換器１０４の第８ビット出力に対応する第８の回路部ＬＣ７は、上記第１グループの出力バッファＤ０７と第２グループの出力バッファＤ０７’とを、ＡＤ変換器の出力タイミングで一方の出力が変化するよう動作させるものである。この第８の回路部ＬＣ７は、上記ＡＤ変換器１０４の第８のビット出力ＡＤ７を遅延させる遅延回路（Ｄｅｌａｙ回路Ｉ）ＤＬ１７と、上記第８のビット出力ＡＤ７を水平出力クロックＨｃｋによりラッチするフリップフロップ回路ＤＦＦ７と、上記第８のビット出力ＡＤ７とフリップフロップ回路ＤＦＦ７のラッチ出力（Ｑ端子）Ｑ０７とを入力とする排他的論理和回路（以下単に論理回路という。）ＥＸＮＯＲ７と、該水平出力クロックＨｃｋを遅延させるクロック遅延回路（Ｄｅｌａｙ回路ＩＩ）ＤＬ２７と、該遅延回路ＤＬ２７の出力と該論理回路ＥＸＮＯＲ７の出力Ｅ０７とを入力とする論理積回路（以下単に論理回路という。）Ａ０７と、該論理回路Ａ０７の出力をクロック入力ＣＫに受けるトルグフリップフロップＴＦＦ７とを有しており、上記遅延回路（Ｄｅｌａｙ回路Ｉ）ＤＬ１７の出力が第１グループの第８の出力バッファＤ０７に入力され、該トグルフリップフロップＴＦＦ７の出力が第２グループの第８の出力バッファＤ０７’に入力されるようになっている。
【００６５】
なお、図４では、第３〜第７の回路部は図示していないが、上記第１、第２、第８の回路部と同一の回路構成を有している。
【００６６】
次に、動作について説明する。
【００６７】
この実施形態１のビデオカメラシステムの信号処理回路１００では、イメージセンサー１０１から出力されたアナログ信号Ａｃｇは、相関２重サンプリング回路１０２に入力され、イメージセンサー１０１のリセットノイズが除去され、ゲインアンプ１０３にて適正な信号レベルに増幅されてＡＤ変換器１０４に入力される。ＡＤ変換器１０４では、ゲインアンプ１０３の出力信号Ａｃｓがデジタル信号に変換される。
【００６８】
本発明では、このＡＤ変換器１０４の後段にロジック部１０５を追加し、次段のデジタル信号処理ＬＳＩ（ＤＳＰ部）１００ｂにデジタル信号を出力する出力バッファＤ００〜Ｄ０７およびＤ００’〜Ｄ０７’のうちの、動作している出力バッファの総数が一定になるよう、これらの出力バッファに論理信号を出力するロジック部１０５を構成しているので、ＡＤ変換器１０４の出力値の変動に応じて動作状態と非動作状態との間で変化する出力バッファの総数が一定になり、これにより電源電圧の変動が一定となる。
【００６９】
第１グループの出力バッファＤ００からその後段のＤＳＰ（デジタル信号処理プロセッサ）部１００ｂの入力に至るまでの信号配線Ｂ００と、第２グループの出力バッファＤ００’から接地に至るまでの負荷配線Ｂ００’とは、同一の容量値と同一の抵抗値を有し、また両グループの出力バッファのサイズは同一であるので、出力バッファＤ００が動作することによって電源ＶＤＤで生じる電源電圧の揺れと、出力バッファＤ００’が動作することによって電源ＶＤＤで生じる電源電圧の揺れとはほぼ同一のものと考えられる。
【００７０】
また、第１グループの出力バッファＤ０１からその後段のＤＳＰ（デジタル信号処理プロセッサ）部１００ｂの入力に至るまでの信号配線Ｂ０１と、第２グループの出力バッファＤ０１’から接地に至るまでの負荷配線Ｂ０１’とは、同一の容量値と同一の抵抗値を有し、また両グループの出力バッファのサイズは同一であるので、出力バッファＤ０１が動作することによって電源ＶＤＤで生じる電源電圧の揺れと、出力バッファＤ０１’が動作することによって電源ＶＤＤで生じる電源電圧の揺れとはほぼ同一のものと考えられる。
【００７１】
同様に、第１グループのその他の出力バッファＤ０２〜Ｄ０７が動作することによって電源ＶＤＤで生じる電源電圧の揺れと、第２グループのその他の出力バッファＤ０２’〜Ｄ０７’が動作することによって電源ＶＤＤで生じる電源電圧の揺れとは同一ものと考えられる。
【００７２】
図３には，従来のＡＤ変換器の出力バッファ（本発明の第１のグループの出力バッファ）Ｄ００〜Ｄ０７の出力波形と、本発明による電源変動の補正用出力バッファ（本発明の第２のグループの出力バッファ）Ｄ００’〜Ｄ０７’の出力波形、及び従来のＡＤ変換部２３０を使用した場合の電源の揺れ（図３（ｃ））、そして、本発明のＡＤ変換部１００ａを使用した場合の電源の揺れ（図３（ｄ））を示す。
【００７３】
先ず、図３（ａ）に示す表では、１行目には、ＡＤ変換器の出力Ｄ０７，Ｄ０６，Ｄ０５………，Ｄ００の値を１０進法にて時系列に示す。
【００７４】
図３（ａ）に示す表では、２行目には、従来のＡＤ変換器の出力である第１グループの第１〜第８の出力バッファＤ０７〜Ｄ００の出力レベル（つまり８ビット出力の極性）に変化が見られた場合に変化点としてカウントしている。
【００７５】
図３（ａ）に示す表では、３行目には、新たに追加した第２グループの第１〜第８の出力バッファＤ０７’〜Ｄ００’の出力レベル（つまり８ビット出力の極性）に変化が見られた場合の変化点数をカウントしている。
【００７６】
図３（ａ）に示す表では、４行目には、従来のＡＤ変換器の出力（第１グループの出力バッファの出力）の極性変化点数と、新たに追加した出力（第２グループの出力バッファの出力）の極性変化点数との合計を示す。
【００７７】
この表の４行目に示すように、上記極性変化点数の合計は全て８であり、常に出力バッファ８個（従来からの出力バッファのうちの動作する出力バッファの数と、本発明にて新たに追加した出力バッファのうちの動作する出力バッファの数との和）が同時に動作することを意味する。
【００７８】
図３（ｂ）には、前記図３（ａ）に示す表のＡＤ変換器の出力値（２１、２８、５８など）が出力されたときの出力バッファＤ００〜Ｄ０７及びＤ００’〜Ｄ０７’の出力レベルが変化するタイミングを示す。
【００７９】
図３（ｃ）には、前記図３（ａ）に示す表のＡＤ変換器の出力値が出力されたときに、従来の出力バッファＤ００〜Ｄ０７のみの出力がレベル変化したときの電源ＶＤＤの電圧の揺れを示す。
【００８０】
この場合には、出力バッファＤ００〜Ｄ０７の動作数が変化するにつれて、電源ＶＤＤの電圧が揺れる程度が変化していることを示している。
【００８１】
図３（ｄ）には、従来の出力バッファＤ００〜Ｄ０７と本発明にて追加した出力バッファＤ０７’〜Ｄ００’とを、その一方の出力が変化するよう動作させたとき（動作する出力バッファの合計数が８個である場合）の電源電圧ＶＤＤの揺れを示す。
【００８２】
この場合には、動作する出力バッファの合計数が８と一定であるために、電源電圧ＶＤＤの揺れも一定周期にて一定の波形を示している。
【００８３】
次に図２を用いて、前記ロジック部１０５の動作について説明する。
【００８４】
ＡＤ変換器１０４の出力ＡＤ０は、出力バッファＤ００を介してＤＳＰ部（デジタル信号処理プロセッサ）１００ｂに入力される。
【００８５】
このＡＤ変換器１０４の出力ＡＤ０は、前水平クロックサイクル（前出力サイクル）時にＬｏｗレベルであり、今回の出力サイクル時にもｌｏｗレベルである場合、前回出力時（前水平クロックサイクル時）と今回出力時では、同一レベルであるために、出力バッファＤ００は動作ぜず、電源電圧ＶＤＤの揺れは発生しない。
【００８６】
この場合、前回の水平サイクル出力（ＡＤ変換器１０４の出力ＡＤ０）はＬｏｗレベルであると、ロジック部１０５中のＤフリップフロップ（ＤＦＦ０）にて１水平クロックサイクル前のＡＤ変換部出力ＡＤ０をラッチするために、Ｄフリップフロップ（ＤＦＦ０）の出力Ｑ００はＬｏｗレベルとなる。
【００８７】
また、今回の水平サイクル出力（ＡＤ変換器１０４の出力ＡＤ０）がＬｏｗレベルであると、排他的論理和回路ＥＸＮＯＲ０の出力Ｅ００はＨｉｇｈレベルとなる。この出力Ｅ００信号と水平出力クロック（ｆＨＣＬ）との論理積信号Ａ００が論理積回路ＡＮＤ０で作成される。この論理積信号Ａ００がトグルフリップフロップ（ＴＦＦ）に入力されることによって、トグルフリップフロップ（ＴＦＦ）出力Ｔ００は極性を反転させる。
【００８８】
従って、トグルフリップフロップ（ＴＦＦ）の後段の出力バッファＤ００’の出力は、入力Ｔ００が極性を変化させるにつれて、この出力も変化する。よって、出力バッファＤ００’に接続された配線Ｂ００’を介して、充放電電流が流れることになる。つまり、出力バッファ用電源ＶＤＤが揺れることになる。
【００８９】
また、ＡＤ変換器１０４の出力ＡＤ１は、前水平クロックサイクル時にはＬｏｗレベルであり、今回の出力サイクル時にはＨｉｇｈレベルであると、出力バッファＤ０１の出力レベルも同様にＬｏｗレベルからＨｉｇｈレベルとなるために、ＤＳＰ（デジタル信号処理プロセッサ）部１１０ｂとの間の配線にて充放電電流が流れるために、電源電圧ＶＤＤは揺れることになる。
【００９０】
また、ロジック部では、Ｄフリップフロップ（ＤＦＦ１）にて１水平クロックサイクル前のＡＤ変換部の出力ＡＤ１（Ｌｏｗレベル）をラッチするために、Ｄフリップフロップ（ＤＦＦ１）の出力Ｑ０１はＬｏｗレベルとなる。
【００９１】
また、今回の水平クロックサイクルで、ＡＤ変換器１０４の出力ＡＤ１がＨｉｇｈレベルであると、排他的論理和回路ＥＸＮＯＲの出力信号Ｅ０１はＬｏｗレベルとなる。論理積回路ＡＮＤ１は、この出力信号Ｅ０１と水平出力クロック（ｆＨＣＬ）との論理積信号Ａ０１を作成する。この論理積信号Ａ０１は、次段のトグルフリップフロップ（ＴＦＦ１）の入力となるが、入力Ａ０１がＬｏｗレベルであるために、トグルフリップフロップ（ＴＦＦ１）の出力Ｔ０１は、極性を反転することなく、前クロックサイクル時のデータ極性を維持する。
【００９２】
従って、次段の出力バッファＤ０１’の出力極性も変化することなく、出力バッファ用電源ＶＤＤは揺れることはない。
【００９３】
同様に、ＡＤ変換器１０４の出力ＡＤ０〜ＡＤ７が水平出力クロック（ｆＨＣＬ）のタイミングにて極性が変化する場合には、出力バッファＤ００〜Ｄ０７の出力極性が変化して、出力バッファ用電源ＶＤＤに揺れが発生する。
【００９４】
しかし、この場合には、ロジック部中の回路にて、排他的論理和回路ＥＸＮＯＲの出力信号Ｅ００〜Ｅ０７はＬｏｗレベルとなる。従って、出力信号Ｅ００〜Ｅ０７と水平出力クロック（ｆＨＣＬ）との論理積信号Ａ００〜Ａ０７はＬｏｗレベルとなる。これらの倫理積信号Ａ００〜Ａ０７は、次段のトグルフリップフロップ（ＴＦＦ０〜ＴＦＦ７）の入力となるが、入力Ａ００〜Ａ０７がＬｏｗレベルであるために、トグルフリップフロップ（ＴＦＦ０〜ＴＦＦ７）の出力Ｔ００〜Ｔ０７は、極性を反転することなく、前クロックサイクル時のデータ極性を維持する。
【００９５】
よって、次段の出力バッファＤ００’〜Ｄ０７’の出力極性も変化することなく、出力バッファ用電源ＶＤＤは揺れることはない。
【００９６】
しかし、ＡＤ変換器１０４の出力信号ＡＤ０〜ＡＤ７の内、ＡＤ変換器１０４の出力ＡＤｎが、水平出力クロック（ｆＨＣＬ）のタイミングにて極性が変化しない場合には、出力バッファＤ０ｎの出力極性が変化せず、出力バッファ用電源ＶＤＤの揺れを発生させることはない。つまり、出力バッファＤ０ｎに起因する出力バッファ用電源ＶＤＤの揺れを発生させることはない。
【００９７】
このとき、ロジック部中の回路にて、排他的論理和回路ＥＸＮＯＲの出力信号Ｅ０ｎはＨｉｇｈレベルとなる。従って、この出力信号Ｅ０ｎと水平出力クロック（ｆＨＣＬ）との論理積信号Ａ０ｎはＨｉｇｈレベルとなる。これは、次段のトグルフリップフロップ（ＴＦＦｎ）の入力となるが、入力Ａ０ｎが水平出力クロック（ｆＨＣＬ），つまりＨｉｇｈレベルとなるために、トグルフリップフロップ（ＴＦＦ０〜ＴＦＦ７）の出力Ｔ０ｎは、前クロックサイクル時のデータ極性を反転させる。
【００９８】
よって、次段の出力バッファＤ０ｎ’の出力極性も変化するため、出力バッファ用電源ＶＤＤには揺れが発生する。つまり、出力バッファＤ０ｎ‘に起因する出力バッファ用電源ＶＤＤの揺れが発生する。
【００９９】
従って、例えば、出力バッファＤ００〜Ｄ０７及びＤ００’〜Ｄ０７’の総計１６ヶの出力バッファ中、出力バッファＤ００〜Ｄ０７の３ヶが動作すると、出力バッファＤ００’〜Ｄ０７’中の５ヶが動作する。
【０１００】
よって、合計８ヶの出力バッファの極性が変化して、出力バッファ用電源ＶＤＤに揺れが発生することになる。つまり、常時、出力バッファ８ヶの極性が変化して、出力バッファ用電源ＶＤＤに揺れが発生することになる。
【０１０１】
図４には、上記ロジック部１０５における第１の回路部ＬＣ０に入力される信号ＡＤ０、該回路部ＬＣ０内のノードにおける信号レベルＱ００、Ｅ００、Ａ００、Ｔ００、および該第１の回路部に対応する出力バッファＤ００、Ｄ００’の出力信号のレベル変化を示している。また、図４には、出力バッファＤ００（第１グループの出力バッファ）による電源の揺れの発生タイミングＶ００、出力バッファＤ００’（第２グループの出力バッファ）による電源の揺れの発生タイミングＶ００’、および両出力バッファＤ００およびＤ００’による電源の揺れ（トータルの電源の揺れ）の発生タイミングＶ０を示している。
【０１０２】
このように本実施形態１では、ＡＤ変換器の出力バッファ部１１０を、ＡＤ変換器の各ビットに対応する第１グループの出力バッファＤ００〜Ｄ０７と、ＡＤ変換器の各ビットに対応する第２グループの出力バッファＤ００’〜Ｄ０７’とを含み、これらの出力バッファが同一電源で動作する構成とし、第１グループの出力バッファと第２グループの出力バッファとで、ＡＤ変換器の対応するビットの、いずれかのグループの出力バッファの出力レベルが変化するようにしたので、第１グループの出力バッファの変化に合わせて、第２グループのバッファを変化させることで、変化するバッファの総数を一定にし、これにより電源の変動を一定とする。
【０１０３】
つまり、ＡＤ変換器の各出力ビットに対応する複数の出力信号線におけるレベル変化の総数が一定となることで消費電流が一定となり、これにより、ＡＤ変換器の出力値変動の、イメージセンサからのアナログＣＣＤ信号への影響が画素ごとに一定となる。これにより、出力の変化の大きい輪郭部分へのノイズ、および高ゲインでの撮影時のノイズを抑制することができる。
【０１０４】
さらに、上記実施形態１では、電子情報機器としてビデオカメラシステムを例に挙げて説明したが、本発明の信号処理回路（つまり、実施形態１のビデオカメラシステム１００におけるＡＤ変換部１００ａ、配線部１００ｃ、およびＤＳＰ部１００ｂ）は、ビデオカメラシステム以外の画像入力デバイスを有した電子情報機器に適用することができ、このような電子情報機器としては、例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの、画像入力デバイスを有した電子情報機器が挙げられる。
（実施形態２）
図５は、本発明の実施形態２として、このような電子情報機器の概略構成例を示すブロック図であり、この電子情報機器は、その撮像部に、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像素子を実施形態１の信号処理回路とともに用いたものである。
【０１０５】
図５に示す本発明の実施形態２による電子情報機器９０は、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像素子とともに、本発明の上記実施形態１の信号処理回路を構成するＡＤ変換部１００ａ、配線部１００ｃ、およびＤＳＰ部１００ｂを、被写体の撮影を行う撮像部９１として備えたものであり、このような撮像部による撮影により得られた高品位な画像データを記録用に所定の信号処理した後にデータ記録する記録メディアなどのメモリ部９２と、この画像データを表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示する液晶表示装置などの表示部９３と、この画像データを通信用に所定の信号処理をした後に通信処理する送受信装置などの通信部９４と、この画像データを印刷（印字）して出力（プリントアウト）する画像出力部９５とのうちの少なくともいずれかを有している。
【０１０６】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１０７】
本発明は、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像素子から出力されるアナログ画素信号をＡＤ変換する信号処理回路、該ＡＤ変換により得られたデジタルデータをデジタル信号として出力する出力回路、該出力回路を含む固体撮像装置、並びに該固体撮像装置を用いた電子情報機器の分野において、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像素子から出力されるアナログ撮像信号のレベル変化の大きい、表示画像における物体の輪郭部分でのノイズ、および高ゲインでの撮影時におけるノイズを抑制することができるものである。
【図面の簡単な説明】
【０１０８】
【図１】図１は、本発明の実施形態１による電子情報機器としてビデオカメラシステムを説明する図であり、該ビデオカメラシステムを構成するイメージセンサ１０１、ＡＤ変換部１００ａ、配線部１００ｃおよびデジタル信号処理部１００ｂを示している。
【図２】図２は、本発明の実施形態１によるビデオカメラシステムで用いるＡＤ変換部におけるロジック部１０５の具体的な回路構成を示す図である。
【図３】図３は、本発明の実施形態１によるビデオカメラシステムにおけるＡＤ変換部の動作を説明する図であり、図３（ａ）は、該ＡＤ変換部におけるＡＤ変換出力の値、第１グループ、第２グループ、および該両グループにおける、レベル変化した出力バッファの個数を示し、図３（ｂ）は、各出力バッファのレベル変化のタイミングを示し、図３（ｃ）は、第１グループの出力バッファＤ００〜Ｄ０７のみが動作するときの電源ＶＤＤの電圧の揺れを示し、図３（ｄ）は、第１および第２の両グループの出力バッファが動作するときの電源ＶＤＤの電圧の揺れを示している。
【図４】図４は、ロジック部の第１回路部における入力ノード、出力ノード、および内部ノードにおけるレベル変化のタイミングを、第１および第２の各グループの出力バッファによる電源の揺れ、および該両グループの出力バッファによる電源の揺れとともに示す図である。
【図５】図５は、本発明の実施形態２として、実施形態１の固体撮像装置を撮像部に用いた一般的な電子情報機器の概略構成例を示すブロック図である。
【図６】図６は、従来の撮像装置の一例としてビデオカメラシステムを説明する図であり、図６（ａ）はその全体構成を示し、図６（ｂ）は、ビデオカメラシステムにおける撮像部およびＡＤ変換部の具体的な構成を示している。
【図７】図７は、撮像部２２０およびＡＤ変換部２３０の動作を説明する信号波形図である。
【符号の説明】
【０１０９】
９０  電子情報機器
９１  撮像部
９２  メモリ部
９３  表示手段
９４  通信手段
９５  画像出力手段
１００  ビデオカメラシステム
１００ａ  ＡＤ変換部
１００ｂ  デジタル信号処理部（ＤＳＰ部）
１００ｃ  配線部
１０１  ＣＣＤイメージセンサ
１０２  相関２重サンプリング回路
１０３  ゲインアンプ
１０４  ＡＤ変換器
１０５  ロジック部  
１１０  バッファ部
Ｄ００〜Ｄ０７、Ｄ００’〜Ｄ０７’  出力バッファ
ＬＣ０〜ＬＣ７  第１〜第８の回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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