(57)【要約】【課題】DPSNを考慮した遅延計算と同程度の高い精度を持ちながら、コンピュータの処理時間を短縮した半導体集積回路の遅延解析方法を提供する。【解決手段】1)DVDAは、半導体集積回路の中から抽出された１つのデータパス回路における遅延差係数を決定するためのみに使用される。2)遅延差係数はAPSNを考慮した遅延計算の結果へ追加される。3) 遅延差係数を決定した後は、DPSNを考慮した遅延計算を省略する。そして、半導体集積回路の残りのデータパス回路（クロックパス回路も含む）について、遅延差係数を用いたAPSNを考慮した遅延計算が行われ、その時に、遅延差係数が複数のデータパス回路に共通に用いられる。【選択図】図１６
2010033504.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータパス回路を含む半導体集積回路から第１のデータパス回路を
抽出し、
前記第１のデータパス回路について動的電源ノイズの影響による第１の遅延変動量を算出
し、
前記動的電源ノイズを時間平均して時間平均化電源ノイズを算出し、
前記第１のデータパス回路について前記時間平均化電源ノイズの影響による第２の遅延変
動量を算出し、
前記第１及び第２の遅延変動量の差に基づいて遅延差係数を算出し、
前記半導体集積回路の第２のデータパス回路について前記時間平均化電源ノイズの影響に
よる第３の遅延変動量を算出し、
前記遅延差係数を用いて、前記第３の遅延変動量を補正することを特徴とする半導体集積
回路の遅延解析方法。
【請求項２】
補正された前記第３の遅延変動量に基づいて、前記第２のデータパス回路
のセットアップ時間、ホールド時間が規格を満たすかどうかのタイミング解析を行うこと
を特徴とする請求項１に記載の半導体集積回路の遅延解析方法。
【請求項３】
前記第１及び第２のデータパス回路は、複数のインバータを連結したイン
バータチェーンによってモデル化されていることを特徴とする請求項１または２に記載の
半導体集積回路の遅延解析方法。
【請求項４】
前記インバータは、縦積みされた複数のトランジスタを含むことを特徴と
する請求項１乃至３のいずれかに記載の半導体集積回路の遅延解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源ノイズが印加された場合の半導体集積回路の遅延解析方法に関する。
【背景技術】
【０００２】
動的電源ノイズ (Dynamic Power Supply Noise, 以下、DPSNという)は、プロセステクノロジの進化とともにますます深刻な問題となってきている。ＬＳＩチップ内の電源ノイズは、回路遅延の増加、ジッタの誘発、さらには電磁放射の原因となっている。このDPSNはセットアップ時間やホールド時間の違反等、回路誤動作を引き起こす（非特許文献１）。
【０００３】
従来、時間平均化電源ノイズ(time Averaged Power Supply Noise, 以下APSNという)を考慮した静的タイミング解析（Static Timing Analysis、以下STAという) をタイミングサインオフの１つとして位置づけている。
【０００４】
これは、DPSNに起因した遅延変動と、APSNに起因した遅延変動量に大きな差が無いことを前提に成り立つ解析手法である。ここで、遅延変動量とは、電源ノイズが印加されたことによる回路の遅延時間の変動量をいう。
【０００５】
しかし、プロセステクノロジの進化や、DPSNのピークの電圧が大きい場合、前述2つの遅延変動の差が大きくなっていると考えられている。また、ビア不足などの些細なレイアウト設計の不十分さがDPSNに起因した遅延変動とAPSNに起因した遅延変動との差を増大させている。
【０００６】
このようにDPSNを考慮したST Aを行うために、動的電源解析(Dynamic Voltage Drop Analysis,以下 DVDAという)の重要性は益々大きくなっており、商用のゲートレベルDVDAツールがいくつかリリースされている。ゲートレベルのDVDAは、トランジスタレベルのDVDAと比較し、処理時間が非常に短く、LSI全体の解析が可能である。DVDAに関する研究として、DVDAから得られたインスタンス毎の電源電圧値をSTAへ反映し遅延時間へ反映する手法（非特許文献２）が提案され、さらに電源電圧値を高い精度で遅延に返還できるライブラリの研究が続けられており、セルライブラリもリリースされている。
【０００７】
更に、ベクタレスでの解析精度を向上させる研究も続けられており（非特許文献３）、ベクタレス手法の実測との相関も確認され（非特許文献４）、より高い精度でDVDAを行うことが可能になった。また、DPSN起因の遅延変動を小さく抑える手法の研究が行われている。その手法は、設計初期にデカップリング容量を最適化する手法（非特許文献５）やデカップリング容量を再配置する手法（非特許文献６）が提案されている。
【０００８】
従来の解析手法例を図２に示す。ＬＳＩ内部の詳細配線を形成した後に、静的電源解析(Static Voltage Drop Analysis, 以下、SVDAという)とDVDAの両方を行い、遅延計算により遅延変動SDFを作成しSTAを行う。STA時にタイミングバイオレーションが残る場合、回路修正 (Engineering Change Order, ECO)を行い、再度SVDAとDVDAの両方を行う。STAにてタイミングバイオレーションがなくなるまで繰り返す。
【０００９】
SVDAとDVDAを併用する理由として、1) SVDAはLSIの動作を時間平均して解析しているために、実LSIの動作に時間的偏りがある場合、解析誤差が生じてしまうため、DVDAによる解析が必要である。2)ベクタレスでのDVDAでは、実LSIの全ての動作を反映していないため、大きな誤差を発生する可能性がある。また、ベクタを使用する解析手法も考えられるが、全ベクタを入力することは現実的な処理時間で完了できない。よって、DPSNを考慮した遅延計算を利用したSTAとAPSNを考慮した遅延計算を利用したSTAの両方を使用し、相互に補完する必要がある。
【非特許文献１】S.Lin and N.Chang , “Challenges in power-ground integrity,” in Proc. ICCAD, pp.651-654, Nov. 2001.
【非特許文献２】M.Hashimoto, J.Yamaguchi, T.Sato, and H.Onodera, ”Timing analysis considering temporal supply voltage fluctuation,” in Proc. ASP-DAC, pp.1098-1101, Jan. 2005.
【非特許文献３】H.H.Chen and J.S.Neely, “Interconnect and circuit modeling techniques for full-chip power supply noise analysis,” in Proc. CPMT, pp.209-215, Aug. 1998.
【非特許文献４】S.Lin, M.Nagata, K.Shimazake, K.Satoh, M.Sumita, H.Tsujikawa, and A.T.Yang, “Full-chip vectorless dynamic power integrity analysis and verification against 100uV/100ps-resolution measurement,” in Proc. CICC, pp.509-512, Sep. 2004.
【非特許文献５】J.T.Yan, K.P.Lin, and Y.F.Luo, “Floorplan-aware decoupling capacitance budgeting on equivalent circuit model,” in Proc. ISCAS, pp.1792-1795, May 2006.
【非特許文献６】H.Li, Z.Qi, S.X.D.Tan, L.Wu, Y.Cai, and X.Hong, “Partitioning-based approach to fast on-chip decap budgeting and minimization,” in Proc. DAC, pp.2402-2412, Jun. 2005.
【非特許文献７】http://www.eas.asu.edu/~ptm/
【非特許文献８】T.Sakurai and A.R.Newton, “Alpha-power law MOSFET model and its applications to CMOS inverterdelay and other formulas,” IEEE Journal of Solid-State Circuits, vol.25, no.2, pp.584-594, Apr. 1990.
【非特許文献９】L.H.Chen, M.Marek-Sadowska, and F.Brewer, “Coping with buffer delay change due to power and ground noise,” in Proc. DAC, pp.860-865, Jun. 2002.
【非特許文献１０】J.Qian, S.Pullela, and L.Pillage , “Modeling the “effective capacitance” for the RC interconnect of CMOS gates,” IEEE Transactions on CAD, vol. 13,  no. 12, pp.1526-1535, Dec. 1994.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の電源ノイズの解析手法においては、APSN考慮した遅延計算に加え、DPSNを考慮した遅延計算を行うことにより、コンピュータの処理時間が大きくなるため、特にECO回数が多いLSIでは処理時間への影響が大きい点である。このようにDVDAを使用する環境は整いつつあるが、DPSN考慮遅延計算はDVDAと遅延計算の両方を行う必要があるために、処理時間が大きくなる問題が発生し、設計者の負担となっている。
【課題を解決するための手段】
【００１１】
本発明の半導体集積回路の遅延解析方法は、複数のデータパス回路を含む半導体集積回路から第１のデータパス回路を抽出し、前記第１のデータパス回路について動的電源ノイズの影響による第１の遅延変動量を算出し、前記動的電源ノイズを時間平均して時間平均化電源ノイズを算出し、前記第１のデータパス回路について前記時間平均化電源ノイズの影響による第２の遅延変動量を算出し、前記第１及び第２の遅延変動量の差に基づいて遅延差係数を算出し、前記半導体集積回路の第２のデータパス回路について前記時間平均化電源ノイズの影響による第３の遅延変動量を算出し、前記遅延差係数を用いて、前記第３の遅延変動を補正することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、DPSNを考慮した遅延計算と同程度の高い精度を持ちながら、コンピュータの処理時間を短縮した半導体集積回路の遅延解析方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態について説明する。以下では、図１のデータ・クロックパスにおいてDPSNに起因した遅延変動量が最大となる条件を明確にする。図１において、フリップフロップＦＦ１とＦＦ２の間の１つのデータパスと、２つのクロックパスが定義されている。この例ではクロックパスは同じクロック源から分岐されている。本発明では、クロックパスもデータパスと同等に取り扱われる。
【００１４】
そして、その条件を用いて、DPSNに起因したセルの遅延変動がデータパスの遅延に及ぼす影響を明確にし、実際のLSIでの一般的なDPSNのピークの電圧条件下におけるDPSNに起因した遅延変動量とAPSNに起因した遅延変動量との差が小さいことを明らかにする。さらに、基本的にはAPSNを考慮した遅延計算のみを行いながら、DPSNを考慮した遅延計算と同じ精度を持つ解析手法を示す。
【００１５】
［データ・クロックパスのモデル化］
まず、半導体集積回路の中からDPSNに起因した遅延変動量が最も大きくなるデータパスあるいはクロックパスとなる代表的な回路を１つ抽出する。図３は、データパス回路の一例であるがクロックパスも同等に取り扱える。一般的に、フリップフロップ (FF)間のデータパスや、クロックパスにはインバータ (INV), バッファ (BUF), NAND, AND, NOR, OR, マルチプレクサ (MUX), 複合セルを組み合わせたチェーンから成る。これらセルを分解する。一般的に複合セルはNAND, NOR, INVの組み合わせから成る。NORは、図４に示すように、並列接続のM1,M2をM1’に置き換えることができる。M1’ のゲート幅W1’は以下のように表わせる。
【数１】
2010033504.tif 000003
【００１６】
次にゲート長を決定する。M3,M4に関して、M3の基板-ソース間電圧（Vbs）は逆バイアスとなり、基板効果により閾値電圧が上昇する。また、M3とM4を1つのトランジスタと等価とした場合の実効チャネル長はL3+L4となる。NANDは、NORとの違いが縦積みトランジスタがPch／Nchの違いのみであるため省略する。これら縦積みされたトランジスタのDPSNからの影響を、SPICEにより確認した（図５参照）。解析回路は図６に示したものである。図６（ａ）は縦積１段、図６（ｂ）は縦積２段、図６（ｃ）は縦積３段を示したものである。
【００１７】
プロセステクノロジはPTM65nm（非特許文献７）、Aに信号を入力し(電圧0%〜100%のSlew=10ps)、CL=10fF、Nch トランジスタ のW/L =240nm/65nm, PchトランジスタのW/L=360nm/65nmとした。APSNに起因した遅延変動量の割合を数２のように定義する。
【数２】
2010033504.tif 000004
【００１８】
td’ は電源ノイズVnoiseが印加されたときの遅延時間、tdはVnoise =0の遅延時間である。なお、遅延時間とは入力信号が電圧50%~出力信号が電圧50%までの時間である。図５より、縦積数が多くなるほどΔtdが大きくなり、APSNに起因した遅延変動量への影響が大きいことを示している。このことは、縦積数が多くなるほどDPSNに起因した遅延変動とAPSNに起因した遅延変動差が大きくなることを示す。BUF, NAND, AND, NOR, OR, 複合セルは、複数縦積みトランジスタのINVとすることにより、DPSN起因の遅延変動が大きくなるようなモデル化が可能である。
【００１９】
次にMUXについて考察する。4入力MUXの回路を図７に示す。データ入力はD0〜D3の4本（図中ではD0のみ使用のため、D1〜D3を省略）、スイッチ用信号として、S0,S1,S0B,S1Bの4本である（S0B, S1Bはそれぞれ、S0,S1の反転）。MUXの等価回路を考察する。例としてS0=Low,  S1=Lowの場合を考える。この場合、Y=D0となる。出力立ち上がり時を考えると、M1を含むインバータはPchトランジスタのみ動作する。M2, M3を含むトランスミッションゲートはHigh信号を通すので、等価回路としてPch トランジスタが動作する。この場合の等価回路は図 7のようにM1, M2, M3の縦積みトランジスタである。出力立ち下がり時は3つのNchトランジスタの縦積みとなる。よって、NAND,NORと同じ傾向の結果を得ることができる。MUXは縦積みトランジスタのINVへモデル化でき、電源ノイズ起因の遅延変動量が大きくなる条件は、トランジスタ縦積み数が最も多い状態であることが確認できた。
以上から、データパス回路はインバータチェーンとすることにより、DPSNに起因した遅延変動量が大きくなるようなモデル化が可能である。よって、図３は図８のようなインバータチェーンとしてモデル化が可能である。クロックパスもデータパスと同様であるとし、省略する。また、インバータ内のトランジスタ縦積み数が、遅延変動最大となる条件は、設計で使用するライブラリの最大縦積数となる。ゲート幅は以下のように決定する。
【００２０】
［インバータチェーンの遅延時間モデル］
DPSNに起因した遅延変動量が最も大きくなるデータパスにおける、インバータ電流駆動能力と出力容量の組み合わせを導き、ゲート幅を決定する。
【００２１】
従来提案されているモデルを用いて条件を導く。ショックレイ（Shockley）のドレイン電流式を発展させ、トランジスタ短チャネル効果のα（速度飽和インデックス、velocity saturation index）を用いたα−PowerのMOS トランジスタモデルが提案されており（非特許文献８）、インバータの遅延時間は以下となる。
【数３】
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ここで、νT＝VTH／VDDである。また、tpHL、tpLHはインバータの出力立ち下がり時の遅延時間、出力立ち上がり時の遅延時間をそれぞれ表わし、CLはインバータの負荷容量、VTHはトランジスタの閾値電圧、tTは入力信号遷移時間、VDDは電源電圧、ID0はVGS=VDS=VDD時のドレイン電流を表わす。（非特許文献９）によると、数３にAPSNの影響を取り込んだものは以下となる。
【数４】
2010033504.tif 000006
ΔtpHLはDPSNによる遅延変動量、ΔVDDは平均電源降下電圧値、ΔVSSは平均グラウンドバウンス電圧値、添え字のnはNchトランジスタを表わす。入力信号遷移時間の影響は小さいので（非特許文献８）、数４のk4n・ΔVSSの項は無視して考え、新しいモデルを以下に提示する。
【数５】
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ΔtpLHはΔtpHLと同様に考えると以下となる。
【数６】
2010033504.tif 000008
よって、m個のインバータチェーン遅延変動量の新規モデルは以下となる。
【数７】
2010033504.tif 000009
【００２２】
ΔVDDj／ΔVSSjはインバータチェーンのj番目インスタンスの時間平均VDD／VSS電源ノイズであり、DPSNに対応していない（非特許文献９）。しかし、インスタンス動作中のAPSNを受けたインスタンス遅延値と、DPSNを受けたインスタンス遅延値の誤差は小さい（非特許文献２）。よって、ΔVDDj／ΔVSSjは該当インスタンスが動作中のDPSNを平均することで、本新規モデルはDPSNに対応可能である。本新規モデル（数７）より、パスのDPSNの影響が最大となる条件は、電流駆動能力(IDn0j／IDp0j)が最小、負荷容量(CLj)が最大となる条件である。よって、インバータのゲート幅は最小となる条件である。
【００２３】
［DPSNに起因した遅延変動量の解析］
ここでは、SPICE解析により、APSN起因の遅延変動量とDPSN起因の遅延変動量の差を明らかにし、DPSNに起因したセルの遅延変動がデータ・クロックパス遅延に及ぼす影響を示す。
【００２４】
［解析方法］
ａ）解析の条件
以下に解析条件を明示する。本実施形態では、プロセステクノロジPTM65nm、クロック周波数は50／100／500MHz、最大パス遅延時間2ns／10ns／20ns、APSN値30mVとなるLSIを想定し（表１）、スタンダードセルでの最大縦積み数を３と想定して解析を行う。
【００２５】
グランド線にDPSNがグランドノイズとして印加された場合のグラウンドノイズモデルを図９に示す。電源線にDPSNが印加された場合も同様のモデルを用いることができる。図９は時間ドメインのDPSNを三角波でモデル化したものである。trg1はグラウンドバウンス（グランドノイズ）の立ち上がり時間、trg2はグラウンドバウンス（グランドノイズ）の立ち下がり時間、Vpはグランドバウンス（グランドノイズ）のピーク値、tst1は1つ目三角波の開始時間、tst2は2つ目三角波の開始時間、tncycはDPSNの1周期（ノイズ周期）を表わす。ノイズ周期の１サイクル毎に2個の三角波のノイズが発生する。trg1=trg2では、二等辺三角形となる。trg1＋trg2をノイズ幅と定義する。Vp,aveはVpの時間平均した値である（APSN値）。電源はグラウンドと同等であるので、説明を省略する。
【００２６】
図１０は解析回路を示す。この解析回路は、インバータチェーンと、各インバータINVの出力端子に接続された容量からなる。前述したように使用するスタンダードセルライブラリ中で、電流駆動能力が最小であるセル、負荷容量が最大となる条件で解析する。本解析では負荷容量47fFとした。インバータの負荷に関しては文献（非特許文献１０）と同様に、信号配線は容量でモデル化する。インバータの閾値電圧を以下に定義する。
【数９】
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遅延時間は入力信号が閾値電圧になってから出力信号が閾値電圧になるまでの時間と定義し、SPICEを行い取得する。数７より入力信号遷移時間は遅延変動量に大きな影響がないことから、本実施形態では0.1nsとした。
【表１】
2010033504.tif 000011
【００２７】
ｂ）DPSNに起因した遅延変動量の取得方法
以下、DPSNに起因した遅延変動量（遅延時間）の取得方法を説明する。入力信号の開始時間を固定し、DPSNを入力信号に対して時間的にずらして（図９のtst1,2を変動）印加することにより遅延変動量を得る（図１１参照）。図１１の縦軸のDe layは、ある時間にDPSNを印加したときの遅延変動量をプロットしたものである。図１１によると、入力信号変化前のDPSNによる遅延変動量への影響はない。さらにtst1,2を大きくし、入力信号の立ち下がり直前付近にDPSNが印加されると遅延変動量が小さくなり、その後、徐々に遅延変動量が大きくなり、遅延変動量のピークを迎える。出力信号の立ち上がりにおける最大遅延遅延変動量をtd,DPSNと定義する。さらに、DPSN起因の遅延変動量を真値とした、APSNに起因した遅延変動量の誤差Err,APSN（本発明の「遅延差係数」の一例）を以下のように定義する。
【数１０】
2010033504.tif 000012
td,APSNはAPSNに起因した遅延変動量を表わす。
【００２８】
［解析結果］
ａ）ノイズピーク電圧の影響
ノイズピーク電圧が変動したときのErr,APSNへの影響を確認した。DPSNのうち、APSN値を超えていた部分による遅延変動への影響がDPSN起因の遅延増大の要因となる。SPICEにより、パス遅延時間10ns、ノイズ幅0.5nsでのErr,APSN（遅延差係数）を求めたものを図 12(a)に示す。Err,APSN がマイナスであることは、APSN起因の遅延変動がDPSN起因の遅延変動に対して小さい（楽観的）であることを意味する。ノイズピークの上昇とともにErr,APSNが大きくなることを示している。さらに、APSN値を30mVに固定し、ノイズピーク電圧が変動したときのErr,APSNを図 12(b)に示す。ノイズ幅はAPSN値が30mVになるように変化させている。この結果も図 12 (a)と同様にノイズピークの上昇とともにErr,APSNが大きくなることを示している。
【００２９】
ｂ）DPSN形状の影響
DPSN形状が変化した時のErr,APSNへの影響を確認する。E rr,APSNの要因は前述の通りであるので、trg1を変更しても、平均値を超える部分に影響が無い。
SPICEにより、パス遅延時間2ns、ノイズ幅0.5ns、ノイズ周期5nsでの、trg1変動に対するErr,APSNの影響を求めたものを図 13に示す。trg1に対して、Err,APSNはほとんど影響しないことを示している。
【００３０】
ｃ）ノイズ周期の影響
ノイズ周期とパス遅延が異なる場合、ノイズ周期変動のErr,APSNへの影響を確認する。パス遅延時間に対してノイズ周期が異なる場合、DPSN発生時にパスを構成する全セルが動いていない条件と、一部が動いている条件の2つの条件が発生するため、DPSN発生中にセルが動作している場合は特にErr,APSNが大きくなる。SPICEにより、平均ノイズ電圧30mVでの、パス遅延時間に対してノイズ周期が異なる場合のノイズピーク電圧変動がErr,APSNに与える影響を求めたものを図１４に示す。図１４(a)はノイズ周期20nsでの、パス遅延2nsと20nsの動的・静的誤差を示したものである。パス遅延20nsの結果から、パス遅延とノイズ周期が同じ場合は、Err,APSNが小さいことを示している。図１４(b)はパス遅延2nsでの、ノイズ周期2nsと20nsの動的・静的誤差を示したものである。ノイズ周期2nsの結果から、図１４(a)と同様に、パス遅延とノイズ周期が同じ場合は、Err,APSNが小さいことを示している。
【００３１】
SPICEにより、パス遅延2nsに固定し、ピーク電圧150mV、平均ノイズ電圧30mVでの、ノイズ周期変動に対するErr,APSNの影響を求めたものを図１５に示す。ノイズ周期が1ns〜2nsではErr,APSNが小さいことから、ノイズ周期に比べて、パス遅延が大きい場合は、誤差が小さい。しかし、ノイズ周期に比べて、パス遅延が小さい場合は誤差が大きくなる傾向にある。よって、例えばクロックルートからFFまでの遅延時間が小さすぎる場合、クロックパスの遅延時間のErr,APSNが大きくなる傾向となる。パス遅延10ns、20nsでも同じ傾向かつ、パス遅延2nsのErr,APSNと比べて小さいので省略する。図１５から得られたErr,APSNを実設計の遅延計算における遅延差係数として用いることにより、DPSNに起因した最大遅延変動を考慮しながら、DPSNを考慮した遅延計算を行わずにタイミングサインオフすることが可能となる。
【００３２】
［実設計への適用］
次に、詳細配線後からタイミングサインオフまでのコンピュータ処理時間を小さくする解析手法を提案する。
【００３３】
一般的なLSIの例として、ノイズピーク電圧=150mV、APSN値30mV、最小クロックパス遅延時間=2ns、最小データパス遅延時間=2ns、ノイズ周期=2nsとなる条件でのデータ・クロックパスの遅延差係数を図１５より求めたものが表２となる。なお、ノイズピーク電圧とAPSN値は１度、DVDAを行うことにより得たものである。APSN起因の遅延変動の楽観性を排除するための係数であるため、符号を反転させている。
【表２】
2010033504.tif 000013
【００３４】
APSNを考慮した遅延計算時に使用する従来のばらつき係数に対して、本発明によって得られた遅延差係数を加算することにより、APSNを考慮した遅延計算のみを行う手法を提案する。本手法はDPSN起因の遅延変動も考慮している。
【００３５】
提案手法を図１６に示す。従来解析手法との相違点は、1)DVDAは、半導体集積回路の中から抽出された１つのデータパス回路における遅延差係数を決定するためのみに使用されること、2)遅延差係数はAPSNを考慮した遅延計算の結果へ追加されること、3) 遅延差係数を決定した後は、DPSNを考慮した遅延計算を省略していることである。そして、半導体集積回路の残りのデータパス回路（クロックパス回路も含む）について、遅延差係数を用いてAPSNを考慮した遅延計算が行われ、その時に、遅延差係数が複数のデータパス回路に共通に用いられる。遅延計算結果はSTAで使用され、STAにおいては、解析されたデータパス回路がセットアップ時間、ホールド時間が規格を満たすかどうかのタイミング解析が行われる。
【００３６】
表３にロジック回路規模が約200万ゲート、11個の解析モード、3個のRCコーナ、16回のECOを行った実LSIを例に、従来手法と提案手法の詳細配線後からタイミングサインオフを比較した。表３は詳細配線からタイミングサインオフまでの処理時間を比較している。表３より、DVDAとSTA工程を最大71%削減できる。また、本設計ルールを作成するためにかかるCPU時間は13分である（AMD Opteron 64bit,3GHz,2CPU)。
【表３】
2010033504.tif 000014
【００３７】
以上説明したように、電源ノイズ起因の遅延変動をSTAへ反映することは重要である。本実施形態では、電源ノイズ起因の遅延変動量と、時間平均化動的ノイズ起因の遅延変動量の誤差を明確にし、ノイズ周期に比べて、パス遅延が大きい場合は、誤差が2.1％と小さいことを明らかにできた。さらに、DPSNを考慮した遅延計算と同じ効果を持ち、APSNを考慮した遅延計算のみを行う解析手法を示し、詳細配線後からタイミングサインオフの処理時間を71%削減できることを確認した。
【図面の簡単な説明】
【００３８】
【図１】データ・クロックパスの定義を説明する図である。
【図２】従来の半導体集積回路の遅延解析方法を説明する図である。
【図３】データパス回路を示す図である。
【図４】ＮＯＲ回路をインバータに変換する方法を示す図である。
【図５】インバータのトランジスタ縦積み段数がDPSNに与える影響を説明する図である。
【図６】解析回路を示す図である。
【図７】４入力のマルチプレクサ回路の変換方法を示す図である。
【図８】図３のデータパス回路がインバータチェーンに変換された状態を示す図である。
【図９】DPSNのモデルを示す図である。
【図１０】インバータチェーンからなる解析回路を示す図である。
【図１１】DPSNの印加タイミング変動による遅延変動への影響を示す図である。
【図１２】DPSNのノイズピークのErr,APSN（遅延差係数）への影響を示す図である。
【図１３】DPSNの形状が変化した場合のErr,APSN（遅延差係数）への影響を示す図である。
【図１４】DPSNのノイズピークの遅延差係数（Err,APSN）への影響を示す図である。
【図１５】DPSNのノイズ周期の遅延差係数（Err,APSN）への影響を示す図である。
【図１６】本発明の実施形態による半導体集積回路の遅延解析方法を説明する図である。
【図１】
2010033504.tif 000015
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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