(57)【要約】【課題】出力トランジスタのオンオフを切り替えるタイミングを制御して、出力信号が受ける外部環境の影響を抑制し、出力特性を安定にすることが可能なバッファ回路を提供すること。【解決手段】出力用ＰチャネルＭＯＳトランジスタと、出力用ＮチャネルＭＯＳトランジスタと、出力用ＰチャネルＭＯＳトランジスタを駆動するＰチャネル駆動部と、出力用ＮチャネルＭＯＳトランジスタを駆動するＮチャネル駆動部と、出力用ＰチャネルＭＯＳトランジスタのゲート電圧が閾値電圧を超過したことを検出するＰチャネル検出部と、出力用ＮチャネルＭＯＳトランジスタのゲート電圧が閾値電圧を超過したことを検出するＮチャネル検出部と、出力用ＰチャネルＭＯＳトランジスタをオン状態に制御するＰチャネル制御部と、出力用ＮチャネルＭＯＳトランジスタをオン状態に制御するＮチャネル制御部と、を備える構成とする。【選択図】図１
2010050559.tif 000002
【特許請求の範囲】
【請求項１】
電源電位と出力端子との間を接続する出力用ＰチャネルＭＯＳトランジスタと、
基準電位と前記出力端子との間を接続する出力用ＮチャネルＭＯＳトランジスタと、
入力端子と前記出力用ＰチャネルＭＯＳトランジスタのゲートとの間に接続され、前記出力用ＰチャネルＭＯＳトランジスタを駆動するＰチャネル駆動部と、
前記入力端子と前記出力用ＮチャネルＭＯＳトランジスタのゲートとの間に接続され、前記出力用ＮチャネルＭＯＳトランジスタを駆動するＮチャネル駆動部と、
前記出力用ＰチャネルＭＯＳトランジスタのゲート電圧が閾値電圧を超過したことを検出するＰチャネル検出部と、
前記出力用ＮチャネルＭＯＳトランジスタのゲート電圧が閾値電圧を超過したことを検出するＮチャネル検出部と、
前記出力用ＰチャネルＭＯＳトランジスタがオフする場合、前記出力用ＮチャネルＭＯＳトランジスタのゲート電圧が閾値電圧を超過したことが前記Ｎチャネル検出部によって検出されるまで、前記出力用ＰチャネルＭＯＳトランジスタをオン状態に制御するＰチャネル制御部と、
前記出力用ＮチャネルＭＯＳトランジスタがオフする場合、前記出力用ＰチャネルＭＯＳトランジスタのゲート電圧が閾値電圧を超過したことが前記Ｐチャネル検出部によって検出されるまで、前記出力用ＮチャネルＭＯＳトランジスタをオン状態に制御するＮチャネル制御部と、を備えるバッファ回路。
【請求項２】
前記Ｐチャネル検出部は、ゲートが前記出力用ＰチャネルＭＯＳトランジスタと共通に接続される第１検出用ＰチャネルＭＯＳトランジスタを備え、
前記Ｎチャネル検出部は、ゲートが前記出力用ＮチャネルＭＯＳトランジスタと共通に接続される第１検出用ＮチャネルＭＯＳトランジスタを備える請求項１に記載のバッファ回路。
【請求項３】
前記Ｐチャネル検出部は、ゲートが前記入力端子に接続され、ドレインが前記第１検出用ＰチャネルＭＯＳトランジスタと共通に接続される、第２検出用ＰチャネルＭＯＳトランジスタ及び第２検出用ＮチャネルＭＯＳトランジスタをさらに備え、
前記Ｎチャネル検出部は、ゲートが前記入力端子に接続され、ドレインが前記第１検出用ＮチャネルＭＯＳトランジスタと共通に接続される、第３検出用ＰチャネルＭＯＳトランジスタ及び第３検出用ＮチャネルＭＯＳトランジスタをさらに備える請求項２に記載のバッファ回路。
【請求項４】
前記Ｐチャネル制御部は、ゲートが前記第１検出用ＮチャネルＭＯＳトランジスタのドレインに接続され、前記出力用ＰチャネルＭＯＳトランジスタのゲートと前記基準電位との間を接続する制御用ＮチャネルＭＯＳトランジスタを備え、
前記Ｎチャネル制御部は、ゲートが前記第１検出用ＰチャネルＭＯＳトランジスタのドレインに接続され、前記出力用ＮチャネルＭＯＳトランジスタのゲートと前記電源電位との間を接続する制御用ＰチャネルＭＯＳトランジスタを備える請求項２または３に記載のバッファ回路。
【請求項５】
前記Ｐチャネル駆動部は、
ゲートが前記入力端子に接続され、ドレインが前記出力用ＰチャネルＭＯＳトランジスタのゲートに接続される、第１駆動用ＰチャネルＭＯＳトランジスタ及び第１駆動用ＮチャネルＭＯＳトランジスタと、
ゲートが前記第１検出用ＮチャネルＭＯＳトランジスタのドレインに接続され、前記電源電位と前記第１駆動用ＰチャネルＭＯＳトランジスタのソースとの間を接続する駆動制御用ＰチャネルＭＯＳトランジスタとを備え、
前記Ｎチャネル駆動部は、
ゲートが前記入力端子に接続され、ドレインが前記出力用ＮチャネルＭＯＳトランジスタのゲートに接続される、第２駆動用ＰチャネルＭＯＳトランジスタ及び第２駆動用ＮチャネルＭＯＳトランジスタと、
ゲートが前記第１検出用ＰチャネルＭＯＳトランジスタのドレインに接続され、前記基準電位と前記第２駆動用ＮチャネルＭＯＳトランジスタのソースとの間を接続する駆動制御用ＮチャネルＭＯＳトランジスタとを備える請求項２乃至４に記載のバッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、バッファ回路、特に比較的動作の遅い出力回路に適用されると好適なバッファ回路に関する。
【背景技術】
【０００２】
例えば、ＵＳＢ１．１のＬｏｗ−Ｓｐｅｅｄ  Ｄｒｉｖｅｒのような動作の遅い回路では、最終段の出力用トランジスタがオンするまでに時間がかかる。そのため、出力信号は、プルアップ抵抗やプルダウン抵抗などの外部環境の影響を受けやすい。
【０００３】
出力信号が受ける外部環境の影響を抑制するために、最終段の出力用トランジスタがオンするまでの時間の短縮を図った回路として、図６に示されるバッファ回路が従来知られている。
【０００４】
図６に示されるバッファ回路において、入力端子ＩＮから入力される入力信号がＬレベルの場合、ＰチャネルＭＯＳトランジスタＰ２２はオン、ＮチャネルＭＯＳトランジスタＮ２２はオフ、ＰチャネルＭＯＳトランジスタＰ２３はオン、ＮチャネルＭＯＳトランジスタＮ２３はオフする。また、ＮチャネルＭＯＳトランジスタＮ２４、ＰチャネルＭＯＳトランジスタＰ２４はオンしている。また、奇数段のインバータからなる遅延回路１０１、１０２を介してゲートが入力端子ＩＮと接続されるため、ＮチャネルＭＯＳトランジスタＮ２５はオン、ＰチャネルＭＯＳトランジスタＰ２５はオフする。したがって、出力用ＰチャネルＭＯＳトランジスタＰ２１はオフ、出力用ＮチャネルＭＯＳトランジスタＮ２１はオンするため、出力端子ＯＵＴにはＬレベルが出力される。
【０００５】
入力信号がＬレベルからＨレベルになると、ＰチャネルＭＯＳトランジスタＰ２２はオフ、ＮチャネルＭＯＳトランジスタＮ２２はオン、ＰチャネルＭＯＳトランジスタＰ２３はオフ、ＮチャネルＭＯＳトランジスタＮ２３はオンする。また、ＮチャネルＭＯＳトランジスタＮ２４、ＰチャネルＭＯＳトランジスタＰ２４はオンしている。また、奇数段のインバータからなる遅延回路１０１、１０２を介してゲートが入力端子ＩＮと接続されるため、ＮチャネルＭＯＳトランジスタＮ２５はオフ、ＰチャネルＭＯＳトランジスタＰ２５はオンする。したがって、出力用ＰチャネルＭＯＳトランジスタＰ２１はオン、出力用ＮチャネルＭＯＳトランジスタＮ２１はオフするため、出力端子ＯＵＴにはＨレベルが出力される。
【０００６】
このとき、ＮチャネルＭＯＳトランジスタＮ２５、ＰチャネルＭＯＳトランジスタＰ２５は、遅延回路１０１、１０２があるために動作が遅れる。遅延回路１０１、１０２による遅延時間の間は、ＮチャネルＭＯＳトランジスタＮ２５はオン、ＰチャネルＭＯＳトランジスタＰ２５はオフのままである。したがって、出力用ＰチャネルＭＯＳトランジスタＰ２１は、２つの電流経路Ｌ１１、Ｌ１２によりオフからオンへ急速に駆動される。
【０００７】
同様に入力信号がＨレベルからＬレベルになると、出力用ＮチャネルＭＯＳトランジスタＮ２１は、２つの電流経路Ｌ２１、Ｌ２２によりオフからオンへ急速に駆動される。
【０００８】
このように、図６に示されるバッファ回路では、遅延回路１０１、１０２とＭＯＳトランジスタＮ２５、Ｐ２５とにより、最終段の出力用トランジスタＰ２１、Ｎ２１がオンするまでの時間を短縮して、出力信号が受ける外部環境の影響を抑制する。
【０００９】
その他の関連技術として、例えば、特許文献１、２が挙げられる。
【００１０】
【特許文献１】特開平９−９３１１１号公報
【特許文献２】特開平１０−２８５０１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図６に示される従来のバッファ回路では、製造プロセスの変動に起因して、遅延回路１０１、１０２の遅延時間のバラツキ、ＭＯＳトランジスタＮ２５、Ｐ２５の駆動能力のバラツキなどが生じる可能性がある。そのため、出力用トランジスタＰ２１、Ｎ２１がオフからオンに切り替わるタイミングが変動するなど、回路動作が不安定になるおそれがあり、出力特性が不安定になるおそれがある。
【００１２】
本発明は上記の課題に鑑み提案されたものである。本発明は、出力トランジスタのオンオフを切り替えるタイミングを制御して、出力信号が受ける外部環境の影響を抑制し、出力特性を安定にすることが可能なバッファ回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係るバッファ回路は、電源電位と出力端子との間を接続する出力用ＰチャネルＭＯＳトランジスタと、基準電位と出力端子との間を接続する出力用ＮチャネルＭＯＳトランジスタと、入力端子と出力用ＰチャネルＭＯＳトランジスタのゲートとの間に接続され、出力用ＰチャネルＭＯＳトランジスタを駆動するＰチャネル駆動部と、入力端子と出力用ＮチャネルＭＯＳトランジスタのゲートとの間に接続され、出力用ＮチャネルＭＯＳトランジスタを駆動するＮチャネル駆動部と、出力用ＰチャネルＭＯＳトランジスタのゲート電圧が閾値電圧を超過したことを検出するＰチャネル検出部と、出力用ＮチャネルＭＯＳトランジスタのゲート電圧が閾値電圧を超過したことを検出するＮチャネル検出部と、出力用ＰチャネルＭＯＳトランジスタがオフする場合、出力用ＮチャネルＭＯＳトランジスタのゲート電圧が閾値電圧を超過したことがＮチャネル検出部によって検出されるまで、出力用ＰチャネルＭＯＳトランジスタをオン状態に制御するＰチャネル制御部と、出力用ＮチャネルＭＯＳトランジスタがオフする場合、出力用ＰチャネルＭＯＳトランジスタのゲート電圧が閾値電圧を超過したことがＰチャネル検出部によって検出されるまで、出力用ＮチャネルＭＯＳトランジスタをオン状態に制御するＮチャネル制御部と、を備える。
【００１４】
これにより、オンする側の出力用トランジスタのゲート電圧が閾値電圧を超過するまで、オフする側の出力用トランジスタはオン状態を保持する。出力信号のレベルが切り替わる際に、バッファ回路の駆動能力が高くなるまで待機してから動作することができる。
【発明の効果】
【００１５】
本発明に係るバッファ回路によれば、出力トランジスタのオンオフを切り替えるタイミングを制御して、出力信号が受ける外部環境の影響を抑制し、出力特性を安定にすることができる。
【発明を実施するための最良の形態】
【００１６】
図１は第１実施形態の回路図を示す。ＰチャネルＭＯＳトランジスタＰ１は、電源と出力端子ＯＵＴとの間を接続する。ＮチャネルＭＯＳトランジスタＮ１は、グランドと出力端子ＯＵＴとの間を接続する。
【００１７】
Ｐチャネル駆動部１１は、ＰチャネルＭＯＳトランジスタＰ２、ＮチャネルＭＯＳトランジスタＮ２、ＰチャネルＭＯＳトランジスタＰ４を備える。ＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２は、ゲートが入力端子ＩＮに接続され、ドレインがＰチャネルＭＯＳトランジスタＰ１のゲートに接続される。ＰチャネルＭＯＳトランジスタＰ２のソースはＰチャネルＭＯＳトランジスタＰ４を介して電源に接続され、ＮチャネルＭＯＳトランジスタＮ２のソースはグランドに接続される。
【００１８】
Ｎチャネル駆動部１２は、ＰチャネルＭＯＳトランジスタＰ３、ＮチャネルＭＯＳトランジスタＮ３、ＮチャネルＭＯＳトランジスタＮ４を備える。ＰチャネルＭＯＳトランジスタＰ３及びＮチャネルＭＯＳトランジスタＮ３は、ゲートが入力端子ＩＮに接続され、ドレインがＮチャネルＭＯＳトランジスタＮ１のゲートに接続される。ＰチャネルＭＯＳトランジスタＰ３のソースは電源に接続され、ＮチャネルＭＯＳトランジスタＮ３のソースはＮチャネルＭＯＳトランジスタＮ４を介してグランドに接続される。
【００１９】
Ｐチャネル検出部２１は、ＰチャネルＭＯＳトランジスタＰ５、ＰチャネルＭＯＳトランジスタＰ６、ＮチャネルＭＯＳトランジスタＮ７、抵抗Ｒ１を備える。ＰチャネルＭＯＳトランジスタＰ５は、ゲートがＰチャネルＭＯＳトランジスタＰ１のゲートと共通に接続され、ソースが電源に接続される。ＰチャネルＭＯＳトランジスタＰ６及びＮチャネルＭＯＳトランジスタＮ７は、ゲートが入力端子ＩＮに接続され、ドレインがＰチャネルＭＯＳトランジスタＰ５と共通に接続される。ＰチャネルＭＯＳトランジスタＰ６のソースは電源に接続され、ＮチャネルＭＯＳトランジスタＮ７のソースは抵抗Ｒ１を介してグランドに接続される。
【００２０】
Ｐチャネル検出部２１が備えるＰチャネルＭＯＳトランジスタＰ５のドレインは、さらに、ＰチャネルＭＯＳトランジスタＰ８及びＮチャネルＭＯＳトランジスタＮ４のゲートに接続される。また、ＰチャネルＭＯＳトランジスタＰ８は、ＮチャネルＭＯＳトランジスタＮ１のゲートと電源との間を接続する。
【００２１】
Ｎチャネル検出部２２は、ＮチャネルＭＯＳトランジスタＮ５、ＮチャネルＭＯＳトランジスタＮ６、ＰチャネルＭＯＳトランジスタＰ７、抵抗Ｒ２を備える。ＮチャネルＭＯＳトランジスタＮ５は、ゲートがＮチャネルＭＯＳトランジスタＮ１のゲートと共通に接続され、ソースがグランドに接続される。ＮチャネルＭＯＳトランジスタＮ６及びＰチャネルＭＯＳトランジスタＰ７は、ゲートが入力端子ＩＮに接続され、ドレインがＮチャネルＭＯＳトランジスタＮ５と共通に接続される。ＮチャネルＭＯＳトランジスタＮ６のソースはグランドに接続され、ＰチャネルＭＯＳトランジスタＰ７のソースは抵抗Ｒ２を介して電源に接続される。
【００２２】
Ｎチャネル検出部２２が備えるＮチャネルＭＯＳトランジスタＮ５のドレインは、さらに、ＮチャネルＭＯＳトランジスタＮ８及びＰチャネルＭＯＳトランジスタＰ４のゲートに接続される。また、ＮチャネルＭＯＳトランジスタＮ８は、ＰチャネルＭＯＳトランジスタＰ１のゲートとグランドとの間を接続する。
【００２３】
上記のように構成された第１実施形態の作用を説明する。入力端子ＩＮから入力される入力信号がＬレベルの場合、Ｎチャネル駆動部１２においてＰチャネルＭＯＳトランジスタＰ３はオン、ＮチャネルＭＯＳトランジスタＮ３はオフする。また、Ｐチャネル検出部２１においてＰチャネルＭＯＳトランジスタＰ６がオン、ＮチャネルＭＯＳトランジスタＮ７がオフするため、ＰチャネルＭＯＳトランジスタＰ５のドレインの電位は電源電位となる。したがって、ＰチャネルＭＯＳトランジスタＰ８はオフ、ＮチャネルＭＯＳトランジスタＮ４はオンする。よって、ＮチャネルＭＯＳトランジスタＮ１のゲートには、ＰチャネルＭＯＳトランジスタＰ３を介して電源電位が印加され、ＮチャネルＭＯＳトランジスタＮ１はオンする。
【００２４】
一方、Ｐチャネル駆動部１１においてＰチャネルＭＯＳトランジスタＰ２はオン、ＮチャネルＭＯＳトランジスタＮ２はオフする。また、Ｎチャネル検出部２２においてＮチャネルＭＯＳトランジスタＮ６がオフ、ＰチャネルＭＯＳトランジスタＰ７がオンする。ＮチャネルＭＯＳトランジスタＮ１のゲートには電源電位が印加されているため、ＮチャネルＭＯＳトランジスタＮ５はオンする。そのため、ＮチャネルＭＯＳトランジスタＮ５のドレインの電位はグランド電位となる。したがって、ＮチャネルＭＯＳトランジスタＮ８はオフ、ＰチャネルＭＯＳトランジスタＰ４はオンする。よって、ＰチャネルＭＯＳトランジスタＰ１のゲートには、ＰチャネルＭＯＳトランジスタＰ２、Ｐ４を介して電源電位が印加され、ＰチャネルＭＯＳトランジスタＰ１はオフする。
【００２５】
こうして、入力端子ＩＮから入力される入力信号がＬレベルの場合にはＰチャネルＭＯＳトランジスタＰ１はオフ、ＮチャネルＭＯＳトランジスタＮ１はオンするため、出力端子ＯＵＴにはＬレベルが出力される。
【００２６】
入力信号がＬレベルからＨレベルになると、Ｐチャネル駆動部１１においてＰチャネルＭＯＳトランジスタＰ２はオフ、ＮチャネルＭＯＳトランジスタＮ２はオンする。また、Ｎチャネル検出部２２においてＮチャネルＭＯＳトランジスタＮ６がオン、ＰチャネルＭＯＳトランジスタＰ７がオフするため、ＮチャネルＭＯＳトランジスタＮ５のドレインの電位はグランド電位となる。したがって、ＮチャネルＭＯＳトランジスタＮ８はオフ、ＰチャネルＭＯＳトランジスタＰ４はオンする。よって、ＰチャネルＭＯＳトランジスタＰ１のゲートには、ＮチャネルＭＯＳトランジスタＮ２を介してグランド電位が印加され、ＰチャネルＭＯＳトランジスタＰ１はオンする。
【００２７】
一方、Ｎチャネル駆動部１２においてＰチャネルＭＯＳトランジスタＰ３はオフ、ＮチャネルＭＯＳトランジスタＮ３はオンする。また、Ｐチャネル検出部２１においてＰチャネルＭＯＳトランジスタＰ６がオフ、ＮチャネルＭＯＳトランジスタＮ７がオンする。ＰチャネルＭＯＳトランジスタＰ１のゲートにはグランド電位が印加されているため、ＰチャネルＭＯＳトランジスタＰ５はオンする。そのため、ＰチャネルＭＯＳトランジスタＰ５のドレインの電位は電源電位となる。したがって、ＰチャネルＭＯＳトランジスタＰ８はオフ、ＮチャネルＭＯＳトランジスタＮ４はオンする。よって、ＮチャネルＭＯＳトランジスタＮ１のゲートには、ＮチャネルＭＯＳトランジスタＮ３、Ｎ４を介してグランド電位が印加され、ＮチャネルＭＯＳトランジスタＮ１はオフする。
【００２８】
こうして、入力端子ＩＮから入力される入力信号がＬレベルからＨレベルになるとＰチャネルＭＯＳトランジスタＰ１はオン、ＮチャネルＭＯＳトランジスタＮ１はオフするため、出力端子ＯＵＴにはＨレベルが出力される。
【００２９】
このとき、Ｐチャネル検出部２１において、ＰチャネルＭＯＳトランジスタＰ５がオンするタイミングと、ＰチャネルＭＯＳトランジスタＰ６がオフ、ＮチャネルＭＯＳトランジスタＮ７がオンするタイミングとの間には時間差が生じる。ＰチャネルＭＯＳトランジスタＰ６及びＮチャネルＭＯＳトランジスタＮ７はゲートが入力端子ＩＮに接続されているため、入力信号がＬレベルからＨレベルになるのに伴いＰチャネルＭＯＳトランジスタＰ６はオフ、ＮチャネルＭＯＳトランジスタＮ７はオンする。それに対し、ＰチャネルＭＯＳトランジスタＰ５はゲートがＰチャネルＭＯＳトランジスタＰ１のゲートと共通に接続されているため、ＰチャネルＭＯＳトランジスタＰ１がオンするのに伴いオンする。したがって、ＰチャネルＭＯＳトランジスタＰ１のゲート電圧が閾値電圧を超過するまで、ＰチャネルＭＯＳトランジスタＰ５はオンしない。そのため、ＰチャネルＭＯＳトランジスタＰ１のゲート電圧が閾値電圧を超過するまでの間は、ＰチャネルＭＯＳトランジスタＰ５のドレインの電位はグランド電位となる。よって、ＰチャネルＭＯＳトランジスタＰ８はオン、ＮチャネルＭＯＳトランジスタＮ４はオフする。その結果、ＮチャネルＭＯＳトランジスタＮ１のゲートには、ＰチャネルＭＯＳトランジスタＰ８を介して電源電位が印加される。これにより、ＰチャネルＭＯＳトランジスタＰ１のゲート電圧が閾値電圧を超過するまで、ＮチャネルＭＯＳトランジスタＮ１のオン状態が保持される。
【００３０】
ここでＮチャネル検出部２２においては、入力信号がＬレベルからＨレベルになると、上述のようにＮチャネルＭＯＳトランジスタＮ６がオン、ＰチャネルＭＯＳトランジスタＰ７がオフするため、ＮチャネルＭＯＳトランジスタＮ５のオンオフに関わらず、ＮチャネルＭＯＳトランジスタＮ５のドレインの電位はグランド電位となる。したがって、入力信号がＬレベルからＨレベルになる際にＮチャネルＭＯＳトランジスタＮ８がオンしたり、ＰチャネルＭＯＳトランジスタＰ４がオフしたりすることはない。そのため、オンする側のＰチャネルＭＯＳトランジスタＰ１は影響を受けない。
【００３１】
同様にして入力信号がＨレベルからＬレベルになると、ＮチャネルＭＯＳトランジスタＮ１のゲート電圧が閾値電圧を超過するまで、ＰチャネルＭＯＳトランジスタＰ１のオン状態が保持される。また、オンする側のＮチャネルＭＯＳトランジスタＮ１は影響を受けない。
【００３２】
このように、トランジスタＰ１、Ｎ１のうちオンする側のトランジスタのゲート電圧が閾値電圧を超過するまで、オフする側のトランジスタはオン状態を保持する。入力信号に応じて出力信号のレベルが切り替わる際に、バッファ回路の駆動能力が高くなるまで待機してから動作することができる。したがって、例えば動作の遅い出力回路に適用される場合、最終段のトランジスタＰ１、Ｎ１がオンするまでに時間がかかるが、出力端子ＯＵＴが浮いてしまうことを防止することができる。そのため、出力信号が受ける外部環境の影響を抑制し、出力特性を安定にすることができる。
【００３３】
図２は第２実施形態の回路図を示す。図２では、図１と同一の構成要素については同一の符号が付されている。
第２実施形態は、第１実施形態においてＰチャネル検出部２１が備える抵抗Ｒ１、Ｎチャネル検出部２２が備える抵抗Ｒ２が、それぞれカレントミラー回路に置き換えられた構成である。
【００３４】
ＮチャネルＭＯＳトランジスタＮ９、Ｎ１０はカレントミラー回路を構成する。ＮチャネルＭＯＳトランジスタＮ９のドレインは定電流源Ｉ１を介して電源と接続され、ＮチャネルＭＯＳトランジスタＮ１０のドレインはＮチャネルＭＯＳトランジスタＮ７のソースに接続される。また、ＰチャネルＭＯＳトランジスタＰ９、Ｐ１０はカレントミラー回路を構成する。ＰチャネルＭＯＳトランジスタＰ９のドレインは定電流源Ｉ２を介してグランドと接続され、ＰチャネルＭＯＳトランジスタＰ１０のドレインはＰチャネルＭＯＳトランジスタＰ７のソースに接続される。その他の構成は図１に示される第１実施形態と同様なため、説明を省略する。
【００３５】
第２実施形態では、入力信号がＬレベルからＨレベルになると、ＮチャネルＭＯＳトランジスタＮ９、Ｎ１０で構成されるカレントミラー回路によってＮチャネルＭＯＳトランジスタＮ７に定電流が流れて、ＰチャネルＭＯＳトランジスタＰ５のドレインの電位が一時的にグランド電位となる。また、入力信号がＨレベルからＬレベルになると、ＰチャネルＭＯＳトランジスタＰ９、Ｐ１０で構成されるカレントミラー回路によってＰチャネルＭＯＳトランジスタＰ７に定電流が流れて、ＮチャネルＭＯＳトランジスタＮ５のドレインの電位が一時的に電源電位となる。その他の動作は第１実施形態と同様である。これにより、第２実施形態においても第１実施形態と同様の効果が得られる。
【００３６】
図３は第３実施形態の回路図を示す。図３では、図１、図２と同一の構成要素については同一の符号が付されている。
第３実施形態は、第２実施形態と比較して、Ｐチャネル駆動部１１及びＮチャネル駆動部１２にカレントミラー回路が付加された構成である。
【００３７】
ＮチャネルＭＯＳトランジスタＮ９、Ｎ１１はカレントミラー回路を構成する。ＮチャネルＭＯＳトランジスタＮ１１のドレインはＮチャネルＭＯＳトランジスタＮ２のソースに接続される。また、ＰチャネルＭＯＳトランジスタＰ９、Ｐ１１はカレントミラー回路を構成する。ＰチャネルＭＯＳトランジスタＰ１１のドレインはＰチャネルＭＯＳトランジスタＰ３のソースに接続される。その他の構成は図２に示される第２実施形態と同様なため、説明を省略する。
【００３８】
第３実施形態では、入力信号がＬレベルからＨレベルになると、ＮチャネルＭＯＳトランジスタＮ９、Ｎ１１で構成されるカレントミラー回路によってＮチャネルＭＯＳトランジスタＮ２に定電流が流れて、ＰチャネルＭＯＳトランジスタＰ１のゲートの放電が行われる。また、入力信号がＨレベルからＬレベルになると、ＰチャネルＭＯＳトランジスタＰ９、Ｐ１１で構成されるカレントミラー回路によってＰチャネルＭＯＳトランジスタＰ３に定電流が流れて、ＮチャネルＭＯＳトランジスタＮ１のゲートの充電が行われる。その他の動作は第２実施形態と同様である。これにより、第３実施形態においても第１実施形態と同様の効果が得られる。
【００３９】
図４は第４実施形態の回路図を示す。図４では、図１〜図３と同一の構成要素については同一の符号が付されている。
第４実施形態は、第２実施形態と比較して、Ｐチャネル駆動部１１及びＮチャネル駆動部１２にそれぞれ抵抗Ｒ３、Ｒ４が付加された構成である。
【００４０】
抵抗Ｒ３はＮチャネルＭＯＳトランジスタＮ２のソースとグランドとの間に接続される。抵抗Ｒ４はＰチャネルＭＯＳトランジスタＰ３のソースと電源との間に接続される。その他の構成は図２に示される第２実施形態と同様なため、説明を省略する。
【００４１】
第４実施形態では、入力信号がＬレベルからＨレベルになると、ＮチャネルＭＯＳトランジスタＮ２及び抵抗Ｒ３を介してグランドへ電流が流れて、ＰチャネルＭＯＳトランジスタＰ１のゲートの放電が行われる。また、入力信号がＨレベルからＬレベルになると、抵抗Ｒ４及びＰチャネルＭＯＳトランジスタＰ３を介して電源から電流が流れて、ＮチャネルＭＯＳトランジスタＮ１のゲートの充電が行われる。その他の動作は第２実施形態と同様である。これにより、第４実施形態においても第１実施形態と同様の効果が得られる。
【００４２】
ここで、特許請求の範囲との対応は以下の通りである。
グランド電位は、基準電位の一例である。
ＰチャネルＭＯＳトランジスタＰ１は出力用ＰチャネルＭＯＳトランジスタの、ＮチャネルＭＯＳトランジスタＮ１は出力用ＮチャネルＭＯＳトランジスタの、それぞれ一例である。
ＰチャネルＭＯＳトランジスタＰ５は第１検出用ＰチャネルＭＯＳトランジスタの、ＮチャネルＭＯＳトランジスタＮ５は第１検出用ＮチャネルＭＯＳトランジスタの、それぞれ一例である。
ＰチャネルＭＯＳトランジスタＰ６は第２検出用ＰチャネルＭＯＳトランジスタの、ＮチャネルＭＯＳトランジスタＮ７は第２検出用ＮチャネルＭＯＳトランジスタの、それぞれ一例である。
ＮチャネルＭＯＳトランジスタＮ６は第３検出用ＮチャネルＭＯＳトランジスタの、ＰチャネルＭＯＳトランジスタＰ７は第３検出用ＰチャネルＭＯＳトランジスタの、それぞれ一例である。
ＰチャネルＭＯＳトランジスタＰ８は制御用ＰチャネルＭＯＳトランジスタの、ＮチャネルＭＯＳトランジスタＮ８は制御用ＮチャネルＭＯＳトランジスタの、それぞれ一例であり、ＰチャネルＭＯＳトランジスタＰ８によりＮチャネル制御部の一例を構成し、ＮチャネルＭＯＳトランジスタＮ８によりＰチャネル制御部の一例を構成している。
ＰチャネルＭＯＳトランジスタＰ２は第１駆動用ＰチャネルＭＯＳトランジスタの、ＮチャネルＭＯＳトランジスタＮ２は第１駆動用ＮチャネルＭＯＳトランジスタの、それぞれ一例である。
ＰチャネルＭＯＳトランジスタＰ３は第２駆動用ＰチャネルＭＯＳトランジスタの、ＮチャネルＭＯＳトランジスタＮ３は第２駆動用ＮチャネルＭＯＳトランジスタの、それぞれ一例である。
ＰチャネルＭＯＳトランジスタＰ４は駆動制御用ＰチャネルＭＯＳトランジスタの、ＮチャネルＭＯＳトランジスタＮ４は駆動制御用ＮチャネルＭＯＳトランジスタの、それぞれ一例である。
【００４３】
以上、詳細に説明したように、本発明の各実施形態によれば、Ｐチャネル駆動部１１によって出力用のＰチャネルＭＯＳトランジスタＰ１が駆動され、Ｎチャネル駆動部１２によって出力用のＮチャネルＭＯＳトランジスタＮ１が駆動される。Ｐチャネル検出部２１、Ｎチャネル検出部２２によって、それぞれＰチャネルＭＯＳトランジスタＰ１、ＮチャネルＭＯＳトランジスタＮ１のゲート電圧が閾値電圧を超過したことが検出される。また、ＮチャネルＭＯＳトランジスタＮ１がオフする場合、オンする側のＰチャネルＭＯＳトランジスタＰ１のゲート電圧が閾値電圧を超過したことがＰチャネル検出部２１によって検出されるまで、ＮチャネルＭＯＳトランジスタＮ１はＰチャネルＭＯＳトランジスタＰ８によってオン状態に制御される。また、ＰチャネルＭＯＳトランジスタＰ１がオフする場合、オンする側のＮチャネルＭＯＳトランジスタＮ１のゲート電圧が閾値電圧を超過したことがＮチャネル検出部２２によって検出されるまで、ＰチャネルＭＯＳトランジスタＰ１はＮチャネルＭＯＳトランジスタＮ８によってオン状態に制御される。
【００４４】
これにより、トランジスタＰ１、Ｎ１のうちオンする側のトランジスタのゲート電圧が閾値電圧を超過するまで、オフする側のトランジスタはオン状態を保持する。入力信号に応じて出力信号のレベルが切り替わる際に、バッファ回路の駆動能力が高くなるまで待機してから動作することができる。例えば、動作の遅い出力回路に適用される場合、最終段のトランジスタＰ１、Ｎ１がオンするまでに時間がかかる。しかし、本発明に係るバッファ回路によれば、出力端子ＯＵＴが浮いてしまうことを防止することができる。そのため、出力信号が受ける外部環境の影響を抑制し、出力特性を安定にすることができる。また、カレントミラー回路を含む第２〜第４実施形態では、カレントミラー回路を構成する各トランジスタのペア性を合わせることで、回路動作のバラツキを少なくすることができる。
【００４５】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【００４６】
前記各実施形態において、入力信号がＬレベルからＨレベルになるとき、ＮチャネルＭＯＳトランジスタＮ３、Ｎ４を介してＮチャネルＭＯＳトランジスタＮ１のゲートの放電が瞬間的に開始される場合があっても、上述のようにＰチャネルＭＯＳトランジスタＰ８がオン、ＮチャネルＭＯＳトランジスタＮ４がオフする。したがって、すぐにＮチャネルＭＯＳトランジスタＮ１のゲートの再充電が行われる。そのため、ＮチャネルＭＯＳトランジスタＮ１のオン状態は、ＰチャネルＭＯＳトランジスタＰ１のゲート電圧が閾値電圧を超過するまで維持される。
【００４７】
この場合、一例として、放電に関与するＮチャネルＭＯＳトランジスタＮ４の駆動能力を、再充電に関与するＰチャネルＭＯＳトランジスタＰ８を駆動するＮチャネルＭＯＳトランジスタＮ７の駆動能力に比して弱くすればよい。入力信号がＨレベルからＬレベルになるときも同様に、ＰチャネルＭＯＳトランジスタＰ４の駆動能力を、ＰチャネルＭＯＳトランジスタＰ７の駆動能力に比して弱くすればよい。
【００４８】
さらに、図５に示される第５実施形態のように、Ｐチャネル駆動部１１及びＮチャネル駆動部１２の前段に、それぞれ２段のインバータ３１、３２を挿入してもよい。ここで、図５では、図１〜図４と同一の構成要素については同一の符号が付されて、図示が省略されている。図５の第５実施形態に示される２段のインバータ３１、３２の挿入は、第１〜第４実施形態に適用することができる。これにより、Ｐチャネル駆動部１１及びＮチャネル駆動部１２の動作を、Ｐチャネル検出部２１及びＮチャネル検出部２２の動作より遅らせれば、上述の競合の問題はない。
【００４９】
以下に本発明の諸態様を付記としてまとめる。
（付記１）
電源電位と出力端子との間を接続する出力用ＰチャネルＭＯＳトランジスタと、
基準電位と前記出力端子との間を接続する出力用ＮチャネルＭＯＳトランジスタと、
入力端子と前記出力用ＰチャネルＭＯＳトランジスタのゲートとの間に接続され、前記出力用ＰチャネルＭＯＳトランジスタを駆動するＰチャネル駆動部と、
前記入力端子と前記出力用ＮチャネルＭＯＳトランジスタのゲートとの間に接続され、前記出力用ＮチャネルＭＯＳトランジスタを駆動するＮチャネル駆動部と、
前記出力用ＰチャネルＭＯＳトランジスタのゲート電圧が閾値電圧を超過したことを検出するＰチャネル検出部と、
前記出力用ＮチャネルＭＯＳトランジスタのゲート電圧が閾値電圧を超過したことを検出するＮチャネル検出部と、
前記出力用ＰチャネルＭＯＳトランジスタがオフする場合、前記出力用ＮチャネルＭＯＳトランジスタのゲート電圧が閾値電圧を超過したことが前記Ｎチャネル検出部によって検出されるまで、前記出力用ＰチャネルＭＯＳトランジスタをオン状態に制御するＰチャネル制御部と、
前記出力用ＮチャネルＭＯＳトランジスタがオフする場合、前記出力用ＰチャネルＭＯＳトランジスタのゲート電圧が閾値電圧を超過したことが前記Ｐチャネル検出部によって検出されるまで、前記出力用ＮチャネルＭＯＳトランジスタをオン状態に制御するＮチャネル制御部と、を備えるバッファ回路。
（付記２）
前記Ｐチャネル検出部は、ゲートが前記出力用ＰチャネルＭＯＳトランジスタと共通に接続される第１検出用ＰチャネルＭＯＳトランジスタを備え、
前記Ｎチャネル検出部は、ゲートが前記出力用ＮチャネルＭＯＳトランジスタと共通に接続される第１検出用ＮチャネルＭＯＳトランジスタを備える付記１に記載のバッファ回路。
（付記３）
前記Ｐチャネル検出部は、ゲートが前記入力端子に接続され、ドレインが前記第１検出用ＰチャネルＭＯＳトランジスタと共通に接続される、第２検出用ＰチャネルＭＯＳトランジスタ及び第２検出用ＮチャネルＭＯＳトランジスタをさらに備え、
前記Ｎチャネル検出部は、ゲートが前記入力端子に接続され、ドレインが前記第１検出用ＮチャネルＭＯＳトランジスタと共通に接続される、第３検出用ＰチャネルＭＯＳトランジスタ及び第３検出用ＮチャネルＭＯＳトランジスタをさらに備える付記２に記載のバッファ回路。
（付記４）
前記Ｐチャネル制御部は、ゲートが前記第１検出用ＮチャネルＭＯＳトランジスタのドレインに接続され、前記出力用ＰチャネルＭＯＳトランジスタのゲートと前記基準電位との間を接続する制御用ＮチャネルＭＯＳトランジスタを備え、
前記Ｎチャネル制御部は、ゲートが前記第１検出用ＰチャネルＭＯＳトランジスタのドレインに接続され、前記出力用ＮチャネルＭＯＳトランジスタのゲートと前記電源電位との間を接続する制御用ＰチャネルＭＯＳトランジスタを備える付記２または３に記載のバッファ回路。
（付記５）
前記Ｐチャネル駆動部は、
ゲートが前記入力端子に接続され、ドレインが前記出力用ＰチャネルＭＯＳトランジスタのゲートに接続される、第１駆動用ＰチャネルＭＯＳトランジスタ及び第１駆動用ＮチャネルＭＯＳトランジスタと、
ゲートが前記第１検出用ＮチャネルＭＯＳトランジスタのドレインに接続され、前記電源電位と前記第１駆動用ＰチャネルＭＯＳトランジスタのソースとの間を接続する駆動制御用ＰチャネルＭＯＳトランジスタとを備え、
前記Ｎチャネル駆動部は、
ゲートが前記入力端子に接続され、ドレインが前記出力用ＮチャネルＭＯＳトランジスタのゲートに接続される、第２駆動用ＰチャネルＭＯＳトランジスタ及び第２駆動用ＮチャネルＭＯＳトランジスタと、
ゲートが前記第１検出用ＰチャネルＭＯＳトランジスタのドレインに接続され、前記基準電位と前記第２駆動用ＮチャネルＭＯＳトランジスタのソースとの間を接続する駆動制御用ＮチャネルＭＯＳトランジスタとを備える付記２乃至４に記載のバッファ回路。
（付記６）
前記Ｐチャネル駆動部及び前記Ｎチャネル駆動部は、それぞれ前段に偶数段のインバータを備える付記１乃至５に記載のバッファ回路。
【図面の簡単な説明】
【００５０】
【図１】第１実施形態の回路図である。
【図２】第２実施形態の回路図である。
【図３】第３実施形態の回路図である。
【図４】第４実施形態の回路図である。
【図５】第５実施形態の回路図である。
【図６】従来のバッファ回路を示す回路図である。
【符号の説明】
【００５１】
１１    Ｐチャネル駆動部
１２    Ｎチャネル駆動部
２１    Ｐチャネル検出部
２２    Ｎチャネル検出部
ＩＮ    入力端子
Ｎ１〜Ｎ１１    ＮチャネルＭＯＳトランジスタ
ＯＵＴ    出力端子
Ｐ１〜Ｐ１１    ＰチャネルＭＯＳトランジスタ
Ｒ１〜Ｒ４    抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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