(57)【要約】【課題】消費電力と回路面積を削減でき、ひいてはＬＳＩの低消費電力化、小面積化を図ることが可能なクロックイネーブラ回路およびフリップフロップ回路を提供する。【解決手段】イネーブル信号ＥＮを反転して第１のノードＮＤ１１に出力する第１の反転ゲート１１と、クロック信号ＣＫが第２のレベルのとき第１のノードＮＤ１１のレベルを第２のノードＮＤ１２に転送する転送ゲート１３と、第２のノードＮＤ１２のレベルを反転して第３のノードＮＤ１３に出力する第２の反転ゲート１２と、第３のノードＮＤ１３が第１のレベルのときクロック信号ＣＫを出力する出力ゲート１４と、クロック信号ＣＫが第２のレベルで、第２のノードＮＤ１２のレベルが第２のレベルの場合のみ第３のノードＮＤ１３に第１のレベルを与えるレベル生成部１５と、第３のノードＮＤ１３のレベルを反転させて第２のノードにフィードバックするフィードバック制御部１６とを有する。【選択図】図５
2010124059.tif 000002
【特許請求の範囲】
【請求項１】
第１のノードと、
第２のノードと、
第３のノードと、
第１のレベルおよび第２のレベルをとるイネーブル信号を反転して上記第１のノードに出力する第１の反転ゲートと、
第１のレベルおよび第２のレベルをとるクロック信号が第２のレベルのとき、上記第１のノードのレベルを上記第２のノードに転送する転送ゲートと、
上記第２のノードのレベルを反転して上記第３のノードに出力する第２の反転ゲートと、
上記第３のノードが上記第１のレベルのとき上記クロック信号を出力する出力ゲートと、
上記クロック信号が第２のレベルのときに上記イネーブル信号のレベルに応じて上記第３のノードに第１のレベルまたは第２のレベルを与える第３のノードレベル生成部と、
上記第３のノードのレベルを反転させて第２のノードにフィードバックするフィードバック制御部と
を有するクロックイネーブラ回路。
【請求項２】
上記第３のノードレベル生成部は、
上記クロック信号が上記第２のレベルで、上記第２のノードのレベルが上記第２のレベルの場合にのみ上記第３のノードに第１のレベルを与える
請求項１記載のクロックイネーブラ回路。
【請求項３】
上記フィードバック制御部は、
上記クロック信号が第１のレベルの期間で、かつ上記第３のノードのレベルが第１のレベルの場合にのみ上記第２のノードにローレベルを与え、
上記第３のノードのレベルが第２のレベルの場合には上記クロック信号の状態にかかわらず上記第２のノードにハイレベルを与える
請求項２記載のクロックイネーブラ回路。
【請求項４】
上記第３のノードレベル生成部は、
上記第１のノードのレベルを反転する第３の反転ゲートと、
上記クロック信号が第２のレベルのとき、上記第３の反転ゲートの出力レベルを上記第３のノードに転送する第２の転送ゲートと、を含む
請求項１記載のクロックイネーブラ回路。
【請求項５】
上記フィードバック制御部は、
第３のノードのレベルを反転して上記第２のノードに出力する第４の反転ゲートを含む
請求項４記載のクロックイネーブラ回路。
【請求項６】
第１のノードと、
第２のノードと、
第３のノードと、
第１のレベルおよび第２のレベルをとるイネーブル信号を反転して上記第１のノードに出力する第１の反転ゲートと、
第１のレベルおよび第２のレベルをとるクロック信号が第２のレベルのとき、上記第１のノードのレベルを上記第２のノードに転送する転送ゲートと、
上記第２のノードのレベルを反転して上記第３のノードに出力する第２の反転ゲートと、
上記第３のノードが上記第１のレベルのとき上記クロック信号を出力する出力ゲートと、
上記クロック信号が第１のレベルのとき、上記第３のノードのレベルを反転させて第２のノードにフィードバックし、上記第２の反転ゲートとラッチを形成可能なフィードバック制御部と、
制御信号に応じて上記クロック信号の上記転送ゲートおよび上記フィードバック制御部への供給を制御する制御ゲートと、
上記第２の反転ゲートと上記フィードバック制御部で形成されるラッチのラッチ値とイネーブル信号ＥＮの値が一致しているか、または不一致であるかを検出する一致不一致検出部と、
上記一致不一致検出部の検出結果を受けて、不一致であれば上記クロック信号を上記転送ゲートおよびフィードバック制御部に供給させ、一致であればクロック信号の上記転送ゲートおよびフィードバック制御部への供給を停止させる制御信号を上記制御ゲートに出力するクロック制御部と
を有するクロックイネーブラ回路。
【請求項７】
上記一致不一致検出部は、
上記第２の反転ゲートと上記フィードバック制御部で形成されるラッチの上記第３のノードの値と上記第１のノードの値が一致しているか、または不一致であるかを検出する
請求項６記載のクロックイネーブラ回路。
【請求項８】
上記第１の反転ゲートは、
上記イネーブル信号にかかわらずテスト信号を反転して上記第１のノードに出力する機能を有する
請求項１から７のいずれか一に記載のクロックイネーブラ回路。
【請求項９】
マスタラッチと、
上記マスタラッチに縦続接続されるスレーブラッチと、を有し、
上記マスタラッチは、
第１のノードと、
第２のノードと、
第３のノードと、
第１のレベルおよび第２のレベルをとるイネーブル信号を反転して上記第１のノードに出力する第１の反転ゲートと、
第１のレベルおよび第２のレベルをとるクロック信号が第２のレベルのとき、上記第１のノードのレベルを上記第２のノードに転送する第１の転送ゲートと、
上記第２のノードのレベルを反転して上記第３のノードに出力する第２の反転ゲートと、
上記クロック信号が第２のレベルのときに上記イネーブル信号のレベルに応じて上記第３のノードに第１のレベルまたは第２のレベルを与える第３のノードレベル生成部と、
上記第３のノードのレベルを反転させて第２のノードにフィードバックする第１のフィードバック制御部と、を含み、
上記スレーブラッチは、
第４のノードと、
第５のノードと、
上記クロック信号が第１のレベルのとき上記第３のノードのレベルを上記第４のノードに転送する第２の転送ゲートと、
上記第４のノードのレベルを反転して上記第５のノードに出力する第３の反転ゲートと、
上記第５のノードのレベルを反転して出力する出力ノードと、
上記クロック信号が第１のレベルのときに上記第３のノードのレベルに応じて上記第５のノードに第２のレベルまたは第１のレベルを与える第５のノードレベル生成部と、
上記第５のノードのレベルを反転させて上記第４のノードにフィードバックする第２のフィードバック制御部と、を含む
フリップフロップ回路。
【請求項１０】
上記第３のノードレベル生成部は、
上記クロック信号が上記第２のレベルで、上記第２のノードのレベルが上記第２のレベルの場合にのみ上記第３のノードに第１のレベルを与え、
上記第５のノードレベル生成部は、
上記クロック信号が上記第１のレベルで、上記第３のノードのレベルが上記第１のレベルの場合にのみ上記第５のノードに第２のレベルを与える
請求項９記載のフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックイネーブラ回路およびフリップフロップ回路に関するものである。
【背景技術】
【０００２】
近年のＬＳＩに対しては、ＧＨｚレベルへの高速化、ＳｏＣ(System on Chip)化に伴う大規模化の要求がなされている。
それらＬＳＩにおいて、フリップフロップ（Flip-Flop）回路は高速化のためパイプライン制御に膨大な数が使われている。
【０００３】
また、ＬＳＩ動作中ではロジック部の動作状況にかかわらず、クロック信号は常に動作している。
したがって、フリップフロップ回路も入力データの状態遷移に関係なく常に動作しているため、ＬＳＩの消費電力におけるフリップフロップ回路を含むクロック系消費電力の割合が大きくなり、低電力化への障害となっている。
このため、クロックイネーブラ手法を用いてクロック信号による不要動作を回避することで、ＬＳＩの低電力化を図っている場合が多い。
【０００４】
図１は、クロック・ツリーを考慮した集積回路(ＬＳＩ)を示すブロック図である。
【０００５】
図１は、集積回路１におけるクロックイネーブラ回路２とフリップフロップ回路３との接続関係を示している。
多段に配置された組み合わせ回路４−１〜４−３の入力段、出力段に入出力に対応した複数のフリップフロップ回路３が並列に配置されている。
各フリップフロップ回路３は、クロックイネーブラ回路２によるクロック信号ＣＫに同期して、入力信号ＩＮ０〜ＩＮn-1をラッチして出力する。
そして、最終段のフリップフロップ回路３はクロック信号ＣＫに同期して組み合わせ回路４−３の出力をラッチして出力信号ＯＵＴ０〜ＯＵＴn-1として出力する。
【０００６】
図２は、クロックイネーブラ回路の第１の構成例を示す図である。
図３は、クロックイネーブラ回路の第２の構成例を示す図である。
【０００７】
図２のクロックイネーブラ回路２Ａは、インバータＩＮＶ１〜ＩＮＶ４、転送ゲートＴＭ１、クロックドインバータＣＫＤＩＮＶ１、２入力ＡＮＤゲートＡＤ１、およびノードＮＤ１〜ＮＤ５を有する。
図３のクロックイネーブラ回路２Ｂは、テストモードなどの強制動作モードに対応した回路である。図３のクロックイネーブラ回路２Ｂが図２のクロックイネーブラ回路２Ａと異なる点は、インバータＩＮＶ１の代わりに２入力ＮＯＲゲートＮＲ１を有することにある。
【０００８】
ここで、図３のクロックイネーブラ回路２Ｂの動作を図４のタイミングチャートに関連付けて説明する。
【０００９】
［ｔ０期間］
クロック信号ＣＫがハイレベル（Ｈ）の期間に、イネーブル信号ＥＮがローレベル（Ｌ）からハイレベルへと遷移するが、転送ゲートＴＭ１がオフ(ＯＦＦ)である。このため、ノードＮＤ２，ＮＤ３は状態を保持しており、出力信号Ｘはローレベルのままである。
次に、クロック信号ＣＫが立下りローレベルとなると転送ゲートＴＭ１がオン（ＯＮ）となり、ノードＮＤ２はローレベル、ノードＮＤ３はハイレベルとなる。
【００１０】
［ｔ１期間］
ノードＮＤ３がハイレベルであることから、ＡＮＤゲートＡＤ１はクロック信号ＣＫをバッファリングし出力Ｘとなる。
つまり、出力ＸはＡＮＤゲートＡＤ１のゲート遅延分だけ遅れたクロック信号ＣＫとなる。
【００１１】
［ｔ２期間］
イネーブル信号ＥＮおよびテスト信号Ｔが共に一定であるため、ノードＮＤ３もハイレベルのままであり、出力Ｘとしてクロック信号ＣＫを出力する。
【００１２】
［ｔ３期間］
クロック信号ＣＫがハイレベルの期間に、イネーブル信号ＥＮがハイレベルからローレベルへと遷移するが、転送ゲートＴＭ１がオフである。その結果、ノードＮＤ２はローレベル、ノードＮＤ３はハイレベルの状態を保持しており、出力Ｘはクロック信号ＣＫを出力する。
次に、クロック信号ＣＫが立下りローレベルとなると転送ゲートＴＭ１がオンとなり、ノードＮＤ２はハイレベル、ノードＮＤ３はローレベルとなる。
このとき、既にクロック信号ＣＫはローレベルであるため出力Ｘはローレベルとなっている。
【００１３】
［ｔ４期間］
クロック信号ＣＫがハイレベルの期間に、テンスと信号Ｔがローレベルからハイレベルへと遷移するが、転送ゲートＴＭ１がオフであるため、ノードＮＤ２，ＮＤ３は状態を保持しており、出力Ｘはローレベルのままである。
次に、クロック信号ＣＫが立下りローレベルとなると転送ゲートＴＭ１がオンとなり、ノードＮＤ２はローレベル、ノードＮＤ３はハイレベルとなる。
これは、ｔ０期間と同じ動作であり、以降、同様の動作を行い続ける。
【００１４】
以上より、イネーブル信号ＥＮまたはテスト信号Ｔがハイレベルとなった次のクロック信号ＣＫの立上りにより出力Ｘとしてクロック信号ＣＫを出力し、イネーブル信号ＥＮまたはテスト信号Ｔがハイレベルである期間、出力Ｘとしてクロック信号ＣＫを出力し続ける。
この際、インバータＩＮＶ３、ＩＮＶ４はイネーブル信号ＥＮまたはテスト信号Ｔの状態に関係なく、クロック信号ＣＫの正/反転信号動作を繰り返し続けている。
【００１５】
このように、図２および図３のクロックイネーブラ回路２Ａ，２Ｂは、クロック信号ＣＫに対して、非同期なイネーブル信号ＥＮもしくはテスト信号Ｔを内部のラッチにてクロック信号ＣＫがローレベルのタイミングで取込むことで同期させる。
テスト信号Ｔがローレベルとして、出力Ｘはイネーブル信号ＥＮがハイレベルでクロック信号ＣＫと同相の信号を出力し、イネーブル信号ＥＮがローレベルでローレベルの信号を出力する。
この回路はラッチ動作のため転送ゲートＴＭ１およびクロックドインバータＣＫＤＩＮＶ１をオープン／クローズするのに必要なクロック信号ＣＫの反転信号と正転信号とを生成するバッファ回路を有している。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、上述した図１においてクロックがディスイネーブルの場合、クロックイネーブラ以降のクロックは停止しているが、自身のクロックバッファは動作し続けている。
機能増加により多様な動作モードを有する最近のシステムＬＳＩではクロックイネーブラ回路の数が増加傾向にあり、低電力化のための策が電力増加をもたらし、低電力効果を相殺し、結局はＬＳＩの面積増加をもたらすのみとなる。
【００１７】
本発明は、消費電力と回路面積を削減でき、ひいてはＬＳＩの低消費電力化、小面積化を図ることが可能なクロックイネーブラ回路およびフリップフロップ回路を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の第１の観点のクロックイネーブラ回路は、第１のノードと、第２のノードと、第３のノードと、第１のレベルおよび第２のレベルをとるイネーブル信号を反転して上記第１のノードに出力する第１の反転ゲートと、第１のレベルおよび第２のレベルをとるクロック信号が第２のレベルのとき、上記第１のノードのレベルを上記第２のノードに転送する転送ゲートと、上記第２のノードのレベルを反転して上記第３のノードに出力する第２の反転ゲートと、上記第３のノードが上記第１のレベルのとき上記クロック信号を出力する出力ゲートと、上記クロック信号が第２のレベルのときに上記イネーブル信号のレベルに応じて上記第３のノードに第１のレベルまたは第２のレベルを与える第３のノードレベル生成部と、上記第３のノードのレベルを反転させて第２のノードにフィードバックするフィードバック制御部とを有する。
【００１９】
本発明の第２の観点のクロックイネーブラ回路は、第１のノードと、第２のノードと、第３のノードと、第１のレベルおよび第２のレベルをとるイネーブル信号を反転して上記第１のノードに出力する第１の反転ゲートと、第１のレベルおよび第２のレベルをとるクロック信号が第２のレベルのとき、上記第１のノードのレベルを上記第２のノードに転送する転送ゲートと、上記第２のノードのレベルを反転して上記第３のノードに出力する第２の反転ゲートと、上記第３のノードが上記第１のレベルのとき上記クロック信号を出力する出力ゲートと、上記クロック信号が第１のレベルのとき、上記第３のノードのレベルを反転させて第２のノードにフィードバックし、上記第２の反転ゲートとラッチを形成可能なフィードバック制御部と、制御信号に応じて上記クロック信号の上記転送ゲートおよび上記フォードバック制御部への供給を制御する制御ゲートと、上記第２の反転ゲートと上記フィードバック制御部で形成されるラッチのラッチ値とイネーブル信号ＥＮの値が一致しているか、または不一致であるかを検出する一致不一致検出部と、上記一致不一致検出部の検出結果を受けて、不一致であれば上記クロック信号を上記転送ゲートおよびフィードバック制御部に供給させ、一致であればクロック信号の上記転送ゲートおよびフィードバック制御部への供給を停止させる制御信号を上記制御ゲートに出力するクロック制御部とを有する。
【００２０】
本発明の第３の観点のフリップフロップ回路は、マスタラッチと、上記マスタラッチに縦続接続されるスレーブラッチと、を有し、上記マスタラッチは、第１のノードと、第２のノードと、第３のノードと、第１のレベルおよび第２のレベルをとるイネーブル信号を反転して上記第１のノードに出力する第１の反転ゲートと、第１のレベルおよび第２のレベルをとるクロック信号が第２のレベルのとき、上記第１のノードのレベルを上記第２のノードに転送する第１の転送ゲートと、上記第２のノードのレベルを反転して上記第３のノードに出力する第２の反転ゲートと、上記クロック信号が第２のレベルのときに上記イネーブル信号のレベルに応じて上記第３のノードに第１のレベルまたは第２のレベルを与える第３のノードレベル生成部と、上記第３のノードのレベルを反転させて第２のノードにフィードバックする第１のフィードバック制御部と、を含み、上記スレーブラッチは、第４のノードと、第５のノードと、上記クロック信号が第１のレベルのとき上記第３のノードのレベルを上記第４のノードに転送する第２の転送ゲートと、上記第４のノードのレベルを反転して上記第５のノードに出力する第３の反転ゲートと、上記第５のノードのレベルを反転して出力する出力ノードと、上記クロック信号が第１のレベルのときに上記第３のノードのレベルに応じて上記第５のノードに第２のレベルまたは第１のレベルを与える第５のノードレベル生成部と、上記第５のノードのレベルを反転させて上記第４のノードにフィードバックする第２のフィードバック制御部と、を含む。
【発明の効果】
【００２１】
本発明によれば、消費電力と回路面積を削減でき、ひいてはＬＳＩの低消費電力化、小面積化を図ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（クロックイネーブラ回路の第１の構成例）
２．第２の実施形態（クロックイネーブラ回路の第２の構成例）
３．第３の実施形態（フリップフロップ回路の第１の構成例）
４．第４の実施形態（クロックイネーブラ回路の第３の構成例）
５．第５の実施形態（フリップフロップ回路の第２の構成例）
６．第６の実施形態（クロックイネーブラ回路の第４の構成例）
７．第７の実施形態（クロックイネーブラ回路の第５の構成例）
８．第８の実施形態（クロックイネーブラ回路の第６の構成例）
９．第９の実施形態（クロックイネーブラ回路の第７の構成例）
【００２３】
＜１．第１の実施形態＞
図５は、本発明の第１の実施形態に係るクロックイネーブラ回路の基本構成例を示す回路図である。
図６は、図５のクロックイネーブラ回路のより具体的な構成を示す回路図である。
【００２４】
本クロックイネーブラ回路１０は、図５および図６に示すように、インバータ１１，１２、転送ゲート１３、ＡＮＤゲート１４、ハイレベル生成部（Ｈ ＧＥＮ）１５、およびフィードバック制御部（ＦＢ ＣＴ）１６を有する。
クロックイネーブラ回路１０は、第１のノードＮＤ１１、第２のノードＮＤ１２、および第３のノードＮＤ１３を有する。
【００２５】
インバータ１１により第１の反転ゲートが形成され、インバータ１２により第２の反転ゲートが形成され、ＡＮＤゲート１４により出力ゲートが形成される。
ハイレベル生成部１５により第３のノードレベル生成部が形成される。
転送ゲート１３は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタに形成されている。
また、本実施形態において、ハイレベルが第１のレベルに相当し、ローレベルが第２のレベルに相当する。
【００２６】
インバータ１１の入力はイネーブル信号ＥＮの供給ラインに接続され、出力が転送ゲート１３の一方の入出力端子（ソース・ドレイン）に接続され、その接続点により第１のノードＮＤ１１が形成される。
ノードＮＤ１１は、ハイレベル生成部１５のデータ入力端子ｄｔに接続されている。
転送ゲート１３のゲートはクロック信号ＣＫの供給ラインに接続され、他方の入出力端子（ドレイン・ソース）がインバータ１２の入力に接続され、その接続点により第２のノードＮＤ１２が形成される。
ノードＮＤ１２は、フィードバック制御部１６の出力端子ｏｕｔに接続されている。
インバータ１２の出力はＡＮＤゲート１４の一方の入力端子に接続され、その接続点により第３のノードＮＤ１３が形成される。
第３のノードＮＤ１３は、ハイレベル生成部１５の出力端子ｏｕｔおよびフィードバック制御部１６の入力端子ｉｎに接続されている。
ＡＮＤゲート１４の他方の入力端子、ハイレベル生成部１５およびフィードバック制御部１６のクロック端子ＣＫは、クロック信号ＣＫの供給ラインに接続されている。
【００２７】
ハイレベル生成部１５は、クロック信号ＣＫとイネーブルＥＮの反転信号に応じて、クロック信号ＣＫがローレベルの期間で、かつ、イネーブルＥＮがハイレベルの場合にのみ第３のノードＮＤ１３にハイレベルを与え、これ以外の場合はレベル伝達を行わない。
【００２８】
ハイレベル生成部１５は、図６に示すように、ＰＭＯＳトランジスタＰＴ１１，ＰＴ１２を有する。
ＰＭＯＳトランジスタＰＴ１１は、ソースが電源電圧ＶＤＤの供給源に接続され、ドレインがＰＭＯＳトランジスタＰＴ１２のソースに接続され、ゲートが第１のノードＮＤ１１に接続されている。
ＰＭＯＳトランジスタＰＴ１２のドレインが第３のノードＮＤ１３に接続され、ゲートがクロック信号ＣＫの供給ラインに接続されている。
【００２９】
図６のハイレベル生成部１５は、イネーブル信号ＥＮの反転信号がローレベルで、クロック信号ＣＫがローレベルのときのみ、ハイレベルを第３のノードＮＤ１３に供給する。
【００３０】
フィードバック制御部１６は、クロック信号ＣＫがハイレベルのとき、第３のノードＮＤ３のレベルを反転させて第２のノードＮＤ１２にフィードバックする機能を有する。
フィードバック制御部１６は、クロック信号ＣＫがハイレベルの期間で、かつ第３のノードＮＤ１３のレベルがハイレベルの場合にのみ第２のノードＮＤ１２にローレベルを与える。
フィードバック制御部１６は、第３のノードＮＤ３のレベルがローレベルの場合にはクロック信号ＣＫの状態にかかわらず第２のノードＮＤ１２にハイレベルを与え、これら以外の場合はレベル伝達を行わない。
【００３１】
フィードバック制御部１６は、ＰＭＯＳトランジスタＰＴ１３、およびｎチャネルＭＯＳトランジスタＮＴ１１、ＮＴ１２を有する。
【００３２】
ＰＭＯＳトランジスタＰＴ１３は、ソースが電源電圧ＶＤＤの供給源に接続され、ドレインがＮＭＯＳトランジスタＮＴ１１のドレインに接続され、その接続点（ノード）が第２のノードＮＤ１２に接続されている。
ＮＭＯＳトランジスタＮＴ１１のソースがＮＭＯＳトランジスタＮＴ１２のドレインに接続され、ソースが基準電位、たとえば接地電位源ＧＮＤに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１３のゲートおよびＮＭＯＳトランジスタＮＴ１２のゲートが第３のノードＮＤ１３に接続され、ＮＭＯＳトランジスタＮＴ１１のゲートがクロック信号ＣＫの供給ラインに接続されている。
【００３３】
このように、図６のフィードバック制御部１６は、１つのＰＭＯＳと２つのＮＭＯＳをシリアル接続した構成で所望の動作を満たすシンプルな回路で実現されている。
【００３４】
次に、上記構成による動作の概要を説明する。
【００３５】
イネーブル信号ＥＮはインバータ１１によりレベルが反転される。転送ゲート１３はクロック信号ＣＫがローレベルの期間にイネーブル信号ＥＮの反転信号を第２のノードＮＤ１２を介してインバータ１２に伝達する。
ただし、転送ゲート１３はＰＭＯＳで形成されているため、ハイレベルの伝達は容易であるがローレベルの伝達には比較的不向きである。これを補う機能を有するのがハイレベル生成部１５である。
ハイレベル生成部１５は、クロック信号ＣＫとイネーブル信号ＥＮの反転信号に応じて、クロック信号ＣＫがローレベルの期間で、かつイネーブル信号ＥＮがハイレベルの場合にのみ第３のノードＮＤ１３にハイレベルを与える。ハイレベル生成部１５は、これ以外の場合はレベル伝達を行わない。
よって、第３のノードＮＤ１３はクロック信号ＣＫがローレベルの期間、イネーブル信号ＥＮの値に応じて転送ゲート１３とインバータ１２によりローレベルに、ハイレベル生成部１５によりハイレベルに駆動される。
【００３６】
フィードバック制御部１６は、クロック信号ＣＫと第３のノードＮＤ１３のレベルに応じて第３のノードＮＤ１３のレベルを第２のノードＮＤ１２に反転フィードバックする。
具体的には、フィードバック制御部１６は、クロック信号ＣＫがハイレベルの期間でかつ第３のノードＮＤ１３のレベルがハイレベルの場合にのみ第２のノードＮＤ１２にローレベルを与える。
フィードバック制御部１６は、第３のノードＮＤ１３のレベルがローレベルの場合にはクロック信号ＣＫの状態にかかわらず第２のノードＮＤ１２にハイレベルを与え、これら以外の場合はレベル伝達を行わない。
よって、フィードバック制御部１６とインバータ１２によりクロック信号ＣＫがハイレベルの期間ラッチとしてイネーブル信号ＥＮに応じた値を保持する。
そして、フィードバック制御部１６は、クロック信号ＣＫがローレベルの期間にイネーブル信号ＥＮの値がハイレベルからローレベルに変化する際、転送ゲートＴＭ１３が第２のノードＮＤ１２をローレベルからハイレベルに変化する動作を妨げない動作をする。
イネーブル信号ＥＮはクロック信号ＣＫの立ち下がりで同期され、イネーブル信号ＥＮがハイレベルの期間、クロック信号ＣＫは出力ゲート１４を介して出力信号Ｘとして出力される。
【００３７】
以上のように、本第１の実施形態のクロックイネーブラ回路１０は、その動作においてクロック信号ＣＫの反転を必要とせず、クロック信号ＣＫそのままの信号のみでラッチを制御することができる。
そして、クロック信号ＣＫのバッファ回路を必要としないため、通常回路より大幅な電力削減と面積削減が可能である。
【００３８】
＜２．第２の実施形態＞
図７は、本発明の第２の実施形態に係るクロックイネーブラ回路の構成例を示す回路図である。
【００３９】
本第２の実施形態に係るクロックイネーブラ回路１０Ａが第１の実施形態に係るクロックイネーブラ回路１０と異なる点は、以下のとおりである。
第２の実施形態のクロックイネーブラ回路１０Ａは、第１の反転ゲートとしてインバータ１１の代わりに２入力ＮＯＲゲート１７が配置されている。
このように、クロックイネーブラ回路１０Ａは、第１の反転ゲートをＮＯＲゲート１７で構成する。
そして、クロックイネーブラ回路１０Ａは、一方の入力を通常動作時のイネーブル信号ＥＮとし、他方の入力をテスト時のようにイネーブル信号ＥＮの状態に依存せず強制的にイネーブル状態にするテスト信号Ｔとした構成を有する。
【００４０】
図８は、図７のクロックイネーブラ回路１０Ａの動作を説明するためのタイミングチャートである。
以下、図７のクロックイネーブラ回路１０Ａの動作を図８に関連付けて説明する。
なお、図８においては、理解を容易にするため、期間を示す符号は図４と同様の符号が用いられている。
【００４１】
［ｔ０期間］
クロック信号ＣＫがハイレベルの期間に、イネーブル信号ＥＮがローレベルからハイレベルへと遷移する。ただし、ＰＭＯＳトランジスタにより形成された転送ゲート１３およびハイレベル生成部１５がオフであるため第２および第３のノードＮＤ１２，ＮＤ１３は状態を保持しており、出力信号Ｘはローレベルのままである。
次に、クロック信号ＣＫが立ち下りローレベルとなると、転送ゲート１３がオンとなるが、ＰＭＯＳであるため第２のノードＮＤ１２は完全なローレベルとならない。そして、インバータ１２の出力側の第３のノードＮＤ１３のハイレベルが十分ではないため、ハイレベル生成部１５にて補助を行うことで、第３のノードＮＤ１３はハイレベルとなる。
この際、フィードバック制御部１６のＰＭＯＳトランジスタＰＴ１３はオフとなり、第２のノードＮＤ１２がローレベルとなることを防止する。
【００４２】
［ｔ１期間］
第３のノードＮＤ１３がハイレベルであることから、ＡＮＤゲート１４はクロック信号ＣＫをバッファリングし出力信号Ｘとなる。
つまり、出力信号ＸはＡＮＤゲート１４のゲート遅延分だけ遅れたクロック信号ＣＫとなる。
この際、フィードバック制御部１６のＮＭＯＳトランジスタＮＴ１２はオンとなり、既にオン状態のＮＭＯトランジスタＮＴ１１と共に第２のノードＮＤ１２を完全なローレベルとし、第３のノードＮＤ１３はインバータ１２により十分なハイレベルとなる。
【００４３】
［ｔ２期間］
イネーブル信号ＥＮおよびテスト信号Ｔが共に一定であるため、第３のノードＮＤ１３もハイレベルのままであり、出力信号Ｘとしてクロック信号ＣＫが出力される。
【００４４】
［ｔ３期間］
ＣＫ=ハイレベル期間に、イネーブル信号ＥＮがハイレベルからローレベルへと遷移するが、転送ゲート１３がオフ、フィードバック制御部１６のＮＭＯＳトランジスタＮＴ１１がオンである。このため、第２のノードＮＤ１２がローレベル、第３のノードＮＤ１３はハイレベルの状態を保持しており、出力信号ＸとしてＣＫ信号が出力される。
次に、クロック信号ＣＫが立ち下りローレベルとなると、転送ゲート１３がオン、フィードバック制御部１６のＮＭＯＳトランジスタＮＴ１１がオフとなり、第２のノードＮＤ１２がハイレベル、第３のノードＮＤ１３がローレベルとなる。
このとき、既にクロック信号ＣＫがローレベルであるため、出力信号Ｘはローレベルとなっている。
【００４５】
［ｔ４期間］
クロック信号ＣＫがハイレベル期間に、イネーブル信号ＥＮがローレベルからハイレベルへと遷移する。ただし、ＰＭＯＳトランジスタにより形成された転送ゲート１３およびハイレベル生成部１５がオフであるため、第２および第３のノードＮＤ１２，ＮＤ１３は状態を保持しており、出力信号Ｘはローレベルのままである。
次に、クロック信号ＣＫが立ち下りローレベルとなると転送ゲート１３がオンとなるが、ＰＭＯＳであるため第２のノードＮＤ１２は完全なローレベルとならず、インバータ１２の出力側の第３のノードＮＤ１３のハイレベルが十分ではない。このため、ハイレベル生成部１５にて補助を行うことで第３のノードＮＤ１３はハイレベルとなる。
これは、ｔ０期間と同じ動作であり、以降、同様の動作を行い続ける。
【００４６】
以上より、クロックイネーブラ回路１０Ａは、イネーブル信号ＥＮまたはテスト信号Ｔがハイレベルとなった次のクロック信号ＣＫの立ち上りにより、出力信号ＸとしてＣＫ信号を出力する。そして、クロックイネーブラ回路１０Ａは、イネーブル信号ＥＮまたはテスト信号Ｔがハイレベルである期間、出力信号Ｘとしてクロック信号ＣＫを出力し続ける。
この際、イネーブル信号ＥＮまたはテスト信号Ｔの状態およびクロック信号ＣＫの動作に関係なく遷移する論理ゲートが一切存在せず、シングルフェーズのクロックにて動作するクロックイネーブラ回路が実現できる。
【００４７】
本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００４８】
＜３．第３の実施形態＞
図９は、本発明の第３の実施形態に係るフリップフロップ回路の構成例を示す回路図である。
【００４９】
第３の実施形態に係るフリップフロップ回路３０は、第１および第２の実施形態に係るクロックイネーブラ回路１０，１０Ａを応用して形成される。
図９のフリップフロップ回路３０の例では、図６に示すクロックイネーブラ回路１０が応用されている。
第１および第２のクロックイネーブラ回路１０，１０Ａでは、ローレベルでアクティブのラッチ（Latch）のみを用いていた。第３の実施形態では、さらにハイレベルでアクティブのラッチとも組み合わせることでマスタ（Master）-スレーブ（Slave）構成のフリップフロップ回路が実現されている。
【００５０】
図９のフリップフロップ回路３０は、マスタラッチＭＬ２０と、スレーブラッチＳＬ２０が縦続接続されて形成されている。
【００５１】
マスタラッチＭＬ３０は、図６のクロックイネーブラ回路１０のＡＮＤゲート１４の代わりに、スレーブラッチＳＬ２０への転送を制御するための転送ゲート（第２の転送ゲート）１８が配置されて構成されている。
また、イネーブル信号ＥＮの代わりにデータ入力信号Ｄがインバータ１１に入力される。
マスタラッチＭＬ３０のその他の構成は図６のクロックイネーブラ回路１０と同様であることから、その詳細な構成の説明は省略する。
【００５２】
スレーブラッチＳＬ３０は、インバータ１９，１９、ローレベル生成部２１、フィードバック制御部２２、第４のノードＮＤ１４、および第５のノードＮＤ１５を有する。
【００５３】
インバータ１９により第３の反転ゲートが形成され、インバータ２０により第４の反転ゲートが形成され。
ローレベル生成部２１による第５のノードレベル生成部が形成される。
転送ゲート１８は、ＮＭＯＳトランジスタに形成されている。
【００５４】
転送ゲート１８は、第３のノードＮＤ１３に一方の入出力端子（ソース・ドレイン）が接続され、他方の入出力端子（ドレイン・ソース）が第４のノードＮＤ１４に接続されている。
インバータ１９は、入力が第４のノードＮＤ１４に接続され、出力が第５のノードＮＤ１５に接続されている。
インバータ２０は、入力が第５のノードＮＤ１５に接続され、出力から信号Ｑを出力する。
【００５５】
転送ゲート１８は、クロック信号ＣＫがハイレベルの期間に第３のノードＮＤ１３の値を第４のノードＮＤ１４を介してインバータ１６に伝達する。
しかし、転送ゲート１８はＮＭＯＳであるため、ローレベルの伝達は容易であるがハイレベルの伝達には比較的不向きである。これを補う機能を、ローレベル制御部２０が有する。
【００５６】
ローレベル生成部２１は、クロック信号ＣＫと第３のノードＮＤ１３の値に応じて、クロック信号ＣＫがハイレベルの期間で、かつ第３のノードＮＤ１３の値がハイレベルの場合にのみ第５のノードＮＤ１５にローレベルを与える。
ローレベル生成部２１は、これ以外の場合はレベル伝達を行わない。
よって、第５のノードＮＤ１５は、クロック信号ＣＫがハイレベルの期間、第３のノードＮＤ１３の値に応じて、転送ゲート１８およびインバータ１９によりハイレベルに、ローレベル生成部２１によりローレベルに駆動される。
【００５７】
図９のローレベル生成部２１は、ＮＭＯＳトランジスタＮＴ１３，ＮＴ１４を有する。
ＮＭＯＳトランジスタＮＴ１３のソースが基準電位、たとえば接地電位源ＧＮＤに接続され、ドレインがＮＭＯＳトランジスタＮＴ１４のソースに接続されている。ＮＭＯＳトランジスタＮＴ１４のドレインが第５のノードＮＤ１５に接続されている。
そして、ＮＭＯＳトランジスタＮＴ１３のゲートが第３のノードＮＤ１３に接続され、ＮＭＯＳトランジスタＮＴ１４のゲートがクロック信号ＣＫの供給ラインに接続されている。
【００５８】
図９のローレベル生成部２１は、第３のノードＮＤ１３がハイレベルで、クロック信号ＣＫがハイレベルのときのみ、ローレベルを第５のノードＮＤ１５に供給する。
【００５９】
一方、フィードバック制御部２２は、第５のノードＮＤ１５のレベルを反転させて第４のノードＮＤ１４にフィードバックする機能を有する。
フィードバック制御部２２は、クロック信号ＣＫと第５のノードＮＤ１５のレベルに応じて、クロック信号ＣＫがローレベルの期間で、かつ第５のノードＮＤ１５のレベルがローレベルの場合にのみ第４のノードＮＤ１４にハイレベルを与える。
フィードバック制御部２２は、第５のノードＮＤ１５のレベルがハイレベルの場合にはクロック信号の状態にかかわらず第４のノードＮＤ１４にローレベルを与え、これら以外の場合はレベル伝達を行わない。
よって、フィードバック制御部２２とインバータ１９によりクロック信号ＣＫがローレベルの期間ラッチとして第３のノードＮＤ１３の値に応じた値を保持する。
フィードバック制御部２２は、クロック信号ＣＫがハイレベルの期間に第３のノードＮＤ１３の値がローレベルからハイレベルへ変化する際、転送ゲート１８が第４のノードＮＤ１４をハイレベルからローレベルに変化する動作を妨げない動作をする。
第５のノードＮＤ１５のレベルに応じてインバータ２０にて反転増幅しデータ出力Ｑとなる。
【００６０】
図９のフィードバック制御部２２は、ＰＭＯＳトランジスタＰＴ１４，ＰＴ１５、およびＮＭＯＳトランジスタＮＴ１５を有する。
ＰＭＯＳトランジスタＰＴ１４のソースが電源電圧ＶＤＤの供給源に接続され、ドレインがＰＭＯＳトランジスタＰＴ１５のソースに接続されている。
ＰＭＯＳトランジスタＰＴ１５のドレインがＮＭＯＳトランジスタＮＴ１５のドレインに接続され、その接続点（ノード）が第４のノードＮＤ１４に接続されている。
ＮＭＯＳトランジスタＮＴ１５のソースが基準電位、たとえば接地電位源ＧＮＤに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１４のゲートおよびＮＭＯＳトランジスタＮＴ１５のゲートが第５のノードＮＤ１５に接続され、ＰＭＯＳトランジスタＰＴ１５のゲートがクロック信号ＣＫの供給ラインに接続されている。
【００６１】
このように、図９のフィードバック制御部２２は、２つのＰＭＯＳと１つのＮＭＯＳをシリアル接続した構成で所望の動作を満たすシンプルな回路で実現されている。
【００６２】
図１０は、図９のフリップフロップ回路３０の動作を説明するためのタイミングチャートである。
以下、図９のフリップフロップ回路３０の動作を図１０に関連付けて説明する。
なお、図１０においては、理解を容易にするため、期間を示す符号は図４、図８と同様の符号が用いられている。
【００６３】
［t０期間］
クロック信号ＣＫがハイレベル期間に、データ入力信号Ｄがローレベルからハイレベルへと遷移する。
このとき、マスタラッチＭＬ３０では、ＰＭＯＳトランジスタで形成された転送ゲート１３およびハイレベル生成部１５がオフであるため第２および第３のノードＮＤ１２，ＮＤ１３は状態を保持している。
したがって、転送ゲート１８およびインバータ１９を介して出力信号Ｑはローレベルのままである。
次に、クロック信号ＣＫが立ち下りローレベルとなると転送ゲート１３がオンとなるがＰＭＯＳであるため第２のノードＮＤ１２は完全なローレベルとならない。
そして、インバータ１２の出力側の第３のノードＮＤ１３のハイレベルが十分ではないためハイレベル生成部１５にて補助を行うことで第３のノードＮＤ１３はハイレベルとなる。
この際、フィードバック制御部１６のＰＭＯＳトランジスタＰＴ１３はオフとなり第２のノードＮＤ１２がローレベルとなることを防止する。
一方、スレーブラッチＳＬ３０では、ＮＭＯＳトランジスタにより形成された転送ゲート１８およびローレベル生成部２１がオフであるため第４および第５のノードＮＤ１４，ＮＤ１５は状態を保持しており、出力信号Ｑはローレベルのままである。
【００６４】
［ｔ１期間］
クロック信号ＣＫが立ち上りハイレベルとなると、マスタラッチＭＬ３０は状態を保持し第３のノードＮＤ１３はハイレベルのままである。
そして、フィードバック制御部１６のＮＭＯＳトランジスタＮＴ１２はオンとなり、既にオン状態のＮＭＯＳトランジスタＮＴ１１と共に第２のノードＮＤ１２を完全なローレベルとし、第３のノードＮＤ１３はインバータ１２により十分なハイレベルとなる。
一方、スレーブラッチＳＬ３０では、転送ゲート１８がオンとなるがＮＭＯＳであるため第４のノードＮＤ１４は完全なハイレベルとならず、インバータ１９の出力側の第５のノードＮＤ１５のローレベルが十分ではない。このため、ローレベル生成部２１にて補助を行うことで第５のノードＮＤ１５はローレベルとなり出力信号Ｑはハイレベルとなる。
この際、フィードバック制御部２２のＮＭＯＳトランジスタＮＴ１５はオフとなり第４のノードＮＤ１４がハイレベルとなることを防止する。
次に、クロック信号ＣＫが立ち下りローレベルとなるとフィードバック制御部２２のＰＭＯＳトランジスタＰＴ１５はオンとなり、既にオン状態のＰＭＯＳトランジスタＰＴ１４と共に第４のノードＮＤ１４を完全なハイレベルとする。そして、第５のノードＮＤ１５はインバータ１９により十分なローレベルとなる。
さらに、データ入力信号Ｄがハイレベルからローレベルへと遷移すると、マスタラッチＭＬ３０では、転送ゲート１３がオンとなり第２のノードＮＤ１２がハイレベル、第３のノードＮＤ１３がローレベルとなる。
一方、スレーブラッチＳＬ３０では、ＮＭＯＳトランジスタにより形成された転送ゲート１８およびローレベル生成部２１がオフとなるため第４および第５のノードＮＤ１４，ＮＤ１５は状態を保持しており、出力信号Ｑはハイレベルのままである。
【００６５】
［ｔ２期間］
クロック信号ＣＫが立ち上りハイレベルとなると、マスタラッチＭＬ３０は状態を保持し第３のノードＮＤ１３はローレベルのままである。
一方、スレーブラッチＳＬ３０では、転送ゲート１８がオンとなり第４のノードＮＤ１４がローレベル、第５のノードＮＤ１５がハイレベルとなり、出力信号Ｑはローレベルとなる。
【００６６】
［ｔ３期間］
ｔ０期間にてデータ入力信号Ｄのローレベルからハイレベルへの遷移が、クロック信号ＣＫがローレベルの期間に起こった状態であり、マスタラッチＭＬ３０、スレーブラッチＳＬ３０、および出力信号Ｑの動作はｔ０期間の動作と同じである。
【００６７】
［ｔ４期間］
クロック信号ＣＫが立ち上りハイレベルとなると、マスタラッチＭＬ３０は状態を保持し第３のノードＮＤ１３はハイレベルのままである。
そして、フィードバック制御部１６のＮＭＯＳトランジスタＮＴ１２はオンとなり、既にオン状態のＮＭＯＳトランジスタＮＴ１１と共に第２のノードＮＤ１２を完全なローレベルとし、第３のノードＮＤ１３はインバータ１２により十分なハイレベルとなる。
一方、スレーブラッチＳＬ３０では、転送ゲート１８がオンとなるがＮＭＯＳであるため第４のノードＮＤ１４は完全なハイレベルとならず、インバータ１９の出力側の第５のノードＮＤ１５のローレベルが十分ではない。このため、ローレベル生成部２１にて補助を行うことで第５のノードＮＤ１５がローレベルとなり、出力信号Ｑはハイレベルとなる。
この際、フィードバック制御部２２のＮＭＯＳトランジスタＮＴ１５はオフとなり第４のノードＮＤ１４がハイレベルとなることを防止する。
次に、クロック信号ＣＫが立ち下りローレベルとなると、フィードバック制御部２２のＰＭＯＳトランジスタＰＴ１５はオンとなり、既にオン状態のＰＭＯＳトランジスタＰＴ１４と共に第４のノードＮＤ１４を完全なハイレベルとする。これにより、第５のノードＮＤ１５はインバータ１９により十分なローレベルとなる。
【００６８】
［ｔ５期間］
クロック信号ＣＫがハイレベルの期間にデータ入力信号Ｄがハイレベルからローレベルへと遷移すると、マスタラッチＭＬ３０の転送ゲート１３がオフであることから、出力信号Ｑはハイレベルのままである。
次に、クロック信号ＣＫが立ち下りローレベルとなると、マスタラッチＭＬ３０では転送ゲート１３がオンとなり第２のノードＮＤ１２がハイレベル、第３のノードＮＤ１３がローレベルとなる。
一方、スレーブラッチＳＬ３０では、ＮＭＯＳトランジスタにより形成された転送ゲート１８およびローレベル生成部２１がオフとなる。このため、第４および第５のノードＮＤ１４，ＮＤ１５は状態を保持しており、出力信号Ｑはハイレベルのままであり、次のクロック信号ＣＫの立ち上りで反転する。
【００６９】
以上より、シングルフェーズのクロックにて動作するラッチを組合せることでフリップフロップを実現できる。
【００７０】
以上ように、本第３の実施形態のフリップフロップ回路３０は、その動作においてクロック信号ＣＫの反転を必要とせず、クロック信号ＣＫそのままの信号のみでマスタ-スレーブのラッチを制御することができ、クロック信号ＣＫのバッファ回路を必要としない。このため、通常回路より大幅な電力削減と面積削減が可能である。
【００７１】
＜４．第４の実施形態＞
図１１は、本発明の第４の実施形態に係るクロックイネーブラ回路の構成例を示す回路図である。
【００７２】
本第４の実施形態に係るクロックイネーブラ回路１０Ｂが第２の実施形態に係るクロックイネーブラ回路１０Ａと異なる点は、フィードバック制御部１６Ｂの構成にある。
フィードバック制御部１６Ｂは、インバータ１６１、ＮＭＯＳトランジスタＮＴ１６、およびノードＮＤ１６を有する。
【００７３】
インバータ１６１は、入力が第３のノードＮＤ１３に接続され、出力がノードＮＤ１６に接続されている。
ＮＭＯＳトランジスタＮＴ１６は、ドレインが第２のノードＮＤ１２に接続され、ソースがノードＮＤ１６に接続され、ゲートがクロックＣＫの供給ラインに接続されている。
【００７４】
図１２は、図１１のクロックイネーブラ回路１０Ｂの動作のタイミングチャートである。
本第４の実施形態に係るクロックイネーブラ回路１０Ｂの動作は、基本的に第２の実施形態で詳述した動作と同様でることからここではその詳細な説明は省略する。
【００７５】
本第４の実施形態によれば、上述した第１および第２の実施形態と同様の効果を得ることができる。
【００７６】
＜５．第５の実施形態＞
図１３は、本発明の第５の実施形態に係るフリップフロップ回路の構成例を示す回路図である。
【００７７】
本第５の実施形態に係るフリップフロップ回路３０Ａが第３の実施形態に係るフリップフロップ回路３０と異なる点は、フィードバック制御部１６Ｂ，２２Ａの構成にある。
【００７８】
マスタラッチＭＬ３０Ａのフィードバック制御部１６Ｂは、第４の実施形態と同様に、インバータ１６１、ＮＭＯＳトランジスタＮＴ１６、およびノードＮＤ１６を有する。
その接続関係は、図１１と同様にあることから個々ではその説明は省略する。
【００７９】
スレーブラッチＳＬ３０Ａのフィードバック制御部２２Ｂは、インバータ２２１、ＰＭＯＳトランジスタＰＴ１６、およびノードＮＤ１７を有する。
【００８０】
インバータ２２１は、入力が第５のノードＮＤ１５に接続され、出力がノードＮＤ１７に接続されている。
ＰＭＯＳトランジスタＰＴ１６は、ソースが第４のノードＮＤ１４に接続され、ドレインがノードＮＤ１７に接続され、ゲートがクロックＣＫの供給ラインに接続されている。
【００８１】
図１４は、図１３のフリップフロップ回路３０Ａの動作のタイミングチャートである。
本第５の実施形態に係るフリップフロップ回路３０の動作は、基本的に第３の実施形態で詳述した動作と同様でることからここではその詳細な説明は省略する。
【００８２】
本第５の実施系形態によれば、上述した第３の実施形態と同様の効果を得ることができる。
【００８３】
＜６．第６の実施形態＞
図１５は、本発明の第６の実施形態に係るクロックイネーブラ回路の基本構成例を示す回路図である。
【００８４】
本クロックイネーブラ回路４０は、図１５に示すように、インバータ４１，４２，４３，４４、第１の転送ゲート４５、第２の転送ゲート４６、ＡＮＤゲート４７、第１のノードＮＤ４１、第２のノードＮＤ４２、および第３のノードＮＤ４３を有する。
【００８５】
インバータ４１により第１の反転ゲートが形成され、インバータ４２により第２の反転ゲートが形成され、インバータ４３により第３の反転ゲートが形成され、ＡＮＤゲート４７により出力ゲートが形成される。
インバータ４３および転送ゲート４６によりイネーブル信号伝達部（第３のノードレベル生成部）が形成され、インバータ４４によりフィードバック制御部が形成される。
転送ゲート４５，４６は、ＰＭＯＳトランジスタに形成されている。
また、本実施形態においても、ハイレベルが第１のレベルに相当し、ローレベルが第２のレベルに相当する。
【００８６】
インバータ４１の入力はイネーブル信号ＥＮの供給ラインに接続され、出力がインバータ４３の入力および転送ゲート４５の一方の入出力端子（ソース・ドレイン）に接続され、その接続点により第１のノードＮＤ４１が形成される。
転送ゲート４５のゲートはクロック信号ＣＫの供給ラインに接続され、他方の入出力端子（ドレイン・ソース）がインバータ４２の入力に接続され、その接続点により第２のノードＮＤ４２が形成される。
ノードＮＤ４２は、フィードバック制御部としてのインバータ４４の出力端子に接続されている。
インバータ４２の出力はＡＮＤゲート４７の一方の入力端子に接続され、その接続点により第３のノードＮＤ４３が形成される。
転送ゲート４６は一方の入出力端子（ソース・ドレイン）がインバータ４３の出力に接続され、他方の入出力端子（ドレイン・ソース）が第３のノードＮＤ４３に接続されている。
換言すると、第３のノードは第３のノードレベル生成部の出力端子を形成する転送ゲート４６の他方の入出力端子に接続されている。
また、第３のノードＮＤ４３は、フィードバック制御部としてインバータ４４の入力端子に接続されている。
ＡＮＤゲート４７の他方の入力端子は、クロック信号ＣＫの供給ラインに接続されている。
【００８７】
次に、上記構成による動作の概要を説明する。
【００８８】
イネーブル信号ＥＮはインバータ４１により反転される。転送ゲート４５はクロック信号ＣＫがローレベルの期間にイネーブル信号ＥＮの反転信号を第２のノードＮＤ４２を介してインバータ４２に伝達する。
しかし、転送ゲート４５はＰＭＯＳであるため、ハイレベルの伝達は容易であるがローレベルの伝達には比較的不向きである。
これを補うためインバータ４１の出力はインバータ４３に接続され、さらにインバータ４３の出力は転送ゲート４６に接続される。
転送ゲート４６もやはりＰＭＯＳでありハイレベルの伝達は容易であるがローレベルの伝達には比較的不向きである。これを補うために、転送ゲート４６は、ドレインが第３のノードＮＤ１３、すなわちインバータ４２の出力に接続され、クロック信号ＣＫがローレベルの期間にイネーブルＥＮと同じ値をインバータ４２に伝達する。これにより、転送ゲート４５が伝達することが難しいローレベルと同じ効果を得られる。
インバータ４４はインバータ４２とラッチを構成するので、クロック信号ＣＫがハイレベルとなってもその際のレベル保持し続けることができる。
このようにして、イネーブル信号ＥＮはクロック信号ＣＫの立ち下がりで同期され、イネーブル信号ＥＮがハイレベルの期間、クロック信号ＣＫはＡＮＤゲート４７を介して信号Ｘとして出力される。
【００８９】
以上のように、本第６の実施形態のクロックイネーブラ回路４０は、その動作においてクロック信号ＣＫの反転を必要とせず、クロック信号ＣＫそのままの信号のみでラッチを制御することができる。
そして、クロック信号ＣＫのバッファ回路を必要としないため、通常回路より大幅な電力削減と面積削減が可能である。
【００９０】
＜７．第７の実施形態＞
図１６は、本発明の第７の実施形態に係るクロックイネーブラ回路の構成例を示す回路図である。
【００９１】
本第７の実施形態に係るクロックイネーブラ回路４０Ａが第６の実施形態に係るクロックイネーブラ回路４０と異なる点は、以下のとおりである。
第７の実施形態のクロックイネーブラ回路４０Ａは、第１の反転ゲートとしてインバータ４１の代わりに２入力ＮＯＲゲート４８が配置されている。
このように、クロックイネーブラ回路４０Ａは、第１の反転ゲートをＮＯＲゲート４８で構成する。
そして、クロックイネーブラ回路４０Ａは、一方の入力を通常動作時のイネーブル信号ＥＮとし、他方の入力をテスト時のようにイネーブル信号ＥＮの状態に依存せず強制的にイネーブル状態にするテスト信号Ｔとした構成を有する。
【００９２】
図１７は、図１６のクロックイネーブラ回路４０Ａの動作を説明するためのタイミングチャートである。
以下、図１６のクロックイネーブラ回路４０Ａの動作を図１７に関連付けて説明する。
なお、図１７においては、理解を容易にするため、期間を示す符号は図４と同様の符号が用いられている。
【００９３】
［ｔ０期間］
クロック信号ＣＫがハイレベルの期間に、イネーブル信号ＥＮがローレベルからハイレベルへと遷移する。しかし、ＰＭＯＳトランジスタにより形成された転送ゲート４５，４６がオフであるため第２および第３のノードＮＤ４２，ＮＤ４３は状態を保持しており、出力信号Ｘはローレベルのままである。
次に、クロック信号ＣＫが立ち下りローレベルとなると転送ゲート４５，４６がオンとなるがＰＭＯＳであるため転送ゲート４５は第２のノードＮＤ４２を完全なローレベルとはできない。
一方、第１のノードＮＤ４１よりインバータ４３を介することで転送ゲート４６は第３のノードＮＤ４３を十分なハイレベルへと遷移させることができる。
【００９４】
［ｔ１期間］
第３のノードＮＤ４３がハイレベルであることから、ＡＮＤゲート４７はクロック信号ＣＫをバッファリングし、出力信号Ｘとしてクロック信号ＣＫが出力される。つまり、出力信号ＸはＡＮＤゲート４７のゲート遅延分だけ遅れたクロック信号ＣＫとなる。
【００９５】
［ｔ２期間］
イネーブル信号ＥＮおよびテスト信号Ｔが共に一定であるため、第３のノードＮＤ４３もハイレベルのままであり、出力信号Ｘとしてクロック信号ＣＫが出力される。
【００９６】
［ｔ３期間］
クロック信号ＣＫがハイレベルの期間に、イネーブル信号ＥＮがハイレベルからローレベルへと遷移するが、転送ゲート４５，４６がオフである。このため、第２のノードＮＤ４２がローレベル、第３のノードＮＤ４３がハイレベルの状態を保持しており、出力信号Ｘとしてクロック信号ＣＫが出される。
次に、クロック信号ＣＫが立ち下りローレベルとなると転送ゲート４５，４６がオンとなるがＰＭＯＳであるため、転送ゲート４６は第３のノードＮＤ４３を完全なローレベルとはできない。
一方、転送ゲート４５は第２のノードＮＤ４２を十分なハイレベルへと遷移させることができるため、インバータ４２を介して第３のノードＮＤ４３をローレベルに遷移させる。
【００９７】
［ｔ４期間］
イネーブル信号ＥＮがハイレベルからローレベルへと遷移するタイミングがクロック信号ＣＫの立ち下りに近い場合を示しているが、これはｔ０期間と同じ動作であり、以降、同様の動作を行い続ける。
【００９８】
以上より、クロックイネーブラ回路４０は、イネーブル信号ＥＮまたはテスト信号Ｔがハイレベルとなった次のクロック信号ＣＫの立ち上りにより出力信号ＸとしてＣＫ信号を出力する。そして、クロックイネーブラ回路４０は、イネーブル信号ＥＮまたはテスト信号Ｔがハイレベルである期間、出力信号Ｘとしてクロック信号ＣＫを出力し続ける。
この際、イネーブル信号ＥＮまたはテスト信号Ｔの状態およびクロック信号ＣＫの動作に関係なく遷移する論理ゲートが一切存在せず、シングルフェーズのクロックにて動作するクロックイネーブラが実現できる。
【００９９】
以上のように、第６および第７の実施形態にクロックイネーブラ回路４０，４０Ａは、正／反転のクロック信号を生成するクロックバッファを必要としないクロックイネーブラである。
そして、クロックイネーブラ回路４０，４０Ａは、図１のようなクロックシステムにおいて、クロックのイネーブル／ディスイネーブルにかかわらず、通常回路より大幅な電力削減と面積削減が可能であり、ＬＳＩの低消費電力化、小面積化に寄与するものである。
【０１００】
＜８．第８の実施形態＞
図１８は、本発明の第８の実施形態に係るクロックイネーブラ回路の基本構成例を示す回路図である。
図１９は、図１８のクロックイネーブラ回路のより具体的な構成を示す回路図である。
【０１０１】
本クロックイネーブラ回路５０は、図１８および図１９に示すように、インバータ５１，５２，５３、クロックドインバータ５４、転送ゲート５５、ＡＮＤゲート５６、ＮＯＲゲート５７、一致不一致検出部（ＤＴ ＣＭＰ）５８、およびクロック制御部（ＣＫ ＡＣＴ）５９を有する。
クロックイネーブラ回路５０は、第１のノードＮＤ５１、第２のノードＮＤ５２、第３のノードＮＤ５３、第４のノードＮＤ５４、第５のノードＮＤ５５、第６のノードＮＤ５６、および第７のノードＮＤ５７を有する。
【０１０２】
インバータ５１により第１の反転ゲートが形成され、インバータ５２により第２の反転ゲートが形成され、インバータ５３に第３の反転ゲートが形成され、ＡＮＤゲート１４により出力ゲートが形成される。
クロックドインバータ５４によりフィードバック制御部が形成される。
【０１０３】
転送ゲート５５は、ＰＭＯＳトランジスタＰＴ５１およびＮＭＯＳトランジスタＮＴ５１のソースドレイン同士を接続して形成されている。
また、本実施形態において、ハイレベルが第１のレベルに相当し、ローレベルが第２のレベルに相当する。
【０１０４】
インバータ５１の入力はイネーブル信号ＥＮの供給ラインに接続され、出力が転送ゲート５５の一方の入出力端子に接続され、その接続点により第１のノードＮＤ５１が形成される。
ノードＮＤ５１は、一致不一致検出部５８の入力端子ｎｄに接続されている。
転送ゲート５５は、他方の入出力端子（ドレイン・ソース）がインバータ５２の入力に接続され、その接続点により第２のノードＮＤ５２が形成される。
転送ゲート５５のＰＭＯＳトランジスタＰＴ５１のゲートが第５のノードＮＤ５５に接続され、ＮＭＯＳトランジスタＮＴ５１のゲートが第４のノードＮＤ５４に接続されている。
第２のノードＮＤ５２は、フィードバック制御部を形成するクロックドインバータ５４の出力端子に接続されている。
インバータ５２の出力はＡＮＤゲート５６の一方の入力端子に接続され、その接続点により第３のノードＮＤ５３が形成される。
第３のノードＮＤ５３は、クロックドインバータ５４の入力端子および一致不一致検出部５８の入力端子ｓｄに接続されている。
【０１０５】
クロックドインバータ５４の正側制御端子がインバータ５３の出力側の第５のノードＮＤ５５に接続され、負側制御端子がＮＯＲゲート５７の出力側の第４のゲートに接続されている。したがって、クロックドインバータ５４は、第４のノードＮ５４がローレベルで、第５のノードＮＤ５５がハイレベルのときにアクティブとなり、第３のノードＮＤ５３のレベルを反転させて第２のノードＮＤ５２にフィードバックする。
ＡＮＤゲート５６の他方の入力端子、クロック信号ＣＫの供給ラインに接続されている。
ＮＯＲゲート５７の第１入力がクロック信号ＣＫの供給ラインに接続され、第２入力が第７のノードＮＤ５７に接続され、出力が第４のノードＮＤ５４を介してインバータ５３の入力およびクロックドインバータ５４の負側制御端子に接続されている。
【０１０６】
一致不一致検出部５８は、インバータ５２とクロックドインバータ５４で形成されるラッチのラッチ値（例では第３のノードＮＤ５３の値）とイネーブル信号ＥＮの値（例では第１のノードＮＤ５１の値）が一致しているか、または不一致であるかを検出する。
一致不一致検出部５８は、検出結果を出力端子ｏｕｔからクロック制御部５９の入力端子ｃｍｐに出力する。
【０１０７】
一致不一致検出部５８は、図１９に示すように、転送ゲート６８１、ＰＭＯＳトランジスタＰＴ５２、およびＮＭＯＳトランジスタＮＴ５２を有する。
【０１０８】
転送ゲート５８１は、ＰＭＯＳトランジスタＰＴ５８１とＮＭＯＳトランジスタＮＴ５８１のソースドレイン同士を接続して形成されている。
転送ゲート５８１のＰＭＯＳトランジスタＰＴ５８１のゲートおよびＰＭＯＳトランジスタＰＴ５２のソースが第３のノードＮＤ５３に接続されている。
転送ゲート５８１のＮＭＯＳトランジスタＮＴ５８１のゲートおよびＮＭＯＳトランジスタＮＴ５２のソースが第２のノードＮＤ５２に接続されている。
転送ゲート５８１の一方の入出力端子、ＰＭＯＳトランジスタＰＴ５２のゲート、およびＮＭＯＳトランジスタＮＴ５２のゲートが第１のノードＮＤ５１に接続されている。
転送ゲート５８１の他方の入出力端子、ＰＭＯＳトランジスタＰＴ５２のドレイン、およびＮＭＯＳトランジスタＮＴ５２のドレインが出力ノードである第６のノードＮＤ５６に接続されている。
図１９の一致不一致検出部５８はＥＮＯＲを形成している。
【０１０９】
クロック制御部５９は、一致不一致検出部５８の検出結果を受けて不一致であればクロック信号ＣＫをクロックイネーブラ回路５０内に取り込む制御信号ＣＴＬを、一致であればクロック信号ＣＫを遮断する制御信号ＣＴＬを第７のノードＮＤ５７に出力する。
前述したように、第７のノードＮＤ５７はＮＯＲゲート５７の第２入力に接続されている。
【０１１０】
このように、本第８の実施形態では、クロック信号ＣＫをレシーブする初段の反転ゲートをＮＯＲゲートにして一方の入力をクロック信号ＣＫ、他方の入力をクロック制御部５９からの制御信号ＣＴＬの供給ラインに各々接続する。
これにより、本第８の実施形態では、イネーブル信号ＥＮの変化に応じて自身のクロックバッファを制御し電力削減を可能にしている。
【０１１１】
クロック制御部５９は、図１９に示すように、インバータ５９１、ＰＭＯＳトランジスタＰＴ５３〜ＰＴ５５、およびＮＭＯＳトランジスタＮＴ５３〜ＮＴ５５を有する。
【０１１２】
ＰＭＯＳトランジスタＰＴ５３およびＰＴ５４のソースが電源電圧ＶＤＤの供給源に接続され、ドレインがＰＭＯＳトランジスタＰＴ５５のソースに共通に接続されている。
ＰＭＯＳトランジスタＰＴ５５のドレインが、ＮＭＯＳトランジスタＮＴ５３のドレインおよびＮＭＯＳトランジスタＮＴ５５のドレイン、並びにインバータ５９１の入力端子に接続されている。
ＮＭＯＳトランジスタＮＴ５３のソースがＮＭＯＳトランジスタＮＴ５４のドレインに接続され、ＮＭＯＳトランジスタＮＴ５４およびＮＴ５５のソースが基準電位、たとえば接地電位源ＧＮＤに接続されている。
インバータ５９１の出力端子がＰＭＯＳトランジスタＰＴ５４のゲート、ＮＭＯＳトランジスタＮＴ５４のゲート、および第７のノードＮＤ５７に接続されている。
ＰＭＯＳトランジスタＰＴ５３のゲートおよびＮＭＯＳトランジスタＮＴ５３のゲートがクロックＣＫの供給ラインに接続されている。
そして、ＰＭＯＳトランジスタＰＴ５５のゲートおよびＮＭＯＳトランジスタＮＴ５５のゲートが第６のノードＮＤ５６に接続されている。
【０１１３】
このクロック制御部５９においては、一致不一致検出部５８の出力信号が一致を示しているときと不一致を示しているときで、ＰＭＯＳトランジスタＰＴ５５とＮＭＯＳトランジスタＮＴ５５がオン、オフし、それに応じてインバータ５９１の出力レベルが変わる。
インバータ５９１から制御信号ＣＴＬが出力される。
【０１１４】
次に、本第８の実施形態のクロックイネーブラ回路５０の動作の概要について説明する。
【０１１５】
イネーブル信号ＥＮはインバータ５１により反転される。転送ゲート５５はクロック信号ＣＫがローレベルの期間にイネーブル信号ＥＮの反転信号を第２のノードＮＤ５２を通してインバータ５２に伝達する。
クロックドインバータ５４はクロック信号ＣＫがローレベルの期間は動作せず、クロック信号ＣＫがハイレベルの期間はインバータとして動作しインバータ５２とラッチを構成する。
よって、イネーブル信号ＥＮはクロック信号ＣＫの立ち下がりで同期され、イネーブル信号ＥＮがハイレベルの期間、クロック信号ＣＫはＡＮＤゲート４６を介して出力信号Ｘとして出力される。
ここで、一致不一致検出部５８は、ラッチに保持されている値(第２および第２のノードＮＤ５２，ＮＤ５３)と第１のノードＮＤ５１の値(ＥＮの反転値)とを比較する。一致不一致検出部５８は、一致していれば第６のノードＮＤ５６をハイレベルにし、不一致であればローレベルにする。
この状態を受けて、クロック制御部５９は、次の処理を行う。
クロック制御部５９は、第６のノードＮＤ５６がハイレベルであれば第７のノードＮＤ５７にハイレベルの制御信号ＣＴＬを供給し、第４のノードＮＤ５４4をローレベル、第５のノードＮＤ５５をハイレベルに固定しクロック信号ＣＫの動作を伝達させない。
第６のノードＮＤ５６がローレベルであり、クロック信号ＣＫがローレベルの場合は、第７のノードＮＤ５７にローレベルの制御信号ＣＴＬを供給し、クロック信号ＣＫの立ち上りを取込みデータの更新が完了後、第６のノードＮＤ５６をハイレベルにする。
これにより、第７のノードＮＤ５７はハイレベルとなり、クロックバッファは固定値となり、以降そのままの状態を維持し続ける。
このように、本第８の実施形態ではＭイネーブル信号の値が変化しない期間は自身のクロックバッファを動作させないことで低消費電力を実現するクロックイネーブラ回路である。
【０１１６】
以上のように、本第８の実施形態のクロックイネーブラ回路５０は、その動作においてクロック信号ＣＫの反転を必要とせず、クロック信号ＣＫそのままの信号のみでラッチを制御することができる。
そして、クロック信号ＣＫのバッファ回路を必要としないため、通常回路より大幅な電力削減と面積削減が可能である。
【０１１７】
＜９．第９の実施形態＞
図２０は、本発明の第９の実施形態に係るクロックイネーブラ回路の構成例を示す回路図である。
【０１１８】
本第９の実施形態に係るクロックイネーブラ回路５０Ａが第８の実施形態に係るクロックイネーブラ回路５０と異なる点は、以下のとおりである。
第７の実施形態のクロックイネーブラ回路５０Ａは、第１の反転ゲートとしてインバータ５１の代わりに２入力ＮＯＲゲート６０が配置されている。
このように、クロックイネーブラ回路６０Ａは、第１の反転ゲートをＮＯＲゲート５０で構成する。
そして、クロックイネーブラ回路５０Ａは、一方の入力を通常動作時のイネーブル信号ＥＮとし、他方の入力をテスト時のようにイネーブル信号ＥＮの状態に依存せず強制的にイネーブル状態にするテスト信号Ｔとした構成を有する。
【０１１９】
図２１は、図２０のクロックイネーブラ回路５０Ａの動作を説明するためのタイミングチャートである。
以下、図２０のクロックイネーブラ回路５０Ａの動作を図２１関連付けて説明する。
なお、図２１おいては、理解を容易にするため、期間を示す符号は図４と同様の符号が用いられている。
【０１２０】
［ｔ０期間］
イネーブル信号ＥＮがローレベルからハイレベルへと遷移すると、第１のノードＮＤ５１と第２のノードＮＤ５２のレベルが不一致（ＮＤ５１とＮＤ５３が一致）状態となる。これにより、一致不一致検出部５８の出力側の第６のノードＮＤ５６はハイレベルからローレベルへと遷移する。
このとき、クロック制御部５９は、クロック信号ＣＫがハイレベルの場合で第６のノードＮＤ５６がハイレベルであれば、クロック信号ＣＫがハイレベルの期間その出力側の第７のノードＮＤ５７をハイレベルで保持する。このため、クロック信号ＣＫの立下りで第７のノードＮＤ５７はローレベルとなる。
このとき、第４のノードＮＤ５４はローレベルからハイレベル、第５のノードＮＤ５５はハイレベルからローレベルへ遷移する。そして、転送ゲート５５がオン、クロックドインバータ５４がオフとなり、第２のノードＮＤ５２がローレベル、第３のノードＮＤ５３がハイレベルに各々遷移する。
よって，第１のノードＮＤ５１と第２のノードＮＤ５２が一致（ＮＤ５１とＮＤ５３が不一致）状態となる。
そして、一致不一致検出部５８の出力側の第６のノードＮＤ５６はローレベルからハイレベルへと遷移し第７のノードＮＤ５７もハイレベルとなる。そして、第４のノードＮＤ５４がローレベル、第５のノードＮＤ５５がハイレベルとなることで、転送ゲート５５がオフ、クロックドインバータ５４がONとなり、ラッチの更新が完了する。
【０１２１】
［ｔ１期間］
クロック信号ＣＫが立ち上がった時点で第３のノードＮＤ５３がハイレベルであり、出力信号ＸとしてＡＮＤゲート５６からＡＮＤゲート５６分の遅延をもったクロック信号ＣＫが出力される。
このとき、第４のノードＮＤ５４はローレベル、第５のノードＮＤ５５はハイレベルに、クロック信号ＣＫの値に関係なく固定されている。
【０１２２】
［ｔ２期間］
イネーブル信号ＥＮがハイレベルのままであるから、ｔ１期間と同じ動作をする。
【０１２３】
［ｔ３期間］
イネーブル信号ＥＮがハイレベルからローレベルへ遷移したため、ｔ０期間の動作と同様にラッチの更新が行われ、第３のノードＮＤ５３がローレベルで保持状態となる。
【０１２４】
［ｔ４期間］
テスト信号Ｔがローレベルからハイレベルへと遷移場合であり、t０期間と同様にラッチの更新が行われ、第３のノードＮＤ５３がハイレベルで保持状態となり、以降、同様の動作を行い続ける。
【０１２５】
以上より、イネーブル信号ＥＮまたはテスト信号Ｔが遷移した場合のみクロックバッファを動作させ、クロック信号ＣＫがローレベルの期間でラッチの値を更新することが可能なクロックイネーブラ回路が実現できる。
【０１２６】
以上のように、第８および第９の実施形態にクロックイネーブラ回路５０，５０Ａは、正／反転のクロック信号を生成するクロックバッファを必要としないクロックイネーブラである。
そして、クロックイネーブラ回路５０，５０Ａは、図１のようなクロックシステムにおいて、クロックのイネーブル／ディスイネーブルにかかわらず、通常回路より大幅な電力削減と面積削減が可能であり、ＬＳＩの低消費電力化、小面積化に寄与するものである。
【図面の簡単な説明】
【０１２７】
【図１】クロック・ツリーを考慮した集積回路(ＬＳＩ)を示すブロック図である。
【図２】クロックイネーブラ回路の第１の構成例を示す図である。
【図３】クロックイネーブラ回路の第２の構成例を示す図である。
【図４】図３の回路の動作を説明するためのタイミングチャートである。
【図５】本発明の第１の実施形態に係るクロックイネーブラ回路の基本構成例を示す回路図である。
【図６】図５のクロックイネーブラ回路のより具体的な構成を示す回路図である。
【図７】本発明の第２の実施形態に係るクロックイネーブラ回路の構成例を示す回路図である。
【図８】図７のクロックイネーブラ回路の動作を説明するためのタイミングチャートである。
【図９】本発明の第３の実施形態に係るフリップフロップ回路の構成例を示す回路図である。
【図１０】図９のフリップフロップ回路の動作を説明するためのタイミングチャートである。
【図１１】本発明の第４の実施形態に係るクロックイネーブラ回路の構成例を示す回路図である。
【図１２】図１１のクロックイネーブラ回路の動作のタイミングチャートである。
【図１３】本発明の第５の実施形態に係るフリップフロップ回路の構成例を示す回路図である。
【図１４】図１３のフリップフロップ回路の動作のタイミングチャートである。
【図１５】本発明の第６の実施形態に係るクロックイネーブラ回路の基本構成例を示す回路図である。
【図１６】本発明の第７の実施形態に係るクロックイネーブラ回路の構成例を示す回路図である。
【図１７】図１６のクロックイネーブラ回路の動作を説明するためのタイミングチャートである。
【図１８】本発明の第８の実施形態に係るクロックイネーブラ回路の基本構成例を示す回路図である。
【図１９】図１８のクロックイネーブラ回路のより具体的な構成を示す回路図である。
【図２０】本発明の第９の実施形態に係るクロックイネーブラ回路の構成例を示す回路図である。
【図２１】図２０のクロックイネーブラ回路５０Ａの動作を説明するためのタイミングチャートである。
【符号の説明】
【０１２８】
１０，１０Ａ，１０Ｂ・・・クロックイネーブラ回路、１１，１２・・・インバータ、１３・・・転送ゲート、１４・・・ＡＮＤゲート、１５・・・ハイレベル生成部（Ｈ ＧＥＮ）、１６・・・フィードバック制御部（ＦＢ ＣＴ）、１７・・・ＮＯＲゲート、ＮＤ１１〜ＮＤ１５・・・ノード、３０，３０Ａ・・・フリップフロップ回路、ＭＬ３０，ＭＬ３０Ａ・・・マスタラッチ、ＳＬ３０，ＳＬ３０Ａ・・・スレーブラッチ、４０，４０Ａ・・・クロックイネーブラ回路、４１〜４４・・・インバータ、４５・・・第１の転送ゲート、４６・・・第２の転送ゲート、４７・・・ＡＮＤゲート、４８・・・ＮＯＲゲート、ＮＤ４１〜ＮＤ４３・・・ノード、５０，５０Ａ・・・クロックイネーブラ回路、５１〜５３・・・インバータ、５４・・・クロックドインバータ、５５・・・転送ゲート、５６・・・ＡＮＤゲート、５７・・・ＮＯＲゲート、５８・・・一致不一致検出部（ＤＴ ＣＭＰ）、５９・・・クロック制御部（ＣＫ ＡＣＴ）、６０・・・ＮＯＲゲート。
【図１】
2010124059.tif 000003
【図２】
2010124059.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2010124059.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2010124059.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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