(57)【要約】【課題】ボトムゲート構造においてソース・ドレイン領域やＬＤＤ構造を自己整合的に形成できる構造の表示装置、及びそのような表示装置の製造方法を提供すること。【解決手段】透明基板ＧＡの上側に積層されたゲート電極ＧＴと、ゲート電極ＧＴの上側に積層されて、ゲート電極ＧＴとともに薄膜トランジスタＴＦＴを構成する半導体膜Ｓと、半導体膜Ｓの上側に形成されるソース電極ＳＴ及びドレイン電極ＤＴと、ソース電極ＳＴ及びドレイン電極ＤＴと半導体膜の間に積層される絶縁膜ＧＩ３と、絶縁膜ＧＩ３に穿設されて、ソース電極ＳＴ及びドレイン電極ＤＴを半導体膜Ｓに接続するためのコンタクトホールを含み、半導体膜Ｓには、少なくともコンタクトホールの下方に位置してソース電極ＳＴ及びドレイン電極ＤＴと接続する接続領域に不純物が打込まれる、ことを特徴とする表示装置。【選択図】図３
2010039393.tif 000002
【特許請求の範囲】
【請求項１】
透明基板の上側に積層されたゲート電極と、
前記ゲート電極の上側に積層されて、該ゲート電極とともに薄膜トランジスタを構成する半導体膜と、
前記半導体膜の上側に形成されるソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極と前記半導体膜の間に積層される絶縁膜と、
前記絶縁膜に穿設されて、前記ソース電極及び前記ドレイン電極を前記半導体膜に接続するためのコンタクトホールを含み、
前記半導体膜には、少なくとも前記コンタクトホールの下方に位置して前記ソース電極及び前記ドレイン電極と接続する接続領域に不純物が打込まれる、
ことを特徴とする表示装置。
【請求項２】
請求項１の表示装置であって、
前記半導体膜は、前記接続領域の周辺領域における前記不純物の密度が、該接続領域における前記不純物の密度よりも低くなるように、前記不純物が打込まれる、
ことを特徴とする表示装置。
【請求項３】
請求項２の表示装置であって、
前記コンタクトホールは、その深さに応じて狭くなるように形成され、
前記周辺領域の各位置に打込まれる前記不純物の量は、前記周辺領域の位置から前記コンタクトホールまでの前記透明基板に対して垂直となる方向の距離が大きくなるほど少なくなる、
ことを特徴とする表示装置。
【請求項４】
請求項３の表示装置であって、
前記コンタクトホールは、所定の角度によって傾斜するテーパによって形成され、
前記周辺領域の各位置に打込まれる前記不純物の量は、前記コンタクトホールの中心から遠ざかるに従って少なくなる、
ことを特徴とする表示装置。
【請求項５】
請求項１の表示装置であって、
前記ソース電極及び前記ドレイン電極は、前記絶縁膜及び前記コンタクトホールと接する部分に形成されて該ソース電極及び該ドレイン電極を保護する導電性の金属薄膜を含む複数の金属膜によって形成される、
ことを特徴とする表示装置。
【請求項６】
透明基板の上側にゲート電極を積層するゲート電極積層工程と、
前記ゲート電極の上側に、該ゲート電極とともに薄膜トランジスタを構成する半導体膜を積層する半導体膜積層工程と、
前記半導体膜の上側に、絶縁膜を積層する絶縁膜積層工程と、
前記絶縁膜に、ソース電極及びドレイン電極を前記半導体膜に接続するためのコンタクトホールを形成するコンタクトホール形成工程と、
少なくとも前記コンタクトホールの下方に位置して前記ソース電極及び前記ドレイン電極と接続する前記半導体膜の接続領域に、前記絶縁膜を介して、不純物を打込む不純物打込工程と、
を含むことを特徴とする表示装置の製造方法。
【請求項７】
請求項６の表示装置の製造方法であって、
前記不純物注入工程は、前記接続領域の周辺領域における前記不純物の密度が、該接続領域における前記不純物の密度よりも低くなるように、前記不純物を打込む、
ことを特徴とする表示装置の製造方法。
【請求項８】
請求項７の表示装置の製造方法であって、
前記コンタクトホール形成工程は、前記コンタクトホールを、その深さに応じて狭くなるように形成し、
前記不純物打込工程は、前記周辺領域の各位置に打込まれる前記不純物の量を、前記周辺領域の位置から前記コンタクトホールまでの前記透明基板に対して垂直方向の距離が大きくなるほど少なくするように、前記不純物を打込む、
ことを特徴とする表示装置の製造方法。
【請求項９】
請求項８の表示装置の製造方法であって、
前記コンタクトホール形成工程は、前記コンタクトホールを、所定の角度によって傾斜するテーパによって形成し、
前記不純物打込工程は、前記周辺領域に打込まれる前記不純物の量を、前記コンタクトホールの中心から遠ざかるに従って少なくするように、前記不純物を打込む、
ことを特徴とする表示装置。
【請求項１０】
請求項６の表示装置の製造方法であって、
前記コンタクトホールが形成された前記絶縁膜に、前記ソース電極及び前記ドレイン電極の少なくとも一部となる金属薄膜を成膜する金属薄膜成膜工程を含み、
前記不純物打込工程は、前記絶縁膜とともに前記金属薄膜を介して、前記不純物を打込む、
ことを特徴とする表示装置の製造方法。
【請求項１１】
請求項１０の表示装置の製造方法であって、
前記不純物打込工程の後に、前記金属薄膜上にさらに金属膜を成膜して前記ソース電極及びドレイン電極を形成する電極形成工程を含む、
ことを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（TFT）を用いて画素の表示制御を行う表示装置及び表示装置の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置などの表示装置には、低温ポリシリコン薄膜トランジスタ（LTPS-TFT）を用いたアクティブマトリクス方式により、各画素の表示制御を行うものがある。この薄膜トランジスタで用いられる半導体膜は、例えば、非晶質シリコン（a-Si）がレーザ等によりアニーリングされて結晶化される多結晶シリコン（poly-Si）から形成される。これらの表示装置における半導体膜には、ゲート電極の電圧に従ってチャネルを形成するチャネル層と、不純物がドープされてソース・ドレイン電極と接続されるソース・ドレイン領域（Ｎ＋領域）が構成されて、チャネル層とソース・ドレイン領域の間には、ＬＤＤ（Light
Doped Drain）構造が形成されるのが一般的である。ＬＤＤ構造は、ソース・ドレイン領域よりも低濃度になるように不純物がドープされた領域であり、ソース・ドレイン領域の電界集中を緩和して薄膜トランジスタのホットキャリア劣化を防止するとともにオフ電流を低減させる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ここで、図６Ａ〜図６Ｈは、ゲート電極ＧＴの上側に半導体膜Ｓを積層したボトムゲート構造（逆スタガ型）の薄膜トランジスタにおいて、ドレイン領域やソース領域、ＬＤＤ領域を形成する様子を示す図である。
【０００４】
これらの図が示すように、まず、ゲート電極ＧＴ及び半導体膜Ｓが積層された上側に絶縁膜ＧＩ２、ＧＩ３を介してメタル層ＭＬとレジストパターンＲＳ１が形成される（図６Ａ及びＢ）。メタル層ＭＬは、イオン注入時のイオン化された不純物から電荷を吸収して半導体膜Ｓの静電破壊を防止するための層であり、スパッタリング法等によって導電性を有する金属による膜が形成されたものである。レジストパターンＲＳ１は、公知のリソグラフィ工程を経て形成される。その後、レジストパターンＲＳ１をマスクとしてイオン化された不純物が注入される（図６Ｃ）ことにより、半導体膜ＳにＬＤＤ領域ＬＤが形成される（図６Ｄ）。そして、レジストパターンＲＳ１をリフローさせてレジストパターンＲＳ２に変形し（図６Ｅ）、レジストパターンＲＳ２をマスクとしてイオン化された不純物が再び注入される（図６Ｆ）ことにより、半導体膜Ｓにドレイン領域ＤＲとソース領域ＳＲとが形成される（図６Ｇ）。次に、図６Ｈが示すように、メタル層ＭＬが取り除かれた後に、ドレイン領域ＤＲとソース領域ＳＲに対応する位置にリソグラフィ工程によってコンタクトホールが形成され、これらのコンタクトホールにドレイン電極ＤＴとソース電極ＳＴとが形成される。
【０００５】
このように、ボトムゲート構造では、ソース・ドレイン領域やＬＤＤ構造を形成する際に、リソグラフィを用いて所定のパターン（レジストパターンＲＳ１等）を形成するプロセスが必要となっている。リソグラフィ工程には多大なプロセスコストがかかること、及び、リソグラフィ工程間での合わせずれが薄膜トランジスタ設計上の制限要因となることから、かかる工程を少なくすることが表示装置の製造上の課題となる。
【０００６】
本発明の目的は、ボトムゲート構造においてソース・ドレイン領域やＬＤＤ構造を形成するために、フォトリソグラフィによるパターン形成プロセスを設けることなく、自己整合的に形成できる構造の表示装置、及びそのような表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するための本発明に係る表示装置は、透明基板の上側に積層されたゲート電極と、前記ゲート電極の上側に積層されて、該ゲート電極とともに薄膜トランジスタを構成する半導体膜と、前記半導体膜の上側に形成されるソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極と前記半導体膜の間に積層される絶縁膜と、前記絶縁膜に穿設されて、前記ソース電極及び前記ドレイン電極を前記半導体膜に接続するためのコンタクトホールを含み、前記半導体膜には、少なくとも前記コンタクトホールの下方に位置して前記ソース電極及び前記ドレイン電極と接続する接続領域に不純物が打込まれる、ことを特徴とする。これにより、ボトムゲート構造の薄膜トランジスタにおけるソース領域及びドレイン領域を自己整合的に形成できる。
【０００８】
また、上記表示装置において、前記半導体膜は、前記接続領域の周辺領域における前記不純物の密度が、該接続領域における前記不純物の密度よりも低くなるように、前記不純物が打込まれてもよい。これにより、ボトムゲート構造の薄膜トランジスタにおけるソース領域及びドレイン領域とともに、ＬＤＤ領域が自己整合的に形成できる。このとき、前記コンタクトホールは、その深さに応じて狭くなるように形成され、前記周辺領域の各位置に打込まれる前記不純物の量は、前記周辺領域の位置から前記コンタクトホールまでの前記透明基板に対して垂直となる方向の距離が大きくなるほど少なくなる、ようにしてもよい。さらに、前記コンタクトホールは、所定の角度によって傾斜するテーパによって形成され、前記周辺領域の各位置に打込まれる前記不純物の量は、前記コンタクトホールの中心から遠ざかるに従って少なくなるようにしてもよい。
【０００９】
また、上記表示装置において、前記ソース電極及び前記ドレイン電極は、前記絶縁膜及び前記コンタクトホールと接する部分に形成されて該ソース電極及び該ドレイン電極を保護する導電性の金属薄膜を含む複数の金属膜によって形成されてもよい。
【００１０】
上記課題を解決するための本発明に係る表示装置の製造方法は、透明基板の上側にゲート電極を積層するゲート電極積層工程と、前記ゲート電極の上側に、該ゲート電極とともに薄膜トランジスタを構成する半導体膜を積層する半導体膜積層工程と、前記半導体膜の上側に、絶縁膜を積層する絶縁膜積層工程と、前記絶縁膜に、ソース電極及びドレイン電極を前記半導体膜に接続するためのコンタクトホールを形成するコンタクトホール形成工程と、少なくとも前記コンタクトホールの下方に位置して前記ソース電極及び前記ドレイン電極と接続する前記半導体膜の接続領域に、前記絶縁膜を介して、不純物を打込む不純物打込工程と、を含むことを特徴とする。
【００１１】
また、上記表示装置の製造方法において、前記不純物注入工程は、前記接続領域の周辺領域における前記不純物の密度が、該接続領域における前記不純物の密度よりも低くなるように、前記不純物を打込むこととしてもよい。このとき、前記コンタクトホール形成工程は、前記コンタクトホールを、その深さに応じて狭くなるように形成し、前記不純物打込工程は、前記周辺領域の各位置に打込まれる前記不純物の量を、前記周辺領域の位置から前記コンタクトホールまでの前記透明基板に対して垂直方向の距離が大きくなるほど少なくするように、前記不純物を打込む、こととしてもよい。さらに、前記コンタクトホール形成工程は、前記コンタクトホールを、所定の角度によって傾斜するテーパによって形成し、前記不純物打込工程は、前記周辺領域に打込まれる前記不純物の量を、前記コンタクトホールの中心から遠ざかるに従って少なくするように、前記不純物を打込む、こととしてもよい。
【００１２】
また、上記表示装置の製造方法において、前記コンタクトホールが形成された前記絶縁膜に、前記ソース電極及び前記ドレイン電極の少なくとも一部となる金属薄膜を成膜する金属薄膜成膜工程を含み、前記不純物打込工程は、前記絶縁膜とともに前記金属薄膜を介して、前記不純物を打込む、こととしてもよい。これにより、ソース電極の形成に用いる金属薄膜が、不純物注入工程で発生しうる静電破壊を防止するための導電性の金属薄膜として用いられ、薄膜トランジスタを効率的に製造できる。このとき、前記不純物打込工程の後に、前記金属薄膜上にさらに金属膜を成膜して前記ソース電極及びドレイン電極を形成する電極形成工程を含む、こととしてもよい。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１４】
本発明の一実施形態に係る表示装置は、ＩＰＳ（In-Plane Switching）方式の液晶表示装置であって、ゲート信号線、ドレイン信号線、薄膜トランジスタ、画素電極、及び対向電極が配置されたＴＦＴ基板と、当該ＴＦＴ基板と対向し、カラーフィルタが設けられたフィルタ基板と、両基板に挟まれた領域に封入された液晶材料と、を含んで構成される。このＴＦＴ基板では、ガラス基板等の透明基板上に薄膜トランジスタ等が配置されている。
【００１５】
図１は、上記の液晶表示装置のＴＦＴ基板ＳＵＢの等価回路を示す図である。また、図２は、ＴＦＴ基板ＳＵＢの１つの画素領域の拡大平面図である。
【００１６】
これらの図において、ＴＦＴ基板ＳＵＢでは、多数のゲート信号線ＧＬが互いに等間隔を置いて図中横方向に延びており、また、多数のドレイン信号線ＤＬが互いに等間隔をおいて図中縦方向に延びている。そして、これらゲート信号線ＧＬ及びドレイン信号線ＤＬにより碁盤状に並ぶ画素のそれぞれが区画されている。また、各ゲート信号線ＧＬと平行にコモン信号線ＣＬが図中横方向に延びている。
【００１７】
ゲート信号線ＧＬ及びドレイン信号線ＤＬにより区画される画素領域の隅には、ＭＩＳ（Metal-Insulator-Semiconductor）構造を有する薄膜トランジスタＴＦＴが形成されており、そのゲート電極ＧＴはゲート信号線ＧＬに接続され、ドレイン信号線ＤＬがドレイン電極ＤＴとしての機能を担っている。また、各画素領域には一対の画素電極ＰＸ及び対向電極ＣＴが形成されており、画素電極ＰＸは薄膜トランジスタＴＦＴのソース電極ＳＴに接続され、対向電極ＣＴはコモン信号線ＣＬに接続されている。
【００１８】
以上の回路構成において、各画素の対向電極ＣＴにコモン信号線ＣＬを介して基準電圧を印加し、ゲート信号線ＧＬにゲート電圧を印加することにより、画素行が選択される。また、その選択のタイミングにおいて、各ドレイン信号線ＤＬに映像信号を供給することにより、各画素の画素電極ＰＸに映像信号の電圧が印加される。これにより、画素電極ＰＸと対向電極ＣＴの間に映像信号の電圧に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。
【００１９】
ここで、図２に示すように、ゲート信号線ＧＬとドレイン信号線ＤＬとが交差する箇所に存在する薄膜トランジスタＴＦＴには、半導体膜Ｓが設けられている。本実施形態における半導体膜Ｓは、ゲート信号線ＧＬと接続するゲート電極ＧＴの上側の層に位置して、ドレイン信号線ＤＬ（以下、ドレイン電極ＤＴ）と、画素電極ＰＸと接続するソース電極ＳＴの下側の層に位置している。そして半導体膜Ｓは、ドレイン電極ＤＴとソース電極ＳＴに接続されている。
【００２０】
この半導体膜Ｓには、ゲート信号線ＧＬによるゲート電圧の印加に応じて電流の経路となるチャネル部が、ドレイン電極ＤＴ及びソース電極ＳＴの間に形成される。
【００２１】
図３は、図２に示すIII−IIIの断面を示す図である。同図に示すように、ＴＦＴ基板ＳＵＢ上の薄膜トランジスタＴＦＴは、透明基板ＧＡの上側にゲート電極ＧＴが形成されて、さらにその上側に半導体膜Ｓやドレイン電極ＤＴ及びソース電極ＳＴが積層されている。ゲート電極ＧＴは、透明基板ＧＡ上に積層された汚染防止膜ＧＮ上に形成され、ゲート電極ＧＴと半導体膜Ｓとの間にはゲート絶縁膜ＧＩ１が介在している。また、半導体膜Ｓ上には、絶縁膜ＧＩ２及び絶縁膜ＧＩ３が積層され、ドレイン電極ＤＴ及びソース電極ＳＴが、絶縁膜ＧＩ２及び絶縁膜ＧＩ３に穿設されたコンタクトホールによって、半導体膜Ｓに接続されている。
【００２２】
半導体膜Ｓは、例えば多結晶シリコンなどの結晶性の半導体を含んで形成される膜である。本実施形態の半導体膜Ｓには、ドレイン電極ＤＴ及びソース電極ＳＴと接続する領域にリン（Ｐ）等のＮ型の不純物が添加されて、ドレイン領域ＤＲ及びソース領域ＳＲが形成されている。そして特に、これらの領域よりも添加される不純物の量を少なくしたＬＤＤ領域ＬＤが、ドレイン領域ＤＲ及びソース領域ＳＲの周囲を取り囲むように形成されている。
【００２３】
ところで、ドレイン領域ＤＲ等を形成するために打ち込まれるリン等の不純物は、イオン化されることにより電界加速されて、イオン注入装置により加工する対象となる基板の面内に均一に、基板に対して略垂直方向から打ち込まれる。イオン化された不純物は、電界加速する際に与えられるエネルギーに従って、基板における打ち込み深さが制御されることとなる。
【００２４】
本実施形態では、半導体膜Ｓにおけるコンタクトホールの下方に位置する部分に不純物が打ち込まれて、コンタクトホールが存在しない部分では半導体膜Ｓに不純物が打ち込まれないように、電界加速するエネルギーが制御されて不純物が打ち込まれる。このようにして、ドレイン電極ＤＴ及びソース電極ＳＴを形成するためのコンタクトホールに従って、自己整合的にドレイン領域ＤＲ等が形成されている。
【００２５】
ここで、半導体膜Ｓとドレイン電極ＤＴ等は、絶縁膜ＧＩ２において穿設されたコンタクトホールの透明基板ＧＡ側の開口部で接続することとなる。当該開口部には、イオン注入装置により打ち込まれた不純物が半導体膜Ｓに到達するための障壁となる絶縁膜ＧＩ２及び絶縁膜ＧＩ３が存在しない。これにより、半導体膜Ｓにおける当該開口部近傍の領域（以下、接続領域）においてドレイン領域ＤＲ等が自己整合的に形成されることとなる。
【００２６】
このとき、接続領域の周辺に存在する半導体膜Ｓの領域（以下、周辺領域）には、コンタクトホールの縁を形成する絶縁膜ＧＩ２等を経て不純物が到達することになるために、接続領域で打ち込まれる不純物の密度よりも低くなる。このようにして、これらのコンタクトホールの縁を形成する絶縁膜に従って、接続領域の周囲にＬＤＤ領域ＬＤが自己整合的に形成される。コンタクトホールが円形状に形成されている場合には、ＬＤＤ領域ＬＤも円形状の領域となり、コンタクトホールが矩形状に形成されている場合には、ＬＤＤ領域ＬＤも矩形状の領域となる。
【００２７】
以上では、本実施形態におけるＴＦＴ基板ＳＵＢ上の薄膜トランジスタＴＦＴについて説明した。以下では、かかる薄膜トランジスタＴＦＴを製造する方法について、図４Ａ〜図４Ｉを用いて説明する。
【００２８】
まず、透明基板ＧＡ上に汚染防止膜ＧＮとゲート電極ＧＴが順次積層される（図４Ａ）。透明基板ＧＡは、例えばガラス基板である。汚染防止膜ＧＮは、例えばＣＶＤ法により窒化シリコン（ＳｉＮ）が成膜される。また、ゲート電極ＧＴは、モリブデン等の導電性の金属で形成され、公知のリソグラフィ工程とエッチング工程を経てその形状が同図に示すように加工される。次に、ゲート電極を被覆するようにゲート絶縁膜ＧＩ１が形成されるとともに、半導体膜Ｓがゲート絶縁膜ＧＩ１上に形成される（図４Ｂ）。ゲート絶縁膜ＧＩ１は、例えば二酸化シリコン（ＳｉＯ２）であり、ＣＶＤ法等によって成膜される。半導体膜Ｓは、まず、非晶質シリコンがＣＶＤ法によって成膜されて、レーザアニールによって多結晶シリコンへと結晶化される。多結晶シリコンに結晶化された半導体膜Ｓは、公知のリソグラフィ工程とエッチング工程を経てその形状が同図に示すように加工される。
【００２９】
次に、半導体膜Ｓを被覆するように絶縁膜ＧＩ２を成膜し、薄膜トランジスタＴＦＴの電気的特性を制御するために半導体膜Ｓに対して不純物を打ち込む（図４Ｃ）。その後、絶縁膜ＧＩ２上に、さらに絶縁膜ＧＩ３が成膜される（図４Ｄ）。なお、絶縁膜ＧＩ２及び絶縁膜ＧＩ３は、例えば二酸化シリコンであり、ＣＶＤ法等によって成膜される。
【００３０】
ここで、絶縁膜ＧＩ３と絶縁膜ＧＩ２にコンタクトホールＣＨが公知のリソグラフィ工程及びエッチング工程を経て穿設される（図４Ｅ）。このコンタクトホールＣＨは、後の工程で形成されるドレイン電極ＤＴとソース電極ＳＴとを半導体膜Ｓに接続するために形成される。
【００３１】
ここで公知のリソグラフィ工程とは、まず、フォトレジストを上記の絶縁膜ＧＩ３上に塗布し、該フォトレジスト上に、所定のパターンが形成されたフォトマスクを介して紫外線等を照射する。フォトマスク上のパターンに対応するパターンがフォトレジスト上に転写されると、紫外線等が照射される部分と照射されない部分が生じて、照射される部分のフォトレジストに化学反応が生じる。そして、現像プロセスにより、フォトレジストにける化学反応が生じた部分、或いは、化学反応が生じなかった部分が除去されて、レジストパターンが形成されることとなる。
【００３２】
図４Ｅにおいては、フォトレジストの塗布された絶縁膜ＧＩ３上に、コンタクトホールＣＨに対応するパターンが形成されている所定のフォトマスクを介して紫外線等が照射されて、現像プロセスを経ることにより、コンタクトホールＣＨ以外の部分にレジストパターンが形成されることとなる。そして、ドライエッチングやウェットエッチング等のエッチング工程を経て、形成されたレジストパターンをマスクとしてコンタクトホールＣＨが絶縁膜ＧＩ３及び絶縁膜ＧＩ２に穿設される。このエッチング工程における加工の方法や加工の条件により、コンタクトホールＣＨは様々な形状で加工されて、半導体膜Ｓでエッチングをストップさせる。特に本実施形態におけるコンタクトホールＣＨの加工形状は、その深さに応じてコンタクトホールのサイズが小さくなるように形成される。このコンタクトホールＣＨは、例えば、ウェットエッチングによって加工されて、所定の角度によって傾斜するテーパにより、コンタクトホールが深くなるに従ってホールが小さくなるように形成される。
【００３３】
次に、コンタクトホールＣＨが形成された絶縁膜ＧＩ３等に、ドレイン電極ＤＴ等を保護するバリアメタル層ＭＢを成膜する。このバリアメタル層ＭＢは、スパッタリング法等により、例えば、チタン、タングステン、クロムやモリブデン等の高融点の金属による導電性の金属薄膜により形成される（図４Ｆ）。図４Ｆで示すように、バリアメタル層ＭＢは、絶縁膜ＧＩ３、絶縁膜ＧＩ２、及び、コンタクトホールＣＨが形成されて半導体膜Ｓが露呈している部分で成膜される。
【００３４】
そして特に本実施形態では、バリアメタル層ＭＢを介して、イオン化された不純物が打込まれる（図４Ｇ）。ここで打込まれる不純物は、例えば、リン等のＮ型の不純物である。不純物は、イオン注入装置によりイオン化されることにより電界加速されて、上記のように加工されているバリアメタル層ＭＢに対して、略垂直方向から打込まれる。イオン化された不純物は、バリアメタル層ＭＢにおいて電気的に中和され、半導体膜Ｓの帯電が抑制されるため半導体膜Ｓとゲート電極ＧＴ間で発生する電位差を小さくできる。これにより、不純物をドープする際に発生しうるゲート絶縁膜ＧＩ１の静電破壊が防止される。
【００３５】
また、ここで、不純物が打込まれる深さは、電界加速する際に与えられるエネルギーに従って制御される。図４Ｈは、バリアメタル層ＭＢの厚みと半導体膜Ｓの厚みとを合わせた厚みに相当する深さ程度に打込まれるようにエネルギーが制御されて、半導体膜Ｓに不純物が打込まれた様子を示す図であり、図５は、不純物が打ち込まれた半導体膜Ｓの様子を示す図４Ｈの拡大図である。
【００３６】
コンタクトホールＣＨは、上述のように、その深さに応じてコンタクトホールが小さくなるように形成されているため、コンタクトホールＣＨの底部に相当する半導体膜Ｓ側の開口部から離れるに従って、バリアメタル層ＭＢと半導体膜Ｓとの間に介在する絶縁膜ＧＩ２及び絶縁膜ＧＩ３が厚くなる。そして、介在する絶縁膜が厚くなるに従って、半導体膜Ｓに到達できる不純物の量が少なくなる。このようにして、当該開口部近傍のドレイン電極ＤＴ及びソース電極ＳＴと接続する半導体膜Ｓの接続領域の各位置では、略一定となる不純物の量が打込まれてドレイン領域ＤＲ及びソース領域ＳＲが自己整合的に形成され、さらに接続領域の周辺領域の各位置では、ドレイン領域ＤＲ及びソース領域ＳＲよりも少ない不純物の量が打込まれてＬＤＤ領域ＬＤが自己整合的に形成される。
【００３７】
周辺領域の各位置では、イオン注入装置が透明基板ＧＡに対して略垂直に不純物を打込むため、その位置からコンタクトホールまでの透明基板ＧＡに対して垂直となる方向の距離が大きくなるほど、打込まれる不純物の量が少なくなる。
【００３８】
そしてこの場合に、コンタクトホールＣＨが所定の角度によって傾斜するテーパによって形成されていると、周辺領域の各位置に打込まれる不純物の量は、コンタクトホールＣＨの中心から離れるに従って少なくなる。このテーパの傾斜により、周辺領域の各位置に打込まれる不純物の量は、接続領域から離れるに従って一定の割合で少なくなり、不純物の密度勾配を持ったＬＤＤ領域ＬＤが自己整合的に形成される。この場合には、ドレイン領域ＤＲ及びソース領域ＳＲからＬＤＤ領域ＬＤまで、不純物の密度が連続的に変化することとなる。
【００３９】
不純物が半導体膜Ｓに打込まれた後は、バリアメタル層ＭＢの上層に、主配線層ＭＭ及びキャップメタル層ＭＣが成膜されて、ドレイン電極ＤＴとソース電極ＳＴとが形成される（図４Ｉ）。主配線層ＭＭはアルミニウムやアルミニウムを含む合金で形成され、キャップメタル層ＭＣは、例えば、チタン、タングステン、クロムやモリブデン等の高融点の金属による金属薄膜により形成される。主配線層ＭＭ及びキャップメタル層ＭＣは、いずれもスパッタリング法により成膜される。そして、バリアメタル層ＭＢと主配線層ＭＭとキャップメタル層ＭＣとが、公知のリソグラフィ工程とエッチング工程を経て、図４Ｉに示すような形状に加工されて、ドレイン電極ＤＴ及びソース電極ＳＴが形成される。なお、この後、さらに窒化シリコンでドレイン電極ＤＴ及びソース電極ＳＴと絶縁膜ＧＩ３とを被覆するように、パッシペーション膜が形成される。
【００４０】
以上では、本実施形態におけるＴＦＴ基板ＳＵＢ上の薄膜トランジスタＴＦＴを製造する方法について説明した。本発明の実施形態は、上記で説明したものに限られない。
【００４１】
上記では、絶縁膜ＧＩ２と絶縁膜ＧＩ３上に穿設されるコンタクトホールＣＨをウェットエッチングによって、所定の角度によって傾斜したテーパ形状に加工されるとしているが、これら以外の処理で加工されてもよく、例えばコンタクトホールＣＨが段階的に小さくなるような形状に加工されてもよいし、テーパ角が深さによって変化するような形状で加工されてもよいし、コンタクトホールＣＨの一部がテーパ状に形成されるような形状に加工されてもよい。なお、コンタクトホールＣＨの加工形状や、絶縁膜ＧＩ２や絶縁膜ＧＩ３の厚みは表示装置に形成する薄膜トランジスタＴＦＴで所望の特性を得られるように設計される。上記のドレイン領域ＤＲ及びソース領域ＳＲの面積や不純物の密度、ＬＤＤ領域ＬＤの面積や不純物の密度等も薄膜トランジスタＴＦＴで所望の特性を得られるように設計されることとなり、コンタクトホールＣＨの加工形状等に応じて、イオン化された不純物にエネルギーが与えられて半導体膜Ｓに打込まれることとなる。
【００４２】
また、上記では、バリアメタル層ＭＢを介してイオン化された不純物を打込むこととしているが、例えば、主配線層ＭＭの成膜後に、バリアメタル層ＭＢと主配線層ＭＭを介して不純物を打込むこととしてもよく、ドレイン電極ＤＴ及びソース電極ＳＴの少なくとも一部となる金属薄膜や金属膜を介して打込むことにより、不純物をドープする際の静電破壊が防止される。
【００４３】
なお、本発明の実施形態に係る液晶表示装置において、上記では液晶の駆動方式をＩＰＳ方式として説明しているが、本発明は例えばＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等のその他の方式の駆動方式であってもよい。図７は、ＶＡ方式及びＴＮ方式の表示装置を構成するＴＦＴ基板ＳＵＢの等価回路を示す図であり、図８は、これらの方式の表示装置のＴＦＴ基板ＳＵＢの画素領域を示す拡大平面図である。ＶＡ方式及びＴＮ方式の場合には、ＴＦＴ基板ＳＵＢに対向電極ＣＴ及びコモン信号線ＣＬが設けられる代わりに、ＴＦＴ基板と対向してカラーフィルタが設けられた対向基板に、対向電極ＣＴが設けられている。
【００４４】
なお、本発明の実施形態を上記では液晶表示装置として説明しているが、これに限定されることはなく、たとえば有機ＥＬ（Electro Luminescence）素子等の他の表示装置にも適用できることはいうまでもない。
【図面の簡単な説明】
【００４５】
【図１】ＩＰＳ方式の液晶表示装置を構成するＴＦＴ基板の等価回路図である。
【図２】本実施形態に係るＴＦＴ基板の画素領域を示す拡大平面図である。
【図３】図２のIII−III切断面における断面図である。
【図４Ａ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｂ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｃ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｄ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｅ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｆ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｇ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｈ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｉ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図５】図４Ｈにおける半導体膜Ｓに、不純物が打ち込まれた様子を示す図である。
【図６Ａ】従来の表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図６Ｂ】従来の表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図６Ｃ】従来の表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図６Ｄ】従来の表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図６Ｅ】従来の表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図６Ｆ】従来の表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図６Ｇ】従来の表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図６Ｈ】従来の表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図７】ＶＡ方式及びＴＮ方式の表示装置を構成するＴＦＴ基板の等価回路図の一例を示す図である。
【図８】ＶＡ方式及びＴＮ方式のＴＦＴ基板の画素領域の一例を示す拡大平面図である。
【符号の説明】
【００４６】
ＳＵＢ  ＴＦＴ基板、ＧＬ  ゲート信号線、ＤＬ  ドレイン信号線、ＣＬ  コモン信号線、ＰＸ  画素電極、ＣＴ  対向電極、ＴＦＴ  薄膜トランジスタ、ＤＴ  ドレイン電極、ＳＴ  ソース電極、ＧＴ  ゲート電極、Ｓ  半導体膜、ＧＡ  透明基板、ＧＮ  汚染防止膜、ＧＩ１  ゲート絶縁膜、ＧＩ２  絶縁膜、ＧＩ３  絶縁膜、ＤＲ  ドレイン領域、ＳＲ  ソース領域、ＬＤ  ＬＤＤ領域、ＭＢ  バリアメタル層、ＭＭ  主配線層、ＭＣ  キャップメタル層、ＭＬ  メタル層、ＣＨ  コンタクトホール、ＲＳ１  レジストパターン、ＲＳ２  レジストパターン。
【図１】
2010039393.tif 000003
【図２】
2010039393.tif 000004
【図３】
2010039393.tif 000005
【図４Ａ】
2010039393.tif 000006
【図４Ｂ】
2010039393.tif 000007
【図４Ｃ】
2010039393.tif 000008
【図４Ｄ】
2010039393.tif 000009
【図４Ｅ】
2010039393.tif 000010
【図４Ｆ】
2010039393.tif 000011
【図４Ｇ】
2010039393.tif 000012
【図４Ｈ】
2010039393.tif 000013
【図４Ｉ】
2010039393.tif 000014
【図５】
2010039393.tif 000015
【図６Ａ】
2010039393.tif 000016
【図６Ｂ】
2010039393.tif 000017
【図６Ｃ】
2010039393.tif 000018
【図６Ｄ】
2010039393.tif 000019
【図６Ｅ】
2010039393.tif 000020
【図６Ｆ】
2010039393.tif 000021
【図６Ｇ】
2010039393.tif 000022
【図６Ｈ】
2010039393.tif 000023
【図７】
2010039393.tif 000024
【図８】
2010039393.tif 000025