(57)【要約】【課題】複雑な遅延回路を用いずにプリエンファシスの信号を生成し、また、プリエンファシスの強度を変化させても、出力のコモンモードレベルが変化しない出力回路を提供する。【解決手段】信号入力に比例した出力電流を生成する相互コンダクタンス回路と、前記信号入力からプリエンファシス電流を生成するプリエンファシス電流出力回路と、プリエンファシス電流出力回路の出力のＡＣ電流成分を、調整電圧入力に基づく所定の係数で増幅するプリエンファシス電流調整回路と、前記相互コンダクタンス回路の出力電流と前記プリエンファシス電流調整回路の出力電流とが流れ、出力を生成する負荷回路とを備える。【選択図】                    図１
2010050517.tif 000002
【特許請求の範囲】
【請求項１】
信号入力に比例した出力電流を生成する相互コンダクタンス回路と、
前記信号入力からプリエンファシス電流を生成するプリエンファシス電流出力回路と、
プリエンファシス電流出力回路の出力のＡＣ電流成分を、調整電圧入力に基づく所定の係数で増幅するプリエンファシス電流調整回路と、
前記相互コンダクタンス回路の出力電流と前記プリエンファシス電流調整回路の出力電流とが流れ、出力を生成する負荷回路とを備える
ことを特徴とする出力回路。
【請求項２】
前記相互コンダクタンス回路は、
コレクタが一方の出力に接続され、エミッタが第１の電流源に接続され、ベースが一方の信号入力に接続される第１のトランジスタと、
コレクタが他方の出力に接続され、エミッタが前記第１の電流源に接続され、ベースが他方の信号入力に接続される第２のトランジスタとを備え、
前記プリエンファシス電流出力回路は、
エミッタが第２の電流源に接続され、ベースが前記一方の信号入力に接続される第３のトランジスタと、
エミッタが第３の電流源に接続され、ベースが前記他方の信号入力に接続される第４のトランジスタと、
一端が前記第３のトランジスタのエミッタと前記第２の電流源の接続点に接続され、他端が前記第４のトランジスタのエミッタと前記第３の電流源の接続点に接続される第１の抵抗Ｒ１とコンデンサＣ１との直列接続とを備え、
前記プリエンファシス電流調整回路は、
コレクタが前記一方の出力に接続され、エミッタが前記第３のトランジスタのコレクタに接続され、ベースが一方の調整電圧出力に接続される第５のトランジスタと、
コレクタが第３の電流源に接続され、エミッタが前記第３のトランジスタのコレクタに接続され、ベースが他方の調整電圧出力に接続される第６のトランジスタと、
コレクタが第４の電流源に接続され、エミッタが前記第４のトランジスタのコレクタに接続され、ベースが前記他方の調整電圧出力に接続される第７のトランジスタと、
コレクタが前記他方の出力に接続され、エミッタが前記第４のトランジスタのコレクタに接続され、ベースが前記一方の調整電圧出力に接続される第８のトランジスタと、
コレクタが前記一方の出力に接続され、エミッタが前記第４の電流源と第７のトランジスタのコレクタとの接続点に接続される第９のトランジスタと、
コレクタが前記他方の出力に接続され、エミッタが前記第３の電流源と第６のトランジスタのコレクタとの接続点に接続され、ベースが前記第９のトランジスタのベースに接続される第１０のトランジスタとを備え、
前記負荷回路は、
一端が所定の電圧に接続され、他端が前記一方の出力に接続される第２の抵抗と、
一端が前記所定の電圧に接続され、他端が前記他方の出力に接続される第３の抵抗とを備え、
前記第２の電流源の電流値と前記第３の電流源の電流値と前記第４の電流源の電流値と前記第５の電流源の電流値とが等しく、
前記第５のトランジスタと前記第６のトランジスタとの分流比と、前記第７のトランジスタと前記第８のトランジスタとの分流比とが等しく、
前記第２の抵抗の抵抗値と前記第３の抵抗の抵抗値とが等しい
ことを特徴とする請求項１に記載の出力回路。
【請求項３】
前記相互コンダクタンス回路は、
コレクタが一方の出力に接続され、エミッタが第１の電流源に接続され、ベースが一方の信号入力に接続される第１のトランジスタと、
コレクタが他方の出力に接続され、エミッタが前記第１の電流源に接続され、ベースが他方の信号入力に接続される第２のトランジスタとを備え、
前記プリエンファシス電流出力回路は、
エミッタが第２の電流源に接続され、ベースが前記一方の信号入力に接続される第３のトランジスタと、
エミッタが第３の電流源に接続され、ベースが前記他方の信号入力に接続される第４のトランジスタと、
一端が前記第３のトランジスタのエミッタと前記第２の電流源の接続点に接続され、他端が前記第４のトランジスタのエミッタと前記第３の電流源の接続点に接続される第１の抵抗Ｒ１とコンデンサＣ１との直列接続とを備え、
前記プリエンファシス電流調整回路は、
コレクタが前記一方の出力に接続され、エミッタが前記第３のトランジスタのコレクタに接続され、ベースが一方の調整電圧出力に接続される第５のトランジスタと、
コレクタが第１の電圧に接続され、エミッタが前記第３のトランジスタのコレクタに接続され、ベースが他方の調整電圧出力に接続される第６のトランジスタと、
コレクタが前記第１の電圧に接続され、エミッタが前記第４のトランジスタのコレクタに接続され、ベースが前記他方の調整電圧出力に接続される第７のトランジスタと、
コレクタが前記他方の出力に接続され、エミッタが前記第４のトランジスタのコレクタに接続され、ベースが前記一方の調整電圧出力に接続される第８のトランジスタと、
コレクタが前記一方の出力に接続され、エミッタが前記第１の電圧に接続される第９のトランジスタと、
コレクタが前記他方の出力に接続され、エミッタが前記第１の電圧に接続され、ベースが前記第９のトランジスタのベースに接続される第１０のトランジスタと、
エミッタが第３の電流源に接続され、ベースが前記一方の調整電圧入力に接続される第１１のトランジスタと、
コレクタが前記第１の電圧に接続され、エミッタが前記第３の電流源に接続され、ベースが前記他方の調整電圧入力に接続される第１２のトランジスタと、
コレクタとベースとが前記第９のトランジスタのベースと前記第１０のトランジスタのベースとに接続され、エミッタが前記第１の電圧に接続される第１３のトランジスタとを備え、
前記負荷回路は、
一端が第２の電圧に接続され、他端が前記一方の出力に接続される第２の抵抗と、
一端が前記第２の電圧に接続され、他端が前記他方の出力に接続される第３の抵抗とを備える
ことを特徴とする請求項１に記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速ディジタル通信における、送信側の出力回路に関する。
【背景技術】
【０００２】
高速ディジタル通信をおこなう際、伝送線路の損失によって、信号が正しく伝送されないという課題がある。このような課題に対して、送信信号（出力）に対してプリエンファシスをおこなうことが有用である。送信信号にプリエンファシスの操作を加えることによって、信号が正しく伝送可能となる。
【０００３】
プリエンファシスの機能を有する出力回路については、特許文献１に記載のとおり公知である。プリエンファシスとは、データ送信側の半導体装置のパッケージやデータ伝送線路の特性により減衰してしまう信号の周波数成分を、送信側のデータドライバー回路で予め強めることで、受信側の信号振幅を広げ、アイパターンを確保する技術である。
【０００４】
プリエンファシスの機能を実現するために、従来の出力回路では遅延回路を備える必要がある。
また、出力回路は、さまざまな伝送線路の特性に対応するために、プリエンファシスの強度を変化させる機能を備える。
【０００５】
【特許文献１】特許第３７３０６０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、プリエンファシスに係る遅延回路は、素子数が多く、構成が複雑であり、チップ上の実装面積が大きいという課題がある。
また、プリエンファシスの強度を変化させると出力のコモンモードレベルが変化するという課題がある。
【０００７】
本発明の目的は、これらの課題を解決することであり、複雑な遅延回路を用いずにプリエンファシスの信号を生成する出力回路を提供することにある。また、プリエンファシスの強度を変化させても、出力のコモンモードレベルが変化しない出力回路を提供することにある。
【課題を解決するための手段】
【０００８】
このような課題を解決する本発明は以下のとおりである。
（１）信号入力（ＳＩＮ）に比例した出力電流（Ｉｏ）を生成する相互コンダクタンス回路（ＭＣ）と、
前記信号入力（ＳＩＮ）からプリエンファシス電流（ｉ）を生成するプリエンファシス電流出力回路（ＰＩＯ）と、
プリエンファシス電流出力回路（ＰＩＯ）の出力のＡＣ電流成分（ｉ）を、調整電圧入力（ＣＶＩＮ）に基づく所定の係数（ｋ）で増幅するプリエンファシス電流調整回路（ＰＩＣ）と、
前記相互コンダクタンス回路（ＭＣ）の出力電流（Ｉｏ）と前記プリエンファシス電流調整回路（ＰＩＣ）の出力電流（ｋ×ｉ）とが流れ、出力（ＯＵＴ）を生成する負荷回路（Ｌ）とを備える
ことを特徴とする出力回路。
（２）前記相互コンダクタンス回路（ＭＣ）は、
コレクタが一方の出力（Ｖｏｎ）に接続され、エミッタが第１の電流源に接続され、ベースが一方の信号入力（Ｖｉｐ）に接続される第１のトランジスタ（Ｑ１）と、
コレクタが他方の出力（Ｖｏｐ）に接続され、エミッタが前記第１の電流源に接続され、ベースが他方の信号入力（Ｖｉｎ）に接続される第２のトランジスタ（Ｑ２）とを備え、
前記プリエンファシス電流出力回路（ＰＩＯ）は、
エミッタが第２の電流源に接続され、ベースが前記一方の信号入力（Ｖｉｐ）に接続される第３のトランジスタ（Ｑ３）と、
エミッタが第３の電流源に接続され、ベースが前記他方の信号入力（Ｖｉｎ）に接続される第４のトランジスタ（Ｑ４）と、
一端が前記第３のトランジスタのエミッタと前記第２の電流源の接続点に接続され、他端が前記第４のトランジスタのエミッタと前記第３の電流源の接続点に接続される第１の抵抗Ｒ１とコンデンサＣ１との直列接続とを備え、
前記プリエンファシス電流調整回路（ＰＩＣ）は、
コレクタが前記一方の出力（Ｖｏｎ）に接続され、エミッタが前記第３のトランジスタ（Ｑ３）のコレクタに接続され、ベースが一方の調整電圧出力（Ｖａｄｊｐ）に接続される第５のトランジスタ（Ｑ５）と、
コレクタが第３の電流源に接続され、エミッタが前記第３のトランジスタ（Ｑ３）のコレクタに接続され、ベースが他方の調整電圧出力（Ｖａｄｊｎ）に接続される第６のトランジスタ（Ｑ６）と、
コレクタが第４の電流源に接続され、エミッタが前記第４のトランジスタ（Ｑ４）のコレクタに接続され、ベースが前記他方の調整電圧出力（Ｖａｄｊｎ）に接続される第７のトランジスタ（Ｑ７）と、
コレクタが前記他方の出力（Ｖｏｐ）に接続され、エミッタが前記第４のトランジスタ（Ｑ４）のコレクタに接続され、ベースが前記一方の調整電圧出力（Ｖａｄｊｐ）に接続される第８のトランジスタ（Ｑ８）と、
コレクタが前記一方の出力（Ｖｏｎ）に接続され、エミッタが前記第４の電流源と第７のトランジスタのコレクタとの接続点に接続される第９のトランジスタ（Ｑ９）と、
コレクタが前記他方の出力（Ｖｏｐ）に接続され、エミッタが前記第３の電流源と第６のトランジスタのコレクタとの接続点に接続され、ベースが前記第９のトランジスタのベースに接続される第１０のトランジスタ（Ｑ１０）とを備え、
前記負荷回路（Ｌ）は、
一端が所定の電圧（Ｖｔｅｒｍ）に接続され、他端が前記一方の出力（Ｖｏｎ）に接続される第２の抵抗（Ｒ２）と、
一端が前記所定の電圧（Ｖｔｅｒｍ）に接続され、他端が前記他方の出力（Ｖｏｐ）に接続される第３の抵抗（Ｒ３）とを備え、
前記第２の電流源の電流値（Ｉ）と前記第３の電流源の電流値（Ｉ）と前記第４の電流源の電流値（Ｉ）と前記第５の電流源の電流値（Ｉ）とが等しく、
前記第５のトランジスタ（Ｑ５）と前記第６のトランジスタ（Ｑ６）との分流比（ｋ）と、前記第７のトランジスタ（Ｑ７）と前記第８のトランジスタ（Ｑ８）との分流比（ｋ）とが等しく、
前記第２の抵抗（Ｒ２）の抵抗値（ＲＬ）と前記第３の抵抗（Ｒ３）の抵抗値（ＲＬ）とが等しい
ことを特徴とする（１）に記載の出力回路。
（３）前記相互コンダクタンス回路（ＭＣ）は、
コレクタが一方の出力（Ｖｏｎ）に接続され、エミッタが第１の電流源に接続され、ベースが一方の信号入力（Ｖｉｐ）に接続される第１のトランジスタ（Ｑ１）と、
コレクタが他方の出力（Ｖｏｐ）に接続され、エミッタが前記第１の電流源に接続され、ベースが他方の信号入力（Ｖｉｎ）に接続される第２のトランジスタ（Ｑ２）とを備え、
前記プリエンファシス電流出力回路（ＰＩＯ）は、
エミッタが第２の電流源に接続され、ベースが前記一方の信号入力（Ｖｉｐ）に接続される第３のトランジスタ（Ｑ３）と、
エミッタが第３の電流源に接続され、ベースが前記他方の信号入力（Ｖｉｎ）に接続される第４のトランジスタ（Ｑ４）と、
一端が前記第３のトランジスタのエミッタと前記第２の電流源の接続点に接続され、他端が前記第４のトランジスタのエミッタと前記第３の電流源の接続点に接続される第１の抵抗Ｒ１とコンデンサＣ１との直列接続とを備え、
前記プリエンファシス電流調整回路（ＰＩＣ）は、
コレクタが前記一方の出力（Ｖｏｎ）に接続され、エミッタが前記第３のトランジスタ（Ｑ３）のコレクタに接続され、ベースが一方の調整電圧出力（Ｖａｄｊｐ）に接続される第５のトランジスタ（Ｑ５）と、
コレクタが第１の電圧（Ｖｃ）に接続され、エミッタが前記第３のトランジスタ（Ｑ３）のコレクタに接続され、ベースが他方の調整電圧出力（Ｖａｄｊｎ）に接続される第６のトランジスタ（Ｑ６Ａ）と、
コレクタが前記第１の電圧（Ｖｃ）に接続され、エミッタが前記第４のトランジスタ（Ｑ４）のコレクタに接続され、ベースが前記他方の調整電圧出力（Ｖａｄｊｎ）に接続される第７のトランジスタ（Ｑ７Ａ）と、
コレクタが前記他方の出力（Ｖｏｐ）に接続され、エミッタが前記第４のトランジスタ（Ｑ４）のコレクタに接続され、ベースが前記一方の調整電圧出力（Ｖａｄｊｐ）に接続される第８のトランジスタ（Ｑ８）と、
コレクタが前記一方の出力（Ｖｏｎ）に接続され、エミッタが前記第１の電圧（Ｖｃ）に接続される第９のトランジスタ（Ｑ９Ａ）と、
コレクタが前記他方の出力（Ｖｏｐ）に接続され、エミッタが前記第１の電圧（Ｖｃ）に接続され、ベースが前記第９のトランジスタのベースに接続される第１０のトランジスタ（Ｑ１０Ａ）と、
エミッタが第３の電流源に接続され、ベースが前記一方の調整電圧入力（Ｖａｄｊｐ）に接続される第１１のトランジスタ（Ｑ１１）と、
コレクタが前記第１の電圧（Ｖｃ）に接続され、エミッタが前記第３の電流源に接続され、ベースが前記他方の調整電圧入力（Ｖａｄｊｎ）に接続される第１２のトランジスタ（Ｑ１２）と、
コレクタとベースとが前記第９のトランジスタ（Ｑ９Ａ）のベースと前記第１０のトランジスタ（Ｑ１０Ａ）のベースとに接続され、エミッタが前記第１の電圧（Ｖｃ）に接続される第１３のトランジスタ（Ｑ１３）とを備え、
前記負荷回路（Ｌ）は、
一端が第２の電圧（Ｖｔｅｒｍ）に接続され、他端が前記一方の出力（Ｖｏｎ）に接続される第２の抵抗（Ｒ２）と、
一端が前記第２の電圧（Ｖｔｅｒｍ）に接続され、他端が前記他方の出力（Ｖｏｐ）に接続される第３の抵抗（Ｒ３）とを備える
ことを特徴とする（１）に記載の出力回路。
【発明の効果】
【０００９】
本発明によれば次のような効果がある。
複雑な遅延回路を用いずにプリエンファシスの信号を生成する出力回路を提供できる。つまり、素子数が少なく、構成が簡単であり、チップ上の実装面積が小さい出力回路を提供できる。
【００１０】
また、プリエンファシスの強度を変化させても、出力のコモンモードレベルが変化しない出力回路を提供できる。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明の一実施例を示す構成図である。
図１の実施例の特徴は、相互コンダクタンス回路ＭＣ、プリエンファシス電流出力回路ＰＩＯ、プリエンファシス電流調整回路ＰＩＣ、負荷回路Ｌを備える点にある。
【００１２】
図１は、本発明の一実施例を示す構成図である。図１の実施例の構成を説明する。
【００１３】
相互コンダクタンス回路ＭＣの入力は信号入力ＳＩＮに接続され、相互コンダクタンス回路ＭＣの出力は負荷回路Ｌに接続される。そして、相互コンダクタンス回路ＭＣは、信号入力ＳＩＮに比例した電流Ｉｏを生成する。
【００１４】
プリエンファシス電流出力回路ＰＩＯの入力は信号入力ＳＩＮと相互コンダクタンス回路ＭＣの入力との接続点に接続される。そして、プリエンファシス電流出力回路ＰＩＯは、前記信号入力（ＳＩＮ）からＤＣバイアス電流Ｉとプリエンファシス電流ｉとの和（Ｉ＋ｉ）を生成する。
【００１５】
プリエンファシス電流調整回路ＰＩＣの入力はプリエンファシス電流出力回路ＰＩＯの出力に接続され、プリエンファシス電流調整回路ＰＩＣの出力は負荷回路Ｌに接続される。また、プリエンファシス電流調整回路ＰＩＣには調整電圧入力ＣＶＩＮが接続される。調整電圧入力ＣＶＩＮは所定の係数ｋを設定し、プリエンファシスの強度を設定する。
【００１６】
プリエンファシス電流調整回路ＰＩＣの入力には、プリエンファシス電流出力回路ＰＩＯの出力である、ＤＣバイアス電流Ｉとプリエンファシス電流ｉとの和（Ｉ＋ｉ）が入力される。
【００１７】
プリエンファシス電流調整回路ＰＩＣは、ＤＣバイアス電流成分Ｉを除く。プリエンファシス電流調整回路ＰＩＣは、ＡＣ電流成分ｉ、即ち、プリエンファシス電流ｉを抽出し、所定の係数ｋで増幅した値（ｋ×ｉ）を出力する。
【００１８】
負荷回路Ｌは、出力ＯＵＴと相互コンダクタンス回路ＭＣとプリエンファシス電流調整回路ＰＩＣとの接続点に接続される。そして、負荷回路Ｌには、相互コンダクタンス回路ＭＣの出力電流Ｉｏとプリエンファシス電流調整回路ＰＩＣの出力電流ｋ×ｉとの和（Ｉｏ＋ｋ×ｉ）が流れる。そしてまた、負荷回路Ｌと相互コンダクタンス回路ＭＣの出力とプリエンファシス電流調整回路ＰＩＣの出力との接続点に出力ＯＵＴを生成する。
【００１９】
ここで、プリエンファシス電流調整回路ＰＩＣの出力電流ｋ×ｉは、ＡＣ（交流）電流であるため、係数ｋが変化し、プリエンファシスの強度が変化しても、出力回路のコモンモード電圧の変化にならない。
【００２０】
したがって、図１の実施例は、プリエンファシスの強度が変化しても、出力ＯＵＴのコモンモードレベルが一定の値で安定する。
【００２１】
図２は、図１の実施例の一具体的回路図である。図１と同一要素には同一の符号を付し、説明を省略する。図２の実施例の構成を説明する。
【００２２】
信号入力ＳＩＮは、一方の電圧Ｖｉｐと、他方の電圧Ｖｉｎとに対応する。
また、調整電圧入力ＣＶＩＮは、一方の電圧Ｖａｄｊｐと、他方の電圧Ｖａｄｊｎとに対応する。
さらに出力ＯＵＴは、一方の電圧Ｖｏｎと、他方の電圧Ｖｏｐとに対応する。
【００２３】
相互コンダクタンス回路ＭＣは、ＮＰＮトランジスタＱ１、ＮＰＮトランジスタＱ２、第１の電流源Ｉｍａｉｎを備える。
【００２４】
ＮＰＮトランジスタＱ１のコレクタは電圧Ｖｏｎと負荷回路Ｌとの接続点に接続され、ＮＰＮトランジスタＱ１のエミッタは第１の電流源Ｉｍａｉｎの流入端に接続され、ＮＰＮトランジスタＱ１のベースは電圧Ｖｉｐに接続される。
【００２５】
そして、ＮＰＮトランジスタＱ１のコレクタには、電圧Ｖｉｐ、電圧Ｖｉｎに基づく電流値Ｉｐが流れる。
【００２６】
ＮＰＮトランジスタＱ２のコレクタは電圧Ｖｏｐと負荷回路Ｌとの接続点に接続され、ＮＰＮトランジスタＱ２のエミッタは第１の電流源Ｉｍａｉｎの流入端とＮＰＮトランジスタＱ１のエミッタとの接続点に接続され、ＮＰＮトランジスタＱ２のベースは電圧Ｖｉｎに接続される。
【００２７】
そして、ＮＰＮトランジスタＱ２のコレクタには、電圧Ｖｉｐ、電圧Ｖｉｎに基づく電流値Ｉｎが流れる。
【００２８】
プリエンファシス電流出力回路ＰＩＯは、ＮＰＮトランジスタＱ３、ＮＰＮトランジスタＱ４、電流源Ｉ、抵抗Ｒ１、コンデンサＣ１を備える。
【００２９】
ＮＰＮトランジスタＱ３のコレクタはプリエンファシス電流調整回路ＰＩＣに接続され、ＮＰＮトランジスタＱ３のエミッタは第２の電流源Ｉ（電流値Ｉ）の流入端に接続され、ＮＰＮトランジスタＱ２のベースは電圧ＶｉｐとＮＰＮトランジスタＱ１のベースとの接続点に接続される。
【００３０】
ＮＰＮトランジスタＱ４のコレクタはプリエンファシス電流調整回路ＰＩＣに接続され、ＮＰＮトランジスタＱ４のエミッタは第３の電流源Ｉ（電流値Ｉ）の流入端に接続され、ＮＰＮトランジスタＱ４のベースは電圧ＶｉｎとＮＰＮトランジスタＱ２のベースとの接続点に接続される。
【００３１】
抵抗Ｒ１とコンデンサＣ１との直列接続の一端が、ＮＰＮトランジスタＱ３のエミッタと第２の電流源Ｉの流入端との接続点に接続される。抵抗Ｒ１とコンデンサＣ１との直列接続の他端が、ＮＰＮトランジスタＱ４のエミッタと第３の電流源Ｉの流入端との接続点に接続される。
【００３２】
プリエンファシス電流調整回路ＰＩＣは、ＮＰＮトランジスタＱ５、ＮＰＮトランジスタＱ６、ＮＰＮトランジスタＱ７、ＮＰＮトランジスタＱ８、ＰＮＰトランジスタＱ９、ＰＮＰトランジスタＱ１０、電流源Ｉを備える。
【００３３】
ＮＰＮトランジスタＱ５のコレクタは電圧Ｖｏｎと負荷回路ＬとＮＰＮトランジスタＱ１のコレクタとの接続点に接続され、ＮＰＮトランジスタＱ５のエミッタはＮＰＮトランジスタＱ３のコレクタに接続され、ＮＰＮトランジスタＱ５のベースは電圧Ｖａｄｊｐに接続される。
【００３４】
ＮＰＮトランジスタＱ６のコレクタは第４の電流源Ｉ（電流値Ｉ）の流出端に接続され、ＮＰＮトランジスタＱ６のエミッタはＮＰＮトランジスタＱ３のコレクタとＮＰＮトランジスタＱ５のエミッタとの接続点に接続され、ＮＰＮトランジスタＱ６のベースは電圧Ｖａｄｊｎに接続される。
【００３５】
そして、ＮＰＮトランジスタＱ５とＮＰＮトランジスタＱ６との差動ペアトランジスタにおける分流比ｋは、電圧Ｖａｄｊｐ、電圧Ｖａｄｊｎで変化する。
【００３６】
ＮＰＮトランジスタＱ７のコレクタは第５の電流源Ｉ（電流値Ｉ）の流出端に接続され、ＮＰＮトランジスタＱ７のエミッタはＮＰＮトランジスタＱ４のコレクタに接続され、ＮＰＮトランジスタＱ７のベースは電圧ＶａｄｊｎとＮＰＮトランジスタＱ６のベースとの接続点に接続される。
【００３７】
そして、第２の電流源の電流値Ｉと第３の電流源の電流値Ｉと第４の電流源の電流値Ｉと第５の電流源の電流値Ｉとを等しくする。
【００３８】
ＮＰＮトランジスタＱ８のコレクタは電圧Ｖｏｐと負荷回路ＬとＮＰＮトランジスタＱ２のコレクタとの接続点に接続され、ＮＰＮトランジスタＱ８のエミッタはＮＰＮトランジスタＱ４のコレクタとＮＰＮトランジスタＱ７のエミッタとの接続点に接続され、ＮＰＮトランジスタＱ８のベースは電圧ＶａｄｊｐとＮＰＮトランジスタＱ５のベースとの接続点に接続される。
【００３９】
そして、ＮＰＮトランジスタＱ７とＮＰＮトランジスタＱ８との差動ペアトランジスタにおける分流比ｋは、電圧Ｖａｄｊｐ、電圧Ｖａｄｊｎで変化する。
また、ＮＰＮトランジスタＱ５とＮＰＮトランジスタＱ６との差動ペアトランジスタにおける分流比ｋと、ＮＰＮトランジスタＱ７とＮＰＮトランジスタＱ８との差動ペアトランジスタにおける分流比ｋとを等しくする。
【００４０】
ＰＮＰトランジスタＱ９のコレクタは電圧Ｖｏｎと負荷回路ＬとＮＰＮトランジスタＱ５のコレクタとＮＰＮトランジスタＱ１のコレクタとの接続点に接続され、ＰＮＰトランジスタＱ９のエミッタは第５の電流源Ｉの流出端とＮＰＮトランジスタＱ７のコレクタとの接続点に接続される。
【００４１】
ＰＮＰトランジスタＱ１０のコレクタは電圧Ｖｏｐと負荷回路ＬとＮＰＮトランジスタＱ８のコレクタとＮＰＮトランジスタＱ２のコレクタとの接続点に接続され、ＰＮＰトランジスタＱ１０のエミッタは第４の電流源Ｉの流出端とＮＰＮトランジスタＱ６のコレクタとの接続点に接続され、ＰＮＰトランジスタＱ１０のベースはＰＮＰトランジスタＱ９のベースに接続される。
【００４２】
負荷回路Ｌは、抵抗Ｒ２、抵抗Ｒ３を備える。また、抵抗Ｒ２の抵抗値ＲＬと抵抗Ｒ３の抵抗値ＲＬとを等しくする。
【００４３】
抵抗Ｒ２の一端は所定の電圧Ｖｔｅｒｍに接続され、抵抗Ｒ２の他端は電圧ＶｏｎとＰＮＰトランジスタＱ９のコレクタとＮＰＮトランジスタＱ５のコレクタとＮＰＮトランジスタＱ１のコレクタとの接続点に接続される。
【００４４】
抵抗Ｒ３の一端は所定の電圧Ｖｔｅｒｍと抵抗Ｒ２の一端との接続点に接続され、抵抗Ｒ３の他端は電圧ＶｏｐとＰＮＰトランジスタＱ１０のコレクタとＮＰＮトランジスタＱ８のコレクタとＮＰＮトランジスタＱ２のコレクタとの接続点に接続される。
【００４５】
図２の実施例の動作を説明する。
【００４６】
抵抗Ｒ１とコンデンサＣ１との直列接続は、高域通過フィルタ（ＨＰＦ）として作用する。抵抗Ｒ１とコンデンサＣ１との直列接続に流れる電流値ｉ、即ち、ＮＰＮトランジスタＱ３のエミッタと第２の電流源Ｉの流入端との接続点から、ＮＰＮトランジスタＱ４のエミッタと第３の電流源Ｉの流入端との接続点に向かって流れる交流（ＡＣ）の電流値ｉとする。
【００４７】
このとき、ＮＰＮトランジスタＱ３のコレクタには電流値（Ｉ＋ｉ）の電流が流れ、ＮＰＮトランジスタＱ４のコレクタには電流値（Ｉ−ｉ）の電流が流れる。
【００４８】
そして、ＮＰＮトランジスタＱ５のコレクタには電流値｛（１−ｋ）×（Ｉ＋ｉ）｝の電流が流れる。また、ＮＰＮトランジスタＱ６のコレクタには｛ｋ×（Ｉ＋ｉ）｝の電流が流れる。
【００４９】
さらに、ＮＰＮトランジスタＱ７のコレクタには電流値｛ｋ×（Ｉ−ｉ）｝の電流が流れる。また、ＮＰＮトランジスタＱ８のコレクタには電流値｛（１−ｋ）×（Ｉ−ｉ）｝の電流が流れる。
【００５０】
そうして、ＰＮＰトランジスタＱ９のコレクタには電流値｛（１−ｋ）×Ｉ＋ｋ×ｉ｝の電流が流れる。また、ＰＮＰトランジスタＱ１０のコレクタには電流値｛（１−ｋ）×Ｉ−ｋ×ｉ｝の電流が流れる。
【００５１】
この結果、抵抗Ｒ２に流れる電流値Ｉｏｐは、以下の式を満足する。
Ｉｏｐ＝Ｉｐ＋（１−２×ｋ）×ｉ    （１）
【００５２】
また、抵抗Ｒ３に流れる電流値Ｉｏｎは、以下の式を満足する。
Ｉｏｎ＝Ｉｎ−（１−２×ｋ）×ｉ    （２）
【００５３】
したがって、差動出力電圧Ｖｄｉｆは、以下の式を満足する。
Ｖｄｉｆ＝Ｖｏｐ−Ｖｏｎ    （３）
Ｖｄｉｆ＝ＲＬ×（Ｉｐ−Ｉｎ）＋２×ＲＬ×（１−２×ｋ）×ｉ    （４）
【００５４】
ここで、式（４）の第１項｛ＲＬ×（Ｉｐ−Ｉｎ）｝は、相互コンダクタンス回路ＭＣの出力電流による出力振幅である。また、式（４）の第２項｛２×ＲＬ×（１−２×ｋ）×ｉ｝は、プリエンファシス電流調整回路の出力電流による出力振幅である。
【００５５】
この第２項｛２×ＲＬ×（１−２×ｋ）×ｉ｝の値は係数ｋの設定（調整電圧入力ＣＶＩＮの設定）で変化するため、プリエンファシス強度を調整できる。
【００５６】
そして、出力回路のコモンモード電圧の値Ｖｃｏｍは以下の式を満足する。
Ｖｃｏｍ＝（Ｖｏｐ＋Ｖｏｎ）／２    （５）
Ｖｃｏｍ＝Ｖｔｅｒｍ−ＲＬ×（Ｉｐ＋Ｉｎ）／２    （６）
Ｖｃｏｍ＝Ｖｔｅｒｍ−ＲＬ×Ｉｍａｉｎ／２    （７）
【００５７】
したがって、コモンモード電圧値Ｖｃｏｍは一定値となる。
【００５８】
図３は、本発明の第２の実施例を示す構成図である。図１の実施例と同一の要素には同一符号を付し、説明を省略する。
【００５９】
ＮＰＮトランジスタＱ６Ａのコレクタは電圧Ｖｃに接続され、ＮＰＮトランジスタＱ６ＡのエミッタはＮＰＮトランジスタＱ３のコレクタとＮＰＮトランジスタＱ５のエミッタとの接続点に接続され、ＮＰＮトランジスタＱ６Ａのベースは電圧Ｖａｄｊｎに接続される。
【００６０】
ＮＰＮトランジスタＱ７Ａのコレクタは電圧Ｖｃに接続され、ＮＰＮトランジスタＱ７ＡのエミッタはＮＰＮトランジスタＱ４のコレクタに接続され、ＮＰＮトランジスタＱ７Ａのベースは電圧ＶａｄｊｎとＮＰＮトランジスタＱ６のベースとの接続点に接続される。
【００６１】
ＰＮＰトランジスタＱ９Ａのコレクタは電圧Ｖｏｎと抵抗Ｒ２の他端とＮＰＮトランジスタＱ５のコレクタとＮＰＮトランジスタＱ１のコレクタとの接続点に接続され、ＰＮＰトランジスタＱ９Ａのエミッタは電圧Ｖｃに接続される。
【００６２】
ＰＮＰトランジスタＱ１０Ａのコレクタは電圧Ｖｏｐと抵抗Ｒ３の他端とＮＰＮトランジスタＱ８のコレクタとＮＰＮトランジスタＱ２のコレクタとの接続点に接続され、ＰＮＰトランジスタＱ１０Ａのエミッタは電圧Ｖｃに接続され、ＰＮＰトランジスタＱ１０ＡのベースはＰＮＰトランジスタＱ９Ａのベースに接続される。
【００６３】
ＮＰＮトランジスタＱ１１のエミッタは第６の電流源Ｉの流入端に接続され、ＮＰＮトランジスタＱ１１のベースは電圧ＶａｄｊｐとＮＰＮトランジスタＱ８のベースとＮＰＮトランジスタＱ５のベースとの接続点に接続される。
【００６４】
ＮＰＮトランジスタＱ１２のコレクタは電圧Ｖｃに接続され、ＮＰＮトランジスタＱ１２のエミッタは第６の電流源Ｉの流入端とＮＰＮトランジスタＱ１１のエミッタとの接続点に接続され、ＮＰＮトランジスタＱ１２のベースは電圧ＶａｄｊｎとＮＰＮトランジスタＱ７ＡのベースとＮＰＮトランジスタＱ６Ａのベースとの接続点に接続される。
【００６５】
そして、ＮＰＮトランジスタＱ１１とＮＰＮトランジスタＱ１２との差動ペアトランジスタにおける分流比ｋは、電圧Ｖａｄｊｐ、電圧Ｖａｄｊｎで変化する。
また、ＮＰＮトランジスタＱ１１とＮＰＮトランジスタＱ１２との差動ペアトランジスタにおける分流比ｋと、ＮＰＮトランジスタＱ５とＮＰＮトランジスタＱ６との差動ペアトランジスタにおける分流比ｋと、ＮＰＮトランジスタＱ７とＮＰＮトランジスタＱ８との差動ペアトランジスタにおける分流比ｋとを等しくする。
【００６６】
さらに、第２の電流源の電流値Ｉと第３の電流源の電流値Ｉと第４の電流源の電流値Ｉと第５の電流源の電流値Ｉと第６の電流源の電流値Ｉとを等しくする。
【００６７】
ＰＮＰトランジスタＱ１３のコレクタはＮＰＮトランジスタＱ１１のコレクタとＰＮＰトランジスタＱ９ＡのベースとＰＮＰトランジスタＱ１０Ａのベースとに接続され、ＰＮＰトランジスタＱ１３のエミッタは電圧Ｖｃに接続され、ＰＮＰトランジスタＱ１３のベースはＰＮＰトランジスタＱ９ＡのベースとＰＮＰトランジスタＱ１０ＡのベースとＰＮＰトランジスタＱ１３のコレクタとの接続点に接続される。
【００６８】
図３の実施例の動作について説明する。図２の実施例の動作と同等のものは説明を省略する。
【００６９】
ＮＰＮトランジスタＱ６Ａのコレクタには｛ｋ×（Ｉ＋ｉ）｝の電流が流れる。また、ＮＰＮトランジスタＱ７のコレクタには電流値｛ｋ×（Ｉ−ｉ）｝の電流が流れる。
【００７０】
さらに、ＮＰＮトランジスタＱ１１のコレクタには電流値｛（１−ｋ）×Ｉ｝の電流が流れる。また、ＮＰＮトランジスタＱ１２のコレクタには電流値｛ｋ×Ｉ｝の電流が流れる。
【００７１】
そして、ＰＮＰトランジスタＱ９のコレクタには電流値｛（１−ｋ）×Ｉ｝の電流が流れる。また、ＰＮＰトランジスタＱ１０のコレクタには電流値｛（１−ｋ）×Ｉ｝の電流が流れる。
【００７２】
この結果、抵抗Ｒ２に流れる電流値Ｉｏｐは、以下の式を満足する。
Ｉｏｐ＝Ｉｐ＋（１−ｋ）×ｉ    （８）
【００７３】
また、抵抗Ｒ３に流れる電流値Ｉｏｎは、以下の式を満足する。
Ｉｏｎ＝Ｉｎ−（１−ｋ）×ｉ    （９）
【００７４】
したがって、差動出力電圧Ｖｄｉｆは、以下の式を満足する。
Ｖｄｉｆ＝Ｖｏｐ−Ｖｏｎ    （１０）
Ｖｄｉｆ＝ＲＬ×（Ｉｐ−Ｉｎ）＋２×ＲＬ×（１−ｋ）×ｉ    （１１）
【００７５】
そして、出力回路のコモンモード電圧の値Ｖｃｏｍは以下の式を満足する。
Ｖｃｏｍ＝（Ｖｏｐ＋Ｖｏｎ）／２    （１２）
Ｖｃｏｍ＝Ｖｔｅｒｍ−ＲＬ×（Ｉｐ＋Ｉｎ）／２    （１３）
Ｖｃｏｍ＝Ｖｔｅｒｍ−ＲＬ×Ｉｍａｉｎ／２    （１４）
【００７６】
したがって、コモンモード電圧値Ｖｃｏｍは一定値となる。
【００７７】
また、図３の実施例において、ＰＮＰトランジスタＱ９Ａ、ＰＮＰトランジスタＱ１０Ａ、ＰＮＰトランジスタＱ１３には、ＤＣ電流だけしか流れない。
【００７８】
よって、図３の実施例は、高速なＰＮＰトランジスタを使用できない場合に、好適な構成である。
【００７９】
図４は、本発明の第３の実施例を示す構成図である。図１の実施例と同一の要素には同一符号を付し、説明を省略する。
【００８０】
図４の実施例の構成は、図１の実施例のバイポーラトランジスタをＭＯＳトランジスタに置換したものである。詳しくは、図４の実施例のＮチャンネルトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８は、図１の実施例のＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８に対応する。図４の実施例のＰチャンネルトランジスタＱ９、Ｑ１０は、図１の実施例のＰＮＰトランジスタＱ９、Ｑ１０に対応する。
【００８１】
図４の実施例の動作は図１の実施例の動作と同様になり、図４の実施例の効果は図１の実施例の効果と同様になる。
【００８２】
図５は、本発明の第４の実施例を示す構成図である。図２の実施例と同一の要素には同一符号を付し、説明を省略する。
【００８３】
図５の実施例の構成は、図２の実施例のバイポーラトランジスタをＭＯＳトランジスタに置換したものである。詳しくは、図５の実施例のＮチャンネルトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６Ａ、Ｑ７Ａ、Ｑ８、Ｑ１１、Ｑ１２は、図２の実施例のＮＰＮトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６Ａ、Ｑ７Ａ、Ｑ８、Ｑ１１、Ｑ１２に対応する。図５の実施例のＰチャンネルトランジスタＱ９Ａ、Ｑ１０Ａ、Ｑ１３は、図２の実施例のＰＮＰトランジスタＱ９Ａ、Ｑ１０Ａ、Ｑ１３に対応する。
【００８４】
図５の実施例の動作は図２の実施例の動作と同様になり、図５の実施例の効果は図２の実施例の効果と同様になる。
【００８５】
また、本発明は、上述の実施例に限定されることなく、その本質を逸脱しない範囲でさらに多くの変更及び変形を含むものである。
【図面の簡単な説明】
【００８６】
【図１】本発明の一実施例を示す構成図である。
【図２】図１の実施例の一具体的回路図である。
【図３】本発明の第２の実施例を示す構成図である。
【図４】本発明の第３の実施例を示す構成図である。
【図５】本発明の第４の実施例を示す構成図である。
【符号の説明】
【００８７】
ＭＣ  相互コンダクタンス回路
ＰＩＯ  プリエンファシス電流出力回路
ＰＩＣ  プリエンファシス電流調整回路
Ｌ  負荷回路
ＣＶＩＮ  調整電圧入力
ＳＩＮ  信号入力
ＯＵＴ  出力
【図１】
2010050517.tif 000003
【図２】
2010050517.tif 000004
【図３】
2010050517.tif 000005
【図４】
2010050517.tif 000006
【図５】
2010050517.tif 000007