(57)【要約】      （修正有）【課題】ＬＤＰＣコード化を行なうための記憶装置の必要な容量を最小にする。さらに、ＬＤＰＣデコーダ中の処理ノード間の通信を簡単にする。【解決手段】高次の信号の立体配座ビットを線形ブロックコードに対応するパリティチェックマトリックスのビットノードにマップし、信号の立体配座の、チヤンネルエラーからの特別のエラー保護を必要とする弱いビットが、少なくとも３つのエッジを有するビットノードにマップし変調する。受信した低密度パリティチェック（ＬＤＰＣ）コードを復号するための１回以上のＬＤＰＣデコーダの反復動作後に、受信したＬＤＰＣコードに関連する信号の立体配座ビットメトリックを反復的に再生する。【選択図】図１０
2010050994.tif 000002
【特許請求の範囲】
【請求項１】
受信した低密度パリティチェック（ＬＤＰＣ）コードを復号するための１回以上のＬＤＰＣデコーダの反復動作後に、前記受信したＬＤＰＣコードに関連する信号の立体配座ビットメトリックを反復的に再生するステップを備える、低密度パリティチェックコードを復号する方法。
【請求項２】
グレーでないマッピングが前記受信したＬＤＰＣコードに使用される、請求項１記載の方法。
【請求項３】
グレーマッピングが前記受信したＬＤＰＣコードに使用され、前記再生するステップが１回のみ反復される、請求項１記載の方法。
【請求項４】
前記ＬＤＰＣコードを表わすコード化された信号を復調するステップをさらに備え、前記コード化された信号は、８−ＰＳＫ（位相シフトキーイング）またはＱＰＳＫ（直交位相シフトキーイング）の少なくとも１つを備える変調方式にしたがって変調されている、請求項１記載の方法。
【請求項５】
受信した低密度パリティチェック（ＬＤＰＣ）コードを復号するための１回以上のＬＤＰＣデコーダの反復動作後に、前記受信したＬＤＰＣコードに関連する信号の立体配座ビットメトリックを反復的に再生するように構成された論理を備える、低密度パリティチェックコードを復号する装置。
【請求項６】
グレーでないマッピングが前記受信したＬＤＰＣコードに使用される、請求項５記載の装置。
【請求項７】
グレーマッピングが前記受信したＬＤＰＣコードに使用され、前記再生するステップが１回のみ反復される、請求項５記載の装置。
【請求項８】
前記ＬＤＰＣコードを表わすコード化された信号が復調され、前記コード化された信号は、８−ＰＳＫ（位相シフトキーイング）またはＱＰＳＫ（直交位相シフトキーイング）の少なくとも１つを備える変調方式にしたがって変調されている、請求項５記載の装置。
【請求項９】
高次の信号の立体配座ビットを線形ブロックコードに対応するパリティチェックマトリックスのビットノードにマップするステップを備え、
前記信号の立体配座の、チヤンネルエラーからの特別のエラー保護を必要とする、弱いビットが、少なくとも３つのエッジを有するビットノードにマップされ、前記線形ブロックコードは前記マッピングに基づいて変調される、方法。
【請求項１０】
前記信号の立体配座は、８−ＰＳＫ（位相シフトキーイング）またはＱＰＳＫ（直交位相シフトキーイング）の少なくとも１つを備える、請求項９記載の方法。
【請求項１１】
高次の信号の立体配座ビットを線形ブロックコードに対応するパリティチェックマトリックスのビットノードにマップするように構成された論理を備え、
前記信号の立体配座の、チャネルエラーからの特別のエラー保護を必要とする、弱いビットが、少なくとも３つのエッジを有するビットノードにマップされ、前記線形ブロックコードは前記マッピングに基づいて変調される、受信機。
【請求項１２】
前記信号の立体配座は、８−ＰＳＫ（位相シフトキーイング）またはＱＰＳＫ（直交位相シフトキーイング）の少なくとも１つを備える、請求項１１記載の受信機。
【請求項１３】
メモリ中で互いに隣接しているビットノードのグループに対するエッジの内容を配置するステップと、
メモリ中で互いに隣接しているチェックノードのグループに対するエッジの内容を配置するステップと、
を備える、低密度パリティチェック（ＬＤＰＣ）コードを復号する方法。
【請求項１４】
さらに、単一クロックサイクル中に、ビットノードのグループまたはチェックノードのグループに関係しているエッジ値を検索するためにメモリにアクセスするステップを備える、請求項１３記載の方法。
【請求項１５】
前記メモリは上部エッジ部分と下部エッジ部分とに分割され、前記下部エッジ部分は、程度ｎのビットノードとチェックノードとの間にエッジを含み、前記上部エッジ部分は、ｎよりも大きい程度のビットノードとチェックノードとの間にエッジを含み、ｎは整数である、請求項１３記載の方法。
【請求項１６】
メモリ中で互いに隣接しているビットノードのグループに対するエッジの内容を配置し、メモリ中で互いに隣接しているチェックノードのグループに対するエッジの内容を配置するように構成された回路を備える、低密度パリティチェック（ＬＤＰＣ）コードを復号する装置。
【請求項１７】
前記回路はさらに、単一クロックサイクル中に、ビットノードのグループまたはチェックノードのグループに関係しているエッジ値を検索するためにメモリにアクセスするように構成されている、請求項１６記載の装置。
【請求項１８】
前記メモリは上部エッジ部分と下部エッジ部分とに分割され、前記下部エッジ部分は、程度ｎのビットノードとチェックノードとの間にエッジを含み、前記上部エッジ部分は、ｎよりも大きい程度のビットノードとチェックノードとの間にエッジを含み、ｎは整数である、請求項１６記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信システム、特に、コード化されたシステムに関する。
【０００２】
発明の参考とする文献
本出願は、2002年７月26日出願の米国プロビジョナル特許出願第60/398,760号明細書（発明の名称“Code Design and Implementation Improvements for Low Density Parity Check Codes”）と、2002年８月15日出願の米国プロビジョナル特許出願第60/403,812号明細書（発明の名称“Power and Bandwidth Efficient Modulation and Coding Scheme for Direct Broadcast Satellite and Broadcast Satellite Communications”）と、2002年10月25日出願の米国プロビジョナル特許出願第60/421,505号明細書（発明の名称“Method and System for Generating Low Density Parity Check Code”）と、2002年10月29日出願の米国プロビジョナル特許出願第60/421,999号明細書（発明の名称“Satellite Communications System Utilizing Low Density Parity Check Codes”）と、2002年11月４日出願の米国プロビジョナル特許出願第60/423,710号明細書（発明の名称“Code Design and Implementation Improvements for Low Density Parity Check Codes”
）の35  Ｕ．Ｓ．Ｃ．119(ｅ) による早期出願日の有効性を請求している。
【背景技術】
【０００３】
通信システムは雑音の多い通信チヤンネルを通って信頼のできる通信を確保するためにコード化を使用している。これらの通信チヤンネルは固定容量を有しており、それは理論的上限（シャノン限界として知られている）を規定しているある所定の信号対雑音比（ＳＮＲ）におけるシンボル当たりのビットによって表現される。その結果、コード化設計はこのシャノン限界に近いレートを達成することを目的としている。シャノン限界に近いこのようなコードのクラスの１つはパリティ（ＬＤＰＣ）コードである。
【０００４】
伝統的に、ＬＤＰＣコードは多くの欠点のために広く展開されていない。１つの欠点はＬＤＰＣコード化技術が非常に複雑であることである。その発生器マトリックスを使用するＬＤＰＣコードのコード化は、非常に大きく疎(sparse)でないマトリックスを記憶する必要がある。さらにＬＤＰＣコードは実効的に大きいブロックを必要とし、その結果、ＬＤＰＣコードのパリティチェックマトリックスが疎であっても、これらのマトリックスの記憶について問題がある。構成上の観点から、記憶の問題が実際にＬＤＰＣコードが広がらない重要な理由の１つである。ＬＤＰＣコード実行に対する重要な挑戦はデコーダ中のいくつかの処理エンジン（ノード）間の接続ネットワークをどのように得るのかに係っている。
【０００５】
それ故、簡単なコード化およびデコード処理を使用するＬＤＰＣコード通信システムが必要とされている。また、大きい複雑性を導入することなく高いデータレートをサポートする効率のよいＬＤＰＣコードを使用することが必要とされている。また、ＬＤＰＣエンコーダおよびデコーダの性能を改善することも必要である。また、ＬＤＰＣコード化を行なうための記憶装置の必要な容量を最小にすることも必要である。さらに、ＬＤＰＣデコーダ中の処理ノード間の通信を簡単にする方式が必要とされる。
【発明の概要】
【０００６】
これらおよびその他の要求は本発明によって解決される。本発明よれば構成された低密度パリティチェック（ＬＤＰＣ）コードを生成する方法が提供される。ＬＤＰＣコードの構造は、パリティチェックマトリックスの部分を低い三角形に制限し、および、またはデコーダの処理ノード間の通信が非常に簡単になるようにその他の要求を満足させることにより与えられる。また、その方法は、高次の変調の立体配座(constellation) （８−ＰＳＫ［位相シフトキーイング］）の被害を受けやすいビットに対して余分のエラー保護を与えるように送信されたビットにおけるＬＤＰＣコードの均等ではないエラー保護能力を生成することができる利点がある。さらに、パリティチェックマトリックスは予め記憶された定数およびビットワイズ動作を使用するアルゴリズムにすることができる。
【０００７】
本発明の１特徴によれば、低密度パリティチェック（ＬＤＰＣ）コードを発生する方法が提供される。その方法は、受信された入力メッセージを、ＬＤＰＣコードの発生器マトリックスを使用しないでＬＤＰＣコードのパリティチェックマトリックスだけを使用してＬＤＰＣコードワードに変換し、ＬＤＰＣコードワードを出力する。
【０００８】
本発明の別の特徴によれば、線形ブロックコードのコード化をサポートする方法が提供される。その方法は、高次の信号の立体配座ビットを線形ブロックコードに対応するパリティチェックマトリックスのビットノードにマップするステップを含んでいる。信号の立体配座の被害を受けやすい弱いビットは少なくとも３つのエッジを有するビットノードにマップされる。
【０００９】
本発明の別の特徴によれば、線形ブロックコードのコード化をサポートする方法が提供される。その方法は、高次の信号の立体配座ビットを線形ブロックコードに対応するパリティチェックマトリックスのビットノードにマップするステップを含んでいる。信号の立体配座の弱いビットがもっと信頼性の高いビットより少なくないエッジ数を有するビットノードにマップされる。
【００１０】
本発明の別の特徴によれば、低密度パリティチェック（ＬＤＰＣ）コードを発生する方法が提供され、その方法は、受信された入力メッセージを、ＬＤＰＣコードの発生器マトリックスを使用しないでＬＤＰＣコードのパリティチェックマトリックスだけを使用してＬＤＰＣコードワードに変換するステップを含んでいる。この方法は、外部コードをＬＤＰＣコードワードに供給し、供給された外部コードを有するＬＤＰＣコードワードを出力する。
【００１１】
本発明のさらに別の特徴によれば、低密度パリティチェック（ＬＤＰＣ）コードを発生する方法が提供される。その方法は、メモリ中で互いに隣接しているビットノードのグループに対してエッジの内容を配置する。また、同時にメモリ中で互いに隣接しているチェックノードのグループに対してエッジの内容を配置する。
【００１２】
本発明のさらに別の特徴によれば、低密度パリティチェック（ＬＤＰＣ）コードを発生するシステムが提供され、そのシステムは、受信された入力メッセージを、ＬＤＰＣコードの発生器マトリックスを使用しないでＬＤＰＣコードのパリティチェックマトリックスだけを使用してＬＤＰＣコードワードに変換する手段と、ＬＤＰＣコードワードを出力する手段とを具備している。
【００１３】
本発明のさらに別の特徴によれば、低密度パリティチェック（ＬＤＰＣ）コードを処理する方法が提供される。その方法は、受信されたＬＤＰＣコードをＬＤＰＣコードデコーダによってデコードする。また、その方法は毎回またはいくつかのＬＤＰＣコードデコーダの反復動作後にＬＤＰＣコードデコーダ信号の立体配座ビットメトリック値を反復的に再生する。
【００１４】
本発明のさらに別の特徴、観点、および利点は、多数の特定の実施形態および構成を本発明を実行するときに期待される最良のモードを含めて例示する以下の詳細な説明により容易に明白となるであろう。本発明はまた本発明の技術的範囲を逸脱することなくその他の異なった実施形態が可能であり、そのいくつかの詳細は主々の明白な観点から変更可能である。したがって、図面および明細書の記載は単なる例示であって本発明の技術的範囲を制限するものではない。
【図面の簡単な説明】
【００１５】
【図１】本発明の１実施形態による低密度パリティチェック（ＬＤＰＣ）コードを使用するように構成された通信システムの概略図。
【図２】図１のシステムの例示的な送信機の概略図。
【図３】図１のシステムの例示的な受信機の概略図。
【図４】本発明の１実施形態のスパースパリティチェックマトリックスの概略図。
【図５】図４のマトリックスのＬＤＰＣコードの２部分からなるグラフ図。
【図６】本発明の１実施形態によるサブマトリックスが低い三角形領域に制限されたパリティチェック値を含むスパースパリティチェックマトリックスのサブマトリックスの概略図。
【図７】制限されないパリティチェックマトリックス（Ｈマトリックス）と、図６のようなサブマトリックスを有する制限されたＨマトリックスとの使用しているコード間の特性を示すグラフ図。
【図８】それぞれ図１のシステムで使用されることのできるグレーでない８−ＰＳＫ変調方式とグレーの８−ＰＳＫ変調方式の概略図。
【図９】グレーのラベリングとグレーでないラベリングとを使用するコード間の特性を示すグラフ図。
【図１０】本発明の１実施形態によるグレーでないマッピングを使用するＬＤＰＣデコーダの動作のフロー図。
【図１１】本発明の１実施形態によるグレーのマッピングを使用する図３のＬＤＰＣデコーダの動作のフロー図。
【図１２】本発明の１実施形態によるデコードプロセスにおけるチェックノードとビットノードとの間の相互作用の説明図。
【図１３】本発明の種々の実施形態により生成されたＬＤＰＣコードのシミュレーションを示すグラフ。
【図１４】本発明の種々の実施形態により生成されたＬＤＰＣコードのシミュレーションを示すグラフ。
【図１５】本発明の種々の実施形態により生成されたＬＤＰＣコードのシミュレーションを示すグラフ。
【図１６】本発明の１実施形態によるＬＤＰＣコード化のランダム性を実現するように構成されたアクセスをサポートするように組織されているメモリの上部エッジの概略図。
【図１７】本発明の１実施形態によるＬＤＰＣコード化のランダム性を実現するように構成されたアクセスをサポートするように組織されているメモリの下部エッジの概略図。
【図１８】本発明の１実施形態によるＬＤＰＣコードのコード化およびデコードの処理を行うコンピュータシステムの概略図。
【発明を実施するための形態】
【００１６】
構成された低密度パリティチェック（ＬＤＰＣ）コードを効率よく生成するシステム、方法、およびソフトウエアについて説明する。以下の説明において、本発明の理解を容易にするために説明のために多くの特定の詳細な説明が行われている。しかしながら、本発明はこれらの特定の詳細な構成およびそれと等価な装置によらないで実現することが可能であることは当業者には明白である。別の例において、よく知られた構造および装置は本発明の説明を不必要に不明瞭にすることを避けるためにブロック図の形態で示されている。
【００１７】
図１は、本発明による低密度パリティチェック（ＬＤＰＣ）コードを使用するように構成された通信システムのブロック図である。デジタル通信システム100 は送信機101 を含み、それは通信チヤンネル103 を通って受信機105 に送る信号波形を発生する。このディスクリートな通信システム100 では、送信機101 はメッセージソースを有し、そのメッセージソースは可能なメッセージのディスクリートなセットを生成し、各可能なメッセージは対応する信号波形を有している。これらの信号波形は通信チヤンネル103 によって減衰され、或いはそうでなければ変更される。雑音チヤンネル103 に対抗するためにＬＤＰＣコードが使用される。
【００１８】
送信機101 によって発生されたＬＤＰＣコードは性能損失を生じることなく高速の通信を可能にする。送信機101 から出力されたこれらの構成されたＬＤＰＣコードは、変調方式（例えば８−ＰＳＫ）によるチヤンネルエラーを受けやすいビットノードに少数のチェックノードの割当てを避ける。
【００１９】
このようなＬＤＰＣコードは並列化されたデコードアルゴリズムを有し（ターボコードと異なる）、それは加算、比較、およびテーブル検索のような簡単な演算を含む利点がある。さらに、注意深く設計されたＬＤＰＣコードはエラーフロアの兆候を有しない。
【００２０】
本発明の１実施形態では、送信機101 は比較的簡単なコード化技術を使用してパリティチェックマトリックスに基づいてＬＤＰＣコードを発生し（それはデコード中の効率のよいメモリアクセスを容易にする）、受信機105 と通信する。送信機101 はブロック長が十分な大きさを与える場合には、連結されたターボ＋ＲＳ（リード・ソロモン）コードに代わってＬＤＰＣコードを使用する。
【００２１】
図２は、図１のシステムの例示的な送信機のブロック図である。送信機200 はＬＤＰＣエンコーダ203 を備え、それは情報ソース201 から入力を受取り、受信機105 でエラー補正処理を行うために適している高い冗長度のコード流を出力する。情報ソース201 はディスクリートなアルファベットＸからｋの信号を発生する。ＬＤＰＣコードはパリティチェックマトリックスにより特定される。他方、ＬＤＰＣコードの符号化は通常発生器マトリックスの特定を必要とする。ガウスの消去法を使用してパリティチェックマトリックスから発生器マトリックスを得ることが可能である場合でも、結果的に得られたマトリックスは疎ではなく、大きい発生器マトリックスの記憶は複雑になる。
【００２２】
エンコーダ203 は簡単なコード化技術を使用して変調器205 に対してアルファベットＹから信号を発生する。そのコード化技術はパリティチェックマトリックスに構造を与えることによりパリティチェックマトリックスだけを使用する。特に、マトリックスのある所定の部分を三角形であるように制限することによってパリティチェックマトリックスに制限が与えられる。そのようなパリティチェックマトリックスの構成は図６を参照して後で詳細に記載する。そのような制限の結果として、性能の損失は無視できる程度となり、それ故、魅力的なトレード・オフを与える。
【００２３】
変調器205 はエンコーダ203 からのコード化されたメッセージを送信アンテナ207 へ送られる信号波形にマップし、送信アンテナ207 はこれらの信号波形を通信チヤンネル103 で放射する。したがってコード化されたメッセージは変調されテ送信アンテナ207 に分配される。送信アンテナ207 からの送信は以下説明するように受信機に伝搬する。
【００２４】
図３は、図１のシステムの例示的な受信機のブロック図である。受信機側では受信機300 は送信機200 から受信された信号の復調を行う復調器301 を含んでいる。これらの信号は受信アンテナ303 で受信され、復調される。復調後、受信された信号はデコーダ305 に転送され、そこで、ビットメトリック発生器307 と共にメッセージＸ' を発生することによりもとのソースメッセージを再構成しようと試みる。グレーでないマッピングにより、図１０に詳細に示されているようにデコード処理中にビットメトリック発生器307 はデコーダ305 と確率情報を前後に（反復的に）交換する。その代りに、グレーマッピングが使用される場合には（本発明の１実施形態にしたがって）、ビットメトリック発生器の通過は１回で十分であるが、ビットメトリック発生器が各ＬＤＰＣデコーダの反復動作後に制限された性能の改善を生成する可能性があり、この方法は図１１に詳細に示されている。本発明により提供された利点を認識するために、図４を参照にしてＬＤＰＣコードがどのように発生されるを検査することが有効である。
【００２５】
図４は、本発明の１実施形態によるスパースパリティチェックマトリックスの説明図である。ＬＤＰＣコードは、スパースパリティチェックマトリックスＨ(n-k)xn を有する長い線形のブロックコードである。典型的にブロック長ｎは数千から数万ビットの範囲である。例えば、長さｎ＝８およびレート１／２に対するＬＤＰＣコードに対するパリティチェックマトリックスは図４に示されている。同じコードは図５の２部分により表されるものと等価である。
【００２６】
図５は図４のマトリックスのＬＤＰＣコードの２部分のグラフである。パリティチェックの式は、各チェックノードに対して、全ての隣接するビットのノードの合計（ＧＦ［Ｇａｌｏｉｓフィールド］[2] にわたる）はゼロに等しい。図に示されるように、ビットノードはグラフの左側を占め、予め定められた関係にしたがって１以上のチェックノードと関係している。例えば、チェックノードｍ1 に対応して、ビットノードに関して、次の式
ｎ1 ＋ｎ4 ＋ｎ5 ＋ｎ8 ＝０  が存在する。
【００２７】
受信機303 に戻ると、ＬＤＰＣデコーダ305 はメッセージパスデコーダと考えられ、したがってデコーダ305 はビットノードの値を発見することを目的としている。この作業を行うために、ビットノードとチェックノードは互いに反復的に通信する。この通信の性質について以下説明する。
【００２８】
チェックノードからビットノードへ、各チェックノードは他の隣接するビットノードから来る情報に基づいてそのビットノードの値に関する評価（“意見”）を隣接するビットノードへ与える。例えば、上記の例において、ｎ4 、ｎ5 、ｎ8 の合計がｍ1 に対して０のように見える場合には、ｍ1 はｎ1 に対する指示であり、ｎ1 のその値は０であるべきであると信じられる（ｎ1 ＋ｎ4 ＋ｎ5 ＋ｎ8 ＝０であるからである）。他方、ｍ1 はｎ1 に対する指示であり、ｎ1 のその値は１であるべきであると信じられる。さらに、ソフト決定デコードに対して、信頼性の測定が付加される。
【００２９】
ビットノードからチェックノードへ、各ビットノードは他の隣接するチェックノードから来るフィードバックに基づいてその自分の値に関する評価を隣接するチェックノードへ送る。上記の例において、ｎ1 はただ２つの隣接するチェックノードｍ1 およびｍ3 を有している。ｎ1 の値が恐らく０であることをｍ3 からｎ1 へ来るフィードバックが示した場合には、ｎ1 はｍ1 にｎ1 の自己の値の評価が０であることを通知する。ビットノードが２より多くの隣接するチェックノードを有する場合に対して、ビットノードは、そのチェックノードに対する決定を報告する前に、それが通信する他の隣接するチェックノードから来るフィードバックについての主投票（ソフト決定）を行う。上記のプロセスは、全てのビットノードが正しいと考えられるまで反復され（すなわち、全てのパリティチェックの式が満足される）か、或いは予め定められた反復の最大数に到達するまで反復され、それによってデコードの故障が宣言される。
【００３０】
図６はスパースパリティチェックマトリックスのサブマトリックスを示す図であり、それにおいて、サブマトリックスは本発明の１実施形態による低い三角形領域に制限されたパリティチェック値を有している。前述のように、エンコーダ203 （図２の）はパリティチェックマトリックスの低い三角形領域の値を制限することによって簡単なコード化技術を使用することができる。本発明の１実施形態によれば、パリティチェックマトリックスに与えられる制限は次のような形態である。  
Ｈ(n-k)xn ＝［Ａ(n-k)xk Ｂ(n-k)x(n-k) ］
ここで、Ｂは低い三角形である。
【００３１】
任意の情報ブロックｉ＝（ｉ0 ，ｉ1 ，…，ｉk-1 ）がＨC T ＝０を使用し、コードワードｃ＝（ｉ0 ，ｉ1 ，…ｉk-1 ，ｐ0 ，ｐ1 ，…，ｐn-k-1 ）にコード化され、パリティビットを解くために反復される。例えば、
ａ00ｉ0 ＋ａ01ｉ1 ＋…＋ａ0,k-1 ｉk-1 ＋ｐ0 ＝０    ｐ0 を解く
ａ10ｉ0 ＋ａ11ｉ1 ＋…＋ａ1,k-1 ｉk-1 ＋ｂ10ｐ0 ＋ｐ1 ＝０  ｐ1 を解く
ｐ2 ，ｐ3 ，…，ｐn-k-1 に対しても同様である。
【００３２】
図７は制限されないパリティチェックマトリックス（Ｈマトリックス）と図６の制限されたＨマトリックスを利用するコード間の特性を示すグラフである。グラフは２つのＬＤＰＣコード間の比較である。：すなわち、１つは一般的なパリティチェックマトリックスによるものであり、他方は、簡単なコード化のために低い三角形に制限したパリティチェックマトリックスよるものである。このシミュレーションに対しては、変調方式は８−ＰＳＫである。性能損失は０．１ｄＢ以内である。それ故、性能損失は低い三角形のＨマトリックスの制限に基づいて無視される。一方、コード化技術の簡単化における利益は可成りのものである。したがって、低い三角形または行と列の少なくとも一方の交換された上部三角形に等価な任意のパリティチェックマトリックスが同じ目的に対して使用されることができる。
【００３３】
図８の（Ａ）および（Ｂ）はそれぞれグレーでない８−ＰＳＫ変調方式およびグレーの８−ＰＳＫ変調方式を示す図であり、それぞれは図１のシステムで使用されることができる。図８の（Ａ）のグレーでない８−ＰＳＫ変調方式は図３の受信機で使用されて非常に低いフレーム消去レート（ＦＥＲ）を必要とするシステムを提供することができる。この要求はまた図８の（Ｂ）に示されているグレー８−ＰＳＫ変調方式を使用し、ボーズ(Bose)，チャウドリ(Chaudhuri) およびホッケンゲム(Hocquenghem) （ＢＣＨ）のコード、ハミング、マタハリードソロモン（ＲＳ）コードのような外部コードを使用することにより満足されることができる。
【００３４】
その代りに、図８の（Ｂ）のグレーの８−ＰＳＫ変調方式は外部コードにより行われることができる。この方式では、ＬＤＰＣデコーダ305 （図３）と８−ＰＳＫ変調を使用することができるビットメトリック発生器307 との間の反復は必要ない。外部コードが存在しないとき、グレーラベリングを使用するＬＤＰＣデコーダ305 は図９に示され、以下説明されるように以前のエラーフロアを示している。
【００３５】
図９は、図８の（Ａ）および（Ｂ）のグレーとグレーでないラベリングを使用するコード間の性能を示すグラフである。エラーフロアは、ＬＤＰＣデコーダ305 からの正確なフィードバックを仮定し、８−ＰＳＫビットメトリックの再生は既知の２つのビットを有する２つの８−ＰＳＫシンボルがグレーでないラベリングによりさらに離れるためにグレーでないラベリングによりさらに正確になることによって生じる。これは高い信号対雑音比（ＳＮＲ）で動作するときに同様に認められる。それ故、グレー或いはグレーでないラベリングを使用する同じＬＤＰＣコードのエラー漸近線が同じスロープを有している（すなわち、互いに平行）場合でも、グレーでないラベリングのものは任意のＳＮＲで低いＦＥＲを通過する。
【００３６】
他方で、非常に低いＦＥＲを必要としないシステムに対して、ＬＤＰＣデコーダ305 と８−ＰＳＫビットメトリック発生器307 との間の何らかの反復のないグレーラベリングはより適切である。それは毎回のＬＤＰＣデコーダの反復の前の８−ＰＳＫビットメトリックの再生は付加的な複雑性を生じるからである。さらに、グレーラベリングが使用されるとき、ＬＤＰＣデコーダの反復の前の８−ＰＳＫビットメトリックの再生はほんの少しの性能の改善を生じる。前述したように、反復なしのグレーラベリングは外部コードの提供が行われる場合には非常に低いＦＥＲを必要とするシステムに対して使用されることができる。
【００３７】
グレーラベリングとグレーでないラベリングとの間の選択はまたＬＤＰＣコードの特性に依存している。典型的に高い程度のビットまたはチェックノードのほうがグレーラベリングではよい。それは、高い程度のノードに対しては、ＬＤＰＣデコーダ305 から８−ＰＳＫ（または類似の高次変調）ビットメトリック発生器307 への最初のフィードバックはグレーではないラベリングによりより多く劣化されるからである。
【００３８】
８−ＰＳＫ変調（または類似の高次変調）が２進デコーダによって利用されるとき、１つのシンボルの３（またはそれより多くの）ビットが“等しい雑音”で受信されない。たとえばグレーの８−ＰＳＫラベリングにより、シンボルの第３のビットは他の２つのビットよりもデコーダに対して雑音が多いと考えられる。それ故、ＬＤＰＣコード設計は８−ＰＳＫシンボルの“雑音が多い”第３のビットにより表されるビットノードに小さい数のエッジを割当てない。それ故それらのビットは２回ペナルティを与えられることはない。  図１０は本発明の１実施形態によるグレーではないマッピングを使用するＬＤＰＣデコーダの動作のフローチャートである。この方法では、ＬＤＰＣデコーダとビットメトリック発生器は次々に反復動作する。この例では、８−ＰＳＫ変調が使用されるが、同一の原理は他の高次の変調方式にも適用される。このシナリオでは、変調器301 は距離ベクトルｄを出力し、ビットメトリック発生器307 に対する受信された雑音の多いシンボル点と８−ＰＳＫシンボル点との間の距離を示し、それによってベクトル成分は以下のようになることが想定される。  
ｄi ＝−（ＥS ／Ｎ0 ）｛（ｒx −ｓi,x ）2 ＋（ｒy −ｓi,y ）2 ｝  
ｉ＝０，１，…７
８−ＰＳＫビットメトリック発生器307 は演繹的（アプリオリ）確率情報と経験的（アポステリオリ）確率情報を交換するためにＬＤＰＣデコーダ305 と通信し、これはそれぞれｕとａで表される。即ちベクトルｕとａはそれぞれコード化されたビットのログ尤度比の演繹的および経験的確率を表す。
【００３９】
８−ＰＳＫビットメトリック発生器307 は以下のように３ビットの各グループの演繹的尤度比を発生する。最初に、コード化されたビットの外因的な情報が得られる。
【００４０】
ｅj ＝ａj −ｕj     ｊ＝０，１，２  
次に、８−ＰＳＫシンボル確率ｐi   ｉ＝０，１，…，７が決定される。  
* ｙj ＝−ｆ（０，ｅj ）  ｊ＝０，１，２  
ここでｆ（ａ，ｂ）＝ｍａｘ（ａ，ｂ）＋ＬＵＴf （ａ，ｂ）であり、
ＬＵＴf （ａ，ｂ）＝ｌｎ（１＋ｅ -｜a-b ｜）である。  
* ｘj ＝ｙj ＋ｅj     ｊ＝０，１，２  
* ｐ0 ＝ｘ0 ＋ｘ1 ＋ｘ2     ｐ4 ＝ｙ0 ＋ｘ1 ＋ｘ2   
ｐ1 ＝ｘ0 ＋ｘ1 ＋ｙ2     ｐ5 ＝ｙ0 ＋ｘ1 ＋ｙ2   
ｐ2 ＝ｘ0 ＋ｙ1 ＋ｘ2     ｐ6 ＝ｙ0 ＋ｙ1 ＋ｘ2   
ｐ3 ＝ｘ0 ＋ｙ1 ＋ｙ2     ｐ7 ＝ｙ0 ＋ｙ1 ＋ｙ2   
次に、ビットメトリック発生器307 は以下のようにＬＤＰＣデコーダ305 への
入力として、コード化されたビットの演繹的なログ尤度比を決定する。  
【数１】
2010050994.tif 000003
【００４１】
２つよりも多くの変数が帰納的に評価されることができることに注意し、例えば、  
ｆ（ａ，ｂ，ｃ）＝ｆ（ｆ（ａ，ｂ），ｃ）
グレーではないマッピングを使用するＬＤＰＣデコーダ305 の動作について説明する。ステップ1001では、ＬＤＰＣデコーダ305 は次式にしたがって（および図１２のＡに示されているように）第１の反復前にコード化されたビットのログ尤度比ｖを初期化する。  
ｖ n→ki＝ｕn 、ｎ＝０，１，…，Ｎ−１、ｉ＝１，２，…，ｄｅｇ（ビットノードｎ）  
ここでｖ n→kiはビットノードｎからその隣接するチェックノードｋi へ送られるメッセージを示し、ｕn はビットｎの復調器出力を示し、Ｎはコードワードのサイズである。
【００４２】
ステップ1003では、チェックノードｋは更新され、それによって入力ｖは出力ｗを生成する。図１２のＢに示されるように、ｄc の隣接するビットノードからチェックノードｋへ入来するメッセージはｖn1→k ，ｖn2→k ，…ｖ ndc→k により示される。目的はチェックノードｋからｄc の隣接するビットノードへ戻る出力メッセージを計算することである。これらのメッセージはｗ k→n1，ｗ k→n2，…，ｗ k→ndc により示され、ここで、  
ｗ k→ni＝
ｇ（ｖn1→k ，ｖn2→k ，…，ｖni-1→k ，ｖni+1→k ，…，ｖndc →k ）  
関数ｇ（  ）は以下のように規定される。  
ｇ（ａ，ｂ）＝ｓｉｇｎ（ａ）×ｓｉｇｎ（ｂ）×｛ｍｉｎ（｜ａ｜，｜ｂ｜）｝＋ＬＵＴg （ａ，ｂ）  
ここで、
ＬＵＴg （ａ，ｂ）＝ｌｎ（１＋ｅ -｜a+b ｜）−ｌｎ（１＋ｅ -｜a-b ｜）
である。関数ｆと類似して、２よりも多数の変数を有する関数ｇは帰納的に評価されることができる。
【００４３】
次に、デコーダ305 はステップ1205で経験的確率情報（図１２のＣ）を出力し、それによって、
【数２】
2010050994.tif 000004
【００４４】
ステップ1007で、全てのパリティチェックの式が満足されるか否かが決定される。これらのパリティチェックの式が満足されないならば、デコーダ305 はステップ1011のように、８−ＰＳＫビットメトリックとチャンネル入力ｕn を再度導く。次に、ステップ1013のようにビットノードが更新される。図１５に示されているように、チェックノードに隣接するｄv からビットノードｎへ入来するメッセージはｗk1→n 、ｗk2→n 、…ｗ kdv→n により示される。ビットノードｎからの出力メッセージはｄv の隣接するチェックノードへ計算して戻され、このようなメッセージはｖ n→k1、ｖ n→k2、ｖ n→kdv により示され、以下のように
計算される。
【数３】
2010050994.tif 000005
【００４５】
ステップ1009では（全てのパリティチェックの式が満足される場合）デコーダ305 はハード決定を出力する。  
【数４】
2010050994.tif 000006
【００４６】
前述の方法はグレーではないレベリングが使用されるときに適切である。一方、グレーレベリングが実行されるときには、図１１のプロセスが実行される。
【００４７】
図１１は、本発明の１実施形態にしたがってグレーのマッピングを使用している図３のＬＤＰＣデコーダの動作のフローチャートである。グレーレベリングが使用されるとき、それぞれのＬＤＰＣデコーダ反復後に再生されたビットメトリックが公称上の性能改良をもたらすので、ビットメトリックはＬＤＰＣデコーダの前に一度だけ発生されることが有効である。図１０のステップ1001および1003のように、ステップ1101および1103でコード化されたビットのログ尤度比ｖの初期化が実行され、チェックノードが更新される。次に、ビットノードｎはステップ1105のように更新される。その後、デコーダはアポステリオリ確率情報を出力する（ステップ1107）。ステップ1109では、全てのパリティチェックの式が満足されるか否かの決定が行われ、イエスならば、デコーダはハード決定を出力する（ステップ1111）。ノーであるならば、ステップ1103−1107が反復される。
【００４８】
図１３乃至１５は本発明の種々の実施形態にしたがって発生されたＬＤＰＣコードのシミュレーション結果を示したグラフである。特に、図１３乃至１５は高次の変調と、３／４（ＱＰＳＫ、１．４８５ビット／シンボル）、２／３（８−ＰＳＫ、１．９８０ビット／シンボル）、５／６（８−ＰＳＫ、２．４７４ビット／シンボル）のコードレートにおけるＬＤＰＣコードの特性を示している。
【００４９】
２つの通常の方法がチェックノードとビットノードとの間の相互接続を実現するために存在し、それぞれ（１）全体的な並列方法、（２）部分的な並列方法である。全体的な並列アーキテクチャでは、全てのノードとそれらの相互接続が物理的に構成される。このアーキテクチャの利点は速度である。
【００５０】
しかしながら、全体的な並列アーキテクチャは全てのノードとそれらの接続を実現するために大きな複雑性を含んでいる。それ故、全体的な並列アーキテクチャでは、より小さいブロックサイズが複雑性を減少するために必要とされる。その場合、同じクロック周波数に対しては、スループットの比例した減少と幾らかのＦＥＲ対Ｅｓ／Ｎｏ性能の劣化が結果として生じる。
【００５１】
ＬＤＰＣコードを構成する第２の方法は、ノードの総数のサブセットだけを物理的に実現し、コードの全ての“機能的”ノードを処理するために限定された数の“物理的”ノードだけを使用することである。ＬＤＰＣデコーダの動作は非常に簡単に行われることができ、並列に動作されることができるが、設計上のさらなる挑戦は、通信が“ランダムに”分配されたビットノードとチェックノード間で設定される方法の開発である。図３のデコーダ305 は、本発明の１実施形態によれば、この問題を表面的にランダムコードを実現するために構成された方法でメモリをアクセスすることにより解決する。この方法を図１６および１７に関して説明する。
【００５２】
図１６および１７は、本発明の１実施形態にしたがって、ＬＤＰＣコード化のランダム性を実現するために構成されたアクセスをサポートするように組織されているメモリの上部および下部エッジをそれぞれ示している。構成されたアクセスはパリティチェックマトリックスの発生に焦点を合わせることにより正確なランダムコードの性能に妥協せずに実現されることができる。通常、パリティチェックマトリックスはチェックノードとビットノードとの接続により特定されることができる。例えば、ビットノードは３９２のグループに分割される（３９２は例示の目的で示されている）。さらに、例えば程度３の第１のビットノードに接続されるチェックノードがａ、ｂ、ｃの符号を付けられると仮定すると、第２のビットノードに接続されるチェックノードはａ＋ｐ、ｂ＋ｐ、ｃ＋ｐの符号を付
けられ、第３のビットノードに接続されるチェックノードはａ＋２ｐ、ｂ＋２ｐ、ｃ＋２ｐの符号を付けられる。３９２のビットノードの次のグループでは、第１のビットノードに接続されるチェックノードはａ、ｂ、ｃとは異なり、そのためｐの適切な選択では、全てのチェックノードは同一の程度を有する。ランダムな検索がフリー定数（free constant ）にわたって行われ、それによって結果的なＬＤＰＣコードはサイクル−４およびサイクル−６フリーである。
【００５３】
前述の構成はチェックノードおよびビットノード処理中のメモリアクセスを容易にする。２部分グラフのエッジの値はランダムアクセスメモリ（ＲＡＭ）のような記憶媒体に記憶されることができる。チェックノードおよびビットノード処理中の正確なランダムなＬＤＰＣコードに対して、エッジの値はランダムな方法で１つずつアクセスされる必要があることに注意する。しかしながら、このようなアクセス方式は高いデータレートのアプリケーションに対しては非常に遅くなる。図１６および１７のＲＡＭは１つの方法によって１クロックサイクルにおいて関連するエッジの大きいグループで組織され、したがってこれらの値は“共に”メモリに位置付けられる。実際には、正確なランダムコードでさえも、チェックノードのグループ（およびそれぞれのビットノード）では、関連するエッジはＲＡＭ中で相互に隣接して位置されることができるが、ビットノードのグループ（それぞれのチェックノード）に隣接する関連するエッジはＲＡＭ中にランダムに分散されることが観察される。それ故、本発明では“トゲザネス”（togetherness）はパリティチェックマトリックス自体の設計から生じる。即ち、チェックマトリックス設計はビットノードとチェックノードのグループに対する関連するエッジがＲＡＭ中で共に同時に位置されることを確実にする。
【００５４】
図１６および１７で見られるように、各ボックスはエッジの値を含んでおり、これは多数のビット（例えば６）である。エッジＲＡＭは本発明の１実施形態にしたがって２つの部分、即ち上部エッジＲＡＭ（図１６）と下部エッジＲＡＭ（図１７）とに分割される。下部エッジＲＡＭは例えば程度２のビットノードとチェックノードとの間にエッジを含んでいる。上部エッジＲＡＭは２よりも大きい程度のビットノードとチェックノードとの間にエッジを含んでいる。それ故、チェックノード毎に、２つの隣接エッジは下部ＲＡＭに記憶され、残りのエッジは上部エッジＲＡＭに記憶される。
【００５５】
前述の例の説明を続けると、３９２のビットノードと３９２のチェックノードのグループは一度の処理で選択される。３９２のチェックノード処理では、ｑの連続的な行が上部エッジＲＡＭからアクセスされ、２つの連続的な行が下部エッジＲＡＭから選択される。この例では、ｑ＋２は各チェックノードの程度である。ビットノード処理では、３９２のビットノードのグループが程度２を有するならば、それらのエッジは下部エッジＲＡＭの２つの連続する行中に位置される。ビットノードが程度ｄ＞２を有するならば、それらのエッジは上部エッジＲＡＭの幾つかのｄ行に位置される。これらのｄ行のアドレスは読取専用メモリ（ＲＯＭ）のような不揮発性メモリ中に記憶されることができる。１つの行のエッジは３９２のビットのノードの第１のエッジに対応し、別の行のエッジは３９２ビッ
トのノードの第２のエッジに対応する。さらに各行に対しては、３９２のグループの第１のビットノードに属すエッジの列インデックスもまたＲＯＭに記憶されることができる。第２、第３等のビットノードに対応するエッジは“ラップアラウンド”方法でスタート列のインデックスにしたがう。例えば行のｊ番目のエッジが第１のビットノードに属すならば、（ｊ＋１）番目のエッジは第２のビットノードに属し、（ｊ＋２）番目のエッジは第３のビットノードに属し、（ｊ−１）番目のエッジは第３９２のビットノードに属している。
【００５６】
（図１６および１７に示されている）前述の組織により、メモリアクセスの速度はＬＤＰＣコード化中に非常に強化される。
【００５７】
図１８は本発明にしたがって実施形態が構成されることができるコンピュータシステム1500を示している。このコンピュータシステム1500は情報を通信するためのバス1501またはその他の通信機構と、情報を処理するためにバス1501に結合されたプロセッサ1503とを含んでいる。コンピュータシステム1500はまたランダムアクセスメモリ（ＲＡＭ）等の主メモリ1505、またはプロセッサ1503により行われる情報および命令を記憶するためにバス1501に結合されている他のダイナミックな記憶装置を含んでいる。主メモリ1505はまたプロセッサ1503により行われる命令を実行するときに一時的に変数または他の中間情報を記憶するために使用されることもできる。コンピュータシステム1500はさらにプロセッサ1503の静止情報および命令を記憶するためにバス1501に結合される読取専用メモリ（ＲＯＭ）1507またはその他の静的記憶装置を含んでいる。磁気ディスクまたは光ディスク等の記憶装置1509は付加的に情報および命令を記憶するためにバス1501へ結合
される。
【００５８】
コンピュータシステム1500は情報をコンピュータユーザへ表示するためにバス1501により、陰極線管（ＣＲＴ）、液晶ディスプレイ、アクチブマトリックスディスプレイ、またはプラズマディスプレイ等のディスプレイ1511へ結合されてもよい。文字数字およびその他のキーを含んでいるキーボードのような入力装置1513はプロセッサ1503へ情報およびコマンド選択を通信するためにバス1501へ結合されている。別のタイプのユーザ入力装置は指令情報およびコマンド選択をプロセッサ1503へ通信し、ディスプレイ1511上のカーソル移動を制御するためにマウス、トラックボール、またはカーソル指令キー等のカーソル制御装置1515である。
【００５９】
本発明の１実施形態にしたがって、ＬＤＰＣコードの発生は主メモリ1505中に含まれている命令の構成を実行するプロセッサ1503に応答してコンピュータシステム1500により行われる。このような命令は別のコンピュータの読取可能な媒体から記憶装置1509のような主メモリ1505に読取られることができる。主メモリ1505中に含まれる命令の構成の実行はプロセッサ1503にここで説明されているプロセスステップを実行させる。多処理構成において１以上のプロセッサは主メモリ1505中に含まれている命令を実行するために使用されてもよい。別の実施形態では、ハードワイヤ回路が本発明の実施形態を構成するためにソフトウェア命令の代わりにまたはそれと組合わせて使用されてもよい。したがって、本発明の実施形態はハードウェア回路のとソフトウェアの任意の特定の組合わせに限定されない。
【００６０】
コンピュータシステム1500はまたバス1501に結合された通信インターフェース1517を含んでいる。通信インターフェース1517はローカルネットワーク1521に接続されるネットワークリンク1519に結合されて２方向データ通信を行う。例えば通信インターフェース1517はデジタル加入者ライン（ＤＳＬ）カードまたはモデム、統合サービスデジタル網（ＩＳＤＮ）カード、ケーブルモデムまたはデータ通信接続を対応するタイプの電話線に行う電話機のモデムであってもよい。別の例として、通信インターフェース1517は互換性のあるＬＡＮに対してデータ通信接続を行うために（例えばイーサネット（登録商標）または非同期転送モデル（ＡＴＭ）ネットワーク用の）構内ネットワーク（ＬＡＮ）カードであってもよい。無線リンクもまた構成されることができる。任意のこのような構成では、通信インターフェース1517は種々のタイプの情報を表すデジタルデータ流を伝送する電
気的、電磁的または光信号を送信し、受信する。さらに、通信インターフェース1517はユニバーサルシリアルバス（ＵＳＢ）インターフェース、ＰＣＭＣＩＡ（パーソナルコンピュータメモリカード国際協会）インターフェース等のような周辺インターフェース装置を含むことができる。
【００６１】
ネットワークリンク1519は典型的に１以上のネットワークを通してデータ通信を他のデータ装置へ提供する。例えばネットワークリンク1519はローカルネットワーク1521を介してホストコンピュータ1523への接続を行い、これはネットワーク1525（例えば広域網（ＷＡＮ）または“インターネット”として普通に呼ばれているグローバルパケットデータ通信ネットワーク）またはサービスプロバイダにより動作されるデータ装置への接続を行う。構内ネットワーク1521およびネットワーク1525の両者は情報および命令を伝送するために電気的、電磁的または光信号を使用する。種々のネットワークを通る信号およびネットワークリンク1519上および通信インターフェース1517を通る信号はデジタルデータをコンピュータシステム1500により通信し、情報および命令を伝送する例示的な形態は搬送波である。
【００６２】
コンピュータシステム1500は、ネットワーク、ネットワークリンク1519、通信インターフェース1517を通してメッセージを送信し、プログラムコードを含むデータを受信することができる。インターネットの例では、サーバ（図示せず）はネットワーク1525、構内ネットワーク1521、通信インターフェース1517を通して本発明の１実施形態を実行するためのアプリケーションプログラムに属すリクエストされたコードを送信する。プロセッサ1503は受信しながら送信されたコードを実行および／または後に実行するために記憶装置159 または他の不揮発性記憶装置に記憶する。この方法では、コンピュータシステム1500は搬送波の形態のアプリケーションコードを獲得する。
【００６３】
ここで使用される用語“コンピュータの読取可能な媒体”は実行のためプロセッサ1503へ命令を与えることに関係する任意の媒体を示している。このような媒体は多くの形態を取り、不揮発性媒体、揮発性媒体、伝送媒体を含むがそれに限定されない。不揮発性媒体は、例えば記憶装置1509のような光学または磁気ディスクを含んでいる。揮発性媒体は主メモリ1505のようなダイナミックメモリを含んでいる。伝送媒体はバス1501を構成しているワイヤを含めて、同軸ケーブル、銅線、または光ファイバを含んでいる。伝送媒体はまた無線周波数（ＲＦ）および赤外線（ＩＲ）データ通信中に発生されるような音響、光または電磁波の形態を取ることができる。コンピュータの読取可能な媒体の通常の形態は、例えばフロッピー（登録商標）ディスク、フレキシブルディスク、ハードディスク、磁気テープ、任意の他の磁気媒体、ＣＤ−ＲＯＭ、ＣＤＲＷ、ＤＶＤ、任意の他の光媒体、パンチカード、ペーパーテープ、光マークシート、穴のパターンまたは他の光学的に認識可能な指標を有する任意の他の物理的媒体、ＲＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、フラッシュＥＰＲＯＭ、任意の他のメモリチップまたはカートリッジ、搬送波またはコンピュータが読取可能な任意の他の媒体を含んでいる。
【００６４】
コンピュータの読取可能な媒体の種々の形態は実行命令をプロセッサに与えることを含んでいてもよい。例えば、本発明の最小部分を実行するための命令は最初は遠隔コンピュータの磁気ディスクに位置されてもよい。このようなシナリオでは、遠隔コンピュータは命令を主メモリにロードし、モデムを使用して電話線によって命令を送信する。ローカルコンピュータシステムのモデムは電話線でデータを受信し、赤外線送信機を使用してそのデータを赤外線信号に変換し、その赤外線信号をパーソナルデジタルアシスタンス（ＰＤＡ）およびラップトップのようなポータブルコンピュータ装置へ送信する。ポータブルコンピュータ装置の赤外線検出器は赤外線信号により伝送された情報および命令を受信し、そのデータをバスに供給する。バスはそのデータを主メモリに伝送し、そこからプロセッ
サは命令を検索し実行する。主メモリにより受信された命令はプロセッサによる実行される前または後に随意選択的に記憶装置に記憶される。
【００６５】
以上説明したように、本発明の種々の実施形態はエンコーダおよびデコーダを簡単にするために構成された低密度パリティチェック（ＬＤＰＣ）コードを発生する方法を提供する。ＬＤＰＣコードの構造はパリティチェックマトリックスを低い三角形であるように限定することにより与えられる。また、（８−ＰＳＫ（位相シフトキーイング）のような）高次の変調コンステレーションのさらに脆弱なビットに対して特別のエラー保護を行うために、送信されたビットにＬＤＰＣコードの不均一なエラー保護能力を有効に使用することができる。さらに、パリティチェックマトリックスは予め記憶された定数とビット単位のる動作を使用してアルゴリズム的に発生されることができる。ＬＤＰＣの効率のよいデコードはチェックノードからメモリの連続的なスロットにおけるパリティチェックマトリ
ックスのビットノードまでの連続的なエッジを表す情報を記憶することによって行われることができる。前述の方法は性能を犠牲にせずに複雑性を有効に減少させる。
【００６６】
本発明を多くの実施形態および構成と共に説明したが、本発明はそれに限定されるものではなく、種々の明白な変形および均等な構成は特許請求の範囲に記載された本発明の技術的範囲内に含まれるべきものである。
【図１】
2010050994.tif 000007
【図２】
2010050994.tif 000008
【図３】
2010050994.tif 000009
【図４】
2010050994.tif 000010
【図５】
2010050994.tif 000011
【図６】
2010050994.tif 000012
【図７】
2010050994.tif 000013
【図８】
2010050994.tif 000014
【図９】
2010050994.tif 000015
【図１０】
2010050994.tif 000016
【図１１】
2010050994.tif 000017
【図１２】
2010050994.tif 000018
【図１３】
2010050994.tif 000019
【図１４】
2010050994.tif 000020
【図１５】
2010050994.tif 000021
【図１６】
2010050994.tif 000022
【図１７】
2010050994.tif 000023
【図１８】
2010050994.tif 000024