(57)【要約】【課題】電源投入時に急峻なスルーレートを持つ電圧波形が電源のノードに与えられた場合であっても、誤動作しないＥＳＤ保護回路を提供する。【解決手段】電源とグランドとの間の電圧差を検出する第１のトリガ回路と、第１のトリガ回路の出力信号が第１の閾値電圧に到達した時点で保持する第１のラッチ回路と、第１のラッチ回路の出力信号に応じて、電源とグランドとの間を導通させるか否かを制御する導通制御回路と、第１のトリガ回路の出力信号とグランドとの間の電圧差が第２の閾値電圧に到達したか否かを検出する第２のトリガ回路と、第２のトリガ回路の出力信号が第２の閾値電圧に到達した時点で保持する第２のラッチ回路と、第２のラッチ回路の出力信号に応じて、第１のラッチ回路の出力信号のレベルを制御する電圧制御回路とを備える。第１の閾値電圧は、通常動作時の電源電圧とグランドとの間の電圧に設定され、第２の閾値電圧は、通常動作時の電源電圧よりも大きい電圧に設定されている。【選択図】図１
2010050312.tif 000002
【特許請求の範囲】
【請求項１】
電源とグランドとの間の電圧差を検出して、第１の検出信号を出力する第１のトリガ回路と、
前記第１の検出信号が、あらかじめ設定された第１の閾値電圧に到達した時点で該第１の検出信号を保持し、第１の制御信号として出力する第１のラッチ回路と、
前記第１の制御信号に応じて、電源とグランドとの間を導通させるか否かを制御する導通制御回路と、
前記第１の検出信号とグランドとの間の電圧差が、あらかじめ設定された第２の閾値電圧に到達したか否かを検出し、第２の検出信号を出力する第２のトリガ回路と、
前記第２の検出信号が、前記第２の閾値電圧に到達した時点で該第２の検出信号を保持し、第２の制御信号として出力する第２のラッチ回路と、
前記第２の制御信号に応じて、前記第１の制御信号のレベルを制御する電圧制御回路とを備え、
前記第１の閾値電圧は、通常動作時の電源電圧とグランドとの間の電圧に設定され、前記第２の閾値電圧は、通常動作時の電源電圧よりも大きい電圧に設定されていることを特徴とするＥＳＤ保護回路。
【請求項２】
前記第２のトリガ回路は、前記第１の検出信号とグランドとの間に直列に接続されたダイオード列と、ダイオード接続状態のＮ型ＭＯＳトランジスタとを備え、
前記ダイオード列は、前記第１の検出信号から前記Ｎ型ＭＯＳトランジスタのドレインに向かって１以上のダイオードが直列に接続されたものであり、
前記Ｎ型ＭＯＳトランジスタのゲートは、該Ｎ型ＭＯＳトランジスタのドレインに接続されていることを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記第２のラッチ回路は、直列に接続された第２の複数のインバータと、電源と前記第２の複数のインバータのうちの初段のインバータとの間に接続された第２のＰ型ＭＯＳトランジスタとを備え、
前記第２のＰ型ＭＯＳトランジスタのゲートには、前記第２の複数のインバータのうちの、前記第２の検出信号と同極性の信号を出力するインバータの出力信号が入力されていることを特徴とする請求項１または２に記載のＥＳＤ保護回路。
【請求項４】
前記電圧制御回路は、前記第１の制御信号とグランドとの間に接続された第２のＮ型ＭＯＳトランジスタであり、前記第２のＮ型ＭＯＳトランジスタのゲートには、前記第２の複数のインバータのうちの最終段のインバータの出力信号が入力されていることを特徴とする請求項３に記載のＥＳＤ保護回路。
【請求項５】
前記第１のトリガ回路は、電源とグランドとの間に直列に接続されたＣＲ回路であることを特徴とする請求項１〜４のいずれかに記載のＥＳＤ保護回路。
【請求項６】
前記第１のラッチ回路は、直列に接続された第１の複数のインバータと、電源と前記第１の複数のインバータのうちの初段のインバータとの間に接続された第１のＰ型ＭＯＳトランジスタとを備え、
前記第１のＰ型ＭＯＳトランジスタのゲートには、前記第１の複数のインバータのうちの、前記第１の検出信号と同極性の信号を出力するインバータの出力信号が入力されていることを特徴とする請求項１〜５のいずれかに記載のＥＳＤ保護回路。
【請求項７】
前記導通制御回路は、電源とグランドとの間に接続された第１のＮ型ＭＯＳトランジスタであり、前記第１のＮ型ＭＯＳトランジスタのゲートには、前記第１の複数のインバータのうちの最終段のインバータの出力信号が入力されていることを特徴とする請求項６に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において、静電気放電（ＥＳＤ）から内部回路を保護するＥＳＤ保護回路に関するものである。
【背景技術】
【０００２】
半導体集積回路において、ＥＳＤ保護回路は、寄生バイポーラ素子を使用してＥＳＤサージをグランドへと放電する保護回路と、それをダイオード接続状態のＭＯＳ（金属酸化膜半導体）トランジスタを使用して行う保護回路の２種に大別される。
【０００３】
以下、特許文献１に開示のＥＳＤ保護回路を例に挙げて説明する。図５に示すＥＳＤ保護回路７０は、上述する後者の構成を採用したものであり、トリガ回路２０と、２つのインバータ２２ａ、２２ｂと、ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）２４と、ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）２６とによって構成されている。トリガ回路２０は、容量素子２８と抵抗素子３０とからなるＣＲ回路である。
【０００４】
この保護回路７０では、ＥＳＤの発生時に、トリガ回路２０によってＥＳＤサージが検出され、容量素子２８と抵抗素子３０の積で決定される時定数に相当する期間だけハイレベル（Ｈ）を保持した検出信号（トリガ信号）が出力される。検出信号のＨは、２段のインバータ２２ａ、２２ｂを経てＮＭＯＳ２６のゲートに入力される。その結果、ＥＳＤサージは、電源ＶＤＤから、オン状態のＮＭＯＳ２６を介してグランドＶＳＳへと放電される。
【０００５】
この時、後段のインバータ２２ｂの出力信号がＰＭＯＳ２４のゲートにフィードバックされ、ＰＭＯＳ２４がオフ状態、前段のインバータ２２ａの出力信号はフローティング状態となる（この一連の動作を行う回路をダイナミックラッチと呼ぶ）。これによって、検出信号がローレベル（Ｌ）に戻った後も、前段および後段のインバータ２２ａ、２２ｂの出力は保持され、ＮＭＯＳ２６を介してＥＳＤサージをグランドＶＳＳへと放電し切ることができる。
【０００６】
【特許文献１】米国特許第７０８５１１３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、特許文献１の保護回路７０では、電源投入時に、急峻なスルーレートを持つ電圧波形が電源ＶＤＤのノードに与えられると、トリガ回路２０が、その急峻なスルーレートを持つ電圧波形をＥＳＤサージと誤検出し、保護回路７０が誤動作する場合がある。この場合、上記のようにダイナミックラッチが働くことにより、これ以後、ＮＭＯＳ２６がオン状態を維持し、通常回路動作時に電源ＶＤＤからグランドＶＳＳへと大電流が流れる危険性がある。
【０００８】
本発明の目的は、前記従来技術の問題点を解消し、電源投入時に急峻なスルーレートを持つ電圧波形が電源に与えられた場合であっても、誤動作しないＥＳＤ保護回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、電源とグランドとの間の電圧差を検出して、第１の検出信号を出力する第１のトリガ回路と、
前記第１の検出信号が、あらかじめ設定された第１の閾値電圧に到達した時点で該第１の検出信号を保持し、第１の制御信号として出力する第１のラッチ回路と、
前記第１の制御信号に応じて、電源とグランドとの間を導通させるか否かを制御する導通制御回路と、
前記第１の検出信号とグランドとの間の電圧差が、あらかじめ設定された第２の閾値電圧に到達したか否かを検出し、第２の検出信号を出力する第２のトリガ回路と、
前記第２の検出信号が、前記第２の閾値電圧に到達した時点で該第２の検出信号を保持し、第２の制御信号として出力する第２のラッチ回路と、
前記第２の制御信号に応じて、前記第１の制御信号のレベルを制御する電圧制御回路とを備え、
前記第１の閾値電圧は、通常動作時の電源電圧とグランドとの間の電圧に設定され、前記第２の閾値電圧は、通常動作時の電源電圧よりも大きい電圧に設定されていることを特徴とするＥＳＤ保護回路を提供するものである。
【００１０】
ここで、前記第２のトリガ回路は、前記第１の検出信号とグランドとの間に直列に接続されたダイオード列と、ダイオード接続状態のＮ型ＭＯＳトランジスタとを備え、
前記ダイオード列は、前記第１の検出信号から前記Ｎ型ＭＯＳトランジスタのドレインに向かって１以上のダイオードが直列に接続されたものであり、
前記Ｎ型ＭＯＳトランジスタのゲートは、該Ｎ型ＭＯＳトランジスタのドレインに接続されていることが好ましい。
【００１１】
また、前記第２のラッチ回路は、直列に接続された第２の複数のインバータと、電源と前記第２の複数のインバータのうちの初段のインバータとの間に接続された第２のＰ型ＭＯＳトランジスタとを備え、
前記第２のＰ型ＭＯＳトランジスタのゲートには、前記第２の複数のインバータのうちの、前記第２の検出信号と同極性の信号を出力するインバータの出力信号が入力されていることが好ましい。
【００１２】
また、前記電圧制御回路は、前記第１の制御信号とグランドとの間に接続された第２のＮ型ＭＯＳトランジスタであり、前記第２のＮ型ＭＯＳトランジスタのゲートには、前記第２の複数のインバータのうちの最終段のインバータの出力信号が入力されていることが好ましい。
【００１３】
また、前記第１のトリガ回路は、電源とグランドとの間に直列に接続されたＣＲ回路であることが好ましい。
【００１４】
また、前記第１のラッチ回路は、直列に接続された第１の複数のインバータと、電源と前記第１の複数のインバータのうちの初段のインバータとの間に接続された第１のＰ型ＭＯＳトランジスタとを備え、
前記第１のＰ型ＭＯＳトランジスタのゲートには、前記第１の複数のインバータのうちの、前記第１の検出信号と同極性の信号を出力するインバータの出力信号が入力されていることが好ましい。
【００１５】
また、前記導通制御回路は、電源とグランドとの間に接続された第１のＮ型ＭＯＳトランジスタであり、前記第１のＮ型ＭＯＳトランジスタのゲートには、前記第１の複数のインバータのうちの最終段のインバータの出力信号が入力されていることが好ましい。
【発明の効果】
【００１６】
本発明によれば、電源投入時に、急峻なスルーレートを持つ電圧波形が電源に与えられた場合であっても、誤動作であることを検出して強制的に導通制御回路を非導通状態とする。そのため、一切の誤動作を起こさず、安全な電源投入が保証される。
【発明を実施するための最良の形態】
【００１７】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のＥＳＤ保護回路を詳細に説明する。
【００１８】
図１は、本発明のＥＳＤ保護回路の構成を表す一実施形態の回路図である。同図に示すＥＳＤ保護回路１０は、ＥＳＤから半導体集積回路の内部回路を保護するものであり、保護回路部１２と、制御回路部１４とによって構成されている。
【００１９】
まず、保護回路部１２について説明する。
【００２０】
保護回路部１２は、図５に示す従来のＥＳＤ保護回路７０と同じ構成のものである。すなわち、保護回路部１２は、トリガ回路２０と、直列に接続された２つのインバータ２２ａ、２２ｂと、ＰＭＯＳ２４と、ＮＭＯＳ２６とによって構成されている。
【００２１】
トリガ回路２０は、電源ＶＤＤとグランドＶＳＳとの間に直列に接続された容量素子２８と抵抗素子３０とからなるＣＲ回路である。トリガ回路２０は、電源ＶＤＤとグランドＶＳＳとの間（グランドＶＳＳを基準とする電源ＶＤＤ）の電圧差を検出し、これを第１の検出信号として出力する。ここで、容量素子２８と抵抗素子３０との接続点を内部ノードＮ１とする。
【００２２】
前段のインバータ２２ａは、ＰＭＯＳ２４のドレインとグランドＶＳＳとの間に直列に接続されたＰＭＯＳ３２とＮＭＯＳ３４とによって構成されている。ＰＭＯＳ３２とＮＭＯＳ３４のゲートには、第１の検出信号が入力（内部ノードＮ１が接続）されている。ここで、ＰＭＯＳ３２とＮＭＯＳ３４との接続点、すなわち、インバータ２２ａの出力を内部ノードＮ２とする。
【００２３】
後段のインバータ２２ｂは、電源ＶＤＤとグランドＶＳＳとの間に直列に接続されたＰＭＯＳ３６とＮＭＯＳ３８とによって構成されている。ＰＭＯＳ３６とＮＭＯＳ３８のゲートには、前段のインバータ２２ａの出力信号が入力（内部ノードＮ２が接続）されている。ここで、ＰＭＯＳ３６とＮＭＯＳ３８との接続点、すなわち、インバータ２２ｂの出力を内部ノードＮ３とする。
【００２４】
ＰＭＯＳ２４は、電源ＶＤＤと、前段のインバータ２２ａを構成するＰＭＯＳ３２のソースとの間に接続されている。ＰＭＯＳ２４のゲートには、後段のインバータ２２ｂの出力信号が入力（内部ノードＮ３が接続）されている。ＰＭＯＳ２４のゲートには、複数のインバータのうちの、第１の検出信号と同極性の信号を出力する偶数番目のインバータの出力信号が入力される。
【００２５】
ここで、インバータ２２ａ、２２ｂとＰＭＯＳ２４は、第１の検出信号が、あらかじめ設定された第１の閾値電圧に到達した時点で第１の検出信号を保持し、第１の制御信号として出力する。図示例の場合、内部ノードＮ１が一旦Ｈになると、内部ノードＮ１がＬに戻った後も、内部ノードＮ１がＨの時の内部ノードＮ２，Ｎ３の状態（すなわち、内部ノードＮ２がＬ、かつ、内部ノードＮ３がＨ）を保持するダイナミックラッチを構成する。
【００２６】
第１の閾値電圧は、通常動作時の電源ＶＤＤとグランドＶＳＳとの間の電圧に設定される。図示例の場合、インバータ２２ａの閾値電圧となる。
【００２７】
ＮＭＯＳ２６は、電源ＶＤＤとグランドＶＳＳとの間に接続されている。ＮＭＯＳ２６のゲートには、第１の制御信号が入力（内部ノードＮ３が接続）されている。ＮＭＯＳ２６は、第１の制御信号に応じて、電源ＶＤＤとグランドＶＳＳとの間を導通させるか否かを制御する導通制御回路となる。図示例の場合、第１の制御信号がＨであればＮＭＯＳ２６はオン状態となる。
【００２８】
続いて、制御回路部１４について説明する。
【００２９】
制御回路部１４は、保護回路部１２の動作を制御するものであり、トリガ回路４０と、直列に接続された３つのインバータ４２ａ、４２ｂ、４２ｃと、ＰＭＯＳ４４と、ＮＭＯＳ４６とによって構成されている。
【００３０】
トリガ回路４０は、内部ノードＮ１とグランドＶＳＳとの間に直列に接続されたダイオード列４８と、ダイオード接続状態のＮＭＯＳ５０とによって構成されている。トリガ回路４０は、第１の検出信号とグランドとの間の電圧差が、あらかじめ設定された第２の閾値電圧に到達したか否かを検出し、第２の検出信号を出力する。第２の検出信号は、ダイオード列４８とＮＭＯＳ５０との接続点から出力される。
【００３１】
ダイオード列４８は、内部ノードＮ１からＮＭＯＳ５０のドレインに向かって所定数（１以上）のダイオードが直列に接続されたものである。ＮＭＯＳ５０のゲートは、ＮＭＯＳ５０のドレイン（最終段のダイオードのカソード）に接続されている。
【００３２】
ここで、ダイオード列４８におけるダイオードの段数は、電源ＶＤＤの通常動作時の電圧に応じて適宜決定すべきものである。すなわち、ダイオードの段数は、ダイオード列によって設定される閾値電圧（第２の閾値電圧）Ｘ（Ｖ）が、電源ＶＤＤの通常動作時の電圧よりも高くなるように決定される。閾値電圧Ｘは、ＥＳＤサージの電圧未満であればよいが、例えば、電源ＶＤＤの通常動作時の電圧＋０．３〜０．８Ｖ程度とする。
【００３３】
閾値電圧Ｘと電源ＶＤＤの通常動作時の電圧との電圧差は、電源投入時において、トリガ回路２０が、急峻なスルーレートを持つ電圧波形をＥＳＤサージと誤検出したか否かを検出するマージンとなる。
【００３４】
続いて、１段目のインバータ４２ａはＰＭＯＳ５２とＮＭＯＳ５４とによって構成され、２段目のインバータ４２ｂはＰＭＯＳ５６とＮＭＯＳ５８とによって構成されている。１段目のインバータ４２ａおよび２段目のインバータ４２ｂとＰＭＯＳ４４は、それぞれ、保護回路部１２の前段および後段のインバータ２２ａ、２２ｂとＰＭＯＳ２４と同じ構成のものである。
【００３５】
ＰＭＯＳ４４のゲートには、複数のインバータのうちの、第２の検出信号と同極性の信号を出力する偶数番目のインバータの出力信号が入力される。図示例の場合、２段目のインバータ４２ｂの出力信号が入力されている。
【００３６】
３段目（最終段）のインバータ４２ｃは、ＰＭＯＳ６０とＮＭＯＳ６２とによって構成されている。３段目のインバータ４２ｃは、２段目のインバータ４２ｂと同じ構成のものである。３段目のインバータ４２ｃには、２段目のインバータ４２ｂの出力信号が入力されている。また、３段目のインバータ４２ｃの出力信号は、内部ノードＮ２に接続されるとともに、ＮＭＯＳ４６のゲートに入力されている。
【００３７】
インバータ４２ａ、４２ｂ、４２ｃとＰＭＯＳ４４は、第１の検出信号が、第２の閾値電圧に到達した時点で第２の検出信号を保持し、第２の制御信号として出力する。図示例の場合、第２の検出信号が一旦Ｈになると、第２の検出信号がＬに戻った後も、第２の検出信号がＨの時のインバータ４２ａ、４２ｂ、４２ｃの状態（すなわち、インバータ４２ａ、４２ｃの出力信号がＬ、かつ、インバータ４２ｂの出力信号がＨ）を保持するダイナミックラッチを構成する。
【００３８】
ＮＭＯＳ４６は、内部ノードＮ３とグランドＶＳＳとの間に接続されている。ＮＭＯＳ４６のゲートには、上記の通り、３段目のインバータ４２ｃの出力信号（内部ノードＮ２）が入力されている。ＮＭＯＳ４６は、第２の制御信号に応じて、第１の制御信号のレベルを制御する電圧制御回路となる。図示例の場合、第２の制御信号がＨであればＮＭＯＳ４６はオン状態となり、内部ノードＮ２はＨ、内部ノードＮ３はＬ、ＮＭＯＳ２６はオフ状態となる。
【００３９】
次に、ＥＳＤ発生時のＥＳＤ保護回路１０の動作を説明する。
【００４０】
ＥＳＤ発生時において、保護回路部１２では、トリガ回路２０によってＥＳＤサージが検出されると、トリガ回路２０から、その時定数に相当する期間だけＨの第１の検出信号が出力される。第１の検出信号のＨは、２段のインバータ２２ａ、２２ｂを経てＮＭＯＳ２６のゲートに入力される。その結果、ＮＭＯＳ２６はオン状態となり、ＥＳＤサージは、電源ＶＤＤからＮＭＯＳ２６を介してグランドＶＳＳへと放電される。
【００４１】
この時、ダイナミックラッチにより、後段のインバータ２２ｂの出力信号がＰＭＯＳ２４のゲートにフィードバックされ、ＰＭＯＳ２４がオフ状態、前段のインバータ２２ａの出力信号はフローティング状態となる。これによって、第１の検出信号がＬに戻った後も、前段および後段のインバータ２２ａ、２２ｂの出力は保持され、ＮＭＯＳ２６を介してＥＳＤサージをグランドＶＳＳへと放電し切ることができる。
【００４２】
制御回路部１４では、トリガ回路４０によって内部ノードＮ１とグランドＶＳＳとの間の電圧差が、ダイオード列４８によって設定された閾値電圧Ｘ（Ｖ）を超えているか否かが検出される。その結果、電圧差が閾値電圧Ｘを超えている場合（ＥＳＤ発生時）には、トリガ回路４０からＨの第２の検出信号が出力され、超えていない場合にはＬの第２の検出信号が出力される。
【００４３】
ＥＳＤ発生時において、トリガ回路４０から出力される第２の検出信号のＨは、３段のインバータ４２ａ、４２ｂ、４２ｃを経て反転され、ＮＭＯＳ４６は、そのゲートにＬが入力されてオフ状態となる。ＥＳＤ発生時には、保護回路部１２の内部ノードＮ２はＬ（フローティング）であり、制御回路部１４の最終段のインバータ４２ｃの出力信号のＬによってＬに固定される。また、ＮＭＯＳ４６はオフ状態であるから、内部ノードＮ３のＨは影響を受けない。
【００４４】
一方、ＥＳＤが発生していない場合、トリガ回路４０から出力される第２の検出信号のＬにより、ＮＭＯＳ４６のゲートにはＨが入力されてオン状態となる。ＥＳＤが発生していない場合、保護回路部１２の内部ノードＮ２はＨ、内部ノードＮ３はＬであり、ＰＭＯＳ２４はオン状態、ＮＭＯＳ２６はオフ状態である。そのため、内部ノードＮ２，Ｎ３、ＰＭＯＳ２４、ＮＭＯＳ２６は何ら影響を受けない。
【００４５】
図２は、ＥＳＤサージ発生時のＥＳＤ保護回路の過渡応答特性を表すグラフである。このグラフの縦軸は電源ＶＤＤの電圧（Ｖ）、横軸は時間（ｔ）の経過を表す。このグラフは、グランドＶＳＳを基準として、電源ＶＤＤにＨＢＭ（ヒューマン・ボディ・モデル）で２０００Ｖを印加した場合の、図１に示す本実施形態のＥＳＤ保護回路１０と、図５に示す従来のＥＳＤ保護回路７０の電源ＶＤＤの過渡応答特性をそれぞれ表す。
【００４６】
このグラフに示すように、電源ＶＤＤにＨＢＭで２０００Ｖを印加した場合、本実施形態のＥＳＤ保護回路１０は、従来のＥＳＤ保護回路７０と完全に同一の動作をすることが分かる。すなわち、２０００ＶのＥＳＤサージが電源ＶＤＤに印加された場合であっても、保護回路１０，７０の作用により、電源ＶＤＤの電圧は約２．２Ｖまでしか上昇せず、その後、電源ＶＤＤの電圧は徐々に下降する。
【００４７】
続いて、電源投入時に、急峻なスルーレートを持つ電圧波形が電源ＶＤＤに与えられた場合のＥＳＤ保護回路１０の動作を説明する。
【００４８】
電源投入時において、保護回路部１２では、既に説明した通り、トリガ回路２０が、急峻なスルーレートを持つ電圧波形をＥＳＤサージと誤検出し、誤動作する場合がある。その場合、上記のようにダイナミックラッチが働くことにより、それ以後、ＮＭＯＳ２６がオン状態を維持し続け、通常回路動作時に電源ＶＤＤからグランドＶＳＳへと大電流が流れる危険性がある。
【００４９】
前述の通り、制御回路部１４では、トリガ回路４０によって内部ノードＮ１とグランドＶＳＳとの間の電圧差の検出が行われる。その結果、電圧差が閾値電圧Ｘを超えている場合（ＥＳＤ発生時）には、トリガ回路４０からＨの第２の検出信号が出力され、超えていない場合（急峻なスルーレートを持つ電圧波形をＥＳＤサージと誤検出した場合を含む）にはＬの第２の検出信号が出力される。
【００５０】
急峻なスルーレートを持つ電圧波形をＥＳＤサージと誤検出した場合であっても、トリガ回路４０から出力される第２の検出信号のＬにより、ＮＭＯＳ４６のゲートにはＨが入力され、ＮＭＯＳ４６はオン状態となる。これにより、保護回路部１２の内部ノードＮ２は強制的にＨ、内部ノードＮ３は強制的にＬとされ、ＮＭＯＳ２６はオフ状態となる。そのため、電源投入時における保護回路部１２の誤動作を防止することができる。
【００５１】
図３は、電源投入時の電源における電圧波形を表すグラフである。このグラフの縦軸は電源ＶＤＤの電圧（Ｖ）、横軸は時間（ｔ）の経過を表す。また、図４は、図３に示す電源投入時の電源における電圧波形にともなって、保護回路部１２のＮＭＯＳ２６に流れる電流波形を表すグラフである。このグラフの縦軸はＮＭＯＳ２６に流れる電流（Ａ）、横軸は時間（ｔ）の経過を表す。
【００５２】
図３のグラフは、電源投入時に、電源ＶＤＤに、ＥＳＤ発生時と同等の急峻な電圧波形が与えられ、それ以後、約１．２Ｖの電圧が印加され続ける状態を表す。図４のグラフは、図３に示す電圧波形が電源ＶＤＤに与えられた時の、本実施形態のＥＳＤ保護回路１０の保護回路部１２のＮＭＯＳ２６と、従来のＥＳＤ保護回路７０のＮＭＯＳ２６に流れる電流波形をそれぞれ表す。
【００５３】
図４のグラフに示すように、従来のＥＳＤ保護回路７０では、電源投入時に、電源ＶＤＤに与えられた急峻なスルーレートを持つ電圧波形をＥＳＤサージと誤検出し、ＮＭＯＳ２６がオン状態となって電源ＶＤＤからグランドＶＳＳに電流が放電されている。そして、ＮＭＯＳ２６のオン状態は、電源ＶＤＤが約１．２Ｖとなって安定した後（通常動作時）も維持され、電源ＶＤＤからグランドＶＳＳに電流が流れ続ける。
【００５４】
一方、本実施形態のＥＳＤ保護回路１０では、保護回路部１２が、電源投入時に、電源ＶＤＤに与えられた急峻なスルーレートを持つ電圧波形をＥＳＤサージと誤検出した場合であっても、制御回路部１４の作用によってＮＭＯＳ２６が強制的にオフ状態とされる。そのため、図４のグラフに示すように、電源投入時に、電源ＶＤＤからグランドＶＳＳに電流が流れることはなく、誤動作しない。
【００５５】
以上のように、電源投入時に、急峻なスルーレートを持つ電圧波形が電源ＶＤＤに与えられた場合、従来のＥＳＤ保護回路７０では、これをＥＳＤサージであると誤検出して誤動作する場合がある。これに対し、本実施形態のＥＳＤ保護回路１０では、誤動作を検出して強制的にＮＭＯＳ２６をオフ状態とするため、一切の誤動作を起こさず、安全な電源投入が保証される。
【００５６】
なお、本発明は、図示例の構成に限定されない。保護回路部１２および制御回路部１４におけるトリガ回路やラッチ回路は、図１に示す構成のものに限定されず、同様の機能を果たすことができれば、どのような構成の回路であってもよい。
【００５７】
例えば、トリガ回路２０は、電源ＶＤＤとグランドＶＳＳとの間に、抵抗素子３０と容量素子２８を直列に接続した構成としてもよい。この場合、インバータの段数は、偶数段ではなく奇数段とする。また、図示例では、ラッチ回路として、偶数個のインバータとＰＭＯＳとによって構成されるダイナミックラッチを用いているが、スタティックラッチを用いてもよい。
【００５８】
インバータ４２ｃの出力信号を内部ノードＮ２に接続しているため、ダイナミックラッチによって内部ノードＮ２がフローティングになると、インバータ４２ｃの出力信号に応じて内部ノードＮ２の論理レベルが決定され、インバータ２２ｂにより内部ノードＮ３の論理レベルも決定される。従って、制御回路部１４のＮＭＯＳ４６のドレインを内部ノードＮ３に接続する方が望ましいが、これは必須ではない。
【００５９】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００６０】
【図１】本発明のＥＳＤ保護回路の構成を表す一実施形態の回路図である。
【図２】ＥＳＤサージ発生時のＥＳＤ保護回路の過渡応答特性を表すグラフである。
【図３】電源投入時の電源における電圧波形を表すグラフである。
【図４】図３に示す電源投入時の電源における電圧波形にともなって、保護回路部１２のＮＭＯＳ２６に流れる電流波形を表すグラフである。
【図５】従来のＥＳＤ保護回路の構成を表す一例の概略図である。
【符号の説明】
【００６１】
１０、７０  ＥＳＤ保護回路
１２  保護回路部
１４  制御回路部
２０、４０  トリガ回路
２２ａ、２２ｂ、４２ａ、４２ｂ、４２ｃ  インバータ
２４、３２、３６、４４、５２、５６、６０  ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）
２６、３４、３８、４６、５０、５４、５８、６２  ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）
２８  容量素子
３０  抵抗素子
４８  ダイオード列
【図１】
2010050312.tif 000003
【図２】
2010050312.tif 000004
【図３】
2010050312.tif 000005
【図４】
2010050312.tif 000006
【図５】
2010050312.tif 000007