(57)【要約】【課題】シリアルメモリ装置のランダムアクセスを高速化する。【解決手段】ホストコントローラ（１０）との間でシリアル通信によりコマンド、アドレス及びデータを授受するシリアルメモリ装置（２０）において、ベースアドレス保持回路（２６）は、実効アドレス算出の基準となるベースアドレスを保持する。アドレス演算回路（２５）は、ベースアドレス及びホストコントローラ（１０）から入力されたアドレスに基づいて実効アドレスを算出する。【選択図】図１
2010039503.tif 000002
【特許請求の範囲】
【請求項１】
ホストコントローラとの間でシリアル通信によりコマンド、アドレス及びデータを授受するシリアルメモリ装置であって、
実効アドレス算出の基準となるベースアドレスを保持するベースアドレス保持回路と、
前記ベースアドレス及び前記ホストコントローラから入力されたアドレスに基づいて実効アドレスを算出するアドレス演算回路とを備えている
ことを特徴とするシリアルメモリ装置。
【請求項２】
請求項１のシリアルメモリ装置において、
前記アドレス演算回路は、前記ベースアドレスと前記ホストコントローラから入力されたアドレスとを加算する加算器を備えている
ことを特徴とするシリアルメモリ装置。
【請求項３】
請求項２のシリアルメモリ装置において、
前記ホストコントローラから入力されたアドレスは、２の補数で表されている
ことを特徴とするシリアルメモリ装置。
【請求項４】
請求項１のシリアルメモリ装置において、
前記アドレス演算回路は、前記ホストコントローラから入力されたコマンドに応じて、前記ベースアドレスに前記ホストコントローラから入力されたアドレスを加算したアドレス及び前記ホストコントローラから入力されたアドレスのいずれか一方を実効アドレスとして選択する
ことを特徴とするシリアルメモリ装置。
【請求項５】
請求項１から４のいずれか一つのシリアルメモリ装置において、
前記ベースアドレス保持回路は、前記ホストコントローラから所定のコマンドが入力されたとき、保持内容を、前記アドレス演算回路から出力されたアドレスに更新する
ことを特徴とするシリアルメモリ装置。
【請求項６】
請求項１から５のいずれか一つのシリアルメモリ装置と、
前記シリアルメモリ装置との間でシリアル通信によりコマンド、アドレス及びデータを授受するホストコントローラとを備えている
ことを特徴とする信号処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、ホストコントローラとの間でシリアル通信によりコマンド、アドレス及びデータを授受するシリアルメモリ装置及びそれを備えた信号処理システムに関する。
【背景技術】
【０００２】
信号処理システムを高密度に実装するには、メモリ装置とホストコントローラとを接続する信号線の本数を削減することが有効である。高密度実装の要求に応えるメモリ装置としてシリアルメモリ装置がある。典型的なシリアルメモリ装置のＩＯは単一入力ピン及び単一出力ピンで構成されている。このように、シリアルメモリ装置では、少ピン、小型のパッケージが可能となる。
【０００３】
シリアルメモリ装置は、例えば１００ＭＨｚのシステムクロック信号で動作させることで、８０ｎｓ／バイト（１２．５Ｍバイト／ｓ）でデータ読み出しを行うことができる。すなわち、シリアルメモリ装置は、８ビット又は１６ビットのパラレルデータ端子を備えたパラレルメモリ装置と同等のデータ読み出し速度を実現する。シリアルメモリ装置に関して、アドレスの全ビットの入力を待たずにローアドレスが入力された時点でローデコーダを動作させることにより、データ読み出し速度を高速化しているものがある（例えば、特許文献１参照）。
【特許文献１】特表２００２−５１５６２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
シリアルメモリ装置のデータ読み出し速度は、バースト転送では比較的高速であるが、ランダムアクセスでは低下してしまう。これは、ランダムアクセスでは単位データの読み出しごとにコマンド及びアドレスを入力しなければならないため、オーバーヘッドが大きくなるからである。
【０００５】
メモリ装置に格納された処理コードを読み出して実行する信号処理システムでは、ジャンプ命令などの分岐処理が発生するとメモリ装置へのランダムアクセスが発生する。さらに、メモリ装置にデータも格納されている場合、データ読み出しがコード領域とデータ領域との間で頻繁に入れ替わり、ランダムアクセスが頻発する。したがって、信号処理システムにシリアルメモリ装置を用いると処理速度が低下するおそれがある。
【０００６】
上記問題に鑑み、本発明は、シリアルメモリ装置のランダムアクセスを高速化することを課題とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために次のような手段を講じた。すなわち、ホストコントローラとの間でシリアル通信によりコマンド、アドレス及びデータを授受するシリアルメモリ装置であって、実効アドレス算出の基準となるベースアドレスを保持するベースアドレス保持回路と、前記ベースアドレス及び前記ホストコントローラから入力されたアドレスに基づいて実効アドレスを算出するアドレス演算回路とを備えているものとする。これによると、実効アドレスを算出するためにホストコントローラからベースアドレスとのアドレス差分を入力すればよいため、アドレス入力に要する時間が短縮される。これにより、ランダムアクセス時のオーバーヘッドを低減してランダムアクセスを高速化することができる。
【０００８】
具体的には、前記アドレス演算回路は、前記ベースアドレスと前記ホストコントローラから入力されたアドレスとを加算する加算器を備えている。これによると、単純な加算演算により、ベースアドレス及びホストコントローラから入力されたアドレスから実効アドレスを算出することができる。そして、好ましくは、前記ホストコントローラから入力されたアドレスは、２の補数で表されているものとする。これによると、ベースアドレスを中心とする前後所定範囲内の実効アドレスに高速にアクセスすることができる。
【０００９】
好ましくは、前記アドレス演算回路は、前記ホストコントローラから入力されたコマンドに応じて、前記ベースアドレスに前記ホストコントローラから入力されたアドレスを加算したアドレス及び前記ホストコントローラから入力されたアドレスのいずれか一方を実効アドレスとして選択するものとする。これによると、高速なアドレス入力と従来のアドレス入力とをコマンドによって切り替えることができる。
【００１０】
また、好ましくは、前記ベースアドレス保持回路は、前記ホストコントローラから所定のコマンドが入力されたとき、保持内容を、前記アドレス演算回路から出力されたアドレスに更新するものとする。これによると、ベースアドレスの更新時期を任意に制御することができ、ユーザが所望する場面で高速なアドレス入力を実行することができる。
【発明の効果】
【００１１】
本発明によると、シリアルメモリ装置のランダムアクセスを高速化することができる。そして、シリアルメモリ装置を備えた信号処理システムの処理速度を向上することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。図１は、本発明の一実施形態に係るシリアルメモリ装置及びそれを備えた信号処理システムの構成を示す。ホストコントローラ１０とシリアルメモリ装置２０とは、４ビットの入出力信号ＳＩＯ、システムクロック信号ＳＣＬＫ及びチップセレクト信号ＣＳ＃で接続されている。なお、説明の便宜上、シリアルメモリ装置２０の記憶容量は１６Ｍビットであるとし、２４ビットのアドレスで任意の１ビットが特定されるものとする。
【００１３】
シリアルメモリ装置２０において、クロックカウンタ２１は、チップセレクト信号ＣＳ＃に同期してシステムクロック信号ＳＣＬＫをカウントしてカウント信号ＣＮＴを出力する。制御回路２２は、カウント信号ＣＮＴ、システムクロック信号ＳＣＬＫ及び後述する制御信号ＣＴＬ１を受け、制御信号ＣＴＬ２を出力する。入力バッファ２３は、制御信号ＣＴＬ１及びＣＴＬ２に従って、入出力信号ＳＩＯによってシリアル入力されるコマンド、アドレス及びデータをシステムクロック信号ＳＣＬＫに同期して取り込み、３ビットのコマンド信号ＣＭＤ、２４ビットのアドレス信号ＡＤＲ１及び１６ビットのデータ信号ＤＴ１を出力する。コマンドデコーダ２４は、制御信号ＣＴＬ２に従って、コマンド信号ＣＭＤをデコードして制御信号ＣＴＬ１を出力する。アドレス演算回路２５は、アドレス信号ＡＤＲ１及び後述するアドレス信号ＡＤＲ２を受け、制御信号ＣＴＬ１に従って、これらアドレス信号から実効アドレスを算出して２４ビットのアドレス信号ＡＤＲ３を出力する。ベースアドレス保持回路２６は、実効アドレス算出の基準となるベースアドレスを保持する。また、ベースアドレス保持回路２６は、アドレス信号ＡＤＲ３を受け、制御信号ＣＴＬ１及びＣＴＬ２に従って保持内容をアドレス信号ＡＤＲ３に更新する。フラッシュメモリブロック制御回路２７は、カウント信号ＣＮＴ、制御信号ＣＴＬ２、データ信号ＤＴ１及びアドレス信号ＡＤＲ３を受け、制御信号ＣＴＬ３、１６ビットのデータ信号ＤＴ２及び２４ビットのアドレス信号ＡＤＲ４を出力する。フラッシュメモリブロック２８は、制御信号ＣＴＬ３、データ信号ＤＴ２及びアドレス信号ＡＤＲ４を受けて動作する。出力バッファ２９は、制御信号ＣＴＬ２に従って、フラッシュメモリブロック２８から出力された１６ビットのデータ信号ＤＴ３を取り込み、システムクロック信号ＳＣＬＫに同期して入出力信号ＳＩＯを出力する。
【００１４】
図２は、アドレス演算回路２５及びベースアドレス保持回路２６の構成例を示す。アドレス演算回路２５において、選択回路２５１は、制御信号ＣＴＬ１に従って、アドレス信号ＡＤＲ２及びゼロ信号のいずれか一方を選択する。加算器２５２は、選択回路２５１の出力とアドレス信号ＡＤＲ１を加算してアドレス信号ＡＤＲ３を出力する。すなわち、アドレス演算回路２５は、アドレス信号ＡＤＲ１をそのまま出力するか、又はアドレス信号ＡＤＲ１とアドレス信号ＡＤＲ２との加算結果を出力する。ベースアドレス保持回路２６において、ＮＡＮＤゲート２６１は、制御信号ＣＴＬ１及びＣＴＬ２の否定論理積を出力する。ベースレジスタ２６２にはアドレス信号ＡＤＲ３が入力されている。ベースレジスタ２６２は、ＮＡＮＤゲート２６１の出力がＬレベルになったとき、保持内容をアドレス信号ＡＤＲ３に更新する。すなわち、制御信号ＣＴＬ２にかかわらず、制御信号ＣＴＬ１がＬレベルにドライブされている限りベースアドレスは更新されない。
【００１５】
以上のように構成されたシリアルメモリ装置２０に入力されるコマンドとそれに対応する動作モードは次のとおりである。
【００１６】
【表１】
2010039503.tif 000003
【００１７】
絶対アドレスアクセスは、ホストコントローラ１０から入力される２４ビットのアドレスを実効アドレスとしてフラッシュメモリブロック２８にアクセスする動作モードである。一方、相対アドレスアクセスは、ベースアドレス保持回路２６に保持されているベースアドレスにホストコントローラ１０から入力される８ビットのアドレスを加算したものを実効アドレスとしてフラッシュメモリブロック２８にアクセスする動作モードである。ベースアドレス更新は、フラッシュメモリブロック２８にアクセスするとともにベースアドレス保持回路２６の保持内容を当該実効アドレスに更新する動作モードである。ベースアドレス保持は、フラッシュメモリブロック２８にアクセスするがベースアドレス保持回路２６の保持内容は更新しない動作モードである。以下、データ読み出し時の各動作モードについてタイミングチャートを参照しながら説明する。
【００１８】
《絶対アドレスアクセス》
図３は、絶対アドレスアクセスに係るタイミングチャートである。時刻ｔ１でチップセレクト信号ＣＳ＃がＬレベルにドライブされると、ホストコントローラ１０から絶対アドレスアクセスを示す３ビットのコマンドが入出力信号ＳＩＯとしてシステムクロック信号ＳＣＬＫの１サイクルで入力される。そして、時刻ｔ２から時刻ｔ３にかけて、ホストコントローラ１０から２４ビットのアドレスが４ビットずつに分けて入出力信号ＳＩＯとしてシステムクロック信号ＳＣＬＫの６サイクルをかけて入力される。
【００１９】
入力バッファ２３に２４ビットのアドレスが取り込まれるとアドレス信号ＡＤＲ１が出力される。ここで、制御回路２２及びコマンドデコーダ２４は、シリアルメモリ装置２０を絶対アドレスアクセスさせるための制御信号ＣＴＬ１及びＣＴＬ２を出力している。したがって、選択回路２５１は制御信号ＣＴＬ１に従ってゼロ信号を選択しており、加算器２５２はアドレス信号ＡＤＲ１をアドレス信号ＡＤＲ３としてそのまま出力する。これにより、シリアルメモリ装置２０は、ホストコントローラ１０から入力された２４ビットのアドレスを絶対アドレスとしてフラッシュメモリブロック２８にアクセスすることとなる。
【００２０】
フラッシュメモリブロック２８へのアクセスが開始され、時刻ｔ３から時刻ｔ４までのデータ読み出しに必要なダミーサイクルが経過すると、フラッシュメモリブロック２８からデータ信号ＤＴ３が出力される。そして、時刻ｔ４から時刻ｔ５にかけて１ワード目のデータがＭＳＢから順に４ビットずつに分けて入出力信号ＳＩＯとしてシステムクロック信号ＳＣＬＫの４サイクルをかけて出力される。
【００２１】
入力バッファ２３に取り込まれたアドレスはシリアルクロック信号ＳＣＬＫに同期してカウントアップされており、フラッシュメモリブロック２８には、ホストコントローラ１０から入力されたアドレスが順次カウントアップされて与えられる。このため、１ワード目のデータ出力が終わると、それに続けて、時刻ｔ５から時刻ｔ６にかけて２ワード目のデータが出力される。以後、同様にして３ワード目以降のデータが連続的に出力される。
【００２２】
《相対アドレスアクセス》
図４は、相対アドレスアクセスに係るタイミングチャートである。時刻ｔ１でチップセレクト信号ＣＳ＃がＬレベルにドライブされると、ホストコントローラ１０から相対アドレスアクセスを示す３ビットのコマンドが入力信号ＳＩＯとしてシステムクロック信号ＳＣＬＫの１サイクルで入力される。そして、時刻ｔ２から時刻ｔ３にかけて、ホストコントローラ１０から８ビットのアドレスが４ビットずつに分けて入出力信号ＳＩＯとしてシステムクロック信号ＳＣＬＫの２サイクルをかけて入力される。
【００２３】
入力バッファ２３に８ビットのアドレスが取り込まれるとアドレス信号ＡＤＲ１が出力される。ここで、制御回路２２及びコマンドデコーダ２４は、シリアルメモリ装置２０を相対アドレスアクセスさせるための制御信号ＣＴＬ１及びＣＴＬ２を出力している。したがって、選択回路２５１は制御信号ＣＴＬ１に従ってアドレス信号ＡＤＲ２を選択しており、加算器２５２はアドレス信号ＡＤＲ１とアドレス信号ＡＤＲ２の加算結果をアドレス信号ＡＤＲ３として出力する。これにより、シリアルメモリ装置２０は、ホストコントローラ１０から入力された８ビットのアドレスを、ベースアドレスからの距離を表す相対アドレスとしてフラッシュメモリブロック２８にアクセスすることとなる。ここで、ホストコントローラ１０から入力されるアドレスを２の補数で表すことにより、ベースアドレスから＋１２７〜−１２８の範囲で実効アドレスを算出することができる。なお、時刻ｔ３以降の動作については絶対アドレスアクセスの場合と同様である。
【００２４】
以上のように、相対アドレスアクセスではアドレス入力に要する時間を短縮することができる。すなわち、相対アドレスアクセスを使用することで、シリアルメモリ装置１０のランダムアクセスを高速化することができる。特に、本実施形態に係る信号処理システムがシリアルメモリ装置２０から処理コードを読み出して実行する場合には、ジャンプ命令などを相対アドレスアクセスで記述しておくことにより、信号処理システムの処理速度を向上することができる。
【００２５】
《ベースアドレス更新》
図５は、ベースアドレス更新に係るタイミングチャートである。時刻ｔ１でチップセレクト信号ＣＳ＃がＬレベルにドライブされると、ホストコントローラ１０から相対アドレスアクセスかつベースアドレス更新を示す３ビットのコマンドが入力される。なお、時刻ｔ１以降のコマンド及びアドレスの入力並びにデータの出力に係る動作については上述した相対アドレスアクセスと同じであるため当該動作の説明は省略する。
【００２６】
入力バッファ２３に８ビットのアドレスが取り込まれるとアドレス信号ＡＤＲ１が出力される。これにより、時刻ｔ３で、アドレス演算回路２５はアドレス信号ＡＤＲ３を更新する。コマンドデコーダ２４はベースアドレス更新のための制御信号ＣＴＬ１を出力している。そして、アドレス信号ＡＤＲ３の更新後の時刻ｔ３’で、制御回路２２からベースアドレス更新のための制御信号ＣＴＬ２が出力されると、ベースアドレス保持回路２６は保持内容をアドレス信号ＡＤＲ３に更新する。
【００２７】
なお、絶対アドレスアクセスでもベースアドレス更新が可能である。
【００２８】
《ベースアドレス保持》
図６は、ベースアドレス保持に係るタイミングチャートである。時刻ｔ１でチップセレクト信号ＣＳ＃がＬレベルにドライブされると、ホストコントローラ１０から相対アドレスアクセスかつベースアドレス保持を示す３ビットのコマンドが入力される。なお、時刻ｔ１以降のコマンド及びアドレスの入力並びにデータの出力に係る動作については上述した相対アドレスアクセスと同じであるため当該動作の説明は省略する。
【００２９】
入力バッファ２３に８ビットのアドレスが取り込まれるとアドレス信号ＡＤＲ１が出力される。これにより、時刻ｔ３で、アドレス演算回路２５はアドレス信号ＡＤＲ３を更新する。コマンドデコーダ２４はベースアドレス保持のための制御信号ＣＴＬ１を出力している。したがって、アドレス信号ＡＤＲ３が更新されてもベースアドレス保持回路２６は保持内容を更新しない。
【００３０】
なお、絶対アドレスアクセスでもベースアドレス保持が可能である。
【００３１】
特に、本実施形態に係る信号処理システムの処理コード及びデータがシリアルメモリ装置２０に格納されている場合、処理コードの読み出し時にはベースアドレスを更新し、データの読み出し時にはベースアドレスを保持することで、処理コード実行中に一旦データ領域からデータを読み出して再び処理コード領域から次の処理コードを読み出すときに、相対アドレスアクセスによって当該処理コードの読み出しを高速に行うことができる。
【００３２】
以上、本実施形態によると、シリアルメモリ装置２０のランダムアクセスを高速化することができ、さらには信号処理システムの処理速度を向上することができる。なお、ホストコントローラ１０とシリアルメモリ装置２０とのＩＯは４ビットの入出力信号ＳＩＯに限られず、単一シリアル入力及び単一シリアル出力や２ビットの入出力信号であってもよい。また、シリアルメモリ装置２０はシリアルフラッシュメモリに限定されない。
【産業上の利用可能性】
【００３３】
本発明に係るシリアルメモリ装置は、高速なランダムアクセスを可能にするため、高密度実装が要求されるモバイル型の信号処理システムに有用である。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態に係るシリアルメモリ装置及びそれを備えた信号処理システムの構成図である。
【図２】アドレス演算回路及びベースアドレス保持回路の構成図である。
【図３】絶対アドレスアクセスに係るタイミングチャートである。
【図４】相対アドレスアクセスに係るタイミングチャートである。
【図５】ベースアドレス更新に係るタイミングチャートである。
【図６】ベースアドレス保持に係るタイミングチャートである。
【符号の説明】
【００３５】
１０    ホストコントローラ
２０    シリアルメモリ装置
２５    アドレス演算回路
２５２  加算器
２６    ベースアドレス保持回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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