(57)【要約】【課題】本発明は画像処理装置及び画像出力装置に関し、画像処理速度を高速化することができる画像処理装置及び画像出力装置を提供することを目的としている。【解決手段】画像データを記憶するメモリと、画像データを入力し、指定された書き込み、若しくは読み出しタイミングで画像データを前記メモリに書き込むメモリ制御手段と、該メモリ制御手段への画像データ書き込み、若しくは読み出しタイミングを指定するＣＰＵとを具備し、該ＣＰＵで書き込み、若しくは読み出しタイミングを指定したら、前記メモリ制御手段はＣＰＵを介在させることなく、入力データの前記メモリへの画像データの書き込み、若しくは前記メモリからの画像データの読み出しを行なうように構成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
インクを吐出する複数のノズル列を有するヘッドの各ノズル列に対応して設けられ、各ノズル列毎の画像データを記憶する複数のメモリと、
該複数のメモリの各々に対して設けられ、画像データを入力し、指定された書き込み、若しくは読み出しタイミング及びこれらデータ数で画像データを前記メモリに書き込むメモリ制御手段と、
前記複数のメモリ制御手段への画像データ書き込み、若しくは読み出しタイミング及びデータ数を指定する１つのＣＰＵと、を有し、
前記ＣＰＵは、画像データの書き込みに際し、書き込む画像データをライン単位で振り分けて、前記複数のメモリのいずれかへ選択的に書き込むことを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像処理装置及び画像出力装置に関し、更に詳しくは画像処理をハードウェアで実行することにより、ＣＰＵの負荷を軽減し、処理の高速度化を図った画像処理装置及び画像出力装置に関する。
【背景技術】
【０００２】
近年、ディジタル画像データを受けてフルカラー印刷を行なうことができるプリンタが用いられるようになっている。ディジタル画像データは、内部のＣＰＵで画像処理され、例えばインクジェットヘッドから記録紙にフルカラー印刷が行われる。その分解能も、３００ｄｐｉ以上のものが使用されてきている。
【０００３】
更に、１ライン分の画像を同時に印刷するラインヘッドが提案されている。従って、一度に印刷するために必要な画像データの量は、大幅に増加し、それを作成するための処理装置の負荷も大きくなってきている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の技術は、各色のヘッド取り付け位置による印画位置ずれ、印画方法、ヘッドノズル間隔等の条件による前記画像データの処理をＣＰＵで行なっているので、ＣＰＵの負担が大きく、画像処理速度がＣＰＵの処理速度にひきずられて遅くなるという問題があった。
【０００５】
また、高画質化の追求によるヘッドの多ノズル化に起因して処理速度が低下してしまうという問題があった。
【０００６】
本発明はこのような課題に鑑みてなされたものであって、画像処理速度を高速化することができる画像処理装置及び画像出力装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明の目的は、以下の各発明により達成される。
【０００８】
１．画像データを記憶するメモリと、画像データを入力し、指定された書き込み、若しくは読み出しタイミング及びこれらデータ数で画像データを前記メモリに書き込むメモリ制御手段と、該メモリ制御手段への画像データ書き込み、若しくは読み出しタイミング及びデータ数を指定するＣＰＵとを具備し、該ＣＰＵは、前記メモリから画像データを読み出すに際し、読み出し開始ラインのアドレスと、読み出しのライン間隔及び複数ライン分の読み出しデータ数を設定することで、複数ラインをライン間隔を空けて印字し、次に空きラインを埋めていく印字方式に対応するデータ読み出しを行なうことを特徴とする画像出力装置。
【０００９】
２．インクを吐出する複数のノズル列を有するヘッドの各ノズル列に対応して設けられ、各ノズル列毎の画像データを記憶する複数のメモリと、該複数のメモリの各々に対して設けられ、画像データを入力し、指定された書き込み、若しくは読み出しタイミング及びこれらデータ数で画像データを前記メモリに書き込むメモリ制御手段と、前記複数のメモリ制御手段への画像データ書き込み、若しくは読み出しタイミング及びデータ数を指定する１つのＣＰＵと、を有し、前記ＣＰＵは、画像データの書き込みに際し、書き込む画像データをライン単位で振り分けて、前記複数のメモリのいずれかへ選択的に書き込むことを特徴とする画像処理装置。
【発明の効果】
【００１０】
１．画像データを記憶するメモリと、画像データを入力し、指定された書き込み、若しくは読み出しタイミング及びこれらデータ数で画像データを前記メモリに書き込むメモリ制御手段と、該メモリ制御手段への画像データ書き込み、若しくは読み出しタイミング及びデータ数を指定するＣＰＵとを具備し、該ＣＰＵは、前記メモリから画像データを読み出すに際し、読み出し開始ラインのアドレスと、読み出しのライン間隔及び複数ライン分の読み出しデータ数を設定することで、複数ラインをライン間隔を空けて印字し、次に空きラインを埋めていく印字方式に対応するデータ読み出しを行なうことにより、ＣＰＵはラスタデータで書かれた前記メモリから読み出し開始ラインのアドレスと、読み出しのライン間隔及び複数ライン分の読み出しデータ数を設定することで、複数ラインをライン間隔を空けて印字し、次に空きラインを埋めていく印字方式に対応するデータ読み出しを行ない、後はＣＰＵを除いた回路でプリンタ等の出力装置に出力することができる。
【００１１】
２．インクを吐出する複数のノズル列を有するヘッドの各ノズル列に対応して設けられ、各ノズル列毎の画像データを記憶する複数のメモリと、該複数のメモリの各々に対して設けられ、画像データを入力し、指定された書き込み、若しくは読み出しタイミング及びこれらデータ数で画像データを前記メモリに書き込むメモリ制御手段と、前記複数のメモリ制御手段への画像データ書き込み、若しくは読み出しタイミング及びデータ数を指定する１つのＣＰＵと、を有し、前記ＣＰＵは、画像データの書き込みに際し、書き込む画像データをライン単位で振り分けて、前記複数のメモリのいずれかへ選択的に書き込むことにより、メモリ制御手段を、複数のメモリの各々に対して設けたので、複数のメモリで並列処理することが可能となり、多ノズルとなった場合でも高速処理が行える。
【００１２】
このように、本発明によれば、画像処理速度を高速化することができる画像処理装置及び画像出力装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明装置の全体構成例を示すブロック図である。
【図２】本発明の要部の一実施の形態例を示すブロック図である。
【図３】データ振り分け部の一実施の形態例を示すブロック図である。
【図４】データ振り分けＬＵＴのビット構成を示す図である。
【図５】余白挿入部の動作説明図である。
【図６】デュアルポートメモリ動作の説明図である。
【図７】メモリバンクがリング状にリード／ライト動作する例を示す図である。
【図８】長いラインヘッドの処理動作の説明図である。
【図９】印字ヘッドの走査方向の説明図である。
【図１０】縦横変換の説明図である。
【図１１】メモリ容量を示す模式図である。
【図１２】４ライン間隔を２個張り付けたヘッドのノズル面模式図である。
【図１３】各ノズルのスキャン毎の印画位置を示す模式図である。
【図１４】多ノズルヘッドの構成図である。
【図１５】４ライン間隔を２個直列に張り付けたヘッドのノズル面模式図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施の形態例を詳細に説明する。
【００１５】
図１は本発明装置の全体構成例を示すブロック図で、プリンタに適用した場合を示している。図において、１はメカニック部分の制御や、本発明に係る画像転送制御を行なうＣＰＵ、２は該ＣＰＵ１からの何段目から何行置きに読み出すかという指令を受けて、デュアルポートＲＡＭ３の読み出しタイミングを制御すると共に、インタフェースコントロール用バッファＲＡＭ５から画像データの振り分け制御を行ないながら、デュアルポートＲＡＭ３に書き込み制御を行なう振り分けメモリアクセス部である。該振り分けメモリアクセス部２は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒｒａｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）で構成されている。
【００１６】
３は前述した画像データの書き込みと読み出しが同時に行えるデュアルポートメモリで、本発明を特徴付ける部分で、例えばＲＡＭが用いられる。該デュアルポートＲＡＭ３は読み出し用に２ブロック（バンク）、書き込み用に１ブロック（バンク）の少なくとも３ブロック構成となっている。４はプログラムを記憶する主メモリ、５は入力されるインタフェースより入力された画像データを一時保持するバッファＲＡＭである。６は振り分けメモリアクセス部２から与えられるＹ，Ｍ，Ｃ，Ｋ各濃淡データをインクジェット用ラインヘッドの並びに合わせる縦横変換を行なうデータ展開部である。該データ展開部６もＦＰＧＡで構成される。７はデータ展開部６の出力を受けるラインヘッドを持つキャリッジである。
【００１７】
８は各種入出力と接続されるＩ／Ｏ拡張処理やエンコーダ信号処理を行なう信号処理部、９は該信号処理部８と接続されるキャリッジ用ディジタルＤＣサーボ、１０は同じく信号処理部８と接続される送り用ディジタルＤＣサーボ、１１はキーマトリクスを具備しＬＣＤ駆動を行なう操作部である。このように構成されたシステムの動作を説明すれば、以下の通りである。
【００１８】
入力された画像データは、バッファＲＡＭ５で一時保持され、振り分けメモリアクセス部２を介してデュアルポートＲＡＭ３に書き込まれる。このような画像データ書き込み処理を繰り返すことにより、デュアルポートＲＡＭ３には画像データが順次記憶されていく。
【００１９】
デュアルポートＲＡＭ３に画像データが記憶されたら、ＣＰＵ１は読み出しブロックから画像データを読み出し、データ展開部６はラインヘッドの構成にあった縦横変換（ＸＹ変換）を行ない、キャリッジ７に出力する。キャリッジ７は、記録紙（図示せず）上を主走査方向に移動しながらノズルからＹ，Ｍ，Ｃ，Ｋ各濃淡インクを吐出して画像データを出力し、次に副走査方向に移動する動作を繰り返しながら、記録紙上に画像を形成していく。キャリッジ７はディジタルＤＣサーボ９により主走査方向に制御され、副走査方向にはディジタルＤＣサーボ１０により制御される。
【００２０】
図２は本発明の要部の一実施の形態例を示すブロック図である。図１と同一のものは、同一の符号を付して示す。図において、２０は振り分けメモリアクセスＦＰＧＡである。該メモリアクセスＦＰＧＡ２０は、例えば集積回路（ＩＣ）で構成することができる。入力画像データは、バッファＲＡＭ５に入る。バッファＲＡＭ５に蓄積された画像データは、ＳＣＳＩコントローラ１６を介してＦＩＦＯ（ファーストイン・ファーストアウト）メモリ１７に入力される。
【００２１】
ＦＩＦＯコントローラ２２は、ＦＩＦＯ１７から画像データを読み出す。この時、ＣＰＵ１からの指示（何行目から何行置きに読み出す）がＣＰＵインタフェース部３０を介してデータ入力コントロール部２１に送られる。該データ入力コントロール部２１は、ＦＩＦＯ１７から読み出された画像データ（１６ビット）を受けて、データ振り分け部２３に与える。該データ振り分け部２３は、入力されたＹ，Ｍ，Ｃ，Ｋ各色の画像データを濃いデータと淡いデータとに振り分ける（詳細後述）。
【００２２】
データ振り分け部２３から出力された画像データは、メモリライト要求部２４に入る。該メモリライト要求部２４の出力はメモリコントローラ２５に入る。該メモリコントローラ２５は、デュアルポートメモリ３に対して書き込み制御と読み出し制御を行なう（詳細後述）。この時、メモリコントローラ２５とデュアルポートメモリ３とは３２ビットで接続される。
【００２３】
デュアルポートメモリ３としては、ここではバンク０〜バンク２までの３つのバンク（ブロック）に分けられており、その容量は、画像サイズで異なるが、例えば６４ＭＢ×３又は３２ＭＢ×３である。これらバンクの内の１つが書き込み用バンク、残り２つが読み出し用バンクである。
【００２４】
メモリコントローラ２５は、既に書き込まれているバンクから画像データの読み出しを行なう。読み出された画像データは、メモリコントローラ２５を介してメモリリード要求部２６を介してＸＹ変換ＦＰＧＡインタフェース部２８に入る。この時、余白挿入部２７は、各色ラインヘッドの装着位置ずれのために、余白部分に画像ドットを打たないための余白を画像データに設定する（詳細後述）。このようにして余白が設けられた画像データはＸＹ変換ＦＰＧＡインタフェース２８に入り、ＸＹ変換ＦＰＧＡ６に与えられる。ＸＹ変換ＦＰＧＡ６は、画像データの縦横変換を行ない、ラインヘッドを駆動し、記録紙上に画像を形成する。このように、本発明によれば、ＣＰＵ１は初期動作時にのみ、何行目から何行置きに計何行分の画像データを読み出すという指令を出すのみで、後の処理は全て図示されるハードウェアで実行される。従って、ＣＰＵから画像データ書き込み、若しくは読み出しタイミングを指定することにより、後はＣＰＵを除いた回路でメモリへの画像データの書き込み及びメモリからの画像データの読み出しを行なうことができる。この結果、ＣＰＵの負荷は軽減され、処理速度を向上させることができる。
【００２５】
次に、データ振り分け部２３の動作について説明する。図３はデータ振り分け部２３の一実施の形態例を示すブロック図である。ＥＡＢ−ＲＡＭ制御部３１には、２ビットのＣＯＬＳＥＬ信号と、４ビットの階調データと、１６ビットのＬＵＴセット信号が入力されている。ＥＡＢ−ＲＡＭ制御部３１は、これら信号を受けて淡色用と濃色用のそれぞれ３ビットのアドレス信号及びＬＵＴデータの書き込み／読み出し制御信号を出力する。これらアドレス信号と書き込み／読み出し信号は、淡色ＬＵＴ３２と濃色ＬＵＴ３３に入る。これらＬＵＴ３２，３３には、１６ビットの入力データが入っており、ＬＵＴデータとして内部に格納される。
【００２６】
この結果、淡色ＬＵＴ３２及び濃色ＬＵＴ３３からは、入力データがアドレス信号により選択された１６ビットのＬＵＴデータとして出力される。これらＬＵＴデータは、ＬＵＴ比較部３４に入る。該ＬＵＴ比較部３４は、淡色ＬＵＴデータ及び濃色ＬＵＴデータ及び階調データを受けて、１６ビットのデータを淡色、濃色毎に２ビットに変換して出力する。この時、４ビットの階調データは、１６ビットのＬＵＴデータのどの２ビットを選択するかを決定するためのものである。２ビットのデータは、図に示すように、００，０１，１０，１１の４種類がある。淡色２ビット、濃色２ビットとで合計４ビットで１６階調を表現することができる。これら２ビットのＬＵＴ出力は、メモリライト要求部２４（図２参照）に与えられる。
【００２７】
図４はデータ振り分けＬＵＴのビット構成を示す図である。４ビットの入力データＫｎに対し、それぞれ淡色のテーブル（ＬＵＴＫＴＬ，ＬＵＴＫＴＨ）及び濃色のテーブル（ＬＵＴＫＮＬ，ＬＵＴＫＮＨ）から、一致する値を引っ張ってくることにより、淡色、濃色それぞれ２ビットのデータに振り分ける。例えば、Ｋｎ＝７の場合、ＬＵＴＫＴＬのビット１５，１４の値を淡色データに、ＬＵＴＫＮＬのビット１５，１４の値を濃色データに設定する。４ビットのデータ１個を１色のヘッドで階調をもたせて打つよりも濃淡２ビットずつに分けて打つ方が印画速度が向上するからである。
【００２８】
次に、余白挿入部２７の動作について説明する。図５は余白挿入部２７の動作説明図である。横方向が主走査方向、縦方向が副走査方向である。図において、Ｐは記録紙、Ｋは印字エリア、記録紙Ｐと印字エリアＫとの間は余白領域Ｑである。印字ヘッドは１ライン１６ビットであり、図では、余白領域はＡ、Ｂ、Ｃなる１アドレス当たり１６ビットの主走査方向のデータの並びと１６ビットに満たない不完全領域Ｄが入っている。領域Ａ、Ｂ、Ｃについては、読み出しアドレスを変更せず、読み出し制御のみを“０”データ出力にて行なうことにより、印字時に０を読み出す。従って、１アドレス当たりのデータ量（画素数）単位でしか余白制御を行なうことができない。
【００２９】
この実施の形態例によれば、印字ヘッドの初期位置設定時に、記録紙の余白領域を外して印字エリアから画像データを書き込むようにすることができる。
【００３０】
上述の実施の形態例では、画像データを読み出して印字ヘッドで印字する場合に１アドレス当たりのデータ数単位の余白領域の処理を行なうことしかできないため、図の不完全領域Ｄについては、デュアルポートメモリに画像データを書き込む時に、余白領域を構成する部分に予め“０”を書き込んでおくようにすることができる。これにより、記録紙の余白領域を外して印字エリアからデータを書き込むようにすることができる。
【００３１】
以上は、主走査方向に対する各色ヘッドの位置補正に対する余白領域の構成を示したが、副操作方向に対しても同様の技術で構成することができる。即ち、デュアルポートメモリ３の指定行目のアドレスから読み出す際に、予め読み出しアドレスを変更せず、読み出し制御のみ“０”データ出力で行なう。以上を組み合わせることで上下左右の余白部分をヘッド位置補正用として確保することができる。
【００３２】
次に、本発明によるデュアルポートメモリの構成について説明する。本発明では、図２に示すようにデュアルポートメモリ３を３ブロック（バンク）以上から構成している。図６はデュアルポートメモリ動作の説明図で、該デュアルポートメモリ動作は、メモリコントローラ２５（図２参照）により行われる。図において、メモリコントローラ２５は、メモリアドレスマルチプレクサ２５ａと、メモリアクセスコントローラ２５ｂと、リフレッシュタイマ２５ｃから構成されている。
【００３３】
メモリライト要求部２４からのライトアドレス３２ビットと、ライトデータ３２ビットは、アドレス下位２４ビットがメモリアドレスマルチプレクサ２５ａに入り、上位８ビットがメモリアクセスコントローラ２５ｂに入っている。同様にメモリリード要求部２６からのリードアドレス３２ビットとリードデータ３２ビットは、アドレス下位２４ビットがメモリアドレスマルチプレクサ２５ａに入り、アドレス上位８ビットはメモリアクセスコントローラ２５ｂに入っている。メモリアクセスコントローラ２５ｂには、メモリライト要求部２４からのライト要求信号が入り、これに対するライトＡＣＫが出力される。メモリリード要求部２６からのリード要求が入り、これに対するリードＡＣＫが出力される。リフレッシュタイマ２５ｃは、メモリアクセスコントローラ２５ｂに入っている。メモリアドレスマルチプレクサ２５ａは、３個のメモリバンクと接続され、メモリアクセスコントローラ２５ｂからは、メモリバンクそのそれぞれに対してＲＡＳ、ＣＡＳ、ＷＥ（ライトイネーブル）、ＯＥ（アウトイネーブル）信号が入っている。ＲＡＳ、ＣＡＳはメモリバンクのどのバンクを選ぶか決定する信号である。メモリアクセスコントローラ２５ｂは、３個のバンクの内の１つを書き込みブロックとして、残りの２個のバンクを読み出しブロックとして動作するように制御する。メモリバンクのアドレスは２４ビットあるが、同時にアクセスするのではなく、１２ビットずつ２回に分けて与えるようになっている。
【００３４】
図７はメモリバンクがリング状にリード／ライト動作する例を示す図である。メモリバンク（ブロック）をＢ０、Ｂ１、Ｂ２とする。最初は（１）に示すようにＢ０とＢ１がリードモード（最初の方をＲ１、次をＲ２とする）、Ｂ２がライトモードである。つまり、バンクＢ０とＢ１から画像データを読み出している間にバンクＢ２はライトモードとなっている。次に、バンクＢ１まで読み出した後には（２）に示すように、バンクＢ２から画像データを読み出す（リード）モードとなる。一方、既にバンクＢ０は読み出しが終了しているので、バンクＢ０がライトモードとなる。以上のような動作を継続して行なうことにより、バンクＢ０〜バンクＢ２はリング状にライトモードとリードモードになり、書き込みと読み出しが同時に行えるデュアルポートメモリとして動作する。
【００３５】
ところで、図２のメモリ３は、バンク１，２，３に分かれており、それぞれが１回のキャリッジ走査で持ち出すメモリ容量以上を必要としている。つまり、ノズル間隔が８画素おきに６４個のノズルが空いているヘッドを想定した場合、５１２ライン分（１ヘッドライン分）以上のメモリを必要とする。
【００３６】
ここで、メモリ３のバンク数を増やしていき、１ライン毎のバンクを有すると仮定する。すると、図１１に示すように、メモリ３が１ヘッドライン＋ａ のメモリ容量を持てば、等価的ＦＩＦＯメモリを構成することが可能となる。図１１でｎをヘッドライン数とすれば、最初にｎラインまでメモリに書き込まれた状態であれば、キャリッジのスキャン動作は可能である。
【００３７】
また、１スキャンでｎライン全てのデータを印画するわけでなく、１ヘッドラインの数分の１づつ新しいラインを加え、重畳的に印画してゆく。そのため、次のスキャンまでに数分の１のライン分のメモリが書き込まれておればよく、どこまで読まれ、どこまで書き込んだかはＣＰＵが把握可能である。
【００３８】
すなわち、ａをこの数分の１ライン分のメモリ容量以上に設定しておけば、１ヘッドラインの３倍のメモリ容量が無くても構成可能となる。なお、ａは、ヘッドの有するノズル数、ノズル間隔と印画解像度の関係から決定すればよい。
【００３９】
この実施の形態例によれば、複数ラインをライン間隔を空けて印画し、次に空きラインを埋めていくような重畳的にメモリ読み出しを行なうインクジェットの打ち方に対する構成でも、少なくとも３ブロック以上のメモリブロック（バンク）を設けることにより、同時書き込みと読み出しが可能なデュアルポートメモリとしての機能を持たせることができる。
【００４０】
また、ラインヘッドが非常に長いものである場合、全てのラインヘッドに画像データを順次書き込み、順次読み出すようにすると、データ転送時間がかかる。そこで、非常に長いラインヘッドの場合には、ラインヘッドを幾つかのブロックに分割し、分割したブロック毎に前述したような画像データの書き込みと読み出しを行なうようにすることができる。
【００４１】
図８は長いラインヘッドの処理動作の説明図である。図において、Ｌ１〜Ｌ４はヘッドを４分割したものである。そして、各ブロック毎に読み出しのアドレスバスとデータバスを独立に持ち、それぞれのブロックから並列読み出しを行なうようにすることで、データ読み出しに要する時間を１／４に短縮することができる。各ブロックにおける処理は、上述した処理が用いられる。
【００４２】
この場合、書き込みについては前記内容と変わらないが、読み出し制御が各ブロック並列に行なう点が異なる。しかしながら、読み出し時のアドレスラインは各ブロック中ある程度共通化することが可能である。
【００４３】
この実施の形態例によれば、ドット数の極めて大きいラインヘッドを駆動する時に高速に駆動することができる。
【００４４】
次に、データの縦横変換について説明する。データは各色毎にライン状になって入ってくるので、これを印字ヘッドの方向に縦横変換する必要がある。印字ヘッドは、図９に示すように、主走査方向と副走査方向に移動する。ヘッドは、高濃度用のＹ１，Ｍ１，Ｃ１，Ｋ１と低濃度用のＹ２，Ｍ２，Ｃ２，Ｋ２から構成されている。そして、先ず高濃度領域のヘッドで印字し、それから半ピッチずらして低濃度用のヘッドで印字する。１ラインの印字が終了したら、今度は副走査方向に所定の距離移動して印字動作を続行する。
【００４５】
図１０は縦横変換（ＸＹ変換）の説明図である。縦横変換は、図２のＸＹ変換ＦＰＧＡインタフェース部２８が読み出された画像データに対して行なう。印字ヘッドまでは各色毎に１列に並んだ画像データが入ってくるので、この画像データを印字ヘッドに合うように縦方向に変換してやる必要がある。図に示すように、１６ビット単位で濃い黒と淡い黒とがデータとして並んでいる。この主走査方向に並んだ１６ビットデータを１２８ノズルの縦方向に並び変える。
【００４６】
このようにして、縦横変換された画像データは、キャリッジ７（図１参照）に転送され、記録紙にインクジェットノズルからインクが吐出される。これにより、ＣＰＵから画像データ書き込み、若しくは読み出しタイミングを指定することにより、後はＣＰＵを除いた回路でメモリへの画像データの書き込み及びメモリからの画像データの読み出しを行ない、プリンタ等の出力装置に出力することができる。即ち、画像処理装置を画像出力装置としても使用することができる。この場合に、印字領域の余白処理、メモリバンクのリード／ライト切り換え等の技術はそのまま用いることができる。
【００４７】
以上のような振り分けメモリアクセス部による画像処理の高速化を図っても、ヘッドノズル数がさらに多数化すると、処理速度が低下することが考えられる。そこで、振り分けメモリアクセス部２と画像メモリ部３をそれぞれ並列構成とすることで多ノズル化に対応し、高速化を図る例を以下説明する。
【００４８】
ヘッドのノズル数を増大する場合、ノズル数が比較的少ないときは一列に伸びてゆく。しかし、ノズル間隔は解像度に比例し細かく出来ず、また、ヘッド長も長くなり過ぎる為、一定ノズル数より多くなると、一列のもの（単位ヘッド）を張り合わせる図１２のような構成となるのが一般的である。図１２は、説明のため４画素おきに空けた５個のノズルが一列となった単位ヘッドを主走査（ライン）方向に２画素、副走査方向に２画素ずらした構成で２枚張り合わせ、合計１０ノズルのヘッドとした例である。なお、ノズル数、重ね数及び使用する単位ヘッドの数はこの例に限定されるものではない。
【００４９】
図１２の構成のヘッドで印画する場合の、各ノズルの走査毎のインク吐出による印画パターンを図１３に示した。また、このような多ノズルに対応したブロック構成を図１４に示した。なお、図１４は、基本的に図１と同じ構成であり、同一符号は同一構成を示しているので説明は省略する。ここでは、画像メモリ３と振り分けメモリアクセス部２が対となっており、かつ複数設けられている。
【００５０】
これらの図を用いて動作を説明する。本例の場合、Ｎｏ．１からＮｏ．５の５ノズルで振り分けメモリアクセス部の画像処理がほぼ限界であると仮定した。この場合、ヘッドの１走査でＮｏ．１からＮｏ．１０のノズルは同時に吐出を開始し、図１３の第１スキャンに相当する１０本のラインを印画すべきであるが、この時、画像メモリと振り分けメモリアクセス部は２組(Ｎｏ．２)まで必要となり、Ｎｏ．１からＮｏ．５まではＮｏ．１アクセス部で、Ｎｏ．６からＮｏ．１０まではＮｏ．２アクセス部で処理される。それぞれ別々に処理されたデータはそれぞれのデータ展開部でパラシリ変換され、Ｎｏ．１からＮｏ．５までのノズルに接続するヘッドドライバー、及びＮｏ．６からＮｏ．１０までのノズルに接続するヘッドドライバーへと転送される。
【００５１】
次の走査では、図１２のヘッドを副走査方向に１画素ずらし、同じく各振り分けメモリアクセス部で処理されたデータをそれぞれのヘッドドライバーへと転送される。図１２の構成では、２回の走査で、全てのラインが埋まるので、３回めの走査時は、１９画素分大きく移動する事になる。ここで、各画像メモリ３からの読み出しに先立って、これらのメモリへは、図１３の印画に合わせてＣＰＵ１がデータを書き込んでおくべきである。すなわち、Ｎｏ．１の画像メモリ３には、ラインＮｏ．１，Ｎｏ．２，Ｎｏ．５，Ｎｏ．６，Ｎｏ．９，Ｎｏ．１０…のデータを、Ｎｏ．２の画像メモリ３には、ラインＮｏ．３，Ｎｏ．４，Ｎｏ．７，Ｎｏ．８，Ｎｏ．１１，Ｎｏ．１２…のデータを、ＣＰＵ１が画像データ入力時に適宜書き込むべきである。
【００５２】
以上の構成とすることで、１個の振り分けアクセス部だけで処理しきれない数のノズルを有するヘッドに対しても複数並列に構成する事で、対応可能となる。ここで、図１２のヘッド構成は、各一列のノズル間隔は４画素おきであったが、例えば８画素おきの構成であれば、Ｎｏ．１の画像メモリに書き込むラインをＮｏ．１，Ｎｏ．２，Ｎｏ．３，Ｎｏ．４，Ｎｏ．９，Ｎｏ．１０…とし、Ｎｏ．２の画像メモリに書き込むラインを、Ｎｏ．５，Ｎｏ．６，Ｎｏ．７，Ｎｏ．８，Ｎｏ．１３，Ｎｏ．１４…とすればよい。
【００５３】
また、列の数を増やす場合には、画像メモリ３と振り分けメモリアクセス部の組を増やすことにより対応可能である。さらに、これらの組合わせは主走査方向にヘッドを重ねていったが、図５に示すようにノズル方向に接続する場合も同じである。
【００５４】
上述の実施の形態例では、データ幅として３２ビット、１６ビット、階調として４ビットの場合について説明したが、本発明はこれに限るものではなく、その他の任意のビット数のものを用いることができる。
【符号の説明】
【００５５】
１  ＣＰＵ
３  デュアルポートメモリ
５  バッファＲＡＭ
６  ＸＹ変換ＦＰＧＡ
１６  ＳＣＳＩコントローラ
１７  ＦＩＦＯ
２０  振り分け・メモリアクセスＦＰＧＡ
２１  データ入力コントロール部
２２  ＦＩＦＯコントロール部
２３  データ振り分け部
２４  メモリライト要求部
２５  メモリコントローラ
２６  メモリリード要求部
２７  余白挿入部
２８  ＸＹ変換ＦＰＧＡインタフェース部
２９  Ｉ／Ｏレジスタ部
３０  ＣＰＵインタフェース部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2010269603.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成22年8月23日(2010.8.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
インクを吐出する複数のノズル列を有するヘッドの各ノズル列に対応して設けられ、各ノズル列毎の画像データを記憶する複数のメモリと、
該複数のメモリの各々に対して設けられ、画像データを入力し、指定された書き込み、若しくは読み出しタイミング及びこれら画像データのデータ数で画像データを前記メモリに書き込むメモリ制御手段と、
前記複数のメモリ制御手段への画像データ書き込み、若しくは読み出しタイミング及びデータ数を指定する１つのＣＰＵと、を有し、
前記ＣＰＵは、複数ライン分の画像データの書き込みに際し、書き込む画像データを１ライン毎にそれぞれのラインの画像データを印字するノズルが属するノズル列に対応するメモリに振り分けて、前記複数のメモリのいずれかへ選択的に書き込むことを特徴とする画像処理装置。
【請求項２】
前記メモリは、書き込みと読み出しを同時に行うことが可能なデュアルポートメモリであることを特徴とする請求項１に記載の画像処理装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本発明は画像処理装置に関し、更に詳しくは画像処理の高速度化を図った画像処理装置に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明はこのような課題に鑑みてなされたものであって、画像処理速度を高速化することができる画像処理装置を提供することを目的としている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
１．インクを吐出する複数のノズル列を有するヘッドの各ノズル列に対応して設けられ、各ノズル列毎の画像データを記憶する複数のメモリと、
該複数のメモリの各々に対して設けられ、画像データを入力し、指定された書き込み、若しくは読み出しタイミング及びこれら画像データのデータ数で画像データを前記メモリに書き込むメモリ制御手段と、
前記複数のメモリ制御手段への画像データ書き込み、若しくは読み出しタイミング及びデータ数を指定する１つのＣＰＵと、を有し、
前記ＣＰＵは、複数ライン分の画像データの書き込みに際し、書き込む画像データを１ライン毎にそれぞれのラインの画像データを印字するノズルが属するノズル列に対応するメモリに振り分けて、前記複数のメモリのいずれかへ選択的に書き込むことを特徴とする画像処理装置。
２．前記メモリは、書き込みと読み出しを同時に行うことが可能なデュアルポートメモリであることを特徴とする前記１に記載の画像処理装置。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明によれば、インクを吐出する複数のノズル列を有するヘッドの各ノズル列に対応して設けられ、各ノズル列毎の画像データを記憶する複数のメモリと、該複数のメモリの各々に対して設けられ、画像データを入力し、指定された書き込み、若しくは読み出しタイミング及びこれら画像データのデータ数で画像データを前記メモリに書き込むメモリ制御手段と、前記複数のメモリ制御手段への画像データ書き込み、若しくは読み出しタイミング及びデータ数を指定する１つのＣＰＵと、を有し、前記ＣＰＵは、複数ライン分の画像データの書き込みに際し、書き込む画像データを１ライン毎にそれぞれのラインの画像データを印字するノズルが属するノズル列に対応するメモリに振り分けて、前記複数のメモリのいずれかへ選択的に書き込むことにより、メモリ制御手段を、複数のメモリの各々に対して設けたので、複数のメモリで並列処理することが可能となり、多ノズルとなった場合でも高速処理が行える。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
このように、本発明によれば、画像処理速度を高速化することができる画像処理装置を提供することができる。