(57)【要約】【課題】複数のＲＡＭマクロのテスト時の特性劣化が発生することを防止すること。【解決手段】複数のＲＡＭマクロＲＡＭ１〜ＲＡＭ７と、複数のＲＡＭマクロＲＡＭ１〜ＲＡＭ７を複数メモリテスト実施期間に対応付けるテスト制御回路とを備えている。そのテスト制御回路は、複数のＲＡＭマクロＲＡＭ１〜ＲＡＭ７のうちの１つのＲＡＭマクロがその複数メモリテスト実施期間のうちのその１つのＲＡＭマクロに対応するメモリテスト実施期間に検査されるように、複数のＲＡＭマクロＲＡＭ１〜ＲＡＭ７に制御信号を出力する。このような半導体メモリ装置は、複数のＲＡＭマクロＲＡＭ１〜ＲＡＭ７のテスト時に消費される消費電力が許容最大電力Ｗｍａｘ以下になるようにその複数メモリテスト実施期間が設定されているときに、複数のＲＡＭマクロＲＡＭ１〜ＲＡＭ７のテスト時の特性劣化が発生することを防止することができる。【選択図】図１０
2010282689.tif 000002
【特許請求の範囲】
【請求項１】
複数のＲＡＭマクロと、
前記複数のＲＡＭマクロを複数メモリテスト実施期間に対応付けるテスト制御回路とを具備し、
前記テスト制御回路は、さらに、前記複数のＲＡＭマクロのうちの１つのＲＡＭマクロが前記複数メモリテスト実施期間のうちの前記１つのＲＡＭマクロに対応するメモリテスト実施期間に検査されるように、前記複数のＲＡＭマクロに制御信号を出力する
半導体メモリ装置。
【請求項２】
請求項１において、
前記複数メモリテスト実施期間は、前記複数ＲＡＭマクロのうちの複数の同時検査ＲＡＭマクロが同時に検査されるときに、前記複数電力のうちの前記同時検査ＲＡＭマクロに対応する電力の和が前記複数のＲＡＭマクロに供給することができる最大の電力より小さくなるように、設定されている
半導体メモリ装置。
【請求項３】
請求項２において、
前記メモリテスト実施期間は、さらに、前記複数ＲＡＭマクロの全部の検査が最短時間で終了するように、設定されている
半導体メモリ装置。
【請求項４】
複数ＲＡＭマクロを複数電力に対応付ける電力テーブルを収集するステップと、
前記電力テーブルに基づいて前記複数ＲＡＭマクロに対応する複数メモリテスト実施期間を算出するステップと、
前記複数ＲＡＭマクロのうちの各々のＲＡＭマクロが前記複数メモリテスト実施期間のうちの前記各々のＲＡＭマクロに対応するメモリテスト実施期間に検査されるように、前記複数ＲＡＭマクロの全部を検査するステップ
とを具備するメモリテスト方法。
【請求項５】
請求項４において、
所定電力を収集するステップをさらに具備し、
前記複数メモリテスト実施期間は、前記複数ＲＡＭマクロのうちの複数の同時検査ＲＡＭマクロが同時に検査されるときに、前記複数電力のうちの前記同時検査ＲＡＭマクロに対応する電力の和が前記所定電力より小さくなるように、算出される
メモリテスト方法。
【請求項６】
請求項５において、
前記電力テーブルは、さらに、前記複数ＲＡＭマクロを複数ワード長に対応付け、
前記メモリテスト実施期間は、前記複数ワード長にさらに基づいて算出される
メモリテスト方法。
【請求項７】
請求項６において、
前記メモリテスト実施期間は、前記複数電力のうちの２つのＲＡＭマクロに対応する２つの電力が等しいときに、前記２つのＲＡＭマクロのうちのワード長が大きい方のＲＡＭマクロが前記２つのＲＡＭマクロのうちのワード長が小さい方のＲＡＭマクロより先に検査されるように、算出される
メモリテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置およびメモリテスト方法に関し、特に、自己テスト回路により複数のマクロを検査することに利用される半導体メモリ装置およびメモリテスト方法に関する。
【背景技術】
【０００２】
半導体集積回路分野において、プロセスの微細化に伴う集積度のアップ、高機能化による搭載メモリの容量増加、テスト品質の向上等によってテスト時間増加に対応する為に、高速テストの要求、必要性が高まっている。
【０００３】
特開２０００−１５６０７８号公報には、特定のバンクから読み出したデータを他のバンクに書き込みを行う機能を有し、試験に際してデータ書き込み時間を短縮でき、同期型ＤＲＡＭなどに応用して好適なマルチバンク構成を持つ半導体記憶装置が開示されている。その半導体記憶装置は、マルチバンク構成を有する半導体記憶装置において、バンク間データコピーモードを指定するコマンドに基づいて、複数のメモリバンクのうちの任意の１つをソースバンクとして指定し、前記ソースバンクから読み出したデータを残りの少なくとも１つのメモリバンクに書き込むように制御するバンク間データコピー制御回路を具備することを特徴としている。
【０００４】
特開２００４−１７８６７６号公報には、メモリマクロセルの検査に要するゲート規模の増加を最小限に抑え、かつ高い動作周波数で検査することができるとともに、同時検査時の消費電力をも低減することができる半導体集積回路が開示されている。その半導体集積回路は、書き込みデータ、アドレスおよびアクセス信号を入力とし、読み出しデータを出力とする複数のメモリマクロセルを内蔵し、それら複数のメモリマクロセルに対して、それらの書き込みおよび読み出し動作により良否を判定し、その良否判定を基に電気特性的に自己検査する半導体集積回路であって、前記複数のメモリマクロセルとともに、前記複数のメモリマクロセルのうち任意のメモリマクロセルへの前記書き込みデータを生成する書き込みデータ信号生成部と、前記複数のメモリマクロセルのうち、任意のメモリマクロセルの前記書き込みデータと前記読み出しデータを比較するデータ比較部とを内蔵し、前記複数のメモリマクロセルのうち任意のメモリマクロセルの読み出しデータ出力ピンと、そのメモリマクロセル以外の任意のメモリマクロセルの書き込みデータ入力ピンとを順次接続して、前記複数のメモリマクロセルを直列に接続し、かつ、前記書き込みデータ信号生成部および前記複数のメモリマクロセルおよび前記データ比較部を直列に接続し、前記データ比較部による比較結果に基づいて前記複数のメモリマクロセルの良否を判定するよう構成したことを特徴としている。
【０００５】
特開平１０−８３６９９号公報には、選定された部分を検査することができるメモリ装置が開示されている。そのメモリ装置は、半導体メモリ・アレイおよびそれに関連する部品と、前記メモリ・アレイおよび前記関連する部品を検査し、かつ前記半導体メモリ・アレイの選定されたサブアレイを検査するための装置を備えた組込み自己検査装置とを有している。
【０００６】
特開平１０−１８７５５４号公報には、多様なサイズを有する多くの内蔵されたＲＡＭをテストするために一つのコントローラを共有することによって、相互接続を最小化して多数のＲＡＭを同時にテストすることのできる自己テスト回路を有する半導体メモリ装置が開示されている。その自己テスト回路を有する半導体メモリ装置は、複数のメモリブロックと、テストモード信号に応じて前記複数のメモリブロックのアドレス、制御信号、データをノーマル／テストに選択するための複数の選択手段と、前記複数のメモリブロックに書き込むデータと比較するための比較データを発生する複数のバックグラウンド発生手段と、前記テストモード信号に応じて前記複数のメモリブロックから読み出されたデータと前記比較データとを入力して比較し、その比較結果を出力する複数の比較手段と、前記複数の比較手段の各出力を組み合わせてテスト結果を発生する組合せ手段と、前記テストモード信号に応じて、前記複数の選択手段にテスト用アドレス及び制御信号を提供し、前記複数のバックグラウンド発生手段にバックグラウンド番号と出力反転制御信号を提供し、前記複数の比較手段に比較制御信号を提供するテスト制御手段とを備えることを特徴としている。
【０００７】
特開平１１−４５５９６号公報には、内蔵された複数の半導体記憶回路の記憶容量がそれぞれ異なる場合でも簡単な回路で確実にテストを行うことができる半導体集積回路が開示されている。その半導体集積回路は、記憶容量の異なる複数の半導体記憶回路と、複数の半導体記憶回路の動作テストを行うテスト回路とを備えた半導体集積回路であって、前記テスト回路は、前記半導体記憶回路に書き込むためのデータを発生するデータ信号発生手段と、期待値データを発生する期待値データ発生手段と、データが書き込まれた半導体記憶回路からデータを読み出し、その読み出したデータが前記期待値データ発生手段から出力されたデータと同じであるか否かを判定する期待値照合手段と、各半導体記憶回路の特定のワードラインの選択状態を検出する検出手段と、この検出手段の検出信号に基づいて各半導体記憶回路に応じたアドレス信号を発生するアドレス信号発生部とを備えたことを特徴としている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−１５６０７８号公報
【特許文献２】特開２００４−１７８６７６号公報
【特許文献３】特開平１０−８３６９９号公報
【特許文献４】特開平１０−１８７５５４号公報
【特許文献５】特開平１１−４５５９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１Ａと図１Ｂとは、公知のメモリテスト回路を示している。そのメモリテスト回路は、複数のＲＡＭブロックＲ３１、Ｒ３２、Ｒ３３とテスト制御手段と（テスト制御回路３１００）と組み合わせ手段Ｇ３１とで構成されている。本従来例では、例として複数のメモリブロックであるＲＡＭブロックの数を３個としている。（以降、複数のＲＡＭブロックＲ３１、Ｒ３２、Ｒ３３の各々は、ＲＡＭブロックＲ３ｎ（ｎは、１、２、３）と記載される。）ＲＡＭブロックＲ３ｎは、ＲＡＭマクロＲＡＭ３ｎと、選択回路ＭＵＸ３ｎと、バックグラウンド回路ＢＧ３ｎと、比較器ＣＯＭＰ３ｎとを備えている。選択回路ＭＵＸ３ｎは、ＢＩＳＴＭＯＤＥ（Ｂｕｉｌｔ−Ｉｎ−Ｓｅｌｆ−Ｔｅｓｔ  ＭＯＤＥ：自己検査モード）信号３５００に応じ、ＲＡＭマクロＲＡＭ３ｎのアドレス、制御信号、データをノーマルかテストに選択する。バックグラウンド回路ＢＧ３ｎは、ＲＡＭマクロＲＡＭ３ｎに書き込むデータと比較するデータを発生する。比較器ＣＯＭＰ３ｎは、ＢＩＳＴＭＯＤＥ信号３５００に応じてＲＡＭマクロＲＡＭ３ｎから読み出されたデータと前述の比較データを比較し、その比較結果を出力する。そのテスト制御手段は、ＢＩＳＴＭＯＤＥ信号３５００に応じて、複数の選択回路ＭＵＸ３１、ＭＵＸ３２、ＭＵＸ３３にテスト用アドレスｔＡとテスト用書き込み制御信号ｔＷＥＮとを提供し、複数の選択回路ＭＵＸ３ｎにテストイネーブル制御信号ｔＥＮｎを提供する。そのテスト制御手段は、さらに、複数のバックグラウンド回路ＢＧ３１、ＢＧ３２、ＢＧ３３にバックグラウンド番号ＢＧＮと出力反転制御信号ＩＮＶＢＧを提供し、複数の比較器ＣＯＭＰ３１、ＣＯＭＰ３２、ＣＯＭＰ３３に比較制御信号ＣＯＭＰＡＲＥを提供する。組み合わせ手段Ｇ３１は、複数の比較器ＣＯＭＰ３１、ＣＯＭＰ３２、ＣＯＭＰ３３のエラー信号を論理和して、テストの結果を発生させる。
【００１０】
このようなメモリテスト回路の動作では、まず、テスト制御回路３１００がＢＩＳＴＭＯＤＥ信号３５００を受けて、テスト用アドレスｔＡとテスト用書き込み制御信号ｔＷＥＮと出力反転制御信号ＩＮＶＢＧと比較制御信号ＣＯＭＰＡＲＥとバックグラウンド番号ＢＧＮを生成する。そして、バックグラウンド回路ＢＧ３ｎは、バックグラウンド番号ＢＧＮと出力反転制御信号ＩＮＶＢＧを受け、書き込みデータｔＤ３ｎと比較データｔＣ３ｎを生成する。選択回路ＭＵＸ３ｎは、ＢＩＳＴＭＯＤＥ信号３５００を受け、テスト用アドレスｔＡとテスト用書き込み制御信号ｔＷＥＮとテストイネーブル制御信号ｔＥＮと書き込みデータｔＤ３ｎをＲＡＭマクロＲＡＭ３ｎに供給する。ＲＡＭマクロＲＡＭ３ｎは、書き込み動作と読出し動作とを実行する。比較器ＣＯＭＰ３ｎは、ＲＡＭマクロＲＡＭ３ｎからの出力データｒＤ３ｎと比較データｃＤ３ｎとを比較する。組み合わせ手段Ｇ３１は、比較器ＣＯＭＰ３１、ＣＯＭＰ３２、ＣＯＭＰ３３の比較結果をまとめてＥＲＲＯＲ信号３６００を出力する。
【００１１】
このような技術では、各ＲＡＭブロックＲ３ｎのテストを、各々別々に制御する機能が無く、テスト時間短縮の為に複数のＲＡＭブロックを同時にテストする為、ＬＳＩが製品に実装されてＬＳＩ本来の機能の動作をしている通常動作（以降通常動作と記載する）の時に比べてテスト中の電圧降下が大きくなるので、通常動作の動作周波数でテストが出来ない為、動作周波数を満たさない不良を流出されるという問題が発生する。その理由としては、ＬＳＩ設計においては、通常動作時の動作電流を目標にした電源インピーダンスで設計されるが、メモリテスト回路動作時は、全てのＲＡＭブロックが同時に動作するため通常動作時よりも大きな動作電流が流れ電圧降下が発生するためである。
【００１２】
本発明の目的は、複数のＲＡＭマクロのテスト時の特性劣化が発生することを防止する半導体メモリ装置およびメモリテスト方法を提供することにある。
【課題を解決するための手段】
【００１３】
以下に、発明を実施するための形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
本発明による半導体メモリ装置（１）は、複数のＲＡＭマクロ（３４、ＲＡＭ１〜ＲＡＭ７）と、複数のＲＡＭマクロ（３４、ＲＡＭ１〜ＲＡＭ７）を複数メモリテスト実施期間に対応付けるテスト制御回路（２）とを備えている。テスト制御回路（２）は、さらに、複数のＲＡＭマクロ（３４、ＲＡＭ１〜ＲＡＭ７）のうちの１つのＲＡＭマクロがその複数メモリテスト実施期間のうちのその１つのＲＡＭマクロに対応するメモリテスト実施期間に検査されるように、複数のＲＡＭマクロ（３４、ＲＡＭ１〜ＲＡＭ７）に制御信号（２７−１〜２７−ｎ）を出力する。このような半導体メモリ装置（１）は、複数のＲＡＭマクロ（３４、ＲＡＭ１〜ＲＡＭ７）のテスト時に消費される消費電力が許容最大電力（Ｗｍａｘ）以下になるようにその複数メモリテスト実施期間が設定されたときに、複数のＲＡＭマクロ（３４、ＲＡＭ１〜ＲＡＭ７）のテスト時の特性劣化が発生することを防止することができる。
【００１５】
本発明によるメモリテスト方法は、複数のＲＡＭマクロ（３４、ＲＡＭ１〜ＲＡＭ７）を複数電力に対応付ける電力テーブルを収集するステップと、その電力テーブルに基づいて複数のＲＡＭマクロ（３４、ＲＡＭ１〜ＲＡＭ７）に対応する複数メモリテスト実施期間を算出するステップと、複数のＲＡＭマクロ（３４、ＲＡＭ１〜ＲＡＭ７）のうちの各々のＲＡＭマクロがその複数メモリテスト実施期間のうちのその各々のＲＡＭマクロに対応するメモリテスト実施期間に検査されるように、複数のＲＡＭマクロ（３４、ＲＡＭ１〜ＲＡＭ７）の全部を検査するステップとを備えている。このようなメモリテスト方法によれば、複数のＲＡＭマクロ（３４、ＲＡＭ１〜ＲＡＭ７）のテスト時に消費される消費電力が許容最大電力（Ｗｍａｘ）以下になるようにその複数メモリテスト実施期間が設定されたときに、複数のＲＡＭマクロ（３４、ＲＡＭ１〜ＲＡＭ７）のテスト時の特性劣化が発生することを防止することができる。
【発明の効果】
【００１６】
本発明による半導体メモリ装置およびメモリテスト方法は、複数のＲＡＭマクロのテスト時の特性劣化が発生することを防止することができる。
【図面の簡単な説明】
【００１７】
【図１Ａ】図１Ａは、公知の半導体メモリ装置を示すブロック図である。
【図１Ｂ】図１Ｂは、公知の半導体メモリ装置を示すブロック図である。
【図２】図２は、本発明による半導体メモリ装置を示すブロック図である。
【図３】図３は、テスト制御回路を示すブロック図である。
【図４】図４は、ＲＡＭブロックを示すブロック図である。
【図５】図５は、メモリテスト方法設計システムを示すブロック図である。
【図６Ａ】図６Ａは、本発明によるメモリテスト方法の一部を示すフローチャートである。
【図６Ｂ】図６Ｂは、本発明によるメモリテスト方法の一部を示すフローチャートである。
【図６Ｃ】図６Ｃは、本発明によるメモリテスト方法の一部を示すフローチャートである。
【図６Ｄ】図６Ｄは、本発明によるメモリテスト方法の一部を示すフローチャートである。
【図７】図７は、メモリ同時テスト時電力を示すグラフである。
【図８】図８は、メモリ同時テスト時電力を示すグラフである。
【図９】図９は、メモリ同時テスト時電力を示すグラフである。
【図１０】図１０は、メモリ同時テスト時電力を示すグラフである。
【図１１】図１１は、本発明による半導体メモリ装置の実施例の複数のＲＡＭマクロがそれぞれテストされるメモリテスト実施期間を示すタイムチャートである。
【図１２】図１２は、本発明による半導体メモリ装置の実施例の複数のＲＡＭマクロがテストされるときに消費される電力の変化を示すグラフである。
【図１３】図１３は、半導体メモリ装置の比較例の複数のＲＡＭマクロがそれぞれテストされるメモリテスト実施期間を示すタイムチャートである。
【図１４】図１４は、半導体メモリ装置の比較例の複数のＲＡＭマクロがテストされるときに消費される電力の変化を示すグラフである。
【発明を実施するための形態】
【００１８】
図面を参照して、本発明による半導体メモリ装置の実施の形態を記載する。その半導体メモリ装置１は、図２に示されているように、テスト制御回路２と複数のＲＡＭブロック３−１〜３−ｎ（ｎ＝３，４，５，…）と組み合わせ回路５とを備えている。テスト制御回路２は、複数のＲＡＭブロック３−１〜３−ｎに電気信号伝送可能に接続されている。テスト制御回路２は、さらに、図示されていない外部装置を備えている。その外部装置は、クロック信号６とＢＩＳＴＭＯＤＥ信号７とを出力する。ＢＩＳＴＭＯＤＥ信号７は、半導体メモリ装置１のモードを示し、通常動作時またはテスト動作時のいずれかを示している。テスト制御回路２は、ＢＩＳＴＭＯＤＥ信号７がテスト動作時を示しているときに、クロック信号６に同期して複数のテスト動作制御信号を生成する。
【００１９】
複数のＲＡＭブロック３−１〜３−ｎの各ＲＡＭブロック３−ｉ（ｉ＝１，２，３，…，ｎ）は、ＢＩＳＴＭＯＤＥ信号７がテスト動作時を示しているときに、クロック信号６に同期して、テスト制御回路２により生成されたテスト動作制御信号に基づいて比較結果信号８−ｉを生成する。組み合わせ回路５は、複数のＲＡＭブロック３−１〜３−ｎによりそれぞれ生成された複数の比較結果信号８−１〜８−ｎに基づいてエラー信号１０を生成する。エラー信号１０は、複数の比較結果信号８−１〜８−ｎがそれぞれ示す複数のデータの論理和を示している。
【００２０】
図３は、テスト制御回路２を示している。テスト制御回路２は、クロック信号６に同期して動作するステージ１１とアドレスカウンター１２とデータ生成カウンタ１４とＣＹＣＬＥＦＳＭ１５と制御信号発生部１６とテスト開始制御部１７とを備えている。ステージ１１は、ＣＹＣＬＥＦＳＭ１５に電気信号伝達可能に接続され、制御信号発生部１６に電気信号伝達可能に接続されている。ステージ１１は、ＣＹＣＬＥＦＳＭ１５との信号のやり取りに基づいて、半導体メモリ装置１のテストのモード（初期化、書込み、読出し、比較）をカウントし、制御信号２１を生成する。アドレスカウンター１２は、ＣＹＣＬＥＦＳＭ１５に電気信号伝達可能に接続されている。アドレスカウンター１２は、ＢＩＳＴＭＯＤＥ信号７がテスト動作時を示しているときに、ＣＹＣＬＥＦＳＭ１５との信号のやり取りに基づいて、テストアドレスをカウントする。データ生成カウンタ１４は、ＣＹＣＬＥＦＳＭ１５に電気信号伝達可能に接続されている。データ生成カウンタ１４は、ＢＩＳＴＭＯＤＥ信号７がテスト動作時を示しているときに、ＣＹＣＬＥＦＳＭ１５との信号のやり取りに基づいて、テストモード毎のデータ生成方法をカウントし、データ生成制御信号２２を生成する。ＣＹＣＬＥＦＳＭ１５は、制御信号発生部１６に電気信号伝達可能に接続され、テスト開始制御部１７に電気信号伝達可能に接続されている。ＣＹＣＬＥＦＳＭ１５は、ＢＩＳＴＭＯＤＥ信号７がテスト動作時を示しているときに、ステージ１１とアドレスカウンター１２とデータ生成カウンタ１４との信号をやり取りに基づいて、テスト動作サイクルを示す出力信号２３を生成する。
【００２１】
制御信号発生部１６は、ＢＩＳＴＭＯＤＥ信号７がテスト動作時を示しているときに、制御信号２１と出力信号２３とに基づいて、制御信号２８とチップ制御信号２４と書き込み制御信号２５と制御信号２６とを生成する。
【００２２】
テスト開始制御部１７は、複数のＲＡＭブロック３−１〜３−ｎがそれぞれ備える複数のＲＡＭマクロを複数のメモリテスト実施期間に対応付けている。テスト開始制御部１７は、ＢＩＳＴＭＯＤＥ信号７がテスト動作時を示しているときに、出力信号２３と制御信号２８とに基づいて、複数の開始制御信号２７−１〜２７−ｎを生成する。複数の開始制御信号２７−ｉは、その複数のメモリテスト実施期間のうちのＲＡＭブロック３−ｉが備えるＲＡＭマクロに対応するメモリテスト実施期間を示している。
【００２３】
図４は、ＲＡＭブロック３−ｉを示している。ＲＡＭブロック３−ｉは、クロック信号６に同期して動作するアドレス生成部３１と書き込みデータ比較データ生成部３２と選択回路３３とＲＡＭマクロ３４と比較器３５とを備えている。アドレス生成部３１は、選択回路３３に電気信号伝達可能に接続されている。アドレス生成部３１は、ＢＩＳＴＭＯＤＥ信号７がテスト動作時を示しているときに、開始制御信号２７−ｉとに基づいてアドレス信号４１を生成する。アドレス信号４１は、開始制御信号２７−ｉがメモリテスト実施期間であることを示すときに出力され、ＲＡＭマクロ３４が備える複数の記憶領域に対応する複数のアドレスのうちの１つのアドレスを示している。
【００２４】
書き込みデータ比較データ生成部３２は、選択回路３３に電気信号伝達可能に接続され、比較器３５に電気信号伝達可能に接続されている。書き込みデータ比較データ生成部３２は、開始制御信号２７−ｉとデータ生成制御信号２２とに基づいて書き込みデータ信号４２と比較データ信号４３とを生成する。書き込みデータ信号４２と比較データ信号４３とは、開始制御信号２７−ｉがメモリテスト実施期間であることを示すときに出力される。書き込みデータ信号４２が示すデータは、比較データ信号４３が示すデータに一致している。
【００２５】
選択回路３３は、ＲＡＭマクロ３４に電気信号伝達可能に接続され、さらに、図示されていないメモリアクセス回路に電気信号伝達可能に接続されている。そのメモリアクセス回路は、チップ制御信号と書き込み制御信号とアドレス信号と書き込みデータ信号とを出力する。選択回路３３は、開始制御信号２７−ｉとチップ制御信号２４と書き込み制御信号２５と制御信号２６とアドレス信号４１と書き込みデータ信号４２とそのメモリアクセス回路により出力されたアドレス信号とチップ制御信号と書き込み制御信号と書き込みデータ信号とに基づいて、チップ制御信号４４と書き込み制御信号４５とアドレス信号４６と書き込みデータ信号４７とを生成する。
【００２６】
チップ制御信号４４は、開始制御信号２７−ｉがメモリテスト実施期間であることを示しているときに、チップ制御信号２４に一致している。チップ制御信号４４は、開始制御信号２７−ｉがメモリテスト実施期間でないことを示しているときに、そのメモリアクセス回路により出力されたチップ制御信号に一致している。書き込み制御信号４５は、開始制御信号２７−ｉがメモリテスト実施期間であることを示しているときに、書き込み制御信号２５に一致している。書き込み制御信号４５は、開始制御信号２７−ｉがメモリテスト実施期間でないことを示しているときに、そのメモリアクセス回路により出力された書き込み制御信号に一致している。アドレス信号４６は、開始制御信号２７−ｉがメモリテスト実施期間であることを示しているときに、アドレス信号４１に一致している。アドレス信号４６は、開始制御信号２７−ｉがメモリテスト実施期間でないことを示しているときに、そのメモリアクセス回路により出力されたアドレス信号に一致している。書き込みデータ信号４７は、開始制御信号２７−ｉがメモリテスト実施期間であることを示しているときに、書き込みデータ信号４２に一致している。書き込みデータ信号４７は、開始制御信号２７−ｉがメモリテスト実施期間でないことを示しているときに、そのメモリアクセス回路により出力された書き込みデータ信号４７に一致している。
【００２７】
ＲＡＭマクロ３４は、比較器３５に電気信号伝達可能に接続され、さらに、そのメモリアクセス回路に電気信号伝達可能に接続されている。ＲＡＭマクロ３４は、複数のアドレスに対応する複数の記憶領域を備えている。ＲＡＭマクロ３４は、チップ制御信号４４と書き込み制御信号４５とが書き込みモードを示すときに、その複数の記憶領域のうちのアドレス信号４６が示すアドレスに対応する記憶領域に、書き込みデータ信号４７が示すデータを記録する。ＲＡＭマクロ３４は、さらに、読み出しモードであるときに、その複数の記憶領域のうちのアドレス信号４６が示すアドレスに対応する記憶領域に記録されたデータを示す出力データ信号４８を比較器３５とそのメモリアクセス回路とに出力する。
【００２８】
比較器３５は、比較データ信号４３と出力データ信号４８とに基づいて比較結果信号８−ｉを生成する。比較結果信号８−ｉは、比較データ信号４３が示すデータと出力データ信号４８が示すデータとか一致しているかどうかを示している。
【００２９】
図５は、本発明によるメモリテスト方法が実行されるメモリテスト方法設計システムを示している。そのメモリテスト方法設計システム５１は、サーバ５２と複数のコンピュータ装置５３−１〜５３−ｍ（ｍ＝２，３，４，…）とから形成されている。サーバ５２は、インターネット５４を介して互いに双方向に情報を伝送することができるように複数のコンピュータ装置５３−１〜５３−ｍに接続されている。複数のコンピュータ装置５３−１〜５３−ｍの各コンピュータ装置５３−ｊ（ｊ＝１，２，３，…，ｍ）は、エンジニアリングワークステーションに例示されるコンピュータから形成され、図示されていないローカルなハードディスクとメモリとを備えている。
【００３０】
サーバ５２は、ＣＡＤ設計ツール（回路エディタや論理シミュレータ等）を格納している記録媒体５５を備えている。そのＣＡＤ設計ツールは、インターネット５４を介してコンピュータ装置５３−ｊにダウンロードされ、コンピュータ装置５３−ｊのローカルなハードディスクまたはメモリにストアされる。コンピュータ装置５３−ｊは、そのＣＡＤ設計ツールを用いてシステム開発を行う。
【００３１】
図６Ａ〜図６Ｄは、本発明によるメモリテスト方法の実施の形態を示している。コンピュータ装置５３−ｊは、先ず、電力テーブルと許容最大電力Ｗｍａｘと最小テストワード長Ｗｍｉｎと最小ワード長ＲＡＭマクロＭｍｉｎと選定ＲＡＭマクロ集合と第１選定済みＲＡＭマクロ集合と第２選定済みＲＡＭマクロ集合とテスト設定済みＲＡＭマクロ集合とテスト未設定ＲＡＭマクロ集合と第１〜第ｎ段階目テスト対象ＲＡＭマクロ集合とテストワード長集合とをそれぞれ記録する複数の記憶領域（レジスタ）を記憶装置に確保する。コンピュータ装置５３−ｊは、メモリライブラリ（図示されていない）からＬＳＩ設計データを収集し、そのＬＳＩ設計データからその電力テーブルを作成する（ステップＳ１）。その電力テーブルは、ＲＡＭマクロ集合を電力集合とワード長集合とに対応付けている。すなわち、そのＲＡＭマクロ集合のうちの任意の要素は、その電力集合のうちの１つの要素に対応し、そのワード長集合のうちの１つの要素に対応している。そのＲＡＭマクロ集合の各要素は、複数のＲＡＭブロック３−１〜３−ｎのうちの１つのＲＡＭブロックが備えるＲＡＭマクロ３４を示している。その電力集合の各要素は、消費電力を示し、その電力集合のうちのあるＲＡＭマクロに対応する要素は、そのＲＡＭマクロが動作するときに消費される電力を示している。そのワード長集合の各要素は、ワード長を示し、そのワード長集合のうちのあるＲＡＭマクロに対応する要素は、そのＲＡＭマクロのワード長（ｗｏｒｄ長）を示している。そのＲＡＭマクロのテスト時間は、そのワード長に比例する。
【００３２】
コンピュータ装置５３−ｊは、変数ｎに１を代入する。
【００３３】
コンピュータ装置５３−ｊは、さらに、そのＬＳＩ設計データから許容最大電力Ｗｍａｘを取り出す（ステップＳ２）。その許容最大電力Ｗｍａｘは、半導体メモリ装置１が備える複数の配線のうちの電源を供給する電源配線が供給することができる最大の電力を示している。コンピュータ装置５３−ｊは、ワード長を第１優先にし、電力を第２優先にして、そのＲＡＭマクロ集合が示す複数のＲＡＭマクロをワード長と電力とが大きい順にソートする（ステップＳ３）。すなわち、ワード長が等しくない２つのＲＡＭマクロは、ワード長が大きい方のＲＡＭマクロの順番が前である。ワード長が等しく、電力が等しくない２つのＲＡＭマクロは、電力が大きい方のＲＡＭマクロの順番が前である。
【００３４】
コンピュータ装置５３−ｊは、その複数のＲＡＭマクロのうちのワード長が最大であるＲＡＭマクロをそのテスト設定済みＲＡＭマクロ集合とその選定ＲＡＭマクロ集合とその第１段階目テスト対象ＲＡＭマクロ集合とその第１選定済みＲＡＭマクロ集合とに追加し、その複数の電力のうちのそのＲＡＭマクロに対応する電力を変数Ｗｓｕｍ１に設定する（ステップＳ４）。
【００３５】
コンピュータ装置５３−ｊは、その複数のＲＡＭマクロのうちのその第１選定済みＲＡＭマクロ集合のＲＡＭマクロを除くＲＡＭマクロからワード長が最大であるＲＡＭマクロを選定し、（すなわち、最初にステップＳ５が実行されたときには、ワード長がそのテスト設定済みＲＡＭマクロ集合のＲＡＭマクロのワード長の次に長いＲＡＭマクロをその複数のＲＡＭマクロから選定し、）その選定されたＲＡＭマクロをその第１選定済みＲＡＭマクロ集合に追加する。コンピュータ装置５３−ｊは、次いで、その選定されたＲＡＭマクロとその電力テーブルに基づいて変数Ｗｓｕｍ２を算出する。変数Ｗｓｕｍ２は、その選定されたＲＡＭマクロに対応する電力に変数Ｗｓｕｍ１が加算された値を示している（ステップＳ５）。
【００３６】
コンピュータ装置５３−ｊは、許容最大電力Ｗｍａｘと変数Ｗｓｕｍ２との大小関係を算出する（ステップＳ６）。コンピュータ装置５３−ｊは、許容最大電力Ｗｍａｘが変数Ｗｓｕｍ２より大きいときに（ステップＳ６、ＹＥＳ）、その選定されたＲＡＭマクロをそのテスト設定済みＲＡＭマクロ集合とその選定ＲＡＭマクロ集合とその第１段階目テスト対象ＲＡＭマクロ集合とに追加し、変数Ｗｓｕｍ２の値を変数Ｗｓｕｍ１に設定する（ステップＳ７）。
【００３７】
コンピュータ装置５３−ｊは、許容最大電力Ｗｍａｘが変数Ｗｓｕｍ２より小さいときに（ステップＳ６、ＮＯ）、または、ステップＳ７が実行された後に、その電力テーブルのＲＡＭマクロ集合とその第１選定済みＲＡＭマクロ集合とを比較する（ステップＳ８）。コンピュータ装置５３−ｊは、その電力テーブルのＲＡＭマクロ集合とその第１選定済みＲＡＭマクロ集合とが一致していないときに（ステップＳ８、ＮＯ）、再度、ステップＳ５〜ステップＳ７を実行する。
【００３８】
コンピュータ装置５３−ｊは、その電力テーブルのＲＡＭマクロ集合とその第１選定済みＲＡＭマクロ集合とが一致したときに（ステップＳ８、ＹＥＳ）、その選定ＲＡＭマクロ集合に設定された全てのＲＡＭマクロに対応するワード長をそのテストワード長集合に設定し、そのテストワード長集合のうちの最小のワード長を最小テストワード長Ｗｍｉｎに設定する。コンピュータ装置５３−ｊは、さらに、最小テストワード長Ｗｍｉｎに対応するＲＡＭマクロを最小テストワード長マクロＭｍｉｎに設定する（ステップＳ９）。ステップＳ９までの動作で、最初に同時にテストが開始されるＲＡＭマクロがその第１段階目テスト対象ＲＡＭマクロ集合に設定される。
【００３９】
コンピュータ装置５３−ｊは、その選定ＲＡＭマクロ集合から最小ワード長ＲＡＭマクロＭｍｉｎに設定されたＲＡＭマクロを削除する。コンピュータ装置５３−ｊは、さらに、その選定ＲＡＭマクロ集合に設定されているＲＡＭマクロに対応する全ての電力が加算された和を変数Ｗｓｕｍ１に設定する。コンピュータ装置５３−ｊは、さらに、その選定ＲＡＭマクロ集合に設定されている全てのＲＡＭマクロをその第２選定済みＲＡＭマクロ集合に設定する（ステップＳ１０）。
【００４０】
コンピュータ装置５３−ｊは、テスト設定されていないＲＡＭマクロがあるときに、すなわち、その電力テーブルのＲＡＭマクロ集合とそのテスト設定済みＲＡＭマクロ集合とが一致していないときに（ステップＳ１１、ＹＥＳ）、その電力テーブルのＲＡＭマクロ集合からそのテスト設定済みＲＡＭマクロ集合を削除したＲＡＭマクロをそのテスト未設定ＲＡＭマクロ集合に書き込む（ステップＳ１２）。
【００４１】
コンピュータ装置５３−ｊは、そのテスト未設定ＲＡＭマクロ集合に設定されたＲＡＭマクロからワード長が最も長いＲＡＭマクロを選定し、その選定されたＲＡＭマクロとその電力テーブルと変数Ｗｓｕｍ１とに基づいて変数Ｗｓｕｍ２を算出する。変数Ｗｓｕｍ２は、その選定されたＲＡＭマクロに対応する電力に変数Ｗｓｕｍ１が加算された値を示している（ステップＳ１３）。
【００４２】
コンピュータ装置５３−ｊは、許容最大電力Ｗｍａｘと変数Ｗｓｕｍ２との大小関係を算出する（ステップＳ１４）。コンピュータ装置５３−ｊは、許容最大電力Ｗｍａｘが変数Ｗｓｕｍ２より大きいときに（ステップＳ１４、ＹＥＳ）、その選定されたＲＡＭマクロをそのテスト設定済みＲＡＭマクロ集合とその選定ＲＡＭマクロ集合とに追加し、変数Ｗｓｕｍ２の値を変数Ｗｓｕｍ１に設定する（ステップＳ１５）。
【００４３】
コンピュータ装置５３−ｊは、許容最大電力Ｗｍａｘが変数Ｗｓｕｍ２以下であるときに（ステップＳ１４、ＮＯ）、または、ステップＳ１５が実行された後に、その選定されたＲＡＭマクロをそのテスト未設定ＲＡＭマクロ集合から削除し、そのテスト未設定ＲＡＭマクロ集合にＲＡＭマクロが残っているかどうかを判別する（ステップＳ１６）。コンピュータ装置５３−ｊは、そのテスト未設定ＲＡＭマクロ集合にＲＡＭマクロが残っているときに（ステップＳ１６、ＮＯ）、再度、ステップＳ１３〜ステップＳ１５を実行する。
【００４４】
コンピュータ装置５３−ｊは、そのテスト未設定ＲＡＭマクロ集合のＲＡＭマクロが残っていないときに（ステップＳ１６、ＹＥＳ）、変数ｎの値に１が加算された値に変数ｎを更新する。コンピュータ装置５３−ｊは、さらに、その選定ＲＡＭマクロ集合のＲＡＭマクロをその第ｎ段階目テスト対象ＲＡＭマクロ集合に設定する。コンピュータ装置５３−ｊは、さらに、その選定ＲＡＭマクロ集合とその第２選定済みＲＡＭマクロ集合とを比較することにより、ステップＳ１５でその選定ＲＡＭマクロ集合に追加されたＲＡＭマクロが存在するかどうかを判別する（ステップＳ１７）。
【００４５】
コンピュータ装置５３−ｊは、その選定ＲＡＭマクロ集合に追加されたＲＡＭマクロがないときに（ステップＳ１７、ＮＯ）、その選定ＲＡＭマクロ集合のＲＡＭマクロに対応するワード長のうちの最小テストワード長Ｗｍｉｎの次に短いテストワード長を最小テストワード長Ｗｍｉｎに設定し（ステップＳ１８）、再度ステップＳ１０以降を実行する。
【００４６】
コンピュータ装置５３−ｊは、その選定ＲＡＭマクロ集合に追加されたＲＡＭマクロがあったときに（ステップＳ１７、ＹＥＳ）、その追加されたＲＡＭマクロを、最小テストワード長ＷｍｉｎのＲＡＭマクロに続いてテストされるＲＡＭマクロに設定する。コンピュータ装置５３−ｊは、さらに、その追加されたＲＡＭマクロのワード長に最小テストワード長Ｗｍｉｎが加算した値を最小テストワード長Ｗｍｉｎに設定する（ステップＳ１９）。
【００４７】
コンピュータ装置５３−ｊは、次に、そのテストワード長集合のワード長を小さい順にソートし、最小テストワード長Ｗｍｉｎの次に短いテストワード長を最小テストワード長Ｗｍｉｎに設定し（ステップＳ２０）、再度ステップＳ１０以降を実行する。
【００４８】
コンピュータ装置５３−ｊは、その電力テーブルのＲＡＭマクロ集合とそのテスト設定済みＲＡＭマクロ集合とが一致したときに（ステップＳ１１、ＮＯ）、ＲＡＭマクロのテスト順番設定を終了する。
【００４９】
図６Ａ〜図６Ｄの動作によれば、その第１〜第ｎ段階目テスト対象ＲＡＭマクロ集合に各ＲＡＭマクロのテスト順番が設定される。コンピュータ装置５３−ｊは、さらに、その順番に基づいて複数のメモリテスト実施期間を算出する。その複数のメモリテスト実施期間は、複数のＲＡＭブロック３−１〜３−ｎがそれぞれ備える複数のＲＡＭマクロ３４に対応している。その複数のメモリテスト実施期間のうちのあるＲＡＭマクロに対応するメモリテスト実施期間は、そのＲＡＭマクロのワード長に比例するように、算出される。その複数のメモリテスト実施期間の各々の開始時刻は、さらに、その第ｉ段階目テスト対象ＲＡＭマクロ集合に属するＲＡＭマクロのみがテストされる区間の後にその第（ｉ＋１）段階目テスト対象ＲＡＭマクロ集合に属するＲＡＭマクロのみがテストされる区間が配置されるように、算出される。半導体メモリ装置１は、その算出された複数のメモリテスト実施期間がその複数のＲＡＭマクロ３４に対応するように、テスト開始制御部１７が設計・作製される。
【実施例】
【００５０】
本発明による半導体メモリ装置の実施例は、７つのＲＡＭブロック３−１〜３−７を備えている。
ＲＡＭブロック３−１のＲＡＭマクロ３４（以下、「ＲＡＭマクロＲＡＭ１」と記載される。）は、ワード長２５６Ｗｏｒｄに対応付けられ、電力１２５ｍＷに対応付けられている。
ＲＡＭブロック３−２のＲＡＭマクロ３４（以下、「ＲＡＭマクロＲＡＭ２」と記載される。）は、ワード長５１２Ｗｏｒｄに対応付けられ、電力１２５ｍＷに対応付けられている。
ＲＡＭブロック３−３のＲＡＭマクロ３４（以下、「ＲＡＭマクロＲＡＭ３」と記載される。）は、ワード長５１２Ｗｏｒｄに対応付けられ、電力２５０ｍＷに対応付けられている。
ＲＡＭブロック３−４のＲＡＭマクロ３４（以下、「ＲＡＭマクロＲＡＭ４」と記載される。）は、ワード長１０２４Ｗｏｒｄに対応付けられ、電力２５０ｍＷに対応付けられている。
ＲＡＭブロック３−５のＲＡＭマクロ３４（以下、「ＲＡＭマクロＲＡＭ５」と記載される。）は、ワード長１０２４Ｗｏｒｄに対応付けられ、電力５００ｍＷに対応付けられている。
ＲＡＭブロック３−６のＲＡＭマクロ３４（以下、「ＲＡＭマクロＲＡＭ６」と記載される。）は、ワード長２０４８Ｗｏｒｄに対応付けられ、電力２５０ｍＷに対応付けられている。
ＲＡＭブロック３−７のＲＡＭマクロ３４（以下、「ＲＡＭマクロＲＡＭ７」と記載される。）は、ワード長１５３６Ｗｏｒｄに対応付けられ、電力１８８ｍＷに対応付けられている。
さらに、本実施例の半導体メモリ装置は、電源配線が供給することができる最大の許容最大電力Ｗｍａｘが１．１Ｗになるように設計されている
【００５１】
このとき、図６ＡのステップＳ３のソートでは、複数のＲＡＭマクロがＲＡＭマクロＲＡＭ６、ＲＡＭマクロＲＡＭ７、ＲＡＭマクロＲＡＭ５、ＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ３、ＲＡＭマクロＲＡＭ２、ＲＡＭマクロＲＡＭ１と並べ替えられる。ステップＳ４では、ＲＡＭマクロＲＡＭ６がそのテスト設定済みＲＡＭマクロ集合とその選定ＲＡＭマクロ集合とその第１段階目テスト対象ＲＡＭマクロ集合とその第１選定済みＲＡＭマクロ集合に追加され、ＲＡＭマクロＲＡＭ６の電力である２５０ｍＷが変数Ｗｓｕｍ１に設定される。
【００５２】
ステップＳ５では、ソート結果よりＲＡＭマクロＲＡＭ６の次にワード長の大きいＲＡＭマクロＲＡＭ７の電力を変数Ｗｓｕｍ１に加算して得られた４３８ｍＷが変数Ｗｓｕｍ２に設定される。その選定したＲＡＭマクロＲＡＭ７は、その第１選定済みＲＡＭマクロ集合に追加設定される。
【００５３】
ステップＳ６では、許容最大電力Ｗｍａｘが変数Ｗｓｕｍ２より大きい為ステップＳ７に移行される。４３８ｍＷが変数Ｗｓｕｍ１に設定される。
【００５４】
ステップＳ７では、ＲＡＭマクロＲＡＭ７がそのテスト設定済みＲＡＭマクロ集合とその選定ＲＡＭマクロ集合とその第１段階目テスト対象ＲＡＭマクロ集合に追加される。
【００５５】
ステップＳ８では、その電力テーブルのＲＡＭマクロ集合とその第１選定済みＲＡＭマクロ集合とで、ＲＡＭマクロＲＡＭ５、ＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ３、ＲＡＭマクロＲＡＭ２、ＲＡＭマクロＲＡＭ１の差が存在するので、ステップＳ５に移行する。
【００５６】
ステップＳ５では、ＲＡＭマクロＲＡＭ７の次にワード長の大きいＲＡＭマクロＲＡＭ５の電力を変数Ｗｓｕｍ１に加算した９３８ｍＷが変数Ｗｓｕｍ２に設定される。更に選定したＲＡＭマクロＲＡＭ５がその第１選定済みＲＡＭマクロ集合に追加設定される。
【００５７】
ステップＳ６では、許容最大電力Ｗｍａｘは、変数Ｗｓｕｍ２より大きい為ステップＳ７に移行する。９３８ｍＷが変数Ｗｓｕｍ１に設定される。
【００５８】
ステップＳ７では、更に、ＲＡＭマクロＲＡＭ５がそのテスト設定済みＲＡＭマクロ集合とその選定ＲＡＭマクロ集合とその第１段階目テスト対象ＲＡＭマクロ集合に追加される。
【００５９】
ステップＳ８では、その電力テーブルのＲＡＭマクロ集合とその第１選定済みＲＡＭマクロ集合とで、ＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ３、ＲＡＭマクロＲＡＭ２、ＲＡＭマクロＲＡＭ１の差が存在するので、ステップＳ５に移行する。
【００６０】
ステップＳ５では、ＲＡＭマクロＲＡＭ５の次にワード長の大きいＲＡＭマクロＲＡＭ４の電力を変数Ｗｓｕｍ１に加算した１１８８ｍＷが変数Ｗｓｕｍ２に設定される。更に選定したＲＡＭマクロＲＡＭ４がその第１選定済みＲＡＭマクロ集合に追加設定される。
【００６１】
ステップＳ６では、許容最大電力Ｗｍａｘと変数Ｗｓｕｍ２とが比較されて、許容最大電力Ｗｍａｘが変数Ｗｓｕｍ２以下の為、ステップＳ８に移行する。
【００６２】
ステップＳ８では、その電力テーブルのＲＡＭマクロ集合とその第１選定済みＲＡＭマクロ集合とが比較され、ＲＡＭマクロＲＡＭ３、ＲＡＭマクロＲＡＭ２、ＲＡＭマクロＲＡＭ１の差が存在するので、ステップＳ５に移行する。
【００６３】
ステップＳ５では、ＲＡＭマクロＲＡＭ４の次にワード長の大きいＲＡＭマクロＲＡＭ３の電力を変数Ｗｓｕｍ１に加算した１１８８ｍＷが変数Ｗｓｕｍ２に設定される。更に選定したＲＡＭマクロＲＡＭ３がその第１選定済みＲＡＭマクロ集合に追加設定される。
【００６４】
ステップＳ６では、許容最大電力Ｗｍａｘと変数Ｗｓｕｍ２が比較され、許容最大電力Ｗｍａｘが変数Ｗｓｕｍ２以下の為、ステップＳ８に移行する。
【００６５】
ステップＳ８では、その電力テーブルのＲＡＭマクロ集合とその第１選定済みＲＡＭマクロ集合が比較され、ＲＡＭマクロＲＡＭ２、ＲＡＭマクロＲＡＭ１の差が存在するので、ステップＳ５に移行する。
【００６６】
ステップＳ５では、ＲＡＭマクロＲＡＭ３の次にワード長の大きいＲＡＭマクロＲＡＭ２の電力を変数Ｗｓｕｍ１に加算した１０６３ｍＷが変数Ｗｓｕｍ２に設定される。更に選定したＲＡＭマクロＲＡＭ２がその第１選定済みＲＡＭマクロ集合に追加設定される。
【００６７】
ステップＳ６では、許容最大電力Ｗｍａｘが変数Ｗｓｕｍ２より大きい為、ステップＳ７に移行する。
【００６８】
ステップＳ７では、１０６３ｍＷが変数Ｗｓｕｍ１に設定される。更に、ＲＡＭマクロＲＡＭ２がそのテスト設定済みＲＡＭマクロ集合とその選定ＲＡＭマクロ集合とその第１段階目テスト対象ＲＡＭマクロ集合に追加される。
【００６９】
ステップＳ８では、その電力テーブルのＲＡＭマクロ集合とその第１選定済みＲＡＭマクロ集合が比較され、ＲＡＭマクロＲＡＭ１の差が存在するのでステップＳ５に移行する。
【００７０】
ステップＳ５では、ＲＡＭマクロＲＡＭ２の次にワード長の大きいＲＡＭマクロＲＡＭ１の電力を変数Ｗｓｕｍ１に加算した１１８８ｍＷが変数Ｗｓｕｍ２に設定される。更に選定したＲＡＭマクロＲＡＭ１がその第１選定済みＲＡＭマクロ集合に追加設定される。
【００７１】
ステップＳ６では、許容最大電力Ｗｍａｘが変数Ｗｓｕｍ２より小さい為、ステップＳ８に移行する。
【００７２】
ステップＳ８では、その電力テーブルのＲＡＭマクロ集合とその第１選定済みＲＡＭマクロ集合が比較され、差が無いのでステップＳ９に移行する。
【００７３】
ステップＳ９では、その選定ＲＡＭマクロ集合に設定されたＲＡＭマクロＲＡＭ６、ＲＡＭマクロＲＡＭ７、ＲＡＭマクロＲＡＭ５、ＲＡＭマクロＲＡＭ２のそれぞれのワード長２０４６と１５３６と１０２４と５１２とがテストワード長集合に設定され、５１２が最小テストワード長Ｗｍｉｎに設定され、ＲＡＭマクロＲＡＭ２が最小ワード長ＲＡＭマクロＭｍｉｎに設定される。
【００７４】
ここまでの動作により、その第１段階目テスト対象ＲＡＭマクロ集合とその選定ＲＡＭマクロ集合とには、ＲＡＭマクロＲＡＭ６とＲＡＭマクロＲＡＭ７とＲＡＭマクロＲＡＭ５とＲＡＭマクロＲＡＭ２が設定される。これらの複数のＲＡＭマクロは、テスト開始時に同時にテストが開始されるＲＡＭマクロである。
【００７５】
図７は、その第１段階目テスト対象ＲＡＭマクロ集合に属する複数のＲＡＭマクロの各々のワード長と電力とを示している。図７のグラフは、ＲＡＭマクロを矩形で示し、その矩形の横の辺の長さがそのＲＡＭマクロの電力を示し、その矩形の縦の辺の長さがそのＲＡＭマクロのワード長を示している。その矩形は、その横の辺がｘ軸に平行になるように、その縦の辺がｙ軸に平行になるように、かつ、その複数の矩形が互いに重ならないように、ｘｙ平面に配置されている。
【００７６】
その複数のＲＡＭマクロに対応する複数の矩形は、それぞれ、下方の横の辺がｘ軸に重なるように配置されている。図７のグラフは、その複数の矩形の上方の横の辺がそれぞれ配置される複数の位置のｙ座標のうちの最小であるｙ座標（５１２）が最小テストワード長Ｗｍｉｎであることを示している。図７のグラフは、さらに、その複数の矩形の上方の横の辺のうちの次式：
ｙ≧Ｗｍｉｎ
により表現される領域に配置される複数の辺がそれぞれ配置される複数の位置のｙ座標の集合がテストワード長集合であることを示している。図７のグラフは、さらに、上方の横の辺のｙ座標が最小テストワード長Ｗｍｉｎを示す矩形に対応するＲＡＭマクロＲＡＭ２が最小ワード長ＲＡＭマクロＭｍｉｎであることを示している。
【００７７】
次に、ステップＳ１０では、その選定ＲＡＭマクロ集合に設定されたＲＡＭマクロＲＡＭ６、ＲＡＭマクロＲＡＭ７、ＲＡＭマクロＲＡＭ５、ＲＡＭマクロＲＡＭ２から最小ワード長ＲＡＭマクロＭｍｉｎに設定されたＲＡＭマクロＲＡＭ２を削除し、その選定ＲＡＭマクロ集合に設定されているＲＡＭマクロＲＡＭ５、ＲＡＭマクロＲＡＭ６、ＲＡＭマクロＲＡＭ７の電力を加算した９３８ｍＷが変数Ｗｓｕｍ１に設定される。その選定ＲＡＭマクロ集合がその第２選定済みＲＡＭマクロ集合に書き込まれる。
【００７８】
ステップＳ１１では、その電力テーブルのＲＡＭマクロ集合とそのテスト設定済みＲＡＭマクロ集合が比較され、ＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ３、ＲＡＭマクロＲＡＭ１の差が存在するためステップＳ１３に移行する。
【００７９】
ステップＳ１２では、その電力テーブルに設定されたＲＡＭマクロＲＡＭ１、ＲＡＭマクロＲＡＭ２、ＲＡＭマクロＲＡＭ３、ＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ５、ＲＡＭマクロＲＡＭ６、ＲＡＭマクロＲＡＭ７からそのテスト設定済みＲＡＭマクロ集合に設定されたＲＡＭマクロＲＡＭ６、ＲＡＭマクロＲＡＭ７、ＲＡＭマクロＲＡＭ５、ＲＡＭマクロＲＡＭ２が削除されたＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ３、ＲＡＭマクロＲＡＭ１がそのテスト未設定ＲＡＭマクロ集合に書き込まれる。
【００８０】
ステップＳ１３では、そのテスト未設定ＲＡＭマクロ集合に設定されたＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ３、ＲＡＭマクロＲＡＭ１からワード長が大きいＲＡＭマクロＲＡＭ４が選定され、ＲＡＭマクロＲＡＭ４の電力を変数Ｗｓｕｍ１に加算した１１８８ｍＷが変数Ｗｓｕｍ２に設定される。
【００８１】
ステップＳ１４では、許容最大電力Ｗｍａｘが変数Ｗｓｕｍ２より小さい為、ステップＳ１６に移行する。
【００８２】
ステップＳ１６では、ステップＳ１３で選定されたＲＡＭマクロＲＡＭ４がそのテスト未設定ＲＡＭマクロ集合から削除される。そのテスト未設定ＲＡＭマクロ集合にＲＡＭマクロＲＡＭ３、ＲＡＭマクロＲＡＭ１が残っているのでステップＳ１３に移行する。
【００８３】
ステップＳ１３では、そのテスト未設定ＲＡＭマクロ集合に設定されたＲＡＭマクロＲＡＭ３、ＲＡＭマクロＲＡＭ１からワード長の大きいＲＡＭマクロＲＡＭ３が選定され、ＲＡＭマクロＲＡＭ３の電力を変数Ｗｓｕｍ１に加算した１１８８ｍＷが変数Ｗｓｕｍ２に設定される。
【００８４】
ステップＳ１４では、許容最大電力Ｗｍａｘが変数Ｗｓｕｍ２より小さい為ステップＳ１６に移行する。
【００８５】
ステップＳ１６では、ステップＳ１３で選定されたＲＡＭマクロＲＡＭ３がそのテスト未設定ＲＡＭマクロ集合から削除される。そのテスト未設定ＲＡＭマクロ集合にＲＡＭマクロＲＡＭ１が残っているのでステップＳ１３に移行する。
【００８６】
ステップＳ１３では、そのテスト未設定ＲＡＭマクロ集合に設定されたＲＡＭマクロＲＡＭ１からワード長の大きいＲＡＭマクロＲＡＭ１が選定され、ＲＡＭマクロＲＡＭ１の電力を変数Ｗｓｕｍ１に加算した１０６３ｍＷが変数Ｗｓｕｍ２に設定される。
【００８７】
ステップＳ１４では、許容最大電力Ｗｍａｘが変数Ｗｓｕｍ２より大きい為ステップＳ１５に移行する。
【００８８】
ステップＳ１５では、１０６３ｍＷが変数Ｗｓｕｍ１に設定される。ＲＡＭマクロＲＡＭ１がそのテスト設定済みＲＡＭマクロ集合とその選定ＲＡＭマクロ集合に追加される。
【００８９】
ステップＳ１６では、ステップＳ１３で選定されたＲＡＭマクロＲＡＭ１がそのテスト未設定ＲＡＭマクロ集合から削除される。そのテスト未設定ＲＡＭマクロ集合にＲＡＭマクロが残っていないのでステップＳ１７に移行する。
【００９０】
ステップＳ１７では、２が変数ｎに設定され、その選定ＲＡＭマクロ集合がその第２段階目テスト対象ＲＡＭマクロ集合に書き込まれる。その選定ＲＡＭマクロ集合とその第２選定済みＲＡＭマクロ集合が比較され、ステップＳ１５でその選定ＲＡＭマクロ集合に追加されたＲＡＭマクロＲＡＭ１が選定されてステップＳ１９に移行する。
【００９１】
ステップＳ１９では、ステップＳ１７で選定されたＲＡＭマクロＲＡＭ１が（最小テストワード長Ｗｍｉｎ（＝５１２）に続くテストとして）そのテスト設定済みＲＡＭマクロ集合とその選定ＲＡＭマクロ集合に追加され、ＲＡＭマクロＲＡＭ１のワード長２５６を最小テストワード長Ｗｍｉｎのワード長５１２と加算したワード長７６８がテストワード長集合に追加される。
【００９２】
ステップＳ２０では、テストワード長２０４８と１５３６と１０２４と７６８と５１２が小さい順にソートされ、最小テストワード長Ｗｍｉｎ（＝５１２）の次に短いテストワード長７６８が最小テストワード長Ｗｍｉｎに設定され、最小テストワード長Ｗｍｉｎに対応するＲＡＭマクロＲＡＭ１が最小ワード長ＲＡＭマクロＭｍｉｎに設定される。
【００９３】
ここまでの動作で、その第２段階目テスト対象ＲＡＭマクロ集合に第２段階目に同時にテストされるＲＡＭマクロが設定される。
【００９４】
図８は、その第２段階目テスト対象ＲＡＭマクロ集合に属する複数のＲＡＭマクロの各々のワード長と電力とを示している。その複数の矩形は、次式：
ｙ≧Ｗｍｉｎ’
により表現される領域に配置されている。ここで、最小テストワード長Ｗｍｉｎ’は、その第１段階目テスト対象ＲＡＭマクロ集合が設定されたとき最小テストワード長Ｗｍｉｎを示している。
図８のグラフは、その複数の矩形の上方の横の辺がそれぞれ配置される複数の位置のｙ座標のうちの最小であるｙ座標（７６８）が最小テストワード長Ｗｍｉｎを示している。
図８のグラフは、その複数の矩形の上方の横の辺のうちの次式：
ｙ≧Ｗｍｉｎ
により表現される領域に配置される複数の辺がそれぞれ配置される複数の位置のｙ座標の集合がテストワード長集合を示している。
図８のグラフは、上方の横の辺のｙ座標が最小テストワード長Ｗｍｉｎを示す矩形に対応するＲＡＭマクロＲＡＭ１が最小ワード長ＲＡＭマクロＭｍｉｎを示している。
【００９５】
次に、ステップＳ１０では、その選定ＲＡＭマクロ集合に設定されたＲＡＭマクロＲＡＭ６、ＲＡＭマクロＲＡＭ７、ＲＡＭマクロＲＡＭ５、ＲＡＭマクロＲＡＭ１から最小ワード長ＲＡＭマクロＭｍｉｎに設定されたＲＡＭマクロＲＡＭ１が削除され、その選定ＲＡＭマクロ集合のＲＡＭマクロＲＡＭ５とＲＡＭマクロＲＡＭ６とＲＡＭマクロＲＡＭ７の電力を加算した９３８ｍＷが変数Ｗｓｕｍ１に設定される。更にその選定ＲＡＭマクロ集合がその第２選定済みＲＡＭマクロ集合に書き込まれる。
【００９６】
次にステップＳ１１では、その電力テーブルのＲＡＭマクロ集合とそのテスト設定済みＲＡＭマクロ集合が比較され、ＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ３の差が存在するためステップＳ１２へ移行する。
【００９７】
ステップＳ１２では、その電力テーブルに設定されたＲＡＭマクロＲＡＭ１、ＲＡＭマクロＲＡＭ２、ＲＡＭマクロＲＡＭ３、ＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ５、ＲＡＭマクロＲＡＭ６、ＲＡＭマクロＲＡＭ７からそのテスト設定済みＲＡＭマクロ集合に設定されたＲＡＭマクロＲＡＭ６、ＲＡＭマクロＲＡＭ７、ＲＡＭマクロＲＡＭ５、ＲＡＭマクロＲＡＭ２、ＲＡＭマクロＲＡＭ１を削除したＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ３がそのテスト未設定ＲＡＭマクロ集合に書き込まれる。
【００９８】
ステップＳ１３では、そのテスト未設定ＲＡＭマクロ集合に設定されたＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ３からワード長の大きいＲＡＭマクロＲＡＭ４を選定しＲＡＭマクロＲＡＭ４の電力を変数Ｗｓｕｍ１に加算した１１８８ｍＷが変数Ｗｓｕｍ２に設定される。
【００９９】
次にステップＳ１４では、許容最大電力Ｗｍａｘが変数Ｗｓｕｍ２より小さい為ステップＳ１６に移行する。
【０１００】
ステップＳ１６では、ステップＳ１３で選定されたＲＡＭマクロＲＡＭ４がそのテスト未設定ＲＡＭマクロ集合から削除される。そのテスト未設定ＲＡＭマクロ集合にＲＡＭマクロＲＡＭ３が残っているのでステップＳ１３に移行する。
【０１０１】
ステップＳ１３では、そのテスト未設定ＲＡＭマクロ集合に設定されたＲＡＭマクロＲＡＭ３からワード長が大きいＲＡＭマクロＲＡＭ３が選定され、ＲＡＭマクロＲＡＭ３の電力を変数Ｗｓｕｍ１に加算した１１８８ｍＷが変数Ｗｓｕｍ２に設定される。
【０１０２】
次にステップＳ１４では、許容最大電力Ｗｍａｘが変数Ｗｓｕｍ２より小さい為ステップＳ１６に移行する。
【０１０３】
ステップＳ１６では、ステップＳ１３で選定されたＲＡＭマクロＲＡＭ３がそのテスト未設定ＲＡＭマクロ集合から削除される。そのテスト未設定ＲＡＭマクロ集合にＲＡＭマクロが残っていないのでステップＳ１７に移行する。
【０１０４】
ステップＳ１７では、２＋１が変数ｎに設定され、その選定ＲＡＭマクロ集合がその第３段階目テスト対象ＲＡＭマクロ集合に書き込まれる。またその選定ＲＡＭマクロ集合とその第２選定済みＲＡＭマクロ集合が比較され、ステップＳ１５でその選定ＲＡＭマクロ集合に追加されたＲＡＭマクロが存在しないのでステップＳ１８に移行する。
【０１０５】
ステップＳ１８では、テストワード長２０４８と１５３６と１０２４と７６８で最小テストワード長Ｗｍｉｎに設定されている７６８の次に小さい１０２４が最小テストワード長Ｗｍｉｎに設定され、最小テストワード長Ｗｍｉｎに対応するＲＡＭマクロＲＡＭ５が最小ワード長ＲＡＭマクロＭｍｉｎに設定される。
【０１０６】
これまでの動作で、その第３段階目テスト対象ＲＡＭマクロ集合に第３段階目に同時にテストされるＲＡＭマクロが設定される。
【０１０７】
図９は、その第３段階目テスト対象ＲＡＭマクロ集合に属する複数のＲＡＭマクロの各々のワード長と電力とを示している。その複数の矩形は、次式：
ｙ≧Ｗｍｉｎ’
により表現される領域に配置されている。ここで、最小テストワード長Ｗｍｉｎ’は、その第２段階目テスト対象ＲＡＭマクロ集合が設定されたとき最小テストワード長Ｗｍｉｎを示している。
図９のグラフは、その複数の矩形の上方の横の辺がそれぞれ配置される複数の位置のｙ座標のうちの最小であるｙ座標（１０２４）が最小テストワード長Ｗｍｉｎを示している。
図９のグラフは、その複数の矩形の上方の横の辺のうちの次式：
ｙ≧Ｗｍｉｎ
により表現される領域に配置される複数の辺がそれぞれ配置される複数の位置のｙ座標の集合がテストワード長集合を示している。
図９のグラフは、上方の横の辺のｙ座標が最小テストワード長Ｗｍｉｎを示す矩形に対応するＲＡＭマクロＲＡＭ５が最小ワード長ＲＡＭマクロＭｍｉｎを示している。
【０１０８】
次に、ステップＳ１０では、その選定ＲＡＭマクロ集合に設定されたＲＡＭマクロＲＡＭ６、ＲＡＭマクロＲＡＭ７、ＲＡＭマクロＲＡＭ５から最小ワード長ＲＡＭマクロＭｍｉｎに設定されたＲＡＭマクロＲＡＭ５が削除され、その選定ＲＡＭマクロ集合のＲＡＭマクロＲＡＭ６とＲＡＭマクロＲＡＭ７の電力を加算した４３８ｍＷが変数Ｗｓｕｍ１に設定され、更にその選定ＲＡＭマクロ集合がその第２選定済みＲＡＭマクロ集合に書き込まれる。
【０１０９】
次にステップＳ１１では、その電力テーブルのＲＡＭマクロ集合とそのテスト設定済みＲＡＭマクロ集合が比較され、ＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ３の差が存在するためステップＳ１２へ移行する。
【０１１０】
ステップＳ１２では、その電力テーブルに設定されたＲＡＭマクロＲＡＭ１、ＲＡＭマクロＲＡＭ２、ＲＡＭマクロＲＡＭ３、ＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ５、ＲＡＭマクロＲＡＭ６、ＲＡＭマクロＲＡＭ７からそのテスト設定済みＲＡＭマクロ集合に設定されたＲＡＭマクロＲＡＭ６、ＲＡＭマクロＲＡＭ７、ＲＡＭマクロＲＡＭ５、ＲＡＭマクロＲＡＭ２、ＲＡＭマクロＲＡＭ１が削除されたＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ３がそのテスト未設定ＲＡＭマクロ集合に書き込まれる。
【０１１１】
ステップＳ１３では、そのテスト未設定ＲＡＭマクロ集合に設定されたＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ３からワード長が大きいＲＡＭマクロＲＡＭ４が選定され、ＲＡＭマクロＲＡＭ４の電力を変数Ｗｓｕｍ１に加算した６８８ｍＷが変数Ｗｓｕｍ２に設定される。
【０１１２】
次にステップＳ１４では、許容最大電力Ｗｍａｘが変数Ｗｓｕｍ２より大きい為ステップＳ１５に移行する。
【０１１３】
ステップＳ１５では、６８８ｍＷが変数Ｗｓｕｍ１に設定される。更にＲＡＭマクロＲＡＭ４がそのテスト設定済みＲＡＭマクロ集合とその選定ＲＡＭマクロ集合に追加される。
【０１１４】
ステップＳ１６では、ステップＳ１３で選定したＲＡＭマクロＲＡＭ４がそのテスト未設定ＲＡＭマクロ集合から削除される。そのテスト未設定ＲＡＭマクロ集合にＲＡＭマクロＲＡＭ３が残っているのでステップＳ１３に移行する。
【０１１５】
ステップＳ１３では、そのテスト未設定ＲＡＭマクロ集合に設定されたＲＡＭマクロＲＡＭ３からワード長の大きいＲＡＭマクロＲＡＭ３が選定され、ＲＡＭマクロＲＡＭ３の電力を変数Ｗｓｕｍ１に加算した９３８ｍＷが変数Ｗｓｕｍ２に設定される。
【０１１６】
次にステップＳ１４では、許容最大電力Ｗｍａｘが変数Ｗｓｕｍ２より大きい為ステップＳ１５に移行する。
【０１１７】
ステップＳ１５では、９３８ｍＷが変数Ｗｓｕｍ１に設定される。更にＲＡＭマクロＲＡＭ３がそのテスト設定済みＲＡＭマクロ集合とその選定ＲＡＭマクロ集合に追加される。
【０１１８】
ステップＳ１６では、ステップＳ１３で選定されたＲＡＭマクロＲＡＭ３がそのテスト未設定ＲＡＭマクロ集合から削除される。そのテスト未設定ＲＡＭマクロ集合にＲＡＭが残っていないのでステップＳ１７に移行する。
【０１１９】
ステップＳ１７では、３＋１が変数ｎに設定され、その選定ＲＡＭマクロ集合がその第４段階目テスト対象ＲＡＭマクロ集合に書き込まれる。またその選定ＲＡＭマクロ集合とその第２選定済みＲＡＭマクロ集合が比較され、ステップＳ１５でその選定ＲＡＭマクロ集合に追加されたＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ３が選定されてステップＳ１９に移行する。
【０１２０】
ステップＳ１９では、ステップＳ１７で選定されたＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ３が（最小テストワード長Ｗｍｉｎ（＝５１２）に続くテスト対象として）そのテスト設定済みＲＡＭマクロ集合とその選定ＲＡＭマクロ集合に追加され、ＲＡＭマクロＲＡＭ４のワード長１０２４が最小テストワード長Ｗｍｉｎのワード長５１２と加算したワード長２０４８がテストワード長集合に追加され、ＲＡＭマクロＲＡＭ３のワード長５１２が最小テストワード長Ｗｍｉｎのワード長５１２と加算したワード長１５３６がテストワード長集合に追加される。
【０１２１】
ステップＳ２０では、テストワード長２０４８と１５３６と１０２４と７６８と５１２と２０４８と１５３６が小さい順にソートされ、最小テストワード長Ｗｍｉｎ（＝１０２４）の次に短いテストワード長１５３６が最小テストワード長Ｗｍｉｎに設定され、最小テストワード長Ｗｍｉｎに対応するＲＡＭマクロＲＡＭ７とＲＡＭマクロＲＡＭ３とが最小ワード長ＲＡＭマクロＭｍｉｎに設定される。
【０１２２】
これまでの動作で、その第４段階目テスト対象ＲＡＭマクロ集合に第４段階目に同時にテストされるＲＡＭマクロが設定される。
【０１２３】
図１０は、その第４段階目テスト対象ＲＡＭマクロ集合に属する複数のＲＡＭマクロの各々のワード長と電力とを示している。その複数の矩形は、次式：
ｙ≧Ｗｍｉｎ’
により表現される領域に配置されている。ここで、最小テストワード長Ｗｍｉｎ’は、その第３段階目テスト対象ＲＡＭマクロ集合が設定されたとき最小テストワード長Ｗｍｉｎを示している。
図１０のグラフは、その複数の矩形の上方の横の辺がそれぞれ配置される複数の位置のｙ座標のうちの最小であるｙ座標（１５３６）が最小テストワード長Ｗｍｉｎを示している。
図１０のグラフは、その複数の矩形の上方の横の辺のうちの次式：
ｙ≧Ｗｍｉｎ
により表現される領域に配置される複数の辺がそれぞれ配置される複数の位置のｙ座標の集合がテストワード長集合を示している。
図１０のグラフは、上方の横の辺のｙ座標が最小テストワード長Ｗｍｉｎを示す矩形に対応するＲＡＭマクロＲＡＭ３とＲＡＭマクロＲＡＭ７とが最小ワード長ＲＡＭマクロＭｍｉｎを示している。
【０１２４】
次にステップＳ１０では、その選定ＲＡＭマクロ集合に設定されたＲＡＭマクロＲＡＭ６、ＲＡＭマクロＲＡＭ７、ＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ３から最小ワード長ＲＡＭマクロＭｍｉｎに設定されたＲＡＭマクロＲＡＭ４、ＲＡＭマクロＲＡＭ３が削除され、その選定ＲＡＭマクロ集合のＲＡＭマクロＲＡＭ６とＲＡＭマクロＲＡＭ４の電力を加算した５００ｍＷが変数Ｗｓｕｍ１に設定される。更にその選定ＲＡＭマクロ集合がその第２選定済みＲＡＭマクロ集合に書き込まれる。
【０１２５】
次にステップＳ１１では、その電力テーブルのＲＡＭマクロ集合とそのテスト設定済みＲＡＭマクロ集合が比較され、差がないのでＲＡＭマクロのテスト順番が決まり設定が終了する。
【０１２６】
ここまでの動作により設定される第１段階目テスト対象ＲＡＭマクロ集合と第２段階目テスト対象ＲＡＭマクロ集合と第３段階目テスト対象ＲＡＭマクロ集合と第４段階目テスト対象ＲＡＭマクロ集合は、各ＲＡＭマクロのテスト順番を示している。次いで、本実施例の半導体メモリ装置のテスト開始制御部１７は、そのテスト順番で複数のＲＡＭマクロＲＡＭ１〜ＲＡＭ７のテストが開始されるように設計・製造される。
【０１２７】
図１１は、本実施例による半導体メモリ装置のＢＩＳＴＭＯＤＥ信号７がテスト動作時を示している期間での複数のＲＡＭマクロＲＡＭ１〜ＲＡＭ７の状態を示している。その期間は、複数の区間Ｔ０〜Ｔ９に分割されている。
その状態ＲＡＭ１は、ＲＡＭマクロＲＡＭ１がテストされているかどうかを示し、ＲＡＭマクロＲＡＭ１が区間Ｔ３にテストされていることを示している。
その状態ＲＡＭ２は、ＲＡＭマクロＲＡＭ２がテストされているかどうかを示し、ＲＡＭマクロＲＡＭ２が区間Ｔ１〜区間Ｔ２にテストされていることを示している。
その状態ＲＡＭ３は、ＲＡＭマクロＲＡＭ３がテストされているかどうかを示し、ＲＡＭマクロＲＡＭ３が区間Ｔ５〜区間Ｔ６にテストされていることを示している。
その状態ＲＡＭ４は、ＲＡＭマクロＲＡＭ４がテストされているかどうかを示し、ＲＡＭマクロＲＡＭ４が区間Ｔ５〜区間Ｔ８にテストされていることを示している。
その状態ＲＡＭ５は、ＲＡＭマクロＲＡＭ５がテストされているかどうかを示し、ＲＡＭマクロＲＡＭ５が区間Ｔ１〜区間Ｔ４にテストされていることを示している。
その状態ＲＡＭ６は、ＲＡＭマクロＲＡＭ６がテストされているかどうかを示し、ＲＡＭマクロＲＡＭ６が区間Ｔ１〜区間Ｔ８にテストされていることを示している。
その状態ＲＡＭ７は、ＲＡＭマクロＲＡＭ７がテストされているかどうかを示し、ＲＡＭマクロＲＡＭ７が区間Ｔ１〜区間Ｔ６にテストされていることを示している。
【０１２８】
状態ＲＡＭ１〜ＲＡＭ７は、区間Ｔ０でどのＲＡＭマクロもテストされていないことを示している。
状態ＲＡＭ１〜ＲＡＭ７は、さらに、区間Ｔ１と区間Ｔ２とにＲＡＭマクロＲＡＭ２とＲＡＭマクロＲＡＭ５とＲＡＭマクロＲＡＭ６とＲＡＭマクロＲＡＭ７とがテストされていることを示している。
状態ＲＡＭ１〜ＲＡＭ７は、さらに、区間Ｔ３にＲＡＭマクロＲＡＭ１とＲＡＭマクロＲＡＭ５とＲＡＭマクロＲＡＭ６とＲＡＭマクロＲＡＭ７とがテストされていることを示している。
状態ＲＡＭ１〜ＲＡＭ７は、さらに、区間Ｔ４にＲＡＭマクロとＲＡＭマクロＲＡＭ５とＲＡＭマクロＲＡＭ６とＲＡＭマクロＲＡＭ７のテストがテストされていることを示している。
状態ＲＡＭ１〜ＲＡＭ７は、さらに、区間Ｔ５と区間Ｔ６とにＲＡＭマクロＲＡＭ３とＲＡＭマクロＲＡＭ４とＲＡＭマクロＲＡＭ６とＲＡＭマクロＲＡＭ７とがテストされていることを示している。
状態ＲＡＭ１〜ＲＡＭ７は、さらに、区間Ｔ７と区間Ｔ８とにＲＡＭマクロＲＡＭ４とＲＡＭマクロＲＡＭ５とがテストされていることを示している。
状態ＲＡＭ１〜ＲＡＭ７は、さらに、区間Ｔ９にどのＲＡＭマクロもテストされていないことを示している。
【０１２９】
図１２は、本実施例による半導体メモリ装置のＢＩＳＴＭＯＤＥ信号７がテスト動作時を示している期間に消費される電力の変化を示している。その変化６１は、区間Ｔ０で消費される電力が０ｍＷであることを示している。変化６１は、さらに、区間Ｔ１〜区間Ｔ３で消費される電力が１０６２ｍＷであることを示している。変化６１は、さらに、区間Ｔ４〜区間Ｔ６で消費される電力が９３８ｍＷであることを示している。変化６１は、さらに、区間Ｔ７〜区間Ｔ８で消費される電力が５００ｍＷであることを示している。変化６１は、さらに、区間Ｔ９で消費される電力が０ｍＷであることを示している。変化６１は、さらに、全ての区間Ｔ１〜区間Ｔ８での電力の最大値が１０６３ｍＷであり、その電力が許容最大電力Ｗｍａｘ（１．１Ｗ）以下であることを示している。すなわち、変化６１は、本実施例による半導体メモリ装置がテスト時の特性劣化が発生しないことを示している。
【０１３０】
本発明による半導体メモリ装置の比較例は、既述の実施例と同様にして、７つのＲＡＭブロックＲＡＭ１〜ＲＡＭ７を備えている。
ＲＡＭブロック３−１のＲＡＭマクロ３４（以下、「ＲＡＭマクロＲＡＭ１」と記載される。）は、ワード長２５６Ｗｏｒｄに対応付けられ、電力１２５ｍＷに対応付けられている。
ＲＡＭブロック３−２のＲＡＭマクロ３４（以下、「ＲＡＭマクロＲＡＭ２」と記載される。）は、ワード長５１２Ｗｏｒｄに対応付けられ、電力１２５ｍＷに対応付けられている。
ＲＡＭブロック３−３のＲＡＭマクロ３４（以下、「ＲＡＭマクロＲＡＭ３」と記載される。）は、ワード長５１２Ｗｏｒｄに対応付けられ、電力２５０ｍＷに対応付けられている。
ＲＡＭブロック３−４のＲＡＭマクロ３４（以下、「ＲＡＭマクロＲＡＭ４」と記載される。）は、ワード長１０２４Ｗｏｒｄに対応付けられ、電力２５０ｍＷに対応付けられている。
ＲＡＭブロック３−５のＲＡＭマクロ３４（以下、「ＲＡＭマクロＲＡＭ５」と記載される。）は、ワード長１０２４Ｗｏｒｄに対応付けられ、電力５００ｍＷに対応付けられている。
ＲＡＭブロック３−６のＲＡＭマクロ３４（以下、「ＲＡＭマクロＲＡＭ６」と記載される。）は、ワード長２０４８Ｗｏｒｄに対応付けられ、電力２５０ｍＷに対応付けられている。
ＲＡＭブロック３−７のＲＡＭマクロ３４（以下、「ＲＡＭマクロＲＡＭ７」と記載される。）は、ワード長１５３６Ｗｏｒｄに対応付けられ、電力１８８ｍＷに対応付けられている。
さらに、本比較例の半導体メモリ装置は、電源配線が供給することができる最大の許容最大電力Ｗｍａｘが１．１Ｗになるように設計されている。さらに、本比較例の半導体メモリ装置のテスト開始制御部１７は、複数のＲＡＭマクロＲＡＭ１〜ＲＡＭ７のテストが同時に開始されるように設計されている
【０１３１】
図１３は、本比較例による半導体メモリ装置のＢＩＳＴＭＯＤＥ信号７がテスト動作時を示している期間での複数のＲＡＭマクロＲＡＭ１〜ＲＡＭ７の状態を示している。
その状態ＲＡＭ１は、ＲＡＭマクロＲＡＭ１が区間Ｔ１にテストされていることを示している。
その状態ＲＡＭ２は、ＲＡＭマクロＲＡＭ２が区間Ｔ１〜区間Ｔ２にテストされていることを示している。
その状態ＲＡＭ３は、ＲＡＭマクロＲＡＭ３が区間Ｔ１〜区間Ｔ２にテストされていることを示している。
その状態ＲＡＭ４は、ＲＡＭマクロＲＡＭ４が区間Ｔ１〜区間Ｔ４にテストされていることを示している。
その状態ＲＡＭ５は、ＲＡＭマクロＲＡＭ５が区間Ｔ１〜区間Ｔ４にテストされていることを示している。
その状態ＲＡＭ６は、ＲＡＭマクロＲＡＭ６が区間Ｔ１〜区間Ｔ８にテストされていることを示している。
その状態ＲＡＭ７は、ＲＡＭマクロＲＡＭ７が区間Ｔ１〜区間Ｔ６にテストされていることを示している。
【０１３２】
状態ＲＡＭ１〜ＲＡＭ７は、区間Ｔ０でどのＲＡＭマクロもテストされていないことを示している。
状態ＲＡＭ１〜ＲＡＭ７は、さらに、区間Ｔ１にすべてのＲＡＭマクロＲＡＭ１〜ＲＡＭ７がテストされていることを示している。
状態ＲＡＭ１〜ＲＡＭ７は、さらに、区間Ｔ２にＲＡＭマクロＲＡＭ２とＲＡＭマクロＲＡＭ３とＲＡＭマクロＲＡＭ４とＲＡＭマクロＲＡＭ５とＲＡＭマクロＲＡＭ６とＲＡＭマクロＲＡＭ７とがテストされていることを示している。
状態ＲＡＭ１〜ＲＡＭ７は、さらに、区間Ｔ３〜区間Ｔ４にＲＡＭマクロＲＡＭ４とＲＡＭマクロＲＡＭ５とＲＡＭマクロＲＡＭ６とＲＡＭマクロＲＡＭ７とがテストされていることを示している。
状態ＲＡＭ１〜ＲＡＭ７は、さらに、区間Ｔ５〜区間Ｔ６にＲＡＭマクロＲＡＭ６とＲＡＭマクロＲＡＭ７とがテストされていることを示している。
状態ＲＡＭ１〜ＲＡＭ７は、さらに、区間Ｔ７〜区間Ｔ８にＲＡＭマクロＲＡＭ６がテストされていることを示している。
状態ＲＡＭ１〜ＲＡＭ７は、さらに、区間Ｔ９にどのＲＡＭマクロもテストされていないことを示している。
【０１３３】
図１４は、本比較例による半導体メモリ装置のＢＩＳＴＭＯＤＥ信号７がテスト動作時を示している期間に消費される電力の変化を示している。
その変化６２は、区間Ｔ０で消費される電力が０ｍＷであることを示している。
変化６２は、さらに、区間Ｔ１で消費される電力が１６８８ｍＷであることを示している。
変化６２は、さらに、区間Ｔ２で消費される電力が１５６３ｍＷであることを示している。
変化６２は、さらに、区間Ｔ３〜区間Ｔ４で消費される電力が１１８８ｍＷであることを示している。
変化６２は、さらに、区間Ｔ５〜区間Ｔ６で消費される電力が４３８ｍＷであることを示している。
変化６２は、さらに、区間Ｔ７〜区間Ｔ８で消費される電力が２５０ｍＷであることを示している。
変化６２は、さらに、区間Ｔ９で消費される電力が０ｍＷであることを示している。
【０１３４】
変化６２は、さらに、全ての区間Ｔ１〜区間Ｔ８での電力の最大値が１６８８ｍＷであり、その電力が許容最大電力Ｗｍａｘ（１．１Ｗ）を超えることを示している。すなわち、変化６２は、本比較例による半導体メモリ装置が通常動作時に比べてテスト中に電圧降下が大きくなり、その結果動作速度、最低動作電圧特性が通常動作時のモードより悪化することを示している。
【０１３５】
すなわち、本実施例による半導体メモリ装置は、同時にテストしたときに消費電力が許容最大電力を超える複数のＲＡＭマクロを備えるときでも、テスト時の特性劣化が発生することを防止することができる。
【０１３６】
なお、図６Ａ〜図６Ｄのアルゴリズムは、複数のＲＡＭマクロが所定の電力（許容最大電力Ｗｍａｘ）未満でテストされるように複数のメモリテスト実施期間を算出する他のアルゴリズムに置換されることもできる。そのアルゴリズムとしては、複数のＲＡＭマクロが所定の電力（許容最大電力Ｗｍａｘ）未満でテストされるように、かつ、その複数のＲＡＭマクロの全部のテストが最短時間で終了するように、が所定の電力（許容最大電力Ｗｍａｘ）未満でテストされるように、複数のメモリテスト実施期間を算出するものが例示される。このようなアルゴリズムが適用された半導体メモリ装置は、既述の半導体メモリ装置１と同様にして、テスト時の特性劣化が発生することを防止することができる。
【符号の説明】
【０１３７】
１  ：半導体メモリ装置
２  ：テスト制御回路
３−１〜３−ｎ：複数のＲＡＭブロック
５  ：組み合わせ回路
６  ：クロック信号
７  ：ＢＩＳＴＭＯＤＥ信号
８−１〜８−ｎ：複数の比較結果信号
１０：エラー信号
１１：ステージ
１２：アドレスカウンター
１４：データ生成カウンタ
１５：ＣＹＣＬＥＦＳＭ
１６：制御信号発生部
１７：テスト開始制御部
２１：制御信号
２２：データ生成制御信号
２３：出力信号
２４：チップ制御信号
２５：書き込み制御信号
２６：制御信号
２７−１〜２７−ｎ：複数の開始制御信号
２８：制御信号
３１：アドレス生成部
３２：書き込みデータ比較データ生成部
３３：選択回路
３４：ＲＡＭマクロ
３５：比較器
４１：アドレス信号
４２：書き込みデータ信号
４３：比較データ信号
４４：チップ制御信号
４５：書き込み制御信号
４６：アドレス信号
４７：書き込みデータ信号
４８：出力データ信号
５１：メモリテスト方法設計システム
５２：サーバ
５３−１〜５３−ｍ：複数のコンピュータ装置
５４：インターネット
５５：記録媒体
【図１Ａ】
2010282689.tif 000003
【図１Ｂ】
2010282689.tif 000004
【図２】
2010282689.tif 000005
【図３】
2010282689.tif 000006
【図４】
2010282689.tif 000007
【図５】
2010282689.tif 000008
【図６Ａ】
2010282689.tif 000009
【図６Ｂ】
2010282689.tif 000010
【図６Ｃ】
2010282689.tif 000011
【図６Ｄ】
2010282689.tif 000012
【図７】
2010282689.tif 000013
【図８】
2010282689.tif 000014
【図９】
2010282689.tif 000015
【図１０】
2010282689.tif 000016
【図１１】
2010282689.tif 000017
【図１２】
2010282689.tif 000018
【図１３】
2010282689.tif 000019
【図１４】
2010282689.tif 000020