(57)【要約】【課題】動作速度が速く、かつ書き換え可能な回数が多くい不揮発性メモリセルと、高い信頼性を有する不揮発性メモリセルとを有する半導体装置を提供する。【解決手段】メモリゲート電極１１ａ、１１ｂがコントロールゲート電極５ａ、５ｂのサイドウォール形状に形成されたスプリットゲート型の不揮発性メモリにおいて、メモリゲート長Ｌａ、Ｌｂの異なるメモリセルを同一チップ内に混載することにより、動作速度が速く書き換え可能回数の多いメモリと信頼性のあるメモリとを有するメモリチップを安価に製造することができる。【選択図】図１４
2010282987.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成された第１メモリセルおよび第２メモリセルを有する半導体装置であって、
前記第１、第２メモリセルはそれぞれ、前記半導体基板中に形成された第１導電型のウエルと、
前記ウエル上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜を介して前記半導体基板上に形成されたコントロールゲートと、
前記コントロールゲートの一方の側壁、および、前記ウエル上に延在して形成された第２ゲート絶縁膜と、
前記コントロールゲートの一方の側壁に形成され、前記第２ゲート絶縁膜を介して前記コントロールゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記コントロールゲートの近傍の前記半導体基板に形成された前記第１導電型とは反対の導電型となる第２導電型の半導体領域からなるドレイン領域と、
前記メモリゲートの近傍の前記半導体基板に形成された前記第２導電型の半導体領域からなるソース領域とを有し、
前記第１メモリセルのメモリゲートのゲート長は、前記第２メモリセルのメモリゲートのゲート長よりも長いことを特徴とする半導体装置。
【請求項２】
前記第１、第２メモリセルそれぞれの前記メモリゲートの上面の高さが、前記第１および第２メモリセルそれぞれのコントロールゲートの上面の高さより低いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１メモリセルはデータの保存用に使用され、前記第２メモリセルはプログラム用に使用されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２メモリセルの前記メモリゲートは、前記第２メモリセルのコントロールゲートの側壁にサイドウォール状に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１メモリセルのメモリゲートは、前記第２ゲート絶縁膜を介して前記第１メモリセルのコントロールゲートの一方の側面および上面を覆い、前記第１メモリセルのコントロールゲートの上面に乗り上げて形成されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１、第２メモリセルそれぞれの前記メモリゲートの上面の一部は、前記コントロールゲートの側面にサイドウォール状に形成された絶縁膜により覆われ、
前記コントロールゲートの上部、前記メモリゲートの上部の前記絶縁膜で覆われていない領域、前記ソース領域、および、前記ドレイン領域上にそれぞれシリサイドが形成され、かつ、前記メモリゲートの上部の前記絶縁膜で覆われている領域には前記シリサイドが形成されていないことを特徴とする請求項２記載の半導体装置。
【請求項７】
前記第２ゲート絶縁膜は、電荷保持膜を含む積層膜で形成されていることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第１メモリセルの前記第２ゲート絶縁膜および前記メモリゲートは、前記第１メモリセルの前記コントロールゲートのもう一方の側壁にも形成されていることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記第２メモリセルの前記第２ゲート絶縁膜および前記メモリゲートは、前記第２メモリセルの前記コントロールゲートのもう一方の側壁にも形成されていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
半導体基板の主面に形成された、第１コントロールゲートおよび第１メモリゲートを有する第１メモリセルと、第２コントロールゲートおよび第２メモリゲートを有する第２メモリセルとを含む半導体装置の製造方法であって、
（ａ）前記半導体基板に第１導電型のウエルを形成する工程と、
（ｂ）前記ウエル上に第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜上に前記第１、第２コントロールゲートを形成する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に第２ゲート絶縁膜を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に導電膜を形成する工程と、
（ｆ）前記（ｅ）工程の後、前記半導体基板の主面上に第１絶縁膜を形成する工程と、
（ｇ）前記第１コントロールゲートおよびその近傍を覆う形で前記第１絶縁膜をパターニングする工程と、
（ｈ）前記（ｇ）工程の後、前記第１コントロールゲートの側壁を覆う前記導電膜の側面に前記第１絶縁膜からなるサイドウォールを異方性エッチングにより形成する工程と、
（ｉ）前記（ｈ）工程の後、前記第２ゲート絶縁膜上に形成した前記導電膜をパターニングすることによって、前記第１、第２コントロールゲートの両方の側壁に前記第１、第２メモリゲートを形成する工程と、
（ｊ）前記（ｉ）工程の後、前記サイドウォールを除去する工程と、
（ｋ）前記（ｊ）工程の後、前記第１、第２コントロールゲートそれぞれの両方の側壁に形成された前記第１、第２メモリゲートの一方を除去する工程と、
（ｌ）前記（ｋ）工程の後、前記第２ゲート絶縁膜をパターニングすることによって、前記第１、第２コントロールゲートの側壁と前記第１、第２メモリゲートとの間、および前記ウエルと前記第１、第２メモリゲートとの間に前記第２ゲート絶縁膜を残す工程と、
（ｍ）前記（ｌ）工程の後、前記ウエル中に、前記第１および第２メモリセルの前記第１導電型とは反対の導電型となる第２導電型のソースおよびドレイン領域をそれぞれ形成する工程と、
を有し、
前記第１メモリゲートのゲート長は、前記第２メモリゲートのゲート長よりも長く形成されていることを特徴とする半導体装置の製造方法の製造方法。
【請求項１１】
前記（ｉ）工程において、前記第１および第２メモリセルそれぞれの前記メモリゲートの上面の高さを、前記第１および第２メモリセルそれぞれのコントロールゲートの上面の高さより低く形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第１メモリセルはデータの保存用に使用され、前記第２のメモリセルはプログラム用に使用されることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記（ｉ）工程において、前記第２メモリゲートを前記第２コントロールゲートの側壁にサイドウォール状に形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１４】
前記（ｍ）工程の後、さらに、
（ｎ）前記第１、第２メモリゲートの上面の一部を、前記第１、第２コントロールゲートの側面にサイドウォール状に形成された第２絶縁膜により覆う工程と、
（ｏ）前記コントロールゲートの上部、前記メモリゲートの上部で前記第２絶縁膜で覆われていない領域、前記ソース領域、および、前記ドレイン領域上にそれぞれシリサイドを形成する工程とを有することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１５】
前記（ｄ）工程における前記第２ゲート絶縁膜を形成する工程は、
（ｄ１）前記（ｃ）工程の後に、前記半導体基板上に第１電位障壁膜を形成する工程と、
（ｄ２）前記第１電位障壁膜上に電荷保持膜を形成する工程と、
（ｄ３）前記電荷保持膜上に第２電位障壁膜を形成する工程と、
を含むことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１６】
前記（ｋ）工程において、前記第１メモリゲートは除去せずに前記第１コントロールゲートの両方の側壁に残し、前記第２メモリゲートの一方は除去することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１７】
前記（ｋ）工程において、前記第１、第２メモリゲートを除去せずに前記第１、第２コントロールゲートの両方の側壁に残すことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１８】
半導体基板の主面に形成された、第１コントロールゲートおよび第１メモリゲートを有する第１メモリセルと、第２コントロールゲートおよび第２メモリゲートを有する第２メモリセルとを含む半導体装置の製造方法であって、
（ａ）前記半導体基板に第１導電型のウエルを形成する工程と、
（ｂ）前記ウエル上に第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１ゲート絶縁膜を介して前記第１、第２コントロールゲートを形成する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に第２ゲート絶縁膜を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に導電膜を形成する工程と、
（ｆ）前記（ｅ）工程の後、前記第１コントロールゲートの上面の一部から、前記第１コントロールゲートの一方の側壁から前記第１コントロールゲートの近傍の前記半導体基板にかけての領域をフォトレジストで覆う工程と、
（ｇ）前記（ｆ）工程の後、前記第２ゲート絶縁膜上に形成した前記導電膜をパターニングすることによって、前記フォトレジストの下部の前記第１コントロールゲートの一方の側面に前記導電膜からなる前記第１メモリゲートを、前記第１コントロールゲートのもう一方の側面に、前記導電膜からなるサイドウォールを形成し、前記第２コントロールゲートの両方の側壁に第２メモリゲートを形成した後、前記フォトレジストを除去する工程と、
（ｈ）前記（ｇ）工程の後、前記サイドウォールおよび前記第２メモリゲートの一方を除去する工程と、
（ｉ）前記（ｈ）工程の後、前記第２ゲート絶縁膜をパターニングすることによって、前記第１、第２コントロールゲートの側壁と前記第１、第２メモリゲートとの間、および前記半導体基板と前記第１、第２メモリゲートとの間に前記第２ゲート絶縁膜を残す工程と、
（ｊ）前記（ｉ）工程の後、前記ウエル中に前記第１および第２メモリセルの前記第１導電型とは反対の導電型となる第２導電型のソースおよびドレイン領域をそれぞれ形成する工程と、
を有し、
前記第１メモリゲートのゲート長は、前記第２メモリゲートのゲート長よりも長く形成されていることを特徴とする半導体装置の製造方法。
【請求項１９】
前記第１メモリセルはデータの保存用に使用され、前記第２のメモリセルはプログラム用に使用されることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記（ｄ）工程における前記第２ゲート絶縁膜を形成する工程は、
（ｄ１）前記（ｃ）工程の後に、前記半導体基板上に第１電位障壁膜を形成する工程と、
（ｄ２）前記第１電位障壁膜上に電荷保持膜を形成する工程と、
（ｄ３）前記電荷保持膜上に第２電位障壁膜を形成する工程と、
を含むことを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２１】
前記（ｆ）工程において、前記第１コントロールゲートの一方の側壁に形成した前記フォトレジストを、同様にもう一方の側壁にも形成し、
前記（ｇ）工程において、前記第１、第２コントロールゲートの両方の側壁に、前記第１、第２メモリゲートを形成し、
前記（ｈ）工程において、前記第１メモリゲートは除去せず前記第１コントロールゲートの両方の側壁に残し、前記第２メモリゲートの一方は除去することを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２２】
前記（ｆ）工程において、前記第１コントロールゲートの一方の側壁に形成した前記フォトレジストを、同様にもう一方の側壁にも形成し、
前記（ｇ）工程において、前記第１、第２コントロールゲートの両方の側壁に、前記第１、第２メモリゲートを形成し、
前記（ｈ）工程において、前記第１、第２メモリゲートは除去せず前記第１、第２コントロールゲートの両方の側壁に残すことを特徴とする請求項１８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、メモリゲート電極がコントロールゲート電極の側壁に形成された不揮発性メモリセルを有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的書き換えが可能な不揮発性メモリとマイクロ・コンピュータとを単一のシリコン基板上に混載した半導体装置は、組込み型マイクロ・コンピュータとして、産業用機械、家電、自動車搭載装置などに広く用いられている。
【０００３】
上記半導体装置の不揮発性メモリは、マイクロ・コンピュータが必要とするプログラムを格納し、随時読み出して使用するものであるが、このような混載に適した不揮発性メモリのセル構造として、コントロールＭＩＳ（Metal Insulator Semiconductor）トランジスタとメモリＭＩＳトランジスタとを直列に接続したスプリットゲート型メモリセルが挙げられる。
【０００４】
スプリットゲート型メモリセルのうち、特に、コントロールＭＩＳトランジスタのゲート電極（コントロールゲート電極）の側壁に自己整合技術を利用してメモリＭＩＳトランジスタのゲート電極（メモリゲート電極）を配置したメモリセル構造は、メモリゲートのゲート長をリソグラフィの最小解像寸法以下に縮小できるので、フォトレジスト膜をマスクにしたエッチングでコントロールゲートとメモリゲートを個別に形成するメモリセル構造に比べて、微細なメモリセルを実現できる。
【０００５】
スプリットゲート型メモリセルを構成する２種類のＭＩＳトランジスタのうち、メモリＭＩＳトランジスタは、その電荷保持膜に電荷を保持させることによって情報を記憶するが、この電荷の保持方式には、主として２種類ある。１つは、電荷保持膜に導電性多結晶シリコン膜を用いるフローティングゲート方式であり、もう１つは、窒化シリコン膜のような電荷を蓄積する性質を持った絶縁膜を電荷保持膜とし、この電荷保持膜に電荷を蓄えるＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）方式である。
【０００６】
特許文献１（特開２００６−１００５３１号公報）には、第１のＭＯＮＯＳ型不揮発性記憶素子と、前記第１のＭＯＮＯＳ型不揮発性記憶素子よりもゲート幅が広い第２のＭＯＮＯＳ型不揮発性記憶素子とを同一基板に混載し、前記第１のＭＯＮＯＳ型不揮発性記憶素子を書き換え回数が少ないプログラムのデータ記憶用として用い、前記第２のＭＯＮＯＳ型不揮発性記憶素子を書き換え回数が多い処理データ記憶用として用いることで、不揮発性記憶素子を有する半導体装置の高集積化及び書き換え回数向上を図る技術が公開されている。
【０００７】
ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）やフラッシュメモリ等のような電気的に書き換え可能な不揮発性メモリは、オンボードでプログラムの書き換えができることから、開発期間の短縮、開発効率の向上が可能になるほか、少量多品種生産への対応、仕向け先別チューニング、出荷後のプログラムアップデート等、様々な用途に応用されている。近年ではフラッシュメモリを混載したマイコンのニーズが大きく、混載するフラッシュメモリに要求される仕様の多様化も進んでいる。特に、車載用途では高信頼性、高速動作、動作補償温度の拡大、書き換え回数の増加など様々な要求がある。
【０００８】
しかし１種類のメモリセルで全ての要求に応えるためには、たとえば動作速度が速く、かつ多くの書き換えが可能で高信頼の非常に高性能なメモリを開発する必要があるが、その場合、開発期間が長くなったり、製造コストが高くなってしまう。そこで同一チップ内に使用目的に合わせた複数の性能を持つメモリを効率良く作り分けて搭載するマイコンも開発されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−１００５３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来技術では、メモリのゲート幅（Ｗｇ）を変えることによりメモリ性能を制御する場合、メモリの特性はそのゲート長に大きく依存するため、従来の技術では性能を作り分ける技術の改善が望まれる。
【００１１】
またメモリゲート電極がコントロールゲート電極の片方の側壁にサイドウォールの形で形成されるスプリットゲート型メモリの場合、メモリゲート長はゲートポリシリコン膜の膜厚に自己整合的に決定される。つまりポリシリコン膜の膜厚でメモリゲート長が決定される為、同一チップ内で異なるメモリゲート長を精度良く作成する技術の改善が望まれる。
【００１２】
そこで本発明者らは、精度良く、かつ容易にメモリゲート長を同一チップ内で作り分け、複数の性能をもつメモリセルを同一チップに混載する方法について検討した。
【００１３】
本発明の目的は、メモリゲート長の異なるメモリセルを同一チップ内に混載することによって、動作速度が速く、かつ、書き換え可能な回数が多い不揮発性メモリセルと、高い信頼性を有する不揮発性メモリセルとを有する半導体装置を提供することにある。
【００１４】
また、他の目的として、不揮発性メモリセルを有する半導体装置の開発期間の短縮、および、チップ面積の縮小を安価に実現させる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本願の一発明による半導体装置は、
半導体基板の主面に形成された第１メモリセルおよび第２メモリセルを有する半導体装置であって、前記第１、第２メモリセルはそれぞれ、
前記半導体基板中に形成された第１導電型のウエルと、
前記ウエル上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜を介して前記半導体基板上に形成されたコントロールゲートと、
前記コントロールゲートの一方の側壁、および、前記ウエル上に延在して形成された第２ゲート絶縁膜と、
前記コントロールゲートの一方の側壁に形成され、前記第２ゲート絶縁膜を介して前記コントロールゲートおよび前記半導体基板と絶縁されたメモリゲートと、
前記コントロールゲートの近傍の前記半導体基板に形成された前記第１導電型とは反対の導電型となる第２導電型の半導体領域からなるドレイン領域と、
前記メモリゲートの近傍の前記半導体基板に形成された前記第２導電型の半導体領域からなるソース領域とを有し、
前記第１メモリセルのメモリゲートのゲート長は、前記第２メモリセルのメモリゲートのゲート長よりも長いことを特徴とするものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
メモリゲート長の異なるメモリセルを同一チップ内に混載することによって、動作速度が速く、かつ、書き換え可能な回数が多い不揮発性メモリセルと、高い信頼性を有する不揮発性メモリセルとを有する半導体装置を提供することができる。
【００２０】
また、不揮発性メモリセルを有する半導体装置の開発期間の短縮、および、チップ面積の縮小を安価に実現させることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明者が検討した半導体装置の要部断面図である。
【図２】本発明の実施例１であるマイクロ・コンピュータの平面レイアウト図である。
【図３】不揮発性メモリの動作を説明する要部断面図である。
【図４】本発明の実施の形態１である半導体装置の製造方法を示す要部断面図である。
【図５】図４に続く半導体装置の製造方法を示す要部断面図である。
【図６】図５に続く半導体装置の製造方法を示す要部断面図である。
【図７】図６に続く半導体装置の製造方法を示す要部断面図である。
【図８】図７に続く半導体装置の製造方法を示す要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す要部断面図である。
【図１０】図９に続く半導体装置の製造方法を示す要部断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す要部断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す要部断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す要部断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す要部断面図である。
【図１５】本発明の実施の形態２である半導体装置の製造方法を示す要部断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す要部断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す要部断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す要部断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す要部断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す要部断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す要部断面図である。
【図２２】本発明の実施の形態３である半導体装置の製造方法を示す要部断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す要部断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す要部断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す要部断面図である。
【図２６】図２５に続く半導体装置の製造方法を示す要部断面図である。
【図２７】本発明者が検討した半導体装置の要部断面図である。
【図２８】本発明者が検討した半導体装置の要部断面図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施の形態等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２６】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２７】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２９】
（実施の形態１）
図１は、本発明の実施の形態１である半導体装置のメモリアレイ領域を示す要部断面図である。また、図２は、本発明の実施の形態１である半導体装置の平面レイアウト図であり、このマイクロ・コンピュータはプログラム用不揮発性メモリ・モジュール３１、データ用不揮発性メモリ・モジュール３２、周辺回路３３、ＲＡＭ（Random Access Memory）３４、およびＣＰＵ（Central Processing Unit）／ＤＳＰ（Digital Signal Processor）３５を備えている。
【００３０】
本実施の形態の半導体装置は、ＭＯＮＯＳ方式のスプリットゲート型メモリセルを有する不揮発性半導体記憶装置を含んでいる。本実施の形態のスプリットゲート型メモリセルは、図１に示すように、ｐ型のシリコン基板１のｐ型ウエル２に形成されたコントロールＭＩＳトランジスタとメモリＭＩＳトランジスタとで構成されている。コントロールＭＩＳトランジスタのゲート電極（コントロールゲート電極５ａ、５ｂ）は、導電膜として、例えばｎ型多結晶シリコン膜と、このｎ型多結晶シリコンの表面に形成されたシリサイド膜であるコバルトシリサイド膜１６とからなり、例えば酸化シリコン膜または酸化ハフニウム（ＨｆＳｉＯＮ）等の後述する高誘電率膜（ｈｉｇｈ−ｋ膜）からなるゲート絶縁膜３上に形成されている。また、メモリＭＩＳトランジスタのゲート電極（メモリゲート電極１１ａ、１１ｂ）は、導電膜として、例えばｎ型多結晶シリコン膜と、このｎ型多結晶シリコンの表面に形成されたシリサイド膜であるコバルトシリサイド膜１６とからなり、コントロールゲート電極５ａ、５ｂの一方の側壁に配置されている。図示は省略するが、コントロールゲート電極５ａ、５ｂはワード線に接続され、メモリゲート電極１１ａ、１１ｂはメモリゲート線に接続されている。
【００３１】
メモリゲート電極１１ａ、１１ｂは、コントロールゲート電極５ａ、５ｂおよびｐ型ウエル２とはボトム酸化膜６、窒化シリコン膜７、トップ酸化膜８からなるゲート絶縁膜を介して電気的に分離されている。なお、後述するように窒化シリコン７は、電荷保持膜として作用する。
【００３２】
コントロールゲート電極５ａ、５ｂの近傍のｐ型ウエル２には、メモリセルのドレイン領域およびソース領域として機能するｎ＋型半導体領域１５が形成されている。ｎ＋型半導体領域１５の内ドレイン領域はデータ線に接続され、ソース領域は共通ソース線に接続されている。データ線およびソース線はメモリセルを覆う層間絶縁膜１８上に形成され、コンタクトホール１９内のコンタクトプラグ２０を介してｎ＋型半導体領域１５と電気的に接続されている。データ線は、例えばアルミニウム合金、もしくは銅合金を主体としたメタル膜からなり、コンタクトプラグ２０は、例えばタングステンを主体としたメタル膜からなる。
【００３３】
ｎ＋型半導体領域１５に隣接した領域のｐ型ウエル２には、ｎ＋型半導体領域１５よりも不純物濃度が低いｎ−型半導体領域１２が形成されている。ｎ−型半導体領域１２は、ｎ＋型半導体領域１５の端部の高電界を緩和し、コントロールＭＩＳトランジスタをＬＤＤ（Lightly Doped Drain）構造にするためのエクステンション領域である。コントロールゲート電極５ａ、５ｂの他方の側壁およびメモリゲート電極１１ａ、１１ｂの一方の側壁には、絶縁膜である酸化シリコン膜からなるサイドウォール１４が形成されている。これらのサイドウォール１４は、ｎ＋型半導体領域１５を形成するために利用される。
【００３４】
なお、本明細書の各実施の形態におけるゲート長とは、コントロールゲート電極およびメモリゲート電極が延在する方向（第１方向）と直交する方向（第２方向）におけるコントロールゲート電極およびメモリゲート電極の長さである。また、各実施の形態におけるゲート幅とは、第１方向におけるコントロールゲート電極およびメモリゲート電極の長さである。第１方向における各メモリセルは、半導体基板上の素子分離領域（ＳＴＩまたはＬＯＣＯＳ等）によって分離されているが、第１方向に延在しているコントロールゲート電極およびメモリゲート電極によって共通に接続されている。
【００３５】
ここで、メモリゲート電極１１ａのゲート長Ｌａはメモリゲート電極１１ｂのゲート長Ｌｂより長い。ゲート長の長いメモリゲート電極１１ａを有するメモリセルは図２のデータ用不揮発性メモリ・モジュール３２に形成され、ゲート長の短いメモリゲート電極１１ｂを有するメモリセルは図２のプログラム用不揮発性メモリ・モジュール３１に形成されている。これにより、本半導体装置ではゲート長の異なるメモリゲートを有するメモリセルが、同一基板上、同一チップ内に形成されている。なお、本実施の形態において、ゲート幅は各メモリセルで同じである。
【００３６】
続いて、本実施の形態１における不揮発性メモリセルの動作について、図３を用いて説明する。ここで、コントロールゲート電極５ｂに印加する電圧をＶｃｇ、メモリゲート電極１１ｂに印加する電圧をＶｍｇとしている。さらに、ソース領域とドレイン領域のそれぞれに印加する電圧をＶｓ、Ｖｄとし、ｐ型ウエル２に印加する電圧をＶｓｕｂとしている。電荷保持膜である窒化シリコン膜７への電子の注入を「書き込み」、窒化シリコン膜７への正孔（ホール）の注入を「消去」と定義する。
【００３７】
まず、書き込み動作について説明する。書き込み動作は、いわゆるソースサイド注入方式（ソースサイドインジェクション方式）と呼ばれるホットエレクトロン書き込みによって行なわれる。書き込み電圧としては、例えば、ソース領域に印加する電圧Ｖｓを５Ｖ、メモリゲート電極１１ｂに印加する電圧Ｖｍｇを１０Ｖ、コントロールゲート電極５ｂに印加する電圧Ｖｃｇを１Ｖとする。そして、ドレイン領域に印加する電圧Ｖｄは書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値とコントロールゲート電極５ｂを有する選択トランジスタのしきい値電圧によって決まり、例えば、０．５Ｖ程度となる。ｐ型ウエル２に印加される電圧Ｖｓｕｂは０Ｖである。本明細書では、書き込み動作時に高電圧を印加する半導体領域をソース領域と呼び、書き込み動作時に低電圧を印加する半導体領域をドレイン領域と統一して呼ぶことにする。図３に示すように、メモリゲート電極１１ｂ側の深い高濃度不純物拡散領域ＮＲ１と浅い低濃度不純物拡散領域ＥＸ１からなる半導体領域がソース領域であり、コントロールゲート電極５ｂ側の深い高濃度不純物拡散領域ＮＲ２と浅い低濃度不純物拡散領域ＥＸ２からなる半導体領域がドレイン領域となる。
【００３８】
このような電圧を印加して書き込み動作を行なう際の電荷の動きを示す。上述したように、ソース領域に印加する電圧Ｖｓとドレイン領域に印加する電圧Ｖｄの間に電位差を与えることにより、ソース領域とドレイン領域との間に形成されるチャネル領域を電子（エレクトロン）が流れる。チャネル領域を流れる電子は、コントロールゲート電極５ｂとメモリゲート電極１１ｂとの境界付近下のチャネル領域（ソース領域とドレイン領域との間）で加速されてホットエレクトロンになる。そして、メモリゲート電極１１ｂに印加した正電圧（Ｖｍｇ＝１０Ｖ）による垂直方向電界で、メモリゲート電極１１ｂ下の窒化シリコン膜７中にホットエレクトロンが注入される。注入されたホットエレクトロンは、窒化シリコン膜７中のトラップ準位に捕獲され、その結果、窒化シリコン膜７に電子が蓄積されてメモリトランジスタのしきい値電圧が上昇する。このようにして書き込み動作が行なわれる。
【００３９】
続いて、消去動作について説明する。消去動作は、例えば、バンド間トンネリング現象により発生したホットホールを注入するＢＴＢＴ（Band to Band Tunneling）消去で行なわれる。ＢＴＢＴ消去では、例えば、メモリゲート電極１１ｂに印加する電圧Ｖｍｇを−６Ｖ、ソース領域に印加する電圧Ｖｓを６Ｖ、コントロールゲート電極５ｂに印加する電圧Ｖｃｇを０Ｖとし、ドレイン領域はオープンとする。これにより、ソース領域とメモリゲート電極１１ｂとの間にかかる電圧によってソース領域端部においてバンド間トンネリング現象で生成された正孔が、ソース領域に印加されている高電圧によって加速されてホットホールとなる。そして、ホットホールの一部がメモリゲート電極１１ｂに印加された負電圧に引き寄せられ、窒化シリコン膜７中に注入される。注入されたホットホールは、窒化シリコン膜７内のトラップ準位に捕獲され、メモリトランジスタのしきい値電圧が低下する。このようにして消去動作が行なわれる。
【００４０】
次に、読み出し動作について説明する。読み出しは、ドレイン領域に印加する電圧ＶｄをＶｄｄ（１Ｖ）、ソース領域に印加する電圧Ｖｓを０Ｖ、コントロールゲート電極５ｂに印加する電圧ＶｃｇをＶｄｄ（１．５Ｖ）、メモリゲート電極１１ｂに印加する電圧Ｖｍｇを０Ｖとし、書き込み時と逆方向に電流を流して行う。ドレイン領域に印加する電圧Ｖｄとソース領域に印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１Ｖとして、書き込み時と電流の方向が同じ読み出しを行ってもよい。このとき、メモリセルが書き込み状態にありしきい値電圧が高い場合には、メモリセルに電流が流れない。一方、メモリセルが消去状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。
【００４１】
このようにメモリセルが書き込み状態にあるか、あるいは、消去状態にあるかをメモリセルに流れる電流の有無を検出することで判別することができる。具体的には、センスアンプによってメモリセルに流れる電流の有無を検出する。例えば、メモリセルに流れる電流の有無を検出するために、基準電流（リファレンス電流）を使用する。つまり、メモリセルが消去状態にある場合、読み出し時に読み出し電流が流れるが、この読み出し電流と基準電流とを比較する。基準電流は、消去状態の読み出し電流よりも低く設定されており、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が大きい場合、メモリセルは消去状態にあると判断できる。一方、メモリセルが書き込み状態にある場合、読み出し電流は流れない。すなわち、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が小さい場合、メモリセルは書き込み状態にあると判断できる。このようにして読み出し動作を行なうことができる。
【００４２】
以上の動作は、メモリゲート電極のゲート長が異なるメモリセルであっても、同様である。
【００４３】
以下に、図４〜図１４を用いて本実施の形態の不揮発性メモリの製造方法を工程順に説明する。
【００４４】
まず、図４に示すように、シリコン基板１の主面にｐ型の不純物（例えばＢ（ホウ素））をイオン注入してｐ型ウエル２を形成し、シリコン基板１の表面に膜厚１〜５ｎｍ程度の例えば酸化シリコンからなるゲート絶縁膜３を形成した後、シリコン基板１の主面上にＣＶＤ法で導電膜として、例えば膜厚２００ｎｍ程度の多結晶シリコン膜４を形成する。ここで、ゲート絶縁膜３は、酸化シリコンに限定されず、酸窒化シリコン膜（ＳｉＯＮ）、あるいは、酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。ゲート絶縁膜３を酸窒化シリコン膜から形成した場合、酸化シリコン膜に比べて膜中における界面準位の発生を抑制し、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。一方、ゲート絶縁膜３をゲート絶縁膜高誘電率膜から形成した場合、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００４５】
次に、図５に示すように、フォトレジスト膜（図示しない）をマスクにしたドライエッチングにより多結晶シリコン膜４およびゲート絶縁膜３の一部を除去し、多結晶シリコン膜４からなるコントロールゲート電極５ａおよび５ｂをそれぞれ形成する。
【００４６】
次に、図６に示すように、シリコン基板１の主面上にメモリゲート絶縁膜の一部となる電位障壁膜であるボトム酸化膜６を形成する。ボトム酸化膜６は、例えば熱酸化法またはＩＳＳＧ酸化法により形成する。次にメモリゲート絶縁膜の一部となる電荷保持膜である窒化シリコン膜７を形成する。窒化シリコン膜７は、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを原料に用いた８００℃程度の熱ＣＶＤ法で形成し、その膜厚は、５〜２０ｎｍ程度とする。窒化シリコン膜７の膜厚は、動作電圧の低減および電荷保持特性向上の要求から、適宜定められる。さらに、メモリゲート絶縁膜の一部となる電位障壁膜であるトップ酸化膜８を形成する。トップ酸化膜８は、ＩＳＳＧ酸化法を用いて窒化シリコン膜７の一部を酸化することにより形成する。トップ酸化膜８は、ＩＳＳＧ酸化法に代えてドライ酸化法、ウェット酸化法、プラズマ酸化法などを用いて形成することもできる。また、酸化シリコン膜をＣＶＤ法で堆積することによって形成することもできる。このボトム酸化膜６、窒化シリコン膜７およびトップ酸化膜８の三層の膜は、まとめてＯＮＯ膜３０と呼ぶ。その後、シリコン基板１の主面上にＣＶＤ法で多結晶シリコン膜９を堆積する。ここで、電荷保持膜として、窒化シリコン膜の代わりに、酸化シリコン膜中にシリコンナノ結晶粒子を分散させた膜で構成してもよい。シリコンナノ結晶粒子は、数ｎｍの径を有する微結晶シリコン粒子である。
【００４７】
次に、図７に示すように、シリコン基板１の主面上に酸化シリコン膜１０をＣＶＤ法で体積した後、フォトリソグフィ技術を用い、コントロール電極５ａの側壁に形成されている多結晶シリコン膜９上に酸化シリコン膜１０が残るように、ドライエッチングにより酸化シリコン膜１０の一部を除去する。すなわち、コントロール電極５ｂの側壁に形成されている多結晶シリコン膜９上の酸化シリコン膜１０を除去する。
【００４８】
次に、図８に示すように、酸化シリコン膜１０をドライエッチングによりエッチバックし、酸化シリコン膜１０の一部を、コントロールゲート電極５ａを覆う多結晶シリコン膜９の両側壁にサイドウォール状に残す。このエッチングを行う際には、酸化シリコン膜１０が十分にエッチングされ、多結晶シリコン膜９が実質的にエッチングされないようなエッチング条件を用いる。
【００４９】
次に、図９に示すように、ドライエッチングにより多結晶シリコン膜９の一部を除去する。このとき、コントロールゲート電極５ｂを覆うＯＮＯ膜３０の側壁には多結晶シリコン膜９の一部が自己整合的にサイドウォールの形で形成されているが、コントロールゲート電極５ａを覆うＯＮＯ膜３０の側壁においては、酸化シリコン膜１０がマスクとなり、酸化シリコン膜１０の下方にも多結晶シリコン膜９が残る。そのため、コントロールゲート電極５ａの側壁に形成された多結晶シリコン膜９の下部の横方向の長さは、コントロールゲート電極５ｂの側壁に形成された多結晶シリコン膜９の下部の横方向の長さよりも長く形成されることになる。このエッチングを行う際には、多結晶シリコン膜９が十分にエッチングされ、酸化シリコン膜１０が実質的にエッチングされないようなエッチング条件を用いる。
【００５０】
次に、図１０に示すように、ドライエッチング、もしくはウェットエッチングにより酸化シリコン膜１０を除去した後、シリコン基板１の主面上にフォトレジスト膜（図示しない）を形成する。その後、コントロールゲート電極５ａおよび５ｂのそれぞれの片側の多結晶シリコン膜９をドライエッチングにより除去し、前記フォトレジスト膜を除去する。さらに、メモリゲート電極１１ａ、１１ｂのゲート絶縁膜を構成するボトム酸化膜６、窒化シリコン膜７およびトップ酸化膜８の３層の絶縁膜の一部をフッ酸とリン酸とを使ってエッチングして除去する。これにより、多結晶シリコン膜９の一部からなるメモリゲート電極１１ａおよび１１ｂで覆われた領域（コントロールゲート電極５ａ、５ｂの一方の側壁とメモリゲート電極１１ａ、１１ｂの下部）周辺のみにＯＮＯ膜３０が残り、他の領域のＯＮＯ膜３０が除去される。
【００５１】
次に、図１１に示すように、ｐ型ウエル２にｎ型の不純物（たとえばＰ（リン））を低濃度でイオン注入することにより、ｐ型ウエル２にｎ−型半導体領域１２を形成した後、シリコン基板１の主面上に酸化シリコン膜１３をＣＶＤ法により堆積する。
【００５２】
次に、図１２に示すように、酸化シリコン膜１３をドライエッチングによりエッチバックし、酸化シリコン膜１３からなるサイドウォール１４を形成する。
【００５３】
次に、図１３に示すように、ｐ型ウエル２にｎ型の不純物（たとえばＰ）を高濃度でイオン注入した後、シリコン基板１を熱処理して上記不純物を拡散させることにより、ｎ＋型半導体領域（ソース、ドレイン領域）１５を形成する。その後、コントロールゲート電極５ａ、５ｂ、メモリゲート電極１１ａ、１１ｂ、およびｎ＋型半導体領域１５の上部をシリサイド化してコバルトシリサイド膜１６を形成する。シリサイド化の手順としては、まずシリコン基板１の主面上にスパッタリングでコバルト膜を堆積し、次にシリコン基板１を熱処理した後、未反応のコバルト膜をウェットエッチングで除去することでコバルトシリサイド膜１６を完成する。シリサイド膜として、ニッケルシリサイド膜やチタンシリサイド膜やプラチナシリサイド膜を形成するようにしてもよい。
【００５４】
次に、図１４に示すように、シリコン基板１上に窒化シリコン膜からなるエッチングストッパ膜１７と酸化シリコン膜からなる層間絶縁膜１８を堆積する。続いて、エッチングストッパ膜１７と層間絶縁膜１８にコンタクトホール１９を形成し、その内部にコンタクトプラグ２０を埋め込んだ後、層間絶縁膜１８上に配線２１を形成することにより、図１および図２に示すＭＯＮＯＳ方式のスプリットゲート型メモリが完成する。
【００５５】
なお、コントロールゲートのゲート長は３５ｎｍ以上２００ｎｍ以下とし、メモリゲートのゲート長Ｌａは１００ｎｍ以下とし、メモリゲートのゲート長Ｌｂは３０ｎｍ以上とする。
【００５６】
ここで、ゲート長Ｌａは、酸化シリコン膜１０の厚さの分だけゲート長Ｌｂより長く形成されている。すなわち、各メモリセルのメモリゲートのゲート長は１００ｎｍ以下で４０ｎｍ以上の範囲内であり、かつ、Ｌａ＞Ｌｂの条件を満たすように形成されている。これにより、本実施の形態では、ゲート長の異なるメモリゲート電極を有するスプリットゲート型メモリを形成することで、同一チップ内に使用目的に合わせた複数の性能を持つメモリを混載させることを可能としている。また、工程数の増加を抑えた上で自己整合技術を利用することにより、ゲート長の異なるメモリゲート電極を精度良く、かつ容易に作り分けることを可能としている。
【００５７】
なお、メモリゲート電極１１ａを含むメモリＭＩＳトランジスタは、ゲート長Ｌａがコントロールゲート電極５ａのゲート長と同等かそれ以上の長さを有するため、電荷を蓄積する領域が広いのでメモリ信頼性が高く、主にデータの保存用に適用される。
【００５８】
また、メモリゲート電極１１ｂを含むメモリＭＩＳトランジスタは、ゲート長Ｌｂがコントロールゲート電極５ｂのゲート長以下の短い長さであるため、メモリセル面積を小さくすることができ、電荷の消去速度が速く、読み出し動作も速くできるので主にプログラム用として使用される。
【００５９】
（実施の形態２）
以下に、図１５〜図２１を用いて本実施の形態の不揮発性メモリの製造方法を工程順に説明する。
【００６０】
まず、図１５に示すように、実施の形態１と同様に、ｐ型ウエル２を有するシリコン基板１の主面上にゲート絶縁膜３、コントロールゲート電極５ａおよび５ｂをそれぞれ形成する。その後、シリコン基板１の主面上にＯＮＯ膜３０、多結晶シリコン膜９および酸化シリコン膜１０を順次堆積し、フォトリソグフィ技術を用いたドライエッチングにより、コントロール電極５ａの側壁に形成されている多結晶シリコン膜９上に酸化シリコン膜１０が残るように、酸化シリコン膜１０の一部を除去する。すなわち、コントロール電極５ｂの側壁に形成されている多結晶シリコン膜９上の酸化シリコン膜１０を除去する。その後、残された酸化シリコン膜１０をドライエッチングによりエッチバックし、多結晶シリコン膜９の両側壁にサイドウォール状に残す。このエッチングを行う際には、酸化シリコン膜１０が十分にエッチングされ、多結晶シリコン膜９が実質的にエッチングされないようなエッチング条件を用いる。
【００６１】
次に、図１６に示すように、ドライエッチングにより多結晶シリコン膜９の一部を除去する。このとき、コントロールゲート電極５ｂを覆うＯＮＯ膜３０の側壁には多結晶シリコン膜９の一部が自己整合的にサイドウォールの形で形成され、コントロールゲート電極５ａを覆うＯＮＯ膜３０の側壁においては、酸化シリコン膜１０がマスクとなり、酸化シリコン膜１０の下方にも多結晶シリコン膜９が残る。このエッチングを行う際には、多結晶シリコン膜９が十分にエッチングされ、酸化シリコン膜１０が実質的にエッチングされないようなエッチング条件を用いる。
【００６２】
ここで、多結晶シリコン膜９をドライエッチングする際、ドライエッチングにかける時間を調整することにより、多結晶シリコン膜９を削る量を多くし、エッチング後の多結晶シリコン膜９の高さを実施の形態１よりも低くする。すなわち、コントロールゲート電極５ａ、５ｂの高さよりも多結晶シリコン膜９の高さが低くなるように、多結晶シリコン膜をオーバーエッチングする。
【００６３】
次に、図１７に示すように、ドライエッチング、もしくはウェットエッチングにより酸化シリコン膜１０を除去した後、シリコン基板１の主面上にフォトレジスト膜（図示しない）を形成する。その後、コントロールゲート電極５ａおよび５ｂのそれぞれの片側の多結晶シリコン膜９をドライエッチングにより除去し、ゲート絶縁膜を構成するボトム酸化膜６、窒化シリコン膜７およびトップ酸化膜８の３層の絶縁膜の一部をフッ酸とリン酸とを使ってエッチングして除去した後、前記フォトレジスト膜を除去する。これにより、多結晶シリコン膜９の一部からなるメモリゲート電極１１ａおよび１１ｂとコントロールゲート電極５ａ、５ｂとの間、および、メモリゲート電極１１ａ、１１ｂとｐ型ウエル２との間のみにＯＮＯ膜３０が残り、他の領域のＯＮＯ膜３０が除去される。
【００６４】
次に、図１８に示すように、ｐ型ウエル２にｎ型の不純物（たとえばＰ（リン））を低濃度でイオン注入することにより、ｐ型ウエル２にｎ−型半導体領域１２を形成した後、シリコン基板１の主面上に酸化シリコン膜１３をＣＶＤ法により堆積する。
【００６５】
次に、図１９に示すように、酸化シリコン膜１３をドライエッチングによりエッチバックし、酸化シリコン膜１３からなるサイドウォール１４を形成する。このとき、メモリゲート電極１１ａ、１１ｂの高さがコントロールゲート電極５ａ、５ｂよりも低いため、メモリゲート電極１１ａ、１１ｂの上面の一部は、コントロールゲート電極５ａ、５ｂの側壁に残った酸化シリコン膜１３により覆われる形となる。一方、メモリゲート電極１１ａの側壁に形成されるサイドウォール１４に関しては、図１６で示されているように、メモリゲート電極１１ａの高さがオーバーエッチングされることによって低くなるため、図１７に示された工程によって取り除かれた酸化シリコン膜１０が形成されていた領域には、実施の形態１と比較して、サイドウォール１４が形成されないか、形成されたとしても、実施の形態１よりは小さな領域に形成される。図１７に示された工程によって取り除かれた酸化シリコン膜１０が形成されていた領域に、サイドウォール１４が形成される領域の大きさは、図１６に示された工程によって、メモリゲート電極１１ａをどれだけオーバーエッチングするかによって異なってくる。図１９およびそれ以降の工程を示す図には、図１７に示された工程によって取り除かれた酸化シリコン膜１０が形成されていた領域にサイドウォール１４が形成されない場合を示している。
【００６６】
次に、図２０に示すように、ｐ型ウエル２にｎ型の不純物（たとえばＰ）を高濃度でイオン注入した後、シリコン基板１を熱処理して上記不純物を拡散させることにより、ｎ＋型半導体領域（ソース、ドレイン領域）１５を形成する。その後、コントロールゲート電極５ａ、５ｂ、メモリゲート電極１１ａ、１１ｂ、およびｎ＋型半導体領域１５の上部をシリサイド化してコバルトシリサイド膜１６を形成する。シリサイド化の手順としては、まずシリコン基板１の主面上にスパッタリングでコバルト膜を堆積し、次にシリコン基板１に熱処理を施した後、未反応のコバルト膜をウェットエッチングで除去することでコバルトシリサイド膜１６を完成する。シリサイド膜として、ニッケルシリサイド膜やチタンシリサイド膜やプラチナシリサイド膜を形成するようにしてもよい。
【００６７】
このとき、図１９で示される工程によって形成されるサイドウォール１４がメモリゲート電極１１ａを覆っている領域は、実施の形態１の場合と比較して小さくなるため、この工程でメモリゲート１１ａの表面にコバルトシリサイド膜１６が形成される領域が大きくなる。そのため、実施の形態１の場合と比較して、メモリゲート電極１１ａの低抵抗化を図ることが可能となる。
【００６８】
また、このとき、コントロールゲート電極５ａとメモリゲート電極１１ａの間に酸化シリコン膜１３が形成されているため、コントロールゲート電極５ａ上のコバルトシリサイド膜１６とメモリゲート電極１１ａ、１１ｂ上のコバルトシリサイド膜１６との距離が遠くなる。そのため、コントロールゲート５ａ上のコバルトシリサイド膜１６とメモリゲート電極１１ａ上のコバルトシリサイド膜１６間におけるショートの確率を低減することが可能となる。
【００６９】
さらに、コントロールゲート電極５ｂとメモリゲート電極１１ｂの間に酸化シリコン膜１３が形成されているため、コントロールゲート電極５ｂ上のコバルトシリサイド膜１６とメモリゲート電極１１ｂ上のコバルトシリサイド膜１６との距離が遠くなる。そのため、コントロールゲート５ｂ上のコバルトシリサイド膜１６とメモリゲート電極１１ｂ上のコバルトシリサイド膜１６間におけるショートの確率を低減することが可能となる。
【００７０】
以降の工程は、図２１に示すように、実施の形態１と同様に行う。すなわち、シリコン基板１上にエッチングストッパ膜１７及び層間絶縁膜１８を堆積し、エッチングストッパ膜１７と層間絶縁膜１８にコンタクトホール１９を形成し、その内部にコンタクトプラグ２０を埋め込んだ後、層間絶縁膜１８上に配線２１を形成することにより、ＭＯＮＯＳ方式のスプリットゲート型メモリが完成する。
【００７１】
ここで、ゲート長Ｌａは、酸化シリコン膜１０の厚さの分だけゲート長Ｌｂより長く形成されており、本実施の形態では、ゲート長の異なるメモリゲート電極を有するスプリットゲート型メモリを形成することで、同一チップ内に使用目的に合わせた複数の性能を持つメモリを混載させることを可能としている。また、工程数の増加を抑えた上で自己整合技術を利用することにより、ゲート長の異なるメモリゲート電極を精度良く、かつ容易に作り分けることを可能としている。
【００７２】
また、本実施の形態では、メモリゲート電極１１ａ、１１ｂの上面の高さをコントロールゲート電極５ａ、５ｂよりも低くすることにより、メモリゲート電極１１ａ、１１ｂの上に酸化シリコン膜１３が形成されるため、メモリゲート電極１１ａおよびコントロールゲート電極５ａ間と、メモリゲート電極１１ｂおよびコントロールゲート電極５ｂ間のそれぞれにおいて、電極の近接化によるリーク電流の発生を防いでいる。
【００７３】
（実施の形態３）
以下に、図２２〜図２６を用いて本実施の形態の不揮発性メモリの製造方法を工程順に説明する。
【００７４】
まず、図２２に示すように、実施の形態１と同様に、ｐ型ウエル２を有するシリコン基板１の主面上にゲート絶縁膜３、コントロールゲート電極５ａおよび５ｂをそれぞれ形成する。その後、シリコン基板１の主面上にＯＮＯ膜３０および多結晶シリコン膜９を順次堆積する。
【００７５】
次に、図２３に示すように、シリコン基板１の主面上にフォトレジスト膜２２を形成するが、このとき、フォトレジスト膜２２はコントロールゲート電極５ａの一方の側壁の近傍のみを覆うように形成する。
【００７６】
次に、図２４に示すように、ドライエッチングにより多結晶シリコン膜９の一部を除去する。このとき、コントロールゲート電極５ｂを覆うＯＮＯ膜３０の側壁およびコントロールゲート電極５ａを覆うＯＮＯ膜３０の一方の側壁には多結晶シリコン膜９の一部が自己整合的にサイドウォールの形で形成される。コントロールゲート電極５ａを覆うＯＮＯ膜３０のもう一方の側壁においては、フォトレジスト膜２２をマスクとして多結晶シリコン膜９が残る。
【００７７】
次に、図２５に示すように、シリコン基板１の主面上にフォトレジスト膜（図示しない）を形成する。その後、コントロールゲート電極５ａおよび５ｂのそれぞれの片側の多結晶シリコン膜９をドライエッチングにより除去し、ゲート絶縁膜を構成するボトム酸化膜６、窒化シリコン膜７およびトップ酸化膜８の３層の絶縁膜の一部をフッ酸とリン酸とを使ってエッチングして除去した後、前記フォトレジスト膜を除去する。
【００７８】
以降の工程は、図２６に示すように、実施の形態１と同様に行う。すなわち、ｐ型ウエル２にｎ−型半導体領域１２を形成し、酸化シリコン膜１３からなるサイドウォール１４を形成し、ｐ型ウエル２にｎ＋型半導体領域１５を形成する。その後、コントロールゲート電極５ａ、５ｂ、メモリゲート電極１１ａ、１１ｂ、およびｎ＋型半導体領域１５の表面をシリサイド化してコバルトシリサイド膜１６を形成し、エッチングストッパ膜１７、層間絶縁膜１８、コンタクトホール１９、コンタクトプラグ２０および配線２１を形成することにより、ＭＯＮＯＳ方式のスプリットゲート型メモリが完成する。シリサイド膜として、ニッケルシリサイド膜やチタンシリサイド膜やプラチナシリサイド膜を形成するようにしてもよい。
【００７９】
ここで、ゲート長Ｌａは、酸化シリコン膜１０をエッチングする際に、フォトレジスト膜２２で覆っているため、ゲート長Ｌｂより長く形成されており、本実施の形態では、ゲート長の異なるメモリゲート電極を有するスプリットゲート型メモリを形成することで、同一チップ内に使用目的に合わせた複数の性能を持つメモリを混載させることを可能としている。また、工程数の増加を抑えた上で自己整合技術を利用することにより、ゲート長の異なるメモリゲート電極を精度良く、かつ容易に作り分けることを可能としている。
【００８０】
（実施の形態４）
本実施の形態４は、前述の実施の形態１と比較して、同一チップ内に使用目的に合わせた複数の性能を持つメモリを混載させることを可能とする場合の変形例である。
【００８１】
実施の形態１でコントロールゲート電極５ａ、５ｂの一方の側壁にのみメモリゲート電極１１ａ、１１ｂを形成したのに対し、本実施の形態４では、図２７に示すように、コントロールゲート電極５ａの両壁にメモリゲート電極１１ａを、コントロールゲート５ｂの一方の側壁にメモリゲート電極１１ｂを形成している。あるいは、図２８に示すように、コントロールゲート電極５ａ、５ｂそれぞれの両壁にメモリゲート１１ａ、１１ｂを形成している。
【００８２】
本実施の形態４では、実施の形態１と同様に、メモリゲート電極１１ａのゲート長Ｌａはメモリゲート電極１１ｂのゲート長Ｌｂより長い。メモリゲート電極１１ａを含むメモリＭＩＳトランジスタは、ゲート長Ｌａがコントロールゲート電極５ａのゲート長と同等かそれ以上の長さを有するため、電荷を蓄積する領域が広いのでメモリ信頼性が高く、主にデータの保存用に適用される。メモリゲート電極１１ｂを含むメモリＭＩＳトランジスタは、ゲート長Ｌｂがコントロールゲート電極５ｂのゲート長以下の短い長さであるため、メモリセル面積を小さくすることができ、電荷の消去速度が速く、読み出し動作も速くできるので主にプログラム用として使用される。
【００８３】
以下に、本実施の形態の不揮発性メモリの製造方法を説明する。上述の実施の形態１の製造方法と、以下の点を除いて同様にして実現できる。
【００８４】
まず、図２７のメモリセルの場合を説明する。図１０を用いて説明したコントロールゲート電極５ａおよび５ｂの片側の多結晶シリコン膜９をドライエッチングにより除去する工程において、このエッチングをコントロールゲート電極５ｂの片側の多結晶シリコン膜９には施すが、図２７のメモリセルの場合は、コントロールゲート電極５ａおよびその両壁に形成されている多結晶シリコン膜９の近傍にはフォトレジスト膜を形成し、このエッチングを施さないようにする。これにより、コントロールゲート電極５ａには両壁にメモリゲート電極１１ａが残り、コントロールゲート電極５ｂには片側の側壁にのみメモリゲート電極１１ｂが形成されるメモリセルの構造とすることができる。
【００８５】
また、図２８のメモリセルの場合は、図１０を用いて説明したコントロールゲート電極５ａおよび５ｂの片側の多結晶シリコン膜９をドライエッチングにより除去する工程を施さないようにする。これにより、コントロールゲート５ａ、５ｂの両壁にそれぞれメモリゲート電極１１ａ、１１ｂが形成されるメモリセルの構造を製造することができる。
【００８６】
このように、実施の形態４では、１つのコントロールゲート電極５ａの両壁にメモリゲート電極１１ａを形成することにより、１つのメモリセルにおいて２値のデータを記憶できるため、データの保存用に適用されるメモリセルを形成する領域を縮小することができる。さらに、コントロールゲート電極５ｂの両壁にもメモリゲート電極１１ｂを形成する場合には、プログラムに適用されるメモリセルを形成する領域を、さらに小さくすることができる。
【００８７】
また、本実施の形態４においては、実施の形態２のように、コントロールゲート電極５ａ、とメモリゲート電極１１ａの間、及び、コントロールゲート電極５ｂとメモリゲート電極１１ｂの間に酸化シリコン膜１３を形成することで、メモリゲート電極１１ａ、１１ｂの酸化シリコンが形成された領域にコバルトシリサイドを形成しないような構造にすることも可能である（図示は省略する）。その場合、実施の形態２と同様の効果を得ることができる。すなわち、コントロールゲート電極５ａ、５ｂ上のコバルトシリサイド膜１６とメモリゲート電極１１ａ上のコバルトシリサイド膜１６との距離が遠くなる。そのため、コントロールゲート５ａ上のコバルトシリサイド膜１６とメモリゲート電極１１ａ上のコバルトシリサイド膜１６間におけるショートの確率を低減することが可能となる。また、コントロールゲート電極５ｂ上のコバルトシリサイド膜１６とメモリゲート電極１１ｂ上のコバルトシリサイド膜１６との距離が遠くなる。コントロールゲート５ｂ上のコバルトシリサイド膜１６とメモリゲート電極１１ｂ上のコバルトシリサイド膜１６間におけるショートの確率を低減することが可能となる。
【００８８】
さらに、本実施の形態４においては、コントロールゲート電極５ａの側壁にメモリゲート電極１１ａを形成する際に、上述の製造方法以外にも実施の形態３のように、フォトレジスト膜を使用して、多結晶シリコン膜９をエッチングしてもよい。その場合には、実施の形態３の図２３を用いて説明した工程において、コントロールゲート電極５ａの両方の近傍をそれぞれ覆うようにフォトレジスト膜２２を形成し、多結晶シリコンをエッチングすればよい（図示は省略する）。この場合にも、ゲート長Ｌａは、酸化シリコン膜１０をエッチングする際に、フォトレジスト膜２２で覆っているため、ゲート長Ｌｂより長く形成され、ゲート長の異なるメモリゲート電極を有するスプリットゲート型メモリを形成することで、同一チップ内に使用目的に合わせた複数の性能を持つメモリを混載させることを可能としている。また、工程数の増加を抑えた上で自己整合技術を利用することにより、ゲート長の異なるメモリゲート電極を精度良く、かつ容易に作り分けることを可能としている。
【００８９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９０】
本発明の半導体装置の製造方法は、マイクロ・コンピュータに搭載可能な不揮発性メモリに幅広く利用されるものである。
【符号の説明】
【００９１】
１  シリコン基板
２  ｐ型ウエル
３  ゲート絶縁膜
４  多結晶シリコン膜
５ａ  コントロールゲート電極
５ｂ  コントロールゲート電極
６  ボトム酸化膜
７  窒化シリコン膜
８  トップ酸化膜
９  多結晶シリコン膜
１０  酸化シリコン膜
１１ａ  メモリゲート電極
１１ｂ  メモリゲート電極
１２  ｎ−型半導体領域
１３  酸化シリコン膜
１４  サイドウォール
１５  ｎ＋型半導体領域
１６  コバルトシリサイド膜
１７  エッチングストッパ膜
１８  層間絶縁膜
１９  コンタクトホール
２０  コンタクトプラグ
２１  配線
２２  フォトレジスト膜
３０  ＯＮＯ膜
３１  プログラム用不揮発性メモリ・モジュール
３２  データ用不揮発性メモリ・モジュール
３３  周辺回路
３４  ＲＡＭ
３５  ＣＰＵ／ＤＳＰ
Ｌａ  ゲート長
Ｌｂ  ゲート長
ＥＸ１  低濃度不純物拡散領域
ＥＸ２  低濃度不純物拡散領域
ＮＲ１  高濃度不純物拡散領域
ＮＲ２  高濃度不純物拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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