(57)【要約】【課題】高分解能かつ高速なパルス位相差検出回路及びこれを用いたＡ／Ｄ変換回路を提供すること。【解決手段】本発明の一態様は、それぞれが等しい遅延量を有する複数の遅延ユニットが直列接続され、入力された第１のパルス信号を遅延して第２のパルス信号として出力する第１の遅延回路と、それぞれが前記遅延量を有する複数の遅延ユニットが直列接続され、且つ、第２のパルス信号が入力される第２の遅延回路と、前記第２のパルス信号に対する遅延量を調整して第３のパルス信号として前記第１の遅延回路に再度入力する第１の遅延調整回路と、前記第３のパルス信号が伝送する前記第１の遅延回路の各遅延ユニットの出力と前記第２のパルス信号が伝送する前記第２の遅延回路の各遅延ユニットの出力とに基づいて、前記第１のパルス信号のパルス到達位置を検出するパルス到達位置検出回路と、を備えることを特徴とするパルス位相差検出回路である。【選択図】図１
2010050529.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが等しい遅延量を有する複数の遅延ユニットが直列接続され、入力された第１のパルス信号を遅延して第２のパルス信号として出力する第１の遅延回路と、
それぞれが前記遅延量を有する複数の遅延ユニットが直列接続され、且つ、第２のパルス信号が入力される第２の遅延回路と、
前記第２のパルス信号に対する遅延量を調整して第３のパルス信号として前記第１の遅延回路に再度入力する第１の遅延調整回路と、
前記第３のパルス信号が伝送する前記第１の遅延回路の各遅延ユニットの出力と前記第２のパルス信号が伝送する前記第２の遅延回路の各遅延ユニットの出力とに基づいて、前記第１のパルス信号のパルス到達位置を検出するパルス到達位置検出回路と、を備えることを特徴とするパルス位相差検出回路。
【請求項２】
前記第３のパルス信号が伝送する前記第１の遅延回路の所定の遅延ユニットの出力と、前記第２のパルス信号が伝送する前記第２の遅延回路の所定の遅延ユニットの出力との遅延差は、前記遅延ユニットの遅延量の半分であることを特徴とする請求項１に記載のパルス位相差検出回路。
【請求項３】
前記パルス到達位置検出回路は、位置検出用パルスに応じて、前記第１および第２の遅延回路の各遅延ユニットの出力をラッチする複数のラッチ回路からなることを特徴とする請求項１又は２に記載のパルス位相差検出回路。
【請求項４】
アナログ入力信号の電圧レベルに応じて変化する等しい遅延量を有する複数の遅延ユニットが直列接続され、且つ、入力された第１のパルス信号を遅延して第２のパルス信号として出力する第１の遅延回路と、
前記第１の遅延回路の遅延ユニットと等しい遅延量を有する複数の遅延ユニットが直列接続され、且つ、前記第１の遅延回路を伝送した前記第１のパルス信号を第２のパルス信号として入力する第２の遅延回路と、
前記第２のパルス信号に対する遅延量を調整して第３のパルス信号として前記第１の遅延回路に再度入力する第１の遅延調整回路と、
前記第３のパルス信号が伝送する前記第１の遅延回路の各遅延ユニットの出力と前記第２のパルス信号が伝送する前記第２の遅延回路の各遅延ユニットの出力とに基づいて、前記第１のパルス信号のパルス到達位置を検出する第１のパルス到達位置検出回路と、
前記第１のパルス信号のパルス到達位置に基づき前記アナログ入力信号を示すデジタルデータを生成するデジタルデータ生成回路と、を備えることを特徴とするＡ／Ｄ変換回路。
【請求項５】
前記第３のパルス信号が伝送する前記第１の遅延回路の所定の遅延ユニットの出力と、前記第２のパルス信号が伝送する前記第２の遅延回路の所定の遅延ユニットの出力との遅延差は、前記遅延ユニットの遅延量の半分であることを特徴とする請求項４に記載のＡ／Ｄ変換回路。
【請求項６】
前記第１のパルス到達位置検出回路は、位置検出用パルスに応じて、前記第１および第２の遅延回路の各遅延ユニットの出力をラッチする複数のラッチ回路からなることを特徴とする請求項４又は５に記載のＡ／Ｄ変換回路。
【請求項７】
前記第１の遅延回路の遅延ユニットと等しい遅延量を有する複数の遅延ユニットを直列接続し、且つ、前記第１のパルス信号を遅延して第４のパルス信号として出力する第３の遅延回路と、
前記第１の遅延回路の遅延ユニットと等しい遅延量を有する複数の遅延ユニットを直列接続し、且つ、前記第４のパルス信号が入力される第４の遅延回路と、
前記第４のパルス信号に対する遅延量を調整して第５のパルス信号として前記第３の遅延回路に再度入力する第２の遅延調整回路と、
前記第５のパルス信号が伝送する前記第３の遅延回路の各遅延ユニットの出力と前記第４のパルス信号が伝送する前記第４の遅延回路の各遅延ユニットの出力とに基づいて前記第１のパルス信号のパルス到達位置を検出する第２のパルス到達位置検出回路と、を備え、
前記第１および第２の遅延回路の遅延ユニットの遅延量は前記アナログ入力信号と第１の基準電圧信号との電位差に基づいて決定され、前記第３および第４の遅延回路の遅延ユニットの遅延量は前記第１の基準信号とは異なる第２の基準信号と前記アナログ入力信号との電位差に基づいて決定されることを特徴とする請求項４〜６のいずれか一項に記載のＡ／Ｄ変換回路。
【請求項８】
前記ラッチ回路がフリップフロップであることを特徴とする請求項６に記載のＡ／Ｄ変換回路。
【請求項９】
前記第１のパルス到達位置検出回路は、異なる２つのフリップフロップのそれぞれから出力された２つの信号が入力される複数のＡＮＤゲートを備えることを特徴とする請求項８に記載のＡ／Ｄ変換回路。
【請求項１０】
前記第１のパルス到達位置検出回路は、異なる２つのフリップフロップからそれぞれから出力された２つの信号が入力される複数のＮＯＲゲートを備えることを特徴とする請求項８に記載のＡ／Ｄ変換回路。
【請求項１１】
前記遅延ユニットは、直列に接続された２つのインバータからなることを特徴とする請求項４〜１０のいずれか一項に記載のＡ／Ｄ変換回路。
【請求項１２】
前記遅延ユニットを構成する２つのインバータの遅延量が互いに等しいことを特徴とする請求項１１に記載のＡ／Ｄ変換回路。
【請求項１３】
前記第２の遅延回路の最後端にダミーのインバータを備えることを特徴とする請求項４〜１２のいずれか一項に記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス位相差検出回路及びこれを用いたＡ／Ｄ変換回路に関する。
【背景技術】
【０００２】
一般的に、アナログ信号をデジタル信号に高速で変換するＡ／Ｄ変換回路（ＡＤＣ：Analog to Digital Converter）には、フラッシュ型や逐次比較型などがある。しかし、フラッシュ型や逐次比較型では、分解能に応じた多数の基準電圧と比較回路が必要になるため、回路規模が大きく、デバイスのコストが高くなる。また、基準電圧と比較回路の精度を高めるためには、アナログ特性に優れた半導体プロセスやデバイスが必要になる。さらに、レイアウトパターンによるＡＤＣの電気的特性変動を防ぐため、ハードマクロで構成されたライブラリから選択する必要があり、レイアウト配置などの設計自由度が制限される。
【０００３】
そこで、低コストで回路規模が小さいＡＤＣとして、遅延素子の遅延量が電圧依存性を有することを利用したものが知られている（特許文献１及び特許文献２）。アナログ信号である入力電圧に応じたパルスの位相差を生成し、デジタル回路で位相差を検出する。
【０００４】
図９は、特許文献１の図１に記載のパルス位相差検出回路である。このパルス位相差検出回路はゲート遅延回路１０と同期パルス検出回路２０とから構成されている。ゲート遅延回路１０では、入力パルス信号ＰＡが、インバータ４１に入力され、インバータ４１の出力がインバータ４２の入力に接続されているとともに、出力パルス信号Ｐ１として出力される。以下、同様にしてインバータ４３からインバータ４Ｌまでの出力と入力とが接続され、かつ偶数番目のインバータ４４〜４Ｌの出力が出力パルス信号Ｐ２〜Ｐｎとして出力される。すなわち、インバータ４１〜４Ｌによる遅延時間を利用して出力パルス信号Ｐ１〜Ｐｎを発生している。
【０００５】
同期パルス検出回路２０は、ゲート遅延回路１０の出力パルス信号Ｐ１〜Ｐｎをデータとして入力し、かつパルス信号ＰＢをクロックとして入力するＤフリップフロップ（Ｄ−ＦＦ：Delay flip-flop）５１〜５ｎを有している。さらに、Ｄ−ＦＦ５１の出力ＱとＤ−ＦＦ５２の反転出力−Ｑを入力し、同期パルス信号Ｐ０１を出力するＡＮＤゲート６１を有している。以下、同様にＤ−ＦＦ５２〜５ｎの出力Ｑ及び反転出力−Ｑを入力し、同期パルス信号Ｐ０２〜Ｐ０ｍを出力するＡＮＤゲート６２〜６ｍを有している。
【０００６】
一般的に、インバータの電源電圧を変化させると、インバータによる遅延量が変化することが知られている。具体的には、電源電圧が高いと遅延量が小さくなり、電源電圧が低いと遅延量が大きくなる。特許文献１では、インバータ４１〜４Ｌの電源電圧が低いと、入力パルス信号ＰＡがインバータ４Ｌに到達する時間が長く、逆に電源電圧が高いとインバータ４Ｌに到達する時間が短くなる。このパルス位置をデジタル化すれば、インバータの電源電圧をアナログ入力電圧とするＡＤＣとして動作する。
【０００７】
特許文献１に記載のパルス位相差検出回路を用いて高分解能なＡＤＣを実現するには、所望のビット数に相当する遅延ユニット数が必要となる。そのため、高ビットになるほど遅延ユニットの総遅延時間が長くなり、入力パルス信号ＰＡが入力されてからパルス位置を検出するまでの時間（いわゆるＡＤＣのサンプリング時間）が長くなる。よって、高速動作が困難になる。
【０００８】
特許文献２の図１〜４には、２つのインバータから構成される遅延ユニット同士の間に、互いに反転レベルが異なるｍ個のインバータが接続されたパルス位相差検出回路が開示されている。このような構成により、速度を低下させずに、ビット数にしてｌｏｇ２ｍ分の高分解能化を達成している。
【０００９】
特許文献１及び２に開示されているように、遅延ユニットはインバータ２段で構成される。なぜなら、インバータ出力がＬｏｗからＨｉｇｈへ切り替わる立ち上がり時間（ｔｒ）とＨｉｇｈからＬｏｗへ切り替わる立ち下がり時間（ｔｆ）とが異なるため、１つのインバータで遅延ユニットを構成すると、インバータパルスの出力論理によって検出時間にばらつきが生じるからである。
【特許文献１】特開平３−１２５５１４号公報
【特許文献２】特開２００４−３５７０３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、パルス位相差検出回路を用いたＡＤＣでは、正確なパルス位置を検出する必要があるが、パルス位置を検出するＤ−ＦＦがデータを取り込むためには、所定のデータ設定時間もしくはデータ保持期間を確保する必要がある。これらはＣＭＯＳプロセスにより決定される。
【００１１】
また、高速、高分解能で１ＬＳＢあたりの電圧が低いＡＤＣを実現するためには、遅延時間が少なく、かつ、１ＬＳＢあたりの電圧に対する遅延量の変化量が大きい遅延特性を有するインバータが必要とされる。例えば、電圧に対する遅延変化量が大きいインバータとしてＣＭＯＳトランジスタを閾値電圧Ｖｔｈ近傍で動作させて使用してもよい。しかしながら、閾値電圧Ｖｔｈ近傍でインバータを使用すると、遅延ユニット全体の遅延量が増大して、ＡＤＣのサンプリング時間が長くなり高速動作が困難になる。さらに、Ｖｔｈ近傍のトランジスタ動作は不安定であるため、インバータの遅延ばらつき（ジッター）が増加し、ＡＤＣの変換精度が低下する。そのため、一般的に、トランジスタ動作が安定するように十分に高い電圧でインバータを動作させる。
【００１２】
ところが、トランジスタ動作が安定する電圧近傍でインバータを動作させると、インバータの電源電圧に対する単位遅延ユニット当りの遅延変化量は小さくなる。そこで、もしインバータの電圧に対する単位遅延ユニット当りの遅延変化量が、Ｄ−ＦＦがデータを取り込むために必要なデータ設定時間もしくはデータ保持時間より小さいと、Ｄ−ＦＦが単位遅延ユニットを１ＬＳＢとした遅延変化量すなわち１ＬＳＢごとのパルス位置検出ができない結果となる。そのため、通常、Ｄ−ＦＦを用いたパルス位置検出に十分な単位遅延ユニット当りの遅延変化量を得るために、パルス位相差検出回路の前段に遅延時間を稼ぐための遅延ユニットを多段に直列に接続する必要があった。以下により詳細に説明する。
【００１３】
パルス位相差検出回路を用いたＡＤＣでは、パルス位置検出を実行する時間は、ＡＤＣ入力電圧の上限値に相当する最も遅延が少ない場合に、パルスが全ての遅延ユニットを走行する時間に設定する。すなわち、パルス位置検出を実行する時間は、ＡＤＣ入力電圧が上限値の場合に、パルスがパルス位相差検出回路の先頭に位置するＭＳＢ（Most Significant Bit）まで到達するように設定される。さらに、そのパルス位置検出を実行する時間は、ＡＤＣ入力電圧が下限値の場合、パルスがパルス位相検出回路の後端に位置するＬＳＢ（Least Significant Bit）に到達するように設定される。
【００１４】
ここで、入力電圧が上限値でのパルス位相差検出回路の遅延ユニットの総遅延量と、下限値での総遅延量の差分：ΔＴ、ＡＤＣビット数：ｎ、入力電圧が上限値の時の単位遅延ユニット当たりの遅延量：Ｔｄ１、入力電圧が下限値の時の単位遅延ユニット当たりの遅延量：Ｔｄ２とすると、ΔＴ＝２ｎ×（Ｔｄ２−Ｔｄ１）の関係が成立し、この総遅延量の差分ΔＴだけパルス位相差検出回路の前段に遅延時間を設ける必要がある。
【００１５】
例えば、０．３５μｍルールのＣＭＯＳプロセスを用いて入力電圧が２．２Ｖ〜１．６Ｖで１ＬＳＢ＝１０ｍＶの精度を有する６ビットＡＤＣを設計すると仮定する。ここで、遅延ユニットはインバータ２段で構成されるとする。また、各インバータは、ゲート長Ｌ＝１μｍ、ゲート幅Ｗ＝２μｍのＰｃｈトランジスタと、Ｌ＝１μｍ、Ｗ＝１μｍのＮｃｈトランジスタとから構成されるとする。このインバータ２段から構成される単位遅延ユニットの遅延量は、図１０に示すような、電圧依存性を有する。具体的には、入力電圧２．２Ｖの場合に約１．２ｎｓ、入力電圧が１．６Ｖの場合に約２．３ｎｓとなる。すなわち、入力電圧が１．６Ｖの場合の遅延量は、入力電圧が２．２Ｖの場合の遅延量の約２倍となる。ここで、入力電圧２．２Ｖの場合の１０ｍＶの変化に対する単位遅延ユニット当たりの遅延量変化量は約１０ｐｓである。したがって、Ｄ−ＦＦを使用した場合、２．２Ｖ近傍の入力電圧値の変化に相当する遅延変化量を検出することができない。なお、この条件では、入力電圧が上限値の場合のパルス位相差検出回路の遅延ユニットの総遅延量と下限値の場合の総遅延量との差分ΔＴはΔＴ＝（２．３−１．２）ｎｓ×６４個＝７０ｎｓとなる。
【００１６】
そこで、この６４個の遅延ユニットから構成されるパルス位相差検出用の遅延ユニットの前段に、これと同数すなわち６４個の遅延ユニットを接続すると、パルス位相差検出回路にパルスが到達するときには、入力電圧２．２Ｖの場合の１０ｍＶの変化に対する遅延量変化は約１０ｐｓ×６４個＝６４０ｐｓ上積みされることとなる。したがって、Ｄ−ＦＦが十分に応答できる時間が確保される。その結果、Ｄ−ＦＦによって１０ｍＶの変化に対応するパルス位置を検出することが可能となる。
【００１７】
上記の通り、従来は、パルス位相差検出回路の前段に遅延時間を稼ぐための遅延ユニットを多段に直列に接続する必要があった。そのため、ＡＤＣのサンプリング時間が長くなり、高ビットになるほど高速動作が困難になるという問題があった。
【課題を解決するための手段】
【００１８】
本発明の一態様は、
それぞれが等しい遅延量を有する複数の遅延ユニットが直列接続され、入力された第１のパルス信号を遅延して第２のパルス信号として出力する第１の遅延回路と、
それぞれが前記遅延量を有する複数の遅延ユニットが直列接続され、且つ、第２のパルス信号が入力される第２の遅延回路と、
前記第２のパルス信号に対する遅延量を調整して第３のパルス信号として前記第１の遅延回路に再度入力する第１の遅延調整回路と、
前記第３のパルス信号が伝送する前記第１の遅延回路の各遅延ユニットの出力と前記第２のパルス信号が伝送する前記第２の遅延回路の各遅延ユニットの出力とに基づいて、前記第１のパルス信号のパルス到達位置を検出するパルス到達位置検出回路と、を備えることを特徴とするパルス位相差検出回路である。
本発明では、第１の遅延回路を、遅延時間を稼ぐための遅延ユニットとして利用するとともに、パルス位相差検出用の遅延ユニットとしても利用することができる。そのため、ＡＤＣのサンプリング時間が短くなり、高ビットであっても高速動作が可能となる。
【００１９】
本発明の他の一態様は、
アナログ入力信号の電圧レベルに応じて変化する等しい遅延量を有する複数の遅延ユニットが直列接続され、且つ、入力された第１のパルス信号を遅延して第２のパルス信号として出力する第１の遅延回路と、
前記第１の遅延回路の遅延ユニットと等しい遅延量を有する複数の遅延ユニットが直列接続され、且つ、前記第１の遅延回路を伝送した前記第１のパルス信号を第２のパルス信号として入力する第２の遅延回路と、
前記第２のパルス信号に対する遅延量を調整して第３のパルス信号として前記第１の遅延回路に再度入力する第１の遅延調整回路と、
前記第３のパルス信号が伝送する前記第１の遅延回路の各遅延ユニットの出力と前記第２のパルス信号が伝送する前記第２の遅延回路の各遅延ユニットの出力とに基づいて、前記第１のパルス信号のパルス到達位置を検出する第１のパルス到達位置検出回路と、
前記第１のパルス信号のパルス到達位置に基づき前記アナログ入力信号を示すデジタルデータを生成するデジタルデータ生成回路と、を備えることを特徴とするＡ／Ｄ変換回路である。
【発明の効果】
【００２０】
本発明によれば、高分解能かつ高速なパルス位相差検出回路及びこれを用いたＡ／Ｄ変換回路を提供することができる。
【発明を実施するための最良の形態】
【００２１】
実施の形態１
以下、図面を参照して本発明の実施形態について説明する。図１は、実施の形態１に係るパルス位相差検出回路を用いたＡＤＣの回路図である。図１に示すように、実施の形態１に係るＡＤＣは、パルス位相差検出回路１０１、レベルシフト回路１０２、パルスエッジ検出回路１０３、バイナリ・エンコーダ１０４を備える。
【００２２】
パルス位相差検出回路１０１は、図１に示すように、１つのＮＯＲゲートＮＧ及び（２ｘ＋２）個のインバータＩ０、Ｉ１、Ｉ２、Ｉ３、・・・、Ｉｘ−２、Ｉｘ−１、Ｉｘ、Ｉｘ＋１、Ｉｘ＋２、・・・、Ｉ２ｘ−１、Ｉ２ｘ、Ｉ２ｘ＋１を備えている。図中、インバータＩ４〜Ｉｘ−３及びインバータＩｘ＋３〜Ｉ２ｘ−２は省略されている。ここで、ｘは当該ＡＤＣの分解能をｎビットとした場合、ｘ＝２ｎで表される。全てのインバータは、基準電圧Ｖｒｅｆと入力電圧Ｖｉｎとの間で動作する。例えば、基準電圧Ｖｒｅｆを接地電圧（０Ｖ）とし、入力電圧Ｖｉｎを変化させれば、インバータの遅延量に変化が生じる。なお、ここで重要なのは基準電圧Ｖｒｅｆと入力電圧Ｖｉｎとの間の電位差であるから、一方を基準電圧Ｖｒｅｆとせずに、両方を入力電圧Ｖｉｎ１、Ｖｉｎ２などとして変化させてもよい。
【００２３】
ここで、ＮＯＲゲートＮＧの出力端子はインバータＩ１の入力端子に接続され、インバータＩ１の出力端子はインバータＩ２の入力端子に接続されている。以下同様に、インバータＩ２の出力端子は、インバータＩ３の入力端子に接続され、順にインバータＩ２ｘ＋１まで接続されている。ここで、ＮＯＲゲートＮＧにパルス信号Ｐｉｎが入力される。
【００２４】
そして、同寸法で遅延量の等しいインバータＩ２〜Ｉｘ−１は、第１の遅延回路ＤＣ１を構成している。一方、同寸法で遅延量の等しいインバータＩｘ〜Ｉ２ｘ＋１は、第２の遅延回路ＤＣ２を構成している。第１の遅延回路ＤＣ１の出力すなわちインバータＩｘ−１の出力端子が、第２の遅延回路ＤＣ２の入力端子すなわちインバータＩｘの入力端子に接続されている。ここで、第２の遅延回路ＤＣ２における最後端のインバータＩ２ｘ＋１はダミーのインバータであり、必須ではない。しかしながら、インバータＩ２ｘの遅延量を他のインバータと等しくするため、付加した方が好ましい。
【００２５】
また、第１の遅延回路ＤＣ１の出力端子すなわちインバータＩｘ−１の出力端子は、インバータＩ０の入力端子にも接続されている。インバータＩ０の出力端子は、ＮＯＲゲートＮＧの一方の入力端子に接続されている。上述の通り、ＮＯＲゲートＮＧの出力端子はインバータＩ１の入力端子に接続されている。これらインバータＩ０、ＮＯＲゲートＮＧ及びインバータＩ１から遅延調整回路１０５が構成されている。この遅延調整回路１０５の出力すなわちインバータＩ１の出力端子は、第１の遅延回路ＤＣ１の入力端子すなわちインバータＩ２の入力端子に接続されている。従って、第１の遅延回路ＤＣ１から出力された信号は、遅延調整回路１０５により遅延量を調整され、第１の遅延回路ＤＣ１へ再入力される。
【００２６】
ここで、遅延調整回路１０５を構成するインバータＩ０の遅延量は、第１及び第２の遅延回路ＤＣ１、ＤＣ２を構成するインバータＩ２〜Ｉ２ｘ＋１の遅延量と等しい。一方、遅延調整回路１０５を構成するインバータＩ１の遅延量は、他のインバータよりも小さい遅延量を有し、インバータＩ１とＮＯＲゲートＮＧとの遅延量をあわせた遅延量が、他のインバータの遅延量と等しくなっている。
【００２７】
ここで、第１の遅延回路ＤＣ１及び第２の遅延回路ＤＣ２は、いずれも複数の遅延ユニットＤＵを備えている。図１に示すように、遅延ユニットＤＵは２段のインバータ、例えば、インバータＩ２及びＩ３から構成される。第１の遅延回路ＤＣ１は、２段のインバータＩ２及びＩ３、Ｉ４及びＩ５、Ｉ６及びＩ７、・・・、Ｉｘ−４及びＩｘ−３、Ｉｘ−２及びＩｘ−１からそれぞれ構成される（ｘ／２−１）個の遅延ユニットを備えている。一方、第２の遅延回路ＤＣ２は、２段のインバータＩｘ＋１及びＩｘ＋２、Ｉｘ＋３及びＩｘ＋４、・・・、Ｉ２ｘ−３及びＩ２ｘ−２、Ｉ２ｘ−１及びＩ２ｘからそれぞれ構成されるｘ／２個の遅延ユニットを備えている。
【００２８】
図１に示すように、インバータＩ１〜Ｉｘ−１では、奇数番目のインバータすなわちインバータＩ１、Ｉ３、・・・、Ｉｘ−３、Ｉｘ−１から、信号Ｐ１、Ｐ３、・・・、Ｐｘ−３、Ｐｘ−１が出力される。また、インバータＩｘ〜Ｉ２ｘでは、偶数番目のインバータすなわちインバータＩｘ、Ｉｘ＋２、・・・、Ｉ２ｘ−２、Ｉ２ｘから、信号Ｐ０、Ｐ２、・・・、Ｐｘ−２、Ｐｘが出力される。パルス位相差検出回路１０１から出力された信号Ｐ０、Ｐ１、Ｐ２、・・・、Ｐｘ−２、Ｐｘ−１、Ｐｘは、レベルシフト回路１０２に入力される。
【００２９】
レベルシフト回路１０２は、パルス位相差検出回路１０１から出力された信号のレベルを、パルスエッジ検出回路１０３を構成するＤ−ＦＦへ入力するために、適正なレベルへ切り替える回路である。レベルシフト回路１０２へ入力されたパルス信号Ｐ０、Ｐ１、Ｐ２、・・・、Ｐｘ−２、Ｐｘ−１、Ｐｘは、レベルシフト回路１０２からパルス信号Ｐ０'、Ｐ１'、Ｐ２'、・・・、Ｐｘ−２'、Ｐｘ−１'、Ｐｘ'として出力される。
【００３０】
パルスエッジ検出回路１０３は、（ｘ＋１）個のＤフリップフロップＦＦ０〜ＦＦｘ及びｘ個のＡＮＤゲートＡＧ０〜ＡＧｘ-１を備える。ＤフリップフロップＦＦ０のデータ入力端子Ｄには、レベルシフト回路１０２から出力されたパルス信号Ｐ０'が入力される。また、ＤフリップフロップＦＦ１のデータ入力端子Ｄには、レベルシフト回路１０２から出力されたパルス信号Ｐ１'が入力される。以下同様に、ＤフリップフロップＦＦ２〜ＦＦｘのデータ入力端子Ｄには、レベルシフト回路１０２から出力されたパルス信号Ｐ２'〜Ｐｘ'がそれぞれ入力される。各Ｄフリップフロップのリセット入力端子Ｒには、リセット信号Ｒｅｓｅｔが必要に応じ入力される。各Ｄフリップフロップのクロック入力端子には、位置検出用パルスＰｐが入力される。
【００３１】
ＡＮＤゲートＡＧ０には、ＤフリップフロップＦＦ０の出力端子Ｑから出力された信号と、ＤフリップフロップＦＦ１の反転出力端子−Ｑから出力された信号とが入力される。また、ＡＮＤゲートＡＧ１には、ＤフリップフロップＦＦ１の出力端子Ｑから出力された信号と、ＤフリップフロップＦＦ２の反転出力端子−Ｑから出力された信号とが入力される。以下同様に、ＡＮＤゲートＡＧ２〜ＡＧｘ-１には、ＤフリップフロップＦＦ２〜ＦＦｘ−１の出力端子Ｑから出力された信号と、ＤフリップフロップＦＦ３〜ＦＦｘの反転出力端子−Ｑから出力された信号と、がそれぞれ入力される。そして、ＡＮＤゲートＡＧ０〜ＡＧｘ-１は、それぞれ信号Ａ０〜Ａｘ−１を出力する。ＡＮＤゲートを介して出力することにより、パルス位置検出精度を高めることができる。
【００３２】
バイナリ・エンコーダ１０４は、パルスエッジ検出回路１０３から出力された信号Ａ０〜Ａｘ−１をバイナリ変換し、バイナリ・デジタルデータとして出力する。
【００３３】
次に、図２及び図３を用いて、実施の形態１に係るパルス位相差検出回路を用いたＡＤＣの動作について説明する。ここで、図２は、入力電圧Ｖｉｎが高く、遅延が小さい場合のタイミングチャートである。一方、図３は、入力電圧Ｖｉｎが低く、遅延が大きい場合のタイミングチャートである。図２及び３に示すように、測定開始前に、パルスエッジ検出回路１０３を構成するＤフリップフロップＦＦ０〜ＦＦｘのリセット入力端子Ｒに、リセット信号Ｒｅｓｅｔが入力される。
【００３４】
図２及び３に示すように、測定開始により、パルス位相差検出回路１０１に負論理のパルス信号Ｐｉｎが入力される。ここで、パルス信号ＰｉｎがＨｉｇｈの場合、インバータＩ１及び第１の遅延回路ＤＣ１を構成する奇数番目のインバータすなわちＩ３、・・・、Ｉｘ−３、Ｉｘ−１から出力される信号Ｐ１、Ｐ３、・・・、Ｐｘ−３、Ｐｘ−１はＨｉｇｈである。一方、第２の遅延回路ＤＣ２を構成する偶数番目のインバータすなわちインバータＩｘ、Ｉｘ＋２、・・・、Ｉ２ｘ−２、Ｉ２ｘから出力される信号Ｐ０、Ｐ２、・・・、Ｐｘ−２、ＰｘはＬｏｗである。
【００３５】
パルス信号ＰｉｎがＬｏｗに切り替わると、インバータＩ１から出力される信号Ｐ１がＬｏｗに切り替わる。その後、インバータＩ２及びＩ３から構成される遅延ユニットＤＵを経て、すなわち、インバータ２つ分の遅延時間経過後、インバータＩ３から出力される信号Ｐ３がＬｏｗに切り替わる。以後順番に、インバータ２つ分の遅延時間経過毎に、出力信号Ｐ５、Ｐ７・・・、Ｐｘ−３、Ｐｘ−１がＬｏｗに切り替わる。パルス信号Ｐｉｎが入力されてから、当該パルスが最初にインバータＩｘ−１から出力されるまでの時間は、所定の遅延量を稼ぐために使用される。後述するように、このインバータＩ１〜Ｉｘ−１は、遅延量を稼ぐためだけでなく、パルス位相差検出にも用いられる。そのため、従来のように遅延量を稼ぐためのみに用いる遅延ユニットが不要になる。これにより、遅延ユニット数を約半分にすることができる。
【００３６】
第１の遅延回路ＤＣ１すなわちインバータＩｘ−１から出力された信号Ｐｘ−１の一方は、第２の遅延回路ＤＣ２へ入力される。そして、インバータ１つ分の遅延時間経過後、インバータＩｘから出力される信号Ｐ０がＬｏｗからＨｉｇｈに切り替わる。次に、インバータＩｘ＋１及びＩｘ＋２から構成される遅延ユニットＤＵを経て、すなわち、インバータ２つ分の遅延時間経過後、インバータＩｘ＋２から出力される信号Ｐ２がＬｏｗからＨｉｇｈに切り替わる。以後順番に、インバータ２つ分の遅延時間経過毎に、出力信号Ｐ４、Ｐ６・・・、Ｐｘ−２、ＰｘがＬｏｗからＨｉｇｈに切り替わる。
【００３７】
第１の遅延回路ＤＣ１すなわちインバータＩｘ−１から出力された信号Ｐｘ−１の他方は、他のインバータと同じ遅延量を有するインバータＩ０を介して、ＮＯＲゲートＮＧの入力端子に再入力される。上述の通り、インバータＩ１とＮＯＲゲートＮＧとの遅延量をあわせた遅延量が、他のインバータの遅延量と等しい。そのため、インバータＩｘ−１から出力された信号Ｐｘ−１がＬｏｗに切り替わってから、インバータ２つ分の遅延時間経過後、インバータＩ１から出力される信号Ｐ１がＬｏｗからＨｉｇｈに切り替わる。以後順番に、インバータ２つ分の遅延時間経過毎に、出力信号Ｐ３、Ｐ５・・・、Ｐｘ−３、Ｐｘ−１がＨｉｇｈに切り替わる。
【００３８】
そのため、図２及び３に示すように、Ｐ０、Ｐ１、Ｐ２、Ｐ３、・・・、Ｐｘ−２、Ｐｘ−１、Ｐｘの順番に、インバータ１つ分の遅延時間経過毎に、ＬｏｗからＨｉｇｈに切り替わる。このように、パルス信号が奇数番目に到達する出力端子（Ｐ１、Ｐ３、Ｐ５・・・）と偶数番目に到達する出力端子（Ｐ０、Ｐ２、Ｐ４・・・）とにおいて、同一論理信号でパルスを検出できるように工夫されている。従って、インバータ１つ分の遅延時間の間隔でパルス位相差を検出することができる。ここで、インバータ出力の立ち上がり時間（ｔｒ）と、立ち下がり時間（ｔｆ）とは異なるため、パルス位置検出を実行する遅延ユニットは必ずインバータ２段で構成し、同一論理信号でパルスを検出する必要がある。そのため、従来は、インバータ２段分の遅延時間より短い間隔でパルス位置検出を実行することができなかった。本発明では、インバータ１段分すなわち従来の半分の遅延時間の間隔でパルス位置を検出することができる。
【００３９】
そして、パルス信号ＰｉｎをＨｉｇｈからＬｏｗへ切り替えた開始から所定の時間（ＡＤＣのサンプリング時間）が経過後、パルスエッジ検出回路１０３を構成するＤフリップフロップＦＦ０〜ＦＦｘのクロック入力端子に、位置検出信号Ｐｐを入力する。図２では、出力信号Ａｘ−３においてパルスエッジが検出されている。また、図３では、出力信号Ａ２においてパルスエッジが検出されている。ＡＤＣのサンプリング時間は、最も遅延が少ない条件であるＡＤＣ入力電圧の上限値に相当するパルス走行時間を設定すればよい。
最後に、パルス信号ＰｉｎをＨｉｇｈに戻して動作を停止させる。
【００４０】
本発明により、インバータ１段に相当する遅延時間の間隔でパルス位置を検出することができるため、従来の１／２のインバータ数で構成することができ、パルス位相差検出回路１０１の総遅延量が１／２に短縮される。その上、パルス位置の検出時間（ＡＤＣのサンプリング時間）が１／２に短縮され、高速化が実現できる。
【００４１】
インバータ数の削減により、回路規模やチップレイアウトのサイズも縮小できる。さらに、レイアウト設計において遅延ユニットをまとめて配置しやすくなるとともに、相互の遅延ユニットＤＵの相対配置距離が短縮される。そのため、遅延ユニットを構成するインバータ間の遅延量の相対精度が向上し、安定したパルス位相差検出精度を保つことができる。
【００４２】
実施の形態２
次に、他の実施の形態について説明する。図４に本発明の実施の形態２に係るＡＤＣの回路図である。実施の形態１と同一の構成要素は、同一の符号を付し、適宜その説明を省略する。図４に示すように、実施の形態２に係るＡＤＣでは、図１におけるＡＮＤゲートを、ＮＯＲゲートと置換したパルスエッジ検出回路２０３を備える。その他の構成は、実施の形態１と同様である。
【００４３】
ＮＯＲゲートＮＧ０には、ＤフリップフロップＦＦ０の出力端子Ｑから出力された信号をインバータで反転させた信号と、ＤフリップフロップＦＦ１の出力端子Ｑから出力された信号とが入力される。また、ＮＯＲゲートＮＧ１には、ＤフリップフロップＦＦ１の出力端子Ｑから出力された信号をインバータで反転させた信号と、ＤフリップフロップＦＦ２の出力端子Ｑから出力された信号とが入力される。以下同様に、ＮＯＲゲートＮＧ２〜ＮＧｘ-１には、ＤフリップフロップＦＦ２〜ＦＦｘ−１の出力端子Ｑから出力された信号をインバータで反転させた信号と、ＤフリップフロップＦＦ３〜ＦＦｘの出力端子Ｑから出力された信号と、がそれぞれ入力される。そして、ＮＯＲゲートＮＧ０〜ＮＧｘ-１は、それぞれ信号Ａ０〜Ａｘ−１を出力する。
【００４４】
ここで、パルス位相差検出回路１０１から出力されるパルス到達時間が早い方の出力信号ＰｍがＨｉｇｈ、隣接する出力信号Ｐｍ＋１がＬｏｗの場合、パルスエッジの存在を示す結果が出力される。一方、出力信号Ｐｍと隣接する出力信号Ｐｍ＋１とが前記の条件と異なる論理の場合、ＮＯＲゲートからは、パルスエッジが到達していないもしくは通過したことを示す結果が出力される。
【００４５】
なお、パルス到達時間が早い方のＤフリップフロップの出力をインバータで反転させているのは、ＮＯＲゲートで判定された出力結果の安定性と正確性を高めるため、それぞれの入力に時間差を設けるためでもある。
【００４６】
実施の形態３
次に、他の実施の形態について説明する。図５及び６は、本発明の実施の形態３に係るパルス位相差検出回路の回路図及びこれを用いたＡＤＣのブロック図である。実施の形態１と同一の構成要素は、同一の符号を付し、適宜その説明を省略する。
【００４７】
実施の形態１及び２に係るパルス位相差検出回路１０１を構成するインバータは、ＣＭＯＳトランジスタの閾値電圧Ｖｔｈ近傍で使用すると、電圧変化に対する遅延変化量が大きくなる。そのため、遅延ユニットの総遅延量が増大して、ＡＤＣのサンプリング時間が長くなり高速動作が困難になる。その上、Ｖｔｈ近傍のトランジスタ動作は不安定であるため、インバータの遅延ばらつき（ジッター）が増加し、ＡＤＣの変換精度が低下する。従って、ＣＭＯＳトランジスタ動作を安定させるためには、ＡＤＣの入力電圧Ｖｉｎの範囲を、高位側電圧ＶＤＤ−低位側電圧ＶＳＳ間電圧の１／２程度に設定する必要がある。
【００４８】
そこで、実施の形態３に係るＡＤＣは、図５に詳細に示すように、入力電圧Ｖｉｎが高い場合用（高電位測定用）のパルス位相差検出回路１０１Ｈと、入力電圧Ｖｉｎが低い場合用（低電位測定用）のパルス位相差検出回路１０１Ｌとを備えている。例えば、高電位測定用パルス位相差検出回路１０１Ｈの基準電圧Ｖｒｅｆ２は低位側電圧ＶＳＳとすればよい。通常、低位側電圧ＶＳＳは接地電圧（０Ｖ）である。一方、低電位測定用パルス位相差検出回路１０１Ｌの基準電圧Ｖｒｅｆ１は高位側電圧ＶＤＤ（例えば、３Ｖ）とすればよい。
【００４９】
図５に示すように、高電位測定用パルス位相差検出回路１０１ＨのインバータＩ１〜Ｉｘ−１では、奇数番目のインバータすなわちインバータＩ１、Ｉ３、・・・、Ｉｘ−３、Ｉｘ−１から、信号ＰＨ１、ＰＨ３、・・・、ＰＨｘ−３、ＰＨｘ−１が出力される。また、インバータＩｘ〜Ｉ２ｘ＋１では、偶数番目のインバータすなわちインバータＩｘ、Ｉｘ＋２、・・・、Ｉ２ｘ−２、Ｉ２ｘから、信号ＰＨ０、ＰＨ２、・・・、ＰＨｘ−２、ＰＨｘが出力される。高電位測定用パルス位相差検出回路１０１Ｈから出力された信号ＰＨ０、ＰＨ１、ＰＨ２、・・・、ＰＨｘ−２、ＰＨｘ−１、ＰＨｘは、高電位測定用レベルシフト回路１０２Ｈに入力される。そして、高電位測定用レベルシフト回路１０２Ｈからパルス信号ＰＨ０'、ＰＨ１'、ＰＨ２'、・・・、ＰＨｘ−２'、ＰＨｘ−１'、ＰＨｘ'として出力される。
【００５０】
低電位測定用パルス位相差検出回路１０１Ｌにおいても、高電位測定用パルス位相差検出回路１０１Ｈと同様である。低電位測定用パルス位相差検出回路１０１Ｌから出力された信号ＰＬ０、ＰＬ１、ＰＬ２、・・・、ＰＬｘ−２、ＰＬｘ−１、ＰＬｘは、低電位測定用レベルシフト回路１０２Ｌに入力される。そして、低電位測定用レベルシフト回路１０２Ｌからパルス信号ＰＬ０'、ＰＬ１'、ＰＬ２'、・・・、ＰＬｘ−２'、ＰＬｘ−１'、ＰＬｘ'として出力される。
【００５１】
図６は本発明の実施の形態３に係るパルス位相差検出回路の回路図及びこれを用いたＡＤＣのブロック図である。図６に示すように、高電位測定用レベルシフト回路１０２Ｈから出力された信号は、実施の形態２におけるパルエッジ検出回路２０３と同様の高電位測定用パルエッジ検出回路２０３Ｈを介して、高電位測定用バイナリ・エンコーダ１０４Ｈからバイナリ・デジタルデータＭとして出力される。同様に、低電位測定用レベルシフト回路１０２Ｌから出力された信号は、低電位測定用パルエッジ検出回路２０３Ｌを介して、低電位測定用バイナリ・エンコーダ１０４Ｌからバイナリ・デジタルデータＮとして出力される。
【００５２】
デジタルデータＭとＮとは、コンパレータ３０６に入力され、比較される。比較結果は、マルチプレクサＭＰＸへ制御信号として入力される。
また、デジタルデータＭは演算器１に入力される。演算器１は、レジスタに格納されているデータａに基づいて、Ｈ＋Ｍ−２ａを計算し、その結果をデータＡとして出力する。ここで、データａはＭ＝Ｎとなる場合の値、Ｈは高電位測定用ＡＤＣ及び低電位測定用ＡＤＣ入力電圧の上限値である。
また、デジタルデータＮは演算器２に入力される。演算器２はＨ−Ｎを計算し、その結果をデータＣとして出力する。
【００５３】
マルチプレクサＭＰＸには、演算器１から出力されたデータＡ、演算器２から出力されたデータＣ及びレジスタに格納されたデータａがデータＢとして入力される。そして、コンパレータ３０６から出力された制御信号に基づいて、結果Ｄをバイナリ・デジタルデータとして出力する。ここで、Ｍ＞Ｎの場合Ｄ＝Ａ、Ｍ＝Ｎの場合Ｄ＝Ｂ、Ｍ＜Ｎの場合Ｄ＝Ｃとなる。
【００５４】
図７は、高電位測定用ＡＤＣから出力されたデータＭと、低電位測定用ＡＤＣから出力されたデータＮとについての上記処理をまとめたフローチャートである。まず、高電位測定用ＡＤＣからデータＭが出力される（Ｓ１）。一方、低電位測定用ＡＤＣからデータＮが出力される（Ｓ２）。次に、データＭ＝Ｎか否か判断する（Ｓ３）。ＹＥＳの場合、データａが結果として出力される（Ｓ４）。ＮＯの場合、データＭ＞Ｎか否か判断する（Ｓ５）。ＹＥＳの場合、Ｈ＋Ｍ−２ａが結果として出力される（Ｓ６）。ＮＯの場合、Ｈ−Ｎが結果として出力される（Ｓ７）。
【００５５】
図８は、遅延ユニットを６４個とした場合の入力電圧Ｖｉｎに対する遅延量の変化である。上記構成では、高電位測定用パルス位相差検出回路１０１Ｈ及び低電位測定用パルス位相差検出回路１０１Ｌのパルス検出結果が等しくなる入力電圧Ｖｉｎを基準とする。この基準は前記のデータａに相当する。これより高電圧が入力された場合、高電位測定用パルス位相差検出回路１０１Ｈによってパルス位相差を検出し、逆に低電圧が入力された場合、低電位測定用パルス位相差検出回路１０１Ｌによってパルス位相差を検出する。この実施の形態３では、両パルス位相差検出回路のうち、ＭＳＢに近いパルス位置を検出した方を判定し、そのパルス位置を検出すればよい。
【００５６】
この実施の形態３では、入力電圧Ｖｉｎにパルス位相差検出回路の高位側電圧ＶＤＤ、低位側電圧ＶＳＳ電圧を直接入力することができ、また、ＶＤＤ−ＶＳＳ間の広範囲なレンジで電圧を計測することができる。
【００５７】
以上説明した通り、本発明により、インバータ１段に相当する遅延時間の間隔でパルス位置を検出することができるため、従来の１／２のインバータ数で構成することができ、パルス位相差検出回路の総遅延量が１／２に短縮される。その上、パルス位置の検出時間（ＡＤＣのサンプリング時間）が１／２に短縮され、高速化が実現できる。
【００５８】
また、インバータ数の削減により、回路規模やチップレイアウトのサイズも縮小できる。さらに、レイアウト設計において遅延ユニットをまとめて配置しやすくなるとともに、相互の遅延ユニットの相対配置距離が短縮される。そのため、遅延ユニットを構成するインバータ間の遅延量の相対精度が向上し、安定したパルス位相差検出精度を保つことができる。
【図面の簡単な説明】
【００５９】
【図１】実施の形態１に係るパルス位相差検出回路を用いたＡＤＣの回路図である。
【図２】入力電圧Ｖｉｎが高く、遅延が小さい場合のタイミングチャートである。
【図３】入力電圧Ｖｉｎが低く、遅延が大きい場合のタイミングチャートである。
【図４】実施の形態２に係るパルス位相差検出回路を用いたＡＤＣの回路図である。
【図５】実施の形態３に係るパルス位相差検出回路の回路図である。
【図６】実施の形態３に係るＡＤＣの全体構成を示すブロック図である。
【図７】実施の形態３に係るＡＤＣにおけるデータ出力処理のフローチャートである。
【図８】実施の形態３に係るＡＤＣにおける遅延量の電圧依存性を示すグラフである。
【図９】特許文献１の図１である。
【図１０】単位遅延ユニットにおける遅延量の電圧依存性を示すグラフである。
【符号の説明】
【００６０】
１０１、１０１Ｌ、１０１Ｈ  パルス位相差検出回路
１０２、１０２Ｌ、１０２Ｈ  レベルシフト回路
１０３、１０３Ｌ、１０３Ｈ  パルスエッジ検出回路
１０４、１０４Ｌ、１０４Ｈ  バイナリ・エンコーダ
１０５  遅延調整回路
Ｉ０〜Ｉ２ｘ＋１  インバータ
ＦＦ０〜ＦＦｘ  Ｄフリップフロップ
ＡＧ０〜ＡＧｘ−１  ＡＮＤゲート
ＮＧ、ＮＧ０〜ＮＧｘ−１  ＮＯＲゲート
ＤＵ  遅延ユニット
ＤＣ１、ＤＣ２  遅延回路
【図１】
2010050529.tif 000003
【図２】
2010050529.tif 000004
【図３】
2010050529.tif 000005
【図４】
2010050529.tif 000006
【図５】
2010050529.tif 000007
【図６】
2010050529.tif 000008
【図７】
2010050529.tif 000009
【図８】
2010050529.tif 000010
【図９】
2010050529.tif 000011
【図１０】
2010050529.tif 000012