(57)【要約】【課題】微細化しても信号量の差を低下させず、データの誤検出を抑制することができる半導体記憶装置を提供する。【解決手段】強誘電体メモリは、互いに並列に接続された強誘電体キャパシタおよびセルトランジスタを含むメモリセルが複数個直列に接続されて構成されたセルブロックと、セルトランジスタのゲートに接続されたワード線と、セルブロックの一端に接続されたブロック選択部と、ブロック選択部を介してセルブロックの一端に接続された複数のビット線と、セルブロックの他端に接続されたプレート線とを備え、ワード線を共有する第１および第２のセルブロックの各一端は、互いに異なるブロック選択部を介して、同一のビット線に接続されており、第１および前記第２のセルブロックの各他端は、互いに異なるプレート線に接続されている。【選択図】図２
2010033624.tif 000002
【特許請求の範囲】
【請求項１】
互いに並列に接続された強誘電体キャパシタおよびセルトランジスタを含むメモリセルが複数個直列に接続されて構成された複数のセルブロックと、
複数の前記セルトランジスタのゲートに接続された複数のワード線と、
複数の前記セルブロックの一端に接続された複数のブロック選択部と、
複数の前記ブロック選択部を介して前記複数のセルブロックの一端に接続された複数のビット線と、
前記複数のセルブロックの他端に接続された複数のプレート線とを備え、
前記複数のセルブロックのうち、前記ワード線を共有する第１および第２のセルブロックの各一端は、互いに異なる前記ブロック選択部を介して、同一の前記ビット線に接続されており、
前記第１および前記第２のセルブロックの各他端は、互いに異なる前記プレート線に接続されていることを特徴とする半導体記憶装置。
【請求項２】
前記ブロック選択部は、前記セルブロックと前記ビット線との間に直列に接続された単数のエンハンスメント型ＦＥＴと単数または複数のデプレーション型ＦＥＴとを含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ワード線を共有し、かつ、同一の前記ビット線に接続する前記セルブロックの個数は、該セルブロックに接続された各前記ブロック選択部内に含まれる前記エンハンスメント型ＦＥＴおよび前記デプレーション型ＦＥＴの個数に等しいことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記複数のプレート線に設けられた複数のスイッチをさらに備え、
データ読出しまたはデータ書込み動作において選択されたメモリセルに対応する前記プレート線に接続された前記スイッチのみを導通状態とし、他の前記スイッチを非導通状態とすることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
異なるビット線に接続された複数の前記セルブロックは、互いに異なる前記ワード線に接続されており、かつ、互いに異なる前記プレート線に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係わり、例えば、強誘電体メモリに関する。
【背景技術】
【０００２】
従来の強誘電体メモリにおいて、同一ビット線に接続された複数のセルブロック内のセルトランジスタは、それぞれ異なるワード線に接続されていた。
【０００３】
メモリセルを微細化してメモリチップを小さくし、あるいは、メモリを大容量化しようすると、隣接する複数のビット線の間隔が狭くなる。ビット線容量は、ビット線自体の容量のほか、選択メモリセルとビット線との間に介在する非選択メモリセルの容量、並びに、当該ビット線とそれに隣接するビット線とのカップリング容量等からなる。従って、隣接するビット線の間隔が狭くなると、隣接する複数のビット線間のカップリング容量の増大によってビット線容量が大きくなる。
【０００４】
強誘電体メモリの読出しでは、センスアンプが、メモリセルの強誘電体キャパシタに蓄積されている電荷をビット線に転送したときのビット線電位（ビット線に信号量）を検知する。このため、ビット線容量ＣＢＬと強誘電体キャパシタの蓄積電荷量ＣＡＣとの比ＣＢＬ／ＣＡＣが大きくなると、ビット線の信号量が減少してしまう。つまり、ビット線容量ＣＢＬが大きくなると、データ“１”とデータ“０”との信号量の差が小さくなり、センスアンプがデータを誤って検知するおそれがある。
【０００５】
通常、微細化によって、ビット線の厚みが薄膜化され、ビット線の長さが短くなるので、メモリの微細化は、ビット線容量を低下させるとも考えられる。しかし、実際には、隣接するビット線間のカップリング容量の増大がビット線自体の容量低下を上回るため、メモリの微細化は、ビット線容量を増大させていた。このため、メモリの微細化によって（世代が進むにつれて）、データ“１”とデータ“０”との信号量の差が低下するという問題が生じていた。
【特許文献１】特開平１０−２５５４８３号公報
【特許文献２】特開２００７−１８６００号公報（米国特許第７２４５５１７号明細書）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
微細化しても信号量の差を低下させず、データの誤検出を抑制することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、互いに並列に接続された強誘電体キャパシタおよびセルトランジスタを含むメモリセルが複数個直列に接続されて構成された複数のセルブロックと、複数の前記セルトランジスタのゲートに接続された複数のワード線と、複数の前記セルブロックの一端に接続された複数のブロック選択部と、複数の前記ブロック選択部を介して前記複数のセルブロックの一端に接続された複数のビット線と、前記複数のセルブロックの他端に接続された複数のプレート線とを備え、前記複数のセルブロックのうち、前記ワード線を共有する第１および第２のセルブロックの各一端は、互いに異なる前記ブロック選択部を介して、同一の前記ビット線に接続されており、前記第１および前記第２のセルブロックの各他端は、互いに異なる前記プレート線に接続されていることを特徴とする。
【発明の効果】
【０００８】
本発明による半導体記憶装置は、微細化しても信号量の差を低下させず、データの誤検出を抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す図である。図２は、図１の破線枠３の内部構成を示す図である。本実施形態による強誘電体メモリは、ロウ方向へ延伸する複数のワード線ＷＬと、ロウ方向に対して直交するカラム方向へ延伸する複数のビット線ＢＬと、ロウ方向へ延伸する複数のプレート線ＰＬとを備える。尚、図１では、複数のプレート線ＰＬは、ワード線ＷＬと区別するために１本の破線で示されている。また、図１では、ブロック選択部が省略されている。
【００１１】
複数のメモリセルＭＣを含むセルブロックＣＢがマトリクス状に二次元配置されている。１つのメモリセルＭＣは、バイナリデータあるいはマルチビットデータを強誘電体キャパシタに記憶する。メモリセルＭＣは半導体基板上に形成されている。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬ、ｂＢＬとの交点に対応して設けられている。各ワード線ＷＬは、ロウ方向に配列するメモリセルＭＣに対応して設けられている。各ビット線ＢＬ、ｂＢＬは、カラム方向に配列するメモリセルＭＣに対応して設けられている。複数のプレート線ＰＬは、ロウ方向に配列するセルブロックに対応して設けられている。
【００１２】
ワード線駆動回路ＷＬＤがワード線ＷＬに接続されている。ワード線駆動回路ＷＬＤは、ロウデコーダＲＤから受けたアドレスに従って、一部の（単数または複数の）ワード線ＷＬを選択し、選択されたワード線ＷＬを不活性化する。センスアンプＳＡがビット線対ＢＬ、ｂＢＬに接続されている。センスアンプＳＡは、データ読出し時に、ビット線対ＢＬ、ｂＢＬに伝播するメモリセルからのデータを検出する。また、センスアンプＳＡは、データ書込み時にビット線対ＢＬ、ｂＢＬに電圧を印加する。これによって、センスアンプＳＡは、選択ワード線に接続されたメモリセルＭＣにデータを読み出し、あるいは、書き込むことができる。
【００１３】
図１は、４×４のマトリクス状に配置されたセルブロックＣＢを示している。しかし、セルブロックＣＢの個数はこれに限定しない。
【００１４】
図２に示すように、本実施形態による強誘電体メモリは、ＴＣ並列ユニット直列接続型強誘電体メモリである。ＴＣ並列ユニット直列接続型（以下、チェーン型ともいう）強誘電体メモリは、セルトランジスタＴＣのソース−ドレイン間に強誘電体キャパシタＦＣの両端をそれぞれ接続し、これをユニットセル（メモリセルＭＣ）とし、このユニットセル（メモリセルＭＣ）を複数直列に接続した強誘電体メモリである。
【００１５】
本実施形態による強誘電体メモリは、２Ｔ２Ｃモードで動作する。２Ｔ２Ｃモードとは、センスアンプＳＡに接続された２本のビット線対ＢＬ、ｂＢＬのうち、一方のビット線からのデータを、他方のビット線からのデータの基準し、逆に、他方のビット線からのデータを、一方のビット線からのデータの基準として、ビット線対ＢＬ、ｂＢＬのデータを検出する方式である。従って、ワード線を共有しかつビット線対ＢＬおよびｂＢＬに接続された２つのメモリセルＭＣには、相補データ（データ“１”およびデータ“０”）が格納されており、その相補データが１ビットデータとして扱われる。即ち、データ検出時には、ワード線を共有しかつビット線対ＢＬおよびｂＢＬに接続された２つのメモリセルＭＣに格納された２つの相補データが１ビットデータとして同時に検出される。尚、本実施形態は、フォールデッドビット線構成（Folded bit line structure）を有する。
【００１６】
強誘電体メモリは、互いに並列に接続された強誘電体キャパシタＦＣおよびセルトランジスタＴＣを含むメモリセルＭＣが複数個直列に接続されて構成されたセルブロックＣＢ０〜ＣＢ３を複数備えている。ワード線ＷＬ０〜ＷＬ３は、メモリセルＭＣのセルトランジスタＴＣのゲートに接続されている。
【００１７】
セルブロックＣＢ０〜ＣＢ３の一端は、それぞれブロック選択部ＢＳＰ０〜ＢＳＰ３の一端に接続されている。セルブロックＣＢ０およびＣＢ２の他端はプレート線ＰＬ０に接続され、セルブロックＣＢ１およびＣＢ３の他端はプレート線ＰＬ１に接続されている。ブロック選択部ＢＳＰ０およびＢＳＰ１の他端はビット線ＢＬに接続され、ブロック選択部ＢＳＰ２およびＢＳＰ３の他端はビット線ｂＢＬに接続されている。即ち、ビット線ＢＬは、ブロック選択部ＢＳＰ０およびＢＳＰ１を介してセルブロックＣＢ０およびＣＢ１に接続されている。ビット線ｂＢＬは、ブロック選択部ＢＳＰ２およびＢＳＰ３を介してセルブロックＣＢ２およびＣＢ３に接続されている。
【００１８】
このように、本実施形態では、ワード線ＷＬ０〜ＷＬ３を共有するセルブロックＣＢ０およびＣＢ１の一端は、それぞれ互いに異なるブロック選択部ＢＳＰ０およびＢＳＰ１を介して、同一のビット線ＢＬに接続されている。つまり、ワード線ＷＬ０〜ＷＬ３を共有するセルブロックＣＢ０およびＣＢ１は、同一のビット線ＢＬを共有している。セルブロックＣＢ０およびＣＢ１のそれぞれの他端は、互いに異なるプレート線ＰＬ０およびＰＬ１に接続されている。同様に、ワード線ＷＬ０〜ＷＬ３を共有するセルブロックＣＢ２およびＣＢ３は、同一のビット線ｂＢＬを共有している。セルブロックＣＢ２およびＣＢ３のそれぞれの他端は、互いに異なるプレート線ＰＬ２およびＰＬ３に接続されている。
【００１９】
ブロック選択部ＢＳＰ０〜ＢＳＰ３は、それぞれセルブロックＣＢ０〜ＣＢ３とビット線ＢＬまたはｂＢＬとの間に直列に接続されたエンハンスメント型ＦＥＴ（Field Effect Transistor）(以下、Ｅ−ｔｙｐｅトランジスタという)とデプレーション型ＦＥＴ（以下、Ｄ−ｔｙｐｅトランジスタという）とを含む。Ｅ−ｔｙｐｅトランジスタは、ゲート電位を駆動することによって、導通状態（オン状態）になるトランジスタである。Ｄ−ｔｙｐｅトランジスタは、ゲート電位に関わらず、導通状態（オン状態）であるトランジスタである。
【００２０】
ブロック選択部ＢＳＰ０は、ビット線ＢＬとセルブロックＣＢ０との間に直列接続されたＥ−ｔｙｐｅトランジスタＴＳＥ０およびＤ−ｔｙｐｅトランジスタＴＳＤ０を有する。Ｅ−ｔｙｐｅトランジスタＴＳＥ０がビット線ＢＬ側に設けられており、Ｄ−ｔｙｐｅトランジスタＴＳＤ０がセルブロックＣＢ０側に設けられている。ブロック選択部ＢＳＰ１は、ビット線ＢＬとセルブロックＣＢ１との間に直列接続されたＥ−ｔｙｐｅトランジスタＴＳＥ１およびＤ−ｔｙｐｅトランジスタＴＳＤ１を有する。Ｄ−ｔｙｐｅトランジスタＴＳＤ０がビット線ＢＬ側に設けられており、Ｅ−ｔｙｐｅトランジスタＴＳＥ０がセルブロックＣＢ０側に設けられている。
【００２１】
ブロック選択部ＢＳＰ２は、ビット線ｂＢＬとセルブロックＣＢ２との間に直列接続されたＥ−ｔｙｐｅトランジスタＴＳＥ２およびＤ−ｔｙｐｅトランジスタＴＳＤ２を有する。Ｅ−ｔｙｐｅトランジスタＴＳＥ２がビット線ｂＢＬ側に設けられており、Ｄ−ｔｙｐｅトランジスタＴＳＤ２がセルブロックＣＢ２側に設けられている。ブロック選択部ＢＳＰ３は、ビット線ｂＢＬとセルブロックＣＢ３との間に直列接続されたＥ−ｔｙｐｅトランジスタＴＳＥ３およびＤ−ｔｙｐｅトランジスタＴＳＤ３を有する。Ｄ−ｔｙｐｅトランジスタＴＳＤ３がビット線ｂＢＬ側に設けられており、Ｅ−ｔｙｐｅトランジスタＴＳＥ３がセルブロックＣＢ３側に設けられている。
【００２２】
トランジスタＴＳＥ０、ＴＳＤ１、ＴＳＥ２およびＴＳＥ３の各ゲートは、ブロック選択線ＢＳ０に接続されている。トランジスタＴＳＥ０、ＴＳＤ１、ＴＳＥ２およびＴＳＥ３は、ブロック選択線ＢＳ０の信号によって制御される。ブロック選択部ＢＳＰ０およびＢＳＰ１におけるＥ−ｔｙｐｅトランジスタとＤ−ｔｙｐｅトランジスタとの位置関係が逆になっている。従って、ブロック選択線ＢＳ０が活性化された場合には、Ｅ−ｔｙｐｅトランジスタＴＳＥ０がオンし、Ｅ−ｔｙｐｅトランジスタＴＳＥ１はオフ状態である。これにより、セルブロックＣＢ０がブロック選択部ＢＳＰ０を介してビット線ＢＬに接続され、セルブロックＣＢ１はビット線ＢＬから切断されている。ブロック選択線ＢＳ１が活性化された場合には、逆に、セルブロックＣＢ１がブロック選択部ＢＳＰ１を介してビット線ＢＬに接続され、セルブロックＣＢ０はビット線ＢＬから切断されている。このように、ブロック選択部ＢＳＰ０、ＢＳＰ１は、セルブロックＣＢ０またはＣＢ１のいずれかを選択的にビット線ＢＬに接続することができる。
【００２３】
ブロック選択部ＢＳＰ２およびＢＳＰ３におけるＥ−ｔｙｐｅトランジスタとＤ−ｔｙｐｅトランジスタとの位置関係も逆になっている。従って、ブロック選択部ＢＳＰ２、ＢＳＰ３は、セルブロックＣＢ２またはＣＢ３のいずれかを選択的にビット線ｂＢＬに接続することができる。
【００２４】
活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。
【００２５】
図３は、第１の実施形態による強誘電体メモリのデータ読出し動作を示すタイミング図である。図３では、メモリセルＭＣ００およびＭＣ０１に格納されたデータの読み出し方法を示している。
【００２６】
この場合、ブロック選択線ＢＳ０が選択される。ブロック選択線ＢＳ０が選択されると、ビット線ＢＬは、セルブロックＣＢ０に接続され、ビット線ｂＢＬは、セルブロックＣＢ２に接続される。ここで、ワード線ＷＬ１が不活性化され、プレート線ＰＬ０が活性化される。これにより、メモリセルＭＣ００のデータがビット線ＢＬに伝達され、メモリセルＭＣ０１のデータがビット線ｂＢＬに伝達される。本実施形態によるメモリは２Ｔ２Ｃモードで動作するので、メモリセルＭＣ００およびＭＣ０１に格納された２つのデータは相補データである。従って、ビット線対ＢＬ，ｂＢＬに接続されたセンスアンプＳＡは、ビット線対ＢＬおよびｂＢＬを介してメモリセルＭＣ００およびＭＣ０１に格納されたデータを検出することができる。
【００２７】
本実施形態の動作をより詳細に説明する。ｔ１以前において、ワード線ＷＬ０〜ＷＬ３は高レベル電位（Ｖｐｐ）に活性化されており、メモリセルＭＣ内のセルトランジスタＴＣが総てオン状態となっている。これにより、総ての強誘電体キャパシタＦＣの両電極の電位がほぼ等しくなり、総ての強誘電体キャパシタＦＣに電界がほとんど印加されない。
【００２８】
ｔ１において、ブロック選択線ＢＳ０が高レベル電位に活性化される。これにより、セルブロックＣＢ０およびＣＢ２がビット線ＢＬに接続される。それと同時に、選択ワード線ＷＬ１が不活性化される。その他の非選択ワード線ＷＬ０、ＷＬ２およびＷＬ３は、活性状態を維持する。これにより、選択メモリセルＭＣ００、ＭＣ１１のセルトランジスタＴＣのみがオフ状態になり、他の非選択メモリセルのセルトランジスタＴＣは総てオン状態を維持する。その結果、ビット線ＢＬとプレート線ＰＬ０との間の電位差は、セルブロックＣＢ０内の選択メモリセルＭＣ００の強誘電体キャパシタＦＣのみに印加され、セルブロックＣＢ０内の他の強誘電体キャパシタＦＣには印加されない。
【００２９】
同様に、ビット線ｂＢＬとプレート線ＰＬ０との間の電位差は、セルブロックＣＢ２内の選択メモリセルＭＣ０１の強誘電体キャパシタＦＣのみに印加され、セルブロックＣＢ２内の他の強誘電体キャパシタＦＣには印加されない。尚、セルブロックＣＢ１およびＣＢ３は、Ｅ−ｔｙｐｅトランジスタＴＳＥ１およびＴＳＥ３によってビット線ＢＬおよびｂＢＬからそれぞれ切断されている。
【００３０】
ｔ２において、プレート線ＰＬ０の電位を高レベル電位（Ｖａａ）に立ち上げる。これにより、選択メモリセルＭＣ００およびＭＣ０１に格納されたデータに応じた信号が、ビット線ＢＬおよびｂＢＬにそれぞれ伝達される。本実施形態では、ビット線ＢＬに論理ハイとしてのデータ“１”が伝達され、ビット線ｂＢＬに論理ロウとしてのデータ“０”が伝達される。尚、Ｖｐｐは、ブロック選択部およびセルトランジスタを介してＶａａの電圧をセンスアンプＳＡへ十分に転送できる程度の電圧である。Ｖａａはメモリセルへのデータの書込み電圧である。
【００３１】
ｔ３において、センスアンプＳＡが活性化される。センスアンプＳＡがビット線ＢＬとｂＢＬとの間の電位差（信号差）を検出し、その信号差をラッチする。
【００３２】
その後、ｔ４において、プレート線ＰＬ０が低レベル電位に不活性化される。ｔ５においてブロック選択線ＢＳ０が低レベル電位に不活性化され、ワード線ＷＬ１が高レベル電位に活性化される。
【００３３】
尚、強誘電体メモリは、破壊読出し型（destructive read-out type)メモリである。破壊読出し型メモリとは、データをメモリセルから読み出したときに、メモリセル内に格納されていたデータが劣化する（破壊される）メモリである。従って、破壊読出し型メモリのメモリセルからデータを読み出したときには、図４に示すように、外部からの書込みデータをメモリセルへ書き込まなければならず、あるいは、センスアンプＳＡにラッチされたデータを元のメモリセルへリストアしなければならない。
【００３４】
図４は、第１の実施形態による強誘電体メモリのデータ書込み動作またはリストア動作を示すタイミング図である。図４では、メモリセルＭＣ００およびＭＣ０１へデータを書き込む（リストアする）方法を示している。
【００３５】
ｔ１１以前において、ワード線ＷＬ０〜ＷＬ３は高レベル電位に活性化されており、メモリセルＭＣ内のセルトランジスタＴＣが総てオン状態となっている。これにより、総ての強誘電体キャパシタＦＣの両電極の電位はほぼ等しく、総ての強誘電体キャパシタＦＣに電界がほとんど印加されない。
【００３６】
ｔ１１において、ブロック選択線ＢＳ０が高レベル電位に活性化される。これにより、セルブロックＣＢ０およびＣＢ２がビット線ＢＬに接続される。それと同時に、選択ワード線ＷＬ１が不活性化される。その他の非選択ワード線ＷＬ０、ＷＬ２およびＷＬ３は、活性状態を維持する。これにより、選択メモリセルＭＣ００、ＭＣ１１のセルトランジスタＴＣのみがオフ状態になり、他の非選択メモリセルのセルトランジスタＴＣは総てオン状態を維持する。その結果、ビット線ＢＬとプレート線ＰＬ０との間の電位差は、セルブロックＣＢ０内の選択メモリセルＭＣ００の強誘電体キャパシタＦＣのみに印加され、セルブロックＣＢ０内の他の強誘電体キャパシタＦＣには印加されない。
【００３７】
同様に、ビット線ｂＢＬとプレート線ＰＬ０との間の電位差は、セルブロックＣＢ２内の選択メモリセルＭＣ０１の強誘電体キャパシタＦＣのみに印加され、セルブロックＣＢ２内の他の強誘電体キャパシタＦＣには印加されない。
【００３８】
ｔ１１〜ｔ１２において、ビット線対ＢＬ、ｂＢＬに書込みデータ（リストアデータ）に応じた電位を与える。ここでは、ビット線ＢＬの電位を高レベル電位に立ち上げ、ビット線ｂＢＬを低レベル電位に維持している。即ち、ビット線ＢＬにデータ“１”が伝達されており、ビット線ｂＢＬにデータ“０”が伝達されている。
【００３９】
このとき、プレート線ＰＬ０の電位は、低レベル電位である。従って、ビット線ｂＢＬとプレートＰＬ０との間には電位差が生じないが、ビット線ＢＬとプレートＰＬ０との間には所定の電位差が生じる。ビット線ＢＬとプレートＰＬ０との間の電位差は、選択メモリセルＭＣ００の強誘電体キャパシタＦＣに印加される。一方、選択メモリセルＭＣ０１の強誘電体キャパシタＦＣには電位差は印加されない。これにより、選択メモリセルＭＣ００の強誘電体キャパシタＦＣにのみデータ“１”が書き込まれる。
【００４０】
ｔ１２において、プレート線ＰＬ０の電位が高レベル電位に立ち上がっている。このとき、ビット線ＢＬの電位は高レベル電位のままであり、ビット線ｂＢＬの電位は低レベル電位のままである。よって、ビット線ＢＬとプレートＰＬ０との間には電位差が無いが、ビット線ｂＢＬとプレートＰＬ０との間には所定の電位差が生じる。ビット線ｂＢＬとプレートＰＬ０との間の電位差は、選択メモリセルＭＣ０１の強誘電体キャパシタＦＣに印加される。一方、選択メモリセルＭＣ００の強誘電体キャパシタＦＣには電位差は印加されない。これにより、選択メモリセルＭＣ０１の強誘電体キャパシタＦＣにのみデータ“０”が書き込まれる。このとき強誘電体キャパシタにかかる電界の方向は、データ“１”の書込み（ｔ１１〜ｔ１２）における電界の方向と逆方向である。よって、選択メモリセルＭＣ００にデータ“１”が書き込まれ、選択メモリセルＭＣ０１にデータ“０”が書き込まれる。
【００４１】
その後、ｔ１３において、プレート線ＰＬ０が低レベル電位に不活性化される。ｔ１４においてブロック選択線ＢＳ０が低レベル電位に不活性化され、ワード線ＷＬ１が高レベル電位に活性化され、かつ、ビット線ＢＬが低レベル電位に立ち下がる。ｔ１４以降、メモリは、スタンドバイ状態（プリチャージ状態）に入る。
【００４２】
図２および図４では、ブロック選択線ＢＳ０が選択された場合の強誘電体メモリの動作を示した。ブロック選択線ＢＳ１が選択された場合の強誘電体メモリの動作は、ブロック選択線ＢＳ０の選択動作から容易に理解できるので、その説明を省略する。
【００４３】
このように、本実施形態では、ワード線ＷＬ０〜ＷＬ３を共有する複数のセルブロックＣＢ０およびＣＢ１（ＣＢ２およびＣＢ３）が同一のビット線ＢＬ（ｂＢＬ）に接続されている。これにより、隣接するビット線ＢＬとｂＢＬとの間の間隔が従来よりも広がる。従って、本実施形態は、隣接するビット線間のカップリング容量を従来よりも低減させ、ビット線容量を低下させることができる。ビット線容量の低下は、データ“１”とデータ“０”との信号差の低下の抑制に繋がる。また、ビット線間の間隔が広がることによって、センスアンプＳＡの設計レイアウトが容易になる。
【００４４】
ビット線容量の削減に代えて、ビット線の配線の幅を広げ、ビット線抵抗を低下させてもよい。この場合、ビット線容量の削減効果はさほど期待できないが、ビット線のＲＣ遅延を低減させることができる。
【００４５】
ただし、通常、ワード線のＲＣ遅延の方が、ビット線のそれよりも大きく支配的である。この場合、ビット線のＲＣ遅延を考慮する必要が無いので、ビット線の幅を広げずに、ビット線容量を充分に低下させることが好ましい。
【００４６】
従来では、メモリセルの微細化によってメモリチップ全体のサイズを小さくしようとしても、隣接するビット線間のカップリング容量の増大がメモリチップの縮小化の妨げとなっていた。
【００４７】
本実施形態によれば、隣接するビット線間に複数のセルブロックが並列して配置されている。このため、メモリセルを充分に微細化しても、隣接するビット線間の間隔は従来よりも広く維持される。よって、メモリチップのサイズを可及的に縮小させても、ビット線容量の増大がさほど問題とならない。
【００４８】
メモリセルの微細化がさらに進み、隣接するビット線のカップリング容量の増大が問題となる場合、隣接するビット線間に並列されるセルブロック数を３個以上に増大させればよい。例えば、図５に示すように、ワード線ＷＬ０〜ＷＬ３を共有し、ビット線ＢＬ（ＢＬ０）に接続されるセルブロック数を３個にしてよい。これにより、ビット線ＢＬとｂＢＬとの間隔がさらに広がるので、メモリセルの微細化に対応して、メモリチップのサイズをさらに縮小化させることができる。
【００４９】
ブロック選択部ＢＳＰ０〜ＢＳＰ２（ＢＳＰ３〜ＢＳＰ５）およびブロック選択線ＢＳ０〜ＢＳ２のそれぞれの個数は、隣接するビット線間に並列するセルブロックＣＢ０〜ＣＢ２（ＣＢ３〜ＣＢ５）の数に等しくする必要がある。隣接するビット線間に並列するセルブロックＣＢ０〜ＣＢ２（ＣＢ３〜ＣＢ５）のうち１つのセルブロックを選択的にビット線ＢＬ（ｂＢＬ）に接続する必要があるからである。従って、隣接するビット線間に並列するセルブロック数の増大に応じて、ブロック選択部およびブロック選択線のそれぞれ数を同じだけ増大させる必要がある。
【００５０】
また、隣接するビット線間に並列するセルブロック数の増大に応じて、１つのブロック選択部に含まれるＤ−ｔｙｐｅトランジスタ数も増大させる必要がある。例えば、図５では、ブロック選択部ＢＳＰ０〜ＢＳＰ５は、それぞれ１つのＥ−ｔｙｐｅトランジスタおよび２つのＤ−ｔｙｐｅトランジスタを有する。
【００５１】
隣接するビット線間に並列するセルブロックＣＢ０〜ＣＢ２に対応するブロック選択部ＢＳＰ０〜ＢＳＰ２のＥ−ｔｙｐｅトランジスタＴＳＥ００〜ＴＳＥ２０は、それぞれ異なるブロック選択線ＢＳ０〜ＢＳ２に接続されている。これはブロック選択部ＢＳＰ０〜ＢＳＰ２のうち１つのセルブロックを選択的にビット線ＢＬに接続する必要があるからである。ブロック選択部ＢＳＰ３〜ＢＳＰ５のＥ−ｔｙｐｅトランジスタＴＳＥ３０〜ＴＳＥ５０も、同様の理由により、それぞれ異なるブロック選択線ＢＳ０〜ＢＳ２に接続されている。
【００５２】
さらに、隣接するビット線間に並列するセルブロック数の増大に応じて、プレート線の本数も増大させる必要がある。例えば、図５では、ブロック選択部ＢＳＰ０〜ＢＳＰ２は、それぞれ異なるプレート線ＰＬ０〜ＰＬ２に接続されている。ブロック選択部ＢＳＰ３〜ＢＳＰ５は、それぞれ異なるプレート線ＰＬ０〜ＰＬ２に接続されている。
【００５３】
図２では、１セルブロックに含まれるメモリセルＭＣの数は４であった。しかし、１セルブロックに含まれるメモリセルＭＣの数は５以上であってもよい。１セルブロックに含まれるメモリセルＭＣの数が多いほどブロック選択部の設置面積の占有率が小さくなる。これは、ブロック選択部の配置によりチップサイズが増大する欠点を緩和させることができること意味する。
【００５４】
本実施形態において、Ｄ−ｔｙｐｅトランジスタに代えて、メタル配線を用いてもよい。例えば、Ｄ−ｔｙｐｅトランジスタＴＳＤ１に代えて、ビット線ＢＬとＥ−ｔｙｐｅトランジスタＴＳＥ１との間をメタル配線で短絡してもよい。他のＤ−ｔｙｐｅトランジスタについても同様に、メタル配線への代替が可能である。
【００５５】
（第２の実施形態）
図６は、本発明に係る第２の実施形態に従った強誘電体メモリの構成を示す図である。第２の実施形態の全体的な構成は、図１に示す構成と同様でよい。第２の実施形態は、プレート線の本数、および、各プレート線にスイッチＳＷ０〜ＳＷ３が設けられている点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００５６】
第２の実施形態は、第１の実施形態と同様にフォールデッドビット線構成を有するが、１Ｔ１Ｃモードで動作する。１Ｔ１Ｃモードとは、センスアンプＳＡに接続された２本のビット線対ＢＬ、ｂＢＬのうち、一方のビット線からのデータを検出するときには、他方のビット線に“０”と“１”とのほぼ中間電位である基準データを伝達する方式である。基準データは、ダミーセルを用いて生成され、あるいは、外部で生成される。従って、データ検出時には、センスアンプは、ビット線ＢＬまたはｂＢＬのいずれかに接続された１つのメモリセルＭＣのデータのみ検出する。即ち、１つのメモリセルＭＣ内のデータが１ビットデータとして扱われる。
【００５７】
セルブロックＣＢ０〜ＣＢ３は、それぞれ異なるプレート線ＰＬ０〜ＰＬ３に接続されている。プレート線ＰＬ０〜ＰＬ３には、スイッチＳＷ０〜ＳＷ３が介在している。スイッチＳＷ０〜ＳＷ３は、プレート線ＰＬ０〜ＰＬ３をセルブロックＣＢ０〜ＣＢ３から切断あるいは接続することができるように構成されている。
【００５８】
図７および図８は、それぞれ第２の実施形態による強誘電体メモリの読出し動作および書込み動作を示すタイミング図である。第２の実施形態における読出しおよび書込み動作では、選択メモリセルに接続されたプレート線に設けられたスイッチのみがオン状態になり、他のスイッチはオフ状態のままである。その他の信号の動作は、図３および図４に示す動作と同様である。
【００５９】
例えば、メモリセルＭＣ００が選択された場合、プレート線ＰＬ０に設けられたスイッチＳＷ０のみがオン状態になり、その他のスイッチＳＷ１〜ＳＷ３は、オフ状態のままである。この状態のもとでプレート線ＰＬ０を駆動させる。これにより、センスアンプＳＡは、選択メモリセルＭＣ００のデータを検出し、あるいは、選択メモリセルＭＣ００へデータを書き込むことができる。
【００６０】
ここで、ブロック選択線ＢＳ０を選択した場合、セルブロックＣＢ０がビット線ＢＬに接続されるだけでなく、セルブロックＣＢ２がビット線ｂＢＬに接続される。しかし、このとき、スイッチＳＷ２がオフ状態であるので、プレート線ＰＬ２はフローティング状態である。従って、ビット線ｂＢＬに基準データが伝達されても、メモリセルＭＣ０１には電界がほとんど印加されない。その結果、非選択セルブロックＣＢ１〜ＣＢ３内のメモリセルのデータをディスターブすることなく、選択メモリセルＭＣ００のデータのみが検出され得る。
【００６１】
同様に、セルブロックＣＢｉ（ｉ＝０〜３）に含まれるメモリセルＭＣを選択する場合、スイッチＳＷｉをオン状態にし、他のスイッチをオフ状態のままとする。これにより、センスアンプＳＡは、セルブロックＣＢｉ内のメモリセルＭＣのデータを検出することができる。このように、第２の実施形態によれば、プレート線ＰＬ２およびＰＬ３およびスイッチＳＷ０〜ＳＷ３を付加することによって、強誘電体メモリを１Ｔ１Ｃモードで動作させることができる。第２の実施形態は、第１の実施形態の効果をさらに得ることができる。
【００６２】
（第３の実施形態）
図９は、本発明に係る第３の実施形態に従った強誘電体メモリの構成を示す図である。第３の実施形態の全体的な構成は、図１に示す構成と同様でよい。第３の実施形態は、プレート線の本数、および、ブロック選択部ＢＳＰ０〜ＢＳＰ３の内部構成において第１の実施形態と異なる。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。第３の実施形態は、第１の実施形態と同様にフォールデッドビット線構成を有するが、第２の実施形態と同様に１Ｔ１Ｃモードで動作する。
【００６３】
セルブロックＣＢ０〜ＣＢ３は、それぞれ異なるプレート線ＰＬ０〜ＰＬ３に接続されている。ブロック選択部ＢＳＰ０〜ＢＳＰ３は、それぞれ、直列に接続された１つのＥ−ｔｙｐｅトランジスタおよび３つのＤ−ｔｙｐｅトランジスタを有する。ブロック選択部ＢＳＰ０〜ＢＳＰ３内のＥ−ｔｙｐｅトランジスタＴＳＥ０〜ＴＳＥ３は、それぞれ異なるブロック選択線ＢＳ０〜ＢＳ３に接続されている。これにより、セルブロックＣＢ０〜ＣＢ３のうち１つのセルブロックがビット線ＢＬまたはｂＢＬのいずれかに接続される。例えば、ブロック選択線ＢＳ０が選択された場合、それに対応するセルブロックＣＢ０がビット線ＢＬに接続される。
【００６４】
これにより、センスアンプＳＡは、セルブロックＣＢ０〜ＣＢ３のうち１つのセルブロックに含まれている選択メモリセルＭＣのデータを検出し、あるいは、この選択メモリセルＭＣにデータを書き込むことができる。
【００６５】
図１０および図１１は、それぞれ第３の実施形態による強誘電体メモリの読出し動作および書込み動作を示すタイミング図である。第３の実施形態における読出しおよび書込み動作は、選択された１つのブロック選択線以外のブロック選択線は総て不活性状態になっている。即ち、Ｅ−ｔｙｐｅトランジスタＴＳＥ０〜ＴＳＥ３のうち１つのＥ−ｔｙｐｅトランジスタがオン状態であり、そのたのＥ−ｔｙｐｅトランジスタはオフ状態である。その他の信号の動作は、図３および図４に示す動作と同様である。
【００６６】
例えば、メモリセルＭＣ００を選択する場合、ブロック選択線ＢＳ０のみが活性化され、ブロック選択線ＢＳ１〜ＢＳ３は不活性状態のままである。このとき、Ｅ−ｔｙｐｅトランジスタＴＳＥ０のみがオンになる。これにより、セルブロックＣＢ０のみがビット線ＢＬに接続され、他のセルブロックＣＢ１〜ＣＢ３は、ビット線ＢＬおよびｂＢＬから切断されている。この状態のもとでプレート線ＰＬ０を駆動させる。これにより、センスアンプＳＡは、選択メモリセルＭＣ００のデータを検出し、あるいは、選択メモリセルＭＣ００へデータを書き込むことができる。
【００６７】
ここで、ビット線ｂＢＬに基準データが伝達されるが、ビット線ｂＢＬは、セルブロックＣＢ２およびＣＢ３から切断されている。よって、セルブロックＣＢ２およびＣＢ３内のメモリセルＭＣへのディスターブは生じない。
【００６８】
同様に、セルブロックＣＢｉ（ｉ＝０〜３）に含まれるメモリセルＭＣを選択する場合、ブロック選択線ＢＳｉを活性化させ、それ以外のブロック選択線を不活性状態にする。これにより、センスアンプＳＡは、セルブロックＣＢｉ内のメモリセルＭＣのデータを検出することができる。
【００６９】
このように、第３の実施形態によれば、プレート線ＰＬ２およびＰＬ３を追加し、並びに、ブロック選択部ＢＳＰ０〜ＢＳＰ３の構成を変更することによって、強誘電体メモリを１Ｔ１Ｃモードで動作させることができる。第３の実施形態は、第１の実施形態の効果をさらに得ることができる。
【００７０】
（第４の実施形態）
図１２は、本発明に係る第４の実施形態に従った強誘電体メモリの構成を示す図である。第４の実施形態は、第２および第３の実施形態の組合せである。即ち、第４の実施形態は、プレート線の本数、ブロック選択部ＢＳＰ０〜ＢＳＰ３の内部構成、および、スイッチＳＷ０〜ＳＷ３が設けられている点で第１の実施形態と異なる。これにより、第４の実施形態は、１Ｔ１Ｃモードで動作する。
【００７１】
第４の実施形態の読出し動作および書込み動作は、第２および第３の実施形態の動作の記載から容易に推測することができるので、その説明を省略する。第４の実施形態によれば、選択ワード線に接続されたメモリセルＭＣのうち非選択メモリセルＭＣの両方の電極がビット線およびプレート線から切断される。このため、第４の実施形態は、第２および第３の実施形態よりもメモリセルＭＣのデータに対するディスターブが小さくなる。
【００７２】
ただし、ブロック選択部ＢＳＰ０〜ＢＳＰ３の回路規模が大きくなり、尚且つ、スイッチＳＷ０〜ＳＷ３が設けられるため、メモリチップのサイズが第２および第３の実施形態よりも大きくなる。さらに、第４の実施形態は、第１の実施形態の効果をも得ることができる。
【００７３】
（第５の実施形態）
図１３は、本発明に係る第５の実施形態に従った強誘電体メモリの構成を示す図である。第５の実施形態は、オープンビット線構成（Open bit line structure）を有する点で第１の実施形態と異なる。
【００７４】
第５の実施形態は、１Ｔ１Ｃモードで動作する。以下、センスアンプＳＡ０に対応する構成を説明する。センスアンプＳＡ１に対応する構成は、センスアンプＳＡ０に対応する構成と同様であるので、その説明を省略する。
【００７５】
センスアンプＳＡ０は、その両側に延伸するビット線対ＢＬ０およびｂＢＬ０に接続されている。同一のビット線ＢＬ０に接続されている複数のセルブロックＣＢ００およびＣＢ０１は、ワード線ＷＬ０〜ＷＬ３を共有しているが、それぞれ異なるプレート線ＰＬ０、ＰＬ１に接続されている。同一のビット線ｂＢＬ０に接続されている複数のセルブロックＣＢ０２およびＣＢ０３は、ワード線ＷＬ４〜ＷＬ７を共有しているが、それぞれ異なるプレート線ＰＬ２，ＰＬ３に接続されている。
【００７６】
同一ビット線ＢＬ０に接続されたセルブロックＣＢ００、ＣＢ０１と同一ビット線ｂＢＬ０に接続されたセルブロックＣＢ０２、ＣＢ０３とは、ワード線を共有していない。即ち、セルブロックＣＢ００、ＣＢ０１とセルブロックＣＢ０２、ＣＢ０３とは、それぞれ異なるワード線セットＷＬ０〜ＷＬ３およびワード線セットＷＬ４〜ＷＬ７に対応して設けられている。また、セルブロックＣＢ００、ＣＢ０１とセルブロックＣＢ０２、ＣＢ０３とは、プレート線も共有していない。即ち、セルブロックＣＢ００、ＣＢ０１、ＣＢ０２、ＣＢ０３は、それぞれ異なるプレート線ＰＬ０〜ＰＬ３に接続されている。
【００７７】
図１４および図１５は、それぞれ第５の実施形態による強誘電体メモリの読出し動作および書込み動作を示すタイミング図である。第５の実施形態における読出しおよび書込み動作では、選択メモリセルを含むセルブロックに接続されたプレート線およびブロック選択部が駆動される。
【００７８】
例えば、メモリセルＭＣ００を選択する場合、ブロック選択線ＢＳ０のみを活性化し、ブロック選択線ＢＳ１〜ＢＳ３を不活性状態のままとする。これにより、セルブロックＣＢ００のみがビット線ＢＬ０に接続され、他のセルブロックＣＢ０１〜ＣＢ０３は、ビット線ＢＬ０およびｂＢＬ０から切断されている。
【００７９】
この状態のもとでプレート線ＰＬ０を駆動させる。これにより、センスアンプＳＡ０は、選択メモリセルＭＣ００のデータを検出し、あるいは、選択メモリセルＭＣ００へデータを書き込むことができる。
【００８０】
これと同時に、センスアンプＳＡ１においては、セルブロックＣＢ１０のみがビット線ＢＬ１に接続される。他のセルブロックＣＢ１１〜ＣＢ１３は、ビット線ＢＬ１およびｂＢＬ１から切断されている。
【００８１】
この状態のもとでプレート線ＰＬ０を駆動させるので、センスアンプＳＡ１は、選択メモリセルＭＣ１０のデータを検出し、あるいは、選択メモリセルＭＣ１０へデータを書き込むことができる。
【００８２】
ここで、ビット線ｂＢＬ０およびｂＢＬ１に基準データが伝達されるが、ビット線ｂＢＬ０およびｂＢＬ１は、セルブロックＣＢ０２、ＣＢ０３およびセルブロックＣＢ１２、ＣＢ１３からそれぞれ切断されている。よって、セルブロックＣＢ０２、ＣＢ０３およびセルブロックＣＢ１２、ＣＢ１３内のメモリセルＭＣへのディスターブは生じない。
【００８３】
同様に、セルブロックＣＢ０１およびＣＢ１１に含まれるメモリセルＭＣを選択する場合、ブロック選択線ＢＳ１を活性化させ、プレート線ＰＬ１を活性化させればよい。セルブロックＣＢ０２およびＣＢ１２に含まれるメモリセルＭＣを選択する場合、ブロック選択線ＢＳ２を活性化させ、プレート線ＰＬ２を活性化させればよい。セルブロックＣＢ０３およびＣＢ１３に含まれるメモリセルＭＣを選択する場合、ブロック選択線ＢＳ３を活性化させ、プレート線ＰＬ３を活性化させればよい。
【００８４】
このように、第５の実施形態によれば、オープンビット線構成を有する強誘電体メモリであっても、隣接するビット線間に複数のセルブロックを並列して配置し得る。従って、第５の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００８５】
第２〜第５の実施形態において、図５を参照して説明したように、隣接するビット線間に並列するセルブロック数を増大させることができる。この場合、並列するセルブロック数に応じて、ブロック選択部およびブロック選択線のそれぞれ数を増大させる必要がある。また、第１の実施形態と同様に、１セルブロックに含まれるメモリセルＭＣの数は５以上であってもよい。さらに、Ｄ−ｔｙｐｅトランジスタに代えて、メタル配線（メタルブリッジ）を用いてもよい。
【図面の簡単な説明】
【００８６】
【図１】本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す図。
【図２】図１の破線枠３の内部構成を示す図。
【図３】第１の実施形態による強誘電体メモリのデータ読出し動作を示すタイミング図。
【図４】第１の実施形態による強誘電体メモリのデータ書込み動作またはリストア動作を示すタイミング図。
【図５】第１の実施形態の変形例に従った強誘電体メモリの構成を示す図。
【図６】本発明に係る第２の実施形態に従った強誘電体メモリの構成を示す図。
【図７】第２の実施形態による強誘電体メモリの読出し動作を示すタイミング図。
【図８】第２の実施形態による強誘電体メモリの書込み動作を示すタイミング図。
【図９】本発明に係る第３の実施形態に従った強誘電体メモリの構成を示す図。
【図１０】第３の実施形態による強誘電体メモリの読出し動作を示すタイミング図。
【図１１】第３の実施形態による強誘電体メモリの書込み動作を示すタイミング図。
【図１２】本発明に係る第４の実施形態に従った強誘電体メモリの構成を示す図。
【図１３】本発明に係る第５の実施形態に従った強誘電体メモリの構成を示す図。
【図１４】第５の実施形態による強誘電体メモリの読出し動作を示すタイミング図。
【図１５】第５の実施形態による強誘電体メモリの書込み動作を示すタイミング図。
【符号の説明】
【００８７】
ＭＣ…メモリセル、ＣＢ…セルブロック、ＢＳＰ…ブロック選択部、ＢＳ…ブロック選択線、ＢＬ…ビット線、ＷＬ…ワード線、ＰＬ…プレート線、ＳＡ…センスアンプ、ＴＳＥｉ…Ｅ−ｔｙｐｅトランジスタ、ＴＳＤｉ…Ｄ−ｔｙｐｅトランジスタ
【図１】
2010033624.tif 000003
【図２】
2010033624.tif 000004
【図３】
2010033624.tif 000005
【図４】
2010033624.tif 000006
【図５】
2010033624.tif 000007
【図６】
2010033624.tif 000008
【図７】
2010033624.tif 000009
【図８】
2010033624.tif 000010
【図９】
2010033624.tif 000011
【図１０】
2010033624.tif 000012
【図１１】
2010033624.tif 000013
【図１２】
2010033624.tif 000014
【図１３】
2010033624.tif 000015
【図１４】
2010033624.tif 000016
【図１５】
2010033624.tif 000017