(57)【要約】      （修正有）【課題】ゲート電極とコンタクト配線のショート不良を防止できる半導体装置の製造方法を提供する。【解決手段】半導体基板３２上にゲートハードマスク、ゲート電極３４及びゲート絶縁膜３３を形成する。ゲートハードマスクの線幅をゲート電極よりも狭くした後、Ｓ／Ｄエクステンション３６を形成する。全面にシリコン酸化膜を堆積形成し、エッチバックしてゲート電極の側壁から上面の一部上に渡って連続的に残存させた絶縁部材３７を形成する。ゲートハードマスクを除去した後、ゲート電極と絶縁部材をマスクにしてコンタクトジャンクション３８を形成する。金属シリサイド膜を形成後、シリコン窒化膜４０と層間絶縁膜４１を順次堆積形成する。層間絶縁膜にコンタクトホールを形成し、続いてシリコン酸化膜との選択比が高い異方性エッチングによってシリコン窒化膜を除去することでコンタクトホールを開孔し、コンタクト配線４３を形成する。【選択図】図１２
2010165942.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成された素子分離領域と、
前記素子分離領域で分離された半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁から上面の一部上に渡って連続的に形成された絶縁部材と、
前記半導体基板の主表面領域中に、前記ゲート電極を挟むように形成されたソース／ドレインエクステンションと、
前記半導体基板の主表面領域中に、前記ゲート電極を挟むように形成されたコンタクトジャンクションと、
前記コンタクトジャンクションに接続されるコンタクト配線と
を具備することを特徴とする半導体装置。
【請求項２】
前記ゲート電極上に形成された金属シリサイド膜を更に具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板に素子分離領域を形成する工程と、
前記素子分離領域で分離された半導体基板上に第１の絶縁膜、導電層及び第２の絶縁膜を積層して形成する工程と、
前記第２の絶縁膜、前記導電層及び前記第１の絶縁膜を順次パターニングし、ゲートハードマスク、ゲート電極及びゲート絶縁膜をそれぞれ形成する工程と、
前記ゲートハードマスクの線幅を前記ゲート電極よりも狭くする工程と、
前記ゲートハードマスクと前記ゲート電極をマスクにして前記半導体基板の主表面領域中に不純物を導入し、ソース／ドレインエクステンションを形成する工程と、
前記ゲート電極と前記ゲートハードマスク上に第３の絶縁膜を堆積形成し、エッチバックして前記ゲート電極の側壁から上面の一部上に渡って連続的に残存させ、絶縁部材を形成する工程と、
前記ゲートハードマスクを除去する工程と、
前記ゲート電極と前記絶縁部材をマスクにして前記半導体基板の主表面領域中に不純物を導入し、コンタクトジャンクションを形成する工程と、
前記半導体基板上にストッパ膜と層間絶縁膜を順次堆積形成する工程と、
前記層間絶縁膜と前記ストッパ膜の前記コンタクトジャンクション上に対応する位置にコンタクトホールを開口する工程と、
前記コンタクトホール内に前記コンタクトジャンクションと電気的に接続されたコンタクト配線を埋め込み形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記ゲートハードマスクはシリコン窒化膜であり、前記絶縁部材はシリコン酸化膜であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記コンタクトジャンクションを形成する工程の後で、且つ前記半導体基板上にストッパ膜と層間絶縁膜を順次堆積形成する工程の前に、前記半導体基板の前記コンタクトジャンクション上及び前記ゲート電極上に金属シリサイド膜を形成する工程を更に具備することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴを有する半導体装置及びその製造方法に関し、更に詳しくはＭＯＳＦＥＴにおけるゲート電極とコンタクト配線の近傍の構造に係り、特に高集積化が要求されデザインルールの限界で微細化されるシステムＬＳＩ等に好適なものである。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴは、例えば図１乃至図６に示すような工程で形成されている。まず、図１に示すように、シリコン基板１２の主表面にＳＴＩ領域１１を形成して素子分離を行い、素子分離されたシリコン基板１２上にゲート絶縁膜１３を介して金属含有層と多結晶シリコン膜とからなるゲート電極１４を形成する。
【０００３】
続いて、図２に示すように、上記ゲート電極１４をマスクに用いてＮチャネル型ＭＯＳＦＥＴの形成領域にはＡｓイオン、Ｐチャネル型ＭＯＳＦＥＴの形成領域にはＢＦ２イオンをシリコン基板１２中に注入し、ソース／ドレイン（Ｓ／Ｄ）エクステンション１５を形成する。その後、上記ゲート電極１４の側壁にシリコン酸化膜からなるサイドウォールスペーサ１６を形成する。
【０００４】
次に、図３に示すように、上記ゲート電極１４とサイドウォールスペーサ１６をマスクに用いてＮチャネル型ＭＯＳＦＥＴの形成領域にはＰイオン、Ｐチャネル型ＭＯＳＦＥＴの形成領域にはＢイオンをシリコン基板１２中に注入し、ＲＴＰ技術でアニーリングすることでコンタクトジャンクション１７を形成する。続いて、ＨＦ系薬液を使用したウェットエッチングによって、シリコン基板１２上のケミカル酸化膜を完全に除去し、スパッタリング技術でニッケル等の金属膜を堆積形成する。その後、ＲＴＰ技術を使用し、露出している表面部を金属と反応が起こる温度までアニールすることで金属シリサイド膜１８を自己整合的に形成する。
【０００５】
引き続き、図４に示すように、全面にコンタクト加工におけるストッパ膜となるシリコン窒化膜１９と層間絶縁膜２０を順次堆積形成し、ＣＭＰによって平坦化する。
【０００６】
次に、図５に示すように、リソグラフィと異方性エッチングによって、層間絶縁膜２０にコンタクトホールをパターニングし、続いてシリコン酸化膜との選択比が高い異方性エッチングによってシリコン窒化膜１９を除去し、金属シリサイド膜１８を露出させることでコンタクトホール２１を開孔する。
【０００７】
そして、図６に示すように、スパッタリング法／ＣＶＤ法／ＣＶＤ法によってそれぞれＴｉ層／ＴｉＮ層／Ｗ層を順次堆積形成し、ＣＭＰによって平坦化してコンタクト配線２２を形成する。
【０００８】
しかし、上記のような構成並びに製造方法では、図６に示したように、微細化に伴ってゲート電極１４とコンタクト配線２２との距離が縮小するため、プロセスバラツキが増大するとゲート電極１４とコンタクト配線２２間のショート不良を引き起こす問題がある（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−１４４１９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、上記のような事情に鑑みてなされたもので、その目的とするところは、ゲート電極とコンタクト配線間のショート不良を抑制できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る半導体装置は、半導体基板の主表面に形成された素子分離領域と、前記素子分離領域で分離された半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁から上面の一部上に渡って連続的に形成された絶縁部材と、前記半導体基板の主表面領域中に、前記ゲート電極を挟むように形成されたソース／ドレインエクステンションと、前記半導体基板の主表面領域中に、前記ゲート電極を挟むように形成されたコンタクトジャンクションと、前記コンタクトジャンクションに接続されるコンタクト配線とを具備する。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法は、半導体基板に素子分離領域を形成する工程と、前記素子分離領域で分離された半導体基板上に第１の絶縁膜、導電層及び第２の絶縁膜を積層して形成する工程と、前記第２の絶縁膜、前記導電層及び前記第１の絶縁膜を順次パターニングし、ゲートハードマスク、ゲート電極及びゲート絶縁膜をそれぞれ形成する工程と、前記ゲートハードマスクの線幅を前記ゲート電極よりも狭くする工程と、前記ゲートハードマスクと前記ゲート電極をマスクにして前記半導体基板の主表面領域中に不純物を導入し、ソース／ドレインエクステンションを形成する工程と、前記ゲート電極と前記ゲートハードマスク上に第３の絶縁膜を堆積形成し、エッチバックして前記ゲート電極の側壁から上面の一部上に渡って連続的に残存させ、絶縁部材を形成する工程と、前記ゲートハードマスクを除去する工程と、前記ゲート電極と前記絶縁部材をマスクにして前記半導体基板の主表面領域中に不純物を導入し、コンタクトジャンクションを形成する工程と、前記半導体基板上にストッパ膜と層間絶縁膜を順次堆積形成する工程と、前記層間絶縁膜と前記ストッパ膜の前記コンタクトジャンクション上に対応する位置にコンタクトホールを開口する工程と、前記コンタクトホール内に前記コンタクトジャンクションと電気的に接続されたコンタクト配線を埋め込み形成する工程とを具備する。
【発明の効果】
【００１３】
本発明によれば、ゲート電極とコンタクト配線間のショート不良を抑制できる半導体装置及びその製造方法が得られる。
【図面の簡単な説明】
【００１４】
【図１】従来の半導体装置の製造方法について説明するためのもので、ＭＯＳＦＥＴの第１の製造工程を示す断面図。
【図２】従来の半導体装置の製造方法について説明するためのもので、ＭＯＳＦＥＴの第２の製造工程を示す断面図。
【図３】従来の半導体装置の製造方法について説明するためのもので、ＭＯＳＦＥＴの第３の製造工程を示す断面図。
【図４】従来の半導体装置の製造方法について説明するためのもので、ＭＯＳＦＥＴの第４の製造工程を示す断面図。
【図５】従来の半導体装置の製造方法について説明するためのもので、ＭＯＳＦＥＴの第５の製造工程を示す断面図。
【図６】従来の半導体装置の製造方法について説明するためのもので、ＭＯＳＦＥＴの第６の製造工程を示す断面図。
【図７】本発明の実施形態に係る半導体装置の製造方法について説明するためのもので、ＭＯＳＦＥＴの第１の製造工程を示す断面図。
【図８】本発明の実施形態に係る半導体装置の製造方法について説明するためのもので、ＭＯＳＦＥＴの第２の製造工程を示す断面図。
【図９】本発明の実施形態に係る半導体装置の製造方法について説明するためのもので、ＭＯＳＦＥＴの第３の製造工程を示す断面図。
【図１０】本発明の実施形態に係る半導体装置の製造方法について説明するためのもので、ＭＯＳＦＥＴの第４の製造工程を示す断面図。
【図１１】本発明の実施形態に係る半導体装置の製造方法について説明するためのもので、ＭＯＳＦＥＴの第５の製造工程を示す断面図。
【図１２】本発明の実施形態に係る半導体装置の製造方法について説明するためのもので、ＭＯＳＦＥＴの第６の製造工程を示す断面図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。
【００１６】
図７乃至図１２はそれぞれ、本発明の実施形態に係る半導体装置及びその製造方法について説明するためのもので、ＭＯＳＦＥＴの第１乃至第６の製造工程を順次示す断面図である。
【００１７】
まず、図７に示すように、シリコン基板（半導体基板）３２の主表面にＳＴＩ領域（素子分離領域）３１を形成して素子分離を行い、素子分離されたシリコン基板３２上にゲート絶縁膜３３を介して金属含有層、多結晶シリコン膜及びシリコン窒化膜を順次堆積形成する。続いて、リソグラフィと異方性エッチングによって、上記シリコン窒化膜、上記多結晶シリコン膜、上記金属含有層及び上記ゲート絶縁膜３３を順次パターニングする。これによって、上記シリコン窒化膜でゲートハードマスク３５を形成し、上記多結晶シリコン膜と上記金属含有層とでゲート電極３４を形成する。続いて、燐酸を使用したウェットエッチングによって、上記ゲートハードマスク３５の線幅をゲート電極３４よりも細くする。
【００１８】
次に、図８に示すように、上記ゲートハードマスク３５とゲート電極３４をマスクにして、上記Ｎチャネル型ＭＯＳＦＥＴの形成領域にはＡｓイオン、Ｐチャネル型ＭＯＳＦＥＴの形成領域にはＢＦ２イオンをシリコン基板３２中に注入し、ソース／ドレイン（Ｓ／Ｄ）エクステンション３６を形成する。その後、上記ゲート電極３４とゲートハードマスク３５上にシリコン酸化膜を堆積形成し、例えばエッチング種にＣＨ３Ｆ／Ｏ２／Ｈｅを使用した異方性エッチングによってエッチバックすることで、ゲート電極３４の側壁から上面の一部上に渡って連続的に残存させ、絶縁部材３７を形成する。この絶縁部材３７の端部がゲート電極３４の中央に向かってこのゲート電極３４の端部上に乗り上げるように形成された部分（上部）がゲート電極３４とコンタクト配線間の絶縁耐圧を確保するために働き、側壁部がコンタクトジャンクションを形成する際のマスクの一部として働く。
【００１９】
次に、図９に示すように、燐酸を使用したウェットエッチングによって、上記ゲートハードマスク３５を除去する。続いて、上記ゲート電極３４と絶縁部材３７をマスクにして、上記Ｎチャネル型ＭＯＳＦＥＴの形成領域にはＰイオン、Ｐチャネル型ＭＯＳＦＥＴの形成領域にはＢイオンをシリコン基板３２中に注入し、ＲＴＰ技術でアニーリングすることでコンタクトジャンクション３８を形成する。続いて、ＨＦ系薬液を使用したウェットエッチングによって、シリコン基板３２上のケミカル酸化膜を完全に除去し、スパッタリング技術でニッケル等の金属膜を堆積形成する。その後、ＲＴＰ技術を使用し、露出している表面部を金属と反応が起こる温度までアニールすることで金属シリサイド膜３９を自己整合的に形成する。
【００２０】
その後、図１０に示すように、全面にコンタクト加工においてストッパ膜となるシリコン窒化膜４０と層間絶縁膜４１を順次堆積形成し、ＣＭＰによって平坦化する。
【００２１】
次に、図１１に示すように、リソグラフィと異方性エッチングによって、層間絶縁膜４１にコンタクトホールをパターニングし、続いてシリコン酸化膜との選択比が高い異方性エッチングによってシリコン窒化膜４０を除去することで金属シリサイド膜３９を露出させ、コンタクトホール４２を開孔する。
【００２２】
引き続き、図１２に示すように、スパッタリング法／ＣＶＤ法／ＣＶＤ法によってそれぞれＴｉ層／ＴｉＮ層／Ｗ層を堆積形成し、ＣＭＰによって平坦化してコンタクト配線４３を形成する。
【００２３】
このようにして形成した半導体装置は、ゲート電極３４とコンタクト配線４３間に絶縁部材３７が介在された構成となる。すなわち、シリコン基板３２の主表面に形成されたＳＴＩ領域３１によって素子分離が行われ、このＳＴＩ領域３１で分離されたシリコン基板３２上にゲート絶縁膜３３を介してゲート電極３４が形成される。このゲート電極３４の側壁から上面の一部上に渡って連続的に上記絶縁部材３７が形成され、この絶縁部材３７の端部がゲート電極３４の中央に向かってこのゲート電極３４の端部上に乗り上げるように形成された上部が当該ゲート電極３４と上記コンタクト配線４３間の絶縁耐圧を確保するために働く。また、Ｓ／Ｄエクステンション３６は、上記シリコン基板３２の主表面領域中に上記ゲート電極３４を挟むように形成され、コンタクトエクステンション３８は、上記シリコン基板３２の主表面領域中に、上記ゲート電極３４を挟むように形成される。そして、上記コンタクトエクステンション３８上にそれぞれ、層間絶縁膜４１に形成されたコンタクトホール４２に埋め込み形成されたコンタクト配線が接続されている。
【００２４】
上記のような構成並びに製造方法によれば、絶縁部材３７の上部（ゲート電極３４の端部上に乗り上げている部分）により、ゲート電極３４とコンタクト配線４３間の距離をこの絶縁部材３７の膜厚分確保することができるので、ゲート電極３４とコンタクト配線４３間のショート不良を抑制できる。しかも、この絶縁部材３７は、シリコン酸化膜であるので、コンタクト加工においてストッパ膜となるシリコン窒化膜４０とのエッチング選択比が大きく、コンタクトホール４２を開孔する際にエッチングされ難い。従って、プロセスバラツキが増大してもゲート電極３４とコンタクト配線４３間のショート不良を抑制できる。また、上記絶縁部材３７の側壁部は、コンタクトジャンクションを形成する際のマスクの一部として働くので、製造プロセスの複雑化も最小限に抑えることができる。
【００２５】
以上、実施形態を用いて本発明の説明を行ったが、本発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば、ゲート電極が多結晶シリコン膜と金属含有層とで形成されたＭＯＳＦＥＴを例にとって説明したが、多結晶シリコン膜のみや金属のみで形成されたＭＯＳＦＥＴにも適用できる。また、素子分離領域がＳＴＩ構造の場合を例にとって説明したが、他の素子分離構造であっても良い。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００２６】
１１…ＳＴＩ領域、１２…シリコン基板、１３…ゲート絶縁膜、１４…ゲート電極、１５…Ｓ／Ｄエクステンション、１６…サイドウォールスペーサ、１７…コンタクトジャンクション、１８…金属シリサイド膜、１９…シリコン窒化膜、２０…層間絶縁膜、２１…コンタクトホール、２２…コンタクト配線、３１…ＳＴＩ領域、３２…シリコン基板（半導体基板）、３３…ゲート絶縁膜（第１の絶縁膜）、３４…ゲート電極（導電層）、３５…ゲートハードマスク（第２の絶縁膜）、３６…Ｓ／Ｄエクステンション、３７…絶縁部材、３８…コンタクトジャンクション、３９…金属シリサイド膜、４０…シリコン窒化膜、４１…層間絶縁膜、４２…コンタクトホール、４３…コンタクト配線。
【図１】
2010165942.tif 000003
【図２】
2010165942.tif 000004
【図３】
2010165942.tif 000005
【図４】
2010165942.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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