(57)【要約】【課題】短時間で出力電位が昇圧規定電位に達し、小さいリップル幅を有するチャージポンプ回路を提供する。【解決手段】チャージポンプ回路１は、制御部１０と発振回路２０と昇圧部３０とを具備する。発振回路２０は、予め定められた一定周期のパルス信号を出力する。昇圧部３０は、電位を昇圧するｎ（ｎ≧１）個の昇圧回路を備え、発振回路２０から出力されるパルス信号に応じて第１の電荷量を出力する。制御部１０は、昇圧部３０から出力される電位と、予め定められた規定電位とを比較し、昇圧部３０から出力される電位が一旦規定電位より大きくなると、昇圧部３０に第１の電荷量より少ない電荷量を出力させる。【選択図】図１
2010050825.tif 000002
【特許請求の範囲】
【請求項１】
予め定められた一定周期のパルス信号を出力する発振回路と、
電位を昇圧するｎ（ｎ≧１）個の並列に接続された昇圧回路を備え、前記パルス信号に応じて第１の電荷量を出力する昇圧部と、
前記昇圧部によって昇圧された電位と、予め定められた規定電位とを比較し、前記昇圧部から出力される電位が一旦前記規定電位より大きくなると、前記昇圧部から前記第１の電荷量より小さい電荷量である第２の電荷量を出力させる制御部と
を具備する
ことを特徴とするチャージポンプ回路。
【請求項２】
前記制御部は、
前記昇圧部から出力される電位が一旦前記規定電位より大きくなると、前記昇圧部に備えられた前記ｎ個の昇圧回路のうちｍ（ｍ＜ｎ）個の昇圧回路への前記パルス信号の供給を停止させる
ことを特徴とする請求項１に記載のチャージポンプ回路。
【請求項３】
前記ｎ個の昇圧回路は、
予め定められた、第１の電位と第２の電位とのいずれか一方を出力する電源回路を有し、
前記電源回路から出力される電位を用いて昇圧し、
前記制御部は、
前記昇圧部から出力される電位が一旦前記規定電位より大きくなると、前記ｎ個の昇圧回路が有する前記電源回路が出力する電位を前記第１の電位から前記第２の電位に切り替えさせ、
前記第２の電位は、前記第１の電位より低い
ことを特徴とする請求項１又は請求項２に記載のチャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧した電位を出力するチャージポンプ回路に関する。
【背景技術】
【０００２】
近年、フラッシュメモリなどに代表される不揮発性半導体メモリにおいては、不揮発性半導体メモリを構成する記憶セルに対して、供給される外部印加電位（電源電位）Ｖｄｄよりも高い電位を印加する必要がある。記憶セルに情報を記憶させる（書き込み）ときや、記憶セルに記憶されている情報を消す（消去）ときに用いられる電源電位Ｖｄｄより数倍高い電位は、不揮発性半導体メモリに供えられた内部昇圧用チャージポンプ回路によって、電源電位Ｖｄｄを数倍高い電位に昇圧して供給される。このようなチャージポンプ回路に関連した技術が、例えば、特許文献１に記載されている。
【０００３】
図７は、このような従来例に係るチャージポンプ回路９の構成を示す概略ブロック図である。チャージポンプ回路９は、制御部９１と発振回路２０と昇圧部９３とを具備している。負荷容量Ｃｌｏａｄは、チャージポンプ回路９の負荷となる容量である。例えば、チャージポンプ回路９が不揮発性半導体メモリの内部昇圧回路として用いられる場合、負荷容量Ｃｌｏａｄは、記憶領域の大きさに比例して増加する。
制御部９１は、外部から入力された昇圧開始信号により動作を開始すると共に、昇圧部９３が出力する出力電位Ｖｏｕｔを検出して、パルス信号Ｔｏｓを出力するか否か示す動作信号Ｃｏｍｐｏｕｔを発振回路２０に出力する。発振回路２０は、外部から入力される昇圧開始信号と、制御部９１が出力する動作信号Ｃｏｍｐｏｕｔとに基づいて、パルス信号Ｔｏｓを昇圧部９３に出力する。昇圧部９３は、発振回路２０が出力するパルス信号Ｔｏｓを用いて電源電位Ｖｄｄを昇圧して出力電位Ｖｏｕｔを出力する。
【０００４】
制御部９１は、基準電位回路１１と電位検出回路１２とコンパレータ回路１３とを備えている。基準電位回路１１は、予め定められた基準電位Ｖｒｅｆをコンパレータ回路１３に出力する。電位検出回路１２は、出力電位Ｖｏｕｔに応じて、比較に用いる検出電位Ｖａを出力する。また、電位検出回路１２は、例えば、抵抗を用いた分圧回路などからなり、出力電位Ｖｏｕｔに比例する比較用の検出電位Ｖａに変換して出力する。ここで、基準電位Ｖｒｅｆは、昇圧規定電位Ｖｌｏａｄ（規定電位）に応じて定められ、出力電位Ｖｏｕｔが昇圧規定電位Ｖｌｏａｄと一致するときの検出電位と同じ電位となるように定められる。また、昇圧規定電位Ｖｌｏａｄとは、チャージポンプ回路９に求められる出力電位である。
コンパレータ回路１３は、基準電位回路１１が出力する基準電位Ｖｒｅｆと、電位検出回路１２が検出した検出電位Ｖａとを比較して、発振回路２０に動作信号Ｃｏｍｐｏｕｔを出力する。
【０００５】
発振回路２０は、コンパレータ回路１３から入力される動作信号Ｃｏｍｐｏｕｔに応じて、連続する発振したパルス信号Ｔｏｓを出力する。発振回路２０は、例えば、リング・オシレータ回路により構成される。
昇圧部９３は、複数の昇圧回路９３１−１〜９３１−ｎを備えている。昇圧回路９３１−１〜９３１−ｎは、並列に接続されている。なお、昇圧回路９３１−１〜９３１−ｎは、同じ構成を有しており、以下、昇圧回路９３１−１〜９３１−ｎのいずれか１つ、あるいは、全てを代表して示すときには、昇圧回路９３１という。各昇圧回路９３１は、発振回路２０が出力するパルス信号Ｔｏｓがパルス信号ＣＫとして入力され、入力されたパルス信号ＣＫに応じて電源電位Ｖｄｄを昇圧して出力する。各昇圧回路９３１の出力は、チャージポンプ回路９の出力端子９４を介して負荷容量Ｃｌｏａｄに接続される。ここでは、昇圧部９３は、図示するように、ｎ個の昇圧回路９３１を備えている。
【０００６】
次に、図８は、従来例に係る昇圧回路９３１の構成を示した概略図である。昇圧回路９３１は、図示するようにＤｉｃｋｓｏｎ方式の電位を昇圧する回路である。昇圧回路９３１は、ｉ個の順方向に直列接続されたダイオード９３２−１〜９３２−ｉと、ダイオード９３２−１〜９３２−ｉそれぞれの間の接続点に一端が接続されたコンデンサ９３３−１〜９３３−ｊと、入力されたパルス信号ＣＫを反転するインバータ９３４とを含んで構成される。
直列接続されたダイオード９３２−１〜９３２−ｉの初段のダイオード９３２−１には、電源電位Ｖｄｄが供給される。また、直列接続されたダイオード９３２−１〜９３２−ｉの最終段（ダイオード９３２−ｉ）からは、昇圧された電位が出力される。コンデンサ９３３−１〜９３３−ｊの他端それぞれには、インバータ９３４が出力するパルス信号ＣＫを反転した信号と、パルス信号ＣＫとが交互に入力される。
このように構成された昇圧回路９３１では、入力されるパルス信号ＣＫの電位が変化するたびに、ダイオード９３２を１つ介して隣接するコンデンサ９３３の間で蓄積された電荷が移動し、コンデンサ９３３の間を移動するたびに電位が昇圧される。
【０００７】
次に、チャージポンプ回路９の動作を説明する。図９は、チャージポンプ回路９の動作を示した波形図である。図示するように、時刻ｔ０において、電位検出回路１２は、出力電位Ｖｏｕｔが０Ｖであるのに応じた検出電位Ｖａを出力する。コンパレータ回路１３は、昇圧開始信号がＬ（Ｌｏｗ）レベルからＨ（Ｈｉｇｈ）レベルに変化すると、電位検出回路１２が出力した検出電位Ｖａと、基準電位回路１１から出力される基準電位Ｖｒｅｆとを比較することにより、検出電位Ｖａが基準電位Ｖｒｅｆより低いことを検出して、パルス信号Ｔｏｓの出力を示すＬレベルの動作信号Ｃｏｍｐｏｕｔを発振回路２０に出力する。発振回路２０は、コンパレータ回路１３から出力されたＬレベルの動作信号Ｃｏｍｐｏｕｔと昇圧開始信号とに応じて、一定周期のパルス信号Ｔｏｓを出力する。昇圧回路９３１では、発振回路２０から出力されたパルス信号Ｔｏｓにより昇圧が行われて、チャージポンプ回路９の出力電位Ｖｏｕｔが上昇する。また、出力電位Ｖｏｕｔの上昇に伴い、検出電位Ｖａも上昇する。
【０００８】
時刻ｔ１において、出力電位Ｖｏｕｔが昇圧規定電位Ｖｌｏａｄより大きくなると、電位検出回路１２から出力される検出電位Ｖａが基準電位Ｖｒｅｆより大きくなる。コンパレータ回路１３は、検出電位Ｖａが基準電位Ｖｒｅｆより高いことを検出して、Ｈレベルの動作信号Ｃｏｍｐｏｕｔを発振回路２０に出力する。発振回路２０は、Ｈレベルの動作信号Ｃｏｍｐｏｕｔが入力されると、Ｌレベルのパルス信号Ｔｏｓを昇圧回路９３１に出力する。昇圧回路９３１は、Ｌレベルのパルス信号Ｔｏｓが入力されると、昇圧を停止する。昇圧を停止すると、電位検出回路１２などのＤＣ電流パスにより、負荷容量Ｃｌｏａｄに蓄積された電荷がリークして、出力電位Ｖｏｕｔが徐々に低下する。
【０００９】
時刻ｔ２において、チャージポンプ回路９の出力電位Ｖｏｕｔが昇圧規定電位Ｖｌｏａｄより低くなると、電位検出回路１２から出力される検出電位Ｖａが基準電位Ｖｒｅｆより低くなる。コンパレータ回路１３は、検出電位Ｖａが基準電位Ｖｒｅｆより低いことを検出して、Ｌレベルの動作信号Ｃｏｍｐｏｕｔを発振回路２０に出力する。発振回路２０は、コンパレータ回路１３から出力されたＬレベルの動作信号Ｃｏｍｐｏｕｔに応じて、一定周期のパルス信号Ｔｏｓを出力する。昇圧回路９３１では、発振回路２０から出力されたパルス信号Ｔｏｓにより昇圧が再び行われて、チャージポンプ回路９の出力電位Ｖｏｕｔが上昇する。また、出力電位Ｖｏｕｔの上昇に伴い、検出電位Ｖａも上昇する。
【００１０】
時刻ｔ３において、出力電位Ｖｏｕｔが昇圧規定電位Ｖｌｏａｄより大きくなると、電位検出回路１２から出力される検出電位Ｖａが基準電位Ｖｒｅｆより大きくなる。コンパレータ回路１３は、検出電位Ｖａが基準電位Ｖｒｅｆより高いことを検出して、Ｈレベルの動作信号Ｃｏｍｐｏｕｔを発振回路２０に出力する。発振回路２０は、Ｈレベルの動作信号Ｃｏｍｐｏｕｔが入力されると、Ｌレベルのパルス信号Ｔｏｓを昇圧回路９３１に出力する。昇圧回路９３１は、Ｌレベルのパルス信号Ｔｏｓが入力されると、昇圧を停止する。昇圧を停止すると、電位検出回路１２などのＤＣ電流パスにより、負荷容量Ｃｌｏａｄに蓄積された電荷がリークして、出力電位Ｖｏｕｔが徐々に低下する。
【００１１】
以降、上述した時刻ｔ１より時刻ｔ３までの動作が繰り返される。上述のように、チャージポンプ回路９は、出力電位Ｖｏｕｔが昇圧規定電位Ｖｌｏａｄを含む範囲で変化し、負荷容量Ｃｌｏａｄに電位を供給する。なお、時刻ｔ０から時刻ｔ１までのチャージポンプ回路９の状態を昇圧動作状態といい、時刻ｔ１以降のチャージポンプ回路９の状態を昇圧後電位維持状態という。また、昇圧後電位維持状態における、出力電位Ｖｏｕｔの変動幅をリップルという。
【００１２】
例えば、負荷容量Ｃｌｏａｄ＝１００ｐＦ、昇圧規定電位Ｖｌｏａｄ＝１０Ｖ、昇圧時間Ｔｌｏａｄ≦２μＳ、発振回路２０の出力するパルス信号Ｔｏｓの周期Ｔｏｓｃ＝５０ｎＳの場合のリップル幅を求めると以下のようになる。
負荷容量Ｃｌｏａｄ＝（負荷電荷Ｑｌｏａｄ／昇圧規定電位Ｖｌｏａｄ）＝（昇圧電流Ｉｃｈａｒｇ＊昇圧時間Ｔｌｏａｄ）／昇圧規定電位Ｖｌｏａｄより、
昇圧電流Ｉｃｈａｒｇｅ＝（負荷容量Ｃｌｏａｄ＊昇圧規定電位Ｖｌｏａｄ／昇圧時間Ｔｌｏａｄ）＝（１００ｐＦ＊１０Ｖ／２μＳ）＝５００μＡとなる。
よって、負荷電荷Ｑｌｏａｄ＝（昇圧電流Ｉｃｈａｒｇｅ＊昇圧時間Ｔｌｏａｄ）＝（５００μＡ＊２μＳ）＝１０００ｐＣとなる。
一方、昇圧時間Ｔｌｏａｄ（２μＳ）のうち、周期Ｔｏｓｃ（５０ｎＳ）で動作する昇圧回路９３１は、４０回（＝２μＳ／５０ｎＳ）動作する。昇圧時間Ｔｌｏａｄ（２ｎＳ）を満たすために、チャージポンプ回路９がパルス信号Ｔｏｓの１周期で出力する電荷量（出力電荷Ｑｐｕｍｐ）は、２５ｐＣ（＝負荷電荷Ｑｌｏａｄ／４０回＝１０００ｐＣ／４０回）である必要がある。
【００１３】
出力電荷Ｑｐｕｍｐが２５ｐＣの場合、昇圧後電位維持状態においてパルス信号Ｔｏｓの１周期あたりの出力電位Ｖｏｕｔの変化量ΔＶｌｏａｄは、負荷電荷Ｑｌｏａｄ／負荷容量Ｃｌｏａｄ＝２５ｐＣ／１００ｐＦ＝０．２５Ｖとなる。このとき、チャージポンプ回路９は、昇圧規定電位Ｖｌｏａｄに対して、２．５％のリップル幅を有する電位を供給する。また、上述の計算過程から分かるように、昇圧時間Ｔｌｏａｄを短くすると、リップル幅が大きくなる。
【００１４】
チャージポンプ回路９は、昇圧動作状態の期間、すなわち、昇圧開始信号がＬレベルからＨレベルに変化して昇圧動作が開始されてから、出力電位Ｖｏｕｔが昇圧規定電位Ｖｌｏａｄに到達するまでに要する時間間隔は、昇圧時間として定められ、一般的に短いことが要求される。一方、リップルの幅は、チャージポンプ回路９が供給する電位により動作する記憶セルなどの回路特性によりリップルの幅が規定され、一般的に、小さいことが要求される。
チャージポンプ回路９の設計では、昇圧時間を満たすように昇圧部９３が出力する電荷量を定める。ここで、昇圧動作状態の期間を短くするには、パルス信号Ｔｏｓの１周期あたりに昇圧部９３が出力する電荷量を多くする。しかし、パルス信号Ｔｏｓの１周期あたりに昇圧部９３が出力する電荷量を多くすると、昇圧後電位維持状態におけるリップル幅が大きくなる。このように、昇圧時間を短くすることとリップル幅を小さくすることとは、相反する関係である。
【特許文献１】特開２００５−１１７７７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述のように、短時間のうちに出力電位Ｖｏｕｔを昇圧規定電位Ｖｌｏａｄにすること、リップル幅を小さくするということとの両方を共に満たすことは、相反するために難しいという問題がある。
【００１６】
本発明は、上記問題を解決すべくなされたもので、その目的は、短時間で出力電位が昇圧規定電位に達し、小さいリップル幅を有するチャージポンプ回路を提供することにある。
【課題を解決するための手段】
【００１７】
（１）上記問題を解決するために、本発明は、予め定められた一定周期のパルス信号を出力する発振回路と、電位を昇圧するｎ（ｎ≧１）個の並列に接続された昇圧回路を備え、前記パルス信号に応じて第１の電荷量を出力する昇圧部と、前記昇圧部によって昇圧された電位と、予め定められた規定電位とを比較し、前記昇圧部から出力される電位が一旦前記規定電位より大きくなると、前記昇圧部から前記第１の電荷量より小さい電荷量である第２の電荷量を出力させる制御部とを具備することを特徴とするチャージポンプ回路である。
【００１８】
（２）また、本発明は、上記に記載の発明において、前記制御部は、前記昇圧部から出力される電位が一旦前記規定電位より大きくなると、前記昇圧部に備えられた前記ｎ個の昇圧回路のうちｍ（ｍ＜ｎ）個の昇圧回路への前記パルス信号の供給を停止させることを特徴とする。
【００１９】
（３）また、本発明は、上記に記載の発明において、前記ｎ個の昇圧回路は、予め定められた、第１の電位と第２の電位とのいずれか一方を出力する電源回路を有し、前記電源回路から出力される電位を用いて昇圧し、前記制御部は、前記昇圧部から出力される電位が一旦前記規定電位より大きくなると、前記ｎ個の昇圧回路が有する前記電源回路が出力する電位を前記第１の電位から前記第２の電位に切り替えさせ、前記第２の電位は、前記第１の電位より低いことを特徴とする。
【発明の効果】
【００２０】
この発明によれば、昇圧部の出力を第１の電荷量と第２の電荷量としたことで、昇圧部が出力する第１の電荷量をチャージポンプ回路に要求される昇圧時間を満たすように設定し、昇圧部が出力する第２の電荷量をチャージポンプ回路に要求されるリップル幅を満たすように設定することができる。その結果、チャージポンプ回路は、相反する昇圧時間とリップル幅との要求を満たすことが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態によるチャージポンプ回路を図面を参照して説明する。
【００２２】
（第１実施形態）
図１は、第１実施形態に係るチャージポンプ回路１の構成を示す概略ブロック図である。この図において、図７の各部と対応する部分には同一の符号を付し、当該部分の説明を省略する。図示するように、チャージポンプ回路１は、制御部１０と発振回路２０と昇圧部３０とを具備している。負荷容量Ｃｌｏａｄは、チャージポンプ回路１の負荷となる容量である。
制御部１０は、外部から入力された昇圧開始信号により動作を開始すると共に、昇圧部３０が出力する出力電位Ｖｏｕｔを検出して、パルス信号Ｔｏｓを出力するか否か示す動作信号Ｃｏｍｐｏｕｔを発振回路２０に出力する。また、制御部１０は、条圧動作状態と昇圧後電位維持状態とを切り替える昇圧信号ＣＯＮＴを昇圧部３０に出力する。
発振回路２０は、外部から入力される昇圧開始信号と、制御部１０が出力する動作信号Ｃｏｍｐｏｕｔとに基づいて、パルス信号Ｔｏｓ（第１のパルス信号）を昇圧部３０に出力する。昇圧部３０は、発振回路２０が出力するパルス信号Ｔｏｓを用いて電源電位Ｖｄｄを昇圧して出力する。
【００２３】
制御部１０は、基準電位回路１１と電位検出回路１２とコンパレータ回路１３とフリップフロップ１４を備えている。フリップフロップ１４は、エッジトリガタイプのセット・リセット−フリップフロップであり、セット端Ｓに昇圧開始信号が入力され、リセット端Ｒにコンパレータ回路１３から出力される動作信号Ｃｏｍｐｏｕｔが入力され、出力端Ｑが昇圧部３０に接続されて昇圧信号ＣＯＮＴが昇圧部３０に出力される。
【００２４】
昇圧部３０は、複数の昇圧回路３１−１〜３１−ｎと、複数のＡＮＤゲート３２−１〜３２−ｍとを備えている。昇圧回路３１−１〜３１−ｎは、並列に接続され、それぞれに発振回路２０から出力されるパルス信号Ｔｏｓがパルス信号ＣＫとして入力される。なお、昇圧回路３１−１〜３１−ｎは、同じ構成を有しており、以下、昇圧回路３１−１〜３１−ｎのいずれか１個、あるいは、全てを代表して示すときには、昇圧回路３１という。昇圧回路３１のうちｍ個の昇圧回路３１は、該昇圧回路３１と発振回路２０との間にＡＮＤゲート３２が設けられ、フリップフロップ１４の出力する昇圧信号ＣＯＮＴにより、パルス信号Ｔｏｓが遮断される。昇圧回路３１のうちｍ個の昇圧回路３１以外には、発振回路２０から出力されたパルス信号Ｔｏｓが直接入力される。また、各昇圧回路３１の出力は、負荷容量Ｃｌｏａｄに共通接続される。図１に示す昇圧部３０は、ｎ個の昇圧回路３１を備えている。
【００２５】
次に、図２は、第１実施形態に係る昇圧回路３１の構成を示した概略図である。昇圧回路３１は、図示するようにＤｉｃｋｓｏｎ方式の電位を昇圧する回路である。昇圧回路３１は、電源電位Ｖｄｄが供給される電源端子と出力端子Ｐｏｕｔとの間に順方向に直列接続されたｉ個のＮチャネルＦＥＴ（電界効果トランジスタ）３１１−１〜３１１−ｉと、ＮチャネルＦＥＴ３１１−１〜３１１−ｉそれぞれの間の接続点に一端が接続されたコンデンサ３１２−１〜３１２−ｊと、入力されたパルス信号ＣＫを反転するインバータ３１３、３１４とを含んで構成される。ＮチャネルＦＥＴ３１１−１〜３１１−ｉは、ソース及びドレインのいずれか一方とゲートとが接続されて、ダイオード素子として用いられている。
【００２６】
直列接続されたＮチャネルＦＥＴ３１１−１〜３１１−ｉの初段のＮチャネルＦＥＴ３１１−１は、アノードに電源電位Ｖｄｄが供給される。また、直列接続されたＮチャネルＦＥＴ３１１−１〜３１１−ｉの最終段（ＮチャネルＦＥＴ３１１−ｉ）のカソードから昇圧された電位が出力される。コンデンサ３１２−１〜３１２−ｊの他端それぞれには、インバータ３１３が出力するパルス信号ＣＫを反転した信号と、インバータ３１３、３１４を介したパルス信号ＣＫと同相の信号とが交互に入力される。
上述のように構成された昇圧回路３１では、入力されるパルス信号ＣＫの電位が変化するたびに、ＮチャネルＦＥＴ３１１を１つ介して隣接するコンデンサ３１２の間で蓄積された電荷が移動し、コンデンサ３１２の間を移動するたびに電位が電源電位Ｖｄｄ加算され昇圧される。
【００２７】
上述した構成のチャージポンプ回路１は、昇圧部３０が発振回路２０から出力されるパルス信号Ｔｏｓに応じて一定の電荷量を出力し、制御部１０がチャージポンプ回路１に接続された負荷容量Ｃｌｏａｄの電位が予め定めた電位に到達した後に、昇圧部３０の出力する電荷を減らして、負荷容量Ｃｌｏａｄの電位を昇圧規定電位Ｖｌｏａｄが含まれる範囲に保つ動作を昇圧部３０にさせる。
【００２８】
次に、チャージポンプ回路１の動作を説明する。図３は、第１実施形態に係るチャージポンプ回路１の動作を示した波形図である。横軸方向は、時間を示し、縦軸方向は、それぞれの信号の電位（レベル）を示す。ここでは、昇圧部３０に備えられた昇圧回路３１が４つ、ＡＮＤゲート３２を用いて昇圧信号ＣＯＮＴによりパルス信号Ｔｏｓがゲートされた昇圧回路３１が２つ、すなわち、ｎ＝４、ｍ＝２という構成として説明する。
【００２９】
図示するように、時刻ｔ０において、電位検出回路１２は、出力電位Ｖｏｕｔが０Ｖであるのに応じた検出電位Ｖａを出力する。コンパレータ回路１３は、昇圧開始信号がＬ（Ｌｏｗ）レベルからＨ（Ｈｉｇｈ）レベルに変化すると、電位検出回路１２が出力した検出電位Ｖａと、基準電位回路１１から出力される基準電位Ｖｒｅｆとを比較することにより、検出電位Ｖａが基準電位Ｖｒｅｆより低いことを検出して、パルス信号Ｔｏｓの出力を示すＬレベルの動作信号Ｃｏｍｐｏｕｔを発振回路２０に出力する。フリップフロップ１４は、昇圧開始信号がＬレベルからＨレベルに遷移したのに応じてセット状態となり、出力端ＱからＨレベルの昇圧信号ＣＯＮＴを出力する。
発振回路２０は、コンパレータ回路１３から出力されたＬレベルの動作信号Ｃｏｍｐｏｕｔと昇圧開始信号とに応じて、一定周期のパルス信号Ｔｏｓを出力する。このとき、パルス信号Ｔｏｓが、昇圧回路３１−１〜３１−４のパルス信号ＣＫとして入力される。
昇圧部３０に備えられた昇圧回路３１では、発振回路２０から出力されたパルス信号Ｔｏｓにより昇圧が行われて、チャージポンプ回路１の出力電位Ｖｏｕｔが上昇する。また、出力電位Ｖｏｕｔの上昇に伴い、検出電位Ｖａも上昇する。
【００３０】
時刻ｔ１において、チャージポンプ回路１の出力電位Ｖｏｕｔが昇圧規定電位Ｖｌｏａｄ（規定電位）より大きくなると、電位検出回路１２から出力される検出電位Ｖａが基準電位Ｖｒｅｆより大きくなる。コンパレータ回路１３は、検出電位Ｖａが基準電位Ｖｒｅｆより高いことを検出して、Ｈレベルの動作信号Ｃｏｍｐｏｕｔを発振回路２０に出力する。フリップフロップ１４は、動作信号ＣｏｍｐｏｕｔがＬレベルからＨレベルに遷移したのに応じて、リセット状態に変化して、出力端ＱからＬレベルの昇圧信号ＣＯＮＴを出力する。
発振回路２０は、Ｌレベルの動作信号Ｃｏｍｐｏｕｔが入力されると、Ｌレベルのパルス信号Ｔｏｓを昇圧回路３１に出力する。昇圧回路３１は、Ｌレベルのパルス信号Ｔｏｓが入力されると、昇圧を停止する。昇圧を停止すると、電位検出回路１２などのＤＣ電流パスにより、負荷容量Ｃｌｏａｄに蓄積された電荷がリークして、出力電位Ｖｏｕｔが徐々に低下する。
【００３１】
時刻ｔ２において、チャージポンプ回路１の出力電位Ｖｏｕｔが昇圧規定電位Ｖｌｏａｄより低くなると、電位検出回路１２から出力される検出電位Ｖａが基準電位Ｖｒｅｆより低くなる。コンパレータ回路１３は、検出電位Ｖａが基準電位Ｖｒｅｆより低いことを検出して、Ｌレベルの動作信号Ｃｏｍｐｏｕｔを発振回路２０に出力する。発振回路２０は、コンパレータ回路１３から出力されたＬレベルの動作信号Ｃｏｍｐｏｕｔに応じて、一定周期のパルス信号Ｔｏｓを出力する。このとき、フリップフロップ１４から出力される昇圧信号ＣＯＮＴがＬレベルであるため、昇圧回路３１−１、３１−２には、パルス信号Ｔｏｓが入力されないため昇圧が行われない。
一方、昇圧回路３１−３、３１−４は、発振回路２０から出力されたパルス信号Ｔｏｓにより昇圧を行い、チャージポンプ回路１の出力電位Ｖｏｕｔが上昇する。しかし、昇圧部３０から出力される電荷は半分になるため、出力電位Ｖｏｕｔの上昇は、昇圧動作状態に比べ緩やかな上昇となる。また、出力電位Ｖｏｕｔの緩やかな上昇に伴い、検出電位Ｖａの上昇も緩やかに上昇する。
【００３２】
時刻ｔ３において、出力電位Ｖｏｕｔが昇圧規定電位Ｖｌｏａｄより大きくなると、電位検出回路１２から出力される検出電位Ｖａが基準電位Ｖｒｅｆより大きくなる。コンパレータ回路１３は、検出電位Ｖａが基準電位Ｖｒｅｆより高いことを検出して、Ｈレベルの動作信号Ｃｏｍｐｏｕｔを発振回路２０に出力する。発振回路２０は、Ｈレベルの動作信号Ｃｏｍｐｏｕｔが入力されると、Ｌレベルのパルス信号Ｔｏｓを昇圧回路３１に出力する。昇圧回路３１は、Ｌレベルのパルス信号Ｔｏｓが入力されると、昇圧を停止する。昇圧を停止すると、電位検出回路１２などのＤＣ電流パスにより、負荷容量Ｃｌｏａｄに蓄積された電荷がリークして、出力電位Ｖｏｕｔが徐々に低下する。
【００３３】
以降、上述した時刻ｔ１より時刻ｔ３までの動作が繰り返される。上述のように、チャージポンプ回路１は、出力電位Ｖｏｕｔが昇圧規定電位Ｖｌｏａｄを含む範囲で変化し、負荷容量Ｃｌｏａｄに電位を供給する。上述したように、チャージポンプ回路１は、昇圧後電位維持状態において動作させる昇圧回路３１を、昇圧動作状態の４つに比べて半分の２つにすることで、負荷容量Ｃｌｏａｄに出力される電荷量を、昇圧動作状態の半分にする。これにより、昇圧後電位維持状態において発生するリップルの幅を小さくすることができる。
このような構成を用いることで、昇圧時間の要求を満たすためにパルス信号Ｔｏｓの１周期あたりに昇圧部３０が出力する電荷量（第１の電荷量）を増やしても、昇圧後維持状態における昇圧部３０が出力する電荷量（第２の電荷量）を昇圧動作状態の電荷量のｎ分のｍ（ｍ／ｎ）に減らすことが可能となる。
また、チャージポンプ回路１は、従来のチャージポンプ回路９に対して、１つのフリップフロップ１４と数個のＡＮＤゲート３２を追加する構成であるため、設計変更や製造コストの増加をほとんど伴わずに行うことができ、既存の回路設計に対して容易に適用することが可能である。
【００３４】
なお、ここでは、チャージポンプ回路１は、昇圧部３０に備えられた昇圧回路３１を４つ（ｎ＝４）、ＡＮＤゲート３２を２つとして昇圧後電位維持状態に動作する昇圧回路３１を２つ（ｍ＝２）とする構成としたが、異なる構成にしてもよい。その場合、負荷容量Ｃｌｏａｄ、昇圧時間Ｔｌｏａｄ、昇圧規定電位Ｖｌｏａｄ及び要求されるリップル幅に基づいて、昇圧部３０に備えられる昇圧回路３１の個数及びＡＮＤゲート３２でパルス信号Ｔｏｓがゲートされる昇圧回路３１の個数が定められる。
上述のように動作するチャージポンプ回路１において、昇圧部３０に備えられる昇圧回路３１を増やしてパルス信号Ｔｏｓの１周期あたりに出力する電荷量を増やし、昇圧後電位維持状態の期間にパルス信号Ｔｏｓが入力される昇圧回路３１を少なくすることで、昇圧動作状態の期間を短くし、且つ、リップル幅を小さくすることが可能である。
【００３５】
なお、昇圧部３０では、同じ構成の同じ電荷量を出力する昇圧回路３１を複数備えていたが、異なる電荷量を出力する昇圧回路を備えてもよい。この場合、昇圧部３０は、昇圧時間を短くするための出力する電荷量の多い昇圧回路と、リップル幅を小さくするための出力する電荷量の少ない昇圧回路とを備えて、昇圧後電位維持状態において、制御部１０が電荷量の多い昇圧回路にパルス信号Ｔｏｓの供給を停止させる。
また、昇圧部３０では、昇圧信号ＣＯＮＴを用いてパルス信号Ｔｏｓをゲートする構成としたが、昇圧信号ＣＯＮＴを用いてパルス信号Ｔｏｓを分周する構成にしても、昇圧部３０が出力する電荷量を減らすことができる。
【００３６】
（第２実施形態）
図４は、第２実施形態に係るチャージポンプ回路２の構成を示す概略ブロック図である。この図において、図１の各部と対応する部分には同一の符号を付し、当該部分の説明を省略する。図示するように、チャージポンプ回路２は、制御部１０と発振回路２０と昇圧部３０ａとを具備している。負荷容量Ｃｌｏａｄは、チャージポンプ回路２の負荷となる容量である。
制御部１０ａは、外部から入力された昇圧開始信号により動作を開始すると共に、昇圧部３０が出力する出力電位Ｖｏｕｔを検出して、パルス信号Ｔｏｓを出力するか否か示す動作信号Ｃｏｍｐｏｕｔを発振回路２０に出力する。また、制御部１０ａは、昇圧動作状態と昇圧後電位維持状態とを切り替える昇圧信号ＣＯＮＴを昇圧部３０ａに出力する。
発振回路２０は、外部から入力される昇圧開始信号と、制御部１０ａが出力する動作信号Ｃｏｍｐｏｕｔとに基づいて、パルス信号Ｔｏｓ（第１のパルス信号）を昇圧部３０ａに出力する。昇圧部３０ａは、発振回路２０が出力するパルス信号Ｔｏｓと、制御部１０ａが出力する昇圧信号ＣＯＮＴとを用いて昇圧した電位を出力する。
【００３７】
制御部１０ａは、第１実施形態の制御部１０と昇圧信号ＣＯＮＴの接続が異なり、フリップフロップ１４の反転出力端／Ｑから昇圧信号ＣＯＮＴを昇圧部３０ａに出力をする。
昇圧部３０ａは、複数の昇圧回路３３−１〜３３−ｎを備えている。昇圧回路３３−１〜３３−ｎは、並列に接続され、それぞれに発振回路２０から出力されるパルス信号Ｔｏｓがパルス信号ＣＫとして入力され、制御部１０ａから出力される昇圧信号ＣＯＮＴがゲート信号ｇａｔｅとして入力される。なお、昇圧回路３３−１〜３３−ｎは、同じ構成を有しており、以下、昇圧回路３３−１〜３３−ｎのいずれか１個、あるいは、全てを代表して示すときには、昇圧回路３３という。図４に示す昇圧部３０は、ｎ個の昇圧回路３１を備えている。
【００３８】
次に、図５は、第２実施形態に係る昇圧回路３３の構成を示した概略図である。昇圧回路３３は、図示するように、Ｄｉｃｋｓｏｎ方式の電位を昇圧する回路である。昇圧回路３３は、ＮチャネルＦＥＴ３１１−１〜３１１−ｉと、と、コンデンサ３１２−１〜３１２−ｊと、インバータ３１５、３１６と、電源回路３４とを含んで構成される。
ＮチャネルＦＥＴ３１１−２〜３１１−ｉは、ソース及びドレインのいずれか一方とゲートが接続されたダイオード素子として用いられ、順方向に直列接続されている。直列接続されたＮチャネルＦＥＴ３１１−２〜３１１−ｉの最終段であるＮチャネルＦＥＴ３１１−ｉは、ソース及びドレインのうちゲートと接続されていない一方が出力端子Ｐｏｕｔと接続されている。ＮチャネルＦＥＴ３１１−１は、ソース及びドレインのいずれか一方に電源電位Ｖｄｄが入力され、他方がＮチャネルＦＥＴ３１１−２のゲートと接続され、ゲートに電源回路３４の出力端子３４５が接続されている。コンデンサ３１２−１〜３１２−ｊは、一端がＮチャネルＦＥＴ３１１−１〜３１１−ｉそれぞれの間の接続点に接続され、他端にインバータ３１５、３１６のいずれか一方の出力端が交互に接続される。インバータ３１５は、入力されるパルス信号ＣＫを反転すると共に、波高値を電源回路３４から入力される電位に変換（レベルシフト）したパルス信号ｃｋを出力する。インバータ３１６は、入力されるパルス信号ｃｋを反転すると共に、波高値を電源回路３４から入力される電位に変換（レベルシフト）したパルス信号／ｃｋを出力する。
電源回路３４は、入力されたゲート信号ｇａｔｅにより、電源電位Ｖｄｄ（第１の電位）と分圧された電位（第２の電位）とのいずれかが選択されて出力される。
【００３９】
また、電源回路３４は、抵抗３４１、３４２と、コンパレータ回路３４３と、ＰチャネルＦＥＴ３４４と、スイッチＳＷ１、ＳＷ２とを有している。抵抗３４１、３４２は、電源電位と接地電位との間で直列接続されている。コンパレータ回路３４３は、入力端を２つ有し、一方が抵抗３４１、３４２の間の接続点に接続され、他方が接続点Ｊ１に接続され、出力端がＰチャネルＦＥＴ３４４のゲートに接続されている。ＰチャネルＦＥＴ３４４は、ソース及びドレインのいずれか一方に電源電位Ｖｄｄが入力され、他方が接続点Ｊ１に接続されている。スイッチＳＷ２は、一端が接続点Ｊ１に接続され、他端が出力端子３４５に接続されている。スイッチＳＷ１は、一端に電源電位Ｖｄｄが入力され、他端が出力端子３４５に接続されている。また、スイッチＳＷ１は、入力されるゲート信号ｇａｔｅで切り替えられ、ゲート信号ｇａｔｅがＬレベルのときオンされ、ゲート信号ｇａｔｅがＨレベルのときオフされる。また、スイッチＳＷ２は、入力されるゲート信号ｇａｔｅで切り替えられ、ゲート信号ｇａｔｅがＨレベルのときオンされ、ゲート信号ｇａｔｅがＬレベルのときオフされる。
また、電源回路３４は、Ｈレベルのゲート信号ｇａｔｅが入力されると、抵抗３４１、３４２で分圧された接続点Ｊ２における電位である分圧電位Ｖｒｒ（第２の電位）を出力し、Ｌレベルのゲート信号ｇａｔｅが入力されると、電源電位Ｖｄｄを出力する。
【００４０】
上述のように構成された昇圧回路３３では、入力されるゲート信号ｇａｔｅがＬレベルの場合、入力されるパルス信号ＣＫの電位が変化するたびに、ＮチャネルＦＥＴ３１１を１つ介して隣接するコンデンサ３１２の間で蓄積された電荷が移動し、コンデンサ３１２の間を移動するたびに電位が電源電位Ｖｄｄ加算され昇圧される。
また、昇圧回路３３では、入力されるゲート信号ｇａｔｅがＨレベルの場合、入力されるパルス信号ＣＫの電位が変化するたびに、ＮチャネルＦＥＴ３１１を１つ介して隣接するコンデンサ３１２の間で蓄積された電荷が移動し、コンデンサ３１２の間を移動するたびに電位が電源電位Ｖｒｒ加算され昇圧される。
【００４１】
次に、チャージポンプ回路２の動作について説明する。図６は、第２実施形態に係るチャージポンプ回路２の動作を示した波形図である。横軸方向は、時間を示し、縦軸方向は、それぞれの信号の電位（レベル）を示す。なお、ここでは、分圧電位Ｖｒｒは、電源電位Ｖｄｄの半分の電位として説明する。
【００４２】
図示するように、時刻ｔ０において、電位検出回路１２は、出力電位Ｖｏｕｔが０Ｖであるのに応じた検出電位Ｖａを出力する。コンパレータ回路１３は、昇圧開始信号がＬ（Ｌｏｗ）レベルからＨ（Ｈｉｇｈ）レベルに変化すると、電位検出回路１２が出力した検出電位Ｖａと、基準電位回路１１から出力される基準電位Ｖｒｅｆとを比較することにより、検出電位Ｖａが基準電位Ｖｒｅｆより低いことを検出して、パルス信号Ｔｏｓの出力を示すＬレベルの動作信号Ｃｏｍｐｏｕｔを発振回路２０に出力する。フリップフロップ１４は、昇圧開始信号がＬレベルからＨレベルに遷移したのに応じてセット状態となり、反転出力端／ＱからＬレベルの昇圧信号ＣＯＮＴを出力する。
発振回路２０は、コンパレータ回路１３から出力されたＬレベルの動作信号Ｃｏｍｐｏｕｔと昇圧開始信号とに応じて、一定周期のパルス信号Ｔｏｓを出力する。このとき、パルス信号Ｔｏｓが、昇圧回路３３−１〜３３−４のパルス信号ＣＫとして入力される。
昇圧部３０ａに備えられた昇圧回路３３では、発振回路２０から出力されたパルス信号Ｔｏｓにより昇圧が行われて、チャージポンプ回路２の出力電位Ｖｏｕｔが上昇する。また、出力電位Ｖｏｕｔの上昇に伴い、検出電位Ｖａも上昇する。
【００４３】
時刻ｔ１において、チャージポンプ回路１の出力電位Ｖｏｕｔが昇圧規定電位Ｖｌｏａｄ（規定電位）より大きくなると、電位検出回路１２から出力される検出電位Ｖａが基準電位Ｖｒｅｆより大きくなる。コンパレータ回路１３は、検出電位Ｖａが基準電位Ｖｒｅｆより高いことを検出して、Ｈレベルの動作信号Ｃｏｍｐｏｕｔを発振回路２０に出力する。フリップフロップ１４は、動作信号ＣｏｍｐｏｕｔがＬレベルからＨレベルに遷移したのに応じて、リセット状態に変化して、反転出力端／ＱからＨレベルの昇圧信号ＣＯＮＴを出力する。
発振回路２０は、Ｌレベルの動作信号Ｃｏｍｐｏｕｔが入力されると、Ｌレベルのパルス信号Ｔｏｓを昇圧回路３３に出力する。昇圧回路３３は、Ｌレベルのパルス信号Ｔｏｓが入力されると、昇圧を停止する。昇圧を停止すると、電位検出回路１２などのＤＣ電流パスにより、負荷容量Ｃｌｏａｄに蓄積された電荷がリークして、出力電位Ｖｏｕｔが徐々に低下する。
【００４４】
時刻ｔ２において、チャージポンプ回路１の出力電位Ｖｏｕｔが昇圧規定電位Ｖｌｏａｄより低くなると、電位検出回路１２から出力される検出電位Ｖａが基準電位Ｖｒｅｆより低くなる。コンパレータ回路１３は、検出電位Ｖａが基準電位Ｖｒｅｆより低いことを検出して、Ｌレベルの動作信号Ｃｏｍｐｏｕｔを発振回路２０に出力する。発振回路２０は、コンパレータ回路１３から出力されたＬレベルの動作信号Ｃｏｍｐｏｕｔに応じて、一定周期のパルス信号Ｔｏｓを出力する。このとき、フリップフロップ１４から出力される昇圧信号ＣＯＮＴがＨレベルであるため、昇圧回路３３に備えられた電源回路３４において、スイッチＳＷ１がオフになり、スイッチＳＷ２がオンになる。そして、電源回路３４は、分圧電位Ｖｒｒを出力する。昇圧回路３３は、電源回路３４から出力される分圧電位Ｖｒｒを用いて電位の昇圧を行う。このとき、昇圧回路３３のＮチャネルＦＥＴ３１１のドレインとソースとの間に流れる電流Ｉｄｓは、昇圧動作状態に比べ半分になる。これにより、チャージポンプ回路２の出力電位Ｖｏｕｔは、緩やかに上昇する。また、出力電位Ｖｏｕｔの緩やかな上昇に伴い、検出電位Ｖａの上昇も緩やかに上昇する。
【００４５】
時刻ｔ３において、出力電位Ｖｏｕｔが昇圧規定電位Ｖｌｏａｄより大きくなると、電位検出回路１２から出力される検出電位Ｖａが基準電位Ｖｒｅｆより大きくなる。コンパレータ回路１３は、検出電位Ｖａが基準電位Ｖｒｅｆより高いことを検出して、Ｈレベルの動作信号Ｃｏｍｐｏｕｔを発振回路２０に出力する。発振回路２０は、Ｈレベルの動作信号Ｃｏｍｐｏｕｔが入力されると、Ｌレベルのパルス信号Ｔｏｓを昇圧回路３３に出力する。昇圧回路３３は、Ｌレベルのパルス信号Ｔｏｓが入力されると、昇圧を停止する。昇圧を停止すると、電位検出回路１２などのＤＣ電流パスにより、負荷容量Ｃｌｏａｄに蓄積された電荷がリークして、出力電位Ｖｏｕｔが徐々に低下する。
【００４６】
以降、上述した時刻ｔ１より時刻ｔ３までの動作が繰り返される。上述のように、チャージポンプ回路２は、出力電位Ｖｏｕｔが昇圧規定電位Ｖｌｏａｄを含む範囲で変化し、負荷容量Ｃｌｏａｄに電位を供給する。
上述したように、チャージポンプ回路２は、昇圧後電位維持状態において昇圧回路３３が昇圧に用いる電位を半分にすることで、負荷容量Ｃｌｏａｄに出力される電荷量を、昇圧動作状態の半分にする。これにより、昇圧後電位維持状態において発生するリップルの幅を小さくすることができる。
このような構成を用いることで、昇圧時間の要求を満たすためにパルス信号Ｔｏｓの１周期あたりに昇圧部３０が出力する電荷量（第１の電荷量）を増やしても、昇圧後維持状態における昇圧部３０が出力する電荷量（第２の電荷量）を昇圧動作状態の電荷量のｒ分の１（１／ｒ＝Ｖｒｒ／Ｖｄｄ）に減らすことが可能となる。
また、チャージポンプ回路２は、抵抗３４１、３４２の分圧比により、昇圧後電位維持状態における出力する電荷量を変更することができる。これにより、チャージポンプ回路２は、第１の実施形態に比べ細やかなリップル幅の調整を行うことが可能である。
【００４７】
第１実施形態のチャージポンプ回路１及び第２実施形態のチャージポンプ回路２のそれぞれに備えられる発振回路２０は、予め定められた振幅及び周期を有するパルス信号を出力する。このような発振回路２０を用いることにより、複数のチャージポンプ回路を用いる場合、それぞれに発振回路２０を備えずに、１つの発振回路２０を共用して動作させることができ、チャージポンプ回路の実装面積を削減することが可能になる。さらに、振幅及び周期が固定された発振回路２０は、振幅及び周期が可変の発振回路に比べて、出力するパルス信号の誤差が少なく、製造コストが低いことから、量産する製品に用いるのに好適である。
また、チャージポンプ回路１、２に備えられる発振回路２０が出力するパルス信号Ｔｏｓの周波数及び振幅は一定であるので、複数のチャージポンプ回路を用いる場合、発振回路２０を共通化することができ、複数のチャージポンプ回路の実装面積を削減することが可能である。
【００４８】
なお、第１実施形態の昇圧回路３１に替えて、第２実施形態の昇圧回路３３を用いてもよい。これにより、リップル幅をさらに小さくすることが可能である。
【図面の簡単な説明】
【００４９】
【図１】第１実施形態に係るチャージポンプ回路の構成を示す概略ブロック図である。
【図２】第１実施形態に係る昇圧回路の構成を示した概略図である。
【図３】第１実施形態に係るチャージポンプ回路の動作を示した波形図である。
【図４】第２実施形態に係るチャージポンプ回路の構成を示す概略ブロック図である。
【図５】第２実施形態に係る昇圧回路の構成を示した概略図である。
【図６】第２実施形態に係るチャージポンプ回路の動作を示した波形図である。
【図７】従来例に係るチャージポンプ回路の構成を示す概略ブロック図である。
【図８】従来例に係る昇圧回路の構成を示した概略図である。
【図９】従来例に係るチャージポンプ回路の動作を示した波形図である。
【符号の説明】
【００５０】
１、２、９…チャージポンプ回路
１０、１０ａ、９１…制御部
１１…基準電位回路、１２…電位検出回路、１３…コンパレータ回路
１４…フリップフロップ
２０…発振回路
３０、３０ａ、９３…昇圧部
３１、３１−１、３１−２、３１−ｎ…昇圧回路
３２、３２−１、３２−２…ＡＮＤゲート
３１１、３１１−１、３１１−２、３１１−ｉ…ＮチャネルＦＥＴ
３１２、３１２−１、３１２−２、３１２−ｊ…コンデンサ
３１３、３１４、３１５、３１６…インバータ
３２−１、３２−２…ＡＮＤゲート
３３、３３−１、３３−２、３１−３、３１−４、３３−ｎ…昇圧回路
３４…電源回路
３４１、３４２…抵抗、３４３…コンパレータ回路、３４４…ＰチャネルＦＥＴ
３４５…出力端子
９１…制御部
９３１、９３１−１、９３１−２、９３１−ｎ…昇圧回路
９３２、９３２−１、９３２−２、９３２−ｉ…ダイオード
９３３、９３３−１、９３３−２、９３３−ｎ…コンデンサ
９３４…インバータ、９４…出力端子
ＳＷ１、ＳＷ２…スイッチ
Ｃｏｍｐｏｕｔ…動作信号、ＣＯＮＴ…昇圧信号、Ｔｏｓ…パルス信号
ＣＫ…パルス信号、／ｃｋ…パルス信号、ｃｋ…パルス信号、Ｐｏｕｔ…出力端子
ｇａｔｅ…ゲート信号、Ｊ１、Ｊ２…接続点
【図１】
2010050825.tif 000003
【図２】
2010050825.tif 000004
【図３】
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【図４】
2010050825.tif 000006
【図５】
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【図６】
2010050825.tif 000008
【図７】
2010050825.tif 000009
【図８】
2010050825.tif 000010
【図９】
2010050825.tif 000011