(57)【要約】【課題】印字駆動集積回路において、電源投入後に、補正データ保持回路のメモリセルのデータを消去する時に、電源線のノイズによるシフトレジスタ等の誤動作を防止する。【解決手段】補正データ保持回路４のメモリセルは、第１のインバータＩＮＶ１と第２のインバータＩＮＶ２からなり、２つのインバータがデータ保持ループを形成する。このメモリセルには、印字濃淡を調整するための補正データＤＡＴＡ２が書き込まれ、保持される。そして、第１のインバータＩＮＶ１の第１のＰチャネル型ＭＯＳトランジスタ２１のインピーダンスを、第２のインバータＩＮＶ２の第２のＰチャネル型ＭＯＳトランジスタ２３のインピーダンスより大きくすることにより、電源投入時にメモリセルに保持されるデータが「０」になる確率を高くした。【選択図】図２
2010105302.tif 000002
【特許請求の範囲】
【請求項１】
印字データ及び補正データがシリアル入力されるシフトレジスタと、
前記シフトレジスタに入力された印字データを保持する印字データ保持回路と、
前記シフトレジスタに入力された補正データを保持する補正データ保持回路と、
前記印字データ保持回路に保持された印字データに応じて、印字ヘッドを駆動する為の駆動電流を出力する駆動トランジスタと、
前記補正データ保持回路に保持された補正データに応じて、前記印字ヘッドによる印字濃淡を補正する為の補正電流を出力する補正トランジスタと、を備え、
前記補正データ保持回路は、第１のＰチャネル型ＭＯＳトランジスタと第１のＮチャネル型ＭＯＳトランジスタで形成された第１のインバータと、第２のＰチャネル型ＭＯＳトランジスタと第２のＮチャネル型ＭＯＳトランジスタで形成された第２のインバータとを備え、前記第１のインバータの出力端が前記第２のインバータの入力端に接続され、前記第２のインバータの出力端が前記第１のインバータの入力端に接続されて成るメモリセルと、前記第１のインバータの出力端と接地の間に接続され、前記第１のインバータの出力端を接地することにより前記メモリセルのデータを消去する消去トランジスタと、を備え、
前記第１のＰチャネル型ＭＯＳトランジスタのインピーダンスを前記第２のＰチャネル型ＭＯＳトランジスタのインピーダンスより大きくしたことを特徴とする印字駆動集積回路。
【請求項２】
印字データ及び補正データがシリアル入力されるシフトレジスタと、
前記シフトレジスタに入力された印字データを保持する印字データ保持回路と、
前記シフトレジスタに入力された補正データを保持する補正データ保持回路と、
前記印字データ保持回路に保持された印字データに応じて、印字ヘッドを駆動する為の駆動電流を出力する駆動トランジスタと、
前記補正データ保持回路に保持された補正データに応じて、前記印字ヘッドによる印字濃淡を補正する為の補正電流を出力する補正トランジスタと、を備え、
前記補正データ保持回路は、第１のＰチャネル型ＭＯＳトランジスタと第１のＮチャネル型ＭＯＳトランジスタで形成された第１のインバータと、第２のＰチャネル型ＭＯＳトランジスタと第２のＮチャネル型ＭＯＳトランジスタで形成された第２のインバータとを備え、前記第１のインバータの出力端が前記第２のインバータの入力端に接続され、前記第２のインバータの出力端が前記第１のインバータの入力端に接続されて成るメモリセルと、前記第１のインバータの出力端と接地の間に接続され、前記第１のインバータの出力端を接地することにより前記メモリセルのデータを消去する消去トランジスタと、を備え、
前記第１のインバータの出力端と前記第２のインバータの入力端の間に抵抗を挿入したことを特徴とする印字駆動集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＥＤプリンター等の印字ヘッドを駆動する印字駆動集積回路に関する。
【背景技術】
【０００２】
図５は、印字駆動集積回路を示すブロック図である。出力回路１は、ストローブ信号ＳＴＢが供給されることにより複数個（例えば１９２個）のドット印字を一括で行うものであり、１９２個の出力端子Ｄｏｕｔ１〜Ｄｏｕｔ１９２と接続される。
【０００３】
シフトレジスタ２（例えば１９２ビット）は、シフトクロックＣＬＫに同期して印字データＤＡＴＡ１又は補正データＤＡＴＡ２をシリアル入力するものである。
【０００４】
印字データＤＡＴＡ１の各ビットは、各ドットに対応し、印字データＤＡＴＡ１の各ビットがデータ「１」（ハイレベル）の時は印字を指示し、印字データＤＡＴＡ１の各ビットがデータ「０」（ローレベル）の時は非印字を指示する。一方、補正データＤＡＴＡ２は印字濃淡を補正するものであり、補正データＤＡＴＡ２がデータ「１」の時は印字高濃度を指示し、補正データＤＡＴＡ２がデータ「０」の時は印字低濃度を指示する。
【０００５】
印字データ保持回路３（例えば１９２ビット）は、読み込み信号ＬＯＡＤが供給されることにより、シフトレジスタ２からパラレル出力される印字データＤＡＴＡ１を保持するものである。
【０００６】
補正データ保持回路４（例えば、１１５２ビット）は、書き込み信号ＬＯＡＤが供給されることにより、シフトレジスタ２からパラレル出力される補正データＤＡＴＡ２を１９２ビット単位で書き込み、保持するものである。
【０００７】
補正データ保持回路４はＳＲＡＭで構成される。電源投入後の初回動作でＳＲＡＭのデータは、データ「０」に消去されるように構成されている。
【０００８】
シフトレジスタ２の出力と印字データ保持回路３及び補正データ保持回路４の入力との間の信号線５、６は、選択信号ＳＥＬＥＣＴのレベルに応じて選択される。即ち、信号線５は選択信号ＳＥＬＥＣＴがローレベルの時に選択され、信号線６は選択信号ＳＥＬＥＣＴがハイレベルの時に選択される。
【０００９】
尚、この種の印字駆動集積回路は、特許文献１に記載されている。
【特許文献１】特開２０００−２１８８３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述のように印字駆動回路においては、補正データ保持回路４はＳＲＡＭで構成され、電源投入後の初回動作でＳＲＡＭのデータを消去する。しかし、ＳＲＡＭのデータを消去する時に、ＳＲＡＭのデータは不確定である。出力端子の個数が１９２個の場合は、ＳＲＡＭのメモリ容量は６ワード×１９２ビットであり、１１５２個のメモリセルがある。
【００１１】
つまり、１１５２個のメモリセルの中、データ「１」を保持しているメモリセルとデータ「０」を保持しているメモリセルが混在している場合が多い。このような状態で、１１５２個のメモリセルを一括して消去すると、電源線に過大電流が流れることにより電源線にノイズが発生する。そして、その電源ノイズにより、シフトレジスタ２等が誤動作する恐れがあった。
【課題を解決するための手段】
【００１２】
本発明の印字駆動集積回路は、印字データ及び補正データがシリアル入力されるシフトレジスタと、前記シフトレジスタに入力された印字データを保持する印字データ保持回路と、前記シフトレジスタに入力された補正データを保持する補正データ保持回路と、前記印字データ保持回路に保持された印字データに応じて、印字ヘッドを駆動する為の駆動電流を出力する駆動トランジスタと、前記補正データ保持回路に保持された補正データに応じて、前記印字ヘッドによる印字濃淡を補正する為の補正電流を出力する補正トランジスタと、を備え、前記補正データ保持回路は、第１のＰチャネル型ＭＯＳトランジスタと第１のＮチャネル型ＭＯＳトランジスタで形成された第１のインバータと、第２のＰチャネル型ＭＯＳトランジスタと第２のＮチャネル型ＭＯＳトランジスタで形成された第２のインバータとを備え、前記第１のインバータの出力端が前記第２のインバータの入力端に接続され、前記第２のインバータの出力端が前記第１のインバータの入力端に接続されて成るメモリセルと、前記第１のインバータの出力端と接地の間に接続され、前記第１のインバータの出力端を接地することにより前記メモリセルのデータを消去する消去トランジスタと、を備え、前記第１のＰチャネル型ＭＯＳトランジスタのインピーダンスを前記第２のＰチャネル型ＭＯＳトランジスタのインピーダンスより大きくしたことを特徴とする。
【００１３】
また、本発明の印字駆動集積回路は、印字データ及び補正データがシリアル入力されるシフトレジスタと、前記シフトレジスタに入力された印字データを保持する印字データ保持回路と、前記シフトレジスタに入力された補正データを保持する補正データ保持回路と、前記印字データ保持回路に保持された印字データに応じて、印字ヘッドを駆動する為の駆動電流を出力する駆動トランジスタと、前記補正データ保持回路に保持された補正データに応じて、前記印字ヘッドによる印字濃淡を補正する為の補正電流を出力する補正トランジスタと、を備え、前記補正データ保持回路は、第１のＰチャネル型ＭＯＳトランジスタと第１のＮチャネル型ＭＯＳトランジスタで形成された第１のインバータと、第２のＰチャネル型ＭＯＳトランジスタと第２のＮチャネル型ＭＯＳトランジスタで形成された第２のインバータとを備え、前記第１のインバータの出力端が前記第２のインバータの入力端に接続され、前記第２のインバータの出力端が前記第１のインバータの入力端に接続されて成るメモリセルと、前記第１のインバータの出力端と接地の間に接続され、前記第１のインバータの出力端を接地することにより前記メモリセルのデータを消去する消去トランジスタと、を備え、前記第１のインバータの出力端と前記第２のインバータの入力端の間に抵抗を挿入したことを特徴とする。
【発明の効果】
【００１４】
本発明の印字駆動集積回路によれば、電源投入後の初回動作でメモリセルのデータを消去する時に、メモリセルのデータは高い確率で一定値に確定しているため、消去動作により電源線に流れる電流を大幅に抑制することができる。これにより、電源線のノイズによるシフトレジスタ等の誤動作を防止することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態による印字駆動集積回路について図面を参照して説明する。印字駆動集積回路は、全体構成においては図５と同様であるが、その中で補正データ保持回路４の構成に特徴を有している。
【００１６】
補正データ保持回路４は、複数のメモリセルで構成されている。例えば、出力端子の個数が１９２個の場合は、メモリ容量は６ワード×１９２ビットであり、１１５２個のメモリセルがある。つまり、出力端子１個当たり６個のメモリセルが設けられており、６ビットの補正データが保持される。尚、出力端子１個当たりのメモリセルの個数は必要とされる印字濃淡の段階数に応じて任意に設定することができる。
【００１７】
図１は、１個のメモリセルの回路図である。他のメモリセルも同様に構成されている。
図示のように、第１のインバータＩＮＶ１と、第２のインバータＩＮＶ２が設けられており、第１のインバータＩＮＶ１の出力端が第２のインバータＩＮＶ２の入力端に接続され、第２のインバータＩＮＶ２の出力端が第１のインバータＩＮＶ１の入力端に接続されている。つまり、第１のインバータＩＮＶ１と、第２のインバータＩＮＶ２はデータの保持ループを形成するように接続されている。
【００１８】
そして、第１のインバータＩＮＶ１は、ＣＭＯＳインバータであって、電源電位ＶＤＤを供給する電源線１６と接地電位を供給する接地線１７との間に直列接続された、第１のＰチャネル型ＭＯＳトランジスタ２１と第１のＮチャネル型ＭＯＳトランジスタ２２で形成されている。
【００１９】
第２のインバータＩＮＶ２もＣＭＯＳインバータであって、電源電位ＶＤＤを供給する電源線１６と接地電位を供給する接地線１７との間に直列接続された、第２のＰチャネル型ＭＯＳトランジスタ２３と第２のＮチャネル型ＭＯＳトランジスタ２４で形成されている。
【００２０】
また、第１のインバータＩＮＶ１の出力端であるノードＡと接地線１７との間には、Ｎチャネル型ＭＯＳトランジスタからなる消去トランジスタ２５が接続され、そのゲートに消去信号eraseが印加される。消去信号eraseがＨレベルになると、消去トランジスタ２５がオンしてノードＡの電位をＬレベルに設定する。
【００２１】
また、第２のインバータＩＮＶ２の出力端であるノードＢにはＮチャネル型ＭＯＳトランジスタからなる書き込みトランジスタ２６が接続されている。書き込みトランジスタ２６のゲートには書き込み信号ＬＯＡＤが印加される。書き込み信号ＬＯＡＤがＨレベルになると、書き込みトランジスタ２６がオンし、シフトレジスタ２からの補正データＤＡＴＡ２がメモリセルに書き込まれ、保持される。この場合、ノードＡの電位がＨレベルの時、データ「１」が保持されており、ノードＡの電位がＬレベルの時、データ「０」が保持されていると定義する。
【００２２】
上述の回路の動作を説明する。先ず、電源が投入され、電源電位ＶＤＤが所定電位に立ち上がる。その後、消去信号eraseが印加されることにより消去トランジスタ２５がオンし、すべてのメモリセルのデータが消去される。つまり、すべてのメモリセルにデータ「０」が保持される。データ消去後、シフトレジスタ２からの補正データＤＡＴＡ２がメモリセルに書き込まれ、保持される。データ消去は電源投入時の１回だけであり、その後は、次に送られてくるシフトレジスタ２からの補正データＤＡＴＡ２によりメモリセルのデータは順次更新される。
【００２３】
この場合、消去動作により、すべてのメモリセルのデータは予め「０」に設定されるので、補正データＤＡＴＡ２としては、データ「０」だけを対応するメモリセルに書き込めばよいことになる。しかしながら、電源投入時において、メモリセルに保持されたデータは不確定である。つまり、１１５２個のメモリセルの中、データ「１」を保持しているメモリセルとデータ「０」を保持しているメモリセルが混在している場合が多い。このような状態で、１１５２個のメモリセルのデータを一括して消去したとする。
【００２４】
すると、データ「１」を保持しているメモリセルにおいては、ノードＡの電位がＨレベルからＬレベルに変化する。つまり、第１のインバータＩＮＶ１と第２のインバータＩＮＶ２の出力が反転し、メモリセルのデータは「１」から「０」に書き換えられる。この時、第１のインバータＩＮＶ１と第２のインバータＩＮＶ２に動作電流が流れる。このように、メモリセルの消去時にデータが書き換えられるメモセルの個数は、確率的に相当数ある。例えば、１１５２個のメモリセルの中の約半数である。そのような場合には、電源線１６、接地線１７に過大電流が流れて電源線１６にノイズが発生する。そして、その電源ノイズにより、シフトレジスタ２等が誤動作する恐れがある。
【００２５】
そこで、本実施形態においては、第１のＰチャネル型ＭＯＳトランジスタ２１のインピーダンスを第２のＰチャネル型ＭＯＳトランジスタ２３のインピーダンスより大きくすることにより、電源投入時にメモリセルに保持されるデータが「０」になる確率を高くしたのである。これは、第１のＰチャネル型ＭＯＳトランジスタ２１のインピーダンスが第２のＰチャネル型ＭＯＳトランジスタ２３のインピーダンスより大きいと、ノードＡの時定数（ノードＡの寄生容量と抵抗の積）は、ノードＢの時定数より大きくなるからである。
【００２６】
第１のインバータＩＮＶ１のインピーダンスと第２のインバータＩＮＶ２のインピーダンスとの比は、３：２程度であることが好ましい。但し、第１のインバータＩＮＶ１のインピーダンスと第２のインバータＩＮＶ２のインピーダンスとの比は、１：１とする。この場合、本発明者の実験によれば、電源投入時に殆どのメモリセルのデータが「０」であった。つまり、ノードＡの電位は殆どがＬレベルであった。
【００２７】
そのため、消去トランジスタ２５をオンさせて１１５２個のメモリセルを一括して消去する時、動作電流が流れるメモリセルは殆どない。従って、電源線１６、接地線１７に過大電流が流れることはなく、電源線１６、接地線１７のノイズを抑制し、シフトレジスタ２等の誤動作を防止することができる。
【００２８】
また、代替の構成として、図２に示すように、第１のインバータＩＮＶ１の出力端と第２のインバータＩＮＶ２の入力端の間に抵抗２７を挿入してもよい。この構成によっても、ノードＡの時定数は、ノードＢの時定数より大きくなり、上述と同様の効果が得られる。
【００２９】
以下では、出力回路１、印字データ保持回路３及び補正データ保持回路４の詳細構成について、図３を参照して説明する。図３では、１ドット印字の為の構成を示している。
【００３０】
印字データ保持回路３の１ビット（３ｎ）の値はストローブ信号ＳＴＢがハイレベルとなった時にＡＮＤゲート７から出力される。補正データ保持回路４は、図１又は図２に示した６ビットのメモリセル４ａ〜４ｆから成り、６４（２の６乗）種類の補正データが用意される。
【００３１】
即ち、印字濃淡を６４段階で調整できる。６ビットの補正データＤＡＴＡ２は、ＡＮＤゲート７の出力がハイレベルの時、即ち、印字データＤＡＴＡ１が印字を指示している状態でストローブ信号ＳＴＢがアクティブとなった時、ＡＮＤゲート８ａ〜８ｆから出力される。
【００３２】
一方、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタから成るインバータ９の入力端は、ＡＮＤゲート７の出力端と接続され、インバータ１０ａ〜１０ｆの入力はＡＮＤゲート８ａ〜８ｆの出力端と接続される。
【００３３】
駆動用Ｐチャネル型ＭＯＳトランジスタ１１のゲートはインバータ９の出力端と接続され、補正用Ｐチャネル型ＭＯＳトランジスタ１２ａ〜１２ｆのゲートはインバータ１０ａ〜１０ｆの出力端と接続される。駆動用Ｐチャネル型ＭＯＳトランジスタ１１及び補正用Ｐチャネル型ＭＯＳトランジスタ１２ａ〜１２ｆのドレインは出力端子Ｄｏｕｔ１と共通接続される。
【００３４】
演算増幅器１３の出力端はインバータ９、１０ａ〜１０ｆを構成するＮチャネル型ＭＯＳトランジスタのソースと共通接続され、Ｐチャネル型ＭＯＳトランジスタ１４のゲートと接続される。演算増幅器１３の一方の入力端はＰチャネル型ＭＯＳトランジスタ１４及び抵抗１５の接続点と接続され、他方の入力端は基準電圧Ｖｒｅｆと接続される。
【００３５】
即ち、印字データＤＡＴＡ１及び補正データＤＡＴＡ２の値（データ「１」）に応じてインバータ９、１０ａ〜１０ｆを構成するＮチャネル型ＭＯＳトランジスタがオンした時、Ｐチャネル型ＭＯＳトランジスタ１４と駆動用Ｐチャネル型ＭＯＳトランジスタ１１及び補正用Ｐチャネル型ＭＯＳトランジスタ１２ａ〜１２ｆとは電流ミラー回路を構成する。
【００３６】
従って、駆動用Ｐチャネル型ＭＯＳトランジスタ１１及び補正用Ｐチャネル型ＭＯＳトランジスタ１２ａ〜１２ｆには、演算増幅器１３が定電流を出力することに伴い、Ｐチャネル型ＭＯＳトランジスタ１４と駆動用Ｐチャネル型ＭＯＳトランジスタ１１及び補正用Ｐチャネル型ＭＯＳトランジスタ１２ａ〜１２ｆのサイズ比に応じた定電流が流れる。よって、駆動用Ｐチャネル型ＭＯＳトランジスタ１１の出力電流と補正用Ｐチャネル型ＭＯＳトランジスタ１２ａ〜１２ｆの何れかの出力電流とが加算された状態で、即ち、駆動用Ｐチャネル型ＭＯＳトランジスタ１１の出力電流が補正された状態で、出力端子Ｄｏｕｔ１から導出される。出力回路１は、図３中の１９２個の破線ブロックを並列に設け、ストローブ信号ＳＴＢを共通化したものである。
【００３７】
上述した印字駆動集積回路の動作を図４のタイムチャートを用いて説明する。電源が投入され、印字駆動集積回路の内部素子が動作可能状態となると、先ず、選択信号ＳＥＬＥＣＴがハイレベルとなり信号線６が選択される。この状態で、補正データＤＡＴＡ２がシフトクロックＣＬＫの立ち上がりに同期してシフトレジスタ２にシリアル入力される。（図５参照）
【００３８】
そして、最初の書き込み信号ＬＯＡＤが発生する前に、消去信号eraseが発生し、補正データ保持回路４のすべてのメモリセル４ａ〜４ｆのデータを消去する。即ち、メモリセル４ａ〜４ｆのデータはすべて「０」に設定される。これにより、補正用Ｐチャネル型ＭＯＳトランジスタ１２ａ〜１２ｆはすべてオフ状態に設定される。
【００３９】
その後、書き込み信号ＬＯＡＤは、補正データＤＡＴＡ２が１９２ビット単位でシフトレジスタ２に格納される毎に発生する。補正データＤＡＴＡ２は書き込み信号ＬＯＡＤに応じて、１９２ビット単位で補正データ保持回路４に順次６回格納される。
【００４０】
補正データ保持回路４の格納値が１１５２ビットに達すると、選択信号ＳＥＬＥＣＴがローレベルとなり信号線５が選択される。この状態で、印字データＤＡＴＡ１がシフトクロックＣＬＫの立ち上がりに同期してシフトレジスタ２にシリアル入力される。印字データＤＡＴＡ１は読み込み信号ＬＯＡＤに従って１９２ビット単位で印字データ保持回路３に格納される。こうして、１９２ビットの印字データＤＡＴＡ１及び１１５２ビットの補正データＤＡＴＡ２が出力回路１の前段に用意され、ストローブ信号ＳＴＢが発生すると、印字データＤＡＴＡ１に応じて駆動用Ｐチャネル型ＭＯＳトランジスタ１１がオンすると共に、補正データＤＡＴＡ２に応じて補正用Ｐチャネル型ＭＯＳトランジスタ１２ａ〜１２ｆが選択的にオンし、駆動用Ｐチャネル型ＭＯＳトランジスタ１１の駆動電流及び補正用Ｐチャネル型ＭＯＳトランジスタ１２ａ〜１２ｆの補正電流が加算された状態で出力端子Ｄｏｕｔ１〜Ｄｏｕｔ１９２を介して印字ヘッド（図示せず）に同時供給される。
【００４１】
尚、６ビット単位の６４個の補正データＤＡＴＡ２は出力端子Ｄｏｕｔ１〜Ｄｏｕｔ１９２に対応する駆動用Ｐチャネル型ＭＯＳトランジスタ１１の特性ばらつきを補正する固有の値であり、電源投入後は補正データ保持回路４に常時保持される。また、１９２ビット単位の印字データＤＡＴＡ１は印字位置に応じて更新される。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態による印字駆動集積回路の補正データ保持回路の回路図である。
【図２】本発明の実施形態による印字駆動集積回路の補正データ保持回路の回路図である。
【図３】本発明の実施形態による印字駆動集積回路の出力回路の回路図である。
【図４】本発明の実施形態による印字駆動集積回路の動作タイミング図である。
【図５】印字駆動集積回路のブロック図である。
【符号の説明】
【００４３】
１  出力回路    ２  シフトレジスタ    ３  印字データ保持回路
４  補正データ保持回路    ４ａ〜４ｆ  メモリセル    ５，６  信号線
７，８ａ〜８ｆ  ＡＮＤゲート    ９，１０ａ〜１０ｆ  インバータ
１１  駆動用Ｐチャネル型ＭＯＳトランジスタ
１２ａ〜１２ｆ  補正用Ｐチャネル型ＭＯＳトランジスタ
１３  演算増幅器    １４  Ｐチャネル型ＭＯＳトランジスタ    １５  抵抗
１６  電源線    １７  接地線
２１  第１のＰチャネル型ＭＯＳトランジスタ
２２  第１のＮチャネル型ＭＯＳトランジスタ
２３  第２のＰチャネル型ＭＯＳトランジスタ
２４  第２のＮチャネル型ＭＯＳトランジスタ
２５  消去トランジスタ    ２６  書き込みトランジスタ    ２７  抵抗
【図１】
2010105302.tif 000003
【図２】
2010105302.tif 000004
【図３】
2010105302.tif 000005
【図４】
2010105302.tif 000006
【図５】
2010105302.tif 000007