(57)【要約】【課題】ダミーゲート電極のゲート絶縁膜のスクリーニング検査工程が適切に行える半導体装置の製造方法を提供する。【解決手段】第１フロート配線１２を二層構造とし、下層部１２ａではダミーゲート電極８ｂに繋がるドープトＰｏｌｙ−Ｓｉ１０ｂと電気的に接続された部分と、第１フロート層３ｂに電気的に接続される部分とが所定間隔離間した構造となるようにする。そして、上層部１２ｂの形成に先立って、スクリーニング検査工程を行う。これにより、ダミーゲート電極８ｂのゲート絶縁膜７が所望の耐圧を得られるものであるか否かを判別を適切に行うことが可能となる。【選択図】図５
2010050211.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型もしくは第２導電型の半導体層（１）と該半導体層（１）の一面側に配置された第２導電型のドリフト層（２）とを有する半導体基板と、
前記ドリフト層（２）上に形成された第１導電型のベース領域（３）と、
前記ベース領域（３）を貫通して前記ドリフト層（２）に達することで前記ベース領域（３）を複数に分離するトレンチ（４）と、
複数に分離された前記ベース領域（３）の一部において前記トレンチ（４）の側面に接するように選択的に形成された第２導電型のエミッタ領域（５）と、
前記トレンチ（４）のうち前記エミッタ領域（５）が接するトレンチ（４ａ）内にゲート絶縁膜（７）を介して配置されたゲート電極（８ａ）と、
前記エミッタ領域（５）が接していないトレンチ（４ｂ）内にゲート絶縁膜（７）を介して配置されたダミーゲート電極（８ｂ）と、
前記ベース領域（３）のうち前記エミッタ領域（５）が備えられたものをチャネル層（３ａ）、前記エミッタ領域が備えられていないものをフロート層（３ｂ、３ｃ）とし、前記ダミーゲート電極（８ｂ）と前記フロート層（３ｂ、３ｃ）の少なくとも一部とを電気的に接続するフロート配線（１２）と、
前記エミッタ領域（５）と電気的に接続されるエミッタ電極（１３）と、
前記ゲート電極（８ａ）と電気的に接続されるゲート配線（１４）と、
前記半導体基板における前記半導体層（１）と電気的に接続されるコレクタ電極（１６）と、を有する半導体装置の製造方法において、
前記フロート層（３ｂ、３ｃ）のうち少なくとも一部と前記ダミーゲート電極（８ｂ）とを電気的に接続する前に前記ダミーゲート電極（８ｂ）に電圧を印加してのスクリーニング検査を行うことを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型もしくは第２導電型の半導体層（１）と該半導体層（１）の一面側に配置された第２導電型のドリフト層（２）とを有する半導体基板を用意する工程と、
前記ドリフト層（２）の表層部または該ドリフト層（２）の上に第１導電型のベース領域（３）を形成する工程と、
前記ベース領域（３）を貫通して前記ドリフト層（２）に達することで前記ベース領域（３）を複数に分離するトレンチ（４）を形成する工程と、
前記トレンチ（４）内にゲート絶縁膜（７）を形成する工程と、
前記トレンチ（４）内におけるゲート絶縁膜（７）上に、前記トレンチ（４）をドープトＰｏｌｙ−Ｓｉにて埋め込む工程と、
複数に分離された前記ベース領域（３）の一部に対し、前記ベース領域（３）内において前記トレンチ（４）の側面に接するように第２導電型のエミッタ領域（５）を選択的に形成する工程と、
前記エミッタ領域（５）および前記ベース領域（３）を含めた基板表面に層間絶縁膜（１１）を形成し、該層間絶縁膜（１１）に対してコンタクトホール（１１ａ〜１１ｄ）を形成する工程と、
前記トレンチ（４）のうち前記エミッタ領域（５）が接しているトレンチ（４ａ）内に配置された前記ドープトＰｏｌｙ−Ｓｉをゲート電極（８ａ）、前記エミッタ領域（５）が接していないトレンチ（４ｂ）内に配置された前記ドープトＰｏｌｙ−Ｓｉをダミーゲート電極（８ｂ）とし、かつ、前記ベース領域（３）のうち前記エミッタ領域（５）が備えられたものをチャネル層（３ａ）、前記エミッタ領域（５）が備えられていないものをフロート層（３ｂ、３ｃ）として、前記コンタクトホール（１１ａ〜１１ｄ）を通じて、前記ダミーゲート電極（８ｂ）と前記フロート層（３ｂ、３ｃ）の少なくとも一部とを電気的に接続するフロート配線（１２）、前記エミッタ領域（５）と電気的に接続されるエミッタ電極（１３）および前記ゲート電極（８ａ）と電気的に接続されるゲート配線（１４）を形成する工程と、
前記半導体層（１）に接触するコレクタ電極（１６）を形成する工程と、を含み、
前記フロート配線（１２）、前記エミッタ電極（１３）および前記ゲート配線（１４）を形成する工程は、
前記フロート配線（１２）を下層部（１２ａ）と上層部（１２ｂ）の２層を有した構造として形成し、該下層部（１２ａ）における前記フロート層（３ｂ、３ｃ）のうち少なくとも一部と電気的に接続される部分と前記ダミーゲート電極（８ｂ）と電気的に接続される部分とが電気的に分離された構造となるように前記下層部（１２ａ）を形成する工程と、
前記下層部（１２ａ）を形成した後、該下層部（１２ａ）のうち前記ダミーゲート電極（８ｂ）と電気的に接続される部分に対して電圧を印加することによりスクリーニング検査を行う工程と、
前記スクリーニング検査を行ったのち、前記下層部（１２ａ）の上に前記上層部（１２ｂ）を形成することにより、該上層部（１２ｂ）を介して前記下層部（１２ａ）における前記フロート層（３ｂ、３ｃ）のうち少なくとも一部と電気的に接続される部分と前記ダミーゲート電極（８ｂ）と電気的に接続される部分とが電気的に接続されるようにする工程と、を有していることを特徴とする半導体装置の製造方法。
【請求項３】
第１導電型もしくは第２導電型の半導体層（１）と該半導体層（１）の一面側に配置された第２導電型のドリフト層（２）とを有する半導体基板と、
前記ドリフト層（２）上に形成された第１導電型のベース領域（３）と、
前記ベース領域（３）を貫通して前記ドリフト層（２）に達することで前記ベース領域（３）を複数に分離するトレンチ（４）と、
複数に分離された前記ベース領域（３）の一部において前記トレンチ（４）の側面に接するように選択的に形成された第２導電型のエミッタ領域（５）と、
前記トレンチ（４）のうち前記エミッタ領域（５）が接するトレンチ（４ａ）内にゲート絶縁膜（７）を介して配置されたゲート電極（８ａ）と、
前記エミッタ領域（５）が接していないトレンチ（４ｂ）内にゲート絶縁膜（７）を介して配置されたダミーゲート電極（８ｂ）と、
前記ベース領域（３）のうち前記エミッタ領域（５）が備えられたものをチャネル層（３ａ）、前記エミッタ領域が備えられていないものをフロート層（３ｂ、３ｃ）とし、前記エミッタ領域（５）および前記ダミーゲート電極（８ｂ）と電気的に接続されるエミッタ電極（１３）と、
前記ゲート電極（８ａ）と電気的に接続されるゲート配線（１４）と、
前記半導体基板における前記半導体層（１）と電気的に接続されるコレクタ電極（１６）と、を有する半導体装置の製造方法において、
前記エミッタ領域（５）と前記ダミーゲート電極（８ｂ）とを電気的に接続する前に前記ダミーゲート電極（８ｂ）に電圧を印加してのスクリーニング検査を行うことを特徴とする半導体装置の製造方法。
【請求項４】
第１導電型もしくは第２導電型の半導体層（１）と該半導体層（１）の一面側に配置された第２導電型のドリフト層（２）とを有する半導体基板を用意する工程と、
前記ドリフト層（２）の表層部または該ドリフト層（２）の上に第１導電型のベース領域（３）を形成する工程と、
前記ベース領域（３）を貫通して前記ドリフト層（２）に達することで前記ベース領域（３）を複数に分離するトレンチ（４）を形成する工程と、
前記トレンチ（４）内にゲート絶縁膜（７）を形成する工程と、
前記トレンチ（４）内におけるゲート絶縁膜（７）上に、前記トレンチ（４）をドープトＰｏｌｙ−Ｓｉにて埋め込む工程と、
複数に分離された前記ベース領域（３）の一部に対し、前記ベース領域（３）内において前記トレンチ（４）の側面に接するように第２導電型のエミッタ領域（５）を選択的に形成する工程と、
前記エミッタ領域（５）および前記ベース領域（３）を含めた基板表面に層間絶縁膜（１１）を形成し、該層間絶縁膜（１１）に対してコンタクトホール（１１ａ〜１１ｄ）を形成する工程と、
前記トレンチ（４）のうち前記エミッタ領域（５）が接しているトレンチ（４ａ）内に配置された前記ドープトＰｏｌｙ−Ｓｉをゲート電極（８ａ）、前記エミッタ領域（５）が接していないトレンチ（４ｂ）内に配置された前記ドープトＰｏｌｙ−Ｓｉをダミーゲート電極（８ｂ）とし、かつ、前記ベース領域（３）のうち前記エミッタ領域（５）が備えられたものをチャネル層（３ａ）、前記エミッタ領域（５）が備えられていないものをフロート層（３ｂ、３ｃ）として、前記コンタクトホール（１１ａ、１１ｃ、１１ｄ）を通じて、前記エミッタ領域（５）と前記ダミーゲート電極（８ｂ）とを電気的に接続するエミッタ電極（１３）および前記ゲート電極（８ａ）と電気的に接続されるゲート配線（１４）を形成する工程と、
前記半導体層（１）に接触するコレクタ電極（１６）を形成する工程と、を含み、
前記エミッタ電極（１３）および前記ゲート配線（１４）を形成する工程は、
前記エミッタ電極（１３）を下層部（１３ａ）と上層部（１３ｂ）の２層を有した構造として形成し、該下層部（１３ａ）のうち前記エミッタ領域（５）と電気的に接続される部分と前記ダミーゲート電極（８ｂ）と電気的に接続される部分とが電気的に分離された構造となるように前記下層部（１３ａ）を形成する工程と、
前記下層部（１３ａ）を形成した後、該下層部（１３ａ）のうち前記ダミーゲート電極（８ｂ）と電気的に接続される部分に対して電圧を印加することによりスクリーニング検査を行う工程と、
前記スクリーニング検査を行ったのち、前記下層部（１３ａ）の上に前記上層部（１３ｂ）を形成することにより、該上層部（１３ｂ）を介して前記下層部（１３ａ）における前記エミッタ領域（５）と電気的に接続される部分と前記ダミーゲート電極（８ｂ）と電気的に接続される部分とが電気的に接続されるようにする工程と、を有していることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造の絶縁ゲート型トランジスタ（以下、ＩＧＢＴという）等のようなトレンチゲート構造の半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、トレンチゲート構造のＩＧＢＴ等の高耐圧絶縁ゲート型半導体素子として、例えば特許文献１に示されるＩＧＢＴを有する半導体装置が一般に知られている。
【０００３】
ここに示されたＩＧＢＴでは、エミッタ電極とのコンタクトが行われるｎ+型エミッタ領域がｐ型ベース領域内に選択的に形成されると共に、ｎ+型エミッタ領域の無い部分にダミートレンチが形成されることで、偏り無い分布のトレンチゲート構造が備えられた構造とされている。つまり、ｎ+型エミッタ領域をｐ型ベース領域の全域に形成するのではなく間引いて形成しつつ、間引かれた領域にもゲート電圧印加用のゲート電極が形成されるトレンチではないダミー用のダミーゲート電極が備えられるダミートレンチが配置されるようにしている。
【０００４】
このように、ｎ+型エミッタ領域を選択的に形成することにより、高抵抗なｐ型ベース領域の伝導度変調を促進して通電損失を更に低減でき、ダミートレンチを形成することにより、耐圧を向上することができる。
【０００５】
そして、このような構造のＩＧＢＴにおいて、ダミーゲート電極の電位を安定させるために、ダミーゲート電極をｎ+型エミッタ領域が形成されていないフローティング状態のｐ型ベース領域（以下、フロート層という）、ゲート電極もしくはエミッタ電極に接続させる構造を採用することにより、より耐圧向上効果を発揮させられる。ただし、ダミーゲート電極をゲート電極に接続するとゲート容量が大きくなり、スイッチング特性が悪化するため、フロート層かエミッタ電極に接続させるのが好ましい。
【特許文献１】特開２００６−４９４５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ダミーゲート電極のゲート酸化膜が破壊されるようなことになれば、この破壊されたゲート酸化膜を通じてリークが発生してしまう。このため、製品出荷前にダミートレンチ電極に対して電圧を掛け、ｐ型ベース領域との間に電位差を発生させることでゲート酸化膜に電位ストレスを加え、ゲート酸化膜が所望の耐圧を得られるかをスクリーニング検査する必要がある。ところが、ダミーゲート電極をフロート層もしくはエミッタ電極と電気的に接続していると、ゲート酸化膜に適切な電位ストレスを掛けることができなくなり、スクリーニング検査が行えなくなる。
【０００７】
本発明は上記点に鑑みて、ダミーゲート電極のゲート絶縁膜のスクリーニング検査工程が適切に行える半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、フロート層（３ｂ、３ｃ）のうち少なくとも一部とダミーゲート電極（８ｂ）とを電気的に接続する前にダミーゲート電極（８ｂ）に電圧を印加してのスクリーニング検査を行うことを特徴としている。
【０００９】
このように、フロート層（３ｂ、３ｃ）のうち少なくとも一部とダミーゲート電極（８ｂ）とを電気的に接続する前にスクリーニング検査工程を行うようにしている。これにより、ダミーゲート電極（８ｂ）のゲート絶縁膜（７）が所望の耐圧を得られるものであるか否かを判別を適切に行うことが可能となる。
【００１０】
例えば、請求項２に記載の発明のように、フロート配線（１２）、エミッタ電極（１３）およびゲート配線（１１）を形成する工程は、フロート配線（１２）を下層部（１２ａ）と上層部（１２ｂ）の２層を有した構造として形成し、該下層部（１２ａ）におけるフロート層（３ｂ、３ｃ）のうち少なくとも一部と電気的に接続される部分とダミーゲート電極（８ｂ）と電気的に接続される部分とが電気的に分離された構造となるように下層部（１２ａ）を形成する工程と、下層部（１２ａ）を形成した後、該下層部（１２ａ）のうちダミーゲート電極（８ｂ）と電気的に接続される部分に対して電圧を印加することによりスクリーニング検査を行う工程と、スクリーニング検査を行ったのち、下層部（１２ａ）の上に上層部（１２ｂ）を形成することにより、該上層部（１２ｂ）を介して下層部（１２ａ）におけるフロート層（３ｂ、３ｃ）のうち少なくとも一部と電気的に接続される部分とダミーゲート電極（８ｂ）と電気的に接続される部分とが電気的に接続されるようにする工程と、を有した製造方法を採用できる。
【００１１】
このように、フロート配線（１２）を下層部（１２ａ）と上層部（１２ｂ）の二層を備えた構造とし、下層部（１２ａ）ではダミーゲート電極（８ｂ）に繋がる部分と、フロート層（３ｂ、３ｃ）のうち少なくとも一部と電気的に接続される部分とが電気的に分離された構造となるようにしている。そして、上層部（１２ｂ）の形成に先立って、スクリーニング検査工程を行うようにしている。これにより、ダミーゲート電極（８ｂ）のゲート絶縁膜（７）が所望の耐圧を得られるものであるか否かを判別を適切に行うことが可能となる。
【００１２】
請求項３に記載の発明では、エミッタ領域（５）とダミーゲート電極（８ｂ）とを電気的に接続する前にダミーゲート電極（８ｂ）に電圧を印加してのスクリーニング検査を行うことを特徴としている。
【００１３】
このように、ダミーゲート電極（８ｂ）をエミッタ電極（１３）に電気的に接続する場合にも、エミッタ領域（５）とダミーゲート電極（８ｂ）とを電気的に接続する前にスクリーニング検査を行うことで、請求項１と同様の効果を得ることができる。
【００１４】
例えば、請求項４に記載の発明のように、エミッタ電極（１３）およびゲート配線（１１）を形成する工程は、エミッタ電極（１３）を下層部（１３ａ）と上層部（１３ｂ）の２層を有した構造として形成し、該下層部（１３ａ）のうちエミッタ領域（５）と電気的に接続される部分とダミーゲート電極（８ｂ）と電気的に接続される部分とが電気的に分離された構造となるように下層部（１３ａ）を形成する工程と、下層部（１３ａ）を形成した後、該下層部（１３ａ）のうちダミーゲート電極（８ｂ）と電気的に接続される部分に対して電圧を印加することによりスクリーニング検査を行う工程と、スクリーニング検査を行ったのち、下層部（１３ａ）の上に上層部（１３ｂ）を形成することにより、該上層部（１３ｂ）を介して下層部（１３ａ）におけるエミッタ領域（５）と電気的に接続される部分とダミーゲート電極（８ｂ）と電気的に接続される部分とが電気的に接続されるようにする工程と、を有した製造方法を採用できる。
【００１５】
このように、ダミーゲート電極（８ｂ）をエミッタ電極（１３）に電気的に接続する場合にも、エミッタ電極（１３）を下層部（１３ａ）と上層部（１３ｂ）の二層を有する構造とし、下層部（１３ａ）ではダミーゲート電極（８ｂ）に繋がる部分と、エミッタ領域（５）と電気的に接続される部分とが電気的に分離された構造となるようにすることで、請求項１と同様の効果を得ることができる。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１８】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＩＧＢＴの上面レイアウト図である。図２は、図１に示す半導体装置のＡ−Ａ断面図、図３は、図１に示す半導体装置のＢ−Ｂ断面図である。なお、図１は、断面図ではないが、図の理解を容易にするために部分的にハッチングを示してある。また、図２および図３中において、一点鎖線で示した箇所は、図１のＡ−Ａ線やＢ−Ｂ線上における折り曲げ箇所に対応している。以下、これらの図を参照して、本実施形態にかかるＩＧＢＴを有する半導体装置について説明する。
【００１９】
図２に示すように、一面側を主表面とする厚さｐ+型層（半導体層）１およびｎ-型ドリフト層２が備えられた半導体基板を用いてＩＧＢＴが形成されている。
例えば、ｎ-型ドリフト層２を構成するｎ-型基板を用意し、このｎ-型基板を薄くした後にｐ型不純物をイオン注入してｐ+型層１を構成することにより半導体基板を形成することができる。なお、ｎ-型基板を薄くする工程およびｐ+型層１の形成工程は、本工程で行う場合の他、以降に記載する工程の途中もしくは最後に行うこともでできる。また、ｐ+型層１を構成するｐ+型基板を用意し、このｐ+型基板の表面にｎ-型ドリフト層２をエピタキシャル成長させることによっても半導体基板を形成することができる。
【００２０】
また、ｎ-型ドリフト層２の表層部には、所定厚さのｐ型ベース領域３が形成されている。さらに、ｐ型ベース領域３を貫通してｎ-型ドリフト層２まで達するように複数個のトレンチ４が形成されており、このトレンチ４によってｐ型ベース領域３が複数個に分離されている。具体的には、図１に示すようにトレンチ４は複数個等間隔に形成されており、図２の奥行き方向（紙面垂直方向）において各トレンチ４が平行に延設されたのち、図１に示すように、先端部において引き回されることで環状構造とされている。そして、各トレンチ４が構成する環状構造は複数本ずつ（本実施形態の場合は２本ずつ）を１組として多重リング構造が構成され、隣接する多重リング構造同士の長手方向が平行となるように配置されている。以下、複数個のトレンチ４のうち、最外周に配置されたものを最外周トレンチ４ａ、その１つ内側のものを内周トレンチ４ｂと言う。
【００２１】
隣接する多重リング構造の最外周トレンチ４ａ同士の間に配置されているｐ型ベース領域３は、チャネル領域を構成するチャネルｐ層３ａであり、このチャネルｐ層３ａの表層部に、ｎ+型エミッタ領域５が形成されている。
【００２２】
ｎ+型エミッタ領域５は、ｎ-型ドリフト層２よりも高不純物濃度で構成され、ｐ型ベース領域３内において終端しており、かつ、最外周トレンチ４ａの側面に接するように配置されている。より詳しくは、最外周トレンチ４ａの長手方向に沿って棒状に延設され、最外周トレンチ４ａの先端よりも内側で終端した構造とされている。このため、複数個のトレンチ４のうち、このｎ+型エミッタ領域５の両側に配置された最外周トレンチ４ａがゲート電極形成用とされ、それ以外の内周トレンチ４ｂがダミートレンチ用とされる。
【００２３】
また、隣り合うｎ+型エミッタ領域５同士の間は所定間隔空けられており、その間にｐ型ベース領域３よりも高濃度なｐ+型ボディ層６が形成されている。このｐ+型ボディ層６も、ｎ+型エミッタ領域５と同方向に棒状に延設されており、最外周トレンチ４ａの先端よりも内側で終端した構造とされている。
【００２４】
各トレンチ４内は、各トレンチ４の内壁表面を覆うように形成されたゲート絶縁膜７と、このゲート絶縁膜７の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極８ａ、８ｂとにより埋め込まれている。そして、図２に示すように、ゲート電極８ａ、８ｂのうち、ｎ+型エミッタ領域５の両側に配置された最外周トレンチ４ａ内に形成されたゲート電極８ａは、ゲート電圧が印加されるゲート配線（図示せず）に電気的に接続され、内周トレンチ４ｂ内に形成されたダミーゲート電極８ｂは、最外周トレンチ４ａとそれよりも内側の内周トレンチ４ｂに挟まれたｐ型ベース領域３にて構成される第１フロート層３ｂに電気的に接続されている。ダミーゲート電極８ｂと第１フロート層３ｂとの電気的接続は、第１フロート配線１２にて行われている。
【００２５】
また、内周トレンチ４ｂ内に位置するｐ型べース領域３は第２フロート層３ｃとされ、どこにも接続されていない状態もしくは図２に示されていない部分（例えば図１で省略されているトレンチ４の紙面下方側端部）において第２フロート配線に接続されている。
【００２６】
さらに、ｎ+型エミッタ領域５およびｐ+型ボディ層６がエミッタ電極１３に電気的に接続され、ゲート電極８ａがゲート配線１４（図１参照）に電気的に接続された構造とされている。これら第１フロート配線１２、第２フロート配線、エミッタ電極１３およびゲート配線１４は２層構造とされている。例えば、第１フロート配線１２やエミッタ電極１３は、図１に示すように下層部１２ａ、１３ａと上層部１２ｂ、１３ｂとにより構成され、下層部１２ａ、１３ａはＡｌ等の金属、上層部１２ｂ、１３ｂはＡｕ等の金属メッキなどにより構成されている。
【００２７】
なお、ここではダミーゲート電極８ｂを第１、第２フロート層３ｂ、３ｃの少なくとも１部として、第１フロート層３ｂに電気的に接続する場合について説明するが、第１、第２フロート層３ｂ、３ｃの双方、もしくは、第２フロート層３ｃに接続する形態としても構わない。
【００２８】
そして、図３に示すように、第１フロート配線１２は、下層部１２ａではダミーゲート電極８ｂに繋がるドープトＰｏｌｙ−Ｓｉ１０ｂと電気的に接続された部分と、第１フロート層３ｂに電気的に接続される部分とが所定間隔離間した構造とされており、下層部１２ａの上に配置された上層部１２ｂを通じてそれら各部が電気的に接続された構造とされている。
【００２９】
第１フロート配線１２、第２フロート配線、エミッタ電極１３およびゲート配線１４のレイアウトに関しては、これら各部が上記のように電気的に接続されており、かつ、各配線同士が短絡しない構造であればどのようなものであっても構わないが、本実施形態では、図１に示す構造により実現している。
【００３０】
具体的には、図２に示すように、各フロート層３ｂ、３ｃの表面を絶縁膜９で覆ったのち、図１に示すように、ゲート電極８ａと電気的に接続されるドープトＰｏｌｙ−Ｓｉ１０ａが最外周トレンチ４ａの上まで延設され、かつ、ダミーゲート電極８ｂと電気的に接続されるドープトＰｏｌｙ−Ｓｉ１０ｂが内周トレンチ４ｂおよび第２フロート層３ｃの上まで延設されるようにしている。そして、ゲート電極８ａがドープトＰｏｌｙ−Ｓｉ１０ａと電気的に接続され、ダミーゲート電極８ｂがドープトＰｏｌｙ−Ｓｉ１０ｂと電気的に接続されるようにしてある。
【００３１】
また、図２に示すように層間絶縁膜１１にて各部を絶縁し、図１に示すように層間絶縁膜１１に形成したコンタクトホール１１ａ、１１ｂを通じてドープトＰｏｌｙ−Ｓｉ１０ｂの一部および第１フロート層３ｂの一部を露出させてある。そして、その上に第１フロート配線１２の下層部１２ａを配置することで、下層部１２ａの一部がドープトＰｏｌｙ−Ｓｉ１０ｂと電気的に接続されると共に、残りの部分が第１フロート層３ｂと電気的に接続された構造とされている。さらに、下層部１２ａの上に上層部１２ｂが配置されることにより、上層部１２ｂを通じて下層部１２ａがすべて電気的に接続された構造とされている。
【００３２】
同様に、層間絶縁膜１１に形成したコンタクトホール１１ｃを通じてドープトＰｏｌｙ−Ｓｉ１０ａの一部が露出させてある。そして、このコンタクトホール１１ｃを通じてドープトＰｏｌｙ−Ｓｉ１０ａとゲート配線１４の下層部が電気的に接続されると共に、下層部の上に上層部が配置されることにより、ゲート配線１４が構成されている。さらに、層間絶縁膜１１に形成したコンタクトホール１１ｄを通じてｎ+型エミッタ領域５およびｐ+型ボディ層６に下層部１３ａが電気的に接続されると共に、下層部１３ａの上に上層部１３ｂが配置されることにより、エミッタ電極１３が構成されている。
【００３３】
また、第１フロート配線１２の下層部１２ａやエミッタ電極１３の下層部１３ａおよびゲート配線１４や第２フロート配線の下層部の表面には保護膜１５が備えられており、この保護膜１５の間に第１フロート配線１２の上層部１２ｂやエミッタ電極１３の上層部１３ｂおよびゲート配線１４や第２フロート配線の上層部が配置されている。そして、この保護膜１５により第１フロート配線１２、第２フロート配線、エミッタ電極１３およびゲート配線１４の絶縁が行われている。
【００３４】
具体的には、図１に示すように保護膜１５は各トレンチ４の長手方向と垂直方向に対して平行となるようにストライプ状に配置されている。そして、この保護膜１５が配置されていない部分に第１フロート配線１２の上層部１２ｂやエミッタ電極１３の上層部１３ｂおよびゲート配線１４や第２フロート配線の上層部が配置されているため、第１フロート配線１２、第２フロート配線、エミッタ電極１３およびゲート配線１４も各トレンチ４の長手方向と垂直方向に対して平行となるように配列されている。そして、エミッタ電極１３がセル内部上を広面積で覆うように配置され、それよりもトレンチ４の先端位置において第１フロート配線１２およびゲート配線１４が順に平行な直線状に配置されている。
【００３５】
そして、ｐ+型層１と接するようにコレクタ電極１６が形成されている。このようにして、本実施形態にかかるＩＧＢＴを備えた半導体装置が構成されている。
【００３６】
なお、第２フロート配線と第２フロート層３ｃとの電気的な接続やゲート電極８ａとゲート配線１４との電気的な接続に関しては図２中に示されていないが、これらに関しても層間絶縁膜１１に形成されたコンタクトホールを通じて電気的に接続されている。
【００３７】
以上説明した本実施形態にかかる半導体装置では、ゲート電極８ａをゲート電圧が印加されるゲート配線１４に電気的に接続し、ダミーゲート電極８ｂを第１フロート層３ｂに電気的に接続される第１フロート配線１２に接続すると共に、第２フロート層３ｃを第２フロート配線に電気的に接続した構造とされている。このように、ダミーゲート電極８ｂを第１フロート層３ｂに電気的に接続し、ゲート配線１４とは電気的に接続しない構造としているため、耐圧向上効果を発揮させつつ、スイッチングサージとスイッチング損失のバランスの取れた構造とすることが可能となる。
【００３８】
次に、本実施形態にかかる半導体装置の製造方法を説明すると共に、その製造工程中に行われるスクリーニング検査工程について説明する。図４および図５は、本実施形態にかかる半導体装置の製造工程を示した図であり、図中左図が上面レイアウトを示した図、右図が断面レイアウトであって図２と対応する箇所（図１のＡ−Ａ線上）の断面図である。
【００３９】
〔図４（ａ）、（Ａ）に示す工程〕
まず、ｐ+型層１およびｎ-型ドリフト層２を備えた半導体基板を用意し、ｐ+型層１と接するようにコレクタ電極１６を形成する。例えば、ｎ-型ドリフト層２を構成するｎ-型基板を用意し、このｎ-型基板を薄くした後にｐ型不純物をイオン注入してｐ+型層１を構成することにより半導体基板を形成することができる。なお、ｎ-型基板を薄くする工程およびｐ+型層１の形成工程は、本工程で行う場合の他、以降に記載する工程の途中もしくは最後に行うこともでできる。また、ｐ+型層１を構成するｐ+型基板を用意し、このｐ+型基板の表面にｎ-型ドリフト層２をエピタキシャル成長させることによっても半導体基板を形成することができる。
【００４０】
また、ｎ-型ドリフト層２の表面にｐ型不純物をイオン注入すること、もしくはｐ型層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。そして、トレンチ４の形成予定領域が開口するマスク（図示せず）をｐ型ベース領域３の上に配置したのち、そのマスクを用いたエッチングを行うことにより、ｐ型ベース領域３を貫通してｎ-型ドリフト層２まで達するように複数個のトレンチ４を形成する。その後、マスクを除去し、熱酸化等によりゲート絶縁膜７および絶縁膜９を形成する。
【００４１】
〔図４（ｂ）、（Ｂ）に示す工程〕
次に、トレンチ４内を埋め込むようにゲート絶縁膜７および絶縁膜９の表面にドープトＰｏｌｙ−Ｓｉを成膜したのち、それをパターニングする。これにより、ゲート電極８ａやダミーゲート電極８ｂが形成されると共に、ダミーゲート電極８ｂの上にＰｏｌｙ−Ｓｉ１０ｂが残される。また、このときに左図に示されるようにゲート電極８ａの上にもＰｏｌｙ−Ｓｉ１０ａが残される。
【００４２】
〔図４（ｃ）、（Ｃ）に示す工程〕
続いて、ｎ+型エミッタ領域５の形成予定領域が開口するマスク（図示せず）を配置した後、そのマスクを用いてｎ型不純物のイオン注入を行う。また、先程使用したマスクを除去したのち、新たにｐ+型ボディ層６の形成予定領域が開口するマスク（図示せず）を配置し、さらにそのマスクを用いてｐ型不純物のイオン注入を行う。そして、再びマスクを除去したのち、熱処理にて注入された不純物を活性化させることにより、ｎ+型エミッタ領域５およびｐ+型ボディ層６を形成する。
【００４３】
〔図５（ａ）、（Ａ）に示す工程〕
基板表面全面に層間絶縁膜１１を形成したのち、コンタクトホール１１ａ〜１１ｄの形成予定領域を開口させたマスク（図示せず）を配置し、このマスクを用いてエッチングを行うことで、コンタクトホール１１ａ〜１１ｄを形成する。
【００４４】
〔図５（ｂ）、（Ｂ）に示す工程〕
基板表面全面にＡｌ等の金属を成膜したのち、パターニングし、第１フロート配線１２の下層部１２ａやエミッタ電極１３の下層部１３ａおよびゲート配線１４や第２フロート配線の下層部を形成する。このときのパターニングはドライエッチングによって行っても良いが、ウェットエッチングによりパターニングにより除去した部分の端面がテーパ状となるようにすると好ましい。このようなテーパ状にすると、下層部の上にメッキによって上層部を形成する際にメッキ成長をさせ易くすることが可能になる。
【００４５】
また、このとき、第１フロート配線１２は、下層部１２ａではダミーゲート電極８ｂに繋がるドープトＰｏｌｙ−Ｓｉ１０ｂと電気的に接続された部分と、第１フロート層３ｂに電気的に接続される部分とが所定間隔離間した構造となる。
【００４６】
〔図５（ｃ）、（Ｃ）に示す工程〕
保護膜１５を全面に形成したのちパターニングし、保護膜１５を必要部分にのみ残す。具体的には、第１フロート配線１２やエミッタ電極１３の上層部１２ｂ、１３ｂの形成予定領域やゲート配線１４や第２フロート配線の上層部の形成予定領域において保護膜１５が除去されるようにする。
【００４７】
そして、このように保護膜１５を形成した状態においても、上述したように第１フロート配線１２は、下層部１２ａではダミーゲート電極８ｂに繋がるドープトＰｏｌｙ−Ｓｉ１０ｂと電気的に接続された部分と、第１フロート層３ｂに電気的に接続される部分とが所定間隔離間した構造となっている。このため、保護膜１５のパターニング後に、スクリーニング検査工程を行う。
【００４８】
すなわち、下層部１２ａのうちダミーゲート電極８ｂに繋がるドープトＰｏｌｙ−Ｓｉ１０ｂと電気的に接続された部分に対してスクリーニング用の電位を印加し、ダミーゲート電極８ｂのゲート絶縁膜７に対して電位ストレスを加える。このとき、上述したように、第１フロート配線１２は、下層部１２ａではダミーゲート電極８ｂに繋がるドープトＰｏｌｙ−Ｓｉ１０ｂと電気的に接続された部分と、第１フロート層３ｂに電気的に接続される部分とが所定間隔離間した構造となっているため、ダミーゲート電極８ｂが第１フロート層３ｂ等に繋げられていない状態でゲート絶縁膜７に対して電位ストレスを加えることが可能となる。これにより、ダミーゲート電極８ｂのゲート絶縁膜７が所望の耐圧を得られるものであるか否かを判別することが可能となる。
【００４９】
なお、スクリーニング検査工程は、上述した図５（ｂ）に示す工程を行った後、保護膜１５を形成する前に行っても良いが、パーティクル等の影響を受けることを考慮して、保護膜１５を形成した後に行う方が好ましい。
【００５０】
この後、図示しないが、第１フロート配線１２の下層部１２ａやエミッタ電極１３の下層部１３ａの表面に上層部１２ｂ、１３ｂを形成すると共に、ゲート配線１４や第２フロート配線の下層部の表面にも上層部を形成する。例えば、Ａｕなどをメッキすると、保護膜１５が形成されていない部分をメッキされ、各上層部を形成することができる。これにより、図２に示すような半導体装置が完成する。
【００５１】
なお、上層部をメッキにて形成する場合には、上述した下層部のパターニングを以下のように行うと好ましい。すなわち、パターニングにより、第１フロート配線１２は、下層部１２ａではダミーゲート電極８ｂに繋がるドープトＰｏｌｙ−Ｓｉ１０ｂと電気的に接続された部分と、第１フロート層３ｂに電気的に接続される部分とが所定間隔離間した構造となるが、この分離された各部の間隔を上層部の厚みの１／２以下にすると、離間している部分の上に形成されるメッキが繋がり易くなるようにできる。ここでいう分離された各部の間隔とは、エッチングを行うときのマスク幅に相当し、ウェットエッチングの場合には下端部の幅となる。
【００５２】
以上説明したように、本実施形態にかかる半導体装置の製造方法によれば、第１フロート配線１２を二層構造とし、下層部１２ａではダミーゲート電極８ｂに繋がるドープトＰｏｌｙ−Ｓｉ１０ｂと電気的に接続された部分と、第１フロート層３ｂに電気的に接続される部分とが所定間隔離間した構造となるようにしている。そして、上層部１２ｂの形成に先立って、スクリーニング検査工程を行うようにしている。これにより、ダミーゲート電極８ｂのゲート絶縁膜７が所望の耐圧を得られるものであるか否かを判別を適切に行うことが可能となる。
【００５３】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態のようにダミーゲート電極８ｂを第１フロート層３ｂに対して電気的に接続するのではなく、エミッタ電極１３に電気的に接続するようにしたものであるが、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５４】
図６は、本実施形態にかかるＩＧＢＴの上面レイアウト図である。図７は、図６に示す半導体装置のＣ−Ｃ断面図、図８は、図６に示す半導体装置のＤ−Ｄ断面図である。なお、図６は、断面図ではないが、図の理解を容易にするために部分的にハッチングを示してある。また、図７および図８中において、一点鎖線で示した箇所は、図６のＣ−Ｃ線やＤ−Ｄ線上における折り曲げ箇所に対応している。以下、これらの図を参照して、本実施形態にかかるＩＧＢＴを有する半導体装置について説明する。
【００５５】
図７に示されるように、本実施形態では、層間絶縁膜１１にて第１フロート層３ｂを覆うことでダミーゲート電極８ｂが第１フロート層３ｂと繋がらないようにしている。そして、図８に示すようにエミッタ電極１３の下層部１３ａの一部とダミーゲート電極８ｂに繋がるドープトＰｏｌｙ−Ｓｉ１０ｂとが層間絶縁膜１１に形成されたコンタクトホール１１ａを通じて電気的に接続されることで、ダミーゲート電極８ｂがエミッタ電極１３と電気的に接続されるようにしている。
【００５６】
また、図８に示すように、エミッタ電極１３は、下層部１３ａではダミーゲート電極８ｂに繋がるドープトＰｏｌｙ−Ｓｉ１０ｂと電気的に接続された部分と、ｎ+型エミッタ領域５およびｐ+型ボディ層６に電気的に接続される部分とが所定間隔離間した構造とされており、下層部１３ａの上に配置された上層部１３ｂを通じてそれら各部が電気的に接続された構造とされている。
【００５７】
このように、ダミーゲート電極８ｂをエミッタ電極１３と電気的に接続した構造としても、耐圧向上効果を発揮させつつ、スイッチングサージとスイッチング損失のバランスの取れた構造とすることが可能となる。
【００５８】
そして、このような構造とする場合においても、下層部１３ａを形成したのち、上層部１３ｂを形成する前の段階において、ダミーゲート電極８ｂに繋がるドープトＰｏｌｙ−Ｓｉ１０ｂと電気的に接続された部分と、ｎ+型エミッタ領域５およびｐ+型ボディ層６に電気的に接続される部分とが所定間隔離間した構造とされているため、スクリーニング検査工程を行うことができる。すなわち、下層部１３ａのうちダミーゲート電極８ｂに繋がるドープトＰｏｌｙ−Ｓｉ１０ｂと電気的に接続された部分に対してスクリーニング用の電位を印加し、ダミーゲート電極８ｂのゲート絶縁膜７に対して電位ストレスを加える。これにより、第１実施形態と同様、ダミーゲート電極８ｂのゲート絶縁膜７が所望の耐圧を得られるものであるか否かを判別することが可能となる。
【００５９】
なお、本実施形態の構造は、層間絶縁膜１１に形成するコンタクトホール１１ａ〜１１ｄの形成位置を変更すると共に、第１フロート配線１２の下層部１２ａやエミッタ電極１３の下層部１３ａおよびゲート配線１４や第２フロート配線の下層部のパターン、第１フロート配線１２の上層部１２ｂやエミッタ電極１３の上層部１３ｂおよびゲート配線１４や第２フロート配線の上層部のパターン、および、保護膜１５のパターンを第１実施形態に対して変更するだけで良い。
【００６０】
（他の実施形態）
上記第１実施形態では、第１フロート配線１２の上層部１２ｂやエミッタ電極１３の上層部１３ｂおよびゲート配線１４や第２フロート配線の上層部をメッキによって形成する場合について説明したが、勿論メッキ以外であっても良い。
【００６１】
例えば、上層部を構成する金属が保護膜１５から剥離しやすくなるように上層部および保護膜１５の材質を選定しておき、上層部を構成する金属を成膜したのち、保護膜１５の上に形成された部分を粘着シートにて剥離することにより上層部をパターニングすることもできる（例えば、特開２００１−３５８５４号公報参照）。
【００６２】
また、上層部を配置したい部分のみ開口するメタルマスクなどを配置した後、上層部を形成するための金属を蒸着させるようにしても良い。また、インクジェット方式によって上層部を配置したい部分にのみ上層部を形成するための金属を塗布するようにしても良い。さらに、上層部がはんだやはんだペースト等もしくはボンディングワイヤにて構成されていても良い。はんだペースト等が用いられる場合、配置した後、リフローによって下層部に接続される構造とすれば良い。
【００６３】
また、上層部をはんだ等を介して銅ブロックなどの金属ブロックもしくはリードフレームを接合した構造とすることにより、所定間隔離間させられた第１実施形態の下層部１２ａもしくは第２実施形態の下層部１３ａが電気的に接続されるようにしても良い。この場合、はんだ等が第１実施形態の下層部１２ａもしくは第２実施形態の下層部１３ａのうち分離された各部それぞれに配置された状態、つまりはんだ等が繋がっていない状態であったとしても、金属ブロックやリードフレームを介して電気的に接続されていれば良い。
【００６４】
なお、上記各実施形態では、第１導電型がｎ型、第２導電型がｐ型となる場合、つまりＩＧＢＴがｎチャネル型の場合を例に挙げて説明しているが、第１導電型がｐ型、第２導電型がｎ型となるようなｐチャネル型のものであっても構わない。また、上記各実施形態では、トレンチゲート構造の半導体装置としてＩＧＢＴを例に挙げて説明したが、ＭＯＳＦＥＴに対しても同様の製造方法を採用することにより、上記効果を得ることができる。ＭＯＳＦＥＴの場合、ｐ+型層１がｎ+型層となる。
【００６５】
また、ｎ-型ドリフト層２とｐ型ベース領域３との間にｎ型電荷蓄積層が構成されるような電荷蓄積形トレンチゲートバイポーラトランジスタ（Carrier Stored Trench Gate Bipolar Transistor：CSTBT（登録商標））についても本発明を適用することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１実施形態にかかるＩＧＢＴの上面レイアウト図である。
【図２】図１に示す半導体装置のＡ−Ａ断面図である。
【図３】図１に示す半導体装置のＢ−Ｂ断面図である。
【図４】図１〜図３に示す半導体装置の製造工程を示す図である。
【図５】図４に続く半導体装置の製造工程を示す図である。
【図６】本発明の第２実施形態にかかるＩＧＢＴの上面レイアウト図である。
【図７】図６に示す半導体装置のＣ−Ｃ断面図である。
【図８】図６に示す半導体装置のＤ−Ｄ断面図である。
【符号の説明】
【００６７】
１      ｐ+型基板
２      ｎ-型ドリフト層
３      ｐ型ベース領域
３ａ    チャネルｐ層
３ｂ    第１フロート層
３ｃ    第２フロート層
４      トレンチ
４ａ    最外周トレンチ
４ｂ    内周トレンチ
５      ｎ+型エミッタ領域
６      ｐ+型ボディ層
７      ゲート絶縁膜
８ａ    ゲート電極
８ｂ    ダミーゲート電極
９      絶縁膜
１１    層間絶縁膜
１２    第１フロート配線
１２ａ  下層部
１２ｂ  上層部
１３    エミッタ電極
１３    フロート配線
１３ａ  下層部
１３ｂ  上層部
１４    ゲート配線
１５    保護膜
１６    コレクタ電極
【図１】
2010050211.tif 000003
【図２】
2010050211.tif 000004
【図３】
2010050211.tif 000005
【図４】
2010050211.tif 000006
【図５】
2010050211.tif 000007
【図６】
2010050211.tif 000008
【図７】
2010050211.tif 000009
【図８】
2010050211.tif 000010