(57)【要約】【課題】トレンチゲートを有する電力用半導体装置のより簡素な製造方法を提供する。【解決手段】一方主面および他方主面を有し、かつ一方主面側に配置された第１導電型を有する第１の層２を含む半導体基板が準備される。第１の層２の上に複数の開口部を有するマスク層が形成される。マスク層を用いて不純物を導入することによって、第１の層２の上に、第１導電型と異なる第２導電型を有する第２の層５が形成される。マスク層を用いて不純物を導入することによって、第２の層５の上に、第１導電型を有する第３の層７が形成される。少なくともマスク層を含むエッチングマスクを用いてエッチングを行なうことによって、第２の層５および第３の層７を貫通して第１の層２に至るトレンチ１０が形成される。トレンチ１０の側壁を覆うゲート絶縁膜１１が形成される。ゲート絶縁膜１１上に、トレンチ１０を充填するトレンチゲート１２が形成される。【選択図】図１
2010219277.tif 000002
【特許請求の範囲】
【請求項１】
一方主面および他方主面を有し、かつ前記一方主面側に配置された第１導電型を有する第１の層を含む半導体基板を準備する工程と、
前記第１の層の上に複数の開口部を有するマスク層を形成する工程と、
前記マスク層を用いて不純物を導入することによって、前記第１の層の上に、前記第１導電型と異なる第２導電型を有する第２の層を形成する工程と、
前記マスク層を用いて不純物を導入することによって、前記第２の層の上に、前記第１導電型を有する第３の層を形成する工程と、
少なくとも前記マスク層を含むエッチングマスクを用いてエッチングを行なうことによって、前記第２および第３の層を貫通して前記第１の層に至るトレンチを形成する工程と、
前記トレンチの側壁を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記トレンチを充填するトレンチゲートを形成する工程とを備えた、電力用半導体装置の製造方法。
【請求項２】
前記第２の層を形成する工程の後に、前記複数の開口部を狭めるために前記マスク層の側壁上に側壁膜を形成する工程をさらに備え、
前記エッチングマスクは前記側壁膜を含む、請求項１に記載の電力用半導体装置の製造方法。
【請求項３】
前記第２の層を形成する工程は、前記第１の層の前記マスク層に覆われた領域に、前記複数の開口部のうち互いに隣り合う１対の開口部の各々から不純物を導入することによって、表面側において前記第２の層の不純物濃度に比して高い不純物濃度を有する高濃度領域を形成する工程を含む、請求項１または２に記載の電力用半導体装置の製造方法。
【請求項４】
前記マスク層の前記複数の開口部は一の方向において一の周期で設けられ、かつ前記マスク層の前記複数の開口部の各々は前記一の方向において一の幅を有し、
前記一の周期は、前記一の幅と、前記第２の層の拡散深さの１．６倍との和よりも小さい、請求項１〜３のいずれかに記載の電力用半導体装置の製造方法。
【請求項５】
前記半導体基板の前記他方主面上に前記第２導電型を有する半導体領域を形成する工程をさらに備えた、請求項１〜４のいずれかに記載の電力用半導体装置の製造方法。
【請求項６】
前記半導体基板は、前記他方主面側に配置された前記第２導電型を有する半導体領域を含む、請求項１〜４のいずれかに記載の電力用半導体装置の製造方法。
【請求項７】
前記マスク層を用いて不純物を導入することによって、前記第１の層の上に前記第１導電型を有するキャリア蓄積層を形成する工程をさらに備え、
前記第２の層を形成する工程は、前記キャリア蓄積層を介した前記第１の層の上に前記第２の層を形成することにより行なわれる、請求項５または６に記載の電力用半導体装置の製造方法。
【請求項８】
前記キャリア蓄積層を形成する工程は、イオン注入機を用いて行なわれる、請求項７に記載の電力用半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体装置の製造方法に関し、特にトレンチゲートを有する電力用半導体装置の製造方法に関する。
【背景技術】
【０００２】
電力用半導体装置には、大容量の電力を制御するための無接点のスイッチとして用いられるものがある。このような大容量の装置は、たとえば、省エネルギー化が進むエアコン、冷蔵庫、洗濯機などの家電製品のインバータ回路に応用されたり、新幹線や地下鉄などの電車のモータ制御に応用されたりしている。さらに近年では地球環境を考え、電力用半導体装置は、電気モータとエンジンとを併用して走るハイブリッド・カーのインバータ・コンバータ制御用に応用されたり、太陽光発電または風力発電用のコンバータ用途に応用されたりしている。このように電力用半導体装置の応用分野は広がってきている。
【０００３】
また電力用半導体装置には、小容量の電力を制御するためのものもある。このような装置としては、たとえば小容量用のパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)がある。このようなＭＯＳＦＥＴは、ユニポーラデバイスであるため高速スイッチングに適しており、たとえば携帯電話やゲーム機器に用いられている。また特に低耐圧型のパワーＭＯＳＦＥＴにおいては、パターン微細化によるチャネル幅の拡張と高電流密度化とによって、通電時のドレイン‐ソース間抵抗（オン抵抗）を低減することができる。
【０００４】
しかしパターン微細化には限界があるため、低耐圧型のパワーＭＯＳＦＥＴのオン抵抗をより低減するために、トレンチゲート構造が用いられることがある。このようにトレンチゲートを有するパワーＭＯＳＦＥＴおよびその製造方法は、たとえば特開平９−２４６５５０号公報（特許文献１）の図１４〜図３１に示されている。
【０００５】
またトレンチゲートは、ＭＯＳＦＥＴだけでなく、ＩＧＢＴ(Insulated Gate Bipolar Transistor)にも用いられている。このようなＩＧＢＴは、たとえば特開２００７−３１１６２７号公報（特許文献２）に示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２４６５５０号公報
【特許文献２】特開２００７−３１１６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
電力用半導体装置は、性能の向上と併せて、チップコストの低減が求められている。チップコストの低減には、チップサイズの縮小が有効である。しかしながら、携帯電話やモバイルツール用途においてニーズが高く大きなマーケットを有する１Ａ以下の小容量用の電力用半導体装置においては、チップサイズがほぼ下限に達してしまっており、チップサイズをさらに縮小することは困難になってきている。よってチップコストを低減するためにはチップサイズの縮小以外の方策が求められており、この方法のひとつとして製造方法の簡素化が求められている。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、その目的は、トレンチゲートを有する電力用半導体装置のより簡素な製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の電力用半導体装置の製造方法は、以下の工程を有する。
一方主面および他方主面を有し、かつ一方主面側に配置された第１導電型を有する第１の層を含む半導体基板が準備される。第１の層の上に複数の開口部を有するマスク層が形成される。マスク層を用いて不純物を導入することによって、第１の層の上に、第１導電型と異なる第２導電型を有する第２の層が形成される。マスク層を用いて不純物を導入することによって、第２の層の上に、第１導電型を有する第３の層が形成される。少なくともマスク層を含むエッチングマスクを用いてエッチングを行なうことによって、第２および第３の層を貫通して第１の層に至るトレンチが形成される。トレンチの側壁を覆うゲート絶縁膜が形成される。ゲート絶縁膜上に、トレンチを充填するトレンチゲートが形成される。
【発明の効果】
【００１０】
本発明の電力用半導体装置の製造方法によれば、第２の層と、第３の層と、トレンチとの各々を形成する際に、マスク層を共通して用いることができる。これによりトレンチゲートを有する電力用半導体装置をより簡素な製造方法によって得ることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１における電力用半導体装置の構成を概略的に示す部分断面図である。
【図２】本発明の実施の形態１における電力用半導体装置の製造方法のフローチャートである。
【図３】図２のトレンチゲートを形成する工程のフローチャートである。
【図４】本発明の実施の形態１における電力用半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図５】本発明の実施の形態１における電力用半導体装置の製造方法の第２工程を概略的に示す部分断面図である。
【図６】本発明の実施の形態１における電力用半導体装置の製造方法の第３工程を概略的に示す部分断面図である。
【図７】本発明の実施の形態１における電力用半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
【図８】本発明の実施の形態１における電力用半導体装置の製造方法の第５工程を概略的に示す部分断面図である。
【図９】本発明の実施の形態１における電力用半導体装置の製造方法の第６工程を概略的に示す部分断面図である。
【図１０】本発明の実施の形態１における電力用半導体装置の製造方法の第７工程を概略的に示す部分断面図である。
【図１１】本発明の実施の形態１における電力用半導体装置の製造方法の第８工程を概略的に示す部分断面図である。
【図１２】本発明の実施の形態１における電力用半導体装置の製造方法の第９工程を概略的に示す部分断面図である。
【図１３】本発明の実施の形態１における電力用半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。
【図１４】本発明の実施の形態１における電力用半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。
【図１５】本発明の実施の形態１における電力用半導体装置の製造方法の第１２工程を概略的に示す部分断面図である。
【図１６】本発明の実施の形態１における電力用半導体装置の製造方法の第１３工程を概略的に示す部分断面図である。
【図１７】本発明の実施の形態１における電力用半導体装置の製造方法の第１４工程を概略的に示す部分断面図である。
【図１８】本発明の実施の形態１における電力用半導体装置の製造方法の第１５工程を概略的に示す部分断面図である。
【図１９】本発明の実施の形態１における電力用半導体装置の製造方法の第１６工程を概略的に示す部分断面図である。
【図２０】本発明の実施の形態１における電力用半導体装置の製造方法の第１７工程を概略的に示す部分断面図である。
【図２１】本発明の実施の形態１における電力用半導体装置の製造方法の第１８工程を概略的に示す部分断面図である。
【図２２】本発明の実施の形態１における電力用半導体装置の製造方法の第１９工程を概略的に示す部分断面図である。
【図２３】比較例の電力用半導体装置の製造方法のフローチャートである。
【図２４】図２３のｐベース領域を形成する工程のフローチャートである。
【図２５】図２３のｎ+ソース領域を形成する工程のフローチャートである。
【図２６】図２３のｐ+コンタクト領域を形成する工程のフローチャートである。
【図２７】図２３のトレンチゲートを形成する工程のフローチャートである。
【図２８】比較例の電力用半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図２９】比較例の電力用半導体装置の製造方法の第２工程を概略的に示す部分断面図である。
【図３０】比較例の電力用半導体装置の製造方法の第３工程を概略的に示す部分断面図である。
【図３１】比較例の電力用半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
【図３２】比較例の電力用半導体装置の製造方法の第５工程を概略的に示す部分断面図である。
【図３３】比較例の電力用半導体装置の製造方法の第６工程を概略的に示す部分断面図である。
【図３４】比較例の電力用半導体装置の製造方法の第７工程を概略的に示す部分断面図である。
【図３５】比較例の電力用半導体装置の製造方法の第８工程を概略的に示す部分断面図である。
【図３６】比較例の電力用半導体装置の製造方法の第９工程を概略的に示す部分断面図である。
【図３７】比較例の電力用半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。
【図３８】比較例の電力用半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。
【図３９】比較例の電力用半導体装置の製造方法の第１２工程を概略的に示す部分断面図である。
【図４０】比較例の電力用半導体装置の製造方法の第１３工程を概略的に示す部分断面図である。
【図４１】比較例の電力用半導体装置の製造方法の第１４工程を概略的に示す部分断面図である。
【図４２】比較例の電力用半導体装置の製造方法の第１５工程を概略的に示す部分断面図である。
【図４３】比較例の電力用半導体装置の製造方法の第１６工程を概略的に示す部分断面図である。
【図４４】比較例の電力用半導体装置の製造方法の第１７工程を概略的に示す部分断面図である。
【図４５】比較例の電力用半導体装置の製造方法の第１８工程を概略的に示す部分断面図である。
【図４６】比較例の電力用半導体装置の製造方法の第１９工程を概略的に示す部分断面図である。
【図４７】比較例の電力用半導体装置の製造方法の第２０工程を概略的に示す部分断面図である。
【図４８】本発明の実施の形態１における第１の変形例の電力用半導体装置の製造方法の一工程を概略的に示す部分断面図である。
【図４９】本発明の実施の形態１における第２の変形例の電力用半導体装置の構成を概略的に示す部分断面図である。
【図５０】本発明の実施の形態２における電力用半導体装置の構成を概略的に示す部分断面図である。
【図５１】本発明の実施の形態３における電力用半導体装置の構成を概略的に示す部分断面図である。
【図５２】本発明の実施の形態３における電力用半導体装置の製造方法のフローチャートである。
【図５３】図５２のｐベース形成のフローチャートである。
【図５４】本発明の実施の形態３における電力用半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図５５】本発明の実施の形態３における電力用半導体装置の製造方法の第２工程を概略的に示す部分断面図である。
【図５６】本発明の実施の形態３における電力用半導体装置の製造方法の第３工程を概略的に示す部分断面図である。
【図５７】本発明の実施の形態３における電力用半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
【図５８】本発明の実施の形態３における電力用半導体装置の製造方法の第５工程を概略的に示す部分断面図である。
【図５９】本発明の実施の形態３における電力用半導体装置の製造方法の第６工程を概略的に示す部分断面図である。
【図６０】本発明の実施の形態３における電力用半導体装置の製造方法の第７工程を概略的に示す部分断面図である。
【図６１】本発明の実施の形態３における電力用半導体装置の製造方法の第８工程を概略的に示す部分断面図である。
【図６２】本発明の実施の形態３における電力用半導体装置の製造方法の第９工程を概略的に示す部分断面図である。
【図６３】本発明の実施の形態３における電力用半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。
【図６４】本発明の実施の形態３における電力用半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。
【図６５】本発明の実施の形態３における電力用半導体装置の製造方法の第１２工程を概略的に示す部分断面図である。
【図６６】本発明の実施の形態３における電力用半導体装置の製造方法の第１３工程を概略的に示す部分断面図である。
【図６７】本発明の実施の形態３における電力用半導体装置の製造方法の第１４工程を概略的に示す部分断面図である。
【図６８】本発明の実施の形態３における電力用半導体装置の製造方法の第１５工程を概略的に示す部分断面図である。
【図６９】本発明の実施の形態３における電力用半導体装置の製造方法の第１６工程を概略的に示す部分断面図である。
【図７０】本発明の実施の形態３における電力用半導体装置の製造方法の第１７工程を概略的に示す部分断面図である。
【図７１】本発明の実施の形態３における電力用半導体装置の製造方法の第１８工程を概略的に示す部分断面図である。
【図７２】本発明の実施の形態３における電力用半導体装置の製造方法の第１９工程を概略的に示す部分断面図である。
【図７３】本発明の実施の形態３における電力用半導体装置の製造方法の第２０工程を概略的に示す部分断面図である。
【図７４】本発明の実施の形態３における電力用半導体装置の製造方法の第２１工程を概略的に示す部分断面図である。
【図７５】本発明の実施の形態３における電力用半導体装置の不純物プロファイルであって、イオン注入直後のもの（Ａ）、およびドライブイン後のもの（Ｂ）である。
【図７６】本発明の実施の形態３の第１の変形例における電力用半導体装置の不純物プロファイルであって、イオン注入直後のもの（Ａ）、およびドライブイン後のもの（Ｂ）である。
【図７７】本発明の実施の形態３における第２の変形例の電力用半導体装置の製造方法の一工程を概略的に示す部分断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の一実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、本実施の形態の電力用半導体装置Ｄ１は、トレンチゲート構造を有するｎチャネル型パワーＭＯＳＦＥＴである。この電力用半導体装置Ｄ１は、ｎ+層１と、ｎ層２と、ｐベース領域５と、ｐ+コンタクト領域６（高濃度領域）と、ｎ+ソース領域７と、ゲート酸化膜１１と、トレンチゲート１２と、酸化膜１３、１４と、ソース電極１７と、ドレイン電極１８とを有する。
【００１３】
ｎ+層１、ｎ層２およびｎ+ソース領域７は、ｎ型（第１導電型）半導体からなる。またｎ+層１およびｎ+ソース領域７の各々は、ｎ層２の不純物濃度に比して高い不純物濃度を有する。ｐベース領域５およびｐ+コンタクト領域６は、ｐ型（第１導電型と異なる第２導電型）半導体からなる。ソース電極１７は、酸化膜１４を貫通するように形成されたソースコンタクト１６において、ｐ+コンタクト領域６およびｎ+ソース領域７の各々と接するように設けられている。ドレイン電極１８はｎ+層１の裏面（図１における下面）上に設けられている。
【００１４】
次に電力用半導体装置Ｄ１の製造方法について説明する。
図４を参照して、まず、上面（一方主面）および裏面（他方主面）を有するウエハＷＦ１（半導体基板）が準備される（図２：ステップＳ１１）。ウエハＷＦ１は、ｎ+層１と、ｎ層２（第１の層）とを有する。ｎ+層１は、高濃度のｎ型（第１導電型）半導体からなる。ｎ層２は、ｎ+層１の濃度に比して低い濃度を有するｎ型半導体からなる。ｎ層２は、ウエハＷＦ１の上面側に配置されている。たとえばウエハＷＦ１は、ｎ+層１としてのシリコン基板の上に、シリコンのエピタキシャル成長を行なうことによって形成されている。
【００１５】
次にマスク層として、複数の開口部を有する酸化膜３（図８）が形成される（図２：ステップＳ１２）。具体的には、以下の工程が行なわれる。
【００１６】
図５を参照して、ｎ層２の上に酸化膜３が形成される。酸化膜３の膜厚は、たとえば０．５μｍである。
【００１７】
図６を参照して、酸化膜３上に写真製版法によって第１レジストパターンＲ１１が形成される。第１レジストパターンＲ１１は複数の開口部を有する。この複数の開口部は、一の方向（図６の横方向）においてセルサイズＣＳ１に等しい周期（一の周期）で設けられ、かつ各開口部は上記一の方向において開口幅ＯＷ１を有する。たとえば、セルサイズＣＳ１は５μｍであり、開口幅ＯＷ１は２μｍである。
【００１８】
図７および図８を参照して、第１レジストパターンＲ１１をマスクとして酸化膜３がエッチングされる。次に第１レジストパターンＲ１１が除去される。
【００１９】
上記の図５〜図８の工程によって酸化膜３からなるマスク層が形成される。よってマスク層のパターンは、第１レジストパターンＲ１１のパターンに対応している。
【００２０】
図９を参照して、次に酸化膜３からなるマスク層を用いて、ｐ型（第２導電型）の導電型を付与するための不純物としてボロン（Ｂ）イオンが注入される。
【００２１】
図１０を参照して、注入されたボロンがドライブインによって拡散される。これにより、ｎ層２上であって、かつ平面視における酸化膜３の開口部およびその近傍の位置に、ｐベース領域５（第２の層）が形成される（図２：ステップＳ１３）。
【００２２】
このｐベース領域５の形成の際、ｎ層２の上であって、かつ酸化膜３に覆われた領域に、酸化膜３の複数の開口部のうち互いに隣り合う１対の開口部の各々からボロンが拡散される。これにより、ｎ層２上であって、かつ平面視において互いに隣り合うｐベース領域５の間の領域に、ｐ+コンタクト領域６が形成される。ｐ+コンタクト領域６は、ｐベース領域５と異なり、ドライブインにおいて両側（図１０の左右側）からボロンの拡散を受ける領域（二重拡散領域）である。このため表面側（図１０の上面側）において、ｐ＋コンタクト領域６（高濃度領域）のボロン濃度（不純物濃度）は、ｐベース領域５（第２の層）のボロン濃度に比して高くなる。
【００２３】
たとえば、ｐベース領域５の表面濃度は１×１０17〜５×１０17ｃｍ-3であり、拡散深さＤＤは３μｍである。またｐ+コンタクト領域６の拡散深さは、たとえば２μｍである。
【００２４】
図１１を参照して、次に酸化膜３からなるマスク層を用いて、ｎ型の導電型を付与するための不純物として砒素（Ａｓ）イオンが注入される。
【００２５】
図１２を参照して、注入された砒素がドライブインによって拡散される。これにより、ｐベース領域５上であって、かつ平面視における酸化膜３の開口部およびその近傍の位置に、ｎ+ソース領域７が形成される（図２：ステップＳ１４）。たとえば、ｎ+ソース領域７の表面濃度は１×１０19〜１×１０20ｃｍ-3であり、拡散深さは０．５μｍである。
【００２６】
次にトレンチゲート１２（図１）が形成される（図２：ステップＳ１５）。具体的には、以下の工程が行なわれる。
【００２７】
図１３および図１４を参照して、まずＣＶＤ(Chemical Vapor Deposition)法によって上面全体の上に酸化膜８が形成される。次に酸化膜８が異方性ドライエッチングによってエッチバックされる。これにより酸化膜８のうち酸化膜３の側壁上の部分が選択的に残されることで、側壁酸化膜９（側壁膜）が形成される（図３：ステップＳ１５ａ）。側壁酸化膜９は酸化膜３の開口部を、枠付けすることによって狭めている。側壁酸化膜９によって狭められた開口部の幅は、たとえば１μｍである。
【００２８】
図１５および図１６を参照して、酸化膜３および側壁酸化膜９からなるエッチングマスクを用いて、ｎ+ソース領域７およびｐベース領域５を貫通してｎ層２に至るトレンチ１０が形成される（図３：ステップＳ１５ｂ）。トレンチ１０の深さは、たとえば３．５μｍである。
【００２９】
次に酸化膜３および側壁酸化膜９が除去される。
図１７を参照して、全面にゲート酸化膜１１が堆積される。これによりトレンチ１０の側壁を覆うゲート酸化膜１１が形成される（図３：ステップＳ１５ｃ）。ゲート酸化膜１１の膜厚は、たとえば０．１μｍである。
【００３０】
図１８を参照して、導電性のポリシリコン膜が全面に堆積され、続いてこのポリシリコン膜がエッチバックされる。これによりトレンチ１０の内部のみにポリシリコン膜が残されることで、ゲート酸化膜１１上に、トレンチ１０を充填するトレンチゲート１２が形成される（図３：ステップＳ１５ｄ）。
【００３１】
図１９を参照して、トレンチゲート１２を絶縁するために、酸化膜１３が形成され、さらに上面全体にゲート電極を絶縁するための酸化膜１４が形成される。酸化膜１４の膜厚は、たとえば１μｍである。
【００３２】
図２０および図２１を参照して、酸化膜１４上に写真製版法によって第２レジストパターンＲ１２が形成される。第２レジストパターンＲ１２は、ソースコンタクト１６（図１）に対応する開口部を有する。
【００３３】
次に第２レジストパターンＲ１２をマスクとして用いて酸化膜１４をエッチングすることにより、ソースコンタクト１６が形成される。ソースコンタクト１６の幅は、たとえば２．５μｍである。
【００３４】
図２２を参照して、ソース電極１７が形成される（図２：ステップＳ１６）。ソース電極１７の材料は、たとえばアルミニウムまたはアルミニウムシリコンである。ソース電極１７の膜厚は任意に設定することができる。より具体的には、たとえば、ソース電極１７の材料はシリコンが１％添加されたアルミニウムであり、ソース電極１７の膜厚は３．６μｍである。
【００３５】
再び図１を参照して、ｎ+層１の裏面（図１における下面）上にドレイン電極１８が形成される（図２：ステップＳ１７）。これにより電力用半導体装置Ｄ１が得られる。
【００３６】
なお上記においては説明されていないが、ウエハの洗浄工程、ボロン注入時のマスク酸化形成工程、トレンチゲートへの電気的接続のためのゲート電極の形成工程、ソース電極の形成後のオーバーコーティング膜の形成工程、バリアメタルの形成工程、および半導体基板の裏面研削工程が行なわれてもよい。
【００３７】
次に比較例の電力用半導体装置ＤＺ（図４７）の製造方法について説明する。
図２８を参照して、ｎ+層１０１およびｎ層１０２を有するウエハが準備される(図２３：ステップＳ９１）。このウエハは、ウエハＷＦ１（図４）と同様である。
【００３８】
次に、ｐベース領域１０３（図４７）が形成される（図２３：ステップＳ９２）。具体的には、以下の工程が行なわれる。
【００３９】
図２９および図３０を参照して、まずトランジスタが形成される領域を露出し、それ以外の領域（終端領域）を覆うレジストパターン（図示せず）が、写真製版によって形成される（図２４：ステップＳ９２ａ）。このレジストパターンからなるマスク層を用いてボロン（Ｂ）イオンが注入される（図２４：ステップＳ９２ｂ）。このレジストパターンが除去された後、注入されたボロンがドライブインによって拡散される（図２４：ステップＳ９２ｃ）。これにより、ｎ層１０２上にｐベース領域１０３が形成される。
【００４０】
次にｎ+ソース領域１０５（図４７）が形成される（図２３：ステップＳ９３）。具体的には、以下の工程が行なわれる。
【００４１】
図３１〜図３３を参照して、ｐベース領域１０３上にレジストパターンＲ９１が写真製版法によって形成される（図２５：ステップＳ９３ａ）。レジストパターンＲ９１からなるマスク層を用いて、砒素（Ａｓ）イオンが注入される（図２５：ステップＳ９３ｂ）。レジストパターンＲ９１が除去された後、注入された砒素がドライブインによって拡散される（図２５：ステップＳ９３ｃ）。これによりｎ+ソース領域１０５が形成される。
【００４２】
次にｐ+コンタクト領域１０７（図４７）が形成される（図２３：ステップＳ９４）。具体的には、以下の工程が行なわれる。
【００４３】
図３４〜図３６を参照して、ｎ+ソース領域１０５上にレジストパターンＲ９２が写真製版法によって形成される（図２６：ステップＳ９４ａ）。レジストパターンＲ９２からなるマスク層を用いて、ボロン（Ｂ）イオンが注入される（図２６：ステップＳ９４ｂ）。レジストパターンＲ９２が除去された後、注入されたボロンがドライブインによって拡散される（図２６：ステップＳ９４ｃ）。これによりｐ+コンタクト領域１０７が形成される。
【００４４】
次にトレンチゲート１１１（図４７）が形成される（図２３：ステップＳ９５）。具体的には、以下の工程が行なわれる。
【００４５】
図３７〜図４２を参照して、上面前面を覆う酸化膜１０８が形成される（図２７：ステップＳ９５ａ）。酸化膜１０８上にのレジストパターンＲ９３が写真製版法によって形成される（図２７：ステップＳ９５ｂ）。レジストパターンＲ９３をマスクとして用いて酸化膜１０８がエッチングされる（図２７：ステップＳ９５ｃ）。このエッチングによって酸化膜１０８がパターニングされる。次にこのパターニングされた酸化膜１０８をエッチングマスクに用いてシリコンエッチングが行なわれることによって、トレンチ１０９が形成される（図２７：ステップＳ９５ｄ）。酸化膜１０８が除去された後、ゲート酸化膜１１０が形成される（図２７：ステップＳ９５ｅ）。次に導電性のポリシリコン膜が全面に堆積され、続いてこのポリシリコン膜がエッチバックされる。これによりトレンチ１０９の内部のみにポリシリコン膜が残されることで、ゲート酸化膜１１０上に、トレンチ１０９を充填するトレンチゲート１１１が形成される（図２７：ステップＳ９５ｆ）。
【００４６】
次にソース電極１１３（図４７）が形成される（図２３：ステップＳ９６）具体的には、以下の工程が行なわれる。
【００４７】
図４３〜図４６を参照して、上面全体に酸化膜１１３が形成される。酸化膜１１３上にソースコンタクト１１５（図４７）に対応する開口部を有するレジストパターンＲ９４が写真製版法によって形成される。次にレジストパターンＲ９４をマスクとして用いて酸化膜１１３をエッチングすることにより、ソースコンタクト１１５が形成される。次にソース電極１１６が形成される。
【００４８】
図４７を参照して、ｎ+層１０１の裏面（図４７における下面）上にドレイン電極１１７が形成される（図２３：ステップＳ９７）。これにより比較例の電力用半導体装置ＤＺが得られる。
【００４９】
上記比較例においては、ステップＳ９２ａ（図２４）に対応する写真製版と、レジストパターンＲ９１〜Ｒ９４に対応する写真製版との、計５回の写真製版工程が少なくとも行なわれる。これに対して本実施によれば、第１レジストパターンＲ１１（図６）および第２レジストパターンＲ１２（図２０）に対応する２回の写真製版工程が行なわれればよい。すなわち本実施の形態によれば写真製版工程の回数を３回分だけ少なくすることができるので、電力用半導体装置の製造方法が簡素化される。
【００５０】
また上記比較例においては、レジストパターンＲ９１〜Ｒ９３の間での重ね合わせ誤差を十分に低くするために、高精度の写真製版を行なう必要がある。これに対して本実施の形態によれば、第１レジストパターンＲ１１によって形成されたパターンに基づいて、ｐ+コンタクト領域６、ｎ+ソース領域７およびトレンチ１０を形成する工程がセルフアラインで行なわれる。よって本実施の形態によれば写真製版工程において高精度の重ね合わせを行なう必要がないので、電力用半導体装置の製造方法が簡素化される。
【００５１】
また上記比較例においては、ｐ+コンタクト領域１０７を形成するための独立した工程（図２３：ステップＳ９４）が必要である。これに対して本実施の形態によれば、ｐベース領域５を形成する工程（図２：ステップＳ１３）に付随してｐ+コンタクト領域６が形成されるので、電力用半導体装置の製造方法が簡素化される。
【００５２】
なお本実施の形態においてはステップＳ１５ａ（図３）に対応して側壁酸化膜９（図１４）が形成されたが、さらなる製造方法の簡素化のために側壁酸化膜９の形成が省略されてもよい。この場合、エッチングマスクは側壁酸化膜９（図１４）を含まないので、このエッチングマスクによって形成されるトレンチ１０Ｖ（図４８）は、トレンチ１０（図１５）に比して幅広になる。
【００５３】
また本実施の形態の電力用半導体装置Ｄ１（図１）はｐ+コンタクト領域６を有する。ｐ＋コンタクト領域６にｐ型を付与するためのボロン濃度は、表面側（図１０の上面側）においてｐベース領域５のボロン濃度よりも高い。このように高いボロン濃度を有するｐ＋コンタクト領域６の表面側の部分がソース電極１７（図１）と接触することにより、ソース電極１７をよりオーミックに接続することができる。このｐ+コンタクト領域６をより確実に形成するための設計寸法規定について、以下に説明する。
【００５４】
図４９を参照して、本実施の形態の電力用半導体装置Ｄ１の変形例である電力用半導体装置Ｄ１Ｖは、本実施の形態のセルサイズＣＳ１（図６）の代わりに、セルサイズＣＳｍを有する。セルサイズＣＳｍは、ｐベース領域５の拡散深さの０．８倍の２倍、すなわちｐベース領域５の拡散深さの１．６倍と、開口幅ＯＷ１（図６）との和に等しい。たとえば、開口幅ＯＷ１が３μｍであり、ｐベース領域５の拡散深さが３μｍである場合、セルサイズＣＳｍは約８μｍとなる。
【００５５】
上記のセルサイズＣＳｍによれば、隣り合うｐベース領域５が接点Ｅ６において接し、かつｐ+コンタクト領域６（図１）が形成されない。よってセルサイズＣＳ１をセルサイズＣＳｍよりも小さくすることで、ｐ+コンタクト領域６がより確実に形成される。
【００５６】
（実施の形態２）
図５０を参照して、本実施の形態の電力用半導体装置Ｄ１Ｉは、トレンチゲート構造を有するＩＧＢＴであり、電力用半導体装置Ｄ１（図１）におけるドレイン電極１８とｎ+層１との間にｐ+半導体領域６３を有する。ｐ+半導体領域６３は、ｐ型を有し、ＩＧＢＴのコレクタ層として設けられている。またソース電極１７、ドレイン電極１８およびｎ+ソース領域７のそれぞれは、本実施の形態においては、エミッタ電極、コレクタ電極およびｎ+エミッタ領域として機能するものである。
【００５７】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５８】
この電力用半導体装置Ｄ１Ｉは、上述した実施の形態１の製造方法に対して、ドレイン電極１８を形成する前にウエハＷＦ１（図４）の裏面（他方主面）上にｐ+半導体領域６３を形成する工程を付加することによって得られる。
【００５９】
あるいは電力用半導体装置Ｄ１Ｉは、上述した実施の形態１の製造方法において、ウエハＷＦ１（図４）の代わりに、ｐ+半導体領域６３と、ｎ+層１と、ｎ層２とが順に積層されたウエハ（半導体基板）を用いることによっても得られる。すなわち電力用半導体装置Ｄ１Ｉは、ウエハＷＦ１（図４）の代わりに、上面（一方主面）側にｎ層２が配置され、裏面（他方主面）側にｐ+半導体領域６３が配置され、ｎ+層１とｐ+半導体領域６３との間にｎ+層１が配置されたウエハを用いることによっても得られる。このようなウエハは、たとえばｐ+半導体領域６３としてのシリコン基板上におけるシリコンのエピタキシャル成長によってｎ+層１およびｎ層２を形成することで得られる。
【００６０】
本実施の形態によれば、電力用半導体装置がＩＧＢＴである場合に、実施の形態１と同様の効果が得られる。
【００６１】
（実施の形態３）
図５１を参照して、本実施の形態の電力用半導体装置Ｄ２は、トレンチゲート構造を有するキャリア蓄積型ＩＧＢＴである。この電力用半導体装置Ｄ２は、ｐ+半導体領域３１と、ｎ+層３２と、ｎ層３３と、ｎ+キャリア蓄積層３６と、ｐベース領域３７と、ｐ+コンタクト領域３８（高濃度領域）と、ｎ+エミッタ領域３９と、ゲート酸化膜４３（ゲート絶縁膜）と、トレンチゲート４４と、酸化膜４５、４６と、エミッタ電極４９と、コレクタ電極５０とを有する。
【００６２】
ｎ+層３２、ｎ層３３、ｎ+キャリア蓄積層３６およびｎ+エミッタ領域３９は、ｎ型（第１導電型）半導体からなる。またｎ+層３２、ｎ+キャリア蓄積層３６およびｎ+エミッタ領域３９の各々は、ｎ層３３の不純物濃度に比して高い不純物濃度を有する。
【００６３】
ｐベース領域３７およびｐ+コンタクト領域３８は、ｐ型（第１導電型と異なる第２導電型）半導体からなる。ｐ+コンタクト領域３８の不純物濃度は、上面側（エミッタ電極４９に面する側）において、ｐベース領域３７の不純物濃度よりも高い。
【００６４】
エミッタ電極４９は、酸化膜４６を貫通するように形成されたエミッタコンタクト４８において、ｐ+コンタクト領域３８およびｎ+エミッタ領域３９の各々と接するように設けられている。コレクタ電極５０はｐ+半導体領域３１の裏面（図５１における下面）上に設けられている。
【００６５】
次に電力用半導体装置Ｄ２の製造方法について説明する。
図５４を参照して、まず、上面（一方主面）および裏面（他方主面）を有するウエハＷＦ２（半導体基板）が準備される（図５２：ステップＳ２１）。ウエハＷＦ２は、ｐ+半導体領域３１と、ｎ+層３２と、ｎ層３３（第１の層）とを有する。ｐ+半導体領域３１は、高濃度のｐ型半導体からなる。ｎ層３３は、ｎ+層３２の濃度に比して低い濃度を有するｎ型半導体からなる。ｎ層３３およびｐ+半導体領域３１のそれぞれは、ウエハＷＦ２の上面側および下面側に配置されている。たとえばウエハＷＦ２は、ｐ+半導体領域３１としてのシリコン基板上におけるシリコンのエピタキシャル成長によって形成されている。
【００６６】
次にマスク層として、複数の開口部を有する酸化膜３４（図５７）が形成される（図５２：ステップＳ２２）。具体的には、以下の工程が行なわれる。
【００６７】
図５５を参照して、ｎ層３３の上に酸化膜３４が形成される。酸化膜３４の膜厚は、たとえば０．５μｍである。
【００６８】
図５６を参照して、酸化膜３４上に写真製版法によって第１レジストパターンＲ２１が形成される。第１レジストパターンＲ２１は複数の開口部を有する。この複数の開口部は、一の方向（図５６の横方向）においてセルサイズＣＳ２に等しい周期（一の周期）で設けられ、かつ各開口部は上記一の方向において開口幅ＯＷ２を有する。たとえば、セルサイズＣＳ２は１０μｍであり、開口幅ＯＷ２は２μｍである。また第１レジストパターンＲ２１の膜厚は、たとえば１μｍである。
【００６９】
図５７を参照して、第１レジストパターンＲ２１をマスクとして酸化膜３４がエッチングされる。
【００７０】
上記の図５５〜図５７の工程によって、酸化膜３４を含むマスク層が形成される。よってマスク層のパターンは、第１レジストパターンＲ２１のパターンに対応している。
【００７１】
次にｎ+キャリア蓄積層３６が形成される（図５２：ステップＳ２３）。具体的には、以下の工程が行なわれる。
【００７２】
図５８を参照して、酸化膜３４を含むマスク層を用いて、ｎ型の導電型を付与するための不純物としてリン（Ｐ）イオンが注入される（図５３：ステップＳ２３ａ）。このイオン注入における加速エネルギーは、たとえば１５０ｋｅＶである。次に第１レジストパターンＲ２１が除去される。
【００７３】
図５９および図６０を参照して、注入されたリンからなる不純物ＩＰが、ドライブインによって拡散される（図５３：ステップＳ２３ｂ）。
【００７４】
上記の図５８〜図６０の工程によってｎ層３３の上にｎ+キャリア蓄積層３６が形成される。たとえば、ｎ+キャリア蓄積層３６の表面濃度は１×１０15ｃｍ-3であり、拡散深さＤＤは５μｍである。
【００７５】
図６１を参照して、次に酸化膜３４からなるマスク層を用いて、ｐ型の導電型を付与するための不純物としてボロン（Ｂ）イオンが注入される。
【００７６】
図６２を参照して、注入されたボロンがドライブインによって拡散される。これにより、ｎ+キャリア蓄積層３６を介したｎ層３３上であって、かつ平面視における酸化膜３４の開口部およびその近傍の位置に、ｐベース領域３７（第２の層）が形成される（図５２：ステップＳ２４）。
【００７７】
このｐベース領域３７の形成の際、ｎ+キャリア蓄積層３６を介したｎ層３３の上であって、かつ酸化膜３４に覆われた領域に、酸化膜３４の複数の開口部のうち互いに隣り合う１対の開口部の各々からボロンが拡散される。これにより、ｎ+キャリア蓄積層３６を介したｎ層３３上であって、かつ平面視において互いに隣り合うｐベース領域３７の間の領域に、ｐ+コンタクト領域３８が形成される。ｐ+コンタクト領域３８は、ｐベース領域３７と異なり、ドライブインにおいて両側（図６２の左右側）からボロンの拡散を受ける領域（二重拡散領域）である。このため表面側（図６２の上面側）において、ｐ＋コンタクト領域３８（高濃度領域）のボロン濃度（不純物濃度）は、ｐベース領域３７（第２の層）のボロン濃度に比して高くなる。
【００７８】
たとえば、ｐベース領域３７の表面濃度は１×１０17〜５×１０17ｃｍ-3であり、拡散深さは３μｍである。またｐ+コンタクト領域３８の拡散深さは、たとえば２μｍである。
【００７９】
図６３を参照して、次に酸化膜３４からなるマスク層を用いて、ｎ型の導電型を付与するための不純物として砒素（Ａｓ）イオンが注入される。
【００８０】
図６４を参照して、注入された砒素がドライブインによって拡散される。これにより、ｐベース領域３７上であって、かつ平面視における酸化膜３４の開口部およびその近傍の位置に、ｎ+エミッタ領域３９が形成される（図５２：ステップＳ２５）。たとえば、ｎ+エミッタ領域３９の表面濃度は１×１０19〜１×１０20ｃｍ-3であり、拡散深さは０．５μｍである。
【００８１】
次にトレンチゲート１２（図５１）が形成される（図５２：ステップＳ２６）。具体的には、実施の形態１のステップＳ１５ａ〜Ｓ１５ｄ（図３）と同様に、以下の工程が行なわれる。
【００８２】
図６５および図６６を参照して、まずＣＶＤ法によって上面全体の上に酸化膜４０が形成される。次に酸化膜４０が異方性ドライエッチングによってエッチバックされる。これにより酸化膜４０のうち酸化膜３４の側壁上の部分が選択的に残されることで、側壁酸化膜４１（側壁膜）が形成される（図３：ステップＳ１５ａ）。側壁酸化膜４１は酸化膜３４の開口部を、枠付けすることによって狭めている。側壁酸化膜４１によって狭められた開口部の幅は、たとえば１μｍである。
【００８３】
図６７および図６８を参照して、酸化膜３４および側壁酸化膜４１からなるエッチングマスクを用いて、ｎ+エミッタ領域３９、ｐベース領域３７およびｎ+キャリア蓄積層３６を貫通してｎ層３３に至るトレンチ４２が形成される（図３：ステップＳ１５ｂ）。トレンチ４２の深さは、たとえば６μｍである。
【００８４】
次に酸化膜３４および側壁酸化膜４１が除去される。
図６９を参照して、全面にゲート酸化膜４３が堆積される。これによりトレンチ４２の側壁を覆うゲート酸化膜４３が形成される（図３：ステップＳ１５ｃ）。ゲート酸化膜４３の膜厚は、たとえば０．１μｍである。
【００８５】
図７０を参照して、導電性のポリシリコン膜が全面に堆積され、続いてこのポリシリコン膜がエッチバックされる。これによりトレンチ４２の内部のみにポリシリコン膜が残されることで、ゲート酸化膜４３上に、トレンチ４２を充填するトレンチゲート４４が形成される（図３：ステップＳ１５ｄ）。
【００８６】
図７１を参照して、トレンチゲート４４を絶縁するために、酸化膜１３が形成され、さらに上面全体にゲート電極を絶縁するための酸化膜４６が形成される。酸化膜４６の膜厚は、たとえば１μｍである。
【００８７】
図７２および図７３を参照して、酸化膜４６上に写真製版法によって第２レジストパターンＲ２２が形成される。第２レジストパターンＲ２２は、エミッタコンタクト４８（図５１）に対応する開口部を有する。
【００８８】
次に第２レジストパターンＲ２２をマスクとして用いて酸化膜４６をエッチングすることにより、エミッタコンタクト４８が形成される。エミッタコンタクト４８の幅は、たとえば８μｍである。
【００８９】
図７４を参照して、エミッタ電極４９が形成される（図５２：ステップＳ２７）。エミッタ電極４９の材料は、たとえばアルミニウムまたはアルミニウムシリコンである。エミッタ電極４９の膜厚は任意に設定することができる。より具体的には、たとえば、エミッタ電極４９の材料はシリコンが１％添加されたアルミニウムであり、エミッタ電極４９の膜厚は３．６μｍである。
【００９０】
再び図５１を参照して、ｐ+半導体領域３１の裏面（図５１における下面）上にコレクタ電極５０が形成される（図５２：ステップＳ２８）。これにより電力用半導体装置Ｄ２が得られる。
【００９１】
なお上記においては説明されていないが、ウエハの洗浄工程、ボロン注入時のマスク酸化形成工程、トレンチゲートへの電気的接続のためのゲート電極の形成工程、エミッタ電極の形成後のオーバーコーティング膜の形成工程、バリアメタルの形成工程、および半導体基板の裏面研削工程が行なわれてもよい。
【００９２】
本実施の形態によれば、電力用半導体装置がキャリア蓄積型ＩＧＢＴである場合に、実施の形態１と同様の効果が得られる。
【００９３】
なお本実施の形態におけるイオン注入工程は１５０ｋｅＶ程度の加速エネルギーを用いるため、図７５（Ａ）に示すように、リン（Ｐ）が比較的浅い領域に注入される。このため図７５（Ｂ）に示すように、ドライブイン後においても比較的浅い領域にリン（Ｐ）が残る。よってボロン（Ｂ）添加により形成されたｐベース領域３７に対してリン（Ｐ）によるカウンタードープの影響が強く生じる。
【００９４】
このカウンタードープによる影響を低減するために、イオン注入機の加速エネルギー条件がＭｅＶレベルとされてリン（Ｐ）が注入されてもよい。これにより、図７６（Ａ）に示すように、リン（Ｐ）が本実施の形態に比して深い領域に注入される。このため図７６（Ｂ）に示すように、ドライブイン後においてもより深い領域にリン（Ｐ）が集中するので、このカウンタードープの影響が低減される。この結果、トランジスタの閾値電圧の安定化が見込まれる。
【００９５】
また本実施の形態においてはステップＳ１５ａ（図３）に対応して側壁酸化膜４１（図６６）が形成されたが、さらなる製造方法の簡素化のために側壁酸化膜４１の形成が省略されてもよい。この場合、エッチングマスクは側壁酸化膜４１（図６６）を含まないので、このエッチングマスクによって形成されるトレンチ４２Ｖ（図７７）は、トレンチ４２（図６７）に比して幅広になる。
【００９６】
なお上記の各実施の形態の説明においては第１および第２導電型のそれぞれがｎ型およびｐ型であるが、本発明はこれに限定されるものではなく、第１および第２導電型のそれぞれがｐ型およびｎ型であってもよい。
【００９７】
また多層構造を有するウエハ（半導体基板）を形成する方法としてエピタキシャル成長による方法について説明したが、本発明はこれに限定されるものではなく、ウエハは、たとえばＦＺ(Floating Zone)法によって形成されてもよい。
【００９８】
また側壁酸化膜（側壁膜）が形成される前にｎ+ソース領域またはｎ+エミッタ領域（第３の層）が形成される方法について説明したが、本発明はこれに限定されるものではなく、側壁酸化膜（側壁膜）が形成された後にｎ+ソース領域またはｎ+エミッタ領域（第３の層）が形成されてもよい。
【００９９】
また電力用半導体装置がシリコンデバイスである場合について説明したが、本発明はこれに限定されるものではなく、たとえば、近年開発が進められ、高効率が期待されるシリコンカーバイドデバイスであってもよい。
【０１００】
今回開示された各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
【産業上の利用可能性】
【０１０１】
本発明は、トレンチゲートを有する電力用半導体装置の製造方法に特に有利に適用され得る。
【符号の説明】
【０１０２】
１  ｎ+層、２  ｎ層（第１の層）、３，８，１３，１４，３４，４０，４５，４６  酸化膜、５  ｐベース領域（第２の層）、６，３８  ｐ+コンタクト領域（高濃度領域）、７  ｎ+ソース領域、９，４１  側壁酸化膜（側壁膜）、１０，１０Ｖ，４２，４２Ｖ  トレンチ、１１，４３  ゲート酸化膜（ゲート絶縁膜）、１２，４４  トレンチゲート、１６  ソースコンタクト、１７  ソース電極、１８  ドレイン電極、３１  ｐ+半導体領域、３２  ｎ+層、３３  ｎ層、３６  ｎ+キャリア蓄積層、３７  ｐベース領域、３９  ｎ+エミッタ領域、４８  エミッタコンタクト、４９  エミッタ電極、５０  コレクタ電極、６３  ｐ+半導体領域、Ｄ１，Ｄ１Ｉ，Ｄ１Ｖ，Ｄ２  電力用半導体装置、ＩＰ  不純物、Ｒ１１，Ｒ２１  第１レジストパターン、Ｒ１２，Ｒ２２  第２レジストパターン、ＷＦ１，ＷＦ２  ウエハ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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