(57)【要約】【課題】特殊な工程や、保護抵抗の挿入なしに被保護回路を保護できる静電気保護素子を提供する。【解決手段】Ｐ型の半導体基板１と、半導体基板１に形成された、Ｎ型の第１不純物層３を備える。第１不純物層３内には、ゲートとして動作するＰ型の第２不純物層５を備える。第２不純物層５には、カソードとして動作するＮ型の第３不純物層６を備える。また、第２不純物層５から一定距離離間した第１不純物層３内には、Ｎ型の第４不純物層４を備える。第４不純物層４内には、アノードとして動作するＰ型の第５不純物層８と、Ｎ型の第６不純物層９とを備える。そして、本静電気保護素子は、第４不純物層４の不純物濃度が第１不純物層３の不純物濃度よりも高く、かつ第４不純物層４の底部が第２不純物層５の底部より深くなっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成される静電気保護素子において、
第１導電型の半導体基板と、
前記半導体基板に形成された、前記第１導電型とは反対導電型である第２導電型の第１不純物層と、
前記第１不純物層内に形成され、ゲートとして動作する第１導電型の第２不純物層と、
前記第２不純物層内に形成され、カソードとして動作する第２導電型の第３不純物層と、
前記第２不純物層から一定距離離間して前記第１不純物層内に形成された第２導電型の第４不純物層と、
前記第４不純物層内に形成され、アノードとして動作する第１導電型の第５不純物層と、
前記第４不純物層内に形成された第２導電型の第６不純物層と、
を備え、
前記第４不純物層の不純物濃度は前記第１不純物層の不純物濃度よりも高く、かつ前記第４不純物層の底部が前記第２不純物層の底部より深いことを特徴とする静電気保護素子。
【請求項２】
前記第５不純物層の不純物濃度は前記第４不純物層の不純物濃度よりも高い、請求項１記載の静電気保護素子。
【請求項３】
前記静電気保護素子は、入出力端子、電源端子および被保護回路を有する半導体装置に内蔵され、
前記第２不純物層および前記第３不純物層は、前記半導体装置の最低電位に共通接続され、前記第５不純物層および前記第６不純物層は、前記入出力端子と前記被保護回路との両方に共通接続、または前記電源端子と前記被保護回路との両方に共通接続された請求項１または２記載の静電気保護素子。
【請求項４】
前記第５不純物層および前記第６不純物層は、それぞれ独立に前記被保護回路に接続された請求項３記載の静電気保護素子。
【請求項５】
前記第１不純物層がエピタキシャル成長法によって形成された請求項１から３のいずれか１項に記載の静電気保護素子。
【請求項６】
前記第４不純物層の底部が前記第１不純物層の底部より深い、あるいは同一深さである、請求項１から３のいずれか１項に記載の静電気保護素子。
【請求項７】
前記静電気保護素子は、第２導電型のウェル層内に形成された高耐圧半導体素子と、第２導電型のウェル層内に形成された低耐圧半導体素子とを含む被保護回路を有する半導体装置に内蔵され、
前記高耐圧半導体素子が形成される第２導電型のウェル層および前記第１不純物層が同一の不純物プロファイルを有し、
前記低耐圧半導体素子が形成される第２導電型のウェル層および前記第４不純物層が同一の不純物プロファイルを有する、請求項１から３のいずれか１項に記載の静電気保護素子。
【請求項８】
前記被保護回路が、第１導電型の高濃度不純物層を含むコンタクト層を有する半導体素子と、第２導電型の高濃度不純物層を含むコンタクト層を有する半導体素子とを含み、
前記第１導電型のコンタクト層および前記第５不純物層が同一の不純物プロファイルを有し、
前記第２導電型のコンタクト層、前記第３不純物層および前記第６不純物層が同一の不純物プロファイルを有する、請求項７記載の静電気保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に搭載される静電気保護素子に関し、特にサイリスタ構造を有する静電気保護素子に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置のパターンの微細化、高集積化に伴い、人体や機械等に帯電する静電気から半導体集積回路装置を保護する静電気保護素子にも微細化が求められている。静電気保護素子は半導体集積回路装置の入出力端子や電源端子に接続され、入出力端子や電源端子にサージが印加された場合に、当該サージによるサージ電流が保護対象の内部回路（被保護回路）に流入することを防止する。この種の静電気保護素子はＥＳＤ（Electro Static Discharge）保護素子とも呼称され、ＮＰＮバイポーラトランジスタや、サイリスタ構造が種々提案されている。
【０００３】
静電気保護素子が内部回路を構成する内部素子と同一の構成要素からなる場合、静電気保護素子は内部素子と同一の工程で同時に製造することができる。例えば、内部回路がＮＰＮバイポーラトランジスタ（以下、ＮＰＮトランジスタという。）を含む場合、ＮＰＮトランジスタが静電気保護素子として使用されることが多い。しかしながら、ＮＰＮトランジスタのスナップバック特性における、いわゆる維持電圧Ｖh（ベースオープン状態でのコレクタ−エミッタ接合降伏電圧（ＢＶＣＥＯ））が小さいため、内部回路に高耐圧半導体素子と低耐圧半導体素子とが含まれる場合には、維持電圧Ｖhが高耐圧半導体素子の耐圧よりも低くなりやすい。このため、ＮＰＮトランジスタは、高耐圧半導体素子の保護の用途にほとんど使用されることがなかった。
【０００４】
しかしながら、近年、維持電圧Ｖhを向上させたＮＰＮトランジスタの構造が提案され、高耐圧半導体素子の静電気保護にもＮＰＮトランジスタが使用されるようになっている。例えば、特許文献１は、コレクタコンタクト領域に深い高濃度Ｎ型拡散層を備えた静電気保護用ＮＰＮトランジスタの構造を開示している。図１０は、特許文献１に開示された半導体集積回路装置の静電気保護素子を示す断面図である。
【０００５】
図１０に示すように、当該静電気保護用ＮＰＮトランジスタは、Ｐ型半導体基板１０１上に形成された低濃度Ｎ型拡散層１０３（以下、Ｎ--型拡散層１０３という。）を備える。当該Ｎ--型拡散層１０３の表面部には、ＮＰＮトランジスタのベースとなるＰ型拡散層１０５が形成され、当該Ｐ型拡散層１０５の表面部にＮＰＮトランジスタのエミッタとなる高濃度Ｎ型拡散層１０６（以下、Ｎ++型拡散層１０６という。）が形成されている。また、Ｐ型拡散層１０５から横方向に所定距離離れたＮ--型拡散層１０３には、ＮＰＮトランジスタのコレクタ領域の一部を構成する高濃度Ｎ型拡散層１０４（以下、Ｎ+型拡散層１０４という。）が、Ｐ型拡散層１０５より深く、かつＰ型半導体基板１０１にまで到達する深さにわたって形成されている。
【０００６】
Ｎ--型拡散層１０３の周囲には、低濃度Ｐ型拡散層１０２（以下、Ｐ-型拡散層１０２という。）と、Ｐ-型拡散層１０２の表面部に形成された高濃度Ｐ型拡散層１１０とで構成されたＰ型分離層が設けられている。また、Ｐ型拡散層１０５のコンタクト領域およびＮ+型拡散層１０４のコンタクト領域には、それぞれ、オーミック接触のための高濃度Ｐ型拡散層１０７（以下、Ｐ+型拡散層１０７という。）および高濃度Ｎ型拡散層１０９（以下、Ｎ++型拡散層１０９という。）が形成されている。
【０００７】
以上の構成を有する静電気保護用ＮＰＮトランジスタは、図１０に示すように、ベースコンタクトであるＰ+型拡散層１０７とエミッタであるＮ++型拡散層１０６とがアルミ配線等でショートされ、ＧＮＤ（接地電位）等の最低電位に接続される。また、コレクタコンタクトであるＮ++型拡散層１０９は、半導体基板１０１上に形成されている、入出力端子１３０（以下、入出力ＰＡＤ１３０という。）および内部回路１４０にアルミ配線等で接続される。ここで、内部回路１４０は、上述の内部素子により構成された回路であり、半導体集積回路装置の機能を実現する保護対象回路である。
【０００８】
次に、以上の構成を有する静電気保護用ＮＰＮトランジスタを備える半導体集積回路装置に入出力ＰＡＤ１３０からプラスサージが印加された場合の現象について図１０、図１１を参照しながら説明する。図１１は、図１０に示す静電気保護用ＮＰＮトランジスタの電圧電流特性を示す図である。図１１において、横軸はコレクタ電位に対応し、縦軸はコレクタ電流に対応する。
【０００９】
入出力ＰＡＤ１３０にプラスサージが印加された場合、コレクタ電位の上昇に起因して、Ｐ型拡散層１０５とＮ--型拡散層１０３とにより構成されるコレクタ・ベース間のＰＮ接合において、特に、曲率が大きい領域でアバランシェブレークダウンが発生する（図１１  ＢＶＣＢＯ）。ブレークダウンが発生すると、ブレークダウンに起因してＰ型拡散層１０５中に電流が流れる。当該電流と、Ｐ型拡散層１０５自身の抵抗とによってＰ型拡散層１０５の電位（ベース電位）は上昇する。そして、上記プラスサージによりコレクタ電位がさらに上昇すると、ベース電位がＮＰＮトランジスタのオン電圧に到達し、ＮＰＮトランジスタがバイポーラ動作を開始する（図１１  トリガー点（Ｖtr，Ｉtr））。
【００１０】
ＮＰＮトランジスタがバイポーラ動作を開始すると、Ｎ++型拡散層１０６からＮ--型拡散層１０３へ大量の電子が注入される。図１０に示す構成では、Ｎ++型拡散層１０６直下のＮ--型拡散層１０３は不純物濃度が比較的低いため、Ｎ++型拡散層１０６から注入された電子がＮ--型拡散層１０３領域で過剰となる。この過剰な電子を中和させるため、Ｐ型拡散層１０５からホールが注入される。Ｎ++型拡散層１０６直下のＮ--型拡散層１０３領域は、ホールが注入されたことにより、あたかもベースであるかのように振る舞うようになる。このとき、Ｎ--型拡散層１０３は、Ｎ型層ではなくキャリア電荷に対して中性領域となるため、電流に対する実効的な抵抗成分が減少し、コレクタ電位が低下する。当該状態は、ＮＰＮトランジスタが飽和している状態である。その結果、コレクタ電位はトリガー電圧Ｖtrから、当該飽和状態でのＮＰＮトランジスタのエミッタ接地直流電流増幅率ｈFE（以下、単に電流増幅率ｈFEという。）に依存する値であるコレクタ・エミッタ間維持電圧Ｖhまで低下する。
【００１１】
また、このとき、上述のＮ--型拡散層１０３の中性領域はＰ型半導体基板１０１にまで到達し、Ｐ型半導体基板１０１領域の一部もＮ++型拡散層１０６直下のＮ--型拡散層１０３の領域と同様にベースとして動作する。したがって、見かけ上のベース幅が非常に広くなるためＮＰＮトランジスタの電流増幅率ｈFEが小さくなり、維持電圧Ｖhは高く保たれる。このようなベース領域の拡大は、静電気保護用ＮＰＮトランジスタでは、Ｐ型半導体基板１０１とＮ--型拡散層１０３との境界に、高不純物濃度のＮ型埋め込み拡散層が形成されないことに起因して発生する。
【００１２】
なお、静電気保護用ＮＰＮトランジスタの維持電圧Ｖhが内部回路１４０の動作耐圧ＶA（内部回路１４０を構成する内部素子が有効に動作する最大電圧あるいは最大定格で定義される電圧）より低い場合、半導体集積回路装置が通常動作しているときに瞬間的なノイズ等が入力されることによって静電気保護用ＮＰＮトランジスタがバイポーラ動作することになる。この場合、入出力パッド１３０から入力される信号が、内部回路１４０に入力されなくなり、半導体集積回路装置は正常に動作することができない。また、静電気保護用ＮＰＮトランジスタが電源端子に接続されている場合は、コレクタが内部回路１４０の動作電源電圧に固定され、電源からの過剰供給電流によって静電気保護用ＮＰＮトランジスタが破壊する。このため、静電気保護用ＮＰＮトランジスタの維持電圧Ｖhは内部回路１４０の動作耐圧ＶA以上であることが要求される。
【００１３】
コレクタ電位が維持電圧Ｖhまで低下した後、コレクタ電位は、コレクタ電流の増加に伴って維持電圧Ｖhから破壊電圧Ｖt2まで、コレクタＮ+型拡散層１０４に依存したコレクタ抵抗に応じて上昇し続ける（図１１に示すバイポーラ動作領域）。図１０に示す構成では、コレクタ領域のＮ+型拡散層１０４は不純物濃度が高いため、Ｎ+型拡散層１０４はＰ型拡散層１０５から注入されたホールでベース化することなくコレクタとして機能し続ける。そして、破壊電圧Ｖt2に達した後はＮＰＮトランジスタ内部の発熱で熱暴走し、熱破壊に至る（図１１  破壊点（Ｖt2，Ｉt2））。
【００１４】
以上のような動作をするＮＰＮトランジスタは、破壊電圧Ｖt2が内部回路１４０を構成する内部素子の不可逆な破壊電圧ＶB以下であり、かつ維持電圧Ｖhが動作耐圧ＶA以下にならないため、高耐圧半導体素子を保護する静電気保護素子として使用することができる。
【特許文献１】特開２００６−１２８２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、特許文献１が開示するＮ+型拡散層１０４は、基板表面から比較的深い位置にわたって形成されている。例えば、高耐圧ＭＯＳ（Metal Oxide Semiconductor）素子と低耐圧ＭＯＳ素子とが混載される半導体集積回路装置を形成するための製造プロセスにおいては、このような深い高濃度拡散層は、双方の素子を形成するためには使用されない。したがって、特許文献１が開示する構造を実現するためには、Ｎ+型拡散層１０４を形成するために、専用のフォトマスクを用いて拡散層を形成するという追加工程が必要であり、プロセスコストが高くなるという問題があった。
【００１６】
前記に鑑み、本発明は、特別な工程を追加することなく、高耐圧半導体素子を保護することができる静電気保護素子を提供することを目的とする。
【課題を解決するための手段】
【００１７】
前記の課題を解決するため、本発明は、以下の技術的手段を採用している。すなわち、本発明に係る静電気保護素子は、第１導電型の半導体基板と、当該半導体基板に形成された、第１導電型とは反対導電型である第２導電型の第１不純物層を備える。当該第１不純物層内には、ゲートとして動作する第１導電型の第２不純物層を備える。当該第２不純物層には、カソードとして動作する第２導電型の第３不純物層を備える。また、第２不純物層から一定距離離間した第１不純物層内には、第２導電型の第４不純物層を備える。当該第４不純物層内には、アノードとして動作する第１導電型の第５不純物層と、第２導電型の第６不純物層とを備える。そして、本静電気保護素子は、第４不純物層の不純物濃度が第１不純物層の不純物濃度よりも高く、かつ第４不純物層の底部が第２不純物層の底部より深くなっている。本発明において、第１導電型と第２導電型とは互いに反対の導電型である。すなわち、第１導電型がＰ型であれば第２導電型はＮ型であり、第１導電型がＮ型であれば第２導電型はＰ型である。
【００１８】
この静電気保護素子は、アノードとなる第１導電型の第５不純物層を備えているため、第２導電型の第４不純物層に過剰な電流が流れた際、その過剰なキャリアを打ち消す反対導電型のキャリアを第５不純物層から容易に供給することができる。このため、第４不純物層のベース化を促進することができ、静電気保護素子の動作電圧を内部素子の破壊電圧以下にすることができる。また、第１導電型と第２導電型の両方のキャリアが電流として作用するため、電流能力が高まり、保護素子の面積をより小さくすることができる。
【００１９】
上記静電気保護素子において、第５不純物層の不純物濃度は第４不純物層の不純物濃度よりも高いことが好ましい。
【００２０】
また、上記静電気保護素子は、入出力端子、電源端子および被保護回路を有する半導体装置に内蔵される場合、第２不純物層および第３不純物層は、半導体装置の最低電位に共通接続され、第５不純物層および第６不純物層は、入出力端子と被保護回路との両方、または電源端子と被保護回路との両方に共通接続されることが好ましい。また、この構成では、第５不純物層および第６不純物層は、それぞれ独立に被保護回路に接続されてもよい。
【００２１】
さらに、上記静電気保護素子は、第２導電型のウェル層内に形成された高耐圧半導体素子と、第２導電型のウェル層内に形成された低耐圧半導体素子とを含む被保護回路を有する半導体装置に内蔵される場合、高耐圧半導体素子が形成される第２導電型のウェル層および第１不純物層が同一の不純物プロファイルを有し、低耐圧半導体素子が形成される第２導電型のウェル層および第４不純物層が同一の不純物プロファイルを有することが好ましい。また、被保護回路が、第１導電型の高濃度不純物層を含むコンタクト層を有する半導体素子と、第２導電型の高濃度不純物層を含むコンタクト層を有する半導体素子とを含む場合、第１導電型のコンタクト層および第５不純物層が同一の不純物プロファイルを有し、第２導電型のコンタクト層、第３不純物層および第６不純物層が同一の不純物プロファイルを有することが好ましい。ここで、不純物プロファイルとは、不純物層の深さ方向の不純物濃度分布を指す。また、同一の不純物プロファイルは、実質的な同一を含む。すなわち、同一の不純物導入工程で同時に形成された各不純物層の不純物プロファイルは同一である。
【００２２】
なお、第１不純物層は、エピタキシャル成長法によって形成することができる。また、第４不純物層の底部は第１不純物層の底部より深い、あるいは同一深さであることが好ましい。
【発明の効果】
【００２３】
本発明によれば、従来技術のような特別な工程を使用した不純物層の形成や、内部素子に接続する保護抵抗の挿入等を行うことなく内部素子を保護することができ、かつ占有面積がより小さい静電気保護素子を提供することができる。
【発明を実施するための最良の形態】
【００２４】
以下本発明の実施形態に係る静電気保護素子について、図面を参照しながら説明する。以下の実施形態では、Ｐ型の半導体基板上に、静電気保護素子を含む半導体集積回路装置を形成する事例により本発明を具体化している。なお、以下の実施形態における各不純物領域の導電型を反対導電型とした場合でも、同様の効果を得ることができる。
【００２５】
図１は本発明に係る一実施形態の静電気保護素子を示す断面図であり、図２は当該静電気保護素子の動作を説明する電圧電流特性図である。また、図３は当該静電気保護素子の等価回路図であり、図４は等価回路と断面構造との対応を示す図である。さらに、図５および図６は当該静電気保護素子の動作を説明する断面図である。なお、図１、図３および図４から理解できるように、本実施形態の静電気保護素子はサイリスタ構造を有する。このため、以下では、サイリスタに固有の部分名称を用いて本実施形態の静電気保護素子を説明する。また、後述のように、本実施形態の静電気保護素子は、オン状態となるまでは、ＮＰＮトランジスタと同様の動作をするため、図１、図４〜図６では、サイリスタに固有の部分名称にＮＰＮトランジスタに固有の部分名称を併記している。
【００２６】
図１に示すように、本実施形態における静電気保護素子は、単結晶シリコン等からなるＰ型半導体基板１の表面部にＮ型の低濃度不純物領域からなる第１不純物層３（以下、Ｎ--型不純物層３という。）を備える。Ｎ--型不純物層３の表面部には、サイリスタのゲートとして機能する、Ｐ型の不純物領域からなる第２不純物層５（以下、Ｐ型不純物層５という。）が形成されている。当該Ｐ型不純物層５の表面部には、サイリスタのカソードとして機能する、Ｎ型の高濃度不純物領域からなる第３不純物層６（以下、Ｎ++型不純物層６という。）が形成されている。また、Ｐ型不純物層５の表面部には、Ｎ++型不純物層６と離間してＰ型の高濃度不純物領域からなる不純物層７（以下、Ｐ+型不純物層７という。）が形成されている。Ｐ+型不純物層７は、Ｐ型不純物層５と後述の金属電極とのオーミック接触を実現するコンタクト層として機能する。
【００２７】
Ｐ型不純物層５からから横方向（基板表面に沿う方向）に所定距離離れたＮ--型不純物層３には、Ｎ型の低濃度不純物領域からなる第４不純物層４（以下、Ｎ-型不純物層４という。）が形成されている。当該Ｎ-型不純物層４はＮ--型不純物層３よりも高い不純物濃度を有し、かつＮ-型不純物層４の底部（接合深さ）は、Ｐ型不純物層５の底部より深くなっている。当該Ｎ-型不純物層４の表面部には、サイリスタのアノードとして機能するＰ型の高濃度不純物領域からなる第５不純物層８（以下、Ｐ+型不純物層８という。）が形成されている。また、Ｐ+型不純物層８の形成領域とは異なるＮ-型不純物層４の表面部には、Ｎ型の高濃度不純物領域からなる第６不純物層９（以下、Ｎ++型不純物層９という。）が形成されている。Ｎ++型不純物層９は、Ｎ-型不純物層４と後述の金属電極とのオーミック接触を実現するコンタクト層として機能する。本構成では、Ｐ+型不純物層８とＮ++型不純物層９とが隣接して形成されている。
【００２８】
また、Ｎ--型不純物層３の周囲にはＰ型分離層が設けられている。本実施形態では、Ｐ型分離層は、Ｐ型の低濃度不純物領域からなる不純物層２（以下、Ｐ-型不純物層２という。）と、Ｐ-型不純物層２の表面部に形成されたＰ型の高濃度不純物領域からなる不純物層１０（以下、Ｐ+型不純物層１０という。）とで構成されている。また、上述のＮ++型不純物層６、Ｐ+型不純物層７、Ｐ+型不純物層８、Ｎ++型不純物層９上には各不純物層にオーミック接触する金属電極３１、３２、３３、３４がそれぞれ設けられている。当該金属電極３１〜３４は、Ｐ型半導体基板１上に形成された層間絶縁膜２０に形成された貫通孔内に設けられている。さらに、Ｐ型半導体基板１の表面には素子分離絶縁膜１１が形成されており、図１の例では、Ｐ型不純物層５、Ｐ+型不純物層７、Ｐ+型不純物層８、Ｎ++型不純物層９が、素子分離絶縁膜１１の間に露出している。
【００２９】
なお、本実施形態の静電気保護素子には、Ｎ型の高濃度不純物領域からなる埋め込み不純物層は形成されておらず、Ｎ--型不純物層３はＰ型半導体基板１に接する状態で形成されている。また、層間絶縁膜２０の上層には、他の配線層や他の層間絶縁膜が形成されているが、本発明に直接関連しないため、本実施形態での説明および図１での図示を省略する。
【００３０】
以上の構成を有する本実施形態の静電気保護素子は、Ｎ++型不純物層６とＮ++型不純物層９とを同一の不純物導入工程において同時に形成することができる。また、Ｐ+型不純物層７、Ｐ+型不純物層８およびＰ+型不純物層１０も、同一の不純物導入工程において同時に形成することができる。
【００３１】
特に、上記静電気保護素子を、高耐圧ＭＯＳ素子と低耐圧ＭＯＳ素子とが混載された半導体集積回路装置に組み込む場合、Ｎ--型不純物層３、Ｎ-型不純物層４、Ｎ++型不純物層６、Ｎ++型不純物層９、Ｐ+型不純物層７、Ｐ+型不純物層８およびＰ+型不純物層１０は、以下のように形成することができる。なお、高耐圧ＭＯＳ素子とは、例えば、液晶パネル等の駆動用半導体集積回路装置において、駆動用信号を出力する出力回路等に使用される比較的高い素子耐圧（例えば、２０Ｖ以上）を有する、ＭＯＳ型トランジスタ等のＭＯＳ素子である。また、低耐圧ＭＯＳ素子とは、例えば、液晶パネル等の駆動用半導体集積回路装置において、上記出力回路の動作を制御するロジック回路（ＣＭＯＳ回路）等に使用される比較的低い耐圧（例えば、１０Ｖ未満）を有するＭＯＳ型トランジスタ等のＭＯＳ素子である。
【００３２】
この場合、Ｎ--型不純物層３は、高耐圧ＭＯＳ素子用のＮ型ウェル層と同一の不純物導入工程において同時に形成することができる。また、Ｎ-型不純物層４は、低耐圧ＭＯＳ素子用Ｎ型ウェル層と同一の不純物導入工程において同時に形成することができる。Ｐ型不純物層５は２重拡散等により形成される高耐圧ＭＯＳ素子用のボディ層と同一の不純物導入工程において同時に形成することができる。さらに、Ｎ++型不純物層６およびＮ++型不純物層９は、ＮチャネルＭＯＳ素子のソース層、ドレイン層が備える高濃度不純物層を形成する不純物導入工程において同時に形成することができ、Ｐ+型不純物層７、Ｐ+型不純物層８およびＰ+型不純物層１０は、ＰチャネルＭＯＳ素子のソース層、ドレイン層が備える高濃度不純物層を形成する不純物導入工程において同時に形成することができる。したがって、本実施形態の静電気保護素子は、Ｎ-型不純物層４を形成するための特別な工程を追加する必要がなく、高耐圧ＭＯＳ素子と低耐圧ＭＯＳ素子とを形成する一連の製造工程において製造可能である。なお、高耐圧半導体素子および低耐圧半導体素子としてＭＯＳ素子を例示したが、高耐圧用のウェル層内に形成される高耐圧半導体素子と、低耐圧用のウェル層内に形成される低耐圧半導体素子であれば、ＭＯＳ素子に限らずバイポーラ素子等であってもよい。
【００３３】
上記静電気保護素子における各不純物層の不純物濃度は、例えば、以下のように設定することができる。Ｐ型半導体基板１は１．０×１０15／ｃｍ3程度、Ｎ--型不純物層３は１．０×１０15／ｃｍ3〜３．０×１０16／ｃｍ3程度、Ｐ型不純物層５は１．０×１０17／ｃｍ3〜２．０×１０18／ｃｍ3程度、Ｎ++型不純物層６は５．０×１０18／ｃｍ3〜５．０×１０20／ｃｍ3程度、Ｎ-型不純物層４はＮ--型不純物層３よりも高濃度かつ２．０×１０15／ｃｍ3〜１．０×１０17／ｃｍ3程度、Ｐ+型不純物層７は１．０×１０19／ｃｍ3〜５．０×１０20／ｃｍ3程度、Ｐ+型不純物層８は１．０×１０19／ｃｍ3〜５．０×１０20／ｃｍ3程度、Ｎ++型不純物層９は１．０×１０19／ｃｍ3〜５．０×１０20／ｃｍ3程度である。また、Ｐ-型不純物層２とＰ+型不純物層１０とで構成されたＰ型分離層は１．０×１０16／ｃｍ3程度以上の濃度であればよい。
【００３４】
上述のように、当該静電気保護素子はサイリスタ構造を有する。したがって、図１に示す構造は、図３に示すようにＮＰＮトランジスタ２１とＰＮＰトランジスタ２２とを組み合わせた回路と等価である。すなわち、図４に示すように、Ｎ++型不純物層６、Ｐ型不純物層５、Ｎ--型不純物層３、Ｎ-型不純物層４により構成されるＮＰＮトランジスタ２１とＰ型不純物層５、Ｎ--型不純物層３、Ｎ-型不純物層４、Ｐ+型不純物層８からなるＰＮＰトランジスタ２２において、Ｎ++型不純物層６とＰ型不純物層５とがＰ+型不純物層７を通じて短絡され、Ｐ+型不純物層８とＮ-型不純物層４とがＮ++型不純物層９を通じて短絡されている。
【００３５】
さて、以上の構造を有する静電気保護素子を半導体集積回路装置に組み込む場合、Ｐ+型不純物層７を通じてゲートとして機能するＰ型不純物層５に接続する金属電極３２と、カソードとして機能するＮ++型不純物層６に接続する金属電極３１とは、アルミ配線等によりＧＮＤ（接地電位）等の最低電位に共通接続される。また、アノードとして機能するＰ+型不純物層８に接続する金属電極３３とＮ++型不純物層９を通じてＮ-型不純物層４に接続する金属電極３４とは、アルミ配線等により共通接続され、さらに、半導体基板１上に形成された入出力端子３０（以下入出力ＰＡＤ３０という。）と内部回路４０の入出力部との両方に接続される。ここで、内部回路４０は、上述の高耐圧ＭＯＳ素子や低耐圧ＭＯＳ素子等の内部素子により構成された被保護回路であり、半導体集積回路装置の機能を実現する。なお、金属電極３３と金属電極３４とは、アルミ配線により一旦相互に接続され、その上でさらにアルミ配線により半導体基板１上に形成された電源端子と内部回路４０の電源印加部との両方に接続されてもよい。また、金属電極３３と金属電極３４とは、アルミ配線により相互に直接接続されることなく、金属電極３３と金属電極３４のそれぞれが別々に内部回路４０に接続されていてもよい。
【００３６】
次いで、以上の構造を有する静電気保護素子の動作を図２〜図４を用いて説明する。なお、図２において、横軸はアノード電位に対応し、縦軸はアノード電流に対応する。
【００３７】
入出力ＰＡＤ３０にプラスサージが印加された場合、アノードの電位上昇に起因して、Ｐ型不純物層５とＮ--型不純物層３とにより構成されるアノード・ゲート間のＰＮ接合において、曲率が大きい領域でアバランシェブレークダウンが発生する（図２  ＢＶＡＧ）。ブレークダウンが発生すると、ブレークダウンに起因する電流（アノード電流）が、Ｐ型不純物層５とＮ--型不純物層３のＰＮ接合を通じてＰ+型不純物層７まで到達する。当該電流とＰ型不純物層５自身の抵抗とによってＮ++型不純物層６（カソード）に隣接するＰ型不純物層５（ゲート）の電位は上昇する。
【００３８】
ブレークダウン発生後、上記プラスサージによりさらにアノード電位が上昇すると、Ｐ型不純物層５のＮ++型不純物層６に隣接する部分の電位が、Ｐ型不純物層５とＮ++型不純物層６とで構成されるＰＮ接合のオン電圧まで上昇し、静電気保護素子はバイポーラ動作を開始する（図２  第１トリガー点（Ｖtr1，Ｉtr1））。すなわち、図３および図４に示すゲート内蔵抵抗２５に流れる電流により、ＮＰＮトランジスタ２１がオン状態になる。本構成では、Ｐ+型不純物層８とＮ++型不純物層９とが短絡されているため、後述のように、Ｐ型不純物層５にさらに大きな電流が流れＰＮＰトランジスタ２２がオン状態になるまでは、当該静電気保護素子はＮ++型不純物層９、Ｎ-型不純物層４、Ｎ--型不純物層３をコレクタ、Ｐ型不純物層５をベース、Ｎ++型不純物層６をエミッタとするＮＰＮトランジスタ２１として動作する。
【００３９】
ＮＰＮトランジスタ２１がバイポーラ動作を開始し、急激にアノード電流が増加した状態を、特に図５を参照して説明する。この状態では、電子がＮ++型不純物層６からＰ型不純物層５を通過してＮ--型不純物層３に注入される。このとき、Ｎ++型不純物層６直下のＮ--型不純物層３（図５に示す領域Ａ１）では、Ｎ型不純物濃度が比較的低いため注入された電子が過剰となる。この過剰な電子を中和させるために、Ｐ型不純物層５からホールが注入され、Ｎ++型不純物層６直下のＮ--型不純物層３（領域Ａ１）は、あたかも前記したＮＰＮトランジスタ２１のベースであるかのように振る舞うようになる。このとき、Ｎ++型不純物層６直下のＮ--型不純物層３（領域Ａ１）は、Ｎ型層ではなくキャリア電荷に対して中性領域となる。そのため、Ｎ--型不純物層３を流れる電流に対する実効的な抵抗成分が減少し、アノード電位は、当該電流とＮ-型不純物層４、Ｎ++型不純物層９の抵抗成分に対応する電位まで低下する。その結果、アノード電位は第１トリガー点の電圧Ｖtr1から当該状態でのＮＰＮトランジスタ２１のエミッタ接地直流電流増幅率ｈFE（以下、電流増幅率ｈFEという。）に依存する値である維持電圧Ｖhまで低下する（図２参照。）。
【００４０】
また、上記中性領域がＰ型半導体基板１にまで到達すると、当該Ｐ型半導体基板１の領域も同様にＮＰＮトランジスタ２１のベースとして動作するようになる（図５の領域Ａ２）。したがって、ＮＰＮトランジスタ２１の見かけ上のベース幅が非常に大きくなり、ＮＰＮトランジスタ２１の電流増幅率ｈFEが小さくなる。すなわち、カソードからアノードにかけての見かけ上の抵抗が大きくなり、維持電圧Ｖhは高く保たれる。
【００４１】
なお、本構成では、Ｎ-型不純物層４の不純物濃度がＮ--型不純物層３の不純物濃度に比べて高濃度であり、Ｎ-型不純物層４の底部（接合深さ）がＰ型不純物層５の底部よりも深い。そのため、図５に示すように、電子はＮ++型不純物層６からＰ型半導体基板１に向かって一旦縦方向に流れ、その後、Ｎ-型不純物層４を通ってアノード側に流れる（図５に示す矢印）。仮に、Ｎ-型不純物層４の不純物濃度がＮ--型不純物層３と同程度の低濃度であれば、Ｎ-型不純物層４もＮ--型不純物層３とほぼ同時にベース化するため、電子はＰ型半導体基板１に到達するほど深い領域を流れることなく、Ｎ--型不純物層３およびＮ-型不純物層４の極表面付近を流れる。このようにＮ--型不純物層３およびＮ-型不純物層４の極表面を電流が流れる場合、Ｐ型不純物層５側に位置するＮ++型不純物層９のＰ型不純物層５側で電流集中が発生することになり、不可逆な破壊に至ることになる。
【００４２】
ＮＰＮトランジスタ２１がバイポーラ動作を開始した後、上記プラスサージによりさらにアノード電位が上昇すると、Ｎ-型不純物層４の抵抗（図３、図４に示すコレクタ内蔵抵抗２４）にしたがってアノード電流が増加する（図２  領域Ｘ）。このとき、一定以上の電流がＮ-型不純物層４に流れると、Ｎ型不純物濃度が比較的低いＮ-型不純物層４内の電子が過剰となる。Ｎ++型不純物層６から注入されＮ-型不純物層４に入った電子が過剰になると、当該電子を中和させるために、Ｐ+型不純物層８（アノード）からＮ-型不純物層４へホールが注入される。これにより、Ｎ-型不純物層４のベース化が促進されることになる。すなわち、Ｐ+型不純物層８の不純物濃度はＰ型半導体基板１に比べて高いため、Ｐ型半導体基板１のみからホールが注入される場合よりも短時間でＮ-型不純物層４の領域がベース化される。このベース化によりＮ-型不純物層４も、ＮＰＮトランジスタ２１のベースのように動作するようになる。このとき、Ｎ-型不純物層４の領域は、注入されたホールによってＮ型層ではなく中性領域となるため抵抗成分が減少する。したがって、アノード電位が低下する。図２において、第２トリガー点（Ｖtr2，Ｉtr2）は、このアノード電位の低下が開始する点である。また、図６は、Ｎ-型不純物層４の領域がベース化された状態を示す図であり、図６に示す領域Ｂがベース化したＮ-型不純物層４である。
【００４３】
上記プラスサージによりさらにアノード電位が上昇し、アノード電流がさらに流れると、Ｎ++型不純物層９と金属電極３４とのコンタクト部から、Ｐ+型不純物層８と金属電極３３とのコンタクト部までに存在する抵抗（図３、図４に示すアノード内蔵抵抗２３）に流れる電流により、Ｎ-型不純物層４の電位はＰＮＰトランジスタ２２がオン状態になる電圧に到達する。このように、ＰＮＰトランジスタ２２がオン状態になることで、ＮＰＮトランジスタ２１およびＰＮＰトランジスタ２２から構成されるサイリスタがオン状態になる。サイリスタがオン状態になると、サイリスタのオン抵抗にしたがって、アノード電圧およびアノード電流は上昇する（図２の領域Ｙ）。そして、破壊電圧Ｖt2に達した後は、静電気保護素子内部の発熱で熱暴走し、熱破壊に至る（図２  破壊点（Ｖt2、Ｉt2））。
【００４４】
以上説明した本実施形態の静電気保護素子が、半導体集積回路装置に対する静電気保護素子として機能するためには、維持電圧Ｖhが半導体集積回路装置の内部回路４０の動作耐圧ＶA以上であり、かつ、動作電圧（第２トリガー点の電圧Ｖtr2）が内部回路４０を構成する内部素子の不可逆な破壊電圧ＶB以下である必要がある。図７は、本実施形態の静電気保護素子の構造と、ブレークダウン電圧ＢＶＡＧ、第１トリガー点の電圧Ｖtr1、維持電圧Ｖhおよび動作電圧Ｖtr2との関係を説明するための図である。
【００４５】
図７に示すように、本実施形態の静電気保護素子の維持電圧Ｖhおよび動作電圧Ｖtr2は、Ｐ型不純物層５端部とＮ-型不純物層４端部との最短距離Ｃ、およびＰ+型不純物層８と金属電極３３との接触領域の端部とＮ++型不純物層９端部との最短距離Ｄに応じて設定することができる。すなわち、静電気保護素子の動作中に、Ｐ型不純物層５とＮ--型不純物層３とのＰＮ接合においてＮ-型不純物層４側に広がる空乏層幅は、距離Ｃの大きさに応じて変化する。例えば、距離Ｃを大きくすると、Ｐ型不純物層５とＮ-型不純物層４間の耐圧が大きくなる。この場合、図２に示す、ブレークダウン電圧ＢＶＡＧおよび第１トリガー点の電圧Ｖtr1は、高電圧側にシフトする。したがって、距離Ｃの大きさを変更することによりブレークダウン電圧ＢＶＡＧおよび第１トリガー点の電圧Ｖtr1を調整することができる。
【００４６】
また、上述のアノード内蔵抵抗２３は、距離Ｄの大きさに応じて変化する。例えば、距離Ｄを大きくすると、Ｐ+型不純物層８自体の抵抗（図３のアノード内蔵抵抗２３に相当する）が大きくなる。この場合、静電気保護素子の動作中において、Ｐ+型不純物層８と金属電極３３との接触領域から、Ｐ+型不純物層８の接合端部（Ｐ+型不純物層８とＮ++型不純物層９とのＰＮ接合）に至るまでの電圧降下が大きくなり、サイリスタをより早くオン状態にすることができる。すなわち、Ｎ-型不純物層４を早くホールで満たすことができ、第２トリガー点の電圧Ｖtr2（動作電圧）を下げることができる。
【００４７】
続いて、本実施形態の静電気保護素子が備えるＰ+型不純物層８の作用効果について、比較例を参照しつつ、より詳細に説明する。図８は、上述した本実施形態の静電気保護素子から、アノードを構成するＰ+型不純物層８を除去した静電気保護素子（以下、比較例という。）の構造を示す断面図である。また、図９は、当該比較例の電圧電流特性図である。本比較例においてＮ-型不純物層４は、例えば、内部回路４０として半導体基板上に形成される低耐圧ＰチャネルＭＯＳ型トランジスタのＮ型ウェル領域と同等の不純物濃度を有している。この比較例は、本発明に係る静電気保護素子が備えるＰ+型不純物層８を有していないため、ＮＰＮトランジスタとみなすことができる。このため、以下では、ＮＰＮトランジスタに固有の部分名称を用いて比較例を説明する。
【００４８】
図８に示す、比較例の入出力ＰＡＤ３０にプラスサージが印加された場合、コレクタの電位上昇に起因して、Ｐ型不純物層５およびＮ--型不純物層３により構成されるコレクタ・ベース間のＰＮ接合においてアバランシェブレークダウンが発生する（図９  ＢＶＣＢＯ）。ブレークダウンが発生すると、Ｐ型不純物層５に電流が流れ、エミッタとして機能するＮ++拡散層６およびＰ型不純物層５により構成されるＰＮ接合付近のＰ型不純物層５における電位（ベース電位）が上昇する。当該Ｐ型不純物層５の電位が、ＮＰＮトランジスタのオン電圧まで上昇すると、ＮＰＮトランジスタはバイポーラ動作を開始する（第１トリガー点（Ｖtr1，Ｉtr1））。
【００４９】
ＮＰＮトランジスタがバイポーラ動作を開始し、上記プラスサージによってさらに電流が増加すると、Ｎ++型不純物層６からＰ型不純物層５を通じてＮ--型拡散層３に注入された電子がＮ--型不純物層３内部で過剰となる。この過剰な電子を中和させるためＰ型不純物層５からＮ--型不純物層３にホールが注入される。そして、Ｎ++型不純物層６直下のＮ--型不純物層３は、ＮＰＮトランジスタのベースのように振る舞うようになる。このとき、Ｎ--型不純物層３はＮ型層ではなくキャリア電荷に対して中性領域となり、当該領域の実効的な抵抗成分が減少する。そして、Ｎ++型不純物層９の電位（コレクタ電位）が低下する。その結果、コレクタ電位は第１トリガー点の電位Ｖtr1から、当該状態でのＮＰＮトランジスタのエミッタ接地直流電流増幅率ｈFEに依存する値であるコレクタ・エミッタ間の維持電圧Ｖhまで低下する。このＮ--型不純物層３の中性領域は下層のＰ型半導体基板１まで到達し、Ｐ型半導体基板１の表面部もベースとして動作するようになる。このようにして見かけ上のベース幅が非常に広くなることでＮＰＮトランジスタの電流増幅率ｈFEはさらに小さくなり、維持電圧Ｖhを最小値としてコレクタ電圧は比較的高く保たれる（図９の領域Ｘ）。
【００５０】
この後、Ｎ-型不純物層４の抵抗にしたがって、さらに電流が流れ、第２トリガー点（Ｖtr2，Ｉtr2）に到達するとコレクタコンタクトであるＮ++型不純物層９下部のＮ-型不純物層４に過剰に注入された電子を打ち消すため、Ｐ型半導体基板１からＮ-型不純物層４にホールが注入される。これにより、この部分のＮ-型不純物層４もベースのように動作する。このとき、Ｎ-型不純物層４の領域はＮ型層ではなく中性領域となるため、コレクタ抵抗が減少し、コレクタ電位を下げる（図９の領域Ｙ）。第２のトリガー点の電圧Ｖtr2、すなわち動作電圧は、主に低濃度Ｎ-不純物層４中を流れる電流とその抵抗で決定される。当該比較例では、Ｎ-不純物層４の不純物濃度が小さく、抵抗が大きいため比較的大きな電圧降下が発生する。その後、さらに電流が増加するとＮＰＮトランジスタのコレクタ抵抗に従い、破壊電圧Ｖt2までコレクタ電位は上昇し続ける。そして、トランジスタ内部の発熱で熱暴走し、破壊に至る（図９  破壊点：（Ｖt2、Ｉt2））。
【００５１】
以上のよう比較例の静電気保護素子の動作は、図９に示すように、維持電圧Ｖhは内部回路を構成する内部素子の動作耐圧ＶA以下にならないが、動作電圧すなわち第２トリガー点の電圧Ｖtr2が内部素子の不可逆な破壊電圧ＶBを越えてしまう。したがって、そのままでは内部回路４０の保護素子として機能しない。そして、第２トリガー点の電圧Ｖtr2を内部素子の不可逆な破壊電圧ＶB以下とするためには、図８に示すように入出力ＰＡＤ３０と静電気保護素子のコレクタの接続点で内部回路４０の前段に保護抵抗５０を直列に挿入するという対策を講じなければならない。このように比較例の静電気保護素子では保護抵抗５０を直列に挿入する必要があるため、保護抵抗５０の分だけチップ面積が増大する。さらに、回路特性上保護抵抗５０を挿入できない回路構成では、内部回路４０を保護することは困難である。
【００５２】
これに対し、本実施形態の静電気保護素子では第２トリガー点の電圧Ｖtr2を破壊電圧ＶB以下にできるため保護抵抗５０を必要としない。したがって、保護抵抗５０を形成する追加工程も必要としない。
【００５３】
以上説明したように、本発明によるサイリスタ構造の静電気保護素子は、維持電圧Ｖhが内部回路を構成する内部素子の動作耐圧ＶA以上であり、動作電圧Ｖtrが内部素子の破壊電圧ＶB以下となるため、内部回路を構成する高耐圧半導体素子を保護することができる。また、同一半導体基板に搭載される半導体素子に必要とされる工程に加えて特別な工程を追加する必要もない。
【００５４】
また、サイリスタとして動作する領域（図２の領域Ｙ）では、電子とホールとの両方が動作電流に寄与する（キャリア電荷となる）。そのため、サージ保護動作に対して同等の電流能力を有する素子を、従来のＮＰＮトランジスタ構造の静電気保護素子に比べて小さい占有面積で形成することができる。したがって、高耐圧素子を保護する静電気保護素子の占有面積を小さくすることができる。
【００５５】
なお、以上で説明した実施形態は本発明の技術的範囲を制限するものではなく、既に記載したもの以外でも、本発明の技術的思想を逸脱しない範囲内で種々の変形や応用が可能である。例えば、上述のＮ--型不純物層３は低濃度の不純物領域であればよい。したがって、基板表面からの不純物導入によって深さ方向に濃度分布を有する不純物層ではなく、均一濃度のエピタキシャル成長で形成した不純物層であってもよい。また、上記実施形態では、Ｎ-型不純物層４の接合深さをＮ--型不純物層３の接合深さと同一にした事例を説明したが、前記第２不純物層５の接合深さよりも深くなっていればよい。バイポーラ動作したときに流れる電流経路をより深い領域に形成する観点では、Ｎ-型不純物層４の接合深さはＮ--型不純物層３の接合深さよりも深くなっていてもよい。この場合、破壊に対してより強い半導体集積回路の静電気保護素子を実現することができる。
【産業上の利用可能性】
【００５６】
本発明は、特殊な拡散層の形成や、保護抵抗の挿入なしに内部回路を保護することができる、占有面積が小さい静電気保護素子を提供することができ、静電気保護素子として有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態における静電気保護素子を構造示す断面図
【図２】本発明の一実施形態における静電気保護素子の電圧電流特性図
【図３】本発明の一実施形態における静電気保護素子の等価回路図
【図４】本発明の一実施形態における静電気保護素子の等価回路と構造との対応を示す断面図
【図５】本発明の一実施形態における静電気保護素子の動作状態を説明する断面図
【図６】本発明の一実施形態における静電気保護素子の動作状態を説明する断面図
【図７】本発明の一実施形態における静電気保護素子の特性調整を説明する断面図
【図８】本発明の比較例における静電気保護素子の構造を示す断面図
【図９】本発明の比較例における静電気保護素子の電圧電流特性図
【図１０】従来の静電気保護素子の構造を示す断面図
【図１１】従来の静電気保護素子の電圧電流特性図
【符号の説明】
【００５８】
１  Ｐ型シリコン基板（半導体基板）
２  Ｐ-型不純物層（Ｐ型分離層）
３  Ｎ--型不純物層（第１不純物層）
４  Ｎ-型不純物層（第４不純物層）
５  Ｐ型不純物層（第２不純物層、ゲート）
６  Ｎ++型不純物層（第３不純物層、カソード）
７  Ｐ+型不純物層（ゲートコンタクト）
８  Ｐ+型不純物層（第５不純物層、アノード）
９  Ｎ++型不純物層（第６不純物層）
１０  Ｐ+型不純物層（Ｐ型分離層）
１１  素子分離絶縁膜
２０  層間絶縁膜
２１  ＮＰＮトランジスタ
２２  ＰＮＰトランジスタ
２３  アノード内蔵抵抗
２４  コレクタ内蔵抵抗
２５  ゲート内蔵抵抗
３０  入出力ＰＡＤ（入出力端子）
３１、３２、３３、３４  金属電極
４０  内部回路（被保護回路）
５０  保護抵抗
１０１  Ｐ型半導体基板
１０２  Ｐ-型拡散層（Ｐ型分離層）
１０３  Ｎ--型拡散層
１０４  Ｎ+型拡散層（コレクタ）
１０５  Ｐ型拡散層（ベース）
１０６  Ｎ++型拡散層（エミッタ）
１０７  Ｐ+型拡散層（ベースコンタクト）
１０９  Ｎ++型拡散層（コレクタコンタクト）
１１０  高濃度Ｐ型拡散層（Ｐ型分離層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2010050328.tif 000011
【図１０】
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【図１１】
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