(57)【要約】      （修正有）【課題】チップ面積を増大させることなくメモリセルアレイ内の各領域毎に適切な参照電位を供給することを可能にした半導体記憶装置を提供する。【解決手段】メモリセルアレイ１は、セルトランジスタと強誘電体とを含むメモリセルを配列してなる。センスアンプ回路は、強誘電体キャパシタからビット線対を介して読み出される信号を検知増幅する。ダミーキャパシタは、参照電位を所定の基準電位に設定するため一端に第１のダミープレート電位を与えられ他端を前記ビット線対に接続可能に構成された第１ダミーキャパシタＤＣＣ１と、参照電位を基準電位から微調整するため一端に第２のダミープレート電位を与えられ他端をビット線対に接続可能に構成された第２ダミーキャパシタＤＣＣ２とを含む。【選択図】図２
2010033642.tif 000002
【特許請求の範囲】
【請求項１】
セルトランジスタと強誘電体キャパシタとを含むメモリセルを配列してなるメモリセルアレイと、
前記強誘電体キャパシタからビット線対を介して読み出される信号を検知増幅するセンスアンプ回路と、
前記ビット線対に前記参照電位を与えるダミーキャパシタと
を備え、
前記ダミーキャパシタは、
前記参照電位を所定の基準電位に設定するため一端に第１のダミープレート電位を与えられ他端を前記ビット線対に接続可能に構成された第１ダミーキャパシタと、
前記参照電位を前記基準電位から微調整するため一端に第２のダミープレート電位を与えられ他端を前記ビット線対に接続可能に構成された第２ダミーキャパシタと
を含むことを特徴とする半導体記憶装置。
【請求項２】
前記第１ダミーキャパシタは、前記第２ダミーキャパシタよりも大きな容量を有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ダミーキャパシタは、常誘電体キャパシタから構成されることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第２のダミーキャパシタは、データを一括して読み出す単位毎に設けられ、
前記第１ダミーキャパシタは、複数の前記単位により共有されている請求項１記載の半導体記憶装置。
【請求項５】
前記第２のダミープレート電位を調整するヒューズ回路が前記データを一括して読み出す単位毎に設けられる請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものであり、特に、強誘電体キャパシタを用いた半導体記憶装置に関するものである。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体キャパシタのヒステリシス特性を利用して、強誘電体の異なる二つの分極の大きさによってデータを不揮発に記憶することを可能にした半導体記憶装置である。
【０００３】
従来の強誘電体メモリのメモリセルは一般に、ＤＲＡＭと同様のアーキテクチャを採用しており、常誘電体キャパシタが強誘電体キャパシタに置き換えられ、強誘電体キャパシタと選択トランジスタが直列接続して構成される（例えば、特許文献１参照）。これを複数個格子状に配置して、メモリセルアレイを構成する。データ読み出し等を行う場合には、読み出し等を行いたいメモリセルのワード線（選択線）を立ち上げ、選択トランジスタが導通することによりビット線にメモリセルを接続させる。
【０００４】
また、セルトランジスタと強誘電体メモリの並列接続により１つのメモリセルを構成し、このメモリセルを直列に接続して構成されるメモリセルブロックを備えた、いわゆるＴＣ並列ユニット直列接続型強誘電体メモリも知られている（例えば、特許文献２参照）。
【０００５】
ＤＲＡＭと同様の構造、ＴＣ並列ユニット直列接続型の構造のいずれの場合でも、強誘電体メモリでは２つのメモリセルを用いて相補的なデータを読み出す２トランジスタ−２セル方式（２Ｔ２Ｃ方式）と、１つのメモリセルを用い、ダミーキャパシタによって供給される参照電位と比較増幅してデータを読み出す１トランジスタ−１セル方式（１Ｔ１Ｃ方式）とが採用し得る。
【０００６】
ＤＲＡＭ類似の構造を有する場合を例に取って説明すると、２Ｔ２Ｃ方式においては、読み出したいメモリセルのワード線と、相補的なデータを保持する相補メモリセルのワード線を選択し、メモリセルとビット線、相補メモリセルと相補ビット線とを接続させる。その後、プレート線にプレート電圧を印加し、メモリセル、及び相補メモリセルを構成する強誘電体キャパシタの両端に電圧を印加する。メモリセルの強誘電体キャパシタからの電荷をビット線に読み出し、一方、相補メモリセルの強誘電体キャパシタからの電荷を相補ビット線に読み出し、このビット線対の電位をセンスアンプによって比較増幅する。
【０００７】
一方、１Ｔ１Ｃ方式においては、読み出したいセルに接続されたワード線を選択し、メモリセルとビット線とを接続させる。その後、メモリセルに接続されたプレート線にプレート電圧を印加し、メモリセルを構成する強誘電体キャパシタの両端に電圧を印加する。これにより、強誘電体キャパシタからの電荷をビット線に読み出す一方、ビット線対を構成する相補ビット線には参照電位がダミーキャパシタによって供給される。このビット線対の電位をセンスアンプによって比較増幅する。ダミーキャパシタは、通常、１つのメモリチップ内において同時に活性化される複数のメモリマットに対して共通に用いられる。
【０００８】
しかし、メモリセルから得られる信号量が異なるメモリマット間でバラつくことがあり、この場合、１つのダミーキャパシタでは、適正なマージンを保持しつつ適正な参照電位を設定することが困難となる場合がある。
【特許文献１】特開２００１−２５０３７６号公報
【特許文献２】特開２００５−４８１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、チップ面積を増大させることなくメモリセルアレイ内の各領域毎に適切な参照電位を供給することを可能にした半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
この発明の一態様に係る半導体記憶装置は、セルトランジスタと強誘電体とを含むメモリセルを配列してなるメモリセルアレイと、前記強誘電体キャパシタからビット線対を介して読み出される信号を検知増幅するセンスアンプ回路と、  前記ビット線対に前記参照電位を与えるダミーキャパシタとを備え、前記ダミーキャパシタは、前記参照電位を所定の基準電位に設定するため一端に第１のダミープレート電位を与えられ他端を前記ビット線対に接続可能に構成された第１ダミーキャパシタと、前記参照電位を前記基準電位から微調整するため一端に第２のダミープレート電位を与えられ他端を前記ビット線対に接続可能に構成された第２ダミーキャパシタとを含むことを特徴とする。
【発明の効果】
【００１１】
この発明によれば、チップ面積を増大させることなくメモリセルアレイ内の各領域毎に適切な参照電位を供給することを可能にした半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１３】
［第１の実施の形態］
図１は、第１の実施の形態による強誘電体メモリのブロック構成を示している。
【００１４】
メモリセルアレイ１は、強誘電体キャパシタＣと選択トランジスタＴとからなるメモリセルＭが配列されて構成される。メモリセルＭは、ワード線ＷＬ及びプレート線ＰＬとビット線ＢＬの各交差部に配置される。このメモリセルアレイ１のワード線ＷＬを選択駆動するのが、ロウデコーダ２であり、プレート線ＰＬを選択駆動するのがプレート線デコーダ３である。また、メモリセルＭからビット線ＢＬに読み出された読み出し電圧を比較増幅するためセンスアンプ回路４が設けられている。また、ビット線ＢＬを選択的にデータ線に接続するためにカラムゲート５が設けられ、そのための選択駆動を司る回路としてカラムデコーダ６が設けられている。また、データ線に読み出されたデータを一時保持する回路としてデータバッファ７が設けられている。
【００１５】
また、図１に示すように、メモリセルアレイ１の読み出し書き込みの制御を行う制御回路８は、ロウ系制御回路８−１、カラム系制御回路８−２及び、リード／ライト制御回路８−３を有する。
【００１６】
ロウ系制御回路８−１は、ロウアドレスを取り込んで、ロウデコーダ２やプレート線デコーダ３を制御する。カラム系制御回路８−２は、カラムアドレスを取り込んでカラムデコーダ６を制御する。リード／ライト制御回路８−３は、ビット線イコライズ信号ＥＱＬ、センスアンプ活性化信号ＳＡＰ、ＢＳＡＮ、ダミープレート電位ＤＰＬ１、ＤＰＬ２等を発生する。
【００１７】
また、外部電源電圧Ｖｅｘｔが供給されて、内部電源電圧Ｖｉｎｔを発生する内部電源回路９も設けられている。この内部電源回路９は、必要に応じて昇圧電圧を発生する昇圧回路を含むものであっても良い。
【００１８】
なお、メモリセルアレイ１は、複数のメモリマットＭａｔｊ（ｊ＝１〜ｎ）の集合からなる。１つのメモリマットＭａｔｊには、複数のメモリセルＭの他、冗長データを保持するためのリダンダンシセル（図示せず）が含まれている。
【００１９】
メモリセルアレイ１は、１対の相補ビット線対ＢＬ、ＢＢＬについて示すと図２のように構成されている。ここでは、メモリセルＭｉ（ｉ＝０〜ｎ）が一つの選択トランジスタＴｉと一つの強誘電体キャパシタＣｉとを直列接続して構成されるＤＲＡＭ類似の構造を有する例を示している。このようなＤＲＡＭ類似の構造に代えて、図３に示すように、１つのトランジスタと１つのキャパシタを並列に接続してなるメモリセルＭを複数個（図の場合、８個）直列にチェーン接続した「ＴＣ並列ユニット直列接続型」とすることも可能である。このＴＣ並列ユニット直列接続型の強誘電体メモリの場合、待機状態では全ワード線ＷＬを“Ｈ”として、強誘電体キャパシタの両端を短絡した状態を保ち、選択されたワード線を“Ｌ”として読み出し書き込みを行う。
【００２０】
図２の場合、選択トランジスタＴｉの一端はビット線ＢＬ又はＢＢＬに接続され、ゲートはワード線ＷＬｉに接続される。強誘電体キャパシタＣｉの端子（プレート電極）はプレート線ＰＬｉに接続されている。
【００２１】
ワード線ＷＬｉを駆動するワード線駆動回路２３は、ロウデコーダ２に含まれる。プレート線ＰＬｉを駆動するプレート線駆動回路２４は、プレート線デコーダ３に含まれる。ビット線ＢＬ、ＢＢＬは、メモリセルアレイ１の内部とセンスアンプ回路４の領域の間で、選択ゲート２２のＮＭＯＳトランジスタＱＮ６、ＱＮ７により分離されている。選択ゲート２２は、選択ゲート駆動回路２５からの選択信号によりオンオフ制御される。
【００２２】
選択ゲート２２の外のビット線ＢＬ、ＢＢＬにはビット線イコライズ回路２１、及びセンスアンプ回路４が設けられている。センスアンプ回路４の構成の詳細は後述する。
【００２３】
イコライズ回路２１は、ビット線ＢＬ、ＢＢＬ間を短絡するイコライズ用ＮＭＯＳトランジスタＱＮ１０と、各ビット線ＢＬ、ＢＢＬに一端が接続されたプリチャージ用ＮＭＯＳトランジスタＱＮ１１、ＱＮ１２を有する。これらのトランジスタのゲートは共通にイコライズ信号ＥＱＬにより制御される。
【００２４】
また、メモリセルＭからビット線ＢＬ、ＢＢＬに読み出された読み出し電圧と比較するための参照電位Ｖｒｅｆを発生させるダミーセルＤＣが設けられている。ダミーセルＤＣは、リセットトランジスタＱＮ１４と、選択トランジスタＱＮ１５、ＱＮ１６と、第１ダミーキャパシタＤＣＣ１、第２ダミーキャパシタＤＣＣ２とを備えている。
【００２５】
第１ダミーキャパシタＤＣＣ１は、図示は省略するが、複数のメモリマットＭａｔｊにより共有されている。すなわち、複数のメモリマットＭａｔｊに対し、１つの第１ダミーキャパシタＤＣＣ１が設けられている。
【００２６】
一方、第２ダミーキャパシタＤＣＣ２は、この実施の形態では１つのメモリマットＭａｔ毎に１つずつ設けられており（図１参照）、第１ダミーキャパシタＤＣＣ１よりも小さい容量を有する。なお、このダミーキャパシタＤＣＣ１、ＤＣＣ２は、常誘電体キャパシタにより構成され得るが、メモリセルＭと同様に強誘電体キャパシタにより構成してもよい。また、ダミーキャパシタＤＣＣ１、ＤＣＣ２は、複数の強誘電体キャパシタ又は常誘電体キャパシタを直列又は並列に多数接続して形成することができる。
【００２７】
選択トランジスタＱＮ１５は、ビット線ＢＬと第１ダミーキャパシタＤＣＣ１の一端との間に接続され、選択トランジスタＱＮ１６は、ビット線ＢＢＬと第１ダミーキャパシタＤＣＣ１の一端との間に接続される。また、両選択トランジスタＱＮ１５、ＱＮ１６のゲートには、ダミーワード線ＤＷＬ０、ＤＷＬ１が接続されている。ダミーワード線ＤＷＬ０、ＤＷＬ１の電位は、ロウデコーダ２により制御される。また、リセットトランジスタＱＮ１４の一端はダミーキャパシタＤＣＣ１、ＤＣＣ２の一端に接続され、他端には基準電位ＶＤＣが与えられる。これにより、ダミーキャパシタＤＣＣ１、ＤＣＣ２の一端は、リセット信号ＤＲＳＴが”Ｈ”となることにより、基準電位ＶＤＣにリセットされる。
【００２８】
第２ダミーキャパシタＤＣＣ２は、この第１ダミーキャパシタＤＣＣ１と並列に接続されている。第１ダミーキャパシタＤＣＣ１の他端は、ダミープレート電位ＤＰＬ１を与えられ、第２ダミーキャパシタＤＣＣ２の他端は、ダミープレート電位ＤＰＬ２を与えられている。ダミープレート電位ＤＰＬ１、ＤＰＬ２は、ダミープレート線駆動回路２６から与えられる。ダミープレート線駆動回路２６は、リード／ライト制御回路８−３の一部に含まれる。ダミープレート電位ＤＰＬ１は、複数のメモリマットＭａｔｉ毎に共通の大きさとされる。一方、ダミープレート電位ＤＰＬ２は、異なるメモリマットＭａｔｉ毎に異なる大きさに設定される。
【００２９】
ダミープレート線駆動回路２６は、複数のメモリマットＭａｔｊにより共有される第１ダミープレート線駆動回路２６０と、メモリマットＭａｔｉの数ｎに対応して設けられたｎ個の第２ダミープレート線駆動回路２６１、２６２、・・・２６ｎを備えている。
【００３０】
ダミープレート電位ＤＰＬ１の大きさは、メモリテストの結果に従い第１ダミープレート線駆動回路２６０において設定される。またダミープレート電位ＤＰＬ２は、メモリテストの結果判明したメモリマットＭａｔｊ間の特性のバラツキに従い、第２ダミープレート線駆動回路２６１、２６２、・・・２６ｎにより、異なるメモリマットＭａｔｉ間で異なる大きさに設定される。
【００３１】
複数のメモリマットＭａｔｊに対し共通に設けられた第１ダミーキャパシタＤＣＣ１により、異なる複数のメモリマットＭａｔｊに与える参照電位Ｖｒｅｆの全体的な調整を行うことができる。また、メモリマットＭａｔｊ毎に設けられた複数の第２ダミーキャパシタＤＣＣ２により、メモリマットＭａｔｊごとの特性のバラツキを吸収するように、メモリマットＭａｔｊごとに参照電位Ｖｒｅｆを微調整することができる。この微調整は、後述するように第２ダミープレート線駆動回路２６１、２６２、・・・２６ｎにより行われる。
【００３２】
第１ダミーキャパシタＤＣＣ１は第２ダミーキャパシタＤＣＣ２に比べ大型となるが、複数のメモリマットＭａｔｊに共通に設けられているので、メモリチップ面積の増大には繋がらない。また、第２ダミーキャパシタＤＣＣ２は、メモリマットＭａｔｊ毎に複数個設けられるが、参照電位ＶｒｅｆのメモリマットＭａｔｊごとの微調整を司るものであるため、第１ダミーキャパシタＤＣＣ２よりも小型でよい。従って、この実施の形態の構成によれば、ダミーキャパシタの面積を小型化しつつ、参照電位Ｖｒｅｆをメモリマット毎に微調整することが可能になる。すなわち、メモリ面積の増大を回避しつつ、参照電位Ｖｒｅｆのマージンを大きくし、読み出しエラー等の虞を小さくすることができる。
【００３３】
図２に戻って説明を続ける。ビット線ＢＬ、ＢＢＬは、カラムゲート５を構成するＮＭＯＳトランジスタＱＮ４、ＱＮ５を介してデータ線ＤＱ、ＢＤＱに接続される。カラムゲート５は、カラムデコーダ６により制御される（図１参照）。読み出しデータは、データバッファ７を介してＩ／Ｏ端子に出力される。またＩ／Ｏ端子から入力される書き込みデータはデータバッファ７を介し、カラムゲート５により選択されたカラムのセンスアンプ回路４に転送されて、メモリセルアレイ１の選択メモリセルに書き込みがなされる。
【００３４】
続いて、センスアンプ回路４の構成の詳細を、図４を参照して説明する。
【００３５】
センスアンプ回路４は、図４に示すように、ＮＭＯＳトランジスタＱＮ１及びＱＮ２からなるＮＭＯＳフリップフロップ、並びにＰＭＯＳトランジスタＱＰ１及びＱＰ２からなるＰＭＯＳフリップフロップとからなる。ＮＭＯＳフロップフリップ、ＰＭＯＳフリップフロップは、それぞれセンスアンプイネーブル信号ＢＳＡＮ、ＳＡＰで動作が制御される。
【００３６】
ＰＭＯＳフリップフロップを構成するｐ型ＭＯＳトランジスタＱＰ１、ＱＰ２は、ビット線対ＢＬ、ＢＢＬ間に直列接続されると共に、そのゲートがそれぞれビット線対ＢＢＬ、ＢＬに接続され、フリップフロップ回路を構成している。また、ＮＭＯＳフリップフロップを構成するｎ型ＭＯＳトランジスタＱＮ１、ＱＮ２は、ビット線対ＢＬ、ＢＢＬ間に直列接続されると共に、そのゲートがそれぞれビット線対ＢＢＬ、ＢＬに接続されている。
【００３７】
前述した第１ダミープレート線駆動回路２６０の構成例を図５に示す。この第１ダミープレート線駆動回路２６０は、オペアンプ２６０１、ｐ型ＭＯＳトランジスタ２６０２、及び可変抵抗２６０３及び２６０４を備えている。オペアンプ２６０１の出力端子は、ｐ型ＭＯＳトランジスタ２６０２のゲートに接続されている。ｐ型ＭＯＳトランジスタ２６０２のソースには内部電源電位Ｖｉｎｔが供給され、ドレイン（ノードＮ１）には可変抵抗２６０３の一端が接続されている。可変抵抗２６０３と２６０４は、ノードＮ１と接地端子との間に直列接続されている。また、可変抵抗２６０３と２６０４の間のノードＮ２は、オペアンプ２６０１の非反転入力端子にフィードバックされている。また、オペアンプ２６０１の反転入力端子には入力電位ＶＤＬ´が供給されている。可変抵抗２６０３、２６０４の抵抗値が、メモリテストの結果に従って調整されることにより、ダミープレート電位ＶＰＬ１の大きさが調整される。
【００３８】
前述した第２ダミープレート線駆動回路２６１〜２６１ｎの構成例を図６に示す。第２ダミープレート線駆動回路２６１〜２６１ｎはすべて同一の構成をとることができるので、そのうちの１つを代表的に示す。
【００３９】
ダミープレート線駆動回路２６１〜２６ｎは、ヒューズ回路２６０５、インバータ２６０６、ＥＸＯＲゲート２６０７、ＮＡＮＤゲート２６０８、及びインバータ２６０９とから構成され得る。ヒューズ回路２６０５は、参照電位Ｖｒｅｆを基準値より大きくしたい場合に、”Ｈ”を出力し、逆に小さくしたい場合に”Ｌ”を出力する。ヒューズ回路２６０５は、メモリ装置の出荷前においてメモリテストの結果に従って設定される。
【００４０】
インバータ２６０６は、入力端子にダミープレート電位ＤＰＬ１を供給され、出力端子はＥＸＯＲゲート２６０７の入力端子の１つに接続される。ＥＸＯＲゲート２６０７の他方の入力端子には、ヒューズ回路２６０５の出力端子が接続されている。
【００４１】
また、ＥＸＯＲゲート２６０７の出力端子は、ＮＡＮＤゲート２６０８の一の入力端子に接続されている。ＮＡＮＤゲート２６０８の他方の入力端子には、ヒューズ回路２６０５の出力端子が接続されている。インバータ２６０９は、ＮＡＮＤゲートの出力端子を入力端子に接続されている。インバータ２６０９の出力信号が、ダミープレート電位ＤＰＬ２とされる。この構成により、第２ダミープレート線駆動回路２６１〜２６ｎは、ダミープレート電位ＤＰＬ２を、（１）ダミープレート電位ＤＰＬ１と同相の信号、（２）ダミープレート電位ＤＰＬ１を反転した信号（３）”Ｌ”レベルに固定された信号のいずれかに切り換えることができる。（１）とする場合には、参照電位Ｖｒｅｆを基準電位Ｖｒｅｆ０よりも大きくすることができる。（２）の場合には、参照電位Ｖｒｅｆを基準電位Ｖｒｅｆ０よりも小さくすることができる。（３）の場合には、参照電位Ｖｒｅｆを基準電位Ｖｒｅｆ０のままとすることができる。このように、第２ダミープレート線駆動回路２６１〜２６ｎは、異なるメモリマットＭａｔｊ毎に参照電位Ｖｒｅｆの大きさを微調整する機能を与えられている。
【００４２】
次に、本実施の形態の実施の形態の動作を、図７〜図９のタイミングチャートを参照して説明する。
【００４３】
はじめに、（１）ダミープレート電位ＤＰＬ２を、ＤＰＬ１と同相の信号とし、これにより参照電位Ｖｒｅｆを基準電位Ｖｒｅｆ０より大きくする場合の動作を図７を参照して説明する。
【００４４】
まず時刻ｔ１において、読み出し対象となるメモリセルＭに接続されるワード線ＷＬの電位を”Ｌ”から”Ｈ”に立ち上げる。ここでは、ビット線ＢＬ、ＢＢＬのうち、ビット線ＢＬに接続されるメモリセルＭが読み出し対象とされる場合を例として説明する。これと同時に、リセット信号ＤＲＳＴを”Ｈ”から”Ｌ”に切り替えて、ダミーセルＤＣのプリチャージ動作を終了させる。
【００４５】
次に、時刻ｔ２において、読み出し対象となるメモリセルＭに接続されるプレート線ＰＬの電位を”Ｌ”から”Ｈ”に立ち上げる。さらに、ダミーワード線ＤＷＬ０またはＤＷＬ１（ここではＤＷＬ１）を”Ｌ”から”Ｈ”に立ち上げる。
【００４６】
さらに、時刻ｔ３において、ダミープレート電位ＤＰＬ１を０Ｖから所定の電位Ｖｄｃ１まで立ち上げる。これと同時にダミープレート電位ＤＰＬ２も、０Ｖから所定の電位Ｖｄｃ２まで立ち上げる。その後、時刻ｔ４においてセンスアンプ４を活性化させて、読み出し動作を行う。
【００４７】
このように、ダミープレート電位ＤＰＬ２が、ダミープレート電位ＤＰＬ１と同相の信号として与えられることにより、参照電位Ｖｒｅｆは、基準電位Ｖｒｅｆｏよりも大きな値Ｖｒｅｆａとなる。メモリテストの結果、参照電位Ｖｒｅｆが、若干データ”０”の分布の側に偏っていると判断される場合には、この図７のような動作を行うことにより、読み出しマージンを高くすることができる。
【００４８】
次に、（２）ダミープレート電位ＤＰＬ２を、ＤＰＬ１と逆相の信号とし、これにより参照電位Ｖｒｅｆを基準電位Ｖｒｅｆ０より小さくする場合の動作を図８を参照して説明する。すなわち、時刻ｔ３において、ダミープレート電位ＤＰＬ１は”Ｌ”から”Ｈ”に変化する一方、ダミープレート電位ＤＰＬ２は”Ｈ”から”Ｌ”に変化する。これにより、参照電位Ｖｒｅｆは、基準電位Ｖｒｅｆｏよりも小さい値Ｖｒｅｆｂとなる。メモリテストの結果、参照電位Ｖｒｅｆが、若干データ”１”の分布の側に偏っていると判断される場合には、この図８のような動作を行うことにより、読み出しマージンを高くすることができる。
【００４９】
次に、（３）ダミープレート電位ＤＰＬ２を、”Ｌ”に固定の信号とし、これにより参照電位Ｖｒｅｆを基準電位Ｖｒｅｆ０のままとする場合を図９を参照して説明する。すなわち、時刻ｔ３において、ダミープレート電位ＤＰＬ１は”Ｌ”から”Ｈ”に変化する一方、ダミープレート電位ＤＰＬ２は終始”Ｌ”のままとされる。これにより、参照電位Ｖｒｅｆは、ダミープレート電位ＤＰＬ１の大きさにより決定される基準電位Ｖｒｅｆｏのままとなる。メモリテストの結果、参照電位Ｖｒｅｆが、データ”１”、”０”のどちらにも偏っておらずほぼ中心に位置していると判断される場合には、この図９のような動作を行うことができる。
【００５０】
[第２の実施の形態]
次に、本発明の第２の実施の形態を、図１０を参照して説明する。第１の実施の形態と同一の構成要素に対しては図１０においても同一の参照符号を付し、以下ではその詳細は省略する。
【００５１】
この第２の実施の形態では、ダミープレート線駆動回路２６中の第２ダミープレート線駆動回路２６１〜２６ｎが、それぞれ対応する各メモリマットＭａｔｊ内に形成されている点で、第１の実施の形態と異なっている。その他は、第１の実施の形態と同様である。
【００５２】
[第３の実施の形態]
次に、本発明の第３の実施の形態を、図１１を参照して説明する。第１の実施の形態と同一の構成要素に対しては図１１においても同一の参照符号を付し、以下ではその詳細は省略する。
【００５３】
この第３の実施の形態では、ダミープレート線駆動回路２６中の第２ダミープレート線駆動回路２６１〜２６ｎが、それぞれ対応する各メモリマットＭａｔｊ内に形成されている点で、第２の実施の形態と共通している。ただし、第２ダミープレート線駆動回路２６１〜２６ｎ中の構成要素であるヒューズ回路２６０５が、メモリセルアレイ１の外部に引き出されている点で、第２の実施の形態と異なっている。その他は、第２の実施の形態と同様である。
【００５４】
[その他]
以上、発明の実施の形態を説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な変更、置換、削除、追加等が可能である。たとえば、上記の実施の形態では第２ダミーキャパシタＤＣＣ２はメモリマットＭａｔｊ毎に配置する例を説明したが、本発明はこれに限定されるものではなく、例えば、複数のメモリマットＭａｔｊ毎に１つの第２ダミーキャパシタが共有されるようにしてもよい。また、１つのメモリマットＭａｔｊ内に複数の第２ダミーキャパシタＤＣＣ２が存在してもよい。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図２】図１に示すメモリセルアレイ１の中の１対の相補ビット線対ＢＬ、ＢＢＬについて示した回路図である。
【図３】メモリセルアレイ１の別の構成例（ＴＣ並列ユニット直列接続型）を示す回路図である。
【図４】図１に示すセンスアンプ回路４の構成の詳細を示す回路図である。
【図５】第１ダミープレート線駆動回路２６０の構成例を示す回路図である。
【図６】第２ダミープレート線駆動回路２６１〜２６１ｎの構成例を示す回路図である。
【図７】本発明の第１の実施の形態の動作を示すタイミングチャートである。
【図８】本発明の第１の実施の形態の動作を示すタイミングチャートである。
【図９】本発明の第１の実施の形態の動作を示すタイミングチャートである。
【図１０】本発明の第２の実施の形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図１１】本発明の第３の実施の形態に係る半導体記憶装置の全体構成を示すブロック図である。
【符号の説明】
【００５６】
１…メモリセルアレイ、  ＢＬ、ＢＢＬ…ビット線、  ＰＬ…プレート線、ＷＬ…ワード線、ＢＳ…ブロック選択線、ＤＷＬ…ダミーワード線、ＤＰＬ…ダミープレート線、Ｍ…メモリセル、Ｔ…トランジスタ、Ｃ…キャパシタ。
【図１】
2010033642.tif 000003
【図２】
2010033642.tif 000004
【図３】
2010033642.tif 000005
【図４】
2010033642.tif 000006
【図５】
2010033642.tif 000007
【図６】
2010033642.tif 000008
【図７】
2010033642.tif 000009
【図８】
2010033642.tif 000010
【図９】
2010033642.tif 000011
【図１０】
2010033642.tif 000012
【図１１】
2010033642.tif 000013