(57)【要約】【課題】メモリセルの特性を損ねることなく、ブロック選択部を微細化してもオフ時のリーク電流が増大しない半導体記憶装置を提供する。【解決手段】半導体記憶装置は、互いに並列に接続された強誘電体キャパシタおよびセルトランジスタを含むメモリセルが複数個直列に接続されて構成された複数のセルブロックと、複数のセルトランジスタのゲートに接続された複数のワード線と、互いに直列に接続されたエンハンスメント型トランジスタおよびデプレーション型トランジスタを含む複数のブロック選択部と、複数のブロック選択部を介して複数のセルブロックの一端に接続された複数のビット線と、複数のセルブロックの他端に接続された複数のプレート線とを備え、エンハンスメント型トランジスタのゲート長は、デプレーション型トランジスタのゲート長よりも長いことを特徴とする。【選択図】図３
2010079953.tif 000002
【特許請求の範囲】
【請求項１】
互いに並列に接続された強誘電体キャパシタおよびセルトランジスタを含むメモリセルが複数個直列に接続されて構成された複数のセルブロックと、
複数の前記セルトランジスタのゲートに接続された複数のワード線と、
互いに直列に接続されたエンハンスメント型トランジスタおよびデプレーション型トランジスタを含む複数のブロック選択部と、
前記複数のブロック選択部を介して前記複数のセルブロックの一端に接続された複数のビット線と、
前記複数のセルブロックの他端に接続された複数のプレート線とを備え、
前記エンハンスメント型トランジスタのゲート長は、前記デプレーション型トランジスタのゲート長よりも長いことを特徴とする半導体記憶装置。
【請求項２】
前記エンハンスメント型トランジスタのゲート長は、前記セルトランジスタのゲート長よりも長く、
前記デプレーション型トランジスタのゲート長は、前記セルトランジスタのゲート長よりも短いことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のブロック選択部は、前記エンハンスメント型トランジスタが前記ビット線側に接続され前記デプレーション型トランジスタが前記セルブロック側に接続された第１のブロック選択部と、前記デプレーション型トランジスタが前記ビット線側に接続され前記エンハンスメント型トランジスタが前記セルブロック側に接続された第２のブロック選択部とを含み、
前記第１のブロック選択部および前記第２のブロック選択部は、前記ワード線の延伸方向に２つずつ交互に配列されることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記エンハンスメント型トランジスタのチャネル不純物濃度は、前記セルトランジスタのチャネル不純物濃度とほぼ同じであることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記エンハンスメント型トランジスタのゲート長と前記デプレーション型トランジスタのゲート長との和は、前記ブロック選択部のそれぞれにおいてほぼ等しいことを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係わり、例えば、強誘電体メモリに関する。
【背景技術】
【０００２】
近年、セルトランジスタ（Ｔ）のソース‐ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセル（以下、メモリセルともいう）とし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ（以下、単に、強誘電体メモリともいう）」が開発された（特許文献１および２）。
【０００３】
この強誘電体メモリは、上記メモリセルを複数直列に接続したメモリセルブロックを備えている。メモリセルブロックの一端は、ブロック選択部を介してビット線に接続され、その他端はプレート線に接続されている。
【０００４】
ブロック選択部は、各メモリセルブロックに対応して設けられており、エンハンスメント型トランジスタ（以下、Ｅ−ｔｙｐｅトランジスタともいう）およびデプレーション型トランジスタ（以下、Ｄ−ｔｙｐｅトランジスタともいう）を１つずつ含む（図８参照）。これは、ビット線対ＢＬ、ｂＢＬのいずれか一方をそれに対応するメモリセルブロックに選択的に接続するためである。
【０００５】
近年、微細化が進み、それに伴いブロック選択部内のＥ−ｔｙｐｅトランジスタおよびＤ−ｔｙｐｅトランジスタのそれぞれのゲート長が短くなっている。Ｅ−ｔｙｐｅトランジスタのゲート長が短くなると、Ｅ−ｔｙｐｅトランジスタのカットオフ特性が悪化する。これにより、ブロック選択部を通るリーク電流が増大してしまう。ブロック選択部のリーク電流が増大すると、データ書込みまたはデータ読出し時に、非選択メモリセルに格納されたデータを破壊してしまうおそれがある。
【０００６】
リーク電流を小さくするためには、Ｅ−ｔｙｐｅトランジスタの閾値電圧を高く設定する手法が考えられる。しかし、一般に、Ｅ−ｔｙｐｅトランジスタのチャネル不純物濃度は、製造方法の簡素化のために、メモリセル内のセルトランジスタのチャネル不純物濃度と同じ注入工程で決定されている。このため、Ｅ−ｔｙｐｅトランジスタの閾値電圧を高くすれば、セルトランジスタの閾値電圧も高くなってしまう。これは、セルトランジスタの電流駆動能力を低下させ、その結果、読出しまたは書込み動作速度が低下してしまう。一方、Ｅ−ｔｙｐｅトランジスタのチャネル不純物濃度とセルトランジスタのチャネル不純物濃度とを変更することは、製造工程数を増大させ、コスト高に繋がる。
【特許文献１】特開平１０−２５５４８３号公報
【特許文献２】米国特許第５９０３４９２号明細書
【特許文献３】特開２００６−４１１７４号公報（米国特許第７２２７７８１号明細書）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
メモリセルの特性を損ねることなく、ブロック選択部を微細化してもオフ時のリーク電流が増大しない半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、互いに並列に接続された強誘電体キャパシタおよびセルトランジスタを含むメモリセルが複数個直列に接続されて構成された複数のセルブロックと、複数の前記セルトランジスタのゲートに接続された複数のワード線と、互いに直列に接続されたエンハンスメント型トランジスタおよびデプレーション型トランジスタを含む複数のブロック選択部と、前記複数のブロック選択部を介して前記複数のセルブロックの一端に接続された複数のビット線と、前記複数のセルブロックの他端に接続された複数のプレート線とを備え、前記エンハンスメント型トランジスタのゲート長は、前記デプレーション型トランジスタのゲート長よりも長いことを特徴とする。
【発明の効果】
【０００９】
本発明による半導体記憶装置は、メモリセルの特性を損ねることなく、ブロック選択部を微細化してもオフ時のリーク電流が増大しない。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す図である。図２は、図１の破線枠３の内部構成を示す図である。本実施形態による強誘電体メモリは、ロウ方向へ延伸する複数のワード線ＷＬと、ロウ方向に対して直交するカラム方向へ延伸する複数のビット線ＢＬと、ロウ方向へ延伸する複数のプレート線ＰＬとを備える。尚、図１では、複数のプレート線ＰＬは、ワード線ＷＬと区別するために破線で示されている。また、図１では、ブロック選択部が省略されている。
【００１２】
複数のメモリセルＭＣを含むセルブロックＣＢがマトリクス状に二次元配置されている。１つのメモリセルＭＣは、バイナリデータあるいはマルチビットデータを強誘電体キャパシタに記憶する。メモリセルＭＣは半導体基板上に形成されている。メモリセルＭＣは、ワード線ＷＬとビット線ＢＬ、ｂＢＬとの交点に対応して設けられている。各ワード線ＷＬは、ロウ方向に配列するメモリセルＭＣに対応して設けられている。各ビット線ＢＬ、ｂＢＬは、カラム方向に配列するメモリセルＭＣに対応して設けられている。複数のプレート線ＰＬは、ロウ方向に配列するセルブロックに対応して設けられている。
【００１３】
ワード線駆動回路ＷＬＤがワード線ＷＬに接続されている。ワード線駆動回路ＷＬＤは、ロウデコーダＲＤから受けたアドレスに従って、一部の（単数または複数の）ワード線ＷＬを選択し、選択されたワード線ＷＬを不活性化する。センスアンプＳＡがビット線対ＢＬ、ｂＢＬに接続されている。センスアンプＳＡは、データ読出し時に、ビット線対ＢＬ、ｂＢＬに伝播するメモリセルからのデータを検出する。また、センスアンプＳＡは、データ書込み時にビット線対ＢＬ、ｂＢＬに電圧を印加する。これによって、センスアンプＳＡは、選択ワード線に接続されたメモリセルＭＣにデータを読み出し、あるいは、書き込むことができる。
【００１４】
図１は、４×４のマトリクス状に配置されたセルブロックＣＢを示している。しかし、セルブロックＣＢの個数はこれに限定しない。
【００１５】
図２に示すように、本実施形態による強誘電体メモリは、ＴＣ並列ユニット直列接続型強誘電体メモリである。ＴＣ並列ユニット直列接続型強誘電体メモリは、セルトランジスタＴＣのソース−ドレイン間に強誘電体キャパシタＦＣの両端をそれぞれ接続し、これをユニットセル（メモリセルＭＣ）とし、このユニットセル（メモリセルＭＣ）を複数直列に接続した強誘電体メモリである。
【００１６】
本実施形態による強誘電体メモリは、１Ｔ１Ｃモードで動作する。１Ｔ１Ｃモードとは、センスアンプＳＡに接続された２本のビット線対ＢＬ、ｂＢＬのうち、一方のビット線のみをセンスアンプＳＡに接続する。その他方のビット線は、センスアンプＳＡから切断されており、メモリセルＭＣからのデータを検出するために用いられる参照データを伝達する。センスアンプＳＡは、一方のビット線から得たデータの論理値を、他方のビット線から得た参照データに基づいて検出する。参照データは、データ“１”とデータ“０”との中間電位を有するデータである。よって、１Ｔ１Ｃモードでは、各メモリセルＭＣは、それぞれ１ビットデータを格納することができる。尚、本実施形態は、フォールデッドビット線構成（Folded bit line structure）を有する。
【００１７】
強誘電体メモリは、互いに並列に接続された強誘電体キャパシタＦＣおよびセルトランジスタＴＣを含むメモリセルＭＣが複数個直列に接続されて構成されたセルブロックＣＢ０〜ＣＢ３を複数備えている。ワード線ＷＬ０〜ＷＬ３は、メモリセルＭＣのセルトランジスタＴＣのゲートに接続されている。
【００１８】
セルブロックＣＢ０〜ＣＢ３の一端は、それぞれブロック選択部ＢＳＰ０〜ＢＳＰ３の一端に接続されている。セルブロックＣＢ０〜ＣＢ３の他端はプレート線ＰＬに接続されている。ブロック選択部ＢＳＰ０〜ＢＳＰ３の他端は、それぞれビット線ＢＬ０、ｂＢＬ０、ＢＬ１、ｂＢＬ１に接続されている。即ち、ビット線ＢＬ０、ｂＢＬ０、ＢＬ１、ｂＢＬ１は、それぞれブロック選択部ＢＳＰ０〜ＢＳＰ３を介してセルブロックＣＢ０〜ＣＢ３に接続されている。このように、本実施形態では、ワード線ＷＬ０〜ＷＬ３を共有するセルブロックＣＢ０〜ＣＢ３の一端は、それぞれ互いに異なるブロック選択部ＢＳＰ０〜ＢＳＰ３を介して、互いに異なるビット線ＢＬ０、ｂＢＬ０、ＢＬ１、ｂＢＬ１に接続されている。セルブロックＣＢ０〜ＣＢ３は、プレート線ＰＬを共有している。
【００１９】
ブロック選択部ＢＳＰ０〜ＢＳＰ３は、それぞれセルブロックＣＢ０〜ＣＢ３とビット線ＢＬｉまたはｂＢＬｉ（ｉは整数）との間に直列に接続されたＥ−ｔｙｐｅトランジスタとＤ−ｔｙｐｅトランジスタとを含む。Ｅ−ｔｙｐｅトランジスタは、ゲート電位を駆動することによって、導通状態（オン状態）になるトランジスタである。Ｄ−ｔｙｐｅトランジスタは、ゲート電位に関わらず、導通状態（オン状態）であるトランジスタである。
【００２０】
ブロック選択部ＢＳＰ０は、ビット線ＢＬ０とセルブロックＣＢ０との間に直列接続されたＥ−ｔｙｐｅトランジスタＴＳＥ０およびＤ−ｔｙｐｅトランジスタＴＳＤ０を有する。Ｅ−ｔｙｐｅトランジスタＴＳＥ０はビット線ＢＬ０側に設けられており、Ｄ−ｔｙｐｅトランジスタＴＳＤ０はセルブロックＣＢ０側に設けられている。ブロック選択部ＢＳＰ１は、ビット線ｂＢＬ０とセルブロックＣＢ１との間に直列接続されたＥ−ｔｙｐｅトランジスタＴＳＥ１およびＤ−ｔｙｐｅトランジスタＴＳＤ１を有する。Ｄ−ｔｙｐｅトランジスタＴＳＤ１はビット線ＢＬ側に設けられており、Ｅ−ｔｙｐｅトランジスタＴＳＥ１はセルブロックＣＢ０側に設けられている。
【００２１】
ブロック選択部ＢＳＰ２は、ビット線ＢＬ１とセルブロックＣＢ２との間に直列接続されたＥ−ｔｙｐｅトランジスタＴＳＥ２およびＤ−ｔｙｐｅトランジスタＴＳＤ２を有する。Ｅ−ｔｙｐｅトランジスタＴＳＥ２がビット線ＢＬ１側に設けられており、Ｄ−ｔｙｐｅトランジスタＴＳＤ２がセルブロックＣＢ２側に設けられている。ブロック選択部ＢＳＰ３は、ビット線ｂＢＬ１とセルブロックＣＢ３との間に直列接続されたＥ−ｔｙｐｅトランジスタＴＳＥ３およびＤ−ｔｙｐｅトランジスタＴＳＤ３を有する。Ｄ−ｔｙｐｅトランジスタＴＳＤ３がビット線ｂＢＬ１側に設けられており、Ｅ−ｔｙｐｅトランジスタＴＳＥ３がセルブロックＣＢ３側に設けられている。
【００２２】
トランジスタＴＳＥ０、ＴＳＤ１、ＴＳＥ２およびＴＳＤ３の各ゲートは、ブロック選択線ＢＳ０に接続されている。トランジスタＴＳＥ０、ＴＳＤ１、ＴＳＥ２およびＴＳＤ３は、ブロック選択線ＢＳ０の信号によって制御される。トランジスタＴＳＤ０、ＴＳＥ１、ＴＳＤ２およびＴＳＥ３の各ゲートは、ブロック選択線ＢＳ１に接続されている。トランジスタＴＳＤ０、ＴＳＥ１、ＴＳＤ２およびＴＳＥ３は、ブロック選択線ＢＳ１の信号によって制御される。ブロック選択線ＢＳ０およびＢＳ１は、通常動作において、いずれか一方が活性化される。即ち、通常動作において、ブロック選択線ＢＳ０およびＢＳ１は、両方とも論理ハイに活性化されることは無く、互いに相補の論理信号を伝達するか、あるいは、両方とも論理ロウに不活性化されている。
【００２３】
ブロック選択部ＢＳＰ０およびＢＳＰ１におけるＥ−ｔｙｐｅトランジスタとＤ−ｔｙｐｅトランジスタとの位置関係が逆になっている。従って、ブロック選択線ＢＳ０が活性化された場合には、Ｅ−ｔｙｐｅトランジスタＴＳＥ０がオンし、Ｅ−ｔｙｐｅトランジスタＴＳＥ１はオフ状態である。これにより、セルブロックＣＢ０がブロック選択部ＢＳＰ０を介してビット線ＢＬ０に接続され、セルブロックＣＢ１はビット線ｂＢＬ０から切断されている。この場合、セルブロックＣＢ０内のいずれかのメモリセルＭＣがビット線ＢＬ０に接続され、そのメモリセルＭＣのデータがビット線ＢＬ０に伝達される。ビット線ｂＢＬ０には、参照データが伝達される。センスアンプＳＡは、ビット線ｂＢＬ０からの参照データを基準として、ビット線ＢＬ０からのデータの論理値を検出する。
【００２４】
例えば、ワード線ＷＬ１を選択する場合、選択ワード線ＷＬ１のみを論理ロウへ不活性状態にする。他のワード線ＷＬ０、ＷＬ２およびＷＬ３は活性状態を維持する。このときブロック選択部ＢＳ０を活性化すれば、メモリセルＭＣ０およびＭＣ１の各強誘電体キャパシタＦＣがそれぞれビット線ＢＬ０とプレート線ＰＬとの間およびビット線ＢＬ１とプレート線ＰＬとの間に接続される。これにより、センスアンプＳＡは、メモリセルＭＣ０およびＭＣ１のデータを検出することができる。
【００２５】
参照データは、予めデータ“０”と“１”とを格納した複数のダミーセルを用いて生成することができる。あるいは、参照データは、メモリセルアレイの外部で生成してもよい。
【００２６】
ブロック選択線ＢＳ１が活性化された場合には、逆に、セルブロックＣＢ１がブロック選択部ＢＳＰ１を介してビット線ｂＢＬ０に接続され、セルブロックＣＢ０はビット線ＢＬ０から切断されている。このように、ブロック選択部ＢＳＰ０、ＢＳＰ１は、セルブロックＣＢ０またはＣＢ１のいずれかを選択的にビット線ＢＬに接続することができる。この場合、セルブロックＣＢ１内のいずれかのメモリセルＭＣがビット線ｂＢＬ０に接続され、そのメモリセルＭＣのデータがビット線ｂＢＬ０に伝達される。ビット線ＢＬ０には、参照データが伝達される。センスアンプＳＡは、ビット線ＢＬ０からの参照データを基準として、ビット線ｂＢＬ０からのデータの論理値を検出する。
【００２７】
ブロック選択部ＢＳＰ２およびＢＳＰ３におけるＥ−ｔｙｐｅトランジスタとＤ−ｔｙｐｅトランジスタとの位置関係も逆になっている。従って、ブロック選択部ＢＳＰ２、ＢＳＰ３は、セルブロックＣＢ２、ＣＢ３のいずれかを選択的にビット線ＢＬ１、ｂＢＬに接続することができる。セルブロックＣＢ２およびＣＢ３の動作は、セルブロックＣＢ０およびＣＢ１の動作と同様であるので、その説明を省略する。
【００２８】
活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。
【００２９】
図３は、ブロック選択部ＢＳＰ０〜ＢＳＰ３およびその周辺部の構成を示すレイアウト図である。図４は、図３の４−４線に沿った断面図である。Ｅ−ｔｙｐｅトランジスタＴＳＥ０〜ＴＳＥ３のゲート長がＤ−ｔｙｐｅトランジスタＴＳＤ０〜ＴＳＤ３のゲート長よりも長くなるように形成されている。ブロック選択線ＢＳ０およびＢＳ１（Ｅ−ｔｙｐｅトランジスタＴＳＥ０〜ＴＳＥ３およびＤ−ｔｙｐｅトランジスタＴＳＤ０〜ＴＳＤ３のゲート電極）は、平面上、凸凹を有する櫛形状に形成されている。ブロック選択線ＢＳ０およびＢＳ１は、それらの櫛形状の突出部ＰＲＪが互いに向き合うようにパターニングされている。また、ブロック選択線ＢＳ０の突出部ＰＲＪは、ブロック選択部ＢＳ１の凹部に向かってカラム方向に突出しており、ブロック選択線ＢＳ１の突出部ＰＲＪは、ブロック選択部ＢＳ０の凹部に向かってカラム方向に突出している。即ち、ブロック選択線ＢＳ０およびブロック選択線ＢＳ１は、カラムごとに互い違いに突出されている。
【００３０】
このように、Ｅ−ｔｙｐｅトランジスタＴＳＥ０〜ＴＳＥ３のゲート長が長く形成されているため、ブロック選択部ＢＳＰ０〜ＢＳＰ３が微細化されても、オフリーク電流を低く抑えることができる。その結果、強誘電体メモリの信頼性が向上する。一方、Ｄ−ｔｙｐｅトランジスタＴＳＤ０〜ＴＳＤ３のゲート長が短く形成されているが、Ｄ−ｔｙｐｅトランジスタＴＳＤ０〜ＴＳＤ３は常時オン状態のトランジスタであるので差支えない。
【００３１】
図８に示す比較例では、Ｅ−ｔｙｐｅトランジスタＴＳＥ０〜ＴＳＥ３およびＤ−ｔｙｐｅトランジスタＴＳＤ０〜ＴＳＤ３の各ゲート長が等しい。この比較例におけるブロック選択部ＢＳ０およびＢＳ１のカラム方向における幅の和は、本実施形態におけるそれと等しいものとする。この場合、比較例におけるＥ−ｔｙｐｅトランジスタＴＳＥ０〜ＴＳＥ３のゲート長は、本実施形態のそれよりも短くなる。よって、比較例のブロック選択部ＢＳ０、ＢＳ１では、オフリーク電流が本実施形態よりも大きくなる。
【００３２】
本実施形態において、メモリセルＭＣのセルトランジスタＣＴのゲート長を基準にして、Ｅ−ｔｙｐｅトランジスタＴＳＥ０〜ＴＳＥ３およびＤ−ｔｙｐｅトランジスタＴＳＤ０〜ＴＳＤ３のゲート長を決定してもよい。例えば、Ｅ−ｔｙｐｅトランジスタＴＳＥ０〜ＴＳＥ３のゲート長は、セルトランジスタＣＴのゲート長よりも長く設定される。Ｄ−ｔｙｐｅトランジスタＴＳＤ０〜ＴＳＤ３のゲート長は、セルトランジスタＣＴのゲート長よりも短く設定される。これによって、本実施形態の効果を得ることができる。
【００３３】
また、Ｅ−ｔｙｐｅトランジスタＴＳＥ０〜ＴＳＥ３およびＤ−ｔｙｐｅトランジスタＴＳＤ０〜ＴＳＤ３のチャネル不純物濃度は、セルトランジスタのチャネル不純物濃度とほぼ等しい。これにより、セルトランジスタＣＴのチャネルとブロック選択部ＢＳＰ内のトランジスタのチャネルとを同一工程で形成することができる。その結果、本実施形態による強誘電体メモリは、既存の製造工程に対して、ブロック選択線ＢＳ０、ＢＳ１の形成時におけるリソグラフィのフォトマスクのパターンを変更するだけで足りる。
【００３４】
Ｅ−ｔｙｐｅトランジスタＴＳＥ０〜ＴＳＥ３のゲート長とＤ−ｔｙｐｅトランジスタＴＳＤ０〜ＴＳＤ３のゲート長との和は、それぞれ一定である。さらに、ブロック選択線ＢＳ０とＢＳ１との間隙は、ジグザグに蛇行しているが、その間隙のカラム方向の幅は一定である。したがって、ブロック選択部ＢＳＰ０〜ＢＳＰ３のカラム方向の幅は一定である。即ち、Ｅ−ｔｙｐｅトランジスタＴＳＥ０〜ＴＳＥ３のゲート長を長く維持しつつ、ブロック選択部ＢＳＰ０〜ＢＳＰ３のカラム方向の幅を、図８に示すような従来の同世代の強誘電体メモリのブロック選択部のそれと等しくすることができる。これにより、本実施形態は、チップ面積を増大させないので、チップコストに影響を与えない。
【００３５】
（第１の実施形態の変形例）
図５は、第１の実施形態の変形例を示すレイアウト図である。カラム方向に隣接する２つのセルブロックＣＢがビット線コンタクトＢＣを共有している場合、図５に示すように、隣接する２つのセルブロックＣＢのビット選択部ＢＳ０および（ＢＳ０）は、ビット線コンタクトＢＣを挟むように配置される。ここで、隣接する片方のセルブロックＣＢのビット選択部を（ＢＳ０）と示す。
【００３６】
図３に示すように、ビット選択部ＢＳ０および（ＢＳ０）の各Ｅ−ｔｙｐｅトランジスタＴＳＥｉが隣り合い、ビット選択部ＢＳ０および（ＢＳ０）の各Ｄ−ｔｙｐｅトランジスタＴＳＤｉが隣り合うと、ビット線ＢＬｉの容量とｂＢＬｉの容量が大きく相違する。なぜならば、非選択状態において、ビット線ＢＬｉには、２つのＥ−ｔｙｐｅトランジスタＴＳＥｉの容量のみが付加されるが、ビット線ｂＢＬｉには、２つのＤ−ｔｙｐｅトランジスタＴＳＤｉの容量および２つのＥ−ｔｙｐｅトランジスタＴＳＥｉの容量が付加されるからである。
【００３７】
これに対して、図５に示す変形例では、ビット選択部ＢＳ０および（ＢＳ０）の一方のＥ−ｔｙｐｅトランジスタＴＳＥｉは、その他方のＤ−ｔｙｐｅトランジスタＴＳＤｉと隣り合う。このため、ビット線ＢＬｉの容量とｂＢＬｉの容量とはほぼ等しくなる。これにより、ビット線ＢＬ、ｂＢＬにおいて、信号量のばらつきが抑制される。
【００３８】
（第２の実施形態）
図６は、本発明に係る第２の実施形態に従った強誘電体メモリの内部構成を示す回路図である。強誘電体メモリの全体的な構成は、図１に示す構成と同様であるので、その説明を省略する。第２の実施形態では、各センスアンプＳＡに接続されたビット線対ＢＬｉ、ｂＢＬｉが、隣接する２つのセンスアンプＳＡにおいて逆に配置されている。換言すると、ビット線ＢＬｉと、ビット線ｂＢＬｉとが２つずつ交互に配置されている。例えば、ビット線は、ＢＬ０、ｂＢＬ０、ｂＢＬ１、ＢＬ１、ＢＬ２、ｂＢＬ２、ｂＢＬ３、ＢＬ３・・・ＢＬｎ、ＢＬｎ＋１、ｂＢＬｎ＋１、ｂＢＬｎ＋２・・・の順番に配列される。
【００３９】
エンハンスメント型トランジスタＴＳＥがビット線側に接続され、デプレーション型トランジスタＴＳＤがセルブロック側に接続されたブロック選択部を第１のブロック選択部とし、デプレーション型トランジスタＴＳＤがビット線側に接続されエンハンスメント型トランジスタＴＳＥがセルブロック側に接続されたブロック選択部を第２のブロック選択部とする。この場合、第１のブロック選択部および第２のブロック選択部は、ロウ方向へ向かって２つずつ交互に配列される。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００４０】
図７は、第２の実施形態におけるブロック選択部ＢＳＰ０〜ＢＳＰ３およびその周辺部の構成を示すレイアウト図である。このように、第１のブロック選択部および第２のブロック選択部を２つずつ交互に配列することによって、ブロック選択線ＢＳ０およびＢＳ１に設けられた突出部ＰＲＪのロウ方向の幅が広くなる。これにより、ブロック選択線ＢＳ０およびＢＳ１の突出部ＰＲＪの総数が減少する。突出部ＰＲＪのエッジ部分は、電界が集中しやすいので、突出部ＰＲＪの総数を低下させることは、信頼性を向上させる上で好ましい。
【００４１】
また、ブロック選択線ＢＳ０およびＢＳ１の凹凸が減少するので、リソグラフィによるブロック選択線ＢＳ０およびＢＳ１のパターニング不良を抑制することができる。さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４２】
第２の実施形態においても、カラム方向に隣接する２つのセルブロックＣＢがビット線コンタクトＢＣを共有している場合、図７に示すように、隣接する２つのセルブロックＣＢのビット選択部ＢＳ０および（ＢＳ０）は、ビット線コンタクトＢＣを挟むように配置される。図７に示すように、第２の実施形態では、ビット選択部ＢＳ０および（ＢＳ０）の一方のＥ−ｔｙｐｅトランジスタＴＳＥｉは、その他方のＤ−ｔｙｐｅトランジスタＴＳＤｉと隣り合う。このため、ビット線ＢＬｉの容量とｂＢＬｉの容量とはほぼ等しくなる。これにより、ビット線ＢＬ、ｂＢＬにおいて、信号量のばらつきが抑制される。
【００４３】
上記実施形態は、１Ｔ−１Ｃモードで動作する強誘電体メモリについての実施形態であった。しかし、上記実施形態は、２Ｔ−２Ｃモードで動作する強誘電体メモリにも適用することができる。この場合、ワード線を共有しかつビット線対ＢＬおよびｂＢＬに接続された２つのメモリセルＭＣに、相補データ（データ“１”およびデータ“０”）が格納されており、その相補データが１ビットデータとして扱われる。データ検出時には、ワード線を共有しかつビット線対ＢＬおよびｂＢＬに接続された２つのメモリセルＭＣに格納された２つの相補データが１ビットデータとして同時に検出される。センスアンプＳＡは、ビット線対ＢＬ、ｂＢＬを伝達するデータのうち一方のデータを参照データとして他方のデータを検出する。従って、各センスアンプＳＡに接続された２つのブロック選択部内の２つのエンハンスメント型トランジスタはともに同一ブロック選択線ＢＳ（例えば、ＢＬ０）に接続され、その２つのブロック選択部内の２つのデプレーション型トランジスタはともに他の同一ブロック選択線ＢＳ（例えば、ＢＬ１）に接続されている。これにより、２Ｔ−２Ｃモードで動作する強誘電体メモリであっても、第１または第２の実施形態と同様の効果を得ることができる。
【図面の簡単な説明】
【００４４】
【図１】本発明に係る第１の実施形態に従った強誘電体メモリの構成を示す図。
【図２】図１の破線枠３の内部構成を示す図。
【図３】ブロック選択部ＢＳＰ０〜ＢＳＰ３およびその周辺部の構成を示すレイアウト図。
【図４】図３の４−４線に沿った断面図。
【図５】第１の実施形態の変形例を示すレイアウト図。
【図６】本発明に係る第２の実施形態に従った強誘電体メモリの内部構成を示す回路図。
【図７】第２の実施形態におけるブロック選択部ＢＳＰ０〜ＢＳＰ３およびその周辺部の構成を示すレイアウト図。
【図８】比較例におけるブロック選択部ＢＳＰ０〜ＢＳＰ３およびその周辺部の構成を示すレイアウト図。
【符号の説明】
【００４５】
ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ、ｂＢＬ…ビット線、ＰＬ…プレート線、ＳＡ…センスアンプ、ＣＢ０〜ＣＢ３…セルブロック、ＢＳＰ０〜ＢＳＰ３…ブロック選択部、ＴＳＥ０〜ＴＳＥ３…Ｅ−ｔｙｐｅトランジスタ、ＴＳＤ０〜ＴＳＤ３…Ｄ−ｔｙｐｅトランジスタ
【図１】
2010079953.tif 000003
【図２】
2010079953.tif 000004
【図３】
2010079953.tif 000005
【図４】
2010079953.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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