(57)【要約】【課題】ＣＰＰ構造の磁気抵抗効果素子の狭小化に伴い、基板上におけるＥＬＧ（抵抗検知素子）と実素子（磁気抵抗効果素子）のオフセットばらつきが無視できなくなり、ＭＲ素子高さの高精度化の隘路となっている。【解決手段】ローバー５０の最終浮上面研磨工程において、実素子１の抵抗値が検知可能な領域で、ＥＬＧ２の抵抗値と実素子１の抵抗値を検知（測定）する（ステップ１００）。次に、ステップ１００で検知したＥＬＧ２の抵抗値と実素子１の抵抗値からＥＬＧ２と実素子１のオフセット値を計算する（ステップ１０２）。次に、計算したオフセット値を用いて、研磨停止の目標となるＥＬＧ２の最終抵抗値を補正し、最終ターゲットとする（ステップ１０４）。そして、ＥＬＧ２の抵抗値が最終抵抗値に達したとき、ローバー５０の浮上面研磨を停止する。【選択図】図１
2010080000.tif 000002
【特許請求の範囲】
【請求項１】
基板上に磁気抵抗効果素子を有する磁気ヘッド素子と、研磨加工量を計測するための抵抗検知素子を形成する工程と、
前記基板を切断してローバーを形成する工程と、
前記ローバーの浮上面を研磨する工程と、
前記研磨した浮上面にレールを形成する工程と、
前記ローバーを前記磁気ヘッド素子毎に切断する工程と、を備え、
前記ローバーの浮上面を研磨する工程は、
前記抵抗検知素子の抵抗値と、前記磁気抵抗効果素子の抵抗値を測定する工程と、
前記測定した抵抗検知素子の抵抗値と磁気抵抗効果素子の抵抗値から、前記抵抗検知素子と前記磁気抵抗効果素子のオフセット値を計算する工程と、
前記計算したオフセット値を用いて前記抵抗検知素子の最終抵抗値を計算する工程と、を含み、
前記抵抗検知素子の抵抗値が前記最終抵抗値に達したときに前記ローバーの浮上面の研磨を終了することを特徴とする薄膜磁気ヘッドの製造方法。
【請求項２】
前記抵抗検知素子と前記磁気抵抗効果素子のオフセット値を計算する工程は、前記磁気抵抗効果素子の抵抗値を測定可能な研磨段階において実行することを特徴とする請求項１記載の薄膜磁気ヘッドの製造方法。
【請求項３】
前記磁気抵抗効果素子の抵抗値を測定可能な研磨段階とは、前記磁気抵抗効果素子の抵抗値が低い値を示す研磨段階であることを特徴とする請求項１記載の薄膜磁気ヘッドの製造方法。
【請求項４】
前記磁気抵抗効果素子の抵抗値を測定可能な研磨段階とは、研磨段階を初期段階、中期段階、後期段階に区別した場合の初期段階であることを特徴とする請求項１記載の薄膜磁気ヘッドの製造方法。
【請求項５】
前記抵抗検知素子の抵抗値と、前記磁気抵抗効果素子の抵抗値を測定する工程は、前記磁気抵抗効果素子の抵抗値のエンベロープと抵抗値の差が小さい領域において実行することを特徴とする請求項１記載の薄膜磁気ヘッドの製造方法。
【請求項６】
前記ローバーの浮上面を研磨する工程は、前記磁気抵抗効果素子の素子高さを所定の値に近づける第１の研磨工程と、前記磁気抵抗効果素子の素子高さを所定の値にし、かつ研磨面の表面粗さを所定の値に仕上げる第２の研磨工程とを含むことを特徴とする請求項１記載の薄膜磁気ヘッドの製造方法。
【請求項７】
前記磁気抵抗効果素子は、トンネル磁気抵抗効果（ＴＭＲ）素子であることを特徴とする請求項１記載の薄膜磁気ヘッドの製造方法。
【請求項８】
前記磁気抵抗効果素子は、ＣＰＰ−ＧＭＲ素子であることを特徴とする請求項１記載の薄膜磁気ヘッドの製造方法。
【請求項９】
基板上に磁気抵抗効果素子を有する磁気ヘッド素子と、研磨加工量を計測するための抵抗検知素子を形成する工程と、
前記基板を切断してローバーを形成する工程と、
前記ローバーの前記磁気ヘッド素子が形成された面と直交する面を研磨する工程と、
前記研磨した面にレールを形成する工程と、
前記ローバーを前記磁気ヘッド素子毎に切断する工程と、を備え、
前記ローバーの前記磁気ヘッド素子が形成された面と直交する面を研磨する工程は、
前記抵抗検知素子の抵抗値と、前記磁気抵抗効果素子の抵抗値を測定する工程と、
前記測定した抵抗検知素子の抵抗値と磁気抵抗効果素子の抵抗値から、前記抵抗検知素子と前記磁気抵抗効果素子のオフセット値を計算する工程と、
前記計算したオフセット値を用いて前記抵抗検知素子の最終抵抗値を計算する工程と、を含み、
前記抵抗検知素子の抵抗値が前記最終抵抗値に達したときに前記ローバーの浮上面の研磨を終了することを特徴とする薄膜磁気ヘッドの製造方法。
【請求項１０】
前記抵抗検知素子と前記磁気抵抗効果素子のオフセット値を計算する工程は、前記磁気抵抗効果素子の抵抗値を測定可能な研磨段階において実行することを特徴とする請求項９記載の薄膜磁気ヘッドの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、巨大磁気抵抗効果型やトンネル磁気抵抗効果型等のＣＰＰ構造の磁気抵抗効果素子を備える薄膜磁気ヘッドの製造方法に関する。
【背景技術】
【０００２】
近年、磁気記録再生装置は、取扱情報量の増大に伴って高記録密度化が急速に進展しており、この傾向に伴って高感度・高出力の磁気ヘッドが要求されている。この要求に応えるために、高出力が得られる巨大磁気抵抗効果(GMR:Giant Magneto-Resistive)素子を用いた磁気ヘッドが開発され、更に高出力が得られる磁気抵抗効果膜の積層面を貫くように電流を流すＣＰＰ(Current Perpendicular to the Plane)構造のトンネル磁気抵抗効果(TMR: Tunneling Magneto-Resistive))素子、あるいはＣＰＰ−ＧＭＲ素子を用いた磁気ヘッドの開発が行われている。
【０００３】
また、磁気記録再生装置の高記録密度化に対応するためには、ＴＭＲ素子やＣＰＰ−ＧＭＲ素子等の再生素子を狭小化する必要があり、素子高さとトラック幅を狭小化する必要がある。特に、素子高さのばらつきは、再生出力変動という形で現れるため、素子高さにばらつきが生じないように、高精度な浮上面研磨加工が要求される。
【０００４】
特許文献１には、複数の磁気ヘッドスライダを含むローバーの研磨面にダミーの抵抗膜を埋め込んでおき、ダミーの抵抗膜が研磨されるにつれ抵抗膜の電気抵抗が変化する性質を利用して、抵抗値を監視しながら研磨量を制御する方法が開示されている。
【０００５】
特許文献２には、スライダ形態で仕上げ研磨加工を行い、スライダ内に形成されている抵抗検知素子の抵抗値をインプロセスで検出し、検出した抵抗値または抵抗値から換算した素子高さ寸法が所定の値に達した場合に研磨を停止する方法が開示されている。
【０００６】
【特許文献１】特開２００１−１０１６３４号公報
【特許文献２】特開２００６−３４４３８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＴＭＲ素子やＣＰＰ−ＧＭＲ素子では、浮上面研磨加工中に、磁気シールド膜あるいは磁区制御膜を構成する金属元素が塑性流動することによってスメアが発生し、スメアノイズの影響により実素子の抵抗値測定が困難であるため、特許文献１や特許文献２に記載されているように、ローバーあるいはスライダにダミーの抵抗膜や抵抗検知素子などのラッピングガイド（ＥＬＧ）を設け、ＥＬＧの抵抗値を測定して、研磨加工量を制御する方法は有効である。しかしながら、再生素子の狭小化に伴い、基板上におけるＥＬＧと実素子（磁気抵抗効果素子）のオフセットばらつきが無視できなくなり、素子高さの高精度化の隘路となっている。ＥＬＧと実素子のオフセットばらつきは、基板上に磁気抵抗効果素子とＥＬＧを形成する際に使用する露光マスクの形成誤差及びその露光工程における露光誤差により生じる。
【０００８】
本発明の目的は、ＣＰＰ構造の磁気抵抗効果素子の素子高さを高精度に決めることができる薄膜磁気ヘッドの製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の薄膜磁気ヘッドの製造方法においては、
基板上に磁気抵抗効果素子を有する磁気ヘッド素子と、研磨加工量を計測するための抵抗検知素子を形成する工程と、
前記基板を切断してローバーを形成する工程と、
前記ローバーの浮上面を研磨する工程と、
前記研磨した浮上面にレールを形成する工程と、
前記ローバーを前記磁気ヘッド素子毎に切断する工程と、を備え、
前記ローバーの浮上面を研磨する工程は、
前記抵抗検知素子の抵抗値と、前記磁気抵抗効果素子の抵抗値を測定する工程と、
前記測定した抵抗検知素子の抵抗値と磁気抵抗効果素子の抵抗値から、前記抵抗検知素子と前記磁気抵抗効果素子のオフセット値を計算する工程と、
前記計算したオフセット値を用いて前記抵抗検知素子の最終抵抗値を計算する工程と、を含み、
前記抵抗検知素子の抵抗値が前記最終抵抗値に達したときに前記ローバーの浮上面の研磨を終了することを特徴とする。
【００１０】
前記抵抗検知素子と前記磁気抵抗効果素子のオフセット値を計算する工程は、前記磁気抵抗効果素子の抵抗値を測定可能な研磨段階において実行する。
【００１１】
前記磁気抵抗効果素子の抵抗値を測定可能な研磨段階とは、前記磁気抵抗効果素子の抵抗値が低い値を示す研磨段階である。
【００１２】
前記磁気抵抗効果素子の抵抗値を測定可能な研磨段階とは、研磨段階を初期段階、中期段階、後期段階に区別した場合の初期段階である。
【００１３】
前記抵抗検知素子の抵抗値と、前記磁気抵抗効果素子の抵抗値を測定する工程は、前記磁気抵抗効果素子の抵抗値のエンベロープと抵抗値の差が小さい領域において実行する。
【００１４】
前記ローバーの浮上面を研磨する工程は、前記磁気抵抗効果素子の素子高さを所定の値に近づける第１の研磨工程と、前記磁気抵抗効果素子の素子高さを所定の値にし、かつ研磨面の表面粗さを所定の値に仕上げる第２の研磨工程とを含む。
【００１５】
前記磁気抵抗効果素子は、トンネル磁気抵抗効果（ＴＭＲ）素子あるいはＣＰＰ−ＧＭＲ素子である。
【００１６】
前記ローバーの浮上面とは、前記磁気ヘッド素子が形成された面と直交する面である。
【発明の効果】
【００１７】
本発明によれば、ＣＰＰ構造の磁気抵抗効果素子の素子高さを高精度に決めることができる薄膜磁気ヘッドの製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
まず、図７を参照して本発明に係る薄膜磁気ヘッドの構成を説明する。図７（ａ）は基板（ウェハ）から切り出されたローバーの斜視図である。図７（ｂ）はローバーを切断して分離された薄膜磁気ヘッドの斜視図であり、図７（ｃ）は図７（ｂ）のＡ−Ａ線断面図である。ローバー５０は、約４５個の薄膜磁気ヘッドが連結したものであり、長さＬは約５０ｍｍ、厚さｔは約０.３ｍｍである。薄膜磁気ヘッド１０は、スライダ２０と素子形成部３０とを有し、素子形成部３０に磁気ヘッド素子４０が形成されている。薄膜磁気ヘッド１０の浮上面には、浮上レール２２と、浅溝レール２４と、深溝２６が形成されている。磁気ヘッド素子４０は、図７（ｃ）に示すように、セラミック材からなるスライダ２０の端面に、絶縁膜２８を介して積層された再生素子１と記録素子４２から構成されている。再生素子１はＣＰＰ構造の磁気抵抗効果素子であり、下部磁気シールド兼電極膜４、ＴＭＲ膜あるいはＣＰＰ−ＧＭＲ膜などの磁気抵抗効果膜５、上部磁気シールド兼電極膜３から構成されている。磁気抵抗効果膜５の浮上面から奥行き方向の長さＳＨが素子高さ（以下、ＭＲ素子高さという）である。記録素子４２は、上部磁気シールド兼電極膜３の上に形成された分離膜３２の上に積層されたインダクティブ型素子であり、下部磁性膜４４、コイル４６、上部磁性膜４８から構成されている。記録素子４２の上部は、保護膜３４で覆われている。なお、図７（ｂ）においては、後述するＥＬＧ素子及びリード端子は省略されている。
【００１９】
図８にＣＰＰ構造の磁気抵抗効果素子の層構成を示す。図８は浮上面方向から見た磁気抵抗効果素子の断面図である。ＣＰＰ構造の磁気抵抗効果素子１は、強磁性体を含む合金からなる自由層１１と固定層１３、固定層１３の磁化方向を固定するための反強磁性層１４、自由層１１と固定層１３の間に挟まれた非磁性体からなる中間層１２にて構成される磁気抵抗効果膜５と、その上下に配置された上部磁気シールド兼電極膜３及び下部磁気シールド兼電極膜４と、これらの電極を電気的に絶縁するためのリフィル絶縁膜１５と、リフィル絶縁膜１５を介して自由層１１の磁化方向を制御する磁区制御膜１６によって構成される。
【００２０】
自由層１１は記録媒体に記録された磁化情報からの入力磁化方向によってその磁化方向を変化させる。自由層１１の磁化方向が変化した時、固定層１３との磁化方向の差によって磁気センサー部の抵抗が変化する。ハードディスクドライブは、この抵抗変化を電気信号に変換し読み取る構造となっている。従って、磁気センサー部の抵抗変化を読み取るために、上部磁気シールド兼電極膜３と下部磁気シールド兼電極膜４の間に電流が流される。
【００２１】
磁区制御膜１６は、自由層１１の端部になるべく近くなるように配置され、自由層１１にバイアス磁界を印加する構造となっている。これは、自由層１１の磁化方向は記録媒体に記録された情報の微弱な記録磁界に敏感に反応し変化する様に構成されるが、その初期磁化状態と記録磁界入力時に変化した時の磁化状態の再現性と安定性を確保するためにバイアス磁界の印加が必要なためである。すなわち、磁気記録媒体からの入力磁界を受け磁化回転する自由層１１は、単磁区化されないで磁区を持っていると、記録磁界入力時、磁壁移動が発生し、バルクハウゼンノイズなどの各種ノイズの原因となるとともに、初期磁化状態と磁化時の磁化状態の再現性が失われ出力変動等の現象として現れ、再生信号の品質が劣化する。この自由層１１の磁区を単磁区化するために、自由層１１にバイアス磁界を印加する構造となっている。
【００２２】
反強磁性層１４にはPt-Mn系合金、Mn-Ir系合金などの反強磁性膜、あるいはCo-Pt系合金やCo-Cr-Pt系合金などの硬磁性膜を用いる。硬磁性膜として、反平行結合した高保磁力膜、いわゆるセルフピンを用いてもよい。また、自由層１１及び固定層１３には、Ni-Fe系合金、Co-Fe系合金、Co-Ni-Fe系合金、マグネタイトやホイスラー合金などの高分極率材料、及びこれらの積層膜を用いることが出来る。また、１ｎｍ以下のスペーサー層を介して強磁性層を積層させた多層膜を用いてもよい。中間層１２は、ＴＭＲ膜を用いる場合にはトンネルバリア層であり、具体的には、Al、Mg、Si、Zr、Ti、これらの混合物の酸化物或いはこれらの酸化物の積層体であり、ＣＰＰ−ＧＭＲ膜を用いる場合には導電層或いは電流狭窄層を有する導電層であり、具体的には、Al、Cu、Ag、Au、或いはこれらの混合物や積層体の他、これらの一部を部分的に酸化、窒化などによって電流狭窄を行う層などを挿入してもよい。下部磁気シールド兼電極膜４及び上部磁気シールド兼電極膜３には、Ni-Fe系合金が用いられる。リフィル絶縁膜１５には、Al2O3等の絶縁材を用い、磁区制御膜１６には、Co-Pt系合金やCo-Cr-Pt系合金などの硬磁性膜を用いる。
【００２３】
なお、磁気抵抗効果膜５の積層構造は上記の例に限らず、例えば下部磁気シールド兼電極膜４上に、自由層、中間層、固定層、反強磁性層、そして上部磁気シールド兼電極膜３の順に積層する構造でも構わない。
【００２４】
以下、図面を参照して本発明に係る薄膜磁気ヘッドの製造方法を説明する。
図９は、実施例による薄膜磁気ヘッドの製造方法を示す工程図である。同図の素子形成工程９０１では、アルチック材（Al2O3-TiC）等からなるセラミックの基板（ウェハ）６００上に、スパッタ等の薄膜成膜技術とリソグラフィの工程を用いて、図７（ｃ）に示したように、Al2O3の絶縁膜２８、下部磁気シールド兼電極膜４、磁気抵抗効果膜５、上部磁気シールド兼電極膜３、Al2O3の分離膜３２、下部磁性膜４４、コイル４６、上部磁性膜４８、Al2O3の保護膜３４を積層して磁気ヘッド素子４０を形成する。その後、基板切断工程９０２において、研削砥石やワイヤソ−等の切断技術によって、ウェハ６００を一列ずつ切り出し、複数の薄膜磁気ヘッド１０が連結した状態のローバーと称すブロック５０を形成する。本実施例では、ローバー５０は、約４５個の薄膜磁気ヘッドが連結したものであり、長さは約５０ｍｍで、厚さは約０．３ｍｍである。
【００２５】
浮上面研磨工程９０３では、上記ローバー５０を研磨治具６２にワックス等により固定した後に、磁気ヘッド素子４０が形成された面に直交する面（浮上面）を研磨定盤６０に押し付け、研磨液６４を滴下しながら研磨加工を行い、ＭＲ素子高さを所定の値に近づける。すなわち、完成した薄膜磁気ヘッドのＭＲ素子高さをＳＨとすれば、この工程における研磨加工の目標値はＳＨ＋０．０３〜０．１５μｍ程度である。
【００２６】
次に、具体的な研磨条件について説明する。研磨定盤６０としては、錫を主成分とした軟質金属定盤を用い、定盤回転数は１０〜７０ｒ／ｍｉｎとした。研磨治具６２の研磨定盤６０の半径方向への揺動速度は２０〜６０ｍｍ／ｓである。研磨液６４は、加工能率の確保と浮上面の表面粗さ向上を目的に、ＭＲ素子高さがＳＨ＋０．０３〜０．１５μｍ程度の寸法になる手前までは、平均粒径が１／２μｍ〜１／２０μｍのダイヤモンドを含有した油性の研磨液を用い、その後ＭＲ素子高さがＳＨ＋０．０３〜０．１５μｍ程度の寸法になる間は、ダイヤモンドを含有した研磨液の滴下を停止し、ダイヤモンドを含まないルブリカントと称する油性の研磨液を滴下する。
【００２７】
次に、最終浮上面研磨工程９０４において、ローバー５０の研磨面（浮上面）の最終仕上げ研磨を行う。この最終浮上面研磨工程９０４は、ＭＲ素子高さＳＨを、ローバー５０内の磁気ヘッド素子全てにおいて所望の寸法にする工程であり、また、ローバー５０の各磁気ヘッド素子の浮上面を所定の形状に高精度に仕上げるとともに、浮上面の表面粗さを所定の値に仕上げる工程である。研磨装置は、ローバー５０内の研磨圧を可変可能とするために、ボイスコイルあるいはエアーシリンダにより変形可能となる荷重印加部７０と、抵抗検知部７２を備えている。また、図１０に示すように、ローバー５０内の薄膜磁気ヘッド毎に、磁気抵抗効果素子（実素子）１と抵抗検知素子（ＥＬＧ）２が近接して形成されている。ＥＬＧ２は磁気抵抗効果膜５と同じ層構成の薄膜抵抗体パターンであり、磁気抵抗効果膜５と同一平面内に形成される。ＥＬＧ２の両端部にリード線２１０，２２０が接続され、ＥＬＧ２の抵抗値をモニタリングできるようになっている。ＥＬＧ２は、抵抗検知素子の積層面に平行にセンス電流を流すＣＩＰ構造であるため、浮上面研磨工程９０３、そして最終浮上面研磨工程９０４において、抵抗測定に対するスメアの影響が小さく、研磨加工によって変化する抵抗値を正確に検知（測定）することが可能である。ここで、磁気抵抗効果素子（実素子）１の素子高さと、ＥＬＧ２の素子高さに相関関係をもたせておくことにより、ＥＬＧ２の抵抗値から求められるＥＬＧ２の素子高さから、実素子１の素子高さを求めることができる。
【００２８】
具体的には、図１１に示すように、ローバー５０を弾性体６８を介して研磨装置の荷重印加部７０に貼り付け、ローバー５０の例えば７箇所のＥＬＧ２のリード端子２１２，２２２（図１０参照）を、金線７６にて抵抗検知部７２の端子７４に接続する。そして荷重印加部７０により、表面が所定の形状（平面あるいは球面あるいは円筒）の固定砥粒定盤８０に所定の力で押しつける。その後、固定砥粒定盤８０を回転させると同時に、荷重印加部７０を固定砥粒定盤８０の半径方向に揺動させ、７個のＥＬＧ２の抵抗値をモニタリングし、ローバー５０内の印加荷重Ｆ１〜Ｆ７を制御しながら研磨する。そして、７個のＥＬＧ２の平均抵抗値が最終抵抗値に到達したとき、研磨を終了する。なお、実素子１の抵抗値を測定するためには、実素子１のリード端子と抵抗検知部７２の端子７４を接続する必要があるが、図１１では、図示は省略してある。実際の配線は、後述するが、図６（ａ），（ｂ）に示す。固定砥粒定盤８０には、１／２μｍ〜１／２０μｍの微細なダイヤモンドが埋め込まれた錫合金製の定盤を用いた。研磨加工中は、ダイヤモンドを含まない導電性研磨液８２を固定砥粒定盤８０上に滴下させながら、固定砥粒定盤８０を例えば１０ｒ／ｍｉｎで回転させ、荷重印加部７０は５０ｍｍ／ｓで揺動させた。また、本実施例ではＥＬＧ２の抵抗値の測定をローバーの７箇所にしたが、この数に限られることはなく、ローバー内の各磁気ヘッド素子のＭＲ素子高さを所定の数値範囲に制御できれば、測定数、測定箇所は任意に変更可能である。
【００２９】
図９に戻り、浮上面の最終研磨（工程９０４）が終了した後に、レール形成工程９０５において浮上面に浮上レール２２、浅溝レール２４、深溝２６をイオンミリングやＲＩＥ等のドライ加工により形成する。具体的には、ローバー５０をレール形成用の治具に熱可塑性の接着テープを用いて固定し、浮上面の表面にレジストを塗布し、露光・現像したのちに、レール以外の部分を上記ドライ加工により除去する。その後浮上面上に残ったレジストを剥離する。上記レジスト塗布からレジスト剥離までのプロセスを２回繰り返すことにより、２段形状のレールが形成される。最後に、切断工程９０６において、ローバー５０をダイシングやワイヤソーで切断し、個々の薄膜磁気ヘッド１０を形成する。
【００３０】
次に、基板上におけるＥＬＧ２と実素子（磁気抵抗効果素子）１のオフセットばらつきを補正する方法について説明する。前述のとおり、再生素子の狭小化に伴い、例えばトラック幅及び素子高さが１００ｎｍ以下になると、基板上におけるＥＬＧ２と実素子（磁気抵抗効果素子）１のオフセットばらつきが無視できなくなる。ＥＬＧ２と実素子１のオフセットばらつきは、基板上に磁気抵抗効果素子１とＥＬＧ２を形成する際に使用する露光マスクの形成誤差及びその露光工程における露光誤差により生じる。
【００３１】
図９の素子形成工程９０１において、基板上に磁気ヘッド素子を形成した時点で、図１２に示すようにＥＬＧ２の初期の素子高さは、１０．２μｍ、２．２μｍ、１．２μｍとなるように形成し、各初期高さのＥＬＧ２の抵抗値を測定することにより、ＥＬＧ２の抵抗値と素子高さの相関関係を算出できる。しかしながら、この基板から切り出したローバーの浮上面研磨をしたときの実素子１の素子高さとＥＬＧ２の素子高さの相関をとると、図１３に示すように良い相関関係を示していない。これは、ＥＬＧ２と実素子（磁気抵抗効果素子）１のオフセットにばらつきが生じているからである。
【００３２】
したがって、本実施例では、図９を用いて説明した薄膜磁気ヘッドの製造方法の最終浮上面研磨工程９０４において、ＥＬＧ２と実素子（磁気抵抗効果素子）１のオフセット値を計算し、このオフセット値を用いてＥＬＧ２の最終抵抗値を計算（補正）する。図１を用いてＥＬＧ２の最終抵抗値を補正する処理の詳細を説明する。まず、最終浮上面研磨中の、実素子１の抵抗値が検知可能な領域において、ＥＬＧ２の抵抗値と実素子１の抵抗値を検知（測定）する（ステップ１００）。ここで、実素子１の抵抗値が検知可能な領域について図２を用いて説明する。図２（ａ）にＣＩＰ−ＧＭＲ素子の研磨加工時間に対する抵抗値の変化を示すが、研磨加工の略全領域において、抵抗値の検知は可能である。しかし、図２（ｂ）に示すように、ＴＭＲ素子やＣＰＰ−ＧＭＲ素子の場合は、低抵抗領域では抵抗値の検知は可能であるが、高抵抗領域になると、スメアの影響により、抵抗値の検知は不可能になる。また、研磨加工段階を初期、中期、後期に区別した場合は、初期段階で抵抗値の検知は可能である。そこで、本実施例においては、図１に示すように、ＥＬＧ２の抵抗値と実素子１の抵抗値を、実素子１の抵抗値が検知可能な領域において検知（測定）する。図１の下側に、図２（ｂ）における加工時間50000msまでを拡大して示してある。次に、ステップ１００で検知したＥＬＧ２の抵抗値と実素子１の抵抗値からＥＬＧ２と実素子１のオフセット値を計算する（ステップ１０２）。次に、計算したオフセット値を用いて、研磨停止の目標値となるＥＬＧ２の最終抵抗値を補正し、最終ターゲットとする（ステップ１０４）。
【００３３】
次に、図３を参照して、ＥＬＧ２の抵抗値と実素子１の抵抗値からＥＬＧ２と実素子１のオフセット値を計算する処理について説明する。図３の横軸は研磨加工時間であり、縦軸はＥＬＧ２と実素子１の抵抗値である。実素子１の抵抗値が検知可能な領域であって、異なる加工時間ｔ１、ｔ２、ｔ３である３つのポイントにおいてＥＬＧ２と実素子１の抵抗値を検知（測定）し、ＥＬＧ２と実素子１のオフセットを次のようにして計算する。
ＥＬＧ２と実素子１のオフセットをσとし、
加工時間ｔ１のときの、ＥＬＧ抵抗：ｒ１、実素子抵抗：Ｒ１、実素子ＳＨ：ＳＨ１
加工時間ｔ２のときの、ＥＬＧ抵抗：ｒ２、実素子抵抗：Ｒ２、実素子ＳＨ：ＳＨ２
加工時間ｔ３のときの、ＥＬＧ抵抗：ｒ３、実素子抵抗：Ｒ３、実素子ＳＨ：ＳＨ３
としたとき、ＥＬＧ抵抗＝ａ／ＥＬＧ素子高さ＋ｂの関係があり、ＥＬＧ抵抗は次の式で表すことができる。
ｒ１＝ａ／（ＳＨ１＋σ）＋ｂ          （１）
ｒ２＝ａ／（ＳＨ２＋σ）＋ｂ          （２）
ｒ３＝ａ／（ＳＨ３＋σ）＋ｂ          （３）
ここで、係数ａ，ｂは図１２に示すように、基板（ウェハ）状態で３種類の素子高さのＥＬＧ抵抗を測定することにより算出したものである。
実素子抵抗は、次の式で表すことができる。
Ｒ１＝ＲＡ／Ｔｗｒ／ＳＨ１＋α        （４）
Ｒ２＝ＲＡ／Ｔｗｒ／ＳＨ２＋α        （５）
Ｒ３＝ＲＡ／Ｔｗｒ／ＳＨ３＋α        （６）
ここで、ＲＡは実素子の面積抵抗、Ｔｗｒは実素子のトラック幅、αは配線抵抗を示す。
上記の式（１）〜（６）の連立方程式を解くことにより、ＥＬＧ２と実素子１のオフセットσは次の式（７）で求めることができる。
【００３４】
【数１】
2010080000.tif 000003
ここで、Ａ１＝ａ／（ｒ１−ｂ）、Ａ２＝ａ／（ｒ２−ｂ）、Ａ３＝ａ／（ｒ３−ｂ）である。
【００３５】
次に、図３に示したＥＬＧ２と実素子１の抵抗値を検知するポイントｔ１、ｔ２、ｔ３の設定方法について説明する。図４（ａ）に研磨加工時間と、実素子１の抵抗(Resistance)，抵抗のエンベロープ(Envelope)との関係を示す。ここで、スメアインデックス(Smear index)は、Smear index＝Envelope−Resistance／Envelopeとして表すことができる。図４（ａ）から、実素子抵抗のエンベロープが平坦な領域に抵抗検知ポイントｔ１、ｔ２、ｔ３を設定するのが良いことがわかる。また、図４（ｂ）に、スメアインデックス(Smear index)とオフセット計算誤差の関係を示す。オフセット計算誤差を１０％以下に制御するには、Smear indexは0.001以下、３回測定時のSmear indexのばらつきは７％以下が必要である。
【００３６】
図５に本実施例による実素子抵抗が検知可能な領域で測定した実素子抵抗の分布と、測定領域を決めないで実素子抵抗を測定した場合の分布を示す。本実施例による場合は、実素子抵抗のばらつきが少ないので、ＥＬＧ２と実素子１のオフセットσを正確に計算することができる。
【００３７】
なお、上記実施例においては、実素子１の抵抗値測定のポイントを、加工時間ｔ１、ｔ２、ｔ３の３つにしたが、この個数は一例であって、任意に増減可能である。また、図１２に示す係数ａ，ｂは、基板（ウェハ）状態で３種類の素子高さのＥＬＧ抵抗を測定することにより算出したが、これも３種類に限られることはなく、任意に変更可能である。
【００３８】
図６（ａ）は図１１で示したローバー内のＥＬＧ２のリード端子及び実素子１のリード端子と、抵抗検知部７２のリード端子７４との実際の接続例を示す図である。この例では、１つの薄膜磁気ヘッド内のＥＬＧ２のリード端子及び実素子１のリード端子と、抵抗検知部７２のリード端子７４とを金線７６で接続するものである。図６（ｂ）に他の接続例を示すが、この例では、連続して連なる薄膜磁気ヘッドの内、１つの薄膜磁気ヘッドにおいてはＥＬＧ２のリード端子と抵抗検知部７２のリード端子７４を接続し、隣接する他の薄膜磁気ヘッドにおいては実素子１のリード端子と抵抗検知部７２のリード端子７４とを接続するというように、交互にＥＬＧ２のリード端子と実素子１のリード端子を抵抗検知部７２のリード端子７４に接続するものである。
【図面の簡単な説明】
【００３９】
【図１】実施例による薄膜磁気ヘッドの製造方法におけるＥＬＧと実素子のオフセットを補正し、ＥＬＧの最終抵抗値を決める処理を示す図である。
【図２】研磨加工時間に対するＧＭＲ素子、ＴＭＲ素子、ＣＰＰ−ＧＭＲ素子の抵抗値の変化を示す図である
【図３】ＥＬＧと実素子の抵抗値検知ポイントを示す図である。
【図４】図４（ａ）は研磨加工時間と実素子抵抗の関係を示す図であり、図４（ｂ）はスメアインデックスとオフセット計算誤差の関係を示す図である。
【図５】本実施例による実素子抵抗が検知可能な領域で測定した実素子抵抗の分布と、測定領域を決めないで実素子抵抗を測定した場合の分布を示す図である。
【図６】ローバー内のＥＬＧのリード端子及び実素子のリード端子と、抵抗検知部のリード端子との接続を示す図である。
【図７】本発明に係るローバー及び薄膜磁気ヘッドの斜視図と、磁気ヘッド素子部の断面図である。
【図８】ＣＰＰ構造の磁気抵抗効果素子を浮上面方向から見た断面図である。
【図９】実施例による薄膜磁気ヘッドの製造方法の工程図である。
【図１０】ＥＬＧと実素子の配置関係を示す図である。
【図１１】図９に示す最終浮上面研磨工程の詳細を説明するための図である。
【図１２】基板（ウェハ）上におけるＥＬＧの初期素子高さのばらつきを示す図である。
【図１３】素子サイズが狭小化した場合の、実素子の素子高さとＥＬＧの素子高さの相関関係を示す図である。
【符号の説明】
【００４０】
１…ＣＰＰ構造磁気抵抗効果素子、２…抵抗検知素子（ＥＬＧ）、３…上部磁気シールド兼電極膜、４…下部磁気シールド兼電極膜、５…磁気抵抗効果膜、１０…薄膜磁気ヘッド、１１…自由層、１２…中間層、１３…固定層、１４…反強磁性層、１５…リフィル膜、１６…磁区制御膜、２０…スライダ、２２…浮上レール、２４…浅溝レール、２６…深溝、２８…絶縁膜、３０…素子形成部、３２…分離膜、３４…保護膜、４０…磁気ヘッド素子部、４２…記録素子、４４…下部磁性膜、４６…コイル、４８…上部磁性膜、５０…ローバー、７０…荷重印加部、７２…抵抗検知部、８０…固定砥粒定盤、８２…研磨液、２１０，２２０…リード線、２１２，２２２…リード端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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