(57)【要約】【課題】本発明は、不良ビットへの無駄なアクセスを抑制することができる不揮発性記憶装置および不揮発性記憶装置の製造方法を提供する。【解決手段】第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され前記第１の配線と前記第２の配線とを介して供給される電流により第１の状態と第２の状態との間を不可逆的に遷移可能な遷移層と、を有する判別部と、前記第２の配線に対して前記第１の配線と反対側に設けられ前記第２の方向と非平行な第３の方向に延在する第３の配線と、前記第２の配線と前記第３の配線との間に挟持され前記第２の配線と前記第３の配線とを介して供給される電流により第３の状態と第４の状態との間を可逆的に遷移可能な記録層と、を有する変化素子部と、を備えたことを特徴とする不揮発性記憶装置が提供される。【選択図】図１
2010219282.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され前記第１の配線と前記第２の配線とを介して供給される電流により第１の状態と第２の状態との間を不可逆的に遷移可能な遷移層と、を有する判別部と、
前記第２の配線に対して前記第１の配線と反対側に設けられ前記第２の方向と非平行な第３の方向に延在する第３の配線と、前記第２の配線と前記第３の配線との間に挟持され前記第２の配線と前記第３の配線とを介して供給される電流により第３の状態と第４の状態との間を可逆的に遷移可能な記録層と、を有する変化素子部と、
を備えたことを特徴とする不揮発性記憶装置。
【請求項２】
前記遷移層は、前記第１の状態と、前記第１の状態とは異なる抵抗値を有する前記第２の状態との間を不可逆的に遷移可能であること、を特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記記録層は、抵抗値、結晶状態、非晶質状態の少なくともいずれかを可逆的に遷移可能であること、を特徴とする請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記第１の配線と、前記遷移層と、の間に設けられた第１の整流素子をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項５】
前記第３の配線と、前記記録層と、の間に設けられた第２の整流素子をさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載の不揮発性記憶装置。
【請求項６】
前記遷移層の状態に基づいて、前記記録層への電圧印加の可否が判断されること、を特徴とする請求項１〜５のいずれか１つに記載の不揮発性記憶装置。
【請求項７】
請求項１〜６のいずれか１つに記載の不揮発性記憶装置を前記不揮発性記憶装置の主面に対して垂直な方向に複数積層したこと、を特徴とする不揮発性記憶装置。
【請求項８】
前記主面に対して垂直な方向に隣接する前記不揮発性記憶装置の間で、前記第１の配線または前記第３の配線が共有されていること、を特徴とする請求項７記載の不揮発性記憶装置。
【請求項９】
第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を不可逆的に遷移可能な遷移層と、を有する判別部と、
前記第２の配線に対して前記第１の配線と反対側に設けられ前記第２の方向と非平行な第３の方向に延在する第３の配線と、  前記第２の配線と前記第３の配線との間に挟持され前記第２の配線と前記第３の配線とを介して供給される電流により第３の状態と第４の状態との間を可逆的に遷移可能な記録層と、を有する変化素子部と、を有する不揮発性記憶装置の製造方法であって、
基板上に、少なくとも、前記第１の配線となる層と、前記遷移層となる層と、平坦化の際にストッパ層となる層と、前記第１の方向に延在する開口を有する第１のエッチングマスクと、を、前記第１の方向及び前記第２の方向に対して略垂直な方向に積層して積層体を形成する工程と、
前記第１のエッチングマスクを介してエッチングを行うことで前記積層体に第１の素子分離領域を形成する工程と、
前記第１の素子分離領域に第１の素子間絶縁層を形成する工程と、
前記第１の素子間絶縁層となる材料が堆積した積層体の主面を平坦化して前記ストッパ層を露出させる工程と、
前記ストッパ層が露出した積層体の主面に、少なくとも、前記第２の配線となる層と、前記記録層となる層と、前記第３の配線となる層と、前記第２の方向に延在する開口を有する第２のエッチングマスクと、を、前記第１の方向及び前記第２の方向に対して略垂直な方向に積層して積層体を形成する工程と、
前記第２のエッチングマスクを介してエッチングを行うことで前記積層体に第２の素子分離領域を形成する工程と、
前記第２の素子分離領域に第２の素子間絶縁層を形成する工程と、
前記第２の素子間絶縁層となる材料が堆積した積層体の主面を平坦化して前記第３の配線を露出させる工程と、
前記第３の配線が露出した積層体の主面に、前記第１の方向に延在する開口を有する第３のエッチングマスクと、を、形成する工程と、
前記第３のエッチングマスクを介してエッチングを行うことで第３の素子分離領域を形成する工程と、
前記第３の素子分離領域に第３の素子間絶縁層を形成する工程と、
前記第３の素子間絶縁層となる材料が堆積した積層体の主面を平坦化して前記第３の配線を露出させる工程と、
を備えたことを特徴とする不揮発性記憶装置の製造方法。
【請求項１０】
前記記録層が設けられたメモリセルの検査を行う工程と、
前記第２の配線に対して前記検査により不合格と判断された前記記録層の反対側に設けられた遷移層の状態を変化させる工程と、
をさらに備えたことを特徴とする請求項９記載の不揮発性記憶装置の製造方法。
【請求項１１】
前記記録層が設けられたメモリセルの検査を行う工程と、
前記第２の配線に対して前記検査により合格と判断された前記記録層の反対側に設けられた遷移層の状態を変化させる工程と、
をさらに備えたことを特徴とする請求項９記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置および不揮発性記憶装置の製造方法に関する。
【背景技術】
【０００２】
トランジスタを用いたＮＡＮＤ型の不揮発性記憶装置においては、装置の微細化に伴ういわゆる短チャネル効果の影響により、デバイス動作が困難となってきている。「短チャネル効果」とは、装置の微細化によってソース部とドレイン部との距離が近くなることによって生じる現象であり、例えば、ソースとドレインとの間に生じるリーク電流の増加などがある。そのため、トランジスタを用いた記憶装置に代わる記憶装置が求められている。その一つとして、遷移金属絶縁膜などに電界パルスを印加すると物質の抵抗が変化するという特性を利用した不揮発性記憶装置（抵抗変化型メモリ、ＲｅＲＡＭ）が検討されている（例えば、特許文献１を参照）。
【０００３】
そして、現在、ビット線とワード線とが交叉する部分に抵抗変化素子を配置したクロスポイント型の不揮発性記憶装置（抵抗変化型メモリ）が検討されている。これによれば、セル面積を理論上ＮＡＮＤ型不揮発性記憶装置と同じ４Ｆ２（「Ｆ」は、設計ルール（最小設計寸法））とすることができる。また、この様な構成の不揮発性記憶装置（抵抗変化型メモリ）は、抵抗変化素子を積層することで集積度をさらに向上させることができるという利点をも有する。
【０００４】
しかしながら、抵抗変化素子を有する不揮発性記憶装置（抵抗変化型メモリ）はスイッチング特性のばらつきや安定性に問題があり、不良ビットがランダムに発生するおそれがある。そして、不良ビットがランダムに発生すると不良ビットへの無駄なアクセスが生じることになる。そのため、良品ビットへのアクセスが遅くなり、ひいては不揮発性記憶装置（抵抗変化型メモリ）の動作速度の低下や信頼性の低下を招くおそれがある。特に、抵抗変化素子（記録部）を積層するなどして不揮発性記憶装置（抵抗変化型メモリ）を大容量化させた場合には、不良ビットへの無駄なアクセスの影響が顕著となるおそれがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１４９１７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、不良ビットへの無駄なアクセスを抑制することができる不揮発性記憶装置および不揮発性記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され前記第１の配線と前記第２の配線とを介して供給される電流により第１の状態と第２の状態との間を不可逆的に遷移可能な遷移層と、を有する判別部と、前記第２の配線に対して前記第１の配線と反対側に設けられ前記第２の方向と非平行な第３の方向に延在する第３の配線と、前記第２の配線と前記第３の配線との間に挟持され前記第２の配線と前記第３の配線とを介して供給される電流により第３の状態と第４の状態との間を可逆的に遷移可能な記録層と、を有する変化素子部と、を備えたことを特徴とする不揮発性記憶装置が提供される。
【０００８】
また、本発明の他の一態様によれば、上記の不揮発性記憶装置を前記不揮発性記憶装置の主面に対して垂直な方向に複数積層したこと、を特徴とする不揮発性記憶装置が提供される。
【０００９】
また、本発明の他の一態様によれば、第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を不可逆的に遷移可能な遷移層と、を有する判別部と、前記第２の配線に対して前記第１の配線と反対側に設けられ前記第２の方向と非平行な第３の方向に延在する第３の配線と、  前記第２の配線と前記第３の配線との間に挟持され前記第２の配線と前記第３の配線とを介して供給される電流により第３の状態と第４の状態との間を可逆的に遷移可能な記録層と、を有する変化素子部と、を有する不揮発性記憶装置の製造方法であって、基板上に、少なくとも、前記第１の配線となる層と、前記遷移層となる層と、平坦化の際にストッパ層となる層と、前記第１の方向に延在する開口を有する第１のエッチングマスクと、を、前記第１の方向及び前記第２の方向に対して略垂直な方向に積層して積層体を形成する工程と、前記第１のエッチングマスクを介してエッチングを行うことで前記積層体に第１の素子分離領域を形成する工程と、前記第１の素子分離領域に第１の素子間絶縁層を形成する工程と、前記第１の素子間絶縁層となる材料が堆積した積層体の主面を平坦化して前記ストッパ層を露出させる工程と、前記ストッパ層が露出した積層体の主面に、少なくとも、前記第２の配線となる層と、前記記録層となる層と、前記第３の配線となる層と、前記第２の方向に延在する開口を有する第２のエッチングマスクと、を、前記第１の方向及び前記第２の方向に対して略垂直な方向に積層して積層体を形成する工程と、前記第２のエッチングマスクを介してエッチングを行うことで前記積層体に第２の素子分離領域を形成する工程と、前記第２の素子分離領域に第２の素子間絶縁層を形成する工程と、前記第２の素子間絶縁層となる材料が堆積した積層体の主面を平坦化して前記第３の配線を露出させる工程と、前記第３の配線が露出した積層体の主面に、前記第１の方向に延在する開口を有する第３のエッチングマスクと、を、形成する工程と、前記第３のエッチングマスクを介してエッチングを行うことで第３の素子分離領域を形成する工程と、前記第３の素子分離領域に第３の素子間絶縁層を形成する工程と、前記第３の素子間絶縁層となる材料が堆積した積層体の主面を平坦化して前記第３の配線を露出させる工程と、を備えたことを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、不良ビットへの無駄なアクセスを抑制し、動作速度の低化を抑制することができる不揮発性記憶装置および不揮発性記憶装置の製造方法が提供される。
【図面の簡単な説明】
【００１１】
【図１】本実施の形態に係る不揮発性記憶装置を例示するための模式図である。
【図２】不揮発性記憶装置の模式断面図である。
【図３】判別部と変化素子部とを複数の層に積層させる場合を例示するための模式図である。
【図４】本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。
【図５】本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。
【図６】本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。
【図７】本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。
【図８】本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。
【図９】本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。
【図１０】本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ、本発明の実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。    
図１は、本実施の形態に係る不揮発性記憶装置を例示するための模式図である。    
なお、図１（ａ）は、不揮発性記憶装置の模式斜視図であり、図１（ｂ）は、変化素子部（記録部を含む層）の模式回路図である。    
図２は、不揮発性記憶装置の模式断面図である。図２（ａ）は、不揮発性記憶装置を第１の方向（Ｘ軸方向）から見た模式断面図であり、図２（ｂ）は、図２（ａ）のＡ−Ａ線断面図である。    
なお、１つの第３の配線２１と１つの第２の配線５０とが交叉する領域に設けられた１つの記録部４０が１つの記録用単位要素であり、これを「メモリセル」という。  
図１、図２に示すように、不揮発性記憶装置１は、判別部２と変化素子部３とを備えている。
【００１３】
まず、判別部２について例示をする。    
判別部２は、基板１０と、基板１０の主面上に設けられ、第１の方向（Ｘ軸方向）に延在する第１の配線２０（ビット線ＢＬ）と、第１の方向と非平行な（交叉する）第２の方向（Ｙ軸方向）に延在する第２の配線５０（ワード線ＷＬ）と、第１の配線２０と第２の配線５０との間に挟持され、第１の配線２０と第２の配線５０とを介して供給される電流により、第１の状態と第２の状態との間を不可逆的に遷移可能な遷移層１４４と、を備えている。また、第１の配線２０と遷移層１４４との間に、これらによって挟持されるようにして設けられた整流素子１３０を備えている。ここで、「主面」とは、第１の配線２０、整流素子１３０、遷移層１４４などが積層する方向（図１において、Ｚ軸方向；上下方向）に対して垂直な面（図１において、ＸＹ面）をいう。
【００１４】
遷移層１４４は、例えば、初期抵抗値が高く臨界電圧が印加されると比較的低い抵抗値に不可逆的に遷移するものとすることができる。    
遷移層１４４の材料としては、例えば、絶縁体材料や非晶質半導体材料・結晶性半導体材料などを例示することができる。この場合、絶縁体材料としては、例えば、酸化シリコン（ＳｉＯＸ）、窒化シリコン（ＳｉＮＸ）、酸窒化シリコン（ＳｉＯＸＮＹ）、酸化アルミニウム（ＡｌＯＸ）、酸化タンタル（ＴａＯＸ）、酸化チタン（ＴｉＯＸ）、窒化アルミニウム（ＡｌＮＸ）などを例示することができる。また、非晶質半導体材料・結晶性半導体材料としては、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）の合金、テルル化インジウム（ＩｎＴｅ）、アンチモンテルル（ＳｂＴｅ）、ヒ化ガリウム（ＧａＡｓ）、セレン化インジウム（ＩｎＳｅ）、アンチモンインジウム（ＩｎＳｂ）などを例示することができる。
【００１５】
また、遷移層１４４は、例えば、初期抵抗値が低く臨界電圧が印加されると高い抵抗値に不可逆的に遷移するものとすることもできる。なお、開回路となるものであってもよい。
【００１６】
この場合の遷移層１４４の材料としては、例えば、低溶融点材料（例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）、鉛（Ｐｂ）など）などやそれらの合金などを例示することができる。    
すなわち、遷移層１４４は、第１の状態と、第１の状態とは異なる抵抗値を有する第２の状態との間を不可逆的に遷移可能とするものであればよい。
【００１７】
また、図２に示すように、遷移層１４４のＺ軸方向両側に、遷移層１４４を挟持する電極層１４２、１４６を備えていてもよい。ここで、遷移層１４４と、電極層１４２、１４６とを併せて「遷移部１４０」と呼ぶことにする。また、第１の配線２０と整流素子１３０との間に、バリア層１３２を備えていてもよい。  
配線（第１の配線２０及び第２の配線５０）には、導電性を有する材料を用いることができる。また、さらに耐熱性をも有する材料とすることができる。例えば、導電性と耐熱性とを有する材料として、タングステン（Ｗ）を用いることができる。
【００１８】
また、図１、図２に示すように、遷移層１４４（遷移部１４０）と第２の配線５０との間には、製造工程（平坦化工程）で必要となるストッパ層５２を設けるようにすることができる。この場合、例えば、平坦化工程においてＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法を用いる場合には、ストッパ層５２をＣＭＰストッパ層とすることができる。ただし、ストッパ層５２は、必ずしも必要ではなく必要に応じて設けるようにすればよい。例えば、電極層１４６の厚さを充分厚くして、電極層１４６にストッパ層の機能を付与すれば、ストッパ層５２を設ける必要はない。
【００１９】
ここで、ストッパ層５２と第２の配線５０とを同じ材料で形成すれば、両者が一体化して第２の配線としての機能を担うことになる。このような場合の第２の配線を、「第２の配線５４」と呼ぶことにする。この場合、第２の配線５４は、各積層体毎に遷移層１４４側に突出した突出部（ストッパ層５２）を有することになる。
【００２０】
整流素子１３０は、整流特性を有し、遷移層１４４に印加される電圧の極性に方向性を与えるために設けられる。整流素子１３０には、例えば、ＰＮ接合ダイオード、ツェナーダイオード、ショットキーダイオードなどを用いることができる。なお、ＭＩＮキャパシターなどとすることもできる。  
図１では、整流素子１３０が、ビット線ＢＬと電極層１４２との間に設けられている場合を例示したが、整流素子１３０は、ワード線ＷＬと電極層１４６との間に設けられていてもよい。また、整流素子１３０は、ビット線ＢＬとワード線ＷＬとが対向する領域以外の領域に設けられていてもよい。  
第１の配線２０と整流素子１３０との間には、これらの間における元素の拡散などを抑制するためにバリア層１３２を設けるようにすることができる。    
また、各積層体の間には、図２に示すように素子間絶縁層７０が設けられている。
【００２１】
また、積層体の位置を基準として配線（第１の配線２０及び第２の配線５０；ビット線ＢＬ及びワード線ＷＬ）の延在方向外側には、図示しないコンタクトプラグが設けられている。コンタクトプラグは、遷移部１４０（遷移層１４４）に電圧を印加するための周辺回路と接続されている（図示せず）。そして、コンタクトプラグ及び配線を通じて電流が流され、これにより遷移部１４０（遷移層１４４）における不可逆的な遷移が可能となる。
【００２２】
次に、変化素子部３について例示をする。  
変化素子部３は、第２の配線５０（ワード線ＷＬ）の主面上に設けられている。すなわち、変化素子部３と判別部２とは、第２の配線５０（ワード線ＷＬ）を共有している。また、判別部２の積層体の上方に変化素子部３のメモリセルが配設されている。そして、製品検査の結果、特定のメモリセルが不合格（不良）と判断された場合には、その下方にある判別部２の積層体に設けられた遷移部１４０（遷移層１４４）の状態を不可逆的に遷移させるようにしている。なお、特定のメモリセルが合格（良品）と判断された場合に、その下方にある判別部２の積層体に設けられた遷移部１４０（遷移層１４４）の状態を不可逆的に遷移させるようにしてもよい。すなわち、各メモリセルの検査結果を判別部２に記録（書き込み）できるようになっている。そして、遷移部１４０（遷移層１４４）の状態を読み出せば、その上方に設けられたメモリセルの良／不良の状態を判別できるようになっている。
【００２３】
また、第２の配線５０に対して第１の配線２０と反対側に設けられ、第２の方向（Ｙ軸方向）と非平行な第３の方向に延在する第３の配線２１（ビット線ＢＬ）と、第２の配線５０と第３の配線２１との間に挟持され、第２の配線５０と第３の配線２１とを介して供給される電流により、第３の状態と第４の状態との間を可逆的に遷移可能な記録層４４と、を備えている。また、第３の配線２１と記録層４４との間に、これらによって挟持されるようにして設けられた整流素子３０を備えている。この場合、第１の配線２０と第３の配線２１とは、略平行に設けられていてもよい。
【００２４】
また、図２に示すように、記録層４４のＺ軸方向両側に、記録層４４を挟持する電極層４２、４６を備えていてもよい。ここで、記録層４４と、電極層４２、４６とを併せて「記録部４０」と呼ぶことにする。また、第３の配線２１と整流素子３０との間に、バリア層３２を備えていてもよい。  
第３の配線２１には、導電性を有する材料を用いることができる。また、さらに耐熱性をも有する材料とすることができる。例えば、導電性と耐熱性とを有する材料として、タングステン（Ｗ）を用いることができる。
【００２５】
整流素子３０は、整流特性を有し、記録層４４に印加される電圧の極性に方向性を与えるために設けられる。整流素子３０には、例えば、ＰＮ接合ダイオード、ツェナーダイオード、ショットキーダイオードなどを用いることができる。なお、記録層４４のバイポーラ動作を考え、ｐｉｎダイオードなどではなくＭＩＮキャパシターとすることもできる。
【００２６】
図１では、整流素子３０が、ビット線ＢＬと電極層４６との間に設けられている場合を例示したが、整流素子３０は、ワード線ＷＬと電極層４２との間に設けられていてもよい。また、整流素子３０は、ビット線ＢＬとワード線ＷＬとが対向する領域以外の領域に設けられていてもよい。  
第３の配線２１と整流素子３０との間には、これらの間における元素の拡散などを抑制するためにバリア層３２を設けるようにすることができる。
【００２７】
次に、記録部４０について、図２を参照しつつ例示をする。  
図２に示すように、記録部４０は、記録層４４と、記録層４４をＺ軸方向（上下方向）から挟持する電極層４２、４６とを有している。  
電極層４２、４６は、記録層４４が電気的接続を得やすいように、必要に応じて設けられる。また、電極層４２、４６は、例えば、記録層４４とＺ軸方向（上下方向）の構成要素との間における元素の拡散などを抑制するためのバリア層としての機能をも有していてもよい。
【００２８】
また、消去（リセット）動作において記録層４４の加熱を効率よく行うために、記録層４４の陰極側（ここでは、ワード線ＷＬ側）に、ヒータ層（抵抗率が約１０−５Ωｃｍ以上の材料）を設けてもよい。この場合、ヒータ層とワード線ＷＬとの間にバリア層を設けるようにすることができる。
【００２９】
次に、記録層４４について例示をする。  
後述するように、不揮発性記憶装置１は、第２の配線５０と第３の配線２１とに与える電位の組合せによって、各記録部４０に印加される電圧を変化させることができる。そして、その時の記録部４０の特性（例えば、抵抗値）によって、情報を記録（書き込み）したり消去したりすることができる。そのため、記録層４４は、印加される電圧によって特性が変化するものとされている。記録層４４としては、例えば、抵抗値が可逆的に遷移可能な可変抵抗層や、印加される電圧によって結晶状態と非晶質状態との間で可逆的に遷移可能な相変化層などを例示することができる。すなわち、記録層４４は、抵抗値、結晶状態、非晶質状態の少なくともいずれかを可逆的に遷移可能とするものとすることができる。
【００３０】
また、記録層４４の材料としては、例えば、金属酸化物を例示することができる。この場合、例えば、クロム（Ｃｒ）、タングステン（Ｗ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、トリウム（Ｔｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、鉛（Ｐｂ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、あるいは、ランタン（Ｌａ）からルテチウム（Ｌｕ）までのいわゆる希土類元素などの酸化物などとすることができる。    
また、酸化アルミニウム（Ａｌ２Ｏ３）、酸化銅（ＣｕＯ）、酸化シリコン（ＳｉＯ２）などとすることもできる。
【００３１】
また、複合酸化物とすることもできる。この場合、例えば、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、ニオブ酸カリウム（ＫＮｂＯ３）、ビスマス酸化鉄（ＢｉＦｅＯ３）、ニオブ酸リチウム（ＬｉＮｂＯ３）、バナジウム酸ナトリウム（Ｎａ３ＶＯ４）、バナジウム酸鉄（ＦｅＶＯ３）、チタン酸バナジウム（ＴｉＶＯ３）、クロム酸バナジウム（ＣｒＶＯ３）、バナジウム酸ニッケル（ＮｉＶＯ３）、バナジウム酸マグネシウム（ＭｇＶＯ３）、バナジウム酸カルシウム（ＣａＶＯ３）、バナジウム酸ランタン（ＬａＶＯ３）、モリブデン酸バナジウム（ＶＭｏＯ５）、モリブデン酸バナジウム（Ｖ２ＭｏＯ８）、バナジウム酸リチウム（ＬｉＶ２Ｏ５）、珪酸マグネシウム（Ｍｇ２ＳｉＯ４）、珪酸マグネシウム（ＭｇＳｉＯ３）、チタン酸ジルコニウム（ＺｒＴｉＯ４）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、マグネシウム酸鉛（ＰｂＭｇＯ３）、ニオブ酸鉛（ＰｂＮｂＯ３）、ホウ酸バリウム（ＢａＢ２Ｏ４）、クロム酸ランタン（ＬａＣｒＯ３）、チタン酸リチウム（ＬｉＴｉ２Ｏ４）、銅酸ランタン（ＬａＣｕＯ４）、チタン酸亜鉛（ＺｎＴｉＯ３）、タングステン酸カルシウム（ＣａＷＯ４）などとすることができる。
【００３２】
また、カルコゲナイド系の可変抵抗材料とすることもできる。カルコゲナイドとは、セレン（Ｓｅ）、テルル（Ｔｅ）などの１６族元素を含む化合物の総称であり、１６族元素がカルコゲンと呼ばれることに由来する。このカルコゲナイド系材料は、電圧を印加することによって結晶状態と非晶質状態との間で可逆的に遷移可能な可変抵抗材料の一種である。  
また、炭素（Ｃ）、または窒素をドープした非晶質の炭素（ ta−C：Ｎ ; nitrogen doped tetrahedral amorphous carbon）とすることもできる。
また、各メモリセルの間には、図２に示すように素子間絶縁層７０が設けられている。
【００３３】
また、メモリセルの位置を基準として配線（第３の配線２１及び第２の配線５０；ビット線ＢＬ及びワード線ＷＬ）の延在方向外側には、図示しないコンタクトプラグが設けられている。コンタクトプラグは、データの記録（書き込み）及び読み出しを行うための読み出し／記録回路（書き込み回路）などの周辺回路と接続されている（図示せず）。記録部４０には、コンタクトプラグ及び配線（第３の配線２１及び第２の配線５０）を通じて電流が流され、これにより記録部４０への記録（書き込み）や消去などの各種動作を行うことが可能となる。  
この様に、ビット線ＢＬとワード線ＷＬとが交叉する部分に記録部４０が設けられた不揮発性記憶装置１は、いわゆるクロスポイント型不揮発性記憶装置（メモリ）と呼ばれている。
【００３４】
以上、不揮発性記憶装置１の一例を例示したが、前述した構成に限定されるわけではなく適宜変更することができる。      
例えば、第１の配線２０、第２の配線５０、第３の配線２１、記録部４０（記録層４４）を有するメモリセルの数、遷移部１４０（遷移層１４４）を有する積層体の数、これらの配置などは、図１において例示をしたものに限定されるわけではなく適宜変更することができる。  
また、前述したものの場合には、第１の配線２０や第３の配線２１を「ビット線ＢＬ」、第２の配線５０を「ワード線ＷＬ」と呼んでいるが、逆に、第１の配線２０や第３の配線２１を「ワード線ＷＬ」、第２の配線５０を「ビット線ＢＬ」と呼んでもよい。  
また、不揮発性記憶装置１のＺ軸方向（上下方向）の両端においては、同種配線（例えば、２つのビット線ＢＬまたは２つのワード線ＷＬ）が配置されていてもよく、異種配線（例えば、ビット線ＢＬ及びワード線ＷＬ）が配置されていてもよい。
【００３５】
また、変化素子部３を判別部２の下方に設けるようにすることもできる。ただし、変化素子部３を下方に形成すると、その上方に形成される判別部２の熱工程の影響を変化素子部３が繰り返し受けることになる。この場合、変化素子部３には加熱による悪影響を受けるおそれの高い記録層４４が設けられているので、不揮発性記憶装置１のスイッチング特性や安定性が悪化してしまうおそれがある。そのため、変化素子部３に設けられた記録層４４が受ける熱履歴を考慮すると、変化素子部３を判別部２の上方に設けるようにすることが好ましい。
【００３６】
次に、不揮発性記憶装置１の作用、すなわち、メモリセルへの記録（書き込み）動作、読み出し動作、及び消去動作を実行する場合について例示をする。  
記録（書き込み）動作をさせる前に、まず、対象となるメモリセルの状態（良／不良）を判別する。判別は、判別部２に設けられた遷移部１４０（遷移層１４４）の状態を読み出すことにより行う。そして、良品と判別されたメモリセルにのみデータを記録（書き込み）させるようにする。すなわち、遷移部１４０（遷移層１４４）の状態に基づいて、記録層４４への電圧印加の可否が判断される。
【００３７】
データの記録（書き込み）動作は、良品と判別されたメモリセルに電圧を印加し、そのメモリセル内に電位勾配を発生させて電流パルスを流せばよい。この場合、例えば、ビット線ＢＬを接地電位としワード線ＷＬに負の電位を与えて、ワード線ＷＬの電位がビット線ＢＬの電位よりも相対的に低い状態を作るようにすればよい。    
この場合、メモリセルは、相変化などにより電子伝導性を有するようになるため、記録（書き込み）動作が完了することになる。    
なお、記録（書き込み）動作のための電流パルスは、ワード線ＷＬの電位がビット線ＢＬの電位よりも相対的に高い状態を作ることにより発生させてもよい。
【００３８】
読み出し動作をさせる前にも対象となるメモリセルの状態（良／不良）を判別するようにすることができる。すなわち、読み出し動作をさせる場合にも遷移部１４０（遷移層１４４）の状態に基づいて、記録層４４への電圧印加の可否が判断されるようにすることができる。    
読み出し動作は、電流パルスをメモリセルに流し、そのメモリセルの抵抗値を検出することにより行う。ただし、電流パルスは、メモリセルを構成する材料が抵抗変化を起こさない程度の微小な値とすることが必要である。
【００３９】
消去（リセット）動作をさせる前にも対象となるメモリセルの状態（良／不良）を判別するようにすることができる。すなわち、消去（リセット）動作をさせる場合にも遷移部１４０（遷移層１４４）の状態に基づいて、記録層４４への電圧印加の可否が判断されるようにすることができる。    
消去（リセット）動作をさせるためには、選択されたメモリセルを大電流パルスによりジュール加熱して、そのメモリセルの抵抗状態を元に戻せばよい。
【００４０】
本実施の形態によれば、良品と判別されたメモリセルにのみアクセスすることができる。すなわち、良品ビットへのみアクセスすることができる。そのため、不良ビットへの無駄なアクセスを抑制することができる。その結果、良品ビットへのアクセスが速くなり、ひいては不揮発性記憶装置１の動作速度の向上や信頼性の向上を図ることができる。  
また、判別部２と変化素子部３とを別の層に設けているので、判別部２などからの影響が変化素子部３に及ぶことを抑制することができる。
【００４１】
以上は、変化素子部３が一層からなる場合であるが、記憶容量の大容量化を図るために変化素子部３をＺ軸方向（上下方向）に積層させることもできる。その場合は、変化素子部３とともに判別部２を積層させるようにすればよい。
【００４２】
図３は、判別部と変化素子部とを複数の層に積層させる場合を例示するための模式図である。  
判別部と変化素子部とを複数の層に積層させる場合には、例えば、第３の配線２１（ビット線ＢＬ）の主面を覆うように層間絶縁層７２を設けて、Ｚ軸方向（上下方向）に判別部２ａと変化素子部３ａとを積層させればよい。なお、図３は、一例として二層に積層されたものを例示したが、三層以上に積層させることもできる。すなわち、前述した一層からなる不揮発性記憶装置を不揮発性記憶装置の主面に対して垂直な方向に複数積層させることもできる。この場合、積層は、積層面に設けられた層間絶縁層７２を介して行われるようにすることができる。また、主面に対して垂直な方向に隣接する不揮発性記憶装置の間で、第１の配線２０または第３の配線２１が共有されるようにして積層させてもよい。
【００４３】
ここで、判別部と変化素子部とを複数の層に積層させる場合、変化素子部３を判別部２の下方に設けるようにすることもできる。しかしながら、前述したように、先に形成された下方のものほどその上方に形成されるものの熱工程の影響を繰り返し受けることになる。そのため、加熱による悪影響を受けるおそれの高い記録層４４が設けられている変化素子部がなるべく上方に設けられるようにすることが好ましい。
【００４４】
次に、本実施の形態に係る不揮発性記憶装置の製造方法について例示をする。  
図４〜図１０は、本実施の形態に係る不揮発性記憶装置の製造方法について例示をするための模式工程断面図である。    
本実施の形態においては、一例として、周辺回路を形成した後の配線形成工程において、図１、図２において例示をしたクロスポイント型の不揮発性記憶装置１を製造する場合を例示する。
【００４５】
まず、図４（ａ）に示すように、基板１０の主面上に、第１の配線２０（ビット線）、バリア層１３２、整流素子１３０、電極層１４２、遷移層１４４、電極層１４６、ストッパ層５２となる各層と、第１の方向（Ｘ軸方向）に延在する開口を有するエッチングマスク６０とを、下からこの順番で形成する。すなわち、これらを第１の方向（Ｘ軸方向）及び第２の方向（Ｙ軸方向）に対して略垂直な方向（Ｚ軸方向）に積層して積層体を形成する。形成方法としては、例えばスパッタリング法、熱ＣＶＤ（Chemical Vapor Deposition）法、プラズマＣＶＤ法などを例示することができる。
【００４６】
第１の配線２０の材料としては、例えばタングステンを例示することができる。遷移層１４４の材料としては前述したものを用いることができる。整流素子１３０としては、例えばｐｉｎ（ｐ型半導体／絶縁体／ｎ型半導体）ダイオードを例示することができる。ストッパ層５２の材料には、第２の配線５０（ワード線）の材料と同じ材料を用いる（例えば、タングステンなど）。エッチングマスク６０の材料としては、例えばＳｉＯ２を例示することができる。バリア層１３２、及び電極層１４２、１４６は、必要に応じて設けるものである。これらの材料としては、例えば、チタンや窒化チタンを例示することができる。
【００４７】
次に、図４（ｂ）に示すように、積層体（第１の配線２０〜エッチングマスク６０が積層されたもの）の第１の方向（Ｘ軸方向）にエッチング処理を行い、素子分離領域８０を形成させる。すなわち、エッチングマスク６０を介してエッチングを行うことで前記積層体に第１の素子分離領域８０を形成させる。エッチング処理は、基板１０と第１の配線２０との界面深さまで行う。
【００４８】
次に、図４（ｃ）に示すように、素子分離領域８０が形成されたものの表面に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて第１の絶縁層７０Ａを形成する。原料ガスとしては、例えばＳｉＨ４／Ｏ２を例示することができる。これにより、遷移層１４４や整流素子１３０の側面を含む側壁に、不純物の少ない高品質な絶縁層を形成することができる。  
第１の絶縁層７０Ａは、素子分離領域８０の表面と、エッチングマスク６０の主面とに形成される。そのため、素子分離領域８０及びその近傍に、溝９０が形成される。
【００４９】
そして、溝９０の開口部９０ａが第１の絶縁層７０Ａによって閉塞される前にプラズマＣＶＤ法による第１の絶縁層７０Ａの形成を停止するようにする。この場合、開口部９０ａの幅（開口部幅Ｌ１）が、後の塗布工程において塗布剤が通過し得る幅（例えば、５ｎｍ程度以上）となるようにする。なお、塗布工程において塗布剤が通過することのできる幅を、「塗布剤通過幅」と称することにする。
【００５０】
なお、この段階でプラズマＣＶＤ法による第１の絶縁層７０Ａの形成を停止しなければ、第１の絶縁層７０Ａは開口部９０ａ近傍に比較的多く堆積すると考えられる。そのため、開口部９０ａが第１の絶縁層７０Ａによって閉塞された後、素子分離領域８０に空隙が形成されてしまうおそれがある。特に、素子分離領域８０のアスペクト比が高い場合には、空隙が形成されるおそれが高くなる。そして、空隙が形成された場合には、素子分離領域８０の絶縁性が低下するおそれがある。そのため、前述したように、溝９０の開口部９０ａが第１の絶縁層７０Ａによって閉塞される前にプラズマＣＶＤ法による第１の絶縁層７０Ａの形成を停止するようにしている。
【００５１】
ここで、溝９０の形状が適切なものとなるようにするため、プラズマＣＶＤ法による堆積の異方性を高めるようにすることが好ましい。そのようにすれば、第１の絶縁層７０Ａによる開口部９０ａの閉塞が発生し難くなる。堆積の異方性を高めるためには、例えば、バイアス電力やガス圧力などの工程条件を変えてプラズマ雰囲気中のイオンの比率を高めるようにすればよい。
【００５２】
なお、適切な開口部幅Ｌ１を確保するために、必要に応じて、例えばＣＭＰ（Chemical Mechanical Polishing ）法などを用いて積層体の上面（積層体の主面）の平坦化を行ったり、素子分離領域８０にエッチング処理を行ってもよい（図示せず）。
【００５３】
次に、図４（ｄ）に示すように、第１の絶縁層７０Ａの表面に、例えばスピンコート法を用いて第２の絶縁層７０Ｂを形成する。この際に用いられる塗布剤としては、例えばポリシラザンなどを例示することができる。溝９０に塗布剤が充填されることで第２の絶縁層７０Ｂが形成されると、素子分離領域８０は第１の絶縁層７０Ａと第２の絶縁層７０Ｂとによって埋込が行われることになる。すなわち、素子分離領域８０に素子間絶縁層７０が形成されることになる。この様にして、第１の方向（Ｘ軸方向）の素子間絶縁層７０を形成することができる。
【００５４】
次に、図５に示すように、積層体の上面を、例えばＣＭＰ法を用いて平坦化する。平坦化は、ストッパ層５２が露出するまで行うようにする。すなわち、素子間絶縁層７０となる材料が堆積した積層体の主面を平坦化してストッパ層５２を露出させる。  これにより、判別部２の形成が完了する。
【００５５】
次に、変化素子部３の形成を行う。    
まず、図６（ａ）に示すように、ストッパ層５２の主面上に、第２の配線５０（ワード線）、電極層４２、記録層４４、電極層４６、整流素子３０、バリア層３２、第３の配線２１（ビット線）となる各層と、第２の方向（Ｙ軸方向）に延在する開口を有するエッチングマスク６１とを、下からこの順番で形成する。すなわち、ストッパ層５２が露出した積層体の主面に、これらのものを第１の方向（Ｘ軸方向）及び第２の方向（Ｙ軸方向）に対して略垂直な方向（Ｚ軸方向）に積層して積層体を形成する。形成方法としては、例えばスパッタリング法、熱ＣＶＤ（Chemical Vapor Deposition）法、プラズマＣＶＤ法などを例示することができる。
【００５６】
第２の配線５０、第３の配線２１の材料としては、例えばタングステンを例示することができる。記録層４４としては、前述した各種の材料を用いることができる。整流素子３０としては、例えばｐｉｎ（ｐ型半導体／絶縁体／ｎ型半導体）ダイオードを例示することができる。エッチングマスク６１の材料としては、例えばＳｉＯ２を例示することができる。バリア層３２、及び電極層４２、４６は、必要に応じて設けるものである。これらの材料としては、例えば、チタンや窒化チタンを例示することができる。
【００５７】
次に、第２の方向（Ｙ軸方向）の加工を行う。    
図６（ｂ）は、図６（ａ）に示した積層体のＢ−Ｂ線断面図である。すなわち、図６（ｂ）は、第２の方向（Ｙ軸方向）の加工を例示するために、図６（ａ）に示した積層体を第２の方向（Ｙ軸方向）から見たときの断面を表した図である。
【００５８】
まず、図６（ｂ）に示すように、積層体の第２の方向（Ｙ軸方向）にエッチング処理を行い、素子分離領域８０ａを形成させる。すなわち、エッチングマスク６１を介してエッチングを行うことで積層体に第２の素子分離領域８０ａを形成させる。エッチング処理は、第１の配線２０とバリア層１３２との界面深さまで行う。
【００５９】
次に、図７（ａ）に示すように、素子分離領域８０ａが形成されたものの表面に、例えばプラズマＣＶＤ法を用いて第１の絶縁層７０Ａを形成する。原料ガスとしては、例えばＳｉＨ４／Ｏ２を例示することができる。これにより、遷移層１４４、整流素子１３０、記録層４４、整流素子３０の側面を含む側壁に、不純物の少ない高品質な絶縁層を形成することができる。  
第１の絶縁層７０Ａは、素子分離領域８０ａの表面と、エッチングマスク６１の主面とに形成される。そのため、素子分離領域８０ａ及びその近傍に、溝９１が形成される。
【００６０】
そして、図４（ｃ）において例示をした場合と同様に、溝９１の開口部９１ａが第１の絶縁層７０Ａによって閉塞される前にプラズマＣＶＤ法による第１の絶縁層７０Ａの形成を停止するようにする。この場合、前述した場合のように、開口部９１ａの幅（開口部幅Ｌ１）が塗布剤通過幅（例えば、５ｎｍ程度以上）となるようにする。
【００６１】
第２の方向（Ｙ軸方向）の加工においても、溝９１の形状が適切なものとなるように、プラズマＣＶＤ法による堆積の異方性を高めるようにすることが好ましい。  
なお、適切な開口部幅Ｌ１を確保するために、必要に応じて、例えばＣＭＰ（Chemical Mechanical Polishing ）法などを用いて積層体の上面（積層体の主面）の平坦化を行ったり、素子分離領域８０ａにエッチング処理を行ってもよい（図示せず）。
【００６２】
次に、図７（ｂ）に示すように、第１の絶縁層７０Ａの表面に、例えばスピンコート法を用いて第２の絶縁層７０Ｂを形成する。この際に用いられる塗布剤としては、例えばポリシラザンなどを例示することができる。溝９１に塗布剤が充填されることで第２の絶縁層７０Ｂが形成されると、素子分離領域８０ａは第１の絶縁層７０Ａと第２の絶縁層７０Ｂとによって埋込が行われることになる。すなわち、素子分離領域８０ａに素子間絶縁層７０が形成されることになる。この様にして、第２の方向（Ｙ軸方向）の素子間絶縁層７０を形成することができる。  
次に、図８（ａ）に示すように、積層体の上面を、例えばＣＭＰ法を用いて平坦化する。平坦化は、第３の配線２１が露出するまで行うようにする。すなわち、素子間絶縁層７０となる材料が堆積した積層体の主面を平坦化して第３の配線２１を露出させる。これにより、第２の方向（Ｙ軸方向）の加工が完了する。
【００６３】
次に、第１の方向（Ｘ軸方向）の加工を行う。    
図８（ｂ）は、図８（ａ）に示した積層体のＣ−Ｃ線断面図である。すなわち、図８（ｂ）は、第１の方向（Ｘ軸方向）の加工を例示するために、図８（ａ）に示した積層体を第１の方向（Ｘ軸方向）から見たときの断面を表した図である。
【００６４】
まず、図８（ｂ）に示すように、第３の配線２１が露出した積層体の主面に、第１の方向（Ｘ軸方向）に延在する開口を有するエッチングマスク６２を形成する。    
次に、図９（ａ）に示すように、積層体の第１の方向（Ｘ軸方向）にエッチング処理を行い、素子分離領域８０ｂを形成させる。すなわち、エッチングマスク６２を介してエッチングを行うことで素子分離領域８０ｂを形成させる。エッチング処理は、電極層４２と第２の配線５０との界面深さまで行う。
【００６５】
次に、図９（ｂ）に示すように、素子分離領域８０ｂが形成されたものの表面に、例えばプラズマＣＶＤ法を用いて第１の絶縁層７０Ａを形成する。原料ガスとしては、例えばＳｉＨ４／Ｏ２を例示することができる。これにより、記録層４４、整流素子３０の側面を含む側壁に、不純物の少ない高品質な絶縁層を形成することができる。  
第１の絶縁層７０Ａは、素子分離領域８０ｂの表面と、エッチングマスク６２の主面とに形成される。そのため、素子分離領域８０ｂ及びその近傍に、溝９２が形成される。
【００６６】
そして、図４（ｃ）において例示をした場合と同様に、溝９２の開口部９２ａが第１の絶縁層７０Ａによって閉塞される前にプラズマＣＶＤ法による第１の絶縁層７０Ａの形成を停止するようにする。この場合、前述した場合のように、開口部９２ａの幅（開口部幅Ｌ１）が塗布剤通過幅（例えば、５ｎｍ程度以上）となるようにする。
【００６７】
第１の方向（Ｘ軸方向）の加工においても、溝９２の形状が適切なものとなるように、プラズマＣＶＤ法による堆積の異方性を高めるようにすることが好ましい。  
なお、適切な開口部幅Ｌ１を確保するために、必要に応じて、例えばＣＭＰ（Chemical Mechanical Polishing ）法などを用いて積層体上面（積層体の主面）の平坦化を行ったり、素子分離領域８０ｂにエッチング処理を行ってもよい（図示せず）。
【００６８】
次に、図１０（ａ）に示すように、第１の絶縁層７０Ａの表面に、例えばスピンコート法を用いて第２の絶縁層７０Ｂを形成する。この際に用いられる塗布剤としては、例えばポリシラザンなどを例示することができる。溝９２に塗布剤が充填されることで第２の絶縁層７０Ｂが形成されると、素子分離領域８０ｂは第１の絶縁層７０Ａと第２の絶縁層７０Ｂとによって埋込が行われることになる。すなわち、素子分離領域８０ｂに素子間絶縁層７０が形成される。この様にして、第１の方向（Ｘ軸方向）の素子間絶縁層７０を形成することができる。  
次に、図１０（ｂ）に示すように、積層体の上面を、例えばＣＭＰ法を用いて平坦化する。平坦化は、第３の配線２１が露出するまで行うようにする。すなわち、素子間絶縁層７０となる材料が堆積した積層体の主面を平坦化して第３の配線２１を露出させる。  
これにより、変化素子部３の形成が完了する。
【００６９】
なお、必要に応じて、塗布法によって形成された第２の絶縁層７０Ｂの質を改善するために、例えば４００℃以下の低温アニールなどの熱処理を行うようにすることもできる。  また、第２の絶縁層７０Ｂの形成に関してスピンコート法を例示したが、プラズマＣＶＤ法や熱ＣＶＤ法などを用いることもできる。
【００７０】
以上は、判別部２と変化素子部３とを各一層ずつ形成する場合であるが、これらを多層に形成させる場合には、同様の手順を繰り返すようにすればよい。この場合、図３に例示をしたもののように層間絶縁層７２を設けて、Ｚ軸方向（上下方向）に判別部と変化素子部とを積層させるようにすることができる。また、配線を共有するようにして積層させてもよい。また、前述したように、加熱による悪影響を受けるおそれの高い記録層４４が設けられている変化素子部がなるべく上方に設けられるようにすることが好ましい。
【００７１】
なお、プラズマＣＶＤ法によって形成される第１の絶縁層７０Ａと、スピンコート法によって形成される第２の絶縁層７０Ｂとの界面には、低温アニールなどの熱処理により、第２の絶縁層７０Ｂのポリシラザンに含まれる窒素（Ｎ）が析出する可能性がある。しかしながら、この窒素は絶縁性に影響を与えることがないので、充分な絶縁性を確保することができる。
【００７２】
次に、各メモリセルの検査結果を判別部２に記録（書き込み）することについて例示をする。    
製品検査（記録層４４が設けられたメモリセルの検査）の結果、特定のメモリセルが不合格（不良）と判断された場合には、その下方にある判別部２に設けられた遷移部１４０（遷移層１４４）の状態を不可逆的に遷移させるようにしている。なお、特定のメモリセルが合格（良品）と判断された場合に、その下方にある判別部２の遷移部１４０（遷移層１４４）の状態を不可逆的に遷移させるようにしてもよい。  
すなわち、記録層４４が設けられたメモリセルの検査を行う工程と、第２の配線５０に対して検査により不合格と判断された記録層４４の反対側に設けられた遷移層１４４の状態を変化させる工程と、を備えるようにしている。なお、記録層４４が設けられたメモリセルの検査を行う工程と、第２の配線５０に対して検査により合格と判断された記録層４４の反対側に設けられた遷移層１４４の状態を変化させる工程と、を備えるようにしてもよい。
【００７３】
この場合、図示しないコンタクトプラグ及び配線を通じて電流を流すことで遷移部１４０（遷移層１４４）の状態を不可逆的に遷移させるようにすることができる。この様に各メモリセルの検査結果を判別部２に記録（書き込み）するようにすれば、遷移部１４０（遷移層１４４）の状態を読み出すことで、その上方に設けられたメモリセルの良／不良の状態を判別することができる。
【００７４】
なお、製品検査（記録層４４が設けられたメモリセルの検査）は、ダイシング、マウンティング、ボンディング、封入などの組立工程（いわゆる後工程）の後に行うようにすることができる。
【００７５】
本実施の形態によれば、記録層４４を有する変化素子部３と、遷移層１４４を有する判別部２とを効率よく、安定して形成させることができる。また、各メモリセルの検査結果を判別部２に記録（書き込み）させることができる。そのため、不揮発性記憶装置１の生産効率、歩留まりを向上させることができ、また、不揮発性記憶装置１の特性や品質を向上させることができる。
【００７６】
以上、本実施の形態について例示をした。しかし、本発明はこれらの記述に限定されるものではない。    
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。    
例えば、不揮発性記憶装置１、不揮発性記憶装置１００などが備える各要素の形状、寸法、材質、配置などは、例示をしたものに限定されるわけではなく適宜変更することができる。    
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
【符号の説明】
【００７７】
１  不揮発性記憶装置、２  判別部、３  変化素子部、２ａ  判別部、３ａ  変化素子部、１０  基板、２０  第１の配線、２１  第３の配線、３０  整流素子、４０  記録部、４２  電極層、４４  記録層、４６  電極層、５０  第２の配線、５２  ストッパ層、１３０  整流素子、１４０  遷移部、１４２  電極層、１４４  遷移層、１４６  電極層、７０  素子間絶縁層、７２  層間絶縁層
【図１】
2010219282.tif 000003
【図２】
2010219282.tif 000004
【図３】
2010219282.tif 000005
【図４】
2010219282.tif 000006
【図５】
2010219282.tif 000007
【図６】
2010219282.tif 000008
【図７】
2010219282.tif 000009
【図８】
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【図９】
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【図１０】
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