(57)【要約】【課題】マイクロ波帯及びミリ波帯において用いられる高出力且つ高利得な電力増幅器を得られるようにする。【解決手段】マイクロストリップ線路１０９上には、入力整合回路１０２の中央部へ入力端子１１０から入力される高周波信号の高周波信号の伝送方向に沿って、スリット１１６及びスリット１１７が形成され、スリット１１７の長さより上記中央部の隣接位置のスリット１１６の長さが長く設定される。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力整合回路、出力整合回路及び半導体素子からなる高出力電力増幅器において、
前記入力整合回路及び出力整合回路のうちの少なくとも一方は、誘電体基板又は半導体基板の上に伝送線路を用いて形成されており、
前記入力整合回路の前記半導体素子側には、複数本のスリットが設けられており、
前記入力整合回路の中央部へ入力される高周波信号の高周波信号の伝送方向に沿って、前記中央部の隣接位置に配置された前記スリットの長さが前記中央部に配置されるスリットの長さよりも長いことを特徴とする半導体装置。
【請求項２】
前記入力整合回路及び出力整合回路に用いられる前記伝送線路は、マイクロストリップ線路及びコプレーナ線路のうちの少なくとも一方であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スリット内には、抵抗体が形成されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ波帯及びミリ波帯において用いられる半導体装置に関し、特に高出力電力増幅器に関する。
【背景技術】
【０００２】
近年の通信の高速大容量化に伴い、通信分野等のアプリケーションにおいて用いられる電力増幅器の動作周波数の高周波化及び高出力化が求められている。電力増幅器のキーデバイスとして半導体素子であるトランジスタの高性能化が精力的に行われている。
【０００３】
マイクロ波帯及びミリ波帯において用いられる電力増幅器は、電界効果型トランジスタ（Field Effect Transistor：ＦＥＴ）等のトランジスタとトランジスタの入出力インピーダンスに整合させるための整合回路とを設ける構成が用いられる。一般には、トランジスタチップの構造は線状のフィンガが多数、くし状に並べられる。高出力化のために、ＦＥＴのフィンガを増やしたり、いくつかのフィンガをユニットとしてマルチセル化にすることにより総ゲート幅を大きくすることが一般に行われる。
【０００４】
ミリ波帯では、このようにトランジスタのサイズを大きくしていくとミリ波帯波長に比べて無視できなくなり、分布定数素子として扱う必要がある。その目安は、通常、波長の２０分の１以上となる場合である。
【０００５】
高出力化のために素子寸法がこの基準よりも大きくなる場合には、トランジスタの入出力部に高周波信号の位相を合わせるための回路構成を適用する必要がある。この手段としては、入力部に高周波信号を分配してトランジスタに給電する分配機能を有する回路及びトランジスタの出力信号の合成機能を有する回路を設けることが行われる。
【０００６】
一般には、図５に示すような構成で用いられる。これは非特許文献１及び特許文献１に記載されている。入出力整合回路として、マイクロストリップ線路から成る２段のインピーダンス変成器を用いた場合である。
【０００７】
このマイクロ波電力増幅器は、ＦＥＴ１並びにＦＥＴ１の入出力部にそれぞれ設けた入力整合回路５及び出力整合回路８からなる。入力整合回路５とＦＥＴ１との間及び出力整合回路８とＦＥＴ１との間は金属細線９により電気的に接続されている。
【０００８】
入力整合回路５はアルミナ等の誘電体基板３の上に形成されたマイクロストリップ線路２からなり、マイクロストリップ線路２の一端には入力端子４が接続されている。また、マイクロストリップ線路２の長さ及び特性インピーダンスはＦＥＴ１の入力インピーダンスと入力端子４に接続される電源インピーダンスとを整合させるような値に設定する。通常、その長さは、所望周波数帯で４分の１波長に、特性インピーダンスはＦＥＴ１の入力インピーダンスと電源インピーダンスとの相乗平均値に選ばれる。
【０００９】
このように入力整合回路５は、ＦＥＴ１の入力インピーダンスと電源インピーダンスとを整合させるように働き、長さが４分の１波長のマイクロストリップ線路２からなる１段のインピーダンス変成器となっている。一方、出力整合回路８は誘電体基板３の上に形成されたマイクロストリップ線路６からなり、マイクロストリップ線路６の一端には出力端子７が接続されている。この出力整合回路８は、ＦＥＴ１の出力インピーダンスと出力端子７に接続される負荷インピーダンスとを整合させるために設けられている。マイクロストリップ線路６の長さ及び特性インピーダンスはそれぞれ４分の１波長及びＦＥＴ１の出力インピーダンスと負荷インピーダンスとの相乗平均値に選ばれる。
【００１０】
従って、出力整合回路８についても入力整合回路５と同様に、長さが４分の１波長のマイクロストリップ線路６からなる一段のインピーダンス変成器となっている。
【００１１】
マイクロ波電力増幅器の入力端子４から入射したマイクロ波信号は入力整合回路５を通り、ＦＥＴ１に給電される。給電されたマイクロ波信号はＦＥＴ１で増幅され、出力整合回路８を介して出力端子７に出力される。このように所望の出力電力が得られるゲート幅のＦＥＴ１を用い、ＦＥＴ１の入力インピーダンスと電源インピーダンス及びＦＥＴ１の出力インピーダンスと負荷インピーダンスとを整合させる入力整合回路５及び出力整合回路８をＦＥＴ１の入出力部にそれぞれ設けることにより構成される。
【００１２】
ＦＥＴ１のチップサイズが波長に比べて無視できなくなると、図６（特許文献２の図１６）に記載されているようにＦＥＴ１の入力整合回路を通過してＦＥＴ１の各部を通り、ＦＥＴ１から出力される高周波信号に位相差及び振幅差が生じて、合成効率が低下するため、高出力化及び高利得化の妨げとなる。
【００１３】
このトランジスタＦＥＴ１に対する高周波信号の位相差及び振幅差を抑制する手段が特許文献２及び３に記載されている。
【００１４】
図７（特許文献２の図１）において、入力整合回路３のマイクロストリップ線路７において信号の伝播方向に沿って不等間隔で設けられた複数のスリット１１、１２が高周波信号の位相差及び振幅差を抑制する機能を果たす。スリットは、一般には特許文献３で述べられているように等間隔に設けられる。高周波信号の伝播方向に沿って設けられたスリットには、通常、シート形状の抵抗が装荷されているため、ＦＥＴセル間のアイソレーションが向上し、発振が抑圧される効果がある。
【００１５】
また、図８（特許文献１の図１）において、マイクロストリップ線路２、６の上にそれぞれスリット１０、１１を並列でなく設けている点が図７に示された構成と異なる。マイクロストリップ線路２の上のスリット１０はマイクロストリップ線路２の幅を２分割するようにマイクロストリップ線路２のほぼ中央部の入力端子４側に、また、スリット１１はマイクロストリップ線路２の両端から線路幅の約４分の１のＦＥＴ１側にマイクロ波の伝播方向に沿ってそれぞれ設けられている。これにより、マイクロストリップ線路の上において入力端子から出力端子に至るＦＥＴの各部を通るマイクロ波信号の経路長を等しくできる。
【非特許文献１】池田幸夫  他著「Ｃ帯高出力・高効率ＧａＡｓＦＥＴ増幅器」信学技報、MW88-52(1988), pp.1-5
【特許文献１】特開平７−３０７６２６号公報
【特許文献２】特開２００８−０２２２３５号公報
【特許文献３】特開２００１−１８５９６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来の半導体装置の入出力整合回路の上のスリットの配置では、トランジスタの各セルに給電される高周波信号の振幅及び位相に依然として差が生じており、高出力及び高利得動作に支障が生じていた。
【００１７】
本発明は、前記従来の問題に鑑み、その目的は、半導体装置として、トランジスタの各セルに給電される高周波信号の振幅差及び位相差を極力低減できる入出力整合回路上のスリット配置を行い、高出力及び高利得動作可能な電力増幅器を得られるようにすることにある。
【課題を解決するための手段】
【００１８】
上記の目的を達成するために、本発明に係る半導体装置は、下記に示す特徴を備える。
【００１９】
本発明に係る半導体装置は、入力整合回路、出力整合回路及び半導体素子からなる高出力電力増幅器において、入力整合回路及び出力整合回路のうちの少なくとも一方は、誘電体基板又は半導体基板の上に伝送線路を用いて形成されており、入力整合回路の前記半導体素子側には、複数本のスリットを設けられており、入力整合回路の中央部へ入力される高周波信号の高周波信号の伝送方向に沿って、中央部の隣接位置に配置されたスリットの長さが中央部に配置されるスリットの長さよりも長いことを特徴とする。
【００２０】
本発明に係る半導体装置によると、トランジスタの各セルに給電される高周波信号の振幅差及び位相差を極力低減でき、マイクロ波帯及びミリ波帯の電力増幅器の高出力化及び高利得化を図ることができる。
【００２１】
本発明に係る半導体装置において、入力整合回路及び出力整合回路に用いられる伝送線路は、マイクロストリップ線路及びコプレーナ線路のうちの少なくとも一方であることが好ましい。
【００２２】
本発明に係る半導体装置において、スリット内には、抵抗体が形成されていることが好ましい。
【００２３】
このようにすると、トランジスタの各セルに給電される高周波信号の振幅差及び位相差を極力低減でき、発振等の不安定動作を抑制できるため、マイクロ波帯及びミリ波帯の電力増幅器の高出力化及び高利得化を図ることができる。
【発明の効果】
【００２４】
本発明に係る半導体装置によると、マイクロ波帯及びミリ波帯の電力増幅器として高出力化及び高利得化を図ることができる。
【発明を実施するための最良の形態】
【００２５】
本発明の一実施形態に係る半導体装置について、図面を参照しながら説明する。
【００２６】
図１は本発明の一実施形態に係る半導体装置の平面図を示している。入出力整合回路として、マイクロストリップ線路からなる１段のインピーダンス変成器を用いた場合である。
【００２７】
このマイクロ波電力増幅器は、ＦＥＴ１０１並びにＦＥＴ１０１の入出力部にそれぞれ設けた入力整合回路１０２及び出力整合回路１０３からなる。入力整合回路１０２とＦＥＴ１０１との間及び出力整合回路１０３とＦＥＴ１０１のゲートパッド１０４及びドレインパッド１０５との間は金ワイヤ１０７により電気的に接続されている。ソースはバイアホール１０６を介して裏面電極に設けられている。
【００２８】
入力整合回路１０２はアルミナ等の誘電体基板１０８の上に形成されたマイクロストリップ線路１０９からなり、マイクロストリップ線路１０９の一端には入力端子１１０が接続され１段のインピーダンス変成器となっている。また、マイクロストリップ線路１０９の長さ及び特性インピーダンスはＦＥＴ１０１の入力インピーダンスと入力端子１１０に接続されるソースインピーダンスとを整合させるような値に設定される。通常、その長さは、所望周波数帯で４分の１波長に、特性インピーダンスはＦＥＴ１０１の入力インピーダンスとの電源インピーダンスとの相乗平均値に選ばれる。
【００２９】
一方、出力整合回路１０３は誘電体基板１１２の上に形成されたマイクロストリップ線路１１３及びマイクロストリップ線路１１３の一端に接続されたマイクロストリップ線路１１４が接続され、そして一端に出力端子１１５が接続され、二段のインピーダンス変成器となっている。マイクロストリップ線路１１３、１１４の長さ及び特性インピーダンスはそれぞれ４分の１波長及びＦＥＴ１０１の出力インピーダンスと負荷インピーダンスとの相乗平均値に選ばれる。出力整合回路１０３は、長さが４分の１波長のマイクロストリップ線路からなる一段のインピーダンス変成器であってもよい。
【００３０】
マイクロ波電力増幅器の入力端子１１０から入射したマイクロ波信号は入力整合回路１０２を通り、ＦＥＴ１０１に給電される。給電されたマイクロ波信号はＦＥＴ１０１で増幅され、出力整合回路１０３を介して出力端子１１５に出力される。
【００３１】
ここで、マイクロストリップ線路１０９の上には、入力整合回路１０２の中央部へ入力端子１１０から入力される高周波信号の伝送方向に沿って、スリット１１６、スリット１１７及びスリット１１８が形成されている。入力整合回路１０２の中央部に配置されるスリット１１７の長さより上記中央部の隣接位置のスリット１１６の長さが長く設定される。スリット１１８の長さは、スリット１１６の長さとスリット１１７の長さとの間に設定可能であるが、スリット１１７の長さに近い方が好ましい。ＦＥＴ１０１は、シリコン基板上に形成された窒化ガリウム（ＧａＮ）系のヘテロ接合トランジスタである。単位フィンガ長７５μｍであり６本のゲート幅４５０μｍが基本セル１１９となり、この基本セル１１９をユニットとして６個並列に接続され、総ゲート幅２７００μｍとなっている。ＦＥＴ１０１の長手方向の寸法は約１．５ｍｍである。特に、準ミリ波（１０ＧＨｚ〜３０ＧＨｚ）周波数帯及びミリ波周波数帯において動作する電力増幅器では、トランジスタのフィンガサイズ及びフィンガの並び方向が、４分の１波長の電気長に対して、無視できなくなる。
【００３２】
ここで誘電体基板１０８及び誘電体基板１１２の誘電率は１０であり、誘電体基板１０８及び誘電体基板１１２の上の周波数２５ＧＨｚにおける４分の１波長は約１．０ｍｍである。ＦＥＴ１０１の中央部と端との距離は約０．７５ｍｍであり、上記約１．５ｍｍに比べて、無視できなくなっている。
【００３３】
上記スリット１１６及びスリット１１７のように、長さを選択することにより、ＦＥＴ１０１の各基本セル１１９へ給電される高周波信号の振幅差及び位相差を極力低減でき、マイクロ波帯及びミリ波帯の電力増幅器の高出力化及び高利得化を図ることができる。スリット１１８については、スリット１１６及びスリット１１７の長さの間に設定しておく。
【００３４】
図２は、入力端子１１０から入力される高周波信号の各基本セルにおける振幅偏差及び位相偏差をシミュレーションした結果であり、本発明の効果を示している。
【００３５】
図２（ａ）は、スリット形状がすべてほぼ同じである、従来の等長スリット形状を有する入力整合回路の平面図を示しており、図２（ｂ）は、上記の本発明のスリット形状を有する入力整合回路の平面図を示している。
【００３６】
図２（ｃ）及び（ｄ）は、図２（ａ）及び（ｂ）における入力端子をポート１として、各スリット間の位置にＦＥＴ０１の端から、ポート２、ポート３及びポート４を接続して、Ｓパラメータの中で順方向利得パラメータＳ２１、Ｓ３１及びＳ４１をシミュレーションした結果である。
【００３７】
図２（ｃ）はポート４に対するポート２の振幅偏差及び位相偏差を示し、図２（ｄ）はポート４に対するポート３の振幅偏差及び位相偏差を示している。横軸は周波数である。振幅偏差及び位相偏差はポート４に出力される高周波信号の振幅及び位相を基準にポート２及びポート３に出力される高周波信号の振幅偏差及び位相偏差として与えられる。mag(S21/S41)及びmag(S31/S41)は振幅偏差であり、magは振幅計算のための関数である。phase(S21/S41)及びphase(S31/S41)は位相偏差であり、phaseは位相計算のための関数である。
【００３８】
振幅偏差について、周波数２７ＧＨｚの場合、図２（ｃ）において、等長スリット形状では１．２５に対して、本発明は０．８５であり、図２（ｄ）において、等長スリット形状では１．６５に対して、本発明は０．９５である。数値が１に近いほど、偏差が少ないことを示し、本発明の振幅偏差が少ないことを示している。
【００３９】
位相偏差について、周波数２７ＧＨｚの場合、図２（ｃ）では、等長スリット形状では２２．５に対して、本発明は９．５であり、図２（ｄ）において、等長スリット形状では−４０に対して、本発明は−１２である。数値が０に近いほど、偏差が少ないことを示し、本発明の振幅偏差が少ないことを示している。振幅偏差及び位相偏差の両方において、本発明の構成の有効性が示されている。
【００４０】
入力整合回路に形成されるスリットの長さとその配置との関係については、図３に示される入力整合回路に形成されているスリットの長さと位置との関係でも説明できる。図３では、入力整合回路の中央部へ入力端子１１０から入力される高周波信号の伝送方向に沿って形成されるスリット１２２、スリット１２３及びスリット１２４において、スリット１２２がその隣接位置にあるスリット１２３の長さよりも長く形成されている。スリット１２３の長さは、スリット１２２の長さとスリット１２４の長さとの間に設定される。この場合、本発明のスリットの構成に比べて、高周波信号の伝送に伴う振幅偏差及び位相偏差が大きくなってしまう。
【００４１】
本発明のスリットは入力整合回路１０２に対して適用しているが、出力整合回路１０３に対しては、ＦＥＴ１０１のドレインパッド１０５から出力整合回路１０３を伝送して出力端子１１５に出力される高周波信号の振幅偏差及び位相偏差を抑制することができる。
【００４２】
図４は、ＦＥＴ１０１の基本セルを二つ接続しており、総ゲート幅５４００μｍ、ＦＥＴ１０１の長手方向の寸法は約３．０ｍｍである。上記入力整合回路１０２及び出力整合回路１０３に分配合成回路を適用して、入力端子１２０及び出力端子１２１において５０Ω整合としている。入力端子１２０及び出力端子１２１において振幅偏差及び位相偏差を少なくすることが可能となる。
【００４３】
入力整合回路１０２、出力整合回路１０３に用いられる伝送線路は、マイクロストリップ線路の他に、コプレーナ線路であってもよい。
【００４４】
スリット内に抵抗体を形成することにより、発振等の不安定動作を抑制できる効果が得られるため、マイクロ波帯及びミリ波帯の電力増幅器の高出力化及び高利得化を図ることができる。
【産業上の利用可能性】
【００４５】
本発明は、マイクロ波帯及びミリ波帯において用いられる半導体装置に関し、特に高出力且つ高利得な電力増幅器として利用することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係る半導体装置の平面図である。
【図２】（ａ）は従来の半導体装置の等長スリット形状を有する入力整合回路の平面図である。（ｂ）は本発明の一実施形態に係る半導体装置のスリット形状を有する入力整合回路の平面図である。（ｃ）は図２（ａ）及び（ｂ）におけるポート４に対するポート２の振幅偏差及び位相偏差を測定した結果のグラフである。（ｄ）は図２（ａ）及び（ｂ）におけるポート４に対するポート３の振幅偏差及び位相偏差を測定した結果のグラフである。
【図３】本発明の一実施形態に係る半導体装置のスリット形状を有する入力整合回路の平面図である。
【図４】本発明の一実施形態に係る半導体装置の平面図である。
【図５】従来の第１の半導体装置の斜視図である。
【図６】（ａ）〜（ｃ）は従来の第１の半導体装置の斜視図である。
【図７】従来の第２の半導体装置の平面図である。
【図８】従来の第３の半導体装置の斜視図である。
【符号の説明】
【００４７】
１０１  ＦＥＴ
１０２  入力整合回路
１０３  出力整合回路
１０４  ゲートパッド
１０５  ドレインパッド
１０６  バイアホール
１０７  金ワイヤ
１０８  誘電体基板
１０９  マイクロストリップ線路
１１０  入力端子
１１２  誘電体基板
１１３  マイクロストリップ線路
１１４  マイクロストリップ線路
１１５  出力端子
１１６  スリット
１１７  スリット
１１８  スリット
１１９  基本セル
１２０  入力端子
１２１  出力端子
１２２  スリット
１２３  スリット
１２４  スリット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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