(57)【要約】      （修正有）【課題】ＵＶＬＯ機能を内蔵したドライバ装置を提供する。【解決手段】電源に接続された第１のスイッチ素子と、前記第１のスイッチ素子と直列接続された第２と、第３と、前記第３のスイッチ素子と並列接続された第４のスイッチ素子と、一端が前記第３及び第４のスイッチ素子に接続され、他端が前記第１のスイッチ素子の制御電極に接続された第１の抵抗と、前記第１の抵抗を介して前記第３のスイッチ素子の負荷となるカレントミラーと、前記カレントミラーに電流を流す放電回路と、外部から入力信号を受けて、前記第２と第３のスイッチ素子を介して前記第１のスイッチ素子と、を交互にオン、オフするように制御し、かつ、前記放電回路及び前記第４のスイッチ素子を、前記電源が立ち上がるときにオンさせて前記カレントミラーに電流を流すことにより、電源が立ち上がった後は前記第４のスイッチ素子をオフする制御回路を備える。【選択図】図１
2010219947.tif 000002
【特許請求の範囲】
【請求項１】
電源に接続された第１のスイッチ素子と、
前記第１のスイッチ素子と直列接続された第２のスイッチ素子と、
第３のスイッチ素子と、
前記第３のスイッチ素子と並列接続された第４のスイッチ素子と、
一端が前記第３のスイッチ素子及び前記第４のスイッチ素子に接続され、他端が前記第１のスイッチ素子の制御電極に接続された第１の抵抗と、
前記第１の抵抗を介して前記第３のスイッチ素子の負荷となるカレントミラーと、
前記カレントミラーの基準側に接続され前記カレントミラーに電流を流す放電回路と、
制御回路であって、
外部から入力信号を受けて、前記第２のスイッチ素子と、前記第３のスイッチ素子を介して前記第１のスイッチ素子と、を交互にオン、オフするように制御し、
かつ、前記放電回路及び前記第４のスイッチ素子を、前記電源が立ち上がるときにオンさせて前記カレントミラーに電流を流すことにより前記第１のスイッチ素子をオフさせ、電源が立ち上がった後は前記第４のスイッチ素子をオフする制御回路と、
を備えたことを特徴とするドライバ装置。
【請求項２】
前記放電回路は、
第５のスイッチ素子と、
前記電源の電位をセンスし前記第５のスイッチ素子を制御する第２の抵抗と、
前記第５のスイッチ素子に直列接続され電流を制限する第３の抵抗と、
を有することを特徴とする請求項１記載のドライバ装置。
【請求項３】
前記放電回路は、電流源回路を有することを特徴とする請求項１記載のドライバ装置。
【請求項４】
前記制御回路は、前記電源が立ち上がった後に前記放電回路をオフすることを特徴とする請求項１〜３のいずれか１つに記載のドライバ装置。
【請求項５】
前記入力信号を光信号に変換し、その光信号を再度電気信号に変換して前記制御回路に出力するフォトカプラをさらに備えたことを特徴とする請求項１〜４のいずれか１つに記載のドライバ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライバ装置に関し、特にＵＶＬＯ機能を内蔵したドライバ装置に関する。
【背景技術】
【０００２】
パワーエレクトロニクス用途に用いられるＭＯＳＦＥＴ、ＩＧＢＴなどのパワートランジスタを駆動制御するドライバ装置には、外部供給電源が安定するまで、入力にかかわらず出力端子を低電位にするＵＶＬＯ（Under Voltage Lock out）機能を備えたものがある（例えば、特許文献１参照）。
また、半導体スイッチング素子の誤オンを防止する機能を備えたものがある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３１８５５２号公報
【特許文献２】特開２００４−１１２９８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、ＵＶＬＯ機能を内蔵したドライバ装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、電源に接続された第１のスイッチ素子と、前記第１のスイッチ素子と直列接続された第２のスイッチ素子と、第３のスイッチ素子と、前記第３のスイッチ素子と並列接続された第４のスイッチ素子と、一端が前記第３のスイッチ素子及び前記第４のスイッチ素子に接続され、他端が前記第１のスイッチ素子の制御電極に接続された第１の抵抗と、前記第１の抵抗を介して前記第３のスイッチ素子の負荷となるカレントミラーと、前記カレントミラーの基準側に接続され前記カレントミラーに電流を流す放電回路と、制御回路であって、外部から入力信号を受けて、前記第２のスイッチ素子と、前記第３のスイッチ素子を介して前記第１のスイッチ素子と、を交互にオン、オフするように制御し、かつ、前記放電回路及び前記第４のスイッチ素子を、前記電源が立ち上がるときにオンさせて前記カレントミラーに電流を流すことにより前記第１のスイッチ素子をオフさせ、電源が立ち上がった後は前記第４のスイッチ素子をオフする制御回路と、を備えたことを特徴とするドライバ装置が提供される。
【発明の効果】
【０００６】
本発明によれば、ＵＶＬＯ機能を内蔵したドライバ装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係るドライバ装置の構成を例示する回路図である。
【図２】比較例のドライバ装置の回路図である。
【図３】比較例のドライバ装置の主要な信号のタイミングチャートである。
【図４】図１に表したドライバ装置の主要な信号のタイミングチャートである。
【図５】図１に表した放電回路の構成を例示する回路図である。
【図６】放電回路の他の構成を例示する回路図である。
【図７】放電回路の他の構成を例示する回路図である。
【図８】本発明の他の実施形態に係るドライバ装置の構成を例示する回路図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、本願明細書においては、論理値ローレベルを”０”で、ハイレベルを”１”で表す。
【０００９】
（第１の実施形態）
図１は、本発明の実施形態に係るドライバ装置の構成を例示する回路図である。
図１に表したように、本実施例のドライバ装置６１は、第１のスイッチ素子Ｍ１、第２のスイッチ素子Ｍ２、第３のスイッチ素子Ｍ３、第４のスイッチ素子Ｍ４、第１の抵抗Ｒ１、カレントミラー２０、放電回路３０及び制御回路１０を備える。
そして、これらを同じ半導体基板に形成して１チップ化した構造、または複数のチップに形成して１つのパッケージ体としてパッケージングした構造を備える。
【００１０】
第１のスイッチ素子Ｍ１と第２のスイッチ素子Ｍ２とは、互いに直列接続され、第１のスイッチ素子Ｍ１は電源ＶＣＣに、第２のスイッチ素子Ｍ２はグランドＧＮＤに接続されている。第１のスイッチ素子Ｍ１と第２のスイッチ素子Ｍ２との接続点は、出力信号ＶＯとして外部に出力され、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴを駆動する。
このように、第１及び第２のスイッチ素子Ｍ１、Ｍ２は、第１のスイッチ素子Ｍ１をハイサイド、第２のスイッチ素子Ｍ２をローサイドとするハーフブリッジを構成する。
【００１１】
第３のスイッチ素子Ｍ３と第４のスイッチ素子Ｍ４とは、並列接続され、一端は第１の抵抗Ｒ１を介して第１のスイッチ素子Ｍ１の制御電極（配線５６）を駆動する。また、他端は、グランドＧＮＤに接続される。
なお、第１の抵抗Ｒ１は、電流制限及び保護などのために挿入されている。
【００１２】
第２のスイッチ素子Ｍ２は、配線５８を介して制御回路１０により制御される。また、第１のスイッチ素子Ｍ１は、配線５７、第３のスイッチ素子Ｍ３、第１の抵抗Ｒ１そして配線５６（制御電極）を介して、制御回路１０により制御される。
【００１３】
カレントミラー２０は、トランジスタ２０ａ、２０ｂを有する。
カレントミラー２０の基準側のトランジスタ２０ａは配線５５により電流源２１に接続され、ミラー側のトランジスタ２０ｂは、第１の抵抗Ｒ１を介して第３及び第４のスイッチ素子Ｍ３、Ｍ４に接続されている。このように、カレントミラー２０は、第３及び第４のスイッチ素子Ｍ３、Ｍ４の負荷となっている。
【００１４】
放電回路３０は、配線５４からグランドＧＮＤに電流を流す回路である。また、配線５３または配線５２の電位を制御することにより、配線５４からグランドＧＮＤに流れる電流をオン、オフ制御可能な構成とすることもできる。本実施例においては、配線５３は、第２の抵抗Ｒ２を介して電源ＶＣＣに接続されている。また、配線５３は否定（ＩＮＶ）回路Ｉｖ１の出力に接続され、否定回路Ｉｖ１の入力端は配線５２により、制御回路１０に接続されている。さらに、配線５４は、配線５５つまりカレントミラー２０の基準側のトランジスタ２０ａに接続されている。
【００１５】
電源が立ち上がるとき否定回路Ｉｖ１はまだ動作状態にないため、配線５３の電位は、第２の抵抗Ｒ２を介して電源ＶＣＣの電位の上昇とともに上昇していく。そのため、放電回路３０は、電源が立ち上がるとき、配線５４、配線５５を介してカレントミラー２０の基準側２０ａから電流を流す。
【００１６】
これにより、カレントミラー２０を構成するトランジスタ２０ａ、２０ｂに蓄積された電荷を放電し、第１のスイッチ素子Ｍ１の誤オンを防止する。すなわち、ＵＶＬＯ機能を確実に実現する。なお、ＵＶＬＯ機能について、詳細は後述する。
【００１７】
また、電源ＶＣＣが立ち上がって電位が安定した後、制御回路１０は配線５２の電位を”０”から”１”にする。否定回路Ｉｖ１の出力端に接続された配線５３の電位は、”０”となり、第４のスイッチ素子Ｍ４及び放電回路３０は、オフとなる。以後、通常の動作状態となる。
【００１８】
通常動作状態において、制御回路１０は、外部から入力信号ＶＩを受けて、配線５８を介して第２のスイッチ素子Ｍ２を制御する。また配線５７により第３のスイッチ素子Ｍ３を介して第１のスイッチ素子Ｍ１を制御する。すなわち、制御回路１０は、入力信号ＶＩの論理値”０”、”１”を受けて、第１及び第２のスイッチ素子Ｍ１、Ｍ２を、いずれか一方をオン、他方をオフに制御する。これにより、入力信号ＶＩに応じて出力信号ＶＯは、電源ＶＣＣまたはグランドＧＮＤとに電気的に接続され、例えば、外部に接続したＭＯＳＦＥＴ、ＩＧＢＴをドライブすることができる。
【００１９】
なお、本実施例においては、第１〜第４のスイッチ素子Ｍ１〜Ｍ４は、ｎ型ＭＯＳＦＥＴ、カレントミラー２０は、ｐ型ＭＯＳＦＥＴの場合を例示している。しかし、本発明は、これに限定されるものではなく、バイポーラトランジスタでもよい。また、第１のスイッチ素子Ｍ１の制御電極（配線５６）と第１及び第２のスイッチ素子の接続点（出力信号ＶＯ）とに保護用のツェナーダイオードを接続してもよい。
【００２０】
（比較例）
ここで、本実施例のドライバ装置６１のＵＶＬＯ機能について詳述する前に、放電回路３０がない場合のドライバ装置の動作と問題点について説明する。
図２は、比較例のドライバ装置の回路図である。
図２に表した比較例のドライバ装置１６１は、放電回路３０がない点以外は、本実施例のドライバ装置６１と同様である。
【００２１】
すなわち、比較例のドライバ装置１６１は、電源が立ち上がって電源ＶＣＣの電位が安定した後は、本実施例のドライバ装置６１と同様の動作をする。
また、電源が立ち上がるとき、第４のスイッチ素子Ｍ４をオンさせることにより、配線５６を低電位に保ち、第１のスイッチ素子Ｍ１をオフする。これにより、ＵＶＬＯ機能を実現する。
【００２２】
ところで、電源ＶＣＣの電位が０Ｖからドライバ装置１６１内部の電源回路が動作できるようになるまでは、ドライバ装置１６１内部の素子は動作していない。例えば、否定回路Ｉｖ１、電流源２１、カレントミラー２０、第３のスイッチ素子Ｍ３は、動作していない。
【００２３】
このため、上記のとおり、電源が立ち上がるとき、第２の抵抗Ｒ２を介して、配線５３の電位は電源ＶＣＣの電位とともに上昇していき、第４のスイッチ素子Ｍ４は、オンとなる。
そして第１の抵抗Ｒ１を介して、配線５６を低電位にして、第１のスイッチ素子Ｍ１をオフにする。これにより、ＵＶＬＯ機能を実現する。
【００２４】
しかし、第４のスイッチ素子Ｍ４をオンさせて、配線５６を低電位にすると、第１のスイッチ素子Ｍ１をオフするだけでなく、カレントミラー２０を構成するトランジスタ２０ｂのドレインも低電位にする。
ここで、カレントミラー２０の基準側に接続された電流源２１は、まだ動作していないため、基準側のトランジスタ２０ａはオフである。
【００２５】
そのため、トランジスタ２０ｂは、ソースに電源ＶＣＣの電位、ドレインに配線５６の低電位が印加された状態となる。ところで、トランジスタ２０ｂには、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄの寄生容量が存在する。従って、トランジスタ２０ｂのゲート・ソース間には、電源ＶＣＣの電位と配線５６の電位との差電圧を、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄで分圧した電圧Ｖｇｓがかかることになる。
【００２６】
ここで基準側のトランジスタ２０ａはオフのため、トランジスタ２０ｂのゲート端子から流れ出す電荷はない。そのため、ゲート・ソース間電圧Ｖｇｓによってトランジスタ２０ｂがオンする場合がある。
トランジスタ２０ｂがオンすると、電源ＶＣＣからトランジスタ２０ｂ、第１の抵抗Ｒ１、第４のスイッチ素子Ｍ４を介してグランドＧＮＤに電流Ｉ２が流れる。
【００２７】
この電流Ｉ２により生じる第１の抵抗Ｒ１の電圧Ｒ１×Ｉ２が、第１のスイッチ素子Ｍ１の閾値電圧を越えると、第１のスイッチ素子Ｍ１はオンする。このとき、出力信号ＶＯは、電源ＶＣＣの電位となり、ＵＶＬＯ機能を実現できないことになる。
【００２８】
図３は、比較例のドライバ装置の主要な信号のタイミングチャートである。
図３においては、比較例のドライバ装置１６１の主要な信号、電源ＶＣＣの電位、電流源２１の電流、配線５２の電位、配線５３の電位、配線の５５の電流、第１の抵抗Ｒ１の電流Ｉ２、配線５６の電位及び出力信号ＶＯをそれぞれ模式的に表している（同図（ａ）〜（ｈ））。
【００２９】
図３（ａ）に表したように、時間ｔ＝０で電源が入り、電源ＶＣＣの電位が０Ｖから立ち上がるとすると、電源ＶＣＣの電位は時間Ｔ４で安定するまで上昇する。
また、図３（ｂ）に表したように、電流源２１の電流Ｉ１は、時間ｔ＝Ｔ３で電流源２１の電流Ｉ１が立ち上がるまで、０である。
【００３０】
ドライバ装置１６１の内部の電源回路が動作できるようになるまで、ドライバ装置１６１の内部の素子はオフ状態である。そのため、図３（ｃ）に表したように、制御回路１０の出力である配線５２の電位は、電源ＶＣＣの電位が時間ｔ＝Ｔ４で安定した後、所定の時間Ｔ５で”１”に制御されるまで、”０”である。
【００３１】
同様に否定回路Ｉｖ１の出力端に接続された配線５３の電位は、否定回路が動作していない期間は、電源ＶＣＣに接続された第２の抵抗Ｒ２により、電源ＶＣＣの電位とともに上昇する。電源ＶＣＣの電位が安定した後、時間Ｔ５で”０”となる。
【００３２】
カレントミラー２０の基準側の配線５５の電流は、電流源２１の電流Ｉ１と等しく、電流源２１が時間ｔ＝Ｔ３で動作するようになるまで、０である（図３（ｅ））。
上記のとおり、時間ｔ＜Ｔ３においてカレントミラー２０の基準側のトランジスタ２０ａはオフであり、トランジスタ２０ｂのゲート端子から流れ出す電荷はない。そのため、トランジスタ２０ｂのゲート・ソース間には、電源ＶＣＣの電位と配線５６の電位との差電圧を、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄで分圧した電圧Ｖｇｓがかかる。
【００３３】
この電圧Ｖｇｓにより、時間ｔ＝Ｔ１でトランジスタ２０ｂがオンすると、第１の抵抗Ｒ１には電流Ｉ２が流れ始める（図３（ｆ））。第１の抵抗Ｒ１を流れる電流Ｉ２は、時間ｔ＝Ｔ３で電流源２１及びカレントミラー２０が動作できるようになると、電流源２１の電流Ｉ１と等しくなるように制限される。
【００３４】
従って、時間ｔがＴ１＜ｔ＜Ｔ３において、第１の抵抗Ｒ１を流れる電流Ｉ２による電圧Ｒ１×Ｉ２により、配線５６の電位は、上昇する（図３（ｇ））。そして、配線５６の電位が第１のスイッチ素子Ｍ１の閾値電圧Ｖｔｈを越えたとき（時間ｔ＝Ｔ２）、出力信号ＶＯは、０から電源ＶＣＣの電位に変化する（図３（ｈ））。
【００３５】
時間ｔ＝Ｔ３で電流源２１及びカレントミラー２０が動作を始めると、第１の抵抗Ｒ１を流れる電流Ｉ２は、電流源２１の電流Ｉ１と等しくなり、配線５６の電位は、正常値に戻り（図３（ｇ））、出力信号ＶＯは、電源ＶＣＣの電位から０に変化する（図３（ｈ））。
【００３６】
このように、比較例のドライバ装置１６１は、電源ＶＣＣが立ち上がるときに、ＵＶＬＯ機能が誤動作する場合がある。
次に、本実施例のドライバ回路６１の動作について説明する。
【００３７】
図４は、図１に表したドライバ装置の主要な信号のタイミングチャートである。
図４においては、本実施例のドライバ装置６１の主要な信号、電源ＶＣＣの電位、電流源２１の電流、配線５２の電位、配線５３の電位、配線５５の電流、配線５４の電流、第１の抵抗Ｒ１の電流Ｉ２、配線５６の電位及び出力信号ＶＯをそれぞれ模式的に表している（同図（ａ）〜（ｉ））。
【００３８】
図４（ａ）〜（ｄ）に表したように、電源ＶＣＣの電位、電流源２１の電流、配線５２の電位及び配線５３の電位については、図３（ａ）〜（ｄ）と同様である。
本実施例のドライバ装置６１においては、放電回路３０により、電源ＶＣＣが立ち上がるとき、配線５４に微小な電流Ｉ３を流す点が異なる（図４（ｆ））。
【００３９】
このため、図４（ｅ）に表したように、カレントミラー２０の基準側の配線５５の電流は、電流源２１が動作していない時間ｔ＝０〜Ｔ３の間も、放電回路３０の配線５４を介して微小な電流Ｉ３が流れる。
【００４０】
そして、配線５４から放電回路３０を流れる電流Ｉ３により、配線５５を介してトランジスタ２０ｂのゲートから電荷の一部が消失しトランジスタ２０ｂを流れる電流Ｉ２は、Ｉ３に制限される。すなわち、放電回路３０を流れる電流Ｉ３は、カレントミラー２０の基準電流となり、トランジスタ２０ｂ、第１の抵抗Ｒ１、第４のスイッチ素子Ｍ４からグランドＧＮＤに流れる電流Ｉ２はＩ３と等しくなるように制限される（図４（ｇ））。
【００４１】
ここで、第１の抵抗Ｒ１に生じる電圧Ｒ１×Ｉ３が第１のスイッチ素子Ｍ１の閾値電圧Ｖｔｈを越えないように、第１の抵抗Ｒ１の値または電流Ｉ３を設定する（図４（ｈ））。これにより、出力信号ＶＯを、電源ＶＣＣが立ち上がるとき０に保持でき、ＵＶＬＯ機能を確実に実現できることになる。
【００４２】
なお、時間ｔ＝Ｔ３で、電流源２１及び内部の素子が動作を始めた後の動作については、比較例のドライバ装置１６１と同様である。
また、本実施例のドライバ装置６１においては、電源ＶＣＣの電位が安定した後、時間ｔ＝Ｔ５で、制御回路１０が配線５２の電位を”０”から”１”に制御しているため、否定回路Ｉｖ１の出力端に接続された配線５３の電位は”１”から”０”に変化する。これにより、放電回路３０はオフし、配線５４の電流Ｉ３は０となる。
【００４３】
このように、本実施例のドライバ装置６１によれば、電源が立ち上がるとき第３のスイッチ素子Ｍ３の負荷となるカレントミラー２０の基準側に、放電回路３０により電流を流すことにより、第１のスイッチ素子Ｍ１の誤オンを防止して、ＵＶＬＯ機能を確実に実現することができる。
【００４４】
図５は、図１に表した放電回路の構成を例示する回路図である。
図５に表したように、放電回路３０ａは、第５のスイッチ素子Ｍ５、第３の抵抗Ｒ３を有する。なお、本具体例においては、第５のスイッチ素子がｎ型ＭＯＳＦＥＴの場合を例示している。
第５のスイッチ素子Ｍ５（ｎ型ＭＯＳＦＥＴ）のソースは第３の抵抗Ｒ３を介してグランドＧＮＤに接続され、ドレイン、ゲートはそれぞれ配線５４、５３に接続されている。
【００４５】
電源が立ち上がるとき、配線５３は電源ＶＣＣの電位とともに上昇し、第４のスイッチ素子Ｍ４、第５のスイッチ素子Ｍ５をオンする。
しかし、第５のスイッチ素子Ｍ５のソースには第３の抵抗Ｒ３が挿入されているため、配線５４から吸い込む電流Ｉ３は微少電流に制限される。
【００４６】
また、電源が立ち上がって、電源ＶＣＣの電位が安定した後、配線５３は制御回路１０により”０”となり、第５のスイッチ素子Ｍ５はオフする。このため、放電回路３０ａはオフし、電流Ｉ３は流れなくなる。このように、放電回路３０ａは、起動時のみ配線５４に電流Ｉ３を流してＵＶＬＯ機能を確実に実現し、電源ＶＣＣの電位が安定した通常動作時はオフする。
【００４７】
なお、図１に表した放電回路３０は、このように起動時に配線５４に電流Ｉ３を流せればよく、他の構成、例えば電流源による構成も可能である。
図６は、放電回路の他の構成を例示する回路図である。
図６に表したように、放電回路３０ｂは、トランジスタＱ３２、Ｑ３３、抵抗Ｒ３２、Ｒ３３からなる電流源を有する。
【００４８】
トランジスタＱ３２、Ｑ３３のベースは互いに接続され、トランジスタＱ３３のエミッタはグランドＧＮＤに、またトランジスタＱ３２のエミッタは抵抗Ｒ３２を介してグランドＧＮＤにそれぞれ接続されている。また、トランジスタＱ３２のコレクタは配線５４に接続され、トランジスタＱ３３のコレクタは抵抗Ｒ３３を介して電源ＶＣＣに接続されている。
【００４９】
すなわち、本具体例の放電回路３０ｂは、ワイドラー電流源（ワイドラー型カレントミラー）である。
通常のカレントミラーや図５に表した放電回路３０ａと比較して、ワイドラー電流源３０ｂを用いることにより、微小電流Ｉ３を流すために必要となる抵抗Ｒ３２を比較的小さい抵抗値に抑えることができる。つまり、電源ＶＣＣの電位が上昇するとき、抵抗Ｒ３２により、電流Ｉ３は微小電流に制限されることになる。
【００５０】
なお、本具体例においては、トランジスタＱ３２、Ｑ３３がバイポーラトランジスタの場合を例示しているが、ＭＯＳＦＥＴにより構成することもできる。
また、電源ＶＣＣの電位が安定した後に放電回路３０ｂをオフする構成とすることもできる。
【００５１】
図７は、放電回路の他の構成を例示する回路図である。
図７に表したように、本具体例の放電回路３０ｃは、トランジスタＱ３２〜Ｑ３４、抵抗Ｒ３３を有する。
トランジスタＱ３２、Ｑ３３はカレントミラーを構成し、基準側のトランジスタＱ３３は、抵抗Ｒ３３を介して電源ＶＣＣに接続されている。また、トランジスタＱ３２のコレクタは配線５４に接続されている。これにより、トランジスタＱ３２、Ｑ３３、抵抗Ｒ３３は電流源となり、電流Ｉ３を配線５４から吸い込む。
【００５２】
また、トランジスタＱ３４は、基準側のトランジスタＱ３３と並列に接続され、ベースが配線５２に接続され制御回路１０により制御される。
電源が立ち上がるとき、配線５２の電位は”０”のためトランジスタＱ３４はオフであり、トランジスタＱ３２、Ｑ３３、抵抗Ｒ３３は電流源となり、電流Ｉ３を配線５４から吸い込む。これにより、ＵＶＬＯ機能を確実に実現する。
【００５３】
また、電源ＶＣＣの電位が安定した後は、制御回路１０により配線５２の電位は”１”となり、トランジスタＱ３４がオンとなる。これにより、トランジスタＱ３２、Ｑ３３、抵抗Ｒ３３からなる電流源はオフとなり、配線５４は、電流Ｉ３を吸い込まなくなる。
【００５４】
なお、本具体例においては、トランジスタＱ３２〜Ｑ３４がバイポーラトランジスタの場合を例示しているが、ＭＯＳＦＥＴにより構成することもできる。また、トランジスタＱ３２、Ｑ３３、抵抗Ｒ３３は、他の電流源、例えば、上記のワイドラー電流源により構成することもできる。
【００５５】
図８は、本発明の他の実施形態に係るドライバ装置の構成を例示する回路図である。
図８に表したように、本実施例のドライバ装置６２は、フォトカプラ４０をさらに備える。
そして、これらを、同じ半導体基板に形成して１チップ化した構造、または複数のチップに形成して１つのパッケージ体としてパッケージングした構造を備える。
【００５６】
フォトカプラ４０は、外部から入力信号ＶＩＮを受けて光信号に変換する電気光変換素子４１と、その光信号を再度電気信号に変換する光電気変換素子４２と、光電気変換素子４２の電気信号を制御回路１０の入力信号ＶＩに出力する増幅回路４３とを有する。
また、入力信号ＶＩを受けて、出力信号ＶＯを出力する部分については、上記のドライバ装置６１と同様である。
【００５７】
ドライバ装置６２は、外部からフォトカプラ４０に入力される入力信号ＶＩＮにより制御される出力信号ＶＯを出力する。この出力信号ＶＯにより、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴを駆動することができる。
このように、本実施例のドライバ装置６２によれば、フォトカプラ４０の絶縁入力により制御する、ＵＶＬＯ機能を確実に実現するドライバ装置を提供することができる。
【００５８】
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、ドライバ装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００５９】
その他、本発明の実施形態として上述したドライバ装置を基にして、当業者が適宜設計変更して実施し得る全てのドライバ装置も、本発明の要旨を包含する限り、本発明の範囲に属する。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【００６０】
１０  制御回路
２０  カレントミラー
２０ａ、２０ｂ  トランジスタ
２１  電流源
３０、３０ａ、３０ｂ、３０ｃ  放電回路
４０  フォトカプラ
４１  電気光変換素子
４２  光電気変換素子
４３  増幅回路
５２〜５８  配線
６１、６２、１６１  ドライバ装置
ＧＮＤ  グランド
Ｉｖ１  否定回路
Ｍ１  第１のスイッチ素子
Ｍ２  第２のスイッチ素子
Ｍ３  第３のスイッチ素子
Ｍ４  第４のスイッチ素子
Ｍ５  第５のスイッチ素子
Ｑ３２、Ｑ３３、Ｑ３４  トランジスタ
Ｒ１  第１の抵抗
Ｒ２  第２の抵抗
Ｒ３  第３の抵抗
Ｒ３２、Ｒ３３  抵抗
ＶＣＣ  電源
ＶＩ、ＶＩＮ  入力信号
ＶＯ  出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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