(57)【要約】【課題】従来のクロック切替回路では、高速なクロック信号の切替に対応することができない問題があった。【解決手段】本発明のクロック切替回路は、基本クロックＣＬＫを分周した分周クロックＣ１０１〜Ｃ１０ｎを生成する分周回路１０と、クロック選択信号ＣＮＴに応じて出力選択信号ＳＥＬを出力する出力選択信号生成回路２０と、出力選択信号ＳＥＬに応じて出力するクロックを切り替える出力選択回路３０と、を有し、分周回路１０は、分周クロックＣ１０１〜Ｃ１０ｎの１周期の開始からの基本クロックＣＬＫのクロック数を示す分周カウント値Ｓ１０１〜Ｓ１０ｎを出力し、出力選択信号生成回路２０は、分周カウント値Ｓ１０１〜Ｓ１０ｎのうち現選択クロックに対応した分周カウント値に基づき切替前後の分周クロックの開始タイミングが一致するタイミングで出力選択信号ＳＥＬの値を切り替える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基本クロックを分周して異なる分周比となる複数の分周クロックを生成する分周回路と、
出力対象のクロックを示す値を有するクロック選択信号に応じて前記基本クロックと前記複数の分周クロックを含む複数のクロックのいずれかを１つを指定する出力選択信号を出力する出力選択信号生成回路と、
前記出力選択信号に応じて前記複数のクロックのいずれか１つを選択して出力する出力選択回路と、を有し、
前記分周回路は、前記複数の分周クロックのそれぞれに対応し、分周クロックの１周期の開始からの前記基本クロックのクロック数を示す複数の分周カウント値を出力し、
前記出力選択信号生成回路は、前記複数の分周カウント値のうち現選択クロックに対応した分周カウント値に基づき次選択クロックとして選択された分周クロックの周期の開始タイミングと前記現選択クロックに対応した分周クロックの周期の開始タイミングとが一致するタイミングで前記出力選択信号の値を前記クロック選択信号に対応した値に切り替えるクロック切替回路。
【請求項２】
前分周回路は、
それぞれが前記基本クロックをカウントして、対応する分周クロックの分周カウント値を生成する複数の分周カウンタと、
前記複数の分周カウンタのうち対応する分周カウンタが出力する前記分周カウント値に基づき前記分周クロックを生成する複数の分周器と、を有する請求項１に記載のクロック切替回路。
【請求項３】
前記分周カウンタは、対応する分周クロックの分周比に基づく最小カウント値及び最大カウント値を有し、前記分周カウント値を前記最小カウント値と前記最大カウント値との間で循環的に増加させる請求項２に記載のクロック切替回路。
【請求項４】
前記出力選択信号生成回路は、
現選択クロックの前記分周カウント値と次選択クロックの前記分周カウント値とに基づき現選択クロックの開始タイミングと次選択クロックの開始タイミングとが一致するタイミングにおいてタイミング通知信号を出力する切り替えタイミング検出回路と、
前記タイミング通知信号に基づき前記出力選択信号の値を切り替える出力選択信号切替回路と、
を有する請求項１乃至３のいずれか１項に記載のクロック切替回路。
【請求項５】
前記出力選択信号生成回路は、
現選択クロックの１周期の終了タイミングを検出して周期終了信号をアサートする周期終了検出回路と、
前記周期終了信号に応じて前記クロック選択信号の値を次周期クロック予告信号として出力する予告信号切替回路と、
前記基本クロックに基づき前記次周期クロック予告信号の値を前記出力選択信号として出力するラッチ回路と、
前記クロック選択信号の値と前記次周期クロック予告信号の値とに基づき前記次選択クロックに対応するリセット信号をアサートするリセット信号生成回路と、を有し、
前記分周回路は、アサートされた前記リセット信号に対応する分周カウント値及び前記分周クロックの論理レベルを初期値とする請求項１乃至４に記載のクロック切替回路。
【請求項６】
前記リセット信号生成回路は、
前記クロック選択信号の値をデコードして次選択クロックに対応するデコード信号をアサートし、他のデコード信号をネゲートするデコード回路と、
前記クロック選択信号の値と前記次周期クロック予告信号の値とが一致する場合にゲーティング信号をアサートする一致不一致判定回路と、
前記ゲーティング信号がアサートされている期間に前記デコード信号を前記リセット信号として出力するゲーティング回路と、
を有する請求項５に記載のクロック切替回路。
【請求項７】
前記リセット信号生成回路は、
前記クロック選択信号の値をデコードして次選択クロックに対応するデコード信号をネゲートし、他のリセット信号をアサートするデコード回路と、
前記周期終了信号と前記基本クロックとに基づき前記デコード信号の値を前記リセット信号の値とするリセット信号切替回路と、
を有する請求項５に記載のクロック切替回路。
【請求項８】
異なる周期のクロック信号を切り替えて出力するクロック切替回路のクロック切替方法であって、
基本クロックに基づき分周比の異なる複数の分周クロックを生成し、
前記複数の分周クロックの１周期の開始時点からの前記基本クロックのクロック数を示す複数の分周カウント値を生成し、
前記複数の分周カウント値のうち現選択クロックに対応した分周カウント値に基づき前記現選択クロックの周期の開始タイミング又は終了タイミングの一方を検出し、
次選択クロックとして選択された分周クロックの周期の開始タイミングと前記現選択クロックに対応した分周クロックの次周期の開始タイミングとが一致するタイミングで出力するクロックを異なる周期のクロックに切り替えるクロック切替方法。
【請求項９】
前記現選択クロックに対応した分周カウント値が初期値となったことを検出し、
前記現選択クロックに対応した分周カウント値と前記次選択クロックに対応した分周カウント値とが共に初期値となったことに応じて出力するクロックを異なる周期のクロックに切り替える請求項８に記載のクロック切替方法。
【請求項１０】
前記次選択クロックが前記現選択クロックと異なるクロックとなったことを検出して前記次選択クロックに対応した分周カウント値及び前記次選択クロックとして選択される分周クロックの論理レベルを初期化し、
現選択クロックの分周カウント値に基づき検出された前記現選択クロックの終了タイミングに応じて出力するクロックを異なる周期のクロックに切り替える請求項８に記載のクロック切替方法。
【請求項１１】
前記複数の前記分周クロックは、非選択状態において停止状態とされる請求項１０に記載のクロック切替方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック切替回路に関し、特に、基本クロックを分周した複数の分周クロックをクロック選択信号に応じて切り替えるクロック切替回路に関する。
【背景技術】
【０００２】
近年、システムＬＳＩ（Large Scale Integration circuit）分野、特にモバイル機器に搭載されるシステムＬＳＩの分野において動作周波数の高速化が顕著である。このような用途で用いられるシステムＬＳＩでは、低消費電力化の要求が高まってきている。そこで、当該システムＬＳＩでは、動作状況に応じてクロック周波数を切り替えることで消費電力の低減を実現することが行われている。このとき、システムの動作を保障するためにクロック周波数の切り替え前後のパルス幅を保持したまま、高周波数から低周波数まで動的にクロックの切り替えができることが要求される。
【０００３】
そこで、クロック切替回路の一例が特許文献１に開示されている。特許文献１には、クロック切替回路に相当する可変クロック発生回路が開示されている。この可変クロック発生回路は、分周デコーダ、次状態記憶フリップフロップを有する。分周デコーダ１１は、状態（Ｓ５）と周波数選択信号（Ｓ３）を入力し、それらに基づいて状態（Ｓ５）をデコードして次状態（Ｓ６）を生成する。次状態記憶フリップフロップは、次状態（Ｓ６）を入力クロック（Ｓ１）でラッチして新たな状態（Ｓ５）を生成する。そして、分周デコーダ１１と次状態記憶フリップフロップとにより複数の状態（Ｓ５）を持つ順序回路を構成する。次状態記憶フリップフロップは、ラッチして生成した新たな状態（Ｓ５）のうちの１ビットを分周クロック（Ｓ４）として出力する。
【０００４】
また、可変クロック発生回路では、分周デコーダが複数の分周周波数に対応した複数の分周状態デコード部を有する。分周デコーダでは、周波数選択信号に基づき複数の分周状態デコード部を切り替えて利用することで出力する分周クロックの周波数を切り替える。これにより、可変クロック発生回路では、任意の分周周波数を有する分周クロックを出力可能とする。また、分周デコーダはアイドル状態デコード部を有し、出力する分周クロックの切り替わり時にアイドル状態デコード部の出力を次状態（Ｓ６）として出力することで分周クロックの分周周波数の切り替わり時に発生するグリッジを防止する。なお、上記文章において括弧内に示した符号は、特許文献１の図１の符号に対応するものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１２３４０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の可変クロック発生回路では、出力する分周クロックの１クロック毎にデコード処理を行わなければならない。このデコード処理は、一般的に高速動作には不向きであるため、特許文献１に記載の可変クロック発生回路では分周クロックとして高い周波数のクロックを生成することができない問題がある。
【課題を解決するための手段】
【０００７】
本発明にかかるクロック切替回路の一態様は、基本クロックを分周して異なる分周比となる複数の分周クロックを生成する分周回路と、出力対象のクロックを示す値を有するクロック選択信号に応じて前記基本クロックと前記複数の分周クロックを含む複数のクロックのいずれかを１つを指定する出力選択信号を出力する出力選択信号生成回路と、前記出力選択信号に応じて前記複数のクロックのいずれか1つを選択して出力する出力選択回路と、を有し、前記分周回路は、前記複数の分周クロックのそれぞれに対応し、分周クロックの１周期の開始からの前記基本クロックのクロック数を示す複数の分周カウント値を出力し、前記出力選択信号生成回路は、前記複数の分周カウント値のうち現選択クロックに対応した分周カウント値に基づき次選択クロックとして選択された分周クロックの周期の開始タイミングと前記現選択クロックに対応した分周クロックの次周期の開始タイミングとが一致するタイミングで前記出力選択信号の値を前記クロック選択信号に対応した値に切り替える。
【０００８】
また、本発明にかかるクロック切替回路の別の態様は、異なる周期のクロック信号を切り替えて出力するクロック切替回路のクロック切替方法であって、基本クロックに基づき分周比の異なる複数の分周クロックを生成し、前記複数の分周クロックの１周期の開始時点からの前記基本クロックのクロック数を示す複数の分周カウント値を生成し、前記複数の分周カウント値のうち現選択クロックに対応した分周カウント値に基づき次選択クロックとして選択された分周クロックの周期の開始タイミングと前記現選択クロックに対応した分周クロックの周期の開始タイミングとが一致するタイミングで出力するクロックを異なる周期のクロックに切り替える。
【０００９】
本発明にかかるクロック切替回路及びそのクロック切替方法によれば、分周回路により周期の異なる複数の分周クロックを生成することで、デコード処理等の複雑な処理を行うことなく分周クロックを生成する。つまり、本発明にかかるクロック切替回路及びそのクロック切替方法ではデコード処理により分周クロックを生成するよりも高い周波数の分周クロックの生成を行うことができる。また、異なる周期を有する分周クロックへの切替においては、現選択クロックとして出力されている分周クロックの分周カウント値に基づき次選択クロックの開始タイイングが設定される。これにより、本発明にかかるクロック切替回路及びそのクロック切替方法ではクロックの切替タイミングでグリッジを生じることなく任意の分周クロックを出力することが可能になる。
【発明の効果】
【００１０】
本発明にかかるクロック切替回路及びそのクロック切替方法によれば、クロック周波数の切替時にグリッジを生じることなく任意の分周周波数を選択しながら、より高い周波数を有するクロックの切替に対応することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１にかかるクロック切替回路のブロック図である。
【図２】実施の形態１にかかる分周回路のブロック図である。
【図３】実施の形態１にかかる出力選択信号生成回路のブロック図である。
【図４】実施の形態１にかかるクロック切替回路の動作を示すタイミングチャートである。
【図５】実施の形態２にかかるクロック切替回路のブロック図である。
【図６】実施の形態２にかかる分周回路のブロック図である。
【図７】実施の形態２にかかる出力選択信号生成回路のブロック図である。
【図８】実施の形態２にかかるリセット信号生成回路のブロック図である。
【図９】実施の形態２にかかるクロック切替回路の動作を示すタイミングチャートである。
【図１０】実施の形態３にかかる出力選択信号生成回路のブロック図である。
【図１１】実施の形態３にかかるリセット信号生成回路のブロック図である。
【図１２】実施の形態３にかかるクロック切替回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１２】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、図１に実施の形態１にかかるクロック切替回路１のブロック図を示す。図１に示すように、クロック切替回路１は、分周回路１０、出力選択信号生成回路２０、出力選択回路３０を有する。また、クロック切替回路１は、入力端子ＣＩ、ＳＣ、出力端子ＣＯ、ＤＣＯ１〜ＤＣＯｎを有する。入力端子ＣＩは基本クロックＣＬＫを入力する端子であり、入力端子ＳＣはクロック選択信号ＣＮＴを入力する端子であり、出力端子ＣＯは出力信号ＯＵＴを出力する端子であり、出力端子ＤＣＯ１〜ＤＣＯｎはｎ個（ｎは正の整数であって分周クロックの個数を示す値である。以下同様とする）の分周クロックにそれぞれ対応して設けられる出力端子である。これら端子は図示しない他の回路と接続される。
【００１３】
分周回路１０は、基本クロックＣＬＫを分周して異なる分周比となる複数の分周クロック（図１に示すＣ１０１〜Ｃ１０ｎ）を生成する。また、分周回路１０は、複数の分周クロックＣ１０１〜Ｃ１０ｎのそれぞれに対応し、分周クロックの１周期の開始からの前記基本クロックＣＬＫのクロック数を示す複数の分周カウント値Ｓ１０１〜Ｓ１０ｎを出力する。この分周回路１０の詳細については後述する。
【００１４】
出力選択信号生成回路２０は、出力対象のクロックを示す値を有するクロック選択信号ＣＮＴに応じて基本クロックＣＬＫと複数の分周クロックＣ１０１〜Ｃ１０ｎを含む複数のクロックのいずれかを１つを指定する出力選択信号ＳＥＬを出力する。このとき、出力選択信号生成回路２０は、複数の分周カウント値Ｓ１０１〜Ｓ１０ｎのうち現選択クロック（現在、出力信号ＯＵＴとして出力されている分周クロック）に対応した分周カウント値に基づき次選択クロック（クロック選択信号に基づき次の出力信号として選択されるクロックとして選択された分周クロック）の周期の開始タイミングと現選択クロックに対応した分周クロックの次周期の開始タイミングとが一致するタイミングで出力選択信号ＳＥＬの値をクロック選択信号ＣＮＴに対応した値に切り替える。なお、実施の形態１では出力選択信号生成回路２０は、現選択クロックに対応した分周カウント値に基づき現選択クロックの周期の開始タイミングを検出するものとする。
【００１５】
出力選択回路３０は、出力選択信号ＳＥＬに応じて複数のクロックのいずれか１つを選択して出力信号ＯＵＴとして出力する。この複数のクロックには、複数の分周クロックＣ１０１〜Ｃ１０ｎ及び基本クロックＣＬＫが含まれる。
【００１６】
続いて、上記分周回路１０の詳細について説明する。図２に分周回路１０のブロック図を示す。図２に示すように、分周回路１０は、複数の分周カウンタ１１１〜１１ｎ及び複数の分周器１２１〜１２ｎを有する。複数の分周カウンタ１１１〜１１ｎは、それぞれが前記基本クロックをカウントして、対応する分周クロックの分周カウント値Ｓ１０１〜Ｓ１０ｎを生成する。この分周カウンタは、対応する分周クロックの分周比に基づく最小カウント値及び最大カウント値を有し、分周カウント値Ｓ１０１〜Ｓ１０ｎを最小カウント値と最大カウント値との間で循環的に増加させる。
【００１７】
複数の分周器１２１〜１２ｎは、複数の分周カウンタ１１１〜１１ｎのうち対応する分周カウンタが出力する分周カウント値に基づき分周クロックＣ１０１〜Ｃ１０ｎを生成する。実施の形態１にかかる分周器１２１〜１２ｎは、分周カウント値と基本クロックＣＬＫに基づき動作する。このとき、分周回路１０では、分周カウンタ１１１〜１１ｎが基本クロックＣＬＫのクロック数をカウントして分周カウント値を更新する。そして、分周器１２１〜１２ｎは、ある基本クロックＣＬＫが入力されたことに応じて分周カウント値が０となった場合に、当該基本クロックＣＬＫの次に入力される基本クロックＣＬＫに応じて分周クロックＣ１０１〜Ｃ１０ｎの論理レベルをハイレベルとする。その後、分周器１２１〜１２ｎは、分周器が対応する分周比に基づき分周カウント値を基本クロックＣＬＫが入力する度に参照し分周クロックＣ１０１〜Ｃ１０ｎの値を遷移させる。
【００１８】
実施の形態にかかる分周回路１０では、分周カウンタ（２分周カウンタ）１１１及び分周器（２分周器）１２１が基本クロックＣＬＫの２倍の周期を有する２分周クロックＣ１０１に対応して設けられる。分周カウンタ（３分周カウンタ）１１２及び分周器（３分周器）１２３が基本クロックＣＬＫの３倍の周期を有する３分周クロックＣ１０２に対応して設けられる。分周カウンタ（４分周カウンタ）１１３及び分周器（４分周器）１２３が基本クロックＣＬＫの４倍の周期を有する４分周クロックＣ１０３に対応して設けられる。分周カウンタ（ｎ分周カウンタ）１１ｎ及び分周器（ｎ分周器）１２ｎが基本クロックＣＬＫのｎ倍の周期を有するｎ分周クロックＣ１０ｎに対応して設けられる。なお、図２においてはｎ個の分周クロックを生成する分周回路１０の例について示したが、分周クロックの基本クロックＣＬＫに対する倍率は任意に設定できるものとする。
【００１９】
また、図２に示す分周回路１０では、入力端子ＴＩ１１、出力端子ＴＳ１１〜ＴＳ１ｎ、ＴＣ１１〜ＴＣ１ｎを有する。入力端子ＴＩ１１は基本クロックＣＬＫの入力端子である。出力端子ＴＳ１１〜ＴＳ１ｎは、分周カウント値Ｓ１０１〜Ｓ１０ｎの出力端子である。出力端子ＴＣ１１〜ＴＣ１ｎは、分周クロックＣ１０１〜Ｃ１０ｎの出力端子である。図２に示す分周回路１０では、分周回路１０の入出力端子として便宜的にこれら端子を示したが、これら端子は特になくても構わない。
【００２０】
続いて、上記出力選択信号生成回路２０の詳細について説明する。図３に出力選択信号生成回路２０のブロック図を示す。図３に示すように、出力選択信号生成回路２０は、切り替えタイミング検出回路２１と出力選択信号切替回路２５とを有する。切り替えタイミング検出回路２１は、現選択クロックの分周カウント値と次選択クロックの分周カウント値とに基づき現選択クロックの開始タイミングと次選択クロックの開始タイミングとが一致するタイミングにおいてタイミング通知信号Ｓ１１３を出力する（又はアサートする）。また、出力選択信号切替回路２５は、タイミング通知信号Ｓ１１３に基づき出力選択信号の値を切り替える。
【００２１】
本実施の形態においては、切替えタイミング検出回路２１は、セレクタ２２、２３、ゼロ検出器２４を有する。セレクタ２２は、選択信号としてクロック選択信号ＣＮＴが入力され、入力信号として分周カウント値Ｓ１０１〜Ｓ１０ｎが入力される。この分周カウント値Ｓ１０１〜Ｓ１０ｎは、分周回路１０が出力したものである。そして、セレクタ２２は、クロック選択信号ＣＮＴにより与えられた次選択クロックに対応する分周カウント値を選択して次周期カウント値Ｓ１１１として出力する。セレクタ２３は、選択信号として出力選択信号ＳＥＬが入力され、入力信号として分周カウント値Ｓ１０１〜Ｓ１０ｎが入力される。この分周カウント値Ｓ１０１〜Ｓ１０ｎは、分周回路１０が出力したものである。そして、セレクタ２３は、出力選択信号ＳＥＬにより与えられた現選択クロックに対応する分周カウント値を選択して現周期カウント値Ｓ１１２として出力する。ゼロ検出器２４は、次周期カウント値Ｓ１１１と現周期カウント値Ｓ１１２とが共にゼロ（例えば、分周カウント値の最小カウント値）になったことが検出された場合にタイミング通知信号Ｓ１１３をアサートする。また、ゼロ検出器２４は、次周期カウント値Ｓ１１１と現周期カウント値Ｓ１１２とのいずれか一方がゼロ以外の値である期間はタイミング通知信号Ｓ１１３をネゲートする。
【００２２】
出力選択信号切替回路２５は、セレクタ２６、フリップフロップ回路２７を有する。セレクタ２６は、一方の入力端子にクロック選択信号ＣＮＴが入力され、他方の入力端子に出力選択信号ＳＥＬが入力される。また、セレクタ２６には、選択信号としてタイミング通知信号Ｓ１１３が入力される。そして、セレクタ２６は、タイミング通知信号Ｓ１１３がアサートされている期間はクロック選択信号ＣＮＴを出力し、タイミング通知信号Ｓ１１３がネゲートされている期間は出力選択信号ＳＥＬを出力する。フリップフロップ回路２７は、基本クロックＣＬＫの立ち上がりエッジに同期してセレクタ２６が出力している信号の値を取り込むと共に取り込んだ値を出力選択信号ＳＥＬとして出力する。つまり、出力選択信号切替回路２５は、クロック選択信号ＣＮＴによって次周期に出力すべきクロック信号として異なる周期を有する分周クロックが指定された場合、現選択クロックとして選択されている分周クロックの開始タイミングと次選択クロックとして選択されている分周クロックの開始タイミングとが一致するタイミングでタイミング通知信号Ｓ１１３をアサートする。そして、出力選択信号切替回路２５は、タイミング通知信号Ｓ１１３がアサートされることによってフリップフロップ回路２７に次周期において出力すべき分周クロックを示す値を出力選択信号ＳＥＬとして出力する。
【００２３】
また、図３に示す出力選択信号生成回路２０では、入力端子ＴＩ２１、ＴＩ２２、ＴＳ２１〜ＴＳ２ｎ、出力端子ＴＯ２１を有する。入力端子ＴＩ２１はクロック選択信号ＣＮＴの入力端子である。入力端子ＴＩ２２は基本クロックＣＬＫの入力端子である。入力端子ＴＳ２１〜ＴＳ２ｎは、分周カウント値Ｓ１０１〜Ｓ１０ｎの入力端子である。出力端子ＴＯ２１は出力選択信号ＳＥＬの出力端子である。図３に示す出力選択信号生成回路２０では、出力選択信号生成回路２０の入出力端子として便宜的にこれら端子を示したが、これら端子は特になくても構わない。
【００２４】
続いて、本実施の形態にかかるクロック切替回路１の動作について説明する。そこで、図４にクロック切替回路１の動作を示すタイミングチャートを示す。図４に示す例では、タイミングＴ１でクロック選択信号ＣＮＴの値が切り替わり、タイミングＴ３で出力信号ＯＵＴとして出力される分周クロックの周期が切り替わる。また、図４に示すように、２分周カウンタ１１１は、最小カウント値が０、最大カウント値が１となる２分周カウント値Ｓ１０１を出力する。２分周器１２１は、２分周カウント値Ｓ１０１が０となった次の基本クロックＣＬＫにおいて２分周クロックＣ１０１の論理レベルを立ち上げ、２分周カウント値Ｓ１０１が１となった次の基本クロックＣＬＫにおいて２分周クロックＣ１０１の論理レベルを立ち下げる。３分周カウンタ１１２は、最小カウント値が０、最大カウント値が２となる３分周カウント値Ｓ１０２を出力する。３分周器１２２は、３分周カウント値Ｓ１０２が０となった次の基本クロックＣＬＫにおいて３分周クロックＣ１０２の論理レベルを立ち上げ、３分周カウント値Ｓ１０２が１となった次の基本クロックＣＬＫにおいて３分周クロックＣ１０２の論理レベルを立ち下げ、３分周カウント値Ｓ１０２が２となった次の基本クロックＣＬＫにおいて３分周クロックＣ１０２のそれ以前の論理レベル（例えばロウレベル）を維持する。４分周カウンタ１１３は、最小カウント値が０、最大カウント値が３となる４分周カウント値Ｓ１０３を出力する。４分周器１２３は、４分周カウント値Ｓ１０３が０となった次の基本クロックＣＬＫにおいて４分周クロックＣ１０３の論理レベルを立ち上げ、４分周カウント値Ｓ１０３が１となった次の基本クロックＣＬＫにおいて４分周クロックＣ１０３のそれ以前の論理レベル（例えばハイレベル）を維持し、４分周カウント値Ｓ１０３が２となった次の基本クロックＣＬＫにおいて４分周クロックＣ１０３の論理レベルを立ち下げ、４分周カウント値Ｓ１０３が３となった次の基本クロックＣＬＫにおいて４分周クロックＣ１０３のそれ以前の論理レベル（例えばロウレベル）を維持する。なお、図４では、ｎ分周クロックＣ１０ｎに関する信号の記載を省略した。
【００２５】
まず、図４に示す例では、タイミングＴ１以前の期間はクロック選択信号ＣＮＴの値が１であり、現選択クロックとして２分周クロックＣ１０１が選択されている。そのため、図３に示したセレクタ２２は、次周期カウント値Ｓ１１１として２分周クロックＣ１０１に対応した分周カウント値Ｓ１０１を出力し、セレクタ２３は、現周期カウント値Ｓ１１２として２分周クロックＣ１０１に対応した２分周カウント値Ｓ１０１を出力する。そのため、タイミングＴ１以前では、２分周カウント値が０となるタイミングでタイミング通知信号Ｓ１１３がアサートされる。タイミングＴ１以前では、現選択クロックと次選択クロックとがともに２分周クロックＣ１０１であるため、このタイミング通知信号Ｓ１１３のアサートによる出力選択信号ＳＥＬの変化はない。
【００２６】
そして、タイミングＴ１においてクロック選択信号ＣＮＴが示す値が１から２に切り替えられる。これにより、出力信号ＯＵＴを２分周クロックＣ１０１から３分周クロックＣ１０２に切り替えることがクロック切替回路１に指示される。このクロック選択信号ＣＮＴの切り替わりに応じて、セレクタ２２は、次周期カウント値Ｓ１１１として３分周クロックＣ１０２に対応した３分周カウント値Ｓ１０２を出力する。一方、セレクタ２３は、出力選択信号ＳＥＬの値が切り替わっていないため、現周期カウント値Ｓ１１２として２分周クロックＣ１０１に対応した２分周カウント値Ｓ１０１の出力を継続する。
【００２７】
次いで、タイミングＴ２〜Ｔ３において、次周期カウント値Ｓ１１１と現周期カウント値Ｓ１１２とが０となる。これにより、ゼロ検出器２４がタイミングＴ２〜Ｔ３の期間にタイミング通知信号Ｓ１１３をアサートする。そして、タイミング通知信号Ｓ１１３がアサートされることで、図３のセレクタ２６がクロック選択信号ＣＮＴを選択してフリップフロップ回路２７に伝達する。そして、タイミングＴ３の基本クロックＣＬＫの立ち上がりにおいてクロック選択信号ＣＮＴの値がフリップフロップ回路２７に取り込まれ、出力選択信号ＳＥＬの値が切り替わる。また、出力選択信号ＳＥＬの値の切り替わりに応じて出力選択回路３０は出力信号ＯＵＴとして出力するクロック信号を２分周クロックＣ１０１から３分周クロックＣ１０２に切り替える。図４に示す例では、タイミングＴ３以前の期間では出力信号ＯＵＴの１周期が基本クロックＣＬＫの１周期の２倍となるＰＷ２となっており、タイミングＴ３よりも後の期間では出力信号ＯＵＴの１周期が基本クロックの３倍の周期となるＰＷ３となっている。
【００２８】
上記説明より、実施の形態１にかかるクロック切替回路１は、デコード処理等の演算処理によらず、分周回路１０により基本クロックＣＬＫを分周した分周クロックＣ１０１〜Ｃ１０ｎを生成するため分周クロックＣ１０１〜Ｃ１０ｎの周波数を高めることができる。これにより、クロック切替回路１は、近年の高速なシステムＬＳＩにおいても用いることができる。
【００２９】
また、クロック切替回路１は、整数値で増加又は循環する分周カウント値に基づき基本クロックＣＬＫの整数分の１の周期を有する複数の分周クロックを生成する。つまり、クロック切替回路１では、基本クロックＣＬＫの整数分の１の周期で任意に出力信号ＯＵＴの周期を切り替えることができる。
【００３０】
また、クロック切替回路１の分周回路１０は、分周クロックＣ１０１〜Ｃ１０ｎの１周期の開始時点からの基本クロックＣＬＫのクロック数を示す分周カウント値Ｓ１０１〜Ｓ１０ｎを生成する。そして、出力選択信号生成回路２０は、分周カウント値Ｓ１０１〜Ｓ１０ｎのうち現選択クロックに対応した分周カウント値に基づき次選択クロックとして選択された分周クロックの周期の開始タイミングと現選択クロックに対応した分周クロックの開始タイミングとが一致するタイミングで出力選択信号ＳＥＬの値を切り替える。そして、出力選択回路３０は、出力選択信号ＳＥＬの値の切り替わりに応じて出力信号ＯＵＴとして出力されるクロックを現選択クロックから次選択クロックに切り替える。これにより、クロック切替回路１は、グリッジの発生及びクロックのパルス幅のずれを防止しながら、出力信号ＯＵＴの周期を切り替えることができる。
【００３１】
また、実施の形態１にかかるクロック切替回路１では、分周回路１０が分周クロックＣ１０１〜Ｃ１０ｎを途切れることなく生成するため、この分周クロックＣ１０１〜Ｃ１０ｎを出力端子ＤＣＯ１〜ＤＣＯｎを介してクロック周波数の制御を受けない他の回路（不図示）に供給することができる。なお、分周回路１０が出力する分周クロックＣ１０１〜Ｃ１０ｎは、他の回路に供給されなくても良い。
【００３２】
実施の形態２
実施の形態２にかかるクロック切替回路２のブロック図を図５に示す。図５に示すように、クロック切替回路２は、実施の形態１にかかるクロック切替回路１の分周回路１０の別の形態となる分周回路４０と、出力選択信号生成回路２０の別の形態となる出力選択信号生成回路５０とを有する。なお、実施の形態２にかかるクロック切替回路２の説明において、実施の形態１にかかるクロック切替回路１と同じ構成要素については、実施の形態１の説明と同じ符号を付して説明を省略する。
【００３３】
分周回路４０は、基本クロックＣＬＫに基づく複数の分周クロックの生成と、複数の分周クロックに対応した複数の分周カウント値の生成とを行う。また、分周回路４０は、出力選択信号生成回路５０から複数の分周カウント値に対応した複数のリセット信号Ｒ２０１〜Ｒ２０ｎを受信する。そして、分周回路４０は、リセット信号Ｒ２０１〜Ｒ２０ｎのうちアサートされているリセット信号に対応した分周カウント値をリセットする。
【００３４】
分周回路４０のブロック図を図６に示す。図６に示すように、分周回路４０は、分周カウンタ４１１〜４１ｎ、分周器１２１〜１２ｎを有する。分周器１２１〜１２ｎは、図２において示した分周器１２１〜１２ｎと同じものである。分周カウンタ４１１〜４１ｎは、分周器１２１〜１２ｎに対応して設けられるものである。分周カウンタ４１１〜４１ｎは、基本クロックＣＬＫとリセット信号Ｒ２０１〜Ｒ２０ｎとが入力され、分周カウント値Ｓ２０１〜Ｓ２０ｎを出力する。分周カウンタ４１１〜４１ｎは、基本クロックＣＬＫのクロック数をカウントする。また、リセット信号Ｒ２０１〜Ｒ２０ｎのいずれかがアサートされた場合には、アサートされたリセット信号が入力される分周カウンタは、分周カウント値をリセットする。つまり、分周カウンタ４１１〜４１ｎは、実施の形態１における分周カウンタ１１１〜１１ｎと実施的に同じカウント値を出力すると共に、リセット信号Ｒ２０１〜Ｒ２０ｎに応じて分周カウント値をリセットする機能を有するものである。
【００３５】
なお、図６に示した分周回路４０では、入力端子ＴＩ４１、ＴＲ４１〜ＴＲ４ｎ、出力端子ＴＳ４１〜ＴＳ４ｎ、出力端子ＴＣ４１〜ＴＣ４ｎを示した。入力端子ＴＩ４１は、基本クロックＣＬＫの入力端子である。入力端子ＴＲ４１〜ＴＲ４ｎは、リセット信号Ｒ２０１〜Ｒ２０ｎの入力端子である。出力端子ＴＳ４１〜ＴＳ４ｎは、分周カウント値Ｓ２０１〜Ｓ２０ｎの出力端子である。出力端子ＴＣ４１〜ＴＣ４ｎは、分周クロックＣ２０１〜Ｃ２０ｎの出力端子である。ここで、実施の形態２における分周クロックＣ２０１〜Ｃ２０ｎは、実施の形態１における分周クロックＣ１０１〜Ｃ１０ｎと実質的に同一のものであるが、リセット信号Ｒ２０１〜Ｒ２０ｎに応じて分周カウント値Ｓ２０１〜Ｓ２０ｎがリセットされることに対応して周期が他の期間とは異なる期間を有する。
【００３６】
出力選択信号生成回路５０は、クロック選択信号ＣＮＴ、基本クロックＣＬＫ及び分周カウント値Ｓ２０１〜Ｓ２０ｎに基づきリセット信号Ｒ２０１〜Ｒ２０ｎ及び出力選択信号ＳＥＬを生成する。出力選択信号生成回路５０のブロック図を図７に示す。図７に示すように、出力選択信号生成回路５０は、予告信号切替回路５１、ラッチ回路５４、リセット信号生成回路６０、周期終了検出回路７０を有する。
【００３７】
予告信号切替回路５１は、出力信号ＯＵＴの周期を切り替えた後の分周クロックを予告する次周期クロック予告信号Ｓ２２１の値を切り替える。より具体的には、予告信号切替回路５１は、周期終了検出回路７０が出力する周期終了信号Ｓ２１１に基づきクロック選択信号ＣＮＴの値を次周期クロック予告信号の値とする。
【００３８】
予告信号切替回路５１は、セレクタ５２とフリップフロップ回路５３を有する。セレクタ５２は、一方の入力端子にクロック選択信号ＣＮＴが入力され、他方の入力端子に次周期クロック予告信号Ｓ２２１が入力される。また、セレクタ５２には、選択信号として周期終了信号Ｓ２１１が入力される。そして、セレクタ５２は、周期終了信号Ｓ２１１がアサートされている期間はクロック選択信号ＣＮＴを出力し、周期終了信号Ｓ２１１がネゲートされている期間は次周期クロック予告信号Ｓ２２１を出力する。フリップフロップ回路５３は、基本クロックＣＬＫの立ち上がりエッジに同期してセレクタ５２が出力している信号の値を取り込むと共に取り込んだ値を次周期クロック予告信号Ｓ２２１として出力する。つまり、予告信号切替回路５１は、周期終了信号Ｓ２１１がアサートされたことに応じて次周期クロック予告信号Ｓ２２１の値をクロック選択信号ＣＮＴの値で更新する。
【００３９】
ラッチ回路５４は、基本クロックＣＬＫの立ち上がりエッジに同期して予告信号切替回路５１が出力する次周期クロック予告信号Ｓ２２１の値を取り込むと共に取り込んだ値を出力選択信号ＳＥＬとして出力する。
【００４０】
リセット信号生成回路６０は、クロック選択信号ＣＮＴの値と次周期クロック予告信号Ｓ２２１の値とに基づき次選択クロックに対応するリセット信号をアサートする。このリセット信号生成回路６０のブロック図を図８に示す。図８に示すように、リセット信号生成回路６０は、一致・不一致判定回路６１、ｎビットデコード回路６２、ゲーティング回路（例えば、ＡＮＤ回路６３１〜６３ｎ）を有する。
【００４１】
一致・不一致判定回路６１は、クロック選択信号ＣＮＴの値と次周期クロック予告信号Ｓ２２１の値とが一致しているか否かを判定し、２つの値が一致している場合にゲーティング信号Ｓ２３１をアサートする。ｎビットデコード回路６２は、複数の分周クロックＣ２０１〜Ｃ２０ｎ（又は複数の分周カウンタ４１１〜４１ｎ）のそれぞれに対応した複数のデコード信号Ｓ２４１〜Ｓ２４ｎを出力する。そして、ｎビットデコード回路６２は、クロック選択信号ＣＮＴの値をデコードして次選択クロックに対応するデコード信号をアサートし、他のデコード信号をネゲートする。ＡＮＤ回路６３は、ゲーティング信号がアサートされている期間にデコード信号Ｓ２４１〜Ｓ２４ｎをリセット信号Ｒ２０１〜Ｒ２０ｎとして出力する。なお、図８では、入力端子ＴＩ６１、ＴＩ６２、出力端子ＴＲ５１〜ＴＲ５ｎを示した。入力端子ＴＩ６１は、リセット信号生成回路６０に次周期クロック予告信号Ｓ２２１を入力する端子である。入力端子ＴＩ６２は、リセット信号生成回路６０にクロック選択信号ＣＮＴを入力する端子である。出力端子ＴＲ５１〜ＴＲ５ｎは、図７で示した出力端子であって、リセット信号Ｒ２０１〜Ｒ２０ｎを出力する端子である。これら端子は便宜上設けたものであって、特になくても構わない。
【００４２】
周期終了検出回路７０は、現選択クロックの１周期の終了タイミングを検出して周期終了信号Ｓ２１１をアサートする。より具体的には、周期終了検出回路７０は、出力選択信号ＳＥＬに基づき現選択クロックを認識する。そして、周期終了検出回路７０は、現選択クロックに対応する分周カウント値の最大カウント値を検出した場合に周期終了検出回路７０をアサートする。
【００４３】
なお、図７に示す出力選択信号生成回路５０は、入力端子ＴＩ５１、ＴＩ５２、ＴＳ５１〜ＴＳ５ｎ、出力端子ＴＲ５１〜ＴＲ５ｎ、ＴＯ５１を有する。入力端子ＴＩ５１はクロック選択信号ＣＮＴの入力端子である。入力端子ＴＩ５２は基本クロックＣＬＫの入力端子である。入力端子ＴＳ５１〜ＴＳ５ｎは、分周カウント値Ｓ２０１〜Ｓ２０ｎの入力端子である。出力端子ＴＲ５１〜ＴＲ５ｎは、リセット信号Ｒ２０１〜Ｒ２０ｎの出力端子である。出力端子ＴＯ５１は出力選択信号ＳＥＬの出力端子である。図７に示す出力選択信号生成回路５０では、出力選択信号生成回路２０の入出力端子として便宜的にこれら端子を示したが、これら端子は特になくても構わない。
【００４４】
続いて、実施の形態２にかかるクロック切替回路２の動作について説明する。図９に実施の形態２にかかるクロック切替回路２の動作を示すタイミングチャートを示す。図９に示すタイミングチャートは、タイミングＴ４でクロック選択信号ＣＮＴの値が１から３に切り替わり、タイミングＴ７で出力信号ＯＵＴとして出力される分周クロックの周期が切り替わる。
【００４５】
まず、図９に示す例では、タイミングＴ４以前の期間はクロック選択信号ＣＮＴの値が１であり、現選択クロックとして２分周クロックＣ２０１が選択されている。そのため、図７に示した予告信号切替回路５１は、次周期クロック予告信号Ｓ２２１として２分周クロックＣ２０１を示す値を出力する。また、周期終了検出回路７０は、タイミングＴ４以前では、２分周カウント値が１（２分周カウント値の最大カウント値）となるタイミングで周期終了信号Ｓ２１１をアサートする。また、タイミングＴ４以前では、現選択クロックと次選択クロックとがともに２分周クロックＣ２０１であるため、リセット信号生成回路６０の一致・不一致判定回路６１は、ゲーティング信号Ｓ２３１をネゲートする。これにより、リセット信号生成回路６０は、タイミングＴ４以前の期間においてリセット信号Ｒ２０１〜Ｒ２０ｎをネゲートした状態を維持する。
【００４６】
そして、タイミングＴ４においてクロック選択信号ＣＮＴが示す値が１から３に切り替えられる。これにより、出力信号ＯＵＴを２分周クロックＣ２０１から４分周クロックＣ２０３に切り替えることがクロック切替回路２に指示される。このクロック選択信号ＣＮＴの切り替わりに応じて、リセット信号生成回路６０に入力されるクロック選択信号ＣＮＴの値と次周期クロック予告信号Ｓ２２１の値とが異なる値となる。そのため、リセット信号生成回路６０では、ゲーティング信号Ｓ２３１がアサートされる。また、ｎビットデコード回路６２が出力するデコード信号のうち４分周クロックに対応するデコード信号Ｓ２４３をアサートする。これにより、４分周クロックに対応したリセット信号Ｒ２０３がアサートされる。
【００４７】
そして、タイミングＴ５において次の基本クロックＣＬＫが分周回路４０に入力される。このタイミングＴ５で入力される基本クロックＣＬＫに基づき、分周回路４０の４分周カウンタ４１３はカウント値をリセットする。なお、このタイミングＴ５では、アサートされるリセット信号は、４分周クロックに対応したＲ２０３のみであるので、４分周カウンタ４１３以外の分周カウンタは分周カウント値の遷移を継続する。また、タイミングＴ５では、２分周カウント値Ｓ２０１が１（２分周カウント値の最大カウント値）となるため、周期終了信号Ｓ２１１がアサートされる。そして、周期終了信号Ｓ２１１がアサートされたことに応じて、図７のセレクタ５２は、出力する信号をクロック選択信号ＣＮＴとする。また、タイミングＴ４〜Ｔ５での４分周カウント値Ｓ２０３が２であるため、タイミングＴ５で入力される基本クロックＣＬＫに基づき４分周クロックＣ２０３はロウレベルとなる。
【００４８】
続いて、タイミングＴ６において次の基本クロックＣＬＫが入力される。タイミングＴ６では、タイミングＴ５〜Ｔ６の期間に４分周クロックに対応したリセット信号Ｒ２０３がアサートされているために、タイミングＴ６では４分周カウンタ４１３は４分周カウント値Ｓ２０３を最小カウント値（初期値）のまま維持する。一方、予告信号切替回路５１では、フリップフロップ回路５３がタイミングＴ６の基本クロックＣＬＫの立ち上がりに応じて次周期クロック予告信号Ｓ２２１の値を１から３に切り替える。そして、次周期クロック予告信号Ｓ２２１の値はクロック選択信号ＣＮＴの値と同じ値となる。これにより、リセット信号生成回路６０に入力される２つの値が一致するため、リセット信号生成回路６０は、ゲーティング信号Ｓ２３１をネゲートし、リセット信号Ｒ２０１〜Ｒ２０３をネゲートする。また、タイミングＴ５〜Ｔ６での４分周カウント値Ｓ２０３が０であるため、タイミングＴ６で入力される基本クロックＣＬＫに基づき４分周クロックＣ２０３はハイレベルとなる。
【００４９】
続いて、タイミングＴ７において次の基本クロックＣＬＫが入力される。タイミングＴ７では、図７に示すラッチ回路５４が出力選択信号ＳＥＬの値をタイミングＴ７以前の次周期クロック予告信号Ｓ２２１の値に応じて切り替える。これにより、出力選択信号ＳＥＬの値はクロック選択信号ＣＮＴの値と一致する。そして、出力選択回路３０は、出力信号ＯＵＴとして出力する分周クロックを２分周クロックから４分周クロックに切り替える。
【００５０】
タイミングＴ７における出力信号ＯＵＴの切替動作について、タイミングＴ６〜Ｔ７においては、出力選択信号ＳＥＬの値が１であるため、出力信号ＯＵＴとしては２分周クロックの周期開始時の論理レベル（例えば、ロウレベル）が出力される。一方、タイミングＴ６〜Ｔ７では切替後の分周クロックとして選択されている４分周クロックＣ２０３はタイミングＴ６以前の分周カウント値Ｓ２０３に基づきハイレベルとなっている。しかし、タイミングＴ７の前後の２分周カウント値Ｓ２０１と４分周カウント値は、共に０から１に遷移するため、２分周クロックＣ２０１及び４分周クロックＣ２０３は、共に同じ状態遷移（論理レベルの遷移）を行う。これにより、タイミングＴ７における出力信号ＯＵＴの周期の切り替わりにおいてグリッジ等は発生しない。なお、図９に示す例では、タイミングＴ７以前の期間では出力信号ＯＵＴの１周期が基本クロックＣＬＫの１周期の２倍となるＰＷ２となっており、タイミングＴ７よりも後の期間では出力信号ＯＵＴの１周期が基本クロックの４倍の周期となるＰＷ４となっている。
【００５１】
上記説明より、実施の形態２にかかるクロック切替回路２では、次選択クロックが現選択クロックと異なるクロックとなったことを検出して次選択クロックに対応した分周カウント値及び次選択クロックとして選択される分周クロックの論理レベルを初期化し、現選択クロックの分周カウント値に基づき検出された現選択クロックの終了タイミングに応じて出力するクロックを異なる周期のクロックに切り替える。
【００５２】
これにより、クロック切替回路２では、切替後の分周クロックの周期にかかわらず、切替前の分周クロックの周期の終了タイミングに応じて出力信号ＯＵＴの周期を切り替えることができる。つまり、クロック切替回路２では、クロックの切替動作を実施の形態１にかかるクロック切替回路１よりも高速化することができる。
【００５３】
また、クロック切替回路２においても、切替前後の分周クロックの開始タイミングを一致させることができるため、周期の切替動作に伴うグリッジの発生及びパルス幅のずれを防止することができる。また、実施の形態２にかかるクロック切替回路２においても実施の形態１と同様に分周カウント値に基づきクロックの切替動作が行われるため任意のクロック周期に対する切替を行うことができる。
【００５４】
実施の形態３
実施の形態３にかかるクロック切替回路は、実施の形態２におけるリセット信号生成回路６０の別の形態を示すものである。実施の形態３にかかるクロック切替回路の全体のブロック図は、図５に示すクロック切替回路２と同様であるため、ここでは説明を省略する。そして、リセット信号生成回路６０の別の形態となるリセット信号生成回路８０を有する出力選択信号生成回路５０ａのブロック図を図１０に示す。なお、実施の形態３にかかるクロック切替回路の説明において、実施の形態１、２で示したクロック切替回路と同じ構成要素については実施の形態１、２と同様の符号を付して説明を省略する。
【００５５】
図１０に示すように、出力選択信号生成回路５０ａは、リセット信号生成回路６０に代えてリセット信号生成回路８０を有する。リセット信号生成回路８０は、クロック選択信号ＣＮＴ、基本クロックＣＬＫ及び周期終了信号Ｓ２１１に基づき複数の分周クロックＣ２０３〜Ｃ２０ｎのそれぞれに対応した複数のリセット信号Ｒ３０１〜Ｒ３０ｎをアサート又はネゲートする。リセット信号Ｒ３０１〜Ｒ３０ｎは、分周回路４０に対して出力されるものである。リセット信号Ｒ３０１〜Ｒ３０ｎは、実施の形態２におけるリセット信号Ｒ２０１〜Ｒ２０ｎと実質的に同じものであるが、アサート又はネゲートされる期間がＲ２０１〜Ｒ２０ｎとは異なる。このリセット信号生成回路８０のブロック図を図１１に示す。
【００５６】
図１１に示すように、リセット信号生成回路８０は、ｎビットデコード回路８１、リセット信号切替回路８２１〜８２ｎを有する。ｎビットデコード回路８１は、複数の分周クロックＣ２０１〜Ｃ２０ｎ（又は複数の分周カウンタ４１１〜４１ｎ）のそれぞれに対応した複数のデコード信号Ｓ３１１〜Ｓ３１ｎを出力する。そして、ｎビットデコード回路８１は、クロック選択信号ＣＮＴの値をデコードして次選択クロックに対応するデコード信号をネゲートし、他のデコード信号をアサートする。
【００５７】
リセット信号切替回路８２１〜８２ｎは、セレクタ８３１〜８３ｎ及びフリップフロップ回路８４１〜８４ｎを有する。リセット信号切替回路８２１〜８２ｎは、複数のリセット信号Ｒ３０１〜Ｒ３０ｎに対応して設けられるものである。そのため、リセット信号切替回路８２１〜８２ｎは、同一の構成を有する。そこで、ここでの説明では、リセット信号切替回路８２１を例にリセット信号切替回路について説明する。
【００５８】
リセット信号切替回路８２１は、セレクタ８３１とフリップフロップ回路８４１を有する。セレクタ８３１は、一方の入力端子にデコード信号Ｓ３１１が入力され、他方の入力端子にリセット信号Ｒ３０１が入力される。また、セレクタ８３１は、選択信号として周期終了信号Ｓ２１１が入力される。そして、セレクタ８３１は、周期終了信号Ｓ２１１がアサートされている期間はデコード信号Ｓ３１１を出力し、周期終了信号Ｓ２１１がネゲートされている期間はリセット信号Ｒ３０１を出力する。フリップフロップ回路８４１は、基本クロックＣＬＫの立ち上がりエッジに同期してセレクタ８３１が出力している信号の値を取り込むと共に取り込んだ値をリセット信号Ｒ３０１として出力する。つまり、リセット信号切替回路８３１は、周期終了信号Ｓ２１１がアサートされたことに応じてリセット信号Ｒ３０１の値をデコード信号Ｓ３１１の値で更新する。
【００５９】
続いて、実施の形態３にかかるクロック切替回路の動作について説明する。図１２に実施の形態３にかかるクロック切替回路の動作を示すタイミングチャートを示す。図１２に示すタイミングチャートは、タイミングＴ８でクロック選択信号ＣＮＴの値が１から３に切り替わり、タイミングＴ１１で出力信号ＯＵＴとして出力される分周クロックの周期が切り替わる。
【００６０】
まず、図１２に示す例では、タイミングＴ８以前の期間はクロック選択信号ＣＮＴの値が１であり、現選択クロックとして２分周クロックＣ２０１が選択されている。そのため、図１０に示した予告信号切替回路５１は、次周期クロック予告信号Ｓ２２１として２分周クロックＣ２０１を示す値を出力する。また、周期終了検出回路７０は、タイミングＴ４以前では、２分周カウント値が１（２分周カウント値の最大カウント値）となるタイミングで周期終了信号Ｓ２１１をアサートする。また、タイミングＴ４以前では、クロック選択信号ＣＮＴの値が１であるため、リセット信号生成回路８０のｎビットデコード回路８１は、２分周クロックＣ２０１に対応したデコード信号Ｓ３１１をネゲートし、他のデコード信号をアサートする。さらに、タイミングＴ８以前では、周期終了信号Ｓ２１１がアサートされた場合であってもデコード信号Ｓ３１１〜Ｓ３１ｎに変化がないため、リセット信号Ｒ３０１がネゲートされ、他のリセット信号はアサートされる状態が維持される。これによって、図１２に示す例では、タイミングＴ８以前において、分周カウント値Ｓ２０２、Ｓ２０３が０（最小カウント値又は初期値）を維持する状態が継続され、分周クロックＣ２０２、Ｃ２０３はハイレベルを維持する。
【００６１】
そして、タイミングＴ８においてクロック選択信号ＣＮＴが示す値が１から３に切り替えられる。これにより、出力信号ＯＵＴを２分周クロックＣ２０１から４分周クロックＣ２０３に切り替えることがクロック切替回路に指示される。このクロック選択信号ＣＮＴの切り替わりに応じて、リセット信号生成回路８０のｎビットデコード回路８１は、２分周クロックＣ２０１に対応したデコード信号Ｓ３１１をアサートし、４分周クロックＣ２０３に対応したデコード信号Ｓ３１３をネゲートする。
【００６２】
そして、タイミングＴ９において次の基本クロックＣＬＫが分周回路４０に入力される。このタイミングＴ９で入力される基本クロックＣＬＫに基づき、分周回路４０の２分周カウンタ４１１は分周カウント値Ｓ２０１を１とする。そして、この分周カウント値の増加に伴い、周期終了検出回路７０は、２分周クロックＣ２０１の終了タイミングを検出して周期終了信号Ｓ２１１をアサートする。そして、周期終了信号Ｓ２１１がアサートされたことに基づき、リセット信号切替回路８２１のセレクタ８３１はアサートされているデコード信号Ｓ３１１を出力する。また、周期終了信号Ｓ２１１がアサートされたことに基づき、リセット信号切替回路８２３のセレクタ８３３はネゲートされているデコード信号Ｓ３１３を出力する。また、周期終了信号Ｓ２１１がアサートされたことに応じて、図１０のセレクタ５２は、出力する信号をクロック選択信号ＣＮＴとする。
【００６３】
続いて、タイミングＴ１０において次の基本クロックＣＬＫが入力される。タイミングＴ１０では、タイミングＴ９においてセレクタ８３１〜８３３が出力したデコード信号の値を、フリップフロップ回路８４１〜８４３が取り込み、リセット信号Ｒ３０１〜Ｒ３０３を更新する。これにより、２分周クロックＣ２０１に対応したリセット信号Ｒ３０１はアサートされ、４分周クロックＣ２０３に対応したリセット信号Ｒ３０３はネゲートされる。また、予告信号切替回路５１では、フリップフロップ回路５３がタイミングＴ１０の基本クロックＣＬＫの立ち上がりに応じて次周期クロック予告信号Ｓ２２１の値を１から３に切り替える。また、タイミングＴ１０では、リセット信号Ｒ３０１がアサートされているため、２分周カウンタ４１１が動作を停止する。そして、２分周カウンタ４１１の動作の停止に応じて２分周クロックＣ２０１がその後はハイレベルを維持する状態となる。一方、タイミングＴ１０では、リセット信号Ｒ３１３がネゲートされているため、４分周カウンタ４１３が動作を開始する。そして、４分周クロックＣ２０３がその後生成される。
【００６４】
続いて、タイミングＴ１１において次の基本クロックＣＬＫが入力される。タイミングＴ１１において入力される基本クロックＣＬＫの立ち上がりに応じて、図１０に示すラッチ回路５４が出力選択信号ＳＥＬの値をタイミングＴ１１以前の次周期クロック予告信号Ｓ２２１の値に応じて切り替える。これにより、出力選択信号ＳＥＬの値はクロック選択信号ＣＮＴの値と一致する。そして、出力選択回路３０は、出力信号ＯＵＴとして出力する分周クロックを２分周クロックから４分周クロックに切り替える。
【００６５】
上記説明より、実施の形態３にかかるクロック生成回路では、クロック選択信号ＣＮＴに応じて出力対象となる分周クロックを１つだけ生成する。そのため、実施の形態３にかかるクロック切替回路では、出力信号ＯＵＴとして出力されない分周クロックを生成するための消費電力を削減することができる。なお、実施の形態３にかかるクロック切替回路においても、分周クロックの切替動作は実施の形態２にかかるクロック切替回路２と実質的に同じになるため、切替動作に伴うグリッジの発生及びパルス幅のずれを防止することができる。また、実施の形態３にかかるクロック切替回路においても実施の形態１と同様に分周カウント値に基づきクロックの切替動作が行われるため任意のクロック周期に対する切替を行うことができる。
【００６６】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、クロック選択信号ＣＮＴとして０を指定した場合は、出力信号ＯＵＴとして基本クロックＣＬＫを出力するようにしても良い。本発明にかかるクロック切替回路は、基本クロックＣＬＫを基準に動作しているため、基本クロックＣＬＫを出力信号ＯＵＴとする場合、基本クロックＣＬＫに対応する分周カウント値を常に０として考えればよい。
【符号の説明】
【００６７】
１、２    クロック切替回路
１０    分周回路
１１    分周デコーダ
１１１〜１１ｎ    分周カウンタ
１２１〜１２ｎ    分周器
２０    出力選択信号生成回路
２１    タイミング検出回路
２２、２３、２６    セレクタ
２４    ゼロ検出器
２５    出力選択信号切替回路
２７    フリップフロップ回路
３０    出力選択回路
４０    分周回路
４１１〜４１ｎ    分周カウンタ
５０、５０ａ    出力選択信号生成回路
５１    出力選択信号切替回路
５２    セレクタ
５３    フリップフロップ回路
５４    ラッチ回路
６０    リセット信号生成回路
６１    一致・不一致判定回路
６２    ｎビットデコード回路
６３１〜６３ｎ    ＡＮＤ回路
７０    周期終了検出回路
８０    リセット信号生成回路
８１    ｎビットデコード回路
８２１〜８２ｎ    リセット信号切替回路
８３１〜８３ｎ    セレクタ
８４１〜８４ｎ    フリップフロップ回路
【図１】
2010282399.tif 000003
【図２】
2010282399.tif 000004
【図３】
2010282399.tif 000005
【図４】
2010282399.tif 000006
【図５】
2010282399.tif 000007
【図６】
2010282399.tif 000008
【図７】
2010282399.tif 000009
【図８】
2010282399.tif 000010
【図９】
2010282399.tif 000011
【図１０】
2010282399.tif 000012
【図１１】
2010282399.tif 000013
【図１２】
2010282399.tif 000014