(57)【要約】【課題】誤検出することなく、デッドロック状態を正確に検出することができるデッドロック検出回路を提供する。【解決手段】デッドロック検出回路は、ＰＬＬ回路のデッドロック状態を検出するものであり、ＰＬＬ回路の電圧制御発振器の出力信号を分周して、第１の分周クロックを出力するＰＬＬ内蔵分周器と、電圧制御発振器の出力信号を分周して、ＰＬＬ回路の位相比較器へのフィードバッククロックとなる第２の分周クロックを出力するフィードバック分周器と、第１の分周クロックの周期によって決定される所定の期間に含まれる、第２の分周クロックのクロック数に基づいて、デッドロック状態であるか否かを表す判定信号を出力する誤ロック検出回路とを備えている。【選択図】  図１
2010124102.tif 000002
【特許請求の範囲】
【請求項１】
ＰＬＬ回路のデッドロック状態を検出するデッドロック検出回路であって、
前記ＰＬＬ回路の電圧制御発振器の出力信号を分周して、第１の分周クロックを出力するＰＬＬ内蔵分周器と、
前記電圧制御発振器の出力信号を分周して、前記ＰＬＬ回路の位相比較器へのフィードバッククロックとなる第２の分周クロックを出力するフィードバック分周器と、
前記第１の分周クロックの周期によって決定される所定の期間に含まれる、前記第２の分周クロックのクロック数に基づいて、デッドロック状態であるか否かを表す判定信号を出力する誤ロック検出回路とを備えたことを特徴とするデッドロック検出回路。
【請求項２】
前記誤ロック検出回路は、前記第１の分周クロックを２ｍ（ｍは正の整数）分周して、第３の分周クロックを出力する第３の分周器と、
前記第３の分周クロックのパルスが一方のレベルの期間、リセット状態となり、他方のレベルの期間、前記第２の分周クロックのクロック数をカウントして、該カウントしたカウント数を出力するカウンタと、
前記カウント数が、前記ＰＬＬ内蔵分周器の分周数×前記第３の分周器の分周数の１／２÷前記フィードバック分周器の分周数により決定される値の小数点以下の値を切り捨てて得られる整数値ないし該整数値の±１の範囲の値ではない時にデッドロック状態であることを表す前記判定信号を出力する判定回路とを備え、
前記整数値は、２以上の値であることを特徴とする請求項１に記載のデッドロック検出回路。
【請求項３】
ＰＬＬ回路のデッドロック状態を検出し、前記ＰＬＬ回路を正常ロック状態に復帰させるデッドロック復帰回路であって、
請求項１または２に記載のデッドロック検出回路と、
前記ＰＬＬ回路に入力されるリファレンスクロックに基づいて、該リファレンスクロックよりも高い周波数成分を含むダミーパルスを生成するダミーパルス生成回路と、
前記判定信号に基づいて、前記第２の分周クロックと前記ダミーパルスとを切り替えて、前記位相比較器に入力するマルチプレクサとを備えていることを特徴とするデッドロック復帰回路。
【請求項４】
前記ダミーパルス生成回路は、前記リファレンスクロックからダブルクロックを生成するダブルクロック生成回路と、該ダブルクロック生成回路から出力されるダブルクロックのパルス数をｎ回（ｎは３以上の整数）に１回間引くパルス間引き回路とを備えていることを特徴とする請求項３に記載のデッドロック復帰回路。
【請求項５】
ＰＬＬ回路のデッドロック状態を検出し、前記ＰＬＬ回路を正常ロック状態に復帰させるデッドロック復帰回路であって、
請求項１または２に記載のデッドロック検出回路と、
前記ＰＬＬ回路に入力されるリファレンスクロックに基づいて、該リファレンスクロックよりも低い周波数成分を含むダミーパルスを生成するダミーパルス生成回路と、
前記判定信号に基づいて、前記リファレンスクロックと前記ダミーパルスとを切り替えて、前記位相比較器に入力する第１のマルチプレクサと、
前記判定信号に基づいて、前記第２の分周クロックと前記リファレンスクロックとを切り替えて、前記位相比較器に入力する第２のマルチプレクサとを備えていることを特徴とするデッドロック復帰回路。
【請求項６】
前記ダミーパルス生成回路は、前記リファレンスクロックのパルス数をｎ回（ｎは２以上の整数）に１回間引くパルス間引き回路であることを特徴とする請求項５に記載のデッドロック復帰回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路（位相同期回路）のデッドロック状態を検出するデッドロック検出回路、および、デッドロック状態を検出してＰＬＬ回路を正常ロック状態に復帰させるデッドロック復帰回路に関するものである。
【背景技術】
【０００２】
ＰＬＬ回路は、リファレンスクロックに位相同期した出力クロックを生成するものであり、一般的に、位相比較回路（ＰＦＤ）、チャージポンプ回路（ＣＰ）、ループフィルタ（ＬＦ）、電圧制御発振器（ＶＣＯ）等によって構成される。
【０００３】
ＰＬＬ回路の１つの特徴である逓倍機能を実現するために、ＰＦＤへのフィードバッククロックを生成するために、フィードバック経路（ＦＢ経路）にフィードバック分周器（ＦＢ分周器）が設けられる。このＦＢ分周器は、ＰＬＬ回路内のＶＣＯの発振周波数の全ての範囲で動作できることが望ましいが、多くの場合はロジック回路で構成されるため、その動作速度には限界がある。
【０００４】
そのため、ＦＢ分周器は、正常ロック状態の時に問題なく動作しても、例えば、リファレンスクロックに一時的に想定よりも高い周波数成分を持つパルスが入力された場合にＶＣＯの発振周波数が高くなり、正常動作できない場合がある。通常、ＦＢ分周器は、動作上限を超える周波数が入力されると、まず正常時よりも長い周期の分周状態となる。具体的には、例えば、２分周器が見かけ上４分周器のような動作となる。
【０００５】
ＦＢ分周器への入力周波数がさらに高くなると、ＦＢ分周器から出力されるフィードバッククロックはハイレベル（Ｈ）あるいはローレベル（Ｌ）でスタックする。ただし、ＦＢ分周器の構成によっては、正常時よりも長い周期の分周状態は発生せず、いきなり出力がスタック状態となる場合もある。フィードバッククロックが正常時よりも長い周期の分周となったりスタックしたりすると、ＰＬＬ回路はフィードバッククロックがリファレンスクロックよりも遅い、つまりＶＣＯの発振周波数が低いと判断し、その発振周波数をさらに高くするような動作となり、ついにはＶＣＯの発振周波数の上限に到達する。
【０００６】
こうなると、その後、リファレンスクロックが正常に戻ってもその状態から抜け出せず、ＰＬＬ回路はデッドロック状態となる。
【０００７】
デッドロック状態からの自動復帰方法は、これまでにも様々な提案がある。
【０００８】
例えば、特許文献１は、デッドロック状態からの復帰方法として、図９（Ｂ）に示すように、ＶＣＯの制御電圧を初期状態に戻すことによって、ＶＣＯの周波数をデッドロック状態の周波数（最高動作周波数）から初期状態の０に戻している。しかし、この方法では、ＰＬＬ回路が正常ロック状態に復帰する（ＶＣＯの周波数が正常ロック状態の周波数に復帰する）までに長い時間を必要とする。ＰＬＬ回路が組み込まれるシステムの用途によってはなるべく素早い復帰を要求される。
【０００９】
特許文献２は、復帰時間にも着目した提案である。しかし、この方法では、大規模なアナログ回路が必要な上、動作条件やプロセス条件によるアナログ的な電圧変動幅を考えた時、実回路上での最適なアナログ電圧値を見つけ出す設計は容易ではなく、適用可能な周波数範囲も限定される虞がある。
【００１０】
特許文献３，４もデッドロックからの復帰あるいは防止に着目しているが、いずれもアナログ電圧検出を必要としている。
【００１１】
上記のように、デッドロックから自動復帰でき、しかも可能な限り早い再ロック時間（復帰時間）となるような方法はこれまでも提案されているが、アナログ回路を用いた検出方法は、動作条件やプロセス条件により変動を受けやすく、面積も大きくなる。一方、デジタル回路のみで構成された例では、再ロックまでの時間短縮が最適値になっているとは言えない。
【００１２】
また、多くの提案は、電源投入後、あるいは正常リセット状態から初期ロックまでの動作中をデッドロック状態であると間違って検出してしまう、デッドロックの誤検出については詳しく言及されていない。
【００１３】
【特許文献１】特開平１１−１２２１０２号公報
【特許文献２】特開２００３−１８００４号公報
【特許文献３】特開２００６−１７４３５８号公報
【特許文献４】特開２００７−１０４５８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の第１の目的は、誤検出することなく、デッドロック状態を正確に検出することができるデッドロック検出回路を提供することにある。
また、本発明の第２の目的は、デッドロック状態を検出してから、可能な限り短時間で正常ロック状態に復帰させることができるデッドロック復帰回路を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明は、ＰＬＬ回路のデッドロック状態を検出するデッドロック検出回路であって、
前記ＰＬＬ回路の電圧制御発振器の出力信号を分周して、第１の分周クロックを出力するＰＬＬ内蔵分周器と、
前記電圧制御発振器の出力信号を分周して、前記ＰＬＬ回路の位相比較器へのフィードバッククロックとなる第２の分周クロックを出力するフィードバック分周器と、
前記第１の分周クロックの周期によって決定される所定の期間に含まれる、前記第２の分周クロックのクロック数に基づいて、デッドロック状態であるか否かを表す判定信号を出力する誤ロック検出回路とを備えたことを特徴とするデッドロック検出回路を提供するものである。
【００１６】
ここで、前記誤ロック検出回路は、前記第１の分周クロックを２ｍ（ｍは正の整数）分周して、第３の分周クロックを出力する第３の分周器と、
前記第３の分周クロックのパルスが一方のレベルの期間、リセット状態となり、他方のレベルの期間、前記第２の分周クロックのクロック数をカウントして、該カウントしたカウント数を出力するカウンタと、
前記カウント数が、前記ＰＬＬ内蔵分周器の分周数×前記第３の分周器の分周数の１／２÷前記フィードバック分周器の分周数により決定される値の小数点以下の値を切り捨てて得られる整数値ないし該整数値の±１の範囲の値ではない時にデッドロック状態であることを表す前記判定信号を出力する判定回路とを備え、
前記整数値は、２以上の値であることが好ましい。
【００１７】
また、本発明は、ＰＬＬ回路のデッドロック状態を検出し、前記ＰＬＬ回路を正常ロック状態に復帰させるデッドロック復帰回路であって、
上記のいずれかに記載のデッドロック検出回路と、
前記ＰＬＬ回路に入力されるリファレンスクロックに基づいて、該リファレンスクロックよりも高い周波数成分を含むダミーパルスを生成するダミーパルス生成回路と、
前記判定信号に基づいて、前記第２の分周クロックと前記ダミーパルスとを切り替えて、前記位相比較器に入力するマルチプレクサとを備えていることを特徴とするデッドロック復帰回路を提供する。
【００１８】
ここで、前記ダミーパルス生成回路は、前記リファレンスクロックからダブルクロックを生成するダブルクロック生成回路と、該ダブルクロック生成回路から出力されるダブルクロックのパルス数をｎ回（ｎは３以上の整数）に１回間引くパルス間引き回路とを備えていることが好ましい。
【００１９】
また、本発明は、ＰＬＬ回路のデッドロック状態を検出し、前記ＰＬＬ回路を正常ロック状態に復帰させるデッドロック復帰回路であって、
上記のいずれかに記載のデッドロック検出回路と、
前記ＰＬＬ回路に入力されるリファレンスクロックに基づいて、該リファレンスクロックよりも低い周波数成分を含むダミーパルスを生成するダミーパルス生成回路と、
前記判定信号に基づいて、前記リファレンスクロックと前記ダミーパルスとを切り替えて、前記位相比較器に入力する第１のマルチプレクサと、
前記判定信号に基づいて、前記第２の分周クロックと前記リファレンスクロックとを切り替えて、前記位相比較器に入力する第２のマルチプレクサとを備えていることを特徴とするデッドロック復帰回路を提供する。
【００２０】
ここで、前記ダミーパルス生成回路は、前記リファレンスクロックのパルス数をｎ回（ｎは２以上の整数）に１回間引くパルス間引き回路であることが好ましい。
【発明の効果】
【００２１】
本発明では、電圧制御発振器の出力自身を異常動作状態の検出の基準として使う。そのため、本発明によれば、電源投入後等の初期ロック動作中に誤検出するリスクはほとんどなく、デッドロック状態を正確に検出できる。
【００２２】
また、本発明では、ＰＬＬ回路の異常動作状態を検出すると、フィードバッククロックをリファレンスクロックよりも高い周波数のダミーパルスに切り替えて、または、フィードバッククロックをリファレンスクロックに切り替えるとともに、リファレンスクロックを、該リファレンスクロックよりも低い周波数のダミーパルスに切り替えて電圧制御発振器の周波数を徐々に下げることにより、電圧制御発振器の周波数の下がり過ぎを防止するとともに、フィードバック分周器が正常動作状態に復帰したら、フィードバッククロックをフィードバック分周器の分周クロックに戻す。これにより、本発明によれば、再ロックまでの時間を短縮できる。
【発明を実施するための最良の形態】
【００２３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のデッドロック検出回路およびデッドロック復帰回路を詳細に説明する。
【００２４】
図１は、本発明を適用する半導体集積回路の構成を表す一実施形態のブロック図である。同図に示す半導体集積回路１０は、ＰＬＬ回路のデッドロック状態を検出し、自動的に正常ロック状態に復帰させるデッドロック復帰回路を有するものであり、ＰＬＬ回路１２と、フィードバック分周器（ＦＢＤＩＶ）１４と、誤ロック検出回路１６と、ダミーパルス生成回路１８と、マルチプレクサ（ＭＵＸ）２０とによって構成されている。
【００２５】
ＰＬＬ回路１２には、通常の構成要素であるＰＦＤ２２、ＣＰ２４、ＬＦ２６、ＶＣＯ２８に加え、さらに、ＶＣＯ２８の出力クロックを分周するＰＬＬ内蔵分周器（ＡＤＩＶ）３０が内蔵されており、これらの構成要素は、この順序で直列に接続されている。ＰＦＤ２２には、リファレンスクロックＲＥＦＣＬＫと、ＭＵＸ２０から出力されるフィードバッククロックＦＢＣＬＫが入力され、ＶＣＯ２８からは出力クロックＯＵＴＣＬＫが出力されている。
【００２６】
ＡＤＩＶ３０は、ＰＬＬ回路１２の設計時に、ＶＣＯ２８の最高動作周波数まで正常に動作するように設計（保証）されている。通常、ＶＣＯ２８が高周波数まで安定した発振をするためには、ロジックＨレベルを示す電源電圧ＶＤＤと、Ｌレベルを示すグランド電圧ＧＮＤの間をフル振幅する回路ではなく、それよりも小さい振幅で動作するアナログタイプの発振器が使われることが多い。ＡＤＩＶ３０は、このアナログタイプの発振器の小振幅出力を直接受け取り、ＡＤＩＶ３０自身もアナログ回路で構成されることにより、ロジック回路で設計された分周器よりもはるかに高い周波数での分周動作が可能となる。ＡＤＩＶ３０がアナログ分周器に限定される必要はないが、以上のような工夫で、ＶＣＯ２８の最高動作周波数まで動作が保証される高速分周器を、ＰＬＬ回路１２内部に作り込むことは可能である。このＡＤＩＶ３０は、ＶＣＯ２８が最高動作周波数で動作（発振）した時でも、誤ロック検出回路１６を含む外部ロジック（ＰＬＬ回路１２外部のデジタル回路）が十分に余裕を持って正常に動作できるように、その分周数が設定されている。ＡＤＩＶ３０からは、分周クロックＶＤＣＬＫが出力される。
【００２７】
例えば、ＶＣＯ２８の最高動作周波数が２ＧＨｚであり、外部ロジックが２ＧＨｚでは動作できない場合であっても、これを８分周すれば２５０ＭＨｚとなり、近年の半導体プロセスであれば十分に動作可能な周波数になる。
【００２８】
なお、出力クロックＯＵＴＣＬＫに関しては、ＶＣＯ２８の出力信号をそのまま出力（分周なし）してもよいし、ＰＬＬ回路１２内部でＶＣＯ２８の出力信号を分周して出力（分周あり）してもよく、特に限定されない。
【００２９】
続いて、ＦＢＤＩＶ１４は、出力クロックＯＵＴＣＬＫを分周して、ＰＦＤ２２へのフィードバッククロックＦＢＣＬＫとなる分周クロックＯＵＴＤＩＶを出力する。ここで、汎用的なＰＬＬ回路では、一般に出力クロックＯＵＴＣＬＫに対するフィードバッククロックＦＢＣＬＫの分周数（つまり、ＦＢＤＩＶ１４の分周数）をある範囲内で任意に選択できる。そのため、ＦＢＤＩＶ１４の分周数は、ＡＤＩＶ３０の分周数とは異なる分周数になる場合もあるし、偶然に同じ分数数になる場合もある。本実施形態においても同じである。
【００３０】
続いて、誤ロック検出回路１６は、分周クロックＶＤＣＬＫの周期によって決定される所定の期間に含まれる、分周クロックＯＵＴＤＩＶのクロック数に基づいて、デッドロック状態であるか否かを表す判定信号ＥＲＪＤＧを出力する。詳細は後述する。
【００３１】
ダミーパルス生成回路１８は、リファレンスクロックＲＥＦＣＬＫに基づいて、リファレンスクロックＲＥＦＣＬＫよりも僅かに高い周波数成分を含む（リファレンスクロックＲＥＦＣＬＫよりも僅かにパルス頻度が高い）ダミーパルスＤＵＭＰＬＳを生成する。ここで、ダミーパルスＤＵＭＰＬＳがリファレンスクロックＲＥＦＣＬＫよりも僅かに高い周波数成分を含むとは、ＰＦＤ２２からパルス状のダウン信号ＤＮが出力されるが、出力され続ける状態にはならない状態をいう。詳細は後述する。
【００３２】
ＭＵＸ２０の入力端子Ａ０には分周クロックＯＵＴＤＩＶが入力され、Ａ１にはダミーパルスＤＵＭＰＬＳが入力され、選択入力端子には判定信号ＥＲＪＤＧが入力される。従って、ＭＵＸ２０の経路選択は判定信号ＥＲＪＤＧに基づいて制御され、分周クロックＯＵＴＤＩＶとダミーパルスＤＵＭＰＬＳとの切り替えが行われる。つまり、ＭＵＸ２０からは、フィードバッククロックＦＢＣＬＫとして、判定信号ＥＲＪＤＧがＬの時には分周クロックＯＵＴＤＩＶが出力され、一方、判定信号ＥＲＪＤＧがＨの時にはダミーパルスＤＵＭＰＬＳが出力され、ＰＦＤ２２に入力される。
【００３３】
ここで、ＰＬＬ回路１２に内蔵されるＡＤＩＶ３０と、ＦＢＤＩＶ１４と、誤ロック検出回路１６は、本発明のデッドロック検出回路を構成する。なお、ＦＢＤＩＶ１４は、ＰＬＬ回路１２の逓倍機能を実現するために実装されるものである。また、本発明のデッドロック検出回路と、ダミーパルス生成回路１８と、ＭＵＸ２０は、本発明のデッドロック復帰回路を構成する。
【００３４】
続いて、誤ロック検出回路１６について説明する。
【００３５】
図２は、図１に示す誤ロック検出回路の構成を表すブロック図である。同図に示す誤ロック検出回路１６は、分周器ＶＤＤＩＶ３２と、カウンタ３４と、判定回路３６とによって構成されている。
【００３６】
ここで、誤ロック状態とは、デッドロック状態を含む異常動作状態であることを表す。つまり、正常ロック状態を含む正常動作状態ではない状態である。
【００３７】
ＶＤＤＩＶ３２は、分周クロックＶＤＣＬＫを２ｍ（ｍは正の整数）分周し、Ｈ期間とＬ期間が５０：５０である分周クロックＥＲＣＨＫを出力する。分周クロックＥＲＣＨＫは、カウンタ３４のカウント及びリセットを制御するための信号となる。
【００３８】
カウンタ３４は、分周クロックＥＲＣＨＫのパルスが一方のレベルの期間、例えばＬの期間、リセット状態となり、他方のレベルの期間、例えばＨの期間、分周クロックＯＵＴＤＩＶのクロック数をカウントして、カウントしたカウント数（カウント値）を出力する。
【００３９】
例えば、ＶＤＤＩＶ３２の分周数がＦＢＤＩＶの分周数の２倍であり、カウンタ３４は、分周クロックＥＲＣＨＫがＨの期間、カウントする場合を考える。この場合、正常ロック状態の時のカウント数は、ＡＤＩＶ３０の分周数と同じになるはずである。また、この関係はＶＣＯ２８の発振周波数がどのような状態にあっても成り立つ。つまり、システムの電源投入後などに、ＰＬＬ回路１２が正常ロック状態に向かう途中であっても成り立つ。
【００４０】
判定回路３６は、カウンタ３４のカウント数が、ＡＤＩＶ３０の分周数×ＶＤＤＩＶ３２の分周数の１／２÷ＦＢＤＩＶ１４の分周数により決定される値の小数点以下の値を切り捨てて得られる整数値ないしこの整数値の±１の範囲の値ではない時に、デッドロック状態であることを表す判定信号ＥＲＪＤＧを出力する。ここで、前述の整数値は、２以上（つまり、カウント数が１以上）の値である。
【００４１】
なお、ＡＤＩＶ３０、ＶＤＤＩＶ３２、ＦＢＤＩＶ１４の分周数は、上記の通り、前述の整数値が２以上の値となる条件を満足している必要がある。
【００４２】
本実施形態の場合、判定信号ＥＲＪＤＧは、正常動作状態の時にＬが出力され、ＭＵＸ２０は、Ａ０の経路が選択される。一方、異常動作状態の時には判定信号ＥＲＪＤＧとしてＨが出力され、ＭＵＸ２０は、Ａ１の経路が選択される。
【００４３】
ここで、分周クロックＥＲＣＨＫと分周クロックＯＵＴＤＩＶは、これらの信号が発生されるまでの経路が異なっている。また、ＰＬＬ回路１２のＦＢ経路には、半導体チップ内のＣＴＳ（クロックツリーシンセシス）による遅延をキャンセルするために大きな遅延（図１では省略）が挿入される場合もある。そのため、分周クロックＥＲＣＨＫと分周クロックＯＵＴＤＩＶのタイミング（位相関係）は、一定の関係にない（非同期である）ことがほとんどと言ってもよい。
【００４４】
また、分周クロックＥＲＣＨＫと分周クロックＯＵＴＤＩＶが非同期であるため、カウンタ３４によるカウント数は必ずしも一定しないかもしれないので、上記のように、±１の範囲であっても正常動作と見なす構成にすることが望ましい。ＦＢＤＩＶ１４が異常動作状態となる場合は、分周クロックＯＵＴＤＩＶのパルス数が僅かに少なくなるような動作にはならず、パルス数は大幅に減少するからである。
【００４５】
また、誤ロック検出回路１６のカウンタ３４のリセットやカウント数の読み取りには、グレーコードカウンタ（デコーダ）を使ったり、メタステーブル対策のクロック載せ替えを行う回路（２段構成のシフトレジスタ）を設けたりするような非同期信号対策を施すことが望ましい。この非同期信号対策回路そのものは各種構成のものが公知であり、本発明においても一般的なものでよく、その構成に限定はない。
【００４６】
続いて、ダミーパルス生成回路１８について説明する。
【００４７】
図３は、図１に示すダミーパルス生成回路の構成を表すブロック図である。同図に示すダミーパルス生成回路１８は、ダブルクロック生成回路３８と、パルス間引き回路４０とによって構成されている。
【００４８】
ダブルクロック生成回路３８は、リファレンスクロックＲＥＦＣＬＫからダブルクロック（リファレンスクロックＲＥＦＣＬＫの２倍のパルス数を持つクロック）ＲＥＦＸ２を生成する。ダブルクロック生成回路３８は、遅延回路３８ａと、ＥＯＲゲート３８ｂとによって構成されている。ＥＯＲゲート３８ｂには、リファレンスクロックＲＥＦＣＬＫと、遅延回路３８ａによって遅延されたリファレンスクロックＲＥＦＣＬＫが入力される。ＥＯＲゲート３８ｂからは、リファレンスクロックＲＥＦＣＬＫの立上りと立下りから遅延回路３８ａの遅延時間に相当するパルス幅を持つダブルクロックＲＥＦＸ２が出力される。
【００４９】
上記のダブルクロック生成回路３８の構成は一般的なものである。ダミーパルスＤＵＭＰＬＳは、リファレンスクロックＲＥＦＣＬＫよりも高い周波数成分、好ましくは僅かに高い周波数成分を持っていることが理想的であり、例えば、２倍の周波数でよい場合もある（パルス間引き回路４０なし）。
【００５０】
パルス間引き回路４０は、ダブルクロックＲＥＦＸ２のパルス数をｎ回（ｎは３以上の整数）に１回、後に示す本実施形態の具体例の場合、４回に１回間引いて、異常動作状態の時に、フィードバッククロックＦＢＣＬＫとして分周クロックＯＵＴＤＩＶの代わりに使用されるダミーパルスＤＵＭＰＬＳを生成する。
【００５１】
ダブルクロックＲＥＦＸ２のパルス頻度を下げるために、ダブルクロックＲＥＦＸ２のパルス数を４回に１回間引くことにより、リファレンスクロックＲＥＦＣＬＫに対して１．５倍のパルス数のダミーパルスＤＵＭＰＬＳを作ることができる。こうして生成された１．５倍のダミーパルスＤＵＭＰＬＳは、平均周期がリファレンスクロックＲＥＦＣＬＫの１／１．５であるが、定期的なクロック形状（クロック波形）にはなっていない。しかし、本発明の目的達成のためにはその形状で十分である。
【００５２】
リファレンスクロックＲＥＦＣＬＫに対するダミーパルスＤＵＭＰＬＳのパルス頻度を上げることによって、異常動作状態の時に、ＶＣＯ２８の発振周波数を下げることができる。しかし、ダミーパルスＤＵＭＰＬＳのパルス頻度を上げ過ぎるとダウン信号ＤＮが出続け、ＶＣＯ２８の発振周波数が急激に下がるために下がり過ぎ、正常ロック状態となるまでに長時間を必要とすることになる。そのため、ダミーパルスＤＵＭＰＬＳのパルス頻度は、リファレンスクロックＲＥＦＣＬＫの１倍以上、２倍以下程度とすることが望ましい。
【００５３】
次に、図１に示す半導体集積回路１０の動作を説明する。
【００５４】
誤ロック検出回路１６において、正常動作状態の時、判定信号ＥＲＪＤＧはＬであり、ＭＵＸ２０の経路はＡ０側が選択される。
【００５５】
正常動作状態の時、ＰＬＬ回路１２では、ＰＦＤ２２によって、リファレンスクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの位相差が検出され、その検出結果となるアップ信号ＵＰまたはダウン信号ＤＮが出力される。例えば、ＰＦＤ２２は、リファレンスクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫの立上りの位相を比較し、リファレンスクロックＲＥＦＣＬＫの位相の方がフィードバッククロックＦＢＣＬＫの位相よりも早い場合にはアップ信号ＵＰを出力し、その逆の場合にはダウン信号ＤＮを出力する。
【００５６】
続いて、ＣＰ２４により、アップ信号ＵＰまたはダウン信号ＤＮに応じて、その出力信号のパルス幅が変更され、さらにＬＰ２６によって、ＣＰ２４の出力信号のパルス幅に応じた制御電圧（アナログ電圧）に変換される。ＶＣＯ２８では、制御電圧に応じて出力クロックＯＵＴＣＬＫの発振周波数が変更され、ＰＬＬ回路１２の出力クロックとして出力されるとともに、ＦＢＤＩＶ１４に入力される。
【００５７】
ＦＢＤＩＶ１４では、設定された逓倍数に応じて、出力クロックＯＵＴＣＬＫが分周される。分周クロックＯＵＴＤＩＶは、判定信号ＥＲＪＤＧがＬの場合（正常動作状態の時）、ＭＵＸ２０を介してＰＦＤ２２にフィードバッククロックＦＢＣＬＫとして入力される。以後同様にして、リファレンスクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫとの位相差を検出し、出力クロックＯＵＴＣＬＫの発振周波数を変更することを繰り返すことによって、リファレンスクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫの位相が同期（ロック）される。
【００５８】
また、誤ロック検出回路１６では、分周クロックＶＤＣＬＫがＶＤＤＩＶ３２によって分周され、分周クロックＥＲＣＨＫが出力される。カウンタ３４は、分周クロックＥＲＣＨＫがＨの期間、分周クロックＯＵＴＤＩＶのクロック数をカウントし、カウントしたカウント数は判定回路３６によって判定される。正常動作状態の時には、カウント数が、前述の整数値±１の範囲となって判定信号ＥＲＪＤＧはＬとなり、前述の通り、ＭＵＸ２０の経路としてＡ０が選択される。
【００５９】
一方、例えば、ＶＣＯ２８の周波数が高くなり、ＦＢＤＩＶ１４が正常動作できなくなると、誤ロック検出回路１６は、異常動作状態、すなわち誤ロック状態と見なして判定信号ＥＲＪＤＧがＨとなり、ＭＵＸ２０の経路はＡ１に切り替えられる。
【００６０】
この場合、フィードバッククロックＦＢＣＬＫとしてダミーパルスＤＵＭＰＬＳが出力され、フィードバッククロックＦＢＣＬＫの周波数がリファレンスクロックＲＥＦＣＬＫよりも高くなるので、ＰＬＬ回路１２は、ＶＣＯ２８の発振周波数が高いと見なして周波数を下げるためにダウン信号ＤＮを出力する。出力クロックＯＵＴＣＬＫの周波数が下がってＦＢＤＩＶ１４が正常動作状態に戻ると、それを誤ロック検出回路１６が検出して判定信号ＥＲＪＤＧがＬとなり、ＭＵＸの経路がＡ０側に戻る。これ以後は通常のＰＬＬ動作で正常ロック状態に向かう。
【００６１】
以下、具体例を挙げて説明する。
【００６２】
図４は、図１に示す半導体集積回路の具体例を表すブロック図である。同図に示す半導体集積回路５０は、基本的に、図１に示す半導体集積回路１０において、図２に示す構成の誤ロック検出回路１６と図３に示す構成のダミーパルス生成回路１８を組み込んだ構成となっている。半導体集積回路５０では、ＰＬＬ回路１２のＡＤＩＶ３０の分周数を８分周とし、ＦＢＤＩＶ１４の分周数を５分周としている。
【００６３】
誤ロック検出回路１６において、ＶＤＤＩＶ３２は、２つの分周器３２ａ、３２ｂを備えている。なお、ここでは、理解を容易にするために、２つの分周器に分けているが、１つの分周器でも実現できることは言うまでもない。
【００６４】
図５のタイミングチャートに示すように、分周クロックＶＤＣＬＫは、分周器３２ａによって５分周され、分周クロックＶＤＣＬＫ５として出力される。この例では、分周クロックＶＤＣＬＫ５は、分周クロックＶＤＣＬＫの３クロック分の期間がＨとなり、２クロック分の期間がＬとなる（Ｈ：Ｌ＝３：２）。なお、分周クロックＶＤＣＬＫ５のＨとＬの配分は何ら限定されず、例えば、２：３でもよいし、１：４でも４：１でもよいし、分周クロックＶＤＣＬＫの立下りを利用して２．５：２．５としてもよい。
【００６５】
また、分周クロックＶＤＣＬＫ５は、分周器３２ｂによって２分周され、分周クロックＥＲＣＨＫとして出力される。分周器３２ｂで分周クロックＶＤＣＬＫ５を２分周することによって、分周クロックＥＲＣＨＫのＨとＬの配分が５：５となる。
【００６６】
カウンタ３４は、表１に示すように、分周クロックＥＲＣＨＫのパルスがＬの期間、分周クロックＯＵＴＤＩＶの状態に関わらず（分周クロックＯＵＴＤＩＶ＝Ｘ）、リセット状態（カウンタ出力＝０）となって待機する。一方、分周クロックＥＲＣＨＫがＨの期間、分周クロックＯＵＴＤＩＶの立上りエッジ（↑）のタイミングで０からカウントアップし、カウントしたカウント数（カウンタ出力）を出力する。表１の例では、カウンタ３４は、カウント数が１０に到達するとカウントアップをやめ、その後分周クロックＯＵＴＤＩＶの立上りエッジが来ても１０を保持する。
【００６７】
2010124102.tif 000003
【００６８】
なお、カウンタ３４のカウント数が１０でカウントアップを停止している理由は、カウント数が１０以上となったら、これ以後は、カウント数がどれだけ増えても正常動作状態ではないと判定回路３６が判定できるからである。なお、これに限定されず、カウント数を１０で停止させずにカウントアップを続行させてもよい。
【００６９】
前述のように、ＡＤＩＶ３０の分周数（＝８）×ＶＤＤＩＶ３２の分周数（＝５×２＝１０）×１／２÷ＦＢＤＩＶ１４の分周数（＝５）＝８であるから、正常動作状態の時、カウンタ３４のカウント数は常に８±１（７〜９）の範囲となる。
【００７０】
判定回路３６は、表２に示すように、カウンタ３４のカウント数が８±１の範囲か否かを判定し、判定信号ＥＲＪＤＧを出力する。判定信号ＥＲＪＤＧは、カウント数（カウンタ出力）が８±１の範囲の時にＬとなり、８±１の範囲ではない時にＨとなる。
【００７１】
2010124102.tif 000004
【００７２】
続いて、ダミーパルス生成回路１８において、ダブルクロック生成回路３８の構成は図２に示すものと同じである。
【００７３】
パルス間引き回路４０は、表３に示すように、ダブルクロック生成回路３８で生成されたダブルクロックＲＥＦＸ２のＨパルスを４回に１回間引き、ダミーパルスＤＵＭＰＬＳとして出力する。
【００７４】
2010124102.tif 000005
【００７５】
この例では、パルス間引き回路４０は、内部に０〜３まで繰り返しカウントするカウンタを備えている。図６のタイミングチャートに示すように、この内部カウンタは、ダブルクロックＲＥＦＸ２の立下りエッジ（↓）のタイミングでカウントアップする。パルス間引き回路４０では、内部カウンタのカウント値が０，１，３の時はダブルクロックＲＥＦＸ２をそのままダミーパルスＤＵＭＰＬＳとして出力するが、カウント値が２の時はダブルクロックＲＥＦＸ２のＨパルスをマスクしてＬを出力する。これにより、ダブルクロックＲＥＦＸ２の４回に１回だけパルスの間引きを行うことができる。
【００７６】
なお、内部カウンタをダブルクロックＲＥＦＸ２の立下りエッジのタイミングでカウントアップさせるのは、この例ではダブルクロックＲＥＦＸ２のＨパルス（Ｈ区間）をマスクする仕様としたため、図６のタイミングチャートに示すように、マスクするタイミング設計が容易になるからである。ただし、マスクするタイミングを適宜調整することによって内部カウンタをダブルクロックＲＥＦＸ２の立上りエッジでカウントアップさせることもできるし、さらには、ダブルクロックＲＥＦＸ２のＬパルス（Ｌ区間）をマスクしてＨを出力する構成としてもよい。
【００７７】
なお、上記カウンタ３４、判定回路３６、パルス間引き回路４０の具体的な回路構成は何ら限定されない。これらの回路は、例えば、表１〜３（真理値表）に基づいて回路記述言語で記述し、論理合成することで容易に実現できる。
【００７８】
また、ここで示した回路及び仕様（分周数や間引き等の設定）は一例であり、例えば、分周クロックＥＲＣＨＫの生成方法、カウンタ３４、判定回路３６、パルス間引き回路４０の具体的仕様を限定するものではない。さらには、ステートマシンの無限ループ突入を回避する工夫などは、デジタル回路設計では一般的に考慮されるものであり、本発明の骨子には関係がないため、この例では具体的な仕様は示していない。
【００７９】
半導体集積回路５０の動作は、具体的に、カウンタ３４のカウント数が８±１の範囲の値であるか否かによって、フィードバッククロックＦＢＣＬＫとして、分周クロックＯＵＴＤＩＶもしくはダミーパルスＤＵＭＰＬＳを出力する点を除いて半導体集積回路１０と同様である。つまり、カウント数が８±１の範囲の場合は正常動作状態となり、カウント数がそれ以外の数値である場合には異常動作状態となる。また、異常動作状態であることが検出されると（判定信号ＥＲＪＤＧ＝Ｈ）、フィードバッククロックＦＢＣＬＫとして、ダブルクロックＲＥＦＸ２のＨパルスが４回に１回マスクされたダミーパルスＤＵＭＰＬＳが出力される。
【００８０】
ここで、ＰＦＤ２２として、広く採用されているＰＦＤ方式を想定する。このＰＦＤ２２は、図７のタイミングチャートに示すように、リセット状態（リファレンスクロックＲＥＦＣＬＫとフィードバッククロックＦＢＣＬＫがＬの状態）からフィードバッククロックＦＢＣＬＫ（ダミーパルスＤＵＭＰＬＳ）よりもリファレンスクロックＲＥＦＣＬＫの立上りが先に来るとアップ信号ＵＰをＨとし、次のフィードバッククロックＦＢＣＬＫの立上りでＬに戻す。アップ信号ＵＰがＨの期間中はＣＰ２４でＶＣＯ２８の制御電圧がチャージアップされ、ＶＣＯ２８の周波数が上がる。
【００８１】
逆に、ＰＦＤ２２は、リセット状態からリファレンスクロックＲＥＦＣＬＫよりもフィードバッククロックＦＢＣＬＫ（ダミーパルスＤＵＭＰＬＳ）の立上りが先に来るとダウン信号ＤＮをＨとし、次のリファレンスクロックＲＥＦＣＬＫの立上りでＬに戻す。ダウン信号ＤＮがＨの期間中はＣＰ２４で制御電圧がディスチャージされ、ＶＣＯ２８の周波数が下がる。
【００８２】
図７のタイミングチャートに示すように、半導体集積回路５０ではダウン信号ＤＮが断続的に発せられるため、ＶＣＯ２８の周波数を徐々に下げることが可能となる。図示していないが、半導体集積回路５０の場合、ダミーパルスＤＵＭＰＬＳを間引かずダブルパルスのままで使用すると、ダウン信号ＤＮがほぼＨの状態を保持し、ＶＣＯ２８の周波数が急激に下がって下がり過ぎる場合がある。従って、パルスの間引きは、ＰＬＬ回路１２の特性に応じて適切なものを選ぶことが望ましい。
【００８３】
続いて、誤ロック検出回路１６のさらなる工夫について言及する。特に、ＦＢＤＩＶ１４が正常動作状態に復帰したことを検出するタイミングは、正常動作状態に復帰後できるだけ早い方が望ましい。図４の例では、出力クロックＯＵＴＣＬＫの８０クロック分の時間の後に検出される。しかし、これでは遅い場合は、正常動作状態の時のカウンタ３４でのカウント数を考慮しつつ、分周クロックＶＤＣＬＫの誤ロック検出回路１６内での分周数を適宜減らしてもよい。
【００８４】
例えば、ＶＤＤＩＶ３２の分周数が６の場合を考える。誤ロック検出回路１６による検出は、出力クロックＯＵＴＣＬＫで８×６＝４８クロック毎の頻度で行われる。このタイミングでのカウント数は、４８×１／２÷５＝４．８であるが、カウント数は小数点以下の値を切り捨てた整数値になるので４となる。あるいはタイミングの関係では３または５となる場合もあるが、４±１（３〜５）の範囲のいずれを正常動作と捉えても、検出精度としては問題ない。
【００８５】
さらに、誤ロック検出回路１６のもう１つ別の特徴を説明する。これまでのデジタル的な誤ロック検出回路は、リファレンスクロックＲＥＦＣＬＫを誤動作検出の基準として用いることが多かった。これでうまくいく場合もあるが、そもそも誤ロック状態に陥る原因の多くは、リファレンスクロックＲＥＦＣＬＫの一時的な乱れである。乱れの動作は一般的には定義できない不明なものなので、その間、誤ロック検出回路がどういう状態になっているのか予測できない。
【００８６】
もう１つの問題は、電源投入後などの初期ロックに向かう時の誤検出である。ＰＬＬ回路１２がロックするまでの間はＶＣＯ２８の発振周波数が低く、リファレンスクロックＲＥＦＣＬＫに比べてフィードバッククロックＦＢＣＬＫパルス数が少ないのは当然である。しかし、これは、ＦＢＤＩＶ１４が正常動作できなくなって所定のパルス数が戻ってこない場合と外観は同じであり、両者をどう区別するかも工夫が必要である。
【００８７】
本発明では、誤動作状態の検出のための基準としてＶＣＯ２８の出力クロックそのものを使用している。そのため、本発明に関わるデッドロック検出回路とデッドロック復帰回路では、上記の問題を全て解消している。
【００８８】
なお、デッドロック検出回路は、ＰＬＬ回路１２のデッドロック状態を検出して判定信号ＥＲＪＤＧを出力するものであって、この判定信号ＥＲＪＤＧを用いてＰＬＬ回路１２を正常ロック状態に復帰させるための回路（例えば、図１に示すダミーパルス生成回路１８と、ＭＵＸ２０）は各種構成のものを利用することができる。
【００８９】
図８は、図１に示すダミーパルス生成回路の別の構成を表すブロック図である。同図に示すダミーパルス生成回路１８は、ＰＬＬ回路１２に入力されるリファレンスクロックＲＥＦＣＬＫに基づいて、リファレンスクロックＲＥＦＣＬＫよりも低い周波数成分を含むダミーパルスを発生するものである。同図に示すダミーパルス生成回路１８は、パルス間引き回路４２と、ＭＵＸ４４とによって構成されている。
【００９０】
パルス間引き回路４２は、リファレンスクロックＲＥＦＣＬＫのＨパルスを４回に１回間引いて間引きクロックとして出力する。
【００９１】
ＭＵＸ４４の入力端子Ａ０にはリファレンスクロックＲＥＦＣＬＫが入力され、Ａ１にはパルス間引き回路４２から出力される間引きクロックが入力され、選択入力端子には判定信号ＥＲＪＤＧが入力される。ＭＵＸ４４の経路選択は判定信号ＥＲＪＤＧに基づいて制御され、ＭＵＸ４４からは、判定信号ＥＲＪＤＧがＬの時にリファレンスクロックＲＥＦＣＬＫが出力され、一方、判定信号ＥＲＪＤＧがＨの時には間引きクロックが出力され、ＰＦＤ２２の本来のリファレンスクロックＲＥＦＣＬＫの入力端子にＰＬＬ回路１２のリファレンスクロックとして入力される。
【００９２】
また、ＭＵＸ２０の入力端子Ａ１にはリファレンスクロックＲＥＦＣＬＫが入力される。
【００９３】
同図に示すダミーパルス生成回路１８では、異常動作状態の時（判定信号ＥＲＪＤＧ＝Ｈ）に、リファレンスクロックとして間引きクロックを入力し、フィードバッククロックとしてリファレンスクロックそのものを入力する。従って、リファレンスクロック（＝間引きクロック）は、フィードバッククロック（＝ＲＥＦＣＬＫ）よりも僅かに低い周波数成分を持っているので、図８に示すダミーパルス生成回路１８は、図４に示すものと同様の効果を得ることができる。
【００９４】
ところで、本発明の目的の１つに、なるべく早い再ロックがある。誤ロック検出回路１６の検出頻度を高くしたいのは、ＦＢＤＩＶ１４が正常動作状態に復帰しているにも関わらず、さらにＤＮ命令が出て周波数を下げ過ぎてしまうことを防ぐためである。ダミーパルス生成回路１８により僅かにダウン信号ＤＮが出力される期間を多くして徐々にＶＣＯ周波数を下げるのも、やはり、ＶＣＯ２８の周波数を一気に下げ過ぎるのを防ぐためである。
【００９５】
なお、もしもＶＣＯ２８が動作周波数レンジ内の非常に周波数が低いところで安定するＰＬＬ条件であった場合、上記のようにＶＣＯ２８の周波数を徐々に下げるよりも、一気に初期状態（＝０）まで下げて再ロックさせる方が結果的に早い場合もあり得る。このように、ＰＬＬ条件があらかじめ分かっている（決定されている）場合には、そのＰＬＬ条件に応じた構成にすることが望ましい。
【００９６】
異常動作状態となったＰＬＬ回路１２を正常動作状態に復帰させて再び正常ロック状態とするためには、最終的には正常なＦＢ経路によって自然に収束させる必要がある。そのため、本発明は、可能な限り早くその状態に切り替える（分周クロックＯＵＴＤＩＶとダミーパルスＤＵＭＰＬＳを切り替える）ことを目指している。従って、本発明は、限定されるわけではないが、ロックする周波数が比較的高い場合に有効である。
【００９７】
図９（Ａ）および（Ｂ）は、それぞれ、本発明に関わるデッドロック復帰回路および従来のデッドロック復帰回路の再ロックまでの遷移状態を表すタイミングチャートである。同図（Ａ）に示すように、本発明に関わるデッドロック復帰回路では、ＶＣＯの周波数は、デッドロック状態のＶＣＯの周波数（最高動作周波数）から正常ロック状態のＶＣＯの周波数まで徐々に下がり、同図（Ｂ）に示す従来のデッドロック復帰回路と比べてＶＣＯの周波数が下がり過ぎることなく、短時間で正常ロック状態に復帰できる。
【００９８】
上記のように、本発明では、ＰＬＬ回路の異常動作状態を検出すると、フィードバッククロックＦＢＣＬＫをダミーパルスＤＵＭＰＬＳに切り替え、ＶＣＯの周波数を一気に下げ過ぎず、徐々に下げることにより、ＶＣＯの周波数の下がり過ぎを防止するとともに、ＦＢＤＩＶが正常動作状態に復帰したら、フィードバッククロックＦＢＣＬＫを分周クロックＯＵＴＤＩＶに素早く戻す。これにより、再ロックまでの時間を短縮できる。また、誤ロック検出手法としては、ＶＣＯの出力自身を基準として使っているため、電源投入後等の初期ロック動作中に誤検出するリスクもほとんどない。
【００９９】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【０１００】
【図１】本発明を適用する半導体集積回路の構成を表す一実施形態のブロック図である。
【図２】図１に示す誤ロック検出回路の構成を表すブロック図である。
【図３】図１に示すダミーパルス生成回路の構成を表すブロック図である。
【図４】図１に示す半導体集積回路の具体例を表すブロック図である。
【図５】分周クロックＶＤＣＬＫ、分周クロックＶＤＣＬＫ５、分周クロックＥＲＣＨＫの関係を表すタイミングチャートである。
【図６】間引き回路４０の内部状態を表すタイミングチャートである。
【図７】リファレンスクロックＲＥＦＣＬＫ、ダブルクロックＲＥＦＸ２、ダミーパルスＤＵＭＰＬＳ、アップ信号ＵＰ、ダウン信号ＤＮの関係を表すタイミングチャートである。
【図８】図１に示すダミーパルス生成回路の別の構成を表すブロック図である。
【図９】（Ａ）および（Ｂ）は、それぞれ、本発明に関わるデッドロック復帰回路および従来のデッドロック復帰回路の再ロックまでの遷移状態を表すタイミングチャートである。
【符号の説明】
【０１０１】
１０、５０  半導体集積回路
１２  ＰＬＬ回路
１４  フィードバック分周器（ＦＢＤＩＶ）
１６  誤ロック検出回路
１８  ダミーパルス生成回路
２０、４４  マルチプレクサ（ＭＵＸ）
２２  位相比較回路（ＰＦＤ）
２４  チャージポンプ回路（ＣＰ）
２６  ループフィルタ（ＬＦ）
２８  電圧制御発振器（ＶＣＯ）
３０  アナログ分周器（ＡＤＩＶ）
３２、３２ａ、３２ｂ  分周器
３４  カウンタ
３６  判定回路
３８  ダブルクロック生成回路
３８ａ  遅延回路
３８ｂ  ＥＯＲゲート
４０、４２  パルス間引き回路
【図１】
2010124102.tif 000006
【図２】
2010124102.tif 000007
【図３】
2010124102.tif 000008
【図４】
2010124102.tif 000009
【図５】
2010124102.tif 000010
【図６】
2010124102.tif 000011
【図７】
2010124102.tif 000012
【図８】
2010124102.tif 000013
【図９】
2010124102.tif 000014