(57)【要約】【課題】保護回路において、所望の遅延時間を実現する。また、遅延回路の小型化を図り、消費電力を低減させる。【解決手段】遅延回路１００は、第１のインバータ１０１〜第３のインバータ１０３、第４のｐチャネルＭＯＳＦＥＴ７、第４のｎチャネルＭＯＳＦＥＴ８、遅延抵抗１２１およびキャパシタ１２２で構成されている。遅延抵抗１２１は、第１のインバータ１０１の出力端子と第２のインバータ１０２の入力端子の間に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子は、遅延抵抗１２１と第２のインバータ１０２の入力端子の間のノード１１３に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子とドレイン端子の間には、キャパシタ１２２が接続されている。第４のｎチャネルＭＯＳＦＥＴ８の帰還容量を用いることで、キャパシタ１２２の容量を、キャパシタ１２２の物理的な静電容量よりも擬似的に大きくする。【選択図】図１
2010219661.tif 000002
【特許請求の範囲】
【請求項１】
第１のインバータと、
第２のインバータと、
第３のインバータと、
前記第１のインバータの出力端子と前記第２のインバータの入力端子の間に接続された第１の抵抗体と、
前記第１のインバータの入力端子と前記第３のインバータの入力端子に接続された外部信号入力端子と、
前記第２のインバータの出力端子に接続された外部信号出力端子と、
前記第３のインバータの出力信号をゲート駆動信号とする第４のｐ型ＭＯＳトランジスタと、
前記第１の抵抗体を介した前記第１のインバータの出力信号をゲート駆動信号とする第４のｎ型ＭＯＳトランジスタと、
前記第４のｎ型ＭＯＳトランジスタのゲートとドレインとの間に接続されたキャパシタと、を有し、
前記第４のｐ型ＭＯＳトランジスタのドレインは、前記第４のｎ型ＭＯＳトランジスタのドレインと接続されており、
前記第４のｐ型ＭＯＳトランジスタのソースは第１の電源に接続されており、
前記第４のｎ型ＭＯＳトランジスタのソースは接地されており、
前記第４のｎ型ＭＯＳトランジスタは、印加電圧によってバイアスされた状態になることを特徴とする半導体装置。
【請求項２】
ドリフト領域に、フローティング領域および前記フローティング領域の電位を有するフローティング電極が形成された絶縁ゲート型トランジスタと、
前記フローティング電極の電圧よりも大きい耐圧を有するゲート絶縁膜を有し、かつ前記第１の電源の電圧よりも高い閾値電圧を有する第１の電界効果トランジスタと、
前記外部信号出力端子からの出力信号をゲート駆動信号とする第２の電界効果トランジスタと、
前記第１の電界効果トランジスタのソースと接地との間に接続された第２の抵抗体と、をさらに有し、
前記フローティング電極は、前記第１の電界効果トランジスタのゲートに接続されており、
前記絶縁ゲート型トランジスタのゲートは、前記第２の電界効果トランジスタのドレインに接続されており、
前記絶縁ゲート型トランジスタのコレクタまたはドレインは、高電圧の外部出力端子に接続されており、
前記絶縁ゲート型トランジスタのソースは接地されており、
前記第１の電界効果トランジスタのドレインは、前記第１の電源に接続されており、
前記外部信号入力端子は、前記第１の電界効果トランジスタのソースと前記第２の抵抗体の間に接続されており、
前記第１の電界効果トランジスタのボディ電位および前記第２の電界効果トランジスタのボディ電位は接地電位であり、
前記第２の電界効果トランジスタのソースは接地されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１のインバータと、
第２のインバータと、
第３のインバータと、
前記第１のインバータの出力端子と前記第２のインバータの入力端子の間に接続された第１の抵抗体と、
前記第１のインバータの入力端子と前記第３のインバータの入力端子に接続された外部信号入力端子と、
前記第２のインバータの出力端子に接続された外部信号出力端子と、
前記第３のインバータの出力信号をゲート駆動信号とする第４のｐ型ＭＯＳトランジスタと、
前記第１の抵抗体を介した前記第１のインバータの出力信号をゲート駆動信号とする第４のｎ型ＭＯＳトランジスタと、
前記第４のｎ型ＭＯＳトランジスタのゲートとドレインとの間に接続されたキャパシタと、を有し、
前記第４のｐ型ＭＯＳトランジスタのドレインは、前記第４のｎ型ＭＯＳトランジスタのドレインと接続されており、
前記第１のインバータの低電位側の電源端子、前記第２のインバータの低電位側の電源端子、前記第３のインバータの低電位側の電源端子および前記第４のｎ型ＭＯＳトランジスタのソースは、高電圧の外部出力端子に接続されており、
前記第１のインバータの高電位側の電源端子、前記第２のインバータの高電位側の電源端子、前記第３のインバータの高電位側の電源端子および前記第４のｐ型ＭＯＳトランジスタのソースは、前記外部出力端子の電位よりも、第１の電源と接地間の電位差だけ高い電位を有する第２の電源に接続されていることを特徴とする半導体装置。
【請求項４】
ドリフト領域に、フローティング領域および前記フローティング領域の電位を有するフローティング電極が形成された絶縁ゲート型トランジスタと、
前記フローティング電極の電圧よりも大きい耐圧を有するゲート絶縁膜を有し、かつ前記第１の電源の電圧よりも高い閾値電圧を有する第１の電界効果トランジスタと、
前記外部信号出力端子からの出力信号をゲート駆動信号とする第２の電界効果トランジスタと、
前記第１の電界効果トランジスタのソースと前記外部出力端子との間に接続された第２の抵抗体と、をさらに有し、
前記フローティング電極は、前記第１の電界効果トランジスタのゲートおよびドレインに接続されており、
前記絶縁ゲート型トランジスタのゲートは、前記第２の電界効果トランジスタのドレインに接続されており、
前記絶縁ゲート型トランジスタのコレクタまたはドレインは、高電圧の第３の電源に接続されており、
前記絶縁ゲート型トランジスタのソースは、前記外部出力端子に接続されており、
前記外部信号入力端子は、前記第１の電界効果トランジスタのソースと前記第２の抵抗体の間に接続されており、
前記第１の電界効果トランジスタのボディ電位および前記第２の電界効果トランジスタのボディ電位は前記外部出力端子の電位を有し、
前記第２の電界効果トランジスタのソースは前記外部出力端子に接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２の電源には、第３の抵抗体を介して前記外部出力端子が接続されており、
前記第２の電源と前記第３の抵抗体の間に、第３の電界効果トランジスタのソースおよびボディが接続されており、
前記第３の電界効果トランジスタのゲートおよびドレインは、第１のツェナーダイオードのアノードと第２のツェナーダイオードのカソードに接続されており、
前記第１のツェナーダイオードのカソードは、前記フローティング電極に接続されており、
前記第２のツェナーダイオードのアノードは、前記外部出力端子に接続されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の電源には、第３の抵抗体を介して前記外部出力端子が接続されており、
前記第２の電源と前記第３の抵抗体の間に、第３の電界効果トランジスタのソースおよびボディが接続されており、
前記第３の電界効果トランジスタのゲートおよびドレインは、ダイオードのカソードと第２のツェナーダイオードのカソードに接続されており、
前記ダイオードのアノードは、前記フローティング電極に接続されており、
前記第２のツェナーダイオードのアノードは、前記外部出力端子に接続されており、
前記ダイオードは、１個のダイオードまたは同じ向きに直列に接続された複数個のダイオードであることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
マイクロプロセッサ（ＭＰＵ：Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などの記憶装置を始めとする各種デジタル回路、および通信系の大規模集積回路（ＶＬＳＩ：Ｖｅｒｙ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）における遅延ロックループ（ＤＬＬ：Ｄｅｌａｙ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）や位相ロックループ（ＰＬＬ：Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）などのクロック調整回路などには、アクセス制御やクロック調整を行うための半導体素子（以下、遅延素子とする）が設けられている。
【０００３】
図１２〜図１５は、遅延素子を用いた従来の遅延回路を示す回路図である。従来の遅延回路は、例えば、図１２に示すように偶数個のインバータが設けられており、ＩＮ端子１０１１とＯＵＴ端子１０１２との間に、例えば第１のインバータ１００１および第２のインバータ１００２が直列に接続された構成となっている。各インバータは、例えば高電位側のｐチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と、低電位側のｎチャネルＭＯＳＦＥＴとが相補うように接続された相補型ＭＯＳ（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）の構成となっている。
【０００４】
また、図１３に示す遅延回路は、図１２に示す遅延回路に、第１のインバータ１００１と第２のインバータ１００２の間に接続された抵抗１０２１と、抵抗１０２１と第２のインバータ１００２間のノード１０１３と接地との間に接続された第１のキャパシタ１０２２が設けられた構成となっており、主に、抵抗１０２１および第１のキャパシタ１０２２（以下、ＲＣ素子とする）の時定数によって遅延時間が決められている（例えば、下記特許文献１参照。）。
【０００５】
また、図１４に示す遅延回路は、電流渇求型（Ｃｕｒｒｅｎｔ−Ｓｔａｒｖｅｄ）の遅延回路であり、ＩＮ端子１０１１とＯＵＴ端子１０１２との間に直列に接続された第１のインバータ１００１および第２のインバータ１００２と、第１のインバータ１００１と第２のインバータ１００２間のノード１０１３と接地との間に接続された第１のキャパシタ１０２２と、第１のインバータ１００１の低電位側の電源端子と接地との間に並列に接続された可変抵抗１０２３および第２のキャパシタ１０２４により構成されている。図１４に示す遅延回路の構成は図１３に示す遅延回路と機能上ほぼ等価である（例えば、下記非特許文献１参照。）。
【０００６】
図１３および図１４に示す遅延回路では、第１のインバータ１００１のｎチャネルＭＯＳＦＥＴがオン状態となって第１のキャパシタ１０２２で放電が起きたときの放電時間で遅延時間τdが決まる。例えば、図１３に示す遅延回路では、遅延時間τdは、抵抗１０２１の抵抗値Ｒ、第１のインバータ１００１のｎチャネルＭＯＳＦＥＴのチャネル抵抗Ｒch、電源電圧ＶDD、第１のインバータ１００１の反転閾値ＶTiおよび第１のキャパシタ１０２２の静電容量ＣLとすると、次の（１）式を満たす値となる。
【０００７】
τd＝（Ｒ＋Ｒch）・ＣL・ｌｎ（ＶDD／ＶTi）＝（Ｒ＋Ｒch）・ＣL・ｌｎ２  ・・・（１）
【０００８】
なお、図１４に示す遅延回路では、抵抗値Ｒは、可変抵抗１０２３の抵抗値である。また、静電容量ＣLは、第１のキャパシタ１０２２と第２のキャパシタ１０２４の総静電容量である。
【０００９】
また、従来のＣＭＯＳプロセスにおいて、例えば可変抵抗１０２３に半導体素子のウェル領域や多結晶シリコンゲートなどのシート抵抗を用いた場合、その抵抗値は約数１０Ω／ｓｑｕａｒｅである。より大きい値の抵抗値を必要とする場合は、半導体素子の活性デバイスのチャネル抵抗が用いられる。ｐチャンネルＭＯＳＦＥＴで形成されたチャネル抵抗の抵抗値Ｒpは、トランスコンダクタンスを表すパラメータＫp、ゲート・ソース間電圧Ｖgs、閾値電圧Ｖth、チャネル幅Ｗおよびチャネル長Ｌとすると、次の（２）式を満たす値となる。
【００１０】
Ｒp＝１／（Ｋp・（Ｖgs−Ｖth）・（Ｗ／Ｌ））  ・・・（２）
【００１１】
なお、設計ルール２μｍのＣＭＯＳプロセステクノロジにおいて、トランスコンダクタンスを表すパラメータＫpは、回路設計用のＳＰＩＣＥパラメータにより、約１．７×１０-5（Ａ／Ｖ2）と算出される（例えば、下記非特許文献２参照。）。
【００１２】
また、図１５に示す遅延回路は、電流制限型の遅延回路であり、図１４に示す遅延回路の可変抵抗１０２３および第２のキャパシタ１０２４に代えて、可変電流源１０２５を設けた構成となっている（例えば、下記非特許文献１、下記非特許文献３および下記非特許文献４参照。）。このような遅延回路では、遅延回路に流れる電流値Ｉを調整することにより遅延時間τdが決まり、遅延時間τdは、電源電圧ＶDD、第１のインバータ１００１の反転閾値ＶTiおよび第１のキャパシタ１０２２の静電容量ＣLとすると、ほぼ次の（３）式を満たす値となる。なお、電流値Ｉの調整は、一般的に入力電流と同じ向きの電流を出力するカレント・ミラー構成で実現される。
【００１３】
τd＝（ＶDD−ＶTi）ＣL／Ｉ  ・・・（３）
【００１４】
上述した非特許文献３の技術では、設計ルール０．８μｍのＣＭＯＳプロセステクノロジにおいて、２．６ｎｓ〜７６．３ｍｓの間の遅延を実現している。このような遅延素子の使用用途は幅広く、例えば、ハイパワー半導体装置の各種保護回路などにも用いられている（例えば、下記特許文献２参照。）。
【００１５】
例えば、集積回路向けの横型のパワー半導体装置である、ＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板上に形成される絶縁ゲートバイポーラートランジスタ（ＬＩＧＢＴ：Ｌａｔｅｒａｌ  Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）は、放熱性が悪いことや構造的な要素から、バルク基板上に形成される個別半導体装置に比べて短絡耐量が小さい。正常動作で必要な短絡時間（大電流が流れるとともに高電圧が印加される時間）を超えた場合に半導体装置が破壊される恐れがあるため、保護回路を設けることが望ましい。
【００１６】
半導体装置の保護回路には、次に示すような様々な方法が提案されている。半導体装置を過電圧から保護するための方法として、例えば、トランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などの個別半導体装置にアバランシェダイオードを接続する方法が提案されている（例えば、下記非特許文献５参照。）。
【００１７】
また、半導体装置を過電流から保護するための方法として、メインＩＧＢＴにセンスＩＧＢＴを備えて、メインＩＧＢＴに流れる電流を監視し、メインＩＧＢＴに過電流が流れた場合にゲート電圧を遮断する方法が提案されている（例えば、下記非特許文献６参照。）。
【００１８】
また、半導体装置を過電流から保護するための別の方法として、ＩＧＢＴのコレクタ・エミッタ間電圧を監視し、コレクタ・エミッタ間に過電圧がかかった場合に、ＩＧＢＴを流れる電流を制御する方法（以下、電圧センシングとする）が提案されている（例えば、下記非特許文献７〜下記非特許文献９参照。）。
【００１９】
上述した非特許文献６の技術では、センスＩＧＢＴとメインＩＧＢＴとの適合性の良さが問われる他、消費電力が大きいという問題がある。また、電流検出時のフィードバックループにより、電流波形に振動が生じやすくなるという問題がある。一方、電圧センシングでは、上述した非特許文献６の技術に比べて電流検出精度が低くなってしまうが、検出電流にノイズが少なく、装置全体を簡素化できる。
【００２０】
上述した電圧センシングには、半導体装置にかかる過電圧を監視するためのセンサー（以下、電圧センサーとする）が設けられている。この電圧センサーには、ダイオードを用いるものや、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜の膜厚と同程度の膜厚を有するゲート酸化膜を設けたＭＯＳＦＥＴ（以下、フィールドＭＯＳＦＥＴとする）を用いるものや、半導体装置と一体化して形成され、半導体装置の電源電圧から独立した半導体領域（以下、フローティング領域とする）を用いるものがある。
【００２１】
上述したそれぞれの電圧センサーについて説明する。なお、本明細書および添付図面において、ｎまたはｐを冠記した半導体は、それぞれ電子または正孔がキャリアであることを意味する。また、ｎ+やｎ-などのように、ｎやｐに付す+または-は、それぞれそれらが付されていない半導体の不純物濃度よりも比較的高不純物濃度または比較的低不純物濃度であることを表す。
【００２２】
図１６は、従来の電圧センシングの一例を示す回路図である。図１６に示すように、ダイオードを用いた電圧センシングでは、ＩＧＢＴ２００１を保護するために、ＩＧＢＴ２００１に、ダイオード２００２、センシング抵抗２００３、コンパレータ２００４およびゲート制御回路２００５が設けられている。ＩＧＢＴ２００１のコレクタ端子は、ダイオード２００２のカソード端子と外部出力端子２００７に接続されている。ＩＧＢＴ２００１のエミッタ端子は接地されている。ＩＧＢＴ２００１のゲート端子には、ゲート制御回路２００５が接続されている。ダイオード２００２のアノード端子には、センシング抵抗２００３を介して制御電圧入力端子（センス入力）２００８が接続されている。外部出力端子２００７における外部出力電圧ＶOUTが制御電圧入力端子２００８における電圧ＶSよりも高い場合に、ダイオード２００２とセンシング抵抗２００３との間のノード２００６におけるセンス電圧ＶSENを、コンパレータ２００４によって、予め設定された電圧ＶREFと比較して、ゲート制御回路２００５が駆動される。ゲート制御回路２００５は、ＩＧＢＴ２００１のゲート電圧を遮断または低下させるように機能する（例えば、下記非特許文献７参照。）。
【００２３】
図１７は、従来の電圧センシングの別の一例を示す回路図である。図１７に示すように、フィールドＭＯＳＦＥＴを用いた電圧センシングでは、ＭＯＳＦＥＴ２１０１を保護するために、ＭＯＳＦＥＴ２１０１に、フィールドＭＯＳＦＥＴ２１０２、センシング抵抗２１０３およびゲート制御回路２１０５が接続されている。ＭＯＳＦＥＴ２１０１のドレイン端子は、外部出力端子２１０４およびフィールドＭＯＳＦＥＴ２１０２のゲート端子に接続されている。ＭＯＳＦＥＴ２１０１のソース端子は、接地されている。ＭＯＳＦＥＴ２１０１のゲート端子は、ゲート制御回路２１０５に接続されている。フィールドＭＯＳＦＥＴ２１０２のドレイン端子は、電源電圧端子２１０６に接続されている。フィールドＭＯＳＦＥＴ２１０２のソース端子はセンシング抵抗２１０３およびゲート制御回路２１０５に接続されている。センシング抵抗２１０３およびゲート制御回路２１０５は接地されている。センシング抵抗２１０３の両端の電圧は、フィールドＭＯＳＦＥＴ２１０２のゲート・ソース間電圧−ドレイン・ソース間電流（Ｖgs−Ｉds）特性に制御され、ゲート制御回路２１０５に入力される。そして、ゲート制御回路２１０５によってＭＯＳＦＥＴ２１０１のゲート電圧が制御される（例えば、下記非特許文献１０参照。）。
【００２４】
例えばフィールドＭＯＳＦＥＴ２１０２のような厚い酸化膜を、ゲート酸化膜とした半導体装置が提案されており、ｐチャネルＭＯＳＦＥＴにおいて、ゲート酸化膜の厚さを４００ｎｍとしている（例えば、下記非特許文献１１参照。）。
【００２５】
ＭＯＳＦＥＴのゲート閾値電圧は、ゲート酸化膜の厚さから算出することができ、例えば、ｎチャネルＭＯＳＦＥＴのゲート閾値電圧Ｖthは、フラットバンド電圧Ｖfb、フェルミー準位と真性シリコン（Ｓｉ）のフェルミー準位の差ΨB、誘電率εs、単位電荷ｑ、アクセプタ濃度Ｎaおよびゲート酸化膜容量Ｃoxとすると、次の（４）式を満たす値として算出される。
【００２６】
Ｖth＝Ｖfb＋２ΨB＋（４εsｑＮaΨB）0.5／Ｃox  ・・・（４）
【００２７】
図１８は、従来の電圧センシングの別の一例を示す回路図である。図１８に示すように、縦型のメインＩＧＢＴ３０００にフローティング領域を設けた電圧センシングでは、メインＩＧＢＴ３０００のゲート電圧を制御するためのＭＯＳＦＥＴからなるスイッチ３０１７を設けている。メインＩＧＢＴ３０００のおもて面には、ｎ-ドリフト層３００３の表面層の一部に、ｐベース領域３００４、ｐ+低抵抗領域３００５、ｎ+エミッタ領域３００６、エミッタ電極３００７、ゲート電極３００８およびゲート絶縁膜３００９が設けられている。メインＩＧＢＴ３０００の裏面には、ｎ-ドリフト層３００３の裏面に、ｎバッファ層３０１１、ｐ+コレクタ層３０１２およびコレクタ電極３０１０が設けられている。また、ゲート電極３００８、エミッタ電極３００７およびコレクタ電極３０１０には、ゲート端子３０１５、エミッタ端子３０１６およびコレクタ端子３０１８が接続されている。
【００２８】
ｎ-ドリフト層３００３の表面層の一部には、ｐベース領域３００４と離れてｐ型のフローティング領域３０１３が設けられている。フローティング領域３０１３の表面の一部には、フローティング電極３０１４が設けられている。フローティング電極３０１４は、ゲート絶縁膜３００９によりゲート電極３００８と電気的に絶縁されている。フローティング領域３０１３は、フローティング電極３０１４を介してスイッチ３０１７のゲート端子と接続されている。
【００２９】
スイッチ３０１７のソース端子は、メインＩＧＢＴ３０００のエミッタ電極３００７と接続されている。スイッチ３０１７のドレイン端子はメインＩＧＢＴ３０００のゲート電極３００８と接続されている。スイッチ３０１７のゲート閾値電圧は、メインＩＧＢＴ３０００のコレクタ・エミッタ間電圧の制限値に応じて設定される。メインＩＧＢＴ３０００のコレクタ・エミッタ間電圧が制限値を超えた場合に、スイッチ３０１７がターンオンされ、メインＩＧＢＴ３０００のゲート電圧を制御している（例えば、下記非特許文献１２参照。）。
【００３０】
上述した非特許文献１２に示す技術を適用し、横型の半導体装置にフローティング領域を設けた構成の半導体装置について示す。図１９は、従来の電圧センシングの一例を示す断面図である。図１９に示すメインＩＧＢＴ３１００は、ｐ+低抵抗率基板３００１のおもて面に、絶縁層３００２が設けられている。絶縁層３００２の表面には、ｎ-ドリフト層３００３が設けられている。ｎ-ドリフト層３００３の表面層には、ｐベース領域３００４およびｎバッファ領域３０１１が互いに離れて設けられている。ｐベース領域３００４の表面層の一部には、ｎ+エミッタ領域３００６が設けられている。ｎ+エミッタ領域３００６に隣接して、ｐ+低抵抗領域３００５が設けられている。ｐ+低抵抗領域３００５の一部は、ｎ+エミッタ領域３００６の下の領域の一部を占めている。ｎバッファ領域３０１１の表面層の一部には、ｐ+コレクタ領域３０１２が設けられている。
【００３１】
ｎ+エミッタ領域３００６の表面の一部からｐ+低抵抗領域３００５の表面にかけて、エミッタ電極３００７が設けられている。つまり、エミッタ電極３００７により、ｎ+エミッタ領域３００６とｐ+低抵抗領域３００５は短絡している。ｎ+エミッタ領域３００６の表面の一部からｎ-ドリフト層３００３の表面の一部にかけて、ゲート絶縁膜３００９を介してゲート電極３００８が設けられている。ｐ+コレクタ領域３０１２の表面の一部には、コレクタ電極３０１０が設けられている。ｐ+低抵抗率基板３００１の裏面には、裏面電極３０２０が設けられている。また、ゲート電極３００８、エミッタ電極３００７およびコレクタ電極３０１０には、図示省略したゲート端子、エミッタ端子およびコレクタ端子が接続されている。
【００３２】
ｎ-ドリフト層３００３の表面層には、ｐベース領域３００４とｎバッファ層３０１１との間に、フローティング領域３０１３が設けられている。フローティング領域３０１３の表面には、フローティング電極３０１４が設けられている。このフローティング電極３０１４が電圧センサーとして機能している。ｎ-ドリフト層３００３は、フローティング電極３０１４を介してスイッチ３０１７のゲート端子と接続されている。スイッチ３０１７のソース端子は、メインＩＧＢＴ３１００のエミッタ電極３００７と接続されている。スイッチ３０１７のドレイン端子はメインＩＧＢＴ３１００のゲート電極３００８と接続されている。メインＩＧＢＴ３１００のゲート電圧の制御方法は、図１８に示す例と同様である。
【００３３】
上述した非特許文献７〜非特許文献１０の技術（図１６および図１７参照）では、メインＩＧＢＴの他に、電圧センシングのための高耐圧デバイスが必要となってしまう。それに対して、上述した非特許文献１２に示す技術（図１８および図１９参照）では、電圧センシングのための高耐圧デバイスは不要である。
【００３４】
図２０は、出力段を有する回路の一例を示す回路図である。図２０に示す回路は、出力段を有する例えばコンデンサを駆動する回路であり、その出力段を、いわゆるトーテムポール構成としている。図２０に示す回路は、第１のＩＧＢＴ４００１、第２のＩＧＢＴ４００２、コンデンサ４００３、抵抗４００４、定電流源４００５、起動スイッチ４００６、高電圧電源端子４００７、ゲート制御信号入力端子４００８および外部出力端子４００９を備えている。第１のＩＧＢＴ４００１および第２のＩＧＢＴ４００２が、例えば図１８または図１９に示す半導体装置である。
【００３５】
第１のＩＧＢＴ４００１のコレクタ端子は、外部出力端子４００９および第２のＩＧＢＴ４００２のエミッタ端子に接続されている。第１のＩＧＢＴ４００１のエミッタ端子は、接地されている。第１のＩＧＢＴ４００１のゲート端子は、ゲート制御信号入力端子４００８に接続されている。第２のＩＧＢＴ４００２のコレクタ端子は、高電圧の高電圧電源端子４００７に接続されている。第２のＩＧＢＴ４００２のゲート端子と高電圧の外部出力端子４００９との間には、抵抗４００４が接続されている。高電圧の外部出力端子４００９と接地点との間には、コンデンサ４００３が接続されている。また、第２のＩＧＢＴ４００２のコレクタ端子とゲート端子の間には、定電流源４００５および起動スイッチ４００６が接続されている。出力段を保護する場合、第１のＩＧＢＴ４００１および第２のＩＧＢＴ４００２に、それぞれ保護回路が設けられる。
【００３６】
このような回路では、第１のＩＧＢＴ４００１をオフ状態とし、起動スイッチ４００６をオン状態にすることで、高電圧電源端子４００７に接続される回路電源から電圧が印加され第２のＩＧＢＴ４００２がターンオンされることで、コンデンサ４００３が充電される。一方、第２のＩＧＢＴ４００２をオフ状態とし、ゲート制御信号入力端子４００８に接続される回路電源から電圧が印加されることにより、第１のＩＧＢＴ４００１がターンオンされ、コンデンサ４００３が放電される。
【先行技術文献】
【特許文献】
【００３７】
【特許文献１】特開平１０−３４０９９８号公報（図３８）
【特許文献２】特開平１１−０９７６７９号公報
【非特許文献】
【００３８】
【非特許文献１】エム・メイマンディ−ネジャド（Ｍ．Ｍａｙｍａｎｄｉ−Ｎｅｊａｄ）、外１名、ア  モノトニック  デジタリー  コントロールド  ディレイ  エレメント（Ａ  ｍｏｎｏｔｏｎｉｃ  ｄｉｇｉｔａｌｌｙ  ｃｏｎｔｒｏｌｌｅｄ  ｄｅｌａｙ  ｅｌｅｍｅｎｔ）、（米国）、アイ・トリプル・イー  ジャーナル  オブ  ソリッド−ステイト  サーキッツ（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ）、２００５年１１月、第４０巻、第１１号、ｐ．２２１２−２２１９
【非特許文献２】アールエム・ジェイ・ベーカー（ＲＭ．Ｊ．Ｂａｋｅｒ），エッチ・ダブリュー・リー（Ｈ．Ｗ．Ｌｉ），ディー・イー・ボイシー（Ｄ．Ｅ．Ｂｏｙｃｅｅ）著、ＣＭＯＳ  サーキット  デザイン，  レイアウト，  アンド  シミュレーション（ＣＭＯＳ  Ｃｉｒｃｕｉｔ  Ｄｅｓｉｇｎ，  Ｌａｙｏｕｔ，  ａｎｄ  Ｓｉｍｕｌａｔｉｏｎ）、（米国）、第１版、ワイリー−アイ・トリプル・イー  プレス（Ｗｉｌｅｙ−ＩＥＥＥ  Ｐｒｅｓｓ）、１９９８年、ｐ．１−９０４
【非特許文献３】ジー・ディー・キム（Ｇ．Ｄ．Ｋｉｍ）、外３名、ア  ロー−ボルテージ，ロー−パワー  ＣＭＯＳ  ディレイ  エレメント（Ａ  Ｌｏｗ−Ｖｏｌｔａｇｅ，  Ｌｏｗ−Ｐｏｗｅｒ  ＣＭＯＳ  Ｄｅｌａｙ  Ｅｌｅｍｅｎｔ）、（米国）、アイ・トリプル・イー  ジャーナル  オブ  ソリッド−ステイト  サーキッツ（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ）、１９９６年７月、第３１巻、第７号、ｐ．９６６−９７１
【非特許文献４】ワイ・ワタナベ（Ｙ．Ｗａｔａｎａｂｅ）、外３名、ア  ニュー  ＣＲ−ディレイ  サーキット  テクノロジ  フォア  ハイ  デンシティ  アンド  ハイ−スピード  ＤＲＡＭ’ｓ（Ａ  Ｎｅｗ  ＣＲ−Ｄｅｌａｙ  Ｃｉｒｃｕｉｔ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  ａｎｄ  Ｈｉｇｈ−Ｓｐｅｅｄ  ＤＲＡＭ’ｓ）、（米国）、アイ・トリプル・イー  ジャーナル  オブ  ソリッド−ステイト  サーキッツ（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ）、１９８９年８月、第２４巻、第４号、ｐ．９０５−９１０
【非特許文献５】ティー・ヤマザキ（Ｔ．Ｙａｍａｚａｋｉ）、外２名、ジ  ＩＧＢＴ  ウィズ  モノリシック  オーバーボルテージ  プロテクション  サーキット（Ｔｈｅ  ＩＧＢＴ  ｗｉｔｈ  ｍｏｎｏｌｉｔｈｉｃ  ｏｖｅｒｖｏｌｔａｇｅ  ｐｒｏｔｅｃｔｉｏｎ  ｃｉｒｃｕｉｔ）、（米国）、パワー半導体デバイス国際シンポジウム１９９３（ＩＳＰＳＤ’９３：Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣｓ  １９９３）、１９９３年、ｐ．４１−４５
【非特許文献６】ワイ・セキ（Ｙ．Ｓｅｋｉ）、外３名、ア  ニュー  ＩＧＢＴ  ウィズ  ア  モノリシック  オーバー−カレント  ボルテージ  プロテクション  サーキット（Ａ  ｎｅｗ  ＩＧＢＴ  ｗｉｔｈ  ａ  ｍｏｎｏｌｉｔｈｉｃ  ｏｖｅｒ−ｃｕｒｒｅｎｔ  ｐｒｏｔｅｃｔｉｏｎ  ｃｉｒｃｕｉｔ）、（スイス）、パワー半導体デバイス国際シンポジウム１９９４（ＩＳＰＳＤ’９４：Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣｓ  １９９４）、１９９４年、ｐ．３１−３５
【非特許文献７】アール・レター（Ｒ．Ｌｅｔｏｒ）、外１名、ショート  サーキット  ビヘイビュア  オブ  ＩＧＢＴ’ズ  コーレレイティド  トゥー  ジ  イントリンシック  デバイス  ストラクチャー  アンド  オン  ジ  アプリケーション  サーキット（Ｓｈｏｒｔ  ｃｉｒｃｕｉｔ  ｂｅｈａｖｉｏｒ  ｏｆ  ＩＧＢＴ’ｓ  ｃｏｒｒｅｌａｔｅｄ  ｔｏ  ｔｈｅ  ｉｎｔｒｉｎｓｉｃ  ｄｅｖｉｃｅ  ｓｔｒｕｃｔｕｒｅ  ａｎｄ  ｏｎ  ｔｈｅ  ａｐｐｌｉｃａｔｉｏｎ  ｃｉｒｃｕｉｔ）、（ＵＳＡ）、アイ・トリプル・イー  トランサクションズ  オン  インダストリー  アプリケーションズ（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｉｎｄｕｓｔｒｙ  Ａｐｐｌｉｃａｔｉｏｎｓ）、１９９５年３−４月、第３１巻、第２号、ｐ．２３４−２３９．
【非特許文献８】エス・ムズメッチ（Ｓ．Ｍｕｓｕｍｅｃｉ）、外２名、ア  ニュー  ゲート  サーキット  パフォーミング  フォールト  プロテクション  オブ  ＩＧＢＴズ  デュアリング  ショート  サーキット  トランジェンツ（Ａ  ｎｅｗ  ｇａｔｅ  ｃｉｒｃｕｉｔ  ｐｅｒｆｏｒｍｉｎｇ  ｆａｕｌｔ  ｐｒｏｔｅｃｔｉｏｎ  ｏｆ  ＩＧＢＴｓ  ｄｕｒｉｎｇ  ｓｈｏｒｔ  ｃｉｒｃｕｉｔ  ｔｒａｎｓｉｅｎｔｓ）、（ＵＳＡ）、２００２  アイ・トリプル・イー  インダストリー  アプリケーションズ  カンファレンス（ＩＥＥＥ  Ｉｎｄｕｓｔｒｙ  Ａｐｐｌｉｃａｔｉｏｎｓ  Ｃｏｎｆｅｒｅｎｃｅ  ２００２）、２００２年、第４巻、ｐ．２６１４−２６２１
【非特許文献９】シー・カラメル（Ｃ．Ｃａｒａｍｅｌ）、外４名、インタラクション  アナライズ  アンド  インスレイション  テクニキューズ  フォア  ショート−サーキット  インテグレイティド  プロテクション  ストラクチャー（Ｉｎｔｅｒａｃｔｉｏｎ  ａｎａｌｙｓｉｓ  ａｎｄ  ｉｎｓｕｌａｔｉｏｎ  ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  ｓｈｏｒｔ−ｃｉｒｃｕｉｔ  ｉｎｔｅｇｒａｔｅｄ  ｐｒｏｔｅｃｔｉｏｎ  ｓｔｒｕｃｔｕｒｅ）、（イタリア）、プロシーディングス  オブ  ザ  １８ｔｈ  インターナショナル  シンポジウム  オン  パワー  セミコンダクタ  デバイシズ  アンド  ＩＣ’ｓ（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １８ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣ’ｓ）、２００６年６月４−８日、ｐ６−４６
【非特許文献１０】ティー・テラシマ（Ｔ．Ｔｅｒａｓｈｉｍａ）、外３名、６０Ｖ  フィールド  ＮＭＯＳ  アンド  ＰＭＯＳ  トランジスタズ  フォア  ザ  マルチ−ボルテージ  システム  インテグレーション（６０Ｖ  ｆｉｅｌｄ  ＮＭＯＳ  ａｎｄ  ＰＭＯＳ  ｔｒａｎｓｉｓｔｏｒｓ  ｆｏｒ  ｔｈｅ  ｍｕｌｔｉ−ｖｏｌｔａｇｅ  ｓｙｓｔｅｍ  ｉｎｔｅｇｒａｔｉｏｎ）、パワー半導体デバイス国際シンポジウム２００１（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ２００１  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣ’ｓ）、２００１年、ｐ．２５９−２６２
【非特許文献１１】エッチ・スミダ（Ｈ．Ｓｕｍｉｄａ）、外１名、ブレイクダウン  キャラクタリスティックス  オブ  ア  ハイ−ボルテージ  ラテラル  ＰＭＯＳ  ウィズ  ＬＯＣＯＳ  ゲート  オン  ＳＯＩ（Ｂｒｅａｋｄｏｗｎ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  ａ  Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ｌａｔｅｒａｌ  ＰＭＯＳ  ｗｉｔｈ  ＬＯＣＯＳ  Ｇａｔｅ  ｏｎ  ＳＯＩ）、（フランス）、ザ  ７ｔｈ  インターナショナル  シンポジウム  オン  セミコンダクター  ウェハー  ボンディング  サイエンス，  テクノロジ，  アンド  アプリケーションズ，  ２０３ｒｄ  ミーティング  オブ  ジ  エレクトロケミカル  ソサエティー（Ｔｈｅ  Ｓｅｖｅｎｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｗａｆｅｒ  Ｂｏｎｄｉｎｇ  Ｓｃｉｅｎｃｅ，  Ｔｅｃｈｎｏｌｏｇｙ，  ａｎｄ  Ａｐｐｌｉｃａｔｉｏｎｓ，  ２０３ｒｄ  Ｍｅｅｔｉｎｇ  ｏｆ  ｔｈｅ  Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ  Ｓｏｃｉｅｔｙ）、２００３年４月２９日
【非特許文献１２】インファン  ジ（Ｉｎ−Ｈｗａｎ  Ｊｉ）、外７名、ア  ニュー  １２００Ｖ  ＰＴ−ＩＧＢＴ  ウィズ  プロテクション  サーキット  エンプロイイング  ザ  ラテラル  ＩＧＢＴ  アンド  フローティング  ｐウェル  ボルテージ  センシング  スキーム（Ａ  ｎｅｗ  １２００Ｖ  ＰＴ−ＩＧＢＴ  ｗｉｔｈ  ｐｒｏｔｅｃｔｉｏｎ  ｃｉｒｃｕｉｔ  ｅｍｐｌｏｙｉｎｇ  ｔｈｅ  Ｌａｔｅｒａｌ  ＩＧＢＴ  ａｎｄ  ｆｌｏａｔｉｎｇ  ｐ−ｗｅｌｌ  ｖｏｌｔａｇｅ  ｓｅｎｓｉｎｇ  ｓｃｈｅｍｅ）、エクステンデッド  アブストラクツ  オブ  ザ  ２００６  インターナショナル  カンファレンス  オン  ソリッド  ステイト  デバイシズ  アンド  マテリアルズ（Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  ｔｈｅ  ２００６  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ）、２００６年、ｐ．５１２−５１３
【発明の概要】
【発明が解決しようとする課題】
【００３９】
上述した非特許文献１の技術（図１４参照）では、可変抵抗１０２３により消費電力が増大してしまう。また、可変抵抗１０２３の抵抗値によっては、第１のインバータ１００１のｎチャネルＭＯＳＦＥＴのソース電位が高くなり、ボディ効果により第１のインバータ１００１のｎチャネルＭＯＳＦＥＴの閾値電圧が変動してしまう。そのため、第１のインバータ１００１のｎチャネルＭＯＳＦＥＴの駆動能力、ひいては第１のインバータ１００１全体の動作に好ましくない影響を及ぼす。また、可変抵抗１０２３をＭＯＳＦＥＴで形成して可変遅延を行う場合には、ＭＯＳＦＥＴの動作状態に応じた抵抗値によって第１のインバータ１００１のｎチャネルＭＯＳＦＥＴのソース端子の寄生容量が変動する。そのため、第１のキャパシタ１０２２と第２のキャパシタ１０２４との間で好ましくない電荷分配（チャージシェアリング）が起き、可変遅延の単調性が悪くなってしまう。
【００４０】
また、個別半導体装置（ディスクリートデバイス）に保護回路を設ける場合、例えば図１５に示すような遅延回路の遅延時間を個別パワー半導体装置の一般的な短絡耐量である１０μｓ以上に設定したとしても、必要な保護回路は一つであるため、保護回路全体の消費電力は、個別半導体装置の消費電力と比べて問題にならない程度に小さい。また、図１３に示す遅延回路において、抵抗１０２１や第１のキャパシタ１０２２として個別半導体素子を用いた場合も同様である。
【００４１】
しかしながら、図２０に示すような、例えばディスプレーの駆動ＩＣなどの出力段を有する回路において、出力段に保護回路を設ける場合、出力段ごとに保護回路を設ける必要があり、消費電力が増大してしまう。また、保護回路に例えば図１５に示す遅延回路を設ける場合、ＩＮ端子１０１１に入力される信号のタイミングが不定期であるため、可変電流源１０２５を常に動作させておく必要があり、消費電力がさらに増大してしまう。
【００４２】
また、図２０に示す回路において、第１のＩＧＢＴ４００１に流すことのできる電流値の上限（以下、電流能力とする）を０．６Ａ、第２のＩＧＢＴ４００２の電流能力を０．２Ａ、コンデンサ４００３の容量を２００ｐＦ、抵抗４００４の抵抗値を約５ｋΩ、定電流源４００５の定電流値を０．１Ａおよび高電圧電源端子４００７に接続される回路電源の電圧を約１５０Ｖとした場合、コンデンサ４００３が充電されるときの、第２のＩＧＢＴ４００２の正常動作時のターンオン時間は約２００ｎｓとなる。
【００４３】
そのため、第２のＩＧＢＴ４００２に過電圧がかかった状態が続くとき（以下、異常動作時とする）に、図２０に示す回路の出力段の正常動作を阻害しないためには、第２のＩＧＢＴ４００２のフローティング領域３０１３（図１９参照）が高電位になってから２００ｎｓ以上の遅延時間の経過後に、第２のＩＧＢＴ４００２のゲート電圧がプルダウンされる必要がある。つまり、第２のＩＧＢＴ４００２のオン・オフを行うスイッチ３０１７（図１８または図１９参照）は、出力段の正常動作を阻害せず、かつ第２のＩＧＢＴ４００２のゲート電圧に影響を与えない程度の遅延時間後にターンオンして第２のＩＧＢＴ４００２のゲート電圧をプルダウンさせることができる遅延時間を有する必要がある。通常、第１のＩＧＢＴ４００１と第２のＩＧＢＴ４００２は、同一構造であり、同一製造プロセスで作製される。また、第１のＩＧＢT４００１の電流能力は第２のＩＧＢＴ４００２より大きいため、第１のＩＧＢＴ４００１の正常動作時のターンオン後、コンデンサ４００３の負荷容量の放電時間は第２のＩＧＢＴ４００２を通じた充電時間より短い。そのため、第１のＩＧＢＴ４００１のフローティング領域３０１３に設けられ、第１のＩＧＢＴ４００１のオン・オフを行うスイッチ３０１７（図１８または図１９参照）の遅延時間も、第２のＩＧＢＴ４００２に設けられるスイッチ３０１７の遅延時間と同様程度でも良い。
【００４４】
しかしながら、図１２に示すようなインバータチェーンの遅延回路では、１段のインバータで実現できる遅延時間が数ｎｓ程度であるため、２００ｎｓ程度の遅延を実現するためには、非常に多くのインバータを接続する必要があり消費電力が増大してしまう。
【００４５】
また、図１３および図１４に示す遅延回路では、次に示すような問題が生じる。図１１は、従来の遅延回路において遅延時間２５０ｎｓを実現するときのＲＣ素子の抵抗値および静電容量の算出値である。なお、抵抗１０２１の所要の抵抗値Ｒeffは、回路全体の抵抗Ｒから充電抵抗Ｒchを引いた差（Ｒeff＝Ｒ−Ｒch）である。スイッチ３０１７の遅延時間τdを例えば２５０ｎｓに設定する場合、抵抗１０２１の抵抗値Ｒeffおよび第１のキャパシタ１０２２の静電容量ＣLは上述した（１）式より算出され、図１１に示すように、抵抗値Ｒeffが５０ｋΩ、１００ｋΩおよび２００ｋΩのとき、静電容量ＣLはそれぞれ７．２ｐＦ、３．６ｐＦおよび１．８ｐＦとなる。
【００４６】
抵抗１０２１として、ＣＭＯＳプロセステクノロジで形成されたｐチャンネルＭＯＳＦＥＴのチャネル抵抗を用いる場合、チャネル幅Ｗとチャネル長Ｌとの比（Ｗ／Ｌ）を１とし、ゲート・ソース間電圧Ｖgsから閾値電圧Ｖthを引いた差（Ｖgs−Ｖth）を４Ｖとすると、上述した（２）式より、チャネル抵抗の抵抗値Ｒpは１４．７ＫΩ程度となる。すなわち、ｐチャンネルＭＯＳＦＥＴのチャネル抵抗を用いたとしても、その抵抗値は数１０ＫΩ程度であり、図１１に示すような数１００ＫΩ〜１ＭΩを実現するのは困難である。
【００４７】
また、第１のキャパシタ１０２２として、ＣＭＯＳプロセステクノロジで形成されたゲート酸化膜を用いる場合、ゲート酸化膜の膜厚Ｔoxを例えば２０ｎｍとし、図１１に示す例えば７．２ｐＦの静電容量を実現するためには、ゲート酸化膜の表面積が４０００μｍ2以上（≒２４μｍ／ｐＦ×２４μｍ／ｐＦ×７．２ｐＦ）となってしまい、ゲート酸化膜の表面積が大きくなりすぎてしまう。つまり、従来の遅延回路に用いるＲＣ素子を、ＣＭＯＳプロセステクノロジで形成する場合、図１１に示すような抵抗値および静電容量を実現することは難しい。
【００４８】
なお、本明細書に示す各数値は、ミックス−モード（Ｍｉｘ−ｍｏｄｅ）シミュレーション波形より得られた結果である。ＩＧＢＴ構造の半導体装置のシミュレーションには、半導体装置の構造を微小な領域（メッシュ）で区切り、所望の条件を設定してシミュレーションを行うＴＣＡＤ（Ｔｅｃｈｎｏｌｏｇｙ  ＣＡＤ）を用いている。また、その他の素子のシミュレーションには、上述した非特許文献２に示す回路設計用のＳＰＩＣＥパラメータを用いている。
【００４９】
この発明は、上述した従来技術による問題点を解消するため、保護回路の消費電力を低減させることができる半導体装置を提供することを目的とする。また、保護回路の小型化を図ることができる半導体装置を提供することを目的とする。また、保護回路において、所望の遅延時間を提供することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００５０】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１のインバータと、第２のインバータと、第３のインバータと、前記第１のインバータの出力端子と前記第２のインバータの入力端子の間に接続された第１の抵抗体と、前記第１のインバータの入力端子と前記第３のインバータの入力端子に接続された外部信号入力端子と、前記第２のインバータの出力端子に接続された外部信号出力端子と、前記第３のインバータの出力信号をゲート駆動信号とする第４のｐ型ＭＯＳトランジスタと、前記第１の抵抗体を介した前記第１のインバータの出力信号をゲート駆動信号とする第４のｎ型ＭＯＳトランジスタと、前記第４のｎ型ＭＯＳトランジスタのゲートとドレインとの間に接続されたキャパシタと、を有し、前記第４のｐ型ＭＯＳトランジスタのドレインは、前記第４のｎ型ＭＯＳトランジスタのドレインと接続されており、前記第４のｐ型ＭＯＳトランジスタのソースは第１の電源に接続されており、前記第４のｎ型ＭＯＳトランジスタのソースは接地されており、前記第４のｎ型ＭＯＳトランジスタは、印加電圧によってバイアスされた状態になることを特徴とする。
【００５１】
請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、ドリフト領域に、フローティング領域および前記フローティング領域の電位を有するフローティング電極が形成された絶縁ゲート型トランジスタと、前記フローティング電極の電圧よりも大きい耐圧を有するゲート絶縁膜を有し、かつ前記第１の電源の電圧よりも高い閾値電圧を有する第１の電界効果トランジスタと、前記外部信号出力端子からの出力信号をゲート駆動信号とする第２の電界効果トランジスタと、前記第１の電界効果トランジスタのソースと接地との間に接続された第２の抵抗体と、をさらに有し、前記フローティング電極は、前記第１の電界効果トランジスタのゲートに接続されており、前記絶縁ゲート型トランジスタのゲートは、前記第２の電界効果トランジスタのドレインに接続されており、前記絶縁ゲート型トランジスタのコレクタまたはドレインは、高電圧の外部出力端子に接続されており、前記絶縁ゲート型トランジスタのソースは接地されており、前記第１の電界効果トランジスタのドレインは、前記第１の電源に接続されており、前記外部信号入力端子は、前記第１の電界効果トランジスタのソースと前記第２の抵抗体の間に接続されており、前記第１の電界効果トランジスタのボディ電位および前記第２の電界効果トランジスタのボディ電位は接地電位であり、前記第２の電界効果トランジスタのソースは接地されていることを特徴とする。
【００５２】
請求項３の発明にかかる半導体装置は、第１のインバータと、第２のインバータと、第３のインバータと、前記第１のインバータの出力端子と前記第２のインバータの入力端子の間に接続された第１の抵抗体と、前記第１のインバータの入力端子と前記第３のインバータの入力端子に接続された外部信号入力端子と、前記第２のインバータの出力端子に接続された外部信号出力端子と、前記第３のインバータの出力信号をゲート駆動信号とする第４のｐ型ＭＯＳトランジスタと、前記第１の抵抗体を介した前記第１のインバータの出力信号をゲート駆動信号とする第４のｎ型ＭＯＳトランジスタと、前記第４のｎ型ＭＯＳトランジスタのゲートとドレインとの間に接続されたキャパシタと、を有し、前記第４のｐ型ＭＯＳトランジスタのドレインは、前記第４のｎ型ＭＯＳトランジスタのドレインと接続されており、前記第１のインバータの低電位側の電源端子、前記第２のインバータの低電位側の電源端子、前記第３のインバータの低電位側の電源端子および前記第４のｎ型ＭＯＳトランジスタのソースは、高電圧の外部出力端子に接続されており、前記第１のインバータの高電位側の電源端子、前記第２のインバータの高電位側の電源端子、前記第３のインバータの高電位側の電源端子および前記第４のｐ型ＭＯＳトランジスタのソースは、前記外部出力端子の電位よりも、第１の電源と接地間の電位差だけ高い電位を有する第２の電源に接続されていることを特徴とする。
【００５３】
請求項４の発明にかかる半導体装置は、請求項３に記載の発明において、ドリフト領域に、フローティング領域および前記フローティング領域の電位を有するフローティング電極が形成された絶縁ゲート型トランジスタと、前記フローティング電極の電圧よりも大きい耐圧を有するゲート絶縁膜を有し、かつ前記第１の電源の電圧よりも高い閾値電圧を有する第１の電界効果トランジスタと、前記外部信号出力端子からの出力信号をゲート駆動信号とする第２の電界効果トランジスタと、前記第１の電界効果トランジスタのソースと前記外部出力端子との間に接続された第２の抵抗体と、をさらに有し、前記フローティング電極は、前記第１の電界効果トランジスタのゲートおよびドレインに接続されており、前記絶縁ゲート型トランジスタのゲートは、前記第２の電界効果トランジスタのドレインに接続されており、前記絶縁ゲート型トランジスタのコレクタまたはドレインは、高電圧の第３の電源に接続されており、前記絶縁ゲート型トランジスタのソースは、前記外部出力端子に接続されており、前記外部信号入力端子は、前記第１の電界効果トランジスタのソースと前記第２の抵抗体の間に接続されており、前記第１の電界効果トランジスタのボディ電位および前記第２の電界効果トランジスタのボディ電位は前記外部出力端子の電位を有し、前記第２の電界効果トランジスタのソースは前記外部出力端子に接続されていることを特徴とする。
【００５４】
請求項５の発明にかかる半導体装置は、請求項４に記載の発明において、前記第２の電源には、第３の抵抗体を介して前記外部出力端子が接続されており、前記第２の電源と前記第３の抵抗体の間に、第３の電界効果トランジスタのソースおよびボディが接続されており、前記第３の電界効果トランジスタのゲートおよびドレインは、第１のツェナーダイオードのアノードと第２のツェナーダイオードのカソードに接続されており、前記第１のツェナーダイオードのカソードは、前記フローティング電極に接続されており、前記第２のツェナーダイオードのアノードは、前記外部出力端子に接続されていることを特徴とする。
【００５５】
請求項６の発明にかかる半導体装置は、請求項４に記載の発明において、前記第２の電源には、第３の抵抗体を介して前記外部出力端子が接続されており、前記第２の電源と前記第３の抵抗体の間に、第３の電界効果トランジスタのソースおよびボディが接続されており、前記第３の電界効果トランジスタのゲートおよびドレインは、ダイオードのカソードと第２のツェナーダイオードのカソードに接続されており、前記ダイオードのアノードは、前記フローティング電極に接続されており、前記第２のツェナーダイオードのアノードは、前記外部出力端子に接続されており、前記ダイオードは、１個のダイオードまたは同じ向きに直列に接続された複数個のダイオードであることを特徴とする。
【００５６】
上述した各請求項の発明によれば、バイアスされた状態の第４のｎ型ＭＯＳトランジスタのゲートとドレインの間にキャパシタを設けることにより、第４のｎ型ＭＯＳトランジスタのゲート・ドレイン間容量（帰還容量）を用いて、第１のインバータと第２のインバータの間に設けたキャパシタの容量を、キャパシタの物理的な静電容量よりも等価的に大きくすることができる。これにより、第１のインバータと第２のインバータの間に接続されるＲＣ素子の時定数を従来よりも大きくすることができるため、外部信号入力端子に信号が入力されてから、外部信号出力端子から信号が出力されるまでの時間（遅延時間）を、従来の半導体装置よりも長くすることができる。また、キャパシタの小型化を図る、第１の抵抗体の小型化を図るまたは第１の抵抗体を設置しないなどによりＲＣ素子の物理的な時定数を小さくしたとしても、従来の半導体装置と同様以上の遅延時間を設定することができる。これにより、半導体装置全体の小型化を図ることができる。また、ＲＣ素子を小型化することにより、従来の半導体装置よりも消費電力を低減させることができる。
【発明の効果】
【００５７】
本発明にかかる半導体装置によれば、保護回路の消費電力を低減させることができるという効果を奏する。また、保護回路の小型化を図ることができるという効果を奏する。また、保護回路において、所望の遅延時間を提供することができるという効果を奏する。
【図面の簡単な説明】
【００５８】
【図１】実施の形態１にかかる遅延回路を示す回路図である。
【図２】実施の形態１にかかる遅延回路を用いた保護回路を示す回路図である。
【図３】実施の形態１にかかる半導体装置の一例を示す断面図である。
【図４】実施の形態２にかかる遅延回路を示す回路図である。
【図５】実施の形態２にかかる遅延回路を用いた保護回路を示す回路図である。
【図６】図５に示す遅延回路に用いる電源を示す回路図である。
【図７】図５に示す遅延回路に用いる電源の別の一例を示す回路図である。
【図８】実施の形態１かかる遅延回路における遅延特性を示す特性図である。
【図９】従来の遅延回路における遅延特性を示す特性図である。
【図１０】従来の遅延回路における遅延特性を示す特性図である。
【図１１】従来の遅延回路において遅延時間２５０ｎｓを実現するときのＲＣ素子の算出値を示す図である。
【図１２】遅延素子を用いた従来の遅延回路を示す回路図である。
【図１３】遅延素子を用いた従来の遅延回路を示す回路図である。
【図１４】遅延素子を用いた従来の遅延回路を示す回路図である。
【図１５】遅延素子を用いた従来の遅延回路を示す回路図である。
【図１６】従来の電圧センシングの一例を示す回路図である。
【図１７】従来の電圧センシングの別の一例を示す回路図である。
【図１８】従来の電圧センシングの別の一例を示す回路図である。
【図１９】従来の電圧センシングの一例を示す断面図である。
【図２０】出力段を有する回路の一例を示す回路図である。
【発明を実施するための形態】
【００５９】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００６０】
（実施の形態１）
図１は、実施の形態１にかかる遅延回路を示す回路図である。図１に示す回路は、例えば図２０に示すような出力段を有する回路（以下、パワーＩＣ回路とする）の出力段を保護するに際し、出力段として設けられた例えばＩＧＢＴなどの半導体装置の過電圧を検出する保護回路に設ける遅延回路１００であり、第１のｐチャネルＭＯＳＦＥＴ１と第１のｎチャネルＭＯＳＦＥＴ２が相補うように接続されたＣＭＯＳ構造の第１のインバータ１０１と、第２のｐチャネルＭＯＳＦＥＴ３と第２のｎチャネルＭＯＳＦＥＴ４が相補うように接続されたＣＭＯＳ構造の第２のインバータ１０２と、第３のｐチャネルＭＯＳＦＥＴ５と第３のｎチャネルＭＯＳＦＥＴ６が相補うように接続されたＣＭＯＳ構造の第３のインバータ１０３と、第４のｐチャネルＭＯＳＦＥＴ７と、第４のｎチャネルＭＯＳＦＥＴ８と、遅延回路１００の遅延時間を決定する抵抗（以下、遅延抵抗とする）１２１およびキャパシタ１２２とで構成されている。各ｐチャネルＭＯＳＦＥＴは、それぞれｐ型ＭＯＳトランジスタに相当する。各ｎチャネルＭＯＳＦＥＴは、それぞれｎ型ＭＯＳトランジスタに相当する。遅延抵抗１２１は、第１の抵抗体に相当する。
【００６１】
第１のインバータ１０１において、第１のｐチャネルＭＯＳＦＥＴ１のソース端子は、ロジック回路の電源（以下、ロジック回路電源とする）電位に保たれている。第１のｎチャネルＭＯＳＦＥＴ２のソース端子は接地されている。第２のインバータ１０２および第３のインバータ１０３も同様に、ｐチャネルＭＯＳＦＥＴのソース端子はロジック回路電源電位に保たれ、ｎチャネルＭＯＳＦＥＴのソース端子は接地されている。ロジック回路電源は、第１の電源に相当する。
【００６２】
第１のインバータ１０１の出力端子（ＭＯＳＦＥＴのドレイン端子）と第２のインバータ１０２の入力端子（ＭＯＳＦＥＴのゲート端子）の間には、遅延抵抗１２１が接続されている。第１のインバータ１０１の入力端子（ＭＯＳＦＥＴのゲート端子）と第３のインバータ１０３の入力端子（ＭＯＳＦＥＴのゲート端子）は、ＩＮ端子１１１に接続されている。第２のインバータ１０２の出力端子（ＭＯＳＦＥＴのドレイン端子）は、ＯＵＴ端子１１２に接続されている。ＩＮ端子１１１は、外部信号入力端子に相当する。ＯＵＴ端子１１２は、外部信号出力端子に相当する。
【００６３】
第３のインバータ１０３の出力端子（ＭＯＳＦＥＴのドレイン端子）は、第４のｐチャネルＭＯＳＦＥＴ７のゲート端子と接続されている。第４のｐチャネルＭＯＳＦＥＴ７のドレイン端子は、第４のｎチャネルＭＯＳＦＥＴ８のドレイン端子と接続されている。第４のｐチャネルＭＯＳＦＥＴ７のソース端子は、ロジック回路電源に接続されている。
【００６４】
第４のｎチャネルＭＯＳＦＥＴ８のゲート端子は、遅延抵抗１２１と第２のインバータ１０２の入力端子の間のノード１１３に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子とドレイン端子の間には、キャパシタ１２２が接続されている。第４のｎチャネルＭＯＳＦＥＴ８のソース端子は接地されている。
【００６５】
遅延回路１００を構成する少なくとも第１のインバータ１０１、第２のインバータ１０２および第３のインバータ１０３は、ＩＮ端子１１１およびＯＵＴ端子１１２により保護回路と接続され、単一の電源で駆動するＣＭＯＳ構造の論理集積回路（以下、ロジックＣＭＯＳとする）の構成となっている。
【００６６】
また、第１のインバータ１０１において、第１のｎチャネルＭＯＳＦＥＴ２のゲート幅を、第１のｐチャネルＭＯＳＦＥＴ１のゲート幅よりも大きくするのが良い。その理由は、第１のインバータ１０１のゲート閾値電圧を低くすることができるからである。第２のインバータ１０２および第３のインバータ１０３においても、第１のインバータ１０１と同様の理由から、第１のインバータ１０１と同様の設定とするのが良い。ここで、ゲート幅とは、電流の流れる方向と直行する方向のゲート電極の長さをいう。
【００６７】
また、キャパシタ１２２の容量は、第４のｎチャネルＭＯＳＦＥＴ８のゲート・ドレイン間容量（帰還容量）を用いることにより、キャパシタ１２２の物理的な静電容量よりも等価的に大きな容量（以下、等価容量とする）とすることができる。
【００６８】
このような遅延回路１００では、ＩＮ端子１１１に入力電圧が入力されると、第１のインバータ１０１の入力端子および第３のインバータ１０３の入力端子の電位が接地電位に近い間は、次に示すように動作する。第１のインバータ１０１において、第１のｐチャネルＭＯＳＦＥＴ１がオンになり、第１のインバータ１０１の出力端子の電位がロジック回路電源電位ＶDLになる。第１のインバータ１０１の高電位側の電源端子からの電荷が、遅延抵抗１２１を介して第４のｎチャネルＭＯＳＦＥＴ８のゲート・ソース間容量に充電される。第４のｎチャネルＭＯＳＦＥＴ８のゲート電圧が第４のｎチャネルＭＯＳＦＥＴ８のゲート閾値電圧より大きくなり、第４のｎチャネルＭＯＳＦＥＴ８がオンになる。第１のインバータ１０１の出力端子の電位がロジック回路電源電位ＶDLであるため、第２のインバータ１０２の入力端子の電位がロジック回路電源電位ＶDLになり、第２のｎチャネルＭＯＳＦＥＴ４がオンになる。第１のインバータ１０１の高電位側の電源端子からの電荷が、遅延抵抗１２１を介して第２のｎチャネルＭＯＳＦＥＴ４のゲート・ドレイン間容量が充電される。また、第３のインバータ１０３において、第３のｐチャネルＭＯＳＦＥＴ５がオンになり、第３のインバータ１０３の出力端子の電位がロジック回路電源電位ＶDLになる。第４のｐチャネルＭＯＳＦＥＴ７のゲート端子の電位がロジック回路電源電位ＶDLになり、第４のｐチャネルＭＯＳＦＥＴ７がオフになる。
【００６９】
そして、第１のインバータ１０１の入力端子および第３のインバータ１０３の入力端子の電位が、それぞれ第１のインバータ１０１の反転閾値および第３のインバータ１０３の反転閾値を超えてロジック回路電源電位ＶDLに近くなると、遅延回路１００は、次に示すように動作する。第１のインバータ１０１において、第１のｐチャネルＭＯＳＦＥＴ１がオフになり、第１のｎチャネルＭＯＳＦＥＴ２がオンになる。第４のｎチャネルＭＯＳＦＥＴ８ゲート・ドレイン間容量、および第２のｎチャネルＭＯＳＦＥＴ４ゲート・ドレイン間容量のゲート電荷が、遅延抵抗１２１および第１のｎチャネルＭＯＳＦＥＴ２を介してグランドに放電される。また、第３のインバータ１０３において、第３のｐチャネルＭＯＳＦＥＴ５がオフになり、第３のｎチャネルＭＯＳＦＥＴ６がオンになる。第３のインバータ１０３の出力端子の電位が接地電位に近くなり、第４のｐチャネルＭＯＳＦＥＴ７のゲート端子が、第３のインバータ１０３の出力端子および第３のｎチャネルＭＯＳＦＥＴ６を介して接地される。第４のｐチャネルＭＯＳＦＥＴ７のソース・ゲート間の電圧が大きくなることで第４のｐチャネルＭＯＳＦＥＴ７がオンになり、第４のｎチャネルＭＯＳＦＥＴ８のドレイン端子の電位がロジック回路電源電位ＶDLになる。ノード１１３における電位が第４のｎチャネルＭＯＳＦＥＴ８の閾値電圧より大きい間は、第４のｎチャネルＭＯＳＦＥＴ８が飽和領域（ドレイン・ソース間電圧Ｖds＞ゲート・ソース間電圧Ｖgs−閾値電圧Ｖth）にバイアスされ、第４のｎチャネルＭＯＳＦＥＴ８の帰還容量が増幅される。第４のｎチャネルＭＯＳＦＥＴ８の帰還容量により、キャパシタ１２２の容量は、キャパシタ１２２の物理的な容量ＣMよりも等価的に大きな、次の（５）式を満たす等価容量ＣLとなる。なお、第４のｎチャネルＭＯＳＦＥＴ８の電圧増幅率ＡV、キャパシタ１２２の静電容量ＣMとする。
【００７０】
ＣL＝ＡV・ＣM  ・・・（５）
【００７１】
そして、キャパシタ１２２に、第４のｐチャネルＭＯＳＦＥＴ７を介してロジック回路電源からの電荷が蓄積される。キャパシタ１２２に蓄積された電荷が遅延抵抗１２１および第１のｎチャネルＭＯＳＦＥＴ２を介してグランドに放電され、第２のインバータ１０２の入力端子の電位が接地電位に近い電位となる。第２のインバータ１０２の出力端子の電位がロジック回路電源電位ＶDLに近い電位となり、ＯＵＴ端子１１２から出力電圧が出力される。
【００７２】
このように、遅延回路１００において、ＩＮ端子１１１に入力電圧が入力され、ＯＵＴ端子１１２から出力電圧が出力されるまでの時間が遅延時間となる。
【００７３】
次に、上述した遅延回路１００を設けた保護回路について説明する。図２は、実施の形態１にかかる遅延回路を用いた保護回路を示す回路図である。図２に示す保護回路は、ＩＧＢＴ２００に設けられたフローティング電極からの信号によりＩＧＢＴ２００を保護する回路であり、第１のスイッチ２１、分圧抵抗２２、遅延回路１００および第２のスイッチ２３で構成されている。ＩＧＢＴ２００は、フローティング領域およびフローティング領域の電位を有するフローティング電極を有し、例えば、パワーＩＣ回路における出力段のローサイド出力である第１のＩＧＢＴ（図２０参照）として用いられている。また、第１のスイッチ２１および第２のスイッチ２３には、例えばｎチャネルＭＯＳＦＥＴが用いられている。
【００７４】
このような保護回路において、ＩＧＢＴ２００のゲート端子は、第２のスイッチ２３のドレイン端子およびゲート制御信号入力端子２４に接続されている。ＩＧＢＴ２００のコレクタ端子は、高耐圧の外部出力端子（図２０参照）に接続されている。ＩＧＢＴ２００のフローティング電極は、第１のスイッチ２１のゲート端子に接続されている。ＩＧＢＴ２００のエミッタ端子は、接地されている。ＩＧＢＴ２００は、絶縁ゲート型トランジスタに相当する。なお、ＩＧＢＴ２００の構成については、後述する。
【００７５】
第１のスイッチ２１および分圧抵抗２２は、ＩＧＢＴ２００のフローティング電極からの検出信号を、遅延回路１００に入力可能な電圧値、すなわちロジック回路に入力可能な電圧値に変換する回路（以下、分圧回路とする）である。分圧回路では、第１のスイッチ２１のソース端子と分圧抵抗２２の一端が接続されている。分圧抵抗２２の他端は、接地されている。第１のスイッチ２１のドレイン端子は、ロジック回路電源に接続されている。第１のスイッチ２１に用いる半導体基板の電位（ボディ電位）は、接地電位である。第１のスイッチ２１は、第１の電界効果トランジスタに相当する。分圧抵抗２２は、第２の抵抗体に相当する。
【００７６】
第１のスイッチ２１のソース端子と分圧抵抗２２の間には、遅延回路１００のＩＮ端子が接続されている。遅延回路１００のＯＵＴ端子は、第２のスイッチ２３のゲート端子と接続されている。第２のスイッチ２３のソース端子は、接地されている。第２のスイッチ２３のボディ電位は、接地電位である。第２のスイッチ２３は、第２の電界効果トランジスタに相当する。
【００７７】
保護回路では、ＩＧＢＴ２００のコレクタ電極に過電圧がかかったときに、ＩＧＢＴ２００のフローティング電極の信号を検出する。この検出信号は、分圧回路においてロジック回路に入力可能な信号に変換され、遅延回路１００に入力される。ＩＧＢＴ２００のフローティング電極に過電圧がかかった状態が続く（異常動作時）ことで、遅延回路１００に予め設定された遅延時間が経過した場合に、遅延回路１００のＯＵＴ端子からの出力電圧が第２のスイッチ２３のゲート端子に印加され、第２のスイッチ２３がオン状態になる。第２のスイッチ２３の電流能力がゲート制御信号入力端子２４における電流能力よりも大きい場合、ＩＧＢＴ２００のゲート端子が接地され、ＩＧＢＴ２００のゲート電圧がプルダウンされる。外部出力端子１１４の外部出力電圧ＶOUTは、フローティング電圧ＶPの立ち下がりエッジ（Ｆａｌｌｉｎｇ  Ｅｄｇｅ）に追随して立ち下がる。従って、例えばＩＧＢＴ２００の異常動作時をＩＧＢＴ２００に過電圧がかかってから２００ｎｓ以上経過した場合として設定する場合、ＩＧＢＴ２００自体の短絡耐量は、例えば３００ｎｓ程度あれば良い。
【００７８】
第１のスイッチ２１には、ロジックＣＭＯＳのゲート絶縁膜より厚く、かつＩＧＢＴ２００のフローティング電極の電圧（以下、フローティング電圧とする）よりも大きい耐圧を有するゲート絶縁膜を設けるのが良い。また、第１のスイッチ２１のゲート閾値電圧は、ロジック回路電源電圧よりも大きい電圧値を設定するのが良い。その理由は、ＩＧＢＴ２００のフローティング電圧は、ロジック回路電源電圧よりも高いからである。第１のスイッチ２１に、上述したような設定を行うことで、ＩＧＢＴ２００のフローティング電圧を、第２のスイッチ２３に入力可能な電圧値、すなわちロジック回路に入力可能な電圧値に変換することができる。なお、分圧回路の代わりに、レベルシフト回路を設けても良い。また、第１のスイッチ２１に、ＬＯＣＯＳ酸化膜をゲート酸化膜として設けたフィールドＭＯＳＦＥＴを用いても良い。
【００７９】
次に、上述したＩＧＢＴ２００の構成について説明する。図３は、実施の形態１にかかる半導体装置の一例を示す断面図である。図３に示す横型のｎチャネルＩＧＢＴ２００は、ＳＯＩ基板を用いて作製されている。ＳＯＩ基板は、ｐ支持基板２０１の上に、酸化膜等からなる絶縁層２０２およびｎ-ドリフト領域２０３ａを、この順に積層した構成となっている。
【００８０】
ｎウェル領域２０３ｂは、ｎ-ドリフト領域２０３ａの表面層の一部に設けられている。ｎウェル領域２０３ｂは、ｎ-ドリフト領域２０３ａよりも高濃度にドープされており、ｎ-ドリフト領域２０３ａよりも低い抵抗率を有する。ｐベース領域２０４は、ｎ-ドリフト領域２０３ａの表面層の一部に、ｎ-ドリフト領域２０３ａとｎウェル領域２０３ｂに接して設けられている。
【００８１】
ゲート電極２０８は、ｐベース領域２０４の一部およびｎウェル領域２０３ｂの表面上にゲート絶縁膜２０９を介して設けられている。ｎ+エミッタ領域２０６は、ｐベース領域２０４の一部に、ゲート電極２０８のｐベース領域側端部（図３では、ｎ+エミッタ領域２０６上の端部）に整合するように設けられている。
【００８２】
ｐベース領域２０４の一部には、ｎ+エミッタ領域２０６の下側を占めるように形成されたｐ+低抵抗領域２０５ａと、ｎ+エミッタ領域２０６に隣接するｐ+ベースコンタクト領域２０５ｂが設けられている。ｐ+低抵抗領域２０５ａは、本実施の形態のようにｎ+エミッタ領域２０６の下側を閾値に影響を及ぼさない範囲で占めるように形成されるのが望ましい。
【００８３】
ゲート電極２０８のｐベース領域側端部の外側には、その端部に接して酸化膜や窒化膜からなるゲート側壁スペーサ領域２１８が設けられている。ｐ+低抵抗領域２０５ａは、閾値に影響を及ぼさないようにするため、ゲート側壁スペーサ領域２１８を利用して、チャネルが形成される領域に入らないように形成されている。チャネルは、ゲート電圧がゲート閾値電圧を超えたときに、ｎ+エミッタ領域２０６とｎウェル領域２０３ｂとの間のｐベース領域２０４と、ゲート絶縁膜２０９との界面に形成される。
【００８４】
また、ｎバッファ領域２１１が、ｎウェル領域２０３ｂおよびｐベース領域２０４から離れて、ｎ-ドリフト領域２０３ａの表面層の一部に設けられている。ｎバッファ領域２１１は、ｎ-ドリフト領域２０３ａよりも高濃度にドープされており、ｎ-ドリフト領域２０３ａよりも低い抵抗率を有する。ｎバッファ領域２１１は、ｎ-ドリフト領域２０３ａおよびｎウェル領域２０３ｂとともに、デバイスの耐圧を保持するドリフト領域となる。このように、本デバイスは、ｎバッファ領域２１１を有するパンチスルー型のＩＧＢＴである。
【００８５】
ｐ+コレクタ領域２１２は、ｎバッファ領域２１１の一部に設けられており、ｎバッファ領域２１１によりｎ-ドリフト領域２０３ａから隔離されている。ｎウェル領域２０３ｂおよびｐベース領域２０４とｎバッファ領域２１１との間には、トレンチ２１６が、ｎウェル領域２０３ｂおよびｎバッファ領域２１１と離れて、ｎ-ドリフト領域２０３ａを貫通しないように形成されている。トレンチ２１６は、酸化膜等のトレンチ埋め込み絶縁膜２１７により埋められている。
【００８６】
ｐ型のフローティング領域２１３は、ｐベース領域２０４とトレンチ２１６との間の、ｎ-ドリフト領域２０３ａの表面層の一部に、ｎ-ドリフト領域２０３ａとｎウェル領域２０３ｂに接して設けられている。
【００８７】
エミッタ電極２０７は、ｎ+エミッタ領域２０６とｐ+ベースコンタクト領域２０５ｂの両方に接触し、ｐ+ベースコンタクト領域２０５ｂとｎ+エミッタ領域２０６を短絡している。コレクタ電極２１０は、ｐ+コレクタ領域２１２に接触している。フローティング電極２１４は、フローティング領域２１３に接触している。図３において、符号２１９は、製造時に、ゲート絶縁膜２０９に対するプラズマエッチングダメージを低減するために設けられる酸化膜等の絶縁膜カバー層であり、符号２１５は、層間絶縁膜である。
【００８８】
なお、上述した横型のｎチャネルＩＧＢＴ２００を、ＳＯＩ基板を用いずに、ｐ支持基板２０１の上にｎ-ドリフト領域２０３ａを積層した構成としても良い。また、横型ＩＧＢＴ構造に代えて、横型の半導体装置である例えばＬＤＭＯＳ（Ｌａｔｅｒａｌ  Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ構造や、縦型ＩＧＢＴ構造としても良い。
【００８９】
以上、説明したように、実施の形態１によれば、バイアスされた状態の第４のｎチャネルＭＯＳＦＥＴ８のゲート端子とドレイン端子の間にキャパシタ１２２を設けることで、第４のｎチャネルＭＯＳＦＥＴ８のゲート・ドレイン間容量（帰還容量）により、キャパシタ１２２の容量を、キャパシタ１２２の物理的な静電容量よりも等価的に大きくすることができる。これにより、第１のインバータ１０１と第２のインバータ１０２の間に接続されるＲＣ素子の時定数を従来よりも大きくすることができるため、ＩＮ端子１１１に信号が入力されてから、ＯＵＴ端子１１２から信号が出力されるまでの時間（遅延時間）を、従来の遅延回路よりも長くすることができる。また、キャパシタ１２２の小型化を図る、遅延抵抗１２１の小型化を図るまたは設置をしないなどによりＲＣ素子の物理的な時定数を小さくしたとしても、従来の遅延回路と同様以上の遅延時間を実現することができる。これにより、遅延回路１００全体の小型化を図ることができる。また、ＲＣ素子を小型化することにより、従来の遅延回路よりも消費電力を低減させることができる。また、各インバータにおいて、ｎチャネルＭＯＳＦＥＴのゲート幅を、ｐチャネルＭＯＳＦＥＴのゲート幅よりも大きくすることで、それぞれのインバータのゲート閾値電圧を低くすることができる。これにより、各インバータにおける消費電力を低減することができる。また、第１のスイッチ２１のゲート絶縁膜をロジックＣＭＯＳのゲート絶縁膜より厚くすることで、第１のスイッチ２１のゲート酸化膜が破壊されることを防止することができる。また、第１のスイッチ２１のゲート絶縁膜の耐圧を、ＩＧＢＴ２００のフローティング電圧よりも大きい耐圧とすることで、第１のスイッチ２１が破壊されるのを防止することができる。また、第１のスイッチ２１のゲート閾値電圧を、ロジック回路電源電圧よりも大きい電圧値とすることで、ＩＧＢＴ２００に過電圧がかかっていない場合に、保護回路が駆動されるのを防止することができる。また、保護回路において、ＩＧＢＴ２００の短絡耐量は通常数μｓ程度とすることが必要であるが、実施の形態１の保護回路の構成にすることでＩＧＢＴ２００の短絡耐量を従来よりも短くすることができる。これにより、ＩＧＢＴ２００において、短絡耐量とトレードオフの関係にある低オン電圧特性を向上させることができる。
【００９０】
（実施の形態２）
図４は、実施の形態２にかかる遅延回路を示す回路図である。図１に示す遅延回路において、第１のインバータ１０１の低電位側の電源端子、第２のインバータ１０２の低電位側の電源端子、第３のインバータ１０３の低電位側の電源端子および第４のｎチャネルＭＯＳＦＥＴ８のソース端子を、高電圧の外部出力端子１１４に接続した構成としても良い。図４に示す遅延回路３００の構成は、実施の形態１と同様にロジックＣＭＯＳの構成となっている。実施の形態２におけるロジックＣＭＯＳは、第２の集積型半導体装置に相当する。
【００９１】
このような遅延回路３００では、第４のインバータ１０４の高電位側の電源端子は、外部出力端子１１４における外部出力電圧ＶOUTよりも、ロジック回路電源と接地間の電位差だけ大きい電圧（以下、遅延回路電圧とする）ＶDを有する電源（以下、遅延回路電源とする）に接続されている。第４のインバータ１０４の低電位側の電源端子は、外部出力端子１１４に接続されている。第５のインバータ１０５および第６のインバータ１０６も同様に、高電位側の電源端子は遅延回路電源に接続され、低電位側の電源端子は、外部出力端子１１４に接続されている。第４のインバータ１０４〜第６のインバータ１０６の構成は、実施の形態１における第１のインバータ１０１〜第３のインバータ１０３と同様である。また、遅延回路３００の構成および動作は、実施の形態１と同様である。遅延回路電源は、第２の電源に相当する。
【００９２】
次に、上述した遅延回路３００を設けた保護回路について説明する。図５は、実施の形態２にかかる遅延回路を用いた保護回路を示す回路図である。図５に示す保護回路は、例えば、パワーＩＣ回路における出力段のハイサイド出力である第２のＩＧＢＴ（図２０参照）として用いるＩＧＢＴ４００を保護するための回路である。なお、ＩＧＢＴ４００の構成は、実施の形態１のＩＧＢＴ２００と同様である。
【００９３】
このような保護回路において、ＩＧＢＴ４００のコレクタ端子は、高電圧を有するパワーＩＣ回路の高電圧電源端子２５に接続されている。ＩＧＢＴ４００のエミッタ端子は、外部出力端子１１４に接続されている。ＩＧＢＴ４００の構成は、実施の形態１と同様である。高電圧電源端子２５は、第３の電源に相当する。
【００９４】
第１のスイッチ２１のドレイン端子は、ＩＧＢＴ４００のフローティング電極に接続されている。第１のスイッチ２１のボディ電位は、外部出力端子１１４の電位に保たれている。分圧抵抗２２の他端は、外部出力端子１１４に接続されている。
【００９５】
第１のスイッチ２１のソース端子と分圧抵抗２２の間には、遅延回路３００のＩＮ端子が接続されている。遅延回路３００のＯＵＴ端子は、第２のスイッチ２３のゲート端子と接続されている。第２のスイッチ２３のソース端子は、外部出力端子１１４に接続されている。第２のスイッチ２３のボディ電位は、外部出力端子１１４の電位に保たれている。その他の構成および動作は、実施の形態１の遅延回路２００と同様である。
【００９６】
次に、遅延回路電源の電圧値を制御する回路（以下、電圧形成回路とする）について説明する。図６は、図５に示す遅延回路に用いる電源を示す回路図である。図６に示す電圧形成回路は、遅延回路電源端子１１５における電圧値を遅延回路電圧ＶDになるように制御する回路であり、第１のツェナーダイオード３１、第２のツェナーダイオード３２、ＭＯＳＦＥＴ３３および制御抵抗３４で構成されている。制御抵抗３４は、第３の抵抗体に相当する。ＭＯＳＦＥＴ３３は、第３の電界効果トランジスタに相当する。
【００９７】
このような電圧形成回路において、遅延回路電源端子１１５は、制御抵抗３４の一端に接続されている。制御抵抗３４の他端は、外部出力端子１１４に接続されている。遅延回路電源端子１１５と制御抵抗３４の間には、ＭＯＳＦＥＴ３３のソース端子が接続されている。ＭＯＳＦＥＴ３３のゲート端子およびドレイン端子は、第１のツェナーダイオード３１のアノード端子と第２のツェナーダイオード３２のカソード端子に接続されている。ＭＯＳＦＥＴ３３のボディ電位は、遅延回路電源端子１１５の電位に保たれている。第１のツェナーダイオード３１のカソード端子は、ＩＧＢＴ４００のフローティング電極端子１１６に接続されている。第２のツェナーダイオード３２のアノード端子は、外部出力端子１１４に接続されている。第１のツェナーダイオード３１の逆方向耐圧は、第２のツェナーダイオード３２の逆方向耐圧よりも小さく設定されている。第２のツェナーダイオード３２の降伏電圧は、ＭＯＳＦＥＴ３３の破壊電圧と制御抵抗３４の両端に生じる電圧降下との和よりも低く設定されている。また、ＭＯＳＦＥＴ３３の正常動作時のソース・ドレイン間電圧と、制御抵抗３４の両端に生じる電圧降下との和よりも大きく設定されている。
【００９８】
第１のツェナーダイオード３１は、フローティング電極端子１１６からの入力電圧を、電圧形成回路において制御可能な電圧に変換している。第１のツェナーダイオード３１を設けることにより、ＭＯＳＦＥＴ３３にかかるドレイン電圧を、フローティング電圧ＶPから第１のツェナーダイオード３１の降伏電圧ＶDZ1だけ小さい電圧（ＶP−ＶDZ1）とすることができる。また、第２のツェナーダイオード３２を設けることにより、ＭＯＳＦＥＴ３３を過電圧による破壊から保護することができる。
【００９９】
ＭＯＳＦＥＴ３３は、制御抵抗３４に流れる電流を制御しており、制御抵抗３４に流れる電流値は、ＭＯＳＦＥＴ３３の大きさにより決定することができる。制御抵抗３４の抵抗値は、制御抵抗３４の電圧降下によって制御抵抗３４の両端に生じる電位差が、ロジック回路電源と接地間の電位差とほぼ同程度の電位差となるように設定される。これにより、遅延回路電源端子１１５の電圧を遅延回路電圧ＶDに保つことができる。制御抵抗３４の抵抗値Ｒは、制御抵抗３４に流れる電流値Ｉとすると、次の（６）式を満たす値となる。
【０１００】
Ｒ＝（ＶD−ＶOUT）／Ｉ  ・・・（６）
【０１０１】
このような電圧形成回路では、ＩＧＢＴ４００のフローティング電極端子１１６に第１のツェナーダイオード３１の降伏電圧よりも高いフローティング電圧ＶPが印加された場合、フローティング電圧ＶPは、第１のツェナーダイオード３１の降伏電圧ＶDZ1だけ小さい電圧（ＶP−ＶDZ1）となり、ＭＯＳＦＥＴ３３のドレイン端子に印加される。ＭＯＳＦＥＴ３３のドレイン端子にかかる電圧が、ＭＯＳＦＥＴ３３のゲート閾値電圧より大きくなると、ＭＯＳＦＥＴ３３に第１の電流Ｉ1が流れる。そして、制御抵抗３４に第２の電流Ｉ2が流れる。制御抵抗３４の両端では、ロジック回路電源と接地間の電位差と同程度の電圧降下が起こる。第２の電流Ｉ2は、ＭＯＳＦＥＴ３３の大きさによって制限されている。遅延回路電源端子１１５から遅延回路に、第１の電流Ｉ1と第２の電流Ｉ2の差分（Ｉ1−Ｉ2）の電流が電源電流として供給される。このようにして、遅延回路の遅延回路電源（図４参照）に、外部出力端子１１４から出力される外部出力電圧ＶOUTよりもロジック回路電源と接地間の電位差程度大きい電位を有する電圧（遅延回路電圧）ＶDが供給される。
【０１０２】
図７は、図５に示す遅延回路に用いる電源の別の一例を示す回路図である。図７に示す電圧形成回路において、第１のツェナーダイオード３１を、１個のダイオードまたは同じ向きに直列に接続された複数個のダイオード（以下、ダイオードチェーンとする）３５としても良い。
【０１０３】
図７に示す電圧形成回路において、ＭＯＳＦＥＴ３３のゲート端子およびドレイン端子は、ダイオードチェーン３５のカソード側の一番端のダイオードのカソード端子に接続されている。ダイオードチェーン３５のアノード側の一番端のダイオードのアノード端子は、ＩＧＢＴ４００のフローティング電極端子１１６に接続されている。ダイオードチェーン３５の順方向電圧の降下は、第２のツェナーダイオード３２の逆方向電圧の耐圧よりも小さく設定される。ダイオードチェーン３５の効果は、第１のツェナーダイオード３１と同様である。その他の構成および動作は、図６に示す電圧形成回路と同様である。
【０１０４】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、ＩＧＢＴ４００のフローティング電極、パワーＩＣ回路の外部出力端子１１４および遅延回路３００の遅延回路電源に接続される電圧形成回路を設けることにより、ＩＧＢＴ４００のフローティング電圧から、遅延回路電圧を作り出すことができる。
【０１０５】
次に、本発明にかかる遅延回路の遅延特性について、実施の形態１を例に説明する（以下、実施例とする）。図８は、実施の形態１かかる遅延回路における遅延特性を示す特性図である。図２に示す保護回路において、ＩＧＢＴ２００の電流能力を０．６Ａとした。第１のスイッチ２１としてｎチャネルＭＯＳＦＥＴを用い、そのゲート閾値電圧を６Ｖとした。なお、フィールドＭＯＳＦＥＴを用いる場合は、第１のスイッチ２１のゲート酸化膜およびアクセプタ濃度を、それぞれ４００ｎｍおよび１×１０16ｃｍ-3とすることで、上述した（４）式より、ゲート閾値電圧を算出することができる。第１のスイッチ２１のゲート幅とゲート長の比（＝ゲート幅（μｍ）／ゲート長（μｍ）：以下、ゲート寸法比とする）を４０／２とした。第２のスイッチ２３としてｎチャネルＭＯＳＦＥＴを用い、そのゲート閾値電圧を約１Ｖとした。第２のスイッチ２３のゲート寸法比を１５／２とした。分圧抵抗２２の抵抗値を、５０ｋΩとした。ＩＧＢＴ２００のゲート入力容量を２４ｐＦとした。ロジック回路電源電圧ＶDLを５Ｖとした。
【０１０６】
また、図１に示す遅延回路１００において、第１のｐチャネルＭＯＳＦＥＴ１、第１のｎチャネルＭＯＳＦＥＴ２、第２のｐチャネルＭＯＳＦＥＴ３、第２のｎチャネルＭＯＳＦＥＴ４、第３のｐチャネルＭＯＳＦＥＴ５、第３のｎチャネルＭＯＳＦＥＴ６、第４のｐチャネルＭＯＳＦＥＴ７および第４のｎチャネルＭＯＳＦＥＴ８のゲート寸法比を、それぞれ５／２、１５／２、４／２、８／２、３／２、１２／２、２０／２および２０／２とした。遅延抵抗１２１の抵抗値をゼロとし、キャパシタ１２２の静電容量を１．２ｐＦとした。ここで、ゲート幅とは、上述した通りである。また、ゲート長とは、ＭＯＳＦＥＴの電流の流れる方向のゲート電極の長さをいう。
【０１０７】
図８に示す結果より、ＩＧＢＴ２００のフローティング電圧ＶPが検出されてから、パワーＩＣ回路の外部出力端子１１４から外部出力電圧ＶOUTが出力されるまでの時間（遅延時間）を、２０５ｎｓとすることができることがわかった。また、外部出力端子１１４の外部出力電圧ＶOUTは、フローティング電圧ＶPの立ち下がりエッジに追随して立ち下がることがわかった。その理由は、次に示す通りである。ＩＧＢＴ２００のゲート電圧ＶGは、エミッタ電位に付随して約５Ｖほど高くなり、ＩＧＢＴ２００がオン状態となる。ＩＧＢＴ２００がオン状態の間、ＩＧＢＴ２００のフローティング電圧ＶPは、エミッタ電位より約１０Ｖほど高くなり、高電圧状態となる。このとき、フローティング電圧ＶPは保護回路によって検出され、遅延回路１００のＩＮ端子には、分圧回路によって遅延回路１００に入力可能な信号に変換された入力電圧ＶINが印加される。ＩＧＢＴ２００のフローティング電圧ＶPの高電圧状態が２００ｎｓを超えたとき、遅延回路１００のＯＵＴ端子における出力電圧により第１のスイッチ２１がオン状態となり、ＩＧＢＴ２００のゲート電圧ＶGが低減されるからである。
【０１０８】
また、従来の遅延回路の遅延特性について検証した。図９および図１０は、従来の遅延回路における遅延特性を示す特性図である。ここでは、図１３に示す遅延回路を例に説明する。図９に示す結果は、図１３に示す遅延回路において、第１のインバータ、第２のインバータ、遅延抵抗の抵抗値およびキャパシタの静電容量を、実施例と同様とした（以下、第１の従来例とする）ときの遅延特性である。また、図１０に示す結果は、第１の従来例の遅延回路において、遅延抵抗の抵抗値を５０ｋΩとした（以下、第２の従来例とする）ときの遅延特性である。図９および図１０に示す結果では、遅延時間は、それぞれ７７ｎｓ程度および１３５ｎｓ程度であることがわかった。
【０１０９】
以上の結果より、実施例の遅延回路では、遅延抵抗を用いない場合でも、従来例の遅延回路よりも遅延時間を長くできることがわかった。例えば、遅延抵抗１２１の抵抗値およびキャパシタ１２２の静電容量が同様とした実施例および第１の従来例では、遅延時間がそれぞれ２０５ｎｓおよび７７ｎｓとなり、実施例は従来例の約３倍の遅延時間を実現できることがわかった。
【０１１０】
なお、ＩＧＢＴ２００を、例えば、パワーＩＣ回路（図２０参照）における出力段の第１のＩＧＢＴ４００１および第２のＩＧＢＴ４００２に用いる場合、第１のＩＧＢＴ４００１に流すことのできる電流値の上限（以下、電流能力とする）を０．６Ａ、第２のＩＧＢＴ４００２の電流能力を０．２Ａ、コンデンサ４００３の容量を２００ｐＦ、抵抗４００４の抵抗値を約５ｋΩ、定電流源４００５の定電流値を０．１Ａおよび高電圧電源端子４００７に接続される回路電源の電圧を約１５０Ｖとした場合、コンデンサ４００３が充電されるときの、第２のＩＧＢＴ４００２の正常動作時のターンオン時間は約２００ｎｓとなる。また、コンデンサ４００３が放電されるとき、第１のＩＧＢＴ４００１のゲート電圧がゼロであるときの電位よりも第１のＩＧＢＴ４００１のフローティング電圧が高くなっている時間は約８０ｎｓである。第１のＩＧＢＴ４００１の保護回路としては、遅延時間が８０ｎｓ以上の回路を作成すれば良いが、第１のＩＧＢＴ４００１および第２のＩＧＢＴ４００２を同一構造同一プロセスで形成する場合は、両者が同じ破壊耐量を持つこととなるため、第１のＩＧＢＴ４００１および第２のＩＧＢＴ４００２の保護回路は、第２のＩＧＢＴ４００２のターンオン時間に合わせて形成しても良い。
【０１１１】
以上において、本発明では、出力段を保護するための回路として記載されているが、個別半導体にも適用可能である。また、本発明の耐圧担持に関する構造は、高耐圧を必要とする横型ＬＤＭＯＳトランジスタなどにも応用可能である。また、本発明にかかる半導体装置を用いた回路の構成および保護回路の構成は、上述した回路構成に限らず種々変更可能であり、保護回路として用いるスイッチング素子のターンオン時間、ゲート閾値電圧などは、回路構成に合わせて好適な条件に変更することが望ましい。
【産業上の利用可能性】
【０１１２】
以上のように、本発明にかかるＩＧＢＴは、高い短絡耐量が要求される高耐圧スイッチング素子に有用であり、特に、フラットパネルディスプレイのドライバＩＣや車載ＩＣなどの出力段に用いる高耐圧スイッチング素子に適している。
【符号の説明】
【０１１３】
１  ｐチャネルＭＯＳＦＥＴ（第１）
２  ｎチャネルＭＯＳＦＥＴ（第１）
３  ｐチャネルＭＯＳＦＥＴ（第２）
４  ｎチャネルＭＯＳＦＥＴ（第２）
５  ｐチャネルＭＯＳＦＥＴ（第３）
６  ｎチャネルＭＯＳＦＥＴ（第３）
７  ｐチャネルＭＯＳＦＥＴ（第４）
８  ｎチャネルＭＯＳＦＥＴ（第４）
１０１  インバータ（第１）
１０２  インバータ（第２）
１０３  インバータ（第３）
１１１  ＩＮ端子
１１２  ＯＵＴ端子
１１３  ノード
１２１  遅延抵抗
１２２  キャパシタ
１００  遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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