(57)【要約】      （修正有）【課題】キャッシュを有効活用することを実現できる制御装置を提供する。【解決手段】制御装置１は、ソフトを記憶する主記憶手段３と、二つのコア９、１０を含む中央演算処理手段と、ソフトの一部を記憶する二つの副記憶手段７、８とを含み、ソフトのうち、二つの副記憶手段７、８全てに対応する各制御モードのソフト部分が共通情報を含み、一のコア９が、対応する一の副記憶手段７から共通情報を含むソフト部分を読み込む読込動作を失敗した場合に、一の副記憶手段７が上記読込動作の対象となる共通情報を含むソフト部分を主記憶手段３に要求して、他のコア１０が上記読込動作の対象となる共通情報を含むソフト部分と同一の制御モードのソフト部分を実行しているか否かを判定する情報判定手段１５を含み、情報判定手段１５が肯定と判定する場合に、一つのコア９が他の前記副記憶手段８が記憶しているソフト部分の読込動作を実行。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソフトを記憶する主記憶手段と、二つのコアを含む中央演算処理手段と、前記二つのコアに対応して、前記ソフトの一部を記憶する二つの副記憶手段と、を含み、前記ソフトのうち、前記二つの副記憶手段全てに対応する各制御モードのソフト部分が共通情報を含み、前記二つのコアのうち一のコアが、対応する一の前記副記憶手段から前記共通情報を含む前記ソフト部分を読み込む読込動作を失敗した場合に、前記一の副記憶手段が前記読込動作の対象となる共通情報を含む前記ソフト部分を前記主記憶手段に要求して、前記二つのコアのうち他のコアが前記読込動作の対象となる共通情報を含む前記ソフト部分と同一の制御モードの前記ソフト部分を実行しているか否かを判定する情報判定手段を含み、前記情報判定手段が肯定と判定する場合に、前記一つのコアが他の前記副記憶手段が記憶している前記ソフト部分の読込動作を実行すること、を特徴とする制御装置。
【請求項２】
前記二つのコアの双方が高負荷処理状態であるか否かを判定する処理判定手段を含み、前記処理判定手段が前記二つのコアの双方が高負荷処理状態であると判定する場合に、前記主記憶手段の記憶する前記共通情報を含む前記ソフトを、前記二つの副記憶手段が分担し記憶する、ことを特徴とする請求項１に記載の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、乗用車、トラック、バス等の車両に適用して好適なＥＣＵ（Electronic  Control  Unit）等の制御装置に関する。
【背景技術】
【０００２】
近年の車両においては、車両における様々な制御を実現するために、車載機器に関する種々の制御情報を検出するセンサ、これらの種々の制御情報を用いて車載機器を制御する制御装置としてＥＣＵを備えている。これらのＥＣＵの相互間はＣＡＮ（Controller  Area  Network）等の通信規格により接続されて相互に必要な情報を授受している。車載機器は、例えばガソリン車であれば、エンジン、トランスミッション等を含み、ハイブリッド車であれば、エンジン、モータ、発電機、インバータ、動力分割機構等を含む。
【０００３】
このようなＥＣＵにおいては、汎用のパーソナルコンピュータやワークステーションと同様に、ＣＰＵ（Central  Processing  Unit）の備えるコアの高速化すなわち高クロック化の進歩に比して、主メモリすなわちＲＯＭ（Read  Only  Memory）の高速化が遅れており、処理性能をＣＰＵのコアの高速化に即して高めることが難しいという問題が生じる。このため、例えば特許文献１に記載されているように、複数のコアを備えて、制御を実現するための処理をより高速に実行することが行われている。
【０００４】
ここで、ＥＣＵすなわち制御装置内における主メモリすなわちＲＯＭについては複数のコアに対して共通利用することが行われているが、ＲＯＭ内に格納される制御用のソフトの全部を含む一部をコピーする機能を有するキャッシュについては、複数のコアに対応させて備える必要があるため、複数のコアに対応させてＲＯＭよりも近接した領域に設けられており、複数のキャッシュはそれぞれ別々に動作する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２４１６０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、このような特許文献１に記載の制御装置においては、制御装置内の複数のキャッシュはそれぞれ別々つまり個別に動作しているため、ＲＯＭからリロードされるソフトの一部が共通であって、共通コードを含んでいる場合においても、個別にリロードされることとなり、キャッシュからソフトを読み取ることができないキャッシュミスも個別に発生する。
【０００７】
つまり、キャッシュミスが発生する時点において、ＲＯＭからリロードし直すことを招き、遅延時間が増大して処理に必要な実行時間が増大し、複数のコア相互間の処理時間のばらつきの増大を招くという問題が生じ、また、複数のコアそれぞれにキャッシュを備えるため、キャッシュ全体としての容量増大を招くという問題も生じることとなり、より適切にキャッシュを有効活用することが実現できていないという課題が生じていた。
【０００８】
本発明は、上記課題に鑑み、より適切にキャッシュを有効活用することを実現できる制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の問題を解決するため、本発明に係る制御装置は、
ソフトを記憶する主記憶手段と、
二つのコアを含む中央演算処理手段と、
前記二つのコアに対応して、前記ソフトの一部を記憶する二つの副記憶手段と、
を含み、
前記ソフトのうち、前記二つの副記憶手段全てに対応する各制御モードのソフト部分が共通情報を含み、
前記二つのコアのうち一のコアが、対応する一の前記副記憶手段から前記共通情報を含む前記ソフト部分を読み込む読込動作を失敗した場合に、
前記一の副記憶手段が前記読込動作の対象となる共通情報を含む前記ソフト部分を前記主記憶手段に要求して、前記二つのコアのうち他のコアが前記読込動作の対象となる共通情報を含む前記ソフト部分と同一の制御モードの前記ソフト部分を実行しているか否かを判定する情報判定手段を含み、
前記情報判定手段が肯定と判定する場合に、前記一つのコアが他の前記副記憶手段が記憶している前記ソフト部分の読込動作を実行すること、
を特徴とする。
【００１０】
なお、前記主記憶手段とは典型的には主メモリつまりＲＯＭであり、前記副記憶手段とは典型的にはキャッシュであり、前記中央演算処理手段とは典型的にはＣＰＵであり、前記情報判定手段とは典型的にはアドレス判断回路により構成される。
【００１１】
また、前記ソフトとは、個々のプログラムを構成するコードの全体又は一部の集合を示し、前記ソフト部分とは各制御モードで定義されて前記共通情報を有するプログラムのコードの全体又は一部の集合を示す。例えば前記制御装置を適用する車両がＨＶ車であれば、モータ用、発電機用、共通用のプログラムのコードが正弦波モード、過変調モード、矩形波モードのそれぞれの制御モード毎に存在し、プログラムのコードのそれぞれが共通用であれば、共通情報を含めて、モータ用、発電機用のプログラムのコードと識別可能とする。
【００１２】
本発明に係わる前記制御装置によれば、前記コアが対応する一の前記副記憶手段に前記主記憶手段からあらかじめリロードされている前記共通情報を含む前記ソフト部分つまりプログラムのコードを読み込むために前記副記憶手段にアクセスして、読込動作の対象となる前記ソフト部分が存在しないキャッシュミスが発生した場合において、他の前記副記憶手段にリロードされて記憶されている前記共通情報を含む前記ソフト部分を前記コアが読み込み、実行することができるので、キャッシュミスが発生した場合に前記コアから前記主記憶手段に読込動作を行うことに比べて、アクセスを高速化し、処理時間を高速化することができる。
【００１３】
また、前記副記憶手段が前記共通情報を含む前記ソフト部分を要求し、前記他のコアが前記共通情報を含む前記ソフトと同一の制御モードの前記ソフト部分を実行しているか否かを前記情報判定手段が判定して、肯定と判定されて、前記他のコアの実行している制御モードを予め知覚した上で、他の前記副記憶手段にリロードされた前記共通情報を含む前記ソフト部分を前記コアが読込むこととしているので、他の前記副記憶手段に前記共通情報を含む前記ソフト部分がリロードされている確率を高めて、前記コアが他の前記副記憶手段にアクセスするにあたってのキャッシュミスをも防止することができる。
【００１４】
さらに、前記制御装置は、
前記二つのコアの双方が高負荷処理状態であるか否かを判定する処理判定手段を含み、
前記処理判定手段が前記二つのコアの双方が高負荷処理状態であると判定する場合に、前記主記憶手段の記憶する前記共通情報を含む前記ソフトを、前記二つの副記憶手段が分担し記憶する、
ことを特徴とすることが好ましい。
【００１５】
なお、前記処理判定手段は、例えば制御モードモニタ回路により構成する。また、前述した正弦波モード、過変調モード、矩形波モードにおいては、矩形波モードが前記高負荷処理状態に該当する。
【００１６】
前記制御装置によれば、処理負荷の厳しい前記高負荷処理状態の制御モードを実現する前記ソフトの前記共通情報を、前記二つのコアにそれぞれ対応する二つの前記副記憶手段に分担してリロードすることとなるので、二つの前記副記憶手段のトータルの容量を小さくした上で、制御モード全体を前記副記憶手段上に載せて、高速処理を実現することができる。
【発明の効果】
【００１７】
本発明によれば、より適切にキャッシュを有効活用することを実現できる制御装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る制御装置の一実施形態を示すブロック図である。
【図２】本発明に係る制御装置の一実施形態が使用するマップを示す模式図である。
【図３】本発明に係る制御装置の一実施形態が使用する共線図を示す模式図である。
【図４】本発明に係る制御装置の一実施形態におけるリロード形態を示す模式図である。
【図５】本発明に係る制御装置の一実施形態の制御内容を示すフローチャートである。
【発明を実施するための形態】
【実施例】
【００１９】
以下、本発明を実施するための形態について、添付図面を参照しながら説明する。図１は、本発明に係わる車両制御装置の一実施形態を機能ブロック的に示す模式図である。図２は、本発明に係わる車両制御装置の一実施形態が用いるＮＴマップ（回転数ＮとトルクＴの関係）を示す模式図である。図３は、本発明に係わる車両制御装置の一実施形態が用いる共線図を示す模式図である。図４は、本発明に係わる車両制御装置の一実施形態における副記憶手段のリロード形態を示す模式図である。
【００２０】
本実施例の車両制御装置（１）は、マイクロコンピュータ（２）と、ＲＯＭ（３）と、アドレス判断回路（５）と、アドレス判断回路（６）と、キャッシュ１（７）と、キャッシュ２（８）と、ＣＰＵコア１（９）と、ＣＰＵコア２（１０）と、周辺ＩＯ（１１）と、周辺ＩＯ（１２）と、モータ１（１３）と、モータ２（１４）と、制御モードモニタ回路（１５）と、現回転数モニタ回路（１６）とを含む。図１における白抜きの矢印及び実線の矢印は、上述した構成要素間を相互に接続するデータバス又は配線を示す。
【００２１】
ここで、車両制御装置（１）は本発明の制御装置を構成する。ＲＯＭ（３）は主記憶手段を構成する。ＣＰＵコア１（９）と、ＣＰＵコア２（１０）とはともにコアを構成し、キャッシュ１（７）と、キャッシュ２（８）と、ＣＰＵコア１（９）はともに副記憶手段を構成する。ＣＰＵコア１（９）とキャッシュ１（７）と、ＣＰＵコア２（１０）とキャッシュ２（８）と、周辺ＩＯ（１１）（１２）で中央演算処理手段を構成する。
【００２２】
アドレス判断回路（５）（６）と、制御モードモニタ回路（１５）と、現回転数モニタ回路（１６）は、マイクロコンピュータ（２）が所定のプログラムを実行することにより実現される機能ブロックであり、アドレス判断回路（５）（６）は、情報判定手段を構成し、制御モードモニタ回路（１５）は、処理判定手段を構成する。
【００２３】
ＲＯＭ（３）は、モータ１（１３）を制御するための、正弦波ＭＧ１用情報を含むプログラムと、過変調ＭＧ１用情報を含むプログラムと、矩形波ＭＧ１用情報を含むプログラムと、モータ２（１４）を制御するための、正弦波ＭＧ２用情報を含むプログラムと、過変調ＭＧ２用情報を含むプログラムと、矩形波ＭＧ２用情報を含むプログラムと、モータ１（１３）とモータ２（１４）とで共通して使用される、正弦波共通情報を含むプログラムと、過変調共通情報を含むプログラムと、矩形波共通情報を含むプログラムがそれぞれ、コンパイル時においてプログラム毎に割り当てられたアドレスを有するメモリ領域に分割してロードされる。
【００２４】
制御モードモニタ回路（１５）はモータ１（１３）及びモータ２（１４）を制御する図示しないインバータが備える電流計と電圧計からモータ電流と、システム電圧を取得して、現回転数モニタ回路（１６）は、モータ１（１３）及びモータ２（１４）がそれぞれ備える図示しないレゾルバからレゾルバ角情報を取得して、現回転数を演算して制御モードモニタ回路（１５）に出力する。制御モードモニタ回路（１５）は、目標トルク、システム電圧、モータ電流、現回転数、図２に示すＮＴマップを元に、モータ１（１３）及びモータ２（１４）のそれぞれの制御モードを判断する。
【００２５】
すなわち、ＲＯＭ（３）にロードされるソフトすなわちプログラムのコードの集合のうち、二つの副記憶手段つまりはキャッシュ１（７）とキャッシュ２（８）の全てに対応するソフト部分を構成するプログラムのコードが、正弦波共通情報、過変調共通情報、矩形波共通情報すなわち共通情報を含むこととする。
【００２６】
さらに、二つのＣＰＵコア１（９）及びＣＰＵコア２（１０）のうち一のＣＰＵコア１（９）が、対応する一のキャッシュ１（７）から共通情報を含むソフト部分すなわちプログラムのコードを読み込む読込動作を失敗してキャッシュミスが発生した場合に、アドレス判断回路（５）（６）が、キャッシュ１（７）及びキャッシュ２（８）のアドレス要求状況と、制御モードモニタ回路（１５）の判断に基づいて、キャッシュ１（７）が共通情報を含むプログラムのコードをＲＯＭ（３）に要求して、二つのＣＰＵコア１（９）及びＣＰＵコア２（１０）のうち他のＣＰＵコア２（１０）が要求したプログラムと同一の制御モードの共通情報を含むプログラムのコードを実行しているか否かを判定する。
【００２７】
アドレス判断回路（５）（６）が、キャッシュ１（７）が共通情報を含むプログラムをＲＯＭ（３）に要求して、二つのＣＰＵコア１（９）及びＣＰＵコア２（１０）のうち他のＣＰＵコア２（１０）が、ＣＰＵコア１（９）がキャッシュ１（７）に対して要求したプログラムのコードと同一の制御モードの共通情報を含むプログラムのコードを実行しているかの、両条件が成立して、肯定と判定する場合には、一つのＣＰＵコア１（９）が他のキャッシュ２（８）からキャッシュ２（８）が記憶している共通情報を含むプログラムのコードの読込動作を実行する。
【００２８】
制御モードモニタ回路（１５）は、図２に示すＮＴマップと、図３に示す動力分割機構ＴＨＳの共線図の状態遷移を元に、二つのＣＰＵコア１（９）及びＣＰＵコア２（１０）の双方が高負荷処理状態すなわち矩形波制御モードであるか否かを判定し、肯定と判定する場合に、ＲＯＭ（３）の記憶する矩形波用共通情報を含む制御モードのプログラムのコードの全てを、図４に示すように、キャッシュ１（７）及びキャッシュ２（８）に分担しリロードさせて記憶させる。
【００２９】
以下に以上述べた本実施例の車両制御装置（１）の制御内容を、フローチャートを用いて説明する。図５は、本発明に係わる車両制御装置（１）の制御内容を示すフローチャートである。
【００３０】
図５に示すように、ステップＳ１において、制御モードモニタ回路（１５）は、ＣＰＵコア１（９）及びＣＰＵコア２（１０）の制御モードが、図２に示した正弦波モード、過変調モード、矩形波モードのいずれであるかを判断し、ステップＳ２において、制御モードモニタ回路（１５）は、ＣＰＵコア１（９）及びＣＰＵコア２（１０）のいずれかが矩形波モードつまり高負荷処理状態であるか否かを判定し、肯定である場合にはステップＳ３にすすみ、否定である場合には、ステップＳ９にすすむ。
【００３１】
ステップＳ３において、制御モードモニタ回路（１５）から、ＲＯＭ（３）に対して、キャッシュ１（７）及びキャッシュ２（８）に対してキャッシュリロード指示を実行し、ステップＳ４において、キャッシュ１（７）及びキャッシュ２（８）のそれぞれは、個別のコードをリロードし、図１に示した、正弦波共通情報、過変調共通情報、矩形波共通情報すなわち共通情報を含むコードが記憶されるＲＯＭ（３）内の共通部にアクセスして、記憶されているコードを、キャッシュ１（７）及びキャッシュ２（８）のそれぞれに、図４に示すように前半と後半を分担させてリロードする。
【００３２】
ステップＳ５において、一のＣＰＵコア１（９）から対応するキャッシュ１（７）に対してキャッシュアクセスを行い、ステップＳ６においてキャッシュミスが発生したか否かを判定し、否定であればステップＳ７にすすみ、自キャッシュであるキャッシュ１（７）をアクセスして、制御上必要なプログラムのコードを取得して、処理を実行する。
【００３３】
ステップＳ８において、一のＣＰＵコア１（９）は、他キャッシュであるキャッシュ２（８）にアクセスして、制御上必要なプログラムのコードを取得して処理を実行する。
【００３４】
ステップＳ９において、一のＣＰＵコア１（９）は自キャッシュであるキャッシュ１（７）にキャッシュアクセスを実行し、ステップＳ１０において、キャッシュミスが発生したか否かを判定し、肯定であれば、ステップＳ１１にすすみ、否定であれば、ステップＳ１４にすすむ。
【００３５】
ステップＳ１１において、制御モードモニタ回路（１５）は他コアであるＣＰＵコア２（１０）がＣＰＵコア１（９）と同一の制御モードのプログラムのコードを実行しているか否かを判定し、肯定であればステップＳ１２にすすみ、否定であればステップＳ１３にすすむ。
【００３６】
ステップＳ１２において、ＣＰＵコア１（９）は他キャッシュであるキャッシュ２（８）をアクセスして、処理を実行し、ステップＳ１３において、ＣＰＵコア１（９）は、主メモリであるＲＯＭ（３）から制御に必要なプログラムのコードを読込処理することを実行する。ステップＳ１４においては、ＣＰＵコア１（９）は自キャッシュであるキャッシュ１（７）をアクセスして、処理を実行する。
【００３７】
これらの制御内容により実現される本実施例の車両制御装置（１）によれば、以下のような作用効果を得ることができる。すなわち、ＣＰＵコア１（９）が対応するキャッシュ１（７）にＲＯＭ（３）からあらかじめリロードされている共通情報を含むソフト部分つまりプログラムのコードを読み込むために、自キャッシュであるキャッシュ１（７）にアクセスしてキャッシュミスが発生した場合において、他キャッシュであるキャッシュ２（８）にリロードされた共通情報を含むソフト部分のコードをＣＰＵコア１（９）が読み込み、実行することができるので、他キャッシュであるキャッシュ２（８）を用いてバックアップ性を高めることができる。
【００３８】
これとともに、キャッシュミスが発生した場合においても、ＣＰＵコア１（９）がキャッシュ１（７）よりも離隔して位置するＲＯＭ（３）に読込動作を行うことに比べて、より近接した位置に位置するキャッシュ２（８）にアクセスすることとしているので、アクセスを高速化し、読込動作に必要な処理時間を高速化することができる。
【００３９】
加えて、キャッシュ１（７）が共通情報を含むプログラムのコードをＲＯＭ（３）に要求し、他のキャッシュ２（８）が共通情報を含むプログラムのコードと同一の制御モードのプログラムのコードを実行しているか否かを制御モードモニタ回路（１５）により判定させて、肯定と判定された場合において、他のＣＰＵコア２（１０）の実行している制御モードを予め知覚した上で、ＣＰＵコア１（９）が他キャッシュであるキャッシュ２（８）にアクセスして、キャッシュ２（８）にリロードされて記憶された共通情報を含むプログラムのコードをＣＰＵコア（９）が読込むこととしているので、他キャッシュであるキャッシュ２（８）に共通情報を含むプログラムのコードがリロードされている確率を高めて、ＣＰＵコア１（９）がキャッシュ２（８）にアクセスするにあたってのキャッシュミスをも防止することができる。
【００４０】
また、単にバックアップを目的として、常に他キャッシュであるキャッシュ２（８）に共通情報を含むプログラムのコードを、ＲＯＭ（３）からリロードさせて待機保持させた場合には、キャッシュ２（８）は対応するＣＰＵコア２（１０）が実行するある制御モードのプログラムのコード以外、すなわち他の制御モードのプログラムをも保持する必要が生じて、容量増大を招いてしまうことに比べて、本実施例の車両制御装置（１）においては、ＣＰＵコア１（９）が他キャッシュであるキャッシュ２（８）にアクセスするケースを、ＣＰＵコア２（１０）がＣＰＵコア１（９）と同一の制御モードを実行しているケースに絞り込むことにより、キャッシュ２（８）に要求される記憶容量を制限してコストダウンを図ることができる。
【００４１】
さらに、本実施例の車両制御装置（１）においては、制御モードモニタ回路（１５）が、ＣＰＵコア１（９）とＣＰＵコア２（１０）の双方が高負荷処理状態であるか否かを判定した上で、肯定であると判定される場合に、ＲＯＭ（３）の記憶する共通情報を含むプログラムのコードの全てを、キャッシュ１（７）及びキャッシュ（８）の双方に分担させてリロードして記憶させることとしているので、更に以下のような有利な作用効果を得ることができる。
【００４２】
すなわち、処理負荷の厳しい状態である、高負荷処理状態の制御モード、共通情報を含む矩形波モードを実現するプログラムのコードの共通情報を、ＣＰＵコア１（９）及びＣＰＵコア２（１０）にそれぞれ対応する二つのキャッシュ１（７）及びキャッシュ２（８）に分担してリロードすることとなるので、キャッシュ１（７）及びキャッシュ２（８）のトータルとしての記憶容量を小さくしてコストダウンを実現した上で、制御モードを実現するプログラムのコード全体をキャッシュ１（７）及びキャッシュ２（８）上に載せて、制御に必要なプログラムのコードをＣＰＵコア１（９）及びＣＰＵコア２（１０）により近接した位置に保持することができるので、アクセス及び読込、実行に要する時間を短縮して、高速処理を実現することができる。
【００４３】
すなわち、本実施例の車両制御装置（１）においては、主メモリであるＲＯＭ（３）に比べて、高価かつ高速であるという特性を有する、キャッシュ１（７）及びキャッシュ２（８）を備えて、二つのコアであるＣＰＵコア１（９）及びＣＰＵコア２（１０）を備えたマルチＣＰＵコアの構成を採用した場合おいても、キャッシュ１（７）及びキャッシュ２（８）をより適切に有効活用することを実現することができる。
【００４４】
以上本発明の好ましい実施例について詳細に説明したが、本発明は上述した実施例に制限されることなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形および置換を加えることができる。
【００４５】
例えば上述した実施例においては、一のコアをＣＰＵコア１（９）として説明したが、ＣＰＵコア２（１０）を一のコアとしても、他キャッシュであるキャッシュ１（７）からバックアップ的に共通情報を有するプログラムのコードを取得し、高負荷処理状態においては、共通情報を有するプログラムのコードを、キャッシュ１（７）及びキャッシュ２（８）の双方に分担させてリロードすることを同様に実行することができる。
【産業上の利用可能性】
【００４６】
本発明の制御装置によれば、複数のキャッシュをより適切に有効活用することを可能とすることができ、キャッシュの記憶容量を制限してコストダウンを図り、ＣＰＵの処理時間の短縮化と高速化を図ることができるので、乗用車、トラック、バス等の様々な車両に適用して有益なものである。
【符号の説明】
【００４７】
１      車両制御装置
２      マイクロコンピュータ
３      ＲＯＭ
５      アドレス判断回路
６      アドレス判断回路
７      キャッシュ１
８      キャッシュ２
９      ＣＰＵコア１
１０      ＣＰＵコア２
１１      周辺ＩＯ
１２      周辺ＩＯ
１３      モータ１
１４      モータ２
１５      制御モードモニタ回路
１６      現回転数モニタ回路
【図１】
2010165210.tif 000003
【図２】
2010165210.tif 000004
【図３】
2010165210.tif 000005
【図４】
2010165210.tif 000006
【図５】
2010165210.tif 000007