(57)【要約】【課題】ゲート電極の低抵抗化と素子面積の縮小とを同時に可能とした半導体装置及びその製造方法を提供する。【解決手段】第１導電型の第１の半導体層１０、第２導電型の第２の半導体層２０、及び第１導電型の第３の半導体層３０の積層体と、絶縁層（第１の絶縁層１４０）と、絶縁膜１５０と、第１〜第３の電極１５、５０、６０と、を備える。第１の電極は第１の半導体層下面に設けられ、絶縁層は第３の半導体層上に一定の間隔を置いて複数形成される。第２の電極は、絶縁層の底面から第１の半導体層にかけて形成され、下側の第１の導電膜１５１と、第１の導電膜よりも導電率が高い上側の第２の導電膜１５２と、を有する。絶縁膜１５０は第２の電極の側面及び底面を覆う。第３の電極は、隣接する絶縁層間において第３の半導体層上面から第２または第３の半導体層にかけて形成され、絶縁層の側面に接する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層下面に設けられた第１の電極と、
前記第１の半導体層上面に設けられた第２導電型の第２の半導体層と、
前記第２の半導体層上面に設けられた前記第１導電型の第３の半導体層と、
前記第３の半導体層上に一定の間隔を置いて複数形成された絶縁層と、
前記絶縁層の各々において前記絶縁層の底面から前記第１の半導体層にかけて形成され、前記絶縁層の幅よりも狭い幅を有し、第１の導電膜と、前記第１の導電膜よりも上側に設けられ前記第１の導電膜よりも導電率が高い第２の導電膜と、を有する第２の電極と、
前記第２の電極の側面及び底面を覆うように形成された絶縁膜と、
隣接する前記絶縁層間において前記第３の半導体層上面から前記第２の半導体層または前記第３の半導体層にかけて形成され、前記絶縁層の側面に接する第３の電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第２の導電膜の下端は、前記第３の半導体層の下端よりも上側にあることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の導電膜の上端は、前記第３の電極の上端よりも下側であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の導電膜はポリシリコンであり、前記第２の導電膜は金属であることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
第１導電型の第１の半導体層と、第２導電型の第２の半導体層と、前記第１導電型の第３の半導体層と、の積層体を形成する工程と、
前記第１の半導体下面に第１の電極を形成する工程と、
前記第３の半導体層に一定の間隔を置いて、開口部を有する複数の絶縁層を形成する工程と、
前記第３の半導体層に前記絶縁層の前記開口部をマスクとして第１のトレンチを形成した後、前記第１のトレンチの内壁面を後退させて、前記開口部の幅よりも広い幅を有し、前記第１の半導体層に達する第２のトレンチを形成する工程と、
前記第２のトレンチの内側に絶縁膜を形成する工程と、
前記第２のトレンチの内側の前記絶縁膜の表面に第１の導電膜を埋め込む工程と、
前記第３の半導体層に前記絶縁層の外側端部をマスクとして前記第２の半導体層または前記第３の半導体層にかけて第３のトレンチを形成すると供に、前記第２のトレンチの前記第１の導電膜に前記絶縁層の前記開口部をマスクとして第４のトレンチを形成する工程と、
前記第４のトレンチの内部に前記第１の導電膜よりも導電率が高い第２の導電膜を埋め込んで第２の電極を形成し、前記第３のトレンチの内部に導電膜を埋め込んで第３の電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トレンチ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタにおいて、ゲート電極の低抵抗化と素子面積の縮小とが求められている。
【０００３】
ゲート電極には従来ポリシリコンが用いられることが多い。ゲート電極の低抵抗化のために、ゲート電極に金属材料を用いると、ゲート電極の仕事関数が従来とは異なってしまい、半導体装置の全体の再設計が必要となるため、効率が悪い。従って、ゲート電極の半導体層と接する部分にはポリシリコンを使用したまま、ゲート電極を低抵抗化することが求められる。
【０００４】
一方、素子面積の縮小のためには、電極の形成の際のフォトリソグラフィの合わせ精度による設計マージンを小さくすることが重要である。例えば、特許文献１には、トレンチどうしの間のメサ領域に漏斗状の拡張部分を形成し、この拡張部分の絶縁部をマスクとして電極用のコンタクトホールを形成することにより、トレンチとコンタクトホールの位置精度を向上させる方法が提案されている。この方法によって素子面積をある程度改善できる可能性はあるが、ゲート電極の低抵抗化はできない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１５７０１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ゲート電極の低抵抗化と素子面積の縮小とを同時に可能とした半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層下面に設けられた第１の電極と、前記第１の半導体層上面に設けられた第２導電型の第２の半導体層と、前記第２の半導体層上面に設けられた前記第１導電型の第３の半導体層と、前記第３の半導体層上に一定の間隔を置いて複数形成された絶縁層と、前記絶縁層の各々において前記絶縁層の底面から前記第１の半導体層にかけて形成され、前記絶縁層の幅よりも狭い幅を有し、第１の導電膜と、前記第１の導電膜よりも上側に設けられ前記第１の導電膜よりも導電率が高い第２の導電膜と、を有する第２の電極と、前記第２の電極の側面及び底面を覆うように形成された絶縁膜と、隣接する前記絶縁層間において前記第３の半導体層上面から前記第２の半導体層または前記第３半導体層にかけて形成され、前記絶縁層の側面に接する第３の電極と、を備えたことを特徴とする半導体装置が提供される。
【０００８】
また、本発明の他の一態様によれば、第１導電型の第１の半導体層と、第２導電型の第２の半導体層と、前記第１導電型の第３の半導体層と、の積層体を形成する工程と、前記第１の半導体下面に第１の電極を形成する工程と、前記第３の半導体層に一定の間隔を置いて、開口部を有する複数の絶縁層を形成する工程と、前記第３の半導体層に前記絶縁層の前記開口部をマスクとして第１のトレンチを形成した後、前記第１のトレンチの内壁面を後退させて、前記開口部の幅よりも広い幅を有し、前記第１の半導体層に達する第２のトレンチを形成する工程と、前記第２のトレンチの内側に絶縁膜を形成する工程と、前記第２のトレンチの内側の前記絶縁膜の表面に第１の導電膜を埋め込む工程と、前記第３の半導体層に前記絶縁層の外側端部をマスクとして前記第２の半導体層または前記第３の半導体層にかけて第３のトレンチを形成すると供に、前記第２のトレンチの前記第１の導電膜に前記絶縁層の前記開口部をマスクとして第４のトレンチを形成する工程と、前記第４のトレンチの内部に前記第１の導電膜よりも導電率が高い第２の導電膜を埋め込んで第２の電極を形成し、前記第３のトレンチの内部に導電膜を埋め込んで第３の電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、ゲート電極の低抵抗化と素子面積の縮小とを同時に可能とした半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。
【図３】図２に続く工程順模式的断面図である。
【図４】図３に続く工程順模式的断面図である。
【図５】図４に続く工程順模式的断面図である。
【図６】図５に続く工程順模式的断面図である。
【図７】図６に続く工程順模式的断面図である。
【図８】本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
【図９】本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。
【図１０】本発明の第１の実施形態に係る別の半導体装置の製造方法を例示する工程順模式的断面図である。
【図１１】図１０に続く工程順模式的断面図である。
【図１２】図１１に続く工程順模式的断面図である。
【図１３】図１２に続く工程順模式的断面図である。
【図１４】本発明の第１の実施形態に係る別の半導体装置の製造方法を例示する工程順模式的断面図である。
【図１５】図１４に続く工程順模式的断面図である。
【図１６】本発明の第２の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１２】
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。  
図１に表したように、本発明の第１の実施形態に係る半導体装置２１０は、第１導電型の第１の半導体層１０と、その上に設けられた第２導電型の第２の半導体層２０と、その上に設けられた第１導電型の第３の半導体層３０と、を備える。
【００１３】
第２導電型は、第１導電型と反対の導電型である。  
そして、本発明の実施形態において、第１導電型と第２導電型とは、互いに入れ替えることができる。以下では、第１導電型がｎ型であり、第２導電型がｐ型である例として説明する。
【００１４】
すなわち、半導体装置２１０は、ｎ型の第１の半導体層１０と、第１の半導体層１０の第１主面１０ａとは反対の側に設けられたｐ型の第２の半導体層２０と、第２の半導体層２０の第１の半導体層１０とは反対の側に設けられたｎ型の第３の半導体層３０と、を備える。
【００１５】
本具体例では、第１の半導体層１０は、ｎ＋層１１と、ｎ＋層１１と第２の半導体層２０との間に設けられたｎ−層１２と、を有する。
【００１６】
そして、本具体例では、第２の半導体層２０はｐ−層であり、第３の半導体層３０はｎ＋層である。そして、例えば、上記のｎ＋層１１、ｎ−層１２、第２の半導体層２０（ｐ−層）、及び第３の半導体層３０（ｎ＋層）には、それぞれｎ型またはｐ型の不純物を含有するシリコンが用いられる。
【００１７】
そして、半導体装置２１０は、第１の半導体層１０の第１主面１０ａ（すなわち、第１の半導体層１０の第２の半導体層２０とは反対の側の面）に設けられた第１の電極１５をさらに備える。
【００１８】
ここで、便宜的に、第１の半導体層１０の第２の半導体層２０の側の方向を上方向とし、第１の半導体層１０の第２の半導体層２０とは反対の側の方向を下方向とする。
【００１９】
すなわち、第２の半導体層２０は、第１の半導体層１０上面に設けられ、第３の半導体層３０は、第２の半導体層２０上面に設けられる。そして、第１の電極１５は、第１の半導体層１０下面に設けられる。
【００２０】
そして、第３の半導体層３０上に、複数の絶縁層（第１の絶縁層１４０）が設けられる。第１の絶縁層１４０は、一定の間隔を置いて複数形成されている。
【００２１】
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、第１の半導体層１０、第２の半導体層２０及び第３の半導体層３０の積層方向をＺ軸方向とする。そして、第１の絶縁層１４０が並ぶ方向をＸ軸方向とし、Ｚ軸方向とＹ軸方向とに垂直な方向をＹ軸方向とする。
【００２２】
そして、半導体装置２１０は、第２の電極５０と絶縁膜１５０と第３の電極６０とをさらに備える。
【００２３】
第２の電極５０は、第１の絶縁層１４０の各々において第１の絶縁層１４０の底面から第１の半導体層１０にかけて形成されている。すなわち、第２の電極５０の下端のＺ軸方向における位置は、第１の半導体層１０の上端と下端との間の位置である。そして、第２の電極５０は、第１の絶縁層１４０の幅よりも狭い幅を有する。第２の電極５０は、第１の導電膜１５１と、第１の導電膜１５１よりも上側に設けられ第１の導電膜１５１よりも導電率が高い第２の導電膜１５２と、を有する。
【００２４】
絶縁膜１５０は、第２の電極５０の側面及び底面を覆うように形成されている。
【００２５】
第３の電極６０は、隣接する第１の絶縁層１４０間において第３の半導体層３０上面から第２の半導体層２０または第３の半導体層３０にかけて形成され、第１の絶縁層１４０の側面に接する。すなわち、第３の電極６０の下端のＺ軸方向における位置は、第２の半導体層２０の下端よりも上で、第３の半導体層３０の上端よりも下である。
【００２６】
なお、第３の電極６０の直下に、オーミックコンタクトをとるために、高濃度で不純物を含むコンタクト層（高濃度層３１）を必要に応じて設けることができる。
【００２７】
すなわち、例えば、第３の半導体層３０の第２の半導体層２０とは反対の側の第２主面３０ａには、後述する第１のトレンチ幅が拡張されて形成された第２のトレンチ１４２が設けられている。第２のトレンチ１４２は、第２主面３０ａから第１の半導体層１０にかけて形成されている。具体的には、第２のトレンチ１４２の深さはｎ−層１２の途中までの深さである。
【００２８】
そして、第２のトレンチ１４２の内壁面１４２ｉには絶縁膜１５０が設けられている。
【００２９】
そして、第２のトレンチ１４１の絶縁膜１５０の内側の面には第２の電極５０が設けられている。すなわち、第２のトレンチ１４２の内側において、絶縁膜１５０に隣接して第２の電極５０が設けられている。
【００３０】
第２の電極５０は、第１の導電膜１５１と第２の導電膜１５２とを有する。  
第１の導電膜１５１は第２のトレンチ１４２の内側において絶縁膜１５０に隣接している。第２の導電膜１５２は、第２のトレンチ１４２の第２主面３０ａの側において、第１の導電膜１５１に隣接して設けられている。すなわち、後述するように、第２の導電膜１５２は、第２のトレンチ１４２において第１の導電膜１５１よりも開口部１４２ｏの側に埋め込まれている。
【００３１】
第２の導電膜１５２の導電率は、第１の導電膜１５１よりも高い。  
第１の導電膜１５１には、例えばポリシリコンが用いられる。なお、このポリシリコンには、リンなどの各種の不純物を含有するポリシリコンを用いても良い。
【００３２】
第２の導電膜１５２には、例えば、各種の金属を用いることができる。また、金属の積層膜を用いても良い。例えば、第２の導電膜１５２には、第１の導電膜１５１の側に配置され、Ｔｉを含有するバリアメタルと、タングステン（Ｗ）膜と、の積層膜を用いることができる。
【００３３】
第２のトレンチ１４２の開口部１４２ｏの少なくとも縁部１４２ｔには、縁部絶縁層１４０ａが設けられている。第２のトレンチ１４２の開口部１４２ｏの上部（第１主面１０ａとは反対の側）には、層間絶縁膜１４８が設けられている。これら縁部絶縁層１４０ａと層間絶縁膜１４８とが、第１の絶縁層１４０に含まれる。縁部絶縁層１４０ａ及び層間絶縁膜１４８には、例えばシリコン酸化膜を用いることができる。
【００３４】
第２のトレンチ１４２の開口部１４２ｏの外側において第１の絶縁層１４０をマスクとして、第３のトレンチ１４３が設けられている。第３のトレンチ１４３は、第３の半導体層３０の第２主面３０ａから第２の半導体層２０または第３の半導体層３０にかけて形成されている。本具体例では、第３のトレンチ１４３は、第２主面３０ａから第３の半導体層３０にかけて形成されている。
【００３５】
そして、第３のトレンチ１４３の内部には第３の電極６０が埋め込まれている。  
第３の電極６０には、任意の導電膜を用いることができる。但し、第３の電極６０として第２の導電膜１５２と同じ材料を用いることで、工程が省略できる。
【００３６】
上記において、例えば、第１の電極１５はドレイン電極となり、第２の電極５０はゲート電極となり、絶縁膜１５０はゲート絶縁膜となり、第３の電極６０はソース電極となる。そして、第２半導体層２０の絶縁膜１５０に接している部分が、チャネルとなる。
なお、第２のトレンチ１４２及び第３のトレンチ１４３は、Ｚ軸方向とＹ軸方向とを含む平面に延在している。
【００３７】
なお、ここでは、第２のトレンチ１４２及び第３のトレンチ１４３は、Ｙ軸方向に沿って延在し、第２のトレンチ１４２及び第３のトレンチ１４３のＹ軸方向の長さは、Ｘ軸方向の長さよりも長いものとして説明するが、第２のトレンチ１４２及び第３のトレンチ１４３のＹ軸方向の長さは、Ｘ軸方向の長さと実質的に同じでも良く、また、Ｘ軸方向の長さよりも短くても良く任意である。
【００３８】
そして、以下では、第２のトレンチ１４２及び第３のトレンチ１４３において、それぞれのＸ軸方向において互いに対向する内壁どうしの距離を幅ということにする。また、第２のトレンチ１４２及び第３のトレンチ１４３のＺ軸方向の長さを深さと言うことにする。
【００３９】
なお、Ｙ軸方向に延在する第２のトレンチ１４２に埋め込まれている第２の電極５０もＹ軸方向に延在する。また、Ｙ軸方向に延在する第３のトレンチ１４３に埋め込まれている第３の電極６０もＹ軸方向に延在する。そして、第２の電極５０及び第３の電極６０のＸ軸方向の長さを幅と言うことにする。
【００４０】
なお、第２の電極５０及び第３の電極６０の数は任意であり、第２のトレンチ１４２及び第３のトレンチ１４３の数は任意である。
【００４１】
第２の電極５０は、例えば複数設けられ、複数の第２の電極５０のそれぞれの間に例えば第３の電極６０が複数設けられる。そして図示はしないが、例えば複数の第２の電極５０のそれぞれのＹ軸方向の端は互いに連結される。そして、複数の第３の電極６０は、例えば、それぞれ第２主面３０ａの上方で互いに結合される。または、例えば、第２の電極５０が結合されるのとは別のＹ軸方向の端の複数の第３の電極６０の端において、複数の第３の電極６０は、その上に設けられる金属膜６１によって互いに連結される。すなわち、第２の電極５０と第３の電極６０とは、交叉指形電極（inter digital electrodeまたはmulti-finger electrode）の構造を有することができる。
【００４２】
後述するように、第２のトレンチ１４２を形成する際に用いられるマスクの外側の端部を用いて、セルフアラインで第３のトレンチ１４３を形成することで、第２のトレンチ１４２の一方の側面の絶縁膜１５０とそれに隣接する第３の電極６０とのＸ軸方向との距離ｄ２１は、第２のトレンチ１４２の他方の側面の絶縁膜１５０とそれに隣接する第３の電極６０とのＸ軸方向との距離ｄ２２と、は、実質的に等しい。  
これにより、第２のトレンチ１４２と第３のトレンチ１４３との間の設計上のマージンを縮小でき素子面積の縮小が可能である。
【００４３】
さらに、第２のトレンチ１４２を形成する際に用いられるマスクを用いて第１の導電膜１５１の内部に別のトレンチ（後述する第４のトレンチ）をセルフアラインで形成して、その内部に第２の導電膜１５２を形成することで、第２の導電膜１５２の一方の側面と絶縁膜１５０との間の距離ｄ１１は、他方の側面の距離ｄ１２と実質的に等しくできる。  
これにより、第２の導電膜１５２を形成する際の設計上のマージンを小さくすることができ、第２の導電膜１５２のために素子面積が大きくなることない。
【００４４】
そして、第２の電極５０に通常のポリシリコンからなる第１の導電膜１５１の他に、導電率が高い第２の導電膜１５２を用いることで、ゲート電極の低抵抗化が可能となる。
【００４５】
このような構成の半導体装置２１０は、例えば以下のようにして製造できる。  
図２は、本発明の第１の実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。  
すなわち、図２（ａ）は最初の工程の図であり、図２（ｂ）は図２（ａ）に続く図である。  
図３は、図２に続く工程順模式的断面図である。  
図４は、図３に続く工程順模式的断面図である。  
図５は、図４に続く工程順模式的断面図である。  
図６は、図５に続く工程順模式的断面図である。  
図７は、図６に続く工程順模式的断面図である。
【００４６】
図２（ａ）に表したように、まず、第１の半導体層１０の一部となるｎ−層１２の下面側にｎ＋層１１を形成し、そして、ｎ−層１２の上面に、第２の半導体層２０と第３の半導体層３０とを順次形成して、積層体１０ｌを形成する。これらの半導体層は、ｎ型またはｐ型の不純物をそれぞれ含有するシリコンである。
【００４７】
そして、例えば、第１の半導体層１０の第１主面１０ａに第１の電極１５となる導電膜を形成する。ただし、この導電膜の形成の順序は任意であり、例えば、以下に説明する任意の工程の後に実施しても良い。また、例えば、ｎ＋層１１の上に、ｎ−層１２、第２の半導体層２０、第３の半導体層３０を積層する前に、ｎ＋層１１の第１主面１０ａに第１の電極１５となる導電膜を形成しても良い。
【００４８】
そして、第３の半導体層３０の第２の半導体層２０とは反対の側の第２主面３０ａに、例えば酸化シリコンからなるマスク１３０ｒをフォトリソグラフィとエッチングにより形成する。
【００４９】
そして、図２（ｂ）に表したように、マスク１３０ｒをマスクにして、第３の半導体層３０を例えばＲＩＥ（Reactive Ion Etching）によってエッチングして穴を形成した後、その穴の内部及びマスク１３０ｒの表面の上に、例えばＣＶＤ（Chemical Vapor Deposition）によってシリコン酸化膜１３１を形成する。
【００５０】
そして、図３（ａ）に表したように、シリコン酸化膜１３１を例えばＲＩＥによってエッチングして、シリコン酸化膜１３１に開口部１３２を形成して、第３の半導体層３０を露出させる。すなわち、シリコン酸化膜１３１からなり、開口部１３２を有する第２の絶縁層１３３を形成する。なお、この第２の絶縁層１３３が加工されて、第１の絶縁層１４０の一部となる。すなわち、第２の絶縁層１３３は、図１に例示した縁部絶縁層１４０ａである。
【００５１】
そして、図３（ｂ）に表したように、第２の絶縁層１３３の開口部１３２の内側端部１３３ｉをマスクとした例えばＲＩＥによって、第３の半導体層３０の第２主面３０ａに第１のトレンチ１４１を形成する。第１のトレンチ１４１の深さｔ１４１は、第２主面３０ａから第１の半導体層１０に達する深さである。
【００５２】
その後、図４（ａ）に表したように、第１のトレンチ１４１の内壁面１４１ｉを、例えば、等方性のＲＩＥによって後退させる。これにより、第２の絶縁層１３３の開口部１３２の幅よりも広い幅を有し、第１の半導体層１０に達する第２のトレンチ１４２が形成される。すなわち、第１のトレンチ１４１の幅が拡大したものが、第２のトレンチ１４２となる。
【００５３】
その後、必要に応じて、例えば、ＣＤＥ（Chemical Dry Etching）処理、及び、図示しない犠牲酸化シリコン膜を形成した後の希フッ酸などによるウエットエッチングの少なくともいずれかを実施して、例えば、第３の半導体層３０のＲＩＥ処理による表面のダメージを除去する。そして、第２のトレンチ１４２の内壁面１４２ｉにシリコン酸化膜を形成して、ゲート酸化膜となる絶縁膜１５０を形成する。
【００５４】
そして、図４（ｂ）に表したように、第２のトレンチ１４２の内側の絶縁膜１５０の表面に第１の導電膜１５１を形成して第２の電極５０の一部を形成する。これによって、第２のトレンチ１４２が絶縁膜１５０及びその内側の第１の導電膜１５１によって埋め込まれる。なお、この時、第２のトレンチ１４２の開口部１４２ｏの側にボイド１５１ｖが形成されることがあるが、後述するように、第２のトレンチ１４２の開口部１４２ｏの側の第１の導電膜１５１は後で除去され、この時にこのボイド１５１ｖが除去されるため問題にはならない。  
また、第１の導電膜１５１には必要に応じてイオン注入法や熱拡散法等によって不純物を注入することができる。すなわち、例えば第１の導電膜１５１を形成した後に例えばリンを注入しても良い。
【００５５】
この後、図５（ａ）に表したように、第２の絶縁層１３３をＲＩＥまたはＣＭＰ（Chemical Mechanical Polishing）によってエッチバックし、第２の絶縁層１３３から第３の半導体層３０の第２主面３０ａを露出させる。
【００５６】
そして、図５（ｂ）に表したように、第３の半導体層３０の第２主面３０ａに、第２の絶縁層１３３（第１の絶縁層１４０）の内側端部１３３ｉとは反対の側の外側端部１３３ｏをマスクとして、第３のトレンチ１４３を形成すると供に、第２のトレンチ１４２の第１の導電膜１５１に、第２の絶縁層１３３（第１の絶縁層１４０）の内側端部１３３ｉをマスクとして、第４のトレンチ１４４を形成する。この時、第３のトレンチ１４３の底面のＺ軸方向における位置は、第２の半導体層２０の下端よりも上で、第３の半導体層３０の上端よりも下である。
【００５７】
このように、第２の絶縁層１３３の開口部１３２の内側端部１３３ｉによって第１のトレンチ１４１を形成し、第１のトレンチ１４１の幅を拡大して第２のトレンチ１４２を形成することで、第２のトレンチ１４２は、第２の絶縁層１３３の開口部１３２とセルフアラインで形成される。
【００５８】
そして、第４のトレンチ１４４は、第２の絶縁層１３３の開口部１３２の内側端部１３３ｉによって形成されるので、第４のトレンチ１４４は第２の絶縁層１３３の開口部１３２の内側端部１３３ｉとセルフアラインで形成される。そして、第３のトレンチ１４３は、第２の絶縁層１３３の外側端部１３３ｏとセルフアラインで形成される。
【００５９】
従って、第２のトレンチ１４２、第３のトレンチ１４３及び第４のトレンチ１４４は、第２の絶縁層１３３の１回のフォトリソグラフィによって位置及び幅の精度が決まり、高い精度が実現できる。
【００６０】
そして、この後、図６（ａ）に表したように、第４のトレンチ１４４の内部に、第１の導電膜１５１よりも導電率が高い第２の導電膜１５２を埋め込んで、第２の電極５０の残りの部分を形成し、第３のトレンチ１４３の内部に導電膜を埋め込んで第３の電極６０を形成する。そして、上記の第２の導電膜１５２及び導電膜のうちの第２の絶縁層１３３の上に形成された部分をエッチバックして除去する。なお、必要に応じて、導電膜の埋め込みの前に、第３のトレンチ１４３底部に高濃度層３１を形成する。
【００６１】
第２の導電膜１５２には、例えばＴｉを含有するバリアメタルと、タングステン（Ｗ）膜と、の積層膜を用いることができる。
【００６２】
この際、第３の電極６０として、第２の導電膜１５２と同じ材料を用いることができる。これにより、第２の導電膜１５２の成膜（第４のトレンチ１４４への導電膜の埋め込み）と、第３の電極６０の形成（第３のトレンチ１４３への導電膜の埋め込み）が同時に実施できる。
【００６３】
すなわち、上記の工程は、第４のトレンチ１４４の内部に第１の導電膜１５１よりも導電率が高い第２の導電膜１５２を埋め込んで第２の電極５０の残りの部分を形成すると供に、第３のトレンチ１４３の内部に第２の導電膜１５２と同じ材料を埋め込んで第３の電極６０を形成する工程とすることができる。
【００６４】
そして、図６（ｂ）に表したように、第２の絶縁層１３３の開口部１３２の第２の導電膜１５２と、第３の電極６０と、第２の絶縁層１３３と、の上面に、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原材料としたプラズマ励起ＣＶＤにより形成されたシリコン酸化膜からなる層間絶縁膜１４８を形成する。
【００６５】
そして、図７（ａ）に表したように層間絶縁膜１４８をエッチバックし、第３の電極６０を露出させる。
【００６６】
そして、例えば図７（ｂ）に表したように、露出した第３の電極６０を覆うように、例えば金属膜６１を形成して、図１に例示した半導体装置２１０が形成できる。
【００６７】
半導体装置２１０においては、図４（ａ）及び図５（ｂ）に関して説明したように、第２のトレンチ１４２、第３のトレンチ１４３及び第４のトレンチ１４４は、第１の絶縁層１４０の一部の縁部絶縁層１４０ａである第２の絶縁層１３３に対してセルフアラインで形成される。これにより、第２のトレンチ１４２の一方の側面の絶縁膜１５０とそれに隣接する第３の電極６０とのＸ軸方向との距離ｄ２１は、第２のトレンチ１４２の他方の側面の絶縁膜１５０とそれに隣接する第３の電極６０とのＸ軸方向との距離ｄ２２と、実質的に等しくでき、そして、第２の導電膜１５２一方の側面と絶縁膜１５０との間の距離ｄ１１は、他方の側面と絶縁膜１５０との間の距離ｄ１２と実質的に等しくできる。そして、第２の電極５０に、第１の導電膜１５１と、第１の導電膜１５１よりも導電率が高い第２の導電膜１５２と、を用いることで、ゲート電極の低抵抗化が可能となる。  
このように、半導体装置２１０によれば、ゲート電極の低抵抗化と素子面積の縮小とを同時に可能とした半導体装置が提供できる。
【００６８】
図１に例示したように、半導体装置２１０においては、第２の導電膜１５２の第１主面１０ａの側の端は、第２の半導体層２０と第３の半導体層３０との間の界面よりも第２主面３０ａの側にある。すなわち、第２の導電膜１５２の下端は、第３の半導体層３０の下端よりも上側にある。すなわち、Ｚ軸方向において、第２の導電膜１５２の下端は、第３の半導体層３０であるソース拡散層領域の範囲にある。
【００６９】
第２の導電膜１５２に金属層を用いた場合に、この金属層における応力や金属元素の拡散によってゲート絶縁膜である絶縁膜１５０がダメージを受けることが懸念されるが、このように、第２の導電膜１５２の下端を、第３の半導体層３０であるソース拡散領域の範囲の配置することで、ゲート絶縁膜におけるダメージが特性に与える影響を抑制でき、特性の安定した半導体装置を提供することができる。
【００７０】
また、図１に例示したように、半導体装置２１０においては、第２の導電膜１５２の第１主面１０ａの側とは反対の側の端（上端）と第１主面１０ａとの間の距離ｐ１５２は、第３の電極６０の第１主面１０ａとは反対の側の端（上端）と第１主面１０ａとの間の距離ｐ６０よりも短い。すなわち、第２の導電膜１５２の上端は、第３の電極６０の上端よりも下側に配置されている。
【００７１】
そして、第２の導電膜１５２の第１主面１０ａの側の端（下端）は、第３の電極６０の第１主面１０ａの側の端（下端）よりも下側に配置されている。  
このような第２の導電膜１５２と第３の電極６０とのＺ軸方向における位置の差は、導電膜１５１への第４のトレンチ１４４の形成と、第３の半導体層３０への第３のトレンチ１４３の形成と、を同時に行う際の、第２の導電膜１５１に用いられる例えばポリシリコンと、第３の半導体層３０に用いられる結晶シリコンとのエッチングレートの差に基づくものである。このように、第３のトレンチ１４３と第４のトレンチ１４４とを同時に形成することで、工程を省略でき、また、エッチングレートに差のある材料を用いることで、第３のトレンチ１４３と第４のトレンチ１４４とを所望の形状及び所望の位置関係で形成することができる。
【００７２】
ただし、本具体例は本発明の実施形態の一例を示しているに過ぎず、第２の導電膜１５２の上端及び下端と、第３の電極６０の上端及び下端と、のＺ軸方向における位置関係は任意である。
【００７３】
なお、半導体装置２１０においては、第２の絶縁層１３３の内側端部１３３ｉは第２主面３０ａに対して実質的に垂直とされる。これにより、第２の絶縁層１３３の内側端部１３３ｉをマスクとした第４のトレンチ１４４の形成において、第４のトレンチ１４４の幅は、加工プロセスの変動に余り影響を受けず一定となりやすい。
【００７４】
また、半導体装置２１０においては、第２の絶縁層１３３の外側端部１３３ｏは第２主面３０ａに対して実質的に垂直とされる。これにより、第２の絶縁層１３３の外側端部１３３ｏをマスクとした第３のトレンチ１４３の形成において、第３のトレンチ１４３の幅は、加工プロセスの変動に余り影響を受けず一定となりやすい。これにより、第２の電極５０と第３の電極６０との間の第３の半導体層３０の幅が安定する。これにより、チャネルと第３トレンチ１４３の底部に形成される高濃度層３１との距離は一定になり、結果として、チャネル濃度も一定となり、安定した特性が得られる。
【００７５】
ただし、本発明はこれに限らず、第２の絶縁層１３３の内側端部１３３ｉ及び外側端部１３３ｏは、第２主面３０ａに対して必ずしも垂直でなくても良く、第２の絶縁層１３３の内側端部１３３ｉ及び外側端部１３３ｏの壁面は、第２主面３０ａに対して傾斜していても良い。
【００７６】
ただし、上記のように、第２の絶縁層１３３の内側端部１３３ｉ及び外側端部１３３ｏが第２主面３０ａに対して実質的に垂直である場合は、加工プロセスの変動の特性への影響を抑制することができ、より望ましい。
【００７７】
以下、本実施形態に係る変形例の半導体装置に関して説明する。  
図８は、本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。  
図８に表したように、本実施形態に係る別の半導体装置２１１は、第３の電極６０下の第１の半導体層１０中に形成された第２半導型の第４の半導体層２５をさらに備える。
【００７８】
すなわち、本具体例においては、第４の半導体層２５は、ｐ型の拡散層である。この第４の半導体層２５は、例えば、図５（ｂ）に例示した第３のトレンチ１４３を形成した後に、第３のトレンチ１４３の直下の第２の半導体層２０からｎ−層１２に到る領域に、ｐ型の不純物を注入することによって形成できる。これにより、ｎ−層１２の領域において、スーパージャンクション構造（ＳＪ構造）を形成することができ、ｎ型のキャリアの量とｐ型のキャリアの量とをバランスさせて耐圧を向上させ、また、ゲート容量を低減させることもできる。なお、ｎ−層１２の領域に形成される第４の半導体層２５の底面は、ｎ+層１１に達しても良いし、ｎ−層１２中にあっても良い。また、第４の半導体層２５は、ｎ−層１２中に形成され、第４の半導体層２５とｎ−層１２とでＳＪ構造が形成されれば良く、例えば、第４の半導体層２５は、第３電極６０の直下からｎ−層１２にかけて形成されても差し支えない。
【００７９】
図９は、本発明の第１の実施形態に係る別の半導体装置の構成を例示する模式的断面図である。  
図９に表したように、本実施形態に係る別の半導体装置２２０においては、第２の電極５０の上部（第２のトレンチ１４２の開口部１４２ｏの側）の第２のトレンチ１４２に層間絶縁膜１４９が埋め込まれている。そして、第３の半導体層３０の第２主面３０ａにおいて、第３の電極６０の上面と、第２のトレンチ１４２の開口部１４２ｏの少なくとも縁部１４２ｔに設けられた第１の絶縁層１４０の上面と、上記の層間絶縁膜１４９の上面と、が実質的に同一平面上にあり、その上に、金属膜６１が設けられている。これ以外は、半導体装置２１０と同様なので説明を省略する。
【００８０】
半導体装置２２０は、例えば以下のようにして製造される。  
図１０は、本発明の第１の実施形態に係る別の半導体装置の製造方法を例示する工程順模式的断面図である。  
すなわち、図１０（ａ）は最初の工程の図であり、図１０（ｂ）は図１０（ａ）に続く図である。  
図１１は、図１０に続く工程順模式的断面図である。  
図１２は、図１１に続く工程順模式的断面図である。  
図１３は、図１２に続く工程順模式的断面図である。
【００８１】
図１０（ａ）に表したように、まず、第１の半導体層１０の一部となるｎ＋層１１の上に、ｎ−層１２、第２の半導体層２０、第３の半導体層３０を積層して、積層体１０ｌを形成する。  
そして、適宜、第１の半導体層１０の第１主面１０ａに第１の電極１５となる導電膜を形成する。なお、第１の電極１５の形成は任意の工程において実施できる。  
そして、第３の半導体層３０の第２の半導体層２０とは反対の側の第２主面３０ａに、例えば酸化シリコンからなるマスク１３０ｒをフォトリソグラフィとエッチングにより形成する。
【００８２】
そして、図１０（ｂ）に表したように、マスク１３０ｒをマスクにして、第３の半導体層３０の表面部分に、例えば熱酸化法によりシリコン酸化膜からなる第２の絶縁層１３３を形成する。この第２の絶縁層１３３が加工されて、第１の絶縁層１４０の一部となる。
【００８３】
そして、図１１（ａ）に表したように、マスク１３０ｒをマスクにして第２の絶縁層１３３を例えばＣＦ４とＯ２の混合ガスによるＲＩＥによってエッチングし、第２の絶縁層１３３の開口部１３２において、第３の半導体層３０を露出させ、さらに、第２の絶縁層１３３の開口部１３２の内側端部１３３ｉをマスクとした例えばＲＩＥによって、第３の半導体層３０の第２主面３０ａに第１のトレンチ１４１を形成する。
【００８４】
その後、図１１（ｂ）に表したように、第１のトレンチ１４１の内壁面１４１ｉを、例えば、等方性のＲＩＥによって後退させる。これにより、第２の絶縁層１３３の開口部１３２の幅よりも広い幅を有し、第１の半導体層１０に達する第２のトレンチ１４２が形成される。すなわち、第１のトレンチ１４１の幅が拡大したものが、第２のトレンチ１４２となる。
【００８５】
その後、必要に応じて、ＣＤＥ処理を行い、図示しない犠牲酸化シリコン膜を形成した後に希フッ酸などによるウエットエッチング処理を行った後に、第２のトレンチ１４２の内壁面１４２ｉにシリコン酸化膜を形成して、ゲート酸化膜となる絶縁膜１５０を形成する。
【００８６】
そして、図１２（ａ）に表したように、第２のトレンチ１４２の内側の絶縁膜１５０の表面に第１の導電膜１５１を形成して第２の電極５０の一部を形成する。  
なお、第１の導電膜１５１には必要に応じて不純物を注入することができ、例えば第１の導電膜１５１を形成した後に例えばリンを注入しても良い。
【００８７】
この後、図１２（ｂ）に表したように、第２の絶縁層１３３をＲＩＥまたはＣＭＰによって平坦化し、第２の絶縁層１３３から第３の半導体層３０を露出させた後、第３の半導体層３０の第２主面３０ａに、第２の絶縁層１３３（第１の絶縁層１４０の一部）の内側端部１３３ｉとは反対の側の外側端部１３３ｏをマスクとして、第３のトレンチ１４３を形成すると供に、第２のトレンチ１４２の第１の導電膜１５１に、第２の絶縁層１３３の内側端部１３３ｉをマスクとして、第４のトレンチ１４４を形成する。この時、第３のトレンチ１４３の底面のＺ軸方向における位置は、第２の半導体層２０の下端よりも上で、第３の半導体層３０の上端よりも下である。
【００８８】
そして、図１３（ａ）に表したように、第４のトレンチ１４４の内部に、第１の導電膜１５１よりも導電率が高い第２の導電膜１５２を埋め込んで、第２の電極５０の残りの部分を形成し、第３のトレンチ１４３の内部に導電膜を埋め込んで第３の電極６０を形成する。  
この時、第３の電極６０として、第２の導電膜１５２と同じ材料を用いることができる。
【００８９】
そして、図１３（ｂ）に表したように、第４のトレンチ１４４の残余の空間に、例えばシリコン酸化膜からなる層間絶縁膜１４９を形成し、例えばＣＭＰ等によって第３の電極６０の表面を露出させる。  
そして、この後、第３の電極６０を覆うように金属膜６１を形成して、図９に例示した半導体装置２２０が形成できる。
【００９０】
半導体装置２２０においても、図１１（ｂ）及び図１２（ｂ）に関して説明したように、第２のトレンチ１４２、第３のトレンチ１４３及び第４のトレンチ１４４は、第２の絶縁層１３３に対してセルフアラインで形成される。これにより、距離ｄ２１は距離ｄ２２と実質的に等しく、そして、距離ｄ１１は距離ｄ１２と実質的に等しくでき、素子面積の縮小が可能であり、導電率が高い第２の導電膜１５２を用いることで、ゲート電極の低抵抗化が可能となる。
【００９１】
図１４は、本発明の第１の実施形態に係る別の半導体装置の製造方法を例示する工程順模式的断面図である。  
すなわち、図１４（ａ）は最初の工程の図であり、図１４（ｂ）は図１４（ａ）に続く図である。  
図１５は、図１４に続く工程順模式的断面図である。
【００９２】
図１４（ａ）に表したように、本実施形態に係るさらに別の半導体装置２２１（図示しない）においては、まず、第１の半導体層１０、第２の半導体層２０及び第３の半導体層３０の積層体１０ｌを形成した後、適宜、第１の半導体層１０の第１主面１０ａに第１の電極１５となる導電膜を形成し、そして、第３の半導体層３０の第２の半導体層２０とは反対の側の第２主面３０ａに、例えば酸化シリコンからなるマスク１３０ｒをフォトリソグラフィとエッチングにより形成する。
【００９３】
この後、マスク１３０ｒをマスクとして、例えば等方性のＣＤＥによって第３の半導体層３０をエッチングする。
【００９４】
そして、図１４（ｂ）に表したように、マスク１３０ｒをマスクにして第３の半導体層３０を例えば異方性のＣＤＥによってエッチングした後、例えばＣＶＤによりシリコン酸化膜からなる第２の絶縁層１３３を形成する。この第２の絶縁層１３３が加工されて、第１の絶縁層１４０の一部となる。
【００９５】
そして、図１５に表したように、マスク１３０ｒをマスクにして第２の絶縁層１３３を例えばＣＦ４とＯ２の混合ガスによるＲＩＥによってエッチングし、第２の絶縁層１３３の開口部１３２において、第３の半導体層３０を露出させ、そして、第２の絶縁層１３３の開口部１３２の内側端部１３３ｉをマスクとした例えばＲＩＥによって、第３の半導体層３０の第２主面３０ａに第１のトレンチ１４１を形成する。
【００９６】
その後は、図１１（ｂ）〜図１３（ｂ）に関して説明した方法によって、半導体装置２２１が形成できる。
【００９７】
（第２の実施の形態）
本発明の第２の実施の形態は、半導体装置の製造方法に関する。  
図１６は、本発明の第２の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。  
図１６に表したように、本実施形態に係る製造方法においては、まず、第１導電型の第１の半導体層１０と、第２導電型の第２の半導体層２０と、第１導電型の第３の半導体層３０と、の積層体１０ｌを形成する（ステップＳ１１０）。  
すなわち、例えば、図２（ａ）に関して説明した処理を行う。
【００９８】
そして、第１の半導体層１０の下面に第１の電極１５を形成する（ステップＳ１１１）。
【００９９】
そして、第３の半導体層３０に一定の間隔を置いて、開口部１３２を有する複数の絶縁層（第２の絶縁層１３３）を形成する（ステップＳ１２０）。  
すなわち、例えば、図２（ｂ）及び図３（ａ）に関して説明した処理を行う。
【０１００】
そして、第３の半導体層３０に前記絶縁層（第２の絶縁層１３３）の開口部１３２をマスクとして第１のトレンチ１４１を形成した後、第１のトレンチ１４１の内壁面を後退させて、開口部１３２の幅よりも広い幅を有し、第１の半導体層１０に達する第２のトレンチ１４２を形成する（ステップＳ１３０）。  
すなわち、例えば、図３（ｂ）及び図４（ａ）に関して説明した処理を行う。
【０１０１】
そして、第２のトレンチ１４２の内壁面１４２ｉに絶縁膜１５０を形成する（ステップＳ１４０）。  
すなわち、例えば、図４（ａ）に関して説明した処理を行う。
【０１０２】
そして、第２のトレンチ１４２の内側の絶縁膜１５０の表面に第１の導電膜１５１を埋め込む（ステップＳ１５０）。  
すなわち、例えば、図４（ｂ）に関して説明した処理を行う。
【０１０３】
そして、第３の半導体層３０に前記絶縁層（第２の絶縁層１３３）の外側端部１３３ｏをマスクとして第３のトレンチ１４３を形成すると供に、第２のトレンチ１４２の第１の導電膜１５１に前記絶縁層（第２の絶縁層１３３）の開口部１３２（内側端部１３３ｉ）をマスクとして第４のトレンチ１４４を形成する（ステップＳ１６０）。第３のトレンチ１４３は、第２の半導体層２０または第３の半導体層３０にかけて形成される。  
すなわち、例えば、図５（ａ）及び図５（ｂ）に関して説明した処理を行う。
【０１０４】
そして、第４のトレンチ１４４の内部に第１の導電膜１５１よりも導電率が高い第２の導電膜１５２を埋め込んで第２の電極５０を形成し、第３のトレンチ１４３の内部に導電膜を埋め込んで第３の電極６０を形成する（ステップＳ１７０）。  
すなわち、例えば、図６（ａ）に関して説明した処理を行う。
【０１０５】
なお、この時、第３の電極６０として、第２の導電膜１５２と同じ材料を用いることができる。すなわち、上記のステップＳ１７０においては、第４のトレンチ１４４の内部に第１の導電膜１５１よりも導電率が高い第２の導電膜１５２を埋め込んで第２の電極５０の残りの部分を形成すると供に、第３のトレンチ１４３の内部に第２の導電膜１５２と同じ材料を埋め込んで第３の電極６０を形成する工程とすることができる。  
これにより、第１に例示した半導体装置２１０が製造できる。
【０１０６】
本実施形態に係る半導体装置の製造法方法によれば、ゲート電極の低抵抗化と素子面積の縮小とを同時に可能とした半導体装置の製造方法が提供できる。
【０１０７】
なお、既に説明したように、第３のトレンチ１４３の形成（ステップＳ１６０）と、第３の電極６０となる導電膜の埋め込み（ステップＳ１７０）と、の間に、第３のトレンチ１４３の底面に任意の導電型の不純物を注入することができ、図８に例示したＳＪ構造を作成することもできる。ｎ型のキャリアの量とｐ型のキャリアの量とをバランスさせることができ、耐圧を向上させ、また、ゲート容量を低減させることもできる。
【０１０８】
なお、本願明細書において、「垂直」は、厳密な垂直の他、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直であれば良い。
【０１０９】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置を構成する半導体層、導電膜、絶縁膜、絶縁層、トレンチ、電極、金属膜等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１１０】
その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０１１１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【０１１２】
１０…第１の半導体層、  １０ａ…第１主面、  １０ｌ…積層体、  １１…ｎ＋層、  １２…ｎ−層、  １５…第１の電極、  ２０…第２の半導体層、  ２５…第４の半導体層、  ３０…第３の半導体層、  ３０ａ…第２主面、  ３１…高濃度層、  ５０…第２の電極、  ６０…第３の電極、  ６１…金属膜、  １３０ｒ…マスク、  １３１…シリコン酸化膜、  １３２…開口部、  １３３…第２の絶縁層（絶縁層）、  １３３ｉ…内側端部、  １３３ｏ…外側端部、  １４０…第１の絶縁層（絶縁層）、  １４０ａ…縁部絶縁層、  １４１…第１のトレンチ、  １４２…第２のトレンチ、  １４２ｉ…内壁面、  １４２ｏ…開口部、  １４２ｔ…縁部、  １４２…第２のトレンチ、  １４３…第３のトレンチ、  １４３ｉ…内壁面、  １４４…第４のトレンチ、  １４８、１４９…層間絶縁膜、  １５０…絶縁膜、  １５１…第１の導電膜、  １５１ｖ…ボイド、  １５２…第２の導電膜、  ２１０、２１１、２２０、２２１…半導体装置、  ｄ１１、ｄ１２、ｄ２１、ｄ２２、ｐ１５２、ｐ６０…距離、  ｔ１４１…深さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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