(57)【要約】      （修正有）【課題】リソグラフィのマージンを増加させることが可能な半導体記憶装置を提供する。【解決手段】センスアンプは、半導体基板１０１上に形成された第１の層間絶縁膜１０２上に第１の方向に延びて形成された第１の下配線Ｍ０−１と、第１の層間絶縁膜１０２上に形成された第２の層間絶縁膜１０３と、半導体基板１０１の基板面に対して垂直な方向に第２の層間絶縁膜１０３を貫通して形成され、第１の下配線Ｍ０−１に接続されたコンタクト配線Ｖ１と、第２の層間絶縁膜１０３上に形成され、下方に位置するコンタクト配線Ｖ１と接続された第１の上配線Ｍ１−１と、半導体基板１０１の基板面に対して垂直な方向に第２の層間絶縁膜１０３に形成され、コンタクト配線Ｖ１と隣接するダミーコンタクト配線Ｖｄと、第２の層間絶縁膜１０３上に、第１の方向に延びて形成され、下方に位置するダミーコンタクト配線Ｖｄと接続された第２の上配線Ｍ１−２と、を含む。【選択図】図８Ｃ
2010219195.tif 000002
【特許請求の範囲】
【請求項１】
読み出し電圧が制御ゲートに印可されることにより、保持しているしきい値電圧の値に応じたデータを読み出し可能なメモリセルトランジスタを有するメモリセルアレイと、
前記メモリセルトランジスタの制御ゲートに接続されたワード線の電圧を制御するロウデコーダと、
前記メモリセルトランジスタに接続されたビット線に接続されたセンスアンプと、を備え、
前記センスアンプは、
半導体基板上に形成された第１の層間絶縁膜上に第１の方向に延びて形成された第１の下配線と、
前記第１の下配線上を含む前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記半導体基板の基板面に対して垂直な方向に前記第２の層間絶縁膜を貫通して形成され、前記第１の下配線に接続されたコンタクト配線と、
前記第２の層間絶縁膜上に形成され、下方に位置する前記コンタクト配線と接続された第１の上配線と、
前記半導体基板の基板面に対して垂直な方向に前記第２の層間絶縁膜に形成され、前記コンタクト配線と隣接するダミーコンタクト配線と、
前記第２の層間絶縁膜上に、前記第１の方向に延びて形成され、下方に位置する前記ダミーコンタクト配線と接続された第２の上配線と、を含み、
前記ダミーコンタクト配線は、前記第２の上配線にのみ電気的に接続されていることを特徴とする半導体記憶装置。
【請求項２】
読み出し電圧が制御ゲートに印可されることにより、保持しているしきい値電圧の値に応じたデータを読み出し可能なメモリセルトランジスタを有するメモリセルアレイと、
前記メモリセルトランジスタの制御ゲートに接続されたワード線の電圧を制御するロウデコーダと、
前記メモリセルトランジスタに接続されたビット線に接続されたセンスアンプと、を備え、
前記センスアンプは、
半導体基板上に形成された第１の層間絶縁膜上に第１の方向に延びて形成された第１の下配線と、
前記第１の下配線上を含む前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記半導体基板の基板面に対して垂直な方向に前記第２の層間絶縁膜を貫通して形成され、前記第１の下配線に接続されたコンタクト配線と、
前記第２の層間絶縁膜上に形成され、下方に位置する前記コンタクト配線と接続された第１の上配線と、
前記第１の層間絶縁膜上に前記第１の方向に延びて形成されたダミー下配線と、
前記半導体基板の基板面に対して垂直な方向に前記第２の層間絶縁膜を貫通して形成され、前記コンタクト配線と隣接し、前記ダミー下配線に接続されたダミーコンタクト配線と、
前記第２の層間絶縁膜上に、前記第１の方向に延びて形成され、下方に位置する前記ダミーコンタクト配線と接続された第２の上配線と、を含み、
前記ダミー下配線は、前記ダミーコンタクト配線を介して、前記第２の上配線にのみ、電気的に接続されている
ことを特徴とする半導体記憶装置。
【請求項３】
前記第１の上配線の両側に前記第２の上配線が配置されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の下配線の線幅は、前記第１の上配線の線幅および前記第２の上配線の線幅よりも太い
ことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項５】
前記第１の上配線は、前記ビット線に接続されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンタクトホール配線で接続される複数の配線層を有する半導体記憶装置に関する。
【背景技術】
【０００２】
近年、小型で大容量な不揮発性半導体記憶装置の需要が急増し、中でも従来のＮＯＲ型フラッシュメモリと比較して、高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されてきている。ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置における配線の幅及び間隔（ライン・アンド・スペース）は、フォトリソグラフィの微細解像技術が進歩するにつれて、スケーリングされていく。
【０００３】
一般に、不揮発性半導体メモリにおいては、メモリセルのワード線及びビット線がメモリセルアレイとコンタクトをとり、周辺回路部へ引き出される領域において、上層配線と下層配線とを電気的に接続するコンタクトを形成する必要がある。フォトリソグラフィによるコンタクトホール形成は、通常、配線の形成よりも困難である（例えば、特許文献１参照。）。
【０００４】
また、従来、微細化されたメモリセルアレイと比較的大きいパターンである周辺回路に露光照明をあわせて、加工している。
【０００５】
しかし、不揮発性半導体メモリの微細化が進むに連れて、リソグラフィのマージン及び加工マージンがとれないことから、メモリセルアレイと周辺回路を一括露光&加工することできない。そこで、同一層でフォトマスクを２枚使用する２重露光技術および２度加工技術が用いられている。
【０００６】
さらに、ライン・アンド・スペースの周期端、ビット線のコンタクト、ソース線コンタクト等に対しては、さらに複雑なパターン配置やレチクルのダミーパターンとしてのサブレゾリューション構造体（Ｓｒａｆ：Ｓｕｂ−Ｒｅｓｏｌｕｔｉｏｎ  Ａｓｓｉｓｔ  Ｆｅａｔｕｒｅ）配置が必要になる（例えば、特許文献２参照。）。これらは、コスト増加に直接的に影響を与えている。
【０００７】
また、メモリセルアレイの形成は、例えば、側壁加工技術を採用しているため、素子領域、ワード線、ビット線の露光最小ピッチが加工最小ピッチの２倍になっている（例えば、特許文献３参照。）。このため、露光時の最小サイズは、例えば、ビット線に接続されたコンタクトホールのサイズと等しくなる。
【０００８】
特に、周辺回路よりもレイアウトパターンが密なセンスアンプの配線に対して該側壁加工技術を採用した場合、該配線に接続されるコンタクトホールのパターンバリエーションが増加する。この場合、露光の難易度が上昇してしまう。
【０００９】
また、従来、センスアンプの配線に接続されるコンタクトホールは、例えば、ビット線方向に２個配置し、ワード線方向にＳｒａｆを数個対応させるパターンになっている。また、ビット線方向にもコンタクトホール間とその上下にＳｒａｆを対応させる。
【００１０】
しかし、微細化や該側壁加工技術の導入により、センスアンプの配線に接続されるコンタクトホールに対しては、リソグラフィのマージンが少ない問題がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−３４８１１８号公報
【特許文献２】特開２００８−６６５８６号公報
【特許文献３】特開２００８−２７９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、リソグラフィのマージンを増加させることが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様に係る半導体記憶装置は、
読み出し電圧が制御ゲートに印可されることにより、保持しているしきい値電圧の値に応じたデータを読み出し可能なメモリセルトランジスタを有するメモリセルアレイと、
前記メモリセルトランジスタの制御ゲートに接続されたワード線の電圧を制御するロウデコーダと、
前記メモリセルトランジスタに接続されたビット線に接続されたセンスアンプと、を備え、
前記センスアンプは、
半導体基板上に形成された第１の層間絶縁膜上に第１の方向に延びて形成された第１の下配線と、
前記第１の下配線上を含む前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記半導体基板の基板面に対して垂直な方向に前記第２の層間絶縁膜を貫通して形成され、前記第１の下配線に接続されたコンタクト配線と、
前記第２の層間絶縁膜上に形成され、下方に位置する前記コンタクト配線と接続された第１の上配線と、
前記半導体基板の基板面に対して垂直な方向に前記第２の層間絶縁膜に形成され、前記コンタクト配線と隣接するダミーコンタクト配線と、
前記第２の層間絶縁膜上に、前記第１の方向に延びて形成され、下方に位置する前記ダミーコンタクト配線と接続された第２の上配線と、を含み、
前記ダミーコンタクト配線は、前記第２の上配線にのみ電気的に接続されていることを特徴とする。
【００１４】
本発明の他の態様に係る半導体記憶装置は、
読み出し電圧が制御ゲートに印可されることにより、保持しているしきい値電圧の値に応じたデータを読み出し可能なメモリセルトランジスタを有するメモリセルアレイと、
前記メモリセルトランジスタの制御ゲートに接続されたワード線の電圧を制御するロウデコーダと、
前記メモリセルトランジスタに接続されたビット線に接続されたセンスアンプと、を備え、
前記センスアンプは、
半導体基板上に形成された第１の層間絶縁膜上に第１の方向に延びて形成された第１の下配線と、
前記第１の下配線上を含む前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記半導体基板の基板面に対して垂直な方向に前記第２の層間絶縁膜を貫通して形成され、前記第１の下配線に接続されたコンタクト配線と、
前記第２の層間絶縁膜上に形成され、下方に位置する前記コンタクト配線と接続された第１の上配線と、
前記第１の層間絶縁膜上に前記第１の方向に延びて形成されたダミー下配線と、
前記半導体基板の基板面に対して垂直な方向に前記第２の層間絶縁膜を貫通して形成され、前記コンタクト配線と隣接し、前記ダミー下配線に接続されたダミーコンタクト配線と、
前記第２の層間絶縁膜上に、前記第１の方向に延びて形成され、下方に位置する前記ダミーコンタクト配線と接続された第２の上配線と、を含み、
前記ダミー下配線は、前記ダミーコンタクト配線を介して、前記第２の上配線にのみ、電気的に接続されていることを特徴とする。
【発明の効果】
【００１５】
本発明に係る半導体記憶装置によれば、リソグラフィのマージンを増加させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一態様である実施例１に係るセンスアンプを備えたＮＡＮＤ型フラッシュメモリ１００の一例を示すブロック図である。
【図２】図１に示すメモリセルアレイ３のビット線ＢＬとセンスアンプ５ａ、５ｂとの接続関係の一例を示す図である。
【図３】図２に示すビット線ＢＬとセンスアンプ５ｂ内の配線ＢＬＩを含む配線の配置を示す平面図である。
【図４】図３に示すセンスアンプ５ｂの配線ＢＬＩとセンスアンプ５ｂのセンスアンプ回路との接続関係を模式的に示す模式図である。
【図５】センスアンプのコンタクト配線のホールを形成するためのフォトマスク（レチクル）の構成の一例を示す平面図である。
【図６】図５に示すフォトマスク（レチクル）のパターンと、図４のセンスアンプ５ｂの領域Ｘ近傍の配線構成と、の位置関係を示す図である。
【図７】図４のセンスアンプ５ｂの領域Ｘ近傍の配線構成の一例を示す図である。
【図８Ａ】図７のＡ−Ａ’に沿った断面を示す断面図である。
【図８Ｂ】図７のＢ−Ｂ’に沿った断面を示す断面図である。
【図８Ｃ】図７のＣ−Ｃ’に沿った断面を示す断面図である。
【図９】図４のセンスアンプ５ｂの領域Ｘ近傍の配線構成の他の例を示す図である。
【図１０Ａ】図９のＡ−Ａ’に沿った断面を示す断面図である。
【図１０Ｂ】図９のＢ−Ｂ’に沿った断面を示す断面図である。
【図１０Ｃ】図９のＣ−Ｃ’に沿った断面を示す断面図である。
【発明を実施するための形態】
【００１７】
なお、以下の実施例では、半導体記憶装置として、例えば、不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリに適用される例について説明する。また、本発明にかかる半導体記憶装置は、他の不揮発性半導体記憶装置にも適用できる。
【実施例１】
【００１８】
図１は、本発明の一態様である実施例１に係るセンスアンプを備えたＮＡＮＤ型フラッシュメモリ１００の一例を示すブロック図である。
【００１９】
図１に示すように、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００は、メモリセルトランジスタ２がマトリクス状に配列されたメモリセルアレイ３と、ロウデコーダ４と、センスアンプ５ａ、５ｂと、周辺回路８と、パッド部９と、を備える。
【００２０】
メモリセルアレイ３は、メモリセルトランジスタ２が直列接続されたＮＡＮＤセルユニットＮＵを複数配列して構成される。メモリセルアレイ３のビット線ＢＬ方向には、センスアンプ５ａ、５ｂが配置されている。さらに、メモリセルアレイ３のワード線ＷＬ方向の両端には、ロウデコーダ４がそれぞれ配置されている。
【００２１】
メモリセルトランジスタ２は、例えば、半導体基板上にトンネル絶縁膜を介して形成された浮遊ゲート、及び当該浮遊ゲート上にゲート間絶縁膜を介して積層された制御ゲートを有する。メモリセルトランジスタ２は、読み出し電圧が制御ゲートに印可されることにより、保持しているしきい値電圧の値に応じたデータを読み出しできるようになっている。
【００２２】
また、ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬに、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＳＬに接続される。同一行のメモリセルトランジスタ２の制御ゲートは、ワード線ＷＬに接続されている。ワード線ＷＬは行方向に、ビット線ＢＬは列方向にそれぞれ互いに交差するように配線されている。
【００２３】
また、選択ゲートトランジスタＳ１、Ｓ２の制御ゲートは、選択ゲート線ＳＧＬに接続されている。
【００２４】
周辺回路８には、制御信号発生回路や内部電圧発生回路等（図示せず）が配置されている。また、パッド部９にはアドレスや外部制御信号の入出力端子（図示せず）が配置されている。
【００２５】
ロウデコーダ４は、ワード線ＷＬの一端側に配置され、パッド部９及び周辺回路８を介して入力されたアドレスに従い、ワード線ＷＬ及び選択ゲート線ＳＧＬの選択駆動を行う（ワード線ＷＬ及び選択ゲート線ＳＧＬの電圧を制御する）。
【００２６】
センスアンプ５ａはビット線ＢＬの一端側に配置され、センスアンプ５ｂは他端側に配置されている。これらのセンスアンプ５ａ、５ｂは、データの書き込み及び読み出しに供せられる複数のセンスアンプ回路を備えている。
【００２７】
メモリセルアレイ３内において、上述したワード線ＷＬ、或いはビット線ＢＬは、一般に細密ピッチ（リソグラフィ解像技術により決まる最小の線幅および間隔：ライン・アンド・スペース）で形成されている。
【００２８】
ここで、図２は、図１に示すメモリセルアレイ３のビット線ＢＬとセンスアンプ５ａ、５ｂとの接続関係の一例を示す図である。
【００２９】
図２に示すように、センスアンプ５ａ、５ｂ内の配線ＢＬＩは、閾値電圧が高く設定されたＭＯＳトランジスタ１０を介して、ビット線ＢＬに接続されている。また、ビット線ＢＬの半分がセンスアンプ５ａに接続され、ビット線ＢＬの残りの半分がセンスアンプ５ｂに接続されている。
【００３０】
以下、実施例１に係るＮＡＮＤ型フラッシュメモリ１００のセンスアンプ５ｂにおける配線レイアウトについて説明する。なお、センスアンプ５ａとビット線ＢＬとの配置関係も同様である。
【００３１】
図３は、図２に示すビット線ＢＬとセンスアンプ５ｂ内の配線ＢＬＩを含む配線の配置を示す平面図である。
【００３２】
図３において、ビット線ＢＬ０、ＢＬ２、・・・・ＢＬ３０と、センスアンプ５ｂの配線ＢＬＩ０、ＢＬＩ２、・・・ＢＬＩ３０とが、それぞれ一対一に接続される。なお、ビット線ＢＬ１、ＢＬ３、・・・・ＢＬ３１は、センスアンプ５ａ内の配線ＢＬＩに接続される。また、配線ＢＬＩの両側には、電源線または制御信号線となるＬ１、Ｌ２が配置されている。
【００３３】
図３に示すように、ビット線ＢＬ（ＢＬ０〜ＢＬ３１）が延びる方向と、センスアンプ５ｂの配線ＢＬＩ（ＢＬ０、ＢＬ２、・・・ＢＬ３０）が延びる方向とは、平行である。既述のように、ビット線ＢＬと配線ＢＬＩは、既述のように、側壁加工技術により形成されるため、曲がったり、断線したりしていない。また、ビット線ＢＬの幅は、配線ＢＬＩの幅と同じ幅Ｆとなる。
【００３４】
ここで、図４は、図３に示すセンスアンプ５ｂの配線ＢＬＩとセンスアンプ５ｂのセンスアンプ回路との接続関係を模式的に示す模式図である。
【００３５】
図４に示すように、センスアンプ５ｂのセンスアンプ回路ＳＡ０、ＳＡ２、・・・ＳＡ３０は、配線ＢＬＩ０、ＢＬＩ２、・・・ＢＬＩ３０に、コンタクト配線Ｖ１を介して、それぞれ一対一に接続されている。また、各コンタクト配線Ｖ１には、ダミーコンタクト配線Ｖｄが隣接して配置されている。例えば、センスアンプ回路ＳＡ０において、配線ＢＬＩ０に接続されたコンタクト配線Ｖ１は、ＢＬＩ４に接続されたダミーコンタクト配線Ｖｄと、隣接している。
【００３６】
メモリセルアレイ３のピッチ縮小に伴い、センスアンプ５ａ、５ｂ内の回路配置も狭くなるため、配線を通すのが世代毎に難しくなってきている。
【００３７】
そこで、既述のように、センスアンプ５ａ、５ｂのセンスアンプ回路上の配線についても、ビット線ＢＬと同様に側壁加工技術を用いて形成する。これにより、ピッチ縮小を実現している。この場合、既述のように、センスアンプ５ａ、５ｂの配線層間のコンタクト配線は、露光が難しくなる。
【００３８】
そこで、本実施例１では、リソグラフィマージンを増加させるために、フォトマスク（レチクル）にＳｒａｆを配置するだけでなく、半導体記憶装置１００においてコンタクト配線Ｖ１に近接するようにダミーコンタクト配線を配置する。
【００３９】
以下、センスアンプ５ｂの領域Ｘ近傍を一例として、コンタクト配線およびダミーコンタクト配線を含む関係について、説明する。
【００４０】
図５は、センスアンプのコンタクト配線のホールを形成するためのフォトマスク（レチクル）の構成の一例を示す平面図である。また、図６は、図５に示すフォトマスク（レチクル）のパターンと、図４のセンスアンプ５ｂの領域Ｘ近傍の配線構成と、の位置関係を示す図である。
【００４１】
図５に示すように、レチクル２００において、コンタクト配線Ｖ１に対応する開口パターン２０１の両脇に、ダミーコンタクト配線Ｖｄに対応する開口したダミーパターン２０２を配置している。さらに、レチクル２０１において、ダミーパターン２０２の隣からＳｒａｆを配置し、開口パターン２０１の上下にも、Ｓｒａｆを配置する。
【００４２】
図６に示すように、より確実に、レチクル２００に形成されたコンタクト配線Ｖ１に対応する開口パターン２０１を、レジストに転写させることが可能となる。この場合、ダミーパターン２０２も、レジストに転写される。このレジストを用いて、コンタクト配線Ｖ１およびダミーコンタクト配線Ｖｄがパターニングされる。
【００４３】
なお、この場合、ダミーコンタクト配線Ｖｄに対応するダミーパターン２０２は、コンタクト配線Ｖ１に対応する開口パターン２０１よりも、レジストに転写されにくいが、ダミーコンタクト配線Ｖｄは使用されないため問題ない。
【００４４】
ここで、センスアンプ５ｂの領域Ｘ近傍の配線構成において、配線ＢＬＩの上下の配線を含めた構成の一例について、説明する。
【００４５】
図７は、図４のセンスアンプ５ｂの領域Ｘ近傍の配線構成の一例を示す図である。なお、図７において、第１の上配線Ｍ１−１は図４の配線ＢＬＩ０に相当し、右側の第２の上配線Ｍ１−２は図４の配線ＢＬＩ４に相当し、右側の第３の上配線Ｍ１−３は図４の配線ＢＬＩ２に相当する。
【００４６】
また、図８Ａは、図７のＡ−Ａ’に沿った断面を示す断面図である。また、図８Ｂは、図７のＢ−Ｂ’に沿った断面を示す断面図である。図８Ｃは、図７のＣ−Ｃ’に沿った断面を示す断面図である。なお、図８Ａ〜図８Ｃにおいて示される、半導体基板１０１、素子分離領域ＳＴＩ、第１〜第３の層間絶縁膜１０２、１０３、１０４、第１の下配線Ｍ０−１、ダミー下配線Ｍ０−ｄ、配線ＧＣ、Ｍ２は、図７において省略されている。
【００４７】
図７、図８Ａ〜図８Ｃに示すように、センスアンプ５ｂは、半導体基板１０１と、第１〜第３の層間絶縁膜１０２、１０３、１０４と、第１の下配線Ｍ０−１と、第２の下配線Ｍ０−２と、ダミー下配線Ｍ０−ｄと、第１の上配線Ｍ１−１と、第２の上配線Ｍ１−２と、第３の上配線Ｍ１−３と、コンタクト配線Ｖ１と、ダミーコンタクト配線Ｖｄと、を含む。
【００４８】
第１の下配線Ｍ０−１は、半導体基板１０１上に形成された第１の層間絶縁膜１０２上に第１の方向（ビット線ＢＬ方向）に延びて形成されている。なお、この第１の層間絶縁膜１０２中に、配線ＧＣが形成されている。この配線ＧＣは、例えば、ニッケルシリコンを主成分とする。
【００４９】
ダミー下配線Ｍ０−ｄは、第１の層間絶縁膜１０２上に第１の方向（ビット線ＢＬ方向）に延びて形成されている。
【００５０】
第２の層間絶縁膜１０３は、第１の下配線Ｍ０−１上を含む第１の層間絶縁膜１０２上に形成されている。
【００５１】
コンタクト配線Ｖ１は、半導体基板１０１の基板面に対して垂直な方向に第２の層間絶縁膜１０３を貫通して形成され、第１の下配線Ｍ０−１に接続されている。
【００５２】
第１の上配線Ｍ１−１は、第２の層間絶縁膜１０３上に形成され、下方に位置するコンタクト配線Ｖ１と接続されている。
【００５３】
第２の上配線Ｍ１−２は、第２の層間絶縁膜１０３上に、第１の方向（ビット線ＢＬ方向）に延び第１の上配線Ｍ１−１に（第３の上配線Ｍ１−３を介して）隣接して形成されている。すなわち、第１の上配線Ｍ１−１の両側に、第２の層間絶縁膜１０３上に形成された第３の上配線Ｍ１−３を介して、第２の上配線Ｍ１−２が配置されている。この第２の上配線Ｍ１−２は、下方に位置するダミーコンタクト配線Ｖｄと接続されている。
【００５４】
ダミーコンタクト配線Ｖｄは、半導体基板１０１の基板面に対して垂直な方向に第２の層間絶縁膜１０３を貫通して形成されている。このダミーコンタクト配線Ｖｄは、第２の層間絶縁膜１０３を介してコンタクト配線Ｖ１と隣接し、ダミー下配線Ｍ０−ｄに接続されている。
【００５５】
なお、ダミー下配線Ｍ０−ｄは、ダミーコンタクト配線Ｖｄを介して、第２の上配線Ｍ１−２にのみ、電気的に接続されている。これにより、ダミー下配線Ｍ０−ｄを介して、不要な信号等が第２の上配線Ｍ１−２に入力されるのを抑制することができる。
【００５６】
なお、第１、第２の下配線Ｍ０−１、Ｍ０−２およびダミー下配線Ｍ０−ｄの線幅は、第１〜第３の上配線Ｍ１−１〜Ｍ１−３の線幅よりも太くなっている。第１の下配線Ｍ０−１およびダミー下配線Ｍ０−ｄは、例えば、タングステンを主成分とする。
【００５７】
また、第１、第２の下配線Ｍ０−１、Ｍ０−２およびダミー下配線Ｍ０−ｄは、該側壁加工技術により形成されていない。これにより、第１、第２の下配線Ｍ０−１、Ｍ０−２およびダミー下配線Ｍ０−ｄは、曲げたり、断線させたりすることができる。ここでは、  ダミー下配線Ｍ０−ｄを迂回するように、第２の下配線Ｍ０−２は形成されている。
【００５８】
また、既述のように、配線ＢＬＩである第１〜第３の上配線Ｍ１−１〜Ｍ１−３は、ＭＯＳトランジスタ１０を介して、ビット線ＢＬに接続されている。第１〜第３の上配線Ｍ１−１〜Ｍ１−３は、例えば、銅を主成分とする。また、第１〜第３の上配線Ｍ１−１〜Ｍ１−３は、該側壁加工技術により形成されているので、第１〜第３の上配線Ｍ１−１〜Ｍ１−３の線幅は、等しい。
【００５９】
このような半導体記憶装置１００のセンスアンプ５ｂの構成は、より確実に、レチクル２００に形成されたコンタクト配線Ｖ１に対応する開口パターン２０１を、レジストに転写させるために必要な構成である。すなわち、半導体記憶装置１００によれば、パターンバリエーションが多く、リソグラフィマージンが厳しいコンタクト配線に対して、従来技術のような２重露光技術および２度加工技術を用いることなく、リソグラフィマージンの増加を図ることができる。
【００６０】
ここで、上記図７、図８Ａ〜図８Ｃの例では、ダミーコンタクト配線Ｖｄの下にダミー下配線Ｍ０−ｄが配置される。しかし、以下の図９、図１０Ａ〜図１０Ｃに示すように、ダミーコンタクト配線Ｖｄ下に、必ずしもダミー下配線Ｍ０−ｄが配置されなくてよい。なぜなら、第１、第２の下配線Ｍ０−１、Ｍ０−２およびダミー下配線Ｍ０−ｄと配線ＧＣとの間は、層間絶縁膜１０２が介在するため、コンタクトホールがオーバーエッチングされても配線ＧＣには到達しないからである。
【００６１】
図９は、図４のセンスアンプ５ｂの領域Ｘ近傍の配線構成の他の例を示す図である。なお、図９において、第１の上配線Ｍ１−１は図４の配線ＢＬＩ０に相当し、右側の第２の上配線Ｍ１−２は図４の配線ＢＬＩ４に相当し、右側の第３の上配線Ｍ１−３は図４の配線ＢＬＩ２に相当する。
【００６２】
また、図１０Ａは、図９のＡ−Ａ’に沿った断面を示す断面図である。また、図１０Ｂは、図９のＢ−Ｂ’に沿った断面を示す断面図である。図１０Ｃは、図９のＣ−Ｃ’に沿った断面を示す断面図である。なお、図１０Ａ〜図１０Ｃにおいて示される、半導体基板１０１、素子分離領域ＳＴＩ、第１〜第３の層間絶縁膜１０２、１０３、１０４、第１の下配線Ｍ０−１、配線ＧＣ、Ｍ２は、図９において省略されている。また、図９、図１０Ａ〜図１０Ｃにおいて、図７、図８Ａ〜図８Ｃの符号と同じ符号は、同じの構成を示す。
【００６３】
図９、図１０Ａ〜図１０Ｃに示すように、センスアンプ５ｂは、半導体基板１０１と、第１〜第３の層間絶縁膜１０２、１０３、１０４と、第１の下配線Ｍ０−１と、第２の下配線Ｍ０−２と、第１の上配線Ｍ１−１と、第２の上配線Ｍ１−２と、第３の上配線Ｍ１−３と、コンタクト配線Ｖ１と、ダミーコンタクト配線Ｖｄと、を含む。ここでは、上述のように、センスアンプ５ｂのダミーコンタクト配線Ｖｄの下に、ダミー下配線が配置されていない。
【００６４】
すなわち、ダミーコンタクト配線Ｖｄは、半導体基板１０１の基板面に対して垂直な方向に第２の層間絶縁膜１０３に形成され、第２の層間絶縁膜１０３を介してコンタクト配線Ｖ１と隣接する。そして、ダミーコンタクト配線Ｖｄは、第２の上配線Ｍ１−２にのみ電気的に接続されている。
【００６５】
このような半導体記憶装置１００のセンスアンプ５ｂの構成は、より確実に、レチクル２００に形成されたコンタクト配線Ｖ１に対応する開口パターン２０１を、レジストに転写させるために必要な構成である。すなわち、半導体記憶装置１００によれば、パターンバリエーションが多く、リソグラフィマージンが厳しいコンタクト配線に対して、従来技術のような２重露光技術および２度加工技術を用いることなく、リソグラフィマージンの増加を図ることができる。
【００６６】
以上のように、本実施例に係る半導体記憶装置によれば、リソグラフィのマージンを増加させることができる。
【符号の説明】
【００６７】
２  メモリセルトランジスタ
３  メモリセルアレイ
４  ロウデコーダ
５ａ、５ｂ  センスアンプ
８  周辺回路
９  パッド部
１０  ＭＯＳトランジスタ
１００  ＮＡＮＤ型フラッシュメモリ（半導体記憶装置）
１０１  半導体基板
１０２、１０３、１０４  第１〜第３の層間絶縁膜
２００  フォトマスク（レチクル）
２０１  開口パターン
２０２  ダミーパターン
ＢＬ  ビット線
ＧＣ  Ｍ２  配線
Ｍ０−１  第１の下配線
Ｍ０−２  第２の下配線
Ｍ０−ｄ  ダミー下配線
Ｍ１−１  第１の上配線
Ｍ１−２  第２の上配線
Ｍ１−３  第３の上配線
ＮＵ  ＮＡＮＤセルユニット
Ｓ１、Ｓ２  選択ゲートトランジスタ
ＳＧＬ  選択ゲート線
ＳＬ  ソース線
ＳＴＩ  素子分離領域
Ｖ１  コンタクト配線
Ｖｄ  ダミーコンタクト配線
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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