(57)【要約】      （修正有）【課題】多相交流を直流変換する際の力率改善における駆動系及び制御系を共通化して性能向上、小型化及び低コスト化を図る。【解決手段】３相分の出力トランス１０−１〜１０−３のプラス側１次巻線１２−１１，２１，３１の各々に直列接続された入力ダイオード１６−１１，２１，３１と、マイナス側１次巻線１２−１２，２２，３２の各々に直列接続された入力ダイオード１６−１２，２２，３２の２次側の合成接続点間にインバータ素子１８を接続してインバータ回路を構成する。インバータ回路のフラッバック動作によりトランス２次巻線１４−１〜３の出力電流を整流合成後に平滑する。制御ＩＣ２４はインバータ素子１８を、不連続モードを維持しつつ一定周波数で且つ交流周波数の１周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させて力率を改善する。【選択図】図１
2010017047.tif 000002
【特許請求の範囲】
【請求項１】
入力した多相交流電力を高力率に制御して直流電力に変換する力率改善回路に於いて、
互いに逆方向に巻かれたプラス側１次巻線とマイナス側１次巻線及び単一の２次巻線を備えた相数分の出力トランスと、
前記各相のプラス側１次巻線の直列接続されたプラス側入力整流器と、
前記各相のマイナス側１次巻線の直列接続されたマイナス側入力整流器と、
前記各相のプラス入力整流器とプラス側１次巻線の直列回路の２次側合成接続点と、前記各相のマイナス側入力整流器とマイナス側１次巻線の直列回路の２次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
前記インバータ回路のフライバック動作により各相の前記出力トランスの２次巻線から出力されるフライバック電流を整流して合成した後に平滑して直流電力を出力する整流平滑回路と、
前記整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、前記スイッチング素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の１周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする多相交流力率改善回路。
【請求項２】
請求項１記載の多相交流力率改善回路に於いて、更に、前記制御回路は過電流保護回路を備え、前記インバータ素子に直列接続した電流検出抵抗により電流検出信号を前記過電流保護回路に入力して突入電流防止を含む過電流保護動作を行わせるように構成したことを特徴とする多相交流力率改善回路。
【請求項３】
請求項１記載の多相交流力率改善回路に於いて、前記各相のプラス側入力整流器、マイナス側入力整流器、前記インバータ素子の各々に、それぞれのオフ時に発生するスパイク電圧を吸収するスナバ回路を設け、
前記スナバ回路の各々は、コンデンサと抵抗の直列回路であり、前記直列回路の一端を前記各相のプラス側整流器、マイナス側整流器、前記インバータ素子の各々に接続すると共に前記直列回路の他端を、多相交流の仮想中点に合成接続したことを特徴とする多相交流力率改善回路。
【請求項４】
請求項１記載の多相交流力率改善回路に於いて、前記相数分の出力トランスとして、単一のコアに各相の１次巻線及び２次巻線を巻き回したことを特徴とする多相交流力率改善回路。
【請求項５】
請求項４記載の多相交流力率改善回路に於いて、相数分の脚部を持つ一対の櫛歯状コアをギャップ材を介在した状態で脚部側を相対させて組合せ、前記脚部の各々に、各相毎のプラス側１次巻線、マイナス側１次巻線及び２次巻線を配置したことを特徴とする多相交流力率改善回路。
【請求項６】
（図６：絶縁型）
請求項１記載の多相交流力率改善回路に於いて、前記制御回路を１次側と２次側を電気的に分離した絶縁型としたことを特徴とする多相交流力率改善回路。
【請求項７】
請求項１記載の多相交流力率改善回路に於いて、
前記各相の出力トランスに２次巻線を複数設け、前記複数の２次巻線毎に前記整流平滑回路を設けて直流電力を多出力することを特徴とする多相交流力率改善回路。
【請求項８】
多相交流電力を入力して高力率に制御して直流電力に変換する力率改善回路に於いて、
互いに逆方向に巻かれたプラス側１次巻線とマイナス側１次巻線及び単一の２次巻線を備えた多相交流の相数分の出力トランスと、
前記各相のプラス側１次巻線の各々に直列接続されたプラス側入力整流器と、
前記各相のマイナス側１次巻線の各々に直列接続されたマイナス側入力整流器と、
前記プラス側１次巻線とプラス側入力整流器の直列回路の２次側合成接続点と  、
前記マイナス側１次巻線とマイナス側入力整流器の直列回路の２次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
前記インバータ回路のフライバック動作により前記各相の２次巻線から出力されるフライバック電流を整流する出力整流器と、
をＮ組設け、
更に、
前記Ｎ組毎に設けた前記各相の出力整流器の整流出力を合成した後に平滑して直流電力を出力する平滑コンデンサと、
前記平滑コンデンサから得られた直流出力電圧を入力して所定電圧を維持するように、前記Ｎ組のスイッチング素子を、３６０°を組数Ｎで割った位相差を持つ複数のスイッチング信号により、不連続モードを維持しつつ一定周波数で且つ交流周波数の１周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする多相交流力率改善回路。
【請求項９】
多相交流電力を入力して高力率に制御して直流電力に変換する力率改善回路に於いて、
プラス側１次巻線と２次巻線を備えた多相交流の相数分のプラス側出力トランスと、
前記プラス側１次巻線に対し逆方向に巻かれたマイナス側１次巻線及び２次巻線を備えた多相交流の相数分のマイナス側出力トランスと、
前記各相のプラス側１次巻線の各々に直列接続されたプラス側入力整流器と、
前記各相のマイナス側１次巻線の各々に直列接続されたマイナス側入力整流器と、
前記プラス側入力整流器と直列回路の２次側合成接続点と、前記マイナス側１次巻線とマイナス側入力整流器の直列回路の２次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
前記インバータ回路のフライバック動作により各相の前記プラス側トランス及びマイナス側出力トランスの各２次巻線から出力されるフライバック電流を整流して合成した後に平滑して直流電力を出力する整流平滑回路と、
前記整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、前記スイッチング素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の１周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする多相交流力率改善回路。
【請求項１０】
単相交流電力を入力して高力率に制御して直流電力に変換する単相交流力率改善回路に於いて、
互いに逆方向に巻かれたプラス側１次巻線とマイナス側１次巻線及び単一の２次巻線を備えた出力トランスと、
プラス側出力を前記プラス側１次巻線に接続すると共にマイナス側出力を前記マイナス側１次巻線に接続し、単相交流入力を整流するダイオードブリッジと、
前記プラス側１次巻線と前記マイナス側１次巻線との間にインバータ素子を接続したフライバック型のインバータ回路と、
前記インバータ回路のフラッバック動作により各相の前記出力トランスの２次巻線から出力されるフライバック電流を整流した後に平滑して直流電力を出力する整流平滑回路と、
前記整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、前記スイッチング素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の１周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする単相交流力率改善回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相交流電力から直流電力に変換する際に力率を改善する多相交流力率改善回路に関する。
【背景技術】
【０００２】
従来、入力した３相交流電力を高力率に制御して直流電力に変換するアクティブフィルタ回路として知られた力率改善回路としては、例えば図１０に示すものがある。
【０００３】
図１０において、Ｒ，Ｓ，Ｔは交流入力端子、Ｐ，Ｎは直流出力端子、Ｌ１，Ｌ２，Ｌ３はリアクトル、Ｄ１〜Ｄ１８はダイオード、Ｓ１〜Ｓ３は各相のスイッチング素子、Ｃ１，Ｃ２はコンデンサである。ここで、リアクトルＬ１，Ｌ２，Ｌ３、ダイオードＤ１〜Ｄ１８、スイッチング素子Ｓ１〜Ｓ３、及びコンデンサＣ１，Ｃ２で構成されるインバータは、昇圧チョッパ回路を構成している。
【０００４】
図１０の従来回路の動作は次のようになる。例えばスイッチング素子Ｓ１，Ｓ２をオンすることで、Ｒ→Ｌ１→Ｄ１→Ｓ１→Ｄ８→Ｄ９→Ｓ２→Ｄ４→Ｌ２→Ｓ→Ｒの経路で電流が流れ、リアクトルＬ１，Ｌ２にエネルギーが蓄積される。さらに、Ｓ２がオンの状態でＳ１をオフすると、Ｒ→Ｌ１→Ｄ１→Ｄ１３→Ｃ１→Ｄ９→Ｓ２→Ｄ４→Ｌ２→Ｓ→Ｒの経路でリアクトルＬ１，Ｌ２のエネルギーはコンデンサＣ１に充電される。
【０００５】
一方、Ｓ１がオンの状態でＳ２をオフすると、Ｒ→Ｌ１→Ｄ１→Ｓ１→Ｄ８→Ｃ２→Ｄ１６→Ｄ４→Ｌ２→Ｓ→Ｒの経路で電流が流れ、リアクトルＬ１，Ｌ２のエネルギーはコンデンサＣ２に充電される。
【０００６】
また、Ｓ１，Ｓ２の両方がオフ状態になると、Ｒ→Ｌ１→Ｄ１→Ｄ１３→Ｃ１→Ｃ２→Ｄ１６→Ｄ４→Ｌ２→Ｓ→Ｒの経路で電流が流れ、リアクトルＬ１，Ｌ２のエネルギーはコンデンサＣ１，Ｃ２の両方に充電される。
【０００７】
このようなスイッチング動作を繰り返すことにより、交流入力電圧の波形に交流入力電流の波形を相似形とし、入力電流を高力率に制御しながら交流電力を直流電力に変換することができる。また、スイッチング素子Ｓ１〜Ｓ３のオン時間を調整することで、２つのコンデンサＣ１，Ｃ２の電圧を個別に調整することができる。
【０００８】
しかし、図１０の従来回路にあっては、半導体素子（スイッチング素子とダイオード）の通過数が、リアクトルにエネルギーを蓄える場合に６つ、コンデンサＣ１またはＣ２を個別に充電する場合に５つ、コンデンサＣ１，Ｃ２の両方を同時に充電する場合に４つとなる。
【０００９】
このため電流が通過する素子数が多く、半導体素子におけるエネルギー損失も大きくなってしまうことから、これを改善するため図１１の従来回路が提案されている（特許文献２）。
【００１０】
図１１の３相交流力率改善回路において、Ｒ，Ｓ，Ｔは交流入力端子、Ｐ，Ｎは直流出力端子、Ｌ１，Ｌ２，Ｌ３はリアクトル、Ｓ１〜Ｓ６はＭＯＳＦＥＴからなるスイッチング素子、Ｄ１〜Ｄ１２はダイオード、Ｃ１，Ｃ２はコンデンサである。
【００１１】
図１１の従来回路の動作は次のようになる。例えばスイッチング素子Ｓ２，Ｓ３をオンさせた場合、Ｒ→Ｌ１→Ｓ２→Ｄ２→Ｄ３→Ｓ３→Ｌ２→Ｓ→Ｒの経路で電流が流れ、リアクトルＬ１，Ｌ２にエネルギーが蓄積される。
【００１２】
Ｓ３がオンの状態でＳ２をオフすると、Ｒ→Ｌ１→Ｓ１の寄生ダイオード→Ｄ７→Ｃ１→Ｄ３→Ｓ３→Ｌ２→Ｓ→Ｒの経路で電流が流れ、コンデンサＣ１が充電される。
【００１３】
また、Ｓ２がオンの状態でＳ３をオフすると、Ｒ→Ｌ１→Ｓ２→Ｄ２→Ｃ２→Ｄ１０→Ｓ４の寄生ダイオード→Ｌ２→Ｓ→Ｒの経路で電流が流れ、コンデンサＣ２が充電される。
【００１４】
更に、Ｓ２，Ｓ３を同時にオフすると、Ｒ→Ｌ１→Ｓ１の寄生ダイオード→Ｄ７→Ｃ１→Ｃ２→Ｄ１０→Ｓ４の寄生ダイオード→Ｌ２→Ｓ→Ｒの経路で電流が流れ、コンデンサＣ１，Ｃ２が同時に充電される。
【００１５】
このようなスイッチング動作を繰り返すことにより、交流入力電圧の波形に交流入力電流の波形を相似形とし、入力電流を高力率に制御しながら交流電力を直流電力に変換することができる。ここで、電流が通過する半導体素子は、リアクトルにエネルギーを蓄える場合に４つ、コンデンサＣ１またはＣ２に充電する場合に４つとなり、図９の回路よりも少なくすることができる。
【特許文献１】特許第２８５７０９４号公報
【特許文献２】特許第４０５１８７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、このような従来の３相交流力率改善回路にあっては、インバータとして昇圧チョッパを用いた単相交流力率改善回路を３系統設けて３相交流電力を高力率となるように制御して直流電力に変換しているため次の問題がある。
【００１７】
まずインバータ回路として昇圧チョッパを構成しているため、出力電圧を入力電圧以上の昇圧電圧に設定しており、出力電圧を入力電圧のピーク値よりも小さくできず、小さくするためには次段にＤＣ−ＤＣコンバータを設けて降圧する必要があり、装置構成が複雑化してコストアップになる。
【００１８】
また、従来の三相交流力率改善回路は、各インバータ素子の電位が異なるためにドライブが難しい。また、各相の入力電流を入力電圧に相似させる力率改善動作のために制御系も３系統必要となり、且つ、各相の電流バランスや昇圧電圧の上下のバランスを取る回路も必要となる。
【００１９】
また、三相交流の仮想中点を基準として動作させるため、平滑用の電解コンデンサは上下２組を用意する必要がある。また平滑用の電解コンデンサに対し交流入力端子がダイオード及びリアクトルを介して直結される昇圧チョッパを構成しているため、電源投入時の電解コンデンサへの充電電流（突入電流）を防止するため、各相毎に突入電流防止回路を設けなければならない。
【００２０】
更に、力率改善制御のために入力電流波形を検出する必要があり、そのため交流周波数では飽和しない大型のカレントトランスが必要となる。
【００２１】
このような理由から昇圧チョッパを用いた従来の３相交流力率改善回路にあっては、回路構成が複雑で部品点数の増加と回路装置の大型化を招いており、コストアップにもなるという問題があった。
【００２２】
本発明は、多相交流を直流変換する際の力率改善における駆動系及び制御系を共通化して性能向上、小型化及び低コスト化を図るようにした多相交流力率改善回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明は、入力した多相交流電力を高力率に制御して直流電力に変換する力率改善回路に於いて、
互いに逆方向に巻かれたプラス側１次巻線とマイナス側１次巻線及び単一の２次巻線を備えた相数分の出力トランスと、
各相のプラス側１次巻線に直列接続されたプラス側入力整流器と、
各相のマイナス側１次巻線に直列接続されたマイナス側入力整流器と、
プラス側入力整流器とプラス側１次巻線の直列回路の２次側合成接続点と、マイナス側入力整流器とマイナス側１次巻線の直列回路の２次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
インバータ回路のフライバック動作により各相の出力トランスの２次巻線から出力されるフライバック電流を整流して合成した後に平滑して直流電力を出力する整流平滑回路と、
整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、インバータ素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の１周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする。
【００２４】
ここで、制御回路は過電流保護回路を備え、インバータ素子に直列接続した電流検出抵抗により電流検出信号を過電流保護回路に入力して突入電流防止を含む過電流保護動作を行わせる。
【００２５】
各相のプラス側整流器、マイナス側整流器、インバータ素子の各々に、それぞれのオフ時に発生するスパイク電圧を吸収するスナバ回路を設け、
スナバ回路の各々は、コンデンサと抵抗の直列回路であり、直列回路の一端を各相のプラス側整流器、マイナス側整流器、インバータ素子の各々に接続すると共に直列回路の他端を、多相交流の仮想中点に合成接続する。
【００２６】
相数分の出力トランスとして、単一のコアに各相の１次巻線及び２次巻線を巻き回す。例えば、相数分の脚部を持つ一対の櫛歯状コアをギャップ材を介在した状態で脚部側を相対させて組合せ、脚部の各々に、各相毎のプラス側１次巻線、マイナス側１次巻線及び２次巻線を配置する。
【００２７】
制御回路は１次側と２次側を電気的に分離した絶縁型としても良い。
【００２８】
各相の出力トランスに２次巻線を複数設け、複数の２次巻線毎に整流平滑回路を設けて直流電力を多出力する。
【００２９】
本発明の別の形態にあっては、多相用のインバータ回路をＮ組設けて３６０°／Ｎの位相差をもつスイッチングによりリップル電流を打ち消すように構成する。
【００３０】
即ち、本発明は、多相交流電力を入力して高力率に制御して直流電力に変換する力率改善回路に於いて、
互いに逆方向に巻かれたプラス側１次巻線とマイナス側１次巻線及び単一の２次巻線を備えた多相交流の相数分の出力トランスと、
各相のプラス側１次巻線の各々に直列接続されたプラス側入力整流器と、
各相のマイナス側１次巻線の各々に直列接続されたマイナス側入力整流器と、
プラス側１次巻線とプラス側入力整流器の直列回路の２次側合成接続点と、マイナス側１次巻線とマイナス側入力整流器の直列回路の２次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
インバータ回路のフライバック動作により各相の２次巻線から出力されるフライバック電流を整流する出力整流器と、
をＮ組設け、
更に、
Ｎ組毎に設けた各相の出力整流器の整流出力を合成した後に平滑して直流電力を出力する平滑コンデンサと、
平滑コンデンサから得られた直流出力電圧を入力して所定電圧を維持するように、Ｎ組のスイッチング素子を、３６０°を組数Ｎで割った位相差（３６０°／Ｎ）を持つ複数のスイッチング信号により、不連続モードを維持しつつ一定周波数で且つ交流周波数の１周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする。
【００３１】
本発明の別の形態にあっては、各相のプラス側及びマイナス側入力整流器毎に１個ずつ出力トランスを設けて全体的な小型化を図る。
【００３２】
即ち、本発明は、多相交流電力を入力して高力率に制御して直流電力に変換する多相交流力率改善回路に於いて、
プラス側１次巻線と２次巻線を備えた多相交流の相数分のプラス側出力トランスと、
プラス側１次巻線に対し逆方向に巻かれたマイナス側１次巻線及び２次巻線を備えた多相交流の相数分のマイナス側出力トランスと、
各相のプラス側１次巻線の各々に直列接続されたプラス側入力整流器と、
各相のマイナス側１次巻線の各々に直列接続されたマイナス側入力整流器と、
プラス側入力整流器と直列回路の２次側合成接続点と、マイナス側１次巻線とマイナス側入力整流器の直列回路の２次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
インバータ回路のフライバック動作により各相のプラス側出力トランス及びマイナス側出力トランスの各２次巻線から出力されるフライバック電流を整流して合成した後に平滑して直流電力を出力する整流平滑回路と、
整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、インバータ素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の１周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする。
【００３３】
本発明の別の形態にあっては、単相交流力率改善回路を提供する。即ち、本発明は、単相交流電力を入力して高力率に制御して直流電力に変換する単相交流力率改善回路に於いて、
互いに逆方向に巻かれたプラス側１次巻線とマイナス側１次巻線及び単一の２次巻線を備えた出力トランスと、
プラス側出力をプラス側１次巻線に接続すると共にマイナス側出力をマイナス側１次巻線に接続し、単相交流入力を整流するダイオードブリッジと、
プラス側１次巻線とマイナス側１次巻線との間にインバータ素子を接続したフライバック型のインバータ回路と、
インバータ回路のフライバック動作により各相の出力トランスの２次巻線から出力されるフライバック電流を整流した後に平滑して直流電力を出力する整流平滑回路と、
整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、スイッチング素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の１周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする。
【発明の効果】
【００３４】
本発明によれば、例えば３相交流を例にとると、他励フライバック型のインバータ回路として、入力整流器及び出力トランスについては３系統設けるが、インバータ素子については各相に対し共通化して１系統とし、同時に制御系も１系統とし、このインバータ回路を、不連続モードを維持しつつ一定周波数で且つ交流周波数の１周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させ、その結果、入力電圧に比例した入力電流が流れ、力率を改善することができる。
【００３５】
即ち、他励フライバック型のインバータ回路を、不連続モードを維持しつつ一定周波数で且つ交流周波数の１周期に対し変動の少ないデューティ比で駆動させた場合、ピーク電流をＩ、入力電圧をＶ、オンデューティ時間Ｔｏｎ、出力トランスのインダクタンスをＬとすると、
Ｉ＝Ｖ×（Ｔｏｎ／Ｌ）
となり、（Ｔｏｎ／Ｌ）が一定であることから、入力電圧Ｖに比例した入力電流Ｉが流れ、定抵抗と同じ動作をすることになり、これによって力率を改善することができる。
【００３６】
また、相数に対応した入力整流器、出力トランス及び出力整流器を単一のインバータ素子で共通にスイッチング制御するため、各相の間で干渉を起こすことがなく、駆動系及び制御系が簡単にでき、制御系を駆動するための内部電源（サブ電源）も１系統でよく、回路の小型化と低コスト化が達成できる。
【００３７】
また、各相の出力トランスの２次巻線から出力されるフライバック電流を整流した後に１つに合成して平滑しているため、各相の低周波リップルが合成により相殺され、低周波リップルを小さくすることができる。
【００３８】
また、インバータとして絶縁型のフライバック方式としているため、昇圧チョッパの場合に必ず入力電圧より高い出力電圧出なければ力率改善動作しないという制約がなく、直流出力電圧を任意に設定することができる。
【００３９】
また、各相のインバータ電流はインバータ素子に直列接続した電流検出抵抗で検知し、制御回路に設けた過電流保護回路で過電流保護動作を行っているため、電源投入時の突入電流は、共通の過電流保護回路で制限された値になり、各相毎に個別に突入電流保護回路を設ける必要はない。
【００４０】
更に、各相に対応した入力整流器、出力トランス及び出力整流器と単一のインバータ素子からなるインバータ回路をＮ組、例えば２組設け，各組のインバータ素子をスイッチング信号の位相を３６０°／Ｎ、例えばＮ＝２の場合は３６０°／２＝１８０°ずらして駆動することで、位相シフトによる相殺で高周波リップル成分を低減することができる。
【発明を実施するための最良の形態】
【００４１】
図１は本発明による多相交流を対象とした力率改善回路の第１実施形態を示した回路ブロック図であり、以下の実施形態にあっては、３相交流に対する力率改善回路を例に取っている。
【００４２】
図１において、本実施形態の力率改善回路は、３相交流の交流入力端子Ｒ，Ｓ，Ｔに続いて、プラス側入力ダイオード１６−１１，１６−２１，１６−３１とマイナス側入力ダイオード１６−１２，１６−２２，１６−３２を分岐接続し、これらの入力ダイオードに続いて３つの出力トランス１０−１，１０−２，１０−３を設けている。
【００４３】
出力トランス１０−１，１０−２，１０−３は、互いに逆方向に巻いたプラス側１次巻線１２−１１，１２−２１，１２−３１とマイナス側１次巻線１２−１２，１２−２２，１２−３２、及び単一の２次巻線１４−１，１４−２，１４−３を備えている。
【００４４】
例えば交流入力端子Ｒを例に取ると、出力トランス１０−１のプラス側１次巻線１２−１１はプラス側入力ダイオード１６−１１と直列接続され、またマイナス側１次巻線１２−１２はマイナス側入力ダイオード１６−１２と直列接続され、交流入力端子Ｒからの電流流れ込み経路と電流流れ出し経路を構成している。
【００４５】
この点は交流入力端子Ｓ，Ｔについても同様であり、プラス側入力ダイオード１６−２１，１６−３１と直列にプラス側１次巻線１２−２１，１２−３１を直列接続し、またマイナス側入力ダイオード１６−２２，１６−３２とマイナス側１次巻線１２−２２，１２−３２を直列接続している。
【００４６】
交流入力端子Ｒ，Ｓ，Ｔに対応したプラス側１次巻線１２−１１，１２−２１，１２−３１の出力側は合成接続され、ＭＯＳ−ＦＥＴを用いたインバータ素子１８のドレインＤに接続している。また交流入力端子Ｒ，Ｓ，Ｔに対応したマイナス側１次巻線１２−１２，１２−２２，１２−３２の出力側も合成接続され、インバータ素子１８を構成するＭＯＳ−ＦＥＴのソースＳ側に接続している。
【００４７】
即ちインバータ素子１８は、交流入力端子Ｒ，Ｓ，Ｔに対応したプラス側１次巻線１２−１１，１２−２１，１２−３１の２次側合成接続点と、マイナス側１次巻線１２−１２，１２−２２，１２−３２の２次側合成接続点との間に接続されてスイッチング動作を行う。
【００４８】
出力トランス１０−１〜１０−３の２次巻線１４−１〜１４−３に続いては、出力整流器としての出力ダイオード２０−１〜２０−３と単一の平滑コンデンサ２２を備えた整流平滑回路が設けられる。
【００４９】
インバータ素子１８のゲートに対しては、制御回路を構成する制御ＩＣ２４が設けられ、制御ＩＣ２４は平滑コンデンサ２２から出力される直流出力電圧を抵抗２６，２８により分圧して入力端子ＩＮに入力しており、予め定めた所定電圧を保つようにスイッチング信号を出力端子ＯＵＴからインバータ素子１８のゲートに出力し、インバータ素子１８のスイッチング動作を行う。
【００５０】
ここで交流入力端子Ｒ，Ｓ，Ｔから直流出力端子＋Ｖ，ＧＮＤに至る経路に設けた回路素子で構成されるインバータ回路は、多励フライバック型のインバータ回路を構成している。
【００５１】
フライバック型のインバータ回路は、インバータ素子１８がオンしたときに入力側の例えばプラス側１次巻線１２−１１に電流を流してエネルギーをチャージし、インバータ素子１８を次にオフしたときに、プラス側１次巻線１２−１１のエネルギーを２次巻線１４−１に伝え、出力ダイオード２０−１のオンによりフライバック電流Ｉｄ１を整流出力し、平滑コンデンサ２２で平滑して直流電力に変換する。
【００５２】
本実施形態のインバータ回路におけるフライバック動作は、単一のインバータ素子１８をオンして交流入力端子Ｒ，Ｓ，Ｔのそれぞれに設けているプラス側１次巻線１２−１１，１２−２１，１２−３１及びマイナス側１次巻線１２−１２，１２−２２，１２−３２に、そのとき交流入力端子Ｒ，Ｓ，Ｔに加わっている交流入力電圧の大小関係に対応して電流を流すことでエネルギーを蓄える。
【００５３】
続いてインバータ素子１８をオフとすることで、エネルギーを蓄えている１次巻線から２次巻線１４−１〜１４−３にエネルギーを伝え、出力ダイオード２０−１〜２０−３からフライバック電流Ｉｄ１，Ｉｄ２，Ｉｄ３を整流出力し、これを合成したフライバック電流Ｉｄとして平滑コンデンサ２２に供給して平滑し、直流電力に変換している。
【００５４】
また図１の実施形態にあっては、インバータ素子１８と直列に電流検出抵抗３０を接続しており、電流検出抵抗３０で検出されたインバータ素子１８のオンに伴う電流検出信号は制御ＩＣ２４の過電流保護端子ＯＣＰに入力されている。制御ＩＣ２４には過電流保護が内蔵されており、過電流保護回路に設定している閾値を超える電流検出信号が入力すると、インバータ素子１８のオンデューティを狭めるように制御することで過電流を防止する。
【００５５】
特に本実施形態にあっては、電源投入時にインバータ素子１８のスイッチングに伴い突入電流が流れるが、このような突入電流についても、電流検出抵抗３０による電流検出電圧の入力を受けて、制御ＩＣ２４の過電流保護回路がインバータ素子１８のオンデューティを狭め、これにより突入電流を防止する機能を果たすことになる。
【００５６】
また図１の実施形態にあっては、交流入力端子Ｒ，Ｓ，Ｔに対応したプラス側入力ダイオード１６−１１，１６−２１，１６−３１とマイナス側入力ダイオード１６−２２，１６−３２の２次側間に、スパイク電圧を吸収するためのスナバ回路３２−１，３２−２，３２−３を設けている。またＭＯＳ−ＦＥＴを用いたソースＳとドレインＤとの間にもスナバ回路３０を設けて、スパイク電圧による素子破壊を防ぐようにしている。
【００５７】
更に制御ＩＣ２４は、図示しないサブ電源からの電源電圧Ｖｃｃを受けて動作しており、制御系統は１系統でよいことから、サブ電源も１系統で済ますことができる。
【００５８】
次に図１の実施形態における力率改善回路としての基本的な動作機能を説明する。本実施形態の制御ＩＣ２４にあっては、次の３つの条件により他励フライバック型のインバータ回路を、直流出力電圧を一定電圧に安定させるようにスイッチング制御している。
（１）スイッチング制御のオンデューティを絞ることで、電流の不連続モードを維持して動作する。
（２）一定の周波数で駆動する。
（３）交流周波数（５０Ｈｚまたは６０Ｈｚ）の１周期に対し、変動の少ないデューティ比（周期内でデューティ比を変化させない）で駆動する。
【００５９】
このような（１）〜（３）の条件により、制御ＩＣ２４がインバータ素子１８をスイッチング制御すると、インバータ回路を定抵抗として動作させることができる。
【００６０】
即ち、インバータ回路におけるピーク電流をＩ、入力電圧をＶ、オンデューティ時間ＴON、更に出力トランス１０−１〜１０−３のインダクタンスをＬとすると、次式の関係が得られる。
Ｉ＝Ｖ（ＴON／Ｌ）              （１）
この（１）式から（ＴON／Ｌ）を前記（１）〜（３）の条件により一定に保つようにスイッチング制御すると、入力電圧Ｖに比例した入力電流Ｉが流れることとなり、これはインバータ回路が定抵抗と同じ動作をすることとなり、その結果、３相交流電力を直流電力に変換する際のスイッチング制御において、入力電圧波形と入力電流波形を相似形にして力率を１に近づける力率改善を行うことができる。
【００６１】
更に本実施形態にあっては、入力電流の１周期に亘って等しいデューティで不連続モード動作していれば定抵抗としての動作条件が成立することから、出力電圧や出力電流を急激に変えるバーストモードについても、入力電流の１周期に亘って等しいデューティとなるように段階的にデューティを変化させれば、バーストモードで動作しても定抵抗としての動作条件が成立し、入力電流を入力電圧に比例した正弦波として力率を改善することができる。
【００６２】
次に図１の実施形態におけるインバータ素子１８のスイッチング制御に伴うフライバック動作を説明する。交流入力端子Ｒ，Ｓ，Ｔに加わる各相の交流電圧は１２０°の位相差を持っている。
【００６３】
この３相交流入力電圧ＥR，ＥS，ＥTとの間に、あるタイミングで
ＥR＞ＥS＞ＥT
となる関係があったとする。このタイミングでインバータ素子１８がオンすると、ピーク電圧となっている３相交流端子Ｒから、それより低い電圧となっている３相交流Ｓ及びＴのそれぞれに対し入力電流が流れる。この入力電流の経路を各素子の符号で示すと
（Ｒ）→（１６−１１）→（１２−１１）→（１８）→（１２−２２）→（１６−２２）→Ｓ
及び
（Ｒ）→（１６−１１）→（１２−１１）→（１８）→（１２−３２）→（１６−３２）→Ｔ
となる。このとき交流入力端子ＳとＴに流れ出す電流の割合は、それぞれの交流電圧の大きさに依存している。
【００６４】
このようにインバータ素子１８のオンにより交流入力端子Ｒから交流入力端子Ｓ，Ｔのそれぞれに電流が流れることで、プラス側１次巻線１２−１１、マイナス側１次巻線１２−２２，１２−３２にエネルギ−がチャージされる。
【００６５】
続いてインバータ素子１８をオフすると、プラス側１次巻線１２−１１、マイナス側１次巻線１２−２２，１２−３２にチャージされたエネルギ−が出力トランス１０−１〜１０−３の２次側の２次巻線１４−１〜１４−３のそれぞれに伝達され、出力ダイオード２０−１〜２０−３のそれぞれをオンし、フライバック電流Ｉｄ１，Ｉｄ２，Ｉｄ３を整流出力し、その合成電流となるフライバック電流Ｉｄ＝（Ｉｄ１＋Ｉｄ２＋Ｉｄ３）が平滑コンデンサ２２より平滑されて直流電力に変換され、出力端子である＋ＶとＧＮＤから、図示しない負荷に供給される。
【００６６】
ここで出力ダイオード２０−１〜２０−３から整流出力されたフライバック電流Ｉｄ１〜Ｉｄ３を合成した後に平滑コンデンサ２２で平滑しているため、低周波リップルを打ち消す動作が行われ、低周波リップルの十分小さな直流電流を得ることができる。
【００６７】
また別のタイミングにあっては、交流入力端子Ｓがピーク電圧となれば、ＳからＲ及びＴにインバータ素子のスイッチングにより電流が流れ、またあるタイミングでは交流入力端子Ｔがピーク電圧となればインバータ素子のオンでＲ，Ｓに電流が流れ、インバータ素子１８のオフに伴うフライバック動作で直流電力に変換することができる。
【００６８】
図２は図１の実施形態における各相入力電流、合成フライバック電流及びインバータ素子両端電圧についての動作波形を示した波形説明図である。図２（Ａ）は図１の交流入力端子Ｒ，Ｓ，Ｔに流れる入力電流ＩR，ＩS，ＩTを示しており、１２０°の位相差を持った交流入力電圧に対し、インバータ素子１８で３系統につき一斉にスイッチングすることで、パルス的に電流が流れている。
【００６９】
ここで３つの入力電流ＩR，ＩS，ＩTの間には
ＩR＋ＩS＋ＩT＝０
という関係がある。
【００７０】
例えば図２（Ａ）の時刻ｔ１のタイミングを見ると、入力電流ＩRがプラスで最も大きく、また入力電流ＩSもプラスであるが、この段階では小さく、一方、入力電流ＩTはマイナスであり、
（ＩR＋ＩS）＝−ＩT
となっている。即ち、交流入力端子Ｒ、Ｓから電流ＩR、ＩSが流れ込み、交流入力端子Ｔから電流ＩTが流れ出している。
【００７１】
図２（Ｂ）は図１の出力トランス１０−１の２次側の平滑コンデンサ２２に流れる合成フライバック電流Ｉｄを示している。この合成フライバック電流Ｉｄは、図１におけるインバータ素子１８のオフで３相交流端子Ｒ，Ｓ，Ｔのプラス側またはマイナス側に蓄えたエネルギーが２次巻線１４−１〜１４−３に伝達されて、出力ダイオード２０−１〜２０−３から整流出力されるフライバック電流Ｉｄ１〜Ｉｄ３を合成した電流であり、制御ＩＣ２４によりインバータ素子１８を前記（１）〜（３）の条件で動作させることで、ほぼ一定のピーク電流を持った電流波形が得られており、この合成フライバック電流Ｉｄを平滑コンデンサ２２で平滑することで、ほぼ一定の直流電流を出力することができる。
【００７２】
図２（Ｃ）は図１のインバータ素子１８を構成するＭＯＳ−ＦＥＴのソース，ドレイン間電圧Ｖｄｓを示している。ソース・ドレイン間電圧Ｖｄｓは、インバータ素子１８をオンしたときに０ボルトとなり、オフしたときにピーク電圧に立ち上がり、このとき１次巻線側に蓄えられているエネルギーが２次側に伝達されて、図２（Ｂ）に示す合成フライバック電流Ｉｄの整流出力とすることができる。
【００７３】
このインバータ素子１８におけるソース・ドレイン間電圧Ｖｄｓのピーク値は、交流入力端子Ｒ，Ｓ，Ｔに加わっているピーク電圧に対応した値の一定電圧のパルス波形となっている。
【００７４】
またインバータ素子１８は、出力トランス１０−１〜１０−３の電流を不連続とするオンデューティを絞ったスイッチング、即ち不連続モードとなるオンデューティの一定周波数でスイッチングしていることが分かる。
【００７５】
このような図１の第１実施形態にあっては、インバータ回路として他励フライバック型のインバータ回路を使用していることから、従来の昇圧チョッパのように出力電圧が入力電圧より大きくなるという制約がなく、出力電圧を入力電圧に対し必要に応じて高低任意に設定することができる。
【００７６】
またスイッチオンによりエネルギーをチャージする１次巻線と、スイッチオフによりエネルギーを伝達する２次巻線、更に２次巻線に対応した整流平滑回路については、交流入力端子Ｒ，Ｓ，Ｔに対応して３系統設けているが、スイッチングを行うインバータ素子１８については、インバータ回路の入出力側の３系統を合成接続することで１系統としてスイッチングすることで、駆動系及び制御系を１系統として回路構成を簡単にし、使用する回路素子も低減できることで回路規模を小さくし、また回路素子が少なくなることで損失も低減できる。
【００７７】
図３は本発明による力率改善回路の第２実施形態を示した回路ブロック図であり、ダイオード及びインバータ素子のスパイク電圧を吸収するスナバ回路の具体例を示し、更に２次側の整流平滑回路として同期整流回路を使用したことを特徴とする。
【００７８】
図３において、交流入力端子Ｒ，Ｓ，Ｔに対応して設けた入力ダイオード、出力トランス１０−１〜１０−３の１次巻線及び２次巻線の構成は図１の実施形態と同じであり、更に他励フライバック型のインバータ回路を構成するインバータ素子１８及びその制御ＩＣ２４についても、図１の実施形態と同様、（１）〜（３）の条件で力率改善動作を行っている。
【００７９】
これに加え図３の実施形態にあっては、交流入力端子Ｒ，Ｓ，Ｔに続いて設けたプラス側入力ダイオード１６−１１，１６−２１，１６−３１と、マイナス側入力ダイオード１６−１２，１６−２２，１６−３２のスパイク電圧を吸収するスナバ回路３２−１，３２−２，３２−３として、スナバコンデンサ３８とスナバ抵抗４０を直列接続した回路を設け、スナバ抵抗４０側を３相交流における仮想中点３６に共通接続している。
【００８０】
同様に、インバータ素子１８に対して設けたスナバ回路３４もスナバコンデンサ３８とスナバ抵抗４０の直列回路であり、スナバ抵抗４０側を３相交流の仮想中点３６に接続している。
【００８１】
このようにスナバ回路３２−１〜３２−３及び３４の一端、即ちスナバ抵抗４０側を３相交流の仮想中点３６に接続したことで、３相交流の仮想中点３６はグランドＧＮＤに対し常に高い電位となっており、これによってスナバコンデンサ３８に印加する電圧を低減することができると共に、スナバ回路の両端に加わる電圧が小さくなることで、損失も低減することができる。
【００８２】
また出力トランス１０−１〜１０−３の２次巻線１４−１〜１４−３に対しても、それぞれスナバ回路４６−１〜４６−３が設けられており、このスナバ回路４６−１〜４６―３についても、スナバコンデンサとスナバ抵抗の直列回路とすればよい。
【００８３】
また２次巻線１４−１〜１４−３のそれぞれには出力整流器として機能するＭＯＳ−ＦＥＴを用いた同期整流スイッチング素子４２−１〜４２−３を設けており、それぞれ同期整流制御回路４４−１〜４４−３によるスイッチングでインバータ素子１８のオフタイミングに同期したオン制御によりフライバック電流の整流出力を行っている。
【００８４】
この同期整流スイッチング素子４２−１〜４２−３のそれぞれについても、並列にスナバ場回路４８−１〜４８−３が接続されて、スイッチング素子に加わるスパイク電圧を吸収するようにしている。
【００８５】
このように２次側の整流回路として同期整流回路を用いることで、整流回路の低損失化を図ることができる。但し、２次側の同期整流回路については逆方向に電流を流さないように制御する必要がある。同期整流制御回路４４−１〜４４−３としては、専用のＩＣを使用してもよいし、ディスクリート部品で構成してもよい。
【００８６】
更に図３の実施形態にあっては、インバータ素子１８に直列接続した電流検出抵抗３０をグランドＧＮＤに対しマイナス側に接続している。これに対し図１の実施形態にあっては、グランドＧＮＤに対し電流検出抵抗３０をプラス側に接続している。
【００８７】
図３のように電流検出抵抗３０をグランドＧＮＤに対しマイナス側に接続した場合には、インバータ素子１８のオンにより流れる電流により電流検出抵抗３０は負極性の電流検出信号を制御ＩＣ２４に入力し、過電流保護動作を行うことになる。
【００８８】
図４は３つのトランスを１個のコアで構成する本発明の多相交流力率改善回路に使用するトランス構造を示した説明図である。図４（Ａ）は１個のコアで構成する出力トランス１０の回路図であり、コア５０に対し３つのトランスを合わせた１次巻線及び２次巻線を設けている。
【００８９】
即ち、プラス側１次巻線１２−１１，１２−１２及び２次巻線１４−１で２つの出力トランスを構成し、次のプラス側１次巻線１２−２１、マイナス側１次巻線１２−２２及び２次巻線１４−２で次の出力トランスを構成し、残りのプラス側１次巻線１２−３１、マイナス側１次巻線１２−３２及び２次巻線１４−３で３番目の出力トランスを構成している。
【００９０】
図４（Ｂ）はコア５０を１つとした出力トランス１０の構造説明図である。図４（Ｂ）において、出力トランス１０は３つの脚部を備えた櫛歯状（Ｅ型）のコア５０−１，５０−２が脚部を向かい合わせて配置され、両側の脚部の間にはギャップ材５２を介在させている。
【００９１】
コア５０−１，５０−２を組み合わせた３箇所の脚部のそれぞれには、３つの出力トランスを構成する１次巻線１２−１１〜１２−３２及び２次巻線１４−１〜１４−３が、それぞれトランスごとに巻き回されている。
【００９２】
ここで図１のインバータ素子１８のオンにより交流入力端子Ｒ，Ｓ，Ｔに流れる入力電流ＩR，ＩS，ＩTの間には
ＩR＋ＩS＋ＩT＝０
の関係がある。したがって、図４（Ｂ）の出力トランス１０における磁束φ１，φ２，φ３と、インダクタンスＬ1，Ｌ2，Ｌ3の間には
φ１＋φ２＋φ３＝Ｌ1ＩR＋Ｌ2ＩS＋Ｌ3ＩT＝０
の関係が成立すればよい。
【００９３】
この関係を成立させるためには、
Ｌ1＝Ｌ2＝Ｌ3
の関係を成立させるトランス構造とする必要がある。そこで、コア５０−１，５０−２の両側の脚部の間に同一厚みのギャップ材５２を挟み込むことで、
Ｌ1＝Ｌ2＝Ｌ3
の関係を容易に実現することができる。
【００９４】
図５は制御系を絶縁型とした本発明による力率改善回路の第３実施形態を示した回路ブロック図である。図５において、交流入力端子Ｒ，Ｓ，Ｔから入力ダイオード、出力トランス１０−１〜１０−３を経て整流平滑回路に至る系統は、図１の実施形態と基本的に同じであるが、この実施形態にあっては制御ＩＣ２４を備えた制御系についても絶縁型の回路構成としている。
【００９５】
即ち、制御ＩＣ２４の出力ＯＵＴからインバータ素子１８にスイッチング信号を供給する系統に、ドライブ回路５４、ドライブトランス５６及びドライブ回路５６を設け、１次側と２次側を電気的に絶縁分離している。
【００９６】
またインバータ素子１８の電流を検出する系統についても、カレントトランス５８の１次巻線をインバータ素子１８に直列接続し、２次巻線にダイオード６０と抵抗６２からなる整流回路を設けて１次側と２次側を電気的に絶縁し、電流検出信号を制御ＩＣ２４の過電流保護回路に入力している。
【００９７】
このような制御系についても絶縁型とした本実施形態の力率改善回路によれば、保持時間や出力リップルに対して問題にならない負荷であれば、後段にＤＣ−ＤＣコンバータを接続しなくとも直接、直流電力を供給することが可能である。
【００９８】
また図５の制御系についても絶縁型とした力率改善回路における出力電圧が安全電圧６０ボルト以下であった場合には、後段にＤＣ−ＤＣコンバータを接続する場合、ＤＣ−ＤＣコンバータを非絶縁型であっても安全規格に準拠することが可能となる。
【００９９】
図６は図１に対し入力整流器の位置を入れ替えた本発明による力率改善回路の第４実施形態を示した回路ブロック図である。更に図６にあっては、直流出力側につき端子出力の構成としてプラス・マイナス電源を構成するようにしている。
【０１００】
図６において、交流入力端子Ｒ，Ｓ，Ｔに続いて、出力トランス１０−１，１０−３のプラス側１次巻線１２−１１，１２−２１，１２−３１を接続し、続いてプラス側入力ダイオード１６−１１，１６−２１，１６−３１をそれぞれ直流接続し、カソード側を共通接続して、インバータ素子１８のドレインＤに接続している。
【０１０１】
また出力トランス１０−１，１０−３のマイナス側１次巻線１２−１２，１２−２２，１２−３２についても、一端を交流入力端子Ｒ，Ｓ，Ｔに接続し、他端をマイナス側入力ダイオード１６−１２，１６−２２，１６−３２に接続した後に合成接続して、インバータ素子１８のソースＳに接続している。
【０１０２】
この入力側の１次巻線と入力ダイオードの接続関係は、図１の実施形態と逆の位置関係となっているが、このような逆の位置関係であっても、制御ＩＣ２４により、図１の場合と同様、（１）〜（３）の条件でインバータ素子１８をスイッチングしてフライバック動作させることで、インバータ回路を低抵抗として動作させることで力率を改善することができる。
【０１０３】
また出力トランス１０−１〜１０−３の２次側については、中点タップを備えた一対の２次巻線１４−１１と1４−１２、１４−２１と１４−２２、１４−３１と１４−３２を設け、それぞれの中点タップはグランドＧＮＤに接続する。２次巻線１４−１１，１４−２１，１４−３１については出力ダイオード２０−１１，２０−２１，２０−３１で整流したフライバック電流を合成した後に平滑コンデンサ２２−１により平滑してプラス直流電圧＋Ｖを出力する。
【０１０４】
２次巻線１４−１２，１４−２２，１４−３２については、出力ダイオード２０−１２，２０−２２，２０−３２で整流したフライバック電流を合成した後に平滑コンデンサ２２により平滑してマイナス直流電圧−Ｖを出力する。これによりプラス・マイナスの２出力を実現している。
【０１０５】
なお、図６はプラス・マイナスの２出力としているが、更に２次巻線と整流平滑回路を追加することで多出力をえることができる。
【０１０６】
図７は位相シフトしたスイッチングによりリップル電流を低減する本発明の第５実施形態を示した回路ブロック図である。図７において、本実施形態にあっては交流入力端子Ｒ，Ｓ，Ｔと直流出力端子＋Ｖ，ＧＮＤとの間に、図１に示したフライバック型のインバータ回路を交流入力端子Ｒ，Ｓ，Ｔごとに２系統、並列的に設けたことを特徴とする。
【０１０７】
即ち、第１系統のインバータ回路はプラス側入力ダイオード１６−１１，１６−２１，１６−３１、マイナス側入力ダイオード１６−１２，１６−２２，１６−３２、出力トランス１０−１１，１０−２１，１０−３１（２つの１次巻線と１つの２次巻線を含む）、及び出力ダイオード２０−１１，２０−２１，２０−３１、更にインバータ素子１８−１で構成される。
【０１０８】
第２系統のインバータ回路は、プラス側入力ダイオード１６−１３，１６−２３，１６−３３、マイナス側入力ダイオード１６−１４，１６−２４，１６−３４、３つの出力トランス１０−１２，１０−２２，１０−３２（２つの１次巻線と１つの２次巻線を含む）、及び出力ダイオード２０−１２，２０−２２，２０−３２、及びインバータ素子１８−２で構成される。更に、インバータ素子１８−１，１８−２のそれぞれと直列に電流検出抵抗３０−１，３０−２が設けられている。
【０１０９】
制御ＩＣ２４は、図１の実施形態における前記（１）〜（３）の条件に従って、インバータ素子１８−１，１８−２のスイッチングによりフライバック動作を行うが、更にインバータ素子１８−１に対するスイッチング信号に対し、インバータ素子１８−２に加えるスイッチング信号の位相を１８０°ずらして駆動するようにしている。
【０１１０】
このようにインバータ素子１８−１に対するスイッチング信号に対しインバータ素子１８−２に加えるスイッチング信号の位相を１８０°シフトして駆動することで、出力ダイオード２０−１〜２０−３２から出力されるフライバック電流を合成する際に、リップル電流が１８０°ずれた状態で１つに合成され、相殺により高周波リップル電流を低減することができる。
【０１１１】
ここで図７の実施形態にあっては、フライバック型のインバータ回路を２組設けた場合を例に取っているが、一般系としてはフライバック型のインバータ回路をＮ組設けるようにする。
【０１１２】
この場合には、それぞれのインバータ素子に加えるスイッチング信号の位相を３６０°／Ｎだけシフトして駆動し、出力側でフライバック電流を１つに合成した際に３６０°／Ｎずつずらしたリップル電流を合成することで、リップル電流を相殺により低減することができる。
【０１１３】
図８は入力整流器ごとに出力トランスを分割した本発明による力率改善回路の第６実施形態を示した回路ブロック図である。図８において、交流入力端子Ｒ，Ｓ，Ｔのそれぞれに対応して２系統に分岐してプラス側入力ダイオード１６−１１，１６−２１，１６−３１及びマイナス側入力ダイオード１６−１２，１６−２２，１６−３２を設けた点は図１の実施形態と同じであるが、この６つの入力ダイオードに対応して６つの出力トランス１０−１１〜１０−３２に分割して設けている。
【０１１４】
出力トランス１０−１１〜１０−３２のそれぞれは単一の１次巻線と２次巻線を備えており、例えば交流入力端子Ｒを例に取ると、出力トランス１０−１１，１０−１２では、１次巻線１２−１１，１２−１２が逆方向に巻かれている。
【０１１５】
また６つの出力トランス１０−１１〜１０−３２の２次巻線１４−１１〜１４−３２に出力ダイオード２０−１１〜２０−３２を接続し、インバータ素子１８のスイッチングによるフライバック電流を整流出力している。
【０１１６】
更に、６つの出力トランス１０−１１〜１０−３２の２次側に出力されるフライバック電流を合成する前に平滑コンデンサ６４−１１〜６４−３２を設けて平滑することで、合成後に平滑コンデンサ２２で平滑するまでの高周波ループを小さくし、高周波の漏れ磁束を低減することで、インバータ素子１８をオンからオフに切り替えるときのフライバック電圧の低減や各種ノイズの低減、更には誤動作低減や損失低減を図ることができる。
【０１１７】
更に出力トランスを６つに分割したことで、出力トランス１個当たりのサイズを小さくでき、薄型電源を構成するような場合に有利となる。また基板トランスで構成するようなときも、出力トランスを６つに分割したことで、小型化に伴い１個当たりの損失を低減できる点で有利である。
【０１１８】
図９は単相交流を対象とした本発明による力率改善回路の第７実施形態を示した回路ブロック図である。図９にあっては、単相交流入力端子ＡＣ１，ＡＣ２に続いて、入力ダイオード１６−２，１６−１及び１６−３，１６−４により構成したダイオードブリッジを設け、ダイオードブリッジのプラス側とマイナス側を出力トランス１０の互いに逆方向に巻き回したプラス側１次巻線１２−１とマイナス側１次巻線１２−２を接続し、その間にインバータ素子１８を接続している。
【０１１９】
出力トランス１０の２次巻線１４には整流用の出力ダイオード２０が接続され、続いて平滑コンデンサ２２を接続している。インバータ素子１８は制御ＩＣ２４によりスイッチングされてフライバック動作を行う。
【０１２０】
この制御ＩＣ２４によるインバータ素子１８をスイッチングするための条件は、図１の実施形態について示した前記（１）〜（３）の条件であり、これによってフライバック型のインバータ回路を定抵抗と見なし、力率改善を図ることができる。
【０１２１】
インバータ素子１８には電流検出抵抗３０が直列接続され、電流検出抵抗３０で検出した電流検出信号を制御ＩＣ２４に内蔵した過電流保護回路に入力し、過電流保護動作を行うことで、電源投入時の突入電流についてもインバータ素子１８のデューティ制御で抑制するようにしている。
【０１２２】
また入力側のダイオードブリッジに対してはスナバ回路３２が設けられ、インバータ素子１８についてもスナバ回路３４が設けられている。
【０１２３】
この図９の単相交流を対象とした力率改善回路にあっても、インバータ回路を定抵抗として動作させることにより、安定して力率をほぼ１に維持した力率改善動作を実現することができる。
【０１２４】
なお上記の実施形態にあっては多相交流として３相交流を例に取るものであったが、３相交流以外の多相交流についても同様に構成することができる。
【０１２５】
また上記の実施形態にあっては、インバータ素子としてＭＯＳ−ＦＥＴを例に取るものであったが、それ以外にトランジスタなどの適宜のスイッチング素子を使用することができる。
【０１２６】
また上記の実施形態にあっては、スナバ回路としてスナバコンデンサとスナバ抵抗の直流回路を例に取るものであったが、本発明はこれに限定されず、適宜のスナバ回路を使用することができる。
【０１２７】
また本発明は、その目的と利点を損なうことのない適宜の変形を含み、更に上記の実施形態に示した数値による限定は受けない。
【図面の簡単な説明】
【０１２８】
【図１】本発明による力率改善回路の第１実施形態を示した回路ブロック図
【図２】図１の実施形態における各相入力電流、合成フライバック電流及びインバータ素子両端電圧についての動作波形を示した波形説明図
【図３】本発明による力率改善回路の第２実施形態を示した回路ブロック図
【図４】３つのトランスを１個のコアで構成する本発明の多相交流力率改善回路に使用するトランス構造を示した説明図
【図５】制御系を絶縁型とした本発明による力率改善回路の第３実施形態を示した回路ブロック図
【図６】図１に対し入力整流器の位置を入れ替えた本発明による力率改善回路の第４実施形態を示した回路ブロック図
【図７】位相シフトしたスイッチングによりリップル電流を低減する本発明による力率改善回路の第５実施形態を示した回路ブロック図
【図８】入力整流器毎に出力トランスを分割した本発明による力率改善回路の第６実施形態を示した回路ブロック図
【図９】単相交流を対象とした本発明による力率改善回路の第７実施形態を示した回路ブロック図
【図１０】昇圧チョッパを用いた従来の三相交流力率改善回路を示したブロック図
【図１１】昇圧チョッパを用いた従来の三相交流力率改善回路の他の例を示したブロック図
【符号の説明】
【０１２９】
１０，１０−１〜１０〜３，１０−１１〜１０−３２：出力トランス
１２−１１，１２−２１，１２−３１：プラス側１次巻線
１２−１２，１２−２２，１２−３２：マイナス側１次巻線
１４−１〜１４−３：２次巻線
１６−１１〜１６−３２：入力ダイオード
１８：インバータ素子
２０−１〜２０−３：出力ダイオード
２２，６４−１１〜６４−３２：平滑コンデンサ
２４：制御ＩＣ
２６，２８，６２：抵抗
３０：電流検出抵抗
３２−１〜３２−２，３４，４６−１〜４６−３，４８−１〜４８−３：スナバ回路
３６：仮想中点
３８：スナバコンデンサ
４０：スナバ抵抗
４２−１〜４２−３：同期整流スイッチング素子
４４−１〜４４−３：同期整流制御回路
５０，５０−１，５０−２：コア
５２：ギャップ材
５４，５６：ドライブ回路
５８：カレントトランス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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