(57)【要約】【課題】コンタクトホールを覆う電極膜のピンホール欠陥を抑制した透過型液晶表示装置を提供すること【解決手段】第１の基板と、第１の基板に対向する第２の基板と、を含み、液晶は絶縁膜の上下に位置する上側電極と下側電極とにより発生する電界により制御され、第１の基板は、第１の電極膜が形成される第１の導電層と、第１の導電層上の第１の保護層と、第１の保護層を貫通して第１の電極膜に達する第１の孔と、第１の保護層上に設けられ、第１の孔の底部で第１の電極膜の部分に接する第２の電極膜と下側電極とを含む第２の導電層と、第２の導電層上に設けられ絶縁膜を含む第２の保護層と、第２の保護層上に設けられ、第２の保護層を貫通し第２の電極膜に達する第２の孔と第２の孔の底部で第２の電極膜の部分に接する第３の電極膜と上側電極とを含む第３の導電層と、を含む、ことを特徴とする透過型液晶表示装置。【選択図】図７
2010079075.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板と、前記第１の基板に対向する第２の基板と、を含み、
前記第１の基板の封止領域と前記第２の基板との間に液晶が保持され、
前記第１の基板に設けられる画素回路は、絶縁膜の上方に位置する上側電極と前記絶縁膜の下方に位置する下側電極とを用いて発生させた電界により液晶の配向を制御し、
前記第１の基板は、
第１の電極膜が形成される第１の導電層と、
前記第１の導電層上に設けられる第１の絶縁保護層と、
前記第１の絶縁保護層を貫通して前記第１の電極膜に達する第１の孔と、
前記第１の絶縁保護層上に設けられ、前記第１の孔の底部で前記第１の電極膜の部分に接する第２の電極膜と、前記第２の電極膜と離間して設けられる前記下側電極と、を含む第２の導電層と、
前記第２の導電層の上に設けられ、前記絶縁膜を含む第２の絶縁保護層と、
平面的に前記第１の孔に重なる領域に形成され前記第２の絶縁保護層を貫通し前記第２の電極膜に達する第２の孔と、
前記第２の絶縁保護層上に設けられ、前記第２の孔の底部で前記第２の電極膜の部分に接する第３の電極膜と、前記第３の電極膜と離間して設けられる前記上側電極と、を含む第３の導電層と、を含む、
ことを特徴とする透過型液晶表示装置。
【請求項２】
前記第１の孔および前記第２の孔は前記封止領域の外に位置する、
ことを特徴とする請求項１に記載の透過型液晶表示装置。
【請求項３】
前記第１の基板は、
前記第１の導電層に含まれ、前記第１の電極膜と離間して前記封止領域の内に設けられる第４の電極膜と、
前記第１の絶縁保護層を貫通し前記第４の電極膜に達する第３の孔と、をさらに含み、
前記第２の絶縁保護層は前記第３の孔の上を覆い、
前記上側電極は、前記第２の絶縁保護層を貫通し前記第４の電極膜に達した第４の孔の内部で前記第４の電極膜に接する、
ことを特徴とする請求項２に記載の透過型液晶表示装置。
【請求項４】
前記第３の電極膜は前記第２の電極膜より薄い、
ことを特徴とする請求項１に記載の透過型液晶表示装置。
【請求項５】
前記第１の絶縁保護層は、材料の異なる複数の膜から形成される、
ことを特徴とする請求項１に記載の透過型液晶表示装置。
【請求項６】
前記第１の絶縁保護層は、有機保護膜を含む、
ことを特徴とする請求項５に記載の透過型液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は透過型液晶表示装置に関する。
【背景技術】
【０００２】
例えばＩＰＳ方式の透過型液晶表示パネルは、薄膜トランジスタなどが形成されるアレイ基板とそれに対向しカラーフィルタなどが形成されるフィルタ基板（対向基板）との間に液晶を保持するような構造をしている。液晶表示パネルの表示領域に対応するアレイ基板の領域（以下アレイ基板の表示領域という）は液晶が保持される封止領域内に存在する。駆動用の基板やドライバＩＣを接続するアレイ基板の端子部は、フィルタ基板が対向しない封止領域の外に存在する。表示領域および端子部には、それぞれコンタクトホール（以下、それぞれ画素コンタクトホールおよび端子部コンタクトホールと記述する）が形成されている。
【０００３】
図１５は、従来の画素コンタクトホールおよび端子部コンタクトホールの断面図である。本図左側は画素コンタクトホールの断面図であり、本図右側は端子部コンタクトホールの断面図である。画素コンタクトホールの下層にある配線電極ＰＬＥは、上から順にキャップ層ＰＭＣ、配線金属層ＰＭ、バリア層ＰＭＢの３層からなり、端子部コンタクトホールの下層にある配線電極ＴＬＥは、上から順にキャップ層ＴＭＣ、配線金属層ＴＭ、バリア層ＴＭＢの３層からなる。配線電極ＰＬＥ，ＴＬＥの上には下部無機保護層ＰＳＬが設けられる。下部無機保護層ＰＳＬの上には平面的にみて画素コンタクトホールおよび端子部コンタクトホール以外の部分に有機保護層ＰＳＦが形成される。有機保護層ＰＳＦの上には、画素コンタクトホールおよび端子部コンタクトホールの内周部を含んで上部無機保護層ＰＳＵが設けられる。画素コンタクトホールは上部無機保護層ＰＳＵおよび下部無機保護層ＰＳＬを貫通しており、透明電極の層をパターニングして形成された画素電極ＰＸが画素コンタクトホールの底部で電極膜のキャップ層ＰＭＣに接している。端子部コンタクトホールも上部無機保護層ＰＳＵおよび下部無機保護層ＰＳＬを貫通しており、同じ透明電極の層をパターニングして形成された端子保護電極ＴＥが端子部コンタクトホールの底部で電極膜のキャップ層ＴＭＣに接している。なお、図示していないが本図の電極膜の下方には層間絶縁膜やゲート電極膜等が存在する。有機保護層ＰＳＦと上部無機保護層ＰＳＵとの間で、かつ画素コンタクトホールの周辺の一部の領域には、コモン電極ＣＴが存在する。
【０００４】
なお、本願に関連する文献として特許文献１があり、半透過型液晶表示装置の画素回路に形成されるコンタクトホールについて開示されている。
【特許文献１】特開２００８−１５３４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＩＰＳ方式の透過型液晶表示装置を構成するアレイ基板の表示領域においては、電極材料の層をパターニングして形成された画素電極の端部にある段差により、その上層に形成される配向膜にも段差が生じる。配向膜の段差部分ではラビングにより生じる配向規制力が弱まるため、表示に残像が生じることがあった。その残像対策としては、画素電極を５０ｎｍ程度に薄くすることが考えられる。そうすれば段差が小さくなり、配向規制力の低下を抑えることができるからである。しかしながら画素電極を薄くすると、同じ電極材料の層をパターニングして形成されるコンタクトホールを覆う電極膜も薄くなる。このことにより、コンタクトホールを覆う電極膜に生じるピンホール欠陥が増えるという問題があった。
【０００６】
本発明は上記課題に鑑みてなされたものであって、その目的は、コンタクトホールを覆う電極膜に生じるピンホール欠陥を抑制した透過型液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００７】
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。
【０００８】
（１）第１の基板と、前記第１の基板に対向する第２の基板と、を含み、前記第１の基板の封止領域と前記第２の基板との間に液晶が保持され、前記第１の基板に設けられる画素回路は、絶縁膜の上方に位置する上側電極と前記絶縁膜の下方に位置する下側電極とを用いて発生させた電界により液晶の配向を制御し、前記第１の基板は、第１の電極膜が形成される第１の導電層と、前記第１の導電層上に設けられる第１の絶縁保護層と、前記第１の絶縁保護層を貫通して前記第１の電極膜に達する第１の孔と、前記第１の絶縁保護層上に設けられ、前記第１の孔の底部で前記第１の電極膜の部分に接する第２の電極膜と、前記第２の電極膜と離間して設けられる前記下側電極と、を含む第２の導電層と、前記第２の導電層の上に設けられ、前記絶縁膜を含む第２の絶縁保護層と、平面的に前記第１の孔に重なる領域に形成され前記第２の絶縁保護層を貫通し前記第２の電極膜に達する第２の孔と、前記第２の絶縁保護層上に設けられ、前記第２の孔の底部で前記第２の電極膜の部分に接する第３の電極膜と、前記第３の電極膜と離間して設けられる前記上側電極と、を含む第３の導電層と、を含む、ことを特徴とする透過型液晶表示装置。
【０００９】
（２）（１）において、前記第１の孔および前記第２の孔は前記封止領域の外に位置する、ことを特徴とする透過型液晶表示装置。
【００１０】
（３）（２）において、前記第１の基板は、前記第１の導電層に含まれ、前記第１の電極膜と離間して前記封止領域の内に設けられる第４の電極膜と、前記第１の絶縁保護層を貫通し前記第４の電極膜に達する第３の孔と、をさらに含み、前記第２の絶縁保護層は前記第３の孔の上を覆い、前記上側電極は、前記第２の絶縁保護層を貫通し前記第４の電極膜に達した第４の孔の内部で前記第４の電極膜に接する、ことを特徴とする透過型液晶表示装置。
【００１１】
（４）（１）において、前記第３の電極膜は前記第２の電極膜より薄い、ことを特徴とする透過型液晶表示装置。
【００１２】
（５）（１）において、前記第１の絶縁保護層は、材料の異なる複数の膜から形成される、ことを特徴とする透過型液晶表示装置。
【００１３】
（６）（５）において、前記第１の絶縁保護層は、有機保護膜を含む、ことを特徴とする透過型液晶表示装置。
【発明の効果】
【００１４】
本発明によれば、コンタクトホールの底部を互いに接する２層の透明電極の膜で覆うことになる。これにより、コンタクトホールを覆う透明電極の膜に生じるピンホール欠陥を抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態の例について図面に基づき詳細に説明する。
【００１６】
本実施形態にかかる透過型液晶表示装置はＩＰＳ方式の透過型液晶表示装置であって、アレイ基板ＴＳと、当該アレイ基板ＴＳと対向し、カラーフィルタが設けられたフィルタ基板（対向基板）ＦＳと、両基板に挟まれた領域に封入された液晶材料と、アレイ基板ＴＳに取付けられたドライバＩＣと、を含んで構成される。アレイ基板ＴＳ及びフィルタ基板ＦＳは、いずれもガラス基板などである。
【００１７】
図１は、本発明の実施形態に係るアレイ基板ＴＳのレイアウトを示す平面図である。アレイ基板ＴＳには、画像を表示するための多数の画素回路が配置されている表示領域ＤＡと、表示領域ＤＡの左側に隣接して設けられたゲート線引き回し領域ＧＬＡと、表示領域ＤＡの下側に隣接して設けられたドレイン線引き回し領域ＤＬＡと、アレイ基板ＴＳの下端にあり外部との接続端子により構成される領域である端子部ＴＡと、端子部ＴＡとゲート線引き回し領域ＧＬＡおよびドレイン線引き回し領域ＤＬＡの間に設けられた端子部周辺配線領域ＴＬＡと、が配置されている。
【００１８】
図２は本発明の実施形態にかかるアレイ基板ＴＳとフィルタ基板ＦＳの構成を示す図である。フィルタ基板ＦＳは表示領域ＤＡとその周りを覆うようにアレイ基板ＴＳに対向して設けられる。ただし、フィルタ基板ＦＳは端子部周辺配線領域ＴＬＡおよび端子部ＴＡの上方までは達していない。フィルタ基板ＦＳの四辺とアレイ基板ＴＳとの間は封止材によって封止されており、そのアレイ基板ＴＳとフィルタ基板ＦＳとの間には液晶材料が封入されている。この液晶が封入されている領域が封止領域であり、アレイ基板ＴＳの表示領域ＤＡは封止領域内にある。封止領域外となる端子部周辺配線領域ＴＬＡおよび端子部ＴＡには外部との接続やドライバＩＣの配置を行うための配線や端子が存在する。
【００１９】
図３は、表示領域ＤＡの一部に相当する等価回路を示す図である。表示領域ＤＡでは、多数のゲート信号線ＧＬが互いに並んで横方向に延びており、また、多数の映像信号線ＤＬが互いに並んで縦方向に延びている。そして、これらのゲート信号線ＧＬ及び映像信号線ＤＬにより表示領域がマトリクス状に区画されており、その一つ一つの区画が一つの画素領域となる。また、各ゲート信号線ＧＬに対応してコモン信号線ＣＬが横方向に延びている。
【００２０】
ゲート信号線ＧＬ及び映像信号線ＤＬにより区画される画素領域の隅には、マルチゲート構造の薄膜トランジスタを用いたスイッチ素子ＳＷが形成されており、そのゲート電極はゲート信号線ＧＬに接続され、ドレイン電極は映像信号線ＤＬにつながっている。また、各画素領域には画素電極ＰＸ及びコモン電極ＣＴが対になって形成されており、画素電極ＰＸはスイッチ素子ＳＷのソース電極に接続され、コモン電極ＣＴはコモン信号線ＣＬに接続されている。尚、コモン信号線ＣＬを独立して設けずに、コモン電極ＣＴ自体を面状あるいは線状に形成することでコモン信号線ＣＬの機能を兼ねる構成としてもよい。
【００２１】
図４は、表示領域ＤＡの１つの画素回路を拡大した平面図である。本図では、説明の容易のため、導電性を有する層を中心に示しており、それらの層の間にある絶縁性を有する層は示していない。ゲート信号線ＧＬは図中横方向に延び、映像信号線ＤＬは図中縦方向に延びている。ゲート信号線ＧＬと映像信号線ＤＬとが平面的に交差する点の右側のゲート信号線ＧＬ上には、マルチゲート構造のトランジスタを構成するゲート電極ＧＴの領域が複数存在する。そのトランジスタのチャネル部分等を含む半導体配線ＳＬは、その一端がドレイン電極ＤＴにより映像信号線ＤＬと接続され、他端は画素回路内でソース電極ＳＴに電気的に接続されている。画素電極ＰＸは、一つの画素回路内で櫛歯状の形状をしており、その根本部分にある画素コンタクトホールＰＣＨによってソース電極ＳＴ（以下では配線電極ＰＬＥという）と接続されている。すなわち、画素電極ＰＸは、画素コンタクトホールＰＣＨの底部ＰＣＨＢでソース電極ＳＴと電気的に接続されている。画素電極ＰＸより下層にあるコモン電極ＣＴは、複数の隣り合うゲート信号線ＧＬに平面的に挟まれる領域に存在し、画素コンタクトホールＰＣＨとは平面的に離間するように設けられている。図示しないコモン信号線ＣＬは横方向に延びており、コモン電極ＣＴに接続されている。なお、配向膜については図示されていない。
【００２２】
図５は、図１に示すアレイ基板ＴＳのレイアウトの部分平面図である。本図は図１の左下の領域の拡大図である。図１の端子部ＴＡの領域には、接続端子ＴＣと、点灯試験用信号パッドＴＰが配置されており、外部からの信号はこれらを通じて入力される。
【００２３】
図６は、図５の接続端子ＴＣの一つを拡大した図である。接続端子ＴＣはコンタクトホールの一種であり、以下では端子部コンタクトホールＴＣＨと記載する。端子部コンタクトホールＴＣＨの下層にはドレイン電極と同層の矩形の電極膜である配線電極ＴＬＥが形成されている。平面的にみて配線電極ＴＬＥを覆うように上端子保護電極ＴＥＵが設けられており、上端子保護電極ＴＥＵの下層にはほぼ同じ大きさの図示しない下端子保護電極ＴＥＬが設けられている。上端子保護電極ＴＥＵが設けられていない領域には、上部無機保護層ＰＳＵが表れている。端子部コンタクトホールの底部ＴＣＨＢでは、上端子保護電極ＴＥＵおよび下端子保護電極ＴＥＬは配線電極ＴＬＥと電気的に接続されている。
【００２４】
図７は、図４のＡ−Ａ切断線および図６のＢ−Ｂ切断線における断面図である。図中左は図４のＡ−Ａ切断線に対応し、画素コンタクトホールＰＣＨおよびその周辺を示す。図中右側は図６のＢ−Ｂ切断線に対応し、端子部コンタクトホールＴＣＨおよびその周辺を示す。これらは、ともにアレイ基板ＴＳの図示しないガラス基板上に形成されている。ガラス基板と配線電極ＰＬＥ，ＴＬＥおよび下部無機保護層ＰＳＬとの間には、図示しないゲート電極層や層間絶縁膜等が存在している。はじめにこれらの図示しない構造について説明する。ガラス基板上には、ゲート信号線ＧＬなどが形成されるゲート電極層と、その上に設けられる第１の層間絶縁膜の層が存在する。第１の層間絶縁膜の層の上には、トランジスタのチャネル等が形成される図示しない半導体層があり、その上に図示しない第２の層間絶縁膜の層がある。ゲート電極層の電極の材料は例えばアルミ合金などの金属材料であり、半導体層の材料は例えばアモルファスシリコンや多結晶シリコンなどである。第１および第２の層間絶縁膜の材料は例えば窒化シリコンや酸化シリコンなどである。
【００２５】
ここから図７に図示されている構造について説明する。図示しない第２の層間絶縁膜の上には、下から順に、バリア層ＰＭＢ、配線金属層ＰＭ、キャップ層ＰＭＣの３層により構成される配線電極ＰＬＥと、配線電極ＰＬＥと平面的に離間して設けられ、下から順にバリア層ＴＭＢ、配線金属層ＴＭ、キャップ層ＴＭＣの３層により構成される配線電極ＴＬＥとが形成されている。なお、配線金属層ＰＭ，ＴＭは例えばＡｌＳｉで形成されており、バリア層ＰＭＢ，ＴＭＢおよびキャップ層ＰＭＣ，ＴＭＣは例えばＭｏＷで形成されている。配線電極ＰＬＥ，ＴＬＥの電極膜が形成されている層を、以下では第１の導電層と呼ぶ。配線電極ＰＬＥ，ＴＬＥと、その配線電極が形成されていない第２の層間絶縁膜の領域の上、つまり第１の導電層の上には、下部無機保護層ＰＳＬと有機保護層ＰＳＦが順に設けられている。下部無機保護層ＰＳＬは例えば窒化シリコンなどの絶縁材料で形成されており、有機保護層ＰＳＦは例えば感光性有機樹脂膜などの絶縁材料によって形成されている。そして、画素コンタクトホールＰＣＨの下には下部無機保護層ＰＳＬと有機保護層ＰＳＦを貫通し配線電極ＰＬＥに達する大孔ＨＰ１が形成されており、端子部コンタクトホールＴＣＨの下には下部無機保護層ＰＳＬと有機保護層ＰＳＦを貫通し配線電極ＴＬＥに達する大孔ＨＴ１が形成されている。端子部コンタクトホールＴＣＨ側の大孔ＨＴ１の底部、内周面およびその周りを覆うように、下端子保護電極ＴＥＬが形成され、大孔ＨＴ１の底部で配線電極ＴＬＥに接している。また、図中左側の画素コンタクトホールＰＣＨの周辺では、大孔ＨＰ１と離間して有機保護層ＰＳＦ上にコモン電極ＣＴが形成されている。下端子保護電極ＴＥＬとコモン電極ＣＴが形成されている層を、以下では第２の導電層と呼ぶ。
【００２６】
第２の導電層の上には、上部無機保護層ＰＳＵが設けられている。上部無機保護層ＰＳＵは、第２の導電層を覆うだけでなく、第２の導電層が形成されない領域では有機保護層ＰＳＦや、大孔ＨＰ１，ＨＴ１の内部も覆っている。なお、上部無機保護層ＰＳＵは例えば窒化シリコンなどの絶縁材料で形成されている。そして、画素コンタクトホールＰＣＨ側の大孔ＨＰ１上の一部の上部無機保護層ＰＳＵを貫通し、配線電極ＰＬＥに達する小孔ＨＰ２と、端子部コンタクトホールＴＣＨ側の大孔ＨＴ１上の一部の上部無機保護層ＰＳＵを貫通し、下端子保護電極ＴＥＬに達する小孔ＨＰ２とがそれぞれ形成されている。ここで、大孔ＨＰ１を覆う上部無機保護層ＰＳＵと小孔ＨＰ２とは、画素コンタクトホールＰＣＨを構成している。大孔ＨＴ１を覆う上部無機保護層ＰＳＵと小孔ＨＴ２とは、端子部コンタクトホールＴＣＨを構成している。画素コンタクトホールＰＣＨ側では小孔ＨＰ２の底部および内周面とその周りを覆うように画素電極ＰＸが形成され、小孔ＨＰ２の底部で配線電極ＰＬＥに接している。端子部コンタクトホールＴＣＨ側では小孔ＨＴ２の内部とその周りを覆うように、上端子保護電極ＴＥＵが形成され、小孔ＨＴ２の底部で下端子保護電極ＴＥＬに接している。画素電極ＰＸはコモン電極ＣＴの上部に達して形成されており、上部無機保護層ＰＳＵの上層に画素電極ＰＸが、上部無機保護層ＰＳＵの下層にコモン電極ＣＴが位置している。画素電極ＰＸは平面的に櫛歯状であり、コモン電極ＣＴは面状である。液晶表示を行う際にはこれらの２つの電極に電圧が印加される。これによって、画素電極ＰＸとコモン電極ＣＴとの間の電位差によって電界が発生し、画素電極ＰＸよりも上方に位置する液晶に横電界をかけることができる。なお、コモン電極ＣＴより画素電極ＰＸの方が膜厚を薄くすることができる。画素電極ＰＸは残像の対策のために膜厚を５０ｎｍ以下に薄くして段差を小さくしている。これに対して、コモン電極ＣＴの場合は、コモン電極ＣＴの上に上部無機保護層ＰＳＵがあり、画素電極ＰＸに比べて段差による問題が起きる恐れが低いためである。
【００２７】
端子部コンタクトホールＴＣＨを上述の構造とすることにより、端子部コンタクトホールの底部であって、配線電極ＴＬＥと接する部分は下端子保護電極ＴＥＬと上端子保護電極ＴＥＵとの２層が重なった領域で覆われる。これにより、これらの電極を構成する例えばＩＴＯなどの透明導電膜などの電極膜のピンホール欠陥を抑制することができる。そうすれば、端子部コンタクトホールの下にある配線電極ＴＬＥに液体等が入り込むことも抑制できる。具体的な例としては液晶表示パネルの製造においては、図７に示すアレイ基板に配向膜を形成し、ラビング処理を施した後に端子部コンタクトホール内に配向膜材料の削りかすが残る場合がある。その削りかすを除去するためにアルカリ洗浄を行うが、その場合にピンホール欠陥により洗浄液が浸入し電池反応等によって配線電極ＴＬＥが溶ける現象を抑制し、製造時の歩留まりを向上させることができる。尚、上記した端子部コンタクトホールのアルカリ洗浄は、アレイ基板ＴＳとフィルタ基板ＦＳとを貼り合わせた後に行うため、画素コンタクトホールではアルカリ洗浄が行われない。したがって、画素コンタクトホールでは薄い画素電極ＰＸの１層のみで配線電極ＰＬＥと電気的接続をする構造となっていても問題はない。
【００２８】
以下ではこれまでに説明した構造を有するアレイ基板を製造する方法について説明する。図８から図１４は、本実施形態に係るアレイ基板ＴＳの製造工程を示す図である。本図の左側が表示領域ＤＡ上の画素コンタクトホールＰＣＨが形成される領域の、右側が端子部コンタクトホールＴＣＨが形成される領域のそれぞれ断面図である。はじめにアレイ基板ＴＳとなるガラス基板上に金属材料を成膜し、フォトリソグラフィによりゲート信号線ＧＬ等の層を形成する。次に、例えば窒化シリコンを成膜し第１の層間絶縁膜の層を形成する。続いてアモルファスシリコンまたはポリシリコンなどの材料を含んだ層である半導体層を成膜後、フォトリソグラフィによりこの層をパターニングする。次に、例えば窒化シリコンにより第２の層間絶縁膜の層を形成する。そして、第２の層間絶縁膜の層が形成されたアレイ基板ＴＳ上にＭｏＷ、ＡｌＳｉ、ＭｏＷの順番で金属を成膜し、フォトリソグラフィによりバリア層ＰＭＢ、配線金属層ＰＭ、キャップ層ＰＭＣからなる配線電極ＰＬＥや、バリア層ＴＭＢ、配線金属層ＴＭ、キャップ層ＴＭＣからなる配線電極ＴＬＥを含む第１の導電層を形成する。図８は、この段階におけるアレイ基板を示す図である。なお図８から図１４には、第２の層間絶縁膜の層から下の層は図示していない。
【００２９】
次に、図８が示す状態のアレイ基板ＴＳ上に窒化シリコンを成膜し、下部無機保護層ＰＳＬを形成する。図９は、この状態のアレイ基板を示す図である。さらにアレイ基板ＴＳ上に感光性有機樹脂膜等を塗布し、露光、現像後、アニールを行う。これにより、有機保護層ＰＳＦが形成される。ここで、配線電極ＰＬＥ，ＴＬＥの上方にそれぞれ有機保護層ＰＳＦの開口部ができるように露光を行っている。図１０は、この段階におけるアレイ基板ＴＳの様子を示す図である。
【００３０】
次に、有機保護層ＰＳＦをマスクとして下部無機保護層ＰＳＬを配線電極ＰＬＥ，ＴＬＥに達するまでエッチングし大孔ＨＰ１，ＨＴ１をそれぞれ完成させる。エッチングの手法としては、フルオロカーボン系のガスを用いかつエッチングした箇所がテーパ形状となる方法を用いる。図１１は、この段階におけるアレイ基板ＴＳの様子を示す図である。なお、有機保護層ＰＳＦを形成する際にはフォトリソグラフィによる開口部の形成が必須であるため、有機保護層ＰＳＦをマスクとしてエッチングを行っても行わなくてもフォトリソグラフィの回数は変化しない。
【００３１】
図１１に示す状態のアレイ基板ＴＳに対し例えばＩＴＯ(Indium Tin
Oxide)のような透明電極の材料により導電膜を形成し、フォトリソグラフィによりパターニングする。それにより、下端子保護電極ＴＥＬやコモン電極ＣＴを形成する。図１２はこの段階のアレイ基板の状態を示す図である。なお、画素コンタクトホールにはこの層の導電膜を形成しない。もし導電膜を図中左側の大孔ＨＰ１の上に形成するのであれば、レジスト膜の除去を確実に行うために導電膜がその大孔ＨＰ１の周りも覆う必要があり、その場合コモン電極ＣＴとの絶縁を確保するためにコモン電極ＣＴの面積を狭くする必要が生じるからである。なおコモン電極ＣＴの面積を狭くすると開口率の減少を招くことになる。
【００３２】
図１２に示す状態のアレイ基板ＴＳに対し窒化シリコンを成膜し、上部無機保護層ＰＳＵを形成する。図１３はこの段階のアレイ基板を示す図である。次に、上部無機保護層ＰＳＵの上に大孔ＨＰ１もしくは大孔ＨＴ１と重なる領域が開口したレジスト膜を形成し、エッチングを行う。図１４はその段階のアレイ基板ＴＳを示す図である。これにより、画素コンタクトホールＰＣＨが形成される領域に小孔ＨＰ２が、端子部コンタクトホールＴＣＨが形成される領域に小孔ＨＴ２がそれぞれ形成される。さらに透明電極の材料により導電膜を形成し、フォトリソグラフィによりパターニングし、上端子保護電極ＴＥＵや画素電極ＰＸを形成する。この段階で図７に示すようなアレイ基板ＴＳとなる。さらにアレイ基板ＴＳの上層への配向膜の形成、ラビング処理、アレイ基板ＴＳとフィルタ基板ＦＳの貼り合わせなどの工程を経て液晶表示装置ができる。
【００３３】
これまで本発明の実施形態について説明してきたが、本発明は以上に説明した形態に限定されるものではない。例えばコモン電極ＣＴが上部無機保護層ＰＳＵの上層に存在し、画素電極ＰＸが上部無機保護層ＰＳＵの下層に位置していても良い。その状態であってもＩＰＳ方式の横電界を発生することが可能であるからである。この場合は、コモン電極ＣＴを櫛歯状にし、画素電極ＰＸは面状にする。そして、上層に位置するコモン電極ＣＴを残像対策のために５０ｎｍ以下に薄くする。そして、下層に位置する画素電極を画素コンタクトホールで配線電極ＰＬＥに電気的に接続する。しかし、この場合でも、端子部コンタクトホールについてはこれまでに説明した実施形態とほぼ同様の構造となる。また、画素回路のスイッチ素子ＳＷとしてボトムゲート構造を有するものに限定されず、トップゲート構造を有するものに適用してもかまわない。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施形態に係るアレイ基板のレイアウトを示す平面図である。
【図２】本発明の実施形態にかかるアレイ基板とフィルタ基板の構成を示す図である。
【図３】表示領域の一部に相当する等価回路を示す図である。
【図４】表示領域の１つの画素回路を拡大した平面図である。
【図５】図１に示すアレイ基板のレイアウトの部分平面図である。
【図６】図５に示す接続端子のうち一つを拡大した図である。
【図７】図４のＡ−Ａ切断線および図６のＢ−Ｂ切断線における断面図である。
【図８】本実施形態に係るアレイ基板の製造方法を示す図である。
【図９】本実施形態に係るアレイ基板の製造方法を示す図である。
【図１０】本実施形態に係るアレイ基板の製造方法を示す図である。
【図１１】本実施形態に係るアレイ基板の製造方法を示す図である。
【図１２】本実施形態に係るアレイ基板の製造方法を示す図である。
【図１３】本実施形態に係るアレイ基板の製造方法を示す図である。
【図１４】本実施形態に係るアレイ基板の製造方法を示す図である。
【図１５】従来の画素コンタクトホールおよび端子部コンタクトホールの断面図である。
【符号の説明】
【００３５】
ＴＳ  アレイ基板、ＦＳ  フィルタ基板、ＤＡ  表示領域、ＤＬＡ  ドレイン線引き回し領域、ＧＬＡ  ゲート線引き回し領域、ＴＡ  端子部、ＴＬＡ  端子部周辺配線領域、ＴＰ  点灯試験用信号パッド、ＴＣ  接続端子、ＣＬ  コモン信号線、ＧＬ  ゲート信号線、ＤＬ  映像信号線、ＰＸ  画素電極、ＣＴ  コモン電極、ＳＷ  スイッチ素子、ＤＴ  ドレイン電極、ＳＴ  ソース電極、ＳＬ  半導体配線、ＧＴ  ゲート電極、ＰＣＨ  画素コンタクトホール、ＰＣＨＢ  画素コンタクトホールの底部、ＴＣＨ  端子部コンタクトホール、ＴＣＨＢ  端子部コンタクトホールの底部、ＰＬＥ，ＴＬＥ  配線電極、ＰＭ，ＴＭ  配線金属層、ＰＭＢ，ＴＭＢ  バリア層、ＰＭＣ，ＴＭＣ  キャップ層、ＰＳＬ  下部無機保護層、ＰＳＦ  有機保護層、ＰＳＵ  上部無機保護層、ＨＰ１，ＨＴ１  大孔、ＨＰ２，ＨＴ２  小孔、ＴＥＬ  下端子保護電極、ＴＥＵ  上端子保護電極、ＴＥ  端子保護電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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