(57)【要約】【課題】使用中に生じる不良セルに対処でき、２ビット以上のエラーに対処することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、セルトランジスタおよび強誘電体キャパシタを有するメモリセルアレイと、ワード線と、ビット線と、プレート線と、センスアンプと、メモリセルアレイから読み出された複数のデータに誤りビットが存在したときに、該誤りビットを訂正する誤り訂正回路と、セルトランジスタおよび強誘電体キャパシタを有するダンダンシセルアレイと、リダンダンシセルと対応して設けられ、対応するリダンダンシセルにデータが格納されているか否かを示す強誘電体ヒューズとを備え、メモリセルアレイから読み出された複数のデータに誤りビットが存在したときに、誤り訂正回路によって訂正されたデータはリダンダンシセルに書き込まれ、それと共に該リダンダンシセルに対応する強誘電体ヒューズの分極状態を変更する。【選択図】図１
2010079954.tif 000002
【特許請求の範囲】
【請求項１】
互いに直列に接続されたセルトランジスタおよび強誘電体キャパシタを有する複数のメモリセルを含むメモリセルアレイと、
前記セルトランジスタのゲートに接続されたワード線と、
前記メモリセルの前記セルトランジスタ側の端に接続されたビット線と、
前記メモリセルの前記強誘電体キャパシタ側の端に接続されたプレート線と、
前記強誘電体キャパシタに格納されたデータを検出するセンスアンプと、
前記メモリセルアレイから読み出された複数のデータに誤りビットが存在したときに、該誤りビットを訂正する誤り訂正回路と、
互いに直列に接続されたセルトランジスタおよび強誘電体キャパシタを有する複数のリダンダンシセルを含むリダンダンシセルアレイと、
前記リダンダンシセルと対応して設けられ、対応する前記リダンダンシセルにデータが格納されているか否かを示す強誘電体ヒューズとを備え、
前記メモリセルアレイから読み出された複数のデータに誤りビットが存在したときに、前記誤り訂正回路によって訂正されたデータは前記リダンダンシセルに書き込まれ、それと共に該リダンダンシセルに対応する前記強誘電体ヒューズの分極状態を変更することを特徴とする半導体記憶装置。
【請求項２】
前記リダンダンシセルのセルトランジスタのゲートに接続されたスペアワード線と、
前記リダンダンシセルの強誘電体キャパシタ側の端に接続されたスペアプレート線とをさらに備え、
前記リダンダンシセルのセルトランジスタ側の端は、前記ビット線のいずれかに接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記リダンダンシセルは、前記メモリセルと同一構成を有するように形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記リダンダンシセルに対応して設けられ、対応する前記リダンダンシセルにデータが格納されているか否かを示すレーザヒューズをさらに含み、
前記レーザヒューズまたは前記強誘電体ヒューズのいずれかの状態に基づいて、前記メモリセルのデータを用いることなく、前記リダンダンシセルのデータを用いることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記誤り訂正回路が読出し単位において訂正可能なビット数をｎとして、或る読出し単位においてエラービット数がｎに等しくなった場合、該読出しブロックのデータを前記メモリセルアレイとは別に記憶するバックアップアレイをさらに備えたことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置および半導体記憶装置の駆動方法に関する。
【背景技術】
【０００２】
強誘電体メモリは、強誘電体の自発分極のヒステリシス特性を利用したメモリである。強誘電体メモリは、強誘電体の異なる二つの分極状態の相違によって二値データを不揮発に記憶することができる。
【０００３】
通常、多くの強誘電体メモリはリダンダンシ機能を搭載している。メモリチップの出荷前にメモリセルアレイ内に不良メモリセルがある場合に、通常のメモリセルに代えてリダンダンシセルを用いる。リダンダンシセルを用いる場合には、そのリダンダンシセルに対応するレーザヒューズを処理する。これにより、不良メモリセルのアドレスにアクセスしようとした場合に、その不良メモリセルに代えてリダンダンシセルにアクセスすることができる。
【０００４】
レーザヒューズを用いたリダンダンシ機能は、出荷前の試験で判明している不良メモリセルに対して有効である。しかし、このようなリダンダンシ機能は、強誘電体メモリがユーザの手に渡ってから生じた不良メモリセルには対処することができない。
【０００５】
ＥＣＣ（Error Correcting and Checking）回路は、メモリから読み出された複数のデータにある誤りビットを正しい値に訂正する機能を有する回路である。ＥＣＣ回路は、信頼性を向上させるのに有用である。
【０００６】
しかし、一般的に汎用される１ビットエラー訂正のＥＣＣでは、２ビット以上のエラー訂正をすることができない。２ビット以上のエラーを訂正可能なＥＣＣを用いた場合、データ検出時間が増大し、メモリの回路規模も大きくなってしまう。
【特許文献１】特開２００２−１７５６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ユーザの手に渡ってから生じた不良メモリセルに対処することができ、データ検出時間および回路規模を増大させることなく２ビット以上のエラーに対処することができる半導体記憶装置およびその駆動方法を提供する。
【課題を解決するための手段】
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、互いに直列に接続されたセルトランジスタおよび強誘電体キャパシタを有する複数のメモリセルを含むメモリセルアレイと、前記セルトランジスタのゲートに接続されたワード線と、前記メモリセルの前記セルトランジスタ側の端に接続されたビット線と、前記メモリセルの前記強誘電体キャパシタ側の端に接続されたプレート線と、前記強誘電体キャパシタに格納されたデータを検出するセンスアンプと、前記メモリセルアレイから読み出された複数のデータに誤りビットが存在したときに、該誤りビットを訂正する誤り訂正回路と、互いに直列に接続されたセルトランジスタおよび強誘電体キャパシタを有する複数のリダンダンシセルを含むリダンダンシセルアレイと、前記リダンダンシセルと対応して設けられ、対応する前記リダンダンシセルにデータが格納されているか否かを示す強誘電体ヒューズとを備え、
前記メモリセルアレイから読み出された複数のデータに誤りビットが存在したときに、前記誤り訂正回路によって訂正されたデータは前記リダンダンシセルに書き込まれ、それと共に該リダンダンシセルに対応する前記強誘電体ヒューズの分極状態を変更することを特徴とする。
【０００９】
本発明に係る実施形態に従った半導体記憶装置の駆動方法は、互いに直列に接続されたセルトランジスタおよび強誘電体キャパシタを有する複数のメモリセルを含むメモリセルアレイと、前記セルトランジスタのゲートに接続されたワード線と、前記メモリセルの前記セルトランジスタ側の端に接続されたビット線と、前記メモリセルの前記強誘電体キャパシタ側の端に接続されたプレートと、前記強誘電体キャパシタに格納されたデータを検出するセンスアンプと、前記メモリセルアレイから読み出された複数のデータに誤りビットが存在したときに、該誤りビットを訂正する誤り訂正回路と、互いに直列に接続されたセルトランジスタおよび強誘電体キャパシタを有する複数のリダンダンシセルを含むリダンダンシアレイと、前記リダンダンシセルと対応して設けられ、対応する前記リダンダンシセルにデータが格納されているか否かを示す強誘電体ヒューズとを備えた半導体記憶装置の駆動方法であって、
前記センスアンプが前記メモリセルから読み出し、
前記データに誤りビットが存在したときに前記誤り訂正回路が該誤りビットを訂正し、
訂正後のデータは前記リダンダンシセルに書き込まれ、それと共に該リダンダンシセルに対応する前記強誘電体ヒューズの分極状態を変更することを具備する。
【発明の効果】
【００１０】
本発明による半導体記憶装置は、ユーザの手に渡ってから生じた不良メモリセルに対処することができ、データ検出時間および回路規模を増大させることなく２ビット以上のエラーに対処することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った強誘電体メモリの構成を示すブロック図である。図２は、メモリセルアレイＭＣＡとその周辺部の構成を示す図である。
【００１３】
本実施形態による強誘電体メモリは、メモリセルアレイＭＣＡと、リダンダンシセルアレイＲＣＡと、データコントローラＤＣと、センスアンプＳＡと、ＷＬコントローラＷＬＣと、ＲＤコントローラＲＤＣと、誤り訂正回路ＥＣＣとを備えている。
【００１４】
メモリセルアレイＭＣＡは、図２に示すように、マトリクス状に二次元配置された複数のメモリセルＭＣを含む。リダンダンシセルアレイＲＣＡは、メモリセルＭＣと同じ構成のリダンダンシセルＲＣをマトリクス状に二次元配置することによって構成されている。各メモリセルＭＣは、互いに直列に接続されたセルトランジスタＣＴおよび強誘電体キャパシタＦＣを有する。セルトランジスタＣＴのゲート電極は、ワード線ＷＬｉ（ｉは整数）またはｂＷＬｉ（以下、まとめてＷＬともいう）に接続されている。メモリセルＭＣのセルトランジスタＣＴ側の一端は、ビット線ＢＬＩｊ（ｊは整数）またはｂＢＬｊ（以下、まとめてＢＬともいう）に接続されている。メモリセルＭＣの強誘電体キャパシタＦＣ側の他端は、プレート線ＰＬｉまたはｂＰＬｉ（以下、まとめてＰＬともいう）に接続されている。
【００１５】
各リダンダンシセルＲＣのセルトランジスタＣＴのゲート電極は、スペアワード線ＳＷＬｉ（ｉは整数）またはｂＳＷＬｉ（以下、まとめてＳＷＬともいう）に接続されている。リダンダンシセルＲＣのセルトランジスタＣＴ側の一端は、ビット線ＢＬに接続されている。リダンダンシセルＲＣの強誘電体キャパシタＦＣ側の他端は、スペアプレート線ＳＰＬｉまたはｂＳＰＬｉ（以下、まとめてＳＰＬともいう）に接続されている。
【００１６】
図２に示すように、ワード線ＷＬおよびプレート線ＰＬは、ロウ方向に延伸している。プレート線ＰＬは、ワード線ＷＬに対応して設けられている。スペアワード線ＳＷＬおよびスペアプレート線ＳＰＬは、ロウ方向に延伸している。スペアプレート線ＳＰＬは、スペアワード線ＳＷＬに対応して設けられている。ビット線ＢＬは、カラム方向に延伸しており、ワード線ＷＬ、プレート線ＰＬ、スペアワード線ＳＷＬおよびスペアプレート線ＳＰＬとほぼ直交する。
【００１７】
メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交点に対応して設けられている。リダンダンシセルＲＣは、スペアワード線ＳＷＬとビット線ＢＬとの交点に対応して設けられている。
【００１８】
図１を参照して、ＷＬコントローラＷＬＣは、メモリセルアレイＭＣＡ内の１本または複数のワード線ＷＬを選択するように構成されている。ＲＤコントローラＲＤＣは、リダンダンシセルアレイＲＣＡ内の１本または複数のスペアワード線ＳＷＬを選択するように構成されている。メモリセルアレイＭＣＡおよびリダンダンシセルアレイＲＣＡは、ビット線ＢＬを共有している。データコントローラＤＣは、選択されたメモリセルＭＣまたは選択されたリダンダンシセルＲＣに書き込むデータ、あるいは、それらから読み出すデータを制御するように構成されている。
【００１９】
センスアンプＳＡは、図２に示すように、ビット線ＢＬｊとｂＢＬｊとの間に接続されている。ビット線ＢＬｊとｂＢＬｊとは、互いに相補のデータを伝達する。従って、センスアンプＳＡは、ビット線ＢＬｊおよびｂＢＬｊのうち一方のデータを他方のデータの参照データとして用いて、強誘電体キャパシタＦＣに格納されたデータを検出する。即ち、本実施形態による強誘電体メモリは、２つのメモリセルＭＣに１ビットデータを格納する２セル／ビット（２Ｔ／２Ｃ）方式のメモリである。
【００２０】
ＥＣＣ回路は、図２に示すように、ローカルデータ線ＬＤＬｊとｂＬＤＬｊとの間に接続されている。ローカルデータ線ＬＤＬｊおよびｂＬＤＬｊは、カラム選択トランジスタＴｃｓを介してそれぞれビット線ＢＬｊおよびｂＢＬｊに接続されている。ここで、ＥＣＣ回路は、１ビットエラーを訂正可能な訂正回路であるとする。
【００２１】
ＥＣＣ回路は、図１に示すように、シンドローム生成回路ＳＧとデータ訂正回路ＤＣＣとを含む。シンドローム生成回路ＳＧは、読出しデータに含まれている情報データとパリティとを演算することによって誤り訂正に用いるデータを出力する。データ訂正回路ＤＣＣは、シンドローム生成回路ＳＧから出力された誤り訂正用データを受け取り、読出しデータのエラービットを検出し、そのエラービットを訂正する。
【００２２】
誤り訂正された読出しデータは、強誘電体メモリの入出力部Ｄｏｕｔから出力されるとともに、データコントローラＤＣへ転送される。また、シンドローム生成回路ＳＧから出力されたデータは、ＷＬコントローラＷＬＣおよびＲＤコントローラＲＤＣにも転送される。
【００２３】
リダンダンシセルアレイＲＣＡは、強誘電体ヒューズ１０を含む。強誘電体ヒューズ１０は、メモリセルＭＣと同じ構成を有し、分極特性によってデータ（フラグ状態）を保持することができる。強誘電体ヒューズ１０は、それぞれ複数のリダンダンシセルＲＣからなるブロック（以下、リダンダンシブロックともいう）に対応して設けられている。強誘電体ヒューズ１０は、それに保持されたフラグ状態によって、対応するリダンダンシブロックにデータが格納されているか否かを示す。尚、リダンダンシブロックは、メモリセルアレイＭＣＡにおける読出し単位ブロックあるいは書込み単位ブロック（以下、メモリセルブロックともいう）と同じデータ容量を格納可能なリダンダンシセルＲＣ内のメモリブロックである。
【００２４】
ＲＤコントローラＲＤＣは、レーザヒューズ２０を含む。レーザヒューズ２０は、レーザによって物理的に配線を切断する既知のヒューズでよい。レーザヒューズ２０は、複数のリダンダンシブロックに対応して設けられている。ただし、レーザヒューズ２０に対応するリダンダンシブロックは、強誘電体ヒューズ１０に対応するリダンダンシブロックとは別個のものである。レーザヒューズ２０は、その接続状態（フラグ状態）によって、対応するリダンダンシブロックにデータが格納されているか否かを示す。
【００２５】
レーザヒューズ２０は、物理的に配線を切断するため、レーザヒューズ２０に対応するリダンダンシブロックにデータを書き込んだ後には、そのデータを書き換えることはできない。従って、レーザヒューズ２０およびそれに対応するリダンダンシブロックは、出荷前のテストにおいて不良メモリセルを含むメモリセルブロックに代えて用いられる。
【００２６】
これに対して、強誘電体ヒューズ１０は、書換えが可能であるので、リダンダンシブロックのデータを出荷後に書き換えることができる。即ち、ユーザが使用している間に不良メモリセルが生じた場合であっても、その不良メモリセルを含むメモリセルブロックに代えて、強誘電体ヒューズ１０に対応するリダンダンシブロックを用いることができる。
【００２７】
図３は、ＲＤコントローラＲＤＣの構成を示す図である。ＲＤコントローラＲＤＣは、レーザヒューズコントローラＬＦＣと、強誘電体ヒューズＦｅＦＣと、排他的論理和ゲートＧ１０と、リダンダンシアドレスコントローラＲＡＣとを含む。
【００２８】
レーザヒューズコントローラＬＦＣおよび強誘電体ヒューズコントローラＦｅＦＣは、シンドローム生成回路ＳＧから出力を受け取り、その出力データで示されたアドレスに対応するヒューズのフラグ状態を出力する。レーザヒューズコントローラＬＦＣまたは強誘電体ヒューズコントローラＦｅＦＣのいずれかが活性状態である場合、リダンダンシアドレスコントローラＲＡＣは、そのヒューズに対応するリダンダンシブロックを選択するために、リダンダンシコントロール信号ＲＣＳを出力する。リダンダンシコントロール信号ＲＣＳによって、対応するスペアワード線ＳＷＬおよびスペアプレート線ＳＰＬが駆動される。
【００２９】
図４は、本実施形態による強誘電体メモリの動作を示す概念図である。図５は、リダンダンシセルアレイＲＣＡからの読出し動作を示すフロー図である。
【００３０】
図５に示すように、まず、メモリセルアレイＭＣＡ内のメモリセルブロックのデータを検出する（Ｓ１０）。ＶＳＳにプリチャージされていたビット線対ＢＬ、ｂＢＬをフローティング状態にする。選択ワード線WＬ０、ｂＷＬ０を論理ハイにし、強誘電体キャパシタとビット線対ＢＬ、ｂＢＬとを接続する。次に、プレート線ＰＬ０、ｂＰＬ０をＶＳＳからＶＡＡ（キャパシタ印加電圧）にする。これにより、選択メモリセルの強誘電体キャパシタの両端に電圧ＶＡＡを印加し、強誘電体キャパシタからの電荷をビット線に読み出す。センスアンプＳＡは、ビット線対ＢＬとｂＢＬとの電位差を増幅する。ビット線対ＢＬとｂＢＬとに接続された２つのメモリセルは、互いに相補のデータを格納する。センスアンプＳＡは、これらの２つのメモリセルの相補データを検出する。
【００３１】
尚、強誘電体メモリは、破壊読出し型メモリであるので、読出し動作は、同一メモリセルへの再書き込み（リストア）動作を含む。よって、センスアンプＳＡで検出されたデータは、同一メモリセルへリストアされる。
【００３２】
ＥＣＣ回路がメモリセルブロックから読み出された複数のデータのエラービットを検出する（Ｓ２０）。エラービットが存在しない場合（Ｓｉ＝０）、メモリは通常の読出し動作を実行する。つまり、メモリはメモリセルブロックからのデータをそのまま出力する（Ｓ３０）。
【００３３】
エラービットが存在する場合（Ｓｉ≠０）、ＲＤコントローラＲＤＣは、レーザヒューズ２０の状態を検出する（Ｓ４０）。レーザヒューズ２０が“ｈｉｇｈ”示している場合、即ち、レーザヒューズ２０に対応するリダンダンシブロックが使用されている場合、センスアンプＳＡは、そのレーザヒューズ２０に対応するリダンダンシブロックからデータを読み出す（Ｓ５０）。尚、レーザヒューズ２０の接続状態または切断状態はｈｉｇｈまたはｌｏｗのいずれに設定してもよい。
【００３４】
レーザヒューズ２０および強誘電体ヒューズ１０がともに“ｌｏｗ”を示している場合（Ｓ４０のＮＯ）、即ち、レーザヒューズ２０および強誘電体ヒューズ１０に対応するリダンダンシブロックがともに使用されていない場合、ＥＣＣ回路がエラービットを訂正する（Ｓ６０）。訂正後のデータは、出力Ｄｏｕｔから出力される（Ｓ７０）。それと共に、ＥＣＣ回路によって訂正されたデータはリダンダンシセルアレイＲＣＡに書き込まれる（Ｓ８０）。さらに、データが書き込まれたリダンダンシセルに対応する強誘電体ヒューズ１０の分極状態を変更する。例えば、当初、リダンダンシセルアレイＲＣＡが使用されていないときには、強誘電体ヒューズ１０の分極状態を総て同一の論理状態“ｌｏｗ”にしておく。その後、リダンダンシブロックが使用された場合、そのリダンダンシブロックに対応する強誘電体ヒューズ１０の分極状態のみを論理状態“ｈｉｇｈ”に変更する。
【００３５】
このように、ユーザの使用中にエラービットが発生した場合、リダンダンシブロックが、メモリセルブロックに代わって、訂正後のデータを格納する。
【００３６】
強誘電体ヒューズ１０が“ｈｉｇｈ”を示している場合、即ち、強誘電体ヒューズ１０に対応するリダンダンシブロックが使用されている場合、その強誘電体ヒューズ１０に対応するリダンダンシブロックからデータを読み出す（Ｓ１００）。尚、強誘電体ヒューズ１０のいずれの分極状態をｈｉｇｈまたはｌｏｗに設定してもよい。
【００３７】
ステップＳ４０は、図３に示すＲＤコントローラＲＤＣにおいて実行される。強誘電体ヒューズ１０またはレーザヒューズ２０がリダンダンシブロックの使用を示している場合、ＲＤコントローラＲＤＣは、リダンダンシコントロール信号ＲＣＳを活性化させる。これにより、図２に示すＲＤタイミングコントローラＴＤＴＣが所定のタイミングでスペアワード線ＳＷＬｉおよびスペアプレート線ＳＰＬｉを駆動する。リダンダンシコントロール信号ＲＣＳが活性状態であるとき、図１に示すＷＬコントローラＷＬＣは、メモリセルアレイＭＣＡに対応するワード線ＷＬを総て不活性状態にする。その結果、センスアンプＳＡは、対応するリダンダンシブロックからのデータを検出することができる。
【００３８】
強誘電体ヒューズ１０またはレーザヒューズ２０がリダンダンシブロックの未使用を示している場合、ＲＤコントローラＲＤＣは、リダンダンシコントロール信号ＲＣＳを不活性化させる。代替的に、ＷＬコントローラＷＬＣは、通常通りに、メモリセルアレイＭＣＡに対応するワード線ＷＬのいずれかを選択的に活性状態にする。その結果、センスアンプＳＡは、対応するメモリセルブロックからのデータを検出することができる。
【００３９】
図６は、本実施形態による強誘電体メモリの読出し動作を示すタイミング図である。この動作では、一例として、ワード線ＷＬ０、ｂＷＬ０およびビット線ＢＬ０、ｂＢＬ０に接続された２つのメモリセルＭＣが選択される。
【００４０】
ｔ１において、リダンダンシブロックが使用されていない場合、ワード線ＷＬ０、ｂＷＬ０が選択され、これらが論理ハイとなる。ｔ２において、プレート線ＰＬ０、ｂＰＬ０が選択され、これらが論理ハイになる。これにより、ｔ２からｔ３において、選択メモリセルブロックに格納されたデータがビット線ＢＬ、ｂＢＬに伝達される。センスアンプＳＡは、それぞれに対応するビット線対ＢＬ、ｂＢＬを介してデータを検出する。例えば、ビット線ＢＬ０およびｂＢＬ０は、それぞれデータ“１”および“０”を伝達する。
【００４１】
ｔ４からｔ５において、図２に示されたカラム選択線ＣＳＬが活性化される。ビット線ＢＬ０、ｂＢＬ０に接続されたセンスアンプＳＡにラッチされたデータは、ローカルデータ線ＬＤＬ０、ｂＬＤＬ０を介してＥＣＣ回路へ伝達される。このとき、非選択カラムのカラム選択線ＣＳＬは、非活性状態を維持する。
【００４２】
ＥＣＣ回路がエラービットを検出した場合、ＥＣＣ回路は、読出しデータとは逆論理のデータを書き戻そうとする。このとき、シンドローム生成回路ＳＧからの訂正用データが、データ訂正回路ＤＣＣだけでなく、ＷＬコントローラＷＬＣおよびＲＤコントローラＲＤＣへも送信される。これにより、ｔ５において、ＷＬコントローラＷＬＣは、選択ワード線ＷＬ０、ｂＷＬ０を不活性化する。ＲＤコントローラＲＤＣは、スペアワード線ＳＷＬ０、ｂＳＷＬ０およびスペアプレート線ＳＰＬ０、ｂＳＰＬ０を活性化させる。その結果、ｔ６において論理反転されたデータは、リストア動作においてリダンダンシブロックへ書き込こまれる。尚、エラービット以外のデータは、そのままの論理状態でリダンダンシブロックへ書き込まれる。
【００４３】
例えば、ｔ６からｔ７において、ビット線ｂＢＬ０が論理ハイであり、スペアプレート線ＳＰＬ０、ｂＳＰＬ０が論路ロウである。よって、データ“１”がビット線ｂＢＬ０に接続されたリダンダンシセルに書き込まれる。ｔ７からｔ８において、ビット線ＢＬ０が論理ロウであり、スペアプレート線ＳＰＬ０、ｂＳＰＬ０が論路ハイである。よって、データ“０”がビット線ｂＢＬ０に接続されたリダンダンシセルに書き込まれる。これにより、訂正後のデータがリダンダンシブロックに格納される。
【００４４】
リダンダンシセルに訂正後のデータが書き込まれたという情報は、強誘電体ヒューズ１０に記憶される。よって、以後、同一アドレスにアクセスがあった場合、リダンダンシセルにアクセスされる。
【００４５】
図７は、本実施形態による強誘電体メモリの他の読出し動作を示すタイミング図である。図７に示す読出し動作は、データ“１”の書込みとデータ“０”の書込みとのタイミングが図６に示すそれと逆である。図７に示す他の動作は、図６に示す動作と同様である。
【００４６】
図７に示すように、ｔ６からｔ７において、データ“０”がビット線ＢＬ０を介してリダンダンシセルへ書き込まれる。ｔ７ａからｔ８において、データ“１”がビット線ｂＢＬ０を介してリダンダンシセルへ書き込まれる。
【００４７】
図８は、本実施形態による強誘電体メモリのさらに他の読出し動作を示すタイミング図である。図８に示す読出し動作は、プレート線ＰＬ、ｂＰＬとスペアプレート線ＳＰＬ、ｂＳＰＬとを同一のタイミングで動作させている。図８に示す他の動作は、図６に示す動作と同様である。
【００４８】
図８に示す動作によれば、選択ワード線ＷＬ０、ｂＷＬ０に代えてスペアワード線ＳＷＬ０、ｂＳＷＬ０を選択することによって、メモリセルブロックからリダンダンシブロックへ切り替えることができる。即ち、プレート線ＰＬ０、ｂＰＬ０とスペアプレート線ＳＰＬ０、ｂＳＰＬ０との切り替えを必要としないため、ＷＬコントローラＷＬＣおよびＲＤコントローラＲＤＣの回路を簡素化できる。
【００４９】
本実施形態による強誘電体メモリは、メモリセルアレイＭＣＡから読み出したデータにエラービットが存在した場合、リストア時に、ＥＣＣ回路によって訂正されたデータをリダンダンシセルアレイＲＣＡへ書き込む。これにより、強誘電体メモリがユーザの手に渡った後に不良メモリセルが生じた場合であっても、リダンダンシセルへ正しいデータを置き換えることができる。このとき、強誘電体ヒューズ１０の分極状態を変更することによって、リダンダンシブロックの使用を示すことができる。これにより、次に、同一アドレスにアクセスがあった場合、メモリは、リダンダンシセルアレイＲＣＡからデータを読み出すことができる。
【００５０】
さらに、リダンダンシセルアレイＲＣＡからのデータにエラービットが発生した場合、ＥＣＣ回路がこのエラービットを訂正することができる。即ち、強誘電体ヒューズ１０（リダンダンシセルアレイＲＣＡ）およびＥＣＣ回路を組み合わせることによって、本実施形態による強誘電体メモリは、ユーザの使用中に生じる２ビットエラーに対処することができる。
【００５１】
（第２の実施形態）
図９は、本発明に係る第２の実施形態に従った強誘電体メモリの構成を示すブロック図である。第２の実施形態は、メモリセルアレイＭＣＡの他にバックアップアレイＢＵＡを備えている。バックアップアレイＢＵＡは、メモリセルアレイＭＣＡと同様にマトリクス状に二次元配置された複数のメモリセルＭＣを有する。しかし、バックアップアレイＢＵＡに含まれるメモリセル数は、メモリセルアレイＭＣＡと同数で或る必要は無い。
【００５２】
バックアップアレイＢＵＡは、リダンダンシセルアレイＲＣＡを有さないが、アクセス可能なようにデータコントローラＤＣ２およびＷＬコントローラＷＬＣ２を備えている。バックアップアレイＢＵＡは、センスアンプＳＡをメモリセルアレイＭＣＡと共有している。  第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００５３】
ＥＣＣ回路が１ビットエラーを検出すると、そのメモリセルブロックのデータは、訂正後にメモリセルアレイＭＣＡへリストアされるだけでなく、バックアップアレイＢＵＡにも書き込まれる。
【００５４】
その後、メモリセルブロックのデータに２ビットエラーが生じた場合、ＥＣＣ回路は、２ビットエラーを検出可能であるが、２ビットエラーを訂正することができない。そこで、データコントローラＤＣ２およびＷＬコントローラＷＬＣ２がバックアップアレイＢＵＡを駆動させ、センスアンプＳＡがバックアップアレイＢＵＡ内にバックアップされたデータを検出する。
【００５５】
このように、１ビットエラーを含むデータをバックアップアレイＢＵＡにバックアップしておくことによって、メモリセルブロックにおいて２ビットエラーが生じたとしても、バックアップアレイＢＵＡ内のデータを用いることができる。
【００５６】
より一般化すると、ＥＣＣ回路が１つのメモリセルブロックにおいて訂正可能なビット数をｎとして、或るメモリセルブロックにおいてエラービット数がｎに等しくなった場合に、該メモリセルブロックのデータをメモリセルアレイとは別にバックアップアレイにも格納する。もし、ＥＣＣ回路が誤りビットをｎ＋１ビット検知した場合、バックアップアレイＢＵＡからデータを読み出す。これにより、強誘電体メモリの信頼性が向上する。
【００５７】
第２の実施形態は、第１の実施形態と組み合わせてもよい。これにより、ユーザの使用中に３ビット以上のエラーがメモリセルブロック内で生じたとしても、リダンダンシブロックおよびバックアップアレイＢＵＡの両方を用いて対処することができる。例えば、メモリセルブロックにおいて１ビットエラーが生じた場合、強誘電体ヒューズ１０に対応するリダンダンシブロックにそのデータを書き込むと共に、バックアップアレイＢＵＡにも同様にそのデータを書き込む。その後、同一アドレスにアクセスがあった場合、センスアンプＳＡは、リダンダンシブロックに格納されたデータを読み出す。もし、リダンダンシブロックに格納されたデータにエラービットが発生した場合、さらに、バックアップアレイＢＵＡに格納されたデータを読み出す。これにより、ＥＣＣ回路が１ビットエラーしか訂正できなかったとしても、メモリは、３ビット以上のエラーに対処することができる。
【００５８】
上記実施形態において、レーザヒューズ２０に代えて、強誘電体ヒューズ２０にしてもよい。即ち、リダンダンシブロックに対応するヒューズは総て強誘電体ヒューズ１０であってもよい。これにより、レーザヒューズ２０を形成する必要が無いので、強誘電体メモリの製造がより容易になる。強誘電体ヒューズ１０は、メモリセルＭＣと同一の構成を有するので、専用のプロセスを必要としない。
【００５９】
本実施形態は、「ＴＣ並列ユニット直列接続型強誘電体メモリ」にも適用することができる。ＴＣ並列ユニット直列接続型強誘電体メモリは、セルトランジスタ（Ｔ）のソース‐ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセル（以下、メモリセルともいう）とし、このユニットセルを複数直列に接続し強誘電体メモリである。この強誘電体メモリは、上記メモリセルを複数直列に接続したメモリセルブロックを備え、このメモリセルブロックの一端は、ブロック選択トランジスタを介してビット線に接続され、その他端はプレートに接続されている。
【００６０】
上記実施形態は、２セル／ビット方式を採用していたが、１セル／ビット方式を採用してもよい。１セル／ビットは、１セルに１ビットデータを格納し、参照電圧を用いてメモリセルに格納されたデータを検出する方式である。
【図面の簡単な説明】
【００６１】
【図１】本発明に係る第１の実施形態に従った強誘電体メモリの構成を示すブロック図。
【図２】メモリセルアレイＭＣＡとその周辺部の構成を示す図。
【図３】ＲＤコントローラＲＤＣの構成を示す図。
【図４】本実施形態による強誘電体メモリの動作を示す概念図。
【図５】リダンダンシセルアレイＲＣＡからの読出し動作を示すフロー図。
【図６】本実施形態による強誘電体メモリの読出し動作を示すタイミング図。
【図７】本実施形態による強誘電体メモリの他の読出し動作を示すタイミング図。
【図８】本実施形態による強誘電体メモリのさらに他の読出し動作を示すタイミング図。
【図９】本発明に係る第２の実施形態に従った強誘電体メモリの構成を示すブロック図。
【符号の説明】
【００６２】
ＢＬｉ、ｂＢＬｉ…ビット線、ＰＬｉ、ｂＰＬｉ…プレート線、ＳＰＬｉ、ｂＳＰＬｉ…スペアプレート線、ＷＬｉ、ｂＷＬｉ…ワード線、ＳＷＬｉ、ｂＳＷＬｉ…スペアワード線、ＳＡ…センスアンプ、ＷＬＣ…ＷＬコントローラ、ＲＤＣ…ＲＤコントローラ、ＤＣ…データコントローラ、ＤＣＣ…データ訂正回路、ＳＧ…シンドローム生成回路、１０…強誘電体ヒューズ、２０…レーザヒューズ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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