(57)【要約】      （修正有）【課題】リセット動作に要する時間を短縮でき、リセット動作時に発生する雑音を抑制し、高速な繰り返しの入力信号に対応でき、高集積化、低消費電力化できるランプ波形発生方式の遅延回路を提供する。【解決手段】ランプ波形を発生する遅延発生容量と、一端が第１の初期電圧源に接続され他端が遅延発生容量の他端に接続の第１のスイッチと、一端が第２の初期電圧源に接続され他端が遅延発生容量の他端に接続の第２のスイッチと、一端がチャージ電流源に接続され他端が遅延発生容量の他端に接続の第３のスイッチと、一端がディスチャージ電流源に接続され他端が遅延発生容量の他端に接続の第４のスイッチと、第１のコンパレータと、入力に第１のコンパレータの出力が接続される第１のワンショットと、第２のコンパレータと、入力に第２のコンパレータの出力が接続される第２のワンショットと、遅延出力信号を出力する論理和ゲートとを備える。【選択図】図１
2010050516.tif 000002
【特許請求の範囲】
【請求項１】
一端が共通電位に接続され、ランプ波形を発生する遅延発生容量と、
一端が第１の初期電圧源に接続され他端が前記遅延発生容量の他端に接続される第１のスイッチと、
一端が第２の初期電圧源に接続され他端が前記遅延発生容量の他端に接続される第２のスイッチと、
一端がチャージ電流源に接続され他端が前記遅延発生容量の他端に接続される第３のスイッチと、
一端がディスチャージ電流源に接続され他端が前記遅延発生容量の他端に接続される第４のスイッチと、
非反転入力に第１のスレッショルド電圧源が接続され、反転入力に前記遅延発生容量の他端が接続される第１のコンパレータと、
入力に前記第１のコンパレータの出力が接続される第１のワンショットと、
非反転入力に前記遅延発生容量の他端が接続され、反転入力に第２のスレッショルド電圧源が接続される第２のコンパレータと、
入力に前記第２のコンパレータの出力が接続される第２のワンショットと、
入力に前記第１のワンショットの出力と前記第２のワンショットの出力とが接続され、遅延出力信号を出力する論理和ゲートとを備える
ことを特徴とする遅延回路。
【請求項２】
前記第１のスイッチがオン、前記第２のスイッチがオフ、前記第３のスイッチがオフ、前記第４のスイッチがオフとなるステップ、
入力信号が印加され、前記第１のスイッチがオフ、前記第２のスイッチがオフ、前記第３のスイッチがオフ、前記第４のスイッチがオンとなるステップ、
前記第１のスイッチがオフ、前記第２のスイッチがオン、前記第３のスイッチがオフ、前記第４のスイッチがオフとなるステップ、
入力信号が印加され、前記第１のスイッチがオフ、前記第２のスイッチがオフ、前記第３のスイッチがオン、前記第４のスイッチがオフとなるステップを備える
ことを特徴とする請求項１に記載の遅延回路。
【請求項３】
一方の入力に入力信号が接続される第１の論理積ゲートと、
セット入力に前記第１の論理積ゲートの出力が接続され、リセット入力に前記第１のワンショットの出力が接続され、出力に前記第４のスイッチの制御端子が接続される第１のＲＳフリップフロップと、
セット入力に前記第２のワンショットの出力が接続され、リセット入力に前記第１の論理積ゲートの出力が接続され、出力に前記第１の論理積ゲートの他方の入力と前記第１のスイッチの制御端子とが接続される第２のＲＳフリップフロップと、
一方の入力に前記入力信号が接続される第２の論理積ゲートと、
セット入力に前記第２の論理積ゲートの出力が接続され、リセット入力に前記第２のワンショットの出力が接続され、出力に前記第３のスイッチの制御端子が接続される第３のＲＳフリップフロップと、
セット入力に前記第１のワンショットの出力が接続され、リセット入力に前記第２の論理積ゲートの出力が接続され、出力に前記第２の論理積ゲートの他方の入力と前記第２のスイッチの制御端子とが接続される第４のＲＳフリップフロップとを備える
ことを特徴とする請求項１に記載の遅延回路。
【請求項４】
前記第１の初期電圧源の値が前記第２のスレッショルド電圧源の値よりも大きく、
前記第２のスレッショルド電圧源の値が前記第１のスレッショルド電圧源の値よりも大きく、
前記第１のスレッショルド電圧源の値が前記第２の初期電圧源の値よりも大きい
ことを特徴とする請求項２または請求項３に記載の遅延回路。
【請求項５】
前記第１の初期電圧源の値もしくは前記ディスチャージ電流源の値もしくは前記第１のスレッショルド電圧源の値もしくは前記遅延発生容量の値のいずれかを変更する第１の遅延時間調整手段、または
前記第２の初期電圧源の値もしくは前記チャージ電流源の値もしくは前記第２のスレッショルド電圧源の値もしくは前記遅延発生容量の値のいずれかを変更する第２の遅延時間調整手段、のいずれかを備える
ことを特徴とする請求項４に記載の遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電力、高集積、高分解能、高精度が要求される可変遅延回路に関し、特に、ＬＳＩテストシステム等に好適なランプ波形発生方式の遅延回路に関する。
【背景技術】
【０００２】
ランプ波形発生方式の遅延回路は、ゲート（バッファ）遅延方式の遅延回路と比較して、回路規模が小さいため高集積化が可能であり、遅延発生時に動作する部分が少ないため低消費電力化が可能であり、遅延設定分解能を微小にすること（高分解能化すること）が可能であり、リニアリティ精度を良くすることが可能である、という特徴がある。
【０００３】
図３は、従来のランプ波形発生方式の遅延回路の構成図である。
遅延発生容量Ｃ０の一端は共通電位ＣＯＭ０に接続される。また、遅延発生容量Ｃ０の他端は遅延発生ノードＶＮ０（電圧ＶＮ０）とする。遅延発生ノードＶＮ０の電圧ＶＮ０はランプ波形となる。
【０００４】
スイッチＳＷ０の一端は初期電圧源Ｖｒ０（電圧値Ｖｒ０）の正端子に接続される、または、ディスチャージ電流源（放電電流源）Ｉｄ０（電流値Ｉｄ０）の出力端子の何れかに接続される。スイッチＳＷ０の他端は遅延発生容量Ｃ０の他端ＶＮ０に接続される。また、初期電圧源Ｖｒ０の負端子は共通電位ＣＯＭ０に接続される。
【０００５】
コンパレータ（比較器）ＣＭＰ０の非反転入力はスレッショルド電圧源Ｖｔ０（電圧値Ｖｔ０）の正端子に接続される。コンパレータＣＭＰ０の反転入力は遅延発生容量Ｃ０の他端ＶＮ０に接続される。コンパレータＣＭＰ０の出力は、遅延出力信号ＯＵＴ０を出力する。また、スレッショルド電圧源Ｖｔ０の負端子は共通電位ＣＯＭ０に接続される。
【０００６】
ＲＳフリップフロップＳＲ−ＦＦ０のセット入力は、入力ＩＮ０に接続される。ＲＳフリップフロップＳＲ−ＦＦ０のリセット入力は、コンパレータＣＭＰ０の出力ＯＵＴ０に接続される。ＲＳフリップフロップＳＲ−ＦＦ０の出力ＳＷ０ＯＮは、スイッチＳＷ０の制御端子に接続される。
【０００７】
図４は、図３の従来例の動作波形を示すタイムチャートである。図４中の用語は、図３中の用語に対応する。図４（１）は入力ＩＮ０の動作波形であり、図４（２）は遅延発生ノードＶＮ０の電圧ＶＮ０の動作波形であり、図４（３）は遅延出力信号ＯＵＴ０の動作波形であり、図４（４）は共通電位ＣＯＭ０の動作波形であり、図４（５）は他の遅延発生ノードＶＮｉの電圧ＶＮｉ（図３の従来例には記載されていない）の動作波形であり、他の遅延出力信号ＯＵＴｉ（図３の従来例には記載されていない）の動作波形である。
【０００８】
図４のタイムチャートを用いて、図３の従来例の動作を説明する。
入力ＩＮ０が入力されると、遅延発生ノードＶＮ０の電圧ＶＮ０がランプ波形になる。
【０００９】
そして、遅延発生ノードＶＮ０の電圧ＶＮ０がスレッショルド電圧源Ｖｔ０になると、遅延出力信号ＯＵＴ０が発生する。
【００１０】
したがって、初期電圧源Ｖｒ０の値Ｖｒ０もしくはディスチャージ電流源Ｉｄ０の値Ｉｄ０もしくはスレッショルド電圧源Ｖｔ０の値Ｖｔ０もしくは遅延発生容量Ｃ０の値Ｃ０のいずれかを変更することで、入力ＩＮ０から出力ＯＵＴ０までの遅延時間を意図的に調整することができる。
【００１１】
ランプ波形は、一般的に遅延発生容量Ｃ０に対して、初期電圧Ｖｒ０を与え、入力信号ＩＮ０と同時に電流源による容量のチャージまたはディスチャージによって発生する。
【００１２】
遅延発生ノードＶＮ０の電圧ＶＮ０がスレッショルド電圧Ｖｔ０に到達し、遅延出力信号ＯＵＴ０が発生すると、遅延発生ノードＶＮ０の電圧ＶＮ０のリセット動作が生ずる。このリセット動作により、遅延発生ノードＶＮ０の電圧ＶＮ０が初期電圧Ｖｒ０になる。こうして、次の入力信号ＩＮ０の遅延発生にそなえる。
【００１３】
遅延発生容量Ｃ０の値Ｃ０が大きいと、リセット動作で遅延発生ノードＶＮ０の電圧ＶＮ０が瞬時に変化するとき、大きな微分電流が発生し、電源及びグランド配線に大きな雑音が発生する。図４（４）は、リセット動作によって生じた雑音の動作波形を示す。
【００１４】
そして、この雑音が、遅延発生ノードＶＮ０の電圧ＶＮ０に重畳される。図４（５）は、リセット動作によって生じた雑音が遅延発生ノードＶＮ０の電圧ＶＮ０に重畳した動作波形を示す。
【００１５】
また、この雑音が遅延発生ノードＶＮ０の電圧ＶＮ０に重畳されることにより、遅延時間が変動する。図４（６）は、遅延時間が変動した遅延出力信号ＯＵＴｉを示す。
【００１６】
【特許文献１】特許第２７２５４９５号公報
【特許文献２】特許第３１３６８９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、ランプ波形発生方式の遅延回路は、ランプ波形への雑音干渉に弱いという課題がある。
【００１８】
また、遅延回路のリセット動作は、次の入力信号ＩＮ０の変化までに遅延発生ノードＶＮ０の電圧ＶＮ０を初期電圧Ｖｒ０に戻しておく必要があり、高速化の課題がある。
【００１９】
遅延発生容量Ｃ０の値Ｃ０が大きいと、リセット動作での遅延発生ノードＶＮ０の電圧ＶＮ０の整定に時間を要するという課題があり、入力信号ＩＮ０の繰り返し周期を小さくできないという課題がある。一方、遅延発生容量Ｃ０の値Ｃ０は、ランプ波形発生のために、比較的大きい容量が要求される事情がある。
【００２０】
さらに、遅延発生容量Ｃ０の値Ｃ０が大きいと、電源及びグランド配線に大きな雑音が発生するという課題がある。そして、この雑音が、遅延発生ノードＶＮ０の電圧ＶＮ０に重畳され、遅延時間が変動するという課題がある。
【００２１】
本発明の目的は、リセット動作に要する時間を短縮でき、リセット動作時に発生する雑音を抑制し、高速な繰り返しの入力信号に対応でき、高集積化でき、低消費電力化できるランプ波形発生方式の遅延回路を提供することにある。
【課題を解決するための手段】
【００２２】
このような課題を解決する本発明は以下のとおりである。
（１）一端が共通電位に接続され、ランプ波形を発生する遅延発生容量と、一端が第１の初期電圧源に接続され他端が前記遅延発生容量の他端に接続される第１のスイッチと、一端が第２の初期電圧源に接続され他端が前記遅延発生容量の他端に接続される第２のスイッチと、一端がチャージ電流源に接続され他端が前記遅延発生容量の他端に接続される第３のスイッチと、一端がディスチャージ電流源に接続され他端が前記遅延発生容量の他端に接続される第４のスイッチと、非反転入力に第１のスレッショルド電圧源が接続され、反転入力に前記遅延発生容量の他端が接続される第１のコンパレータと、入力に前記第１のコンパレータの出力が接続される第１のワンショットと、非反転入力に前記遅延発生容量の他端が接続され、反転入力に第２のスレッショルド電圧源が接続される第２のコンパレータと、入力に前記第２のコンパレータの出力が接続される第２のワンショットと、入力に前記第１のワンショットの出力と前記第２のワンショットの出力とが接続され、遅延出力信号を出力する論理和ゲートとを備えることを特徴とする遅延回路。
（２）前記第１のスイッチがオン、前記第２のスイッチがオフ、前記第３のスイッチがオフ、前記第４のスイッチがオフとなるステップ、入力信号が印加され、前記第１のスイッチがオフ、前記第２のスイッチがオフ、前記第３のスイッチがオフ、前記第４のスイッチがオンとなるステップ、前記第１のスイッチがオフ、前記第２のスイッチがオン、前記第３のスイッチがオフ、前記第４のスイッチがオフとなるステップ、入力信号が印加され、前記第１のスイッチがオフ、前記第２のスイッチがオフ、前記第３のスイッチがオン、前記第４のスイッチがオフとなるステップを備えることを特徴とする（１）に記載の遅延回路。
（３）一方の入力に入力信号が接続される第１の論理積ゲートと、セット入力に前記第１の論理積ゲートの出力が接続され、リセット入力に前記第１のワンショットの出力が接続され、出力に前記第４のスイッチの制御端子が接続される第１のＲＳフリップフロップと、セット入力に前記第２のワンショットの出力が接続され、リセット入力に前記第１の論理積ゲートの出力が接続され、出力に前記第１の論理積ゲートの他方の入力と前記第１のスイッチの制御端子とが接続される第２のＲＳフリップフロップと、一方の入力に前記入力信号が接続される第２の論理積ゲートと、セット入力に前記第２の論理積ゲートの出力が接続され、リセット入力に前記第２のワンショットの出力が接続され、出力に前記第３のスイッチの制御端子が接続される第３のＲＳフリップフロップと、セット入力に前記第１のワンショットの出力が接続され、リセット入力に前記第２の論理積ゲートの出力が接続され、出力に前記第２の論理積ゲートの他方の入力と前記第２のスイッチの制御端子とが接続される第４のＲＳフリップフロップとを備えることを特徴とする（２）に記載の遅延回路。
（４）前記第１の初期電圧源の値が前記第２のスレッショルド電圧源の値よりも大きく、前記第２のスレッショルド電圧源の値が前記第１のスレッショルド電圧源の値よりも大きく、前記第１のスレッショルド電圧源の値が前記第２の初期電圧源の値よりも大きいことを特徴とする（２）または（３）に記載の遅延回路。
（５）前記第１の初期電圧源の値もしくは前記ディスチャージ電流源の値もしくは前記第１のスレッショルド電圧源の値もしくは前記遅延発生容量の値のいずれかを変更する第１の遅延時間調整手段、または前記第２の初期電圧源の値もしくは前記チャージ電流源の値もしくは前記第２のスレッショルド電圧源の値もしくは前記遅延発生容量の値のいずれかを変更する第２の遅延時間調整手段、のいずれかを備えることを特徴とする（４）に記載の遅延回路。
【発明の効果】
【００２３】
本発明によれば次のような効果がある。
リセット動作に要する時間を短縮でき、リセット動作時に発生する雑音を抑制し、高速な繰り返しの入力信号に対応でき、高集積化でき、低消費電力化できる可変遅延回路を提供できる。
【発明を実施するための最良の形態】
【００２４】
図１は、本発明の一実施例を示す構成図である。図１の実施例の特徴は、遅延発生容量Ｃと、第１のスイッチＳＷ１と、第２のスイッチＳＷ２と、第３のスイッチＳＷ３と、第４のスイッチＳＷ４と、第１のコンパレータＣＭＰ１と、第２のコンパレータＣＭＰ２と、第１のワンショットＯＳ１と、第２のワンショットＯＳ２と、論理和ゲートＯＲとに係る構成にある。
【００２５】
図１の実施例の構成を説明する。
遅延発生容量Ｃの一端は共通電位ＣＯＭに接続される。また、遅延発生容量Ｃの他端は遅延発生ノードＶＮ（電圧ＶＮ）とする。遅延発生ノードＶＮの電圧ＶＮはランプ波形となる。
【００２６】
第１のスイッチＳＷ１の一端は第１の初期電圧源Ｖｒ１（電圧値Ｖｒ１）の正端子に接続される。第１のスイッチＳＷ１の他端は遅延発生容量Ｃの他端ＶＮに接続される。また、第１の初期電圧源Ｖｒ１の負端子は共通電位ＣＯＭに接続される。
【００２７】
第２のスイッチＳＷ２の一端は第２の初期電圧源Ｖｒ２（電圧値Ｖｒ２）の正端子に接続される。第２のスイッチＳＷ２の他端は遅延発生容量Ｃの他端ＶＮに接続される。また、第２の初期電圧源Ｖｒ２の負端子は共通電位ＣＯＭに接続される。
【００２８】
第３のスイッチＳＷ３の一端はチャージ電流源（充電電流源）Ｉｃ（電流値Ｉｃ）の出力端子に接続される。第３のスイッチＳＷ３の他端は遅延発生容量Ｃの他端ＶＮに接続される。
【００２９】
第４のスイッチＳＷ４の一端はディスチャージ電流源（放電電流源）Ｉｄ（電流値Ｉｄ）の出力端子に接続される。第４のスイッチＳＷ４の他端は遅延発生容量Ｃの他端ＶＮに接続される。
【００３０】
第１のコンパレータ（比較器）ＣＭＰ１の非反転入力は第１のスレッショルド電圧源Ｖｔ１（電圧値Ｖｔ１）の正端子に接続される。第１のコンパレータＣＭＰ１の反転入力は遅延発生容量Ｃの他端ＶＮに接続される。また、第１のスレッショルド電圧源Ｖｔ１の負端子は共通電位ＣＯＭに接続される。
【００３１】
第１のワンショット（単マルチバイブレータ）ＯＳ１の入力は第１のコンパレータＣＭＰ１の出力Ｖ１１に接続される。そして、第１のワンショットＯＳ１は、入力の立ち上がりエッジに対して一定幅のパルスを出力する。
【００３２】
第２のコンパレータ（比較器）ＣＭＰ２の非反転入力は遅延発生容量Ｃの他端ＶＮに接続される。第２のコンパレータＣＭＰ２の反転入力は第２のスレッショルド電圧源Ｖｔ２（電圧値Ｖｔ２）の正端子に接続される。また、第２のスレッショルド電圧源Ｖｔ２の負端子は共通電位ＣＯＭに接続される。
【００３３】
第２のワンショット（単マルチバイブレータ）ＯＳ２の入力は第２のコンパレータＣＭＰ２の出力Ｖ２１に接続される。そして、第２のワンショットＯＳ２は、入力の立ち上がりエッジに対して一定幅のパルスを出力する。
【００３４】
論理和ゲートＯＲの一方の入力は、第１のワンショットＯＳ１の出力Ｖ１２に接続される。論理和ゲートＯＲの他方の入力は、第２のワンショットＯＳ２の出力Ｖ２２に接続される。論理和ゲートＯＲの出力は、遅延出力信号ＯＵＴを出力する。
【００３５】
また、第１の論理積ゲートＡＮＤ１の一方の入力は、入力信号ＩＮに接続される。
【００３６】
第１のＲＳフリップフロップＳＲ−ＦＦ１のセット入力は、第１の論理積ゲートＡＮＤ１の出力に接続される。第１のＲＳフリップフロップＳＲ−ＦＦ１のリセット入力は、第１のワンショットＯＳ１の出力Ｖ１２に接続される。第１のＲＳフリップフロップＳＲ−ＦＦ１の出力ＳＷ４ＯＮは、第４のスイッチＳＷ４の制御端子に接続される。
【００３７】
第２のＲＳフリップフロップＳＲ−ＦＦ２のセット入力は、第２のワンショットＯＳ２の出力Ｖ２２に接続される。第２のＲＳフリップフロップＳＲ−ＦＦ２のリセット入力は、第１の論理積ゲートＡＮＤ１の出力に接続される。第２のＲＳフリップフロップＳＲ−ＦＦ２の出力ＳＷ１ＯＮは、第１の論理積ゲートＡＮＤ１の他方の入力と第１のスイッチＳＷ１の制御端子とにそれぞれ接続される。
【００３８】
第２の論理積ゲートＡＮＤ２の一方の入力は、入力信号ＩＮに接続される。
【００３９】
第３のＲＳフリップフロップＳＲ−ＦＦ３のセット入力は、第２の論理積ゲートＡＮＤ２の出力に接続される。第３のＲＳフリップフロップＳＲ−ＦＦ３のリセット入力は、第２のワンショットＯＳ２の出力Ｖ２２に接続される。第３のＲＳフリップフロップＳＲ−ＦＦ３の出力ＳＷ３ＯＮは、第３のスイッチＳＷ３の制御端子に接続される。
【００４０】
第４のＲＳフリップフロップＳＲ−ＦＦ４のセット入力は、第１のワンショットＯＳ１の出力Ｖ１２に接続される。第４のＲＳフリップフロップＳＲ−ＦＦ４のリセット入力は、第２の論理積ゲートＡＮＤ２の出力に接続される。第４のＲＳフリップフロップＳＲ−ＦＦ４の出力ＳＷ２ＯＮは、第２の論理積ゲートＡＮＤ２の他方の入力と第２のスイッチＳＷ２の制御端子とにそれぞれ接続される。
【００４１】
シーケンサ部Ｕ１は、第１の論理積ゲートＡＮＤ１、第１のＲＳフリップフロップＳＲ−ＦＦ１、第２のＲＳフリップフロップＳＲ−ＦＦ２、第２の論理積ゲートＡＮＤ２、第３のＲＳフリップフロップＳＲ−ＦＦ３、第４のＲＳフリップフロップＳＲ−ＦＦ４から構成される。シーケンサ部Ｕ１は、入力ＩＮと第１のワンショットＯＳ１の出力Ｖ１２と第２のワンショットＯＳ２の出力Ｖ２２とを入力し、第１のＲＳフリップフロップＳＲ−ＦＦ１の出力ＳＷ４ＯＮと第２のＲＳフリップフロップＳＲ−ＦＦ２の出力ＳＷ１ＯＮと第３のＲＳフリップフロップＳＲ−ＦＦ３の出力ＳＷ３ＯＮと第４のＲＳフリップフロップＳＲ−ＦＦ４の出力ＳＷ２ＯＮとを出力する。
【００４２】
また、第１の初期電圧源Ｖｒ１の値Ｖｒ１は、第２のスレッショルド電圧源Ｖｔ２の値Ｖｔ２よりも大きく設定する。さらに、第２のスレッショルド電圧源Ｖｔ２の値Ｖｔ２は、第１のスレッショルド電圧源Ｖｔ１の値Ｖｔ１よりも大きく設定する。また、第１のスレッショルド電圧源Ｖｔ１の値Ｖｔ１は、第２の初期電圧源Ｖｒ２の値Ｖｒ２よりも大きく設定する。
【００４３】
図２は、図１の実施例の動作波形を示すタイムチャートである。図２中の用語は、図１中の用語に対応する。図２（１）は入力ＩＮの動作波形であり、図２（２）は第１のＲＳフリップフロップＳＲ−ＦＦ１の出力ＳＷ４ＯＮの動作波形であり、図２（３）は第２のＲＳフリップフロップＳＲ−ＦＦ２の出力ＳＷ１ＯＮの動作波形であり、図２（４）は第４のＲＳフリップフロップＳＲ−ＦＦ４の出力ＳＷ２ＯＮの動作波形であり、図２（５）は第３のＲＳフリップフロップＳＲ−ＦＦ３の出力ＳＷ３ＯＮの動作波形であり、図２（６）は第１のコンパレータＣＭＰ１の出力Ｖ１１の動作波形であり、図２（７）はワンショットＯＳ１の出力Ｖ１２の動作波形であり、図２（８）は第２のコンパレータＣＭＰ２の出力Ｖ２１の動作波形であり、図２（９）は第２のワンショットＯＳ２の出力Ｖ２２の動作波形であり、図２（１０）は遅延発生ノードＶＮの電圧ＶＮの動作波形であり、図２（１１）は遅延出力信号ＯＵＴの動作波形である。
【００４４】
図２のタイムチャートを用いて、図１の実施例の動作を説明する。
まず、第１のＲＳフリップフロップＳＲ−ＦＦ１、第３のＲＳフリップフロップＳＲ−ＦＦ３、第４のＲＳフリップフロップＳＲ−ＦＦ４がリセットで第２のＲＳフリップフロップＳＲ−ＦＦ２がセットとなり、出力ＳＷ２ＯＮ＝出力ＳＷ３ＯＮ＝出力ＳＷ４ＯＮ＝０、出力ＳＷ１ＯＮ＝１となる。
【００４５】
つまり、第１のスイッチＳＷ１がオン、第２のスイッチＳＷ２がオフ、第３のスイッチＳＷ３がオフ、第４のスイッチＳＷ４がオフとなる入力待機状態１のステップとなる。
このとき、遅延発生ノードＶＮの電圧値ＶＮは、第１の初期電圧源Ｖｒ１の値Ｖｒ１となる。
【００４６】
次に、入力ＩＮにパルスが入力され、第２のＲＳフリップフロップＳＲ−ＦＦ２がリセットされ、出力ＳＷ１ＯＮ＝０となり、第１のスイッチＳＷ１がオフとなり、遅延発生ノードＶＮと第１の初期電圧源Ｖｒ１とが切り離される。
【００４７】
これと同時に、第１のＲＳフリップフロップＳＲ−ＦＦ１がセットされ、出力ＳＷ４ＯＮ＝１となり、第４のスイッチＳＷ４がオンとなり、遅延発生ノードＶＮとディスチャージ電流源Ｉｄとが接続される。このことにより、遅延発生容量Ｃの電荷がディスチャージ電流源Ｉｄの電流Ｉｄにより放電され、遅延発生ノードＶＮの電圧ＶＮが直線的に低下する。
【００４８】
つまり、第１のスイッチＳＷ１がオフ、第２のスイッチＳＷ２がオフ、第３のスイッチＳＷ３がオフ、第４のスイッチＳＷ４がオンとなるステップとなる。
【００４９】
そして、遅延発生ノードＶＮの電圧ＶＮが第１のスレッショルド電圧源Ｖｔ１の電圧値Ｖｔ１より小さくなると、第１のコンパレータＣＭＰ１の出力Ｖ１１＝１となり、第１のワンショットＯＳ１でパルスの出力Ｖ１２が生成され、論理和ゲートＯＲの出力ＯＵＴが出力される。
【００５０】
したがって、第１の初期電圧源Ｖｒ１の値Ｖｒ１もしくはディスチャージ電流源Ｉｄの値Ｉｄもしくは第１のスレッショルド電圧源Ｖｔ１の値Ｖｔ１もしくは遅延発生容量Ｃの値Ｃのいずれかを変更することで、入力ＩＮから出力ＯＵＴまでの遅延時間を意図的に調整することができる。
【００５１】
さらに、第１のワンショットＯＳ１でパルスの出力Ｖ１２が生成されると、第１のＲＳフリップフロップＳＲ−ＦＦ１がリセットされ、出力ＳＷ４ＯＮ＝０となり、第４のスイッチＳＷ４がオフとなり、遅延発生ノードＶＮとディスチャージ電流源Ｉｄとが切り離される。
【００５２】
これと同時に、第４のＲＳフリップフロップＳＲ−ＦＦ４がリセットされ、出力ＳＷ２ＯＮ＝１となり、第２のスイッチＳＷ２がオンとなり、遅延発生ノードＶＮと第２の初期電圧源Ｖｒ２とが接続される。
【００５３】
つまり、第１のスイッチＳＷ１がオフ、第２のスイッチＳＷ２がオン、第３のスイッチＳＷ３がオフ、第４のスイッチＳＷ４がオフとなる入力待機状態２のステップとなる。
このとき、遅延発生ノードＶＮの電圧値ＶＮは、第２の初期電圧源Ｖｒ２の値Ｖｒ２となる。リセット動作にかかる時間が短く、リセット動作時に発生する雑音が小さい。
【００５４】
次に、入力ＩＮにパルスが入力され、第４のＲＳフリップフロップＳＲ−ＦＦ４がリセットされると、出力ＳＷ２ＯＮ＝０となり、第２のスイッチＳＷ２はオフとなり、遅延発生ノードＶＮと第２の初期電圧源Ｖｒ２とが切り離される。
【００５５】
これと同時に、第３のＲＳフリップフロップＳＲ−ＦＦ３がセットされ、出力ＳＷ３ＯＮ＝１となり、第３のスイッチＳＷ３がオンとなり、遅延発生ノードＶＮとチャージ電流源Ｉｃとが接続される。このことにより、遅延発生容量Ｃの電荷がチャージ電流源Ｉｃの電流Ｉｃにより充電され、遅延発生ノードＶＮの電圧ＶＮが直線的に上昇する。
【００５６】
つまり、第１のスイッチＳＷ１がオフ、第２のスイッチＳＷ２がオフ、第３のスイッチＳＷ３がオン、第４のスイッチＳＷ４がオフとなるステップとなる。
【００５７】
そして、遅延発生ノードＶＮの電圧ＶＮが第２のスレッショルド電圧源Ｖｔ２の電圧値Ｖｔ２より大きくなると、第２のコンパレータＣＭＰ２の出力Ｖ２１＝１となり、第２のワンショットＯＳ２でパルスの出力Ｖ２２が生成され、論理和ゲートＯＲの出力ＯＵＴが出力される。
【００５８】
したがって、第２の初期電圧源Ｖｒ２の値Ｖｒ２もしくはチャージ電流源Ｉｃの値Ｉｃもしくは第２のスレッショルド電圧源Ｖｔ２の値Ｖｔ２もしくは遅延発生容量Ｃの値Ｃのいずれかを変更することで、入力ＩＮから出力ＯＵＴまでの遅延時間を意図的に調整することができる。
【００５９】
さらに、第２のワンショットＯＳ２でパルスの出力Ｖ２２が生成されると、第３のＲＳフリップフロップＳＲ−ＦＦ３がリセットされ、出力ＳＷ３ＯＮ＝０となり、第３のスイッチＳＷ３がオフとなり、遅延発生ノードＶＮとチャージ電流源Ｉｃとが切り離される。
【００６０】
これと同時に、第２のＲＳフリップフロップＳＲ−ＦＦ２がセットされ、出力ＳＷ１ＯＮ＝１となり、第１のスイッチＳＷ１がオンとなり、遅延発生ノードＶＮと第１の初期電圧源Ｖｒ１とが接続される。
【００６１】
つまり、第１のスイッチＳＷ１がオン、第２のスイッチＳＷ２がオフ、第３のスイッチＳＷ３がオフ、第４のスイッチＳＷ４がオフとなる入力待機状態１のステップとなる。
このとき、遅延発生ノードＶＮの電圧値ＶＮは、第１の初期電圧源Ｖｒ１の値Ｖｒ１となる。リセット動作にかかる時間が短く、リセット動作時に発生する雑音が小さい。
【００６２】
このようにして、図１の実施例は、入力ＩＮを、遅延出力信号ＯＵＴに変換する。図１の実施例の遅延発生ノードＶＮは、第１の初期電圧源Ｖｒ１と第２の初期電圧源Ｖｒ２との間で変動するため、変化量が大変小さい。このことにより、リセット動作での遅延発生ノードＶＮの整定時間が短くなる。そして、高速な繰り返しの信号の入力への対応が可能となる。
【００６３】
また、リセット動作時における遅延発生ノードＶＮの電圧の変化量を小さくすることにより、リセット動作時の移動電荷量が小さくなり、発生する雑音を小さくすることができる。他の回路への干渉を抑制できる。このことにより、雑音干渉に敏感な回路を高密度に集積化することもできる。
【００６４】
さらに、リセット動作時における遅延発生ノードＶＮの電圧の変化量を小さくすることにより、消費電力を小さくすることができる。
【００６５】
また、本発明は、上述の実施例に限定されることなく、その本質を逸脱しない範囲でさらに多くの変更及び変形を含むものである。
【００６６】
例えば、本発明を特許文献１のミラー積分方式の可変遅延回路にそのまま適用できる。また、本発明を特許文献２の電荷注入方式の可変遅延回路にそのまま適用できる。さらに、シーケンサＵ１は、図１の構成にとらわれることなく、例えば、マイクロプロセッサを用いて形成されてもよい。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施例を示す構成図である。
【図２】図１の実施例の動作波形を示すタイムチャートである。
【図３】従来の遅延回路の構成図である。
【図４】図３の従来例の動作波形を示すタイムチャートである。
【符号の説明】
【００６８】
Ｃ  遅延発生容量
Ｉｃ  チャージ電流源
Ｉｄ  ディスチャージ電流源
ＳＷ１  第１のスイッチ
ＳＷ２  第２のスイッチ
ＳＷ３  第３のスイッチ
ＳＷ４  第４のスイッチ
Ｖｒ１  第１の初期電圧源
Ｖｒ２  第２の初期電圧源
Ｖｔ１  第１のスレッショルド電圧源
Ｖｔ２  第２のスレッショルド電圧源
ＣＭＰ１  第１のコンパレータ
ＣＭＰ２  第２のコンパレータ
ＯＳ１  第１のワンショット
ＯＳ２  第２のワンショット
ＯＲ  論理和ゲート
ＡＮＤ１  第１の論理積ゲート
ＡＮＤ２  第２の論理積ゲート
ＳＲ−ＦＦ１  第１のＲＳフリップフロップ
ＳＲ−ＦＦ２  第２のＲＳフリップフロップ
ＳＲ−ＦＦ３  第３のＲＳフリップフロップ
ＳＲ−ＦＦ４  第４のＲＳフリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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