(57)【要約】【課題】ＬＳＩにおいて、信頼性やノイズ問題の生じない最少の電源パッド数と配置を決定する方法を提供する。【解決手段】1) 電源線のエレクトロマイグレーション（EM）、2) 信号線間クロストーク、3) I/Oバッファの同時スイッチング・ノイズ（SSN）、4) 不要電磁放射（EMI）と共振、という順番で解析し、それぞれに予め設定された判定基準が満たされたかどうかの判定を行う。これにより、解析毎に必要な電源パッド数と配置が求められる。前記解析はＬＳＩが持っている各機能の高品質化と処理の高速化を目的に、ＬＳＩ内の各種の機能グループ（DDR2/HDMI/USB I/F、PLL回路、テスト端子等）毎に行うことが好ましい。そして、機能グループ毎に判定基準を満たす電源パッド数と配置を決定する。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＬＳＩに対して、電源線のエレクトロマイグレーション解析、信号線間のクロストーク解析、入出力バッファの同時スイッチング・ノイズ解析、不要電磁放射と共振の解析をこの順番で実施し、それぞれの解析について、予め設定された判定基準が満たされたかどうかの判定を行い、この判定結果に基づいて、電源パッド数と配置を決定することを特徴とするＬＳＩの設計方法。
【請求項２】
前記ＬＳＩは複数の機能グループから構成され、当該機能グループ毎に、前記解析と判定を行い、この判定結果に基づいて、前記機能グループ毎に電源パッド数と配置を決定することを特徴とする請求項１に記載のＬＳＩの設計方法。
【請求項３】
前記機能グループ毎に前記解析と判定を行った後に、全ての機能グループに対して、前記解析と判定を行うことを特徴とする請求項２に記載のＬＳＩの設計方法。
【請求項４】
前記同時スイッチング・ノイズ解析に基づいて決定された電源パッド数が前記解析の中で最も多い場合、電源インピーダンスを低減させることにより、電源パッド数を削減することを特徴とする請求項１乃至３に記載のＬＳＩの設計方法。
【請求項５】
前記電源インピーダンスの低減は、電源線とグランド線の間にデカップリング容量を形成し、又は電源線の配線抵抗の低減により行うことを特徴とする請求項４に記載のＬＳＩの設計方法。
【請求項６】
前記電源パッド数を削減した後に、再度、前記解析と判定を行うことを特徴とする請求項１に記載のＬＳＩの設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＬＳＩの設計方法に関し、特に信頼性やノイズ等の諸問題を考慮した上で、ＬＳＩの電源パッドの数と配置を決定する方法に関するものである。
【背景技術】
【０００２】
近年のＬＳＩ（大規模集積回路）は、システムＬＳＩと呼ばれているように、ADC/DAC/PLL等のアナログIPと、多くのRAM/ROMといったメモリIP、外部のDDR2/3-SDRAM等との高速インターフェース（I/F）、そしてCPUを含むデジタル部のランダム・ロジック等から構成される（非特許文献１）。これらは複数のチップを1パッケージに収めるSiP（system in a package）や1チップに搭載するSoC（system on a chip）によって実現されている。ＬＳＩの大規模化が進む中、より集積度を上げるために、微細加工技術は65nm/45nmが量産の時代となっており、また多層配線技術も発達し、最大12層を使うようになってきている（非特許文献１）。
【０００３】
先端SoC設計の課題の1つにコストが割高になることがあげられる。その要因に、1)微細プロセスは製造費用（マスクやウェハー）が高価なこと、2)ピン数の増加や微細インターポーザ設計のためにパッケージも高価なこと、3)IP開発に試作等費用がかかること、また開発が難しいIPは調達せざるを得ないこと、4)システム設計に時間を要すること、5)テストの費用も増大すること、6)ばらつきを考慮した動作解析や製造容易化設計（DFM: design for manufacturability）が必須であり、設計環境/EDAツールも高価なこと等があげられる。外部の製造会社を利用する場合は、中でもウェハー費用の占める比率が高く、チップ・サイズを如何に小さく抑えるかがコスト削減の重要な鍵となる。
【０００４】
ＬＳＩのチップ・サイズが確定するケースには、大きく以下の2つがある。
【０００５】
1)内部律則
内部律則の要因には大別して2つある。１つはIP部の面積の増加である。これは必要なIP数の増加、各IPの性能向上のためのトランジスタ数の増加、そしてアナログ部がデジタル部のスケーリングほど微細化できないために全体としてのIP面積の占有率の増加による。2つ目はデジタル部の面積の増加である。これはシステムＬＳＩの多機能・高性能化によるトランジスタ数の増加による。これらの要因から1チップに収めるだけでサイズが大きくなることがある。
【０００６】
この場合、物理設計で可能な対処は、フロアプランの適正化、IP間スペースの最小化、デジタル部の最小化（セル占有率の向上）等がある。
【０００７】
2)パッド律則
外部とのI/Fが多い場合、多くの信号線用のパッドのみならず、それに相当する電源線/グラウンド線用のパッド数も必要なため、全体のパッド数が膨大になる。ここで、パッドは、半導体チップ上に配置され、信号線や電源線等が接続される端子のことをいう。それらに必要なI/Oセル（入出力回路のセル）の領域と合わせ、パッド律則（もしくはI/O律則）となって、結果として大規模なチップ・サイズになってしまうことがある。またパッケージング時のボンディングやテスト装置が、微細加工技術のスケーリングに追従できていない問題もある。『微細化すればそのテクノロジ・スケーリングに応じてチップ・サイズが縮小する』という原理が成立しないことが近年の大きな課題である。
【０００８】
パッド律則の問題は、本質的には外部とのI/Fを効率よく行うようにシステム設計側での対処が重要である。しかし一度作成したシステムにおいてパッド律則の問題がある場合には、物理設計の段階で何がしかの改善処置が必要となる。
【０００９】
パッド律則のシステムに対して電源/グラウンドのパッド数を削減することがチップ・サイズ縮小につながるが、信頼性やノイズ問題を考慮した上で数や配置を決定しなければならない。従来技術として、フロアプランの最適化（非特許文献２）、配線の信頼性としてエレクトロマイグレーション（EM）の解析（非特許文献３、４）、IRドロップの解析（非特許文献５）、I/Oバッファの同時スイッチング・ノイズ（SSN）の解析（非特許文献６、７、８）、共振（非特許文献９）や不要電磁放射（EMI）（非特許文献１０）の解析、電源ノイズを抑制するためのデカップリング容量の最適化（非特許文献１１、１２）、パッド割り当て技術（非特許文献１３、１４、１５）やチップ・サイズ見積り方法（非特許文献１６）が報告されている。
【非特許文献１】International technology roadmap for semiconductors, http://www.itrs.net/Links/2007ITRS/Home2007.htm/, ITRS 2007 Edition.
【非特許文献２】C.-W.Liu and Y.-W.Chang, “Power/ground network and floorplan cosynthesis for fast design convergence,” IEEE Trans. Comput.-Aided Des. Integr. Circuits Sys., vol.26, no.4, pp.693-704, Apr. 2007.
【非特許文献３】J. Black, “Electromigration failure modes in aluminum metallization for semiconductor devices,” Proc. IEEE, vol.57, no.9, pp.1587-1594, Sep. 1969.
【非特許文献４】J.-P.Wang, Y.-K.Su, and J.F.Chen, “Effects of surface cleaning on stressvoiding and electromigration of Cu-damascene interconnection,” IEEE Trans. Device Mater. Rel., vol.8, no.1, pp.210-215, Mar. 2008.
【非特許文献５】R. Bhooshan, “Novel and efficient IR-drop models for designing power distribution network for sub-100nm integrated circuits,” in Proc. ISQED, pp.287-292, Mar. 2007.
【非特許文献６】S.-J.Jou, S.-H.Kuo, J.-T.Chiu, and T.-H,Lin, “Low switching noise and load-adaptive output buffer design techniques,” IEEE J. Solid-State Circuits, vol.36, no.8, pp.1239-1249, Aug. 2001.
【非特許文献７】W.D.Becker, J.Eckhardt, R.W.Frech, G.A.Katopis, E.Klink, M.F.McAllister, T.G.McNamara, P.Muench, S.R.Richter, and H.Smith, “Modeling, simulation, and measurement of mid-frequency simultaneous switching noise in computer systems,” IEEE Trans. Comp., Hybrids, Manufact. Technol., vol.21, no.2, pp.157-163, May 1998.
【非特許文献８】R.Tayade, S.Nassif, and J.Abraham, “Analytical model for the impact of multiple input switching noise on timing,” in Proc. ASP-DAC, pp.514-517, Jan. 2008.
【非特許文献９】P.Larsson, “Resonance and damping in CMOS circuits with on-chip decoupling capacitance,” IEEE Trans. Circuits Sys., vol.45, no.8, pp.849-858, Aug. 1998.
【非特許文献１０】D.-W.Kim, O.-S.Choi, B.-W.Lee, I.-G.Kwak, and S.-K.Lee, “Chip level EMI approach for LCD TV panels,” in Proc. IEEE Int. Symp. Electromagn. Compat., pp.1-4, Jul. 2007.
【非特許文献１１】.C.-Y.Yeh and M.Merek-Sadowska, “Timing-aware power-noise reduction in placement,” IEEE Trans. Comput.-Aided Des. Integr. Circuits Sys., vol.26, no.3, pp.527-541, Mar. 2007.
【非特許文献１２】H.Lan, R.Schmitt, and C.Yuan, “Simulation and measurement of on-chip supply noise in multi-gigabit I/O interfaces,” in Proc. ISQED, pp.670-675, Mar. 2008.
【非特許文献１３】M.Zhao, Y.Fu, V.Zolotov, S. Sundareswaran, and R.Panda, "Optimal placement of power-supply pads and pins," IEEE Trans. Comput.-Aided Des. Integr. Circuits Sys., vol.25, no.1, pp.144-154, Jan. 2006.
【非特許文献１４】W.Dong-Hui, Y.Qian, and L.Yan, “Area optimization in deep sub-micron VＬＳＩ design,” in Proc. ASICON, pp.797-800, Oct. 2005.
【非特許文献１５】J.-T.Yan, Z.-W.Chen, and C.-Y.Kuo, “Feasible assignment of wire-bonding power pads in hierarchical power quad-grids for signal integrity,” in Proc. MWSCAS, pp.1433-1436, Aug. 2007.
【非特許文献１６】H.Jeschke, “Chip size estimation for SOC design space exploration,” in Proc. ICSAMOS, pp.56-62, Jul. 2006.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、従来技術においては、信頼性やノイズ等の問題を個別に検討しただけのものであり、パッド律則時の物理設計におけるチップ・サイズ削減の観点で、どんなことを考慮してどんな技術を併用すれば良いのかということはほとんど検討されていない。実際の設計では、EMやSSNで必要な電源/グラウンドのパッド数を決めているが、より多方面から必要なパッド数や配置を総合的に考慮した技術が必要である。
【００１１】
そこで、本発明は、パッド律則となるＬＳＩに対して、そのチップ・サイズをより小さくするために、信頼性やノイズ問題の生じない最少の電源/グラウンドのパッド数と配置を決定する方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明のＬＳＩの設計方法は、ＬＳＩに対して、電源線のエレクトロマイグレーション解析、信号線間のクロストーク解析、入出力バッファの同時スイッチング・ノイズ解析、不要電磁放射と共振の解析をこの順番で実施し、それぞれの解析について、予め設定された判定基準が満たされたかどうかの判定を行い、この判定結果に基づいて、電源パッド数と配置を決定することを特徴とする。
【発明の効果】
【００１３】
本発明のＬＳＩの設計方法によれば、信頼性やノイズ問題の生じない最少の電源パッド数と配置を決定する方法を提供することができる。また、信頼性やノイズ問題をクリアした上で、電源パッド数を削減してチップ・サイズを小さくする方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について説明する。
【００１５】
［電源パッドが決定される設計フェーズ］
設計でチップ・サイズが決定されるのは、図１に示すフロアプランのフェーズである。図示のように、物理設計の初期にチップ・サイズは確定してしまう。すなわち、チップ設計がある程度進んでから位置情報や配線情報、回路動作を正確に考慮した解析をするのでは既に遅い。如何に設計初期段階で現実的な解析を行うかが重要である。
【００１６】
［電源パッド決定のために必要な解析］
次に、電源パッドの数や信号線間への挿入位置、全体の配置を決定するには以下の４種類の解析を行い、それぞれに設定された判定基準を満たすかどうかを判定する。この判定結果に基づいて電源パッド数と配置が決定される。ここで、電源パッドには、グランドパッドも含むものとする。
【００１７】
1)エレクトロマイグレーション（EM）
平均故障時間MTTF(mean-time-to-failure) は以下の式（非特許文献３、４）で算出される。
【数１】
2010033505.tif 000003
但し、Aは配線固有の定数、Jは平均電流密度、Eaは活性化エネルギー、kはボルツマン定数、Tは絶対温度である。
【００１８】
電源セルの電源線に流せる電流に制限があるので、予め設定されたEM判定基準を満たすだけの電源パッドが必要である。
【００１９】
2)チップ外信号線間のクロストーク
特にボンディングをするパッケージでは、パッケージ内の信号線間クロストークを低減するために、信号線何本かに電源パッドが必要になる。クロストークは信号線ノイズによる誤動作、遅延変動を招くので、予め設定された判定基準を満たすだけの信号パッド間への電源パッド挿入が必要である。
【００２０】
3)I/Oバッファの同時スイッチング・ノイズ（SSN）
SSNは複数のI/Oバッファ（入出力バッファ）が同時にスイッチングすることにより発生するノイズであり、電源線にノイズを与えることにより回路誤動作、回路の遅延変動を招く。SSNは電源線のインピーダンスに影響を受ける。このようなSSNを低減するには、I/Oバッファのサイズや同時スイッチングする変化するI/Oバッファの数を低減するような回路対策以外に、電源線のインピーダンスを下げることが重要である。そこで、電源パッド数を増やせば、インピーダンスとインダクタンスが減少する。また電源/グランド間のデカップリング容量を増加させると、インピーダンスを低減させることができる。このように、SSNは電源線ノイズによる回路誤動作、回路の遅延変動を招くので、判定基準を満たすだけの電源パッドの挿入が必要である。
【００２１】
4)不要電磁放射（EMI）と共振
EMIと共振も電源パッド数によって影響を受ける。電源パッド数を増やせば実効インダクタンスが減少するからである。EMIと共振は、他の電子機器に影響を及ぼすので判定基準を満たすために電源パッドを挿入することも1つの解決手段である。
【００２２】
［本発明の実施形態による電源パッドの数と配置の決定方法］
ここでは、電源パッドの数と配置を決定する方法を示す。上述のように、電源パッドにはグランドパッドが含まれる。準備するデータについては詳述するが、解析方法の詳細は後述する。
【００２３】
1)決定までの流れ
我々が提案する電源パッドが確定するまでのフローを図２に示す。上述した電源パッドに関する重要な４つの要因を順に解析する。つまり、1) エレクトロマイグレーション（EM）、2)クロストーク、3) I/Oバッファの同時スイッチング・ノイズ（SSN）、4) 不要電磁放射（EMI）と共振、という順番で解析し、それぞれに予め設定された判定基準が満たされたかどうかの判定を行う。これにより、解析毎に必要な電源パッド数と配置が求められる。ここで、各解析後にパッド並び等を記載したピンリスト（電源パッドのリスト）を更新する。そして、更新されたピンリストに基づき、次の解析が行われる。従って、最後の4) 不要電磁放射（EMI）と共振の解析が終了した時点では、４つの判定条件が全て満たされた電源パッド数と配置が求めることができる。
【００２４】
上記順番で解析を行う理由は以下の通りである。まず、第１にエレクトロマイグレーション（EM）解析を行う。EMはプロセス側で提示される基準である。電源パッド数に関わるEMは、電源用セルの電源線に流れる電流密度で決まる。電流密度を低減するには配線幅を太くする方法もあるがセル設計をやり直すばかりか、電源用セルの面積増大につながり現実的ではない。最もシンプルな方法は電源パッド数を増やすことである。すなわち、電源セルに関するEM対策は、一般の設計ではパッド数を増加する以外で回避できない必須条件である。また、EM基準を満たすために必要な電源パッド数は、一般に、クロストークやSSN対策に必要な電源パッド数よりも少ない。このような理由から、まず、EMで最低必要な電源パッド数を求める。求めたパッドはチップ4辺に基準を満たすように配置し、ピンリストを更新する。
【００２５】
第２に、チップ外のクロストーク解析を行う。信号線何本に電源線が必要かを求める。これは各信号用I/Oセルの入力か出力か負荷の違いにより異なるので、ピンの順番が重要である。求めた必要な電源（パッド）は、信号線のパッド間に挿入し、ピンリストを更新する。この段階で、ピンの順番に沿って、クロストーク基準を満たす電源が挿入されたことになる。
【００２６】
第３に、SSN解析を行う。クロストーク解析の後に行うのは、SSNは電源と信号のピンの順番に影響するからである。先にEM解析、クロストーク解析で電源パッド数と位置を決めておくことで精度の高い解析が可能となる。
【００２７】
ここまでの処理で、もし別の順番で行うと以下のような問題が生じる。例えば、最初にSSN解析を行おうとすると、電源が挿入されていないので実際のピンの順番ではない解析をするしかない。その後、クロストークやEM解析をしても、再度SSN解析をしない限り、実際のピン順で解析したことにならない。また、SSN解析して求めた電源パッド数をどう挿入するかで、クロストーク解析に必要な本数が変動し、結果として上記順番に行った方法よりも、パッド数が増加する。
【００２８】
そして、第４に、EMI/共振解析を行う。これは、EMI等が問題になるような車載用LSI等には必須だが、必要でない場合もある。また、対策が必要なLSIでは、第３までに、ピンの順番が確定しているので、精度の高い解析ができるばかりか、実際にはチップ内デカップリング容量を調整することで対策する場合が多いので、第４番目に行う。このように電源パッド数と位置を最適にするには、上記解析の順番が重要である。
【００２９】
前記解析はＬＳＩが持っている各機能の高品質化と処理の高速化を目的に、ＬＳＩ内の各種の機能グループ（DDR2/HDMI/USB I/F、PLL回路、テスト端子等）毎に行うことが好ましい。そして、機能グループ毎に判定基準を満たす電源パッド数と配置を決定する。
【００３０】
パッド律則の場合に、回路の詳細化、電源インピーダンスの低下（主にチップ内デカップリング容量）、実動作判定により品質を低下させずに電源パッド数の削減を行う。最終的に、ＬＳＩの全体回路（全ての機能グループ）で、上記解析を行って全ての判定基準が満たされていることを検証し、終了とすることが好ましい。図３はＬＳＩチップのパッド周辺を示す図である。１つのパッケージ１の中に２つのチップＡ，Ｂが設けられ、リード２とパッド３間はボンディングワイヤー４を介して接続されている。パッケージ１の外部にはＰＣＢ基板５が設けられている。解析ではMCPやパッケージ(PKG)外も考慮する。図４はチップ内コアの電源モデルであり、詳細解析に使用する。
【００３１】
2)準備するデータ
準備するデータは図２に示すように、制御ファイル、I/Oセル等、ピンリストの大きく3点である。以下にそれぞれを説明する。
【００３２】
a)制御ファイル
処理を自動化するために、制御ファイルが必要である。制御ファイルの内容は表１である。次節でピンリストの説明をするが、制御ファイルでの数値設定はデフォルトとして使用する。
【表１】
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【００３３】
b)I/Oセル等
図2で示すI/OセルのSPICE用サブサーキット・ファイル、動作条件設定ファイル、SPICEモデル・パラメータのファイルが必要である。
【００３４】
c)ピンリスト
各信号の情報を列記したピンリストを準備する。ピンリストの内容を表２に示す。
【表２】
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【００３５】
［電源パッド決定のために必要な解析の詳細］
全体の解析の流れは、図２で示した通りである。ここでは、各解析方法を詳述する。
【００３６】
a)エレクトロマイグレーション（EM）の解析
EM判定基準を満たすために必要なパッド数は、電源セルに流せる電流で求めることができる。ここで、電源セルとは、電源パッドと静電破壊対策用保護回路等を1つのセルにしたもので、一般のSoC設計では、I/Oセルや内部の標準セルと一緒に、設計前段階では、一式準備してある。
【００３７】
まず、図４に示すように、各I/Oセル１０の１トグルの電流を求め、それぞれのI/Oセル１０での周波数によってI/O電源セル１１，１２の電流を算出する。ここで、1トグルとは、CMOS回路は1周期で出力電圧がL-HとH-Lを行うので、1周期のこの変化を1トグルと呼んでいる。1周期の電流を求めることで、周波数に応じてその値を乗算してあげれば平均電流が算出できる。
【００３８】
最初の解析として、図５のような簡易回路で行うが、最終的にはチップ外もRLCでモデリングした回路で検証する。I/Oセル以外は各ブロックの平均消費電流から求める。
【００３９】
EM判定基準を満たす電源パッドを挿入してピンリストを更新する。コアに関係する電源は均等に分配することを薦める。その理由はチップ中央が特にドロップ/バウンスする傾向があるので電源リングを使用しても偏りのない電源パッド配置が中央の変動抑制につながるからである。
【００４０】
b)チップ外のクロストーク解析
チップ外のクロストークの解析を行う。この目的は、チップ内の電源パッドが信号パッドの何本置きに必要かを決定するためである。ボンディングを行うパッケージの場合に特に影響を及ぼす。
【００４１】
図６は千鳥パッドを用いたチップからBGAのボンディングの例を示す図である。つまり、ＬＳＩチップ１３に電源パッド１４、グランドパッド１５、信号パッド１６、１７が形成され、それぞれのパッドは対応するBGA端子１８とボンディングワイヤー１９を介して接続されている。この場合、多数の信号線のボンディングワイヤーが並設されると、容量のグラウンドと成り得る導体とインダクタンスのリターンパスとなる導体として働く電源線ボンディングワイヤーが信号線ボンディングワイヤーから遠くなる。このため、電源パッド（電源線のボンディングワイヤー）の不足はクロストークによる誤動作の原因になる。誘導性ノイズは隣接だけではなく並走している信号の同時変化で更に悪化する。ボンディングワイヤーは長さを考慮してモデリングする。
【００４２】
図７は、BGAパッケージでボンディングがある場合のMCPでのクロストーク解析のモデリングの例であり、RLC回路でモデリングされている。この図では省略しているが上下には電源パッドがあることを仮定している。また、パッケージ外とのI/Fの解析の場合も同様なRLC回路でモデリングする。
【００４３】
ピンリストから並走する信号線（信号パッド）を抽出し、何本（何個）置きに電源パッドが必要かを決定する。その際、DC入力や同時変化の相関も考慮する。基本的な解析は、図７の例では中央の信号をビクティムとし、その信号線のピーク・ノイズで判定する。信号到着時間の差にマージンの少ない信号線同士は遅延時間の変動も判定基準に加える。クロストーク基準を満たす電源パッドを挿入してピンリストを更新する。
【００４４】
c)同時スイッチング・ノイズ（SSN）の解析
I/Oバッファによる同時スイッチング・ノイズ（SSN）の解析を行う。チップ外のモデリングは基本的に図７と同様である。ピンリストのパッド順番に沿ってモデリングする。
【００４５】
図８にSSN解析のイメージを示す。出力バッファ２０だけではなく入力バッファ２１も含めて解析する。入力バッファ２１の影響は出力バッファ２０に比べ小さいが入力バッファ２１だけのグループの解析やピンリストの並びに沿ったより正確なモデリングに必要である。双方向バッファは最悪条件を考慮するために主に出力として扱う。ノイズが最大となるのは、入力バッファ２１への入力信号が全て同時に変化する場合とは限らない。そこで、入力バッファ２１への入力信号の変化するタイミングをシフトさせて最大ノイズで解析する。またPVT（プロセス/電圧/温度）条件もノイズが大きくなる条件とする。判定基準は基本的に電圧変動のピーク値でセル毎に設定する。但し、パッド数削減の場合は、より精度を上げるために実動作でも検証を行う。SSN基準を満たす電源パッドを挿入してピンリストを更新する。
【００４６】
d)不要電磁放射（EMI）と共振の解析
EMIを電磁界シミュレーション等で空間の電界強度として求めるのは、チップ設計としては現実的ではない。膨大な時間を要するばかりか、フロアプランの段階ではチップ外の詳細情報が得られないためである。
【００４７】
図９に示すようにチップ外のパッケージのRLC簡易モデルを用いて、電源線・グランド線の電流を求めることで概ね傾向を解析する。図９のＬＳＩチップ２２外には電源電圧VDD1を発生する電源２３、電源電圧VDD2を発生する電源２４が設けられており、それぞれに対応した電源線２５、２６、共通グランド線２７が接続されている。この簡易モデルに基づいて得られた電流をフーリエ変換することで共振（基本波からn次高調波）も解析できる。共振については簡単なRLC等価回路で算出することも可能であるが、上述した方法の方がより正確である。電源パッドを変更した場合はピンリストを更新する。
【００４８】
d)電源パッド数の削減
上記までの４つの解析でチップ側の標準設計の場合の必要な電源パッド数と配置を求めることができる。全体の電源パッド数と例えばDDR2 I/F用回路のハードIPと専用I/O回路のSSTLの配置関係を考慮して、チップ・サイズを見積もることでパッド律則となるかがわかる。標準設計ではそれぞれの解析において、PVT等の条件は最悪を仮定し、判定方法は基準値を用いる。
【００４９】
パッド律則の場合は、どの解析がクリティカルであったかを判断し、その解析に戻って解析条件を変更して電源パッド数削減が可能かを判断する。EM解析ではI/O電流算出において電源と信号のチップ外のRLCも含めたより正確な解析をする。クロストーク解析では判定方法をピーク電圧基準だけではなく、誤動作限界まで解析する。さらにSSN解析ではチップ内デカップリング容量の効果を厳密に評価する。
【００５０】
SSN解析がクリティカルな場合、つまりSSN解析により決定された電源パッド数が最も多い場合は、基本的に電源インピーダンスの低減を行うことで電源パッド数を削減する。つまり、ＬＳＩの品質を保持した上で電源パッド数を削減するには、チップ内のコアの電源間デカップリング容量の増強、電源リングや電源グリッドの強化による電源線の抵抗の低減、I/Oの電源間デカップリング容量の増強等が有効である。これにより、電源が安定し同時スイッチング・ノイズ量が低減するからである。
【００５１】
デカップリング容量の構成を図１０に示す。コア３０に、電源電圧VDD1を供給する電源線３１、電源電圧VDD2を供給する電源線３２、接地電圧VSSを供給するグランド線３３が接続されている。そして、電源線３１とグランド線３３の間にデカップリング容量３４が接続され、電源線３２とグランド線３３の間にデカップリング容量３５が接続される。
【００５２】
本発明者の検討によれば、SSNの解析/基準が最もクリティカルで電源パッド数を増やす要因となっている。したがって、電源パッド数削減をする上でSSN対策が最も重要である。電源パッド数を削減した場合は、ピンリストを更新し、図２に示したように機能グループ毎に４つの解析を行い、最終的には機能グループだけではなく全体回路で、４つの全ての解析を行い、問題ないかを検証する。尚、パッド律則でない場合は、ぎりぎり基準をクリアした箇所等に電源パッドを追加して更なる高品質化をはかる。
【実施例】
【００５３】
上述の手法をＣ言語でインプリメントし、解析の自動化を行った。本ツールを用いて、システムＬＳＩに適用した結果を説明する。初期ピンリストの信号パッド数は274、電源パッド数は230である。表３はEM解析により求めたEM判定基準に基づいてチップ全体で必要な電源数を示したものである。EM解析では平均電流ベースのため、全体として要求される電源パッド数はさほど多くはない（但し、下表はアナログ用電源を除いてある）。クロストーク解析の結果、高速I/F以外の信号については、信号線３本に対して１本の電源線を挿入することが必要であった。
【表３】
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【００５４】
表４に標準設計での結果と提案方法の電源パッド数を示す。標準設計は、I/O電源間デカップリング容量なしである。SSN解析ではI/Oにデカップリング容量を接続しない場合は非常に多くの電源パッドが必要となる。EMI/共振解析での電源パッド数の増減はない。提案方法による電源パッドの削減数は２６個である。その差の主要因は、SSN対策でデカップリング容量を付加した結果である。I/O電源間のデカップリング容量はSSN低減、電源パッド数削減、すなわち、チップ・サイズ削減に大きな効果がある。
このように、定量的な解析をした上で必要最小限の電源パッド数を見積もり、更にチップ・サイズ削減のための電源パッド数削減も品質を損なわない対処を行うことが重要である。
【表４】
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【００５５】
以上説明したように、システムＬＳＩ設計では、パッド律則によりチップ・サイズが確定してしまうという問題がある。本発明では、従来報告されていなかったチップ・サイズ削減を目的とした適切な電源パッドの配置や数を決定する方法を提示した。エレクトロマイグレーション（EM）、クロストーク、I/Oの同時スイッチング・ノイズ（SSN）、不要電磁放射（EMI）や共振、必要なチップ内デカップリング容量の定量的な解析により確定する。電源パッド削減にはI/OのSSN対策が最も効果的であることも示した。電源/グラウンド用の必要なパッド数見積りと削減技術は、コストとノイズ低減の観点で非常に重要である。
【図面の簡単な説明】
【００５６】
【図１】ＬＳＩの設計フローを示す図である。
【図２】電源パッド数と配置の決定フローを示す図である。
【図３】ＬＳＩチップのパッド周辺を示す平面図である。
【図４】チップ内コアの電源モデル回路を示す図である。
【図５】エレクトロマイグレーション解析のモデル回路を示す図である。
【図６】クロストーク解析を説明する平面図である。
【図７】クロストーク解析のモデル回路を示す図である。
【図８】同時スイッチング・ノイズの解析を説明する図である。
【図９】不要電磁放射と共振の解析のモデル回路を示す図である。
【図１０】デカップリング容量を示す回路図である。
【符号の説明】
【００５７】
１  ＬＳＩチップ    ２  リード    ３  パッド    ４  ボンディングワイヤー
５  ＰＣＢ基板    １０  I/Oセル    １１，１２  I/O電源セル
１３  ＬＳＩチップ  １４  電源パッド      １５  グランドパッド
１６，１７  信号パッド    １８  BGA端子    １９  ボンディングワイヤー
２０  出力バッファ２０      ２１  入力バッファ２１  
２２  ＬＳＩチップ      ２３，２４  電源    ２５，２６電源線
２７  共通グランド線      ３０  コア      ３１，３２  電源線
３３  グランド線      ３４，３５  デカップリング容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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