(57)【要約】【課題】シェアードコンタクト形成時に、ゲート電極が溶解されて形状異常となるのを防止する。【解決手段】半導体装置は、基板１上にゲート絶縁膜２を介して形成されたゲート電極３１と、基板１のゲート電極３１の両側方に形成された不純物領域３２及び３３とを有するトランジスタと、トランジスタ上を覆うように基板１上に形成された層間絶縁膜１１及び１２と、不純物領域３２及び３３及びゲート電極３１に電気的に接続するシェアードコンタクト１４とを備える。ゲート電極３１の側面下部を覆うように第１のサイドウォール５、第１のサイドウォール５におけるゲート電極３１とは反対側に第２のサイドウォール６、第１のサイドウォール５上に、ゲート電極３１の側面上部と第２のサイドウォール６とに挟まれるように第３のサイドウォール９ｂが形成されている。第２及び第３のサイドウォール６及び９ｂは、第１のサイドウォール５とは異なる材料からなる。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を介して形成されたゲート電極と、前記基板における前記ゲート電極の両側方に形成された不純物領域とを有するトランジスタと、
前記トランジスタ上を覆うように前記基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、前記不純物領域及び前記ゲート電極に電気的に接続するシェアードコンタクトとを備え、
前記ゲート電極の少なくとも側面下部を覆うように、第１のサイドウォールが形成され、
前記第１のサイドウォールにおける前記ゲート電極とは反対側の側面を覆うように第２のサイドウォールが形成され、
前記第１のサイドウォール上に、前記ゲート電極の側面上部と前記第２のサイドウォールとに挟まれるように第３のサイドウォールが形成され、
前記第２のサイドウォール及び前記第３のサイドウォールは、いずれも、前記第１のサイドウォールとは異なる材料により構成されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記層間絶縁膜は、下層である第１の層間絶縁膜と上層である第２の層間絶縁膜とが積層された構造を有し、
前記第１の層間絶縁膜は、前記第２のサイドウォール及び前記第３のサイドウォールのどちらとも異なる材料により構成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記第２のサイドウォールの材料及び前記第３のサイドウォールの材料は、それぞれ、酸化シリコン膜、ＰＳＧ膜、ＢＳＧ膜又はＢＰＳＧ膜であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか一つにおいて、
前記第１のサイドウォールの材料は、窒化シリコン膜、炭化シリコン膜又は炭窒化シリコン膜であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか一つにおいて、
前記ゲート電極は金属材料を含むことを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか一つにおいて、
前記不純物領域は、第１の不純物領域と、前記第１の不純物領域よりも深く形成された第２の不純物領域とを含むことを特徴とする半導体装置。
【請求項７】
基板上に、ゲート絶縁膜を介して金属材料を含むゲート電極を形成すると共に、前記基板における前記ゲート電極の両側方に不純物領域を形成する工程（ａ）と、
前記ゲート電極の側面に、第１の絶縁膜からなる第１のサイドウォールを形成する工程（ｂ）と、
前記基板上の全体に第２の絶縁膜を形成した後、ドライエッチング法を用いたエッチバックにより、前記第１のサイドウォールの側面に前記第２の絶縁膜からなる第２のサイドウォールを形成する工程（ｃ）と、
ドライエッチング法を用いて、前記第１のサイドウォールの上部を除去してリセスを形成する工程（ｄ）と、
前記リセス内を埋め込む第３の絶縁膜を形成した後、ドライエッチング法を用いて前記リセス内以外の前記第３の絶縁膜を除去し、前記リセス内に前記第３の絶縁膜からなる第３のサイドウォールを形成する工程（ｅ）と
前記工程（ｅ）の後に、前記半導体基板上の全面に層間絶縁膜を形成する工程（ｆ）と、
前記層間絶縁膜に対し、前記不純物領域及び前記ゲート電極上に跨るように開口するコンタクトホールを形成する工程（ｇ）と、
前記コンタクトホール内を導電物によって埋め込み、シェアードコンタクトを形成する工程（ｈ）とを備え、
前記第１のサイドウォールは、前記第２のサイドウォール及び前記第３のサイドウォールのいずれとも異なる材料により構成されていることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７において、
前記工程（ｃ）において、前記第２の絶縁膜上に更に第４の絶縁膜を形成し、前記第２の絶縁膜及び前記第４の絶縁膜からなる第２のサイドウォールを形成し、
前記工程（ｅ）と前記工程（ｆ）との間に、前記第２のサイドウォールにおける前記第４の絶縁膜を除去する工程を更に備えることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７又は８において、
前記工程（ｆ）において、下層である第１の層間絶縁膜と上層である第２の層間絶縁膜とからなる前記層間絶縁膜を形成し、
前記工程（ｇ）において、前記第１の層間絶縁膜をエッチストッパーとして前記第２の層間絶縁膜をエッチングした後に、前記第１の層間絶縁膜をエッチングし、
前記第１の層間絶縁膜は、前記第２のサイドウォール及び前記第３のサイドウォールのどちらとも異なる材料により構成されていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７〜９のいずれか一つにおいて、
前記第２のサイドウォール及び前記第３のサイドウォールの材料は、それぞれ、それぞれ、酸化シリコン膜、ＰＳＧ膜、ＢＳＧ膜又はＢＰＳＧ膜であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７〜１０のいずれか一つにおいて、
前記第１のサイドウォールの材料は、窒化シリコン膜、炭化シリコン膜又は炭窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項７〜１１のいずれか一つにおいて、
前記工程（ｅ）と前記工程（ｆ）との間に、
前記第１のサイドウォール、前記第２のサイドウォール、前記第３のサイドウォール及び前記ゲート電極をマスクとして前記基板に不純物を導入し、前記不純物領域よりも深い他の不純物領域を形成する工程を更に備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、サイドウォールを有するゲート電極に対してシェアードコンタクトが形成された半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の高集積化及び高性能化に伴い、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、以下、ＭＩＳトランジスタと称す）の微細化が進んでいる。このため、ゲート電極のゲート長をより短く（例えば３０ｎｍ程度）、ゲート絶縁膜の膜厚をより薄く（例えば２ｎｍ程度）形成するようになっている。
【０００３】
また、ＭＩＳトランジスタの閾値制御、ゲート電極抵抗の低減等のため、ゲート電極は、ポリシリコン膜と金属材料（例えばＴｉＮ膜）との積層構造として形成することがある。
【０００４】
一方、ＭＩＳトランジスタには、ショートチャネル効果という問題がある。この問題に対応する技術として、ＬＤＤ（Lightly Doped Drain）を設けることが知られている。これは、ＭＩＳトランジスタのソース／ドレインそれぞれの局所（チャネル近辺）に、浅いドーピング領域を形成するものである。尚、ＬＤＤのドーピング濃度は、本来のソース／ドレインのドーピング濃度よりも低くする。このようなＬＤＤを形成するためには、サイドウォールを用いるのが一般的である。
【０００５】
このように、ショートチャネル効果を抑制するため、ＭＩＳトランジスタにＬＤＤを形成することが行なわれてきた。しかし、半導体装置の微細化に伴ってソース／ドレイン間のチャネル長が小さくなると、ソースの空乏層とドレインの空乏層とが重なることになる。このため、ショートチャネル効果の問題はより深刻になる。
【０００６】
これに対応する方法として、次のような技術がある（例えば、特許文献１）。
【０００７】
図４（ａ）〜（ｃ）及び図５（ａ）〜（ｃ）は、技術的背景としての半導体装置の製造方法を示す工程断面図である。
【０００８】
まず、図４（ａ）に示す工程を行なう。初めに、半導体基板１１５表面を熱酸化することによりゲート酸化膜１１６を形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法又はＰＶＤ（Physical Vapor Deposition）法により、ゲート酸化膜１１６上に、ＴｉＮ膜１１７、ポリシリコン膜１１８を順次形成する。
【０００９】
続いて、所望のゲートパターンを有するレジスト（図示せず）を形成する。ドライエッチング技術を用いて該ゲートパターンをポリシリコン膜１１８及びＴｉＮ膜１１７に転写した後、アッシング及び洗浄によりレジストを除去する。これにより、ゲート酸化膜１１６上に、ポリシリコン膜１１８及びＴｉＮ膜１１７からなるゲート電極１３１を形成する。
【００１０】
次に、ゲート電極１３１をマスクとして半導体基板に不純物イオンを注入することにより、ゲート電極及びゲート酸化膜１１６の両側の半導体基板１１５内に、ＬＤＤとして浅い第１のドーピング領域１３２を形成する。
【００１１】
次に、ゲート電極を含む半導体基板１１５全面上に、ＣＶＤ法によりシリコン窒化膜を形成する。このシリコン窒化膜に対し、ドライエッチング技術を用いて全面ドライエッチングすることにより、ゲート電極の側壁にシリコン窒化膜からなる第１のサイドウォール１１９を形成する。
【００１２】
次に、図４（ｂ）に示すように、ゲート電極及び第１のサイドウォール１１９上を含む半導体基板１１５全面上に、ＣＶＤ法によりシリコン酸化膜１２０ａを形成する。
【００１３】
次に、図４（ｃ）に示すように、シリコン酸化膜１２０ａに対し、ドライエッチング技術を用いて全面ドライエッチングすることにより、第１のサイドウォール１１９の側壁に、シリコン酸化膜からなる第２のサイドウォール１２０ｂを形成する。その後、ゲート電極１３１、第１のサイドウォール１１９及び第２のサイドウォール１２０ｂをマスクとして、半導体基板１１５に不純物イオンを注入する。これにより、第２のサイドウォール１２０ｂの両側の半導体基板１１５内に、ソース／ドレイン領域として、ＬＤＤ（第１のドーピング領域１３２）よりも濃い不純物濃度を有する第２のドーピング領域１３３を形成する。
【００１４】
次に、図５（ａ）に示すように、シリコン酸化膜からなる第２のサイドウォール１２０ｂを、フッ化水素酸を用いたウェットエッチングにより選択的に除去する。
【００１５】
次に、図５（ｂ）に示すように、ゲート電極１３１、第１のサイドウォール１１９及びソース／ドレイン領域を含む半導体基板１１５全面上に、シリコン窒化膜１２１及びシリコン酸化膜１２２を順次形成する。これには、ＣＶＤ法を用いればよい。この後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、シリコン酸化膜１２２を平坦化する。
【００１６】
次に、図５（ｃ）に示すように、ゲート電極上と、半導体基板１１５に形成したソース／ドレイン領域１３３表面との両方に跨って、これらを露出するコンタクトホール（シェアードコンタクトホール）１２３を形成する。
【００１７】
このためには、まず、シリコン酸化膜１２２上に、所望のコンタクトホールパターンを有するレジスト（図示せず）を形成する。次に、ドライエッチング技術を用いて、前記レジストをマスクとしてシリコン酸化膜１２２を選択的にエッチングする。その後、アッシング及び洗浄によりレジストを除去する。これにより、シリコン窒化膜１２１表面に達するコンタクトホール（シェアードコンタクトホール１２３の上部）を形成する。
【００１８】
次に、ドライエッチング技術を用い、シリコン酸化膜１２２をマスクとしてシリコン窒化膜１２１をエッチングする。その後、アッシング及び洗浄によりレジストを除去し、シェアードコンタクトホール１２３の下部を形成する。
【特許文献１】特開２００２−３６８００７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、上記従来の構成によると、次のような問題が発生する。
【００２０】
つまり、半導体基板の導電領域（ソース領域又はドレイン領域）及びゲート電極１３１に到達するシェアードコンタクトホール１２３を形成する工程において、ストッパー膜であるシリコン窒化膜１２１を除去するときに、第１のサイドウォール１１９もエッチングされてしまう（図５（ｃ）において、第１のサイドウォールの除去された部分１１９ａを点線によって示している）。このため、次工程のＡＰＭ（アンモニア過水：ＮＨ4 ＯＨ、Ｈ2 Ｏ2 及びＨ2 Ｏの混合液）洗浄において、ゲート電極１３１を構成するＴｉＮ膜１１７が溶解する（図５（ｃ）において、ＴｉＮ膜の除去された部分１１７ａを点線によって示している）。この結果、ゲート電極１３１が形状異常となり、例えばコンタクト抵抗が大きくなってトランジスタ特性を評価することができなくなる等の問題が発生する。よって、その解決が課題となっている。
【００２１】
以上に鑑み、本発明は、シェアードコンタクトを形成する際に、ゲート電極が形状異常となるのを防止する構造の半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【００２２】
前記の目的を達成するため、本発明に係る半導体装置は、基板上にゲート絶縁膜を介して形成されたゲート電極と、基板におけるゲート電極の両側方に形成された不純物領域とを有するトランジスタと、トランジスタ上を覆うように基板上に形成された層間絶縁膜と、層間絶縁膜を貫通し、不純物領域及びゲート電極に電気的に接続するシェアードコンタクトとを備え、ゲート電極の少なくとも側面下部を覆うように、第１のサイドウォールが形成され、第１のサイドウォールにおけるゲート電極とは反対側の側面を覆うように第２のサイドウォールが形成され、第１のサイドウォール上に、ゲート電極の側面上部と第２のサイドウォールとに挟まれるように第３のサイドウォールが形成され、第２のサイドウォール及び第３のサイドウォールは、いずれも、第１のサイドウォールとは異なる材料により構成されている。
【００２３】
本発明の半導体装置によると、ゲート電極の側面下部に設けられた第１のサイドウォールは、その側面及び上面が、第１のサイドウォールとは異なる材料からなる第２のサイドウォール及び第３のサイドウォールによって覆われている。このため、ソース／ドレイン領域（ソース領域及びドレイン領域を合わせてこのように呼ぶ）としての不純物領域と、ゲート電極とに電気的に接続するシェアードコンタクトを形成する際に、ゲート電極が形状異常となるのを防止することができる。
【００２４】
つまり、シェアードコンタクトを設けるためには、層間絶縁膜のエッチング等によりコンタクトホールを形成する。ここで、第２のサイドウォール及び第３のサイドウォールをエッチストッパーとして利用し、第１のサイドウォールが除去されるのを防ぐことができる。この結果、ゲート電極の側面が露出することはなくなり、エッチングされて形状異常となることも防がれる。
【００２５】
また、層間絶縁膜は、下層である第１の層間絶縁膜と上層である第２の層間絶縁膜とが積層された構造を有し、第１の層間絶縁膜は、第２のサイドウォール及び第３のサイドウォールのどちらとも異なる材料により構成されていることが好ましい。
【００２６】
このようにすると、シェアードコンタクトの形成と、その際のゲート電極の形状異常回避とをより確実に行なうことができる。
【００２７】
また、第１のサイドウォールの材料は、窒化シリコン膜、炭化シリコン膜又は炭窒化シリコン膜であってもよい。第２のサイドウォールの材料及び第３のサイドウォールの材料は、それぞれ、酸化シリコン膜、ＰＳＧ（Phospho Silicate Glass）膜、ＢＳＧ（Boron Silicate Glass）膜又はＢＰＳＧ（Boron Phospho Silicate Glass）膜であってもよい。
【００２８】
また、ゲート電極は金属材料を含むことが好ましい。このような場合に、ゲート電極が溶解されて形状異常となるのを防ぐ効果が顕著に発揮される。
【００２９】
また、不純物領域は、第１の不純物領域と、第１の不純物領域よりも深く形成された第２の不純物領域とを含むことが好ましい。
【００３０】
これにより、ＬＤＤ領域を有するＭＩＳトランジスタ構造となる。
【００３１】
次に、前記の目的を達成するため、本発明に係る半導体装置の製造方法は、基板上に、ゲート絶縁膜を介して金属材料を含むゲート電極を形成すると共に、基板におけるゲート電極の両側方に不純物領域を形成する工程（ａ）と、ゲート電極の側面に、第１の絶縁膜からなる第１のサイドウォールを形成する工程（ｂ）と、基板上の全体に第２の絶縁膜を形成した後、ドライエッチング法を用いたエッチバックにより、第１のサイドウォールの側面に第２の絶縁膜からなる第２のサイドウォールを形成する工程（ｃ）と、ドライエッチング法を用いて、第１のサイドウォールの上部を除去してリセスを形成する工程（ｄ）と、リセス内を埋め込む第３の絶縁膜を形成した後、ドライエッチング法を用いてリセス内以外の第３の絶縁膜を除去し、リセス内に第３の絶縁膜からなる第３のサイドウォールを形成する工程（ｅ）と工程（ｅ）の後に、半導体基板上の全面に層間絶縁膜を形成する工程（ｆ）と、層間絶縁膜に対し、不純物領域及びゲート電極上に跨るように開口するコンタクトホールを形成する工程（ｇ）と、コンタクトホール内を導電物によって埋め込み、シェアードコンタクトを形成する工程（ｈ）とを備え、第１のサイドウォールは、第２のサイドウォール及び第３のサイドウォールのいずれとも異なる材料により構成されている。
【００３２】
本発明の半導体装置の製造方法によると、ゲート電極の側面下部に第１のサイドウォールを形成すると共に、該第１のサイドウォールの側面及び上面を覆う第２のサイドウォール及び第３のサイドウォールを形成する。また、第１のサイドウォールは、第２のサイドウォール及び第３のサイドウォールと異なる材料により形成する。これにより、層間絶縁膜をエッチングしてシェアードコンタクトホールを形成する際に、第１のサイドウォールがエッチングされるのを防ぐことができ、更に、ゲート電極がエッチングされて形状異常となるのを防ぐことができる。
【００３３】
尚、工程（ｃ）において、第２の絶縁膜上に更に第４の絶縁膜を形成し、第２の絶縁膜及び第４の絶縁膜からなる第２のサイドウォールを形成し、工程（ｅ）と工程（ｆ）との間に、第２のサイドウォールにおける第４の絶縁膜を除去する工程を更に備えることが好ましい。
【００３４】
一般的に、コンタクトホールの形成には、例えばシリコン窒化膜からなるエッチングストッパーを用いる。ここで、隣接するゲート電極の間隔が狭い箇所では、エッチングストッパー膜がゲート電極間を埋めてしまう。その一方、隣接するゲート電極の間隔が広い箇所では、エッチングストッパー膜は所望の膜厚に堆積される。このように形成箇所によってエッチングストッパー膜の膜厚に差が生じることによって、エッチングストッパー膜の除去が困難となる場合がある。したがって、半導体装置の微細化に対応するために、前記のように第４の絶縁膜を設け、これを除去することが有利になる。
【００３５】
また、工程（ｆ）において、下層である第１の層間絶縁膜と上層である第２の層間絶縁膜とからなる層間絶縁膜を形成し、工程（ｇ）において、第１の層間絶縁膜をエッチストッパーとして第２の層間絶縁膜をエッチングした後に、第１の層間絶縁膜をエッチングし、第１の層間絶縁膜は、第２のサイドウォール及び第３のサイドウォールのどちらとも異なる材料により構成されていることが好ましい。
【００３６】
このようにすると、第２の層間絶縁膜をエッチングする際に第１の層間絶縁膜をエッチングストッパーとして利用することができ、また、第１の層間絶縁膜をエッチングする際に第２のサイドウォール及び第３のサイドウォールがエッチングされるのを避けることができる。
【００３７】
また、第１のサイドウォールの材料は、窒化シリコン膜、炭化シリコン膜又は炭窒化シリコン膜であっても良い。第２のサイドウォール及び第３のサイドウォールの材料は、それぞれ、それぞれ、酸化シリコン膜、ＰＳＧ膜、ＢＳＧ膜又はＢＰＳＧ膜であっても良い。具体的な材料の例として、これらを挙げることができる。
【００３８】
また、工程（ｅ）と工程（ｆ）との間に、第１のサイドウォール、第２のサイドウォール、第３のサイドウォール及びゲート電極をマスクとして基板に不純物を導入し、不純物領域よりも深い他の不純物領域を形成する工程を更に備えることが好ましい。
【００３９】
このようにすると、ＬＤＤを備えるＭＩＳトランジスタ構造を得ることができる。
【発明の効果】
【００４０】
本発明の半導体装置及びその製造方法によると、シェアードコンタクト形成のためにコンタクトストッパー膜を除去する際に、第１のサイドウォールがエッチングされるのを防ぐことができるため、次工程である洗浄処理においてゲート電極の金属材料が溶解されるのを避け、ゲート電極の形状異常を防ぐことができる。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の一実施形態について、図面を参照しながら説明する。
【００４２】
図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、本実施形態の半導体装置の製造工程を説明する模式的な断面図である。ここでは、半導体基板に形成されたＭＩＳトランジスタの導電型がＮ型である場合を一例として取り上げ、具体的に説明する。
【００４３】
まず、図１（ａ）に示すＭＩＳトランジスタ構造を形成する。このためには、初めに、例えばＰ型シリコンからなる半導体基板１上に、素子分離領域（図示省略）を選択的に形成する。その後、例えば、注入ドーズ量１×１０13／ｃｍ2 の条件によりホウ素（Ｂ）等のＰ型不純物をイオン注入することにより、Ｐ型ウェル領域（図示省略）を形成する。
【００４４】
次に、半導体基板１上に、下地絶縁膜及びその上に積層される高誘電率絶縁膜からなるゲート絶縁膜２を形成する。
【００４５】
このために、半導体基板１上に、下地絶縁膜として、シリコン酸化膜の単層膜、シリコン窒化膜の単層膜又はシリコン酸化膜とシリコン窒化膜との積層膜を形成する。下地絶縁膜を形成する第１の方法としては、例えば、ＩＳＳＧ（In Situ Steam Generation）法、ＲＴＯ（Rapid Thermal Oxidation）法又は酸化炉を用い、半導体基板１の上部を酸化することによりシリコン酸化膜として下地絶縁膜を形成する。また、第２の方法としては、例えば、ＩＳＳＧ法、ＲＴＡ法又は酸化炉を用いて半導体基板１上にシリコン酸化膜を形成した後、ＤＰＮ（Decoupled Plasma Nitridation）法によりシリコン酸化膜の上部を窒化し、シリコン酸化膜及びシリコン窒化膜の積層膜として下地絶縁膜を形成する。更に、第３の方法としては、例えば、ＩＳＳＧ法、ＲＴＡ法又は酸化炉を用い、半導体基板１上にシリコン酸化膜を形成した後、ＤＰＮ法によりシリコン酸化膜の全てを窒化し、シリコン窒化膜として下地絶縁膜を形成する。
【００４６】
次に、前記の下地絶縁膜上に、高誘電率絶縁膜を形成する。高誘電率絶縁膜の材料としては、シリコン窒化膜（ＳｉＮ）、ハフニウムシリコン酸化膜（ＨａＳｉＯ）、ハフニウムシリコン窒化膜（ＨａＳｉＮ）、ハフニウムシリコン酸窒化膜（ＨａＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ2 ）、ハフニウムアルミ酸化膜（ＨｆＡｌＯ）、ランタンアルミ酸化膜（ＬａＡｌＯ）、ルテニウム酸化膜（Ｒｕ2 Ｏ3 ）、ジルコン酸化膜（ＺｒＯ2 ）、タンタル酸化膜（Ｔａ2 Ｏ5 ）等が挙げられる。また、高誘電率絶縁膜の形成方法としては、ＡＬＤ（Atomic Layer Deposition）法又はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等が挙げられる。
【００４７】
次に、下地絶縁膜及び高誘電率絶縁膜からなるゲート絶縁膜２上に、第１の導電膜３及びその上に積層する第２の導電膜４からなるゲート電極３１を形成する。このために、まず半導体基板１上に、窒化チタン（ＴｉＮ）等の金属膜からなる第１の導電膜３を形成する。その後、第１の導電膜３上にポリシリコン膜を形成すると共に、該ポリシリコン膜に対し、例えば注入ドーズ量１×１０15／ｃｍ2 の条件にてリン（Ｐ）又はヒ素（Ａｓ）等のＮ型不純物をイオン注入し、Ｎ型シリコン膜からなる第２の導電膜４とする。
【００４８】
次に、第２の導電膜４上に、所望のゲートパターンを有するレジスト（図示省略）を形成し、該レジストをマスクとするエッチング技術を用いて、第２の導電膜４、第１の導電膜３及びゲート絶縁膜２にゲートパターンを転写する。その後、アッシング及び洗浄によりレジストを除去することにより、図１（ａ）に示すように、半導体基板１上にゲート絶縁膜２を介して設けられ、第１の導電膜３上に第２の導電膜４が積層した構造のゲート電極３１を得る。
【００４９】
次に、半導体基板１上に、ゲート電極３１を覆うように、シリコン窒化膜からなる第１の絶縁膜を形成する。全面ドライエッチングを行ない、第１の絶縁膜のうち、ゲート電極３１及びゲート絶縁膜２の側面に形成された部分を残存させて残りの部分を除去することにより、第１のサイドウォール５を形成する。
【００５０】
この後、例えば、注入ドーズ量が１×１０15／ｃｍ2 の条件にて、ゲート電極３１及び第１のサイドウォール５をマスクとして半導体基板１にヒ素（Ａｓ）等のＮ型不純物をイオン注入する。これにより、半導体基板１における第１のサイドウォール５の側下方に、浅い第１のドーピング領域３２を形成する。
【００５１】
続いて、図１（ｂ）に示すように、ゲート電極３１及び第１のサイドウォール５を覆うように、半導体基板１にシリコン酸化膜６及びその上に積層するシリコン窒化膜７を順次形成する。
【００５２】
続いて、図１（ｃ）に示す工程を行なう。ここでは、全面ドライエッチングによりシリコン酸化膜６及びシリコン窒化膜７をエッチバックし、ゲート電極の側面に第１のサイドウォール５を介して第２のサイドウォール２１を形成する。第２のサイドウォール２１は、第１のサイドウォール５に沿う部分と半導体基板１に沿う部分とによりＬ字型の断面形状を有するシリコン酸化膜６と、シリコン酸化膜６に対してゲート電極３１の反対側に位置するシリコン窒化膜７とからなる。
【００５３】
ここで、シリコン窒化膜７に対するドライエッチングの条件は、例えば、ソースパワーが８００Ｗ、バイアスパワーが１００Ｗ、ガス流量がＣＨ2 Ｆ2 ／Ｏ2 ／Ａｒ＝１０／１０／１００ｍｌ／ｍｉｎ、圧力がＯ．４Ｐａ及び基板温度が０℃である。
【００５４】
また、シリコン酸化膜６に対するドライエッチングの条件は、例えば、ソースパワーが１０００Ｗ、バイアスパワーが１００Ｗ、ガス流量がＣＨＦ3 ／Ｏ2 ／Ａｒ＝５０／２０／２００ｍｌ／ｍｉｎ、圧力が０．４Ｐａ及び基板温度が０℃である。
【００５５】
更に、第２のサイドウォール２１を形成した後、シリコン窒化膜をエッチングする条件によりエッチングを行ない、第１のサイドウォール５上部の一部を除去してリセス部８を形成する。このとき、ドライエッチングの条件（例えばエッチング時間）を調整することにより、リセス量を調整することができる。
【００５６】
続いて、図２（ａ）に示すように、半導体基板１上の全面に、第２のサイドウォール２１及びゲート電極３１を覆うと共に、第１のサイドウォール５上に設けたリセス部８を埋め込むようにシリコン酸化膜９ａを形成する。
【００５７】
次に、図２（ｂ）に示すように、シリコン酸化膜９ａに対して全面ドライエッチングを行なう。これにより、第１のサイドウォール５上のリセス部８を埋め込む部分以外のシリコン酸化膜９ａを除去し、リセス部８に残したシリコン酸化膜を第３のサイドウォール９ｂとする。
【００５８】
この際のエッチング条件は、例えば、ソースパワーが１０００Ｗ、バイアスパワーが１００Ｗ、ガス流量がＣＨＦ3 ／Ｏ2 ／Ａｒ＝５０／２０／２００ｍｌ／ｍｉｎ、圧力が０．４Ｐａ及び基板温度が０℃である。
【００５９】
第３のサイドウォール９ｂを形成した後、例えば注入ドーズ量１×１０15／ｃｍ2 の条件にて、ゲート電極３１、第１のサイドウォール５、第２のサイドウォール２１及び第３のサイドウォール９ｂをマスクとして半導体基板１にヒ素（Ａｓ）等のＮ型不純物をイオン注入する。これにより、半導体基板１における第２のサイドウォール２１の側下方に、第１のドーピング領域３２に比べて深い第２のドーピング領域３３を形成する。更に、熱処理によって、注入したＮ型不純物を活性化し、Ｎ型のソース／ドレイン領域とする。
【００６０】
次に、図２（ｃ）に示す工程を行なう。初めに、第２のサイドウォール２１の一部であるシリコン窒化膜７を除去し、第２のサイドウォール２１の残りの部分であるシリコン酸化膜６と、リセス部８に設けられ且つシリコン酸化膜からなる第３のサイドウォール９ｂとを残存させる。
【００６１】
このためには、シリコン酸化膜とシリコン窒化膜とに対してエッチングの選択性があるエッチング方法、例えば、熱リン酸によるウェットエッチングを利用すればよい。
【００６２】
熱リン酸を用いた場合、シリコン窒化膜のシリコン酸化膜に対する選択比（シリコン窒化膜のエッチング速度を、シリコン酸化膜のエッチング速度によって除算した値）はおよそ１００である。よって、シリコン窒化膜からなる第１のサイドウォール５は、熱リン酸によるエッチングを受けたとすれば、除去されることになる。しかし、第１のサイドウォール５は、その上のリセス部８を埋め込むシリコン酸化膜からなる第３のサイドウォール９ｂと、側面を覆うシリコン酸化膜６（第２のサイドウォール２１の一部）とによって全面が覆われている。このため、熱リン酸を用いてシリコン窒化膜７（第２のサイドウォール２１の他の部分）を除去する際にも、第１のサイドウォール５が除去されることはない。
【００６３】
次に、スパッタ法により、半導体基板１上の全面に、例えばニッケル（Ｎｉ）からなるシリサイド形成用金属膜（図示省略）を形成する。その後、熱処理により、ゲート電極３１の第２の導電膜４及び第２のドーピング領域３３のシリコンと、シリサイド形成用金属膜のニッケルとを反応させる。これにより、ゲート電極３１の第２の導電膜４上部及び第２のドーピング領域３３上部に、ニッケルシリサイドからなる金属シリサイド層（ドーピング領域の金属シリサイド層１０ａと、ゲート電極上の金属シリサイド層１０ｂ）を形成する。この後、エッチングにより、第３のサイドウォール９ｂ、第２のサイドウォール２１（シリコン酸化膜６）等に残存する未反応のシリサイド形成用金属膜を除去する。
【００６４】
次に、図３（ａ）に示すように、半導体基板１上に例えばシリコン窒化膜からなるストッパー膜１１を形成する。更に、該ストッパー膜１１上に、例えばシリコン酸化膜を形成し、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化して層間絶縁膜１２とする。
【００６５】
次に、図３（ｂ）に示すように、第２のドーピング領域３３の一方（ソース領域又はドレイン領域）とゲート電極３１の上方に跨る領域を開口するコンタクトホール１３（シェアードコンタクトホール）を形成する。
【００６６】
このためには、まず、層間絶縁膜１２上に、コンタクトホール１３に対応するコンタクトホールパターンを有するレジスト（図示省略）を形成する。次に、該レジストをマスクとするドライエッチングにより層間絶縁膜１２を選択的にエッチングし、更に、アッシング及び洗浄によりレジストを除去することにより、ストッパー膜１１の表面に達するコンタクトホールを形成する。その後、再びドライエッチング技術を用い、コンタクトホールの形成された層間絶縁膜１２をマスクとして、ストッパー膜１１を選択的にエッチングする。これにより、半導体基板１に形成した第２のドーピング領域３３及びゲート電極３１の両方に到達する（より正確には、それぞれの上部に形成された金属シリサイド層１０ａ及び１０ｂに接続する）コンタクトホール１３を形成する。
【００６７】
次に、図３（ｃ）に示すように、コンタクトホール１３の底部及び側壁部に、例えば窒化チタン（ＴｉＮ）からなるバリアメタル膜（図示省略）を形成する。その後、コンタクトホール１３内に、バリアメタル膜を介して例えばタングステン（Ｗ）からなる導電膜を埋め込む。更に、該導電膜及びバリアメタル膜を、層間絶縁膜１２の上面が露出するまで除去し、コンタクトプラグ１４を得る。導電膜及びバリアメタル膜の除去には、ドライエッチング技術を用いた全面ドライエッチング、ＣＭＰ法による研磨等を用いることができる。
【００６８】
以上のようにして、シェアードコンタクトを有するトランジスタ構造を得ることができる。
【００６９】
本実施形態の製造方法によると、ゲート電極３１の側壁下方にはシリコン窒化膜からなる第１のサイドウォール５、ゲート電極３１の側壁上方にはシリコン酸化物からなる第３のサイドウォール９ｂを備え、更に、第１のサイドウォール５の側壁にはシリコン酸化膜６（第２のサイドウォール２１の残存部分）を有する。このように第１のサイドウォール５は、第３のサイドウォール９ｂ及びシリコン酸化膜６によって覆われているため、これらが保護層となり、コンタクトホール１３の形成工程中のストッパー膜１１を除去する際にもエッチングされない。このことから、次工程である洗浄工程においても、ゲート電極３１の金属材料が溶解されることはなく、ゲート電極の形状異常を抑制することができる。
【００７０】
尚、本実施形態では、半導体基板に形成されたＭＩＳトランジスタの導電型がＮ型である場合を例として説明したが、これには限らず、Ｐ型であっても同様の効果を得ることができる。
【００７１】
また、第１の導電膜３としてＴｉＮ膜を用いる場合を説明したが、その他に、ＴａＮ膜、ＴａＣ膜、ＴａＣＮＯ膜、Ｗ膜等の金属膜（金属含有膜）を用いても良い。
【００７２】
また、第１のサイドウォール５を形成するための第１の絶縁膜としてシリコン窒化膜を用いた。しかし、この他に、ＳｉＣ膜、ＳｉＣＮ膜等を用いても良い。
【００７３】
また、第２のサイドウォール２１を構成するシリコン酸化膜６については、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等のシリコン酸化膜を主体とする他の絶縁膜に代えても同様の効果を得ることができる。
【００７４】
また、第３のサイドウォール９ｂをシリコン酸化膜によって形成する場合を説明したが、この他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等のシリコン酸化膜を主体とする他の絶縁膜を用いても良いし、ポリイミド等の塗布型のシリコン酸化膜を用いても良い。
【００７５】
また、ゲート電極３１及び第２のドーピング領域３３（ソース／ドレイン領域）の少なくとも一方にシリサイド層を形成する場合を説明したが、これは必須ではない。シリサイド層を形成しない場合にも、ゲート電極の形状異常を防ぐ効果は得られる。
【００７６】
また、シリサイド形成用金属膜にＮｉを用い、ＮｉＳｉ2 からなる金属シリサイド膜を用いた場合について説明した。しかし、この他に、Ｃｏ、ＮｉＰｔ等の金属膜を用いてシリサイド化を行ない、ＣｏＳｉ2 、ＮｉＰｔＳｉ等の金属シリサイド膜を形成するのであっても良い。
【００７７】
また、図２（ｃ）の工程において第２のサイドウォール２１の一部であるシリコン窒化膜７を除去するのは、図３（ｂ）の工程においてストッパー膜１１を除去しやすくするためである。つまり、隣接するゲート電極３１同士の間隔が狭い箇所ではストッパー膜１１がゲート電極３１間に残された空間を埋めてしまうことがある一方、ゲート電極３１同士の間隔が広い箇所ではストッパー膜１１は所望の膜厚に形成される。このような膜厚の違いが生じると、ストッパー膜１１の除去が困難になる場合がある。そこで、第２のドーピング領域３３を形成した後にシリコン窒化膜７を除去することにより、ゲート電極３１間に残される空間を広げてストッパー膜１１によって埋め込まれるのを避ける。これにより、ストッパー膜１１の除去を容易にすることができる。
【産業上の利用可能性】
【００７８】
本発明の半導体装置及びその製造方法は、サイドウォールを有するＭＩＳトランジスタ構造においてゲート電極の形状異常を防止することができるものであり、特に、サイドウォールを有するゲート電極に対してシェアードコンタクトが形成された半導体装置及びその製造方法にも有用である。
【図面の簡単な説明】
【００７９】
【図１】図１（ａ）〜（ｃ）は、本発明の一実施形態に係る例示的半導体装置の製造方法を示す工程断面図である。
【図２】図２（ａ）〜（ｃ）は、図１（ｃ）に続いて、本発明の一実施形態に係る例示的半導体装置の製造方法を示す工程断面図である。
【図３】図３（ａ）〜（ｃ）は、図２（ｃ）に続いて、本発明の一実施形態に係る例示的半導体装置の製造方法を示す工程断面図である。
【図４】図４（ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す工程断面図である。
【図５】図５（ａ）〜（ｃ）は、図４（ｃ）に続いて、従来の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【００８０】
１      半導体基板
２      ゲート絶縁膜
３      第１の導電膜
４      第２の導電膜
５      第１のサイドウォール
６      シリコン酸化膜
７      シリコン窒化膜
８      リセス部
９ａ    シリコン酸化膜
９ｂ    第３のサイドウォール
１０      金属シリサイド層
１１      ストッパー膜
１２      層間絶縁膜
１３      コンタクトホール
１４      コンタクトプラグ
２１      第２のサイドウォール
３１      ゲート電極
３２      第１のドーピング領域
３３      第２のドーピング領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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