(57)【要約】【課題】  差動対に入力信号とオフセット電圧を入力し、この差動対に接続される負荷ＭＯＳトランジスタのゲートとドレインをたすき掛け接続する構成のヒステリシスコンパレータは、ＭＯＳトランジスタのサイズを調整することにより任意のヒステリシス幅を得ることができるが、ヒステリシス幅の１／２のオフセット電圧を与えなければならず、かつヒステリシス幅が半導体プロセスのばらつきによって変動してしまうという課題を解決する。【解決手段】  差入力信号Ｖｉｎと閾値Ｖｔｈが入力される差動対３０と負荷部３１で構成され、ヒステリシス特性を有する第１のコンパレータ部と、負荷部３２と差動対３０で構成され、ヒステリシス特性を有さない第２のコンパレータ部の動作を、ヒステリシスコンパレータの出力Ｖｏｕｔによって切り替えるようにした。第２のコンパレータ部が動作するときは、出力Ｖｏｕｔが遷移する電圧は閾値Ｖｔｈのみで決まるので、半導体プロセスの影響を受けない。【選択図】                    図１
2010124037.tif 000002
【特許請求の範囲】
【請求項１】
入力信号および閾値が入力され、ヒステリシス特性を有する第１のコンパレータ部と、
前記入力信号および閾値が入力され、ヒステリシス特性を有さない第２のコンパレータ部と、
前記第１、および第２のコンパレータ部の出力が入力され、外部に信号を出力する出力部と、
前記出力部の出力信号に関連する信号が入力され、この入力された信号に基づいて前記第１または第２のコンパレータ部のいずれかを動作させる選択部と、
を具備したことを特徴とするヒステリシスコンパレータ。
【請求項２】
前記第１、および第２のコンパレータ部は、
入力信号および閾値が入力される差動対と、この差動対に直列に接続される負荷部とを具備し、前記差動対を共用するようにしたことを特徴とする請求項１記載のヒステリシスコンパレータ。
【請求項３】
前記出力部の出力信号が高レベルのときに前記第１のコンパレータ部を動作させ、低レベルのときに前記第２のコンパレータ部を動作させるようにしたことを特徴とする請求項１若しくは請求項２記載のヒステリシスコンパレータ。
【請求項４】
前記第１のコンパレータ部の負荷部は２つのＭＯＳトランジスタで構成され、一方のＭＯＳトランジスタのゲートと他方のＭＯＳトランジスタのドレインが接続された構成を具備したことを特徴とする請求項２若しくは請求項３記載のヒステリシスコンパレータ。
【請求項５】
前記選択部は、前記第１のコンパレータ部に供給する電流を通過あるいは遮断する第１のスイッチと、前記第２のコンパレータ部に供給する電流を通過あるいは遮断する第２のスイッチで構成されることを特徴とする請求項１乃至請求項４いずれかに記載のヒステリシスコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はヒステリシスを有するコンパレータに関し、閾値が半導体プロセスの影響を受けることがないヒステリシスコンパレータに関するものである。
【背景技術】
【０００２】
図３に、従来のＣＭＯＳ型ヒステリシスコンパレータの構成を示す。図３において、１０は入力信号Ｖｉｎとオフセット電圧Ｖｏｆｆが入力されるコンパレータ部、１１はコンパレータ部１０の出力が入力される出力部である。
【０００３】
コンパレータ部１０は、差動対を構成するＭＯＳトランジスタＱ１、Ｑ２、このＭＯＳトランジスタＱ１、Ｑ２のぞれぞれに直列接続されたＭＯＳトランジスタＱ４、Ｑ５、およびｂｉａｓ電圧がそのゲートに与えられたＭＯＳトランジスタＱ３で構成される。ＭＯＳトランジスタＱ４、Ｑ５のソースは正電源ＶＤＤに接続され、ＭＯＳトランジスタＱ３のソースは負電源ＶＳＳに接続される。
【０００４】
ＭＯＳトランジスタＱ１、Ｑ２のゲートにはそれぞれオフセット電圧Ｖｏｆｆ、入力信号Ｖｉｎが印加される。このＶｏｆｆとＶｉｎの大小関係により、ＭＯＳトランジスタＱ１とＱ２は相補的にオンオフする。なお、このコンパレータ部１０の出力は、ＭＯＳトランジスタＱ１とＱ４の接続点の電圧である。ＭＯＳトランジスタＱ１、Ｑ２、Ｑ４、Ｑ５のサイズを変えることにより、ヒステリシス幅を変えることができる。
【０００５】
ＭＯＳトランジスタＱ１のドレインはＭＯＳトランジスタＱ４のドレインに接続され、ＭＯＳトランジスタＱ２のドレインはＭＯＳトランジスタＱ５のドレインに接続される。すなわち、ＭＯＳトランジスタＱ１とＱ４、Ｑ２とＱ５は直列接続される。
【０００６】
ＭＯＳトランジスタＱ４のゲートとＭＯＳトランジスタＱ５のドレイン、ＭＯＳトランジスタＱ５のゲートとＭＯＳトランジスタＱ４のドレインは接続される。このような接続の結果、コンパレータ部１０は所定のヒステリシス特性を有する。
【０００７】
出力部１１はＭＯＳトランジスタＱ６とＱ７、およびＣＭＯＳ型出力段を構成するＭＯＳトランジスタＱ８、Ｑ９で構成される。ＭＯＳトランジスタＱ６はコンパレータ部１０の出力でオンオフされ、その出力はＭＯＳトランジスタＱ８、Ｑ９で構成されたＣＭＯＳ出力段に入力される。Ｖｏｕｔはこのヒステリシスコンパレータの出力である。
【０００８】
図３のヒステリシスコンパレータの特性を図４に示す。なお、横軸は入力信号Ｖｉｎ、縦軸は出力信号Ｖｏｕｔの電圧であり、実線１２は入出力特性を示す曲線である。
【０００９】
出力信号Ｖｏｕｔが低レベルのときに入力信号Ｖｉｎを増加させると、電圧Ｖ２で出力信号Ｖｏｕｔは高レベルに反転する。出力信号Ｖｏｕｔが高レベルのときに入力信号Ｖｉｎを減少させると、電圧Ｖ１で出力信号Ｖｏｕｔは低レベルに反転する。
【００１０】
すなわち、図３のヒステリシスコンパレータは、オフセット電圧Ｖｏｆｆを中心として、ヒステリシス幅が（Ｖ２−Ｖ１）の特性を有する。なお、点線１３は半導体プロセスによって特性が変動するプロセス変動幅を表している。
【００１１】
特許文献１には、ヒステリシス特性を有するコンパレータの発明が記載されている。図５に基づいてこのコンパレータの概要を説明する。
【００１２】
図５において、２０、２１は差動対を構成するＭＯＳトランジスタであり、それぞれリファレンス電圧Ｖｒｅｆ、入力信号Ｖｉｎが入力される。また、ＭＯＳトランジスタ２２はＭＯＳトランジスタ２０と並列に接続される。２３、２４はそれぞれ第１、第２のスイッチであり、このコンパレータの出力信号Ｖｏｕｔでそのオンオフが制御される。
【００１３】
Ｖｏｕｔが低レベルのときは、第１のスイッチ２３がオフ、第２のスイッチ２４がオンになる。このため、ＭＯＳトランジスタ２２はオフになり、ＭＯＳトランジスタ２０、２１のみで差動対が構成される。
【００１４】
出力信号Ｖｏｕｔが高レベルになると、第１のスイッチ２３がオン、第２のスイッチ２４がオフになる。ＭＯＳトランジスタ２２のゲートにはリファレンス電圧Ｖｒｅｆが印加される。このため、ＭＯＳトランジスタ２０〜２２で差動対を構成する。
【００１５】
ＭＯＳトランジスタの閾値はゲート幅とゲート長さの比で変化する。このコンパレータの差動対は、出力信号Ｖｏｕｔが低レベルのときはＭＯＳトランジスタ２０、２１で構成され、高レベルのときはＭＯＳトランジスタ２０〜２２で構成されるので、入力信号の立ち上がりと立ち下がりで閾値を変えることができる。このため、ヒステリシス特性を実現できる。
【特許文献１】特開平８−３１６７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、このようなコンパレータには次のような課題があった。図３のコンパレータは、ヒステリシス幅の１／２のオフセット電圧を与えなければならないという課題があった。また、図４の点線１３で示したように、半導体プロセスのばらつきによってヒステリシス幅が変動してしまうという課題もあった。
【００１７】
図５のコンパレータの閾値はゲート幅とゲート長さの比で変化するので、閾値およびヒステリシス幅が半導体プロセスの影響を受けてしまうという課題があった。
【００１８】
従って本発明の目的は、閾値が半導体プロセスのばらつきによって変動することがないヒステリシスコンパレータを提供することにある。
【課題を解決するための手段】
【００１９】
このような課題を解決するために、本発明のうち請求項１記載の発明は、
入力信号および閾値が入力され、ヒステリシス特性を有する第１のコンパレータ部と、
前記入力信号および閾値が入力され、ヒステリシス特性を有さない第２のコンパレータ部と、
前記第１、および第２のコンパレータ部の出力が入力され、外部に信号を出力する出力部と、
前記出力部の出力信号に関連する信号が入力され、この入力された信号に基づいて前記第１または第２のコンパレータ部のいずれかを動作させる選択部と、
を具備したものである。閾値が半導体プロセスの影響を受けることがない。
【００２０】
請求項２記載の発明は、請求項１記載の発明において、
前記第１、および第２のコンパレータ部は、
入力信号および閾値が入力される差動対と、この差動対に直列に接続される負荷部とを具備し、前記差動対を共用するようにしたものである。構成が簡単になる。
【００２１】
請求項３記載の発明は、請求項１若しくは請求項２記載の発明において、
前記出力部の出力信号が高レベルのときに前記第１のコンパレータ部を動作させ、低レベルのときに前記第２のコンパレータ部を動作させるようにしたものである。入力信号が減少するときにヒステリシスを発生させることができる。
【００２２】
請求項４記載の発明は、請求項２若しくは請求項３記載の発明において、
前記第１のコンパレータ部の負荷部は２つのＭＯＳトランジスタで構成され、一方のＭＯＳトランジスタのゲートと他方のＭＯＳトランジスタのドレインが接続された構成を具備したものである。簡単にヒステリシス特性を有するコンパレータ部を得ることができる。
【００２３】
請求項５記載の発明は、請求項１乃至請求項４いずれかに記載の発明において、
前記選択部を、前記第１のコンパレータ部に供給する電流を通過あるいは遮断する第１のスイッチと、前記第２のコンパレータ部に供給する電流を通過あるいは遮断する第２のスイッチで構成したものである。構成が簡単になる。
【発明の効果】
【００２４】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２、３、４および５の発明によれば、ヒステリシス特性を有するコンパレータ部とヒステリシス特性を有さないコンパレータ部を具備し、これらのコンパレータ部に入力信号および閾値を入力すると共に、出力信号によってどちらか一方のコンパレータ部のみ動作させるようにした。
【００２５】
ヒステリシス特性を有さないコンパレータ部が動作するときは、ヒステリシスコンパレータの出力は入力信号の電圧と閾値が一致したときに反転する。このため、この反転する電圧は閾値のみで決まり、半導体プロセスの影響を受けることがないという効果がある。
【００２６】
また、ヒステリシス特性を有するコンパレータ部が動作するときは、閾値とは異なった電圧で出力が反転する。このため、ヒステリシス特性を得ることができるという効果もある。
【発明を実施するための最良の形態】
【００２７】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るヒステリシスコンパレータの一実施例を示す構成図である。なお、図３と同じ要素には同一符号を付し、説明を省略する。
【００２８】
図１において、３０は差動対であり、ＭＯＳトランジスタＱ１０、Ｑ１１で構成される。ＭＯＳトランジスタＱ１１のゲートには入力信号Ｖｉｎが印加され、ＭＯＳトランジスタＱ１０のゲートには閾値Ｖｔｈが印加される。
【００２９】
３１は負荷部であり、ＭＯＳトランジスタＱ１２、Ｑ１３で構成され、差動対３０と直列接続される。すなわち、ＭＯＳトランジスタＱ１０のドレインとＱ１２のドレイン、Ｑ１１のドレインとＱ１３のドレインが接続される。負荷部３１と差動対３０で第１のコンパレータ部を構成している。
【００３０】
ＭＯＳトランジスタＱ１２とＱ１３は、図３のＭＯＳトランジスタＱ４とＱ５と同様に接続される。すなわち、ＭＯＳトランジスタＱ１２のゲートとＱ１３のドレインは接続され、Ｑ１３のゲートとＱ１２のドレインは接続される。このため、負荷部３１と差動対３０で構成される第１のコンパレータ部は、所定のヒステリシス特性を有する。
【００３１】
３２は負荷部であり、ＭＯＳトランジスタＱ１４とＱ１５で構成され、差動対３０と直列接続される。すなわち、ＭＯＳトランジスタＱ１０のドレインとＱ１４のドレイン、Ｑ１１のドレインとＱ１５のドレインは接続される。負荷部３２と差動対３０で第２のコンパレータ部を構成している。すなわち、この実施例では第１、第２のコンパレータ部は差動対３０を共用している。
【００３２】
ＭＯＳトランジスタＱ１４とＱ１５のゲートは接続され、ＭＯＳトランジスタＱ１６とＱ１７で構成されるバイアス回路からバイアスが供給される。このため、負荷部３２と差動対３０で構成される第２のコンパレータ部はヒステリシス特性を有しない。
【００３３】
第１、および第２のコンパレータ部の出力であるＭＯＳトランジスタＱ１０のドレインの電圧は出力部１１に入力される。この出力部１１の出力がヒステリシスコンパレータの出力信号Ｖｏｕｔになる。なお、ＭＯＳトランジスタＱ８とＱ９で構成されるＣＭＯＳ出力段で信号が反転されるので、ＭＯＳトランジスタＱ８、Ｑ９のゲートに印加される信号は出力信号Ｖｏｕｔを反転した信号になる。
【００３４】
３３はＭＯＳトランジスタで構成されたスイッチであり、そのソースとドレインはそれぞれ正電源ＶＤＤとＭＯＳトランジスタＱ１２とＱ１３のソースに接続される。３４はＭＯＳトランジスタで構成されたスイッチであり、そのソースとドレインはそれぞれ正電源ＶＤＤとＭＯＳトランジスタＱ１４とＱ１５のソースに接続される。ＭＯＳトランジスタ３３と３４で選択部を構成している。また、スイッチ３３、３４はそれぞれ第１、第２のスイッチに相当する。
【００３５】
スイッチ３３のゲートには出力信号Ｖｏｕｔを反転した信号が入力され、スイッチ３４のゲートには出力信号Ｖｏｕｔが入力される。すなわち、スイッチ３３、３４は出力信号Ｖｏｕｔでオンオフされ、かつ相補的に動作する。
【００３６】
出力信号Ｖｏｕｔが高レベルのときは、スイッチ３３がオン、３４がオフになる。負荷部３２には電流が流れないので、負荷部３１と差動対３０からなる第１のコンパレータ部が動作する。従って、ヒステリシスが発生する。
【００３７】
出力信号Ｖｏｕｔが低レベルのときは、スイッチ３４がオン、３３がオフになる。負荷部３１には電流が流れないので、負荷部３２と差動対３０からなる第２のコンパレータが動作する。従って、ヒステリシスは発生しない。
【００３８】
次に、図２に基づいてこの実施例の動作を説明する。図２は図１のヒステリシスコンパレータの入出力特性図であり、横軸は入力信号の電圧、縦軸は出力信号の電圧である。
【００３９】
出力信号Ｖｏｕｔが低レベルであり、入力信号Ｖｉｎが増加するときは、矢印４０の方向に移動する。入力信号Ｖｉｎが閾値Ｖｔｈに等しくなると、出力信号Ｖｏｕｔは高レベルに遷移する。
【００４０】
出力信号Ｖｏｕｔが高レベルであり、入力信号Ｖｉｎが減少するときは、矢印４１の方向に移動する。入力信号Ｖｉｎが電圧ＶＬに等しくなると、出力信号Ｖｏｕｔは低レベルに遷移する。（Ｖｔｈ−ＶＬ）がこのヒステリシスコンパレータのヒステリシス幅になる。
【００４１】
前述したように、図３のヒステリシスコンパレータでは出力信号Ｖｏｕｔが立ち上がり、また立ち下がるときの入力信号Ｖ１、Ｖ２は、半導体プロセスのばらつきで変動する。この実施例では、出力信号が立ち下がるときはヒステリシス特性を有する第１のコンパレータ部が動作するので、点線４２で示すように立ち下がり時の電圧ＶＬは半導体プロセスのばらつきによって変動する。
【００４２】
しかし、出力信号Ｖｏｕｔが立ち上がるときはヒステリシス特性を有さない第２のコンパレータ部が動作するので、立ち上がり時の電圧は閾値Ｖｔｈのみで決まり、半導体プロセスのばらつきの影響を受けない。
【００４３】
なお、この実施例では出力信号Ｖｏｕｔが高レベルのときにスイッチ３３がオン、３４がオフになるようにしたが、スイッチ３３、３４に入力する信号を逆にすると、立ち下がり時の電圧が半導体プロセスの影響を受けないヒステリシスコンパレータを得ることができる。
【００４４】
また、この実施例では第１のコンパレータ部と第２のコンパレータ部で差動対３０を共用するようにしたが、差動対を２つ用い、共用しないようにすることもできる。
【００４５】
また、スイッチ３３、３４、差動対３０、負荷部３１、３２、出力部１１の構成は図１の構成に限定されることはない。要は、ヒステリシス特性を有するコンパレータ部とヒステリシス特性を有さないコンパレータ部を用い、出力信号Ｖｏｕｔによってこれらのコンパレータ部を切り替える構成であればよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の動作を説明するための特性図である。
【図３】従来のヒステリシスコンパレータの構成図である。
【図４】従来のヒステリシスコンパレータの動作を説明するための特性図である。
【図５】従来のヒステリシスコンパレータの構成図である。
【符号の説明】
【００４７】
１１  出力部
３０  差動対
３１、３２  負荷部
３３、３４  スイッチ
Ｑ３、Ｑ８〜Ｑ１７  ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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