(57)【要約】      （修正有）【課題】電圧阻止領域を形成するフィールドリミッティングリング（Field Limiting Ring）とフィールドプレートを備え、阻止電圧の安定化と信頼性の向上を図る高耐圧の半導体装置の提供。【解決手段】半導体装置５０は、第１導電型の第１半導体層２上に、半導体素子を含む素子領域と、素子領域を囲む電圧阻止領域とを備える。電圧阻止領域は、第１半導体層２上に素子領域を連続して囲む様に設けられ、第２導電型である少なくとも一つの第２半導体層４〜６と、第２半導体層４〜６上を含む第１半導体層２上を覆う様に形成され、第２半導体層４〜６上において膜厚が小さくなった絶縁薄膜部１４ａ及びその他の絶縁厚膜部１４ｂを含む絶縁膜１４と、第２半導体層４〜６上に沿って絶縁薄膜部１４ａを介して形成され、素子領域側及びその反対側における絶縁厚膜部１４ｂを介して第１半導体層２上方にまで延びるプレート電極１０〜１２を有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層上に、半導体素子を含む素子領域と、前記素子領域を囲む電圧阻止領域とを備え、
前記電圧阻止領域は、
前記第１半導体層上に前記素子領域を連続して囲むように設けられ、第２導電型である少なくとも一つの第２半導体層と、
前記第２半導体層上に沿って前記素子領域を囲むように形成された絶縁薄膜部と、前記絶縁薄膜部を挟むように前記第２半導体層の両端部上及び前記第１半導体層上を覆うように形成された絶縁厚膜部とを含む絶縁膜と、
前記第２半導体層上に沿って前記絶縁薄膜部を介して形成され、前記素子領域側及びその反対側における前記絶縁厚膜部を介して前記第１半導体層上方にまで延びるプレート電極とを有することを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、
前記第２半導体層は複数設けられ且つ互いに前記第１半導体層を挟んで離間して配置されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２の半導体装置において、
前記第１半導体層上に、前記素子領域を連続して囲むと共に前記第２半導体層に囲まれた第２導電型の第３半導体層を備え、
前記絶縁膜は、前記第３半導体層の上面を露出させるように設けられ、
前記第３半導体層上に沿って前記素子領域を囲むように設けられ、且つ、前記第３半導体層に接触するように形成された第１電極を更に備えることを特徴とする半導体装置。
【請求項４】
請求項３の半導体装置において、
前記第１電極は、前記第２半導体層側における、前記絶縁厚膜部を介して前記第１半導体層上方にまで延びるように形成されていることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか一つの半導体装置において、
前記第１半導体層上に前記第２半導体層を連続して囲み、第１導電型で且つ前記第１半導体層よりも不純物濃度の高い第４半導体層を備え、
前記絶縁膜は、前記第４半導体層の上面を露出させるように設けられ、
前記第４半導体層上に沿って前記第２半導体層を囲むように設けられ、且つ、前記第４半導体層に接触するように形成された第２電極とを更に備えることを特徴とする半導体装置。
【請求項６】
請求項５の半導体装置において、
前記第２電極は、前記第２半導体層側における前記絶縁厚膜部を介して前記第１半導体層上方にまで延びるように形成されていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか一つの半導体装置において、
前記第１半導体層は、第２導電型の基板上に形成されており、
前記基板における前記第１半導体層と反対側の面に第３電極が形成されていることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか一つの半導体装置において、
前記絶縁薄膜部上の部分の前記プレート電極と、前記第２半導体層との間に構成される容量は、前記絶縁厚膜部上の部分の前記プレート電極と、前記第１半導体層との間に構成される容量の十倍以上であることを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか一つの半導体装置において、
前記絶縁厚膜部の膜厚は、前記絶縁薄膜部の膜厚の十倍以上であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関するものであり、特に、電圧阻止領域を構成するフィールドリミッティングリング及びフィールドプレートを備える高耐圧の半導体装置に関する。
【背景技術】
【０００２】
半導体装置において高耐圧を得る方法の一つとして、フィールドリミッティングリング（Field Limiting Ring 、以下ではＦＬＲと略記する場合がある）が知られている。以下に、ＦＬＲを有する従来の半導体装置について、特許文献１に記載の半導体装置を例として説明する。
【０００３】
図５及び図６は、ＦＬＲを有する従来の半導体装置１００を模式的に表す平面図及び断面図である。
【０００４】
図５に示すように、Ｎ- 型半導体層１０２（図６を参照）上に半導体素子等の形成された素子領域１１６と、該素子領域１１６の周囲を囲む電圧阻止領域とが設けられている。電圧阻止領域は、いずれも素子領域１１６を囲む第１電極１０９と、プレート電極１１０、プレート電極１１１及びプレート電極１１２と、第２電極１１３とを含む。図６には、図５のVI-VI'線による断面が示されており、これは電圧阻止領域に相当する部分である。
【０００５】
図６に示す通り、半導体装置１００はＰ+ 型基板１０１を用いて形成されている。Ｐ+ 型基板１０１上にはＮ- 型半導体層１０２が設けられている。
【０００６】
Ｎ- 型半導体層１０２上には、Ｐ型半導体層１０３が設けられると共に、Ｐ型半導体層１０３を３重に囲む３つのＰ型半導体層として、Ｐ型半導体層１０３の側から順にＦＬＲ１０４、ＦＬＲ１０５及びＦＬＲ１０６が不純物の拡散により設けられている。また、ＦＬＲ１０６よりも更に外側を囲むように、チャネルストッパーとして機能するＮ+ 型半導体層１０７が設けられている。
【０００７】
また、Ｎ- 型半導体層１０２上を覆い且つＰ型半導体層１０３と、ＦＬＲ１０４〜１０６と、Ｎ+ 型半導体層１０７との上に沿ってそれぞれ溝状に開口された第１の絶縁膜１１４が設けられている。
【０００８】
Ｐ型半導体層１０３上に低抵抗接触し且つ一部が第１の絶縁膜１１４を介してＮ- 型半導体層１０２の上方にまで延びるように、第１電極１０９が設けられている。また、ＦＬＲ１０４、ＦＬＲ１０５及びＦＬＲ１０６上にそれぞれ低抵抗接触するプレート電極１１０、プレート電極１１１及びプレート電極１１２が設けられている。これらプレート電極１１０、１１１及び１１２も、半導体装置１００の内側方向（Ｐ型半導体層１０３や素子領域１１６の方向）及び外側方向（Ｎ+ 型半導体層１０７の方向）においてそれぞれ一部ずつが第１の絶縁膜１１４を介してＮ- 型半導体層１０２の上方にまで延びている。更に、Ｎ+ 型半導体層１０７上に低抵抗接触し且つ一部が一部が第１の絶縁膜１１４を介してＮ- 型半導体層１０２の上方にまで延びるように、第２電極１１３が設けられている。また、以上の構成要素を覆うように、第２の絶縁膜１１５が設けられている。
【０００９】
ここで、以上の電極において、第１の絶縁膜１１４を介してＮ- 型半導体層１０２上方にまで延びる部分をフィールドプレート（field plate 、以下ではＦＰと記す場合がある）と呼ぶ。特に、外側方向に延びるＦＰを順フィールドプレート（順ＦＰ）、内側方向に延びるＦＰを逆フィールドプレート（逆ＦＰ）と呼ぶ。第１電極１０９は順ＦＰ、第２電極１１３は逆ＦＰのみを備え、プレート電極１１０〜１１２は順ＦＰ及び逆ＦＰを共に備えることになる。図６では、プレート電極１１１についてのみ代表して順ＦＰ１１１ａ及び逆ＦＰ１１１ｂに符号を付している。
【００１０】
また、Ｐ+ 型基板１０１の裏面（Ｎ- 型半導体層１０２と反対側の面）には、第３電極１０８が低抵抗接触するように設けられている。
【００１１】
ＦＬＲ及びＦＰは、半導体装置１００の周辺方向の耐圧を維持するために設けられている。以下にこれを説明する。
【００１２】
図５及び図６に示す、従来のＦＬＲを備えた高耐圧の半導体装置１００において、ＰＮ接合（Ｐ型半導体層１０３とＮ- 型半導体層１０２との界面に構成されるＰＮ接合）から空乏層が広がってＦＬＲ付近に達すると、該空乏層は更にＦＬＲの外側にまで広がる。ＦＬＲが複数設けられている場合、その数に応じて空乏層が広がるため、ＰＮ接合部分の曲面状部分（電極が強くなりやすい、平面形状における角の部分）への電界が緩和される。これにより、耐圧が向上する。
【００１３】
但し、ＦＬＲ構造は電荷の影響を受けやすいため、通常はＦＬＲ上にＦＰを有するプレート電極等を配置し、ＦＰよりも上部にある樹脂中の可動イオン等による電荷をシールドする。また、プレート電極１１０、１１１及び１１２間の距離を小さくしてＮ- 型半導体層１０２の上面が露出する面積を小さくする。これによっても、可動イオンの分極による影響をシールドして、阻止電圧を安定化して信頼性の向上に貢献することができる。
【特許文献１】特許第３４２４６３５号公報
【特許文献２】特開平０６−９７４６９号公報（図７等）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献１に記載の従来の半導体装置１００において、イオン性物質、水分等の影響をより受けにくくして阻止電圧を安定化し、半導体装置の信頼性を向上するためには、プレート電極１１０〜１１２上の等電位線が乱れた場合にもＮ- 型半導体層１０２内の等電位線が乱れることなく安定している必要がある。このためには、順ＦＰ及び逆ＦＰの長さ、順ＦＰと逆ＦＰとの間隔等をそれぞれ設定し、プレート電極上にある樹脂中のイオン、水分等に起因する電荷分布に対してフィールドプレートの構造を最適化しなければならない。これについて、図７及び図８を参照して更に説明する。
【００１５】
図７は、図６におけるＦＬＲ１０４、１０５及び１０６と、それぞれに形成されたフィールドプレート１１０、１１１及び１１２とを含む範囲を示す図である。また、図７には、ＦＬＲ１０５及びその上に設けられたプレート電極１１１に関係する電位及び容量が示されている。
【００１６】
第２の絶縁膜１１５上の電位Ｖｍは、例えば高温直流逆バイアス試験等の際に、樹脂中の可動イオンが第２の絶縁膜１１５の表面ポテンシャルによって分極を起こすことによって発生する（特許文献２の図７等を参照）。また、電位Ｖ１及び電位Ｖ３は、それぞれ、プレート電極１１１における逆フィールドプレート１１１ｂ及び順フィールドプレート１１１ａの下方部分のＮ- 型半導体層１０２における電位である。更に、電位Ｖ２は、プレート電極１１１の電位であり、Ｐ型半導体層１０３とほぼ同電位である。
【００１７】
また、容量Ｃ０は、電位Ｖｍと電位Ｖ２との間の第２の絶縁膜１１５を介する容量である。更に、第１の絶縁膜１１４を介して構成される順ＦＰ１１１ａとＮ- 型半導体層１０２との間の容量が容量Ｃ１であり、また、逆ＦＰ１１１ｂとＮ- 型半導体層１０２との間の容量も容量Ｃ１である。ここで、順ＦＰ１１１ａと逆ＦＰ１１１ｂとが同じ面積を有しており、その結果として容量が同じＣ１になっている場合を考えている。
【００１８】
次に、図８には、図７に示した容量の等価回路を示す。ここでは、電位Ｖ１と電位Ｖ２との間の容量Ｃ１には電荷量ｑ１、電位Ｖ３と電位Ｖ２との間の容量Ｃ１には電荷量ｑ３が蓄積されるとすると、電位Ｖ２と電位Ｖｍとの間の容量Ｃ０には電荷量ｑ１＋ｑ３が蓄積されることになる。この場合に、
Ｃ０×（Ｖ２−Ｖｍ）＝ｑ１＋ｑ３
Ｃ１×（Ｖ１−Ｖ２）＝ｑ１
Ｃ１×（Ｖ３−Ｖ２）＝ｑ３
がそれぞれ成立するから、電位Ｖ２は、
Ｖ２＝Ｃ０×Ｖｍ／（Ｃ０＋２Ｃ１）＋Ｃ１×（Ｖ１＋Ｖ３）／（Ｃ０＋２Ｃ１）
と表すことできる。
【００１９】
ここで、電位Ｖ２に対する電位Ｖｍの影響を小さくして無視できるようにするには、容量Ｃ１の大きさを容量Ｃ０に比べて十分大きくすればよい。つまり、Ｃ１＞＞Ｃ０の関係が成立すれば、電位Ｖ２について、
Ｖ２＝（Ｖ１＋Ｖ３）／２
となり、電位Ｖ２は電位Ｖｍの影響を受けなくなる。尚、容量Ｃ１を大きくするためには、フィールドプレートを十分に大きくすればよい。これにより、樹脂中の可動イオンの影響を受けないように阻止電圧を安定化することができる。
【００２０】
ここで、プレート電極１１１の電位Ｖ２はＦＬＲ１０５の電位とほぼ同じであり、また、ＦＬＲ１０５の電位は電位Ｖ１と電位Ｖ３との間の値である。しかし、ＦＬＲ１０５の電位は、必ずしも電位Ｖ１と電位Ｖ３との和の１／２の電位になるわけではない。
【００２１】
半導体装置１００の安定化のためには、電位Ｖ２とＦＬＲ１０５の内部電位とを一致させることが望ましい。そのためには、先の例ではいずれも同じＣ１であるものとした順ＦＰとＮ- 型半導体層１０２との間の容量、及び、逆ＦＰとＮ- 型半導体層１０２との間の容量について、個別に調整（最適化）しなければならない。また、同様の調整をプレート電極１１０及び１１２についても行なう必要がある。しかし、これは半導体装置１００、特にフィールドプレートについて微細で且つ厳密な設計と製造の精度とが要求されることを意味しており、困難なものとなりうる。よって、このような点の解決が課題となっている。
【００２２】
以上を鑑みて、本発明の目的は、阻止電圧が安定化されていることによる高い信頼性を容易に実現する半導体装置を提供することである。
【課題を解決するための手段】
【００２３】
前記の目的を達成するため、本願に係る半導体装置は、第１導電型の第１半導体層上に、半導体素子を含む素子領域と、素子領域を囲む電圧阻止領域とを備え、電圧阻止領域は、第１半導体層上に素子領域を連続して囲むように設けられ、第２導電型である少なくとも一つの第２半導体層と、第２半導体層上に沿って素子領域を囲むように形成された絶縁薄膜部と、絶縁薄膜部を挟むように第２半導体層の両端部上及び第１半導体層上を覆うように形成された絶縁厚膜部とを含む絶縁膜と、第２半導体層上に沿って絶縁薄膜部を介して形成され、素子領域側及びその反対側における絶縁厚膜部を介して第１半導体層上方にまで延びるプレート電極とを有する。
【００２４】
本発明の半導体装置によると、素子領域を囲んで設けられた第２半導体層がフィールドリミッティングリング（ＦＬＲ）、該第２半導体層上に設けられたプレート電極のうち絶縁厚膜部上にまで延びた部分がフィールドプレート（ＦＰ）として機能し、耐圧を維持する効果を発揮する。また、上方の電荷をシールドして阻止電圧を安定化するＦＰを備えるプレート電極について、第２半導体層（ＦＬＲ）上に接しておらず、絶縁膜（絶縁薄膜部）を介して設けられている。このことにより、以下に説明する通り、ＦＰの最適化を不要としている。
【００２５】
本発明の半導体装置において、ＦＰと、絶縁薄膜部を挟んでＦＰの下方に位置する部分の第１半導体層とにより構成される容量（ＦＰ部の容量）に加えて、第２半導体層と、その上に絶縁薄膜部を挟んで設けられた部分のプレート電極とにより構成される容量（底部の容量）が構成される。ここで、底部の容量を十分に大きくすれば、ＦＰ部の容量の影響を無視することができ、近似的にはプレート電極の電位が第２半導体層の電位のみによって決まるようになる。このために、ＦＰについての最適化が不要となる。尚、底部の容量に関わる絶縁膜は絶縁薄膜部であり、ＦＰ部の容量に関わる絶縁厚膜部よりも薄いことから、底部の容量をＦＰ部の容量よりも大きくするのは容易である。
【００２６】
尚、第２半導体層は複数設けられ且つ互いに第１半導体層を挟んで離間して配置されていることが好ましい。
【００２７】
つまり、素子領域が複数のフィールドリミッティングリングによって互いに接することなく（そのため、交差することもなく）何重にも囲まれているのがよい。これにより、ＦＬＲの数に応じて電界を広げ、耐圧を更に向上することができる。
【００２８】
また、第１半導体層上に、素子領域を連続して囲むと共に第２半導体層に囲まれた第２導電型の第３半導体層を備え、絶縁膜は、第３半導体層の上面を露出させるように設けられ、第３半導体層上に沿って素子領域を囲むように設けられ、且つ、第３半導体層に接触するように形成された第１電極を更に備えることが好ましい。
【００２９】
更に、第１電極は、第２半導体層側における絶縁厚膜部を介して第１半導体層上方にまで延びるように形成されていることが好ましい。
【００３０】
また、第１半導体層上に第２半導体層を連続して囲み、第１導電型で且つ第１半導体層よりも不純物濃度の高い第４半導体層を備え、絶縁膜は、第４半導体層の上面を露出させるように設けられ、第４半導体層上に沿って第２半導体層を囲むように設けられ、且つ、第４半導体層に接触するように形成された第２電極とを更に備えることが好ましい。
【００３１】
更に、第２電極は、第２半導体層側における絶縁厚膜部を介して第１半導体層上方にまで延びるように形成されていることが好ましい。
【００３２】
第１電極及び第３電極は、半導体装置に電流を通じるための電極として使用される。また、第４半導体層はチャネルストッパーとして機能し、その上に設けられた第２電極は、素子領域の側から第１半導体層中を延びてくる空乏層が第４半導体層にまで達するのを防ぐ機能を果たす。第１電極及び第２電極のうち絶縁厚膜部上に延びる部分は、フィールドプレートとして機能する。
【００３３】
また、絶縁薄膜部上の部分のプレート電極と、第２半導体層との間に構成される容量は、絶縁厚膜部上の部分のプレート電極と、第１半導体層との間に構成される容量の十倍以上であることが好ましい。
【００３４】
また、絶縁厚膜部の膜厚は、絶縁薄膜部の膜厚の十倍以上であることが好ましい。
【００３５】
このようにすると、プレート電極の電位が第２半導体層の電位にみによって決まる効果がより確実に発揮される。
【発明の効果】
【００３６】
本発明の半導体装置によると、フィールドリミッティングリング上に薄い絶縁膜を介してプレート電極を設けることにより、フィールドリミッティングリングとプレート電極との間に容量を構成している。このことによって、プレート電極が有するフィールドプレートとその下方の半導体層との間に構成される容量の影響を避けることができ、その結果、フィールドプレートの最適化を要することなく容易に半導体装置の阻止電圧を安定化し、信頼性を向上することができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の一実施形態に係るフィールドリミッティングリング（ＦＬＲ）及びフィールドプレート（ＦＰ）を含む電圧阻止領域を備えた高耐圧の半導体装置について、図面を参照しながら説明する。図１及び図２は、本実施形態の半導体装置５０を模式的に示す平面図及び断面図である。
【００３８】
図１に示すように、半導体装置５０において、Ｎ- 型半導体層２（図２を参照）上に半導体素子等の形成された素子領域１６を備えており、素子領域１６にはＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されている。また、素子領域１６の周囲を囲むように電圧阻止領域が設けられている。電圧阻止領域には第１電極９と、３つのプレート電極１０、プレート電極１１及びプレート電極１２と、第２電極１３とが含まれている。これらの各電極はいずれも素子領域１６を連続して囲む角の丸い四角形状の平面形状を有しており、且つ、互いに接触しない（そのため、交差することもない）ように配置されている。つまり、素子領域１６を第１電極９が囲み、その外側を３つのプレート電極１０〜１２が３重に囲み、更に外側を第２電極１３が囲んでいる。
【００３９】
また、図１におけるII-II'線による断面が図２に示されている。これは、電圧阻止領域に相当する部分である。
【００４０】
図２に示す通り、半導体装置５０はＰ+ 型半導体基板１を用いて形成されている。基板の抵抗成分を少なくするため、Ｐ+ 型半導体基板１の不純物濃度は、１０19ｃｍ-3以上とするのがよい。Ｐ+ 型半導体基板１上には、Ｎ- 型半導体層２が設けられている。一例として逆耐圧が５００Ｖ程度である場合、Ｎ- 型半導体層２は、１０〜２０Ω・ｃｍ程度となる不純物濃度で且つ厚さ２０〜４０μｍ程度とする。
【００４１】
Ｎ- 型半導体層２上面（Ｐ+ 型半導体基板１と反対側の面）には、素子領域１６を連続して囲むＰ型半導体層３がＰ型不純物の拡散により形成されている。更に、Ｐ型半導体層３を３重に囲む３つのＰ型半導体層として、Ｐ型半導体層３の側から順にＦＬＲ４、ＦＬＲ５及びＦＬＲ６が形成されている。Ｐ型半導体層３及び各ＦＬＲ４〜６は、それぞれＮ−  型半導体層２を挟んで離間して形成されており、同一条件で形成されたＰ型拡散層を用いても良い。例えば、Ｐ型半導体層３及び各ＦＬＲ４〜６におけるＰ型不純物の不純物濃度を１０17〜１０18ｃｍ-3、Ｎ- 型半導体層２に対する接合深さを数μｍとし、それぞれのＰ型層内が完全に空乏化するのを避けて電荷中性領域を維持するようにする。
【００４２】
また、ＦＬＲ６よりも更に外側を囲むように、Ｎ型不純物の拡散により形成され、チャネルストッパーとして機能するＮ+ 型半導体層７が設けられている。Ｎ+ 型半導体層７におけるＮ型不純物の不純物濃度は、例えば１０20ｃｍ-3程度とする。Ｎ+ 型半導体層７は、Ｎ- 型半導体層２を挟んでＦＬＲ６から離間して形成されており、Ｎ+ 型半導体層７とＦＬＲ６との間隔は、Ｐ型半導体層３及び各ＦＬＲ４〜６のそれぞれの間隔よりも広く形成されている。
【００４３】
Ｎ- 型半導体層２上及び各ＦＬＲ４〜６上を覆うと共に、Ｐ型半導体層３及びＮ+ 型半導体層７の端の一部分の上にかかるように、第１絶縁膜１４が形成されている。第１絶縁膜１４は、各ＦＬＲ４〜６上の部分において膜厚の小さくなった絶縁薄膜部１４ａと、その他の膜厚の大きい絶縁厚膜部１４ｂとを含む。すなわち、Ｐ型半導体層３及びＮ+ 型半導体層７の上における第１絶縁膜１４には開口が設けられている一方、各ＦＬＲ４〜６の上における第１絶縁膜１４には各ＦＬＲ４〜６の幅よりも狭い幅で絶縁薄膜部１４ａが形成されている。絶縁薄膜部１４ａはＦＬＲ４〜６上にそれぞれ連続して沿うように延びており、結果として、第１絶縁膜１４は、ＦＬＲ４〜６上において絶縁厚膜部１４ｂに対して絶縁薄膜部１４ａの膜厚が薄いことによって、ＦＬＲ４〜６上にそれぞれ溝を有していることになる。
【００４４】
また、Ｐ型半導体層３上に低抵抗接触するように第１電極９が形成されている。第１電極９は、第１絶縁膜１４に設けられた開口部においてＰ型半導体層３に直接接続されていると共に、その一部が第１絶縁膜１４（絶縁厚膜部１４ｂ）を介してＮ- 型半導体層２上方にまで延びた部分である順フィールドプレート（半導体装置５０において外側に延びるＦＰ）を有している。また、Ｎ+ 型半導体層７上に低抵抗接触するように第２電極１３が形成されている。第２電極１３は、第１絶縁膜１４に設けられた開口部においてＮ型半導体層７に直接接続されていると共に、その一部が第１絶縁膜１４を介してＮ- 型半導体層２上方にまで延びた部分である逆フィールドプレートを有する。第１電極９及び第２電極１３は、例えばＡｌ等の金属により形成する。
【００４５】
ＦＬＲ４、ＦＬＲ５及びＦＬＲ６上には、それぞれ第１絶縁膜１４（絶縁薄膜部１４ａ）を介してプレート電極１０、プレート電極１１及びプレート電極１２が形成されている。これらのプレート電極１０〜１２は、それぞれ、半導体装置５０の外側に向かって絶縁厚膜部１４ｂを介してＮ- 型半導体層２上方にまで延びた順ＦＰと、その反対側（素子領域１６側）に向かって絶縁厚膜部１４ｂを介してＮ- 型半導体層２上方にまで延びた逆ＦＰとを備えている。各プレート電極１０〜１２は、ポリシリコン、Ａｌ等により形成する。尚、代表してプレート電極１１のみに、順フィールドプレート１１ａ及び逆フィールドプレート１１ｂの符号を付している。
【００４６】
更に、第１電極９、各ＦＬＲ４〜６、第２電極１３及び第１絶縁膜１４を覆うように、第２絶縁膜１５が形成されている。また、Ｐ+ 型半導体基板１の下面（Ｎ- 型半導体層２と反対側の面）には、第３電極８が低抵抗接触するように形成されている。これは、Ａｌ等の金属により形成する。
【００４７】
図５及び図６に示した従来の半導体装置１００の場合と同様に、本実施形態においても、各ＦＬＲ４〜６及び各プレート電極１０〜１２は半導体装置５０の周辺方向への耐圧を維持するために設けられている。
【００４８】
次に、図３には、図２における各ＦＬＲ４〜６及びそれぞれの上に設けられた各プレート電極１０〜１２を含む領域が示されている。また、図３には、ＦＬＲ５及びその上方のプレート電極１１に関する電位及び容量が示されている。
【００４９】
第２絶縁膜１５上の電位Ｖｍは、例えば高温直流逆バイアス試験等の際に、第２絶縁膜１５の更に上方に形成されている樹脂中の可動イオンが、第２絶縁膜１５の表面ポテンシャルによって分極を引き起こすことによって発生する。電位Ｖ１及び電位Ｖ３は、それぞれ、プレート電極１１における逆ＦＰ１１ｂ及び順ＦＰ１１ａの下方部分のＮ- 型半導体層２における電位であり、言い換えると、ＦＬＲ５の内側に位置する部分及び外側に位置する部分のＮ- 型半導体層２の電位である。電位Ｖｐｓはプレート電極１１における電位であり、電位Ｖ２はＰ型半導体層であるＦＬＲ５内における電位である。
【００５０】
次に、容量Ｃ０は電位Ｖｍと電位Ｖｐｓとの間に第２絶縁膜１５を介して構成される容量である。Ｃ１は、順ＦＰ１１ａとその下方の部分のＮ- 型半導体層２との間、及び、逆ＦＰ１１ｂとその下方の部分のＮ- 型半導体層２との間に、第１絶縁膜１４（絶縁厚膜部１４ｂ）を介してそれぞれ構成された容量である。ここでは、順ＦＰ１１ａ及び逆ＦＰ１１ｂについてその長さ等を調整することにより、同じ値の容量Ｃ１となっている。更に、容量Ｃ２は、ＦＬＲ５とプレート電極１１との間に、第１絶縁膜１４（絶縁薄膜部１４ａ）を介して構成された容量である。
【００５１】
図４には、図３に示す各容量の等価回路を示す。ここで、電位Ｖ１と電位Ｖｐｓとの間の容量Ｃ１には電荷量ｑ１、電位Ｖ３と電位Ｖｐｓとの間の容量Ｃ１には電荷量ｑ３、電位Ｖ２と電位Ｖｐｓとの間の容量Ｃ２には電荷量ｑ２が蓄積されるとすると、電位Ｖｍと電位Ｖｐｓとの間の容量Ｃ０には電荷量ｑ１＋ｑ２＋ｑ３が蓄積されることになる。
【００５２】
この場合に、
Ｃ０×（Ｖｐｓ−Ｖｍ）＝ｑ１＋ｑ２＋ｑ３
Ｃ１×（Ｖ１−Ｖｐｓ）＝ｑ１
Ｃ２×（Ｖ２−Ｖｐｓ）＝ｑ２
Ｃ１×（Ｖ３−Ｖｐｓ）＝ｑ３
がそれぞれ成立するから、電位Ｖｐｓは、
Ｖｐｓ＝Ｃ０×Ｖｍ／（Ｃ０＋２Ｃ１＋Ｃ２）＋Ｃ１×（Ｖ１＋Ｖ３）／（Ｃ０＋２Ｃ１＋Ｃ２）＋Ｃ２×Ｖ２／（Ｃ０＋２Ｃ１＋Ｃ２）
と表すことができる。
【００５３】
ここで、電位Ｖｐｓに対する電位Ｖｍの影響を小さくして無視できるようにするには、容量Ｃ２の大きさを、容量Ｃ０及び容量Ｃ１に比べて十分に大きくすれば良い。つまり、容量値について、Ｃ２＞＞Ｃ０及びＣ２＞＞Ｃ１の関係がいずれも成立するようにする。このようにすると、電位Ｖｐｓについて
Ｖｐｓ＝Ｖ２
となる。つまり、容量について前記の関係が成立する場合、電位Ｖｐｓは近似的に電位Ｖ２と等しくなる。この場合、プレート電極１１の電位ＶｐｓはＦＬＲ５の電位Ｖ２のみによって決定され、ＦＬＲ５の内側部分及び外側部分のＮ- 型半導体層２の電位Ｖ１及び電位Ｖ３の影響を受けない。当然、そのような条件を設定したのであるから、この場合のＶｐｓは電位Ｖｍの影響も受けない。
【００５４】
このことから、阻止電圧が安定化し、信頼性が向上する。また、プレート電極１１における電位Ｖｐｓに対し、順ＦＰ１１ａ及び逆ＦＰ１１ｂに関する容量Ｃ１は影響しないのであるから、従来技術の構造とは異なり、順ＦＰ１１ａ及び逆ＦＰ１１ｂについての厳密且つ微細な設計及び製造精度が要求されることはない。
【００５５】
尚、容量Ｃ０及び容量Ｃ１が容量Ｃ２に比べて無視できるというためには、容量Ｃ０及び容量Ｃ１に対して容量Ｃ２が十倍以上の容量値となっていることが望ましい。
【００５６】
また、順ＦＰ１１ａ及び逆ＦＰ１１ｂに関する容量は等しくＣ１であるものとして説明したが、これは必須ではなく、互いに異なっている場合にも近似的にＶｐｓ＝Ｖ２は成立する。この場合、順フィールド１１ａとその下方のＮ- 型半導体層２との間の容量をＣ３として、先に示したＣ１×（Ｖ３−Ｖｐｓ）＝ｑ３の関係に代えてＣ３×（Ｖ３−Ｖｐｓ）＝ｑ３の関係を考えればよい。
【００５７】
この場合、
Ｖｐｓ＝（Ｃ１Ｖ１＋Ｃ２Ｖ２＋Ｃ３Ｖ３＋Ｃ０Ｖｍ）／（Ｃ０＋Ｃ１＋Ｃ２＋Ｃ３）
となるから、Ｃ２＞＞Ｃ０及びＣ２＞＞Ｃ１の関係に加えてＣ２＞＞Ｃ３の関係も成り立つとすると、やはりＶｐｓ＝Ｖ２が近似的に成り立つ。
【００５８】
一例として、隣り合うＦＬＲ同士の電位差が１００ＶとなるようにＦＬＲの間隔を設定し、容量Ｃ２の絶縁膜、つまり第１絶縁膜１４の絶縁薄膜部１４ａを熱酸化膜とする場合考える。このとき、絶縁薄膜部１４ａの絶縁破壊を避けるためには、熱酸化膜の絶縁破壊強度が８〜１０×１０6 Ｖ／ｃｍ程度であることから、絶縁薄膜部１４ａの膜厚は少なくとも数十ｎｍ必要である。
【００５９】
また、容量Ｃ１の絶縁膜、つまり第１絶縁膜１４の絶縁厚膜部１４ｂについても熱酸化膜として形成する場合、Ｃ２＞＞Ｃ１を成立させるためには、絶縁厚膜部１４ｂの膜厚を数百ｎｍ以上とするのが望ましい。また、絶縁薄膜部１４ａに比べて絶縁厚膜部１４ｂの厚さを十倍以上とすることも望ましい。
【００６０】
更に、Ｃ２＞＞Ｃ０を成立させるためには、第２絶縁膜１５の膜厚についても数百ｎｍ以上とする。
【００６１】
また、フィールドプレート同士の間隔を狭めてＮ- 型半導体層２がプレート電極１０〜１２に覆われずに露出する部分の面積を小さくすることにより、シールド効果を高めることができる。この場合、フィールドプレートの面積が広くなって容量Ｃ０及び容量Ｃ１の容量値が大きくなるから、Ｃ２＞＞Ｃ１及びＣ２＞＞Ｃ０を維持するように設計する必要がある。具体的には、絶縁厚膜部１４ｂの膜厚及び第２絶縁膜１５の膜厚を更に大きくして容量Ｃ０及び容量Ｃ１の容量値を小さくすれば良い。また、ＦＬＲ５の幅を大きくすることにより、容量Ｃ２の容量値を大きくすることにしても良い。
【００６２】
また、以上では半導体装置５０が３つ備えているフィールドリミッティングリングであるＦＬＲ４、ＦＬＲ５及びＦＬＲ６のうちのＦＬＲ５を取り上げて説明したが、その他のＦＬＲ４及びＦＬＲ６（と、それぞれの上方に形成されたプレート電極１０及び１２）に関しても以上の内容を適用することができる。
【００６３】
更に、ＦＬＲ（及びプレート電極）は本実施形態における３つに限るわけではない。少なくとも一つあれば機能を発揮し、数を増やすほど耐圧は向上する。また、ＦＬＲ、プレート電極等について、本実施形態の場合は角の丸くなった四角形状の平面形状を有しているが、これには限らず、円状等の他の平面形状であっても良い。
【００６４】
以上のように、本実施形態に係る半導体装置５０においては、フィールドリミッティングリング（ＦＬＲ４〜６）上に薄い絶縁膜（絶縁薄膜部１４ａ）を介してプレート電極１０〜１２を設ける。これにより、各ＦＬＲ４〜６と各プレート電極１０〜１２との間には大きな容量が構成され、第２絶縁膜１５上方の樹脂中におけるイオン等による電位の影響を避けることができるのに加えて、ＦＬＲ４〜６の両側部分のＮ- 型半導体層２における電位の影響も避けることができる。これにより、阻止電圧が安定化し、信頼性の向上した高耐圧の半導体装置を実現することができる。また、この際に、フィールドプレートについて厳密且つ微細な設計及び製造精度が要求されることはないため、本実施形態の半導体装置５０は容易に実現することができる。
【産業上の利用可能性】
【００６５】
本発明の半導体装置は、阻止電圧が安定化されて信頼性が高く、フィールドリミッティングリング及びフィールドプレートを有する高耐圧の半導体装置として有用である。
【図面の簡単な説明】
【００６６】
【図１】図１は、本発明の一実施形態に係るフィールドリミッティングリング及びフィールドプレートを備えた半導体装置の要部を説明する平面図である。
【図２】図２は、本発明の一実施形態に係る半導体装置について、図１のII-II'線による断面構成を示す図である。
【図３】図３は、本発明の一実施形態に係る半導体装置について、一つのフィールドリミッティングリング及びその上方のプレート電極に関して容量及び電位を示した図である。
【図４】図４は、図３における容量及び電位に対応する等価回路図である。
【図５】図５は、従来技術に係るフィールドリミッティングリング及びフィールドプレートを備えた半導体装置の要部を説明する平面図である。
【図６】図６は、従来技術に係る半導体装置について、図５のVI-VI'線による断面構成を示す図である。
【図７】図７は、従来技術に係る半導体装置について、一つのフィールドリミッティングリング及びその上方のプレート電極に関して容量及び電位を示した図である。
【図８】図８は、図７における容量及び電位に対応する等価回路図である。
【符号の説明】
【００６７】
１              型半導体基板
２              Ｎ−  型半導体層
３              Ｐ型半導体層
４、５、６      フィールドリミッティングリング（ＦＬＲ）
７              型半導体層
８              第３電極
９              第１電極
１０、１１、１２  プレート電極
１１ａ            順フィールドプレート（ＦＰ）
１１ｂ            逆フィールドプレート（ＦＰ）
１３              第２電極
１４              第１絶縁膜
１４ａ            絶縁薄膜部
１４ｂ            絶縁厚膜部
１５              第２絶縁膜
１６              素子領域
５０              半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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