(57)【要約】【課題】電界効果トランジスタの電気的特性を短時間で計算する。【解決手段】シミュレーション装置１は、構造モデル設定部１１、量子化状態算出部１２および状態混合部１３を含む。構造モデル設定部１１は、ＦＥＴのヘテロ構造がチャネル領域を形成する閉じ込めポテンシャルを有するとともに単一の半導体層からなると仮定して仮想構造モデルを設定する。量子化状態算出部１２は、仮想構造モデルそれぞれの仮想的な量子化電子状態を仮想電子状態として算出する。状態混合部１３は、仮想電子状態の物性量を混合してチャネル領域の量子化電子状態の物性量を算出する。【選択図】図２
2010165924.tif 000002
【特許請求の範囲】
【請求項１】
複数種の半導体層が積層されたヘテロ構造を有する電界効果トランジスタをモデル化して前記ヘテロ構造におけるチャネル領域の量子化電子状態の数値シミュレーションを行うシミュレーション装置であって、
前記ヘテロ構造が前記チャネル領域を形成する閉じ込めポテンシャルを有するとともに前記複数種の半導体層のうちのいずれかの単一の半導体層からなると仮定して、前記複数種の半導体層それぞれに対応する仮想構造モデルを設定する構造モデル設定部と、
前記仮想構造モデルそれぞれの仮想的な量子化電子状態を仮想電子状態として算出する量子化状態算出部と、
前記仮想電子状態の物性量を混合して前記チャネル領域の量子化電子状態の物性量を算出する状態混合部と、
を備えるシミュレーション装置。
【請求項２】
請求項１に記載のシミュレーション装置であって、前記チャネル領域の量子化電子状態の物性量は、キャリア輸送方程式を数値演算により解くために使用される物性量である、シミュレーション装置。
【請求項３】
請求項１または２に記載のシミュレーション装置であって、
前記ヘテロ構造は、
前記閉じ込めポテンシャルが分布する第１の半導体層と、
前記第１の半導体層とヘテロ接合する第２の半導体層と、
を含み、
前記状態混合部は、
前記第１および第２の半導体層それぞれの当該仮想電子状態の波動関数に基づいて、前記チャネル領域における当該仮想電子状態それぞれの電子の存在確率を算出し、当該算出された存在確率に基づいて前記チャネル領域の当該量子化電子状態の電子の存在確率を算出する存在確率算出部、
を含み、
前記チャネル領域の当該量子化電子状態の電子の存在確率をＩとし、前記第１の半導体層の当該仮想電子状態の電子の存在確率をＩＡとし、前記第２の半導体層の当該仮想電子状態の電子の存在確率をＩＢとしたとき、前記存在確率算出部は、Ｉ＝Ｉ×ＩＡ＋（１−Ｉ）×ＩＢ＝ＩＢ／（１−ＩＡ＋ＩＢ）、との式に基づいて前記存在確率Ｉを算出し、
前記状態混合部は、前記存在確率Ｉを混合割合として用いて前記仮想電子状態の物性量を混合する、シミュレーション装置。
【請求項４】
請求項３に記載のシミュレーション装置であって、前記第１の半導体層の当該仮想電子状態での物性量をＸＡとし、前記第２の半導体層の当該仮想電子状態での物性量をＸＢとし、前記チャネル領域の当該量子化電子状態での物性量をＸとするとき、
前記状態混合部は、Ｘ＝Ｉ×ＸＡ＋（１−Ｉ）×ＸＢ、との式に基づいて前記量子化電子状態の物性量Ｘを算出する、シミュレーション装置。
【請求項５】
請求項１または２に記載のシミュレーション装置であって、前記状態混合部により算出された当該物性量を用いてキャリア輸送方程式を解くことにより前記電界効果トランジスタの電気的特性を算出するキャリア輸送計算部をさらに備え、
前記状態混合部は、前記仮想電子状態それぞれの物性量を混合して暫定物性量を算出し、
前記キャリア輸送計算部は、前記状態混合部により算出された当該暫定物性量を用いて前記キャリア輸送方程式を数値演算により解くことでキャリア密度分布を得、
前記状態混合部は、前記キャリア密度分布に基づいて前記量子化電子状態の物性量を混合する、シミュレーション装置。
【請求項６】
請求項１から４のうちのいずれか１項に記載のシミュレーション装置であって、前記状態混合部により算出された当該物性量を用いて前記キャリア輸送方程式を解くことにより前記電界効果トランジスタの電気的特性を算出するキャリア輸送計算部をさらに備えるシミュレーション装置。
【請求項７】
請求項１から６のうちのいずれか１項に記載のシミュレーション装置であって、前記量子化状態算出部は、１次元電子系または２次元電子系での前記仮想電子状態を算出する、シミュレーション装置。
【請求項８】
複数種の半導体層が積層されたヘテロ構造を有する電界効果トランジスタをモデル化して前記ヘテロ構造におけるチャネル領域の量子化電子状態の数値シミュレーションを行うためのシミュレーション方法であって、
（ａ）前記ヘテロ構造が前記チャネル領域を形成する閉じ込めポテンシャルを有するとともに前記複数種の半導体層のうちのいずれかの単一の半導体層からなると仮定して、前記複数種の半導体層それぞれに対応する仮想構造モデルを設定するステップと、
（ｂ）前記仮想構造モデルそれぞれの仮想的な量子化電子状態を仮想電子状態として算出するステップと、
（ｃ）前記仮想電子状態の物性量を混合して前記チャネル領域の量子化電子状態の物性量を算出するステップと、
を備えるシミュレーション方法。
【請求項９】
請求項８に記載のシミュレーション方法であって、
前記ヘテロ構造は、
前記閉じ込めポテンシャルが分布する第１の半導体層と、
前記第１の半導体層とヘテロ接合する第２の半導体層と、
を含み、
前記ステップ（ｃ）は、
前記第１および第２の半導体層それぞれの当該仮想電子状態の波動関数に基づいて、前記チャネル領域における当該仮想電子状態それぞれの電子の存在確率を算出し、当該算出された存在確率に基づいて前記チャネル領域の当該量子化電子状態の電子の存在確率を算出するステップ、
を含み、
前記チャネル領域の当該量子化電子状態の電子の存在確率をＩとし、前記第１の半導体層の当該仮想電子状態の電子の存在確率をＩＡとし、前記第２の半導体層の当該仮想電子状態の電子の存在確率をＩＢとしたとき、Ｉ＝Ｉ×ＩＡ＋（１−Ｉ）×ＩＢ＝ＩＢ／（１−ＩＡ＋ＩＢ）、との式に基づいて前記存在確率Ｉが算出され、
前記ステップ（ｃ）において、前記仮想電子状態の物性量は、前記存在確率Ｉを混合割合として用いて混合される、シミュレーション方法。
【請求項１０】
請求項９に記載のシミュレーション方法であって、前記第１の半導体層の当該仮想電子状態での物性量をＸＡとし、前記第２の半導体層の当該仮想電子状態での物性量をＸＢとし、前記チャネル領域の当該量子化電子状態での物性量をＸとするとき、
前記ステップ（ｃ）では、Ｘ＝Ｉ×ＸＡ＋（１−Ｉ）×ＸＢ、との式に基づいて前記量子化電子状態の物性量Ｘが算出される、シミュレーション方法。
【請求項１１】
請求項８に記載のシミュレーション方法であって、
前記ステップ（ｃ）は、前記仮想電子状態それぞれの物性量を混合して暫定物性量を算出し、当該暫定物性量を用いてキャリア輸送方程式を数値演算により解くことでキャリア密度分布を得るステップを含み、
前記ステップ（ｃ）において、前記仮想電子状態の物性量は前記キャリア密度分布に基づいて混合される、シミュレーション方法。
【請求項１２】
請求項８から１１のうちのいずれか１項に記載のシミュレーション方法であって、
（ｄ）前記状態混合部により算出された当該物性量を用いてキャリア輸送方程式を解くことにより前記電界効果トランジスタの電気的特性を算出するステップ、
をさらに備えるシミュレーション方法。
【請求項１３】
複数種の半導体層が積層されたヘテロ構造を有する電界効果トランジスタをモデル化して前記ヘテロ構造におけるチャネル領域の量子化電子状態の数値シミュレーションをコンピュータに実行させるプログラムを記録するコンピュータ読み取り可能な記録媒体であって、
前記数値シミュレーションは、
（ａ）前記ヘテロ構造が前記チャネル領域を形成する閉じ込めポテンシャルを有するとともに前記複数種の半導体層のうちのいずれかの単一の半導体層からなると仮定して、前記複数種の半導体層それぞれに対応する仮想構造モデルを設定する構造モデル設定処理と、
（ｂ）前記仮想構造モデルそれぞれの仮想的な量子化電子状態を仮想電子状態として算出する量子化状態算出処理と、
（ｃ）前記仮想電子状態の物性量を混合して前記チャネル領域の量子化電子状態の物性量を算出する状態混合処理と、
を含む、記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（ＦＥＴ：Field-Effect Transistor）をモデル化して当該ＦＥＴのチャネル領域の量子化電子状態を数値シミュレーションにより算出する技術に関し、特に、ヘテロ構造を有するＦＥＴをモデル化してチャネル領域の量子化電子状態を数値シミュレーションにより算出する技術に関する。
【背景技術】
【０００２】
ＣＭＯＳデバイスのさらなる高性能化のために、ヘテロ構造を用いた高移動度のチャネル領域を有するＦＥＴの研究開発が進められている。たとえば、シリコン以外の高移動度半導体材料を用いたヘテロ構造を採用したり、チャネル領域へ結晶歪みを導入したりすることでデバイス性能の向上が図られている。
【０００３】
ＭＯＳＦＥＴの電気的特性を数値シミュレーションにより得るためには、シュレーディンガー方程式を解いて、反転層での閉じ込め量子化を考慮した電子状態、すなわち量子化電子状態を得、この量子化電子状態を用いて低次元電子系のキャリア輸送のシミュレーションを行うことが効果的である。
【０００４】
近年、ＭＯＳＦＥＴの短チャネル化に伴い、キャリア輸送方向の電界が強まり、キャリアが高エネルギー化する傾向にある。それ故、単純な有効質量を用いた放物線型のエネルギーバンド構造に基づくシミュレーションでは、計算精度が低いという問題がある。計算精度の向上のためには、エネルギーバンドのフルバンド構造に基づいた詳細な量子化電子状態が必要である。フルバンド構造は、強結合近似法や擬ポテンシャル法により厳密に計算することができる。強結合近似法によるフルバンド構造の計算方法は、たとえば、非特許文献１に開示されている。擬ポテンシャル法によるフルバンド構造の計算方法は、たとえば、非特許文献２に開示されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】H. Fitriawan, M. Ogawa, S. Souma and T. Miyoshi, "Fullband Simulation of Nano-Scale MOSFETs Based on a Non-equilibrium Green's Function Method", IEICE Transactions on Electronics, E91-C, pp. 105-109 (2008).
【非特許文献２】M. V. Fischetti and S. E. Laux, "Monte Carlo Study of Electron Transport in Silicon Inversion Layers", Physical Review B 48, 2244 (1993).
【発明の概要】
【発明が解決しようとする課題】
【０００６】
フルバンド構造に基づいた量子化電子状態を厳密に計算するには、膨大な計算量と多大なメモリ空間が必要である。たとえば、非特許文献１に開示されている強結合近似法では、結晶を構成する原子を１つ１つ考慮し、さらに、各原子ごとに複数の原子軌道を考慮しなければならないので、ＦＥＴの反転層での低次元電子系のハミルトニアンの行列サイズが非常に大きくなってしまう。それ故、ある程度の大きさを持つＦＥＴを対象にした場合には、シュレーディンガー方程式を解く際の計算量が膨大になり、現実的な計算時間でシミュレーションが終了しないおそれがある。
【０００７】
計算量を抑制する方法として、非特許文献２は、擬ポテンシャル法に基づいてシュレーディンガー方程式を解く方法を開示している。この方法は、波数空間（または運動量空間）で定義されるバルク状態でのフルバンド構造を予め計算する。このフルバンド構造を用いることで、量子化されたフルバンド構造を高速に計算することが可能となる。
【０００８】
図１は、擬ポテンシャル法と強結合近似法とで計算された分散関係の一例を示すグラフである。このグラフは、深さ方向１００ｎｍの領域に閉じ込め電界強度５０ｋＶ／ｃｍの三角ポテンシャルが形成されている場合の価電子帯の量子化バンドの分散関係（ａは格子定数）を示すものである。図１には、＜１００＞方向と＜１１０＞方向の結晶方位についてのグラフがそれぞれ示されている。図１に示されるように、擬ポテンシャル法と強結合近似法とでほぼ同じ量子化電子状態が得られるが、擬ポテンシャル法による量子化電子状態の算出時間は１０秒程度であったのに対し、強結合近似法による量子化電子状態の算出時間は６時間程度であった。
【０００９】
しかしながら、非特許文献２の計算方法は、ＭＯＳＦＥＴのヘテロ構造のように、実空間においてＭＯＳ界面と垂直な閉じ込め方向に異種材料が積層された構造に対しては適用できない。その理由は、バルク状態での電子状態が波数空間で定義されるので、シュレーディンガー方程式にその実空間分布を取り入れることができないからである。
【課題を解決するための手段】
【００１０】
本発明によれば、複数種の半導体層が積層されたヘテロ構造を有する電界効果トランジスタをモデル化して前記ヘテロ構造におけるチャネル領域の量子化電子状態の数値シミュレーションを行うシミュレーション装置が提供される。このシミュレーション装置は、前記ヘテロ構造が前記チャネル領域を形成する閉じ込めポテンシャルを有するとともに前記複数種の半導体層のうちのいずれかの単一の半導体層からなると仮定して、前記複数種の半導体層それぞれに対応する仮想構造モデルを設定する構造モデル設定部と、前記仮想構造モデルそれぞれの仮想的な量子化電子状態を仮想電子状態として算出する量子化状態算出部と、前記仮想電子状態の物性量を混合して前記チャネル領域の量子化電子状態の物性量を算出する状態混合部と、を備えている。
【００１１】
発明によれば、複数種の半導体層が積層されたヘテロ構造を有する電界効果トランジスタをモデル化して前記ヘテロ構造におけるチャネル領域の量子化電子状態の数値シミュレーションを行うためのシミュレーション方法が提供される。このシミュレーション方法は、（ａ）前記ヘテロ構造が前記チャネル領域を形成する閉じ込めポテンシャルを有するとともに前記複数種の半導体層のうちのいずれかの単一の半導体層からなると仮定して、前記複数種の半導体層それぞれに対応する仮想構造モデルを設定するステップと、（ｂ）前記仮想構造モデルそれぞれの仮想的な量子化電子状態を仮想電子状態として算出するステップと、（ｃ）前記仮想電子状態の物性量を混合して前記チャネル領域の量子化電子状態の物性量を算出するステップと、を備えている。
【００１２】
本発明によれば、複数種の半導体層が積層されたヘテロ構造を有する電界効果トランジスタをモデル化して前記ヘテロ構造におけるチャネル領域の量子化電子状態の数値シミュレーションをコンピュータに実行させるプログラムを記録するコンピュータ読み取り可能な記録媒体が提供される。前記数値シミュレーションは、（ａ）前記ヘテロ構造が前記チャネル領域を形成する閉じ込めポテンシャルを有するとともに前記複数種の半導体層のうちのいずれかの単一の半導体層からなると仮定して、前記複数種の半導体層それぞれに対応する仮想構造モデルを設定する構造モデル設定処理と、（ｂ）前記仮想構造モデルそれぞれの仮想的な量子化電子状態を仮想電子状態として算出する量子化状態算出処理と、（ｃ）前記仮想電子状態の物性量を混合して前記チャネル領域の量子化電子状態の物性量を算出する状態混合処理と、を含む。
【発明の効果】
【００１３】
上述の通り、本発明によるシミュレーション装置およびシミュレーション方法、並びに記録媒体に記録されたプログラムでは、ヘテロ構造がチャネル領域を形成する閉じ込めポテンシャルを有するとともに単一の半導体層からなると仮定して、複数種の半導体層それぞれに対応する仮想構造モデルが設定されるので、仮想構造モデルの仮想電子状態をバルク状態とみなして数値シミュレーションにより短時間で仮想電子状態を算出することができる。また、仮想電子状態の物性量を混合することでチャネル領域の量子化電子状態の物性量が算出される。当該物性量を用いた数値シミュレーションを実行することにより電界効果トランジスタの電気的特性を比較的高精度かつ短時間で計算することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】擬ポテンシャル法と強結合近似法とで計算された分散関係の一例を示すグラフである。
【図２】本発明に係る第１の実施形態のシミュレーション装置の概略構成を示す機能ブロック図である。
【図３】シミュレーション装置の動作手順を概略的に示すフローチャートである。
【図４】（Ａ）は、ＦＥＴの断面構造を示す図であり、（Ｂ）は、（Ａ）の構造内のポテンシャルＶ（ｚ）の分布と電子の存在確率｜Ψ（ｚ）｜２の分布とを概略的に示す図である。
【図５】閉じ込めポテンシャルと電子の存在確率の分布とを概略的に示す図である。
【図６】閉じ込めポテンシャルと電子の存在確率の分布とを概略的に示す図である。
【図７】Ｇｅ／Ｓｉヘテロ構造を有するｐ型ＭＯＳＦＥＴの断面構造を概略的に示す図である。
【図８】閉じ込めポテンシャルと基底サブバンドでの存在確率｜Ψ（ｚ）｜２の分布とを示す図である。
【図９】各種方法で計算された分散関係を示すグラフである。
【図１０】モンテカルロ・シミュレーションで使用される波数空間を説明するための図である。
【図１１】第２の実施形態に係るシミュレーション方法の処理手順を概略的に示すフローチャートである。
【図１２】３種類の半導体層からなるヘテロ構造の閉じ込め方向のキャリア密度分布ｎ（ｚ）を示したグラフである。
【発明を実施するための形態】
【００１５】
以下、本発明に係る実施の形態について図面を参照しつつ説明する。なお、すべての図面において、同様な構成要素には同一符号を付し、その詳細な説明は重複しないように適宜省略される。
【００１６】
（第１の実施形態）
図２は、本発明に係る第１の実施形態のシミュレーション装置１の概略構成を示す機能ブロック図である。このシミュレーション装置１は、複数種の半導体層が積層されたヘテロ構造を有する電界効果トランジスタ（ＦＥＴ）をモデル化して当該ヘテロ構造におけるチャネル領域の量子化電子状態を数値シミュレーションにより計算する機能を有する。
【００１７】
図２に示されるように、このシミュレーション装置１は、実計算機または仮想計算機などのプロセッサ（データ処理部）２を有している。このプロセッサ２は、データ入力部１０，構造モデル設定部１１，量子化状態算出部１２および状態混合部１３を有する。ユーザは、ディスプレイ５に表示された操作画面を確認しつつ、キーボードやポインティングデバイスなどの入力操作部４を操作してプロセッサ２の動作を制御することができる。
【００１８】
データ入力部１０には、数値シミュレーションの対象となるＦＥＴの素子構造データが外部から入力される。このＦＥＴは、ＭＯＳＦＥＴであり、ＭＯＳ界面と垂直な方向に沿って複数種の半導体層が積層されたヘテロ構造を有する。このヘテロ構造は、低次元電子ガスが流れるべきチャネル領域を含む。
【００１９】
データ入力部１０は、入力された素子構造データをデータ記憶装置３のデータ格納部３０に記憶する。データ記憶装置３は、揮発性メモリまたは不揮発性メモリなどの記録媒体（たとえば、半導体メモリや磁気記録媒体）と、この記録媒体に対してデータの書き込みと読み出しを行うための回路で構成することができる。データ格納部３０は、予め記録媒体上の所定の記憶領域上に構成されてもよいし、あるいは、プロセッサ２の動作時に割り当てられる適当な記憶領域上に構成されてもよい。
【００２０】
ヘテロ構造内には、チャネル領域を形成する閉じ込めポテンシャルが形成されている。構造モデル設定部１１は、データ格納部３０から素子構造データを読み出し、このヘテロ構造が閉じ込めポテンシャルを有するとともに複数種の半導体層のうち単一の半導体層からなると仮定して、複数種の半導体層それぞれに対応する仮想構造モデルを設定する機能を有する。
【００２１】
量子化状態算出部１２は、仮想構造モデルのそれぞれの仮想的な量子化電子状態を仮想電子状態として算出する。状態混合部１３は、複数の仮想電子状態の物性量を混合してチャネル領域の量子化電子状態の物性量を算出する。当該物性量は、たとえばキャリア輸送方程式を数値演算により解くために使用される物性量（移動度や拡散係数など）である。
【００２２】
そして、キャリア輸送計算部１４は、状態混合部１３により算出された当該物性量を用いてキャリア輸送方程式を解くことによりＦＥＴの電気的特性を算出する機能を有している。キャリア輸送方程式としては、たとえば、モンテカルロ法を用いたボルツマンの輸送方程式が挙げられるが、これに限定されるものではない。
【００２３】
図２のシミュレーション装置１の機能ブロック１０〜１４の全部または一部は、半導体集積回路などのハードウェアで実現されてもよいし、あるいは、不揮発性メモリや光ディスクなどの記録媒体に記録されたプログラムまたはプログラムコードで実現されてもよい。このようなプログラムまたはプログラムコードは、機能ブロック１０〜１４の全部または一部の処理を、ＣＰＵを有するコンピュータシステムに実行させるものである。ＣＰＵは、機能ブロック１０〜１４の処理を実行する演算部と、前記処理の命令を記憶する主記憶部とを含み、処理過程で使用するデータを記憶装置に一時的に記憶しつつ一連の処理を実行する。
【００２４】
上記構成を有するシミュレーション装置１の動作を以下に説明する。図３は、シミュレーション装置１の動作手順を概略的に示すフローチャートであり、図４（Ａ）は、シミュレーションの対象となるＦＥＴ１００の断面構造を示す図であり、図４（Ｂ）は、図４（Ａ）の構造内のポテンシャルＶ（ｚ）の分布と電子の存在確率｜Ψ（ｚ）｜２とを概略的に示す図である。ここで、ｚは、ＦＥＴ１００の深さ方向の位置を示す変数であり、Ψ（ｚ）は、量子化電子状態の波動関数である。
【００２５】
図４（Ａ）に示されるように、ＦＥＴ１００は、ＭＯＳＦＥＴであり、ヘテロ構造を構成する半導体層１１０Ａ，１１０Ｂ，１２０を有する。これら半導体層１１０Ａ，１１０Ｂ，１２０はヘテロ接合されている。また、これら半導体層１１０Ａ，１１０Ｂ，１２０は、ＭＯＳ界面に垂直な深さ方向（ｚ軸方向）に沿って積層されている。半導体層１１０Ａには、図４（Ｂ）に示されるように井戸状の閉じ込めポテンシャルが形成されており、１次元電子あるいは２次元電子の低次元電子ガスが流れるべきチャネル領域を構成する。このヘテロ構造上にゲート絶縁膜を介してゲート電極１４０が形成されており、このゲート電極１４０の両側にそれぞれソース電極１３０Ｓとドレイン電極１３０Ｄが形成されている。
【００２６】
図３を参照すると、ステップＳ１０で、構造モデル設定部１１は、シミュレーション対象となるヘテロ構造ＭＯＳＦＥＴの素子構造を示すデータをデータ格納部３０から読み出す。次に、構造モデル設定部１１は、ヘテロ構造を構成する異種半導体層１１０Ａ，１１０Ｂにそれぞれ対応する仮想構造モデルを設定する（ステップＳ１１）。すなわち、構造モデル設定部１１は、ヘテロ構造が閉じ込めポテンシャルを有するとともに半導体層１１０Ａ，１１０Ｂのうちの何れか一方の半導体層のみからなると仮定して、半導体層１１０Ａ，１１０Ｂそれぞれに対応する仮想構造モデルを設定する。
【００２７】
次に、量子化状態算出部１２は、仮想構造モデルの量子化電子状態を仮想電子状態ΦＡ、ΦＢとして数値シミュレーションにより算出する（ステップＳ１２）。ここで、仮想電子状態ΦＡは、ヘテロ構造が閉じ込めポテンシャルを有するとともに半導体層１１０Ａのみからなると仮定した場合の仮想的な量子化電子状態であり、仮想電子状態ΦＢは、ヘテロ構造が閉じ込めポテンシャルを有するとともに半導体層１１０Ｂのみからなると仮定した場合の仮想的な量子化電子状態である。この結果、仮想電子状態ΦＡ、ΦＢそれぞれの電子の波動関数ΨＡ（ｚ），ΨＢ（ｚ）が算出される。仮想電子状態ΦＡ、ΦＢは、たとえば、擬ポテンシャル法などの公知の高速演算法を使用して算出されればよいので、その詳細な説明は省略する。
【００２８】
ここで、半導体層１１０Ａ，１１０Ｂそれぞれのバルク状態でのエネルギーバンド構造は、伝導帯の最低エネルギーまたは価電子帯の最高エネルギーなどの適当なエネルギー値を原点として得ることが可能である。両者のエネルギー原点間のエネルギー差、すなわちバンドオフセットは、閉じ込めポテンシャルＶ（ｚ）に含まれているとする。
【００２９】
次に、状態混合部１３は、波動関数ΨＡ（ｚ），ΨＢ（ｚ）に基づいて、仮想電子状態ΦＡ、ΦＢの電子の存在確率をＩＡ、ＩＢを算出する（ステップＳ１３）。続けて、状態混合部１３は、これら存在確率をＩＡ、ＩＢに基づいて、実際の量子化電子状態の電子の存在確率Ｉを算出する（ステップＳ１４）。
【００３０】
より具体的には、図２の状態混合部１３の中の存在確率算出部が、仮想電子状態ΦＡ、ΦＢの波動関数ΨＡ（ｚ），ΨＢ（ｚ）に基づいて、チャネル領域における当該仮想電子状態ΦＡ、ΦＢそれぞれの電子の存在確率ＩＡ、ＩＢを算出する（ステップＳ１３）。
【００３１】
ここで、閉じ込めポテンシャルＶ（ｚ）についての電子の存在確率Ｉは、次式（１）に従って算出することができる。積分すべき領域は、半導体層１１０Ａの領域（ｚ１＜ｚ＜ｚ２）である。
【００３２】
【数１】
2010165924.tif 000003
【００３３】
図５に示すように、チャネル領域における電子の存在確率Ｉは、量子化電子状態の電子の存在確率｜Ψ（ｚ）｜２の半導体層１１０Ａの領域（ｚ１＜ｚ＜ｚ２）における積分値である。図５において、Ｆ０は、半導体層１２０の領域を、Ｆ１は、半導体層１１０Ａの領域を、Ｆ２は、半導体層１１０Ｂの領域を、それぞれ表している。
【００３４】
なお、波動関数Ψ（ｚ）は、全領域での積分値が１になるように規格化されているとする。また、半導体層１１０Ａの領域は連続した領域である必要はなく、たとえば、ｚ３＜ｚ＜ｚ４の領域、ｚ５＜ｚ＜ｚ６の領域といったように分割された領域がある場合には、それぞれの領域での積分値の和を存在確率Ｉとすればよい。
【００３５】
ここで、仮想電子状態ΦＡ、ΦＢの波動関数ΨＡ（ｚ），ΨＢ（ｚ）は、図６に示されるような分布を有する。本実施形態では、上式（１）と同時に、以下の関係式（２）が近似的に成立するものと考えることが特徴である。
【００３６】
【数２】
2010165924.tif 000004
【００３７】
チャネル領域とみなす半導体層１１０Ａの領域（ｚ１＜ｚ＜ｚ２）における波動関数ΨＡ（ｚ），ΨＢ（ｚ）の積分値（すなわち、当該領域での電子の存在確率ＩＡ，ＩＢ）は、それぞれ、以下の式（３Ａ）、（３Ｂ）で与えられる。
【００３８】
【数３】
2010165924.tif 000005
【００３９】
【数４】
2010165924.tif 000006
【００４０】
したがって、上式（２）より、次式（４）が成立することが分かる。
【００４１】
【数５】
2010165924.tif 000007
【００４２】
図２の状態混合部１３の中の存在確率算出部は、この式（４）に基づいてチャネル領域における存在確率Ｉを算出する。なお、電子の存在確率（波動関数の絶対値の２乗）により混合する割合が決定されるので、量子化電子状態の量子数（サブバンド）ごとに混合する割合は変化する。
【００４３】
状態混合部１３は、ステップＳ１４で得られた混合割合に基づいて仮想電子状態の物性量を混合することにより、キャリア輸送方程式を解くために必要な物性量Ｘを算出する（ステップＳ１５）。具体的には、量子化電子状態のある物性量をＸとした場合、仮想電子状態ΦＡでの物性量をＸＡとし、仮想電子状態ΦＢでの物性量をＸＢとしたとき、キャリア輸送計算部１４は、次式に従って物性量ＸＡ，ＸＢを混合して物性量Ｘを算出する。ここで、物性量Ｘは、エネルギーバンド構造や電子の存在確率や移動度、散乱パラメータなどの、キャリア輸送方程式を解くために必要な低次元キャリアの物性量である。
【００４４】
Ｘ＝Ｉ×ＸＡ＋（１−Ｉ）×ＸＢ
【００４５】
なお、物性量Ｘ、ＸＡ、ＸＢが分布を持ち、たとえば、Ｘ（ｔ）、ＸＡ（ｔ）、ＸＢ（ｔ）と表される場合には、引数ｔごとにＸＡ（ｔ）、ＸＢ（ｔ）を混合してＸ（ｔ）を算出すればよい。
【００４６】
上記の如く、ヘテロ構造の量子化電子状態での物性量を、バルク状態での物性量を基礎とした計算方法を用いて得ることが可能である。キャリア輸送計算部１４は、キャリア輸送方程式に基づいた数値演算を実行してＦＥＴ１００の電気的特性を算出する（ステップＳ１６）。たとえば、低次元キャリアの輸送計算の方法として、モンテカルロ法や低次元キャリアの固有モード展開による非平衡グリーン関数法などの方法によりキャリア輸送方程式を解けばよい。キャリア輸送計算を行う際に、ポアソン方程式を用いて、自己無撞着にキャリア輸送計算を行ってもよい。
【００４７】
なお、自己無撞着計算の途中で閉じ込めポテンシャルＶ（ｚ）が変化する場合には、ステップＳ１６からステップＳ１２に戻り、変化した閉じ込めポテンシャルを用いてヘテロ構造の量子化電子状態を計算し直せばよい。
【００４８】
次に、本実施形態の数値シミュレーションによる効果について説明する。
【００４９】
図７に示すように、シリコン基板２１０Ｂ上に厚さ３ｎｍのＧｅチャネル領域２１０Ａが形成されたＧｅ／Ｓｉヘテロ構造を有するｐ型ＭＯＳＦＥＴ２００に対するシミュレーションを実行した。このｐ型ＭＯＳＦＥＴ２００は、チャネル領域２１０Ａに対向するゲート電極２３０とソース電極２２０Ｓとドレイン電極２２０Ｄとを有するものである。ｘ軸方向は、ＭＯＳＦＥＴ２００のチャネル方向（ソース電極−ドレイン電極間方向）を示し、ｙ軸方向は、ゲート電極２３０の幅方向を示し、ｚ軸方向は、ＭＯＳ界面と垂直な方向を示す。
【００５０】
図８は、図７のＧｅ／Ｓｉヘテロ構造での閉じ込めポテンシャルＶ（ｚ）と、最終的に得られた基底サブバンドでの存在確率｜Ψ（ｚ）｜２の分布とを示している。この存在確率｜Ψ（ｚ）｜２から得られる、基底状態でのＧｅ層の量子化電子状態の混合率Ｉは、６５．５％、Ｓｉ層の量子化電子状態は、１−Ｉ＝３４．５％となる。ただし、今回の計算では、Ｓｉ／Ｇｅ間のバンドオフセットは無視している。
【００５１】
図９は、＜１００＞、＜１１０＞方向の結晶方位について、実際にＧｅ／Ｓｉヘテロ構造での原子配置を考慮して、強結合近似法により計算した量子電子状態の価電子帯基底サブバンドの分散関係の計算結果（実線）と、閉じ込めポテンシャルを固定して、閉じ込め方向の物質がＳｉのみであると仮定した場合の計算結果（破線）と、閉じ込め方向の物質がＧｅのみであると仮定した場合の計算結果（点線）と、破線と点線の結果を混合率Ｉにより混合した結果（白丸）と、を示す図である。
【００５２】
図９から分かるように、本実施形態の方法により得られた結果と、実際にヘテロ構造の物質分布を考慮して計算した結果とが、＜１００＞、＜１１０＞方向の結晶方位のいずれの場合でも、よく一致していることが分かる。
【００５３】
ソース−ドレイン間のキャリア輸送方向（図７のｘ軸方向）について閉じ込めポテンシャルＶ（ｚ）やヘテロ構造の構成が変化する場合には、キャリア輸送方向の各点において以上の処理を繰り返し実行して、それぞれヘテロ構造での量子化電子状態を算出すればよい（図３のステップＳ１２〜Ｓ１５）。
【００５４】
ところで、このシミュレーションでは、物性量としてのバンド構造の混合を行ったが、散乱パラメータなどの他のパラメータの物性量に対しても混合することができる。
【００５５】
上記のようにして得られたヘテロ構造での量子化電子状態の物性量を用いてキャリア輸送計算をが実行される（ステップＳ１６）。このとき、一般的な低次元キャリア輸送計算方法を使用すればよい。
【００５６】
低次元キャリア輸送計算方法の例として、モンテカルロ法によりボルツマン輸送方程式を解くモンテカルロ・シミュレーションが挙げられる。以下、このモンテカルロ・シミュレーションについて説明する。
【００５７】
バルク型ＭＯＳＦＥＴの場合、キャリアの閉じ込め方向は、図７のｚ軸方向のみであり、量子化されたキャリアは、２次元キャリアとなる。この場合、キャリアの状態は主に図７のｘ軸方向、ｙ軸方向に対する波数ｋｘ、ｋｙで表され、その量子化エネルギーバンドは、図１０に示されるようにｋｘ、ｋｙの２次元波数空間で表現される。図１０では、エネルギーの等高線が示されており、ａは格子定数である。
【００５８】
また、２次元キャリアのｚ方向の実空間情報は、量子化電子状態の量子数ｊｚと、量子数ごとの波動関数Ψｊｚ（ｚ）によって表される。このような２次元キャリアに対するモンテカルロ・シミュレーションでは、まず、図１０のように、計算領域として設定した実空間の座標Ｘ＝Ｘ１、Ｘ２、Ｘ３、…、ＸＭの全ての点において、上述の方法によりＧｅ層の量子化電子状態とＳｉ層の量子化電子状態とを混合し、Ｇｅ／Ｓｉヘテロ構造での量子化電子状態を計算する。
【００５９】
図１０では、量子化電子状態のうち、ある１つの量子数でのバンド構造のみが表示されているが、量子化電子状態には、量子数毎のバンド構造に加え、散乱パラメータなどの物性情報も含まれている。
【００６０】
図１０では、Ｘの座標としてＸ１〜ＸＭのＭ個の座標点を考えているが、Ｍは、素子構造と計算精度に応じて任意の正の値を設定することができる。
【００６１】
さらに、Ｍが、２以上の場合、座標点間の量子化電子状態を、さらにｘ軸方向に対して補間することにより、計算精度を高めることができる。その際の補間方法は線形補間やスプライン補間などの標準的な方法を用いることができる。ただし、座標点数Ｍは、補間に必要な座標点数以上である必要がある。
【００６２】
キャリア輸送方程式を解く際には、Ｘ、ｋｘ、ｋｙの３次元量子化電子状態空間内で低次元キャリアを走行させて、低次元キャリア輸送計算が実行される。ｙ軸方向についてもキャリアは輸送させるが、図７のＭＯＳＦＥＴ２００では、ｙ軸方向については均一かつ十分領域が広いと考えて、無視することができる。
【００６３】
低次元キャリアは、電子や正孔のような荷電粒子であり、電界Ｆに応じてｋｘ‐ｋｙ波数平面上で運動させる。キャリアの電荷をｑとし、プランク定数をｈとすると、自由時間τの間のｋｘ‐ｋｙ平面上での座標変化Δｋは、Δｋ＝２π×ｑ×Ｆ×τ／ｈとなる。ただし、ここでは磁場の影響は無いものとしている。
【００６４】
ここで、電界Ｆは、量子化電子状態のエネルギーバンド構造をＥ（ｘ、ｋｘ、ｋｙ）とした場合、−δＥ（ｘ、ｋｘ、ｋｙ）／δｘであり、Ｅ（ｘ、ｋｘ、ｋｙ）のｘについての偏微分により決まる。つまり、キャリアの実空間座標、ｋｘ‐ｋｙ波数平面座標によって電界Ｆは異なる。
【００６５】
モンテカルロ・シミュレーションでは自由時間τは、０から１の間の一様乱数ｒ１を用いて、τ＝−ｌｎ（ｒ１）／Γとして定義される。ここで、ｌｎは自然対数であり、Γはフォノン散乱、不純物散乱、界面ラフネス散乱などの種々の散乱の、個々の散乱確率の和、つまり全散乱確率である。
【００６６】
また、各種散乱パラメータとして、フォノンエネルギーなどの経験的に良く知られたパラメータを用いる場合には、それらの物性パラメータについても量子化電子状態としてＧｅ層とＳｉ層の物性量（物性パラメータ）を混合して使用すればよい。
【００６７】
このような物性パラメータの混合については、量子化電子状態のバンド構造計算を、強結合近似法などによる実空間基底に基づいた方法で行う場合にも適用することができる。
【００６８】
実空間での運動については速度ベクトルｖ＝（ｖｘ、ｖｙ）に応じて運動させる。ｖは、ｖ＝（ｖｘ、ｖｙ）＝（２π／ｈ）×（δＥ（ｘ、ｋｘ、ｋｙ）／δｋｘ、δＥ（ｘ、ｋｘ、ｋｙ）／δｋｙ）と、Ｅ（ｘ、ｋｘ、ｋｙ）の波数空間での偏微分により計算すればよい。
【００６９】
ただし、実際には、量子化電子状態がｘ軸方向に対して変化するので、キャリア実空間上で速度ｖでキャリアを運動させながら、量子化電子状態を変化させつつ、キャリアを輸送させることとなる。
【００７０】
上記したような低次元キャリア輸送計算を、多数の低次元キャリアに対して行うことにより、最終的にソースからドレインに達した低次元キャリア数から電流値を計算することが可能である。
【００７１】
また、低次元キャリアの分布からキャリア密度分布を計算することができ、得られたキャリア密度分布をポアソン方程式に代入して解くことにより、新たなポテンシャル分布を得ることができる。さらに、この新たなポテンシャル分布を用いてキャリア輸送計算を行っていけば、自己無撞着的な解を得ることができる。その際、ポテンシャル分布が更新された時点で、新たに量子化電子状態の混合割合を更新することにより、計算精度を高めることができる。
【００７２】
以上は閉じ込め量子化方向がｚ方向のみのバルク型Ｇｅ／Ｓｉヘテロ構造ＭＯＳＦＥＴ２００を例として挙げて説明したが、本実施形態のシミュレーションは、２次元閉じ込め型や３次元閉じ込め型のヘテロ構造デバイスに対しても適用することができる。また、磁場の影響がある場合についても、シュレーディンガー方程式やキャリア輸送計算に磁場の影響を取り入れることにより、本実施形態のシミュレーションを実行することが可能である。
【００７３】
上記の通り、第１の実施形態のシミュレーション装置１は、仮想電子状態の電子の存在確率に基づいて混合割合を算出し、この混合割合に基づいて仮想電子状態の物性量を混合して量子化電子状態の物性量を算出するので、当該物性量を用いた数値シミュレーションを高速かつ高精度に実行することができる。たとえば、シミュレーション装置１は、当該物性量をパラメータとしたキャリア輸送方程式を解くことにより電界効果トランジスタの電気的特性を短時間で計算することができる。
【００７４】
（第２の実施形態）
次に、本発明に係る第２の実施形態について説明する。本実施形態のシミュレーション装置の構成は、状態混合部１３の処理内容を除いて、上記第１の実施形態のシミュレーション装置１（図２）の構成と基本的に同じである。図１１は、第２の実施形態に係るシミュレーション方法の処理手順を概略的に示すフローチャートである。
【００７５】
図１１に示されるように、図３と同様にステップＳ１０〜Ｓ１２が実行される。本実施形態のシミュレーション方法が第１の実施形態のシミュレーション方法と異なる点は、ステップＳ１５で仮想電子状態の物性量の混合に使用される混合割合をキャリア密度分布に基づいて算出する点である。
【００７６】
ステップＳ１２で仮想電子状態が算出された後、状態混合部１３は、混合割合を適当な初期値に設定する（ステップＳ２０）。その後、状態混合部１３は、ステップＳ１４で設定された混合割合に基づいて仮想電子状態の物性量を混合することにより、キャリア輸送方程式を解くために必要な物性量Ｘを暫定的に算出する（ステップＳ１５）。
【００７７】
その後、キャリア輸送計算部１４は、キャリア輸送方程式に基づいた数値演算を実行してＦＥＴ１００の電気的特性を暫定的に算出する（ステップＳ１６）。この後、状態混合部１３に処理が戻り、状態混合部１３は、この数値演算により得られたキャリア密度分布に基づいて混合割合を算出し（ステップＳ２１）、このステップＳ２１で算出された混合割合が収束しているか否かを判定する（ステップＳ２２）。当該混合割合が収束していないと判定された場合（ステップＳ２２のＮＯ）は、ステップＳ１５〜Ｓ２２の手順が繰り返し実行される。
【００７８】
ステップＳ１５で用いた混合割合とステップＳ２１で得られた新たな混合割合が比較され、両者の差が十分小さいとして混合割合が収束していれば（ステップＳ２２のＹＥＳ）、キャリア輸送計算部１４は、その時点で計算結果を出力して計算を終了する。なお、ステップＳ１３の手順を実行する際には、キャリア密度の初期分布を用いて初期値を算出してもよい。
【００７９】
図１２は、３種類の半導体層Ｃ、Ｄ、Ｅからなるヘテロ構造の閉じ込め方向のキャリア密度分布ｎ（ｚ）を示したグラフである。このグラフ中、ＦＣ、ＦＤ、ＦＥは、それぞれ、半導体層Ｃ、Ｄ、Ｅの領域を表している。領域ＦＣに存在するキャリア密度の積分値ＮＣ、領域ＦＤに存在するキャリア密度の積分値ＮＤ、領域ＦＥに存在するキャリア密度の積分値ＮＥに応じて、それぞれの半導体層Ｃ、Ｄ、Ｅでの量子化電子状態の混合割合を定めることができる。
【００８０】
具体的には、量子化電子状態のある物性量をＸとした場合、領域ＦＣの仮想電子状態での物性量をＸＣとし、領域ＦＤの仮想電子状態での物性量をＸＤとし、領域ＦＥの仮想電子状態での物性量をＸＥとすれば、次の混合式に従って物性量Ｘを算出できる。
【００８１】
Ｘ＝ＸＣ×ＮＣ／Ｎ＋ＸＤ×ＮＤ／Ｎ＋ＸＥ×ＮＥ／Ｎ
【００８２】
ここで、Ｎは、キャリア密度分布ｎ（ｚ）の全領域での積分値である。
【００８３】
この場合、キャリア密度分布によって混合割合が決定されるので、３種類以上の物質により構成されたヘテロ構造のチャネル領域を持つＭＯＳＦＥＴに対しても適用することができる。
【００８４】
本実施形態では、３種類の半導体層によるヘテロ構造について説明したが、ヘテロ構造を構成する半導体層の種類は何種類でもよく、当然、２種類の物質により構成されたヘテロ構造チャネルを持つＭＯＳＦＥＴに対しても適用することができる。また、本実施形態の方法では、量子化電子状態のどの量子数（サブバンド）の状態についても、全て同じ混合割合を用いることになる。それ故、第２の実施形態の場合よりも、若干ではあるが、少ない計算量で混合割合を算出することができる。
【００８５】
上記の通り、第２の実施形態によれば、フルバンド構造、閉じ込め量子化を考慮した詳細な量子化電子状態を考慮して、２種類以上の異種半導体層により構成されたヘテロ構造を有するＭＯＳＦＥＴの電気的特性を正確かつ高速に計算することができる。
【００８６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００８７】
１  シミュレーション装置
２  プロセッサ（データ処理部）
３  データ記憶装置
４  入力操作部
５  ディスプレイ
１０  データ入力部
１１  構造モデル設定部
１２  量子化状態算出部
１３  状態混合部
１４  キャリア輸送計算部
３０  データ格納部
１００  ＦＥＴ
１１０Ａ，１１０Ｂ，１２０  半導体層
１３０Ｓ  ソース電極
１３０Ｄ  ドレイン電極
１４０  ゲート電極
２００  ＭＯＳＦＥＴ
２１０Ａ  チャネル領域
２１０Ｂ  シリコン基板
２２０Ｓ  ソース電極
２２０Ｄ  ドレイン電極
２３０  ゲート電極
【図１】
2010165924.tif 000008
【図２】
2010165924.tif 000009
【図３】
2010165924.tif 000010
【図４】
2010165924.tif 000011
【図５】
2010165924.tif 000012
【図６】
2010165924.tif 000013
【図７】
2010165924.tif 000014
【図８】
2010165924.tif 000015
【図９】
2010165924.tif 000016
【図１０】
2010165924.tif 000017
【図１１】
2010165924.tif 000018
【図１２】
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