(57)【要約】【課題】工程を簡単にしながらも、多結晶化された半導体層の厚みの変動を低減する。【解決手段】半導体装置１は、基板１１の平坦な表面に形成された遮光膜１４と、遮光膜１４を直接に覆って基板１１に形成されると共に、平坦化された表面を有する平坦層１５と、遮光膜１４に重なるように平坦層１５上に形成され、多結晶化された半導体層１６とを備えている。【選択図】図１
2010165744.tif 000002
【特許請求の範囲】
【請求項１】
全体に亘って平坦な表面を有する基板と、
上記基板の平坦な表面に形成された遮光膜又は下部電極と、
上記遮光膜又は下部電極を直接に覆って上記基板に形成されると共に、平坦化された表面を有する平坦層と、
上記遮光膜の少なくとも一部、又は上記下部電極の少なくとも一部に重なるように上記平坦層上に形成され、多結晶化された半導体層とを備えている
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載された半導体装置において、
上記基板上には、薄膜トランジスタ及びフォトダイオードが形成され、
上記薄膜トランジスタ及びフォトダイオードは、それぞれ上記半導体層を有している
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載された半導体装置において、
上記平坦層は、ＳＯＧ膜により構成されている
ことを特徴とする半導体装置。
【請求項４】
請求項１又は２に記載された半導体装置において、
上記平坦層は、表面がＣＭＰ法により平坦化されている
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至４の何れか１つに記載された半導体装置において、
上記半導体層は、ラテラル結晶化されている
ことを特徴とする半導体装置。
【請求項６】
全体に亘って平坦な表面を有する基板に対し、該平坦な表面に遮光膜又は下部電極を形成する工程と、
上記基板の平坦な表面に、上記遮光膜又は下部電極を直接に覆うと共に平坦化された表面を有する平坦層を形成する工程と、
上記平坦層上に、上記遮光膜の少なくとも一部、又は上記下部電極の少なくとも一部に重なると共に、上記遮光膜又は下部電極よりも大きい面積で半導体層を形成する工程と、
上記半導体層を、レーザアニールして多結晶化する工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載された半導体装置の製造方法において、
上記平坦層を形成する工程では、上記基板の平坦な表面にＳＯＧ膜を塗布することにより、上記平坦層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項６に記載された半導体装置の製造方法において、
上記平坦層を形成する工程では、上記基板の平坦な表面に形成した絶縁膜の表面を、ＣＭＰ法により平坦化することにより、上記平坦層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項６乃至８の何れか１つに記載された半導体装置の製造方法において、
上記多結晶化された半導体層を複数形成し、
上記多結晶化された半導体層をそれぞれ有する薄膜トランジスタ及びフォトダイオードを形成する
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６乃至９の何れか１つに記載された半導体装置の製造方法において、
上記半導体層をレーザアニールする工程では、上記半導体層をラテラル結晶化する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶表示装置等に用いられる半導体装置、及びその製造方法に関するものである。
【背景技術】
【０００２】
例えば液晶表示装置は、ＴＦＴ（薄膜トランジスタ）及びこれに接続された画素電極が複数マトリクス状に配置されたＴＦＴ基板と、このＴＦＴ基板に対向して配置されると共にカラーフィルタ及び共通電極等が形成された対向基板と、これら対向基板及びＴＦＴ基板の間に設けられた液晶層とを備えている。対向基板の液晶層と反対側には、光源であるバックライトが設けられている。また、ＴＦＴ基板にＰＩＮフォトダイオードからなる光センサを形成して、液晶表示装置にタッチパネル等の機能をもたせることも知られている。
【０００３】
ＴＦＴ基板にはガラス基板が好適に用いられている。ガラス基板上に光センサを形成する場合、バックライトの光が光センサに入射しないように、遮光膜を設けることが必要になる。また、ＴＦＴについても、リーク電流及び光劣化を防止するために、バックライトの光を遮断する遮光膜を設けることは有効である（例えば、特許文献１参照）。
【０００４】
特許文献１には、ガラス基板に比較的広い凹部を形成し、その凹部底面に遮光膜を形成した後に、遮光膜よりも小さい面積で半導体層を形成して、ＴＦＴを製造することが開示されている。
【０００５】
また、特許文献２には、拡大断面図である図１４に示すように、ガラス基板１０１に比較的広い凹部１０２を形成した後に、当該凹部１０２内に遮光膜１０３を埋め込んで形成し、遮光膜１０３の表面とガラス基板１０１の表面とを平坦化することが開示されている。上記遮光膜１０３及びガラス基板１０１は、絶縁層１０４によって覆われている。その絶縁層１０４の表面には、遮光膜１０３よりも小さい面積で半導体層１０５が形成されている。半導体層１０５はゲート絶縁膜１０６により覆われ、そのゲート絶縁膜１０６の表面にゲート電極１０７が形成されている。こうして、遮光膜１０３上にＴＦＴ１１０が形成されている。
【０００６】
また、非特許文献１には、ラテラル結晶とダブルゲート構造とを組み合わせて、高いオン電流を得る方法が開示されており、非特許文献２には、ラテラル結晶とボトムゲート構造とを組み合わせて、従来の非晶質シリコンの製造ラインにレーザ装置を追加するだけで、ポリシリコンＴＦＴを製造することができる方法が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１０８２４４号公報
【特許文献２】特開２００６−１９０８３６号公報
【非特許文献】
【０００８】
【非特許文献１】Japanese Journal of Applied Physics 43 (2004) pp.L790-L793
【非特許文献２】Society for Information Display（SID) 08 DIGEST pp.1066-1069
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、本発明者は、鋭意研究を重ねた結果、基板上に形成した遮光膜や下部電極よりも大きい面積で半導体層を形成し、その半導体層をアニールすると、半導体層の厚みが不均一になり、歩留まりが低下する問題があることを見出した。
【００１０】
すなわち、拡大断面図である図１２に示すように、ガラス基板１０１上には、遮光膜又は下部電極１０３が比較的小さく形成されている。遮光膜又は下部電極１０３は絶縁層１０４によって覆われている。絶縁層１０４の表面には、遮光膜又は下部電極１０３よりも大きな面積で、非単結晶の半導体層１０５（アモルファスシリコン等）が形成される。半導体層１０５は、遮光膜又は下部電極１０３の厚みを反映して凸面状に形成されている。
【００１１】
そして、この半導体層１０５にＣＷレーザ光１１２を走査してラテラル結晶化すると、図１３に示すように、絶縁層１０４の段差近傍で半導体層１０５の厚みが大きく変動して形成される結果、当該部分において断線が生じる虞があり、歩留まりの低下を招いてしまう。
【００１２】
さらに、アニール後に、上記半導体層１０５を遮光膜又は下部電極１０３よりも小さい面積にパターニングした場合にも、その膜厚が不均一に変動した状態で残るため、形成した素子の特性が低下することは避けられない。
【００１３】
本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、工程を簡単にしながらも、多結晶化された半導体層の厚みの変動を可及的に低減することにある。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、本発明に係る半導体装置は、全体に亘って平坦な表面を有する基板と、上記基板の平坦な表面に形成された遮光膜又は下部電極と、上記遮光膜又は下部電極を直接に覆って上記基板に形成されると共に、平坦化された表面を有する平坦層と、上記遮光膜の少なくとも一部、又は上記下部電極の少なくとも一部に重なるように上記平坦層上に形成され、多結晶化された半導体層とを備えている。
【００１５】
上記基板上には、薄膜トランジスタ及びフォトダイオードが形成され、上記薄膜トランジスタ及びフォトダイオードは、それぞれ上記半導体層を有していてもよい。
【００１６】
上記平坦層は、ＳＯＧ膜により構成されていてもよい。
【００１７】
上記平坦層は、表面がＣＭＰ法により平坦化されていてもよい。
【００１８】
上記半導体層は、ラテラル結晶化されていてもよい。
【００１９】
また、本発明に係る半導体装置の製造方法は、全体に亘って平坦な表面を有する基板に対し、該平坦な表面に遮光膜又は下部電極を形成する工程と、上記基板の平坦な表面に、上記遮光膜を直接に覆うと共に平坦化された表面を有する平坦層を形成する工程と、上記平坦層上に、上記遮光膜の少なくとも一部、又は上記下部電極の少なくとも一部に重なると共に、上記遮光膜又は下部電極よりも大きい面積で半導体層を形成する工程と、上記半導体層を、レーザアニールして多結晶化する工程とを有する。
【００２０】
上記平坦層を形成する工程では、上記基板の平坦な表面にＳＯＧ膜を塗布することにより、上記平坦層を形成してもよい。
【００２１】
上記平坦層を形成する工程では、上記基板の平坦な表面に形成した絶縁膜の表面を、ＣＭＰ法により平坦化することにより、上記平坦層を形成してもよい。
【００２２】
上記多結晶化された半導体層を複数形成し、上記多結晶化された半導体層をそれぞれ有する薄膜トランジスタ及びフォトダイオードを形成するようにしてもよい。
【００２３】
上記半導体層をレーザアニールする工程では、上記半導体層をラテラル結晶化するようにしてもよい。
【００２４】
−作用−
次に、本発明の作用について説明する。
【００２５】
上記半導体装置を製造する場合には、まず、全体に亘って平坦な表面を有する基板に対し、その平坦な表面に遮光膜又は下部電極を形成する。次に、その基板の平坦な表面に、遮光膜又は下部電極を直接に覆うと共に平坦化された表面を有する平坦層を形成する。
【００２６】
この平坦層は、基板の平坦な表面にＳＯＧ膜などの平坦化膜を塗布することによって形成することが可能である。また、基板の平坦な表面に形成した絶縁膜の表面を、ＣＭＰ法により平坦化することによっても形成することが可能である。
【００２７】
次に、平坦層上に、遮光膜又は下部電極に重なると共に遮光膜又は下部電極よりも大きい面積で半導体層を形成する。その後、半導体層を、レーザアニールして多結晶化する。そうして、上記半導体装置を製造する。特に、半導体装置が、遮光膜又は下部電極に重なって配置された薄膜トランジスタ及びフォトダイオードを有する場合には、好適に製造できることとなる。
【００２８】
したがって、本発明によると、半導体層が平坦な平坦化層上に形成されているため、レーザアニールした半導体層の厚みの変動が低減され、多結晶化された半導体層の厚みを均一化することが可能になる。また、基板に所定の凹部を形成する必要もないため、工程を容易にすることも可能になる。
【発明の効果】
【００２９】
本発明によれば、基板の平坦な表面に遮光膜又は下部電極を覆うように平坦層を形成し、その平坦層上に遮光膜又は下部電極に重なるように形成した半導体層をレーザアニールして多結晶化するようにしたので、基板に所定の凹部を形成する必要がなく工程を容易にしながらも、多結晶化された半導体層の厚みを均一化することができる。
【図面の簡単な説明】
【００３０】
【図１】図１は、本実施形態１の半導体装置に含まれるＴＦＴの概略構造を示す断面図である。
【図２】図２は、本実施形態１の半導体装置に含まれるフォトダイオードの概略構造を示す断面図である。
【図３】図３は、ガラス基板上に形成された遮光膜を示す断面図である。
【図４】図４は、ガラス基板上に形成された平坦層を示す断面図である。
【図５】図５は、平坦層の表面に形成された半導体層を示す断面図である。
【図６】図６は、レーザアニールされる半導体層を示す断面図である。
【図７】図７は、所定のパターンに形成された半導体層を示す断面図である。
【図８】図８は、ガラス基板上に形成された絶縁膜を示す断面図である。
【図９】図９は、ガラス基板上に形成された平坦層を示す断面図である。
【図１０】図１０は、本実施形態３の半導体装置に含まれるＴＦＴの概略構造を示す断面図である。
【図１１】図１１は、本実施形態３の半導体装置に含まれるＴＦＴの概略構造を示す断面図である。
【図１２】図１２は、従来の絶縁層上に形成された半導体層を示す断面図である。
【図１３】図１３は、従来のレーザアニールされる半導体層を示す断面図である。
【図１４】図１４は、従来のＴＦＴの構造を示す断面図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
【００３２】
《発明の実施形態１》
図１〜図７は、本発明の実施形態１を示している。
【００３３】
図１は、本実施形態１の半導体装置１に含まれる薄膜トランジスタ（以下、ＴＦＴと略称する）１２の概略構造を示す断面図である。図２は、本実施形態１の半導体装置１に含まれるフォトダイオード１３の概略構造を示す断面図である。
【００３４】
また、図３は、ガラス基板１１上に形成された遮光膜１４を示す断面図である。図４は、ガラス基板１１上に形成された平坦層１５を示す断面図である。図５は、平坦層１５の表面に形成された半導体層１６を示す断面図である。図６は、レーザアニールされる半導体層１６を示す断面図である。図７は、所定のパターンに形成された半導体層１６を示す断面図である。
【００３５】
−半導体装置の構成−
半導体装置１は、絶縁性基板としてのガラス基板１１に形成されたＴＦＴ１２及びフォトダイオード１３を含むデバイスとして構成されている。半導体装置１は、図示を省略するが、例えば、液晶表示装置の表示パネルを構成している。
【００３６】
液晶表示装置は、図示を省略するが、画素電極及びこれに接続されたスイッチング素子としてのＴＦＴが複数の画素毎に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して配置された対向基板と、これらＴＦＴ基板と対向基板との間に設けられた液晶層とを有している。
【００３７】
ＴＦＴ基板は、アクティブマトリクス基板に構成されると共に、その非表示領域に上記複数の画素を駆動するドライバが直接に作り込まれている。本実施形態における上記ＴＦＴ１２は、例えばこのドライバを構成している。また、複数の上記フォトダイオード１３も、光センサとして上記ＴＦＴ基板に形成されている。
【００３８】
（ＴＦＴ及びフォトダイオードの構成）
半導体装置１は、透明基板としてのガラス基板１１と、ガラス基板１１上に形成されたＴＦＴ１２及びフォトダイオード１３とを有している。また、ガラス基板１１は、上記ＴＦＴ基板を構成し、全体に亘って平坦な表面を有している。本実施形態のガラス基板１１は、その両面が全体に亘って平坦に形成されている。
【００３９】
ガラス基板１１の平坦な表面には、遮光膜１４が島状に形成されている。遮光膜１４は、例えばＭｏ等の金属膜により構成されている。また、この遮光膜１４は、のちにコンタクトホールを形成して導通されることにより、ＴＦＴ１２の下部電極として機能させることも可能である。
【００４０】
さらに、ガラス基板１１には、遮光膜１４を直接に覆うと共に平坦化された表面を有する平坦層１５が形成されている。平坦層１５は、ＳＯＧ（Spin on glass）膜等の平坦化膜によって構成されている。
【００４１】
平坦層１５の表面には、図１及び図２に示すように、ＴＦＴ１２及びフォトダイオード１３をそれぞれ構成する半導体層１６が、遮光膜１４に重なるように形成されているが、フォトリソグラフィにおける位置ずれ等を考慮して、半導体層１６の面積を遮光膜１４の面積よりも小さくし、確実に遮光できるようにしてもよい。半導体層１６は、その全体が平坦層１５の表面に沿って平坦に形成されている。この半導体層１６は、チャネル領域１７、ソース領域１８及びドレイン領域１９を有している。また、半導体層１６は、多結晶化されたシリコンによって構成され、特にラテラル結晶化されている。
【００４２】
上記平坦層１５の表面には、半導体層１６を直接に覆うゲート絶縁膜２０が形成されている。ここで、ＴＦＴ１２は、図１に示すように、ゲート絶縁膜２０の表面に形成されて上記半導体層１６のチャネル領域１７に対向するゲート電極２１を有している。そして、ゲート絶縁膜２０の表面には、ゲート電極２１を直接に覆う層間絶縁膜２２が形成されている。一方、フォトダイオード１３は、ゲート電極を有しておらず、ゲート絶縁膜２０の表面に直接に層間絶縁膜２２が積層されている。
【００４３】
尚、平坦層１５の表面に、シリコン酸化膜又はシリコン窒化膜等の他の膜を形成し、その膜を平坦層１５と半導体層１６との間に介在させるようにしてもよい。
【００４４】
層間絶縁膜２２及びゲート絶縁膜２０には、ソース領域１８及びドレイン領域１９の各上方位置にコンタクトホール２３が貫通形成されている。そして、層間絶縁膜２２の表面には、コンタクトホール２３を介してソース領域１８に電気的に接続されたソース電極２４と、コンタクトホール２３を介してドレイン領域１９に電気的に接続されたドレイン電極２５とがそれぞれ形成されている。
【００４５】
−製造方法−
次に、上記半導体装置１の製造方法について説明する。本実施形態における半導体装置１の製造方法では、多結晶化された半導体層１６を有するＴＦＴ１２及びフォトダイオード１３を形成する。
【００４６】
まず、図３に示すように、全体に亘って平坦な表面を有するガラス基板１１に対し、その平坦な表面に遮光膜１４を形成する。例えば、ガラス基板１１の表面にＭｏ膜等の金属膜をスパッタリング法などにより３０〜５００ｎｍ程度、例えば１００ｎｍの厚みに形成し、当該金属膜をフォトリソグラフィによって島状にパターニングする。
【００４７】
尚、本実施形態では、基板１１の材料にガラスを用いているが、これに限定されることはなく、上記ガラス以外にも、例えば石英又はプラスチック等の透光性が高い絶縁膜を用いることが可能である。
【００４８】
また、遮光膜１４としても、本実施形態においては、第１の導電膜をＴａＮとし、第２の導電膜をＷとしているが、特に限定されず、その他に例えばＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｐｄ、及びＮｄ等から選ばれた元素、あるいは前記元素を主成分とする合金材料もしくは化合物材料によって遮光膜１４を形成してもよい。また、これらの金属膜を遮光膜としてではなく、下部電極として用いてもよい。遮光膜として使用する場合には、バックライトの光を十分に遮光できる膜厚とする。単に下部電極としてのみ用いる場合には、断線しない程度に薄膜化することができる。
【００４９】
次に、図４に示すように、上記ガラス基板１１の平坦な表面に、遮光膜１４を直接に覆うと共に平坦化された表面を有する平坦層１５を形成する。すなわち、ガラス基板１１の平坦な表面に平坦化膜であるＳＯＧ膜をスピンコートにより塗布することによって、平坦層１５を平坦化できる厚さで１００ｎｍ〜１μｍ程度形成し、硬化する温度まで過熱する。
【００５０】
ＳＯＧ膜上にさらに、シリコン酸化膜、シリコン窒化膜、又はシリコン窒化酸化膜等の絶縁性物質からなる下地保護膜を積層することも可能であるが、この下地保護膜は平坦層１５からの不純物拡散やレーザ照射時の発熱による基板へのダメージを防ぐための膜であり、その虞がない場合等は無くても構わない。下地保護膜の厚みは、複数層の積層膜に構成された場合も含めて、全体として５０ｎｍ〜２μｍ程度とする。
【００５１】
続いて、図５に示すように、上記平坦層１５の平坦な表面に対し、遮光膜１４に重なると共に遮光膜１４よりも大きい面積で、半導体層１６を形成する。半導体層１６は、例えば非晶質シリコン等の非単結晶半導体によって構成され、その略全体に亘って平坦に形成されている。
【００５２】
上記半導体層１６は、例えばＬＰＣＶＤ法、プラズマＣＶＤ法、又はスパッタ法等によって形成され、３０ｎｍ〜２５０ｎｍ程度、例えば５０ｎｍの厚みの非単結晶半導体薄膜により形成されている。上記非単結晶半導体薄膜１６としては、非晶質シリコン、多結晶シリコン、非晶質ゲルマニウム、多結晶ゲルマニウム、非晶質シリコン・ゲルマニウム、多結晶シリコン・ゲルマニウム、非晶質シリコン・カーバイド、及び多結晶シリコン・カーバイド等が挙げられる。上記非単結晶半導体薄膜１６をプラズマＣＶＤ法等により形成した場合には、その後に４００℃〜６００℃程度の脱水素処理を行うようにしてもよい。
【００５３】
また、非単結晶半導体薄膜１６の上に２ｎｍ〜１００ｎｍ程度のシリコン酸化膜、シリコン窒化膜、又はシリコン窒化酸化膜等の絶縁膜、あるいはそれらの積層膜を形成するようにしてもよい。
【００５４】
次に、図６に示すように、上記半導体層１６にレーザ光２７を照射しながら走査して、半導体層１６をレーザアニールして多結晶化する。このとき、レーザ光には、ＣＷレーザ光を用いて半導体層１６をラテラル結晶化することが好ましい。
【００５５】
ここで、非単結晶半導体薄膜の結晶化を行うレーザビーム（レーザ光）について説明する。
【００５６】
多結晶半導体膜１６を結晶化する際には、各種のレーザビームを使用することが可能である。本実施形態では、一例として、レーザ発振機から出射された、連続発振レーザビームを使用した。
【００５７】
レーザは、固体レーザ、半導体レーザ、及び気体レーザに分類することができる。
【００５８】
上記固体レーザとしては、例えば、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、及びチタンサファイアレーザ等がある。
【００５９】
また、上記気体レーザとしては、例えば、エキシマレーザ、Ａｒレーザ、及びＫｒレーザ等が挙げられる。また、レーザ作用をする活性種としては、例えば、３価のイオン（Ｃｒ３＋、Ｎｄ３＋、Ｙｂ３＋、Ｔｍ３＋、Ｈｏ３＋、Ｅｒ３＋、及びＴｉ３＋）を使用することができる。
【００６０】
その他に、半導体レーザ、ディスクレーザ、又はファイバーレーザを使用することも可能である。
【００６１】
上記レーザアニールに用いるレーザビームとしては、基本波の波長が７００ｎｍよりも長い場合は、非線形光学素子により高調波に変換されていることが望ましい。例えば、ＹＡＧレーザは、基本波として、波長１０６４ｎｍのレーザビームを出射することが知られている。このレーザビームのシリコン膜に対する吸収係数は非常に低く、このままでは半導体膜の１つである非晶質シリコン膜の結晶化を行うことは困難である。
【００６２】
ところが、このレーザビームはＬＢＯ、ＣＬＢＯ、ＢＢＯ、又はＣＢＯ等の非線形光学素子を用いることにより、より短波長に変換することができる。高調波としては、第２高調波（５３２ｎｍ）、第３高調波（３５５ｎｍ）、第４高調波（２６６ｎｍ）、第５高調波（２１３ｎｍ）が挙げられる。これらの高調波は、非晶質シリコン膜に対して吸収係数が高いので、非晶質シリコン膜の結晶化に用いることができる。
【００６３】
尚、レーザの発振方式は、連続発振型でもよいし、パルス発振型でもよいが、パルス発振型の場合には、レーザビーム（あるいはステージ）の走査方向に結晶が連続的に成長するように、周波数が数１０ＭＨｚ以上の高周波パルスである、いわゆる擬似連続発振レーザビームを用いることが好ましい。レーザビームの照射条件（例えば、周波数、パワー密度、エネルギー密度、及びビームプロファイル等）は、材料の性質や厚さ、レーザビーム走査速度などを考慮して適宜調整する。
【００６４】
尚、多結晶化された半導体層１６は、異方性を有するラテラル結晶以外に、異方性を有しない粒状結晶からなる半導体層であってもよい。
【００６５】
以下では、本実施形態の一例として、レーザビームとして用いる連続発振（ＣＷ）のＮｄ：ＹＶＯ４レーザの第２高調波（波長５３２ｎｍ）についてさらに詳しく説明する。
【００６６】
結晶化用レーザビームは、レーザパワーや、必要とするサイズに応じてビーム整形光学系及び集光レンズにより整形する。ビーム整形光学系は、ビームエキスパンダー、ホモジナイザ、回折光学素子、パウエルレンズ、及びｆθレンズ等の組合せにより、ビームを整形する。
【００６７】
集光レンズは、ビーム整形光学系を通過した結晶化用ビームを、被処理基板の面上に集光する。集光レンズとしては、シリンドリカルレンズ等が挙げられるが、シリンドリカルレンズを２枚組み合わせることによってビームを整形し、ビーム整形光学系を省略することも可能である。ビーム整形光学系及び集光レンズは、結晶化を行うための光学系である改質光学系を構成している。これらの組合せにより、結晶化用ビームの形状を、線状、楕円状、又は矩形状等の所望の形状に整形して、結晶化を行う。
【００６８】
ビーム幅は、数１０μｍから数１０ｍｍ×数μｍ〜１００μｍ程度、例えば５００μｍ×２０μｍの線状に整形し、ビーム短軸方向を走査方向とする。
【００６９】
線走査速度は、毎秒１０ｃｍ〜２０ｍ程度が可能であるが、ここでは一定で５０ｃｍ／ｓとする。また、レーザパワーは１０Ｗとし、基板サイズは７３０×９２０ｍｍ２とする。走査方法としては、基板位置を固定としてレーザビームを走査しても、基板を乗せたステージを移動させて走査するようにしてもよい。
【００７０】
尚、被処理基板が透明である場合には、当該基板の裏側から非単結晶半導体薄膜にレーザビームを照射してもよい。また、レーザビームは、一方向のみに走査してもよく、往復して走査するようにしてもよいが、本実施形態の一例としては、結晶化用レーザビームを少しずつ重ねながら走査して半導体層１６の全面について結晶改質を行い、例えば１回の走査で帯状のラテラル結晶ができる幅が５００μｍとすると、例えば４５０μｍピッチで、往復走査で結晶化する。これにより、５０μｍ幅のレーザビームの重なり部が生じることとなる。
【００７１】
この連続発振（ＣＷ）レーザビームの照射により、非単結晶半導体薄膜は、多結晶化され、多結晶半導体薄膜が得られる。この多結晶半導体薄膜中の結晶は、従来のエキシマレーザによるパルス状の照射により得られる粒状結晶の１０〜１００倍の大きさであり、レーザ走査方向に細長い帯状の結晶となるとともに、さらには、結晶粒の長さを５μｍ以上とすることも可能である。
【００７２】
上述したように、非単結晶半導体膜の結晶化において、パルス発振のレーザよりも連続発振のレーザや擬似連続発振レーザを用いる方が、半導体膜内に形成される結晶の粒径が大きくなる。半導体層１６内の結晶粒径が大きくなると、該半導体層１６を用いて形成されるＴＦＴ１２の電子移動度が高くなるため、高速駆動特性が要求されるＴＦＴの製作に好適である。
【００７３】
次に、多結晶化された上記半導体層１６をフォトリソグラフィによってパターニングすることによって、図７に示すように、所定形状の半導体層１６を形成する。
【００７４】
その後、平坦層１５の表面に上記半導体層１６を直接に覆うようにゲート絶縁膜２０として、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜を、例えばここではシリコン酸化膜を、ＰＥＣＶＤ法などにより、約２００ｎｍ又はそれ以下の厚みに、ここでは例えば８０ｎｍに形成し、このゲート絶縁膜２０によって多結晶半導体膜１６を覆う。尚、必要があれば、引き続いてＴＦＴ１２やフォトダイオード１３の特性を制御するために微量な不純物元素（ボロン又はリン）のドーピングを行う。
【００７５】
ＴＦＴ１２を形成する場合には、続いて、ゲート電極２１として、厚みが１０〜１００ｎｍ程度で例えば３０ｎｍである第１の導電膜としてのＴａＮ膜と、厚みが５０〜５００ｎｍ程度で例えば３７０ｎｍである第２の導電膜としてのＷ膜とを互いに積層する。ＴａＮ膜は、スパッタ法により形成する。すなわち、Ｔａのターゲットを用いて窒素を含む雰囲気内でスパッタする。また、Ｗ膜は、ターゲットを用いたスパッタ法で形成する。
【００７６】
尚、本実施形態の一例としては、第１の導電膜をＴａＮとし、第２の導電膜をＷとしたが、特に限定はされず、その他にもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｐｄ、及びＮｄ等から選ばれた元素、あるいは前記元素を主成分とする合金材料もしくは化合物材料によって上記各導電膜を形成してもよい。また、多結晶シリコン等に代表される半導体膜に、リン又はボロン等の不純物をドーピングしたものでもよい。
【００７７】
次いで、フォトリソグラフィによって所望のゲート電極形状を形成した後に、当該ゲート電極２１を直接に覆うようにゲート絶縁膜２０の表面に層間絶縁膜２２を形成する。
【００７８】
このとき、ＴＦＴ領域においては、多結晶半導体膜１６の結晶の長軸方向が電流の流れる方向となるようにすることが好ましい。ただし、画素領域等の必ずしも大きな電流が必要でない場合はその限りではない。一方、フォトダイオード１３を形成する場合には、ゲート電極２１を形成しないで、ゲート絶縁膜２０の表面に層間絶縁膜２２を直接に積層する。
【００７９】
次いで、ＮＭＯＳのＴＦＴ１２を形成する場合には、フォトレジストを使用して所定のパターンにパターニングし、ｎ型不純物であるＰを例えば４５ｋｅＶ、及びドーズ量５×１０１５ｃｍ−２の条件でイオンドープし、１×１０１８〜１×１０２０の濃度範囲でｎ型の不純物元素を添加する。そのことによって、上記多結晶半導体膜１６に高濃度ソース領域と高濃度ドレイン領域とを形成する。ＰＩＮフォトダイオード１３を形成する場合には、ｎ型領域にも同様にイオンドープする。
【００８０】
尚、上記加速電圧及びドーズ量は、絶縁膜の膜厚や必要な特性に応じて、適宜調整することができる。
【００８１】
次に、ＰＭＯＳのＴＦＴ１２を形成する場合には、フォトレジストを使用して所定のパターンにパターニングし、ｐ型不純物であるＢを例えば６０ｋｅＶ、及びドーズ量５×１０１５ｃｍ−２の条件でイオンドープし、１×１０１８〜１×１０２０の濃度範囲でｐ型の不純物元素を添加する。そのことによって、上記多結晶半導体膜１６に高濃度ソース領域と高濃度ドレイン領域とを形成する。ＰＩＮフォトダイオード１３を形成する場合には、ｐ型領域にも同様にイオンドープする。
【００８２】
次いで、フォトレジストからなるマスクを除去して、不純物の活性化及び半導体層１６の結晶性の回復を熱処理により行う（４５０℃〜６８０℃で１分〜１２時間程度）が、ランプアニールや結晶化に使用したのと同様のレーザを使用してもよい。
【００８３】
次に、スパッタ法やプラズマＣＶＤ法等によって、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜等、あるいはその積層膜からなる層間絶縁膜を、３０ｎｍから１５００ｎｍ程度の厚みで成膜する。ここでは、厚みが５０ｎｍであるシリコン酸化膜、厚みが２５０ｎｍであるシリコン窒化膜、及び厚みが７００ｎｍであるシリコン酸化膜の積層膜とする。
【００８４】
さらに、３００℃〜５５０℃で３０分から１２時間程度の熱処理を行うことにより、水素化を行う。これは、上記絶縁膜に含まれる水素により、半導体層１６のダングリングボンド等の欠陥を終端するための工程である。水素プラズマや、水素が３〜１００％含まれる雰囲気中で、３００℃〜４５０℃で熱処理を行うことによっても、水素化をすることができる。
【００８５】
次に、層間絶縁膜２２及びゲート絶縁膜２０を貫通するコンタクトホール２３をフォトリソグラフィによって形成する。続いて、層間絶縁膜２２の表面及びコンタクトホール２３の内部に堆積させた金属膜をフォトリソグラフィによってパターニングすることによって、ソース電極２４及びドレイン電極２５をそれぞれ形成する。こうして、ＴＦＴ１２及びフォトダイオード１３を形成し、液晶表示装置のＴＦＴ基板を構成する半導体装置１を製造する。
【００８６】
金属膜としては、例えば、厚みが１００ｎｍであるＴｉ、厚みが３５０ｎｍであるＡｌ、及び厚みが１００ｎｍであるＴｉの積層膜を形成し、フォトリソグラフィによって上記金属膜を所望のソース及びドレイン電極用のパターンに形成する。本実施形態の一例としては、金属膜をＴｉ／Ａｌ／Ｔｉの積層膜としているが、特に限定はされず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｐｄ、及びＮｄ等から選ばれた元素、あるいは前記元素を主成分とする合金材料もしくは化合物材料により、必要に応じて積層構造として形成してもよい。
【００８７】
−実施形態１の効果−
したがって、この実施形態１によると、ガラス基板１１の平坦な表面に遮光膜１４を覆うように平坦層１５としてのＳＯＧ膜（平坦化膜）を形成し、その平坦層１５上に遮光膜１４に重なるように形成した半導体層１６をレーザアニールして多結晶化するようにしたので、従来のようにガラス基板１１に所定の凹部を形成する必要がなく工程を容易にしながらも、多結晶化された半導体層１６の厚みを高精度に均一化することができる。その結果、形成したＴＦＴ１２及びフォトダイオード１３の特性を高めることができ、歩留まりを向上させることができる。特にこの効果は、ＣＷレーザ光を用いた半導体層１６のラテラル結晶化を行う場合に顕著である。
【００８８】
さらに、予め広い面積に形成した半導体層１６を、一括に且つ高精度に厚みを均一化しつつレーザアニールした後に、各個別の半導体層１６に分割してパターニングできるため、ラテラル結晶化等された半導体層１６を、効率良く且つ高精度に、形成することができる。
【００８９】
また、本実施形態では、半導体層１６を遮光膜１４に重なるように形成しているが、フォトリソグラフィにおける位置ずれ等を考慮して、半導体層１６の面積を遮光膜１４の面積よりも小さくすれば、確実に遮光することができる。
【００９０】
《発明の実施形態２》
図８及び図９は、本発明の実施形態２を示している。
【００９１】
図８は、ガラス基板１１上に形成された絶縁膜３０を示す断面図である。図９は、ガラス基板１１上に形成された平坦層１５を示す断面図である。尚、以降の各実施形態では、図１〜図７と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００９２】
上記実施形態１では、平坦層１５をＳＯＧ膜等の平坦化膜によって構成したのに対し、本実施形態２における平坦層１５は、表面がＣＭＰ法によって平坦化された絶縁膜により構成されている。
【００９３】
すなわち、本実施形態２の半導体装置１を製造する場合には、図８に示すように、ガラス基板１１の平坦な表面に、遮光膜１４を直接に覆うように絶縁膜３０を形成する。このとき、絶縁膜３０の表面は、遮光膜１４の形状を反映して凸面状に形成される。
【００９４】
次に、図９に示すように、絶縁膜３０の表面をＣＭＰ法によって研磨し、その表面を平坦化する。そのことにより、段差がない平坦な平坦層１５が形成される。その後の工程を上記実施形態１と同様にして行うことにより、半導体装置１を製造する。
【００９５】
したがって、本実施形態２においても、ＣＭＰ法により平坦化された平坦層１５上に、半導体層１６を遮光膜１４に重ねて形成するようにしたので、上記実施形態１と同様に、工程を容易にしながらも、多結晶化された半導体層１６の厚みを高精度に均一化することができる。その結果、形成したＴＦＴ１２及びフォトダイオード１３の特性を高めることができ、歩留まりを向上させることができる。
【００９６】
また、本実施形態では、半導体層１６を遮光膜１４に重なるように形成しているが、フォトリソグラフィにおける位置ずれ等を考慮して、半導体層１６の面積を遮光膜１４の面積よりも小さくすれば、確実に遮光することができる。
【００９７】
《発明の実施形態３》
図１０及び図１１は、本発明の実施形態３を示している。
【００９８】
図１０及び図１１は、本実施形態３の半導体装置１に含まれるＴＦＴ１２の概略構造を示す断面図である。
【００９９】
上記実施形態１では、ガラス基板１１の表面に遮光膜１４が形成されているのに対し、本実施形態３では、ガラス基板１１の表面に下部電極３４が形成されている点で相違している。
【０１００】
すなわち、下部電極３４は、上記遮光膜１４と同様の金属膜によって構成されているが、その面積が遮光膜１４よりも小さく、図１０に示すように、半導体層１６のチャネル領域に対向する領域に形成されている。半導体層１６は、下部電極３４の少なくとも一部に重なるように平坦層上に形成されていればよい。そうして、図１０に示すＴＦＴ１は、いわゆるダブルゲートＴＦＴに構成されている。
【０１０１】
また、図１１に示すＴＦＴ１は、上記下部電極３４を有する一方、ゲート電極２１を有していない。そのことにより、この図１１に示すＴＦＴ１は、いわゆるボトムゲートＴＦＴに構成されている。
【０１０２】
したがって、本実施形態３によれば、ＣＭＰ法により平坦化された平坦層１５上に、半導体層１６を下部電極３４に重ねて形成するようにしたので、上記実施形態１と同様に、工程を容易にしながらも、多結晶化された半導体層１６の厚みを高精度に均一化することができる。その結果、形成したＴＦＴ１２及びフォトダイオード１３の特性を高めることができ、歩留まりを向上させることができる。
【産業上の利用可能性】
【０１０３】
以上説明したように、本発明は、例えば液晶表示装置等に用いられる半導体装置、及びその製造方法について有用である。
【符号の説明】
【０１０４】
１      半導体装置
１１      ガラス基板
１２      ＴＦＴ
１３      フォトダイオード
１４      遮光膜
１５      平坦層
１６      半導体層
２２      層間絶縁膜
２７      レーザ光
３０      絶縁膜
３４      下部電極
【図１】
2010165744.tif 000003
【図２】
2010165744.tif 000004
【図３】
2010165744.tif 000005
【図４】
2010165744.tif 000006
【図５】
2010165744.tif 000007
【図６】
2010165744.tif 000008
【図７】
2010165744.tif 000009
【図８】
2010165744.tif 000010
【図９】
2010165744.tif 000011
【図１０】
2010165744.tif 000012
【図１１】
2010165744.tif 000013
【図１２】
2010165744.tif 000014
【図１３】
2010165744.tif 000015
【図１４】
2010165744.tif 000016