(57)【要約】      （修正有）【課題】半導体集積回路とＭＥＭＳとを集積化した集積化マイクロエレクトロメカニカルシステム製造技術において、より小型で高密度集積可能なＭＥＭＳを製造できる技術を提供する。【解決手段】ＭＥＭＳセンサの信号を処理する集積回路の上にＭＥＭＳを形成する。ＭＥＭＳは錘１２１，梁１２２，その周辺の空隙１２３とから成る中間可動部１２０を有し、中間可動部は上側犠牲層１３０と下側犠牲層１１０をエッチングすることで形成される。上側空洞部分１３１の形成に寄与するエッチングホール（細孔）１４１について、その最外周に位置するものは、下側空洞部分１１１の形成に寄与するエッチホール１２４また空隙１２３のうち、最外周に有るものよりも内側に配置する。これによって上側犠牲層と下側犠牲層のエッチング面積の差を小さくでき、エッチング精度が向上するので小型高密度化が可能となる。【選択図】図４
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【特許請求の範囲】
【請求項１】
微小機械類と半導体集積回路装置とが半導体基板上に搭載された集積化マイクロエレクトロメカニカルシステムであって、
前記微小機械類が第１の構造体層と前記第１の構造体層の上方に設けられた第２の構造体層と、前記第１の構造体層と前記第２の構造体層との間に設けられた少なくとも一つの第３の構造体層とを有し、
前記第２の構造体層の前記微小機械類が設けられる第１の領域には、前記第２の構造体層を貫通して第１の細孔が設けられ、
前記第３の構造体層の前記微小機械類が設けられる第２の領域には、前記第３の構造体層を貫通して第２の細孔および第１の空隙パターンが設けられ、
前記第１の領域の最外周位置に設けられた前記第１の細孔が、前記第２の領域の最外周位置に設けられた第２の細孔あるいは第１の空隙パターンを通る前記半導体基板の垂直方向に立てた仮想線よりも、前記第１の領域の中心側に配置されていることを特徴とする集積化マイクロエレクトロメカニカルシステム。
【請求項２】
微小機械類と半導体集積回路装置とが半導体基板上に搭載された集積化マイクロエレクトロメカニカルシステムであって、
前記微小機械類が第１の構造体層と前記第１の構造体層の上方に設けられた第２の構造体層と、前記第１の構造体層と前記第２の構造体層との間に設けられた少なくとも一つの第３の構造体層とを有し、
前記第２の構造体層の前記微小機械類が設けられる第１の領域には、前記第２の構造体層を貫通して第１の細孔が設けられ、
前記第３の構造体層の前記微小機械類が設けられる第１の領域には、前記第３の構造体層を貫通して第２の細孔および第１の空隙パターンを含んでなる構造体が設けられ、
前記構造体の外周線を上方に延伸して前記第２の構造体層と交わる領域に位置する前記第１の細孔の面積当たりの細孔数が、前記第２の構造体層全体に設けられた細孔の面積当りの細孔数の平均値よりも大きいことを特徴とする集積化マイクロエレクトロメカニカルシステム。
【請求項３】
前記第１の細孔の中心位置が、前記第２の細孔の中心位置と一致することを特徴とする請求項１または２に記載の集積化マイクロエレクトロメカニカルシステム。
【請求項４】
微小機械類と半導体集積回路装置とが半導体基板上に搭載された集積化マイクロエレクトロメカニカルシステムであって、
前記微小機械類が第１の構造体層と前記第１の構造体層の上方に設けられた第２の構造体層と、前記第１の構造体層と前記第２の構造体層との間に設けられた第３の構造体層とを有し、
前記第２の構造体層の前記微小機械類が設けられる第１の領域に、前記第２の構造体層を貫通して第１の細孔が設けられ、
前記第２の構造体層の第１の細孔が設けられた領域の下側に接して空洞が設けられ、
前記第２の構造体層の最外周に配設された第１の細孔の位置から前記半導体基板に対して垂直方向に立てた仮想線と、前記空洞の上端部までの距離が、前記第１の構造体層と前記第３の構造体層との層間距離に前記第３の構造体層の厚さを加え、さらに前記第２の構造体層と前記第３の構造体層との層間距離を加えた距離の和よりも大きいことを特徴とする集積化マイクロエレクトロメカニカルシステム。
【請求項５】
前記微小機械類が、金属膜、または金属シリコン膜のいずれかを含むことを特徴とする請求項４に記載の集積化マイクロエレクトロメカニカルシステム。
【請求項６】
微小機械類と半導体集積回路装置とが半導体基板上に搭載された集積化マイクロエレクトロメカニカルシステムの製造方法であって、
前記半導体基板上に半導体集積回路装置を形成する工程と、
前記半導体基板上に第１の構造体層を形成する工程と、
前記第１の構造体層上に第１の絶縁膜を形成し、さらに前記第１の絶縁膜上に第２の構造体層を形成する工程と、
前記第２の構造体層の前記微小機械類が設けられる第１の領域に第１のエッチングホールおよび第１の空隙パターンを形成する工程と、
前記第２の構造体層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第３の構造体層を形成する工程と、
前記第３の構造体層の前記微小機械類が設けられる第２の領域に第２のエッチングホールを形成する工程と、
前記第２のエッチングホールを通過したエッチャントにより前記第２の絶縁膜をエッチングし、前記第２の領域の下方に第１の空洞を形成する工程と、
前記第１のエッチングホールおよび前記第１の空隙パターンに堆積した前記第２の絶縁膜をエッチングし、その後に前記第１のエッチングホールおよび前記第１の空隙パターンを通過したエッチャントにより前記第１の絶縁膜をエッチングし、前記第１の領域の下方に第２の空洞を形成する工程と、を有し、
前記第２の領域の最外周位置に設けられた前記第２のエッチングホールが、前記第１の領域の最外周位置に設けられた第１のエッチングホールあるいは第１の空隙パターンを通る前記半導体基板の垂直方向に立てた仮想線よりも、前記第２の領域の中心側に配置されていることを特徴とする集積化マイクロエレクトロメカニカルシステムの製造方法。
【請求項７】
前記第１の構造体層には、タングステン（Ｗ）を用い、前記第２および第３の構造体層には、タングステンシリサイド（ＷＳｉ）を用いることを特徴とする請求項６に記載の集積化マイクロエレクトロメカニカルシステムの製造方法。
【請求項８】
微小機械類と半導体集積回路装置とが半導体基板上に搭載された集積化マイクロエレクトロメカニカルシステムの製造方法であって、
前記半導体基板上に半導体集積回路装置を形成する工程と、
前記半導体基板上に第１の構造体層を形成する工程と、
前記第１の構造体層上に第１の絶縁膜を形成し、さらに前記第１の絶縁膜上に第２の構造体層を形成する工程と、
前記第２の構造体層の前記微小機械類が設けられる第１の領域には、第１のエッチングホールおよび第１の空隙パターンを形成する工程と、
前記第２の構造体層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第３の構造体層を形成する工程と、
前記第３の構造体層の前記微小機械類が設けられる第２の領域に第２のエッチングホールを形成する工程と、
前記第２のエッチングホールを通過したエッチャントにより前記第２の絶縁膜をエッチングし、前記第２の領域の下方に第１の空洞を形成する工程と、
前記第１のエッチングホールおよび前記第１の空隙パターンに堆積した前記第２の絶縁膜をエッチングし、その後に前記第１のエッチングホールおよび前記第１の空隙パターンを通過したエッチャントにより前記第１の絶縁膜をエッチングし、前記第１の領域の下方に第２の空洞を形成する工程と、を有し、
前記第２の領域の外周線を上方に延伸して前記第３の構造体層と交わる領域に位置する前記第１の細孔の面積当たりの細孔数が、前記第３の構造体層全体に設けられた細孔の面積当りの細孔数の平均値よりも大きいことを特徴とする集積化マイクロエレクトロメカニカルシステムの製造方法。
【請求項９】
前記第１の構造体層には、タングステン（Ｗ）を用い、前記第２および第３の構造体層には、タングステンシリサイド（ＷＳｉ）を用いることを特徴とする請求項８に記載の集積化マイクロエレクトロメカニカルシステムの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロエレクトロメカニカルシステムおよびその製造技術に関し、特に、半導体集積回路とＭＥＭＳ（ＭＥＭＳ；Micro Electro Mechanical Systems）とを集積化した集積化マイクロエレクトロメカニカルシステムに適用して有効な技術に関するものである。
【背景技術】
【０００２】
マイクロエレクトロメカニカルシステム（ＭＥＭＳ；Micro Electro Mechanical Systems）技術を用いた加速度、角速度、圧力などの物理量を検知する各種センサは、デジタルカメラの手ブレ防止、自動車のエンジン制御やタイヤの空気圧監視など、幅広く用いられている。更に近年、ゲーム機器や携帯電話、多機能腕時計などへも適用されるようになってきており、ＭＥＭＳセンサの小型化、低コスト化、高機能化が望まれている。
【０００３】
集積化ＭＥＭＳセンサは、ＭＥＭＳセンサと信号処理用半導体回路を１チップに集積化することにより、センサと回路の間の配線を不要化し、小型化を実現する手法である。一般に、センサと回路を半導体チップ上で横に並べる方法が一般的であるが、回路の上にセンサを積層することにより、更にチップを 小型化できる方法が知られている（特許文献１、特許文献２）。 
特許文献１は、回路の上層部にある配線層２層を活用して圧力センサを形成するものである。特許文献２は、回路の上層部にある配線層３層を活用して、２層目の配線層を可動部とする加速度センサ、角速度センサ、スイッチを最上層の配線層で封止する技術である。
【０００４】
【特許文献１】特開2006-126182号公報
【特許文献２】特開2006-263902号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献２に記載されている配線層３層構造のＭＥＭＳを設計どおりの形状に形成するプロセスには困難を伴う。これを説明するために、以下、３層構造の下（基板側）から１層目の配線層をＭ１層、２層目（可動部）をＭ２層、３層目をＭ３層と呼ぶことにする。
【０００６】
Ｍ２層を可動部とするためには、Ｍ１層とＭ２層の間にある犠牲層１、およびＭ２層とＭ３層の間にある犠牲層２の除去が必要である。
まず考えられるのは、犠牲層１を除去し、その後に犠牲層２とＭ３層を積層する手順をとることである。しかし、Ｍ２層は可動部であるのでこのような手順を採用することは困難である。なぜならば、Ｍ２層には梁のような形状、すなわち周辺に空間を必要とする形状が多数存在するため、その上から犠牲層２、Ｍ３層を積層しても、梁周辺部の空間を埋め戻すことはできず、結果としてＭ３層を設計通りの形状に形成することが極めて困難だからである。
【０００７】
そのため特許文献２にあるように、あらかじめＭ２層には、可動部および支持部・配線部等の平面形状を形成すると同時に、必要な部分にエッチングホールを設け、下部の犠牲層１を残したままの状態で、さらにその上に犠牲層２、Ｍ３層を積層する。その後、Ｍ３層のエッチホールを通して犠牲層２と、更にＭ２層のエッチホールおよびＭ２層の梁等の構造体の周辺の空間・空隙を介して、犠牲層１を同時に除去する方法をとる必要がある。
しかしながら上記の１回のエッチングプロセスによって犠牲層１と犠牲層２を同時に除去する方法では、エッチャントに接触する時間は、犠牲層２の方が長く、犠牲層１の方が短くなってしまう。なぜなら、エッチャントがまずＭ３層のエッチホールを通して犠牲層２を取り除かない限り、Ｍ２層のエッチホールまたは空隙にエッチャントが到達できないからである。
【０００８】
つまり、所定の大きさの可動部（Ｍ２層）に必要な空洞を形成するためには、所定の面積の犠牲層１（Ｍ２層の下側に相当）をエッチングで取り除く必要があるが、その際、犠牲層２（Ｍ２層の上側に相当）の除去面積の方が大きくなってしまうことが不可避的である。
エッチング時間は、可動部（Ｍ２層）を完全にリリースするために、犠牲層１を多少オーバ気味にエッチングするのが好ましく、またエッチングレートの面内分布で一番遅い部分に合わせて決定することから長目になりがちであり、その結果、本来固定されるべき支持部や、隣接するＭＥＭＳ構造体との境界領域、集積回路領域などへエッチングが進行し、支持部の剥がれや構造体の破損とそれによるＭＥＭＳ部分の歩留、さらには回路部分の損傷を招きやすい。
【０００９】
そのために従来は、支持部の剥がれが起きないように支持部サイズを大きくする、あるいは隣接するＭＥＭＳ構造体や周辺回路との境界領域部分の面積を大きく取るなど、エッチングマージンを確保する必要があった。
例えば、Ｍ２層で２０μｍ角程度のＭＥＭＳ構造体可動部を形成しようとした時、Ｍ２層可動部にエッチングホールを設けないような最もエッチング時間が掛かる場合には、２０μｍ角のＭＥＭＳ構造体下部の犠牲層１を除去している間に、上部犠牲層２の両端は約１４μｍのサイドエッチが進行し、Ｍ２層可動部のリリース完了時には、犠牲層２の空洞領域は５０μｍ角近くにもなる。隣接部との領域マージンを取らなかったとしても、２０μｍ角のＭＥＭＳ構造体可動部の為に、５０μｍ角の領域が必要となり、この時、ＭＥＭＳ構造体全体の面積は、可動部の６倍以上にもなる。実際には、Ｍ２層可動部にエッチングホールを設ける事により、そこまでは増大しないものの、従来の方法では、犠牲層１と犠牲層２のエッチング時間差が原因の、犠牲層２部分の空洞面積増大による、ＭＥＭＳ部分全体面積のサイズ拡大の防止は困難であった。
【００１０】
特許文献２で記載されているような表面ＭＥＭＳ型センサでは、可動部の厚さが１μｍ程度であり薄いために、ＭＥＭＳ構造体単体での静電容量変化量は小さい。そのため、ＭＥＭＳ構造体を隣接配置して電気的に並列接続し、容量変化量ΔＣを大きくして、Ｓ／Ｎを増大させないと、静電容量変化量が検出できない場合も多い。上記のように、可動部本体よりも、付帯する可動しないＭＥＭＳ領域が大きくなると言う事は、素子サイズの大型化のだけでなく、隣接ＭＥＭＳ構造体との距離も拡大するため、隣接ＭＥＭＳ構造体との電気配線分が固定容量Ｃ0に追加されることに起因する、素子感度（ΔＣ／Ｃ0）の低下も引き起こす。
【００１１】
この問題は、ＭＥＭＳセンサとセンサ用半導体回路を集積することで小型化、低コスト化、高機能化を図るという本来の方向に反するものであり、集積化のメリットを減らしかねない要因である。
本発明の目的は、ＬＳＩの配線層３層を使って、２層目の配線層を可動部とする半導体回路集積ＭＥＭＳの形成において、前記課題を克服し、ＭＥＭＳ構造体の未構築および破損を防止しつつ、容易に小型化可能な、半導体回路集積ＭＥＭＳ構造および製造プロセスを提供する事である。
【００１２】
また、本発明の他の目的は、ＬＳＩの配線層３層および配線２層を使った、異なる構造のＭＥＭＳ構造体を同時に作製して形成する半導体回路集積ＭＥＭＳにおいても、同様の前記課題を克服し、ＭＥＭＳ構造体の未構築および破損を防止しつつ、容易に小型化可能な、半導体回路集積ＭＥＭＳ構造および製造プロセスを提供する事である。
【課題を解決するための手段】
【００１３】
本発明では、上記課題を解決するために、ＬＳＩの配線層３層を使って、２層目の配線層を可動部とする半導体回路集積ＭＥＭＳにおいて、Ｍ３層の最外周のエッチホールの位置を、Ｍ２層において、可動部構造体下部の空洞の形成に寄与するエッチホールまた空隙のうち、最外周に有る物の位置よりも、内側に配置する、事を特徴とするＭＥＭＳ構造を提供する。
【００１４】
また、本発明では、Ｍ２層の錘等面積の大きい可動部の上部にあるＭ３層の面積当りのエッチホール数が、Ｍ３層全体の面積当りのエッチホール数の平均よりも多い、ことを特徴とするＭＥＭＳ構造を提供する。
【００１５】
また、本発明では、Ｍ２層の錘等面積の大きい可動部の上部にあるＭ３層の各エッチホールの位置中心が、Ｍ２層の錘等面積の大きい可動部に設けた各エッチホールの位置中心と一致している、ことを特徴とするＭＥＭＳ構造を提供する。
また、本発明では、ＬＳＩの配線層３層および配線２層を使った、異なる構造のＭＥＭＳ構造体を同時に作製して形成する半導体回路集積ＭＥＭＳにおいて、配線２層を使ったＭＥＭＳ部分のエッチングホールを、充分に内側に配置することを特徴とするＭＥＭＳ構造を提供する。
【発明の効果】
【００１６】
エッチングしにくい犠牲層１（Ｍ２層下側に相当）部分のエッチングを良好に進めるのと同時に、犠牲層１と犠牲層２（Ｍ２層上側に相当）のエッチング面積の差を小さくでき、空洞端部位置の制御性を良好にする。このため、ＭＥＭＳ構造内の可動部を確実に形成すると同時に、ＭＥＭＳ構造体同士、さらにＭＥＭＳ構造体の信号処理用集積回路を近接化することができ、素子サイズの小型化が可能となる。素子サイズの小型化は、ウエハ当たりの収量を多くすることに相当するため、原価低減につながり、低コスト化に寄与する。また同時に、隣接するＭＥＭＳ構造体間の距離を小さくできる事により、隣接ＭＥＭＳ構造体間の電気配線容量を低減させ、素子感度（ΔＣ／Ｃ0）を向上できる。
【００１７】
また他の効果としては、異なる層構造を有する複数のＭＥＭＳ構造体の、各々の犠牲層のエッチング完了時間の差を小さくし、空洞端部位置の制御性を良好にする。これにより、素子サイズの小型化が可能となり、上記と同様の効果が得られる。
【発明を実施するための最良の形態】
【００１８】
以下の実施例において、必要な場合は、複数のセクションまたは実施例に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係ではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、以下の実施例において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合や原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施例において、その構成要素（要素ステップ等も含む）は、特に明示した場合や原理的に明らかな場合等を除き、必ずしも必須のものではない。
【００２１】
同様に、以下の実施例において、構成要素等の形状に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、前記数値および範囲についても同様である。
また、実施例を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
以下の実施例では、シリコン（Ｓｉ）基板上に、半導体集積回路（ＬＳＩ）を作製した後、その上部層にＭＥＭＳを形成した例について説明するが、シリコン基板上にＭＥＭＳを形成した後に同一基板上にＬＳＩを作製する場合や、ＬＳＩの作製と同時ＭＥＭＳを形成する場合、さらにＬＳＩと集積化せずにＭＥＭＳ構造体のみ作製する場合でも、本発明の効果が得られる場合には適用可能である。
以下、本発明の実施例を図面に基づいて詳細に説明する。
＜実施例１＞
本発明による、微小機械類と半導体集積回路装置とを半導体基板上に形成した集積化マイクロエレクトロメカニカルシステムの、実施例１による例を以下図１から図６Ａ−Ｄに示す。
【００２３】
本実施例１では、本発明によるＭＥＭＳ１軸慣性センサとそのセンサの信号処理用半導体集積回路装置とを、半導体基板上に形成した集積化マイクロエレクトロメカニカルシステムについて説明する。
まず、本実施例１によるＭＥＭＳ１軸慣性センサの製造プロセスを、図１〜図５に示した断面図により説明する。ここで説明する、本実施例１によるＭＥＭＳ１軸慣性センサは、慣性センサエレメントを２個並べたアレイ形状である。
【００２４】
通常のＣＭＯＳ集積回路装置を製造するプロセスに従い、シリコン基板（半導体基板）１上に、ＭＥＭＳセンサ信号処理用の集積回路２を作製した。集積回路２は、ＭＥＭＳ１軸慣性センサの信号処理用トランジスタ１０及びコンタクトホール１１、第１層配線１２、第２層配線、第３層配線（第２層配線および第３層配線は図示せず）、第４層配線１３からなる多層配線層、上面を平坦化した層間絶縁膜１４、ＭＥＭＳ１軸慣性センサへ接続する所定のビアホール１５等により構成されている。
【００２５】
続いて、その上部に、ＣＭＯＳ集積回路装置を製造するプロセスにより、ＭＥＭＳ慣性センサ部分の下部電極（Ｍ１）１００を形成した（図１）。この時、下部電極層の一部を配線として、下部集積回路２の第４層配線１３と電気的に接続した。
次に、下側犠牲層（犠牲層１）１１０を層間絶縁膜にて形成した後、ＭＥＭＳ慣性センサの錘１２１・配線兼用の梁１２２とその周辺の空隙１２３を含む中間可動層（Ｍ２）１２０を作製した。この時、中間可動層の必要な部分にはエッチングホール１２４を設け、また、下部配線層との電気的接続も形成した。さらに、中間可動層１２０を覆うように、上側犠牲層（犠牲層２）１３０を、層間絶縁膜をもちいて形成し、ＣＭＰ法等を用いて上部の平坦化を行った（図２）。
【００２６】
続いて、空洞部形成用のエッチングホール１４１を有する上部電極層（Ｍ３）１４０を形成した（図３）。この時、本発明により、上部電極層（Ｍ３）１４０のエッチングホール１４１の最外周位置は、中間可動層（Ｍ２）１２０の最外周位置のエッチングホール１２４または空隙１２３より内側に配置した。また、下部配線層との電気的接続も形成した。
次に、エッチングホール１４１,１２４および空隙１２３を介してエッチャントを導入し、中間可動層１２０の可動錘１２１および弾性梁１２２の周囲の上側犠牲層１３０および下側犠牲層１１０の一部をエッチング除去して、空洞部１３１および１１１を形成した（図４）。このとき、下部電極１００により、下方へのエッチングは進行せず止められる。
その後、空洞部形成用の上部電極のエッチングホール１４１を絶縁膜１４２で塞いで空洞部１３１および１１１を封止し、続いて上部電極（Ｍ３）１４０の必要部分を、絶縁膜１４２と同時にパターニングして、ＭＥＭＳ１軸慣性センサ部分３を完成させた。最後に外部との電気的部分４を形成し、最終的に図５に示した断面形状を得た。
図５において、中間可動層１２０の錘１２１は弾性梁１２２に支えられて、断面図の上下方向に可動し、その際の上部電極１４０または下部電極１００と、中間可動層１２０の静電容量値の変化を測定する事により、慣性センサとして用いる事ができる。
図６Ａ−Ｄに、図５に示した集積化マイクロエレクトロメカニカルシステムのMEMS1軸慣性センサの、構成する各層におけるパターンの平面配置を示す模式図を示す。図６Ａは下部電極層（Ｍ１）、図６Ｂは中間可動層（Ｍ２）、図６Ｃは上部電極層（Ｍ３）、図６Ｄは犠牲層１または犠牲層２の平面形状模式図である。
【００２７】
中間可動層１２０は、図６Ｂに示すように、平面的にある程度大きな面積をもつ可動する錘１２１部分と、隣接する比較的大きな空隙１２３部分を有する弾性変形する梁１２２とで構成されている。図６Ｂに示したように、錘１２１部分には、作製時に錘の下側の犠牲層をエッチングするためのエッチングホール１２４を、錘の中心付近に多数配置し、一方で周囲に空隙１２３の多い梁１２２部分にはエッチングホールを設けなかった。
さらに、上部電極層１４０では、本発明に従い、中間可動層１２０の錘１２１上部には、密集して多数のエッチングホール１４１を設けた一方で、中間可動層１２０の梁１２２の上部は、エッチングホール１４１を疎に配置した。本実施例１における１例で、慣性センサ１エレメントを９０μｍで作製した場合は、密集部分のエッチホール数は９個/１０μｍ角とし、一方で、疎部分では、１６個/３０μｍ角相当に配置した。
【００２８】
このような配置により、犠牲層２が除去された後に進行する、犠牲層１のエッチングを、錘１２１の下部でも、空隙１２３の多い梁１２２近傍下部と同様の速度に保ちつつ、上部犠牲層２の横方向のエッチング端部位置の平面横方向への拡がりを抑制しながら行えた。
この時、中間可動層１２０の錘１２１上部に配置した、上部電極層１４０のエッチングホール１４１は、可能な限りその中心位置を、錘１２１に設けたエッチングホール１２４の中心位置と一致させた。それにより、上部電極層１４０のエッチングホール１４１から、錘１２１のエッチングホール１２４およびその直下の犠牲層１（１１０）最下部までの距離が最短となり、錘１２１直下の犠牲層１のエッチングを最も早く進行させる事が可能である。
【００２９】
このようなエッチングホール１２４,１４１、空隙１２３の配置により、中間可動層の錘１２１の下側の犠牲層部分のエッチングを、中間可動層１２０の形状の影響を最小にして、均一に進行させる事ができた。
【００３０】
さらに、中間可動層の錘１２１の下側の犠牲層部分を完全に取り除くのに必要なエッチングプロセス時間後、犠牲層２（１３０）がエッチャントに曝された時間は、犠牲層１（１１０）がエッチャントに曝されたプロセス時間の約2.5倍となったにもかかわらず、下部電極１００と中間可動層１２０との間の犠牲層１（１１１）の空洞部１１１の面積と、中間可動層１２０と上部電極１４０との間の犠牲層２（１３０）の空洞部１３１の面積を、図６Ｄに示したように、ほぼ同じに制御して作製する事ができた。つまり、図５中に示したように、上側空洞部分１３１と下側空洞部分１１１の端部を、ほぼ同じ位置に形成できた。
【００３１】
このように、上下２つの空洞層およびその端部を制御性よく形成できたため、本実施例１では、２つの慣性センサエレメントそれぞれを、エッチングの領域マージンなしで設計値寸法内に納めて作製できた。この時、ＭＥＭＳ構造領域の面積を、従来の作製方法と比較して１／５〜１／２に低減する事ができた。
【００３２】
なお、本実施例１において、上部電極層（Ｍ３）１４０のエッチングホール１４１の最外周位置を、中間可動層（Ｍ２）１２０の最外周位置のエッチングホール１２４または空隙１２３より内側に配置したが、より望ましくは、エッチングホール２４１の最外周位置を、所望・設計の犠牲層２の空洞端部位置から、「（犠牲層１の膜厚み）＋（中間可動層の厚み）＋（犠牲層２の膜厚み（Ｍ３層エッチングホールがＭ２層エッチングホールまたは空隙の直上にある場合））、または、（Ｍ３層エッチングホールとＭ２層エッチングホール距離の最大値（Ｍ３層エッチングホールがＭ２層エッチングホールまたは空隙の直上にない場合）））」の位置に設けるとよい。
本実施例１では、図５に示すように、ＭＥＭＳ部分３下部に集積回路部分２を配置したが、集積回路部分もＭＥＭＳ部分作製プロセスの影響により性能低下等発生する事なく、良好に動作する事を確認した。
【００３３】
本実施例１では、ＭＥＭＳ慣性センサの下部電極１００の材料にはタングステン（Ｗ）を、中間可動層１２０および上部電極層１４０の材料にはタングステンシリサイド（ＷＳｉ）を用いた。これらの材料を用いる利点は、例えば、空洞部１１１,１３１を形成するエッチングの際、上下犠牲層１３０および１１０を形成する層間絶縁膜とのエッチング選択比を十分に確保できる点がある。また、タングステンシリサイド（ＷＳｉ）については、応力制御範囲の広い膜であるため、空洞中に中立する中間可動層１２０の錘１２１、梁１２２や、空洞上部に中立する上部電極１４０を形成するのに充分な、引張り方向に層を形成する膜の応力を調整する事が可能な点である。もちろん、材料はこれらに限ることなく、他の材料を用いてもよい。
【００３４】
なお、図１〜図６Ａ−Ｄでは、慣性センサの可動錘が２個接続したアレイ構造の場合を用いて説明したが、センサ部分が1個単独の場合でも、２個以上並んだアレイ状の場合でも、また種類の異なる複数のセンサを集積した場合でも、ＭＥＭＳ部分が慣性センサ以外の他センサ・可動体でも、本発明にて同様の効果を得る事ができる。
また、本実施例１では、ＭＥＭＳ構造体部分３層、空洞部分２層の５層構造の場合で説明したが、ＭＥＭＳ構造体部分および空洞部分数が増加した場合でも、適用により同様の効果が得られる。これは、本実施例１にかぎらず、他の実施例の場合でも同様である。
【００３５】
続いて図７を用いて、図６Ａ−Ｄに示した中間可動層の形状変形例について説明する。図７では、中間可動層１２０の構造を、中間可動層１５０の形へ変更している。図６Ａ−Ｄの例の中間可動層１３０は、断面図１の上下方向に可動する構造であったが、図７の中間可動層１５０の可動錘１５１は、梁１５２に支えられて錘１５１本体の横方向、図７に示すＹ方向へ可動する慣性センサである。Ｙ方向への可動により発生する静電容量値の変化を検出するために、錘１５１に可動容量電極１５５、および、中間可動層内に検出電極１５６を追加設置しているが、それ以外の構造や製造プロセスは、中間可動層に含まれる空隙１５３、および錘１５１に設けたエッチングホール１５４も含め、図１〜図６Ａ−Ｄにて説明したものと同様である。各構成層のエッチングホールの配置には、図６Ａ−Ｄの場合と同じく本発明を適用する事により、図７のように平面形状が変化しても、犠牲層１・２の空洞端部位置の制御が可能であり、前記図６Ａ−Ｄで説明した例と同様に、小型集積化センサを提供する事ができた。
＜実施例２＞
本実施例２では、前記実施例１にて説明した慣性センサと同時に、種類・構造の異なるＭＥＭＳセンサ、本例ではダイアフラム型センサを同時に作製した例について、説明する。
【００３６】
図８は、本実施例２にて作製した、ＭＥＭＳ軸慣性センサおよびＭＥＭＳダイアフラム型センサと集積回路装置を半導体基板上に形成した集積化マイクロエレクトロメカニカルシステムの断面図である。
ダイアフラム型センサ部分５は、下層側から下部電極２２０、直上空洞部２３１を含む犠牲層２３０、その上に絶縁膜で蓋をした、可動する上部電極２４０により構成される。上部電極層２４０は、図８断面図の上側からの力・圧力・振動などにより可動し、その際の上下電極の静電容量値の変化を測定する事により、ダイアフラム型センサとして用いる事ができる。
【００３７】
本実施例２におけるダイアフラム型センサ部分の製造プロセスを、図８中の記号を用いて説明する。尚、ＭＥＭＳ１軸慣性センサの構造、および、半導体集積回路装置と同時に作製するプロセスについては、前記実施例１で説明した内容と同じであるので、ここでは割愛する。
【００３８】
まず、慣性センサの中間可動層１２０形成時に、同時にダイアフラム型センサの下部電極２２０を形成する。その上に、層間絶縁膜で、慣性センサの上側犠牲層１３０と同時に犠牲層２３０を形成する。さらに、慣性センサの上部電極１４０形成時に、同時にダイアフラム型センサの上部可動電極２４０およびエッチングホール２４１を形成する。
その後、慣性センサの犠牲層除去・空洞形成時に、同時にダイアフラム型センサの犠牲層２３０を一部除去し、空洞部２３１を形成する。その際、ダイアフラム型センサの空洞形成部分２３１は、慣性センサの上側犠牲層１３０の空洞部分１３１と同様に、慣性センサの下側犠牲層１１０の下側空洞が完全に形成されるまで、長時間エッチャントに曝される。その後、層間絶縁膜１４２にて、慣性センサ部分の封止と同時にエッチングホール２４１を封止する。
【００３９】
図９Ａ−Ｄは、図８に示した集積化マイクロエレクトロメカニカルシステムのダイアフラム型センサの、構成する各層におけるパターンの平面配置を示す模式図である。図９Ａは下部電極層（Ｍ２）、図９Ｂは犠牲層、図９Ｃは上部電極層（Ｍ３）の平面形状模式図である。本発明により、ダイアフラム型センサの上部電極層２４０では、隣接する慣性センサの空洞部分１３１・１１１が形成される時間に合わせて、エッチングホールを形成したい空洞層部分２３１に対して、充分に内側に配置し、長時間のエッチングによるサイドエッチの進行分を吸収させ、設計通りの所望の空洞形状を形成した。
【００４０】
この時、エッチングホール２４１の最外周位置は、所望・設計の空洞端部位置から、慣性センサ部分３の「（犠牲層１の膜厚み）＋（中間可動層の厚み）＋（犠牲層２の膜厚み（Ｍ３層エッチングホールがＭ２層エッチングホールまたは空隙の直上にある場合））、または、（Ｍ３層エッチングホールとＭ２層エッチングホール距離の最大値（Ｍ３層エッチングホールがＭ２層エッチングホールまたは空隙の直上にない場合））」の位置に設ける事がより望ましい。
【００４１】
また、本実施例２にて作製したダイアフラム型センサは、ダイアフラムセンサの端部位置制御の精度が良いため、図９Ｄに示したように、アレイ状に近接して高密度に配置しても、それぞれのダイアフラムを破損無く形成でき、小型形状を保持したまま、アレイ化して感度を向上させる事ができた。
【００４２】
次に、図８に示した集積化マイクロエレクトロメカニカルシステムの場合を用いて、容量検出回路について説明する。
【００４３】
図１０は、図８の集積化マイクロエレクトロメカニカルシステムにおける、信号処理用トランジスタを含む集積回路（容量検出回路）の回路構成を示したブロック図である。図１０にて、慣性センサ３およびダイアフラム型センサ５で検出された容量は、ＣＶ変換回路３０２で電圧に変換される。ＣＶ変換回路で変換された電圧は、オペアンプ３０３で増幅された後、ＡＤ変換回路３０４でデジタル化される。その後、不揮発性メモリ３０５に記憶されたデータに基づき、マイクロプロセッサ３０６で、温度、アンプ特性等各種の補正を行い、出力用インターフェース回路３０７より出力される。
【００４４】
図１０のブロック図例では、ＭＥＭＳセンサと信号処理回路系統とが、どちらも２個の場合を示したが、センサは種類を問わず１個でも３個以上でもよく、また、処理回路系統も、センサ毎に設けても、可能な系統を全部または部分的に統合しても良い。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例１における、慣性センサを含む集積化マイクロエレクトロメカニカルシステムの製造工程を示す模式図である。
【図２】図１に続く慣性センサの製造工程を示す模式図である。
【図３】図２に続く慣性センサの製造工程を示す模式図である。
【図４】図５に続く慣性センサの製造工程を示す模式図である。
【図５】本発明の実施例１による、慣性センサを含む集積化マイクロエレクトロメカニカルシステムの断面模式図である。
【図６Ａ】本発明の実施例１による、慣性センサの主要構成構造・主要層の平面模式図である。
【図６Ｂ】本発明の実施例１による、慣性センサの主要構成構造・主要層の平面模式図である。
【図６Ｃ】本発明の実施例１による、慣性センサの主要構成構造・主要層の平面模式図である。
【図６Ｄ】本発明の実施例１による、慣性センサの主要構成構造・主要層の平面模式図である。
【図７】本発明の実施例１による、図６Ａ−Ｄと可動層形状異なる慣性センサの主要構成構造・主要層の平面模式図である。
【図８】本発明の実施例２による、ダイアフラム型センサと慣性センサを含む、集積化マイクロエレクトロメカニカルシステムの断面模式図である。
【図９Ａ】本発明の実施例２による、ダイアフラム型センサの主要構成構造・主要層の平面模式図である。
【図９Ｂ】本発明の実施例２による、ダイアフラム型センサの主要構成構造・主要層の平面模式図である。
【図９Ｃ】本発明の実施例２による、ダイアフラム型センサの主要構成構造・主要層の平面模式図である。
【図９Ｄ】本発明の実施例２による、ダイアフラム型センサの主要構成構造・主要層の平面模式図である。
【図１０】本発明の実施例２に適用した回路ブロック図の例である。
【符号の説明】
【００４６】
１…シリコン基板（半導体基板）、
２…ＭＥＭＳセンサ信号処理用の集積回路、
３…１軸慣性センサ、
４…外部接続部、
５…ダイアフラム型センサ、
１０…信号処理用トランジスタ、
１１…コンタクトホール、
１２…第１層配線、
１３…第４層配線、
１４…層間絶縁膜、
１５…ビアホール、
１００…下部電極（Ｍ１層）、
１１０…下側犠牲層（犠牲層１）、
１１１…下側空洞部分、
１２０…中間可動層（Ｍ２層）、
１２１…錘、
１２２…梁、
１２３…空隙、
１２４…エッチングホール、
１３０…上側犠牲層（犠牲層２）、
１３１…上側空洞部分、
１４０…上部電極層（Ｍ３層）、
１４１…エッチングホール、
１４２…封止絶縁膜、
１５０…中間可動層（Ｍ２層）、
１５１…錘、
１５２…梁、
１５３…空隙、
１５４…エッチングホール、
１５５…可動容量電極、
１５６…検出電極、
２２０…下部電極（Ｍ２層）、
２３０…犠牲層、
２３１…空洞部、
２４０…上部電極（Ｍ３層）、
２４１…エッチングホール、
３０２…ＣＶ変換回路、
３０３…オペアンプ、
３０４…ＡＤ変換回路、
３０５…不揮発性メモリ、
３０６…マイクロプロセッサ、
３０７…出力用インターフェース回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０】
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