(57)【要約】【課題】クロックの停止、供給制御を行う回路を内蔵したＬＳＩ等の集積回路に関し、物理的なコストや速度的なペナルティ及びソフトウェア処理の負荷を増加することなく、電圧降下による誤動作を防止する制御方式と回路を提供する。【解決手段】電源電圧安定化判定回路群１０５〜１０７は、クロック制御回路６０３がシステムクロック６１８を低速動作状態から高速動作状態に変更するクロック制御タイミングにおいて、ＣＰＵ６０４や周辺ロジック６０８に供給される電源電圧が変動する状態から安定する状態への遷移を検出する。アイドル回路１０８−１、１０８−２は、アイドル動作完了信号１１３に基づいて、クロック制御タイミングの開始時点から電源電圧安定化判定回路が電源電圧が安定する状態を検出する時点まで、集積回路へのデータ入力状態を前値保持又は前値反転のアイドル状態に制御する。【選択図】図１
2010079540.tif 000002
【特許請求の範囲】
【請求項１】
システムクロックの停止、開始、又は周波数の変更を制御するクロック制御回路を内蔵した集積回路において、
前記クロック制御回路が前記システムクロックを停止又は第１の周波数の動作状態から開始又は前記第１の周波数よりも高い第２の周波数の動作状態に変更するクロック制御タイミングにおいて、前記集積回路に供給される電源電圧が変動する状態から安定する状態への遷移を検出する電源電圧安定化判定回路と、
前記クロック制御タイミングの開始時点から前記電源電圧安定化判定回路が前記電源電圧が安定する状態を検出する時点まで、前記集積回路へのデータ入力状態を所定のアイドル状態に制御するアイドル回路と、
を含むことを特徴とする集積回路における電源電圧安定待ちアイドル回路。
【請求項２】
前記電源電圧安定化判定回路は、
前記クロック制御タイミングの開始時点から前記電源電圧が安定するまでの期間に相当する所定時間をカウントする安定時間カウント回路と、
前記クロック制御タイミングの開始時点以後、前記電源電圧が変動して再び安定した状態を検出する電圧安定検出回路と、
前記クロック制御タイミングの開始時点にてネゲートされた後、設定に基づいて、前記安定時間カウント回路が前記所定時間をカウントしたことを示す安定時間経過信号又は前記電圧安定検出回路が前記電源電圧が安定した状態を検出したことを示す電圧安定検出信号の何れか一方、又は該２つの信号のアンド論理出力、又は該２つの信号のオア論理出力に基づいてアサートされるアイドル動作完了信号を生成するアイドル動作完了信号生成回路と、
を含み、
前記アイドル回路は、前記アイドル動作完了信号がネゲートされている期間、前記集積回路へのデータ入力状態を所定のアイドル状態に制御する、
ことを特徴とする請求項１に記載の集積回路における電源電圧安定待ちアイドル回路。
【請求項３】
前記アイドル回路は、設定に基づいて、前記クロック制御タイミングの開始時点から前記電源電圧安定化判定回路が前記電源電圧が安定する状態を検出する時点まで、前記集積回路へのデータ入力状態を、前記クロック制御タイミングの開始時点におけるデータ入力状態に保持する状態、又は前記クロック制御タイミングの開始時点におけるデータ入力状態と該データ入力状態に対する反転状態を前記システムクロックに基づいて交互に繰り返す状態の、何れか一方のアイドル状態に制御する、
ことを特徴とする請求項１又は２の何れか１項に記載の集積回路における電源電圧安定待ちアイドル回路。
【請求項４】
システムクロックの停止、開始、又は周波数の変更を制御するクロック制御を行う集積回路の制御方法であって、
前記クロック制御において前記システムクロックを停止又は第１の周波数の動作状態から開始又は前記第１の周波数よりも高い第２の周波数の動作状態に変更するクロック制御タイミングにおいて、前記集積回路に供給される電源電圧が変動する状態から安定する状態への遷移を検出する電源電圧安定化判定ステップと、
前記クロック制御タイミングの開始時点から前記電源電圧安定化判定ステップが前記電源電圧が安定する状態を検出する時点まで、前記集積回路へのデータ入力状態を所定のアイドル状態に制御するアイドル状態保持ステップと、
を含むことを特徴とする集積回路における電源電圧安定待ちアイドル制御方法。
【請求項５】
前記電源電圧安定化判定ステップは、
前記クロック制御タイミングの開始時点から前記電源電圧が安定するまでの期間に相当する所定時間をカウントする安定時間カウントステップと、
前記クロック制御タイミングの開始時点以後、前記電源電圧が変動して再び安定した状態を検出する電圧安定検出ステップと、
前記クロック制御タイミングの開始時点にてネゲートされた後、設定に基づいて、前記安定時間カウント回路が前記所定時間をカウントしたことを示す安定時間経過信号又は前記電圧安定検出回路が前記電源電圧が安定した状態を検出したことを示す電圧安定検出信号の何れか一方、又は該２つの信号のアンド論理出力、又は該２つの信号のオア論理出力に基づいてアサートされるアイドル動作完了信号を生成するアイドル動作完了信号生成ステップと、
を含み、
前記アイドル状態保持ステップは、前記アイドル動作完了信号がネゲートされている期間、前記集積回路へのデータ入力状態を所定のアイドル状態に制御する、
ことを特徴とする請求項４に記載の集積回路における電源電圧安定待ちアイドル制御方法。
【請求項６】
前記アイドル状態保持ステップは、設定に基づいて、前記クロック制御タイミングの開始時点から前記電源電圧安定化判定ステップが前記電源電圧が安定する状態を検出する時点まで、前記集積回路へのデータ入力状態を、前記クロック制御タイミングの開始時点におけるデータ入力状態に保持する状態、又は前記クロック制御タイミングの開始時点におけるデータ入力状態と該データ入力状態に対する反転状態を前記システムクロックに基づいて交互に繰り返す状態の、何れか一方のアイドル状態に制御する、
ことを特徴とする請求項４又は５の何れか１項に記載の集積回路における電源電圧安定待ちアイドル制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
クロックの停止、供給制御を行う回路を内蔵したＬＳＩ等の集積回路に関する。
【背景技術】
【０００２】
近年、機器の小型化に伴いＬＳＩなどの半導体集積回路の規模は増加し、一方で消費電力を少しでも抑えるためにクロックの停止・供給制御が必要不可欠になっている。
しかしながら例えば、図６に示されるように、ＣＰＵ６０４、命令ＲＡＭ（Ｉｎｓｔｒｕｃｔｉｏｎ  ＲＡＭ）６０５、ＤＭＡコントローラ（ＤＭＡＣ）６０６、ワークＲＡＭ（Ｗｏｒｋ  ＲＡＭ）６０７、周辺ロジック６０８（６０８−１〜６０８−１０に示されるような周辺回路を含む）等を含む集積規模の大きなロジック部６０２を含むようなＬＳＩ６０１において、クロック制御回路６０３にて生成されるシステムクロック６１８がクロック停止状態から供給状態の変化時に発生する急激な消費電流増加に伴う電圧降下が顕著になる。
【０００３】
クロック制御回路６０３の一般的な構成を図７に、その動作タイミングチャートを図８に示す。以下、両図を参照しながら説明する
ＰＬＬクロック選択信号６１２がアサートされる時刻ｔ２までの期間Ｔ１（図８（ｄ））では、ＰＬＬクロック選択信号６１２に基づいてシステムクロック選択回路６０３−６は、外部クロック入力６０９を選択し、それがＣＰＵ６０４や周辺ロジック６０８内の各データ入力部のフリップフロップ６０４−１や６０８−１１にシステムクロック６１８（図８（ｆ））として供給され、実質的にシステムは低速となっている。
【０００４】
時刻ｔ２よりも前の時刻ｔ１に、ＰＬＬリセット信号６１０がネゲートされると、クロック逓倍部（ＰＬＬ）６０３−３とＮ分周器６０３−２とからなる回路部分がＰＬＬクロック６０３−４の出力を開始する（図８（ｃ））。しかし、この段階ではまだ、システムクロック選択回路６０３−６は、外部クロック入力６０９をシステムクロック６１８として出力している（図８（ａ）（ｆ））。なお、Ｎ分周器６０３−２における分周比は、分周比（Ｎ）設定レジスタ６０３−１から与えることができる。
【０００５】
その後、時刻ｔ２にＰＬＬクロック選択信号６１２がアサートされ（図８（ｄ））、続いてＰＬＬクロック有効信号６１１がアサートされると（図８（ｅ））、そのＰＬＬクロック有効信号６１１がＰＬＬクロック６０３−４に基づいて動作する２連のフリップフロップ６０３−８及び６０３−９で構成されるディレイにて２クロック分遅延されてＰＬＬクロック有効内部信号６０３−７がアサートされ（図８（ｈ）の時刻ｔ３）、その信号が次のＰＬＬクロック６０３−４の反転タイミングで、クロックゲーティング回路６０３−５内のフリップフロップ６０３−５−１にセットされる。なお、フリップフロップ６０３−８、６０３−９、６０３−５−１は、ＰＬＬリセット信号６１０のアサート時にリセットされている。この結果、ＰＬＬクロック有効内部信号６０３−７のアサートによってアンド回路６０３−５−２が開いて、その直後の時刻ｔ４より、ＰＬＬクロック６０３−４がアンド回路６−３−５−２からシステムクロック選択回路６０３−６に供給され始める。システムクロック選択回路６０３−６は、ＰＬＬクロック選択信号６１２がアサートされた時刻ｔ２以降はクロックゲーティング回路６０３−５の出力を選択しているため、上記時刻ｔ４から、システムクロック選択回路６０３−６は、ＰＬＬクロック６０３−４をシステムクロック６１８として出力するようになる（図８（ｆ））。
【０００６】
このＰＬＬクロック６０３−４が、ＣＰＵ６０４や周辺ロジック６０８内の各データ入力部のフリップフロップ６０４−１や６０８−１１にシステムクロック６１８（図８（ｆ
））として供給され、システムが高速でスタートする。
【０００７】
ここで、時刻ｔ４に、システムクロック６１８がＰＬＬクロック６０３−４に変更されてＣＰＵ６０４及び周辺ロジック６０８が動作を開始すると、図６に示されるような規模の集積回路の場合には、消費電力が急激に増加するため、図８（ｇ）の時刻ｔ４の直後のタイミングに示されるように、ＶＤＤ電源電圧６１７が急激に低下し、その電圧降下が復帰するまでに同図Ｔ３に示される程度の期間を要する。
【０００８】
このような電圧降下は、システムの誤動作を誘発するため、対策技術が必要となる。
従来の対策技術としては、例えば図６に示されるように、ＶＤＤ電源電圧６１７を作り出すレギュレータ６１６の入力側に、電源６１３と接地（ＧＮＤ）６１４との間に大容量のコンデンサ６１５を接続する方法が、一般によく知られている。
【０００９】
また、他の従来の対策技術として、図７に示される構成を有するクロック制御回路６０３において、ＰＬＬクロック６０３−４の周波数を、ＶＤＤ電源電圧６１７の電圧降下による影響がない速度まで、周波数を落とすことで対応していた。
【特許文献１】特開平１０−１２７０８９号公報
【特許文献２】特開２００４−２０５０９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながらコンデンサの変更などの電源強化策は、集積回路における電源回路のための実装面積の増加やコストの増加を招いてしまうという問題点を有している。
また、ＰＬＬクロックの周波数を落とすことによる対策では、回路の速度的なパフォーマンスが低下してしまうという問題点を有していた。
【００１１】
更に、ソフトウェアによってクロック周波数を制御することも考えられるが、ソフトウェア処理の負荷が増加してしまうという問題点を有していた。
【課題を解決するための手段】
【００１２】
本発明の課題は、物理的なコストや速度的なペナルティ及びソフトウェア処理の負荷を増加することなく、電圧降下による誤動作を防止する制御方式と回路を提供することにある。
【００１３】
以下に示す態様は、システムクロックの停止、開始、又は周波数の変更を制御するクロック制御回路（６０３）を内蔵した集積回路（６０１）を前提とする。
電源電圧安定化判定回路（１０５〜１０７）は、クロック制御回路がシステムクロック（６１８）を停止又は第１の周波数の動作状態から開始又は第１の周波数よりも高い第２の周波数の動作状態に変更するクロック制御タイミングにおいて、集積回路に供給される電源電圧（６１７）が変動する状態から安定する状態への遷移を検出する。この電源電圧安定化判定回路は例えば、クロック制御タイミングの開始時点から電源電圧が安定するまでの期間に相当する所定時間をカウントする安定時間カウント回路（１０５）と、クロック制御タイミングの開始時点以後、電源電圧が変動して再び安定した状態を検出する電圧安定検出回路（１０６）と、クロック制御タイミングの開始時点にてネゲートされた後、設定（１０４）に基づいて、安定時間カウント回路が所定時間をカウントしたことを示す安定時間経過信号（１１１）又は電圧安定検出回路が電源電圧が安定した状態を検出したことを示す電圧安定検出信号（１１２）の何れか一方、又はその２つの信号のアンド論理出力、又はその２つの信号のオア論理出力に基づいてアサートされるアイドル動作完了信号（１１３）を生成するアイドル動作完了信号生成回路（１０７）とで構成される。
【００１４】
アイドル回路（１０８−１、１０８−２）は、クロック制御タイミングの開始時点から電源電圧安定化判定回路が電源電圧が安定する状態を検出する時点まで、集積回路へのデータ入力状態を所定のアイドル状態に制御する。このアイドル回路は例えば、前述のアイドル動作完了信号がネゲートされている期間、集積回路へのデータ入力状態を所定のアイドル状態に制御する。また、このアイドル回路は例えば、設定（１０２）に基づいて、クロック制御タイミングの開始時点から電源電圧安定化判定回路が電源電圧が安定する状態を検出する時点まで、集積回路へのデータ入力状態を、クロック制御タイミングの開始時点におけるデータ入力状態に保持する状態、又はクロック制御タイミングの開始時点におけるデータ入力状態とそのデータ入力状態に対する反転状態をシステムクロックに基づいて交互に繰り返す状態の、何れか一方のアイドル状態に制御する。
【発明の効果】
【００１５】
ＬＳＩ内部に極めて最小限の論理回路を実装するだけで、システム開始時の電圧降下に対する対策を実現することが可能となる。また、外部に実装する場合に比べてコストパフォーマンスに優れるという利点を有する。
【００１６】
また、動作周波数を落とすことなく、かつ複雑なソフトウェア制御の介在なく、システム開始時の電圧降下による動作不良の影響を抑止することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら、最良の実施形態について詳細に説明する。
図１は、本実施形態の構成図である。この構成は、図６及び図７の構成を有する一般的なＬＳＩ６０１に追加される論理回路部分の構成を示すものである。図１において、図６又は図７の場合と同じ番号が付された回路部分は、図６又は図７の場合と同じ動作をする。
【００１８】
本実施形態では、ＣＰＵ６０４及び周辺ロジック６０８内のデータ入力部のフリップフロップ６０４−１及び６０８−１１の各前段に、それぞれアイドル回路１０８−１及び１０８−２が接続される。
【００１９】
アイドル回路１０８−１及び１０８−２において、システム動作が再開される前の期間（後述する図３又は図４の時刻ｔ２よりも前の期間）では、アイドル動作完了信号生成回路１０７から出力されるアイドル動作完了信号１１３はアサート状態を維持するため（図３（ｍ）又は図４（ｍ）参照）、アイドル動作選択回路１１０は、（ユーザデータが入力される）データ入力を選択して、遅い周波数で動作しているシステムクロック６１８（図３（ｈ）又は図４（ｈ）参照）に基づいて動作するフリップフロップ６０４−１又は６０８−１１にセットしてゆく。
【００２０】
一方、システム動作開始直前（後述する図３又は図４の時刻ｔ２）からシステムが動作を開始してＶＤＤ電源電圧６１７において電圧降下が発生しその後そのＶＤＤ電源電圧６１７が安定するまでの期間（後述する図３又は図４の期間Ｔ４又はＴ５）においては、アイドル動作完了信号生成回路１０７から出力されるアイドル動作完了信号１１３はネゲート状態になるため（図３（ｍ）又は図４（ｍ）参照）、アイドル動作選択回路１１０は、ＣＰＵ６０４及び周辺ロジック６０８内のデータ入力部のフリップフロップ６０４−１又は６０８−１１の出力をアイドル動作トグル回路１０９（エクスクルーシブオア回路）を介してその入力側に正転又は反転フィードバックした信号を選択してフリップフロップ６０４−１又は６０８−１１の入力側に供給する。この結果、フリップフロップ６０４−１又は６０８−１１は、上記期間においては、その出力の状態を、システム動作開始直前（時刻ｔ２）のデータ入力の論理状態をそのまま保持する前値保持か、その論理状態をシステムクロック６１８に同期して反転、正転を繰り返させる前値反転の、何れかのアイドル状態に維持する。
【００２１】
そして、ＶＤＤ電源電圧６１７が安定してアイドル動作完了信号１１３がアサートされたタイミング（図３の時刻ｔ５又は図４の時刻ｔ６）で、アイドル動作選択回路１１０が、データ入力を選択してフリップフロップ６０４−１又は６０８−１１の入力側に供給することにより、データ入力を再開させる。
【００２２】
このようにして、本実施形態では、システムが動作開始した後、ＶＤＤ電源電圧６１７が安定した後に、ＣＰＵ６０４及び周辺ロジック６０８において、データ入力が再開されるように制御することができ、システム内での誤動作を防止することが可能となる。
【００２３】
このとき、アイドル動作完了信号生成回路１０７は、アイドル動作が解除されるタイミングとして、安定時間カウント回路１０５がカウントするシステム開始直前時点（図３の時刻ｔ３）からＶＤＤ電源電圧６１７が安定するまでの期間に相当する一定時間Ｔ４を経過後の時刻ｔ５か、電圧安定検出回路１０６がシステム開始直前時点（図４の時刻ｔ３）から、その直後に電圧降下状態になって以降、ＶＤＤ電源電圧６１７の値がリファレンス電圧Ｖｒｅｆ１０６−５を超えて安定状態になったことが検出されるまでの期間Ｔ５を経過後の時刻ｔ６の、何れか一方、又は時刻ｔ５とｔ６の両方を判定して遅いほう、又は時刻ｔ５とｔ６の両方を判定して早いほうを選択することができる。この選択は、ＬＳＩ６０１のユーザが、供給条件選択レジスタ１０４に必要な３ビット値をセットすることにより指定できる。なお、ユーザは、このレジスタを使って、アイドル動作を行わせない指定もすることができる。
【００２４】
上記安定時間カウント回路１０５がカウントする一定時間Ｔ４は、ユーザが、安定時間設定レジスタ１０３に必要な時間カウント値をセットすることにより指定できる。
また、電圧安定検出回路１０６においては、システム開始直前時点（図４の時刻ｔ３）から検出動作開始後のシステム開始時点（図４の時刻ｔ４）の電圧降下が発生する直前にＶＤＤ電源電圧６１７の値がリファレンス電圧Ｖｒｅｆ１０６−５を上回っていて誤った安定状態を検出してしまわないように、検出動作開始から当該電圧降下が発生するまでの間は安定状態の検出が行われないようにする遅延時間が設定される。この遅延時間も、ユーザが、遅延時間設定レジスタ１０１に必要な遅延時間値をセットすることにより指定できる。
【００２５】
また、アイドル回路１０８−１及び１０８−２は、ＣＰＵ６０４又は周辺ロジック６０８内のフリップフロップ６０４−１又は６０８−１の出力をアイドル状態にするときに、前述したように、その出力を前値保持又は前値反転のいずれかのアイドル状態に維持させることができる。どちらの状態に維持させるかは、ユーザが、アイドル動作率制御レジスタ１０２に、１ビットの値０又は１の何れかを設定することにより指定できる。
【００２６】
アイドル動作率制御レジスタ１０２に値０が設定された場合、その値０がエクスクルーシブオア回路によって構成されるアイドル動作トグル回路１０９の一方の入力に入力されることにより、他方の入力に入力されるフリップフロップ６０４−１又は６０８−１１の出力値がそのまま（出力値が、値０のときは値０が、値１のときは値１が）、アイドル動作トグル回路１０９及びアイドル動作選択回路１１０を介してフリップフロップ６０４−１又は６０８−１１の入力側にフィードバックされる。この前値保持のアイドル状態においては、システムクロック６１８の発生のための消費電力以外は、消費電力は発生しない。
【００２７】
逆に、アイドル動作率制御レジスタ１０２に値１が設定された場合、その値１がエクスクルーシブオア回路によって構成されるアイドル動作トグル回路１０９の一方の入力に入
力されることにより、他方の入力に入力されるフリップフロップ６０４−１又は６０８−１１の出力値が反転されて（出力値が、値０のときは値１が、値１のときは値０が）、アイドル動作トグル回路１０９及びアイドル動作選択回路１１０を介してフリップフロップ６０４−１又は６０８−１１の入力側にフィードバックされる。この前値反転のアイドル状態においては、信号のトグルにより消費電力が発生する。
【００２８】
このように、本実施形態では、システム開始直後のアイドル動作時に、ある程度の消費電力を発生させるか否かを、ユーザが指定することができる。
図２は、図１の安定時間カウント回路１０５、電圧安定検出回路１０６、及びアイドル動作完了信号生成回路１０７の詳細な回路構成図である。
【００２９】
始めに、図２において、アイドル動作完了信号生成回路１０７が、安定時間カウント回路１０５から出力される安定時間経過信号１１１に基づいてアイドル動作完了信号１１３を生成する動作について説明する。この動作モードは、ＬＳＩ６０１のユーザが、供給条件選択レジスタ１０４に３ビット値“０００”をセットすることにより、指定する。
【００３０】
供給条件選択レジスタ１０４（図１）に３ビット値“０００”が指定された場合、アイドル動作完了信号生成回路１０７において、最上位ビット値“０”は、アンド回路１０７−８に入力し、同回路をオンする。また、下位２ビット値“００”は選択回路１０７−１に入力し、同回路に安定時間カウント回路１０５から出力される安定時間経過信号１１１を選択させる。この結果、アイドル動作完了信号生成回路１０７は、安定時間カウント回路１０５が出力する安定時間経過信号１１１に基づいてアイドル動作完了信号１１３を生成する。この動作タイミングチャートは、図３で示される。
【００３１】
まず、システムの停止状態から開始状態への移行によって、図１に示されるクロック制御回路６０３がＰＬＬクロック６０３−４をシステムクロック６１８として出力するようになるまでの図３（ａ）〜（ｇ）、（ｊ）に示される動作は、前述した図８（ａ）〜（ｈ）の場合と同じである。
【００３２】
次に、ＰＬＬクロック選択信号６１２（図３（ｄ））及びＰＬＬクロック有効信号６１１（図３（ｅ））に続いて図７のフリップフロップ６０３−８及び６０３−９を介してアサートされるＰＬＬクロック有効内部信号６０３−７によって、安定時間カウント回路１０５において、アンド回路１０５−２がオンになり、また、比較器１０５−５の出力がアサートされていないカウント期間では選択回路１０５−３が、プラス１加算器１０５−４の出力を選択することにより、フリップフロップ１０５−１、プラス１加算器１０５−４、選択回路１０５−３、アンド回路１０５−２の回路ループにより、カウンタが構成され、ＰＬＬクロック有効内部信号６０３−７のアサートの後、フリップフロップ１０５−１に入力するＰＬＬクロック６０３−４に同期して、上記回路ループがカウンタ動作を開始する（図３の時刻ｔ３以降）。
【００３３】
フリップフロップ１０５−１から出力されるカウント値が安定時間設定レジスタ１０３に設定された安定時間カウント値以下である場合には、比較器１０５−５から出力される安定時間経過信号１１１（図３（ｋ））はネゲートされた状態を維持する。そして、ＶＤＤ電源電圧６１７が安定化するのに相当する一定時間Ｔ４が経過して、フリップフロップ１０５−１から出力されるカウント値が安定時間設定レジスタ１０３に設定された安定時間カウント値よりも大きくなると、比較器１０５−５から出力される安定時間経過信号１１１がアサートされる（図３（ｋ）の時刻ｔ５）。また、このアサート後は、このアサート信号に基づいて選択回路１０５−３が切り替わり、同回路がフリップフロップ１０５−１の出力値を選択して、その出力値がアンド回路１０５−２を介してフリップフロップ１０５−１の入力側にフィードバックされるため、フリップフロップ１０５−１は上記上限カウント値を維持し、比較器１０５−５から出力される安定時間経過信号１１１はアサート状態を維持する。
【００３４】
以上の安定時間カウント回路１０５の動作に対応して、アイドル動作完了信号生成回路１０７では、以下の動作が実行される。
まず、ＰＬＬクロック選択信号６１２が時刻ｔ２でアサートされるまでは（図３（ｄ））、アンド回路１０７−８がオフとなっており、アイドル動作選択信号１０７−１１はネゲート状態を維持し（図３（ｉ））、選択回路１０７−７は固定値１を選択してそれをアイドル動作完了信号１１３として出力している（図３（ｍ））。この期間は、クロック制御回路６０３にて生成されるシステムクロック６１８は、外部クロック入力６０９に基づく低速クロックとなっている。この場合には、ＶＤＤ電源電圧６１７の状態は安定しているため、アイドル回路１０８−１及び１０８−２において、アイドル動作選択回路１１０がデータ入力を選択してフリップフロップ６０４−１及び６０８−１１に出力する動作を行い、アイドル動作は実行されない。
【００３５】
ＰＬＬクロック選択信号６１２が時刻ｔ２でアサートされると、アンド回路１０７−８がオンとなる。今、供給条件選択レジスタ１０４（図１）に３ビット値“０００”が指定されると（図３（ｈ））、その最上位ビット値“０”が反転されてアンド回路１０７−８に入力しているため、ＰＬＬクロック選択信号６１２のアサートにより、アイドル動作選択信号１０７−１１が時刻ｔ２でアサートされ（図３（ｉ））、選択回路１０７−７はフリップフロップ１０７−６の出力を選択するようになる。
【００３６】
ＰＬＬクロック選択信号６１２（図３（ｄ））のアサートの後、ＰＬＬクロック有効信号６１１（図３（ｅ））に続いて図７のフリップフロップ６０３−８及び６０３−９を介してアサートされるＰＬＬクロック有効内部信号６０３−７（図３（ｊ）の時刻ｔ３）によってシステムが動作を開始する直前のタイミングで、アンド回路１０７−５がオンとなって、選択回路１０７−１の出力が選択回路１０７−４（後述する）及びアンド回路１０７−５を通ってフリップフロップ１０７−６にセットされる。ここで、選択回路１０７−１には、供給条件選択レジスタ１０４から出力される３ビット値“０００”のうちの下位２ビット値“００”が入力されており、この結果、選択回路１０７−１は、安定時間カウント回路１０５から出力される安定時間経過信号１１１を選択し、それが、ＰＬＬクロック６０３−４に同期してフリップフロップ１０７−６にセットされ、更に選択回路１０７−７にて選択される。
【００３７】
この結果、アイドル動作完了信号生成回路１０７は、ＰＬＬクロック選択信号６１２が時刻ｔ２でアサートされた後は実質的に、安定時間カウント回路１０５から出力される安定時間経過信号１１１を、アイドル動作完了信号１１３として出力することになる。そして、ＶＤＤ電源電圧６１７が安定化するのに相当する一定時間Ｔ４が経過して、安定時間カウント回路１０５から出力される安定時間経過信号１１１がアサートされると（図３（ｋ）の時刻ｔ５）、アイドル動作完了信号１１３もアサートされ（図３（ｍ）の時刻ｔ５）、このタイミングで、図１のアイドル回路１０８−１及び１０８−２内の各アイドル動作選択回路１１０が、各データ入力を選択して出力するようになる（図３（ｎ）の時刻ｔ５）。
【００３８】
ここで、フリップフロップ１０７−１０とアンド回路１０７−９において、フリップフロップ１０７−１０の出力がアンド回路１０７−９に反転入力している。このため、フリップフロップ１０７−１０から出力される極性調整信号１０７−１２は、ＰＬＬクロック有効内部信号６０３−７がアサートされたタイミング（図３（ｊ）の時刻ｔ３）以降、ＰＬＬクロック６０３−４の入力に従って、値１、値０、値１、・・・という順で出力を交互に繰り返す。この結果、選択回路１０７−４は、ＰＬＬクロック有効内部信号６０３−７がアサートされた最初のクロックタイミング（図３（ｊ）の時刻ｔ３）でまず選択回路１０７−１から出力される安定時間経過信号１１１を取り込んでアンド回路１０７−５を介してフリップフロップ１０７−６にセットし、次のクロックタイミングではフリップフロップ１０７−６の出力状態をそのまま取り込んでアンド回路１０７−５を介してフリップフロップ１０７−６にセットし、その次のクロックタイミングでは再び選択回路１０７−１から出力される安定時間経過信号１１１を取り込んでアンド回路１０７−５を介してフリップフロップ１０７−６にセットする、という動作を繰り返す。これにより、フリップフロップ１０７−６から選択回路１０７−７を介して出力されるアイドル動作完了信号１１３は、安定時間経過信号１１１の論理状態が２クロックに１回の割合で反映されたものとなる。即ち、ＰＬＬクロック有効内部信号６０３−７がアサートされたタイミング（図３（ｊ）の時刻ｔ３）以降、ＰＬＬクロック６０３−４の奇数番目のクロックタイミングでは安定時間経過信号１１１の論理状態を取り込んでアイドル動作完了信号１１３として出力し、偶数番目のクロックタイミングでは１クロック前のアイドル動作完了信号１１３の論理状態を維持することになる。
【００３９】
一方、前述した図１のアイドル回路１０８−１及び１０８−２において、アイドル動作率制御レジスタ１０２に値１がセットされることにより前値反転のアイドル状態が実行される場合には、時刻ｔ２において、ＰＬＬクロック選択信号６１２がアサートされて（図３（ｄ））、アイドル動作完了信号生成回路１０７から出力されるアイドル動作完了信号１１３がネゲートされることにより（図３（ｍ））、アイドル回路１０８−１及び１０８−２内のアイドル動作選択回路１１０がアイドル動作トグル回路１０９の出力を選択するようになる。この結果、その直後の時刻ｔ４におけるＰＬＬクロック６０３−４に基づくシステムクロック６１８（図３（ｆ））の入力開始タイミングから、フリップフロップ６０４−１又は６０８−１１は、時刻ｔ２の直前のデータ入力の論理値に対して、反転値、正転値、反転値、正転値、・・・という順で、アイドル信号の出力を開始する。
【００４０】
以上のアイドル動作完了信号１１３の論理状態と、前値反転のアイドル状態におけるフリップフロップ６０４−１又は６０８−１１の出力の論理状態との関係をまとめると、下表のような関係になる。
【表１】
2010079540.tif 000003
【００４１】
この関係より、ＶＤＤ電源電圧６１７が安定化するのに相当する一定時間Ｔ４が経過して安定時間カウント回路１０５から出力される安定時間経過信号１１１がアサートされるタイミング（図３（ｋ）の時刻ｔ５）が、上記表における奇数クロック番目のタイミングである場合には、そのアサート状態はそのクロックタイミングにおいてすぐにアイドル動作完了信号１１３に現れ、上記安定時間経過信号１１１のアサートタイミングが、上記表における偶数クロックのタイミングである場合には、そのアサート状態はそのクロックタイミングの次の奇数クロックのタイミングにおいてアイドル動作完了信号１１３に現れる。これにより、アイドル動作完了信号１１３がアイドル回路１０８−１及び１０８−２においてアイドル状態を終了させるタイミングは必ず、上記表における偶数クロック番目のタイミング、即ち、時刻ｔ２の直前のデータ入力の論理状態を維持する正転値の状態となる。
【００４２】
この制御動作により、図１のアイドル回路１０８−１及び１０８−２において実行されるアイドル状態が前値保持であっても前値反転であっても、アイドル状態が終了してシステム再開状態となるときに、必ずアイドル状態に入る直前のデータ入力の論理値にてシステムを再開させることが可能となる。
【００４３】
次に、図２において、アイドル動作完了信号生成回路１０７が、電圧安定検出回路１０６から出力される電圧安定検出信号１１２に基づいてアイドル動作完了信号１１３を生成する動作について説明する。この動作モードは、ＬＳＩ６０１のユーザが、供給条件選択レジスタ１０４に３ビット値“００１”をセットすることにより、指定する。
【００４４】
供給条件選択レジスタ１０４（図１）に３ビット値“００１”が指定された場合、アイドル動作完了信号生成回路１０７において、最上位ビット値“０”は、アンド回路１０７−８に入力し、同回路をオンする。また、下位２ビット値“０１”は選択回路１０７−１に入力し、同回路に電圧安定検出回路１０６から出力される電圧安定検出信号１１２を選択させる。この結果、アイドル動作完了信号生成回路１０７は、電圧安定検出回路１０６が出力する電圧安定検出信号１１２に基づいてアイドル動作完了信号１１３を生成する。この動作タイミングチャートは、図４で示される。
【００４５】
まず、システムの停止状態から開始状態への移行によって、図１に示されるクロック制御回路６０３がＰＬＬクロック６０３−４をシステムクロック６１８として出力するようになるまでの図４（ａ）〜（ｇ）、（ｊ）に示される動作は、前述した図８（ａ）〜（ｈ）の場合と同じである。
【００４６】
次に、ＰＬＬクロック選択信号６１２（図４（ｄ））及びＰＬＬクロック有効信号６１１（図４（ｅ））に続いて図７のフリップフロップ６０３−８及び６０３−９を介してシステム開始直前時点にアサートされるＰＬＬクロック有効内部信号６０３−７によって、電圧安定検出回路１０６において、立上り遅延回路１０６−４（後述する）を介して、ＰＬＬクロック有効内部信号６０３−７のアサート（図４（ｊ）の時刻ｔ３）から少し遅れたタイミングでアンド回路１０６−２がオンになる。これ以降、低電圧検出回路１０６−１の出力が、ＰＬＬクロック６０３−４に同期して動作を開始しているフリップフロップ１０６−３にセットされるようになる。
【００４７】
低電圧検出回路１０６−１は、アナログコンパレータによって実現され、ＶＤＤ電源電圧６１７の値がリファレンス電圧Ｖｒｅｆ１０６−５の値よりも高ければ、電源電圧が安定したとみなしてハイレベル信号を出力し、これがフリップフロップ１０６−３にセットされることにより、電圧安定検出信号１１２がアサートされる。
【００４８】
ここで、図４（ｇ）に示されるＶＤＤ電源電圧６１７について、システム開始直前時点の時刻ｔ３にて検出動作が開始された後からシステム開始時点の時刻ｔ４にて電圧降下が発生する直前に、ＶＤＤ電源電圧６１７の値がリファレンス電圧Ｖｒｅｆ１０６−５を上回ることにより、電圧安定検出信号１１２が誤った安定状態を示してしまわないように、立上り遅延回路１０６−４がＰＬＬクロック有効内部信号６０３−７を一定時間だけ遅延させてアンド回路１０６−２に入力させることにより、ＰＬＬクロック有効内部信号６０３−７がアサートされる時刻ｔ３から一定時間だけ遅れたタイミングで、アンド回路１０６−２をオンする。ユーザは、時刻ｔ３からＶＤＤ電源電圧６１７の電圧降下が始まってその電圧値がリファレンス電圧Ｖｒｅｆ１０６−５の値を下回るのに十分なだけの時間を遅延時間設定レジスタ１０１に設定することにより、立上り遅延回路１０６−４が同レジスタに設定された遅延時間だけＰＬＬクロック有効内部信号６０３−７を遅延させる。
【００４９】
以上のようにして、システムの再開後、期間Ｔ５が経過して、ＶＤＤ電源電圧６１７が安定してその電圧値がリファレンス電圧Ｖｒｅｆ１０６−５の値を上回るようになった時刻ｔ６に、電圧安定検出信号１１２がアサートされる（図４（ｌ））。この時刻ｔ６以後は、ＶＤＤ電源電圧６１７が安定するため、電圧安定検出信号１１２はアサート状態を維持する。
【００５０】
以上の電圧安定検出信号１１２の動作に対応して、アイドル動作完了信号生成回路１０７では、以下の動作が実行される。
まず、ＰＬＬクロック選択信号６１２が時刻ｔ２でアサートされるまでは（図３（ｄ））、アンド回路１０７−８がオフとなっており、アイドル動作選択信号１０７−１１はネゲート状態を維持し（図３（ｉ））、選択回路１０７−７は固定値１を選択してそれをアイドル動作完了信号１１３として出力している（図３（ｍ））。この期間は、クロック制御回路６０３にて生成されるシステムクロック６１８は、外部クロック入力６０９に基づく低速クロックとなっている。この場合には、ＶＤＤ電源電圧６１７の状態は安定しているため、アイドル回路１０８−１及び１０８−２において、アイドル動作選択回路１１０がデータ入力を選択してフリップフロップ６０４−１及び６０８−１１に出力する動作を行い、アイドル動作は実行されない。
【００５１】
ＰＬＬクロック選択信号６１２が時刻ｔ２でアサートされると、アンド回路１０７−８がオンとなる。今、供給条件選択レジスタ１０４（図１）に３ビット値“００１”が指定されると（図３（ｈ））、その最上位ビット値“０”が反転されてアンド回路１０７−８に入力しているため、ＰＬＬクロック選択信号６１２のアサートにより、アイドル動作選択信号１０７−１１が時刻ｔ２でアサートされ（図３（ｉ））、選択回路１０７−７はフリップフロップ１０７−６の出力を選択するようになる。
【００５２】
ＰＬＬクロック選択信号６１２（図３（ｄ））のアサートの後、ＰＬＬクロック有効信号６１１（図３（ｅ））に続いて図７のフリップフロップ６０３−８及び６０３−９を介してアサートされるＰＬＬクロック有効内部信号６０３−７（図３（ｊ）の時刻ｔ３）によってシステムが動作を開始する直前のタイミングで、アンド回路１０７−５がオンとなって、選択回路１０７−１の出力が選択回路１０７−４及びアンド回路１０７−５を通ってフリップフロップ１０７−６にセットされる。ここで、選択回路１０７−１には、供給条件選択レジスタ１０４から出力される３ビット値“００１”のうちの下位２ビット値“０１”が入力されており、この結果、選択回路１０７−１は、電圧安定検出回路１０６から出力される電圧安定検出信号１１２を選択し、それが、ＰＬＬクロック６０３−４に同期してフリップフロップ１０７−６にセットされ、更に選択回路１０７−７にて選択される。
【００５３】
この結果、アイドル動作完了信号生成回路１０７は、ＰＬＬクロック選択信号６１２が時刻ｔ２でアサートされた後は実質的に、電圧安定検出回路１０６から出力される電圧安定検出信号１１２を、アイドル動作完了信号１１３として出力することになる。そして、ＶＤＤ電源電圧６１７が安定化するまでの期間Ｔ５が経過して、電圧安定検出回路１０６から出力される電圧安定検出信号１１２がアサートされると（図４（ｌ）の時刻ｔ６）、アイドル動作完了信号１１３もアサートされ（図４（ｍ）の時刻ｔ６）、このタイミングで、図１のアイドル回路１０８−１及び１０８−２内の各アイドル動作選択回路１１０が、各データ入力を選択して出力するようになる（図４（ｎ）の時刻ｔ６）。
【００５４】
フリップフロップ１０７−１０とアンド回路１０７−９により生成される極性調整信号１０７−１２の機能は、前述した通りであり、ＶＤＤ電源電圧６１７が安定化するまでの期間Ｔ５が経過して電圧安定検出回路１０６から出力される電圧安定検出信号１１２がアサートされるタイミング（図４（ｌ）の時刻ｔ６）が、前述の表における奇数クロック番
目のタイミングである場合には、そのアサート状態はそのクロックタイミングにおいてすぐにアイドル動作完了信号１１３に現れ、上記電圧安定検出信号１１２のアサートタイミングが、前述の表における偶数クロックのタイミングである場合には、そのアサート状態はそのクロックタイミングの次の奇数クロックのタイミングにおいてアイドル動作完了信号１１３に現れる。これにより、アイドル動作完了信号１１３が図１のアイドル回路１０８−１及び１０８−２においてアイドル状態を終了させるタイミングは必ず、前述の表における偶数クロック番目のタイミング、即ち、時刻ｔ２の直前のデータ入力の論理状態を維持する正転値の状態となる。
【００５５】
この制御動作により、アイドル動作完了信号生成回路１０７が電圧安定検出回路１０６から出力される電圧安定検出信号１１２に基づいて動作する場合においても、図１のアイドル回路１０８−１及び１０８−２において実行されるアイドル状態が前値保持であっても前値反転であっても、アイドル状態が終了してシステム再開状態となるときに、必ずアイドル状態に入る直前のデータ入力の論理値にてシステムを再開させることが可能となる。
【００５６】
次に、図２において、アイドル動作完了信号生成回路１０７が、安定時間カウント回路１０５から出力される安定時間経過信号１１１がアサートされるタイミングと、電圧安定検出回路１０６から出力される電圧安定検出信号１１２がアサートされるタイミングのうち、遅いほうに基づいてアイドル動作完了信号１１３を生成する動作について説明する。この動作モードは、ＬＳＩ６０１のユーザが、供給条件選択レジスタ１０４に３ビット値“０１０”をセットすることにより、指定する。
【００５７】
安定時間カウント回路１０５及び電圧安定検出回路１０６の動作は、前述した通りであり、これらの回路から出力される安定時間経過信号１１１及び電圧安定検出信号１１２が、アイドル動作完了信号生成回路１０７内のアンド回路１０７−２（図２）に入力される。
【００５８】
アイドル動作完了信号生成回路１０７での基本的な動作は、前述した、供給条件選択レジスタ１０４に３ビット値“０００”又は“００１”がセットされた場合と同じであるが、供給条件選択レジスタ１０４に３ビット値“０１０”がセットされた場合は、そのうちの下位２ビット値“１０”が選択回路１０７−１に入力することにより、同回路は、アンド回路１０７−２から出力される安定時間経過信号１１１と電圧安定検出信号１１２のアンド値を選択し、それが、ＰＬＬクロック６０３−４に同期してフリップフロップ１０７−６にセットされ、更に選択回路１０７−７にて選択されて、アイドル動作完了信号１１３として出力される。
【００５９】
この結果、アイドル動作完了信号生成回路１０７は、ＰＬＬクロック選択信号６１２が時刻ｔ２でアサートされた後は実質的に、安定時間経過信号１１１と電圧安定検出信号１１２のアンド値を、アイドル動作完了信号１１３として出力することになる。そして、ＶＤＤ電源電圧６１７が安定化した後に、安定時間経過信号１１１がアサートされる時刻ｔ５（図３（ｋ）参照）又は電圧安定検出信号１１２がアサートされる時刻ｔ６（図４（ｌ）参照）のうち遅いほうの時刻のタイミングでアンド回路１０７−２の出力がアサートされることにより、アイドル動作完了信号１１３もアサートされ、このタイミングで、図１のアイドル回路１０８−１及び１０８−２内の各アイドル動作選択回路１１０が、各データ入力を選択して出力するようになる。
【００６０】
フリップフロップ１０７−１０とアンド回路１０７−９により生成される極性調整信号１０７−１２の機能は、前述した通りである。
続いて、図２において、アイドル動作完了信号生成回路１０７が、安定時間カウント回
路１０５から出力される安定時間経過信号１１１がアサートされるタイミングと、電圧安定検出回路１０６から出力される電圧安定検出信号１１２がアサートされるタイミングのうち、早いほうに基づいてアイドル動作完了信号１１３を生成する動作について説明する。この動作モードは、ＬＳＩ６０１のユーザが、供給条件選択レジスタ１０４に３ビット値“０１１”をセットすることにより、指定する。
【００６１】
安定時間カウント回路１０５及び電圧安定検出回路１０６の動作は、前述した通りであり、これらの回路から出力される安定時間経過信号１１１及び電圧安定検出信号１１２が、アイドル動作完了信号生成回路１０７内のオア回路１０７−３（図２）に入力される。
【００６２】
アイドル動作完了信号生成回路１０７での基本的な動作は、前述した、供給条件選択レジスタ１０４に３ビット値“０００”又は“００１”がセットされた場合と同じであるが、供給条件選択レジスタ１０４に３ビット値“０１１”がセットされた場合は、そのうちの下位２ビット値“１１”が選択回路１０７−１に入力することにより、同回路は、オア回路１０７−３から出力される安定時間経過信号１１１と電圧安定検出信号１１２のオア値を選択し、それが、ＰＬＬクロック６０３−４に同期してフリップフロップ１０７−６にセットされ、更に選択回路１０７−７にて選択されて、アイドル動作完了信号１１３として出力される。
【００６３】
この結果、アイドル動作完了信号生成回路１０７は、ＰＬＬクロック選択信号６１２が時刻ｔ２でアサートされた後は実質的に、安定時間経過信号１１１と電圧安定検出信号１１２のオア値を、アイドル動作完了信号１１３として出力することになる。そして、ＶＤＤ電源電圧６１７が安定化した後に、安定時間経過信号１１１がアサートされる時刻ｔ５（図３（ｋ）参照）又は電圧安定検出信号１１２がアサートされる時刻ｔ６（図４（ｌ）参照）のうち早いほうの時刻のタイミングでオア回路１０７−３の出力がアサートされることにより、アイドル動作完了信号１１３もアサートされ、このタイミングで、図１のアイドル回路１０８−１及び１０８−２内の各アイドル動作選択回路１１０が、各データ入力を選択して出力するようになる。
【００６４】
フリップフロップ１０７−１０とアンド回路１０７−９により生成される極性調整信号１０７−１２の機能は、前述した通りである。
最後に、図２において、アイドル動作完了信号生成回路１０７が、アイドル動作を行わない場合について説明する。この動作タイミングチャートは、図５で示される。
【００６５】
この動作モードは、ＬＳＩ６０１のユーザが、供給条件選択レジスタ１０４に３ビット値“１００”をセットすることにより、指定する。この場合、アイドル動作完了信号生成回路１０７において、最上位ビット値“１”が、アンド回路１０７−８に入力し、同回路を常にオフする。
【００６６】
この結果、アイドル動作選択信号１０７−１１は常にネゲート状態を維持し（図５（ｉ））、選択回路１０７−７は、安定時間経過信号１１１や電圧安定検出信号１１２に関係なく、常に固定値１を選択してそれをアイドル動作完了信号１１３として出力している（図３（ｍ））。
【００６７】
従って、図１のアイドル回路１０８−１及び１０８−２内の各アイドル動作選択回路１１０は、システムクロック６１８（図５（ｆ））やＶＤＤ電源電圧６１７（図５（ｇ））の挙動に関係なく、常に各データ入力を選択して図１のフリップフロップ６０４−１や６０８−１１に出力する動作を行う（図５（ｎ））。
【００６８】
以上の実施形態では、クロック制御回路６０３がシステムクロックを低速動作状態から
高速動作状態に変更するクロック制御タイミングにおいて、ＶＤＤ電源電圧６１７が変動する状態から安定する状態への遷移を検出する手段として、安定時間カウント回路１０５、電圧安定検出回路１０６、及びアイドル動作完了信号生成回路１０７からなる電源電圧安定化判定回路群が設けられた。また、上記のクロック制御タイミングの開始時点から上記の安定状態が検出される時点まで、ＣＰＵ６０４や周辺ロジック６０８へのデータ入力状態をアイドル状態に制御する手段として、アイドル回路１０８−１及び１０８−２が設けられた。
【００６９】
このような実施形態以外にも、上記と同様の制御をソフトウェア制御にて実現するアイドル制御方法が実現されてもよい。
【図面の簡単な説明】
【００７０】
【図１】本実施形態の回路構成図である。
【図２】本実施形態の追加回路の詳細回路構成図である。
【図３】安定時間カウント回路によるアイドル動作時の動作タイムチャートを示す図である。
【図４】電圧安定検出回路によるアイドル動作時の動作タイムチャートを示す図である。
【図５】アイドル動作無し時の動作タイムチャートを示す図である。
【図６】大規模ＬＳＩ回路の構成例を示す図である。
【図７】クロック制御回路の例を示す図である。
【図８】高速クロックの供給により発生する電圧降下を説明する図である。
【符号の説明】
【００７１】
１２５  遅延時間設定レジスタ１０１
１２６  アイドル動作率制御レジスタ１０２
１２７  安定時間設定レジスタ１０３
１２８  供給条件選択レジスタ１０４
１２９  安定時間カウント回路１０５
１０５−１、１０６−３、１０７−５、１０７−６、１０７−１０、６０３−８、６０３−５−１、６０３−９、６０４−１、６０８−１１  フリップフロップ
１０５−２、１０６−２、１０７−２、１０７−８、１０７−９、６０３−５−２  アンド回路
１０７−３  オア回路
１０５−３、１０７−１、１０７−４、１０７−７  選択回路
１０５−４  加算器
１０５−５  比較器
１３０  電圧安定検出回路１０６
１０６−１  低電圧検出回路１０６−１
１０６−４  立上り遅延回路１０６−４
１０６−５  Ｖｒｅｆ１０６−５
１３１  アイドル動作完了信号生成回路１０７
１０７−１１  アイドル動作選択信号１０７−１１
１０７−１２  極性調整信号１０７−１２
１３２  アイドル回路１０８−１、１０８−２
１３３  アイドル動作トグル回路１０９
１３４  アイドル動作選択回路１１０
１３５  安定時間経過信号１１１
１３６  電圧安定検出信号１１２
１３７  アイドル動作完了信号１１３
１３８  データ出力１１４
１３９  トグルフル信号１１５
１０１  ＬＳＩ回路６０１
１０２  ロジック部６０２
１０３  クロック制御回路６０３
１０４  ＣＰＵ６０４
１０５  命令ＲＡＭ（ＩｎｓｔｒｕｃｔｉｏｎＲＡＭ）６０５
１０６  ＤＭＡコントローラ（ＤＭＡＣ）６０６
１０７  ワーク（Ｗｏｒｋ）ＲＡＭ６０７
１０８  周辺ロジック６０８
６０８−０１  ＩＲＣ
６０８−０２  ＰＯＲＴ／ＭＵＸ（ポート／マルチプレクサ回路）
６０８−０３  ＴＩＭＥＲ（タイマ回路）１
６０８−０４  ＴＩＭＥＲ（タイマ回路）２
６０８−０５  ＷＤＧ
６０８−０６  ＡＤＣ（Ａ／Ｄコンバータ）
６０８−０７  ＤＡＣ（Ｄ／Ａコンバータ）
６０８−０８  ＰＤＭ（パルス密度変調回路）／ＰＷＭ（パルス幅変調回路）
６０８−０９  ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｍｉｔｔｅｒ）（シリアル／パラレル変換回路）
６０８−１０  ＳＩＯ（シリアル入出力回路）
１０９  外部クロック入力６０９
１１０  ＰＬＬリセット信号６１０
１１１  ＰＬＬクロック有効信号６１１
１１２  ＰＬＬクロック選択信号６１２
１１３  電源６１３
１１４  接地（ＧＮＤ）６１４
１１５  コンデンサ６１５
１１６  レギュレータ６１６
１１７  ＶＤＤ電源電圧６１７
１２４  システムクロック６１８
１１８  分周比（Ｎ）設定レジスタ６０３−１
１１９  Ｎ分周器６０３−２
１２０  クロック逓倍部（ＰＬＬ）６０３−３
１２１  ＰＬＬクロック６０３−４
１２２  クロックゲーティング回路６０３−５
１２３  システムクロック選択回路６０３−６
１３２  ＰＬＬクロック有効内部信号６０３−７
【図１】
2010079540.tif 000004
【図２】
2010079540.tif 000005
【図３】
2010079540.tif 000006
【図４】
2010079540.tif 000007
【図５】
2010079540.tif 000008
【図６】
2010079540.tif 000009
【図７】
2010079540.tif 000010
【図８】
2010079540.tif 000011