(57)【要約】    【課題】  ファインピッチで配線層を形成して半導体素子を実装できると共に、半導体素子からの熱で信頼性の低下することの無い半導体素子実装基板を提供する。    【解決手段】  半導体素子実装基板１０は、低熱膨張基板５０を上面側の層間樹脂層１４Ｕと下面側の層間樹脂層１４Ｄとで挟持し、有機基板３０の導体回路２６と低熱膨張基板５０の第１導体回路８０とを層間樹脂層１４Ｕに形成されたビア導体２２で接続する。このため、半導体素子９０の熱履歴の影響を大きく受ける低熱膨張基板５０の裏面側に、有機基板、樹脂層を配置することなく、半導体素子９０を実装する低熱膨張基板５０と外部基板へ接続する有機基板３０との接続を取ることができる。【選択図】  図２
2010219503.tif 000002
【特許請求の範囲】
【請求項１】
開口を有するコア基材と、
該開口内に収容されている低熱膨張基板と、
該低熱膨張基板のうち、半導体素子を実装するための実装面側に形成されていて第１導体回路と第１層間絶縁層とを有する第１配線層と、
前記低熱膨張基板の周囲を挟むように設けられ、前記低熱膨張基板の前記実装面を露出させる第１凹部と、前記低熱膨張基板の実装面の裏面側を露出させる第２凹部とを備える第２配線層とを備え：
前記有機基板は、第２層間樹脂層と第２導体回路と有し、該第２導体回路と前記第１導体回路とは前記第２層間樹脂層内に形成された導体部を介して電気的に接続されている半導体素子実装基板。
【請求項２】
前記第２層間樹脂層は、前記低熱膨張基板を挟持する上面側の層間樹脂層と下面側の層間樹脂層とから成り、
前記第２導体回路と前記第１導体回路とは、前記上面側の層間樹脂層と前記下面側の層間樹脂層との少なくとも一方の内部に形成されたビア導体を介して電気的に接続される請求項１の半導体素子実装基板。
【請求項３】
前記上面側の層間樹脂層上に形成されている第２導体回路と、前記下面側の層間樹脂層上に形成されている第２導体回路とは、前記上面側の層間樹脂層、前記コア基材及び前記下面側の層間樹脂層を貫通するスルーホール導体により接続されている請求項２の半導体素子実装基板。
【請求項４】
前記低熱膨張基板には、表面側と裏面側とを導通する貫通電極が設けられている請求項１の半導体素子実装基板。
【請求項５】
前記貫通電極は千鳥状又は格子状に設けられている請求項４の半導体素子実装基板。
【請求項６】
前記第２層間樹脂層上に、層間樹脂絶縁層と導体層とを交互に積層して成るビルドアップ層を設けた請求項１の半導体素子実装基板。
【請求項７】
前記低熱膨張基板の熱膨張係数は２．５〜１０ｐｐｍである請求項１の半導体素子実装基板。
【請求項８】
前記低熱膨張基板はシリコンから成る請求項１の半導体素子実装基板。
【請求項９】
前記第１凹部内に半導体素子が収容される請求項１の半導体素子実装基板。
【請求項１０】
以下の工程を備える半導体素子実装基板の製造方法：
第１導体回路と第１層間絶縁層とを備える配線層が半導体素子を実装するための実装面側に形成された低熱膨張基板をコア基材の開口に収容すること；
前記実装面を露出させる開口を有する樹脂シートにより、前記低熱膨張基板と前記コア基材との境界部を被覆し、第２層間樹脂層を形成すること；
前記第２層間樹脂層上に第２導体回路を形成するとともに、該第２導体回路と前記第１導体回路とを電気的に接続するビア導体を形成すること。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を実装するための半導体素子実装基板に関し、特に好適には、半導体素子を実装する半導体素子実装基板上に、更に、半導体素子を実装する半導体素子実装基板を重ねるＰＯＰ（Package  On  Package）に用いる半導体素子実装基板に関するものである。
【背景技術】
【０００２】
ＩＣチップの細線化、高集積化に伴い、実装基板の最上層に形成されるパッド数が増大し、それに伴ってパッドのファインピッチ化が進行している。その結果、実装基板の配線ピッチも急速に細線化されている。しかし、現在の樹脂製での配線形成技術では、ＩＣチップのファインピッチ化に追従することが困難である。このため、特許文献１の半導体素子実装基板では、配線のファイン化の容易なＳｉ基板を、樹脂基板に内蔵し、そのＳｉ基板上にファインな配線層を形成し、半導体素子を実装している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２８１８３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示されるように半導体素子実装基板において、熱膨張係数が低くヤング率の大きいＳｉ基板を樹脂基板の中に収容すると以下の問題が生じる。
（１）実装基板を構成する樹脂絶縁層とＳｉ基板との熱膨張差に起因して、Ｓｉ基板と樹脂絶縁層との間で剥離が生じる。
（２）半導体素子で発生した熱が、熱伝導性の良いＳｉ基板を通じて実装基板の内部に伝わり、その結果、実装基板を構成する樹脂絶縁層と導体回路を構成する金属材料との熱膨張差に起因し、導体回路であるビアランドのエッジ部を起点として樹脂絶縁層にクラックが発生する。そして、樹脂絶縁層に生じたクラックがＳｉ基板へ達すると、ヤング率が大く靱性の低いＳｉ基板は破断され、半導体素子との電気的な接続が取れなくなる。
上述した（１）、（２）の問題は、特に半導体素子の熱履歴の影響が大きく加わる半導体素子の直下で起こり易い。
【０００５】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、ファインピッチで配線層を形成して半導体素子を実装できると共に、半導体素子の熱履歴に起因して信頼性の低下することの無い半導体素子実装基板、及び、その製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本願発明の半導体素子実装基板は、
第１導体回路と第１層間絶縁層とを有する配線層が半導体素子を実装するための実装面側に形成された低熱膨張基板と、
前記低熱膨張基板の周囲を挟むように設けられ、前記低熱膨張基板の前記実装面を露出させる第１凹部と、前記低熱膨張基板の実装面の裏面側を露出させる第２凹部とを備える有機基板とを備え：
前記有機基板は、第２層間樹脂層と第２導体回路と有し、該第２導体回路と前記第１導体回路とは前記第２層間樹脂層に形成された導体部を介して電気的に接続されていることを技術的特徴とする。
【発明の効果】
【０００７】
本願発明の半導体素子実装基板では、例えば半導体素子の熱履歴により半導体素子実装基板が膨張又は収縮したとしても、層間樹脂層の内部へのクラック、配線の断線を効果的に抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態の半導体素子実装基板の製造方法を示す工程図である。
【図２】図２（Ａ）は第１実施形態に係る半導体素子実装基板の断面図であり、図２（Ｂ）は第１実施形態の半導体素子実装基板の上に半導体素子実装基板を更に搭載した状態を示す断面図である。
【図３】図２（Ａ）中の円Ｃで囲まれた部位を拡大して示す断面図である。
【図４】図４（Ａ）は、第１実施形態の半導体素子実装基板の斜視図である。図４（Ｂ）、図４（Ｃ）は、第３実施形態の半導体素子実装基板の低熱膨張基板の裏面図である。
【図５】本発明の第１実施形態の低熱膨張基板の製造方法を示す工程図である。
【図６】第１実施形態の低熱膨張基板の製造方法を示す工程図である。
【図７】第１実施形態の低熱膨張基板の製造方法を示す工程図である。
【図８】第１実施形態の低熱膨張基板の製造方法を示す工程図である。
【図９】本発明の第２実施形態の半導体素子実装基板の製造方法を示す工程図である。
【図１０】図１０（Ａ）は第２実施形態に係る半導体素子実装基板の断面図であり、図１０（Ｂ）は第２実施形態の半導体素子実装基板の上に半導体素子実装基板を更に搭載した状態を示す断面図である。図１０（Ｃ）は第２実施形態の改変例に係る半導体素子実装基板の断面図である。
【図１１】本発明の第３実施形態の半導体素子実装基板の製造方法を示す工程図である。
【図１２】図１２（Ａ）は第３実施形態に係る半導体素子実装基板の断面図であり、図１２（Ｂ）は第３実施形態の半導体素子実装基板の上に半導体素子実装基板を更に搭載した状態を示す断面図である。
【図１３】図１２（Ａ）中の円Ｃ２で囲まれた部位を拡大して示す断面図である。
【図１４】第３実施形態の低熱膨張基板の製造方法を示す工程図である。
【図１５】第３実施形態の低熱膨張基板の製造方法を示す工程図である。
【図１６】第３実施形態の低熱膨張基板の製造方法を示す工程図である。
【図１７】本発明の第４実施形態の半導体素子実装基板の製造方法を示す工程図である。
【図１８】第４実施形態の半導体素子実装基板の製造方法を示す工程図である。
【図１９】本発明の第５実施形態の低熱膨張基板の製造方法を示す工程図である。
【図２０】第５実施形態の低熱膨張基板の製造方法を示す工程図である。
【図２１】図２０（Ｃ）中の円Ｃ３で囲まれた部位を拡大して示す断面図である。
【図２２】第５実施形態の半導体素子実装基板の断面図である。
【発明を実施するための形態】
【０００９】
[実施形態]
{第１実施形態}
以下本発明の第１実施形態について説明する。
図２（Ａ）は、第１実施形態の半導体素子実装基板１０の断面図を示し、図２（Ｂ）は、第１実施形態の半導体素子実装基板１０の上にＩＣチップ１９０を実装する半導体素子実装基板１１０を更に搭載した状態を示している。図４（Ａ）は、ＩＣチップ実装前の半導体素子実装基板１０の斜視図である。
半導体素子実装基板１０は、ＩＣチップ９０を実装するための低ＣＴＥの低熱膨張基板５０と、該低熱膨張基板５０を開口内に支持する有機基板３０とから成る。
【００１０】
図３は、図２（Ａ）中の円Ｃで囲まれた部位を拡大して示す断面図である。
低熱膨張基板５０は、無機材料よりなる無機絶縁層５７と、無機絶縁層５７の内部に形成された第１配線６６及びビアランド６４と、有機材料よりなる有機絶縁層６８と、有機絶縁層６８の表面に形成された第２配線７８及びパッド８０と、第１配線６６と第２配線７８とを電気的に接続するビア導体７６とを有する。
【００１１】
まず、低熱膨張基板５０について説明する。
本実施形態における低熱膨張基板５０を形成する材料としては、シリコン、窒化珪素、炭化珪素、窒化アルミニウム、ムライト等のセラミック、或いは、ポリイミド（ゼノマックス（商標））等の低ＣＴＥ樹脂を用い得る。それらのうち、表面の平坦度が高く、微細な配線を形成できるといった観点で、シリコンを用いることが好ましい。この低熱膨張基板５０の厚みとしては特に限定されないが、３０〜８００μｍが好ましい。低熱膨張基板５０の厚みが３０μｍ未満の場合は、剛性が確保できない可能性がある。一方、低熱膨張基板５０の厚みが８００μｍを超える場合は、全体の厚みが増加してしまい好ましくない。
本実施形態における無機絶縁層５７は、例えばＳｉＯ２（二酸化珪素）、Ｓｉ３Ｎ４（窒化珪素）等の無機材料よりなる層である。具体的な層構成の一例については本実施形態の低熱膨張基板の製造方法の項で説明する。
【００１２】
無機絶縁層５７には、複数のビアランド６４と、所定のビアランド６４間を電気的に接続する第１配線６６とが形成されている。すなわち、無機絶縁層５７の内部に形成された第１配線６６の一部には、ビア導体と接続されるビアランド６４が形成されており、所定のビアランド６４間は第１配線６６により接続されている。
【００１３】
第１配線６６は、無機絶縁層５７の内部に、ビアランド６４の表面を含む第１配線６６の表面が無機絶縁層５７の表面と略同一平面に位置するように形成されている。
この第１配線６６の厚みは、後述する第２配線の厚みよりも小さい。本実施形態における第１配線６６の厚みは特に限定されるものではないが、２μｍ以下であることが好ましい。第１配線６６の厚みが２μｍ以下の場合、配線のファイン化が可能となり、半導体素子内部の配線の高密度化に順応することが容易となる。
【００１４】
また、第１配線６６はダマシン法によって形成されているため、無機絶縁層５７及び第１配線６６からなる表面は平坦になっている。
【００１５】
また、本実施形態においては、ビアランド６４の径はビア導体７６の径よりも大きくなっているが、ビアランド６４の径とビア導体７６の径とを略同一に設定してもよい。なお、ビアランドの径とビア導体の径を比較する際には、ビアランドとビア導体が接触する面どうしの径を比較すればよい。
【００１６】
本実施形態における有機絶縁層６８は、有機材料よりなり、無機絶縁層５７上及び第１配線６６上に形成されている。この有機絶縁層６８は、ビアランドを露出させる開口６８ａを有し、開口６８ａには導体部としてのビア導体７６が形成されている。さらに、有機絶縁層６８の表面には、第２配線７８が形成されている。
【００１７】
さらに、有機絶縁層６８の上に形成された第２配線７８の一部には、パッド８０が形成されている。そして、この第２配線７８と第１配線６６とは、ビア導体７６により電気的に接続されている。なお、パッド８０は、半導体素子を搭載する際に半導体素子９０の接続端子と半田バンプ９２等を介して接続される部位であり、また、有機基板３０のビア導体２２と接続される部位である。
【００１８】
有機絶縁層６８は、熱硬化性樹脂、感光性樹脂、熱硬化性樹脂の一部に感光性基が付与された樹脂、熱可塑性樹脂、又は、これらの樹脂を含む樹脂複合体等からなる層である。
具体的には、感光性ポリイミド樹脂からなることが望ましい。
【００１９】
次に、保護膜８２及び半導体素子９０について説明する。
保護膜８２は、有機絶縁層６８の上及び第２配線７８の上に形成されている。この保護膜８２は、パッド８０を部分的に露出させる開口８２ａを有している。
【００２０】
保護膜８２の材料は特に限定されるものではないが、有機絶縁層６８との密着性の観点から、有機材料であることが好ましい。
そして、開口８２ａには、バリアメタル層８４を介してはんだよりなるバンプ９２が形成されており、このバンプ９２を介して半導体素子９０が低熱膨張基板５０に実装されている。
【００２１】
低熱膨張基板５０には、ＩＣチップの他、Ｃ、Ｒ、Ｌ、ＥＳＤ（静電気防止素子）等の受動素子を更に実装することができる。低熱膨張基板５０は、上下方向に対称となるように配置することで反りの発生を低減することができる。
【００２２】
図４（Ａ）、図３及び図２（Ａ）を参照して有機基板３０について説明する。
有機基板３０は、低熱膨張基板５０の周囲を挟むように設けられ（図４（Ａ）参照）、低熱膨張基板５０の実装面を露出させる第１凹部３０Ａと、低熱膨張基板５０の実装面の裏面側を露出させる第２凹部３０Ｂとを備える。有機基板３０は、コア基板１２と、コア基板１２の上面側に形成された上面側層間樹脂層１４Ｕと、下面側に形成された下面側層間樹脂層１４Ｄとを備える。上面側層間樹脂層１４Ｕと下面側層間樹脂層１４Ｄとの表面側には、導体回路２６が設けられる。図３に示すように低熱膨張基板５０のパッド８０と、導体回路２６とは、上面側層間樹脂層１４Ｕの内部に設けられたビア導体２２を介して接続されている。他方、上面側層間樹脂層１４Ｕ側の導体回路２６と下面側層間樹脂層１４Ｄの導体回路２６は、上面側層間樹脂層１４Ｕ、コア基板１２、下面側層間樹脂層１４Ｄを貫通するスルーホール導体２４を介して接続されている。上面側層間樹脂層１４Ｕ及び下面側層間樹脂層１４Ｄ表面には、ソルダーレジスト層２８が形成され、ソルダーレジスト層の開口２８ａには半田バンプ３２Ｕ、３２Ｄが形成されている。
【００２３】
引き続き、第１実施形態の半導体素子実装基板１０の製造工程について図１を参照して説明する。
開口１２ａを設けたコア基板１２の開口１２ａ内に低熱膨張基板５０を対応させ、該コア基板１２の上面側及び下面側に低熱膨張基板５０の外径よりも小さな開口１４ａを設けた低フローのプリプレグ１４α、１４αを対応させ、更に、プリプレグ１４α、１４αの外側に銅箔等の金属箔１６を対応させる（図１（Ａ））。ここで、コア基板１２は、ガラスクロス等の心材にエポキシ、ＢＴ（ビスマレイミドトリアジン）等の樹脂を含浸させたプリプレグを複数枚重ねて硬化させて成る。プリプレグ１４αは、ガラスクロス等の心材にエポキシ、ＢＴ（ビスマレイミドトリアジン）等の樹脂を含浸させてなる。低フローのプリプレグ１４αは、流れだしの少ない程度に樹脂を含浸させた、または、流れだしの少ないレベルまで樹脂を半硬化させてなる。
【００２４】
次に、コア基板１２、プリプレグ１４α、１４α、金属箔１６をプレスして一体化する（図１（Ｂ））。この際に、加熱してプリプレグ１４α、１４αを硬化させ、第１上面側層間樹脂層１４Ｕ、第１下面側層間樹脂層１４Ｄとすることも好適である。
【００２５】
続いて、上面側層間樹脂層１４Ｕの内部にレーザによりビア用開口１８を形成した後、レーザまたはドリルにより上面側層間樹脂層１４Ｕ、コア基板１２、下面側層間樹脂層１４Ｄを貫通するスルーホール用開口２０を形成する（図１（Ｃ））。
【００２６】
無電解銅めっき及び電解銅めっきを行うことでめっき膜２３を形成し、ビア用開口１８にビア導体２２、スルーホール用開口２０にスルーホール導体２４を形成する（図１（Ｄ））。
【００２７】
パターニングにより、所定パターンでめっき膜２３及び金属箔１６を剥離し、導体回路２６を形成する（図１（Ｅ））。
【００２８】
次に、ソルダーレジスト組成物２８αを上面側層間樹脂層１４Ｕ、下面側層間樹脂層１４Ｄ上に設ける（図１（Ｆ））。この際、スルーホール導体２４の内部に予め充填材を充填した後でソルダーレジスト組成物２８αを層間樹脂層１４Ｕ、１４D上に形成することが好ましい。
次いで、ソルダーレジスト組成物に開口２８ａを設け、例えばエッチングにより低熱膨張基板５０上のめっき膜２３及び金属箔１６を除去する。そして、ソルダーレジスト層２８の開口２８ａに半田バンプ３２Ｕ、３２Ｄを形成する（図１（Ｇ））。
【００２９】
続いて、本実施形態の半導体素子実装基板１０に半導体素子を搭載する工程について説明する。
低熱膨張基板のバリアメタル層８４の上にはんだよりなるバンプ９２を形成する。次に、このバンプ９２を介して半導体素子９０を低熱膨張基板５０上にフリップチップ実装する（図３）。
そして、半導体素子９０と低熱膨張基板５０との間にアンダーフィル樹脂を充填し、それを硬化させる（図示せず）。次いで、搭載した半導体素子９０の周囲を封止樹脂で封止する（図示せず）。
【００３０】
以下、本実施形態の低熱膨張基板の製造方法について図５〜図８の工程図を参照して説明する。
まず、図５（Ａ）に示すように、低熱膨張基板５０の上に無機絶縁層５７（例えば第１ＳｉＯ２層５２、Ｓｉ３Ｎ４層５４及び第２ＳｉＯ２層５６）を成膜する。本実施形態の低熱膨張基板５０としてはシリコンウェハを用い、シリコンウェハ５１の上面に、第１ＳｉＯ２層５２、Ｓｉ３Ｎ４層５４及び第２ＳｉＯ２層５６をそれぞれＣＶＤ（化学気相成長）法によって成膜する。
【００３１】
次に、レジスト５８を塗布し、露光、現像することにより、第２ＳｉＯ２層５６に対して開口を形成する所定位置のレジスト５８を除去する（図５（Ｂ））。
【００３２】
次に、ドライエッチング（反応性イオンエッチング）を行い、レジスト５８の形成されていない部分の第２ＳｉＯ２層５６をエッチングする。これにより、図５（Ｃ）に示すようなパターンを第２ＳｉＯ２層５６に形成する。なお、ドライエッチングの際には、Ｓｉ３Ｎ４層５４がエッチングストッパーの役割を果たす。
【００３３】
次に、第２ＳｉＯ２層５６表面にシード層６０を、例えばスパッタリングにより形成する（図５（Ｄ））。本実施形態では、シード層６０は、下から順にＴａＮ、Ｔａ、Ｃｕのスパッタリング膜により構成されるが、これに限定されるものではない。
【００３４】
次に、シード層６０を給電層として電解銅めっきを行い電解銅めっき層６２を形成する（図５（Ｅ））。電解銅めっきは、従来公知の方法により行えばよい。
【００３５】
次に、ＣＭＰ（化学機械研磨）を行って、電解銅めっき層６２、及び、第２ＳｉＯ２層５６表面のシード層６０を除去する（図６（Ａ））。なお、ＣＭＰは従来のダマシン法において知られている方法及び装置を用いて行えばよい。そして、ＣＭＰを行った後に残った電解銅めっき層が、ビアランド６４と第１配線部６６となる。以上の工程によって、無機絶縁層及び第１配線を形成することができる。また、無機絶縁層及び第１配線の表面には、Ｓｉ３Ｎ４等の無機薄膜を例えばＣＶＤにより形成してもよい。この無機薄膜は、有機絶縁層と無機絶縁層との密着性を高める目的で設けられる。
【００３６】
引き続き、有機絶縁層の形成について説明する。まず、無機絶縁層５７及び第１配線６６の上に有機絶縁層６８を形成し（図６（Ｂ））、開口６８ａを形成する（図６（Ｃ））。有機絶縁層６８を形成する方法としては、例えば未硬化の感光性ポリイミド樹脂をロールコーター等を用いて塗布する方法等を用いることができる。開口を形成する方法としては、露光現像処理を用いることができる。
【００３７】
次に、有機絶縁層６８の表面（開口６８ａの壁面を含む）と、開口６８ａより露出したビアランド６４の上面にシード層７２を形成する（図７（Ａ））。シード層７２は、例えばスパッタリングにより形成され、本実施形態においては例えば有機絶縁層６８の表面から順にTiN、Ｔｉ及びＣｕよりなる。シード層７２としてＴｉＮを採用することで、配線を形成する銅めっきのイオン拡散を効果的に抑制できる。なお、シード層７２の構造は、これに限定されるものではない。
【００３８】
次に、めっきレジスト７４を設け、めっきレジスト７４をマスクを介して露光、現像することによって、第２配線を形成する位置のめっきレジスト７４を除去する（図７（Ｂ））。めっきレジストとしては、例えば液状レジスト等を使用することができる。
【００３９】
続いて、シード層７２を給電層として電解銅めっきを行って、めっきレジスト７４が除去された部位に銅めっきを施す（図７（Ｃ））。これにより有機絶縁層６８内にビア導体７６が形成され、さらに、有機絶縁層６８の上に、パッド８０と第２配線７８とが形成される。
【００４０】
次に、残っためっきレジストを除去するとともに、除去しためっきレジストの下のシード層７２をエッチングによって除去する（図８（Ａ））。このシード層７２のエッチング方法としては特に限定されないが、電解銅めっきのオーバーエッチングを抑制するといった観点から、ドライエッチング（反応性イオンエッチング）が好ましい。
以上の工程により、有機絶縁層及び第２配線を形成することができる。
【００４１】
引き続き、有機絶縁層６８上にさらに別の有機絶縁層８２を形成する。そして、新たに形成した有機絶縁層８２の上に開口８２ａを形成する。この新たに形成した有機絶縁層８２が保護膜となる（図８（Ｂ））。保護膜としての有機絶縁層８２としては、有機絶縁層６８と同様の材料を用いることができる。また、開口８２ａを形成する方法も、有機絶縁層６８に開口６８ａを形成する方法と同様の方法を用いることができる。
【００４２】
次に、有機絶縁層８２に設けた開口８２ａにバリアメタル層８４を形成する（図８（Ｃ））。このバリアメタル層８４は、例えば窒化タンタル及びタンタルを順次スパッタすることで形成される。なお、このバリアメタル層８４の構成材料及び形成方法は特に限定されるものではない。また、図示は省略するが、保護膜の開口から露出するバリアメタル層８４の表面にＮｉ／Ａｕめっきを施す。これは、後述するはんだ接合を行ったときに、はんだとパッドとの密着性を確保するためである。なお、保護膜の形成及びバリアメタル層の形成については、必要に応じて行えばよい。
【００４３】
支持基板としてシリコンウェハを用いて、シリコンウェハ上に低熱膨張基板を形成した場合、低熱膨張基板の寸法に対して充分大きいシリコンウェハを用いることによって、１枚のシリコンウェハ上に複数の低熱膨張基板を形成することができる。
１枚のシリコンウェハ上に複数の低熱膨張基板を形成した場合は、半導体素子を搭載する工程の前又は半導体素子を搭載する工程の後といった適切な時期に、ダイシング等の方法によってシリコンウェハを切断することによって低熱膨張基板ごとに分割することができる。このようにすることによって、効率よく低熱膨張基板を製造することができる。
【００４４】
第１実施形態の半導体素子実装基板１０は、ＩＣチップを搭載する低熱膨張基板上にファインピッチな微細配線が形成できるので、従来のＰＯＰパッケージ基板に対して、サイズを大幅に縮小することができる。
【００４５】
第１実施形態の半導体素子実装基板１０では、低熱膨張基板５０を上面側の層間樹脂層１４Ｕと下面側の層間樹脂層１４Ｄとで挟持し、有機基板３０の導体回路２６と低熱膨張基板５０の第１導体回路８０とを層間樹脂層１４Ｕに形成されたビア導体２２で接続する。有機基板３０には、半導体素子が実装される領域を確保する第１凹部３０Aと、その裏面側の領域であって低熱膨張基板５０を露出させる第２凹部３０Bが設けられている。
このため、半導体素子９０の熱履歴の影響を大きく受ける低熱膨張基板５０の裏面側に、有機基板、樹脂層を配置することなく、半導体素子９０を実装する低熱膨張基板５０と外部基板へ接続する有機基板３０との接続を取ることができる。
【００４６】
第１実施形態の半導体素子実装基板１０では、有機基板３０に剛性の高いコア基板１２を内蔵させるため、有機基板３０の強度を高めることで、半導体素子実装基板の信頼性を向上させることができる。
【００４７】
第１実施形態の半導体素子実装基板では、低熱膨張基板５０の熱膨張係数は２．５〜１０ｐｐｍである。このため、実装される半導体素子９０と低熱膨張基板５０の熱膨張係数の差が小さくなり、双方の熱膨張係数の差に起因して生じる熱応力により半田バンプにクラックが生じたりするおそれがほとんどない。
【００４８】
第１実施形態の半導体素子実装基板１０では、低熱膨張基板として、高剛性で低熱膨張係数のシリコンを用いることができる。これにより、低熱膨張基板上にファインピッチな微細配線が形成できると共に、上述したような半田バンプの接続信頼性を確保することができる。
【００４９】
第１実施形態の半導体素子実装基板１０では、図２（Ｂ）に示すように、第１凹部３０Ａ内に半導体素子９０が収容されるため、半導体素子９０が半導体素子実装基板の上面から突出せず又はほとんど突出せず、上側に配置されるプリント配線板１１０と半導体素子実装基板の上面との間の距離ｄを狭くすることができる。このため、小径なバンプ３２Ｕで上側のプリント配線板１１０と半導体素子実装基板１０とを接続可能で、ファインピッチでのバンプ形成が容易となる。
【００５０】
第１実施形態の半導体素子実装基板１０では、最外層の導体回路８０及び層間絶縁層６８上に形成される保護膜８２の開口８２ａにより露出された導体回路８０の上に形成されるバンプ９２を介して半導体素子９０を実装することができる。
【００５１】
第１実施形態の半導体素子実装基板１０では、上面側の最外層の導体回路２６及び層間樹脂層１４Ｕ上に形成されるソルダーレジスト層２８の開口２８ａにより露出された導体回路２６の上にバンプ３２Ｕが形成される。該バンプ３２Ｕを介して上側のプリント配線板１１０と接続を取ることができる。
【００５２】
第１実施形態の半導体素子実装基板１０では、低熱膨張基板５０と有機基板とが、上下方向、及び、左右対称構造となり、反りを防止することができる。さらに、ＩＣチップの熱膨張係数とほぼ等しい低ＣＴＥ低熱膨張基板を用いることで、ＩＣチップの実装信頼性を改善することができる。
なお、半導体素子実装基板１０上の配線層の形成方法としては、特に限定されるものではなく、セミアディティブ法のみによって配線層を形成してもよい。
【００５３】
{第２実施形態}
第２実施形態について、図９及び図１０を参照して説明する。
図１０（Ａ）は、第２実施形態の半導体素子実装基板１０の断面図を示し、図１０（Ｂ）は、第２実施形態の半導体素子実装基板１０の上にＩＣチップ１９０を実装する半導体素子実装基板１１０を更に搭載した状態を示している。
半導体素子実装基板１０は、ＩＣチップ９０を実装するための低ＣＴＥの低熱膨張基板５０と、該低熱膨張基板５０を開口内に支持する有機基板３０とから成る。
【００５４】
第１実施形態では、図３を参照して上述したように、有機基板３０の導体回路２６と低熱膨張基板５０の第１導体回路８０とを層間樹脂層１４Ｕに形成されたビア導体２２で接続する。これに対して、第２実施形態では、有機基板３０の導体回路２６と低熱膨張基板５０の導体回路８０とを上面側の層間樹脂層１４Ｕ、コア基板１２、下面側の層間樹脂層１４Ｄを貫通するスルーホール導体２２２で接続する。この場合、上面側の層間樹脂層１４Ｕ上の導体回路と、下面側の層間樹脂層１４Ｄ上の導体回路とはスルーホール導体２２２を介して接続される。
【００５５】
引き続き、第２実施形態の半導体素子実装基板１０の製造工程について説明する。
開口１２ａを設けたコア基板１２の開口１２ａ内に低熱膨張基板５０を収容し、該コア基板１２の上面側及び下面側に低熱膨張基板５０の外径よりも小さな開口１４ａを設けた低フローのプリプレグ１４α、１４αを対応させ、更に、プリプレグ１４α、１４αの外側に銅箔等の金属箔１６を対応させる（図９（Ａ））。なお、低熱膨張基板５０の周縁部には、予め貫通電極２５０が形成されていることが好ましい。この貫通電極２５０の形成方法は後述の第３実施形態で説明する。
ここで、コア基板１２は、ガラスクロス等の心材にエポキシ、ＢＴ（ビスマレイミドトリアジン）等の樹脂を含浸させたプリプレグを複数枚重ねて硬化させて成る。プリプレグ１４αは、ガラスクロス等の心材にエポキシ、ＢＴ（ビスマレイミドトリアジン）等の樹脂を含浸させてなる。
【００５６】
次ぎに、コア基板１２、プリプレグ１４α、１４α、金属箔１６をプレスして一体化する（図９（Ｂ））。この際に、加熱してプリプレグ１４α、１４αを硬化させ、上面側層間樹脂層１４Ｕ、下面側層間樹脂層１４Ｄとすることも好適である。
【００５７】
レーザまたはドリルにより上面側層間樹脂層１４Ｕ及び下面側層間樹脂層１４Ｄを貫通するビア開口１８８を形成するとともに、上面側層間樹脂層１４Ｕ、コア基板１２、下面側層間樹脂層１４Ｄを貫通するスルーホール用開口２０を形成する（図９（Ｃ））。次いで、ビア開口１８８の表面、スルーホール用開口２０の表面及び金属箔１６表面に無電解銅めっき及び電解銅めっきを順次施すことで、めっき膜２３を形成する（図９（Ｄ））。そして、エッチングによりめっき膜２３をパターニングすることで、上面側層間樹脂層１４Ｕ上の導体回路２６、下面側層間樹脂層１４Ｄ上の導体回路２６、ビア導体２２２及びスルーホール導体２４を形成する（図９（Ｅ））。
【００５８】
続いて、ソルダーレジスト組成物２８αを上面側層間樹脂層１４Ｕ、下面側層間樹脂層１４Ｄ上に塗布し、ソルダーレジスト層２８を形成する（図９（Ｆ））。その際、ソルダーレジスト組成物の塗布に先立って、スルーホール導体２４の内部に樹脂充填材を充填してもよい。又は、ソルダーレジスト組成物２８αをスルーホール導体２４の内部に充填してもよい（図９（F））。
【００５９】
その後、ソルダーレジスト層２８の所定箇所に開口２８ａを設け、その開口２８ａ内に半田バンプ３２Ｕ、３２Ｄを形成する（図９（Ｇ））。そして、低熱膨張基板上に形成されている金属箔１６、めっき膜２３及びソルダーレジスト層２８を例えばレーザを用いて除去する。この除去工程の順序は適宜変更されてもよい。
【００６０】
続いて、本実施形態の半導体素子実装基板１０に半導体素子を搭載する工程について説明する。
低熱膨張基板のバリアメタル層８４の上にはんだよりなるバンプ９２を形成する。次に、このバンプ９２を介して半導体素子９０を低熱膨張基板５０上にフリップチップ実装する（図１０（Ａ））。そして、半導体素子９０と低熱膨張基板５０との間にアンダーフィル樹脂を充填し、それを硬化させる（図示せず）。次いで、搭載した半導体素子９０の周囲を封止樹脂で封止する（図示せず）。なお、第２実施形態の低熱膨張基板の製造方法は、図５〜図８を参照して上述した第１実施形態と同様であるため説明を省略する。
【００６１】
この第２実施形態の半導体素子実装基板においても、上述の第１実施形態と同様の効果が得られる。加えて、第２実施形態においては、低熱膨張基板を貫通するスルーホール導体を介して、例えばマザーボード上の電源から半導体素子９０までの電源回路が形成される。このため、第１実施形態と比較して電源−半導体素子９０までの電源回路の距離が短縮され、ループインダクタンスや電圧降下を効果的に抑制することが可能となる。
【００６２】
{第２実施形態の改変例}
上述の層間樹脂層１４Ｄ、１４Ｕ上にさらにビルドアップ層を形成してもよい。この場合、層間樹脂層１４Ｄ、１４Ｕ上に、別の層間樹脂層４０６を形成した後、例えばレーザーによりビア開口を設ける。次いで上述したように、導体回路４１６と導体回路２６とを接続するビア導４１４を形成する。同様に、層間樹脂層４６６を形成した後、導体回路４２６と導体回路４１６とを接続するビア導４２４を形成する（図１０（Ｃ））。
【００６３】
{第３実施形態}
第３実施形態について、図１１〜図１３を参照して説明する。
図１２（Ａ）は、第３実施形態の半導体素子実装基板１０の断面図を示し、図１２（Ｂ）は、第３実施形態の半導体素子実装基板１０の上にＩＣチップ１９０を実装する半導体素子実装基板１１０を更に搭載した状態を示している。
半導体素子実装基板１０は、ＩＣチップ９０を実装するための低ＣＴＥの低熱膨張基板５０と、該低熱膨張基板５０を開口内に支持する有機基板３０とから成る。
【００６４】
第１実施形態では、低熱膨張基板５０の上面側にＩＣチップ９０を実装した。これに対して、第３実施形態では、低熱膨張基板５０には、表裏を貫通する貫通電極２５０が設けられ、表面のＩＣチップ９０に加え、裏面側にもＩＣチップ１９０を実装できるように構成されている。
【００６５】
図１３は、図１２（Ａ）中の円Ｃ２で囲まれた部位を拡大して示す断面図である。
第３実施形態の低熱膨張基板５０は、第１実施形態と同様に無機材料よりなる無機絶縁層５７と、無機絶縁層５７の内部に形成された第１配線６６及びビアランド６４と、有機材料よりなる有機絶縁層６８と、有機絶縁層６８の表面に形成された第２配線７８及びパッド８０と、第１配線６６と第２配線７８とを電気的に接続する導体部としてのビア導体８１とを有する。更に、第３実施形態では、低熱膨張基板５０には、その全面に亘って千鳥状（図４（Ｂ）参照）又は格子状（図４（Ｃ）参照）に貫通電極２５０が設けられている。これにより、低熱膨張基板の表裏が電気的に接続され、低熱膨張基板の下面側にも半導体素子１９０を実装できる。
【００６６】
貫通電極２５０は、銅めっき層２５２及び銅めっき層の下の導体薄膜２５４からなる。貫通電極２５０と低熱膨張基板５０との間は絶縁膜２５６で隔てられており、低熱膨張基板５０の裏面側にも全体に亘って絶縁膜２５６が形成されている。
【００６７】
貫通電極２５０の上側（支持基板の表面側）は無機絶縁層５７の内部に形成された導体（図１３においてはビアランド６４）と接続されている。貫通電極２５０の下側（支持基板の裏面側）は、低熱膨張基板５０の裏面に形成されたパッド２６８（配線）と接続されている。すなわち、低熱膨張基板５０の裏面に形成されたパッド２６８（配線）と、第１配線６６（ビアランド６４）とが貫通電極２５０により電気的に接続されている。また、パッド２６８上にはバンプ１９２が形成されている。このバンプ１９２を介して、低熱膨張基板５０の裏面にＩＣチップ１９０が実装されている。プリント配線板１００と低熱膨張基板５０の間にはアンダーフィル樹脂が充填されている（図示せず）。
【００６８】
絶縁膜２５６の材質は、特に限定されるものではなく、ＳｉＯ２膜等の無機絶縁膜や樹脂からなる有機絶縁膜を用いることができる。ここでは、絶縁膜２５６として有機絶縁膜を用いた例を挙げる。
【００６９】
引き続き、第３実施形態の半導体素子実装基板１０の製造工程について説明する。
第３実施形態の低熱膨張基板の製造方法は、貫通電極を形成する工程を除き、第１実施形態の低熱膨張基板の製造方法とほぼ同様である。そのため、第３実施形態の低熱膨張基板の製造方法のうち、第１実施形態の低熱膨張基板の製造方法と異なる工程について、図１４〜図１６の工程図を参照して説明する。
【００７０】
本実施形態においては、第１実施形態の低熱膨張基板の製造方法において示した工程と同様にして、第１実施形態の説明において図５（Ａ）で示す構造と同様の構造の基板を作製する（図１４（Ａ）参照）。
【００７１】
次に、例えばＵＶレーザーを用いて、低熱膨張基板５０の所定位置に開口２５８を形成する（図１４（Ｂ））。この開口２５８の形成方法としては特に限定されるものではなく、ドライエッチング（反応性イオンエッチング）や、アルカリ溶液を用いたウェットエッチング等を採用してもよい。
さらに、開口２５８を露出させるようにレジスト２６０をパターニングする（図１４（Ｃ））。その後、レジスト２６０をマスクとしてドライエッチング（反応性イオンエッチング）を行って、第１ＳｉＯ２層５２及びＳｉ３Ｎ４層５４を順次エッチングして、ビアランド６４の下面を露出させる。
【００７２】
次に、例えばディップコート法又はスピンコート法を用いて液状樹脂を低熱膨張基板５０の裏面側にコートし、これを約２００℃で１時間乾燥させて絶縁膜２５６を形成する（図１４（Ｄ））。このとき、低熱膨張基板５０の裏側表面と、開口２５８の壁面とに絶縁膜２５６が形成される。
この工程で用いる液状樹脂としては、後述するようにビアランド６４表面の絶縁膜２５６を容易に除去することができるといった観点から、感光性樹脂（例えばＪＳＲ（株）社製、商品名：ＷＰＲ、型番：２５８０）を用いることが望ましい。
具体的には、メチルエチルケトン２０〜３０重量％、乳酸エチル２０〜３０重量％、フィラー１５〜２５重量％、ノボラック樹脂５〜１５重量％、メラミン系化合物１〜１０重量％、フェノール系樹脂１〜１０重量％、架橋ゴム１〜１０重量％、エポキシ系化合物１〜５重量％、低分子フェノール樹脂１〜５重量％、カップリング剤０．１〜３重量％、トリアジン系感光剤０．１〜３重量％からなる液状樹脂が挙げられる。
なお、有機絶縁膜の形成方法としては、スピンコート法やディップコート法の他、例えば真空蒸着が挙げられる。
【００７３】
次に、開口２５８に対応した位置が開口されているマスク２６２を介して露光を行う（図１５（Ａ））。
さらに、現像を行い、露光された部位（開口２５８の底部）の絶縁膜２５６を除去する（図１５（Ｂ））。上記工程によって、ビアランド６４の下面が低熱膨張基板５０の裏面側に再度露出する。
【００７４】
次に、露出したビアランド６４の下面及び絶縁膜２５６の表面に導体薄膜２５４を形成する（図１５（Ｃ））。
導体薄膜２５４は、例えばＮｉ／Ｃｕよりなり、スパッタリングにより形成される。なお、この導体薄膜２５４の構成はこれに限定されるものではない。また、導体薄膜２５４の形成方法としてはスパッタリングに限定されるものではなく、例えば無電解めっきを採用してもよい。
さらに、導体薄膜２５４を給電層として電解銅めっきを行って銅めっき層２５２を形成する（図１６（Ａ））。
【００７５】
次に、銅めっき層２５２のうちパッドが形成される箇所にレジスト２６４を形成する（図１６（Ｂ））。次に、エッチングによって、レジスト２６４が形成されていない部位の銅めっき層２５２及び導体薄膜２５４を除去する（図１６（Ｃ））。上記工程によって、貫通電極２５０及びパッド２６８が形成される。
【００７６】
続き、低熱膨張基板の有機基板への収容工程について、図１１を参照して説明する。
開口１２ａを設けたコア基板１２の開口１２ａ内に低熱膨張基板５０を収容し、該コア基板１２の上面側及び下面側に低熱膨張基板５０の外径よりも小さな開口１４ａを設けた低フローのプリプレグ１４α、１４αを対応させ、更に、プリプレグ１４α、１４αの外側に銅箔等の金属箔１６を対応させる（図１１（Ａ））。ここで、コア基板１２は、ガラスクロス等の心材にエポキシ、ＢＴ（ビスマレイミドトリアジン）等の樹脂を含浸させたプリプレグを複数枚重ねて硬化させて成る。プリプレグ１４αは、ガラスクロス等の心材にエポキシ、ＢＴ（ビスマレイミドトリアジン）等の樹脂を含浸させてなる。
【００７７】
次ぎに、コア基板１２、プリプレグ１４α、１４α、金属箔１６をプレスして一体化する（図１１（Ｂ））。この際に、加熱してプリプレグ１４α、１４αを硬化させ、上面側層間樹脂層１４Ｕ、下面側層間樹脂層１４Ｄとすることも好適である。
【００７８】
レーザまたはドリルにより、層間樹脂層１４Ｕ，１４Ｄを貫通し貫通電極を露出させる開口を形成する。加えて、上面側層間樹脂層１４Ｕ、コア基板１２、下面側層間樹脂層１４Ｄを貫通するスルーホール用開口２０を形成する（図１１（Ｃ））。次いで、ビア開口１８８の表面、スルーホール用開口２０の表面及び金属箔１６表面に無電解銅めっき及び電解銅めっきを順次施すことで、めっき膜２３を形成する（図１１（Ｄ））。
そして、エッチングによりめっき膜２３をパターニングすることで、上面側層間樹脂層１４Ｕ上の導体回路２６、下面側層間樹脂層１４Ｄ上の導体回路２６、ビア導体２２２及びスルーホール導体２４を形成する（図１１（Ｅ））。
【００７９】
続いて、ソルダーレジスト組成物２８αを上面側層間樹脂層１４Ｕ、下面側層間樹脂層１４Ｄ上に塗布し、ソルダーレジスト層２８を形成する（図１１（Ｆ））。その際、ソルダーレジスト組成物の塗布に先立って、スルーホール導体２４の内部に樹脂充填材を充填してもよい。又は、ソルダーレジスト組成物２８αをスルーホール導体２４の内部に充填してもよい。
【００８０】
その後、ソルダーレジスト層２８の所定箇所に開口２８ａを設け、その開口２８ａ内に半田バンプ３２Ｕ、３２Ｄを形成する（図１１（Ｇ））。そして、低熱膨張基板上に形成されている金属箔１６、めっき膜２３及びソルダーレジスト層２８を例えばレーザーを用いて除去する。この除去工程の順序は適宜変更されてもよい。
【００８１】
続いて、本実施形態の半導体素子実装基板１０に半導体素子を搭載する工程について説明する。
低熱膨張基板のバリアメタル層８４の上にはんだよりなるバンプ９２を形成する。次に、このバンプ９２を介して半導体素子９０を低熱膨張基板５０上にフリップチップ実装する（図１３）。そして、半導体素子９０と低熱膨張基板５０との間にアンダーフィル樹脂を充填し、それを硬化させる（図示せず）。次いで、搭載した半導体素子９０の周囲を封止樹脂で封止する（図示せず）。
【００８２】
第３実施形態の半導体素子実装基板１０では、低熱膨張基板５０に実装面側から裏面側へ至るスルーホール導体（貫通電極）２５０が設けられているため、低熱膨張基板５０の裏面側への半導体素子の実装が可能である。
【００８３】
{第４実施形態}
第４実施形態について、図１７及び図１８を参照して説明する。
図１８（Ａ）は、第４実施形態の半導体素子実装基板１０の断面図を示している。
半導体素子実装基板１０は、ＩＣチップ９０を実装するための低ＣＴＥの低熱膨張基板５０と、該低熱膨張基板５０を開口内に支持する有機基板３０とから成る。
【００８４】
第１実施形態〜第３実施形態では、有機基板３０が、コア基板１２の表裏に上面側層間樹脂層１４Ｕ、下面側層間樹脂層１４Ｄを備えた。これに対して、第４実施形態では、上面側層間樹脂層１４Ｕ、下面側層間樹脂層１４Ｄの上層に、バイアホール４１４及び導体回路４１６の形成された層間樹脂絶縁層４０６と、バイアホール４２４及び導体回路４２６の形成された層間樹脂絶縁層４６６とがビルドアップ形成されている。
【００８５】
引き続き、第４実施形態の半導体素子実装基板１０の製造工程について説明する。
まず、ＰＥＴフィルム４０２上に載置されたコア基板１２の開口１２ａ内に低熱膨張基板５０を収容し、開口１２ａと低熱膨張基板５０との隙間に樹脂４０４を充填してコア基板１２に低熱膨張基板５０を固定させる（図１７（Ａ））。
【００８６】
ＰＥＴフィルムを剥離したコア基板１２の上面側及び下面側に低熱膨張基板５０の外径よりも小さな開口１４ａを設けた低フローのプリプレグ１４α、１４αを対応させ、更に、プリプレグ１４α、１４αの外側に銅箔等の金属箔１６を対応させる（図１７（Ｂ））。ここで、コア基板１２は、ガラスクロス等の心材にエポキシ、ＢＴ（ビスマレイミドトリアジン）等の樹脂を含浸させたプリプレグを複数枚重ねて硬化させて成る。プリプレグ１４αは、ガラスクロス等の心材にエポキシ、ＢＴ（ビスマレイミドトリアジン）等の樹脂を含浸させてなる。
【００８７】
次ぎに、コア基板１２、プリプレグ１４α、１４α、金属箔１６をプレスして一体化する（図１７（Ｃ））。この際に、加熱してプリプレグ１４α、１４αを硬化させ、上面側層間樹脂層１４Ｕ、下面側層間樹脂層１４Ｄとすることも好適である。
【００８８】
層間樹脂層１４Ｕ，１４Ｄの内部にレーザによりビア用開口１８を形成するとともに、レーザまたはドリルにより上面側層間樹脂層１４Ｕ、コア基板１２、下面側層間樹脂層１４Ｄを貫通するスルーホール用開口２０を形成する。そして、無電解銅めっき及び電解銅めっきによりめっき膜を形成し、ビア用開口１８にビア導体２２、スルーホール用開口２０にスルーホール導体２４を形成する（図１７（Ｄ））。
【００８９】
スルーホール導体２４内に充填剤を充填した後、基板の両面に、基板より少し大きめの層間樹脂絶縁層用樹脂フィルム（味の素社製：商品名；ＡＢＦ−４５ＳＨ）を基板上に載置し、所定の条件で仮圧着して裁断した後、さらに、以下の方法により真空ラミネーター装置を用いて貼り付けることにより層間樹脂絶縁層４０６を形成した（図１７（Ｅ））。
【００９０】
次に、波長１０．４μｍのＣＯ2 ガスレーザにて、所定の条件で層間樹脂絶縁層４０６にバイアホール用開口４０６ａを形成した（図１７（Ｆ））。
【００９１】
次いで、バイアホール用開口４０６ａの内壁を含む層間樹脂絶縁層４０６の表面に粗化面を形成した（図示せず）。なお、この粗化処理は必須ではない。
【００９２】
次に、上記処理を終えた基板を、中和溶液（シプレイ社製）に浸漬してから水洗いした。
さらに、粗面化処理した該基板の表面に、パラジウム触媒を付与することにより、層間樹脂絶縁層の表面およびバイアホール用開口の内壁面に触媒核を付着させた。
【００９３】
次に、無電解銅めっき水溶液中に、触媒を付与した基板を浸漬して、粗面全体に厚さ０．３〜３．０μｍの無電解銅めっき膜を形成し、バイアホール用開口５１の内壁を含む層間樹脂絶縁層４０６の表面に無電解銅めっき膜４０８の形成された基板を得た（図１７（Ｇ））。
【００９４】
無電解銅めっき膜４０８が形成された基板に市販の感光性ドライフィルムを張り付け、露光及び現像処理することにより、のめっきレジスト４０８を設けた。ついで、基板を５０℃の水で洗浄して脱脂し、２５℃の水で水洗後、さらに硫酸で洗浄してから電解めっきを施し、めっきレジスト４０８非形成部に、厚さ約１５μｍの電解銅めっき膜４１２を形成した（図１７（Ｈ））。
【００９５】
さらに、めっきレジスト４１０を５％ＫＯＨで剥離除去した後、そのめっきレジスト下の無電解めっき膜を硫酸と過酸化水素との混合液でエッチング処理して溶解除去し、独立の導体回路４１６及びバイアホール４１６とした（図１８（Ａ））。
【００９６】
上記の工程を繰り返すことにより、さらに上層の導体回路４２６、バイアホール４２４を有する層間絶縁層４６６を形成し、半導体素子実装基板を得た（図１８（Ｂ））。
【００９７】
次に、半導体素子実装基板の両面に、市販のソルダーレジスト組成物を所望の厚さで塗布し、乾燥処理を行った後、露光及び現像処理をすることで開口２８ａを形成した（図１８（Ｃ））。
そして、さらに、加熱処理を行ってソルダーレジスト層を硬化することで、開口を有するソルダーレジスト層を形成した。
【００９８】
（１９）次に、ソルダーレジスト層の開口から露出する導体回路上にニッケルめっき層（図示せず）及び金めっき層を形成した（図示せず）。ニッケル−金層以外にも、スズ、貴金属層（金、銀、パラジウム、白金など）の単層を形成してもよい。
【００９９】
そして、低熱膨張基板５０上の金属箔、めっき膜、層間樹脂絶縁層４０６、層間樹脂絶縁層４６６及びソルダーレジスト層２８を除去した（図１８（Ｄ））。
【０１００】
そして、ソルダーレジスト層２８の開口２８ａに半田バンプ３２Ｕ、３２Ｄを形成し、
低熱膨張基板５０の両面にＩＣチップ９０、２９０を実装する（図１８（Ｅ））。
【０１０１】
第４実施形態の半導体素子実装基板１０では、層間樹脂層１２Ｕ、１４Ｕ上に層間樹脂絶縁層４０６、４６６と導体層４１６、４２６とを交互に積層して成るビルドアップ層が設けられているため、ファインピッチな配線取り回しが可能である。
【０１０２】
{第５実施形態}
第５実施形態について、図１９〜図２２を参照して説明する。
図２０（Ｃ）は、第５実施形態の半導体素子実装基板１０Ｕ、１０Ｄの断面図を示している。第４実施形態では、ＰＯＰ用の半導体素子実装基板１０Ｄと、半導体素子実装基板１０Ｕとがフレキシブル配線５００により接続され、図２２に示すように、下側の半導体素子実装基板１０Ｄ上に、上側の半導体素子実装基板１０Ｕが配置される。下側の半導体素子実装基板１０Ｄの低熱膨張基板５０には、ＩＣチップ９０が実装され、上側の半導体素子実装基板１０Ｕには、ＩＣチップ１９０が実装される。上側の半導体素子実装基板１０Ｕは、下側の半導体素子実装基板１０Ｄに接着層５９０を介して固定されている。
【０１０３】
図２１は、図２０（Ｃ）中の円Ｃ３で囲まれた部位を拡大して示す断面図である。
フレキシブル配線５００は、基材５０２と、導体層５０４Ｄ、５０４Ｕと、絶縁層５０６Ｄ、５０６Ｕと、シールド層５０８Ｄ、５０８Ｕと、カバーレイ５１０Ｄ、５１０Ｕとが積層された構造を有する。
【０１０４】
基材５０２は、絶縁性フレキシブルシート、例えば、厚さ２０〜５０μｍ、望ましくは、３０μｍ程度の厚さのポリイミドシートから構成される。
【０１０５】
導体層５０４Ｄ、５０４Ｕは、基材５０２の表面と裏面にそれぞれ形成され、ストライプ状の配線パターンを構成する。導体層５０４Ｄ、５０４Ｕは、例えば、厚さ５〜１５μｍ程度の銅パターンから構成される。
【０１０６】
絶縁層５０６Ｄ、５０６Ｕは、厚さ５〜１５μｍ程度のポリイミド膜などから構成され、導体層５０４Ｄ、５０４Ｕを外部から絶縁する。
【０１０７】
シールド層５０８Ｄ、５０８Ｕは、導電層、例えば、銀ペーストの硬化被膜から構成され、外部から導体層５０４Ｄ、５０４Ｕへの電磁ノイズ及び導体層５０４Ｄ、５０４Ｕから外部への電磁ノイズをシールドする。
【０１０８】
カバーレイ５１０Ｄ、５１０Ｕは、厚さ５〜１５μｍ程度の、ポリイミド等の絶縁膜から形成され、フレキシブル基板５００全体を外部から絶縁すると共に保護する。フレキシブル配線５００は、例えば、特許４０２１４７２号に開示された製造方法により製造できる。
【０１０９】
半導体素子実装基板１０Ｄの有機基板３０の上面側の導体回路２６は、ビア導体２２を介してフレキシブル配線５００の導体層５０４Ｕの一端部に接続されている。導体層５０４Ｕの他端部は、図２０（Ｃ）中に示す半導体素子実装基板１０Ｕの有機基板３０の上面側のビア導体２２を介して導体回路２６と接続されている。同様に、半導体素子実装基板１０Ｄの有機基板３０の下面側の導体回路２６は、ビア導体２２を介してフレキシブル配線５００の導体層５０４Ｄの一端部に接続される。導体層５０４Ｄの他端部は、図２０（Ｃ）中に示す半導体素子実装基板１０Ｕの有機基板３０の下面側のビア導体２２を介して導体回路２６と接続されている。
【０１１０】
引き続き、第５実施形態に係る半導体素子実装基板の製造方法について図１９、図２０を参照して説明する。
図１９（Ａ）中の左側のコア基板１２Ｌの開口１２ａ内に低熱膨張基板５０を対応させ、図中右側のコア基板１２Ｒの開口１２ａ内に低熱膨張基板５０を対応させる。さらに、左側のコア基板１２Ｌと右側のコア基板１２Ｒとの間にフレキシブル配線５００を対応させ、該コア基板１２Ｌ、１２Ｒの上面側及び下面側に、低熱膨張基板５０の外径よりも小さな開口１４ａを設けた低フローのプリプレグ１４α、１４αを対応さる。更に、プリプレグ１４α、１４αの外側に銅箔等の金属箔１６を対応させる。ここで、コア基板１２Ｌ、１２Ｒは、ガラスクロス等の心材にエポキシ、ＢＴ（ビスマレイミドトリアジン）等の樹脂を含浸させたプリプレグを複数枚重ねて硬化させて成る。プリプレグ１４αは、ガラスクロス等の心材にエポキシ、ＢＴ（ビスマレイミドトリアジン）等の樹脂を含浸させてなる。
【０１１１】
次ぎに、コア基板１２Ｌ、１２Ｒ、プリプレグ１４α、１４α、金属箔１６をプレスして一体化する（図１９（Ｂ））。この際に、加熱してプリプレグ１４α、１４αを硬化させ、上面側層間樹脂層１４Ｕ、下面側層間樹脂層１４Ｄとすることも好適である。
【０１１２】
レーザまたはドリルにより、層間樹脂層１４Ｕ，１４Ｄを貫通し貫通電極を露出させる開口を形成する。加えて、上面側層間樹脂層１４Ｕ、コア基板１２、下面側層間樹脂層１４Ｄを貫通するスルーホール用開口２０を形成する。次いで、ビア開口１８の表面、スルーホール用開口２０の表面及び金属箔１６表面に無電解銅めっき及び電解銅めっきを順次施すことで、めっき膜２３を形成する（図１９（Ｃ））。
そして、エッチングによりめっき膜２３をパターニングすることで、上面側層間樹脂層１４Ｕ上の導体回路２６、下面側層間樹脂層１４Ｄ上の導体回路２６、ビア導体２２２及びスルーホール導体２４を形成する（図２０（Ａ））。
【０１１３】
図１７（Ｅ）〜図１９（Ｄ）を参照して上述した第４実施形態と同様に、下層の導体回路４１６、バイアホール４１４を有する層間樹脂絶縁層４０６、上層の導体回路４２６、バイアホール４２４を有する層間絶縁層４６６を形成し、半導体素子実装基板を得た（図２０（Ｂ）、図２０（Ｃ））。
【０１１４】
第５実施形態の半導体素子実装基板１０Ｄでは、有機基板３０に、上部へ配置される半導体素子実装基板１０Ｕとの接続用のフレキシブル配線５００を設けたため、該フレキシブル配線５００を介して上部に配置される半導体素子実装基板１０Ｕとの接続を取ることができる。その結果、上下の半導体素子実装基板を接続する半田バンプが不要となり、接続信頼性を高めることが可能となる。
【符号の説明】
【０１１５】
１０  半導体素子実装基板
１２  コア基板
１４Ｕ、１４Ｄ  層間樹脂層
１６  金属箔
２２  ビア導体  
２４  スルーホール導体
３０  有機基板
３０Ａ  第１凹部
３０Ｂ  第２凹部
３２  半田バンプ
５０  低熱膨張基板
５７  無機絶縁層
６６  第１配線
８０  バッド
２５０  貫通電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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