(57)【要約】【課題】突入電流を抑制する回路規模の小さい制御回路を有するレギュレータ回路を提供する。【解決手段】ソースが電圧入力端子１１に接続され、ドレインが電圧出力端子１２に接続された第１ＭＯＳトランジスタＭ１と、ソース、ドレインが第１ＭＯＳトランジスタＭ１のソース、ドレインに接続され、オン抵抗が第１ＭＯＳトランジスタＭ１より低い第２ＭＯＳトランジスタＭ２と、ソースが第２ＭＯＳトランジスタＭ２のドレインに接続され、ドレインが電圧出力端子１２に接続された第３ＭＯＳトランジスタＭ３とを有する出力回路１３と、分圧回路１４と、入力端子が分圧回路１４の分圧点、基準電圧源１５に接続され、出力端子が第１、第２ＭＯＳトランジスタＭ１、Ｍ２のゲートに接続された差動増幅回路１６と、入力端子が電圧出力端子１２に接続され、出力端子が第３ＭＯＳトランジスタＭ３のゲートに接続されたインバータ１７と、を具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電極が電圧入力端子に接続され、第２電極が電圧出力端子に接続された第１絶縁ゲート電界効果トランジスタと、第１電極および第２電極が前記第１絶縁ゲート電界効果トランジスタの第１電極および第２電極にそれぞれ接続され、オン抵抗が前記第１絶縁ゲート電界効果トランジスタより低い第２絶縁ゲート電界効果トランジスタと、第１電極が前記第２絶縁ゲート電界効果トランジスタの第２電極に接続され、第２電極が前記出力端子に接続された第３絶縁ゲート電界効果トランジスタとを有する出力回路と、
一端が前記電圧出力端子に接続され、他端が基準電位に接続され、前記電圧出力端子の電圧を分圧する分圧回路と、
一方の入力端子が前記分圧回路の分圧点に接続され、他方の入力端子が基準電圧源に接続され、出力端子が前記第１および第２絶縁ゲート電界効果トランジスタの制御電極に接続された差動増幅回路と、
入力端子が前記電圧出力端子に接続され、出力端子が前記３絶縁ゲート電界効果トランジスタの制御電極に接続されたインバータと、
を具備することを特徴とするレギュレータ回路。
【請求項２】
前記インバータが、Ｐチャネル第４絶縁ゲート電界効果トランジスタとＮチャネル第５絶縁ゲート電界効果トランジスタとを有するＣＭＯＳインバータであることを特徴とする請求項１に記載のレギュレータ回路。
【請求項３】
前記入力電圧をＶｃｃ、前記出力電圧をＶｏｕｔ、前記第４絶縁ゲート電界効果トランジスタのしきい値の絶対値をＶｔｈ４としたとき、
Ｖｃｃ＞Ｖｏｕｔ＞Ｖｃｃ−Ｖｔｈ４の関係にあることを特徴とする請求項２に記載のレギュレータ回路。
【請求項４】
前記入力電圧をＶｃｃ、前記出力電圧をＶｏｕｔ、前記第４絶縁ゲート電界効果トランジスタのしきい値の絶対値をＶｔｈ４、前記第５絶縁ゲート電界効果トランジスタのしきい値の絶対値をＶｔｈ５としたとき、
Ｖｃｃ−Ｖｔｈ４＞Ｖｏｕｔ＞Ｖｔｈ５＞０の関係にあることを特徴とする請求項２に記載のレギュレータ回路。
【請求項５】
前記第５絶縁ゲート電界効果トランジスタのオン抵抗が、前記第４絶縁ゲート電界効果トランジスタのオン抵抗より大きいことを特徴とする請求項４に記載のレギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レギュレータ回路に関する。
【背景技術】
【０００２】
レギュレータ回路は、電源と負荷との間に出力電圧調整用のブーストトランジスタを直列に接続し、ブーストトランジスタの導通を制御することにより、一定の出力電圧を負荷に供給している。
【０００３】
ブーストトランジスタには、電圧で制御可能で、オン抵抗が低く、高効率なパワーＭＯＳトランジスタが広く用いられている。しかし、ＭＯＳトランジスタはオン抵抗が低いために、電源投入時に容量性の負荷を充電する突入電流が流れてしまう問題があった。突入電流が過大になると、メタル配線のマイグレーションや、電源の過電流保護回路が作動して不具合が発生する恐れがある。
【０００４】
従来、電源投入時の突入電流を抑制するための制御回路を有するレギュレータ回路が知られている（例えば、特許文献１または特許文献２参照。）。
【０００５】
特許文献１に開示されたレギュレータ回路は、並列接続されているオン抵抗の大きいＭＯＳトランジスタＱ１と、オン抵抗の小さいＭＯＳトランジスタＱ２とを有し、まずオン抵抗の大きいＭＯＳトランジスタＱ１がオンし、所定時間経過後に、オン抵抗の小さいＭＯＳトランジスタＱ２が更にオンするように制御している。
【０００６】
然しながら、特許文献１に開示されたレギュレータ回路は、ＭＯＳトランジスタＱ１、およびＭＯＳトランジスタＱ２を、時間差をもってオンさせるゲート電圧を発生させるために、カウンタ回路、切換えスイッチなどの回路規模の大きな制御回路を必要としているので、半導体チップに占める制御回路の占有面積が大きくなり、チップサイズの縮小が妨げられるという問題がある。
【０００７】
更に、突発的に出力電圧が大きく低下した場合、制御回路は電源投入時に動作するように設定されているので、容量性負荷が再充電されるときに生じる突入電流に対しては効果を奏しないという問題がある。
【０００８】
特許文献２に開示されたレギュレータ回路は、２つの出力状態を検出する電圧検出コンパレータと、コンパレータの比較結果に基づく電流を出力する第１のアンプ回路と、第１のアンプ回路より電流容量が小さい第２のアンプ回路とを有し、電圧検出コンパレータから出力される検出結果に基づいていずれか一方のアンプ回路を駆動している。
【０００９】
特許文献２に開示されたレギュレータ回路は、２つのアンプ回路を有しているので、特許文献１に開示されたレギュレータ回路と同様に回路規模が大きくなり、チップサイズの縮小が妨げられるという問題がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−２３６０１２号公報
【特許文献２】特開２００８−１５８７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、突入電流を抑制する回路規模の小さい制御回路を有するレギュレータ回路を提供する。
【課題を解決するための手段】
【００１２】
本発明の一態様のレギュレータ回路は、第１電極が電圧入力端子に接続され、第２電極が電圧出力端子に接続された第１絶縁ゲート電界効果トランジスタと、第１電極および第２電極が前記第１絶縁ゲート電界効果トランジスタの第１電極および第２電極にそれぞれ接続され、オン抵抗が前記第１絶縁ゲート電界効果トランジスタより低い第２絶縁ゲート電界効果トランジスタと、第１電極が前記第２絶縁ゲート電界効果トランジスタの第２電極に接続され、第２電極が前記出力端子に接続された第３絶縁ゲート電界効果トランジスタとを有する出力回路と、一端が前記電圧出力端子に接続され、他端が基準電位に接続され、前記電圧出力端子の電圧を分圧する分圧回路と、一方の入力端子が前記分圧回路の分圧点に接続され、他方の入力端子が基準電圧源に接続され、出力端子が前記第１および第２絶縁ゲート電界効果トランジスタの制御電極に接続された差動増幅回路と、入力端子が前記電圧出力端子に接続され、出力端子が前記３絶縁ゲート電界効果トランジスタの制御電極に接続されたインバータと、を具備することを特徴としている。
【発明の効果】
【００１３】
本発明によれば、突入電流を抑制する回路規模の小さい制御回路を有するレギュレータ回路を提供する。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例に係るレギュレータ回路を示す回路図。
【図２】本発明の実施例に係るレギュレータ回路の動作を説明するための図。
【図３】本発明の実施例に係るレギュレータ回路の動作範囲を説明するための図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例】
【００１６】
本発明の実施例に係るレギュレータ回路について、図１乃至図３を用いて説明する。図１は本実施例のレギュレータ回路を示す回路図、図２はレギュレータ回路の動作を説明するための図、図３はレギュレータ回路の動作範囲を説明するための図である。
【００１７】
図１に示すように、本実施例のレギュレータ回路１０は、ソース（第１電極）が電圧入力端子１１に接続され、ドレイン（第２電極）が電圧出力端子１２に接続されたＰチャネルの第１絶縁ゲート電界効果トランジスタＭ１と、ソースおよびドレインが第１絶縁ゲート電界効果トランジスタＭ１のソースおよびドレインにそれぞれ接続され、オン抵抗が第１絶縁ゲート電界効果トランジスタＭ１より低いＰチャネルの第２絶縁ゲート電界効果トランジスタＭ２と、ソースが第２絶縁ゲート電界効果トランジスタＭ２のドレインに接続され、ドレインが電圧出力端子１２に接続されたＰチャネルの第３絶縁ゲート電界効果トランジスタＭ３と、を有する出力回路１３を具備している。
【００１８】
更に、レギュレータ回路１０は、一端が電圧出力端子１２に接続され、他端が基準電位ＧＮＤに接続され、電圧出力端子１２の電圧を分圧する分圧回路１４と、一方の入力端子が分圧回路１４の分圧点１４ａに接続され、他方の入力端子が基準電圧源１５に接続され、出力端子が第１および第２絶縁ゲート電界効果トランジスタＭ１、Ｍ２のゲート（制御電極）に接続された差動増幅回路１６と、入力端子１７ａが電圧出力端子１２に接続され、出力端子１７ｂが第３絶縁ゲート電界効果トランジスタＭ３のゲートに接続されたインバータ１７と、を具備している。以後、絶縁ゲート電界効果トランジスタがＭＯＳ（Metal Oxide Semiconductor）トランジスタであるとして説明する。
【００１９】
電圧入力端子１１には直流電源(図示せず)、例えば入力電圧Ｖｃｃが３Ｖの乾電池が接続されている。電圧出力端子１２には負荷、例えば出力電圧Ｖｏｕｔを安定化するためのキャパシタＣ１と動作電圧が１．５Ｖの集積回路(図示せず)を用いた電子機器が接続されている。  
更に、電圧出力端子１２とＭＯＳトランジスＭ１、Ｍ２のゲートとの間にレギュレータ回路１０の発振を防止するための位相補償用のキャパシタＣ２が接続されている。
【００２０】
出力回路１３の第１乃至第３ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３は、例えばトレンチゲートを有する縦型ＭＯＳトランジスタである。第１ＭＯＳトランジスタＭ１はオン抵抗が高く、第２ＭＯＳトランジスタＭ２は第１ＭＯＳトランジスタＭ１よりオン抵抗が低くなるように設計されている。  
第３ＭＯＳトランジスタＭ３は、第２ＭＯＳトランジスタＭ２を有効または無効にするためのスイッチであり、第２ＭＯＳトランジスタＭ２より更にオン抵抗が低くなるように設計されている。  
出力回路１３は、無負荷時においても第１乃至第３ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３が動作するのに必要な電流を流すための定電流源１８を介して基準電位ＧＮＤに接続されている。
【００２１】
分圧回路１４は、直列接続された抵抗Ｒ１、Ｒ２を有し、抵抗Ｒ１、Ｒ２の接続ノード１４ａである分圧点から、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを出力する。  
基準電圧源１５は、例えば一端が電圧入力端子１１に接続され、他端が基準電位ＧＮＤに接続され、入力電圧Ｖｃｃから生成された出力電圧が１．２５Ｖのバンドギャップ電圧を基準電圧Ｖｒｅｆとして出力するバンドギャップ電圧源である。
【００２２】
差動増幅回路１６は、電圧入力端子１２と基準電位ＧＮＤとの間に接続され、一対のＮチャネルのＭＯＳトランジスタＮ１、Ｎ２と、ＰチャネルのＭＯＳトランジスタＰ１、Ｐ２を有するカレントミラー回路と、カレントミラー回路を定電流で駆動するための定電流源１９とを備えた、所謂カレントミラー型の差動増幅回路である。
【００２３】
差動増幅回路１６において、ＭＯＳトランジスタＮ１のゲートが反転入力端子（−）であり、ＭＯＳトランジスタＮ２のゲートが非反転入力端子（+）であり、ＭＯＳトランジスタＮ１のドレインとＭＯＳトランジスタＰ１のドレインとの接続ノード１６ａが出力端子である。
【００２４】
インバータ１７は、Ｐチャネルの第４ＭＯＳトランジスタＭ４と、Ｎチャネルの第５ＭＯＳトランジスタＭ５とを有するＣＭＯＳインバータである。第４ＭＯＳトランジスタＭ４のゾースが電圧入力端子１１に接続され、ドレインが第５ＭＯＳトランジスタＭ５のドレインに接続され、ゲートが第５ＭＯＳトランジスタＭ５のゲートに接続されている。第５ＭＯＳトランジスタＭ５のソースは基準電位ＧＮＤに接続されている。
【００２５】
レギュレータ回路１０は、定常動作時においては、出力回路１３と、分圧回路１４と、差動増幅回路１６とにより、出力電圧Ｖｏｕｔを分圧した帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆに等しくなるように、第１および第２ＭＯＳトランジスタＭ１、Ｍ２のゲート電圧を調節して第１および第２ＭＯＳトランジスタＭ１、Ｍ２の導通を制御し、一定の出力電圧Ｖｏｕｔを負荷に供給している。
【００２６】
次に、レギュレータ回路１０の電源投入時の動作について説明する。図２はレギュレータ回路１０の動作を説明するための図である。  
図２に示すように、電源投入直後（ｔ０）は、出力電圧Ｖｏｕｔは基準電位ＧＮＤ（Ｌレベル）にあり、帰還電圧Ｖｆｂは基準電圧Ｖｒｅｆより小さいので、差動増幅回路１６により、第１、第２ＭＯＳトランジスタＭ１、Ｍ２のゲートがＨレベルになるので、第１、第２ＭＯＳトランジスタＭ１、Ｍ２がオンする。
【００２７】
第１ＭＯＳトランジスタＭ１のオン抵抗Ｒｏｎ１は第２ＭＯＳトランジスタＭ２のオン抵抗Ｒｏｎ２より高いので、第１ＭＯＳトランジスタＭ１からの電流Ｉ１は第２ＭＯＳトランジスタＭ２からの電流Ｉ２より小さい（Ｒｏｎ１＞Ｒｏｎ２、Ｉ１＜Ｉ２）。
【００２８】
インバータ１７の入力もＬレベルなので、第４ＭＯＳトランジスタＭ４がオンし、第５ＭＯＳトランジスタＭ５がオフし、インバータ１７の出力はＨレベルになり、第３ＭＯＳトランジスタＭ３がオフされる。
【００２９】
その結果、第２ＭＯＳトランジスタＭ２からの電流Ｉ２は遮断され、第１ＭＯＳトランジスタＭ１からの電流Ｉ１のみが負荷に供給されるので、実線３１に示すように出力電圧Ｖｏｕｔは第１ＭＯＳトランジスタＭ１のオン抵抗Ｒｏｎ１とキャパシタＣ１とのＣＲ時定数に応じて立ち上がり始める。
【００３０】
このとき、レギュレータ回路１０には、実線３２に示すように定電流源１８からの電流Ｉ１８と定電流源１９からの定電流Ｉ１９とに、負荷に供給される第１ＭＯＳトランジスタＭ１からの電流Ｉ１が加算された電流（Ｉ１＋Ｉ１８＋Ｉ１９）が流れる。
【００３１】
出力電圧Ｖｏｕｔが上昇し、時間ｔ１で第５ＭＯＳトランジスタＭ５のしきい値Ｖｔｈ５、例えば０．８Ｖを超えると、第４ＭＯＳトランジスタＭ４と第５ＭＯＳトランジスタＭ５が共にオンする。第５トランジスタＭ５のオン抵抗Ｒｏｎ５が第４ＭＯＳトランジスタＭ４のオン抵抗Ｒｏｎ４に比べて十分大きく（Ｒｏｎ５≫Ｒｏｎ４）、第３ＭＯＳトランジスタＭ３のゲート電圧は第３ＭＯＳトランジスタのしきい値を超えないので第３ＭＯＳトランジスタＭ３はオフされている。
【００３２】
さらに出力電圧Ｖｏｕｔが上昇すると、第４ＭＯＳトランジスタＭ４のオン抵抗Ｒｏｎ４は小さくなり、第５ＭＯＳトランジスタＭ５のオン抵抗Ｒｏｎ５は大きくなる。このため第３ＭＯＳトランジスタＭ３のゲート電圧は出力電圧Ｖｏｕｔの上昇に伴い、引き下げられる。
【００３３】
このとき、レギュレータ回路１０には、実線３３に示すようにインバータ１７を流れる電流Ｉ１７が加算された電流（Ｉ１＋Ｉ１７＋Ｉ１８＋Ｉ１９）が流れる。
【００３４】
出力電圧Ｖｏｕｔが上昇し、時間ｔ２で第３トランジスタＭ３のゲート電圧が入力電圧Ｖｃｃと第３ＭＯＳトランジスタＭ３のしきい値の絶対値Ｖｔｈ３の差（Ｖｃｃ−Ｖｔｈ３）を下回ると、第３ＭＯＳトランジスタＭ３がオンするので、第２ＭＯＳトランジスタＭ２が有効になり、第２ＭＯＳトランジスタＭ２からの電流Ｉ２が負荷に供給される。
【００３５】
このとき、レギュレータ回路１０には、実線３４に示すように第３トランジスタＭ３を過渡的に流れる電流Ｉ３が加算された電流が流れる。その後負荷状態に応じた電流、例えばキャパシタＣ１が満充電状態で無負荷状態の場合は、実線３５に示すように定電流源１８、１９からの電流（Ｉ１８＋Ｉ１９）が流れる。
【００３６】
出力電圧Ｖｏｕｔは上述したように、差動増幅回路１６により帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆに等しくなるように帰還制御されるので、定格値３６に保持される。
【００３７】
これにより、出力電圧Ｖｏｕｔが定格値３６の直前までオン抵抗の高い第１ＭＯＳトランジスタＭ１により出力電圧Ｖｏｕｔが緩やかに上昇し、出力電圧Ｖｏｕｔが定格値３６の直前でオン抵抗の低い第２ＭＯＳトランジスタＭ２が動作するので、出力電圧Ｖｏｕｔが定格値３６に至る直前まで突入電流を抑制し、定格値３６に至ると所定の電流（Ｉ１＋Ｉ２）を負荷に供給することが可能である。
【００３８】
図３はレギュレータ回路１０の動作範囲を説明するための図である。図３に示すように、第４ＭＯＳトランジスタＭ４のしきい値の絶対値Ｖｔｈ４が、入力電圧Ｖｃｃと出力電圧Ｖｏｕｔとの差より大きい第１領域（Ｖｔｈ４＞Ｖｃｃ−Ｖｏｕｔ）のとき、即ち、インバータ１７の出力がＨレベルからＬレベルに完全に反転した場合、第４ＭＯＳトランジスタＭ４がオフになり、第５ＭＯＳトランジスタＭ５がオンになるので、第３トランジスタが常にオンしている領域である。
【００３９】
一方、第４ＭＯＳトランジスタＭ４のしきい値の絶対値Ｖｔｈ４が、入力電圧Ｖｃｃと出力電圧Ｖｏｕｔとの差より小さい第２領域（Ｖｔｈ４＜Ｖｃｃ−Ｖｏｕｔ＜Ｖｔｈ５）のとき、即ち、インバータ１７の出力がＨレベルからＬレベルに不完全に反転した場合、第４ＭＯＳトランジスタＭ４および第５ＭＯＳトランジスタＭ５がともにオン状態になり、第３ＭＯＳとＶｔｈ５とＶｃｃ−Ｖｔｈ４との間の出力電圧Ｖｏｕｔが得られる。
【００４０】
このとき、第５ＭＯＳトランジスタＭ５のオン抵抗Ｒｏｎ５を第４ＭＯＳトランジスタＭ４のオン抵抗Ｒｏｎ４より大きくすることにより、第３ＭＯＳトランジスタＭ３をオンさせるのに十分なインバータ１７の出力レベルを確保し、且つ過大な貫通電流を抑制することができる。  
更に、第４ＭＯＳトランジスタＭ４のオン抵抗Ｒｏｎ４および第５ＭＯＳトランジスタＭ５のオン抵抗Ｒｏｎ５を調節することで出力電圧Ｖｏｕｔの立ち上がり時間、電流駆動能力を変更、最適化することができる。
【００４１】
出力電圧Ｖｏｕｔが第５ＭＯＳトランジスタＭ５のしきい値Ｖｔｈ５より小さい第３領域では、第５ＭＯＳトランジスタＭ５が常にオフし、第４ＭＯＳトランジスタＭ４がオンとなるため、第３ＭＯＳトランジスタＭ３は常にオフとなる。レギュレータ回路１０が機能しない領域である。
【００４２】
以上説明したように、本実施例のレギュレータ回路１０は、出力回路１３と、分圧回路１４と、差動増幅回路１６に加えて、入力端子１７ａが電圧出力端子１２に接続され、出力端子１７ｂが第３ＭＯＳトランジスタＭ３のゲートに接続されたインバータ１７と、を具備している。
【００４３】
その結果、インバータ１７により、電源投入直後はオン抵抗の高い第１ＭＯＳトランジスタＭ１だけを動作させてキャパシタＣ１を充電する突入電流を抑制し、出力電圧Ｖｏｕｔが上昇したときに、オン抵抗の低い第２ＭＯＳトランジスタＭ２を動作させて十分な電流を負荷に供給すことができる。
【００４４】
インバータ１７はＣＭＯＳインバータであり、第４および第５ＭＯＳトランジスタＭ４、Ｍ５のオン抵抗Ｒｏｎ４、Ｒｏｎ５を調節することにより、出力電圧Ｖｏｕｔ、出力電圧Ｖｏｕｔの立ち上がり時間、電流駆動能力を適宜設定することができる。  
半導体チップに占めるインバータ１７の占有面積は僅であり、チップサイズの縮小にあたって、阻害要因になる恐れは無い。
【００４５】
更に、突発的に出力電圧Ｖｏｕｔが大きく低下した場合でも、インバータ１７は出力電圧Ｖｏｕｔが回復するまで第３ＭＯＳトランジスタＭ３をオフにするので、キャパシタＣ１が再充電されるときに生じる突入電流を抑制することができる。  
従って、突入電流を抑制する回路規模の小さい制御回路を有するレギュレータ回路が得られる。
【符号の説明】
【００４６】
１０  レギュレータ回路
１１  電圧入力端子
１２  電圧出力端子
１３  出力回路
１４  分圧回路
１５  基準電圧源
１６  差動増幅回路
１７  インバータ
１８、１９  定電流源
Ｍ１、Ｍ２、Ｍ３、Ｍ４  第１、第２、第３、第４ＭＯＳトランジスタ
Ｍ５  第５ＭＯＳトランジスタ
Ｒ１、Ｒ２  抵抗
Ｃ１、Ｃ２  キャパシタ
【図１】
2010282432.tif 000003
【図２】
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【図３】
2010282432.tif 000005