(57)【要約】【課題】半導体膜に対する遮光メタルを、より少数のフォトリソグラフィ工程で形成した表示装置及びその製造方法を提供することにある。【課題を解決しようとする手段】透明基板ＧＡの上側に積層されたゲート電極ＧＴと、透明基板ＧＡとゲート電極ＧＴの間に積層されて、ゲート電極ＧＴとともに薄膜トランジスタを構成する半導体膜Ｓと、半導体膜Ｓと透明基板ＧＡとの間に積層されて、透明基板ＧＡから入射する光から半導体膜Ｓを遮光する遮光メタルＬＳと、遮光メタルＬＳと半導体膜Ｓとの間に積層されて、これらを絶縁する絶縁膜ＧＩ１とを含み、絶縁膜ＧＩ１は、半導体膜Ｓに応じた形状で積層され、遮光メタルＬＳは、絶縁膜ＧＩ１に応じた形状で積層されることを特徴とする表示装置。【選択図】図３
2010039394.tif 000002
【特許請求の範囲】
【請求項１】
透明基板の上側に積層されたゲート電極と、
前記透明基板と前記ゲート電極の間に積層されて、前記ゲート電極とともに薄膜トランジスタを構成する半導体膜と、
前記半導体膜と前記透明基板との間に積層されて、前記透明基板から入射する光から前記半導体膜を遮光する遮光メタルと、
前記遮光メタルと前記半導体膜との間に積層されて、これらを絶縁する絶縁膜とを含み、
前記絶縁膜は、前記半導体膜に応じた形状で積層され、
前記遮光メタルは、前記絶縁膜に応じた形状で積層される、
ことを特徴とする表示装置。
【請求項２】
請求項１の表示装置であって、
前記絶縁膜は、前記遮光メタルの一部又は全部が存在する領域の上側に、前記遮光メタルに接して積層されて、
前記半導体膜は、前記遮光メタルの一部又は全部が存在する領域の上側に、前記絶縁膜に接して積層される、
ことを特徴とする表示装置。
【請求項３】
請求項２の表示装置であって、
前記半導体膜と前記絶縁膜と前記遮光メタルによって、前記半導体膜から前記遮光メタルに向けて広がるテーパが形成される、
ことを特徴とする表示装置。
【請求項４】
請求項２の表示装置であって、
前記半導体膜と前記絶縁膜と前記遮光メタルとが、前記透明基板に対して垂直となる方向からみて略共通の形状で積層される、
ことを特徴とする表示装置。
【請求項５】
請求項１の表示装置であって、
前記ゲート電極と前記半導体膜の間に積層されるゲート絶縁膜を含み、
前記ゲート絶縁膜は、前記半導体膜と前記絶縁膜と前記遮光メタルとが積層されている領域の周囲に延設される、
ことを特徴とする表示装置。
【請求項６】
請求項１の表示装置であって、
前記遮光膜と、前記絶縁膜と、前記半導体膜とが、共通のフォトマスクに従ったパターンによって積層される、
ことを特徴とする表示装置。
【請求項７】
前記透明基板の上側に、該透明基板から入射する光を遮光する遮光メタルを成膜する工程と、
前記遮光メタルの上側に、絶縁膜を成膜する工程と、
前記絶縁膜の上側に、半導体膜を成膜する工程と、
前記半導体膜にレジストを塗布し、該レジストの形状をパターニングする工程と、
パターニングされた前記レジストに従って、前記遮光膜と前記絶縁膜と前記半導体膜とを加工する工程と、
前記半導体膜の上側に、ゲート電極を積層して薄膜トランジスタを形成する工程と、
を含むことを特徴とする表示装置の製造方法。
【請求項８】
請求項７の表示装置の製造方法であって、
前記遮光膜と前記絶縁膜と前記半導体膜とを加工する工程は、前記遮光膜と前記絶縁膜と前記半導体膜とをエッチングすることにより加工する、
ことを特徴とする表示装置の製造方法。
【請求項９】
請求項８の表示装置の製造方法であって、
前記遮光膜と前記絶縁膜と前記半導体膜とを加工する工程は、前記レジストがパターニングされた領域を縮小させつつ、該レジストに従って前記遮光膜と前記絶縁膜と前記半導体膜とをエッチングすることにより加工する、
ことを特徴とする表示装置の製造方法。
【請求項１０】
請求項７の表示装置の製造方法であって、
前記レジストの形状をパターニングする工程は、１つのフォトマスクによって該レジストの形状をパターニングし、
前記遮光膜と前記絶縁膜と前記半導体膜とを加工する工程は、パターニングされた前記レジストに従って、前記遮光膜と前記絶縁膜と前記半導体膜とを前記フォトマスクのパターンに従った形状に加工する、
ことを特徴とする表示装置の製造方法。
【請求項１１】
請求項７の表示装置の製造方法であって、
前記ゲート電極と前記半導体膜の間にゲート絶縁膜を積層する工程を含み、
前記ゲート絶縁膜を積層する工程は、前記半導体膜と前記絶縁膜と前記遮光メタルが成膜されている領域の周囲にゲート絶縁膜を延設する、
ことを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（TFT）を用いて画素の表示制御を行う表示装置及び表示装置の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置などの表示装置には、低温ポリシリコン薄膜トランジスタ（LPTS-TFT）を用いたアクティブマトリクス方式により、各画素の表示制御を行うものがある。この薄膜トランジスタで用いられる半導体膜は、例えば、非晶質シリコン（a-Si）がレーザ等によりアニーリングされて結晶化される多結晶シリコン（poly-Si）から形成される。これらの表示装置における半導体膜には、ゲート電極の電圧に従ってチャネルを形成するチャネル層と、不純物がドープされてソース・ドレイン電極と接続される領域（ソース・ドレイン領域）が形成されて、チャネル層とソース・ドレイン領域の間には、ソース・ドレイン領域の電界集中を緩和する等のためにＬＤＤ（Light Doped Drain）構造が形成されるのが一般的である。
【０００３】
一方、薄膜トランジスタのデバイス構造としては、半導体膜の上側にゲート電極を積層したトップゲート構造（スタガ型）と、ゲート電極の上側に半導体膜を積層したボトムゲート構造（逆スタガ型）とに大別される。特にトップゲート構造では、ガラス基板等の透明基板からの光が上記のＬＤＤ構造やチャネル層に入射することにより、いわゆる光リーク電流が発生する。この光リーク電流は表示装置の画質不良の原因となることから、トップゲート構造では、半導体膜の下層に遮光膜（遮光メタル）が設けられている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ここで図５Ａ〜図５Ｊは、トップゲート構造の薄膜トランジスタを形成するプロセスの一例を示す図である。図５Ｊで示すように、遮光メタルＬＳは、少なくともＬＤＤ構造とチャネル層とを、透明基板ＧＡから垂直に進行する光から遮るように、半導体膜Ｓの下方に積層されている。また、図５Ａ〜図５Ｄで示すように、遮光メタルＬＳを所定の位置及び寸法に加工する処理を行った後に、半導体膜Ｓと、ゲート電極ＧＴと、ソース電極ＳＴ及びドレイン電極ＤＴとが形成される（図５Ａ〜図５Ｊ）。
【０００５】
すなわち、トップゲート構造の薄膜トランジスタを形成する場合には、遮光メタルを加工するためにフォトリソグラフィ工程が必要とされている（図５Ａ〜図５Ｄ）。フォトリソグラフィ工程には多大なプロセスコストがかかること、及び、リソグラフィ工程間での合わせずれが薄膜トランジスタ設計上の制限要因となることから、かかる工程を少なくすることが表示装置の製造上の課題となっている。
【０００６】
本発明は、上記課題に鑑みてなされたものであって、その目的は、より少数のフォトリソグラフィ工程により半導体膜に対する遮光メタルを形成した表示装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するための本発明に係る表示装置は、透明基板の上側に積層されたゲート電極と、前記透明基板と前記ゲート電極の間に積層されて、前記ゲート電極とともに薄膜トランジスタを構成する半導体膜と、前記半導体膜と前記透明基板との間に積層されて、前記透明基板から入射する光から前記半導体膜を遮光する遮光メタルと、前記遮光メタルと前記半導体膜との間に積層されて、これらを絶縁する絶縁膜とを含み、前記絶縁膜は、前記半導体膜に応じた形状で積層され、前記遮光メタルは、前記絶縁膜に応じた形状で積層されることを特徴とする。これにより、より少数のフォトリソグラフィ工程で遮光メタルを形成できる。
【０００８】
また、上記表示装置において、前記絶縁膜は、前記遮光メタルの一部又は全部が存在する領域の上側に、前記遮光メタルに接して積層されて、前記半導体膜は、前記遮光メタルの一部又は全部が存在する領域の上側に、前記絶縁膜に接して積層されることとしてもよい。このとき、前記半導体膜と前記絶縁膜と前記遮光メタルによって、前記半導体膜から前記遮光メタルに向けて広がるテーパが形成されることとしてもよい。或いは、前記半導体膜と前記絶縁膜と前記遮光メタルとが、前記透明基板に対して垂直となる方向からみて略共通の形状で積層されることとしてもよい。
【０００９】
また、上記表示装置において、前記ゲート電極と前記半導体膜の間に積層されるゲート絶縁膜を含み、前記ゲート絶縁膜は、前記半導体膜と前記絶縁膜と前記遮光メタルとが積層されている領域の周囲に延設されることとしてもよい。
【００１０】
また、上記表示装置において、前記遮光膜と、前記絶縁膜と、前記半導体膜とが、共通のフォトマスクに従ったパターンによって積層されることとしてもよい。
【００１１】
本発明に係る表示装置の製造方法は、前記透明基板の上側に、該透明基板から入射する光を遮光する遮光メタルを成膜する工程と、前記遮光メタルの上側に、絶縁膜を成膜する工程と、前記絶縁膜の上側に、半導体膜を成膜する工程と、前記半導体膜にレジストを塗布し、該レジストの形状をパターニングする工程と、パターニングされた前記レジストに従って、前記遮光膜と前記絶縁膜と前記半導体膜とを加工する工程と、前記半導体膜の上側に、ゲート電極を積層して薄膜トランジスタを形成する工程と、を含むことを特徴とする。
【００１２】
また、上記表示装置の製造方法において、前記遮光膜と前記絶縁膜と前記半導体膜とを加工する工程は、前記遮光膜と前記絶縁膜と前記半導体膜とをエッチングすることにより加工することとしてもよい。このとき、前記遮光膜と前記絶縁膜と前記半導体膜とを加工する工程は、前記レジストがパターニングされた領域を縮小させつつ、該レジストに従って前記遮光膜と前記絶縁膜と前記半導体膜とをエッチングすることにより加工することとしてもよい。
【００１３】
また、上記表示装置の製造方法において、前記レジストの形状をパターニングする工程は、１つのフォトマスクによって該レジストの形状をパターニングし、前記遮光膜と前記絶縁膜と前記半導体膜とを加工する工程は、パターニングされた前記レジストに従って、前記遮光膜と前記絶縁膜と前記半導体膜とを前記フォトマスクのパターンに従った形状に加工することとしてもよい。
【００１４】
また、上記表示装置の製造方法において、前記ゲート電極と前記半導体膜の間にゲート絶縁膜を積層する工程を含み、前記ゲート絶縁膜を積層する工程は、前記半導体膜と前記絶縁膜と前記遮光メタルが成膜されている領域の周囲にゲート絶縁膜を延設することとしてもよい。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１６】
本発明の一実施形態に係る表示装置は、ＩＰＳ（In-Plane Switching）方式の液晶表示装置であって、ゲート信号線、ドレイン信号線、薄膜トランジスタ、画素電極、及び対向電極が配置されたＴＦＴ基板と、当該ＴＦＴ基板と対向し、カラーフィルタが設けられたフィルタ基板と、両基板に挟まれた領域に封入された液晶材料と、を含んで構成される。このＴＦＴ基板では、ガラス基板等の透明基板上に薄膜トランジスタ等が配置されている。
【００１７】
図１は、上記の液晶表示装置のＴＦＴ基板ＳＵＢの等価回路図を示している。また、図２は、ＴＦＴ基板ＳＵＢの１つの画素領域の拡大平面図である。
【００１８】
これらの図において、ＴＦＴ基板ＳＵＢでは、多数のゲート信号線ＧＬが互いに等間隔を置いて図中横方向に延びており、また、多数のドレイン信号線ＤＬが互いに等間隔をおいて図中縦方向に延びている。そして、これらゲート信号線ＧＬ及びドレイン信号線ＤＬにより碁盤状に並ぶ画素のそれぞれが区画されている。また、各ゲート信号線ＧＬと平行に、コモン信号線ＣＬが図中横方向に延びている。
【００１９】
ゲート信号線ＧＬ及びドレイン信号線ＤＬにより区画される画素領域の隅には、ＭＩＳ（Metal-Insulator-Semiconductor）構造を有する薄膜トランジスタＴＦＴが形成されており、そのゲート電極ＧＴはゲート信号線ＧＬに接続され、ドレイン電極ＤＴはドレイン信号線ＤＬに接続されている。また、各画素領域には一対の画素電極ＰＸ及び対向電極ＣＴが形成されており、画素電極ＰＸは薄膜トランジスタＴＦＴのソース電極ＳＴに接続され、対向電極ＣＴはコモン信号線ＣＬに接続されている。
【００２０】
以上の回路構成において、各画素の対向電極ＣＴにコモン信号線ＣＬを介して基準電圧を印加し、ゲート信号線ＧＬにゲート電圧を印加することにより、画素行が選択される。また、その選択のタイミングにおいて、各ドレイン信号線ＤＬに映像信号を供給することにより、各画素の画素電極ＰＸに映像信号の電圧が印加される。これにより、画素電極ＰＸと対向電極ＣＴの間に映像信号の電圧に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。
【００２１】
ここで、図２に示すように、ゲート信号線ＧＬとドレイン信号線ＤＬとが交差する箇所に存在する薄膜トランジスタＴＦＴには、半導体膜Ｓと遮光メタルＬＳとが設けられている。本実施形態における半導体膜Ｓは、ドレイン信号線ＤＬに接続するドレイン電極ＤＴと、画素電極ＰＸと接続するソース電極ＳＴと、ゲート電極ＧＴの下側に位置する。この半導体膜Ｓには、ゲート信号線ＧＬによるゲート電圧の印加に応じて電流の経路となるチャネルが、ソース電極ＳＴ及びドレイン電極ＤＴの間に形成される。そして、特に、遮光メタルＬＳは、半導体膜Ｓの形状に対応する形状で半導体膜Ｓの下方に位置している。
【００２２】
図３は、図２に示すIII−IIIの断面を示す図であり、ドレイン信号線ＤＬが延伸する方向に対して垂直な断面である。同図に示すように、ＴＦＴ基板ＳＵＢ上の薄膜トランジスタＴＦＴは、遮光メタルＬＳの上側に半導体膜Ｓが積層され、さらに、半導体膜Ｓの上側にゲート電極ＧＴやドレイン電極ＤＴ及びソース電極ＳＴが積層されている。遮光メタルＬＳは、透明基板ＧＡ上に積層された汚染防止膜ＧＮ上に形成され、遮光メタルＬＳと半導体膜Ｓとの間には絶縁膜ＧＩ１が介在している。また、半導体膜Ｓ上に、半導体膜Ｓとゲート電極ＧＴとを絶縁するゲート絶縁膜ＧＩ２が積層され、このゲート絶縁膜ＧＩ２は、半導体膜Ｓと絶縁膜ＧＩ１と遮光メタルＬＳとが積層されている領域の周囲に延在するように積層されている。さらに、ゲート電極ＧＴは、ゲート絶縁膜ＧＩ２上に積層されて、ゲート絶縁膜ＧＩ２上に積層される層間絶縁膜ＧＩ３にその周囲を覆われている。そして、ドレイン電極ＤＴ及びソース電極ＳＴは、ゲート絶縁膜ＧＩ２及び層間絶縁膜ＧＩ３に穿設されたコンタクトホールによって、半導体膜Ｓと接続している。
【００２３】
半導体膜Ｓは、例えば多結晶シリコンなどの材料を含んで構成される膜である。本実施形態では、半導体膜Ｓに、リン等のＮ型の不純物が添加されてドレイン電極ＤＴ及びソース電極ＳＴと接続するドレイン領域ＤＲ及びソース領域ＳＲ（Ｎ＋領域）と、これらの領域よりも添加される不純物の量を少なくしたＬＤＤ領域ＬＤが形成される。ＬＤＤ領域ＬＤは、ドレイン領域ＤＲ及びソース領域ＳＲに対して半導体膜Ｓの内側に形成されている。このＬＤＤ領域ＬＤや、ＬＤＤ領域ＬＤの間に介在してチャネルとして機能する部分（図３における領域Ｓ）に透明基板ＧＡを介してバックライトが入射すると、薄膜トランジスタＴＦＴにおいて光リーク電流が発生して表示装置の画質不良の原因となる場合がある。従って遮光メタルＬＳを、ＬＤＤ領域ＬＤ及びチャネルとして機能する部分と透明基板ＧＡとの間に介在させて光リーク電流の発生を防止する。
【００２４】
遮光メタルＬＳは、上側に積層される半導体膜Ｓにレーザアニール等の加工がなされることから、高融点の材料であるモリブデンやタングステン、およびその合金やシリサイド系の材料によって形成される。遮光メタルＬＳの膜厚は、必要とされる遮光能力によって決定される。また、遮光メタルＬＳと半導体膜Ｓとを絶縁するために、絶縁膜ＧＩ１がこれらの間に積層される。この絶縁膜ＧＩ１は、多結晶シリコンなどの材料からなる半導体膜Ｓとの界面状態を考慮して、ＳｉＯ２等が望ましい。絶縁膜ＧＩ１の膜厚は、上記のような金属で形成される遮光メタルから絶縁するために、４００ｎｍ程度の厚さが必要となる。
【００２５】
また、特に本実施形態では、半導体膜Ｓ上にパターニングされたレジストに従って、半導体膜Ｓと絶縁膜ＧＩ１と遮光メタルＬＳとがエッチング等で加工される。このエッチング等の際には上層から加工されることになるため、まず、パターニングされたレジストに従って半導体膜Ｓが形成されて、次に、この半導体膜Ｓの形状に応じて絶縁膜ＧＩ１が形成されて、さらに、絶縁膜ＧＩ１の形状に応じて遮光メタルＬＳが形成される。半導体膜Ｓと絶縁膜ＧＩ１と遮光メタルＬＳの形状は、加工方法や加工条件に応じた形状で積層されることとなる。
【００２６】
ここで、絶縁膜ＧＩ１と半導体膜Ｓとは、遮光メタルＬＳの一部又は全部が存在する領域の上側に積層されて、ＬＤＤ領域ＬＤとチャネルとして機能する部分とともに、ドレイン領域ＤＲとソース領域ＳＲとを含む半導体膜Ｓが、バックライトから透明基板ＧＡに垂直に入射する光から遮られる。
【００２７】
また、半導体膜Ｓと絶縁膜ＧＩ１と遮光メタルＬＳの形状は、半導体膜Ｓから遮光メタルＬＳに向けて広がるようなテーパ形状が好適である。このような形状にすることで、半導体膜Ｓは、バックライトから透明基板ＧＡに、わずかに垂直方向を外れて入射する光等も遮られるので、遮光をより確実にできる。
【００２８】
以上では、本実施形態におけるＴＦＴ基板ＳＵＢ上の薄膜トランジスタＴＦＴについて説明した。以下では、かかる薄膜トランジスタＴＦＴを製造する方法について、図４Ａ〜図４Ｈを用いて説明する。
【００２９】
まず、透明基板ＧＡ上に汚染防止膜ＧＮ及び遮光メタルＬＳが順次積層される（図４Ａ）。汚染防止膜ＧＮは、例えばＣＶＤ法により窒化シリコン（ＳｉＮ）で成膜される。また、遮光メタルＬＳは、上述した材料で、例えば、スパッタリング法により汚染防止膜ＧＮ上に成膜される。
【００３０】
次に、遮光メタルＬＳ上に、絶縁膜ＧＩ１と半導体膜Ｓとが積層される（図４Ｂ）。絶縁膜ＧＩ１は、例えば二酸化シリコン（ＳｉＯ２）であり、ＣＶＤ法によって成膜される。半導体膜Ｓは、まず、非晶質シリコン（ａ−Ｓｉ）がＣＶＤ法によって成膜されて、例えば、レーザアニールによって多結晶シリコンへと結晶化されて形成される。
【００３１】
そして、公知のフォトリソグラフィ工程を経て、レジストパターンＲＰがパターニングされる（図４Ｃ）。この工程では、まず、フォトレジストを上記の半導体膜Ｓが形成された透明基板ＧＡ上に塗布し、該フォトレジスト上に、所定のパターンが形成されたフォトマスクを介して紫外線等を照射する。フォトマスク上のパターンに対応するパターンがフォトレジスト上に転写されると、紫外線等が照射される部分と照射されない部分が生じ、照射される部分のフォトレジストに化学反応が生じる。そして、現像プロセスにより、フォトレジストにける化学反応が生じた部分、或いは、化学反応が生じなかった部分が除去されて、レジストパターンが形成されることとなる。本実施形態では、フォトレジストの塗布された透明基板ＧＡ上に、レジストパターンＲＰに対応するパターンが形成されている所定のフォトマスクを介して紫外線等が照射されて、現像プロセスを経ることにより、レジストパターンＲＰが形成される。
【００３２】
ここで、特に本実施形態では、上記形成されたレジストパターンＲＰをマスクにして、半導体膜Ｓと絶縁膜ＧＩ１と遮光メタルＬＳとが、ドライエッチングにより加工される（図４Ｄ）。この際、ドライエッチングとともにアッシング処理が施されて、レジストパターンＲＰのパターニングされた領域が縮小させられつつ、半導体膜Ｓ等がエッチングされる。これにより、半導体膜Ｓから遮光メタルＬＳまで、所定の角度を有して末広がりとなるテーパが形成される。
【００３３】
また、ドライエッチングの際にアッシング処理が施されなくてもよく、この場合には、ドライエッチングのみで加工されて、半導体膜Ｓと絶縁膜ＧＩ１と遮光メタルＬＳは、透明基板ＧＡに対して平行となる面で切断した断面形状（以下、平行断面形状）が略共通の形状で積層される。すなわち、半導体膜Ｓと絶縁膜ＧＩ１と遮光メタルＬＳとは、透明基板ＧＡに対して垂直となる方向から見て、上記のレジストパターンＲＰと同様となる平面形状で積層されることとなる。この場合には、半導体膜Ｓは、遮光メタルＬＳの全ての部分が存在する領域の上側に形成されることから、半導体膜Ｓを効率的に遮光するサイズで遮光メタルＬＳが形成される。
【００３４】
また、このアッシング処理を適宜制御して、レジストパターンＲＰが形成されている領域を縮小する速度等を処理中に変更することにより、半導体膜Ｓと絶縁膜ＧＩ１と遮光メタルＬＳとが形成するテーパの角度を変化させて、これらが積層される形状（以下、積層形状）を変化させてもよい。この場合には、半導体膜Ｓと絶縁膜ＧＩ１と遮光メタルＬＳにおける平行断面形状は、それぞれが略相似形となる関係にあり、透明基板ＧＡ側に近づくほど平行断面形状のサイズが大きくなる。これにより、半導体膜Ｓの全部分の下側に遮光メタルＬＳが積層されることとなる。
【００３５】
以上のようにして、半導体膜Ｓと絶縁膜ＧＩ１と遮光メタルＬＳの積層形状は、半導体膜Ｓ上のレジストパターンＲＰに従ってエッチング等されることにより形成されることとなる。このとき、レジストパターンＲＰはフォトマスクに従って形成されるため、半導体膜Ｓと絶縁膜ＧＩ１と遮光メタルＬＳは、これらの平行断面形状がフォトマスク上で形成されているパターンに従ったパターンで形成されて、積層されることとなる。
【００３６】
この半導体膜Ｓと絶縁膜ＧＩ１と遮光メタルＬＳの加工後、半導体膜Ｓ上に残っているレジストパターンＲＰは、別途アッシング処理を施すことにより、完全に除去される（図４Ｅ）。そして、ゲート絶縁膜ＧＩ２が成膜されることにより、汚染防止膜ＧＮと、上記のようにしてドライエッチングされた半導体膜Ｓと絶縁膜ＧＩ１と遮光メタルＬＳとが被覆される（図４Ｆ）。このゲート絶縁膜ＧＩ２は、例えば二酸化シリコン（ＳｉＯ２）であり、ＣＶＤ法によって成膜される。
【００３７】
その後、ゲート絶縁膜ＧＩ２上にゲート電極ＧＴが形成されるとともに、半導体膜Ｓに不純物が添加されてＬＤＤ領域ＬＤと、ドレイン領域ＤＲと、ソース領域ＳＲとが形成される（図４Ｇ））。このゲート電極ＧＴは、まず、モリブデン等の導電性の金属をゲート絶縁膜ＧＩ２上にスパッタリング法により成膜し、上述のフォトリソグラフィ工程やエッチング工程を経て形成される。
【００３８】
また、半導体膜Ｓにドープする不純物は、例えばリン（Ｐ）である。半導体膜Ｓに形成されるＮ型領域と、ＬＤＤ構造とは、例えば、ゲート電極ＧＴをマスクにして半導体膜Ｓにリンを打ち込むことによりＮ型領域（ドレイン領域ＤＲ及びソース領域ＳＲ）が形成され、その後に幅を細くする加工を行ったゲート信号線ＧＬをマスクにして、リンを再び打ち込むことによりＬＤＤ構造（領域ＬＤ）が形成される。ＬＤＤ領域ＬＤを形成するときに打ち込まれるリンの量は、Ｎ型領域を形成する際に打ち込むリンの量よりも少なくなるようにする。ここで、半導体膜Ｓにおいて不純物が打ち込まれなかった領域は、ドレイン電極及びソース電極間の電流の経路となるチャネルとして機能する。
【００３９】
半導体膜Ｓに不純物が打ち込む加工をした後は、ゲート絶縁膜ＧＩ２とゲート電極ＧＴとを被覆する層間絶縁膜ＧＩ３上に、ドレイン電極ＤＴと、ソース電極ＳＴとが形成される加工を行う（図４Ｈ）。
【００４０】
具体的には、まず、層間絶縁膜ＧＩ３として、例えば、ＣＶＤ法により二酸化シリコン（ＳｉＯ２）を成膜する。次に、上述のフォトリソグラフィ工程とエッチング工程を経て、半導体膜ＳのＮ型領域と接続するためのコンタクトホールが、層間絶縁膜ＧＩ３に穿設される。そして、層間絶縁膜ＧＩ３と接して電極を保護するバリアメタル層ＭＢと、ドレイン電極ＤＴやソース電極ＳＴを構成する主要な配線となる主配線層ＭＭと、主配線層ＭＭの上側の表面を保護するキャップメタル層ＭＣとが、スパッタリング法により順次成膜される。主配線層ＭＭは、アルミニウムを含む金属で構成される。また、バリアメタル層ＭＢやキャップメタル層ＭＣは、チタン、モリブデン、クロム、タングステン等の高融点金属で構成される。これらが成膜された後に、上述のフォトリソグラフィ工程とエッチング工程を経て、ドレイン電極ＤＴとソース電極ＳＴとが図４Ｈに示されるように形成される。
【００４１】
以上では、本実施形態におけるＴＦＴ基板ＳＵＢ上の薄膜トランジスタＴＦＴを製造する方法について説明した。本発明の実施形態は、上記で説明したものに限られない。
【００４２】
なお、上記では、半導体膜Ｓと絶縁膜ＧＩ１と遮光メタルＬＳとがドライエッチングやアッシング処理によって加工されるとしているが、これら以外の処理で加工されてもよい。例えばウェットエッチングによって、これら半導体膜Ｓ等が加工されてもよい。また、これらのエッチング処理の途中で上記のレジストパターンＲＰをリフローさせて変形させ、変形されたレジストパターンＲＰに従って、これらのエッチング処理を再開して加工してもよい。半導体膜Ｓと絶縁膜ＧＩ１と遮光メタルＬＳは、加工の方法や加工の条件により様々な形状に加工される。これらは、半導体膜Ｓを加工するためにフォトマスクによって形成されるレジストパターンＲＰに従って、１回もしくは複数回からなる共通のエッチングプロセスにより一括して加工されてもよい。このようにして加工された遮光メタルＬＳは、半導体膜Ｓと同じレジストパターンＲＰに従って、フォトマスクのパターンに従った形状に加工されるため、遮光メタルＬＳと半導体膜Ｓが積層される位置を合わせる必要がなく自己整合的に形成されることとなる。
【００４３】
なお、本発明の実施形態に係る液晶表示装置において、上記では液晶の駆動方式をＩＰＳ方式として説明しているが、本発明は例えばＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等のその他の方式の駆動方式であってもよい。図６は、ＶＡ方式及びＴＮ方式の表示装置を構成するＴＦＴ基板ＳＵＢの等価回路を示す図であり、図７は、これらの方式の表示装置のＴＦＴ基板ＳＵＢの画素領域を示す拡大平面図である。ＶＡ方式及びＴＮ方式の場合には、ＴＦＴ基板ＳＵＢに対向電極ＣＴ及びコモン信号線ＣＬが設けられる代わりに、ＴＦＴ基板と対向してカラーフィルタが設けられた対向基板に、対向電極ＣＴが設けられている。
【００４４】
なお、本発明の実施形態を上記では液晶表示装置として説明しているが、これに限定されることはなく、たとえば有機ＥＬ（Electro Luminescence）素子等の他の表示装置にも適用できることはいうまでもない。
【図面の簡単な説明】
【００４５】
【図１】ＩＰＳ方式の表示装置を構成するＴＦＴ基板の等価回路図である。
【図２】本実施形態に係るＴＦＴ基板の画素領域を示す拡大平面図である。
【図３】図２のIII−III切断面における断面図である。
【図４Ａ】本実施形態に係る表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｂ】本実施形態に係る表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｃ】本実施形態に係る表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｄ】本実施形態に係る表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｅ】本実施形態に係る表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｆ】本実施形態に係る表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｇ】本実施形態に係る表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｈ】本実施形態に係る表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図５Ａ】従来の表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図５Ｂ】従来の表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図５Ｃ】従来の表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図５Ｄ】従来の表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図５Ｅ】従来の表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図５Ｆ】従来の表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図５Ｇ】従来の表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図５Ｈ】従来の表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図５Ｉ】従来の表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図５Ｊ】従来の表示装置を構成する薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図６】ＶＡ方式及びＴＮ方式の表示装置を構成するＴＦＴ基板の等価回路図を示す図である。
【図７】ＶＡ方式及びＴＮ方式のＴＦＴ基板の画素領域を示す拡大平面図である。
【符号の説明】
【００４６】
ＳＵＢ  ＴＦＴ基板、ＧＬ  ゲート信号線、ＤＬ  ドレイン信号線、ＣＬ  コモン信号線、ＰＸ  画素電極、ＣＴ  対向電極、ＴＦＴ  薄膜トランジスタ、ＬＳ  遮光メタル、ＤＴ  ドレイン電極、ＳＴ  ソース電極、ＧＴ  ゲート電極、Ｓ  半導体膜、ＧＡ  透明基板、ＧＮ  汚染防止膜、ＧＩ１  絶縁膜、ＧＩ２  ゲート絶縁膜、ＧＩ３  層間絶縁膜、ＤＲ  ドレイン領域、ＳＲ  ソース領域、ＬＤ  ＬＤＤ領域、ＭＢ  バリアメタル層、ＭＭ  主配線層、ＭＣ  キャップメタル層、ＲＰ，ＲＰ１，ＲＰ２  レジストパターン。
【図１】
2010039394.tif 000003
【図２】
2010039394.tif 000004
【図３】
2010039394.tif 000005
【図４Ａ】
2010039394.tif 000006
【図４Ｂ】
2010039394.tif 000007
【図４Ｃ】
2010039394.tif 000008
【図４Ｄ】
2010039394.tif 000009
【図４Ｅ】
2010039394.tif 000010
【図４Ｆ】
2010039394.tif 000011
【図４Ｇ】
2010039394.tif 000012
【図４Ｈ】
2010039394.tif 000013
【図５Ａ】
2010039394.tif 000014
【図５Ｂ】
2010039394.tif 000015
【図５Ｃ】
2010039394.tif 000016
【図５Ｄ】
2010039394.tif 000017
【図５Ｅ】
2010039394.tif 000018
【図５Ｆ】
2010039394.tif 000019
【図５Ｇ】
2010039394.tif 000020
【図５Ｈ】
2010039394.tif 000021
【図５Ｉ】
2010039394.tif 000022
【図５Ｊ】
2010039394.tif 000023
【図６】
2010039394.tif 000024
【図７】
2010039394.tif 000025