(57)【要約】 【課題】多層配線構造のオンチップインダクタ素子において、インダクタに流しうる最大電流を増加させ、配線の信頼性を向上する。【解決手段】半導体基板上絶縁膜中の配線層内の多層配線構造インダクタであって、インダクタはそれぞれがｎ層（ｎは２以上の整数）に積層された円環状又はスパイラル状のメタル配線１１がビア（２１、２２、２７）により並列接続されて一体の配線となっている第１（８１）と第２（８２）のインダクタ配線を含み、第１と第２のインダクタ配線（８１、８２）は上下に積層され、少なくともインダクタ配線の端部同士が投影面上において重なるとともに、重なる部分でビア（２３〜２６）により接続されており、第１のインダクタ配線（８１）の下からｉ層目（ｉは１以上でｎ以下の整数）のメタル配線は第２のインダクタ配線（８２）の下からｉ層目のメタル配線のみと接続されていることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上絶縁膜中の配線層内の多層配線構造インダクタであって、
該インダクタはそれぞれがｎ層（ｎは２以上の整数）に積層された円環状又はスパイラル状のメタル配線が並列接続されて一体の配線となっている第１と第２のインダクタ配線を含み、該第１と第２のインダクタ配線は上下に積層され、少なくとも該インダクタ配線の端部同士が積層方向に投影した場合に重なるように配置されるとともに、該重なる部分でビアにより接続されており、
該第１のインダクタ配線の下からｉ層目（ｉは１以上でｎ以下の整数）の該メタル配線は該第２のインダクタ配線の下からｉ層目の該メタル配線のみと接続されていることを特徴とするインダクタ。
【請求項２】
請求項１のインダクタにおいて、前記第１のインダクタ配線のｉ層目から前記第２のインダクタ配線のｉ層目までの各層を直線的に連結するビアを含み、該ビアが途中経由するのみで接続させないメタル配線については該ビアの周囲の配線部分を分断したことを特徴とするインダクタ。
【請求項３】
請求項１又は２に記載のインダクタにおいて、前記第１のインダクタ配線の下からｉ層目（ｉは１以上でｎ以下の整数）のメタル配線から前記第２のインダクタ配線の下からｉ層目のメタル配線までの接続部の抵抗値はｉの値に関わらず全て等しいことを特徴とするインダクタ。
【請求項４】
請求項３のインダクタにおいて、前記第１及び第２のインダクタ配線間の距離及び各インダクタ配線の各メタル配線層間距離が同一であるとともに、該インダクタ配線間及びメタル配線層間を接続する各ビアの抵抗値が同一であることを特徴とするインダクタ。
【請求項５】
半導体基板上絶縁膜中の配線層内の多層配線構造インダクタであって、
該インダクタはそれぞれがｎ層（ｎは２以上の整数）に積層された円環状又はスパイラル状のメタル配線が並列接続されて一体の配線となっている第１のインダクタ配線と、１層の円環状又はスパイラル状のメタル配線のみで構成される第３のインダクタ配線を含み、該第１と第３のインダクタ配線は上下に積層され、少なくとも該インダクタ配線の端部同士が積層方向に投影した場合に重なるように配置されるとともに、該重なる部分でビアにより接続されており、
該第１のインダクタ配線の下からｉ層目（ｉは１以上でｎ以下の整数）のメタル配線から該第３のインダクタ配線までの接続部の抵抗値はｉの値に関わらず全て等しいことを特徴とするインダクタ。
【請求項６】
請求項５のインダクタにおいて、前記第１及び第３のインダクタ配線間の距離及び第１のインダクタ配線の各メタル配線層間距離が同一であるとともに、該インダクタ配線間及びメタル配線層間を接続する各ビアの抵抗値が同一であり、該ビアの数によって前記第１のインダクタ配線の各層と前記第３のインダクタ配線との前記接続部の抵抗値が等しく調整されていることを特徴とするインダクタ。
【請求項７】
請求項１から６のいずれか一のインダクタにおいて、前記第１と第２のインダクタ配線または前記第１と第３のインダクタ配線とが互いにある角度を成して回転移動して積層配置されていることを特徴とするインダクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ用途のトランジスタと受動素子を構成要素として有する論理素子が形成された半導体発振回路等に用いる、多層配線構造インダクタに関する。
【背景技術】
【０００２】
近年、携帯電話、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ、地上波デジタルＴＶなど種々の高速なデジタル無線方式が実用化されている。また、デジタルの半導体集積回路では特にＧＨｚ以上の高速な動作をするものでは無線回路と同様のアナログ技術が使用される。このような回路では受動素子として半導体基板上に形成されたオンチップインダクタを使用する。このインダクタは半導体上のメタル配線を渦巻き状に巻いた形状をしており、大きくても数ｎＨ程度のインダクタンスしかないが、ＧＨｚ程度の周波数で動作する回路では実用的なインダクタンス値である。
【０００３】
このような高周波・無線回路では通常複数のインダクタ素子を集積する。しかし、インダクタ素子は１つの大きさが数１０μｍ〜数１００μｍ角と大きく、チップ面積の増大を招いていた。インダクタの面積を縮小する方式としては図１３のような構造が特許文献１（実開昭６０−１３６１５６）に提案されている。この構造は多層配線構造を利用して、スパイラル形状のインダクタを多数の配線層（図１３では上層配線１０１及び下層配線１０２）に形成し、それらのインダクタをビア１０３により直列接続することによって、全体でのインダクタンス値を大きくすることが出来る。このような多層のインダクタ配線を直列に接続する方式では、配線層数をｎとするとチップ面積は１層のみのインダクタの約１／ｎとできる。
【０００４】
また、オンチップインダクタではインダクタンス値以外にＱ値が重要な性能である。このＱ値はインダクタの直列抵抗が低いほど向上する。オンチップインダクタに使用される配線は薄膜のために抵抗が高く、一般的にＱ値は低い。これを解決する方法として、図１４のような構造が特許文献２（特許第２９８６０８１号）に提案されている。図１４はシリコン基板１１０上に構成された配線１１１の断面であるが、図１４のように複数の配線層の配線１１１をビア１１２でつないで並列に接続することにより、実質的な配線抵抗を下げることが出来る。図１４では上層・中層・下層の３層の間に配線１１１の全長にわたってビア１１２を配置して各配線層（上層、中層、下層）を並列に接続する。これにより、１層のみ使用する場合の１／３に直列抵抗を下げることが出来る。このような多層のインダクタ配線を並列に接続する方式では、配線層数をｎとすると直列抵抗は１層のみのインダクタの約１／ｎとできる。
【０００５】
以上の多層のインダクタ配線を直列に接続する方式と並列に接続する方式は併用することが可能である。図３はそのような従来技術の一例で、Ｍ１〜Ｍ４の４層のメタル配線１０を使用している場合である。Ｍ１とＭ２の２層のメタル配線１０をビア１８で並列したものとＭ３とＭ４の２層のメタル配線１０をビア１９で並列したものを、ビア２０により直列接続することで、４層の配線層で２回巻きとなっている。図４は上の２層配線と下の２層配線との接続部の断面模式図である。図４ではＭ１−Ｍ２、Ｍ２−Ｍ３、Ｍ３−Ｍ４間それぞれをつなぐ複数のビア２０が配置されている。
【０００６】
また、図３のインダクタの変形として、図５に示すようにＭ１とＭ２を直列接続したインダクタと、Ｍ３とＭ４を直列接続したインダクタとを上下方向に積層して並列接続するインダクタも特許文献３（特開２００８−２０５２１６）に提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】実開昭６０−１３６１５６号公報
【特許文献２】特許第２９８６０８１号公報
【特許文献３】特開２００８−２０５２１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、図４のような接続ではＭ２からＭ３へ達する電流パスつまり図のＢからＣへのパスがＡからＣやＢからＤのパスに比べて低抵抗となるのでこの部分に電流が集中して配線の断線（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ（以降ではＥＭと表記）による断線）を発生しやすいという課題があった。
【０００９】
また、図５に示すような、特許文献３に示す方法では、一部の配線に電流が集中する現象は起こらないが、層間膜をはさんで接しているＭ１とＭ２、Ｍ２とＭ３、Ｍ３とＭ４のインダクタ配線同士の電位が異なるためにこれらの間の寄生容量の影響が大きくなるという課題があった。図３もしくは図４に示す従来技術においては、Ｍ１とＭ２、Ｍ３とＭ４が同電位のためにＭ２とＭ３のみの寄生容量しか影響がない。つまり図５の構造では電流集中は防げるものの寄生容量の影響が大きいという課題があった。
【課題を解決するための手段】
【００１０】
本発明は、上下に積層した２組の平面型インダクタ配線（各インダクタ配線の少なくとも片方は複数の平面状インダクタを積層した構造である）を直列接続するにあたり、所定の配線接続構成により、特に複数の接続部の抵抗値を等しくなるように配線接続することにより、寄生容量を増加させることなく最大電流を増加させるとともに、電流値の不均衡を解消してＥＭによる断線を減少させるものである。
【００１１】
第１の視点において、本発明に係るインダクタは、半導体基板上絶縁膜中の配線層内の多層配線構造インダクタである。該インダクタはそれぞれがｎ層（ｎは２以上の整数）に積層された円環状又はスパイラル状のメタル配線が並列接続されて一体の配線となっている第１と第２のインダクタ配線を含む。該第１と第２のインダクタ配線は上下に積層され、少なくとも該インダクタ配線の端部同士が積層方向に投影した場合に重なるように配置されるとともに、該重なる部分でビアにより接続されている。そして該第１のインダクタ配線の下からｉ層目（ｉは１以上でｎ以下の整数）のメタル配線は該第２のインダクタ配線の下からｉ層目のメタル配線のみと接続されていることを特徴とする。本構成では、複数の平面状インダクタが上下（厚さ）方向に積層されているが、その１つの平面又は平面内にあるメタル配線を「層」と称する。
【００１２】
上記構成は、例えば前記第１のインダクタ配線のｉ層目から前記第２のインダクタ配線のｉ層目までの各層を直線的に連結するビアを含み、該ビアが途中経由するのみで接続させない配線については該ビアの周囲の配線部分を分断したことにより達成される。直線的に連結するとは、第１のインダクタ配線のｉ層目から第２のインダクタ配線のｉ層目までの各メタル配線（層）間を縦断して連結するビアが１つの直線上に形成されているということである。
【００１３】
また、前記第１のインダクタ配線の下からｉ層目（ｉは１以上でｎ以下の整数）のメタル配線から前記第２のインダクタ配線の下からｉ層目のメタル配線までの接続部の抵抗値はｉの値に関わらず全て等しいことが好ましい。
【００１４】
上記構成は、例えば前記第１及び第２のインダクタ配線間の距離及び各インダクタ配線の各メタル配線層間距離が同一であるとともに、該インダクタ配線間及びメタル配線層間を接続する各ビアの抵抗値が同一であることによって等しく調整することができる。つまり、第１のインダクタ配線の下からｉ層目のメタル配線から第２のインダクタ配線の下からｉ層目のメタル配線までに通過する層の数はｉの数にかかわらず一定であるので、このような構成により接続部の抵抗値を等しく設定することができる。
【００１５】
第２の視点において、本発明に係るインダクタは、半導体基板上絶縁膜中の配線層内の多層配線構造インダクタである。該インダクタはそれぞれがｎ層（ｎは２以上の整数）に積層された円環状又はスパイラル状のメタル配線が並列接続されて一体の配線となっている第１のインダクタ配線と、１層の円環状又はスパイラル状のメタル配線のみで構成される第３のインダクタ配線を含む。該第１と第３のインダクタ配線は上下に積層され、少なくとも該インダクタ配線の端部同士が積層方向に投影した場合に重なるように配置されるとともに、該重なる部分でビアにより接続されている。そして該第１のインダクタ配線の下からｉ層目（ｉは１以上でｎ以下の整数）のメタル配線から該第３のインダクタ配線までの接続部の抵抗値はｉの値に関わらず全て等しいことを特徴とする。
【００１６】
上記構成は、例えば前記第１及び第３のインダクタ配線間の距離及び第１のインダクタ配線の各メタル配線層間距離が同一であるとともに、該インダクタ配線間及びメタル配線層間を接続する各ビアの抵抗値が同一であり、該ビアの数によって前記第１のインダクタ配線の各層と前記第３のインダクタ配線との前記接続部の抵抗値を等しく調整することができる。具体的には、接続部の距離が２倍、３倍となればビア数を２個、３個とすればよい。
【００１７】
また、前記第１と第２のインダクタ配線または前記第１と第３のインダクタ配線とが互いにある角度を成して回転移動して積層配置することができる。即ち、直線的に接続するビアの部分を重なり中心として片方のインダクタ配線を回転させた配置関係で積層することができる。
【発明の効果】
【００１８】
本発明に係る多層配線構造インダクタにより、寄生容量を増加させることなく最大電流を増加させるとともに、電流値の不均衡を解消してＥＭによる断線を減少させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施例に係るインダクタ構造の全体斜視図である。
【図２】図１の接続部を示す断面模式図である。
【図３】従来技術によるインダクタ構造を示す全体斜視図である。
【図４】図３の接続部を示す断面模式図である。
【図５】他の従来技術によるインダクタ構造の接続部の断面模式図である。
【図６】図１に示す本発明に係るインダクタの各部の抵抗値を示す図である。
【図７】図３に示す従来技術のインダクタの各部の抵抗値を示す図である。
【図８】図１に示す本発明に係るインダクタの接続部の等価回路である。
【図９】図３に示す従来技術のインダクタの接続部の等価回路である。
【図１０】本発明の他の実施例に係るインダクタ構造の接続部の断面模式図である。
【図１１】本発明の他の実施例に係るインダクタ構造の接続部の断面模式図である。
【図１２】本発明の他の実施例に係るインダクタ構造の接続部の模式構成図である。
【図１３】従来技術による多層配線を直列接続したインダクタの全体斜視図である。
【図１４】従来技術による多層配線を並列接続したインダクタの断面模式図である。
【発明を実施するための形態】
【００２０】
図１は本発明のインダクタの１実施形態である。半導体基板（図示せず）上に形成された絶縁膜（図示せず）中にＭ１〜Ｍ４を含む多層配線構造が設けられている。本実施形態のインダクタ１は、Ｍ１〜Ｍ４の４層の円環状メタル配線を使用している例である。Ｍ１とＭ２の２層のメタル配線をビア２１、２２で並列したインダクタ配線８１と、Ｍ３とＭ４の２層のメタル配線をビア２７（ともう１つの図では隠れたビア）で並列したインダクタ配線８２をビア２３、２４、２５、２６で直列接続することで、４層の配線層で２回巻きとなっている。各層間の距離、即ちＭ１−Ｍ２間、Ｍ２−Ｍ３間、Ｍ３−Ｍ４間の距離は等しくなるように積層することが好ましい。
【００２１】
図２は、図１のＭ１−Ｍ２層とＭ３−Ｍ４層の接続部分における断面模式図を示している。図２のように、Ｍ１のメタル配線はＷ点でビア２３、２４によりＭ２のメタル配線を介してＹ点でＭ３のメタル配線につながり、Ｍ２のメタル配線はＸ点でビア２５、２６によりＭ３のメタル配線を介してＺ点でＭ４のメタル配線につながる。ここでＧ１、Ｇ２の位置でＭ２、Ｍ３配線に切れ目（分断部）が入っていることにより、Ｘ−Ｚの上下配線の接続領域ではＡ−Ｃの電流パスとＢ−Ｄの電流パスは電気的に絶縁されている。
【００２２】
図３は従来型インダクタで、図１と同じくＭ１〜Ｍ４の４層のメタル配線１０を使用してＭ１とＭ２の２層のメタル配線を並列したものとＭ３とＭ４の２層のメタル配線を並列したものを直列接続している。図４は図３のＭ１−Ｍ２層とＭ３−Ｍ４層の接続部分を示した断面模式図である。図１、２と異なり、Ｍ１配線はＷ点で複数のビア２０によりＭ２、Ｍ３を介してＺ点のＭ４配線まで接続される。この構造のために、Ｗ−Ｚの上下配線の接続領域ではＡ−Ｃの電流パスとＢ−Ｄの電流パスは電気的に接続されている。
【００２３】
ここで図２と図４での各部を流れる電流を見積もるために、９０ｎｍＣＭＯＳプロセスを仮定して、各電流パスの抵抗を見積もる。図６、７は図２、４の各部の抵抗値を示したものである。ここで、メタル配線の幅を１μｍ、Ａ、Ｂ、Ｃ、Ｄ点から上下配線の接続領域までの距離を１０μｍと仮定する。また、上下配線の接続領域では横方向の抵抗値は無視しビアの抵抗値は１個のビアの抵抗値を１μｍ幅に配置可能なビアの数で割ったものとする。
【００２４】
以上の仮定より、各部の抵抗の概略値は図６、７に示したような値となる。この値よりＡ、Ｂ、Ｃ、Ｄ間の抵抗のみの等価回路を求めると図８、９のようになる。図８は本発明の等価回路であるが、Ａ−Ｃ間とＢ−Ｄ間の抵抗値は等しく、両者には均一に電流が流れる。しかし、図９の従来の等価回路ではＢ、Ｃを通る経路の抵抗は他の経路よりも抵抗が低いことが分かる。つまり、Ｂ−Ｘ、Ｙ−Ｃ間にＡ−Ｘ、Ｙ−Ｄ間よりも多くの電流が流れることになる。ＡとＢ、ＣとＤを短絡した場合、Ａ、Ｂ−Ｃ、Ｄ間の全抵抗は図８の本発明で２．２Ω、図９の従来例で１．８３Ωと従来例の方が低いが、従来例ではＢ−Ｘ、Ｙ−Ｃ間に大きな電流が流れてＥＭの観点から流しうる最大電流が制限される。つまり、ＡとＢ、ＣとＤがそれぞれ同電位であるとＡ−Ｘ、Ｙ−Ｄ間にはＢ−Ｘ、Ｙ−Ｃ間の１／１．６の電流しか流すことが出来ない。よって図の抵抗値より本発明でＡ、Ｂ−Ｃ、Ｄ間に流しうる最大電流を１とすると従来例では０．８１２５となり、本発明の方が多くの電流が流せ、ＥＭに対する耐性が優れていることが分かる。
【実施例】
【００２５】
（実施例１）
図１は本発明の１実施例でＭ１〜Ｍ４の４層のメタル配線１１を使用している場合である。半導体基板（図示せず）上に形成された絶縁膜（図示せず）中にＭ１〜Ｍ４を含む多層配線構造が設けられている。Ｍ１とＭ２の２層のメタル配線１１をビア２１、２２で並列したインダクタ配線８１と、Ｍ３とＭ４の２層のメタル配線１１をビア２７（ともう１つの図では隠れたビア）で並列したインダクタ配線８２とを直列接続することで、４層の配線層で２回巻きを構成している。
【００２６】
図２は図１のＭ１−Ｍ２層とＭ３−Ｍ４層の接続部分の断面模式図を示している。図１と同様、半導体基板（図示せず）上の絶縁膜（図示せず）中にＭ１〜Ｍ４を含む多層配線構造が設けられている。図２に示すように、Ｍ１のメタル配線はＷ点でビア２３、２４によりＭ２のメタル配線を介してＹ点でＭ３のメタル配線につながり、Ｍ２のメタル配線はＸ点でビア２５、２６によりＭ３のメタル配線を介してＺ点でＭ４のメタル配線につながる。各ビアの組成、構造は同一であり、よって同一の抵抗値を持っている。ここでＧ１、Ｇ２の位置でＭ２、Ｍ３のメタル配線に切れ目が入っていることにより、Ｘ−Ｚの上下配線の接続領域ではＡ−Ｃの電流パスとＢ−Ｄの電流パスは電気的に絶縁されている。このようにしてＡ−Ｃ間、Ｂ−Ｄ間の抵抗値を等しくすることができる。
【００２７】
（実施例２）
図１０は本発明の実施例２に係るインダクタ構造の接続部の断面模式図である。半導体基板（図示せず）上の絶縁膜（図示せず）中にＭ１〜Ｍ３を含む多層配線構造が設けられている。Ｍ１とＭ２の２層のメタル配線１１をビア３１で並列したインダクタ配線８３とＭ３のインダクタ配線８４を、ビア３２〜３６で直列接続している。各層間の距離、即ちＭ１−Ｍ２間、Ｍ２−Ｍ３間の距離は等しくなるように積層している。ここでＸ−ＹのバスとＷ−Ｙのバスでの抵抗値が等しくなるようにする。つまり、Ｇの位置でＭ２のメタル配線１１に切れ目をいれると共に、Ｘ−ＹのバスではＭ２からＭ３への接続に１個のビア３６を使用するのに対して、Ｗ−ＹのパスではＭ１からＭ２とＭ２からＭ３への接続にそれぞれ２個ずつのビア３２、３３とビア３４、３５を使用する。各ビアの抵抗値は同一である。こうすることにより、距離が２倍になったことによる抵抗値を、ビア数を２個にすることで半分にすることができる。層数が増えて距離が増加した場合も同様にして抵抗値を等しくすることができる。
【００２８】
（実施例３）
図１１は本発明の実施例３に係るインダクタ構造の接続部の断面模式図である。半導体基板（図示せず）上の絶縁膜（図示せず）中にＭ１〜Ｍ６を含む多層配線構造が設けられている。図１１はＭ１〜Ｍ６の６層のメタル配線１１を使用している場合である。Ｍ１〜Ｍ３の３層のメタル配線１１をビア４１、４２で並列したインダクタ配線８５と、Ｍ４〜Ｍ６の３層のメタル配線１１をビア５２、５３で並列したインダクタ配線８６を、ビア４３〜５１で直列接続することで、６層の配線層で２回巻きを構成している。この場合も図のＡ−Ｄ、Ｂ−Ｅ、Ｃ−Ｆのパスをそれぞれ電気的に絶縁するとともに、各パスでのビア抵抗の和が等しくなるようにすることで、各電流バスの電流値を等しく出来る。図は３層のメタル配線同士の場合であるが、ｎ層のメタル配線同士でも同様の形状が可能である。
【００２９】
（実施例４）
図１２は本発明の実施例４に係るインダクタ構造の接続部の模式構成図である。半導体基板（図示せず）上の絶縁膜（図示せず）中にＭ１〜Ｍ４を含む多層配線構造が設けられている。図１２は、図１、２と同じくＭ１とＭ２の２層のメタル配線１１を並列したインダクタ配線８７と、Ｍ３とＭ４の２層のメタル配線１１を並列したインダクタ配線８８とを直列接続したものを斜め上から見た鳥瞰図を示している。図１２ではＭ１とＭ２のメタル配線１１とＭ３とＭ４のメタル配線１１は直交しているが、本発明は両者が任意の角度で交差配置されている場合にも適用可能である。Ｍ１のメタル配線１１はＷ点でビア６１、６２によりＭ２のメタル配線１１を介してＹ点でＭ３のメタル配線１１につながり、Ｍ２のメタル配線１１はＸ点でビア６３、６４によりＭ３のメタル配線１１を介してＺ点でＭ４のメタル配線１１につながる。ここでＧ１、Ｇ２の位置でＭ２、Ｍ３のメタル配線１１に切れ目が入っている（分断されている）。この切れ目は必ずしも直線的でなく、図でＧ１はＬ字型でＧ２は直線の切れ目となっている。これにより上下配線の接続領域ではＡ−Ｃの電流パスとＢ−Ｄの電流パスは電気的に絶縁されている。
【００３０】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものではなく、本発明の範囲内で当業者であればなしうるであろう各種変形、修正を含むことはもちろんである。
【００３１】
例えば、上記実施例インダクタが形成された配線層の上層又は下層に、別の配線層を有していても良い。また、配線を構成する材料についても特に限定されることはなく、ＣｕやＡｌ等、半導体基板上の配線層として通常用いられる材料を適宜使用することができる。さらに、製造方法についても特に限定されることはなく、シングルダマシン法、デュアルダマシン法等、半導体基板上の多層配線構造の製造に通常用いられる方法を適宜使用することができる。
【符号の説明】
【００３２】
１０  メタル配線
１１  メタル配線
１８〜２０  ビア
２１〜２７  ビア
３１〜３６  ビア
４１〜５３  ビア
６１〜６４  ビア
８１〜８８  インダクタ配線
１０１  上層配線
１０２  下層配線
１０３  ビア
１１０  シリコン基板
１１１  配線
１１２  ビア
Ｍ１〜Ｍ４  メタル配線の各配線（層）
Ｇ、Ｇ１、Ｇ２  配線の切れ目（分断部）
Ｗ、Ｘ、Ｙ、Ｚ  回路上の接続点又は分岐点
Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ  電流の流れの仮想始点と仮想終点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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