(57)【要約】【課題】供給位置の片寄りを緩和して面内の電源電位差の抑制可能な配線の半導体装置を提供する。【解決手段】マクロセル３５のある半導体基板５と、半導体基板５の上、直線状で、両端部で高電位パッド１１に接続された幹配線２２ａ、及び幹配線２２ａと交差した枝配線２２ｂを有する上位高電位電源配線２１と、幹配線２２ａの面にあり交互に並行して直線状で、両端部で低電位パッド１３に接続された幹配線２４ａ、及び幹配線２４ａと交差した枝配線２４ｂを有する上位低電位電源配線２３と、半導体基板５と上位高電位電源配線２１の間で、幹配線２２ａに並行して直線状に伸び、マクロセル３５に接続し、上位高電位電源配線２１にビアプラグ３１で接続された下位高電位電源配線２５と、下位高電位電源配線２５の面にあり交互に並行して直線状で、マクロセル３５に接続し、上位低電位電源配線２３にビアプラグ３１で接続された下位低電位電源配線２７とを備える。【選択図】図１
2010165756.tif 000002
【特許請求の範囲】
【請求項１】
表面に半導体素子が配設された半導体層を有する基体と、
前記基体の表面から離間した上方に配置され、直線状に伸び、少なくとも一方の端部で高
電位電源が供給される第１の配線、及び前記第１の配線と同一面上で交差した第２の配線
を有する上位高電位電源配線と、
前記第１の配線と同一面上にあり、並行して直線状に伸び、少なくとも一方の端部で前記
高電位電源より低い低電位電源が供給される第３の配線、及び前記第３の配線と同一面上
で交差した第４の配線を有する上位低電位電源配線と、
前記基体の表面から離間した上方且つ前記上位高電位電源配線から離間した下方にあり、
前記第１の配線に並行して直線状に伸び、前記半導体素子に接続し、前記上位高電位電源
配線にビアプラグで接続された下位高電位電源配線と、
前記下位高電位電源配線と同一面上にあり、並行して直線状に伸び、前記半導体素子に接
続し、前記上位低電位電源配線にビアプラグで接続された下位低電位電源配線と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記第２の配線と前記第４の配線は、並行して互いに離間して配置されていることを特
徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の配線及び前記第３の配線は、前記第１の配線及び前記第３の配線の伸びた方
向に垂直な方向に列をなして配列された前記基体上の電源用パッドを介して、それぞれ、
前記高電位電源及び前記低電位電源が供給されることを特徴とする請求項１または２に記
載の半導体装置。
【請求項４】
前記ビアプラグは、前記上位高電位電源配線と前記下位高電位電源配線とが平面視で重
なる位置に、及び前記上位低電位電源配線と前記下位低電位電源配線とが平面視で重なる
位置に、それぞれ配設されていることを特徴とする請求項１乃至３のいずれか１項に記載
の半導体装置。
【請求項５】
前記上位高電位電源配線と同一面上にあり、前記第１の配線に対して垂直な方向に直線
状に伸び、少なくとも一方の端部で前記高電位電源が供給される第２の上位高電位電源配
線、または、前記第３の配線に対して垂直な方向に直線状に伸び、少なくとも一方の端部
で前記低電位電源が供給される第２の上位低電位電源配線の、少なくとも一方を更に有す
ることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層の電源配線を有する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路等の半導体装置は大規模化が図られてきている。大規模な半導体装置は
、レイアウトを階層的に設計することが多く、例えば、論理回路を構成するマクロセル等
を、自動配置配線ツール等を用いて、配置・配線を行うことになる。
【０００３】
大規模な半導体装置は、高電位側の電圧降下、低電位側の電圧上昇が起こり易く、高電
位側と低電位側との間の電源電位差が小さくなり、動作速度のばらつきが生じる等の不都
合が無視できなくなる。そこで、大規模な半導体装置は、比較的上位にメッシュ構造の電
源配線層を形成して、電源電圧を下位の電源配線層に落とし込むことが多い。半導体装置
の全面にわたって、高電位側の電圧降下を少なく、低電位側の電圧上昇を少なくするため
の方法である。
【０００４】
半導体装置の電源配線は、例えば、次のような構成が採られる（例えば、特許文献１参
照。）。電源配線は、一つの配線層に、大きな互いに直交するメッシュ状配線が構成され
るか、または、異なる配線層に縦方向の電源配線と横方向の電源配線とを配置して、上下
を接続してメッシュ状とされる。そして、メッシュ状の電源配線では、マクロセル（ブロ
ック）の配置を変更したり、電源構成を変更したりすると、信号配線の再配線、マクロセ
ルの再配置等が必要となる場合があるので、設計の下位階層において、下位階層のマクロ
セルが、それぞれ下位階層の電源配線をメッシュ状の電源として独立して備え、上位階層
において、下位階層のマクロセルのそれぞれが備えるこのメッシュ状の電源は上位階層の
電源配線によって相互に接続される半導体装置（半導体集積回路）が開示されている。
【０００５】
開示された半導体装置は、設計の効率化は認められるものの、電源電圧は、特許文献１
に記載の従来例と同様に、四周の適する位置に配置された電源用パッドから供給されて、
内部に配置されたマクロセルに落とし込まれる構成としている。従って、マクロセル等の
配置及び要請により、電源用パッドが四周の適する位置に配置できない、あるいは、電源
配線がメッシュ状に配置できない等、電源用パッドとそれぞれのマクロセル用の独立した
メッシュ状の電源配線との間の配線には言及していない。つまり、開示された半導体装置
は、電源用パッドが片寄った位置にある場合、電源電位差の減少を抑制することが難しい
という問題を有している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−３３２４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、電源供給位置の片寄りを緩和して面内の電源電位差の抑制可能な配線を有す
る半導体装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置は、表面に半導体素子が配設された半導体層を有する基体
と、前記基体の表面から離間した上方に配置され、直線状に伸び、少なくとも一方の端部
で高電位電源が供給される第１の配線、及び前記第１の配線と同一面上で交差した第２の
配線を有する上位高電位電源配線と、前記第１の配線と同一面上にあり、並行して直線状
に伸び、少なくとも一方の端部で前記高電位電源より低い低電位電源が供給される第３の
配線、及び前記第３の配線と同一面上で交差した第４の配線を有する上位低電位電源配線
と、前記基体の表面から離間した上方且つ前記上位高電位電源配線から離間した下方にあ
り、前記第１の配線に並行して直線状に伸び、前記半導体素子に接続し、前記上位高電位
電源配線にビアプラグで接続された下位高電位電源配線と、前記下位高電位電源配線と同
一面上にあり、並行して直線状に伸び、前記半導体素子に接続し、前記上位低電位電源配
線にビアプラグで接続された下位低電位電源配線とを備えていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、電源供給位置の片寄りを緩和して面内の電源電位差の抑制可能な配線
を有する半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例に係る半導体装置のレイアウトを模式的に示す図で、図１（ａ）は２層からなる電源配線を示す平面図、図１（ｂ）はマクロセルを示す平面図。
【図２】本発明の実施例の変形例１に係る半導体装置の２層からなる電源配線を模式的に示す平面図。
【図３】本発明の実施例の変形例２に係る半導体装置の２層からなる電源配線を模式的に示す平面図。
【図４】本発明の実施例の変形例３に係る半導体装置の２層からなる電源配線を模式的に示す平面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同
一の構成要素には同一の符号を付す。
【実施例】
【００１２】
本発明の実施例に係る半導体装置について、図１を参照しながら説明する。図１は半導
体装置のレイアウトを模式的に示す図で、図１（ａ）は２層からなる電源配線を示す平面
図、図１（ｂ）はマクロセルを示す平面図である。
【００１３】
図１に示すように、半導体装置１は、半導体基板５の表面上に、紙面左側上部、左側下
部、右側上部、及び右側下部に配置されたマクロセル３５、紙面上側及び下側の周辺部に
配置された高電位パッド１１及び低電位パッド１３、高電位パッド１１及び低電位パッド
１３に、それぞれ接続された上位側の上位高電位電源配線２１及び上位低電位電源配線２
３、紙面左側及び右側の周辺部に配置された高電位パッド５１及び低電位パッド５３、対
向する高電位パッド５１及び低電位パッド５３に、それぞれ接続された上位側の上位高電
位電源配線６１及び上位低電位電源配線６３、並びに、上位高電位電源配線２１、６１及
び上位低電位電源配線２３、６３に、それぞれ、ビアプラグ３１を介して接続された下位
側の下位高電位電源配線２５及び下位低電位電源配線２７を有している。なお、下位高電
位電源配線２５及び下位低電位電源配線２７の方向は、これらの電源配線２５、２７の直
下に配置された配線（図示略）の方向に規定されて、紙面上下方向に決められている。
【００１４】
基体である半導体基板５は、例えば、シリコン基板である。半導体基板５は、他に、化
合物半導体でもよいし、表面に化合物結晶を有するシリコン基板、表面に半導体結晶を有
する酸化物等が可能である。
【００１５】
マクロセル３５は、接続される半導体装置１の外の回路との間で、入出力信号の劣化を
最小限にするために、半導体基板５の紙面左側及び右側の側部に配置され、マクロセル３
５とマクロセル用パッド１７との距離を可能な限り短くするように配置されている。マク
ロセル用パッド１７は、マクロセル３５の近傍にあり、マクロセル３５の信号用または電
源用等の専用のパッド１７である。
【００１６】
ここで、マクロセル３５は、半導体素子からなる基本セルよりも高機能で、大規模な回
路ブロックや機能ブロックを意味する。マクロセルは、例えば、比較的小規模な論理ゲー
トを有する標準セル、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、
ＰＬＡ（Programmable Logic Array）、モジュールセル、ＣＰＵ（Central Processing U
nit）、アナログセル、Ｉ／Ｏ（Input/Output）セル等を含む。マクロセルは、セルライ
ブラリとして設計システムに登録されており、通常、動作保証の環境に置いて、マクロセ
ルのセル内の電源配線に規定の電源電圧がセル外から供給されると、規定の動作が可能で
ある。
【００１７】
マクロセル用パッド１７を優先的に配置するために、半導体装置１に汎用的に電源供給
される電源用パッド、すなわち、高電位パッド１１及び低電位パッド１３は、マクロセル
３５を紙面左右の側部に配置した領域では、紙面上側及び下側の周辺部に配置されている
。なお、高電位パッド１１及び低電位パッド１３に並列して、信号用パッド１５が配設さ
れている。
【００１８】
マクロセル用パッド１７等の優先的な配置が必要ない領域、すなわち、紙面上下方向の
中央部では、紙面左側及び右側の周辺部に高電位パッド５１及び低電位パッド５３の配置
が可能であり、高電位パッド５１及び低電位パッド５３の両端と、それぞれ、接続された
上位高電位電源配線６１及び上位低電位電源配線６３が、下位高電位電源配線２５及び下
位低電位電源配線２７とメッシュ状の構成をなして配置されている。
【００１９】
上位高電位電源配線２１は、半導体基板５の表面から離間した上方に配置されている。
上位高電位電源配線２１の第１の配線である幹配線２２ａは、紙面上下方向に直線状に伸
び、上端部または下端部で、近接位置にある高電位電源、例えば、ＶＤＤ電位が供給され
る高電位パッド１１に接続されている。上位高電位電源配線２１の第２の配線である枝配
線２２ｂは、幹配線２２ａとほぼ直交したＴ字形または十字形をなして同一面上で交差し
ている。なお、配線の一部が短いＴ字形または十字形は、Ｌ字形に見える場合もある。
【００２０】
上位高電位電源配線６１は、上位高電位電源配線２１と同一面上に配置されている。上
位高電位電源配線６１は、紙面左右方向に直線状に伸び、左端部及び右端部で、それぞれ
、近接位置にある高電位パッド１１と同電位の高電位パッド５１に接続されている。上位
高電位電源配線６１は、枝分かれがない。上位高電位電源配線６１は、途中で上位高電位
電源配線２１の幹配線２２ａと垂直に交差することが可能である。交差部では、幹配線２
２ａと上位高電位電源配線６１との形態は、幹配線２２ａと枝配線２２ｂとの形態と同様
である。
【００２１】
上位低電位電源配線２３は、上位高電位電源配線２１と同一面上に配置されている。上
位低電位電源配線２３の第３の配線である幹配線２４ａは、紙面上下方向に直線状に伸び
、上端部及び下端部で、近接位置にある低電位電源、例えば、接地電位が供給される低電
位パッド１３に接続されている。上位低電位電源配線２３の第４の配線である枝配線２４
ｂは、幹配線２４ａとほぼ直交したＴ字形、十字形、またはＬ字形をなして同一面上で交
差している。
【００２２】
上位低電位電源配線６３は、上位低電位電源配線２３と同一面上に配置されている。上
位低電位電源配線６３は、紙面左右方向に直線状に伸び、左端部及び右端部で、それぞれ
、近接位置にある低電位パッド１３と同電位の低電位パッド５３に接続されている。上位
低電位電源配線６３は、枝分かれがない。上位低電位電源配線６３は、途中で上位低電位
電源配線２３の幹配線２４ａと垂直に交差することが可能である。交差部では、幹配線２
４ａと上位低電位電源配線６３との形態は、幹配線２４ａと枝配線２４ｂとの形態と同様
である。
【００２３】
幹配線２２ａと幹配線２４ａとは、互いに離間して、交互に、つまり一つ置きに並列さ
れている。枝配線２２ｂと枝配線２４ｂとは、互いに離間して、交互に、つまり一つ置き
に並列されている。幹配線２２ａとの交差位置から遠い枝配線２２ｂの端部は、幹配線２
４ａに接近した位置にある。幹配線２４ａとの交差位置から遠い枝配線２４ｂの端部は、
幹配線２２ａに接近した位置にある。なお、幹配線２２ａ、２４ａの幅に対して、枝配線
２２ｂ、２４ｂの幅を、それぞれ小さくすることは可能である。また、幹配線２２ａと幹
配線２４ａとは、必ずしも一つ置きに並列されてなくてもよく、枝配線２２ｂと枝配線２
４ｂとは、必ずしも一つ置きに並列されてなくてもよい。
【００２４】
上位高電位電源配線６１及び上位低電位電源配線６３は、互いに離間して、交互に、つ
まり一つ置きに並列されている。上位高電位電源配線６１及び上位低電位電源配線６３は
、幹配線２２ａ、２４ａと同様な幅とすることは可能である。なお、上位高電位電源配線
６１と上位低電位電源配線６３とは、必ずしも一つ置きに並列されてなくてもよい。
【００２５】
下位高電位電源配線２５は、半導体基板５の表面から離間した上方であって、上位高電
位電源配線２１、６１から離間した下方に配置されている。下位高電位電源配線２５は、
幹配線２２ａに並行して直線状に伸びている。下位高電位電源配線２５は、平面視で交差
も含めて上位高電位電源配線２１、６１と重なる位置で、ビアプラグ３１を介して、上位
高電位電源配線２１、６１に接続されている。ビアプラグ３１は、抵抗を低減するために
、断面がほぼ正方形の複数個が配設されているが、細長い１つの矩形状とすることは可能
である。
【００２６】
下位低電位電源配線２７は、下位高電位電源配線２５と同一面上に配置されている。下
位低電位電源配線２７は、幹配線２４ａに並行して直線状に伸びている。下位低電位電源
配線２７は、平面視で交差も含めて上位低電位電源配線２３、６３と重なる位置で、ビア
プラグ３１を介して、上位低電位電源配線２３、６３に接続されている。
【００２７】
下位高電位電源配線２５と下位低電位電源配線２７とは、互いに離間して、交互に、つ
まり一つ置きに並列されている。下位高電位電源配線２５と下位低電位電源配線２７は、
それぞれ幹配線２２ａ及び幹配線２４ａの幅より小さく、それぞれ幹配線２２ａ及び幹配
線２４ａの配線密度より大きい。下位高電位電源配線２５と下位低電位電源配線２７の幅
は、適宜、変更が可能である。なお、下位高電位電源配線２５と下位低電位電源配線２７
とは、必ずしも一つ置きに並列されてなくてもよい。
【００２８】
上位高電位電源配線２１、６１及び上位低電位電源配線２３、６３は、例えば、アルミ
ニウムを主成分とする金属で構成され、下位高電位電源配線２５及び下位低電位電源配線
２７は、例えば、銅を主成分とする金属で構成されている。なお、これらの上位、下位の
電源配線２１、２３、２５、２７、６１、６３は、全てアルミニウムを主成分とする金属
、または、全て銅を主成分とする金属で構成されてもよい。ビアプラグ３１は、タングス
テンを使用したが、その他、上位、下位の電源配線２１、２３、２５、２７、６１、６３
と整合を取った導電体、例えば、銅の配線と同時に形成する銅とすることが可能である。
【００２９】
上述したように、半導体装置１は、特性を重視し、マクロセル３５に接続するマクロセ
ル用パッド１７が優先的に配置されている。半導体装置１は、上位高電位電源配線６１及
び上位低電位電源配線６３が、下位高電位電源配線２５及び下位低電位電源配線２７とメ
ッシュ状の構成をなして配置されている領域を除いて、電源用の高電位及び低電位パッド
１１、１３の配置が紙面上下の対向する周辺部に、上位高電位電源配線２１及び上位低電
位電源配線２３が、それぞれ、上下方向に伸びた幹配線２２ａ及び幹配線２４ａを有し、
幹配線２２ａ及び幹配線２４ａに、それぞれ、同一面上で直交する枝配線２２ｂ及び枝配
線２４ｂが配設されている。
【００３０】
半導体装置１の下位高電位電源配線２５及び下位低電位電源配線２７は、周知の２層か
らなるメッシュ構成の一方の層と、ほとんど同様な構成となっている。他方の層の上位高
電位電源配線２１及び上位低電位電源配線２３は、それぞれ、高電位及び低電位パッド１
１、１３と接続するために、幹配線２２ａ及び幹配線２４ａが上下方向に伸びて、接続さ
れることを余儀なくされる。ここで、枝配線２２ｂ、２４ｂのない幹配線２２ａ、２４ａ
を有する半導体装置を仮定すると、幹配線２２ａ、２４ａは、平面視で重なる少数の下位
高電位電源配線２５及び下位低電位電源配線２７のみと、それぞれ配線層間方向に接続す
ることができるに過ぎなかった。
【００３１】
半導体装置１は、幹配線２２ａ及び幹配線２４ａに直交する枝配線２２ｂ及び枝配線２
４ｂを配設したことにより、平面視で下位高電位電源配線２５及び下位低電位電源配線２
７と交差する位置を数多く形成可能とした。交差する位置に、ビアプラグ３５を形成する
ことにより、下位高電位電源配線２５及び下位低電位電源配線２７は、それぞれ、上位高
電位電源配線２１及び上位低電位電源配線２３と数多くの接続を有すること、すなわち、
上位及び下位の電源配線２１、２３、２５、２７をメッシュ状に接続することが可能とな
った。
【００３２】
その結果、下位高電位電源配線２５及び下位低電位電源配線２７は、それぞれ、上位高
電位電源配線２１及び上位低電位電源配線２３からより強い電源補強を受けて、特に、高
電位及び低電位パッド１１、１３からの距離が比較的長い領域、すなわち、紙面上下の周
辺部と、通常のメッシュ状の上位高電位電源配線６１及び上位低電位電源配線６３との間
にある、それぞれの中間の領域で顕著となる電源電位差の減少を抑制することが可能であ
る。
【００３３】
そして、下位高電位電源配線２５及び下位低電位電源配線２７は、上述のように、周知
の２層からなるメッシュ構成の一方の層と、ほとんど同様な構成となっているので、マク
ロセル３５に落とし込む電源配線は、周知の場合とほとんど同様である。下位高電位電源
配線２５及び下位低電位電源配線２７は、それぞれ、上位高電位電源配線２１、６１及び
上位低電位電源配線２３、６３から電源補強を受けて、電源電位差の減少が少なく、マク
ロセル３５は、半導体装置１上で規定の機能を発揮でき、且つ可能な限り短い距離で接続
されたマクロセル用パッド１７を介して、半導体装置１の外の回路に対して、劣化の抑制
された信号の入出力が可能である。
【００３４】
次に、上記実施例の変形例１について、図２を参照しながら説明する。図２は半導体装
置の２層からなる電源配線を模式的に示す平面図である。実施例の半導体装置１との違い
は、紙面右側の周辺部に配置された高電位パッド５１に対向する紙面左側の周辺部にパッ
ドが配置されず、紙面左側の周辺部に配置された低電位パッド５３に対向する紙面右側の
周辺部にパッドが配置されていない点である。なお、実施例と同一構成部分には同一の符
号を付して、その説明は省略する。
【００３５】
図２に示すように、半導体装置２は、高電位パッド５１に接続された上位高電位電源配
線６１が、紙面左側のパッド列の近傍まで伸びて、紙面上下方向に伸びた上位高電位電源
配線２１の幹配線２２ａに垂直に交差している。低電位パッド５３に接続された上位低電
位電源配線６３は、紙面右側のパッド列の近傍まで伸びて、紙面上下方向に伸びた上位低
電位電源配線２３の幹配線２４ａに垂直に交差している。その他の電源配線の構成は、実
施例の半導体装置１と同様である。
【００３６】
従って、半導体装置２は、上位及び下位の電源配線２１、２３、６１、６３、２５、２
７をメッシュ状に接続することが可能となり、実施例の半導体装置１が有する効果と同様
な効果を有している。
【００３７】
次に、上記実施例の変形例２について、図３を参照しながら説明する。図３は半導体装
置の２層からなる電源配線を模式的に示す平面図である。変形例１の半導体装置２との違
いは、紙面上側の低電位パッドの内の１つが省かれ、紙面右側の周辺部の高電位パッドが
省かれている点である。なお、実施例及び変形例１と同一構成部分には同一の符号を付し
て、その説明は省略する。
【００３８】
図３に示すように、半導体装置３は、紙面左側の周辺部の低電位パッド５３に接続され
た上位低電位電源配線６３が、紙面右側方向に伸びて、紙面上下方向に伸びた上位低電位
電源配線２３の幹配線２４ａに垂直に交差している。交差した幹配線２４ａは、紙面下側
に伸びて低電位パッド１３に接続している。上位低電位電源配線６３に遮られてない上位
高電位電源配線２１の幹配線２２ａの両端部は、紙面上下側にある高電位パッド１１に接
続されている。対向する紙面上下側に低電位パッド１３を有する幹配線２４ａは、両端部
で低電位パッド１３に接続されている。その他の、電源配線の構成は、変形例１の半導体
装置２と同様である。
【００３９】
従って、半導体装置３は、上位及び下位の電源配線２１、２３、６３、２５、２７をメ
ッシュ状に接続することが可能となり、実施例の半導体装置１が有する効果と同様な効果
を有している。
【００４０】
次に、上記実施例の変形例３について、図４を参照しながら説明する。図４は半導体装
置の２層からなる電源配線を模式的に示す平面図である。変形例２の半導体装置３との違
いは、紙面左右側に高電位パッドと低電位パッドのいずれも配置されず、紙面上下側の周
辺部にのみ配置されている点である。なお、実施例、変形例１、及び変形例２と同一構成
部分には同一の符号を付して、その説明は省略する。
【００４１】
図４に示すように、半導体装置４は、紙面上側及び下側の対向する周辺部に高電位パッ
ド１１及び低電位パッド１３が配置され、高電位パッド１１及び低電位パッド１３に、そ
れぞれ、上位高電位電源配線２１の幹配線２２ａ及び上位低電位電源配線２３の幹配線２
４ａが接続されている。その他の、電源配線の構成は、変形例２の半導体装置３と同様で
ある。
【００４２】
従って、半導体装置４は、上位及び下位の電源配線２１、２３、２５、２７をメッシュ
状に接続することが可能となり、実施例の半導体装置１が有する効果と同様な効果を有し
ている。
【００４３】
以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲
内で種々変形して実施することができる。
【００４４】
例えば、実施例及び変形例では幹配線と枝配線との交差は垂直である例を示したが、こ
れらの交差は、必ずしも、垂直である必要はなく、例えば、幹配線に対しする枝配線の方
向を、電源電位差をより小さくするのに有効な方向へ向けることも可能である。
【００４５】
また、実施例及び変形例では半導体装置がマクロセルを有して、マクロセルの信号線を
優先的に配置する例を示したが、マクロセルがなくても、信号線を優先的に配置する必要
があるレイアウトの半導体装置において、電源配線が幹配線及び幹配線に交差する枝配線
からなる構成を採ることは可能である。
【００４６】
本発明は、以下の付記に記載されるような構成が考えられる。 
（付記１）  表面に半導体素子が配設された半導体層を有する基体と、前記基体の表面か
ら離間した上方に配置され、直線状に伸び、少なくとも一方の端部で高電位電源が供給さ
れる第１の配線、及び前記第１の配線と同一面上で交差した第２の配線を有する上位高電
位電源配線と、前記第１の配線と同一面上にあり、並行して直線状に伸び、少なくとも一
方の端部で前記高電位電源より低い低電位電源が供給される第３の配線、及び前記第３の
配線と同一面上で交差した第４の配線を有する上位低電位電源配線と、前記基体の表面か
ら離間した上方且つ前記上位高電位電源配線から離間した下方にあり、前記第１の配線に
並行して直線状に伸び、前記半導体素子に接続し、前記上位高電位電源配線にビアプラグ
で接続された下位高電位電源配線と、前記下位高電位電源配線と同一面上にあり、並行し
て直線状に伸び、前記半導体素子に接続し、前記上位低電位電源配線にビアプラグで接続
された下位低電位電源配線とを備えている半導体装置。
【００４７】
（付記２）  前記基体上の前記半導体素子で構成されるマクロセルは、前記第１の配線が
伸びた方向に列をなして配列された信号用パッドに接続されている付記１に記載の半導体
装置。
【００４８】
（付記３）  前記第１の配線と前記第２の配線とは、Ｔ字形、Ｌ字形、または十字形をな
して交差し、前記第３の配線と前記第４の配線とは、Ｔ字形、Ｌ字形、または十字形をな
して交差している付記１に記載の半導体装置。
【００４９】
（付記４）  前記上位高電位電源配線及び前記上位低電位電源配線はアルミニウムを主成
分とする金属、前記下位高電位電源配線及び前記下位低電位電源配線は銅を主成分とする
金属である付記１に記載の半導体装置。
【００５０】
（付記５）  前記基体は、シリコン基板である付記１に記載の半導体装置。
【００５１】
（付記６）  前記第１の配線と前記第２の配線とは垂直に交差し、前記第３の配線と前記
第４の配線とは垂直に交差する付記１に記載の半導体装置。
【符号の説明】
【００５２】
１、２、３、４  半導体装置
５  半導体基板
１１、５１  高電位パッド
１３、５３  低電位パッド
１５  信号用パッド
１７  マクロセル用パッド
２１、６１  上位高電位電源配線
２２ａ、２４ａ  幹配線
２２ｂ、２４ｂ  枝配線
２３、６３  上位低電位電源配線
２５  下位高電位電源配線
２７  下位低電位電源配線
３１  ビアプラグ
３５  マクロセル
【図１】
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【図２】
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【図３】
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【図４】
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