(57)【要約】【課題】出力電圧の過渡変動に対して高速な応答特性を有して出力電圧の変動を抑止することが可能なＤＣ／ＤＣコンバータ制御回路および制御方法を提供すること。【解決手段】インダクタンス素子への入力電圧の給電を予め定められた周期で行なうことによりインダクタンス素子から出力される出力電圧の、基準電圧により定められる設定電圧からの誤差電圧を増幅する誤差増幅器と、インダクタンス素子への入力電圧の給電経路を形成するスイッチ素子を、予め定められた周期で誤差増幅器の出力に応じてスイッチング動作させることにより、出力電圧を設定電圧に制御する第１制御部と、スイッチ素子をスイッチングする際の周期信号を発する発振器とを備え、発振器は、出力電圧が設定電圧から第１電圧値以上低下したことに応じて、発振周期をそれ以前の周期に比して短周期とする。【選択図】図１
2010022186.tif 000002
【特許請求の範囲】
【請求項１】
インダクタンス素子への入力電圧の給電に基づいて前記インダクタンス素子から出力される出力電圧と基準電圧により定められる設定電圧とに応じた誤差電圧を増幅する誤差増幅器と、
前記インダクタンス素子への前記入力電圧の給電の経路に含まれるスイッチ素子を、前記誤差増幅器の出力に応じてスイッチング動作させることにより、前記出力電圧を前記設定電圧に制御する第１制御部と、
前記スイッチ素子の前記スイッチング動作の周期を指定する周期信号を発する発振器とを備え、
前記発振器は、前記出力電圧が前記設定電圧から第１電圧値以上低下した場合に、前記周期信号の周期を短くすることを特徴とするＤＣ／ＤＣコンバータ制御回路。
【請求項２】
前記発振器は、前記周期信号の前記周期を計時する第１計時部を備え、
前記周期信号の前記周期が短くされた場合に、前記第１計時部で計時する時間を短縮することを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ制御回路。
【請求項３】
前記発振器は、前記スイッチ素子の非導通時間を計時する第２計時部を備え、
前記周期信号の前記周期が短くされた場合に、前記第２計時部で計時する時間を短縮することを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ制御回路。
【請求項４】
前記出力電圧が前記設定電圧から前記第１電圧値以上低下した場合に、前記スイッチ素子を導通する第２制御部を備えることを特徴とする請求項１乃至３の少なくとも何れか１項に記載のＤＣ／ＤＣコンバータ制御回路。
【請求項５】
前記出力電圧が前記設定電圧から前記第１電圧値以上低下した場合に、前記スイッチ素子の導通時間を長くする第３制御部を備えることを特徴とする請求項１乃至４の少なくとも何れか１項に記載のＤＣ／ＤＣコンバータ制御回路。
【請求項６】
インダクタンス素子への入力電圧の給電を予め定められた周期で行なうことにより前記インダクタンス素子から出力される出力電圧の、基準電圧により定められる設定電圧からの誤差電圧を増幅する誤差増幅器と、
前記インダクタンス素子への前記入力電圧の給電経路を形成するスイッチ素子を、前記予め定められた周期で前記誤差増幅器の出力に応じてスイッチング動作させることにより、前記出力電圧を前記設定電圧に制御する第１制御部と、
前記出力電圧が前記設定電圧から第１電圧値以上低下したことに応じて、前記スイッチ素子を導通する第２制御部とを備えることを特徴とするＤＣ／ＤＣコンバータ制御回路。
【請求項７】
前記出力電圧が前記設定電圧から第１電圧値以上低下した場合に、前記スイッチ素子の導通時間を長くする第３制御部
をさらに備えることを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ制御回路。
【請求項８】
インダクタンス素子への入力電圧の給電に基づいて前記インダクタンス素子から出力される出力電圧と基準電圧により定められる設定電圧とに応じて誤差電圧を増幅し、
前記インダクタンス素子への前記入力電圧の給電の経路に含まれるスイッチ素子を、前記誤差電圧に応じてスイッチング動作させることにより、前記出力電圧を前記設定電圧に制御し、
前記スイッチ素子の前記スイッチング動作の周期を指定する周期信号を発し、
前記出力電圧が前記設定電圧から第１電圧値以上低下した場合に、前記周期信号の周期を短くすることを特徴とするＤＣ／ＤＣコンバータ制御方法。
【請求項９】
前記出力電圧が前記設定電圧から前記第１電圧値以上低下した場合に、前記スイッチ素子を導通することを特徴とする請求項８に記載のＤＣ／ＤＣコンバータ制御方法。
【請求項１０】
前記出力電圧が前記設定電圧から前記第１電圧値以上低下した場合に、前記スイッチ素子の導通時間を長くすることを特徴とする請求項８に記載のＤＣ／ＤＣコンバータ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータの負荷急変時などの過渡応答に関するものであり、特に、過渡状態におけるＤＣ／ＤＣコンバータの出力電圧の変動が抑制されるＤＣ／ＤＣコンバータ制御回路、およびＤＣ／ＤＣコンバータ制御方法に関するものである。
【背景技術】
【０００２】
特許文献１に開示されているスイッチングレギュレータは、基準電圧と出力電圧を分圧して得られる観測電圧とを入力して差電圧を増幅するエラーアンプを備えている。エラーアンプの出力と発振信号とが比較されＰＷＭによるスイッチング動作が行われる。負荷の大小に応じて発振周波数を変化させることにより、負荷が軽いときの効率改善を図るものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１５５２８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、負荷の大小に応じて発振信号の発振周波数を可変とするものの、これは定常状態における動作である。すわなち、軽負荷では、高負荷時の場合に比して発振周波数を低減することにより、単位時間当たりのスイッチング回数を低減して、電力消費の低減を図る。これにより、効率向上を図る構成である。従って、負荷が急変した際の過渡状態における出力電圧の変動については、何ら開示・示唆はされていない。
【０００５】
特許文献１に図示されているように、ＤＣ／ＤＣコンバータでは、エラーアンプを備えて基準電圧と観測電圧との差電圧を増幅し、その結果に応じてスイッチングデューティを可変する。これにより、負荷急変等に伴う過渡的な出力電圧の変動に応答して、出力電圧の変動を回復させるように動作する。
【０００６】
図示はされていないが、エラーアンプには、入出力端子間に位相補償用の回路が備えられていることが一般的である。位相補償用回路は抵抗素子や容量素子などで構成されている。位相補償用回路により、エラーアンプは、入力信号の急峻な変動に対して有限の時間遅れを経て出力信号が応答する。これにより、系の安定動作を確保するものである。
【０００７】
したがって、出力電圧の変動に伴う観測電圧の変動がエラーアンプに入力されてから、基準電圧との差電圧が増幅され出力されるまでには一定の時間がかかる。エラーアンプの出力信号と発振信号との比較に応じてスイッチングデューティが決定されスイッチング動作が行なわれるまでの時間が短時間であるとしても、エラーアンプにおける応答遅れにより、出力電圧の過渡的な変動を十分に抑制することはできない。負荷急変等の過渡状態においては、一時的に出力電圧が変動してしまう場合があり問題である。
【０００８】
この場合、出力電圧の変動を抑制するためには、充分な容量値を有する出力コンデンサを備えなければならない。実装部品のサイズや実装個数の増大、実装面積の増大を招来するおそれがあり問題である。
【０００９】
本発明は、上記の課題に鑑み提案されたものであり、負荷変動等の過渡状態におけるＤＣ／ＤＣコンバータの出力電圧の変動を検出することに応じてＤＣ／ＤＣコンバータのスイッチング動作を制御して、高速な応答特性を有して出力電圧の変動を抑止することが可能なＤＣ／ＤＣコンバータ制御回路、およびＤＣ／ＤＣコンバータ制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る第１の態様のＤＣ／ＤＣコンバータ制御回路は、インダクタンス素子への入力電圧の給電に基づいてインダクタンス素子から出力される出力電圧と基準電圧により定められる設定電圧とに応じた誤差電圧を増幅する誤差増幅器と、インダクタンス素子への入力電圧の給電の経路に含まれるスイッチ素子を、誤差増幅器の出力に応じてスイッチング動作させることにより、出力電圧を前記設定電圧に制御する第１制御部と、スイッチ素子のスイッチング動作の周期を指定する周期信号を発する発振器とを備え、発振器は、出力電圧が設定電圧から第１電圧値以上低下した場合に、周期信号の周期を短くするものである。
【００１１】
また、本発明に係る第１の態様のＤＣ／ＤＣコンバータ制御方法は、インダクタンス素子への入力電圧の給電に基づいてインダクタンス素子から出力される出力電圧と基準電圧により定められる設定電圧とに応じて誤差電圧を増幅し、インダクタンス素子への入力電圧の給電の経路に含まれるスイッチ素子を、誤差電圧に応じてスイッチング動作させることにより、出力電圧を設定電圧に制御し、スイッチ素子のスイッチング動作の周期を指定する周期信号を発し、出力電圧が設定電圧から第１電圧値以上低下した場合に、周期信号の周期を短くするものである。
【００１２】
本発明に係る第１の態様は、インダクタンス素子への入力電圧の給電経路を形成するスイッチ素子をスイッチング動作させることにより、インダクタンス素子への入力電圧の給電を周期信号の周期で行ない、インダクタンス素子から出力される出力電圧を設定電圧に制御するＤＣ／ＤＣコンバータの制御回路および制御方法に係るものである。出力電圧と基準電圧により定められる設定電圧とに応じて誤差電圧を増幅し、この増幅結果に応じて、スイッチ素子を周期信号の周期でスイッチング動作させる。出力電圧が設定電圧から第１電圧値以上低下したことに応じて、周期信号を短くする。
【００１３】
これにより、過渡状態において、ＤＣ／ＤＣコンバータの出力電圧が設定電圧から第１電圧値以上低下したことに応じて、通常より短周期の周期信号でスイッチ素子のスイッチング動作を行い、インダクタンス素子を介して出力電圧への給電を増大させることができる。出力電圧の低下に伴う設定電圧からの誤差電圧を増幅してスイッチング動作による給電の時間割合を増大させる制御に先立って出力電圧への給電を行なうことができる。出力電圧の過渡的な落ち込みを抑制することができる。
【００１４】
また、本発明に係る第２の態様のＤＣ／ＤＣコンバータ制御回路は、インダクタンス素子への入力電圧の給電を予め定められた周期で行なうことによりインダクタンス素子から出力される出力電圧の、基準電圧により定められる設定電圧からの誤差電圧を増幅する誤差増幅器と、インダクタンス素子への入力電圧の給電経路を形成するスイッチ素子を、予め定められた周期で誤差増幅器の出力に応じてスイッチング動作させることにより、出力電圧を設定電圧に制御する第１制御部と、出力電圧が設定電圧から第１電圧値以上低下したことに応じて、スイッチ素子を導通する第２制御部とを備えるものである。
【００１５】
また、本発明に係る第２の態様のＤＣ／ＤＣコンバータ制御方法は、インダクタンス素子への入力電圧の給電を予め定められた周期で行なうことによりインダクタンス素子から出力される出力電圧の、基準電圧により定められる設定電圧からの誤差電圧を増幅するステップと、インダクタンス素子への入力電圧の給電経路を形成するスイッチ素子を、予め定められた周期で誤差電圧に応じてスイッチング動作させることにより、出力電圧を設定電圧に制御するステップと、出力電圧が設定電圧から第１電圧値以上低下したことに応じて、スイッチ素子を導通するステップとを有するものである。
【００１６】
本発明に係る第２の態様では、インダクタンス素子への入力電圧の給電経路を形成するスイッチ素子を、予め定められた周期でスイッチング動作させることにより、インダクタンス素子への入力電圧の給電を予め定められた周期で行ない、インダクタンス素子から出力される出力電圧を設定電圧に制御するＤＣ／ＤＣコンバータの制御回路および制御方法に係るものである。出力電圧の、基準電圧により定められる設定電圧からの誤差電圧を増幅し、この増幅結果に応じて、スイッチ素子を予め定められた周期でスイッチング動作させる。出力電圧が設定電圧から第１電圧値以上低下したことに応じて、スイッチ素子が導通する。
【００１７】
これにより、過渡状態において、ＤＣ／ＤＣコンバータの出力電圧が設定電圧から第１電圧値以上低下したことに応じて、スイッチ素子を導通状態として、インダクタンス素子を介して出力電圧に給電することができる。予め定められた周期でスイッチング動作を行なうことにより出力電圧への給電制御を行なう場合には、スイッチ素子の導通は１周期の中の所定の時間帯の中で行われる。スイッチ素子の非導通後に出力電圧が低下した場合には、次の周期でのスイッチ素子の導通まで出力電圧への給電を待たなければならないところ、本発明では、出力電圧の低下に応じてスイッチ素子を導通させることができる。出力電圧の過渡的な落ち込みを抑制することができる。
【００１８】
また、本発明に係る第３の態様のＤＣ／ＤＣコンバータ制御回路は、インダクタンス素子への入力電圧の給電を予め定められた周期で行なうことによりインダクタンス素子から出力される出力電圧の、基準電圧により定められる設定電圧からの誤差電圧を増幅する誤差増幅器と、インダクタンス素子への入力電圧の給電経路を形成するスイッチ素子を、予め定められた周期で誤差増幅器の出力に応じてスイッチング動作させることにより、出力電圧を設定電圧に制御する第１制御部と、出力電圧が設定電圧から第１電圧値以上低下したことに応じて、スイッチ素子の導通時間をそれ以前の時間に比して長くする第３制御部とを備えるものである。
【００１９】
また、本発明に係る第３の態様のＤＣ／ＤＣコンバータ制御方法は、インダクタンス素子への入力電圧の給電を予め定められた周期で行なうことによりインダクタンス素子から出力される出力電圧の、基準電圧により定められる設定電圧からの誤差電圧を増幅するステップと、インダクタンス素子への入力電圧の給電経路を形成するスイッチ素子を、予め定められた周期で誤差電圧に応じてスイッチング動作させることにより、出力電圧を設定電圧に制御するステップと、出力電圧が設定電圧から第１電圧値以上低下したことに応じて、スイッチ素子の導通時間をそれ以前の時間に比して長くするステップとを有するものである。
【００２０】
本発明に係る第３の態様では、インダクタンス素子への入力電圧の給電経路を形成するスイッチ素子を、予め定められた周期でスイッチング動作させることにより、インダクタンス素子への入力電圧の給電を予め定められた周期で行ない、インダクタンス素子から出力される出力電圧を設定電圧に制御するＤＣ／ＤＣコンバータの制御回路および制御方法に係るものである。出力電圧の、基準電圧により定められる設定電圧からの誤差電圧を増幅し、この増幅結果に応じて、スイッチ素子を予め定められた周期でスイッチング動作させる。出力電圧が設定電圧から第１電圧値以上低下したことに応じて、スイッチ素子の導通時間は、それ以前の時間に比して長くなる。
【００２１】
これにより、過渡状態において、ＤＣ／ＤＣコンバータの出力電圧が設定電圧から第１電圧値以上低下したことに応じて、スイッチ素子の導通時間を長くして、インダクタンス素子を介して出力電圧に給電する時間を長くすることができる。出力電圧の低下に伴う設定電圧からの誤差電圧を増幅してスイッチング動作による給電の時間割合を増大させる制御に先立って、スイッチ素子の導通時間を長くすることができ、出力電圧への給電量の増大を図ることができる。出力電圧の過渡的な落ち込みを抑制することができる。
【発明の効果】
【００２２】
本発明のＤＣ／ＤＣコンバータ制御回路、およびＤＣ／ＤＣコンバータ制御方法によれば、負荷変動等の過渡状態におけるＤＣ／ＤＣコンバータの出力電圧の変動を検出することに応じて、ＤＣ／ＤＣコンバータが備えるスイッチ素子のスイッチング動作を制御して、誤差増幅器による応答特性より高速に出力電圧への給電を変動させることにより、出力電圧の変動を抑止することができる。
【図面の簡単な説明】
【００２３】
【図１】第１実施形態の回路ブロック図である。
【図２】第１実施形態の発振器の第１の回路例である。
【図３】第１の回路例による過渡状態の動作を示す動作波形図である。
【図４】第１実施形態の発振器の第２の回路例である。
【図５】第２の回路例による過渡状態の動作を示す動作波形図である。
【図６】第１実施形態の遅延回路の回路例である。
【図７】遅延回路の回路例の動作を示す動作波形図である。
【図８】第２実施形態の回路ブロック図である。
【図９】第３実施形態の回路ブロック図である。
【図１０】第３実施形態において、発振器を第１の回路例とする場合の動作波形図である。
【発明を実施するための形態】
【００２４】
図１は、第１実施形態の回路ブロック図である。ここでは、電流モードで制御される降圧型のＤＣ−ＤＣコンバータ１を一例として説明する。
【００２５】
先ず、回路構成について説明する。降圧型のＤＣ−ＤＣコンバータ１であるため、入力電圧ＶＩＮと接地電圧との間に、メインスイッチＳ１および同期整流スイッチＳ２が直列に接続されている。メインスイッチＳ１および同期整流スイッチＳ２の接続点ＬＸは、チョークコイルＬ１の一端に接続されており、チョークコイルＬ１の他端は、出力容量素子ＣＯの一端に接続されると共に、出力端子ＶＯに接続されている。出力容量素子ＣＯの他端は、接地電圧に接続されている。
【００２６】
ＤＣ−ＤＣコンバータ１において、出力端子ＶＯは、抵抗素子Ｒ１１の一端に接続されている。抵抗素子Ｒ１１は抵抗素子Ｒ１２に接続され、抵抗素子Ｒ１２は接地電位に接続されている。また、出力端子ＶＯと抵抗素子Ｒ１１、Ｒ１２の接続点ＦＢ１の間には、抵抗素子と容量素子とが直列接続されてなる微分回路Ｄ１が接続されている。また、出力端子ＶＯは、抵抗素子Ｒ２１の一端に接続されている。抵抗素子Ｒ２１は抵抗素子Ｒ２２に接続され、抵抗素子Ｒ２２は接地電位に接続されている。
【００２７】
抵抗素子Ｒ１１、Ｒ１２の接続点ＦＢ１は、電圧比較器ＣＭＰ１、ＣＭＰ２の一方の反転入力端子に接続されると共に、誤差増幅器ＥＲの反転入力端子に接続されている。誤差増幅器ＥＲの非反転入力端子は基準電圧源ＶＲＦに接続されている。誤差増幅器ＥＲは、出力端子と反転入力端子との間に抵抗素子と容量素子とが直列接続されてなる位相補償回路ＰＣが接続されている。
【００２８】
誤差増幅器ＥＲの出力端子は、電圧比較器ＣＭＰの非反転入力端子に接続されている。また、電圧比較器ＣＭＰの反転入力端子は、電流センス回路ＣＳの出力端子が接続されている。電圧比較器ＣＭＰの出力端子ＣＭＯは、オアゲートＯ１の一方の入力端子に接続されている。オアゲートＯ１の一方の入力端子には、遅延回路ＤＬの出力端子が接続されている。オアゲートＯ１の出力端子は、アンドゲートＡ１の一方の入力端子に接続されている。アンドゲートＡ１の他方の入力端子は、電圧比較器ＣＭＰ２の出力端子ＣＭＯ２に接続されている。
【００２９】
フリップフロップＦＦのセット端子（Ｓ）には、発振器ＯＳＣの出力端子が接続され、リセット端子（／Ｒ）には、アンドゲートＡ１の出力端子が接続されている。フリップフロップＦＦの出力端子ＦＦＯは、遅延回路ＤＬの入力端子に接続されると共に、駆動制御回路ＤＶＣに接続されている。また、後述する第２の回路例においては発振器ＯＳＣに接続されている。駆動制御回路ＤＶＣは、ハイ側ドライバＤＶＨ、ロー側ドライバＤＶＬを介して、メインスイッチＳ１、同期整流スイッチＳ２の各々のゲート端子に接続されている。
【００３０】
抵抗素子Ｒ２１、Ｒ２２の接続点ＦＢ２は、電圧比較器ＣＭＰ1、ＣＭＰ２の他方の反
転入力端子に接続されている。電圧比較器ＣＭＰ1、ＣＭＰ２の非反転入力端子は、基準
電圧源ＶＲＦに接続されている。電圧比較器ＣＭＰ１、ＣＭＰ２は、図１に概念的に示すように、各々、比較電圧におけるオフセット電圧ＶＯＦ１、ＶＯＦ２を有している。電圧比較器ＣＭＰ１については、接続点ＦＢ１、ＦＢ２の各々に出力される出力電圧ＶＯの分圧電圧ＶＦＢ１、ＶＦＢ２に対して負電圧側にオフセット電圧ＶＯＦ１を有している。電圧比較器ＣＭＰ２については、接続点ＦＢ１、ＦＢ２に出力される出力電圧ＶＯの分圧電圧ＶＦＢ１、ＶＦＢ２に対して正電圧側にオフセット電圧ＶＯＦ２を有している。電圧比較器ＣＭＰ１の出力端子ＣＭＯ１は、遅延回路ＤＬおよび発振器ＯＳＣに接続され、電圧比較器ＣＭＰ２の出力端子ＣＭＯ２は、発振器ＯＳＣに接続されている。
【００３１】
次に、回路動作について説明する。ＤＣ−ＤＣコンバータ１は電流モードで制御される。先ず、定常状態について説明する。出力端子ＶＯから出力される出力電圧ＶＯは、抵抗素子Ｒ１１、Ｒ１２により抵抗分圧されて、接続点ＦＢ１から分圧電圧ＶＦＢ１が誤差増幅器ＥＲに入力される。誤差増幅器ＥＲでは、基準電圧ＶＲＦから分圧電圧ＶＦＢ１を減じた差電圧が増幅される。ここで、基準電圧ＶＲＦは、基準電圧源ＶＲＦから出力される。また、出力端子ＶＯと接続点ＦＢ１との間に接続されている微分回路Ｄ１により、出力電圧ＶＯの変動は微分され、分圧電圧ＶＦＢ１に重畳される。出力電圧ＶＯの変動を迅速に検出することができる。
【００３２】
誤差増幅器ＥＲで増幅された誤差増幅電圧は、電圧比較器ＣＭＰに入力される。電圧比較器ＣＭＰには電流センス回路ＣＳにより検出されるメインスイッチＳ１のコイル電流ＩＬ１に応じたセンス電圧ＶＳが入力されており、誤差増幅電圧とセンス電圧ＶＳとが電圧比較される。ここで、コイル電流ＩＬ１はメインスイッチＳ１がオン状態の場合にメインスイッチを介して流れる電流である。また、同期整流スイッチＳ２がオン状態にある場合には、同期整流スイッチＳ２にコイル電流ＩＬ２が流れる。コイル電流ＩＬ１およびＩＬ２により、チョークコイルＬ１にコイル電流ＩＬが流れる。
【００３３】
センス電圧ＶＳに比して誤差増幅電圧が大きい場合には、電圧比較器ＣＭＰからはハイレベルの出力信号ＣＭＯが出力され、電圧の大小関係が逆転することにより、ローレベルが出力される。
【００３４】
発振器ＯＳＣは、所定の発振周波数で発振信号を出力する。定常状態においては、抵抗素子Ｒ１１、Ｒ１２による分圧電圧ＶＦＢ1、および抵抗素子Ｒ２１、Ｒ２２による分圧
電圧ＶＦＢ２は、共に、基準電圧ＶＲＦに対してオフセット電圧ＶＯＦ１以上に低い電圧ではなく、オフセット電圧ＶＯＦ２以上に高い電圧ではない。これにより、電圧比較器ＣＭＰ１からはローレベル電圧が出力され、電圧比較器ＣＭＰ２からはハイレベル電圧が出力される。発振器ＯＳＣは、この状態で基準となる発振周波数で動作する。
【００３５】
発振器ＯＳＣから出力される発振信号ＯＳＣＯは、フリップフロップＦＦのセット端子（Ｓ）に入力される。フリップフロップＦＦは、発振信号ＯＳＣＯの周期ごとにセットされ、ハイ側ドライバＤＶＨおよびロー側ドライバＤＶＬに対してハイレベル信号を出力する。これにより、メインスイッチＳ１がオンし同期整流スイッチＳ２がオフする。これにより、入力電圧ＶＩＮからメインスイッチＳ１を介してチョークコイルＬ１にコイル電流ＩＬ１が流れる。メインスイッチＳ１がオン状態にある場合にはチョークコイルＬ１の両端にコイル電流ＩＬ１の流れる方向に正の電圧（ＶＩＮ−ＶＯ）が印加されるので、コイル電流ＩＬ１は、時間比例して増大する電流となる。
【００３６】
この状態は、フリップフロップＦＦがリセットされるまで継続する。フリップフロップＦＦは、リセット端子（／Ｒ）に入力されるアンドゲートＡ１の出力信号がローレベルになることによりリセットする。アンドゲートＡ１の入力端子は、電圧比較器ＣＭＰ２の出力端子ＣＭＯ２およびオアゲートＯ１の出力端子が接続されている。定常状態では、電圧比較器ＣＭＰ２の出力信号ＣＭＯ２はハイレベルに維持されているので、オアゲートＯ１の出力信号がローレベルになることが、フリップフロップＦＦがリセットする条件である。
【００３７】
また、オアゲートＯ１は、遅延回路ＤＬの出力端子ＤＬＯおよび電圧比較器ＣＭＰの出力端子ＣＭＯが接続されている。定常状態では、後述するように遅延回路ＤＬの出力信号ＤＬＯはローレベルに維持されているので、電圧比較器ＣＭＰの出力信号ＣＭＯがローレベルになることが、フリップフロップＦＦがリセットする条件である。電圧比較器ＣＭＰの出力信号ＣＭＯがローレベルになるのは、センス電圧ＶＳが誤差増幅電圧を上回ることが条件である。
【００３８】
すなわち、センス電圧ＶＳが誤差増幅電圧を上回ることにより、メインスイッチＳ１がオフしてコイル電流ＩＬ１が遮断される制御が行われる。センス電圧ＶＳはコイル電流ＩＬ１に比例した電圧であり、コイル電流ＩＬ１は時間比例して増加する電流である。このため、電圧比較器ＣＭＰは、誤差増幅電圧に応じてコイル電流ＩＬ１のピーク値を制御する。誤差増幅器ＥＲにおいて、基準電圧ＶＲＦに対して分圧電圧ＶＦＢ1が低い場合、基
準電圧ＶＲＦからの分圧電圧ＶＦＢ1の差電圧が大きなほど、誤差増幅電圧は高い電圧値
となる。より高いセンス電圧ＶＳにおいて電圧比較器ＣＭＰが反転することとなり、コイル電流ＩＬ１のピーク電流値が大きくなるように制御される。分圧電圧ＶＦＢ１として検出される出力電圧ＶＯが、基準電圧ＶＲＦに基づいた設定値に比して低い電圧値であるほど、コイル電流ＩＬ１のピーク値が大きく制御され、出力電圧ＶＯを設定値に近づける制御が行われる。
【００３９】
尚、基準電圧ＶＲＦに対して分圧電圧ＶＦＢ1が高い場合には、誤差増幅電圧は最低の
電圧レベルになる。電圧比較器ＣＭＰでは、最低電圧レベルのセンス電圧ＶＳにおいても出力信号ＣＭＯがローレベルになる条件である。フリップフロップＦＦがセットされた後、直ちにリセットされる動作が行われるため、メインスイッチＳ１は実質的にオンせず、出力端子ＶＯへの電力供給は実質的に停止する状態となる。
【００４０】
ここで、駆動制御回路ＤＶＣは、フリップフロップＦＦの出力信号に対して、ハイ側ドライバＤＶＨ、およびロー側ドライバＤＶＬへの駆動信号を出力する回路である。同期整流型のＤＣ−ＤＣコンバータ１では、メインスイッチＳ１と同期整流スイッチＳ２とが同時にオンして貫通電流が流れることを防止するために、各々のスイッチＳ１、Ｓ２の導通状態が切り替わる際、両スイッチＳ１、Ｓ２が共にオフ状態の状態を経て切り替わる。いわゆるデッドタイム動作を行なうことが一般的である。駆動制御回路ＤＶＣは、こういった回路動作上の制御を行なう回路である。
【００４１】
次に、出力電圧ＶＯが過渡的に設定電圧から変動する過渡状態での回路動作について説明する。こうした過渡状態においても、上記に説明した定常状態における出力電圧ＶＯの制御動作により、出力電圧ＶＯの設定電圧に対する過不足は解消されるように制御が行われる。
【００４２】
すなわち、出力電圧ＶＯが過渡的に増減すると、これに応じて分圧電圧ＶＦＢ１が増減する。分圧電圧ＶＦＢ１の増減は、誤差増幅器ＥＲにより誤差増幅電圧に反映されて出力される。出力電圧ＶＯが増加し分圧電圧ＶＦＢ1が増加すると、誤差増幅電圧は減少し、
コイル電流ＩＬ１のピーク電流が減少する方向に制御が行われる。また、出力電圧ＶＯが減少し分圧電圧ＶＦＢ1が減少すると、誤差増幅電圧は増加し、コイル電流ＩＬ１のピー
ク電流が増加する方向に制御が行われる。これにより、出力電圧ＶＯの過渡的な増減は、解消されていくものである。
【００４３】
しかしながら、この応答は回路構成により決定される所定の応答時間を要する。この応答時間は、フィードバック系の回路動作の安定性を確保するために誤差増幅器ＥＲに備えられている位相補償回路ＰＣを初めとする回路構成上の応答遅れがあるためである。出力電圧ＶＯの過渡的な変動が負荷電流の急激な増減によるものである場合、負荷電流の増減後もメインスイッチＳ１および同期整流スイッチＳ２のオン・オフ制御は、応答遅れの期間、負荷電流の増減前の状態で動作が継続する。これが出力電圧ＶＯの過渡的な変動の主たる要因である。従って、応答遅れの時間が長いほど、出力電圧ＶＯの過渡的な電圧変動幅は大きなものとなってしまう。
【００４４】
本第１実施形態で開示するＤＣ−ＤＣコンバータ１は、上記した通常の制御動作による出力電圧ＶＯの制御動作に先立って動作し、応答遅れに伴う出力電圧ＶＯの変動幅を低減する制御を行なう。すなわち、電圧比較器ＣＭＰ１、ＣＭＰ２を備えて、出力電圧ＶＯが所定の電圧レベルを越えて増減したことを迅速に検出し、出力電圧ＶＯの変動を高速に解消する制御を行なうものである。
【００４５】
電圧比較器ＣＭＰ１、ＣＭＰ２は、電圧比較に際して、各々オフセット電圧ＶＯＦ1、
ＶＯＦ２が付与されている。電圧比較器ＣＭＰ１は、分圧電圧ＶＦＢ1、ＶＦＢ２が、基
準電圧ＶＲＦからオフセット電圧ＶＯＦ1以上下回った場合に、出力信号ＣＭＯ１がハイ
レベルに反転して出力電圧ＶＯが過渡的に減少したことを検出する。また、電圧比較器ＣＭＰ２は、分圧電圧ＶＦＢ1、ＶＦＢ２が、基準電圧ＶＲＦからオフセット電圧ＶＯＦ２
以上上回った場合に、出力信号ＣＭＯ２がローレベルに反転して出力電圧ＶＯが過渡的に上昇したことを検出する。
【００４６】
電圧比較器ＣＭＰ１の出力信号ＣＭＯ１がハイレベルに反転して出力電圧ＶＯが過渡的に減少したことが検出されると、以下の３種類の制御が行われる。第１の制御は、発振器ＯＳＣから出力される発振信号ＯＳＣＯの発振周波数を増大させる制御である。これにより、単位時間当たりスイッチング回数が増大し、出力端子ＶＯへの電力供給が促進される。第２の制御は、検出に応じてメインスイッチＳ１をオンする制御である。出力端子ＶＯへの電力供給が行われ出力電圧ＶＯの減少が抑制される。第３の制御は、１周期においてメインスイッチＳ１がオンする最小時間を拡大する制御である。これにより、定常状態における出力電圧ＶＯの制御により決定されるオン時間を越えてメインスイッチＳ１をオン状態に維持することができ、応答遅れ期間もメインスイッチＳ１のオン時間を拡張して出力端子ＶＯへの電力供給が促進される。
【００４７】
電圧比較器ＣＭＰ２の出力信号ＣＭＯ２がローレベルに反転して出力電圧ＶＯが過渡的に上昇したことが検出されると、メインスイッチＳ１のオン動作を抑止する制御が行われる。例えば、発振器ＯＳＣの発振動作を停止、あるいは発振信号ＯＳＣＯの出力を抑止する。これにより、出力端子ＶＯへの電力供給が停止され、過度な電力供給が行われることが防止される。
【００４８】
次に、個々の制御について説明する。
【００４９】
出力電圧ＶＯが過渡的に減少した場合の第１の制御は、電圧比較器ＣＭＰ１のハイレベルの出力信号ＣＭＯ１に応じて、発振器ＯＳＣの発振周波数が定常状態での基準となる周波数に比して高周波数に切り替わる制御（第１具体例として図２、３に例示する。）、あるいは発振信号ＯＳＣＯのオフ時間を制御することにより発振周期を短縮する制御（第２具体例として図４、５に例示する。）である。
【００５０】
出力電圧ＶＯが過渡的に減少する場合の第２の制御は、電圧比較器ＣＭＰ１のハイレベルの出力信号ＣＭＯ１に応じて、発振器ＯＳＣから発信信号ＯＳＣＯが出力される制御である。電圧比較器ＣＭＰ１による出力電圧ＶＯの過渡的な減少の検出に遅れることなく、出力端子ＶＯへの電力供給を行なうことができる。図２乃至５に具体例を例示する。
【００５１】
出力電圧ＶＯが過渡的に上昇した場合の制御は、電圧比較器ＣＭＰ２のローレベルの出力信号ＣＭＯ２に応じて、発振器ＯＳＣからの発信信号ＯＳＣＯが停止する制御である。発振信号ＯＳＣＯの停止によりフリップフロップＦＦのセットが行われず、メインスイッチＳ１がオフ状態を維持することとなる。図２乃至５に具体例を例示する。
【００５２】
上述の制御に関する具体例について説明する。図２は発振器ＯＳＣの第１の回路例である。同一の回路構成を有し異なる発振周波数で動作する２つの発振部（第１発振部１１、第２発振部１２）を備えている。第１発振部１１は以下のように構成されている。
【００５３】
ナンドゲート２１の出力端子は、ノアゲート２５の一方の入力端子、およびインバータ２２の入力端子に接続されている。インバータ２２は、抵抗素子２６を介して直列接続された２つのインバータ２３、２４に接続され、インバータ２４の出力端子はノアゲート２５の他方の入力端子に接続されている。奇数段に直列接続されたインバータ２２乃至２４、抵抗素子２６、および容量素子２７で遅延回路を構成している。また、抵抗素子２６とインバータ２３との接続点には、接地電圧との間に容量素子２７およびＮＭＯＳトランジスタ２８が接続されている。ＮＭＯＳトランジスタ２８のゲート端子は、アンドゲート３
３の出力端子が接続されている。
【００５４】
また、ノアゲート２５の出力端子は、インバータ２９の入力端子に接続されている。インバータ２９の出力端子は、アンドゲート３３の一方の入力端子、および抵抗素子３４の一端に接続されている。抵抗素子３４の他端は、容量素子３５およびＮＭＯＳトランジスタ３６に接続されると共に、直列接続されているインバータ３０乃至３２に接続されている。抵抗素子３４、容量素子３５、および奇数段に直列接続されているインバータ３０乃至３２で遅延回路を構成している。アンドゲート３３の出力端子は、インバータ３７を介してナンドゲート２１に接続されている。また、容量素子３５およびＮＭＯＳトランジスタ３６の他端は、接地電圧に接続されている。ＮＭＯＳトランジスタ３６のゲート端子は
、ノアゲート２５の出力端子に接続されている。
【００５５】
第２発振部１２のナンドゲート４１、インバータ４２乃至４４、４９、５０乃至５２、５７、ノアゲート４５、アンドゲート５３、抵抗素子４６、５４、容量素子４７、５５、およびＮＭＯＳトランジスタ４８、５６は、それぞれ、第１発振部１１のナンドゲート２１、インバータ２２乃至２４、２９、３０乃至３２、３７、ノアゲート２５、アンドゲート３３、抵抗素子２６、３４、容量素子２７、３５、およびＮＭＯＳトランジスタ２８、３６に対応し、同一の回路構成を有している。
【００５６】
第１の回路例では、発振器ＯＳＣの入力端子は、第１発振部１１のナンドゲート２１および第２発振部１２のナンドゲート４１の入力端子に接続されている。イネーブル信号ＥＮ（図１において不図示）および電圧比較器ＣＭＰ２の出力端子ＣＭＯ２については、ナンドゲート２１および４１に共通に接続されている。電圧比較器ＣＭＰ２の出力端子ＣＭＯ１については、第１発振部１１にはインバータ１３を介して、第２発振部１２にはそのまま接続されている。
【００５７】
第１発振部１１のノアゲート２５の出力端子、および第２発振部１２のノアゲート４５の出力端子は、オアゲート１４の入力端子に接続されており、オアゲート１４の出力端子はアンドゲート１５の入力端子に接続されている。アンドゲート１５の他の入力端子には、イネーブル信号ＥＮが入力されている。アンドゲート１５から発信信号ＯＳＣＯが出力される。
【００５８】
図３を参照して、出力電圧ＶＯが過渡的な変動に対する動作を説明する。先ず、制御の開始に当たってイネーブル信号ＥＮがハイレベルに遷移する。これにより、発振器ＯＳＣが発振動作を開始する。定常状態では、電圧比較器ＣＭＰ1の出力信号ＣＭＯ１がローレ
ベル、電圧比較器ＣＭＰ２の出力信号ＣＭＯ２がハイレベルである。従って、ナンドゲート４１の出力信号はハイレベルに固定され、第２発振部１２は発振動作を行なわない。これに対して第１発振部１１は発振動作を行なう。
【００５９】
イネーブル信号ＥＮがハイレベルに遷移することに応じて、ナンドゲート２１の出力信号がローレベルに遷移する。これにより、ノアゲート２５からは、インバータ２２乃至２４、抵抗素子２６、および容量素子２７で構成される遅延回路により計時される遅延時間をパルス幅とするハイパルス信号Ｖｂ１が出力される。ハイパルス信号Ｖｂ１は、ＮＭＯＳトランジスタ３６のゲート端子に入力されてインバータ３０の入力端子をローレベルにリセットする。また、インバータ２９からローパルス信号が出力される。これにより、アンドゲート３３からは、インバータ３０の入力端子をローレベルにリセットした後であって、インバータ２２乃至２４、抵抗素子２６、および容量素子２７で構成される遅延回路、および抵抗素子３４、容量素子３５、およびインバータ３０乃至３２で構成される遅延回路のうち計時時間が長い遅延時間の後、ハイパルス信号が出力される。このハイパルス信号は、ＮＭＯＳトランジスタ２８のゲート端子に入力されてインバータ２３の入力端子をローレベルにリセットする。また、インバータ３７で反転されてローパルス信号Ｖｄ１が出力される。ローパルス信号Ｖｄ１のハイレベル遷移に応じてナンドゲート２１の出力信号がローレベルに遷移する。以下、同様の動作を繰り返し、ハイパルス信号Ｖｂ１が発振する。このときの発振周期は、インバータ２２乃至２４、抵抗素子２６、および容量素子２７で構成される遅延回路、および抵抗素子３４、容量素子３５、およびインバータ３０乃至３２で構成される遅延回路の計時時間を加算した時間に略等しい時間である。なお、この場合、後者の遅延回路での遅延時間が前者の遅延回路での遅延時間より短時間でないことが条件である。
【００６０】
ハイパルス信号Ｖｂ１は、オアゲート１４を介してアンドゲート１５に伝搬する。イネーブル信号ＥＮがハイレベルであるので、発振信号ＯＳＣＯとして出力される。
【００６１】
負荷電流が急増すると、出力電圧ＶＯが過渡的に減少する。この状態を電圧比較器ＣＭＰ１が検出し、ハイレベルの出力信号ＣＭＯ１が出力されると、第１発振部１１に代えて第２発振部１２が発振動作を開始する。
【００６２】
この場合、第２発振部１２では、ハイレベルの出力信号ＣＭＯ１をナンドゲート４１が受け出力信号は直ちにローレベルに遷移する。ローレベル信号は、ノアゲート４５を介してハイパルス信号Ｖａ１が出力される。
【００６３】
これにより、発振信号ＯＳＣＯがハイレベルに遷移する。電圧比較器ＣＭＰ1より、ナ
ンドゲート４１、ノアゲート４５、オアゲート１４、およびアンドゲート１５を介して、出力電圧ＶＯが過渡的に減少する場合の第２の制御が行われる。出力電圧ＶＯが過渡的に減少することに応じて、発信信号ＯＳＣＯが出力され、出力電圧ＶＯの過渡的な減少に遅れることなく、出力端子ＶＯへの電力供給を行なうことができる。
【００６４】
第２発振部１２の回路動作は第１発振部１１の回路動作と同様であるので、ここでの説明は省略する。第２発振部１２での発振周波数は、インバータ４２乃至４４、抵抗素子４６、および容量素子４７で構成される遅延回路、および抵抗素子５４、容量素子５５、およびインバータ５０乃至５２で構成される遅延回路の計時時間を加算した時間に略等しい時間であるところ、各遅延回路の遅延時間は、第１発振部１１に備えられている遅延回路の遅延時間に比して短時間に設定されている。このため、第２発振部１２による発振周波数は、第１発振部１１による発振周波数に比して高周波数である。
【００６５】
これにより、出力電圧ＶＯが過渡的に減少した場合の第１の制御が行われる。この場合、発振周波数は、定常状態の場合に比して高周波数に設定されて発振器ＯＳＣが動作する。これにより、単位時間当たりスイッチング回数が増大し、出力端子ＶＯへの電力供給が促進される。
【００６６】
尚、この間、第１発振部１１は、ナンドゲート２１の出力信号がハイレベルに固定される。この結果、ノアゲート２５から出力されるハイパルス信号Ｖｂ１がローレベルに固定される。更に、インバータ２９を介して、アンドゲート３３の出力信号がローレベルに固定され、インバータ３７を介して出力されるローパルス信号Ｖｄ１はハイレベルに固定される。
【００６７】
次に、負荷電流が急減すると、出力電圧ＶＯが過渡的に上昇する。この状態を電圧比較器ＣＭＰ２が検出し、ローレベルの出力信号ＣＭＯ２が出力される。これにより、第１発振部１１のナンドゲート２１、および第２発振部１２のナンドゲート４１の出力信号は、共にハイレベルに固定される。ノアゲート２５、４５から出力されるハイパルス信号Ｖｂ１、Ｖａ１は、何れもローレベルに固定され、発振信号ＯＳＣＯは、ローレベルに固定される。
【００６８】
これにより、出力電圧ＶＯが過渡的に上昇した場合の制御が行われる。出力電圧ＶＯが過渡的に上昇することに応じて、発振信号ＯＳＣＯの出力が停止する。出力電圧ＶＯの過渡的な上昇に遅れることなく、出力端子ＶＯへの電力供給を停止することができる。
【００６９】
図４は発振器ＯＳＣの第２の回路例である。第１の回路例（図２）で示した第１発振部１１と、発振信号ＯＳＣＯのローレベル時間が固定される第３発振部１６とを備えている。第１発振部１１の構成、作用効果は第１の回路例（図２）と同様であるので、ここでの説明は省略する。
【００７０】
また、第３発振部１６において、ナンドゲート６１、インバータ６２乃至６４、６９、７０乃至７２、７７、ノアゲート６５、アンドゲート７３、抵抗素子６６、７４、容量素子６７、７５、およびＮＭＯＳトランジスタ６８、７６は、それぞれ、第１発振部１１（図２）のナンドゲート２１、インバータ２２乃至２４、２９、３０乃至３２、３７、ノアゲート２５、アンドゲート３３、抵抗素子２６、３４、容量素子２７、３５、およびＮＭＯＳトランジスタ２８、３６に対応する。第１発振部１１（図２）では、ノアゲート２５の出力信号であるハイパルス信号Ｖｂ１がインバータ２９およびＮＭＯＳトランジスタ３６に入力されているが、第３発振部１６では、これに代えて、インバータ６９およびＮＭＯＳトランジスタ７６に、フリップフロップＦＦの出力信号ＦＦＯが入力されている。また、ラッチ回路１７と、その出力端子が接続されるインバータ１８が追加して備えられている。
【００７１】
ラッチ回路１７には、インバータ１８に接続されているナンドゲートに電圧比較器ＣＭＰ１の出力信号ＣＭＯ１が入力され、他方のナンドゲートにはフリップフロップＦＦの出力信号ＦＦＯが入力されている。また、インバータ１８の出力端子は、第１発振部１１（図２）において入力されている電圧比較器ＣＭＰ１の出力信号ＣＭＯ１に代えて、ナンドゲート６１、およびインバータ１３に入力されている。
なお、図４においてラッチ回路を設けず、出力信号ＣＭＯ１をナンドゲート６１及びインバータ１３に入力し、出力信号ＦＦＯをインバータ６９及びＮＭＯＳトランジスタ７６に入力してもよい。
【００７２】
図５を参照して、出力電圧ＶＯが過渡的な変動に対する動作を説明する。尚、第２の回路例では、出力電圧ＶＯが過渡的に減少する場合の第２の制御、出力電圧ＶＯが過渡的に上昇した場合の制御、および定常状態での制御については、第１の回路例の場合と同様であるので、ここでの説明は省略する。
【００７３】
負荷電流が急増して出力電圧ＶＯが過渡的に減少すると、電圧比較器ＣＭＰ１がハイレベルの出力信号ＣＭＯ１を出力する。この状態の時に、フリップフロップＦＦがリセット状態であると、ラッチ回路１７にはローレベルの出力信号がラッチされ、インバータ１８を介してハイレベル信号が供給される。これにより、第１発振器１１は発振動作を停止し第３発振部１６が発振動作を開始する。
【００７４】
第３発振部１６は、ナンドゲート６１の出力信号がローレベルに遷移する。ローレベル信号は、ノアゲート６５を介してハイパルス信号Ｖａ２を出力する。ハイパルス信号Ｖａ２は、発振信号ＯＳＣＯとして出力される。
【００７５】
ハイレベルの発振信号ＯＳＣＯはフリップフロップＦＦをセットし、出力信号ＦＦＯをハイレベルとする。その後、フリップフロップＦＦはリセットされて出力信号ＦＦＯはローレベルに戻る。出力信号ＦＦＯはインバータ６９にも入力される。出力信号ＦＦＯがローレベルに遷移することを起点として、アンドゲート７３は、抵抗素子７４、容量素子７５、およびインバータ７０乃至７２で構成される遅延回路で計時される時間のハイパルス信号を出力する。このハイパルス信号は、インバータ７７により反転されてナンドゲート６１に入力される。アンドゲート７３から出力されるハイレベル信号が終了することに応じて、インバータ７７の出力信号はハイレベルに遷移する。この間、出力電圧ＶＯが減少した状態が継続していれば、電圧比較器ＣＭＰ1の出力信号ＣＭＯ1がハイレベルに維持されており、ラッチ回路１７を経てインバータ１８の出力信号はハイレベルを出力している。これにより、インバータ７７のハイレベル遷移に応じて、発振信号ＯＳＣＯとしてハイパルス信号が出力される。発振信号ＯＳＣＯを自励発振により出力することができる。
【００７６】
これにより、発振信号ＯＳＣＯは、ローレベルの時間が、抵抗素子７４、容量素子７５、およびインバータ７０乃至７２で構成される遅延回路で計時される時間であり、ハイレベルの時間が、インバータ６２乃至６４、抵抗素子６６、および容量素子６７で構成される遅延回路で計時される時間である周期信号となる。この場合、前者の遅延時間を後者の遅延時間に比して短時間に設定しておけば、ローレベル時間の短い周期信号を得ることができる。
【００７７】
これにより、出力電圧ＶＯが過渡的に減少した場合の第１の制御が行われる。この場合、発振周波数は、定常状態の場合に比して高周波数で動作する自励発振動作により発振信号ＯＳＣＯが出力される。発振信号ＯＳＣＯがローレベルの時間を制限しているので、単位時間当たりスイッチング回数が増大し、出力端子ＶＯへの電力供給が促進される。
【００７８】
次に、出力電圧ＶＯが過渡的に減少する場合の第３の制御について説明する。電圧比較器ＣＭＰ１のハイレベルの出力信号ＣＭＯ１に応じて、メインスイッチＳ１がオンする最小時間を拡大する制御である。図１において、遅延回路ＤＬは、フリップフロップＦＦからの出力信号ＦＦＯのハイレベル遷移に対して遅延時間を付与する回路である。フリップフロップＦＦがセットされて出力信号ＦＦＯがハイレベルに遷移すると、遅延時間を計時する。その間は、遅延回路ＤＬの出力信号ＤＬＯはハイレベルに維持される。出力信号ＤＬＯは、電圧比較器ＣＭＰの出力信号ＣＭＯと共に、オアゲートＯ１に入力されている。これらの信号が共にローレベルになることに応じてフリップフロップＦＦをリセットする。
【００７９】
誤差増幅電圧が低い電圧レベルである場合、低い電圧レベルのセンス電圧ＶＳで電圧比較器ＣＭＰの出力信号ＣＭＯがローレベルに遷移する。定常状態であれば遅延回路ＤＬの出力信号ＤＬＯはローレベルに固定されているので、出力信号ＣＭＯのローレベル遷移の時点でフリップフロップＦＦがリセットされる。コイル電流ＩＬ１のピーク値は低レベルに維持される。
【００８０】
これに対して、出力電圧ＶＯが過渡的に減少する場合の第３の制御では、出力信号ＦＦＯのハイレベル遷移から遅延回路ＤＬにより計時される遅延時間の間は、出力信号ＤＬＯはハイレベルに維持される。この間は、フリップフロップＦＦがリセットされることはない。誤差増幅電圧の電圧レベルに関わらず、メインスイッチＳ１の最少オン時間を拡張することができる。
【００８１】
図６は、遅延回路ＤＬの具体例である。図７に動作波形を示す。図６では、説明の簡略化を図るため、アンドゲートＡ１は省略して記載している。
【００８２】
遅延回路ＤＬでは、インバータ８１に電圧比較器ＣＭＰ1の出力信号ＣＭＯ１が入力さ
れる。また、インバータ８２にフリップフロップＦＦの出力信号ＦＦＯが入力される。インバータ８１の出力端子は、ノアゲート８３、８９の入力端子に接続されている。インバータ８２の出力端子は、ノアゲート８３の他方の入力端子、およびＮＭＯＳトランジスタ８７のゲート端子に接続されている。ノアゲート８３の出力端子は、抵抗素子８４に接続され、抵抗素子８４は、ノアゲート８９の他方の入力端子に接続されると共に、ＮＭＯS
トランジスタ８６、８７のドレイン端子、および容量素子８５に接続されている。ノアゲート８９の出力端子から出力信号ＤＬＯが出力される。ＮＭＯSトランジスタ８６、８７
のソース端子、および容量素子８５は接地電圧に接続されている。
【００８３】
図７に動作波形を示す。出力電圧ＶＯが過渡的に減少して、電圧比較器ＣＭＰ１の出力信号ＣＭＯ１がハイレベルに反転すると、遅延回路ＤＬにおいて、ノアゲート８３、８９がインバータとして機能し遅延回路として活性化される。この状態で、フリップフロップＦＦの出力信号ＦＦＯのハイレベル状態を検知すると、ハイレベル信号は、インバータ８２およびノアゲート８３を介して、抵抗素子８４および容量素子８５で構成される遅延回路に入力される。ここで遅延時間が付与される。抵抗素子８４からの信号は遅延してハイレベルに遷移しノアゲート８９により反転される。遅延回路ＤＬからはローレベルに反転した出力信号ＤＬＯが出力される。
【００８４】
これにより、電圧比較器ＣＭＰからの出力信号ＣＭＯが、フリップフロップＦＦの出力信号ＦＦＯのハイレベル遷移を起点として短時間でローレベルに遷移するとしても、そのタイミングが、遅延回路ＤＬで計時される遅延時間内であれば、フリップフロップＦＦがリセットされることはなく、フリップフロップＦＦの出力信号ＦＦＯのハイレベル期間が拡張される。図７における拡張期間ＥＸが拡張される期間である。
【００８５】
１周期においてメインスイッチＳ１がオン状態に維持される最小時間が確保される。メインスイッチＳ１のオン時間を拡張して出力端子ＶＯへの電力供給を促進することができる。
【００８６】
図８を参照し、第２実施形態の構成について説明する。図８は、第２実施形態の回路ブロック図である。図８に示す２が、昇圧型のＤＣ―ＤＣコンバータである。図２、図４、及び図６で示した回路は、第２実施形態でも適用できる。また、第１実施形態と同一の構成要素は同符号で表し、説明を省略する。
【００８７】
昇圧型であるため、降圧型とは異なる位置に、入力電圧ＶＩＮ、メインスイッチＳ１、同期整流スイッチＳ２、チョークコイルＬ１、出力容量素子ＣＯ、及び出力端子ＶＯが接続されている。また、昇圧型の実施形態では、同期整流スイッチＳ２にＰＭＯＳトランジスタを使用している。
【００８８】
ハイ側ドライバＤＶＨの出力端子は、同期整流スイッチＳ２のゲート端子に接続されている。ロー側ドライバＤＶＬの出力端子は、メインスイッチＳ１のゲート端子に接続されている。同期整流スイッチＳ２のソース端子は、抵抗素子Ｒ１１の一端、抵抗素子Ｒ２１の一端、出力端子ＶＯ、及び出力容量素子ＣＯの一端にそれぞれ接続されている。出力容量素子ＣＯの他端は接地されている。
【００８９】
メインスイッチＳ１のソース端子は接地されている。メインスイッチＳ１のドレイン端子、同期整流スイッチＳ２のドレイン端子、及びチュークコイルＬ１の一端はそれぞれ接続されている。チョークコイルＬ１の他端には、入力電圧ＶＩＮが入力されている。
【００９０】
降圧型と昇圧型とが有する特有の差異以外、昇圧型のＤＣ−ＤＣコンバータ２とＤＣ−ＤＣコンバータ１との差異はない。図３及び図５に示す、発振器を第１及び第２の回路例とした時の動作波形にも変化はない。よって、作用及び効果についての記載は省略する。
【００９１】
図９を参照し、第３実施形態の構成について説明する。図９は、第３実施形態の回路ブロック図である。図９に示す３が、昇圧型のＤＣ―ＤＣコンバータを改良したＤＣ−ＤＣコンバータである（以下、単に「改良したＤＣ−ＤＣコンバータ」と記す。）。第２実施形態と同一の構成要素は同符号で表し、説明を省略する。また、図２、図４、及び図６で示した回路は、第３実施形態でも適用できる。
【００９２】
第２実施形態とは異なり、同期整流スイッチＳ２のソース端子には、抵抗素子Ｒ１１及びＲ２１の一端、出力容量素子ＣＯの一端、及び出力端子ＶＯが接続されていない。代わりに、同期整流スイッチＳ２のソース端子には、容量素子Ｃ１の一端、スイッチ素子ＳＷ１の第１端子、及び第２同期整流スイッチＳ３のソース端子がそれぞれ接続されている。
【００９３】
容量素子Ｃ１の他端は接地されている。スイッチ素子ＳＷ１の第２端子は、接地されている。スイッチ素子ＳＷ１の第３端子は、第２同期整流スイッチＳ２のゲート端子に接続されている。スイッチ素子ＳＷ１の制御端子は、電圧比較器ＣＭＰ２の出力端子に接続されている。
【００９４】
スイッチ素子ＳＷ１は、制御端子に入力される論理レベルにより、接続先を変更する素子である。制御端子にハイレベルが入力されると、スイッチ素子ＳＷ１は、第２同期整流スイッチＳ３のゲート端子と接地電圧とを接続する。制御端子にローレベルが入力されると、スイッチ素子ＳＷ１は、第２同期整流スイッチＳ３のゲート端子と同期整流スイッチＳ２のソース端子とを接続する。
【００９５】
第２同期整流スイッチＳ３のドレイン端子には、抵抗素子Ｒ１１及びＲ２１の一端、出力端子ＶＯ、及び出力容量素子ＶＯの一端が接続されている。出力容量素子ＶＯの他端は接地されている。また、第３実施形態では、第２同期整流スイッチＳ３にＰＭＯＳトランジスタを使用している。
【００９６】
図１０を参照し、第３実施形態の作用及び効果について説明する。なお、ここでは第３実施形態特有の作用及び効果のみを説明する。それ以外の作用及び効果は第２実施形態と同様であるため説明を省略する。
【００９７】
負荷電流が重負荷から軽負荷へと遷移する時の定常状態を想定する。この時において、出力電圧ＶＯは過渡的に増加する。また、比較器ＣＭＰ２の出力端子ＣＭＯ２からローレベルが出力される。出力端子ＣＭＯ２から出力されるローレベルがスイッチ素子ＳＷ１の制御端子に入力されると、スイッチ素子ＳＷ１は、第２同期整流スイッチＳ３のゲート端子とソース端子とを接続する。これにより、第２同期整流スイッチＳ３はオフするため、スイッチＳ３のソース―ドレイン間は遮断され、電気的に非導通状態となり、出力電圧ＶＯの上昇を抑制することができる。図１０の点線で記した波形が第２実施形態における出力電圧ＶＯであり、実線で記した波形が第３実施形態における出力電圧ＶＯである。
【００９８】
ここで、電圧比較器ＣＭＰ、フリップフロップＦＦ、駆動制御回路ＤＶＣ、ハイ側ドライバＤＶＨ、ロー側ドライバＤＶＬ、電流センス回路ＣＳ、およびこれらの回路間を結ぶ論理ゲートが、第１制御部の一例である。また、発振器ＯＳＣの第１の回路例における第１発振部１１、第２発振部１２が第１計時部の一例である。また、発振器ＯＳＣの第２の回路例における第３発振部１６が第２計時部の一例である。また、発振器ＯＳＣの第１の回路例におけるナンドゲート４１、ノアゲート４５、オアゲート１４、およびアンドゲート１５が第２制御部の一例である。更に、発振器ＯＳＣの第２の回路例におけるナンドゲート６１、ノアゲート６５、オアゲート１４、およびアンドゲート１５が第２制御部の一例である。また、遅延回路ＤＬが第３制御部の一例である。また、抵抗素子Ｒ１１、Ｒ１２、および微分回路Ｄ１が第１分圧部の一例であり、抵抗素子Ｒ２１、Ｒ２２が第２分圧部の一例である。また、チョークコイルＬ１はインダクタンス素子の一例である。
【００９９】
以上、詳細に説明したように、本実施形態によれば、出力電圧ＶＯが過渡的に減少する際の第１の制御として、出力電圧ＶＯが、基準電圧ＶＲＦからオフセット電圧ＶＯＦ１以上低下した電圧値に対応する電圧値まで減少したことを検出して、発振信号ＯＳＣＯの発信周期を、それ以前の周期に比して短周期とする。
【０１００】
これにより、出力電圧ＶＯが減少する過渡状態において、通常の動作より短周期の発振信号ＯＳＣＯでスイッチング動作が行われる。チョークコイルＬ１を介して出力端子ＶＯに送られる単位時間当たりの電力量を増大させることができる。出力電圧ＶＯが減少する過渡状態において、誤差増幅器ＥＲによる制御に先立って出力電圧ＶＯへの給電を行なうことができる。出力電圧ＶＯの過渡的な減少に迅速に応答することができる。
【０１０１】
また、出力電圧ＶＯが過渡的に減少する際の第１の制御として、出力電圧ＶＯが、基準電圧ＶＲＦからオフセット電圧ＶＯＦ１以上低下した電圧値に対応する電圧値まで減少したことを検出して、メインスイッチＳ１をオンする。
【０１０２】
これにより、出力電圧ＶＯが減少する過渡状態において、出力電圧ＶＯの過渡的な減少に即応してメインスイッチＳ１をオンすることができる。予め定められた周期でのスイッチング動作では、１周期の中でのメインスイッチＳ１のオンタイミングは定まっているところ、第２の制御では、出力電圧ＶＯの減少に迅速に応答してメインスイッチＳ１をオンさせることができる。出力電圧ＶＯの過渡的な減少に迅速に応答することができる。
【０１０３】
また、出力電圧ＶＯが過渡的に減少する際の第３の制御として、出力電圧ＶＯが、基準電圧ＶＲＦからオフセット電圧ＶＯＦ１以上低下した電圧値に対応する電圧値まで減少したことを検出して、フリップフロップＦＦの出力信号ＦＦＯの最小オン期間（ハイレベル期間）を拡張する。
【０１０４】
これにより、出力電圧ＶＯが減少する過渡状態において、メインスイッチＳ１のオン期間を長くして、チョークコイルＬ１への電力供給時間を長くすることができる。出力電圧ＶＯの過渡的な減少に迅速に応答することができる。
【０１０５】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、本実施形態では、出力電圧ＶＯの過渡的な減少に対して、第１乃至第３の制御をすべて実施する実施形態について説明したが、個々の制御は、単独でも出力電圧ＶＯの過渡的な減少に対して迅速に応答することができるものである。第１乃至第３の制御のすべてを組み合わせる他、いずれか２つの制御の組み合わせ、また個々の制御を単独で使用しても、出力電圧Ｖｏの過渡的な減少を抑制する高速応答を実現することができる。
また、本実施形態では、抵抗素子Ｒ１１、Ｒ１２で構成される分圧回路に対してのみ微分回路Ｄ１を備える構成を例示したが、実施形態はこれに限定されるものではない。抵抗素子Ｒ２１、Ｒ２２で構成される分圧回路に対しても、同様の微分回路を備える構成とすることもできる。
また、本実施形態では、２組の分圧回路（抵抗素子Ｒ１１、Ｒ１２で構成される分圧回路、および抵抗素子Ｒ２１、Ｒ２２で構成される分圧回路）を備える構成としたが、いずれか１つの分圧回路で構成することもできる。また、誤差増幅器ＥＲに接続される分圧回路と、電圧比較器ＣＭＰ１、ＣＭＰ２に接続される分圧回路との間には、特に制約はない。誤差増幅器ＥＲと電圧比較器ＣＭＰ１、ＣＭＰ２とで、分圧回路を共用する構成、個々に別個に分圧回路を備える構成など、適宜に組み合わせることができる。
【０１０６】
以下、本発明の諸態様を付記としてまとめる。
（付記１）  インダクタンス素子への入力電圧の給電に基づいて前記インダクタンス素子から出力される出力電圧と基準電圧により定められる設定電圧とに応じた誤差電圧を増幅する誤差増幅器と、
前記インダクタンス素子への前記入力電圧の給電の経路に含まれるスイッチ素子を、前記誤差増幅器の出力に応じてスイッチング動作させることにより、前記出力電圧を前記設定電圧に制御する第１制御部と、
前記スイッチ素子の前記スイッチング動作の周期を指定する周期信号を発する発振器とを備え、
前記発振器は、前記出力電圧が前記設定電圧から第１電圧値以上低下した場合に、前記周期信号の周期を短くすることを特徴とするＤＣ／ＤＣコンバータ制御回路。
（付記２）  前記発振器は、前記周期信号の前記周期を計時する第１計時部を備え、
前記周期信号の前記周期が短くされた場合に、前記第１計時部で計時する時間を短縮することを特徴とする付記１に記載のＤＣ／ＤＣコンバータ制御回路。
（付記３）  前記発振器は、前記スイッチ素子の非導通時間を計時する第２計時部を備え、
前記周期信号の前記周期が短くされた場合に、前記第２計時部で計時する時間を短縮することを特徴とする付記１に記載のＤＣ／ＤＣコンバータ制御回路。
（付記４）  前記出力電圧が前記設定電圧から前記第１電圧値以上低下した場合に、前記スイッチ素子を導通する第２制御部を備えることを特徴とする付記１乃至３の少なくとも何れか１項に記載のＤＣ／ＤＣコンバータ制御回路。
（付記５）  前記出力電圧が前記設定電圧から前記第１電圧値以上低下した場合に、前記スイッチ素子の導通時間を長くする第３制御部を備えることを特徴とする付記１乃至４の少なくとも何れか１項に記載のＤＣ／ＤＣコンバータ制御回路。
（付記６）  インダクタンス素子への入力電圧の給電を予め定められた周期で行なうことにより前記インダクタンス素子から出力される出力電圧の、基準電圧により定められる設定電圧からの誤差電圧を増幅する誤差増幅器と、
前記インダクタンス素子への前記入力電圧の給電経路を形成するスイッチ素子を、前記予め定められた周期で前記誤差増幅器の出力に応じてスイッチング動作させることにより、前記出力電圧を前記設定電圧に制御する第１制御部と、
前記出力電圧が前記設定電圧から第１電圧値以上低下したことに応じて、前記スイッチ素子を導通する第２制御部とを備えることを特徴とするＤＣ／ＤＣコンバータ制御回路。（付記７）  前記出力電圧が前記設定電圧から第１電圧値以上低下した場合に、前記スイッチ素子の導通時間を長くする第３制御部
をさらに備えることを特徴とする付記１に記載のＤＣ／ＤＣコンバータ制御回路。
（付記８）  前記出力電圧が前記設定電圧から前記第１電圧値以上低下したことを検出する第１電圧検出器を備えることを特徴とする付記１乃至７の少なくとも何れか１項に記載のＤＣ／ＤＣコンバータ制御回路。
（付記９）  前記第１電圧検出器は、前記第１電圧値に対応するオフセット電圧が付与されており、前記出力電圧あるいは該出力電圧に基づく電圧、および前記基準電圧が入力されることを特徴とする付記８に記載のＤＣ／ＤＣコンバータ制御回路。
（付記１０）  前記出力電圧が前記設定電圧から第２電圧値以上上昇した場合に、前記スイッチ素子の非導通状態とすることを特徴とする付記１乃至９の少なくとも何れか１項に記載のＤＣ／ＤＣコンバータ制御回路。
（付記１１）  前記発振器は、前記出力電圧が、前記設定電圧から前記第２電圧値以上上昇した場合に、前記周期信号の出力を停止することを特徴とする付記１０に記載のＤＣ／ＤＣコンバータ制御回路。
（付記１２）  前記出力電圧が前記設定電圧から前記第２電圧値以上上昇したことを検出する第２電圧検出器を備えることを特徴とする付記１０または１１に記載のＤＣ／ＤＣコンバータ制御回路。
（付記１３）  前記第２電圧検出器は、前記第２電圧値に対応するオフセット電圧が付与されており、前記出力電圧あるいは該出力電圧に基づく電圧、および前記基準電圧が入力されることを特徴とする付記１２に記載のＤＣ／ＤＣコンバータ制御回路。
（付記１４）  前記出力電圧が入力され該出力電圧を分圧した第１分圧電圧を出力すると共に、前記出力電圧と前記第１分圧電圧との間に微分回路を有する第１分圧部を備え、
前記第１分圧電圧が前記出力電圧に基づく電圧として、前記第１および第２電圧検出器の少なくとも何れか一方に入力されることを特徴とする付記８、９、１２、および１３の少なくとも何れか１項に記載のＤＣ／ＤＣコンバータ制御回路。
（付記１５）  前記出力電圧が入力され該出力電圧を分圧した第２分圧電圧を出力する第２分圧部を備え、
前記第２分圧電圧が前記出力電圧に基づく電圧として、前記第１および第２電圧検出器の少なくとも何れか一方に入力されることを特徴とする付記８、９、１２、および１３の少なくとも何れか１項に記載のＤＣ／ＤＣコンバータ制御回路。
（付記１６）  前記出力電圧が入力され該出力電圧を分圧した第１分圧電圧を出力すると共に、前記出力電圧と前記第１分圧電圧との間に微分回路を有する第１分圧部と、
前記出力電圧が入力され該出力電圧を分圧した第２分圧電圧を出力する第２分圧部とを備え、
前記第１および第２分圧電圧が共に、前記出力電圧に基づく電圧として、前記第１および第２電圧検出器の少なくとも何れか一方に入力されることを特徴とする付記８、９、１２、および１３の少なくとも何れか１項に記載のＤＣ／ＤＣコンバータ制御回路。
（付記１７）  インダクタンス素子への入力電圧の給電に基づいて前記インダクタンス素子から出力される出力電圧と基準電圧により定められる設定電圧とに応じて誤差電圧を増幅し、
前記インダクタンス素子への前記入力電圧の給電の経路に含まれるスイッチ素子を、前記誤差電圧に応じてスイッチング動作させることにより、前記出力電圧を前記設定電圧に制御し、
前記スイッチ素子の前記スイッチング動作の周期を指定する周期信号を発し、
前記出力電圧が前記設定電圧から第１電圧値以上低下した場合に、前記周期信号の周期を短くすることを特徴とするＤＣ／ＤＣコンバータ制御方法。
（付記１８）  前記周期信号の前記周期が短くされた場合に、前記スイッチ素子の非導通時間を短縮することを特徴とする付記１８に記載のＤＣ／ＤＣコンバータ制御方法。
（付記１９）  前記出力電圧が前記設定電圧から前記第１電圧値以上低下した場合に、前記スイッチ素子を導通することを特徴とする付記１７に記載のＤＣ／ＤＣコンバータ制御方法。
（付記２０）  前記出力電圧が前記設定電圧から前記第１電圧値以上低下した場合に、前記スイッチ素子の導通時間を長くする
ことを特徴とする付記１７に記載のＤＣ／ＤＣコンバータ制御方法。
【符号の説明】
【０１０７】
１      ＤＣ−ＤＣコンバータ
２      昇圧型のＤＣ−ＤＣコンバータ
３      昇圧型のＤＣ−ＤＣコンバータを改良したＤＣ−ＤＣコンバータ
１１      第１発振部
１２      第２発振部
１６      第３発振部
ＣＭＰ、ＣＭＰ１、ＣＭＰ２      電圧比較器
ＣＯ      出力容量素子
ＣＳ      電流センス回路
ＤＬ      遅延回路
ＤＶＣ      駆動制御回路
ＤＶＨ      ハイ側ドライバ
ＤＶＬ      ロー側ドライバ
ＥＲ      誤差増幅器
ＦＦ      フリップフロップ
Ｌ１      チョークコイル
ＯＳＣ      発振器
ＰＣ      位相補償回路
Ｓ１      メインスイッチ
Ｓ２      同期整流スイッチＳ２  
ＶＲＦ      基準電圧源
ＩＬ、ＩＬ１、ＩＬ２      コイル電流
ＯＳＣＯ      発振信号
ＶＦＢ１、ＶＦＢ２      分圧電圧
ＶＩＮ      入力電圧
ＶＯＦ１、ＶＯＦ２      オフセット電圧
ＶＳ      センス電圧
【図１】
2010022186.tif 000003
【図２】
2010022186.tif 000004
【図３】
2010022186.tif 000005
【図４】
2010022186.tif 000006
【図５】
2010022186.tif 000007
【図６】
2010022186.tif 000008
【図７】
2010022186.tif 000009
【図８】
2010022186.tif 000010
【図９】
2010022186.tif 000011
【図１０】
2010022186.tif 000012