(57)【要約】【課題】電流加算型Ｄ／Ａ変換器のインバータに流れる貫通電流を抑制する。【解決手段】電流加算型Ｄ／Ａ変換器１００のインバータＩＶ１〜ＩＶｍは、データ信号Ｄ１〜ＤｍにＲＨＺ信号を合成する信号合成回路１の出力ＩＮＰ１〜ＩＮＰｍおよびＩＮＮ１〜ＩＮＮｍが入力され、ＲＨＺ信号が短周期パルスを出力するごとに、出力ＯＵＴ１〜ＯＵＴｍがハイインピーダンス状態になる。【選択図】図１
2010050753.tif 000002
【特許請求の範囲】
【請求項１】
一端がそれぞれインバータの出力に接続され、他端が共通に接続された複数の抵抗を有する電流加算型Ｄ／Ａ変換器を備えるＤ／Ａコンバータであって、
前記インバータは、
クロックに同期して変化するデータ信号に前記クロックの半周期ごとに出力される短周期パルス信号を合成する信号合成回路の出力が入力され、
前記短周期パルス信号の出力ごとに、出力がハイインピーダンス状態になる
ことを特徴とするＤ／Ａコンバータ。
【請求項２】
前記信号合成回路が、
前記インバータを構成するＰＭＯＳトランジスタの導通を制御する第１の制御信号と、
前記インバータを構成するＮＭＯＳトランジスタの導通を制御する第２の制御信号と
を生成する
ことを特徴とする請求項１に記載のＤ／Ａコンバータ。
【請求項３】
前記信号合成回路が、
前記データ信号が‘１’のときは、
前記第１の制御信号として‘１’を出力し、前記第２の制御信号として前記短周期パルス信号の反転信号を出力し、
前記データ信号が‘０’のときは、
前記第１の制御信号として前記短周期パルス信号を出力し、前記第２の制御信号として‘０’を出力する
ことを特徴とする請求項２に記載のＤ／Ａコンバータ。
【請求項４】
前記インバータの出力端子に接続された電荷排出手段を有し、
前記電荷排出手段が、
前記インバータの出力がハイインピーダンス状態になったときに前記ＰＭＯＳトランジスタおよび前記ＮＭＯＳトランジスタの寄生容量に蓄積された電荷を排出する
ことを特徴とする請求項１乃至３のいずれか１項に記載のＤ／Ａコンバータ。
【請求項５】
前記電荷排出手段は、
前記短周期パルス信号の立ち上りよりも遅れて立ち上がって前記短周期パルス信号の立ち下りよりも早く立ち下がる電荷排出信号が入力されたときに前記電荷の排出を行う
ことを特徴とする請求項４に記載のＤ／Ａコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａコンバータに関する。
【背景技術】
【０００２】
ΔΣ変調器を用いたオーバーサンプリング方式のΔΣ型Ｄ／Ａコンバータが、オーディオ機器や通信機器等に用いられている。その中でも、ΔΣ変調器の出力分解能を多ビット化したマルチビットΔΣ変調器を用いるマルチビットΔΣ型Ｄ／Ａコンバータが、高Ｓ／Ｎ比を実現するために用いられる。
【０００３】
マルチビットΔΣ型Ｄ／Ａコンバータの内部構成の例としては、マルチビットΔΣ変調器と、その出力をサーモメータコードに変換した上で並び替えアルゴリズムにもとづくデータ変換を行うデータ変換回路と、そのデータ変換回路の出力データにより選択されたインバータの出力電流を加算する電流加算型Ｄ／Ａ変換器と、を備えるものがある（例えば、特許文献１参照。）。
【０００４】
上述のような電流加算型Ｄ／Ａ変換器では、入力されるデジタル信号のビット間にエッジ位置のズレがあると、Ｄ／Ａコンバータの出力に歪みが生じる。そこで、このエッジを揃えるために、電流加算型Ｄ／Ａ変換器の入力信号をＲＺ（Return-to-Zero）信号とすることが行われる（例えば、特許文献２参照。）。
【０００５】
しかし、電流加算型Ｄ／Ａ変換器の入力信号をＲＺ信号とした場合、ＲＺ信号のエッジごとに電流加算型Ｄ／Ａ変換器のインバータに過渡的に貫通電流が流れ、その結果、Ｄ／Ａコンバータの電源電圧が変動し、Ｄ／Ａコンバータの出力特性が悪化する、という問題があった。
【特許文献１】特開２００１−２７４６８５号公報  （第９ページ、図２）
【特許文献２】特開平７−３８４４０号公報  （第５ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、電流加算型Ｄ／Ａ変換器のインバータに流れる貫通電流を抑制することのできるＤ／Ａコンバータを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、一端がそれぞれインバータの出力に接続され、他端が共通に接続された複数の抵抗を有する電流加算型Ｄ／Ａ変換器を備えるＤ／Ａコンバータであって、前記インバータは、クロックに同期して変化するデータ信号に前記クロックの半周期ごとに出力される短周期パルス信号（ＲＨＺ信号）を合成する信号合成回路の出力が入力され、前記ＲＨＺ信号の出力ごとに、出力がハイインピーダンス状態になることを特徴とするＤ／Ａコンバータが提供される。
【発明の効果】
【０００８】
本発明によれば、電流加算型Ｄ／Ａ変換器のインバータに流れる貫通電流を抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１０】
図１は、本発明の実施例１に係る電流加算型Ｄ／Ａ変換器の構成の例を示す回路図である。
【００１１】
本実施例の電流加算型Ｄ／Ａ変換器１００は、ｍビットのデータ信号Ｄ１〜Ｄｍが入力されるｍ個のインバータＩＶ１〜ＩＶｍの出力ＯＵＴ１〜ＯＵＴｍが、それぞれ抵抗Ｒ１〜Ｒｍの一端に接続され、データ信号Ｄ１〜Ｄｍの値に応じて加算された電流が、共通に接続された抵抗Ｒ１〜Ｒｍの他端から出力される。
【００１２】
インバータＩＶ（１〜ｍ）は、それぞれ信号合成回路１により、それぞれのＰＭＯＳトランジスタＰ（１〜ｍ）およびＮＭＯＳトランジスタＮ（１〜ｍ）が個別に制御される。
【００１３】
信号合成回路１は、クロックに同期して変化するデータ信号Ｄ（１〜ｍ）に、クロックの半周期ごとに出力される短周期パルスのＲＨＺ信号を合成し、インバータＩＶ（１〜ｍ）のＰＭＯＳトランジスタＰ（１〜ｍ）を制御する信号ＩＮＰ（１〜ｍ）、およびＮＭＯＳトランジスタＮ（１〜ｍ）を制御する信号ＩＮＮ（１〜ｍ）を出力する。
【００１４】
ここで、ＲＨＺ信号のパルス幅は、データ信号Ｄ１〜Ｄｍの信号変化のエッジ位置のズレの範囲をカバーするように決定されている。
【００１５】
この信号合成回路１の制御により、インバータＩＶ（１〜ｍ）の出力ＯＵＴ（１〜ｍ）は、ＲＨＺ信号に短周期パルスが出力されるごとにハイインピーダンス（ＨＺ）状態になる。
【００１６】
図２に、信号合成回路１の具体的な回路構成の例を示す。
【００１７】
図２に示す例では、信号合成回路１は、データ信号ＤとＲＨＺ信号が入力されてＩＮＰ信号を出力するＯＲゲートＯＲと、データ信号ＤとインバータＩＮＶにより反転されたＲＨＺ信号が入力されてＩＮＮ信号を出力するＡＮＤゲートＡＮＤと、から構成される。
【００１８】
図３に、信号合成回路１の入出力信号の関係、および信号合成回路１により制御されるインバータの出力の様子を波形図で示す。
【００１９】
ＲＨＺ信号のパルス幅が、データ信号Ｄ１〜Ｄｍの信号変化のエッジ位置のズレの範囲をカバーしているので、データ信号Ｄが‘１’に立ち上がるとき、その立ち上りのタイミングに関らず、ＩＮＰ信号は、ＲＨＺ信号の立ち上りで立ち上がり、ＩＮＮ信号は、ＲＨＺ信号の立ち下りで立ち上がる。
【００２０】
同様に、データ信号Ｄが‘０’に立ち下がるときは、その立ち下りのタイミングに関らず、ＩＮＰ信号は、ＲＨＺ信号の立ち下りで立ち上がり、ＩＮＮ信号は、ＲＨＺ信号の立ち上りで立ち下がる。
【００２１】
これにより、データ信号Ｄの立ち上りおよび立ち下りにおいて、インバータＩＶ（１〜ｍ）のＰＭＯＳトランジスタＰ（１〜ｍ）とＮＭＯＳトランジスタＮ（１〜ｍ）が、ともに非導通となるので、インバータＩＶ（１〜ｍ）の出力ＯＵＴ（１〜ｍ）は、ＨＺ状態となり、インバータＩＶ（１〜ｍ）には貫通電流が流れない。
【００２２】
このような本実施例によれば、ＲＨＺ信号でデータ信号Ｄ１〜Ｄｍの信号変化のエッジを揃えることができ、かつ、インバータＩＶ１〜ＩＶｍの流れる貫通電流を抑制することができる。
【００２３】
また、データ信号Ｄ１〜Ｄｍにおいて、‘１’が続く場合と、‘０’が続く場合とでは、信号の持つエネルギーが異なり、これをそのままＤ／Ａ変換すると、変換出力の歪みに繋がるが、本実施例のように、ＲＨＺ信号との合成を行うと、データ信号Ｄ１〜Ｄｍに‘１’が続く場合と‘０’が続く場合のエネルギーを均等にすることができ、Ｄ／Ａ変換出力の歪みを改善することができる。
【実施例２】
【００２４】
実施例１では、データ信号Ｄ１〜Ｄｍの立ち上りおよび立ち下りでインバータＩＶ１〜ＩＶｍの出力ＯＵＴ１〜ＯＵＴｍをＨＺ状態として、インバータＩＶ１〜ＩＶｍに貫通電流が流れることを防止したが、インバータＩＶ１〜ＩＶｍの出力ＯＵＴ１〜ＯＵＴｍをＨＺ状態にすることにより、ＰＭＯＳトランジスタＰ１〜ＰｍおよびＮＭＯＳトランジスタＮ１〜Ｎｍのドレイン−ゲート間の寄生容量に蓄積された電荷が出力ＯＵＴ１〜ＯＵＴｍへ流れ出し、Ｄ／Ａ変換特性を悪化させるという懸念も生じる。
【００２５】
そこで、本実施例では、この懸念を解消するため、インバータＩＶの出力ＯＵＴ１〜ＯＵＴｍに寄生容量の電荷排出素子を接続した例を示す。
【００２６】
図４は、本発明の実施例２に係る電流加算型Ｄ／Ａ変換器の構成の例を示す回路図である。
【００２７】
本実施例の電流加算型Ｄ／Ａ変換器２００は、図１に示した回路のインバータＩＶ１〜ＩＶｍの出力ＯＵＴ１〜ＯＵＴｍに、寄生容量の電荷排出素子として、ＮＭＯＳトランジスタＮ１１〜Ｎ１ｍを接続したものである。そこで、図４において、図１と同一の部分には図１と同一の符号を付し、ここでは、その詳細な説明を省略する。
【００２８】
ＮＭＯＳトランジスタＮ１１〜Ｎ１ｍは、インバータＩＶ１〜ＩＶｍの出力ＯＵＴ１〜ＯＵＴｍと接地端子との間にそれぞれ接続される。ＮＭＯＳトランジスタＮ１１〜Ｎ１ｍのゲート端子には、電荷排出制御用信号ＲＨＺｄが入力される。
【００２９】
図５に、電荷排出制御用信号ＲＨＺｄとＲＨＺ信号との位相関係を示す。
【００３０】
電荷排出制御用信号ＲＨＺｄは、ＲＨＺ信号の立ち上りよりも遅れて立ち上り、ＲＨＺ信号の立ち下りよりも早く立ち下がる。
【００３１】
これにより、ＲＨＺ信号が‘１’になってインバータＩＶ１〜ＩＶｍがＨＺ状態になったときに、電荷排出制御用信号ＲＨＺｄは‘１’になって、ＮＭＯＳトランジスタＮ１１〜Ｎ１ｍを導通状態にする。
【００３２】
ＮＭＯＳトランジスタＮ１１〜Ｎ１ｍが導通状態になることにより、インバータＩＶ１〜ＩＶｍの寄生容量に蓄積された電荷が接地端子へ排出される。
【００３３】
図６に、インバータＩＶ１を例にとり、ＮＭＯＳトランジスタＮ１１による寄生容量の電荷排出の様子を示す。
【００３４】
ここでは、インバータＩＶ１のＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のドレイン−ゲート間の寄生容量を、それぞれＣ１１、Ｃ１２と表す。
【００３５】
この寄生容量Ｃ１１、Ｃ１２に蓄積された電荷は、電荷排出制御用信号ＲＨＺｄが‘１’になって、ＮＭＯＳトランジスタＮ１１が導通したときに、接地端子へ放電される。このとき、ＮＭＯＳトランジスタＮ１１には、寄生容量Ｃ１１からの放電電流Ｉ１１および寄生容量Ｃ１２からの放電電流Ｉ１２が流れる。
【００３６】
これにより、インバータＩＶ１の出力ＯＵＴ１がＨＺ状態のとき、寄生容量Ｃ１１、Ｃ１２に蓄積された電荷が、出力ＯＵＴ１へ流れ出すことを防止することができる。
【００３７】
このような本実施例によれば、インバータＩＶ１〜ＩＶｍの寄生容量に蓄積された電荷が、インバータＩＶ１〜ＩＶｍがＨＺ状態になっても出力ＯＵＴ１〜ＯＵＴｍへ流れ出さないので、Ｄ／Ａ変換特性の悪化を防止することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例１に係る電流加算型Ｄ／Ａ変換器の構成の例を示す回路図。
【図２】本発明の実施例の信号合成回路の構成の例を示す回路図。
【図３】本発明の実施例の信号合成回路の動作の例を示す波形図。
【図４】本発明の実施例２に係る電流加算型Ｄ／Ａ変換器の構成の例を示す回路図。
【図５】本発明の実施例２の電流加算型Ｄ／Ａ変換器の電荷排出制御用信号の例を示す波形図。
【図６】本発明の実施例２の電流加算型Ｄ／Ａ変換器における電荷排出動作の説明図。
【符号の説明】
【００３９】
１  信号合成回路
１００、２００  電流加算型Ｄ／Ａ変換器
ＩＶ１〜ＩＶｍ、ＩＮＶ  インバータ
Ｐ１〜Ｐｍ  ＰＭＯＳトランジスタ
Ｎ１〜Ｎｍ、Ｎ１１〜Ｎ１ｍ  ＮＭＯＳトランジスタ
Ｒ１〜Ｒｍ  抵抗
ＯＲ  ＯＲゲート
ＡＮＤ  ＡＮＤゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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