(57)【要約】【課題】アクセス速度の低下を最小限に抑制しつつ、プリデコード信号のリセットによる消費電力の増大を防止する。【解決手段】ロウアドレスＲＡＤＴをプリデコードすることによりプリデコード信号ＲＦを生成するプリデコーダ１００と、ロウアドレスＲＡＤＴが不良アドレスであるか否かを判定する救済判定回路３００と、救済判定回路３００によりロウアドレスＲＡＤＴが不良アドレスであると判定された場合に、救済アドレスＲＲＥＤを生成する救済アドレスデコーダ４００と、プリチャージコマンドの発行に応答して、プリデコード信号ＲＦをリセットすることなく救済アドレスＲＲＥＤをリセットする信号制御回路２００とを備える。これにより、プリデコード信号ＲＦのリセットによる消費電力の増大が防止される一方、ロウ系アクセスを律速する冗長パスについては高速なアクセスが担保される。【選択図】図２
2010108546.tif 000002
【特許請求の範囲】
【請求項１】
通常メモリセル及び不良のある前記通常メモリセルを置換するための冗長メモリセルを含むメモリセルアレイを有し、アクティブコマンドに同期して供給されるロウアドレスに基づいて前記メモリセルアレイ内の所定のワード線を選択し、プリチャージコマンドに応答して前記ワード線の選択を解除する半導体記憶装置であって、
前記ロウアドレスをプリデコードすることによりプリデコード信号を生成するプリデコーダと、
前記ロウアドレスが不良アドレスであるか否かを判定する救済判定回路と、
前記救済判定回路により前記ロウアドレスが不良アドレスであると判定された場合に、救済アドレスを生成する救済アドレスデコーダと、
前記救済判定回路により前記ロウアドレスが不良アドレスではないと判定された場合には、前記プリデコード信号に基づいて前記通常メモリセルに対応するワード線を選択し、前記救済判定回路により前記ロウアドレスが不良アドレスであると判定された場合には、前記救済アドレスに基づいて前記冗長メモリセルに対応するワード線を選択するワードドライバと、
前記プリチャージコマンドの発行に応答して、前記プリデコード信号をリセットすることなく、前記救済アドレスをリセットする信号制御回路と、を備えることを特徴とする半導体記憶装置。
【請求項２】
前記プリデコード信号を伝達する複数の信号配線は、隣接する前記信号配線が入れ替わるツイスト構造を有していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の信号配線間には、シールド電源配線が配置されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記信号制御回路は、前記ワードドライバの起動タイミングを制御するタイミング信号を生成し、
前記タイミング信号は、前記ロウアドレスの入力に基づく前記プリデコード信号の遷移及び前記救済アドレスの遷移のいずれか遅い方を基準として活性化することを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置。
【請求項５】
通常メモリセル及び不良のある前記通常メモリセルを置換するための冗長メモリセルを含むメモリセルアレイを有し、アクティブコマンドに同期して供給されるロウアドレスに基づいて前記メモリセルアレイ内の所定のワード線を選択し、プリチャージコマンドに応答して前記ワード線の選択を解除する半導体記憶装置であって、
前記プリチャージコマンドの発行に応答して、前記ロウアドレスをプリデコードしたプリデコード信号をリセットすることなく、前記ロウアドレスを救済判定して生成した救済アドレスをリセットすることを特徴とする半導体記憶装置。
【請求項６】
通常メモリセル及び不良のある前記通常メモリセルを置換するための冗長メモリセルを含むメモリセルアレイを有し、アクティブコマンドに同期して供給されるロウアドレスに基づいて前記メモリセルアレイ内の所定のワード線を選択し、プリチャージコマンドに応答して前記ワード線の選択を解除する半導体記憶装置の制御方法であって、
前記ロウアドレスをプリデコードすることによりプリデコード信号を生成するプリデコード信号生成ステップと、
前記ロウアドレスが不良アドレスであるか否かを判定する判定ステップと、
前記判定ステップにより前記ロウアドレスが不良アドレスであると判定された場合に、救済アドレスを生成する救済アドレス生成ステップと、
前記判定ステップにより前記ロウアドレスが不良アドレスではないと判定された場合には、前記プリデコード信号に基づいて前記通常メモリセルに対応するワード線を選択し、前記判定ステップにより前記ロウアドレスが不良アドレスであると判定された場合には、前記救済アドレスに基づいて前記冗長メモリセルに対応するワード線を選択するワード線選択ステップと、
前記プリチャージコマンドの発行に応答して、前記プリデコード信号をリセットすることなく、前記救済アドレスをリセットするアドレスリセットステップと、を備えることを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びその制御方法に関し、特に、欠陥のある通常メモリセルを置換するための冗長メモリセルを有する半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）は、最も広く用いられている半導体記憶装置の一つである。近年用いられているＤＲＡＭは、クロック信号に同期してコマンドが入力、データが入出力されるシンクロナス型が大部分を占めている。シンクロナス型のＤＲＡＭに対するコマンドの発行は次のように行う。
【０００３】
まず、データの読み出しを行う場合には、アクティブコマンド（ＡＣＴ）に同期してロウアドレスを入力し、次に、リードコマンド（ＲＥＡＤ）に同期してカラムアドレスを入力する。これにより、データ入出力ピンからはリードデータが出力される。一方、データの書き込みを行う場合には、アクティブコマンド（ＡＣＴ）に同期してロウアドレスを入力し、次に、ライトコマンド（ＷＲＩＴ）に同期してカラムアドレスを入力する。これにより、データ入出力ピンに入力したライトデータが書き込まれる。そして、リード動作及びライト動作の最後にはプリチャージコマンド（ＰＲＥ）を入力し、これにより、ワード線のリセットを行う。
【０００４】
アクティブコマンド（ＡＣＴ）は、アクセス対象となるメモリセルのワード線を選択するためのコマンドである。アクティブコマンド（ＡＣＴ）に同期して入力されたロウアドレスはプリデコーダによってプリデコードされ、これにより生成されたプリデコード信号はワード線を駆動するドライバ回路に供給される。特許文献１には、プリデコード信号を保持する保持回路がメモリセルアレイごとに設けられた例が開示されている。
【０００５】
通常、プリデコード信号は、プリチャージコマンド（ＰＲＥ）の発行に応答してリセットされる。これは、次のアクティブコマンド（ＡＣＴ）に同期してロウアドレスが入力された場合に、プリデコード信号をより高速に遷移させるためである。つまり、プリデコード信号が前回のアクティブコマンド（ＡＣＴ）に対応する論理レベルのままであると、信号配線間におけるカップリングの影響によって、プリデコード信号の変化速度が低下するからである。これに対し、プリデコード信号を一旦リセットしておけば、カップリングの影響がなくなることから、プリデコード信号の変化速度が高速となる。
【特許文献１】特開平９−３２０２６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、プリデコード信号のリセットを行うと、信号配線上の電荷が全て流出する。このため、プリチャージコマンド（ＰＲＥ）が発行されるたびにプリデコード信号のリセットを行うと、消費電力が増大するという問題があった。したがって、アクセス速度の低下を最小限に抑制しつつ、プリデコード信号のリセットによる消費電力の増大を防止する方法が望まれている。
【課題を解決するための手段】
【０００７】
本発明による半導体記憶装置は、通常メモリセル及び不良のある通常メモリセルを置換するための冗長メモリセルを含むメモリセルアレイを有し、アクティブコマンドに同期して供給されるロウアドレスに基づいてメモリセルアレイ内の所定のワード線を選択し、プリチャージコマンドに応答してワード線の選択を解除する半導体記憶装置であって、ロウアドレスをプリデコードすることによりプリデコード信号を生成するプリデコーダと、ロウアドレスが不良アドレスであるか否かを判定する救済判定回路と、救済判定回路によりロウアドレスが不良アドレスであると判定された場合に、救済アドレスを生成する救済アドレスデコーダと、救済判定回路によりロウアドレスが不良アドレスではないと判定された場合には、プリデコード信号に基づいて通常メモリセルに対応するワード線を選択し、救済判定回路によりロウアドレスが不良アドレスであると判定された場合には、救済アドレスに基づいて冗長メモリセルに対応するワード線を選択するワードドライバと、プリチャージコマンドの発行に応答して、プリデコード信号をリセットすることなく、救済アドレスをリセットする信号制御回路と、を備えることを特徴とする。
【０００８】
本発明による半導体記憶装置の制御方法は、通常メモリセル及び不良のある通常メモリセルを置換するための冗長メモリセルを含むメモリセルアレイを有し、アクティブコマンドに同期して供給されるロウアドレスに基づいてメモリセルアレイ内の所定のワード線を選択し、プリチャージコマンドに応答してワード線の選択を解除する半導体記憶装置の制御方法であって、ロウアドレスをプリデコードすることによりプリデコード信号を生成するプリデコード信号生成ステップと、ロウアドレスが不良アドレスであるか否かを判定する判定ステップと、判定ステップによりロウアドレスが不良アドレスであると判定された場合に、救済アドレスを生成する救済アドレス生成ステップと、判定ステップによりロウアドレスが不良アドレスではないと判定された場合には、プリデコード信号に基づいて通常メモリセルに対応するワード線を選択し、判定ステップによりロウアドレスが不良アドレスであると判定された場合には、救済アドレスに基づいて冗長メモリセルに対応するワード線を選択するワード線選択ステップと、プリチャージコマンドの発行に応答して、プリデコード信号をリセットすることなく、救済アドレスをリセットするアドレスリセットステップと、を備えることを特徴とする。
【発明の効果】
【０００９】
このように、本発明においては、プリチャージコマンドが発行されると、救済アドレスについてはリセットするが、プリデコード信号についてはリセットしない。これにより、プリデコード信号のリセットによる消費電力の増大が防止される。また、救済アドレスについてはプリチャージコマンドに応答してリセットを行っていることから、ロウ系アクセスを律速する冗長パスについては高速なアクセスが担保される。すなわち、正規パスと冗長パスとの速度差を利用し、プリデコード信号をリセットしないことによる正規パスの速度低下分を、本来であれば正規パスの待ち時間となる期間に充当していることから、正規パスの速度低下はロウ系アクセスを律速する冗長パスによって一部又は全部がマスクされることになる。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体記憶装置１０の全体構成を示すブロック図である。
【００１２】
特に限定されるものではないが、本実施形態による半導体記憶装置１０はＤＲＡＭ（Dynamic Random Access Memory）である。ＤＲＡＭは、ロウアドレスに基づいてアクセス動作を行うロウ系回路と、カラムアドレスに基づいてアクセス動作を行うカラム系回路とを備えているが、図１にはこのうち本発明に関連するロウ系回路のみを示している。
【００１３】
図１に示すように、本実施形態による半導体記憶装置１０は、８つのバンクＢＡＮＫ０〜ＢＡＮＫ７を備えている。これらバンクは、それぞれ別個のコマンドにより動作可能な単位である。本発明においてバンク数が８個であることは必須でない。また、複数のバンクに分割されていることも必須でない。
【００１４】
半導体記憶装置１０は、アドレスバッファ１１及びコマンドデコーダ１２を備えている。アドレスバッファ１１には、アドレス端子２１を介してアドレス信号Ａが供給される。特に限定されるものではないが、アドレスバッファ１１に入力されたアドレス信号Ａは、そのまま内部アドレスＭＡＸＡとして出力され、各バンクバンクＢＡＮＫ０〜ＢＡＮＫ７に共通に供給される。
【００１５】
また、コマンドデコーダ１２には、それぞれバンクアドレス端子２２、コマンド端子２３〜２５を介して、バンクアドレス信号ＢＡ、ＲＡＳＢ信号（ロウアドレスストローブ信号）、ＣＡＳＢ信号（カラムアドレスストローブ信号）及びＷＥＢ信号（ライトイネーブル信号）が供給される。コマンドデコーダ１２は、これらＲＡＳＢ信号、ＣＡＳＢ信号及びＷＥＢ信号の論理レベルの組み合わせに基づき、各種の内部コマンドを生成する。図１においては、このうち内部コマンドＭＳＡＣＴ０〜ＭＳＡＣＴ７を示している。コマンドデコーダ１２は、ＲＡＳＢ信号、ＣＡＳＢ信号及びＷＥＢ信号の論理レベルの組み合わせが「アクティブコマンド（ＡＣＴ）」を示している場合に、バンクアドレス信号ＢＡに対応する内部コマンドＭＳＡＣＴ０〜ＭＳＡＣＴ７をハイレベルとし、ＲＡＳＢ信号、ＣＡＳＢ信号及びＷＥＢ信号の論理レベルの組み合わせが「プリチャージコマンド（ＰＲＥ）」を示している場合に、バンクアドレス信号ＢＡに対応する内部コマンドＭＳＡＣＴ０〜ＭＳＡＣＴ７をローレベルとする。図１に示すように、内部コマンドＭＳＡＣＴ０〜ＭＳＡＣＴ７は、それぞれ対応するバンクＢＡＮＫ０〜ＢＡＮＫ７に供給される。
【００１６】
半導体記憶装置１０には、その他の外部端子として、クロック入力端子、データ入出力端子、電源端子なども備えられているが、これらについての図示は省略されている。
【００１７】
図２は、ＢＡＮＫ０の回路構成を示すブロック図である。他のバンクＢＡＮＫ１〜ＢＡＮＫ７についても、図２に示すＢＡＮＫ０と同様の回路構成を有している。
【００１８】
図２に示すように、内部アドレスＭＡＸＡ及び内部コマンドＭＳＡＣＴ０は、アドレスラッチ回路３０に供給される。アドレスラッチ回路３０に取り込まれた内部アドレスＭＡＸＡのうち、ロウアドレスＲＡＤＴはロウプリデコーダ１００に供給される。特に限定されるものではないが、本実施形態におけるロウアドレスＲＡＤＴは１４ビットの信号である。
【００１９】
図３は、ロウプリデコーダ１００の回路図である。
【００２０】
図３に示すように、ロウプリデコーダ１００は、５つのデコーダ１１０，１２０，１３０，１４０，１５０によって構成されている。ロウプリデコーダ１００によってプリデコードされるロウアドレスＲＡＤＴは１４ビットの信号であり、図３においてはＲＡＤＴ＜１３：０＞と表記している。これは、ロウアドレスＲＡＤＴがＲＡＤＴ＜１３＞〜ＲＡＤＴ＜０＞からなる１４ビットの信号であることを意味している。
【００２１】
ロウプリデコーダ１００を構成する５つのデコーダ１１０，１２０，１３０，１４０，１５０は、それぞれロウアドレスの２ビットＲＡＤＴ＜１：０＞、３ビットＲＡＤＴ＜４：２＞、３ビットＲＡＤＴ＜７：５＞、３ビットＲＡＤＴ＜１０：８＞及び３ビットＲＡＤＴ＜１３：１１＞をデコードする。これにより、デコーダ１１０は４ビットのプリデコード信号ＲＦ０Ｂ＜３：０＞を生成し、デコーダ１２０は８ビットのプリデコード信号ＲＦ２Ｔ＜７：０＞を生成し、デコーダ１３０は８ビットのプリデコード信号ＲＦ５Ｔ＜７：０＞を生成し、デコーダ１４０は８ビットのプリデコード信号ＲＦ８Ｔ＜７：０＞を生成し、デコーダ１５０は４ビットのプリデコード信号ＲＦ１１Ｔ＜３：０＞及び２ビットのプリデコード信号ＲＦ１３Ｔ＜１：０＞を生成する。
【００２２】
図３に示すように、ロウプリデコーダ１００を構成するデコーダ１１０，１２０，１３０，１４０，１５０には、出力であるプリデコード信号をリセットするための信号が供給されない。このことは、ロウアドレスＲＡＤＴが入力されることによってプリデコード信号の論理レベルが確定すると、次にロウアドレスＲＡＤＴが変化するまで、プリデコード信号の論理レベルが保持されることを意味する。
【００２３】
これらプリデコード信号は、図２に示すように、メインワードドライバ５００及びアレイコントロール回路６００に供給される。詳細については後述するが、メインワードドライバ５００には２種類のメインワードドライバＭＷＤ，ＭＷＤＲが含まれており、アレイコントロール回路６００には２種類のコントロール回路ＡＲＡＣ，ＡＲＡＣＲが含まれている。メインワードメインワードドライバＭＷＤ及びコントロール回路ＡＲＡＣは、通常メモリセルＭＣにアクセスするための回路であり、メインワードドライバＭＷＤＲ及びコントロール回路ＡＲＡＣＲは、通常メモリセルＭＣ又は冗長メモリセルＲＭＣにアクセスするための回路である。
【００２４】
一方、アドレスラッチ回路３０は、ロウアドレスＲＡＤＴの出力タイミングと同期して、タイミング信号Ｒ１を生成する。タイミング信号Ｒ１は、図２に示す信号制御回路２００に供給される。
【００２５】
図４は、信号制御回路２００の回路図である。
【００２６】
図４に示すように、信号制御回路２００は、タイミング信号Ｒ１を遅延させるディレイ回路２０１〜２０３を備えている。ディレイ回路２０３の出力は、タイミング信号Ｒ１ＡＣＴとして出力され、図２に示すようにアレイコントロール回路６００に供給される。一方、ディレイ回路２０１，２０２の出力は、ＮＯＲ回路２１１に供給される。ＮＯＲ回路２１１の出力は、センス停止信号ＳＡＯＦＦＴとしてセンスアンプ制御回路２２０に供給されるとともに、ディレイ回路２０４，２０５に供給される。
【００２７】
ディレイ回路２０４の出力は、ディレイ回路２３１及びＮＡＮＤ回路２３２からなるパルス生成回路２３０に供給される。パルス生成回路２３０の出力は、フリップフロップ回路２５０に供給され、フリップフロップ回路２５０をセット状態に変化させる。一方、ディレイ回路２０５の出力は、ディレイ回路２４１及びＮＡＮＤ回路２４２からなるパルス生成回路２４０に供給される。パルス生成回路２４０の出力は、フリップフロップ回路２５０に供給され、フリップフロップ回路２５０をリセット状態に変化させる。
【００２８】
フリップフロップ回路２５０の出力はセンスアンプ制御回路２２０に供給されるとともに、タイミング信号Ｒ２ＡＣＴとして出力される。タイミング信号Ｒ２ＡＣＴは、図２に示すアレイコントロール回路６００に供給される。センスアンプ制御回路２２０は、フリップフロップ回路２５０の出力に応答してセンスアンプ動作信号ＳＡＴを活性化させるとともに、センス停止信号ＳＡＯＦＦＴに応答してセンスアンプ動作信号ＳＡＴを非活性化させる。後述するように、センスアンプ動作信号ＳＡＴには、タイミング信号ＳＡＰ１Ｔ，ＳＡＰ２Ｔ，ＳＡＮが含まれる。
【００２９】
パルス生成回路２４０の出力はディレイ回路２０６にも供給される。ディレイ回路２０１，２０６の出力は、ＯＲ回路２１２に供給される。ＯＲ回路２１２の出力は、ヒューズイネーブル信号ＲＦＵＥＴとして図２に示す救済判定回路３００に供給される。ヒューズイネーブル信号ＲＦＵＥＴは、アクティブコマンド（ＡＣＴ）が発行されると活性化し、プリチャージコマンド（ＰＲＥ）が発行されると非活性化する。したがって、救済判定回路３００は、プリチャージコマンド（ＰＲＥ）が発行されると非活性状態となり、その出力がリセットされる。一方、図２に示すように、ヒューズイネーブル信号ＲＦＵＥＴはロウプリデコーダ１００には供給されておらず、したがって、ロウプリデコーダ１００はプリチャージコマンド（ＰＲＥ）が発行されても非活性状態とはならず、その出力はリセットされない。プリデコード信号のリセットを行うと、信号配線上の電荷が全て流出することから消費電力が増大するが、本実施形態ではプリデコード信号のリセットによる消費電力の増大は生じない。
【００３０】
図５は、救済判定回路３００の回路図である。
【００３１】
図５に示すように、救済判定回路３００は複数（本実施形態では６４個）のヒューズセット３１０を有している。ヒューズセット３１０はそれぞれ不良アドレス、つまり、置換されるべき通常メモリセルのアドレスを不揮発的に記憶している。アドレスを記憶する素子の種類については特に限定されず、レーザービーム又は大電流によって切断可能なヒューズ素子であっても構わないし、絶縁破壊によって非導通状態から導通状態に遷移させることが可能なアンチヒューズ素子であっても構わない。
【００３２】
各ヒューズセット３１０には、ロウアドレスＲＡＤＴ及びヒューズイネーブル信号ＲＦＵＥＴが供給されており、ヒューズイネーブル信号ＲＦＵＥＴの活性化に応答して、供給されたロウアドレスＲＡＤＴと記憶している不良アドレスとを比較する。比較の結果、両者が一致しなかった場合（ミスヒットの場合）、対応するミスヒット信号ＰＲＭＩＳＴをハイレベルに活性化させる。一方、両者が一致した場合（ヒットした場合）、対応するミスヒット信号ＲＲＭＩＳＴをローレベルとする。ミスヒット信号ＲＲＭＩＳＴは、図２に示した救済アドレスデコーダ４００に供給される。
【００３３】
また、救済判定回路３００に供給されたヒューズイネーブル信号ＲＦＵＥＴは、インバータ３２０によって反転される。反転されたヒューズイネーブル信号ＲＦＵＥＢは救済アドレスデコーダ４００に供給される。
【００３４】
図６は、ヒューズセット３１０の回路図である。
【００３５】
図６に示すように、ヒューズセット３１０は、イネーブルビットＥＢｉｔ及びロウアドレスＲＡＤＴ＜１３：０＞にそれぞれ対応する判定ビットＢｉｔ０〜Ｂｉｔ１３を出力するヒューズプログラム３１１を備えている。イネーブルビットＥＢｉｔは、当該ヒューズセット３１０を使用状態とする場合にはローレベルに固定される信号である。判定ビットＢｉｔ０〜Ｂｉｔ１３は、それぞれ対応するコンパレータ３１２０〜３１２１３に供給され、これによって対応するロウアドレスＲＡＤＴ＜１３：０＞との比較が行われる。比較の結果、両者が一致すれば各コンパレータ３１２０〜３１２１３の出力はローレベルとなる。不一致の場合はハイレベルである。
【００３６】
コンパレータ３１２０〜３１２１３の出力は、それぞれトランジスタ３１３０〜３１３１３のゲートに供給される。また、イネーブルビットＥＢｉｔはトランジスタ３１４のゲートに供給される。これらトランジスタ３１３０〜３１３１３及びトランジスタ３１４は、プリチャージラインＰＲＥＬとディスチャージラインＤＩＳＬとの間に並列接続されている。プリチャージラインＰＲＥＬは、ヒューズイネーブル信号ＲＦＵＥＴがローレベル（非活性状態）である場合、プリチャージトランジスタ３１５によってプリチャージされる。プリチャージラインＰＲＥＬのプリチャージ状態は、インバータ３１６によるフィードバックによって維持される。一方、ディスチャージラインＤＩＳＬは、ヒューズイネーブル信号ＲＦＵＥＴがローレベル（非活性状態）である場合には、インバータ３１７によってハイレベル（ディスチャージ不可状態）となり、ヒューズイネーブル信号ＲＦＵＥＴがハイレベル（活性状態）である場合には、インバータ３１７によってローレベル（ディスチャージ許可状態）となる。
【００３７】
そして、インバータ３１６を介したプリチャージラインＰＲＥＬのレベルと、ディスチャージラインＤＩＳＬのレベルはＯＲ回路３１８に供給され、その出力はミスヒット信号ＲＲＭＩＳＴ＜０＞として用いられる。
【００３８】
このような構成を有するヒューズセット３１０は、次のような動作を行う。まず、ヒューズイネーブル信号ＲＦＵＥＴがローレベル（非活性状態）である期間において、プリチャージラインＰＲＥＬのプリチャージを行う。次に、ヒューズイネーブル信号ＲＦＵＥＴがハイレベル（活性状態）に変化すると、ディスチャージラインＤＩＳＬのディスチャージが行われるが、上述の通り、インバータ３１６によるフィードバックによってプリチャージラインＰＲＥＬはプリチャージ状態に保たれる。
【００３９】
この状態で、コンパレータ３１２０〜３１２１３の出力及びイネーブルビットＥＢｉｔが全てローレベルであれば、トランジスタ３１３０〜３１３１３及びトランジスタ３１４は全てオフ状態となることから、プリチャージラインＰＲＥＬからディスチャージラインＤＩＳＬへの電流パスは形成されない。つまり、この場合には、プリチャージラインＰＲＥＬはプリチャージ状態に保たれ、その結果、ミスヒット信号ＲＲＭＩＳＴ＜０＞はローレベルとなる。
【００４０】
これに対し、コンパレータ３１２０〜３１２１３の出力及びイネーブルビットＥＢｉｔが一つでもハイレベルであれば、トランジスタ３１３０〜３１３１３及びトランジスタ３１４の少なくとも一つがオンすることから、プリチャージラインＰＲＥＬからディスチャージラインＤＩＳＬへの電流パスが形成される。つまり、この場合には、プリチャージラインＰＲＥＬはディスチャージされ、その結果、ミスヒット信号ＲＲＭＩＳＴ＜０＞はハイレベルとなる。
【００４１】
このようにして、６４個のヒューズセット３１０は、それぞれミスヒット信号ＰＲＭＩＳＴを生成する。
【００４２】
図７は、救済アドレスデコーダ４００の回路図である。
【００４３】
図７に示すように、救済アドレスデコーダ４００は、それぞれ対応する４ビット分のミスヒット信号ＲＲＭＩＳＴを受ける１６個の制御回路４１０と、ヒット信号ＲＨＩＴＯＲを生成するＮＡＮＤ回路４２０とを備えている。
【００４４】
各制御回路４１０は、ミスヒット信号ＲＲＭＩＳＴに応答して、対応する４ビットの救済アドレスＲＲＥＤＦ０Ｂ及び１ビットの救済アドレスＲＲＥＤＭＳＢを生成する。このうち、救済アドレスＲＲＥＤＦ０Ｂ（全６４ビット）は、図２に示すアレイコントロール回路６００に供給され、救済アドレスＲＲＥＤＭＳＢ（全１６ビット）は、図２に示すメインワードドライバ５００及びアレイコントロール回路６００に供給される。
【００４５】
さらに、救済アドレスＲＲＥＤＭＳＢは、ＮＡＮＤ回路４２０にも供給される。ＮＡＮＤ回路４２０は、１６ビットの救済アドレスＲＲＥＤＭＳＢのいずれかが活性化した場合、ヒット信号ＲＨＩＴＯＲをハイレベルに活性化させる回路である。つまり、ヒット信号ＲＨＩＴＯＲは、救済判定回路３００に含まれるいずれかのヒューズセット３１０が一致を検出した場合に活性化される。
【００４６】
ヒット信号ＲＨＩＴＯＲは、救済アドレスＲＲＥＤＭＳＢとともにメインワードドライバ５００及びアレイコントロール回路６００に供給され、通常メモリセルへのアクセスを中止させる中止信号として用いられる。
【００４７】
次に、メインワードドライバ５００について説明する。メインワードドライバ５００には２種類のメインワードドライバＭＷＤ，ＭＷＤＲがそれぞれ複数個含まれている。
【００４８】
図８は、メインワードドライバ５００に含まれるメインワードドライバＭＷＤの回路図である。
【００４９】
メインワードドライバＭＷＤは通常メモリセルＭＣにアクセスするための回路であり、図８に示すように、複数のドライバ回路５１０と、ノードＡ０，Ａ１・・・のプリチャージタイミングを決めるプリチャージ制御回路５２０と、ノードＡ０，Ａ１・・・のディスチャージタイミングを決めるディスチャージ制御回路５３０とを備えている。
【００５０】
ドライバ回路５１０は、それぞれノードＡ０，Ａ１・・のレベルに基づいて対応するメインワード線ＭＷＬ０Ｂ＜０＞，＜１＞・・・を駆動する回路であり、電源電位ＶＰＰとノードＡ０，Ａ１・・・との間に接続されたプリチャージトランジスタ５１１と、ノードＡ０，Ａ１・・・に直列接続されたディスチャージパス５１２と、ノードＡ０，Ａ１・・・のプリチャージ状態を維持するラッチ回路５１３と、ラッチ回路５１３の出力をレベル変換するレベル変換回路５１４によって構成されている。
【００５１】
プリチャージトランジスタ５１１のゲート電極には、プリチャージ制御回路５２０の出力信号ＲＭＳＸＤＰが供給されており、これがローレベルになるとノードＡ０，Ａ１・・・が電源電位ＶＰＰにプリチャージされる。また、ディスチャージパス５１２は、ノードＡ０，Ａ１・・・に直列接続された３つのトランジスタからなり、そのゲート電極にはプリデコード信号ＲＦ２Ｔの１ビット、ＲＦ５Ｔの１ビット及びＲＦ１３Ｔの１ビットがそれぞれ供給される。ディスチャージパス５１２に供給されるプリデコード信号ＲＦ２Ｔ，ＲＦ５Ｔ，ＲＦ１３Ｔの組み合わせは、ドライバ回路５１０ごとに相違しており、プリデコード信号ＲＦ２Ｔ，ＲＦ５Ｔ，ＲＦ１３Ｔの対応するビットがいずれもハイレベルになると、ディスチャージパス５１２が導通状態となる。
【００５２】
レベル変換回路５１４は、ロー側の電位をＶＳＳレベル（グランドレベル）からＶＫＫレベル（＜ＶＳＳ）に変換する回路である。したがって、メインワードドライバＭＷＤによって駆動されるメインワード線ＭＷＬ０Ｂ＜０＞，＜１＞・・・は、ＶＫＫレベルからＶＰＰレベルの間で遷移する。
【００５３】
一方、プリチャージ制御回路５２０は、複数の論理回路５２１〜５２４と、レベル変換回路５２５によって構成されている。論理回路５２１〜５２４は、プリデコード信号ＲＦ８Ｔの１ビット，ＲＦ１１Ｔの１ビット、ヒット信号ＲＨＩＴＯＲ及びタイミング信号Ｒ１ＡＣＴに基づき、プリチャージトランジスタ５１１を制御する。このうち、論理回路５２１〜５２３は、通常の電源（ＶＤＤ）によって動作する一方、論理回路５２４については昇圧された電源ＶＰＰによって動作する。したがって、レベル変換回路５２５は、論理回路５２３，５２４間において信号レベルの変換を行う。
【００５４】
プリチャージ制御回路５２０に供給されるプリデコード信号ＲＦ８Ｔ，ＲＦ１１Ｔの組み合わせはメインワードドライバＭＷＤごとに相違しており、プリデコード信号ＲＦ８Ｔ，ＲＦ１１Ｔの対応するビットがいずれもハイレベルであれば、タイミング信号Ｒ１ＡＣＴの活性化に応答してノードＡ０，Ａ１・・・のプリチャージを停止させる。但し、ヒット信号ＲＨＩＴＯＲが活性化した場合には、プリデコード信号ＲＦ８Ｔ，ＲＦ１１Ｔに関わらず、プリチャージ動作を再開させる。
【００５５】
ディスチャージ制御回路５３０は、ディスチャージパス５１２に接続されたインバータ５３１と、インバータ５３１を制御する複数の論理回路５３２〜５３５によって構成されている。ディスチャージ制御回路５３０には、タイミング信号Ｒ１ＡＣＴ，Ｒ２ＡＣＴが供給されており、プリデコード信号ＲＦ８Ｔ，ＲＦ１１Ｔの対応するビットがいずれもハイレベルであれば、タイミング信号Ｒ２ＡＣＴの活性化に応答してインバータ５３１の出力をローレベルとし、ノードＡ０，Ａ１・・・のディスチャージを許可する。但し、ヒット信号ＲＨＩＴＯＲが活性化した場合には、プリデコード信号ＲＦ８Ｔ，ＲＦ１１Ｔに関わらずインバータ５３１の出力はハイレベルとなり、ノードＡ０，Ａ１・・・のディスチャージを禁止する。
【００５６】
このような回路構成により、メインワードドライバＭＷＤは、ロウアドレスＲＡＤＴに応じて所定のメインワード線ＭＷＬ０Ｂ＜０＞，＜１＞・・・を活性化させることができる。そして、不良アドレスの検出によってヒット信号ＲＨＩＴＯＲが活性化した場合には、メインワード線ＭＷＬ０Ｂ＜０＞，＜１＞・・・の選択動作を停止し、全てのメインワード線ＭＷＬ０Ｂ＜０＞，＜１＞・・・を非活性状態にリセットすることが可能である。換言すれば、ヒット信号ＲＨＩＴＯＲのレベルが確定する前の段階においては、ロウアドレスＲＡＤＴが不良アドレスであるか否かにかかわらず、ドライバ回路５１０はメインワード線ＭＷＬ０Ｂ＜０＞，＜１＞・・・を活性化させる。
【００５７】
上述の通り、メインワードドライバ５００には、このようなメインワードドライバＭＷＤが複数設けられている。
【００５８】
図９は、メインワードドライバ５００に含まれるメインワードドライバＭＷＤＲの回路図である。
【００５９】
メインワードドライバＭＷＤＲは通常メモリセルＭＣ又は冗長メモリセルＲＭＣにアクセスするための回路であり、図９に示すように、２つのドライバ回路５４０と、ノードＢ０，Ｂ１のプリチャージタイミングを決めるプリチャージ制御回路５５０と、ノードＢ０，Ｂ１のディスチャージタイミングを決めるディスチャージ制御回路５６０が追加された構成を有している。その他の構成については、図８に示したメインワードドライバＭＷＤと同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００６０】
ドライバ回路５４０は、それぞれノードＢ０，Ｂ１のレベルに基づいて対応する冗長メインワード線ＲＭＷＬ０Ｂ＜０＞，＜１＞を駆動する回路であり、ディスチャージパス５４２が２つのトランジスタによって構成されている他は、図８に示したドライバ回路５１０と同様の回路構成を有している。ディスチャージパス５４２を構成するトランジスタの一方には、救済アドレスデコーダ４００の出力である救済アドレスＲＲＥＤＭＳＢの反転信号が供給される。
【００６１】
プリチャージ制御回路５５０は、複数の論理回路５５１，５５２及びレベル変換回路５５３によって構成されている。論理回路５５１，５５２は、救済アドレスＲＲＥＤＭＳＢ及びタイミング信号Ｒ１ＡＣＴに基づき、プリチャージトランジスタ５４１を制御する。救済アドレスＲＲＥＤＭＳＢはローアクティブな信号であり、通常時においてはハイレベルである。そして、不良アドレスの検出によっていずれかの救済アドレスＲＲＥＤＭＳＢがローレベルに変化すると、タイミング信号Ｒ１ＡＣＴの活性化に応答してノードＢ０，Ｂ１のプリチャージを停止させる。
【００６２】
ディスチャージ制御回路５６０は、ディスチャージパス５４２に接続されたインバータ５６１と、インバータ５６１を制御する複数の論理回路５６２〜５６４によって構成されている。ディスチャージ制御回路５６０には、タイミング信号Ｒ１ＡＣＴ，Ｒ２ＡＣＴ及び救済アドレスＲＲＥＤＭＳＢが供給されており、いずれかの救済アドレスＲＲＥＤＭＳＢがローレベルであれば、タイミング信号Ｒ２ＡＣＴの活性化に応答してインバータ５６１の出力をローレベルとし、ノードＢ０，Ｂ１のディスチャージを許可する。
【００６３】
このような回路構成により、メインワードドライバＭＷＤＲは、図８に示したメインワードドライバＭＷＤの機能に加え、不良アドレスが検出されると、所定の冗長メインワード線ＲＭＷＬ０Ｂ＜０＞，＜１＞を活性化させることができる。このように、ロウアドレスＲＡＤＴが不良アドレスである場合には、ドライバ回路５４０は冗長メインワード線ＲＭＷＬ０Ｂ＜０＞，＜１＞を活性化させる。
【００６４】
上述の通り、メインワードドライバ５００には、このようなメインワードドライバＭＷＤＲが複数設けられている。
【００６５】
次に、アレイコントロール回路６００について説明する。アレイコントロール回路６００には２種類のコントロール回路ＡＲＡＣ，ＡＲＡＣＲがそれぞれ複数個含まれている。
【００６６】
図１０は、アレイコントロール回路６００に含まれるコントロール回路ＡＲＡＣの回路図である。
【００６７】
図１０に示すように、コントロール回路ＡＲＡＣは、イコライズ信号ＢＬＥＱ０Ｂを生成するイコライズ制御回路６１０と、サブワード線選択信号ＦＸ０Ｂを生成するサブワード制御回路６２０によって構成されている。これらイコライズ制御回路６１０及びサブワード制御回路６２０は、いずれも複数の論理回路によって構成されている。
【００６８】
イコライズ制御回路６１０は、プリデコード信号ＲＦ８Ｔの２ビット、ＲＦ１１Ｔの１ビット、ＲＦ１３Ｔの１ビット、ヒット信号ＲＨＩＴＯＲ及びタイミング信号Ｒ１ＡＣＴ，Ｒ２ＡＣＴに基づいて、イコライズ信号ＢＬＥＱ０Ｂを生成する。イコライズ制御回路６１０に供給されるプリデコード信号ＲＦ８Ｔ，ＲＦ１１Ｔ，ＲＦ１３Ｔの組み合わせはコントロール回路ＡＲＡＣごとに相違しており、これらが所定の組み合わせとなった場合に、イコライズ信号ＢＬＥＱ０Ｂをハイレベルに非活性化させる。但し、ヒット信号ＲＨＩＴＯＲが活性化した場合には、プリデコード信号ＲＦ８Ｔ，ＲＦ１１Ｔ，ＲＦ１３Ｔに関わらず、イコライズ信号ＢＬＥＱ０Ｂはローレベル（アクティブ）となる。
【００６９】
サブワード制御回路６２０は、プリデコード信号ＲＦ０Ｂの１ビット、ＲＦ８Ｔの２ビット、ＲＦ１１Ｔの１ビット、ＲＦ１３Ｔの１ビット、ヒット信号ＲＨＩＴＯＲ及びタイミング信号Ｒ２ＡＣＴに基づいて、サブワード線選択信号ＦＸ０Ｂを生成する。サブワード制御回路６２０に供給されるプリデコード信号ＲＦ０Ｂ，ＲＦ８Ｔ，ＲＦ１１Ｔ，ＲＦ１３Ｔの組み合わせもコントロール回路ＡＲＡＣごとに相違しており、これらが所定の組み合わせとなった場合に、サブワード線選択信号ＦＸ０Ｂをローレベルに活性化させる。但し、ヒット信号ＲＨＩＴＯＲが活性化した場合には、プリデコード信号ＲＦ０Ｂ，ＲＦ８Ｔ，ＲＦ１１Ｔ，ＲＦ１３Ｔに関わらず、サブワード線選択信号ＦＸ０Ｂはハイレベル（非アクティブ）となる。
【００７０】
図１１は、アレイコントロール回路６００に含まれるコントロール回路ＡＲＡＣＲの回路図である。
【００７１】
図１１に示すように、コントロール回路ＡＲＡＣＲは、イコライズ信号ＢＬＥＱ０Ｂを生成するイコライズ制御回路６３０と、サブワード線選択信号ＦＸ０Ｂを生成するサブワード制御回路６４０によって構成されている。これらイコライズ制御６３０及びサブワード制御回路６４０は、いずれも複数の論理回路によって構成されている。
【００７２】
イコライズ制御回路６３０は、図１０に示したイコライズ制御回路６１０と類似しているが、さらに救済アドレスＲＲＥＤＭＳＢに基づいてイコライズ信号ＢＬＥＱ０Ｂを生成する点において相違する。イコライズ制御回路６３０は、図１１に示す回路構成により、プリデコード信号ＲＦ８Ｔ，ＲＦ１１Ｔ，ＲＦ１３Ｔが所定の組み合わせとなった場合のみならず、救済アドレスＲＲＥＤＭＳＢが活性化した場合においても、イコライズ信号ＢＬＥＱ０Ｂをハイレベルに非活性化させる。
【００７３】
サブワード制御回路６４０についても、図１０に示したサブワード制御回路６２０と類似しているが、さらに救済アドレスＲＲＥＤＦ０Ｂに基づいてサブワード線選択信号ＦＸ０Ｂを生成する点において相違する。サブワード制御回路６４０は、図１１に示す回路構成により、プリデコード信号ＲＦ０Ｂ，ＲＦ８Ｔ，ＲＦ１１Ｔ，ＲＦ１３Ｔが所定の組み合わせとなった場合のみならず、救済アドレスＲＲＥＤＦ０Ｂが活性化した場合においても、サブワード線選択信号ＦＸ０Ｂをローレベルに活性化させる。
【００７４】
メインワードドライバ５００及びアレイコントロール回路６００によって生成される各種信号は、図２に示すメモリセルアレイ７００に供給される。メモリセルアレイ７００には、それぞれサブワード線ＳＷＬ及び冗長サブワード線ＲＳＷＬを駆動する複数のサブワードドライバＳＷＤ，ＳＷＤＲと、ビット線ＢＬに接続された複数のセンスアンプＳＡが設けられている。サブワード線ＳＷＬとビット線ＢＬとの交点には通常メモリセルＭＣが配置され、冗長サブワード線ＲＳＷＬとビット線ＢＬとの交点には冗長メモリセルＲＭＣが配置されている。尚、実際のメモリセルアレイ７００には、冗長ビット線なども設けられているが、これらについては図示しない。
【００７５】
図１２は、サブワードドライバＳＷＤの回路図である。
【００７６】
図１２に示すように、サブワードドライバＳＷＤは、メインワード線ＭＷＬ０Ｂのレベルを反転させるインバータ７１０と、サブワード線選択信号ＦＸ０Ｂに基づいてインバータ７１０に電圧供給するインバータ７１１と、サブワード線選択信号ＦＸ０Ｂに基づいてサブワード線ＳＷＬをリセットするリセットトランジスタ７１２によって構成されている。かかる構成により、メインワード線ＭＷＬ０Ｂ及びサブワード線選択信号ＦＸ０Ｂの両方がローレベルに活性化すると、対応するサブワード線ＳＷＬがハイレベルに駆動される。その他の場合には、ローレベルに固定される。
【００７７】
図１３は、サブワードドライバＳＷＤＲの回路図である。図１３に示すように、サブワードドライバＳＷＤＲは、メインワード線ＭＷＬ０Ｂ及びサブワード線ＳＷＬの代わりに、冗長メインワード線ＲＭＷＬ０Ｂ及び冗長サブワード線ＲＳＷＬが用いられる他は、図１２に示したサブワードドライバＳＷＤと同じ回路構成を有している。
【００７８】
図１４は、センスアンプＳＡの回路図である。
【００７９】
図１４に示すように、センスアンプＳＡは、ビット線対ＢＬＴ，ＢＬＢに接続されたセンス回路部７２０と、センス回路部７２０をイコライズするイコライズ回路７３０と、センス回路部７２０を駆動するドライバ回路７４０とを有しており、アクセスされた通常メモリセルＭＣ又は冗長メモリセルＲＭＣのデータを増幅する役割を果たす。
【００８０】
センス回路部７２０は、クロスカップルされたフリップフロップ回路であり、一方の入出力ノードａ１がビット線ＢＬＴに接続され、他方の入出力ノードａ２がビット線ＢＬＢに接続されている。また、イコライズ回路７３０は、イコライズ信号ＢＬＥＱ０Ｂに応答して活性化する回路であり、イコライズ信号ＢＬＥＱ０Ｂがローレベルになると、センス回路部７２０の入出力ノードａ１，ａ２を同電位ＶＢＬＰにイコライズする。この時、センス回路部７２０に動作電圧を供給する配線ＰＣＳ，ＮＣＳも同電位にイコライズされる。
【００８１】
ドライバ回路７４０は、配線ＰＣＳ，ＮＣＳを介してセンス回路部７２０に動作電圧を供給する回路であり、配線ＰＣＳに接続されたトランジスタ７４１，７４２と、配線ＮＣＳに接続されたトランジスタ７４３によって構成されている。
【００８２】
トランジスタ７４１は、タイミング信号ＳＡＰ１Ｔに応答して配線ＰＣＳにオーバードライブ電位ＶＯＤ（＞ＶＡＲＹ）を供給するトランジスタであり、センス動作の初期においてオンする。トランジスタ７４２は、タイミング信号ＳＡＰ２Ｔに応答して配線ＰＣＳにアレイ電位ＶＡＲＹ（メモリセルのハイ側電位）を供給するトランジスタであり、トランジスタ７４１によるオーバードライブの終了後にオンする。トランジスタ７４３は、タイミング信号ＳＡＮに応答して配線ＮＣＳに接地電位ＶＳＳ（メモリセルのロー側電位）を供給するトランジスタであり、センス動作中において常時オンする。上述の通り、タイミング信号ＳＡＰ１Ｔ，ＳＡＰ２Ｔ，ＳＡＮは、図２及び図４に示すセンスアンプ動作信号ＳＡＴを構成する。
【００８３】
このような回路構成により、イコライズ回路７３０が非活性状態となり、ドライバ回路７４０が活性状態となると、ビット線対ＢＬＴ，ＢＬＢを介したメモリセルＭＣ，ＲＭＣに対するデータの読み出し及び書き込みが可能となる。
【００８４】
図１５は、通常メモリセルＭＣ及び冗長メモリセルＲＭＣの回路図である。
【００８５】
図１５に示すように、通常メモリセルＭＣ及び冗長メモリセルＲＭＣは同じ回路構成を有しており、いずれも、ビット線ＢＬ（ＢＬＴ又はＢＬＢ）に直列接続されたセルトランジスタＣＴ及びストレージキャパシタＳＣによって構成されている。通常メモリセルＭＣにおいては、セルトランジスタＣＴのゲート電極がサブワード線ＳＷＬに接続されており、冗長メモリセルＲＭＣにおいては、セルトランジスタＣＴのゲート電極が冗長サブワード線ＲＳＷＬに接続されている。かかる構成により、サブワード線ＳＷＬ又は冗長サブワード線ＲＳＷＬが活性化すると、対応するセルトランジスタＣＴがオンし、ストレージキャパシタＳＣがビット線ＢＬに接続される。これにより、ビット線ＢＬを介した電荷の授受を行うことが可能となる。
【００８６】
以上が本実施形態による半導体記憶装置の回路構成である。このような回路構成により、ヒット信号ＲＨＩＴＯＲのレベルが確定する前の段階においては、ロウアドレスＲＡＤＴが不良アドレスであるか否かにかかわらず、サブワードドライバＳＷＤは通常メモリセルへのアクセス動作を実行することができる。また、ロウアドレスＲＡＤＴが不良アドレスである場合には、サブワードドライバＳＷＤＲは冗長メモリセルへのアクセス動作を実行することができる。
【００８７】
次に、本実施形態による半導体記憶装置１０の動作について説明する。
【００８８】
図１６は、半導体記憶装置１０におけるロウ系回路の基本的な動作を説明するための波形図である。
【００８９】
図１６に示すように、アクティブコマンド（ＡＣＴ）が発行されると、アドレスラッチ回路３０によりタイミング信号Ｒ１が活性化し、これに応答して信号制御回路２００によりタイミング信号Ｒ１ＡＣＴ，Ｒ２ＡＣＴがこの順に活性化する。これにより、メインワードドライバＭＷＤ，ＭＷＤＲ及びコントロール回路ＡＲＡＣ，ＡＲＡＣＲは、タイミング信号Ｒ１ＡＣＴ，Ｒ２ＡＣＴに同期して動作を行うため、イコライズ信号ＢＬＥＱＢが非活性化され、メインワード線ＭＷＬＢ及びサブワード線選択信号ＦＸＢが活性化される。また、タイミング信号Ｒ１の活性化に応答して、ヒューズイネーブル信号ＲＦＵＥＴも活性化する。
【００９０】
これにより、ロウアドレスＲＡＤＴによって指定されるワード線ＷＬが立ち上がり、ビット線対ＢＬに電位差が生じる。ビット線対ＢＬにある程度の電位差が生じた後、センスアンプ動作信号ＳＡＴが活性化する。その結果、センスアンプＳＡが活性化し、ビット線対ＢＬはフル振幅する。その後、図示しないカラム系回路の制御により、リード動作又はライト動作が実行される。
【００９１】
そして、リード動作又はライト動作が完了し、プリチャージコマンド（ＰＲＥ）が発行されると、タイミング信号Ｒ１が非活性化し、これに応答してタイミング信号Ｒ１ＡＣＴ，Ｒ２ＡＣＴがこの順に非活性化する。これにより、メインワード線ＭＷＬＢ及びサブワード線選択信号ＦＸＢがリセットされ、センスアンプＳＡも非活性化される。また、イコライズ信号ＢＬＥＱＢが活性化され、ビット線はプリチャージ状態となる。さらに、ヒューズイネーブル信号ＲＦＵＥＴも非活性化される。
【００９２】
上述の通り、ヒューズイネーブル信号ＲＦＵＥＴが非活性化すると、ミスヒット信号ＲＲＭＩＳＴが全てハイレベルとなることから、救済アドレスデコーダ４００の出力である救済アドレスは全てリセットされる。これに対し、ヒューズイネーブル信号ＲＦＵＥＴはロウプリデコーダ１００には供給されていないことから、プリデコード信号についてはリセットされず、従前の論理レベルが維持される。図１７はこれを説明するためのタイミング図である。尚、図１７は、各信号がどのコマンドに対応して遷移するのかを説明するための模式的なタイミング図であり、各信号の遷移タイミングは厳密なものではない。
【００９３】
図１７においてＲＦ＜ｘ＞と標記しているのは、アクティブコマンドＡＣＴ（ａ）に対応するロウアドレスＲＡＤＴによって活性化するプリデコード信号であり、ＲＦ＜ｙ＞と標記しているのは、アクティブコマンドＡＣＴ（ｂ）に対応するロウアドレスＲＡＤＴによって活性化するプリデコード信号である。また、ＲＲＥＤ＜ｘ＞と標記しているのは、アクティブコマンドＡＣＴ（ａ）に対応するロウアドレスＲＡＤＴによって活性化する救済アドレスであり、ＲＲＥＤ＜ｙ＞と標記しているのは、アクティブコマンドＡＣＴ（ｂ）に対応するロウアドレスＲＡＤＴによって活性化する救済アドレスである。
【００９４】
図１７に示すように、１回目のアクティブコマンドＡＣＴ（ａ）が発行されると、これに応答してプリデコード信号ＲＦ＜ｘ＞及び救済アドレスＲＲＥＤ＜ｘ＞が選択される。もちろん、救済アドレスＲＲＥＤ＜ｘ＞が選択されるのは、ヒットした場合のみであり、ミスヒットの場合には選択される救済アドレスは存在しない。その後、プリチャージコマンド（ＰＲＥ）が発行されると、救済アドレスＲＲＥＤ＜ｘ＞はリセットされるが、プリデコード信号ＲＦ＜ｘ＞についてはリセットされず、そのまま選択状態が保たれる。
【００９５】
次に、２回目のアクティブコマンドＡＣＴ（ｂ）が発行されると、これに応答してプリデコード信号ＲＦ＜ｙ＞及び救済アドレスＲＲＥＤ＜ｙ＞が選択される。但し、救済アドレスＲＲＥＤ＜ｙ＞が選択されるのは、ヒットした場合のみであり、ミスヒットの場合には選択される救済アドレスは存在しない。
【００９６】
この時、救済アドレスＲＲＥＤ＜ｙ＞が確定すると、その遷移は高速に行われる。これは、プリチャージコマンド（ＰＲＥ）に応答して従前の救済アドレスＲＲＥＤ＜ｘ＞がリセットされているからであり、カップリングによる遷移の遅延が生じないからである。これに対し、プリデコード信号ＲＦ＜ｙ＞の遷移は、救済アドレスの遷移よりも低速となる。これは、従前のプリデコード信号ＲＦ＜ｘ＞がリセットされていないため、カップリングによって信号遷移に時間がかかるからである。
【００９７】
しかしながら、救済アドレスＲＲＥＤ＜ｙ＞の確定は、救済判定回路３００による判定を待つ必要があることから、プリデコード信号ＲＦ＜ｙ＞の確定よりもそもそも遅い。つまり、プリデコード信号ＲＦを用いた「正規パス」と救済アドレスＲＲＥＤを用いた「冗長パス」とでは信号の伝搬速度に差があり、通常は冗長パスによってロウ系アクセスが律速される。本実施形態は、このような伝搬速度差を利用し、高速な正規パスにおいてプリデコード信号のリセットを行わない構成を採用することにより、実質的にアクセス速度を低下させることなく、プリデコード信号のリセットによる消費電力の増大を防止している。つまり、プリデコード信号ＲＦ＜ｙ＞の遷移が、救済アドレスＲＲＥＤ＜ｙ＞の遷移と同時かそれよりも早ければ、アクセス速度の低下は生じない。
【００９８】
但し、本発明において、プリデコード信号ＲＦ＜ｙ＞の遷移が救済アドレスＲＲＥＤ＜ｙ＞の遷移と同時かそれよりも早いことは必須でなく、プリデコード信号ＲＦ＜ｙ＞の遷移の方が遅くても構わない。この場合は若干アクセス速度が低下するが、大幅な低下をもたらすことはない。したがって、信号制御回路２００は、ロウアドレスの入力に基づくプリデコード信号の遷移プリデコード信号ＲＦ＜ｙ＞及び救済アドレスＲＲＥＤ＜ｙ＞の遷移のいずれか遅い方を基準として、タイミング信号Ｒ１ＡＣＴ，Ｒ２ＡＣＴが活性化するよう設計すればよい。
【００９９】
プリデコード信号ＲＦの遷移速度の低下を抑制するためには、プリデコード信号ＲＦを伝達する複数の信号配線をツイスト構造とすることが好ましい。
【０１００】
図１８は、プリデコード信号ＲＦ１１Ｔ＜３：０＞の配線構造を示す模式的な平面図である。
【０１０１】
図１８に示す例では、Ｘデコーダ領域ＸＤＥＣによってメモリセルアレイ７００が二分割されている。Ｘデコーダ領域ＸＤＥＣとは、メインワードドライバＭＷＤ，ＭＷＤＲやコントロール回路ＡＲＡＣ，ＡＲＡＣＲが配置される領域である。プリデコード信号ＲＦ１１Ｔ＜３：０＞は、最終段のドライバ８９０の駆動により、ロウプリデコーダ１００からＹ方向に延びる４本の信号配線８００〜８０３を介してＸデコーダ領域ＸＤＥＣに供給され、さらにＸ方向に延びる４本の信号配線８１０〜８１３を介してＸデコーダ領域ＸＤＥＣ内の各回路に分配される。Ｙ方向に延びる４本の信号配線８００〜８０３については、例えば３層目のアルミ配線を用いることができ、Ｘ方向に延びる４本の信号配線８１０〜８１３については、例えば２層目のアルミ配線を用いることができる。
【０１０２】
図１８に示すように、Ｙ方向に延びる４本の信号配線８００〜８０３は、いずれもシールド電源配線８２０によって挟まれている。つまり、信号配線間には必ずシールド電源配線８２０が介在している。シールド電源配線８２０は、信号配線８００〜８０３と同一の配線層（例えば３層目のアルミ配線）が用いられる。これにより、信号配線８００〜８０３間におけるカップリングが低減し、信号の遷移速度低下が抑制される。
【０１０３】
さらに、Ｘ方向に延びる４本の信号配線８１０〜８１３は、隣接する信号配線が入れ替わるツイスト構造を有している。これにより、隣接する信号配線がＸデコーダ領域ＸＤＥＣの全長に亘って固定されることがないため、カップリングが低減し、信号の遷移速度低下が抑制される。
【０１０４】
尚、図１８では、プリデコード信号ＲＦ１１Ｔ＜３：０＞を伝達する信号配線をツイスト構造とし、配線間にシールド構造を設けた例を説明したが、他のプリデコード信号（ＲＦ０Ｂ＜３：０＞、ＲＦ２Ｔ＜７：０＞、ＲＦ５Ｔ＜７：０＞、信号ＲＦ８Ｔ＜７：０＞、ＲＦ１３Ｔ＜１：０＞）についても同様の構造とすることが好ましい。
【０１０５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０６】
例えば、上記実施形態においては、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、フラッシュメモリ、相変化メモリ（ＰＲＡＭ）、可変抵抗メモリ（ＲＲＡＭ）など、他の種類の半導体記憶装置に適用することも可能である。
【図面の簡単な説明】
【０１０７】
【図１】本発明の好ましい実施形態による半導体記憶装置１０の全体構成を示すブロック図である。
【図２】ＢＡＮＫ０の回路構成を示すブロック図である。
【図３】ロウプリデコーダ１００の回路図である。
【図４】信号制御回路２００の回路図である。
【図５】救済判定回路３００の回路図である。
【図６】ヒューズセット３１０の回路図である。
【図７】救済アドレスデコーダ４００の回路図である。
【図８】メインワードドライバＭＷＤの回路図である。
【図９】メインワードドライバＭＷＤＲの回路図である。
【図１０】コントロール回路ＡＲＡＣの回路図である。
【図１１】コントロール回路ＡＲＡＣＲの回路図である。
【図１２】サブワードドライバＳＷＤの回路図である。
【図１３】サブワードドライバＳＷＤＲの回路図である。
【図１４】センスアンプＳＡの回路図である。
【図１５】通常メモリセルＭＣ及び冗長メモリセルＲＭＣの回路図である。
【図１６】半導体記憶装置１０におけるロウ系回路の基本的な動作を説明するための波形図である。
【図１７】ヒューズイネーブル信号ＲＦＵＥＴとプリデコード信号及び救済アドレスとの関係を示す模式的なタイミング図である。
【図１８】プリデコード信号ＲＦ１１Ｔ＜３：０＞の配線構造を示す模式的な平面図である。
【符号の説明】
【０１０８】
１０      半導体記憶装置
１１      アドレスバッファ
１２      コマンドデコーダ
２１      アドレス端子
２２      バンクアドレス端子
２３〜２５    コマンド端子
３０      アドレスラッチ回路
１００    ロウプリデコーダ
２００    信号制御回路
３００    救済判定回路
４００    救済アドレスデコーダ
５００    メインワードドライバ
６００    アレイコントロール回路
７００    メモリセルアレイ
【図１】
2010108546.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010108546.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2010108546.tif 000014
【図１３】
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【図１４】
2010108546.tif 000016
【図１５】
2010108546.tif 000017
【図１６】
2010108546.tif 000018
【図１７】
2010108546.tif 000019
【図１８】
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