(57)【要約】【課題】設計寸法に近い素子領域を形成可能で、ＧＩＤＬと類似の現象の発生を抑制可能で、かつ導電膜の酸化により素子領域に印加される圧縮応力を抑制可能な半導体装置およびその製造方法を提供する。【解決手段】半導体基板ＳＢの主表面に溝ＴＲが形成される。溝ＴＲの壁面を酸化することにより壁面に第１の酸化膜ＴＯ１ａが形成される。溝ＴＲ内を埋め込むように埋め込み導電膜ＢＣが形成される。活性酸化種を含む雰囲気下にて埋め込み導電膜ＢＣを酸化することにより第２の酸化膜ＴＯ１ｂが形成される。第２の酸化膜ＴＯ１ｂ上に第３の酸化膜ＴＯ２が気相成長法または塗布法により形成される。【選択図】図１
2010050202.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に溝を形成する工程と、
前記溝の壁面を酸化することにより前記壁面に第１の酸化膜を形成する工程と、
前記第１の酸化膜で前記壁面を覆われた前記溝内を埋め込むように埋め込み導電膜を形成する工程と、
活性酸化種を含む雰囲気下にて前記埋め込み導電膜を酸化することにより第２の酸化膜を形成する工程と、
前記第２の酸化膜上に第３の酸化膜を形成する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記第１の酸化膜は、活性酸化種を含む雰囲気下にて前記溝の壁面を酸化することにより形成される、請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板の主表面に溝を形成する工程と、
前記溝の壁面を酸化することにより前記壁面に第１の酸化膜を形成する工程と、
前記第１の酸化膜で前記壁面を覆われた前記溝内を埋め込むように埋め込み導電膜を形成する工程と、
前記埋め込み導電膜上に、引張応力を有する第３の酸化膜を形成する工程とを備えた、半導体装置の製造方法。
【請求項４】
前記第３の酸化膜は、準常圧化学的気相成長法および塗布法のいずれかにより形成される、請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
主表面に溝を有する半導体基板と、
前記溝の壁面を覆う第１の酸化膜と、
前記第１の酸化膜で前記壁面を覆われた前記溝内を埋め込み、かつ上端が前記主表面よりも下にある埋め込み導電膜と、
前記埋め込み導電膜の前記上面に接して形成された第２の酸化膜と、
前記第２の酸化膜上に接するように選択的に形成され、かつ前記第２の酸化膜よりも緻密でない膜質を有する第３の酸化膜とを備えた、半導体装置。
【請求項６】
前記第２の酸化膜と前記第３の酸化膜との界面が前記主表面よりも下に位置している、請求項５に記載の半導体装置。
【請求項７】
前記半導体基板の前記主表面に形成された１対のソース／ドレイン領域を有する絶縁ゲート型電界効果トランジスタをさらに備え、
前記埋め込み導電膜の前記上端は前記１対のソース／ドレイン領域の各々の下端よりも上に位置している、請求項５または６に記載の半導体装置。
【請求項８】
前記第１の酸化膜は、前記第２の酸化膜との接合部から下側に向かうほど幅が小さくなるテーパー部を有している、請求項５〜７のいずれかに記載の半導体装置。
【請求項９】
主表面に溝を有する半導体基板と、
前記溝の壁面を覆う第１の絶縁膜と、
前記第１の絶縁膜で前記壁面を覆われた前記溝内を埋め込埋め込み導電膜と、
前記埋め込み導電膜の上に形成され、かつ前記半導体基板に引張応力を与えるように形成された第２の絶縁膜とを備えた、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年の急速な微細化により半導体集積回路は高密度化の一途をたどっている。それに伴い、最先端集積回路においては単位面積あたりの集積度を増すために、素子分離能力を維持したまま素子分離領域を微細化することが要求されている。
【０００３】
このような微細化の要求に対して、素子分離法として従来のＬＯＣＯＳ(Local Oxidation of Silicon)法に代わって、トレンチ分離法が広く用いられている。トレンチ分離法は素子間に設けられた溝を絶縁膜で埋めることで素子の電気的分離を達成する方法である。この素子分離技術により、高集積化が容易になった。
【０００４】
しかし、さらなる微細化の要求のため、溝の幅が以前のゲート絶縁膜厚ほどとなり、絶縁膜を埋め込むことによる素子分離の限界が近づきつつある。特に隣接ノードの電位変化の問題がある。この問題に関しては、たとえば、以下の非特許文献１などに述べられている。
【０００５】
このような問題を解決する手段としては、フィールドシールドＳＴＩ(Shallow Trench Isolation)法がある。このフィールドシールドＳＴＩは、素子間に設けられた溝の中に絶縁膜ではなく導電性の膜を埋め込み、その導電膜の電位を固定することで、素子間の分離を実現するものである。この導電性の膜としては、プロセスの簡便性などの観点から、不純物がドープされた多結晶シリコン膜（以下、「ドープトポリシリコン膜」と称する）がよく用いられている。
【０００６】
ところで、トレンチ分離法ではシリコン基板を異方性エッチングすることにより溝が形成されるため、素子領域の端部は角を有する形状となる。このような角部にはゲート電極からの電界が集中するため、このような角部に形成されたチャネルの部分は、チャネルのその他の部分に比べてオンしやすくなる。特にチャネル幅が狭くなればなるほど、この先にオンする角部の特性が支配的になり、トランジスタの閾値がチャネル幅の減少に伴い下がるという現象が起きる。この現象は逆ナローチャネル効果として知られており、半導体デバイスの性能を悪化させる。
【０００７】
素子の微細化により、チャネル幅の縮小は急速に進んでおり、この閾値の低下がますます問題となっている。この逆ナローチャネル効果も、上で述べたフィールドシールドＳＴＩ法を用いて、埋め込んだ導電膜の電位を変化させ、素子領域端の角部の電位を制御することで、低減することができる。
【０００８】
上記のようなフィールドシールドＳＴＩは、たとえば特開平１０−２２４６２号公報、特開平１−２４５５３８号公報、特開平２−１７４１４０号公報、特開平１−２６０８４０号公報などに記載されている。これらの文献に記載の技術においては、溝内を埋め込む導電層上に、ショート抑制のためのキャップ絶縁層が熱酸化により形成されている。
【特許文献１】特開平１０−２２４６２号公報
【特許文献２】特開平１−２４５５３８号公報
【特許文献３】特開平２−１７４１４０号公報
【特許文献４】特開平１−２６０８４０号公報
【非特許文献１】J. Sim et al., "The Impact of Isolation Pitch Scaling on Vth Fluctuation in DRAM Cell Transistors due to Neighboring Drain/Source Electric Field Penetration", Symposium on VLSI Technology Digest of Technical Papers, 1998, pp.32-33
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このフィールドシールドＳＴＩにおいて、導電膜の上面の高さが低いと、電界の遮蔽効果が十分得られなかったり、素子領域端における角部の電位制御を行おうとすると大きな電圧をかける必要が生じる。このため、導電膜とシリコン基板との間のシリコン酸化膜においてリーク電流が生じたり、そのシリコン酸化膜の信頼性が劣化するなどの問題が生じる。このため、フィールドシールドＳＴＩ法を用いて、隣接ノードの電位変化や逆ナローチャネル効果を抑制するためには、埋め込み導電膜の上面の高さをある程度高くする必要がある。
【００１０】
しかし、埋め込み導電膜の上面高さを高くすると、通常のトランジスタで生じるＧＩＤＬ（Gate-induced Drain Leakage）と類似の現象が起きる。つまり、埋め込み導電膜の上面高さを高くすると、埋め込み導電膜とソース／ドレインとの距離が短くなり、両者の間の電界が大きくなる。これにより、ソース／ドレイン領域とシリコン基板との間に埋め込み導電膜の電位に依存するリーク電流が流れ、フィールドトランジスタがオフの電圧領域で、電流が増大するという現象が起きる。
【００１１】
また、ゲート酸化工程などの酸化工程によってシリコン基板および埋め込み導電膜の上面角部が酸化されることによって、素子領域に大きな圧縮応力が印加される。この圧縮応力は、ＧＩＤＬと類似の現象を増幅させる効果を持つ。
【００１２】
さらに、この圧縮応力はドレイン電流のトランジスタレイアウト依存性という新しい問題を引き起こす。このトランジスタレイアウト依存性は、ソース側の素子領域および素子分離領域の境界と、ドレイン側の素子領域および素子分離領域の境界との距離をＬＯＤ（Length of Oxide Definition）と呼ぶと、ドレイン電流がこのＬＯＤに依存するというものである。ｎ型ＭＯＳトランジスタにおいては、ＬＯＤの小さいレイアウトにおいて、溝内の埋め込み絶縁膜によるチャネル部への圧縮応力が大きくなり、ドレイン電流が減少してしまう。このようなドレイン電流のレイアウト依存性が存在すると、回路設計の負荷が大きくなるだけでなく、集積回路の性能が大きく悪化する。
【００１３】
また上記の特許文献１〜４のようにショート抑制に十分な厚さのキャップ絶縁層を熱酸化で形成しようとすると、半導体基板の表面に沿う方向（横方向）にも大きく酸化が進む。このため、ソース／ドレイン領域と埋め込み導電膜との間のシリコン酸化膜厚が非常に大きくなり、設計寸法に近い素子領域を形成することが困難となる。
【００１４】
本発明の目的は、設計寸法に近い素子領域を形成可能で、上記ＧＩＤＬと類似の現象の発生を抑制可能で、かつ導電膜の酸化により素子領域に印加される圧縮応力を抑制可能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本実施の形態の半導体装置の製造方法は、以下の工程を備えている。
半導体基板の主表面の上にマスク層が選択的に形成され、そのマスク層が形成されていない半導体基板の主表面に溝が形成される。溝の壁面を酸化することにより壁面に第１の酸化膜が形成される。溝内を埋め込むように埋め込み導電膜が形成される。活性酸化種を含む雰囲気下にて埋め込み導電膜を酸化することにより第２の酸化膜が形成される。第２の酸化膜上に第３の酸化膜が形成される。
【発明の効果】
【００１６】
本実施の形態の半導体装置の製造方法によれば、活性酸化種を含む雰囲気下にて埋め込み導電膜を酸化することにより第２の酸化膜が形成される。この活性酸化種は運動エネルギーを持っているため、通常の熱酸化過程に比べて小さな熱エネルギーの下で急速に酸化が進行する。このため、埋め込み導電膜の酸化時に酸化種の拡散を抑えることができ、半導体基板の主表面に沿う方向（横方向）に酸化が大きく進むことは抑制される。よって、設計寸法に近い素子領域を得ることができる。
【００１７】
また活性酸化種を含む雰囲気下にて埋め込み導電膜を酸化することにより、埋め込み導電膜の上端の角部を厚く酸化することができる。このため、埋め込み導電膜と半導体基板に形成された不純物領域との間隔を大きくすることができ、両者の間の電界を小さくでき、ＧＩＤＬと類似の現象の発生を抑制することができる。
【００１８】
この第３の酸化膜は気相成長法または塗布法により形成されることが好ましい。第３の酸化膜は気相成長法または塗布法により形成されることで、酸化により形成される第２の酸化膜よりも緻密でない膜質となる。これにより、第３の酸化膜は第２の酸化膜とは逆に引張応力となるため、第２の酸化膜の形成のための酸化により生じた圧縮応力を第３の酸化膜の引張応力により緩和することができる。このため、素子領域に印加される圧縮応力を抑制することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。図１を参照して、たとえばシリコンよりなる半導体基板ＳＢの主表面に、フィールドシールドＳＴＩよりなる素子分離構造ＳＴＩが形成されている。この素子分離構造ＳＴＩは、溝ＴＲと、第１の酸化膜ＴＯ１ａと、埋め込み導電膜ＢＣと、第２の酸化膜ＴＯ１ｂと、第３の酸化膜ＴＯ２とを有している。
【００２０】
溝ＴＲは、半導体基板ＳＢの主表面に形成されている。第１の酸化膜ＴＯ１ａは、溝ＴＲの壁面を覆うように形成されている。この第１の酸化膜ＴＯ１ａは、たとえば活性酸化種を含む雰囲気下で半導体基板ＳＢの表面を熱酸化することにより形成されたシリコン酸化膜よりなっている。
【００２１】
埋め込み導電膜ＢＣは、第１の酸化膜ＴＯ１ａで壁面を覆われた溝ＴＲ内を埋め込んでおり、たとえばドープトポリシリコン膜よりなっている。この埋め込み導電膜ＢＣの上端は半導体基板ＳＢの主表面よりも距離Ｈ０だけ下側（主表面の反対面側）に位置している。
【００２２】
第２の酸化膜ＴＯ１ｂは、埋め込み導電膜ＢＣの上端に接するように、かつ埋め込み導電膜ＢＣの上面を覆うように形成されている。この第２の酸化膜ＴＯ１ｂは、たとえば活性酸化種を含む雰囲気下で埋め込み導電膜ＢＣを熱酸化することにより形成されたシリコン酸化膜よりなっている。第２の酸化膜ＴＯ１ｂは、第１の酸化膜ＴＯ１ａと接合されており、第１の酸化膜ＴＯ１ａとともに酸化膜ＴＯ１を構成している。
【００２３】
第３の酸化膜ＴＯ２は、第２の酸化膜ＴＯ１ｂ上に接するように第２の酸化膜ＴＯ１ｂ上にのみ選択的に形成されている。この第３の酸化膜ＴＯ２は、たとえば化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法または塗布法により形成されたシリコン酸化膜よりなっており、第２の酸化膜ＴＯ１ｂよりも緻密でない膜質を有している。
【００２４】
酸化膜ＴＯ１と第３の酸化膜ＴＯ２とによりＳＴＩに含まれる酸化膜ＴＯが構成されている。特に、第２の酸化膜ＴＯ１ｂと第３の酸化膜ＴＯ２とにより、埋め込み導電膜ＢＣの上面をキャップするキャップ絶縁膜が構成されている。
【００２５】
この素子分離構造ＳＴＩにおいては、埋め込み導電膜ＢＣの上端角部は酸化により角が取れた形状を有している。これにより、埋め込み導電膜ＢＣと半導体基板ＳＢとの間の第１の酸化膜ＴＯ１ａの幅（膜厚）Ｗ１は、埋め込み導電膜ＢＣの上端角部において、埋め込み導電膜ＢＣの上部から下部に向けて徐々に小さくなるテーパ形状となっている。
【００２６】
このテーパ形状の深さ方向の寸法Ｄは、テーパ形状の最上部における最も大きな幅Ｗ１よりも大きくなっており、バーズビークが深さ方向に延びた縦バーズビークとなっている。またテーパ形状の幅Ｗ１は、埋め込み導電膜ＢＣの上端角部以外の第１の酸化膜ＴＯ１ａの部分の幅（膜厚）Ｗ２よりも大きい。
【００２７】
この素子分離構造ＳＴＩにより、半導体基板ＳＢの主表面は複数の素子領域に電気的に分離されている。この電気的に分離された複数の素子領域の各々には、たとえばＭＯＳ（Metal Oxide Semiconductor）トランジスタのソース／ドレインなどの不純物領域ＳＤが形成されている。
【００２８】
第２の酸化膜ＴＯ１ｂと第３の酸化膜ＴＯ２との界面（境界）の底部は、半導体基板ＳＢの主表面よりも距離Ｈ１だけ下側（主表面の反対面側）に位置している。また埋め込み導電膜ＢＣの上端は、不純物領域ＳＤの下端よりも距離Ｈ２だけ上側（半導体基板ＳＢの主表面側）に位置している。またテーパ形状の下端部は不純物領域ＳＤの下端よりも距離Ｈ３だけ下側に位置していることが好ましい。
【００２９】
後工程のエッチングなどでシリコン酸化膜ＴＯ１ｂとシリコン酸化膜ＴＯ２との双方がなくならないように、シリコン酸化膜ＴＯ１ｂとシリコン酸化膜ＴＯ２との膜厚の和は５０ｎｍ程度であることが好ましい。
【００３０】
なお熱酸化法により形成された第２の酸化膜ＴＯ１ｂと、ＣＶＤ法により形成された第３の酸化膜ＴＯ２とは、たとえばウエットエッチング法により区別することができる。つまり、熱酸化法により形成された第２の酸化膜ＴＯ１ｂは、ＣＶＤ法により形成された第３の酸化膜ＴＯ２よりも緻密な膜質を有している。このため、薬液としてたとえばフッ酸（ＨＦ）を用いてウエットエッチングした場合に、熱酸化法により形成された第２の酸化膜ＴＯ１ｂでは、ＣＶＤ法により形成された第３の酸化膜ＴＯ２よりもエッチングによる後退量が少なくなる。よって、その後退量の相違から、熱酸化法により形成された第２の酸化膜ＴＯ１ｂか、ＣＶＤ法により形成された第３の酸化膜ＴＯ２かを知ることができる。なおこれは、第３の酸化膜ＴＯ２が塗布法により形成された場合にも同様である。
【００３１】
次に、本実施の形態の素子分離構造ＳＴＩをＭＯＳトランジスタの電気的分離に用いた場合の構成について説明する。
【００３２】
図２は、図１に示した素子分離構造をＭＯＳトランジスタの電気的分離に用いた場合の構成を概略的に示す断面図である。図２を参照して、図１に示した素子分離構造ＳＴＩにより半導体基板の素子領域同士が電気的に分離されている。複数の素子領域の各々には、ＭＯＳトランジスタＴＲＡが形成されている。
【００３３】
このＭＯＳトランジスタＴＲＡは、１対のソース／ドレイン領域ＳＤと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを主に有している。１対のソース／ドレイン領域ＳＤは、半導体基板ＳＢの主表面（素子領域表面）に互いに間隔をおいて形成されている。この１対のソース／ドレイン領域ＳＤの各々は、低濃度領域と高濃度領域との組み合わせよりなるＬＤＤ（Lightly Doped Drain）構造を有している。ゲート電極層ＧＥは、１対のソース／ドレイン領域に挟まれた半導体基板ＳＢの領域上にゲート絶縁膜ＧＩを介して形成されている。またゲート電極層ＧＥの側壁を覆うようにサイドウォール絶縁膜ＳＷが形成されている。
【００３４】
このＭＯＳトランジスタＴＲＡを覆うように半導体基板ＳＢの主表面上に層間絶縁膜ＩＤが形成されている。この層間絶縁膜ＩＤ上には、複数の配線層ＷＲが形成されている。複数の配線層ＷＲのそれぞれは、層間絶縁膜ＩＤに形成されたコンタクトホール内を埋め込む導電膜（コンタクトプラグ）ＣＭを介してソース／ドレイン領域ＳＤ、埋め込み導電膜ＢＤに電気的に接続されている。
【００３５】
次に、本実施の形態の半導体装置の製造方法について図に基づいて説明する。
図３〜図１２は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。図３を参照して、たとえばシリコンよりなる半導体基板ＳＢの主表面上にシリコン酸化膜ＢＦが熱酸化法によって５〜１５ｎｍ程度の厚みで形成される。このシリコン酸化膜ＢＦ上に、シリコン窒化膜ＳＴ１が５０〜２５０ｎｍ程度の厚みとなるようにＣＶＤ法によって形成される。このとき、シリコン酸化膜ＢＦは、シリコン窒化膜ＳＴ１をシリコン基板ＳＢ上に直接成膜することによる応力を緩和し、結晶欠陥などを避けるために成膜される。
【００３６】
このシリコン窒化膜ＳＴ１上に、フォトレジスト（図示せず）が塗布された後、通常の写真製版技術によりパターニングされる。そのレジストパターンをマスクとして、素子分離を形成する領域上のシリコン窒化膜ＳＴ１、シリコン酸化膜ＢＦおよびシリコン基板ＳＢに異方性エッチングが施される。この際、上記の異方性エッチングにより、まずシリコン窒化膜ＳＴ１がパターニングされ、さらにシリコン窒化膜ＳＴ１が除去された領域のシリコン酸化膜ＢＦと半導体基板ＳＢとが選択的に除去される。この後、レジストパターンがたとえばアッシングなどにより除去される。
【００３７】
図４を参照して、上記の異方性エッチングにより、シリコン窒化膜ＳＴ１およびシリコン酸化膜ＢＦがパターニングされ、かつ半導体基板ＳＢに溝ＴＲが形成される。この溝ＴＲの開口幅はたとえば２０〜５００ｎｍ程度であり、溝ＴＲの深さはたとえば１００〜５００ｎｍ程度である。
【００３８】
図５を参照して、たとえば活性酸化種を含む雰囲気下で熱酸化が行なわれる。この酸化は、たとえば高密度プラズマ（ＨＤＰ：High Density Plasma）これにより、溝ＴＲの壁面、シリコン酸化膜ＢＦおよびシリコン窒化膜ＳＴ１の露出面上に、たとえば２ｎｍ〜２０ｎｍ程度の厚みのシリコン酸化膜ＴＯ１ａが形成される。この酸化により、エッチングによるダメージ層が除去される。
【００３９】
上記の活性酸化種は熱エネルギー以外のエネルギーとして運動エネルギーを有し、この運動エネルギーがＳｉ（シリコン）のボンドの切断に寄与する。活性酸化種は、たとえばラジカルまたはプラズマなどの形態を有している。また酸化を行なう装置としては、たとえば内部燃焼式の酸化装置を用いることができる。この装置は、チャンバーまたはチューブ内において水素と酸素との燃焼反応を発生させることができる。
【００４０】
図６を参照して、ＣＶＤ法によってドープトポリシリコン膜ＢＣが、たとえば３００〜７００ｎｍの膜厚で溝ＴＲ内に埋め込むように形成される。このドープトポリシリコン膜ＢＣの表面に、シリコン窒化膜ＳＴ１をストッパとするＣＭＰ（Chemical Mechanical Polishing）が行なわれる。
【００４１】
図７を参照して、上記のＣＭＰにより、シリコン窒化膜ＳＴ１の表面が露出するとともに、溝ＴＲ内にのみドープトポリシリコン膜ＢＣが残存し、ドープトポリシリコン膜ＢＣおよびシリコン窒化膜ＳＴ１の表面が平坦化される。この後、溝ＴＲ内に残存したドープトポリシリコン膜ＢＣに異方性エッチングが施される。
【００４２】
図８を参照して、上記の異方性エッチングは、ドープトポリシリコン膜ＢＣの上面がシリコン基板の主表面より下がるまで行なわれる。これは、後工程における微細ゲート電極の形成や、ゲート電極とドープトポリシリコン膜ＢＣよりなる埋め込み導電膜とのショートを防ぐために必要である。上記の異方性エッチングにより、ドープトポリシリコン膜ＢＣよりなる埋め込み導電膜ＢＣが形成される。
【００４３】
図９を参照して、たとえば活性酸化種を含む水蒸気雰囲気や酸素雰囲気下で熱酸化が行なわれる。この熱酸化により、埋め込み導電膜ＢＣ、シリコン窒化膜ＳＴ１などの露出面が酸化されて、シリコン酸化膜ＴＯ１ｂが形成される。また、上記の熱酸化により埋め込み導電膜ＢＣの上端角部が酸化されて、埋め込み導電膜ＢＣと溝ＴＲとの間のシリコン酸化膜ＴＯ１ａの厚みが厚くなる（横方向の幅が大きくなる）。これにより、埋め込み導電膜ＢＣと半導体基板ＳＢとの間のシリコン酸化膜ＴＯ１ａの幅（膜厚）は埋め込み導電膜ＢＣの上部から下部に向けて徐々に小さくなるテーパ形状となる。
【００４４】
この熱酸化時の温度は、たとえば７００〜１０５０℃程度であるが、９５０℃以下の温度での酸化の方がリーク電流抑制の効果が大きくなるため、より好ましい。この熱酸化による酸化量は、リーク電流を抑制するだけの量を必要とするが、多すぎない方がよい。なぜなら酸化量が多すぎると、素子領域が小さくなりすぎてしまうからである。この酸化量は、たとえば図５に示した溝ＴＲ内の壁面の酸化工程での酸化のように、半導体基板ＳＢの表面上で２ｎｍ〜２０ｎｍ程度の膜厚となるような酸化量であることが好ましい。
【００４５】
図１０を参照して、ＣＶＤ法または塗布法によってシリコン酸化膜ＴＯ２が、たとえば１００〜５００ｎｍの膜厚で成膜される。このシリコン酸化膜ＴＯ２の表面に、シリコン窒化膜ＳＴ１をストッパとするＣＭＰが行なわれる。
【００４６】
図１１を参照して、上記のＣＭＰにより、シリコン窒化膜ＳＴ１の表面が露出するとともに、シリコン窒化膜ＳＴ１間にシリコン酸化膜ＴＯ２が残存し、シリコン酸化膜ＴＯ２およびシリコン窒化膜ＳＴ１の表面が平坦化される。この後、シリコン窒化膜ＳＴ１が除去され、かつシリコン酸化膜ＴＯ１ａ、ＴＯ２にウエットエッチングが施される。
【００４７】
図１２を参照して、上記のウエットエッチングにより、半導体基板ＳＢの表面が露出するとともに、埋め込み導電膜ＢＣ上をキャップするように溝ＴＲ上のシリコン酸化膜ＴＯ１ａ、ＴＯ２が残存される。この後、ウェルの形成やトランジスタのしきい値を決めるためのイオン注入などが行なわれる。
【００４８】
図２を参照して、この後は、ゲート絶縁膜ＧＩが成膜され、ゲート電極層ＧＥやソース／ドレイン領域ＳＤなどが形成されることにより、ＭＯＳトランジスタＴＲＡが形成される。さらに、コンタクト抵抗低減などのためシリサイド化が行なわれて、ゲート電極層ＧＥおよびソース／ドレイン領域ＳＤの表面にシリサイド層ＳＣが形成される。
【００４９】
その後、層間絶縁膜ＩＤなどが成膜され、その層間絶縁膜ＩＤにコンタクトホール形成のためのエッチングが施される。このコンタクトホール内にコンタクト材料としての導電膜ＣＭが埋め込まれる。このとき、埋め込み導電膜ＢＣにもコンタクト材料としての導電膜ＣＭが接続され、これにより埋め込み導電膜ＢＣの電位が制御可能とされる。さらに層間絶縁膜ＩＤ上に配線層ＷＲが形成され、その配線層ＷＲによって半導体素子（たとえばＭＯＳトランジスタ）同士が互いに接続されるなどして、本実施の形態の半導体装置が完成する。
【００５０】
本実施の形態によれば、活性酸化種を含む雰囲気下で熱酸化が行なわれるため、酸化誘起応力の発生を最小限に留めたり、活性領域の余分な減少を避けたりすることができ、また埋め込み導電膜ＢＣがシリサイド層を介して他の領域とショートすることが抑制される。以下、そのことを図１３〜図１７を用いて説明する。
【００５１】
図１３は、図５に示す酸化工程において、その酸化前の状態（Ａ）から、通常の熱酸化をした場合（Ｂ）と活性酸化種を用いた熱酸化をした場合（Ｃ）との各々の酸化膜の形成の様子を示す図であって、図４および図５の領域Ｐ０を拡大して示す概略断面図である。
【００５２】
本来、酸化種は熱酸化過程進行中にシリコン酸化膜中を拡散してしまう。このため、図１３（Ａ）、（Ｂ）に示すように通常の熱酸化過程による酸化を行うと、その酸化中に酸化種が比較的遠くまで拡散して広い範囲で酸化反応が起こる。結果的に、図１３（Ｂ）に示すように半導体基板ＳＢとシリコン窒化膜ＳＴ１との間に、半導体基板の主表面の方向（図中横方向）に長く延びるバーズビークが発生する。
【００５３】
また通常の熱酸化をした場合、半導体基板ＳＢは酸化されるが、シリコン窒化膜ＳＴ１はほとんど酸化されない。このため、半導体基板ＳＢにおける溝ＴＲの上端部の位置Ｐ１とシリコン窒化膜ＳＴ１の下端部の位置Ｐ２とはシリコン窒化膜ＳＴ１の厚み方向（図中縦方向）に延びる仮想線に対してずれを生じ、位置Ｐ１、Ｐ２の間にオフセットが発生する。
【００５４】
一方、活性酸化種を含む雰囲気下での熱酸化では、活性酸化種は熱エネルギー以外の運動エネルギーを持っているため、通常の熱酸化に比べて小さな熱エネルギーの下で急速に酸化が進む。このため、図１３（Ａ）、（Ｃ）に示すように活性酸化種による熱酸化を行うと、酸化種の拡散を抑えながら酸化反応を十分に進行させることができる。よって、図１３（Ｃ）に示すように、通常の熱酸化と同じ膜厚の酸化膜を得る場合に、半導体基板ＳＢとシリコン窒化膜ＳＴ１との間において、半導体基板ＳＢの主表面の方向（図中横方向）にバーズビークが長く延びるのを抑制することができる。余分な領域を酸化することを避けることができるため、酸化誘起応力の発生を最小限に留めたり、活性領域の余分な減少を避けたりすることができる。
【００５５】
また、本来は熱酸化過程ではシリコン窒化膜ＳＴ１が酸化されることはほとんどない。しかし、活性酸化種を用いることで、活性酸化種が、シリコン窒化膜ＳＴ１の表面においてシリコン原子と窒素原子との結合を切り離して、そこに酸素原子を挿入する反応を生じさせる。このため、シリコン窒化膜ＳＴ１の表面が酸化されて、シリコン窒化膜ＳＴ１の表面にシリコン酸化膜を成長させることができる。
【００５６】
これにより、図１３（Ｃ）に示すように、シリコン窒化膜ＳＴ１の側壁と半導体基板ＳＢの溝ＴＲの側壁とが同量程度酸化されて、素子領域側（反対側壁側）に後退する。このため、半導体基板ＳＢにおける溝ＴＲの上端部の位置Ｐ１とシリコン窒化膜ＳＴ１の下端部の位置Ｐ２とはシリコン窒化膜ＳＴ１の厚み方向（図中縦方向）に対してずれはほとんど生じず、位置Ｐ１、Ｐ２の間にオフセットは発生しない。
【００５７】
図１４は、図１３（Ｂ）の工程後の図８および図９に示す酸化工程において、その酸化前の状態（Ａ）から、通常の熱酸化をした場合（Ｂ）の酸化膜の形成の様子を示す概略断面図である。また図１５は、図１３（Ｃ）の工程後の図８および図９に示す酸化工程において、その酸化前の状態（Ａ）から、活性酸化種を含む雰囲気下で熱酸化をした場合（Ｂ）の酸化膜の形成の様子を示す概略断面図である。
【００５８】
まず図１４を参照して、通常の熱酸化過程による酸化を行うと、上述したように、その酸化中に酸化種が比較的遠くまで拡散して広い範囲で酸化反応が起こる。結果的に、図１４（Ｂ）に示すように半導体基板ＳＢとシリコン窒化膜ＳＴ１との間において、半導体基板ＳＢの主表面の方向（図中横方向）に延びるバーズビークが図１３（Ｂ）に示す状態よりもさらに長くなる。半導体基板ＳＢの酸化量が多いため、酸化誘起応力も大きくなる。
【００５９】
また通常の熱酸化をした場合、上述したように、半導体基板ＳＢは酸化されるものの、シリコン窒化膜ＳＴ１はほとんど酸化されない。このため、図１４（Ｂ）に示すように半導体基板ＳＢにおける溝ＴＲの上端部の位置Ｐ１とシリコン窒化膜ＳＴ１の下端部の位置Ｐ２とのシリコン窒化膜ＳＴ１の厚み方向（図中縦方向）に対するずれが図１３（Ｂ）に示す状態よりもさらに大きくなる。これにより、位置Ｐ１、Ｐ２の間にオフセット量がさらに大きくなる。
【００６０】
図１５を参照して、活性酸化種を含む雰囲気下での熱酸化では、上述したように、通常の熱酸化に比べて小さな熱エネルギーの下で急速に酸化が進む。このため、酸化種の拡散を抑えながら酸化反応を進行させることができる。よって、図１５（Ｂ）に示すように半導体基板ＳＢとシリコン窒化膜ＳＴ１との間において、半導体基板ＳＢの主表面の方向（図中横方向）にバーズビークが長く延びるのを抑制することができる。また埋め込み導電膜ＢＣと溝ＴＲとの間において、半導体基板ＳＢの厚み方向（図中縦方向）にバーズビークが長く延びるのを抑制することもできる。このように余分な領域を酸化することを避けることができるため、酸化誘起応力の発生を最小限に留めたり、活性領域の余分な減少を避けたりすることができる。
【００６１】
また、活性酸化種を用いることで、上述したように、シリコン窒化膜ＳＴ１の表面にシリコン酸化膜を成長させることができる。これにより、図１５（Ｂ）に示すようにシリコン窒化膜ＳＴ１の側壁は半導体基板ＳＢの溝ＴＲの側壁と同量程度酸化されて、素子領域側（反対側壁側）に後退する。このため、半導体基板ＳＢにおける溝ＴＲの上端部の位置Ｐ１とシリコン窒化膜ＳＴ１の下端部の位置Ｐ２とはシリコン窒化膜ＳＴ１の厚み方向（図中縦方向）に対してずれはほとんど生じず、位置Ｐ１、Ｐ２の間にオフセットは発生しない。
【００６２】
図１６は、図１３（Ｂ）および図１４に示す通常の熱酸化を施し、さらに図１１の工程後にシリコン窒化膜ＳＴ１を除去した後の様子を示す図（Ａ）と、その後にシリコン酸化膜除去のためのウエットエッチングを施した様子を示す図（Ｂ）である。また図１７は、図１３（Ｃ）および図１５に示す活性酸化種を用いた熱酸化を施し、さらに図１１の工程後にシリコン窒化膜ＳＴ１を除去した後の様子を示す図（Ａ）と、その後にシリコン酸化膜除去のためのウエットエッチングを施した様子を示す図（Ｂ）である。
【００６３】
図１６を参照して、通常の熱酸化を施した場合には、図１６（Ａ）に示すように溝ＴＲの上端部の位置Ｐ１とシリコン窒化膜ＳＴ１の下端部の位置Ｐ２との間にオフセットが大きく生じる。このため、図１６（Ｂ）に示すように、シリコン酸化膜ＴＯ２、ＢＦをウエットエッチングすると、シリコン酸化膜ＴＯ２、ＴＯ１ｂの窪みが埋め込み導電膜ＢＣの真上付近にまで延びる。このため、その窪みの底部から埋め込み導電膜ＢＣまでの距離Ｓ２が小さくなり、後工程でのエッチングなどにより埋め込み導電膜ＢＣの表面が露出するおそれがある。埋め込み導電膜ＢＣの表面が露出した状態でソース／ドレイン領域ＳＤやゲート電極層ＧＥの表面をシリサイド化すると、活性領域と埋め込み導電膜とがシリサイド層によりショートする懸念がある。
【００６４】
図１７を参照して、活性酸化種を用いた熱酸化を施した場合には、図１７（Ａ）に示すように溝ＴＲの上端部の位置Ｐ１とシリコン窒化膜ＳＴ１の下端部の位置Ｐ２との間にオフセットはほとんど生じない。このため、図１７（Ｂ）に示すように、シリコン酸化膜ＴＯ２、ＢＦをウエットエッチングしても、シリコン酸化膜ＴＯ２、ＴＯ１ｂの窪みは埋め込み導電膜ＢＣの真上付近にまで延びない。このため、その窪みの底部から埋め込み導電膜ＢＣまでの距離Ｓ１が大きくなり、後工程でのエッチングなどにより埋め込み導電膜ＢＣの表面が露出しにくくなる。つまり、埋め込み導電膜ＢＣの露出に対して十分なマージンを確保することができる。よって、シリサイド層を形成したときでも、埋め込み導電膜ＢＣがシリサイド層を介して他の領域とショートすることは抑制される。
【００６５】
上記のように、活性酸化種を含む雰囲気下で熱酸化を行なうことにより、余分な領域を酸化することを避けることができるため、酸化誘起応力の発生を最小限に留めることができ、設計寸法に近い素子領域を得ることができる。また溝ＴＲの上端部の位置Ｐ１とシリコン窒化膜ＳＴ１の下端部の位置Ｐ２との間にオフセットがほとんど生じないため、埋め込み導電膜ＢＣがシリサイド層を介して他の領域とショートすることが抑制される。
【００６６】
また活性酸化種を含む雰囲気下にて埋め込み導電膜ＢＣを酸化することにより、酸化種の拡散を抑えながら埋め込み導電膜ＢＣの上端の角部を厚く酸化することができる。このため、埋め込み導電膜ＢＣと半導体基板ＳＢに形成された不純物領域ＳＤとの間隔を大きくすることができ、両者の間の電界を小さくでき、ＧＩＤＬと類似の現象の発生を抑制することができる。
【００６７】
また埋め込み導電膜ＢＣ上に、熱酸化により形成されたシリコン酸化膜ＴＯ１ｂだけでなく、シリコン酸化膜ＴＯ２も形成されている。このシリコン酸化膜ＴＯ２はＣＶＤ法または塗布法により形成されるものである。ＣＶＤ法または塗布法で形成されるシリコン酸化膜は熱酸化により形成されるシリコン酸化膜よりも緻密でない膜質となり、熱酸化により形成されるシリコン酸化膜とは逆に引張応力を有する。これにより、シリコン酸化膜ＴＯ２により半導体基板ＳＢに引張応力が与えられる。この引張応力により、シリコン酸化膜ＴＯ１ａ、ＴＯ１ｂの酸化形成時に半導体基板ＳＢに与えられた圧縮応力（酸化誘起応力）が緩和される。
【００６８】
以上より本実施の形態によれば、ソース／ドレイン領域ＳＤと半導体基板ＳＢとの間に流れる、埋め込み導電膜ＢＣの電位に依存するリーク電流の増大などを避けながら、隣接ノードの電位変化や逆ナローチャネル効果を低減することができる。
【００６９】
（実施の形態２）
図１８は、本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。図１８を参照して、本実施の形態の半導体装置の構成は、図１に示す実施の形態１における半導体装置の構成と比較して、埋め込み導電膜ＢＣ上の絶縁膜ＴＯ４の構成において主に異なっている。
【００７０】
この絶縁膜ＴＯ４は、たとえばシリコン酸化膜よりなっており、埋め込み導電膜ＢＣ上に選択的に形成されている。この絶縁膜ＴＯ４は引張応力を有しており、かつ半導体基板ＳＢに引張応力を与えるように形成されている。また絶縁膜ＴＯ４は、溝ＴＲの壁面に形成されたシリコン酸化膜ＴＯ３に接合されている。後工程のエッチングなどで絶縁膜ＴＯ４がなくならないように、絶縁膜ＴＯ４の膜厚は５０ｎｍ程度であることが好ましい。
【００７１】
またこの図１８に示す素子分離構造ＳＴＩをＭＯＳトランジスタの電気的分離に用いた場合の構成を図１９に示す。
【００７２】
なお、図１８、１９に示す本実施の形態のこれ以外の構成については上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００７３】
次に、本実施の形態の半導体装置の製造方法について図に基づいて説明する。
図２０〜図２２は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略断面図である。本実施の形態の半導体装置の製造方法は、図３〜図８に示す実施の形態１と同様の製造工程を経る。この後、図２０を参照して、引張応力を有する絶縁膜ＴＯ４が、たとえば１００〜５００ｎｍの膜厚で形成される。このような絶縁膜ＴＯ４は、たとえば準常圧化学気相成長法（ＳＡ（Sub-Atmospheric）−ＣＶＤ法）により成膜温度をたとえば４００〜６００℃（より好ましくは５２０〜５６０℃）にしてシリコン酸化膜を成膜することによって形成される。またこのような絶縁膜ＴＯ４は、塗布法によってポリシラザン膜を塗布した後に、そのポリシラザン膜をシリコン酸化膜に置換するアニールをたとえば７００〜８００℃の温度で行うことによって形成されてもよい。この絶縁膜ＴＯ４の表面に、シリコン窒化膜ＳＴ１をストッパとするＣＭＰが行なわれる。
【００７４】
図２１を参照して、上記のＣＭＰにより、シリコン窒化膜ＳＴ１の表面が露出するとともに、シリコン窒化膜ＳＴ１間に絶縁膜ＴＯ４が残存し、絶縁膜ＴＯ４およびシリコン窒化膜ＳＴ１の表面が平坦化される。この後、シリコン窒化膜ＳＴ１が除去され、かつシリコン酸化膜ＴＯ３と絶縁膜ＴＯ４とにウエットエッチングが施される。
【００７５】
図２２を参照して、上記のウエットエッチングにより、半導体基板ＳＢの表面が露出するとともに、埋め込み導電膜ＢＣ上をキャップするように溝ＴＲ上の絶縁膜ＴＯ４が残存される。この後、実施の形態１と同様の工程を経て、図１９に示す本実施の形態の半導体装置が完成する。
【００７６】
本実施の形態によれば、埋め込み導電膜ＢＣの上部に、通常のＣＶＤ法で成膜した場合よりも大きい引張り応力を有する絶縁膜ＴＯ４が形成されている。これにより、埋め込み導電膜ＢＣが素子領域に及ばす圧縮応力が絶縁膜ＴＯ４の引張応力により低減されている。埋め込み導電膜ＢＣが素子領域に及ぼす圧縮応力を低減することにより、シリコンのバンドギャップの狭小化を抑制することができるため、結果としてソース／ドレイン領域ＳＤと半導体基板ＳＢとの間に流れるリーク電流を抑制することができる。
【００７７】
また本実施の形態によれば、埋め込み導電膜ＢＣが素子領域に及ぼす圧縮応力を低減することができるため、ドレイン電流のレイアウト依存性を低減することができる。
【００７８】
また本実施の形態によれば、絶縁膜ＴＯ４がたとえばＳＡＣＶＤまたは塗布法により形成され、熱酸化により形成されない。このため、熱酸化により素子領域が余分に酸化されることもなく、設計寸法に近い素子領域を形成することができる。
【００７９】
以上より本実施の形態によれば、ソース／ドレイン領域ＳＤと半導体基板ＳＢとの間に流れる、埋め込み導電膜ＢＣの電位に依存するリーク電流の増大などを避けながら、隣接ノードの電位変化や逆ナローチャネル効果を低減することができる。
【００８０】
なお本実施の形態においては、第２の絶縁膜ＴＯ４は、シリコン酸化膜に限定されず、引張応力を有する絶縁膜であれば用いることができる。
【００８１】
また、本実施の形態は、実施の形態１にも適用することが可能である。たとえば、実施の形態１の図９と同様の工程を経た後、引張応力を有する絶縁膜ＴＯ４を形成しても、実施の形態１と同様の効果が得られる。
【００８２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８３】
本発明は、トレンチ形の素子分離構造を有する半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００８４】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
【図２】図１に示した素子分離構造をＭＯＳトランジスタの電気的分離に用いた場合の構成を概略的に示す断面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１３】図５に示す酸化工程において、その酸化前の状態（Ａ）から、通常の熱酸化をした場合（Ｂ）と活性酸化種を用いた熱酸化をした場合（Ｃ）との各々の酸化膜の形成の様子を示す図であって、図４および図５の領域Ｐ０を拡大して示す概略断面図である。
【図１４】図１３（Ｂ）の工程後の図８および図９に示す酸化工程において、その酸化前の状態（Ａ）から、通常の熱酸化をした場合（Ｂ）の酸化膜の形成の様子を示す概略断面図である。
【図１５】図１３（Ｃ）の工程後の図８および図９に示す酸化工程において、その酸化前の状態（Ａ）から、活性酸化種を含む雰囲気下で熱酸化をした場合（Ｂ）の酸化膜の形成の様子を示す概略断面図である。
【図１６】図１３（Ｂ）および図１４に示す通常の熱酸化を施し、さらに図１１の工程後にシリコン窒化膜ＳＴ１を除去した後の様子を示す図（Ａ）と、その後にシリコン酸化膜除去のためのウエットエッチングを施した様子を示す図（Ｂ）である。
【図１７】図１３（Ｃ）および図１５に示す活性酸化種を用いた熱酸化を施し、さらに図１１の工程後にシリコン窒化膜ＳＴ１を除去した後の様子を示す図（Ａ）と、その後にシリコン酸化膜除去のためのウエットエッチングを施した様子を示す図（Ｂ）である。
【図１８】本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。
【図１９】図１８に示した素子分離構造をＭＯＳトランジスタの電気的分離に用いた場合の構成を概略的に示す断面図である。
【図２０】本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。
【図２１】本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。
【図２２】本発明の実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図である。
【符号の説明】
【００８５】
ＢＣ  埋め込み導電膜、ＢＦ  シリコン酸化膜、ＣＭ  導電膜、ＧＥ  ゲート電極層、ＧＩ  ゲート絶縁膜、ＩＤ  層間絶縁膜、ＳＢ  半導体基板、ＳＣ  シリサイド層、ＳＤ  ドレイン領域（不純物領域）、ＳＴ１  シリコン窒化膜、ＳＴＩ  素子分離構造、ＳＷ  サイドウォール絶縁膜、ＴＯ，ＴＯ１，ＴＯ１ａ，ＴＯ１ｂ，ＴＯ２  酸化膜、ＴＯ４  絶縁膜、ＴＲＡ  ＭＯＳトランジスタ、ＴＲ  溝、ＷＲ  配線層。
【図１】
2010050202.tif 000003
【図２】
2010050202.tif 000004
【図３】
2010050202.tif 000005
【図４】
2010050202.tif 000006
【図５】
2010050202.tif 000007
【図６】
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【図７】
2010050202.tif 000009
【図８】
2010050202.tif 000010
【図９】
2010050202.tif 000011
【図１０】
2010050202.tif 000012
【図１１】
2010050202.tif 000013
【図１２】
2010050202.tif 000014
【図１３】
2010050202.tif 000015
【図１４】
2010050202.tif 000016
【図１５】
2010050202.tif 000017
【図１６】
2010050202.tif 000018
【図１７】
2010050202.tif 000019
【図１８】
2010050202.tif 000020
【図１９】
2010050202.tif 000021
【図２０】
2010050202.tif 000022
【図２１】
2010050202.tif 000023
【図２２】
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