(57)【要約】【課題】隣接するシェアードコンタクト間の短絡が発生するおそれの少ないＳＲＡＭセルを有する半導体装置を提供する。【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された、トランスファトランジスタ、ドライバトランジスタおよびロードトランジスタをそれぞれ２つずつ含むＳＲＡＭセルと、前記ＳＲＡＭセル上に形成された層間絶縁膜と、前記トランスファトランジスタに属する第１のゲート電極、および前記ドライバトランジスタと前記ロードトランジスタに共有される第２のゲート電極と、前記第２のゲート電極と、前記ロードトランジスタのソース・ドレイン領域との両方に接続される、前記層間絶縁膜中に形成されたシェアードコンタクトと、を有し、前記ＳＲＡＭセル内において、前記第１のゲート電極が、前記第１のゲート電極と前記第２のゲート電極のゲート幅方向の中心との間に、前記第２のゲート電極の前記シェアードコンタクトが接続される領域が配置されない位置に配置される。【選択図】図１
2010050403.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された、トランスファトランジスタ、ドライバトランジスタおよびロードトランジスタをそれぞれ２つずつ含むＳＲＡＭセルと、
前記ＳＲＡＭセル上に形成された層間絶縁膜と、
前記トランスファトランジスタに属する第１のゲート電極、および前記ドライバトランジスタと前記ロードトランジスタに共有される第２のゲート電極と、
前記第２のゲート電極と、前記ロードトランジスタのソース・ドレイン領域との両方に接続される、前記層間絶縁膜中に形成されたシェアードコンタクトと、
を有し、
前記ＳＲＡＭセル内において、前記第１のゲート電極は、前記第１のゲート電極と前記第２のゲート電極のゲート幅方向の中心との間に、前記第２のゲート電極の前記シェアードコンタクトが接続される領域が配置されない位置に配置される、
半導体装置。
【請求項２】
前記ＳＲＡＭセル内において、前記第１のゲート電極は、前記第１のゲート電極と前記第２のゲート電極の前記シェアードコンタクトが接続される領域との間に、前記第２のゲート電極のゲート幅方向の中心が配置されるような位置に配置される、
請求項１に記載された半導体装置。
【請求項３】
前記シェアードコンタクトは、前記第２のゲート電極、前記ロードトランジスタのソース・ドレイン領域、および前記トランスファトランジスタと前記ドライバトランジスタに共有されるソース・ドレイン領域に接続される、
請求項１または２に記載された半導体装置。
【請求項４】
前記シェアードコンタクトが接続される前記ロードトランジスタのソース・ドレイン領域と、前記トランスファトランジスタと前記ドライバトランジスタに共有されるソース・ドレイン領域は、一体に形成される、
請求項３に記載された半導体装置。
【請求項５】
前記ＳＲＡＭセル内の２つの前記第２のゲート電極の間の領域において、前記ＳＲＡＭセルと前記層間絶縁膜との間に空隙が存在する、
請求項１から４のいずれかに記載された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置として、所定のトランジスタのゲート電極とソース・ドレイン領域に共通に接続されるシェアードコンタクトを有するＳＲＡＭセルが形成された半導体装置が知られている（例えば、特許文献１参照）。
【０００３】
このような特許文献１等に記載の従来の半導体装置によれば、シェアードコンタクトを用いることにより、ＳＲＡＭセルを微細化することができる。
【特許文献１】特開２００７−８０９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、隣接するシェアードコンタクト間の短絡が発生するおそれの少ないＳＲＡＭセルを有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板上に形成された、トランスファトランジスタ、ドライバトランジスタおよびロードトランジスタをそれぞれ２つずつ含むＳＲＡＭセルと、前記ＳＲＡＭセル上に形成された層間絶縁膜と、前記トランスファトランジスタに属する第１のゲート電極、および前記ドライバトランジスタと前記ロードトランジスタに共有される第２のゲート電極と、前記第２のゲート電極と、前記ロードトランジスタのソース・ドレイン領域との両方に接続される、前記層間絶縁膜中に形成されたシェアードコンタクトと、を有し、前記ＳＲＡＭセル内において、前記第１のゲート電極が、前記第１のゲート電極と前記第２のゲート電極のゲート幅方向の中心との間に、前記第２のゲート電極の前記シェアードコンタクトが接続される領域が配置されない位置に配置される半導体装置を提供する。
【発明の効果】
【０００６】
本発明によれば、隣接するシェアードコンタクト間の短絡が発生するおそれの少ないＳＲＡＭセルを有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
〔第１の実施の形態〕
（半導体装置の構成）
図１（ａ）は、本発明の第１の実施の形態に係る半導体装置のＳＲＡＭセルを概略的に表す上面図であり、図１（ｂ）は、図１（ａ）のＳＲＡＭセルを（マトリクス）アレイ配置した状態を示す上面図である。また、図２（ａ）は、図１（ａ）の切断線Ａ−Ａにおける切断面を矢印の方向に見た断面図であり、図２（ｂ）は、図１（ａ）の切断線Ｂ−Ｂにおける切断面を矢印の方向に見た断面図である。なお、図２（ａ）、（ｂ）は、後述する空隙１７周辺の部分断面図である。
【０００８】
本実施の形態においては、６トランジスタ型のＳＲＡＭについて説明する。６トランジスタ型のＳＲＡＭは、１つのセルにｎ型のトランスファトランジスタ、ｎ型のドライバトランジスタ、ｐ型のロードトランジスタをそれぞれ２つずつ有する。
【０００９】
本実施の形態に係る半導体装置は、６トランジスタ型のＳＲＡＭセル１０を有し、ＳＲＡＭセル１０は、ｎ型のトランスファトランジスタＴ、ｎ型のドライバトランジスタＤ、およびｐ型のロードトランジスタＬの３種類のトランジスタと、ソース・ドレイン領域１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅと、ゲート電極１２ａ、１２ｂと、ソース・ドレイン領域１１ｂ、１１ｃ、１１ｄ、およびゲート電極１２ａに接続されるコンタクト１３と、ゲート電極１２ｂとソース・ドレイン領域１１ａ、１１ｅに共通して接続されるシェアードコンタクト１４と、ゲート電極１２ａ、１２ｂの下に形成されるゲート絶縁膜１５と、ゲート電極１２ａ、１２ｂの側面に形成されるゲート側壁１６と、を含む。
【００１０】
また、トランスファトランジスタＴ、ドライバトランジスタＤ、ロードトランジスタＬは、半導体基板１上に形成され、素子分離領域２により、互いに電気的に分離される。
【００１１】
ソース・ドレイン領域１１ａは、トランスファトランジスタＴとドライバトランジスタＤに共有される。また、ソース・ドレイン領域１１ｂは、隣接する２つのトランスファトランジスタＴに共有される。また、ソース・ドレイン領域１１ｃは、隣接する２つのドライバトランジスタＤに共有される。また、ソース・ドレイン領域１１ｄは、隣接する２つのロードトランジスタＬに共有される。また、ソース・ドレイン領域１１ｅは、１つのロードトランジスタＬに属する。
【００１２】
ゲート電極１２ａは、トランスファトランジスタＴに属する。また、ゲート電極１２ｂは、ドライバトランジスタＤとロードトランジスタＬに共有される。
【００１３】
各ＳＲＡＭセル１０内において、ゲート電極１２ａは、ゲート電極１２ａとゲート電極１２ｂのゲート幅方向（図１（ａ）、（ｂ）中の左右方向）の中心との間に、ゲート電極１２ｂのシェアードコンタクト１４が接続される領域が配置されないような位置に配置される。特に、製造の容易性等の観点から、図１（ａ）、（ｂ）に示すように、各ＳＲＡＭセル１０内において、ゲート電極１２ａは、ゲート電極１２ａとゲート電極１２ｂのシェアードコンタクト１４が接続される領域との間に、ゲート電極１２ｂのゲート幅方向の中心が配置されるような位置に配置されることが好ましい。
【００１４】
また、図２（ａ）、（ｂ）に示されるように、層間絶縁膜３がゲート電極に挟まれた各領域に埋め込まれる。一般的に、ゲート電極に挟まれた領域の幅と深さの比（以下、アスペクト比）が高いほど、層間絶縁膜は埋め込みにくい。層間絶縁膜の埋め込みが不完全な場合、下地と層間絶縁膜の間に空隙が出来る。
【００１５】
ゲート電極形成直後は、半導体基板の表面（ソース・ドレイン領域の表面）の高さと、素子分離領域の表面の高さは同程度である。しかし、ゲート電極形成以降の工程で種々のエッチングが実施されると、素子分離領域の表面の高さが低くなる。これらのエッチングは主にＳｉＯ２やＳｉＮなどの絶縁膜に対し実施されることが多く、これらエッチング工程を経るごとに、絶縁膜からなる素子分離領域の表面が徐々に削られるためである。
【００１６】
その結果、ゲート電極の上端の高さと素子分離領域の表面の高さとの差が、ゲート電極の上端の高さと半導体基板の表面の高さとの差よりも大きくなる。すなわち、素子分離領域を挟んで隣接するゲート電極間のアスペクト比が、ソース・ドレイン領域を挟んで隣接するゲート電極間の領域のアスペクト比よりも大きくなる。
【００１７】
このため、本実施の形態においては、図２（ａ）、（ｂ）に示されるように、素子分離領域２を挟んで隣接するゲート電極１２ｂ間において、層間絶縁膜３の埋め込みが不完全となり、層間絶縁膜３と素子分離領域２との間に空隙１７が発生しやすい。
【００１８】
なお、図１（ａ）、（ｂ）においては、簡略化のため、ゲート側壁１６、層間絶縁膜３の図示を省略するが、空隙１７の位置を概略的に示す。
【００１９】
半導体基板２には、Ｓｉ基板等の、Ｓｉを主成分とするＳｉ系結晶からなる基板を用いることができる。また、素子分離領域２は、ＳｉＯ２等の絶縁材料からなる。
【００２０】
ソース・ドレイン領域１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅに含まれる導電型不純物は、ｎ型不純物としてＡｓ、Ｐ等、ｐ型不純物としてＢ、ＢＦ２等のｐ型不純物が用いられる。
【００２１】
ゲート電極１２ａ、１２ｂは、例えば、導電型不純物を含むＳｉ系多結晶からなる。ゲート電極１２ａ、１２ｂに含まれる導電型不純物には、ｎ型不純物としてＡｓ、Ｐ等、ｐ型不純物としてＢ、ＢＦ２等のｐ型不純物が用いられる。なお、ゲート電極１２ａ、１２ｂの表面にシリサイド層が形成されていてもよい。また、ゲート電極１２ａ、１２ｂは、全体がシリサイド化したフルシリサイド電極であってもよい。また、ゲート電極１２ａ、１２ｂは、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ、Ｎｉ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、メタルゲート電極部とＳｉ系多結晶電極部の積層構造を有してもよい。
【００２２】
コンタクト１３は、ソース・ドレイン領域１１ｂ、１１ｃ、１１ｄ、またはゲート電極１２ａと上層の配線とを電気的に接続する。また、シェアードコンタクト１４は、ゲート電極１２ｂおよびソース・ドレイン領域１１ａ、１１ｅと上層の配線とを電気的に接続する。コンタクト１３およびシェアードコンタクト１４は、例えば、Ｗ、Ｃｕ、Ａｌ、Ａｕ、Ａｇ等の金属からなる。
【００２３】
なお、シェアードコンタクト１４は、ゲート電極１２ｂおよびソース・ドレイン領域１１ｅと上層の配線とを電気的に接続するものであってもよい。この場合、ソース・ドレイン領域１１ａには独立したコンタクト（コンタクト１３と同等）が接続される。
【００２４】
ゲート絶縁膜１５は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、Ｈｉｇｈ−ｋ材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ２等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ２等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００２５】
ゲート側壁１６は、例えばＳｉＮからなる単層構造や、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００２６】
以下に、比較例として、従来の構造の６トランジスタ型のＳＲＡＭを有する半導体装置について説明する。比較例にかかる半導体装置は、本実施の形態に係る半導体装置と、ＳＲＡＭセル内のトランジスタのレイアウトにおいて異なる。なお、各部材の構成は、本実施の形態に係る半導体装置と同様であるとする。
【００２７】
図３（ａ）は、比較例に係る半導体装置のＳＲＡＭセルを概略的に表す上面図であり、図３（ｂ）は、図３（ａ）のＳＲＡＭセルを（マトリクス）アレイ配置した状態を示す上面図である。また、図４（ａ）は、図３（ａ）の切断線Ｃ−Ｃにおける切断面を矢印の方向に見た断面図であり、図４（ｂ）は、図３（ａ）の切断線Ｄ−Ｄにおける切断面を矢印の方向に見た断面図である。なお、図４（ａ）、（ｂ）は、後述する短絡誘発部３７周辺の部分断面図である。
【００２８】
比較例に係る半導体装置は、６トランジスタ型のＳＲＡＭセル３０を有し、ＳＲＡＭセル３０は、ｎ型のトランスファトランジスタＴ、ｎ型のドライバトランジスタＤ、およびｐ型のロードトランジスタＬの３種類のトランジスタと、ソース・ドレイン領域３１ａ、３１ｂ、３１ｃ、３１ｄ、３１ｅと、ゲート電極３２ａ、３２ｂと、ソース・ドレイン領域３１ａ、３１ｂ、３１ｃ、３１ｄ、およびゲート電極３２ａに接続されるコンタクト３３と、ゲート電極３２ｂとソース・ドレイン領域３１ｅに共通して接続されるシェアードコンタクト３４と、ゲート電極３２ａ、３２ｂの下に形成されるゲート絶縁膜３５と、ゲート電極３２ａ、３２ｂの側面に形成されるゲート側壁３６と、を含む。
【００２９】
また、トランスファトランジスタＴ、ドライバトランジスタＤ、ロードトランジスタＬは、半導体基板１上に形成され、素子分離領域２により、互いに電気的に分離される。
【００３０】
ソース・ドレイン領域３１ａは、トランスファトランジスタＴとドライバトランジスタＤに共有される。また、ソース・ドレイン領域３１ｂは、隣接する２つのトランスファトランジスタＴに共有される。また、ソース・ドレイン領域３１ｃは、隣接する２つのドライバトランジスタＤに共有される。また、ソース・ドレイン領域３１ｄは、隣接する２つのロードトランジスタＬに共有される。また、ソース・ドレイン領域３１ｅは、１つのロードトランジスタＬに属する。
【００３１】
ゲート電極３２ａは、トランスファトランジスタＴに属する。また、ゲート電極３２ｂは、ドライバトランジスタＤとロードトランジスタＬに共有される。
【００３２】
この比較例に係る半導体装置においては、本実施の形態に係る半導体装置と異なり、各ＳＲＡＭセル３０内において、ゲート電極３２ａが、ゲート電極３２ａとゲート電極３２ｂのゲート幅方向の中心との間に、ゲート電極３２ｂのシェアードコンタクト３４が接続される領域が配置されるような位置に配置される。
【００３３】
また、図４（ａ）、（ｂ）に示されるように、層間絶縁膜３がゲート電極に挟まれた各領域に埋め込まれる。この比較例に係る半導体装置においても、第１の実施の形態に係る半導体装置と同様に、素子分離領域を挟んで隣接するゲート電極間のアスペクト比が、ソース・ドレイン領域を挟んで隣接するゲート電極間の領域のアスペクト比よりも大きくなる。そのため、素子分離領域２を挟んで隣接するゲート電極３２ｂ間において、層間絶縁膜３の埋め込みが不完全となり、層間絶縁膜３と素子分離領域２との間に空隙が発生しやすい。
【００３４】
比較例に係る半導体装置においては、この空隙の位置とシェアードコンタクト３４の位置が重なるおそれがある。この場合、シェアードコンタクト３４を形成する際に、空隙内にシェアードコンタクト３４の材料（例えばＷ）が流入し、図４（ａ）、（ｂ）に示されるように、隣接する２つのシェアードコンタクト３４を短絡させる短絡誘発部３７となる。
【００３５】
なお、シェアードコンタクト３４の位置が空隙の位置に重ならないようにするために、本実施の形態に係る半導体装置と同様に、シェアードコンタクト３４の長手方向をゲート電極３４ｂのゲート幅方向と平行にする方法が考えられる。しかし、各ＳＲＡＭセル３０内において、ゲート電極３２ａが、ゲート電極３２ａとゲート電極３２ｂのゲート幅方向の中心との間に、ゲート電極３２ｂのシェアードコンタクト３４が接続される領域が配置されるような位置に配置されるため、シェアードコンタクト３４がゲート電極３２ａに接触し、短絡するおそれがある。
【００３６】
なお、図３（ａ）、（ｂ）においては、簡略化のため、ゲート側壁３６、層間絶縁膜３の図示を省略するが、短絡誘発部３７の位置を概略的に示す。
【００３７】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、各ＳＲＡＭセル１０内において、ゲート電極１２ａが、ゲート電極１２ａとゲート電極１２ｂのゲート幅方向の中心との間に、ゲート電極１２ｂのシェアードコンタクト１４が接続される領域が配置されないような位置に配置されるため、シェアードコンタクト１４とゲート電極１２ａとを短絡させることなく、シェアードコンタクト１４をその長手方向がゲート電極１２ｂのゲート幅方向と略平行になるように形成することができる。これにより、空隙１７の位置とシェアードコンタクト１４の位置が重なって、空隙１７内にシェアードコンタクト１４の材料が流れ込むことにより、隣接する２つのシェアードコンタクト１４が短絡することを防止できる。
【００３８】
なお、本実施の形態に係る半導体装置のＳＲＡＭセル１０の幅（図１（ａ）、（ｂ）中の左右方向の大きさ）は、比較例に係る半導体装置のＳＲＡＭセル３０の幅よりも大きくなるが、ＳＲＡＭセル１０の高さ（図１（ａ）、（ｂ）中の上下方向の大きさ）は、ＳＲＡＭセル３０の高さよりも小さくなる。このため、ＳＲＡＭセル１０内のトランジスタのレイアウトによっては、ＳＲＡＭセル１０の占有面積をＳＲＡＭセル３０の占有面積よりも小さくして、集積度を向上させることも可能である。具体的には、ＳＲＡＭセル３０の幅をｗ、高さをｈとし、ＳＲＡＭセル１０の幅をｐｗ、高さをｑｈとして、変動比ｐｑが１よりも小さくなる場合に、集積度を向上させることも可能である。
【００３９】
〔第２の実施の形態〕
本発明の第２の実施の形態は、ソース・ドレイン領域の構成において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略する。
【００４０】
（半導体装置の構成）
図５（ａ）は、本発明の第２の実施の形態に係る半導体装置のＳＲＡＭセルを概略的に表す上面図であり、図５（ｂ）は、図５（ａ）のＳＲＡＭセルを（マトリクス）アレイ配置した状態を示す上面図である。
【００４１】
本実施の形態においては、第１の実施の形態と同様に、６トランジスタ型のＳＲＡＭについて説明する。
【００４２】
本実施の形態に係る半導体装置は、６トランジスタ型のＳＲＡＭセル２０を有し、ＳＲＡＭセル２０は、ｎ型のトランスファトランジスタＴ、ｎ型のドライバトランジスタＤ、およびｐ型のロードトランジスタＬの３種類のトランジスタと、ソース・ドレイン領域２１ａ、２１ｂ、２１ｃ、２１ｄと、ゲート電極２２ａ、２２ｂと、ソース・ドレイン領域２１ｂ、２１ｃ、２１ｄ、およびゲート電極２２ａに接続されるコンタクト２３と、ゲート電極２２ｂとソース・ドレイン領域２１ａに共通して接続されるシェアードコンタクト２４と、ゲート電極２２ａ、２２ｂの下に形成されるゲート絶縁膜（図示しない）と、ゲート電極２２ａ、２２ｂの側面に形成されるゲート側壁（図示しない）と、を含む。
【００４３】
また、トランスファトランジスタＴ、ドライバトランジスタＤ、ロードトランジスタＬは、半導体基板１上に形成され、素子分離領域２により、互いに電気的に分離される。
【００４４】
ソース・ドレイン領域２１ａは、トランスファトランジスタＴ、ドライバトランジスタＤ、およびロードトランジスタＬに共有される。また、ソース・ドレイン領域２１ｂは、隣接する２つのトランスファトランジスタＴに共有される。また、ソース・ドレイン領域２１ｃは、隣接する２つのドライバトランジスタＤに共有される。また、ソース・ドレイン領域２１ｄは、隣接する２つのロードトランジスタＬに共有される。
【００４５】
ゲート電極２２ａは、トランスファトランジスタＴに属する。また、ゲート電極２２ｂは、ドライバトランジスタＤとロードトランジスタＬに共有される。
【００４６】
各ＳＲＡＭセル２０内において、ゲート電極２２ａは、ゲート電極２２ａとゲート電極２２ｂのゲート幅方向の中心との間に、ゲート電極２２ｂのシェアードコンタクト２４が接続される領域が配置されないような位置に配置される。また、各ＳＲＡＭセル２０内において、ゲート電極２２ａは、ゲート電極２２ａとゲート電極２２ｂのシェアードコンタクト２４が接続される領域との間に、ゲート電極２２ｂのゲート幅方向の中心が配置されるような位置に配置される。
【００４７】
また、ＳＲＡＭセル２０上に層間絶縁膜（図示しない）が形成される。ここで、ＳＲＡＭセル２０中の隣接する２つのゲート電極２２ｂの間の領域は、アスペクト比の高い溝であるため、層間絶縁膜を隙間なく埋め込むことが困難であり、溝の底部に層間絶縁膜が存在しない空隙２７が形成される。本実施の形態においては、第１の実施の形態と同様に、この空隙２７の位置とシェアードコンタクト２４の位置は重ならない。
【００４８】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、第１の実施の形態と同様に、各ＳＲＡＭセル２０内において、ゲート電極２２ａが、ゲート電極２２ａとゲート電極２２ｂのゲート幅方向の中心との間に、ゲート電極２２ｂのシェアードコンタクト２４が接続される領域が配置されないような位置に配置されるため、シェアードコンタクト２４とゲート電極２４ａとを短絡させることなく、シェアードコンタクト２４をその長手方向がゲート電極２４ｂの長手方向（ゲート幅方向）と略平行になるように形成することができる。これにより、空隙２７の位置とシェアードコンタクト２４の位置が重なって、空隙２７内にシェアードコンタクト２４の材料が流れ込むことにより、隣接する２つのシェアードコンタクト２４が短絡することを防止できる。
【００４９】
また、ソース・ドレイン領域２１ａが、トランスファトランジスタＴ、ドライバトランジスタＤ、のみならずロードトランジスタＬにも共有されるため、シェアードコンタクト２４の断面形状を第１の実施の形態よりも自由に設定することができる。空隙２７の位置と重ならない範囲であれば、シェアードコンタクト２４をその長手方向がゲート電極２４ｂの長手方向（ゲート幅方向）と略平行になるようになるように形成しなくてもよい。例えば、シェアードコンタクト２４の断面形状をコンタクト２３と同じにすることができる。また、シェアードコンタクト２４の断面形状が第１の実施の形態のそれと同じ場合でも、接続するソース・ドレイン領域との接触面積が大きくなり、コンタクト抵抗を低減させることができる。
【００５０】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００５１】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００５２】
【図１】（ａ）は、本発明の第１の実施の形態に係る半導体装置のＳＲＡＭセルを概略的に表す上面図であり、図１（ｂ）は、ＳＲＡＭセルをアレイ配置した状態を示す上面図である。
【図２】（ａ）は、図１（ａ）の切断線Ａ−Ａにおける切断面を矢印の方向に見た断面図であり、（ｂ）は、図１（ａ）の切断線Ｂ−Ｂにおける切断面を矢印の方向に見た断面図である。
【図３】（ａ）は、比較例に係る半導体装置のＳＲＡＭセルを概略的に表す上面図であり、（ｂ）は、ＳＲＡＭセルをアレイ配置した状態を示す上面図である。
【図４】（ａ）は、図３（ａ）の切断線Ｃ−Ｃにおける切断面を矢印の方向に見た断面図であり、（ｂ）は、図３（ａ）の切断線Ｄ−Ｄにおける切断面を矢印の方向に見た断面図である。
【図５】（ａ）は、本発明の第２の実施の形態に係る半導体装置のＳＲＡＭセルを概略的に表す上面図であり、図５（ｂ）は、ＳＲＡＭセルをアレイ配置した状態を示す上面図である。
【符号の説明】
【００５３】
１  半導体基板。  ３  層間絶縁膜。  １１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、３１ａ、３１ｂ、３１ｃ、３１ｄ  ソース・ドレイン領域。  １２ａ、１２ｂ、２２ａ、２２ｂ、３２ａ、３２ｂ  ゲート電極。  １４、２４、３４  シェアードコンタクト。  １７、２７  空隙。  １０、２０、３０  ＳＲＡＭセル。  Ｔ  トランスファトランジスタ。  Ｄ  ドライバトランジスタ。  Ｌ  ロードトランジスタ。
【図１】
2010050403.tif 000003
【図２】
2010050403.tif 000004
【図３】
2010050403.tif 000005
【図４】
2010050403.tif 000006
【図５】
2010050403.tif 000007