(57)【要約】【課題】論理ゲートや論理ゲートの入出力端子の配置にかかわらず、信号配線の引き出し端子を密集させることなく配置すること。【解決手段】本発明は、複数の論理ゲート３０９に接続された配線層３０１〜３０３を、論理ゲート出力端子３０６と論理ゲート入力端子３０７又は論理ゲート出力端子３０６及び論理ゲート入力端子３０７と配線分岐点３０８とを結ぶ線分に分割する。続いて、この線分において、この線分よりも上層の配線層に配置された配線が最も少ない点を、仮想分割点として抽出する。そして、この線分を仮想分割点にて分割することにより、仮想分割配線４０１を生成する。続いて、仮想分割配線４０１を構成する配線層と、配線層３０３とを接続する追加配線５０１を配置する。追加配線５０１は、仮想分割点の直上を避けて配置される。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の論理ゲートと接続され、複数の配線層からなる第１の配線を、前記論理ゲートの端子同士又は前記論理ゲートの端子と当該第１の配線の分岐点とを結ぶ線分に分割する第１の工程と、
前記線分において、前記線分よりも上層の前記配線層に存在する既設配線が最も少ない点を、仮想分割点として抽出する第２の工程と、
前記線分を前記仮想分割点にて分割することにより、仮想分割配線を生成する第３の工程と、
前記仮想分割配線と前記配線層の最上層とを接続する第２の配線を配置する第４の工程とを少なくとも備え、
前記第２の配線は前記仮想分割点の直上を避けて配置される半導体集積回路のレイアウト方法。
【請求項２】
前記第２の工程は、
前記線分よりも上層の前記配線層に存在する前記既設配線が存在する位置を避けて、前記仮想分割点を抽出することを特徴とする、
請求項１に記載の半導体集積回路のレイアウト方法。
【請求項３】
前記第４の工程は、
前記仮想分割配線よりも上層の前記配線層に前記第２の配線を配置するための候補領域を設定し、
当該候補領域に前記第２の配線を配置することを特徴とする、
請求項１又は２に記載の半導体集積回路のレイアウト方法。
【請求項４】
前記第４の工程は、
前記第２の配線と、前記仮想分割配線よりも上層の前記配線層に存在する前記既設配線又は既設の前記第２の配線とが、前記候補領域内で重複する場合には、
当該第２の配線を配置することなく当該候補領域内の前記仮想分割配線よりも上層の前記配線層に存在する前記既設配線及び既設の前記第２の配線を削除し、
当該第２の配線と、消去された前記仮想分割配線よりも上層の前記配線層に存在する前記既設配線及び既設の前記第２の配線とを、当該候補領域内に改めて重複しない位置関係にて配置することを特徴とする、
請求項３に記載の半導体集積回路のレイアウト方法。
【請求項５】
前記第４の工程は、
前記第２の配線が前記仮想分割配線よりも上層の前記配線層に存在する前記既設配線又は既設の前記第２の配線と前記候補領域内で重複する場合には、
当該第２の配線を配置することなく当該候補領域を拡張し、
当該第２の配線を拡張された当該候補領域に、前記仮想分割配線よりも上層の前記配線層に存在する前記既設配線及び既設の前記第２の配線と重複しない位置で配置することを特徴とする、
請求項３に記載の半導体集積回路のレイアウト方法。
【請求項６】
分岐を有する前記第１の配線を含む前記仮想分割配線と前記第２の配線を介して接続された引き出し端子に、ＦＩＢで形成した第３の配線を接続することを特徴とする、
請求項１乃至５のいずれか一項に記載の前記半導体集積回路のレイアウト方法により得られる半導体集積回路の論理修正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線を有する半導体集積回路のレイアウト方法に関して、特に論理修正を容易にするためのレイアウト方法に関する。
【背景技術】
【０００２】
多層配線を有する半導体集積回路は、大規模化、複雑化が進むにつれて、動作検証を確実に行うことが困難になってきたため、論理修正をする必要が高まってきた。前記動作検証を行うためには、回路及びレイアウトの修正を実施して論理修正をする必要がある。半導体集積回路のレイアウトデータにおける配線マスクパターンの一部を差し替えるなどにより、論理修正前の資産を活かしつつ、半導体集積回路が比較的短納期で得られる場合もある。しかし、差し替えるレイアウトデータの作成と、差し替えを含む以降の工程に要する時間は増加する傾向にある。
【０００３】
また、短納期かつ確実な論理修正を行うために、ＦＩＢ（Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ）による配線加工の需要が高まっており、容易にＦＩＢによる配線加工を行うことができる環境の構築が望まれている。
【０００４】
論理修正の対象である半導体集積回路として、例えば、特許文献１〜３に記載されているものが挙げられる。図８は、特許文献１に開示されている半導体集積回路の配線レイアウトを生成するレイアウト処理のフローチャート図である。図８に示すように、配線レイアウト処理はステップＳ８１、ステップＳ８２の順に行われる。
【０００５】
まず、ステップＳ８１では、最下層に配置されている複数の論理ゲートの入出力端子を漏れなく、スルーホール（接続孔経路）によって可能な限り垂直に、最上層の信号配線層又はその直下の信号配線層に優先的に引き上げる。
【０００６】
続いて、ステップＳ８２では、論理ゲート間を接続する配線を、例えば迷路法、チャネル法又は経路探索法等によってレイアウトし、所定の論理構成のゲートアレイの配線レイアウト設計データを作成する。
【０００７】
次に、特許文献１に係る半導体集積回路の構成について説明する。図９は特許文献１にかかる半導体集積回路の構成を模式的に示す断面図である。この半導体集積回路は、図９に示すように、半導体ウエハＷ上に、例えば６層の配線層１〜６が形成されている。
【０００８】
配線層１は、論理ゲート７ａ〜ｃを形成するセル内配線用の信号配線層である。配線層１には、論理ゲート７ａ〜ｃとその入力端子８ａ１及び出力端子８ｂ１が形成されている。なお、論理ゲート７ａ〜ｃ、入力端子８ａ１及び出力端子８ｂ１の位置関係と接続関係を把握しやすくするため、図９においては、配線層１については斜視図として表わしている。
【０００９】
配線層２〜５は、論理ゲート７ａ〜ｃを接続する信号配線又は論理ゲート７ａ〜ｃ等に電源電圧を供給する電源配線用の配線層である。なお、図面を見易くするため、図９には、論理ゲート７ａと７ｂとを接続する信号配線９ａのみを模式的に示している。また、配線層６は、電源配線専用の配線層である。
【００１０】
入力端子８ａ１と出力端子８ｂ１とは、スルーホール（接続孔経路）１２を通じて、最上層の信号配線層である配線層５に形成された、引き上げ入力端子８ａ２と引き上げ出力端子８ｂ２とに、それぞれ電気的に接続されている。すなわち、入力端子８ａ１及び出力端子８ｂ１は、スルーホール１２によってほぼ垂直に配線層５に引き上げられている。
【００１１】
なお、各配線層１〜６の間には、層間絶縁膜１３が形成されている。また、配線層６の上層には、表面保護膜１４が形成されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平５−１９０８１６号公報
【特許文献２】特開平９−２３２３１４号公報
【特許文献３】特開２００４−３０３７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
上述の半導体集積回路に含まれる論理ゲートの入出力端子は、スルーホールを通じて可能な限り垂直に、最上の信号配線層又はその直下の信号配線層に優先的に引き上げられる。そのため、論理ゲートの設計によっては、論理ゲートの大きさと比較して入出力端子数が多い場合や、入出力端子が論理ゲートの特定部分に偏って配置されている場合が生じ得る。かかる場合には、引き上げ端子が密集して配置されてしまう。
【００１４】
一方、ＦＩＢによる修正を行うには、引き上げ端子間に、ＦＩＢにより新たな配線を形成する必要がある。ところが、引き上げ端子が密集して配置されていると、修正に要する新たな配線を配置する領域を確保することが難しくなり、ＦＩＢによる修正が困難となる問題がある。
【課題を解決するための手段】
【００１５】
本発明の一態様である半導体集積回路のレイアウト方法は、複数の論理ゲートと接続され、複数の配線層からなる第１の配線を、前記論理ゲートの端子同士又は前記論理ゲートの端子と当該第１の配線の分岐点とを結ぶ線分に分割する第１の工程と、前記線分において、前記線分よりも上層の前記配線層に存在する既設配線が最も少ない点を、仮想分割点として抽出する第２の工程と、前記線分を前記仮想分割点にて分割することにより、仮想分割配線を生成する第３の工程と、前記仮想分割配線と前記配線層の最上層とを接続する第２の配線を配置する第４の工程とを少なくとも備え、前記第２の配線は前記仮想分割点の直上を避けて配置される。
【００１６】
本発明により、論理ゲートや論理ゲートの入出力端子の配置にかかわらず、信号配線の引き出し端子を密集させることなく配置することができる。したがって、ＦＩＢにより論理修正を行うに際し、引き出し端子間に容易に論理修正に要する配線を付加することができる。
【発明の効果】
【００１７】
本発明により、論理ゲートや論理ゲートの入出力端子の配置にかかわらず、信号配線の引き出し端子を密集させることなく配置することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明にかかる半導体集積回路のレイアウト方法を実現するハードウェアの構成図である。
【図２】実施の形態１にかかる半導体集積回路のレイアウト方法を示すフローチャート図である。
【図３】実施の形態１にかかる半導体集積回路のレイアウト方法の処理過程におけるレイアウト上面図である。
【図４】実施の形態１にかかる半導体集積回路のレイアウト方法の処理過程におけるレイアウト上面図である。
【図５】実施の形態１にかかる半導体集積回路のレイアウト方法の処理過程におけるレイアウト上面図である。
【図６】実施の形態２にかかる半導体集積回路のレイアウト方法を示すフローチャート図である。
【図７】実施の形態３にかかる半導体集積回路のレイアウト方法を示すフローチャート図である。
【図８】特許文献１にかかる半導体集積回路のレイアウト方法を示すフローチャート図である。
【図９】特許文献１にかかる半導体集積回路の構成を模式的に示す断面図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の実施の形態について説明する。
実施の形態１
実施の形態１にかかる、半導体集積回路のレイアウト方法について説明する。図１は、本発明にかかるレイアウト方法を実現するハードウェアの構成図である。記憶装置１０１は、レイアウトツールとデータが記憶されている。演算装置１０２は、入力装置１０４からの情報により、処理の開始やデータの選択を行い、レイアウトツールやデータの読み出し又はレイアウトツールの実行や、記憶装置１０１に対する演算結果データの書き込みを行なう。表示装置１０３は、演算装置１０２の処理内容や処理結果を表示する。
【００２０】
図２は、本実施の形態にかかる半導体集積回路のレイアウト方法を示すフローチャート図である。まず、初期レイアウトである論理ゲート間の配線が完了したレイアウトから、論理ゲート間の対象配線の１つを選択する（ステップＳ１１）。
【００２１】
図３は、ステップＳ１１にて、初期レイアウトである論理ゲート間の配線が完了している回路から選択された、対象配線の一例を示すレイアウト上面図である。ここで、第１の配線層３０１の上には第２の配線層３０２が形成されている。また、第２の配線層３０２の上には、最上層である第３の配線層３０３が形成されている。
【００２２】
図３に示すように、第１の配線層３０１と第２の配線層３０２は、第１のスルーホール３０４を通じて接続されている。同様に、第２の配線層３０２と第３の配線層３０３は、第２のスルーホール３０５を通じて接続されている。選択された対象配線には、第１の配線層３０１と同層で、論理ゲート３０９に設けられている論理ゲート出力端子３０６と論理ゲート入力端子３０７とが接続されている。
【００２３】
次に、図３に示す当該対象配線は、論理ゲート出力端子３０６、論理ゲート入力端子３０７及び配線分岐点３０８で区切られる区間を対象線分として、対象線分の直上に他の配線が存在しない箇所、あるいは直上に存在する他の配線が最も少ない箇所を仮想分割点として抽出する（ステップＳ１２）。
【００２４】
次に、当該対象配線を、仮想分割点で仮想的に分割して、仮想分割配線を生成する（ステップＳ１３）。
【００２５】
次に、仮想分割配線のひとつを、選択する。（ステップＳ１４）
【００２６】
次に、選択した仮想分割配線よりも上層の配線層に、引き出し端子候補領域を生成する。（ステップＳ１５）
【００２７】
図４は、ステップＳ１５にて引き出し端子候補領域４０２を生成した後のレイアウト上面図である。図５に示すように、仮想分割配線４０１よりも上層の配線層に、引き出し端子候補領域４０２が生成されている。
【００２８】
次に、引き出し端子候補領域４０２内において、第１の配線層３０１及び第２の配線層３０２を第３の配線層３０３へ引き上げるための追加配線を行う。追加配線は、仮想分割点の上を通過しないように配置する。なお、選択された仮想分割配線４０１に最上層である第３の配線層３０３が含まれている場合には、最上層である第３の配線層３０３へ引き上げる必要はないので、追加配線は行わない（ステップＳ１６）。
【００２９】
なお、ステップＳ１６では、仮想分割配線４０１よりも上層の配線層で、仮想分割点の直上の点に配線禁止情報を設定し、しかる後に追加配線を行ってもよい。これによれば、追加配線が仮想分割点上を通過することを確実に防止できる点で有効である。
【００３０】
次に、仮想分割配線４０１に上述の追加配線を付加する。図５は、図３に示すレイアウトに追加配線を付加した後のレイアウト上面図である。図５に示すように、図３に示す論理ゲート間の配線が完了したレイアウトに、追加配線５０１が付加されている（ステップＳ１７）。
【００３１】
次に、上記の処理が完了していない仮想分割配線４０１が存在する場合には、ステップＳ１４に戻る。一方、未処理の仮想分割配線４０１が存在しない場合には、ステップＳ１９に進む（ステップＳ１８）。
【００３２】
最後に、未処理の対象配線が存在する場合には、ステップＳ１１に戻る。未処理の対象配線が存在しない場合には、上記一連の処理を終了する（ステップＳ１９）。
【００３３】
本方法によれば、それぞれの仮想分割配線に引き出し端子と接続する追加配線を設ける処理を行う。そのため、ＦＩＢによる修正の際に、配線の切断が可能な箇所と、その配線に接続される論理素子の端子及び配線の分岐点との間に、引き出し端子を設けることができる。よって、容易にＦＩＢによる修正を行うことができる。
【００３４】
また、本方法は、論理ゲート間の配線レイアウトが終了しているデータに追加配線を付加するものである。従って、論理ゲート間の配線レイアウトを変更せずとも、容易に論理修正を行うことができ、要する時間の短縮とコスト削減を実現できる。
【００３５】
さらに、本方法によれば、複数の入力端子の信号を付け替える場合に、信号の分配の偏りを小さくすることができる。本方法では、それぞれの仮想分割配線に対して追加配線を付加する処理を行っている。そのため、配線分岐点を含む仮想分割配線に対しても、引き出し端子を設けることができる。従って、当該引き出し端子を用いれば、複数の信号の付け替えを、１つの端子で行うことができるからである。
【００３６】
さらにまた、本方法により設けた、引き出し端子に接続される追加配線と論理ゲート間の配線との接続点との間は、本来の演算処理にかかる信号は通過しない。従って、引き出し端子のうち、使用しないものが存在する場合であっても、その配線抵抗成分をほぼ無視することができ、本来の演算処理に与える影響を最小化することができる。
【００３７】
実施の形態２
次に、実施の形態２にかかる半導体集積回路のレイアウト方法について説明する。図６は、実施の形態２にかかるレイアウト方法を示すフローチャート図である。本方法では、ステップＳ１１〜Ｓ１５については、図２と同様であるので、説明を省略する。
【００３８】
ステップＳ１５による処理を行った後、選択されている仮想分割配線４０１と引き出し端子候補領域４０２との間に追加配線の配置が可能であるか判定する。例えば、追加配線を配置する領域に、別の追加配線等が配置されている場合には、配線を重複配置することはできないので、配線ができないものとして判定する。その結果、配線が可能である場合にはステップＳ１６へ進み、配線ができない場合にはステップＳ２２へ進む（ステップＳ２１）。
【００３９】
上述の配線ができない場合には、引き出し端子候補領域４０２に既に配置されている配線を削除して、再配線を実施する（ステップＳ２２）。
【００４０】
初期データのうち、当該引き出し端子候補領域４０２の部分のレイアウトを、ステップＳ２２で生成した再配線済みのレイアウトに置き換える（ステップＳ２３）。
【００４１】
その後、ステップＳ１６以降の処理を実施する。
【００４２】
本方法によれば、さらに、引き出し端子を配置することが困難な場合であっても、初期データを変更することなく、追加配線の配置を適正化する処理を組み込むことで、引き出し端子を好適に配置することができる。
【００４３】
実施の形態３
次に、実施の形態３にかかる半導体集積回路のレイアウト方法について説明する。図７は、実施の形態３にかかるレイアウト方法を示すフローチャート図である。本方法では、ステップＳ１１〜Ｓ１６については、図２と同様であるので、説明を省略する。
【００４４】
ステップＳ１６による処理を行った後、追加配線が適正に行えるかを判定する。追加配線が行えない場合にはステップＳ３２へ進み、追加配線が行える場合にはステップＳ１７へ進む（ステップＳ３１）。
【００４５】
追加配線が行えない場合には、ステップＳ１５で生成した引き出し端子候補領域４０２を拡大する処理を行う（ステップＳ３２）。
【００４６】
その後、ステップＳ１７以降の処理を行う。
【００４７】
本方法によれば、さらに、引き出し端子を配置することが困難な場合であっても、初期データを変更することなく、引き出し端子候補領域を拡大する処理を組み込むことで、引き出し端子を好適に配置することができる。
【００４８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、ステップＳ２１〜２３とステップＳ３１〜Ｓ３２の処理を組み合わせて用いてもよい。
【符号の説明】
【００４９】
１〜６  配線層
７ａ〜ｃ  論理ゲート
８ａ１  入力端子
８ａ２  引き上げ入力端子
８ｂ１  出力端子
８ｂ２  引き上げ出力端子
９ａ  信号配線
１２  スルーホール
１３  層間絶縁膜
１４  表面保護膜
１０１  記憶装置
１０２  演算装置
１０３  表示装置
１０４  入力装置
３０１  第１の配線層
３０２  第２の配線層
３０３  第３の配線層
３０４  第１のスルーホール
３０５  第２のスルーホール
３０６  論理ゲート出力端子
３０７  論理ゲート入力端子
３０８  配線分岐点
３０９  論理ゲート
４０１  仮想分割配線
４０２  引き出し端子候補領域
５０１  追加配線
Ｓ１１〜１９、Ｓ２１〜２３、Ｓ３１、Ｓ３２、Ｓ８１、Ｓ８２  ステップ
Ｗ  半導体ウエハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010282398.tif 000009
【図８】
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【図９】
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