(57)【要約】【課題】伝送線路の損失を低減することが可能な半導体集積回路を提供する。【解決手段】本発明の半導体集積回路は、表面から裏面までを貫通するビアホール１０７が設けられたサファイア基板１０１と、サファイア基板１０１の表面に形成されたＡｌＧａＮ／ＧａＮエピタキシャル成長層１０２内の導電層をチャネルとするＨＦＥＴ１０６と、サファイア基板１０１の裏面に形成され、ビアホール１０７を介してＨＦＥＴ１０６と電気的に接続された入力側信号線１０９及び出力側信号線１１０と接地電極１０８とから構成されるコプレーナ型伝送線路とを備える。【選択図】図１
2010165789.tif 000002
【特許請求の範囲】
【請求項１】
表面から裏面までを貫通するビアホールが設けられた絶縁性基板と、
前記絶縁性基板の表面に形成されたIII族窒化物半導体層内の導電層を電流経路とする半導体素子と、
前記絶縁性基板の裏面に形成され、前記ビアホールを介して前記半導体素子と電気的に接続された信号線と、前記絶縁性基板の裏面に形成された接地電極とから構成されるコプレーナ型伝送線路とを備える
半導体集積回路。
【請求項２】
前記絶縁性基板は、サファイア基板である
請求項１に記載の半導体集積回路。
【請求項３】
請求項１又は２に記載の半導体集積回路と、前記半導体集積回路が実装される実装用基板とを備える半導体装置であって、
前記半導体集積回路は、前記絶縁性基板の裏面に形成され、前記コプレーナ型伝送線路と接続された電極と、前記実装用基板の表面に形成された電極とを接合させて前記実装用基板に実装される
半導体装置。
【請求項４】
請求項１又は２に記載の半導体集積回路と、前記半導体集積回路が実装される実装用基板とを備える半導体装置であって、
前記実装用基板の表面には、凹部が形成され、
前記半導体集積回路は、前記実装用基板の凹部底面と前記絶縁性基板の表面が対向する形で前記実装用基板の凹部内に実装され、
前記絶縁性基板の裏面に形成され、前記コプレーナ型伝送線路と接続された電極と前記実装用基板の表面に形成された電極とは、ワイヤーで電気的に接続される
半導体装置。
【請求項５】
絶縁性基板の表面にIII族窒化物半導体層を形成し、前記III族窒化物半導体層内の導電層を電流経路とする半導体素子を形成する工程と、
前記絶縁性基板の表面から裏面までを貫通するビアホールを形成する工程と、
前記絶縁性基板の裏面に、前記ビアホールを介して前記半導体素子と電気的に接続された信号線と、前記絶縁性基板の裏面に形成された接地電極とから構成されるコプレーナ型伝送線路を形成する工程とを含む
半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物半導体から構成される半導体集積回路に関し、特に高周波用途に用いられる半導体集積回路およびその製造方法に関するものである。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及び窒化インジウム（ＩｎＮ）並びに一般式が（ＩｎxＡｌ1-x）yＧａ1-yＮ（０≦ｘ≦１、０≦ｙ≦１）で表される混晶物であるIII族窒化物半導体は、その物理的特徴である広いバンドギャップ及び直接遷移型バンド構造を利用した光学素子への応用のみならず、破壊電界及び飽和電子速度が大きいという特徴を利用した電子デバイスへの応用も検討されている。特に、半絶縁性基板の上にエピタキシャル成長させて形成されるＡｌxＧａ1-xＮとＧａＮとのヘテロ界面に現れる二次元電子ガス（2 Dimensional Electron Gas; ２ＤＥＧ）を利用するヘテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor；ＨＦＥＴ）は、高出力高周波デバイスとして開発が進められている。
【０００３】
ＡｌＧａＮ／ＧａＮ  ＨＦＥＴを高速通信などの高周波アプリケーション用デバイスとして利用するには、低コスト化と高性能化との観点から、該ＨＦＥＴをバイアス回路及び入出力インピーダンス整合回路と集積化する必要がある。バイアス回路や整合回路は、容量素子及び抵抗素子などを伝送線路で接続することで構成される。集積回路内の伝送線路には、信号線の両側に接地電極を配置したコプレーナ線路と、信号線下に絶縁層もしくは絶縁性基板を介して接地電極を配置したマイクロストリップ線路とがよく用いられる。図７に、マイクロストリップ線路とＨＦＥＴとを備えるＧａＮ  ＭＭＩＣ（モノシリックマイクロ波集積回路）の構成を模式的に示す（例えば、非特許文献１参照）。
【０００４】
このＧａＮ  ＭＭＩＣは、サファイア基板５０１と、サファイア基板５０１表面に形成されたＨＦＥＴ５０６及び信号線５０７と、サファイア基板５０１裏面に形成された接地電極５０８とを備える。ＨＦＥＴ５０６は、ＡｌＧａＮ／ＧａＮエピタキシャル成長層５０２と、ソース電極５０３と、ゲート電極５０５と、ドレイン電極５０４とから構成されている。マイクロストリップ線路は、サファイア基板５０１と、信号線５０７と、接地電極５０８とから構成されている。サファイア基板５０１には、ビアホール５０９が形成されている。
【０００５】
このような集積回路において、ＨＦＥＴ５０６の高周波性能を効率的に取り出すためには低損失な整合回路が必要であり、このために整合回路の大部分を占める伝送線路（マイクロストリップ線路）の低損失化は必要不可欠である。伝送線路の損失は、図８に示すように、信号線５０７から接地電極５０８へ伸びる電気力線が通過する材料の誘電損失と信号線５０７自身の導体損失で決まる。従って、図７の集積回路では、信号線５０７が形成される基板として低誘電損失なサファイア基板が用いられて伝送線路の損失を低減している。
【非特許文献１】２００８ ＩＥＥＥ ＭＴＴ−Ｓ Ｉｎｔ. Ｍｉｃｒｏｗａｖｅ Ｓｙｍｐ Ｄｉｇ， ｐｐ.１２９３−１２９６
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、図７で示す従来の集積回路には以下のような課題がある。
【０００７】
すなわち、従来の集積回路では、信号線と接地電極との間にＡｌＧａＮ／ＧａＮエピタキシャル成長層が存在し、これが伝送線路の挿入損失を悪化させるため、低損失化のためには、ＡｌＧａＮ／ＧａＮエピタキシャル成長層を取り除く必要がある。しかしながら、通常ＡｌＧａＮ／ＧａＮエピタキシャル成長層は２〜３μｍ程度と厚く、エッチングで除去するには非常に時間を必要とする。さらに、信号線下のＡｌＧａＮ／ＧａＮエピタキシャル成長層を取り除くことでウェハ表面に２〜３μｍ程度の凹凸が生じるため、リソグラフィー工程で高精度のパターンを形成することが困難となる。
【０００８】
そこで、本発明は、かかる問題点に鑑み、伝送線路の損失を低減することが可能な半導体集積回路およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成すべく、本発明の半導体集積回路は、表面から裏面までを貫通するビアホールが設けられた絶縁性基板と、前記絶縁性基板の表面に形成されたIII族窒化物半導体層内の導電層を電流経路とする半導体素子と、前記絶縁性基板の裏面に形成され、前記ビアホールを介して前記半導体素子と電気的に接続された信号線と、前記絶縁性基板の裏面に形成された接地電極とから構成されるコプレーナ型伝送線路とを備えることを特徴とする。
【００１０】
このような構成とすることで、伝送線路はIII族窒化物半導体層が形成されていない絶縁性基板の裏面に配置されるため、比較的抵抗が低く、誘電体損の原因となるIII族窒化物半導体層と伝送線路との間隔を絶縁性基板の厚さ分だけ広げることができる。従って、誘電損が大きい材料系を用いた半導体集積回路において、伝送線路の損失を低減できる。その結果、III族窒化物半導体の高周波特性を効率的に利用することができる。
【００１１】
また、伝送線路がコプレーナ型伝送線路とされるため、信号線とその両脇の接地電極とが形成された絶縁性基板の裏面側のみに電界が形成される。その結果、絶縁性基板の表面に存在するIII族窒化物半導体層に起因する誘電損失を低減することができる。
【００１２】
また、伝送線路の挿入損失を低減するために、誘電損が大きいIII族窒化物半導体層を絶縁性基板表面から除去する必要がないので、従来の集積回路のようなプロセス課題は発生しない。
【００１３】
ここで、前記絶縁性基板は、サファイア基板であることが好ましい。
【００１４】
このような構成とすることで、III族窒化物半導体層が形成される基板として、絶縁特性に極めて優れ、誘電損失も小さいサファイア基板が用いられるため、極めて低損失な伝送線路を実現することができる。
【００１５】
また、本発明は、上記半導体集積回路と、前記半導体集積回路が実装される実装用基板とを備える半導体装置であって、前記半導体集積回路は、前記絶縁性基板の裏面に形成され、前記コプレーナ型伝送線路と接続された電極と、前記実装用基板の表面に形成された電極とを接合させて前記実装用基板に実装されることを特徴とする半導体装置とすることもできる。
【００１６】
このような構成とすることで、実装用基板への配線にワイヤーが用いられないため、高周波特性劣化の原因となる寄生インダクタンスを低減することができる。
【００１７】
また、半導体素子が形成されている絶縁性基板の表面に実装配線に伴う新たな層間絶縁膜を設ける必要がないため、例えば半導体素子が電界効果トランジスタである場合、そのゲート容量を低減し、高周波特性を向上させることができる。
【００１８】
また、本発明は、上記半導体集積回路と、前記半導体集積回路が実装される実装用基板とを備える半導体装置であって、前記実装用基板の表面には、凹部が形成され、前記半導体集積回路は、前記実装用基板の凹部底面と前記絶縁性基板の表面が対向する形で前記実装用基板の凹部内に実装され、前記絶縁性基板の裏面に形成され、前記コプレーナ型伝送線路と接続された電極と前記実装用基板の表面に形成された電極とは、ワイヤーで電気的に接続されることを特徴とする半導体装置とすることもできる。
【００１９】
このような構成とすることで、絶縁性基板裏面の配線面と実装用基板表面の配線面とをおよそ同じ高さとし、半導体集積回路と実装用基板とを電気的に接続するワイヤーの配線長を短縮できるので、寄生インダクタンスを低減することができる。
【発明の効果】
【００２０】
本発明の半導体集積回路によれば、誘電損失の原因となるIII族窒化物半導体層と伝送線路との間隔を離すことができるので、低損失な伝送線路を形成できる。また、伝送線路をコプレーナ型伝送線路にすることで、基板裏面側のみに電界が形成されるため、基板表面側に存在するIII族窒化物半導体層の影響を抑制でき、III族窒化物半導体の高周波特性を効率的に利用しつつ、伝播損失を低減することができる。さらに、基板裏面に伝送線路を配置することにより、半導体集積回路と実装用基板との接続にワイヤーを用いる必要がなくなるので、寄生インダクタンスの小さい基板実装が可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態における半導体集積回路及びその製造方法並びに半導体装置について、図面を参照しながら説明する。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＧａＮ  ＭＭＩＣの構成を模式的に示す斜視図である。
【００２３】
このＧａＮ  ＭＭＩＣは、サファイア基板１０１と、サファイア基板１０１の表面に形成されたＡｌＧａＮ／ＧａＮエピタキシャル成長層１０２内の導電層を電流経路（チャネル）とするＨＦＥＴ１０６と、サファイア基板１０１の裏面に形成された入力側信号線１０９、出力側信号線１１０及び接地電極１０８とを備える。サファイア基板１０１には、サファイア基板１０１の表面から裏面までを貫通するビアホール（貫通孔）１０７が設けられている。接地電極１０８は、入力側信号線１０９及び出力側信号線１１０の両脇に配置されている。このとき、入力側信号線１０９及び出力側信号線１１０とサファイア基板１０１との間に絶縁膜が挿入されてもよい。
【００２４】
ＨＦＥＴ１０６は、ＡｌＧａＮ／ＧａＮエピタキシャル成長層１０２と、その上に形成されたソース電極１０３、ドレイン電極１０４及びゲート電極１０５とから構成される。これら各電極は、サファイア基板１０１の表面側のＡｌＧａＮ／ＧａＮエピタキシャル成長層１０２上に形成されたソース電極配線１１３、ドレイン電極配線１１４及びゲート電極配線１１５とつながれている。ソース電極１０３は、ビアホール１０７及びソース電極配線１１３を介して接地電極１０８と電気的に接続されている。
【００２５】
入力整合回路の一部を構成するコプレーナ型伝送線路（ＣＰＷ）は、入力側信号線１０９と接地電極１０８とから構成される。入力側信号線１０９及び接地電極１０８はサファイア基板１０１の裏面に形成され、接地電極１０８は入力側信号線１０９の両脇に形成される。このコプレーナ型伝送線路の入力側信号線１０９は、ビアホール１０７及びゲート電極配線１１５を介してゲート電極１０５、つまりＨＦＥＴ１０６と電気的に接続されている。
【００２６】
出力整合回路の一部を構成するコプレーナ型伝送線路は、出力側信号線１１０と接地電極１０８とから構成される。出力側信号線１１０及び接地電極１０８はサファイア基板１０１の裏面に形成され、接地電極１０８は出力側信号線１１０の両脇に形成される。このコプレーナ型伝送線路の出力側信号線１１０は、ビアホール１０７及びドレイン電極配線１１４を介してドレイン電極１０４、つまりＨＦＥＴ１０６と電気的に接続されている。このとき、コプレーナ型伝送線路のそれぞれの上に絶縁膜及び配線層が形成されて多層配線化されてもよい。
【００２７】
なお、サファイア基板１０１は本発明の絶縁性基板の一例であり、ＡｌＧａＮ／ＧａＮエピタキシャル成長層１０２は本発明のIII族窒化物半導体層の一例であり、ＨＦＥＴ１０６は本発明の半導体素子の一例である。
【００２８】
図２ａ〜図２ｄは、上記構成を有するＧａＮ  ＭＭＩＣの製造方法を説明するための断面図である。
【００２９】
まず、図２ａに示すように、有機気層化学成長（ＭＯＣＶＤ）法及び分子線エピタキシャル成長（ＭＢＥ）法などにより、サファイア基板１０１の表面にバッファ層、ＧａＮ層およびＡｌＧａＮ層を順次エピタキシャル成長させてＡｌＧａＮ／ＧａＮエピタキシャル成長層１０２が形成される。バッファ層は、ＧａＮ層およびＡｌＧａＮ層とサファイア基板１０１との格子不整合を緩和し、欠陥の少ない良質な結晶を成長させるために挿入される層であり、例えばＡｌＮ層や低温で成長したＧａＮ層等である。その後、ＡｌＧａＮ／ＧａＮエピタキシャル成長層１０２の上にソース電極１０３、ドレイン電極１０４及びゲート電極１０５が形成され、ＨＦＥＴ１０６が形成される。
【００３０】
次に、図２ｂに示すように、サファイア基板１０１へのレーザー光１１１の照射により、サファイア基板１０１に例えば深さ２００μｍ以上のビアホール１０７が形成される。レーザー光１１１は、例えば波長５２７ｎｍ、フルエンス８．８Ｊ／ｃｍ2の条件で照射される。
【００３１】
次に、図２ｃに示すように、配線メッキにより、サファイア基板１０１の表面にソース電極配線１１３、ドレイン電極配線１１４及びゲート電極配線１１５がそれぞれ形成され、さらにビアホール１０７の内壁上に金属層が形成される。
【００３２】
次に、図２ｄに示すように、サファイア基板１０１の裏面の研磨により、サファイア基板１０１の膜厚が例えば１００μｍになるまで薄層化され、ビアホール１０７が貫通させられる。このとき基板１０１の膜厚は、ビアホール１０７を貫通させることができ、基板表面の電極と裏面側の電極がビアホールによって電気的に接続できれば、１００μｍより厚くしてもよい。
【００３３】
最後に、配線メッキにより、サファイア基板１０１の裏面に接地電極１０８、入力側信号線１０９及び出力側信号線１１０が形成される。つまり、コプレーナ型伝送線路が形成される。これにより、図１のＧａＮ  ＭＭＩＣが製造される。
【００３４】
以上のように、本実施形態のＧａＮ  ＭＭＩＣによれば、伝送線路がサファイア基板１０１の裏面に配置される。従って、比較的抵抗が低く、誘電体損の原因となるＡｌＧａＮ／ＧａＮエピタキシャル成長層１０２と伝送線路との間隔をサファイア基板１０１の厚さ分だけ広げることができる。その結果、伝送線路の伝播損失を低減しつつ、III族窒化物半導体の高周波特性を効率的に利用することができる。
【００３５】
また、本実施形態のＧａＮ  ＭＭＩＣによれば、伝送線路がコプレーナ型伝送線路とされる。信号線と接地電極とが基板を挟んで対向するマイクロストリップ線路では、伝送線路から接地電極に伸びる電気力線がＡｌＧａＮ／ＧａＮエピタキシャル成長層１０２を通過することが避けられない。これに対して、信号線の両脇に接地電極１０８を配置したコプレーナ型伝送線路では、図３に示すように、伝送線路形成面の極浅い領域に電気力線が集中するので、ＡｌＧａＮ／ＧａＮエピタキシャル成長層１０２の影響を抑制し、誘電損失を低減することができる。
【００３６】
また、本実施形態のＧａＮ  ＭＭＩＣによれば、III族窒化物半導体が形成される基板としてサファイア基板１０１が用いられる。サファイア基板１０１は絶縁特性に極めて優れており、誘電損失も小さいため、ＡｌＧａＮ／ＧａＮエピタキシャル成長層１０２に起因する損失を抑制し、極めて低損失な伝送線路を実現することができる。
【００３７】
また、本実施形態のＧａＮ  ＭＭＩＣによれば、伝送線路の挿入損失を低減するために、サファイア基板１０１表面のＡｌＧａＮ／ＧａＮエピタキシャル成長層１０２を除去する必要がないので、従来の集積回路のようなプロセス課題は発生しない。
【００３８】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体装置の構成を模式的に示す断面図である。
【００３９】
この半導体装置は、第１の実施形態のＧａＮ  ＭＭＩＣ２００と、半導体チップとしてＧａＮ  ＭＭＩＣ２００が実装される実装用基板３０１とを備える。
【００４０】
ＧａＮ  ＭＭＩＣ２００（サファイア基板１０１）の裏面には、コプレーナ型伝送線路と接続された、ＧａＮ  ＭＭＩＣ２００の信号入出力部としての電極２０１が形成されている。実装用基板３０１の表面には、配線３０２と、ＧａＮ  ＭＭＩＣ２００に信号を伝達し、またＧａＮ  ＭＭＩＣ２００から信号を取り出す、つまり信号入出力部としての電極３０３が形成されている。
【００４１】
ＧａＮ  ＭＭＩＣ２００の主要配線はサファイア基板１０１の裏面に形成されているので、ＧａＮ  ＭＭＩＣ２００は、サファイア基板１０１の裏面を実装用基板３０１の表面と対向させ、かつ電極２０１と電極３０３とを接合させて実装用基板３０１に実装される。
【００４２】
以上のように、本実施形態の半導体装置によれば、ＧａＮ  ＭＭＩＣ２００と実装用基板３０１との電気的な接続にワイヤーが用いられない。従って、高周波特性劣化の原因となる寄生インダクタンスを低減することができる。
【００４３】
また、本実施形態の半導体装置によれば、ＧａＮ  ＭＭＩＣ２００のＨＦＥＴ１０６が形成された面に層間絶縁膜が設けられない。従って、ＨＦＥＴ１０６の寄生容量を低減し、高周波特性を向上させることができる。
【００４４】
図５は、本実施形態に係る半導体装置の変形例の構成を模式的に示す断面図である。
【００４５】
この半導体装置は、ＧａＮ  ＭＭＩＣ２００の裏面と、実装用基板３０１との間に絶縁膜３０４が形成されているという点で図４の半導体装置と異なる。絶縁膜３０４としては、低誘電率及び高抵抗のものが望ましく、例えば、シリコン酸化膜、シリコン窒化膜、テトラエトキシシラン（ＴＥＯＳ）膜、及びベンゾシクロブテン（ＢＣＢ）膜が用いられる。サファイア基板１０１の裏面に絶縁膜３０４を形成することで、ＧａＮ  ＭＭＩＣ２００の実装時に懸念されるサファイア基板１０１の裏面配線の損傷を防ぐことができる。このとき、ＨＦＥＴ１０６が形成されたサファイア基板１０１の表面側には絶縁膜が形成されないので、ＨＦＥＴ１０６の寄生容量増加による高周波特性劣化は生じない。
【００４６】
（第３の実施形態）
図６は、本発明の第３の実施形態に係る半導体装置の構成を模式的に示す断面図である。
【００４７】
この半導体装置は、第１の実施形態のＧａＮ  ＭＭＩＣ２００と、半導体チップとしてＧａＮ  ＭＭＩＣ２００が実装される実装用基板４０１とを備える。
【００４８】
ＧａＮ  ＭＭＩＣ２００（サファイア基板１０１）の裏面には、コプレーナ型伝送線路と接続された、ＧａＮ  ＭＭＩＣ２００の信号入出力部としての電極２０１が形成されている。実装用基板４０１の表面には、配線４０２と、ＧａＮ  ＭＭＩＣ２００に信号を伝達し、またＧａＮ  ＭＭＩＣ２００から信号を取り出す、つまり信号入出力部としての電極４０３が形成されている。
【００４９】
実装用基板４０１の表面には第１の凹部４００が形成され、さらに第１の凹部４００内には第１の凹部４００より小さい開口幅（面積）の第２の凹部４０５が形成されている。つまり実装用基板４０１の表面には開口幅が深さ方向に階段状に狭まる凹部が形成されている。第１の凹部４００の開口幅は、ＧａＮ  ＭＭＩＣ２００の幅（チップサイズ）とほぼ同じかそれより大きい程度に設定され、第１の凹部４００の深さはＧａＮ  ＭＭＩＣ２００の厚み（チップの厚み）とほぼ同じ程度に設定されている。第２の凹部４０５の開口幅は、ＧａＮ  ＭＭＩＣ２００の幅より小さく設定されている。
【００５０】
ＧａＮ  ＭＭＩＣ２００の主要配線はサファイア基板１０１の裏面に形成されているので、ＧａＮ  ＭＭＩＣ２００は、サファイア基板１０１の表面が実装用基板４０１の第１の凹部４００及び第２の凹部４０５の底面と対向する形で第１の凹部４００内に実装されている。そして、電極２０１と電極４０３とはワイヤー４０４で電気的に接続されている。
【００５１】
以上のように、本実施形態の半導体装置によれば、ＧａＮ  ＭＭＩＣ２００は実装用基板４０１の凹部内に実装され、ＧａＮ  ＭＭＩＣ２００のサファイア基板１０１の裏面の配線面と実装用基板４０１の配線面とがおよそ同じ高さとされる。従って、ＧａＮ  ＭＭＩＣ２００と実装用基板４０１とを電気的に接続するワイヤー４０４の配線長を短縮できるので、寄生インダクタンスを低減することができる。
【００５２】
また、本実施形態の半導体装置によれば、第１の凹部４００内には第１の凹部４００より小さい開口幅の第２の凹部４０５が形成されている。従って、ＧａＮ  ＭＭＩＣ２００表面の上方、つまりＨＦＥＴ１０６の表面の上方は中空に保たれるので、ＧａＮ  ＭＭＩＣ２００実装時に伴う寄生ゲート容量の増加がなく、高周波特性の劣化を防ぐことができる。
【００５３】
以上、本発明の半導体集積回路及びその製造方法並びに半導体装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。
【００５４】
例えば、上記実施形態において、本発明の半導体素子としてＨＦＥＴを例示したが、サファイア基板の表面に形成され、III族窒化物半導体層内の導電層を電流経路として用いる素子であればこれに限られない。例えば、半導体素子は、電界効果トランジスタ、バイポーラトランジスタ、ショットキーバリアダイオード及びサイリスタなどの能動素子であってもよいし、ＡｌＧａＮ／ＧａＮへテロ界面の二次元電子ガスチャネルを抵抗体とする抵抗素子であってもよい。
【００５５】
また、上記実施形態において、ＨＦＥＴと伝送線路とからなるＧａＮ  ＭＭＩＣを例示したが、III族窒化物半導体層を用いた半導体素子と伝送線路とを含む集積回路であればこれに限られない。例えば、半導体集積回路はＨＦＥＴ及び伝送線路に加えてインダクタ素子、容量素子及び抵抗素子が付加されたものであってもよい。
【００５６】
また、上記実施形態において、本発明のIII族窒化物半導体層としてＡｌＧａＮ／ＧａＮエピタキシャル成長層を例示したがこれに限られず、他の窒化ガリウム系半導体層、又は窒化インジウム系半導体層及び窒化アルミニウム系半導体層等であってもよい。
【産業上の利用可能性】
【００５７】
本発明は、半導体集積回路に利用でき、特に高周波、もしくは高出力が要求される半導体集積回路に利用できる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態に係るＧａＮ  ＭＭＩＣの構成を示す斜視図である。
【図２ａ】同実施形態に係るＧａＮ  ＭＭＩＣの製造方法を説明するための断面図である。
【図２ｂ】同実施形態に係るＧａＮ  ＭＭＩＣの製造方法を説明するための断面図である。
【図２ｃ】同実施形態に係るＧａＮ  ＭＭＩＣの製造方法を説明するための断面図である。
【図２ｄ】同実施形態に係るＧａＮ  ＭＭＩＣの製造方法を説明するための断面図である。
【図３】同実施形態に係るコプレーナ型伝送線路の構成を示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。
【図５】同実施形態に係る半導体装置の変形例の構成を示す断面図である。
【図６】本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。
【図７】従来のＧａＮ  ＭＭＩＣの構成を示す斜視図である。
【図８】マイクロストリップ線路の構成を示す断面図である。
【符号の説明】
【００５９】
１０１、５０１    サファイア基板
１０２、５０２    ＡｌＧａＮ／ＧａＮエピタキシャル成長層
１０３、５０３    ソース電極
１０４、５０４    ドレイン電極
１０５、５０５    ゲート電極
１０６、５０６    ＨＦＥＴ
１０７、５０９    ビアホール
１０８、５０８    接地電極
１０９    入力側信号線
１１０    出力側信号線
１１１    レーザー光
１１３    ソース電極配線
１１４    ドレイン電極配線
１１５    ゲート電極配線
２００    ＧａＮ  ＭＭＩＣ
２０１、３０３、４０３    電極
３０１、４０１    実装用基板
３０２、４０２    配線
３０４    絶縁膜
４００    第１の凹部
４０４    ワイヤー
４０５    第２の凹部
５０７    信号線
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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