(57)【要約】【課題】面方位が（１１０）面あるいはこれと等価な面であるシリコン層上に形成する酸化膜厚の制御を行うことのできる半導体装置の製造方法を提供すること。【解決手段】面方位が（１１０）面あるいはこれと等価な面であるシリコン基板１表面の一部に、リンのイオン注入を行って、端部の不純物濃度が連続的に変化した第１の不純物領域２Ａを形成する工程と、熱酸化を行って、シリコン基板１上に端部の厚さが連続的に変化したシリコン酸化膜３を形成する工程と、を含むこと、を特徴とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
面方位が（１１０）面あるいはこれと等価な面であるシリコン層表面の一部に、第１の不純物元素のイオン注入を行って、端部の不純物濃度が連続的に変化した第１の不純物領域を形成する工程と、
熱酸化を行って、前記シリコン層上に端部の厚さが連続的に変化したシリコン酸化膜を形成する工程と、を含むこと、
を特徴とする半導体装置の製造方法。
【請求項２】
前記第１の不純物領域を形成する工程の後、シリコン酸化膜を形成する工程の前に、前記シリコン層表面における前記第１の不純物領域に隣接した領域に、前記第１の不純物元素と種類および濃度の少なくとも１つが異なる第２の不純物元素のイオン注入を行って、端部の不純物濃度が連続的に変化した第２の不純物領域を形成する工程をさらに含むこと、を特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン酸化膜をウェットエッチングで除去する工程をさらに含むこと、を特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の不純物元素の種類は、リン、ボロン、砒素、および、インジウムのいずれかであること、を特徴とする請求項１から３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
面方位が（１１０）面あるいはこれと等価な面であるシリコン層表面の一部に、リンのイオン注入を行って、第１の不純物領域を形成する工程と、
前記シリコン層表面における前記第１の不純物領域以外の領域に、ボロンおよび砒素のいずれかの不純物のイオン注入を行って、第２の不純物領域を形成する工程と、
熱酸化を行って、前記第１の不純物領域上に第１のゲート絶縁膜を形成し、前記第２の不純物領域上に前記第１のゲート絶縁膜より膜厚の厚い第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程と、
前記シリコン層中の前記第１の不純物領域を挟み込むように、前記シリコン層表面に第１のソース・ドレイン領域を形成する工程と、
前記シリコン層中の前記第２の不純物領域を挟み込むように、前記シリコン層表面に第２のソース・ドレイン領域を形成する工程と、を含み、
前記第２のゲート電極、前記第２のゲート絶縁膜、前記第２のソース・ドレイン領域、前記第２の不純物領域によって構成されるトランジスタの電源電圧は、前記第１のゲート電極、前記第１のゲート絶縁膜、前記第１のソース・ドレイン領域、前記第１の不純物領域によって構成されるトランジスタの電源電圧より高いこと、
を特徴とする半導体装置の製造方法。
【請求項６】
前記第１の不純物元素の濃度は、１×１０１４ｃｍ−３以上、１×１０１９ｃｍ−３未満であること、を特徴とする請求項１から５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
面方位が（１１０）面あるいはこれと等価な面であるシリコン層表面の一部に、不純物元素のイオン注入を行って、不純物領域を形成する工程と、
熱酸化を行って前記シリコン層上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜をウェットエッチングで除去し、シリコン薄膜領域を形成する工程と、を含むこと、
を特徴とする圧力センサを有する半導体装置の製造方法。
【請求項８】
前記不純物元素の種類は、ボロンまたは砒素であること、を特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記不純物元素の濃度は、１×１０１４ｃｍ−３以上、１×１０１９ｃｍ−３未満であること、を特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
半導体基板、埋め込み酸化膜もしくは高濃度不純物シリコン層、および、前記半導体基板に垂直な面の面方位が（１１０）面である上部シリコン層の積層体を準備する工程と、
前記上部シリコン層にボロンをイオン注入する工程と、
前記上部シリコン層上に特定の形状のハードマスク層を形成する工程と、
前記ハードマスク層が上部に形成されていない部分の前記上部シリコン層をエッチングして、側面の面方位が（１１０）面あるいはこれと等価な面である狭窄部を形成する工程と、
前記ハードマスク層を除去する工程と、
不活性ガス雰囲気下でアニール処理を行って、前記上部シリコン層に注入した前記不純物元素を活性化する工程と、
熱酸化を行って、前記上部シリコン層表面にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜をウェットエッチングで除去する工程と、
前記狭窄部の側面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を覆う電極を形成する工程と、
前記上部シリコン層中の前記狭窄部を挟み込むように、前記上部シリコン層中にソース・ドレイン領域を形成する工程と、を含むこと、
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、面方位が（１１０）面あるいはこれと等価な面を有するシリコン層を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、極微細ＭＯＳＦＥＴの性能向上のため、トランジスタを作製する基板面方位を従来のシリコン（１００）面から（１１０）面に変更する手法が提案されている。シリコン（１１０）面では（１００）面に比べて正孔移動度が非常に高いため、ｐ型ＭＯＳＦＥＴの性能を大きく向上することが可能である。
【０００３】
トランジスタを作製する基板面方位がシリコン（１１０）面である（１１０）面ＭＯＳＦＥＴの作製は、基本的には、トランジスタを作製する基板面方位がシリコン（１００）面である（１００）面ＭＯＳＦＥＴの作製プロセスを流用することで実現できる。しかし、熱酸化プロセスについては、作製条件を（１１０）面ＭＯＳＦＥＴ用に最適化する必要がある。
【０００４】
これは、シリコン（１１０）面の熱酸化速度が（１００）面の約１.５倍から２倍あるためである（非特許文献１）。従って、（１１０）面ＭＯＳＦＥＴのゲート絶縁膜厚を（１００）面ＭＯＳＦＥＴと同一にするには、（１１０）面ＭＯＳＦＥＴのゲート酸化工程での酸化時間を（１００）面ＭＯＳＦＥＴの場合に比べて短くするなどの調整が必要となる。なお、（１１０）面で熱酸化が速くなるのは、（１１０）面でのシリコン原子の面密度が高いことが原因だと考えられている。
【０００５】
現在、（１１０）面の熱酸化が（１００）面よりも速い現象を、積極的に構造作製に生かす様々な手法が提案されている。例えば、特許文献１では、内壁側面を（１００）面に、底面を（１１０）面にすることにより、底面のゲート酸化膜厚を側面に比べて厚くすることができ、デバイス特性の向上を図ることができるトレンチＭＯＳＦＥＴが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−３１１５２９号公報
【非特許文献】
【０００７】
【非特許文献１】Ｅ．Ａ．Ｌｅｗｉｓ  ａｎｄ  Ｅ．Ａ．Ｉｒｅｎｅ，  “Ｔｈｅ Ｅｆｆｅｃｔ  ｏｆ  Ｓｕｒｆａｃｅ  Ｏｒｉｅｎｔａｔｉｏｎ  ｉｎ  Ｓｉｌｉｃｏｎ  Ｏｘｉｄａｔｉｏｎ  Ｋｉｎｅｔｉｃｓ”，  Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．，  ｖｏｌ．１３４，  ｐｐ．２３３２−２３３９（１９８７）.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記に鑑みてなされたものであって、面方位が（１１０）面あるいはこれと等価な面であるシリコン層上に形成する酸化膜の厚さの制御を行うことのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決し、目的を達成するために、本発明は、面方位が（１１０）面あるいはこれと等価な面であるシリコン層表面の一部に、第１の不純物元素のイオン注入を行って、端部の不純物濃度が連続的に変化した第１の不純物領域を形成する工程と、熱酸化を行って、前記シリコン層上に端部の厚さが連続的に変化したシリコン酸化膜を形成する工程と、を含むこと、を特徴とする。
を特徴とする。
【００１０】
また、本発明は、面方位が（１１０）面あるいはこれと等価な面であるシリコン層表面の一部に、リンのイオン注入を行って、第１の不純物領域を形成する工程と、前記シリコン層表面における前記第１の不純物領域以外の領域に、ボロンおよび砒素のいずれかの不純物のイオン注入を行って、第２の不純物領域を形成する工程と、熱酸化を行って、前記第１の不純物領域上に第１のゲート絶縁膜を形成し、前記第２の不純物領域上に前記第１のゲート絶縁膜より膜厚の厚い第２のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に第１のゲート電極を形成し、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程と、前記シリコン層中の前記第１の不純物領域を挟み込むように、前記シリコン層表面に第１のソース・ドレイン領域を形成する工程と、前記シリコン層中の前記第２の不純物領域を挟み込むように、前記シリコン層表面に第２のソース・ドレイン領域を形成する工程と、を含み、前記第２のゲート電極、前記第２のゲート絶縁膜、前記第２のソース・ドレイン領域、前記第２の不純物領域によって構成されるトランジスタの電源電圧は、前記第１のゲート電極、前記第１のゲート絶縁膜、前記第１のソース・ドレイン領域、前記第１の不純物領域によって構成されるトランジスタの電源電圧より高いこと、を特徴とする。
【００１１】
また、本発明は、面方位が（１１０）面あるいはこれと等価な面であるシリコン層表面の一部に、不純物元素のイオン注入を行って、不純物領域を形成する工程と、熱酸化を行って前記シリコン層上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜をウェットエッチングで除去し、シリコン薄膜領域を形成する工程と、を含むこと、を特徴とする。
【００１２】
また、本発明は、半導体基板、埋め込み酸化膜もしくは高濃度不純物シリコン層、および、前記半導体基板に垂直な面の面方位が（１１０）面である上部シリコン層の積層体を準備する工程と、前記上部シリコン層にボロンイオンを注入する工程と、前記上部シリコン層上に特定の形状のハードマスク層を形成する工程と、前記ハードマスク層が上部に形成されていない部分の前記上部シリコン層をエッチングして、側面の面方位が（１１０）面あるいはこれと等価な面である狭窄部を形成する工程と、前記ハードマスク層を除去する工程と、不活性ガス雰囲気下でアニール処理を行って、前記上部シリコン層に注入した前記不純物元素を活性化する工程と、熱酸化を行って、前記上部シリコン層表面にシリコン酸化膜を形成する工程と、前記シリコン酸化膜をウェットエッチングで除去する工程と、前記狭窄部の側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を覆う電極を形成する工程と、前記上部シリコン層中の前記狭窄部を挟み込むように、前記上部シリコン層中にソース・ドレイン領域を形成する工程と、を含むこと、を特徴とする。
【発明の効果】
【００１３】
本発明によれば、面方位が（１１０）面あるいはこれと等価な面であるシリコン基板へ添加する不純物元素の濃度および種類の調整、および、その後のシリコン基板の熱酸化処理によって、シリコン基板上に形成する酸化膜の厚さの制御を行うことが可能になるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】第１の実施の形態にかかる半導体装置の断面図である。
【図２】シリコン（１００）面と（１１０）面上に成膜されるシリコン酸化膜厚の基板不純物濃度依存性を示すグラフである。
【図３】本実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図４】本実施の形態にかかる半導体装置の変形例を示す断面図である。
【図５】本実施の形態にかかる半導体装置の変形例を示す断面図である。
【図６】第２の実施の形態にかかる半導体装置の断面図である。
【図７】第３の実施の形態にかかる半導体装置の断面図である。
【図８】本実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図９】本実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図１０】第４の実施の形態にかかる半導体装置の断面図である。
【図１１】本実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図１２】ＭＯＳＦＥＴの界面準位密度の基板不純物濃度依存性の実験結果を示すグラフである。
【図１３】第５の実施の形態にかかる半導体装置の上面図である。
【図１４】図１３のＡ−Ａ断面図である。
【図１５】図１３のＢ−Ｂ断面図である。
【図１６】本実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図１７】本実施の形態にかかる半導体装置の製造方法を説明するための上面図である。
【図１８】本実施の形態にかかる半導体装置の製造方法を説明するための上面図である。
【図１９】本実施の形態にかかる半導体装置の製造方法を説明するための断面図である。
【図２０】第６の実施の形態にかかる半導体装置の上面図である。
【図２１】図２０のＡ−Ａ断面図である。
【図２２】図２０のＢ−Ｂ断面図である。
【図２３】第７の実施の形態にかかる半導体装置の上面図である。
【図２４】図２３のＡ−Ａ断面図である。
【発明を実施するための最良の形態】
【００１５】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の最良な実施の形態を詳細に説明する。
【００１６】
（第１の実施の形態）
図１は、第１の実施の形態にかかる半導体装置の断面図である。本実施の形態の半導体装置は、シリコン基板１、不純物領域２、および、シリコン酸化膜３を備えて構成されている。シリコン基板１は、面方位が（１１０）面あるいはこれと等価な面であるシリコン基板である。不純物領域２は、不純物元素が添加された領域であり、シリコン基板１内の表面付近に形成される。不純物領域２は、第１の不純物領域２Ａと第２の不純物領域２Ｂとからなる。
【００１７】
第１の不純物領域２Ａは、不純物元素がＡ、濃度がｘである領域であり、本例では、リン（Ｐ）が用いられているが、砒素（Ａｓ）でもよい。濃度ｘは、通常１×１０１４ｃｍ−３以上１×１０１９ｃｍ−３未満の範囲である。第２の不純物領域２Ｂは、不純物元素がＢ、濃度がｙである領域であり、本例では、ボロン（Ｂ）が用いられているが、インジウム（Ｉｎ）でもよい。濃度ｙは、通常１×１０１４ｃｍ−３以上１×１０１９ｃｍ−３未満の範囲である。
【００１８】
シリコン酸化膜３は、シリコン基板１の上面に形成され、一般的には、二酸化シリコンである。シリコン酸化膜３の厚さは、不純物領域２の位置により異なっており、各位置における不純物元素の種類および濃度によって決定される。本例では、第１の不純物領域２Ａ上では薄く形成され、第２の不純物領域２Ｂ上では厚く形成されている。シリコン酸化膜３がこのように形成される理由を以下に説明する。
【００１９】
我々がシリコン（１１０）面の熱酸化特性をより詳細に調べる実験を行った結果、シリコン（１１０）面の熱酸化速度は、シリコン基板中の不純物濃度によって大きく変化することが初めて明らかになった。図２は、同条件（７５０℃）でドライ酸化を行った場合に、シリコン（１００）面と（１１０）面上に成膜されるシリコン酸化膜厚の基板不純物濃度依存性を示すグラフである。
【００２０】
本実験では、不純物が異なる濃度で添加されたシリコン基板上に、同条件のゲート酸化を行ってＭＯＳＦＥＴを作製し、ゲート容量の測定値から実効的なゲート酸化膜の厚さを抽出している。図の左半分ではシリコン基板中のリン濃度を、右半分ではシリコン基板中のボロン濃度を変化させている。図より、シリコン（１００）面では、シリコン酸化膜厚が基板不純物濃度にほとんど依存しないのに対し、シリコン（１１０）面では、酸化膜厚は基板不純物濃度に強く依存し、シリコン基板中のボロン濃度が高いほど厚く、シリコン基板中のリン濃度が高いほど薄くなることがわかる。本実施の形態にかかる半導体装置は、この実験結果を利用して、シリコン基板１上に異なる厚さのシリコン酸化膜３を形成している。
【００２１】
次に、本実施の形態にかかる半導体装置の製造方法について説明する。図３は、本実施の形態にかかる半導体装置の製造方法を説明するための断面図である。まず、図３に示すような、面方位が（１１０）面あるいはこれと等価な面であるシリコン基板１に不純物イオン注入を行って、不純物元素の種類と濃度がそれぞれ異なる第１の不純物領域２Ａと第２の不純物領域２Ｂとを形成する。第１の不純物領域２Ａと第２の不純物領域２Ｂへの不純物の打ち分けは次のように行われる。
【００２２】
初めに、不純物が添加されていない状態のシリコン基板１に対して、第２の不純物領域２Ｂをレジストマスクで覆った状態で、第１の不純物領域２Ａに不純物元素Ａのイオン注入を行う。その後、不純物領域２Ａに不純物元素Ａが添加されたシリコン基板１に対して、不純物領域２Ａをレジストマスクで覆った状態で、不純物領域２Ｂに不純物元素Ｂのイオン注入を行う。これにより、第１の不純物領域２Ａと第２の不純物領域２Ｂが形成されたシリコン基板１が完成する。本例では、不純物元素Ａにリン、不純物元素Ｂにボロンをそれぞれ用いる。
【００２３】
最後に、熱酸化処理を行い、シリコン基板１上にシリコン酸化膜３を形成する。以上の工程を経て、本実施の形態にかかる半導体装置が完成する。シリコン基板１の各位置において上部に形成されるシリコン酸化膜３の厚さは、シリコン基板１の各位置における不純物元素の種類と濃度とによって決定されるため、図１のような形状となる。
【００２４】
本製造方法を用いれば、１枚のシリコン基板上で位置によって異なる厚さのシリコン酸化膜を形成することができ、ＭＯＳＦＥＴやＭＥＭＳデバイスの構造形成に応用できる。既存技術で１枚の基板上に異なる厚さのシリコン酸化膜を形成するためには、一度全体に同じ厚さＤ１のシリコン酸化膜を形成し、その一部をエッチングにより除去する。そして、厚さＤ１のシリコン酸化膜が形成されている領域をハードマスクなどで保護した状態で、厚さＤ１の酸化膜を除去した領域に、厚さＤ２の酸化膜を形成する必要がある。
【００２５】
このプロセスでは、シリコン酸化膜のエッチング工程によってシリコン基板にダメージが生じる可能性があると同時に、ハードマスク材（窒化膜など）の成膜及び除去の工程が必要となるためコストが大きく増加する。一方、本製造方法を用いれば、エッチング工程が不要になるため、ダメージが抑制でき、かつコストが大きく低減できる。
【００２６】
また、本製造方法では、シリコン基板中の一部に不純物イオンを注入して不純物領域２Ａおよび２Ｂを形成するが、この際不純物領域２Ａおよび２Ｂも、それに隣接する領域もシリコン基板であり、同じ母体材料なので、この不純物領域２Ａおよび２Ｂの各端部付近では、不純物濃度が０〜ｘおよび０〜ｙに連続的に変化する。この変化は、アニール処理を施すと、よりなだらかになり、アニール処理の条件を最適化すれば、連続的に変化する不純物濃度の分布を制御することが可能である。なお、このアニール処理は窒素などの不活性ガス雰囲気下で行うものであり、この処理中に熱酸化膜は形成されない。そして、不純物濃度が連続的に変化した領域上に本製造方法によりシリコン酸化膜を形成すれば、厚さが連続的に変化したシリコン酸化膜が形成できる。厚さが連続的に変化したシリコン酸化膜は既存のプロセス手法では形成することができない。
【００２７】
なお、本実施の形態にかかる半導体装置は、不純物の元素および濃度が異なる領域を２Ａおよび２Ｂの２種類でしか形成していないが、不純物元素の種類および濃度が異なる領域をさらに形成しても構わない。また、同一の不純物元素の濃度が連続的に変化するような領域を形成しても構わない。
【００２８】
（変形例）
図４および図５は、本実施の形態にかかる半導体装置の変形例を示す断面図である。図４の半導体装置では、不純物領域２Ａのみ存在し、不純物領域２Ｂは存在していない。この場合、不純物領域２Ａ上のシリコン酸化膜３の方が不純物領域２Ａ以外のシリコン基板１上のシリコン酸化膜３よりも薄くなっていることがわかる。一方、図５の半導体装置では、不純物領域２Ｂのみ存在し、不純物領域２Ａは存在していない。この場合、不純物領域２Ｂ上のシリコン酸化膜３の方が不純物領域２Ｂ以外のシリコン基板１上のシリコン酸化膜３よりも厚くなっていることがわかる。
【００２９】
ここで、図１の半導体装置と図４および図５の半導体装置とを比べると、図１の半導体装置における第１の不純物領域２Ａ上および第２の不純物領域２Ｂ上のシリコン酸化膜３の膜厚差は、図４の半導体装置における第１の不純物領域２Ａ上および不純物領域ではないシリコン基板１上のシリコン酸化膜３の膜厚差より大きくなっていることがわかる。同様に、図１の半導体装置における第１の不純物領域２Ａ上および第２の不純物領域２Ｂ上のシリコン酸化膜３の膜厚差は、図５の半導体装置における第１の不純物領域２Ｂ上および不純物領域ではないシリコン基板１上のシリコン酸化膜３の膜厚差より大きくなっていることがわかる。
【００３０】
（第２の実施の形態）
第２の実施の形態にかかる半導体装置は、第１の実施の形態にかかる半導体装置において、シリコン基板上のシリコン酸化膜を除去したものである。第２の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる半導体装置の構成について、第１の実施の形態と異なる部分を説明する。他の部分については第１の実施の形態と同様であるので、同一の符号が付された箇所については、上述した説明を参照し、ここでの説明を省略する。
【００３１】
図６は、第２の実施の形態にかかる半導体装置の断面図である。本実施の形態の半導体装置は、シリコン基板１、および、不純物領域２を備えて構成され、不純物領域２は、第１の不純物領域２Ａと第２の不純物領域２Ｂとからなる。本半導体装置は、第１の実施の形態にかかる図１の半導体装置において、シリコン基板１上のシリコン酸化膜３を除去したものである。
【００３２】
従って、不純物領域２Ａにリンが注入され、不純物領域２Ｂにボロンが注入されているため、図１のように、不純物領域２Ｂ上のシリコン酸化膜３の方が不純物領域２Ａ上のシリコン酸化膜３よりも厚くなる。そして、シリコン酸化膜３が厚く形成されるほどシリコン基板１のシリコンがより多く消費されることから、シリコン酸化膜３を除去した後のシリコン基板１の表面の高さは、不純物領域２Ａの方が不純物領域２Ｂよりも高くなる。
【００３３】
なお、図４の半導体装置のように、不純物領域２Ａのみ存在し、不純物領域２Ｂは存在していない場合には、不純物領域２Ａにおけるシリコン基板１の表面の高さの方が不純物領域２Ａ以外のシリコン基板１の表面の高さよりも高くなる。また、図５の半導体装置のように、不純物領域２Ｂのみ存在し、不純物領域２Ａは存在していない場合には、不純物領域２Ｂにおけるシリコン基板１の表面の高さの方が不純物領域２Ｂ以外のシリコン基板１の表面の高さよりも低くなる。
【００３４】
本実施の形態にかかる半導体装置の製造方法は、第１の実施の形態にかかる半導体装置を製造した後に、フッ酸などを用いたウェットエッチングを行ってシリコン基板１上のシリコン酸化膜３を除去する工程を追加したものである。
【００３５】
本製造方法を用いれば、イオン注入と酸化だけでシリコン基板に段差を形成することができる。具体的には、ＭＯＳＦＥＴの素子分離領域の形成や、センサやアクチュエータなどの各種ＭＥＭＳデバイスの構造形成に応用できる。既存技術でシリコン基板上に段差を形成するためには、エッチングによりシリコン基板を掘り込む必要があるが、エッチング工程でシリコン基板にダメージが生じる可能性がある。本製造方法を用いれば、エッチング工程が不要になるため、ダメージを抑制することができる。
【００３６】
また、本製造方法ではシリコン基板中の一部に不純物イオンを注入して不純物領域２Ａおよび２Ｂを形成するが、その後アニール処理を施すと、この不純物領域２Ａおよび２Ｂの各端付近では、不純物濃度が０〜ｘおよび０〜ｙに連続的に変化する。そして、不純物濃度が連続的に変化した領域上に本製造方法を適用すれば、滑らかな段差を形成することができる。これに対し既存の手法（エッチング）では、角ばった形状の段差が形成され、滑らかな段差を形成することはできない。よって既存技術が例えば圧力センサーなどに用いられて、応力が印加された場合、角ばった領域に応力が集中するため破壊されやすく、装置に悪影響を及ぼす。しかしながら、本製造方法においては、滑らかな形状が形成でき、応力が集中するようなことがなく、高い応力でも使用可能な半導体装置を提供することができる。
【００３７】
（第３の実施の形態）
第３の実施の形態にかかる半導体装置は、第２の実施の形態にかかる半導体装置をＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）圧力センサに適用したものである。第３の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる半導体装置の構成について、第２の実施の形態と異なる部分を説明する。他の部分については第２の実施の形態と同様であるので、同一の符号が付された箇所については、上述した説明を参照し、ここでの説明を省略する。
【００３８】
図７は、第３の実施の形態にかかる半導体装置の断面図である。本実施の形態の半導体装置は、ＭＥＭＳ圧力センサであって、シリコン基板１、および、シリコン薄膜領域４を備えて構成されている。
【００３９】
シリコン薄膜領域４は、ＭＥＭＳ圧力センサの圧力検出用に用いられ、シリコン基板１の一部に形成されている。シリコン薄膜領域４は、第２の実施の形態の不純物領域２（第２の不純物領域２Ｂ）に相当し、拡散領域として機能し、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３未満の濃度の不純物（ボロンまたは砒素）を含む。
【００４０】
ＭＥＭＳ圧力センサである半導体装置は、薄膜領域４の両側から圧力が加わると薄膜領域４に歪みが生じる。この歪みの量に応じてピエゾ抵抗効果により薄膜領域４の拡散抵抗の値が変化するため、拡散抵抗を測定することで薄膜領域４に加わった圧力の大きさを検出することができる。
【００４１】
次に、本実施の形態にかかる半導体装置の製造方法について説明する。図８および図９は、本実施の形態にかかる半導体装置の製造方法を説明するための断面図である。まず、図８に示すように、面方位が（１１０）面あるいはこれと等価な面であるシリコン基板１の一部にボロンイオンの注入を行って、不純物領域２（第２の不純物領域２Ｂ）を形成する。
【００４２】
次に、図９に示すように、熱酸化を行ってシリコン基板１上にシリコン酸化膜３を形成する。このとき、ボロンが注入されている不純物領域２（第２の不純物領域２Ｂ）上ではシリコン酸化膜３が厚く形成され、酸化の際により多くのシリコン基板１のシリコンが消費される。最後に、ウェットエッチングを行ってシリコン酸化膜３を除去することにより、シリコン基板１中の不純物領域２（第２の不純物領域２Ｂ）のみが薄膜領域４となる構造が形成される。以上の工程を経て、本実施の形態にかかる半導体装置が完成する。
【００４３】
本製造方法を用いれば、イオン注入とシリコン酸化だけでシリコン基板に高濃度の不純物を有する薄膜領域を形成することができる。既存技術でシリコン薄膜を形成するためには、エッチングにより薄膜にしたい領域のシリコン基板を掘り込む必要があるが、エッチング工程でシリコン基板にダメージが生じる可能性がある。本製造方法を用いれば、エッチング工程が不要になるため、ダメージを抑制することができる。
【００４４】
また、既存技術で高濃度の不純物を有する薄膜領域を形成するためには、まず薄膜領域を形成し、次にリソグラフィを行って薄膜領域以外を覆うレジストパターンを形成してから高濃度の不純物イオンを注入する必要がある。一方、本製造方法では、最初に高濃度の不純物が注入された領域が選択的に（自己整合的に）薄膜化されるため、従来の作製プロセスと比べて、薄膜領域形成後にリソグラフィを行って薄膜領域のみに高濃度の不純物を注入する工程を省略することができ、プロセスコストを大幅に低減することができる。
【００４５】
なお、第３の実施形態ではボロンを例に説明したが、リンをイオン注入し酸化することにより、リンを導入した以外の箇所を薄膜領域としてもかまわない。ただし、この場合、薄膜領域には他の方法を用いて不純物を導入する必要がある。
【００４６】
（第４の実施の形態）
第４の実施の形態にかかる半導体装置は、第１の実施の形態にかかる半導体装置をＭＯＳＦＥＴに適用したものである。第４の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる半導体装置の構成について、第１の実施の形態と異なる部分を説明する。他の部分については第１の実施の形態と同様であるので、同一の符号が付された箇所については、上述した説明を参照し、ここでの説明を省略する。
【００４７】
図１０は、第４の実施の形態にかかる半導体装置の断面図である。本実施の形態の半導体装置は、ＭＯＳＦＥＴであって、シリコン基板１、不純物領域５、ゲート絶縁膜６、ゲート電極７、側壁絶縁膜８、ソース・ドレイン領域９、および、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）１０を備えて構成されている。
【００４８】
不純物領域５は、不純物元素が添加された領域であり、シリコン基板１内の表面付近に形成され、その上面に形成されるゲート絶縁膜６の厚さを調整する。不純物領域５は、第１の不純物領域５Ａと第２の不純物領域５Ｂとからなる。なお、不純物領域５、第１の不純物領域５Ａ、および、第２の不純物領域５Ｂは、第１の実施の形態の不純物領域２、第１の不純物領域２Ａ、および、第２の不純物領域２Ｂに相当し、本例では、第１の不純物領域５Ａにリン、第２の不純物領域５Ｂにボロンが用いられている。
【００４９】
ゲート絶縁膜６は、不純物領域５（第１の不純物領域５Ａおよび第２の不純物領域５Ｂ）の上面に形成される。ゲート絶縁膜６の厚さは、ゲート絶縁膜６直下の不純物領域５（第１の不純物領域５Ａおよび第２の不純物領域５Ｂ）中の不純物元素の種類と濃度とによって決定される。本例では、第１の不純物領域５Ａ上のゲート絶縁膜６の厚さは、第２の不純物領域５Ｂ上のゲート絶縁膜６の厚さよりも薄くなっていることがわかる。ゲート絶縁膜６は、第１の実施の形態のシリコン酸化膜３に相当するが、シリコン酸化膜に限らず、シリコン酸化膜、シリコン酸窒化膜、または、シリコン酸化膜と高誘電率（Ｈｉｇｈ−ｋ）材料の積層膜のいずれかであることが望ましい。
【００５０】
ゲート電極７は、ゲート絶縁膜６の上面に形成される。側壁絶縁膜８は、ゲート電極７のゲート長方向におけるゲート絶縁膜６およびゲート電極７の両側面を覆うように形成される。ソース・ドレイン領域９は、ゲート電極７の下にある不純物領域５を挟み込むように、シリコン基板１中に形成さる。ＳＴＩ１０は、ＭＯＳＦＥＴどうしを電気的に分離するため、ＭＯＳＦＥＴ間に形成される。ＳＴＩ１０は、例えば、二酸化シリコンである。
【００５１】
次に、本実施の形態にかかる半導体装置の製造方法について説明する。図１１は、本実施の形態にかかる半導体装置の製造方法を説明するための断面図である。まず、図１１に示すように、面方位が（１１０）面あるいはこれと等価な面であるシリコン基板１の表面にはＳＴＩ１０が形成されており、ＡＡ（Ａｃｔｉｖｅ  Ａｒｅａ）が形成されている。そして、ＡＡの表面付近に不純物イオン注入を行って、複数の不純物領域５（第１の不純物領域５Ａおよび第２の不純物領域５Ｂ）を形成する。本例では、不純物領域５Ａにリン、不純物領域５Ｂにボロンを注入する。
【００５２】
次に熱酸化を行い、不純物領域５が形成されているシリコン基板１上全面にゲート絶縁膜６を形成し、さらに不純物領域５（第１の不純物領域５Ａおよび第２の不純物領域５Ｂ）上にゲート絶縁膜６を介してゲート電極７を形成する。その後、ゲート電極７をマスクとしてゲート絶縁膜６をエッチングなどにより削除する。続いて、側壁絶縁膜８、および、ソース・ドレイン領域９を通常のＭＯＳＦＥＴのプロセスを用いて作製する。以上の工程を経て、本実施の形態にかかる半導体装置が完成する。
【００５３】
本製造方法を用いれば、酸化前に領域ごとに不純物を打ち分けておくことで、一回の熱酸化を行うだけで、１枚のシリコン基板上にゲート絶縁膜厚の異なる複数のＭＯＳＦＥＴを作製することができる。１枚のシリコン基板（ＬＳＩ）上でのゲート絶縁膜厚の作り分けは、例えば高速動作が要求されるロジック回路部のトランジスタのゲート絶縁膜は薄くし、外部回路とのデータのやり取りを行うＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）部のトランジスタのゲート絶縁膜は厚くするというような形で利用できる。これは、ロジック回路部のトランジスタに対して、Ｉ／Ｏ部のトランジスタの電源電圧が高くなるため、後者はより耐圧性の高い厚いゲート絶縁膜が求められるからである。
【００５４】
既存技術で１枚のシリコン基板上にゲート絶縁膜厚の異なるＭＯＳＦＥＴを作製するためには、一度全体に同じ厚さＤ１のゲート酸化膜（絶縁膜）を形成し、その一部をエッチングにより除去する。そして、厚さＤ１のゲート酸化膜が形成されている領域をハードマスクなどで保護した状態で、厚さＤ１のゲート酸化膜を除去した領域に厚さＤ２のゲート酸化膜を形成するという工程を、必要なゲート絶縁膜厚の数だけ繰り返さなければならない。一方、本製造方法を用いれば、複数回の熱酸化工程とエッチングによる不要な領域のゲート酸化膜除去工程、ハードマスク材の成膜・除去工程を省略することができ、エッチングによるダメージの抑制やとプロセスコストの大幅な低減が図れる。
【００５５】
また、ゲート絶縁膜厚の異なる２つのＭＯＳＦＥＴを隣接して形成する場合、既存技術では、一方のＭＯＳＦＥＴのゲート絶縁膜をハードマスクで保護した状態で熱酸化を行い、もう一方のＭＯＳＦＥＴのゲート絶縁膜を形成する必要がある。このようにハードマスクで保護した状態で熱酸化を行うとハードマスク端部でバーズビークが発生し、不均一な厚さのゲート酸化膜が形成されてしまう。このため、ゲート絶縁膜厚の異なる２つのＭＯＳＦＥＴの距離を短くできない。さらにバーズビーク付近には強い応力が発生するため、素子特性に悪影響を及ぼす。一方、本製造方法ではバーズビークの影響がないため、ゲート絶縁膜厚の異なる２つのＭＯＳＦＥＴの距離を短くすることができるとともに、応力による素子特性への悪影響を回避することができる。
【００５６】
図１２は、チャージポンピング法を用いて測定した、ＭＯＳＦＥＴの界面準位密度の基板不純物濃度依存性の実験結果を示すグラフである。図をみると、シリコン（１１０）面の場合には、シリコン基板へのリン注入量を増やすことによって、界面準位密度を大きく低減することができる。従って、シリコン（１１０）面でシリコン基板へのリン注入量を増やすことにより、ゲート酸化膜厚が制御できるだけでなく、界面準位密度を低減して素子の信頼性を向上させることが可能である。
【００５７】
また、本製造方法は、シリコン酸化膜からなる界面層上に形成されたいわゆるＨｉｇｈ−ｋ絶縁膜にも適用可能である。シリコン酸化膜からなる界面層上に形成されたいわゆるＨｉｇｈ−ｋ絶縁膜において、界面層がＨｉｇｈ−ｋ絶縁膜形成時に形成される場合には、本発明により、シリコン酸化膜の膜厚が異なった界面層上に、同じ厚さからなるＨｉｇｈ−ｋ絶縁膜を、同時に作製することが可能である。従来の異なるゲート絶縁膜の形成手法である、ゲート絶縁膜形成と選択的エッチングの繰り返しによってＨｉｇｈ−ｋ絶縁膜を形成した場合、ゲート絶縁膜形成の繰り返しによって、はじめに作製したゲート絶縁膜の界面層のシリコン酸化膜が厚膜化し、当初の構造を維持することが困難である。これに対し、本製造方法では、Ｈｉｇｈ−ｋ絶縁膜は一度で形成して界面層厚さを不純物濃度で制御することができるので、複数のゲート絶縁膜を良好にかつ低コストで形成することが可能である。
【００５８】
（第５の実施の形態）
第５の実施の形態にかかる半導体装置は、第２の実施の形態にかかる半導体装置をナノワイヤチャネルＭＯＳＦＥＴに適用したものである。第５の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる半導体装置の構成について、第２の実施の形態と異なる部分を説明する。他の部分については第２の実施の形態と同様であるので、同一の符号が付された箇所については、上述した説明を参照し、ここでの説明を省略する。
【００５９】
図１３は、第５の実施の形態にかかる半導体装置の上面図であり、図１４は、図１３のＡ−Ａ断面図であり、図１５は、図１３のＢ−Ｂ断面図である。本実施の形態の半導体装置は、ナノワイヤチャネルＭＯＳＦＥＴであって、シリコン基板１、埋め込み酸化膜１１、上部シリコン層１２、ゲート絶縁膜１３、ゲート電極１４、および、側壁絶縁膜１５を備えて構成されている。埋め込み酸化膜１１は、シリコン基板１の上面に形成される。
【００６０】
上部シリコン層１２は、埋め込み酸化膜１１の上面に形成され、狭窄部（ナノワイヤチャネル）１６、および、ソース・ドレイン領域１７からなる。狭窄部１６は、上部シリコン層１２の幅が狭くなっている部分で、ソース・ドレイン領域１７は、狭窄部１６を挟み込むように形成された部分である。なお、本半導体装置は、狭窄部１６のシリコン厚が狭窄部１６のシリコン幅に比べて大きい場合にはＦｉｎＦＥＴ（Ｆｉｎ型チャネルトランジスタ）とも呼ばれるが、以後ナノワイヤチャネルＭＯＳＦＥＴという表記に統一する。ただし、ナノワイヤチャネルＭＯＳＦＥＴでは、狭窄部１６の上面および側面をチャネルとして用いるが、ＦｉｎＦＥＴでは、狭窄部１６の上面をチャネルとして用いず、側面のみをチャネルとして用いる場合がある。
【００６１】
狭窄部１６の上面と側面は、ともにシリコン（１１０）面あるいはこれと等価な面方位であり、狭窄部１６のシリコン厚は、ソース・ドレイン領域１７のシリコン厚よりも大きい。ナノワイヤチャネルＭＯＳＦＥＴにおいてソース・ドレイン領域１７のシリコン厚を狭窄部（チャネル部）１６のシリコン厚に比べて薄くすると、イオン注入によってソース・ドレイン領域１７の最下部まで不純物が到達可能となり、またソース・ドレイン領域１７をシリサイド化したときにシリサイド部を狭窄部（チャネル部）１６により近づけることが可能となるため、寄生抵抗が低減でき、電流性能が向上する（米国特許出願公開第２００６／０２２０１３１号明細書参照）。
【００６２】
上部シリコン層１２のシリコン厚は、薄すぎるとキャリア移動度の大きな低下を招くため、３ｎｍ以上１００ｎｍ以下であることが望ましい。また、ナノワイヤチャネルＭＯＳＦＥＴは、元来短チャネル効果耐性の強いデバイス構造であるが、強い短チャネル効果耐性を確保するためには、ゲート長をＬとしたとき、狭窄部１６のゲート幅方向の長さは３ｎｍ以上（２／３）×Ｌ以下であることが望ましい。
【００６３】
また、狭窄部１６およびソース・ドレイン領域１７は、第２の実施の形態の不純物領域２に相当し、本例では、両方に不純物元素としてボロンが注入されている。そして、ボロン濃度は、狭窄部１６よりソース・ドレイン領域１７の方が高くなっている。
【００６４】
ゲート絶縁膜１３は、狭窄部１６の上面および側面に形成される。ゲート電極１４は、ゲート絶縁膜１３の上面に形成される。側壁絶縁膜１５は、ゲート電極１４のゲート長方向におけるゲート絶縁膜１３およびゲート電極１４の両側面を覆うように形成される。
【００６５】
次に、本実施の形態にかかる半導体装置の製造方法について説明する。図１６および図１９は、本実施の形態にかかる半導体装置の製造方法を説明するための断面図であり、図１７および図１８は、本実施の形態にかかる半導体装置の製造方法を説明するための上面図である。まず、図１６に示すように、シリコン基板１上に埋め込み酸化膜１１、上部シリコン層１２を順次形成し、上部シリコン層１２にボロンイオンを注入する。次に、上部シリコン層１２上にハードマスク層１８を形成した後、図１７に示すように、ハードマスク層１８のパターニングを行う。続いて、パターニングしたハードマスク層１８をマスクとして上部シリコン層１２をエッチングし、上部シリコン層１２の一部を狭窄化し、狭窄部１６を形成する。その後、ハードマスク層１８を除去する。
【００６６】
次に、アニール処理（高温熱活性処理）を施して上部シリコン層１２に注入したボロンの活性化を行うと、図１８に示すように、ボロン濃度は上部シリコン層１２の狭窄部１６で低く、非狭窄部であるソース・ドレイン領域１７を含む領域で高くなる。なお、このアニール処理は窒素などの不活性ガス下で行うものであり、この処理中に熱酸化膜は形成されない。次に、熱酸化を行い、上部シリコン層１２上にシリコン酸化膜３を形成すると、図１９に示すように、ボロン濃度の低い狭窄部１６のシリコン厚は、ボロン濃度の高いソース・ドレイン領域１７を含む領域のシリコン厚よりも大きくなる。
【００６７】
次に、ウェットエッチングを行ってシリコン酸化膜３を除去してから、狭窄部１６の上面および側面にゲート絶縁膜１３を形成する。続いて、ゲート電極１４、側壁絶縁膜１５、および、ソース・ドレイン領域１７を通常のＭＯＳＦＥＴのプロセスを用いて作製する。以上の工程を経て、本実施の形態にかかる半導体装置が完成する。
【００６８】
本製造方法を用いれば、ソース・ドレイン領域を薄膜化したナノワイヤチャネルＭＯＳＦＥＴを作製することができる。既存技術でソース・ドレイン領域を薄膜化するためには、エッチングによりソース・ドレイン領域のＳＯＩ（上部シリコン層）を掘り込む必要があるが、エッチング工程では基板にダメージが生じる可能性がある。本製造方法を用いれば、エッチング工程が不要になるため、ダメージを抑制することができる。
【００６９】
また、既存技術でエッチングによりソース・ドレイン領域のＳＯＩを掘り込む場合、エッチングにより露出した側壁面は大きなラフネスを有する。大きなラフネスを有するシリコン面に対してシリサイドプロセスを適用すると、形成されるシリサイドの表面ラフネスも大きくなり、寄生抵抗の増加・デバイス特性のばらつきを生じてしまう。一方、本製造方法でイオン注入と熱酸化によりソース・ドレイン領域のＳＯＩを薄膜化する場合には、チャネル部（狭窄部）の厚膜ＳＯＩ領域からソース・ドレイン領域の薄膜ＳＯＩ領域へのＳＯＩ膜厚の変化が連続的であり、ラフネスを有する側壁面が現れないため、均一なシリサイドが形成でき、寄生抵抗と特性ばらつきが低減できる。
【００７０】
また、既存技術でエッチングによりソース・ドレイン領域のＳＯＩを掘り込む場合、わずかな厚さのＳＯＩをソース・ドレイン領域に残すためのエッチング条件のマージンが狭いため、エッチング装置の状態を極めて精密に制御しない限り、安定した薄膜化が実現できない。一方、本製造方法では、熱酸化によりソース・ドレイン領域のＳＯＩを薄膜化するため、安定した薄膜化を行うためのプロセス条件制御が容易である。
【００７１】
さらに、深さ方向に不純物濃度を制御することにより酸化膜厚を良好に制御することも可能である。つまり、エッチングによる加工では、加工中にエッチング速度を基板の状態に応じて自動的に制御することは不可能であるが、本製造方法では、例えば、深さ方向の不純物濃度が急峻に減少するようなプロファイルからなる不純物領域を形成すると、酸化が進むにつれ深い領域での酸化速度が自動的に減速するため、良好に所望の厚さに制御した半導体装置を提供することができる。加えて、高い酸化速度によって生じやすくなる酸化膜厚のばらつきに対し、本手法では酸化速度を自動的に低減するため、ばらつきを低減した加工が可能となり、製造における歩留まり向上に大きく寄与する。
【００７２】
（第６の実施の形態）
第６の実施の形態にかかる半導体装置は、第１の実施の形態にかかる半導体装置を不揮発性半導体メモリに適用したものである。第６の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる半導体装置の構成について、第５の実施の形態と異なる部分を説明する。他の部分については第５の実施の形態と同様であるので、同一の符号が付された箇所については、上述した説明を参照し、ここでの説明を省略する。
【００７３】
図２０は、第６の実施の形態にかかる半導体装置の上面図であり、図２１は、図２０のＡ−Ａ断面図であり、図２２は、図２０のＢ−Ｂ断面図である。本実施の形態の半導体装置は、トライゲート型ナノワイヤチャネル不揮発性半導体メモリであって、シリコン基板１、埋め込み酸化膜１１、上部シリコン層１２、トンネル酸化膜１９、電荷蓄積層２０、制御絶縁膜２１、ゲート電極２２、および、側壁絶縁膜２３を備えて構成されている。上部シリコン層１２は、狭窄部（ナノワイヤチャネル）１６、および、ソース・ドレイン領域１７からなる。
【００７４】
トンネル酸化膜１９は、狭窄部１６の上面および側面に形成される。電荷蓄積層２０は、トンネル酸化膜１９の上面に形成され、ポリシリコン、シリコン窒化膜、高誘電率材料膜などが用いられる。制御絶縁膜２１は、電荷蓄積層２０の上面に形成される。ゲート電極２２は、制御絶縁膜２１の上面に形成される。側壁絶縁膜２３は、ゲート電極２２のゲート長方向におけるトンネル酸化膜１９、電荷蓄積層２０、制御絶縁膜２１、および、ゲート電極２２の両側面を覆うように形成される。
【００７５】
第５の実施の形態で説明したように、狭窄部１６の上面と側面は、ともにシリコン（１１０）面あるいはこれと等価な面方位であり、さらに、ソース・ドレイン領域１７に近いトンネル酸化膜１９の厚さは、狭窄部１６の中心付近のトンネル酸化膜１９の厚さよりも大きい。トンネル酸化膜１９の厚さがゲート電極２２のゲート端近傍で厚いと、チャネル１６から電荷蓄積層２０へのホットキャリア書き込みを行う際、チャネル１６中のゲート電極２２のゲート端近傍部に大きなポテンシャル降下が生じるためにホットキャリア注入効率が高まり、電荷蓄積層２０へのより効率的な電荷注入が可能となる。
【００７６】
これにより、ＮＯＲ型フラッシュメモリの書き込み性能を向上することが可能である。なお、トンネル酸化膜１９の厚さがゲート電極２２のゲート端近傍で厚いバルク平面構造のＮＯＲ型フラッシュメモリについては既に発表がなされている（Ｐ．Ｋ．Ｋｏ  ｅｔ  ａｌ．，  ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ．，  ｐ．８８  （１９８４）参照）。
【００７７】
本実施の形態にかかる半導体装置の製造方法は、第５の実施の形態にかかる半導体装置の製造方法において、図１９に示すように、熱酸化を行い上部シリコン層１２上にシリコン酸化膜３を形成した後、狭窄部１６上のシリコン酸化膜３を除去せずにそのままトンネル酸化膜１９として用いる。続いて、電荷蓄積層２０、制御絶縁膜２１、ゲート電極２２、側壁絶縁膜２３、および、ソース・ドレイン領域１７を通常のＮＯＲ型フラッシュメモリのプロセスを用いて作製することにより、本実施の形態にかかる半導体装置が完成する。
【００７８】
本製造方法を用いれば、ゲート端のトンネル酸化膜が厚いトライゲート型ナノワイヤチャネルＮＯＲフラッシュメモリを作製することができる。既存技術でゲート端のトンネル酸化膜を厚くするためには、最初に厚さが均一なトンネル酸化膜・電荷蓄積層・制御絶縁膜・ゲートを形成し、この積層構造のエッチングを行った後に、ゲートの両側から熱酸化を進行させ、ゲート端のトンネル酸化膜を増膜する必要がある。このプロセスでは増膜するトンネル酸化膜の領域を狭くすることが難しいため、ゲートを長くする必要があり、デバイスの微細化が困難である。一方、本製造方法を用いれば、ソース・ドレイン領域上で膜厚が大きいトンネル酸化膜を形成した後に、ゲートスタック構造のエッチングを行うので、ゲート長の調整によりゲート端のトンネル酸化膜厚膜領域の幅を短くすることが可能であり、微細化に適している。
【００７９】
また、本製造方法では、いわゆるＬＯＣＯＳのようなマスクを用いて選択的な酸化を必要としない。マスクによる選択酸化では、いわゆるバーズビーク付近に強い応力が発生し、素子特性に悪影響を及ぼす。例えば従来のゲート電極作製工程の後、酸化によってゲート酸化膜周辺を厚膜化した場合でも、同様に応力が発生しうる。しかしながら、本製造方法では、マスクを不要とするため強い応力が発生せず、良好な素子特性を提供することが可能である。
【００８０】
また、本製造方法において、最初にＳＯＩ層（上部シリコン層）に注入するボロン濃度を１０２０ｃｍ−３程度と高くしておけば、ゲート構造形成後に再度高濃度の不純物注入を行わなくても、ＳＯＩ層の非狭窄部がソース・ドレイン領域（拡散層）として動作する。これにより、ソース・ドレイン領域の不純物注入工程とこの不純物注入工程の際にマスクとして用いるレジストのリソグラフィ工程が省略でき、プロセスコストが低減できる。この場合、ソース・ドレイン領域にｐ型不純物が打ち込まれているため、デバイスはｐ型チャネルトランジスタとなるが、本製造方法ではチャネル表面が正孔移動度の高い（１１０）面であるので、大きな電流を流すことができ、メモリ読み出し速度を向上させることができる。
【００８１】
（第７の実施の形態）
第７の実施の形態にかかる半導体装置は、第５の実施の形態にかかる半導体装置の埋め込み酸化膜を高濃度不純物シリコン層に置き換えたものである。第７の実施の形態について、添付図面を参照して説明する。本実施の形態にかかる半導体装置の構成について、第５の実施の形態と異なる部分を説明する。他の部分については第５の実施の形態と同様であるので、同一の符号が付された箇所については、上述した説明を参照し、ここでの説明を省略する。
【００８２】
図２３は、第７の実施の形態にかかる半導体装置の上面図であり、図２４は、図２３のＡ−Ａ断面図である。本実施の形態の半導体装置は、ナノワイヤチャネルＭＯＳＦＥＴであって、シリコン基板１、高濃度不純物シリコン層２４、上部シリコン層１２、ゲート絶縁膜１３、ゲート電極１４、および、側壁絶縁膜１５を備えて構成されている。本半導体装置は、第５の実施の形態にかかる半導体装置において、埋め込み酸化膜１１を高濃度不純物シリコン層２４に置き換えただけであり、第５の実施の形態にかかる半導体装置と同等の効果が期待できる半導体装置をバルク基板であるシリコン基板１上に形成したものである。なお、高濃度不純物シリコン層２４内の不純物元素は、ｎ型チャネルトランジスタの場合には、例えばボロンやインジウム、ｐ型チャネルトランジスタの場合には、例えばリンや砒素であり、その濃度は、例えば、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３未満である。
【００８３】
本実施の形態にかかる半導体装置の製造方法は、第５の実施の形態にかかる半導体装置の製造方法において、バルク基板であるシリコン基板１中にイオン注入を行って高濃度不純物シリコン層２４を形成し、以降、第５の実施の形態にかかる半導体装置の製造方法を適用すればよい。
【００８４】
従って、第５の実施の形態にかかる半導体装置に、シリコン基板１および埋め込み酸化膜１１からなるＳＯＩ基板を使用する場合に対し、本実施の形態では、シリコンのバルク基板を使用して、シリコン基板１および高濃度不純物シリコン層２４からなる構造を作成することができるので、基板コストの大幅な低減が可能である。
【産業上の利用可能性】
【００８５】
本発明は、シリコン基板を用いた全ての半導体装置に有用である。
【符号の説明】
【００８６】
１  シリコン基板
２  不純物領域
２Ａ、５Ａ  第１の不純物領域
２Ｂ、５Ｂ  第２の不純物領域
３  シリコン酸化膜
４  シリコン薄膜領域
５  不純物領域
６、１３  ゲート絶縁膜
７、１４、２２  ゲート電極
８、１５、２３  側壁絶縁膜
９  ソース・ドレイン領域９
１０  ＳＴＩ
１１  埋め込み酸化膜
１２  上部シリコン層
１６  狭窄部
１７  ソース・ドレイン領域
１８  ハードマスク層
１９  トンネル酸化膜
２０  電荷蓄積層
２１  制御絶縁膜
２４  高濃度不純物シリコン層
【図１】
2010165739.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010165739.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2010165739.tif 000018
【図１７】
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【図１８】
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【図１９】
2010165739.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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