(57)【要約】【課題】ゲート長の短い微細デバイスの量産を容易にする。【解決手段】先ず、第１領域２２及び第２領域２４が設定された半導体基板２０の１の主表面２０ａ上に、絶縁膜を形成する。次に、絶縁膜上に、第１領域の絶縁膜を覆い、かつ、第２領域の絶縁膜を露出するレジストパターン４２を形成する。次に、絶縁膜の第２領域の部分を除去して、絶縁膜の第１領域の部分を第１絶縁膜３２として残存させる。次に、第１絶縁膜の側面３２ａ上に、金属を堆積させて金属膜５０を形成する。次に、半導体基板の、第２領域の１の主表面上に、第２絶縁膜を形成する。【選択図】図２
2010219176.tif 000002
【特許請求の範囲】
【請求項１】
第１領域及び第２領域が設定された半導体基板の１の主表面上に、絶縁膜を形成する工程と、
該絶縁膜上に、前記第１領域の前記絶縁膜を覆い、かつ、前記第２領域の前記絶縁膜を露出するレジストパターンを形成する工程と、
前記絶縁膜の前記第２領域の部分を除去して、前記絶縁膜の前記第１領域の部分を第１絶縁膜として残存させる工程と、
前記第１絶縁膜の側面上に、金属を堆積させて金属膜を形成する工程と、
前記半導体基板の、前記第２領域の前記１の主表面上に、第２絶縁膜を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜及び前記第２絶縁膜を、前記１の主表面に直角な方向に堆積させ、
前記金属膜を、前記１の主表面に平行な方向に堆積させる
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属膜を形成した後、
前記第２領域の前記半導体基板上に堆積した金属を除去する
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記金属膜を、３０ｎｍ以下の厚みで形成する
ことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第２絶縁膜を形成した後、
一部の領域の前記第１絶縁膜及び前記第２絶縁膜を除去して、前記半導体基板を露出する工程と、
前記露出した半導体基板上にオーミック電極を形成する工程と
を行うことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関するものであって、特に微細ゲート構造の電界効果トランジスタの製造方法に関するものである。
【背景技術】
【０００２】
図４を参照して、従来のヘテロ接合型電界効果トランジスタについて説明する。図４は、従来のヘテロ接合型電界効果トランジスタを説明するための概略図であって、主要部の切断端面を示している。
【０００３】
ヘテロ接合型電界効果トランジスタ１１０は、下地１２０上に、電子走行層１４０であるＧａＮ層と、電子供給層１５０であるＡｌＧａＮ層とが順次に積層されて構成されている。ヘテロ接合型電界効果トランジスタ１１０は、電子供給層１５０であるＡｌＧａＮ層と、電子走行層１４０であるＧａＮ層のヘテロ構造を有している。この構造によれば、電子走行層１４０と電子供給層１５０の境界面であるヘテロ界面１４２に形成される２次元電子ガス（２ＤＥＧ）が高濃度であり、及び、電子移動度も高いので、高電子移動度トランジスタとして良好な特性を示す。以下、ＡｌＧａＮ／ＧａＮヘテロ構造を有するヘテロ接合型電界効果トランジスタである高電子移動度トランジスタを、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）あるいは、ＧａＮ−ＨＥＭＴと称することもある。
【０００４】
電子供給層１５０上には、オーミック接合で形成されたソース電極１８２及びドレイン電極１８４と、ショットキー接合で形成されたゲート電極１８０とが設けられている。ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ１１０は、例えば、電子走行層１４０と電子供給層１５０に不純物が注入されて形成された素子分離領域１３５により、他の素子と分離される。電子供給層１５０の上側表面１５２上には、表面保護膜１９０としてシリコン窒化膜が形成されている（例えば、特許文献１参照）。
【０００５】
ここで、ゲート電極やオーミック電極のパターニングは、フォトリソグラフィ技術を用いるのが一般的である。このフォトリソグラフィでは露光装置として、例えば、量産型のＡｒＦ液浸スキャナ（Ｎｉｋｏｎ社製、型番「ＮＳＲ−Ｓ６１０Ｃ」など）が用いられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１２０６９４号公報（段落０００４〜００１０）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、量産型の露光装置では、ＡｒＦエキシマレーザの波長（１９３ｎｍ）、液浸用溶液の屈折率（超純水の屈折率：１．３３）、レンズの性能などから、微細加工の限界が近づいてきている。このため、ゲート長が３０ｎｍ以下となるようなデバイスの作製が困難となってくる。
【０００８】
微細加工のために、フォトリソグラフィを２回行って、ゲート設計サイズを縮小する手法が提案されている（例えば、http://pc.watch.impress.co.jp/docs/2007/1213/iedm05.htm参照［平成２０年１２月２４日検索］）。また、電子線リソグラフィを用いた微細加工も多数提案されているが、スループットが悪いなどの理由により、研究レベルにとどまっており、量産工程での使用には至っていない。
【０００９】
このように、ゲート長を３０ｎｍ以下にするなど、さらに微細化することは困難である。
【００１０】
そこで、この出願に係る発明者が鋭意研究を行ったところ、金属をゲート長方向に堆積させて金属膜を形成し、ゲート長を金属膜の膜厚で与える構成にすることで、３０ｎｍ以下のゲート長を容易に達成できることを見出した。
【００１１】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、ゲート長の短い微細デバイスの量産を容易にする、半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上述した目的を達成するために、この発明の半導体装置の製造方法は、以下の工程を備えている。
【００１３】
先ず、第１領域及び第２領域が設定された半導体基板の１の主表面上に、絶縁膜を形成する。次に、絶縁膜上に、第１領域の絶縁膜を覆い、かつ、第２領域の絶縁膜を露出するレジストパターンを形成する。次に、絶縁膜の第２領域の部分を除去して、絶縁膜の第１領域の部分を第１絶縁膜として残存させる。次に、第１絶縁膜の側面上に、金属を堆積させて金属膜を形成する。次に、半導体基板の、第２領域の１の主表面上に、第２絶縁膜を形成する。
【００１４】
また、この発明の半導体装置の製造方法の好適実施形態によれば、絶縁膜及び第２絶縁膜を、半導体基板の１の主表面に直角な方向に堆積させ、金属膜を、半導体基板の１の主表面に平行な方向に堆積させるのが良い。
【００１５】
また、金属膜を形成した後、第２領域の半導体基板上に堆積した金属を除去するのが良い。
【００１６】
また、金属膜を、３０ｎｍ以下の厚みで形成するのが良い。
【００１７】
また、この発明の半導体装置の製造方法の好適実施形態によれば、第２絶縁膜を形成した後、一部の領域の第１絶縁膜及び第２絶縁膜を除去して、半導体基板を露出する工程と、露出した半導体基板上にオーミック電極を形成する工程とを行うのが良い。
【発明の効果】
【００１８】
この発明の半導体装置の製造方法によれば、金属をゲート長方向に堆積させることにより、ゲート電極として用いられる金属膜を形成するので、ゲート長は、金属膜の膜厚で与えられる。
【００１９】
このため、ゲート長の設計が、フォトリソグラフィ技術を用いることなく、蒸着による膜厚の制御で行われ、その結果、通常のフォトリソグラフィ技術で製造が困難な、ゲート長が３０ｎｍ以下のゲート電極を容易に製造することが可能になる。
【図面の簡単な説明】
【００２０】
【図１】ＧａＮ−ＨＥＭＴの製造方法を説明するための工程図（１）である。
【図２】ＧａＮ−ＨＥＭＴの製造方法を説明するための工程図（２）である。
【図３】ＧａＮ−ＨＥＭＴの製造方法を説明するための工程図（３）である。
【図４】従来のヘテロ接合型電界効果トランジスタを説明するための概略図である。
【発明を実施するための形態】
【００２１】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
【００２２】
図１〜図３を参照して、この発明の半導体装置の製造方法の一実施形態について説明する。図１〜図３は、半導体装置として、ＧａＮ−ＨＥＭＴの製造方法を説明するための工程図であり、主要部の切断端面を示している。
【００２３】
先ず、半導体基板２０を用意する。半導体基板２０として、任意好適な半導体の基板を用いることができ、例えば、Ｓｉ基板や、ＧａＡｓ基板又はＩｎＰ基板などの化合物半導体基板を用いることができる。また、Ｓｉ基板、ＳｉＣ基板又はサファイア基板上にＡｌＮ層などのバッファ層を形成した後、バッファ層上にＧａＮ層を成長させたものを用いても良い。以下、半導体基板２０として、Ｓｉ基板上にＡｌＮ層及びＧａＮ層を順に積層して形成したもの（ＧａＮ基板とも称する。）を用いる場合を例にとって説明する（図１（Ａ））。
【００２４】
ここで、半導体基板２０の１の主表面２０ａには、第１領域２２及び第２領域２４が設定されている。半導体装置としてＦＥＴを製造する場合、例えば、第１領域２２と第２領域２４の境界領域にゲート（Ｇ）電極が形成される。第１領域２２は、ゲート（Ｇ）−ドレイン（Ｄ）間の領域に対応し、第２領域２４は、ゲート（Ｇ）−ソース（Ｓ）間の領域に対応する。
【００２５】
次に、半導体基板２０の１の主表面２０ａ上に、絶縁膜３０を形成する。絶縁膜３０は、従来の半導体装置が備える層間絶縁膜と同様に形成される。絶縁膜３０は、任意好適な従来周知の方法として、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シリコン窒化膜又はシリコン酸化膜で形成される（図１（Ｂ））。
【００２６】
次に、絶縁膜３０上に、第１領域２２の絶縁膜３０を覆い、かつ、第２領域２４の絶縁膜３０を露出させるレジストパターン４２を、従来周知のフォトリソグラフィ技術を用いて形成する（図１（Ｃ））。
【００２７】
次に、絶縁膜３０の第２領域２４の部分を除去する。この工程は、ビアホールの開孔等に用いられるのと同様の、任意好適な従来周知のドライエッチングにより行うことができる。このとき、絶縁膜の第１領域２２の部分が、第１絶縁膜３２として残存する（図２（Ａ））。
【００２８】
次に、アッシング等によりレジストパターン４２を除去した後、第１絶縁膜３２の側面３２ａ上に金属を堆積させて、金属膜５０を形成する。半導体装置としてＦＥＴを製造する場合、この金属膜５０がゲート電極として機能する。この金属膜５０の形成は、蒸着により行われる。
【００２９】
ここでは、半導体基板２０としてＧａＮ基板を用いる例について説明しているが、半導体基板２０としてＳｉ基板を用いて、いわゆるＭＯＳＦＥＴを製造することもできる。この場合、半導体基板２０の１の主表面２０ａに、ゲート絶縁膜として機能するシリコン酸化膜を形成した後、金属膜５０を形成すれば良い。
【００３０】
金属膜５０を形成する工程では、第１絶縁膜３２が形成された半導体基板２０を鉛直面内で９０度回転させて固定し、第１絶縁膜３２の側面３２ａに垂直な方向、すなわち、半導体基板２０の１の主表面２０ａに平行な方向に、金属を蒸着する。この工程では、半導体基板２０の１の主表面２０ａの法線が水平となり、第１絶縁膜３２の側面３２ａの法線が鉛直となるように固定される。
【００３１】
ゲート電極として機能する金属膜５０は、半導体基板２０の１の主表面２０ａに平行な方向、すなわち、ゲート長方向に蒸着される。このため、ゲート長は、金属膜５０の膜厚ｄによって与えられる。例えば、蒸着速度を０．１〜０．５ｎｍ／秒とすると、４０〜２００秒の蒸着時間で、２０ｎｍの膜厚ｄの金属膜５０を形成することができる。このように、この製造方法によれば、ゲート長の設計が、蒸着による膜厚ｄの制御で行われるので、通常のフォトリソグラフィ技術で製造が困難な、ゲート長が３０ｎｍ以下のゲート電極を高精度のリソグラフィ技術を用いることなく、容易に製造することが可能になる。
【００３２】
ゲート長、すなわち、金属膜５０の膜厚ｄの下限については、フォトリソグラフィの解像限界等に依存せず、蒸着速度と蒸着時間により定められる。ここで、金属膜５０として、銀（Ａｇ）を蒸着する場合、６原子層以上の厚みで、金属結合を有するエピタキシャル膜が形成されることが報告されている（表面科学Ｖｏｌ．２３，Ｎｏ．８，ｐｐ．５０９−５１８、２００２参照）。１原子層は２．３６Å（＝０．２３６ｎｍ）に対応するので、膜厚ｄを１．４２ｎｍ以上にすれば、金属膜５０は、ゲート電極として機能すると予想される。
【００３３】
ここで、ゲート長を短くすると、短チャネル効果の影響が顕著になる場合があるので、膜厚ｄの設定の際には、短チャネル効果の影響が考慮される。短チャネル効果を考慮すると、半導体装置としてＧａＮ−ＨＥＭＴを製造する場合、ゲート長を１０ｎｍ程度にすることができる。
【００３４】
なお、金属膜５０の蒸着の際に、第２領域２４の、露出している半導体基板２０の１の主表面２０ａ上にも、すなわちゲート電極非形成領域にも不要な金属膜５４が薄く蒸着される場合がある（図２（Ｂ））。
【００３５】
この不要な金属膜５４は、従来周知のエッチング又はブラストなど任意好適な手段で除去される。なお、この除去の工程は、図２（Ｂ）を参照して説明したのと逆方向に鉛直面内で９０度回転させて、半導体基板２０を１の主表面２０ａの法線が鉛直となるように固定して行われる（図２（Ｃ））。
【００３６】
次に、第２領域２４に露出した、半導体基板２０の１の主表面２０ａ上に、第２絶縁膜３４を形成する。第２絶縁膜３４は、絶縁膜３０と同様に、任意好適な従来周知の方法として、例えばＣＶＤ法を用いて、シリコン窒化膜又はシリコン酸化膜で形成される（図３（Ａ））。
【００３７】
次に、設計に応じた適切な形状及び大きさの、第１オーミック電極形成領域２６及び第２オーミック電極形成領域２８をそれぞれ設定する。次に、第１絶縁膜３６及び第２絶縁膜３８に対して、任意好適な従来周知のフォトリソグラフィ及びドライエッチングを行って、第１オーミック電極形成領域２６及び第２オーミック電極形成領域２８の、半導体基板２０の主表面２０ａを露出させる（図３（Ｂ））。
【００３８】
次に、第１オーミック電極形成領域２６及び第２オーミック電極形成領域２８の、半導体基板２０の主表面２０ａ上に、第１オーミック電極５６及び第２オーミック電極５８をそれぞれ形成する。第１オーミック電極５６及び第２オーミック電極の形成は、従来周知の方法で、従来周知の電極材料を用いて行えば良く、例えば、ニッケルを蒸着することで形成することができる（図３（Ｃ））。
【００３９】
なお、第１オーミック電極５６及び第２オーミック電極５８は、半導体基板２０の主表面２０ａ上だけでなく、第１絶縁膜３６及び第２絶縁膜３８上にわたって形成されても良い。
【００４０】
上述した半導体装置の製造方法によれば、絶縁膜及び第２絶縁膜を、半導体基板の１の主表面に直角な方向に堆積させ、及び、絶縁膜をエッチングして形成した第１絶縁膜の側面上に、半導体基板の１の主表面に平行な方向に金属を堆積させて、金属膜を形成する。
【００４１】
金属をゲート長方向に堆積させて、ゲート電極として用いられる金属膜を形成するので、ゲート長は、金属膜の膜厚で与えられる。このため、ゲート長の設計が、蒸着による膜厚の制御で行われ、その結果、通常のフォトリソグラフィ技術で製造が困難な、ゲート長が３０ｎｍ以下のゲート電極を容易に製造することが可能になる。
【符号の説明】
【００４２】
２０    半導体基板    
２０ａ    主表面
２２    第１領域
２４    第２領域
２６    第１オーミック電極形成領域
２８    第２オーミック電極形成領域
３０    絶縁膜
３２、３６    第１絶縁膜
３４、３８    第２絶縁膜
４２    レジストパターン
５０、５４    金属膜
５６    第１オーミック電極
５８    第２オーミック電極  
【図１】
2010219176.tif 000003
【図２】
2010219176.tif 000004
【図３】
2010219176.tif 000005
【図４】
2010219176.tif 000006