(57)【要約】【課題】  メモリセルトランジスタの高密度化が可能な不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】  本発明では半導体基板１上のトンネル絶縁膜２と、トンネル絶縁膜上に形成された第１の浮遊ゲート電極３ａ及び第１の浮遊ゲート電極上に形成され第１の浮遊ゲート電極よりもチャネル幅方向の幅が短い第２の浮遊ゲート電極３ｂを有する浮遊ゲート電極３と、第１の浮遊ゲート電極及びトンネル絶縁膜のチャネル幅方向の側面と接触して第１の浮遊ゲート電極上面と同じ高さまで上面が突出しかつ下部が前記半導体基板に埋め込まれた素子分離絶縁膜４と、浮遊ゲート電極の上面及びチャネル幅方向の側面並びに素子分離絶縁膜の上面を連続して覆い浮遊ゲート電極との界面における窒素濃度が素子分離絶縁膜との界面における窒素濃度より高い電極間絶縁膜５と、電極間絶縁膜上に形成された制御ゲート電極６とを有する不揮発性半導体記憶装置が得られる。【選択図】  図３
2010219517.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された第１の浮遊ゲート電極、及びその第１の浮遊ゲート
電極上に形成され、その第１の浮遊ゲート電極よりもチャネル幅方向の幅が短い第２の浮
遊ゲート電極を有する浮遊ゲート電極と、
前記第１の浮遊ゲート電極及び前記トンネル絶縁膜のチャネル幅方向の側面と接触して
前記第１の浮遊ゲート電極上面と同じ高さまで上面が突出し、かつ下部が前記半導体基板
に埋め込まれた素子分離絶縁膜と、
前記浮遊ゲート電極の上面及びチャネル幅方向の側面、並びに前記素子分離絶縁膜の上
面を連続して覆い、前記浮遊ゲート電極との界面における窒素濃度が前記素子分離絶縁膜
との界面における窒素濃度よりも高い電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御ゲート電極と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された第１の浮遊ゲート電極、及びその第１の浮遊ゲート
電極上に形成され、その第１の浮遊ゲート電極よりもチャネル幅方向の幅が短い第２の浮
遊ゲート電極を有する浮遊ゲート電極と、
前記第１の浮遊ゲート電極及び前記トンネル絶縁膜のチャネル幅方向の側面と接触して
前記第１の浮遊ゲート電極上面と同じ高さまで上面が突出し、かつ下部が前記半導体基板
に埋め込まれた素子分離絶縁膜と、
前記浮遊ゲート電極の上面及びチャネル幅方向の側面、並びに前記素子分離絶縁膜の上
面を連続して覆い、前記浮遊ゲート電極と接触している膜厚が前記素子分離絶縁膜と接触
している膜厚よりも厚い電極間絶縁膜と、
前記電極間絶縁膜上に形成された制御ゲート電極と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板の表面にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に、第１の導電層を形成する工程と、
前記第１の導電層上に、ストッパーを形成する工程と、
前記ストッパー、前記第１の導電層、前記トンネル絶縁膜及び前記半導体基板の一部を
それぞれ選択的にエッチングし、素子分離溝を形成する工程と、
前記素子分離溝を含む全面に埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜を前記ストッパーの上面と同じ高さまで平坦化する工程と、
前記ストッパーを除去し溝を形成する工程と、
前記溝上に第２の導電層を形成する工程と、
前記第２の導電層を前記埋め込み絶縁膜の上面と同じ高さまで平坦化し、前記第１の導
電層と合わせて浮遊ゲート電極とする工程と、
前記埋め込み絶縁膜を前記浮遊ゲート電極の膜厚方向の途中までエッチングすることで
素子分離絶縁膜とし、前記素子分離絶縁膜と側面が接触している第１の浮遊ゲート電極と
、第１の浮遊ゲート電極上部にあって前記素子分離絶縁膜と側面が接触していない第２の
浮遊ゲート電極を形成する工程と、
前記第２の浮遊ゲート電極のチャネル幅方向の幅を前記第１の浮遊ゲート電極の幅より
も短くする工程と、
前記浮遊ゲート電極の上面及びチャネル幅方向の側面、並びに前記素子分離絶縁膜の上
面を連続して覆うように電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極を形成する工程と、
を有していることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記電極間絶縁膜は複数の絶縁膜からなり、前記第２の浮遊ゲート電極のチャネル幅方
向の幅を前記第１の浮遊ゲート電極の幅よりも短くする工程において、少なくとも前記第
２の浮遊ゲート電極の上面及び側面に前記電極間絶縁膜の最下層膜を形成する工程を含む
ことを特徴とする請求項３に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
少なくとも前記第２の浮遊ゲート電極の上面及び側面に前記電極間絶縁膜の最下層膜を
形成する工程がプラズマ窒化であり、そのプラズマ窒化を希ガスを含有したプラズマ雰囲
気で行うこと、プラズマ励起圧力を上げて行うこと、及び窒素分圧を上げて行うことの少
なくともひとつを満たすことを特徴とする請求項４に記載の不揮発性半導体記憶装置の製
造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に係わり、特にメモリセルトラン
ジスタ構造の改良をはかった不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一つとして、浮遊ゲート電極を用いた電気的に書き換え可能
な不揮発性半導体メモリがある。この不揮発性半導体メモリの代表的なものとして、デー
タ格納用のデバイスとして需要が増しているＮＡＮＤ型フラッシュメモリが知られている
。ＮＡＮＤ型フラッシュメモリにおいて、電極間絶縁膜と浮遊ゲート電極及び電極間絶縁
膜と制御ゲート電極との間に形成されるバーズビークによるセル特性のばらつきを抑制す
るために、上下界面を窒化した電極間絶縁膜（例えばＮＯＮＯＮ構造）が広く用いられて
いる。
【０００３】
一方、ＮＯＮＯＮ構造のように電極間絶縁膜中に窒化膜が存在する場合には、窒化膜を
介した隣接セルへの電荷移動により、トランジスタの閾値が変動するという問題がある。
これを防ぐため、素子分離絶縁膜上の電極間絶縁膜には窒化膜を含まない構造が提案され
ている（例えば、特許文献１参照）。
【０００４】
しかし、最小加工寸法が３０ｎｍ以下のメモリセルトランジスタでは、セル間に電極間
絶縁膜が入るだけの十分なスペースを確保できず、この技術が利用できないという問題が
あった。この問題は、メモリセルトランジスタが高密度になるほど顕著になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−０２６５９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題点を解決するためになされたもので、メモリセルトランジスタを高
密度化することが可能な不揮発性半導体記憶装置及びその製造方法を提供することを目的
としている。
【課題を解決するための手段】
【０００７】
本発明の一態様に係わる不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上
に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された第１の浮遊ゲート電
極、及びその第１の浮遊ゲート電極上に形成され、その第１の浮遊ゲート電極よりもチャ
ネル幅方向の幅が短い第２の浮遊ゲート電極を有する浮遊ゲート電極と、前記第１の浮遊
ゲート電極及び前記トンネル絶縁膜のチャネル幅方向の側面と接触して前記第１の浮遊ゲ
ート電極上面と同じ高さまで上面が突出し、かつ下部が前記半導体基板に埋め込まれた素
子分離絶縁膜と、前記浮遊ゲート電極の上面及びチャネル幅方向の側面、並びに前記素子
分離絶縁膜の上面を連続して覆い、前記浮遊ゲート電極との界面における窒素濃度が前記
素子分離絶縁膜との界面における窒素濃度よりも高い電極間絶縁膜と、前記電極間絶縁膜
上に形成された制御ゲート電極とを有することを特徴とする。
【０００８】
また、本発明の一態様に係わる不揮発性半導体記憶装置の製造方法は、半導体基板の表
面にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に、第１の導電層を形成す
る工程と、前記第１の導電層上に、ストッパーを形成する工程と、前記ストッパー、前記
第１の導電層、前記トンネル絶縁膜及び前記半導体基板の一部をそれぞれ選択的にエッチ
ングし、素子分離溝を形成する工程と、前記素子分離溝を含む全面に埋め込み絶縁膜を形
成する工程と、前記埋め込み絶縁膜を前記ストッパーの上面と同じ高さまで平坦化する工
程と、前記ストッパーを除去し溝を形成する工程と、前記溝上に第２の導電層を形成する
工程と、前記第２の導電層を前記埋め込み絶縁膜の上面と同じ高さまで平坦化し、前記第
１の導電層と合わせて浮遊ゲート電極とする工程と、前記埋め込み絶縁膜を前記浮遊ゲー
ト電極の膜厚方向の途中までエッチングすることで素子分離絶縁膜とし、前記素子分離絶
縁膜と側面が接触している第１の浮遊ゲート電極と、第１の浮遊ゲート電極上部にあって
前記素子分離絶縁膜と側面が接触していない第２の浮遊ゲート電極を形成する工程と、前
記第２の浮遊ゲート電極のチャネル幅方向の幅を前記第１の浮遊ゲート電極の幅よりも短
くする工程と、前記浮遊ゲート電極の上面及びチャネル幅方向の側面、並びに前記素子分
離絶縁膜の上面を連続して覆うように複数の膜からなる電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極を形成する工程とを有していることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、メモリセルトランジスタの高密度化が可能な不揮発性半導体記憶装置
及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例に係るＮＡＮＤ型フラッシュメモリの平面図。
【図２】図１の本発明の実施例に係るＮＡＮＤ型フラッシュメモリの等価回路図。
【図３】本発明の第１の実施例に係るＮＡＮＤ型フラッシュメモリの断面図で、図１のＡ１−Ａ２線に沿う断面図。（ｂ）は、（ａ）の破線で囲んだ部分の拡大図。
【図４】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図で、図１のＡ１−Ａ２線に沿う断面図。
【図５】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図で、図１のＡ１−Ａ２線に沿う断面図。
【図６】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図で、図１のＡ１−Ａ２線に沿う断面図。
【図７】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図で、図１のＡ１−Ａ２線に沿う断面図。
【図８】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図で、図１のＡ１−Ａ２線に沿う断面図。
【図９】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図で、図１のＡ１−Ａ２線に沿う断面図。
【図１０】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図で、図１のＡ１−Ａ２線に沿う断面図。
【図１１】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図で、図１のＡ１−Ａ２線に沿う断面図。
【図１２】本発明の実施例２に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図で、図１のＡ１−Ａ２線に沿う断面図。
【図１３】本発明の実施例２に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図で、図１のＡ１−Ａ２線に沿う断面図。
【図１４】本発明の実施例３に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図で、図１のＡ１−Ａ２線に沿う断面図。
【図１５】本発明の実施例３に係るＮＡＮＤ型フラッシュメモリの製造工程を示す断面図で、図１のＡ１−Ａ２線に沿う断面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態に係る不揮発性半導体記憶装置として、電気的に消去可能なNA
ND型フラッシュメモリを例に図面を参照して説明する。
【実施例１】
【００１２】
図１は、実施例１に係るNAND型フラッシュメモリの概略構成を模式的に示した平面図で
ある。図２は、図１に示した構成の等価回路図である。
【００１３】
図１及び図２に示すように、NAND型フラッシュメモリでは、複数のNANDセルユニットU1
、U2及びU３（以下、単にセルユニットと称する）が、行方向に互いに間隔を置いて配置
されている。各セルユニットは、複数の選択トランジスタＳ１、Ｓ２と複数のメモリセル
トランジスタＭ１〜Ｍ８とを有し、複数のメモリセルトランジスタＭ１〜Ｍ８は、列方向
において、選択トランジスタＳ１及びＳ２間に配置されて直列接続されている。
【００１４】
各セルユニットの選択トランジスタＳ１及びＳ２は、行方向に設けられた選択ゲート線
ＳＧ１及びＳＧ２に接続されており、メモリセルトランジスタＭ１〜Ｍ８の各々は、行方
向に設けられたコントロールゲート線（ワード線とも言う）ＣＧ１〜ＣＧ８に接続されて
いる。また、各セルユニットＵ１及びＵ２の選択トランジスタＳ１の各々は、ビット線Ｂ
Ｌ１、ＢＬ２及びＢＬ３に接続されており、選択トランジスタＳ２の各々は、Ｖｓｓ電源
電圧が与えられるＶｓｓ電源に接続されている。なお、ここではメモリセルトランジスタ
が８個の場合について示したが、メモリセルトランジスタの数は８個に限定されるもので
はない。また、セルユニットも３個の場合について示したが、３個に限定されるものでは
ない。
【００１５】
図３は、本発明の実施例１に係わるＮＡＮＤ型フラッシュメモリのメモリセルトランジ
スタ構造を示す断面図である。図３（ａ）は図１のＡ１−Ａ２線に沿う断面図であり、ワ
ード線方向（チャネル幅方向）の断面を示している。また、図３（ｂ）は図３（ａ）の破
線で囲んだ部分の拡大図である。
【００１６】
図３（ａ）に示すように、メモリセルトランジスタＭ１〜Ｍ８の各々は、半導体基板１
と、この半導体基板１上にトンネル絶縁膜2を介して設けられた浮遊ゲート電極３と、こ
の浮遊ゲート電極３上に設けられた電極間絶縁膜５と、この電極間絶縁膜５上に形成され
た制御ゲート電極６と、浮遊ゲート電極３の間に形成された素子分離絶縁膜４を有してい
る。
【００１７】
そして、半導体基板１は、例えばｐ型シリコン基板からなる。トンネル絶縁膜２は、例
えばシリコン酸化膜やシリコン酸窒化膜などからなり、典型的には１〜１５ｎｍの膜厚に
形成されている。
【００１８】
浮遊ゲート電極３は、例えばＰなどを含有したシリコン膜からなり、トンネル絶縁膜２
を介して半導体基板１上に所定間隔を置いて配置されている。この浮遊ゲート電極３は、
第１の浮遊ゲート電極３ａと、この第１の浮遊ゲート電極３ａ上の第２の浮遊ゲート電極
３ｂとを有する。また、第１の浮遊ゲート電極３ａはチャネル幅方向の幅が３０ｎｍ以下
であり、第２の浮遊ゲート電極３ｂは、第１の浮遊ゲート電極３ａよりもチャネル幅方向
の幅が４〜１０nm短くなっている。
【００１９】
図３（ｂ）に示すように、浮遊ゲート電極３の上面（Ｘ１、Ｘ２）及び側面（Ｙ）、
並びに素子分離絶縁膜４の上面を電極間絶縁膜５が連続して覆っている。第２の浮遊ゲー
ト電極３ｂは、第１の浮遊ゲート電極３ａと比較してチャネル幅方向の幅が短くなってい
るため、浮遊ゲート電極３間に電極間絶縁膜５が入るスペースが十分ある。電極間絶縁膜
５は例えば下層から順に、シリコン窒化膜５１／シリコン酸化膜５２／シリコン窒化膜５
３／シリコン酸化膜５４／シリコン窒化膜５５が積層されたＮＯＮＯＮ膜である。後述す
るように、電極間絶縁膜５中の窒素濃度は、隣接セル間の電荷移動が起こらないように低
く保たれている。
【００２０】
また、第１の浮遊ゲート電極３ａ及びトンネル絶縁膜２の側面と接触するように、素子
分離絶縁膜４が設けられている。素子分離絶縁膜４は第２の浮遊ゲート電極３ｂの側面と
は接触していない。
【００２１】
さらに、電極間絶縁膜５上には、制御ゲート電極６が形成されている。制御ゲート電極
６は例えば、Ｐなどを含有したシリコン膜からなる。
【００２２】
以下、図４乃至図１１を参照して、実施例１に係るＮＡＮＤ型フラッシュメモリのメモ
リセルトランジスタの製造方法を説明する。図４乃至図１１はワード線方向（チャネル幅
方向）の断面を示している。
【００２３】
まず、図４に示すように、ｐ型シリコン基板上またはｐ型ウェルを形成したｎ型シリコ
ン基板上１に膜厚１ｎｍ〜１５ｎｍ程度のトンネル絶縁膜２を形成する。次に、図５に示
すように、トンネル絶縁膜２上に第１の導電層３１であるPを含有した膜厚１０ｎｍ〜２
００ｎｍのシリコン膜を化学気相成長法で形成する。この第１の導電層は、浮遊ゲート電
極３の一部となる。続いて、第１の導電層３１上に膜厚５０ｎｍ〜２００ｎｍのシリコン
窒化膜７、膜厚５０ｎｍ〜４００ｎｍのシリコン酸化膜８を化学気相成長法で形成する。
シリコン窒化膜７は、後述する化学的機械的研磨法（ＣＭＰ）のときのストッパーとなる
。
【００２４】
次に、図６に示すようにパターニングされたフォトレジスト（図示せず）をマスクにし
て、シリコン酸化膜８をエッチングし、エッチング後にフォトレジストを除去する。さら
に、シリコン酸化膜８をマスクにして、シリコン窒化膜７をエッチングする。第１の導電
層３１、トンネル絶縁膜２、及びシリコン基板１をエッチングすることにより、素子分離
溝９を形成する。
【００２５】
次に、シリコン酸化膜などの２００ｎｍ〜１５００ｎｍの埋め込み絶縁膜４１を素子分
離溝９を含む全面に形成し、素子分離溝９を埋め込む。埋め込み絶縁膜４１は、窒素雰囲
気または酸素雰囲気で高温の熱工程を行うことにより高密度化する。さらに、シリコン窒
化膜７をストッパーにしたＣＭＰにより、埋め込み絶縁膜４１をシリコン窒化膜７の上面
と同じ高さまで平坦化して、図７に示すような構造とする。
【００２６】
次に図８に示すように、シリコン窒化膜７のみをエッチングすることが可能な方法を用
いてシリコン窒化膜７を除去する。さらに、シリコン窒化膜７を除去した後に得られた溝
上に段差被覆性に優れた方法を用いて、浮遊ゲート電極３の一部となる第２の導電層３２
を堆積する。続いて、ＣＭＰにより、第２の導電層３２を埋め込み絶縁膜４１の上面と同
じ高さまで平坦化する。このようにして、第１の導電層３１及び第２の導電層３２からな
る浮遊ゲート電極３が得られる。
【００２７】
さらに図９に示すように浮遊ゲート電極３と選択比を持ってエッチングすることが可能
な方法を用いて、埋め込み絶縁膜４１を浮遊ゲート電極３の膜厚方向の途中までエッチン
グし、素子分離絶縁膜４とする。素子分離絶縁膜４の上面の高さは、浮遊ゲート電極３の
上面とトンネル絶縁膜２の上面の間であれば良く、任意に決めることができる。
【００２８】
この後、水素を含有したプラズマ雰囲気にさらすことにより、浮遊ゲート電極３をスリ
ミングする。その結果、図１０に示すように、トンネル絶縁膜の直上にある第１の浮遊ゲ
ート電極３ａと、チャネル幅方向の幅が第１の浮遊ゲート電極３ａよりも短い第２の浮遊
ゲート電極３ｂからなる浮遊ゲート電極３が形成される。このスリミングによって、浮遊
ゲート電極３ｂ間に、次に行う電極間絶縁膜５を形成するための空間が広がる。しかも、
第２の浮遊ゲート電極３ｂは、位置がずれることなく第１の浮遊ゲート電極３ａ上に配置
される。つまり、第２の浮遊ゲート電極３ｂは、第１の浮遊ゲート電極３ａの２つの側面
の延長面の間に配置されている。浮遊ゲート電極３ｂの側面が均等にスリミングされて、
浮遊ゲート電極３ａ及び浮遊ゲート電極３ｂの膜厚方向に沿った中心線が一致することが
望ましい。このとき、ハロゲンを含有したプラズマを用いるスリミング方法は、残留した
ハロゲンガスがトンネル絶縁膜２にダメージを与えるため好ましくない。
【００２９】
浮遊ゲート電極３のスリミング方法として、浮遊ゲート電極３の表面をプラズマ窒化す
る方法もあるが、浮遊ゲート電極をスリミングするためには２〜５ｎｍ程度の窒化が必要
であり、素子分離絶縁膜４上も同時に高濃度に窒化されてしまう。そのため、窒素濃度の
高い窒化層が隣接セルへのリークパスとなり、セルの電荷保持特性が大幅に劣化するとい
う問題がある。
【００３０】
一方、水素を含有したプラズマ雰囲気でのスリミング方法は不純物の残留が無く、電荷
の導電パスも形成されないため、スリミングによってセルの信頼性が劣化することが無い
。水素プラズマを用いる場合には、ＩＣＰプラズマ（Ｉｎｄｕｃｔｉｖｅｌｙ−ｃｏｕｐ
ｌｅｄ  Ｐｌａｓｍａ）を用いるか、マイクロ波励起プラズマを用いると効率良く水素ラ
ジカルが発生できる。そのため、浮遊ゲート電極３のエッチングを効率良く行えるだけで
なく、プラズマダメージが低減出来、好ましい。
【００３１】
また、プラズマ励起の圧力については５０ｍＴｏｒｒ〜２Ｔｏｒｒ（６．７Ｐａ〜２６
７Ｐａ）の範囲でポリシリコンのエッチングが可能である。励起圧力が低圧であればスリ
ミングは異方性になり、高圧であれば等方性になる。５００ｍＴｏｒｒ〜２Ｔｏｒｒ（６
７Ｐａ〜２６７Ｐａ）の圧力範囲は、効率良くスリミングでき、等方的なエッチングが可
能になるため好ましい。
【００３２】
さらに、雰囲気としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと水素を含有し
た雰囲気で行うと、より効率良く水素ラジカルが発生できるため、より好ましい。
【００３３】
次に、図１１のように、プラズマ窒化法でシリコン窒化膜５１を浮遊ゲート電極３の上
面及び側面、並びに素子分離絶縁膜の上面に形成した後、ＬＰＣＶＤ法またはＡＬＤ法に
よりシリコン酸化膜５２を形成する。さらにＬＰＣＶＤ法またはＡＬＤ法を用いてシリコ
ン窒化膜５３及びシリコン酸化膜５４を形成する。シリコン酸化膜５４の表面をプラズマ
窒化法により窒化してシリコン窒化膜５５を形成する。このようにして、シリコン窒化膜
５１、シリコン酸化膜５２、シリコン窒化膜５３、シリコン酸化膜５４及びシリコン窒化
膜５５から成る電極間絶縁膜５（ＮＯＮＯＮ膜）を形成する。
【００３４】
次に電極間絶縁膜５上に制御ゲート電極６を形成する。このようにして図３に示すよう
な、ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタが完成する。
【００３５】
実施例１によれば、浮遊ゲート電極３をスリミングするため、浮遊ゲート電極３間に電
極間絶縁膜５を形成するための十分な空間を確保することができる。また、電極間絶縁膜
５は上下にシリコン窒化膜を含んでいるため、バーズビークによるセル特性のばらつきを
低減することが可能である。さらに、スリミングに窒素を含むプラズマを用いたときと比
較して、素子分離絶縁膜４上の窒素濃度が低く、隣接セル間の電荷の移動による電荷保持
特性の劣化を抑制できる。具体的には、素子分離絶縁膜４上の窒素濃度は、隣接セル間の
電荷移動が起こらないように５Ｅ１６ａｔｏｍｓ／ｃｍ２以下である。さらに隣接セル間
の寄生容量が低減され、高速の書き込み消去が可能となる。
【００３６】
また、実施例１では、ＮＯＮＯＮ膜を電極間絶縁膜５としているが、その他の絶縁膜ま
たはその他の絶縁膜の積層構造であっても良い。電極間絶縁膜５の上下にシリコン窒化膜
を含んでいれば、バーズビークが抑制され望ましい。
【００３７】
また、図９の構造を得るための方法は、浮遊ゲート電極３の間に素子分離絶縁膜４が存
在し、素子分離絶縁膜４の上面の高さが、浮遊ゲート電極３の上面とトンネル絶縁膜２の
上面との間に存在すれば良く、実施例１に示した方法に限らない。実施例１では、浮遊ゲ
ート電極３が第１の導電層３１及び第２の導電層３２の積層構造となっているが、積層構
造である必要はなく、導電層が１層からなる浮遊ゲート電極３でも良い。その場合、第２
の導電層３２の平坦化は不要となる。
【実施例２】
【００３８】
実施例２では、プラズマ雰囲気にさらすことによって、浮遊ゲート電極３のスリミング
と電極間絶縁膜５の最下層膜の形成を行う点が実施例１と異なっている。なお、その他の
構成要素については、実施例１と同様であるので、同一符号を付して、説明は省略する。
【００３９】
図１２乃至図１３を用いて、実施例２に係るＮＡＮＤ型フラッシュメモリのメモリセル
トランジスタの製造方法を説明する。図１２乃至図１３はワード線方向（チャネル幅方向
）の断面を示している。
【００４０】
図９のように、素子分離絶縁膜４を形成する工程までは、実施例１と同様である。
【００４１】
次に、図１２に示すように、水素含有プラズマの雰囲気にさらした後、窒素及び希ガス
を含有したプラズマ雰囲気にさらしてプラズマ窒化を行い、浮遊ゲート電極３をスリミン
グし、さらに浮遊ゲート電極３上にシリコン窒化膜５１を形成する。通常、この工程は半
導体基板１をチャンバーから取り出すことなく、一工程で行われる。
【００４２】
このシリコン窒化膜５１は電極間絶縁膜５の最下層膜となる。このときのプラズマ窒化
は、浮遊ゲート電極３の上面及び側面は窒化できるが、素子分離絶縁膜４の表面は窒化し
難い選択窒化条件を用いる。具体的には、希ガスを含有したプラズマ雰囲気にさらす、プ
ラズマ励起圧力を上げる、窒素分圧を上げるなどの方法がある。これらのうちどれか１つ
の条件を満たせば良い。なお、通常の窒化条件における圧力は５０ｍＴｏｒｒ〜１Ｔｏｒ
ｒ（６.７Ｐａ〜１３３Ｐａ）くらいであるのに対し、選択窒化条件では、圧力を３〜１
０倍高くする。このような選択窒化により、素子分離絶縁膜４上の窒素濃度を低くするこ
とができる。つまり、素子分離絶縁膜４上の窒素濃度は、隣接セル間の電荷移動が起こら
ない５Ｅ１６ａｔｏｍｓ／ｃｍ２以下になる。
【００４３】
さらに、水素含有プラズマ雰囲気にさらすことにより、浮遊ゲート電極３のスリミング
も行われるため、トンネル絶縁膜２の直上にある第１の浮遊ゲート電極３ａと、チャネル
幅方向の幅が第１の浮遊ゲート電極３ａよりも短い第２の浮遊ゲート電極３ｂからなる浮
遊ゲート電極３が形成される。よって、浮遊ゲート電極３間に、電極間絶縁膜５を形成す
るための空間が広がる。
【００４４】
次に、図１３に示すように、シリコン窒化膜５１上に、シリコン酸化膜５２、シリコン
窒化膜５３、シリコン酸化膜５４及びシリコン窒化膜５５を形成し、シリコン窒化膜５１
乃至シリコン窒化膜５５からなる電極間絶縁膜５(ＮＯＮＯＮ膜)とする。
【００４５】
その後は、実施例１と同様の制御ゲート電極６を形成する工程を経ることにより、ＮＡ
ＮＤ型フラッシュメモリのメモリセルトランジスタを完成する。
【００４６】
上記実施例２の製造方法によれば、シリコン窒化膜５１と比較して、素子分離絶縁膜４
上の窒素濃度を低くすることができる。つまり、電極間絶縁膜５と浮遊ゲート電極３との
界面における窒素濃度は、電極間絶縁膜５と素子分離絶縁膜４との界面における窒素濃度
よりも高い。さらに、一工程で、浮遊ゲート電極３のスリミングとシリコン窒化膜５１の
形成を行うことができるため、従来技術よりも工程数を削減することができる。
【００４７】
また、電極間絶縁膜５としてＮＯＮＯＮ膜の場合を示したが、浮遊ゲート電極３直上に
形成される電極間絶縁膜５の最下層膜がシリコン窒化膜５１であれば良く、シリコン窒化
膜５１上の膜種は問わない。例えば、電極間絶縁膜として、シリコン窒化膜／シリコン酸
化膜／アルミナ膜／シリコン酸化膜／シリコン窒化膜（ＮＯＡＯＮ膜）という構造でも良
い。
【実施例３】
【００４８】
実施例３では、ラジカル酸化によって、浮遊ゲート電極３のスリミングと電極間絶縁膜
５の最下層膜の形成を行う点が実施例２と異なっている。さらに、電極間絶縁膜５の最下
層膜がシリコン窒化膜でなく、シリコン酸化膜である点が実施例２と異なっている。なお
、その他の構成要素については、実施例１及び実施例２と同様であるので、同一符号を付
して、説明は省略する。
【００４９】
図１４乃至図１５を用いて、実施例３に係るＮＡＮＤ型フラッシュメモリのメモリセル
トランジスタの製造方法を説明する。図１４乃至図１５はワード線方向（チャネル幅方向
）の断面を示している。
【００５０】
図９のように、素子分離絶縁膜４を形成する工程までは、実施例１及び実施例２と同様
である。
【００５１】
次に、図１４に示すように、高密度プラズマを用いて５０ｍＴｏｒｒ〜２Ｔｏｒｒ（６
．７Ｐａ〜２６７Ｐａ）の圧力下で、Ｈｅ、Ａｒ及びＫｒなどの希ガスと酸素を含有した
雰囲気でラジカル酸化を行う。このような条件でラジカル酸化を行うことで、浮遊ゲート
電極３の上面及び側面にシリコン酸化膜５２が形成される。このとき、素子分離絶縁膜４
はシリコン酸化膜が主成分のため、素子分離絶縁膜４上にシリコン酸化膜は形成されない
。このシリコン酸化膜５２は、電極間絶縁膜５の最下層膜となる。
【００５２】
さらに、このラジカル酸化により、浮遊ゲート電極３のスリミングも行われるため、ト
ンネル絶縁膜の直上にある第１の浮遊ゲート電極３ａと、チャネル幅方向の幅が第１の浮
遊ゲート電極３ａよりも短い第２の浮遊ゲート電極３ｂからなる浮遊ゲート電極３が形成
される。
【００５３】
また、シリコン膜から成る浮遊ゲート電極３の場合、熱酸化法でシリコン酸化膜５２を
形成すると、シリコンの面方位の違いに起因した酸化レート差により、セル間でシリコン
酸化膜５２の膜厚が均一にならないという問題がある。しかし、上記のようなラジカル酸
化を用いることで、浮遊ゲート電極３は面方位依存性なく酸化でき、セル間の電極間絶縁
膜５の膜厚のばらつきが大幅に抑えられる。
【００５４】
ここでは、ラジカル酸化で浮遊ゲート電極３のスリミング及びシリコン酸化膜５２の形
成を行ったが、実施例１に示したような水素含有プラズマ雰囲気にさらして浮遊ゲート電
極３のスリミングを行った後、ラジカル酸化を行ってシリコン酸化膜５２を形成しても構
わない。また、ラジカル酸化の際の雰囲気は、希ガスが含まれていなくても良いし、水素
が含まれていても良い。
【００５５】
次に、図１５に示すように、シリコン酸化膜５２上に、シリコン窒化膜５３、シリコン
酸化膜５４及びシリコン窒化膜５５を形成し、シリコン酸化膜５２〜シリコン窒化膜５５
からなる電極間絶縁膜５(ＯＮＯＮ膜)とする。このようにして形成された電極間絶縁膜５
の膜厚は浮遊ゲート電極３の表面及び側面よりも、素子分離絶縁膜４上の方が薄い。つま
り、電極間絶縁膜５は、浮遊ゲート電極３と接触している膜厚が素子分離絶縁膜４と接触
している膜厚よりも厚い。これは、シリコン酸化膜５２が素子分離絶縁膜４上には形成さ
れないためである。
【００５６】
その後は、実施例１と同様の制御ゲート電極６を形成する工程を経ることにより、ＮＡ
ＮＤ型フラッシュメモリのメモリセルトランジスタを完成する。
【００５７】
上記実施例３の製造方法によれば、第１の浮遊ゲート電極３ａの幅よりも第２の浮遊ゲ
ート電極３ｂの幅が短いので、浮遊ゲート電極３間に電極間絶縁膜５を形成するための空
間が広がる。さらに、素子分離絶縁膜４上にシリコン窒化膜が存在しないため、隣接セル
間の電荷の移動による電荷保持特性の劣化を抑制できる。また隣接セル間の寄生容量の低
減が可能となるため、高速の書き込み消去が可能となる。
【００５８】
さらに、ラジカル酸化工程で、浮遊ゲート電極３のスリミングとシリコン酸化膜５２の
形成を行うことができるため、従来技術よりも工程数を削減することができる。
【００５９】
また、実施例３では、電極間絶縁膜５の中層、上層にのみシリコン窒化膜が存在し、下
層にはシリコン窒化膜が存在しない。よって、バーズビークによるセル特性のばらつきを
低減するためには、電極間絶縁膜５を形成した後では酸化力の大きい工程は避けることが
望ましい。
【００６０】
また、電極間絶縁膜５としてＯＮＯＮ膜の場合を示したが、浮遊ゲート電極３直上に形
成される電極間絶縁膜５の最下層膜がシリコン酸化膜５２であれば良く、シリコン酸化膜
５２上の膜種は問わない。例えば、電極間絶縁膜として、シリコン酸化膜／アルミナ膜／
シリコン酸化膜／シリコン窒化膜（ＯＡＯＮ膜）という構造でも良い。
【００６１】
本発明は上記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々
に変形して実施することができる。
【符号の説明】
【００６２】
１・・・  シリコン基板
２・・・  トンネル絶縁膜
３・・・  浮遊ゲート電極
３１・・・  第１の導電層
３２・・・  第２の導電層
３ａ・・・  第１の浮遊ゲート電極
３ｂ・・・  第２の浮遊ゲート電極
４・・・  素子分離絶縁膜
４１・・・  埋め込み絶縁膜
５・・・  電極間絶縁膜
５１・・・  シリコン窒化膜
５２・・・  シリコン酸化膜
５３・・・  シリコン窒化膜
５４・・・  シリコン酸化膜
５５・・・  シリコン窒化膜
６・・・  制御ゲート電極
７・・・  シリコン窒化膜
８・・・  シリコン酸化膜
９・・・  素子分離溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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