(57)【要約】【課題】本発明は、短い時間でテストを行うことが出来る半導体装置、試験方法及びプログラムを提供することを課題とする。【解決手段】半導体装置を構成する各回路ブロックをそれぞれ電源線若しくは接地線によってシールドする。また試験パッド２までの引き出し配線３をシールド配線でシールドする。また別の試験方法として、試験パッド２にそれぞれ異なる電圧を印加して電流値を検出する。更に別の試験方法として、互いに隣接していない回路ブロックへの試験パッド２に同時に電圧を印加して、電流値を検出する。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１の回路ブロックと、
第２の回路ブロックと、
前記第１の回路ブロックに接続された第１の引き出し配線と、
前記第２の回路ブロックに接続された第２の引き出し配線と、
前記第１の引き出し配線に接続された第１のパッドと、
前記第２の引き出し配線に接続された第２のパッドと、
前記第１の引き出し配線と前記第２の引き出し配線との間に設けられたシールド配線とを備えることを特徴とする半導体装置。
【請求項２】
前記第１の回路ブロックと前記第２の回路ブロックとに電力を供給する電源線と、
前記電源線と前記第１の回路ブロックとの間に設けられ、前記電源線と前記第１の回路ブロック接続の接続を制御する第１の電源スイッチと、
前記電源線と前記第２の回路ブロックとの間に設けられ、前記電源線と前記第２の回路ブロック接続の接続を制御する第２の電源スイッチと
をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シールド配線は、前記電源線の電位又は設置電位に固定されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
第１の回路ブロックと、第２の回路ブロックと、前記第１の回路ブロックに接続された第１の引き出し配線と、前記第２の回路ブロックに接続された第２の引き出し配線と、前記第１の引き出し配線に接続された第１のパッドと、前記第２の引き出し配線に接続された第２のパッドと、前記第１の引き出し配線と前記第２の引き出し配線との間に設けられたシールド配線とを備える半導体装置の試験において、
前記第１のパッドと前記第２のパッドの両方に同時に試験電圧を印加し、前記半導体装置のショート試験を行うことを特徴とする半導体装置の試験方法。
【請求項５】
前記シールド配線を、前記試験電圧とは異なる電位に固定して、前記ショート試験を行うことを特徴とする請求項４に記載の半導体装置の試験方法。
【請求項６】
第１の回路ブロックと、
第２の回路ブロックと、
前記第１の回路ブロックに接続された第１の外部電源配線と、
前記第２の回路ブロックに接続された第２の外部電源配線と、
前記第１の外部電源配線に接続された第１のパッドと、
前記第２の外部電源配線に接続された第２のパッドと、
前記第１の外部電源配線と前記第２の外部電源配線との間に設けられたシールド配線と
を備えることを特徴とする半導体装置。
【請求項７】
前記シールド配線は、前記電源線の電位又は設置電位に固定されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
第１の回路ブロックと、第２の回路ブロックと、前記第１の回路ブロックに接続された第１の外部電源配線と、前記第２の回路ブロックに接続された第２の外部電源配線と、前記第１の外部電源配線に接続された第１のパッドと、前記第２の外部電源配線に接続された第２のパッドと、前記第１の外部電源配線と前記第２の外部電源配線との間に設けられたシールド配線とを備える半導体装置の試験において、
前記第１のパッドと前記第２のパッドの両方に同時に試験電圧を印加し、前記半導体装
置のショート試験を行うことを特徴とする半導体装置の試験方法。
【請求項９】
前記シールド配線を、前記試験電圧とは異なる電位に固定して、前記ショート試験を行うことを特徴とする請求項８に記載の半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の回路ブロックを有する半導体装置及びその試験方法に関する。
【背景技術】
【０００２】
従来から、半導体チップ上に試験に用いる試験パッドを設けてＬＳＩ試験をすることが行われている。この試験パッドを用いた試験は、試験パッドに電圧を印加して流れる電流を測定、あるいは電流を流して電圧を測定することによって、チップ内部の配線のショート等の不良の有無を検出するものである。この試験パッドを用いた試験によって、必要な出荷品質を確保することが出来る。
【０００３】
特許文献１には、配線途中にスイッチング素子を設けた試験パッドを備えた半導体装置が、また特許文献２には、配線途中に整流素子を設けた試験パッドを備えた半導体装置が開示されている。
【０００４】
また特許文献３には、半導体装置における電源パッドや接地パッド及びその配線の仕方等のレイアウト例が開示されている。
半導体装置を構成する回路ブロックの数が増加すると、各回路ブロックに電力を供給する電源線の数が増え、ショートを検出するテストは、回路ブロック数の増加分だけ工程数が多くなり、時間がかかる。
【０００５】
また半導体装置においては、近年の作動周波数の高速化や微細化に伴い、消費電力が大きくなったり、リーク電流が問題になっており、それに対処するため低消費電力化の要求が強くなっている。
【０００６】
この低消費電力化のための技術としては、半導体装置を構成する各回路ブロックにそれぞれ電源スイッチを設け、回路ブロック毎の使用の有無に応じて、使用していない回路は電源切断する技術がある。以下、この技術をパワーゲーティング技術と呼ぶ。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平３−３６７４８号公報
【特許文献２】特開平８−２０１４７４号公報
【特許文献３】特開平３−２４６９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
複数の回路ブロックを有する半導体装置においては、回路ブロック数の増加に伴い、半導体装置内におけるショートの有無の試験に要する工程数が増加する。本発明は、複数の回路ブロックを有する半導体装置において、試験に要する工程数を抑えることを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、複数の回路ブロックと、複数の回路ブロックに対応する複数のパッドと、複数の回路ブロックと複数の複数のパッドとをそれぞれ接続する複数の引き出し配線と、複数の引き出し配線間に設けられたシールド用配線とを備えることを特徴とする。
【発明の効果】
【００１０】
本半導体装置によれば、電源線や引き出し用配線の間にショートが発生した場合に、少ない試験工程で半導体装置の不良の有無を発見する事が可能になる。
【図面の簡単な説明】
【００１１】
【図１】パワーゲーティング技術の概要を示す図である。
【図２】パワーゲーティング技術による効果を示す図である。
【図３】従来行われている電源線の異常を検出するテストの方法を示す図である。
【図４】試験パッドを設けた従来の半導体装置のレイアウト構造を示す図である。
【図５】本実施形態における半導体装置の試験パッド及び引き出し配線のレイアウト構造を示す図である。
【図６】引き出し配線及びシールド配線部分の断面を示す図である。
【図７】本実施形態の半導体装置がテストにおいて得られる効果を示す図である。
【図８】本実施形態における半導体装置の回路ブロックのシールドの仕方を示す図である。
【図９】本実施形態における半導体装置の回路レイアウトを示すイメージ図である。
【図１０】本実施形態における第１のテスト方法を説明する図である。
【図１１】本実施形態における第２のテスト方法を説明する図である。
【図１２】マルチ電源の半導体装置の概念図である。
【図１３】本実施形態の技術をマルチ電源の半導体装置に適用した場合のレイアウト構造例を示す図である。
【図１４】本実施形態の技術をマルチ電源の半導体装置に適用した場合の効果を示す図である。
【図１５】マルチ電源の半導体装置に本実施形態の第１のテスト方法を適用した場合を説明する図である。
【図１６】マルチ電源の半導体装置に本実施形態の第２のテスト方法を適用した場合を説明する図である。
【図１７】（ａ）は本実施形態で用いられる試験装置のイメージ図、（ｂ）はテスト対象の半導体装置に印加する電圧を示す図である。
【発明を実施するための形態】
【００１２】
図１はパワーゲーティング技術の概要を示す図である。
図１において、半導体装置１００は、回路ブロックＡ〜Ｆ及び電源ユニット（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｕｎｉｔ：ＰＭＵ）を備える。
【００１３】
図１において、半導体装置１００の総ての回路ブロックが稼働している図１（ａ）の状態では、回路ブロックＡ〜Ｆの全てに電力が供給されているが、半導体装置１００の一部の回路ブロックのみが動作する図１（ｂ）の状態では、電力供給が必要な回路ブロックのみ、ここでは回路ブロックＤにのみ電力供給を行う。そのために電源線と回路ブロックＤとの間に設けられた電源スイッチ（不図示）をＯＮ状態にし、他の回路ブロック、ここでは回路ブロックＡ〜Ｃ及びＥ〜Ｆに対しては、電源線と各回路ブロックとの間に設けられた電源スイッチをＯＦＦ状態にする。これにより、消費電力を抑えることが出来る。
【００１４】
図２は、パワーゲーティング技術による効果を示す図である。図２から、パワーゲーティング技術を用いた半導体装置では、使用していない回路ブロックへの電力供給が止められるので、半導体装置全体の消費電流が小さくなっているのが分かる。
【００１５】
図３（ａ）は、パワーゲーティング技術を適用した半導体装置における配線間ショートの発生箇所を示す図である。
図３（ａ）に示すように、テストが行われる半導体装置１００は、回路ブロックＡ〜Ｃ
のそれぞれに対応して、電力供給のＯＮ／ＯＦＦを切替える電源スイッチ１０１ａ〜１０１ｃが設けられている。図３（ａ）ではスイッチ１０１ｃのみがＯＮとなり回路ブロックＣにのみ電力が供給され、他のスイッチはＯＦＦ状態となっている。図中の（１）、（２）、（３）は、配線間に生じたショートの経路を表している。ＶＤＤ及びＶＳＳは電源線であり、ＶＤＤＭＡ〜ＶＤＤＭＣは内部電源線である。
【００１６】
（１）は内部電源線ＶＤＤＭＡと電源線ＶＳＳの間にショートが発生していることを示している。
（２）は、内部電源線ＶＤＤＭＡと電源線ＶＤＤとの間にショートが発生していることを示している。
（３）は、内部電源線ＶＤＤＭＡと内部電源線ＶＤＤＭＢとの間にショートが発生していることを示している。
（１）〜（３）のいずれのショートが生じても半導体装置は不良品となってしまう。よってこのようなショートが生じているか否かを判断するためのテストが必要となる。
【００１７】
図３（ｂ）に、発明者が本発明に到達する前に考案したテストの方法を示す。図３（ｂ）は、パワーゲーティング技術を用いた半導体装置の試験を行う際に各電源線に印加する電圧を示すものである。図３（ａ）及び図３（ｂ）においては、回路ブロックは３つしか図示していないが、本発明において、回路ブロックが３つに限られるものではない。
【００１８】
図３（ａ）において、電源線ＶＤＤはパッド１０２ｄに接続され、電源線ＶＳＳはパッド１０２ｅに接続される。内部電源線ＶＤＤＭＡは、引き出し配線１０３ａにより試験パッド１０２ａに接続され、内部電源線ＶＤＤＭＢは、引き出し配線１０３ｂにより試験パッド１０２ｂに接続される。半導体装置には、１０２ａ〜１０２e以外にも、複数のパッドが配列されている。
【００１９】
図３（ｂ）に示すように、試験パッド１０２aに試験電圧を加えることにより、内部電源線ＶＤＤＭＡを試験電圧とし、電源線ＶＤＤに接続されたパッド１０２d、電源線ＶＳＳに接続されたパッド１０２e、及び１０２ａ以外の試験パッドは０Ｖに固定し、流れる電流が規定値を超えるとショートが発生している不良品であると判断する。次に、試験パッド１０２ｂに試験電圧を加えることにより、内部電源線ＶＤＤＭＢを試験電圧とし、電源線ＶＤＤ、電源線ＶＳＳ及び１０２ｂ以外の試験パッドは０Ｖに固定し、流れる電流が規定値を超えるとショートが発生していると判断する。内部電源線ＶＤＤＭＡに試験電圧を印加する試験に１００ｍｓを要するとすると、回路ブロックが３つある場合には、試験時間が３００ｍｓ必要となる。
【００２０】
図４は半導体装置１００のレイアウトの一例を示す図である。
図４（a）において、各内部電源線と試験パッドは引き出し配線１０３で接続される。図４（b）のように試験パッド１０２同士が近い場合には引き出し配線１０３も隣接し、引き出し配線同士がショートしてしまう可能性が生じる。また図４（ｃ）に示すように、配線同士が異なる配線層に形成され、立体的に交差する場合、この交差部分でショートが生じる可能性がある。
【００２１】
図５は、本実施形態における半導体装置１のパッド及び引き出し配線のレイアウトを示す図である。
図５（ａ）に示すように、各回路ブロックＡ〜Ｆから試験パッドA〜Fまで引き出し配線を行うが、本実施形態における半導体装置１ではこの引き出し配線はＶＤＤ若しくはＶＳＳの電位が与えられたシールド配線によってシールドされる。シールドとは、配線の全体を囲うものに限定されることはなく、引き出し配線と同一配線層において、引き出し配線
の横に配置されたＶＤＤ若しくはＶＳＳの電位が与えられた配線もシールド配線と呼ぶ。
【００２２】
シールド配線を設けることによって、引き出し配線３同士の間でショートが発生する場合は、引き出し配線３は、シールド配線４にも接触する。引き出し配線３がシールド配線４と接触した場合、シールド配線４の電位はＶＤＤ若しくはＶＳＳなのでショートを検出することが出来る。
【００２３】
異なる引き出し配線がそれぞれ接続される異なる試験パッド２としては、半導体装置に設けられた複数パッドのうち、隣接しないパッドを用いることが好ましい。
図５（ｃ）のように、引き出し配線３同士が立体的に交差するように配置されると、交差点においてショートが発生しやすい。よって、引き出し配線は同一配線層内に形成し、立体的に交差しないようにすることが好ましい。
【００２４】
このような配線が行われるのを防ぐために、全ての引き出し配線３を同一配線層を使用するように指定して自動配線を行ってもよい。この場合、例えば図５（ｃ）のような場合、試験パッド２を入れ替えて配線する等の処理を行う。
【００２５】
図６は、引き出し配線３及びシールド配線４部分の断面を示す図である。
図６（ａ）は、試験パッド２ａ、２ｂまでの引き出し配線３ａ、３ｂとそのシールド配線４ａ、４ｂ、４ｃ、及び層が異なる信号線等の他の配線９ａ、９ｂを示しており、図６（ｂ）は図６（ａ）の１０部分の断面図である。
【００２６】
図６（ｂ）を見ると、Ｌｎ層には２つの引き出し配線３ａ及び３ｂが配線されており、またこの引き出し配線３ａと３ｂの間にはシールド配線４ｂが、引き出し配線３ａと３ｂの外側に隣接してシールド配線４ａと４ｃが配線されている。このシールド配線４ａ〜４ｃによって各引き出し配線３ａ及び３ｂは他の引き出し配線３やシールド配線と同一配線層の信号線等の他の配線５ｂからシールドされる。
【００２７】
なおＬｎ層の１つ上のＬｎ＋１層及び１つ下のＬｎ−１層の他の配線９ａ及び９ｂに対しては、引き出し配線３ａ及び３ｂはシールドされておらず、これらの線とショートする可能性がある。
【００２８】
図７は、図５の半導体装置１のテストにおいて得られる効果を示す図である。図７（ａ）及び図７（ｂ）では、回路ブロック及び試験パッドは３つしか図示していないが、より多くの試験回路及び試験パッドを含んでもよい。
【００２９】
図４に示した半導体装置１００では、どの引き出し配線１０３間でショートが発生するかが分からないため、ショートする可能性のある全ての組み合わせを想定してテストを行わなければならず、時間がかかった。
【００３０】
本実施形態における半導体装置１においては、引き出し配線３は、シールド配線４と接触した場合に電位がＶＤＤまたはＶＳＳとなる。例えばシールド配線をＶＳＳとし、図７（ｂ）に示すような電位を、夫々の試験パッドに印加する。試験電圧を例えばＶＤＤとする。半導体装置に（１）のショート、（２）のショートが発生した場合には、ショートが発生している回路ブロックに対応する試験パッドに電流が流れるため、ショートが発生していることを検出することができる。また引き出し配線３ａに（３）のショートが発生した場合には、引き出し配線３ａとシールド配線との間に電流が流れることにより、ショートを検出することができる。図３においては、試験パッド１０２ａと試験パッド１０２ｂに同一電圧を印加すると、（３）のショートが検出できないため、試験パッド１０２ａと試験パッド１０２ｂには異なる電位を印加する必要があったが、図７の構成では試験パッ
ド２ａと試験パッド２ｂに同一電位を印加することができる。そのため、試験回数を削減することができる。
【００３１】
これによって、ショートを検出するテストとしては、半導体装置１を構成する回路ブロックの数に関係なく、外部電源配線（図７のＶＤＤの配線とＶＳＳの配線）と内部電源配線間のショート試験を１回行えば良いことになる。
【００３２】
従って図７（ｂ）のように、電源線ＶＤＤ及び電源線ＶＳＳに０Ｖ、各試験パッド２ａ、２ｂを含む複数の試験パッドにそれぞれ試験電圧を同時に例えば１００ｍｓ印加して、流れる電流をチェックする１回のテストで終了する。尚、シールド配線の電位は、電源線電位又は接地電位（グラウンド電位に限定されるものではなく、試験パッドに印加される試験電圧とは異なる電圧であれば、本実施形態の試験が行える。
【００３３】
本実施形態における半導体装置１は、図４を用いて説明したように、（１）引き出し配線３がシールド配線４によってシールドされている。（２）試験パッド２を隣接して配置しない。（３）全ての引き出し配線３は、同一階層に構成し、自動配線処理を行っても配線がクロスすることはないという特徴点を持っている。但し、（２）と（３）は本発明の必須要素ではない。
【００３４】
さらに本実施形態における半導体装置１は、半導体装置１を構成する各回路ブロックがそれぞれ図８（ａ）に示すようにＶＤＤ若しくはＶＳＳによるシールド配線によって囲まれ、各回路ブロックはシールド配線によってシールドされてもよい。そして内部電源線は、引き出し配線以外シールドの外に出さないようにすれば、より、試験回数を削減するという本願の効果を得やすくなる。
【００３５】
また別の方法としては図８（ｂ）に示すように、各回路ブロックＡ、Ｂをその回路ブロックへの電源ＯＮ／ＯＦＦを切替える電源スイッチ５ａ、５ｂやその制御信号線６ａ、６ｂによって各回路ブロックを囲んでシールドしても良い。
【００３６】
なお本実施形態における半導体装置１は、この図８（ａ）、図８（ｂ）に示した各回路ブロックをシールドする方法と図５を用いて説明したレイアウト構造の工夫を各種組み合わせて実現しても、あるいは図８（ａ）、図８（ｂ）に示した各回路ブロックをシールドする方法のみを行っても良い。
【００３７】
図９は本実施形態における半導体装置１の回路レイアウトを示すイメージ図である。
図９（ａ）は、半導体装置１の構成の一部分を示し、図９（ｂ）は図９（ａ）のレイアウト構造を示すイメージ図である。
【００３８】
図９（ｂ）を見ると、回路ブロックＡ及び回路ブロックＢの領域はそれぞれをリング状に囲むように配置された電源スイッチ５ａ、５ｂ及びそのスイッチ制御信号線６ａ、６ｂによって他の回路ブロックからシールドされている。
【００３９】
また試験パッド２ａ、２ｂまでの引き出し配線３ａ、３ｂは、電位ＶＳＳを持つシールド配線４によってシールドされている。また２つの引き出し配線３ａと３ｂは、同一階層に配線され、交差する部分はない。
【００４０】
このように本実施形態における半導体装置１では、回路ブロックＡ及び回路ブロックＢから引き出される引き出し配線の両方が電位ＶＤＤ若しくはＶＳＳ、及びスイッチ制御信号線６ａ、６ｂによってシールドされているので、各回路ブロック内の内部電源線同士や、引き出し配線３間でのショートは発生しない。従って、上記した前提の元に電源線のショートを検出するテストは実行されるので、テストは１つの工程によって実現でき、テスト時間を短縮することが出来る。
【００４１】
次に電源線のショートを検出するテストのテスト時間を短縮するという本発明の課題を解決する別のテスト手法について説明する。
図１０は、この別の手法による第１のテスト方法を説明する図である。
【００４２】
図１０（ａ）に示す半導体装置１１は、制御信号線１６ａ、１６ｂ、１６ｃによってＯＮ／ＯＦＦが切替えられる電源スイッチ１５ａ、１５ｂ、１５ｃの内側の内部電源線から試験パッド１２ａ、１２ｂ、１２ｃまで引き出し配線１３を配線している。図１０（ａ）中の（１）乃至（３）の全てのショートが発生する可能性がある。なお、本図においても、回路ブロックは３個に限定されるものではない。
【００４３】
第１のテスト方法では、試験パッドの数だけ異なる値の試験電圧を用意しておき、図１０（ｂ）のようにＶＤＤおよびＶＳＳを０Ｖに接地すると共に、各試験パッド１２ａ、１２ｂ、１２ｃにそれぞれ異なる値の電圧値である試験電圧１、試験電圧２、試験電圧３を印加して流れる電流を検出する。このように電圧を加えると、どこにショート箇所があっても過電流が流れるので、過電流が流れたらこの半導体装置１１は不良品であると認定する。
【００４４】
この第１のテスト方法では、どこにショート箇所があってもショート電流が検出できるので、全ての組み合わせのテストが１回の工程で行え、テスト時間を短縮することが出来る。また半導体装置１１は、特別な構成を要するものである必要はなく、一般的な半導体装置１１の電源線のショートを検出するテストとして実行することが出来る。
【００４５】
なお第１のテスト方法は、試験パッドに印加する各試験電圧間に、ショートを検出するための必要最小限の電位差を付ける必要がある。
次に第２のテスト方法について説明する。
【００４６】
第２のテスト方法では、半導体装置を構成する回路ブロック同士が互いに隣接しているかどうかに着目し、互いに隣接していない回路ブロックからの引き出し配線は離れているので、ショートする可能性がないと判断する。したがって互いに隣接していない回路ブロックの内部電源線のテストは同時に行うものとする。
【００４７】
図１１は、第２のテスト方法の仕方を説明する図である。
第２のテスト方法では、半導体装置１１のレイアウト設計を行った際のレイアウトデータから各回路ブロックの配線領域を抽出する。そしてこの配線領域から隣接する回路ブロックの組み合わせを判断する。そして隣接していない、すなわち引き出し配線同士がショートする可能性のない回路ブロックに対しては同時に電圧を印加しても良いと判断し、同時に複数の試験パッドに電圧を印加してテストを行う試験プログラムを生成し、この試験プログラムを実行することによってテストを行う。
【００４８】
図１１では回路ブロックＡは回路ブロックＢ、Ｃ、Ｅ、Ｇと隣接し、回路ブロックＡと隣接していない回路ブロックＤ、Ｆは互いに隣接していることがわかる。また同様に回路ブロックＢは回路ブロックＡ、Ｄ、Ｇと隣接し、回路ブロックＢと隣接していない回路ブロックＣ、Ｅ、Ｆでは回路ブロックＣとＥが隣接していることがわかる。このような判断を重ねてゆき、図１１では回路ブロックＡとＤ、回路ブロックＢとＣ、回路ブロックＥとＦ、及び回路ブロックＧの試験パッドに同時に電圧を印加する４工程のテストを行う。
【００４９】
このように第２のテスト方法では、同時に電圧を印加できる複数の試験パッドを検出す
ることによって、例えば図１１のような半導体装置の場合テストを４工程に短縮することができる。
【００５０】
この第２のテスト方法は、第１のテスト方法と同様、テスト対象となる半導体装置１１を選ばない。また第１のテスト方法が、半導体装置１１の回路ブロック数に制限があったのに対してそのような制限もない。またテストに使用する電圧値も１つでよい。  またこれまで述べてきた技術は、電源スイッチを搭載しパワーゲーティング技術を用いた半導体装置のみに適用されるものではなく、他の半導体装置、例えば複数の電圧値の入力によって駆動されるマルチ電源の半導体装置にも適用することができる。
【００５１】
マルチ電源の半導体装置は、低電力化を目的としたもので、例えばチップに一律に１．２Ｖの電源電圧を与えると消費電力が大きくなるので、電圧が低くても所望の動作が行える回路ブロックには、それより低い、例えば０．８Ｖの電圧を印加して低電力化するものである。すなわち、マルチ電源の半導体装置は、各回路ブロックそれぞれにとって必要最小限の異なる電源電圧を与えて全体として電力を抑制するものである。
【００５２】
図１２にマルチ電源の半導体装置の概念図を示す。
図１２（ａ）において、半導体装置２０は、回路ブロックＡ、Ｂ、Ｃを含む複数の回路ブロックから構成されており、各回路ブロックにはそれぞれ電圧値ＶＤＤＡ、ＶＤＤＢ、ＶＤＤＣが印加されている。
【００５３】
このような半導体装置２０において、図１２の（１）、（３）部分のショートの検出を行うテストを実施する場合は、図１２（ｂ）のように各回路ブロックＡ、Ｂ、Ｃのうちの１つに試験電圧をかけ、ＶＳＳ及び他の回路ブロックへの電圧は０Ｖに接地して流れる電流をチェックする工程を電圧値の数だけ行わなければならない。従ってテスト時間がかかり、コスト高になるという問題がある。
【００５４】
図１３は、マルチ電源の半導体装置のレイアウト構造例を示す図である。
マルチ電源の半導体装置３０では、各回路ブロックへの電源供給は、図１３に示すように、外部電源パッドから供給される。
【００５５】
半導体装置３０は、（１）各回路ブロックから各外部電源パッドＶＤＤＡ〜ＶＤＤＦまでの外部電源配線３１ａ〜３１ｆは全て同一の配線層に配線する（２）外部電源配線３１の両側に隣接する形でＶＳＳ配線３２でシールドする（３）異なる電圧の電源パッドＶＤＤＡ〜ＶＤＤＦ間は隣接しないように配置する（４）各回路ブロックＡ〜Ｆは、ＶＳＳ配線３２で囲むようにシールドする。
【００５６】
これら（１）〜（４）の全てを適用する必要はなく、少なくとも（２）を適用する。
図１４（ａ）のような半導体装置３０においては、電源パッドＶＤＤＡ、ＶＤＤＢ、ＶＤＤＣを試験パッドとして、試験装置で試験電圧を印加して電源配線３１のショートを検出するテストを行う。
【００５７】
図１４（ｂ）のようにＶＳＳを０Ｖに接地し、他の電源パッドＶＤＤＡ、ＶＤＤＢ、ＶＤＤＣに同じ試験電圧を同時に印加して流れる電流値を調べることにより、１工程でテストを行うことができる。従ってテスト時間を大幅に短縮することができ、テストに要するコストを大幅に低減することが可能となる。
【００５８】
次にマルチ電源の半導体装置に第１のテスト方法を適用した場合について説明する。
図１５は、マルチ電源の半導体装置に本実施形態の第１のテスト方法を適用した場合を説明する図である。
【００５９】
図１５（ａ）に示すマルチ電源の半導体装置４０は、各回路ブロックに異なる電圧を供給するものである。したがって、図１５（ａ）中の（１）、（３）部分の両方においてショートが発生する可能性がある。
【００６０】
本実施形態における第１のテスト方法を適用すれば、半導体装置４０の駆動電圧の数だけ異なる値の試験電圧を用意しておき、図１５（ｂ）のようにＶＳＳを０Ｖに接地すると共に、各試験パッド１２ａ、１２ｂ、１２ｃにそれぞれ異なる値の電圧値である試験電圧１、試験電圧２、試験電圧３を印加して流れる電流を検出する。このように電圧を加えると、どこにショート箇所があっても過電流が流れるので、過電流が流れたらこの半導体装置４０は不良品であると認定する。
【００６１】
このようにマルチ電源の半導体装置４０にも第１のテスト方法を適用することができる。また半導体装置４０は、特別な構成を要するものである必要はなく、一般的なマルチ電源の半導体装置４０の電源線のショートを検出するテストとして実行することが出来る。
【００６２】
次にマルチ電源の半導体装置４０に第２のテスト方法を適用する場合について説明する。
図１６は、マルチ電源の半導体装置に本実施形態の第２のテスト方法を適用した場合を説明する図である。
【００６３】
第２のテスト方法をマルチ電源の半導体装置４０に適用する場合では、半導体装置４０のレイアウト設計を行った際のレイアウトデータから各回路ブロックの配線領域を抽出する。そしてこの配線領域から隣接する回路ブロックの組み合わせを判断する。そして隣接していない、外部電源線同士がショートする可能性のない回路ブロックに対しては同時に電圧を印加しても良いと判断し、同時に複数の電源パッドに電圧を印加してテストを行う試験プログラムを生成し、この試験プログラムを実行することによってテストを行う。
【００６４】
図１６では回路ブロックＡは回路ブロックＢ、Ｃ、Ｅ、Ｇと隣接し、回路ブロックＡと隣接していない回路ブロックＤ、Ｆは互いに隣接していることがわかる。また同様に回路ブロックＢは回路ブロックＡ、Ｄ、Ｇと隣接し、回路ブロックＢと隣接していない回路ブロックＣ、Ｅ、Ｆでは回路ブロックＣとＥが隣接していることがわかる。このような判断を重ねてゆき、図１６では回路ブロックＡとＤ、回路ブロックＢとＣ、回路ブロックＥとＦ、及び回路ブロックＧの電源パッドに同時に電圧を印加する４工程のテストを行う。そして全ての電源パッドに試験電圧の印加を終了したらこのテストを終了する。
【００６５】
このようにマルチ電源の半導体装置４０に第２のテスト方法も適用することができる。これにより例えば例えば図１６のような半導体装置４０の場合、テストを４工程に短縮することができる。
【００６６】
次に本実施形態の技術で行うテストで用いられる試験装置について説明する。
図１７（ａ）は、本実施形態で用いられる試験装置のイメージ図の一例である。
同図の試験装置５０は、電源発生部５１、電圧切換部５２、試験制御部５３及び複数の電流測定部５４ａ〜５４ｄを備えている。
【００６７】
電源発生部５１は、試験制御部５３からの指示に基づき試験対象の半導体装置６０へ印加する電圧を発生するものである。電圧切換部５２は、試験電圧制御部５３からの指示に基づいて試験対象の半導体装置６０のどのパッドに電源発生部５１からの試験電圧を印加するかを切り替えるものである。試験制御部５３は、内部にメモリを備え、可搬記憶媒体からメモリにプログラムを読み込んだり、通信ネットワークからメモリにデータを読み込
んだりする。そして試験制御部５３は、メモリに読み込んだ試験プログラムに基づいて試験装置５０全体を制御するものである。複数の電流測定部５４ａ〜５４ｄは、試験装置５０が試験対象の半導体装置６０に電圧を印加するパッドの数だけ備えられ、試験装置５０が半導体装置６０に対して試験電圧を印加したとき流れる電流を計測する。
【００６８】
このような構成の試験装置５０において、試験制御部５３は、試験プログラムに基づいて、例えば試験対象の半導体装置６０が本実施形態のレイアウト構造を有しているものならば図１７（ｂ）に示すように、ＶＤＤ及びＶＳＳを０Ｖに接地するとともに、各試験パッドＶＤＤＭＡ〜ＶＤＤＭＤに電圧を印加して、複数の電流測定部５４ａ〜５４ｄで各パッドに流れる電流を検出する。
【００６９】
また第２のテスト方法によるテストを行う場合には、半導体装置のレイアウトデータに基づいた順番で試験パッドに電圧を印加して、複数の電流測定部５４ａ〜５４ｄで各パッドに流れる電流を検出し、テストを行う。
【００７０】
なお第１のテスト方法を実施する試験装置は、図１７（ａ）のような構成ではなく、複数の電圧時を同時に発生させることができる電圧発生部を備える構成となる。そしてこのような試験装置によって、各試験パッドに同時に複数の電圧値を印加して流れる電流を検出し、テストを行う。
また試験対象の半導体装置６０がマルチ電源の半導体装置である場合には、０Ｖに接地するのはＶＳＳのみであり、他の電源パッドにそれぞれ試験電圧を印加することとなる。
【００７１】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
第１の回路ブロックと、
第２の回路ブロックと、
前記第１の回路ブロックに接続された第１の引き出し配線と、
前記第２の回路ブロックに接続された第２の引き出し配線と、
前記第１の引き出し配線に接続された第１のパッドと、
前記第２の引き出し配線に接続された第２のパッドと、
前記第１の引き出し配線と前記第２の引き出し配線との間に設けられたシールド配線と
を備えることを特徴とする半導体装置。
（付記２）
前記第１の回路ブロックと前記第２の回路ブロックとに電力を供給する電源線と、
前記電源線と前記第１の回路ブロックとの間に設けられ、前記電源線と前記第１の回路ブロック接続の接続を制御する第１の電源スイッチと、
前記電源線と前記第２の回路ブロックとの間に設けられ、前記電源線と前記第２の回路ブロック接続の接続を制御する第２の電源スイッチと
をさらに備えることを特徴とする付記１に記載の半導体装置。
（付記３）
前記シールド配線は、前記電源線の電位又は設置電位に固定されることを特徴とする付記１又は２に記載の半導体装置。
（付記４）
第１の回路ブロックと、第２の回路ブロックと、前記第１の回路ブロックに接続された第１の引き出し配線と、前記第２の回路ブロックに接続された第２の引き出し配線と、前記第１の引き出し配線に接続された第１のパッドと、前記第２の引き出し配線に接続された第２のパッドと、前記第１の引き出し配線と前記第２の引き出し配線との間に設けられたシールド配線とを備える半導体装置の試験において、
前記第１のパッドと前記第２のパッドの両方に同時に試験電圧を印加し、前記半導体装置のショート試験を行うことを特徴とする半導体装置の試験方法。
（付記５）
前記シールド配線を、前記試験電圧とは異なる電位に固定して、前記ショート試験を行うことを特徴とする付記４に記載の半導体装置の試験方法。
（付記６）
第１の回路ブロックと、
第２の回路ブロックと、
前記第１の回路ブロックに接続された第１の外部電源配線と、
前記第２の回路ブロックに接続された第２の外部電源配線と、
前記第１の外部電源配線に接続された第１のパッドと、
前記第２の外部電源配線に接続された第２のパッドと、
前記第１の外部電源配線と前記第２の外部電源配線との間に設けられたシールド配線とを備えることを特徴とする半導体装置。
（付記７）
前記シールド配線は、前記電源線の電位又は設置電位に固定されることを特徴とする付記６に記載の半導体装置。
（付記８）
第１の回路ブロックと、第２の回路ブロックと、前記第１の回路ブロックに接続された第１の外部電源配線と、前記第２の回路ブロックに接続された第２の外部電源配線と、前記第１の外部電源配線に接続された第１のパッドと、前記第２の外部電源配線に接続された第２のパッドと、前記第１の外部電源配線と前記第２の外部電源配線との間に設けられたシールド配線とを備える半導体装置の試験において、
前記第１のパッドと前記第２のパッドの両方に同時に試験電圧を印加し、前記半導体装置のショート試験を行うことを特徴とする半導体装置の試験方法。
（付記９）
前記シールド配線を、前記試験電圧とは異なる電位に固定して、前記ショート試験を行うことを特徴とする付記８に記載の半導体装置の試験方法。
（付記１０）
試験装置による、内部電源線の間のショートを検出するための複数のパッドを備える半導体装置の電源線間のショートを検出する試験方法であって、
前記複数のパッドにそれぞれ異なる電圧値を同時に印加し、
当該電圧印可によって流れる電流を検出する
ことを特徴とする試験装置による試験方法。
（付記１１）
試験装置による、複数の回路ブロックを有する半導体装置の電源線間のショートを検出する試験方法であって、
前記複数の回路ブロックがそれぞれ他のどの回路ブロックに隣接しているかを求め、
隣接していない複数の回路ブロックへの電源線へ同時に電圧を印加して、流れる電流を検出することを繰り返す
ことを特徴とする試験装置による試験方法。
【符号の説明】
【００７２】
１、１１、２０、３０、４０、６０、１００  半導体装置
２、１２、１０２  試験パッド
３、１３、３１、１０３  引き出し配線
４、３２  シールド配線
５、１０１  電源スイッチ
６      制御信号線
９      他の配線
５０      試験装置
５１      電圧発生部
５２      電圧切換部
５３      試験制御部
【図１１】
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【図１６】
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【図１７】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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