(57)【要約】【課題】読み出し時にプログラム後のメモリセルの閾値電圧を実質的に増加させることにより、メモリセルの閾値電圧の設定範囲を拡大することが可能な不揮発性半導体記憶装置とその制御方法を提供する。【解決手段】ＮＡＮＤ列は、電荷蓄積層ＦＧと制御ゲートＣＧを有し、互いに直列接続されたｎ個（ｎは３以上の整数）のメモリセルＭＣと、ｎ個のメモリセルの一端とソース線との間に接続された第１の選択ゲートトランジスタと、ｎ個のメモリセルの他端とビット線との間に接続された第２の選択ゲートトランジスタとを有する。制御回路は、データの読み出し時に、ＮＡＮＤ列の選択されたメモリセルに隣接する非選択メモリセルの制御ゲートＣＧ（ｋ−１）、ＣＧ（ｋ＋１）に、その他の非選択メモリセルの制御ゲートに印加される読み出し電圧Ｖｒｅａｄより低い第１の電圧Ｖｒｅａｄ＿１を印加する。【選択図】      図４
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【特許請求の範囲】
【請求項１】
電荷蓄積層と制御ゲートを有し、互いに直列接続された複数のメモリセルと、前記複数のメモリセルの一端とソース線との間に接続された第１の選択ゲートトランジスタと、前記複数のメモリセルの他端とビット線との間に接続された第２の選択ゲートトランジスタとを有するＮＡＮＤ列と、
データの読み出し時に、前記ＮＡＮＤ列の選択されたメモリセルに隣接する非選択メモリセルの制御ゲートに印加される第１の電圧を、その他の非選択メモリセルの制御ゲートに印加される第２の電圧より低い電圧とする制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の電圧は、前記第１の非選択メモリセルをオン状態とする電圧であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
電荷蓄積層と制御ゲートを有し、互いに直列接続された複数のメモリセルと、前記複数のメモリセルの一端とソース線との間に接続された第１の選択ゲートトランジスタと、前記複数のメモリセルの他端とビット線との間に接続された第２の選択ゲートトランジスタとを有するＮＡＮＤ列と、
データの読み出し時に、前記ＮＡＮＤ列の選択されたメモリセルに隣接する第１の非選択メモリセルの制御ゲートに第１の電圧を、前記第１の非選択メモリセルに対して前記選択メモリセルが位置する側と反対側で隣接する第２の非選択メモリセルの制御ゲートに第２の電圧を、その他の非選択メモリセルの制御ゲートに第３の電圧を印加する制御回路とを具備し、
前記第１および第２の電圧は前記第３の電圧より低いことを特徴とする不揮発性半導体記憶装置。
【請求項４】
直列接続された複数のメモリセルのうち、データの読み出し時に、選択されたメモリセルに隣接する非選択メモリセルの制御ゲートに印加される第１の電圧を、その他の非選択メモリセルの制御ゲートに印加される第２の電圧より低い電圧とすることを特徴とする不揮発性半導体記憶装置の制御方法。
【請求項５】
直列接続された複数のメモリセルのうち、データの読み出し時に、選択されたメモリセルに隣接する第１の非選択メモリセルの制御ゲートに印加される第１の電圧、および前記第１の非選択メモリセルに対して前記選択メモリセルが位置する側と反対側で隣接する第２の非選択メモリを、その他の非選択メモリセルの制御ゲートに印加される第３の電圧より低い電圧とすることを特徴とする不揮発性半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＮＡＮＤ型フラッシュメモリのような不揮発性半導体記憶装置とその制御方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、行及び列に配置された複数のメモリセルのうち、各列に配置された複数のメモリセルと第１の選択ゲート及び第２の選択ゲートによりＮＡＮＤ列が構成される。すなわち、ＮＡＮＤ列は、各列に配置された複数のメモリセルのｎ型拡散層が直列接続され、この直列接続された複数のメモリセルの一端とビット線との間に第１の選択ゲートが接続され、直列接続された複数のメモリセルの他端とソース線との間に第２の選択ゲートが接続されている。各メモリセルは、電荷蓄積層としての浮遊ゲートと、ワード線に接続された制御ゲートを有している。
【０００３】
近時、メモリ容量増大の要請に伴い、１つのセルに複数ビットを記憶可能な多値のＮＡＮＤ型フラッシュメモリが開発されている。多値のＮＡＮＤ型フラッシュメモリは、ビット単価低減に有効である。多値データは、データに応じて定められた閾値電圧をメモリセルに書き込むことにより記憶される。このため、記憶データ、すなわち、１つのセルに記憶されるビット数の増加に伴い閾値電圧が細分化されている。データの書き込み時、メモリセルにプログラム電圧を印加する毎に閾値電圧がベリファイされ、メモリセルに設定される閾値電圧が適正であるかどうかが検証される。
【０００４】
ところで、メモリセルの微細化に伴い、隣接するセル間の距離が狭まっている。このため、隣接するセル間の容量結合が無視できなくなっている。すなわち、メモリセルにデータを書き込む場合、ワード線により選択されたセルにデータが書き込まれる。この書き込み動作に伴い、その近傍の既に書き込まれた非選択のセルの閾値電圧が変化する。
【０００５】
このため、例えば第１のメモリセルのデータを読み出すとき、第１のメモリセルに隣接し、第１のメモリセルより後に書き込まれる第２のメモリセルの閾値電圧を検出し、この検出した閾値電圧に応じた補正値を、第１のメモリセルを読み出すときの読み出し電圧に加えて、第１のメモリセルのデータを読み出す方法が提案されている（例えば特許文献１参照）。しかし、隣接セルの浮遊ゲート間の容量は、チップ毎、又はワード線毎に大きなばらつきを有しているため、適正な補正値を定めることが困難であった。
【０００６】
また、メモリセルの閾値電圧のばらつきを抑制するため、プログラム電圧を増加し、メモリセルの閾値電圧の設定範囲自体を拡大することが検討されている。しかし、メモリセルの浮遊ゲートとワード線との間に生じる絶縁膜のリーク電流などの要因により、プログラム電圧を増加しただけでは、メモリセルの閾値電圧が増加せず、閾値電圧の設定範囲を拡大することが困難な状況となっている。このため、他の方法で多値ＮＡＮＤ型フラッシュメモリの閾値電圧の設定範囲を拡大することが望まれている。
【特許文献１】特開２００４−３２６８６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、読み出し時にプログラム後のメモリセルの閾値電圧を実質的に増加させることにより、メモリセルの閾値電圧の設定範囲を拡大することが可能な不揮発性半導体記憶装置とその制御方法を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の不揮発性半導体記憶装置の第１の態様は、電荷蓄積層と制御ゲートを有し、互いに直列接続された複数のメモリセルと、前記複数のメモリセルの一端とソース線との間に接続された第１の選択ゲートトランジスタと、前記複数のメモリセルの他端とビット線との間に接続された第２の選択ゲートトランジスタとを有するＮＡＮＤ列と、データの読み出し時に、前記ＮＡＮＤ列の選択されたメモリセルに隣接する非選択メモリセルの制御ゲートに印加される第１の電圧を、その他の非選択メモリセルの制御ゲートに印加される第２の電圧より低い電圧とする制御回路とを具備することを特徴とする。
【０００９】
本発明の不揮発性半導体記憶装置の第２の態様は、電荷蓄積層と制御ゲートを有し、互いに直列接続された複数のメモリセルと、前記複数のメモリセルの一端とソース線との間に接続された第１の選択ゲートトランジスタと、前記複数のメモリセルの他端とビット線との間に接続された第２の選択ゲートトランジスタとを有するＮＡＮＤ列と、データの読み出し時に、前記ＮＡＮＤ列の選択されたメモリセルに隣接する第１の非選択メモリセルの制御ゲートに第１の電圧を、前記第１の非選択メモリセルに対して前記選択メモリセルが位置する側と反対側で隣接する第２の非選択メモリセルの制御ゲートに第２の電圧を、その他の非選択メモリセルの制御ゲートに第３の電圧を印加する制御回路とを具備し、前記第１および第２の電圧は前記第３の電圧より低いことを特徴とする。
【００１０】
本発明の不揮発性半導体記憶装置の制御方法の第１の態様は、直列接続された複数のメモリセルのうち、データの読み出し時に、選択されたメモリセルに隣接する非選択メモリセルの制御ゲートに印加される第１の電圧を、その他の非選択メモリセルの制御ゲートに印加される第２の電圧より低い電圧とすることを特徴とする。
【００１１】
本発明の不揮発性半導体記憶装置の制御方法の第２の態様は、直列接続された複数のメモリセルのうち、データの読み出し時に、選択されたメモリセルに隣接する第１の非選択メモリセルの制御ゲートに印加される第１の電圧、および前記第１の非選択メモリセルに対して前記選択メモリセルが位置する側と反対側で隣接する第２の非選択メモリを、その他の非選択メモリセルの制御ゲートに印加される第３の電圧より低い電圧とすることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、読み出し時にプログラム後のメモリセルの閾値電圧を実質的に増加させることにより、メモリセルの閾値電圧の設定範囲を拡大することが可能な不揮発性半導体記憶装置とその制御方法を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１４】
（第１の実施形態）
図１は、例えばメモリセルに２値（１ビット）、又は４値（２ビット）を記憶するＮＡＮＤ型フラッシュメモリの構成を示している。
【００１５】
メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。
【００１６】
ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２は、後述する複数のデータ記憶回路を含み、各データ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、メモリチップ外部の図示せぬホストに接続される。このホストは例えばマイクロコンピュータにより構成され、前記データ入出力端子５から出力されたデータを受ける。さらに、ホストは、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホストからデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。
【００１７】
ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００１８】
メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、ホストから制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）によって制御される。すなわち、制御信号及び制御電圧発生回路７は、データの書き込み動作、書き込みベリファイ動作、消去動作、読み出し動作において、必要な電圧を発生し、ワード線等に供給する。
【００１９】
前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。
【００２０】
図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤ列は、ソース、ドレイン領域としてのｎ型拡散層が直列接続された例えば６４個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０〜ＢＬｎ−１に接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウ（行）に配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。
【００２１】
ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０は、ビット線ＢＬ０〜ＢＬｎ−１に接続されている。
【００２２】
メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。
【００２３】
また、１つのワード線に接続された複数のメモリセル、すなわち、破線で囲まれた範囲のメモリセルはページを構成する。この例の場合、２ページにより構成されている。ページはアドレスにより選択され、ページ毎にデータが書き込まれ、読み出される。
【００２４】
リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されているビット線ＢＬ０〜ＢＬｎ−１は、外部より供給されるアドレス信号ＹＡ０〜ＹＡｎ−１により選択される。
【００２５】
上記構成において、動作について説明する。
【００２６】
図３は、プログラム時における選択ＮＡＮＤ列の電位の関係を示している。第１の実施形態において、プログラムは種々の方法が適用可能であり、一例について説明する。プログラム動作は、ソース線ＳＲＣ側に位置するメモリセルから順次書き込まれる。プログラム時、書き込み対象としての選択メモリセルの制御ゲートＣＧ（ｋ）にプログラム電圧Ｖｐｇｍが供給され、それ以外の非選択メモリセルの制御ゲートＣＧ（０）〜ＣＧ（ｋ−１）、ＣＧ（ｋ＋１）〜ＣＧ（６３）にプログラム電圧Ｖｐｇｍより低い中間電圧Ｖｐａｓｓが供給される。さらに、選択ゲートＳ１、Ｓ２には、電圧Ｖｓｇｓ、Ｖｓｇｄが供給される。このようにして、選択メモリセルの閾値電圧が上昇される。この後、メモリセルの閾値電圧が所定の電圧に達したかどうかがベリファイされる。この結果、メモリセルの閾値電圧が所定の電圧に達していない場合、メモリセルに設定される閾値電圧が所定の多値の閾値電圧となるまで、プログラム動作、ベリファイ動作が繰り替えされる。
【００２７】
次に、読み出し動作について説明する。
【００２８】
図４は、読み出し時における選択ＮＡＮＤ列の電位の関係を示している。
【００２９】
第１の実施形態は、読み出し動作に特徴を有している。すなわち、第１の実施形態は、読み出し時のワード線の電圧を変更することにより、プログラム後のメモリセルの閾値電圧を見かけ上増加させることにより、メモリセルの閾値電圧の設定範囲を拡大している。
【００３０】
選択ワード線に隣接するワード線に読み出し電圧Ｖｒｅａｄを供給した場合、選択ワード線に接続されたメモリセルの浮遊ゲートの閾値電圧が実質的に低くなる。ここで、例えば選択セルの制御ゲートＣＧ（ｋ）と選択セルの浮遊ゲートＦＧ（ｋ）との容量結合比をＣｒ、選択セルに隣接するセルの制御ゲートＣＧ（ｋ−１）、ＣＧ（ｋ＋１）と選択セルの浮遊ゲートＦＧ（ｋ）との容量結合比をそれぞれＣｒ＿１と定義する。この場合において、選択セルのデータを読み出すため、選択セルのワード線に所定の読み出しレベルＶｓｃａｎを印加し、その他のセルをオン状態とするため、選択セル以外のセルのワード線に読み出し電圧Ｖｒｅａｄを印加した場合、隣接セルの制御ゲートＣＧ（ｋ−１）、ＣＧ（ｋ＋１）と浮遊ゲートＦＧ（ｋ）との容量結合比Ｃｒ＿１により、選択セルの浮遊ゲートＦＧ（ｋ）の電圧が上昇する。このため、選択セルの閾値電圧が実質的に低下することとなる。
【００３１】
そこで、第１の実施形態において、選択セルに隣接するメモリセルの制御ゲートＣＧ（ｋ−１）、ＣＧ（ｋ＋１）に印加する電圧は、通常の読み出し電圧Ｖｒｅａｄより低い第１の電圧Ｖｒｅａｄ＿１（例えば４．５Ｖ）に設定され、その他のメモリセルの制御ゲートＣＧ（０）〜ＣＧ（ｋ−２）、ＣＧ（ｋ＋２）〜ＣＧ（６３）は、読み出し電圧Ｖｒｅａｄ（例えば５Ｖ）に設定される。第１の電圧Ｖｒｅａｄ＿１は、読み出し電圧Ｖｒｅａｄより低く、隣接セルをオンさせることができる電圧であればよい。この読み出し電圧Ｖｒｅａｄ及び第１の電圧Ｖｒｅａｄ＿１は、図１に示す制御信号及び制御電圧発生回路７により生成される。
【００３２】
このように、選択セルに隣接する非選択セルの制御ゲートに印加される電圧を、読み出し電圧Ｖｒｅａｄから、より低い第１の電圧Ｖｒｅａｄ＿１に設定変更することによって、選択セルの浮遊ゲートの電圧、及び選択セルの閾値電圧は変化する。その、選択セルの浮遊ゲートの電圧変化量ΔＶｆｇ、及び選択セルの閾値電圧変化量ΔＶｔｈは、次式によって表される。
【００３３】
ΔＶｆｇ＝（Ｃｒ＿１）×（Ｖｒｅａｄ＿１  −  Ｖｒｅａｄ）×２
ΔＶｔｈ＝−ΔＶｆｇ／Ｃｒ
すなわち、選択セルに隣接する非選択セルの制御ゲートに印加される電圧を、読み出し電圧Ｖｒｅａｄからより低い第１の電圧Ｖｒｅａｄ＿１に設定変更することによって、選択セルの浮遊ゲートの電圧は、ΔＶｆｇだけ低下する。このため、選択セルの閾値電圧が、実質的にΔＶｔｈだけ上昇する。その結果、プログラム電圧を増加することなくメモリセルの閾値電圧の設定範囲を実質的に拡大することが可能となる。
【００３４】
上記第１の実施形態によれば、読み出し対象としての選択セルに隣接する非選択セルの制御ゲート（ワード線）に印加される電圧を、その他の非選択セルの制御ゲートに印加される読み出し電圧Ｖｒｅａｄより低い第１の電圧Ｖｒｅａｄ＿１に設定している。このため、選択セルの閾値電圧を実質的に上昇させることができる。したがって、プログラム電圧を増加することなくメモリセルの閾値電圧の設定範囲を実質的に拡大することが可能であり、多値ＮＡＮＤ型フラッシュメモリの実装を容易化することができる。
【００３５】
（第２の実施形態）
図５は、第２の実施形態を示している。図５において、図４と同一部分には同一符号を付している。
【００３６】
第１の実施形態は、選択セルに隣接する非選択セルの制御ゲートに供給される電圧を他の非選択セルの制御ゲートに供給される読み出し電圧Ｖｒｅａｄより低い第１の電圧Ｖｒｅａｄ＿１に設定した。これに対して、第２の実施形態は、第１の実施形態に加えてさらに、選択セルに隣接する非選択セルに対して、選択セルが位置する側とは反対側で隣接する非選択セルの制御ゲートの電位も制御する。
【００３７】
すなわち、図５に示すように、制御ゲートＣＧ（ｋ）にＶｓｃａｎが印加される選択セルに隣接する第１の非選択セルの制御ゲートＣＧ（ｋ−１）、ＣＧ（ｋ＋１）に読み出し電圧Ｖｒｅａｄより低い第１の電圧Ｖｒｅａｄ＿１が印加され、さらに、第１の非選択セルに対して選択セルが位置する側と反対側に隣接する第２の非選択セルの制御ゲートＣＧ（ｋ−２）、ＣＧ（ｋ＋２）に読み出し電圧Ｖｒｅａｄより低い第２の電圧Ｖｒｅａｄ＿２が供給される。その他の非選択セルの制御ゲートには読み出し電圧Ｖｒｅａｄが供給される。第２の電圧Ｖｒｅａｄ＿２は、読み出し電圧Ｖｒｅａｄより小さく、セルをオンさせることができる電圧であればよく、第１の電圧Ｖｒｅａｄ＿１と第２の電圧Ｖｒｅａｄ＿２は等しくともよく、第２の電圧Ｖｒｅａｄ＿２が第１の電圧Ｖｒｅａｄ＿１より高くてもまた低くてもよい。第２の電圧Ｖｒｅａｄ＿２は、図１に示す制御信号及び制御電圧発生回路７により生成される。
【００３８】
制御ゲートＣＧ（ｋ−２）、ＣＧ（ｋ＋２）と選択セルの浮遊ゲートＦＧ（ｋ）との容量結合比Ｃｒ＿２は、制御ゲートＣＧ（ｋ−１）、ＣＧ（ｋ＋１）と選択セルの浮遊ゲート（ｋ）との容量結合比Ｃｒ＿１に比べて小さい。しかし、容量結合比Ｃｒ＿２に対応して制御ゲートＣＧ（ｋ−２）、ＣＧ（ｋ＋２）に印加される第２の電圧Ｖｒｅａｄ＿２をＶｒｅａｄより低下させることにより、選択セルの浮遊ゲートの電圧を低下させることができる。したがって、選択セルの閾値電圧を上げることができ、プログラム電圧の上昇を抑制してセルの閾値電圧の設定範囲を拡大することができる。
【００３９】
このように、第１の非選択セルと第２の非選択セルの両制御ゲートに印加される電圧を、読み出し電圧Ｖｒｅａｄから、より低い第１の電圧Ｖｒｅａｄ＿１と第２の電圧Ｖｒｅａｄ＿２にそれぞれ設定変更することによって、選択セルの浮遊ゲートの電圧、及び選択セルの閾値電圧は変化する。その、選択セルの浮遊ゲートの電圧変化量ΔＶｆｇ、及び選択セルの閾値電圧変化量ΔＶｔｈは、次式によって表される。
【００４０】
ΔＶｆｇ＝Ｃｒ＿１×（Ｖｒｅａｄ＿１  −  Ｖｒｅａｄ）×２
＋Ｃｒ＿２×（Ｖｒｅａｄ＿２  −  Ｖｒｅａｄ）×２
ΔＶｔｈ＝−ΔＶｆｇ／Ｃｒ
すなわち、第１および第２の非選択セルの両制御ゲートに印加される電圧を、読み出し電圧Ｖｒｅａｄから、より低い第１の電圧Ｖｒｅａｄ＿１と第２の電圧Ｖｒｅａｄ＿２にそれぞれ設定変更することにより、選択セルの浮遊ゲートの電圧は、ΔＶｆｇだけ低下する。このため、選択セルの閾値電圧が、実質的にΔＶｔｈだけ上昇する。その結果、プログラム電圧を増加することなく、メモリセルの閾値電圧の設定範囲を実質的に拡大することが可能となる。
【００４１】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００４２】
【図１】本実施形態が適用される不揮発性半導体記憶装置を示す構成図。
【図２】図１の一部を示す回路図。
【図３】不揮発性半導体記憶装置の書き込み動作を示す図。
【図４】第１の実施形態に係る不揮発性半導体記憶装置の読み出し動作を示す図。
【図５】第２の実施形態に係る不揮発性半導体記憶装置の読み出し動作を示す図。
【符号の説明】
【００４３】
ＣＧ（ｋ）…選択セルの制御ゲート、ＦＧ（ｋ）…選択セルの浮遊ゲート、ＣＧ（ｋ−１）、ＣＧ（ｋ＋１）、ＣＧ（ｋ−２）、ＣＧ（ｋ＋２）…非選択セルの制御ゲート、Ｃｒ、Ｃｒ＿１、Ｃｒ＿２…容量結合比、Ｖｒｅａｄ…読み出し電圧、Ｖｒｅａｄ＿１、Ｖｒｅａｄ＿２…第１、第２の電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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