(57)【要約】【課題】  プロセッサコア数を可変とすることによるスケーラブルな演算性能、および自由度が高く再構成可能なプロセッサコア間結合トポロジを特徴とする、組み込み向け低コストマルチプロセッサを実現する。【解決手段】  少なくともプロセッサコアとメモリとを有するユニットチップを複数積層して構成されるマルチプロセッサであって、前記ユニットチップは、複数のプロセッサコアと、複数のメモリと、前記プロセッサコアと前記メモリとチップ外部との接続関係を設定する構成制御部と、前記プロセッサあるいは前記メモリあるいは前記構成制御部と、積層接続される他のユニットチップとのトランザクションを伝送するチップ接続部とを有する構成とし、前記チップ接続部は当該ユニットチップの辺部に回転対称に配設され、積層構成される前記ユニットチップのいずれかのユニットチップが回転接続されるようにした。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくともプロセッサコアとメモリとを有するユニットチップを複数積層して構成されるマルチプロセッサであって、
前記ユニットチップは、複数のプロセッサコアと、複数のメモリと、前記プロセッサコアと前記メモリとチップ外部との接続関係を設定する構成制御部と、前記プロセッサあるいは前記メモリあるいは前記構成制御部と、積層接続される他のユニットチップとのトランザクションを伝送するチップ接続部と、を有し、
前記チップ接続部は当該ユニットチップの辺部に回転対称に配設され、
積層構成される前記ユニットチップのいずれかのユニットチップが回転接続されることを特徴とするマルチチッププロセッサ。
【請求項２】
請求項１に記載のマルチチッププロセッサであって、
前記チップ接続部は、前記プロセッサコアあるいは前記メモリとチップ外部とのトランザクションを伝送する第1の接続部と、前記構成制御部とチップ外部とのトランザクションを伝送する第２の接続部とから成り、
前記第1の接続部は、前記プロセッサコアと前記メモリユニットチップのいずれかとトランザクションを伝送するように、それぞれの辺部に配設され、
前記第２の接続部は、前記構成制御部との同じトランザクションを伝送するように、辺部に配設されることを特徴とするマルチチッププロセッサ。
【請求項３】
請求項２に記載のマルチチッププロセッサであって、さらに、
前記ユニットチップの構成制御部に接続されて、複数のユニットチップの構成制御をおこなう主構成制御部と、
前記主構成制御部と前記複数のユニットチップとのトランザクションを前記第２の接続部を介してする伝送するチップ接続部と、から成るベースチップを有し、
前記ベースチップに前記ユニットチップが積層されることを特徴とするマルチチッププロセッサ。
【請求項４】
請求項１に記載のマルチチッププロセッサにおいて、
前記チップ接続部は誘導結合回路を含むことを特徴とするマルチチッププロセッサ。
【請求項５】
請求項４に記載のマルチチッププロセッサであって、
前記チップ接続部は積層される他のユニットチップのチップ接続部との結合を遮断するためにシールド部をもつことを特徴とするマルチチッププロセッサ。
【請求項６】
処理要素となる少なくとも一種の半導体チップを複数積層することにより全体もしくは一部を構成するマルチチッププロセッサであって、
前記半導体チップは、チップ間の相互通信を実現する接続手段と、構成情報を保持する構成制御部と、前記構成制御部が出力する構成情報に従い動作内容を設定可能なプロセッサ要素およびバス調停部を備え、
前記チップ間接続手段は、前記半導体チップ上で回転対称なる態様で配置されていることを特徴とするマルチチッププロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のプロセッサを相互接続したマルチチッププロセッサに関し、特にプロセッサ全体を、機能および接続が変更可能な基本ユニットに分割し、所望のトポロジを備えるプロセッサを実現するように複数の基本ユニットを再構成することを特徴とする。
【背景技術】
【０００２】
情報処理プラットフォームとしてのパーソナルコンピュータや各種ディジタル機器の普及にともない、処理対象となるマルチメディアデータの容量爆発が深刻化している。それらのプラットフォームを実現する主要な構成要素であるマイクロプロセッサや組み込みプロセッサに要求される演算性能も飛躍的に高まっている。これに対し、プロセッサ供給元各社は、長らく製造プロセスの微細化によるスケーリング効果を主として動作周波数向上に振り向けることにより、高性能だが消費電力の大きいハイエンドプロセッサを順次市場に投入してきた。
【０００３】
ところが、ユーザの環境意識向上、機器に課される省電力技術要件の引き上げといった社会的潮流や、プロセッサチップの熱密度増加にともなう機器の熱設計上の技術制約などにより、近年プロセッサの消費電力が演算性能の向上を律速する傾向が顕著になってきた。
【０００４】
このため、現在の高性能化手法は、比較的少数の演算要素（プロセッサコア）を高速で駆動する「高周波数化」から多数のプロセッサコアを低速で並列駆動する「マルチコア化」に移行しつつある。それにともない、消費電力あたりの演算性能（性能電力比）が高く、性能スケーラブルなコンピューティング環境を実現するための要素技術が求められている。
【０００５】
ところでプロセッサ、メモリ、各種入出力インタフェースなどの要素回路を多数集積してプロセッサをマルチコア化する手段として、プロセッサ全体を１チップに集積するのではなく、例えば要素回路ごとに独立した複数のチップをパッケージ封止時に配線接続することでシステムを実現するマルチチップモジュール（ＭＣＭ）技術が一般的に利用されるようになってきた。
【０００６】
マルチコア化したプロセッサ技術の一例として、特許文献１がある。
【０００７】
【特許文献１】特開２００４−１６４４５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のマルチチップモジュール技術では、特に小ロットのシステムＬＳＩを低コストに実現する際に有効であるが、性能スケーラビリティやシステム再構成の観点で利用することについてはこれまで試みられていない。
【０００９】
本発明は、プロセッサコア数を可変とすることによるスケーラブルな演算性能、および自由度が高く再構成可能なプロセッサコア間結合トポロジを特徴とする組み込み向けマルチプロセッサシステムを、低コストかつ短ＴＡＴで実現することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明のマルチチッププロセッサは、少なくともプロセッサコアとメモリとを有するユニットチップを複数積層して構成されるマルチプロセッサであって、前記ユニットチップは、複数のプロセッサコアと、複数のメモリと、前記プロセッサコアと前記メモリとチップ外部との接続関係を設定する構成制御部と、前記プロセッサあるいは前記メモリあるいは前記構成制御部と、積層接続される他のユニットチップとのトランザクションを伝送するチップ接続部とを有する構成とし、前記チップ接続部は当該ユニットチップの辺部に回転対称に配設され、積層構成される前記ユニットチップのいずれかのユニットチップが回転接続されるようにした。
【００１１】
さらに詳しく言えば、前記チップ接続部は、前記プロセッサコアあるい前記メモリとチップ外部とのトランザクションを伝送する第1の接続部と、前記構成制御部とチップ外部とのトランザクションを伝送する第２の接続部とから構成されるようにし、前記第1の接続部は、前記プロセッサコアと前記メモリユニットチップのいずれかとトランザクションを伝送するように、それぞれの辺部に配設され、前記第２の接続部は、前記構成制御部との同じトランザクションを伝送するように、辺部に配設されるようにした。
【発明の効果】
【００１２】
本発明によれば、プロセッサの演算機能の選択およびプロセッサコア間接続の再構成が可能な基本ユニットチップを所望のトポロジとなるよう三次元積層することにより、スケーラブルな組み込み向けマルチプロセッサシステムを実現する。この際、システム全体を再設計する必要がないため、低コストかつ短ＴＡＴという効果が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明に係るマルチプロセッサシステムおよびその構成方法の好適な実施の形態について、添付図面を参照しながら説明する。特に制限されないが、本実施例におけるマルチプロセッサシステムを構成する基本ユニットチップは、公知のＣＭＯＳトランジスタやバイポーラトランジスタ等の半導体集積回路技術によって、単結晶シリコンもしくはシリコンオンインシュレータ（ＳＯＩ）のような半導体基板上に形成されている。
【００１４】
まず、実施例のマルチプロセッサのシステム構成を説明する。
図８は、マルチプロセッサシステム６００（ＭＰＳ）を概念的に示す。マルチプロセッサシステム６００は、プログラムに従い所定の演算処理を実行するプロセッサ群１００−１〜１００−ｎ（ＰＲＯＣ）、プログラムおよび／またはデータが格納された、もしくはシステム外部との入出力を制御する主記憶／入出力群５００−１〜５００−ｍ（ＭＳ／ＩＯ）、それぞれ接続インタフェース２００−１〜２００−ｎ、４００−１〜４００−ｍを介して前記プロセッサ群１００−１〜１００−ｎ、主記憶／入出力群５００−１〜５００−ｍの間の相互接続を制御するインタコネクト３００（ＩＮＴＣ）から構成される。
【００１５】
図９、図１０には、それぞれインタコネクト３００（ＩＮＴＣ）の第１および第２の構成例を示す。
図９では、トランザクション流を制御する結合点制御回路３１０−１〜３１０−８（ＮＣＮＴ）が接続インタフェース３１１−１〜３１１−８を介してリング状に相互接続されている。結合点制御回路３１０−１〜３１０−８は、所定のフォーマットをもつトランザクション入力に応答し、当該トランザクションの宛先を識別し、宛先ごとに適切な接続インタフェースを介して当該トランザクションを出力する。
【００１６】
図１０では、同様にトランザクション流を制御する結合点制御回路３１２−１〜３１２−７（ＮＣＮＴ）が接続インタフェース３１３−１〜３１３−６を介して二分木状に相互接続されている。一般に、インタコネクトのトポロジは、マルチプロセッサシステム上で主として実行されるアプリケーションの処理性能を最大化するよう固定的に最適化される。
【００１７】
図１に、本発明による基本ユニット７００（ＦＵ）の実施例を示す。基本ユニット７００は、プログラムおよび構成信号７５９に従い所定の処理を実行するプロセッサ要素７２０、７２１（ＰＥ０、ＰＥ１）、それぞれ固有のアドレス空間をもち、プログラムおよび／またはデータが格納されるローカルメモリ７４０、７４１（ＬＭ０、ＬＭ１）、プロセッサ要素７２０、７２１とローカルメモリ７４０、７４１とを相互接続する内部バス７５８（ＩＢＵＳ）、構成信号７５９に従い内部バス７５８上、および内部バス７５８と基本ユニット外部との間で発生するトランザクションを調停するとともに、基本ユニット外部、プロセッサ要素７２０、７２１およびローカルメモリ７４０、７４１との間でトランザクションの伝送を行うバス調停部７３０、７３１（ＡＲＢ０、ＡＲＢ１）、構成信号７５９を出力する構成制御部７１０からなる。
【００１８】
プロセッサ要素７２０、７２１は、内部接続インタフェース７５７により直接接続されるほか、それぞれ外部接続インタフェース７５３、７５４を介して基本ユニット外部との間で相互にトランザクションを伝送する。バス調停部７３０、７３１についても、プロセッサ要素と同様外部接続インタフェース７５５、７５６を備え、基本ユニット内外のトランザクションの伝送を行う。
【００１９】
構成制御部７１０は、本実施例における最も特徴的な構成要素である。この構成制御部７１０は、基本ユニット外部との構成インタフェース７５１−１〜７５１−４、７５２−１〜７５２−４から入力される所定の構成制御信号に応答し、プロセッサ要素７２０、７２１、バス調停部７３０、７３１の動作内容を規定する構成信号７５９を生成する。
【００２０】
なお、特に制限されないが、構成制御部７１０は、構成信号７５９を一意に決定する１個以上の構成語を内部に保持するための手段を備える。さらに、特に制限されないが、構成インタフェース７５１−１〜７５１−４、７５２−１〜７５２−４はそれぞれ基本ユニットを実現する半導体チップの四辺および表裏の所定の領域に並列接続される。
【００２１】
つぎに、基本ユニット７００の主要構成要素および物理実装の詳細について説明する。
図２に、前記構成制御部７１０内に保持される構成語ＣＦＧ＿ＷＯＲＤのフォーマット、ならびに設定値と動作内容の定義例を示す。構成語ＣＦＧ＿ＷＯＲＤは、それぞれ値を独立に設定可能な２ビットのサブ領域ＣＦＧ＿ＰＥ０、ＣＦＧ＿ＰＥ１、ＣＦＧ＿ＡＲＢ０、ＣＦＧ＿ＡＲＢ１からなる。
【００２２】
サブ領域ＣＦＧ＿ＰＥ０は、プロセッサ要素７２０（ＰＥ０）の動作内容を定義する。設定値が“００”または“０１”の場合、当該プロセッサ要素はローカルメモリ７４０（ＬＭ０）または７４１（ＬＭ１）に格納されたＯＳやユーザプログラムなど所定の処理を実行（通常動作）し、必要に応じてプロセッサ要素間のトランザクション伝送（通信）の有無を明示することも可能である。設定値が“１０”または“１１”の場合、当該プロセッサ要素は通常動作を行うのではなく、それぞれ内部接続インタフェース７５７および外部接続インタフェース７５５と外部接続インタフェース７５３との間でトランザクションのバイパスを実行する。
【００２３】
サブ領域ＣＦＧ＿ＰＥ１は、プロセッサ要素７２１（ＰＥ１）の動作内容を定義する。設定値が“００”または“０１”の場合、当該プロセッサ要素はローカルメモリ７４０（ＬＭ０）または７４１（ＬＭ１）に格納されたＯＳやユーザプログラムなど所定の処理を実行（通常動作）し、必要に応じてプロセッサ要素間のトランザクション伝送（通信）の有無を明示することも可能である。設定値が“１０”または“１１”の場合、当該プロセッサ要素は通常動作を行うのではなく、それぞれ内部接続インタフェース７５７および外部接続インタフェース７５６と外部接続インタフェース７５４との間でトランザクションのバイパスを実行する。
【００２４】
サブ領域ＣＦＧ＿ＡＲＢ０は、バス調停部７３０（ＡＲＢ０）の動作内容を定義する。設定値が“００”、“０１”の場合、外部接続インタフェース７５５からのトランザクションをそれぞれローカルメモリ７４０（ＬＭ０）、７４１（ＬＭ１）へ転送するとともに、ローカルメモリ側で生成されるレスポンストランザクションを外部接続インタフェース７５５へ転送する。設定値が“１０”、“１１”の場合、外部接続インタフェース７５５からのトランザクションをそれぞれプロセッサ要素７２０（ＰＥ０）、７２１（ＰＥ１）へ転送するとともに、プロセッサ要素側で生成されるレスポンストランザクションを外部接続インタフェース７５５へ転送する。なお、内部バス７５８上のトランザクションの調停動作は設定値によらず実行される。
【００２５】
サブ領域ＣＦＧ＿ＡＲＢ１は、バス調停部７３１（ＡＲＢ１）の動作内容を定義する。設定値が“００”、“０１”の場合、外部接続インタフェース７５６からのトランザクションをそれぞれローカルメモリ７４０（ＬＭ０）、７４１（ＬＭ１）へ転送するとともに、ローカルメモリ側で生成されるレスポンストランザクションを外部接続インタフェース７５６へ転送する。設定値が“１０”、“１１”の場合、外部接続インタフェース７５６からのトランザクションをそれぞれプロセッサ要素７２０（ＰＥ０）、７２１（ＰＥ１）へ転送するとともに、プロセッサ要素側で生成されるレスポンストランザクションを該接続インタフェース７５６へ転送する。なお、内部バス７５８上のトランザクションの調停動作は設定値によらず実行される。
【００２６】
図３に、代表的な構成語ＣＦＧ＿ＷＯＲＤの設定と、それぞれの設定値に対応する基本ユニット７００（ＦＵ）の機能を模式的に示す。
【００２７】
図４に、基本ユニット７００（ＦＵ）を半導体基板上に形成した基本ユニットチップのレイアウトを模式的に示す。特に制限されないが、基本ユニットチップは正方形もしくは正方形に近い形状をもち、プロセッサ要素７２０、７２１をはじめとする図１に示す基本ユニットの主要構成要素は、基本ユニットチップ中央部の同一符号をもつ領域に形成されているものとする。
【００２８】
チップの各辺の周辺部には、９０度単位の回転対称となるようレイアウトされチップ間接続を実現する接続領域が形成され、複数チップを９０度単位に回転しつつ積層させることができる。特に制限されないが、各接続領域は、基本ユニット外部への論理的インタフェースを実現するレベル変換回路、駆動回路、誘導結合回路など、所定の特性を備えるアナログまたはディジタル回路を含む。
【００２９】
接続領域７６１−１〜７６１−４、７６３−１〜７６３−４は、それぞれ基本ユニットの構成インタフェース７５２−１〜７５２−４、７５１−１〜７５１−４を論理的にインタフェースする１以上の入出力接続手段を含む。これらの接続領域はすべて並列接続されており、相対的に回転した複数チップ間においても構成制御信号の伝送が可能となるよう、入出力接続手段の配置が決定されている。
【００３０】
接続領域７６２−１〜７６２−４、７６４−１〜７６４−４は、それぞれチップ表面、裏面において基本ユニットの外部接続インタフェース７５５、７５６、７５４、７５３を論理的にインタフェースする１以上の入力接続手段、出力接続手段を含む。相対的に回転した複数チップ間においてもトランザクションの伝送が可能となるよう、各接続領域内の入力接続手段、出力接続手段の配置が決定されている。
【００３１】
図５に、基本ユニットチップの第１の辺における接続領域の第１の実施例を示す。本実施例では、前記接続手段として金属蒸着によるＰＡＤの利用を想定している。
【００３２】
ＣＩＯ０、ＣＩＯ１はともに構成制御信号を伝達する入出力接続手段であり、表面側７６１−１および裏面側７６３−１の接続手段は、図示した貫通ビアを介して、もしくは図示しないが当該接続手段をインタフェースする駆動回路７６５−１（ＣＤＲＶＰ）内で論理的に、並列接続される。
【００３３】
ＤＯ０およびＤＯ１、ＤＵＩ０およびＤＵＩ１、ＤＬＩ０およびＤＬＩ１は、それぞれトランザクションを伝達するチップからの出力接続手段、表面からチップへの入力接続手段、裏面からチップへの入力接続手段であり、表面側７６２−１および裏面側７６４−１の出力接続手段は、図示した貫通ビアを介して、もしくは図示しないが当該接続手段をインタフェースする駆動回路７６６−１（ＤＤＲＶＰ）内で論理的に、並列接続される。
【００３４】
図６にはさらに、基本ユニットチップの第１の辺における接続領域の第２の実施例を示す。本実施例では、前記接続手段として金属配線により形成された誘導コイルによる磁気結合の利用を想定している。ただし、磁気結合は容易にチップの表裏を貫通するため、接続手段としての誘導コイルはチップ表面にのみ形成されているものとする。
【００３５】
ＣＩＯ０、ＣＩＯ１はともに構成制御信号を伝達する入出力接続手段であり、駆動回路７６７−１（ＣＤＲＶＩ）によりインタフェースされる。ＤＩＯ０、ＤＩＯ１、ＤＩＯ２、ＤＩＯ３はトランザクションを伝達する入出力接続手段であり、駆動回路７６８−１（ＤＤＲＶＩ）によりインタフェースされる。
【００３６】
ただし、磁気結合を利用した通信においては、磁界の及ぶ限りにおいて、複数チップ上に形成され同軸上に配列された全ての誘導コイルに対するトランザクションのブロードキャストが発生する。このため、前記駆動回路７６８−１内に複数チップ間での調停手段を設ける、もしくは必要に応じてチップ間に磁気結合を遮断するための磁気シールド手段を挿入することが望ましい。
【００３７】
図７に、複数の基本ユニットチップを含むマルチプロセッサシステムの構成例を示す。マルチプロセッサシステムは、ベースチップ８００の上に相互に９０度ごとに回転した向きにある単一種の基本ユニットチップ９００−１〜９００−４を三次元積層したものである。
【００３８】
ベースチップ８００は、基本ユニットチップ群の構成を制御する主構成制御部８１０、ベースチップ外部との接続を制御する外部インタフェース８２０、それらを第１の基本ユニットチップ９００−１へ接続するための接続領域８３０、８４０を含む。
【００３９】
以上のように、本発明によれば処理内容および接続関係を適切に構成した単一種の基本ユニットチップを組み合わせることにより、所望の演算性能および接続トポロジを備える組み込み向けマルチプロセッサシステムを再設計することなく低コストかつ短ＴＡＴで実現できる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例による基本ユニット（ＦＵ）の構成を示す図である。
【図２】構成語のフォーマットおよび動作内容の定義の一例を示す図である。
【図３】基本ユニット（ＦＵ）の機能構成例を示す図である。
【図４】基本ユニット（ＦＵ）のチップレイアウト例を示す図である。
【図５】接続領域の構成を示す図である。
【図６】接続領域の別の構成を示す図である。
【図７】マルチプロセッサシステムの構成例を示す図である。
【図８】マルチプロセッサシステムの概念を示す図である。
【図９】インタコネクトの構成例を示す図である。
【図１０】インタコネクトの他の構成例を示す図である。
【符号の説明】
【００４１】
１００−１〜１００−ｎ：プロセッサ（ＰＲＯＣ）、３００：インタコネクト（ＩＮＴＣ）、５００−１〜５００−ｍ：主記憶／入出力（ＭＳ／ＩＯ）、６００：マルチプロセッサシステム（ＭＰＳ）、７００：基本ユニット（ＦＵ）、７１０：構成制御部（ＣＦＧ）、７２０、７２１：プロセッサ要素（ＰＥ０、ＰＥ１）、７３０、７３１：バス調停部（ＡＲＢ０、ＡＲＢ１）、７４０、７４１：ローカルメモリ（ＬＭ０、ＬＭ１）、８００：ベースチップ、８１０：主構成制御部（ＣＦＧＣ）、８２０：外部インタフェース（ＥＸＩＦ）、９００−１〜９００−４：基本ユニットチップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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