(57)【要約】【課題】出力負荷に対して、第１、第２の昇圧回路の電流供給能力を適切に設定可能な内部電圧発生回路を提供する。【解決手段】第２の昇圧回路１０１を第１の昇圧回路９０１の出力端子に接続し、更に起動後は、第２の昇圧回路１０１の昇圧クロック周波数を低くできるように構成する。これによって、第２の昇圧回路１０１の起動時間を早くするだけでなく、起動後は、第１の昇圧回路９０１の電流供給能力を増大できる。更に、第２の昇圧回路１０１が駆動する際、瞬時的に第１の昇圧回路９０１の出力電圧を変動させることもなく、第１及び第２の昇圧回路９０１，１０１の出力電圧を安定して供給することができる。【選択図】図１
2010022119.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧と第１の端子との間に備えられた第１の昇圧回路と、
前記第１の端子と第２の端子との間に備えられた第２の昇圧回路と、
前記第１の昇圧回路に供給される第１のクロック信号を分周して第２のクロック信号を生成する分周回路と、
前記第１のクロック信号又は前記第２のクロック信号のいずれかを選択して前記第２の昇圧回路に供給するバッファ回路とを有することを特徴とする内部電圧発生回路。
【請求項２】
請求項１記載の内部電圧発生回路において、
前記第１のクロック信号と前記第２のクロック信号とを比較して前記バッファ回路の出力選択タイミングを制御するクロック比較回路を更に有することを特徴とする内部電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路を用いた内部電圧発生回路に関するものである。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置であるフラッシュメモリにおいては、単一電源電圧あるいは低い電源電圧でのデータの読み出し、データの書き換えが要求されており、各動作を実施する際にオンチップで昇圧電圧、あるいは負昇圧電圧を供給する昇圧回路が必要とされている。また、ＣＭＯＳプロセスにおいても昇圧回路で発生された電圧が電源としてアナログ回路の特性改善に用いられている。
【０００３】
図９は、特許文献１に記載の内部電圧発生回路９００の構成を示す。内部電圧発生回路９００は、クロック信号ＣＬＫ及び相補クロック信号ＸＣＬＫに同期して昇圧動作を行って第１の出力ノードＮ１に第１の昇圧電圧ＶＰＵＭＰ１を出力する第１の昇圧回路９０１と、同様にクロック信号ＣＬＫ及びＸＣＬＫに同期して昇圧動作を行って第２の出力ノードＮ２に第２の昇圧電圧ＶＰＵＭＰ２を出力する第２の昇圧回路９０２と、第１の出力ノードＮ１と第２の出力ノードＮ２との間を導通状態又は非導通状態とする高電圧スイッチ回路９０３とを備える。
【０００４】
第１の昇圧回路９０１は、第１の制御信号ＰＰＥ１が活性化されると、第１の昇圧電圧ＶＰＵＭＰ１の電圧レベルを検出して第１の検知信号ＣＫＥ１を活性状態又は不活性状態のいずれかに設定する第１の高電圧検出回路９０４と、第１の検知信号ＣＫＥ１に応じてクロック信号ＣＬＫ及びＸＣＬＫを第１の昇圧クロック信号ＰＣＫ１及びＸＰＣＫ１として出力する第１のＣＬＫゲート回路９０５と、第１の昇圧クロック信号ＰＣＫ１及びＸＰＣＫ１に同期して昇圧動作を行って第１の出力ノードＮ１に第１の昇圧電圧ＶＰＵＭＰ１を出力する第１のチャージポンプ回路９０６とを備える。
【０００５】
第２の昇圧回路９０２は、第２の制御信号ＰＰＥ２が活性化されると、第２の昇圧電圧ＶＰＵＭＰ２の電圧レベルを検出して第２の検知信号ＣＫＥ２を活性状態又は不活性状態のいずれかに設定する第２の高電圧検出回路９０７と、第２の検知信号ＣＫＥ２に応じてクロック信号ＣＬＫ及びＸＣＬＫを第２の昇圧クロック信号ＰＣＫ２及びＸＰＣＫ２として出力する第２のＣＬＫゲート回路９０８と、第２の昇圧クロック信号ＰＣＫ２及びＸＰＣＫ２に同期して昇圧動作を行って第２の出力ノードＮ２に第２の昇圧電圧ＶＰＵＭＰ２を出力する第２のチャージポンプ回路９０９とを備える。
【０００６】
高電圧スイッチ回路９０３は、第１の制御信号ＰＰＥ１に対して相補的な制御信号ＸＰＰＥ１と、第１の検知信号ＣＫＥ１に対して相補的な検知信号ＸＣＫＥ１とに応じて制御され、内部電圧発生回路９００の動作開始時には、第１の出力ノードＮ１と第２の出力ノードＮ２との間を導通状態にし、第１の出力ノードＮ１の電圧レベルが所定の電圧レベルになった後、第１の出力ノードＮ１と第２の出力ノードＮ２との間を遮断状態とする。
【０００７】
図１０は第１のチャージポンプ回路９０６の詳細であり、第１の昇圧クロック信号ＰＣＫ１及びＸＰＣＫ１に同期して昇圧される昇圧容量Ｃａ１〜Ｃａ４と、昇圧された電荷を前段から後段へ転送する電荷転送トランジスタＴａ１〜Ｔａ４と、第１の出力ノードＮ１の電荷の逆流を防止する逆流防止回路Ｔａ５とを備えた４段１並列から構成される。
【０００８】
図１１は第２のチャージポンプ回路９０９の詳細であり、第２の昇圧クロック信号ＰＣＫ２及びＸＰＣＫ２に同期して昇圧される昇圧容量Ｃｂ１〜Ｃｂ６と、昇圧された電荷を前段から後段へ転送する電荷転送トランジスタＴｂ１〜Ｔｂ６と、第２の出力ノードＮ２の電荷の逆流を防止する逆流防止回路Ｔｂ７とを備えた６段１並列から構成される。
【０００９】
ここで、第１及び第２のチャージポンプ回路９０６，９０９はともに第１及び第２の入力端子ＮＩＮ１，ＮＩＮ２に電源電圧ＶＤＤが供給されて、第１及び第２の昇圧電圧ＶＰＵＭＰ１，ＶＰＵＭＰ２を発生する。これら第１及び第２のチャージポンプ回路９０６，９０９の出力電圧、出力電流の関係は、次のとおりとする。すなわち、第１のチャージポンプ回路９０６の昇圧電圧ＶＰＵＭＰ１は、第２のチャージポンプ回路９０９の昇圧電圧ＶＰＵＭＰ２より低く、かつ、第１のチャージポンプ回路９０６の電流供給能力ＩＰＵＭＰ１は、第２のチャージポンプ回路９０９の電流供給能力ＩＰＵＭＰ２より大きいものとする。更に例えば、第１のチャージポンプ回路９０６の昇圧容量Ｃａ１〜Ｃａ４の容量値は５ｐＦ、第２のチャージポンプ回路９０９の昇圧容量Ｃｂ１〜Ｃｂ６の容量値は１ｐＦとする。
【００１０】
図１２は図９〜図１１の動作波形であり、図１２を用いて昇圧動作を簡単に説明する。
【００１１】
〔時刻Ｔ０〕
回路の初期状態を示し、第１の制御信号ＰＰＥ１及び第２の制御信号ＰＰＥ２がいずれも“Ｌ”である。
【００１２】
〔時刻Ｔ１〕
時刻Ｔ１において、第１の制御信号ＰＰＥ１が“Ｌ”から“Ｈ”に遷移する。このとき、第１の出力ノードＮ１の第１の昇圧電圧ＶＰＵＭＰ１は、第１の目標電圧ＶＰＰ１＿ＴＡＲＧＥＴに達しておらず、第１の高電圧検出回路９０４は第１の検知信号ＣＫＥ１として“Ｌ”を出力する。これにより、第１のＣＬＫゲート回路９０５は、第１の昇圧クロック信号ＰＣＫ１及びＸＰＣＫ１としてクロック信号ＣＬＫ及びＸＣＬＫを出力し、第１のチャージポンプ回路９０６は第１の昇圧クロック信号ＰＣＫ１及びＸＰＣＫ１に同期して昇圧動作を開始する。
【００１３】
同様に第２の制御信号ＰＰＥ２が“Ｌ”から“Ｈ”に遷移する。このとき、第２の出力ノードＮ２の第２の昇圧電圧ＶＰＵＭＰ２も、第２の目標電圧ＶＰＰ２＿ＴＡＲＧＥＴに達しておらず、第２の高電圧検出回路９０７は第２の検知信号ＣＫＥ２として“Ｌ”を出力する。これにより、第２のＣＬＫゲート回路９０８は、第２の昇圧クロック信号ＰＣＫ２及びＸＰＣＫ２としてクロック信号ＣＬＫ及びＸＣＬＫを出力し、第２のチャージポンプ回路９０９は第２の昇圧クロック信号ＰＣＫ２及びＸＰＣＫ２に同期して昇圧動作を開始する。
【００１４】
上記より、第１の検知信号ＣＫＥ１が“Ｌ”であるため、これに対して相補的な検知信号ＸＣＫＥ１が“Ｈ”となり、高電圧スイッチ回路９０３が導通状態となる。これにより、第１のチャージポンプ回路９０６と第２のチャージポンプ回路９０９との双方によって、第１の出力ノードＮ１と第２の出力ノードＮ２との充電が開始される。
【００１５】
〔時刻Ｔ２〕
時刻Ｔ２では、高電圧スイッチ回路９０３が導通状態のまま、第１のチャージポンプ回路９０６と第２のチャージポンプ回路９０９とによって、第１の出力ノードＮ１と第２の出力ノードＮ２が同じ速度で充電される。
【００１６】
〔時刻Ｔ３〕
時刻Ｔ３となり、第１の昇圧電圧ＶＰＵＭＰ１が第１の目標電圧ＶＰＰ１＿ＴＡＲＧＥＴに到達すると、第１の高電圧検出回路９０４の第１の検知信号ＣＫＥ１が“Ｌ”から“Ｈ”に遷移し、第１のＣＬＫゲート回路９０５は第１の昇圧クロック信号ＰＣＫ１を“Ｌ”に、その相補信号ＸＰＣＫ１を“Ｈ”にそれぞれ固定する。これによって、第１のチャージポンプ回路９０５の昇圧動作が停止されると同時に、高電圧スイッチ回路９０３が導通状態から非導通状態へと遷移し、第１の出力ノードＮ１と第２の出力ノードＮ２とが遮断される。
【００１７】
時刻Ｔ１から時刻Ｔ３までの高電圧スイッチ回路９０３が導通状態である「Ｐｈａｓｅ１」の間、電流供給能力の低い第２のチャージポンプ回路９０９の第２の出力ノードＮ２は、電流供給能力の高い第１のチャージポンプ回路９０６によって第１の目標電圧ＶＰＰ１＿ＴＡＲＧＥＴまで急速に充電される。時刻Ｔ３以降、高電圧スイッチ回路９０３が非導通状態となって第１のチャージポンプ回路９０６と第２のチャージポンプ回路９０９とが別々に動作する「Ｐｈａｓｅ２」に遷移する。
【００１８】
〔時刻Ｔ４〕
時刻Ｔ４となり、第１の昇圧容量Ｃａ１〜Ｃａ４（＝５ｐＦ）を持つ第１のチャージポンプ回路９０６に対して、１／５の昇圧容量Ｃｂ１〜Ｃｂ６（＝１ｐＦ）を持つ第２のチャージポンプ回路９０９のみで第２の出力ノードＮ２を充電し、時刻Ｔ５にて第２の目標電圧ＶＰＰ２＿ＴＡＲＧＥＴに到達する。電流供給能力の低い第２のチャージポンプ回路９０９のみを用いて第２の出力ノードＮ２の充電を行うＰｈａｓｅ２では、第２の出力ノードＮ２の時間当たりの電圧変化は、Ｐｈａｓｅ１に比べて急激に小さくなる。
【００１９】
これ以降、第１の出力ノードＮ１の電圧レベルに応じて第１の検知信号ＣＫＥ１が、第２の出力ノードＮ２の電圧レベルに応じて第２の検知信号ＣＫＥ２がそれぞれ論理反転し、第１のチャージポンプ回路９０６と第２のチャージポンプ回路９０９との間欠動作が繰り返されて各々の電圧レベルが保持される。
【００２０】
以上のように、電流供給能力が高い第１のチャージポンプ回路９０６の第１の出力ノードＮ１と、電流供給能力が低い第２のチャージポンプ回路９０９の第２の出力ノードＮ２とを高電圧スイッチ回路９０３によって導通／非導通状態に制御することで、内部電圧発生回路９００の面積増大を抑制した上で、電流供給能力が低い第２のチャージポンプ回路９０９の第２の出力ノードＮ２の電圧セットアップ時間を早くすることが可能となる。
【特許文献１】特開平１１−１３４８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、上記従来例の内部電圧発生回路９００では、Ｐｈａｓｅ２における第２のチャージポンプ回路９０９のセットアップ時間短縮を図る際、セットアップ時間短縮のためだけに、図１１に示す第２の昇圧容量Ｃｂ１〜Ｃｂ６を大きくする場合が発生し、利用効率の悪い回路を増加させる課題があった。また、上記セットアップ時間短縮のために第２の昇圧容量Ｃｂ１〜Ｃｂ６を増加した場合、第２の出力ノードＮ２のリップル抑制用に第２のチャージポンプ回路９０９の当該第２の出力ノードＮ２に平滑容量が必要となり、回路面積が大きくなる課題があった。
【課題を解決するための手段】
【００２２】
本発明の１つの局面に従うと、第１の電圧と第１の端子との間に備えられた第１の昇圧回路と、前記第１の端子と第２の端子との間に備えられた第２の昇圧回路と、前記第１の昇圧回路に供給される第１のクロック信号を分周して第２のクロック信号を生成する分周回路と、前記第１のクロック信号又は前記第２のクロック信号のいずれかを選択して前記第２の昇圧回路に供給するバッファ回路とを有する内部電圧発生回路の構成が採用される。
【発明の効果】
【００２３】
請求項１の発明によれば、第２の昇圧回路における電流供給能力の小さい第２のチャージポンプ回路の入力電圧として、第１の昇圧回路における第１のチャージポンプ回路の昇圧電圧を利用し、それぞれのチャージポンプ回路を高電圧検出回路により制御し、更に第２のチャージポンプ回路に供給する昇圧クロック信号を分周することで、第２のチャージポンプ回路のセットアップ時間を短縮でき、セットアップ終了後は、第１のチャージポンプ回路の出力負荷に電流供給を集中でき、更に安定した昇圧電圧と安定した昇圧電流の供給が可能である。
【００２４】
請求項２の発明によれば、クロック信号と分周クロック信号との切り換えを“Ｈ”又は“Ｌ”の時に行うことで、昇圧クロック信号の周期が一時的に短くなることを防止でき、出力電圧変動の増加を抑制できる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一又は相当部分には同一の符号を付しその説明は繰り返さない。
【００２６】
（第１の実施形態）
＜構成＞
図１は、本発明の第１の実施形態による内部電圧発生回路１００の構成を示す。この内部電圧発生回路１００は、第１の制御信号ＰＰＥ１に応じて駆動する第１の昇圧回路９０１と、第２の制御信号ＰＰＥ２に応じて駆動する第２の昇圧回路１０１とを備え、第１の昇圧回路９０１の第１の出力ノードＮ１に第１の昇圧電圧ＶＰＵＭＰ１を出力し、第２の昇圧回路１０１の第２の出力ノードＮ２に第２の昇圧電圧ＶＰＵＭＰ２を出力する。１０２は、制御信号ＦＤＥに応じてクロック信号ＣＬＫをＮ分周（Ｎは２以上の自然数）し、分周クロック信号ＦＣＫを出力する分周回路（ＦＤＩＶ）、１０３は制御信号ＦＤＥに応じて、クロック信号ＣＬＫあるいは分周クロック信号ＦＣＫのいずれか一方をクロック信号ＳＣＫとして出力し、同時にこのクロック信号ＳＣＫに対して相補的なクロック信号ＸＳＣＫを出力するバッファ回路（ＢＵＦ）である。１０４は、第１の昇圧回路９０１の第１の昇圧電圧ＶＰＵＭＰ１を入力電圧として第２の昇圧電圧ＶＰＵＭＰ２を発生する第２のチャージポンプ回路である。
【００２７】
図２は、分周回路１０２の構成例である。１０５はフリップフロップ回路であり、制御信号ＦＤＥが“Ｌ”の時、リセット状態となって端子Ｑより“Ｌ”が出力される。一方、端子ＮＱは端子Ｑに対して相補的な信号端子であり、リセット状態で端子ＮＱより“Ｈ”が出力される。制御信号ＦＤＥが“Ｈ”の時、クロック信号ＣＬＫの立ち上がりエッジをトリガとして、端子Ｑを論理反転させる。これにより、クロック信号ＣＬＫに対して周波数が半分である分周クロック信号ＦＣＫを出力する。
【００２８】
図３は、バッファ回路１０３の構成例である。１０７〜１１１は論理素子であり、ＦＤＥが“Ｌ”の時、一方の入力論理素子１０７が有効となってクロック信号ＣＬＫが選択されてクロック信号ＳＣＫとして出力され、同時にクロック信号ＳＣＫに対して相補的なクロック信号ＸＳＣＫが出力される。ＦＤＥが“Ｈ”の時、他方の入力論理素子１０８が有効となって分周クロック信号ＦＣＫが選択されてクロック信号ＳＣＫとして出力され、同時にクロック信号ＳＣＫに対して相補的なクロック信号ＸＳＣＫが出力される。
【００２９】
図４は、２段１並列の第２のチャージポンプ回路１０４の構成例である。Ｃｃ１〜Ｃｃ２は、第２の昇圧クロック信号ＰＣＫ２及びＸＰＣＫ２によって昇圧される昇圧容量、Ｔｃ１〜Ｔｃ２はダイオード接続されて、電荷を前段より後段に転送する電荷転送トランジスタ、Ｔｃ３は昇圧電圧ＶＰＵＭＰ２の逆流を防止する逆流防止回路である。ここで第２のチャージポンプ回路１０４は第１のチャージポンプ回路９０６の第１の昇圧電圧ＶＰＵＭＰ１を入力電圧として、第１の昇圧電圧ＶＰＵＭＰ１より高い電圧レベルである第２の昇圧電圧ＶＰＵＭＰ２を発生する。つまり、第２のチャージポンプ回路回路１０４の昇圧電圧ＶＰＵＭＰ２は、
ＶＰＵＭＰ２＝ＶＰＵＭＰ１＋Ｖα
となる。ここに、Ｖαは第２のチャージポンプ回路１０４における電圧上昇分である。
【００３０】
なお、図２の分周回路１０２はこれに限らず、同様の機能を果たすものであればよく、更に１／２分周でなくともよく、１／Ｎ分周（Ｎ：２以上の自然数）であってもよい。相補的なクロック信号を分周回路１０２で生成してもよい。
【００３１】
また、チャージポンプ回路９０６，１０４の並列数、段数は一例であり、これに限らなくてよく、更に構成においても同様の機能を果たすものであればよい。また、一例として第１の昇圧回路９０１と第２の昇圧回路１０１とを１対として設けているが、第２の昇圧回路１０１のチャージポンプ回路を複数個備え、それぞれのチャージポンプ回路を第１の出力ノードＮ１に接続して構成することも可能である。そのとき、分周回路１０２及びバッファ回路１０３を共通にすることも、あるいは複数個備えて構成しても同様の効果が得られる。
【００３２】
次に、図５を参照しつつ、図１から図４に示した内部電圧発生回路１００の動作について説明する。ここに、第１及び第２のチャージポンプ回路９０６，１０４の出力電圧、出力電流の関係として、第１のチャージポンプ回路９０６の第１の昇圧電圧ＶＰＵＭＰ１は、第２のチャージポンプ回路１０４の第２の昇圧電圧ＶＰＵＭＰ２より低く、かつ、第１のチャージポンプ回路９０６の電流供給能力ＩＰＵＭＰ１は、第２のチャージポンプ回路１０４の電流供給能力ＩＰＵＭＰ２より大きいものとする。
【００３３】
〔時刻Ｔ０〕
回路の初期状態を示し、第１の制御信号ＰＰＥ１及び第２の制御信号ＰＰＥ２がいずれも“Ｌ”である。
【００３４】
〔時刻Ｔ１〕
時間Ｔ１において、第１の制御信号ＰＰＥ１が“Ｌ”から“Ｈ”に遷移する。このとき、第１の出力ノードＮ１の第１の昇圧電圧ＶＰＵＭＰ１は、第１の目標電圧ＶＰＰ１＿ＴＡＲＧＥＴに達しておらず、第１の高電圧検出回路９０４は第１の検知信号ＣＫＥ１として“Ｌ”を出力する。これにより、第１のＣＬＫゲート回路９０５は、第１の昇圧クロック信号ＰＣＫ１及びＸＰＣＫ１としてクロック信号ＣＬＫ及びＸＣＬＫを出力し、第１のチャージポンプ回路９０６は第１の昇圧クロック信号ＰＣＫ１及びＸＰＣＫ１に同期して昇圧動作を開始する。
【００３５】
同様に第２の制御信号ＰＰＥ２が“Ｌ”から“Ｈ”に遷移する。このとき、第２の出力ノードＮ２の第２の昇圧電圧ＶＰＵＭＰ２も、第２の目標電圧ＶＰＰ２＿ＴＡＲＧＥＴに達しておらず、第２の高電圧検出回路９０７は第２の検知信号ＣＫＥ２として“Ｌ”を出力する。また、制御信号ＦＤＥが“Ｌ”であるため、分周回路１０２は分周クロックＦＣＫを“Ｌ”に固定し、バッファ回路１０３は第２のＣＬＫゲート回路９０８へのクロック信号ＳＣＫとしてクロック信号ＣＬＫを出力する。
【００３６】
これにより、第２のＣＬＫゲート回路９０８は、第２の昇圧クロック信号ＰＣＫ２及びＸＰＣＫ２としてクロック信号ＳＣＫ及びＸＳＣＫを出力し、第２のチャージポンプ回路１０４は第２の昇圧クロック信号ＰＣＫ２及びＸＰＣＫ２に同期して昇圧動作を開始する。
【００３７】
〔時刻Ｔ２〕
時刻Ｔ２において、第１のチャージポンプ回路９０６は、第１の昇圧クロック信号ＰＣＫ１及びＸＰＣＫ１が供給されて第１の出力ノードＮ１に第１の昇圧電圧ＶＰＵＭＰ１を出力し、第２のチャージポンプ回路１０４は、第２の昇圧クロック信号ＰＣＫ２及びＸＰＣＫ２が供給されて第２の出力ノードＮ２に第２の昇圧電圧ＶＰＵＭＰ２（＝ＶＰＵＭＰ１＋Ｖα）を出力する。ここまで、第２の昇圧電圧ＶＰＵＭＰ２と第１の昇圧電圧ＶＰＵＭＰ１とのセットアップ時間は、ほぼ同等となる。
【００３８】
〔時刻Ｔ３〕
時刻Ｔ３において、第１の出力ノードＮ１の第１の昇圧電圧ＶＰＵＭＰ１が第１の目標電圧ＶＰＰ１＿ＴＡＲＧＥＴに達成すると、第１の高電圧検出回路９０４の第１の検知信号ＣＫＥ１が“Ｌ”から“Ｈ”に遷移する。これによって、第１のＣＬＫゲート回路９０５によって第１の昇圧クロック信号ＰＣＫ１が“Ｌ”に、その相補信号ＸＰＣＫ１が“Ｈ”にそれぞれ固定され、第１のチャージポンプ回路９０６の昇圧動作が停止される。一方、第２の出力ノードＮ２の第２の昇圧電圧ＶＰＵＭＰ２は第２の目標電圧ＶＰＰ２＿ＴＡＲＧＥＴに達成していないため、昇圧動作が続けられる。これより第２の昇圧電圧ＶＰＵＭＰ２の電圧上昇において、第１のチャージポンプ回路９０６による上昇はなくなり、第２のチャージポンプ回路１０４のみの電流供給能力となるため、電圧上昇速度が低下する。つまり、時刻Ｔ３までは従来例同様、他のチャージポンプ回路９０６からの補助を受けて電圧上昇を行う「Ｐｈａｓｅ１」であり、時刻Ｔ３以降、他のチャージポンプ回路９０６からの補助がなくなる「Ｐｈａｓｅ２」へと遷移する。
【００３９】
〔時刻Ｔ４〕
時刻Ｔ４において、第２の出力ノードＮ２の第２の昇圧電圧ＶＰＵＭＰ２が第２の目標電圧ＶＰＰ２＿ＴＡＲＧＥＴに達成する。これによって第２のチャージポンプ回路１０４の昇圧動作が停止される。ただし、第２の昇圧電圧ＶＰＵＭＰ２は、第１の昇圧電圧ＶＰＵＭＰ１の第１の目標電圧ＶＰＰ１＿ＴＡＲＧＥＴまで、第１の昇圧電圧ＶＰＵＭＰ１とほぼ同じ速度で電圧上昇し、セットアップ時間が短縮される。また、当然ながら、第２のチャージポンプ回路１０４が停止している間、第２のチャージポンプ回路１０４による第１のチャージポンプ回路９０６の第１の昇圧電圧ＶＰＵＭＰ１の電荷消費はなくなるため、第２のチャージポンプ回路１０４に供給していた電荷を第１のチャージポンプ回路９０６の出力負荷に供給することができ、第１の昇圧回路９０１の利用効率を向上させることが可能である。
【００４０】
〔時刻Ｔ５〕
時刻Ｔ５において、第１の昇圧電圧ＶＰＵＭＰ１が第１の目標電圧ＶＰＰ１＿ＴＡＲＧＥＴを下回ると第１の検知信号ＣＫＥ１が“Ｌ”から“Ｈ”へと遷移し、第１のチャージポンプ回路９０６の昇圧動作が再開される。
【００４１】
〔時刻Ｔ６〕
時刻Ｔ６において、制御信号ＦＤＥが“Ｌ”から“Ｈ”へと遷移すると、分周回路１０２が駆動してクロック信号ＣＬＫが２分周された分周クロック信号ＦＣＫが出力される。同時に、バッファ回路１０３は、第２のＣＬＫゲート回路９０８へのクロック信号ＳＣＫとして、クロック信号ＣＬＫから分周クロック信号ＦＣＫに切り換えて出力を開始する。これにより、第２のチャージポンプ回路１０４の第２の昇圧クロック信号ＰＣＫ２及びＸＰＣＫ２として、分周クロック信号ＦＣＫに基づくクロック信号ＳＣＫ及びＸＳＣＫが供給される。したがって、第２のチャージポンプ回路１０４が昇圧動作を開始した場合において、第１の出力ノードＮ１の電荷を急激に使用することがなくなるため、第２の出力ノードＮ２のセットアップ時間短縮のために第２のチャージポンプ回路１０４の昇圧容量Ｃｃ１，Ｃｃ２を増やした場合においても、第１の出力ノードＮ１の電位の安定性を保持でき、更に第１のチャージポンプ回路９０６の電流供給能力ＩＰＵＭＰ１による安定的な電荷供給が可能となる。
【００４２】
以降、第１の出力ノードＮ１の第１の昇圧電圧ＶＰＵＭＰ１の電圧レベルに応じて第１のチャージポンプ回路９０６は間欠動作を行い、同様に第２の出力ノードＮ２の第２の昇圧電圧ＶＰＵＭＰ２の電圧レベルに応じて第２のチャージポンプ回路１０４は間欠動作を行う。この間、時刻Ｔ７にて第２の検知信号ＣＫＥ２が立ち下がり、時刻Ｔ８にて第１の検知信号ＣＫＥ１が立ち下がり、時刻Ｔ９にて第１の検知信号ＣＫＥ１が立ち上がる。
【００４３】
なお、分周回路１０２、バッファ回路１０３の両方、又は一方を第２の高電圧検出回路９０７の第２の検知信号ＣＫＥ２に同期させることで消費電流を削減することが可能である。
【００４４】
＜効果＞
以上のように、電流供給能力の小さい第２のチャージポンプ回路１０４の入力電圧として、第１のチャージポンプ回路９０６の第１の昇圧電圧ＶＰＵＭＰ１を利用し、それぞれのチャージポンプ回路９０６，１０４を別々の高電圧検出回路９０４，９０７により制御し、更に第２のチャージポンプ回路１０４に供給する昇圧クロック信号を分周することで、第２のチャージポンプ回路１０４のセットアップ時間を短縮できる。また、セットアップ終了後は、第１のチャージポンプ回路９０６の出力負荷に電流供給を集中でき、かつ、第２のチャージポンプ回路１０４が動作した場合にも昇圧クロック信号の周波数を低くしているため、第１のチャージポンプ回路９０６の出力電圧の変動を抑制でき、更に安定した昇圧電圧と安定した昇圧電流の供給が可能となる。
【００４５】
（第２の実施形態）
図６に示す内部電圧発生回路２００は第２の実施形態であり、第１の実施の形態で示した図１に対して、クロック信号ＣＬＫと分周クロック信号ＦＣＫとを比較して新たな制御信号ＦＣＥを出力するクロック比較回路（ＣＭＰ）２０１によってバッファ回路１０３を制御する点が異なる。クロック比較回路２０１は図７に示すとおりであり、クロック信号ＣＬＫと分周クロック信号ＦＣＫとがともに“Ｈ”の時に演算回路２０２の出力が“Ｈ”となってラッチ回路２０３のクロック端子に入力され、データ信号として与えられた制御信号ＦＤＥ（＝“Ｈ”）を出力する。この結果、バッファ回路１０３によってクロック信号ＣＬＫと分周クロック信号ＦＣＫとが切り換えられる。
【００４６】
図８はタイミング図であり、図５に対して時刻Ｔ６ａが追加されている。時刻Ｔ６において、制御信号ＦＤＥが論理遷移しているが、クロック信号ＣＬＫ及び分周クロック信号ＦＣＫがともに“Ｌ”であるため、新たな制御信号ＦＣＥは“Ｌ”を出力したままとなる。時刻Ｔ６ａとなって、クロック信号ＣＬＫ及び分周クロック信号ＦＣＫがともに“Ｈ”となることで、制御信号ＦＤＥ（＝“Ｈ”）が有効となり、新たな制御信号ＦＣＥが論理遷移してバッファ回路１０３より、分周クロック信号ＦＣＫに基づく第２のＣＬＫゲート回路９０８へのクロック信号ＳＣＫ及びＸＳＣＫとして出力される。
【００４７】
なお、分周回路１０２、バッファ回路１０３、クロック比較回路２０１の全て、又はいずれかを第２の高電圧検出回路９０７の第２の検知信号ＣＫＥ２に同期させることで消費電流を削減することが可能である。
【００４８】
以上によって、クロック信号ＣＬＫと分周クロック信号ＦＣＫとの切り換えを“Ｈ”又は“Ｌ”の時に行うことで、第２のＣＬＫゲート回路９０８へのクロック信号ＳＣＫ及びＸＳＣＫの周期が一時的に短くなることを防止でき、出力電圧変動の増加を抑制できる。
【００４９】
なお、単相のクロック信号ＣＬＫ及びＸＣＬＫを用いた実施形態の説明を行ったが、第１及び第２のチャージポンプ回路９０６，１０４が多並列構成になった場合には、多相クロック信号を対応するチャージポンプ回路に供給することで、同様の機能と効果が得られることは明確である。
【産業上の利用可能性】
【００５０】
本発明に係る内部電圧発生回路は、不揮発性半導体記憶装置の電源発生回路等として有用である。また、ＤＲＡＭ等の揮発性半導体記憶装置や、液晶装置、携帯機器の電源回路等の用途にも応用できる。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態による内部電圧発生回路の構成を示すブロック図である。
【図２】図１中の分周回路の詳細構成例を示す回路図である。
【図３】図１中のバッファ回路の詳細構成例を示す回路図である。
【図４】図１中の第２のチャージポンプ回路の詳細構成例を示す回路図である。
【図５】図１の内部電圧発生回路の動作を示すタイミング図である。
【図６】本発明の第２の実施形態による内部電圧発生回路の構成を示すブロック図である。
【図７】図６中のクロック比較回路の詳細構成例を示す回路図である。
【図８】図６の内部電圧発生回路の動作を示すタイミング図である。
【図９】内部電圧発生回路の従来例の構成を示すブロック図である。
【図１０】図９中の第１のチャージポンプ回路の詳細構成例を示す回路図である。
【図１１】図９中の第２のチャージポンプ回路の詳細構成例を示す回路図である。
【図１２】図９の内部電圧発生回路の動作を示すタイミング図である。
【符号の説明】
【００５２】
１００  内部電圧発生回路
１０１  第２の昇圧回路
１０２  分周回路
１０３  バッファ回路
１０４  第２のチャージポンプ回路
２００  内部電圧発生回路
２０１  クロック比較回路
９００  内部電圧発生回路
９０１  第１の昇圧回路
９０２  第２の昇圧回路
９０３  高電圧スイッチ回路
９０４  第１の高電圧検出回路
９０５  第１のＣＬＫゲート回路
９０６  第１のチャージポンプ回路
９０７  第２の高電圧検出回路
９０８  第２のＣＬＫゲート回路
９０９  第２のチャージポンプ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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