(57)【要約】【課題】低リークで特性のばらつきの少ない薄膜トランジスタを備える表示装置の提供。【解決手段】表示部を備える基板に薄膜トランジスタが形成された表示装置であって、  前記薄膜トランジスタは、ゲート電極と、前記ゲート電極を被って形成されたゲート絶縁膜と、  前記ゲート絶縁膜の上面に前記ゲート電極を跨って形成された、少なくとも、多結晶半導体膜、非晶質半導体膜、および高濃度ドープト非晶質半導体層の順次積層体からなる半導体膜積層体と、  前記半導体膜積層体の上面に前記ゲート電極に重なる領域を間にして互いに対向して配置される第１電極と第２電極を備え、  前記第１電極と第２電極の間の前記高濃度ドープト非晶質半導体層はその下層の非晶質半導体膜が露出する程度に除去され、  前記第１電極から延在される配線の直下および前記第２電極から延在される配線の直下のそれぞれに前記半導体膜積層体が形成された構成からなる。【選択図】  図１
2010108957.tif 000002
【特許請求の範囲】
【請求項１】
表示部を備える基板に薄膜トランジスタが形成された表示装置であって、
前記薄膜トランジスタは、ゲート電極と、前記ゲート電極を被って形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に前記ゲート電極を跨って形成された、少なくとも、多結晶半導体膜、非晶質半導体膜の順次積層体からなる半導体膜積層体と、
前記半導体膜積層体の上面に前記ゲート電極に重なる領域を間にして互いに対向して配置される第１電極と第２電極を備え、
前記第１電極から延在される配線の直下および前記第２電極から延在される配線の直下のそれぞれに前記半導体膜積層体が形成された構成からなることを特徴とする表示装置。
【請求項２】
前記表示部は複数の画素の集合から構成され、前記薄膜トランジスタは前記各画素の領域に形成されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記表示部は複数の画素の集合から構成され、前記表示部に隣接して前記各画素を駆動させる駆動回路が形成され、前記薄膜トランジスタは前記駆動回路内に形成されていることを特徴とする請求項１に記載の表示装置。
【請求項４】
表示部を備える基板に薄膜トランジスタが形成された表示装置であって、
前記薄膜トランジスタは、ゲート電極と、前記ゲート電極を被って形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に前記ゲート電極を跨って形成された、少なくとも、多結晶半導体膜、非晶質半導体膜、および高濃度ドープト非晶質半導体膜の順次積層体からなる半導体膜積層体と、
前記半導体膜積層体の上面に前記ゲート電極に重なる領域を間にして互いに対向して配置される第１電極と第２電極を備え、
前記第１電極と第２電極の間の前記高濃度ドープト非晶質半導体層はその下層の非晶質半導体膜が露出するまで除去され、
前記第１電極から延在される配線の直下および前記第２電極から延在される配線の直下のそれぞれに前記半導体膜積層体が形成された構成からなることを特徴とする表示装置。
【請求項５】
前記表示部は複数の画素の集合から構成され、前記薄膜トランジスタは前記各画素の領域に形成されていることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記表示部は複数の画素の集合から構成され、前記表示部に隣接して前記各画素を駆動させる駆動回路が形成され、前記薄膜トランジスタは前記駆動回路内に形成されていることを特徴とする請求項４に記載の表示装置。
【請求項７】
表示部を備える基板に薄膜トランジスタが形成された表示装置の製造方法であって、
前記薄膜トランジスタは、
少なくともゲート電極を被ってゲート絶縁膜を形成する行程と、
前記ゲート絶縁膜の上面に、少なくとも、多結晶半導体膜、非晶質半導体膜、高濃度ドープト非晶質半導体膜、金属膜を順次形成する行程と、
前記金属膜上に、前記薄膜トランジスタの形成しようとする第１電極と第２電極の間の領域において膜厚が小さく前記第１電極およびこの第１電極から延在される配線および前記第２電極およびこの第２電極から延在される配線の形成領域において膜厚の大きなフォトレジスト膜を形成する行程と、
前記フォトレジスト膜をマスクとし、前記金属膜、前記高濃度ドープト非晶質半導体膜、前記非晶質半導体膜、前記多結晶半導体膜を順次エッチングする行程と、
前記フォトレジスト膜をアッシングにより前記薄膜トランジスタの形成しようとする第１電極と第２電極の間の領域において開口を形成する行程と、
前記開口が形成された前記フォトレジスト膜をマスクとして前記金属膜、前記高濃度ドープト非晶質半導体膜をその下層の非晶質半導体膜が露出する程度にエッチングする行程と、
を経て形成されることを特徴とする表示装置の製造方法。
【請求項８】
膜厚が小さい領域と大きな領域をもつ前記フォトレジスト膜は、ハーフトーンマスクによる露光によって形成することを特徴とする請求項７に記載の表示装置の製造方法。
【請求項９】
膜厚が小さい領域と大きな領域をもつ前記フォトレジスト膜は、グレートーンマスクによる露光によって形成することを特徴とする請求項７に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置およびその製造方法に係り、特に、その表示基板上に薄膜トランジスタが形成された表示装置およびその製造方法に関する。
【背景技術】
【０００２】
たとえば有機ＥＬ表示装置（Organic Electro Luminescence Device）は、その表示基板にマトリックス状に配置される各画素に有機ＥＬ素子を備え、これら有機ＥＬ素子のそれぞれの発光によって画像表示がなされるようになっている。
【０００３】
そして、各画素は、たとえば行方向に配列された複数の画素が列方向に順次選択され、その選択のタイミングに合わせて、列方向に配列された複数の画素に共通に形成された信号線（ドレイン線）を通して信号（映像信号）が供給され、この信号に応じた電流が有機ＥＬ素子に流れることによって駆動されるようになっている。
【０００４】
このため、各画素には、少なくとも、行方向に配列された複数の画素を選択するためのスイッチング素子と、映像信号に応じた電流を有機ＥＬ素子に流すための電流制御素子を備え、これらスイッチング素子および電流制御素子は、いずれもＭＩＳ（Metal Insulator Semiconductor）構造からなる薄膜トランジスタによって構成されている。
【０００５】
このような薄膜トランジスタの構成としては、たとえば下記特許文献１に開示されたものが知られ、その断面図を図２に示す。なお、図２は本発明の実施例における図１（ｂ）に示した図と対応しており、図２の説明にあっては概略的な範囲に止める。詳細な構成は図１（ｂ）における説明を参照されたい。
【０００６】
図２において、薄膜トランジスタＴＦＴはいわゆるボトムゲート型と称される構成となっている。すなわち、ゲート電極１１を被うゲート絶縁膜１２上に多結晶半導体膜１３、非晶質半導体膜１４、高濃度不純物がドープされた非晶質半導体膜（高濃度ドープト非晶質半導体膜）１５の順次積層体（半導体膜積層体１６）が島状に形成されている。半導体膜積層体１６の上面には、ドレイン電極１７、ソース電極１８が形成されている。この場合、ドレイン電極１７とソース電極１８の間の高濃度ドープト非晶質半導体層１５はその下層の非晶質半導体膜１４が露出する程度に除去され、オーミックコンタクト層として機能するようになっている。ドレイン電極１７、ソース電極１８は、それぞれ、島状に形成された半導体膜積層体１６の側壁面に沿い該半導体膜積層体１６の外周部にまで延在されて形成されている。
【０００７】
なお、薄膜トランジスタＴＦＴにおけるドレイン電極およびソース電極は、バイアスの印加状態によって入れ変わって動作するが、この明細書では、説明の便宜上、図中左側の電極をドレイン電極、図中右側の電極をソース電極と称する。また、ドレイン電極およびソース電極のうち一方の電極を第１電極、他方の電極を第２電極と称する場合がある。
【０００８】
また、下記非特許文献１には、図３に示すような薄膜トランジスタＴＦＴの構成が開示されている。図３は、図２に対応して描いた図となっている。図３において、図２の場合と比較して異なる構成は、高濃度ドープト非晶質半導体膜１５は、非晶質半導体膜１４の表面のみならず、島状に形成された半導体膜積層体（非晶質半導体膜１４、多結晶半導体膜１３）の側壁面に沿い該半導体膜積層体の外周部にまで延在されて形成されているとともに、ドレイン電極１７、ソース電極１８は、前記高濃度ドープト非晶質半導体膜１５上に重畳されて形成されている。
【特許文献１】特開２００５−１６７０５１号公報
【非特許文献１】International Display Workshop 2007 p481 日立DP
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図２に記載された薄膜トランジスタＴＦＴは、チャネルが形成されるゲート絶縁膜１２と半導体膜の界面において該半導体層が多結晶半導体層１３で形成されている。このため、いわゆるＳ値および信頼性において良好で、非晶質半導体膜１４からの水素供給によってリーク低減が図れるようになる。しかし、オフ状態において、ドレイン電極１７とソース電極１８との間に漏れ電流が発生することが指摘されている。半導体膜積層体１６の側壁面から露出されている多結晶半導体膜１３がドレイン電極１７およびソース電極１８に接触しているからだと考えられる。
【００１０】
これに対して、図３に記載された薄膜トランジスタＴＦＴは、ドレイン電極１７およびソース電極１８の多結晶半導体膜１３との直接の接触はないことから、オフ状態における漏れ電流の発生を低減できるようになる。しかし、低いゲート電圧において電流にばらつきが生じることが指摘されるに至った。これは、オン状態における主たる電流経路は、高濃度ドープト非晶質半導体膜１５→ノンドープ非晶質半導体膜１４→多結晶半導体膜１３→ノンドープ非晶質半導体膜１４→高濃度ドープト非晶質半導体膜１５となるが、高濃度ドープト非晶質半導体膜１５→多結晶半導体膜１３→高濃度ドープト非晶質半導体膜１５という電流経路が、先の電流経路より低いゲート電圧で流れ始めてしまうことが原因となると考えられる。
【００１１】
本発明の目的は、低リークで特性のばらつきの少ない薄膜トランジスタを備えた表示装置を提供することにある。
【００１２】
本発明の他の目的は、製造工数の低減が図れる表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の表示装置は、その薄膜トランジスタにおいて、ドレイン電極から延在される配線の直下およびソース電極から延在される配線の直下のそれぞれに半導体膜積層体が形成されるように構成することにより、前記半導体層膜積層体内の多結晶半導体層あるいは高濃度ドープト非晶質半導体膜がドレイン電極から延在される配線、およびソース電極から延在される配線と電気的に接続されることのないようにしたものである。
【００１４】
本発明の構成は、たとえば、以下のようなものとすることができる。
【００１５】
（１）本発明の表示装置は、表示部を備える基板に薄膜トランジスタが形成された表示装置であって、
前記薄膜トランジスタは、ゲート電極と、前記ゲート電極を被って形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に前記ゲート電極を跨って形成された、少なくとも、多結晶半導体膜、非晶質半導体膜の順次積層体からなる半導体膜積層体と、
前記半導体膜積層体の上面に前記ゲート電極に重なる領域を間にして互いに対向して配置される第１電極と第２電極を備え、
前記第１電極から延在される配線の直下および前記第２電極から延在される配線の直下のそれぞれに前記半導体膜積層体が形成された構成からなることを特徴とする。
【００１６】
（２）本発明の表示装置は、（１）において、前記表示部は複数の画素の集合から構成され、前記薄膜トランジスタは前記各画素の領域に形成されていることを特徴とする。
【００１７】
（３）本発明の表示装置は、（１）において、前記表示部は複数の画素の集合から構成され、前記表示部に隣接して前記各画素を駆動させる駆動回路が形成され、前記薄膜トランジスタは前記駆動回路内に形成されていることを特徴とする。
【００１８】
（４）本発明の表示装置は、表示部を備える基板に薄膜トランジスタが形成された表示装置であって、
前記薄膜トランジスタは、ゲート電極と、前記ゲート電極を被って形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に前記ゲート電極を跨って形成された、少なくとも、多結晶半導体膜、非晶質半導体膜、および高濃度ドープト非晶質半導体膜の順次積層体からなる半導体膜積層体と、
前記半導体膜積層体の上面に前記ゲート電極に重なる領域を間にして互いに対向して配置される第１電極と第２電極を備え、
前記第１電極と第２電極の間の前記高濃度ドープト非晶質半導体層はその下層の非晶質半導体膜が露出するまで除去され、
前記第１電極から延在される配線の直下および前記第２電極から延在される配線の直下のそれぞれに前記半導体膜積層体が形成された構成からなることを特徴とする。
【００１９】
（５）本発明の表示装置は、（４）において、前記表示部は複数の画素の集合から構成され、前記薄膜トランジスタは前記各画素の領域に形成されていることを特徴とする。
【００２０】
（６）本発明の表示装置は、（４）において、前記表示部は複数の画素の集合から構成され、前記表示部に隣接して前記各画素を駆動させる駆動回路が形成され、前記薄膜トランジスタは前記駆動回路内に形成されていることを特徴とする。
【００２１】
（７）本発明の表示装置の製造方法は、表示部を備える基板に薄膜トランジスタが形成された表示装置の製造方法であって、
前記薄膜トランジスタは、
少なくともゲート電極を被ってゲート絶縁膜を形成する行程と、
前記ゲート絶縁膜の上面に、少なくとも、多結晶半導体膜、非晶質半導体膜、高濃度ドープト非晶質半導体膜、金属膜を順次形成する行程と、
前記金属膜上に、前記薄膜トランジスタの形成しようとする第１電極と第２電極の間の領域において膜厚が小さく前記第１電極およびこの第１電極から延在される配線および前記第２電極およびこの第２電極から延在される配線の形成領域において膜厚の大きなフォトレジスト膜を形成する行程と、
前記フォトレジスト膜をマスクとし、前記高濃度ドープト非晶質半導体膜、前記非晶質半導体膜、前記多結晶半導体膜を順次エッチングする行程と、
前記フォトレジスト膜をアッシングにより前記薄膜トランジスタの形成しようとする第１電極と第２電極の間の領域において開口を形成する行程と、
前記開口が形成された前記フォトレジスト膜をマスクとして前記金属膜、前記高濃度ドープト非晶質半導体膜をその下層の非晶質半導体膜が露出する程度にエッチングする行程と、
を経て形成されることを特徴とする。
【００２２】
（８）本発明の表示装置の製造方法は、（７）において、膜厚が小さい領域と大きな領域をもつ前記フォトレジスト膜は、ハーフトーンマスクによる露光によって形成することを特徴とする。
【００２３】
（９）本発明の表示装置の製造方法は、（７）において、膜厚が小さい領域と大きな領域をもつ前記フォトレジスト膜は、グレートーンマスクによる露光によって形成することを特徴とする。
【００２４】
なお、上記した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、上記した構成以外の本発明の構成の例は、本願明細書全体の記載または図面から明らかにされる。
【発明の効果】
【００２５】
このように構成した表示装置によれば、低リークで特性のばらつきの少ない薄膜トランジスタを備えたものが得られる。
【００２６】
また、このように構成した表示装置の製造方法によれば、製造工数の低減が図れる。
【００２７】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【発明を実施するための最良の形態】
【００２８】
本発明の実施例を図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。
【００２９】
〈実施例１〉
（表示装置の構成）
図６は、本発明の表示装置として有機ＥＬ表示装置を揚げ、その等価回路を示した図である。
【００３０】
図６において、図中ｘ方向に延在するゲート線１０３が図中ｙ方向に並設されて形成されている。これらゲート線１０３は、その一端側においてゲートドライバ１２０に接続され、走査信号が順次供給されるようになっている。また、ゲート線１０３に近接されて図中ｘ方向に延在する電力供給線１０４が図中ｙ方向に並設されて形成されている。そして、図中ｙ方向に延在するドレイン線１０２が図中ｘ方向に並設されて形成されている。これらドレイン線１０２は、その一端側においてドレインドライバ１２１に接続され、映像信号が供給されるようになっている。また、ドレイン線１０２に近接されて図中ｙ方向に延在するコモン線１０５が図中ｘ方向に並設されて形成されている。
【００３１】
図中点線枠で囲まれる領域を画素１０１の領域とし、表示領域はマトリックス状に配置される複数の画素１０１の集合体で構成されるようになっている。画素１０１の領域には、スイッチング素子１１０ａ、補助容量１１１、電流制御素子１１０ｂ、有機ＥＬ素子１１２が形成されている。ゲート線１０３からの走査信号の供給によってスイッチング素子１１０ａがオンし、補助容量１１１に電荷が蓄積され、その電荷が電流制御素子１１０ｂに流れる電流を制御する。そして、この電流は電力供給線１０４、有機ＥＬ素子１１２、電流制御素子１１０ｂ、コモン線１０５を通して流れ、この電流の値に対応した輝度で有機ＥＬ素子１１２が発光するようになっている。
【００３２】
なお、ゲートドライバ１２０、ドレインドライバ１２１は、画素１０１が形成される基板に形成されていても、あるいは外付けのＬＳＩチップとして形成してもよい。
【００３３】
図１（ａ）は、基板上に形成される前記画素１０１の構成を具体的に示した平面図である。図１（ａ）は、図中の画素電極２０上に積層されて形成されるホール輸送層、発光層、電子輸送層、および陰極電極を省略して示しており、このため、図６に示す有機ＥＬ素子１１２、電力供給線１０４は描画されていないものとなっている。また、図１（ｂ）は図１（ａ）のｂ−ｂ線における断面図である。
【００３４】
図１（ａ）、（ｂ）において、基板１０の表面に、ゲート線１０３とこのゲート線に一体に形成されたゲート電極（スイッチング素子１１０ａのゲート電極）、補助容量１１１の一方の電極１１１ａとこの電極１１１ａに一体に形成されたゲート電極（電流制御素子１１０ｂのゲート電極１１）が金属膜によって形成されている。そして、これら金属膜を被ってゲート絶縁膜１２が形成され、このゲート絶縁膜１２の上面には、多結晶半導体膜１３、ノンドープ非晶質半導体膜１４、高濃度ドープト非晶質半導体膜１５の順次積層体からなる半導体積層膜１６が形成されている。
【００３５】
半導体積層膜１６は、薄膜トランジスタからなるスイッチング素子１１０ａ、電流制御素子１１０ｂの形成領域だけでなく、これらスイッチング素子１１０ａ、電流制御素子１１０ｂのドレイン電極、ソース電極から延在される配線（ドレイン線１０２、コモン線１０５、補助容量の他方の電極１１１ｂ等）の下層にも形成されている。半導体積層膜１６は、後に示す製造方法の説明から明らかとなるように、該半導体積層膜１６上のドレイン線１０２、コモン線１０５、補助容量の他方の電極１１１ｂ等の形成の際に用いたフォトレジスト膜をマスクとしてエッチングすることにより形成されるからである。
【００３６】
これにより、図１（ｂ）に示すように、ドレイン線１０２、コモン線１０５等の金属膜の下方には必ず半導体積層膜１６が形成され、該半導体積層膜１６は、多結晶半導体膜１３、ノンドープ非晶質半導体膜１４、および高濃度ドープト非晶質半導体膜１５の順次積層体からなる。このため、金属膜と多結晶半導体膜１３との電気的接触、あるいは高濃度ドープト非晶質半導体膜１５と多結晶半導体膜１３との電気的接触を回避して構成できる。したがって、たとえば、電流制御素子１１０ｂにおいて、漏れ電流を大幅に低減でき、低ゲート電圧における電流のばらつきを抑制できる構成とすることができる。このような構成は、スイッチング素子１１０ａにおいても同様である。
【００３７】
なお、図１（ｂ）に示すように、電流制御素子１１０ｂのドレイン電極１７とソース電極１８の間のチャネル領域において、高濃度ドープト非晶質半導体膜１５が完全にエッチングされ、多結晶半導体膜１３が若干の凹陥部を有する程度にエッチングされている。このエッチングにより、ドレイン電極１７とソース電極１８の電気的分離がなされている。
【００３８】
基板１０の表面には、スイッチング素子１１０ａ、電流制御素子１１０ａ等を被って、プラズマＣＶＤ法によって酸窒化シリコン膜からなる層間絶縁膜１９が形成され、この層間絶縁膜１９の上面にはたとえばＩＴＯ（Indium Tin Oxide）からなる透明導電膜によって画素電極２０が形成されている。この画素電極２０は層間絶縁膜１９に予め形成されたコンタクト孔ＣＨを通して電流制御素子１１０ｂのドレイン電極１８に接続されている。
【００３９】
なお、層間絶縁膜１９上には、画素電極２０の形成と同時に形成される導電膜ＣＮＬが形成され、層間絶縁膜１９に形成されたコンタクト孔を通して前記導電膜ＣＮＬに接続されるスイッチング素子１１０ａのソース電極と、層間絶縁膜１９、ゲート絶縁膜１２に形成されたコンタクト孔ＣＨ１、ＣＨ２を通して前記導電膜ＣＮＬに接続される電流制御素子１１０ｂのゲート電極１１が電気的に接続されるようになっている。
【００４０】
（表示装置の製造方法）
図４は、本発明の表示装置の製造方法の一実施例を示す行程図である。図４は、図１（ａ）の点線枠αの部分を示し、左側において平面図を、右側において断面図（前記平面図の一点鎖線における断面図）を示している。以下、行程順に説明をする。
【００４１】
行程１．（図４（ａ））
まず、ガラスからなる基板１０を用意し、この基板１０の表面にたとえばタングステン膜をスパッタ法によって形成し、周知のフォトリソグラフィ技術（１回目のフォト行程）による選択エッチング法によってゲート線１０３およびゲート電極１１を形成する。さらに、基板１０の表面にゲート線１０３等をも被って窒化シリコン膜および酸化シリコン膜の順次積層体からなるゲート絶縁膜１２を形成する。前記窒化シリコン膜はアルカリイオンバリアとして機能し、酸化シリコン膜は後の行程で形成される半導体層との界面を良好な状態にできるようになっている。
【００４２】
行程２．（図４（ｂ））
ゲート絶縁膜１２の表面にたとえば多結晶シリコンからなる多結晶半導体膜１３を形成する。多結晶半導体膜１３は、たとえば、非晶質シリコン膜をプラズマＣＶＤ法で製膜したプリカーサー膜をアニール法により結晶化することにより得る。この場合、多結晶として粒径１００ｎｍ以下のものを用いることによって特性ばらつきを少なくでき、いわゆるざらつきの少ない画像が得られるようになる。
【００４３】
行程３．（図４（ｃ））
多結晶半導体膜１３の形成に続き、プラズマＣＶＤ法を用いて、ノンドープ非晶質半導体膜１４、高濃度ドープト非晶質半導体膜１５を順次形成し、半導体積層膜１６を形成する。さらに、スパッタ法を用いて、半導体積層膜１６の上面にたとえばタングステンからなる金属膜ＭＴを形成する。
【００４４】
行程４．（図４（ｄ））
金属膜ＭＴの上面にフォトレジストを塗布し前記金属膜ＭＴを選択エッチングするためのマスクとなるフォトレジスト膜ＲＳＴを形成する（２回目のフォト行程）。この場合、いわゆるハーフトーンマスクあるいはグレートーンマスクを用いた露光によるフォトリソグラフィ技術によって、前記フォトレジスト膜ＲＳＴは、薄膜トランジスタのチャネル領域に相当する箇所において膜厚の小さな部分（左側の図面において斜線で示す）が形成されるようになっている。
【００４５】
行程５．（図４（ｅ））
フォトレジスト膜ＲＳＴをマスクとし、該フォトレジスタ膜ＲＳＴから露出された金属膜ＭＴをエッチングし、さらに、該金属膜ＭＴのエッチングによって露出された半導体積層膜１６を順次エッチングする。この段階では、薄膜トランジスタのドレイン電極およびソース電極はチャネル領域上にて互いに接続された状態となっている。
【００４６】
行程６．（図４（ｆ））
フォトレジスト膜ＲＳＴにアッシングを施し、その厚さを均等に薄くすることによって、薄膜トランジスタのチャネル領域に相当する箇所に開口が形成され、前記金属膜の表面を露出させる。薄膜トランジスタのドレイン電極およびソース電極の形成領域に相当する箇所において前記フォトレジスト膜ＲＳＴは残存されたままとなる。
【００４７】
アッシング後のフォトレジスト膜ＲＳＴをマスクとして、薄膜トランジスタのチャネル領域に相当する箇所の金属膜ＭＴ、高濃度ドープト非晶質半導体膜１５を順次エッチングし、さらに、ノンドープ非晶質半導体膜１４の表面において凹陥部が形成できる程度のエッチングを行う。このエッチングはいわゆるバックチャネルエッチングと称され、薄膜トランジスタのドレイン電極１７とソース電極１８との電気的な分離がなされるようになる。
【００４８】
このような構成において、ドレイン電極１７、ソース電極１８等の金属膜ＭＴの下方には必ず半導体積層膜１６が形成され、該半導体積層膜１６は、多結晶半導体膜１３、ノンドープ非晶質半導体膜１４、および高濃度ドープト非晶質半導体膜１５の順次積層体からなっている。このため、金属膜ＭＴと多結晶半導体膜１３との電気的接触、あるいは高濃度ドープト非晶質半導体膜１５と多結晶半導体膜１３との電気的接触がなく構成できるので、漏れ電流を大幅に低減でき、低ゲート電圧における電流のばらつきを抑制することができる。
【００４９】
行程７．（図４（ｇ））
以上のように加工した基板１０の表面に、前記金属膜等をも被って、たとえば、ラズマＣＶＤ法によって酸窒化シリコン膜からなる層間絶縁膜１９を形成する。そして、フォトリソグラフ技術（３回目のフォト行程）を用いて層間絶縁膜１９にコンタクト孔ＣＨを形成する。
【００５０】
行程８．（図４（ｈ））
層間絶縁膜１９の表面に前記コンタクト孔ＣＨをも被ってたとえばＩＴＯ（Indium Tin Oxide）からなる透明導電膜を形成する。そして、フォトリソグラフ技術（４回目のフォト行程）を用いて透明導電膜を選択エッチングすることにより画素電極２０を形成する。この画素電極２０は前記コンタクト孔ＣＨを通じて薄膜トランジスタのソース電極１８と電気的に接続されて形成される。
【００５１】
このような製造方法は、上述したように４回のフォト行程で済み、製造工程の低減を図ることができるようになる。
【００５２】
その後は、図に示していないが、次に示す行程を経て完成する。すなわち、前記画素電極２０の上面に、ホール輸送層、発光層、電子輸送層、および陰極電極を順次積層させて形成することによって、有機ＥＬ素子（図６にて符号１１２に示す）を構成する。  そして、基板の周囲に複数の有機ＥＬ素子が形成された表示領域を囲むようにしてシール材を配置し、封止基板あるいは封止缶を用いて封止する。この場合、封止基板あるいは封止缶を用いず、保護フィルムの貼付、あるいは蒸着による保護膜の直接形成を行うようにしてもよい。
【００５３】
このように構成された基板には、外部信号源からの表示信号がプリント基板を介して供給され、該表示信号は前記基板上に形成された駆動回路を駆動させるようになっている。
【００５４】
〈実施例２〉
図５は、本発明の表示装置の製造方法の実施例２を示す行程図で、図４と対応させて描いた図となっている。
【００５５】
この実施例２による製造方法は、フォトリソグラフィ技術においていわゆるハーフトーンマスクあるいはグレートーンマスクを用いることなく行うものとなっている。以下、行程順に説明をする。
【００５６】
行程１．（図５（ａ））
まず、ガラスからなる基板１０を用意し、この基板１０の表面にたとえばタングステン膜をスパッタ法によって形成し、周知のフォトリソグラフィ技術（１回目のフォト行程）による選択エッチング法によってゲート線１０３およびゲート電極１１を形成する。さらに、基板１０の表面にゲート線１０３等をも被って窒化シリコン膜および酸化シリコン膜の順次積層体からなるゲート絶縁膜１２を形成する。前記窒化シリコン膜はアルカリイオンバリアとして機能し、酸化シリコン膜は後の行程で形成される半導体層との界面を良好な状態にできるようになっている。
【００５７】
行程２．（図５（ｂ））
ゲート絶縁膜１２の表面にたとえば多結晶シリコンからなる多結晶半導体膜１３を形成する。多結晶半導体膜１３は、たとえば、非晶質シリコン膜をプラズマＣＶＤ法で製膜したプリカーサー膜をアニール法により結晶化することにより得る。この場合、多結晶として粒径１００ｎｍ以下のものを用いることによって特性ばらつきを少なくでき、いわゆるざらつきの少ない画像が得られるようになる。そして、多結晶半導体膜１３の形成に続き、プラズマＣＶＤ法を用いて、ノンドープ非晶質半導体膜１４、高濃度ドープト非晶質半導体膜１５を順次形成し、半導体積層膜１６を形成する。さらに、スパッタ法を用いて、半導体積層膜１６の上面にたとえばタングステンからなる金属膜ＭＴを形成する。
【００５８】
行程３．（図５（ｃ））
金属膜ＭＴの上面にフォトリソグラフィ技術によってパターン化されたフォトレジスト膜（図示せず）を形成し（２回目のフォト行程）、このフォトレジスト膜をマスクとして金属膜ＭＴをエッチングし、薄膜トランジスタのドレイン電極１７およびソース電極１８を形成する。
【００５９】
行程４．（図５（ｄ））
フォトリソグラフィ技術によって、ドレイン電極１７およびソース電極１８を被うようにしてパターン化されたフォトレジスト膜ＲＳＴを形成する（３回目のフォト行程）。ドレイン電極１７から延在されて形成される配線、およびソース電極１８から延在されて形成される配線は前記フォトレジスト膜ＲＳＴから露出されるようになっている。すなわち、このフォトレジスト膜ＲＳＴは、薄膜トランジスタの半導体層（半導体積層膜１６）の形成領域に対応するパターンとなっている。
【００６０】
行程５．（図５（ｅ））
フォトレジスト膜ＲＳＴ、およびフォトレジスト膜ＲＳＴから露出された金属膜ＭＴをマスクとして、高濃度ドープト非晶質半導体膜１５、ノンドープ非晶質半導体膜１４、多結晶半導体膜１３を順次エッチングし、薄膜トランジスタの半導体層（半導体膜積層体１６）を残存させる。この場合、薄膜トランジスタの半導体膜積層体１６以外にも、金属膜ＭＴの直下において、高濃度ドープト非晶質半導体膜１５、ノンドープ非晶質半導体膜１４、多結晶半導体膜１３が残存されるようになる。
【００６１】
したがって、このように構成した場合、ドレイン電極１７、ソース電極１８等の金属膜ＭＴの下方には必ず半導体膜積層体１６が形成され、該半導体膜積層体１６は、多結晶半導体膜１３、ノンドープ非晶質半導体膜１４、および高濃度ドープト非晶質半導体膜１５の順次積層体からなっている。このため、金属膜ＭＴと多結晶半導体膜１３との電気的接触、あるいは高濃度ドープト非晶質半導体膜１５と多結晶半導体膜１３との電気的接触がなく構成できるので、漏れ電流を大幅に低減でき、低ゲート電圧における電流のばらつきを抑制することができる。
【００６２】
行程６．（図５（ｆ））
フォトレジスト膜ＲＳＴを除去し、金属膜ＭＴから露出している高濃度ドープト非晶質半導体膜１５をエッチングし、さらに、ノンドープ非晶質半導体膜１４の表面において凹陥部が形成できる程度のエッチングを行う。このエッチングはいわゆるバックチャネルエッチングと称され、薄膜トランジスタのドレイン電極１７とソース電極１８との電気的な分離がなされるようになる。
【００６３】
行程７．（図５（ｇ））
以上のように加工した基板１０の表面に、前記金属膜ＭＴ等をも被って、たとえば、プラズマＣＶＤ法によって酸窒化シリコン膜からなる層間絶縁膜１９を形成する。そして、フォトリソグラフ技術（４回目のフォト行程）を用いて層間絶縁膜１９にコンタクト孔ＣＨを形成する。
【００６４】
行程８．（図５（ｈ））
層間絶縁膜１９の表面に前記コンタクト孔ＣＨをも被ってたとえばＩＴＯ（Indium Tin Oxide）からなる透明導電膜を形成する。そして、フォトリソグラフ技術（５回目のフォト行程）を用いて透明導電膜を選択エッチングすることにより画素電極２０を形成する。この画素電極２０は前記コンタクト孔を通じて薄膜トランジスタのソース電極１８と電気的に接続されて形成される。
【００６５】
その後は、図に示していないが、実施例１に示したと同様の行程を経ることにより、有機ＥＬ表示装置が完成する。
【００６６】
〈実施例３〉
図７は、本発明の表示装置として液晶表示装置を揚げ、その等価回路を示した図である。
【００６７】
図８において、図中ｘ方向に延在するゲート線１０３が図中ｙ方向に並設されて形成されている。これらゲート線１０３は、その一端側においてゲートドライバ１２０に接続され、走査信号が順次供給されるようになっている。また、隣接する各ゲート線１０３の間には該ゲート線１０３と平行にコモン線１０５が形成されている。そして、図中ｙ方向に延在するドレイン線１０２が図中ｘ方向に並設されて形成されている。これらドレイン線１０２は、その一端側においてドレインドライバ１２１に接続され、映像信号が供給されるようになっている。
【００６８】
隣接する一対のゲート線１０３と隣接する一対のドレイン線１０２によって囲まれる領域を画素１０１の領域とし、表示領域はマトリックス状に配置される複数の画素１０１の集合体で構成されるようになっている。画素１０１の領域には、スイッチング素子１１０、補助容量１１１、一対の電極（画素電極、対向電極）が形成されている。ゲート線１０３からの走査信号の供給によってスイッチング素子１１０がオンし、ドレイン線１０２からの映像信号が画素電極に供給されるようになっている。画素電極と対向電極との間の電位差に応じた電界が液晶１１３に生じ、液晶１１３が駆動されるようになっている。補助容量１１１は、画素電極に供給された映像信号を比較的長く蓄積させるために設けられている。なお、ゲートドライバ１２０、ドレインドライバ１２１は、画素１０１が形成される基板に形成されていても、あるいは外付けのＬＳＩチップとして形成してもよい。
【００６９】
図８（ａ）は、液晶を介して対向配置される各基板のうち一方の基板の該液晶側の面に形成される前記画素１０１の構成を具体的に示した平面図を示している。また、図８（ｂ）は図８（ａ）のｂ−ｂ線における断面図である。
【００７０】
図８（ａ）、（ｂ）において、基板１０の表面に、ゲート線１０３とこのゲート線１０３に一体に形成されたゲート電極１１（スイッチング素子１１０のゲート電極）、補助容量１１１の一方の電極を構成するコモン線１０５が金属膜によって形成されている。そして、これら金属膜を被ってゲート絶縁膜１２が形成され、このゲート絶縁膜１２の上面には、多結晶半導体膜１３、ノンドープ非晶質半導体膜１４、高濃度ドープト非晶質半導体膜１５の順次積層体からなる半導体膜積層体１６が形成されている。
【００７１】
半導体膜積層体１６は、スイッチング素子１１０の形成領域だけでなく、これらスイッチング素子１１０のドレイン電極１７、ソース電極１８に接続される配線（ドレイン線１０２、補助容量の他方の電極１１１等）の下層にも形成されている。半導体膜積層体１６は、後に示す製造方法の説明から明らかとなるように、該半導膜体積層体１６上のドレイン線１０２、補助容量の他方の電極１１１ｂ等の形成の際に用いたフォトレジスト膜をマスクとしてエッチングすることにより形成されるからである。
【００７２】
これにより、図１（ｂ）に示すように、ドレイン線１０２等の金属膜の下方には必ず半導体膜積層体１６が形成され、該半導体膜積層体１６は、多結晶半導体膜１３、ノンドープ非晶質半導体膜１４、および高濃度ドープト非晶質半導体膜１５の順次積層体からなる。このため、金属膜と多結晶半導体膜１３との電気的接触、あるいは高濃度ドープト非晶質半導体膜１５と多結晶半導体膜１３との電気的接触を回避して構成できる。したがって、電流制御素子１１０ａにおいて、漏れ電流を大幅に低減でき、低ゲート電圧における電流のばらつきを抑制できる構成とすることができる。
【００７３】
なお、図８（ｂ）に示すように、スイッチング素子１１０のドレイン電極１７とソース電極１８の間のチャネル領域において、高濃度ドープト非晶質半導体膜１５が完全にエッチングされ、多結晶半導体膜１３が若干の凹陥部を有する程度にエッチングされている。このエッチングにより、ドレイン電極とソース電極の電気的分離がなされている。
【００７４】
基板１０の表面には、スイッチング素子１１０、補助容量等を被って層間絶縁膜１９が形成され、この層間絶縁膜１９の上面にはたとえばＩＴＯ（Indium Tin Oxide）からなる透明導電膜によって画素電極２０が形成されている。この画素電極２０は層間絶縁膜１９に予め形成されたコンタクト孔ＣＨを通してスイッチング素子１１０のソース電極に接続されている。
【００７５】
なお、この実施例の場合、前記画素電極２０と対をなす電極（対向電極）は、液晶を介して配置される他方の基板の液晶側の面に形成されるようになっている（このような方式を縦電界方式と称する場合がある）。しかし、これに限らず、前記対向電極は基板１０側に形成されていてもよい（このような方式を横電界方式と称する場合がある）。
【００７６】
〈実施例４〉
上述した実施例では、基板としてたとえばガラス基板を示したものであるが、たとえば樹脂等からなるフレキシブルな基板であってもよい。有機ＥＬ表示装置で光を素子形成面に取り出す場合、いわゆるトップエミッション型の場合では、金属基板であってもよい。このようにした場合、耐衝撃性の優れた表示装置を得ることができる。
【００７７】
〈実施例５〉
上述した実施例では、画素内に形成する薄膜トランジスタは、その機能に基づき１個形成したものである。しかし、複数の薄膜トランジスタをたとえば直列接続させて構成するようにしてもよい。このようにした場合、点在して偶発的に発生する漏れ電流の大きい薄膜トランジスタによる表示欠陥を低減することができる。
【００７８】
〈実施例６〉
上述した実施例では、半導体の材料としてシリコンを用いたものであるが、これに限定されることなく、たとえば、ＳｉＧｅ等からなる他の半導体材料であってもよい。
【００７９】
〈実施例７〉
上述した実施例では、薄膜トランジスタのゲート絶縁膜を窒化膜と酸化膜の積層構造としたものである。しかし、酸窒化シリコン膜であってもよい。アルカリイオンバリア性能と信頼性を両立させることができる。また、窒化膜、あるいは酸化膜のいずれか一方のみで形成するようにしてもよい。
【００８０】
〈実施例８〉
上述した実施例では、薄膜トランジスタの半導体層として用いられる多結晶シリコン膜は、ランプアニール法を用いて形成したが、これに限らず、レーザーアニール法、熱ＣＶＤ法、プラズマＣＶＤ法、あるいはＣａｔＣＶＤ法を用いて形成するようにしてもよい。
【００８１】
〈実施例９〉
上述した実施例では、薄膜トランジスタの半導体層として用いられる多結晶シリコン膜は、不純物をドーピングしないものを用いたものである。しかし、これに限らず、たとえば、オフ状態で導通しない程度に低濃度の不純物をドーピングするようにしてもよい。ドーピングは、プリカーサー膜の製膜時におけるin-situドーピング、あるいはイオン注入法を用いて行うことができる。このようにした場合、薄膜トランジスタの閾値の制御ができるようになる。
【００８２】
〈実施例１０〉
上述した実施例では、薄膜トランジスタの半導体層として用いられる高濃度ドープト非晶質半導体膜は、ｎ型、ｐ型の種類を示すことなく説明したが、それらのいずれであってもよい。
【００８３】
〈実施例１１〉
上述した実施例では、半導体膜積層体は、オーミックコンタクト層として機能する高濃度ドープト非晶質半導体膜を備えた構成として説明したが、該高濃度ドープト非晶質半導体膜を備えていない構成としてもよい。この場合であっても、多結晶半導体膜とドレイン電極およびソース電極等の金属膜と多結晶半導体膜の直接の接触を回避できることから本発明の効果を奏することができる。
【００８４】
〈実施例１２〉
上述した実施例では、薄膜トランジスタの半導体層として用いられるノンドープ非晶質半導体膜と高濃度ドープト非晶質半導体膜は直接に当接した配置となっているように示した。しかし、これらの間に低濃度電界緩和層を介在させるように構成してもよい。リーク電流の発生をさらに低減できるからである。
【００８５】
〈実施例１３〉
上述した実施例では、薄膜トランジスタを被って形成される層間絶縁膜は、酸窒化シリコン膜として形成した。しかし、これに限らず、有機材料膜、あるいは無機材料膜と有機材料膜との積層体を前記層間絶縁膜として構成してもよい。このようにした場合、表面が平坦な状態で形成できる効果を奏する。
【００８６】
〈実施例１４〉
上述した実施例では、たとえば薄膜トランジスタのドレイン電極、ソース電極をタングステンからなる金属膜で構成したものである。しかし、これに限らず、クロム、モリブデン、アルミ、銅、あるいはこれらの合金であってもよい。このうち、アルミ、銅、あるいはこれらの合金は配線抵抗を低減させることができる。また、タングステン、クロム、モリブデン、あるいはこれらの合金は耐熱性が高く、プロセスの裕度を向上させることができる。
【００８７】
〈実施例１５〉
上述した実施例では、薄膜トランジスタＴＦＴは各画素内に形成されたものを示したものである。しかし、同一の基板上において、各画素の集合からなる表示部の周辺に各画素を駆動させる駆動回路（ゲートドライバ１２０、ドレインドライバ１２１）を設け、この駆動回路を薄膜トランジスタで構成したものがある。この場合において、該駆動回路の薄膜トランジスタに本発明を適用することができる。
【００８８】
以上、本発明を実施例を用いて説明してきたが、これまでの各実施例で説明した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、それぞれの実施例で説明した構成は、互いに矛盾しない限り、組み合わせて用いてもよい。
【図面の簡単な説明】
【００８９】
【図１】本発明の表示装置である有機ＥＬ表示装置の画素の構成の一実施例を示す図である。
【図２】従来の表示装置に形成される薄膜トランジスタの一例を示す断面図である。
【図３】従来の表示装置に形成される薄膜トランジスタの他の例を示す断面図である。
【図４】本発明の表示装置の製造方法の一実施例を示す行程図である。
【図５】本発明の表示装置の製造方法の他の実施例を示す行程図である。
【図６】本発明の表示装置である有機ＥＬ表示装置の等価回路の一実施例を示す回路図である。
【図７】本発明の表示装置である液晶表示装置の等価回路の一実施例を示す回路図である。
【図８】本発明の表示装置である液晶表示装置の画素の構成の一実施例を示す図である。
【符号の説明】
【００９０】
１０……基板、１１……ゲート電極、１２……ゲート絶縁膜、１３……多結晶半導体膜、１４……ノンドープ非晶質半導体膜、１５……高濃度ドープト非晶質半導体膜、１６……半導体膜積層体、１７……ドレイン電極、１８……ソース電極、１９……層間絶縁膜、２０……画素電極、１０１……画素、１０２……ドレイン線、１０３……ゲート線、１０４……電力供給線、１０５……コモン線、１１１……補助容量、１１２……有機ＥＬ素子、１２０……ゲートドライバ、１２１……ドレインドライバ、ＴＦＴ……薄膜トランジスタ、ＭＴ……金属膜、ＲＳＴ……フォトレジスト膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010108957.tif 000009
【図８】
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