(57)【要約】【課題】半導体素子に損傷を与えず、且つ半導体素子の電気的特性を高精度に試験する。【解決手段】半導体素子の第１の主面に導電性ペーストを配置する（ステップＳ１）。次に、半導体素子を導電性ペーストを介して支持台上に載置する（ステップＳ２）。次に、半導体素子の第２の主面に形成された電極にコンタクトピンを接触させる（ステップＳ３）。そして、支持台とコンタクトピンに電圧を印加して、半導体素子の電気的特性を試験する（ステップＳ４）。このような素子試験方法によれば、半導体素子に損傷が与えられず、且つ半導体素子の電気的特性が高精度に試験される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子の第１の主面に導電性ペーストを配置するステップと、
前記半導体素子を前記導電性ペーストを介して支持台上に載置するステップと、
前記半導体素子の第２の主面に形成された電極にコンタクトピンを接触するステップと、
前記支持台と前記コンタクトピンに電圧を印加して、前記半導体素子の電気的特性を試験するステップと、
を有することを特徴とする素子試験方法。
【請求項２】
少なくとも３μｍの前記導電性ペーストを配置することを特徴とする請求項１記載の素子試験方法。
【請求項３】
前記導電性ペーストとして、銀（Ａｇ）または炭素（Ｃ）を含有させたグリースを用いることを特徴とする請求項１または２記載の素子試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は素子試験方法に関し、特に半導体素子の電気的特性を試験する素子試験方法に関する。
【背景技術】
【０００２】
ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のパワー半導体素子の電気的特性試験では、試験用ステージ上に素子が形成された半導体ウェハを載置して、当該半導体ウェハの表面にプローブピンを接触させて該試験を行っている。
【０００３】
しかしながら、近年使用されている薄型の半導体ウェハ、例えば、ラッピング等を施した薄型の基板にＦＳ（フィールドストップ）層を成長させた半導体ウェハでは、試験用ステージ上に残存している異物により、素子が損傷を受け易くなっている。例えば、半導体ウェハが薄い故に、微少な異物でも素子内部にまで傷が入り易くなっている。
【０００４】
また、当該異物が試験用ステージと半導体ウェハとの間に介在した状態で、半導体ウェハにプローブピンを押し当てると、半導体ウェハに応力が印加されてしまい、電気的特性試験の誤測定が起きる場合もある。
【０００５】
これに対し、試験用ステージと半導体ウェハの間に導電ゴムを配置して、半導体素子の電気的特性を試験する方法が開示されている（例えば、特許文献１参照）。
このような方法によれば、半導体ウェハに直接、異物が接触しない分、素子のダメージが起き難くなると考えられる。
【特許文献１】特開平８−１９４０１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、試験用ステージと半導体ウェハの間に導電ゴムを配置する方法では、導電ゴムが固体であることから、上記異物による応力を充分に吸収できない。従って、導電ゴムを用いた素子試験方法では、半導体ウェハに応力が印加されてしまう。これにより、電気的特性試験の誤測定が起きてしまうという問題があった。また、上記応力により、素子が損傷を受ける場合もあった。
【０００７】
本発明はこのような点に鑑みてなされたものであり、半導体素子が損傷を受け難く、且つ半導体素子の電気的特性を高精度に試験することができる素子試験方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、半導体素子の第１の主面に導電性ペーストを配置するステップと、前記半導体素子を前記導電性ペーストを介して支持台上に載置するステップと、前記半導体素子の第２の主面に形成された電極にコンタクトピンを接触するステップと、前記支持台と前記コンタクトピンに電圧を印加して、前記半導体素子の電気的特性を試験するステップと、を有することを特徴とする素子試験方法が提供される。
【発明の効果】
【０００９】
上記手段によれば、半導体素子が損傷を受け難く、且つ半導体素子の電気的特性を高精度に試験することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本実施の形態に係る素子試験方法を、図面を参照しながら詳細に説明する。
図１は素子試験方法のフロー図である。
先ず、半導体素子の第１の主面に導電性ペーストを配置する（ステップＳ１）。
【００１１】
次に、半導体素子を導電性ペーストを介して支持台上に載置する（ステップＳ２）。
次に、半導体素子の第２の主面に形成された電極にコンタクトピンを接触させる（ステップＳ３）。
【００１２】
そして、支持台とコンタクトピンに電圧を印加して、半導体素子の電気的特性を試験する（ステップＳ４）。
次に、図面を用いて、図１に例示した素子試験方法をより具体的に説明する。
【００１３】
図２〜図５は素子試験方法を説明するための要部図である。
先ず、図２に示すように、被検体である半導体ウェハ１０の片面（主面）に、導電性グリース（導電性ペースト）３０を塗布する。
【００１４】
当該半導体ウェハ１０には、例えば、複数のＩＧＢＴ素子がそれぞれのセルを構成している。また、半導体ウェハ１０の厚みは、０．１ｍｍ〜０．３ｍｍであり、一例として、０．１４ｍｍのものを用いる。
【００１５】
具体的には、裏面電極（コレクタ電極）１１上に、Ｐ層１２が形成されている。また、Ｐ層１２上には、Ｎ＋層（Ｎバッファ層）１３が形成され、Ｎ＋層１３上にＮ−層（Ｎベース層）１４が形成されている。また、Ｎ−層１４上には、Ｐ−層（Ｐエミッタ層）１５が形成され、ゲート電極１６が絶縁膜１７を介してＮ−層１４にまで延出している。そして、２つのゲート電極１６に挟まれたＰ−層１５内には、Ｎ＋層（Ｎドレイン層）１８が形成され、更に、Ｎ＋層１８の間には、Ｐ＋層１９が形成されている。
【００１６】
また、絶縁膜１７上には、表面電極であるエミッタ電極２０が形成され、当該エミッタ電極２０は、Ｎ＋層１８及びＰ＋層１９に接触している。
そして、導電性グリース３０が裏面電極１１側に塗布されている。塗布方法は、例えば、スピンコート法、ディッピング法である。
【００１７】
また、導電性グリース３０を裏面電極１１側に塗布する際には、半導体ウェハ１０の表面側を保護するために、エミッタ電極２０に保護テープを貼り付けてもよい。或いは、エミッタ電極２０上にレジスト等で構成された保護層を形成してもよい。
【００１８】
尚、導電性グリース３０の材質は、例えば、炭化水素系グリース、フッ素系グリース等を含み、これらに銀（Ａｇ）、グラファイトのような炭素（Ｃ）を含有させている。そして、本実施の形態で使用される導電性グリース３０は、固体ではなくペースト状である。例えば、導電性グリース３０の粘度は、２００〜７００ｄｐａ・ｓ／２５℃である。
【００１９】
また、裏面電極１１の材質は、例えば、ケイ素（Ｓｉ）を含有させたアルミニウム（Ａｌ）を主成分としている。そして、その表面には、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、金（Ａｕ）の順にコーティング膜が施されている。
【００２０】
また、エミッタ電極２０の材質は、例えば、ケイ素（Ｓｉ）を含有させたアルミニウム（Ａｌ）を主成分としている。また、エミッタ電極２０の下地として、絶縁膜１７側から、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）の順でコーティング膜を施してもよい。
【００２１】
そして、半導体ウェハ１０の他の部位については、公知のＩＧＢＴ素子の材料が用いられている。
尚、被検体としては、ＩＧＢＴ素子に限ることはなく、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いてもよく、ＦＷＤ（Free Wheeling Diode）素子を用いてもよい。
【００２２】
次に、導電性グリース３０を配置した半導体ウェハ１０を、図３に示すように、導電性の試験用ステージ４０上に載置する。試験用ステージ４０は、例えば、平坦性のよい銅（Ｃｕ）により構成されている。
【００２３】
この際、試験用ステージ４０上に、異物４０ｄが存在しても、導電性グリース３０はペースト状であることから、導電性グリース３０は異物４０ｄの高さを吸収してしまう。これにより、試験用ステージ４０上に異物４０ｄが存在しても、裏面電極１１と試験用ステージ４０とは、常に平行を維持する。そして、裏面電極１１の主面と試験用ステージ４０の主面に、導電性グリース３０が密着することになる。
【００２４】
これに対し、比較例として導電性ゴム３１を用いた場合を、図４に示す。
この場合は、導電性ゴム３１が弾性を示すことから、異物４０ｄの形状に応じて、導電性ゴム３１自体が変形する。しかし、導電性ゴム３１は固体であることから、当該異物４０ｄの高さを充分に吸収することができない。これにより、裏面電極１１と導電性ゴム３１との間隙に、スペース４０ｓｐが生成してしまい、裏面電極１１の一部が導電性ゴム３１から浮遊してしまう。その結果、浮遊した部分の上方の素子部については、電気的特性試験を正確に遂行することができないという欠点がある。
【００２５】
次に、図５に示すように、複数のコンタクトピン５０をエミッタ電極２０に接触させる。続いて、コンタクトピン５０と試験用ステージ４０に接続されている外部試験装置５１により、コンタクトピン５０と試験用ステージ４０との間に電圧（数１００Ｖ〜数ｋＶ）を印加する。尚、図示はしないが、ゲート電極１６には、別のコンタクトピンが導通している。また、このとき半導体ウェハが複数のコンタクトピン５０から応力を受けるが、図４に示すように導電性ゴム３１を用いた場合に異物４０ｄが試験用ステージ４０上に存在すると、素子がその応力のため損傷を受ける場合もあった。
【００２６】
そして、ゲート電極１６に、上記別のコンタクトピンからｏｎ−ｏｆｆ信号を入力して、例えば、動特性試験である大電流スイッチング試験を遂行する。
この際、異物４０ｄが試験用ステージ４０上に存在しても、裏面電極１１の全面と試験用ステージ４０の全面に導電性グリース３０が密着していることから、半導体ウェハ１０に形成された全ての素子セルに対し、大電流スイッチング試験を安定して遂行することができる。従って、電気的特性試験に関し、誤測定が起きることもない。
【００２７】
そして、電気的特性試験の終了後においては、裏面電極１１に付着した導電性グリース３０を除去する。例えば、有機系溶媒（アセトン、エタノール等）、或いはアルカリ系溶液を用いた超音波洗浄により、導電性グリース３０を完全に除去する。
【００２８】
尚、導電性グリース３０においては、半導体ウェハ１０の裏面電極１１に塗布することのほか、半導体ウェハ１０を載置する場所の試験用ステージ４０上に塗布してもよい。
また、このような洗浄処理によって導電性グリース３０が完全に裏面電極１１から除去されることから、洗浄後においては、電気的特性試験の追試を行う必要はない。
【００２９】
また、電気的特性試験については、大電流スイッチングのほか、逆バイアス安全動作領域（ＲＢＳＯＡ）試験、ターンオフ試験、アバランシェ試験、負荷短絡試験等についても同様に適用可能である。更に、本実施の形態では、ダイオードの逆回復試験にも適用可能である。
【００３０】
次に、導電性グリース３０を用いた場合の効果について説明する。
図６は素子試験方法の効果を説明する図である。ここで、図６では、横軸に導電性グリース３０の厚み（μｍ）が表示され、縦軸に素子試験後の半導体素子の不良率（規格値）が表示されている。また、図中の破線は、導電性グリース３０を使用しない場合の不良率である。
【００３１】
先ず、導電性グリース３０の厚みが１μｍでは、導電性グリース３０を使用しない場合の約８０％に、不良率が減少している。
また、導電性グリース３０の厚みが２μｍでは、導電性グリース３０を使用しない場合の約５５％に、不良率が減少している。
【００３２】
また、導電性グリース３０の厚みが３μｍでは、導電性グリース３０を使用しない場合の約３０％に、不良率が減少している。
また、導電性グリース３０の厚みが５μｍでは、導電性グリース３０を使用しない場合の約１５％に、不良率が減少している。
【００３３】
そして、導電性グリース３０の厚みが１０μｍになると、導電性グリース３０を使用しない場合の約１３％に、不良率が減少している。
このように、半導体素子の不良率を抑制するためには、導電性グリース３０の厚さを、好ましくは３μｍ以上とし、より好ましくは、５μｍ以上となるように調整すればよい。
【００３４】
このように、本実施の形態に係る素子試験方法によれは、半導体ウェハ１０に形成された半導体素子が損傷を受け難く、且つ半導体素子の電気的特性を高精度に試験することができる。
【図面の簡単な説明】
【００３５】
【図１】素子試験方法のフロー図である。
【図２】素子試験方法を説明するための要部図である（その１）。
【図３】素子試験方法を説明するための要部図である（その２）。
【図４】素子試験方法を説明するための要部図である（その３）。
【図５】素子試験方法を説明するための要部図である（その４）。
【図６】素子試験方法の効果を説明する図である。
【符号の説明】
【００３６】
１０  半導体ウェハ
１１  裏面電極
１２  Ｐ層
１３，１８  Ｎ＋層
１４  Ｎ−層
１５  Ｐ−層
１６  ゲート電極
１７  絶縁膜
１９  Ｐ＋層
２０  エミッタ電極
３０  導電性グリース
３１  導電性ゴム
４０  試験用ステージ
４０ｓｐ  スペース
４０ｄ  異物
５０  コンタクトピン
５１  外部試験装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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