(57)【要約】【課題】高精度回路シミュレーションを実現するため、面内応力データを利用して素子ごとの応力による特性劣化を加味した回路シミュレーション用のネットリストを生成する。【解決手段】素子情報を格納する第１の記憶部を参照して、レイアウトデータを構成する素子を識別し、回路シミュレーションを行う為のモデルとモデルパラメータと位置情報を第２の記憶部に記憶し、半導体ＩＣの応力面内分布データと、検量線データとを格納する第４の記憶部を参照して、各素子の位置情報から応力情報を抽出し、抽出した応力情報と検量線データから素子の新たなモデルパラメータを算出して第２の記憶部のモデルパラメータを新たなモデルパラメータで書き換え、レイアウトデータから結線情報を抽出し、第３の記憶部に記憶して、第２の記憶部と第３の記憶部に格納された情報からネットリストを作成する。【選択図】図１
2010033278.tif 000002
【特許請求の範囲】
【請求項１】
ユーザからの半導体ＩＣのレイアウトデータを受け付ける入力ステップと、
素子レイヤ情報と回路シミュレーションモデル情報とモデルパラメータ情報を格納する第１の記憶部を参照して、前記レイアウトデータを構成する素子を識別する素子識別ステップと、
前記素子に回路シミュレーションを行う為のモデルとモデルパラメータと位置情報を第２の記憶部に記憶する素子情報記憶ステップと、
前記半導体ＩＣの応力面内分布データと、各デバイスが持っているモデルパラメータと応力の相関を示す検量線データとを格納する第４の記憶部を参照して、前記素子識別ステップにて識別した各素子の位置情報から応力情報を抽出する応力情報抽出ステップと、
前記応力情報抽出ステップにて抽出した応力情報と前記検量線データから前記素子の新たなモデルパラメータを算出するモデルパラメータ算出ステップと、
前記素子情報記憶ステップにて前記第２の記憶部に記憶したモデルパラメータを前記新たなモデルパラメータで書き換えるモデルパラメータ更新ステップと、
前記レイアウトデータから結線情報を抽出する結線情報抽出ステップと、
前記結線情報抽出ステップにて抽出した結線情報を第３の記憶部に記憶する結線情報記憶ステップと、
前記第２の記憶部と前記第３の記憶部に格納された情報からレイアウト位置に依存した応力によって変動するモデルパラメータを含むネットリストを作成するネットリスト作成ステップとを備えることを特徴とするネットリスト作成方法。
【請求項２】
ユーザからの半導体ＩＣのレイアウトデータを受け付ける入力ステップと、
素子レイヤ情報と回路シミュレーションモデル情報とモデルパラメータ情報を格納する第１の記憶部を参照して、前記レイアウトデータを構成する素子を識別する素子識別ステップと、
前記半導体ＩＣの応力面内分布データと、各デバイスが持っているモデルパラメータと応力の相関を示す検量線データとを格納する第４の記憶部を参照して、前記素子識別ステップにて識別した各素子の位置情報から応力情報を抽出する応力情報抽出ステップと、
前記応力情報抽出ステップにて抽出した応力情報と前記検量線データから前記素子の新たなモデルパラメータを算出するモデルパラメータ算出ステップと、
前記素子に回路シミュレーションを行う為のモデルと前記新たなモデルパラメータを第２の記憶部に記憶する素子情報記憶ステップと、
前記レイアウトデータから結線情報を抽出する結線情報抽出ステップと、
前記結線情報抽出ステップにて抽出した結線情報を第３の記憶部に記憶する結線情報記憶ステップと、
前記第２の記憶部と前記第３の記憶部に格納された情報からレイアウト位置に依存した応力によって変動するモデルパラメータを含むネットリストを作成するネットリスト作成ステップとを備えることを特徴とするネットリスト作成方法。
【請求項３】
前記応力面内分布データは、実測値であることを特徴とする請求項１又は２記載のネットリスト作成方法。
【請求項４】
前記応力面内分布データは、シミュレーションデータであることを特徴とする請求項１又は２記載のネットリスト作成方法。
【請求項５】
前記検量線データは、実測値であることを特徴とする請求項１から４のいずれか１項に記載のネットリスト作成方法。
【請求項６】
前記検量線データは、シミュレーションデータであることを特徴とする請求項１から４のいずれか１項に記載のネットリスト作成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レイアウトデータから抽出するポストレイアウトネットリスト抽出技術を用いた回路シミュレーション用のネットリスト生成方法に関する。
【背景技術】
【０００２】
近年における半導体集積回路（ＩＣ）は、半導体素子パターンの微細化、高集積化、及び動作の高速化が進んでおり、集積回路に要求される設計仕様も複雑となっている。
【０００３】
益々複雑化する半導体ＩＣを設計するにあたり、設計した各要素回路の機能検証や集積回路全体の動作検証のために精度の高い回路シミュレーション技術が望まれる。例えば回路設計をした後のレイアウト設計において、レイアウト設計をして初めて明確になる寄生素子などを考慮したポストレイアウトシミュレーションは、高精度回路シミュレーションを支える技術の一つとして知られている。
【０００４】
図３は、従来の回路シミュレーション装置の構成図である。回路シミュレータには、マスクレイアウトデータ１０１と、トランジスタサイズ抽出部１０２と、デバイス測定データ１０４と、パラメータ抽出部１０５と、ネットリスト１０３とパラメータ１０６が入力される回路シミュレータ１００と、出力部１０７から構成される。
【０００５】
トランジスタサイズ抽出部１０２は、解析する回路の設計情報を有するマスクレイアウトデータ１０１からトランジスタなどのサイズデータを抽出する。抽出されたトランジスタサイズデータは、ネットリスト１０３として回路シミュレータ１００に入力される。
【０００６】
なお、ネットリスト１０３には、トランジスタのサイズのみだけでなく容量や抵抗なども含まれる。図３では、マスクレイアウトデータ１０１から抽出されるデータとしてトランジスタデータのみを示しているが、容量や抵抗体などの回路を構成する素子のデータも抽出される。
【０００７】
一方、パラメータ抽出部１０５は、デバイスの実測値であるデバイス測定データ１０４からシミュレーションに必要なパラメータを抽出する。抽出されたパラメータは、回路シミュレータ１００に入力される。
【０００８】
なお、トランジスタサイズの他、ソース及びドレイン領域の不純物濃度やゲート絶縁膜の膜厚なども考慮される。
【０００９】
回路シミュレータ１００では、入力されたネットリスト１０３及びパラメータ１０６を照合し、入力されたパラメータ１０６の中からネットリスト内の各トランジスタサイズに最適なモデルパラメータを選択して回路動作をシミュレーションする。
【００１０】
出力部では、上記回路シミュレーションによって得られた結果を出力する。例えば、解析対象の回路に所定の入力信号を与えたときに、出力端子にどのような出力信号が得られるかのシミュレーション結果が、出力結果として得られる。また、種々の抵抗や容量を考慮した回路遅延の算出を行うこともできる。
【００１１】
通常は回路シミュレータによるシミュレーション結果を参考にして、回路のレイアウトの修正が行われ、修正後のレイアウトに対して同様の手順でサイドシミュレーションを実行し、上記手順を繰り返すことで、最適な回路設計を行うことができる。
【００１２】
しかしながら、従来の回路シミュレーションでは、トランジスタサイズの設計データと、入力された実測データとを基に、各トランジスタの設計サイズに最も近いトランジスタサイズの実測データの電気的特性を当てはめる。そのため、回路シミュレーションの算出値と実際の回路を用いた実測値との間の誤差をなくすことは、本質的にできない。それ故、回路シミュレーションの算出値と実測値との間の誤差を回路設計上問題のないレベルにすることが求められる。
【００１３】
集積回路のデザインルールが大きい場合には、パラメータとしてトランジスタのサイズのみを用いる従来の方法でも、ゲート電極の形状、ソース及びドレイン領域の深さ、不純物濃度などの補正を加えることで、出力の誤差は実用上問題のない値以下に抑えることが可能である。
【００１４】
ところが、集積回路の微細化が進むにつれ、従来の方法による回路シミュレーションでは実際の回路動作とのずれが顕著になってきている。特に、電子素子の中でも、ＭＩＳトランジスタやバイポーラトランジスタの動作についての誤差が大きくなっている。
【００１５】
そこで、例えば特許文献１に記載の回路シミュレーション方法によれば、トランジスタの動作に影響の大きいトランジスタを囲む素子分離用絶縁膜からの応力を新たなパラメータとして付加してシミュレーションを行っている。
【特許文献１】特開２００４−０８６５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
近年では、高精度化の要求も一段と強くなっており、例えばパッケージングによるわずかな特性変動が生む精度の劣化も設計段階で把握し、抑制させなければならない。
【００１７】
しかしながら、特許文献1における技術は、トランジスタの活性領域のサイズやゲート電極の素子分離用絶縁膜からの距離などにより変化する素子分離用絶縁膜からの応力を考慮するものであり、チップ内の面内応力分布による実際のパッケージ応力変動を考慮することはできず、高精度ＩＣの設計には限界があった。
【００１８】
そこで本発明は、上記問題点に鑑みてなされたもので、高精度回路シミュレーションを実現するため、面内応力データを利用して素子ごとの応力による特性劣化を加味した回路シミュレーション用のネットリストを生成する。
【課題を解決するための手段】
【００１９】
上記課題を解決するため、本発明におけるネットリスト生成方法は、ユーザからの半導体ＩＣのレイアウトデータを受け付ける入力ステップと、素子レイヤ情報と回路シミュレーションモデル情報とモデルパラメータ情報を格納する第１の記憶部を参照して、レイアウトデータを構成する素子を識別する素子識別ステップと、素子に回路シミュレーションを行う為のモデルとモデルパラメータと位置情報を第２の記憶部に記憶する素子情報記憶ステップと、半導体ＩＣの応力面内分布データと、各デバイスが持っているモデルパラメータと応力の相関を示す検量線データとを格納する第４の記憶部を参照して、素子識別ステップにて識別した各素子の位置情報から応力情報を抽出する応力情報抽出ステップと、応力情報抽出ステップにて抽出した応力情報と検量線データから素子の新たなモデルパラメータを算出するモデルパラメータ算出ステップと、素子情報記憶ステップにて第２の記憶部に記憶したモデルパラメータを新たなモデルパラメータで書き換えるモデルパラメータ更新ステップと、レイアウトデータから結線情報を抽出する結線情報抽出ステップと、結線情報抽出ステップにて抽出した結線情報を第３の記憶部に記憶する結線情報記憶ステップと、第２の記憶部と第３の記憶部に格納された情報からレイアウト位置に依存した応力によって変動するモデルパラメータを含むネットリストを作成するネットリスト作成ステップとを備えることを特徴とする。
【００２０】
ユーザからの半導体ＩＣのレイアウトデータを受け付ける入力ステップと、素子レイヤ情報と回路シミュレーションモデル情報とモデルパラメータ情報を格納する第１の記憶部を参照して、レイアウトデータを構成する素子を識別する素子識別ステップと、半導体ＩＣの応力面内分布データと、各デバイスが持っているモデルパラメータと応力の相関を示す検量線データとを格納する第４の記憶部を参照して、素子識別ステップにて識別した各素子の位置情報から応力情報を抽出する応力情報抽出ステップと、応力情報抽出ステップにて抽出した応力情報と検量線データから素子の新たなモデルパラメータを算出するモデルパラメータ算出ステップと、素子に回路シミュレーションを行う為のモデルと新たなモデルパラメータを第２の記憶部に記憶する素子情報記憶ステップと、レイアウトデータから結線情報を抽出する結線情報抽出ステップと、結線情報抽出ステップにて抽出した結線情報を第３の記憶部に記憶する結線情報記憶ステップと、第２の記憶部と第３の記憶部に格納された情報からレイアウト位置に依存した応力によって変動するモデルパラメータを含むネットリストを作成するネットリスト作成ステップとを備えることを特徴とする。
【００２１】
応力面内分布データは、実測値であることを特徴とする。
【００２２】
応力面内分布データは、シミュレーションデータであることを特徴とする。
【００２３】
検量線データは、実測値であることを特徴とする。
【００２４】
検量線データは、シミュレーションデータであることを特徴とする。
【発明の効果】
【００２５】
本発明により、面内応力データを利用することで、素子ごとの応力による特性劣化を加味した高精度回路シミュレーションを実現可能となる。
【発明を実施するための最良の形態】
【００２６】
図１は、本発明の実施形態におけるネットリスト生成方法を示す図である。本ネットリスト生成方法は、入力部２０１と、結線情報抽出部２０２と、素子識別部２０４と、第１の記憶部２０５と、第２の記憶部２０６と、第３の記憶部２０３と、応力情報抽出及びモデルパラメータ算出部２０７と、第４の記憶部２０８と、回路情報ネットリスト作成部２０９とで構成される。
【００２７】
入力部２０１は、ユーザによる半導体ＩＣのレイアウトデータの入力を受け付ける。第１の記憶部２０５には、素子レイヤ情報、回路シミュレーションモデル情報、モデルパラメータ情報が予め格納されており、素子識別部２０４は、第１の記憶部２０５に格納されている情報を基に素子識別を行い、それぞれの素子に素子情報を割り当てる。
【００２８】
第２の記憶部２０６は、素子識別部２０４で割り当てられた素子識別情報をそれぞれの素子と関連付けて格納する。素子情報は、例えばトランジスタの場合にはチップ内での座標、トランジスタの種類、回路シミュレーションモデル、トランジスタサイズ情報(Width/Length)などである。
【００２９】
第４の記憶部２０８には、応力面内分布データ及び各デバイスが持っているモデルパラメータと応力の相関を示す検量線データが予め格納されており、応力情報抽出部及びモデルパラメータ算出部２０７は、各素子に関連付けられた素子情報のチップ内座標から第４の記憶部２０８に格納されている応力面内分布データとを照合し、各素子が受ける応力の特定を行う。続いて、特定した応力データと第４の記憶部に格納されている検量線データから各素子の応力による変動を受けた後のモデルパラメータの値を算出し、第２の記憶部の素子情報を書き換える（追加する）。
【００３０】
一方、上記フローとは独立に、結線情報抽出部２０２では、入力されたレイアウトデータから素子同士の結線情報の抽出を行う。抽出された結線情報は、第３の記憶部２０３に格納される。
【００３１】
回路情報ネットリスト作成部２０９は、上記応力情報抽出及びモデルパラメータ算出部２０７によって更新された第２の記憶部２０６及び第３の記憶部２０３に格納されたデータから回路シミュレーションに必要な回路図情報ネットリストを作成する。
【００３２】
本実施形態において作成されたネットリストには、レイアウトの位置に依存した応力によって変動したモデルパラメータが含まれており、応力を考慮した高精度の回路シミュレーションを実現することが可能である。
【００３３】
図２は、本発明の他の実施形態におけるネットリスト生成方法を示す図である。本実施形態によれば、各素子の位置情報を用いて応力の影響を特定し、検量線データから各素子の応力による変動を受けた後のモデルパラメータの算出プロセスを第２の記憶部への素子情報格納前に行うよう構成される。
【００３４】
すなわち、本ネットリスト生成装置は、上記構成と同様に入力部３０１と、結線情報抽出部３０２と、素子識別部３０４と、第１の記憶部３０５と、応力情報抽出及びモデルパラメータ算出部３０６と、第４の記憶部３０７と、第２の記憶部３０８と、第３の記憶部３０３と、回路情報ネットリスト作成部３０９とで構成される。
【００３５】
入力部３０１は、ユーザによる半導体ＩＣのレイアウトデータの入力を受け付け、第１の記憶部３０５には、素子レイヤ情報、回路シミュレーションモデル情報、モデルパラメータ情報が予め格納されており、素子識別部３０４は、第１の記憶部３０５に格納されている情報を基に素子識別を行い、それぞれの素子に素子情報を割り当てる。
【００３６】
次に、応力情報抽出部及びモデルパラメータ算出部３０６は、第４の記憶部３０７に予め格納された応力面内分布データ及び検量線データから、各素子に関連付けられた素子情報のチップ内座標から第４の記憶部３０７に格納されている応力面内分布データとを照合し、各素子が受ける応力の特定を行う。続いて、特定した応力データと第４の記憶部に格納されている検量線データから各素子の応力による変動を受けた後のモデルパラメータの値を算出し、素子識別部３０４で割り当てられた素子情報を更新（追加）する。
【００３７】
続いて、第２の記憶部３０８は、素子識別部３０４で割り当てられ、応力情報抽出部及びモデルパラメータ算出部３０６によって更新された素子識別情報をそれぞれの素子と関連付けて格納する。素子情報は、例えばトランジスタの場合にはチップ内での座標、トランジスタの種類、回路シミュレーションモデル、トランジスタサイズ情報(Width/Length)などである。
【００３８】
一方、上記フローとは独立に、結線情報抽出部３０２では、入力されたレイアウトデータから素子同士の結線情報の抽出を行う。抽出された結線情報は、第３の記憶部３０３に格納される。
【００３９】
回路情報ネットリスト作成部３０９は、第２の記憶部３０８及び第３の記憶部３０３に格納されたデータから回路シミュレーションに必要な回路図情報ネットリストを作成する。
【００４０】
なお、本発明の実施形態で用いる応力面内分布データは実測して作成することが望ましいが、応力シミュレーションによって作成してもよい。また、検量線データも同様に実測して作成することが望ましいが、デバイスシミュレーションによるデバイスから抽出したデータを用いてもよい。
【００４１】
以上、本発明の好適な実施の形態により本発明を説明した。ここでは特定の具体例を示して本発明を説明したが、特許請求の範囲に定義された本発明の広範囲な趣旨および範囲から逸脱することなく、これら具体例に様々な修正および変更が可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態に係るネットリスト生成方法を示す図である。
【図２】本発明の他の実施形態に係るネットリスト生成方法を示す図である。
【図３】従来の回路シミュレーション装置の構成図である。
【符号の説明】
【００４３】
２０１    入力部
２０２    結線情報抽出部
２０３    第３の記憶部
２０４    素子識別部
２０５    第１の記憶部
２０６    第２の記憶部
２０７    応力情報抽出及びモデルパラメータ算出部
２０８    第４の記憶部
２０９    回路情報ネットリスト作成部
【図１】
2010033278.tif 000003
【図２】
2010033278.tif 000004
【図３】
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