(57)【要約】【課題】ゲーテッドクロックバッファ（ＧＣＢ）の制御回路を設けることにより、機能マクロ試験時の消費電力を削減できる半導体集積回路の設計方法を提供する。【解決手段】機能記述された半導体集積回路の仕様を論理合成した後、ネットリスト１から、メモリ試験時にクロックを伝播させる必要のあるＧＣＢを抽出する（Ｓ１−１）。チップ上の全ＧＣＢからステップＳ１−１で抽出したＧＣＢを除外し、メモリ試験時にクロックを伝播させる必要のないＧＣＢを抽出する（Ｓ１−２）。ステップＳ１−１で抽出したメモリ試験時にクロックを伝播させる必要のあるＧＣＢをメモリ試験時及びロジック試験時にクロック伝播状態とするための制御回路のネットリスト１への追加と、ステップＳ１−２で抽出したメモリ試験時にクロックを伝播させる必要のないＧＣＢをメモリ試験時にクロック伝播停止状態とするための制御回路のネットリスト１への追加を行う（Ｓ１−３）。【選択図】図１
2010079776.tif 000002
【特許請求の範囲】
【請求項１】
論理合成後、テスト合成前の半導体集積回路のネットリストから、機能マクロ試験時にクロックを伝播させる必要のないゲーテッドクロックバッファを抽出する工程と、
前記機能マクロ試験時に前記ゲーテッドクロックバッファをクロック伝播停止状態とする制御回路を前記ネットリストに追加する工程と
を含むことを特徴とする半導体集積回路の設計方法。
【請求項２】
論理合成後、テスト合成前の半導体集積回路のネットリストから、機能マクロ試験時にクロックを伝播させる必要のないゲーテッドクロックバッファを抽出する工程と、
前記機能マクロ試験時に、前記ゲーテッドクロックバッファのうち、外部クロック端子に近いゲーテッドクロックバッファをクロック伝播停止状態とする制御回路を前記ネットリストに追加する工程と
を含むことを特徴とする半導体集積回路の設計方法。
【請求項３】
コンピュータに、
論理合成後、テスト合成前の半導体集積回路のネットリストから、機能マクロ試験時にクロックを伝播させる必要のないゲーテッドクロックバッファを抽出する工程と、
前記機能マクロ試験時に前記ゲーテッドクロックバッファをクロック伝播停止状態とする制御回路を前記ネットリストに追加する工程と
を実行させるプログラムを含むことを特徴とする半導体集積回路の設計プログラム。
【請求項４】
コンピュータに、
論理合成後、テスト合成前の半導体集積回路のネットリストから、機能マクロ試験時にクロックを伝播させる必要のないゲーテッドクロックバッファを抽出する工程と、
前記機能マクロ試験時に、前記ゲーテッドクロックバッファのうち、外部クロック端子に近いゲーテッドクロックバッファをクロック伝播停止状態とする制御回路を前記ネットリストに追加する工程と
を実行させるプログラムを含むことを特徴とする半導体集積回路の設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲーテッドクロックバッファ（gated clock baffer．以下、ＧＣＢと記す。）を搭載する半導体集積回路の設計方法及び設計プログラムに関する。
【背景技術】
【０００２】
システムクロックのロジック回路への分岐箇所にクロック入力を抑制するクロック切替回路を新たに設け、メモリの試験中にはロジック回路へクロックが伝播しないようにする技術が知られている。
【特許文献１】特開２００７−２４０４１４号公報
【特許文献２】特開平１０−２９４３７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、テスト合成前に挿入されたＧＣＢに対し、クロック伝播動作を制御する制御回路を設けることにより、機能マクロ試験時の消費電力を削減することができるようにした半導体集積回路の設計方法及び設計プログラムを提供することを課題とする。なお、システムクロック経路への試験用としてのクロック切替回路の追加は、システム設計のタイミング調整に影響するため好まれない。
【課題を解決するための手段】
【０００４】
ここで開示する半導体集積回路の設計方法及び設計プログラムは、論理合成後、テスト合成前の半導体集積回路のネットリストから、機能マクロ試験時にクロックを伝播させる必要のないＧＣＢを抽出し、前記機能マクロ試験時に前記ＧＣＢをクロック伝播停止状態とする制御回路を前記ネットリストに追加するというものである。
【発明の効果】
【０００５】
開示した半導体集積回路の設計方法及び設計プログラムによれば、機能マクロ試験時にクロックを伝播させる必要のないＧＣＢを機能マクロ試験時にクロック伝播停止状態とすることができるので、機能マクロ試験時の消費電力を削減することができる。
【発明を実施するための最良の形態】
【０００６】
以下、図１〜図１６を参照して、本発明の半導体集積回路の設計方法及び設計プログラムの第１実施形態〜第４実施形態について説明する。本発明の半導体集積回路の設計方法及び設計プログラムは、これら第１実施形態〜第４実施形態に限定されるものではなく、本発明の要旨を逸脱することなく、種々の形態を取り得るものである。
【０００７】
（第１実施形態）
図１は本発明の半導体集積回路の設計方法の第１実施形態を示すフローチャートである。本発明の半導体集積回路の設計方法の第１実施形態は、試験対象の機能マクロがメモリ（例えば、ＲＡＭ［random access memory］、ＲＯＭ［read only memory］）のみである場合におけるメモリ試験時の消費電力の削減を図るものである。
【０００８】
本発明の半導体集積回路の設計方法の第１実施形態においては、まず、機能記述された半導体集積回路の仕様（例えば、ＲＴＬ（register transfer level）記述された半導体集積回路の仕様）を論理合成した後、ＧＣＢのイネーブル端子側にテスト回路を挿入するテスト合成前のネットリスト１から、メモリ試験時に活性化が必要なクロックパスを抽出し、この抽出したクロックパス上のＧＣＢを抽出することにより、メモリ試験時にクロックを伝播させる必要のあるＧＣＢを抽出する（ステップＳ１−１）。ステップＳ１−１は、メモリのクロック端子からクロックパスをバックトレースすることにより達成することができる。また、これは、一般的なＳＴＡ（static timing analysis）などのプログラムを使用し、外部クロック端子から各メモリのクロック端子までのパスをトレースしたログなどから抽出することでも達成することができる。
【０００９】
次に、チップ上の全ＧＣＢからステップＳ１−１で抽出したＧＣＢを除外することにより、メモリ試験時にクロックを伝播させる必要のないＧＣＢを抽出する（ステップＳ１−２）。次に、ステップＳ１−１で抽出したメモリ試験時にクロックを伝播させる必要のあるＧＣＢをメモリ試験時及びロジック試験時にクロック伝播状態とするための制御回路のネットリスト１への追加と、ステップＳ１−２で抽出したメモリ試験時にクロックを伝播させる必要のないＧＣＢをメモリ試験時にクロック伝播停止状態とし、ロジック試験時にクロック伝播状態とするための制御回路のネットリスト１への追加を行う（ステップＳ１−３）。
【００１０】
図２は本発明の半導体集積回路の設計方法の第１実施形態を実施する装置の概略的構成図である。図２中、２はＣＰＵ（central processing unit）、３はＲＯＭ、４はＲＡＭ、５はキーボードやマウス等の入力装置、６は表示装置、７はバス、８はハードディスクである。ハードディスク８には、ネットリスト１及び本発明の半導体集積回路の設計プログラムの第１実施形態９などが格納される。本発明の半導体集積回路の設計プログラムの第１実施形態９は、第１のＧＣＢ抽出プログラム１０と、第２のＧＣＢ抽出プログラム１１と、制御回路追加プログラム１２とを含むものである。
【００１１】
第１のＧＣＢ抽出プログラム１０は、ＣＰＵ２にステップＳ１−１を実行させるプログラムである。第２のＧＣＢ抽出プログラム１１は、ＣＰＵ２にステップＳ１−２を実行させるプログラムである。制御回路追加プログラム１２は、ＣＰＵ２にステップＳ１−３を実行させるプログラムである。
【００１２】
図３は本発明の半導体集積回路の設計方法の第１実施形態で使用する制御回路の第１構成例を示す回路図である。図３中、１３はメモリ試験時にクロックを伝播させる必要のないＧＣＢであり、１４はＤラッチ、１５はＡＮＤ回路である。１６はメモリ試験時にクロックを伝播させる必要のあるＧＣＢであり、１７はＤラッチ、１８はＡＮＤ回路である。
【００１３】
メモリ試験時にクロックを伝播させる必要のないＧＣＢ１３では、イネーブル端子ＥＮ１に与えられる信号の論理値が“１”（Ｈレベル）の場合、ＣＫ＝“０”（Ｌレベル）がＤラッチ１４のＧ端子に入力される事で、Ｄラッチ１４の出力Ｑ＝“１”となり、ＡＮＤ回路１５はクロックＣＫに対して同相の信号を出力するため、クロックが伝播する。これに対して、イネーブル端子ＥＮ１に与えられる信号の論理値が“０”の場合には、ＣＫ＝“０”がＤラッチ１４のＧ端子に入力される事で、Ｄラッチ１４の出力Ｑ＝“０”となり、ＡＮＤ回路１５の出力は“０”に固定され、クロック伝播動作が停止化される。
【００１４】
メモリ試験時にクロックを伝播させる必要のあるＧＣＢ１６では、イネーブル端子ＥＮ２に与えられる信号の論理値が“１”の場合、ＣＫ＝“０”がＤラッチ１７のＧ端子に入力される事で、Ｄラッチ１４の出力Ｑ＝“１”となり、ＡＮＤ回路１８はクロックＣＫに対して同相の信号を出力するため、クロックが伝播する。これに対して、イネーブル端子ＥＮ２に与えられる信号の論理値が“０”の場合には、ＣＫ＝“０”がＤラッチ１７のＧ端子に入力される事で、Ｄラッチ１４の出力Ｑ＝“０”となり、ＡＮＤ回路１８の出力は“０”に固定され、クロック伝播動作が停止化される。
【００１５】
１９はメモリ試験時にクロックを伝播させる必要のないＧＣＢ１３を制御するためにＧＣＢ１３のイネーブル端子ＥＮ１側に追加された制御回路である。制御回路１９は、ＯＲ回路２０と、ＡＮＤ回路２１とで構成されている。ＯＲ回路２０は、クロックイネーブル信号ＣＥＮと制御信号modeＡとをＯＲ処理するものである。ＡＮＤ回路２１は、ＯＲ回路２０の出力信号と、制御信号modeＢの反転信号とをＡＮＤ処理し、その出力信号をＧＣＢ１３のイネーブル端子ＥＮ１に与えるものである。
【００１６】
２２はメモリ試験時にクロックを伝播させる必要のあるＧＣＢ１６を制御するためにＧＣＢ１６のイネーブル端子ＥＮ２側に追加された制御回路である。制御回路２２はＯＲ回路２３で構成されている。ＯＲ回路２３は、クロックイネーブル信号ＣＥＮと制御信号modeＡとをＯＲ処理し、その出力信号をＧＣＢ１６のイネーブル端子ＥＮ２に与えるものである。
【００１７】
図４は制御回路１９、２２の動作を説明するための表図であり、制御信号modeＡ、modeＢと、クロックイネーブル信号ＣＥＮと、制御回路１９、２２の出力と、ＧＣＢ１３、１６の出力との関係を示している。
【００１８】
本例では、通常動作時（システム動作時）には、制御信号modeＡ＝“０”、制御信号modeＢ＝“０”とされる。この結果、クロックイネーブル信号ＣＥＮ＝“１”のときは、制御回路１９の出力＝“１”、制御回路２２の出力＝“１”となり、ＧＣＢ１３、１６は、クロックＣＫを伝播する。これに対して、クロックイネーブル信号ＣＥＮ＝“０”のときは、制御回路１９の出力＝“０”、制御回路２２の出力＝“０”となり、ＧＣＢ１３、１６の出力は“０”に固定され、クロック伝播停止状態となる。
【００１９】
ロジック試験時には、制御信号modeＡ＝“１”、制御信号modeＢ＝“０”とされる。この場合には、制御回路１９、２２の出力は、クロックイネーブル信号ＣＥＮの値に関係なく“１”となり、ＧＣＢ１３、１６は、クロックＣＫを伝播する。
【００２０】
メモリ試験時には、制御信号modeＡ＝“１”、制御信号modeＢ＝“１”とされる。この場合には、制御回路１９の出力は、クロックイネーブル信号ＣＥＮの値に関係なく“０”となり、ＧＣＢ１３の出力は“０”に固定され、クロック伝播停止状態となる。これに対して、制御回路２２の出力は、クロックイネーブル信号ＣＥＮの値に関係なく“１”となり、ＧＣＢ１６は、クロックＣＫを伝播する。
【００２１】
図５は本発明の半導体集積回路の設計方法の第１実施形態で使用する制御回路の第２構成例を示す回路図である。本発明の半導体集積回路の設計方法の第１実施形態で使用する制御回路の第２構成例は、ＧＣＢ１３にはＯＲ回路２４からなる制御回路２５を使用し、ＧＣＢ１６にはＯＲ回路２６からなる制御回路２７を使用するというものである。
【００２２】
ＯＲ回路２４は、制御信号modeＡとクロックイネーブル信号ＣＥＮとをＯＲ処理し、その出力信号をＧＣＢ１３のイネーブル端子ＥＮ１に与えるものである。ＯＲ回路２６は、制御信号modeＢとクロックイネーブル信号ＣＥＮとをＯＲ処理し、その出力信号をＧＣＢ１６のイネーブル端子ＥＮ２に与えるものである。
【００２３】
図６は制御回路２５、２７の動作を説明するための表図であり、制御信号modeＡ、modeＢと、クロックイネーブル信号ＣＥＮと、制御回路２５、２７の出力と、ＧＣＢ１３、１６の出力との関係を示している。
【００２４】
本例では、通常動作時には、制御信号modeＡ＝“０”、制御信号modeＢ＝“０”とされる。この結果、クロックイネーブル信号ＣＥＮ＝“１”のときは、制御回路２５の出力＝“１”、制御回路２７の出力＝“１”となり、ＧＣＢ１３、１６は、クロックＣＫを伝播する。これに対して、クロックイネーブル信号ＣＥＮ＝“０”のときは、制御回路２５の出力＝“０”、制御回路２７の出力＝“０”となり、ＧＣＢ１３、１６の出力は“０”に固定され、クロック伝播停止状態となる。
【００２５】
ロジック試験時には、制御信号modeＡ＝“１”、制御信号modeＢ＝“１”とされる。この場合には、制御回路２５、２７の出力は、クロックイネーブル信号ＣＥＮの値に関係なく“１”となり、ＧＣＢ１３、１６は、クロックＣＫを伝播する。
【００２６】
メモリ試験時には、制御信号modeＡ＝“０”、制御信号modeＢ＝“１”とされる。この場合には、制御回路２５の出力は、クロックイネーブル信号ＣＥＮ＝“１”ときは“１”となり、クロックイネーブル信号ＣＥＮ＝“０”のときは“０”となる。この結果、クロックイネーブル信号ＣＥＮ＝“１”のときは、ＧＣＢ１３は、クロックＣＫを伝播し、クロックイネーブル信号ＣＥＮ＝“０”のときは、ＧＣＢ１３の出力は“０”に固定され、クロック伝播停止状態となる。これに対して、制御回路２７の出力は、クロックイネーブル信号ＣＥＮの値に関係なく“１”となり、ＧＣＢ１６は、クロックＣＫを伝播する。
【００２７】
図７は本発明の半導体集積回路の設計方法の第１実施形態の具体的適用例を説明するための回路図である。図７中、２８は半導体チップ、２９、３０は試験対象のＲＡＭ、３１、３２はＢＩＳＴ（built-in self-test）回路、３３〜３８はフリップフロップ、３９〜４６はＧＣＢ、４７はＪＴＡＧ(Joint Test Action Group)規格のＴＡＰ（Test Access Port）コントローラ、４８、４９は外部クロック端子、５０はスキャンイン端子、５１はスキャンアウト端子、ＣＫ１、ＣＫ２はクロックである。破線５２は、ロジック試験のためのシリアルチェーンを示している。ＧＣＢ３９〜４６は、図３、図５中の制御回路とＧＣＢとを合わせた回路として、簡略化して表している。本例では、ＴＡＰコントローラ４７が制御信号modeＡ、modeＢを生成するように構成しているが、外部端子を介して制御信号modeＡ、modeＢを入力するように構成することもできる。
【００２８】
本例の場合、ＲＡＭ２９、３０の試験時にクロックを伝播させる必要のあるＧＣＢは、ＧＣＢ３９〜４２であり、ＲＡＭ２９、３０の試験時にクロックを伝播させる必要のないＧＣＢは、ＧＣＢ４３〜４６である。したがって、ＧＣＢを制御する制御回路として、図３に示す制御回路１９、２２を使用する場合には、ＧＣＢ３９〜４２に対応させて制御回路２２がネットリスト１に追加され、ＧＣＢ４３〜４６に対応させて制御回路１９がネットリスト１に追加される。
【００２９】
この結果、通常動作時において、クロックイネーブル信号ＣＥＮ＝“１”のときは、ＧＣＢ３９〜４６の全てがクロック伝播状態となり、クロックイネーブル信号ＣＥＮ＝“０”のときは、ＧＣＢ３９〜４６の全てがクロック伝播停止状態となる。ロジック試験時には、クロックイネーブル信号ＣＥＮの値に関係なく、ＧＣＢ３９〜４６の全てがクロック伝播状態となる。メモリ試験時には、クロックイネーブル信号ＣＥＮの値に関係なく、メモリ試験時にクロックを伝播させる必要のあるＧＣＢ３９〜４２がクロック伝播状態となり、メモリ試験時にクロックを伝播させる必要のないＧＣＢ４３〜４６がクロック伝播停止状態となる。
【００３０】
これに対して、図５に示す制御回路２５、２７を使用する場合には、メモリ試験時にクロックを伝播させる必要のあるＧＣＢ３９〜４２に対応させて制御回路２７がネットリスト１に追加され、メモリ試験時にクロックを伝播させる必要のないＧＣＢ４３〜４６に対応させて制御回路２５がネットリスト１に追加される。
【００３１】
この結果、通常動作時において、クロックイネーブル信号ＣＥＮ＝“１”のときは、ＧＣＢ３９〜４６の全てがクロック伝播状態となり、クロックイネーブル信号ＣＥＮ＝“０”のときは、ＧＣＢ３９〜４６の全てがクロック伝播停止状態となる。ロジック試験時には、クロックイネーブル信号ＣＥＮの値に関係なく、ＧＣＢ３９〜４６の全てがクロック伝播状態となる。メモリ試験時において、クロックイネーブル信号ＣＥＮ＝“０”のときは、メモリ試験時にクロックを伝播させる必要のあるＧＣＢ３９〜４２がクロック伝播状態となり、メモリ試験時にクロックを伝播させる必要のないＧＣＢ４３〜４６がクロック伝播停止状態となり、クロックイネーブル信号ＣＥＮ＝“１”のときは、ＧＣＢ３９〜４６の全てがクロック伝播状態となる。
【００３２】
以上のように、本発明の半導体集積回路の設計方法の第１実施形態によれば、ＧＣＢのクロック伝播動作を制御する制御回路として、図３に示す制御回路１９、２２を使用する場合には、メモリ試験時には、メモリ試験時にクロックを伝播させる必要のあるＧＣＢをクロック伝播状態とし、メモリ試験時にクロックを伝播させる必要のないＧＣＢをメモリ試験時にクロック伝播停止状態とすることができる。したがって、メモリ試験時の消費電力を削減することができる。
【００３３】
これに対して、図５に示す制御回路２５、２７を使用する場合には、メモリ試験時において、クロックイネーブル信号ＣＥＮ＝“０”のときは、メモリ試験時にクロックを伝播させる必要のないＧＣＢをクロック伝播停止状態とすることができるが、クロックイネーブル信号ＣＥＮ＝“１”ときは、メモリ試験時にクロックを伝播させる必要のないＧＣＢをクロック伝播停止状態にすることができない。このように、図５に示す制御回路２５、２７を使用する場合には、メモリ試験時にクロックを伝播させる必要のないＧＣＢのクロック伝播停止制御はクロックイネーブル信号ＣＥＮに依存することになるので、メモリ試験時にクロックを伝播させる必要のないＧＣＢをメモリ試験時に確実にクロック伝播停止状態とする保証はないが、回路構成を簡単化することができるという利点がある。
【００３４】
（第２実施形態）
図８は本発明の半導体集積回路の設計方法の第２実施形態を示すフローチャートである。本発明の半導体集積回路の設計方法の第２実施形態は、本発明の半導体集積回路の設計方法の第１実施形態と同様に、試験対象の機能マクロがメモリのみである場合におけるメモリ試験時の消費電力の削減を図るものである。本例では、最も効果の高い外部クロック端子に一番近いＧＣＢを抽出し、制御する例を用いて説明するが、外部クロックに一番近いＧＣＢの抽出に限定するものではない。
【００３５】
本発明の半導体集積回路の設計方法の第２実施形態においては、まず、機能記述された半導体集積回路の仕様を論理合成した後、テスト合成前のネットリスト１から、メモリ試験時に活性化が必要なクロックパスを抽出し、この抽出したクロックパス上のＧＣＢを抽出することにより、メモリ試験時にクロックを伝播させる必要のあるＧＣＢを抽出する（ステップＳ２−１）。次に、チップ上の全ＧＣＢからステップＳ２−１で抽出したＧＣＢを除外することにより、メモリ試験時にクロックを伝播させる必要のないＧＣＢを抽出する（ステップＳ２−２）。次に、ステップＳ２−２で抽出したメモリ試験時にクロックを伝播させる必要のないＧＣＢのうち、外部クロック端子に一番近いＧＣＢを抽出する（ステップＳ２−３）。ステップＳ２−３は、各ＧＣＢのクロック端子からバックトレースすることにより達成することができる。また、これは、一般的なＳＴＡなどのプログラムを使用し、外部クロック端子から各メモリのクロック端子までのパスをトレースしたログなどから抽出することでも達成することができる。
【００３６】
次に、ステップＳ２−１で抽出したメモリ試験時にクロックを伝播させる必要のあるＧＣＢをメモリ試験時及びロジック試験時にクロック伝播状態とするための制御回路のネットリスト１への追加と、ステップＳ２−３で抽出したメモリ試験時にクロックを伝播させる必要のないＧＣＢ中の外部クロック端子に一番近いＧＣＢをメモリ試験時にクロック伝播停止状態とし、ロジック試験時にクロック伝播状態にするための制御回路のネットリスト１への追加と、ステップＳ２−２で抽出したメモリ試験時にクロックを伝播させる必要のないＧＣＢからステップＳ２−３で抽出した外部クロック端子に一番近いＧＣＢを除いたＧＣＢをロジック試験時にクロック伝播状態にするための制御回路のネットリスト１への追加を行う（ステップＳ２−４）。なお、ステップＳ２−２で抽出したメモリ試験時にクロックを伝播させる必要のないＧＣＢからステップＳ２−３で抽出した外部クロック端子に一番近いＧＣＢを除いたＧＣＢをロジック試験時にクロック伝播状態にするための制御回路は、図３に示す制御回路２２又は図５に示す制御回路２５を使用する。
【００３７】
図７に示す例では、図３に示す制御回路１９、２２を使用する場合には、メモリ試験時にクロックを伝播させる必要のあるＧＣＢ３９〜４２に対応させて制御回路２２がネットリスト１に追加され、メモリ試験時にクロックを伝播させる必要のないＧＣＢ４３〜４６中の外部クロック端子に一番近いＧＣＢ４３、４５に対応させて制御回路１９がネットリスト１に追加され、メモリ試験時にクロックを伝播させる必要のないＧＣＢ４３〜４６から外部クロック端子に一番近いＧＣＢ４３、４５を除いたＧＣＢ４４、４６に対応させて制御回路２２がネットリスト１に追加される。
【００３８】
図９は本発明の半導体集積回路の設計方法の第２実施形態を実施する装置の概略的構成図である。図９に示す装置は、図２に示す装置と同様に構成されたものであり、ハードディスク８には、ネットリスト１及び本発明の半導体集積回路の設計プログラムの第２実施形態５３などが格納される。本発明の半導体集積回路の設計プログラムの第２実施形態５３は、第１のＧＣＢ抽出プログラム５４と、第２のＧＣＢ抽出プログラム５５と、第３のＧＣＢ抽出プログラム５６と、制御回路追加プログラム５７とを含むものである。
【００３９】
第１のＧＣＢ抽出プログラム５４は、ＣＰＵ２にステップＳ２−１を実行させるプログラムである。第２のＧＣＢ抽出プログラム５５は、ＣＰＵ２にステップＳ２−２を実行させるプログラムである。第３のＧＣＢ抽出プログラム５６は、ＣＰＵ２にステップＳ２−３を実行させるプログラムである。制御回路追加プログラム５７は、ＣＰＵ２にステップＳ２−４を実行させるプログラムである。
【００４０】
本発明の半導体集積回路の設計方法の第２実施形態によれば、ＧＣＢのクロック伝播動作を制御する制御回路として、図３に示す制御回路１９、２２を使用する場合には、メモリ試験時には、メモリ試験時にクロックを伝播させる必要のあるＧＣＢをクロック伝播状態とし、メモリ試験時にクロックを伝播させる必要のないＧＣＢをクロック伝播停止状態とすることができる。したがって、メモリ試験時の消費電力を削減することができる。また、メモリ試験時にクロックを伝播させる必要のあるＧＣＢ中の外部クロック端子に一番近いＧＣＢを除くＧＣＢに対応させて追加する制御回路を簡略化することができる。なお、図５に示す制御回路２５、２７を使用することができることは、本発明の半導体集積回路の設計方法の第１実施形態の場合と同様である。
【００４１】
（第３実施形態）
図１０は本発明の半導体集積回路の設計方法の第３実施形態を示すフローチャートである。本発明の半導体集積回路の設計方法の第３実施形態は、試験対象の機能マクロがメモリ及びメモリ以外の機能マクロ（以下、他機能マクロという。）である場合におけるメモリ試験時及び他機能マクロ試験時の消費電力の削減を図るものである。なお、他機能マクロとは、例えば、ＨＳＩＯ（high speed input output）マクロやＰＬＬ（phase-locked loop）マクロ等の機能マクロである。
【００４２】
本発明の半導体集積回路の設計方法の第３実施形態においては、まず、機能記述された半導体集積回路の仕様を論理合成した後、テスト合成前のネットリスト１から、メモリ試験時に活性化が必要なクロックパスを抽出し、この抽出したクロックパス上のＧＣＢを抽出することにより、メモリ試験時にクロックを伝播させる必要のあるＧＣＢを抽出する（ステップＳ３−１）。次に、他機能マクロ試験時に活性化が必要なクロックパスを抽出し、この抽出したクロックパス上のＧＣＢを抽出することにより、他機能マクロ試験時にクロックを伝播させる必要のあるＧＣＢを抽出する（ステップＳ３−２）。
【００４３】
次に、ステップＳ３−１で抽出したメモリ試験時にクロックを伝播させる必要のあるＧＣＢ及びステップＳ３−２で抽出した他機能マクロ試験時にクロックを伝播させる必要のあるＧＣＢのうち、メモリ試験時及び他機能マクロ試験時にクロックを伝播させる必要のあるＧＣＢを抽出する（ステップＳ３−３）。次に、チップ上の全ＧＣＢからステップＳ３−１で抽出したＧＣＢとステップＳ３−２で抽出したＧＣＢとを除外することにより、メモリ試験時及び他機能マクロ試験時にクロックを伝播させる必要のないＧＣＢを抽出する（ステップＳ３−４）。
【００４４】
次に、ステップＳ３−１で抽出したメモリ試験時にクロックを伝播させる必要のあるＧＣＢをメモリ試験時及びロジック試験時にクロック伝播状態とするための制御回路のネットリスト１への追加と、ステップＳ３−２で抽出した他機能マクロ試験時にクロックを伝播させる必要のあるＧＣＢを他機能マクロ試験時及びロジック試験時にクロック伝播状態とするための制御回路のネットリスト１への追加と、ステップＳ３−３で抽出したメモリ試験時及び他機能マクロ試験時にクロックを伝播させる必要のあるＧＣＢをメモリ試験時、他機能マクロ試験時及びロジック試験時にクロック伝播状態とするための制御回路のネットリスト１への追加と、ステップＳ３−４で抽出したメモリ試験時及び他機能マクロ試験時にクロックを伝播させる必要のないＧＣＢをメモリ試験時及び他機能マクロ試験時にクロック伝播停止状態とし、ロジック試験時にクロック伝播状態とするための制御回路のネットリスト１への追加を行う（ステップＳ３−５）。なお、ステップＳ３−３で抽出したメモリ試験時及び他機能マクロ試験時にクロックを伝播させる必要のあるＧＣＢをメモリ試験時及び他機能マクロ試験時にクロック伝播状態とするための制御回路は、図３に示す制御回路２２を使用する。
【００４５】
図１１は本発明の半導体集積回路の設計方法の第３実施形態を実施する装置の概略的構成図である。図１１に示す装置は、図２に示す装置と同様に構成されたものであり、ハードディスク８には、ネットリスト１及び本発明の半導体集積回路の設計プログラムの第３実施形態５８などが格納される。本発明の半導体集積回路の設計プログラムの第３実施形態５８は、第１のＧＣＢ抽出プログラム５９と、第２のＧＣＢ抽出プログラム６０と、第３のＧＣＢ抽出プログラム６１と、第４のＧＣＢ抽出プログラム６２と、制御回路追加プログラム６３とを含むものである。
【００４６】
第１のＧＣＢ抽出プログラム５９は、ＣＰＵ２にステップＳ３−１を実行させるプログラムである。第２のＧＣＢ抽出プログラム６０は、ＣＰＵ２にステップＳ３−２を実行させるプログラムである。第３のＧＣＢ抽出プログラム６１は、ＣＰＵ２にステップＳ３−３を実行させるプログラムである。第４のＧＣＢ抽出プログラム６２は、ＣＰＵ２にステップＳ３−４を実行させるプログラムである。制御回路追加プログラム６３は、ＣＰＵ２にステップＳ３−５を実行させるプログラムである。
【００４７】
図１２は本発明の半導体集積回路の設計方法の第３実施形態で使用する制御回路の構成例を示す回路図である。図１２中、６４はメモリ試験時及び他機能マクロ試験時にクロックを伝播させる必要のないＧＣＢであり、６５はＤラッチ、６６はＡＮＤ回路である。６７は他機能マクロ試験時にクロックを伝播させる必要のあるＧＣＢであり、６８はＤラッチ、６９はＡＮＤ回路である。７０はメモリ試験時にクロックを伝播させる必要のあるＧＣＢであり、７１はＤラッチ、７２はＡＮＤ回路である。
【００４８】
メモリ試験時及び他機能マクロ試験時にクロックを伝播させる必要のないＧＣＢ６４では、イネーブル端子ＥＮ１に与えられる信号の論理値が“１”の場合、ＣＫ＝“０”がＤラッチ６５のＧ端子に入力される事で、Ｄラッチ６５の出力Ｑ＝“１”となり、ＡＮＤ回路６６はクロックＣＫに対して同相の信号を出力するため、クロックが伝播する。これに対して、イネーブル端子ＥＮ１に与えられる信号の論理値が“０”の場合には、ＣＫ＝“０”がＤラッチ６５のＧ端子に入力される事で、Ｄラッチ６５の出力Ｑ＝“０”となり、ＡＮＤ回路６６の出力は“０”に固定され、クロック伝播動作が停止化される。
【００４９】
他機能マクロ試験時にクロックを伝播させる必要のあるＧＣＢ６７では、イネーブル端子ＥＮ２に与えられる信号の論理値が“１”の場合、ＣＫ＝“０”がＤラッチ６８のＧ端子に入力される事で、Ｄラッチ６８の出力Ｑ＝“１”となり、ＡＮＤ回路６９はクロックＣＫに対して同相の信号を出力するため、クロックが伝播する。これに対して、イネーブル端子ＥＮ２に与えられる信号の論理値が“０”の場合には、ＣＫ＝“０”がＤラッチ６８のＧ端子に入力される事で、Ｄラッチ６８の出力Ｑ＝“０”となり、ＡＮＤ回路６９の出力は“０”に固定され、クロック伝播動作が停止化される。
【００５０】
メモリ試験時にクロックを伝播させる必要のあるＧＣＢ７０では、イネーブル端子ＥＮ３に与えられる信号の論理値が“１”の場合、ＣＫ＝“０”がＤラッチ７１のＧ端子に入力される事で、Ｄラッチ７１の出力Ｑ＝“１”となり、ＡＮＤ回路７２はクロックＣＫに対して同相の信号が出力され、クロックが伝播する。これに対して、イネーブル端子ＥＮ３に与えられる信号の論理値が“０”の場合には、ＣＫ＝“０”がＤラッチ７１のＧ端子に入力される事で、Ｄラッチ７１の出力Ｑ＝“０”となり、ＡＮＤ回路７２の出力は“０”に固定され、クロック伝播動作が停止化される。
【００５１】
７３はメモリ試験時及び他機能マクロ試験時にクロックを伝播させる必要のないＧＣＢ６４を制御するためにＧＣＢ６４のイネーブル端子ＥＮ１側に追加された制御回路である。制御回路７３は、ＯＲ回路７４、７５と、ＡＮＤ回路７６とで構成されている。ＯＲ回路７４は、クロックイネーブル信号ＣＥＮと制御信号modeＡとをＯＲ処理するものである。ＯＲ回路７５は、制御信号modeＢと制御信号modeＣとをＯＲ処理するものである。ＡＮＤ回路７６は、ＯＲ回路７４の出力信号と、ＯＲ回路７５の出力信号の反転信号とをＡＮＤ処理し、その出力信号をＧＣＢ６４のイネーブル端子ＥＮ１に与えるものである。
【００５２】
７７は他機能マクロ試験時にクロックを伝播させる必要のあるＧＣＢ６７を制御するためにＧＣＢ６７のイネーブル端子ＥＮ２側に追加された制御回路である。制御回路７７は、ＯＲ回路７８と、ＡＮＤ回路７９とで構成されている。ＯＲ回路７８は、クロックイネーブル信号ＣＥＮと制御信号modeＡとをＯＲ処理するものである。ＡＮＤ回路７９は、ＯＲ回路７８の出力信号と、制御信号modeＢの反転信号とをＡＮＤ処理し、その出力信号をＧＣＢ６７のイネーブル端子ＥＮ２に与えるものである。
【００５３】
８０はメモリ試験時にクロックを伝播させる必要のあるＧＣＢ７０を制御するためにＧＣＢ７０のイネーブル端子ＥＮ３側に追加された制御回路である。制御回路８０は、ＯＲ回路８１と、ＡＮＤ回路８２とで構成されている。ＯＲ回路８１は、クロックイネーブル信号ＣＥＮと制御信号modeＡとをＯＲ処理するものである。ＡＮＤ回路８２は、ＯＲ回路８１の出力信号と、制御信号modeＣの反転信号とをＡＮＤ処理し、その出力信号をＧＣＢ７０のイネーブル端子ＥＮ３に与えるものである。
【００５４】
図１３は制御回路７３、７７、８０の動作を説明するための表図であり、制御信号modeＡ、modeＢ、modeＣと、クロックイネーブル信号ＣＥＮと、制御回路７３、７７、８０の出力と、ＧＣＢ６４、６７、７０の出力との関係を示している。
【００５５】
本例では、通常動作時には、制御信号modeＡ＝“０”、制御信号modeＢ＝“０”、制御信号modeＣ＝“０”とされる。この結果、クロックイネーブル信号ＣＥＮ＝“１”のときは、制御回路７３の出力＝“１”、制御回路７７の出力＝“１”、制御回路８０の出力＝“１”となり、ＧＣＢ６４、６７、７０は、クロックＣＫを伝播する。これに対して、クロックイネーブル信号ＣＥＮ＝“０”のときは、制御回路７３の出力＝“０”、制御回路７７の出力＝“０”、制御回路８０の出力＝“０”となり、ＧＣＢ６４、６７、７０の出力は“０”に固定され、クロック伝播停止状態となる。
【００５６】
ロジック試験時には、制御信号modeＡ＝“１”、制御信号modeＢ＝“０”、制御信号modeＣ＝“０”とされる。この場合、制御回路７３、７７、８０の出力は、クロックイネーブル信号ＣＥＮの値に関係なく“１”となり、ＧＣＢ６４、６７、７０は、クロックＣＫを伝播する。
【００５７】
メモリ試験時には、制御信号modeＡ＝“１”、制御信号modeＢ＝“１”、制御信号modeＣ＝“０”とされる。この場合、制御回路７３の出力は、クロックイネーブル信号ＣＥＮの値に関係なく“０”となり、ＧＣＢ６４の出力は“０”に固定され、クロック伝播停止状態となる。制御回路７７の出力は、クロックイネーブル信号ＣＥＮの値に関係なく“０”となり、ＧＣＢ６７の出力は“０”に固定され、クロック伝播停止状態となる。制御回路８０の出力は、クロックイネーブル信号ＣＥＮの値に関係なく“１”となり、ＧＣＢ７０は、クロックＣＫを伝播する。
【００５８】
他機能マクロ試験時には、制御信号modeＡ＝“１”、制御信号modeＢ＝“０”、制御信号modeＣ＝“１”とされる。この場合、制御回路７３の出力は、クロックイネーブル信号ＣＥＮの値に関係なく“０”となり、ＧＣＢ６４の出力は“０”に固定され、クロック伝播停止状態となる。制御回路７７の出力は、クロックイネーブル信号ＣＥＮの値に関係なく“１”となり、ＧＣＢ６７は、クロックＣＫを伝播する。制御回路８０の出力は、クロックイネーブル信号ＣＥＮの値に関係なく“０”となり、ＧＣＢ７０の出力は“０”に固定され、クロック伝播停止状態となる。
【００５９】
本発明の半導体集積回路の設計方法の第３実施形態によれば、メモリ試験時には、メモリ試験時にクロックを伝播させる必要のあるＧＣＢをクロック伝播状態とし、メモリ試験時にクロックを伝播させる必要のないＧＣＢをクロック伝播停止状態とすることができる。また、他機能マクロ試験時には、他機能マクロ試験時にクロックを伝播させる必要のあるＧＣＢをクロック伝播状態とし、他機能マクロ試験時にクロックを伝播させる必要のないＧＣＢをクロック伝播停止状態とすることができる。したがって、メモリ試験時及び他機能マクロ試験時の消費電力を削減することができる。図５に示す制御回路２５、２７を使用することができることは、本発明の半導体集積回路の設計方法の第１実施形態の場合と同様である。
【００６０】
（第４実施形態）
図１４は本発明の半導体集積回路の設計方法の第４実施形態を示すフローチャートである。本発明の半導体集積回路の設計方法の第４実施形態は、本発明の半導体集積回路の設計方法の第３実施形態と同様に、試験対象の機能マクロがメモリ及び他機能マクロである場合におけるメモリ試験時及び他機能マクロ試験時の消費電力の削減を図るものである。本例では、最も効果の高い外部クロック端子に一番近いＧＣＢを抽出し、制御する例を用いて説明するが、第２実施形態と同様に、外部クロックに一番近いＧＣＢの抽出に限定するものではない。
【００６１】
本発明の半導体集積回路の設計方法の第４実施形態においては、まず、機能記述された半導体集積回路の仕様を論理合成した後、テスト合成前のネットリスト１から、メモリ試験時に活性化が必要なクロックパスを抽出し、この抽出したクロックパス上のＧＣＢを抽出することにより、メモリ試験時にクロックを伝播させる必要のあるＧＣＢを抽出する（ステップＳ４−１）。次に、他機能マクロ試験時に活性化が必要なクロックパスを抽出し、この抽出したクロックパス上のＧＣＢを抽出することにより、他機能マクロ試験時にクロックを伝播させる必要のあるＧＣＢを抽出する（ステップＳ４−２）。次に、ステップＳ４−１で抽出したメモリ試験時にクロックを伝播させる必要のあるＧＣＢ及びステップＳ４−２で抽出した他機能マクロ試験時にクロックを伝播させる必要のあるＧＣＢのうち、メモリ試験時及び他機能マクロ試験時にクロックを伝播させる必要のあるＧＣＢを抽出する（ステップＳ４−３）。
【００６２】
次に、チップ上の全ＧＣＢから、ステップＳ４−１で抽出したＧＣＢと、ステップＳ４−２で抽出したＧＣＢとを除外することにより、メモリ試験時及び他機能マクロ試験時にクロックを伝播させる必要のないＧＣＢを抽出する（ステップＳ４−４）。次に、ステップＳ４−４で抽出したメモリ試験時及び他機能マクロ試験時にクロックを伝播させる必要のないＧＣＢのうち、外部クロック端子に一番近いＧＣＢを抽出する（ステップＳ４−５）。
【００６３】
次に、ステップＳ４−１で抽出したメモリ試験時にクロックを伝播させる必要のあるＧＣＢをメモリ試験時及びロジック試験時にクロック伝播状態とするための制御回路のネットリスト１への追加と、ステップＳ４−２で抽出した他機能マクロ試験時にクロックを伝播させる必要のあるＧＣＢを他機能マクロ試験時及びロジック試験時にクロック伝播状態とするための制御回路のネットリスト１への追加と、ステップＳ４−３で抽出したメモリ試験時及び他機能マクロ試験時にクロックを伝播させる必要のあるＧＣＢをメモリ試験時、他機能マクロ試験時及びロジック試験時にクロック伝播状態とするための制御回路のネットリスト１への追加と、ステップＳ４−５で抽出したメモリ試験時及び他機能マクロ試験時にクロックを伝播させる必要のないＧＣＢ中の外部クロック端子に一番近いＧＣＢをメモリ試験時及び他機能マクロ試験時にクロック伝播停止状態とし、ロジック試験時にクロック伝播状態とするための制御回路のネットリスト１への追加と、ステップＳ４−４で抽出したメモリ試験時及び他機能マクロ試験時にクロックを伝播させる必要のないＧＣＢから外部クロック端子に一番近いＧＣＢを除いたＧＣＢをロジック試験時にクロック伝播状態とするための制御回路のネットリスト１への追加を行う（ステップＳ４−６）。
【００６４】
ステップＳ４−３で抽出したメモリ試験時及び他機能マクロ試験時にクロックを伝播させる必要のあるＧＣＢをメモリ試験時、他機能マクロ試験時及びロジック試験時にクロック伝播状態とするための制御回路、及び、ステップＳ４−４で抽出したメモリ試験時及び他機能マクロ試験時にクロックを伝播させる必要のないＧＣＢから外部クロック端子に一番近いＧＣＢを除いたＧＣＢをロジック試験時にクロック伝播状態とするための制御回路としては、図３に示す制御回路２２を使用する。
【００６５】
図１５は本発明の半導体集積回路の設計方法の第４実施形態を実施する装置の概略的構成図である。図１５に示す装置は、図２に示す装置と同様に構成されたものであり、ハードディスク８に、ネットリスト１及び本発明の半導体集積回路の設計プログラムの第４実施形態８３等を格納したものである。本発明の半導体集積回路の設計プログラムの第４実施形態８３は、第１のＧＣＢ抽出プログラム８４と、第２のＧＣＢ抽出プログラム８５と、第３のＧＣＢ抽出プログラム８６と、第４のＧＣＢ抽出プログラム８７と、第５のＧＣＢ抽出プログラム８８と、制御回路追加プログラム８９とを含むものである。
【００６６】
第１のＧＣＢ抽出プログラム８４は、ＣＰＵ２にステップＳ４−１を実行させるプログラムである。第２のＧＣＢ抽出プログラム８５は、ＣＰＵ２にステップＳ４−２を実行させるプログラムである。第３のＧＣＢ抽出プログラム８６は、ＣＰＵ２にステップＳ４−３を実行させるプログラムである。第４のＧＣＢ抽出プログラム８７は、ＣＰＵ２にステップＳ４−４を実行させるプログラムである。第５のＧＣＢ抽出プログラム８８は、ＣＰＵ２にステップＳ４−５を実行させるプログラムである。制御回路追加プログラム８９は、ＣＰＵ２にステップＳ４−６を実行させるプログラムである。
【００６７】
図１６は本発明の半導体集積回路の設計方法の第４実施形態の具体的適用例を説明するための回路図である。図１６中、９０は半導体チップ、９１は試験対象のメモリであるＲＡＭ、９２は試験対象の他機能マクロであるＳＣＡＮ内蔵機能マクロ、９３はＢＩＳＴ回路、９４〜９９はフリップフロップ、１００〜１０７はＧＣＢ、１０８はＪＴＡＧ規格のＴＡＰコントローラ、１０９、１１０は外部クロック端子、１１１はスキャンイン端子、１１２はスキャンアウト端子、ＣＫ１、ＣＫ２はクロックである。破線１１３は、ロジック試験のためのシリアルチェーンを示している。ＧＣＢ１００〜１０７は、図３、図５、図１２中の制御回路とＧＣＢとを合わせた回路として、簡略化して表している。本例では、ＴＡＰコントローラ１０８が制御信号modeＡ、modeＢ、modeＣを生成するように構成しているが、外部端子を介して制御信号modeＡ、modeＢ、modeＣを入力するように構成することもできる。
【００６８】
本例では、ＧＣＢ１００は、ＲＡＭ９１の試験及びＳＣＡＮ内蔵機能マクロ９２の試験時にクロックを伝播させる必要があるので、ＧＣＢ１００に対応させて図３に示す制御回路２２が追加される。ＧＣＢ１０１、１０２は、ＲＡＭ９１の試験時にクロックを伝播させる必要があるが、ＳＣＡＮ内蔵機能マクロ９２の試験時にクロックを伝播させる必要がないので、ＧＣＢ１０１、１０２に対応させて図１２に示す制御回路８０が追加される。ＧＣＢ１０３は、ＳＣＡＮ内蔵機能マクロ９２の試験時にクロックを伝播させる必要があるが、ＲＡＭ９１の試験時にクロックを伝播させる必要がないので、ＧＣＢ１０３に対応させて図１２に示す制御回路７７が追加される。
【００６９】
クロックＣＫ２を受けるＧＣＢ１０４、１０５は、ＲＡＭ９１の試験時及びＳＣＡＮ内蔵機能マクロ９２の試験時にクロックを伝播させる必要がないが、ＧＣＢ１０４、１０５のうち、ＧＣＢ１０４が外部クロック端子１０９に一番近いので、ＧＣＢ１０４に対応させて図１２に示す制御回路７３が追加され、ＧＣＢ１０５に対応させて図３に示す制御回路２２が追加される。クロックＣＫ１を受けるＧＣＢ１０６、１０７は、ＲＡＭ９１の試験時及びＳＣＡＮ内蔵機能マクロ９２の試験時にクロックを伝播させる必要がないが、ＧＣＢ１０６、１０７のうち、ＧＣＢ１０６が外部クロック端子１１０に一番近いので、ＧＣＢ１０６に対応させて図１２に示す制御回路７３が追加され、ＧＣＢ１０７に対応させて図３に示す制御回路２２が追加される。
【００７０】
本発明の半導体集積回路の設計方法の第４実施形態によれば、メモリ試験時には、メモリ試験時にクロックを伝播させる必要のあるＧＣＢをクロック伝播状態とし、メモリ試験時にクロックを伝播させる必要のないＧＣＢをクロック伝播停止状態とすることができる。また、他機能マクロ試験時には、他機能マクロ試験時にクロックを伝播させる必要のあるＧＣＢをクロック伝播状態とし、他機能マクロ試験時にクロックを伝播させる必要のないＧＣＢをクロック伝播停止状態とすることができる。したがって、メモリ試験時及び他機能マクロ試験時の消費電力を削減することができる。また、メモリ試験時及び他機能マクロ試験時にクロックを伝播させる必要のないＧＣＢ中の外部クロック端子に一番近いＧＣＢを除くＧＣＢに対応させて追加する制御回路を簡略化することができる。図５に示す制御回路２５、２７を使用することができることは、本発明の半導体集積回路の設計方法の第１実施形態の場合と同様である。
【図面の簡単な説明】
【００７１】
【図１】本発明の半導体集積回路の設計方法の第１実施形態を示すフローチャートである。
【図２】本発明の半導体集積回路の設計方法の第１実施形態を実施する装置の概略的構成図である。
【図３】本発明の半導体集積回路の設計方法の第１実施形態で使用する制御回路の第１構成例を示す回路図である。
【図４】本発明の半導体集積回路の設計方法の第１実施形態で使用する制御回路の第１構成例の動作を説明するための表図である。
【図５】本発明の半導体集積回路の設計方法の第１実施形態で使用する制御回路の第２構成例を示す回路図である。
【図６】本発明の半導体集積回路の設計方法の第１実施形態で使用する制御回路の第２構成例の動作を説明するための表図である。
【図７】本発明の半導体集積回路の設計方法の第１実施形態の具体的適用例を説明するための回路図である。
【図８】本発明の半導体集積回路の設計方法の第２実施形態を示すフローチャートである。
【図９】本発明の半導体集積回路の設計方法の第２実施形態を実施する装置の概略的構成図である。
【図１０】本発明の半導体集積回路の設計方法の第３実施形態を示すフローチャートである。
【図１１】本発明の半導体集積回路の設計方法の第３実施形態を実施する装置の概略的構成図である。
【図１２】本発明の半導体集積回路の設計方法の第３実施形態で使用する制御回路の構成例を示す回路図である。
【図１３】本発明の半導体集積回路の設計方法の第３実施形態で使用する制御回路の動作を説明するための表図である。
【図１４】本発明の半導体集積回路の設計方法の第４実施形態を示すフローチャートである。
【図１５】本発明の半導体集積回路の設計方法の第４実施形態を実施する装置の概略的構成図である。
【図１６】本発明の半導体集積回路の設計方法の第４実施形態の具体的適用例を説明するための回路図である。
【符号の説明】
【００７２】
（図１、図２）
１…ネットリスト、２…ＣＰＵ、３…ＲＯＭ、４…ＲＡＭ、５…入力装置、６…表示装置、７…バス、８…ハードディスク、９…本発明の半導体集積回路の設計プログラムの第１実施形態、１０…第１のＧＣＢ抽出プログラム、１１…第２のＧＣＢ抽出プログラム、１２…制御回路追加プログラム
（図３、図５）
１３…ＧＣＢ、１４…Ｄラッチ、１５…ＡＮＤ回路、１６…ＧＣＢ、１７…Ｄラッチ、１８…ＡＮＤ回路、１９…制御回路、２０…ＯＲ回路、２１…ＡＮＤ回路、２２…制御回路、２３…ＯＲ回路、２４…ＯＲ回路、２５…制御回路、２６…ＯＲ回路、２７…制御回路
（図７）
２８…半導体チップ、２９、３０…ＲＡＭ、３１、３２…ＢＩＳＴ回路、３３〜３８…フリップフロップ、３９〜４６…ＧＣＢ、４７…ＴＡＰコントローラ、４８、４９…外部クロック端子、５０…スキャンイン端子、５１…スキャンアウト端子、５２…シリアルチェーン
（図８、図９）
１…ネットリスト、２…ＣＰＵ、３…ＲＯＭ、４…ＲＡＭ、５…入力装置、６…表示装置、７…バス、８…ハードディスク、５３…本発明の半導体集積回路の設計プログラムの第２実施形態、５４…第１のＧＣＢ抽出プログラム、５５…第２のＧＣＢ抽出プログラム、５６…第３のＧＣＢ抽出プログラム、５７…制御回路追加プログラム
（図１０、図１１）
１…ネットリスト、２…ＣＰＵ、３…ＲＯＭ、４…ＲＡＭ、５…入力装置、６…表示装置、７…バス、８…ハードディスク、５８…本発明の半導体集積回路の設計プログラムの第３実施形態、５９…第１のＧＣＢ抽出プログラム、６０…第２のＧＣＢ抽出プログラム、６１…第３のＧＣＢ抽出プログラム、６２…第４のＧＣＢ抽出プログラム、６３…制御回路追加プログラム
（図１２）
６４…ＧＣＢ、６５…Ｄラッチ、６６…ＡＮＤ回路、６７…ＧＣＢ、６８…Ｄラッチ、６９…ＡＮＤ回路、７０…ＧＣＢ、７１…Ｄラッチ、７２…ＡＮＤ回路、７３…制御回路、７４、７５…ＯＲ回路、７６…ＡＮＤ回路、７７…制御回路、７８…ＯＲ回路、７９…ＡＮＤ回路、８０…制御回路、８１…ＯＲ回路、８２…ＡＮＤ回路
（図１４、図１５）
１…ネットリスト、２…ＣＰＵ、３…ＲＯＭ、４…ＲＡＭ、５…入力装置、６…表示装置、７…バス、８…ハードディスク、８３…本発明の半導体集積回路の設計プログラムの第４実施形態、８４…第１のＧＣＢ抽出プログラム、８５…第２のＧＣＢ抽出プログラム、８６…第３のＧＣＢ抽出プログラム、８７…第４のＧＣＢ抽出プログラム、８８…第５のＧＣＢ抽出プログラム、８９…制御回路追加プログラム
（図１６）
９０…半導体チップ、９１…ＲＡＭ、９２…ＳＣＡＮ内蔵機能マクロ、９３…ＢＩＳＴ回路、９４〜９９…フリップフロップ、１００〜１０７…ＧＣＢ、１０８…ＴＡＰコントローラ、１０９、１１０…外部クロック端子、１１１…スキャンイン端子、１１２…スキャンアウト端子、１１３…シリアルチェーン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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