(57)【要約】【課題】第１ウェル間の分離耐圧を向上させ、第１ウェル間の基準を縮小することが可能な半導体装置及びその製造方法を提供すること。【解決手段】第１導電型の半導体基板１と、半導体基板１の表層にて所定間隔をおいて配されるとともに、第２導電型の第１ウェル２、３と、半導体基板１の表層にて第１ウェル２、３の間に配されるとともに、半導体基板よりも不純物濃度が高い第１導電型の第２ウェル４と、半導体基板１中であって少なくとも第２ウェル４の下方の領域に配されるとともに、半導体基板１よりも不純物濃度が高く、かつ、第２ウェル４よりも不純物濃度が低い第１導電型の第３ウェル５と、半導体基板１中であって少なくとも第３ウェル５の下方の領域に配されるとともに、半導体基板１よりも不純物濃度が高く、かつ、第２ウェル４よりも不純物濃度が低い第１導電型の第４ウェル１１と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の表層にて所定間隔をおいて配されるとともに、第１導電型の逆導電型の第２導電型の２つの第１ウェルと、
前記半導体基板の表層にて２つの前記第１ウェルの間に配されるとともに、前記半導体基板よりも不純物濃度が高い第１導電型の第２ウェルと、
前記半導体基板中であって少なくとも前記第２ウェルの不純物濃度のピーク位置よりも下方の領域に不純物濃度のピーク位置が配されるとともに、前記半導体基板よりも不純物濃度が高く、かつ、前記第２ウェルよりも不純物濃度が低い第１導電型の第３ウェルと、
前記半導体基板中であって少なくとも前記第３ウェルの不純物濃度のピーク位置よりも下方の領域に不純物濃度のピーク位置が配されるとともに、前記半導体基板よりも不純物濃度が高く、かつ、前記第２ウェルよりも不純物濃度が低い第１導電型の第４ウェルと、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１ウェル上に配されるとともに、前記第１ウェルよりも不純物濃度が高い第１導電型の拡散層を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３ウェルの不純物濃度のピーク位置は、前記半導体基板中であって少なくとも前記第２ウェル及び前記第１ウェルの不純物濃度のピーク位置よりも下方の領域に配されることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第３ウェルの不純物濃度のピーク位置は、前記第２ウェルの不純物濃度のピーク位置よりも０．３μｍ以上かつ０．８μｍ以下の範囲で深く、
前記第４ウェルの不純物濃度のピーク位置は、前記第３ウェルの不純物濃度のピーク位置よりも０．３μｍ以上かつ０．９μｍ以下の範囲で深いことを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記第３ウェル及び前記第４ウェルの不純物濃度は、２つの前記第１ウェルの間の間隔が狭くなるに従い高く設定されていることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記第３ウェル及び前記第４ウェルは、イオン注入により形成された領域であることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
第１導電型の半導体基板全面にイオン注入を行うことで第１導電型の第４ウェルを形成する工程と、
前記半導体基板全面にイオン注入を行うことで前記第４ウェルの不純物濃度のピーク位置よりも浅い位置に不純物濃度のピーク位置が配されるように第１導電型の第３ウェルを形成する工程と、
前記第３ウェルの不純物濃度のピーク位置よりも浅い前記半導体基板の表層部の所定領域に不純物濃度のピーク位置が配されるように第１導電型の第２ウェルを形成する工程と、
前記第３ウェルの不純物濃度のピーク位置よりも浅い前記半導体基板の表層部の前記第２ウェルの両隣に不純物濃度のピーク位置が配されるように第１導電型の逆導電型の第２導電型の第１ウェルを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
第１導電型の半導体基板表面に所定領域に開口部を有するマスク材を形成する工程と、
前記マスク材をマスクとして前記半導体基板にイオン注入を行うことで第１導電型の第４ウェルを形成する工程と、
前記マスク材をマスクとして前記半導体基板にイオン注入を行うことで前記第４ウェルの不純物濃度のピーク位置よりも浅い位置に不純物濃度のピーク位置が配されるように第１導電型の第３ウェルを形成する工程と、
前記マスク材をマスクとして前記第３ウェルの不純物濃度のピーク位置よりも浅い前記半導体基板の表層部に不純物濃度のピーク位置が配されるように第１導電型の第２ウェルを形成する工程と、
前記マスク材を除去した後、前記第３ウェルの不純物濃度のピーク位置よりも浅い前記半導体基板の表層部の前記第２ウェルの両隣に不純物濃度のピーク位置が配されるように第１導電型の逆導電型の第２導電型の第１ウェルを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、隣り合うウェル間にて高耐圧を必要とする半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の動作周波数が極めて高くなってきており、電源及びグランドに割り当てられる配線面積が増加する傾向にある。そのため、半導体装置を実際に使用する場面で、瞬間的な電圧サージが発生したり、定常的に高電圧を印加すると、半導体装置の内部回路が破壊に至り易くなる。そこで、このような電圧サージや高電圧による内部回路の破壊を回避するために、特許文献１では、Ｐ型シリコン基板上で所定幅の領域を挟んで２つ以上の隣り合うＮウェル領域を有する半導体装置において、隣り合うＮウェル領域に対してオフセット領域を介してＰウェル領域を設けたものが開示されている（特許文献１参照；従来例１）。
【０００３】
また、近年、半導体装置の微細化に伴い、Ｎウェル間の間隔を同時に狭めることが要求されている。さらに、フラッシュ混載プロセス等においては、フラッシュメモリの書き込み、消去等の動作において、基幹プロセスよりも高電圧印加が要求される場合がほとんどである。そのため、Ｎウェル間のパンチスルーを基幹プロセス並みに維持することが、より困難になってきている。特許文献１に記載の半導体装置の構成では、ＮウェルとＰウェルの間にオフセット領域が介在しているので、Ｎウェル間の間隔を狭めることは困難であり、Ｎウェル間のパンチスルーを抑制するのには限界がある。そこで、Ｎウェル間の間隔を狭めつつＮウェル間のパンチスルーを抑制するために、特許文献２では、Ｐ型半導体基板１０１に２つのＮウェル１０２、１０３及びその間に挟まれたＰウェル１０４が挟まれ、２つのＮウェル１０２、１０３及びＰウェル１０４の下方にＰウェル１０５またはＰ型エピタキシャル層を設けたものが開示されている（図７参照；従来例２）。
【０００４】
【特許文献１】特開２００２−２８９７０４号公報
【特許文献２】特開２００４−２３５４７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、下記に示す新たな課題のために、より微細化され、さらに高電圧が要求される半導体装置においては、Ｎウェル間を効果的に縮小することが困難であることが発明者らによって見出された。
【０００６】
図８を参照すると、本来ならば、Ｎウェル１０２、１０３、Ｐウェル１０４が形成される深さは、Ｄ１で示された位置となる。ところが、通常、Ｎウェル１０２、１０３上にはコンタクトプラグとの接続のためにＮ＋拡散層１０７、１０８が形成されるところ、トレンチ分離絶縁膜１０６はＳｉＯ２のアモルファスであり、Ｎ＋拡散層１０７、１０８はシリコンの結晶であるので、Ｎ＋拡散層１０７、１０８下においてはチャネリング（不純物が透過）し、Ｎウェル１０２、１０３がＰウェル１０５を通り越して基板深くまで入り込んで、深入りＮウェル１０９、１１０が形成されてしまう（従来例３）。そうすると、より微細化された半導体装置においては、Ｎウェル１０２、１０３間のパンチスルーは、Ｐウェル１０４直下の位置だけでなく、深入りＮウェル１０９、１１０間の位置でも発生する可能性があり、これによりＮウェル１０２、１０３間の耐圧不良が発生してしまうおそれがある。また、このような現象は、高電圧使用時に顕著になる可能性がある。
【０００７】
本発明の主な課題は、Ｎウェル間の分離耐圧を向上させ、Ｎウェル間の基準を縮小することが可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の第１の視点においては、半導体装置において、第１導電型の半導体基板と、前記半導体基板の表層にて所定間隔をおいて配されるとともに、第１導電型の逆導電型の第２導電型の２つの第１ウェルと、前記半導体基板の表層にて２つの前記第１ウェルの間に配されるとともに、前記半導体基板よりも不純物濃度が高い第１導電型の第２ウェルと、前記半導体基板中であって少なくとも前記第２ウェルの不純物濃度のピーク位置よりも下方の領域に不純物濃度のピーク位置が配されるとともに、前記半導体基板よりも不純物濃度が高く、かつ、前記第２ウェルよりも不純物濃度が低い第１導電型の第３ウェルと、前記半導体基板中であって少なくとも前記第３ウェルの不純物濃度のピーク位置よりも下方の領域に不純物濃度のピーク位置が配されるとともに、前記半導体基板よりも不純物濃度が高く、かつ、前記第２ウェルよりも不純物濃度が低い第１導電型の第４ウェルと、を備えることを特徴とする。
【０００９】
本発明の第２の視点においては、半導体装置の製造方法において、第１導電型の半導体基板全面にイオン注入を行うことで第１導電型の第４ウェルを形成する工程と、前記半導体基板全面にイオン注入を行うことで前記第４ウェルの不純物濃度のピーク位置よりも浅い位置に不純物濃度のピーク位置が配されるように第１導電型の第３ウェルを形成する工程と、前記第３ウェルの不純物濃度のピーク位置よりも浅い前記半導体基板の表層部の所定領域に不純物濃度のピーク位置が配されるように第１導電型の第２ウェルを形成する工程と、前記第３ウェルの不純物濃度のピーク位置よりも浅い前記半導体基板の表層部の前記第２ウェルの両隣に不純物濃度のピーク位置が配されるように第１導電型の逆導電型の第２導電型の第１ウェルを形成する工程と、を含むことを特徴とする。
【００１０】
本発明の第３の視点においては、半導体装置の製造方法において、第１導電型の半導体基板表面に所定領域に開口部を有するマスク材を形成する工程と、前記マスク材をマスクとして前記半導体基板にイオン注入を行うことで第１導電型の第４ウェルを形成する工程と、前記マスク材をマスクとして前記半導体基板にイオン注入を行うことで前記第４ウェルの不純物濃度のピーク位置よりも浅い位置に不純物濃度のピーク位置が配されるように第１導電型の第３ウェルを形成する工程と、前記マスク材をマスクとして前記第３ウェルの不純物濃度のピーク位置よりも浅い前記半導体基板の表層部に不純物濃度のピーク位置が配されるように第１導電型の第２ウェルを形成する工程と、前記マスク材を除去した後、前記第３ウェルの不純物濃度のピーク位置よりも浅い前記半導体基板の表層部の前記第２ウェルの両隣に不純物濃度のピーク位置が配されるように第１導電型の逆導電型の第２導電型の第１ウェルを形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、微細化された半導体装置においても、第１ウェル間の分離耐圧が向上する。これにより、第１ウェル間の間隔を効果的に縮めることが可能となる。また、より高電圧化された回路においても、その分離耐圧特性、基準を維持することが可能となる。さらに、深い位置に追加イオン注入するだけなので、追加注入前後での副作用（ウェル抵抗、接合容量等の変動）も最小限に抑えることが可能である。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態に係る半導体装置では、第１導電型の半導体基板（図１の１）と、前記半導体基板（図１の１）の表層にて所定間隔をおいて配されるとともに、第１導電型の逆導電型の第２導電型の２つの第１ウェル（図１の２、３）と、前記半導体基板（図１の１）の表層にて２つの前記第１ウェル（図１の２、３）の間に配されるとともに、前記半導体基板（図１の１）よりも不純物濃度が高い第１導電型の第２ウェル（図１の４）と、前記半導体基板（図１の１）中であって少なくとも前記第２ウェル（図１の４）の不純物濃度のピーク位置よりも下方の領域に不純物濃度のピーク位置が配されるとともに、前記半導体基板（図１の１）よりも不純物濃度が高く、かつ、前記第２ウェル（図１の４）よりも不純物濃度が低い第１導電型の第３ウェル（図１の５）と、前記半導体基板（図１の１）中であって少なくとも前記第３ウェル（図１の５）の不純物濃度のピーク位置よりも下方の領域に不純物濃度のピーク位置が配されるとともに、前記半導体基板（図１の１）よりも不純物濃度が高く、かつ、前記第２ウェル（図１の４）よりも不純物濃度が低い第１導電型の第４ウェル（図１の１１）と、を備える。
【実施例１】
【００１３】
本発明の実施例１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置の構成を模式的に示した部分断面図である。図２は、本発明の実施例１に係る半導体装置の図１のＸ−Ｘ´間の断面における深さのボロン濃度分布を示したグラフである。図３は、本発明の実施例１に係る半導体装置の図１のＹ−Ｙ´間の断面における深さのリン濃度分布及びボロン濃度分布を示したグラフである。図４は、本発明の実施例１に係る半導体装置におけるＮウェルの一方に電圧を印加したときのポテンシャル分布を示した模式図である。図５は、比較例（従来例３；図８参照）に係る半導体装置におけるＮウェルの一方に電圧を印加したときのポテンシャル分布を示した模式図である。なお、実施例１では、半導体基板にＰ型半導体基板１を選択し、Ｐ型半導体基板１に２つのＮウェル２、３を設け、その間にＰウェル４を形成する構成に関して説明する。また、２つのＮウェル２、３のうち、高い電圧が印加されるＮウェル（例えば、Ｎウェル３）から主としてＰ型半導体基板１の内部で延びる空乏層について議論するため、Ｐ型半導体基板１の表面近傍及びそれよりも上の構造については図示を省略する。
【００１４】
図１を参照すると、実施例１に係る半導体装置では、入出力保護部、フラッシュメモリ、その周辺回路等の高電圧印加が必要な箇所において、Ｐ型半導体基板１上に２つのＮウェル２、３が設けられ、その間に挟まれるようにＰウェル４が設けられている。２つのＮウェル２、３及びＰウェル４の下方全面（基板の全領域でも可）にはＰウェル５が設けられ、Ｐウェル５の下方全面（基板の全領域でも可）にはＰウェル１１が設けられている。Ｎウェル２とＰウェル４の間、及び、Ｎウェル３とＰウェル４の間には、それぞれトレンチ分離絶縁膜６が設けられており、Ｎウェル２、３のＰウェル４側の反対側でＮウェル２、３と隣接する素子（図示せず）との間にも、それぞれトレンチ分離絶縁膜６が設けられている。Ｎウェル２、３上には、コンタクトプラグ（図示せず）との接続のためのＮ＋拡散層７、８が設けられている。Ｎウェル２、３の下には、Ｎ＋拡散層７、８の形成に伴うチャネリングにより基板深くまで入り込んだ深入りＮウェル９、１０を有する。
【００１５】
Ｐ型半導体基板１は、シリコン全般にＰ型不純物（例えば、ボロン）を含んだ半導体基板である。
【００１６】
Ｎウェル２、３は、Ｐ型半導体基板１にＮ型不純物（例えば、砒素やリン）が注入された不純物領域である。
【００１７】
Ｐウェル４は、Ｐ型半導体基板１に、Ｐ型半導体基板１の不純物濃度よりも高い濃度のＰ型不純物（例えば、ボロン）が注入された不純物領域である。Ｐウェル４の不純物濃度のピーク位置（図２の矢印Ａ）は、Ｎウェル２、３の不純物濃度のピーク位置（図３の矢印Ａ´）とほぼ同等である。
【００１８】
Ｐウェル５は、Ｐ型半導体基板１の内部に、Ｐ型半導体基板１の不純物濃度よりも高く、Ｐウェル４の不純物濃度よりも低い濃度のＰ型不純物（例えば、ボロン）が注入された不純物領域である。Ｐウェル５の不純物濃度のピーク位置（矢印Ｂ）は、Ｐウェル４の不純物濃度のピーク位置（矢印Ａ）よりも０．３〜０．８μｍ程度深い位置に設定される（図２参照）。Ｐウェル５は、ボロンのイオン注入エネルギー３００〜５００ｋｅＶの範囲でドーズ量１×１０１１〜５×１０１２ｃｍ−２とすることで形成することができる。なお、ドーズ量は、Ｎウェル２、３間の間隔に応じて設定され、Ｎウェル２、３間の間隔が狭くなるにつれて多く設定する。
【００１９】
トレンチ分離絶縁膜６は、溝（トレンチ）に例えばＳｉＯ２のアモルファスが埋め込まれた絶縁膜である。
【００２０】
Ｎ＋拡散層７、８は、Ｎウェル２、３の不純物濃度よりも高い濃度のＮ型不純物（例えば、リン）が注入された不純物領域である。
【００２１】
深入りＮウェル９、１０は、Ｎウェル２、３の不純物濃度よりも低い濃度のＰ型不純物（例えば、ボロン）が拡散した不純物領域である。
【００２２】
Ｐウェル１１は、Ｐ型半導体基板１の内部に、Ｐ型半導体基板１の不純物濃度よりも高く、Ｐウェル５の不純物濃度と同程度か低い濃度のＰ型不純物（例えば、ボロン）が注入された不純物領域である。Ｐウェル１１の不純物濃度のピーク位置（矢印Ｃ）は、Ｐウェル５の不純物濃度のピーク位置（矢印Ｂ）よりも、０．３μｍ〜０．９μｍ程度深い位置に設定される（図２参照）。Ｐウェル１１は、ボロンのイオン注入エネルギー６００〜９００ｋｅＶの範囲でドーズ量１×１０１１〜５×１０１２ｃｍ−２とすることで形成することができる。Ｐウェル１１に係るイオン注入エネルギーは、Ｐウェル５に係るイオン注入エネルギーよりも高く設定される。なお、ドーズ量は、Ｎウェル２、３間の間隔に応じて設定され、Ｎウェル２、３間の間隔が狭くなるにつれて多く設定する。
【００２３】
上記構成において、Ｐ型半導体基板１、Ｎウェル２及びＰウェル４を接地し、Ｎウェル３に７Ｖの電圧を印加すると、ポテンシャル分布は図４のグラフのようになる。なお、Ｐウェル１１に係るイオン注入エネルギーは７００ｋｅＶ、Ｐウェル１１に係るドーズ量は５×１０１１ｃｍ−２であり、Ｐウェル５に係るイオン注入エネルギーは４００ｋｅＶ、Ｐウェル５に係るドーズ量は５×１０１１ｃｍ−２である。図５は、図８（従来例３）の断面構造のポテンシャル分布である。なお、Ｐウェル１０５に係るイオン注入エネルギーは４００ｋｅＶ、Ｐウェル１０５に係るドーズ量は５×１０１１ｃｍ−２である。図４と図５を比較すると、図４（実施例１）のポテンシャル分布は一定の深さに収まるが、図５（比較例）のポテンシャル分布では下方及び横方向に延びていることがわかる。これにより、図４（実施例１）の構造では、Ｎウェル３からの空乏層が一定の深さに収められ、パンチスルーを防止していることがわかる。
【００２４】
次に、本発明の実施例１に係る半導体装置の製造方法について説明する。
【００２５】
まず、Ｐ型半導体基板１上にＳｉＯ２膜を形成し、その上にＳｉ３Ｎ４膜を形成し、当該ＳｉＯ２膜及び当該Ｓｉ３Ｎ４膜についてトレンチ分離絶縁膜６を形成する領域に開口部を形成する。
【００２６】
次に、開口部を有するＳｉＯ２膜及びＳｉ３Ｎ４膜をマスクとして、当該開口部から露出するＰ型半導体基板１をエッチング除去して、所定深さのトレンチを形成する。
【００２７】
次に、基板全面にＣＶＤによるＳｉＯ２膜（トレンチ分離絶縁膜６となるＳｉＯ２膜）を堆積し、その後、Ｓｉ３Ｎ４膜をストッパとしてＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）によりＣＶＤによるＳｉＯ２膜を平坦化する。
【００２８】
次に、マスクとしたＳｉＯ２膜及びＳｉ３Ｎ４膜を除去する。
【００２９】
次に、基板全面（ウェハ全面）にイオン注入を行うことでＰウェル１１を形成する。
【００３０】
次に、基板全面（ウェハ全面）にイオン注入を行うことでＰウェル５を形成する。なお、Ｐウェル５の形成では、Ｐウェル１１の形成の際のイオン注入エネルギーよりも小さいイオン注入エネルギーとする。
【００３１】
次に、基板表面にレジスト等のマスク材を形成してイオン注入を行うことでＰウェル４を形成し、その後、当該マスク材を除去する。
【００３２】
次に、基板表面にレジスト等のマスク材を形成してイオン注入を行うことでＮウェル２、３を形成した後、当該マスク材を除去する。
【００３３】
その後、基板表面にレジスト等のマスク材を形成してイオン注入を行うことでＮウェル２、３上にＮ＋拡散層７、８を形成した後、当該マスク材を除去する。これにより、図１と同様な半導体装置ができる。
【００３４】
実施例１によれば、微細化された半導体装置においても、Ｎウェル２、３間だけでなく深入りＮウェル９、１０間の分離耐圧が向上する。これにより、Ｎウェル２、３間の間隔を効果的に縮めることが可能となる。また、より高電圧化された回路においても、その分離耐圧特性、基準を維持することが可能となる。さらに、深い位置に追加イオン注入するだけなので、追加注入前後での副作用（ウェル抵抗、接合容量等の変動）も最小限に抑えることが可能である。なお、従来例３（図８参照）の構造についてＰウェル１０４、１０５における不純物注入量を増加（高エネルギー化、高ドーズ化）させることにより分離耐圧はある程度向上するが、本発明ほどの効果はなく、ウェル抵抗、接合容量等の値が増加するという副作用がある。
【実施例２】
【００３５】
本発明の実施例２に係る半導体装置について図面を用いて説明する。図６は、本発明の実施例２に係る半導体装置の構成を模式的に示した部分断面図である。
【００３６】
実施例２に係る半導体装置では、Ｐウェル４の下方の領域にのみＰウェル５及びＰウェル１１が設けられており、Ｎウェル２、３や素子の下方の領域にはＰウェル５及びＰウェル１１が設けられていない構成となっている点で、実施例１（図１参照）に係る半導体装置と異なる。その他の構成は、実施例１と同様である。
【００３７】
図６を参照すると、実施例２に係る半導体装置では、Ｐ型半導体基板１上に２つのＮウェル２、３が設けられ、その間に挟まれるようにＰウェル４が設けられている。Ｐウェル４の下方にはＰウェル５が設けられ、Ｐウェル５の下方にはＰウェル１１が設けられている。Ｎウェル２とＰウェル４の間、及び、Ｎウェル３とＰウェル４の間には、それぞれトレンチ分離絶縁膜６が設けられており、Ｎウェル２、３のＰウェル４側の反対側でＮウェル２、３と隣接する素子（図示せず）との間にも、それぞれトレンチ分離絶縁膜６が設けられている。Ｎウェル２、３上には、コンタクトプラグ（図示せず）との接続のためのＮ＋拡散層７、８が設けられている。Ｎウェル２、３の下には、Ｎ＋拡散層７、８の形成に伴うチャネリングにより基板深くまで入り込んだ深入りＮウェル９、１０を有する。
【００３８】
次に、本発明の実施例２に係る半導体装置の製造方法について説明する。
【００３９】
まず、Ｐ型半導体基板１上にＳｉＯ２膜を形成し、その上にＳｉ３Ｎ４膜を形成し、当該ＳｉＯ２膜及び当該Ｓｉ３Ｎ４膜についてトレンチ分離絶縁膜６を形成する領域に開口部を形成する。
【００４０】
次に、開口部を有するＳｉＯ２膜及びＳｉ３Ｎ４膜をマスクとして、当該開口部から露出するＰ型半導体基板１をエッチング除去して、所定深さのトレンチを形成する。
【００４１】
次に、基板全面にＣＶＤによるＳｉＯ２膜（トレンチ分離絶縁膜６となるＳｉＯ２膜）を堆積し、その後、Ｓｉ３Ｎ４膜をストッパとしてＣＭＰ（Chemical Mechanical Polishing；化学機械研磨）によりＣＶＤによるＳｉＯ２膜を平坦化する。
【００４２】
次に、マスクとしたＳｉＯ２膜及びＳｉ３Ｎ４膜を除去する。
【００４３】
次に、基板表面にレジスト等のマスク材を形成してイオン注入を行うことでＰウェル１１を形成する。
【００４４】
次に、前工程のマスク材を除去せずにイオン注入を行うことでＰウェル５を形成する。なお、Ｐウェル５の形成では、Ｐウェル１１の形成の際のイオン注入エネルギーよりも小さいイオン注入エネルギーとする。
【００４５】
次に、前工程のマスク材を除去せずにイオン注入を行うことでＰウェル４を形成し、その後、当該マスク材を除去する。
【００４６】
次に、基板表面にレジスト等のマスク材を形成してイオン注入を行うことでＮウェル２、３を形成した後、当該マスク材を除去する。
【００４７】
その後、基板表面にレジスト等のマスク材を形成してイオン注入を行うことでＮウェル２、３上にＮ＋拡散層７、８を形成した後、当該マスク材を除去する。これにより、図６と同様な半導体装置ができる。
【００４８】
実施例２によれば、実施例１と同様に、Ｎウェル２、３間及び深入りＮウェル９、１０間の分離耐圧が向上し、Ｎウェル２、３間の間隔を縮小させることができ、高電圧化された回路においても、その分離耐圧特性、基準を維持することが可能となる。また、Ｎウェルの抵抗、接合容量等の値が変動する副作用が全くない。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施例１に係る半導体装置の構成を模式的に示した部分断面図である。
【図２】本発明の実施例１に係る半導体装置の図１のＸ−Ｘ´間の断面における深さのボロン濃度分布を示したグラフである。
【図３】本発明の実施例１に係る半導体装置の図１のＹ−Ｙ´間の断面における深さのリン濃度分布及びボロン濃度分布を示したグラフである。
【図４】本発明の実施例１に係る半導体装置におけるＮウェルの一方に電圧を印加したときのポテンシャル分布を示した模式図である。
【図５】比較例（従来例３）に係る半導体装置におけるＮウェルの一方に電圧を印加したときのポテンシャル分布を示した模式図である。
【図６】本発明の実施例２に係る半導体装置の構成を模式的に示した部分断面図である。
【図７】従来例２に係る半導体装置の構成を模式的に示した部分断面図である。
【図８】従来例３に係る半導体装置の構成を模式的に示した部分断面図である。
【符号の説明】
【００５０】
１、１０１  Ｐ型半導体基板（半導体基板）
２、１０２  Ｎウェル（第１ウェル）
３、１０３  Ｎウェル（第１ウェル）
４、１０４  Ｐウェル（第２ウェル）
５、１０５  Ｐウェル（第３ウェル）
６、１０６  トレンチ分離絶縁膜
７、８、１０７、１０８  Ｎ＋拡散層（拡散層）
９、１０、１０９、１１０  深入りＮウェル
１１  Ｐウェル（第４ウェル）
【図１】
2010108959.tif 000003
【図２】
2010108959.tif 000004
【図３】
2010108959.tif 000005
【図４】
2010108959.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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