(57)【要約】【課題】ボトムゲート型自己整合型のＴＦＴにおいて、ゲート電極の幅を最小加工寸法程度の幅とし、寄生容量が小さいＴＦＴを提供する。【解決手段】Ｉｎ、Ｇａ及びＺｎを含むアモルファス酸化物からなる半導体層に、ゲート電極をマスクにして紫外線を裏面照射することにより、自己整合型のＴＦＴを形成する。紫外線照射された半導体層は紫外線の回折の影響によりゲート電極より少し内側までソース電極、ドレイン電極として機能する程度に高導電化し、チャネル長はゲート電極の幅よりも少し短い長さとなる。これにより、ゲート電極の幅を最小加工寸法程度に短縮することが可能となり、その結果、ＴＦＴ寄生容量も低減させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
遮光性を備えるゲート電極を基板に形成する第１工程と、
該ゲート電極の上にゲート絶縁膜を形成する第２工程と、
該ゲート絶縁膜の上にＩｎ、Ｇａ及びＺｎを含むアモルファス酸化物からなる半導体層を形成する第３工程と、
該ゲート電極をシャドーマスクとして紫外線を該半導体層に向けて照射することにより、照射前の該半導体層よりも導電率の高いアモルファスのソース領域又はドレイン領域を構成する第４工程と
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記ゲート電極のチャネル長方向の寸法が、最小加工寸法であることを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
前記ソース領域又はドレイン領域の前記紫外線の照射後の抵抗は、前記薄膜トランジスタのオン抵抗よりも低いことを特徴とする請求項１又は請求項２記載の薄膜トランジスタの製造方法。
【請求項４】
前記半導体層のチャネル領域の不純物濃度と前記ソース領域又は前記ドレイン領域の不純物濃度とが同じであることを特徴とする請求項１ないし請求項３のいずれかに記載の薄膜トランジスタの製造方法。
【請求項５】
前記紫外線を照射する光源は、面光源であることを特徴とする請求項１ないし請求項４のいずれかに記載の薄膜トランジスタの製造方法。
【請求項６】
前記紫外線を照射する光源は、水銀ランプであることを特徴とする請求項１ないし請求項５のいずれかに記載の薄膜トランジスタの製造方法。
【請求項７】
前記紫外線の波長は、２７０ｎｍから４５０ｎｍまでの範囲にわたることを特徴とする請求項１ないし請求項６のいずれかに記載の薄膜トランジスタの製造方法。
【請求項８】
前記第４工程における紫外線の積算照射エネルギー密度は、導電率を１０ｎ倍（但し、０＜ｎ≦６）に増加させる場合に、（３０９・ｎ）ないし（３９２・ｎ）Ｊ／ｃｍ２とすることを特徴とする請求項１ないし請求項７のいずれかに記載の薄膜トランジスタの製造方法。
【請求項９】
前記第４工程における紫外線の積算照射エネルギー密度は、１３３２Ｊ／ｃｍ２以上であることを特徴とする請求項１ないし請求項８のいずれかに記載の薄膜トランジスタの製造方法。
【請求項１０】
前記第４工程における紫外線の照射エネルギー密度は、１００ｍＪ／ｓｅｃ・ｃｍ２であることを特徴とする請求項１ないし請求項９のいずれかに記載の薄膜トランジスタの製造方法。
【請求項１１】
請求項１ないし請求項１０のいずれかに記載の薄膜トランジスタの製造方法を用いて薄膜トランジスタを形成する工程と、
該薄膜トランジスタにより光の変調が制御され表示に供する電気光学部材を配設する工程と
を含むことを特徴とする表示装置の製造方法。
【請求項１２】
前記電気光学部材は液晶であることを特徴とする請求項１１記載の表示装置の製造方法。
【請求項１３】
基板に形成された遮光性を備えるゲート電極と、
該ゲート電極の上に形成されたゲート絶縁膜と、
チャネル領域と、該ゲート電極をシャドーマスクとして紫外線を該半導体層に向けて照射することにより照射前よりも導電率が高められたアモルファスのソース領域又はドレイン領域とを含み、該ゲート絶縁膜の上に形成されたＩｎ、Ｇａ及びＺｎを含むアモルファス酸化物からなる半導体層と
を含むことを特徴とする薄膜トランジスタ。
【請求項１４】
請求項１３記載の薄膜トランジスタと、
該薄膜トランジスタにより光の変調が制御され表示に供する電気光学部材と
を含むことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ、表示装置及びこれらの製造方法に関し、特に、金属酸化物系のアモルファス半導体薄膜を用いた薄膜トランジスタ、表示装置及びこれらの製造方法に関する。
【背景技術】
【０００２】
現在、アモルファスシリコン薄膜を用いた薄膜トランジスタ（以下、ＴＦＴという）が液晶表示装置等のスイッチング素子として利用され、テレビ受像機やパーソナルコンピューターのモニター等において実用化されている。その一方で、近年、金属酸化物系半導体薄膜を用いた半導体素子が注目されている。この薄膜は、低温で成膜することができ、また、可視光に対して透明な膜を形成できること等の特徴を有しており、プラスチック基板やフィルムなどの透明性基板上にフレキシブルで透明なＴＦＴを形成することが可能である（特許文献１）。
【０００３】
また、ＴＦＴの活性層に用いる酸化物半導体膜として、Ｉｎ、Ｇａ及びＺｎを含む酸化物から構成される半絶縁性の透明なアモルファス薄膜が知られており、これをチャネル層に用いるとともに、電気伝導度の大きなＩｎＧａＺｎＯ３（ＺｎＯ）４の層にＡｕ膜を積層したものをソース・ドレイン電極として用いたトップゲート型ＴＦＴの構造が開示されており、さらに、アモルファスＩｎＧａＺｎＯ４ ＴＦＴはアモルファスシリコン薄膜トランジスタに比べて格段に大きな移動度を有することが開示されている（特許文献２）。そして、このような優れた特性を備えるＴＦＴを、液晶表示装置だけではなく、他の表示装置にも利用できるようにすべく、現在活発な研究開発が行われている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１５０９００号公報
【特許文献２】特開２００６−１６５５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来、アモルファスシリコンを用いたボトムゲート型ＴＦＴを形成する場合、バックチャネル型ＴＦＴではゲート・ソース間寄生容量Ｃｇｓ、ゲート・ドレイン間寄生容量Ｃｇｄが大きく、また、自己整合（セルフアライン）型のチャネル保護型のＴＦＴにおいても、チャネル長Ｌが最小加工寸法Ｆの３倍程度必要となり、ゲート・ソース間寄生容量Ｃｇｓ、ゲート・ドレイン間寄生容量Ｃｇｄを減少させることが困難であった。
【０００６】
図４は、ＴＦＴの一従来例を示したものであり、アモルファスシリコンをＴＦＴの半導体層とする自己整合型かつチャネル保護型のＴＦＴの概略の断面の構造図である。同図（ａ）は、その平面構成図であり、同図（ｂ）は同図（ａ）のＢ−Ｂ’線における矢視方向の概略の断面構成図である。なお、同図（ａ）においては、わかりやすく描くためにゲート絶縁膜１３、パッシベーション層１９を取り除いて記載している。なお、ｎ＋アモルファスシリコン層２４ｓ、２４ｄ、及びアモルファスシリコン半導体層１４ｐは、これらの側端がソース電極２５及びドレイン電極２６の側端の一部と一致して成形されるため平面視で見ることができず、同図（ａ）の平面構成図には記載していない。また、本明細書において説明に用いる各図面では、便宜上、縮尺又は縦横比等を適宜変更している。
【０００７】
ＴＦＴ２０ｐは、基板１１上に形成された遮光性金属からなるゲート電極１２と、その上に形成され絶縁性を備えるゲート絶縁膜１３と、ゲート絶縁膜１３を介してゲート電極１２の上を跨るように形成されているアモルファスシリコン半導体層１４ｐとを含んで構成されている。そして、アモルファスシリコン半導体層１４ｐの上に絶縁性のあるチャネル保護膜１８ｐ（エッチング保護膜とも呼ばれる）が、さらにその上にアモルファスシリコン半導体層１４ｐよりも高い導電率を有する低抵抗半導体層であるｎ＋アモルファスシリコン層２４ｓ及び２４ｄが形成されている。そして、ｎ＋アモルファスシリコン層２４ｓ及び２４ｄの上には、それぞれ金属からなるソース電極２５及びドレイン電極２６が形成され、さらにソース電極２５及びドレイン電極２６の上に絶縁性のあるパッシベーション層１９が形成されている。そして、アモルファスシリコン半導体層１４ｐの一部であるチャネル領域１７ｐを挟んで、ソース領域１５ｐとドレイン領域１６ｐが形成されている。なお、ソース領域１５ｐ及びドレイン領域１６ｐは、共にアモルファスシリコン半導体層１４ｐの一部である。
【０００８】
このようなＴＦＴ２０ｐの製造方法としては、まず、基板１１上にゲート電極１２とゲート絶縁膜１３を順に形成した後、アモルファスシリコンからなる半導体層１４ｐをＣＶＤ法により成膜する。次に、酸化シリコン系材料からなるチャネル保護膜１８ｐを形成し、さらに、Ｐ（リン）を含むｎ＋アモルファスシリコンからなる層２４をＣＶＤ法により成膜する。その後にソース電極２５とドレイン電極２６となる金属層をスパッタ法等により成膜する。そして、この金属層の上に所定の形状でレジストを施した後、金属層をエッチングしてソース電極２５とドレイン電極２６を形成する。そして、同じレジストを利用してさらにエッチングすることによりｎ＋アモルファスシリコン層２４ｓ、２４ｄとアモルファスシリコン半導体層１４ｐとを同一のＰＥＰ（Photo  Engraving  Process）でパターニングする。なお、チャネル領域１７ｐはチャネル保護膜１８ｐによってエッチングされないように保護される。その後、パッシベーション層１９を形成することにより同図のＴＦＴ２０ｐが形成される。
【０００９】
チャネル保護膜１８ｐは、酸化シリコン系の材料を成膜した後、その上にレジストを施し、ゲート電極１２をシャドーマスクとして、裏面から、即ち、基板１１の方向からチャネル保護膜１８ｐ側に向けて露光を行い（裏面露光）、さらに所定の表面露光及びエッチングを経ることによって形成される。これにより、チャネル保護膜１８ｐは、ゲート電極１２に対して自己整合的に形成されることになる（セルフアライン）。従って、チャネル保護膜１８ｐのゲート電極１２に対するチャネル長方向のズレは極めて小さく、また基板内でのばらつき（面内ばらつき）は極めて小さい。
【００１０】
なお、この裏面露光の際に回折等の影響によりＬｓ２及びＬｄ２の距離だけゲート電極１２のやや内側までレジストが露光されるため、チャネル保護膜１８ｐの側端はゲート電極１２の側端よりもそれぞれＬｓ２及びＬｄ２の寸法だけ内側に成形される。即ち、ゲート電極１２のチャネル長方向の寸法Ｌｇよりもこれらの寸法だけ小さく形成される。一般に、Ｌｓ２及びＬｄ２の寸法は、例えば０．５ないし１．０μｍの一定の寸法である。このようにチャネル長方向の寸法がやや短縮して形成されたチャネル保護膜１８ｐであっても、チャネル保護膜１８ｐのゲート電極１２に対するチャネル長方向へのズレは基板のいずれの位置に形成されたＴＦＴにおいても一定であって、面内ばらつきも極めて小さい。そして、このように形成されたＴＦＴ２０ｐにおいては、半導体層１４ｐのうちチャネル保護膜１８ｐとゲート電極１２とが平面視で重なり合う領域がチャネル領域１７ｐとなるため、チャネル保護膜１８ｐのチャネル長方向の寸法がＴＦＴ２０ｐのチャネル長Ｌとなる。
【００１１】
なお、ソース領域１５ｐの一部でありＬｓ２にかかる領域１５ｃは、ゲート絶縁膜１３を挟んでゲート電極１２と対向し、ゲート電極１２と領域１５ｃとが平面視で重なり合う。従って、この領域１５ｃにおいては、ゲート・ソース間寄生容量Ｃｇｓのうちのゲート電極１２と領域１５ｃとの重なり合いによって生ずる寄生容量Ｃｇｓ１が生じる。同様に、ドレイン領域１６ｐの一部でありＬｄ２にかかる領域１６ｃにおいては、ゲート・ドレイン間寄生容量Ｃｇｄのうちのゲート電極１２と領域１６ｃとの重なり合いによって生ずる寄生容量Ｃｇｄ１が生じる。これらの寄生容量については後述する。
【００１２】
ソース電極２５とドレイン電極２６との間は、これらの下層に形成されたｎ＋アモルファスシリコン層２４ｓ、２４ｄと同様、最小加工寸法Ｆの距離だけ互いに離間して形成する必要がある。さらに、ソース電極２５及びドレイン電極２６を形成するときは、ソース電極２５及びドレイン電極２６のチャネル保護膜１８ｐに対するマスクの合わせズレの寸法も加味する必要がある。最小加工寸法Ｆは、露光精度やエッチング加工精度等によって定まるが、例えば、液晶表示装置の分野では、Ｆは４ないし５μｍである。仮にＦを４μｍ、マスクの最大合わせズレ寸法を３．５μｍとすると、ソース電極２５（及びその下層に接続するｎ＋アモルファスシリコン層２４ｓ）は、チャネル保護膜１８ｐの側端からその内側の方向に少なくともＬｓ１＝３．５μｍ以上、延びて形成されるようにあらかじめパターン設計をしておく必要がある。ドレイン電極２６についても同様にＬｄ１は３．５μｍ以上必要となる。そうすると、Ｌｓ２＝Ｌｄ２＝０．５μｍとすれば、ゲート電極１２のチャネル長方向の寸法Ｌｇは、少なくともＬｄ２＋Ｌｄ１＋Ｆ＋Ｌｓ１＋Ｌｓ２＝１２μｍという大きなものとなる。そして、チャネル長Ｌは１１μｍとなり、この寸法は上述のように最小加工寸法Ｆの約３倍程度の寸法となる。このようにチャネル長が長いＴＦＴは集積化の妨げとなるばかりでなく、ゲート・ソース間寄生容量Ｃｇｓ、ゲート・ドレイン間寄生容量Ｃｇｄを増加させることになる。後述のように、例えば負荷である液晶をソース電極に接続した液晶表示装置のような場合には、特にＣｇｓの増加が問題となる。
【００１３】
チャネル長Ｌとゲート・ソース間寄生容量Ｃｇｓ及びゲート・ドレイン間寄生容量Ｃｇｄとの関係は次のとおりである。ＴＦＴ２０ｐがオン状態（選択期間）からオフ状態（非選択期間）に移行する過渡時に、ソース領域１５ｐ及びドレイン領域１６ｐの電位又は充電時間等は、Ｃｇｓ１及びＣｇｄ１のみならず、オン状態であったチャネル領域１７ｐ（チャネル保護膜１８ｐと平面視で重なり合う領域）とゲート電極１２とが平面視で重なり合う領域における寄生容量の影響も受けるが、この寄生容量は、チャネル領域１７ｐのソース側とドレイン側にほぼ二分される。チャネル領域１７ｐの面積のほぼ半分に対応する寄生容量Ｃｇｓ２がソース側の寄生容量Ｃｇｓに、残りの半分に対応する寄生容量がドレイン側の寄生容量Ｃｇｄに寄与する。従って、ゲート・ソース間寄生容量Ｃｇｓは、ゲート電極１２とソース領域１５ｐとが平面視で重なり合う領域の面積（Ｃｇｓ１の分）と、チャネル領域１７ｐの半分の面積（Ｃｇｓ２の分）の合計によって左右され、Ｃｇｓ１とＣｇｓ２とによって影響を受けることになる。そのため、チャネル長Ｌが長い場合にはＣｇｓ２が増加するため、ゲート・ソース間寄生容量Ｃｇｓも増加する。ドレイン側のＣｇｄについても同様である。
【００１４】
このように、本従来例のような構造をもつＴＦＴにおいては、Ｃｇｓ１については、露光時の回折等による回り込みによって生じる分（Ｌｓ２にかかる領域１５ｃの分）がＣｇｓ１に寄与するだけであるため、Ｃｇｓ１を非常に小さくすることができ、さらに、Ｃｇｓ１は、ソース電極及びドレイン電極形成のためのマスクがチャネル長方向にズレを生じても影響が少ない。しかし、このような従来構造のＴＦＴはチャネル長Ｌが最小加工寸法Ｆの約３倍と長くなるため、Ｃｇｓ２が大きく、結局、Ｃｇｓは大きなものとなる。Ｃｇｓ２を小さくするにはチャネル幅Ｗを小さくすればよいが、駆動能力も小さくなってしまい問題が残る。その結果、従来のボトムゲート型自己整合型ＴＦＴは、チャネル長Ｌが最小加工寸法Ｆの約３倍程度必要となり、そのため、ゲート・ソース間寄生容量Ｃｇｓ及びゲート・ドレイン間寄生容量Ｃｇｄを減少させることが困難であった。
【００１５】
以上を要約すれば、従来のボトムゲート型自己整合型ＴＦＴの場合、チャネル領域１７ｐ上のチャネル保護膜１８ｐを裏面露光によってゲート電極１２のチャネル長方向の寸法Ｌｇより一回り小さく形成し、チャネル保護膜１８ｐの側端において半導体層１４ｐとソース電極２５又はドレイン電極２６とが電気的に接続していた。即ち、チャネル保護膜１８ｐの幅でチャネル長Ｌが規定されていた。一方、ソース電極２５とドレイン電極２６との間隔は最小加工寸法Ｆに規定され、さらにはソース電極２５及びドレイン電極２６とチャネル保護膜１８ｐとは、合わせズレを考慮した幅で互いに重なる必要があった。この結果、ゲート電極１２のチャネル長方向の寸法Ｌｇは最小加工寸法Ｆの約３倍程度必要であり、ゲート・ソース間寄生容量Ｃｇｓ及びゲート・ドレイン間寄生容量Ｃｇｄを減少させることが困難であった。
【００１６】
なお、ボトムゲート型のＴＦＴの他の構造として、上述のチャネル保護型ＴＦＴ以外にも、チャネル保護膜を用いないいわゆるバックチャネル型ＴＦＴも提案されている。バックチャネル型のＴＦＴでは最小加工寸法Ｆをチャネル長Ｌとして形成可能である。しかし、バックチャネル型のＴＦＴはその構造上、ゲート電極とソース電極又はソース領域との重なり合いによるゲート・ソース間寄生容量Ｃｇｓ１及びそのばらつきが大きくなりがちである。
【００１７】
このようにＣｇｓ及びＣｇｄが大きく、また、基板全体にわたってばらつく場合には、かかるＴＦＴを例えば液晶の画素のスイッチング素子として液晶表示装置に使用すると、表示画面上での輝度のばらつきや輝度むらが顕著となるという不具合を生ずる。液晶に電界を印可する画素電極が接続される側をソースと呼ぶとすれば、Ｃｇｓの存在により、上記過渡時に画素電位がいわゆる突き抜け電圧（フィードスルー電圧）分だけ低下して液晶の表示品質が劣化するだけでなく、Ｃｇｓがばらつくことよって突き抜け電圧もばらつくこととなり、表示画面上での輝度のばらつきや輝度むらが一層顕著となる。そして、Ｃｇｓに起因する突き抜け電圧は、さらに、走査線の給電端から個々の画素内のＴＦＴのゲート電極までの配線の長さ、言い換えれば、行方向の画素の位置によってもばらつく。即ち、走査線の分布抵抗や分布容量によって走査信号の波形のなまりが生じ、そのなまりの程度が給電端から遠ざかるにつれて大きくなる結果、いわゆる再充電効果によって、突き抜け電圧の大きさが給電端から遠ざかるにつれて小さくなることになり、表示画面上において、走査信号の給電端に近い画素に比べ、画素の輝度が給電端から遠ざかるにつれて変化するといういわゆる輝度の傾斜現象が生じる（特開２００４−２５８４９８参考）。これらに加えて、マスクの合わせズレがθ方向に回転したズレである場合には、これらの突き抜け電圧のばらつきは複雑なものとなるため、特に、大画面の表示装置である場合においては画面全体における輝度等のバラツキや輝度むらを抑え、表示品質を向上させることが重要な課題となる。
【００１８】
なお、液晶表示装置の場合にマスク合わせズレ等による突き抜け電圧の面内分布を低減する方法としては、従来と同等又はそれ以上の大きさの蓄積容量Ｃｓを備えるような構造にすればよいことが知られている。ＣＬＣを１画素あたりの液晶の容量とすれば、突き抜け電圧は、Ｃｇｓ／（Ｃｇｓ＋ＣＬＣ＋Ｃｓ）に比例するため、このようにＣｇｓに比べてＣｓを大きい容量のものにすることで突き抜け電圧自体を小さくするとともに、Ｃｇｓのばらつきによる突き抜け電圧のばらつきも小さくすることができる。しかし、Ｃｓを構成する一方の電極に遮光性のある金属を用いる場合にはＣｓによる遮光面積が増加するため、この方法では画素部の開口率の向上ができないという別の不具合が生じる。
【００１９】
そして、チャネル保護型であれバックチャネル型であれ、ＴＦＴの半導体層として、例えば、Ｉｎ、Ｇａ及びＺｎを含むような酸化物から構成される透明なアモルファス酸化物半導体を用いる場合には、このような半導体は一般に移動度が高いためＴＦＴのサイズを小さくすることが可能となるが、露光精度やエッチング加工精度によって定まる最小加工寸法Ｆが変わらない限り、ＴＦＴのサイズを小さくすればそれだけマスク合わせズレの影響は相対的に大きくなる。従って、移動度の高い半導体を用いたＴＦＴを表示装置等に使用しその高移動度という特徴を生かすためにも、ＴＦＴのチャネル長Ｌを短縮し、かつ自己整合型のＴＦＴを形成して寄生容量Ｃｇｓ及びＣｇｄを低減させることが一層重要となる。
【００２０】
本発明は以上の点に鑑みてなされたものであり、本発明の目的は、ＴＦＴの寄生容量及びそのばらつきの小さいＴＦＴの構造及びその製造方法を提供することにある。また、本発明の目的は、かかるＴＦＴを用いて表示品質の高い表示装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の薄膜トランジスタの製造方法は、遮光性を備えるゲート電極を基板に形成する第１工程と、該ゲート電極の上にゲート絶縁膜を形成する第２工程と、該ゲート絶縁膜の上にＩｎ、Ｇａ及びＺｎを含むアモルファス酸化物からなる半導体層を形成する第３工程と、該ゲート電極をシャドーマスクとして紫外線を該半導体層に向けて照射することにより、照射前の該半導体層よりも導電率の高いアモルファスのソース領域又はドレイン領域を構成する第４工程とを含むことを特徴とする。
【００２２】
このように本発明は、薄膜トランジスタの半導体層の材料としてＩｎ、Ｇａ及びＺｎを含むアモルファス酸化物を用いているため、これに紫外線を照射することにより、半導体層の導電率を高くすることができる。そして、このような紫外線を半導体層の一部の領域に選択的に照射することにより、その照射された領域のみ導電率を高めることができる。従って、半導体層のうちソース領域及びドレイン領域となるべき領域に紫外線を選択的に照射することにより、電極として使用できる程度の導電率を備えるソース領域及びドレイン領域を構成することができる。従って、金属からなるソース電極及びドレイン電極と接続するために従来例のようにｎ＋アモルファスシリコン層のような低抵抗半導体層を別途形成する必要がない。一方、半導体層のうち紫外線の照射がされてなかった領域の導電率は、照射前の導電率がそのまま維持されることになるため、薄膜トランジスタのチャネル領域となるべき領域には紫外線を照射しないようにすることにより、その領域は薄膜トランジスタのチャネルとして使用できる導電率を備える領域となる。
【００２３】
しかも、本発明によれば、ゲート電極をシャドーマスクとして、紫外線を裏面照射することにより、ソース領域、ドレイン領域及びチャネル領域の三領域が、ゲート電極に対して自己整合的に形成されることになる（セルフアライン）。そして、このように自己整合的に形成された薄膜トランジスタのチャネル長Ｌは、紫外線の回折等の影響により、ゲート電極１２のチャネル長方向の寸法Ｌｇと同一又は寸法Ｌｇよりもやや短い寸法となる。このようにして形成された薄膜トランジスタは、ゲート電極とソース領域又はドレイン領域との平面視での重なり合いが極めて少ないため、この重なり合いによって生ずるゲート・ソース間寄生容量Ｃｇｓ１及びゲート・ドレイン間寄生容量Ｃｇｄ１は極めて小さく、しかも、自己整合的に形成されたものであるから、Ｃｇｓ１及びＣｇｄ１のばらつきも極めて小さい。
【００２４】
そして、上述のとおり、高導電化されたソース領域及びドレイン領域は自己整合的に形成され、ソース領域及びドレイン領域とチャネル領域とは必ず電気的に接続されているため、従来例のように、ソース電極とドレイン電極との間隔、及びｎ＋アモルファスシリコン層同士の間隔を最小加工寸法Ｆ以上とし、かつ、マスク合わせズレがあってもソース電極、ドレイン電極及びｎ＋アモルファスシリコン層が必ずチャネル領域の端部と接続するようにパターン設計をしなければならないという制約が解かれる。そのため、本発明においては、ゲート電極のチャネル長方向の寸法Ｌｇは、最小加工寸法Ｆ程度で足り、従来のように最小加工寸法Ｆの３倍程度に大きくする必要がない。従って、本発明のＴＦＴのチャネル長ＬもＬｇと同一又はＬｇよりもＬｓ２及びＬｄ２だけ短い寸法となり、チャネル長Ｌは従来に比べてほぼ１／３の寸法、即ちほぼ最小加工寸法Ｆと同一又はＦよりもＬｓ２及びＬｄ２だけ短い寸法となる。その結果、Ｃｇｓのうちのチャネル長Ｌにより定まるＣｇｓ２が従来に比べて約１／３に低減される。また、従来例のようにソース電極及びドレイン電極がゲート電極に対するマスク合わせズレの影響を受けないため、Ｃｇｓ２の面内ばらつき自体も減少する。このように、Ｃｇｓ１及びＣｇｓ２の大きさとばらつきが小さくなるため、ゲート・ソース間寄生容量Ｃｇｓの大きさやバラつきも極めて小さくなる。ゲート・ドレイン間寄生容量Ｃｇｄについても同様である。
【００２５】
本発明の薄膜トランジスタの製造方法は、前記ゲート電極のチャネル長方向の寸法が、最小加工寸法であることを特徴とする。かかる構成をとることにより、チャネル長を短くすることができるため、チャネル長の寸法によって定まるＣｇｓ２及びＣｇｄ２を低減することができる。本発明の薄膜トランジスタの製造方法は、前記ソース領域又はドレイン領域の前記紫外線の照射後の抵抗は、前記薄膜トランジスタのオン抵抗よりも低いことを特徴とする。かかる構成をとることにより、ソース領域全体又はドレイン領域全体の抵抗による画像信号等の信号レベルの低下を小さくすることができる。
【００２６】
本発明の薄膜トランジスタの製造方法は、前記半導体層のチャネル領域の不純物濃度と前記ソース領域又は前記ドレイン領域の不純物濃度とが同じであることを特徴とする。かかる構成をとるため、従来のように、チャネル領域よりも導電率の高いソース領域又はドレイン領域を形成するにあたって、イオンドーピング等の処理をする必要がないため製造設備の合理化に寄与するだけでなく、これによるダメージを回避することができるため薄膜トランジスタの信頼性の向上につながる。本発明の薄膜トランジスタの製造方法は、前記紫外線を照射する光源は、面光源であることを特徴とする。本発明は、かかる構成をとるため、基板全体をカバーするような広い照射面積に対して一度に紫外線を一様に照射することができる。また、面光源を使用するため、光線スポットの狭小なレーザー光源の場合のように基板をスキャンする必要がなく、スキャンによる半導体層の二重照射も生じない。そのため、均一な照射エネルギーでもって紫外線を照射することができ、その結果、大面積の表示画面全体にわたって多数の薄膜トランジスタを形成する場合に、工程の簡素化、量産性の向上のみならず、薄膜トランジスタの特性のばらつきを抑えて均一なものとすることができ、表示品質の高い、輝度ばらつきや輝度むらのない表示装置を得ることができる。
【００２７】
本発明の薄膜トランジスタの製造方法は、前記紫外線を照射する光源は、水銀ランプであることを特徴とする。本発明は、かかる構成をとるため、レーザー光源ではなく、特定の範囲の波長の紫外線を照射するランプを用いることができる。従って、レーザー光による基板の発熱等による不具合を回避することができ、また、プラスチックフィルム基板を使用することが可能となる。また、レーザー光照射装置に比べて安価な紫外線照射装置を使用できる。
【００２８】
本発明の薄膜トランジスタの製造方法は、前記紫外線の波長は、２７０ｎｍから４５０ｎｍまでの範囲にわたることを特徴とする。このような波長の範囲の紫外線を照射することで、照射された半導体領域をソース電極及びドレイン電極として適正な程度まで導電率を向上することができる。本発明の薄膜トランジスタの製造方法は、前記第４工程における紫外線の積算照射エネルギー密度は、導電率を１０ｎ倍（但し、０＜ｎ≦６）に増加させる場合に、（３０９・ｎ）ないし（３９２・ｎ）Ｊ／ｃｍ２とすることを特徴とする。本発明は、かかる構成をとるため、目的導電率を設定すれば紫外線の積算照射エネルギー密度、照射時間等をあらかじめ計算することができる。
【００２９】
本発明の薄膜トランジスタの製造方法は、前記第４工程における紫外線の積算照射エネルギー密度は、１３３２Ｊ／ｃｍ２以上であることを特徴とする。本発明は、かかる構成をとるため、ソース領域又はドレイン領域として機能するのに十分な導電率を有する半導体層を形成することができる。本発明の薄膜トランジスタの製造方法は、前記第４工程における紫外線の照射エネルギー密度は、１００ｍＪ／ｓｅｃ・ｃｍ２であることを特徴とする。本発明は、かかる構成をとることにより、この照射エネルギー密度であれば、他の用途に用いられているような一般的な紫外線照射装置を使用して照射を行うことができる。従って、製造設備の合理化を図ることができる。
【００３０】
本発明の表示装置の製造方法は、上記薄膜トランジスタの製造方法を用いて薄膜トランジスタを形成する工程と、該薄膜トランジスタにより光の変調が制御され表示に供する電気光学部材を配設する工程とを含むことを特徴とする。かかる構成をとることにより、本発明にかかる薄膜トランジスタを、光変調機能を有する電気光学部材によって表示がなされる表示装置において、光変調を制御する能動素子として使用することができ、各種の表示装置を製造することができる。このような電気光学部材としては、例えば、液晶、ＯＬＥＤ（Organic  Light  Emitting  Diode）や電気泳動にかかるマイクロカプセル等が考えられる。このような電気光学部材は、電気光学部材に印可する電圧又は電流の値によって光が変調される。例えば、液晶であれば偏光板等の光学部材との組み合わせにより透過光の変調をすることができ、また、自発光するＯＬＥＤであればその発光を変調することができ、表示装置に使用した場合にはいずれもこのような光の変調を画素の階調制御に利用することができる。そのため、印可する電圧又は電流を本発明にかかるＴＦＴにより制御することによって階調を制御することができ、このような電気光学部材を表示に供する部材として使用することにより、寄生容量による影響が少なく表示品質の高い各種の表示装置、例えば、液晶表示装置、ＯＬＥＤ表示装置、電子ペーパー等のＥＰＩＤ（ElectroPhoretic Image Display：電気泳動ディスプレー）等を製造することができる。
【００３１】
本発明の表示装置の製造方法は、前記電気光学部材は液晶であることを特徴とする。かかる構成をとることにより、電気光学部材として液晶を用いた表示装置においては、表示品質の向上効果が一層明らかとなる。即ち、Ｃｇｓによる突き抜け電圧が減少し均一化されるため、表示画面上での輝度のばらつきや輝度むらが著しく低減され、表示品質を向上することができる。また、再充電効果も減少し、輝度の傾斜現象も低減されて表示品質が向上する。また、Ｃｇｓの値自体が小さくなりそのばらつきも減少するため、Ｃｇｓ対策という観点からは蓄積容量Ｃｓも小さくすることができる。従って、蓄積容量Ｃｓを構成する遮光性の金属からなる電極の面積を小さくできるため、画素部の開口率が向上する。従って、輝度むらや輝度の傾斜が少なく表示品質が高い大画面の表示装置の製造方法を提供することができる。
【００３２】
本発明の薄膜トランジスタは、基板に形成された遮光性を備えるゲート電極と、該ゲート電極の上に形成されたゲート絶縁膜と、チャネル領域と、該ゲート電極をシャドーマスクとして紫外線を該半導体層に向けて照射することにより照射前よりも導電率が高められたアモルファスのソース領域又はドレイン領域とを含み、該ゲート絶縁膜の上に形成されたＩｎ、Ｇａ及びＺｎを含むアモルファス酸化物からなる半導体層とを含むことを特徴とする。本発明の表示装置は、前記薄膜トランジスタと、該薄膜トランジスタにより光の変調が制御され表示に供する電気光学部材とを含むことを特徴とする。
【発明の効果】
【００３３】
本発明は、かかる構成を備えるため、寄生容量及びそのばらつきの小さい自己整合型ボトムゲート型ＴＦＴの構造及びその製造方法を提供することができる。また、本発明は、かかるＴＦＴを用い表示品質の高い表示装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態であるＴＦＴの製造工程の説明図である。
【図２】本発明のアモルファスＩＧＺＯ半導体層の導電率と紫外線照射時間との関係を示すグラフである。
【図３】本発明の一実施形態である液晶表示装置の概略の構成図である。
【図４】従来のＴＦＴの概略の構成図である。
【発明を実施するための形態】
【００３５】
以下、図面を参照しながら本発明の実施の形態を説明する。なお、便宜上、本明細書においてはＴＦＴのソース及びドレインのうち、負荷を接続する側をソースと呼び、他方をドレインと呼ぶこととするが、本発明は、ソースをドレインと呼び、またドレインをソースと呼んでもその作用、効果は同じである。
【００３６】
［ＴＦＴ］
図１（ｃ）を参照しながら、ボトムゲート型ＴＦＴの構成を説明する。図１（ｃ）は、パッシベーション層１９の形成が終了した時のＴＦＴ２０を示す概略の断面構成図である。ＴＦＴ２０は、基板１１上に形成されたゲート電極１２と、ゲート電極の上に形成された第１絶縁層であるゲート絶縁膜１３と、ゲート絶縁膜１３の上に形成され、ソース領域１５、ドレイン領域１６、及びチャネル領域１７からなり、酸化物半導体からなる半導体層１４とを含む。なお、半導体層１４は、ゲート絶縁膜１３を介してゲート電極１２の上を跨るような位置に形成されており、半導体層１４の一部であるチャネル領域１７は、後述のようにゲート電極１２に対して自己整合的に、ソース領域１５とドレイン領域１６との間に挟まれた位置に形成されている。そして、半導体層１４の上に第２絶縁層であるチャネル保護膜１８が形成され、ソース領域１５及びドレイン領域１６の上には、チャネル保護膜１８を貫通するコンタクトホール２３ｓ及び２３ｄを介してそれぞれソース領域１５及びドレイン領域１６と導通するソース電極２５及びドレイン電極２６が形成されている。また、これらは第３絶縁層であるパッシベーション層１９によって覆われている。
【００３７】
ＴＦＴ２０の各部材についてより詳細に説明する。基板１１としては、絶縁性及び透明性を備える基板であるガラス基板又は石英基板等のほか、プラスチック系の基板を使用することができる。表示装置の表示の色を忠実に再現するためには、基板は可視光に対して透明であることがより望ましい。
【００３８】
ゲート電極１２は、第１金属層をパターニングすることにより形成される。第１金属層は、例えば、ＡｌＮｄ、Ａｌ、又はＭｏの単層膜、あるいはＡｌＮｄ、Ａｌ、Ｍｏ、及びＣｕから選択された任意の要素を組み合わせて形成された積層膜でもよい。例えば、アクティブマトリックス表示装置の走査線や信号線のような配線についても第１金属層から形成するような場合であって、このような配線がＡｌを含み、しかも酸化物半導体やＩＴＯ（インジウムスズ酸化物：Indium Tin Oxide）等の透明導電層と接続するような構造をとる可能性があるときには、第１金属層を積層構造とすることが望ましい。例えば、後工程においてＩＴＯ等と接続される可能性のある上層はＭｏを含む金属とし、下層はＡｌＮｄのようなＡｌを含む金属層とすることが望ましい。このような材質や構造をとることにより、ＩＴＯとＡｌとの界面における電蝕を回避し、良好な電気的接続をとることができる。第１金属層の厚さは２００ｎｍから４００ｎｍが望ましく、より望ましくは３００ｎｍである。なお、ＴＦＴ特性の外光による影響を防止する必要がある場合には、第１金属層は遮光性の高い材料を用いることが望ましい。
【００３９】
第１絶縁層であるゲート絶縁膜１３は、その材質として、酸化シリコン系や窒化シリコン系のＳｉＮｘ、ＳｉＯｘ 又はＳｉＯｘＮｙの単層膜、あるいはこれらを組み合わせた積層膜を使用することができる。また、液体性の酸化シリコンを用いることもできる。これにより、絶縁性と透明性のある層を形成することができる。ゲート絶縁膜１３は、一般に、基板１１全体を覆うように形成される。これにより、ゲート電極１２はゲート絶縁膜１３によって覆われる。ゲート絶縁膜１３の膜厚は、１００ｎｍから５００ｎｍが望ましく、より望ましくは２５０ｎｍから３００ｎｍである。
【００４０】
半導体層１４の材質は、Ｉｎ、Ｇａ及びＺｎを含む酸化物（以下、ＩＧＺＯという）からなる透明なアモルファス半導体であることが望ましい。半導体層１４は、ソース領域１５、ドレイン領域１６及びチャネル領域１７の３つの領域が互いに離間されることなく島状の一個の成形物として成形されている。半導体層１４の成膜時にはこれらの３つの領域のいずれにおいてもその導電率は同じであるが、後述するように半導体層の成膜後の所定の工程において紫外線を選択的に照射することにより、チャネル領域１７の導電率よりもドレイン領域１６及びソース領域１５の導電率が高くなるように形成される。紫外線照射と導電率との関係についても詳細は後述する。なお、半導体層１４の厚さは、特に限定されないが、５０ｎｍから１５０ｎｍが望ましく、より望ましくは１００ｎｍ程度である。
【００４１】
第２絶縁層であるチャネル保護膜１８の材質としては、透明性のある酸化シリコン系や窒化シリコン系を使用することができるが、酸化シリコン系が望ましい。チャネル保護膜１８はＩＧＺＯと接するため、窒化シリコンをチャネル保護膜としてＣＶＤ法で形成する場合には、原料ガスの一つとして用いるアンモニアの窒素がＩＧＺＯ中の酸素と結合してＩＧＺＯ中の酸素を不足気味にする傾向があり、ＩＧＺＯの特性が変化しやすい。酸化シリコン系であればこのような不都合は生じず、酸化シリコン系を使用することによりＩＧＺＯの組成を維持することができる。また、チャネル保護膜１８は基板全面を覆うように形成される。これによって、半導体層１４がチャネル保護膜１８によって覆われる。なお、膜厚は２００ｎｍ程度又はこれよりも薄くてもよい。
【００４２】
ソース電極２５及びドレイン電極２６は、第２金属層からパターニングされる。第２金属層の材料又は構造は特に限定されず、ＡｌやＭｏの単層膜でもよいが、表示装置の信号線等の配線をも第２金属層によって形成する場合であって、上層にＩＴＯ等の透明導電層が形成される可能性のあるときは、ＩＴＯ等とＡｌとの間の電蝕を避けるために、積層構造とすることが望ましい。例えば、ＩＴＯと接する上層はＭｏとし下層はＡｌとするというような、ＡｌとＭｏを組み合わせて形成された積層膜（積層配線）が望ましい。
【００４３】
また、半導体層の材料として酸化物半導体を用いる場合には、特に半導体層としてＩＧＺＯを用いる場合には、ＩＧＺＯはＩＴＯと化学的特性が似ていることから、ＩＧＺＯとＡｌとの界面でも同様な電蝕の問題を避けるために、ＡｌとＩＴＯ又はＩＧＺＯとを接続するときには、Ｍｏ−Ａｌ−Ｍｏのような３層構造の金属層を用い、ＩＴＯやＩＧＺＯがＭｏを介してＡｌと接続されるような構造にすることが望ましい。このように最上層及び最下層がＭｏを含む金属で構成される第２金属層を用いることにより、Ｍｏがいわゆるカバーメタルとして機能して電蝕反応が防止され、第２金属層の下層が酸化物半導体に接続し上層がＩＴＯ等の透明導電層に接続するような場合でも、Ａｌと酸化物半導体層との間、及びＡｌとＩＴＯ等の透明導電層との間で生じやすい電蝕を防止し、低抵抗で良好なオーミックコンタクトを得ることができ、良好で信頼性の高い電気的接続をすることができる。第２金属層の厚さは２００ｎｍから４００ｎｍであり、より望ましくは３００ｎｍである。
【００４４】
第３絶縁層であるパッシベーション層１９の材質は、特に限定されないが、絶縁性と透明性とを備える窒化シリコン等を用いることができる。パッシベーション層の膜厚は２００ｎｍから５００ｎｍである。パッシベーション層１９は、基板全面を覆うように形成される。これにより第２金属層から形成されたソース電極２５及びドレイン電極２６等がパッシベーション層１９によって覆われる。
【００４５】
［製造方法］
次に、図１を参照して、本実施の形態にかかるＴＦＴの製造方法を工程順に説明する。同図は本発明の一実施形態であるＴＦＴ等の製造工程の説明図である。まず図１（ａ）に示すように、基板１１の上に、第１金属層を形成し、これをパターニングし、ゲート電極１２を形成する（第１ステップ）。第１金属層の形成方法は、特に限定されないが、スパッタリング方式を使用してもよい。なお、第１金属層の材質や構造は前述のとおりである。また、必要であれば、このステップにおいて走査線７２（図３）等の配線パターンを形成してもよい。
【００４６】
次に、ゲート絶縁膜１３をＣＶＤ法等により基板全面に形成する（第２ステップ）。これにより、ゲート電極１２はゲート絶縁膜１３により覆われる。形成方法としては、ＣＶＤ法が望ましく、熱ＣＶＤ法やプラズマＣＶＤ法等を使用することができる。基板温度の上昇を抑えたい場合、例えば、プラスチック系の基板を用いている場合には、ゲート絶縁膜形成時の基板温度は２５０℃程度以下にすることが望ましく、プラズマＣＶＤ法によって形成することができる。
【００４７】
次に、半導体層を形成する（第３ステップ）。半導体層の形成方法は、特に限定されないが、スパッタリング方式が望ましい。ＩＧＺＯの半導体層の形成にスパッタリング方式を用いることにより、成膜時のガス流量や成膜雰囲気中の酸素分圧を制御することで導電率やキャリヤ濃度、移動度等をある程度制御することが可能となり、より安定した組成の成膜をすることができる。また、プラスチック基板にアモルファスＩＧＺＯ半導体層を形成する場合には、基板の耐熱性を考慮し、また基板に対するダメージを少なくするために、スパッタリング法が好ましい。
【００４８】
スパッタのターゲットとしては、Ｉｎ、Ｇａ、Ｚｎ及びＯ（酸素）を含む固体のＩｎＧａＺｎＯ４を用いる。ＩｎＧａＺｎＯ４の分子式で表されている組成比（化学量論比）はＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４であるが、これに比べてＺｎや酸素がプア（ｐｏｏｒ）であるような、例えばＩｎ：Ｇａ：Ｚｎ：Ｏが１：１：０．５：３．５であるような酸化物を成膜前のターゲットとして使用することもできる。成膜後の半導体層は透明なアモルファス半導体層であり、Ｉｎ、Ｇａ、Ｚｎ及びＯの各成分の組成比は、１：１：１：４に限られず、略１：１：０．５：２のようにＺｎや酸素がプアなものでもよい。なお、本発明において、「アモルファス」とは、完全にアモルファス状態をもつものだけをいうのではなく、本発明の趣旨を損なわない限り、微結晶を含むものも含まれる。
【００４９】
形成されたアモルファスＩＧＺＯ半導体層をフォトリソグラフィー法やエッチング法によってパターニングする。これにより、アモルファスＩＧＺＯからなるＴＦＴ２０の半導体層１４が形成される。この半導体層１４は、単一の島状をなし、後工程の紫外線照射によって、ＴＦＴ２０のソース領域１５、ドレイン領域１６及びチャネル領域１７の三つの領域となる。
【００５０】
半導体層１４のエッチャントは、特に限定されないが、ＩＧＺＯの化学的性質がＩＴＯの化学的性質に似ていることから、紫外線の照射の前後にかかわらず、蓚酸等のＩＴＯのエッチャントを使用することができる。蓚酸はＡｌをエッチングしないがＩＴＯやＩＧＺＯをエッチングすることができる。ＩＧＺＯのエッチャントとしてＩＴＯのエッチャントを兼用することができるため、ＴＦＴ製造工程の簡素化を図ることができる。エッチングの温度は常温付近でよい。次に、図１（ｂ）に示すように、紫外線２２を照射する（第４ステップ、図１（ｂ））。照射の方法としては、例えば、遮光性のあるゲート電極１２をシャドーマスクとして、ゲート電極１２の方向から半導体層１４に向けて、即ち基板１１の裏面からゲート電極１２及び半導体層１４に向けて紫外線２２を照射する（裏面照射）。
【００５１】
このようにゲート電極１２をシャドーマスクとして半導体層１４に向けて紫外線２２を照射することにより、半導体層１４に対して選択的に紫外線を照射することができる。本実施の形態においては、ＴＦＴの半導体層の材料としてＩＧＺＯからなる透明なアモルファス酸化物を用いているため、これに紫外線２２を照射することにより、半導体層の導電率を向上させることができる。そして、このような紫外線を半導体層の一部の領域に選択的に照射することにより、その照射された領域のみ導電率を高めることができる。従って、ＴＦＴ２０の半導体層１４のうちソース領域１５及びドレイン領域１６となるべき領域に紫外線を選択的に照射することにより、電極として使用できる程度の導電率を備えるソース領域１５及びドレイン領域１６を構成することができる。従って、金属からなるソース電極２５及びドレイン電極２６とソース領域１５及びドレイン領域１６をそれぞれ接続するために従来例のｎ＋アモルファスシリコン層のような低抵抗半導体層を別途形成する必要がない。一方、半導体層のうち紫外線の照射がされてなかった領域の導電率は、照射前の導電率がそのまま維持されることになるため、ＴＦＴのチャネル領域１７となるべき領域には紫外線を照射しないようにすることにより、その領域はＴＦＴのチャネルとして使用できる導電率を備える領域となる。紫外線照射と導電率との関係の詳細は後述する。
【００５２】
そして、上記のとおり、ゲート電極１２をシャドーマスクとして、紫外線２２を裏面照射することにより、高導電化されたソース領域１５、ドレイン領域１６及び紫外線照射前の導電率を持つチャネル領域１７の三領域が、ゲート電極１２に対して自己整合的に形成されることになる（セルフアライン）。そして、照射された紫外線は、紫外線の回折等の影響等により、ゲート電極１２の側端から寸法Ｌｓ２及びＬｄ２だけゲート電極の内側に入り込むことがあるため、高導電化されたソース領域１５及びドレイン領域１６はそれぞれ、この寸法分だけチャネル領域１７の中心方向に延びて形成される。そのため、このような場合には、ゲート電極１２のチャネル長方向の寸法ＬｇよりもＬｓ２及びＬｄ２だけ短い寸法のチャネル長Ｌを持つＴＦＴ２０が、自己整合的に形成される。なお、回折等の影響が少ない場合には、Ｌｓ２及びＬｄ２はほぼゼロμｍとなり、チャネル長ＬはＬｇとほぼ同一となる。従って、ゲート電極１２のチャネル長方向の寸法Ｌｇと同一又は寸法ＬｇよりもＬｓ２及びＬｄ２だけ短いチャネル長Ｌを持つＴＦＴ２０が、自己整合的に形成されるといえる。また、ＴＦＴ２０のチャネル長Ｌは、高導電化されたソース領域１５とドレイン領域１６との間の寸法と同じとなるといえる。そして、いずれの場合においても、チャネル長が短くＣｇｓ及びＣｇｄの小さい薄膜トランジスタを製造することができる。
【００５３】
このようにして形成されたＴＦＴ２０は、ゲート電極１２とソース領域１５又はドレイン領域１６との平面視での重なり合いは、寸法Ｌｓ２及びＬｄ２の部分だけとなり、このＬｓ２及びＬｄ２は、約０．５μｍないし１μｍ以下であるため、かかる重なり合いによって生ずるＣｇｓ１及びＣｇｄ１は極めて小さいものとなる。しかも、このようにして形成されたソース領域１５及びドレイン領域１６は、ゲート電極１２に対して自己整合的に形成されたものであるから、Ｌｓ２やＬｄ２のばらつきは極めて小さく、その結果Ｃｇｓ１及びＣｇｄ１のばらつきも極めて小さい。
【００５４】
そして、さらに、上述のとおり、高導電化されたソース領域１５及びドレイン領域１６は自己整合的に形成され、ソース領域１５及びドレイン領域１６とチャネル領域１７とは必ず電気的に接続されているため、従来例のように、ソース電極２５とドレイン電極２６との間隔、及びｎ＋アモルファスシリコン層２４ｓと２４ｄとの間隔を最小加工寸法Ｆ以上とし、かつ、マスク合わせズレがあってもソース電極２５及びドレイン電極２６とｎ＋アモルファスシリコン層２４ｓ及び２４ｄが必ずチャネル領域１７の端部と接続するようにパターン設計をしなければならないという制約が解かれる。そのため、本発明においては、ゲート電極１２のチャネル長方向の寸法Ｌｇは、最小加工寸法Ｆ程度で足り、従来のように最小加工寸法Ｆの３倍程度に大きくする必要がない。従って、本発明のＴＦＴのチャネル長ＬもＬｇと同一又はＬｇよりもＬｓ２及びＬｄ２だけ短い寸法となり、チャネル長Ｌは従来に比べてほぼ１／３の寸法、即ちほぼ最小加工寸法Ｆと同一又はＦよりもＬｓ２及びＬｄ２だけ短い寸法となる。その結果、Ｃｇｓのうちのチャネル長により定まるＣｇｓ２が従来に比べて約１／３に低減される。また、従来例のようにソース電極２５及びドレイン電極２６のゲート電極１２に対するマスク合わせズレの影響を受けないため、Ｃｇｓ２の面内ばらつき自体も減少する。ゲート・ドレイン間寄生容量に寄与するＣｇｄ２についても同様である。
【００５５】
このように、Ｃｇｓ１及びＣｇｓ２の大きさとばらつきが小さくなるため、ゲート・ソース間寄生容量Ｃｇｓの大きさやバラつきも極めて小さくなる。ゲート・ドレイン間寄生容量Ｃｇｄについても同様である。その結果、このようなＴＦＴを例えば液晶表示装置に用いた場合には、Ｃｇｓによる突き抜け電圧も減少して均一化され、表示品質を向上することができ、表示画面上での輝度のばらつきや輝度むらが著しく低減される。また、これによって再充電効果も減少し、輝度の傾斜現象も低減されて表示品質が向上する。また、Ｃｇｓの値自体が小さくなりそのばらつきも減少するため、Ｃｇｓ対策という観点からは蓄積容量Ｃｓも小さくすることができる。従って、蓄積容量Ｃｓを構成する遮光性の金属からなる電極の面積を小さくできるため、画素部の開口率が向上する。
【００５６】
次に、紫外線照射の条件をより詳しく説明する。まず、紫外線照射工程については、少なくとも半導体層１４が形成されており、ソース領域１５及びドレイン領域１６となるべき半導体層が遮光されておらず、かつ、シャドーマスクとなるゲート電極１２がチャネル領域１７となるべき位置に形成されているときであれば、本発明の趣旨を損なわない限り、これ以降の工程で照射することもできる。本実施の形態においては上述のように半導体層１４のパターニング後に紫外線照射が行われるものとして説明しているが、半導体層の成膜後パターニング前でもよいし、また、例えば、チャネル保護膜１８の形成後でもよい。
【００５７】
次に、紫外線照射工程における紫外線の光源、波長、照射エネルギー密度や照射時間等の照射条件は、以下のとおりである。照射する紫外線光源は、面光源であることが望ましい。面光源を用いるため、基板全体をカバーするような広い照射面積に対して一度に紫外線を一様に照射することができる。また、面光源を使用するため、光線スポットの狭小なレーザー光源の場合のように基板をスキャンする必要がないため、スキャンによる半導体層への二重照射やそれに伴うＴＦＴの特性の面内ばらつきも生じない。そのため、均一な照射エネルギーでもって紫外線を照射することができ、その結果、大面積の表示画面全体にわたって多数のＴＦＴを形成する場合に、工程の簡素化、量産性の向上のみならず、ＴＦＴの特性のばらつきを抑えて均一なものとすることができ、表示品質の高い、輝度ばらつきや輝度むらのない表示装置を得ることができる。
【００５８】
また、紫外線光源は、レーザー光源ではなく、特定の範囲の波長の紫外線を照射するランプを用いることができる。レーザー光源を用いないため、レーザー光による基板の発熱等による不具合を回避することができ、また、プラスチックフィルム基板を使用することが可能となる。また、レーザー光照射装置に比べて安価な紫外線照射装置を使用できる。紫外線光源として使用するランプの種類は、特に限定されないが、例えば、水銀ランプを使用することができる。照射する紫外線の波長は、約２７０ｎｍから約４５０ｎｍまでにわたる波長であることが望ましい。この波長の範囲の紫外線を照射することで、照射された領域の導電率を向上させることができる。紫外線照射時の基板の温度や照射雰囲気は、特に限定されないが、室温で大気中でも可能である。
【００５９】
次に、紫外線の照射エネルギー密度と照射時間について説明する。図２は、アモルファスＩＧＺＯ半導体層に対して、照射エネルギー密度が１００ｍＪ／ｓｅｃ・ｃｍ２の紫外線を照射したときの、アモルファスＩＧＺＯ半導体層の導電率と紫外線照射時間との関係を示したグラフである。同図から、照射エネルギー密度１００ｍＪ／ｓｅｃ・ｃｍ２で約６時間以上照射すると導電率の上昇が飽和する傾向が認められるが、それまでの間は、照射時間が６時間で、導電率が、サンプル＃１では照射前の６×１０−５Ｓ／ｍに比べて約３．３３×１０５倍（＝１０５．５２倍）の２×１０１Ｓ／ｍに、サンプル＃２では同じく照射前の４×１０−７Ｓ／ｍに比べて約１０７倍の４Ｓ／ｍに、指数関数的に向上することが認められる。６時間の照射時間で導電率が約３．３３×１０５倍（＝１０５．５２倍）ないし約１０７倍に指数関数的に向上するということは、言い換えれば、約０．８６ないし約１．０９時間ごとに導電率が約１桁増加することを意味する。
【００６０】
紫外線の照射時間の目安としては、照射エネルギー密度を１００ｍＪ／ｓｅｃ・ｃｍ２とした場合に、紫外線照射後の導電率（目的導電率）を紫外線照射前の導電率に対して１０ｎ倍に向上させるときは、概ね、０．８６・ｎ時間ないし１．０９・ｎ時間（但し、０＜ｎ≦６）を目安に照射を行えばよい。これは積算照射エネルギー密度（＝照射エネルギー密度×照射時間）でいえば、約（３０９・ｎ）Ｊ／ｃｍ２ないし（３９２・ｎ）Ｊ／ｃｍ２に当たる。導電率は紫外線の積算照射エネルギー密度によるから、例えば、同じ導電率を得るのであれば、照射エネルギー密度を４倍にすれば照射時間は１／４でよい。従って、照射前の導電率を測定したうえで目的導電率を決めれば容易に照射エネルギー密度と照射時間とを設定することができ、紫外線の適切な照射によって所望の導電率をもつアモルファスＩＧＺＯからなる半導体層を得ることができる。
【００６１】
例えば、同図によれば、３．７時間程度（積算照射エネルギー密度で１３３２Ｊ／ｃｍ２程度）の紫外線照射をすることにより、その導電率は約１０−２Ｓ／ｍ程度以上に向上することが認められる。また、サンプル＃１のように、紫外線照射前の導電率によっては、約２．５時間程度（積算照射エネルギー密度で９００Ｊ／ｃｍ２程度）でもこの程度の導電率に達する。そして、この程度の高い導電率であれば、従来例で説明したｎ＋アモルファスシリコン層のような低抵抗半導体層として機能させることができる。なお、導電率が１０−１Ｓ／ｍないし１Ｓ／ｍ程度にまで紫外線を照射すれば概ね金属に準じる導電率を備えた層を形成することができる。
【００６２】
なお、ソース領域１５及びドレイン領域１６に照射すべき紫外線の積算照射エネルギー密度は、一般的に、ソース領域１５全体、又はドレイン領域１６全体の抵抗がＴＦＴ２０のオン抵抗よりも低くなるような値とすることが望ましい。従って、このような観点から照射すべき積算照射エネルギー密度を設定してもよい。このようにすることにより、ソース領域全体又はドレイン領域全体の抵抗による画像信号等の信号レベルの低下を小さくすることができる。なお、図１（ｃ）のように、ソース電極２５とチャネル領域１７の端部との間の距離が短くソース電極２５からソース領域１５を経てチャネル領域１７に至るまでの抵抗が小さいような場合には、紫外線照射後のソース領域１５の導電率は、他に悪影響を及ぼさない限り、１０−２Ｓ／ｍ程度以下でもよい。ドレイン領域１６の導電率についても同様である。
【００６３】
このように、半導体層１４のソース領域１５又はドレイン領域１６とすべき領域に選択的に紫外線を照射することにより、その導電率を所望の値に制御することができる。従って、チャネル領域１７よりも導電率の高いソース領域１５又はドレイン領域１６を形成するために、従来のようにイオンドーピング等によって不純物注入を行う必要がなく、チャネル領域１７、ドレイン領域１６及びソース領域１５の不純物濃度は同じでよい。従って、高価なイオンドーピング装置等が不要となり製造工程の合理化を図ることができるだけでなく、イオンドーピングによる半導体層のダメージを回避することができる。なお、紫外線の積算照射エネルギー密度は、アモルファスＩＧＺＯ半導体層の膜厚にも依存し、一般に、膜厚が厚ければより大きなエネルギー密度を必要とする。
【００６４】
このように紫外線照射工程を経た後、図１（ｃ）に示すように、第２絶縁層であるチャネル保護膜１８を基板全面に形成し、さらに、コンタクトホール２３ｓ及び２３ｄを形成する（第５ステップ）。これにより、半導体層１４はチャネル保護膜１８に覆われるとともに、ソース領域１５及びドレイン領域１６に接続するためのコンタクトホール２３ｓ及び２３ｄを形成できる。コンタクトホール２３ｓ及び２３ｄは、チャネル保護膜１８を貫通し、それぞれソース領域１５及びドレイン領域１６に到達している。チャネル保護膜１８の形成方法は、特に限定されないが、ＣＶＤ法を用いることができる。チャネル保護膜１８の材質は、前述のとおりである。なお、このときのエッチング方法としては、プラズマを利用したドライエッチング法を用いることが望ましい。
【００６５】
次に、第２金属層を形成する（第６ステップ）。この第２金属層をパターニングすることにより、第２金属層からなるソース電極２５及びドレイン電極２６を形成する。形成方法は、特に限定されないが、スパッタリング方式を使用してもよい。第２金属層の材質や構造は前述のとおりである。次に、窒化シリコン等を用いてＣＶＤ法により第３絶縁層であるパッシベーション層１９を基板全面に形成する。これにより第２金属層等はパッシベーション層１９によって覆われることになる（第７ステップ、図１（ｃ））。以上の工程により、自己整合型ボトムゲート型のＩＧＺＯを半導体層とするＴＦＴ２０が形成される。
【００６６】
［具体例］
以下、本発明の製造方法の具体例を説明する。基板１１上に第１金属層を形成した。下層をＡｌＮｄ層とし、上層をＭｏとする２層の積層された第１金属層をスパッタ法により形成し、これをパターニングしてゲート電極１２を形成した。下層のＡｌＮｄ層の組成はＡｌにＮｄを約２％含有させたものを使用した。この金属層は、光遮光性を有する。第１金属層の厚さは３００ｎｍとした。次に、プラズマＣＶＤ法によりゲート絶縁膜１３を形成した。ゲート絶縁膜１３の形成時の基板温度は２００℃とした。膜厚は３００ｎｍであった。
【００６７】
次に、半導体層１４の形成にあたっては、スパッタリング法を用いた。ターゲットは、Ｉｎ、Ｇａ、Ｚｎ、Ｏの各成分の組成比を１：１：１：４とするインゴットを用いた。スパッタ装置の投入パワーは、０．５ＫＷとした。成膜時の基板温度は室温とし、雰囲気は、全圧０．２６５Ｐａ、酸素分圧は０．０１１Ｐａとした。成膜時のガス流量は、キャリアガスとしてのＡｒは６７ｓｃｃｍ、ホルダーガスとしてのＡｒは２２ｓｃｃｍ、酸素は４ｓｃｃｍとした。なお、ｓｃｃｍとは、ｓｔａｎｄａｒｄ  ｃｃ／ｍｉｎの略である。成膜レートは４３．２ｎｍ／ｍｉｎである。これにより、膜厚１００ｎｍの透明なｎ型アモルファスＩＧＺＯ半導体層を絶縁性及び透明性のあるガラス基板１１上に形成することができた。
【００６８】
図２に示すとおり、この半導体層の導電率は、常温で、約６×１０−５Ｓ／ｍないし４×１０−７Ｓ／ｍであったため、ＴＦＴの半導体層１４として使用できる。なお、導電率の測定には２探針測定法を用いた。このように形成されたアモルファスＩＧＺＯ半導体層を、フォトリソグラフィー法とエッチング法を用いることにより、適当な大きさと形状にパターニングして成形し、ＴＦＴのチャネル領域１７、ドレイン領域１６、及びソース領域１５となるべき半導体層１４を成形した。エッチング液には濃度３．２％の蓚酸を用いた。エッチングの温度は３０℃とした。
【００６９】
次に、基板１１の裏面から、ゲート電極１２をシャドーマスクにして半導体層１４に向けて紫外線を照射した。光源装置として、ＨＯＹＡ ＣＡＮＤＥＯ ＯＰＴＲＯＮＩＣＳ社製のＵＶ照射装置（型番ＵＬ７５０）を用いた。この装置は超高圧水銀ランプを光源とする装置であり、このランプは波長が約２７０ｎｍから約４５０ｎｍまでにわたる紫外線を放射する。紫外線照射時の基板１１の温度は室温であり、照射雰囲気は大気中で行った。なお、成膜後、紫外線照射工程の前に、特殊な雰囲気で特殊な温度でのアニール処理は行わなかった。また、レーザー照射もイオンドーピングも行わなかった。
【００７０】
紫外線照射エネルギー密度は１００ｍＪ／ｓｅｃ・ｃｍ２とした。この照射エネルギー密度であれば、他の用途に用いられているような一般的な紫外線照射装置を使用して照射を行うことができるため、製造設備の合理化を図ることができる。そして、照射時間を約３．７時間（積算照射エネルギー密度で約１３３２Ｊ／ｃｍ２）としたところ、ソース領域１５及びドレイン領域１６の導電率を約１０−２Ｓ／ｍまで向上させることができた。
【００７１】
なお、紫外線照射後のＩＧＺＯ半導体層をＳＳＩ社製ＸＰＳ（Ｘ線光電子分光）分析器ＸＰＳ  Ｍ−Ｐｒｏｂｅを用いて化学量論比の解析を行ったところ、Ｉｎ、Ｇａ、Ｚｎ、Ｏの各成分の組成比は略１：１：０．６：３であった。また、紫外線照射前後のＩＧＺＯ半導体層は、いずれも透明であり、リガク社のＸ線回折装置ＲＩＮＴ−２０００を用いて入射角１度でＸ線回折を行ったところ、ＩｎＧａＺｎＯ４結晶に見られるような回折ピークは認められず、いずれもアモルファスＩＧＺＯ半導体層であることが確認された。
【００７２】
次に、チャネル保護膜１８を形成し、プラズマドライエッチング法により、コンタクトホール２３を形成し、さらに、第２金属層を形成した。第２金属層はＭｏ−Ａｌ−Ｍｏの３層構造の金属層を用いた。第２金属層の形成後、パターニングによりソース電極２５、ドレイン電極２６を形成した。次に、窒化シリコンを用いてＣＶＤ法でパッシベーション層１９を形成した。以上の工程により、アモルファスＩＧＺＯのＴＦＴ２０を形成した。
【００７３】
［表示装置］
本実施の形態に係るＴＦＴ及びその製造方法は、表示装置及びその製造方法に使用することができる。このような表示装置は、例えば、基板上に形成され電気光学部材による光の変調を制御するＴＦＴ２０と、ＴＦＴ２０から変調を制御する信号が供給される画素電極と、画素電極と対向電極との間に配設され表示に供する電気光学部材とを含んで構成される。また、このような電気光学部材による光の変調を制御するＴＦＴを用いた表示装置は、例えば、本実施の形態に係るＴＦＴの製造方法を用いてＴＦＴ２０を基板上に形成する工程と、ＴＦＴ２０から変調を制御する信号が供給される画素電極を形成する工程と、画素電極と対向電極との間に表示に供する電気光学部材を配設する工程とを含む製造方法によって製造することができる。
【００７４】
このように、本実施の形態に係るＴＦＴ２０は、光変調機能を有する電気光学部材によって表示がなされる表示装置において、光変調を制御する能動素子として使用することができる。このような電気光学部材としては、例えば、液晶、ＯＬＥＤ（Organic  Light  Emitting  Diode）や電気泳動に係るマイクロカプセル等が考えられる。このような電気光学部材は、電気光学部材に印可する電圧又は電流の値によって光が変調される。例えば、液晶であれば偏光板等の光学部材との組み合わせにより透過光の変調をすることができ、また、自発光するＯＬＥＤであればその発光を変調することができ、表示装置に使用した場合にはいずれもこのような光の変調を画素の階調制御に利用することができる。そのため、印可する電圧又は電流を本実施の形態に係るＴＦＴにより制御することによって階調を制御することができ、このような電気光学部材を表示に供する部材として使用することにより各種の表示装置、例えば、液晶表示装置、ＯＬＥＤ表示装置及び電子ペーパー等のＥＰＩＤ（ElectroPhoretic Image Display：電気泳動ディスプレー）等を実現することができる。
【００７５】
表示装置の一実施形態として、本実施の形態に係るＴＦＴを用いたアクティブマトリックス型の液晶表示装置を説明する。液晶表示装置は、一般に、セル・アレイ基板と対向基板との間に液晶を配設した液晶パネルを含んで構成される。図３は、本実施の形態に係るアクティブマトリックス型の液晶表示装置の液晶パネル部の模式的な概略の構成図である。図３（ａ）は、セル・アレイ基板１０１の模式的な平面図であり、図３（ｂ）は、画素部１０及びその周辺の各部材の機能を説明するための等価回路図である。
【００７６】
セル・アレイ基板１０１には、Ｘ（行）方向に延び走査線外部端子７４と画素部１０内のスイッチング素子であるＴＦＴのゲート電極とに接続された複数本の走査線７２が形成されている。走査線７２を介して、ＴＦＴを選択的にスイッチングするための信号である走査信号がＴＦＴに供給される。なお、複数本の走査線７２に対応する複数の走査線外部端子７４がセル・アレイ基板１０１の端部近くにＹ方向に沿って設けられている。走査線外部端子７４は、図示しないＡＣＦ（異方性導電体）等を介して走査線ドライバーＩＣ等の走査線駆動装置７０の図示しない所定の端子に接続される。
【００７７】
また、セル・アレイ基板１０１には、Ｙ（列）方向に延び信号線外部端子８４と画素部１０内のＴＦＴのドレイン電極とに接続された複数本の信号線８２が形成されている。信号線８２を介して、走査信号によって選択されたＴＦＴに画像信号が供給される。なお、複数本の信号線８２に対応する複数の信号線外部端子８４がセル・アレイ基板１０１の端部近くにＸ方向に沿って設けられている。信号線外部端子８４は、図示しないＡＣＦ等を介して信号線ドライバーＩＣ等の信号線駆動装置８０の図示しない所定の端子に接続される。なお、上記走査線駆動装置７０や信号線駆動装置８０は、セル・アレイ基板１０１上に配設されていてもよい。また、図３（ａ）では蓄積容量Ｃｓ２７の共通線である蓄積容量線２８（後述）の図示を省略している。
【００７８】
そして、セル・アレイ基板上の走査線７２と信号線８２の各交差に対応して、走査線７２と信号線８２とによって区画された領域に画素部１０がマトリクス状に配列されている。画素部１０は、ＴＦＴ２０を含んで構成される。ＴＦＴ２０の構造は、前述のとおりである。ゲート電極１２は、画素部１０において走査線７２と導通している。ドレイン電極２６は、信号線８２とドレイン領域１６とに導通している。ソース電極２５は画素電極３２とソース領域１５とに導通している。
【００７９】
蓄積容量Ｃｓ２７は、画素電極３２と所定の電圧を印加された蓄積容量線２８との間に形成されている。蓄積容量Ｃｓ２７は、ＴＦＴ２０がオン状態の期間（選択期間）にＴＦＴ２０を介して画素電極３２に信号線８２から出力された電圧が印加された後、ＴＦＴ２０がオフ状態の期間（非選択期間）にこの印加電圧を必要な時間だけほぼ一定に維持するために設けられた容量である。また、蓄積容量線２８は、蓄積容量Ｃｓ２７の一方の電極に給電をするために各画素部の蓄積容量Ｃｓに対して共通に接続された配線であり、所定の電圧の蓄積容量コモン信号が供給される。
【００８０】
コモン電極（対向電極）３４は、画素電極３２と対向するように形成され、各画素に共通な透明電極である。コモン電極３４は、一般に、ＴＮ（Twisted Nematic）型、ＶＡ（Vertical Alignment）型の液晶表示装置では図示しない対向基板に形成される。コモン電極３４には共通電極線（コモン電極線）３５を介して所定の電圧のコモン信号が印加される。画素電極３２と対向電極３４との間には電気光学部材である液晶９９が配設された構成をなしている。なお、参照番号３８及び３９は、それぞれ、ゲート・ソース間寄生容量Ｃｇｓ及びゲート・ドレイン間寄生容量Ｃｇｄである。
【００８１】
このような画素部１０を備える液晶表示装置１００の動作は、例えば次のとおりである。走査線駆動装置７０は、液晶表示装置１００に入力される図示しない画像信号の同期信号その他の情報に基づいて、信号線８２からの画像信号を書き込むべき画素部１０を行単位で選択する走査信号を出力する。信号線駆動装置８０は、同じく画像信号の輝度情報等に基づいて、走査信号に同期して動作し、走査期間に選択された画素部１０に画像信号を供給する。そして、選択された画素部１０内にあるＴＦＴ２０を介して、信号線駆動装置８０からの画像信号に応じた電圧が画素電極３２に印加される。即ち、ＴＦＴ２０のソース領域１５からソース電極２５を介して光変調を制御する信号である画像信号が画素電極３２に供給される。これによって、画素電極３２とコモン電極３４とからなる一対の電極の間に電界が生じ、この電界によって液晶９９の分子の向き（液晶分子の配向）が制御される。そして、この配向変化を利用して液晶を透過する光を変調することで画像等の表示作用が行われる。このようにして液晶表示装置が構成される。
【００８２】
このような液晶表示装置の製造方法を説明する。セル・アレイ基板１０１の基板１１に本実施の形態に係るＴＦＴ２０を形成する。その製造方法は、ＴＦＴの製造方法ですでに説明したとおりである。そしてＴＦＴ２０の上にパッシベーション層１９を形成した後、必要に応じてこれをエッチングによりパターニングを行い、その一部を除去することにより、例えば、次の工程で形成されるＩＴＯからなる透明導電層と電気接続をするためのコンタクトホール（図示せず）を形成する。なお、走査線７２、信号線８２及びその他必要な配線は、ゲート電極１２、ソース電極１５又はドレイン電極１６を形成するＰＥＰにおいて形成することができる。
【００８３】
次に、図示していないが、透明導電層をスパッタリング法等により形成する。透明導電層の材質は特に限定されないが、例えば、ＩＴＯが用いられる。透明導電層を形成した後、これをパターニングすることにより、画素電極３２を形成することができる。このようにして、ボトムゲート型のＴＦＴ２０を含む画素部１０、走査線７２、及び信号線８２等の各種配線を基板１１上に備えるセル・アレイ基板１０１が形成される。
【００８４】
次に、セル・アレイ基板１０１とカラーフィルター等を設けた対向基板とに配向処理等を行い、その後、両基板をシール材で貼り合わせる。シール材は、例えば光硬化型のアクリル樹脂のような、紫外線硬化型のシール材を用いる。このようにしてシールされた液晶基板の間に液晶を注入し、駆動回路や偏光板、バックライト等の光学部材などを取り付けることにより液晶表示装置１００が完成する。なお、ＦＦＳ（Fringe Field Switching）型、ＩＰＳ（In-Plane  Switching）型の液晶表示装置の場合においても、コモン電極（対向電極）がセル・アレイ基板に備えられる等の構造上の違いはあるが、本発明を適用することができる。
【００８５】
ＯＬＥＤ表示装置の場合には、本実施の形態に係るＴＦＴを基板上に形成した後、画素電極を形成し、発光層としての有機ＥＬ（有機Electro  Luminescence）材料を他の所定の層とともに積層しこれを画素電極とコモン電極（対向電極）との間に配設させることにより、アクティブマトリックス型のＯＬＥＤ表示装置を実現することができる。画素電極にはＴＦＴのソース領域又はドレイン領域から光変調を制御する信号である画像信号が供給される。ＯＬＥＤ表示装置の場合には一般に一つの画素部に複数のＴＦＴ（スイッチング用ＴＦＴ及び駆動用ＴＦＴ等）を用いるが、画素電極に接続され有機ＥＬを駆動する駆動用ＴＦＴだけでなく、駆動用ＴＦＴを制御するスイッチング用ＴＦＴにも本実施の形態に係るＴＦＴを使用することができる。即ち、画素電極に直接接続されないスイッチング用ＴＦＴのソース領域又はドレイン領域から供給された光変調を制御する信号が、駆動用ＴＦＴを介して駆動用ＴＦＴのソース電極又はドレイン電極に接続された画素電極に供給されるような構成にも使用できる。なお、一般に、対向電極は有機ＥＬ上の所定の層の上に、すなわちセル・アレイ基板に形成される。
【００８６】
そして、このようにして製造された液晶表示装置やＯＬＥＤ表示装置は、テレビジョン受像機、パーソナルコンピューター用のモニター、携帯電話、車載用モニター、ゲーム機その他、フラットパネルディスプレーとして使用することができる。なお、本実施の形態に係るＴＦＴは、ＦＥＤ（Field  Emission  Display：電界放出型表示装置）にも利用可能である。
【００８７】
また、ＥＰＩＤの場合には、画素電極と対向電極との間に、例えば正に帯電した白色粒子と負に帯電した黒色粒子とが入った電気泳動マイクロカプセルを配設し、画素電極と対向電極との間に所定の電界を生じさせることにより表示装置として使用することができる。そして、本発明のＴＦＴのソース領域又はドレイン領域から光変調を制御する信号である画像信号を画素電極に供給することにより、液晶表示装置の場合と同様に、アクティブマトリックス型の表示装置を実現することができる。
【００８８】
なお、本実施の形態に係るＴＦＴはボトムゲート型ＴＦＴであり、ゲート電極がＴＦＴを遮光する構成をとるため、液晶表示装置に使用した場合でもバックライトからの光によるＴＦＴ特性の変動は少ない。また、近年の表示装置等に用いられているアモルファスシリコンＴＦＴは、その多くがボトムゲート型を採用しているため、本発明の実施においても既存の製造工程、装置及び設備等を転用することが可能である。
【００８９】
なお、図１又は図３は本実施の形態を説明するために、本実施の形態に関連する主要な部材や部材間の関係を簡略化して記載したに過ぎないものである。ここまでの説明で言及した以外にも、ＴＦＴや表示装置を構成するには多くの部材が使われる。しかしそれらは当業者には周知であるので、ここでは詳しく言及しない。また、本実施の形態ではＴＦＴは表示装置の画素部を構成するものを例として説明してきたが、本実施の形態に係るＴＦＴは、画素部以外の例えば走査線駆動装置や信号線駆動装置等の通常の回路や装置においてもスイッチング素子又は増幅素子として使用することができる。また、本実施の形態で説明した表示装置はあくまで一例に過ぎず、それら以外の表示装置であっても、当業者が任意に選択することができる範囲においては本発明の範囲に含まれる。また、例えば、タッチパネル、イメージスキャナ、又はＸ線ディテクタパネル等の各種センサ等の表示装置以外の装置においても本発明を実施することができる。
【００９０】
そして、これまで本発明について図面に示した特定の実施の形態をもって説明してきたが、本発明は図面に示した実施の形態に限定されるものではなく、本発明の効果を奏する限り、これまで知られたいかなる構成であっても採用することができることはいうまでもないことである。
【符号の説明】
【００９１】
１０…画素部
１１…基板
１２…ゲート電極
１３…ゲート絶縁膜（第１絶縁層）
１４、１４ｐ…半導体層
１５、１５ｐ…ソース領域
１６、１６ｐ…ドレイン領域
１７、１７ｐ…チャネル領域
１８、１８ｐ…チャネル保護膜（第２絶縁層）
１９…パッシベーション層（第３絶縁層）
２０、２０ｐ…ＴＦＴ（薄膜トランジスタ）
２２…紫外線
２３、２３ｓ、２３ｄ…コンタクトホール
２４、２４ｓ、２４ｄ…ｎ＋アモルファスシリコン層
２５…ソース電極
２６…ドレイン電極
２７…蓄積容量Ｃｓ
３２…画素電極
３４…コモン電極（対向電極）
３８…ゲート・ソース間寄生容量Ｃｇｓ
３９…ゲート・ドレイン間寄生容量Ｃｇｄ
７２…走査線
８２…信号線
１００…液晶表示装置
１０１…セル・アレイ基板
【図１】
2010165961.tif 000003
【図２】
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【図３】
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【図４】
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