(57)【要約】【課題】トランジスタに接続される配線がトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤに対する保護動作時にトランジスタ全体で均一に動作することのできるＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を提供する。【解決手段】ドレイン領域とソース領域がひとつずつゲート電極を挟んで交互に配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ドレイン領域に接続される第１のメタル配線とソース領域に接続される第１のメタル配線の片方あるいは両方が、第２のメタル配線と接続されており、第１のメタル配線と第２のメタル配線とを電気的に接続するための一定の大きさを有するビアホールの配置数を、ＥＳＤ保護用のＮ型ＭＯＳトランジスタへ外部から配線される配線の距離に応じて、１から３までの個数比となるように形成する。【選択図】図１
2010219504.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン領域とソース領域がひとつずつゲート電極を挟んで交互に配置された、複数のトランジスタが一体化したマルチフィンガータイプのＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置であって、
前記ドレイン領域は外部接続端子と電気的に接続され、
前記ソース領域は、前記ソース領域上に配置され接続された第１のメタル配線と、一定の大きさを有するビアホールによって前記第１のメタル配線と接続された第２のメタル配線とを介してグランド電位供給ラインと電気的に接続されており、
前記ビアホールの数が、前記グランド電位供給ラインからの距離に応じて、遠くなるほど数多く配置されている半導体装置。
【請求項２】
前記第２のメタル配線は前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と垂直な方向から配線されており、前記第１のメタル配線は前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に配置されており、前記第２のメタル配線と前記第１のメタル配線とは、前記ソース領域の上の領域にて前記ビアホールにより接続されている請求項１記載の半導体装置。
【請求項３】
グランド電位供給ラインから最も離れた位置に配置されたソース領域上のビアホールの配置個数と、グランド電位供給ラインから最も近い位置に配置されたソース領域上のビアホール配置個数との比が３を超えない請求項１記載の半導体装置。
【請求項４】
前記第１のメタル配線および前記第２のメタル配線は高融点金属を含む請求項１記載の半導体装置。
【請求項５】
前記ビアホールは、前記ソース領域上に配置され接続された第１のメタル配線において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に広く分布するように配置されている請求項２記載の半導体装置。
【請求項６】
前記ビアホールは前記ソース領域上に配置され接続された第１のメタル配線の一部の領域の上に固まって配置されている請求項２記載の半導体装置。
【請求項７】
グランド電位供給ラインから最も離れた位置に配置されたソース領域上のビアホールの配置個数と、グランド電位供給ラインから最も近い位置に配置されたソース領域上のビアホール配置個数との比が３を超えない請求項５記載の半導体装置。
【請求項８】
各ドレイン領域と各ソース領域がひとつずつゲート電極を挟んで交互に配置された、複数のトランジスタが一体化したマルチフィンガータイプのＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置であって、
前記各ドレイン領域は外部接続端子と電気的に接続され、
前記各ソース領域は、前記各ソース領域上に配置され接続された第１のメタル配線と、前記第１のメタル配線上に配置されたビアホールによって前記第１のメタル配線と接続された第２のメタル配線とを介してグランド電位供給ラインと電気的に接続されており、
前記各ソース領域においては、前記グランド電位供給ラインに接続された前記第２のメタル配線の配線抵抗と、前記ビアホールよる接続抵抗とを加算したそれぞれの抵抗値が互いに概ね等しい半導体装置。
【請求項９】
前記ビアホールは一定の大きさを有し、前記第１のメタル配線上に配置された前記ビアホールの数を変えることで前記それぞれの抵抗値を互いに概ね等しくする請求項８記載の半導体装置。
【請求項１０】
前記ビアホールは一定の幅を有する線状ビアホールであり、前記第１のメタル配線上に配置された前記線状ビアホールの長さを変えることで前記それぞれの抵抗値を互いに概ね等しくする請求項８記載の半導体装置。
【請求項１１】
前記第２のメタル配線は、前記グランド電位供給ラインからの距離が遠いほど、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの幅と平行する方向の配線幅が大きい請求項８記載の半導体装置。
【請求項１２】
ドレイン領域とソース領域がひとつずつゲート電極を挟んで交互に配置された、複数のトランジスタが一体化したマルチフィンガータイプのＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置であって、
前記ドレイン領域は外部接続端子と電気的に接続され、
前記ソース領域は、前記ソース領域上に配置され接続された第１のメタル配線と、一定の幅を有する線状ビアホールによって前記第１のメタル配線と接続された第２のメタル配線とを介してグランド電位供給ラインと電気的に接続されており、
前記線状ビアホールの長さが、前記グランド電位供給ラインからの距離に応じて、遠くなるほど長くなるよう配置されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチフィンガータイプ（櫛形）のＭＯＳ型トランジスタを有する半導体装置に関する。特に、Ｎ型のＭＯＳトランジスタをＥＳＤ保護素子として使用した半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
【０００３】
オフトランジスタは、他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、瞬時に多量の静電気による電流を流しきる必要があるため、数百ミクロン程度の大きな幅（Ｗ幅）を有するトランジスタで形成されることが多い。
【０００４】
このため、オフトランジスタは占有面積が少なくなるようにために、複数のドレイン領域、ソース領域、ゲート電極を櫛形に組み合わせたマルチフィンガータイプの形態を取ることが多い。
【０００５】
しかしながら、複数のトランジスタを組み合わせた構造をとることにより、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一な動作をさせることは難しくなる。例えば外部接続端子からの距離が近い部分、または配線抵抗と配線間の抵抗の合計の小さい部分に電流集中が起こり、本来のＥＳＤ保護機能を十分に発揮できずに一極が破壊してしまうことがある。
【０００６】
この改善策として、外部接続端子からの距離に応じて、特にドレイン領域上のコンタクトホールとゲート電極との距離を、外部接続端子からの距離が遠いほど小さくして、トランジスタの動作を速める工夫をした方法も提案されている（例えば、特許文献１の第２図参照）。また基板コンタクトからの距離に応じて、特にドレイン領域上のサリサイド化を防ぐサリサイドブロックの距離を、基板コンタクトからの距離が遠いほど長くして、トランジスタの動作を均一にする工夫をした提案もされている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−４５８２９号公報
【特許文献２】特開２００７−１１６０４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、例えばオフトランジスタのＥＳＤに対する保護動作を均一にしようとＷ幅を小さくすると、十分な保護機能を果たせなくなってしまう。また上記特許文献１は、ドレイン領域における、コンタクトからゲート電極までの距離を調整することにより、局所的にトランジスタ動作速度を調整するものであるが、ドレイン領域の幅の縮小化に伴って所望のコンタクト位置を確保できないこと、近年の高融点金属を含む配線による配線の低抵抗化で、サージの伝播スピードがさらに速くなり、コンタクトとゲート電極までの距離だけでは調整しきれない場合が生じること、あるいは、トランジスタに導入される配線がトランジスタの幅方向と垂直の方向から導入される場合に適応が困難であることなどの課題を有していた。また、上記特許文献２は、ドレイン領域における、サリサイドブロックの長さを調節することにより、局所的にトランジスタの動作速度を調整するものであるが、製造プロセスバラツキにより所望の長さを確保できないこと、近年の高融点金属を含む配線による配線の低抵抗化で、サージの伝播スピードがさらに速くなり、逆に一部のサリサイド領域にサージが集中してしまうこと、あるいは、サリサイドブロックの長さ調整により、Ｎ型ＭＯＳオフトランジスタの占有面積が増加してしまうなどの課題を有していた。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は半導体装置を以下のように構成する。
【００１０】
複数のドレイン領域と複数のソース領域が交互に配置され、前記ドレイン領域と前記ソース領域の間にゲート電極が配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ドレイン領域は外部接続端子と電気的に接続され、ソース領域はグランド電位供給ラインと電気的に接続されており、ドレイン領域に接続される第１のメタル配線とソース領域に接続される第１のメタル配線の片方あるいは両方が、第１のメタル配線以外の複数層のメタル配線と接続されており、第１のメタル配線と第１のメタル配線以外の複数層のメタル配線とを電気的に接続するためのビアホールの数を、ＥＳＤ保護用のＮ型ＭＯＳトランジスタへ外部から配線される配線の距離に応じて、配置数を変えて形成した。
【００１１】
また、第１のメタル配線以外の複数層のメタル配線はＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と垂直な方向から配線されており、第１のメタル配線はＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に配置されており、第１のメタル配線以外の複数層のメタル配線と第１のメタル配線とは、ドレイン領域の上あるいは、ソース領域の上の領域にてビアホールにより接続されるようにした。
【００１２】
また、ビアホールはドレイン領域あるいは、ソース領域の上の領域において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に広く分布するように配置するようにした。
【００１３】
あるいは、ビアホールはドレイン領域あるいは、ソース領域の一部の領域の上に固まるように配置されるようにした。
【００１４】
また、第１のメタル配線と第１のメタル配線以外の複数層のメタル配線とを電気的に接続するためのビアホールの数を、ＥＳＤ保護用のＮ型ＭＯＳトランジスタへ外部から配線される配線の距離に応じて、配置数の比を１〜３まで変化させて形成した。
【発明の効果】
【００１５】
以上説明したように、本発明によれば、これらの手段によって、高融点金属を含む高速配線多層配線を使用してトランジスタに導入される配線がトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのマルチフィンガー全体で均一に動作することが可能となる。
【００１６】
これにより、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。
【図２】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。
【図３】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第３の実施例を示す模式的平面図である。
【図４】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第４の実施例を示す模式的平面図である。
【図５】本発明による半導体装置の、最適なビアホール配置個数に関する実験データを示す図である。（ａ）実験に用いたＥＳＤ保護用のＮ型ＭＯＳトランジスタの模式的平面図である。（ｂ）はＥＳＤ試験（ＨＭＢモード）にて破壊までパルスを印加した後の破壊箇所の発生比率を示す図である。
【図６】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第５の実施例を示す模式的平面図である。
【図７】本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第６の実施例を示す模式的平面図である。
【発明を実施するための形態】
【００１８】
本発明を実施するための形態について図面を参照して説明する。
【実施例１】
【００１９】
図１は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。
【００２０】
Ｎ型の高濃度不純物領域からなる第１のソース領域１０１と第１のドレイン領域３０１が形成されており、第１のソース領域１０１と第１のドレイン領域３０１の間には、図示しないがシリコン酸化膜などからなるゲート絶縁膜が設けられ、その上面にポリシリコンなどからなるゲート電極２０１が形成されている。順次折り返したパターンを繰り返し配置して、第１のドレイン領域３０１からゲート電極２０１を介して第２のソース領域１０２、またゲート電極２０１を介して第２のドレイン領域３０２、さらにゲート電極２０１を介して第３のソース領域１０３、またゲート電極２０１を介して第３のドレイン領域３０３、さらにゲート電極２０１を介して第４のソース領域１０４が形成されている。第１の実施例においては、ソース領域を４つ、ドレイン領域を３つ、ゲート電極を６つ配置した櫛型形の例を示した。ＭＯＳトランジスタとしては６つのものが組み合わさった形である。
【００２１】
ここで、第１のソース領域１０１、第２のソース領域１０２、第３のソース領域１０３、および第４のソース領域１０４には、図ではトランジスタを挟んで上下に２本配置されたグランド電位供給ライン７０１に接続された、翼の形をした第２のメタル配線７１１によりグランド電位が供給される。グランド電位供給ライン７０１は高融点金属を含むメタル材料などを原料とする太く低抵抗な配線により形成される。第２のメタル配線７１１も高融点金属を含む材料などで形成される。第２のメタル配線７１１は、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と垂直な向きでグランド電位供給ライン７０１から配線されており、ビアホール６０１を介して、高融点金属を含む材料などからなる第１のメタル配線９０１と接続され、さらに簡単のため図示は省略するが、第１のソース領域１０１、第２のソース領域１０２、第３のソース領域１０３、および第４のソース領域１０４へコンタクトホールを介して接続される。
【００２２】
ここで、ビアホール６０１の数は、グランド電位供給ライン７０１から最も離れた位置に配置された第２のソース領域１０２、あるいは第３のソース領域１０３上で、最も多く設置され、グランド電位供給ライン７０１に最も近い位置に配置された第１のソース領域１０１、あるいは第４のソース領域１０４上で最も少なくなるように設置される。
【００２３】
ビアホール数を適正な値に設定することにより、第１のソース領域１０１、第２のソース領域１０２、第３のソース領域１０３、および第４のソース領域１０４において、グランド電位供給ライン７０１に接続された第２のメタル配線７１１の配線抵抗と、ビアホール６０１による接続抵抗とを組み合わせた抵抗値の合計を略等しくすることができ、グランド電位供給ライン７０１に近い部分に偏ることなく、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一に動作させることができる。
【００２４】
また、第２のメタル配線７１１は、グランド電位供給ライン７０１から遠ざかるほど、太くなる例を示したが、このような形態をとることで、第２のメタル配線７１１の配線抵抗の影響を緩和することができる。
【００２５】
一方、外部接続端子８０１には、高融点金属を含む材料などからなる第１のメタル配線８１１が接続され、第１のドレイン領域３０１、第２のドレイン領域３０２、および第３のドレイン領域３０３に接続される。そして図示は省略するが、コンタクトホールを介して第１のドレイン領域３０１、第２のドレイン領域３０２、および第３のドレイン領域３０３と第１のメタル配線８１１が接続されている。
【００２６】
図１に示した第１の実施例に置いては、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域の電位を供給、固定するための配線を第２のメタル配線として、ドレイン領域に接続する配線を第１のメタル配線とした例を示したが、反対にソース領域の電位を供給、固定するための配線を第１のメタル配線として、ドレイン領域に接続する配線を第２のメタル配線としたり、その他の組み合わせにしたりすることは自由に行われてよい。その際に、第２のメタル配線を用いた側に配置されるビアホールの個数を、図１に示した第１の実施例の説明の主旨に沿って、ＥＳＤ保護用のＮ型ＭＯＳトランジスタにおける複数のドレインあるいは、ソース領域において導入される配線抵抗と配線間の抵抗の合計が、略等しくなるように分配配置することが肝要である。
【００２７】
また、図１に示した第１の実施例に置いては、２層のメタル配線を用いた例を示したが、３層以上の複数層の配線を用いても構わない。その際には２層の例で説明した事項と同様の点に留意することが必要である。
【実施例２】
【００２８】
図２は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。図１と対応する部分には同じ番号が付してある。図１に示した第１の実施例と異なる点は、ビアホール６０１の配置である。図１に示した第１の実施例では、第１のソース領域１０１、第２のソース領域１０２、第３のソース領域１０３、および第４のソース領域１０４の上に配置されたビアホール６０１は、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に広く分布する形で配置した。一方、図２に示した第２の実施例においては、ビアホール６０１は、第１のソース領域１０１、第２のソース領域１０２、第３のソース領域１０３、および第４のソース領域１０４の一部の領域の上に集合して配置されるようにした。
【００２９】
これは、第１のドレイン領域３０１、第２のドレイン領域３０２、および第３のドレイン領域３０３と第１のメタル配線８１１の接続に注意した結果である。即ち、外部接続端子８０１から配線されたメタル配線８１１は、第１のドレイン領域３０１、第２のドレイン領域３０２、および第３のドレイン領域３０３の一端から第１のドレイン領域３０１、第２のドレイン領域３０２、および第３のドレイン領域３０３に導入されるため、チャネル幅方向において外部接続端子８０１に近い側と遠い側とでメタル配線８１１の配線抵抗値が異なることになり、第１のドレイン領域３０１、第２のドレイン領域３０２、および第３のドレイン領域３０３のそれぞれの外部接続端子８０１に近い側の方が、比較的動作し易い状態になる。
【００３０】
この状況に鑑みて、第１のドレイン領域３０１、第２のドレイン領域３０２、および第３のドレイン領域３０３と対になる第１のソース領域１０１、第２のソース領域１０２、第３のソース領域１０３、および第４のソース領域１０４において外部接続端子８０１から遠い領域に集中するようにビアホール６０１を設置することで、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの動作に際してチャネル幅方向における外部接続端子８０１との距離依存性が生じることを緩和することを目的としている。
【００３１】
図２に示した第２の実施例に置いては、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域の電位を供給、固定するための配線を第２のメタル配線として、ドレイン領域に接続する配線を第１のメタル配線とした例を示したが、図１の例と同様に、ソース領域の電位を供給、固定するための配線を第１のメタル配線として、ドレイン領域に接続する配線を第２のメタル配線としたり、その他の組み合わせにしたりすることは自由に行われてよい。
【００３２】
その際に、第２のメタル配線を用いた側に配置されるビアホールの個数を、図１に示した第１の実施例の説明の主旨に沿って、ＥＳＤ保護用のＮ型ＭＯＳトランジスタにおける複数のドレインあるいは、ソース領域において導入される配線抵抗と配線間の抵抗の合計が、略等しくなるように分配配置することが肝要であるという点、および３層以上の複数層のメタル配線にも適用可能である点も図１の例と同様である。その他の説明については、図１と同一の符号を付記することで説明に代える。
【実施例３】
【００３３】
図３は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第３の実施例を示す模式的平面図である。図面上は図１に示した第１の実施例とよく似ているので、第１の実施例と同じ点の説明は省略し、異なる点において説明を行なう。第１の実施例と異なる点は、ビアホール６０１の配置であり、以下この点ついて説明する。
【００３４】
第１の実施例では、第２のメタル配線を用いた側に配置されるビアホールの配置個数を、図１に示した第１の実施例の説明の主旨に沿って、ＥＳＤ保護用のＮ型ＭＯＳトランジスタにおける複数のドレインあるいは、ソース領域において導入される配線抵抗と配線間の抵抗の合計が、略等しくなるように分配配置することとした。ここで、一定の大きさを有するビアホールの配置個数の上限について実験したデータを図５に示す。
【００３５】
図５は、ＥＳＤ耐性を向上させるための最適なビアホール配置個数に関する実験データを示しており、図５（ａ）は、評価サンプル構造の平面模式図を示している。全てのビアホールは同一の大きさを有している。簡略のためにゲート電極とドレイン領域は省略してある。図５（ｂ）は、ＥＳＤ試験（ＨＭＢモード）にて破壊までパルスを印加した後にフォトエミッションにて破壊箇所を特定した際の破壊箇所の発生比率を示している。このグラフの横軸の１，１，２，３，４はＡ点を基準にしたときのビアホールの個数比を示し、それぞれ図５（ａ）のＡ点、Ｂ点、Ｃ点、Ｄ点、Ｅ点に対応するものである。この実験から、Ａ点とＥ点のようにグランド電位供給ラインからの距離等の条件が同一でもビアホールの個数比が４倍と多くなっているＥ点の場合にはＥＳＤによる破壊が起きやすいことが分かる。
【００３６】
この実験結果は、図３においては、グランド電位供給ライン７０１から最も離れた位置に配置された第２のソース領域１０２、あるいは第３のソース領域１０３上のビアホール配置個数は、グランド電位供給ライン７０１から最も近い位置に配置された第１のソース領域１０１、あるいは第４のソース領域１０４上のビアホール数の３倍以下とすることが肝要であるということを示している。これより、Ｗ長延長のためフィンガー数が増えた場合においても、グランド電位供給ライン７０１から最も離れた位置に配置されたソース領域のビアホールの配置個数は、グランド電位供給ライン７０１から最も近い位置に配置されたソース領域のビアホール個数との比の３倍までとすることで、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一に動作させることができる。
【実施例４】
【００３７】
図４は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第４の実施例を示す模式的平面図である。第２の実施例と第３の実施例を組み合わせたものである。従って説明は省略するが、Ｗ長延長のためフィンガー数が増えた場合においても、グランド電位供給ライン７０１から最も離れた位置に配置されたソース領域のビアホールの配置個数は、グランド電位供給ライン７０１から最も近い位置に配置されたソース領域のビアホール個数との比の３倍までとすることで、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一に動作させることができる。
【実施例５】
【００３８】
図６は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第５の実施例を示す模式的平面図である。図１と対応する部分には同じ番号が付してある。図１に示す第１の実施例と異なる点は、一定の幅を有し長さの異なる線状ビアホール１１０１の配置である。
【００３９】
従って、ビアホール６０１の替わりに、線状のビアホールを設置することで第１のメタル配線との接続面積の増加により、低抵抗化を実現し、実施例１の特徴を有しながら、ＥＳＤサージの伝播スピードをさらに伝達・動作しやすくすることができる。
【実施例６】
【００４０】
図７は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第６の実施例を示す模式的平面図である。図２と対応する部分には同じ番号が付してある。図２に示す第２の実施例と異なる点は、一定の幅を有し長さの異なる線状ビアホール１１０１の配置である。
【００４１】
従って、ビアホール６０１の替わりに、線状のビアホールを設置することで第１のメタル配線との接続面積の増加により、低抵抗化を実現し、実施例２の特徴を有しながら、ＥＳＤサージの伝播スピードをさらに伝達・動作しやすくすることができる。
【符号の説明】
【００４２】
１０１  第１のソース領域
１０２  第２のソース領域
１０３  第３のソース領域
１０４  第４のソース領域
２０１  ゲート電極
３０１  第１のドレイン領域
３０２  第２のドレイン領域
３０３  第３のドレイン領域
６０１  ビアホール
７０１  グランド電位供給ライン
７１１  第２のメタル配線
８０１  外部接続端子
８１１  第１のメタル配線
９０１  第１のメタル配線
１１０１  線状ビアホール
【図１】
2010219504.tif 000003
【図２】
2010219504.tif 000004
【図３】
2010219504.tif 000005
【図４】
2010219504.tif 000006
【図５】
2010219504.tif 000007
【図６】
2010219504.tif 000008
【図７】
2010219504.tif 000009