(57)【要約】【課題】  特性バラツキを低減させるとともに、半導体装置の歩留まりを向上させることができる半導体装置およびその製造方法を提供する。【解決手段】  主面がオフ角θを有するｎ+型ＳｉＣ基板１上に、ｎ-型ＳｉＣ層２、ｐ+型ＳｉＣ層３が順次形成され、素子周辺にガードリング６が形成されると共に、ｐ+型ＳｉＣ層３上に、複数のオーミック電極４ａが設けられている。このオーミック電極４ａの中から所望のオーミック電極を選択し、ＰＩＮダイオードの一方の電極とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
主面がオフ角を有する六方晶シリコンカーバイドからなり、第１導電型の半導体基板と、該半導体基板の一面上に形成され、該半導体基板より不純物濃度が低いシリコンカーバイドからなる第１導電型のエピタキシャル成長層と、該エピタキシャル成長層上に形成され、該エピタキシャル成長層よりも不純物濃度が高い第２導電型層と、素子周辺に形成され、素子耐圧を確保するガードリングと、前記第２導電型層の露出面の一部に設けられ、該第２導電型層とオーミックコンタクトするオーミック電極と、前記半導体基板の他面に形成される基板側電極とを有するＰＩＮダイオードを含む半導体装置において、
前記半導体基板の法線に対して＜０００１＞軸が傾いた方向及び該方向の逆方向に延出する方向に、前記ガードリングの端部との間の寸法が異なるように複数のオーミック電極を配置し、
前記＜０００１＞軸が傾いた方向のオーミック電極と前記ガードリングとの間の前記第２導電型層の抵抗が、前記逆方向のオーミック電極と前記ガードリングとの間の前記第２導電型層の抵抗より大きくなるように、１または２以上の前記オーミック電極を前記ＰＩＮダイオードの一方の電極とし、前記基板側電極を前記ＰＩＮダイオードの他方の電極とすることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記一方の電極を構成する前記オーミック電極と前記ガードリングの端部の間の寸法は、前記＜０００１＞軸が傾いた方向の前記オーミック電極端と前記ガードリング端との間の寸法の方が、前記逆方向の前記オーミック電極端から前記ガードリング端との間の寸法より大きいことを特徴とする半導体装置。
【請求項３】
主面がオフ角を有する六方晶シリコンカーバイドからなり、第１導電型の半導体基板と、該半導体基板の一面上に形成され、該半導体基板より不純物濃度が低いシリコンカーバイドからなる第１導電型のエピタキシャル成長層と、該エピタキシャル成長層上に形成され、該エピタキシャル成長層よりも不純物濃度が高い第２導電型層と、素子周辺に形成され、素子耐圧を確保するガードリングと、前記第２導電型層の露出面の一部に設けられ、該第２導電型層とオーミックコンタクトするオーミック電極と、前記半導体基板の他面に基板側電極とを形成するＰＩＮダイオードを含む半導体装置の製造方法において、
前記ガードリングに囲まれた前記第２導電型層上に、前記半導体基板の法線に対して＜０００１＞軸が傾いた方向及び該方向の逆方法に延出する方向に、前記ガードリングの端部との間の寸法が異なるように複数のオーミック電極を形成する工程と、
複数の前記オーミック電極の内、前記＜０００１＞軸が傾いた方向のオーミック電極と前記ガードリングとの間の前記第２導電型の抵抗が、前記逆方向のオーミック電極と前記ガードリングとの間の前記第２導電型層の抵抗より大きくなるように、前記複数のオーミック電極の内、１または２以上のオーミック電極を、前記ＰＩＮダイオードの一方の電極として選択する工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インパットダイオードのように、アバランシェブレークダウンを利用したＰＩＮダイオードを含む半導体装置に関する。さらに詳しくは、特性バラツキのあるシリコンカーバイド（以下、ＳｉＣともいう）層を用いても、特性バラツキを少なく、耐圧を向上させ、より多くのアバランシェ電流を流すことができるＰＩＮダイオードを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
インパットダイオードは、アバランシェブレークダウンによるキャリアの発生と、そのキャリアが半導体層を走行する時間を利用してマイクロ波を発生する固体マイクロ波源であり、半導体固体素子の中では、高周波で比較的大きな出力電力が得られることで知られている。このような高周波用の固体素子の半導体材料として、従来用いられていたシリコン（Ｓｉ）やガリウムヒ素（ＧａＡｓ）に代えて、４Ｈ−ＳｉＣが注目を集めている。すなわち、ＳｉＣは、絶縁破壊電界がＳｉの約１０倍で、熱伝導率もＳｉの約３倍であり、さらに電子の飽和速度がＳｉの約２倍と大きいため、高周波、高出力の半導体デバイスに適しているからである。
【０００３】
このような４Ｈ−ＳｉＣを用いた従来のＰＩＮダイオードとして、図３に示す構造が知られている（たとえば特許文献１）。図３において、ｎ+型ＳｉＣ基板１上に、Ｉ層としてｎ-型ＳｉＣ層２がエピタキシャル形成され、さらに、ｎ-型ＳｉＣ層２上にｐ+型ＳｉＣ層３がエピタキシャル形成されている。ｐ+型ＳｉＣ層３の表面には、電気的接触を得るためのオーミック電極４ａおよび配線のボンディングのためのパット電極４ｂからなる表面側電極４が形成され、ｎ+型ＳｉＣ基板１のエピタキシャル成長された面と反対面（裏面）には、オーミック電極５ａとパッケージなどへ固定するための固着用電極５ｂからなる基板側電極５が形成されている。また、このような素子では、半導体層の端面や表面のｐｎ接合終端部で電界が集中して破壊しやすいという性質を有しているので、Ｓｉに比べて１０倍の高絶縁破壊電界を示すＳｉＣの特性を半導体装置の動作特性として有効に利用するために、ガードリング６が素子周縁部に形成されている。
【０００４】
さらに、ｐ+型ＳｉＣ層３の表面全面に、図示しない低抵抗層を形成してから、その中心部にオーミック電極４ａを設けて周縁部のガードリング６と一定間隔（等等間隔、Ｌ１＝Ｌ２）を有するように形成することにより、低抵抗層によりガードリング６との境界面への電界集中を緩和して、電極直下にアバランシェ電流を集中させる構造がとられている。なお、ｎ+型ＳｉＣ基板１はｎ-型ＳｉＣ層２などより遥かに厚いが、図３では便宜上薄い層として記載しており、他の図においても同様である。なお、半導体層表面での表面電界を緩和する方法としては、エッチングを使ったベベリングやリサーフなどの方法が用いられている。
【０００５】
このようなＰＩＮダイオードに電圧を印加すると、図２に示すような電流−電圧特性が得られる。電位の基準をｎ+型ＳｉＣ基板１の裏面に設けられる基板側電極５にした場合、順方向特性は、ｐ+型ＳｉＣ層３に正電位を印加した場合に得られ、逆方向特性は、ｐ+型ＳｉＣ層３に負電位を印加した場合に得られる。特に、逆方向特性においては、一定の電位Ｖｂでブレイクダウン電流が発生する。エッジターミネーション（接合端面における終端電界緩和）の効果が十分に得られている場合には、アバランシェブレイクダウンによるブレイクダウン電流を可逆的に発生させることが可能である。
【０００６】
しかし、オーミック電極４ａがｐ+型ＳｉＣ層３の露出面のほぼ中心部に、すなわち、オーミック電極４ａとガードリング６との距離Ｌ１とＬ２とが等しくなるように設けられていると、ほぼ理論的な電圧でアバランシェブレイクダウンが起きるインパットダイオードであるにも拘らず、高出力を得るため、より大きなアバランシェ電流を流すと、同一基板上の全ての素子が、同じ場所、すなわち、オフ角を有する基板のｃ軸が傾いている方向のみで絶縁破壊を生じることが観測された。
【０００７】
そこで、本願出願人は、図４に示すように、オフ角方向のオーミック電極４ａとガードリング６との距離Ｌ１が、反対側（反オフ角方向）のオーミック電極４ａとガードリング６との距離Ｌ２よりも大きくなるようにオーミック電極４ａを形成する技術を開示している（特願２００８−４５３７９号）。このように形成することにより、距離Ｌ１に相当する領域の抵抗ｒ１、距離Ｌ２に相当する領域の抵抗ｒ２は、ｒ１＞ｒ２となる。つまり、破壊電界強度が弱い領域の抵抗ｒ１を、破壊電界強度が強い領域の抵抗ｒ２より大きくすることで、アバランシェ電流を発生させた場合のｒ１による電位降下が大きく、ｒ２による電位降下が小さくなる。その結果、ｒ１側のオーミック電極４ａに流れるアバランシェ電流の増加率が小さく、ｒ２側のオーミック電極４ａに流れるアバランシェ電流の増加率が大きくなり、ｐ+型ＳｉＣ層３ｂに流れるアバランシェ電流量が均一化することで、装置全体として大きなアバランシェ電流を発生させることが可能となる。
【０００８】
なお、半導体基板の法線に対して、結晶軸＜０００１＞方向（以下、ｃ軸ともいう）がずれていることを、オフ角を有するといい、例えば半導体基板主面の法線が、ｃ軸から＜１１−２０＞方向にθだけ傾いているとき、その角度θをオフ角、ｃ軸側をオフ角方向という。また、＜１１−２０＞の−２のような数字の前に付されている「−」の記号は、結晶学上において、数字の上につけるバーを意味する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−０１９７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本出願人が先に提案したＰＩＮダイオードにおいて、オーミック電極４ａとガードリング６との距離Ｌ１とＬ２を最適化したにも拘らず、設計上目的とするアバランシェブレイクダウン電流が発生する前に、オフ角を有する基板のｃ軸が傾いている方向のみで絶縁破壊を生じる場合があった。
【００１１】
これは、ｐ+型ＳｉＣ層３を通過する電流を、４Ｈ−ＳｉＣにおける衝突イオン化係数の異方性を考慮して最適化し、ｐ+型ＳｉＣ層３上に形成するオーミック電極とガードリングとの距離Ｌ１とＬ２を最適化するのみでは、素子の歩留まりを向上させることが非常に困難であることを示している。そこで本発明は、特性バラツキを低減させるとともに、半導体装置の歩留まりを向上させることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本願請求項１に係る発明は、主面がオフ角を有する六方晶シリコンカーバイドからなり、第１導電型の半導体基板と、該半導体基板の一面上に形成され、該半導体基板より不純物濃度が低いシリコンカーバイドからなる第１導電型のエピタキシャル成長層と、該エピタキシャル成長層上に形成され、該エピタキシャル成長層よりも不純物濃度が高い第２導電型層と、素子周辺に形成され、素子耐圧を確保するガードリングと、前記第２導電型層の露出面の一部に設けられ、該第２導電型層とオーミックコンタクトするオーミック電極と、前記半導体基板の他面に形成される基板側電極とを有するＰＩＮダイオードを含む半導体装置において、前記半導体基板の法線に対して＜０００１＞軸が傾いた方向及び該方向の逆方向に延出する方向に、前記ガードリングの端部との間の寸法が異なるように複数のオーミック電極を配置し、前記＜０００１＞軸が傾いた方向のオーミック電極と前記ガードリングとの間の前記第２導電型層の抵抗が、前記逆方向のオーミック電極と前記ガードリングとの間の前記第２導電型層の抵抗より大きくなるように、１または２以上の前記オーミック電極を前記ＰＩＮダイオードの一方の電極とし、前記基板側電極を前記ＰＩＮダイオードの他方の電極とすることを特徴とする。
【００１３】
本願請求項２に係る発明は、請求項１記載の半導体装置において、前記一方の電極を構成する前記オーミック電極と前記ガードリングの端部の間の寸法は、前記＜０００１＞軸が傾いた方向の前記オーミック電極端と前記ガードリング端との間の寸法の方が、前記逆方向の前記オーミック電極端から前記ガードリング端との間の寸法より大きいことを特徴とする。
【００１４】
本願請求項３に係る発明は、主面がオフ角を有する六方晶シリコンカーバイドからなり、第１導電型の半導体基板と、該半導体基板の一面上に形成され、該半導体基板より不純物濃度が低いシリコンカーバイドからなる第１導電型のエピタキシャル成長層と、該エピタキシャル成長層上に形成され、該エピタキシャル成長層よりも不純物濃度が高い第２導電型層と、素子周辺に形成され、素子耐圧を確保するガードリングと、前記第２導電型層の露出面の一部に設けられ、該第２導電型層とオーミックコンタクトするオーミック電極と、前記半導体基板の他面に基板側電極とを形成するＰＩＮダイオードを含む半導体装置の製造方法において、前記ガードリングに囲まれた前記第２導電型層上に、前記半導体基板の法線に対して＜０００１＞軸が傾いた方向及び該方向の逆方法に延出する方向に、前記ガードリングの端部との間の寸法が異なるように複数のオーミック電極を形成する工程と、複数の前記オーミック電極の内、前記＜０００１＞軸が傾いた方向のオーミック電極と前記ガードリングとの間の前記第２導電型の抵抗が、前記逆方向のオーミック電極と前記ガードリングとの間の前記第２導電型層の抵抗より大きくなるように、前記複数のオーミック電極の内、１または２以上のオーミック電極を、前記ＰＩＮダイオードの一方の電極として選択する工程と、を含むことを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置および本発明の半導体装置の製造方法は、複数のオーミック電極を備え、その中から最適なオーミック電極を選択することのみにより、所望の特性の半導体装置を得ることができる。特に、インパットダイオードとして動作させて発振させる場合に、従来の構造においてはエピタキシャル層の特性バラツキにより、動作不良となる基板面内の領域においても、ダイオードが正常に動作するように調整することが可能となり、半導体装置の製造工程において歩留まりが向上し、更には、低コスト化が可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明による半導体装置の一実施例であるインパットダイオードの説明図である。
【図２】本発明によるインパットダイオードの電圧−電流特性を説明する図である。
【図３】従来のＰＩＮダイオードの説明図である。
【図４】出願人が先に開示したＰＩＮダイオードの説明図である。
【発明を実施するための形態】
【００１７】
本発明の半導体装置およびその製造方法について、以下、インパットダイオードを例にとり、詳細に説明する。
【実施例】
【００１８】
図１は、本発明の第１の実施例であるインパットダイオードの説明図である。図１に示すように、主面がオフ角θを有する六方晶シリコンカーバイド（ＳｉＣ）からなり、ｎ+型ＳｉＣ基板１（第１導電型の半導体基板）上に、ｎ+型ＳｉＣ基板１より不純物濃度が低いシリコンカーバイドからなるｎ-型ＳｉＣ層２（第１導電型のエピタキシャル成長層）、ｎ-型ＳｉＣ層２よりも不純物濃度が高いｐ+型ＳｉＣ層３（第２導電型層）が形成され、素子周辺に素子耐圧を確保するガードリング６が形成されている。そして、ｐ+型ＳｉＣ層３上に、ｐ+型ＳｉＣ層３とオーミックコンタクトするオーミック電極４ａが、図１にｐａｄ１、ｐａｄ２、・・・ｐａｄｎ+１と示すように、複数形成されており、それぞれのオーミック電極４ａ上には、配線のボンディングのためのパッド電極４ｂが形成されている。ｎ+型ＳｉＣ基板１の他面には、オーミック電極５ａと固着用電極５ｂからなる基板側電極５が形成されている。本実施例では、基板側電極５を基準電位として、表面側電極４に負電位を印加させてアバランシェ電流を発生させ、アバランシェ電流領域でダイオードが動作可能となるように、表面側電極４上のオーミック電極４ａを決定する。つまり、複数のオーミック電極４ａを一体として、インパッドダイオードの一方の電極となるようにする。
【００１９】
例えば、ｃ軸方向のオフ角側の抵抗値と反オフ角側の抵抗値を所望の値に設定するため、ｐａｄ１とｐａｄ３を選択し、これらを一体としてインパッドダイオードの表面側電極４とする。その結果、オフ角側のオーミック電極４（ｐａｄ１）端からガードリング６にかけての電位降下が大きく、反オフ角側のオーミック電極４ａ（ｐａｄ３）端からガードリング６にかけての電位降下が小さくなるようにすることができる。つまり、オフ角側で発生するアバランシェ電流の増加率を小さく、反オフ角側のアバランシェ電流の増加率を大きくすることができ、アバランシェ電流発生領域をｐ+型ＳｉＣ層３内で均一化することができ、全体として大きなアバランシェ電流を発生することが可能となる。
【００２０】
図１に示す例では、ｎ+型ＳｉＣ基板１は、ｎ+型であるがｐ+型でもよい。その場合、その上に積層される半導体層の導電型は全て逆になる。本実施例では、ｎ+型ＳｉＣ基板１の主面の法線Ｎがｃ軸に対して角度θだけ＜１１−２０＞方向に傾いている。換言すると結晶のｃ軸方向が基板主面の法線Ｎに対してθだけ傾いた、いわゆるオフ角θを有する４Ｈ−ＳｉＣ基板（以下、ｎ+−ＳｉＣ基板１ともいう）である。このような基板は、インゴットから切り出すときに、ｃ軸に対して、たとえば４度とか、８度というようなオフ角θだけ傾けた位置でウェハに切り出すことにより得られる。このようなオフ角θを有する半導体基板１上にＳｉＣ層をエピタキシャル成長すると、そのＳｉＣ層もオフ角θを有する半導体層となる。
【００２１】
図１に示されるインパットダイオードの例では、ｎ-型ＳｉＣ層２は、電子の必要な走行時間遅れを生じさせる走行層とするもので、低不純物濃度層（Ｉ層）となっている。このｎ-型ＳｉＣ層２は、たとえばＸバンド（８〜１３ＧＨｚ）用としては、不純物濃度が０．５×１０17〜２×１０17ｃｍ-3程度で１．５〜３μｍ程度の厚さに、Ｋｕバンド（１３〜１８ＧＨｚ）用としては、不純物濃度が１．５×１０17〜４×１０17ｃｍ-3程度で、０．５〜１．５μｍ程度の厚さに、Ｓバンド〜Ｃバンド（２〜８ＧＨｚ）の場合には、不純物濃度が１×１０16〜５×１０16ｃｍ-3程度で、３〜１０μｍ程度の厚さに、それぞれ形成すればよい。
【００２２】
ｐ+型ＳｉＣ層３は、ｎ-型ＳＩＣ層２上にエピタキシャル成長されており、ｐｎ接合でなだれ増倍によって作られた正孔を吸収する層である。このｐ+型ＳｉＣ層３は、ｎ-型ＳｉＣ層２よりも不純物濃度が高く形成されている。ガードリング６は、例えば、バナジウムのイオン注入により、不純物濃度が１×１０18〜１×１０21ｃｍ-3程度で、０．２〜０．４μｍ程度の厚さに形成される。
【００２３】
ｐ+型ＳｉＣ層３上に設けられるオーミック電極４ａは、リフトオフ法により、オーミックコンタクト用のアルミニウムとチタンとをそれぞれ０．０８μｍ程度と０．０２μｍ程度、スパッタリング法または真空蒸着法などにより堆積することにより形成することができる。オーミック電極４ａを分割して形成するためには、リフトオフ法を用いる場合、フォトレジストでパターニングを行なえば良く、スパッタリングで形成する場合には、膜の堆積後に、フォトレジスト等をマスクとして、金属膜をウエットエッチング、又はイオンミリングすれば良い。
【００２４】
ｎ+型ＳｉＣ基板１の裏面には、オーミック電極５ａとして、ニッケルを全面に０．２μｍ程度、スパッタリング法または真空蒸着法などにより堆積している。このオーミック電極４ａ、５ａは、それぞれの金属を堆積した後、たとえば１０００℃で２分程度の熱処理を施すことにより、接触抵抗が減少し、オーミック特性を得ることができる。そして、それぞれのオーミック電極４ａ、５ａの表面に、パッド電極４ｂまたはパッケージへ実装するための固着電極５ｂとなる金膜を堆積することにより、表面側電極４および基板側電極５が形成される。
【００２５】
次に、オーミック電極として機能させるための電極の選択を行なう。まず、ｐ+型ＳｉＣ層３のシート抵抗のバラツキをウェハ面内で評価する。ｐ+型ＳｉＣ層３のシート抵抗は、例えば、ｐ+型ＳｉＣ層３に対するオーミック電極のコンタクト抵抗を評価するためのtransmission line modelパターンや、ｐ+型ＳｉＣ層３のHall移動度を評価するためのvan der Pauw法に用いるクローバー型パターンのＴＥＧ(Test Element Group)を用いて容易に求めることができる。更に、全く初めてのエピ構造について、本発明のダイオードを作製する場合には、ｐ+型ＳｉＣ層３のシート抵抗を求めたＴＥＧの近傍に、動作テスト用のダイオードを配列しておき、設計したｐ+型ＳｉＣ層３のシート抵抗からの差に合わせて、ボンディングする配線を、実際にダイオードにアバランシェブレイクダウンを発生させながら、最適なアバランシェ電流発生が可能なように調節していけば良い。各シート抵抗値に対して最適な配線数が決定された後、同じ仕様のエピ構造についてダイオードを作製する場合には、ｐ+型ＳｉＣ層３のシート抵抗値のバラツキのみを評価すれば、予め取得されている最適な電極の選択方法に従って、引き出し配線を実施すれば良い。
【００２６】
図１に示した本発明のオーミック電極４ａの分割構造とパッド電極４ｂ上への配線の選択例について、上述したｐ+型ＳｉＣ層３のシート抵抗値が設計上の最適値より小さい場合の具体例を説明する。例えば、オフ角方向側のガードリング端から反オフ角方向のガードリング端までのｐ+型ＳｉＣ層３の長さが５００μｍの場合、ｐ+型ＳｉＣ層３上でオーミック電極４ａを３分割した場合には、電極はｐａｄ１、ｐａｄ２、ｐａｄ３の３個となり、例えば、電極の大きさをｄ１、ｄ２、ｄ３をそれぞれ順に、２００μｍ、５０μｍ、５０μｍ、更に、電極の間隔Ｌ０、Ｌ１、Ｌ２、Ｌ３のそれぞれを５０μｍとする。例えば、ｐａｄ１、ｐａｄ２、ｐａｄ３の全てに対してパッケージへの配線をした状態において、インパットダイオードとして最適な動作状態までアバランシェ電流を発生させることができるように設計する。図２に本実施例のＰＩＮダイオードの電圧−電流特性を示す。図２において、その最適な動作点におけるアバランシェ電流がＩ１とした場合に、ｐ+型ＳｉＣ層３のシート抵抗が最適な設計値より低めとなった場合には、ｐａｄ２からパッケージへの配線を行なわず（オーミック電極として機能させず）、ｐａｄ１、ｐａｄ３へのみ配線（オーミック電極として機能させる）を行なえばよい。この場合、オフ角方向側のｐｎ接合とガードリング６の境界領域においてダイオードが物理的に破損する前に、最適動作電流Ｉ１までのバイアスが可能となる。
【符号の説明】
【００２７】
１：ｎ+型ＳｉＣ基板、２：ｎ-型ＳｉＣ層、３：ｐ+型ＳｉＣ層、４：表面側電極、４ａ：オーミック電極、４ｂ：パッド電極、５：基板側電極、５ａ：オーミック電極、５ｂ：固着用電極、６：ガードリング、Ｎ：基板の法線
【図１】
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【図２】
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【図３】
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【図４】
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