(57)【要約】      （修正有）【課題】素子分離領域の端部における応力ひずみの発生及び結晶欠陥発生を抑制する半導体装置及びその製造方法を提供する。【解決手段】半導体基板１と、半導体基板１内に形成された第１素子領域９、半導体基板１に埋め込まれて第１素子領域９を分離する第１素子分離領域４を有し、印加される電圧が第１レベルで動作を行うメモリ回路領域と、半導体基板内１に形成された第２素子領域１５、半導体基板１に埋め込まれて第２素子領域１５を分離する第２素子分離領域１２を有し、印加される電圧が第１レベルよりも大きい第２レベルで動作を行う周辺回路領域とを備え、第１素子分離領域４の溝下方の側面と半導体基板１に垂直な平面のなす第１のテーパー角度は、第２素子分離領域１２の溝下方の側面と半導体基板１に垂直な平面のなす第２のテーパー角度よりも大きい。【選択図】図１
2010219543.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成された第１素子領域、前記半導体基板に埋め込まれて前記第１素
子領域を分離する第１素子分離領域を有し、印加される電圧が第１レベルで動作を行うメ
モリ回路領域と、
前記半導体基板内に形成された第２素子領域、前記半導体基板に埋め込まれて前記第２素
子領域を分離する第２素子分離領域を有し、印加される電圧が第１レベルよりも大きい第
２レベルで動作を行う周辺回路領域と
を備え、
前記第１素子分離領域の溝下方の側面と前記半導体基板に垂直な平面のなす第１のテーパ
ー角度は、前記第２素子分離領域の溝下方の側面と前記半導体基板に垂直な平面のなす第
２のテーパー角度よりも大きいことを特徴とする半導体装置。
【請求項２】
前記第２素子分離領域の溝の幅は、前記第１素子分離領域の溝の幅よりも広いことを特徴
とする請求項１記載の半導体装置。
【請求項３】
前記第２素子分離領域の溝の深さは、前記第１素子分離領域の溝の深さよりも深いことを
特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
請求項１乃至請求項３記載の半導体装置は、ＮＯＲ型フラッシュメモリであることを特徴
とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の素子分離形成技術に関するもので、特に微細化された埋め込み
型素子分離領域を有する半導体装置及びその製造方法に関わるものである。
【背景技術】
【０００２】
年々、高集積化の進む半導体装置に於いては、微細化への要求として回路設計ルールの
縮小化を満たす為、埋め込み型素子分離構造が設計段階より取り入れられる場合がある。
そのような素子分離構造を持った従来の半導体記憶装置をＮＯＲ型フラッシュメモリを一
例にして説明する。
【０００３】
図１５（Ａ）にはＮＯＲ型フラッシュメモリのメモリセル領域の構造が断面図として示
され、図１５（Ｂ）には周辺素子領域の構造が断面図として示されている。
【０００４】
図１６（Ａ）に示されるメモリセル領域では、半導体基板６０上にゲート酸化膜６１が
形成され、このゲート酸化膜６１上には第１多結晶シリコン層６２が形成されている。こ
のゲート酸化膜６１及び第１多結晶シリコン層６２はシリコン酸化膜などの絶縁物からな
る埋め込み型素子分離領域６３によって、複数の領域に分離されている。
【０００５】
第１多結晶シリコン層６２上には、第２多結晶シリコン層６４が形成されていて、第２
多結晶シリコン層６４の端部は埋め込み型素子分離領域６３の端部上も被覆している。
【０００６】
この第１多結晶シリコン層６２と第２多結晶シリコン層６４とが浮遊ゲートを構成する
。
【０００７】
この第２多結晶シリコン層６４の表面上及び埋め込み型素子分離領域６３の上にはＯＮ
Ｏ膜６５が形成されている。ここで、シリコン酸化膜（Ｏ）、シリコン窒化膜（Ｎ）、及
びシリコン酸化膜（Ｏ）の積層構造膜であるＯＮＯ膜６５は、下層の第２多結晶シリコン
膜６４及び埋め込み型素子分離領域６３の表面形状に応じた凹凸のある形状となっている
。
【０００８】
このＯＮＯ膜６５の上には、制御ゲート電極の一部となる第３多結晶シリコン層６６が
形成されている。この第３多結晶シリコン層６６の下面は下層のＯＮＯ膜６５の表面形状
に応じた凹凸のある形状となっている。
【０００９】
この第３多結晶シリコン層６６の上には、制御ゲート電極の一部となるタングステンシ
リサイド層６７が形成されている。
【００１０】
埋め込み型素子分離領域６３で囲まれた半導体基板６０の表面が素子領域６８となって
いる。
【００１１】
また，図１５（Ｂ）に示される周辺回路領域では、半導体基板６０上にゲート酸化膜７
０が形成され、このゲート酸化膜７０上には第１多結晶シリコン層７１が形成されている
。このゲート酸化膜７０及び第１多結晶シリコン層７１は埋め込み型素子分離領域７２に
よって、複数の領域に分離されている。
【００１２】
第１多結晶シリコン層７１上には、第２多結晶シリコン層７２が形成されていて、第２
多結晶シリコン層７２の端部は埋め込み型素子分離領域７３の端部上も被覆している。
【００１３】
この第２多結晶シリコン層７２の上には、タングステンシリサイド層７３が形成されて
いる。
【００１４】
埋め込み型素子分離領域７２で囲まれた半導体基板６０の表面が素子領域７４となって
いる。
【００１５】
なお、メモリセル領域及び周辺回路領域において、それぞれさらに層間絶縁膜や配線層
などが図１５（Ａ）及び図１５（Ｂ）の上方領域に形成されるが、図示は省略されている
。
【００１６】
ここで、周辺回路領域の埋め込み型素子分離領域７２の深さｍ（半導体基板６０の上表
面から埋め込み型素子分離領域７２の底部までの距離）と、メモリセル領域の埋め込み型
素子分離領域６３の深さｋ（半導体基板６０の上表面から埋め込み型素子分離領域６３の
底部までの距離）が等しくなっている。
【００１７】
さらに、周辺回路領域の埋め込み型素子分離領域７２の幅ｐ（埋め込み型素子分離領域
７２の底部端間の距離）に比べて、メモリセル領域の埋め込み型素子分離領域６３の幅ｎ
（埋め込み型素子分離領域６３の底部端間の距離）が小さくなっている。
【００１８】
また、周辺回路領域の埋め込み型素子分離領域７２同士の間の素子領域７４の幅ｒに比
べて、メモリセル領域の埋め込み型素子分離領域６３同士の間の素子領域６８の幅ｑは小
さくなっている。
【００１９】
図１５に示された半導体装置では、メモリセル領域においては、その埋め込み型素子分
離領域６３の幅ｎは約０．２９μｍ、その半導体基板表面から底面までの深さｋは約０．
３μｍ、素子領域の幅ｑは約０．２５μｍである。さらに周辺素子領域では、その埋め込
み型素子分離領域７２の幅ｐは約０．４μｍ、素子領域７４の幅ｒは約２μｍ、埋め込み
型素子分離領域７２の半導体基板６０の表面からの高さｍは約０．１μｍである。
【００２０】
次に、図１５に示された従来の半導体装置の製造方法をメモリセル領域と周辺回路領域
とで対比させながら説明する。
【００２１】
まず、図１６（Ａ）に示されるメモリセル領域における半導体基板６０上に、ゲート酸
化膜６１、その上に第１多結晶シリコン層６２、その上にシリコンナイトライド膜７５、
その上にマスク材７６を順次積層構造となるように堆積する。
【００２２】
次に、マスク材７６上に埋め込み型素子分離領域形成予定領域に対応する開口部７７を
有するフォトレジスト７８を形成する。
【００２３】
周辺回路領域においては、図１６（Ｂ）に示されるように、半導体基板６０上に、ゲー
ト酸化膜７０、その上に第１多結晶シリコン膜７１、その上にシリコンナイトライド膜７
９、その上にマスク材８０を順次積層構造となるように堆積する。
【００２４】
次に、マスク材８０上に埋め込み型素子分離領域形成予定領域に対応する開口部８１を
有するフォトレジスト８２を形成する。
【００２５】
次に、メモリセル領域においては、図１７（Ａ）に示されるように、フォトレジスト７
８を用いてリソグラフィにてパターニングを行い、異方性エッチングで、開口部７７を設
けるようにマスク材７６を加工する。
【００２６】
周辺回路領域においては、図１７（Ｂ）に示されるように、フォトレジスト８２を用い
てリソグラフィにてパターニングを行い、異方性エッチングで、開口部８１を設けるよう
にマスク材８０を加工する。
【００２７】
次に、メモリセル領域においては、図１８（Ａ）に示されるように、マスク材７６を用
いて異方性エッチングでシリコンナイトライド膜７５、第１多結晶シリコン層６２、ゲー
ト酸化膜６１、及び半導体基板６０を加工し、半導体基板６０に深さ３００ｎｍ程度の溝
部８２を形成する。
【００２８】
周辺回路領域においては、図１８（Ｂ）に示されるように、マスク材８０を用いて異方
性エッチングでシリコンナイトライド膜７９、第１多結晶シリコン層７１、ゲート酸化膜
７０、及び半導体基板６０を加工し、半導体基板６０に深さ３００ｎｍ程度の溝部８３を
形成する。
【００２９】
次に、半導体基板６０に形成された溝部８２及び溝部８３の保護のための熱酸化を行う
。
【００３０】
次に、図１９（Ａ）及び図１９（Ｂ）に示されるように、全面にシリコン酸化膜を堆積
し、ＣＭＰ（Chemical  Mechanical  Polishing法：化学的機械的研磨
法）法等により、シリコンナイトライド層７５、７９をマスク材として、埋め込み型素子
分離領域の表面の平坦化を行うとともに、埋め込み型素子分離領域以外のシリコン酸化膜
及びマスク材７６、８０の除去を行い、メモリセル領域に埋め込み型素子分離領域６３、
周辺回路領域に埋め込み型素子分離領域７２を形成する。
【００３１】
この際、埋め込み型素子分離領域６３の上表面はシリコンナイトライド層７５の上表面
と同一平面上にある。さらに、埋め込み型素子分離領域７２の上表面はシリコンナイトラ
イド層７９の上表面と同一平面上にある。
【００３２】
次に、埋め込み型素子分離領域６３，７２中のシリコン酸化膜中の応力開放のための１
０００℃以上のアニールを行う。
【００３３】
さらに、図２０（Ａ）及び図２０（Ｂ）に示されるように、ウエットエッチング処理を
行って、シリコンナイトライド層７５，７９を選択的に除去し、メモリセル領域に第２多
結晶シリコン層６４を形成し、周辺回路領域に第２多結晶シリコン膜７３を堆積する。
【００３４】
次に、メモリセル領域において、浮遊ゲートを分離するための加工を行い、埋め込み型
素子分離領域６３の上端部で第２多結晶シリコン層６４を分離する。
【００３５】
次に、メモリセル領域においては、ＯＮＯ膜６５をその露出された表面上に形成する。
同時に、周辺回路領域においても、ＯＮＯ膜６５をその露出された表面上に形成する。
【００３６】
次に、メモリセル領域においては、第３多結晶シリコン層６６をＯＮＯ膜６５の上に堆
積する。同時に、周辺回路領域においても、第３多結晶シリコン層６６をＯＮＯ膜６５の
上に堆積する。
【００３７】
次に、メモリセル領域においては、露出表面上にフォトレジスト（図示せず）を被覆し
て、その後で、周辺回路領域においては、第３多結晶シリコン層６６及びＯＮＯ膜６５を
エッチングにて除去する。
【００３８】
次に、メモリセル領域においては、フォトレジストを除去し、第３多結晶シリコン層６
６上にタングステンシリサイド層６７を堆積する。この際、周辺回路領域においても第２
多結晶シリコン層７２上にタングステンシリサイド層７３を堆積する。
【００３９】
次に、図１５（Ａ）に示されるようにメモリセル領域においては、第１多結晶シリコン
層６２と、第２多結晶シリコン層６４と、ＯＮＯ膜６５と、第３多結晶シリコン層６６と
、タングステンシリサイド層６６とからなる積層ゲートを加工して、所定のゲート電極形
状を形成する。
【００４０】
周辺回路領域においては、図１５（Ｂ）に示されるように、第１多結晶シリコン層７１
と、第２多結晶シリコン層７２と、タングステンシリサイド層７３とからなる積層ゲート
を加工して、所定のゲート電極形状を形成する。
【００４１】
次に、メモリセル領域及び周辺回路領域それぞれに不純物ドーピング及び１０００℃以
上のアニールによる熱拡散を施して、拡散層（図示せず）を形成する。
【００４２】
以降の工程で、層間絶縁膜（図示せず）を堆積し、層間絶縁膜中に拡散層を露出するよ
うにコンタクトを開孔し、タングステンなどの金属をコンタクト開口に埋め込んでコンタ
クトプラグ（図示せず）を形成する。
【００４３】
次に、層間絶縁膜上に配線層（図示せず）を形成して、配線層をコンタクトプラグと接
続する。
【００４４】
このような工程を経て、ＮＯＲ型フラッシュメモリが得られる。
【発明の概要】
【発明が解決しようとする課題】
【００４５】
以上のような従来の半導体装置及びその製造方法では、以下の課題が生じる。
【００４６】
上記の半導体装置の製造方法において、埋め込み型素子分離領域６３，７２は、半導体
基板６０をエッチングした後で、シリコン酸化膜を埋め込むことにより形成されている。
上述のように、溝部８２，８３を埋め込んだシリコン酸化膜中の応力開放のため、１００
０℃以上のアニールを行うが、このアニール時に埋め込み型素子分離領域６３，７２内の
シリコン酸化膜と隣接する半導体基板６０との熱膨張係数の違いにより、埋め込み型素子
分離領域６３，７２の端部に応力ひずみが生じる。
【００４７】
素子分離領域内のシリコン酸化膜は熱が加わると外側に膨張する応力が発生する。この
応力を受けて、半導体基板中に応力が加えられてしまう。半導体基板はシリコン単結晶で
形成されているため、応力が加わると結晶欠陥が生じてしまう。
【００４８】
特に例えば図１５（Ａ）中のａ及び図１５（Ｂ）中のｃで示される埋め込み型素子領域
６３に隣接する素子領域６８の上部の角及び図１５（Ａ）中のｂ及び図１５（Ｂ）中のｄ
で示される埋め込み型素子分離領域６３の底部の角に強い応力ひずみが発生する。
【００４９】
この応力ひずみに起因して結晶欠陥が発生し、不純物の結晶欠陥中の増速拡散等により
，リーク不良が発生する。また、拡散層形成時のアニール等においても、同様の応力ひず
みが発生する。
【００５０】
ここで、埋め込み型素子分離領域６３，７２の端部付近に発生する応力ひずみは、図１
５（Ａ）におけるｎ及び図１５（Ｂ）におけるｐで示される素子分離領域６３，７２の幅
に大きく依存する。
【００５１】
さらに、埋め込み型素子分離領域６３，７２の端部付近に発生する応力ひずみは、図１
５（Ａ）におけるｋ及び図１５（Ｂ）におけるｍで示される素子分離領域６３，７２の深
さにも大きく依存する。
【００５２】
さらに、埋め込み型素子分離領域６３，７２の端部付近に発生する応力ひずみは、図１
５（Ａ）におけるｑ及び図１５（Ｂ）におけるｒで示される隣接する素子分離領域６３，
７２同士の間の素子領域６８，７４の幅にも大きく依存する。
【００５３】
また、図１５（Ａ）中のａ及び図１５（Ｂ）中のｃで示される素子領域６８，７４上部
の角の応力ひずみは、素子領域６８，７４の幅ｑ、ｒが狭いほど大きく、素子分離領域６
３，７２の幅ｎ、ｐが広いほど大きくなる。
【００５４】
さらに、図１５（Ａ）中のｂ及び図１５（Ｂ）中のｄで示される埋め込み型素子分離領
域６３，７２の底部の角部の応力ひずみは、素子領域６８，７４の幅ｑ、ｒが狭いほど大
きく、埋め込み型素子分離領域６３，７２の幅ｎ、ｐが広いほど大きく、素子分離領域６
３，７２の深さｋ、ｍが深いほど大きくなる。
【００５５】
また、図１５（Ａ）中のｂ及び図１５（Ｂ）中のｄで示される埋め込み型素子分離領域
６３，７２の底部の角部の応力ひずみは、埋め込み型素子分離領域６３，７２の底部の角
部ｂ、ｄの形状が鋭角であるほど大きく、曲率半径が大きくなるほど小さくなる。
【００５６】
ここで、ＮＯＲ型フラッシュメモリに限らず、半導体記憶装置においては、メモリセル
面積を最小限に抑えるために、素子分離領域の幅と素子領域の幅は、周辺回路領域に比べ
てメモリセル領域の方が小さくなる。すなわち、ｑをｎで割った除算値はｒをｐで割った
除算値よりもきわめて小さくなる。そのため、素子分離領域の幅と素子領域の幅に起因し
て、メモリセル領域の素子分離領域の端部に発生する応力ひずみのほうが周辺回路領域の
素子分離領域の端部に発生する応力ひずみより大きくなる。
【００５７】
従来の製造方法では，メモリセル領域と周辺回路領域の素子分離領域は同時に形成され
るため、より高耐圧が必要な周辺回路領域の素子分離領域によって深さが一様に決まって
いる。すなわち、図１５（Ａ）におけるｋと図１５（Ｂ）におけるｍとが等しくなってい
る。そのため、素子領域の上部の角部及び素子分離領域の底部の角部に面した部分に発生
した応力ひずみが、素子領域の上部の角部では酸化膜の劣化を引き起こし、メモリの書き
込み・消去、データ保持特性を劣化させ、結晶欠陥によるリーク不良（ドレイン−ソース
間リーク）の原因となり、素子分離領域の底部の角部に面した素子領域では結晶欠陥によ
るリーク不良（ジャンクションにおけるリーク）の原因となる。
【００５８】
特にフラッシュメモリにおいては、その読み出し書き込み動作においては、メモリセル
トランジスタに高電圧を印加する必要があるため、その高電圧を発生する周辺回路では高
耐圧トランジスタを設けておく必要がある。そのため、半導体装置の周辺回路領域におい
ては、トランジスタ周囲には十分な素子分離能力を持たせるに十分な深さの深い素子分離
領域を設ける必要がある。
【００５９】
さらに、周辺回路領域においては、その素子分離領域はメモリセル領域の素子分離領域
よりも高耐圧である必要があるため、素子分離領域の幅をより広く設定している。このよ
うに、フラッシュメモリにおいては、素子分離領域の幅や深さが大きく設定される必要が
あるが、特にメモリセル領域において微細化のために素子分離領域の幅が小さく設定され
るので、素子分離領域の端部の応力ひずみの発生及び結晶欠陥発生が顕著になる。
【００６０】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００６１】
特に、本発明の目的は、素子分離領域の端部における応力ひずみの発生及び結晶欠陥発
生を抑制する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００６２】
上記目的を達成するために、本発明の特徴は、半導体基板と、前記半導体基板内に形成
された第１素子領域、前記半導体基板に埋め込まれて前記第１素子領域を分離する第１素
子分離領域を有し、印加される電圧が第１レベルで動作を行うメモリ回路領域と、前記半
導体基板内に形成された第２素子領域、前記半導体基板に埋め込まれて前記第２素子領域
を分離する第２素子分離領域を有し、印加される電圧が第１レベルよりも大きい第２レベ
ルで動作を行う周辺回路領域とを備え、前記第１素子分離領域の溝下方の側面と前記半導
体基板に垂直な平面のなす第１のテーパー角度は、前記第２素子分離領域の溝下方の側面
と前記半導体基板に垂直な平面のなす第２のテーパー角度よりも大きいことを特徴とする
半導体装置である。
【発明の効果】
【００６３】
本発明によれば、素子分離領域の端部における応力ひずみの発生及び結晶欠陥発生を抑
制する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００６４】
【図１】（Ａ）は、第１の実施の形態における半導体装置のゲート幅方向のメモリセル領域を表す断面図であり、（Ｂ）は、第１の実施の形態における半導体装置のゲート幅方向の周辺回路領域を表す断面図である。
【図２】（Ａ）は、第１の実施の形態における半導体装置のメモリセル領域を表す上面図であり、（Ｂ）は、第１の実施の形態における半導体装置の周辺回路領域を表す上面図である。
【図３】（Ａ）は、第１の実施の形態における半導体装置のゲート長方向のメモリセル領域を表す断面図であり、（Ｂ）は、第１の実施の形態における半導体装置のゲート長方向の周辺回路領域を表す断面図である。
【図４】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図５】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図６】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図７】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図８】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図９】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図１０】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図１１】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図１２】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図１３】（Ａ）は、第１の実施の形態における半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、第１の実施の形態における半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図１４】（Ａ）は、第２の実施の形態における半導体装置のゲート幅方向のメモリセル領域を表す断面図であり、（Ｂ）は、第２の実施の形態における半導体装置のゲート幅方向の周辺回路領域を表す断面図である。
【図１５】（Ａ）は、従来の半導体装置のゲート幅方向のメモリセル領域を表す断面図であり、（Ｂ）は、従来の半導体装置のゲート幅方向の周辺回路領域を表す断面図である。
【図１６】（Ａ）は、従来の半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、従来の半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図１７】（Ａ）は、従来の半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、従来の半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図１８】（Ａ）は、従来の半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、従来の半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図１９】（Ａ）は、従来の半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、従来の半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【図２０】（Ａ）は、従来の半導体装置の製造方法を示すメモリセル領域における一工程の断面図であり、（Ｂ）は、従来の半導体装置の製造方法を示す周辺回路領域における一工程の断面図である。
【発明を実施するための形態】
【００６５】
次に，図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、
同一又は類似の部分には、同一又は類似の符号を付している。図面は模式的なものであり
，厚みと平面寸法との関係、各層の厚みの比率等は、現実のものとは異なる。具体的な厚
みや寸法は以下の説明を参酌して判断すべきものである。図面相互間においても互いの寸
法の関係や比率が異なる部分が含まれている。
【００６６】
（第１の実施の形態）
本実施の形態を図１乃至図１３を用いて説明する。
【００６７】
図１（Ａ）には、ＮＯＲ型フラッシュメモリのメモリセル領域の制御ゲートの延伸方向
の断面図が示され、図１（Ｂ）には、ＮＯＲ型フラッシュメモリの周辺回路領域のゲート
幅方向が示されている。
【００６８】
図１（Ａ）は、メモリセル領域の上面図である図２（Ａ）における“Ｃ−Ｄ”線での断
面図に相当し、図１（Ｂ）は、周辺回路領域の上面図である図２（Ｂ）における“Ｇ−Ｈ
”線での断面図に相当する。
【００６９】
図１（Ａ）に示されるメモリセル領域では、半導体基板１上にゲート酸化膜２が形成さ
れ、このゲート酸化膜２上には第１多結晶シリコン層３が形成されている。このゲート酸
化膜２及び第１多結晶シリコン層３は例えばシリコン酸化膜などからなる埋め込み型素子
分離領域４によって、複数の領域に分離されている。
【００７０】
第１多結晶シリコン層３上には、第２多結晶シリコン層５が形成されていて、第２多結
晶シリコン層５の端部は埋め込み型素子分離領域４の端部上も被覆している。
【００７１】
この第１多結晶シリコン層３と第２多結晶シリコン層５とが浮遊ゲートを構成する。
【００７２】
この第２多結晶シリコン層５の表面上及び埋め込み型素子分離領域４の上にはＯＮＯ膜
６が形成されている。ここで、ＯＮＯ膜６は下層の第２多結晶シリコン膜５及び埋め込み
型素子分離領域４の表面形状に応じた凹凸のある形状となっている。
【００７３】
このＯＮＯ膜６の上には、制御ゲート電極の一部となる第３多結晶シリコン層７が形成
されている。この第３多結晶シリコン層７の下面は下層のＯＮＯ膜６の表面形状に応じた
凹凸のある形状となっている。
【００７４】
この第３多結晶シリコン層７の上には、制御ゲート電極の一部となるタングステンシリ
サイド層８が形成されている。
【００７５】
半導体基板１上に形成された第１多結晶シリコン層３、第２多結晶シリコン層５、ＯＮ
Ｏ膜６、第３多結晶シリコン層７、及びタングステンシリサイド層８がメモリセル領域に
おけるゲート電極１６となる。
【００７６】
埋め込み型素子分離領域４で囲まれた半導体基板１の表面が素子領域９となっている。
【００７７】
また，図１（Ｂ）に示される周辺回路領域では、半導体基板１上にゲート酸化膜１０が
形成され、このゲート酸化膜１０上には第１多結晶シリコン層１１が形成されている。こ
のゲート酸化膜１０及び第１多結晶シリコン層１１は埋め込み型素子分離領域１２によっ
て、複数の領域に分離されている。
【００７８】
第１多結晶シリコン層１１上には、第２多結晶シリコン層１３が形成されていて、第２
多結晶シリコン層１３の端部は埋め込み型素子分離領域１２の端部上も被覆している。
【００７９】
この第２多結晶シリコン層１３の上には、タングステンシリサイド層１４が形成されて
いる。
【００８０】
半導体基板１上に形成された第１多結晶シリコン層１１、第２多結晶シリコン層１３、
及びタングステンシリサイド層１４が周辺回路領域におけるゲート電極１７となる。
【００８１】
埋め込み型素子分離領域１２で囲まれた半導体基板１の表面が素子領域１５となってい
る。
【００８２】
なお、メモリセル領域及び周辺回路領域において、それぞれさらに層間絶縁膜や配線層
などが図１（Ａ）及び図１（Ｂ）の上方領域に形成されるが、図示は省略されている。
【００８３】
ここで、周辺回路領域の埋め込み型素子分離領域１２の深さＭ（半導体基板１の上表面
から埋め込み型素子分離領域１２の底部までの距離）に比べて，メモリセル領域の埋め込
み型素子分離領域４の深さＬ（半導体基板１の上表面から埋め込み型素子分離領域４の底
部までの距離）が浅くなっている。
【００８４】
さらに、周辺回路領域の埋め込み型素子分離領域１２の幅Ｐ（埋め込み型素子分離領域
１２の底部端間の距離）に比べて，メモリセル領域の埋め込み型素子分離領域４の幅Ｎ（
埋め込み型素子分離領域４の底部端間の距離）が小さくなっている。
【００８５】
また、周辺回路領域の埋め込み型素子分離領域１２同士の間の素子領域１５の幅Ｒに比
べて、メモリセル領域の埋め込み型素子分離領域４同士の間の素子領域９の幅Ｑは小さく
なっている。
【００８６】
すなわち、メモリセル領域では、埋め込み型素子分離領域４の深さＬは約０．２μｍ程
度であり、その幅Ｎは約０．２９μｍ程度であり、埋め込み型素子分離領域４同士の間の
素子領域９の幅Ｑは約０．２５μｍ程度である。
【００８７】
また、周辺回路領域では、埋め込み型素子分離領域１２の深さＭは約０．３μｍ程度で
あり、その幅Ｐは約０．４μｍ程度であり、その埋め込み型素子分離領域１２同士の間の
素子領域１５の幅Ｒは約２μｍ程度である。
【００８８】
ところで、素子分離領域の深さは、素子分離領域形成予定領域を埋め込むシリコン酸化
膜の埋め込み性と素子分離領域として必要なパンチスルー耐圧によって決められる。ここ
では、メモリセル領域の埋め込み型素子分離領域４の深さは、トランジスタの耐圧上必要
なだけの最小限の深さとすることが応力を緩和して、結晶欠陥発生を防止する上で好まし
い。
【００８９】
メモリセル領域の素子分離領域の端部の応力ひずみを緩和するためには、素子分離領域
の深さを浅くする必要がある。本実施の形態では、メモリセル領域より周辺回路領域にお
いて、高いパンチスルー耐圧が要求されるため、素子分離領域の深さの下限は、メモリセ
ル領域については、周辺回路領域より浅くすることができる。
【００９０】
素子分離領域内で発生する応力はその体積に比例していて、メモリセル領域では、その
素子分離領域の幅、深さが共に耐圧にとって必要最小限に抑制されているため、発生する
応力も最小となる。そのため、結晶欠陥が生じる可能性が抑制される。
【００９１】
なお、周辺回路領域では、埋め込み型素子分離領域１２の間の素子領域１５の幅Ｒがメ
モリセル領域の埋め込み型素子分離領域４の間の素子領域９の幅Ｑに比べて極めて大きく
設定されているため、体積が大きい埋め込み型素子分離領域１２内で生じた応力は素子領
域１５で緩和されて、結晶欠陥は抑制されている。
【００９２】
次に、図２（Ａ）における“Ｅ−Ｆ”線上での断面である図３（Ａ）を用いて、メモリ
セル領域におけるゲート長方向の構造を説明する。
【００９３】
半導体基板の１上には拡散層２０がゲート電極１６をマスクに形成されている。ゲート
電極は、積層されたゲート酸化膜２、浮遊ゲートである第１多結晶シリコン層３、第２多
結晶シリコン層５、ＯＮＯ膜６、第３多結晶シリコン層７、タングステンシリサイド層８
からなり、その側面には酸化膜２１を介して、ゲート側壁絶縁膜２２が形成されている。
半導体基板１の表面上には、絶縁膜２が形成されている。これらゲート電極及び絶縁膜２
の上には、層間絶縁膜２４が形成されている。拡散層２０の上の絶縁膜２は一部が除去さ
れて、コンタクトプラグ２５が層間絶縁膜２４を貫いて接続されている。この層間絶縁膜
２４の上には、配線層２６が形成されていて、コンタクトプラグ２５に接続されている。
【００９４】
次に、図２（Ｂ）における“Ｉ−Ｊ”線上での断面である図３（Ｂ）を用いて、周辺回
路領域におけるゲート長方向の構造を説明する。
【００９５】
半導体基板１の上には第１拡散層３０がゲート電極１７をマスクに形成されている。さ
らに半導体基板１の上には、ゲート側壁絶縁膜３２をマスクに形成されている。ゲート電
極は、積層されたゲート酸化膜１５、第１多結晶シリコン層１１、第２多結晶シリコン層
１３、タングステンシリサイド層１４からなり、その側面には酸化膜３１を介して、ゲー
ト側壁絶縁膜３２が形成されている。半導体基板１の表面上には、絶縁膜１０が形成され
ている。これらゲート電極及び絶縁膜１０の上には、層間絶縁膜２４が形成されている。
拡散層３０の上の絶縁膜１０は一部が除去されて、コンタクトプラグ３４が層間絶縁膜２
４を貫いて接続されている。この層間絶縁膜２４の上には、配線層３５が形成されていて
、コンタクトプラグ３４に接続されている。
【００９６】
次に、本実施の形態の半導体装置の製造方法をメモリセル領域と周辺回路領域とで対比
させながらメモリセル領域におけるゲート長方向の構造について説明する。
【００９７】
まず、図４（Ａ）に示されるメモリセル領域における半導体基板１上に、ゲート酸化膜
２、その上に第１多結晶シリコン層３、その上にシリコンナイトライド膜４０、その上に
ＴＥＯＳ膜などからなるシリコン酸化膜などのマスク材４１を順次積層構造となるように
堆積する。
【００９８】
次に、マスク材４１上に埋め込み型素子分離領域形成予定領域に対応する開口部４３を
有するフォトレジスト４２を形成する。
【００９９】
周辺回路領域においては、図４（Ｂ）に示されるように、半導体基板１上に、ゲート酸
化膜１０、その上に第１多結晶シリコン膜１１、その上にシリコンナイトライド膜４４、
その上にＴＥＯＳ膜などからなるシリコン酸化膜などのマスク材４５を順次積層構造とな
るように堆積する。
【０１００】
次に、マスク材４５上に埋め込み型素子分離領域形成予定領域に対応する開口部４７を
有するフォトレジスト４６を形成する。
【０１０１】
次に、メモリセル領域においては、図５（Ａ）に示されるように、フォトレジスト４２
を用いてリソグラフィにてパターニングを行い、異方性エッチングで、開口部４３を設け
るようにマスク材４１及びシリコンナイトライド膜４０を加工し、フォトレジスト４２を
除去する。
【０１０２】
周辺回路領域においては、図５（Ｂ）に示されるように、フォトレジスト４６を用いて
リソグラフィにてパターニングを行い、異方性エッチングで、開口部４７を設けるように
マスク材４５及びシリコンナイトライド膜４４を加工し、フォトレジスト４６を除去する
。
【０１０３】
次に、図６（Ａ）に示されるようにメモリセル領域の露出している表面をフォトレジス
ト４８で被覆する。
【０１０４】
次に、図６（Ｂ）に示されるように周辺回路領域においては、マスク材４５を用いて、
異方性エッチングで第１多結晶シリコン層１１とゲート酸化膜１０を加工し、半導体基板
１に深さ３００ｎｍ程度の溝部４９を形成する。
【０１０５】
次に，図７（Ａ）に示されるように、メモリセル領域におけるフォトレジスト４８を除
去し、図７（Ｂ）に示されるように周辺回路領域のみフォトレジスト５０で被覆する。
【０１０６】
次に、図７（Ａ）に示されるように、メモリセル領域において、マスク材４１を用いて
、異方性エッチングで第１多結晶シリコン層３とゲート酸化膜２を加工し、半導体基板１
に深さ２００ｎｍ程度の溝部５１を形成する。
【０１０７】
次に、周辺回路領域におけるフォトレジスト５０を除去して、半導体基板１に形成され
た溝部４９，５１の保護のための熱酸化を行う。
【０１０８】
次に、図８（Ａ）及び図８（Ｂ）に示されるように、全面にシリコン酸化膜を堆積し、
ＣＭＰ法等により、シリコンナイトライド層４０、４４をマスク材として、埋め込み型素
子分離領域の表面の平坦化及び埋め込み型素子分離領域以外のシリコン酸化膜の除去を行
い、メモリセル領域に埋め込み型素子分離領域４、周辺回路領域に埋め込み型素子分離領
域１２を形成する。この際、埋め込み型素子分離領域４の上表面はシリコンナイトライド
層４０の上表面と同一平面上にある。さらに、埋め込み型素子分離領域１２の上表面はシ
リコンナイトライド層４４の上表面と同一平面上にある。
【０１０９】
次に、図９（Ａ）及び図９（Ｂ）に示されるように、埋め込み型素子分離領域４，１２
中のシリコン酸化膜中の応力開放のための１０００℃以上のアニールを行う。さらに、ウ
エットエッチング処理を行って、シリコンナイトライド層４０，４４を選択的に除去し、
メモリセル領域に第２多結晶シリコン層５を形成し、周辺回路領域に第２多結晶シリコン
層１３を堆積する。
【０１１０】
次に、図１０（Ａ）に示されるように、メモリセル領域において、浮遊ゲートを分離す
るための加工を行い、埋め込み型素子分離領域４の上端部で第２多結晶シリコン層５を分
離する。
【０１１１】
次に、メモリセル領域においては、ＯＮＯ膜６をその露出された表面上に形成する。同
時に、図１０（Ｂ）に示されるように、周辺回路領域においても、ＯＮＯ膜６をその露出
された表面上に形成する。
【０１１２】
次に、図１１（Ａ）に示されるように、メモリセル領域においては、第３多結晶シリコ
ン層７をＯＮＯ膜６の上に堆積する。同時に、図１１（Ｂ）に示されるように、周辺回路
領域においても、第３多結晶シリコン層７をＯＮＯ膜６の上に堆積する。
【０１１３】
次に、図１２（Ａ）に示されるようにメモリセル領域においては、露出表面上にフォト
レジスト３６を被覆する。この後で、図１２（Ｂ）に示されるように周辺回路領域におい
ては、第３多結晶シリコン層７及びＯＮＯ膜６をエッチングにて除去する。
【０１１４】
次に、図１３（Ａ）に示されるようにメモリセル領域においては、フォトレジスト３６
を除去し、第３多結晶シリコン層７上にタングステンシリサイド層８を堆積する。この際
、周辺回路領域においても図１３（Ｂ）に示されるように第２多結晶シリコン層１３上に
タングステンシリサイド層１４を堆積する。
【０１１５】
次に、図３（Ａ）に示されるようにメモリセル領域においては、第１多結晶シリコン層
３と、第２多結晶シリコン層５と、ＯＮＯ膜６と、第３多結晶シリコン層７と、タングス
テンシリサイド層７とからなる積層ゲートを加工して、所定のゲート電極形状を形成する
。
【０１１６】
周辺回路領域においては、図１（Ｂ）及び図３（Ｂ）に示されるように、第１多結晶シ
リコン層１１と、第２多結晶シリコン層１３と、タングステンシリサイド層１４とからな
る積層ゲートを加工して、所定のゲート電極形状を形成する。
【０１１７】
次に、図３（Ａ）及び図３（Ｂ）に示されるように、メモリセル領域及び周辺回路領域
それぞれに不純物ドーピング及び１０００℃以上のアニールによる熱拡散を施して、拡散
層２０及び第１拡散層３１を形成する。さらに、周辺回路領域においては、図３（Ｂ）に
示されるようにゲート側壁絶縁膜３２を形成して、このゲート側壁絶縁膜３２をマスクと
して、半導体基板１中に第１拡散層よりも高濃度の第２拡散層３３を形成する。
【０１１８】
次に、層間絶縁膜２４を堆積し、層間絶縁膜２４中に拡散層２０、３０を露出するよう
にコンタクトを開孔し、タングステンなどの金属をコンタクト開口に埋め込んでコンタク
トプラグ２５、３４を形成する。
【０１１９】
次に、層間絶縁膜２４上に配線層２６，３５を形成して、配線層２６，３５をコンタク
トプラグ２５、３４と接続する。
【０１２０】
このような工程を経て、ＮＯＲ型フラッシュメモリが得られる。
【０１２１】
ここで、ゲート電極の一部となる絶縁膜などを埋め込み型素子分離領域よりも先に形成
するゲート電極先作りの製造方法では、周辺回路領域に先に埋め込み型素子分離領域用の
溝部を形成し、その溝を一度レジストで埋め込んで、メモリセル領域中に溝部を形成する
ことが望ましい。
【０１２２】
なぜならば、埋め込み型素子分離領域形成用の溝部をレジストで埋める工程において、
有機材料からなるレジストがその溝部に露出した絶縁膜などに化学的な影響を及ぼすこと
があり、メモリ素子の特性に悪影響がでてしまう。そのような状況ではメモリ特性が悪化
してしまうため、埋め込み型素子分離領域用の溝部は先に周辺回路領域において形成し、
レジストで一度埋め込んで、メモリセル領域に埋め込み型素子分離領域用の溝部を形成す
ることが好ましい。
【０１２３】
なお、メモリセル領域と周辺回路領域の半導体基板中の溝部の形成は，上記工程とは逆
の順に行うことも可能である．
なお、上記例では半導体基板上にゲート電極の一部を先に形成した後で、素子分離領域
を形成しているが、本実施の形態はそれに限られるものではなく、先に素子分離領域を形
成し、次にゲート電極を形成してもよい。
【０１２４】
本実施の形態は，それぞれ耐圧の異なる領域、例えばメモリセル領域と周辺素子領域を
持ち、また、埋め込み型素子分離部を持つ半導体装置全範に適用されるものである。なお
、特にフラッシュメモリにおいては、メモリセル領域と、高耐圧系ランジスタ及び低耐圧
系トランジスタとからなる周辺回路領域とが備えられていて、本実施の形態を適用するこ
とによる効果が顕著である。
【０１２５】
本実施の形態によれば、メモリセル領域の素子部の上部の角および埋め込み型素子分離
領域の底部の角に発生する応力ひずみを周辺回路領域への悪影響を及ぼすことなく緩和す
ることにより、素子部の上部の角での酸化膜の劣化および結晶欠陥によるリーク不良（ド
レイン−ソース間リーク）及び埋め込み型素子分離領域の底部の角での結晶欠陥によるリ
ーク不良（ジャンクションリーク）の発生を削減もしくは防止することができる。
【０１２６】
（第２の実施の形態）
本発明の第２の実施の形態を図１４に示す。図１４（Ａ）は，ＮＯＲ型フラッシュメモ
リのメモリセル領域のゲート幅方向の断面図を表し、図１４（Ｂ）は、ＮＯＲ型フラッシ
ュメモリの周辺回路領域のゲート幅方向の断面図を表している。
【０１２７】
本実施の形態の半導体装置は埋め込み型素子分離領域の形状のみが第１の実施の形態と
異なり、他の構成は第１の実施の形態と同様であるため、相違点のみを説明する。
【０１２８】
図１４（Ａ）に示されるメモリセル領域では、半導体基板１中に例えばシリコン酸化膜
などからなる埋め込み型素子分離領域５３が形成されていて、この埋め込み型素子分離領
域５３は、ゲート酸化膜２、第１多結晶シリコン層３及び第２多結晶シリコン層５を分離
している。
【０１２９】
また、図１４（Ｂ）に示される周辺回路領域では、半導体基板１中に例えばシリコン酸
化膜などからなる埋め込み型素子分離領域５４が形成されていて、この埋め込み型素子分
離領域５４は、ゲート酸化膜２及び第１多結晶シリコン層１１を分離している。
【０１３０】
ここで、周辺回路領域の埋め込み型素子分離領域５４の深さＴ（半導体基板１の上表面
から埋め込み型素子分離領域５４の底部までの距離）に比べて，メモリセル領域の埋め込
み型素子分離領域５３の深さＳ（半導体基板１の上表面から埋め込み型素子分離領域５３
の底部までの距離）が浅くなっている。
【０１３１】
さらに、周辺回路領域の埋め込み型素子分離領域５４の幅Ｖ（埋め込み型素子分離領域
５４の半導体基板１の表面付近での端間の距離）に比べて，メモリセル領域の埋め込み型
素子分離領域５３の幅Ｕ（埋め込み型素子分離領域５３の半導体基板１の表面付近での端
間の距離）が小さくなっている。
【０１３２】
また、周辺回路領域の埋め込み型素子分離領域５４同士の間の素子領域１５の幅Ｚに比
べて、メモリセル領域の埋め込み型素子分離領域５３同士の間の素子領域９の幅Ｗは小さ
くなっている。
【０１３３】
さらに、メモリセル領域と周辺素子領域で埋め込み型素子分離領域の底部の角の形状が
異なる。
【０１３４】
すなわち、埋め込み型素子分離領域の底部の半導体基板となす角度“Ｘ”がメモリセル
領域においては、周辺回路領域における素子分離部の底部の半導体基板となす角度“Ｙ”
と比べてより鈍角となっている。さらに、メモリセル領域においては、埋め込み型素子分
離領域の底部付近ではその側面が曲面となっているが、周辺回路領域においては、埋め込
み型素子分離領域の底部付近ではその側面が直線となっている。これにより、素子分離領
域の底部での応力ひずみを一層緩和することができる。
【０１３５】
このように、埋め込み型素子分離領域の底部付近の形状をメモリセル領域と周辺回路領
域とで変えることにより、素子分離能力を維持したまま第１の実施の形態よりもそれぞれ
の素子分離領域の体積を縮小させることができる。
【０１３６】
ここで、メモリセル領域の埋め込み型素子分離領域４の深さは、トランジスタの耐圧上
必要なだけの最小限の深さとすることが応力を緩和して、結晶欠陥発生を防止する上で好
ましい。
【０１３７】
素子分離領域内で発生する応力はその体積に比例していて、メモリセル領域では、その
素子分離領域の幅、深さが共に耐圧にとって必要最小限に抑制されているため、発生する
応力も最小となる。そのため、結晶欠陥が生じる可能性が抑制される。
【０１３８】
なお、周辺回路領域では、埋め込み型素子分離領域５４の間の素子領域１５の幅Ｚがメ
モリセル領域の埋め込み型素子分離領域５３の間の素子領域９の幅Ｗに比べて極めて大き
く設定されているため、体積が大きい埋め込み型素子分離領域５４内で生じた応力は素子
領域１５で緩和されて、結晶欠陥は抑制されている。
【０１３９】
このようにメモリセル部と周辺素子部で素子分離領域の形状を変化させて、それぞれの
深さを変えることで、第１の実施の形態以上にそれぞれの領域における素子分離領域の存
在による応力発生をより一層抑制することができる。
【０１４０】
本実施の形態は，第１の実施の形態の製造方法において、例えば、図６（Ｂ）及び図７
（Ａ）に示される半導体基板に溝部を形成する際の異方性エッチングの条件をメモリセル
領域の加工時と周辺回路領域の加工時に変えることより実現できる。
【０１４１】
すなわち、使用するガスを各工程に応じて変更すると素子分離領域の溝形状が異なるよ
うに形成できる。たとえば、エッチング段階のある段階で特定のガスを使うことで、露出
した半導体基板表面に反応生成物を堆積させて素子分離溝の表面の角度を変更でき、テー
パー状に形成できる。なお、素子分離領域の角が鋭角であると応力が集中するので、なる
べく鈍角とすることが好ましい。
【０１４２】
なお、溝の深さはメモリセル領域と周辺回路領域とで互いに同じにして、溝形状のみが
互いに異なるように形成しても、実施できる。
【０１４３】
本実施の形態は第１の実施の形態よりも各領域における素子分離領域の体積を減らして
いるので、より応力発生を緩和し、結晶欠陥発生を防止できるので、素子領域の幅をより
狭くすることができ、半導体装置のより一層の微細化が可能である。
【０１４４】
なお、第１の実施の形態において説明した応用例や変形例などは適宜、本実施の形態に
おいても適用できる。
【符号の説明】
【０１４５】
１  半導体基板
２，１０  ゲート酸化膜（絶縁膜）
３，１１  第１多結晶シリコン層
４，１２，５３，５４  埋め込み型素子分離領域
５，１３  第２多結晶シリコン層
６  ＯＮＯ膜
７  第３多結晶シリコン層
８，１４  タングステンシリサイド層
９，１５  素子領域
１６，１７  ゲート電極
２０  拡散層
２１，３１  酸化膜
２２，３２  ゲート側壁絶縁膜
２４  層間絶縁膜
２５，３４  コンタクトプラグ
２６，３５  配線層
３０  第１拡散層
３３  第２拡散層
３６,４２，４６，４８，５０  フォトレジスト
４０，４４  シリコンナイトライド膜
４１，４５  マスク材
４３，４７  開口部
４９，５１  溝部
【図１】
2010219543.tif 000003
【図２】
2010219543.tif 000004
【図３】
2010219543.tif 000005
【図４】
2010219543.tif 000006
【図５】
2010219543.tif 000007
【図６】
2010219543.tif 000008
【図７】
2010219543.tif 000009
【図８】
2010219543.tif 000010
【図９】
2010219543.tif 000011
【図１０】
2010219543.tif 000012
【図１１】
2010219543.tif 000013
【図１２】
2010219543.tif 000014
【図１３】
2010219543.tif 000015
【図１４】
2010219543.tif 000016
【図１５】
2010219543.tif 000017
【図１６】
2010219543.tif 000018
【図１７】
2010219543.tif 000019
【図１８】
2010219543.tif 000020
【図１９】
2010219543.tif 000021
【図２０】
2010219543.tif 000022