(57)【要約】【課題】誤差推定値を算出する時の収束性が非常に高く、比較的短時間で高精度な変換誤差推定及び補正を行うことができる変換誤差補正回路を有するパイプライン型Ａ／Ｄ変換回路を提供する。【解決手段】変換誤差補正回路は、誤差補正対象のサブＡ／Ｄ変換器のサブデジタルコードから既知のテスト信号を減算したサブデジタルコードと、誤差補正対象のサブＡ／Ｄ変換器の誤差成分を含む後段のサブＡ／Ｄ変換器のサブデジタルコードとを加算してデジタルコードを生成する演算回路と、アナログ入力信号をＡ／Ｄ変換する誤差補正用Ａ／Ｄ変換器と、演算回路の出力から誤差補正用Ａ／Ｄ変換器の出力を減算する減算器と、減算器の出力とテスト信号とを乗算する乗算器と、乗算器の出力を長時間平均して、誤差補正対象のサブＡ／Ｄ変換器におけるＡ／Ｄ変換の誤差推定値を算出する長時間平均回路と、その出力を用いて、演算回路から出力されるデジタルコードに含まれるＡ／Ｄ変換の誤差の成分を補正する補正回路とを有する。【選択図】図１
2010219609.tif 000002
【特許請求の範囲】
【請求項１】
複数のサブＡ／Ｄ変換器を縦列接続して構成され、各々のサブＡ／Ｄ変換器により、アナログ入力信号を、所定ビット精度のデジタルコードに、該デジタルコードの最上位ビット側から段階的に順次Ａ／Ｄ変換するＡ／Ｄ変換回路本体と、
前記複数のサブＡ／Ｄ変換器のうち、誤差補正対象のサブＡ／Ｄ変換器におけるＡ／Ｄ変換の誤差補正を行う変換誤差補正回路とを備え、
前記変換誤差補正回路は、前記誤差補正対象のサブＡ／Ｄ変換器のサブデジタルコードおよび該サブデジタルコードをＤ／Ａ変換したアナログ信号から既知のテスト信号を減算するとともに、該テスト信号を減算したサブデジタルコードと、前記Ｄ／Ａ変換したアナログ信号から減算したテスト信号の成分と前記誤差補正対象のサブＡ／Ｄ変換器におけるＡ／Ｄ変換の誤差の成分を含む後段のサブＡ／Ｄ変換器のサブデジタルコードとを加算してデジタルコードを生成する演算回路と、
前記アナログ入力信号を、デジタルコードにＡ／Ｄ変換する誤差補正用Ａ／Ｄ変換器と、
前記演算回路の出力から、前記誤差補正用Ａ／Ｄ変換器の出力を減算する減算器と、
前記減算器の出力と前記テスト信号とを乗算する乗算器と、
前記乗算器の出力を長時間平均して、前記誤差補正対象のサブＡ／Ｄ変換器におけるＡ／Ｄ変換の誤差推定値を算出する長時間平均回路と、前記長時間平均回路の出力を用いて、前記演算回路から出力されるデジタルコードに含まれるＡ／Ｄ変換の誤差の成分を補正する補正回路とを有することを特徴とするパイプライン型Ａ／Ｄ変換回路。
【請求項２】
前記誤差補正用Ａ／Ｄ変換器は、前記アナログ入力信号を当該パイプライン型Ａ／Ｄ変換回路よりも低いビット精度のデジタルコードに変換することを特徴とする請求項１に記載のパイプライン型Ａ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ（アナログ）／Ｄ（デジタル）変換を行いながら、そのバックグラウンドで変換誤差を自己補正するバックグラウンド型の変換誤差補正回路を有するパイプライン型Ａ／Ｄ変換回路に関するものである。
【背景技術】
【０００２】
まず初めに、パイプライン型Ａ／Ｄ変換回路の原理を説明する。
【０００３】
図７は、パイプライン型Ａ／Ｄ変換回路の構成を表すブロック概念図である。パイプライン型Ａ／Ｄ変換回路は、アナログ入力信号を所定ビット数のデジタルコードに、デジタルコードの最上位ビット側から所定のビット数（サブデジタルコード）ごと段階的に順次変換するものである。同図に示すパイプライン型Ａ／Ｄ変換回路１００は、Ａ／Ｄ変換回路本体１０２と、デコーダ１０４とによって構成されている。
【０００４】
ここで、Ａ／Ｄ変換回路本体１０２は、１０個のサブＡ／Ｄ変換器１０６を縦列接続して構成され、各々のサブＡ／Ｄ変換器１０６から１ビットのサブデジタルコードが出力されるものとする。すなわち、Ａ／Ｄ変換回路１００は１０ビット精度のものであり、デコーダ１０４からは、アナログ入力信号をＡ／Ｄ変換して得られる１０ビットのデジタルコードが出力される。
【０００５】
各々のサブＡ／Ｄ変換器１０６は同一構成のものであり、図７に２段目のサブＡ／Ｄ変換器１０６の構成を示すように、Ａ／Ｄ変換ユニット１１０と、Ｄ／Ａ変換ユニット１１２と、減算器１１６と、増幅器１１８とによって構成されている。
【０００６】
サブＡ／Ｄ変換器１０６では、Ａ／Ｄ変換ユニット１１０により、前段のサブＡ／Ｄ変換器１０６のアナログ余剰信号の一部の電圧を、各段のサブデジタルコードに変換した後、これをＤ／Ａ変換ユニット１１２でアナログ信号に再変換する。続いて、減算器１１６により、前段のサブＡ／Ｄ変換器１０６のアナログ余剰信号の電圧から再変換後のアナログ信号の電圧を減算し、これを増幅器１１８で２倍に増幅して各段のアナログ余剰信号として出力する。
【０００７】
ここで、サブＡ／Ｄ変換器１０６により変換されるサブデジタルコードのビット数をｍとすると、増幅器１１８のゲインは、２＾ｍとなる。この例の場合、各段のサブデジタルコードは１ビットであるから、増幅器１１８のゲインは２となる。
【０００８】
なお、初段のサブＡ／Ｄ変換器１０６には、前段のサブＡ／Ｄ変換器１０６のアナログ余剰信号の代わりに、デジタルコードに変換すべきアナログ入力信号が入力される。また、最終段のサブＡ／Ｄ変換器１０６から、アナログ余剰信号を出力する必要はない。つまり、最終段のサブＡ／Ｄ変換器１０６は、前段のサブＡ／Ｄ変換器１０６のアナログ余剰信号の全電圧（デジタルコードの最下位ビットに対応する電圧）を、最終段のサブデジタルコードに変換する。
【０００９】
パイプライン型Ａ／Ｄ変換回路１００では、１０個のサブＡ／Ｄ変換器１０６により、アナログ入力信号の電圧を、デジタルコードの最上位ビット側から１ビットずつ段階的に順次サブデジタルコードに変換する。
【００１０】
つまり、まず初段のサブＡ／Ｄ変換器１０６により、アナログ入力信号の一部の電圧（デジタルコードの最上位ビットに対応する電圧）を、初段のサブデジタルコードに変換する。また、初段のサブＡ／Ｄ変換器１０６からは初段のアナログ余剰信号も出力される。
【００１１】
続いて、２段目のサブＡ／Ｄ変換器１０６により、初段のアナログ余剰信号の一部の電圧（デジタルコードの最上位ビットから２番目のビットに対応する電圧）を、２段目のサブデジタルコードに変換する。以下同様にして、３〜９段目のサブＡ／Ｄ変換器１０６まで１ビットずつ段階的に順次、前段のアナログ余剰信号の一部の電圧（デジタルコードの各ビットに対応する電圧）を、各段のサブデジタルコードに変換する。
【００１２】
そして最後に、最終段のサブＡ／Ｄ変換器１０６により、前段（９段目）のアナログ余剰信号の全電圧（デジタルコードの最下位ビットに対応する電圧）を、最終段のサブデジタルコードに変換する。
【００１３】
初段〜最終段のサブＡ／Ｄ変換器１０６から出力される各段のサブデジタルコードはデコーダ１０４に入力される。デコーダ１０４は、各段のサブデジタルコードから、アナログ入力信号に対応する１０ビットのデジタルコードを生成して出力する。
【００１４】
上記のように、パイプライン型Ａ／Ｄ変換回路は、複数のサブＡ／Ｄ変換器を縦列接続した構成であり、これらのサブＡ／Ｄ変換器により、アナログ入力電圧を、最上位ビット側から段階的に順次デジタル化していく。
【００１５】
また、サブＡ／Ｄ変換器は、アナログ入力信号を、各段のサブデジタルコードと各段のアナログ余剰信号とに分離する役目を果たす。各段のアナログ余剰信号は、後段のサブＡ／Ｄ変換器によって一部の電圧がその段のサブデジタルコードに変換され、その段のアナログ余剰信号がさらに後段のサブＡ／Ｄ変換器に渡され、という縦列処理が、得られるデジタルコードが所望の桁数に至るまで繰り返される。
【００１６】
高精度な（変換後のデジタルコードに多くの桁数を必要とする）パイプライン型のＡ／Ｄ変換回路においては、サブＡ／Ｄ変換器の各段に存在する非理想性（目標ゲインからのずれ）により、Ａ／Ｄ変換後のデジタルコードに許容範囲を超える誤差が生じる場合が考えられる。そのため、それらの誤差を自己補正する技術がこれまで多数提案されてきた。
【００１７】
以下、バックグラウンドで変換誤差を自己補正する従来のパイプライン型Ａ／Ｄ変換回路の概略を説明する。
【００１８】
図８は、従来のバックグラウンドで変換誤差を自己補正するパイプライン型Ａ／Ｄ変換回路の構成を表すブロック概念図である。同図に示すパイプライン型Ａ／Ｄ変換回路１２０は、Ａ／Ｄ変換回路本体１２２と、変換誤差補正回路１２４とによって構成されている。
【００１９】
Ａ／Ｄ変換回路本体１２２は、初段のサブＡ／Ｄ変換器１２６と、２段目〜最終段のサブＡ／Ｄ変換器を纏めて表した後段のサブＡ／Ｄ変換器１２８と、に分けて示してある。つまり、パイプライン型Ａ／Ｄ変換回路１２０では、後段のサブＡ／Ｄ変換器１２８の誤差補正は完了していること（誤差補正をする必要がないものを含む）を前提として、変換誤差補正回路１２４により、初段のサブＡ／Ｄ変換器１２６の変換誤差をバックグラウンドで補正するものでる。
【００２０】
同様に、１０個のサブＡ／Ｄ変換器が縦列接続されており、各々のサブＡ／Ｄ変換器から１ビットのサブデジタルコードが出力されるものとする。つまり、後段のサブＡ／Ｄ変換器１２８からは、９ビットからなる後段のサブデジタルコードが出力される。
【００２１】
初段のサブＡ／Ｄ変換器１２６は、図７に示すものと基本的に同じ構成のものである。すなわち、初段のサブＡ／Ｄ変換器１２６は、Ａ／Ｄ変換ユニット１１０と、Ｄ／Ａ変換ユニット１１２と、減算器１１６と、増幅器１１８とによって構成されている。なお、初段のサブＡ／Ｄ変換器１２６内には、Ｄ／Ａ変換ユニット１１２と減算器１１６との間に、変換誤差補正回路１２４を構成する減算器１１４が配置されている。
【００２２】
変換誤差補正回路１２４は、前述の減算器１１４と、減算器１３０と、増幅器１３２と、加算器１３６と、乗算器１４０と、長時間平均回路１４２とによって構成されている。
【００２３】
ここで、初段のサブＡ／Ｄ変換器１２６の増幅器１１８に‘ｇ’で示すゲイン誤差が存在する場合を考える。この場合、増幅器１１８は、減算器１１６の出力を、本来であれば２倍して出力するところ、（２＋ｇ）倍して出力することになる。
【００２４】
以下、パイプライン型Ａ／Ｄ変換回路１２０の動作を説明する。
【００２５】
初段のサブＡ／Ｄ変換器１２６では、Ａ／Ｄ変換ユニット１１０により、アナログ入力信号ｙがＡ／Ｄ変換され、初段のサブデジタルコードＤが出力されるとともに、初段のサブデジタルコードＤは、Ｄ／Ａ変換ユニット１１２によりＤ／Ａ変換される。
【００２６】
変換誤差補正回路１２４では、初段のサブＡ／Ｄ変換器１２６内の減算器１１４により、Ｄ／Ａ変換ユニット１１２の出力から既知のテスト信号ｔｓが減算され、その減算結果Ｄ￣が出力される。ここで、テスト信号ｔｓは、アナログ信号と演算する場合はアナログ信号であり、デジタル信号と演算する場合はデジタル信号であるが、アナログ信号とデジタル信号は等価と考えることができるので、便宜的に同一の記号ｔｓで取り扱う。以下、本明細書中の信号ｔｓについては同様の取扱いとする。また、Ｄ／Ａ変換ユニット１１２の出力とサブデジタルコードＤも等価であると考えることができ、減算器１１４の出力はＤ−ｔｓ＝Ｄ￣と表せる。
【００２７】
また、減算器１３０により、初段のサブＡ／Ｄ変換器１２６のサブデジタルコードＤから同一のテスト信号ｔｓが減算され、その減算結果Ｄ￣が出力される。つまり、Ｄ￣＝Ｄ−ｔｓであり、２つの減算器１１４，１３０の出力（減算結果）は同じＤ￣となる。続いて、増幅器１３２により、減算器１３０の出力Ｄ￣が２倍に増幅されて出力される。つまり、増幅器１３２の出力は２Ｄ￣となる。
【００２８】
また、初段のサブＡ／Ｄ変換器１２６では、減算器１１６により、アナログ入力信号ｙから減算器１１４の出力Ｄ￣が減算され、さらに、増幅器１１８により、減算器１１６の出力（ｙ−Ｄ￣）が（２＋ｇ）倍に増幅されて出力される。つまり、増幅器１１８の出力は（２＋ｇ）（ｙ−Ｄ￣）となる。
【００２９】
後段のサブＡ／Ｄ変換器１２８からは、９ビットからなる後段のサブデジタルコードＤＢＥが出力される。ここで、後段のサブデジタルコードＤＢＥはデジタル信号であるが、上述したように、初段のアナログ余剰信号と等価であると考えることができるので、後段のサブＡ／Ｄ変換器１２８の出力ＤＢＥ＝（２＋ｇ）（ｙ−Ｄ￣）と表せる。
【００３０】
続いて、加算器１３６により、増幅器１３２の出力２Ｄ￣と後段のサブＡ／Ｄ変換器１２８の出力ＤＢＥが加算され、ＤＯＵＴが出力される。つまり、加算器１３６の出力ＤＯＵＴ＝２Ｄ￣＋ＤＢＥ＝（２＋ｇ）ｙ−ｇＤ￣となる。
【００３１】
さらに続いて、乗算器１４０により、加算器１３６の出力ＤＯＵＴとテスト信号ｔｓが乗算される。つまり、乗算器１４０の出力ＤＯＵＴ＊ｔｓ＝（２＋ｇ）ｙ＊ｔｓ−ｇＤ＊ｔｓ＋ｇ＊ｔｓ２となる。
【００３２】
そして最後に、長時間平均回路１４２により、乗算器１４０の出力の長時間平均（各サンプリング毎の乗算器１４０の出力の累積加算結果の平均）が算出され、増幅器１１８のゲイン誤差の推定値‘ｇｅｓｔ〜’が算出される。つまり、推定値ｇｅｓｔ〜＝Ｅ（ＤＯＵＴ＊ｔｓ）＝Ｅ［（２＋ｇ）ｙ＊ｔｓ−ｇＤ＊ｔｓ＋ｇ＊ｔｓ２］＝ｇ＊Ｅ（ｔｓ２）となる。ここで、Ｅは、長時間平均であることを表す記号である。
【００３３】
アナログ入力信号ｙとテスト信号ｔｓが無相関である限り、推定値ｇｅｓｔ〜の算出式のうち、Ｅ［（２＋ｇ）ｙ＊ｔｓ］、Ｅ［ｇＤ＊ｔｓ］の項は平均をとる時間を長くすることにより‘０’に漸近し、推定値ｇｅｓｔ〜＝Ｅ［ｇ＊ｔｓ２］＝ｇ＊Ｅ（ｔｓ２）となる。つまり、変換誤差補正回路１２４により、推定値‘ｇｅｓｔ〜’を得ることができる。また、推定したゲイン誤差‘ｇ’を用いて、図示しない補正回路により、変換誤差補正を行うことができる。
【００３４】
前述の通り、従来の変換誤差補正回路は、アナログ入力信号とテスト信号が無相関であることが前提であり、アナログ入力信号次第では、誤差推定が成功しない可能性が考えられた。また、誤差推定が正確であるためには、非常に長時間にわたる平均化が必要であり、要求精度によっては、推定値が収束するまでに莫大な時間がかかる場合があった。つまり、Ａ／Ｄ変換の精度と誤差補正の速度との間にはトレードオフが存在していた。
【００３５】
例えば、バックグラウンドで変換誤差を自己補正できる手法として、非特許文献１のような技術がある。
【先行技術文献】
【非特許文献】
【００３６】
【非特許文献１】Hung-Chih Liu, Zwei-Mei Lee, Jieh-Tsorng Wu 共著、「A 15-b 40-MS/s CMOS Pipelined Analog-to-Digital Converter With Digital Background Calibration」, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 40, NO. 5, MAY 2005, p.1047-1056
【発明の概要】
【発明が解決しようとする課題】
【００３７】
本発明の目的は、誤差推定値を算出する時の収束性が非常に高く、比較的短時間で高精度な変換誤差推定及び補正を行うことができる変換誤差補正回路を有するパイプライン型Ａ／Ｄ変換回路を提供することにある。
【課題を解決するための手段】
【００３８】
上記目的を達成するために、本発明は、複数のサブＡ／Ｄ変換器を縦列接続して構成され、各々のサブＡ／Ｄ変換器により、アナログ入力信号を、所定ビット精度のデジタルコードに、該デジタルコードの最上位ビット側から段階的に順次Ａ／Ｄ変換するＡ／Ｄ変換回路本体と、
前記複数のサブＡ／Ｄ変換器のうち、誤差補正対象のサブＡ／Ｄ変換器におけるＡ／Ｄ変換の誤差補正を行う変換誤差補正回路とを備え、
前記変換誤差補正回路は、前記誤差補正対象のサブＡ／Ｄ変換器のサブデジタルコードおよび該サブデジタルコードをＤ／Ａ変換したアナログ信号から既知のテスト信号を減算するとともに、該テスト信号を減算したサブデジタルコードと、前記Ｄ／Ａ変換したアナログ信号から減算したテスト信号の成分と前記誤差補正対象のサブＡ／Ｄ変換器におけるＡ／Ｄ変換の誤差の成分を含む後段のサブＡ／Ｄ変換器のサブデジタルコードとを加算してデジタルコードを生成する演算回路と、
前記アナログ入力信号を、デジタルコードにＡ／Ｄ変換する誤差補正用Ａ／Ｄ変換器と、
前記演算回路の出力から、前記誤差補正用Ａ／Ｄ変換器の出力を減算する減算器と、
前記減算器の出力と前記テスト信号とを乗算する乗算器と、
前記乗算器の出力を長時間平均して、前記誤差補正対象のサブＡ／Ｄ変換器におけるＡ／Ｄ変換の誤差推定値を算出する長時間平均回路と、前記長時間平均回路の出力を用いて、前記演算回路から出力されるデジタルコードに含まれるＡ／Ｄ変換の誤差の成分を補正する補正回路とを有することを特徴とするパイプライン型Ａ／Ｄ変換回路を提供するものである。
【００３９】
ここで、前記誤差補正用Ａ／Ｄ変換器は、前記アナログ入力信号を当該パイプライン型Ａ／Ｄ変換回路よりも低いビット精度のデジタルコードに変換することが好ましい。
【発明の効果】
【００４０】
本発明によれば、誤差推定時の収束性が大幅に向上され、比較的短時間で高精度な変換誤差推定及び補正を行うことができる。つまり、誤差推定が収束しないケースもほとんど解消することができ、Ａ／Ｄ変換の要求精度と変換誤差推定の収束速度との間に存在するトレードオフも劇的に解消することができる。また、誤差推定の収束安定性が、アナログ入力信号の具体的な波形に影響を受けることがなくなり、バックグラウンドでの誤差推定の安定性、信頼性を飛躍的に向上させることができる。
【図面の簡単な説明】
【００４１】
【図１】本発明のパイプライン型Ａ／Ｄ変換回路の構成を表すブロック概念図である。
【図２】本発明のパイプライン型Ａ／Ｄ変換回路の具体例の構成を表すブロック概念図である。
【図３】アナログ入力信号の状態を表すグラフである。
【図４】テスト信号の状態を表すグラフである。
【図５】変換誤差補正が完了した後の残留出力コードの状態を表すグラフである。
【図６】テスト信号の状態を表す別のグラフである。
【図７】パイプライン型Ａ／Ｄ変換回路の構成を表すブロック概念図である。
【図８】従来のバックグラウンドで変換誤差を自己補正するパイプライン型Ａ／Ｄ変換回路の具体例の構成を表すブロック概念図である。
【図９】図８に示すパイプライン型Ａ／Ｄ変換回路の構成を表すブロック概念図である。
【発明を実施するための形態】
【００４２】
以下に、添付の図面に示す好適実施形態に基づいて、本発明のパイプライン型Ａ／Ｄ変換回路を詳細に説明する。
【００４３】
図１は、本発明のパイプライン型Ａ／Ｄ変換回路の構成を表すブロック概念図である。同図に示すパイプライン型Ａ／Ｄ変換回路１０は、Ａ／Ｄ変換回路本体１２と、変換誤差補正回路１４とによって構成されている。
【００４４】
Ａ／Ｄ変換回路本体１２は、１サンプリング時間毎に、アナログ入力信号を、所定ビット精度（所定ビット数）のデジタルコードに、デジタルコードの最上位ビット側から１ビット数ずつ段階的に順次Ａ／Ｄ変換する。
【００４５】
Ａ／Ｄ変換回路本体１２は、複数のサブＡ／Ｄ変換器を縦列接続して構成されているが、図１では、誤差補正対象の初段のサブＡ／Ｄ変換器１６と、その後段のサブＡ／Ｄ変換器（２段目〜最終段のサブＡ／Ｄ変換器）１８とに分けて示してある。図１は、後段のサブＡ／Ｄ変換器１８の誤差補正が完了していることを前提として、初段のサブＡ／Ｄ変換器１６の変換誤差を補正する場合の例である。
【００４６】
初段のサブＡ／Ｄ変換器１６にはアナログ入力信号が入力される。初段のサブＡ／Ｄ変換器１６からは、初段のサブデジタルコードと初段のアナログ余剰信号が出力される。初段のアナログ余剰信号は後段のサブＡ／Ｄ変換器１８に入力される。後段のサブＡ／Ｄ変換器１８からは、後段のサブデジタルコードとして、各段（２段目〜最終段）のサブデジタルコードが出力される。
【００４７】
続いて、変換誤差補正回路１４は、複数のサブＡ／Ｄ変換器のうち、誤差補正対象の初段のサブＡ／Ｄ変換器１６におけるＡ／Ｄ変換の誤差補正を行うバックグラウンド型のものである。変換誤差補正回路１４は、１サンプリング時間毎に、Ａ／Ｄ変換回路本体１２から出力されるデジタルコードから、同一のアナログ入力信号をＡ／Ｄ変換して得られる、パイプライン型Ａ／Ｄ変換回路１０よりも低いビット精度の誤差補正用デジタルコードを減算した後、既知のテスト信号を乗算（積算）し、長時間平均をとってゲイン誤差の推定値‘ｇｅｓｔ〜’を算出する。
【００４８】
変換誤差補正回路１４は、誤差補正用Ａ／Ｄ変換器２０と、増幅器（デジタル乗算器）２２，２４と、加算器２６と、減算器２８と、乗算器３０と、長時間平均回路３２とによって構成されている。
【００４９】
ここで、増幅器２２と加算器２６は、初段のサブＡ／Ｄ変換器１６に内蔵される、テスト信号を用いて構成される回路（一例は、図２参照）と合わせて、本発明の演算回路を構成する。演算回路は、Ａ／Ｄ変換器本体１２から出力されるデジタルコードと、テスト信号の成分と、誤差補正対象のサブＡ／Ｄ変換器におけるＡ／Ｄ変換の誤差の成分と、を含むデジタルコードを生成するものである。
【００５０】
誤差補正対象の初段のサブＡ／Ｄ変換器１６には既知のテスト信号が入力される。初段のサブＡ／Ｄ変換器１６から出力される初段のサブデジタルコードは増幅器２２に入力される。
【００５１】
また、誤差補正用Ａ／Ｄ変換器２０には、初段のサブＡ／Ｄ変換器１６に入力されるものと同じアナログ入力信号が入力される。誤差補正用Ａ／Ｄ変換器２０は、アナログ入力信号を、パイプライン型Ａ／Ｄ変換回路１０よりも低いビット精度の誤差補正用デジタルコード（つまり、１〜９ビット精度のいずれか）にＡ／Ｄ変換するものであり、Ａ／Ｄ変換回路本体１２と比べて消費電力も面積も小さいものである。誤差補正用Ａ／Ｄ変換器２０から出力される誤差補正用デジタルコードは増幅器２４に入力される。
【００５２】
増幅器２２の出力と後段のサブＡ／Ｄ変換器１８から出力される後段のサブデジタルコードが加算器２６に入力される。減算器２８の＋端子には加算器２６の出力（デジタルコード）が入力され、−端子には、増幅器２４の出力が入力される。減算器２８の出力（残留デジタルコード（残留誤差））とテスト信号が乗算器３０に入力され、乗算器３０の出力が長時間平均回路３２に入力され、長時間平均回路３２からゲイン誤差の推定値‘ｇｅｓｔ〜’が出力される。
【００５３】
つまり、変換誤差補正回路１４は、図８を簡略化して表した図９に示す従来の変換誤差補正回路１５０と比べて、加算器２６と乗算器３０との間に減算器２８を挿入し、加算器２６の出力（デジタルコード）から、誤差補正用Ａ／Ｄ変換器２０によりアナログ入力信号を低精度のデジタルコードに変換し、さらに、増幅器２４により２倍に増幅した誤差補正用デジタルコードを、減算器２８により減算した後、減算器２８の出力を乗算器３０に入力する構成となっている。
【００５４】
次に、図１に示すパイプライン型Ａ／Ｄ変換回路１０の概略動作を説明する。
【００５５】
アナログ入力信号は、初段のサブＡ／Ｄ変換器１６によってＡ／Ｄ変換され、初段のサブＡ／Ｄ変換器１６から、初段のサブデジタルコードが出力されるとともに、アナログ入力信号と初段のサブデジタルコードとテスト信号に基づいて初段のアナログ余剰信号が出力される。初段のアナログ余剰信号は、後段のサブＡ／Ｄ変換器１８によってさらに段階的に順次Ａ／Ｄ変換され、後段のサブデジタルコードが出力される。
【００５６】
また、アナログ入力信号は、誤差補正用Ａ／Ｄ変換器２０によってＡ／Ｄ変換され、低精度の誤差補正用デジタルコードが出力される。
【００５７】
初段のサブデジタルコードは、増幅器２２によって２倍に増幅され、誤差補正用デジタルコードは、増幅器２４によって同じく２倍に増幅される。ここで、増幅器２２，２４のゲインは、初段のサブＡ／Ｄ変換器１６の出力段の増幅器のゲインの理想値に設定される。
【００５８】
加算器２６により、増幅器２２の出力と後段のサブデジタルコードが加算され、所定ビット数のデジタルコードが出力される。続いて、減算器２８により、加算器２６の出力から増幅器２４の出力が減算され、残留デジタルコードが出力される。さらに続いて、乗算器３０により、減算器２８の出力とテスト信号が乗算され、長時間平均回路３２により、乗算器３０の出力が長時間平均され、長時間平均回路３２から、誤差補正対象の初段のサブＡ／Ｄ変換器４６におけるＡ／Ｄ変換の誤差推定値‘ｇｅｓｔ〜’が出力される。
【００５９】
変換誤差補正回路１４は、アナログ入力信号とテスト信号が無相関である場合に、長時間平均をとることによって、ゲイン誤差の推定値‘ｇｅｓｔ〜’の算出式から、アナログ入力信号を含む項とサブデジタルコードを含む項を取り除くことができるように構成されている。誤差補正用Ａ／Ｄ変換器２０、増幅器２４および減算器２８は、ゲイン誤差の推定値‘ｇｅｓｔ〜’の算出式から、アナログ入力信号を含む項の値を長時間平均をとる前に減算するものである。
【００６０】
これにより、ゲイン誤差の推定値‘ｇｅｓｔ〜’の算出式のうち、アナログ入力信号を含む項の値を大幅に低減することができる。例えば、アナログ入力信号を‘ｙ’とし、初段のサブＡ／Ｄ変換器１６のゲイン誤差を‘ｇ’として、アナログ入力信号ｙを含む項の値（２＋ｇ）ｙから２ｙを減算すれば、アナログ入力信号を含む項の値はｇｙとなる。これにより、ゲイン誤差の推定値‘ｇｅｓｔ〜’を算出する時の収束性を大幅に高めることができ、比較的短時間で高精度な変換誤差補正を行うことができる。
【００６１】
次に、本発明のパイプライン型Ａ／Ｄ変換回路の具体例を挙げて説明する。
【００６２】
図２は、本発明のパイプライン型Ａ／Ｄ変換回路の具体例の構成を表すブロック概念図である。同図に示すパイプライン型Ａ／Ｄ変換回路４０は、Ａ／Ｄ変換回路本体４２と、変換誤差補正回路４４とによって構成されている。
【００６３】
Ａ／Ｄ変換回路本体４２は、１０個のサブＡ／Ｄ変換器を縦列接続して構成されており、各々のサブＡ／Ｄ変換器からは１ビットの各段のサブデジタルコードが出力される。図１の場合と同様に、図２に示す例では、Ａ／Ｄ変換回路本体４２は、誤差補正対象の初段のサブＡ／Ｄ変換器４６と、その後段（２段目〜最終段）のサブＡ／Ｄ変換器（９ビット精度）４８とに分けて示してある。
【００６４】
初段のサブＡ／Ｄ変換器４６は、Ａ／Ｄ変換ユニット７０と、Ｄ／Ａ変換ユニット７２と、減算器７６と、増幅器７８とによって構成されている。また、図２に示す例では、Ｄ／Ａ変換ユニット７２と減算器７６との間に、変換誤差補正回路４４を構成する減算器７４が配置されている。
【００６５】
Ａ／Ｄ変換ユニット７０にはアナログ入力信号ｙが入力される。Ａ／Ｄ変換ユニット７０からは初段のサブデジタルコードＤが出力されるとともに、Ｄ／Ａ変換ユニット７２に入力される。減算器７４の＋端子にはＤ／Ａ変換ユニット７２の出力が入力され、−端子には、既知のテスト信号ｔｓが入力される。減算器７６の＋端子にはアナログ入力信号ｙが入力され、−端子には、減算器７４の出力が入力される。減算器７６の出力が増幅器７８に入力され、増幅器７８からは初段のアナログ余剰信号が出力される。
【００６６】
各々のサブＡ／Ｄ変換器は１．５ビット型のものであり、増幅器７８により、減算器７６の出力電圧が正確に２倍されたアナログ余剰信号が後段のサブＡ／Ｄ変換器に入力されることが理想である。これに対し、図２の例では、初段のサブＡ／Ｄ変換器４６の増幅器７８のゲインが‘１．９’であるとしている。つまり、図８の場合と同様に、増幅器７８のゲインが‘２＋ｇ’で表されるとすると、ゲイン誤差‘ｇ’＝‘−０．１’となる。
【００６７】
つまり、初段のサブＡ／Ｄ変換器４６の増幅器７８は、減算器７６の出力を、本来（変換誤差がない理想的な状態）であれば、２倍して出力するところ、１．９倍して出力することになる。
【００６８】
また、変換誤差補正回路４４は、前述の減算器７４と、減算器８０と、増幅器５２と、加算器５６と、誤差補正用Ａ／Ｄ変換器（４ビット精度）５０と、増幅器５４と、減算器５８と、乗算器６０と、長時間平均回路６２と、乗算器６４と、累積加算回路６６とによって構成されている。
【００６９】
ここで、減算器７４，８０と増幅器５２と加算器５６は、本発明の演算回路の一例を構成する。本実施形態の演算回路は、誤差補正対象の初段のサブＡ／Ｄ変換器４６のサブデジタルコードおよびサブデジタルコードをＤ／Ａ変換したアナログ信号から既知のテスト信号ｔｓを減算するとともに、このテスト信号を減算したサブデジタルコードＤ￣と、Ｄ／Ａ変換したアナログ信号から減算したテスト信号ｔｓの成分と誤差補正対象の初段のサブＡ／Ｄ変換器４６におけるＡ／Ｄ変換の誤差の成分を含む後段のサブＡ／Ｄ変換器４８のサブデジタルコードＤＢＥとを加算してデジタルコードＤＯＵＴを生成する。
【００７０】
また、乗算器６４と累積加算器６６は、増幅器５２，５４のフィードバック調整機能と合わせて本発明の補正回路を構成する。補正回路は、長時間平均回路６２の出力を用いて、演算回路（図２の例では、出力段の加算器５６）から出力されるデジタルコードＤＯＵＴに含まれるＡ／Ｄ変換の誤差の成分を補正するものである。
【００７１】
減算器７４は、前述の通り、初段のサブＡ／Ｄ変換器４６の内部に配置されている。
【００７２】
減算器８０の＋端子には、初段のサブＡ／Ｄ変換器４６から出力される初段のサブデジタルコードが入力され、−端子には、テスト信号ｔｓが入力される。減算器８０の出力は増幅器５２に入力される。
【００７３】
誤差補正用Ａ／Ｄ変換器５０にはアナログ入力信号ｙが入力される。誤差補正用Ａ／Ｄ変換器５０の出力は増幅器５４に入力される。
【００７４】
加算器５６には、増幅器５２の出力と後段のサブＡ／Ｄ変換器４８から出力される９ビットの後段のサブデジタルコードが入力される。減算器５８の＋端子には加算器５６の出力が入力され、−端子には、増幅器５４の出力が入力される。乗算器６０には、減算器５８の出力とテスト信号ｔｓが入力され、乗算器６０の出力は長時間平均回路６２に入力される。乗算器６４には、長時間平均回路６２の出力とゲイン補正重み付け係数が入力され、乗算器６４の出力は累積加算器６６に入力され、累積加算器６６の出力は増幅器５２，５４に入力される。
【００７５】
ここで、アナログ入力信号ｙは、図３のグラフに示すように、各サンプリング時間毎に変化する、０〜９ＭＨｚの帯域のスペクトラムを持つ所定強度の信号であるとする。図３のグラフの縦軸はアナログ入力信号ｙの信号強度を表し、横軸はその周波数を表す。また、図２に示すパイプライン型Ａ／Ｄ変換回路４０のサンプリングレートは２０ＭＨｚであるとする。すなわち、ナイキスト周波数は１０ＭＨｚである。
【００７６】
一方、テスト信号ｔｓは、２＾３２のサンプリング時間毎の周期で繰り返され、各サンプリング時間毎に変化する、疑似ランダム信号（ＰＲＢＳ信号）であるとする。テスト信号ｔｓは、図４のグラフに示すように、ナイキスト周波数よりも低い周波数を持つ、ほぼ白色（信号強度が周波数にほとんど依存しない）の信号である。図４のグラフの縦軸はテスト信号ｔｓの信号強度を表し、横軸はその周波数を表す。また、同図には、テスト信号ｔｓと乗算される減算器５８の出力（残留デジタルコード）ＤＲＥＳも示してある。
【００７７】
次に、図２に示すパイプライン型Ａ／Ｄ変換回路の動作を説明する。
【００７８】
以下の説明では、１サンプリング時間毎に、Ａ／Ｄ変換回路本体４２によりＡ／Ｄ変換が行われるものとする。また、長時間平均をとる際、２＾１２＝４０９６サンプルについて１回長時間平均をとるものとする。つまり、前述のように、サンプリングレートが２０ＭＨｚであることを考えると、２０４．８μＳにつき１回ずつ長時間平均をとることになる。
【００７９】
初段のサブＡ／Ｄ変換器４６では、Ａ／Ｄ変換ユニット７０により、アナログ入力信号ｙがＡ／Ｄ変換され、初段のサブデジタルコードＤが出力されるとともに、初段のサブデジタルコードは、Ｄ／Ａ変換ユニット７２によりＤ／Ａ変換される。
【００８０】
変換誤差補正回路４４では、初段のサブＡ／Ｄ変換器４６内の減算器７４により、Ｄ／Ａ変換ユニット７２の出力から既知のテスト信号ｔｓが減算され、その減算結果Ｄ￣＝Ｄ−ｔｓが出力される。
【００８１】
また、減算器８０により、初段のサブＡ／Ｄ変換器４６から出力される初段のサブデジタルコードＤから同一のテスト信号ｔｓが減算され、その減算結果Ｄ￣が出力される。つまり、Ｄ￣＝Ｄ−ｔｓであり、２つの減算器７４，８０の出力は同じＤ￣となる。続いて、増幅器５２により、減算器８０の出力Ｄ￣が２倍に増幅されて出力される。つまり、増幅器５２の出力電圧は２Ｄ￣となる。
【００８２】
ここで、増幅器５２のゲイン‘Ｇ’は、初期値として、初段のサブＡ／Ｄ変換器４６の増幅器７８の本来期待しているゲインである２倍に設定される。
【００８３】
さらに、誤差補正用Ａ／Ｄ変換器５０により、アナログ入力信号ｙが４ビット精度でデジタルコードにＡ／Ｄ変換され、誤差補正用Ａ／Ｄ変換器５０の出力Ｄは、増幅器５４により、２倍に増幅されて出力される。つまり、増幅器５４の出力は２Ｄとなる。
【００８４】
ここで、増幅器５４のゲイン‘Ｇ’も、初期値として、初段のサブＡ／Ｄ変換器４６の増幅器７８の本来期待しているゲインである２倍に設定される。
【００８５】
また、初段のサブＡ／Ｄ変換器４６では、減算器７６により、アナログ入力信号ｙから減算器７４の出力Ｄ￣が減算され、さらに、増幅器７８により、減算器７６の出力（ｙ−Ｄ￣）が１．９倍に増幅されて出力される。つまり、減算器の出力は１．９（ｙ−Ｄ￣）となる。
【００８６】
後段のサブＡ／Ｄ変換器４８からは、９ビットからなる後段のサブデジタルコードＤＢＥが出力される。ここで、後段のサブデジタルコードＤＢＥは、前述の通り、初段のアナログ余剰信号と等価であると考えることができるので、後段のサブデジタルコードＤＢＥ＝１．９（ｙ−Ｄ￣）で表せる。
【００８７】
続いて、加算器５６により、増幅器５２の出力２Ｄ￣と後段のサブＡ／Ｄ変換器４８の出力ＤＢＥが加算され、デジタルコードＤＯＵＴが出力される。つまり、加算器５６の出力ＤＯＵＴ＝２Ｄ￣＋ＤＢＥ＝１．９ｙ＋０．１Ｄ￣となる。初段のＡ／Ｄ変換器４６の増幅器７８のゲイン‘ｇ’＝１．９に対し、変換誤差補正回路４４の増幅器５２のゲイン‘Ｇ’＝２であるから、両者の差分＝０．１に比例した強度でテスト信号ｔｓの成分がデジタルコードＤＯＵＴに混ざり込んでいる。
【００８８】
続いて、減算器５８により、加算器５６の出力ＤＯＵＴから、増幅器５４の出力２Ｄが減算され、残留デジタルコードＤＲＥＳが出力される。ここで、増幅器５４の出力２Ｄがアナログ入力信号ｙの２倍の電圧２ｙとほぼ等価であると考えると、減算器５８の出力ＤＲＥＳ＝１．９ｙ＋０．１Ｄ￣−２Ｄ＝−０．１ｙ＋０．１Ｄ￣となり、減算器５８の出力ＤＲＥＳに含まれるアナログ入力信号ｙの成分は‘１．９’から‘−０．１’へと大幅に低減される。
【００８９】
このように、加算器５６の出力ＤＯＵＴから、アナログ入力信号ｙの成分を低減させることにより、誤差推定値‘ｇｅｓｔ〜’を算出する時の収束性を大幅に高くすることができ、比較的短時間で高精度な変換誤差補正を行うことができる。
【００９０】
つまり、アナログ入力信号次第では、誤差推定が収束しないケースをほとんど解消することができ、Ａ／Ｄ変換の要求精度と変換誤差推定の収束速度との間に存在するトレードオフも劇的に解消することができる。また、誤差推定の収束安定性が、アナログ入力信号の具体的な波形に影響を受けることがなくなり、バックグラウンドでの誤差推定の安定性、信頼性を飛躍的に向上させることができる。
【００９１】
さらに続いて、乗算器６０により、減算器５８の出力ＤＲＥＳとテスト信号ｔｓが乗算される。つまり、減算器５８の出力ＤＲＥＳ＊ｔｓ＝−０．１ｙ＊ｔｓ＋０．１Ｄ＊ｔｓ−０．１＊ｔｓ２となる。
【００９２】
続いて、長時間平均回路６２により、乗算器６０の出力の長時間平均（サンプル数Ｎ＝２＾１２＝４０９６の累積加算平均）が算出され、増幅器７８のゲイン誤差の推定値‘ｇｅｓｔ〜’が算出される。つまり、推定値ｇｅｓｔ〜＝Ｅ（ＤＯＵＴ＊ｔｓ）＝Ｅ（−０．１ｙ＊ｔｓ＋０．１Ｄ＊ｔｓ−０．１＊ｔｓ２）≒−０．１＊Ｅ（ｔｓ２）となる。Ｅは、同様に長時間平均であることを表す記号である。
【００９３】
残留デジタルコードＤＲＥＳとテスト信号ｔｓの積算の長時間平均をとると、テスト信号ｔｓとその相関成分だけが、ゲイン‘Ｇ’とサブＡ／Ｄ変換器４６のゲイン‘ｇ’の差分だけ重み付けされて出力される。本具体例では、誤差補正用Ａ／Ｄ変換器５０と増幅器５４と減算器５８により、デジタルコードＤＯＵＴからアナログ入力信号ｙの成分の大部分が除去されるので、アナログ入力信号ｙとテスト信号ｔｓの相関成分はほとんど無視することができる。
【００９４】
アナログ入力信号ｙとテスト信号ｔｓの相関成分が無視できる場合、推定値‘ｇｅｓｔ〜’の算出式のうち、Ｅ（−０．１ｙ＊ｔｓ）、Ｅ（０．１Ｄ＊ｔｓ）は、それぞれ、所定サンプル数Ｎの長時間平均をとることにより‘０’に漸近し、推定値ｇｅｓｔ〜＝Ｅ（−０．１＊ｔｓ２）＝−０．１＊Ｅ（ｔｓ２）となる。また、Ｅ（ｔｓ２）は、所定サンプル数Ｎの長時間平均をとることにより既知の値、本例では‘１’に漸近し、推定値ｇｅｓｔ〜＝−０．１＝‘ｇ’となる。
【００９５】
つまり、アナログ入力信号ｙとテスト信号ｔｓの相関成分が無視できる場合、変換誤差補正回路４４により、推定値‘ｇｅｓｔ〜’を得ることができる。また、前述のように、加算器５６の出力ＤＯＵＴから、アナログ入力信号ｙの成分の大部分を除去することにより、従来と比べて、誤差推定値‘ｇｅｓｔ〜’を算出する時の収束性を大幅に高くすることができ、比較的短時間で高精度な変換誤差補正を行うことができる。
【００９６】
続いて、長時間平均回路６２の出力に対して、乗算器６４により、ゲイン補正重み付け係数を乗算する。ここで、ゲイン補正重み付け係数の値は、長時間平均１回（サンプル数Ｎ＝２＾１２＝４０９６回）当たりゲイン誤差‘ｇ’が半分補正される係数の大きさとする。このゲイン補正重み付け係数の値を変えることにより、誤差推定値‘ｇｅｓｔ〜’を算出する時の収束時間を変える（調整する）ことができる。
【００９７】
ゲイン補正重み付け係数の値を小さくすると、増幅器５２，５４のゲインの変化を遅くできるが、この値を小さくしすぎると、増幅器５２，５４のゲインが初期値から最適値（この例の場合は１．９）に収束するまでの収束時間が長くなる。一方、係数の値を大きくすると、増幅器５２，５４のゲインが早く変化するが、この値を大きくしすぎると、増幅器５２，５４のゲインが初期値から最適値を通り過ぎて、かえって収束時間が長くなる場合がある。係数の値はテスト信号ｔｓに依存するので、テスト信号ｔｓに応じて適宜決定することが望ましい。
【００９８】
続いて、乗算器６４の出力は、累積加算器６６により順次累積加算される。そして、累積加算器６６の出力が２つの増幅器５２，５４にフィードバックされ、これらの増幅器５２，５４のゲイン‘Ｇ’が変更（調整）される。これ以後、増幅器５２，５４のゲイン‘Ｇ’が最適値に補正されるまで、上記動作が繰り返される。Ｇが最適値に補正されると、累積加算器６６の出力が固定され、変換誤差補正が完了する。
【００９９】
前述の通り、ゲイン補正重み付け係数の値は、長時間平均１回（サンプル数Ｎ＝２＾１２＝４０９６回）当たりゲイン誤差‘ｇ’が半分補正される係数の大きさであるから、長時間平均を１回終えた後のゲイン‘Ｇ’は２から１．９５へと補正される。同様に、ゲイン‘Ｇ’＝１．９５になった後、もう１度長時間平均をとると、ゲイン‘Ｇ’は１．９５から１．９２５に更新される。これを何度も繰り返すうちゲイン‘Ｇ’は１．９に漸近する。
【０１００】
ゲイン‘Ｇ’が約１．９に収束した後の残留出力コードＤＲＥＳの状態は、誤差補正用Ａ／Ｄ変換器５０の量子化ノイズに等しいので、図５のグラフに示すように、ほぼ白色で、かつ信号強度はアナログ入力信号よりもはるかに小さい。すなわち、ゲイン‘Ｇ’がランダムに補正される項は、誤差補正用Ａ／Ｄ変換器５０を設けることにより劇的に小さくなる。同様に、図５のグラフの縦軸は残留出力コードＤＲＥＳの信号強度を表し、横軸はその周波数を表す。
【０１０１】
なお、本発明において、アナログ入力信号の波形（周波数帯域および信号強度）、テスト信号の波形（ランダム、方形波等）、長時間平均のサンプル数（安定な誤差推定が望める任意の範囲内）は何ら限定されない。また、Ａ／Ｄ変換回路本体のビット数（デジタルコードのビット精度）およびサンプリング周波数、誤差補正対象のサブＡ／Ｄ変換器の位置およびビット数、誤差補正用Ａ／Ｄ変換器のビット数も何ら限定されない。
【０１０２】
本発明によれば、前述のように、誤差推定値の算出式におけるアナログ入力信号とテスト信号の相関成分が無視できる。従って、テスト信号としてランダム信号ではなく、図６のグラフに示すような方形波を用いることもできる。図６のグラフには、テスト信号として５００ＫＨｚの方形波とその高調波の一部を示している。図６のグラフの縦軸はテスト信号の信号強度を表し、横軸はその周波数を表す。また、同図には、残留デジタルコードＤＲＥＳも示してある。
【０１０３】
また、変換誤差補正回路４４による手法は、サブＡ／Ｄ変換器４６の出力段の増幅器７８のゲイン誤差‘ｇ’に限らず、他の様々な構成要素における誤差モデル、誤差の度合いに対しても適用可能である。また、変換誤差補正回路における、誤差推定値の演算回路（演算方法）も何ら限定されない（演算式、誤差補正演算で現れる各種係数の値、ＬＵＴ（ルックアップテーブル）の使用等）。
【０１０４】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【０１０５】
１０，４０，１００，１２０，１５０  パイプライン型Ａ／Ｄ変換回路
１２，４２，１０２，１２２  Ａ／Ｄ変換回路本体
１４，４４，１２４  変換誤差補正回路
１６，１８，４６，４８，１０６，１２６，１２８  サブＡ／Ｄ変換器
２０，５０  誤差補正用Ａ／Ｄ変換器
２２，２４，５２，５４，７８，１１８，１３２  増幅器
２６，５６，１３６  加算器
２８，５８，７４，７６，８０，１１４，１１６，１３０  減算器
３０，６０，６４，１４０  乗算器
３２，６２，１４２  長時間平均回路
６６  累積加算回路
７０，１１０  Ａ／Ｄ変換ユニット
７２，１１２  Ｄ／Ａ変換ユニット
１０４  デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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