(57)【要約】【課題】本発明は、回路構成を簡素化することで、外部リード命令によって迅速なデータの出力が可能である半導体集積回路及びそのデータ出力方法を提供する。【解決手段】本発明は、内部クロックによってリード命令をラッチし、コアストロボ信号を生成するように構成されるストロボ信号生成部；メモリセルに格納されたデータをコアストロボ信号に応じて出力するように構成されるコアブロック；コアブロックから出力されたデータを複数の制御信号によってラッチし、ラッチされたデータを所定の順序に従って出力するように構成されるデータ出力部；及び、コアストロボ信号及び内部クロックを用いて、複数の制御信号を生成するように構成される制御部を備えることを特徴とする。【選択図】図２
2010033691.tif 000002
【特許請求の範囲】
【請求項１】
内部クロックによってリード命令をラッチし、コアストロボ信号を生成するように構成されるストロボ信号生成部；
メモリセルに格納されたデータを前記コアストロボ信号に応じて出力するように構成されるコアブロック；
前記コアブロックから出力されたデータを複数の制御信号によってラッチし、前記ラッチされたデータを所定の順序に従って出力するように構成されるデータ出力部；及び、
前記コアストロボ信号及び前記内部クロックを用いて、前記複数の制御信号を生成するように構成される制御部を備えることを特徴とする半導体集積回路。
【請求項２】
前記半導体集積回路は、外部クロックをバッファリングして、前記内部クロックを生成するための内部クロック生成部をさらに備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記データ出力部は、
前記コアブロックから出力されたデータを、前記複数の制御信号の一部によってラッチするように構成されるパイプラッチ；及び、
前記パイプラッチから出力されたデータを、前記複数の制御信号の一部を除いた残りによって、前記所定の順序に従って出力するように構成されるデータ選択部を備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記制御部は、前記コアストロボ信号及び前記内部クロックによってデータ出力区間を設定し、前記コアストロボ信号及び前記設定されたデータ出力区間に該当する前記内部クロックを用いて、前記複数の制御信号を生成するように構成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
前記複数の制御信号は、データ出力区間信号、基準クロック、データラッチ信号、データシフトクロック、データ選択信号及びデータ出力クロックを含み、
前記制御部は、
前記コアストロボ信号及び前記内部クロックを用いて、前記データ出力区間信号を生成するように構成されるデータ出力区間信号生成部；
前記データ出力区間信号及び前記内部クロックを用いて、前記基準クロックを生成するように構成される基準クロック生成部；
前記コアストロボ信号及び前記内部クロックを用いて、前記データラッチ信号を生成するように構成されるデータラッチ信号生成部；
前記基準クロック及び前記データラッチ信号を用いて、前記データシフトクロックを生成するように構成されるデータシフトクロック生成部；
前記データラッチ信号及び前記基準クロックを用いて、前記データ選択信号を生成するように構成されるデータ選択信号生成部；及び、
前記基準クロック及び前記データ選択信号を用いて、前記データ出力クロックを生成するように構成されるデータ出力クロック生成部を備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項６】
前記データ出力区間信号生成部は、前記コアストロボ信号を前記内部クロックを用いて順次シフトさせた信号を組み合せ、前記データ出力区間信号を生成するように構成されることを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記基準クロックは、第１の基準クロック及び第２の基準クロックを含み、
前記基準クロック生成部は、前記データ出力区間信号の活性化区間に該当する前記内部クロックを前記第１の基準クロックとして出力し、前記データ出力区間信号の活性化区間に該当する前記内部クロックと反対位相の信号を前記第２の基準クロックとして出力するように構成されることを特徴とする請求項５に記載の半導体集積回路。
【請求項８】
データラッチ信号生成部は、前記コアストロボ信号を反転された前記内部クロックによってラッチし、前記データラッチ信号を生成するように構成されることを特徴とする請求項５に記載の半導体集積回路。
【請求項９】
前記データシフトクロック生成部は、前記第１の基準クロック及び前記データラッチ信号の否定論理和を行い、前記データシフトクロックを生成するように構成されることを特徴とする請求項７に記載の半導体集積回路。
【請求項１０】
前記データ選択信号は、第１のデータ選択信号及び第２のデータ選択信号を含み、
前記データ選択信号生成部は、前記データラッチ信号を前記第２の基準クロックによってラッチして前記第１のデータ選択信号を生成し、前記第１のデータ選択信号を前記第１の基準クロックによってラッチして前記第２のデータ選択信号を生成するように構成されることを特徴とする請求項７に記載の半導体集積回路。
【請求項１１】
前記データ出力クロックは、第１のデータ出力クロック及び第２のデータ出力クロックを含み、
前記データ出力クロック生成部は、
前記第２のデータ選択信号を前記第１の基準クロックによってラッチした信号、前記第２のデータ選択信号及び前記第１のデータ選択信号の否定論理積を行った信号と、前記第１の基準クロックとの論理積を行って前記第１のデータ出力クロックを生成し、
前記第１のデータ出力クロックを反転させて前記第２のデータ出力クロックを生成するように構成されることを特徴とする請求項１０に記載の半導体集積回路。
【請求項１２】
前記データ出力部は、
前記コアブロックから出力されたデータを前記データラッチ信号によってラッチし、前記ラッチされたデータを前記データシフトクロックによってシフトさせ、前記シフトされたデータを前記データ選択信号によって選択して出力するように構成されるパイプラッチ；及び、
前記パイプラッチから出力されたデータを前記データ出力クロックによって選択し、所定の順序に従って出力するように構成されるデータ選択部を備えることを特徴とする請求項５に記載の半導体集積回路。
【請求項１３】
リード命令の後、最初に発生された内部信号に基づいて、メモリセルに格納されたデータの整列及び出力のための複数の制御信号を生成する段階；及び、
前記複数の制御信号を用いて、メモリセルから出力される並列データを所定の順序に合う直列データに変換して出力する段階を含むことを特徴とする半導体集積回路のデータ出力方法。
【請求項１４】
前記内部信号は、リード命令を内部クロックによってラッチして生成されたコアストロボ信号であることを特徴とする請求項１３に記載の半導体集積回路のデータ出力方法。
【請求項１５】
前記複数の制御信号は、
データ出力区間を指定するためのデータ出力区間信号；
前記データ出力区間信号に該当する前記内部クロックで生成した基準クロック；
前記並列データをラッチするタイミングを指定するためのデータラッチ信号；
前記パイプラッチに格納されたデータがデータ選択信号及びデータ出力クロックと同期されるように、前記パイプラッチに格納されたデータをシフトさせるデータシフトクロック；
前記パイプラッチから出力されたデータを偶数データ及び奇数データに区分するための前記データ選択信号；及び、
前記偶数データ及び前記奇数データを所定の順序に合う直列データに出力するタイミングを指定するための前記データ出力クロックを含むことを特徴とする請求項１４に記載の半導体集積回路のデータ出力方法。
【請求項１６】
前記データ出力区間信号は、前記コアストロボ信号を前記内部クロックを用いて順次シフトさせた信号を組み合せて生成されることを特徴とする請求項１５に記載の半導体集積回路のデータ出力方法。
【請求項１７】
前記基準クロックは、第１の基準クロック及び第２の基準クロックを含み、
前記データ出力区間信号の活性化区間に該当する前記内部クロックを前記第１の基準クロックとして生成し、前記データ出力区間信号の活性化区間に該当する前記内部クロックを反転させた信号を前記第２の基準クロックとして生成することを特徴とする請求項１５に記載の半導体集積回路のデータ出力方法。
【請求項１８】
前記データラッチ信号は、前記コアストロボ信号を反転された前記内部クロックによってラッチして生成されることを特徴とする請求項１５に記載の半導体集積回路のデータ出力方法。
【請求項１９】
前記並列データを所定の順序に合う直列データに変換して出力する段階は、
前記データラッチ信号によって前記並列データをラッチする段階；
前記ラッチされたデータを前記データシフトクロックによって所定の時間だけシフトさせる段階；
前記シフトされたデータを前記データ選択信号によって偶数データ及び奇数データに区分する段階；及び、
前記偶数データ及び前記奇数データを前記データ出力クロックによって所定の順序を有する直列データに出力する段階を含むことを特徴とする請求項１５に記載の半導体集積回路のデータ出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、半導体集積回路及びそのデータ出力方法に関する。
【背景技術】
【０００２】
図１は、従来の技術による半導体集積回路のブロック図である。
従来の技術による半導体集積回路１０は、図１に示すように、内部クロック生成部１１、ＤＬＬ(Delay Locked Loop)１２、フリップフロップ１３、コアブロック１４、入出力センスアンプ(ＩＯＳＡ)１５、パイプラッチ１６、データ選択部１７、ドメインクロッシングブロック１８及びリード制御部１９を備える。
【０００３】
前述した従来の技術による半導体集積回路１０は、内部クロック(ＩＮＴ＿ＣＬＫ)によって動作する回路領域、すなわち、内部クロックドメインと、ＤＬＬクロック(ＤＬＬ＿ＣＬＫ)によって動作する回路領域、すなわち、ＤＬＬクロックドメインとに分けられる。
【０００４】
内部クロックドメインは、フリップフロップ１３、コアブロック１４及びＩＯＳＡ(１５)を含む。
【０００５】
ＤＬＬクロックドメインは、パイプラッチ１６、データ選択部１７及びリード制御部１９を含む。
【０００６】
内部クロック生成部１１は外部クロック(ＥＸＴ＿ＣＬＫ)を用いて内部クロック(ＩＮＴ＿ＣＬＫ)を生成し、ＤＬＬ(１２)は外部クロック(ＥＸＴ＿ＣＬＫ)を用いてＤＬＬクロック(ＤＬＬ＿ＣＬＫ)を生成する。
【０００７】
ドメインクロッシングブロック１８は、内部クロック(ＩＮＴ＿ＣＬＫ)のタイミングに従う制御動作を、ＤＬＬクロック(ＤＬＬ＿ＣＬＫ)に従うタイミングに転換する動作を行う。
【０００８】
リード制御部１９は、ＤＬＬクロック(ＤＬＬ＿ＣＬＫ)によってパイプラッチ１６及びデータ選択部１７を制御するための各種制御信号(ＰＩＮＺ、ＰＲＯＵＴ、ＲＤＯＵＴ、ＦＤＯＵＴ、ＲＣＬＫ＿ＤＯ、ＦＣＬＫ＿ＤＯ)を生成する。
【０００９】
各種制御信号(ＰＩＮＺ、ＰＲＯＵＴ、ＲＤＯＵＴ、ＦＤＯＵＴ、ＲＣＬＫ＿ＤＯ、ＦＣＬＫ＿ＤＯ)により、パイプラッチ１６及びデータ選択部１７がコアブロック１４から出力された並列データを整列して所定の順序に従って出力する。
【００１０】
現在までの各種アプリケーションは、外部のリード命令によりＣＡＳレーテンシ(CAS Latency)及び外部クロックにデータを同期させるために、ＤＬＬクロックを用いた。
【００１１】
しかしながら、今後の技術動向によれば、各種アプリケーションは、外部のリード命令の後、できるだけ速くデータが出力されることを要求している。
【００１２】
したがって、従来の技術による半導体集積回路１０は、外部のリード命令の後、できるだけ速くデータを出力させるために、ＤＬＬ(１２)、ドメインクロッシングブロック１８及びＤＬＬクロックにより、パイプラッチ１６及びデータ選択部１７を制御するためのリード制御部１９のような複雑でレイアウト面積も大きい回路構成を、大幅修正しなければならない問題点がある。これに似ている技術はアメリカ登録特許6,337,809に開示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米特許６３３７８０９号
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、回路構成を簡素化することで、外部リード命令によって迅速なデータの出力が可能である半導体集積回路及びそのデータ出力方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明による半導体集積回路は、 内部クロックによってリード命令をラッチし、コアストロボ信号を生成するように構成されるストロボ信号生成部；メモリセルに格納されたデータを前記コアストロボ信号に応じて出力するように構成されるコアブロック；前記コアブロックから出力されたデータを複数の制御信号によってラッチし、前記ラッチされたデータを所定の順序に従って出力するように構成されるデータ出力部；及び、前記コアストロボ信号及び前記内部クロックを用いて、前記複数の制御信号を生成するように構成される制御部を備えることを特徴とする。
【００１６】
本発明による半導体集積回路のデータ出力方法は、リード命令の後、最初に発生された内部信号に基づいて、メモリセルに格納されたデータの整列及び出力のための複数の制御信号を生成する段階；及び、前記複数の制御信号を用いて、メモリセルから出力される並列データを所定の順序に合う直列データに変換して出力する段階を含むことを特徴とする。
【発明の効果】
【００１７】
本発明による半導体集積回路及びそのデータ出力方法は、 外部リード命令によって生成された内部信号のうち、最も速いタイミングを有する内部信号を用いてリード動作を制御するので、迅速なデータの出力が可能である。
【００１８】
また、従来には内部クロック及びＤＬＬクロックを用いたが、本発明では内部クロックだけを用いるので、回路構成の簡素化によるレイアウト面積の低減を図ることができる。
【図面の簡単な説明】
【００１９】
【図１】従来の技術による半導体集積回路のブロック図である。
【図２】本発明による半導体集積回路のブロック図である。
【図３】図２のパイプラッチ及びデータ選択部の内部構成を示すブロック図である。
【図４】図２のリード制御部の内部構成を示すブロック図である。
【図５】図４のデータ出力区間信号生成部の回路図である。
【図６】図４の基準クロック生成部の回路図である。
【図７】図４のデータラッチ信号生成部の回路図である。
【図８】図４のデータシフトクロック生成部の回路図である。
【図９】図４のデータ選択信号生成部の回路図である。
【図１０】図４のデータ出力クロック生成部の回路図である。
【図１１】本発明による半導体集積回路の動作タイミング図である。
【発明を実施するための形態】
【００２０】
以下、添付図面に基づき、本発明による半導体集積回路及びそのデータ出力方法の好適な実施例を詳細に説明する。
【００２１】
図２は、本発明による半導体集積回路のブロック図である。
本発明による半導体集積回路１００は、図２に示すように、内部クロック生成部１１０、コアストロボ信号生成部１３０、コアブロック１４０、入出力センスアンプ(ＩＯＳＡ)１５０、データ出力部１８０及びリード制御部１９０を備える。
【００２２】
内部クロック生成部１１０は、外部クロック(ＥＸＴ＿ＣＬＫ)をバッファリングして、内部クロック(ＩＮＴ＿ＣＬＫ)を生成するように構成される。
【００２３】
コアストロボ信号生成部１３０は、内部クロック(ＩＮＴ＿ＣＬＫ)によってリード命令(ＲＤ)をラッチして、コアストロボ信号(ＣＳＴＲＯＢＥＰ)を生成するように構成される。
【００２４】
コアブロック１４０は、メモリセルに格納されたデータをコアストロボ信号(ＣＳＴＲＯＢＥＰ)に応じて出力するように構成される。
【００２５】
データ出力部１８０は、コアブロック１４０から出力されたデータを複数の制御信号によってラッチし、ラッチされたデータを所定の順序に従って出力するように構成される。データ出力部１８０は、パイプラッチ１６０及びデータ選択部１７０を備える。
【００２６】
リード制御部１９０は、コアストロボ信号(ＣＳＴＲＯＢＥＰ)及び内部クロック(ＩＮＴ＿ＣＬＫ)を用いて、複数の制御信号を生成するように構成される。
【００２７】
コアストロボ信号(ＣＳＴＲＯＢＥＰ)は、外部リード命令によって生成された内部信号のうち、最も速いタイミングを有する内部信号である。よって、本発明は、前述した本発明の目的に示すように、外部リード命令の後、できるだけ速くデータの出力が行われるように、リード制御部１９０をコアストロボ信号(ＣＳＴＲＯＢＥＰ)に基づいて複数の制御信号を生成するように構成した。
【００２８】
複数の制御信号は、データラッチ信号(ＰＩＮＺ)、データシフトクロック(ＳＨＩＦＴ＿ＣＬＫ)、データ選択信号(ＲＤＯＵＴ、ＦＤＯＵＴ)及びデータ出力クロック(ＲＣＬＫ＿ＤＯ、ＦＣＬＫ＿ＤＯ)を含む。
【００２９】
図３は、図２のパイプラッチ及びデータ選択部の内部構成を示すブロック図である。
【００３０】
パイプラッチ１６０は、複数のラッチ１６１−１〜１６１−Ｎ、シフト部１６２及び第１の多重化部１６３を備える。
【００３１】
複数のラッチ１６１−１〜１６１−Ｎは、入出力センスアンプ(ＩＯＳＡ)１５０から広域データライン(ＧＩＯ)に伝送される並列データ(ＧＩＯ＿ＥＶ０、ＯＤ０、ＥＶ１、ＯＤ１)をデータラッチ信号(ＰＩＮＺ)によってラッチする。
【００３２】
シフト部１６２は、複数のラッチ１６１−１〜１６１−Ｎから出力されたラッチデータ(ＲＤＯ０、ＦＤＯ０、ＲＤＯ１、ＦＤＯ１)をデータシフトクロック(ＳＨＩＦＴ＿ＣＬＫ)によってシフトさせる。シフト部１６２はラッチからなることができる。
【００３３】
第１の多重化部１６３は、シフト部１６２から出力されたシフトデータ(ＳＨＩＦＴ＿ＲＤＯ０、ＳＨＩＦＴ＿ＦＤＯ０、ＳＨＩＦＴ＿ＲＤＯ１、ＳＨＩＦＴ＿ＦＤＯ１)をデータ選択信号(ＲＤＯＵＴ、ＦＤＯＵＴ)によって選択的に出力する。
【００３４】
データ選択部１７０は、第２の多重化部１７１及びドライバ１７２を備える。
【００３５】
第２の多重化部１７１は、第１の多重化部１６３から出力されたデータ(ＲＤＯ、ＦＤＯ)をデータ出力クロック(ＲＣＬＫ＿ＤＯ、ＦＣＬＫ＿ＤＯ)によって選択的に出力する。
【００３６】
ドライバ１７２は、第２の多重化部１７１の出力をドライビングして、データ入出力パッド(ＤＱ)に出力する。
【００３７】
図４は、図２のリード制御部の内部構成を示すブロック図である。
リード制御部１９０は、図４に示すように、データ出力区間信号生成部１９１、基準クロック生成部１９２、データラッチ信号生成部１９３、データシフトクロック生成部１９４、データ選択信号生成部１９５及びデータ出力クロック生成部１９６を備える。
【００３８】
データ出力区間信号生成部１９１は、コアストロボ信号(ＣＳＴＲＯＢＥＰ)及び内部クロック(ＩＮＴ＿ＣＬＫ)を用いて、データ出力区間信号(ＤＯＵＴＥＮ)を生成するように構成される。
【００３９】
基準クロック生成部１９２は、データ出力区間信号(ＤＯＵＴＥＮ)及び内部クロック(ＩＮＴ＿ＣＬＫ)を用いて、基準クロック(ＩＮＴ＿ＤＯ＿ＦＣＬＫ、ＩＮＴ＿ＤＯ＿ＲＣＬＫ)を生成するように構成される。
【００４０】
データラッチ信号生成部１９３は、コアストロボ信号(ＣＳＴＲＯＢＥＰ)及び内部クロック(ＩＮＴ＿ＣＬＫ)を用いて、データラッチ信号(ＰＩＮＺ)を生成するように構成される。
【００４１】
データシフトクロック生成部１９４は、第１の基準クロック(ＩＮＴ＿ＤＯ＿ＲＣＬＫ)及びデータラッチ信号(ＰＩＮＺ)を用いて、データシフトクロック(ＳＨＩＦＴ＿ＣＬＫ)を生成するように構成される。
【００４２】
データ選択信号生成部１９５は、データラッチ信号(ＰＩＮＺ)及び基準クロック(ＩＮＴ＿ＤＯ＿ＲＣＬＫ、ＩＮＴ＿ＤＯ＿ＦＣＬＫ)を用いて、データ選択信号(ＲＤＯＵＴ、ＦＤＯＵＴ)を生成するように構成される。
【００４３】
データ出力クロック生成部１９６は、第１の基準クロック(ＩＮＴ＿ＤＯ＿ＲＣＬＫ)及びデータ選択信号(ＲＤＯＵＴ、ＦＤＯＵＴ)を用いて、データ出力クロック(ＲＣＬＫ＿ＤＯ、ＦＣＬＫ＿ＤＯ)を生成するように構成される。
【００４４】
図５は、図４のデータ出力区間信号生成部の回路図である。
データ出力区間信号生成部１９１は、図５に示すように、コアストロボ信号(ＣＳＴＲＯＢＥＰ)を内部クロック(ＩＮＴ＿ＣＬＫ)を用いて順次シフトさせた信号を組み合せ、所定の活性化区間を有するデータ出力区間信号(ＤＯＵＴＥＮ)を生成するように構成される。
【００４５】
データ出力区間信号生成部１９１は、第１及び第２のフリップフロップ(ＦＦ１、ＦＦ２)と、第１のラッチ(ＬＴ１)と、第１及び第２のインバータ(ＩＶ１、ＩＶ２)と、第１のナンドゲート(ＮＤ１)と、第１及び第２のノアゲート(ＮＲ１、ＮＲ２)とを備える。
【００４６】
コアストロボ信号(ＣＳＴＲＯＢＥＰ)の活性化により、第１のナンドゲート(ＮＤ１)がハイレバル信号を出力するので、データ出力区間信号(ＤＯＵＴＥＮ)の活性化が開始される。コアストロボ信号(ＣＳＴＲＯＢＥＰ)が第１及び第２のフリップフロップ(ＦＦ１、ＦＦ２)及び第１のラッチ(ＬＴ１)を通して順次ラッチされ、第１のラッチ(ＬＴ１)の出力がローレベルになることで、データ出力区間信号(ＤＯＵＴＥＮ)の活性化が終了される。
【００４７】
図６は、図４の基準クロック生成部の回路図である。
基準クロック生成部１９２は、図６に示すように、第２のナンドゲート(ＮＤ２)、第３〜第５のインバータ(ＩＶ３〜ＩＶ５)、第１の遅延素子(ＤＬＹ１)及び第２の遅延素子(ＤＬＹ２)を備える。
【００４８】
基準クロック生成部１９２は、データ出力区間信号(ＤＯＵＴＥＮ)の活性化区間に該当する内部クロック(ＩＮＴ＿ＣＬＫ)を用いて、第１の基準クロック(ＩＮＴ＿ＤＯ＿ＲＣＬＫ)を生成し、データ出力区間信号(ＤＯＵＴＥＮ)の活性化区間に該当する内部クロック(ＩＮＴ＿ＣＬＫ)を反転させた信号を用いて、第２の基準クロック(ＩＮＴ＿ＤＯ＿ＦＣＬＫ)を生成するように構成される。
【００４９】
第１の基準クロック(ＩＮＴ＿ＤＯ＿ＲＣＬＫ)及び第２の基準クロック(ＩＮＴ＿ＤＯ＿ＦＣＬＫ)は、データラッチ信号(ＰＩＮＺ)と同期されるべきである。しかしながら、第１の予備基準クロック(ＰＲＥ＿ＩＮＴ＿ＤＯ＿ＲＣＬＫ)及び第２の予備基準クロック(ＰＲＥ＿ＩＮＴ＿ＤＯ＿ＦＣＬＫ)は、データラッチ信号(ＰＩＮＺ)及び内部クロック(ＩＮＴ＿ＣＬＫ)に基づいて半周期のタイミング誤差を有する。よって、第１の予備基準クロック(ＰＲＥ＿ＩＮＴ＿ＤＯ＿ＲＣＬＫ)及び第２の予備基準クロック(ＰＲＥ＿ＩＮＴ＿ＤＯ＿ＦＣＬＫ)を、第１の遅延素子(ＤＬＹ１)及び第２の遅延素子(ＤＬＹ２)を通して各々遅延させることで、第１の基準クロック(ＩＮＴ＿ＤＯ＿ＲＣＬＫ)及び第２の基準クロック(ＩＮＴ＿ＤＯ＿ＦＣＬＫ)がデータラッチ信号(ＰＩＮＺ)と同期されるようにする(図１１参照)。
【００５０】
図７は、図４のデータラッチ信号生成部の回路図である。
データラッチ信号生成部１９３は、図７に示すように、第２のラッチ(ＬＴ２)を用いて、コアストロボ信号(ＣＳＴＲＯＢＥＰ)を反転された内部クロック(ＩＮＴ＿ＣＬＫ)によってラッチし、データラッチ信号(ＰＩＮＺ)を生成するように構成される。
【００５１】
図８は、図４のデータシフトクロック生成部の回路図である。
データシフトクロック生成部１９４は、図８に示すように、第３のノアゲート(ＮＲ３)を用いて、第１の基準クロック(ＩＮＴ＿ＤＯ＿ＲＣＬＫ)及びデータラッチ信号(ＰＩＮＺ)の否定論理和を行い、データシフトクロック(ＳＨＩＦＴ＿ＣＬＫ)を生成するように構成される。
【００５２】
図９は、図４のデータ選択信号生成部の回路図である。
データ選択信号生成部１９５は、図９に示すように、第３及び第４のフリップフロップ(ＦＦ３、ＦＦ４)を備える。データ選択信号生成部１９５は、データラッチ信号(ＰＩＮＺ)を第２の基準クロック(ＩＮＴ＿ＤＯ＿ＦＣＬＫ)によってラッチして第１のデータ選択信号(ＲＤＯＵＴ)を生成し、第１のデータ選択信号(ＲＤＯＵＴ)を第１の基準クロック(ＩＮＴ＿ＤＯ＿ＲＣＬＫ)によってラッチして第２のデータ選択信号(ＦＤＯＵＴ)を生成するように構成される。
【００５３】
図１０は、図４のデータ出力クロック生成部の回路図である。
データ出力クロック生成部１９６は、図１０に示すように、第５のフリップフロップ(ＦＦ５)と、第３及び第４のナンドゲート(ＮＤ３、ＮＤ４)と、第６〜第８のインバータ(ＩＶ６〜ＩＶ８)とを備える。
【００５４】
データ出力クロック生成部１９６は、第２のデータ選択信号(ＦＤＯＵＴ)を第１の基準クロック(ＩＮＴ＿ＤＯ＿ＲＣＬＫ)によってラッチした信号、第２のデータ選択信号(ＦＤＯＵＴ)及び第１のデータ選択信号(ＲＤＯＵＴ)の否定論理和を行った信号と、第１の基準クロック(ＩＮＴ＿ＤＯ＿ＲＣＬＫ)との論理積を行って第１のデータ出力クロック(ＲＣＬＫ＿ＤＯ)を生成するように構成される。データ出力クロック生成部１９６は、第１のデータ出力クロック(ＲＣＬＫ＿ＤＯ)を反転させて、第２のデータ出力クロック(ＦＣＬＫ＿ＤＯ)を生成するように構成される。
【００５５】
図１１は、本発明による半導体集積回路の動作タイミング図である。
このように構成された本発明による半導体集積回路のデータ出力方法を、図１１を参照して説明すれば、次の通りである。
【００５６】
図２のコアストロボ信号生成部１３０が、リード命令(ＲＤ)を内部クロック(ＩＮＴ＿ＣＬＫ)によってラッチし、コアストロボ信号(ＣＳＴＲＯＢＥＰ)を生成する。
【００５７】
図５のデータ出力区間信号生成部１９１が、内部クロック(ＩＮＴ＿ＣＬＫ)によってコアストロボ信号(ＣＳＴＲＯＢＥＰ)を順次シフトさせ、データ出力区間信号(ＤＯＵＴＥＮ)を生成する。データ出力区間信号(ＤＯＵＴＥＮ)は、コアストロボ信号(ＣＳＴＲＯＢＥＰ)の活性化時点からパッド(ＤＱ)を通してデータ出力が完了するまでの区間を定義する。
【００５８】
図７のデータラッチ信号生成部１９３が、コアストロボ信号(ＣＳＴＲＯＢＥＰ)を内部クロック(ＩＮＴ＿ＣＬＫ)の立ち下りエッジによりラッチ及び反転させ、データラッチ信号(ＰＩＮＺ)を生成する。
【００５９】
図６の基準クロック生成部１９２が、データ出力区間信号(ＤＯＵＴＥＮ)の活性化区間に該当する内部クロック(ＩＮＴ＿ＣＬＫ)を用いて、データラッチ信号(ＰＩＮＺ)と同期される基準クロック(ＩＮＴ＿ＤＯ＿ＲＣＬＫ、ＩＮＴ＿ＤＯ＿ＦＣＬＫ)を生成する。
【００６０】
図３の複数のラッチ１６１−１〜１６１−Ｎが、データラッチ信号(ＰＩＮＺ)により、入出力センスアンプ(ＩＯＳＡ)１５０から広域データライン(ＧＩＯ)に伝送される並列データ(ＧＩＯ＿ＥＶ０、ＯＤ０、ＥＶ１、ＯＤ１)をラッチする。
【００６１】
図８のデータシフトクロック生成部１９４が、第１の基準クロック(ＩＮＴ＿ＤＯ＿ＲＣＬＫ)及びデータラッチ信号(ＰＩＮＺ)の否定論理和を行い、データシフトクロック(ＳＨＩＦＴ＿ＣＬＫ)を生成する。
【００６２】
図３のシフト部１６２が、複数のラッチ１６１−１〜１６１−Ｎから出力されたラッチデータ(ＬＡＴＣＨ＿ＤＯ：ＲＤＯ０、ＦＤＯ０、ＲＤＯ１、ＦＤＯ１)を、データシフトクロック(ＳＨＩＦＴ＿ＣＬＫ)により、データ選択信号(ＲＤＯＵＴ、ＦＤＯＵＴ)に合うようにシフトさせる。
【００６３】
図９のデータ選択信号生成部１９５が、データラッチ信号(ＰＩＮＺ)を第２の基準クロック(ＩＮＴ＿ＤＯ＿ＦＣＬＫ)によってラッチして第１のデータ選択信号(ＲＤＯＵＴ)を生成し、第１のデータ選択信号(ＲＤＯＵＴ)を第１の基準クロック(ＩＮＴ＿ＤＯ＿ＲＣＬＫ)によってラッチして第２のデータ選択信号(ＦＤＯＵＴ)を生成する。
【００６４】
図３の第１の多重化部１６３が、シフト部１６２から出力されたシフトデータ(ＳＨＩＦＴ＿ＲＤＯ０＆１：ＳＨＩＦＴ＿ＲＤＯ０、ＳＨＩＦＴ＿ＲＤＯ１／ＳＨＩＦＴ＿ＦＤＯ０＆１：ＳＨＩＦＴ＿ＦＤＯ０、ＳＨＩＦＴ＿ＦＤＯ１)を、データ選択信号(ＲＤＯＵＴ、ＦＤＯＵＴ)により、偶数データ(ＲＤＯ)及び奇数データ(ＦＤＯ)に区分して出力する。
【００６５】
図１０のデータ出力クロック生成部１９６が、第２のデータ選択信号(ＦＤＯＵＴ)を第１の基準クロック(ＩＮＴ＿ＤＯ＿ＲＣＬＫ)によってラッチした信号、第２のデータ選択信号(ＦＤＯＵＴ)及び第１のデータ選択信号(ＲＤＯＵＴ)の否定論理積を行った信号と、第１の基準クロック(ＩＮＴ＿ＤＯ＿ＲＣＬＫ)との論理積を行って第１のデータ出力クロック(ＲＣＬＫ＿ＤＯ)を生成し、第１のデータ出力クロック(ＲＣＬＫ＿ＤＯ)を反転させて第２のデータ出力クロック(ＦＣＬＫ＿ＤＯ)を生成する。
【００６６】
図３の第２の多重化部１７１が、第１の多重化部１６３から出力された偶数データ(ＲＤＯ)及び奇数データ(ＦＤＯ)を、データ出力クロック(ＲＣＬＫ＿ＤＯ、ＦＣＬＫ＿ＤＯ)により、所定の順序に合う直列データ、すなわち、ＥＶ０、ＯＤ０、ＥＶ１、ＯＤ１として出力する。
【００６７】
第２の多重化部１７１から出力された直列データ、すなわち、ＥＶ０、ＯＤ０、ＥＶ１、ＯＤ１は、ドライバ１７２によりドライビングされてデータ入出力パッド(ＤＱ)に出力される。
【００６８】
つまり、本発明は、外部リード命令の後、できるだけ速くデータ出力が行われるように、外部リード命令によって生成された内部信号のうち、最も速いタイミングを有する内部信号であるコアストロボ信号(ＣＳＴＲＯＢＥＰ)に基づいて半導体集積回路のリード動作が行われる。
【００６９】
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【符号の説明】
【００７０】
１００…半導体集積回路
１１０…内部クロック生成部
１３０…コアストロボ信号生成部
１４０…コアブロック
１５０…ＩＯＳＡ
１６０…パイプラッチ
１７０…データ選択部
１８０…データ出力部
１９０…リード制御部
１９１…データ出力区間信号生成部
１９２…基準クロック生成部
１９３…データラッチ信号生成部
１９４…データシフトクロック生成部
１９５…データ選択信号生成部
１９６…データ出力クロック生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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