(57)【要約】【課題】寄生容量を低減しつつ、トランジスタが形成される半導体層に歪応力を与える。【解決手段】半導体層３に形成されたコレクタ層３ａの表面および裏面にストレス印加層５を形成し、ストレス印加層５を介して埋め込み絶縁層６上に配置されたベース層９をコレクタ層３ａの側壁に選択的に形成し、ベース層９の側壁を絶縁膜１０から露出させる開口部１２を形成し、開口部１２を介してベース層９の側壁に接続されたエミッタ層１３ａを埋め込み絶縁層６上に形成する。【選択図】      図１８
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【特許請求の範囲】
【請求項１】
絶縁層上の一部の領域に配置された半導体層に形成されたコレクタ層と、
前記絶縁層上に配置され、前記半導体層の側壁に形成されたベース層と、
前記絶縁層上に配置され、前記ベース層の側壁に形成されたエミッタ層と、
前記半導体層の表面または裏面の少なくとも一方の面に形成され、前記半導体層に歪応力を与えるストレス印加層をさらに備えることを特徴とする半導体装置。
【請求項２】
前記ベース層と前記エミッタ層との間に形成された絶縁膜と、
前記絶縁膜の側面に形成され、前記ベース層の側壁を前記絶縁膜から露出させる開口部とをさらに備え、
前記ベース層と前記エミッタ層とは、前記開口部を通して接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コレクタ層上に端面が揃うように配置されたベース引き出し電極をさらに備え、
前記ベース層は、前記半導体層の側壁および前記ベース引き出し電極の側壁に接するように配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
絶縁層上に形成された半導体層の一部を除去することで、前記絶縁層の一部を前記半導体層から露出させる工程と、
前記半導体層上にストレス印加層を形成する工程と、
エピタキシャル成長にて前記絶縁層上に配置されたベース層を前記半導体層の側壁に形成する工程と、
前記ベース層の側壁が覆われるように前記絶縁層上に絶縁膜を形成する工程と、
前記絶縁膜の側壁にスペーサ膜を形成する工程と、
前記スペーサ膜をマスクとして前記絶縁層上の絶縁膜をエッチングすることにより、前記ベース層の側壁を前記絶縁膜から露出させる開口部を形成する工程と、
前記開口部を介して前記ベース層に接続されるエミッタ層を前記絶縁層上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
絶縁層上に形成された半導体層の一部を除去することで、前記絶縁層の一部を前記半導体層から露出させる工程と、
前記半導体層をマスクとして前記絶縁層をエッチングすることで、前記半導体層を支持しつつ前記半導体層の裏面の一部を露出させる狭窄部を前記絶縁層に形成する工程と、
前記半導体層の表面上および前記絶縁層から露出された前記半導体層の裏面上にストレス印加層を形成する工程と、
前記ストレス印加層が形成された前記半導体層の裏面に埋め込まれた埋め込み絶縁層を前記絶縁層上に形成する工程と、
エピタキシャル成長にて前記埋め込み絶縁層上に配置されたベース層を前記半導体層の側壁に形成する工程と、
前記ベース層の側壁に接続されたエミッタ層を前記埋め込み絶縁層上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、歪応力が与えられた横型ヘテロバイポーラトランジスタに適用したものである。
【背景技術】
【０００２】
バイポーラトランジスタの高速化および低消費電力化を図るためには、遮断周波数を向上させることが求められる。ここで、バイポーラトランジスタの遮断周波数を向上させるために、バイポーラトランジスタを構成する半導体に歪応力を与えることで、キャリアの移動度を向上させる方法が知られている。
例えば、特許文献１には、シリコン基板上にシリコンポストを垂直方向に形成し、垂直方向に伸び応力を与えるストレス印加層をシリコンポストの側面に形成することで、トランジスタの遮断周波数を向上させる方法が開示されている。
【０００３】
しかしながら、特許文献１に開示された方法では、バイポーラトランジスタのコレクタ層、ベース層およびエミッタ層がシリコン基板上に垂直に積層されるため、寄生容量が大きくなてしまう。
【０００４】
【特許文献１】特開２００８−４１８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の目的は、寄生容量を低減しつつ、トランジスタが形成される半導体層に歪応力を与えることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様によれば、絶縁層上の一部の領域に配置された半導体層に形成されたコレクタ層と、前記絶縁層上に配置され、前記半導体層の側壁に形成されたベース層と、前記絶縁層上に配置され、前記ベース層の側壁に形成されたエミッタ層と、前記半導体層の表面または裏面の少なくとも一方の面に形成され、前記半導体層に歪応力を与えるストレス印加層をさらに備えることを特徴とする半導体装置を提供する。
【０００７】
また、本発明の一態様によれば、絶縁層上に形成された半導体層の一部を除去することで、前記絶縁層の一部を前記半導体層から露出させる工程と、前記半導体層上にストレス印加層を形成する工程と、エピタキシャル成長にて前記絶縁層上に配置されたベース層を前記半導体層の側壁に形成する工程と、前記ベース層の側壁が覆われるように前記絶縁層上に絶縁膜を形成する工程と、前記絶縁膜の側壁にスペーサ膜を形成する工程と、前記スペーサ膜をマスクとして前記絶縁層上の絶縁膜をエッチングすることにより、前記ベース層の側壁を前記絶縁膜から露出させる開口部を形成する工程と、前記開口部を介して前記ベース層に接続されるエミッタ層を前記絶縁層上に形成する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【０００８】
また、本発明の一態様によれば、絶縁層上に形成された半導体層の一部を除去することで、前記絶縁層の一部を前記半導体層から露出させる工程と、前記半導体層をマスクとして前記絶縁層をエッチングすることで、前記半導体層を支持しつつ前記半導体層の裏面の一部を露出させる狭窄部を前記絶縁層に形成する工程と、前記半導体層の表面上および前記絶縁層から露出された前記半導体層の裏面上にストレス印加層を形成する工程と、前記ストレス印加層が形成された前記半導体層の裏面に埋め込まれた埋め込み絶縁層を前記絶縁層上に形成する工程と、エピタキシャル成長にて前記埋め込み絶縁層上に配置されたベース層を前記半導体層の側壁に形成する工程と、前記ベース層の側壁に接続されたエミッタ層を前記埋め込み絶縁層上に形成する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
以上説明したように、本発明によれば、寄生容量を低減しつつ、トランジスタが形成される半導体層に歪応力を与えることが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
図１〜図１８は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図１において、半導体基板１上には、絶縁層２を介して半導体層３が形成されている。なお、半導体層３の材質はＳｉに限定されることなく、例えば、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＧａＩｎＡｓＰなどの中から選択するようにしてもよい。また、絶縁層２を介して半導体層３が形成された半導体基板１としては、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いることができる。
そして、Ｂ、Ｐ、Ａｓなどの不純物を半導体層３にイオン注入することにより、バイポーラトランジスタのコレクタ層を形成するために必要な不純物拡散層を半導体層３に形成する。
【００１１】
次に、図２に示すように、リソグラフィー技術を用いることで、半導体層３上にレジストパターンＲ１を形成する。そして、レジストパターンＲ１をマスクとして半導体層３の異方性エッチングを行うことで、絶縁層２上に形成された半導体層３の一部を除去し、絶縁層２の一部を半導体層３から露出させる。なお、絶縁層２上に残される半導体層３の面積は、バイポーラトランジスタのコレクタ層の領域が確保できるように設定することができる。また、半導体層３から露出される絶縁層２の面積は、バイポーラトランジスタのベース層およびエミッタ層の領域が確保できるように設定することができる。
【００１２】
次に、図３に示すように、レジストパターンＲ１を除去する。そして、半導体層３をマスクとして絶縁層２をウェットエッチングすることで、半導体層３を支持しつつ半導体層３の裏面の一部を露出させる狭窄部４を絶縁層２に形成する。なお、狭窄部４の幅は、半導体基板１が露出されないようにして、バイポーラトランジスタのコレクタ層の裏面が絶縁層２から露出されるように設定することが好ましい。
【００１３】
次に、図４に示すように、ＣＶＤなどの方法を用いることで、半導体層３に歪応力を与えるストレス印加層５を半導体層３の表面上および絶縁層２から露出された半導体層３の裏面上に形成する。なお、ストレス印加層５としては、例えば、シリコン窒化膜またはシリコン窒化膜とシリコン酸化膜との積層膜などを用いることができる。あるいは、半導体層３がＳｉの場合、電気的接続を兼用する部分ではＳｉＧｅ混晶を用いるようにしてもよい。
【００１４】
次に、図５に示すように、ＣＶＤなどの方法を用いることで、半導体層３の裏面が埋め込まれるようにして、絶縁層２および半導体層３上に埋め込み絶縁層６を形成する。なお、埋め込み絶縁層６としては、例えば、シリコン酸化膜などを用いることができる。
【００１５】
次に、図６に示すように、ＣＭＰなどの方法を用いることで、埋め込み絶縁層６を平坦化する。そして、平坦化された埋め込み絶縁層６のウェットエッチングを行うことにより、半導体層３の表面上および側面上のストレス印加層５を露出させる。なお、半導体層３の表面上および側面上のストレス印加層５を露出させる場合、半導体層３の裏面上のストレス印加層５は露出させないようにすることが好ましい。
【００１６】
次に、図７に示すように、ＣＶＤなどの方法を用いることで、導電層７および絶縁層８を半導体層３上に順次積層する。なお、導電層７としては、例えば、多結晶シリコン膜などを用いることができる。また、絶縁層８としては、例えば、シリコン酸化膜などを用いることができる。
【００１７】
次に、図８に示すように、リソグラフィー技術を用いることで絶縁層８上にレジストパターンＲ２を形成する。そして、レジストパターンＲ２をマスクとして絶縁層８および導電層７の異方性エッチングを行うことで、ベース引き出し電極７ａを半導体層３上に形成するとともに、ベース引き出し電極７ａ上に絶縁層８ａを形成する。
【００１８】
次に、図９に示すように、レジストパターンＲ２を絶縁層８ａ上から除去する。そして、リソグラフィー技術を用いることで、ベース引き出し電極７ａを境界として内側の半導体層３上を覆うレジストパターンＲ３を形成する。ここで、レジストパターンＲ３の端部は、絶縁層８ａ上にかかるように配置することが好ましい。そして、レジストパターンＲ３および絶縁層８ａをマスクとして、ストレス印加層５および半導体層３の異方性エッチングを行うことで、半導体層３下のストレス印加層５が埋め込み絶縁層６上に残るようにして、半導体層３上および半導体層３の側壁のストレス印加層５を除去し、ストレス印加層５を介して埋め込み絶縁層６上に配置されたコレクタ層３ａを形成するとともに、コレクタ層３ａの裏面からストレス印加層５が引き出されるようにする。
なお、図９の例では、ベース引き出し電極７ａを境界として外側の半導体層３を除去する方法について説明したが、ベース引き出し電極７ａを境界として内側の半導体層３を除去するようにしてもよい。
【００１９】
次に、図１０に示すように、レジストパターンＲ３をコレクタ層３ａ上から除去する。そして、エピタキシャル成長を用いることで、ストレス印加層５を介して埋め込み絶縁層６上に配置されたベース層９をコレクタ層３ａおよびベース引き出し電極７ａの側壁に選択的に形成する。なお、コレクタ層３ａの材料がＳｉの場合、ベース層９の材料としては、ＳｉＧｅを用いることが好ましい。これにより、コレクタ層３ａとベース層９の界面にヘテロ接合を形成することができ、バイポーラトランジスタの高速化を図ることができる。
【００２０】
次に、図１１に示すように、ＣＶＤなどの方法を用いることで、ベース層９の側壁が覆われるようにして、コレクタ層３ａおよび埋め込み絶縁層６上に絶縁膜１０を形成する。なお、絶縁膜１０としては、例えば、シリコン酸化膜などを用いることができる。
【００２１】
次に、図１２に示すように、ＣＶＤなどの方法を用いることで、絶縁膜１０上にスペーサ膜１１を形成する。なお、スペーサ膜１１は、絶縁膜１０と異なる材質を用いることができ、例えば、多結晶シリコン膜などを用いることができる。そして、ソグラフィー技術を用いることで、絶縁層８ａから露出したコレクタ層３ａ上を覆うレジストパターンＲ５を形成する。そして、レジストパターンＲ５をマスクとして、スペーサ膜１１の異方性エッチングを行うことで、絶縁膜１０の側壁にスペーサ膜１１を残したまま、埋め込み絶縁層６上および絶縁層８ａ上のスペーサ膜１１を除去する。
【００２２】
次に、図１３に示すように、レジストパターンＲ５をコレクタ層３ａ上から除去する。そして、スペーサ膜１１をマスクとして絶縁膜１０をウェットエッチングすることで、絶縁層８ａ上の絶縁膜１０を除去するとともに、ベース層９の側壁を絶縁膜１０から露出させる開口部１２を形成する。なお、開口部１２の開口面積は、絶縁膜１０の膜厚にて決定されるため、エミッタ層の面積に対応するように絶縁膜１０の膜厚を設定することができる。
【００２３】
次に、図１４に示すように、ＣＶＤまたはエピタキシャル成長などの方法を用いることで、開口部１２を介してベース層９の側壁に接続された導電層１３を埋め込み絶縁層６上に形成する。なお、導電層１３としては、例えば、多結晶シリコン膜などを用いることができる。
【００２４】
次に、図１５に示すように、ソグラフィー技術を用いることで、スペーサ膜１１よりも外側の導電層１３上を覆うレジストパターンＲ６を形成する。そして、レジストパターンＲ６をマスクとして導電層１３をエッチングすることで、スペーサ膜１１よりも内側の導電層１３を除去し、ストレス印加層５を介して埋め込み絶縁層６上に配置されたエミッタ層１３ａをベース層９の横に形成する。
【００２５】
次に、図１６に示すように、絶縁層８ａおよび絶縁膜１０の異方性エッチングを行うことにより、ベース引き出し電極７ａ上から絶縁層８ａを除去するとともに、ベース引き出し電極７ａのコレクタ層３ａ側の側壁にサイドウォール１０ａを形成する。
【００２６】
次に、図１７に示すように、レジストパターンＲ６をエミッタ層１３ａ上から除去する。そして、スパッタまたは蒸着などの方法を用いることにより、コレクタ層３ａ、ベース引き出し電極７ａおよびエミッタ層１３ａ上にシリサイド形成用の金属膜を形成する。なお、シリサイド形成用の金属膜としては、例えば、Ｎｉ、Ｃｏ、Ｗ、Ｍｏなどを用いることができる。
そして、シリサイド形成用の金属膜が形成されたコレクタ層３ａ、ベース引き出し電極７ａおよびエミッタ層１３ａの熱処理を行うことにより、シリサイド形成用の金属膜をその下地の半導体と反応させ、コレクタ層３ａ、ベース引き出し電極７ａおよびエミッタ層１３ａの上層にシリサイド層１４を形成する。そして、コレクタ層３ａ、ベース引き出し電極７ａおよびエミッタ層１３ａの上層にシリサイド層１４が形成されると、未反応の金属膜を除去する。
【００２７】
次に、図１８に示すように、ＣＶＤなどの方法を用いることで、シリサイド層１４上に層間絶縁膜１５を形成する。なお、層間絶縁膜１５としては、例えば、シリコン酸化膜などを用いることができる。そして、シリサイド層１４を介してコレクタ層３ａ、ベース引き出し電極７ａおよびエミッタ層１３ａにそれぞれ接続されたコンタクト電極１６を層間絶縁膜１５内に形成する。そして、コンタクト電極１６を介してコレクタ層３ａ、ベース引き出し電極７ａおよびエミッタ層１３ａにそれぞれ接続された配線１７を層間絶縁膜１５上に形成する。
【００２８】
これにより、コレクタ層３ａ、ベース層９およびエミッタ層１３ａを、ストレス印加層５を介して埋め込み絶縁層６上に自己整合的に形成することが可能となる。このため、寄生容量を低減しつつ、横型バイポーラトランジスタを形成することが可能となるとともに、コレクタ層３ａ、ベース層９およびエミッタ層１３ａに歪応力を与えることが可能となり、遮断周波数を向上させることを可能として、バイポーラトランジスタの高速化を図ることが可能となる。
また、コレクタ層３ａ、ベース層９およびエミッタ層１３ａを絶縁層２上に横方向に配置することで、構成の複雑化を抑えつつ、コレクタ層３ａ、ベース層９およびエミッタ層１３ａとのコンタクトをとることが可能となり、製造工程の煩雑化を抑制しつつ、寄生容量を低減することができる。
【００２９】
なお、上述した実施形態では、コレクタ層３ａの裏面にストレス印加層５を形成するために、絶縁層２に狭窄部４を形成する方法について説明したが、絶縁層２と半導体層３との間にストレス印加層５が予め設けられたＳＯＩ基板を用いるようにしてもよい。
また、上述した実施形態では、コレクタ層３ａの裏面にストレス印加層５を形成する方法について説明したが、コレクタ層３ａの裏面にストレス印加層５を設けることなく、コレクタ層３ａの表面にのみストレス印加層５を設けるようにしてもよいし、絶縁層２に狭窄部４を形成することなく、絶縁層２上および半導体層３上にストレス印加層５を形成するようにしてもよい。
また、上述した実施形態では、コレクタ層３ａの裏面にストレス印加層５を形成するとともに、ベース層９下およびエミッタ層１３ａ下にもストレス印加層５を設ける方法について説明したが、ベース層９下およびエミッタ層１３ａ下のストレス印加層５はなくてもよい。
また、上述した実施形態では、横型バイポーラトランジスタを２個分だけ形成する方法について説明したが、１個または３個分以上の横型バイポーラトランジスタを形成する方法に適用してもよい。
また、上述した実施形態では、ストレス印加層５を介してベース引き出し電極７ａをコレクタ層３ａ上に配置する方法について説明したが、ベース引き出し電極７ａは必ずしもコレクタ層３ａ上に配置する必要はなく、例えば、ベース層９に対してコレクタ層３ａと並列に配置されるように、埋め込み絶縁層６上にベース引き出し電極７ａを形成するようにしてもよい。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図９】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図１１】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図１２】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図１３】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図１４】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図１５】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図１６】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図１７】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【図１８】本発明の一実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００３１】
１  半導体基板、２  絶縁層、３  半導体層、３ａ  コレクタ層、４  狭窄部、５  ストレス印加層、６  埋め込み絶縁層、７、１３  導電層、７ａ  ベース引き出し電極、８、８ａ  絶縁層、９  ベース層、１０  絶縁膜、１０ａ  サイドウォール、１１  スペーサ膜、１２  開口部、１３ａ  エミッタ層、１４  シリサイド層、１５  層間絶縁膜、１６  コンタクト電極、１７  配線、Ｒ１〜Ｒ６  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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