(57)【要約】【課題】  ＦＥＴ特性値の向上が可能である、ゲート絶縁膜層形成材料、電界効果型トランジスタ及びこの電界効果型トランジスタの製造方法を提供する。【解決手段】  ゲート電極、ソース−ドレイン電極、チャネル層を構成する半導体層及びゲート電極とチャネル層とに挟まれたゲート絶縁膜を備えた電界効果型トランジスタ用のゲート絶縁膜層形成材料であって、前記ゲート絶縁膜がエポキシ樹脂からなり、このエポキシ樹脂の硬化剤として下記一般式（１）で示される重縮合型アリーロキシシラン化合物を用いるゲート絶縁膜層形成材料。  【選択図】  図１
2010108986.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極、ソース−ドレイン電極、チャネル層を構成する半導体層及びゲート電極とチャネル層とに挟まれたゲート絶縁膜を備えた電界効果型トランジスタ用のゲート絶縁膜層形成材料であって、前記ゲート絶縁膜がエポキシ樹脂からなり、このエポキシ樹脂の硬化剤として下記一般式（１）で示される重縮合型アリーロキシシラン化合物を用いるゲート絶縁膜層形成材料。
【化１】
2010108986.tif 000006
（式中、Ｒ１、Ｒ２は炭化水素基、Ｒ３は直接結合基、２価の炭化水素基、Ｏ、Ｓ、ＳＯ２であり、Ａｒ１、Ａｒ２はアリーレン基、ｍは０以上の整数、ｎは１以上の整数である。）
【請求項２】
請求項１において、一般式（１）中のＲ１及びＲ２が、それぞれ同一又は異なる炭化水素基であって、メチル、エチル、イソプロピル、ｎ−プロピル、イソブチル、ｎ−ブチル、ｓｅｃ−ブチル、ｔｅｒｔ−ブチル、２−エチルへキシル、シクロヘキシル、ベンジル、トリフルオロメチル、２−エトキシエチル、ビニルの置換又は非置換のアルキル基、フェニル、２−，３−又は４−メチルフェニル、２−，３−又は４−エチルフェニル、２−，３−又は４−イソプロピルフェニル、２−，３−又は４−イソブチルフェニル、２−，３−又は４−ｔｅｒｔ−ブチルフェニル、２−，３−又は４−ベンジルフェニル、２−，３−又は４−クロルフェニル、２−，３−又は４−エトキシフェニル、２−，３−又は４−フェニルフェニルの置換又は非置換のアリール基の、少なくとも一つ以上を選んでなるゲート絶縁膜層形成材料。
【請求項３】
請求項１又は２において、一般式（１）中のＲ３が、ヒドロキノン、レゾルシン、カテコール、ピロガロール、フロログリシン、１，２，４−ヒドロキシベンゼン、ｏ，ｏ’−ビフェノール、ｏ，ｍ’−ビフェノール、ｏ，ｐ’−ビフェノール、ｍ，ｍ’−ビフェノール、ｍ，ｐ’−ビフェノール、ｐ，ｐ’−ビフェノール、ビスフェノールＡ、ビスフェノールＦ、ビスフェノールＳ、１，２−ジヒドロキシナフタレン、１，３−ジヒドロキシナフタレン、１，４−ジヒドロキシナフタレン、１，５−ジヒドロキシナフタレン、１，６−ジヒドロキシナフタレン、１，７−ジヒドロキシナフタレン、１，８−ジヒドロキシナフタレン、２，３−ジヒドロキシナフタレン、２，６−ジヒドロキシナフタレン、２，７−ジヒドロキシナフタレン、フェノールノボラック樹脂、クレゾールノボラック樹脂、フェノールアラルキル樹脂、ナフトールアラルキル樹脂、トリフェノールメタン型ノボラック樹脂から少なくとも一つ以上を選んでなるゲート絶縁膜層形成材料。
【請求項４】
請求項１乃至３の何れかにおいて、エポキシ樹脂が、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノールＳ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ビスフェノールＡノボラック型エポキシ樹脂、サリチルアルデヒドノボラック型エポキシ樹脂、ビスフェノールＦノボラック型エポキシ樹脂、脂肪族環状式エポキシ樹脂、グリシジルエステル型エポキシ樹脂、グリシジルアミン型エポキシ樹脂、ヒダントイン型エポキシ樹脂、イソシアヌレート型エポキシ樹脂及びそれらのハロゲン化物、水素化物から少なくとも一つ以上を選んでなるゲート絶縁膜層形成材料。
【請求項５】
請求項１乃至４の何れかにおいて、更に、イミダゾール化合物、有機リン化合物、第３級アミン、第４級アンモニウム塩、ルイス酸、トリアルキルオキソニウム塩、カルボニウム塩、ジアゾニウム塩、アルキル化剤、スルホニウム塩、ジアリルアイオドニウム塩から選ばれる硬化促進剤を含有するゲート絶縁膜層形成材料。
【請求項６】
ゲート電極、ソース−ドレイン電極、チャネル層を構成する半導体層と、ゲート電極とチャネル層とに挟まれたゲート絶縁膜とを備えた電界効果型トランジスタにおいて、前記ゲート絶縁膜がエポキシ樹脂からなり、このエポキシ樹脂の硬化剤として、請求項１乃至５の何れかに記載される硬化剤を有する電界効果型トランジスタ。
【請求項７】
請求項６において、ゲート電極及びソース−ドレイン電極が、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、アルミニウム合金、ニッケル、クロム（Ｃｒ）、カルシウム、タンタル、白金、パラジウム、チタン、インジウム錫酸化物（ＩＴＯ）、酸化錫（ＳｎＯ）の透明電極、又は、有機伝導体材料としてポリエチレンジオキシチオフェン−ポリスチレンスルホン酸（ＰＥＤＯＴ−ＰＳＳ）、カーボンナノチューブ、グラフェンシート、テトラチアフルバレン−テトラシアノキノジメタン（ＴＴＦ−ＴＣＮＱ）から少なくとも一つ以上を選らんでなる電界効果型トランジスタ。
【請求項８】
請求項６又は７において、半導体層が、ペンタセン、ポリチオフェン、銅フタロシアニン、ポリアニリン、ポリピロール、ポリフェニレンビニレン、ポルフルオレン、カーボンナノチューブ、ＳｎＯ、酸化亜鉛（ＺｎＯ）、シリコン粒子分散液、ＳｎＯ前駆体溶液、ＺｎＯ前駆体溶液又はこれらの誘導体から少なくとも一つ以上を選んでなる電界効果型トランジスタ。
【請求項９】
請求項６乃至８の何れかにおいて、ゲート絶縁膜が、湿式工程によって形成される電界効果型トランジスタの製造方法。
【請求項１０】
請求項９において、湿式工程が、ディップコーティング、スピンコーティング、スプレーコーティング、ロールコーティング、インクジェットコーティング、オフセットコーティング、インクジェット印刷法、転写法、オフセット印刷法、スクリーン印刷法、凸版印刷法、凹版印刷、ソフトリソグラフ、又はディスペンサ印刷から選ばれる電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜層成形材料、電界効果型トランジスタ及びこの電界効果型トランジスタ（以下、「ＦＥＴ」と言う。）の製造方法に関する。
【背景技術】
【０００２】
ＦＥＴは、バイポーラトランジスタと並んで最も一般的なトランジスタであり、プロセッサ、メモリ及びアクティブマトリックスディスプレイのスイッチング素子等として広く用いられている。プロセッサやメモリに用いられるＦＥＴは、高速動作することが求められ、単結晶シリコン上に形成される。一方、アクティブマトリックスディスプレイの画素制御用のＦＥＴは、単結晶シリコンＦＥＴ程の高速動作が要求されず、大面積にＦＥＴアレイを配する必要から、蒸着アモルファスシリコンを用いたＦＥＴ（ａ−Ｓｉ−ＦＥＴ）が利用されている。
【０００３】
ａ−Ｓｉ−ＦＥＴは、フォトリソグラフと真空プロセスにより作製されており、その製法上、高温（３００〜４００℃）が必要となるために基板材料が限られ、また、フォトリソグラフと真空プロセスを用いるため、作製コストが大面積化に伴い急速に高価となる。
【０００４】
近年、溶液に可溶あるいは微粒子として分散可能な、有機あるいは無機の半導体が見出され、印刷あるいは塗布により作製可能なＰｒｉｎｔａｂｌｅ−ＦＥＴが注目を集めている。Ｐｒｉｎｔａｂｌｅ−ＦＥＴは、構成する材料の一部あるいは全てを印刷あるいは塗布の手法で作製することが可能であり、安価に大面積のＦＥＴアレイが形成できると期待されている。また、低温プロセスにより形成されると共に、薄く、柔軟な有機基板と組み合わせることができるため、軽量で柔軟なデバイスの実現が可能となる。
【０００５】
Ｐｒｉｎｔａｂｌｅ−ＦＥＴの目標特性値は、ａ−Ｓｉ−ＦＥＴの値が考えられている。即ち、電荷の移動度が０．１〜１ｃｍ２／Ｖｓ、ＩＯＮ／ＩＯＦＦ比が１０６以上、閾値電圧が１〜３Ｖである。
また、有機物からなるゲート絶縁膜としては、ポリイミド、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、フォトアクリル、シルセスキオキサン系化合物等が用いられているが、無機絶縁膜を代替する程の、ＦＥＴ特性を示していないのが実情である（特許文献１、２参照）。
【特許文献１】米国特許第５，９８１．９７０号明細書
【特許文献２】特開２００４−３０４１２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、Ｐｒｉｎｔａｂｌｅ−ＦＥＴの実際の特性値は、ａ−Ｓｉ−ＦＥＴと比較すると、電荷の移動度こそ同等又はより優れているものの、閾値電圧が高すぎて、ヒステリシスが発生するといった問題がある。従って、Ｐｒｉｎｔａｂｌｅ−ＦＥＴの開発においては、閾値電圧及びヒステリシスを低減することが可能な、ゲート絶縁膜が求められている。また、ゲート絶縁膜はこれらＦＥＴ特性以外に、絶縁特性に優れている必要がある。
【０００７】
この技術分野では、電気絶縁性に優れ、かつ閾値電圧及びヒステリシスが低く、更に、湿式工程により形成できるゲート絶縁膜の開発が求められている。
そこで、本発明では、ＦＥＴ特性値の向上が可能である、ゲート絶縁膜層形成材料、電界効果型トランジスタ及びこの電界効果型トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、以下のものに関する。
（１）ゲート電極、ソース−ドレイン電極、チャネル層を構成する半導体層及びゲート電極とチャネル層とに挟まれたゲート絶縁膜を備えた電界効果型トランジスタ用のゲート絶縁膜層形成材料であって、前記ゲート絶縁膜がエポキシ樹脂からなり、このエポキシ樹脂の硬化剤として下記一般式（１）で示される重縮合型アリーロキシシラン化合物を用いるゲート絶縁膜層形成材料。
【０００９】
【化１】
2010108986.tif 000003
（式中、Ｒ１、Ｒ２は炭化水素基、Ｒ３は直接結合基、２価の炭化水素基、Ｏ、Ｓ、ＳＯ２であり、Ａｒ１、Ａｒ２はアリーレン基、ｍは０以上の整数、ｎは１以上の整数である。）
【００１０】
（２）項（１）において、一般式（１）中のＲ１及びＲ２が、それぞれ同一又は異なる炭化水素基であって、メチル、エチル、イソプロピル、ｎ−プロピル、イソブチル、ｎ−ブチル、ｓｅｃ−ブチル、ｔｅｒｔ−ブチル、２−エチルへキシル、シクロヘキシル、ベンジル、トリフルオロメチル、２−エトキシエチル、ビニルの置換又は非置換のアルキル基、フェニル、２−，３−又は４−メチルフェニル、２−，３−又は４−エチルフェニル、２−，３−又は４−イソプロピルフェニル、２−，３−又は４−イソブチルフェニル、２−，３−又は４−ｔｅｒｔ−ブチルフェニル、２−，３−又は４−ベンジルフェニル、２−，３−又は４−クロルフェニル、２−，３−又は４−エトキシフェニル、２−，３−又は４−フェニルフェニルの置換又は非置換のアリール基の、少なくとも一つ以上を選んでなるゲート絶縁膜層形成材料。
（３）項（１）又は（２）において、一般式（１）中のＲ３が、ヒドロキノン、レゾルシン、カテコール、ピロガロール、フロログリシン、１，２，４−ヒドロキシベンゼン、ｏ，ｏ’−ビフェノール、ｏ，ｍ’−ビフェノール、ｏ，ｐ’−ビフェノール、ｍ，ｍ’−ビフェノール、ｍ，ｐ’−ビフェノール、ｐ，ｐ’−ビフェノール、ビスフェノールＡ、ビスフェノールＦ、ビスフェノールＳ、１，２−ジヒドロキシナフタレン、１，３−ジヒドロキシナフタレン、１，４−ジヒドロキシナフタレン、１，５−ジヒドロキシナフタレン、１，６−ジヒドロキシナフタレン、１，７−ジヒドロキシナフタレン、１，８−ジヒドロキシナフタレン、２，３−ジヒドロキシナフタレン、２，６−ジヒドロキシナフタレン、２，７−ジヒドロキシナフタレン、フェノールノボラック樹脂、クレゾールノボラック樹脂、フェノールアラルキル樹脂、ナフトールアラルキル樹脂、トリフェノールメタン型ノボラック樹脂から少なくとも一つ以上を選んでなるゲート絶縁膜層形成材料。
（４）項（１）乃至（３）の何れかにおいて、エポキシ樹脂が、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノールＳ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ビスフェノールＡノボラック型エポキシ樹脂、サリチルアルデヒドノボラック型エポキシ樹脂、ビスフェノールＦノボラック型エポキシ樹脂、脂肪族環状式エポキシ樹脂、グリシジルエステル型エポキシ樹脂、グリシジルアミン型エポキシ樹脂、ヒダントイン型エポキシ樹脂、イソシアヌレート型エポキシ樹脂及びそれらのハロゲン化物、水素化物から少なくとも一つ以上を選んでなるゲート絶縁膜層形成材料。
（５）項（１）乃至（４）の何れかにおいて、更に、イミダゾール化合物、有機リン化合物、第３級アミン、第４級アンモニウム塩、ルイス酸、トリアルキルオキソニウム塩、カルボニウム塩、ジアゾニウム塩、アルキル化剤、スルホニウム塩、ジアリルアイオドニウム塩から選ばれる硬化促進剤を含有するゲート絶縁膜層形成材料。
（６）ゲート電極、ソース−ドレイン電極、チャネル層を構成する半導体層と、ゲート電極とチャネル層とに挟まれたゲート絶縁膜とを備えた電界効果型トランジスタにおいて、前記ゲート絶縁膜がエポキシ樹脂からなり、このエポキシ樹脂の硬化剤として、請求項１乃至５の何れかに記載される硬化剤を有する電界効果型トランジスタ。
（７）項（６）において、ゲート電極及びソース−ドレイン電極が、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、アルミニウム合金、ニッケル、クロム（Ｃｒ）、カルシウム、タンタル、白金、パラジウム、チタン、インジウム錫酸化物（ＩＴＯ）、酸化錫（ＳｎＯ）の透明電極、又は、有機伝導体材料としてポリエチレンジオキシチオフェン−ポリスチレンスルホン酸（ＰＥＤＯＴ−ＰＳＳ）、カーボンナノチューブ、グラフェンシート、テトラチアフルバレン−テトラシアノキノジメタン（ＴＴＦ−ＴＣＮＱ）から少なくとも一つ以上を選らんでなる電界効果型トランジスタ。
（８）項（６）又は（７）において、半導体層が、ペンタセン、ポリチオフェン、銅フタロシアニン、ポリアニリン、ポリピロール、ポリフェニレンビニレン、ポルフルオレン、カーボンナノチューブ、ＳｎＯ、酸化亜鉛（ＺｎＯ）、シリコン粒子分散液、ＳｎＯ前駆体溶液、ＺｎＯ前駆体溶液又はこれらの誘導体から少なくとも一つ以上を選んでなる電界効果型トランジスタ。
（９）項（６）乃至（８）の何れかにおいて、ゲート絶縁膜が、湿式工程によって形成される電界効果型トランジスタの製造方法。
（１０）項（９）において、湿式工程が、ディップコーティング、スピンコーティング、スプレーコーティング、ロールコーティング、インクジェットコーティング、オフセットコーティング、インクジェット印刷法、転写法、オフセット印刷法、スクリーン印刷法、凸版印刷法、凹版印刷、ソフトリソグラフ、又はディスペンサ印刷から選ばれる電界効果型トランジスタの製造方法。
【発明の効果】
【００１１】
本発明によれば、重縮合型アリーロキシシラン化合物をエポキシ樹脂の硬化剤として用いることで、電荷移動度の向上、ヒステリシス特性の低減が可能であり、さらに重縮合型アリーロキシシラン化合物の置換基を変化させることによって、閾値電圧を低減できるＦＥＴを提供することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明をより詳細に説明する。
本発明に係るＦＥＴは、基板上にゲート電極、ソース−ドレイン電極、チャネル層を構成する半導体層と、ゲート電極とチャネル層に挟まれたゲート絶縁膜とを備えたものにおいて、ゲート絶縁膜がエポキシ樹脂からなり、エポキシ樹脂の硬化剤に重縮合型アリーロキシシラン化合物を用いるものである。
基本的な素子構造を図１から図５に示すが、本発明はこれらの図で示される素子構成に限定されるものではない。
図１は、本発明の１実施例を示すＦＥＴの断面であり、基板１１の上に、ゲート電極１２、ゲート絶縁膜１３を積層し、更に、ソース−ドレイン電極１５、１６と半導体層１４を設けている。
図２は、本発明の別の実施例を示すＦＥＴの断面であり、基板２１の上に、ゲート電極２２及びゲート絶縁膜２３を形成し、更に、ソース−ドレイン電極２５、２６と半導体層２４を設けている。
図３は、本発明の別の実施例を示すＦＥＴの断面であり、基板３１の上に、ソース−ドレイン電極３５、３６及び半導体層３４を形成し、更に、ゲート絶縁膜３３を形成した上に、ゲート電極３２を設けている。
図４は、本発明の別の実施例を示すＦＥＴの断面であり、基板４１の上に、ゲート電極４２、ソース−ドレイン電極４５、４６を形成し、更に、半導体層４４を積層するが、ゲート電極４２と半導体層４４の間に空間を設け、接触しないようにしている。
図５は、本発明の別の実施例を示すＦＥＴの断面であり、基板５１の上に、ゲート電極５２及びゲート絶縁膜５３を形成し、その上に、ソース−ドレイン電極５５、５６及び半導体層５４を積層させ、更に、ゲート絶縁膜５３’とその上に設けられるゲート電極５２’を備えている。
【００１３】
本発明でいう重縮合型アリーロキシシラン化合物は、前記一般式（１）の基本骨格を有するものであり、Ｒ１及びＲ２が、それぞれ同一又は異なる炭化水素基であって、異種原子、例えばハロゲン、酸素等を含んでいてもよく、メチル、エチル、イソプロピル、ｎ−プロピル、イソブチル、ｎ−ブチル、ｓｅｃ−ブチル、ｔｅｒｔ−ブチル、２−エチルへキシル、シクロヘキシル、ベンジル、トリフルオロメチル、２−エトキシエチル、ビニル等の置換又は非置換のアルキル基、フェニル、２−，３−又は４−メチルフェニル、２−，３−又は４−エチルフェニル、２−，３−又は４−イソプロピルフェニル、２−，３−又は４−イソブチルフェニル、２−，３−又は４−ｔｅｒｔ−ブチルフェニル、２−，３−又は４−ベンジルフェニル、２−，３−又は４−クロルフェニル、２−，３−又は４−エトキシフェニル、２−，３−又は４−フェニルフェニル等の置換又は非置換のアリール基等を挙げることができる。
【００１４】
また、前記一般式（１）中の、Ａｒ１及びＡｒ２は、芳香環に炭化水素基、ハロゲン、水酸基のような置換基を有していても良く、フェニレン基、ナフチレン基等のアリーレン基が挙げられる。
また、Ｒ３は直接結合、例えばメチレン、エチレン、イソプロピリデン等の２価の炭化水素基、Ｏ、Ｓ、ＳＯ２であり、ｍは０以上の整数、好ましくは０又は１、より好ましくは１である。より具体的には、ヒドロキノン、レゾルシン、カテコール、ピロガロール、フロログリシン、１，２，４−ヒドロキシベンゼン、ｏ，ｏ’−ビフェノール、ｏ，ｍ’−ビフェノール、ｏ，ｐ’−ビフェノール、ｍ，ｍ’−ビフェノール、ｍ，ｐ’−ビフェノール、ｐ，ｐ’−ビフェノール、ビスフェノールＡ、ビスフェノールＦ、ビスフェノールＳ、１，２−ジヒドロキシナフタレン、１，３−ジヒドロキシナフタレン、１，４−ジヒドロキシナフタレン、１，５−ジヒドロキシナフタレン、１，６−ジヒドロキシナフタレン、１，７−ジヒドロキシナフタレン、１，８−ジヒドロキシナフタレン、２，３−ジヒドロキシナフタレン、２，６−ジヒドロキシナフタレン、２，７−ジヒドロキシナフタレン、フェノールノボラック樹脂、クレゾールノボラック樹脂、フェノールアラルキル樹脂、ナフトールアラルキル樹脂、トリフェノールメタン型ノボラック樹脂等の多価フェノール類の残基があげられる。これらの中では、２価のフェノール類残基であることが好ましい。
【００１５】
本発明に用いるエポキシ樹脂は、特には限定されないが、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、ビスフェノールＳ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ビスフェノールＡノボラック型エポキシ樹脂、サリチルアルデヒドノボラック型エポキシ樹脂、ビスフェノールＦノボラック型エポキシ樹脂、脂肪族環状式エポキシ樹脂、グリシジルエステル型エポキシ樹脂、グリシジルアミン型エポキシ樹脂、ヒダントイン型エポキシ樹脂、イソシアヌレート型エポキシ樹脂及びそれらのハロゲン化物、水素化物を挙げることができ、これらは単独で用いても、２種以上を併用しても構わない。
【００１６】
硬化剤の配合量は、特に限定されないが、例えば、絶縁性有機高分子としてエポキシ樹脂を用いる場合には、エポキシ当量に対して水酸基当量が、０．５〜２．０当量の範囲となるように配合することが好ましい。
【００１７】
硬化促進剤としては、特に限定されないが、例えば、イミダゾール化合物、有機リン化合物、第３級アミン、第４級アンモニウム塩、ルイス酸、トリアルキルオキソニウム塩、カルボニウム塩、ジアゾニウム塩、アルキル化剤、スルホニウム塩、ジアリルアイオドニウム塩を使用することができる。
【００１８】
ゲート絶縁膜層を均一に形成するために、ゲート絶縁膜層形成材料を付着させる表面を、予め処理しておいてもよく、表面の処理方法としては、薬品やカップリング剤で処理する化学的処理法や、紫外線照射やプラズマ接触等の物理的処理法が挙げられ、好ましくは、カップリング剤による化学的処理法が奨められる。
【００１９】
本発明に係るＦＥＴにおいて、半導体層として用いられる半導体は、塗布又は印刷形成可能な有機半導体や、無機半導体として用いられる公知の全ての材料を用いて製造できる。好ましい半導体層は、ペンタセン、ポリチオフェン、銅フタロシアニン、ポリアニリン、ポリピロール、ポリフェニレンビニレン、ポルフルオレン、カーボンナノチューブ、ＳｎＯ粒子、ＺｎＯ粒子、シリコン粒子、ＳｎＯ前駆体溶液、ＺｎＯ前駆体溶液又はこれらの誘導体から製造できるが、これに制限されない。
【００２０】
本発明に係るＦＥＴの基板、ゲート電極、及びソース−ドレイン電極の材質は、ＦＥＴの分野で公知の全ての材料を含む。より好ましくは、基板は、プラスチック基板、樹脂シート、金属シート、ガラス基板、石英基板又はシリコン基板であり、ゲート及びソース−ドレイン電極は、導電性の材料からなり、好ましくはＡｕ、Ａｇ、Ｃｕ、Ａｌ、アルミニウム合金、ニッケル、Ｃｒ、カルシウム、タンタル、白金、パラジウム、チタンの他、ＩＴＯ、ＳｎＯの透明電極又は有機伝導体材料としてＰＥＤＯＴ−ＰＳＳ、カーボンナノチューブ、グラフェンシート、ＴＴＦ−ＴＣＮＱが挙げられるが、これに制限されない。
【００２１】
本発明によれば、ゲート絶縁膜の成膜は、例えば、ゲート電極上へ塗布あるいは印刷し、乾燥及び硬化処理を行うことができる。また、半導体に関しても塗布あるいは印刷により形成することができる。ゲート絶縁膜及び半導体の塗布、印刷方法としては、所望の塗布厚で各々の材料を塗布、印刷することが可能な方法を適用することができ、例えば、塗布方法として、ディップコーティング、スピンコーティング、スプレーコーティング、インクジェットコーティング、オフセットコーティング、ロールコーティングが挙げられ、印刷方法としては、インクジェット印刷法、転写法、オフセット印刷法、スクリーン印刷法、凸版印刷、凹版印刷、ソフトリソグラフ、ディスペンサ法が挙げられる。
【００２２】
本発明の好適なＦＥＴ形態としては、基板上にゲート電極を設け、そのゲート電極の上に化学的処理を施した層を形成し、その上にゲート絶縁膜層形成材料を塗布あるいは印刷によって形成し、乾燥、硬化した後、その直上にソース−ドレイン電極を形成した後、半導体層を形成することにより製造することができる。
また、基板上にソース−ドレイン電極を設け、そのソース−ドレイン電極の上に半導体層を形成する。その後、半導体層の上に化学的処理を施した層を、塗布あるいは印刷によって形成、ゲート絶縁膜形成材料を塗布あるいは印刷によって形成し、乾燥、硬化した後、その直上にゲート電極を形成することにより製造することができる。
【実施例】
【００２３】
以下、本発明を実施例に基づき説明するが、本発明は以下実施例に限定されるものではない。
【００２４】
（実施例１）
アルミニウムを１００ｎｍ蒸着したシリコン基板（水戸精工製株式会社製）に、（エチルアセトアセテート）アルミニウムジイソプロポキシド（和光純薬工業株式会社製）の１質量％プロピレングリコールモノメチルエーテルアセテート溶液（東京化成工業株式会社製）を、１５００回転／分、２０秒でスピンコートし、１００℃で３分間乾燥することにより、基板表面に化学的処理を施した。
【００２５】
製造例１：ビスフェノールＦのジフェニルシリル化体の製造
セパラブルフラスコに、ビスフェノールＦ（本州化学工業株式会社製）：１６０ｇ（０．８０ｍｏｌ）、ジメトキシジフェニルシラン（東レ・ダウコーニング株式会社製、商品名：ＡＺ−６１８３）：９５．３ｇ（０．８ｍｏｌ）、リン触媒（北興化学工業株式会社製、商品名：ＰＰＱ）：０．８０ｇ（０．５質量％）を仕込み、１３０℃で溶解させ、１５時間攪拌した。この時発生するメタノールは、系外に除去した。その後、加熱減圧下更に２０時間反応を行うことで、ビスフェノールＦのジフェニルシリル化体を、２７０ｇ得た。
【００２６】
次いで、ビスフェノールＡノボラック型エポキシ樹脂（大日本インキ化学工業株式会社製、商品名：Ｎ−８６５）：０．５０ｇ、前述した製造例１に従い合成した、ビスフェノールＦのジフェニルシリル化体：０．３４ｇ、１−シアノエチル−２−フェニルイミダゾール（四国化成工業株式会社製、商品名：２ＰＺ−ＣＮ製）：１質量％を、プロピレングリコールモノメチルエーテルアセテート：４．３７ｇに溶解させた樹脂溶液を調整し、４０００回転／分、３０秒の条件でスピンコートし、１００℃で１０分乾燥の後、１８０℃で１５分硬化させることによって、膜厚３００ｎｍのゲート絶縁膜を形成した。
【００２７】
（実施例２）
実施例１のゲート絶縁膜材料の代わりに、後述する製造例２に従い合成したビスフェノールＦのジメチルシリル化体を用いて、ゲート絶縁膜を形成した。
【００２８】
製造例２：ビスフェノールＦのジメチルシリル化体の製造
セパラブルフラスコに、ビスフェノールＦ（本州化学工業株式会社製）：１６．６ｇ（０．１６７ｍｏｌ）、ジメトキシジメチルシラン（信越化学工業株式会社製）：１０．０ｇ（０．１６７ｍｏｌ）、リン触媒（北興化学工業製、商品名：ＰＰＱ）：０．１３ｇ（０．５質量％）を仕込み、１００℃で７時間還流した。その後、１３０℃で５時間反応を行い、その際、発生するメタノールを系外に除去した。その後、加熱減圧下更に６時間反応を行うことで、ビスフェノールＦのジメチルシリル化体を、１８ｇ得た。
【００２９】
（実施例３）
実施例１のゲート絶縁膜材料の代わりに、後述する製造例３に従い合成したビスフェノールＳのジフェニルシリル化体を用いてゲート絶縁膜を形成した。
【００３０】
製造例３：ビスフェノールＳのジフェニルシリル化体の製造
セパラブルフラスコに、ビスフェノールＳ（和光純薬工業株式会社製）：１０．０ｇ（０．０３９ｍｏｌ）、ジフェニルジメトキシシラン（東レ・ダウコーニング株式会社製、商品名：ＡＺ−６１８３）：８．００ｇ（０．０３９ｍｏｌ）、シクロヘキサノン（和光純薬製工業株式会社製）：４ｍｌ、リン触媒（北興化学工業株式会社製、商品名：ＰＰＱ）：０．１１ｇ（０．５質量％）を仕込み、１３０℃で５時間反応を行い、その際、発生するメタノールを系外に除去した。その後、加熱減圧下更に６時間反応を行うことで、ビスフェノールＳのジフェニルシリル化体を、１４．３ｇ得た。
【００３１】
（実施例４）
実施例１のゲート絶縁膜材料の代わりに、後述する製造例４に従い合成したビスフェノールＡノボラックのトリメチルシリル化体を用いてゲート絶縁膜を形成した。
【００３２】
製造例４：ビスフェノールＡノボラックのトリメチルシリル化体の製造
セパラブルフラスコに、ビスフェノールＡノボラック樹脂（大日本インキ化学工業株式会社製、商品名：ＶＨ−４１７０）：５．４６ｇ、メトキシトリメチルシラン（信越化学工業株式会社製）：５．００ｇ（０．０４８ｍｏｌ）、シクロヘキサノン（和光純薬工業株式会社製）：３ｍｌ、リン触媒（北興化学工業株式会社製、商品名：ＰＰＱ）：０．１ｇ（０．５質量％）を仕込み、１００℃で１２時間還流した。その後、１３０℃で５時間反応を行い、その際、発生するメタノールを系外に除去した。その後、加熱減圧下更に６時間反応を行うことで、ビスフェノールＡノボラック樹脂のトリメチルシリル化体を、７．３２ｇ得た。
【００３３】
（比較例１）
実施例１のゲート絶縁膜材料の代わりに、ビスフェノールＡノボラック型エポキシ樹脂（大日本インキ化学工業株式会社製、商品名：Ｎ−８６５）：０．５０ｇ、ビスフェノールＡノボラック樹脂（大日本インキ化学工業株式会社製、商品名：Ｈ−４１７０）：０．２７ｇ、２ＰＺ−ＣＮ（四国化成工業株式会社製、商品名）：１質量％、０．０７ｇをプロピレングリコールモノメチルエーテルアセテート：５．１０ｇに溶解させた樹脂溶液を調整し、実施例１と同様の方法でゲート絶縁膜を形成した。
【００３４】
（比較例２）
実施例１のゲート絶縁膜材料の代わりに、ポリビニルフェノール（和光純薬工業株式会社製）を３０ｍｇ／ｍｌとなるよう脱水テトラヒドロフラン（和光純薬工業株式会社製）に溶解させた樹脂溶液に、１，６−ビストリクロロシリルへキサン（Ａｌｄｒｉｃｈ株式会社製）を３０ｍｇ／ｍｌとなるよう脱水テトラヒドロフラン溶液を同等量で混合させた溶液を、１５００回転／分で、３０秒の条件でスピンコートし、１００℃にて、１０分乾燥させることによって、膜厚３００ｎｍのゲート絶縁膜を形成した。
【００３５】
（比較例３）
実施例１のゲート絶縁膜材料の代わりに、ポリ（ピロメリット酸無水物−４，４’−オキシジアニリン）アミック酸（Ａｌｄｒｉｃｈ株式会社製）を、６０質量％となるよう脱水Ｎ−メチルピロリジノン（Ａｌｄｒｉｃｈ株式会社製）に溶解させた樹脂溶液を調整し、１５００回転／分で、３０秒の条件でスピンコートし、１００℃にて、１時間乾燥させ、その後２００℃、３００℃でそれぞれ１時間イミドの閉環を行うことによって、膜厚３００ｎｍのゲート絶縁膜を形成した。
【００３６】
＜ＦＥＴの作製および評価＞
ついで、このゲート絶縁膜にソース−ドレイン電極として、Ａｕ（株式会社高純度化学研究所製）を、真空蒸着装置（トッキ株式会社製）によりチャンバー圧力：１０−５Ｐａ、基板温度：２５℃、成膜速度：０．０２〜０．０４ｎｍ／ｓの条件で、メタルマスクを用いて３０ｎｍ成膜した。その後、Ｍ００１（Ｍｅｒｃｋ株式会社製商品名、ＳＡＭ膜材料）を基板上に塗布し、１分後、５００回転／分で、２０秒の条件でスピンコートし、次いでイソプロパノールを用いて洗浄、乾燥させることで、ソース−ドレイン電極上にＳＡＭ膜を形成した。その後、Ｓ１０９６（Ｍｅｒｃｋ株式会社製商品名、塗布型有機半導体）を基板上に塗布し、５００回転／分で、１０秒、１５００回転／分で、２０秒の二段階条件で半導体層を形成しＦＥＴを作製した。このときチャネル幅（Ｗ）は、１ｎｍ、チャネル長（Ｌ）は２００μｍとした。得られたＦＥＴの電気特性は、ｐＡ  ＭＥＴＥＲ／ＤＣ  ＶＯＬＴＡＧＥ  ＳＯＵＲＣＥ  （４１４０Ｂ：ＹＯＫＯＧＡＷＡ  Ｈｅｗｌｅｔ−Ｐａｃｋａｒｄ株式会社製商品名）、エレクトロメータ（ＴＲ８６５４：株式会社アドバンテスト製商品名）、ポジショナ、ペルチェ素子を用いた温度可変ステージを組み合わせた装置を用いた。以下、装置の詳細について述べる。
【００３７】
図６に、測定装置の接続概略図を示す。ＦＥＴ特性の評価では、ｐＡメータのＬｏを電圧源に、Ｈｉ側を測定対象に接続した。このように接続すると、ｐＡメータの指示値は正負反転するが、外来ノイズやケーブルのリーク電流の影響を排除することができる。
また、ゲート電極は、素子を乗せるプレートに接続したが、リーク電流の影響を避けるため、ゲート電極用銅板（ｐＡメータのＨｉへ接続）／ゲート絶縁膜（ｔ＝０．４ｍｍ）／銅板（ｐＡメータのＬｏへ接続）の構成とした。尚、ｐＡ  ＭＥＴＥＲ／ＤＣ  ＶＯＬＴＡＧＥ  ＳＯＵＲＣＥのＶＡは、ゲート側、ＶＢはドレイン側を駆動するよう接続した。各測定装置は、ＧＰＩＢ及びＲＳ−２３２Ｃによってパソコンへ接続し、Ｉｇｏｒ  Ｐｒｏ（Ｗａｖｅ  Ｍｅｔｒｉｃｓ株式会社製）上で作成したプログラムによって設定、データの取り込みを行うようにした。
外来ノイズや外光の影響を排除するため、評価素子への接続部は、遮光シールドボックス内に設置した。ソース、ドレイン電極の接続には、ポジショナ（Ｑｕｔｅｒ株式会社製、商品名：ＸＹＺ−５００ＴＩＭ）、スプリングプローブ（株式会社エスケイ工機製、商品名：ＢＬ−０３ＲＡ−００）を組み合わせたプローバを用いた。ポジショナは、着磁性ステンレスプレート上に設置した。また、スプリングプローブを素子上で位置合わせするため、ＸＹＺステージに設置したＣＣＤカメラによって、素子表面観察できるようにした。
【００３８】
＜電荷移動度および閾値電圧＞
電荷移動度は、下記飽和領域における電流式から求められる。下記式に基づき、（ＩＤＳ）１／２と、ゲート電圧ＶＧを変数とした電流伝達特性のグラフを得、その傾きから電荷移動度を求めた。電流伝達特性評価は、乾燥窒素雰囲気下、室温（２５℃）において、ゲート−ソース間に一定電圧（−１０Ｖ）をかけながら、ソース−ドレイン間の電圧値を−２０Ｖ〜３０Ｖまで変化させ、これに対応して変化するソース−ドレイン間電流を測定した。結果を表１に示した。
【００３９】
【数１】
2010108986.tif 000004
（式中、ＩＤＳはソース−ドレイン間電流、μは電荷移動度、Ｃｉはゲート絶縁膜の静電容量、Ｗはチャネル幅、Ｌはチャネル長、ＶＧはゲート電圧、Ｖｔｈは閾値電圧である。）
【００４０】
＜閾値電圧＞
閾値電圧は、（ＩＤＳ）１／２と、ゲート電圧ＶＧのグラフの線形部分の延長線と、ＶＧ軸との交点から求めた。結果を表１に示した。
【００４１】
＜ＩＯＮ／ＩＯＦＦ比＞
ＩＯＮ／ＩＯＦＦ比は、オン状態での最大電流値と、オフ状態での最小電流値との比から求めた。結果を表１に示した。
【００４２】
＜ヒステリシス＞
ヒステリシスは、ゲート−ソース間に一定電圧（−１０Ｖ）をかけながら、ソース−ドレイン間の電圧値を、−２０Ｖ〜３０Ｖまで変化させて得られた、（ＩＤＳ）１／２とゲート電圧ＶＧを変数とした電流伝達特性のグラフから求めた、行き（ＶＧ減少時）と帰り（ＶＧ増加時）の閾値電圧の差を、ヒステリシスの大きさと定義し、求めた。結果を表１に示した。また、図７に、実施例１及び比較例１のＦＥＴの電流伝達特性曲線を示し、図８に実施例４と比較例３のＦＥＴの電流伝達特性曲線を示した。
【００４３】
【表１】
2010108986.tif 000005
【図面の簡単な説明】
【００４４】
【図１】本発明の好適な一実施形態に係るＦＥＴの断面を概略的に示す模式図である。
【図２】本発明の好適な一実施形態に係るＦＥＴの断面を概略的に示す模式図である。
【図３】本発明の好適な一実施形態に係るＦＥＴの断面を概略的に示す模式図である。
【図４】本発明の好適な一実施形態に係るＦＥＴの断面を概略的に示す模式図である。
【図５】本発明の好適な一実施形態に係るＦＥＴの断面を概略的に示す模式図である。
【図６】ＦＥＴ評価測定に用いた装置の接続概略図である。
【図７】実施例１および比較例１によって得られたＦＥＴの電流伝達特性曲線である。
【図８】実施例４および比較例３によって得られたＦＥＴの電流伝達特性曲線である。
【符号の説明】
【００４５】
１１、２１、３１、４１、５１…基板、１２、２２、３２、４２、５２、５２’…ゲート電極、１３、２３、３３、４３、５３…ゲート絶縁膜、１４、２４、３４、４４、５４…半導体層、１５、１６、２５、２６、３５、３６、４５、４６、５５、５６…ソース−ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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