(57)【要約】【課題】半導体基板上に分布して形成された複数のＤＭＯＳトランジスタが破壊されることなく動作可能な半導体装置及びその製造方法を提供する。【解決手段】半導体基板上に分布して形成された３つ以上のＤＭＯＳトランジスタのうちの最内位置のＤＭＯＳトランジスタのオンオフ閾値電圧は最外位置のＤＭＯＳトランジスタのオンオフ閾値電圧よりも大きくなっている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に分布して形成された３つ以上のＤＭＯＳトランジスタを含む半導体装置であって、
前記ＤＭＯＳトランジスタのうちの最内位置のＤＭＯＳトランジスタのオンオフ閾値電圧は最外位置のＤＭＯＳトランジスタのオンオフ閾値電圧よりも大きいことを特徴とする半導体装置。
【請求項２】
前記最内位置のＤＭＯＳトランジスタのソースボディ層の不純物濃度は、前記最外位置のＤＭＯＳトランジスタのソースボディ層の不純物濃度よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＤＭＯＳトランジスタが５つ以上であり、前記ＤＭＯＳトランジスタのうちの最内位置のＤＭＯＳトランジスタ、中間位置のＤＭＯＳトランジスタ、最外位置のＤＭＯＳトランジスタの配置の順に前記オンオフ閾値電圧が小さくなっていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ＤＭＯＳトランジスタが５つ以上であり、前記ＤＭＯＳトランジスタのうちの最内位置のＤＭＯＳトランジスタ、中間位置のＤＭＯＳトランジスタ、最外位置のＤＭＯＳトランジスタの配置の順に前記ＤＭＯＳトランジスタの各々のソースボディ層の不純物濃度が小さくなっていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ソースボディ層の各々には、閾値調整用ボディ層が形成されており、前記最内位置のＤＭＯＳトランジスタに対応する前記閾値調整用ボディ層の幅は、前記最外位置のＤＭＯＳトランジスタに対応する前記閾値調整用ボディ層の幅よりも大きいことを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記ソースボディ層の各々には、閾値調整用ボディ層が形成されており、前記最内位置のＤＭＯＳトランジスタ、中間位置のＤＭＯＳトランジスタ、最外位置のＤＭＯＳトランジスタの配置の順にそれぞれ対応する前記閾値調整用ボディ層の幅が小さくなっていることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記閾値調整用ボディ層の長手方向における中央位置の幅は最外位置の幅よりも大きいことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記閾値調整用ボディ層の長手方向における中央位置、中間位置、最外位置の順に前記閾値調整用ボディ層の幅小さくなっていることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項９】
半導体基板上に分布して形成された３つ以上のＤＭＯＳトランジスタを含む半導体装置の製造方法であって、
前記ＤＭＯＳトランジスタのうちの最内位置のＤＭＯＳトランジスタのオンオフ閾値電圧は最外位置のＤＭＯＳトランジスタのオンオフ閾値電圧よりも大きくなるように前記ＤＭＯＳトランジスタを形成するＤＭＯＳトランジスタ形成ステップを含むことを特徴とする半導体装置の製造方法。
【請求項１０】
ＤＭＯＳトランジスタ形成ステップは、前記最内位置のＤＭＯＳトランジスタのソースボディ層の不純物濃度が前記最外位置のＤＭＯＳトランジスタのソースボディ層の不純物濃度よりも大きくなるように前記ＤＭＯＳトランジスタを形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
ＤＭＯＳトランジスタ形成ステップは、前記ＤＭＯＳトランジスタの個数が５つ以上の場合において、前記ＤＭＯＳトランジスタのうちの最内位置のＤＭＯＳトランジスタ、中間位置のＤＭＯＳトランジスタ、最外位置のＤＭＯＳトランジスタの配置の順に前記オンオフ閾値電圧が小さくなるように前記ＤＭＯＳトランジスタを形成することを特徴とする請求項９に記載の半導体装置。
【請求項１２】
ＤＭＯＳトランジスタ形成ステップは、前記ＤＭＯＳトランジスタの個数が５つ以上の場合において、前記ＤＭＯＳトランジスタのうちの最内位置のＤＭＯＳトランジスタ、中間位置のＤＭＯＳトランジスタ、最外位置のＤＭＯＳトランジスタの配置の順に前記ＤＭＯＳトランジスタの各々のソースボディ層の不純物濃度が小さくなるように前記ＤＭＯＳトランジスタを形成することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ＤＭＯＳトランジスタ形成ステップは、閾値調整用ボディ層を前記ソースボディ層の各々に形成する閾値調整用ボディ層形成ステップを含むことを特徴とする請求項１０又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記閾値調整用ボディ層形成ステップは、
前記半導体基板の表面に感光性レジストを形成するレジスト形成ステップと、
互いに並置された３つ以上の開口部を有するマスクを介して前記レジストを感光させ当該感光した部分のレジストを除去するレジスト感光除去ステップと、
前記レジストが除去された部分にドーパントをイオン注入して前記閾値調整用ボディ層を形成するイオン注入ステップと、からなることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記３つ以上の開口部のうちの最内位置の開口部の幅は最外位置の開口部の幅よりも大きいことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記開口部の個数が５つ以上であり、前記開口部のうちの最内位置の開口部、中間位置の開口部、最外位置の開口部の配置の順に前記開口部の幅が小さくなっていることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記開口部の長手方向における中央位置の幅は最外位置の幅よりも大きいことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１８】
前記開口部の長手方向における中央位置、中間位置、最外位置の順に前記開口部の幅小さくなっていることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１９】
前記ＤＭＯＳトランジスタ形成ステップは、
前記半導体基板の表面のうちのソース領域となるべき領域及び前記半導体基板の表面に形成されている３つ以上のゲート電極の各々の一部領域を除いてレジストを形成するレジスト形成ステップと、
前記レジストをマスクとして前記半導体基板の表面に所定加速電圧で第１ドーパントをイオン注入しソースボディ層を形成する第１イオン注入ステップと、
前記レジストをマスクとして前記半導体基板の表面に前記所定加速電圧よりも高い加速電圧で第２ドーパントをイオン注入し第２ソースボディ層を形成する第２イオン注入ステップと、を含み、
前記レジスト形成ステップは、前記３つ以上のゲート電極のうちの最内位置のゲート電極における前記一部領域が最外位置のゲート電極における前記一部領域よりも大きくなるように前記レジストを形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項２０】
前記ゲート電極の個数が５つ以上であり、前記ゲート電極のうちの最内位置のゲート電極、中間位置のゲート電極、最外位置のゲート電極の配置の順にそれぞれ対応する前記一部領域が小さくなるように前記レジストを形成することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記ＤＭＯＳトランジスタ形成ステップは、ＬＤＤ層を前記ソースボディ層の各々に形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項２２】
前記ＤＭＯＳトランジスタ形成ステップは、
前記半導体基板の表面に形成されている３つ以上のゲート電極の各々の端部からそれぞれ所定距離だけ離れた位置にある一部領域を除いて前記半導体基板の表面にレジストを形成するレジスト形成ステップと、
前記レジストをマスクとしてドーパントをイオン注入し前記ＬＤＤ層を形成するイオン注入ステップと、を含み、
前記レジスト形成ステップは、前記３つ以上のゲート電極のうちの最内位置のゲート電極における前記一部領域が最外位置のゲート電極における前記一部領域よりも大きくなるように前記レジストを形成することを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記ゲート電極の個数が５つ以上であり、前記ゲート電極のうちの最内位置のゲート電極、中間位置のゲート電極、最外位置のゲート電極の配置の順にそれぞれ対応する前記一部領域が小さくなるように前記レジストを形成することを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記ＤＭＯＳトランジスタ形成ステップは、第２ＬＤＤ層を前記ソースボディ層に形成する第２ＬＤＤ層形成ステップを更に含むことを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２５】
前記第２ＬＤＤ層形成ステップは、
前記半導体基板の表面に形成されている３つ以上のゲート電極の各々についてその端部から所定距離までの一部領域を薄く加工するゲート電極加工ステップと、
前記一部領域を含む領域を除いて前記半導体基板の表面にレジストを形成するレジスト形成ステップと、
前記レジストをマスクとして第２ドーパントをイオン注入し前記第２ＬＤＤ層を形成するイオン注入ステップと、を含み、
前記ゲート電極加工ステップは、前記３つ以上のゲート電極のうちの最内位置のゲート電極における前記一部領域が最外位置のゲート電極における前記一部領域よりも大きくなるように前記ゲート電極を加工することを特徴とする請求項２４に記載の半導体装置の製造方法。
【請求項２６】
前記ゲート電極の個数が５つ以上であり、前記ゲート電極のうちの最内位置のゲート電極、中間位置のゲート電極、最外位置のゲート電極の配置の順にそれぞれ対応する前記一部領域が小さくなるように前記ゲート電極を加工することを特徴とする請求項２５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＤＭＯＳトランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
主に高電圧動作デバイスのスイッチング素子に用いられるＤＭＯＳ（Double Diffused MOS）トランジスタが知られている。ＤＭＯＳトランジスタは、ソース側のボディ層がＰ型の場合、そのＰ型ボディ層内に高濃度のＮ＋拡散層を有しているという特徴がある。ＤＭＯＳトランジスタのゲート電極に電圧が印加されると、そのゲート電極付近のＰ型ボディ層が反転し、ソース電極からドレイン電極へ電流が流れる。ＤＭＯＳトランジスタを例えばＤＣ−ＤＣコンバータなどの高電圧動作デバイスに用いる場合、例えば特許文献１に示される如く複数のＤＭＯＳトランジスタを並列形成してデバイスを構成する。
【特許文献１】特開２００８−１２４３９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、複数のＤＭＯＳトランジスタを並列形成してデバイスを構成した場合、動作時にそのデバイスの中心部のＤＭＯＳトランジスタが破壊されるという現象が生じていた。このような破壊現象は、デバイスの規模が大きくなる程、また、デバイスの温度が高温になる程、顕著にみられる。図１は、デバイス温度２５℃及び１２５℃におけるＤＭＯＳトランジスタのドレイン電流のドレイン電圧依存性を表すグラフである。比較的高温であるデバイス温度１２５℃の場合の方が、デバイス温度２５℃の場合に比較して、より低いドレイン電圧（約３３Ｖ）でＤＭＯＳトランジスタの破壊を生じさせている。つまり、デバイス温度が高温であるほどＤＭＯＳトランジスタの耐圧が低いことがわかる。デバイスの周辺部では縦横両方向へ放熱されるので温度が上昇し難いのに対して、その中心部では隣接しているＤＭＯＳトランジスタの発熱により横方向への熱分散が弱まり温度が上昇し易いので、中心部のＤＭＯＳトランジスタが破壊されやすい。
【０００４】
本発明は上記した如き問題点に鑑みてなされたものであって、並列形成された複数のＤＭＯＳトランジスタが破壊されることなく動作可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、半導体基板上に分布して形成された３つ以上のＤＭＯＳトランジスタを含む半導体装置であって、前記ＤＭＯＳトランジスタのうちの最内位置のＤＭＯＳトランジスタのオンオフ閾値電圧は最外位置のＤＭＯＳトランジスタのオンオフ閾値電圧よりも大きいことを特徴とする。
【０００６】
本発明による半導体装置の製造方法は、半導体基板上に分布して形成された３つ以上のＤＭＯＳトランジスタを含む半導体装置の製造方法であって、前記ＤＭＯＳトランジスタのうちの最内位置のＤＭＯＳトランジスタのオンオフ閾値電圧は最外位置のＤＭＯＳトランジスタのオンオフ閾値電圧よりも大きくなるように前記ＤＭＯＳトランジスタを形成するＤＭＯＳトランジスタ形成ステップを含むことを特徴とする。
【発明の効果】
【０００７】
本発明による半導体装置によれば、並列形成された複数のＤＭＯＳトランジスタが破壊されることなく正常に動作することができる。また、本発明による半導体装置の製造方法によれば、並列形成された複数のＤＭＯＳトランジスタが破壊されることなく動作可能な半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】ＤＭＯＳトランジスタのドレイン電流のドレイン電圧依存性を表すグラフである。
【図２】（ａ）は第１の実施例による半導体装置の上面図である。（ｂ）は（ａ）の一点鎖線Ａ１−Ａ１における半導体装置の断面図である。
【図３】図２に示される構成により実現されるＤＭＯＳトランジスタの閾値電圧の分布を模式的に表した図である。
【図４】ゲート電極の端部直下のボロン濃度とＤＭＯＳトランジスタの閾値電圧との関係の一例を表すグラフである。
【図５】ソース領域におけるボロン濃度及びＤＭＯＳトランジスタの閾値電圧の一例を表すために、ソース領域の各ポイントを指し示した図である。
【図６】第２の実施例による半導体装置の製造方法における各工程を表す断面図である。
【図７】第２の実施例による半導体装置の製造方法における各工程を表す断面図である。
【図８】レジストの形成処理における各工程の断面図である。
【図９】露光用マスクの上面図である。
【図１０】（ａ）は、中央位置のソース領域における閾値調整用Ｐ型層とその周辺の断面図である。（ｂ）は、端部のソース領域における閾値調整用Ｐ型層とその周辺の断面図である。
【図１１】（ａ）は、中央位置のソース領域における閾値調整用Ｐ型層とその周辺の断面図である。（ｂ）は、端部のソース領域における閾値調整用Ｐ型層とその周辺の断面図である。（ｃ）は、（ａ）及び（ｂ）における一点差線Ａ１−Ａ１方向の距離と、閾値調整用Ｐ型層の各々のボロン濃度との関係を表すグラフである。
【図１２】第３の実施例による半導体装置１の製造方法における各工程を表す断面図である。
【図１３】第４の実施例による半導体装置１の製造方法における各工程を表す断面図である。
【図１４】第５の実施例による半導体装置１の製造方法における各工程を表す断面図である。
【図１５】（ａ）はＳＯＩ基板の断面図である。（ｂ）は酸化物基板の断面図である。
【発明を実施するための最良の形態】
【０００９】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
【００１０】
＜第１の実施例＞
図２（ａ）は本実施例による半導体装置１の上面図である。図２（ｂ）は図２（ａ）の一点鎖線Ａ１−Ａ１における半導体装置１の断面図である。なお、図２（ａ）及び（ｂ）では、説明の便宜のため、酸化膜、電極、サイドウォール、拡散層及びＬＤＤ(Lightly Doped Drain)層については図示していない。以下、図２（ａ）及び（ｂ）を参照しつつ、半導体装置１の構成について説明する。
【００１１】
半導体装置１は、例えばＤＣ−ＤＣコンバータのパワーＭＯＳＦＥＴ回路などの高電圧動作デバイスとして用いられる装置である。半導体装置１は、例えばシリコン単結晶などの半導体材料からなるＮ型の半導体基板１０を含む。半導体基板１０にはソース領域２０とドレイン領域３０とが交互に形成されている。ソース領域２０とドレイン領域３０との間にはフィールド酸化膜４０とゲート電極５０とが形成されている。
【００１２】
ソース領域２０、ドレイン領域３０、フィールド酸化膜４０及びゲート電極５０の各々は長手方向に細長のストリップ形状である。ソース領域２０及びドレイン領域３０の各々には、図示せぬ多数のコンタクト及び電極が形成されており、例えば同図中に点線で示す如くソース領域２０、ドレイン領域３０、フィールド酸化膜４０及びゲート電極５０を１つの単位として多数のＤＭＯＳトランジスタ２が分布して形成されている。
【００１３】
ソース領域２０は、例えばボロンをドーパントとするＰ型ソースボディ層２１と、Ｐ型ソースボディ層２１よりもボロンのドープ量の多い閾値調整用Ｐ型層２２とからなる。閾値調整用Ｐ型層２２は、ＤＭＯＳトランジスタ２のオンオフ閾値電圧（以下、単に閾値電圧と称する）を調整するために、半導体基板１０表面へのイオン注入によりＰ型ソースボディ層２１内に形成された層である。半導体基板１０には複数のソース領域２０が並列形成されている。Ｐ型ソースボディ層２１の並列形成方向における幅はソース領域２０の各々でほぼ同一である。一方、閾値調整用Ｐ型層２２の並列形成方向における幅はソース領域２０毎に異なっている。
【００１４】
並列形成方向における最内位置のソース領域２０内の閾値調整用Ｐ型層２２の長手方向における中央位置の幅ｅ１が最も広く、最外のソース領域２０内の閾値調整用Ｐ型層２２の長手方向における中央位置の幅ｆが最も狭い。これらの中間に形成されたソース領域２０内の閾値調整用Ｐ型層２２の長手方向における中央位置の幅ｅ２〜ｅｎ（ｎは２以上の整数）は、幅ｅ１より小さく、幅ｆより大きい。好ましくは幅ｅ２、ｅ３、・・・、ｅｎの順に小さくなっている。幅ｅ１、ｅ２、・・・、ｅｎ、ｆの関係は例えば以下の式（１）で表される。
【００１５】
【数１】
2010165974.tif 000003
【００１６】
例えばｅ１＝２．５μｍ、ｅ２＝２．３μｍ、・・・、ｅ１０＝０．７μｍ、ｆ＝０．５μｍ、である。ＤＭＯＳトランジスタ２の閾値電圧はソース領域２０の不純物濃度が大きいほど高い。したがって、ソース領域２０として幅ｅ１の閾値調整用Ｐ型層２２を含むＤＭＯＳトランジスタ２（最内のＤＭＯＳトランジスタ２）の閾値電圧が最も高く、ソース領域２０として幅ｆの閾値調整用Ｐ型層２２を含むＤＭＯＳトランジスタ２（最外のＤＭＯＳトランジスタ２）の閾値電圧が最も低い。これらの中間のＤＭＯＳトランジスタ２における閾値電圧は、最内のＤＭＯＳトランジスタ２の閾値電圧より低く、最外のＤＭＯＳトランジスタ２の閾値電圧より高い。最内から最外への配置順に（つまり閾値調整用Ｐ型層２２の幅ｅ２、ｅ３、・・・、ｅｎの順に）ＤＭＯＳトランジスタ２の閾値電圧が小さくなる。
【００１７】
なお、最内位置の幅（ｅ１）、中間位置の幅（ｅ２、・・・、ｅｎ）、最外位置の幅（ｆ）の順に小さくなっていれば良く、例えば中間位置の幅ｅ２、・・・、ｅｎのうちの隣接する複数個が同一の幅となっており、当該複数個毎にそれらの幅が段階的に小さくなるように形成されていても良い。
【００１８】
閾値調整用Ｐ型層２２の幅は、その長手方向においても異なっている。例えば、最内位置のＤＭＯＳトランジスタ２の場合、閾値調整用Ｐ型層２２の長手方向における中央位置の幅ｅ１は、長手方向における端部の幅ｆよりも大きい。つまり、ある１つのソース領域２０においても、長手方向における中央位置の不純物濃度が最も大きく、端部の不純物濃度が最も小さくなっている。長手方向における中央位置と端部との中間の幅は、好ましくは中央位置から上下両端部へ向かって徐々に狭くなっている。
【００１９】
なお、長手方向における中央位置の幅、中間位置の幅、端部の幅の順に小さくなっていれば良く、例えば中間位置のある区間の幅が同一となっており、当該区間毎にそれらの幅が段階的に小さくなるように形成されていても良い。
【００２０】
このような構成により、長手方向における中央位置に形成されたＤＭＯＳトランジスタ２の閾値電圧が最も高く、中央位置から端部への配置順にＤＭＯＳトランジスタ２の閾値電圧は小さくなり、端部に形成されたＤＭＯＳトランジスタ２の閾値電圧が最も低くなっている。並列形成方向における最端部のソース領域２０以外は、上記したのと同様の形状となっている。並列形成方向における最端部のソース領域２０においては、閾値調整用Ｐ型層２２の幅は、長手方向における中央位置から端部に亘って一様に幅ｆである。
【００２１】
なお、実際の半導体装置１では後述する様に、熱処理によるボロンの拡散により、Ｐ型ソースボディ層２１及び閾値調整用Ｐ型層２２はゲート電極５０の下部まで拡がっている。
【００２２】
図３は、図２に示される構成により実現されるＤＭＯＳトランジスタ２の閾値電圧の分布を模式的に表した図である。半導体装置１の中央の領域Ｂ１内に形成されているＤＭＯＳトランジスタ２の閾値電圧が最も高く、最外周の領域Ｂｆ内に形成されているＤＭＯＳトランジスタ２の閾値電圧が最も低い。その中間位置の領域Ｂ２、Ｂ３、・・・、Ｂｎに形成されているＤＭＯＳトランジスタ２の閾値電圧は、領域Ｂ２、Ｂ３、・・・、Ｂｎの順に低くなっている。
【００２３】
なお、中央の領域（Ｂ１）、中間の領域（Ｂ２、Ｂ３、・・・、Ｂｎ）、最外周の領域（Ｂｆ）の順にＤＭＯＳトランジスタ２の閾値電圧が小さくなっていれば良く、例えば中間位置の領域Ｂ２、Ｂ３、・・・、Ｂｎのうちの隣接する複数領域における閾値電圧が同一となっており、当該複数領域毎にそれらの閾値電圧が段階的に小さくなるように形成されていても良い。
【００２４】
図４は、ゲート酸化膜厚が１５ｎｍのときのゲート電極５０の端部直下のボロン濃度とＤＭＯＳトランジスタ２の閾値電圧との関係の一例を表すグラフである。横軸がゲート電極５０の端部直下のボロン濃度（単位：ｃｍ−３）を表す。縦軸がＤＭＯＳトランジスタ２の閾値電圧（単位：Ｖ）を表す。グラフに示されるようにボロン濃度が高くなるほど閾値電圧も高くなる。
【００２５】
図５は、ソース領域２０におけるボロン濃度及びＤＭＯＳトランジスタ２の閾値電圧の一例を表すために、ソース領域２０の各ポイントＰ１〜Ｐ６を指し示した図である。なお、図５では、最内位置及びその両隣のソース領域２０を図示している。ポイントＰ１〜Ｐ６のボロン濃度及び閾値電圧の一例は以下のとおりである。ポイントＰ１：ボロン濃度２Ｅ１８ｃｍ−３、閾値電圧２Ｖ、ポイントＰ２：ボロン濃度１．３Ｅ１８ｃｍ−３、閾値電圧１．５Ｖ、ポイントＰ３：ボロン濃度１．３Ｅ１８ｃｍ−３、閾値電圧１．５Ｖ、ポイントＰ４：ボロン濃度６Ｅ１７ｃｍ−３、閾値電圧１Ｖ、ポイントＰ５：ボロン濃度６Ｅ１７ｃｍ−３、閾値電圧１Ｖ、ポイントＰ６：ボロン濃度６Ｅ１７ｃｍ−３、閾値電圧１Ｖ。
【００２６】
このように、並列形成方向における最内位置のソース領域２０の長手方向における中央位置（ポイントＰ１）のボロン濃度及び閾値電圧が最も高い。ソース領域２０の長手方向における中央位置から端部へ向かうにつれて（ポイントＰ１〜Ｐ２、Ｐ１〜Ｐ３〜Ｐ４）、ボロン濃度及び閾値電圧が低くなる。また、並列形成方向における最内位置のソース領域２０から端部のソース領域２０へ向かうにつれて（ポイントＰ１〜Ｐ５、Ｐ１〜Ｐ６）、ボロン濃度及び閾値電圧が低くなる。
【００２７】
一般にＤＭＯＳデバイスにおいては、デバイス温度が高温になるほど閾値電圧が低下する。その結果、ドレイン電流が増加し、インパクトイオンにより発生する電流が増加することにより、ラッチアップが生じてＤＭＯＳデバイスが破壊されるという現象が生じていた。しかしながら、本実施例によれば、高温になり易い半導体装置の中央位置のＤＭＯＳトランジスタの閾値電圧を周辺部のＤＭＯＳトランジスタの閾値電圧よりも高くなるように形成しているので、高温により閾値電圧が低下したとしても中央位置のＤＭＯＳトランジスタの破壊を防ぐことができる。
【００２８】
＜第２の実施例＞
図６及び図７は、本実施例による半導体装置１の製造方法における各工程を表す断面図である。以下、図６及び図７を参照しつつ、半導体装置１の製造方法について説明する。
【００２９】
先ず、Ｎ型の半導体基板１０の表面に、半導体製造分野における通常の成膜方法により膜厚５０〜１０００ｎｍのフィールド酸化膜４０を形成する（図６（ａ））。
【００３０】
次に、例えば温度７００〜１２００℃の酸素雰囲気中での熱処理により、膜厚１〜１００ｎｍのゲート酸化膜６０を形成する（図６（ｂ））。続いて、例えば膜厚１００〜１０００ｎｍの、不純物ドープされたポリシリコンを形成し、ホトリソグラフィー及びエッチング技術によりゲート電極５０を形成する（図６（ｂ））。
【００３１】
次に、ホトリソグラフィー技術により、半導体基板１０の表面にレジスト２０１を形成する（図６（ｃ））。このとき、ドレイン領域３０、フィールド酸化膜４０及びゲート電極５０の全体を覆い且つゲート電極５０の端部Ｔ１からソース領域２０側へ距離ａ１の領域を覆うようにレジスト２０１を形成する。ここで、レジスト２０１の形成処理について詳細に説明する。
【００３２】
図８は、レジスト２０１の形成処理における各工程の断面図である。先ず、フィールド酸化膜４０、ゲート電極５０及びゲート酸化膜６０を覆うように例えばスピンコートによりポジ型のレジスト２０１を形成する（図８（ｃ−１））。図８（ｃ−１）には、最内位置及び最外位置のフィールド酸化膜４０及びゲート電極５０のみが図示されているが、実際にはゲート酸化膜６０上に複数の中間位置フィールド酸化膜及び中間位置ゲート電極（いずれも図示せず）が形成されており、これらをも覆うようにレジスト２０１を形成する。
【００３３】
次に図９に示される如き露光用マスク３００を介して例えば紫外光などの照射光ＥＬによりレジスト２０１を露光する（図８（ｃ−２））。露光用マスク３００の中央位置には開口部Ｓ１が設けられており、開口部Ｓ１から右側の端部へ向かって中間位置の開口部Ｓ−ｒ２、Ｓ−ｒ３・・・、Ｓ−ｒｎが形成され、左側の端部へ向かって中間位置の開口部Ｓ−ｌ２、・・・、Ｓ−ｌｎが並列形成されている。右側の最端部には開口部Ｓ−ｒｆが、左側の最端部には開口部Ｓ−ｌｆがそれぞれ形成されている。
【００３４】
並列形成方向における最内位置の開口部Ｓ１の長手方向における中央位置の幅はｅ１である。中間位置の開口部Ｓ−ｒ２、Ｓ−ｒ３・・・、Ｓ−ｒｎの長手方向における中央位置の幅はそれぞれ幅ｅ２、・・・、ｅｎである。同様に中間位置の開口部Ｓ−ｌ２、Ｓ−ｌ３・・・、Ｓ−ｌｎの長手方向における中央位置の中央幅もそれぞれ幅ｅ２、・・・、ｅｎである。並列形成方向における最外位置の開口部Ｓ−ｒｆ及びＳ−ｌｆの各々の幅はｆである。各開口部の長手方向における端部の幅は全て等しくｆである。幅ｅ１が最も広く、好ましくは幅ｅ２、・・・、ｅｎ、ｆの順に狭くなっている。幅ｅ１、ｅ２、・・・、ｅｎ、ｆの関係は例えば前述の式（１）で表される。露光用マスク３００の寸法と半導体基板１０の寸法がほぼ同倍率の場合、例えばｅ１＝２．５μｍ、ｅ２＝２．３μｍ、・・・、ｅ１０＝０．７μｍ、ｆ＝０．５μｍである。
【００３５】
なお、最内位置の幅（ｅ１）、中間位置の幅（ｅ２、・・・、ｅｎ）、最外位置の幅（ｆ）の順に小さくなっていれば良く、例えば中間位置の幅ｅ２、・・・、ｅｎのうちの隣接する複数個が同一の幅となっており、当該複数個の幅毎に段階的に小さくなるように形成されていても良い。
【００３６】
図８（ｃ−２）に示される如く、最内位置の開口部Ｓ１の幅ｅ１は最外位置の開口部Ｓ−ｒｆの幅ｆに比較して広く、開口部Ｓ１直下の露光範囲は開口部Ｓ−ｒｆ直下の露光範囲より広い。また、開口部Ｓ１直下の露光範囲はゲート電極５０の端部Ｔ１から距離ａ１だけ離れた位置から始まり、開口部Ｓ−ｒｆ直下の露光範囲はゲート電極５０の端部Ｔ１から距離ａｆだけ離れた位置から始まる。開口部Ｓ−ｒｆの幅ｆは開口部Ｓ１の幅ｅ１に比較して狭く、距離ａｆは距離ａ１よりも大きい。
【００３７】
露光用マスク３００を介しての露光後、レジスト２０１を除去する（図８（ｃ−３））。開口部Ｓ１直下の露光範囲は開口部Ｓ−ｒｆ直下の露光範囲より広く、開口部Ｓ１直下は開口部Ｓ−ｒｆ直下に比較してレジスト２０１の除去量が多い。開口部Ｓ１直下のレジスト２０１は、ゲート電極５０の端部Ｔ１から距離ａ１だけ離れた位置から除去されている。一方、開口部Ｓ−ｒｆ直下のレジスト２０１は、ゲート電極５０の端部Ｔ１から距離ａｆだけ離れた位置から除去されている。つまり、端部の方がゲート電極５０の端部Ｔ１からより遠く離れた位置からレジスト２０１が除去されている。
【００３８】
再び、図６を参照する。続いて、レジスト２０１をマスクとして例えばボロン（Ｂ＋）などの不純物ドーパントを加速電圧１０〜５００ＫｅＶで半導体基板１０の表面にイオン注入して、ソース領域２０へ閾値調整用Ｐ型層２２を形成する（図６（ｃ））。ここで、ソース領域２０の並列形成方向における最内位置の閾値調整用Ｐ型層２２と、最外位置の閾値調整用Ｐ型層２２とを比較する。
【００３９】
図１０（ａ）は、最内位置のソース領域２０における閾値調整用Ｐ型層２２−１とその周辺の断面図である。図１０（ｂ）は、最外位置のソース領域２０における閾値調整用Ｐ型層２２−２とその周辺の断面図である。最内位置のソース領域２０のレジスト２０１の開口部の方が最外位置のソース領域２０のレジスト２０１の開口部よりも広いので、閾値調整用Ｐ型層２２−１の幅は閾値調整用Ｐ型層２２−２の幅よりも大きい。つまり、閾値調整用Ｐ型層２２−１の方が閾値調整用Ｐ型層２２−２よりもボロンのドープ量が多い。
【００４０】
また、閾値調整用Ｐ型層２２−１はゲート電極５０の端部Ｔ１から距離ａ１だけ離れた位置から形成され、閾値調整用Ｐ型層２２−２はゲート電極５０の端部Ｔ１から距離ａｆだけ離れた位置から形成されている。つまり、閾値調整用Ｐ型層２２−２の方が閾値調整用Ｐ型層２２−２よりもゲート電極５０の端部Ｔ１から離れた位置から形成されている。
【００４１】
再び、図６を参照する。次に、レジスト２０１を除去し、ホトリソグラフィー技術により、レジスト２０２を新たに形成する（図６（ｄ））。このとき、ソース領域２０及びゲート電極５０のうちのその端部Ｔ１から距離ｂ１の領域を除いてレジスト２０２を形成する。距離ｂ１の値に制限は無く、レジスト２０２がソース領域２０を覆わないように形成されていれば良い。
【００４２】
続いて、レジスト２０２をマスクとして例えばボロン（Ｂ＋）を加速電圧１０〜５００ＫｅＶで、既に閾値調整用Ｐ型層２２が形成されている領域及びソース領域２０のうちの閾値調整用Ｐ型層２２が形成されていない半導体基板１０の表面にイオン注入してＰ型ソースボディ層２１を形成する（図６（ｄ））。このとき、ゲート電極５０もマスクの役割を果たすのでゲート電極５０の下側にはボロンが注入されない。つまり、ゲート電極５０の下側にはＰ型ソースボディ層２１が形成されない。
【００４３】
次に、例えば窒素雰囲気中において温度８００〜１２００℃で１０〜２００分の熱処理によりボロンを熱拡散させ、半導体基板１０内における閾値調整用Ｐ型層２２及びＰ型ソースボディ層２１の領域を拡張する（図７（ｅ））。この熱拡散により、ゲート電極５０の下側にも閾値調整用Ｐ型層２２及びＰ型ソースボディ層２１が拡張される。ここで、ソース領域２０の並列形成方向における最内位置の閾値調整用Ｐ型層２２と、最外位置の閾値調整用Ｐ型層２２とを比較する。
【００４４】
図１１（ａ）は、最内位置のソース領域２０における閾値調整用Ｐ型層２２−１とその周辺の断面図である。図１１（ｂ）は、最外位置のソース領域２０における閾値調整用Ｐ型層２２−２とその周辺の断面図である。図１１（ｃ）は、図１１（ａ）及び（ｂ）における一点差線Ａ１−Ａ１方向の距離と、閾値調整用Ｐ型層２２−１及び２２−２の各々のボロン濃度との関係を表すグラフである。横軸が距離、縦軸がボロン濃度を表す。閾値調整用Ｐ型層２２−１の方が閾値調整用Ｐ型層２２−２よりも、ゲート電極５０の端部Ｔ１付近におけるボロン濃度が高くなっている。つまり、最内位置のソース領域２０の方が最外位置のソース領域２０よりも不純物（ボロン）濃度が高い。その結果、最内位置のＤＭＯＳトランジスタ２の方が最外位置のＤＭＯＳトランジスタ２よりも閾値電圧が高くなる。
【００４５】
再び、図７を参照する。次に、ゲート電極５０をマスクとして、例えばリン（Ｐ＋）を加速電圧１０〜２００ＫｅＶでソース領域２０及びドレイン領域３０にイオン注入し、ソース領域２０にＮ型ＬＤＤ層７１を、ドレイン領域３０にＮ型ＬＤＤ層３１をそれぞれ形成する（図７（ｆ））。続いて、ゲート電極５０とソース領域２０との間及びゲート電極５０とドレイン領域３０との間にそれぞれ酸化膜であるサイドウォール８０を形成する（図７（ｆ））。
【００４６】
次に、ホトリソグラフィー及びイオン注入技術により、例えばリン（Ｐ＋）を加速電圧１０〜２００ＫｅＶでソース領域２０及びドレイン領域３０にイオン注入し、ソース領域２０にＮ＋拡散層７２を、ドレイン領域３０にＮ＋拡散層３２をそれぞれ形成する（図７（ｇ））。Ｎ＋拡散層３２及び７２のリン濃度は例えば１×１０１９〜１×１０２２ｃｍ−３程度の高濃度である。なお、Ｎ＋拡散層３２はドレイン電極、Ｎ＋拡散層７２はソース電極として機能する。同様にして例えばフッ化ボロン（ＢＦ２＋）を加速電圧１０〜２００ＫｅＶでソース領域２０にイオン注入し、ボロン濃度が例えば１×１０１９〜１×１０２２ｃｍ−３程度の高濃度のＰ＋拡散層９０を形成する（図７（ｇ））。
【００４７】
次に、ゲート酸化膜６０上に通常の成膜技術により例えば酸化膜などの絶縁膜１００を形成する。続いてリソグラフィーとエッチング技術によりソース領域２０及びドレイン領域３０の各々にコンタクト１１０及び電極１２０を形成する（図７（ｈ））。
【００４８】
以上の工程により、ソース領域２０に閾値調整用Ｐ型層２２を有するＮ型のＤＭＯＳトランジスタ２が形成される。
【００４９】
上記したように本実施例による半導体装置の製造方法によれば、半導体基板に並列形成された複数のソース領域の各々に閾値調整用Ｐ型層を形成することができる。閾値調整用Ｐ型層の形成に際しては、中央位置のソース領域の不純物濃度が端部のソース領域の不純物濃度よりも大きくなるように形成する。その結果、中央位置のＤＭＯＳトランジスタの閾値電圧が端部のＤＭＯＳトランジスタの閾値電圧よりも高くなる。このような構成とすることにより、高温になり易い中央位置のＤＭＯＳトランジスタの閾値電圧が低下したとしても、その破壊を防ぐことができる。
【００５０】
また、１つの露光用マスクのみで、閾値電圧が互いに異なる複数のＤＭＯＳトランジスタを形成できるので、レジスト形成工程及びレジスト露光用マスクの数を削減でき、製造コストを削減できる。
【００５１】
＜第３の実施例＞
図１２は、本実施例による半導体装置１の製造方法における各工程を表す断面図である。フィールド酸化膜４０、ゲート電極５０及びゲート酸化膜６０の形成処理までは第２の実施例と同様である。
【００５２】
ゲート酸化膜６０の形成後、ホトリソグラフィー技術により、ゲート酸化膜６０上にレジスト２０３を形成する（図１２（ａ））。このとき、ソース領域２０及びゲート電極５０の端部Ｔ１から距離ｂ１までの一部領域を除いてレジスト２０３を形成する。ＤＭＯＳトランジスタ２の閾値電圧を比較的高く設定すべき最内位置におけるゲート電極５０の端部Ｔ１から距離ｂ１が、閾値電圧を比較的低く設定すべき最外位置におけるゲート電極５０の端部Ｔ１から距離ｂ１よりも大きくなるようにレジスト２０３を形成する。
【００５３】
図１２（ａ）には、最内位置及び最外位置の２つの場合のみが図示されているが、実際にはゲート酸化膜６０上に複数の中間位置ゲート電極（図示せず）が形成されている。好ましくは最内位置のゲート電極５０に隣接する中間位置ゲート電極から最外位置のゲート電極５０に隣接する中間位置ゲート電極へかけて距離ｂ１が徐々に短くなるようにレジスト２０３を形成する。なお、互いに隣接する複数個の中間位置ゲート電極における距離ｂ１を同一とし、当該複数個の中間位置ゲート電極毎に段階的に距離ｂ１が小さくなるように形成しても良い。距離ｂ１は例えば０〜１μｍ程度である。
【００５４】
次に、レジスト２０３をマスクとして例えばボロン（Ｂ＋）を加速電圧１０〜５００ＫｅＶで半導体基板１０の表面にイオン注入してＰ型ソースボディ層２１を形成する（図１２（ｂ））。このとき、ゲート電極５０表面のうちのレジスト２０３が形成されていない部分すなわちゲート電極５０の端部Ｔ１から距離ｂ１の部分もマスクの役割を果たし、ゲート電極５０の直下にはＰ型ソースボディ層２１は形成されない。
【００５５】
次に、加速電圧を、Ｐ型ソースボディ層２１を形成したときの加速電圧よりも高い加速電圧（例えば６００ＫｅＶ以上など）に上げて、レジスト２０３をマスクとして例えばボロン（Ｂ＋）を半導体基板１０の表面にイオン注入し、第２Ｐ型ソースボディ層２３を形成する（図１２（ｃ））。加速電圧を上げてイオン注入することにより、ボロンが、レジスト２０３が形成されていない端部Ｔ１から距離ｂ１までのゲート電極５０の部分を透過し、その直下にも第２Ｐ型ソースボディ層２３が形成される。一方、端部Ｔ１までレジスト２０３が形成されているゲート電極５０の直下には、第２Ｐ型ソースボディ層２３は形成されない。
【００５６】
これにより、最内位置のソース領域２０の方が端部のソース領域２０よりもボロン濃度が高くなり、最外位置のＤＭＯＳトランジスタ２の閾値電圧を比較的高くすることができる。最内位置から最外位置へかけてゲート電極５０における距離ｂ１が短くなるようにレジスト２０３を形成しているので、最内位置から最外位置への配置順にソース領域２０の不純物（ボロン）の濃度が低下し、ＤＭＯＳトランジスタ２の閾値電圧も最内位置から最外位置への配置順に低下する。
【００５７】
続いてＰ型ソースボディ層２１及び第２Ｐ型ソースボディ層２３の拡散処理を第２の実施例と同様に行うようにしても良いし、拡散処理を行わず、Ｎ型ＬＤＤ層７１の形成処理以降の処理を第２の実施例と同様に行うようにしても良い。
【００５８】
上記した処理により、中央位置のソース領域の不純物濃度が周辺部のソース領域の不純物濃度よりも高くなる。その結果、中央位置のＤＭＯＳトランジスタの閾値電圧が周辺部のＤＭＯＳトランジスタの閾値電圧よりも高くなる。このような構成とすることにより、高温になり易い中央位置のＤＭＯＳトランジスタの閾値電圧が低下したとしても、その破壊を防ぐことができる。
【００５９】
また、本実施例によれば、Ｐ型ソースボディ層及び第２Ｐ型ソースボディ層の形成に際して、レジストを形成し直す必要がないので、レジスト形成工程及びレジスト露光用マスクの数を削減でき、製造コストを削減できる。
【００６０】
＜第４の実施例＞
図１３は、本実施例による半導体装置１の製造方法における各工程を表す断面図である。フィールド酸化膜４０、ゲート電極５０及びゲート酸化膜６０の形成処理までは第２の実施例と同様である。
【００６１】
ゲート酸化膜６０の形成後、レジスト（図示せず）をマスクとして例えばボロン（Ｂ＋）を加速電圧１０〜５００ＫｅＶで半導体基板１０の表面にイオン注入し、続いて、例えば窒素雰囲気中において温度８００〜１２００℃で１０〜２００分の熱処理によりボロンを熱拡散させてＰ型ソースボディ層２１を形成する（図１３（ａ））。
【００６２】
次に、ホトリソグラフィー技術により、ゲート酸化膜６０上にレジスト２０４を形成する（図１３（ｂ））。このとき、ゲート電極５０の端部Ｔ１から距離ｃ１だけ離れた位置にある一部領域を除いてレジスト２０４を形成する。ＤＭＯＳトランジスタ２の閾値電圧を比較的高く設定すべき最内位置におけるゲート電極５０の端部Ｔ１から距離ｃ１が、閾値電圧を比較的低く設定すべき最外位置におけるゲート電極５０の端部Ｔ１から距離ｃ１よりも大きくなるようにレジスト２０４を形成する。
【００６３】
図１３（ａ）には、最内位置及び最外位置の２つの場合のみが図示されているが、実際にはゲート酸化膜６０上に複数の中間位置ゲート電極（図示せず）が形成されている。好ましくは最内位置のゲート電極５０に隣接する中間位置ゲート電極から最外位置のゲート電極５０に隣接する中間位置ゲート電極へかけて距離ｃ１が徐々に短くなるようにレジスト２０４を形成する。なお、互いに隣接する複数個の中間位置ゲート電極における距離ｃ１を同一とし、当該複数個の中間位置ゲート電極毎に段階的に距離ｃ１が小さくなるように形成しても良い。距離ｃ１は例えば０〜１μｍ程度である。
【００６４】
次に、レジスト２０４をマスクとして例えばリン（Ｐ＋）を加速電圧１０〜２００ＫｅＶで半導体基板１０の表面にイオン注入してＮ型ＬＤＤ層７１を形成する（図１３（ｂ））。このとき、ゲート電極５０表面のうちのレジスト２０４が形成されていない部分もマスクの役割を果たし、ゲート電極５０の直下にはＮ型ＬＤＤ層７１は形成されない。
【００６５】
距離ｃ１の違いにより、最内位置のソース領域２０へのリンのドープ量は最外位置のソース領域２０へのドープ量に比較して少ない。Ｐ型ソースボディ層２１中のホールキャリア濃度は、ドープされたリンからの電子キャリアにより打ち消されて減少する。つまり、最内位置のソース領域２０の方が最外位置のソース領域２０よりもボロン濃度を高くしたのと同じ効果が得られる。これにより、最内位置のＤＭＯＳトランジスタ２の閾値電圧を比較的高くすることができる。最内位置から最外位置への配置順にゲート電極５０における距離ｃ１が短くなるようにレジスト２０４を形成しているので、最内位置から最外位置への配置順にソース領域２０の不純物（ボロン）の濃度が低下し、ＤＭＯＳトランジスタ２の閾値電圧も最内位置から最外位置への配置順に低くなっている。
【００６６】
続いて、Ｎ＋拡散層３２及び７２の形成処理以降の処理を第２の実施例と同様に行う。
【００６７】
上記したように、本実施例によれば、中央位置のＤＭＯＳトランジスタの閾値電圧を周辺部のＤＭＯＳトランジスタの閾値電圧よりも高くすることができる。このような構成とすることにより、高温になり易い中央位置のＤＭＯＳトランジスタの閾値電圧が低下したとしても、その破壊を防ぐことができる。
【００６８】
また、本実施例によれば、Ｎ型ＬＤＤ層形成のためのレジスト露光用マスクの寸法調整によりＤＭＯＳトランジスタの閾値電圧調整が可能であるので新規工程を追加する必要がない。そのため、製造コストを削減できる。
【００６９】
＜第５の実施例＞
図１４は、本実施例による半導体装置１の製造方法における各工程を表す断面図である。Ｐ型ソースボディ層２１の形成処理までは、第４の実施例と同様である。
【００７０】
Ｐ型ソースボディ層２１の形成後、ホトリソグラフィー技術によりレジスト（図示せず）を形成し、当該レジストをマスクとして例えばリン（Ｐ＋）を加速電圧１０〜２００ＫｅＶで半導体基板１０の表面にイオン注入してＮ型ＬＤＤ層７１を形成する（図１４（ａ））。
【００７１】
図１４（ａ）には、最内位置及び最外位置の２つの場合のみが図示されているが、実際にはゲート酸化膜６０上に複数の中間位置ソース領域（図示せず）が形成されており、何れの中間位置ソース領域についても覆わないようにレジスト２０５を形成する。
【００７２】
図１４（ａ）には、最内位置及び最外位置の２つの場合のみが図示されているが、実際にはゲート酸化膜６０上に複数の中間位置フィールド酸化膜、中間位置ゲート電極及び中間位置Ｐ型ソースボディ層（いずれも図示せず）が形成されており、中間位置Ｐ型ソースボディ層の各々に同様に中間位置Ｎ型ＬＤＤ層を形成する。
【００７３】
次に、レジスト２０５を除去した後、ゲート電極５０の端部から距離ｄ１の部分をエッチングにより例えばテーパー形状（斜め形状）など形状に加工し、ゲート電極５０の端部の厚みを薄くする（図１４（ｂ））。このとき、ＤＭＯＳトランジスタ２の閾値電圧を比較的高く設定すべき最内位置におけるゲート電極５０の端部Ｔ１から距離ｄ１が、閾値電圧を比較的低く設定すべき最外位置におけるゲート電極５０の端部Ｔ１から距離ｄ１よりも大きくなるようにゲート電極５０の端部を加工して薄くする。
【００７４】
図１４（ｂ）には、中央位置及び端部の２つの場合のみが図示されているが、好ましくは最内位置のゲート電極５０に隣接する中間位置ゲート電極から最外位置のゲート電極５０に隣接する中間位置ゲート電極へかけて距離ｄ１が徐々に短くなるようにゲート電極５０の端部を加工する。なお、互いに隣接する複数個の中間位置ゲート電極における距離ｄ１を同一とし、当該複数個の中間位置ゲート電極毎に段階的に距離ｄ１が小さくなるように形成しても良い。距離ｄ１は例えば０〜１μｍ程度である。
【００７５】
次に、ゲート電極５０のテーパー状加工部付近を除いてゲート酸化膜６０上にレジスト２０５を形成し、例えばボロン（Ｂ＋）を加速電圧１０〜２００ＫｅＶで半導体基板１０にイオン注入してＰ型ＬＤＤ層１３０を形成する（図１４（ｂ））。ゲート電極５０の端部がテーパー状に加工されているので、ボロンが当該端部を透過し、ゲート電極５０の下側にもＰ型ＬＤＤ層１３０が形成される。このように、ゲート電極５０の下側にＰ型ＬＤＤ層１３０を形成することにより、ソース領域２０の不純物（ボロン）の濃度を高くすることができる。つまり、最内位置のＤＭＯＳトランジスタ２の閾値電圧を比較的高くすることができる。最内位置から最外位置への配列順にゲート電極５０における距離ｄ１が短くなるように加工しているので、最内位置から最外位置への配列順にソース領域２０の不純物（ボロン）の濃度が低下し、ＤＭＯＳトランジスタ２の閾値電圧も最内位置から最外位置への配列順に低くなる。
【００７６】
続いて、Ｎ＋拡散層３２及び７２の形成処理以降の処理を第２の実施例と同様に行う。
【００７７】
上記したように、本実施例によれば、中央位置のＤＭＯＳトランジスタの閾値電圧を周辺部のＤＭＯＳトランジスタの閾値電圧よりも高くすることができる。このような構成とすることにより、高温になり易い中央位置のＤＭＯＳトランジスタの閾値電圧が低下したとしても、その破壊を防ぐことができる。
【００７８】
また、本実施例によればゲート電極の端部をテーパー状に加工するので、ゲート電極近傍におけるボロン濃度プロファイルを、熱処理を行うことなく熱処理によりボロンを拡散させたのと同程度のボロン濃度プロファイルとすることができる。また、Ｐ型ＬＤＤ層の形成という従来から行われていた工程においてＤＭＯＳトランジスタの閾値電圧調整が可能であるので、新規工程を追加する必要がなく、製造コストを抑制できる。
【００７９】
第１の実施例は、半導体装置が四角形状の場合の例であるが、半導体装置の形状は他の多角形や丸型でも構成可能である。
【００８０】
第２〜５の実施例は、Ｎ型ＤＭＯＳデバイスの場合の例であるが、Ｐ型ＤＭＯＳデバイスにも同様に適用可能である。
【００８１】
第１〜５の実施例は、バルク基板の場合の例であるが、図１５（ａ）に示す如きＰ型基板１３０、埋め込み酸化膜１４０及びＮ型ＳＯＩ層１５０からなるＳＯＩ（Silicon on Insulator）基板や、図１５（ｂ）に示す如き基板の大半が例えばＳｉＯ２やＡｌ２Ｏ３などの酸化物からなる酸化物基板１６０にも適用可能である。一般にＳＯＩ基板や酸化物基板は、シリコン基板よりも熱伝導が悪いため、ＳＯＩ基板や酸化物基板に本実施例を適用すればより効果的である。なお、基板の材料は、Ｓｉのみならず、Ｇｅ、ＳｉＣ、ＧａＡｓ、ＧａＮ等の化合物半導体材料であっても適用可能である。
【符号の説明】
【００８２】
１  半導体装置
１０  半導体基板
２０  ソース領域
２１  Ｐ型ソースボディ層
２２  閾値調整用Ｐ型層
２３  第２Ｐ型ソースボディ層
３０  ドレイン領域
３１  Ｎ型ＬＤＤ層
３２  Ｎ＋拡散層
４０  フィールド酸化膜
５０  ゲート電極
６０  ゲート酸化膜
７１  Ｎ型ＬＤＤ層
７２  Ｎ＋拡散層
８０  サイドウォール
９０  Ｐ＋拡散層
１００  絶縁膜
１１０  コンタクト
１２０  電極
１３０  Ｐ型ＬＤＤ層
１４０  埋め込み酸化膜
１５０  Ｎ型ＳＯＩ層
１６０  酸化物基板
２０１〜２０５  レジスト
３００  露光用マスク
【図１】
2010165974.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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