(57)【要約】【課題】ゲート絶縁膜の劣化が抑制され、また、書き込み効率の向上化が図られる半導体記憶装置を提供する。【解決手段】素子分離領域６１によって挟まれた半導体基板１の領域に素子形成領域が形成されている。素子分離領域６１では、所定の深さのトレンチ１０にシリコン酸化膜１１が充填されている。消去ゲート電極５４は、シリコン酸化膜１１の内部に埋め込まれる態様で、素子分離領域６１内に形成されている。素子形成領域の上には、ゲート酸化膜６を介在させてフローティングゲート電極５１が形成され、さらに、その上にＯＮＯ膜１７を介在させてコントロールゲート電極５２が形成されている。隣接するフローティングゲート電極５１とフローティングゲート電極５１との間には、消去ゲート電極５４を覆うように、絶縁膜１６が形成されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
主表面を有する半導体基板の第１の領域に、それぞれ第１の方向に延在するとともに、前記第１の方向と交差する第２の方向に間隔を隔てて形成された第１素子分離領域および第２素子分離領域と、
前記第１素子分離領域と前記第２素子分離領域とによって挟まれた前記半導体基板の素子形成領域における所定の領域上に、第１絶縁膜を介在させて形成されたフローティングゲート電極と、
前記第２の方向に延在し、前記フローティングゲート電極上にシリコン酸化膜とシリコン窒化膜を含む積層膜を介在させて形成されたコントロールゲート電極と、
前記フローティングゲート電極および前記コントロールゲート電極を挟んで両側部にそれぞれ位置する前記素子形成領域に形成された所定導電型の１対の不純物領域と、
前記素子分離領域の内部に埋め込まれる態様で前記第１の方向に沿って形成された消去ゲート電極と
を備えた、半導体記憶装置。
【請求項２】
前記素子分離領域では、
前記半導体基板に所定の深さのトレンチが形成され、
前記トレンチに分離絶縁膜が充填され、
前記分離絶縁膜に開口部が形成され、
前記開口部に前記消去ゲート電極が形成され、
前記消去ゲート電極の上面上に第２絶縁膜が形成された、請求項１記載の半導体記憶装置。
【請求項３】
前記第２絶縁膜は、
前記消去ゲート電極の少なくとも前記上面に形成されたシリコン窒化膜と、
前記シリコン窒化膜上に形成されたシリコン酸化膜と
を含む、請求項１または２に記載の半導体記憶装置。
【請求項４】
１対の前記不純物領域の少なくとも一方には金属シリサイド層が形成された、請求項１〜３のいずれかに記載の半導体記憶装置。
【請求項５】
１対の前記不純物領域の一方の不純物領域に電気的に接続されるコンタクト部がセルごとに設けられた、請求項１〜４のいずれかに記載の半導体記憶装置。
【請求項６】
積層された前記フローティングゲート電極および前記コントロールゲート電極の両側面のうち、一方の側面上に前記第２の方向に沿って形成されたアクセスゲート電極を備えた、請求項１〜５のいずれかに記載の半導体記憶装置。
【請求項７】
前記半導体基板の前記第１の領域とは異なる第２の領域に形成された、トランジスタを含む周辺回路部を有し、
前記フローティングゲート電極と前記半導体基板との間の形成された前記第１絶縁膜の膜厚と、前記トランジスタのゲート絶縁膜の膜厚とは同じ膜厚に設定された、請求項６記載の半導体記憶装置。
【請求項８】
前記第２の方向に延在し、前記素子形成領域を横切るように形成された第１選択ゲート電極と、
前記第１選択ゲート電極と前記第１の方向に所定の距離を隔てられ、前記第２の方向に延在して前記素子形成領域を横切るように形成された第２選択ゲート電極と
を備え、
前記フローティングゲート電極は、前記第１選択ゲート電極と前記第２選択ゲート電極との間に位置する領域において、前記第１の方向に間隔を隔てて複数形成され、
前記コントロールゲート電極は、複数の前記フローティングゲート電極のそれぞれに対して、前記フローティングゲート電極上に前記第２絶縁膜を介在させて形成され、
１対の前記不純物領域のうち、一方の不純物領域は、前記第１選択ゲート電極に対して前記第２選択ゲート電極が位置する側とは反対の側に形成され、
１対の前記不純物領域のうち、他方の不純物領域は、前記第２選択ゲート電極に対して前記第１選択ゲート電極が位置する側とは反対の側に形成された、請求項１〜５のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、消去ゲート電極を備えた半導体記憶装置に関するものである。
【背景技術】
【０００２】
電気的に書き込み可能な不揮発性メモリとして、フラッシュメモリがある。一般的なＮＯＲ型のフラッシュメモリでは、書き込み方式として、チャネルホットエレクトロン（ＣＨＥ：Channel Hot Electron）による書き込み方式が採用され、消去方式として、基板ＦＮ（Fowler-Nordheim）による消去方式が採用されている。なお、ＮＯＲ型のフラッシュメモリを開示した文献として、たとえば特許文献１がある。
【特許文献１】特開２００６−５３７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来のフラッシュメモリでは、書き込み時間を短縮して書き込み効率を上げることが求められている。また、消去動作において、フローティングゲート電極に蓄積された電子を、フローティングゲート電極直下のゲート絶縁膜を介して半導体基板の側へ引き抜くことによるゲート絶縁膜の劣化を抑制することが求められている。
【０００４】
本発明の目的は、ゲート絶縁膜の劣化が抑制され、また、書き込み効率の向上化が図られる半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明に係る半導体記憶装置は、第１素子分離領域および第２素子分離領域とフローティングゲート電極とコントロールゲート電極と所定導電型の１対の不純物領域と消去ゲート電極とを備えている。第１素子分離領域および第２素子分離領域は、主表面を有する半導体基板の第１の領域に、それぞれ第１の方向に延在するとともに、第１の方向と交差する第２の方向に間隔を隔てて形成されている。フローティングゲート電極は、第１素子分離領域と第２素子分離領域とによって挟まれた半導体基板の素子形成領域における所定の領域上に、第１絶縁膜を介在させて形成されている。コントロールゲート電極は、第２の方向に延在し、フローティングゲート電極上にシリコン酸化膜とシリコン窒化膜を含む積層膜を介在させて形成されている。所定導電型の１対の不純物領域は、フローティングゲート電極およびコントロールゲート電極を挟んで両側部にそれぞれ位置する素子形成領域に形成されている。消去ゲート電極は、第１素子分離領域の内部に埋め込まれる態様で第１の方向に沿って形成されている。
【発明の効果】
【０００６】
本発明に係る半導体記憶装置によれば、消去ゲート電極が、第１素子分離領域の内部に埋め込まれる態様で第１の方向に沿って形成されている。これにより、消去動作において、フローティングゲート電極に蓄積された電子が、第１素子分離領域内に形成された消去ゲート電極に引き抜かれることになり、フローティングゲート電極に蓄積された電子が、フローティングゲート電極の直下に位置するゲート絶縁膜を介して引き抜く基板ＦＮ消去と比べると、第１絶縁膜の劣化を抑制することができる。
【発明を実施するための最良の形態】
【０００７】
実施の形態１
ここでは、アシストゲート電極を備えたＮＯＲ型のフラッシュメモリについて説明する。まず、メモリセルの等価回路を図１に示す。図１に示すように、メモリセルでは、複数のメモリセルがマトリクス状に配列され、行方向（横方向）に、コントロールゲート電極（配線）ＣＧ，ＣＧ１，ＣＧ２等、アシストゲート電極（配線）ＡＧ，ＡＧ１，ＡＧ２等およびソース線ＳＬが形成されている。コントロールゲート電極（配線）ＣＧ，ＣＧ１，ＣＧ２等には、行方向に配列されるメモリセルのコントロールゲート電極（配線）が電気的に接続され、また、アシストゲート電極（配線）ＡＧ，ＡＧ１，ＡＧ２等には、アシストゲート電極（配線）が電気的に接続され、そして、ソース線ＳＬには、メモリセルのソース領域が電気的に接続されている。
【０００８】
一方、行方向とほぼ直交する列方向（縦方向）に、ビット線ＢＬ，ＢＬ１〜ＢＬ４等および消去ゲート電極（配線）ＥＧが形成されている。ビット線ＢＬ，ＢＬ１〜ＢＬ４等には、列方向に配列されるメモリセルのドレイン領域が電気的に接続されている。また、後述するように、本フラッシュメモリでは、消去ゲート電極（配線）が素子分離領域のシリコン酸化膜中に形成されている。なお、図１において、点線で囲まれた領域が一つのメモリセルを示す。
【０００９】
次に、メモリセルの構造について説明する。図２、図３、図４および図５に示すように、半導体基板１の主表面には、互いに間隔を隔てられた素子分離領域６１が形成されている。素子分離領域６１と素子分離領域６１とによって挟まれた半導体基板の領域に素子形成領域が形成されている。素子分離領域６１では、半導体基板１に形成された所定の深さのトレンチ１０に、分離絶縁膜としてシリコン酸化膜１１が充填されている。本フラッシュメモリでは、そのシリコン酸化膜１１の内部に埋め込まれる態様で、消去ゲート電極５４が素子分離領域６１内に形成されている。
【００１０】
素子形成領域の上には、ゲート酸化膜６を介在させてフローティングゲート電極５１が形成されている。フローティングゲート電極５１上にＯＮＯ膜１７を介在させてコントロールゲート電極５２が形成されている。なお、ＯＮＯ膜とは、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を積層させた膜をいう。フローティングゲート電極５１の表面にはシリコン酸化膜１４が形成され、隣接するフローティングゲート電極５１とフローティングゲート電極５１との間には、消去ゲート電極５４を覆うように、たとえばシリコン酸化膜からなる絶縁膜１６が形成されている。
【００１１】
コントロールゲート電極５２は、素子分離領域６１が延在する方向と交差する方向に形成されている。コントロールゲート電極５２およびフローティンゲート電極５１の一方の側面上には、アシストゲート電極５３が形成されている。そのアシストゲート電極５３と、コントロールゲート電極５２およびフローティンゲート電極５１とは、電気的に絶縁されている。
【００１２】
フローティングゲート電極５１およびコントロールゲート電極５２を挟んで両側部に位置する素子形成領域のうち、一方の領域にはソース領域６２が形成され、他方の領域にはドレイン領域６３が形成されている。ソース領域６２には、ソースコンタクト６４を介してソース線５６が接続されている。ドレイン領域６３には、ドレインコンタクト６５を介してビット線５５が接続されている。ソースコンタクト６４並びにドレインコンタクト６５は、隣接する２つのセルに共通のコンタクトとされる。
【００１３】
次に、本フラッシュメモリの動作について説明する。図６に示すように、書き込み動作においては、選択されたセルにおけるコントロールゲート電極（ＣＧ）に１０Ｖ、ソース線（Ｓ）に５Ｖ、アシストゲート電極（ＡＧ）に１．２Ｖ、ビット線（ＢＬ）に０Ｖを印加し、消去ゲート電極（ＥＧ）をオープンの状態または０Ｖを印加することで、図７に示すように、アシストゲート電極に印加された電圧によって、ソースサイドインジェクションにより、情報としての電子がフローティングゲート電極５１に蓄積される。
【００１４】
また、消去動作においては、選択されたセルにおけるコントロールゲート電極（ＣＧ）に０Ｖ、ソース線（Ｓ）に０Ｖを印加し、アシストゲート電極（ＡＧ）およびビット線（ＢＬ）をオープンとし、消去ゲート電極（ＥＧ）に１０Ｖを印加することで、図８に示すように、フローティングゲート電極５１中の電子は、素子分離領域６１のシリコン酸化膜１１中に形成された消去ゲート電極５４に引き抜かれることになる。
【００１５】
そして、読み出し動作は、選択されたセルにおけるコントロールゲート電極（ＣＧ）に０Ｖ、ソース線（Ｓ）に０Ｖ、アシストゲート電極（ＡＧ）に１．５Ｖ、ビット線（ＢＬ）に１．５Ｖを印加し、消去ゲート電極（ＥＧ）をオープンの状態または０Ｖを印加することによって、電流が流れるか否かを判断して行われる。
【００１６】
上述したフラッシュメモリでは、消去ゲート電極５４が、トレンチ１０内に充填されたシリコン酸化膜１１の内部に埋め込まれる態様で、消去ゲート電極５４が素子分離領域６１内に形成されている。これにより、消去動作において、フローティングゲート電極５１に蓄積された電子が、素子分離領域内に形成された消去ゲート電極５４に引き抜かれることになる（図８参照）。その結果、フローティングゲート電極に蓄積された電子が、フローティングゲート電極の直下に位置するゲート絶縁膜を介して半導体基板へ引き抜く基板ＦＮ消去と比べると、ゲート酸化膜６の劣化を抑制することができる。また、消去速度の制限を受けることなく、ゲート酸化膜７の膜厚を決めることができる。
【００１７】
また、上述したフラッシュメモリでは、フローティンゲート電極５１およびコントロールゲート電極５２の一方の側面に、アシストゲート電極５３が形成されている。これにより、書き込み動作において、ソースサイドインジェクションによる情報の書き込みを行うことができる（図７参照）。その結果、書き込み効率を向上させることができ、書き込み時間の短縮を図ることができる。
【００１８】
次に、上述したフラッシュメモリの製造方法について説明する。まず、図９に示すように、半導体基板１においてメモリセルが形成されるメモリセル領域ＭＣには、Ｎ型埋め込みウェル２とＰ型ウェル３が形成される。一方、メモリセルを制御するロジック回路等が形成される周辺回路領域ＰＲには、Ｎ型ウェル４が形成される。次に、半導体基板１の主表面にゲート酸化膜６が形成される。そのゲート酸化膜６上にノンドープのアモルファスシリコン膜７が形成される。
【００１９】
そのアモルファスシリコン膜７上にシリコン窒化膜８が形成される。そのシリコン窒化膜８上に、トレンチを形成するための所定のレジストパターン９が形成される。なお、同図において、メモリセル領域ＭＣにおけるＷＬはコントロールゲート電極（配線）方向の断面構造を示し、ＢＬはビット線方向の断面構造を示す。また、周辺回路領域ＰＲにおけるＲ１はＰＭＯＳ領域の断面構造を示し、Ｒ２はＮＭＯＳ領域の断面構造を示す。
【００２０】
次に、レジストパターン９をマスクとしてシリコン窒化膜８および半導体基板１にエッチングを施すことにより、トレンチ１０（図１０参照）が形成される。その後、レジストパターン９が除去される。次に、トレンチ１０を充填するように、シリコン窒化膜８上にシリコン酸化膜（図示せず）が形成される。次に、図１０に示すように、シリコン酸化膜に化学的機械研磨処理を施すことにより、トレンチ１０内に位置するシリコン酸化膜１１の部分を残して、シリコン窒化膜８の上面上に位置するシリコン酸化膜の部分が除去される。
【００２１】
次に、図１１に示すように、ウェットエッチングを施すことにより、シリコン酸化膜１１の表面の位置（高さ）が下げられる。次に、図１２に示すように、ウェットエッチングを施すことによりシリコン窒化膜８が除去される。次に、図１３に示すように、ＮＭＯＳ領域にＰ型ウェル５が形成される。次に、半導体基板１上にポリシリコン膜１２が形成される。そのポリシリコン膜１２上にレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、ポリシリコン膜１２に異方性エッチングが施されて、メモリセル領域では、トレンチ１０内のシリコン酸化膜１１の表面が露出する。次に、露出したシリコン酸化膜１１に異方性エッチングと等方性エッチングを施すことによって、図１４に示すように、消去ゲート電極を形成するための開口部１３が形成される。その後、レジストパターンが除去される。
【００２２】
次に、図１５に示すように、熱酸化処理を施すことにより、ポリシリコン膜１２の表面にシリコン酸化膜１４が形成される。次に、図１６に示すように、メモリセル領域ＭＣの素子分離領域に設けられた開口部１３を充填するように、半導体基板１上にポリシリコン膜１５が形成される。次に、図１７に示すように、ポリシリコン膜１５にエッチバック処理を施すことにより、開口部１３内に位置するポリシリコン膜１５の部分を残して、他の部分に位置するポリシリコン膜１５が除去される。次に、残されたポリシリコン膜１５の部分を覆うように、半導体基板１上に、たとえばＴＥＯＳ（Tetra Ethyl Ortho Silicate glass）系のシリコン酸化膜からなる絶縁膜１６が形成される。
【００２３】
次に、図１８に示すように、絶縁膜１６にエッチバック処理あるいは化学的機械研磨処理を施すことにより、互いに隣接するフローティングゲート電極となるポリシリコン膜１２の部分とポリシリコン膜１２の部分との間に位置し、消去ゲート電極となるポリシリコン膜１５の直上に位置するシリコン酸化膜１６，１４の部分を残して、他の部分に位置するシリコン酸化膜１６，１４が除去される。
【００２４】
次に、図１９に示すように、フローティングゲート電極となるポリシリコン膜１２の表面に、ＯＮＯ膜１７が形成される。次に、ＯＮＯ膜１７上にコントロールゲート電極等となるポリシリコン膜１８が形成される。次に、そのポリシリコン膜１８上に、ＴＥＯＳ系のシリコン酸化膜１９が形成される。次に、そのシリコン酸化膜１９上に、コントロールゲート電極を形成するためのレジストパターン（図示せず）が形成される。次に、そのレジストパターンをマスクとして、シリコン酸化膜１９、ポリシリコン膜１８およびＯＮＯ膜１７にエッチングを施すことにより、図１９に示すように、コントロールゲート電極となるポリシリコン膜１８の部分が残される。その後、レジストパターンが除去される。
【００２５】
次に、周辺回路領域ＰＲに位置するシリコン酸化膜１９の部分が除去される。次に、図２０に示すように、シリコン酸化膜１９をマスクとして、フローティングゲート電極等となるポリシリコン膜１２に異方性エッチングを施すことにより、メモリセル領域ＭＣでは、ポリシリコン膜１２からなるフローティングゲート電極が形成される。一方、周辺回路領域ＰＲでは、ポリシリコン膜１８が除去されてＯＮＯ膜１７が露出する。
【００２６】
次に、図２１に示すように、メモリセル領域ＭＣのフローティングゲート電極となるポリシリコン膜１２の側壁上およびコントロールゲート電極となるポリシリコン膜１８の側壁に、熱酸化処理を施すことにより、側壁酸化膜４２が形成される。次に、メモリセル領域ＭＣのポリシリコン膜１２，１８を覆うように、半導体基板１上にＴＥＯＳ系のシリコン酸化膜（図示せず）が形成される。次に、そのシリコン酸化膜にエッチバック処理を施すことにより、ポリシリコン膜１２，１８の側壁上に、サイドウォール酸化膜としてのシリコン酸化膜２０が形成される。
【００２７】
次に、熱酸化法によりメモリセル領域ＭＣにゲート酸化膜６６（図２２参照）が形成される。次に、コントロールゲート電極となるポリシリコン膜１８等を覆うように、半導体基板１上にアシストゲート電極となるポリシリコン膜（図示せず）が形成される。次に、図２２に示すように、そのポリシリコン膜に異方性エッチングを施すことにより、ポリシリコン膜１２の側壁上およびポリシリコン膜１８の側壁上にシリコン酸化膜２０を介在させて位置するポリシリコン膜２１を残して、他の部分に位置するポリシリコン膜が除去される。
【００２８】
次に、図２３に示すように、ポリシリコン膜１２およびポリシリコン膜１８の両側壁上にそれぞれ位置するポリシリコン膜２１の部分のうち、一方のポリシリコン膜２１の部分を覆うレジストパターン２２が形成される。そのレジストパターン２２をマスクとして、エッチバック処理を施すことにより、露出している他方のポリシリコン膜２１の部分が除去されて半導体基板１の表面が露出する。次に、レジストパターン２２およびポリシリコン膜１８等をマスクとして、イオン注入を行うことにより、メモリセル領域ＭＣにドレイン領域２３等が形成される。その後、レジストパターン２２が除去される。
【００２９】
次に、図２４に示すように、周辺回路領域ＰＲにおいて、ロジックゲート電極を形成するためのレジストパターン２４が形成される。次に、そのレジストパターン２４をマスクとしてＯＮＯ膜１７およびポリシリコン膜１２に異方性エッチングを施すことにより、周辺回路領域ＰＲにおいてロジックゲート電極２５，２６が形成される。その後、レジストパターン２４が除去される。
【００３０】
次に、ＰＭＯＳ領域Ｒ１を覆い、ＮＭＯＳ領域を露出するレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、イオン注入を行うことによりＮＭＯＳ領域にＬＤＤ領域２７ａ，２７ｂ（図２５参照）が形成される。その後、レジストパターンが除去される。次に、図２５に示すように、ＰＭＯＳ領域Ｒ１を露出し、ＮＭＯＳ領域Ｒ２を覆うレジストパターン２８が形成される。そのレジストパターン２８をマスクとしてイオン注入を行うことにより、ＬＤＤ領域２９ａ，２９ｂが形成される。その後、レジストパターン２８が除去される。
【００３１】
その後、ロジックゲート電極２５，２６を覆うように、半導体基板１上にＴＥＯＳ系のシリコン酸化膜（図示せず）が形成される。図２６に示すように、そのシリコン酸化膜にエッチバック処理を施すことにより、ロジックゲート電極２５，２６の側面上にサイドウォール酸化膜としてのシリコン酸化膜３０が形成される。その後、ソース領域およびドレイン領域を形成するためのイオン注入が行われ、図２７に示すように、ソース領域およびドレイン領域３１ａ〜３１ｅが形成される。さらに、これらのソース領域およびドレイン領域３１ａ〜３１ｅに、サリサイドプロセスによってコバルトシリサイドなどの金属シリサイド層（図示せず）が形成される。
【００３２】
次に、図２８に示すように、コントロールゲート電極、ロジックゲート電極２５，２６を覆うように、半導体基板１上に層間絶縁膜３２が形成される。その層間絶縁膜３２にソース領域およびドレイン領域３１ａ〜３１ｅ上に形成された金属シリサイド層の表面を露出するコンタクトホール３２ａ，３２ｂ，３２ｃが形成される。次に、そのコンタクトホール３２ａ，３２ｂ，３２ｃ内に金属プラグが形成される。その金属プラグを覆うように、層間絶縁膜３２上にシリコン酸化膜３３が形成される。そのシリコン酸化膜３３に、たとえば、ダマシン法によって、第１配線層３４ａ，３４ｂ，３４ｃが形成される。その後、さらに、層間絶縁膜等を形成することによって、第２配線層あるいは第３配線層（いずれも図示せず）が形成されることになる。こうして、フラッシュメモリの主要部が形成される。
【００３３】
上述したフラッシュメモリの製造方法では、素子分離領域のトレンチ１０内に充填されたシリコン酸化膜１１中に消去ゲート電極５４が形成される。これにより、図８に示すように、消去動作においては、フローティングゲート電極５１中の電子は、フローティングゲート電極５１からその直下に位置する半導体基板１の部分ではなく、トレンチ１０内の消去ゲート電極５４に向かって引き抜かれることになる。そのため、フローティングゲート電極からゲート酸化膜を介して半導体基板側に電子を引き抜く基板ＦＮ消去の場合と比べると、ゲート酸化膜の劣化を抑制することができて、フラッシュメモリの信頼性を向上させることができる。また、消去速度の制限を受けることなく、ゲート酸化膜７の膜厚を決めることができる。
【００３４】
また、このフラッシュメモリでは、トレンチ１０内に消去ゲート電極５４を形成することで、消去ゲート電極を新たに形成するための領域あるいは空間が不要になって、フラッシュメモリの微細化を図ることができる。
【００３５】
さらに、たとえば文献（ＵＳ ６,７４７,３１０）に提案されているような、互いに隣接するフローティングゲート電極とフローティングゲート電極との間の領域に消去ゲート電極が形成されたフラッシュメモリと比べると、トレンチ１０内に消去ゲート電極５４を形成することで、互いに隣接するフローティングゲート電極と消去ゲート電極との間の容量を小さくすることができ、相応して結果的に、コントロールゲート電極に係るカップリング比を大きくすることができる。その結果、フラッシュメモリの動作を安定させることができる。
【００３６】
なお、コントロールゲート電極に係るカップリング比とは、コントロールゲート電極とフローティングゲート電極との容量ＣＦＧをはじめ、フローティングゲート電極と半導体基板との容量、フローティングゲート電極とソース領域またはドレイン領域との容量、フローティングゲート電極と消去ゲート電極との容量、フローティングゲート電極とアシストゲート電極との容量等を合わせた全容量に対する容量ＣＦＧの割合をいう。
【００３７】
また、上記文献において提案されているフラッシュメモリでは、そのような消去ゲート電極がソース領域上に形成されているために、ソース領域の抵抗を低減するには限界がある。これに対して、本フラッシュメモリでは、消去ゲート電極５４がトレンチ１０内のシリコン酸化膜１１中に形成されていることで、ソース領域を含む所定の導電型の不純物領域（ソース領域およびドレイン領域３１ａ〜３１ｅ）の表面に金属シリサイド層を形成することができて、抵抗の低減化を図ることができる。
【００３８】
さらに、上記文献において提案されているフラッシュメモリでは、消去ゲート電極に所定の電圧が印加されることから、消去ゲート電極とソース領域との耐圧を確保する必要がある。これに対して、本フラッシュメモリでは、消去ゲート電極がトレンチ内のシリコン酸化膜１１中に形成されていることで、そのような消去ゲート電極とソース領域との耐圧を考慮する必要がなくなる。
【００３９】
また、上述したフラッシュメモリの製造方法では、フローティンゲート電極５１およびコントロールゲート電極５２の一方の側面に、アシストゲート電極５３が形成される。これにより、図７に示すように、書き込み動作において、ソースサイドインジェクションによる情報の書き込みを行うことができる。その結果、書き込み効率を向上させることができ、書き込み時間の短縮を図ることができる。
【００４０】
そして、フローティングゲート電極５１と半導体基板１との間に位置するゲート酸化膜７の膜厚ｔ１と、周辺回路領域ＰＥのトランジスタのゲート酸化膜７の膜厚ｔ３、ｔ４とは、同じ膜厚とされる（図２８参照）。本フラッシュメモリでは、ソースサイドインジェクションによる書き込みを行うことで、フローティングゲート電極５１直下のゲート酸化膜７の膜厚ｔ１を、周辺回路領域ＰＥのトランジスタのゲート酸化膜７と同じ、比較的厚い膜厚ｔ３、ｔ４にしても動作への影響は少ないと考えられる。一方、アシストゲート電極５３と半導体基板１との間のゲート酸化膜６６（図２２参照）の膜厚ｔ２は、フローティングゲート電極５１直下のゲート酸化膜７の膜厚ｔ１よりも薄い膜厚とされる。
【００４１】
変形例
上述したフラッシュメモリでは、消去ゲート電極５４を覆う絶縁膜１６として、ＴＥＯＳ系のシリコン酸化膜を例に挙げて説明したが、消去ゲート電極５４とシリコン酸化膜１６との間にシリコン窒化膜を介在させてもよい。
【００４２】
この場合には、まず、図１７に示す工程において絶縁膜１６を形成する前に、図２９に示すように、消去ゲート電極のポリシリコン膜１５の上面とフローティングゲート電極となるポリシリコン膜１２を覆うようにシリコン窒化膜４１が形成される。次に、そのシリコン窒化膜４１を覆うように、絶縁膜１６となるシリコン酸化膜が形成される。次に、図３０に示すように、互いに隣接するフローティングゲート電極となるポリシリコン膜１２の部分とポリシリコン膜１２の部分との間に位置し、消去ゲート電極となるポリシリコン膜１５の直上に位置するシリコン酸化膜１４、絶縁膜１６の部分とシリコン窒化膜４１の部分とを残して、他の部分に位置するシリコン酸化膜１４、絶縁膜１６の部分とシリコン窒化膜４１の部分が除去される。
【００４３】
その後、図３１に示すように、フローティングゲート電極となるポリシリコン膜１２上にＯＮＯ膜１７を介在させてコントロールゲート電極となるポリシリコン膜１８が形成される。そのポリシリコン膜１８上にシリコン酸化膜１９が形成され、所定の写真製版とエッチングによりコントロールゲート電極が形成されることになる。
【００４４】
この構造によれば、次のような効果が得られる。まず、フラッシュメモリとして、コントロールゲート電極５２に注目すると、フローティングゲート電極５１とコントロールゲート電極５２との容量が大きい方が、カップリンリング比が大きくなって書き込み動作特性が向上する。その容量を大きくするために、フローティングゲート電極５１とコントロールゲート電極５２との対向面積を増やそうとすれば、消去ゲート電極となるポリシリコン膜１５上に形成されるシリコン酸化膜１６のエッチバック量を多くして、ポリシリコン膜１５上のシリコン酸化膜１６の厚みを薄くすればよい（図１８参照）。
【００４５】
しかし、そのシリコン酸化膜１６のうち、コントロールゲート電極となるポリシリコン膜１８が形成されていない領域に位置するシリコン酸化膜１６の部分では、フローティングゲート電極となるポリシリコン膜１２をパターニングした後、そのポリシリコン膜１２およびコントロールゲート電極となるポリシリコン膜１８の側壁上に、サイドウォール酸化膜としてのシリコン酸化膜２０を形成する際（図２１参照）のオーバーエッチングによって、過度にエッチングされることがある。このとき、シリコン酸化膜１６の膜厚が薄いと、消去ゲート電極となるポリシリコン膜１５の表面が露出してしまう可能性がある。
【００４６】
変形例に係るフラッシュメモリでは、図３２に示すように、消去ゲート電極となるポリシリコン膜１５の表面上にシリコン酸化膜１６とはエッチング特性が異なるシリコン窒化膜４１が形成されていることで、シリコン酸化膜１６が薄くなっても、ポリシリコン膜１５の表面が露出するのを阻止することができる。これにより、アシストゲート電極を形成する際のポリシリコン膜２１のエッチバック処理（図２２参照）や、ポリシリコン膜２１の除去（図２３参照）の際に、消去ゲート電極となるポリシリコン膜１５の部分がエッチングされてしまい、消去ゲート電極が断線するのを確実に防止することができる。
【００４７】
また、消去ゲート電極となるポリシリコン膜１５の表面上にシリコン窒化膜４１が形成されていることで、フローティングゲート電極となるポリシリコン膜１２の側壁上およびコントロールゲート電極となるポリシリコン膜１８の側壁上に側壁酸化膜４２を形成する際の熱酸化処理（図２１参照）によって、消去ゲート電極となるポリシリコン膜１５の部分が酸化されるのを確実に抑制することができる。
【００４８】
さらに、変形例に係るフラッシュメモリも含めて、本フラッシュメモリでは、消去ゲート電極５１をトレンチ１０内のより深い位置に形成することによって、消去ゲート電極となるポリシリコン膜１６のエッチバック量を多くすることができ、フローティングゲート電極５１とコントロールゲート電極５２との対向面積を増やして容量を確保し、動作特性を向上させることができる。
【００４９】
また、消去ゲート電極５４に注目すると、消去ゲート電極５４とフローティングゲート電極５１との容量が小さい方が全容量に対するカップリング比が小さくなって、消去動作特性が向上するとされる。
【００５０】
上述したフラッシュメモリでは、図３３に示すように、消去ゲート電極を形成するための開口部１３をシリコン酸化膜１１に形成する際に、まず、ドライエッチングによって、フローティングゲート電極となるポリシリコン膜１２をマスクとして、シリコン酸化膜１１に異方性エッチングが施されて開口部が形成される。次に、ウェットエッチングを施すことによって、シリコン酸化膜１１が横方向にエッチングされて、フローティングゲート電極となるポリシリコン膜１２と消去ゲート電極となるポリシリコン膜１５とが対向する部分が形成されて開口部１３が形成される。
【００５１】
これにより、開口部１３においては、ドライエッチングのばらつきには依存せず、ウェットエッチング量の制御（矢印）によって、対向する部分を精度よく安定して形成することができる。その結果、図３４に示すように、消去ゲート電極５４とフローティングゲート電極５１との容量Ｃを小さくして、全容量に対する消去ゲート電極のカップリング比を小さくすることができるとともに、そのカップリング比のばらつきも抑えられて、消去動作特性を向上させることができる。
【００５２】
実施の形態２
ここでは、アシストゲート電極を備えないＮＯＲ型のフラッシュメモリについて説明する。このフラッシュメモリは、アシストゲート電極を備えていない点を除けば、前述したフラッシュメモリの構造と実質的に同じ構造を有する。
【００５３】
図３５、図３６、図３７および図３８に示すように、半導体基板１の主表面には、互いに間隔を隔てられた素子分離領域６１が形成されている。素子分離領域６１と素子分離領域６１とによって挟まれた半導体基板の領域に素子形成領域が形成されている。素子分離領域６１では、半導体基板１に形成された所定の深さのトレンチ１０にシリコン酸化膜１１が充填されている。そのシリコン酸化膜１１の内部に消去ゲート電極５４が形成されている。
【００５４】
素子形成領域の上には、ゲート酸化膜６を介在させてフローティングゲート電極５１が形成されている。フローティングゲート電極５１上にＯＮＯ膜１７を介在させてコントロールゲート電極５２が形成されている。フローティングゲート電極５１の表面にはシリコン酸化膜１４が形成され、隣接するフローティングゲート電極５１とフローティングゲート電極５１との間には、消去ゲート電極５４を覆うように、シリコン酸化膜１６が形成されている。コントロールゲート電極５２は、素子分離領域６１が延在する方向と交差する方向に形成されている。
【００５５】
フローティングゲート電極５１およびコントロールゲート電極５２を挟んで両側部に位置する素子形成領域のうち、一方の領域にはソース領域６２が形成され、他方の領域にはドレイン領域６３が形成されている。ソース領域６２には、ソースコンタクト６４を介してソース線５６が接続されている。ドレイン領域６３には、ドレインコンタクト６５を介してビット線５５が接続されている。
【００５６】
次に、上述したフラッシュメモリの動作いついて説明する。図３９に示すように、まず、書き込み動作においては、半導体基板に０Ｖ、選択されたセルにおけるコントロールゲート電極に９．５Ｖ、ソース線（ＳＬ）に０Ｖ、ビット線（ＢＬ）に４Ｖを印加し、消去ゲート電極（ＥＧ）に０Ｖを印加することにより、情報としての電子がフローティングゲート電極に蓄積される（チャネルホットエレクトロン）。
【００５７】
次に、消去動作においては、半導体基板に０Ｖ、選択されたセルにおけるコントロールゲート電極に０Ｖを印加し、ソース線（ＳＬ）およびビット線（ＢＬ）をオープンとし、消去ゲート電極（ＥＧ）に１２Ｖを印加することにより、フローティングゲート電極５１中の電子が、素子分離領域６１のシリコン酸化膜１１中に形成された消去ゲート電極５４に引き抜かれることになる（図３６参照）。
【００５８】
そして、読み出し動作は、半導体基板に０Ｖ、選択されたセルにおけるコントロールゲート電極に５．６Ｖ、ソース線（ＳＬ）に０Ｖ、ビット線（ＢＬ）に０．７Ｖ、消去ゲート電極（ＥＧ）に０Ｖを印加することによって、電流が流れるか否かを判断して行われる。
【００５９】
上述したフラッシュメモリでは、前述したフラッシュメモリと同様に、消去動作において、フローティングゲート電極５１に蓄積された電子が、トレンチ１０内に充填されたシリコン酸化膜１１の内部に埋め込まれた消去ゲート電極５４に引き抜かれることになる。これにより、フローティングゲート電極に蓄積された電子が、フローティングゲート電極の直下に位置するゲート酸化膜を介して半導体基板に引き抜かれる基板ＦＮ消去と比べると、ゲート酸化膜の劣化が抑制されてフラッシュメモリの長寿命化を図ることができる。また、トレンチ１０内に消去ゲート電極５４を形成することで、消去ゲート電極を新たに形成するための領域あるいは空間が不要になって、フラッシュメモリの微細化を図ることができる。
【００６０】
なお、本フラッシュメモリにおいても、前述したフラッシュメモリと同様に、消去ゲート電極となるポリシリコン膜の上面を覆うように、シリコン窒化膜を形成してもよい。このようなシリコン窒化膜を形成することで、アシストゲート電極を形成する際のポリシリコン膜２１のエッチバック処理（図２２）や、ポリシリコン膜２１の除去（図２３）の際に、消去ゲート電極となるポリシリコン膜１５の部分がエッチングされてしまい、消去ゲート電極が断線するのを確実に防止することができる。また、フローティングゲート電極となるポリシリコン膜１２の側壁上およびコントロールゲート電極となるポリシリコン膜１８の側壁上に側壁酸化膜４２を形成する際の熱酸化処理によって、消去ゲート電極となるポリシリコン膜１５の部分が酸化されるのを確実に抑制することができる。
【００６１】
実施の形態３
ここでは、ＮＡＮＤ型のフラッシュメモリについて説明する。図４０、図４１、図４２および図４３に示すように、半導体基板１の主表面には、互いに間隔を隔てられた素子分離領域６１が形成されている。素子分離領域６１と素子分離領域６１とによって挟まれた半導体基板の領域に素子形成領域が形成されている。素子分離領域６１では、半導体基板１に形成された所定の深さのトレンチ１０にシリコン酸化膜１１が充填されている。そのシリコン酸化膜１１の内部に消去ゲート電極５４が形成されている。
【００６２】
素子形成領域を横切るように、２つの選択ゲート電極５７が素子形成領域６１が延在する方向に間隔を隔てて形成されている。その２つの選択ゲート電極５７によって挟まれた領域には、素子形成領域６１が延在する方向に間隔を隔てて複数のフローティングゲート電極５１が形成されている。それぞれのフローティングゲート電極５１上にＯＮＯ膜１７を介在させて、素子分離領域６１が延在する方向と交差する方向に延在するコントロールゲート電極５２が形成されている。
【００６３】
コントロールゲート電極５２が延在する方向に隣接するフローティングゲート電極５１とフローティングゲート電極５１との間には、フローティンゲート電極５１の表面上に位置するシリコン酸化膜１４と、消去ゲート電極５４を覆うシリコン酸化膜１６とが形成されている。
【００６４】
一の選択ゲート電極５７に対して、他の選択ゲート電極５７が位置する側と反対側の素子形成領域には、ソース領域６２が形成されている。他の選択ゲート電極５７に対して、一の選択ゲート電極５７が位置する側とは反対側の素子形成領域には、ドレイン領域６３が形成されている。ソース領域６２には、ソースコンタクト６４を介してソース線５６が接続されている。ドレイン領域６３には、ドレインコンタクト６５を介してビット線５５が接続されている。
【００６５】
次に、上述したフラッシュメモリの動作について説明する。図４４に示すように、まず書き込み動作においては、一の選択ゲート電極に１０Ｖ、他の選択ゲート電極に０Ｖ、半導体基板に０Ｖ、選択されたセルにおけるコントロールゲート電極に２０Ｖ、他のコントロールゲート電極に１０Ｖ、ソース線（ＳＬ）に０Ｖ、ビット線（ＢＬ）に０Ｖを印加し、消去ゲート電極（ＥＧ）に０Ｖを印加することにより、情報としての電子が半導体基板からフローティングゲート電極に蓄積される。
【００６６】
次に、消去動作においては、一の選択ゲート電極に１０Ｖ、他の選択ゲート電極に０Ｖ、選択されたセルにおけるコントロールゲート電極に０Ｖ、他のコントロールゲート電極に１０Ｖを印加し、ソース線（ＳＬ）およびビット線（ＢＬ）をオープンとし、消去ゲート電極（ＥＧ）に１２Ｖを印加することにより、フローティングゲート電極５１中の電子が、素子分離領域６１のシリコン酸化膜１１中に形成された消去ゲート電極５４に引き抜かれることになる（図４０参照）。
【００６７】
そして、読み出し動作は、一の選択ゲート電極に５Ｖ、他の選択ゲート電極に５Ｖ、選択されたセルにおけるコントロールゲート電極に０Ｖ、他のコントロールゲート電極に５Ｖを印加し、ソース線（ＳＬ）に０Ｖ、ビット線（ＢＬ）に５Ｖ、消去ゲート電極（ＥＧ）に０Ｖを印加することにより、電流が流れるか否かを判断して行われる。
【００６８】
上述したフラッシュメモリでは、実施の形態１において説明したフラッシュメモリと同様に、消去動作において、フローティングゲート電極５１に蓄積された電子が、トレンチ１０内に充填されたシリコン酸化膜１１の内部に形成された消去ゲート電極５４に引き抜かれることになる。これにより、フローティングゲート電極に蓄積された電子が、フローティングゲート電極の直下に位置するゲート酸化膜を介して引き抜く基板ＦＮ消去と比べると、ゲート酸化膜の劣化が抑制されてフラッシュメモリの長寿命化を図ることができる。また、トレンチ１０内に消去ゲート電極５４を形成することで、消去ゲート電極を新たに形成するための領域あるいは空間が不要になって、フラッシュメモリの微細化を図ることができる。
【００６９】
さらに、本フラッシュメモリにおいても、消去ゲート電極となるポリシリコン膜の上面を覆うように、シリコン窒化膜を形成してもよい。このようなシリコン窒化膜を形成することで、アシストゲート電極を形成する際のポリシリコン膜２１のエッチバック処理（図２２）や、ポリシリコン膜２１の除去（図２３）の際に、消去ゲート電極となるポリシリコン膜１５の部分がエッチングされてしまい、消去ゲート電極が断線するのを確実に防止することができる。また、フローティングゲート電極となるポリシリコン膜１２の側壁上およびコントロールゲート電極となるポリシリコン膜１８の側壁上に側壁酸化膜４２を形成する際の熱酸化処理によって、消去ゲート電極となるポリシリコン膜１５の部分が酸化されるのを確実に抑制することができる。
【００７０】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態１に係るフラッシュメモリにおけるメモリセルの回路図である。
【図２】同実施の形態において、メモリセルにおける素子分離領域とコントロールゲート電極等の配置関係を示す部分平面図である。
【図３】同実施の形態において、メモリセルにおけるビット線とソース線の配置関係を示す部分平面図である。
【図４】同実施の形態において、図２に示す断面線ＩＶ−ＩＶにおける部分断面図である。
【図５】同実施の形態において、図２に示す断面線Ｖ−Ｖにおける断面構造を示す部分模式図である。
【図６】同実施の形態において、フラッシュメモリの書き込み、消去および読み出し動作を説明するための各部と印加する電圧を示す図である。
【図７】同実施の形態において、フラッシュメモリの書き込み動作を説明するための断面模式図である。
【図８】同実施の形態において、フラッシュメモリの消去動作を説明するための断面模式図である。
【図９】同実施の形態において、フラッシュメモリの製造方法の一工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行われる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行われる工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行われる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行われる工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。
【図２９】同実施の形態において、変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。
【図３２】同実施の形態において、図２１に示す工程における、図２に示す断面線ＸＸＸＩＩ−ＸＸＸＩＩに対応する部分断面図である。
【図３３】同実施の形態において、フローティンゲート電極と消去ゲート電極との容量を説明するための第１の部分断面図である。
【図３４】同実施の形態において、フローティンゲート電極と消去ゲート電極との容量を説明するための第２の部分断面図である。
【図３５】本発明の実施の形態２に係るフラッシュメモリのメモリセルにおける素子分離領域とコントロールゲート電極等の配置関係を示す部分平面図である。
【図３６】同実施の形態において、メモリセルにおけるビット線とソース線の配置関係を示す部分平面図である。
【図３７】同実施の形態において、図３５に示す断面線ＸＸＸＶＩＩ−ＸＸＸＶＩＩにおける部分断面図である。
【図３８】同実施の形態において、図３５に示す断面線ＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩにおける断面構造を示す部分模式図である。
【図３９】同実施の形態において、フラッシュメモリの書き込み、消去および読み出し動作を説明するための各部と印加する電圧を示す図である。
【図４０】本発明の実施の形態３に係るフラッシュメモリのメモリセルにおける素子分離領域とコントロールゲート電極等の配置関係を示す部分平面図である。
【図４１】同実施の形態において、メモリセルにおけるビット線とソース線の配置関係を示す部分平面図である。
【図４２】同実施の形態において、図４０に示す断面線ＸＬＩＩ−ＸＬＩＩにおける部分断面図である。
【図４３】同実施の形態において、図４０に示す断面線ＸＬＩＩＩ−ＸＬＩＩＩにおける断面構造を示す部分模式図である。
【図４４】同実施の形態において、フラッシュメモリの書き込み、消去および読み出し動作を説明するための各部と印加する電圧を示す図である。
【符号の説明】
【００７２】
１  半導体基板、２  埋め込みＮ型ウェル、３  Ｐ型ウェル、４  Ｎ型ウェル、５  Ｐ型ウェル、６  ゲート酸化膜、７  アモルファスシリコン膜、８  シリコン窒化膜、９  レジストパターン、１０  トレンチ、１１  シリコン酸化膜、１２  ポリシリコン膜、１３  開口部、１４  シリコン酸化膜、１５  ポリシリコン膜、１６  絶縁膜、１７  ＯＮＯ膜、１８  ポリシリコン膜、１９  シリコン酸化膜、２０  シリコン酸化膜、２１  ポリシリコン膜、２２  レジストパターン、２３  ドレイン領域、２４  レジストパターン、２５  ロジックゲート電極、２６  ロジックゲート電極、２７ａ，２７ｂ  ＬＤＤ領域、２８  レジストパターン、２９ａ，２９ｂ  ＬＤＤ領域、３０  シリコン酸化膜、３１ａ〜３１ｅ  ソース領域およびドレイン領域、３２  層間絶縁膜、３３  シリコン酸化膜、３４ａ，３４ｂ，３４ｃ  第１配線層、４１  シリコン窒化膜、５１  フローティングゲート電極、５２  コントロールゲート電極、５３  アシストゲート電極、５４  消去ゲート電極、５５  ビット線、５６  ソース線、５７  選択ゲート電極、６１  素子分離領域、６２  ソース領域、６３  ドレイン領域、６４  ソースコンタクト、６５  ドレインコンタクト。
【図１】
2010050208.tif 000003
【図２】
2010050208.tif 000004
【図３】
2010050208.tif 000005
【図４】
2010050208.tif 000006
【図５】
2010050208.tif 000007
【図６】
2010050208.tif 000008
【図７】
2010050208.tif 000009
【図８】
2010050208.tif 000010
【図９】
2010050208.tif 000011
【図１０】
2010050208.tif 000012
【図１１】
2010050208.tif 000013
【図１２】
2010050208.tif 000014
【図１３】
2010050208.tif 000015
【図１４】
2010050208.tif 000016
【図１５】
2010050208.tif 000017
【図１６】
2010050208.tif 000018
【図１７】
2010050208.tif 000019
【図１８】
2010050208.tif 000020
【図１９】
2010050208.tif 000021
【図２０】
2010050208.tif 000022
【図２１】
2010050208.tif 000023
【図２２】
2010050208.tif 000024
【図２３】
2010050208.tif 000025
【図２４】
2010050208.tif 000026
【図２５】
2010050208.tif 000027
【図２６】
2010050208.tif 000028
【図２７】
2010050208.tif 000029
【図２８】
2010050208.tif 000030
【図２９】
2010050208.tif 000031
【図３０】
2010050208.tif 000032
【図３１】
2010050208.tif 000033
【図３２】
2010050208.tif 000034
【図３３】
2010050208.tif 000035
【図３４】
2010050208.tif 000036
【図３５】
2010050208.tif 000037
【図３６】
2010050208.tif 000038
【図３７】
2010050208.tif 000039
【図３８】
2010050208.tif 000040
【図３９】
2010050208.tif 000041
【図４０】
2010050208.tif 000042
【図４１】
2010050208.tif 000043
【図４２】
2010050208.tif 000044
【図４３】
2010050208.tif 000045
【図４４】
2010050208.tif 000046