(57)【要約】【課題】出力応答時間の短縮を図ることができるＤ／Ａ変換器を提供すること。【解決手段】第１スイッチ回路１２ａのスイッチ素子ＳＷ０ａ〜ＳＷ１５ａは、第１端子が共通接続されるとともにその第１端子が高電位電源ＶＲＨに接続され、第２スイッチ回路１２ｂのスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂは、第１端子が共通接続されるとともにその第１端子が低電位電源ＶＲＬに接続される。第１分圧回路１３ａの抵抗素子Ｒａは、スイッチ素子ＳＷ０ａ〜ＳＷ１５ａの第２端子間に接続され、第２分圧回路１３ｂの抵抗素子Ｒｂは、スイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂの第２端子間に接続される。制御回路１１は、デジタル信号Ｄ５〜Ｄ０に基づいて、第１スイッチ回路１２ａのスイッチ素子ＳＷ０ａ〜ＳＷ１５ａのうちの１つをオンするとともに第２スイッチ回路１２ｂのスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂのうちの１つをオンする。【選択図】図１
2010050713.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号の上位ビットをデコードして第１制御信号を生成するとともに、前記デジタル信号の下位ビットをデコードして第２制御信号を生成する制御回路と、
直列接続された複数の抵抗素子からなる第１分圧回路と、
直列接続された複数の抵抗素子からなる第２分圧回路と、
前記第１分圧回路の抵抗素子にそれぞれ接続される複数のスイッチ素子を含み、前記第１制御信号に基づいて前記複数のスイッチ素子のうちの１つをオンして前記第１分圧回路の複数の抵抗素子のうちの１つの端子に選択的に高電位電源を接続する第１選択回路と、
前記第２分圧回路の抵抗素子にそれぞれ接続される複数のスイッチ素子を含み、前記第１制御信号に基づいて前記複数のスイッチ素子のうちの１つをオンして前記第２分圧回路の複数の抵抗素子のうちの１つの端子に選択的に低電位電源を接続する第２選択回路と、
前記第１分圧回路と前記第２分圧回路との間に接続され、直列接続された複数の抵抗素子からなり、複数の分圧電圧を生成する第３分圧回路と、
前記第３分圧回路から出力される複数の電圧のうちの１つを前記第２制御信号に応答して選択し、該選択した電圧を増幅した電圧のアナログ信号を出力する選択増幅回路と、
を有することを特徴とするＤ／Ａ変換器。
【請求項２】
前記第１選択回路は、第１端子が共通接続されるとともにその第１端子が高電位電源に接続される複数のスイッチ素子を含み、
前記第２選択回路は、第１端子が共通接続されるとともにその第１端子が低電位電源に接続される複数のスイッチ素子を含み、
前記第１分圧回路の抵抗素子は前記第１選択回路に含まれる複数のスイッチ素子の第２端子間にそれぞれ接続され、
前記第２分圧回路の抵抗素子は前記第２選択回路に含まれる複数のスイッチ素子の第２端子間にそれぞれ接続され、
前記第１選択回路及び第２選択回路は、前記第１分圧回路に前記高電位電源を接続するノードと前記第３分圧回路との間の抵抗値と、前記２分圧回路に前記低電位電源を接続するノードと前記第３分圧回路との間の抵抗値との合計値が一定値となるように構成される、
ことを特徴とする請求項１に記載のＤ／Ａ変換器。
【請求項３】
前記選択増幅回路は、
前記第３分圧回路により生成される複数の分圧電圧がそれぞれ制御端子に供給される複数のトランジスタと、
前記複数のトランジスタの第２端子にそれぞれ接続された第１端子を有し、第２端子が共通に接続された複数のスイッチ素子を含み、前記複数のスイッチ素子のうちの１つが前記第２制御信号により選択的にオンされるスイッチ回路と、
前記スイッチ回路の選択されたスイッチ素子が接続されたトランジスタと差動対を構成するトランジスタと、
を有し、
前記スイッチ回路の選択されたスイッチ素子が接続されたトランジスタの制御端子に供給される電圧を選択し、その選択した電圧を増幅した電圧のアナログ信号を出力する、
ことを特徴とする請求項１又は請求項２に記載のＤ／Ａ変換器。
【請求項４】
前記スイッチ回路は、カレントミラー回路を構成するトランジスタのうちの１つに接続され、前記カレントミラー回路を構成する他のトランジスタは前記差動対を構成するトランジスタに接続された、
ことを特徴とする請求項３に記載のＤ／Ａ変換器。
【請求項５】
前記第１分圧回路と前記第３分圧回路と前記第２分圧回路とをリング状に接続する抵抗素子を備えた、ことを特徴とする請求項１乃至４のうちの何れか一項に記載のＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
高電位電源と低電位電源との間の電圧を分圧する抵抗素子を備えたデジタル−アナログ（Ｄ／Ａ）変換器に関する。
【背景技術】
【０００２】
近年、デジタル技術の発展に伴い、オーディオ機器やビデオ機器等を始めとする種々の電気機器のデジタル化が進んでいる。そして、これらの電気機器に使用されるＤ／Ａ変換器の動作速度の高速化が求められている。
【０００３】
図１９は、抵抗素子を分圧抵抗として用いたＤ／Ａ変換器を示す。このＤ／Ａ変換器７０は、１６個の抵抗素子Ｒで構成された電圧生成回路７１を有する。１６個の抵抗素子Ｒは同じ抵抗値に設定され、高電位電源ＶＲＨと低電位電源ＶＲＬとの間に直列に接続されている。そして、電圧生成回路７１は、高電位電源ＶＲＨと低電位電源ＶＲＬとの間の電位差を１６個の抵抗素子Ｒにより等分割した分圧電圧を生成する。つまり、各抵抗素子Ｒ間及び抵抗素子Ｒと低電位電源ＶＲＬとの間の接続点、即ちノードＮ０〜Ｎ１５には、高電位電源ＶＲＨと低電位電源ＶＲＬとの間の電圧を等分割した電位Ｖ０〜Ｖ１５がそれぞれ生じる。
【０００４】
各抵抗素子Ｒにおいて、低電位電源ＶＲＬ側のノードＮ０〜Ｎ１５には電圧選択回路７２を構成するスイッチ素子ＳＷ０〜ＳＷ１５の第１端子がそれぞれ接続され、各スイッチ素子ＳＷ０〜ＳＷ１５の第２端子は共通に接続されるとともに出力端子７４に接続されている。各スイッチ素子ＳＷ０〜ＳＷ１５は、設定コードとして外部から４ビットのデジタル信号Ｄ３〜Ｄ０が入力される制御回路７３によりオンオフ制御される。制御回路７３は、デジタル信号Ｄ３〜Ｄ０をデコードして生成した制御信号を電圧選択回路７２に出力し、スイッチ素子ＳＷ０〜ＳＷ１５のうちのいずれか１つをオンさせる。
【０００５】
従って、出力端子７４には、オンしたスイッチを介して、電圧生成回路７１のノードＮ０〜Ｎ１５のいずれか１つが接続される。つまり、ノードＮ１６の電位は、接続されたノードＮ０〜Ｎ１５の電位に応じて変化する。このようにして、Ｄ／Ａ変換器７０は、設定コード（デジタル信号Ｄ３〜Ｄ０）に対応する電位のアナログ信号ＡＯＵＴを出力する。
【０００６】
同様に、複数のスイッチにより選択した電圧を出力するＤ／Ａ変換器として、例えば特許文献１に開示されているように、ラダー抵抗を用い、スイッチが出力端子側に接続されたものがある。
【特許文献１】特開平９−２３２９６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、Ｄ／Ａ変換器７０の各箇所には寄生容量が存在する。図２０に示すように、スイッチ素子ＳＷ０〜ＳＷ１５の各第２端子における寄生容量Ｃは、Ｄ／Ａ変換器７０の出力特性に影響を与える。つまり、デジタル信号Ｄ３〜Ｄ０に応じてオンされるスイッチが切り替えられると、オンされたスイッチにより選択された分圧電圧が寄生容量Ｃに加わるため、寄生容量Ｃの端子間電圧が変化し、寄生容量Ｃの充電又は放電が行われる。従って、スイッチの切換の前後におけるアナログ信号ＡＯＵＴの電圧の差が大きい、つまりスイッチを切り換える前の寄生容量Ｃの端子電圧とスイッチにより選択された分圧電圧との差が大きいほど寄生容量Ｃに対する充電又は放電に要する時間が長くなる。
【０００８】
このため、Ｄ／Ａ変換器７０の出力応答時間、即ちスイッチを切り替えてからアナログ信号ＡＯＵＴの電圧が安定するまでの時間が長くなるという問題があった。特に、各スイッチ素子ＳＷ０〜ＳＷ１５の第２端子は共通接続されているため、その第２端子における寄生容量は、Ｄ／Ａ変換器７０の出力端子に対して並列に接続されるため、図２１（ａ）に示すように、１６倍の容量値を持つ寄生容量（１６Ｃ）が出力端子に接続されたことと等価となる。そして、この寄生容量に低電位電源ＶＲＬの電位が充電されている状態から、図２１（ｂ）に示すように、高電位電源ＶＲＨと低電位電源ＶＲＬとの間の中間電圧を出力する状態に切り替えると、同状態では回路の時定数ＣＲが高いため寄生容量Ｃへの充電に時間がかかり、この問題が顕著なものとなっていた。
【０００９】
このＤ／Ａ変換器で、出力応答時間の短縮を図ることを目的とする。
【課題を解決するための手段】
【００１０】
このＤ／Ａ変換器の特徴は、デジタル信号の上位ビットをデコードして第１制御信号を生成するとともに、前記デジタル信号の下位ビットをデコードして第２制御信号を生成する制御回路と、直列接続された複数の抵抗素子からなる第１分圧回路と、直列接続された複数の抵抗素子からなる第２分圧回路と、前記第１分圧回路の抵抗素子にそれぞれ接続される複数のスイッチ素子を含み、前記第１制御信号に基づいて前記複数のスイッチ素子のうちの１つをオンして前記第１分圧回路の複数の抵抗素子のうちの１つの端子に選択的に高電位電源を接続する第１選択回路と、前記第２分圧回路の抵抗素子にそれぞれ接続される複数のスイッチ素子を含み、前記第１制御信号に基づいて前記複数のスイッチ素子のうちの１つをオンして前記第２分圧回路の複数の抵抗素子のうちの１つの端子に選択的に低電位電源を接続する第２選択回路と、前記第１分圧回路と前記第２分圧回路との間に接続され、直列接続された複数の抵抗素子からなり、複数の分圧電圧を生成する第３分圧回路と、前記第３分圧回路から出力される複数の電圧のうちの１つを前記第２制御信号に応答して選択し、該選択した電圧を増幅した電圧のアナログ信号を出力する選択増幅回路と、を有することにある。
【００１１】
このＤ／Ａ変換器によれば、各スイッチ素子に存在する寄生容量が高電位電源又は低電位電源に対して直接接続されているため、制御回路によってオンされるスイッチ素子が切り替わっても、寄生容量の端子電圧は変化しないので充放電が行われない。従って、寄生容量の充放電を待つことなく所望の電位のアナログ信号が出力されるため、寄生容量が出力端子に直接接続され、寄生容量の充放電が完了した後に所望の電位のアナログ信号が出力されるＤ／Ａ変換器と比べ、出力応答時間の短縮化が図られる。
【発明の効果】
【００１２】
開示のＤ／Ａ変換器は、出力応答時間の短縮を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１３】
（第一実施形態）
以下、第一実施形態を図面に従って説明する。
図１に示すように、Ｄ／Ａ変換器１０は、設定コードとして入力される複数ビット（本実施形態では６ビット）のデジタル信号Ｄ５〜Ｄ０をアナログ信号ＡＯＵＴに変換するものであり、高電位電源ＶＲＨと低電位電源ＶＲＬとの間であってデジタル信号Ｄ５〜Ｄ０に対応する電圧のアナログ信号ＡＯＵＴを出力する。
【００１４】
上記デジタル信号Ｄ５〜Ｄ０は制御回路１１に入力される。制御回路１１は、デジタル信号Ｄ５〜Ｄ０の上位ビットをデコードして第１制御信号Ｓｃ１を生成するとともに、デジタル信号Ｄ５〜Ｄ０の下位ビットをデコードして第２制御信号Ｓｃ２を生成する。上位ビットのビット数は、選択回路１２と電圧生成回路１３の構成に応じて設定され、下位ビットのビット数は選択増幅回路１４の構成に応じて設定されている。本実施形態では、上位ビットのビット数が「４」に設定され、下位ビットのビット数が「２」に設定されている。従って、制御回路１１は、デジタル信号Ｄ５〜Ｄ２をデコードして第１制御信号Ｓｃ１を生成し、デジタル信号Ｄ１，Ｄ０をデコードして第２制御信号Ｓｃ２を生成する。そして、第１制御信号Ｓｃ１は選択回路１２の構成に応じた複数の制御信号から構成され、第２制御信号Ｓｃ２は選択増幅回路１４の構成に応じた複数の制御信号から構成されている。
【００１５】
選択回路１２は、第１選択回路としての第１スイッチ回路１２ａと、第２選択回路としての第２スイッチ回路１２ｂとを含む。第１スイッチ回路１２ａは高電位電源ＶＲＨに接続され、第２スイッチ回路１２ｂは低電位電源ＶＲＬに接続されている。
【００１６】
第１スイッチ回路１２ａは、設定コードを構成する上位ビット（デジタル信号Ｄ５〜Ｄ２）のビット数ｍ（４ビット）に対応する２ｍ（＝１６）個のスイッチ素子ＳＷ０ａ〜ＳＷ１５ａを備えている。スイッチ素子ＳＷ０ａ〜ＳＷ１５ａは、例えばＣＭＯＳ構造のアナログスイッチである。各スイッチ素子ＳＷ０ａ〜ＳＷ１５ａの第１端子は共通接続されるとともに高電位電源ＶＲＨが接続されており、第２端子はそれぞれ電圧生成回路１３に接続されている。従って、上記した第１制御信号Ｓｃ１は、１６個のスイッチ素子ＳＷ０ａ〜ＳＷ１５ａを独立してオンオフ制御するために１６の制御信号から構成されている。複数のスイッチ素子ＳＷ０ａ〜Ｓｗ１５ａは、第１制御信号Ｓｃ１に応答してオンオフするとともに、その時々において第１制御信号Ｓｃ１に対応する１つのスイッチ素子がオンする。
【００１７】
第２スイッチ回路１２ｂは、設定コードを構成する上位ビット（デジタル信号Ｄ５〜Ｄ２）のビット数ｍ（４ビット）に対応する２ｍ（＝１６）個のスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂを備えている。スイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂは、例えばＣＭＯＳ構造のアナログスイッチである。各スイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂの第１端子は共通接続されるとともに低電位電源ＶＲＬが接続されており、第２端子はそれぞれ電圧生成回路１３に接続されている。複数のスイッチ素子ＳＷ０ｂ〜Ｓｗ１５ｂは、第１制御信号Ｓｃ１に応答してオンオフするとともに、その時々において第１制御信号Ｓｃ１に対応する１つのスイッチ素子がオンする。
【００１８】
電圧生成回路１３は、第１スイッチ回路１２ａに接続された第１分圧回路１３ａと、第２スイッチ回路１２ｂに接続された第２分圧回路１３ｂと、第１分圧回路１３ａと第２分圧回路１３ｂとの間に接続された第３分圧回路１３ｃとを有する。
【００１９】
第１分圧回路１３ａは、第１スイッチ回路１２ａを構成するスイッチ素子ＳＷ０ａ〜ＳＷ１５ａの第２端子間にそれぞれ接続される複数の抵抗素子Ｒａにより構成されている。即ち、第１分圧回路１３ａは、スイッチ素子ＳＷ０ａ〜ＳＷ１５ａより１つ少ない数（２ｍ−１）個の抵抗素子Ｒａを備え、それらの抵抗素子Ｒａは直列接続されている。複数の抵抗素子Ｒａによる直列回路の第１端子であるノードＮ０ａはスイッチ素子ＳＷ０ａを介して高電位電源ＶＲＨに接続され、直列回路の第２端子であるノードＮ１５ａはスイッチ素子ＳＷ１５ａを介して高電位電源ＶＲＨに接続されるとともに第３分圧回路１３ｃに接続されている。そして、第１スイッチ回路１２ａを構成するスイッチ素子ＳＷ０ａ〜ＳＷ１５ａのうちの何れか１つをオンすることにより、そのオンしたスイッチを介して高電位電源ＶＲＨに抵抗素子Ｒａが接続される。従って、第１スイッチ回路１２ａ及び第１分圧回路１３ａは、この第１分圧回路１３ａと第３分圧回路１３ｃとの間のノードＮ１５ａと高電位電源ＶＲＨとの間の抵抗素子Ｒａの数即ち抵抗値を、スイッチ素子ＳＷ０ａ〜ＳＷ１５ａを制御する設定コード（デジタル信号Ｄ５〜Ｄ２）に応じて変更する。
【００２０】
第２分圧回路１３ｂは、第２スイッチ回路１２ｂを構成するスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂの第２端子間にそれぞれ接続される複数の抵抗素子Ｒｂにより構成されている。即ち、第２分圧回路１３ｂは、スイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂより１つ少ない数（２ｍ−１）個の抵抗素子Ｒｂを備え、それらの抵抗素子Ｒｂは直列接続されている。複数の抵抗素子Ｒｂによる直列回路の第１端子であるノードＮ０ｂはスイッチ素子ＳＷ０ｂを介して低電位電源ＶＲＬに接続されるとともに第３分圧回路１３ｃに接続され、直列回路の第２端子であるノードＮ１５ｂはスイッチ素子ＳＷ１５ｂを介して低電位電源ＶＲＬに接続されている。そして、第２スイッチ回路１２ｂを構成するスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂのうちの何れか１つをオンすることにより、そのオンしたスイッチを介して低電位電源ＶＲＬに抵抗素子Ｒｂが接続される。従って、第２スイッチ回路１２ｂ及び第２分圧回路１３ｂは、この第２分圧回路１３ｂと第３分圧回路１３ｃとの間のノードＮ０ｂと低電位電源ＶＲＬとの間の抵抗素子Ｒｂの数即ち抵抗値を、スイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂを制御する設定コード（デジタル信号Ｄ５〜Ｄ２）に応じて変更する。
【００２１】
第３分圧回路１３ｃは、設定コードを構成する下位ビット（デジタル信号Ｄ１，Ｄ０）のビット数ｎ（２ビット）に対応する２ｎ（＝４）個の抵抗素子Ｒｃを含み、それら４個の抵抗素子Ｒｃは、第３分圧回路１３ｃと第１分圧回路１３ａとの間のノードＮ０ｃと、第３分圧回路１３ｃと第２分圧回路１３ｂとの間のノードＮ４ｃとの間に直列に接続されている。従って、第１分圧回路１３ａを構成する複数の抵抗素子Ｒａ、第３分圧回路１３ｃを構成する複数の抵抗素子Ｒｃ、及び第２分圧回路１３ｂを構成する複数の抵抗素子Ｒｂは直列接続されている。そして、第３分圧回路１３ｃを構成する抵抗素子Ｒｃ間のノードＮ１ｃ，Ｎ２ｃ，Ｎ３ｃと、第３分圧回路１３ｃと第２分圧回路１３ｂとの間のノードＮ４ｃは、選択増幅回路１４に接続されている。
【００２２】
第１分圧回路１３ａを構成する複数の抵抗素子Ｒａの抵抗値は、第２分圧回路１３ｂを構成する複数の抵抗素子Ｒｂの抵抗値と同じ値に設定されている。第３分圧回路１３ｃの両端子間の抵抗値、即ち直列接続された４つのＲｃの合成抵抗値は、第１分圧回路１３ａを構成する１つの抵抗素子Ｒａの抵抗値と同じ値に設定されている。
【００２３】
上記の電圧生成回路１３において、高電位電源ＶＲＨと低電位電源ＶＲＬとの間に実質的に接続される抵抗素子の数は、デジタル信号Ｄ５〜Ｄ２に係わらず変更されない、つまり一定値となるように、選択回路１２、即ち第１及び第２スイッチ回路１２ａ，１２ｂが接続されている。例えば、デジタル信号Ｄ５〜Ｄ２が「１１１１」の場合、第１スイッチ回路１２ａにおいて第３分圧回路１３ｃに最も近いスイッチ素子ＳＷ１５ａがオンし、第２スイッチ回路１２ｂにおいて第３分圧回路１３ｃに最も遠いスイッチ素子ＳＷ１５ｂがオンする。この場合、第３分圧回路１３ｃと高電位電源ＶＲＨとの間の抵抗素子の数は「０」となり、第３分圧回路１３ｃと低電位電源ＶＲＬとの間の抵抗素子の素子数は「１５」となる。また、デジタル信号Ｄ５〜Ｄ２が「００００」の場合、第１スイッチ回路１２ａにおいて第３分圧回路１３ｃに最も遠いスイッチ素子ＳＷ０ａがオンし、第２スイッチ回路１２ｂにおいて第３分圧回路１３ｃに最も近いスイッチ素子ＳＷ０ｂがオンする。この場合、第３分圧回路１３ｃと高電位電源ＶＲＨとの間の抵抗素子の数は「１５」となり、第３分圧回路１３ｃと低電位電源ＶＲＬとの間の抵抗素子の素子数は「０」となる。
【００２４】
第１分圧回路１３ａにおける抵抗素子の素子数が「０」の場合、第３分圧回路１３ｃの第１端子となるノードＮ０ｃには高電位電源ＶＲＨの電圧が供給される。そして、第３分圧回路１３ｃの第２端子となるノードＮ４ｃにおける電圧は、第３分圧回路１３ｃの合成抵抗値と、第２分圧回路１３ｂの全ての抵抗素子Ｒｂの合成抵抗値との比により、高電位電源ＶＲＨと低電位電源ＶＲＬの間の電位差を分圧した電圧となる。
【００２５】
同様に、第２分圧回路１３ｂにおける抵抗素子の素子数が「０」の場合、第３分圧回路１３ｃの第２端子となるノードＮ４ｃには低電位電源ＶＲＬの電圧が供給される。そして、第３分圧回路１３ｃの第１端子となるノードＮ０ｃにおける電圧は、第１分圧回路１３ａの全ての抵抗素子Ｒａの合成抵抗値と、第３分圧回路１３ｃの合成抵抗値と、の比により、高電位電源ＶＲＨと低電位電源ＶＲＬの間の電位差を分圧した電圧となる。
【００２６】
即ち、このＤ／Ａ変換器１０は、第１分圧回路１３ａにおいて高電位電源ＶＲＨと第３分圧回路１３ｃとの間の実質的な抵抗値と、第２分圧回路１３ｂにおいて第３分圧回路１３ｃと低電位電源ＶＲＬとの間の実質的な抵抗値とを、デジタル信号Ｄ５〜Ｄ２に応じて相補的に変更することにより、第３分圧回路１３ｃの両端子電圧を変更する。
【００２７】
そして、第３分圧回路１３ｃは、ノードＮ０ｃとノードＮ４ｃとの間に直列接続された４つの抵抗素子Ｒｃの抵抗値に応じて、ノードＮ０ｃの電圧とノードＮ４ｃの電圧との間を分割した３つの分圧電圧を生成する。そして、第３分圧回路１３ｃにより生成された３つの分圧電圧と、第３分圧回路１３ｃと第２分圧回路１３ｂとの間のノードＮ４ｃにおける電圧が、電圧生成回路１３の出力電圧として選択増幅回路１４に供給される。
【００２８】
選択増幅回路１４には、制御回路１１から第２制御信号Ｓｃ２が供給される。選択増幅回路１４は、第２制御信号Ｓｃ２に応答して電圧生成回路１３から供給される複数（４つ）の電圧のうちの１つを選択する機能と、選択した電圧を設定された増幅率に従って増幅した電圧のアナログ信号ＡＯＵＴを出力する機能を有する。この選択増幅回路１４の増幅率は例えば「１」に設定され、選択増幅回路１４は、選択した電圧と等しい電圧のアナログ信号ＡＯＵＴを出力する。
【００２９】
図２に示すように、選択増幅回路１４は、高電位電源ＶＤに接続されカレントミラー回路を構成する一対のトランジスタＴ１，Ｔ２を有している。これらトランジスタＴ１，Ｔ２はＰチャネルＭＯＳトランジスタである。両トランジスタＴ１，Ｔ２のソースは高電位電源ＶＤに接続されている。トランジスタＴ１のゲートはトランジスタＴ２のゲートとドレインに接続されている。
【００３０】
トランジスタＴ１のドレインはスイッチ回路１５に接続されている。スイッチ回路１５は、電圧生成回路１３から選択増幅回路１４に供給される複数の電圧に対応する数（４つ）のスイッチ素子ＳＷａ１〜ＳＷａ４を含む。スイッチ素子ＳＷａ１〜ＳＷａ４は、例えばＣＭＯＳ構造のアナログスイッチである。各スイッチ素子ＳＷａ１〜ＳＷａ４は、それぞれ第２制御信号Ｓｃ２を構成する制御信号ＳＶ０〜ＳＶ３に応答してオンオフするとともに、制御信号ＳＶ０〜ＳＶ３に応答してスイッチ素子ＳＷａ１〜ＳＷａ４のうちの何れか１つがオンする。各スイッチ素子ＳＷａ１〜ＳＷａ４の第１端子は共通接続され、その接続点はトランジスタＴ１のドレインに接続されている。各スイッチ素子ＳＷａ１〜ＳＷａ４の第２端子はそれぞれトランジスタＴ１１〜Ｔ１４に接続されている。
【００３１】
トランジスタＴ１１〜Ｔ１４はＮチャネルＭＯＳトランジスタである。各トランジスタＴ１１〜Ｔ１４のドレインはそれぞれスイッチ素子ＳＷａ１〜ＳＷａ４に接続されている。各トランジスタＴ１１〜Ｔ１４のソースは共通接続され、その接続点は電流源１６に接続されている。各トランジスタＴ１１〜Ｔ１４のゲートは第３分圧回路１３ｃのノードＮ４ｃ〜Ｎ１ｃに接続されている。従って、各トランジスタＴ１１〜Ｔ１４のゲートには、電圧生成回路１３により生成された分圧電圧ＶＰ３〜ＶＰ０が供給される。
【００３２】
上記トランジスタＴ２のドレインはＮチャネルＭＯＳトランジスタであるトランジスタＴ２１のドレインに接続されている。トランジスタＴ２１のソースは電流源１６に接続されている。トランジスタＴ２１のゲートは入力端子ＩＭに接続されている。
【００３３】
上記トランジスタＴ１とスイッチ回路１５との間のノードは出力トランジスタＴ３のゲートに接続されている。トランジスタＴ３はＰチャネルＭＯＳトランジスタであり、ソースは高電位電源ＶＤに接続され、ドレインは抵抗Ｒ１１を介して低電位電源ＶＳに接続されている。また、トランジスタＴ３のドレインは出力端子ＯＵＴに接続されている。
【００３４】
上記スイッチ回路１５は、制御信号Ｓｃ２（ＳＶ０〜ＳＶ３）に応答してスイッチ素子ＳＷａ１〜ＳＷａ４のうちの何れか１つがオンする。従って、そのオンしたスイッチ素子により、トランジスタＴ１１〜Ｔ１４のうちの何れか１つが選択されてトランジスタＴ１と電流源１６との間に接続される。トランジスタＴ１とカレントミラー回路を構成するトランジスタＴ２と電流源との間にはトランジスタＴ２１が接続されている。従って、トランジスタＴ１１〜Ｔ１４のうちの選択された１つのトランジスタと、トランジスタＴ２１は差動対を構成する。即ち、カレントミラー回路を構成するトランジスタＴ１，Ｔ２と、差動対を構成するトランジスタＴ１１〜Ｔ１４，Ｔ２１と、電流源１６は、差動増幅回路１７を構成する。図３に示すように、この差動増幅回路１７は、スイッチ回路１５により、トランジスタＴ１１〜Ｔ１４の中からこの選択された１つのトランジスタのゲートに供給される電圧、即ち電圧生成回路１３の第３分圧回路１３ｃの４つのノードＮ１ｃ〜Ｎ４ｃから供給される電圧ＶＰ３〜ＶＰ０のうちの１つの電圧を選択する。そして、差動増幅回路１７は、選択した電圧と、トランジスタＴ２１のゲート電圧との差電圧をトランジスタＴ３に供給する。出力トランジスタＴ３は、ゲート電圧を増幅した電圧のアナログ信号ＡＯＵＴを出力端子ＯＵＴから出力する。
【００３５】
上記したように、本実施形態の選択増幅回路１４の増幅率は「１」に設定されている。例えば、図２に破線で示すように、選択増幅回路１４内にてトランジスタＴ３から出力されるアナログ信号ＡＯＵＴを、差動対を構成するトランジスタＴ２１のゲートに供給する。尚、選択増幅回路１４外にてアナログ信号ＡＯＵＴをトランジスタＴ２１のゲートに供給するようにしてもよい。また、増幅率を「１」以外に設定するべく抵抗素子等を接続するようにしてもよい。
【００３６】
次に、上記制御回路１１の構成を説明する。
制御回路１１は、図５に示す第１デコード部１１ａと、図７に示す第２デコード部１１ｂを含む。図５に示す第１デコード部１１ａは、上位ビットのデジタル信号Ｄ５〜Ｄ２をデコードして第１制御信号Ｓｃ１を生成する。
【００３７】
第１デコード部１１ａのバッファ回路２１ａ〜２１ｄは、例えば偶数段（図５において２段）のインバータ回路より構成され、各デジタル信号Ｄ５〜Ｄ２のレベルとそれぞれ等しいレベルの信号Ｄ５ｚ〜Ｄ２ｚを生成する。反転バッファ回路２２ａ〜２２ｄは例えば奇数段（図５において１段）のインバータ回路により構成され、各デジタル信号Ｄ５〜Ｄ２のレベルを反転したレベルの反転信号Ｄ５ｘ〜Ｄ２ｘを生成する。
【００３８】
ナンド回路２３ａは４入力素子であり、反転信号Ｄ５ｘ〜Ｄ２ｘが入力される。ナンド回路２３ａの出力端子はインバータ回路２４ａに接続されている。従って、インバータ回路２４ａは、反転信号Ｄ５ｘ〜Ｄ２ｘが全てＨレベル、即ちデジタル信号Ｄ５〜Ｄ２がＬレベル（２進数「００００」）のときにＨレベルの制御信号ＳＬ０を出力し、デジタル信号Ｄ５〜Ｄ２のうちの少なくとも１つがＨレベル（２進数「００００」以外）のときにＬレベルの制御信号ＳＬ０を出力する。スイッチ素子ＳＷ０ａ，ＳＷ０ｂはＨレベルの制御信号ＳＬ０に応答してオンし、Ｌレベルの制御信号ＳＬ０に応答してオフする。即ち、図４（ａ），（ｂ）に示すように、スイッチ素子ＳＷ０ａ，ＳＷ０ｂはデジタル信号Ｄ５〜Ｄ２が「００００」の時にオンし、それ以外のときにオフする。
【００３９】
ナンド回路２３ｂは４入力素子であり、反転信号Ｄ５ｘ〜Ｄ３ｘと信号Ｄ２ｚが入力される。ナンド回路２３ａの出力端子はインバータ回路２４ｂに接続されている。従って、インバータ回路２４ｂは、デジタル信号Ｄ５〜Ｄ２が「０００１」のときにＨレベルの制御信号ＳＬ１を出力し、デジタル信号Ｄ５〜Ｄ２が「０００１」以外のときにＬレベルの制御信号ＳＬ１を出力する。そして、スイッチ素子ＳＷ１ａ，ＳＷ１ｂはＨレベルの制御信号ＳＬ１に応答してオンし、Ｌレベルの制御信号ＳＬ１に応答してオフする。即ち、図４（ａ），（ｂ）に示すように、スイッチ素子ＳＷ１ａ，ＳＷ１ｂはデジタル信号Ｄ５〜Ｄ２が「０００１」の時にオンし、それ以外のときにオフする。
【００４０】
同様に、ナンド回路２３ｃには、反転信号Ｄ５ｘ，Ｄ４ｘ，Ｄ２ｘと信号Ｄ３ｚが入力される。そして、インバータ回路２４ｃは、デジタル信号Ｄ５〜Ｄ２が「００１０」のときにＨレベルの制御信号ＳＬ２を出力し、デジタル信号Ｄ５〜Ｄ２が「００１０」以外のときにＬレベルの制御信号ＳＬ２を出力する。そのＨレベルの制御信号ＳＬ２によりスイッチ素子ＳＷ２ａ，ＳＷ２ｂがオンする。
【００４１】
同様に、ナンド回路２３ｄには、反転信号Ｄ５ｘ，Ｄ４ｘと信号Ｄ３ｚ，Ｄ２ｚが入力される。そして、インバータ回路２４ｄは、デジタル信号Ｄ５〜Ｄ２が「００１１」のときにＨレベルの制御信号ＳＬ３を出力し、デジタル信号Ｄ５〜Ｄ２が「００１１」以外のときにＬレベルの制御信号ＳＬ３を出力する。そのＨレベルの制御信号ＳＬ３によりスイッチ素子ＳＷ３ａ，ＳＷ３ｂがオンする。
【００４２】
以下、制御回路１１は、同様にして、図１に示すスイッチ素子ＳＷ４ａ〜ＳＷ１５ａ，ＳＷ４ｂ〜ＳＷ１５ｂをオンオフする制御信号を生成する。これらの制御信号を生成する回路構成図５に示した回路構成から明らかであるため省略する。
【００４３】
図６は、設定コードを徐々に増加させた時におけるデジタル信号Ｄ３，Ｄ２の変化と、図５の第１デコード部１１ａにより生成される選択信号ＳＬ０〜ＳＬ３の変化を示す波形図である。図５に示す第１デコード部１１ａでは、バッファ回路２１ａ〜２１ｄを構成するインバータ回路の段数と、反転バッファ回路２２ａ〜２２ｄを構成するインバータ回路の段数の差により、反転信号Ｄ５ｘ〜Ｄ２ｘが変化するタイミングに対して信号Ｄ５ｚ〜Ｄ２ｚが変化するタイミングが遅れる。これにより、例えば図５に示すように、Ｌレベルの制御信号ＳＬ１が出力されるタイミングよりも、Ｈレベルの制御信号ＳＬ２が出力されるタイミングが遅れる。つまり、この第１デコード部１１ａは、デジタル信号Ｄ５〜Ｄ２の組み合わせ及びレベル変化に応じて、全てのスイッチＳＷ０ａ〜ＳＷ１５ａ，ＳＷ０ｂ〜ＳＷ１５ｂをオフするように第１制御信号Ｓｃ１を生成している。
【００４４】
図７に示す第２デコード部１１ｂは、下位ビットのデジタル信号Ｄ１，Ｄ０をデコードして第２制御信号Ｓｃ２を生成する。
第２デコード部１１ｂのバッファ回路３１ａ，３１ｂは、例えば偶数段（図７において２段）のインバータ回路より構成され、各デジタル信号Ｄ１，Ｄ０のレベルとそれぞれ等しいレベルの信号Ｄ１ｚ，Ｄ０ｚを生成する。反転バッファ回路３２ａ，３２ｂは例えば奇数段（図７において１段）のインバータ回路により構成され、各デジタル信号Ｄ１，Ｄ０のレベルを反転したレベルの反転信号Ｄ１ｘ，Ｄ０ｘを生成する。
【００４５】
ナンド回路３３ａは２入力素子であり、反転信号Ｄ１ｘ，Ｄ０ｘが入力される。ナンド回路３３ａの出力端子はナンド回路３４ａに直接接続されるとともに遅延回路３５ａを介してナンド回路３４ａに接続されている。遅延回路３５ａは、例えば偶数段のインバータ回路により構成され、ナンド回路３３ａから入力される信号を回路構成（本実施形態ではインバータ回路の段数）に応じて遅延させて出力する。ナンド回路３４ａは、２つの入力信号が共にＨレベルのときにＬレベルの制御信号ＳＶ０を出力し、２つの入力信号のうちの少なくとも１つがＬレベルのときにＨレベルの制御信号ＳＶ０を出力する。
【００４６】
従って、図８に示すように、ナンド回路３４ａは、反転信号Ｄ１ｘ，Ｄ０ｘが全てＨレベル、即ちデジタル信号Ｄ１，Ｄ０がＬレベル（２進数「００」）になるとＨレベルの制御信号ＳＶ０を出力し、デジタル信号Ｄ１，Ｄ０のうちの少なくとも１つがＨレベル（２進数「００」以外）になってから遅延回路３５ａの遅延時間経過後にＬレベルの制御信号ＳＶ０を出力する。図２に示すスイッチ素子ＳＷａ１はＨレベルの制御信号ＳＶ０に応答してオンし、Ｌレベルの制御信号ＳＶ０に応答してオフする。即ち、スイッチ素子ＳＷａ１はデジタル信号Ｄ１，Ｄ０が「００」になるとオンし、それ以外になってから所定時間経過後にオフする。
【００４７】
ナンド回路３３ｂは、反転信号Ｄ１ｘと信号Ｄ０ｚが入力される。ナンド回路３３ｂの出力端子はナンド回路３４ｂに直接接続されるとともに遅延回路３５ｂを介してナンド回路３４ｂに接続されている。従って、ナンド回路３４ｂは、デジタル信号Ｄ１，Ｄ０が「０１」になるとＨレベルの制御信号ＳＶ１を出力し、デジタル信号Ｄ１，Ｄ０が「０１」以外になってから所定時間経過後にＬレベルの制御信号ＳＶ１を出力する。そして、スイッチ素子ＳＷａ２はＨレベルの制御信号ＳＶ１に応答してオンし、Ｌレベルの制御信号ＳＶ１に応答してオフする。即ち、スイッチ素子ＳＷａ２はデジタル信号Ｄ１，Ｄ０が「０１」になるとオンし、それ以外になってから所定時間経過後にオフする。
【００４８】
同様に、ナンド回路３３ｃには、信号Ｄ１ｚと反転信号Ｄ０ｘが入力され、ナンド回路３４ｃにはナンド回路３３ｃの出力信号と、遅延回路３５ｃによりナンド回路３３ｃの出力信号を遅延した遅延信号が入力される。そして、ナンド回路３４ｃは、デジタル信号Ｄ１，Ｄ０が「１０」になるとＨレベルの制御信号ＳＶ２を出力し、デジタル信号Ｄ１，Ｄ０が「１０」以外になってから所定時間経過後にＬレベルの制御信号ＳＶ２を出力する。そのＨレベルの制御信号ＳＶ２によりスイッチ素子ＳＷａ３がオンする。
【００４９】
同様に、ナンド回路３３ｄには、信号Ｄ１ｚと信号Ｄ０ｚが入力され、ナンド回路３４ｄにはナンド回路３３ｄの出力信号と、遅延回路３５ｄによりナンド回路３３ｄの出力信号を遅延した遅延信号が入力される。そして、ナンド回路３４ｄは、デジタル信号Ｄ１，Ｄ０が「１１」のときにＨレベルの制御信号ＳＶ３を出力し、デジタル信号Ｄ１，Ｄ０が「１１」以外のときにＬレベルの制御信号ＳＶ３を出力する。そのＨレベルの制御信号ＳＶ３によりスイッチ素子ＳＷａ４がオンする。
【００５０】
上記した第２デコード部１１ｂにおける所定時間、つまり遅延回路３５ａ〜３５ｄの遅延時間は、バッファ回路３１ａ，３１ｂにおいて入力信号が変化してからその変化に応じて出力信号が変化するまでの信号伝達時間と、反転バッファ回路３２ａ，３２ｂの信号伝達時間との差に対応し、この信号伝達時間の差よりも長くなるように設定されている。信号伝達時間の差は、バッファ回路３１ａから出力される信号Ｄ１ｚの変化タイミングと、反転バッファ回路３２ａから出力される反転信号Ｄ１ｘの変化タイミングの差、即ち両信号Ｄ１ｚ，Ｄ１ｘ間の相対的な遅延時間であり、バッファ回路３１ｂと反転バッファ回路３２ｂにおいても同様である。
【００５１】
つまり、信号Ｄ１ｚ，Ｄ０ｚと反転信号Ｄ１ｘ，Ｄ０ｘのうちの相対的に遅れた信号を用いて制御信号を生成する回路において、その制御信号の変化タイミングが、デジタル信号Ｄ１，Ｄ０の変化タイミングより遅れる。すると、図２に示すスイッチ回路１５を構成する全てのスイッチ素子ＳＷａ１〜ＳＷａ４がオフする期間が生じる。この期間は、差動対を構成するトランジスタＴ１１〜Ｔ１４に電流が流れなくなるため、差動増幅回路１７から出力トランジスタＴ３に供給される電圧、即ち選択増幅回路１４の出力信号ＡＯＵＴのレベルが不安定になる。このため、第２デコード部１１ｂは、信号Ｄ１ｚ，Ｄ０ｚと反転信号Ｄ１ｘ，Ｄ０ｘとの間に生じる相対的な時間差よりも遅延回路３５ａ〜３５ｄの遅延時間を大きく設定することにより、各制御信号ＳＶ０〜ＳＶ３によりスイッチ素子ＳＷａ１〜ＳＷａ４がオフするタイミングを遅らせる。これにより、図２に示すスイッチ回路１５において、スイッチ素子ＳＷａ１〜ＳＷａ４の切換タイミングにおいて２つのスイッチ素子が同時期にオンするように制御信号ＳＶ０〜ＳＶ３（第２制御信号Ｓｃ２）を生成する。
【００５２】
次に上記のように構成されたＤ／Ａ変換器１０の作用について説明する。
図１に示す制御回路１１には、設定コードとしてデジタル信号Ｄ５〜Ｄ０が入力される。制御回路１１は、デジタル信号Ｄ５〜Ｄ０をデコードし、設定コードに対応するスイッチ素子ＳＷ０ａ〜ＳＷ１５ａ，ＳＷ０ｂ〜ＳＷ１５ｂをオンするように第１制御信号Ｓｃ１を生成するとともに、設定コードに対応するスイッチ素子ＳＷａ１〜ＳＷａ４（図２参照）をオンするように第２制御信号Ｓｃ２を生成する。
【００５３】
一例として、各デジタル信号Ｄ５〜Ｄ０がそれぞれＨレベルである場合、即ち設定コード「６３」である場合、上位ビットのデジタル信号Ｄ５〜Ｄ２により、図４（ａ）及び図４（ｂ）に示すように、スイッチ素子ＳＷ１５ａ及びスイッチ素子ＳＷ１５ｂがオンされる。すると、オンしたスイッチ素子ＳＷ１５ａとスイッチ素子ＳＷ１５ｂとの間には、第３分圧回路１３ｃと、第２分圧回路１３ｂの直列接続された１５個の抵抗素子Ｒｂが介在する。そして、オンされたスイッチ素子ＳＷ１５ａを介して第３分圧回路１３ｃのノードＮ０ｃが高電位電源ＶＲＨに接続され、オンされたスイッチ素子ＳＷ１５ｂを介して抵抗素子Ｒｂが低電位電源ＶＲＬに接続される。
【００５４】
第３分圧回路１３ｃの合成抵抗値は、抵抗素子Ｒｂの抵抗値と等しいため、第３分圧回路１３ｃの第１端子には高電位電源ＶＲＨが供給され、第３分圧回路１３ｃの第２端子には、第３分圧回路１３ｃの合成抵抗値と１５個の抵抗素子Ｒｂの合成抵抗値の比に応じた分圧電圧（＝１５／１６・（ＶＲＨ−ＶＲＬ）＋ＶＲＬ）が供給される。第３分圧回路１３ｃは、両端子に供給される電位差を、回路構成に応じた電圧ＶＰ３〜ＶＰ０に分圧する。
【００５５】
そして、選択増幅回路１４では、図３に示すように、下位のデジタル信号Ｄ１，Ｄ０に応じた電圧ＶＰ３が選択される。この電圧ＶＰ３は、高電位電源ＶＲＨから第３分圧回路１３ｃを構成する１つの抵抗素子Ｒｃの両端子間の電位差分だけ減じた電圧となる。選択増幅回路１４は、選択した電圧ＶＰ３と等しい電圧のアナログ信号ＡＯＵＴを出力する。
【００５６】
別の例として、各デジタル信号Ｄ５〜Ｄ０がそれぞれＬレベルである場合、即ち設定コード「０」である場合には、上位ビットのデジタル信号Ｄ５〜Ｄ２によりスイッチ素子ＳＷ０ａ及びスイッチ素子ＳＷ０ｂがオンされる。そして、選択増幅回路１４では、図３に示すように、下位のデジタル信号Ｄ１，Ｄ０に応じた電圧ＶＰ０が選択される。すると、オンしたスイッチ素子ＳＷ０ａとスイッチ素子ＳＷ０ｂとの間には、第１分圧回路１３ａの直列接続された１５個の抵抗素子Ｒａと第３分圧回路１３ｃが介在する。そして、オンされたスイッチ素子ＳＷ０ａを介して抵抗素子Ｒａが高電位電源ＶＲＨに接続され、オンされたスイッチ素子ＳＷ０ｂを介して第３分圧回路１３ｃのノードＮ４ｃが低電位電源ＶＲＬに接続される。上記したように、下位のデジタル信号Ｄ１，Ｄ０に応じて電圧ＶＰ０が選択されており、この電圧ＶＰ０は、図２に示すよう、第３分圧回路１３ｃのノードＮ４ｃの電圧である。従って、選択増幅回路１４は、ノードＮ４ｃの電圧ＶＰ０、即ち低電位電源ＶＲＬの電圧と等しいアナログ信号ＡＯＵＴを出力する。
【００５７】
即ち、制御回路１１により制御される選択回路１２（第１スイッチ回路１２ａ及び第２スイッチ回路１２ｂ）と第１及び第２分圧回路１３ａ，１３ｂは、第３分圧回路１３ｃの両端子に供給する電圧を、上位のデジタル信号Ｄ５〜Ｄ２に応じて、所定ステップ（本実施形態では高電位電源ＶＲＨと低電位電源ＶＲＬとの間の電位差を１６分割した電圧毎）に変更する。第３分圧回路１３ｃは、両端子間の電圧を４分割した電圧ＶＰ３〜ＶＰ１を生成する。そして、電圧生成回路１３は、第３分圧回路１３ｃにおける分圧電圧ＶＰ３〜ＶＰ１と、第３分圧回路１３ｃの第２端子であるノードＮ４ｃにおける電圧ＶＰ０を出力する。
【００５８】
図９は、高電位電源ＶＲＨを１Ｖ（ボルト）とし、低電位電源ＶＲＬを０Ｖとした時のアナログ信号ＡＯＵＴの電圧を、小数点以下第３位まで示す。尚、図９（ａ）は、下位ビットであるデジタル信号Ｄ１，Ｄ０が「００」であるときの設定コードに対応するアナログ信号ＡＯＵＴの電圧を示し、図９（ｂ）は、上位ビットであるデジタル信号Ｄ５〜Ｄ２が「００００」であるときの設定コードに対するアナログ信号ＡＯＵＴの電圧を示す。
【００５９】
上記のように構成されたＤ／Ａ変換器１０は、図１１に示すように、第１スイッチ回路１２ａ及び第２スイッチ回路１２ｂの各スイッチには寄生容量Ｃが存在している。つまり、寄生容量Ｃは、高電位電源ＶＲＨ又は低電位電源ＶＲＬに対して直接接続され、選択増幅回路１４に対しては第３分圧回路１３ｃを構成する抵抗素子Ｒｃと抵抗素子Ｒａ，Ｒｂを介して間接的に接続されている。つまり、第１スイッチ回路１２ａを構成するスイッチ素子ＳＷ０ａ〜ＳＷ１５ａの寄生容量Ｃは、高電位電源ＶＲＨとグランドとの間に接続され、第２スイッチ回路１２ｂを構成するスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂの寄生容量Ｃは、低電位電源ＶＲＬとグランドとの間に接続されている。そして、これらの寄生容量は、電圧の出力対象である第３分圧回路１３ｃに接続されていない。そのため、図１０（ａ）や図１０（ｂ）に示すように、設定コードに応じて高電位電源ＶＲＨと出力ノードＮ０ｂとの間と、出力ノードＮ０ｂと低電位電源ＶＲＬとの間の抵抗素子の接続状態が変更されても、合成された寄生容量１６Ｃの端子間電圧は変化しないため、寄生容量Ｃにおける充電又は放電は行われない。尚、図１０（ａ）（ｂ）において、第３分圧回路１３ｃの合成抵抗を抵抗Ｒ１として示す。また、出力ノードＮ０ｂにおける電圧の変化は、寄生容量Ｃの影響を受けない。従って、デジタル信号Ｄ５〜Ｄ０を変更してからアナログ信号ＡＯＵＴが安定するまでの時間、即ち出力応答時間が短縮される。
【００６０】
また、図２に示すように、選択増幅回路１４のスイッチ回路１５は、電圧生成回路１３により生成された電圧ＶＰ０〜ＶＰ３がゲートに供給されるトランジスタＴ１１〜Ｔ１４のうちの１つを選択するためのものであり、出力電圧の電圧変化に関与しない。従って、このスイッチ回路１５を構成するスイッチ素子ＳＷａ１〜ＳＷａ４の寄生容量はアナログ信号ＡＯＵＴの電圧変化に影響しない。即ち、スイッチ素子を用いて複数の電圧のうちの１つを選択する構成としても、アナログ信号ＡＯＵＴの電圧変化の低下、即ち応答時間の長期化を抑制することができる。
【００６１】
図１１に示すように、第１スイッチ回路１２ａ及び第２スイッチ回路１２ｂの各スイッチには寄生容量Ｃが存在している。つまり、寄生容量Ｃは、高電位電源ＶＲＨ又は低電位電源ＶＲＬに対して直接接続され、出力端子に対しては抵抗素子Ｒａ，Ｒｂ，及び第３分圧回路１３ｃの合成抵抗を介して間接的に接続されている。そのため、例えば図１０（ａ）に示す設定コード「０」の寄生容量Ｃに電荷が蓄えられていない状態から、図１０（ｂ）に示す設定コード「８」に切り替わっても、スイッチの寄生容量Ｃの端子電圧が変化せず、充放電が行われない。従って、出力端子からは、寄生容量Ｃの充電を待つことなく、設定コードに応じた所望の電位のアナログ信号ＡＯＵＴが出力される。
【００６２】
図２０に示す従来のＤ／Ａ変換器７０では、設定コードを変更してから所望の電位のアナログ信号ＡＯＵＴが出力されるまでに、各スイッチ素子ＳＷ０〜ＳＷ１５の寄生容量Ｃが充電又は放電される必要がある。そのため、図１２（ａ）に示すように、設定コードを「０」→「３２」→「６３」→「３２」→「０」と変更した場合、図１２（ｂ）の一点鎖線で示すように、アナログ信号ＡＯＵＴが変化する。そして、設定コードを「０」→「３２」，「６３」→「３２」のように変更した場合に回路の時定数ＣＲが最も高くなり、所望の電位のアナログ信号ＡＯＵＴの電位になるまでの時間が長くなる。これに対し、本実施形態のＤ／Ａ変換器１０では、設定コードを変更してから所望の電位のアナログ信号ＡＯＵＴが出力されるまでに、各スイッチ素子ＳＷ０ａ〜ＳＷ１５ａ，ＳＷ０ｂ〜ＳＷ１５ｂの寄生容量Ｃが充電又は放電されない。従って、図１２（ｂ）の実線で示すように、アナログ信号ＡＯＵＴの電位が変化し、設定コード「３２」に変更するときであっても、所望の電位のアナログ信号ＡＯＵＴの電位が素早く出力され、出力応答時間が従来例に比べて短縮される。
【００６３】
また、設定コードを「８」の前後で変更した場合、即ち、図１３（ａ）に示すように、設定コードを「７」→「８」→「９」と変更した場合、従来のＤ／Ａ変換器７０では、図１３（ｂ）において一点鎖線で示すように、所望の電位のアナログ信号ＡＯＵＴが出力されるまでの時間が長くなる。これに対し、本実施形態のＤ／Ａ変換器１０では、図１３（ｂ）に実線で示すように、所望の電位のアナログ信号ＡＯＵＴが素早く出力され、出力応答時間が短縮される。
【００６４】
また、設定コードを上位ビットが変化しない範囲で変更する、例えば、「５」→「６」→「７」のように変更した場合、第１スイッチ回路１２ａ及び第２スイッチ回路１２ｂにおいてスイッチ素子が変更されない、即ち、第３分圧回路１３ｃの両端子の電圧が変化しない。従って、第３分圧回路１３ｃにて生成された電圧ＶＰ０〜ＶＰ３を選択するだけで所望電圧のアナログ信号ＡＯＵＴを出力することができ、出力応答時間が短縮される。
【００６５】
第１分圧回路１３ａ及び第２分圧回路１３ｂは、高電位電源ＶＲＨと低電位電源ＶＲＬとの間の電位差を上位ビットのデジタル信号Ｄ５〜Ｄ２のビット数ｍに応じて１６（＝２ｍ）分割し、第３分圧回路１３ｃは、１つのステップを下位ビットのデジタル信号Ｄ１，Ｄ０のビット数ｎに応じて４（＝２ｎ）分割する。従って、本実施形態のＤ／Ａ変換器１０は、３４個の抵抗素子（それぞれ１５個の抵抗素子Ｒａ，Ｒｂと４個の抵抗素子Ｒｃ）により、高電位電源ＶＲＨと低電位電源ＶＲＬとの間の電位差を分圧した６４通りの電圧のアナログ信号ＡＯＵＴを出力する。言い換えると、Ｄ／Ａ変換器１０は、３４個の抵抗素子と３６個のスイッチ素子により、高電位電源ＶＲＨと低電位電源ＶＲＬとの間の電位差を１／６４したステップ毎にアナログ信号ＡＯＵＴの電圧を変更することができる。
【００６６】
図１９に示す従来例のＤ／Ａ変換器７０では、１／６４のステップ毎にアナログ信号ＡＯＵＴを変更するためには、６４個の抵抗と６４個のスイッチ素子が必要であり、６４個のスイッチ素子を独立してオンオフ制御するための制御信号を生成するデコード回路が必要となる。従って、本実施形態は、従来例に比べて抵抗素子、スイッチ素子の数及び必要なデコード回路の回路規模を小さくすることができる。
【００６７】
更に、ステップ数を多くする、例えば２倍の１２８ステップにする場合、従来例では抵抗素子及びスイッチ素子の数を２倍にしなければならない。一方、本実施形態のＤ／Ａ変換器１０は、第３分圧回路１３ｃの抵抗数を２倍、即ち４つの抵抗素子Ｒｃを付加すると共に、電圧を選択するために４つのスイッチ素子を選択増幅回路１４に付加すればよい。このように、本実施形態では、ステップ数の増加に対して回路規模の増加を抑制することできる。
【００６８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）制御回路１１は、デジタル信号Ｄ５〜Ｄ０の上位ビットをデコードして第１制御信号Ｓｃ１を生成するとともに、デジタル信号の下位ビットをデコードして第２制御信号Ｓｃ２を生成する。第１分圧回路１３ａは直列接続された複数の抵抗素子Ｒａを含み、第２分圧回路１３ｂは直列接続された複数の抵抗素子Ｒｂを含む。第１スイッチ回路１２ａは第１分圧回路１３ａの抵抗素子Ｒａにそれぞれ接続される複数のスイッチ素子ＳＷ０ａ〜ＳＷ１５ａを含み、第１制御信号Ｓｃ１に基づいて複数のスイッチ素子ＳＷ０ａ〜ＳＷ１５ａのうちの１つをオンして第１分圧回路１３ａの複数の抵抗素子Ｒａのうちの１つの端子に選択的に高電位電源ＶＲＨを接続する。第２スイッチ回路１２ｂは、第２分圧回路１３ｂの抵抗素子Ｒｂにそれぞれ接続される複数のスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂを含み、第１制御信号Ｓｃ１に基づいて複数のスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂのうちの１つをオンして第２分圧回路１３ｂの複数の抵抗素子Ｒｂのうちの１つの端子に選択的に低電位電源ＶＲＬを接続する。第３分圧回路１３ｃは第１分圧回路１３ａと第２分圧回路１３ｂとの間に接続され、直列接続された複数の抵抗素子Ｒｃを含み、複数の分圧電圧ＶＰ３〜ＶＰ０を生成する。選択増幅回路１４は、第３分圧回路１３ｃから出力される複数の電圧ＶＰ３〜ＶＰ０のうちの１つを第２制御信号Ｓｃ２に応答して選択し、該選択した電圧を増幅した電圧のアナログ信号ＡＯＵＴを出力する。
【００６９】
この構成によれば、各スイッチ素子ＳＷ０ａ〜ＳＷ１５ａ，ＳＷ０ｂ〜ＳＷ１５ｂに存在する寄生容量が高電位電源ＶＲＨ又は低電位電源ＶＲＬに対して直接接続されているため、制御回路１１によってオンされるスイッチ素子が切り替わっても、寄生容量の端子電圧は変化しないので充放電が行われない。従って、寄生容量の充放電を待つことなく所望の電位のアナログ信号ＡＯＵＴが出力されるため、寄生容量が出力端子に直接接続され、寄生容量の充放電が完了した後に所望の電位のアナログ信号が出力されるＤ／Ａ変換器と比べ、出力応答時間の短縮化を図ることができる。
【００７０】
（２）選択増幅回路１４は、第３分圧回路１３ｃにより生成される複数の分圧電圧ＶＰ３〜ＶＰ０がそれぞれ制御端子（ゲート）に供給される複数のトランジスタＴ１４〜Ｔ１１を含む。各トランジスタＴ１４〜Ｔ１１にはそれぞれスイッチ回路１５のスイッチ素子ＳＷａ４〜ＳＷａ１が接続され、複数のスイッチ素子ＳＷａ４〜ＳＷａ１のうちの１つが第２制御信号Ｓｃ２により選択的にオンされる。選択増幅回路１４は、そのオンされたスイッチ素子が接続されたトランジスタと差動対を構成するトランジスタＴ２１を含み、スイッチ回路１５の選択されたスイッチ素子が接続されたトランジスタのゲートに供給される電圧を選択し、その選択した電圧を増幅した電圧のアナログ信号ＡＯＵＴを出力する。
【００７１】
この構成によれば、選択増幅回路１４のスイッチ回路１５は、電圧生成回路１３により生成された電圧ＶＰ０〜ＶＰ３がゲートに供給されるトランジスタＴ１１〜Ｔ１４のうちの１つを選択するためのものであり、出力電圧の電圧変化に関与しない。従って、このスイッチ回路１５を構成するスイッチ素子ＳＷａ１〜ＳＷａ４の寄生容量はアナログ信号ＡＯＵＴの電圧変化に影響しない。即ち、スイッチ素子を用いて複数の電圧のうちの１つを選択する構成としても、アナログ信号ＡＯＵＴの電圧変化の低下、即ち応答時間の長期化を抑制することができる。
【００７２】
（３）第１分圧回路１３ａ及び第２分圧回路１３ｂは、それらの間に接続された第３分圧回路１３ｃの両端子電圧をステップ的に変更する。第３分圧回路１３ｃは、その変更される１つのステップの電圧を分圧した電圧ＶＰ３〜ＶＰ０を生成する。このように、第３分圧回路１３ｃにおいて生成する分圧電圧の数、即ち１つのステップにおける分圧電圧の数を増加させることは、各ステップのそれぞれにおいて分圧電圧を生成することになる。従って、第３分圧回路１３ｃの分圧電圧数を増加させることにより、高電位電源ＶＲＨと低電位電源ＶＲＬとの間のステップ数を増加させることができる。このように第３分圧回路１３ｃの抵抗素子の数を変更することにより、回路規模の増大を抑えてステップ数を増加させることができる。
【００７３】
（第二実施形態）
以下、第二実施形態を図１４に従って説明する。尚、第一実施形態と同じ部材にはそれぞれ同一の符号を付してその説明を一部省略する。
【００７４】
図１４に示すように、本実施形態のＤ／Ａ変換器４０は、制御回路１１、選択回路１２、電圧生成回路４３、選択増幅回路１４を含む。電圧生成回路４３は、第一実施形態のＤ／Ａ変換器１０の構成に加えて、第１スイッチ回路１２ａを構成するスイッチ素子ＳＷ０ａと、第２スイッチ回路１２ｂを構成するスイッチ素子ＳＷ１５ｂとの間に接続された抵抗素子Ｒ２を有する。
【００７５】
抵抗素子Ｒ２の抵抗値は、第３分圧回路１３ｃの合成抵抗値と同じ値に設定されている。そして、抵抗素子Ｒ２は第１分圧回路１３ａを構成する抵抗素子Ｒａ、第３分圧回路１３ｃを構成する抵抗素子Ｒｃ、及び第２分圧回路１３ｂを構成する抵抗素子Ｒｂをリング状に接続する。従って、この電圧生成回路４３は、同じ抵抗値を有する３２個の抵抗素子をリング状に接続した回路と等価となる。そして、第一実施形態において、第１スイッチ回路１２ａ及び第２スイッチ回路１２ｂは、第３分圧回路１３ｃを含む１６個の抵抗素子を高電位電源ＶＲＨと低電位電源ＶＲＬとの間に接続する。従って、本実施形態において、抵抗素子Ｒ２を付加することにより、高電位電源ＶＲＨと低電位電源ＶＲＬとの間に、第３分圧回路１３ｃを含む電流経路と、抵抗素子Ｒ２を含む電流経路を形成する。両電流経路における合成抵抗値は互いに等しい。
【００７６】
上記のように接続された抵抗素子Ｒ２は、電圧生成回路４３における電圧を安定化する。詳述すると、第１スイッチ回路１２ａにおいて例えば右端のスイッチ素子ＳＷ１５ａがオンされている場合、同一の制御信号により、第２スイッチ回路１２ｂにおいて左端のスイッチ素子ＳＷ１５ｂがオンされている。抵抗素子Ｒ２は、このスイッチ素子ＳＷ１５ｂと抵抗素子Ｒｂとの間のノードに第１分圧回路１３ａのノードＮ０ａを接続する。すると、このノードＮ０ａの電位は、スイッチ素子ＳＷ１５ｂと抵抗素子Ｒｂとの間のノードの電位（この場合は低電位電源ＶＲＬの電位）と等しくなる。従って、第１分圧回路１３ａの電位が安定する。同様に、第２分圧回路１３ｂの電位が安定する。このため、各抵抗素子、及び抵抗素子間のノードの電位がノイズの影響を受け難くなり、ノイズ耐性が向上する。
【００７７】
以上記述したように、本実施形態は、第一実施形態の効果に加えて、以下の効果を有する。
（４）第１分圧回路１３ａの抵抗素子Ｒａと第２分圧回路１３ｂの抵抗素子Ｒｂを、抵抗素子Ｒ２によりリング状に接続するようにしたため、第１分圧回路１３ａと第２分圧回路１３ｂの各ノードの電位が安定するため、混入するノイズの影響を低減し、アナログ信号ＡＯＵＴの変動を抑制することができる。
【００７８】
（第三実施形態）
以下、第三実施形態を図１５，図１６に従って説明する。
先の図１〜図７に示した部材と同一の部材にはそれぞれ同一の符号を付してその説明を一部省略する。
【００７９】
図１５に示すように、本実施形態のＤ／Ａ変換器５０は、制御回路５１、選択回路１２、電圧生成回路５３、選択増幅回路１４を含む。電圧生成回路５３は、第二実施形態のＤ／Ａ変換器４０の構成に加えて、第３選択回路としての第３スイッチ回路１２ｃを備えている。第３スイッチ回路１２ｃは、第１スイッチ回路１２ａ等と同様に、１６個のスイッチ素子ＳＷ０ｃ〜ＳＷ１５ｃからなり、各スイッチ素子ＳＷ０ｃ〜ＳＷ１５ｃは、第１スイッチ回路１２ａと第２スイッチ回路１２ｂにおいて同時にオンされる２つのスイッチ素子の第２端子が接続されたノードの間にそれぞれ接続されている。例えば、図４（ａ）及び図４（ｂ）に示すように、上位ビットのデジタル信号Ｄ５〜Ｄ２が「００００」のときにスイッチ素子ＳＷ０ａとスイッチ素子ＳＷ０ｂが同時にオンされる。そして、スイッチ素子ＳＷ０ｃは、スイッチ素子ＳＷ０ａが接続されたノードＮ０ａと、スイッチ素子ＳＷ０ｂが接続された出力ノードＮ０ｂとの間に接続されている。第３スイッチ回路１６を構成する複数のスイッチ素子ＳＷ０ｃ〜ＳＷ１５ｃは、制御回路５１により生成される制御信号によりオンオフ制御される。
【００８０】
制御回路５１は、第一実施形態と同様に、設定コードを構成する上位ビットのデジタル信号Ｄ５〜Ｄ２に基づいて、第１スイッチ回路１２ａのスイッチ素子ＳＷ０ａ〜ＳＷ１５ａと、第２スイッチ回路１２ｂのスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂをオンオフ制御する第１制御信号Ｓｃ１を生成する。更に、制御回路５１は、設定コードを構成する下位ビットのデジタル信号Ｄ１，Ｄ０に基づいて、選択増幅回路１４のスイッチ回路１５のスイッチ素子ＳＷａ１〜ＳＷａ４（図２参照）をオンオフ制御する第２制御信号Ｓｃ２を生成する。
【００８１】
更に、制御回路５１は、オンされた２つのスイッチ素子の間の中間となる２つのノードを互いに接続するように、第３スイッチ回路１６を構成するスイッチ素子ＳＷ０ｃ〜ＳＷ１５ｃを制御する第３制御信号Ｓｃ３を生成する。本実施形態において、第１分圧回路１３ａと第２分圧回路１３ｂはそれぞれ１５個の抵抗素子Ｒａ，Ｒｂを備え、第１分圧回路１３ａと第２分圧回路１３ｂは第３分圧回路１３ｃと抵抗素子Ｒ２によってリング状に接続されている。そして、各抵抗素子Ｒａ，Ｒｂ，Ｒ２の抵抗値及び第３分圧回路１３ｃの合成抵抗値は同じ値に設定されている。従って、高電位電源ＶＲＨと低電位電源ＶＲＬとの間には、それぞれ１６個の抵抗素子を直列接続した電流経路が形成される。例えば、設定コードの上位ビットＤ５〜Ｄ２が「１０００」の場合、第１スイッチ回路１２ａのスイッチ素子ＳＷ８ａと、第２スイッチ回路１２ｂのスイッチ素子ＳＷ８ｂがオンされる。従って、図１６に示すように、制御回路５１は、スイッチ素子ＳＷ８ａが接続されたノードＮ８ａと、スイッチ素子ＳＷ８ｂが接続されたノードＮ８ｂとの中間のノードＮ０ａ，Ｎ０ｂの間に接続されたスイッチ素子ＳＷ０ｃをオンするように、第３スイッチ回路１６に供給する第３制御信号Ｓｃ３を生成する。
【００８２】
このように構成されたＤ／Ａ変換器５０の作用を説明する。
尚、第３スイッチ回路１２ｃに係る部分以外の作用は、第一実施形態、第二実施形態と同じであるため、ここでは割愛する。
【００８３】
今、設定コードの上位ビットであるデジタル信号Ｄ５〜Ｄ２「００００」により第１スイッチ回路１２ａのスイッチ素子ＳＷ０ａと第２スイッチ回路１２ｂのスイッチ素子ＳＷ０ｂがそれぞれオンされる。そして、デジタル信号Ｄ５〜Ｄ２が「１０００」に変更されると、その設定コードに応じて、ノードＮ８ａがスイッチ素子ＳＷ８ａを介して高電位電源ＶＲＨに接続され、ノードＮ８ｂがスイッチ素子ＳＷ８ｂを介して低電位電源ＶＲＬに接続される。
【００８４】
更に、ノードＮ０ａと出力ノードＮ０ｂとがスイッチ素子ＳＷ０ｃを介して互いに接続される。この時、デジタル信号Ｄ５〜Ｄ２「００００」に対応して高電位電源ＶＲＨに接続されていたノードＮ０ａと低電位電源ＶＲＬに接続されていた出力ノードＮ０ｂと、の間で電荷の移動が行われ、両ノードＮ０ａ，Ｎ０ｂが高電位電源ＶＲＨと低電位電源ＶＲＬとの間との間の中間電圧となる。これにより、この実施形態のＤ／Ａ変換器５０は、上記実施形態のＤ／Ａ変換器１０，４０よりも、Ｄ／Ａ変換器５０内の各ノードＮ０ａ〜Ｎ１５ａ，Ｎ０ｂ〜Ｎ１５ｂにおける電位が素早く安定化する。この結果、アナログ信号ＡＯＵＴの電位も素早く安定化する。
【００８５】
以上記述したように、本実施形態によれば、第二実施形態の効果に加えて、以下の効果を有する。
（５）設定コードの上位ビットであるデジタル信号Ｄ５〜Ｄ２に応じて、第１スイッチ回路１２ａ及び第２スイッチ回路１２ｂのスイッチ素子に対応する第３スイッチ回路１２ｃのスイッチ素子をオンさせて、高電位電源ＶＲＨと低電位電源ＶＲＬとの中間電位となるノードＮ０ａ〜Ｎ１５ａのいずれか１つと、同中間電位となる出力ノードＮ０ｂ〜Ｎ１５ｂのいずれか１つと結ぶ電流経路を接続させる。そのため、設定コードを変更した際に、スイッチ素子ＳＷ０ｃ〜ＳＷ１５ｃのいずれかを介して電流が流れ、第１の電流経路と第２の電流経路との間で電荷の授受が行われるため、Ｄ／Ａ変換器５０内の各ノードＮ０ａ〜Ｎ１５ａ，Ｎ０ｂ〜Ｎ１５ｂにおける電位を素早く安定化でき、ひいてはアナログ信号ＡＯＵＴの電位を速やかに安定化することができる。
【００８６】
なお、上記各実施形態は、以下の態様で実施してもよい。
・上記第二実施形態に対して、図１７に示すように、Ｄ／Ａ変換器６０を構成する。このＤ／Ａ変換器６０は、制御回路１１、選択回路１２、電圧生成回路６３、第１選択増幅回路１４、第２選択増幅回路６４を含む。電圧生成回路６３は、第二実施形態の抵抗素子Ｒ２に換えて接続され第３分圧回路１３ｃと同様に構成した第４分圧回路１３ｄと、この第４分圧回路１３ｄに接続された第２選択増幅回路６４を含む。この第２選択増幅回路６４は第１選択増幅回路１４と同様に構成され、第２制御信号Ｓｃ２に応答して第４分圧回路１３ｄから出力される複数の電圧のうちの１を選択し、その電圧を所定の増幅率（例えば１倍）にて増幅した電圧の第２アナログ信号ＸＡＯＵＴを出力する。この第２アナログ信号ＸＡＯＵＴは、第１選択増幅回路１４から出力される第１アナログ信号ＡＯＵＴと対照的、つまりアナログ信号ＡＯＵＴの特性と逆特性にて変化する。尚、上記第三実施形態対しても、同様に、第４分圧回路１３ｄと第２選択増幅回路６４を接続してアナログ信号ＸＡＯＵＴを出力するようにしても良い。
【００８７】
・上記各実施形態では、各抵抗素子Ｒａ及び各抵抗素子Ｒｂの抵抗値と、第３分圧回路１３ｃの合成抵抗値を同じ値に設定したが、これに限らず、異なる抵抗値を設定してもよい。さらに、各スイッチ素子ＳＷ０ａ〜ＳＷ１５ａ，ＳＷ０ｂ〜ＳＷ１５ｂ間に接続する各抵抗素子Ｒａ，Ｒｂ、第３分圧回路１３ｃを構成する抵抗素子Ｒｃを同一の抵抗値とせずに異なる抵抗値を有するようにして、アナログ信号ＡＯＵＴの変化を非線形とするようにしてもよい。
【００８８】
・上記各実施形態は、低電位電源ＶＲＬと等しい電圧のアナログ信号ＡＯＵＴを出力するように、選択増幅回路１４を第３分圧回路１３ｃのノードＮ１ｃ〜Ｎ４ｃに接続したが、選択増幅回路１４を第３分圧回路１３ｃのノードＮ０ｃ〜Ｎ３ｃに接続して高電位電源ＶＲＨと等しい電圧のアナログ信号ＡＯＵＴを出力するようにしてもよい。
【００８９】
・上記各実施形態において、第３分圧回路１３ｃのノードＮ４ｃと第２分圧回路１３ｂとの間に抵抗素子を接続するようにしてもよい。
・上記各実施形態では、６ビットのデジタル信号Ｄ５〜Ｄ０をアナログ信号に変換する構成のＤ／Ａ変換器に具体化したが、５ビット以下のデジタル信号又は、７ビット以上のデジタル信号をアナログ信号に変換するＤ／Ａ変換器に具体化してもよい。
【００９０】
・上記各実施形態では、選択増幅回路１４において、スイッチ回路１５を、カレントミラー回路を構成するトランジスタＴ１と、差動対を構成するトランジスタＴ１１〜Ｔ１４との間に接続した。これを、図１８に示す選択増幅回路１４ａのように、差動対を構成するトランジスタＴ１１〜Ｔ１４と電流源１６との間に接続してもよい。
【００９１】
・上記各実施形態では、選択増幅回路１４，１４ａをＭＯＳトランジスタにより構成したが、バイポーラトランジスタにより選択増幅回路を構成しても良い。また、ＭＯＳトランジスタとバイポーラトランジスタとにより選択増幅回路を構成してもよい。
【００９２】
上記各実施形態に関し、以下の付記を開示する。
（付記１）
デジタル信号の上位ビットをデコードして第１制御信号を生成するとともに、前記デジタル信号の下位ビットをデコードして第２制御信号を生成する制御回路と、
直列接続された複数の抵抗素子からなる第１分圧回路と、
直列接続された複数の抵抗素子からなる第２分圧回路と、
前記第１分圧回路の抵抗素子にそれぞれ接続される複数のスイッチ素子を含み、前記第１制御信号に基づいて前記複数のスイッチ素子のうちの１つをオンして前記第１分圧回路の複数の抵抗素子のうちの１つの端子に選択的に高電位電源を接続する第１選択回路と、
前記第２分圧回路の抵抗素子にそれぞれ接続される複数のスイッチ素子を含み、前記第１制御信号に基づいて前記複数のスイッチ素子のうちの１つをオンして前記第２分圧回路の複数の抵抗素子のうちの１つの端子に選択的に低電位電源を接続する第２選択回路と、
前記第１分圧回路と前記第２分圧回路との間に接続され、直列接続された複数の抵抗素子からなり、複数の分圧電圧を生成する第３分圧回路と、
前記第３分圧回路から出力される複数の電圧のうちの１つを前記第２制御信号に応答して選択し、該選択した電圧を増幅した電圧のアナログ信号を出力する選択増幅回路と、
を有することを特徴とするＤ／Ａ変換器。
（付記２）
前記第１選択回路は、第１端子が共通接続されるとともにその第１端子が高電位電源に接続される複数のスイッチ素子を含み、
前記第２選択回路は、第１端子が共通接続されるとともにその第１端子が低電位電源に接続される複数のスイッチ素子を含み、
前記第１分圧回路の抵抗素子は前記第１選択回路に含まれる複数のスイッチ素子の第２端子間にそれぞれ接続され、
前記第２分圧回路の抵抗素子は前記第２選択回路に含まれる複数のスイッチ素子の第２端子間にそれぞれ接続され、
前記第１選択回路及び第２選択回路は、前記第１分圧回路に前記高電位電源を接続するノードと前記第３分圧回路との間の抵抗値と、前記２分圧回路に前記低電位電源を接続するノードと前記第３分圧回路との間の抵抗値との合計値が一定値となるように構成される、
ことを特徴とする付記１に記載のＤ／Ａ変換器。
（付記３）
前記選択増幅回路は、
前記第３分圧回路により生成される複数の分圧電圧がそれぞれ制御端子に供給される複数のトランジスタと、
前記複数のトランジスタの第２端子にそれぞれ接続された第１端子を有し、第２端子が共通に接続された複数のスイッチ素子を含み、前記複数のスイッチ素子のうちの１つが前記第２制御信号により選択的にオンされるスイッチ回路と、
前記スイッチ回路の選択されたスイッチ素子が接続されたトランジスタと差動対を構成するトランジスタと、
を有し、
前記スイッチ回路の選択されたスイッチ素子が接続されたトランジスタの制御端子に供給される電圧を選択し、その選択した電圧を増幅した電圧のアナログ信号を出力する、
ことを特徴とする付記１又は付記２に記載のＤ／Ａ変換器。
（付記４）
前記スイッチ回路は、カレントミラー回路を構成するトランジスタのうちの１つに接続され、前記カレントミラー回路を構成する他のトランジスタは前記差動対を構成するトランジスタに接続された、
ことを特徴とする付記３に記載のＤ／Ａ変換器。
（付記５）
前記第１分圧回路と前記第３分圧回路と前記第２分圧回路とをリング状に接続する抵抗素子を備えた、ことを特徴とする付記１乃至４のうちの何れか一項に記載のＤ／Ａ変換器。
（付記６）
前記高電位電源を接続した第１ノードと前記停電に電源を接続した第２ノードとの間には、前記第１の抵抗素子が介在する第１の電流経路と、前記第２の抵抗素子が介在する第２の電流経路とが形成され、前記第１の電流経路を形成する抵抗素子の合成抵抗値と前記第２の電流経路を形成する抵抗素子の合成抵抗値は同一であり且つ所定値の偶数倍であって、
前記第１選択回路と前記第２回路において同時にオンされる２つのスイッチ素子間にそれぞれ接続された複数のスイッチ素子からなる第３選択回路を備え、
前記制御回路は、前記３選択回路を構成する複数のスイッチ素子のうち、前記デジタル信号に基づいて生成した制御信号により、前記第１ノードと前記第２ノードとの中間のノードに接続されたスイッチ素子をオンする、
ことを特徴とする付記５に記載のＤ／Ａ変換器。
（付記７）
前記第１分圧回路を構成する抵抗素子の抵抗値と前記第２分圧回路を構成する抵抗素子の抵抗値は同じ値に設定されてなる、ことを特徴とする付記１乃至６のうちの何れか一項に記載のＤ／Ａ変換器。
（付記８）
前記第１分圧回路を構成する抵抗素子の抵抗値と前記第２分圧回路を構成する抵抗素子の抵抗値は異なる値に設定されてなる、ことを特徴とする付記１乃至６のうちの何れか一項に記載のＤ／Ａ変換器。
（付記９）
前記第３分圧回路の合成抵抗値は、前記第１分圧回路又は前記第２分圧回路を構成する抵抗素子の抵抗値と同じ値に設定されてなる、ことを特徴とする付記７又は付記８に記載のＤ／Ａ変換器。
【図面の簡単な説明】
【００９３】
【図１】第一実施形態のＤ／Ａ変換器のブロック回路図である。
【図２】出力アンプの回路図である。
【図３】デジタル信号と選択電圧の関係を示す説明図である。
【図４】（ａ）（ｂ）はデジタル信号とスイッチ設定の関係を示す説明図である。
【図５】制御回路の回路図である。
【図６】制御回路の動作波形図である。
【図７】制御回路の回路図である。
【図８】制御回路の動作波形図である。
【図９】（ａ）（ｂ）はデジタル信号と出力端子電圧の関係を示す説明図である。
【図１０】（ａ）（ｂ）はＤ／Ａ変換器の動作説明図である。
【図１１】Ｄ／Ａ変換器の動作説明図である。
【図１２】（ａ）（ｂ）はＤ／Ａ変換器の動作波形図である。
【図１３】（ａ）（ｂ）はＤ／Ａ変換器の動作波形図である。
【図１４】第二実施形態のＤ／Ａ変換器のブロック回路図である。
【図１５】第三実施形態のＤ／Ａ変換器のブロック回路図である。
【図１６】デジタル信号とスイッチ設定の関係を示す説明図である。
【図１７】別のＤ／Ａ変換器のブロック回路図である。
【図１８】別の出力アンプの回路図である。
【図１９】従来のＤ／Ａ変換器のブロック回路図である。
【図２０】従来のＤ／Ａ変換器の動作説明図である。
【図２１】（ａ）（ｂ）は従来のＤ／Ａ変換器の動作説明図である。
【符号の説明】
【００９４】
１０，４０，５０  Ｄ／Ａ変換器
１１，５１  制御回路
１２  選択回路
１２ａ  第１スイッチ回路
１２ｂ  第２スイッチ回路
１３，５３  電圧生成回路
１３ａ  第１分圧回路
１３ｂ  第２分圧回路
１３ｃ  第３分圧回路
１４，１４ａ  選択増幅回路
１５  第３スイッチ回路
Ｄ５〜Ｄ０  デジタル信号
ＡＯＵＴ  アナログ信号
Ｎ０ａ〜Ｎ１５ａ，Ｎ０ｂ〜Ｎ１５ｂ  ノード
Ｎ０ｃ〜Ｎ３ｃ  ノード
Ｒａ，Ｒｂ，Ｒｃ，Ｒ２  抵抗素子
ＳＷ０ａ〜ＳＷ１５ａ，ＳＷ０ｂ〜ＳＷ１５ｂ，ＳＷ０ｃ〜ＳＷ１５ｃ  スイッチ素子
ＶＲＨ  高電位電源
ＶＲＬ  低電位電源
【図１】
2010050713.tif 000003
【図２】
2010050713.tif 000004
【図３】
2010050713.tif 000005
【図４】
2010050713.tif 000006
【図５】
2010050713.tif 000007
【図６】
2010050713.tif 000008
【図７】
2010050713.tif 000009
【図８】
2010050713.tif 000010
【図９】
2010050713.tif 000011
【図１０】
2010050713.tif 000012
【図１１】
2010050713.tif 000013
【図１２】
2010050713.tif 000014
【図１３】
2010050713.tif 000015
【図１４】
2010050713.tif 000016
【図１５】
2010050713.tif 000017
【図１６】
2010050713.tif 000018
【図１７】
2010050713.tif 000019
【図１８】
2010050713.tif 000020
【図１９】
2010050713.tif 000021
【図２０】
2010050713.tif 000022
【図２１】
2010050713.tif 000023