(57)【要約】【課題】保持したい設定データなどの記憶にＳＲＡＭを用いたマイコンにおいて、ユーザの利便性を高めると共に、安全性を確実に保つ。【解決手段】リモートコントローラのマイコン１００において、設定データ保護部１４０は、非同期リセットが生じたときにリセット制御部１３０から出力されるリセット信号Ｓ１に同期してＳＲＡＭ１１０の動作を停止させると共に、リセット信号Ｓ１を、ＳＲＡＭ１１０の動作停止の後までに遅延させてＣＰＵ１２０に出力する。【選択図】図１
2010079600.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｅｓｓ  Ｍｅｍｏｒｙ）と、
ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、
非同期リセット信号に同期して前記ＳＲＡＭの動作を停止させると共に、前記非同期リセット信号を、前記ＳＲＡＭの動作停止の後まで遅延させて前記ＣＰＵに出力するＳＲＡＭデータ保護部とを備えることを特徴とするマイクロコンピュータ。
【請求項２】
前記ＳＲＡＭは、ユーザにより設定され、非同期リセットが生じたときにも保持したいデータを記憶する保持データ領域と、その他のデータを保持するテンポラリデータ領域とに分けられていることを特徴とする請求項１に記載のマイクロコンピュータ。
【請求項３】
前記ＳＲＡＭデータ保護部は、
前記ＣＰＵによる前記ＳＲＡＭへのアクセスに合わせて、前記ＳＲＡＭに動作クロックを供給するクロック供給部と、
前記非同期リセット信号に応じて、前記クロック供給部からの前記動作クロックをオフするＳＲＡＭ制御部と、
前記非同期リセット信号を遅延させて前記ＣＰＵに出力する遅延部とを備えることを特徴とする請求項１または２に記載のマイクロコンピュータ。
【請求項４】
前記非同期リセット信号は、非同期リセットが生じたときにのみＬｏｗになる信号であり、
前記ＳＲＡＭ制御部は、前記非同期リセット信号と、前記クロック供給部からの動作クロックとの論理積を前記ＳＲＡＭに出力するＡＮＤゲートであることを特徴とする請求項３に記載のマイクロコンピュータ。
【請求項５】
前記非同期リセット信号は、非同期リセットが生じたときにのみＬｏｗになる信号であり、
前記ＳＲＡＭ制御部は、ＡＮＤゲートとＯＲゲートを有し、
前記ＡＮＤゲートは、前記非同期リセット信号と、前記ＯＲゲートの出力との論理積を前記ＳＲＡＭに出力し、
前記ＯＲゲートは、前記クロック供給部からの動作クロックと、前記ＡＮＤゲートの出力との論理和を前記ＡＮＤゲートに出力することを特徴とする請求項３に記載のマイクロコンピュータ。
【請求項６】
前記ＳＲＡＭデータ保護部は、前記非同期リセット信号と、前記遅延部により遅延させられた非同期リセット信号とのいずれか一方を選択して前記ＣＰＵに出力するセレクタをさらに備え、
該セレクタは、非同期リセットが生じた際に前記ＣＰＵが前記ＳＲＡＭに対する書込み中または消去中であるときにのみ、前記遅延部により遅延させられた非同期リセット信号を選択することを特徴とする請求項３から５のいずれか１項に記載のマイクロコンピュータ。
【請求項７】
ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｅｓｓ  Ｍｅｍｏｒｙ）とＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を備えたマイクロコンピュータにおいて、
非同期リセット信号に同期して前記ＳＲＡＭの動作を停止させると共に、前記非同期リセット信号を、前記ＳＲＡＭの動作停止の後までに遅延させて前記ＣＰＵに出力することを特徴とするＳＲＡＭデータ保護方法。
【請求項８】
非同期リセットが生じた際に、前記ＣＰＵによる前記ＳＲＡＭへのアクセスに合わせて前記ＳＲＡＭに供給される動作クロックを、前記非同期信号に応じてオフすると共に、前記非同期信号を遅延させて前記ＣＰＵに出力することを特徴とする請求項７に記載のＳＲＡＭデータ保護方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｅｓｓ  Ｍｅｍｏｒｙ）を備えたマイクロコンピュータに関し、特に、このようなマイクロコンピュータの非同期リセット時におけるＳＲＡＭのデータ保護技術に関する。
【背景技術】
【０００２】
ＳＲＡＭは、供給される電圧が所定の電圧（以下ＲＡＭ保持電圧という）より低くなると記憶内容が失われる揮発性半導体メモリであるため、一般的に、テンポラリデータ記憶装置として使用される。
【０００３】
一方、ＳＲＡＭは、高い応答性及び安価という利点がある。また、電池により電源が供給されるリモートコントローラの場合、電池交換時や、電池の寿命による電圧低下の場合を除き、通常、ＲＡＭ保持電圧以上の電源電圧が供給されていると共に、様々な設定など記憶装置に保持したい内容が失われたとしてもユーザにより再設定が可能である。そのため、リモートコントローラを構成するマイクロコンピュータ（以下マイコンという）において、テンポラリデータの記憶にのみならず、上述した設定内容の記憶にもＳＲＡＭが使用されている。
【０００４】
このようなマイコンにおいて、通常、ＳＲＡＭを設定データ領域とテンポラリデータ領域に分けて使用する。設定データ領域は、上述した設定内容、すなわち一度設定したら、後の動作時に変更が不要であり、読出しのみが行われるデータの記憶に供され、テンポラリデータ領域は、マイコン動作時におけるテンポラリデータの記憶に供され、リード／ライトがなされる。
【０００５】
ＳＲＡＭがデータの保持を前提としない揮発性メモリであるため、ＳＲＡＭを設けたシステムにおいて、通常、非同期リセットの発生時に記憶データが破壊されることを想定して、非同期リセットが発生すると、ＳＲＡＭのアドレスなどが初期化される。しかし、リモートコントローラのマイコンにおいても同じようにすると、非同期リセットが発生する度に再設定が必要になり、ユーザにとって煩雑である。安全性を保ちながら、ユーザの利便性を図るために、リモートコントローラのマイコンにおけるＳＲＡＭの取扱いについて様々な工夫がなされている。
【０００６】
例えば、電源電圧がＲＡＭ保持電圧以上である限りＳＲＡＭに記憶されたデータが保持されることを利用して、ＣＰＵＣｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）のレジスタにＳＲＡＭのデータが破壊されているか否かを示すＲＡＭ保持フラグを設け、非同期リセット後にこのＲＡＭ保持フラグを参照してアドレスの初期化をするか否かを決定する手法がある。図６を参照して説明する。
【０００７】
図６は、リモートコントローラの電源ＯＮ後の電圧変化例を示す。期間毎にマイコンの動作を説明する。なお、以下の説明において、ＰＯＣ（Ｐｏｗｅｒ  Ｏｎ  Ｃｌｅａｒ）電圧は、マイコンが正常動作するための最低電圧であり、リモードコントローラに供給される電源電圧がＰＯＣ電圧より低くなるとシステムリセットが生じる。また、この場合のシステムリセットはＰＯＣという。なお、ＲＡＭ保持電圧は、マイコンにおけるＳＲＡＭが記憶内容を保持するための最低電圧である。
【０００８】
＜期間（１）＞
乾電池のセットにより電源電圧が上昇するがＰＯＣ（Ｐｏｗｅｒ  Ｏｎ  Ｃｌｅａｒ）より低いため、マイコンが動作しない。ＲＡＭ保持フラグも、初期状態の「０」のままである。
【０００９】
＜期間（２）＞
電源電圧がＰＯＣ以上になる。これにより、リセットが解除され、マイコンが動作する。ユーザにより設定がなされると、設定内容は設定データ領域に記憶され、ＲＡＭ保持フラグは、初期状態の「０」から「１」に書き換えられる。
【００１０】
この期間において、何らかの弾みで電源電圧が下降するが、ＰＯＣ電圧以上であるため、マイコンは通常動作を続け、ＲＡＭ保持フラグも「１」のままである。ＣＰＵは、ユーザからの操作指示（ボタンの押下など）に応じた処理を行う。処理に際しては、設定データ領域から設定データを読み出すと共に、テンポラリデータのリード／ライトにテンポラリデータ領域を使用する。
【００１１】
＜期間（３）＞
電源電圧がＰＯＣ電圧よりも低くなり、非同期リセットであるＰＯＣが発生する。しかし、最も低い電圧（Ａ点の電圧）でも、ＲＡＭ保持電圧より高いため、ＲＡＭ保持フラグは、「１」のままに維持される。
その後、電源電圧が上昇するが、ＰＯＣ電圧より低いため、マイコンは動作しない。
【００１２】
＜期間（４）＞
電源電圧がＰＯＣ電圧以上になるため、リセットが解除される。ＲＡＭ保持フラグが「１」であるため、ＣＰＵは、ＳＲＡＭのアドレスの初期化を行わない。従って、ユーザによる再設定の必要も無い。
【００１３】
その後、電源電圧が下がるものの、ＰＯＣ電圧以上であるため、非同期リセットが発生しない。ＲＡＭ保持フラグも「１」のままである。
【００１４】
＜期間（５）＞
電源電圧がさらに低下し、ＰＯＣ電圧よりも低くなった時点で、非同期リセットが発生する。また、電源電圧が下がり続け、Ｂ点においてＲＡＭ保持電圧よりも低くなる。この時点でＲＡＭ保持フラグは、「０」にセットされる。
その後、電源電圧が上昇するが、ＰＯＣ電圧より低いため、マイコンは動作しない。
【００１５】
＜期間（６）＞
電源電圧がＰＯＣ電圧以上になるため、リセットが解除される。しかし、ＲＡＭ保持フラグが「０」であるため、ＣＰＵは、ＳＲＡＭのアドレスの初期化を行う。従って、ユーザによる再設定が必要になる。
【００１６】
こうすることにより、電源電圧がＲＡＭ保持電圧より低くなっていなければ、非同期リセットが発生しても、ユーザによる再設定の必要を無くすことができる。
【００１７】
ところで、ＣＰＵがＳＲＡＭのテンポラリデータ領域に対して書込みまたは消去を行っている最中に非同期リセットが発生したとき、ＳＲＡＭのアドレス選択が不安定になる場合があり、他のアドレスの領域に対する誤書込みまたは誤消去が生じる可能性がある。これでは、設定データ領域の誤消去や誤書込みも生じうる。そのため、リモートコントローラ用のマイコンの仕様として、ＲＡＭ保持フラグが設けられていながらも、ＣＰＵによる書込または消去中に非同期リセットが生じた場合、ＳＲＡＭのデータ保持状態を「不定」とすることが多い。開発者は、ＣＰＵによるＳＲＡＭの書込みまたは消去の最中にシステムリセットが発生した場合における、ＳＲＡＭに記憶されたデータの取り扱いについて、安全性とユーザの利便性のジレンマに陥る。
【００１８】
他方、特許文献１には、フラッシュメモリの分野において、書込みおよび消去シーケンスの実行中にシステムリセットが発生した場合の誤消去及び誤書込みを回避する手法が開示されている。
【特許文献１】特開２００３−１３１９５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、応答性、コスト、回路規模などの視点から、データが保持されることを前提とするフラッシュメモリをリモートコントローラのマイコンに用いることは非現実である。保持したい設定データの記憶にＳＲＡＭを用いながらも、ユーザの利便性を高めると共に、安全性を確実に保てる技術が望まれている。
【課題を解決するための手段】
【００２０】
本発明の１つの態様は、マイクロコンピュータである。このマイクロコンピュータは、ＳＲＡＭと、ＣＰＵと、ＳＲＡＭデータ保護部を備える。
【００２１】
ＳＲＡＭデータ保護部は、非同期リセット信号に同期してＳＲＡＭの動作を停止させると共に、非同期リセット信号を、ＳＲＡＭの動作停止の後まで遅延させてＣＰＵに出力する。
【００２２】
なお、上記態様のマイクロコンピュータを装置やシステム、ＳＲＡＭに記憶されたデータの保護方法に置き換えて表現したものも、本発明の態様として有効である。
【発明の効果】
【００２３】
本発明の技術によれば、マイクロコンピュータにおいて、保持したい設定データなどの記憶にＳＲＡＭを用いながらも、ユーザの利便性を高めると共に、安全性を確実に保てる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の実施の形態を説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明を省略する。
また、以下の各実施の形態は、ＣＰＵがＳＲＡＭへの書込中及び／または消去中に非同期リセットが発生した場合におけるＳＲＡＭの誤書込み及び／または誤消去を回避可能なものであるが、説明上の便宜のため、ＣＰＵによるＳＲＡＭの「書込み」と「消去」を概して「書込み」と表記して説明する。そのため、以下の説明及び説明に用いた図面において、「書込み」は、「消去」も含む。
＜第１の実施の形態＞
【００２５】
図１は、本発明の第１の実施の形態にかかるマイコン１００を示す。マイコン１００は、電子機器例えばテレビ機のリモートコントローラに備えられ、ＳＲＡＭ１１０と、ＣＰＵ１２０と、リセット制御部１３０と、設定データ保護部１４０を有する。
【００２６】
マイコン１００において、ＳＲＡＭ１１０と、ＣＰＵ１２０と、リセット制御部１３０は、同用途のマイコンに設けられたものと同一であり、設定データ保護部１４０は、本発明の特徴部分である。
【００２７】
ＳＲＡＭ１１０は、設定データ領域１１２とテンポラリデータ領域１１４に分けられている。設定データ領域１１２は、ユーザにより設定され、設定後にはリモートコントローラの動作中に変更が不要な設定データを記憶しており、テンポラリデータ領域１１４は、リモートコントローラの動作中の一時記憶領域である。
【００２８】
ＣＰＵ１２０は、リモートコントローラのユーザ入力部（例えばボタンなど）を介してユーザが行った設定をＳＲＡＭ１１０の設定データ領域１１２に書き込み、その後、リモートコントローラのユーザ入力部からの入力などに応じた処理を行う。処理に際して、ＣＰＵ１２０は、ＳＲＡＭ１１０の設定データ領域１１２に対してはリードを行い、テンポラリデータ領域１１４に対してはリード／ライトを行う。
【００２９】
リセット制御部１３０は、マイコン１００の非同期リセットを制御するものであり、非同期リセットをする必要がある際に、リセット信号Ｓ１を出力する。本実施の形態において、リセット信号Ｓ１が通常Ｈｉｇｈであり、非同期リセットが生じたときにＬｏｗとなる。なお、非同期リセットをする必要がある場合としては、例えば、図示しないウォッチドッグタイマ（暴走検出タイマ）により暴走を検出したとき、ＰＯＣ（Ｐｏｗｅｒ  Ｏｎ  Ｃｌｅａｒ）が発生したとき、図示しないリセット端子からリセット入力がなされたときなどを挙げることができる。
【００３０】
設定データ保護部１４０は、非同期リセットが生じたときにＣＰＵ１２０による設定データ領域１１２への誤書込みを防ぎ、設定データを保護するものであり、ＡＮＤゲート１５０と、遅延部１６０と、クロック制御部１７０と、ＡＮＤゲート１８０を備える。
【００３１】
マイコン１００における各信号の変化例を示す図２を参照しながら、設定データ保護部１４０の動作を詳細に説明する。
【００３２】
遅延部１６０は、遅延素子１６２とＯＲゲート１６４を備える。遅延素子１６２は、リセット制御部１３０からのリセット信号Ｓ１を遅延させてＯＲゲート１６４に出力する。ＯＲゲート１６４は、遅延素子１６２の出力と、リセット制御部１３０からのリセット信号Ｓ１が入力され、それらの論理和となるＣＰＵリセット信号Ｓ２をＣＰＵ１２０に出力する。また、本実施の形態において、遅延素子１６２は、リセット信号Ｓ１を、次のサイクルの終了まで遅延させる。その結果、遅延部１６０は、リセット信号Ｓ１の立下りを、次のサイクルの終了まで遅延させると共に、その後、リセット信号Ｓ１の立上りに合わせてＣＰＵリセット信号Ｓ２を立ち上げる。
【００３３】
図２に示すように、タイミングｔ０において、非同期リセットの発生によりリセット信号Ｓ１が立ち下がるが、ＣＰＵリセット信号Ｓ２は、次のサイクルの終了タイミングｔ１で立ち下がる。
【００３４】
クロック制御部１７０は、ＣＰＵ１２０がＳＲＡＭ１１０への書込みに合わせてＳＲＡＭ１１０へのクロックとアドレスを供給する。以下、クロック制御部１７０がＳＲＡＭ１１０に供する信号をＳＲＡＭ書込信号Ｗという。
【００３５】
従来の同種類のマイコンにおいて、通常、クロック制御部は、非同期リセットが発生したときに動作を停止し、ＣＰＵとＳＲＡＭへのクロック供給を同時に停止する。そのため、ＣＰＵによるＳＲＡＭの書込み中に非同期リセットが発生すると、ＳＲＡＭのアドレス選択が不安定になり、設定データ領域の誤書込みが生じうる。
【００３６】
本実施の形態において、クロック制御部１７０は、リセット信号Ｓ１の代わりに遅延部１６０からのＣＰＵリセット信号Ｓ２が入力され、非同期リセットが発生してないときには、従来のクロック制御部と同様な動作をする。非同期リセットが発生した際に、リセット信号Ｓ１の立下りではなく、リセット信号Ｓ１の立下りを遅延させて得たＣＰＵリセット信号Ｓ２の立下りのタイミングでＳＲＡＭ書込信号Ｗの供給を停止する。図２に示すように、ＳＲＡＭ書込信号Ｗは、タイミングｔ１でＬｏｗになる。
【００３７】
ＡＮＤゲート１５０は、ＳＲＡＭ制御部として機能し、リセット信号Ｓ１とＳＲＡＭ書込信号Ｗが入力され、それらの論理積となるＳＲＡＭ書込＿リセット信号ＷＲをＳＲＡＭ１１０に出力する。これにより、図２に示すように、非同期リセットが発生していないときには、ＳＲＡＭ書込＿リセット信号ＷＲがＳＲＡＭ書込信号Ｗに同期してＨｉｇｈ／Ｌｏｗになり、非同期リセットが発生したときすなわちリセット信号Ｓ１が立ち下がるタイミングｔ０でＬｏｗになる。その後、次のサイクルの終了タイミングｔ１まで、ＳＲＡＭ書込信号ＷがＨｉｇｈになっても、ＳＲＡＭ書込＿リセット信号ＷＲがＬｏｗに維持され、ＳＲＡＭ１１０はクロック信号の供給が中止され、停止状態が維持される。
【００３８】
設定データ保護部１４０のこのような構成により、非同期リセットが生じ、リセット信号Ｓ１が立ち下がるときに（図２に示すタイミングｔ０）、ＳＲＡＭ１１０へのクロック供給が直ちに中止され、ＳＲＡＭ１１０は動作停止する一方、ＣＰＵ１２０とクロック制御部１７０は、次のサイクルの終了タイミングｔ１まで動作し続けることになる。そのため、ＣＰＵ１２０によるＳＲＡＭ１１０の書込み中に非同期リセットが生じても、ＳＲＡＭ１１０のアドレス選択が不安定になることに起因する設定データ領域１１２のデータの破壊を防ぐことができる。
＜第２の実施の形態＞
【００３９】
図３は、本発明の第２の実施の形態にかかるマイコン２００を示す。マイコン２００も、マイコン１００と同様にリモートコントローラに備えられたものである。マイコン２００における、図１に示すマイコン１００のものと同様の構成または機能を有する部分について、マイコン１００のものと同一の符号を付与すると共に、それらの詳細な説明を省略する。
【００４０】
図３に示すように、マイコン２００は、ＳＲＡＭ１１０と、ＣＰＵ１２０と、リセット制御部１３０と、設定データ保護部２４０を有する。マイコン２００において、設定データ保護部２４０がマイコン１００における設定データ保護部１４０と異なる点を除き、他の各機能ブロックはマイコン１００のものと同様である。また、設定データ保護部２４０においては、設定データ保護部１４０のＡＮＤゲート１５０の代わりにＡＮＤゲート２５２とＯＲゲート２５４を設けた点を除き、他の各部分は、設定データ保護部１４０と同様である。
【００４１】
ＡＮＤゲート２５２は、ＡＮＤゲート１８０からのＳＲＡＭ書込信号Ｗと、ＯＲゲート２５４の出力が入力され、それらの論理積をＳＲＡＭ書込＿リセット信号ＷＲとしてＳＲＡＭ１１０に出力する。ＯＲゲート２５４は、リセット制御部１３０からのリセット信号Ｓ１と、ＡＮＤゲート２５２の出力すなわちＳＲＡＭ書込＿リセット信号ＷＲが入力され、それらの論理和をＡＮＤゲート２５２に出力する。
【００４２】
図４は、本実施の形態のマイコン２００における各信号の変化例を示す。図２と比較すると分かるように、非同期リセットが発生していないときに、マイコン２００における各信号は、マイコン１００における各信号と同様である。非同期リセットが発生してリセット信号Ｓ１が立ち下がるときに、ＣＰＵリセット信号Ｓ２、ＳＲＡＭ書込信号Ｗは、マイコン１００における相対応する信号と同様であるが、ＳＲＡＭ書込＿リセット信号ＷＲは、マイコン１００の場合のＳＲＡＭ書込＿リセット信号ＷＲより立下りが遅れ、現在のサイクルの終了タイミングで立ち下がる。
【００４３】
マイコン２００の設定データ保護部２４０のこのような構成によって、ＳＲＡＭ書込＿リセット信号ＷＲは、現在のサイクルの終了タイミングで立ち下がり、その後、その後、次のサイクルの終了タイミングｔ１まで、ＳＲＡＭ書込信号ＷがＨｉｇｈになっても、ＳＲＡＭ書込＿リセット信号ＷＲがＬｏｗに維持され、ＳＲＡＭ１１０はクロック信号の供給が中止され、停止状態が維持される。そのため、マイコン１００における設定データ保護部１４０と同様の効果を得ることができる。
＜第３の実施の形態＞
【００４４】
図５は、本発明の第３の実施の形態にかかるマイコン３００を示す。マイコン３００も、マイコン１００と同様にリモートコントローラに備えられたものである。マイコン３００における、図１に示すマイコン１００のものと同様の構成または機能を有する部分について、マイコン１００のものと同一の符号を付与すると共に、それらの詳細な説明を省略する。
【００４５】
図５に示すように、マイコン３００は、ＳＲＡＭ１１０と、ＣＰＵ１２０と、リセット制御部１３０と、設定データ保護部３４０を有する。マイコン３００において、設定データ保護部３４０がマイコン１００における設定データ保護部１４０と異なる点を除き、他の各機能ブロックはマイコン１００のものと同様である。また、設定データ保護部３４０においては、リセット信号Ｓ１と、遅延部１６０からの信号とのいずれを選択してＣＰＵ１２０とクロック制御部１７０に出力する点を除き、設定データ保護部１４０と同様である。
【００４６】
セレクタ３５０は、ＳＲＡＭ書込信号Ｗと、リセット信号Ｓ１と、遅延部１６０により遅延させられた信号（図１におけるＣＰＵリセット信号Ｓ２と同じ）とが入力され、ＳＲＡＭ書込信号Ｗに基づいて、リセット信号Ｓ１と、遅延部１６０からの信号のいずれを選択してＣＰＵリセット信号Ｓ２としてＣＰＵ１２０とクロック制御部１７０に出力する。選択に際して具体的には、ＳＲＡＭ書込信号Ｗが、ＣＰＵ１２０がＳＲＡＭ１１０に対して書込みをしている最中であることを示すときに遅延部１６０からの信号を選択し、ＣＰＵ１２０がＳＲＡＭ１１０に対して書込みをしている最中ではないことを示すときにリセット信号Ｓ１を選択する。
【００４７】
すなわち、本実施の形態において、ＣＰＵ１２０がＳＲＡＭ１１０に対して書込みをしていないときに非同期リセットが生じた場合には、ＣＰＵ１２０とクロック制御部１７０に出力されるＣＰＵリセット信号Ｓ２は、遅延させられていないリセット信号Ｓ１である一方、ＣＰＵ１２０がＳＲＡＭ１１０に対して書込みをしている最中に非同期リセットが生じた場合には、ＣＰＵ１２０とクロック制御部１７０に出力されるＣＰＵリセット信号Ｓ２は、遅延部１６０により立下りが遅延させられたリセット信号Ｓ１である。そのため、図１に示すマイコン１００と同様な効果を得ることができると共に、ＣＰＵ１２０がＳＲＡＭ１１０に書込みをしていない場合にはリセットを迅速に行うことができる。
【００４８】
以上の説明から分かるように、本発明にかかる技術は、ＳＲＡＭを設定データ領域とテンポラリデータ領域に分けて使用するマイコンにおいて、非同期リセットが生じた際に、ＳＲＡＭへのクロック供給を中止してＳＲＡＭの動作を停止させた後に、ＣＰＵのリセットを行うことによって、ＣＰＵがＳＲＡＭへの書込み中に非同期リセットが発生した場合の誤書込みを防ぐことができる。そのため、電源電圧がＳＲＡＭ保持電圧にならない限り、ＳＲＡＭに記憶された設定データの再入力をしなくて済み、利便性を図りながら、確実に安全性を保つことができる。
【００４９】
ここで本発明の技術と特許文献１の技術を比較してみる。特許文献１の技術は、フラッシュメモリの誤書込みの回避に関する技術である。フラッシュメモリは、電源供給が途絶えても記憶データが保持される不揮発性メモリであることに対して、本発明の対象とするＳＲＡＭは、電源供給が途絶えると記憶データを失うＳＲＡＭである。そのため、ＳＲＡＭ内のデータ保護を検討する際に、フラッシュメモリの技術を参照することは考えにくい。本願発明者も、本発明が成された後に技術分野を広げて調査を行ったときに初めて特許文献１に気付いた。すなわち、本発明の技術の分野の当業者は、ＳＲＡＭのデータ保護に関する技術開発を行うに当たり、フラッシュメモリの分野の技術を参照することは考えられないから、特許文献１に開示された技術が、本発明の技術と相似しているとしても、本発明の特許性を否定することができない。
【００５０】
また、フラッシュメモリは、ＣＰＵの動作より遅く、ＣＰＵの書込みに応答して該書込みを完成させるまである程度の時間（通常、１００カウント程度）が必要である。そのため、特許文献１に開示された技術のように、システムリセット信号（上述した実施形態におけるリセット信号Ｓ１に相当する）を遅延させてフラッシュメモリに出力して、現在の書込みを完成させるようにすることにより、フラッシュメモリの誤書き込みを回避することが可能である。一方、本発明の対象とするＳＲＡＭは、フラッシュメモリと異なり、高い応答性を有し、ＣＰＵの動作とほぼ同じ速度で書込みが完了できる。そのため、特許文献１の技術を適用し、リセット信号Ｓ１を遅延させてＳＲＡＭに出力するようにしても、ＳＲＡＭの誤書込みを防ぐことが困難である。
【００５１】
以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減を加えてもよい。これらの変更、増減が加えられた変形例も本発明の範囲にあることは当業者に理解されるところである。
【００５２】
例えば、上述した実施形態は、リモートコントローラに備えられたマイコンを例にしている。電子レンジ（ＭＩＣＲＯＷＡＶＥ  ＯＶＥＮ）などの家庭用電子機器の場合、電源コンセントに常時接続されている場合が多く、またタイマーの設定など保持したい設定内容が失われたとしてもユーザにより再設定が可能である。そのため、これらの家庭用電子機器に設けられた制御用のマイコンにおいて、テンポラリデータの記憶のみならず、保持したい設定内容の記憶にもＳＲＡＭが用いられることが考えられる。このようなマイコンにも本発明の技術を適用することができ、また、適用することにより、本発明の効果を得ることができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施の形態にかかるマイコンを示す図である。
【図２】図１に示すマイコンの設定データ保護部における各信号の変化例を示す図である。
【図３】本発明の第２の実施の形態にかかるマイコンを示す図である。
【図４】図３に示すマイコンの設定データ保護部における各信号の変化例を示す図である。
【図５】本発明の第３の実施の形態にかかるマイコンを示す図である。
【図６】リモートコントローラの電源ＯＮ後の電圧変化例を示す図である。
【符号の説明】
【００５４】
１００  マイコン  １１０  ＳＲＡＭ
１１２  設定データ領域  １１４  テンポラリデータ領域
１２０  ＣＰＵ  １３０  リセット制御部
１４０  設定データ保護部  １５０  ＡＮＤゲート
１６０  遅延部  １６２  遅延素子
１６４  ＯＲゲート  １７０  クロック制御部
１８０  ＡＮＤゲート  ２００  マイコン
２４０  設定データ保護部  ２５２  ＡＮＤゲート
２５４  ＯＲゲート  ３００  マイコン
３４０  設定データ保護部  ３５０  セレクタ
Ｓ１  リセット信号  Ｓ２  ＣＰＵリセット信号
Ｗ  ＳＲＡＭ書込信号  ＷＲ  ＳＲＡＭ書込＿リセット信号
【図１】
2010079600.tif 000003
【図２】
2010079600.tif 000004
【図３】
2010079600.tif 000005
【図４】
2010079600.tif 000006
【図５】
2010079600.tif 000007
【図６】
2010079600.tif 000008