(57)【要約】      （修正有）【課題】通常時の速度低下や消費電力の増大を招くことなく、電源遮断後もデータを不揮発的に保持することが可能であり、かつ、どのような電源電圧を必要とするデバイスにも好適に組み込むことが可能なデータ保持装置を提供する。【解決手段】データ保持装置において、ループ状に接続された論理ゲートを用いてデータを保持するループ構造部ＬＯＯＰと、強誘電体素子のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータを不揮発的に記憶する不揮発性記憶部ＮＶＭは、互いに異なる電源電圧ＶＤＤ１、ＶＤＤ２の供給を別個に受けて駆動されるものであり、両者を電気的に分離する回路分離部ＳＥＰは、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとの間でやり取りされるデータの電圧レベルを変換するレベルシフタ（ＩＮＶ６、ＩＮＶ７）を有して成る。【選択図】図１
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【特許請求の範囲】
【請求項１】
ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部と、を有して成るデータ保持装置であって、
前記ループ構造部と前記不揮発性記憶部は、互いに異なる第１、第２電源電圧の供給を別個に受けて駆動されるものであり、
前記回路分離部は、前記ループ構造部と前記不揮発性記憶部の間でやり取りされるデータの電圧レベルを変換するレベルシフタを有して成ることを特徴とするデータ保持装置。
【請求項２】
前記不揮発性記憶部に供給される第２電源電圧は、前記ループ構造部に供給される第１電源電圧よりも高いことを特徴とする請求項１に記載のデータ保持装置。
【請求項３】
前記不揮発性記憶部に供給される第２電源電圧は、前記ループ構造部に供給される第１電源電圧よりも低いことを特徴とする請求項１に記載のデータ保持装置。
【請求項４】
前記回路分離部は、前記データ保持装置の通常動作中には、前記強誘電体素子に対する印加電圧を一定に保ちつつ、前記ループ構造部を電気的に動作させることを特徴とする請求項２または請求項３に記載のデータ保持装置。
【請求項５】
前記回路分離部は、前記データ保持装置の通常動作中には、前記強誘電体素子が有する電圧印加用電極の少なくとも一をフローティング状態に保ちつつ、前記ループ構造部を電気的に動作させることを特徴とする請求項２または請求項３に記載のデータ保持装置。
【請求項６】
前記強誘電体素子からデータを読み出す際、非反転状態の強誘電体素子と、反転状態の強誘電体素子との容量結合を用いることを特徴とする請求項４または請求項５に記載のデータ保持装置。
【請求項７】
前記強誘電体素子からデータを読み出す際、前記強誘電体素子と、その他の容量素子との容量結合を用いることを特徴とする請求項４または請求項５に記載のデータ保持装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ保持装置に関するものであり、特に、その不揮発化技術に関するものである。
【背景技術】
【０００２】
ラッチ回路などの順序回路に用いられるデータ保持装置として、例えば、２つのインバータ回路を直列にループ状に接続した回路が知られている。しかし、このようなデータ保持装置は、通常、データを揮発的にしか保持できないため、電源が遮断されるとデータが失われてしまう。つまり、電源を再投入しても、電源遮断前のデータを復元することができない。
【０００３】
従って、このようなデータ保持装置を有するラッチ回路を利用したシーケンス処理を何らかの理由により中断する場合、データを保持しておくためには電源をオンとしたままにしなければならないので、その分電力を消費する。また、停電事故等によりシーケンス処理が中断された場合、最初から処理をやり直さなければならず、時間的ロスが大きい。
【０００４】
このような問題を解決するために、本願出願人による特許文献１では、強誘電体キャパシタを用いて、データを不揮発的に保持するデータ保持装置が開示・提案されている。
【０００５】
図２７は、データ保持装置の一従来例を示す回路図である。
【０００６】
本図のデータ保持装置は、インバータＩＮＶｘ、ＩＮＶｙから成るループ構造部（図中の破線で囲まれた部分）を有する記憶素子内の信号線（保持データが電圧信号として現れる図中の太線部分）上に強誘電体素子ＣＬを接続して成る。
【０００７】
電源遮断時は、上記信号線上の電圧値を用いて、強誘電体素子ＣＬの残留分極状態を設定することにより、強誘電体素子ＣＬにデータの書き込みを行う。このような書き込み動作によって、電源遮断後もデータを不揮発的に保持することが可能となる。
【０００８】
一方、強誘電体素子ＣＬに書き込まれたデータを読み出す際には、電源投入後にノードＮをフローティングにした状態で、プレートラインＰＬから強誘電体素子ＣＬの一端に電圧パルスを印加し、強誘電体素子ＣＬの残留分極状態に応じた電圧信号をノードＮに発生させる。ノードＮに発生した電圧信号は、インバータＩＮＶｘの閾値によって、データの判定（０／１判定）が行われる。
【特許文献１】特許第３７３７４７２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
確かに、上記従来のデータ保持装置であれば、電源が遮断されてもデータを保持することができるので、好都合である。
【００１０】
しかしながら、上記従来のデータ保持装置では、通常動作時、記憶素子内の強誘電体素子ＣＬが信号線上に存在する巨大な負荷容量となるため、記憶素子の速度低下や消費電力増大を招くおそれがあった。
【００１１】
また、上記従来のデータ保持装置では、データ読み出しの際、強誘電体素子ＣＬの残留分極状態に応じた電荷が電源ラインや接地ラインに逃げないように、ノードＮをフローティングにする必要（パススイッチＳＷｘ、ＳＷｙを両オフとする必要）があった。そのたため、上記従来のデータ保持装置では、パススイッチＳＷｘ、ＳＷｙの駆動クロック信号として、４種類のクロック信号（ＣＫＡ、／ＣＫＡ、ＣＫＢ、／ＣＫＢ）が必要となり、消費電力の増大を招くおそれがあった。
【００１２】
また、上記従来のデータ保持装置では、図２７及び図２８に示すように、強誘電体素子ＣＬとインバータＩＮＶｘを構成するトランジスタのゲート容量との容量結合を用いて、強誘電体素子ＣＬの残留分極状態に応じた電圧信号Ｖｏｕｔが読み出されていた。しかしながら、強誘電体素子ＣＬの容量（図２８中の右上がりの実線）が大容量（数百［Ｆ］）であるのに比べて、インバータＩＮＶｘを構成するトランジスタのゲート容量（図２８中の右下がりの実線）は小容量（数［Ｆ］）であるため、ノードＮに現れる電圧信号Ｖｏｕｔは、１０〜１００［ｍＶ］程度と小さく、これに合わせてインバータＩＮＶｘの閾値を設定し、読み出しデータの０／１判定を行うのは素子バラツキの観点から困難であった。
【００１３】
また、従来のＣＭＯＳ回路の場合、０．６［Ｖ］まで電源電圧が低くなると、回路ブロックの電源オン／オフに伴って発生する電源電圧の揺れにより、データ保持装置内部のデータが変わってしまうという問題、すなわち、電源電圧の揺れに対するマージンがなくなるという問題が顕著であった。
【００１４】
また、強誘電体素子を組み込んだ不揮発性のデータ保持装置であれば、データ保持動作自体には電源電圧が不要であるため、電源電圧の揺れに伴うデータ化けの問題は解消できるが、強誘電体素子の特性上、０．６［Ｖ］の電源電圧を用いて強誘電体素子を駆動し、強誘電体素子にデータの書き込みを行うことは困難であった。すなわち、ＣＭＯＳ回路が０．６［Ｖ］の電源電圧で駆動される場合に、同じ電源電圧を用いて強誘電体素子を駆動することは困難であった。
【００１５】
逆に、ＣＭＯＳ回路が３．３［Ｖ］の電源電圧で駆動される場合に、同じ電源電圧を用いて強誘電体素子を駆動すると、不必要に大きな電力が消費される結果となっていた。
【００１６】
本発明は、上記の問題点に鑑み、通常動作時の速度低下や消費電力の増大を招くことなく、電源遮断後もデータを不揮発的に保持することが可能であり、かつ、どのような電源電圧を必要とするデバイスにも好適に組み込むことが可能なデータ保持装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明に係るデータ保持装置は、ループ状に接続された複数の論理ゲートを用いてデータを保持するループ構造部と、強誘電体素子のヒステリシス特性を用いて前記ループ構造部に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記ループ構造部と前記不揮発性記憶部とを電気的に分離する回路分離部と、を有して成るデータ保持装置であって、前記ループ構造部と前記不揮発性記憶部は、互いに異なる第１、第２電源電圧の供給を別個に受けて駆動されるものであり、前記回路分離部は、前記ループ構造部と前記不揮発性記憶部の間でやり取りされるデータの電圧レベルを変換するレベルシフタを有して成る構成（第１の構成）とされている。
【００１８】
また、上記第１の構成から成るデータ保持装置において、前記不揮発性記憶部に供給される第２電源電圧は、前記ループ構造部に供給される第１電源電圧よりも高い構成（第２の構成）とされている。
【００１９】
また、上記第１の構成から成るデータ保持装置において、前記不揮発性記憶部に供給される第２電源電圧は、前記ループ構造部に供給される第１電源電圧よりも低い構成（第３の構成）とされている。
【００２０】
また、上記第２または第３の構成から成るデータ保持装置において、前記回路分離部は前記データ保持装置の通常動作中には、前記強誘電体素子に対する印加電圧を一定に保ちつつ、前記ループ構造部を電気的に動作させる構成（第４の構成）にするとよい。
【００２１】
また、上記第２または第３の構成から成るデータ保持装置において、前記回路分離部は前記データ保持装置の通常動作中には、前記強誘電体素子が有する電圧印加用電極の少なくとも一をフローティング状態に保ちつつ、前記ループ構造部を電気的に動作させる構成（第５の構成）にしてもよい。
【００２２】
また、上記第４または第５の構成から成るデータ保持装置は、前記強誘電体素子からデータを読み出す際、非反転状態の強誘電体素子と、反転状態の強誘電体素子との容量結合を用いる構成（第６の構成）にするとよい。
【００２３】
或いは、上記第４または第５の構成から成るデータ保持装置は、前記強誘電体素子からデータを読み出す際、前記強誘電体素子と、その他の容量素子との容量結合を用いる構成（第７の構成）にしてもよい。
【発明の効果】
【００２４】
本発明に係るデータ保持装置であれば、通常動作時の速度低下や消費電力の増大を招くことなく、電源遮断後もデータを不揮発的に保持することが可能であり、かつ、どのような電源電圧を必要とするデバイスにも好適に組み込むことが可能となる。
【発明を実施するための最良の形態】
【００２５】
図１は、本発明に係るデータ保持装置の一実施形態を示す回路図である。
【００２６】
本図に示す通り、本実施形態のデータ保持装置は、インバータＩＮＶ１〜ＩＮＶ７と、パススイッチＳＷ１〜ＳＷ４と、マルチプレクサＭＵＸ１、ＭＵＸ２と、Ｎチャネル型電界効果トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂと、強誘電体素子（強誘電体キャパシタ）ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂと、を有して成るラッチ回路である。
【００２７】
インバータＩＮＶ１の入力端は、データ信号（Ｄ）の印加端に接続されている。インバータＩＮＶ１の出力端は、インバータＩＮＶ２の入力端に接続されている。インバータＩＮＶ２の出力端は、パススイッチＳＷ１を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。マルチプレクサＭＵＸ１の出力端は、インバータＩＮＶ３の入力端に接続されている。インバータＩＮＶ３の出力端は、インバータＩＮＶ５の入力端に接続されている。インバータＩＮＶ５の出力端は、出力信号（Ｑ）の引出端に接続されている。マルチプレクサＭＵＸ２の第１入力端（１）は、インバータＩＮＶ３の出力端に接続されている。マルチプレクサＭＵＸ２の出力端は、インバータＩＮＶ４の入力端に接続されている。インバータＩＮＶ４の出力端は、パススイッチＳＷ２を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。
【００２８】
このように、本実施形態のデータ保持装置は、ループ状に接続された２つの論理ゲート（図１ではインバータＩＮＶ３、ＩＮＶ４）を用いて、入力されたデータ信号Ｄを保持するループ構造部ＬＯＯＰを有して成る。
【００２９】
なお、ループ構造部ＬＯＯＰは、第１電源電圧ＶＤＤ１（例えば０．６［Ｖ］）の供給を受けて駆動されるものである。
【００３０】
インバータＩＮＶ６の入力端は、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。インバータＩＮＶ６の出力端は、パススイッチＳＷ３を介して、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。インバータＩＮＶ７の入力端は、マルチプレクサＭＵＸ２の第１入力端（１）に接続されている。インバータＩＮＶ７の出力端は、パススイッチＳＷ４を介して、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。
【００３１】
強誘電体素子ＣＬ１ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ１ａの負極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ａの両端間には、トランジスタＱ１ａが接続されている。トランジスタＱ１ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００３２】
強誘電体素子ＣＬ１ｂの正極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ１ｂの両端間には、トランジスタＱ１ｂが接続されている。トランジスタＱ１ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００３３】
強誘電体素子ＣＬ２ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ２ａの負極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ａの両端間には、トランジスタＱ２ａが接続されている。トランジスタＱ２ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００３４】
強誘電体素子ＣＬ２ｂの正極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ２ｂの両端間には、トランジスタＱ２ｂが接続されている。トランジスタＱ２ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００３５】
このように、本実施形態のデータ保持装置は、強誘電体素子（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ）のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータＤを不揮発的に記憶する不揮発性記憶部ＮＶＭを有して成る。
【００３６】
なお、不揮発性記憶部ＮＶＭは、第１電源電圧ＶＤＤ１よりも高い第２電源電圧ＶＤＤ２（例えば１．２［Ｖ］）の供給を受けて駆動されるものである。
【００３７】
また、上記した構成要素のうち、パススイッチＳＷ１は、クロック信号ＣＬＫに応じてオン／オフされ、パススイッチＳＷ２は、反転クロック信号ＣＬＫＢ（クロック信号ＣＬＫの論理反転信号）に応じてオン／オフされる。すなわち、パススイッチＳＷ１とパススイッチＳＷ２は、互いに排他的（相補的）にオン／オフされる。
【００３８】
一方、パススイッチＳＷ３、ＳＷ４は、いずれも制御信号Ｅ１に応じてオン／オフされる。また、マルチプレクサＭＵＸ１、ＭＵＸ２は、いずれも制御信号Ｅ２に応じてその信号経路が切り換えられる。すなわち、本実施形態のデータ保持装置において、マルチプレクサＭＵＸ１、ＭＵＸ２と、インバータＩＮＶ６、ＩＮＶ７と、パススイッチＳＷ３、ＳＷ４は、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰとして機能する。
【００３９】
なお、回路分離部ＳＥＰを形成する回路要素のうち、ループ構造部ＬＯＯＰに含まれるマルチプレクサＭＵＸ１、ＭＵＸ２は、第１電源電圧ＶＤＤ１の供給を受けて駆動されるものであり、不揮発性記憶部ＮＶＭに含まれるパススイッチＳＷ３、ＳＷ４は、第２電源電圧ＶＤＤ２の供給を受けて駆動されるものである。
【００４０】
また、インバータＩＮＶ６、ＩＮＶ７は、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の双方の供給を受けて駆動されるものであり、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭの間でやり取りされるデータＤの電圧レベルを変換するレベルシフタとしての機能
を備えている。
【００４１】
図２は、レベルシフト機能を備えたインバータＩＮＶ６（インバータＩＮＶ７についても同様）の一構成例を示す回路図である。
【００４２】
図２に示すように、インバータＩＮＶ６（ＩＮＶ７）は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１〜Ｐ３と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ３と、を有して成る。トランジスタＮ１のゲートは、入力端ＩＮに接続されている。トランジスタＮ１のソースは、接地端に接続されている。トランジスタＮ１のドレインは、トランジスタＰ１のドレインに接続される一方、出力端ＯＵＴにも接続されている。トランジスタＰ１、Ｐ２のソースは、いずれも第２電源電圧ＶＤＤ２の印加端に接続されている。トランジスタＰ１のゲートは、トランジスタＰ２のドレインに接続されている。トランジスタＰ２のゲートは、トランジスタＰ１のドレインに接続されている。トランジスタＰ２のドレインは、トランジスタＮ２のドレインに接続されている。トランジスタＮ２のソースは、接地端に接続されている。トランジスタＰ３、Ｎ３のゲートは、いずれも入力端ＩＮに接続されている。トランジスタＰ３のソースは、第１電源電圧ＶＤＤ１の印加端に接続されている。トランジスタＰ３のドレインは、トランジスタＮ３のドレインに接続される一方で、トランジスタＮ２のゲートにも接続されている。トランジスタＮ３のソースは、接地端に接続されている。
【００４３】
上記構成から成るインバータＩＮＶ６（ＩＮＶ７）において、入力端ＩＮにハイレベル（第１電源電圧ＶＤＤ１）の論理信号が入力された場合には、トランジスタＮ１、Ｐ２がオンとなり、トランジスタＮ２、Ｐ１がオフとなるので、出力端ＯＵＴからはローレベル（接地電圧ＧＮＤ）の論理信号が出力される。逆に、入力端ＩＮにローレベル（接地電圧ＧＮＤ）の論理信号が入力された場合には、トランジスタＮ１、Ｐ２がオフとなり、トランジスタＮ２、Ｐ１がオンとなるので、出力端ＯＵＴからはハイレベル（第２電源電圧ＶＤＤ２）の論理信号が出力される。すなわち、インバータＩＮＶ６（ＩＮＶ７）は、入力端ＩＮに入力された論理信号の論理を反転した上で、さらに、そのハイレベル電位を第１電源電圧ＶＤＤ１から第２電源電圧ＶＤＤ２まで引き上げて出力する。
【００４４】
次に、上記構成から成るデータ保持装置の動作について、詳細な説明を行う。なお、以下の説明では、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの接続ノードに現れる電圧をＶ１、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの接続ノードに現れる電圧をＶ２、インバータＩＮＶ４の入力端に現れる電圧をＶ３、インバータＩＮＶ４の出力端に現れる電圧をＶ４、インバータＩＮＶ３の入力端に現れる電圧をＶ５、インバータＩＮＶ３の出力端に現れる電圧をＶ６というように、各部のノード電圧に符号を付すことにする。
【００４５】
図３は、本発明に係るデータ保持装置の一動作例を説明するためのタイミングチャートであり、上から順番に、電源電圧（ＶＤＤ１、ＶＤＤ２）、クロック信号ＣＬＫ、データ信号Ｄ、制御信号Ｅ１、制御信号Ｅ２、Ｆリセット信号ＦＲＳＴ、第１プレートラインＰＬ１の印加電圧、第２プレートラインＰＬ２の印加電圧、ノード電圧Ｖ１、ノード電圧Ｖ２、及び出力信号Ｑの電圧波形を示している。
【００４６】
まず、データ保持装置の通常動作について説明する。
【００４７】
時点Ｗ１までは、Ｆリセット信号ＦＲＳＴが「１（ハイレベル：ＶＤＤ２）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されているので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっている。なお、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【００４８】
また、時点Ｗ１までは、制御信号Ｅ１が「０（ＧＮＤ）」とされており、パススイッチＳＷ３とパススイッチＳＷ４がオフされているので、データ書き込み用ドライバ（図１の例ではインバータＩＮＶ６、ＩＮＶ７）はいずれも無効とされている。
【００４９】
また、時点Ｗ１までは、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。
【００５０】
従って、クロック信号ＣＬＫのハイレベル期間には、パススイッチＳＷ１がオンされ、パススイッチＳＷ２がオフされるので、データ信号Ｄが出力信号Ｑとしてそのまま通過される形となる。一方、クロック信号ＣＬＫのローレベル期間には、パススイッチＳＷ１がオフされ、パススイッチＳＷ２がオンされるので、クロック信号ＣＬＫの立下がりエッジで、データ信号Ｄがラッチされる形となる。
【００５１】
なお、図４は、上記した通常動作時の信号経路（図中では太線として描写）を示す回路図である。
【００５２】
次に、強誘電体素子へのデータ書き込み動作について説明する。
【００５３】
時点Ｗ１〜Ｗ３では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされて、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされる。従って、第１パススイッチＳＷ１がオフされ、第２パススイッチがオンされる。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。
【００５４】
また、時点Ｗ１〜Ｗ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる。
【００５５】
また、時点Ｗ１〜Ｗ３では、制御信号Ｅ１が「１（ＶＤＤ２）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオンされる。従って、データ書き込み用ドライバ（図１の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも有効とされる。
【００５６】
なお、時点Ｗ１〜Ｗ３では、それまでと同様、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。
【００５７】
また、時点Ｗ１〜Ｗ２では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされ、時点Ｗ２〜Ｗ３では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ２）」とされる。すなわち、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。
【００５８】
図３の例に即して具体的に述べると、時点Ｗ１では、出力信号Ｑが「１（ＶＤＤ１）」であるため、ノード電圧Ｖ１が「０（ＧＮＤ）」となり、ノード電圧Ｖ２が「１（ＶＤＤ２）」となる。従って、時点Ｗ１〜Ｗ２において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされている間、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ２ａの両端間には負極性の電圧が印加される状態となり、強誘電体素子ＣＬ２ｂの両端間には正極性の電圧が印加される状態となる。一方、時点Ｗ２〜Ｗ３において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ２）」とされている間、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ１ａの両端間には正極性の電圧が印加される状態となり、強誘電体素子ＣＬ１ｂの両端間には負極性の電圧が印加される状態となる。
【００５９】
このように、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。なお、強誘電体素子ＣＬ１ａとＣＬ１ｂとの間、及び、強誘電体素子ＣＬ２ａとＣＬ２ｂとの間では、互いの残留分極状態が逆になる。また、強誘電体素子ＣＬ１ａとＣＬ２ａとの間、及び、強誘電体素子ＣＬ１ｂとＣＬ２ｂとの間でも、互いの残留分極状態が逆になる。
【００６０】
時点Ｗ３では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ２）」とされることによって、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ＧＮＤ）」とされる。
【００６１】
また、時点Ｗ３では、制御信号Ｅ１が再び「０（ＧＮＤ）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオフされるので、データ書き込み用ドライバ（図１の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも無効とされる。なお、制御信号Ｅ２については不問であるが、図３の例では「０（ＧＮＤ）」とされている。
【００６２】
そして、時点Ｗ４では、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１の供給と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２の供給がいずれも遮断される。このとき、Ｆリセット信号ＦＲＳＴは、時点Ｗ３から「１（ＶＤＤ２）」に維持されており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【００６３】
なお、図５は、上記したデータ書き込み動作時（特に時点Ｗ１〜Ｗ３）の信号経路（図中では太線として描写）を示す回路図である。
【００６４】
次に、強誘電体素子からのデータ読み出し動作について説明する。
【００６５】
時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチがオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。
【００６６】
時点Ｒ１では、最先にＦリセット信号ＦＲＳＴが「１（ＶＤＤ１）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【００６７】
なお、時点Ｒ１において、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【００６８】
時点Ｒ２では、制御信号Ｅ１、Ｅ２がいずれも「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされており、かつ、ループ構造部ＬＯＯＰで通常ループが無効とされている状態）で、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２が投入される。このとき、図６中の太線で描写された信号ラインは、フローティングとなっている。
【００６９】
続く時点Ｒ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる一方、第２プレートラインＰＬ２が「０（ＧＮＤ）」に維持されたまま、第１プレートラインＰＬ１が「１（ＶＤＤ２）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１及びノード電圧Ｖ２として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。
【００７０】
図３の例に即して具体的に説明すると、ノード電圧Ｖ１としては、比較的低い電圧信号（以下、その論理をＷＬ［Weak Low］と呼ぶ）が現れ、ノード電圧Ｖ２としては、比較的高い電圧信号（以下、その論理をＷＨ［Weak Hi］と呼ぶ）が現れる。すなわち、ノード電圧Ｖ１とノード電圧Ｖ２との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。
【００７１】
このとき、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１〜Ｖ６が未だに不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ１）」となっていない状態）である。
【００７２】
続く時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ１）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ１）」に確定される。
【００７３】
このように、時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１とノード電圧Ｖ２との電位差）がループ構造部ＬＯＯＰで増幅される形となり、出力信号Ｑとして電源遮断前の保持データ（図２の例では「１（ＶＤＤ１）」）が復帰される。
【００７４】
その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ２）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも、「０（ＧＮＤ）」とされる。従って、データ保持装置は、時点Ｗ１以前と同様の状態、すなわち、通常の動作状態に復帰される。
【００７５】
なお、図６は、上記したデータ読み出し動作時（特に時点Ｒ３〜Ｒ４）の信号経路（図中では太線として描写）を示す回路図である。
【００７６】
上記で説明したように、本実施形態のデータ保持装置は、ループ状に接続された論理ゲート（図１ではインバータＩＮＶ３、ＩＮＶ４）を用いてデータを保持するループ構造部ＬＯＯＰと、強誘電体素子のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータを不揮発的に記憶する不揮発性記憶部ＮＶＭ（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ、Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ）と、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰ（ＭＵＸ１、ＭＵＸ２、ＩＮＶ６、ＩＮＶ７、ＳＷ３、ＳＷ４）と、を有して成り、回路分離部ＳＥＰは、データ保持装置の通常動作中には、強誘電体素子に対する印加電圧を一定に保ちつつ、ループ構造部ＬＯＯＰを電気的に動作させる構成とされている。
【００７７】
このように、ループ構造部ＬＯＯＰの信号線から強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂを直接駆動するのではなく、ループ構造部ＬＯＯＰの信号線と強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂとの間に、バッファとしても機能するデータ書き込み用ドライバ（図１ではインバータＩＮＶ６、ＩＮＶ７）を設けることにより、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂがループ構造部ＬＯＯＰ内の負荷容量とならないようにすることが可能となる。
【００７８】
また、データ書き込み用ドライバ（インバータＩＮＶ６、ＩＮＶ７）の出力端にパススイッチＳＷ３、ＳＷ４を接続し、制御信号Ｅ１に応じて、データの書き込み時にのみ、パススイッチＳＷ３、ＳＷ４をオンさせる構成であれば、通常動作時には、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂが駆動されないようにすることが可能となる。
【００７９】
また、データ読み出しの際には、制御信号Ｅ２に応じて、マルチプレクサＭＵＸ１、ＭＵＸ２の入出力経路を切り換えることにより、ループ構造部ＬＯＯＰ内の論理ゲート（図１ではインバータＩＮＶ３、ＩＮＶ４）と強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂとの導通／遮断を制御することができる。従って、特定ノードをフローティングとするために、負荷の大きいクロック線を増設する必要がないため、消費電力の増大を回避することが可能となる。
【００８０】
なお、本実施形態のデータ保持装置では、制御信号Ｅ１、Ｅ２が新たに必要となるが、これらの信号は、常時駆動されるクロック信号と異なり、通常時には一切駆動されないので、データ保持装置の消費電力には、ほとんど影響を与えることがない。
【００８１】
また、本実施形態のデータ保持装置では、データ書き込み用ドライバ（インバータＩＮＶ６、ＩＮＶ７）や、マルチプレクサＭＵＸ１、ＭＵＸ２が新たに必要となるが、ＣＰＵ［Central Processing Unit］などの演算回路内におけるデータ保持装置の占有面積は、数％に過ぎないことが多く、演算回路全体に与える面積増加の影響は殆どないと言える。
【００８２】
このように、本実施形態のデータ保持装置であれば、通常動作中には強誘電体素子が無駄に駆動されることがないので、揮発性のデータ保持装置と同レベルの高速化、並びに、低消費電力化を図ることが可能となる。
【００８３】
すなわち、揮発性のデータ保持装置と同等の取り扱いを行うことができるので、タイミング設計や消費電力設計などの再設計を行わずに、既存回路の記憶素子部分を本発明のデータ保持装置に置き換えることが可能となる。従って、既存回路を容易に不揮発化することができるので、例えば、待機時にデータを消さずに電源を遮断したり、電源投入後、即時に動作再開が可能なＣＰＵ等を実現することが可能となる。
【００８４】
また、本実施形態のデータ保持装置において、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭは、互いに異なる第１、第２電源電圧ＶＤＤ１、ＶＤＤ２の供給を別個に受けて駆動されるものであり、回路分離部ＳＥＰは、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭの間でやり取りされるデータＤの電圧レベルを変換するレベルシフタ（図１の例では、レベルシフト機能を備えたインバータＩＮＶ６、ＩＮＶ７）を有して成る。
【００８５】
このような構成とすることにより、第１電源電圧ＶＤＤ１を用いてループ構造部ＬＯＯＰを低電圧駆動するとともに、第１電源電圧ＶＤＤ１よりも高い第２電源電圧ＶＤＤ２を用いて不揮発性記憶部ＮＶＭ（より具体的には、これに含まれる強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ）を適切に駆動することができるので、低電圧駆動デバイス（超低電圧プロセッサなど）にも好適に組み込むことが可能なデータ保持装置を提供することが可能となる。
【００８６】
なお、上記の実施形態では、インバータＩＮＶ６とパススイッチＳＷ３、及び、インバータＩＮＶ７とパススイッチＳＷ４をそれぞれ組み合わせた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、図７に示すように、制御信号Ｅ１に応じてその出力状態をハイインピーダンスとすることが可能な３ステートのインバータＩＮＶ６’、ＩＮＶ７’を用いることで、パススイッチＳＷ３、ＳＷ４を省略しても構わない。この場合、インバータＩＮＶ６’（インバータＩＮＶ７’についても同様）の構成は、図８に示す通りとなる。
【００８７】
図８は、レベルシフト機能を備えた３ステートのインバータＩＮＶ６’（インバータＩＮＶ７’についても同様）の一構成例を示す回路図である。
【００８８】
図８に示すように、レベルシフト機能を備えた３ステートのインバータＩＮＶ６’（ＩＮＶ７’）は、先出のインバータＩＮＶ６（ＩＮＶ７）に若干の変更を加えることにより容易に実現することが可能である。より具体的に述べると、３ステートのインバータＩＮＶ６’（ＩＮＶ７’）は、図２の構成に加えて、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ４及びＰ５と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ４及びＮ５と、を有して成る出力段を別途設けるとともに、トランジスタＰ１のドレインから出力信号を引き出す構成に代えて、上記の出力段から出力信号を引き出す構成とすればよい。
【００８９】
上記の出力段を形成するトランジスタＰ４のソースは、第２電源電圧ＶＤＤ２の印加端に接続されている。トランジスタＰ４のゲートは、反転制御信号Ｅ１バーの印加端に接続されている。トランジスタＰ４のドレインは、トランジスタＰ５のソースに接続されている。トランジスタＰ５のドレインは、トランジスタＮ４のドレインに接続される一方、出力端ＯＵＴにも接続されている。トランジスタＰ５、Ｎ４のゲートは、いずれもトランジスタＰ２のドレインに接続されている。トランジスタＮ４のソースは、トランジスタＮ５のドレインに接続されている。トランジスタＮ５のソースは、接地端に接続されている。トランジスタＮ５のゲートは、制御信号Ｅ１の印加端に接続されている。
【００９０】
上記構成から成る３ステートのインバータＩＮＶ６’（ＩＮＶ７’）において、制御信号Ｅ１がハイレベル（第２電源電圧ＶＤＤ２）とされている場合、入力端ＩＮにハイレベル（第１電源電圧ＶＤＤ１）の論理信号が入力されたときには、出力端ＯＵＴからローレベル（接地電圧ＧＮＤ）の論理信号が出力され、逆に、入力端ＩＮにローレベル（接地電圧ＧＮＤ）の論理信号が入力されたときには、出力端ＯＵＴからハイレベル（第２電源電圧ＶＤＤ２）の論理信号が出力される。すなわち、インバータＩＮＶ６’（ＩＮＶ７’）は、制御信号Ｅ１がハイレベルとされているときには、入力端ＩＮに入力された論理信号の論理を反転した上で、さらに、そのハイレベル電位を第１電源電圧ＶＤＤ１から第２電源電圧ＶＤＤ２まで引き上げて出力する。一方、制御信号Ｅ１がローレベル（ＧＮＤ）とされている場合、トランジスタＰ４、Ｎ５がいずれもオフとなるので、出力端ＯＵＴはハイインピーダンス状態となる。すなわち、インバータＩＮＶ６’（ＩＮＶ７’）は、制御信号Ｅ１がローレベル（ＧＮＤ）とされているときには、入力端ＩＮに入力される論理信号に依らず、出力端ＯＵＴをハイインピーダンス状態とすることができる。従って、３ステートのインバータＩＮＶ６’、ＩＮＶ７’を用いれば、図２に示したパススイッチＳＷ３、ＳＷ４を省略することが可能となる。
【００９１】
次に、強誘電体素子からのデータ読み出し動作の変形例について、図９を参照しながら詳細な説明を行う。図９は、本発明に係るデータ保持装置の別の動作例を説明するためのタイミングチャートであり、上から順に、電源電圧（ＶＤＤ１、ＶＤＤ２）、クロック信号ＣＬＫ、データ信号Ｄ、制御信号Ｅ１、制御信号Ｅ２、Ｆリセット信号ＦＲＳＴ、第１プレートラインＰＬ１の印加電圧、第２プレートラインＰＬ２の印加電圧、ノード電圧Ｖ１、ノード電圧Ｖ２、及び、出力信号Ｑの電圧波形を示している。
【００９２】
時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチがオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。
【００９３】
時点Ｒ１では、最先にＦリセット信号ＦＲＳＴが「１（ＶＤＤ２）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【００９４】
なお、時点Ｒ１において、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【００９５】
時点Ｒ２では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされて、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされることにより、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる一方、第２プレートラインＰＬ２が「０（ＧＮＤ）」に維持されたまま、第１プレートラインＰＬ１が「１（ＶＤＤ２）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１及びノード電圧Ｖ２として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。
【００９６】
図９の例に即して具体的に説明すると、ノード電圧Ｖ１の論理としてはＷＬが現れ、ノード電圧Ｖ２の論理としてはＷＨが現れる。すなわち、ノード電圧Ｖ１とノード電圧Ｖ２との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。
【００９７】
ただし、時点Ｒ２〜Ｒ３では、未だ電源電圧ＶＤＤが投入されていないため、ループ構造部ＬＯＯＰ各部のノード電圧Ｖ３〜Ｖ６はいずれも「０（ＧＮＤ）」となっており、延いては、出力信号Ｑが「０（ＧＮＤ）」となっている。
【００９８】
続く時点Ｒ３では、制御信号Ｅ１、Ｅ２がいずれも「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされ、かつ、ループ構造部ＬＯＯＰで通常ループが無効とされている状態）で、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２が投入される。このとき、図６中の太線で描写された信号ラインは、フローティングとなっている。
【００９９】
なお、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＧＮＤ）」とされて、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１〜Ｖ６が未だ不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ１）」となっていない状態）である。
【０１００】
続く時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ１）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ１）」に確定される。
【０１０１】
このように、時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１とノード電圧Ｖ２との電位差）がループ構造部ＬＯＯＰで増幅される形となり、出力信号Ｑとして電源遮断前の保持データ（図９の例では「１（ＶＤＤ１）」）が復帰される。
【０１０２】
その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ２）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも、「０（ＧＮＤ）」とされる。従って、データ保持装置は、時点Ｗ１以前と同様の状態、すなわち、通常の動作状態に復帰される。
【０１０３】
上記したように、図９のデータ読み出し動作は、図３のデータ読み出し動作と異なり、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の投入前から、強誘電体素子内の残留分極状態に対応した電圧信号（ノード電圧Ｖ１、Ｖ２）の引き出し動作を開始する構成とされている。このような構成とすることにより、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２をいずれも投入した後の動作ステップ数を減らして（図３の動作例では３ステップ（時点Ｒ３、Ｒ４、Ｒ５）を要するのに対して、図９の動作例では２ステップ（時点Ｒ４、Ｒ５）のみ）、通常動作に復帰するまでの所要時間を短縮することが可能となる。
【０１０４】
次に、本実施形態のデータ保持装置で用いられる強誘電体素子の特性について、詳細な説明を行う。
【０１０５】
図１０は、強誘電体素子の特性を説明するための図である。なお、図１０の上段には、強誘電体素子Ｃｓに電圧Ｖｓを印加する様子が模式的に描写されている。また、図１０の下段左側には、強誘電体素子Ｃｓのヒステリシス特性が示されており、下段右側には、強誘電体素子Ｃｓの容量特性が示されている。
【０１０６】
本図に示すように、強誘電体素子Ｃｓは、その両端間に電圧Ｖｓを印加した際の残留分極状態に応じて容量特性が変化する。具体的に述べると、強誘電体素子Ｃｓの両端間に正極性の電圧Ｖｓを印加して、強誘電体素子Ｃｓを非反転状態（ｙ＝１）とした場合には、その容量値が小さくなる。逆に、強誘電体素子Ｃｓの両端間に負極性の電圧Ｖｓを印加して、強誘電体素子Ｃｓを反転状態（ｙ＝０）とした場合には、その容量値が大きくなる。従って、強誘電体素子Ｃｓに記憶されたデータの読み出しに際しては、上記した容量値の違いを電圧値に変換する必要がある。
【０１０７】
そこで、本実施形態データ保持装置は、不揮発性記憶部ＮＶＭからデータを読み出す際に、非反転状態（ｙ＝１）の強誘電体素子と、反転状態（ｙ＝０）の強誘電体素子との容量結合を用いる構成とされている。
【０１０８】
図１１は、強誘電体素子間の容量結合を用いたデータ読み出し方式を説明するための図である。なお、図１１の上段は、強誘電体素子ＣＬ１ａ（強誘電体素子ＣＬ２ａ）が反転状態（ｙ＝０）で、強誘電体素子ＣＬ１ｂ（強誘電体素子ＣＬ２ｂ）が非反転状態（ｙ＝１）であるときの容量特性を示しており、図１１の下段は、上記と逆に、強誘電体素子ＣＬ１ａ（強誘電体素子ＣＬ２ａ）が非反転状態（ｙ＝１）で、強誘電体素子ＣＬ１ｂ（強誘電体素子ＣＬ２ｂ）が反転状態（ｙ＝０）であるときの容量特性を示している。
【０１０９】
先にも述べたように、強誘電体素子に対するデータの書き込みに際して、強誘電体素子ＣＬ１ａとＣＬ１ｂとの間、及び、強誘電体素子ＣＬ２ａとＣＬ２ｂとの間では、互いの残留分極状態が逆になるので、その容量特性としては、一方の容量値が大きいほど、他方の容量値が小さいという関係となる。
【０１１０】
従って、互いに残留分極状態が逆である２つの強誘電体素子ＣＬ１ａとＣＬ１ｂ、並びに、強誘電体素子ＣＬ２ａとＣＬＫ２ｂを直列に接続し、その一端にパルス電圧を加えたとき、両素子間の接続ノードに現れるノード電圧Ｖ１、Ｖ２（容量値の比で決まる電圧値であり、図１１では読み出し電圧Ｖｏｕｔと表記）を検出する構成とすれば、読み出し電圧Ｖｏｕｔの振幅値を１［Ｖ］近辺まで確保して、読み出しマージンを大幅に改善することが可能となる。
【０１１１】
また、本実施形態のデータ保持装置は、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの容量比に応じたノード電圧Ｖ１と、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの容量比に応じたノード電圧Ｖｂを比較することで、不揮発性記憶部ＮＶＭから読み出されたデータの０／１判定を行う構成とされているため、インバータの閾値を厳密に設定する必要はない。
【０１１２】
このように、本実施形態のデータ保持装置では、強誘電体素子間の容量結合を用いたデータ読み出し方式が採用されているが、本発明の構成はこれに限定されるものではなく、図１２（第２の変形例）に示すように、強誘電体素子ＣＬ１ａ、ＣＬ２ａと、インバータＩＮＶ３、ＩＮＶ４を構成するトランジスタのゲート容量との容量結合を用いることで、不揮発性記憶部ＮＶＭからデータを読み出す構成（言い換えれば、図１の構成から、強誘電体素子ＣＬ１ｂ、ＣＬ２ｂとトランジスタＱ１ｂ、Ｃ２ｂを除いた構成）としても構わないし、若しくは、図１３（第３の変形例）に示すように、強誘電体素子ＣＬ１ａ、ＣＬ１ｂと、その他の容量素子Ｃ１、Ｃ２との容量結合を用いることで、不揮発性記憶部ＮＶＭからデータを読み出す構成としても構わない。
【０１１３】
図１４は、セット／リセット機能を備えたＤフリップフロップ（レジスタ）への適用例を示す回路図である。
【０１１４】
本図に示すように、Ｄフリップフロップを構成する場合には、ラッチ回路が２段組（マスタとスレーブ）に直列接続されるが、マスタとスレーブの両方を不揮発化する必要はなく、スレーブ側のラッチ回路にのみ本発明を適用すれば足りる。
【０１１５】
また、その通常動作、強誘電体素子へのデータ書き込み動作、及び、強誘電体素子からのデータ読み出し動作は、マスタ側のラッチ回路が接続されている以外、先述と同様であり、各々の動作時における信号経路についても、図１５〜図１７で示すように、特段重複した説明を要するものではない。
【０１１６】
ただし、本図に示すＤフリップフロップでは、セット／リセット機能を実現すべく、ループ構造部を形成する論理ゲートとして、インバータではなく、否定論理積演算器ＮＡＮＤ１〜ＮＡＮＤ４が用いられている。なお、否定論理積演算器ＮＡＮＤ１、ＮＡＮＤ３に入力されるセット信号ＲＮを「０（ＧＮＤ）」とすれば、出力信号Ｑが強制的に「１（ＶＤＤ１）」となり、否定論理積演算器ＮＡＮＤ２、ＮＡＮＤ４に入力されるリセット信号ＳＮを「０（ＧＮＤ）」とすれば、出力信号Ｑが強制的に「０（ＧＮＤ）」となる。従って、データの書き込み動作時やデータの読み出し動作時には、セット信号ＲＮ及びリセット信号ＳＮを「１（ＶＤＤ１）」としておく必要がある。
【０１１７】
次に、本発明に係るデータ保持装置の第４の変形例について、図１８を参照しながら、詳細な説明を行う。図１８は、本発明に係るデータ保持装置の第４の変形例を示す回路図である。
【０１１８】
本図に示したデータ保持装置は、インバータＩＮＶ１〜ＩＮＶ７と、パススイッチＳＷ１〜ＳＷ４と、マルチプレクサＭＵＸ１〜ＭＵＸ４と、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２と、Ｎチャネル型電界効果トランジスタＱ１１ａ〜Ｑ１ｍａ、Ｑ１１ｂ〜Ｑ１ｍｂ、Ｑ２１ａ〜Ｑ２ｍａ、Ｑ２１ｂ〜Ｑ２ｍｂと、強誘電体素子（強誘電体キャパシタ）ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂと、を有して成るラッチ回路である。
【０１１９】
インバータＩＮＶ１の入力端は、データ信号（Ｄ）の印加端に接続されている。インバータＩＮＶ１の出力端は、インバータＩＮＶ２の入力端に接続されている。インバータＩＮＶ２の出力端は、パススイッチＳＷ１を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。マルチプレクサＭＵＸ１の出力端は、インバータＩＮＶ３の入力端に接続されている。インバータＩＮＶ３の出力端は、インバータＩＮＶ５の入力端に接続されている。インバータＩＮＶ５の出力端は、出力信号（Ｑ）の引出端に接続されている。マルチプレクサＭＵＸ２の第１入力端（１）は、インバータＩＮＶ３の出力端に接続されている。マルチプレクサＭＵＸ２の出力端は、インバータＩＮＶ４の入力端に接続されている。インバータＩＮＶ４の出力端は、パススイッチＳＷ２を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。
【０１２０】
このように、本実施形態のデータ保持装置は、ループ状に接続された２つの論理ゲート（図１８ではインバータＩＮＶ３、ＩＮＶ４）を用いて、入力されたデータ信号Ｄを保持するループ構造部ＬＯＯＰを有して成る。
【０１２１】
なお、ループ構造部ＬＯＯＰは、第１電源電圧ＶＤＤ１（例えば０．６［Ｖ］）の供給を受けて駆動されるものである。
【０１２２】
インバータＩＮＶ６の入力端は、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。インバータＩＮＶ６の出力端は、パススイッチＳＷ３を介して、デマルチプレクサＤｅＭＵＸ１の入力端に接続されている。デマルチプレクサＤｅＭＵＸ１の第１出力端〜第ｍ出力端は、それぞれ、マルチプレクサＭＵＸ４の第１入力端〜第ｍ入力端に接続されている。マルチプレクサＭＵＸ４の出力端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。
【０１２３】
インバータＩＮＶ７の入力端は、マルチプレクサＭＵＸ２の第１入力端（１）に接続されている。インバータＩＮＶ７の出力端は、パススイッチＳＷ４を介して、デマルチプレクサＤｅＭＵＸ２の入力端に接続されている。デマルチプレクサＤｅＭＵＸ２の第１出力端〜第ｍ出力端は、それぞれ、マルチプレクサＭＵＸ３の第１入力端〜第ｍ入力端に接続されている。マルチプレクサＭＵＸ３の出力端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。
【０１２４】
強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａの正極端は、それぞれ、プレートラインＰＬ１１〜ＰＬ１ｍに接続されている。強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａの負極端は、それぞれ、デマルチプレクサＤｅＭＵＸ１の第１出力端〜第ｍ出力端に接続されている。強誘電体素子ＣＬ１１ａ〜１ｍａの両端間には、それぞれ、トランジスタＱ１１ａ〜Ｑ１ｍａが接続されている。トランジスタＱ１１ａ〜Ｑ１ｍａのゲートは、それぞれ、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍの印加端に接続されている。
【０１２５】
強誘電体素子ＣＬ１１ｂ〜ＣＬ１ｍｂの正極端は、それぞれ、デマルチプレクサＤｅＭＵＸ１の第１出力端〜第ｍ出力端に接続されている。強誘電体素子ＣＬ１１ｂ〜ＣＬ１ｍｂの負極端は、それぞれ、プレートラインＰＬ２１〜ＰＬ２ｍに接続されている。強誘電体素子ＣＬ１１ｂ〜ＣＬ１ｍｂの両端間には、それぞれ、トランジスタＱ１１ｂ〜Ｑ１ｍｂが接続されている。トランジスタＱ１１ｂ〜Ｑ１ｍｂのゲートは、それぞれ、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍの印加端に接続されている。
【０１２６】
強誘電体素子ＣＬ２１ａ〜ＣＬ２ｍａの正極端は、それぞれ、プレートラインＰＬ１１〜ＰＬ１ｍに接続されている。強誘電体素子ＣＬ２１ａ〜ＣＬ２ｍａの負極端は、それぞれ、デマルチプレクサＤｅＭＵＸ２の第１出力端〜第ｍ出力端に接続されている。強誘電体素子ＣＬ２１ａ〜ＣＬ２ｍａの両端間には、それぞれ、トランジスタＱ２１ａ〜Ｑ２ｍａが接続されている。トランジスタＱ２１ａ〜Ｑ２ｍａのゲートは、それぞれ、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍの印加端に接続されている。
【０１２７】
強誘電体素子ＣＬ２１ｂ〜ＣＬ２ｍｂの正極端は、それぞれ、デマルチプレクサＤｅＭＵＸ２の第１出力端〜第ｍ出力端に接続されている。強誘電体素子ＣＬ２１ｂ〜ＣＬ２ｍｂの負極端は、それぞれ、プレートラインＰＬ２１〜ＰＬ２ｍに接続されている。強誘電体素子ＣＬ２１ｂ〜ＣＬ２ｍｂの両端間には、それぞれ、トランジスタＱ２１ｂ〜Ｑ２ｍｂが接続されている。トランジスタＱ２１ｂ〜Ｑ２ｍｂのゲートは、それぞれ、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍの印加端に接続されている。
【０１２８】
上記したように、本実施形態のデータ保持装置は、強誘電体素子（ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂ）のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータＤを不揮発的に記憶する不揮発性記憶部ＮＶＭを有して成る。
【０１２９】
なお、不揮発性記憶部ＮＶＭは、第１電源電圧ＶＤＤ１よりも高い第２電源電圧ＶＤＤ２（例えば１．２［Ｖ］）の供給を受けて駆動されるものである。
【０１３０】
また、上記した構成要素のうち、パススイッチＳＷ１は、クロック信号ＣＬＫに応じてオン／オフされ、パススイッチＳＷ２は、反転クロック信号ＣＬＫＢ（クロック信号ＣＬＫの論理反転信号）に応じてオン／オフされる。すなわち、パススイッチＳＷ１とパススイッチＳＷ２は、互いに排他的（相補的）にオン／オフされる。
【０１３１】
一方、パススイッチＳＷ３、ＳＷ４は、いずれも制御信号Ｅ１に応じてオン／オフされる。また、マルチプレクサＭＵＸ１、ＭＵＸ２は、いずれも制御信号Ｅ２に応じてその信号経路が切り換えられる。また、マルチプレクサＭＵＸ３、ＭＵＸ４と、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２は、いずれも制御信号ＳＥＬ１〜ＳＥＬｍに応じてその信号経路が切り換えられる。すなわち、本実施形態のデータ保持装置において、マルチプレクサＭＵＸ１〜ＭＵＸ４と、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２と、インバータＩＮＶ６、ＩＮＶ７と、パススイッチＳＷ３、ＳＷ４は、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰとして機能する。
【０１３２】
なお、回路分離部ＳＥＰを形成する回路要素のうち、ループ構造部ＬＯＯＰに含まれるマルチプレクサＭＵＸ１〜ＭＵＸ４は、第１電源電圧ＶＤＤ１の供給を受けて駆動されるものであり、不揮発性記憶部ＮＶＭに含まれるデマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２と、パススイッチＳＷ３、ＳＷ４は、第２電源電圧ＶＤＤ２の供給を受けて駆動されるものである。
【０１３３】
また、インバータＩＮＶ６、ＩＮＶ７は、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の双方の供給を受けて駆動されるものであり、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭの間でやり取りされるデータＤの電圧レベルを変換するレベルシフタとしての機能を備えている。なお、インバータＩＮＶ６、ＩＮＶ７の回路構成については、説明済みであるため、重複した説明は割愛する。また、先出の図７で示したように、インバータＩＮＶ６とパススイッチＳＷ３、及び、インバータＩＮＶ７とパススイッチＳＷ４に代えて、３ステートのインバータＩＮＶ６’、ＩＮＶ７’を用いてもよい。
【０１３４】
このように、上記構成から成るデータ保持装置は、データＤをｍビット分（ｍ≧２）だけ格納するために、図１の構成をさらに拡張したものであって、制御信号ＳＥＬ１〜ＳＥＬｍに応じて選択可能な第１記憶領域〜第ｍ記憶領域を有する構成とされている。なお、図１８の例に即して説明すると、第ｘ記憶領域（１≦ｘ≦ｍ）は、強誘電体素子ＣＬ１ｘａ、ＣＬ１ｘｂ、ＣＬ２ｘａ、ＣＬ２ｘｂと、トランジスタＱ１ｘａ、Ｑ１ｘｂ、Ｑ２ｘａ、Ｑ２ｘｂと、によって形成されている。ただし、本発明の構成はこれに限定されるものではなく、先出の図１２、図１３と同様の変形を行うことも可能である。
【０１３５】
次に、上記構成から成るデータ保持装置の動作について、詳細な説明を行う。なお、以下の説明では、デマルチプレクサＤｅＭＵＸ１の第１出力端〜第ｍ出力端（マルチプレクサＭＵＸ４の第１入力端〜第ｍ入力端）に各々現れる電圧をＶ１１〜Ｖ１ｍ、デマルチプレクサＤｅＭＵＸ２の第１出力端〜第ｍ出力端（マルチプレクサＭＵＸ３の第１入力端〜第ｍ入力端）に各々現れる電圧をＶ２１〜Ｖ２ｍ、インバータＩＮＶ４の入力端に現れる電圧をＶ３、インバータＩＮＶ４の出力端に現れる電圧をＶ４、インバータＩＮＶ３の入力端に現れる電圧をＶ５、インバータＩＮＶ３の出力端に現れる電圧をＶ６というように各部のノード電圧に符号を付すことにする。
【０１３６】
図１９は、本発明に係るデータ保持装置の一動作例（第１記憶領域にデータＤを書き込んで、第ｍ記憶領域からデータＤを読み出す動作）を説明するためのタイミングチャートであり、上から順に、電源電圧（ＶＤＤ１、ＶＤＤ２）、クロック信号ＣＬＫ、データ信号Ｄ、制御信号Ｅ１、制御信号Ｅ２、制御信号ＳＥＬ１、Ｆリセット信号ＦＲＳＴ１、プレートラインＰＬ１１の印加電圧、プレートラインＰＬ２１の印加電圧、ノード電圧Ｖ１１、ノード電圧Ｖ２１、制御信号ＳＥＬｍ、Ｆリセット信号ＦＲＳＴｍ、プレートラインＰＬ１ｍの印加電圧、プレートラインＰＬ２ｍの印加電圧、ノード電圧Ｖ１ｍ、ノード電圧Ｖ２ｍ、及び出力信号Ｑの電圧波形を示している。
【０１３７】
なお、データＤの書き込み先や読み出し元として選択されていない第ｙ記憶領域（１＜ｙ＜ｍ）に関連する制御信号ＳＥＬｙ、Ｆリセット信号ＦＲＳＴｙ、プレートラインＰＬ１ｙの印加電圧、プレートラインＰＬ２ｙの印加電圧、ノード電圧Ｖ１ｙ、ノード電圧Ｖ２ｙは、データＤの書き込み動作中には、データＤの書き込み先として選択されていない第ｍ記憶領域のそれと同様となり、データＤの読み出し動作中には、データＤの読み出し元として選択されていない第１記憶領域のそれと同様となるため、その描写並びに説明を適宜省略する。
【０１３８】
まず、データ保持装置の通常動作について説明する。
【０１３９】
時点Ｗ１までは、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍが全て「１（ハイレベル：ＶＤＤ２）」とされており、トランジスタＱ１１ａ〜Ｑ１ｍａ、Ｑ１１ｂ〜Ｑ１ｍｂ、Ｑ２１ａ〜Ｑ２ｍａ、Ｑ２１ｂ〜Ｑ２ｍｂが全てオンされ、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂの各両端間がいずれも短絡されているので、これらの強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂには一切電圧が印加されない状態となっている。なお、プレートラインＰＬ１１〜ＰＬ１ｍとプレートラインＰＬ２１〜ＰＬ２ｍは、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【０１４０】
また、時点Ｗ１までは、制御信号Ｅ１が「０（ＧＮＤ）」とされており、パススイッチＳＷ３とパススイッチＳＷ４がオフされているので、データ書き込み用ドライバ（図１８の例ではインバータＩＮＶ６、ＩＮＶ７）はいずれも無効とされている。
【０１４１】
また、時点Ｗ１までは、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。
【０１４２】
従って、クロック信号ＣＬＫのハイレベル期間には、パススイッチＳＷ１がオンされ、パススイッチＳＷ２がオフされるので、データ信号Ｄが出力信号Ｑとしてそのまま通過される形となる。一方、クロック信号ＣＬＫのローレベル期間には、パススイッチＳＷ１がオフされ、パススイッチＳＷ２がオンされるので、クロック信号ＣＬＫの立下がりエッジで、データ信号Ｄがラッチされる形となる。
【０１４３】
次に、第１記憶領域へのデータ書き込み動作について説明する。
【０１４４】
時点Ｗ１〜Ｗ３では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされ、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされる。従って、第１パススイッチＳＷ１がオフされて、第２パススイッチがオンされる。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。
【０１４５】
また、時点Ｗ１〜Ｗ３では、データＤの書き込み先として第１記憶領域を選択すべく、制御信号ＳＥＬ１が「１（ＶＤＤ２）」とされ、その余の制御信号ＳＥＬ２〜ＳＥＬｍが「０（ＧＮＤ）」とされる。これにより、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２は、その入力端と第１出力端を結ぶ信号経路が選択された状態となり、マルチプレクサＭＵＸ３、ＭＵＸ４は、その出力端と第１入力端を結ぶ信号経路が選択された状態となる。
【０１４６】
また、時点Ｗ１〜Ｗ３では、Ｆリセット信号ＦＲＳＴ１が「０（ＧＮＤ）」とされ、トランジスタＱ１１ａ、Ｑ１１ｂ、Ｑ２１ａ、Ｑ２１ｂがオフされて、強誘電体素子ＣＬ１１ａ、ＣＬ１１ｂ、ＣＬ２１ａ、ＣＬ２１ｂに対する電圧印加が可能な状態とされる。
【０１４７】
一方、Ｆリセット信号ＦＲＳＴ２〜ＦＲＳＴｍは、引き続き「１（ＶＤＤ２）」に維持されるので、第２記憶領域〜第ｍ記憶領域でのデータ化けを回避することが可能となる。
【０１４８】
また、時点Ｗ１〜Ｗ３では、制御信号Ｅ１が「１（ＶＤＤ２）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオンされる。従って、データ書き込み用ドライバ（図１８の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも有効とされる。
【０１４９】
なお、時点Ｗ１〜Ｗ３では、それまでと同様、制御信号Ｅ２が「１（ＶＤＤ１）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、ループ構造部ＬＯＯＰにて通常ループが形成されている。
【０１５０】
また、時点Ｗ１〜Ｗ２では、プレートラインＰＬ１１、ＰＬ２１が「０（ＧＮＤ）」とされ、時点Ｗ２〜Ｗ３では、プレートラインＰＬ１１、ＰＬ２１が「１（ＶＤＤ２）」とされる。すなわち、プレートラインＰＬ１１、ＰＬ２１に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。
【０１５１】
図１９の例に即して具体的に述べると、時点Ｗ１では出力信号Ｑが「１（ＶＤＤ１）」であるため、ノード電圧Ｖ１１が「０（ＧＮＤ）」となり、ノード電圧Ｖ２１が「１（ＶＤＤ１）」となる。従って、時点Ｗ１〜Ｗ２において、プレートラインＰＬ１１、ＰＬ２１がいずれも「０（ＧＮＤ）」とされている間、強誘電体素子ＣＬ１１ａ、ＣＬ１１ｂの両端間には、電圧が印加されない状態となり、強誘電体素子ＣＬ２１ａの両端間には、負極性の電圧が印加される状態となり、強誘電体素子ＣＬ２１ｂの両端間には、正極性の電圧が印加される状態となる。一方、時点Ｗ２〜Ｗ３において、プレートラインＰＬ１１、ＰＬ２１がいずれも「１（ＶＤＤ２）」とされている間、強誘電体素子ＣＬ２１ａ、ＣＬ２１ｂの両端間には、電圧が印加されない状態となり、強誘電体素子ＣＬ１１ａの両端間には、正極性の電圧が印加される状態となり、強誘電体素子ＣＬ１１ｂの両端間には、負極性の電圧が印加される状態となる。
【０１５２】
このように、プレートラインＰＬ１１、ＰＬ２１に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。なお、強誘電体素子ＣＬ１１ａとＣＬ１１ｂとの間、及び、強誘電体素子ＣＬ２１ａとＣＬ２１ｂとの間では、互いの残留分極状態が逆になる。また、強誘電体素子ＣＬ１１ａとＣＬ２１ａとの間、及び、強誘電体素子ＣＬ１１ｂとＣＬ２１ｂとの間でも、互いの残留分極状態が逆になる。
【０１５３】
なお、時点Ｗ１〜Ｗ３において、プレートラインＰＬ１２〜ＰＬ１ｍ、ＰＬ２２〜ＰＬ２ｍはいずれも「０（ＧＮＤ）」に維持される。
【０１５４】
時点Ｗ３では、Ｆリセット信号ＦＲＳＴ１が再び「１（ＶＤＤ２）」とされて、トランジスタＱ１１ａ、Ｑ１１ｂ、Ｑ２１ａ、Ｑ２１ｂがオンされ、強誘電体素子ＣＬ１１ａ、ＣＬ１１ｂ、ＣＬ２１ａ、ＣＬ２１ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１１ａ、ＣＬ１１ｂ、ＣＬ２１ａ、ＣＬ２１ｂは一切電圧が印加されない状態となる。このとき、プレートラインＰＬ１１、ＰＬ２１はいずれも「０（ＧＮＤ）」とされる。また、制御信号ＳＥＬ１も「０（ＧＮＤ）」とされる。
【０１５５】
また、時点Ｗ３では、制御信号Ｅ１が再び「０（ＧＮＤ）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオフされるので、データ書き込み用ドライバ（図１８の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも無効とされる。なお、制御信号Ｅ２については不問であるが、図１９の例では「０（ＧＮＤ）」とされている。
【０１５６】
また、時点Ｗ３において、Ｆリセット信号ＦＲＳＴ２〜ＦＲＳＴｍは、いずれも、「１（ＶＤＤ２）」に維持され、制御信号ＳＥＬ２〜ＳＥＬｍ、プレートラインＰＬ１２〜ＰＬ１ｍ、ＰＬ２２〜ＰＬ２ｍは、いずれも「０（ＧＮＤ）」に維持される。
【０１５７】
そして、時点Ｗ４では、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１の供給と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２の供給が遮断される。このとき、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴｍは、いずれも第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の遮断前から「１（ＶＤＤ２）」に維持されており、トランジスタＱ１１ａ〜Ｑ１ｍａ、Ｑ１１ｂ〜Ｑ１ｍｂ、Ｑ２１ａ〜Ｑ２ｍａ、Ｑ２１ｂ〜Ｑ２ｍｂがオンされて、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂには一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【０１５８】
次に、第ｍ記憶領域からのデータ読み出し動作について説明する。
【０１５９】
時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチがオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。
【０１６０】
時点Ｒ１においては、最先に全てのＦリセット信号ＦＲＳＴ１〜ＦＲＳＴｍが「１（ＶＤＤ２）」とされており、トランジスタＱ１１ａ〜Ｑ１ｍａ、Ｑ１１ｂ〜Ｑ１ｍｂ、Ｑ２１ａ〜Ｑ２ｍａ、Ｑ２１ｂ〜Ｑ２ｍｂがオンされて、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【０１６１】
なお、時点Ｒ１において、プレートラインＰＬ１１〜ＰＬ１ｍとプレートラインＰＬ２１〜ＰＬ２ｍは、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【０１６２】
時点Ｒ２では、制御信号Ｅ１、Ｅ２がいずれも「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされ、かつ、ループ構造部ＬＯＯＰで通常ループが無効とされている状態）で、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２が投入される。
【０１６３】
続く時点Ｒ３では、データＤの読み出し元として第ｍ記憶領域を選択すべく、制御信号ＳＥＬｍが「１（ＶＤＤ２）」とされ、その余の制御信号ＳＥＬ１〜ＳＥＬ（ｍ−１）が「０（ＧＮＤ）」とされる。これにより、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２は、その入力端と第ｍ出力端を結ぶ信号経路が選択された状態となり、マルチプレクサＭＵＸ３、ＭＵＸ４は、その出力端と第ｍ入力端を結ぶ信号経路が選択された状態となる。
【０１６４】
また、時点Ｒ３では、Ｆリセット信号ＦＲＳＴｍが「０（ＧＮＤ）」とされ、トランジスタＱ１ｍａ、Ｑ１ｍｂ、Ｑ２ｍａ、Ｑ２ｍｂがオフされて、強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂに対する電圧印加が可能な状態とされる一方、プレートラインＰＬ２ｍが「０（ＧＮＤ）」に維持されたままで、プレートラインＰＬ１ｍが「１（ＶＤＤ２）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１ｍ及びノード電圧Ｖ２ｍとして、強誘電体素子内の残留分極状態に応じた電圧信号が現れる。
【０１６５】
図１９の例（第３記憶領域に論理「１」のデータＤが格納されていた場合）に即して具体的に説明すると、ノード電圧Ｖ１ｍの論理としてはＷＬが現れ、ノード電圧Ｖ２ｍの論理としてはＷＨが現れる。すなわち、ノード電圧Ｖ１ｍとノード電圧Ｖ２ｍとの間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。
【０１６６】
このとき、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＧＮＤ）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１ｍ、Ｖ２ｍ、Ｖ３〜Ｖ６が未だ不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ１）」となっていない状態）である。
【０１６７】
なお、時点Ｒ３において、Ｆリセット信号ＦＲＳＴ１〜ＦＲＳＴ（ｍ−１）は、いずれも「１（ＶＤＤ２）」に維持されて、制御信号ＳＥＬ１〜ＳＥＬ（ｍ−１）、プレートラインＰＬ１１〜ＰＬ１（ｍ−１）、ＰＬ２１〜ＰＬ２（ｍ−１）は、いずれも「０（ＧＮＤ）」に維持される。
【０１６８】
続く時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ１）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ１）」に確定される。
【０１６９】
このように、時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１ｍとノード電圧Ｖ２ｍとの電位差）がループ構造部ＬＯＯＰで増幅される形となり、出力信号Ｑとして第３記憶領域の保持データ（図１９の例では「１（ＶＤＤ１）」）が復帰される。
【０１７０】
その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴｍが再び「１（ＶＤＤ２）」とされ、トランジスタＱ１ｍａ、Ｑ１ｍｂ、Ｑ２ｍａ、Ｑ２ｍｂがオンされて、強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂには、一切電圧が印加されない状態となる。このとき、プレートラインＰＬ１ｍとプレートラインＰＬ２ｍは、いずれも「０（ＧＮＤ）」とされる。従って、データ保持装置は、時点Ｗ１以前と同様の状態、すなわち、通常の動作状態に復帰される。
【０１７１】
上記で説明したように、第３変形例のデータ保持装置において、強誘電体素子のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータＤを不揮発的に記憶する不揮発性記憶部ＮＶＭは、強誘電体素子を用いたｍ個の記憶領域を有して成り、所定の制御信号ＳＥＬ１〜ＳＥＬｍに応じて、データＤの書き込み先ないしは読み出し元となる記憶領域を選択して用いる構成とされている。このような構成とすることにより、複数のデータＤを任意に切り換えて使用することが可能なデータ保持装置を実現することができる。
【０１７２】
なお、データ保持装置の通常動作時には、強誘電体素子が信号線から分離されるので、強誘電体素子の増加によって、データ保持装置の性能劣化（速度劣化や消費電力の増加など）が招かれることはない。
【０１７３】
次に、第３記憶領域からのデータ読み出し動作の変形例について、図２０を参照しながら詳細な説明を行う。図２０は、本発明に係るデータ保持装置の別の動作例を説明するためのタイミングチャートであり、上から順に、電源電圧（ＶＤＤ１、ＶＤＤ２）、クロック信号ＣＬＫ、データ信号Ｄ、制御信号Ｅ１、制御信号Ｅ２、制御信号ＳＥＬ１、Ｆリセット信号ＦＲＳＴ１、プレートラインＰＬ１１の印加電圧、プレートラインＰＬ２１の印加電圧、ノード電圧Ｖ１１、ノード電圧Ｖ２１、制御信号ＳＥＬｍ、Ｆリセット信号ＦＲＳＴｍ、プレートラインＰＬ１ｍの印加電圧、プレートラインＰＬ２ｍの印加電圧、ノード電圧Ｖ１ｍ、ノード電圧Ｖ２ｍ、及び、出力信号Ｑの電圧波形を示している。
【０１７４】
なお、データＤの書き込み先や読み出し元として選択されていない第ｙ記憶領域（１＜ｙ＜ｍ）に関連する制御信号ＳＥＬｙ、Ｆリセット信号ＦＲＳＴｙ、プレートラインＰＬ１ｙの印加電圧、プレートラインＰＬ２ｙの印加電圧、ノード電圧Ｖ１ｙ、ノード電圧Ｖ２ｙは、データＤの書き込み動作中には、データＤの書き込み先として選択されていない第ｍ記憶領域のそれと同様となり、データＤの読み出し動作中には、データＤの読み出し元として選択されていない第１記憶領域のそれと同様となるため、その描写並びに説明を適宜省略する。
【０１７５】
時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ１）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチがオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。
【０１７６】
時点Ｒ１では、最先にＦリセット信号ＦＲＳＴ１〜ＦＲＳＴｍが「１（ＶＤＤ２）」とされており、トランジスタＱ１１ａ〜Ｑ１ｍａ、Ｑ１１ｂ〜Ｑ１ｍｂ、Ｑ２１ａ〜Ｑ２ｍａ、Ｑ２１ｂ〜Ｑ２ｍｂがオンされて、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合であっても、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａ、ＣＬ１１ｂ〜ＣＬ１ｍｂ、ＣＬ２１ａ〜ＣＬ２ｍａ、ＣＬ２１ｂ〜ＣＬ２ｍｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【０１７７】
なお、時点Ｒ１において、プレートラインＰＬ１１〜ＰＬ１ｍとプレートラインＰＬ２１〜ＰＬ２ｍは、いずれも「０（ローレベル：ＧＮＤ）」とされている。
【０１７８】
時点Ｒ２では、Ｆリセット信号ＦＲＳＴｍが「０（ＧＮＤ）」とされて、トランジスタＱ１ｍａ、Ｑ１ｍｂ、Ｑ２ｍａ、Ｑ２ｍｂがオフされ、強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂに対する電圧印加が可能な状態とされる一方、プレートラインＰＬ２ｍが「０（ＧＮＤ）」に維持されたまま、プレートラインＰＬ１ｍが「１（ＶＤＤ２）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１ｍ及びノード電圧Ｖ２ｍとして、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。
【０１７９】
図２０の例（第３記憶領域に論理「１」のデータＤが格納されていた場合）に即して具体的に説明すると、ノード電圧Ｖ１ｍの論理としてはＷＬが現れ、ノード電圧Ｖ２ｍの論理としてはＷＨが現れる。すなわち、ノード電圧Ｖ１ｍとノード電圧Ｖ２ｍとの間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。
【０１８０】
ただし、時点Ｒ２〜Ｒ３では、未だ第１電源電圧ＶＤＤ１が投入されていないため、ループ構造部ＬＯＯＰ各部のノード電圧Ｖ３〜Ｖ６はいずれも「０（ＧＮＤ）」となっており、延いては、出力信号Ｑが「０」（ＧＮＤ）となっている。
【０１８１】
続く時点Ｒ３では、データＤの読み出し元として第ｍ記憶領域を選択すべく、制御信号ＳＥＬｍが「１（ＶＤＤ２）」とされ、その余の制御信号ＳＥＬ１〜ＳＥＬ（ｍ−１）が「０（ＧＮＤ）」とされる。これにより、デマルチプレクサＤｅＭＵＸ１、ＤｅＭＵＸ２は、その入力端と第ｍ出力端を結ぶ信号経路が選択された状態となり、マルチプレクサＭＵＸ３、ＭＵＸ４は、その出力端と第ｍ入力端を結ぶ信号経路が選択された状態となる。
【０１８２】
また、時点Ｒ３では、制御信号Ｅ１、Ｅ２が共に「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされ、かつ、ループ構造部ＬＯＯＰで通常ループが無効とされている状態）で、ループ構造部ＬＯＯＰに対する第１電源電圧ＶＤＤ１と不揮発性記憶部ＮＶＭに対する第２電源電圧ＶＤＤ２が投入される。
【０１８３】
なお、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＧＮＤ）」とされて、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１〜Ｖ６が未だ不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ１）」となっていない状態）である。
【０１８４】
続く時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ１）」とされ、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、ループ構造部ＬＯＯＰにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、ループ構造部ＬＯＯＰにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ１）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ１）」に確定される。
【０１８５】
このように、時点Ｒ４において、ループ構造部ＬＯＯＰが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１ｍとノード電圧Ｖ２ｍとの電位差）がループ構造部ＬＯＯＰで増幅される形となり、出力信号Ｑとして第３記憶領域の保持データ（図２０の例では「１（ＶＤＤ１）」）が復帰される。
【０１８６】
その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴｍが再び「１（ＶＤＤ２）」とされ、トランジスタＱ１ｍａ、Ｑ１ｍｂ、Ｑ２ｍａ、Ｑ２ｍｂがオンされて、強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ｍａ、ＣＬ１ｍｂ、ＣＬ２ｍａ、ＣＬ２ｍｂには、一切電圧が印加されない状態となる。このとき、プレートラインＰＬ１ｍとプレートラインＰＬ２ｍは、いずれも「０（ＧＮＤ）」とされる。従って、データ保持装置は、時点Ｗ１以前と同様、通常動作状態に復帰される。
【０１８７】
上記したように、図２０のデータ読み出し動作は、図１９のデータ読み出し動作と異なり、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２の投入前から、強誘電体素子内の残留分極状態に対応した電圧信号（ノード電圧Ｖ１ｍ、Ｖ２ｍ）の引き出し動作を開始する構成とされている。このような構成とすることにより、第１電源電圧ＶＤＤ１と第２電源電圧ＶＤＤ２を投入した後の動作ステップ数を減らして（図１９の動作例では、３ステップ（時点Ｒ３、Ｒ４、Ｒ５）を要するのに対して、図２０の動作例では、２ステップ（時点Ｒ４、Ｒ５）のみ）、通常動作に復帰するまでの所要時間を短縮することが可能となる。
【０１８８】
次に、第４変形例のデータ保持装置をＣＰＵに適用した場合の処理切替動作について、図２１を参照しながら説明する。図２１は、データ入れ替えによる処理切替動作の一例を示す模式図であり、データ保持装置の第１記憶領域と第ｍ記憶領域を任意に切り替えて用いることにより、処理Ａ（例えば動画圧縮処理）と処理Ｂ（例えば表計算処理）が交互に切り替えられる様子が模式的に示されている。なお、図２１の左側には、縦軸を時間軸として処理Ａと処理Ｂが交互に切り替えられる様子が示されており、図２１の右側には、ＣＰＵ内部で使用されているデータ保持装置の動作状態が模式的に示されている。
【０１８９】
処理Ａから処理Ｂに移る場合、データ保持装置は、処理Ａに関するデータＤＡを第１記憶領域（ＣＬ１１ａ〜ＣＬ２１ｂ）に書き込み、処理Ｂに関するデータＤＢを第ｍ記憶領域（ＣＬ１ｍａ〜ＣＬ２ｍｂ）から読み出すことで、データ保持装置に格納されているデータの入替処理を行う。一方、処理Ｂから処理Ａに移る場合には、上記と逆に、データ保持装置は、処理Ｂに関するデータＤＢを第ｍ記憶領域（ＣＬ１ｍａ〜ＣＬ２ｍｂ）に書き込み、処理Ａに関するデータＤＡを第１記憶領域（ＣＬ１１ａ〜ＣＬ２１ｂ）から読み出すことで、データ保持装置に格納されているデータの入替処理を行う。このようなデータの入替処理により、ＣＰＵで実行される処理を瞬時に切り替えることが可能となる。
【０１９０】
なお、データ入れ替えによってＣＰＵの処理切替を行う場合、先出の図１９、図２０で示した電源オフ期間は必ずしも必要ではない。
【０１９１】
次に、強誘電体素子のセルパターンのレイアウトについて、図２２〜図２５を参照しながら詳細に説明する。図２２〜図２５は、それぞれ、強誘電体素子のセルパターンの第１レイアウト例〜第４レイアウト例を示す模式図である。なお、図中の符号ａ〜ｄは、それぞれ、強誘電体素子を示しており、符号ｘ、ｙは、それぞれ、素子間距離を示している。
【０１９２】
半導体基板上に複数の強誘電体素子を形成する際、そのレイアウト段階では、いずれの強誘電体素子も同一の形状（例えば、上面視した場合に正方形や長方形となる形状）に設計されているが、マスキングプロセスやエッチングプロセスを経て半導体基板上に形成される実際の素子形状は、プロセスの特性上、設計通りの形状とはならないことが多い。
【０１９３】
例えば、図２２において、強誘電体素子ａ、ｄは、いずれの四辺にも別の素子が近接していないため、素子のコーナー部分がエッチングされやすく、半導体基板上に形成される実際の素子形状は、各々の四隅全てが比較的大きく丸められた形となる。一方、強誘電体素子ｂ、ｃは、各々の一辺が互いに対向する形で互いに近接しているため、この一辺を含む素子のコーナー部分がエッチングされにくく、半導体基板上に形成される実際の素子形状は、各々の四隅のうち、互いに対向する二隅が比較的小さく丸められた形となり、その余の二隅が比較的大きく丸められた形となる。図２３〜図２５の例についても、上記と同様である。
【０１９４】
このように、半導体基板上に形成される実際の素子形状は、素子の疎密に応じて四隅のエッチング度合いが異なるものとなるが、強誘電体素子ＣＬ１ａと強誘電体素子ＣＬ１ｂとのペア、並びに、強誘電体素子ＣＬ２ａと強誘電体素子ＣＬ２ｂとのペアについては、それぞれ半導体基板上に形成された実際の形状が等しくなるように配置するとよい。
【０１９５】
図２２の例であれば、強誘電体素子ａ、ｄを第１ペアとし、強誘電体素子ｂ、ｃを第２ペアとすればよい。また、図２３の例であれば、強誘電体素子ａ、ｂを第１ペアとし、強誘電体素子ｃ、ｄを第２ペアとしてもよいし（図中（ａ）を参照）、若しくは、強誘電体素子ａ、ｃを第１ペアとし、強誘電体素子ｂ、ｄを第２ペアとしてもよい（図中（ｂ）を参照）。また、図２４の例であれば、強誘電体素子ａ、ｃを第１ペアとし、強誘電体素子ｂ、ｄを第２ペアとしてもよいし（図中（ａ）を参照）、強誘電体素子ａ、ｂを第１ペアとし、強誘電体素子ｃ、ｄを第２ペアとしてもよいし（図中（ｂ）を参照）、若しくは、強誘電体素子ａ、ｄを第１ペアとし、強誘電体素子ｂ、ｃを第２ペアとしてもよい（図中（ｃ）を参照）。また、図２５の例であれば、強誘電体素子ａ、ｄを第１ペアとし、強誘電体素子ｂ、ｃを第２ペアとすればよい。
【０１９６】
このようなセルパターンのレイアウトを行うことにより、一対となる強誘電体素子の形状（面積）を揃えて、そのペア性を高めることが可能となり、延いては、データ保持装置のデータ保持特性を向上することが可能となる。
【０１９７】
また、図１８で示すように、記憶領域を複数設ける場合についても上記と同様であり、強誘電体素子ＣＬ１１ａ〜ＣＬ１ｍａと強誘電体素子ＣＬ１１ｂ〜ＣＬ１ｍｂとのペア、並びに、強誘電体素子ＣＬ２１ａ〜ＣＬ１ｍａと強誘電体素子ＣＬ２１ｂ〜ＣＬ２ｍｂとのペアについては、互いの形状（面積）を揃えておくことが重要である。
【０１９８】
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【０１９９】
例えば、上記実施形態では、ループ構造部ＬＯＯＰを形成する論理ゲートとして、インバータや否定論理積演算器を用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、否定論理和演算器など、その他の論理ゲートを用いることも可能である。
【０２００】
また、上記実施形態では、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰの構成要素として、インバータＩＮＶ６、ＩＮＶ７とパススイッチＳＷ３、ＳＷ４の組み合わせを用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、先出の図７を参照しながら説明したように、上記に代えて３ステートのインバータＩＮＶ６’、ＩＮＶ７’（出力をフローティングとすることが可能なインバータ）を用いてもよい。
【０２０１】
また、回路分離部ＳＥＰのポイントは、通常動作時、強誘電体素子に電圧を加えないようにすることができるという点にあり、上記実施形態で例示した構成（すなわち、通常動作時に強誘電体素子に対する印加電圧を一定電圧に保つ構成）の他にも、強誘電体素子が有する電圧印加用電極の少なくとも一をフローティング状態に保つ構成が考えられる。具体的には、図１において、通常動作時には、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂをオフにしつつ、第１プレートラインＰＬ１及び第２プレートラインＰＬ２をフローティング状態にするなどの方法が考えられる。また、回路構成自体を変更するのであれば、強誘電体素子とノード電圧Ｖ１（Ｖ２）の引出端との間、若しくは、強誘電体素子とプレートラインＰＬ１（ＰＬ２）との間に、新たにトランジスタを追加し、そのオン／オフ制御を行う構成とすればよい。
【０２０２】
また、通常動作時、ないしは、データの読み出し動作時、強誘電体素子に対する印加電圧を一定に保つ場合には、強誘電体素子の両端間に接続されたトランジスタがオンしていればよく、プレートラインの電圧は必ずしもローレベルでなくともよい。
【０２０３】
また、上記では、ループ構造部ＬＯＯＰに供給される第１電源電圧ＶＤＤ１よりも不揮発性記憶部ＮＶＭに供給される第２電源電圧ＶＤＤ２の方が高い電圧レベルである構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、第１電源電圧ＶＤＤ１よりも第２電源電圧ＶＤＤ２の方が低い電圧レベルである構成も考えられる。
【０２０４】
先でも説明したように、不揮発ロジック技術では、電源オフ／オン時などに強誘電体素子を駆動して、レジスタデータの退避／復帰が行われるが、ここで、強誘電体素子の駆動に用いる電圧レベルを極力下げることができれば、強誘電体素子を駆動する際に消費される電力を削減することが可能となる。
【０２０５】
例えば、ループ構造部ＬＯＯＰが３．３［Ｖ］の第１電源電圧ＶＤＤ１で駆動される場合に、１．５［Ｖ］の第２電源電圧ＶＤＤ２を用いて不揮発性記憶部ＮＶＭを駆動する構成とすれば、強誘電体素子の駆動に際して、不必要に大きな電力を消費せずに済む。
【０２０６】
なお、上記したように、ループ構造部ＬＯＯＰを高電圧で駆動し、不揮発性記憶部ＮＶＭを低電圧で駆動する場合には、回路分離部ＳＥＰを形成するインバータＩＮＶ６、ＩＮＶ７にレベルシフタ機能を備えた構成（図２や図８を参照）とする必要はなく、図２６に示すように、第１電源電圧ＶＤＤ１よりも低い第２電源電圧ＶＤＤ２で駆動する単純なインバータを用いることが可能となる。
【産業上の利用可能性】
【０２０７】
本発明は、論理演算回路、論理演算装置、ＣＰＵ、ＭＰＵ、ＤＳＰなどのプロセッサ、携帯機器などに搭載されるデータ保持装置の不揮発化を実現する上で有用な技術である。
【図面の簡単な説明】
【０２０８】
【図１】は、本発明に係るデータ保持装置の一実施形態を示す回路図である。
【図２】は、レベルシフト機能を備えたインバータＩＮＶ６（インバータＩＮＶ７についても同様）の一構成例を示す回路図である。
【図３】は、本発明に係るデータ保持装置の一動作例を説明するためのタイミングチャートである。
【図４】は、通常動作時の信号経路を示す回路図である。
【図５】は、データ書き込み動作時の信号経路を示す回路図である。
【図６】は、データ読み出し動作時の信号経路を示す回路図である。
【図７】は、本発明に係るデータ保持装置の第１の変形例を示す回路図である。
【図８】は、レベルシフト機能を備えた３ステートのインバータＩＮＶ６’（インバータＩＮＶ７’についても同様）の一構成例を示す回路図である。
【図９】は、本発明に係るデータ保持装置の別の動作例を説明するためのタイミングチャートである。
【図１０】は、強誘電体素子の特性を説明するための図である。
【図１１】は、強誘電体素子間の容量結合を用いたデータ読み出し方式を説明するための図である。
【図１２】は、本発明に係るデータ保持装置の第２の変形例を示す回路図である。
【図１３】は、本発明に係るデータ保持装置の第３の変形例を示す回路図である。
【図１４】は、Ｄフリップフロップへの適用例を示す回路図である。
【図１５】は、通常動作時の信号経路を示す回路図である。
【図１６】は、データ書き込み動作時の信号経路を示す回路図である。
【図１７】は、データ読み出し動作時の信号経路を示す回路図である。
【図１８】は、本発明に係るデータ保持装置の第４の変形例を示す回路図である。
【図１９】は、本発明に係るデータ保持装置の一動作例を説明するためのタイミングチャートである。
【図２０】は、本発明に係るデータ保持装置の別の動作例を説明するためのタイミングチャートである。
【図２１】は、データ入れ替えによる処理切替動作の一例を示す模式図である。
【図２２】は、セルパターンの第１レイアウト例を示す模式図である。
【図２３】は、セルパターンの第２レイアウト例を示す模式図である。
【図２４】は、セルパターンの第３レイアウト例を示す模式図である。
【図２５】は、セルパターンの第４レイアウト例を示す模式図である。
【図２６】は、第１電源電圧ＶＤＤ１よりも第２電源電圧ＶＤＤ２が低電圧である場合に用いられるインバータＩＮＶ６、ＩＮＶ７の一例を示す図である。
【図２７】は、データ保持装置の一従来例を示す回路図である。
【図２８】は、従来のデータ読み出し方式を説明するための図である。
【符号の説明】
【０２０９】
ＩＮＶ１〜ＩＮＶ５    インバータ
ＩＮＶ６、ＩＮＶ７    インバータ（レベルシフト機能あり）
ＩＮＶ６’、ＩＮＶ７’    インバータ（レベルシフト機能あり、３ステート）
ＩＮＶ８    インバータ（３ステート）
ＳＷ１〜ＳＷ５    パススイッチ
ＭＵＸ１、ＭＵＸ２、ＭＵＸ３、ＭＵＸ４    マルチプレクサ
ＤｅＭＵＸ１、ＤｅＭＵＸ２    デマルチプレクサ
Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ    Ｎチャネル型電界効果トランジスタ
Ｑ１１ａ、Ｑ１２ａ、…、Ｑ１ｍａ    Ｎチャネル型電界効果トランジスタ
Ｑ１１ｂ、Ｑ１２ｂ、…、Ｑ１ｍｂ    Ｎチャネル型電界効果トランジスタ
Ｑ２１ａ、Ｑ２２ａ、…、Ｑ２ｍａ    Ｎチャネル型電界効果トランジスタ
Ｑ２１ｂ、Ｑ２２ｂ、…、Ｑ２ｍｂ    Ｎチャネル型電界効果トランジスタ
ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ    強誘電体素子
ＣＬ１１ａ、ＣＬ１２ａ、…、ＣＬ１ｍａ    強誘電体素子
ＣＬ１１ｂ、ＱＬ１２ｂ、…、ＣＬ１ｍｂ    強誘電体素子
ＣＬ２１ａ、ＣＬ２２ａ、…、ＣＬ２ｍａ    強誘電体素子
ＣＬ２１ｂ、ＣＬ２２ｂ、…、ＣＬ２ｍｂ    強誘電体素子
Ｃ１、Ｃ２    容量素子
ＮＡＮＤ１〜ＮＡＮＤ４    否定論理積演算器
ＬＯＯＰ    ループ構造部
ＮＶＭ    不揮発性記憶部
ＳＥＰ    回路分離部
Ｐ１〜Ｐ３    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１〜Ｎ３    Ｎチャネル型ＭＯＳ電界効果トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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