(57)【要約】【課題】メモリセルのコントロールゲートとして機能する電極層の電位が他領域に影響するのを抑制することができる半導体記憶装置を提供する。【解決手段】本発明の半導体記憶装置は、半導体基板１１上におけるメモリセル領域及び周辺回路領域にわたって設けられ複数の電極層ＷＬ１〜ＷＬ５と複数の絶縁層２４とが交互に積層された積層体と、メモリセル領域における積層体を貫通して形成されたホールの内部に設けられ積層体の積層方向に延びる半導体層２１と、半導体層２１と電極層ＷＬ１〜ＷＬ５との間に設けられた電荷蓄積層１７と、周辺回路領域における積層体の下に設けられ、電極層ＷＬ１〜ＷＬ５に電位を転送する転送トランジスタと、転送トランジスタと最下層の電極層ＷＬ１との間に設けられ、転送トランジスタの拡散層の電位に応じたシールド電位が与えられる下部シールド配線層ＳＬ１とを備えている。【選択図】図５
2010165794.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域と周辺回路領域とを有する半導体基板と、
前記半導体基板上における前記メモリセル領域及び前記周辺回路領域にわたって設けられ、複数の電極層と複数の絶縁層とが交互に積層された積層体と、
前記メモリセル領域における前記積層体を貫通して形成されたホールの内部に設けられ、前記電極層と前記絶縁層との積層方向に延びる半導体層と、
前記半導体層と前記電極層との間に設けられた電荷蓄積層と、
前記周辺回路領域における前記積層体の下に設けられ、前記電極層に電位を転送する転送トランジスタと、
前記転送トランジスタと最下層の前記電極層との間に設けられ、前記転送トランジスタの拡散層の電位に応じたシールド電位が与えられる下部シールド配線層と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
メモリセル領域と周辺回路領域とを有する半導体基板と、
前記半導体基板上における前記メモリセル領域及び前記周辺回路領域にわたって設けられ、複数の電極層と複数の絶縁層とが交互に積層された積層体と、
前記メモリセル領域における前記積層体を貫通して形成されたホールの内部に設けられ、前記電極層と前記絶縁層との積層方向に延びる半導体層と、
前記半導体層と前記電極層との間に設けられた電荷蓄積層と、
前記周辺回路領域における前記積層体の下に設けられ、前記電極層に電位を転送する転送トランジスタと、
前記転送トランジスタと最下層の前記電極層との間に設けられ、前記転送トランジスタの拡散層の電位に応じた第１のシールド電位が与えられる下部シールド配線層と、
最上層の前記電極層の上に設けられ、前記電極層の電位に応じた第２のシールド電位が与えられる上部シールド配線層と、
を備えたことを特徴とする半導体記憶装置。
【請求項３】
前記下部シールド配線層には、この下部シールド配線層の下に位置する前記転送トランジスタの拡散層の電位と同電位が与えられることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記下部シールド配線層には、この下部シールド配線層の下に位置する前記転送トランジスタの拡散層の電位と、最下層の前記電極層の電位との間の中間電位が与えられることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項５】
メモリセル領域と周辺回路領域とを有する半導体基板と、
前記半導体基板上における前記メモリセル領域及び前記周辺回路領域にわたって設けられ、複数の電極層と複数の絶縁層とが交互に積層された積層体と、
前記メモリセル領域における前記積層体を貫通して形成されたホールの内部に設けられ、前記電極層と前記絶縁層との積層方向に延びる半導体層と、
前記半導体層と前記電極層との間に設けられた電荷蓄積層と、
最上層の前記電極層の上に設けられ、前記電極層の電位に応じたシールド電位が与えられる上部シールド配線層と、
を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
データ記憶層（電荷蓄積層）としてシリコン窒化膜を用いるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor)型不揮発性半導体記憶装置において、記憶密度を高めるためにメモリセルを基板上に積層することが行われている。例えば特許文献１には、柱状半導体を基板主面に対して垂直な方向に設け、その方向に複数のメモリセルが直列に接続された構造の不揮発性半導体記憶装置に関する技術が開示されている。
メモリセルのコントロールゲートとして機能する電極層を周辺回路領域まで延在させて設けた場合、その電極層の電位によっては、周辺回路領域に形成されたトランジスタの拡散層が高抵抗化し所望の動作を行えなくなる問題が懸念される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１８０３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、メモリセルのコントロールゲートとして機能する電極層の電位が他領域に影響するのを抑制することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、メモリセル領域と周辺回路領域とを有する半導体基板と、前記半導体基板上における前記メモリセル領域及び前記周辺回路領域にわたって設けられ、複数の電極層と複数の絶縁層とが交互に積層された積層体と、前記メモリセル領域における前記積層体を貫通して形成されたホールの内部に設けられ、前記電極層と前記絶縁層との積層方向に延びる半導体層と、前記半導体層と前記電極層との間に設けられた電荷蓄積層と、前記周辺回路領域における前記積層体の下に設けられ、前記電極層に電位を転送する転送トランジスタと、前記転送トランジスタと最下層の前記電極層との間に設けられ、前記転送トランジスタの拡散層の電位に応じたシールド電位が与えられる下部シールド配線層と、を備えたことを特徴とする半導体記憶装置が提供される。  
また、本発明の他の一態様によれば、メモリセル領域と周辺回路領域とを有する半導体基板と、前記半導体基板上における前記メモリセル領域及び前記周辺回路領域にわたって設けられ、複数の電極層と複数の絶縁層とが交互に積層された積層体と、前記メモリセル領域における前記積層体を貫通して形成されたホールの内部に設けられ、前記電極層と前記絶縁層との積層方向に延びる半導体層と、前記半導体層と前記電極層との間に設けられた電荷蓄積層と、前記周辺回路領域における前記積層体の下に設けられ、前記電極層に電位を転送する転送トランジスタと、前記転送トランジスタと最下層の前記電極層との間に設けられ、前記転送トランジスタの拡散層の電位に応じた第１のシールド電位が与えられる下部シールド配線層と、最上層の前記電極層の上に設けられ、前記電極層の電位に応じた第２のシールド電位が与えられる上部シールド配線層と、を備えたことを特徴とする半導体記憶装置が提供される。  
また、本発明のさらに他の一態様によれば、メモリセル領域と周辺回路領域とを有する半導体基板と、前記半導体基板上における前記メモリセル領域及び前記周辺回路領域にわたって設けられ、複数の電極層と複数の絶縁層とが交互に積層された積層体と、前記メモリセル領域における前記積層体を貫通して形成されたホールの内部に設けられ、前記電極層と前記絶縁層との積層方向に延びる半導体層と、前記半導体層と前記電極層との間に設けられた電荷蓄積層と、最上層の前記電極層の上に設けられ、前記電極層の電位に応じたシールド電位が与えられる上部シールド配線層と、を備えたことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００６】
本発明によれば、メモリセルのコントロールゲートとして機能する電極層の電位が他領域に影響するのを抑制することができる半導体記憶装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態に係る半導体記憶装置における主要要素の平面位置関係を示す模式図。
【図２】図１のＡ−Ａ断面に対応する模式図。
【図３】図１のＢ−Ｂ断面に対応する模式図。
【図４】図１のＣ−Ｃ断面に対応する模式図。
【図５】図１のＤ−Ｄ断面に対応する模式図。
【図６】図１のＥ−Ｅ断面に対応する模式図。
【図７】図１のＦ−Ｆ断面に対応する模式図。
【図８】他の実施形態における図２と同様な断面図。
【図９】同他の実施形態における図７と同様な断面図。
【図１０】さらに他の実施形態における図７と同様な断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、本発明の実施形態について説明する。各図面中共通する要素については同じ符号を付している。  
図１は、本発明の実施形態に係る半導体記憶装置における主要要素の平面位置関係を示す模式図である。  
図２は、図１におけるＡ−Ａ断面に対応する図である。  
図３は、図１におけるＢ−Ｂ断面に対応する図である。  
図４は、図１におけるＣ−Ｃ断面に対応する図である。  
図５は、図１におけるＤ−Ｄ断面に対応する図である。  
図６は、図１におけるＥ−Ｅ断面に対応する図である。  
図７は、図１におけるＦ−Ｆ断面に対応する図である。
【０００９】
本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板の上面（主面）に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、半導体基板の主面に対して垂直な方向をＺ方向とする。
【００１０】
本実施形態に係る半導体記憶装置は、複数のメモリセルが３次元配列されたメモリセルアレイ１０と、メモリセルにデータを書き込む、メモリセルに記憶されたデータを読み出すなどの動作を行う周辺回路５０とを同じ半導体基板上に有する。図１には、周辺回路５０の中でも特にメモリセルのコントロールゲートとして機能する電極層を選択するロウデコーダを示す。
【００１１】
まず、図２を参照して、メモリセルについて説明する。
【００１２】
例えばｐ型のシリコン基板（またはｐ型ウェル層）１１の表面に、ｎ−型の拡散層１２、１３とｎ＋型の拡散層１４が選択的に形成されている。拡散層１４はセルソースＣＳに接続されている。拡散層１２と拡散層１３との間の基板１１表面上には絶縁膜１５を介してソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば非晶質または多結晶シリコンからなる。拡散層１２〜１４、絶縁膜１５、ソース側選択ゲートＳＧＳは、ソース側選択トランジスタを構成する。
【００１３】
拡散層１２上には、複数のメモリセルＭＣがＺ方向に直列接続されて構成されるメモリストリングＭＳが設けられている。ソース側選択ゲートＳＧＳに与えるゲート電圧を制御することで、メモリストリングＭＳとセルソースＣＳとの間をオンオフすることができる。
【００１４】
基板１１上には層間絶縁層１９が設けられ、その層間絶縁層１９上には下部シールド配線層ＳＬ１（以下、単にシールド配線層ともいう）が設けられている。そのシールド配線層ＳＬ１上には、複数の絶縁層２４と複数の電極層ＷＬ１〜ＷＬ５とが交互に積層された積層体が設けられている。電極層ＷＬ１〜ＷＬ５の層数は任意であるが、本実施形態においては例えば５層の場合を例示する。
【００１５】
シールド配線層ＳＬ１および電極層ＷＬ１〜ＷＬ５は、例えば非晶質または多結晶シリコンからなる。あるいは、シールド配線層ＳＬ１は、より低抵抗な金属シリサイドや金属から構成してもよい。
【００１６】
上記積層体上における最上層の絶縁層２４上にはドレイン側選択ゲートＳＧＤが設けられ、その上には絶縁層２５、２６が設けられている。ドレイン側選択ゲートＳＧＤは、例えば非晶質または多結晶シリコンからなる。また、絶縁層２６上面は絶縁膜１８で覆われている。
【００１７】
上記積層体には、Ｚ方向に延び拡散層１２にまで達する貫通ホールが形成され、その貫通ホールの側壁に、絶縁膜１６、電荷蓄積層１７、絶縁膜１８および半導体層２１が設けられている。
【００１８】
例えば、絶縁膜１６はシリコン酸化膜、電荷蓄積層１７はシリコン窒化膜、絶縁層１８はシリコン酸化膜であり、これらはいわゆるＯＮＯ（Oxide-Nitride-Oxide）膜を構成する。半導体層２１は例えばｎ−型のシリコンである。半導体層２１は貫通ホールの底部で拡散層１２に接している。
【００１９】
ＯＮＯ膜を挟んで半導体層２１と各電極層ＷＬ１〜ＷＬ５とが対向した部分はメモリセルＭＣを構成し、半導体層２１はメモリセルＭＣにおけるチャネルとして機能し、各電極層ＷＬ１〜ＷＬ５はコントロールゲートとして機能し、電荷蓄積層１７は半導体層２１から注入される電荷を蓄積するデータ記憶層として機能する。
【００２０】
このメモリセルＭＣはチャージトラップ構造のメモリセルであり、電荷蓄積層１７は電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。電荷蓄積層１７と半導体層２１との間の絶縁膜１８は、電荷蓄積層１７に半導体層２１から電荷が注入される際、または電荷蓄積層１７に蓄積された電荷が半導体層２１へ拡散する際に電位障壁となる。電荷蓄積層１７と各電極層ＷＬ１〜ＷＬ５との間の絶縁膜１６は、電荷蓄積層１７に蓄積された電荷が電極層ＷＬ１〜ＷＬ５へ拡散するのを防止する。電極層ＷＬ１〜ＷＬ５の層数に対応した複数のメモリセルＭＣがＺ方向に直列接続され、メモリストリングＭＳが構成される。
【００２１】
半導体層２１の上部には、それぞれイオン注入法によって、ｐ−型の半導体層２２とｎ＋型の半導体層２３が設けられている。ドレイン側選択ゲートＳＧＤは、絶縁膜１８を介して半導体層２２に対向し、これらによってドレイン側選択トランジスタが構成される。
【００２２】
半導体層２３における絶縁膜１８上面上に設けられた部分は金属シリサイド化され、その部分はビット線ＢＬに接続されている。ドレイン側選択ゲートＳＧＤに与えるゲート電圧を制御することによって、メモリストリングＭＳとビット線ＢＬとの間のオンオフを制御できる。
【００２３】
半導体層２１〜２３の内側には絶縁層２８が埋め込まれ、さらにその上およびセルソースＣＳの周囲にも層間絶縁層２７が設けられている。また、シールド配線層ＳＬ１、電極層ＷＬ１〜ＷＬ５およびドレイン側選択ゲートＳＧＤにおける、メモリストリングＭＳの反対側の端部は金属シリサイド化され低抵抗化されている。
【００２４】
以上説明したシールド配線層ＳＬ１、絶縁層２４および電極層ＷＬ１〜ＷＬ５を含む積層体は、周辺回路領域にまで延在している。それら積層体を、図１の平面図ではワード線ＷＬとして示す。
【００２５】
周辺回路領域には、各電極層ＷＬ１〜ＷＬ５、シールド配線層ＳＬ１に電位を転送する転送トランジスタが設けられている。例えば、図１には、電極層ＷＬ２に電位を転送する転送トランジスタ２０と、電極層ＷＬ１に電位を転送する転送トランジスタ３０と、シールド配線層ＳＬ１に電位を転送する転送トランジスタ４０が形成された領域を示している。
【００２６】
図１におけるＤ−Ｄ断面に対応する図５は、転送トランジスタ２０が形成された部分の断面構造を示す。
【００２７】
転送トランジスタ２０は、基板１１表面に選択的に形成されたｎ−型の拡散層３３ａ、３３ｂと、ｎ＋型の拡散層３４ａ、３４ｂと、拡散層３３ａと拡散層３３ｂとの間の基板１１表面上に設けられたゲート絶縁膜３２と、この上に設けられたゲート電極３１とを有する。それらが形成された領域を、図１において転送トランジスタ２０のアクティブ領域６０として示している。基板１１表面に形成された前述の拡散層は、例えばＳＴＩ（Shallow Trench Isolation）構造の絶縁層３５によって、他のトランジスタや素子の拡散層と分離されている。
【００２８】
上記積層体の上には絶縁層２９を介して配線３９が設けられ、転送トランジスタ２０の拡散層３４ａはコンタクト部３６を介して配線３９に接続されている。拡散層３４ｂはコンタクト部３８、４１を介して電極層ＷＬ２に接続されている。
【００２９】
図１におけるＣ−Ｃ断面に対応する図４に示すように、各電極層ＷＬ１〜ＷＬ５及びシールド配線層ＳＬ１は周辺回路領域で階段状に形成されている。各電極層ＷＬ１〜ＷＬ５及びシールド配線層ＳＬ１は、階段状に形成された部分で、コンタクト部を介して、対応する転送トランジスタに接続されている。
【００３０】
例えば、電極層ＷＬ２は、コンタクト部４１及び図５に示すコンタクト部３８を介して転送トランジスタ２０の拡散層３４ｂに接続されている。電極層ＷＬ１は、コンタクト部４２及び図６に示すコンタクト部３８を介して転送トランジスタ３０の拡散層３４ｂに接続されている。シールド配線層ＳＬ１は、コンタクト部４３及び図７に示すコンタクト部３８を介して転送トランジスタ４０の拡散層３４ｂに接続されている。
【００３１】
各電極層ＷＬ１〜ＷＬ５及びシールド配線層ＳＬ１において転送トランジスタと接続される階段状部分は金属シリサイド化され、低抵抗化されている。
【００３２】
図５に示す転送トランジスタ２０において、ゲート配線３７を介してゲート電極３１に所定のゲート電圧を印加すると拡散層３４ａ、３４ｂ間が導通し、配線３９及びコンタクト部３６を介して拡散層３４ａに与えられた電位が拡散層３４ｂに転送される。そして、その拡散層３４ｂの電位はコンタクト部３８、４１を介して電極層ＷＬ２に転送される。
【００３３】
図１におけるＥ−Ｅ断面に対応する図６は、転送トランジスタ３０が形成された部分の断面構造を示す。
【００３４】
この転送トランジスタ３０についても同様に、基板１１表面に選択的に形成されたｎ−型の拡散層３３ａ、３３ｂと、ｎ＋型の拡散層３４ａ、３４ｂと、拡散層３３ａと拡散層３３ｂとの間の基板１１表面上に設けられたゲート絶縁膜３２と、この上に設けられたゲート電極３１とを有する。それらが形成された領域を、図１において転送トランジスタ３０のアクティブ領域６０として示している。
【００３５】
この転送トランジスタ３０において、ゲート配線３７を介してゲート電極３１に所定のゲート電圧を印加すると拡散層３４ａ、３４ｂ間が導通し、配線３９及びコンタクト部３６を介して拡散層３４ａに与えられた電位が拡散層３４ｂに転送される。そして、その拡散層３４ｂの電位はコンタクト部３８、４２を介して電極層ＷＬ１に転送される。
【００３６】
図１におけるＦ−Ｆ断面に対応する図７は、転送トランジスタ４０が形成された部分の断面構造を示す。
【００３７】
この転送トランジスタ４０についても同様に、基板１１表面に選択的に形成されたｎ−型の拡散層３３ａ、３３ｂと、ｎ＋型の拡散層３４ａ、３４ｂと、拡散層３３ａと拡散層３３ｂとの間の基板１１表面上に設けられたゲート絶縁膜３２と、この上に設けられたゲート電極３１とを有する。それらが形成された領域を、図１において転送トランジスタ４０のアクティブ領域６０として示している。
【００３８】
この転送トランジスタ４０において、ゲート配線３７を介してゲート電極３１に所定のゲート電圧を印加すると拡散層３４ａ、３４ｂ間が導通し、配線３９及びコンタクト部３６を介して拡散層３４ａに与えられた電位が拡散層３４ｂに転送される。そして、その拡散層３４ｂの電位はコンタクト部３８、４３を介してシールド配線層ＳＬ１に転送される。
【００３９】
本実施形態に係る半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００４０】
ここで、図１、２、５〜７において点線で囲んで示すブロック（選択ブロック）におけるいずれかの電極層（ここでは例えば電極層ＷＬ２とする）をコントロールゲートとするメモリセル（書き込み対象セル）の電荷蓄積層に電子を注入してデータを書き込む場合について説明する。
【００４１】
書き込み対象セル（を含むメモリストリング）に接続されている選択ビット線ＢＬに０Ｖ、それ以外の非選択ビット線ＢＬにＶｄｄ（例えば数ボルト程度）が与えられる。書き込み対象セルに接続されているドレイン側選択トランジスタはオンにされ、書き込み対象セルに接続されているソース側選択トランジスタはオフにされる。セルソースにはＶｄｄが与えられる。基板１１またはｐ型ウェル層には０Ｖが与えられる。書き込み対象セルのコントロールゲートである電極層ＷＬ２にはＶpgm（例えば２０Ｖ程度）が与えられ、それ以外の電極層にはＶpass（例えば１０Ｖ程度）が与えられる。すなわち、選択ブロックの電極層ＷＬ２には、図５に示す転送トランジスタ２０によって、配線３９に与えられた書き込み電位Ｖpgmが転送され印加される。
【００４２】
これにより、選択ビット線ＢＬの０Ｖが書き込み対象セルのチャネル（半導体層２１）に伝播し、そのチャネルと、書き込み対象セルの電極層ＷＬ２との間のＯＮＯ膜に印加される電界強度が強くなり、書き込み対象セルの電荷蓄積層１７に電子が注入されデータ書き込みが行われる。
【００４３】
シールド配線層ＳＬ１には、そのシールド配線層ＳＬ１の下方の転送トランジスタの拡散層３４ａ、３４ｂの電位と、最下層の電極層ＷＬ１の電位に応じた、所望のシールド電位が与えられる。電極層ＷＬ１〜ＷＬ５の電位及びシールド配線層ＳＬ１の電位の一例を表１に示す。
【００４４】
【表１】
2010165794.tif 000003
【００４５】
Ｖpgmは書き込み対象セルにデータ書き込み（電子注入）を行うのに十分な電圧であり、例えば２０Ｖ程度である。Ｖpassは非書き込み対象セルに書き込みが行われないようにする電圧であり、かつ非選択ビット線におけるＶpgmがかかる電極層をコントロールゲートとするメモリセルに書き込みが行われないようにそのセルのチャネル領域をブーストするのに十分な電圧であり、例えば１０Ｖ程度である。
【００４６】
本実施形態に係る半導体記憶装置では、基板面積の有効利用のため、電極層ＷＬ１〜ＷＬ５における周辺回路領域まで延在している部分の下に、転送トランジスタを設けている。すなわち、図１に示すように転送トランジスタのアクティブ領域６０の上方を、電極層ＷＬ１〜ＷＬ５を含むワード線ＷＬが横切るように延在している。
【００４７】
このような構造の場合、アクティブ領域６０上方に存在する電極層の電位によっては、その下の転送トランジスタのｎ−型拡散層３３ａ、３３ｂが高抵抗化し、場合によっては逆導電型の反転層が形成され、電荷の転送ができなくなってしまうことが起こり得る。
【００４８】
これに対して本実施形態では、最下層の電極層ＷＬ１と転送トランジスタとの間に、シールド配線層ＳＬ１を設け、そのシールド配線層ＳＬ１に所望のシールド電位を与える。これにより、転送トランジスタのｎ−型拡散層３３ａ、３３ｂに対する電極層電位の影響を遮断し、ｎ−型拡散層３３ａ、３３ｂの抵抗上昇を抑制することができる。
【００４９】
前述した表１は、転送トランジスタが任意の電極層に例えばＶpgmを転送しているときにおけるその転送トランジスタ上方の各電極層ＷＬ１〜ＷＬ５およびシールド配線層ＳＬ１の電位例を示す。
【００５０】
転送トランジスタによって例えば最下層の電極層ＷＬ１にＶpgmを転送する場合、シールド配線層ＳＬ１には同じＶpgmが与えられる。これにより、転送トランジスタのｎ−型の拡散層３３ａ、３３ｂの特に表面側における電子密度の低減もしくは反転層の形成を抑制し、拡散層３３ａ、３３ｂの抵抗上昇を抑制できる。
【００５１】
転送トランジスタによって例えば電極層ＷＬ２にＶpgmを転送し、最下層のＷＬ１に与えられる電位がＶpassの場合、上記と同様に、拡散層３３ａ、３３ｂの高抵抗化抑制のために、シールド配線層ＳＬ１にはＶpgmを与える。あるいは、Ｖpassが与えられる最下層電極層ＷＬ１と、シールド配線層ＳＬ１との間の絶縁層の耐圧確保のため、拡散層３３ａ、３３ｂにおける抵抗が問題とならない程度までＶpgmよりも低くしたＶpgmLをシールド配線層ＳＬ１に与えてもよい。
【００５２】
転送トランジスタによって例えば電極層ＷＬ３にＶpgmを転送し、最下層の電極層ＷＬ１に与えられる電位が０Ｖの場合、上記と同様に、拡散層３３ａ、３３ｂの高抵抗化抑制のために、シールド配線層ＳＬ１にはＶpgmを与える。そして、この場合にも、０Ｖが与えられる最下層電極層ＷＬ１と、シールド配線層ＳＬ１との間の絶縁層の耐圧確保のため、拡散層３３ａ、３３ｂにおける抵抗が問題とならない程度までＶpgmよりも低くしたＶpgmLをシールド配線層ＳＬ１に与えてもよい。
【００５３】
シールド配線層ＳＬ１は、メモリセルのコントロールゲートとしては機能しないため、しきい値等のトランジスタ特性のことを考慮に入れずに、低抵抗化だけを目的とした設計を行える。そのような観点から、シールド配線層ＳＬ１は、半導体に限らず、金属と半導体との化合物、金属から構成してもよい。
【００５４】
次に、図８、９を参照して本発明の他の実施形態について説明する。  
図８は前述した実施形態の図２に対応するメモリセルアレイ部分の断面図であり、図９は図７に対応するロウデコーダ部分の断面図である。
【００５５】
本実施形態では、最上層の電極層ＷＬ５とドレイン側選択ゲートＳＧＤとの間に、上部シールド配線層ＳＬ２（以下、単にシールド配線層ともいう）を設けている。このシールド配線層ＳＬ２には、図９に示す転送トランジスタ７０によって、配線３９に与えられた所望のシールド電位がコンタクト部３６、３８、４４を介して転送される。
【００５６】
例えば最上層の電極層ＷＬ５に高電圧Ｖpgmを印加し書き込みを行う場合、書き込み対象セルを含むメモリストリングと接続された選択ビット線は０Ｖにされ、その０Ｖが書き込み対象セルのチャネルに印加され書き込みが行われる。
【００５７】
書き込み対象セルを含まない非選択メモリストリングにおいては、ドレイン側選択ゲートのオフによりビット線との接続がカットされ、ブースト比によりチャネル電位が持ち上げられ、Ｖpgmが印加される電極層ＷＬ５との間で電子注入が行われるような電界が作用せず、非選択セルへの書き込みが行われないようにする。このとき、非選択メモリストリングにおけるドレイン側選択ゲートのソース・ドレイン間には高電圧がかかり、ＧＩＤＬ（Gate Induced Drain Leakage）現象による非選択セルへの誤書き込みが起こってしまう問題が懸念される。
【００５８】
これに対して本実施形態では、最上層の電極層ＷＬ５とドレイン側選択ゲートＳＧＤとの間に、シールド配線層ＳＬ２を設け、そのシールド配線層ＳＬ２に、最上層電極層ＷＬ５の電位に応じた所望の電位を与えることによって、ドレイン側選択ゲートＳＧＤのソース・ドレイン間の電位差を緩和し、ＧＩＤＬによる誤書き込みを抑制することができる。
【００５９】
表２は、非選択メモリストリングにおける電極層ＷＬ１〜ＷＬ５および上部シールド配線層ＳＬ２の電位例を示す。
【００６０】
【表２】
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【００６１】
最上層の電極層ＷＬ５の電位が０Ｖの場合、ドレイン側選択ゲートＳＧＤのソース・ドレイン間には高電圧がかからないため、ＧＩＤＬが発生せず、シールド配線層ＳＬ２に与える電位は０Ｖで十分である。
【００６２】
電極層ＷＬ５にＶpass（例えば１０Ｖ程度）が与えられる場合、ドレイン側選択ゲートＳＧＤのソース・ドレイン間の電界を緩和してＧＩＤＬの発生を抑えるべく、Ｖpassよりも低い数Ｖ〜ＶpassLをシールド配線層ＳＬ２に与える。このときにシールド配線層ＳＬ２に与えられる電位は、電極層ＷＬ５がＧＩＤＬによって劣化しない程度まで低電圧化することが可能である。
【００６３】
電極層ＷＬ５にＶpgm（例えば２０Ｖ程度）が与えられる場合、上記と同様に、ドレイン側選択ゲートＳＧＤのソース・ドレイン間の電界を緩和してＧＩＤＬの発生を抑えるべく、Ｖpgmよりも低い数Ｖ〜ＶpgmLをシールド配線層ＳＬ２に与える。この場合、電極層ＷＬ５がＶpassのときよりもＧＩＤＬがより発生しやすいため、電極層ＷＬ５がＶpassのときよりも高めの電位をシールド配線層ＳＬ２に与えることが望ましい。ただし、シールド配線層ＳＬ２の電位があまり高過ぎるとこのシールド配線層ＳＬ２近傍でＧＩＤＬが発生し、それによる特性劣化が無視できなくなるので、シールド電位の上限は適切に設定する必要がある。
【００６４】
シールド配線層ＳＬ２は、メモリセルのコントロールゲートとしては機能しないため、しきい値等のトランジスタ特性のことを考慮に入れずに、低抵抗化だけを目的とした設計を行える。そのような観点から、シールド配線層ＳＬ２は、半導体に限らず、金属と半導体との化合物、金属から構成してもよい。
【００６５】
また、図７と同様なロウデコーダ部分の断面図である図１０に示すように、前述したシールド配線層ＳＬ１とシールド配線層ＳＬ２の両方を設けてもよい。
【００６６】
すなわち、最下層の電極層ＷＬ１と転送トランジスタとの間に下部シールド配線層ＳＬ１を設け所望の第１のシールド電位を与えることで転送トランジスタの拡散層の高抵抗化を抑制でき、なおかつ最上層の電極層（図１０の場合電極層ＷＬ４）とドレイン側選択ゲートＳＧＤとの間に上部シールド配線層ＳＬ２を設け所望の第２のシールド電位を与えることで、非選択セルへの誤書き込みを抑制できる。
【００６７】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００６８】
前述した実施形態では転送トランジスタで書き込み電位Ｖpgmを転送する例を挙げたが、対応する電極層に与える電位に応じて転送トランジスタはその電位、例えばＶpassや０Ｖも転送する。例えば、転送トランジスタがＶpassを転送している場合、その上のシールド配線層ＳＬ１にはＶpassを与えるようにしてもよい。ただし、その場合でも、前述したようにシールド配線層ＳＬ１と最下層の電極層ＷＬ１との間の耐圧が確保可能な限り高い電位をシールド配線層ＳＬ１に与えることが、転送トランジスタの拡散層の抵抗上昇抑制に有利である。
【００６９】
また、前述した実施形態では、半導体としてシリコンを例示したが、シリコン以外の他の半導体を用いてもよい。また、各電極層ＷＬ１〜ＷＬ５と半導体層２１との間の電荷蓄積層１７を含む膜構造は、ＯＮＯ（Oxide-Nitride-Oxide）構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。
【符号の説明】
【００７０】
１０…メモリセルアレイ、１７…電荷蓄積層、２０，３０，４０…転送トランジスタ、２１…半導体層、５０…周辺回路、ＣＳ…セルソース、ＳＧＳ…ソース側選択トランジスタ、ＳＧＤ…ドレイン側選択トランジスタ、ＭＣ…メモリセル、ＭＳ…メモリストリング、ＷＬ１〜ＷＬ５…電極層、ＳＬ１…下部シールド配線層、ＳＬ２…上部シールド配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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