(57)【要約】【課題】パラレルテスト時間を短縮できる半導体記憶装置を提供する。【解決手段】第１の外部クロック信号の立ち上がりエッジに同期してメモリセルからの読み出しデータの縮約を行う半導体記憶装置において、縮約結果を伝送するデータバスに接続されるラッチ回路及び出力バッファ回路の制御タイミングを、それぞれ第２の外部クロック信号の立ち上がりエッジ、第３の外部クロック信号の立ち上がりエッジに同期するタイミングとした。【選択図】図１
2010108552.tif 000002
【特許請求の範囲】
【請求項１】
並列に入力される複数データの縮約を行い、前記縮約データをラッチし、ラッチされたデータを出力端子へ出力する各処理を、外部クロック端子に時系列に入力される外部クロックのタイミングにより順次行うデータ縮約回路を有する半導体記憶装置。
【請求項２】
複数のメモリセルを有し、
前記データ縮約回路が外部クロック端子から入力されるｎ番目の外部クロック信号に同期して前記複数のメモリセルから読み出したデータを縮約する縮約回路と、前記縮約回路の縮約データを伝送するデータバスと、前記データバスに接続され前記縮約データをｎ＋１番目の外部クロック信号に同期してラッチする回路と、前記ラッチ回路のラッチデータをｎ＋２番目の外部クロック信号に同期して出力端子へ出力する出力バッファ回路とを有する請求項１記載の半導体記憶装置。
【請求項３】
前記縮約回路が複数設けられており、
前記ラッチ回路は前記縮約回路の縮約データをそれぞれラッチし、
前記ラッチ回路と前記出力バッファ回路の間に接続され、前記ラッチ回路のラッチデータのいずれかを前記外部クロック信号に同期して順次選択して出力バッファ回路へ出力する出力バッファ制御回路を更に有し、
前記出力バッファ回路は前記出力バッファ制御回路の出力を受けて前記外部クロック信号に同期して前記ラッチデータを順次出力端子へ出力することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記ラッチ回路、前記出力バッファ制御回路、前記ラッチ回路及び前記出力バッファ制御回路を制御するクロック制御回路は、前記出力バッファ回路に隣接配置されていることを特徴とする請求項２又は請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭに代表される半導体記憶装置においては、大容量化が進むにつれウエハー検査に費やすコストも増大する傾向にある。ウエハー検査コスト増大を抑制する技術としては、複数チップを同時測定する技術があり、例えば特許文献１において開示されている。また、検査時間短縮のため複数ビットを１ビットに縮約してチップ外部へ出力するパラレルテスト技術についても、例えば特許文献２において開示されている。
【特許文献１】特開２００１−３３８９５３号公報
【特許文献２】特開２０００−１１６９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＤＲＡＭにおいては、メモリセルアレイから周辺回路にデータを入出力するデータバスＲＷＢＵＳをバンク毎に設けている。ここで、バンクとはアドレスデコーダ（Ｘデコーダ，Ｙデコーダ）、メモリセルアレイ、センスアンプ、メインアンプなどから構成され、外部から入力されるコマンドに応じて独立して制御される一単位である。また、データバスＲＷＢＵＳにはメインアンプが複数台接続され、それぞれメインＩＯ線，ローカルＩＯ線，センスアンプ，ビット線を介してメモリセルへデータを入出力する構成をとっている。
一方、パラレルテストの読み出し動作においては、複数もしくは全てのバンクを同時に活性化し、各バンクにおいて複数のメモリセルから複数のメインＩＯ線へ多くのデータを同時に出力する。このデータをメインアンプで増幅し、出力結果を縮約回路において縮約した後、縮約データをデータバスＲＷＢＵＳを介して出力バッファ部へ出力する構成をとっている。
【０００４】
図６は、従来の８バンク構成の半導体記憶装置において５１２ビットパラレルテストを行う場合のタイミングチャートである。図６においては、ＣＬ（／ＣＡＳ  Ｌａｔｅｎｃｙ：ＲＥＡＤコマンド入力後のクロック数）＝1，ＢＬ（バースト長：連続する出力データ個数）＝２の場合の動作を示している。時刻ｔ０においてＲＥＡＤコマンドが入力されると、各バンクにおいて、縮約回路はメインアンプ出力信号ＴＤＡＴＡを縮約制御信号ＴＣＭＰにより１ビットに縮約し、データバスＲＷＢＵＳを介して縮約結果を出力バッファ部へ出力する。出力バッファ回路は、出力バッファ制御信号ＱＣＬＫにより縮約結果に相当する出力信号ＴＤＡＴＡＲ／Ｆを出力端子ＤＱ０〜３へ出力する。ここで、出力バッファ制御信号ＱＣＬＫは、ＲＥＡＤコマンド入力後１番目の外部クロック信号ＣＫの立ち上がりエッジ（時刻ｔ１）に同期して出力信号ＴＤＡＴＡＲのデータを出力し、立ち下がりエッジに同期して出力信号ＴＤＡＴＡＦのデータを出力する。
従って、時刻ｔ１において、次のＲＥＡＤコマンドが入力された場合、外部クロック信号ＣＫの次の１周期である時刻ｔ１から時刻ｔ２の間に、上述の動作を別のメモリセルに対して繰り返し行いデータ出力する必要がある。
すなわち、従来の半導体記憶装置においてはパラレルテストをＣＬ＝１（ＲＥＡＤコマンド入力後１番目の外部クロック信号ＣＫの立ち上がりエッジ，立ち下がりエッジに同期する制御信号により回路を制御する）で行っているため、クロック周期がｔＡＡ（ＲＥＡＤコマンドによりＹアドレスを取り込んでからデータ出力端子からデータ出力されるまでの時間）により律速され、クロック周期を短くすることが困難であり、パラレルテストに要する時間を短縮することができない。
【０００５】
同じく、図７は従来の８バンク構成の半導体記憶装置において５１２ビットパラレルテストを行う場合のタイミングチャートであるが、本図においては、ＣＬ＝1，ＢＬ＝４の場合の動作を示している。図６と相違する点は、同時測定可能な半導体記憶装置数を２倍に増やすため縮約結果の出力を行う出力端子を半分にし、出力バッファが４ビットデータをシリアルに出力する点である。そのため、第１番目の外部クロック信号ＣＫの立ち下がりエッジ（ｔ０．５）及び第２番目の外部クロック信号ＣＫの立ち下がりエッジ（ｔ１．５）に同期する２ＤＱ制御信号ＴＤＱＦと前述の出力バッファ制御信号ＱＣＬＫにより、８バンクの縮約データを前半４バンク，後半４バンクに分けて出力する。
従って、テスト用出力端子を減らし出力バッファ回路の出力を４出力から２出力へと変更した場合、同時測定可能なチップを増やすことはできるが、データ出力を行うのに必要なクロック数は増えることになる。一方、クロック周期は上述の４データ出力の場合と同じく、ｔＡＡにより律速される。
すなわち、Ｂｕｒｓｔ長が長くなった場合、クロック数が増える一方でクロック周期は短くならないので、パラレルテストに要する時間を短縮することができない。
【課題を解決するための手段】
【０００６】
本発明は、複数のメモリセルと、外部クロック端子に入力する第１の外部クロック信号の立ち上がりエッジに同期して前記複数のメモリセルから読み出したデータを縮約する縮約回路と、前記縮約回路の縮約データを伝送するデータバスと、前記データバスに接続され前記縮約データを第１の制御信号によりラッチする回路と、前記ラッチ回路のラッチデータを第２の制御信号により出力端子へ出力する出力バッファ回路と、前記外部クロック端子に入力する外部クロック信号により前記第１及び第２の制御信号を発生するクロック制御回路を有する半導体記憶装置において、前記第１の制御信号は前記外部クロック端子に入力する第２の外部クロック信号の立ち上がりエッジに同期し、前記第２の制御信号は前記外部クロック端子に入力する第３の外部クロック信号の立ち上がりエッジに同期することを特徴とする半導体記憶装置である。
【発明の効果】
【０００７】
この発明によれば、ラッチ回路の制御信号は第２の外部クロック信号の立ち上がりエッジに同期し、出力バッファ回路の制御信号は第３の外部クロック信号の立ち上がりエッジに同期することとした。
これにより、Ｙアドレス切り替わりから縮約回路によるデータバスへの出力までの動作と出力バッファ回路制御動作を、別々の外部クロック信号の入力期間において行うことができる。  
すなわち、ラッチ回路によるデータラッチから出力バッファによる出力までの動作に要する時間分だけクロック周期を短くすることができ、パラレルテストによる検査時間の短縮を行うことができる。
【発明を実施するための最良の形態】
【０００８】
図１は、本発明の実施形態である半導体記憶装置のブロック図である。また、図２は図１における主要信号の動作を示すタイミングチャートである。
図２において、外部クロック信号ＣＫは外部クロック端子１１４に時系列に入力する外部クロック信号を連続して示しており、以下の説明ではＲＥＡＤコマンドが入力される外部クロック信号を第１の外部クロック信号とし、以下順に第２の外部クロック信号、第３の外部クロック信号とする。また、主要信号の波形を結ぶ線は、信号間の同期関係を示している。例えば、ラッチ回路制御信号ＬＳＦＣＬＴは第２の外部クロック信号ＣＫの立ち上がり（時刻ｔ１）に同期して発生し、ラッチ回路出力信号ＥＲＲはラッチ回路制御信号ＬＳＦＣＬＴの立ち上がりに同期して発生する関係を示している。
以下、本発明の実施形態について図１及び図２を用いて説明する。
図１においては、出力端子１１３が１端子の場合の読出動作を概念的に示すため、読出動作に関わる回路を示しており、書込動作に関わる回路は省略している。また、ＤＲＡＭにおいては複数のバンク構成をとるものが多いが、本発明の実施形態においてはバンク１の場合について説明する。
図１において、メモリセルアレイ１０１は、Ｘデコーダ１０２で選択されるワード線ＷＬとビット線対（ＢＬＴ，ＢＬＢ）の交差する点それぞれに配置された複数のメモリセル１０３から成り立っている。ビット線対（ＢＬＴ，ＢＬＢ）はセンスアンプ１０４に接続される。図２において、半導体記憶装置にＡＣＴコマンドが入力されると、Ｘデコーダー選択用Ｘアドレスが取り込まれ、このＸアドレスに該当するワード線ＷＬがハイレベルになる。このワード線ＷＬに接続されたメモリセル１０３が選択され、メモリセルからデータが読み出されることにより、ビット線対（ＢＬＴ，ＢＬＢ）に差電位が生じ、センスアンプ１０４が増幅を行う。この後、図２において時刻ｔ０にＲＥＡＤコマンドが入力されると、Ｙデコーダ選択用のＹアドレスが取り込まれ、Ｙデコーダ１０５によりＹアドレスに該当するＹスイッチ信号ＹＳＷが選択される。次に、Ｙスイッチ信号ＹＳＷが入力するＹスイッチ１０６が開き、ビット線対（ＢＬＴ，ＢＬＢ）とローカルＩＯ線対（ＬＩＯＴ，ＬＩＯＢ）が接続される。
【０００９】
図１において、ローカルＩＯ線対（ＬＩＯＴ，ＬＩＯＢ）はサブアンプ１０７ａを介してメインＩＯ線ＭＩＯに接続される。また、同じく別のメモリセルアレイに対応して設けられたローカルＩＯ線対（図示せず）もサブアンプ１０７ｂを介して別のメインＩＯ線に接続される。
メインアンプ１０８は、メインアンプ活性化信号ＭＡＥにより活性化される。通常動作においては、複数のメインＩＯ線のうち外部から取り込んだＹアドレスに対応したメインＩＯ線のデータを選択的にメインアンプ出力信号ＴＤＡＴＡとして出力する。一方、パラレルテスト時においては、複数のセルアレイからデータを受けとりメインアンプ出力信号ＴＤＡＴＡ＜ｉ＞として出力する。本実施形態においては、メインＩＯ線が２本の場合を示しており、２ビット分のメインアンプ出力信号ＴＤＡＴＡ＜２＞が出力される。
次に、セルアレイ及びメインアンプ近傍に設けられた縮約回路１０９は、２ビットのメインアンプ出力信号ＴＤＡＴＡ＜２＞を縮約制御信号ＴＣＭＰにより取り込み、縮約結果をデータバスＲＷＢＵＳへと出力する。図２において、縮約制御信号ＴＣＭＰは、第１の外部クロック信号の立ち上がりエッジ（時刻ｔ０）に同期して生成される信号である。なお、通常動作においては、縮約する必要はなく、前述のメインアンプ出力信号ＴＤＡＴＡがそのままデータバスＲＷＢＵＳへ出力される。
【００１０】
次に、図１においてデータバスＲＷＢＵＳはラッチ回路１１０に入力する。ラッチ回路１１０は、ラッチ回路制御信号ＬＳＦＣＬＴによりデータバスＲＷＢＵＳのデータを取り込み、次にラッチ回路制御信号ＬＳＦＣＬＴが発生するまで、ラッチ回路出力信号ＥＲＲの出力電位を維持する回路である。また、ラッチ回路制御信号ＬＳＦＣＬＴは、後述するＣＬ制御回路１１５において、第２の外部クロック信号の立ち上がりエッジ（時刻ｔ１）に同期して発生する信号である。
図１において、出力バッファ回路１１２は、ラッチ回路出力信号ＥＲＲを受け取り、出力バッファ制御信号ＱＣＬＫにより出力端子１１３へ縮約結果の出力を行う回路である。
出力バッファ制御信号ＱＣＬＫは、後述のＣＬ制御回路１１５において第３の外部クロック信号の立ち上がりエッジ（時刻ｔ２）に同期して発生する制御信号である。
【００１１】
図１において、ＣＬ制御回路１１５は、チップ上においてラッチ回路１１０及び出力バッファ回路１１２に隣接配置される回路である。ＣＬ制御回路１１５は、外部クロック端子１１４から外部クロック信号ＣＫが入力し、内部に備えられたＤＬＬ回路等により、外部クロック信号の立ち上がり又は立ち下がりに同期する制御信号を発生する回路である。
図２に示すように、第２の外部クロック信号の立ち上がり（時刻ｔ１）に同期するラッチ回路制御信号ＬＳＦＣＬＴ、第３の外部クロック信号の立ち上がりエッジ（時刻ｔ２）に同期する出力バッファ制御信号ＱＣＬＫは本回路において生成される信号である。
【００１２】
このように、本実施形態による半導体記憶装置は、並列に入力される複数データ（メインアンプ出力信号ＴＤＡＴＡ）の縮約を行い、縮約データをラッチし、ラッチされたデータ（ラッチ回路出力信号ＥＲＲ）を出力端子（出力端子１１３）へ出力する各処理を、外部クロック端子（外部クロック端子１１４）に時系列に入力される外部クロック（外部クロック信号ＣＫ）のタイミングにより順次行うデータ縮約回路を有する半導体記憶装置である。
また、本実施形態による半導体記憶装置は、複数のメモリセルを有し、データ縮約回路が外部クロック端子（外部クロック端子１１４）から入力されるｎ番目（ｎ＝１）の外部クロック信号（外部クロック信号ＣＫ）に同期して（時刻ｔ０）複数のメモリセルから読み出したデータを縮約する縮約回路（縮約回路１０９）と、縮約回路（縮約回路１０９）の縮約データを伝送するデータバス（データバスＲＷＢＵＳ）と、データバス（データバスＲＷＢＵＳ）に接続され縮約データをｎ＋１番目（ｎ＝１）の外部クロック信号に同期してラッチする回路（ラッチ回路１１０）と、ラッチ回路（ラッチ回路１１０）のラッチデータ（ラッチ回路出力信号ＥＲＲ）をｎ＋２番目（ｎ＝１）の外部クロック信号に同期して出力端子（出力端子１１３）へ出力する出力バッファ回路とを有する半導体記憶装置である。
これにより、Ｙアドレス切り替わりから縮約回路（縮約回路１０９）によるデータバスへ（データバスＲＷＢＵＳ）の出力までの動作と出力バッファ回路制御動作を、別々の外部クロック信号の入力期間において行うことができる。  
すなわち、ラッチ回路（ラッチ回路１１０）によるデータラッチから出力バッファ回路（出力バッファ回路１１２）による出力までの動作に要する時間分だけクロック周期を短くすることができ、パラレルテストによる検査時間の短縮を行うことができる。
【００１３】
また、ＣＬ制御回路１１５をラッチ回路１１０及び出力バッファ回路１１２に隣接配置し、ラッチ回路制御信号ＬＳＦＣＬＴ，出力バッファ制御信号ＱＣＬＫを発生する構成とした場合は、制御信号の負荷が減少するので、クロック周期を短くできる。
なお、本実施形態の説明においては１バンクの場合を説明したが、複数バンクを有する半導体記憶装置に本発明を適用しても同様の効果を奏することができる。例えば、２バンクを有する半導体記憶装置において、各バンクにおいてセルから読み出したデータを縮約回路で縮約し、それぞれのデータバスＲＷＢＵＳに出力する。ラッチ回路１１０においては、２バンク分のデータをラッチし、出力バッファ回路は、出力バッファ制御信号ＱＣＬＫの立ち上がりエッジで一方のバンクの縮約データを出力し、立ち下がりエッジで他方のバンクの縮約データを出力する構成をとってもよい。
【００１４】
次に、本発明の第２の実施形態について説明する。
本実施形態では、図３に示す５１２ビットパラレルテスト回路を備えた半導体記憶装置に本発明を適用した場合について説明する。図３においては、データ出力に関する部分を説明するために、メインＩＯにメモリセルのデータが出力された以降の読み出し動作に関する主要部のみを代表的に示している。
図３において、本実施形態の半導体記憶装置はバンク０〜７の８バンクで構成されており、各バンクには３２のメモリセルアレイが存在する。また、各セルアレイにメインＩＯ線（ＭＩ／Ｏ）は２本存在する。すなわち、各セルアレイからはメインＩＯ線（ＭＩ／Ｏ）に２ビット分の出力があり、縮約回路に入力するデータは６４ビットである。
また、各バンク毎に縮約回路１０９が設けられており、データを縮約し、縮約後のデータをデータバスＲＷＢＵＳを介して、ラッチ回路１１０へと送る構成となっている。
従って、本実施形態の半導体記憶装置のパラレルテストは、８バンクで合計５１２ビットのテストする場合を表す。
また、出力バッファ回路１１２は、８バンクのパラレルテストの結果を４つの出力端子ＤＱ０〜３へ出力する構成となっているが、２ＤＱ制御信号ＴＤＱＦによりデータ出力を４台の出力バッファ回路で行うモード（４ＤＱモード）と、２台の出力バッファ回路で行うモード（２ＤＱモード）に対応できる。
図４及び図５は、図３の半導体記憶装置における各種信号の動作タイミングを表す図であり、ぞれぞれ４ＤＱモードと２ＤＱモードにおける各主要信号の動作タイミングを表している。
【００１５】
以下、本発明の実施形態を図３、図４及び図５を用いて説明する。
図４及び図５において、外部クロック信号ＣＫは外部クロック端子（図示せず）に時系列に入力する外部クロック信号を連続して示しており、以下の説明ではＲＥＡＤコマンドが入力される外部クロック信号を第１の外部クロック信号とし、以下順に第２の外部クロック信号、第３の外部クロック信号、第４の外部クロック信号とする。また、各外部クロック信号の立ち上がりエッジ時刻をそれぞれ時刻ｔ０、時刻ｔ１、時刻ｔ２、時刻ｔ３とする。
時刻ｔ０は、ＲＥＡＤコマンドが入力される時刻であり、Ｙアドレスを取り込んだ時刻に相当する。メインアンプ（ＭＡ）１０８は、第１の外部クロック信号の立ち上がりエッジに同期するメインアンプ活性化信号ＭＡＥにより、取り込んだＹアドレスに相当するメモリセルからの読み出しデータを縮約回路１０９へと出力する。各バンクの縮約回路１０９は、３２台のメインアンプ１０８から２ビットずつ計６４ビットのメインアンプ出力信号ＴＤＡＴＡ＜ｉ＞（ｉ＝０〜６３）を受け取る。図４及び図５においては、メインアンプ出力信号ＴＤＡＴＡ＜５１１：０＞のタイミングを示しているが、＜５１１：０＞は８バンク５１２ビット分のデータのタイミングを表している。
【００１６】
各バンクの縮約回路１０９は、第１の外部クロック信号の立ち上がりエッジ（時刻ｔ０）に同期する縮約制御信号ＴＣＭＰによりメインアンプ出力信号ＴＤＡＴＡ＜ｉ＞を縮約し、結果をデータバスＲＷＢＵＳ＜ｉ＞（ｉ＝０〜７）へ出力する。ここで、データバスＲＷＢＵＳ＜ｉ＞の＜ｉ＞は、バンクの番号を表し、本実施の形態ではｉ＝０〜７の８本のデータバスがあることを示している。
【００１７】
ラッチ回路１１０は、ラッチ回路制御信号ＬＳＦＣＬＴにより制御され、８ビットの入力信号としてデータバスＲＷＢＵＳ＜ｉ＞のデータを取り込み、ラッチ回路出力信号ＥＲＲ＜ｉ＞を出力する。すなわち、バンクｉの縮約結果がラッチ回路出力信号ＥＲＲ＜ｉ＞として次段回路である出力バッファ制御回路１１１へ出力される。ラッチ回路１１０はデータを保持する機能を有するフリップフロップ等の８つのラッチ部で構成され、８ビットのデータであるラッチ回路出力信号ＥＲＲ＜７：０＞を、次のラッチ回路制御信号ＬＳＦＣＬＴが入力されるまで保持する。また、ラッチ回路制御信号ＬＳＦＣＬＴは、第２の外部クロック信号の立ち上がりエッジ（時刻ｔ１）に同期して、後述のＣＬ制御回路１１５において生成される信号である。
【００１８】
図３において、出力バッファ制御回路１１１は、ラッチ回路出力信号ＥＲＲ＜７：０＞を入力とし、出力信号ＴＤＡＴＡＲ／Ｆ＜３：０＞を生成する回路である。出力バッファ制御回路１１１は、２ＤＱコントロールを行う回路１１１ａとラッチ回路出力信号ＥＲＲ信号を正論理のまま次段へ伝える回路１１１ｂから成り立っている。
２ＤＱコントロールを行う回路１１１ａは、２ＤＱ制御信号ＴＤＱＦ（２ＤＱ  Ｆｌａｇ）がハイレベルの時は、図３におけるＢに入力するデータが出力され、ローレベルの時はＡに入力するデータが出力される回路である。すなわち、図５において２ＤＱ制御信号ＴＤＱＦがハイレベルにある期間はバンク０〜３の縮約結果を出力し、その後はバンク４〜７の結果を出力する。一方、回路１１１ｂは、２ＤＱ制御信号ＴＤＱＦのレベルに関係なく、バンク０〜３の縮約結果を出力する回路である。
【００１９】
従って、図４における４ＤＱモードの場合、バンク０の縮約結果が出力信号ＴＤＡＴＡＲ＜０＞へ、バンク１の縮約結果が出力信号ＴＤＡＴＡＦ＜０＞へ、バンク２の縮約結果が出力信号ＴＤＡＴＡＲ＜１＞へ、バンク３の縮約結果が出力信号ＴＤＡＴＡＦ＜１＞へ、バンク４の縮約結果が出力信号ＴＤＡＴＡＲ＜２＞へ、バンク５の縮約結果が出力信号ＴＤＡＴＡＦ＜２＞へ、バンク６の縮約結果が出力信号ＴＤＡＴＡＲ＜３＞へ、バンク７の縮約結果が出力信号ＴＤＡＴＡＦ＜３＞へそれぞれ出力される。
【００２０】
一方、図５における２ＤＱモードの場合、出力信号ＴＤＡＴＡＲ／Ｆ＜０＞，ＴＤＡＴＡＲ／Ｆ＜１＞については４ＤＱモードと同じ縮約結果を出力するが、出力信号ＴＤＡＴＡＲ／Ｆ＜２＞，ＴＤＡＴＡＲ／Ｆ＜３＞については、２ＤＱ制御信号ＴＤＱＦの状態により異なる。２ＤＱ制御信号ＴＤＱＦがハイレベルの場合、バンク０の縮約結果が出力信号ＴＤＡＴＡＲ＜２＞へ、バンク１の縮約結果が出力信号ＴＤＡＴＡＦ＜２＞へ、バンク２の縮約結果が出力信号ＴＤＡＴＡＲ＜３＞へ、バンク３の縮約結果が出力信号ＴＤＡＴＡＦ＜３＞へ出力される。一方、２ＤＱ制御信号ＴＤＱＦがローレベルの場合、バンク４の縮約結果が出力信号ＴＤＡＴＡＲ＜２＞へ、バンク５の縮約結果が出力信号ＴＤＡＴＡＦ＜２＞へ、バンク６の縮約結果が出力信号ＴＤＡＴＡＲ＜３＞へ、バンク７の縮約結果が出力信号ＴＤＡＴＡＦ＜３＞へ出力される。
【００２１】
出力バッファ回路１１２は、出力バッファ制御回路１１１の出力信号ＴＤＡＴＡＲ／Ｆ＜３：０＞を入力信号とし、出力端子ＤＱ０〜３へ出力データを出力する回路である。すなわち、出力バッファ制御信号ＱＣＬＫの立ち上がりエッジにより出力信号ＴＤＡＴＡＲ＜３：０＞のデータを、立ち下がりエッジにより出力信号ＴＤＡＴＡＦ＜３：０＞のデータをシリアルに出力する。
図４における４ＤＱモードの場合、出力端子ＤＱ０に接続される出力バッファ回路１１２は、第３の外部クロック信号の立ち上がりエッジ（時刻ｔ２）に同期してバンク０の縮約結果を出力し、立ち下がりエッジ（時刻ｔ２．５）に同期してバンク１の縮約結果を出力する。同じく、出力端子ＤＱ１に接続される出力バッファ回路１１２はバンク２の縮約結果，バンク３の縮約結果を、出力端子ＤＱ２に接続される出力バッファ回路１１２はバンク４の縮約結果，バンク５の縮約結果を、出力端子ＤＱ３に接続される出力バッファ回路１１２はバンク６の縮約結果，バンク７の縮約結果を、第３の外部クロック信号の立ち上がりエッジ（時刻ｔ２），立ち下がりエッジ（時刻ｔ２．５）に同期して出力する。
【００２２】
一方、図５における２ＤＱモードの場合、出力端子ＤＱ２に接続される出力バッファ回路１１２は、第３の外部クロック信号の立ち上がりエッジ（時刻ｔ２）に同期してバンク０の縮約結果を出力し、同信号の立ち下がりエッジ（時刻ｔ２．５）に同期してバンク１の縮約結果を出力し、第４の外部クロック信号の立ち上がりエッジ（時刻ｔ３）に同期してバンク４の縮約結果を出力し、同信号の立ち下がりエッジ（時刻ｔ３．５）に同期してバンク５の縮約結果を出力する。同じく、出力端子ＤＱ３に接続される出力バッファ回路１１２は、バンク２，バンク３，バンク６，バンク７の縮約結果を、それぞれ第３の外部クロック信号の立ち上がりエッジ（時刻ｔ２），同信号の立ち下がりエッジ（時刻ｔ２．５），第４の外部クロック信号の立ち上がりエッジ（時刻ｔ３），同信号の立ち下がりエッジ（時刻ｔ３．５）に同期して出力する。
【００２３】
図３において、外部クロック信号ＣＫの立ち上がりに同期して発生する信号ラッチ回路制御信号ＬＳＦＣＬＴ，２ＤＱ制御信号ＴＤＱＦ及び出力バッファ制御信号ＱＣＬＫは、チップ上においてラッチ回路１１０，出力バッファ制御回路１１１及び出力バッファ回路１１２に隣接配置されるＣＬ制御回路（図１におけるＣＬ制御回路１１５に相当する回路）において生成される。ＣＬ制御回路１１５は、外部クロック端子（図１における外部クロック端子１１４に相当する端子）から外部クロック信号ＣＫが入力し、ＤＬＬ回路等で各制御信号を生成する回路である。
ラッチ回路制御信号ＬＳＦＣＬＴは、図４及び図５に示すように、第２の外部クロック信号の立ち上がりエッジ（時刻ｔ１）に同期する制御信号である。２ＤＱ制御信号ＴＤＱＦは２ＤＱモードの場合に、立ち上がりが第２の外部クロック信号の立ち下がりエッジ（時刻ｔ１．５）に同期し、立ち下がりが第３の外部クロック信号の立ち下がりエッジ（時刻ｔ２．５）に同期する信号である。また、出力バッファ制御信号ＱＣＬＫは、立ち上がりが第３、第４の外部クロック信号の立ち上がりエッジ（時刻ｔ２、ｔ３）に同期し、立ち下がりが第３、第４の外部クロック信号の立ち下がりエッジ（時刻ｔ２．５、ｔ３．５）に同期する信号である。
【００２４】
このように、本実施形態による半導体記憶装置は、縮約回路（縮約回路１０９）が複数（８台）設けられており、ラッチ回路（ラッチ回路１１０）は縮約回路（縮約回路１０９）の縮約データ（ＥＲＲ０〜７）をそれぞれラッチし、ラッチ回路（ラッチ回路１１０）と出力バッファ回路（出力バッファ回路１１２）の間に接続され、ラッチ回路（ラッチ回路１１０）のラッチデータ（ＥＲＲ０〜７）のいずれかを外部クロック信号に同期して順次選択して出力バッファ回路（出力バッファ回路１１２）へ出力する出力バッファ制御回路（出力バッファ制御回路１１１）を更に有し、出力バッファ回路（出力バッファ回路１１２）は出力バッファ制御回路（出力バッファ制御回路１１１）の出力（出力信号ＴＤＡＴＡＲ／Ｆ＜３：０＞）を受けて、外部クロック信号に同期して順次出力端子（出力端子１１３）へ出力することを特徴とする半導体記憶装置である。
【００２５】
これにより、２ＤＱモードにおいてバースト長が長くなりクロック数が増える場合においても、Ｙアドレス切り替わりからデータバスＲＷＢＵＳへ縮約データを出力するまでの動作と縮約データをラッチ回路に取り込んで出力バッファ回路から出力端子へ縮約結果を出力する動作を、別々の外部クロック信号の入力期間において行うことができる。
すなわち、ラッチ回路までの動作が完了すると同時にメインアンプは別のメインＩＯ線のデータを縮約回路に出力することができ、縮約回路１０９はデータバスＲＷＢＵＳへデータを出力できる。
従って、縮約データをラッチ回路に取り込んで出力バッファ回路から出力端子へ縮約結果を出力する時間分クロック周期を短くでき、クロック数が増える場合においてもパラレルテストに要する時間を短縮できる。
また、ＣＬ制御回路１１５をラッチ回路１１０，出力バッファ制御回路１１１及び出力バッファ回路１１２に隣接配置し、ラッチ回路、出力バッファ制御回路１１１及び出力バッファ回路のＣＬ制御を行う構成とした場合は、ＣＬ制御に使用される信号の負荷が減少するとともに、複数台の出力バッファ回路において制御信号遅延による動作開始時刻のばらつきが生じることがなくなり、更にクロック周期を短くでき、パラレルテストによる検査時間の短縮を行うことができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施形態による半導体記憶装置のブロック図である。
【図２】本発明の第１の実施形態による半導体記憶装置の主要信号の動作を示すタイミングチャートである。
【図３】本発明の第２の実施形態による半導体記憶装置のブロック図である。
【図４】本発明の第２の実施形態による半導体記憶装置の４ＤＱモードにおける主要信号の動作を示すタイミングチャートである。
【図５】本発明の第２の実施形態による半導体記憶装置の２ＤＱモードにおける主要信号の動作を示すタイミングチャートである。
【図６】従来例の半導体記憶装置の主要信号の動作を示すタイミングチャートである。
【図７】従来例の半導体記憶装置の主要信号の動作を示すタイミングチャートである。
【符号の説明】
【００２７】
１０１…メモリセルアレイ、１０２…Ｘデコーダ、１０３…メモリセル、
１０４…センスアンプ、１０５…Ｙデコーダ、１０６…Ｙスイッチ、
１０７ａ，１０７ｂ…サブアンプ、１０８…メインアンプ、１０９…縮約回路、
１１０…ラッチ回路、１１１…出力バッファ制御回路、１１２…出力バッファ回路、１１３，ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３…出力端子、
１１４…外部クロック端子、１１５…ＣＬ制御回路、
ＣＫ…外部クロック信号、
ＭＩＯ…メインＩＯ線、
ＭＡＥ…メインアンプ活性化信号
ＴＤＡＴＡ…メインアンプ出力信号、
ＴＣＭＰ…縮約制御信号、
ＲＷＢＵＳ…データバス、
ＬＳＦＣＬＴ…ラッチ回路制御信号、
ＥＲＲ…ラッチ回路出力信号
ＴＤＱＦ…２ＤＱ制御信号、
ＴＤＡＴＡＲ，ＴＤＡＴＡＦ…出力信号、
ＱＣＬＫ…出力バッファ制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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