(57)【要約】      （修正有）【課題】電界効果トランジスタのｎ型化合物半導体コンタクト層と、その上に設けられた絶縁膜との界面に存在する界面電荷により、Ｍ型コンタクト層内に空乏層が形成され、それに伴い電流の通り道となる部分が狭窄し、遮断周波数Ｆｔが低下するという課題に対する解決手段を提供する。【解決手段】このコンタクト層を、ｎ型不純物によりドープされた下層とノンドープの上層から成る構成とした。これにより、たとえ界面電荷が存在する場合であっても、電流の通り道であるｎ型不純物によりドープされた下層とは充分離れた位置にあることとなる。よって、コンタクト層と絶縁膜との界面準位に起因する負電荷によるコンタクト層上部の空乏化に伴う電流の通り道となる部分の狭窄を防ぐことができる。【選択図】図３
2010219230.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上面に接するように形成されたバッファ層と、該バッファ層の上に形成されたショットキ層と、該ショットキ層の上面に接するように設けられたコンタクト層と、該コンタクト層の一部に開口部が設けられ、該開口部内において前記ショットキ層と接するゲート電極と、該コンタクト層の上部の一部に形成されたソース電極およびドレイン電極と、少なくとも前記コンタクト層の上でありソース電極ないしはドレイン電極が形成されていない領域の上に形成された絶縁膜とを含む電界効果トランジスタであって、
前記コンタクト層は、ｎ型不純物によりドープされた下層とノンドープの上層とを含むことを特徴とする電界効果トランジスタ。
【請求項２】
該バッファ層と該ショットキ層との間にチャネル層を備えることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記チャネル層は前記ショットキ層と比較してバンドギャップが狭い化合物半導体で形成されており、前記ショットキ層の少なくとも一部はｎ型にドープされており、前記チャネル層はノンドープであることを特徴とする請求項２記載の電界効果トランジスタ。
【請求項４】
前記半導体基板はＧａＡｓであり、前記チャネル層はＩｎＧａＡｓであり、前記ショットキ層はＩｎＡｌＡｓであることを特徴とする請求項３記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はショットキ接合及びオーミック接合を有する半導体電界効果トランジスタに関し、特に化合物半導体電界効果トランジスタに関する。
【背景技術】
【０００２】
ＧａＡｓなどの化合物半導体は、Ｓｉ等の単体元素半導体と比較して電子移動度が高いため高速動作向けトランジスタの材料として好適である。しかし化合物半導体の表面を酸化しても、Ｓｉの場合のＳｉＯ２に相当するような高い絶縁耐圧を備えたゲート酸化膜が得られない。このため、化合物半導体を電界効果トランジスタ（ＦＥＴ）として利用するためにはゲートにショットキ接合を利用している。ショットキ接合とは、ＧａＡｓなどの化合物半導体表面にゲート電極からＰｔ（白金）などの金属を拡散させ、この金属拡散層にゲート電圧を伝えるようにしたものである。ショットキ接合は、ゲート電圧を変化させてチャネルのキャリアを増減させる、つまり電界効果のために使用されている。従ってショットキ接合に流れる電流は不必要なゲートリーク電流であり、ショットキ接合を通じて大きな電流が流れないことが重要である。一方ＦＥＴのソース・ドレイン電極と半導体層との間には、極力接触抵抗の小さいオーミック接合が必要である。このため、ソース・ドレイン電極にはＡｕＧｅ合金などの金属を使用し、この金属の一部を化合物半導体層に拡散させることによってオーミック接合を形成している。このようにゲート電極に金属―半導体間のショットキ接合を利用する電子デバイスはＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれている。一般にＭＥＳＦＥＴは化合物半導体(ＧａＡｓ、ＩｎＰ、ＳｉＣ等)で利用され、シリコンのＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と比較して、高性能を示し、各種のＲＦ素子に利用されている。
【０００３】
図１に、従来の構造の化合物半導体ＭＥＳＦＥＴの断面を示す。半導体基板１１上に形成されたバッファ層１２と、バッファ層１２の上に形成されたショットキ層１３と、ショットキ層１３の上に設けられたｎ型コンタクト層１４を備え、ｎ型コンタクト層１４の一部に開口部が設けられており、この開口部内にゲート電極１５が形成されており、ｎ型コンタクト層１４の上部の一部にドレイン電極１６およびソース電極１７が形成されており、少なくともｎ型コンタクト層１４の上でありドレイン電極１６ないしはソース電極１７が形成されていない領域の上には、絶縁膜１８が形成されている。
【０００４】
高速動作を目的としたトランジスタとしてはまた、キャリアを供給する電子供給層とチャネル層が分離された構造である高電子移動度トランジスタすなわちＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）が使われている。これはチャネル層として、例えば不純物をドープしていないノンドープＧａＡｓ層などを用い、このチャネル層に密着してｎ型ＡｌＧａＡｓなど、前記チャネル層よりバンドギャップが広い半導体を電子供給層として設けた構造を有する。キャリアが流動するチャネルはノンドープ側に形成されるため、電子供給層に存在する固定電荷により自由キャリアが散乱されないので高移動度が得られる。このため、雑音が少なく電子の高速動作が可能になっている。
【０００５】
さらにより高速動作を目的としたトランジスタとしては、チャネル層としてバンドギャップの狭いＩｎＧａＡｓ、電子供給層やショットキ層としてバンドギャップの広いＡｌＧａＡｓを用いる構造のｐＨＥＭＴ（擬似格子整合ＨＥＭＴ）も利用されている。また、チャネル層としてＩｎＧａＡｓ、電子供給層やショットキ層としてＩｎＡｌＡｓを用いる構造のｍＨＥＭＴ（メタモルフィックＨＥＭＴ）も利用されている。
【０００６】
以上列挙したＭＥＳＦＥＴ、ＨＥＭＴ、ｐＨＥＭＴ、ｍＨＥＭＴ等、化合物半導体ＦＥＴに共通する構造上の特徴は、ゲート形成のためには金属と半導体間のショットキ接合を、ソース・ドレイン形成のためには金属と半導体間のオーミック接合を利用している点である。一般にこれら化合物半導体ＦＥＴのソース・ドレイン電極を形成する部分には、化合物半導体によるｎ型のコンタクト層が備えられている。これは金属電極と化合物半導体とのコンタクト抵抗の小さい、良好なオーミック接合を実現するためである。具体的には、ＭＯＣＶＤまたは分子線エピタキシ（ＭＢＥ）技術を用い、ショットキ層を形成したのちに、このショットキ層の上に結晶格子をそろえてエピタキシャルにｎ型の化合物半導体層が形成される。ｎ型の半導体層は、ＭＥＳＦＥＴ、ＨＥＭＴ、ｐＨＥＭＴの場合は例えばＧａＡｓであり、ｍＨＥＭＴの場合は例えばＩｎＧａＡｓである。
【０００７】
ところで、化合物半導体ＦＥＴのゲート電極やコンタクト層の上部には、さらに上部に設けられる金属配線層とゲート電極等の絶縁や、デバイス外部やパッケージから浸透する大気・水分等を遮断する目的で絶縁膜が設けられている。具体的には、コンタクト層、ソース・ドレイン電極、ゲート電極等を形成したのち、プラズマＣＶＤ法を用いてシリコン・ナイトライド（ＳｉＮ）やＳｉＯ２といった絶縁膜が形成されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３１４１９３５号明細書
【特許文献２】特開平９−３６３９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図２は、従来の化合物半導体ＦＥＴの問題点を説明する図１の拡大図である。半導体基板１１上に形成されたバッファ層１２と、バッファ層１２の上に形成されたショットキ層１３と、ショットキ層１３の上に設けられたｎ型コンタクト層１４を備え、ｎ型コンタクト層１４の一部に開口部が設けられており、この開口部内にゲート電極１５が形成されており、ｎ型コンタクト層１４の上部の一部にドレイン電極１６が形成されており、少なくともｎ型コンタクト層１４の上でありドレイン電極１６が形成されていない領域の上には、絶縁膜１８が形成されている。
【００１０】
図２では、説明のためゲート電極１５からドレイン電極１６にかけての領域の断面を、図１を拡大して作図しているが、ソース電極側においても同様である。従来の化合物半導体ＦＥＴにおいては、ソース・ドレイン電極のオーミック接合を実現するために設けられたｎ型化合物半導体コンタクト層１４と、その上に設けられた絶縁膜との界面に存在する界面電荷１９により、ｎ型コンタクト層内に空乏層２０が形成されるという問題があった。界面電荷１９は、ＧａＡｓもしくはＩｎＡｌＡｓからなるｎ型コンタクト層１４と、その上に設けられたＳｉＮなどの絶縁膜１８との界面に存在する界面準位に、例えば電子がトラップされて負電荷が蓄積されたものである。界面準位の密度はコンタクト層の単位面積当たり例えば１×１０１１ｃｍ−２程度である。この界面準位に起因する負電荷によりｎ型コンタクト層１４の上部が空乏化して、電流の通り道となる部分が図２中のｄで示される程度まで狭窄する。ｎ型コンタクト層１４の厚さは例えば１０ｎｍであるが、界面電荷により狭窄された結果ｄ＝５ｎｍなどとなる場合がある。その結果コンタクト層の横方向電流に対する抵抗値が増加し、ＦＥＴの遮断周波数Ｆｔの低下や、相互コンダクタンスｇｍの低下といった不都合がある。また、界面準位密度ないしは界面電荷密度をウエハー面内の各所で均一に形成することは困難であり、ＦＥＴの電気特性のウエハー面内ばらつきを引き起こす原因となっている。また、界面電荷密度はＳｉＮ膜を成膜するためのプラズマＣＶＤ装置の状態やその後の製造プロセス工程によって日々変動し、製造ロット間でトランジスタ特性を均一にできないという問題もあった。
【００１１】
本発明はこのような問題点に鑑みてなされたものであり、その目的は遮断周波数Ｆｔならびに相互コンダクタンスｇｍが大きく、しかも電気的特性が均一な電界効果トランジスタを提供するものである。
【課題を解決するための手段】
【００１２】
本発明は、このような目的を達成するために、請求項１に記載の発明は、半導体基板上面に接するように形成されたバッファ層と、該バッファ層の上に形成されたショットキ層と、該ショットキ層の上面に接するように設けられたコンタクト層と、該コンタクト層の一部に開口部が設けられ、該開口部内において前記ショットキ層と接するゲート電極と、該コンタクト層の上部の一部に形成されたソース電極およびドレイン電極と、少なくとも前記コンタクト層の上でありソース電極ないしはドレイン電極が形成されていない領域の上に形成された絶縁膜とを含む電界効果トランジスタであって、前記コンタクト層は、ｎ型不純物によりドープされた下層とノンドープの上層とを含むことを特徴とする。
【００１３】
また、請求項２に記載の発明は、請求項１に記載の発明において、該バッファ層と該ショットキ層との間にチャネル層を備えることを特徴とする。
【００１４】
また、請求項３に記載の発明は、請求項２に記載の発明において、前記チャネル層は前記ショットキ層と比較してバンドギャップが狭い化合物半導体で形成されており、前記ショットキ層の少なくとも一部はｎ型にドープされており、前記チャネル層はノンドープであることを特徴とする。
【００１５】
また、請求項４に記載の発明は、請求項３に記載の発明において、前記半導体基板はＧａＡｓであり、前記チャネル層はＩｎＧａＡｓであり、前記ショットキ層はＩｎＡｌＡｓであることを特徴とする。
【発明の効果】
【００１６】
以上説明したように、本発明にかかる電界効果トランジスタのコンタクト層は、ｎ型不純物によりドープされた下層とノンドープの上層とを含む。これにより、コンタクト層と絶縁膜との界面準位に起因する負電荷によるコンタクト層上部の空乏化に伴う、電流の通り道となる部分の狭窄を防ぐことができる。
【図面の簡単な説明】
【００１７】
【図１】従来の化合物半導体ＦＥＴを説明するための断面図である。
【図２】従来の化合物半導体ＦＥＴの問題点を説明するための断面図である。
【図３】本発明の第１の実施の形態による電界効果トランジスタを説明するための断面図である。
【図４】本発明の効果を説明するための断面図である。
【図５】本発明の第２の実施の形態による電界効果トランジスタを説明するための断面図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照しながら本発明の実施の形態を詳細に説明する。
【００１９】
（第１の実施形態）
図３は、本発明の第１の実施の形態を説明するための断面図である。半導体基板３１上に形成されたバッファ層３２と、バッファ層３２の上に形成されたショットキ層３３と、ショットキ層３３の上に設けられたｎ型コンタクト層３４ｂと、ｎ型コンタクト層３４ｂの上に設けられたノンドープコンタクト層３４ａを備え、ノンドープコンタクト層３４ａおよびｎ型コンタクト層３４ｂの一部に開口部が設けられており、この開口部内にゲート電極３５が形成されており、ノンドープコンタクト層３４ａ上の一部にドレイン電極３６およびソース電極３７が形成されており、少なくともノンドープコンタクト層３４ａの上でありドレイン電極３６ないしはソース電極３７が形成されていない領域の上には、絶縁膜３８が形成されている。
【００２０】
本発明の実施においては、まず半絶縁性ＧａＡｓ基板３１上にＭＯＣＶＤ法により膜厚３μmのノンドープＧａＡｓバッファ層３２を設ける。次にＭＯＣＶＤ法にてこのバッファ層３２にエピタキシャルに膜厚０．３μmのショットキ層３３を設ける。ショットキ層はわずかにＳｉにてｎ型にドープしたＡｌＧａＡｓで、Ｓｉドーズ量は、５×１０１６ｃｍ−３である。さらにＭＯＣＶＤ法にて膜厚１０ｎｍのｎ型コンタクト層３４ｂを設ける。ｎ型コンタクト層は、Ｓｉにて強いｎ型にドープしたＧａＡｓであり、そのドーズ量は１×１０１８ｃｍ−３以上であることが望ましい。次に同じくＭＯＣＶＤ法にてエピタキシャルに膜厚１０ｎｍのノンドープコンタクト層３４ａを設ける。ノンドープコンタクト層はｎ型コンタクト層と同様ＧａＡｓで、ドーパントのＳｉを含まないようにしてある。これはＭＯＣＶＤにてＧａＡｓコンタクト層を成膜する際に、前半の１０ｎｍの成長時はＳｉを添加し、後半の１０ｎｍの成長時はＳｉを添加しないことによって実現できる。ｎ型コンタクト層３４ｂとノンドープコンタクト層３４ａとは同じ化合物半導体材料であり、格子不整合による結晶欠陥がないことが重要である。ｎ型コンタクト層３４ｂとノンドープコンタクト層３４ａとの界面には界面準位が存在しない。
【００２１】
次に公知のリソグラフィー技術を用いてソース及びドレイン電極を形成する領域のみフォトレジストを開口する。ソース・ドレイン電極となる金属として、Ｇｅ／Ａｕ／Ｎｉの３層金属膜を真空蒸着法にて成膜する。その後、リフトオフ法を用いてレジスト上に蒸着した不要な金属膜を除去することにより、ノンドープコンタクト層上の一部にソース電極３７とドレイン電極３６を形成する。
【００２２】
次にソース電極３７とドレイン電極３６の間にゲート電極３５を形成する。公知のリソグラフィー・エッチング技術を用いてゲート形成領域のみノンドープコンタクト層３４ａ及びｎ型コンタクト３４ｂ層の一部を除去し、ショットキ層３３を露出させる。具体的には、リソグラフィーはフォトレジストの塗布・露光・現像によって行われる。ショットキ層露出領域のレジスト開口部は、例えば幅０．７μmのスリットになっている。エッチングはクエン酸系エッチング液を用いたウエットエッチングにより、コンタクト層の材料であるＧａＡｓとショットキ層であるＡｌＧａＡｓのエッチング選択性を利用してＡｌＧａＡｓ表面を露出させる。ゲート電極３５に用いる金属はＰｔ／Ｔｉ／Ａｕの３層であり、真空蒸着とリフトオフ法により形成される。
【００２３】
ソース電極３７、ドレイン電極３６、ゲート電極３５を形成したのち、３００℃、９０秒のアニールによりゲート電極３５のＰｔをショットキ層３３に拡散させ、ショットキ接合を形成すると同時に、ソース電極３７、ドレイン電極３６のＡｕ、ＮｉとＧｅをノンドープコンタクト層３４ａ、ｎ型コンタクト層３４ｂまで拡散させ、ソース・ドレインのオーミック接合を形成する。ノンドープコンタクト層３４ａは、成膜の時点では絶縁性であるが、金属のＡｕ、ＮｉとＧｅが拡散することによって低抵抗となっている。
【００２４】
次にアンモニアとモノシランガスを原料とするプラズマＣＶＤ法にて、絶縁膜３８として、膜厚０．３μmのＳｉＮ（シリコン・ナイトライド）薄膜を成膜する。プラズマＣＶＤ法は、圧力７５Ｐａ、ＲＦ周波数４００ｋＨｚ、ＲＦパワー２００Ｗにて行う。ＳｉＮ膜の屈折率は１．９である。その後、配線層、パッシベーション膜（ＳｉＮ）、ボンディングパッド部開口を順次行う。
【００２５】
以上のプロセスによれば、プラズマＣＶＤ法によって成膜したＳｉＮ膜３８と、ノンドープコンタクト層３４ａの界面には界面準位が発生するが、電流の通り道であるｎ型コンタクト層３４ｂとの間には膜厚１０ｎｍのノンドープコンタクト層３４ａが存在するため、前記界面電荷が電流の通り道に影響を与えないようにすることができる。
【００２６】
図４は、本発明の効果を説明するための断面図であって、図３の拡大図である。半導体基板３１上に形成されたバッファ層３２と、バッファ層３２の上に形成されたショットキ層３３と、ショットキ層３３の上に設けられたｎ型コンタクト層３４ｂと、ｎ型コンタクト層３４ｂの上に設けられたノンドープコンタクト層３４ａを備え、ノンドープコンタクト層３４ａおよびｎ型コンタクト層３４ｂの一部に開口部が設けられており、この開口部内にゲート電極３５が形成されており、ノンドープコンタクト層３４ａ上の一部にドレイン電極３６が形成されており、少なくともノンドープコンタクト層３４ａの上でありドレイン電極３６が形成されていない領域の上には、絶縁膜３８が形成されている。
【００２７】
この発明による電界効果トランジスタは、ソース・ドレイン電極を形成するためのコンタクト層３４がｎ型不純物によりドープされた下層のｎ型コンタクト層３４ｂと上層のノンドープコンタクト層３４ａを含んでおり、ＳｉＮなどの絶縁膜３８と接している界面にはノンドープ層３４ａが接している。絶縁膜３８とノンドープコンタクト層３４ａとの界面には界面電荷３９が蓄積される可能性があるが、この界面電荷３９は電流の通り道であるｎ型コンタクト層３４ｂとは充分離れた位置にある。このため、界面電荷がｎ型コンタクト層３４ｂに与える影響はきわめて小さく、従来のＦＥＴのようにコンタクト層の一部が空乏化して電流の通り道が狭窄するという問題が解決されている。また、界面電荷密度のウエハー内での不均一性や、製造ロット間でのばらつきがＦＥＴの電気的特性に与える影響も少ないため、均一なＦＥＴを提供することができる。
【００２８】
（第２の実施形態）
図５は、本発明の第２の実施の形態を説明するための断面図である。半導体基板５１上に形成されたバッファ層５２と、バッファ層５２の上に形成されたバリア層５３と、バリア層５３の上に形成された第一のデルタドープ層５４と、第一のデルタドープ層５４の上に形成されたチャネル層５５と、チャネル層５５の上に形成された第二のデルタドープ層５６と、第二のデルタドープ層５６の上に形成されたショットキ層５７と、ショットキ層５７の上に設けられたｎ型コンタクト層５８ｂと、ｎ型コンタクト層５８ｂの上に設けられたノンドープコンタクト層５８ａを備え、ノンドープコンタクト層５８ａおよびｎ型コンタクト層５８ｂの一部に開口部が設けられており、この開口部内にゲート電極６１が形成されており、ノンドープコンタクト層５８ａ上の一部にドレイン電極５９およびソース電極６２が形成されており、少なくともノンドープコンタクト層５８ａの上でありドレイン電極５９ないしはソース電極６２が形成されていない領域の上には、絶縁膜６０が形成されている。
【００２９】
本発明の第２の実施の形態においては、各化合物半導体薄膜の成長は分子線エピタキシ（ＭＢＥ）法によって行う。まず半絶縁性ＧａＡｓ基板５１上にＭＢＥ法により膜厚１．５μmのＩｎＸＡｌ１−ＸＡｓバッファ層５２を設ける。バッファ層５２中のＩｎ組成Ｘは、ＧａＡｓ基板と接する最下部でＸ＝０、バリア層５３と接する最上部でＸ＝０．５となるよう、徐々に組成比が変わるように成膜する。
【００３０】
次に膜厚４００ｎｍのＩｎ０．４Ａｌ０．６Ａｓバリア５３層をエピタキシャルに成長する。このとき、バリア層５３の一部には、ドーパント濃度２×１０１２ｃｍ−２となるようにＳｉによるｎ型の、第１のデルタドープ層５４が設けられている。
【００３１】
次に膜厚２０ｎｍのノンドープＩｎ０．４Ｇａ０．６Ａｓチャネル層５５をエピタキシャルに成長する。
【００３２】
次に膜厚２５ｎｍのＩｎ０．４Ａｌ０．６Ａｓショットキ層５７をエピタキシャルに成長する。このとき、ショットキ層５７の一部にはドーパント濃度５×１０１２ｃｍ−２となるようにＳｉによるｎ型の、第２のデルタドープ層５６が設けられている。
【００３３】
チャネル層５５のＩｎ０．４Ｇａ０．６Ａｓはショットキ層５７のＩｎ０．４Ａｌ０．６Ａｓと比較してバンドギャップが狭いため、前記第１、第２のデルタドープ層から自由電子がノンドープのチャネル層５５に供給される。
【００３４】
次に膜厚１０ｎｍのｎ型コンタクト層５８ｂ、ノンドープコンタクト層５８ａを順次、エピタキシャルに成長させる。ｎ型コンタクト層はＳｉにて強いｎ型にドープしたＩｎ０．４Ｇａ０．６Ａｓであり、そのドーズ量は５×１０１８ｃｍ−３以上であることが望ましい。ノンドープコンタクト層はｎ型コンタクト層と同様Ｉｎ０．４Ｇａ０．６Ａｓであるが、ドーパントのＳｉを含まないようにしてある。これはＭＢＥにてＩｎ０．４Ｇａ０．６Ａｓコンタクト層を成膜する際に、前半の１０ｎｍの成長時はＳｉを添加し、後半の１０ｎｍの成長時はＳｉを添加しないことによって実現できる。ｎ型コンタクト層５８ｂとノンドープコンタクト層５８ａとは同じ化合物半導体材料であり、格子不整合による結晶欠陥がないことが重要である。ｎ型コンタクト層５８ｂとノンドープコンタクト層５８ａとの界面には界面準位が存在しない。
【００３５】
次に公知のリソグラフィー技術を用いてソース及びドレイン電極を形成する領域のみフォトレジストを開口する。ソース・ドレイン電極となる金属として、Ａｕ／Ｇｅ／Ａｕの３層金属膜を真空蒸着法にて成膜する。その後、リフトオフ法を用いてレジスト上に蒸着した不要な金属膜を除去することにより、ノンドープコンタクト層上の一部にソース電極６２とドレイン電極５９を形成する。
【００３６】
次にソース電極６２とドレイン電極５９の間にゲート電極６１を形成する。公知のリソグラフィー・エッチング技術を用いてゲート形成領域のみノンドープコンタクト層及びｎ型ドーパントコンタクト層の一部を除去し、ショットキ層５７を露出させる。具体的には、リソグラフィーはフォトレジストの塗布・露光・現像によって行われる。ショットキ層露出領域のレジスト開口部は、例えば幅０．５μmのスリットになっている。エッチングはクエン酸：過酸化水素水：アンモニア水：水の混合物を用いたウエットエッチングにより、コンタクト層の材料であるＩｎ０．４Ｇａ０．６Ａｓとショットキ層であるＩｎ０．４Ａｌ０．６Ａｓのエッチング選択性を利用してＩｎ０．４Ａｌ０．６Ａｓ表面を露出させる。ゲート電極６１に用いる金属はＰｔ／Ｔｉ／Ａｕの３層であり、真空蒸着とリフトオフ法により形成される。
【００３７】
ソース電極６２、ドレイン電極５９、ゲート電極６１を形成したのち、２９０℃、９０秒のアニールによりゲート電極６１のＰｔをショットキ層５７に拡散させ、ショットキ接合を形成すると同時に、ソース電極６２、ドレイン電極５９のＡｕとＧｅをノンドープコンタクト層５８ａ、ｎ型コンタクト層５８ｂまで拡散させ、ソース・ドレインのオーミック接合を形成する。ノンドープコンタクト層５８ａは、成膜の時点では絶縁性であるが、金属のＡｕとＧｅが拡散することによって低抵抗となっている。
【００３８】
次にアンモニアとモノシランガスを原料とするプラズマＣＶＤ法にて、絶縁膜６０として、膜厚０．３μmのＳｉＮ（シリコン・ナイトライド）薄膜を成膜する。プラズマＣＶＤ法は、圧力７５Ｐａ、ＲＦ周波数４００ｋＨｚ、ＲＦパワー２００Ｗにて行う。ＳｉＮ膜の屈折率は１．９である。その後、配線層、パッシベーション膜（ＳｉＮ）、ボンディングパッド部開口を順次行う。
【００３９】
以上のプロセスによれば、プラズマＣＶＤ法によって成膜したＳｉＮ膜６０と、ノンドープコンタクト層５８ａの界面には界面準位が発生するが、電流の通り道であるｎ型コンタクト層５８ｂとの間には膜厚１０ｎｍのノンドープコンタクト層５８ａが存在するため、前記界面電荷が電流の通り道に影響を与えないようにすることができる。
【符号の説明】
【００４０】
１１，３１，５１  半導体基板
１２，３２，５２  バッファ層
１３，３３，５７  ショットキ層
３４ａ，５８ａ  ノンドープコンタクト層
１４，３４ｂ，５８ｂ  ｎ型コンタクト層
１５，３５，６１  ゲート電極
１６，３６，５９  ドレイン電極
１７，３７，６２  ソース電極
１８，３８，６０  絶縁膜
１９，３９  界面電荷
２０  空乏層
５３  バリア層
５４  第１のデルタドープ層
５５  チャネル層
５６  第２のデルタドープ層
【図１】
2010219230.tif 000003
【図２】
2010219230.tif 000004
【図３】
2010219230.tif 000005
【図４】
2010219230.tif 000006
【図５】
2010219230.tif 000007