(57)【要約】【課題】分周比を増やしても選択回路動作の高速化を維持する。【解決手段】分周比に応じた一定周期の固定値をシフトレジスタ２の複数段のＤフリップフロップの各前段にそれぞれデコーダ３から出力し、デコーダ３からの出力信号と前段のＤフリップフロップからの出力信号から、最終段のＤフリップフロップＳＦＴＣＮＴ０からのロード信号ＬＯＡＤがハイレベルのときにデコーダ３からの出力信号にセレクタ４０〜４８により切り替える。複数段のＤフリップフロップＳＦＴＣＮＴ０〜８のうち最終段のフリップフロップＳＦＴＣＮＴ０からの出力信号がハイレベルのときに、最終段のフリップフロップＳＦＴＣＮＴ０からのＱ出力をトグルフリップフロップ５から分周信号ＤＩＶＯＵＴとして反転出力する。【選択図】図１
2010124228.tif 000002
【特許請求の範囲】
【請求項１】
被分周信号で動作する複数段のフリップフロップ構成のシフトレジスタ手段と、
分周比に応じた一定周期の固定値を該複数段のフリップフロップの各前段にそれぞれ出力するデコーダ手段と、
該複数段のフリップフロップの各前段にそれぞれ設けられ、該デコーダ手段からの出力信号と前段のフリップフロップからの出力信号を所定のロード信号のレベルに応じて切り替えるスイッチ手段と、
該複数段のフリップフロップのうち最終段のフリップフロップからの出力信号が一方レベルのときに、該最終段のフリップフロップからの出力を分周信号として反転出力する反転回路とを有する分周回路。
【請求項２】
前記所定のロード信号として、前記最終段のフリップフロップからの出力信号を用いる請求項１に記載の分周回路。
【請求項３】
被分周信号で動作する複数段のフリップフロップ構成のシフトレジスタ手段と、
分周比に応じた一定周期の固定値を該複数段のフリップフロップの各前段にそれぞれ出力するデコーダ手段と、
該複数段のフリップフロップの各前段にそれぞれ設けられ、該デコーダ手段からの出力と前段のフリップフロップからの出力信号をロード信号のレベルに応じて切り替えるスイッチ手段と、
該被分周信号の所定のクロック期間だけ、分周信号のハイレベル期間またはローレベル期間に追加するＷＡＩＴ＿ＬＡＴ信号を出力するＷＡＩＴ＿ＬＡＴ信号出力部と、
奇数分周でかつ反転回路からの出力信号が他方レベルのときに該ＷＡＩＴ＿ＬＡＴ信号を選択し、その他のときに該最終段のフリップフロップからの出力信号を選択して該反転回路に出力すると共に、この選択した出力信号を該ロード信号とするロード選択部とを有し、
該反転回路は、該最終段のフリップフロップからの出力信号または該ＷＡＩＴ＿ＬＡＴ信号が一方レベルのときに、その出力信号を反転出力する分周回路。
【請求項４】
前記スイッチ手段は、前記複数段のフリップフロップの各フリップフロップ毎に配設された２入力１出力のセレクタである請求項１〜３のいずれかに記載の分周回路。
【請求項５】
前記複数段のフリップフロップは、各クロック入力端子に前記被分周信号が入力され、最高分周数に対応した段数構成とする請求項１〜３のいずれかに記載の分周回路。
【請求項６】
前記反転回路はトグルフリップフロップで構成されている請求項１〜３のいずれかに記載の分周回路。
【請求項７】
前記ＷＡＩＴ＿ＬＡＴ信号出力部は、前記奇数分周でかつ前記反転回路からの出力信号が他方レベルでかつ、前記最終段のフリップフロップからの出力信号が一方レベルのときに「１」、その他のときに「０」を選択するセレクタと、該セレクタからの出力信号がデータ入力されると共に、前記被分周信号がクロック入力されるフリップフロップとを有し、該フリップフロップからの出力信号を前記ＷＡＩＴ＿ＬＡＴ信号とする請求項３に記載の分周回路。
【請求項８】
前記反転回路からの出力信号を受け、奇数分周の場合と偶数分周の場合とを選択して、デューティ比が制御された分周信号を出力する分周信号出力部をさらに有する請求項３に記載の分周回路。
【請求項９】
前記分周信号出力部は、前記反転回路からの出力信号がデータ入力されると共に、前記被分周信号の反転信号がクロック入力されるフリップフロップと、該フリップフロップからの出力信号と該反転回路からの出力信号の論理和をとる論理和回路と、該反転回路からの出力信号と論理和回路からの出力信号を奇数分周か偶数分周かに応じて選択して前記分周信号を出力するセレクタとを有する請求項８に記載の分周回路。
【請求項１０】
前記分周信号はデューティ比が５０パーセントである請求項８または９に記載の分周回路。
【請求項１１】
前記所定のクロック期間は、１クロック期間である請求項３に記載の分周回路。
【請求項１２】
前記シフトレジスタ手段は、前記分周比が２Ｎ（Ｎは自然数）分周するまで対応する場合、Ｎ＋１段のフリップフロップ構成とする請求項１または３に記載の分周回路。
【請求項１３】
前記デコーダ手段からの出力は、Ｎ＋１桁のビット信号であり、各ビットが前記複数段のフリップフロップの各前段にそれぞれ出力される請求項１，３および１２のいずれかに記載の分周回路。
【請求項１４】
前記デコーダ手段からの出力は、９桁のビット信号の場合に、前記分周比が「２」または「３」で「００００００００１」とし、該分周比が「４」または「５」で「０００００００１０」とし、該分周比が「６」または「７」で「００００００１００」とし、該分周比が「８」または「９」で「００００００１０００」とし、該分周比が「１０」または「１１」で「００００１００００」とし、該分周比が「１２」または「１３」で「０００１０００００」とし、該分周比が「１４」または「１５」で「００１００００００」とし、該分周比が「１６」で「０１０００００００」とする請求項１３に記載の分周回路。
【請求項１５】
請求項１〜１４のいずれかに記載の分周回路が内蔵された電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主にデジタル機器に使用され、半導体装置に集積される整数の分周回路およびこれを用いた電子機器に関する。
【背景技術】
【０００２】
この種の半導体装置において集積化される従来の分周回路からの分周出力として、デューティ５０パーセントで安定して動作すること、高速なものを分周できることが要求される。
【０００３】
特に、システム内に限られた周波数のクロック入力しかなく、無線などへの影響が出ない限られた周波数を作成しなければならない場合が多い。
【０００４】
限られた周波数のクロックを入力し、そのクロックを元にＰＬＬ回路で高速化しそれを分周して作成する。なるべく細かい周波数を作成するためには、できるだけ高い周波数から大きな分周を行うことにより実現できる。また、分周比はシステムにより変わるため可変（プログラマブル）であることが望ましい。
【０００５】
このような従来の分周回路については特許文献１に提案されている。
図６は、特許文献１に開示されている従来の整数分周回路を示すブロック図である。図７は、図６の整数分周回路の各ブロックの回路図である。
【０００６】
図６および図７において、従来の整数分周回路１００は、クロック入力端子ＣＫに被分周信号ＣＬＫが入力されるシフトレジスタ１０１と、このシフトレジスタ１０１を構成する複数のフリップフロップのうち、隣接する第１の出力信号Ａと第２の出力信号Ｂの２つのＱ出力が入力され、シフトレジスタ１０１の信号入力端子Ｄに帰還信号Ｃを出力する帰還信号作成部１０２と、被分周信号ＣＬＫ、帰還信号Ｃ、奇数分周か偶数分周を切り替える切替指令信号ＯＤＤＥＶＥＮおよび第３の出力信号Ｆが入力されて分周信号ＤＥＶＯＵＴを出力する分周出力作成部１０３とを有している。
【０００７】
帰還信号作成部１０２は、一方の入力端子に切替指令信号ＯＤＤＥＶＥＮが入力され、他方の入力端子にシフトレジスタ１０１の第２の出力信号Ｂ（シフトレジスタ１０１を構成する最終段のＤフリップフロップ１１５の出力信号）が入力されるＮＡＮＤ回路１０２ａと、一方の入力端子にＮＡＮＤ回路１０２ａからの出力信号ＮＢが入力され、他方の入力端子にシフトレジスタ１０１の第１の出力信号Ａ（シフトレジスタ１０１を構成する最終段から一つ手前のＤフリップフロップ１１４の出力信号）が入力されるＮＡＮＤ回路１０２ｂとを有し、ＮＡＮＤ回路１０２ｂから帰還信号Ｃをシフトレジスタ１０１および分周出力作成部１０３に出力するようになっている。
【０００８】
帰還信号作成部１０２に、奇数分周か偶数分周を切り替える切替指令信号ＯＤＤＥＶＥＮを入力することにより、奇数分周と偶数分周の選択を行う。この切替指令信号ＯＤＤＥＶＥＮは、「ローレベル」入力では、帰還信号作成部１０２の第２の出力信号Ｂを無効にすると共に、分周出力作成部１０３のＤフリップフロップ１０３ｂをセット状態にしている。
【０００９】
分周出力作成部１０３は、図６の信号入力端子Ｄに帰還信号作成部１０２からの帰還信号Ｃを入力し、クロック入力端子ＣＫに信号反転回路１０３ａで反転された被分周信号ＣＬＫが入力されるＤフリップフロップ１０３ｂと、一方の入力端子にＤフリップフロップ１０３ｂからの出力信号が入力され、他方の入力端子にシフトレジスタ１０１の第３の出力信号Ｆ（シフトレジスタ１０１を構成する初段のＤフリップフロップ１１１の出力信号に限定される）が入力される論理積回路１０３ｃとを有している。
【００１０】
ここで、上記整数分周回路１００の動作について、図７を参照しながら図８および図９のタイミングチャートに基づいて説明する。
【００１１】
まず、切替指令信号ＯＤＤＥＶＥＮがハイレベルにおいて、時刻ｔ１以前のシフトレジスタ１０１はリセット状態とする。時刻ｔ１でシフトレジスタ１０１を構成する初段のＤフリップフロップ１１１のＱ出力が被分周信号ＣＬＫの立ち上がりタイミングで「ローレベル」から「ハイレベル」に移行し、以後順次時刻ｔ２，ｔ３，ｔ４でＤフリップフロップ１１２，１１３，１１４の各Ｑ出力がそれぞれ「ローレベル」から「ハイレベル」に順次移行する。
【００１２】
分周比の奇数・偶数選択の切替指令信号ＯＤＤＥＶＥＮは「ハイレベル」入力の奇数分周が選択されているとすると、時刻ｔ５では、帰還信号作成部１０２を構成するＮＡＮＤ回路１０２ａの出力信号ＮＢは「ローレベル」から「ハイレベル」に移行し、帰還信号作成部１０２を構成するＮＡＮＤ回路１０２ｂの出力、即ち帰還信号Ｃは「ハイレベル」から「ローレベル」に移行する。
【００１３】
この帰還信号Ｃが、シフトレジスタ１０１の初段のＤフリップフロップ１１１の信号入力端子Ｄに入力されているので、時刻ｔ６でＤフリップフロップ１１１のＱ出力が「ハイレベル」から「ローレベル」に移行し、以後順次時刻ｔ７，ｔ８，ｔ９でＤフリップフロップ１１２，１１３，１１４の各Ｑ出力が「ハイレベル」から「ローレベル」へ順次移行し、時刻ｔ１０で、ＮＡＮＤ回路１０２ａの出力信号ＮＢが「ハイレベル」から「ローレベル」に移行する。
【００１４】
また、帰還信号Ｃは、時刻ｔ９で、Ｄフリップフロップ１１４のＱ出力（第１の出力信号Ａ）が「ハイレベル」から「ローレベル」に移行することにより、「ローレベル」から「ハイレベル」に移行する。このため、時刻ｔ１０では、初段のＤフリップフロップ１１１のＱ出力は「ローレベル」から「ハイレベル」に移行する。シフトレジスタ１０１と帰還信号作成部１０２の動作は時刻ｔ１０以降、時刻ｔ１から時刻ｔ１０までの動作と同じ動作が繰り返される。
【００１５】
一方、帰還信号Ｃは、分周出力作成部１０３を構成するＤフリップフロップ１０３ｂと被分周信号ＣＬＫの反転信号で被分周信号ＣＬＫの半周期（Ｔ／２）遅らされて、Ｄフリップフロップ１０３ｂの信号入力端子に入力され、そのＱ出力としての信号Ｅが論理積回路１０３ｃの一方入力端子に入力される。また、論理積回路１０３ｃの他方入力端子には、シフトレジスタ１０１の初段のＤフリップフロップ１１１のＱ出力として被分周信号ＣＬＫの１周期（Ｔ）遅らされた第３の出力信号Ｆが入力されている。この第３の出力信号Ｆと出力信号Ｅの論理積を論理積回路１０３ｃでとることによって時刻ｔ１から時刻ｔ５．５まで「ハイレベル」期間で、時刻ｔ５．５から時刻ｔ１０まで「ローレベル」期間となる９分の１分周出力を分周信号出力ＤＥＶＯＵＴとして出力することができる。ここでは、２Ｎ＋１＝９、Ｎ＝４の場合を図示している。
【００１６】
次に、分周比の奇数・偶数選択の切替指令信号ＯＤＤＥＶＥＮの入力信号は「ローレベル」入力の偶数分周が選択されている場合、即ち、２Ｎ＝８となる８分の１分周出力を得る動作について説明する。
【００１７】
切替指令信号ＯＤＤＥＶＥＮが「ローレベル」入力であるため、帰還信号作成部１０２のＮＡＮＤ回路１０２ａの出力信号ＮＢは「ハイレベル」で固定となり、帰還信号ＣはＤフリップフロップ１１４のＱ出力（第１の出力信号Ａ）の反転信号となる。また、分周出力作成部１０３のＤフリップフロップ１０３ｂは、常にセット状態であるため、分周出力作成部１０３の分周信号出力ＤＥＶＯＵＴにはシフトレジスタ１０１の初段のＤフリップフロップ１１１からの第３の出力信号ＦであるＤフリップフロップ１１１のＱ出力信号がそのまま出力されている。
【００１８】
切替指令信号ＯＤＤＥＶＥＮが「ローレベル」入力において、図９に示すように、帰還信号Ｃは時刻ｔ４で「ハイレベル」から「ローレベル」に移行するので、Ｄフリップフロップ１１１のＱ出力は、次の時刻ｔ５で「ハイレベル」から「ローレベル」に移行する。さらに、帰還信号Ｃが「ローレベル」から「ハイレベル」に移行するのは、時刻ｔ８であり、次の時刻ｔ９でＤフリップフロップ１１１のＱ出力（第３の出力信号Ｆ）は「ローレベル」から「ハイレベル」に移行する。時刻ｔ９以降は、同じ動作が繰り返され、分周信号出力ＤＥＶＯＵＴには被分周信号ＣＬＫの８分の１分周出力をデューティ比５０パーセントで出力することができる。
【００１９】
以上説明したように、切替指令信号ＯＤＤＥＶＥＮの入力が「ハイレベル」の場合は２Ｎ＋１分周を行い、切替指令信号ＯＤＤＥＶＥＮの入力が「ローレベル」の場合は２Ｎ分周を行うことができる従来の整数分周回路１００を得ることができる。ここで、Ｎの値は、シフトレジスタ１０１の第１，第２の出力信号Ａ，Ｂの選択をどの隣接したＤフリップフロップの出力に設定するかで連続的に決定することができるので、図１０に示すように、この設定選択に関して、各ＤフリップフロップのＱ出力端子側にスイッチ回路１０４を設けて奇数分周または偶数分周や分周比の切り替えをプログラマブル化することも可能である。
【特許文献１】特開２００７−７４６３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上記特許文献に開示されている従来の整数分周回路１００および１００Ａでは、第１の出力信号Ａおよび第２の出力信号Ｂの選択を複数段のＤフリップフロップのどの出力から取るかによって分周比が決まり、分周比が増えるほどシフトレジスタのＤフリップフロップの段数が増える。奇数分周または偶数分周や分周比をプログラマブル化するために、整数分周回路１００Ａの第１の出力信号Ａおよび第２の出力信号Ｂの選択をどのＤフリップフロップのＱ出力に設定するかで連続的に決定ができるものであり、第１の出力信号Ａおよび第２の出力信号Ｂの前に、図１０に示すように、スイッチ回路１０４として、分周可能なＤフリップフロップの段数、つまり、２Ｎ分周まで可能ならばＮ入力の多段入力１出力のセレクタが別途必要となる。
【００２１】
例えば３２分周を実現するには、スイッチ回路１０４として、１６信号から１信号を選択するセレクタが必要になる。これにより、この選択回路動作の高速化が分周比を増やせば増やすほど遅延が生じて難しくなるという問題を有している。
【００２２】
本発明は、上記従来の問題を解決するもので、分周比を増やしても選択回路動作の高速化を維持することができる分周回路およびこれを用いた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明の分周回路は、被分周信号で動作する複数段のフリップフロップ構成のシフトレジスタ手段と、分周比に応じた一定周期の固定値を該複数段のフリップフロップの各前段にそれぞれ出力するデコーダ手段と、該複数段のフリップフロップの各前段にそれぞれ設けられ、該デコーダ手段からの出力信号と前段のフリップフロップからの出力信号を所定のロード信号のレベルに応じて切り替えるスイッチ手段と、該複数段のフリップフロップのうち最終段のフリップフロップからの出力信号が一方レベルのときに、該最終段のフリップフロップからの出力を分周信号として反転出力する反転回路とを有するものであり、そのことにより上記目的が達成される。
【００２４】
また、好ましくは、本発明の分周回路における所定のロード信号として、前記最終段のフリップフロップからの出力信号を用いる。
【００２５】
また、本発明の分周回路は、被分周信号で動作する複数段のフリップフロップ構成のシフトレジスタ手段と、分周比に応じた一定周期の固定値を該複数段のフリップフロップの各前段にそれぞれ出力するデコーダ手段と、該複数段のフリップフロップの各前段にそれぞれ設けられ、該デコーダ手段からの出力と前段のフリップフロップからの出力信号をロード信号のレベルに応じて切り替えるスイッチ手段と、該被分周信号の所定のクロック期間だけ、分周信号のハイレベル期間またはローレベル期間に追加するＷＡＩＴ＿ＬＡＴ信号を出力するＷＡＩＴ＿ＬＡＴ信号出力部と、奇数分周でかつ反転回路からの出力信号が他方レベルのときに該ＷＡＩＴ＿ＬＡＴ信号を選択し、その他のときに該最終段のフリップフロップからの出力信号を選択して該反転回路に出力すると共に、この選択した出力信号を該ロード信号とするロード選択部とを有し、該反転回路は、該最終段のフリップフロップからの出力信号または該ＷＡＩＴ＿ＬＡＴ信号が一方レベルのときに、その出力信号を反転出力するものであり、そのことにより上記目的が達成される。
【００２６】
さらに、好ましくは、本発明の分周回路におけるスイッチ手段は、前記複数段のフリップフロップの各フリップフロップ毎に配設された２入力１出力のセレクタである。
【００２７】
さらに、好ましくは、本発明の分周回路における複数段のフリップフロップは、各クロック入力端子に前記被分周信号が入力され、最高分周数に対応した段数構成とする。
【００２８】
さらに、好ましくは、本発明の分周回路における反転回路はトグルフリップフロップで構成されている。
【００２９】
さらに、好ましくは、本発明の分周回路におけるＷＡＩＴ＿ＬＡＴ信号出力部は、前記奇数分周でかつ前記反転回路からの出力信号が他方レベルでかつ、前記最終段のフリップフロップからの出力信号が一方レベルのときに「１」、その他のときに「０」を選択するセレクタと、該セレクタからの出力信号がデータ入力されると共に、前記被分周信号がクロック入力されるフリップフロップとを有し、該フリップフロップからの出力信号を前記ＷＡＩＴ＿ＬＡＴ信号とする。
【００３０】
さらに、好ましくは、本発明の分周回路における反転回路からの出力信号を受け、奇数分周の場合と偶数分周の場合とを選択して、デューティ比が制御された分周信号を出力する分周信号出力部をさらに有する。
【００３１】
さらに、好ましくは、本発明の分周回路における分周信号出力部は、前記反転回路からの出力信号がデータ入力されると共に、前記被分周信号の反転信号がクロック入力されるフリップフロップと、該フリップフロップからの出力信号と該反転回路からの出力信号の論理和をとる論理和回路と、該反転回路からの出力信号と論理和回路からの出力信号を奇数分周か偶数分周かに応じて選択して前記分周信号を出力するセレクタとを有する。
【００３２】
さらに、好ましくは、本発明の分周回路における分周信号はデューティ比が５０パーセントである。
【００３３】
さらに、好ましくは、本発明の分周回路における所定のクロック期間は、１クロック期間である。
【００３４】
さらに、好ましくは、本発明の分周回路におけるシフトレジスタ手段は、前記分周比が２Ｎ（Ｎは自然数）分周するまで対応する場合、Ｎ＋１段のフリップフロップ構成としている。
【００３５】
さらに、好ましくは、本発明の分周回路におけるデコーダ手段からの出力は、Ｎ＋１桁のビット信号であり、各ビットが前記複数段のフリップフロップの各前段にそれぞれ出力される。
【００３６】
さらに、好ましくは、本発明の分周回路におけるデコーダ手段からの出力は、９桁のビット信号の場合に、前記分周比が「２」または「３」で「００００００００１」とし、該分周比が「４」または「５」で「０００００００１０」とし、該分周比が「６」または「７」で「００００００１００」とし、該分周比が「８」または「９」で「００００００１０００」とし、該分周比が「１０」または「１１」で「００００１００００」とし、該分周比が「１２」または「１３」で「０００１０００００」とし、該分周比が「１４」または「１５」で「００１００００００」とし、該分周比が「１６」で「０１０００００００」としている。
【００３７】
本発明の電子機器は、本発明の上記分周回路が内蔵されたものであり、そのことにより上記目的が達成される。
【００３８】
上記構成により、以下、本発明の作用を説明する。
【００３９】
本発明においては、被分周信号で動作する複数段のフリップフロップ構成のシフトレジスタ手段と、分周比に応じた一定周期の固定値を複数段のフリップフロップの各前段にそれぞれ出力するデコーダ手段と、複数段のフリップフロップの各前段にそれぞれ設けられ、デコーダ手段からの出力信号と前段のフリップフロップからの出力信号を所定のロード信号のレベルに応じて切り替えるスイッチ手段と、複数段のフリップフロップのうち最終段のフリップフロップからの出力信号が一方レベルのときに、最終段のフリップフロップからの出力を分周信号として反転出力する反転回路とを有している。偶数分周の場合だけではなく、奇数分周もプログラマブルに含む場合には、被分周信号の所定のクロック期間だけ、分周信号のハイレベル期間またはローレベル期間に追加するＷＡＩＴ＿ＬＡＴ信号を出力するＷＡＩＴ＿ＬＡＴ信号出力部と、奇数分周でかつ反転回路からの出力信号が他方レベルのときに該ＷＡＩＴ＿ＬＡＴ信号を選択し、その他のときに該最終段のフリップフロップからの出力信号を選択して反転回路に出力すると共に、この選択した出力信号を該ロード信号とするロード選択部とを有し、この反転回路は、最終段のフリップフロップからの出力信号またはＷＡＩＴ＿ＬＡＴ信号が一方レベルのときに、その出力信号を反転出力するようにする。
【００４０】
これによって、分周回路の複数段のフリップフロップ手段毎にスイッチ手段を設けているため、分周比に依存しない選択回路構成となり、分周比を増やすと、フリップフロップ手段の段数が増えて回路動作は遅延するものの、分周回路の複数段のフリップフロップ手段毎にスイッチ手段を設けられているため、スイッチ手段は２入力１出力となって選択による回路動作の高速化は阻害されない。
【００４１】
このように、分周比に依存しない選択回路構成にすることにより、より高速な分周回路を構成することが可能となって、システムから要求されるクロック周波数を作成できる組み合わせが増える。
【発明の効果】
【００４２】
以上により、本発明によれば、分周回路の複数段のフリップフロップ手段毎にスイッチ手段を設けているため、分周比を増やすと、フリップフロップ手段の段数は増えて回路動作は遅延するものの、スイッチ手段による選択回路動作の高速化を維持することができる。
【００４３】
このように、分周比に依存しない選択回路構成にすることにより、より高速な分周回路を構成することができるため、システムから要求されるクロック周波数を作成できる組み合わせを増加させることができる。
【発明を実施するための最良の形態】
【００４４】
以下に、本発明の分周回路の実施形態１，２について図面を参照しながら詳細に説明する。
【００４５】
（実施形態１）
図１は、本発明の実施形態１に係る分周回路の要部構成例を示す回路図である。ここでは、分周比が偶数の場合について説明する。
【００４６】
図１において、本実施形態の分周回路１は、クロック入力端子ＣＫに被分周信号ＣＬＫが入力される複数段のＤフリップフロップ構成のシフトレジスタ手段としてのシフトレジスタ２と、分周比に応じた一定周期の固定値（図２のロード値）を複数段のＤフリップフロップの各前段にそれぞれ出力するデコーダ手段としてのデコーダ３と、複数段のＤフリップフロップの各前段にそれぞれ設けられ、デコーダ３からの出力とフリップフロップからの出力を、シフトレジスタ２の最終段のＤフリップフロップＳＦＴＣＮＴ０からのＱ出力をロード信号ＬＯＡＤとして切り替え制御する２入力１出力のスイッチ手段としてのセレクタ４０〜４８と、シフトレジスタ２の最終段のＱ出力信号を受け、その最終段のＱ出力のロード信号がハイレベルのときにＱ出力として分周信号ＤＩＶＯＵＴを反転出力する分周信号出力手段としての反転回路であるトグルフリップフロップ５とを有している。
【００４７】
シフトレジスタ２は、複数段（ここでは１６分周までの回路として９段）のＤフリップフロップ構成であり、分周比が２Ｎ分周するまで対応する場合、Ｎ＋１個のＤフリップフロップ（ここでは、１４分周の場合でＤフリップフロップＳＦＴＣＮＴ０〜７）を持ち、ロード信号ＬＯＡＤがハイレベルに同期して、デコーダ３からの固定値（ロード値）をセレクタ４０〜４８が選択できるようになっている。そのロードする固定値（ロード値）は分周比によって、図２のように決まる値である。
【００４８】
図２において、分集比が「２」のとき、これが変換されてデコーダ３の９出力端子から９桁（９ビット）の「００００００００１」が出力されて、図１に示すように、最終段のＤフリップフロップＳＦＴＣＮＴ０のセレクタ４０の一方入力端子にのみ「１」が入力される。次のクロックタイミングで最終段のＤフリップフロップＳＦＴＣＮＴ０のＱ出力がハイレベルで「１」が出力される。これがロード信号になってセレクタ４０の一方入力端子に入力される「１」が選択されて、全てロードしっぱなしの状態で「１」が繰り返しトグルフリップフロップ５に出力されて１クロック周期の「１」で分周信号ＤＩＶＯＵＴが反転することになる。
【００４９】
さらに、分集比が「４」のとき、これが変換されてデコーダ３の９出力端子から９桁（９ビット）の「０００００００１０」が出力されて、図１に示すように、ＤフリップフロップＳＦＴＣＮＴ１のセレクタ４１の一方入力端子にのみ「１」が入力される。一つ置いたクロックタイミングで最終段のＤフリップフロップＳＦＴＣＮＴ０のＱ出力がハイレベルで「１」が出力される。これがロード信号になってセレクタ４１の一方入力端子に入力される「１」が選択されて、「０１」が繰り返しトグルフリップフロップ５に出力されて２クロック周期毎の「１」で分周信号ＤＩＶＯＵＴが反転することになる。
【００５０】
さらに、分集比が「１４」のとき、これが変換されてデコーダ３の９出力端子から９桁（９ビット）の「００１００００００」が出力されて、図１に示すように、ＤフリップフロップＳＦＴＣＮＴ６のセレクタ４６の一方入力端子にのみ「１」が入力される。その後のタイミングで最終段のＤフリップフロップＳＦＴＣＮＴ０のＱ出力がハイレベルで「１」が出力される。このハイレベルがロード信号になってセレクタ４６の一方入力端子に入力される「１」が選択されて、「００００００１」が繰り返しトグルフリップフロップ５に出力されて７クロック周期毎の「１」で分周信号ＤＩＶＯＵＴが反転することになる。
【００５１】
ここで、上記構成の分周回路１の動作について、偶数分周、例えば１４分周の場合を、図３の１４分周のタイミングチャートを一例として更に詳細に説明する。
【００５２】
分周は、一定周期によってハイレベルとローレベルを繰り返し反転することによりデューティ５０パーセントの分周信号ＤＩＶＯＵＴを作成することができる。このためには、２Ｎ分周の場合は、Ｎクロックの周期で被分周信号ＣＬＫを反転させれば、ハイレベルとローレベルの期間が一定になる。
【００５３】
図３に示すように、クロック周期Ｔ１で、ロード信号ＬＯＡＤがハイレベルにより、次の周期Ｔ２でシフトレジスタ２には、予め決められた分周比による固定値がロードされる。この場合、図２の１４分周に対応したロード値「００１００００００」の「０４０ｈ」がロードされる。ロードされた値は、次のクロックにより、下位ビットにシフトされ、上位には「１」が入力されていく。ＤフリップフロップＳＦＴＣＮＴ０は各周期で「０」が続いているが、周期Ｔ８で周期Ｔ２のときにロードした値のこの例ではＤフリップフロップＳＦＴＣＮＴ６の「１」がＤフリップフロップＳＦＴＣＮＴ０に到達し、これにより、トグルフリップフロップ５のＱ出力信号が反転する。これと同時に、ＬＯＡＤもしなおされ、周期Ｔ９で固定値をロードする。以降この繰り返しにより分周を行う。
【００５４】
このとき、シフトレジスタ２の上位に「１」を入れているのは、もし仮に、「０」で埋めていくと、何らかのノイズや何かでシフトレジスタ２内の信号に「１」が消えてしまった場合に、ＤフリップフロップＳＦＴＣＮＴ０に「１」が入力されなくなり、永遠に固定値をロードできなくなる。ＬＯＡＤ信号が「１」にならないと分周がされないことにならないようにするためであり、「１」を埋めおけば。ロード信号ＬＯＡＤは必ず発生するため、ノイズにより問題が起きても止まってしまうことはなく、自動復帰できる。
【００５５】
分周比が増えた場合でも、シフトレジスタ２のビット数が変わるだけで、各ビットにロードするためのセレクタ４０〜４８は２入力１出力であり、選択回路動作の高速化が妨げられるものではない。
【００５６】
以上により、本実施形態１においては、分周比に応じた一定周期の固定値をシフトレジスタ２の複数段のＤフリップフロップの各前段にそれぞれデコーダ３から出力し、デコーダ３からの出力信号と前段のＤフリップフロップからの出力信号から、最終段のＤフリップフロップＳＦＴＣＮＴ０からのロード信号ＬＯＡＤがハイレベルのときにデコーダ３からの出力信号にセレクタ４０〜４８により切り替える。複数段のＤフリップフロップＳＦＴＣＮＴ０〜８のうち最終段のフリップフロップＳＦＴＣＮＴ０からの出力信号がハイレベルのときに、最終段のフリップフロップＳＦＴＣＮＴ０からのＱ出力をトグルフリップフロップ５から分周信号ＤＩＶＯＵＴとして反転出力する。これによって、分周回路１の複数段のＤフリップフロップＳＦＴＣＮＴ０〜８のそれぞれの前段毎に、セレクタ４０〜４８をそれぞれを設けているため、分周比を増やすと、Ｄフリップフロップの段数は増えて回路動作は遅延するものの、セレクタ４０〜４８それぞれによる選択回路動作の高速化を維持することができる。
【００５７】
（実施形態２）
上記実施形態１では、偶数分周の場合について説明したが、本実施形態２では、偶数分周だけではなく奇数分周の場合をも行うことができる場合について説明する。
【００５８】
図４は、本発明の実施形態２に係る分周回路の要部構成例を示す回路図である。ここでは、分周比が特に奇数の場合について説明する。
【００５９】
図４において、本実施形態の分周回路１Ａは、クロック入力端子ＣＫに被分周信号ＣＬＫが入力される複数段のＤフリップフロップ構成のシフトレジスタ手段としてのシフトレジスタ２と、分周比に応じた一定周期の固定値（図２のロード値）を複数段のＤフリップフロップの各前段にそれぞれ出力するデコーダ手段としてのデコーダ３と、複数段のＤフリップフロップの各前段にそれぞれ設けられ、デコーダ３からの出力とフリップフロップからの出力を、ロード信号ＬＯＡＤにより切り替え制御する２入力１出力のスイッチ手段としてのセレクタ４０〜４８とを有している。
【００６０】
また、この分周回路１Ａは、奇数分周でかつトグルフリップフロップ５からのＱ出力がローレベルでかつ最終段のＤフリップフロップＳＦＴＣＮＴ０からのＱ出力がハイレベルのときに「１」、その他のときに「０」となる出力信号ＷＡＩＴ＿ＬＡＴをロード選択部６に出力するＷＡＩＴ＿ＬＡＴ信号出力部７と、奇数分周でかつトグルフリップフロップ５からのＱ出力がローレベルのときに出力信号ＷＡＩＴ＿ＬＡＴを選択し、その他のときに最終段のＤフリップフロップＳＦＴＣＮＴ０からのＱ出力を選択してトグルフリップフロップ５に出力すると共に、ロード信号ＬＯＡＤとして出力するロード選択部６とを更に有している。
【００６１】
出力信号ＷＡＩＴ＿ＬＡＴを使って分周信号の１サイクル毎に１周期だけ待ってロードする機能をＷＡＩＴ＿ＬＡＴ信号出力部７およびロード選択部６によって実現している。ここでは、分周信号のローレベル期間を１クロックサイクル分だけ伸ばしている。これによって、上記実施形態１では、７周期と７周期で１４分周などの偶数分周の場合について説明したが、ここでは例えば、７周期がハイレベルで、分周信号の１サイクル毎に１周期（１クロック）だけ待って８周期がローレベルの１５分周など奇数分周を行うことができる。
【００６２】
さらに、この分周回路１Ａは、シフトレジスタ２の最終段のＱ出力または、周期が一つ多くするためのＷＡＩＴ＿ＬＡＴ信号出力部７のＤフリップフロップのＱ出力の信号ＷＡＩＴ＿ＬＡＴを受け、その最終段のＱ出力信号または信号ＷＡＩＴ＿ＬＡＴがハイレベルのときに（ロード選択部６からの出力が「１」のときに）、そのＱ出力信号を反転出力する反転回路であるトグルフリップフロップ５を有し、このトグルフリップフロップ５からのＱ出力信号を受け、分周信号ＤＩＶＯＵＴを出力するように構成していもよいが、ここでは、トグルフリップフロップ５に加えて、分周信号のハイレベル期間とローレベル期間とが同じになるように分周信号出力部８を更に有している。
【００６３】
この分周信号出力部８は、ロード選択部６で選択されたロード信号ＬＯＡＤが「１」のときに同期して、Ｑ出力を反転させる反転回路としてのトグルフリップフロップ５からの信号ＴＦＦＯＵＴを被分周信号ＣＬＫの反転でラッチし、ラッチされたＴＦＦラッチ信号と信号ＴＦＦＯＵＴのＯＲ回路（論理和回路）により論理和演算をしたＯＲ回路の出力信号とトグルフリップフロップ５のＱ出力である信号ＴＦＦＯＵＴとから、奇数分周／偶数分周に応じたセレクタによる選択によって、セレクタの出力端から、デューティ５０パーセントの分周信号ＤＩＶＯＵＴを出力するようになっている。
【００６４】
このように、奇数分周の場合にも偶数分周の場合と同様、分周信号出力部８によりデューティ５０パーセントとなる分周信号を得ている。
【００６５】
シフトレジスタ２は、分周比が２Ｎ分周、または２Ｎ＋１分周するまで対応する場合、Ｎ＋１個のＤフリップフロップを持ち、ロード信号ＬＯＡＤがハイレベルに同期して、固定値をロードすることができるようになっている。そのロードする固定値は、分周比によって、図２のように決まる値である。
【００６６】
ここで、上記構成の分周回路１Ａの動作について、奇数分周、例えば７分周の場合を、図５の７分周のタイミングチャートを一例として更に詳細に説明する。
【００６７】
分周は、一定周期によってハイレベルとローレベルを反転することによりデューティ５０パーセントの信号を作成できるようにするが、奇数のためデューティ５０パーセントを満たすためには、ＷＡＩＴ＿ＬＡＴ信号により分周信号ＤＩＶＯＵＴのローレベルの期間だけ１周期多い信号を作成し、図４の分周信号出力部８のＤフリップフロップのＱ出力のように、それを半サイクルずらした信号とトグルフリップフロップ５からのＱ出力ＴＦＦＯＵＴとを、ＯＲ演算して分周信号ＤＩＶＯＵＴを出力するものである。
【００６８】
ＷＡＩＴ＿ＬＡＴ信号によりローレベルの期間だけ被分周信号ＣＬＫが１サイクル（１周期）多い信号を作成する場合について詳細に説明をする。なお、ＷＡＩＴ＿ＬＡＴ信号によりハイレベルの期間だけ被分周信号ＣＬＫが１サイクル（１周期）多い信号を作成してもよい。
【００６９】
シフトレジスタ２によって、一定の周期で最終段のＤフリップフロップＳＦＴＣＮＴ０から「１」がＱ出力されるが、一定の周期でトグルフリップフロップ５がハイレベルとローレベルを単に反転させるだけでは、ローレベルの期間だけ１クロックサイクルだけ多くすることができない。
【００７０】
このため、トグルフリップフロップ５のＱ出力ＴＦＦＯＵＴがローレベルの期間のみ、ロード信号（ＬＯＡＤ）とトグルフリップフロップ５の反転を１クロックサイクルだけ遅らせることにより実現している。つまり、最終段のＤフリップフロップＳＦＴＣＮＴ０からのＱ出力と、現在の分周比（奇数分周か偶数分周か）、トグルフリップフロップ５からのＱ出力ＴＦＦＯＵＴのレベル値を見て、奇数分周でＱ出力ＴＦＦＯＵＴ  つまり分周信号がローレベルのときに、最終段のＤフリップフロップＳＦＴＣＮＴ０からの出力値（Ｑ出力）が「１」でハイレベルの場合に「１」を、その他の場合に「０」をラッチするＷＡＩＴ＿ＬＡＴ信号をＷＡＩＴ＿ＬＡＴ信号出力部７が作成する。そのＷＡＩＴ＿ＬＡＴ信号と、最終段のＤフリップフロップＳＦＴＣＮＴ０から、奇数分周で、トグルフリップフロップ５からのＱ出力ＴＦＦＯＵＴが「０」のローレベルのときにＷＡＩＴ＿ＬＡＴ信号を、その他のときに最終段のＤフリップフロップＳＦＴＣＮＴ０からのＱ出力を選択して、これをロード信号ＬＯＡＤとしてロード選択部６から出力する。
【００７１】
これによって、ロード選択部６からからのロード信号（ＬＯＡＤ）は、トグルフリップフロップ５からのＱ出力ＴＦＦＯＵＴが「０」のローレベルのときに１クロックサイクル（１クロック周期）遅れて、ロード信号ＬＯＡＤが発生するため、トグルフリップフロップ５からのＱ出力ＴＦＦＯＵＴのローレベル期間は、ハイレベル期間よりも１クロックサイクルだけ長くなる。
【００７２】
この回路により、分周比が増えた場合でも、シフトレジスタ２のビット数が変わるだけで、各ビットにロードするためのセレクタは２入力１出力のセレクタであり、セレクタの選択動作の高速化の妨げになるものではない。
【００７３】
このように、ＷＡＩＴ＿ＬＡＴ信号により分周信号ＤＩＶＯＵＴのローレベルの期間だけ１周期多い信号を作成し、さらに、図４の分周信号出力部８のＤフリップフロップのＱ出力のように、それを半サイクルずらした信号とトグルフリップフロップ５からのＱ出力ＴＦＦＯＵＴとを、ＯＲ演算して、デューティ５０パーセントの分周信号ＤＩＶＯＵＴを出力する。
【００７４】
以上説明したように本実施形態２によれば、限られた周波数の入力から、できるだけ多くの種類の周波数を作成するための高速な本発明の分周回路を容易に得ることができる。限られた周波数のクロックを入力し、そのクロックを元にＰＬＬ回路で高速化しそれを分周して分周信号を作成する。なるべく細かい周波数を作成するためには、できるだけ高い周波数から大きな分周を行う必要があり、分周比はシステムにより変わるため可変（プログラマブル）であることが望ましい。このような上記実施形態１，２の分周回路を携帯電話装置などの各種の電子機器に用いることができて、上記実施形態１，２の分周回路により高速な分周動作を行うことができる。
【００７５】
以上のように、本発明の好ましい実施形態１、２を用いて本発明を例示してきたが、本発明は、この実施形態１、２に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１、２の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００７６】
本発明は、主にデジタル機器に使用され、半導体装置に集積される整数の分周回路およびこれを用いた電子機器の分野において、分周回路の複数段のフリップフロップ手段毎にスイッチ手段を設けているため、分周比を増やすと、フリップフロップ手段の段数は増えて回路動作が遅延するものの、分周回路の複数段のフリップフロップ手段毎にスイッチ手段を設けているため、スイッチ手段による選択の回路動作の高速化を図ることができる。      
【００７７】
このように、分周比に依存しない構成にすることにより、より高速な分周回路を構成することができるため、システムから要求されるクロック周波数の作成できる組み合わせを増加させることができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施形態１に係る分周回路の要部構成例を示す回路図である。
【図２】図１の分周回路において分周比に応じてロードする固定値を示す図である。
【図３】図１の分周回路において分周比が偶数分周の１４分周の場合を示すタイミングチャートである。
【図４】本発明の実施形態２に係る分周回路の要部構成例を示す回路図である。
【図５】図４の分周回路において分周比が奇数分周の７分周の場合を示すタイミングチャートである。
【図６】特許文献１に開示されている従来の整数分周回路を示すブロック図である。
【図７】図６の従来の整数分周回路の各ブロックの回路図である。
【図８】図７の従来の整数分周回路において切替指令信号ＯＤＤＥＶＥＮが「ハイレベル」のときの動作を説明するためのタイミングチャートである。
【図９】図７の従来の整数分周回路において切替指令信号ＯＤＤＥＶＥＮが「ローレベル」のときの動作を説明するためのタイミングチャートである。
【図１０】図７の従来の整数分周回路について、奇数分周または偶数分周や分周比をプログラマブル化する場合の要部構成例を示す回路図である。
【符号の説明】
【００７９】
１、１Ａ  分周回路
２  シフトレジスタ
３  デコーダ（デコーダ手段）
４０〜４８  セレクタ（スイッチ手段）
５  トグルフリップフロップ
６  ロード選択部
７  ＷＡＩＴ＿ＬＡＴ信号出力部
８  分周信号出力部
ＣＫ  クロック入力端子
ＣＬＫ  被分周信号
Ｄ  データ入力端子
Ｑ  データ出力端子
ＳＦＴＣＮＴ０〜８  Ｄフリップフロップ
ＬＯＡＤ  ロード信号
ＤＩＶＯＵＴ  分周信号
ＷＡＩＴ＿ＬＡＴ  出力信号
ＴＦＦＯＵＴ  トグルフリップフロップからの出力信号
【図１】
2010124228.tif 000003
【図２】
2010124228.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2010124228.tif 000008
【図７】
2010124228.tif 000009
【図８】
2010124228.tif 000010
【図９】
2010124228.tif 000011
【図１０】
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