(57)【要約】【課題】ESDサージ耐圧を高め、微細化に対応可能な保護回路を提供する。【解決手段】ESD保護MOSトランジスタは、四角形状に形成されたドレイン領域１０と、ドレイン領域１０の２つの頂点部に形成されたゲートコンタクト領域４１と、ドレイン領域１０の残る２つの頂点部に形成されたサブコンタクト領域２１と、ゲートコンタクト領域４１を互いに接続しドレイン領域１０を取り囲むように形成されたゲート配線４４と、ドレイン領域１０の辺部に形成されたゲート配線４４より外側に配設されたソース領域３０と、を備える。【選択図】        図１
2010165850.tif 000002
【特許請求の範囲】
【請求項１】
複数のMOSトランジスタで構成される半導体装置の保護回路において、
前記各MOSトランジスタは、
一または複数のドレインコンタクトを有する概略四角形状に形成されたドレイン領域と、
一または複数のゲートコンタクトを有し、前記ドレイン領域の２つの頂点部の外側に形成されたゲートコンタクト領域と、
一または複数の基板バイアス用サブコンタクトを有し、前記ドレイン領域の残る２つの頂点部に形成されたサブコンタクト領域と、
前記ゲートコンタクト領域を互いに接続し、前記ドレイン領域を取り囲み、かつ、前記ドレイン領域の辺部に形成されたゲート配線と、
一または複数のソースコンタクトを有し、前記ゲート配線より外側に形成されたソース領域と、
を備えたことを特徴とする半導体装置の保護回路。
【請求項２】
前記各MOSトランジスタは、
前記ドレイン領域の対向する２つの頂点部に前記ゲートコンタクト領域を有し、
前記ドレイン領域の残る２つの頂点部に前記サブコンタクト領域を有すること、
を特徴とする請求項１に記載の半導体装置の保護回路。
【請求項３】
前記ドレイン領域は、前記ドレインコンタクトを取り囲むように前記ゲート配線と前記ドレインコンタクトとの間に環状形成されたサリサイドブロックを有することを特徴とする請求項１または２に記載の半導体装置の保護回路。
【請求項４】
前記ドレイン領域は、前記ゲート配線および前記ゲートコンタクト領域の接続部における電流経路が拡大するように、前記ドレイン領域の角部のうち少なくとも１つの角部が面取り構造を有することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の保護回路。
【請求項５】
複数のMOSトランジスタで構成される半導体装置のバッファ回路において、
前記各MOSトランジスタは、
一または複数のドレインコンタクトを有する概略四角形状に形成されたドレイン領域と、
一または複数のゲートコンタクトを有し、前記ドレイン領域の２つの頂点部の外側に形成されたゲートコンタクト領域と、
一または複数の基板バイアス用サブコンタクトを有し、前記ドレイン領域の残る２つの頂点部に形成されたサブコンタクト領域と、
前記ゲートコンタクト領域を互いに接続し、前記ドレイン領域を取り囲み、かつ、前記ドレイン領域の辺部に形成されたゲート配線と、
一または複数のソースコンタクトを有し、前記ゲート配線より外側に形成されたソース領域と、
を備えたことを特徴とする半導体装置のバッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数のMOSトランジスタで構成され、静電対策が必要とされる半導体装置の保護回路および半導体装置のバッファ回路に関する。
【背景技術】
【０００２】
近年、半導体技術の進歩によって、LSIやICなどの半導体デバイスの高集積化が進む一方で、静電気放電（ESD:Electro  Static  Discharge）よるサージ（以下「ESDサージ」と称する）が外部接続用入出力パッドから半導体装置内に侵入し、半導体装置を構成している入出力回路や内部回路内の半導体デバイスが破壊される可能性が大きくなっている。そのため、内部回路などをESDサージから保護するために、半導体装置にはMOS（Metal  Oxide  Semiconductor）型ESD保護回路（以下単に「保護回路」と称する）が組み込まれているのが一般的である。この保護回路は、半導体デバイスの入出力端子から印加されたESDサージをGNDまたは電源側に素早く放流することによって、内部回路などを保護している。
【０００３】
従来、四角形状のトランジスタを複数用いて構成された指型レイアウトと呼ばれる保護回路が存在する。この保護回路は、ESDサージ耐圧（静電破壊強度と称してもよい）を高めるために、縦方向（W）に長く横方向に狭い四角形状のゲート領域が複数配置され、さらに、基板バイアス用のsub拡散層領域がこれらのゲート領域を取り囲むように配置された構造である。ここで、ゲートコンタクトから特定の拡散領域（AA：Active Area）の場所までの距離と、サブコンタクトからその特定のAAの場所までの距離とを比較した場合、その特定のAAの場所に応じて、これらの距離が不均等になる。したがって、ESDサージが印加された場合、寄生バイポーラ素子のONするタイミングが異なるため、保護回路中央部やゲートコンタクト近傍部にサージ電流が集中し、破壊痕が発生する可能性が高いという問題があった。なお、この問題は、保護回路の縦方向（W）を大きくするほど顕著に現れることが知られている。
【０００４】
下記特許文献１および特許文献２に示される保護回路には、サージ電流分布を均一化するために、ワッフル形状レイアウトのトランジスタが採用されている。このワッフル形状のトランジスタは、環状のゲート領域と、ゲート領域の内側に設けられた環状のドレイン領域と、ゲート領域の外側に設けられたソース領域とによって構成されている。そのため、これらの文献に示される保護回路では、トランジスタ数を増やした場合であっても、上述した距離が略均等化され、保護回路中央部やゲートコンタクト近傍部にサージ電流が集中せず、破壊痕が発生する可能性を低減している。
【０００５】
しかしながら、特許文献１および特許文献２に代表されるワッフル形状のトランジスタを採用した保護回路は、ゲートコンタクトのサイズを考慮してゲート領域の幅（チャネル幅）を確保しなければならないが、微細化に伴いチャネル幅を狭くすることも要求される。そのため、これらの保護回路には、ゲートコンタクトを配置するチャネル幅が保護回路の微細化の妨げになるという問題があった。AA上にゲートコンタクトを形成することも可能ではあるが、AA上にゲートコンタクトを形成した場合、AAを加工する際に酸化膜にダメージを与える恐れがあり、そのダメージに起因するリークによってＶＴ値（Vacant  Threshold  Value）を狂わせてしまう可能がある。したがって、一般的に、AA上にゲートコンタクトを形成することは、困難な場合が多い。
【０００６】
また、下記特許文献１に示される保護回路は、四角形状の４つのトランジスタがガードリングに囲まれて形成されているが、この４つのトランジスタ中央部に、sub拡散層領域が配置されていない。そのため、トランジスタ数を、例えば、６×６、１０×１０のように縦横方向に増やした場合、回路中心部に形成されたトランジスタからガードリングまでの距離が、回路周辺部に形成されたトランジスタからガードリングまでの距離に比して長くなる。すなわち、下記特許文献１に示される保護回路は、多くのトランジスタ数を用いて構成された場合、回路中心部のドレインに印加されたESDサージを効率よく放流することができないため、指型レイアウトの場合と同様に破壊痕が発生する可能性が高いという問題があった。
【０００７】
一方、下記特許文献２に示される保護回路は、各トランジスタの周辺部にsub拡散層領域が形成されているため、破壊痕が発生する可能性を低減している。ただし、下記特許文献２に示される保護回路は、ゲートコンタクトの配置が開示されておらず、ゲート領域のチャネル幅が保護回路の微細化の妨げになるという問題に関しては解消されていなかった。
【０００８】
【特許文献１】特開平０９−１３４９６６号公報
【特許文献２】特表平１０−５０７０３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記に鑑みてなされたものであり、ESDサージ耐圧を高め、微細化に対応可能な半導体装置の保護回路およびバッファ回路を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、複数のMOSトランジスタで構成される半導体装置の保護回路において、前記各MOSトランジスタは、一または複数のドレインコンタクトを有する概略四角形状に形成されたドレイン領域と、一または複数のゲートコンタクトを有し、前記ドレイン領域の２つの頂点部の外側に形成されたゲートコンタクト領域と、一または複数の基板バイアス用サブコンタクトを有し、前記ドレイン領域の残る２つの頂点部に形成されたサブコンタクト領域と、前記ゲートコンタクト領域を互いに接続し、前記ドレイン領域を取り囲み、かつ、前記ドレイン領域の辺部に形成されたゲート配線と、一または複数のソースコンタクトを有し、前記ゲート配線より外側に形成されたソース領域と、を備えたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、四角形状のドレイン領域を有するトランジスタにおいて、ドレイン領域の頂点部にゲートコンタクト領域およびサブコンタクト領域が形成されるようにしたので、ESDサージ耐圧を高め、微細化に対応することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下に添付図面を参照して、この発明にかかる保護回路の最良な実施の形態を詳細に説明する。なお、以下の説明において、ＮＭＯＳ構造を例として本発明の実施形態が説明されるが、本発明はＰＭＯＳ構造にも適用することが可能であり、ＰＭＯＳ構造は、以下の説明における半導体層の導電型と逆の導電型となる構成を備える。また、本発明は以下の記述により限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。ただし、図面は模式的なものであり、本実施形態に係る特徴部分を中心に示すもので、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１３】
（第１の実施の形態）
図１は、本実施の形態にかかるトランジスタの平面図であり、図２は、図１のＡ−Ａ断面図であり、図３は、図１のＢ−Ｂ断面図である。Ｐ型半導体基板上の中央部には、拡散層である略四角形状のＮ＋ドレイン拡散領域（以下単に「ドレイン領域」と称する）１０と、外部パッドとの接続を提供するための複数のドレインコンタクト１１とが形成されている。ドレイン領域１０の辺部には、Ｎ＋ソース拡散領域（以下単に「ソース領域」と称する）３０と、GNDとの接続を提供するための複数のソースコンタクト３１とが形成されている。ドレイン領域１０の４つの頂点部の対向する位置には、略四角形状のフィールド領域であるフィールド酸化膜領域２０およびフィールド酸化膜領域４０がそれぞれ形成されている。具体的には、図１に示されるドレイン領域１０の４つの頂点部のうち、右上側および左下側の対応する頂点部の外側には、ゲートコンタクト４２を形成するための領域である２つのゲートコンタクト領域４１が形成され、残る２つの頂点部の外側には、サブコンタクト２２を形成するための領域である２つのサブコンタクト領域２１が形成されている。
【００１４】
なお、図１に示されるトランジスタには、ドレイン領域１０の対向する頂点部に各コンタクト領域２１および４１が形成されているが、これに限定されるものではなく、例えば、ドレイン領域１０の４つの頂点部のうち隣接する２つの頂点部にはサブコンタクト領域２１を形成し、残りの２つの頂点部にはゲートコンタクト領域４１を形成してもよい。このレイアウトが採用された保護回路は、ドレイン領域１０の対向する頂点部に各コンタクト領域２１および４１を形成した場合に比して、ESDサージ耐圧が若干劣ることになるが、従来技術よりも高いESDサージ耐圧を確保しながら微細化に対応することができる。
【００１５】
フィールド酸化膜領域２０には、GNDまたは電源との接続を提供するためのサブコンタクト２２とサブコンタクト領域２１とが形成され、フィールド酸化膜領域４０には、GNDとの接続を提供するためのゲートコンタクト４２とゲートコンタクト領域４１とが形成されている。
【００１６】
ゲート配線４４は、ゲートコンタクト領域４１を互いに接続し、ドレイン領域１０を取り囲み、かつ、ドレイン領域１０の辺部に形成されている。ドレイン領域１０の角部は、ゲート配線４４およびゲートコンタクト領域４１との接続部分において、約４５度の角度で面取りされた形状を有している。すなわち、図１に示されるドレイン領域１０の右上角部および左下角部が面取された状態に加工される。したがって、図１に示されるドレイン領域１０は、略六角形状に形成され、ゲートコンタクト領域４１は、相対的に八角形状に形成される。その結果、ゲートコンタクト領域４１とゲート配線４４と接続部である電流経路が拡大し、ソース−ドレイン間の電流密度の不均一を抑制することができる。
【００１７】
なお、ドレイン領域１０の角部は、ゲート配線４４とゲートコンタクト領域４１との両方が面取加工されていなくても、少なくとも１つの角部が面取加工されていれば、電流密度の不均一を抑制することができる。また、ゲートコンタクト領域４１に接するドレイン領域１０の角部の形状・角度は、９０度以外の形成可能な角度であれば、上述同様の効果を期待することができため、製造プロセスなどを勘案して最適な形状・角度を適用すればよい。
【００１８】
ソース領域３０は、サブコンタクト領域２１、ゲートコンタクト領域４１、およびゲート配線４４に囲まれるように形成され、換言すれば、サブコンタクト領域２１またはゲートコンタクト領域４１を中心として、ドレイン領域１０の辺部に形成されたゲート配線４４より外側に十字状に配設されている。このように、本実施の形態にかかるトランジスタは、従来のトランジスタに形成されていたような環状のソース領域とは形状を異にするソース領域３０を有して構成されている。
【００１９】
図２において、ゲート配線４４とＰ型半導体基板との間には、シリコン酸化膜などからなるゲート酸化膜４６が形成され、ゲート配線４４の周囲には、ＳｉＮ（窒化シリコン）などからなる絶縁膜４５が形成されている。
【００２０】
図３において、ゲートコンタクト領域４１の周囲には、上述同様、ＳｉＮなどからなる絶縁膜４５が形成されている。また、ゲートコンタクト領域４１の下部には、隣接するトランジスタ領域を隔てる素子分離領域４３がＬＯＣＯＳ（Local  Oxidation  of  Silicon）法またはＳＴＩ（Shallow  Trench  Isolation）法（図示せず）によって形成されている。
【００２１】
図４は、複数のトランジスタで構成された保護回路のレイアウトを示す図である。図４に示される保護回路は、縦方向（W）および横方向にそれぞれ４つのトランジスタを有して構成されている。これらのトランジスタの周囲には、電源からGND間のラッチアップを防ぐために、ラッチアップガードリング（latchup  gurad  ring）が形成されている。ラッチアップガードリングは公知であるため、その説明は割愛する。
【００２２】
なお、各コンタクト１１、２２、４２は、その数が多いほどコンタクト抵抗を低減することができるとともに、製造プロセスにおける信頼性を向上させることができる。したがって、図１に示される各コンタクト１１、２２、４２の数は、これに限定されるものではなく、トランジスタレイアウト等を考慮して適宜変更可能である。
【００２３】
以上説明したように、本実施の形態にかかるトランジスタは、ドレイン領域１０の頂点部にフィールド酸化膜領域２０およびフィールド酸化膜領域４０が形成され、ドレイン領域１０を介して対向する２つのフィールド酸化膜領域４０にはゲートコンタクト領域４１が形成され、ドレイン領域１０の残る２つの頂点部にはサブコンタクト領域２１が形成されるようにしたので、このトランジスタを放射状に配列して保護回路を構成した場合であっても、従来技術のようにゲート配線４４の幅に制約されることなく、ゲートコンタクト４２を形成可能である。また、本実施の形態にかかる保護回路は、従来の指型レイアウトと同等の縦方向（W）で構成された場合であっても、ESDサージによる電流がAAの特定箇所に集中することを抑制できるため、指型レイアウトの保護回路に比して、破壊痕の発生を低減することが可能である。また、本実施の形態にかかる保護回路は、トランジスタマトリクスを多くする場合、保護回路の中央部および周辺部に、同じ構造のトランジスタを複数形成すればよいため、保護回路の生産性を高めることが可能である。すなわち、従来の保護回路は、中心部を境として対称構造のトランジスタが複数使用されていたが、本実施の形態にかかる保護回路は、ゲートコンタクト領域４１およびサブコンタクト領域２１が、ドレイン領域１０を介して対向させるように形成されたトランジスタを使用しているので、ESDサージ耐圧を高めながらより一層の微細と生産性向上が可能である。なお、本実施の形態にかかるトランジスタで構成された保護回路のESDサージ耐圧と、従来のトランジスタで構成された保護回路のESDサージ耐圧とが同等の場合、本実施の形態にかかる保護回路は、従来の保護回路に比して、その回路面積を縮小可能であることが実験等を通じて確認されている。
【００２４】
（第２の実施の形態）
第１の実施の形態にかかるトランジスタのドレイン領域１０においては、ドレイン領域１０の４つの角部のうち、ゲートコンタクト領域４１に対する２つの角部が面取りされた形状を有している。第２の実施の形態にかかるトランジスタのドレイン領域１０は、さらに、サブコンタクト領域２１に対する２つの角部も面取りされた形状を有している。すなわち、図１に示されるドレイン領域１０の左上部分と右下部分の角部は、略直角形状であるが、この角部が約４５度の角度で面取された形状に加工される。したがって、ドレイン領域１０は、略八角形状に形成される。その結果、サブコンタクト領域２１付近におけるゲート配線４４の電流経路が拡大し、ソース−ドレイン間の電流密度の不均一を抑制することができる。
【００２５】
また、ドレイン領域１０の４つの角部を同じ形状に加工すればよいため、ドレイン領域１０の２つの角部のみ選択して面取りする場合（第１の実施の形態を参照）に比して、生産性を高めることが可能である。なお、本実施の形態にかかる２つの角部の角度は、第１の実施の形態と同様、約４５度に限定されるものではない。
【００２６】
（第３の実施の形態）
図５は、本実施の形態にかかるトランジスタの平面図であり、図６は、図５のＣ−Ｃ断面図であり、図７は、図５のＤ−Ｄ断面図である。以下、第１の実施の形態にかかるトランジスタと同様の部分については、同じ符号を付して詳細な説明は省略する。
【００２７】
本実施の形態にかかるトランジスタは、ゲートコンタクト４２の表層やAA表層にシリサイド（Silicide）層を形成して低抵抗化を図るサリサイド構造（Self  Aligned  Silicide）が適用されている場合において、ドレインコンタクト１１を囲むように略一定幅のサリサイドブロック６０が形成されている。このサリサイドブロック６０は、サリサイド７０の一部を除去した領域であり、その上部には、ＳｉＮなどからなる絶縁膜５０が形成されている。サリサイドブロック６０は、電流密度を均一化するために、その外周面の頂点部と内周面の角部とが、約４５度に面取されている。したがって、サリサイドブロック６０の形状は、略八角形状に形成されている。
【００２８】
なお、サリサイドブロック６０の頂点部の角度は、約４５度に限定されるものではない。ドレイン領域１０とサブコンタクト領域２１との間には、上述同様に、ＳＴＩ法またはＬＯＣＯＳ法（図示せず）によって、素子分離領域４３が形成されている。
【００２９】
このように、本実施の形態にかかるトランジスタは、サリサイドブロック６０の領域を設けることによって、サリサイド７０による電流集中を抑制することができるとともに、各トランジスタの動作を均一化することができる。また、本実施の形態にかかるサリサイドブロック６０は、第２の実施の形態にかかるトランジスタにサリサイドプロセスが採用されている場合においても適用可能である。
【００３０】
また、実施の形態１〜３にかかるトランジスタは、入力バッファまたは出力バッファの回路素子として使用可能である。
【図面の簡単な説明】
【００３１】
【図１】本実施の形態にかかるトランジスタの平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】図１のＢ−Ｂ断面図である。
【図４】複数のトランジスタで構成された保護回路のレイアウトを示す図である。
【図５】本実施の形態にかかるトランジスタの平面図である。
【図６】図５のＣ−Ｃ断面図である。
【図７】図５のＤ−Ｄ断面図である。
【符号の説明】
【００３２】
１０  ドレイン拡散領域、１１  ドレインコンタクト、２０、４０  フィールド酸化膜領域（フィールド領域）、２１  サブコンタクト領域、２２  サブコンタクト、３０  ソース拡散領域、３１  ソースコンタクト、４１  ゲートコンタクト領域、４２  ゲートコンタクト、４３  素子分離領域、４４  ゲート配線、４５、５０  絶縁膜、４６  ゲート酸化膜、６０  サリサイドブロック、７０  サリサイド
【図１】
2010165850.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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