(57)【要約】【課題】セルソース線、セルウェル線および電源線の各配線抵抗を低く維持しつつ、フォーミングガス・アニール工程における水素をメモリセルに供給することができる半導体記憶装置およびその製造方法を提供する。【解決手段】半導体記憶装置は、半導体基板１１と、半導体基板上に形成され、データを電気的に格納することができる複数のメモリセルＭＣを含むメモリセルアレイＭＣＡと、メモリセルに格納されたデータを検出するセンスアンプＳ／Ａと、メモリセルのソース側に電気的に接続されたソースドライバＣＳＤと、メモリセルのソースとセルソースドライバとの間を電気的に接続する第１の配線ＣＳＬ３と、第１の配線と同じ配線層に形成されかつ第１の配線から絶縁され、センスアンプに電気的に接続された第２の配線ＶＳＳＬ３とを備え、第１および第２の配線は、所定間隔ごとに設けられた複数の貫通孔Ｈを有する。【選択図】図５
2010165785.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、データを電気的に格納することができる複数のメモリセルを含むメモリセルアレイと、
前記メモリセルに格納されたデータを検出するセンスアンプと、
前記メモリセルのソースに電気的に接続され、前記メモリセルのソースにソース電位を供給するセルソースドライバと、
前記メモリセルのソースと前記セルソースドライバとの間を電気的に接続する第１の配線と、
前記第１の配線と同じ配線層に形成されかつ前記第１の配線から絶縁され、前記センスアンプに電気的に接続された第２の配線とを備え、
前記第１および前記第２の配線は、所定間隔ごとに設けられた複数の貫通孔を有することを特徴とする半導体記憶装置。
【請求項２】
前記第１の配線および前記第２の配線は、多層配線構造の最上配線層に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の配線は、前記メモリセルのソースにソース電位を供給するソース線であり、
前記第２の配線は、接地電位または電源電位を前記センスアンプに供給する電源線であることを特徴とする請求項１または請求項２のいずれか一項に記載の半導体記憶装置。
【請求項４】
前記第１の配線の電位伝達方向は、前記第２の配線の電位伝達方向に対してほぼ直交することを特徴とする請求項１または請求項３に記載の半導体記憶装置。
【請求項５】
データを電気的に格納することができる複数のメモリセルと、前記メモリセルに格納されたデータを検出するセンスアンプと、前記メモリセルのソース側に電気的に接続されたセルソースドライバとを半導体基板上に形成し、
前記複数のメモリセルを被覆するように層間絶縁膜を堆積し、
前記層間絶縁膜を貫通して、前記メモリセルのソース、前記センスアンプおよび前記ソースドライバのそれぞれに接続される複数のコンタクトを形成し、
前記メモリセルのソースと前記ソースドライバとを電気的に接続する第１の配線、および、前記第１の配線から絶縁され前記センスアンプに電気的に接続された第２の配線を前記層間絶縁膜上に形成し、
前記第１の配線および前記第２の配線を貫通する複数の貫通孔を所定の間隔で形成し、
水素を含むフォーミングガスを前記複数の貫通孔を介して前記複数のメモリセルへ拡散させることを具備した半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリでは、読出しはページ単位で行われる。１ページは、例えば、４ｋビット〜６４ｋビットのデータからなるので、読出し動作では、４０００個〜６４０００個のメモリセルのデータを同時に読み出す。即ち、そのときにセル電流が４０００個〜６４０００個のメモリセルに同時に流れるため、セルソース線の電位が上昇してしまう（浮いてしまう）場合がある。セルソース線の電位が浮くとセル電流が減少する。従って、結果的にメモリセルの閾値電圧が上昇し、メモリセルの閾値電圧の分布が広がってしまう。閾値電圧分布の広がりを抑制するためには、ソースドライバとメモリセルのソースとの間を接続するセルソース線は可及的に低抵抗であることが好ましい。そこで、メモリセルアレイ上の多層配線構造のうち低抵抗の最上層配線層を、セルソース線およびセルウェル線として利用することが考えられている（特許文献１および特許文献２）。
【０００３】
ところで、近年、メモリの性能を向上させるために、ＡＢＬ（All Bit Line）センス方式が頻繁に採用されてきている。ＡＢＬセンス方式では、ビット線に対応してセンスアンプが設けられているため、多くの消費電流を消費する。このため、センスアンプに電源を供給するために太い電源線をパッドからセンスアンプまで引き回す必要があった。これは、チップサイズの増加を招いていた。
【０００４】
そこで、チップサイズをさらに微細化するために、セルソース線およびセルウェル線だけでなく、センスアンプに接続するＶＳＳ(接地電位)電源線をメモリセルアレイ上の最上層配線層に形成するレイアウトが考案された（非特許文献１）。このように、最上層配線層に形成される配線を低抵抗にするためには、それぞれの配線の設置面積を大きくすることが好ましい。セルソース線、セルウェル線および電源線の各配線面積を可及的に大きくするためには、最上層配線層で形成された各配線がメモリセルアレイの上方全体を被覆するようにすればよい。しかし、配線がメモリセルアレイの上方全体を被覆すると、メモリチップの製造工程の最終段階で実行されるフォーミングガス・アニール工程において、水素がメモリセルに万遍なく供給されなくなってしまう。これは、メモリセルのデータ保持特性を悪化させる原因となる。
【特許文献１】特開２００５−１４２４９３号公報
【特許文献２】特開２００６−２４５５４７号公報
【非特許文献１】Kanda et al. “A 120mm2 16Gb 4-MLC NAND Flash Memory with 43 nm CMOS Technology” ISSCC 2008 / SESSION 23 / NON-VOLATILE MEMORY / 23.6  p.p. 430, 431 and 625
【発明の開示】
【発明が解決しようとする課題】
【０００５】
セルソース線、セルウェル線および電源線の各配線抵抗を低く維持しつつ、フォーミングガス・アニール工程における水素をメモリセルに供給することができる半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、データを電気的に格納することができる複数のメモリセルを含むメモリセルアレイと、前記メモリセルに格納されたデータを検出するセンスアンプと、前記メモリセルのソースに電気的に接続され、前記メモリセルのソースにソース電位を供給するセルソースドライバと、前記メモリセルのソースと前記セルソースドライバとの間を電気的に接続する第１の配線と、前記第１の配線と同じ配線層に形成されかつ前記第１の配線から絶縁され、前記センスアンプに電気的に接続された第２の配線とを備え、
前記第１および前記第２の配線は、所定間隔ごとに設けられた複数の貫通孔を有することを特徴とする。
【０００７】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、データを電気的に格納することができる複数のメモリセルと、前記メモリセルに格納されたデータを検出するセンスアンプと、前記メモリセルのソースに電気的に接続され、前記メモリセルのソースにソース電位を供給するセルソースドライバとを半導体基板上に形成し、
前記複数のメモリセルを被覆するように層間絶縁膜を堆積し、
前記層間絶縁膜を貫通して、前記メモリセルのソース、前記センスアンプおよび前記ソースドライバのそれぞれに接続される複数のコンタクトを形成し、
前記メモリセルのソースと前記ソースドライバとを電気的に接続する第１の配線、および、前記第１の配線から絶縁され前記センスアンプに電気的に接続された第２の配線を前記層間絶縁膜上に形成し、
前記第１の配線および前記第２の配線を貫通する複数の貫通孔を所定の間隔で形成し、
水素を含むフォーミングガスを前記複数の貫通孔を介して前記複数のメモリセルへ拡散させることを具備する。
【発明の効果】
【０００８】
本発明による半導体記憶装置およびその製造方法は、セルソース線、セルウェル線および電源線の各配線抵抗を低く維持しつつ、フォーミングガス・アニール工程における水素をメモリセルに供給することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
図１は、本発明に係る実施形態に従ったＮＡＮＤ型フラッシュメモリ１０（以下、単にメモリ１０という）の構成の一例を示すブロック図である。メモリ１０は、メモリセルアレイＭＣＡ、ロウデコーダＲＤ、カラムデコーダＣＤ、センスアンプＳ／Ａ、入出力バッファＩＯＢ、電圧生成回路ＶＧ、セルソースドライバＣＳＤ、外部Ｉ／ＯパッドＩＯＰ、ビット線フックアップ領域ＢＬＨ、ワード線フックアップ領域ＷＬＨ、コマンドデコーダＣＭＤ、アドレスバッファＡＤＤＢ、ＶＣＣパッド１４０、ＶＳＳパッド１５０を備えている。
【００１１】
書き込みデータ、アドレスおよびコマンドは、外部Ｉ／Ｏパッドを介して入出力バッファＩＯＢに入力される。また、読み出しデータは、入出力バッファＩＯＢから外部Ｉ／Ｏパッドを介して出力される。入出力バッファＩＯＢは、コマンドをコマンドデコーダＣＭＤに、アドレスをロウデコーダＲＤおよびカラムデコーダＣＤへ、データをセンスアンプＳ／Ａ内のデータラッチへ送る。ロウデコーダＲＤは、アドレスをデコードし、アドレス信号に基づいて或るワード線を選択する。カラムデコーダＣＤは、アドレスをデコードし、アドレス信号に基づいて、センスアンプＳ／Ａ内のセンスアンプを選択し、選択センスアンプにラッチされた読出しデータをデータバスへ転送し、あるいは、外部から受け取った書き込みデータを選択センスアンプへ転送する。センスアンプＳ／Ａは、各ビット線に対応して設けられた複数のセンスアンプで構成されている。センスアンプＳ／Ａの構成は、既知のものでよい。
【００１２】
データ書込み時には、センスアンプＳ／Ａは、データを一旦ラッチし、このデータを当該カラムのビット線を介して選択ワード線に接続されたメモリセルへ書き込む。データ読出し時には、センスアンプＳ／Ａは、選択ワード線に接続されたメモリセル内のデータを検出する。センスアンプＳ／Ａは、読み出されたデータを入出力バッファＩＯＢ、外部Ｉ／ＯパッドＩＯＰを介してメモリ１０の外部へ出力する。センスアンプは、ページ単位でデータを書き込み、あるいは、読み出す。
【００１３】
電圧生成回路ＶＧは、電圧生成タイミング制御信号および電圧レベル設定信号を受けて、外部から供給された電源電圧ＶＣＣから参照用の基準電圧Ｖｒｅｆ、内部降圧電源電圧ＶＤＤ、プログラム電圧Ｖｐｇｍ等の内部電圧を生成する。電圧生成回路ＶＧは、内部電圧をロウデコーダＲＤ、カラムデコーダＣＤ、センスアンプＳ／Ａ、セルソースドライバＣＳＤ等へ供給する。
【００１４】
センスアンプＳ／Ａは、ビット線を介してメモリセルＭＣに格納されたデータを検出し、あるいは、メモリセルＭＣへデータを書き込む。各センスアンプは、ラッチ機能を有し、読み出したデータまたは書き込むべきデータを一時的に保持することができるように構成されている。センスアンプＳ／Ａは、メモリセルアレイＭＣＡの側辺のうち、ビット線の延伸方向にある両側辺に設けられている。例えば、メモリセルアレイＭＣＡに設けられた複数のビット線は、メモリセルアレイＭＣＡの一方の側辺に設けられたセンスアンプと他方の側辺に設けられたセンスアンプとに半数ずつ接続されている。
【００１５】
セルソースドライバＣＳＤは、メモリセルアレイＭＣＡの側辺のうち、ロウデコーダＲＤと同じ側の側辺に設けられている。セルソースドライバＣＳＤは、直列に接続された複数のメモリセルMCおよびその両端に接続された選択ゲートＳＧ（セレクトゲート）からなるＮＡＮＤストリングの、ソース側端子に電気的に接続されている。通常、セルソースドライバＣＳＤは、全ＮＡＮＤストリングに対して共通のソース電位を供給している。セルウェルドライバＣＷＤは、メモリセルからなるＮＡＮＤストリングが存在するセルウェルに対してセルウェル電位を供給している。
【００１６】
ビット線フックアップＢＬＨは、高耐圧トランジスタを介してビット線ＢＬとセンスアンプＳ／Ａとの接続を繋ぎ変える。ワード線フックアップＷＬＨは、ワード線ＷＬとロウデコーダＲＤとの接続を繋ぎ変える。
【００１７】
ＶＣＣパッド１４０は、電源電位を外部から供給するためのパッドである。ＶＳＳパッド１５０は、接地電位を外部から供給するパッドである。
【００１８】
図２は、メモリセルアレイＭＣＡの構成の一例を示す図である。メモリセルアレイＭＣＡは、メモリセルブロック（以下、ブロックともいう）ＢＬＯＣＫ０〜ＢＬＯＣＫｍに分割されている。この例では、ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれデータ消去の最小単位である。各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、複数のページで構成される。ページは、データ読出し／データ書込みの単位である。各ページは、ワード線に対応しており、或るロウアドレスで特定される複数のメモリセルのデータによって構成される。
【００１９】
図３は、ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍのそれぞれの構成の一例を示す図である。或るブロックＢＬＯＣＫｉ（ｉ＝０〜ｍ）は、各カラムのビット線ＢＬに接続される複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルＭＣと、これらのメモリセルＭＣの両端に接続された選択ゲートトランジスタＳＧとで形成されている。この例では、５つのメモリセルＭＣだが、通常、３２個または６４個のメモリセルＭＣが直列に接続されている。ＮＡＮＤストリングＮＳの一端は、対応するビット線ＢＬに接続され、その他端は共通ソース線ＳＬに接続されている。ＮＡＮＤストリングＮＳｉ（ｉ＝０〜５）は、それぞれビット線ＢＬｉ（ｉ＝０〜５）に接続されている。
【００２０】
メモリセルＭＣのコントロールゲートは、そのメモリセルＭＣが属するページのワード線ＷＬに接続されている。例えば、ページｉ（ｉ＝０〜４）に属するメモリセルＭＣのコントロールゲートは、ワード線ＷＬｉ（ｉ＝０〜４）に接続されている。選択トランジスタＳＴのゲートは、選択ゲート線ＳＧＬ１またはＳＧＬ２に接続されている。
【００２１】
複数のワード線ＷＬは、ロウ方向に延伸しており、複数のビット線ＢＬは、ロウ方向にほぼ直交するように交差するカラム方向に延伸している。
【００２２】
図３に示すように、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとによって構成される格子形状の交点に対応して設けられている。例えば、ワード線ＷＬ０〜ＷＬ４とビット線ＢＬ０〜ＢＬ５とによって構成される格子形状の交点は、５×６のマトリクス状に位置する。メモリセルＭＣは、これらの交点に対応するように５×６のマトリクス状に二次元配置されている。尚、本実施形態のブロックは、５×６（３０個）のメモリセルＭＣから成るが、１ブロック内のメモリセルＭＣの個数は、これに限定されない。
【００２３】
メモリセルＭＣは、フローティングゲートおよびコントロールゲートを有するｎ型ＦＥＦ（Field-Effect Transistor）で構成されている。ワード線によってコントロールゲートに電位を与えることで、フローティングゲートに電荷（電子）を注入し、あるいは、フローティングゲートから電荷（電子）を放出させる。これにより、メモリセルＭＣにデータを書き込み、あるいは、メモリセルＭＣのデータを消去する。メモリセルＭＣは、フローティングゲートに蓄積された電荷（電子）の数に応じた閾値電圧を有する。メモリセルＭＣは、閾値電圧の違いとして、二値データ（１ビット）あるいは多値データ（２ビット以上）を電気的に記憶することができる。
【００２４】
メモリセルＭＣは、電荷蓄積型の不揮発性メモリでもよい。さらに、メモリセルＭＣは、抵抗変化を情報として利用するタイプのメモリ素子であってもよい。
【００２５】
図４は、本実施形態によるメモリセル領域の最上配線層Ｍ２の一部およびその周辺回路の一部を示す概略平面図である。図５は、図４に示すメモリセル領域の最上配線層Ｍ２をさらに拡大した平面図である。図５に示すように、最上配線層Ｍ２には、第１の配線としてのセルソース線ＣＳＬ３と、第２の配線としての電源線ＶＳＳＬ３と、半導体基板に形成されたウェル領域（図８参照）に電気的に接続されているセルウェル線ＣＷＬ３とが設けられている。セルソース線ＣＳＬ３、電源線ＶＳＳＬ３およびセルウェル線ＣＷＬ３は、それぞれ絶縁膜によって絶縁されている。以下、最上配線層Ｍ２で形成されたセルソース線ＣＳＬ３およびセルウェル線ＣＷＬ３を、第３のセルソース線ＣＳＬ３および第３のセルウェル線ＣＷＬ３と呼ぶ。
【００２６】
図４に示すように、第３のセルソース線ＣＳＬ３および電源線ＶＳＳＬ３は、それぞれ櫛形状に形成されており、それらの突部は互いに噛み合うように配置されている。シャント領域Ｓ１〜Ｓ４は、コンタクトを介して第３のセルソース線ＣＳＬ３および第３のセルウェル線ＣＷＬ３を、最上配線層Ｍ２の下に設けられた第２配線層Ｍ１に接続する領域である。第３のセルウェル線ＣＷＬ３は、第３のセルソース線ＣＳＬ３と電源線ＶＳＳＬ３との間の一部に形成されている。
【００２７】
図６および図７は、図５に示すメモリセル領域の最上配線層Ｍ２をさらに拡大した平面図である。図６は、シャント領域Ｓ１の部分を示し、図７は、シャント領域Ｓ２の部分を示す。第２配線層Ｍ１で形成されたセルソース線ＣＳＬ２およびセルウェル線ＣＷＬ２が、図６および図６（Ｂ）の破線で示すようにシャント領域Ｓ１、Ｓ２に設けられている。セルソース線ＣＳＬ２およびセルウェル線ＣＷＬ２は、シャント領域Ｓ１にそれぞれ１本ずつ設けられ、シャント領域Ｓ２にもそれぞれ１本ずつ設けられている。セルソース線ＣＳＬ２およびセルウェル線ＣＷＬ２は、ビット線と同様にカラム方向に延伸しており、互いに絶縁されている。以下、第２配線層Ｍ１に形成されたセルソース線ＣＳＬ２およびセルウェル線ＣＷＬ２を、第２のセルソース線ＣＳＬ２および第２のセルウェル線ＣＷＬ２と呼ぶ。
【００２８】
第２のセルソース線ＣＳＬ２は、セルソースコンタクトＣＳＣ３を介して第３のセルソース線ＣＳＬ３に接続されている。第２のセルウェル線ＣＷＬ２は、セルウェルコンタクトＣＷＣ３を介して第３のセルウェル線ＣＷＬ３に接続されている。
【００２９】
図８は、第２および第３のセルウェル線ＣＷＬ２、ＣＷＬ３の部分の断面図である。図８は、図６の８−８線に沿った断面を示す。図８に示すように、第２配線層Ｍ１の下には、さらに、第１配線層Ｍ０が設けられている。第１配線層Ｍ０に形成されたセルウェル線を第１のセルウェル線ＣＷＬ１とする。第１のセルウェル線ＣＷＬ１は、セルウェルコンタクトＣＷＣ２を介して第２のセルウェル線ＣＷＬ２に接続されている。また、第１のセルウェル線ＣＷＬ１は、セルウェルコンタクトＣＷＣ１を介して、半導体基板１１上に形成されたウェル領域１２に接続されている。
【００３０】
図９は、第２および第３のセルソース線ＣＳＬ２、ＣＳＬ３の部分の断面図である。図９は、図６および図７の９−９線に沿った断面を示す。第１配線層Ｍ０に形成されたセルソース線を第１のセルソース線ＣＳＬ１とする。第１のセルソース線ＣＳＬ１は、セルソースコンタクトＣＳＣ２を介して第２のセルソース線ＣＳＬ２に接続されている。また、第１のセルソース線ＣＳＬ１は、図９には図示されていないセルソースコンタクトＣＳＣ１を介して、半導体基板１１上に形成されたＮＡＮＤストリングＮＳのソース側端子に接続されている。第３のセルソース線ＣＳＬ３は、図４に示すセルソースドライバＣＳＤに接続されている。即ち、第１から第３のセルソース線ＣＳＬ１〜ＣＳＬ３は、ＮＡＮＤストリングＮＳのソース側端子とセルソースドライバとの間を電気的に接続している。
【００３１】
図１０は、図７の１０−１０線に沿った断面図である。第１のセルソース線ＣＳＬ１は、第１のセルソースコンタクトＣＳＣ１を介してＮＡＮＤストリングＮＳのソース側のｎ＋拡散層に接続されている。
【００３２】
図１１は、ＮＡＮＤストリングＮＳ部分の断面図である。第１のセルソース線ＣＳＬ１は、ＮＡＮＤストリングＮＳのソース側、すなわちソース側選択ゲートＳＧＳに接続されている。一方、ビット線ＢＬは、ＮＡＮＤストリングＮＳのドレイン側、すなわちドレイン側選択ゲートＳＧＤに接続されている。図１１においては、選択ゲートＳＧＳおよびＳＧＤの隣のメモリセルはダミーメモリセルとなっており、実データを記憶するのに用いられない。選択ゲート隣接セルは書き込みディスターブの影響を受けやすいので、微細化された世代のＮＡＮＤ型フラッシュメモリにおいては、通例、実データの記憶に用いない。
【００３３】
図７に示すように、隣接する複数の第３のセルソース線ＣＳＬ３は、第１および第２のセルソース線ＣＳＬ１、ＣＳＬ２を介して、ロウ方向に電気的に接続されている。これにより、セルソース線ＣＳＬ１〜ＣＳＬ３は、ロウ方向（図１に示す矢印Ａ２の方向）に電圧を低抵抗で伝達する。
【００３４】
電源線ＶＳＳＬ３は、接地電位ＶＳＳを、外部接地電位端子から遠い側にあるセンスアンプＳ／Ａに低抵抗で伝達するために設けられている。電源線ＶＳＳＬ３は、第１から第３のセルソース線ＣＳＬ１〜ＣＳＬ３および第１から第３のセルウェル線ＣＷＬ１〜ＣＷＬ３から絶縁された状態で、メモリセルアレイＭＣＡの両側のセンスアンプに接続されている接地電位ＶＳＳ線間を電気的に接続している。即ち、電源線ＶＳＳＬ３は、カラム方向（図１に示す矢印Ａ１の方向）に電圧を伝達する。
【００３５】
近年、メモリチップの微細化によって、ビット線ＢＬのピッチが小さくなっている。それに伴い、高耐圧トランジスタを介してビット線ＢＬとセンスアンプＳ／Ａとの接続を繋ぎ変えるビット線フックアップＢＬＨ領域においては、繋ぎ変えのための配線以外の配線を通す余裕を確保することは難しくなっている。すなわち、セルソースドライバＣＳＤおよびセルウェルドライバＣＷＤを、センスアンプＳ／Ａとビット線フックアップＢＬＨとの間に配置したとしても、セルソースドライバＣＳＤとセルソース線ＣＳＬ３とを接続する引出し線およびセルウェルドライバＣＷＤとウェル１２とを接続する引き出し線を充分に低抵抗の状態で設ける余裕がほとんど無い。
【００３６】
本実施形態では、セルソースドライバＣＳＤおよびセルウェルドライバＣＷＤをロウデコーダＲＤとワード線フックアップＷＬＨ領域との間に設けている。ワード線フックアップ領域ＷＬＨには、セルソースドライバＣＳＤとセルソース線ＣＳＬとを接続する引き出し線を設ける余裕があるため、セルウェルドライバＣＳＤとセルソース線ＣＳＬ３を低抵抗で接続することができる。一方、接地電位線ＶＳＳＬ３は、センスアンプＳ／Ａまたはビット線フックアップＢＬＨ領域上で、第３配線層Ｍ２で形成された接地電位線ＶＳＳと低抵抗で接続されている。
【００３７】
また、本実施形態では、電源線ＶＳＳＬ３はカラム方向（図１に示す矢印Ａ１の方向）に低抵抗となるように、第３のセルソース線ＣＳＬ３はロウ方向（図１に示す矢印Ａ２の方向）に低抵抗となるように配置されている。従って、外部接地電位端子から遠い側のセンスアンプＳ／Ａへの接地電位供給、およびメモリセルＭＣへのセルソース電位供給の両方を、低抵抗の配線経路を用いて実現することができる。
【００３８】
図６および図７を再度参照すると、複数の貫通孔Ｈが第３のセルソース線ＣＳＬ３および電源線ＶＳＳＬ３に設けられている。貫通孔Ｈは、最上配線層Ｍ２を貫通するように設けられている。第３のセルソース線ＣＳＬ３および電源線ＶＳＳＬ３は、それら自身の抵抗を低くするために、最上配線層Ｍ２に可及的に広く、且つほぼ全面に形成されている。第３のセルソース線ＣＳＬ３、電源線ＶＳＳＬ３および第３のセルウェル線ＣＷＬ３を互いに絶縁する絶縁膜は、可及的に狭い領域に形成されている。
【００３９】
通常、半導体製品は、最上層配線を形成した後、水素を含有するフォーミングガスを用いてアニールを実行する。水素が総ての有効メモリセルＭＣに行き渡った状態でアニールすることによって、メモリセルのデータ保持特性が向上する。
【００４０】
最上配線層Ｍ２における配線がメモリセルアレイＭＣＡのほぼ全面を被覆する場合（即ち、最上層の配線がほとんど隙間無く形成されている場合）、一部のメモリセルＭＣには、フォーミングガスの水素が行き渡らず、一部のメモリセルのデータ保持特性が悪いままとなるおそれがある。
【００４１】
本実施形態では、第３のセルソース線ＣＳＬ３および電源線ＶＳＳＬ３が、最上配線層Ｍ２のほぼ全面に形成されている。しかし、複数の貫通孔Ｈが第３のセルソース線ＣＳＬ３および電源線ＶＳＳＬ３に所定の間隔で設けられている。この貫通孔Ｈは、上記アニール時にフォーミングガスの水素を通過させ、水素がメモリセルＭＣの総てに到達するために設けられている。これにより、総てのメモリセルＭＣを水素アニールすることができ、総てのメモリセルＭＣのデータ保持特性を向上させることができる。
【００４２】
貫通孔Ｈの間隔は、アニール時の温度や時間等のプロセス条件によって異なるが、半導体基板１１の表面と最上配線層Ｍ２との距離に基づいて決定すればよい。例えば、導体基板１１の表面と最上配線層Ｍ２との距離が短い場合には、水素の拡散距離は短くて済む。よって、貫通孔Ｈの間隔は、比較的広くてもよい。逆に、導体基板１１の表面と最上配線層Ｍ２との距離が長い場合には、水素の拡散距離は長くなる。よって、貫通孔Ｈの間隔は、比較的短くする必要がある。
【００４３】
貫通孔Ｈの径は最上配線層Ｍ２のＦでよい。Ｆはリソグラフィおよびエッチングを用いて加工可能な最小幅である。ただし、貫通孔Ｈは、水素が通過することができる程度であればよく、特に限定しない。
【００４４】
第３のセルウェル線ＣＷＬ３は、最上配線層Ｍ２の狭い領域にのみ形成されている。このため、貫通孔Ｈは、第３のセルウェル線ＣＷＬ３に形成されてもよく、形成されなくともよい。
【００４５】
本実施形態では、配線層の数は、Ｍ０〜Ｍ２の３層であった。しかし、配線層の数は、２層以下であっても、４層以上であってもよい。ただし、貫通孔Ｈは、多層配線構造の最上配線層に形成されることが好ましい。通常、最上配線層が最も抵抗が低く、低抵抗配線層を実現するために比較的広い領域をカバーすることになるからである。並びに、メモリセルＭＣのデータ保持特性向上のためには、水素アニールは最上配線層の形成後に実行されることが好ましいからである。例えば、最上配線層の形成前に水素アニールを実行した場合、最上配線層等の配線層の形成工程における熱により、メモリセルＭＣの特性が再度劣化するおそれがある。よって、通常、水素アニールは最上配線層の形成後に実行される。
【００４６】
以下、本実施形態によるＮＡＮＤ型フラッシュメモリの製造方法を説明する。メモリセルアレイＭＣＡおよびその周辺回路（センスアンプＳ／Ａと、ソースドライバＣＳＤ等）を半導体基板１１上に形成する。半導体基板１１は、例えば、シリコン基板である。メモリセルアレイＭＣＡおよびその周辺回路の上方を被覆するように第１の層間絶縁膜ＩＬＤ１を堆積する（図８および図９参照）。
【００４７】
次に、リソグラフィ技術およびエッチング技術を用いて、第１の層間絶縁膜ＩＬＤ１にコンタクトホールを形成する。このコンタクトホールに金属またはポリシリコンを埋め込むことによって、メモリセルＭＣのソースに接続されるセルソースコンタクトＣＳＣ１およびウェル領域１２に接続されるセルウェルコンタクトＣＷＣ１を形成する（図８および図１０参照）。
【００４８】
次に、第１の層間絶縁膜ＩＬＤ１上に配線層Ｍ０を堆積する。リソグラフィ技術およびエッチング技術を用いて第１の配線層Ｍ０を形成する。これにより、メモリセルＭＣのソースに電気的に接続する第１のセルソース線ＣＳＬ１、および、メモリセルＭＣが存在するウェル領域に電気的に接続される第１のセルウェル線ＣＷＬ１が第１の層間絶縁膜ＩＬＤ１上に形成される。
【００４９】
セルソースコンタクトＣＳＣ１、ウェルコンタクトＣＷＣ１等の第１の層間絶縁膜ＩＬＤ１を貫通するコンタクトと、第１の配線層Ｍ０は、所謂、デュアルダマシンプロセスを用いて形成してもよい。すなわち、エッチング技術を用いて第１の層間絶縁膜ＩＬＤにまずコンタクトホールを、続いて第１の配線層Ｍ０を形成する部分に溝を形成し、その両方を金属で一括で埋め込むプロセスで形成してもよい。
【００５０】
次に、第２の層間絶縁膜ＩＬＤ２を第１のセルソース線ＣＳＬ１および第１のセルウェル線ＣＷＬ１上に堆積する（図８および図９参照）。リソグラフィ技術およびエッチング技術を用いて、第２の層間絶縁膜ＩＬＤ２にコンタクトホールを形成する。このコンタクトホールに金属を埋め込むことによって、第１のセルソース線ＣＳＬ１に接続される第２のセルソースコンタクトＣＳＣ２、および、第１のセルウェル線ＣＷＬ１に接続される第２のセルウェルコンタクトＣＷＣ２を形成する（図８および図９参照）。
【００５１】
次に、第２の層間絶縁膜ＩＬＤ２上に第２の配線層Ｍ１を堆積する。リソグラフィ技術およびエッチング技術を用いて配線層Ｍ１を加工する。これにより、第２のセルソースコンタクトＣＳＣ２に接続する第２のセルソース線ＣＳＬ２、および、第２のセルウェルコンタクトＣＷＣ２に接続する第２のセルウェル線ＣＷＬ２を第２の層間絶縁膜ＩＬＤ２上に形成する。
【００５２】
第２の配線層Ｍ１は、所謂、ダマシンプロセスを用いて形成してもよい。すなわち、金属を堆積した後にエッチング技術で配線を加工するのでなく、層間絶縁膜にエッチング技術で溝を形成し、その溝を金属で埋め込むことで配線を形成してもよい。
【００５３】
次に、第３の層間絶縁膜ＩＬＤ３を第２のセルソース線ＣＳＬ２および第２のセルウェル線ＣＷＬ２上に堆積する。リソグラフィ技術およびエッチング技術を用いて、第３の層間絶縁膜ＩＬＤ３にコンタクトホールを形成する。このコンタクトホールに金属を埋め込むことによって、第２のセルソース線ＣＳＬ２に接続される第３のセルソースコンタクトＣＳＣ３、および、第２のセルウェル線ＣＷＬ２に接続される第３のセルウェルコンタクトＣＷＣ３を形成する（図８および図９参照）。通常、引き続いて行われる、第３の配線層Ｍ２の堆積するときに、コンタクトホールは同一の金属で埋め込まれる。
【００５４】
次に、第３の層間絶縁膜ＩＬＤ３上に第３配線層Ｍ２を堆積する。リソグラフィ技術およびエッチング技術を用いて配線層Ｍ２を加工する。これにより、第３のセルソースコンタクトＣＳＣ３とセルソースドライバＣＳＤとの間を接続する第３のセルソース線ＣＳＬ３、および、第４のセルウェルコンタクトＣＷＣ３とセルウェルドライバＣＷＤとの間を接続する第３のセルウェル線ＣＷＬ３を第３の層間絶縁膜ＩＬＤ３上に形成する（図８および図９参照）。同時に、第３のセルソース線ＣＳＬ３および第３のセルウェル線ＣＷＬ３を貫通する複数の貫通孔Ｈを所定の間隔で形成する。
【００５５】
第１から第３の層間絶縁膜ＩＬＤ１〜ＩＬＤ３は、例えば、ＰＳＧ、ＢＰＳＧまたはＴＥＯＳ等のシリコン酸化膜から成る。コンタクトＣＳＣ１〜ＣＳＣ３、ＣＷＣ１〜ＣＷＣ３、配線ＣＳＬ１〜ＣＳＬ３、ＣＷＬ１〜ＣＷＬ３は、例えば、タングステン、アルミニウムまたは銅等の金属からなる。
【００５６】
さらに、第３の配線層の上に保護膜となる絶縁膜（酸化膜）を堆積した後、水素を含むフォーミングガスを用いてフォーミングガスアニールを実行する。その時、水素が前記複数の貫通孔Ｈを介して前記複数のメモリセルまで到達する。
【００５７】
これにより、本実施形態によるＮＡＮＤ型フラッシュメモリが完成する。本実施形態によれば、貫通孔Ｈがアニール時にフォーミングガスの水素を通過させ、水素がメモリセルＭＣの総てに到達する。これにより、メモリセルＭＣのデータ保持特性を向上させることができる。
【００５８】
（本実施形態の変形例）
図１２は、本実施形態の変形例に従ったメモリ１０の構成の一例を示すブロック図である。この変形例では、非特許文献１に開示されていると同様に、セルソースドライバＣＳＤおよびセルウェルドライバＣＷＤがメモリセルアレイＭＣＡとセンスアンプＳ／Ａとの間に設けられている。本変形例のその他の構成は、上記実施形態と同様でよい。
【００５９】
ただし、本変形例の場合は、第３のセルソース線ＣＳＬ３および電源線ＶＳＳＬの低抵抗の方向は、どちらもカラム方向である。第３のセルソース線ＣＳＬ３および電源線ＶＳＳＬ３は、それら自身の抵抗を低くするために、最上配線層Ｍ２に可及的に広く、且つほぼ全面に形成されている。また、複数の貫通孔Ｈが第３のセルソース線ＣＳＬ３および電源線ＶＳＳＬ３に設けられている。貫通孔Ｈは、最上配線層Ｍ２を貫通するように設けられている。第３のセルソース線ＣＳＬ３、電源線ＶＳＳＬ３および第３のセルウェル線ＣＷＬ３を互いに絶縁する絶縁膜は、可及的に狭い領域に形成されている。
【００６０】
最上配線層Ｍ２における配線がメモリセルアレイＭＣＡのほぼ全面を被覆する場合（即ち、最上層の配線がほとんど隙間無く形成されている場合）、一部のメモリセルＭＣには、フォーミングガスの水素が行き渡らず、一部のメモリセルのデータ保持特性が悪いままとなるおそれがある。
【００６１】
本変形例では、第３のセルソース線ＣＳＬ３および電源線ＶＳＳＬ３が、最上配線層Ｍ２のほぼ全面に形成されている。しかし、複数の貫通孔Ｈが第３のセルソース線ＣＳＬ３および電源線ＶＳＳＬ３に所定の間隔で設けられている。この貫通孔Ｈは、上記アニール時にフォーミングガスの水素を通過させ、水素がメモリセルＭＣの総てに到達するために設けられている。これにより、総てのメモリセルＭＣを水素アニールすることができ、総てのメモリセルＭＣのデータ保持特性を向上させることができる。
【００６２】
貫通孔Ｈの間隔は、アニール時の温度や時間等のプロセス条件によって異なるが、半導体基板１１の表面と最上配線層Ｍ２との距離に基づいて決定すればよい。例えば、導体基板１１の表面と最上配線層Ｍ２との距離が短い場合には、水素の拡散距離は短くて済む。よって、貫通孔Ｈの間隔は、比較的広くてもよい。逆に、導体基板１１の表面と最上配線層Ｍ２との距離が長い場合には、水素の拡散距離は長くなる。よって、貫通孔Ｈの間隔は、比較的短くする必要がある。
【００６３】
貫通孔Ｈの径は最上配線層Ｍ２のＦでよい。Ｆはリソグラフィおよびエッチングを用いて加工可能な最小幅である。ただし、貫通孔Ｈは、水素が通過することができる程度であればよく、特に限定しない。
【００６４】
第３のセルウェル線ＣＷＬ３は、最上配線層Ｍ２の狭い領域にのみ形成されている。このため、貫通孔Ｈは、第３のセルウェル線ＣＷＬ３に形成されてもよく、形成されなくともよい。
【００６５】
本変形例では、配線層の数は、Ｍ０〜Ｍ２の３層であった。しかし、配線層の数は、２層以下であっても、４層以上であってもよい。ただし、貫通孔Ｈは、多層配線構造の最上配線層に形成されることが好ましい。通常、最上配線層が最も抵抗が低く、低抵抗配線層を実現するために比較的広い領域をカバーすることになるからである。並びに、メモリセルＭＣのデータ保持特性向上のためには、水素アニールは最上配線層の形成後に実行されることが好ましいからである。例えば、最上配線層の形成前に水素アニールを実行した場合、最上配線層等の配線層の形成工程における熱により、メモリセルＭＣの特性が再度劣化するおそれがある。よって、通常、水素アニールは最上配線層の形成後に実行される。
【００６６】
ビット線ＢＬのピッチがさほど狭くなく、ビット線フックアップＢＬＨ領域に繋ぎ変えのための配線以外の配線を通す余裕がある場合に、本変形例は有効である。このような点で、本変形例は、上記実施形態と異なる。しかし、本変形例は、上記実施形態のその他の効果を得ることができる。
【図面の簡単な説明】
【００６７】
【図１】本発明に係る実施形態に従ったＮＡＮＤ型フラッシュメモリ１０の構成の一例を示すブロック図。
【図２】メモリセルアレイＭＣＡの構成の一例を示す図。
【図３】ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍのそれぞれの構成の一例を示す図。
【図４】本実施形態によるメモリセル領域の最上配線層Ｍ２の一部およびその周辺回路の一部を示す概略平面図。
【図５】図４に示すメモリセル領域の最上配線層Ｍ２をさらに拡大した平面図。
【図６】図５に示すメモリセル領域の最上配線層Ｍ２をさらに拡大した平面図。
【図７】図５に示すメモリセル領域の最上配線層Ｍ２をさらに拡大した平面図。
【図８】第２および第３のセルウェル線ＣＷＬ２、ＣＷＬ３の部分の断面図。
【図９】第２および第３のセルソース線ＣＳＬ２、ＣＳＬ３の部分の断面図。
【図１０】第１および第３のセルソース線ＣＳＬ１、ＣＳＬ３、第１のセルソースコンタクトの部分の断面図。
【図１１】ＮＡＮＤストリングＮＳの断面図。
【図１２】本発明に係る実施形態の変形例に従ったＮＡＮＤ型フラッシュメモリ１０の構成の一例を示すブロック図。
【符号の説明】
【００６８】
１１…半導体基板、ＭＣＡ…メモリセルアレイ、ＭＣ…メモリセル、Ｓ／Ａ…センスアンプ、ＣＳＤ…ソースドライバ、ＣＳＬ１〜ＣＳＬ３…セルソース線、ＶＳＳＬ３…接地電位電源線、ＣＷＬ１〜ＣＷＬ３…セルウェル線、Ｈ…貫通孔、Ｓ１〜Ｓ４…シャント領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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