(57)【要約】【課題】電荷を電圧に変換する際の変換効率を低下させることなく、高集積化を実現可能にする。【解決手段】グローバルシャッタ機能を実現するための電荷蓄積用キャパシタ２６を増幅トランジスタ２４と選択トランジスタ２５との間に設ける。そして、ＦＤ部２８をリセットし、このリセット時のＦＤ部２８の電荷に応じた電荷を電荷蓄積用キャパシタ２６に保持した状態でフォトダイオード２１からＦＤ部２８に電荷を転送する。次いで、リセット時の電荷に応じた電荷蓄積用キャパシタ２６の端子間電圧をリセット電圧として選択トランジスタ２５を通して導出する。しかる後、フォトダイオード２１からの電荷転送時のＦＤ部２８の電荷に応じた電荷を電荷蓄積用キャパシタ２６に保持し、当該電荷蓄積用キャパシタ２６の端子間電圧を信号電圧として選択トランジスタ２５を通して導出する。【選択図】図２
2010219974.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部から電荷をフローティングディフュージョン部に転送する転送トランジスタと、
前記フローティングディフュージョン部をリセットするリセットトランジスタと、
前記フローティングディフュージョン部の電荷に応じた信号を出力する増幅トランジスタと、
前記増幅トランジスタの出力側に設けられて画素選択をなす選択トランジスタと、
前記増幅トランジスタと前記選択トランジスタとの間に設けられ、電流源を通して電荷の充放電が行われることによって前記フローティングディフュージョン部の電荷に応じた電荷を蓄積する電荷蓄積用キャパシタと
を含む単位画素が配置された固体撮像装置。
【請求項２】
前記電荷蓄積用キャパシタは、前記フローティングディフュージョン部の電荷に応じた電荷を蓄積する
請求項１記載の固体撮像装置。
【請求項３】
前記電荷蓄積用キャパシタは、前記充電トランジスタのソース電極と基準電位ノードとの間に接続されている
請求項２記載の固体撮像装置。
【請求項４】
前記電荷蓄積用キャパシタは、前記選択トランジスタを介して信号を出力する信号線の配線容量よりも大きい容量値を有する
請求項２記載の固体撮像装置。
【請求項５】
前記信号線の配線容量の容量値を下げる手段を有する
請求項４記載の固体撮像装置。
【請求項６】
前記電荷蓄積用キャパシタは、前記フローティングディフュージョン部の前記リセットトランジスタによるリセット後、前記フローティングディフュージョン部のリセット時の電荷を、当該リセット時の電荷に応じた端子間電圧が読み出されるまで保持し続ける
請求項２記載の固体撮像装置。
【請求項７】
前記電流源は、前記リセットトランジスタによる前記フローティングディフュージョン部のリセット後に活性化状態になる
請求項１記載の固体撮像装置。
【請求項８】
前記電流源は、画素列ごとに各単位画素に対して、または全単位画素に対して共通の要素として設けられる
請求項７記載の固体撮像装置。
【請求項９】
前記単位画素の複数を組とするとともに、当該複数の単位画素間で少なくとも前記電荷蓄積用キャパシタを共有する
請求項１記載の固体撮像装置。
【請求項１０】
前記単位画素は、前記光電変換部の配線層側と反対側から入射光を取り込む裏面入射型の画素構造であり、
前記電荷蓄積用キャパシタは、前記単位画素ごとに前記配線層側に形成される
請求項１記載の固体撮像装置。
【請求項１１】
前記電荷蓄積用キャパシタは、スタック型キャパシタである
請求項１０記載の固体撮像装置。
【請求項１２】
光電変換部から電荷が転送されるフローティングディフュージョン部の電荷に応じた信号を出力する増幅トランジスタと、当該増幅トランジスタの出力側に設けられて画素選択をなす選択トランジスタとの間に電荷蓄積用キャパシタが設けられた単位画素の駆動に当たって、
前記フローティングディフュージョン部をリセットし、このリセット時の前記フローティングディフュージョン部の電荷に応じた電荷を前記電荷蓄積用キャパシタに保持した状態で前記光電変換部から前記フローティングディフュージョン部に電荷を転送し、
次いで、前記リセット時の電荷に応じた前記電荷蓄積用キャパシタの端子間電圧をリセット電圧として前記選択トランジスタを通して導出し、
次いで、前記光電変換部からの電荷転送時の前記フローティングディフュージョン部の電荷に応じた電荷を前記電荷蓄積用キャパシタに保持し、当該電荷蓄積用キャパシタの端子間電圧を信号電圧として前記選択トランジスタを通して導出する
固体撮像装置の駆動方法。
【請求項１３】
光電変換部から電荷をフローティングディフュージョン部に転送する転送トランジスタと、
前記フローティングディフュージョン部をリセットするリセットトランジスタと、
前記フローティングディフュージョン部の電荷に応じた信号を出力する増幅トランジスタと、
前記増幅トランジスタの出力側に設けられて画素選択をなす選択トランジスタと、
前記増幅トランジスタと前記選択トランジスタとの間に設けられ、電流源を通して電荷の充放電が行われることによって前記フローティングディフュージョン部の電荷に応じた電荷を蓄積する電荷蓄積用キャパシタと
を含む単位画素が配置された固体撮像装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の駆動方法および電子機器に関し、特にグローバルシャッタ機能を有するＸ−Ｙアドレス方式の固体撮像装置、当該固体撮像装置の駆動方法および当該固体撮像装置を有する電子機器関する。
【背景技術】
【０００２】
固体撮像装置は、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサに代表されるＸ−Ｙアドレス方式の固体撮像装置と、ＣＣＤ(Charge Coupled Device)イメージセンサに代表される電荷転送方式の固体撮像装置とに大別される。ここで、ＣＭＯＳイメージセンサは、画素信号のランダムアクセスが可能であり、さらにＣＣＤイメージセンサと比較して画素信号の読出しが高速で、低消費電力であるという特長を有している。
【０００３】
ところで、多くのＣＭＯＳイメージセンサは、光電変換部に蓄積された信号電荷を電荷電圧変換部へ転送し、得られた電圧を出力とする。電子シャッタ機能は電荷電圧変換部を周期的にリセットすることで実現される。ＣＭＯＳイメージセンサの電子シャッタ機能のシャッタ方式は、２次元配列された多数の画素に対して画素行ごとに露光の開始および終了の設定を行う、いわゆるローリングシャッタ（フォーカルプレインシャッタとも呼ばれる）方式である。
【０００４】
したがって、ローリングシャッタ方式のＣＭＯＳイメージセンサは、全画素に対して同一のタイミングで露光を行うグローバルシャッタ方式のＣＣＤイメージセンサと異なり、画素行ごとに露光期間がずれる（異なる）。そして、露光期間が画素行ごとにずれると、移動している物体を撮影した場合、撮像画像に歪みが生じる。
【０００５】
グローバルシャッタ機能を実現するために、従来は、画素内で電荷を信号電圧に変換するフローティングディフュージョン部に対して電荷蓄積用キャパシタを並列に接続し、当該キャパシタに電荷を蓄積する構成が採られていた（例えば、特許文献１参照）。
【０００６】
さらに、グローバルシャッタ機能を実現するとともに、画素内で信号電圧を増幅できるようにするために、１画素につき２つの電荷蓄積用キャパシタを設け、これら２つのキャパシタの容量比で増幅機能を持たせる構成が採られていた（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１７７０７６号公報
【特許文献２】特開２００５−６５０７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１記載の従来技術では、電荷保持時間の延長やノイズ耐性の向上を図るためには電荷蓄積用キャパシタの容量値を大きく設定する必要がある。しかし、電荷蓄積用キャパシタの容量値を大きくすると、フローティングディフュージョン部容量が増加し電荷電圧変換効率が低下する。すなわち、電荷蓄積用キャパシタの電荷保持時間とフローティングディフュージョン部の変換効率とはトレードオフの関係にある。
【０００９】
また、電荷蓄積用キャパシタは、光電変換部から完全転送された電荷の全てを保持できなければならない。したがって、電荷蓄積用キャパシタの面積として、光電変換部と同程度の面積が必要になるために、特許文献１記載の従来技術は画素の縮小化には不向きである。さらに、信号を対数圧縮し、カレントミラー回路で増幅する構造であるために、増幅トランジスタの閾値電圧Ｖｔｈのばらつきを抑え、増幅率を上げるためには増幅トランジスタのサイズを大きくする必要があり、小型化には向かない。しかも、リセット時のＫＴＣノイズを除去できないために画素固有の固定パターンノイズを抑制できない。
【００１０】
一方、特許文献２記載の従来技術では、２つの電荷蓄積用キャパシタをそれぞれリセットするリセットトランジスタが２つさらに必要であることから、１画素に集積しなければならない素子数が多くなるために高集積化が難しい。また、画素のリセットに関してだけでもリセット信号が２系統必要であるために、画素を駆動する周辺の駆動回路の構成が複雑になる。
【００１１】
そこで、本発明は、電荷を電圧に変換する際の変換効率を低下させることなく、高集積化を実現可能にした固体撮像装置、当該固体撮像装置の駆動方法および当該固体撮像装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明による固体撮像装置は、
光電変換部から電荷をＦＤ（フローティングディフュージョン）部に転送する転送トランジスタと、
前記ＦＤ部をリセットするリセットトランジスタと、
前記ＦＤ部の電荷に応じた信号を出力する増幅トランジスタと、
前記増幅トランジスタの出力側に設けられて画素選択をなす選択トランジスタと、
前記増幅トランジスタと前記選択トランジスタとの間に設けられ、電流源を通して電荷の充放電が行われることによって前記ＦＤ部の電荷に応じた電荷を蓄積する電荷蓄積用キャパシタと
を含む単位画素が配置された構成となっている。
【００１３】
上記構成の固体撮像装置において、グローバルシャッタ機能を実現するための電荷蓄積用キャパシタが増幅トランジスタと選択トランジスタとの間に設けられていることで、電荷蓄積用キャパシタがＦＤ部の容量と並列接続されておらず、電荷蓄積用キャパシタを挿入することでＦＤ部の容量値を大きく変化させない。これにより、トレードオフの関係にある電荷蓄積用キャパシタの電荷保持時間とＦＤ部の変換効率とを両立できる。具体的には、電荷蓄積用キャパシタの容量値を大きく設定することで、ＦＤ部の変換効率を低下させることなく、電荷蓄積用キャパシタの電荷保持時間の延長やノイズ耐性の向上を図ることができる。しかも、単位画素の各々には、１つの電荷蓄積用キャパシタを追加するだけの少ない素子数でグローバルシャッタ機能を実現できる。
【発明の効果】
【００１４】
本発明によれば、トレードオフの関係にある電荷蓄積用キャパシタの電荷保持時間とＦＤ部の変換効率とを両立できるとともに、少ない素子数でグローバルシャッタ機能を実現できるため、ＦＤ部の変換効率を低下させることなく、高集積化を実現できる。
【図面の簡単な説明】
【００１５】
【図１】本発明が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。
【図２】第１実施形態に係る単位画素の回路構成を示す回路図である。
【図３】電流源の具体的な構成例を示す回路図である。
【図４】第１実施形態に係る単位画素の回路動作の説明に供するタイミングチャートである。
【図５】第１実施形態に係る単位画素の回路動作の説明に供する動作説明図である。
【図６】垂直信号線の配線容量の容量値を下げる手法の一例を示す回路図である。
【図７】第２実施形態に係る画素共有の回路構成を示す回路図である。
【図８】裏面入射型の画素構造の一例を示す断面図である。
【図９】スタック型キャパシタを用いて電荷蓄積用キャパシタを形成したときの４画素分の画素レイアウトを示す概略平面図である。
【図１０】図７のＡ−Ａ´線に沿った断面構造を示す断面図である。
【図１１】本発明による撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１６】
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本発明が適用される固体撮像装置（ＣＭＯＳイメージセンサの例）
２．第１実施形態（画素単独の例）
３．第２実施形態（画素共有の例）
４．電荷蓄積用キャパシタ（スタック型キャパシタの例）
５．変形例
６．本発明による電子機器（撮像装置の例）
【００１７】
＜１．本発明に係る固体撮像装置＞
（システム構成）
図１は、本発明が適用される固体撮像装置、例えばＸ−Ｙアドレス型固体撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または部分的に使用して作成されたイメージセンサである。
【００１８】
図１に示すように、本適用例に係るＣＭＯＳイメージセンサ１０は、半導体基板（チップ）１８上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板１８上に集積された周辺回路部とを有する構成となっている。周辺回路部としては、例えば垂直駆動部１２、カラム処理部１３、水平駆動部１４およびシステム制御部１５が設けられている。
【００１９】
画素アレイ部１１には、入射する可視光をその光量に応じた電荷量に光電変換する光電変換部（例えば、フォトダイオード）を含む図示せぬ単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。そして、画素個々には、図示を省略するが、入射光を集光するレンズ、いわゆるマイクロレンズや、カラー対応の場合にはカラーフィルタなどが設けられる。単位画素の具体的な構成については後述する。
【００２０】
画素アレイ部１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１６が図の左右方向（画素行の画素配列方向／水平方向）に沿って形成され、列ごとに垂直信号線１７が図の上下方向（画素列の画素配列方向／垂直方向）に沿って形成されている。図１では、画素駆動線１６について１本として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
【００２１】
垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成されている。ここでは、具体的な構成については図示を省略するが、垂直駆動部１２は、読出し走査系と掃出し走査系とを有する構成となっている。読出し走査系は、信号を読み出す単位画素について行単位で順に選択走査を行う。
【００２２】
一方、掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行して当該読出し行の単位画素の光電変換素子から不要な電荷を掃き出す（リセットする）掃出し走査を行う。この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００２３】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
【００２４】
垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１７の各々を通してカラム処理部１３に供給される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素２０から出力されるアナログの画素信号に対してあらかじめ定められた信号処理を行う。
【００２５】
カラム処理部１３での信号処理としては、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング)処理が挙げられる。ＣＤＳ処理は、選択行の各画素から出力されるリセットレベルと信号レベルとを取り込み、これらレベルの差を取ることによって１行分の画素の信号を得るとともに、画素の固定パターンノイズを除去する処理である。ＣＤＳ回路としては、アナログ方式、デジタル方式のいずれであっても良い。
【００２６】
カラム処理部１３に、アナログの画素信号をデジタル化するＡＤ変換機能を持たせる場合もある。ＡＤ変換回路としては、逐次比較型、フラッシュ型、パイプライン型、デルタシグマ型など、その型式は問わない。
【００２７】
水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応した回路部分を順番に選択走査する。この水平駆動部１４による選択走査により、カラム処理部１３で画素列ごとに信号処理された画素信号が順番に出力される。
【００２８】
システム制御部１５は、半導体基板１８の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、本ＣＭＯＳイメージセンサ１０の内部情報などのデータを出力する。システム制御部１５はさらには、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１２、カラム処理部１３および水平駆動部１４などの駆動制御を行う。
【００２９】
上記構成のＣＭＯＳイメージセンサ１０において、電荷を一時的に蓄積する電荷蓄積用キャパシタを単位画素２０に付加することで、全画素に対して同一のタイミングで露光を行うグローバルシャッタ機能を実現できる。ここで、全画素に対して同一のタイミングで露光を行うとは、全画素同時に露光を開始し、露光を終了することである。以下に、グローバルシャッタ機能を実現するための電荷蓄積用キャパシタを付加するに当たっての単位画素２０の具体的な実施形態について説明する。
【００３０】
＜２．第１実施形態＞
［回路構成］
図２は、第１実施形態に係る単位画素２０の回路構成を示す回路図である。図２に示すように、本実施形態に係る単位画素２０は、光電変換部である例えばフォトダイオード２１に加えて、例えば４つのトランジスタ２２〜２５と１つのキャパシタ２６と１つの電流源２７を有する構成となっている。ここで、キャパシタ２６は、グローバルシャッタ機能を実現するために電荷蓄積用キャパシタである。
【００３１】
ここでは、例えば、４つのトランジスタ２２〜２５としてＮチャネルのＭＯＳトランジスタを用いている。ただし、ここで例示したトランジスタ２２〜２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００３２】
この単位画素２０に対して、画素駆動線１６として、例えば、転送線１６１、リセット線１６２および選択線１６３の３本の画素駆動線が同一画素行の各画素について共通に配線されている。転送線１６１、リセット線１６２および選択線１６３の各一端は、垂直駆動部１２の各画素行に対応した出力端に画素行単位で接続されている。
【００３３】
以下では、４つのトランジスタ２２〜２５のうち、トランジスタ２２を転送トランジスタと呼称し、トランジスタ２３をリセットトランジスタと呼称し、トランジスタ２４を増幅トランジスタと呼称し、トランジスタ２５を選択トランジスタと呼称する。
【００３４】
フォトダイオード２１は、アノード電極が接地されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、トランスファーゲートである転送トランジスタ２２の一方の主電極（ドレイン電極／ソース電極）に接続されている。
【００３５】
転送トランジスタ２２の他方の主電極（ソース電極／ドレイン電極）は、増幅トランジスタ２４のゲート電極に接続されている。転送トランジスタ２２の他方の主電極と増幅トランジスタ２４のゲート電極とが電気的に繋がったノード２８をＦＤ（フローティングディフュージョン）部と呼ぶ。すなわち、転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ部２８との間に接続されている。
【００３６】
転送トランジスタ２２のゲート電極には、高レベル（例えば、Ｖｄｄレベル；Ｖｄｄは正の電源レベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）の転送信号ＴＧが転送線１６１を介して与えられる。これにより、転送トランジスタ２２はオン状態となり、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をＦＤ部２８に転送する。
【００３７】
リセットトランジスタ２３は、ドレイン電極が正側電源Ｖｄｄに、ソース電極がＦＤ部２８にそれぞれ接続されている。リセットトランジスタ２３のゲート電極には、Ｈｉｇｈアクティブのリセット信号ＦＲＳＴがリセット線１６２を介して与えられる。これにより、リセットトランジスタ２３はオン状態となり、ＦＤ部２８の電荷を画素電源Ｖｄｄに捨てることによって当該ＦＤ部２８をリセットする。
【００３８】
増幅トランジスタ２４は、ゲート電極がＦＤ部２８に、ドレイン電極が正側電源Ｖｄｄにそれぞれ接続されている。選択トランジスタ２５は、例えば、ドレイン電極が電荷蓄積用キャパシタ２６の一方の端子（増幅トランジスタ２４のソース電極）に、ソース電極が垂直信号線１７にそれぞれ接続されている。
【００３９】
選択トランジスタ２５は、ゲート電極にＨｉｇｈアクティブの選択信号ＳＥＬが選択線１６３を介して与えられることによりオン状態となって増幅トランジスタ２４を動作状態にする。すなわち、選択トランジスタ２５は、単位画素２０を選択状態にして増幅トランジスタ２４から出力される信号を垂直信号線１７に中継する。
【００４０】
電荷蓄積用キャパシタ（ＧＣ）２６は、グローバルシャッタ機能を実現するために設けられるものであり、増幅トランジスタ２４のソース電極と基準電位ノード（例えば、接地）との間に接続され、ＦＤ部２８の電荷に応じた電荷を蓄積する。この電荷蓄積用キャパシタ２６としては、出力信号線である垂直信号線１７の寄生容量等の配線容量よりも容量値が大きいものが用いられる。電荷蓄積用キャパシタ２６の詳細については後述する。
【００４１】
電流源（ＩＧＣ）２７も電荷蓄積用キャパシタ２６と同様に、増幅トランジスタ２４のソース電極と接地間に接続されている。すなわち、電流源２７は、電荷蓄積用キャパシタ２６に対して並列に接続されている。ここでは、電流源２７を単位画素２０の構成要素の一つとして図示しているが、電流源２７は１画素を構成するのに必須の要素ではない。すなわち、画素列ごとに各画素に対して共通の要素として電流源２７を設ける構成や、画素アレイ部１１の全画素に対して共通の要素として電流源２７を設ける構成を採ることも可能である。
【００４２】
このように、電流源２７を画素列ごとに各画素に対して、または全画素に対して共通の要素として設けることで、画素ごとに設ける場合に比べて、画素個々の素子数を少なくできるために、画素の微細化を図る上で有利となる。また、画素ごとに設ける場合には、画素行ごとに電流源２７を制御するための駆動線を配線する必要があるが、電流源２７を画素列ごとに各画素に対して、または全画素に対して共通の要素として設けると、その駆動線の本数が極めて少なくて済む利点もある。
【００４３】
この電流源２７としては、例えば、図３（Ａ）に示す如きソース接地のＭＯＳＳＦＥＴ（Field Effect. Transistor；電界効果トランジスタ）からなる回路構成の電流源２７Ａや、図３（Ｂ）に示す如きカレントミラー回路からなる回路構成の電流源２７Ｂなどを用いることができる。いずれの回路構成の電流源２７Ａ，２７Ｂも、パルス信号に応答して動作状態になる。
【００４４】
［回路動作］
上記構成の単位画素２０が行列状に２次元配置されてなるＣＭＯＳイメージセンサ１０は、先述したように、垂直駆動部１２による駆動の下で実行される電子シャッタ機能、特にグローバルシャッタ機能を有している。
【００４５】
このグローバルシャッタ機能は、全画素同時にＦＤ部２８をリセットトランジスタ２３によってリセットした後、フォトダイオード２１から全画素同時に電荷の読出しを行うことによって実現される。ここでの電荷の読出しとは、フォトダイオード２１から電荷を読み出して当該電荷をＦＤ部２８や記憶素子である電荷蓄積用キャパシタ２６に保持することである。
【００４６】
以下に、上記構成の単位画素２０の回路動作について、図４のタイミングチャートを基に図５の動作説明図を用いて説明する。図４のタイミングチャートには、ｎ行目の転送信号ＴＧ（ｎ）、リセット信号ＲＳＴ（ｎ）および選択信号ＳＥＬ（ｎ）とｎ＋１行目の選択信号ＳＥＬ（ｎ＋１）の各パルス信号のタイミング関係を示している。
【００４７】
回路動作の説明に当たり、Ｈｉｇｈレベル（以下、「“Ｈ”レベル」と記述する）をＭＯＳＦＥＴの閾値電圧Ｖｔｈを超える電圧、例えばＶｄｄレベルとし、Ｌｏｗレベル（以下、「“Ｌ”レベル」と記述する）を０Ｖとする。
【００４８】
露光が終了した時刻ｔ１１でリセット信号ＲＳＴ（ｎ）が“Ｌ”レベルから“Ｈ”レベルに遷移すると、リセットトランジスタ２３がオン状態となってＦＤ部２８をリセットする。すなわち、ＦＤ部２８内の電荷がリセットトランジスタ２３を通して正側電源Ｖｄｄに捨てられることで、ＦＤ部２８がリセットされる。このＦＤ部２８のリセット動作によって当該ＦＤ部２８の電位が変化し、これに追従してＦＤ部２８で電気的に接続されている増幅トランジスタ２４のゲート電極の電圧（ゲート電圧）も変化する。
【００４９】
増幅トランジスタ２４のゲート電圧が変化すると、これに追従して電荷蓄積用キャパシタ２６内の電荷が電流源（ＩＧＣ）２７を通して流出する。初期状態では、電荷蓄積用キャパシタ２６は電荷で満たされており、電流源２７を通して流出する電荷量は、増幅トランジスタ２４のゲート電圧によって決定される。つまり、ＦＤ部２８のリセット後の電荷蓄積用キャパシタ２６内の電荷量は、図５（Ａ）に示すように、リセット後のＦＤ部２８の電位によって決定される。
【００５０】
そして、時刻ｔ１２でリセット信号ＲＳＴ（ｎ）が“Ｈ”レベルから“Ｌ”レベルに遷移することで、ＦＤ部２８のリセット動作が終了する。すなわち、リセット信号ＲＳＴ（ｎ）の“Ｈ”レベル期間Ｔ１がＦＤ部２８のリセット期間となる。このリセット時、ＦＤ部２８でＫＴＣノイズが発生するために、ＦＤ部２８の電位がランダムに変動する。ここで、ＫＴＣノイズとは、ＦＤ部２８に対するリセットトランジスタ２３のスイッチング動作に起因して発生するリセットノイズである。
【００５１】
ＦＤ部２８の電位のランダムな変動を補償するために、電流源２７がリセット信号ＲＳＴ（ｎ）の立ち下がり（時刻ｔ１２）を検出して活性化状態（動作状態）となる。この電流源２７が活性化状態となるｔ１２−ｔ１３の期間において、ＦＤ部２８の電位の変動分の補償が行われる。
【００５２】
また、ＦＤ部２８のリセット後ＦＤ部２８の電位が電荷蓄積用キャパシタ２６に反映され、ＦＤ部２８の電位に応じた電荷が電荷蓄積用キャパシタ２６に蓄積される。そして、電荷蓄積用キャパシタ２６に蓄積されたリセット時の電荷は、当該電荷に応じた電荷蓄積用キャパシタ２６の端子間電圧がリセット電圧として読み出されるまで保持され続けるため、フォトダイオード２１からの電荷転送直前にＦＤ部２８をリセットする必要が無い。したがって、過露光時に発生するフォトダイオード２１のオーバーフロー電荷をＦＤ部２８に蓄積することができるために、ダイナミックレンジを拡大できる。
【００５３】
続いて、時刻ｔ１３で転送信号ＴＧ（ｎ）が“Ｌ”レベルから“Ｈ”レベルに遷移すると、転送トランジスタ２２がオン状態となってフォトダイオード２１に蓄積された光電荷をＦＤ部２９に転送する。そして、時刻ｔ１４で転送信号ＴＧ（ｎ）が“Ｈ”レベルから“Ｌ”レベルに遷移することで、フォトダイオード２１からＦＤ部２８への電荷の転送が終了する。
【００５４】
すなわち、転送信号ＴＧ（ｎ）の“Ｈ”レベル期間Ｔ２がフォトダイオード２１からＦＤ部２８への電荷転送期間となる。この電荷転送期間Ｔ２が終了すると、ＦＤ部２８の電位の変動に追従して増幅トランジスタ２４のゲート電圧も変動する。電荷転送の終了時、電流源２７が非活性化状態にあるために、当該電流源２７からの電荷蓄積用キャパシタ２６への電荷供給がない。
【００５５】
このため、増幅トランジスタ２４のゲート電圧に変動があっても、電荷蓄積用キャパシタ２６の端子間電圧に変動はない。つまり、フォトダイオード２１からＦＤ部２８への電荷転送後でも、電荷蓄積用キャパシタ２６には、図５（Ｂ）に示すように、ＦＤ部２８のリセット後の電荷量が保持され続ける。
【００５６】
次に、時刻ｔ１５で選択信号ＳＥＬ（ｎ）が“Ｌ”レベルから“Ｈ”レベルに遷移すると、選択トランジスタ２６がオン状態となり、電荷蓄積用キャパシタ２６の端子間電圧を垂直信号線１７にリセット電圧として出力する。すなわち、選択信号ＳＥＬ（ｎ）の“Ｈ”レベル期間Ｔ３がリセット電圧の読出し期間となる。そして、選択信号ＳＥＬ（ｎ）が“Ｈ”レベルから“Ｌ”レベルに遷移し、読出し期間Ｔ３が終了する時刻ｔ１６で電流源２７が再び活性化状態となる。
【００５７】
このとき、増幅トランジスタ２４のゲート電圧は、フォトダイオード２１からＦＤ部２８への電荷転送後の当該ＦＤ部２８の電位で固定されている。したがって、電流源２７が活性化状態になることで、電荷蓄積用キャパシタ２６内の電荷は、図５（Ｃ）に示すように、フォトダイオード２１からＦＤ部２８への電荷転送後のＦＤ部２８の電位で決定される電荷量となる。
【００５８】
その後、時刻ｔ１７で選択信号ＳＥＬ（ｎ）が再び“Ｌ”レベルから“Ｈ”レベルに遷移すると、選択トランジスタ２６がオン状態となり、電荷蓄積用キャパシタ２６の端子間電圧を垂直信号線１７に信号電圧として出力する。すなわち、選択信号ＳＥＬ（ｎ）の２回目の“Ｈ”レベル期間Ｔ４が信号電圧の読出し期間となる。このときの信号電圧は、フォトダイオード２１からＦＤ部２８へ転送された（読み出された）光電荷の電荷量に対応している。また、電荷蓄積用キャパシタ２６内の電荷は、選択トランジスタ２５を通して垂直信号線１７に吐き出されるために破壊される。
【００５９】
以上により、ｎ行目の画素行の各単位画素２０について、リセット電圧および信号電圧を読み出すための一連の動作が終了する。以降、時刻ｔ１８，ｔ１９，ｔ２０では、次の画素行ｎ＋１の各単位画素２０について、ｎ行目の画素行の各単位画素２０についての時刻ｔ１５，ｔ１６，ｔ１７での動作と同様の動作により、リセット電圧および信号電圧の読出し駆動が行われる。
【００６０】
より具体的には、ＦＤ部２８のリセット時の電荷量ＱＦＤに応じた電荷を電荷蓄積用キャパシタ２６に保持し、露光によって生成したフォトダイオード２１内の電荷をＦＤ部２８に保持する。そして、電荷蓄積用キャパシタ２６にリセット電荷およびＦＤ部２８に信号電荷をそれぞれ保持した状態で、図４の時刻ｔ１５以降の処理を列もしくは行ごとにずらして実行することで、リセット電圧および信号電圧の読出しを実現できる。
【００６１】
期間Ｔ３で読み出されるリセット電圧と、期間Ｔ４で読み出される信号電圧とは、垂直信号線１７を介して図１に示すカラム処理部１３に順次供給される。そして、カラム処理部１３において、相関二重サンプリング（ＣＤＳ）処理が行われることにより、画素固有の固定パターンノイズやＶｔｈばらつきが除去される。ノイズ除去後の信号は、例えばカラム処理部１３内に設けられたＡＤ変換器でデジタル信号に変換されて出力される。
【００６２】
ここで、ＦＤ部２８の容量値をＣＦＤ、ＦＤ部２８内の電荷量をＱＦＤ、ＦＤ部２８の電位をＶＦＤとした場合、
ＱＦＤ＝ＣＦＤ×ＶＦＤ
なる式が成り立つ。
【００６３】
同様に、電荷蓄積用キャパシタ２６の容量値をＣＧＣ、電荷蓄積用キャパシタ２６内の電荷量をＱＧＣ、電荷蓄積用キャパシタ２６の電位をＶＧＣとした場合、
ＱＧＣ＝ＣＧＣ×ＶＧＣ
なる式が成り立つ。
【００６４】
また、増幅トランジスタ２４の閾値電圧をＶｔｈａとすると、
ＶＧＣ＝ＶＦＤ−Ｖｔｈａ
でもある。つまり、電荷蓄積用キャパシタ２６内の電荷量ＱＧＣは、
ＱＧＣ＝ＣＧＣ｛（ＱＦＤ／ＣＦＤ）−Ｖｔｈａ｝
となる。この式から、電荷蓄積用キャパシタ２６内の電荷量ＱＧＣは、ＦＤ部２８内の電荷量ＱＦＤと線形比例し、増幅トランジスタ２４によってＱＦＤ／ＣＦＤ倍されることがわかる。
【００６５】
この増幅トランジスタ２４の増幅倍率ＱＦＤ／ＣＦＤを大きく設定し、当該増幅倍率ＱＦＤ／ＣＦＤにて電荷蓄積用キャパシタ２６内の電荷量ＱＧＣを増幅することで、外的要因に対する電荷蓄積用キャパシタ２６の電位ＶＧＣの変動量を小さくできる。ここで言う外的要因とは、熱的揺らぎやリーク電流である。
【００６６】
また、電荷蓄積用キャパシタ２６の容量値ＣＧＣについては、垂直信号線１７の配線容量の容量値よりも大きい方が好ましい。何故なら、電荷蓄積用キャパシタ２６の容量値ＣＧＣが垂直信号線１７の配線容量の容量値よりも小さいと、電荷蓄積用キャパシタ２６から垂直信号線１７に読み出された信号が垂直信号線１７上のノイズに埋もれてしまう懸念があるからである。
【００６７】
換言すれば、電荷蓄積用キャパシタ２６の容量値ＣＧＣを垂直信号線１７の配線容量の容量値よりも大きく設定することで、垂直信号線１７上におけるＳＮ比を向上できる。ここで、構成上、垂直信号線１７の配線容量の容量値が電荷蓄積用キャパシタ２６の容量値ＣＧＣよりも大きくならざるを得ない場合には、垂直信号線１７の配線容量の容量値を下げる手法を採るようにする。
【００６８】
具体的には、図６に示すように、画素列ごとの垂直信号線１７に容量カット用のＭＯＳトランジスタ１９を挿入し、当該ＭＯＳトランジスタ１９のゲート電極には常にバイアス電圧ＶＧを印加するようにする。これにより、実効的な垂直信号線１７の配線容量の容量値を、電荷蓄積用キャパシタ２６の容量値ＣＧＣよりも低減できる。このように、電荷蓄積用キャパシタ２６の容量値ＣＧＣよりも垂直信号線１７の配線容量の容量値が大きくなる場合は、当該配線容量の容量値を下げることで、電荷蓄積用キャパシタ２６の容量値ＣＧＣを垂直信号線１７の配線容量の容量値よりも大きくできる。
【００６９】
［第１実施形態の作用効果］
上述したように、ＣＭＯＳイメージセンサ１０等のＸ−Ｙアドレス方式の固体撮像装置において、電荷を一時的に蓄積する電荷蓄積用キャパシタ２６を単位画素２０に付加することで、全画素に対して同一のタイミングで露光を行うグローバルシャッタ機能を実現できる。このグローバルシャッタ機能は、図４の動作例では、全画素一斉に時刻ｔ１５までに実行される。
【００７０】
そして、グローバルシャッタ機能を実現するための電荷蓄積用キャパシタ２６を増幅トランジスタ２４と選択トランジスタ２５との間に介在させた構成を採ることで、次のような作用効果を得ることができる。すなわち、電荷蓄積用キャパシタ２６がＦＤ部２８に対して並列に接続されている訳ではないために、電荷蓄積用キャパシタ２６の容量値がＦＤ部２８の容量値に影響を及ぼすことはない。
【００７１】
これにより、トレードオフの関係にある電荷蓄積用キャパシタ２６の電荷保持時間とＦＤ部２８の変換効率とを両立できる。具体的には、電荷蓄積用キャパシタ２６の容量値を大きく設定することで、ＦＤ部２８の変換効率を低下させることなく、電荷蓄積用キャパシタ２６の電荷保持時間の延長やノイズ耐性の向上を図ることができる。
【００７２】
また、単位画素２０の各々には、最低限１つの電荷蓄積用キャパシタ２６を追加するだけの少ない素子数でグローバルシャッタ機能を実現できるために、ＦＤ部２８の変換効率を低下させることなく、高集積な固体撮像装置を実現できる。さらに、電流源２７を画素列ごとに各画素に対して、または全画素に対して共通の要素として設ける場合には、単位画素２０を駆動する信号を追加する必要がないために、垂直駆動部１２の回路構成を変更しなくて済む。
【００７３】
＜３．第２実施形態＞
第１実施形態では、電荷蓄積用キャパシタ２６を含む単位画素２０個々の回路構成の例となっている。これに対して、第２実施形態では、単位画素２０の構成要素の一部、少なくとも電荷蓄積用キャパシタ２６を複数の画素間で共有する回路構成の例となっている。ここでは、例えば同一画素列の隣り合う２画素間で構成要素の一部を共有する場合を例に挙げるものとする。
【００７４】
［回路構成］
図７は、第２実施形態に係る単位画素２０の回路構成を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。
【００７５】
単位画素２０の構成要素の一部を２つの画素２０Ａ−１，２０Ａ−２間で共有するに当たって、リセットトランジスタ２３、増幅トランジスタ２４、選択トランジスタ２５、電荷蓄積用キャパシタ２６およびＦＤ部２８を共有するようにする。すなわち、リセットトランジスタ２３、増幅トランジスタ２４、選択トランジスタ２５、電荷蓄積用キャパシタ２６およびＦＤ部２８が、２つの画素２０Ａ−１，２０Ａ−２間で共有される共有回路部２０Ｂを構成している。
【００７６】
ここでは、電流源２７についても２つの画素２０Ａ−１，２０Ａ−２間で共有するようにしているが、第１実施形態の場合と同様に、電流源２７を画素列ごとに各共有回路部２０Ｂに対して、または全共有回路部２０Ｂに対して共通の要素として設けるようにしても良い。
【００７７】
また、２つの画素２０Ａ−１，２０Ａ−２に対して、リセットトランジスタ２３、増幅トランジスタ２４、選択トランジスタ２５、電荷蓄積用キャパシタ２６およびＦＤ部２８を共有するようにしているが、これら構成要素の一部を共有するようにすることも可能である。さらに、２画素間での共有に限られるものではない。
【００７８】
単位画素２０Ａ−１は、フォトダイオード２１−１と転送トランジスタ２２−１を有する構成となっている。フォトダイオード２１−１は、アノード電極が接地され、カソード電極が転送トランジスタ２２−１の一方の主電極に接続されている。転送トランジスタ２２−１は、その他方の主電極がＦＤ部２８に接続されている。転送トランジスタ２２−１のゲート電極には、Ｈｉｇｈアクティブの転送信号ＴＧ１が転送線１６１−１を介して与えられる。
【００７９】
単位画素２０Ａ−２は、フォトダイオード２１−２と転送トランジスタ２２−２を有する構成となっている。フォトダイオード２１−２は、アノード電極が接地され、カソード電極が転送トランジスタ２２−２の一方の主電極に接続されている。転送トランジスタ２２−２は、その他方の主電極がＦＤ部２８に接続されている。転送トランジスタ２２−２のゲート電極には、Ｈｉｇｈアクティブの転送信号ＴＧ２が転送線１６１−２を介して与えられる。
【００８０】
本例に係る共有回路部２０Ｂは、リセットトランジスタ２３、増幅トランジスタ２４、選択トランジスタ２５、電荷蓄積用キャパシタ２６、電流源２７およびＦＤ部２８によって構成されている。
【００８１】
リセットトランジスタ２３は、ドレイン電極が正側電源Ｖｄｄに、ソース電極がＦＤ部２８にそれぞれ接続されている。リセットトランジスタ２３は、ゲート電極にＨｉｇｈアクティブのリセット信号ＦＲＳＴがリセット線１６２を介して与えられることでオン状態となり、ＦＤ部２８の電荷を画素電源Ｖｄｄに捨てることによって当該ＦＤ部２８をリセットする。
【００８２】
増幅トランジスタ２４は、ゲート電極がＦＤ部２８に、ドレイン電極が正側電源Ｖｄｄにそれぞれ接続されている。選択トランジスタ２５は、例えば、ドレイン電極が電荷蓄積用キャパシタ２６の一方の端子（増幅トランジスタ２４のソース電極）に、ソース電極が垂直信号線１７にそれぞれ接続されている。
【００８３】
選択トランジスタ２５は、ゲート電極にＨｉｇｈアクティブの選択信号ＳＥＬが選択線１６３を介して与えられることでオン状態となって増幅トランジスタ２４を動作状態にする。すなわち、選択トランジスタ２５は、単位画素２０を選択状態にして増幅トランジスタ２４から出力される信号を垂直信号線１７に中継する。
【００８４】
電荷蓄積用キャパシタ（ＧＣ）２６は、グローバルシャッタ機能を実現するために設けられるものであり、増幅トランジスタ２４のソース電極と接地間に接続されている。この電荷蓄積用キャパシタ２６としては、垂直信号線１７の寄生容量等の配線容量よりも容量値が大きいものが用いられる。電荷蓄積用キャパシタ２６の詳細については後述する。
【００８５】
電流源（ＩＧＣ）２７も電荷蓄積用キャパシタ２６と同様に、増幅トランジスタ２４のソース電極と接地間に接続されている。すなわち、電流源２７は、電荷蓄積用キャパシタ２６に対して並列に接続されている。この電流源２７としては、第１実施形態の場合と同様の回路構成のものを用いることができる。
【００８６】
［回路動作］
上記構成の第２実施形態に係る画素共有の回路構成の場合には、フォトダイオード２１および転送トランジスタ２２を除く、大部分の構成要素を例えば２画素２０Ａ−１，２０Ａ−２間で共有している。したがって、転送信号ＴＧ１，ＴＧ２に基づいてフォトダイオード２１−１，２１−２から電荷を転送するタイミング以外の動作については、基本的に第１実施形態の場合と同じである。
【００８７】
［第２実施形態の作用効果］
上述したように、単位画素２０の構成要素の一部を複数の画素間で共有する回路構成を採った場合であっても、単位画素２０の各々に電荷蓄積用キャパシタ２６が設けられていることによってグローバルシャッタ機能を実現できる。そして、第１実施形態の場合と同様に、増幅トランジスタ２４と選択トランジスタ２５との間に電荷蓄積用キャパシタ２６を介在させていることで、トレードオフの関係にある電荷蓄積用キャパシタ２６の電荷保持時間とＦＤ部２８の変換効率とを両立できる。
【００８８】
しかも、単位画素２０の構成要素の大部分を複数の画素間で共有する回路構成を採ることで、１画素当たり極めて少ない素子数でグローバルシャッタ機能を実現できるために、第１実施形態に比べてより高集積な固体撮像装置を実現できる。
【００８９】
＜４．電荷蓄積用キャパシタ＞
続いて、上記各実施形態に係る画素回路で用いられる電荷蓄積用キャパシタ２６について説明する。
【００９０】
単位画素２０ごとに付加する電荷蓄積用キャパシタ２６については、その構造は問わないが、高集積化を考慮した場合には、スタック型キャパシタ、トレンチ型キャパシタ、ジャンクションキャパシタが好ましい。特に、スタック型キャパシタは、単位面積当たりの容量値を大きく確保できる利点がある。
【００９１】
また、本発明が適用されるＣＭＯＳイメージセンサ１０の画素構造を、裏面入射型（裏面照射型）の画素構造とすることで、電荷蓄積用キャパシタ２６の形成領域として、表面入射型の画素構造に比べてより大きな面積を確保できる。電荷蓄積用キャパシタ２６の形成領域の面積を大きく確保できれば、それだけ電荷蓄積用キャパシタ２６の容量値を大きく設定できるために、電荷蓄積用キャパシタ２６の電荷保持時間の延長やノイズ耐性の向上に寄与できることになる。ここで、裏面入射型の画素構造とは、配線層側を表面とするとき、当該配線側と反対側、即ち裏面側から入射光を取り込む構造を言う。
【００９２】
［裏面入射側の画素構造］
図８は、裏面入射型の画素構造の一例を示す断面図である。ここでは、２画素分の断面構造を示している。
【００９３】
図８において、シリコン部（シリコン基板）４１には、フォトダイオード４２や画素トランジスタ４３が形成される。すなわち、シリコン部４１は素子形成部である。ここで、フォトダイオード４２は、図２のフォトダイオード２１や、図７のフォトダイオード２１−１，２１−２に相当する。また、画素トランジスタ４３は、図２および図７の転送トランジスタ２２（２２−１，２２−２）、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５等に相当する。
【００９４】
シリコン部４１の一方の面側には、層間膜４４を介してカラーフィルタ４５が作り込まれる。これにより、シリコン部４１の一方の面側から入射する光は、カラーフィルタ４５を経由してフォトダイオード４２の受光面に導かれる。一方、シリコン部４１の他方の面側には、層間絶縁膜４６内に画素トランジスタ４３のゲート電極や金属配線が多層配線されてなる配線層４７が形成される。配線層４７のシリコン部４１と反対側の面には、接着剤４８によって支持基板４９が貼り付けられる。 
【００９５】
上記の画素構造において、フォトダイオード４２や画素トランジスタ４３が形成されるシリコン部４１の配線層４７側を表面側と呼び、シリコン部４１の配線層４７と反対側を裏面側と呼ぶこととする。このような定義の下に、本画素構造は、シリコン部４１の裏面側から入射光を取り込むことになるため裏面入射型の画素構造となる。
【００９６】
この裏面入射型の画素構造によれば、配線層４７と反対の面側から入射光を取り込むため、開口率を１００％とすることができる。また、入射光を取り込む側に配線層４７が存在しないため、オンチップレンズを用いなくても入射光をフォトダイオード４２の受光面に集光できる。
【００９７】
［スタック型キャパシタ］
ここで、一例として、裏面入射型の画素構造に適用し、スタック型キャパシタを用いて形成する電荷蓄積用キャパシタ２６の構造について説明する。
【００９８】
図９は、スタック型キャパシタを用いて電荷蓄積用キャパシタ２６を形成したときの画素レイアウトを示す概略平面図であり、図中、図２と同等部分には同一符号を付して示している。ここでは、上下左右に隣接する４画素分の画素レイアウトを示している。また、図１０に、図９のＡ−Ａ´線に沿った断面構造を示す。
【００９９】
図９から明らかなように、画素構造が裏面入射型であることで、入射光に対する制約がないために、スタック型キャパシタからなる電荷蓄積用キャパシタ２６を、層間絶縁膜５４上にフォトダイオード（ＰＤ）２１の広い領域に亘って配置できる。このように、電荷蓄積用キャパシタ２６をフォトダイオード２１上に配置できることで、単位セル当たりのＰＤ充填率を高めることができる。そして、電荷蓄積用キャパシタ２６として特にスタック型キャパシタを用いるで、電荷蓄積用キャパシタ２６の容量値を大きく設定できる。
【０１００】
図１０において、図８と同等部分には同一符号を付して示している。図１０に示すように、スタック型キャパシタの電荷蓄積用キャパシタ２６は、下部電極５１と上部電極５２との間に誘電体５３を挟む構造とすることで実現される。
【０１０１】
下部電極５１および上部電極５２の電極材料としては、タングステンや窒化タンタルなどのように融点が高く、シリコン中の拡散係数が小さい材料が望ましい。また、誘電体５３の材料としては、二酸化シリコン、窒化シリコン、二酸化ハフニュウム、二酸化ジルコニュウム、五酸化タンタルなどのような誘電率が高い材料でかつ漏れ電流が少ない材料が望ましい。
【０１０２】
下部電極５１は、層間絶縁膜５４（図８の層間絶縁膜４６に相当）に形成されたコンタクトビア５５を介して、図２および図７に示す放電トランジスタ２４のソース領域となる拡散層５６に対して電気的に接続されている。上部電極５３は接地されている。拡散層５６とフォトダイオード４２（図２のフォトダイオード２１および図７のフォトダイオード２１−１，２１−２）との間には素子分離領域５７が設けられている。
【０１０３】
＜５．変形例＞
上記各実施形態では、カラム処理部１３内でノイズ除去処理やＡＤ変換処理を行うことを前提として説明したが、これらの処理については、カラム処理部１３の後段または半導体基板（チップ）１８の外部で行う構成を採ることも可能である。
【０１０４】
また、上記各実施形態では、ＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、ＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、可視光の光量に応じた電荷を物理量として検知して電気信号として出力する単位画素が行列状に配置されてなるＸ−Ｙアドレス型の固体撮像装置全般に適用可能である。
【０１０５】
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１０６】
＜６．電子機器＞
本発明は、固体撮像装置への適用に限られるものではなく、撮像装置などの電子機器にも適用可能である。ここで、電子機器とは、デジタルスチルカメラやビデオカメラ等の撮像装置（カメラシステム）や、撮像機能を有する携帯電話機やＰＤＡ（Personal Digital Assistant）などのモバイル機器などのことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【０１０７】
［撮像装置］
図１１は、本発明による電子機器の一例である撮像装置の構成例を示すブロック図である。図１１に示すように、本発明による撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【０１０８】
レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１０２として、先述した第１，第２実施形態に係るＣＭＯＳイメージセンサ、即ちＦＤ部の変換効率を低下させることなく、グローバルシャッタ機能を実現可能なＣＭＯＳイメージセンサが用いられる。
【０１０９】
表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１１０】
操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６および操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１１１】
このような撮像装置１００は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けのカメラモジュールに適用される。そして、撮像素子１０２として第１，第２実施形態に係るＣＭＯＳイメージセンサを用いることで、当該ＣＭＯＳイメージセンサはＦＤ部の変換効率を低下させることなく、グローバルシャッタ機能を実現できるために、歪みのない高画質の撮像画像を得ることができる。
【符号の説明】
【０１１２】
１０…ＣＭＯＳイメージセンサ、１１…画素アレイ部、１２…垂直駆動部、１３…カラム処理部、１４…水平駆動部、１５…システム制御部、１６…画素駆動線、１７…垂直信号線、１８…半導体基板（チップ）、２０（２０Ａ−１，２０Ａ−２）…単位画素、２０Ｂ…共有回路部、２１（２１−１，２１−２）…フォトダイオード、２２（２２−１，２２−２）…転送トランジスタ、２３…リセットトランジスタ、２４…増幅トランジスタ、２５…選択トランジスタ、２６…電荷蓄積用キャパシタ、２８…フローティングディフュージョン部（ＦＤ部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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