(57)【要約】【課題】ゲート酸化膜のＧＯＩ特性を改善した半導体ウエーハ及び半導体ウエーハの製造方法並びにＧＯＩの劣化がないことをＴＤＤＢ法などに比べて容易に評価することのできる評価方法を提供する。【解決手段】少なくとも、シリコン単結晶インゴットを育成する工程と、該シリコン単結晶インゴットをスライスしてウエーハを作製する工程と、該スライスしたウエーハにラッピング、エッチング、研磨のうち少なくとも１つを行う工程と、該ウエーハの表面ラフネスを測定する工程と、前記測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長を求め、前記ゲート酸化膜の厚さが前記測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長に対して１／４以上の関係となる表面ラフネスを有するウエーハを合格と判定して選別する工程とを有することを特徴とする半導体ウエーハの製造方法。【選択図】なし【特許請求の範囲】
【請求項１】
半導体ウエーハ上に少なくともゲート酸化膜が形成される半導体ウエーハであって、前記ゲート酸化膜の厚さと前記半導体ウエーハの一番強度の強い表面ラフネス周期の波長との関係が前記ゲート酸化膜の厚さが前記半導体ウエーハの一番強度の強い表面ラフネス周期の波長に対して１／４以上の関係となる表面ラフネスを有するものであることを特徴とする半導体ウエーハ。
【請求項２】
前記表面ラフネス周期の波長は１００ｎｍ以下であることを特徴とする請求項１に記載の半導体ウエーハ。
【請求項３】
半導体ウエーハ上に少なくともゲート酸化膜が形成される半導体ウエーハの製造方法であって、少なくとも、シリコン単結晶インゴットを育成する工程と、該シリコン単結晶インゴットをスライスしてウエーハを作製する工程と、該スライスしたウエーハにラッピング、エッチング、研磨のうち少なくとも１つを行う工程と、該ウエーハの表面ラフネスを測定する工程と、前記測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長を求め、前記ゲート酸化膜の厚さが前記測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長に対して１／４以上の関係となる表面ラフネスを有するウエーハを合格と判定して選別する工程とを有することを特徴とする半導体ウエーハの製造方法。
【請求項４】
前記表面ラフネス周期の波長は１００ｎｍ以下とすることを特徴とする請求項３に記載の半導体ウエーハの製造方法。
【請求項５】
半導体ウエーハ上に少なくともゲート酸化膜が形成される半導体ウエーハの評価方法であって、前記半導体ウエーハの表面ラフネスを測定し、前記測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長を求め、前記ゲート酸化膜の厚さが前記測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長に対して１／４以上となる関係を満たす場合に前記ゲート酸化膜の耐圧が劣化しないと評価することを特徴とする半導体ウエーハの評価方法。
【請求項６】
前記表面ラフネス周期の波長は１００ｎｍ以下とすることを特徴とする請求項５に記載の半導体ウエーハの評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエーハ及び半導体ウエーハの製造方法並びに半導体ウエーハの評価方法に関し、詳しくは、ゲート酸化膜の耐圧（ＧＯＩ）特性を改善した半導体ウエーハ及び半導体ウエーハの製造方法並びに半導体ウエーハの評価方法に関するものである。
【背景技術】
【０００２】
半導体ウエーハの主表面にはＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタやトランジスタ等の半導体素子が形成される。それらの半導体素子に形成されるゲート酸化膜等の絶縁膜は、半導体素子の高密度化に伴いその厚みが減る一方で、電源電圧を低くすることは困難であるため、絶縁膜は高い電界強度の下で使用されている。そのため、より品質の高い絶縁膜が必要とされている。
【０００３】
この絶縁膜の信頼性評価方法としてＧＯＩ（Ｇａｔｅ  Ｏｘｉｄｅ  Ｉｎｔｅｇｒｉｔｙ）評価がある（例えば非特許文献１参照）。この評価は、以下のような手順で行われる。
まず、半導体ウエーハ主表面に絶縁膜となるシリコン酸化膜を形成し、その直上にポリシリコン層を成長させた後、そのポリシリコン層を島状に残すようにエッチングする。これにより、ＭＯＳ構造のキャパシタが形成され、島状ポリシリコン層は、電極として活用される。
【０００４】
このＭＯＳキャパシタのポリシリコン電極を通して絶縁膜に電圧を印加することにより、（絶縁破壊電圧／絶縁膜の厚み）で表される絶縁破壊電界強度を測定してＧＯＩ評価を行うのであるが、この絶縁破壊電界強度を測定する方法としては、ＴＺＤＢ（Ｔｉｍｅ  Ｚｅｒｏ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）法がある。
【０００５】
この方法では、０〜１５ＭＶ／ｃｍ程度まで階段状に電界強度を変化させながら、ＭＯＳキャパシタに流れる電流値をモニタし、ＭＯＳキャパシタの絶縁膜が破壊されたとき、すなわちブレイクダウンしたときの電界強度を測定する。この絶縁破壊電界強度が所定の値以上，例えば８ＭＶ／ｃｍ以上である絶縁膜を良とし、そうでないものを不良として、印加したＭＯＳキャパシタ総数に対する良であったキャパシタ数の割合にもとづいて絶縁膜の品質を評価する。
【０００６】
このようにＧＯＩ評価においてＴＺＤＢ法は短時間で評価を行うことができる手法であるが、半導体素子の使用状態に応じた評価，すなわち経時的な評価を行うことができないという問題があった。そのため、ＴＤＤＢ（Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）法という絶縁破壊耐圧測定法が用いられることがある。
【０００７】
ＴＤＤＢ法とは、絶縁膜に一定の電圧または電流を連続的に印加し続け、所定の時間間隔で電流または電圧を検出して経時的な変化を求め、絶縁破壊に至るまでの時間、その経過等を詳細に評価する方法である。
【０００８】
これらの評価方法において、ＭＯＳキャパシタ等の半導体素子が不良となる原因は、半導体ウエーハの主表面に存在するＣＯＰ（Ｃｒｙｓｔａｌ  Ｏｒｉｇｉｎａｔｅｄ  Ｐａｒｔｉｃｌｅ）と呼ばれる結晶欠陥である。ここで、ＣＯＰとは結晶成長時に発生する８面体構造をもつ空洞欠陥である。このＣＯＰが半導体ウエーハの主表面に存在すると、酸素とシリコンの反応でシリコン酸化膜が半導体ウエーハ主表面に生成する際、ＣＯＰの空洞部内壁にもシリコン酸化膜が生成する。このＣＯＰ内壁酸化膜は、８面体の角部分が薄くなっており、この部分に電気ストレスが集中することにより、ブレイクダウンが発生すると考えられている。
【０００９】
一方、表面ラフネスがゲート直下のチャネル移動度に影響することや、ＧＯＩ特性へ影響するという報告がなされている（例えば非特許文献２及び３参照）。ゲート直下に形成されるチャネル層、すなわち反転層は数ｎｍの厚さであることから考えて、表面ラフネスが大きければキャリアが散乱されることでチャネル移動度へ影響すると考えられている。
また、ＧＯＩへの影響は、Ｒａが大きくなると劣化すると言われている。例えば、ＣＺ法で作製されたウエーハでは、Ｒａ＝０．１７ｎｍと０．４６ｎｍの２種類についてＴＺＤＢ評価を行い、Ｒａが小さい方が酸化膜の絶縁破壊電界強度が高くなることが示されている。
【００１０】
そこで、品質の高い絶縁膜が形成できる半導体ウエーハを供給するためには、ゲート酸化膜のＧＯＩを評価する必要があるが、上記のようなＴＺＤＢ法やＴＤＤＢ法は破壊検査である。そのため、これらの方法で評価を行ったウエーハは、破壊検査に使用されているために製品として使用することはできないという問題があった。
【００１１】
【非特許文献１】Ｍ．Ｔａｍａｔｓｕｋａ  ｅｔ  ａｌ．，“Ｍｅｄｉｕｍ  Ｆｉｅｌｄ  Ｂｒｅａｋｄｏｗｎ  ｏｎ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｃａｐａｃｉｔｏｒ  Ｃｏｎｔａｉｎｉｎｇ  Ｇｒｏｗｎ−ｉｎ  Ｃｚｏｃｈｒａｌｓｋｉ  Ｓｉｌｉｃｏｎ  Ｃｒｙｓｔａｌ  Ｄｅｆｅｃｔ”,  ＪＰＮ．  Ｊ．  Ａｐｐｌ．Ｐｈｙｓ．，  ３７，１２３６  （１９９８）．
【非特許文献２】Ｔ．  Ｏｈｍｉ，  “Ｕｌｔｒａ−Ｃｌｅａｎ  Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｉ  Ｐｒｏｃｅｓｓｅｓ  ｕｎｄｅｒ  ｔｈｅ  Ａｓｓｉｓｔａｎｃｅ  ｏｆ  Ｅｎｅｒｇｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｉｏｎ  Ｂｏｍｂａｒｄｍｅｎｔ”，  Ｅｘｔ．  Ａｂｓｔ．  １９９１  Ｉｎｔｅｒ．  Ｃｏｎｆ．  ＳＳＤＭ，  ４８１−４８３（１９９１）．
【非特許文献３】Ｍ．  Ｍｉｙａｓｉｔａ，  ｅｔ．ａｌ．，”Ｄｅｐｅｎｄｅｎｃｅ  ｏｆ  Ｓｕｒｆａｃｅ  Ｍｉｃｒｏｒｏｕｇｈｎｅｓｓ  ｏｆ  ＣＺ，  ＦＺ  ａｎｄ  ＥＰＩ  Ｗａｆｅｒｓ  ｏｎ  Ｗｅｔ  Ｃｈｅｍｉｃａｌ  Ｐｒｏｃｅｓｓｉｎｇ”，  Ｊ．  Ｅｌｅｃｔｒｏｃｈｅｍ．  Ｓｏｃ．，  １３９，  ２１３３−２１４２  （１９８９）．
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は上記問題に鑑みてなされたものであり、ゲート酸化膜のＧＯＩ特性を改善した半導体ウエーハ及び半導体ウエーハの製造方法並びにＧＯＩの劣化がないことをＴＤＤＢ法などに比べて容易に評価することのできる評価方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明では、半導体ウエーハ上に少なくともゲート酸化膜が形成される半導体ウエーハであって、前記ゲート酸化膜の厚さと前記半導体ウエーハの一番強度の強い表面ラフネス周期の波長との関係が前記ゲート酸化膜の厚さが前記半導体ウエーハの一番強度の強い表面ラフネス周期の波長に対して１／４以上の関係となる表面ラフネスを有するものであることを特徴とする半導体ウエーハを提供する（請求項１）。
【００１４】
このように、ゲート酸化膜の厚さが半導体ウエーハの一番強度の強い表面ラフネス周期の波長に対して１／４以上の関係となる表面ラフネスを有するものであることで、酸化膜の曲率の影響が緩和されるため、電界集中を起こしてＧＯＩ特性が劣化することを防止することができる半導体ウエーハとすることができる。そのため、高い信頼性をもつゲート酸化膜を形成するのに適した半導体ウエーハとすることができる。
【００１５】
この場合、前記表面ラフネス周期の波長は１００ｎｍ以下であることが好ましい（請求項２）。
【００１６】
このように、表面ラフネス周期の波長が１００ｎｍ以下であることで、ゲート酸化膜の耐圧に対して大きく影響を及ぼす波長範囲において、酸化膜の曲率の影響を緩和することができ、電界集中を抑制してＧＯＩ特性の劣化を防止することができる。
【００１７】
また、本発明では、半導体ウエーハ上に少なくともゲート酸化膜が形成される半導体ウエーハの製造方法であって、少なくとも、シリコン単結晶インゴットを育成する工程と、該シリコン単結晶インゴットをスライスしてウエーハを作製する工程と、該スライスしたウエーハにラッピング、エッチング、研磨のうち少なくとも１つを行う工程と、該ウエーハの表面ラフネスを測定する工程と、前記測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長を求め、前記ゲート酸化膜の厚さが前記測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長に対して１／４以上の関係となる表面ラフネスを有するウエーハを合格と判定して選別する工程とを有することを特徴とする半導体ウエーハの製造方法を提供する（請求項３）。
【００１８】
このように、ウエーハの表面ラフネスを測定する工程を有すること、詳細にはウエーハの表面ラフネスを測定し、パワースペクトル解析により各周波数成分に分離することで、各周波数成分がどの程度の強度で存在しているかを定量的に評価することができる。
【００１９】
そして、ゲート酸化膜の厚さと測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長とを求め、ゲート酸化膜の厚さが測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長に対して１／４以上の関係となる表面ラフネスを有するウエーハを合格と判定して選別することで、破壊検査のＧＯＩ評価を行うことなく、確実にＧＯＩ特性の劣化のない半導体ウエーハを製造することができる。そのため、高い信頼性をもつゲート酸化膜を形成するのに適した半導体ウエーハを製造することができる。
【００２０】
この場合、前記表面ラフネス周期の波長は１００ｎｍ以下とすることが好ましい（請求項４）。
【００２１】
このように、表面ラフネス周期の波長を１００ｎｍ以下とすることで、ゲート酸化膜の耐圧に対して大きく影響を及ぼす波長範囲について、ウエーハの合否判定を行うことができ、ＧＯＩ特性の劣化のない半導体ウエーハを製造することができる。
【００２２】
さらに、本発明では、半導体ウエーハ上に少なくともゲート酸化膜が形成される半導体ウエーハの評価方法であって、前記半導体ウエーハの表面ラフネスを測定し、前記測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長を求め、前記ゲート酸化膜の厚さが前記測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長に対して１／４以上となる関係を満たす場合に前記ゲート酸化膜の耐圧が劣化しないと評価することを特徴とする半導体ウエーハの評価方法を提供する（請求項５）。
【００２３】
このように、半導体ウエーハの表面ラフネスを測定し、測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長を求め、所定の条件を満たす場合にゲート酸化膜の耐圧が劣化しないと評価することで、実際にウエーハ表面にＭＯＳ構造を形成してＧＯＩ評価を行うことなく、半導体ウエーハを評価することができ、ＴＤＤＢ法などに比べて容易に評価することができる。
【００２４】
また、ゲート酸化膜の耐圧が劣化しない条件として、ゲート酸化膜の厚さが測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長に対して１／４以上となる関係を満たす場合とすることで、酸化膜の曲率の影響を緩和して電界集中を抑制し、確実にＧＯＩ特性の劣化のない半導体ウエーハを評価することができる。
【００２５】
この場合、前記表面ラフネス周期の波長は１００ｎｍ以下とすることが好ましい（請求項６）。
【００２６】
このことにより、表面ラフネスの短い周期において、ＴＤＤＢ法のような破壊検査を行うことなくＧＯＩの評価をすることができる。
【発明の効果】
【００２７】
以上説明したように、本発明の半導体ウエーハは、半導体ウエーハ上に少なくともゲート酸化膜が形成される半導体ウエーハであって、ゲート酸化膜の厚さと半導体ウエーハの一番強度の強い表面ラフネス周期の波長との関係がゲート酸化膜の厚さが半導体ウエーハの一番強度の強い表面ラフネス周期の波長に対して１／４以上の関係となる表面ラフネスを有している。これによって、ＧＯＩ特性が劣化することを防止することができる半導体ウエーハとすることができ、高い信頼性をもつゲート酸化膜を形成するのに適した半導体ウエーハを選択および評価することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明についてより具体的に説明する。
前述のように、品質の高い絶縁膜を形成することができる半導体ウエーハを供給するためには、ゲート酸化膜のＧＯＩを評価する必要があるが、ＴＺＤＢ法やＴＤＤＢ法のような破壊検査により評価をしていたため、これらの方法で評価を行ったウエーハは製品として使用することはできなかった。
一方、表面ラフネスがＧＯＩに影響を及ぼすことが報告されているが、表面ラフネスのＲａが小さい方が酸化膜の絶縁破壊電界強度が高くなることが開示されているだけであり、詳細な条件等はわからないままであった。
【００２９】
そこで、本発明者らは、半導体ウエーハの表面ラフネスとＧＯＩとの関係に注目し、半導体ウエーハの表面ラフネスを測定してＲａを求め、さらに、そのウエーハのＧＯＩ特性としてＴＤＤＢ法による評価を行ったところ、図１のような関係になることがわかった。
ここで、図１は、ＡＦＭによって得られた表面ラフネスＲａとＴＤＤＢ測定により得られたＱｂｄとの関係を示す図である。
【００３０】
図１からわかるように、Ｒａが大きいからといってＧＯＩ特性が必ず悪いわけではなく、Ｒａが大きくてもＱｂｄが大きく、ＧＯＩ特性が良いものが存在することがわかった。ここで、Ｒａは図２に示すように、測定範囲の凹凸（ラフネス）を平均化したものであり、高さ方向の情報である。このことより、ＧＯＩに影響する表面ラフネスは高さ方向の情報のみで示されるものではなく、別の特性が非常に重要であることがわかった。
【００３１】
そこで、本発明者らは、ゲート酸化膜の厚さと表面ラフネス周期の波長との関係に注目した。そして、ゲート酸化膜にコーナー部があると、そのコーナー部に曲率が発生して、印加された電界の集中が起こり、絶縁破壊が起こるということから、ゲート酸化膜の厚さが表面ラフネス周期の１／４以上であれば電界集中を緩和することができることに想到し、使用されるゲート酸化膜の厚さがウエーハ表面をなす一番強度の強い表面ラフネス周期の１／４以上になるような半導体ウエーハを作製することを試みた。
【００３２】
その結果、ゲート酸化膜の厚さが表面ラフネス周期の１／４以上であれば電界集中を緩和し、ＧＯＩ特性への影響が見られなくなり、ＧＯＩ特性が改善されることを発見した。
そして、半導体ウエーハの製造過程において、表面ラフネスを測定し、さらに、ゲート酸化膜の厚さが測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長に対して１／４以上の関係となる表面ラフネスを有するウエーハを合格と判定して選別することで、破壊検査であるＧＯＩ評価を行うことなく、確実にＧＯＩ特性の劣化のない半導体ウエーハを製造することができること、また、上記の所定の条件を満たす場合にゲート酸化膜の耐圧が劣化しないと評価することで、実際にウエーハ表面にＭＯＳ構造を形成してＧＯＩ評価を行うことなく、半導体ウエーハを評価することができ、ＴＤＤＢ法などに比べて容易に評価することができることがわかった。
【００３３】
本発明は、上記の発見および知見に基づいて完成されたものであり、以下、本発明について図面を参照しながらさらに詳細に説明するが、本発明はこれらに限定されるものではない。
【００３４】
本発明の半導体ウエーハは、半導体ウエーハ上に少なくともゲート酸化膜が形成される半導体ウエーハであって、ゲート酸化膜の厚さと半導体ウエーハの一番強度の強い表面ラフネス周期の波長との関係がゲート酸化膜の厚さが半導体ウエーハの一番強度の強い表面ラフネス周期の波長に対して１／４以上の関係となる表面ラフネスを有するものである。
【００３５】
このようなゲート酸化膜の厚さと半導体ウエーハの一番強度の強い表面ラフネス周期の波長の関係となる表面ラフネスを有することで、酸化膜の曲率の影響が緩和されるため、電界集中を起こしてＧＯＩ特性が劣化することを防止することができる半導体ウエーハとすることができる。
ここで、図３はゲート酸化膜の電界集中の緩和を示す模式図である。図３（ｂ）に示すようにゲート酸化膜の厚さが表面ラフネス周期の波長に対して１／４以上の関係となると、図３（ａ）とは異なり酸化膜の曲率による電界集中を起こしにくい。すなわち、表面ラフネス周期の波長のピークの中間は波長の１／２であり、酸化膜はこの中間点（谷）の両側から成長してくることで谷が埋まり、ピークでの曲率が緩和される。従って、図３（ｂ）に示すように酸化膜の曲率による電界集中が緩和されることでＧＯＩ特性の劣化が防止される。そのため、ゲート酸化膜の厚さが表面ラフネス周期の波長に対して１／４以上の関係となる表面ラフネスを有するものであることで、高い信頼性をもつゲート酸化膜を形成するのに適した半導体ウエーハとすることができる。
【００３６】
また、本発明の半導体ウエーハは、表面ラフネス周期の波長は１００ｎｍ以下であることが好ましい。
このように、表面ラフネス周期の波長が１００ｎｍ以下であることで、ゲート酸化膜の耐圧に対して大きく影響を及ぼす波長範囲において、酸化膜の曲率の影響を緩和することができ、電界集中を抑制してＧＯＩ特性の劣化を防止する半導体ウエーハを製造することができる。
【００３７】
次に、本発明の半導体ウエーハの製造方法の一例を図４、５を参照しながら説明するが、本発明はこれらに限定されるわけではない。
【００３８】
まず、シリコン単結晶インゴットを準備する。このシリコン単結晶インゴットには、一般的なものを準備すれば良く、例えばチョクラルスキー法によって育成されたものとすることができる。
次に、シリコン単結晶インゴットをスライスして、ウエーハを作製する。このスライスも、一般的なものとすれば良く、例えば内周刃スライサあるいはワイヤソー等の切断装置によってスライスすることができる。
【００３９】
そして、スライスしたウエーハに対して、ラッピング・エッチング・研磨のうち少なくとも１つを行う。このラッピング・エッチング・研磨も一般的な条件で行えば良く、製造する半導体ウエーハの仕様に応じて、適宜選択することができる。その他に、平面研削、面取り、洗浄等が必要に応じて行われてもよい。
【００４０】
その後、ウエーハの表面ラフネスを測定する。ここで、表面ラフネスはＡＦＭを用いて測定し、パワースペクトル解析により複雑な表面ラフネスを各周波数成分に分離する。そして、各周波数成分がどの程度の強度で存在しているかを定量的に評価する。
【００４１】
ここで、表面ラフネスの測定結果の例を図４、５に示す。それぞれ左図が表面ラフネス測定結果の３Ｄイメージで、右図がパワースペクトル解析結果である。走査範囲は１μｍ角である。図４、５を比較すると、図４の表面の方が荒れており、Ｒａ＝０．１８ｎｍであるのに対して、図５の表面はＲａ＝０．１１ｎｍである。
また、パワースペクトル解析から、図４のピークが２５ｎｍであるのに対して、図５の場合は、１１０ｎｍとなっている。
【００４２】
そして、図４、５のように測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長を求めて、使用するゲート酸化膜の厚さが測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長に対して１／４以上の関係となる表面ラフネスを有するウエーハを合格と判定して選別する。
【００４３】
このように、ゲート酸化膜の厚さとＡＦＭを用いてウエーハの表面ラフネスを測定し、パワースペクトル解析により各周波数成分に分離して、表面ラフネスの一番強度の強い表面ラフネス周期の波長を求めて、ゲート酸化膜の厚さが測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長に対して１／４以上の関係となる表面ラフネスを有するウエーハを合格と判定して選別することで、破壊検査であるＧＯＩ評価を行うことなく、確実にＧＯＩ特性の劣化のない半導体ウエーハを製造することができる。そのため、高い信頼性をもつゲート酸化膜を形成するのに適した半導体ウエーハを製造することができる。
【００４４】
また、本発明の半導体ウエーハの製造方法では、ウエーハの合否判定に用いられる表面ラフネス周期の波長は１００ｎｍ以下とすることが好ましい。
このように、表面ラフネス周期の波長を１００ｎｍ以下とすることで、ゲート酸化膜の耐圧に対して大きく影響を及ぼす波長範囲について、ウエーハの合否判定を行うことができ、ＧＯＩ特性の劣化のない半導体ウエーハを製造することができる。
【００４５】
次に、本発明の半導体ウエーハの評価方法の一例を説明するが、本発明はこれらに限定されるわけではない。
【００４６】
まず、評価対象となるウエーハを用意する。
そして、ウエーハの表面ラフネスをＡＦＭを用いて測定し、図４、５のようにパワースペクトル解析により、一番強度の強い表面ラフネス周期の波長を求める。
続いて、ゲート酸化膜の厚さが測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長に対して１／４以上となる関係を満たす場合には、ゲート酸化膜の耐圧が劣化しないとして半導体ウエーハを評価する。
【００４７】
このように、半導体ウエーハの表面ラフネスを測定し、測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長を求め、上記の所定の条件を満たす場合にゲート酸化膜の耐圧が劣化しないと評価することで、実際にウエーハ表面にＭＯＳ構造を形成してＧＯＩ評価を行うことなく、半導体ウエーハの評価をすることができ、ＴＤＤＢ法などに比べて容易に評価することができる。
【００４８】
また、ゲート酸化膜の耐圧が劣化しないと評価する条件として、ゲート酸化膜の厚さが測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長に対して１／４以上となる関係を満たす場合とすることで、酸化膜の曲率の影響を緩和して電界集中を抑制し、確実にＧＯＩ特性の劣化のない半導体ウエーハを評価することができる。
【００４９】
また、本発明の半導体ウエーハの評価方法では、表面ラフネス周期の波長は１００ｎｍ以下とすることが好ましい。
【００５０】
このことにより、表面ラフネスの短い周期の波長において、特に影響が大きいために問題となるゲート酸化膜の耐圧への影響を、ＴＤＤＢ法のような破壊検査を行うことなくＧＯＩの評価をすることができる。
【００５１】
尚、ここで、定電流ＴＤＤＢ法について、図８、９を参照しながら説明しておく。図８は絶縁電界強度測定装置の構成を示す模式図である。
まず、絶縁膜（ゲート酸化膜）の絶縁電界強度を評価するために、絶縁電界強度測定装置に載置されるＭＯＳキャパシタ型半導体素子１１は以下の手順で作製される。
【００５２】
まず、半導体ウエーハ１３上にシリコン酸化膜からなる絶縁膜１２を形成する。絶縁膜１２は、複数の半導体ウエーハ１３をボートに載置して横型熱処理炉もしくは縦型熱処理炉に投入し、酸素雰囲気下で熱処理を行うことにより形成できる。次に、絶縁膜１２の直上に電極となるポリシリコン膜１４を成長させる。ポリシリコン膜１４は、熱処理炉から取り出した半導体ウエーハ１３をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置に投入し、減圧下もしくは常圧下でモノシラン等の成長ガスを装置の反応容器内ヘ導入することにより成長させることができる。そして、フォトリソグラフィ技術とエッチング技術を用いて絶縁膜１２上のポリシリコン膜１４を島状に形成し、ポリシリコン電極１４として所望の位置に配置する。
【００５３】
このようにして作製された複数のＭＯＳキャパシタ型半導体素子１１をその主表面に配置された半導体ウエーハ１３は、絶縁破壊強度測定装置１５のステージ（図示せず）上に載置される。そして、ＭＯＳキャパシタ型半導体素子１１のポリシリコン電極１４に前後左右移動自在に支持されているプローブ１７の下端を接触させる。プローブ１７は印加電圧の大きさを変化させることができる可変電源１６の一端子に接続されており、一方、可変電源１６の他端子は絶縁破壊強度測定装置１５のステージに接続されている。前述したように、ステージにはＭＯＳキャパシタ型半導体素子１１が載置されているので、ＭＯＳキャパシタ型半導体素子１１の背面はポリシリコン電極１４に対応する電極として作用する。また、可変電源１６にはその印加電圧を測定する電圧計１８が並列接続されており、プローブ７と可変電源１６との間には電流計１９が介装されている。
【００５４】
そして、プローブ１７をポリシリコン電極１４に接触させると、可変電源１６はオンとなり、図９（ａ）に示すような一定の電流密度（そのときの電流密度に対する電圧値の推移を図９（ｂ）に示す）を印加する。絶縁破壊強度測定装置１５内には絶縁層１２の厚み及び閾値電圧が予め設定されており、絶縁破壊が起こることで生ずる電圧値の変化から絶縁破壊を検出し、印加電流密度（Ａ／ｃｍ２）と絶縁破壊までの時間（ｓｅｃ.）の積、すなわち、破壊までに酸化膜に注入された電荷量Ｑｂｄ（Ｃ／ｃｍ２）を求めることができる。このような操作を所定の位置にあるＭＯＳキャパシタ型半導体素子１１全てに対して行い、Ｑｂｄと累積不良との関係をプロットすることで半導体ウエーハのＧＯＩ特性を評価する。
【実施例】
【００５５】
次に本発明の実施例、比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例）
まず、ボロンをドープした直径２００ｍｍのＰ型半導体ウエーハであって、表面ラフネスの異なる２水準のウエーハを用意した。このとき、それぞれのウエーハの表面ラフネスを測定した結果を図４、５に示す。図４、５のパワースペクトル解析結果から、それぞれのピークは、２５ｎｍ（１／４λ＝６．２５ｎｍ）および１１０ｎｍ（１／４λ＝２７．５ｎｍ）であった。
【００５６】
続いて、半導体ウエーハをボートに載置して縦型熱処理炉に投入し、８００℃、乾燥雰囲気下で熱処理して厚さ７ｎｍのゲート酸化膜をウエーハ主表面に形成した。次に、これらの半導体ウエーハをＣＶＤ炉に投入し、リンをドープしながらゲート酸化膜上にポリシリコン層を成長させた。成長したポリシリコン層厚さは約３００ｎｍ、抵抗値はシート抵抗にして約２５Ω／ｓｑ．であった。続いて、これら半導体ウエーハに、フォトリソグラフィ技術を用いたパターンニングとエッチングによるポリシリコン層除去を行い、ポリシリコン層を電極としたＭＯＳキャパシタを半導体ウエーハ面内に１００個作製した。なお、フォトリソグラフィ後のポリシリコンエッチングは、フッ硝酸によるウエットエッチングで行った。最後に、半導体ウエーハ背面に形成されているシリコン酸化膜を除去するために、半導体ウエーハ主表面にレジストを塗布し、希フッ酸によるウエットエッチングを行ってウエーハ背面のシリコン酸化膜を除去した。
【００５７】
そして、上記のような処理を行った半導体ウエーハへ一定電流を図８のように、テスター及びフルオートプローバと接続し、ゲート酸化膜が破壊するまで印加する定電流ＴＤＤＢ法を用いて、ゲート酸化膜に電界ストレスを印加した。図９はストレス印加の状況を示しており、一定の電流密度でストレス印加し（図９（ａ））、その時の電圧をモニタする（図９（ｂ））。絶縁破壊が起こると急激な電圧変化が起こり、破壊を知ることができる。印加した電流ストレスは０．０１Ａ／ｃｍ２、測定温度は１００℃とした。電極面積は４ｍｍ２であった。
【００５８】
（比較例）
実施例と同じ仕様のウエーハについて、ボートに載置して縦型熱処理炉に投入し、８００℃、乾燥雰囲気下で熱処理して厚さ５ｎｍのゲート酸化膜をウエーハ主表面に形成した。その後、実施例と同様の処理を施し、定電流ＴＤＤＢ法を用いて同様にＧＯＩ特性を評価した。
【００５９】
図６は実施例におけるＴＤＤＢ法を用いたＧＯＩ評価の結果であり、また、図７は比較例におけるＴＤＤＢ法を用いたＧＯＩ評価の結果である。この図６、７は累積不良指数と電荷量Ｑｂｄの関係であり、累積不良指数１は累積不良８０％を示している。また、電荷量Ｑｂｄの値は、定電流でＴＤＤＢ測定を行っており、Ｊ×ｔ＝Ｑの関係から、そのまま絶縁破壊までの時間と見ることができる。すなわち、同じ累積不良指数を見た場合、電荷量Ｑｂｄの値が大きいほど寿命の長い絶縁膜であると見ることができる。
【００６０】
図６、７より、表面ラフネスのピークが２５ｎｍ（１／４λ＝６．２５ｎｍ）の場合には、ゲート酸化膜の厚さ７ｎｍではＧＯＩ特性が劣化していないが、ゲート酸化膜の厚さ５ｎｍではＧＯＩ特性が劣化していることがわかる。また、図６、７より、表面ラフネスのピークが１１０ｎｍ（１／４λ＝２７．５ｎｍ）の場合には、ゲート酸化膜の厚さ５ｎｍ、７ｎｍともにＧＯＩ特性は劣化していないことがわかる。このことから、特に表面ラフネスのピークが短い周期の場合、ゲート酸化膜の厚さが表面ラフネスのピーク周期の波長の１／４以上であるとＧＯＩ特性は劣化しないことがわかる。
また、表面ラフネス周期の波長が１００ｎｍ以下では、ゲート酸化膜の厚さは１／４λ以上にする必要があるが、表面ラフネス周期の波長が１００ｎｍを超えると表面ラフネス周期との関係は見られなくなる。
【００６１】
以上のことから、本発明の半導体ウエーハによれば、ゲート酸化膜の厚さが半導体ウエーハの一番強度の強い表面ラフネス周期の波長に対して１／４以上の関係となる表面ラフネスを有するものであることで、酸化膜の曲率の影響が緩和されるため、電界集中を起こしてＧＯＩ特性が劣化することを防止することができる半導体ウエーハを得ることができる。
また、半導体ウエーハ製造過程において、ウエーハの表面ラフネスを測定し、ゲート酸化膜の厚さと測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長との関係から、合否判定をしてウエーハを選別することで、破壊検査のＧＯＩ評価を行うことなく、確実にＧＯＩ特性の劣化のない半導体ウエーハを製造することができる。そして、高い信頼性をもつゲート酸化膜を形成するのに適した半導体ウエーハを製造することができる。
さらに、半導体ウエーハの表面ラフネスを測定し、ゲート酸化膜の厚さと測定した表面ラフネスの一番強度の強い表面ラフネス周期の波長とを求め、上記の所定の条件を満たす場合にゲート酸化膜の耐圧が劣化しないと評価することで、実際にウエーハ表面にＭＯＳ構造を形成してＧＯＩ評価を行うことなく、半導体ウエーハの評価をすることができ、ＴＤＤＢ法などに比べて容易に評価することができる。
【００６２】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【図面の簡単な説明】
【００６３】
【図１】ＡＦＭによって得られた表面ラフネスＲａとＴＤＤＢ測定により得られたＱｂｄとの関係を示す図である。
【図２】表面ラフネスＲａの説明図である。
【図３】ゲート酸化膜の電界集中の緩和を示す模式図である。
【図４】表面ラフネスの測定結果（Ｒａ＝０．１８ｎｍのとき）を示す図である。
【図５】表面ラフネスの測定結果（Ｒａ＝０．１１ｎｍのとき）を示す図である。
【図６】実施例におけるＴＤＤＢ法を用いたＧＯＩ評価の結果を示す図である。
【図７】比較例におけるＴＤＤＢ法を用いたＧＯＩ評価の結果を示す図である。
【図８】絶縁電界強度測定装置の模式図である。
【図９】（ａ）ＴＤＤＢ法における電流密度と時間の関係を表す図である。（ｂ）ＴＤＤＢ法における電圧と時間の関係を表すグラフである。
【符号の説明】
【００６４】
１１…ＭＯＳキャパシタ型半導体素子、  １２…絶縁膜、  １３…半導体ウエーハ、  １４…ポリシリコン電極（ポリシリコン膜）、  １５…絶縁電界強度測定装置、  １６…可変電源、  １７…プローブ、  １８…電圧計、  １９…電流計。
【図１】
2010050353.tif 000002
【図２】
2010050353.tif 000003
【図３】
2010050353.tif 000004
【図４】
2010050353.tif 000005
【図５】
2010050353.tif 000006
【図６】
2010050353.tif 000007
【図７】
2010050353.tif 000008
【図８】
2010050353.tif 000009
【図９】
2010050353.tif 000010