(57)【要約】【課題】インダクタの誘導結合を用いて２種類の電気信号を伝達する場合において、誘導結合する２組のインダクタが相互に干渉することを抑制する。【解決手段】第１半導体チップ１０には第１インダクタ３１０及び第２インダクタ３２０が設けられており、第２半導体チップ２０には第３インダクタ３１２及び第４インダクタ３２２が設けられている。第１インダクタ３１０は第１半導体チップ１０の第１受信回路２００に接続しており、第２インダクタ３２０は第１ボンディングワイヤ６１０を介して第２半導体チップ２０の第２送信回路１０２に接続している。第３インダクタ３１２は第２半導体チップ２０の第２受信回路２０２に接続しており、第４インダクタ３２２は第２ボンディングワイヤ６２０を介して第１半導体チップ１０の第１送信回路１００に接続している。【選択図】図１
2010219120.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体チップと、
第２半導体チップと、
前記第１半導体チップと前記第２半導体チップとを接続する第１ボンディングワイヤ及び第２ボンディングワイヤと
を備え、
前記第１半導体チップは、
第１基板に形成された第１送信回路及び第１受信回路と、
前記第１基板上に形成された第１多層配線層と、
前記第１多層配線層の中に設けられた第１インダクタと、
前記第１多層配線層の中に設けられ、前記第１インダクタの上方に位置している第２インダクタと、
を備え、
前記第２半導体チップは、
第２基板に形成された第２送信回路及び第２受信回路と、
前記第２基板上に形成された第２多層配線層と、
前記第２多層配線層の中に設けられた第３インダクタと、
前記第２多層配線層の中に設けられ、前記第３インダクタの上方に位置している第４インダクタと、
を備え、
前記第１インダクタ及び前記第２インダクタの一方は、前記第１送信回路及び前記第２送信回路の一方に接続しており、
前記第３インダクタ及び前記第４インダクタの一方は、前記第１送信回路及び前記第２送信回路の他方に接続しており、
前記第１インダクタ及び前記第２インダクタの他方は、前記第１インダクタ及び前記第２インダクタの一方が前記第１送信回路に接続しているときには前記第２受信回路に接続しており、前記第１インダクタ及び前記第２インダクタの一方が前記第２送信回路に接続しているときには前記第１受信回路に接続しており、
前記第３インダクタ及び前記第４インダクタの他方は、前記第３インダクタ及び前記第４インダクタの一方が前記第１送信回路に接続しているときには前記第２受信回路に接続しており、前記第３インダクタ及び前記第４インダクタの一方が前記第２送信回路に接続しているときには前記第１受信回路に接続している半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１インダクタは前記第１多層配線層を介して前記第１送信回路に接続しており、
前記第２インダクタは前記第１ボンディングワイヤ及び前記第２多層配線層を介して前記第２受信回路に接続しており、
前記第３インダクタは前記第２多層配線層を介して前記第２送信回路に接続しており、
前記第４インダクタは前記第２ボンディングワイヤ及び前記第１多層配線層を介して前記第１受信回路に接続している半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１インダクタは前記第１多層配線層を介して前記第１受信回路に接続しており、
前記第２インダクタは前記第１ボンディングワイヤ及び前記第２多層配線層を介して前記第２送信回路に接続しており、
前記第３インダクタは前記第２多層配線層を介して前記第２受信回路に接続しており、
前記第４インダクタは前記第２ボンディングワイヤ及び前記第１多層配線層を介して前記第１送信回路に接続している半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
前記第１インダクタは、前記第１多層配線層の第ｎ１配線層に形成され、
前記第３インダクタは、前記第２多層配線層の第ｎ２配線層に形成され、
ｎ１＝ｎ２である半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１半導体チップ及び前記第２半導体チップは、同一の製造工程で製造されたウェハから切り出されている半導体装置。
【請求項６】
請求項１〜５のいずれか一つに記載の半導体装置において、
前記第１半導体チップは、前記第１インダクタ及び前記第２インダクタをそれぞれ同数ずつ複数有しており、
前記第２半導体チップは、前記第３インダクタ及び前記第４インダクタを、それぞれ前記第１インダクタと同数有しており、
前記第１ボンディングワイヤ及び前記第２ボンディングワイヤを、それぞれ前記第１インダクタと同数有している半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
一の前記第１インダクタには、前記一の第１インダクタの隣に位置する他の前記第１インダクタとは逆位相の電気信号が入力され、
一の前記第３インダクタには、前記一の第３インダクタの隣に位置する他の前記第３インダクタとは逆位相の電気信号が入力される半導体装置。
【請求項８】
請求項１〜７のいずれか一つに記載の半導体装置において、
前記第１多層配線層は、絶縁層及び配線層をこの順にそれぞれｔ１回（ｔ１＞３）以上交互に積層して形成されており、
前記第１インダクタは、前記第１多層配線層の第ｎ１配線層に設けられており、
前記第２インダクタは、前記第１多層配線層の第ｍ１配線層（ｔ１≧ｍ１≧ｎ１＋２）に設けられており、
前記第２多層配線層は、絶縁層及び配線層をこの順にそれぞれｔ２回（ｔ２＞３）以上交互に積層して形成されており、
前記第１インダクタは、前記第２多層配線層の第ｎ２配線層に設けられており、
前記第２インダクタは、前記第２多層配線層の第ｍ２配線層（ｔ２≧ｍ２≧ｎ２＋２）に設けられている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達することができる半導体装置に関する。
【背景技術】
【０００２】
入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する場合、フォトカプラを用いることが多い。フォトカプラは、発光ダイオードなどの発光素子とフォトトランジスタなどの受光素子を有しており、入力された電気信号を発光素子で光に変換し、この光を受光素子で電気信号に戻すことにより、電気信号を伝達している。
【０００３】
しかし、フォトカプラは発光素子と受光素子を有しているため、小型化が難しい。また、電気信号の周波数が高い場合には電気信号に追従できなくなる。これらの問題を解決する技術として、例えば特許文献１に記載されているように、同一の基板上に２つのインダクタを形成し、これら２つのインダクタを誘導結合させることにより、電気信号を伝達する技術が開発されている。特許文献１において、２種類の電気信号を伝達する場合には、同一の基板上に４つのインダクタを形成し、これらを２つずつ誘導結合させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許７０７５３２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
インダクタの誘導結合を用いて２種類の電気信号を伝達する場合において、誘導結合するインダクタを２組設ける必要がある。これら２組のインダクタの距離が近いと、インダクタが相互に干渉し、電気信号にノイズが発生する可能性があった。
【課題を解決するための手段】
【０００６】
本発明によれば、第１半導体チップと、
第２半導体チップと、
前記第１半導体チップと前記第２半導体チップとを接続する第１ボンディングワイヤ及び第２ボンディングワイヤと
を備え、
前記第１半導体チップは、
第１基板に形成された第１送信回路及び第１受信回路と、
前記第１基板上に形成された第１多層配線層と、
前記第１多層配線層の中に設けられた第１インダクタと、
前記第１多層配線層の中に設けられ、前記第１インダクタの上方に位置している第２インダクタと、
を備え、
前記第２半導体チップは、
第２基板に形成された第２送信回路及び第２受信回路と、
前記第２基板上に形成された第２多層配線層と、
前記第２多層配線層の中に設けられた第３インダクタと、
前記第２多層配線層の中に設けられ、前記第３インダクタの上方に位置している第４インダクタと、
を備え、
前記第１インダクタ及び前記第２インダクタの一方は、前記第１送信回路及び前記第２送信回路の一方に接続しており、
前記第３インダクタ及び前記第４インダクタの一方は、前記第１送信回路及び前記第２送信回路の他方に接続しており、
前記第１インダクタ及び前記第２インダクタの他方は、前記第１インダクタ及び前記第２インダクタの一方が前記第１送信回路に接続しているときには前記第２受信回路に接続しており、前記第１インダクタ及び前記第２インダクタの一方が前記第２送信回路に接続しているときには前記第１受信回路に接続しており、
前記第３インダクタ及び前記第４インダクタの他方は、前記第３インダクタ及び前記第４インダクタの一方が前記第１送信回路に接続しているときには前記第２受信回路に接続しており、前記第３インダクタ及び前記第４インダクタの一方が前記第２送信回路に接続しているときには前記第１受信回路に接続している半導体装置が提供される。
【０００７】
本発明によれば、第１半導体チップと第２半導体チップは、第１インダクタ及び第２インダクタ相互間の誘導結合を介して第１の電気信号を一方から他方に送信し、かつ第３インダクタ及び第４インダクタ相互間の誘導結合を介して第２の電気信号を他方から一方に送信することができる。第１インダクタ及び第２インダクタは第１半導体チップに形成されており、第３インダクタ及び第４インダクタは第２半導体チップに形成されている。このため、第１インダクタ及び第２インダクタから第３インダクタ及び第４インダクタまでの距離を離すことができる。従って、第１インダクタ及び第２インダクタの誘導結合と、第３インダクタ及び第４インダクタの誘導結合が相互に干渉することを抑制できる。
【発明の効果】
【０００８】
本発明によれば、第１インダクタ及び第２インダクタから第３インダクタ及び第４インダクタまでの距離を離して、第１インダクタ及び第２インダクタの誘導結合と、第３インダクタ及び第４インダクタの誘導結合が相互に干渉することを抑制できる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の構成を示す断面概略図である。
【図２】図１に示した半導体装置の平面図である。
【図３】図１及び図２に示した半導体装置の回路図である。
【図４】第１の実施形態に係る半導体装置の変形例の構成を示す回路図である。
【図５】第１半導体チップの構成を示す断面図である。
【図６】第２の実施形態に係る半導体装置の構成を示す断面概略図である。
【図７】図６に示した半導体装置の平面図である。
【図８】図６に示した半導体装置の回路図である。
【図９】図６に示した半導体装置に用いられる第１半導体チップの断面図である。
【図１０】第２の実施形態に係る半導体装置の変形例の構成を示す回路図である。
【図１１】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１２】第４の実施形態に係る半導体装置の構成を示す平面図である。
【図１３】図１２に示した半導体装置の回路図である。
【図１４】図４に示した半導体装置の断面概略図である。
【図１５】図１０に示した半導体装置の断面概略図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面概略図であり、図２は図１に示した半導体装置の平面図である。図３は、図１及び図２に示した半導体装置の回路図である。この半導体装置は、第１半導体チップ１０、第２半導体チップ２０、第１ボンディングワイヤ６１０、及び第２ボンディングワイヤ６２０を備える。第１ボンディングワイヤ６１０と第２ボンディングワイヤ６２０は、第１半導体チップ１０と第２半導体チップ２０とを接続する。
【００１２】
第１半導体チップ１０は、第１送信回路１００、第１受信回路２００、及び第１多層配線層４００を備える。第１送信回路１００及び第１受信回路２００は、第１基板５０に形成されている。第１多層配線層４００は、第１基板５０に形成されており、絶縁層及び配線層をこの順にそれぞれｔ１回（ｔ１＞３）以上交互に積層した構成を有している。第１多層配線層４００には、第１インダクタ３１０及び第２インダクタ３２０が設けられている。第１インダクタ３１０は、第１多層配線層４００の第ｎ１配線層に設けられている。第２インダクタ３２０は、第１多層配線層４００の第ｍ１配線層（ｔ１≧ｍ１≧ｎ１＋２）に設けられており、第１インダクタ３１０の上方に位置している。
【００１３】
第２半導体チップ２０は、第２送信回路１０２、第２受信回路２０２、及び第２多層配線層４０２を備える。第２送信回路１０２及び第２受信回路２０２は、第２基板５２に形成されている。第２多層配線層４０２は、第２基板５２に形成されており、絶縁層及び配線層をこの順にそれぞれｔ２回（ｔ２＞３）以上交互に積層した構成を有している。第２多層配線層４０２には、第３インダクタ３１２及び第４インダクタ３２２が設けられている。第３インダクタ３１２は、第２多層配線層４０２の第ｎ２配線層に設けられている。第４インダクタ３２２は、第２多層配線層４０２の第ｍ２配線層（ｔ２≧ｍ２≧ｎ２＋２）に設けられており、第３インダクタ３１２の上方に位置している。なお、本実施形態において、第２多層配線層４０２の各層の膜厚及び材料は、第１多層配線層４００のうち当該層に対応する層の膜厚及び材料と同じである。
【００１４】
第１半導体チップ１０と第２半導体チップ２０は、第１インダクタ３１０及び第２インダクタ３２０相互間の誘導結合を介して第１の電気信号を一方から他方に送信し、かつ第３インダクタ３１２及び第４インダクタ３２２相互間の誘導結合を介して第２の電気信号を他方から一方に送信する。第１半導体チップ１０及び第２半導体チップ２０は、処理する電気信号の電位が互いに異なる。ここで「処理電気信号の電位が互いに異なる」とは、電気信号の基準電位が互いに異なることを意味する。
【００１５】
なお、ｎ１＝ｎ２であるのが好ましい。この場合、ｔ１＝ｔ２、かつｍ１＝ｍ２であるのが好ましい。
【００１６】
本実施形態において、第ｎ配線層と第ｍ配線層の間に位置するいずれの配線層にも、第１インダクタ３１０の上方に位置するインダクタが設けられていない。第１インダクタ３１０及び第２インダクタ３２０は、電気信号を相互に伝達する信号伝達素子を構成している。電気信号は、例えばデジタル信号であるが、アナログ信号であっても良い。
【００１７】
本実施形態において第１インダクタ３１０、第２インダクタ３２０、第３インダクタ３１２、及び第４インダクタ３２２は、いずれも一つの配線層に形成された渦巻き型の配線パターンである。また絶縁層は、複数の層間絶縁膜を積層した構造であってもよいし、一つの層間絶縁膜であってもよい。本実施形態において絶縁層は、２つの層間絶縁膜を積層した構造を有している。
【００１８】
第１インダクタ３１０及び第２インダクタ３２０の一方は、第１送信回路１００及び第２送信回路１０２の一方に接続している。第３インダクタ３１２及び第４インダクタ３２２の一方は、第１送信回路１００及び第２送信回路１０２の他方に接続している。
【００１９】
そして第１インダクタ３１０及び第２インダクタ３２０の他方は、第１インダクタ３１０及び第２インダクタ３２０の一方が第１送信回路１００に接続しているときには第２受信回路２０２に接続しており、第１インダクタ３１０及び第２インダクタ３２０の一方が第２送信回路１０２に接続しているときには第１受信回路２００に接続している。
【００２０】
また第３インダクタ３１２及び第４インダクタ３２２の他方は、第３インダクタ３１２及び第４インダクタ３２２の一方が第１送信回路１００に接続しているときには第２受信回路２０２に接続しており、第３インダクタ３１２及び第４インダクタ３２２の一方が第２送信回路１０２に接続しているときには第１受信回路２００に接続している。
【００２１】
例えば図１及び図３に示す例では、第１半導体チップ１０の第１インダクタ３１０は、第１多層配線層４００を介して第１受信回路２００に接続している。第１半導体チップ１０の第２インダクタ３２０は、第１ボンディングワイヤ６１０及び第２半導体チップ２０の第２多層配線層４０２（電極パッド５００を含む）を介して、第２半導体チップ２０の第２送信回路１０２に接続している。第２半導体チップ２０の第３インダクタ３１２は、第２多層配線層４０２を介して第２受信回路２０２に接続している。第４インダクタ３２２は、第２ボンディングワイヤ６２０及び第１半導体チップ１０の第１多層配線層４００（電極パッド５００を含む）を介して、第１半導体チップ１０の第１送信回路１００に接続している。
【００２２】
なお、図４及び図１４に示すように、第１インダクタ３１０が第１多層配線層４００を介して第１送信回路１００に接続している場合も考えられる。この場合、第２インダクタ３２０は第１ボンディングワイヤ６１０及び第２多層配線層４０２を介して第２受信回路２０２に接続する。また第３インダクタ３１２は第２多層配線層４０２を介して第２送信回路１０２に接続し、第４インダクタ３２２は第２ボンディングワイヤ６２０及び第１多層配線層４００を介して第１受信回路２００に接続する。
【００２３】
図５は、第１半導体チップ１０の構成を示す断面図である。なお第２半導体チップ２０の断面は第１半導体チップ１０の断面と同様であるため、説明を省略する。
【００２４】
本図に示す例において、第１半導体チップ１０は、４層の配線をこの順に積層した構造である。これらの配線は、ダマシン法により形成されたＣｕ配線であり、それぞれ配線層４１２，４２２，４３２，４４２に形成された溝に埋め込まれている。最上層の配線層には、電極パッド５００が形成されている。なお、４層の配線の少なくとも一つはＡｌ合金配線又はＡｕ配線であっても良い。さらには全ての配線がＡｌ合金配線であってもよいし、Ａｕ配線であっても良い。
【００２５】
第１基板５０と最下層の配線の間には、コンタクトプラグを形成するための絶縁層４１０が設けられており、１層目の配線と２層目の配線の相互間、２層目の配線と３層目の配線の相互間、及び３層目の配線と４層目の配線の相互間それぞれには、ビアを形成するための絶縁層４２０，４３０，４４０が設けられている。第１基板５０上には、絶縁層４１０、配線層４１２、絶縁層４２０、配線層４２２、絶縁層４３０、配線層４３２、絶縁層４４０、及び配線層４４２がこの順に積層されている。
【００２６】
絶縁層及び配線層を構成する各絶縁膜はＳｉＯ2膜であっても良いし、低誘電率膜であってもよい。低誘電率膜は、例えば比誘電率膜が３．３以下、好ましくは２．９以下の絶縁膜とすることができる。低誘電率膜としては、ＳｉＯＣの他に、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリハイドロジェンシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサンービスーベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ、ＦＯＸ(ｆｌｏｗａｂｌｅ ｏｘｉｄｅ)、サイトップ、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等を用いることもできる。また、低誘電率膜としては、これらのポーラス膜を用いることもできる。
【００２７】
第１インダクタ３１０は下から２層目の配線層４２２に位置しており、第２インダクタ３２０は最上層の配線層４４２に位置している。そして第１インダクタ３１０と第２インダクタ３２０の間には、配線層４３２と、２層の絶縁層４３０，４４０が位置している。
【００２８】
第１基板５０は第１導電型（例えばｐ型）の半導体基板であるが、ＳＯＩ（Silicon On Insulator）基板であっても良いし、ＳｉＣ基板であってもよいし、さらにはＧａＡｓ基板やＧａＮ基板などの化合物半導体基板であっても良い。そして第１半導体チップ１０は第１送信回路１００及び第１受信回路２００を有している。本図に示す例において、第１受信回路２００は第１インダクタ３１０に接続しており、第１送信回路１００は、電極パッド５００及び第２ボンディングワイヤ６２０を介して第２半導体チップ２０の第4インダクタ３２２に接続している。
【００２９】
第１送信回路１００は第１トランジスタを有している。第１トランジスタには、第１導電型のトランジスタと、第２導電型のトランジスタがある。第１導電型の第１トランジスタ１２１は第２導電型のウェル１２０に形成されており、ソース及びドレインとなる２つの第１導電型の不純物領域１２４及びゲート電極１２６を有している。第２導電型の第１トランジスタ１４１は第１導電型のウェル１４０に形成されており、ソース及びドレインとなる２つの第２導電型の不純物領域１４４及びゲート電極１４６を有している。ゲート電極１２６，１４６それぞれの下にはゲート絶縁膜が位置している。これら２つのゲート絶縁膜は、厚さが略等しい。
【００３０】
ウェル１２０には第２導電型の不純物領域１２２が形成されており、ウェル１４０には第１導電型の不純物領域１４２が形成されている。不純物領域１２２には第１導電型の第１トランジスタ１２１の基準電位（グラウンド電位）を与える配線が接続されており、不純物領域１４２には第２導電型の第１トランジスタ１４１の基準電位を与える配線が接続されている。
【００３１】
また、第１受信回路２００は第２トランジスタを有している。第２トランジスタにも、第１導電型のトランジスタと、第２導電型のトランジスタがある。第１導電型の第２トランジスタ２２１は第２導電型のウェル２２０に形成されており、ソース及びドレインとなる２つの第１導電型の不純物領域２２４及びゲート電極２２６を有している。第２導電型の第２トランジスタ２４１は第１導電型のウェル２４０に形成されており、ソース及びドレインとなる２つの第２導電型の不純物領域２４４及びゲート電極２４６を有している。ゲート電極２２６，２４６それぞれの下にはゲート絶縁膜が位置している。本図に示す例において、これら２つのゲート絶縁膜は、第１送信回路１００が有する第１トランジスタ１２１，１４１のゲート絶縁膜と略同じである。ただし、第１トランジスタ１２１，１４１と第２トランジスタ２２１，２４１は、ゲート絶縁膜の厚さが互いに異なっていてもよい。
【００３２】
ウェル２２０には第２導電型の不純物領域２２２が形成されており、ウェル２４０には第２導電型の不純物領域２４２が形成されている。不純物領域２２２には第１導電型の第２トランジスタ２２１の基準電位を与える配線が接続されており、不純物領域２４２には第２導電型の第２トランジスタ２４１の基準電位を与える配線が接続されている。
【００３３】
次に、本実施形態にかかる半導体装置の製造方法について説明する。まずウェハ状の基板に第１トランジスタ１２１，１４１、及び第２トランジスタ２２１，２４１を形成する。次いで、第１トランジスタ１２１，１４１上及び第２トランジスタ２２１，２４１上に、多層配線層（第１多層配線層４００及び第２多層配線層４０２）を形成する。多層配線層を形成するとき、第１インダクタ３１０（又は第３インダクタ３１２）、第２インダクタ３２０（又は第４インダクタ３２２）、及び電極パッド５００が形成される。次いで、ウェハ状の基板を半導体チップ単位で個片化する。このようにして、第１半導体チップ１０及び第２半導体チップ２０が同一工程で形成される。
【００３４】
次いで、第１半導体チップ１０及び第２半導体チップ２０を第１ボンディングワイヤ６１０及び第２ボンディングワイヤ６２０を用いて互いに接続する。このようにして、半導体装置が製造される。
【００３５】
次に、本実施形態の作用及び効果について説明する。本実施形態において、第１半導体チップ１０と第２半導体チップ２０は、第１インダクタ３１０及び第２インダクタ３２０相互間の誘導結合を介して第１の電気信号を一方から他方に送信し、かつ第３インダクタ３１２及び第４インダクタ３２２相互間の誘導結合を介して第２の電気信号を他方から一方に送信する。第１インダクタ３１０及び第２インダクタ３２０は第１半導体チップ１０に形成されており、第３インダクタ３１２及び第４インダクタ３２２は第２半導体チップ２０に形成されている。このため、第１インダクタ３１０及び第２インダクタ３２０から第３インダクタ３１２及び第４インダクタ３２２までの距離を離すことができる。従って、第１インダクタ３１０及び第２インダクタ３２０の誘導結合と、第３インダクタ３１２及び第４インダクタ３２２の誘導結合が相互に干渉し、第１及び第２の電気信号にノイズが生じることを抑制できる。
【００３６】
また、ｎ１＝ｎ２、すなわち第１インダクタ３１０から第１基板５０までの距離は、第３インダクタ３１２から第２基板５２までの距離と略等しい。このため、第１インダクタ３１０と第１基板５０の間で形成される寄生容量の大きさが、第３インダクタ３１２と第２基板５２の間で形成される寄生容量の大きさと略等しくなる。そして、相対的に下層に位置する第１インダクタ３１０及び第３インダクタ３１２は、いずれも受信回路（又は送信回路）に接続しているため、第１インダクタ３１０及び第３インダクタ３１２は、受信回路（又は送信回路）と同電位になる。同電位間であれば構造的に寄生容量にみえても、電荷の充放電が発生することはなく、容量すなわち寄生容量として機能しない。従って、半導体装置の回路を設計するときに、寄生容量が存在することを考慮しなくてよくなる。この効果は、第１半導体チップ１０と第２半導体チップ２０が同一の製造工程で製造されたウェハから切り出されたときに、特に顕著になる。
【００３７】
（第２の実施形態）
図６は、第２の実施形態に係る半導体装置の構成を示す断面概略図であり、図７は図６に示した半導体装置の平面図である。図８は図６に示した半導体装置の回路図であり、図９は図６に示した半導体装置に用いられる第１半導体チップ１０の断面図である。図６、図７、図８、及び図９は、それぞれ第１の実施形態における図１、図２、図３、及び図５に相当している。なお第２半導体チップ２０の断面図は、第１半導体チップ１０の断面図と同様である。この半導体装置は、下側のインダクタ３１０，３１２がボンディングワイヤ６１０，６２０を介して別の半導体チップの回路に接続している点を除いて、第１の実施形態にかかる半導体装置と同様の構成である。
【００３８】
第１インダクタ３１０は、第１多層配線層４００（電極パッド５０２を含む）、第１ボンディングワイヤ６１０、及び第２半導体チップ２０の第２多層配線層４０２（電極パッド５００を含む）を介して、第２半導体チップ２０の第２送信回路１０２に接続している。第２インダクタ３２０は、第１多層配線層４００を介して第１受信回路２００に接続している。
【００３９】
また第３インダクタ３１２は、第２多層配線層４０２（電極パッド５０２を含む）、第２ボンディングワイヤ６２０、及び第１半導体チップ１０の第１多層配線層４００（電極パッド５００を含む）を介して、第１半導体チップ１０の第１送信回路１００に接続しており、第４インダクタ３２２は第２多層配線層４０２を介して第２受信回路２０２に接続している。
【００４０】
なお、図１０及び図１５に示すように、第１インダクタ３１０は、第１多層配線層４００（電極パッド５０２を含む）、第１ボンディングワイヤ６１０、及び第２半導体チップ２０の第２多層配線層４０２（電極パッド５００を含む）を介して、第２半導体チップ２０の第２受信回路２０２に接続していてもよい。この場合、第２インダクタ３２０は、第１多層配線層４００を介して第１送信回路１００に接続する。また第３インダクタ３１２は、第２多層配線層４０２（電極パッド５０２を含む）、第２ボンディングワイヤ６２０、及び第１半導体チップ１０の第１多層配線層４００（電極パッド５００を含む）を介して、第１半導体チップ１０の第１受信回路２００に接続し、第４インダクタ３２２は第２多層配線層４０２を介して第２送信回路１０２に接続する。
【００４１】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００４２】
（第３の実施形態）
図１１は、第３の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図５に相当する。本実施形態に係る半導体装置は、第１半導体チップ１０及び第２半導体チップ２０において、第２インダクタ３２０及び第４インダクタ３２２が、最上層より一つ下の配線層４３２に形成されている点、及び最上層に形成された電極パッド５０４を介して第１ボンディングワイヤ６１０に接続している点を除いて、第１の実施形態と同様の構成である。
【００４３】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００４４】
（第４の実施形態）
図１２は、第４の実施形態に係る半導体装置の構成を示す平面図であり、図１３は図１２に示した半導体装置の回路図である。この半導体装置は、それぞれの半導体チップが、逆位相の電気信号を伝達する偶数個のインダクタ対を有している点を除いて、第１の実施形態に係る半導体装置と同様である。
【００４５】
第１半導体チップ１０は、第１インダクタ３１０及び第２インダクタ３２０をそれぞれ同数ずつ複数有しており、第２半導体チップ２０は、第３インダクタ３１２及び第４インダクタ３２２を、それぞれ第１インダクタ３１０と同数有している。第１ボンディングワイヤ６１０及び第２ボンディングワイヤ６２０は、それぞれ第１インダクタ３１０と同数設けられている。本実施形態において、第１インダクタ３１０、第２インダクタ３２０、第３インダクタ３１２、及び第４インダクタ３２２は偶数個設けられている。
【００４６】
第２インダクタ３２０に接続する第２送信回路１０２は、この第２インダクタ３２０の隣に位置する第２インダクタ３２０に接続する第２送信回路１０２と差動回路を形成している。すなわち第２インダクタ３２０及び第１インダクタ３１０に入力される電気信号は、この第２インダクタ３２０及び第１インダクタ３１０の隣に位置している第２インダクタ３２０及び第１インダクタ３１０に入力される電気信号とは逆位相になっている。
【００４７】
また第４インダクタ３２２に接続する第１送信回路１００は、この第４インダクタ３２２の隣に位置する第４インダクタ３２２に接続する第１送信回路１００と差動回路を形成している。すなわち第４インダクタ３２２及び第３インダクタ３１２に入力される電気信号は、この第４インダクタ３２２及び第３インダクタ３１２の隣に位置している第４インダクタ３２２及び第３インダクタ３１２に入力される電気信号とは逆位相になっている。
【００４８】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第２インダクタ３２０及び第１インダクタ３１０に入力される電気信号は、この第２インダクタ３２０及び第１インダクタ３１０の隣に位置している第２インダクタ３２０及び第１インダクタ３１０に入力される電気信号とは逆位相になっている。このため、第２インダクタ３２０及び第１インダクタ３１０の対が誘導結合するときに、隣り合う対が互いに磁束を強めあうため、電気信号にノイズが発生することを抑制できる。
【００４９】
また、第４インダクタ３２２及び第３インダクタ３１２に入力される電気信号は、この第４インダクタ３２２及び第３インダクタ３１２の隣に位置している第４インダクタ３２２及び第３インダクタ３１２に入力される電気信号とは逆位相になっている。このため、第４インダクタ３２２及び第３インダクタ３１２の対が誘導結合するときに、隣り合う対が互いに磁束を強めあうため、電気信号にノイズが発生することを抑制できる。
【００５０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００５１】
１０ 第１半導体チップ
２０ 第２半導体チップ
５０ 第１基板
５２ 第２基板
１００ 第１送信回路
１０２ 第２送信回路
１２０ ウェル
１２１ 第１トランジスタ
１２２，１２４ 不純物領域
１２６ ゲート電極
１４０ ウェル
１４１ 第１トランジスタ
１４２，１４４ 不純物領域
１４６ ゲート電極
２００ 第１受信回路
２０２ 第２受信回路
２２０ ウェル
２２１ 第２トランジスタ
２２２、２２４ 不純物領域
２２６ ゲート電極
２４０ ウェル
２４１ 第２トランジスタ
２４２，２４４ 不純物領域
２４６ ゲート電極
３１０ 第１インダクタ
３１２ 第３インダクタ
３２０ 第２インダクタ
３２２ 第４インダクタ
４００ 第１多層配線層
４０２ 第２多層配線層
４１０ 絶縁層
４１２ 配線層
４２０ 絶縁層
４２２ 配線層
４３０ 絶縁層
４３２ 配線層
４４０ 絶縁層
４４２ 配線層
５００ 電極パッド
５０２ 電極パッド
５０４ 電極パッド
６１０ 第１ボンディングワイヤ
６２０ 第２ボンディングワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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