(57)【要約】 【課題】メモリセル部でアスペクト比の高い下部電極の倒壊を防止するとともに、前記メモリセル部に隣接する周辺回路部への薬液の浸透を防止する半導体装置および半導体装置の製造方法を得るという課題があった。【解決手段】メモリセル部と、前記メモリセル部を囲む周辺回路部と、を有する半導体装置であって、前記メモリセル部は、複数の筒状の下部電極１３と、下部電極１３の側面を覆う第１の絶縁膜と、前記第１の絶縁膜を覆う上部電極１５と、を有するキャパシタ３０を備えたメモリセル本体部５５と、メモリセル本体部５５を囲む溝部７３を備えたメモリセル外周部５６と、を有しており、下部電極１３の筒内に充填された第１の支持膜６１と、第１の支持膜６１の開口側の面に接面されるとともに複数の下部電極１３を結ぶように延在された第２の支持膜６２と、を有する半導体装置を用いることにより、上記課題を解決できる。【選択図】図４
2010165742.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル部と、前記メモリセル部を囲むように形成された周辺回路部と、を有する半導体装置であって、
前記メモリセル部は、複数の筒状の下部電極と、前記下部電極の側面を覆うように形成された第１の絶縁膜と、前記第１の絶縁膜を覆うように形成された上部電極と、を有するキャパシタを備えたメモリセル本体部と、前記メモリセル本体部を囲むように形成された溝部を備えたメモリセル外周部と、を有しており、
前記下部電極の筒内に充填された第１の支持膜と、前記第１の支持膜の開口側の面に接面されるとともに複数の下部電極を結ぶように延在された第２の支持膜と、を有することを特徴とする半導体装置。
【請求項２】
前記溝部の溝内に充填された第３の支持膜と、前記第３の支持膜の開口側の面を覆うとともに、前記メモリセル本体部方向に突出するように形成された第４の支持膜と、を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第４の支持膜が前記周辺回路部方向にも突出し、前記第４の支持膜が前記周辺回路部を覆うように形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２の支持膜が前記第４の支持膜に接合されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の支持膜が、平面視したときに、ライン状に形成されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記下部電極の開口側に別の筒状の下部電極の底部が配置されるようにして、２以上の下部電極が積み上げられていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記メモリセル本体部が、前記キャパシタが形成されたキャパシタ形成層と、前記キャパシタ形成層の下層に形成され、トランジスタが形成されたトランジスタ形成層と、を有することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
メモリセル部と、前記メモリセル部を囲む周辺回路部と、を有する半導体装置であって、
前記メモリセル部は、筒状の電極を有する複数のキャパシタを備えたメモリセル本体部と、前記メモリセル本体部を囲む溝部を備えたメモリセル外周部と、を有しており、
前記電極の内部には第１の支持膜が充填され、前記電極の開口部において前記第１の支持膜に接続されるとともに複数の前記電極を結ぶように第２の支持膜が延在されており、
前記溝部の溝内には第３の支持膜が充填されており、前記溝部の開口部を覆い前記第３の支持膜と接続するとともに前記メモリセル本体部方向に突出する第４の支持膜が形成され、前記第２の支持膜と前記第４の支持膜は接合されていることを特徴とする半導体装置。
【請求項９】
前記電極の開口部において、前記第２の支持膜は前記電極の上面の一部のみと接触することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１、第２、第３および第４の支持膜が同一の絶縁層で形成されていることを特徴とする請求項８または請求項９に記載の半導体装置。
【請求項１１】
前記第４の支持膜が前記周辺回路部方向にも突出し、前記第４の支持膜が前記周辺回路部を覆うように形成されていることを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
基板上に形成されたトランジスタを覆うように第１の層間絶縁膜および第２の層間絶縁膜をこの順序で形成した後、前記第２の層間絶縁膜を貫通する筒状の下部電極を形成するとともに、前記第２の層間絶縁膜を貫通する溝部を複数の下部電極を囲むように形成する工程と、
前記下部電極の筒内および前記溝部の溝内を充填するとともに、前記下部電極および前記溝部を覆うように第２の絶縁膜を形成した後、前記第２の絶縁膜をエッチングして、前記下部電極の筒内に充填された第１の支持膜と、前記第１の支持膜の開口側の面に接面されるとともに複数の下部電極を結ぶように延在された第２の支持膜と、前記溝部の溝内に充填された第３の支持膜と、前記第３の支持膜の開口側の面を覆う第４の支持膜と、を形成する工程と、
前記第２の層間絶縁膜の前記溝部に囲まれた部分を湿式エッチングにより除去して、前記下部電極の側面を露出させる工程と、
前記下部電極の側面を覆うように第１の絶縁膜を形成した後、前記第１の絶縁膜を覆うように上部電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１３】
前記湿式エッチングの工程の後に、前記第４の支持膜の一部を除去する工程をさらに備えることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記下部電極と、前記溝部と、第１〜第４の支持膜と、を形成した後、前記第２の層間絶縁膜の一部を湿式エッチングにより除去する前に、前記下部電極と、前記溝部と、を覆うように第３の層間絶縁膜を形成し、前記第３の層間絶縁膜を貫通する別の下部電極を、前記下部電極の開口側にその底部を配置するように形成するとともに、前記第３の層間絶縁膜を貫通する別の溝部を前記溝部の開口側にその底部を配置するように形成し、さらに前記別の下部電極および前記別の溝部を覆うように形成した第２の絶縁膜をエッチングして、前記別の下部電極の筒内に充填された第１の支持膜と、前記第１の支持膜の開口側の面に接面されるとともに複数の下部電極を結ぶように延在された第２の支持膜と、前記別の溝部の溝内に充填された第３の支持膜と、前記第３の支持膜の開口側の面を覆う第４の支持膜と、を形成する工程を行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関するものであり、特に、アスペクト比の高い下部電極の倒壊を防止する半導体装置および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の微細化の進展に伴い、半導体装置を構成する各部材に供される面積が縮小されている。たとえば、メモリセル部と周辺回路部とを有するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子では、前記メモリセル部の面積が縮小されている。そして、前記メモリセル部を構成するキャパシタが十分な静電容量を確保できるように、前記キャパシタの形状を立体形状とすることが一般に行われている。
具体的には、前記キャパシタの下部電極をシリンダー型（円筒型）にして、その底部に対する高さのアスペクト比を大きくするとともに、前記下部電極の外部側壁（外壁）をキャパシタとして利用することで、前記キャパシタの表面積を拡大して、十分な静電容量を確保している。
【０００３】
しかし、前記アスペクト比を大きくするにつれて、下部電極は不安定となり、たとえば、半導体装置の製造工程の一工程である湿式エッチング工程において、メモリセル部の下部電極の外壁を露出させたときに、前記下部電極が容易に倒壊して、下部電極同士が短絡する場合があった。また、前記アスペクト比を大きくすると、前記湿式エッチング工程でのエッチング時間を長くすることが必要となり、半導体装置がエッチング用の薬液に長い時間曝されることにより、メモリセル部に隣接する周辺回路部に薬液が浸透して、周辺回路部に異常を発生させる場合があった。
【０００４】
特許文献１、２には、下部電極の倒壊を抑制するために、下部電極間に支えとなるサポート膜を配置する構成が開示されている。
たとえば、特許文献１は、円筒型キャパシタを含む半導体素子及びその製造方法に関するものであり、前記倒れを防止するために、下部電極間に支持台を形成する構成が開示されている。また、特許文献２は、半導体記憶装置及びその製造方法に関するものであり、下部電極の底部が絶縁性台座部材によって保持されるとともに、下部電極の側面が絶縁体梁で連結される構成が開示されている。
【０００５】
しかしながら、特許文献１、２に開示された構成では、下部電極の倒壊を防止するために設けるサポート膜が、下部電極の側面部分にのみ接触する構成なので、前記湿式エッチング工程において下部電極の外壁を露出させる際に、同時にサポート膜がエッチングされたときに、前記サポート膜と前記下部電極との接続部分の接続強度が低下して、前記接続強度が不十分となる場合があった。特に、キャパシタの静電容量を増加させるために、下部電極の高さを高くした場合には、前記湿式エッチング工程でのエッチング時間を長くする必要があるので、前記サポート膜のエッチングもさらに進行して、前記サポート膜と前記下部電極との接続部分の接続強度がさらに低下して、前記接続強度がさらに不十分となった。これにより、下部電極の倒壊が容易に生じた。
【０００６】
また、特許文献１、２に開示された方法では、前記湿式エッチング工程でのエッチング時間、つまり、半導体装置をエッチング用の薬液に曝す時間を長くしたときに、周辺回路部への薬液の浸透を防止できず、周辺回路部に発生する異常を防止することが困難であった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２９７９５２号公報
【特許文献２】特開２００３−１４２６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
メモリセル部でアスペクト比の高い下部電極の倒壊を防止するとともに、前記メモリセル部に隣接する周辺回路部への薬液の浸透を防止する半導体装置および半導体装置の製造方法を得るという課題があった。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明は以下の構成を採用した。すなわち、
本発明の半導体装置は、メモリセル部と、前記メモリセル部を囲むように形成された周辺回路部と、を有する半導体装置であって、前記メモリセル部は、複数の筒状の下部電極と、前記下部電極の側面を覆うように形成された第１の絶縁膜と、前記第１の絶縁膜を覆うように形成された上部電極と、を有するキャパシタを備えたメモリセル本体部と、前記メモリセル本体部を囲むように形成された溝部を備えたメモリセル外周部と、を有しており、前記下部電極の筒内に充填された第１の支持膜と、前記第１の支持膜の開口側の面に接面されるとともに複数の下部電極を結ぶように延在された第２の支持膜と、を有することを特徴とする。
【００１０】
本発明の半導体装置は、メモリセル部と、前記メモリセル部を囲む周辺回路部と、を有する半導体装置であって、前記メモリセル部は、筒状の電極を有する複数のキャパシタを備えたメモリセル本体部と、前記メモリセル本体部を囲む溝部を備えたメモリセル外周部と、を有しており、前記電極の内部には第１の支持膜が充填され、前記電極の開口部において前記第１の支持膜に接続されるとともに複数の前記電極を結ぶように第２の支持膜が延在されており、前記溝部の溝内には第３の支持膜が充填されており、前記溝部の開口部を覆い前記第３の支持膜と接続するとともに前記メモリセル本体部方向に突出する第４の支持膜が形成され、前記第２の支持膜と前記第４の支持膜は接合されていることを特徴とする。
【００１１】
本発明の半導体装置の製造方法は、基板上に形成されたトランジスタを覆うように第１の層間絶縁膜および第２の層間絶縁膜をこの順序で形成した後、前記第２の層間絶縁膜を貫通する筒状の下部電極を形成するとともに、前記第２の層間絶縁膜を貫通する溝部を複数の下部電極を囲むように形成する工程と、前記下部電極の筒内および前記溝部の溝内を充填するとともに、前記下部電極および前記溝部を覆うように第２の絶縁膜を形成した後、前記第２の絶縁膜をエッチングして、前記下部電極の筒内に充填された第１の支持膜と、前記第１の支持膜の開口側の面に接面されるとともに複数の下部電極を結ぶように延在された第２の支持膜と、前記溝部の溝内に充填された第３の支持膜と、前記第３の支持膜の開口側の面を覆う第４の支持膜と、を形成する工程と、前記第２の層間絶縁膜の前記溝部に囲まれた部分を湿式エッチングにより除去して、前記下部電極の側面を露出させる工程と、前記下部電極の側面を覆うように第１の絶縁膜を形成した後、前記第１の絶縁膜を覆うように上部電極を形成する工程と、を有することを特徴とする。
【発明の効果】
【００１２】
上記の構成によれば、メモリセル部でアスペクト比の高い下部電極の倒壊を防止することができる。これにより、下部電極の倒壊による下部電極同士の短絡を防止することができる。
また、半導体装置の製造工程の一工程としてメモリセル部の下部電極の外壁を露出させる際に、前記メモリセル部に隣接する周辺回路部への湿式エッチングの薬液の浸透を防止する半導体装置および半導体装置の製造方法を提供することができる。これにより、アスペクト比の高い下部電極を具備するキャパシタを有する半導体装置を容易に製造することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の半導体装置の一例を示す平面概念図である。
【図２】本発明の半導体装置の一例を示す図であって、メモリセル部の平面概念図である。
【図３】本発明の半導体装置の一例を示す図であって、メモリセル部の平面概念図である。
【図４】本発明の半導体装置の一例を示す図であって、（ａ）はメモリセル本体部の断面図であり、（ｂ）はメモリセル外周部の断面図である。
【図５】本発明の半導体装置の製造方法の一例を説明する図であって、（ａ）はメモリセル本体部の断面図であり、（ｂ）はメモリセル外周部の断面図である。
【図６】本発明の半導体装置の製造方法の一例を説明する図であって、（ａ）はメモリセル本体部の断面図であり、（ｂ）はメモリセル外周部の断面図である。
【図７】本発明の半導体装置の製造方法の一例を説明する図であって、（ａ）はメモリセル本体部の断面図であり、（ｂ）はメモリセル外周部の断面図である。
【図８】本発明の半導体装置の製造方法の一例を説明する図であって、（ａ）はメモリセル本体部の断面図であり、（ｂ）はメモリセル外周部の断面図である。
【図９】本発明の半導体装置の製造方法の一例を説明する図であって、（ａ）はメモリセル本体部の断面図であり、（ｂ）はメモリセル外周部の断面図である。
【図１０】本発明の半導体装置の製造方法の一例を説明する図であって、（ａ）はメモリセル本体部の断面図であり、（ｂ）はメモリセル外周部の断面図である。
【図１１】本発明の半導体装置の製造方法の一例を説明する図であって、（ａ）はメモリセル本体部の断面図であり、（ｂ）はメモリセル外周部の断面図である。
【図１２】本発明の半導体装置の製造方法の一例を説明する図であって、メモリセル部の平面概念図である。
【図１３】本発明の半導体装置の製造方法の一例を説明する図であって、（ａ）はメモリセル本体部の断面図であり、（ｂ）はメモリセル外周部の断面図である。
【図１４】本発明の半導体装置の製造方法の一例を説明する図であって、（ａ）はメモリセル本体部の断面図であり、（ｂ）はメモリセル外周部の断面図である。
【図１５】本発明の半導体装置の製造方法の一例を説明する図であって、（ａ）はメモリセル本体部の断面図であり、（ｂ）はメモリセル外周部の断面図である。
【図１６】本発明の半導体装置の一例を示す図であって、メモリセル部の平面概念図である。
【図１７】本発明の半導体装置の別の一例を説明する図であって、（ａ）はメモリセル本体部の断面図であり、（ｂ）はメモリセル外周部の断面図である。
【図１８】本発明の半導体装置の製造方法の別の一例を説明する図であって、（ａ）はメモリセル本体部の断面図であり、（ｂ）はメモリセル外周部の断面図である。
【図１９】本発明の半導体装置の製造方法の別の一例を説明する図であって、（ａ）はメモリセル本体部の断面図であり、（ｂ）はメモリセル外周部の断面図である。
【図２０】本発明の半導体装置の製造方法の別の一例を説明する図であって、（ａ）はメモリセル本体部の断面図であり、（ｂ）はメモリセル外周部の断面図である。
【図２１】本発明の半導体装置の製造方法の別の一例を説明する図であって、（ａ）はメモリセル本体部の断面図であり、（ｂ）はメモリセル外周部の断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明を実施するための形態について説明する。
（第１の実施形態）
図１は、本発明の実施形態である半導体装置の一例であるＤＲＡＭ素子の平面概念図である。
図１に示すように、本発明の実施形態である半導体装置（ＤＲＡＭ素子）５０は、平面視したときに、半導体基板上に矩形状に形成されており、格子状に配置された複数の矩形状のメモリセル部５１と、メモリセル部５１を囲むように形成された周辺回路部５２と、から概略構成されている。なお、前記半導体装置の一辺をＸ方向、前記一辺に垂直な方向をＹ方向と規定する（以下、同様）。
【００１５】
周辺回路部５２は、図１では記載を省略しているが、センスアンプ回路、ワード線の駆動回路および外部との入出力回路等を含むが、記憶動作用のキャパシタ３０などは配置されていない。
また、図１に示したメモリセル部５１の数および配置は一例を示すものであり、メモリセル部５１の数および配置はこれに限定されるものではない。
【００１６】
図２は、図１に示したメモリセル部５１を拡大した平面概念図であって、図４のＣ−Ｃ’線における断面を基準とした図である。
図２に示すように、メモリセル部５１は、矩形状のメモリセル本体部５５と、メモリセル本体部５５を囲むように形成されたメモリセル外周部５６と、を有している。
【００１７】
＜メモリセル外周部５６＞
メモリセル外周部５６には、メモリセル部５１の外周に形成された第４の支持膜６４が形成されており、第４の支持膜６４の下層側にはメモリセル本体部５５を囲むように形成された溝１２Ｂが配置されている。Ｂ−Ｂ’線に示される断面部分はメモリセル外周部５６の断面図となる。
【００１８】
＜メモリセル本体部５５＞
メモリセル本体部５５には、Ｘ方向に延在して、第４の支持膜６４の対向する辺を結ぶようにライン状の第２の支持膜６２が形成されている。第２の支持膜６２のライン間およびライン下部には、上部電極１５が配置されている。
【００１９】
＜孔１２Ａ＞
また、第２の支持膜６２および上部電極１５の下層側には円状の孔１２Ａが略格子状に配置されている。孔１２Ａはキャパシタの位置を示す。Ａ−Ａ’線に示される断面部分はメモリセル本体部５５の断面図となる。
なお、図２に示した孔部１２Ａ（キャパシタ）の数および配置は一例を示すものであり、孔部１２Ａの数および配置はこれに限定されるものではない。また、孔１２Ａの開口形状は必ずしも円形でなくともよく、楕円形、矩形、多角形等でもよい。
【００２０】
＜第２の支持膜６２＞
第２の支持膜６２は、孔１２Ａの少なくとも一部を覆うように形成されており、孔１２Ａの第１の支持膜と一体化されているので、下部電極を強力に支持することができる。
また、第２の支持膜６２は、メモリセル外周部５６の第４の支持膜６４に接合されている構成なので、容易にずれたり壊れたりすることはなく、下部電極を強力に支持することができる。これにより、第２の支持膜６２は、半導体装置の製造工程でのキャパシタの倒壊を防止することができる。
【００２１】
第２の支持膜６２の形状及び延在する方向はこれに限定されず、格子状、網目状の形状などでもよく、また、第４の支持膜６４に接合されていないラインなどが含まれていてもよい。また、直線に限られるものではなく、曲線から構成されていてもよい。さらに、孔１２Ａを完全に覆う第２の支持膜６２が混在してもよい。さらにまた、第２の支持膜６２の孔１２Ａを覆う形状が異なっていてもよい。
【００２２】
図３は、図２に示したメモリセル部５１をさらに拡大した平面概念図であって、図２に示すＡ−Ａ’線と、図３に示すＡ−Ａ’線は同一の部分を示す線である。なお、図３の右手側は、図４（ａ）において、ワード配線Ｗとなるゲート電極５とサイドウォール５ｂとを切断する面を基準とした透過断面図として示している。
【００２３】
図３に示すように、メモリセル部５１は、Ｘ方向に延設されたビット配線６と、Ｙ方向に延設されたワード配線Ｗと、細長い短冊状の活性領域Ｋと、を有している。
ビット配線６は、Ｘ方向に折れ線形状（湾曲形状）で延設され、Ｙ方向に所定の間隔で配置されている。また、ワード配線Ｗは、Ｙ方向に直線形状で延設され、Ｘ方向に所定の間隔で配置されている。なお、ワード配線Ｗが各活性領域Ｋと交差する部分には、ゲート電極（図示略）が配置されている。ワード配線Ｗの両側には、ライン方向（Ｙ方向）に沿ってサイドウォール５ｂが形成されている。さらに、活性領域Ｋは、所定間隔をあけて右斜め下向きに整列して配置されている。
【００２４】
活性領域Ｋの中央部および両端側には、円状の基板コンタクト部２０５ａ、２０５ｂおよび２０５ｃが形成されている。また、基板コンタクト部２０５ａ、２０５ｂおよび２０５ｃは、それらの中心がそれぞれワード配線Ｗの間となるように配置されている。また、中央の基板コンタクト部２０５ａは、ビット配線６と重なるように配置されている。
【００２５】
基板コンタクト部２０５ａ、２０５ｂおよび２０５ｃは、基板コンタクトプラグを配置する位置であり、半導体基板と接する部分である。前記半導体基板の一面には不純物拡散層８が形成されており、基板コンタクト部２０５ａ、２０５ｂおよび２０５ｃが、このように不純物拡散層８の真上に規定されることにより、不純物拡散層８はＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。
【００２６】
なお、図３に示した活性領域Ｋの形状および配列は、本実施形態に特有の形状および配列であるが、活性領域Ｋの形状および配列はこれに限定されるべきものではなく、その他一般的なトランジスタで適用されている形状および配列としてもよい。
【００２７】
図４は、本発明の実施形態である半導体装置５０を説明するための断面図であり、図４（ａ）は、図３および図２のＡ−Ａ’線における断面図であり、図４（ｂ）は、図２のＢ−Ｂ’線における断面図である。つまり、図４（ａ）はメモリセル本体部５５の断面図であり、図４（ｂ）はメモリセル外周部５６の断面図である。なお、これらの図で示される各部の寸法等は、実際の半導体装置の寸法等とは異なる。
図４に示すように、メモリセル本体部５５およびメモリセル外周部５６は、キャパシタ形成層６７と、キャパシタ形成層６７の下層に形成されたトランジスタ形成層６６と、を有している。
【００２８】
＜メモリセル本体部５５＞
図４（ａ）に示すように、キャパシタ形成層６７には２つのキャパシタ（容量部）３０が形成されており、キャパシタ形成層６７の下層に形成されたトランジスタ形成層６６には２つのＭＯＳトランジスタＴｒ１が形成されている。この２つのキャパシタ３０は、コンタクトプラグを介してそれぞれ２つのＭＯＳトランジスタＴｒ１に接続されている。２つのＭＯＳトランジスタＴｒ１は、素子分離領域３に区画された１つの活性領域Ｋを含むように形成されている。これにより、本実施形態の半導体装置を、２ビットのメモリセルを有するＤＲＡＭ素子として用いることができる。
【００２９】
＜ＭＯＳトランジスタＴｒ＞
ＭＯＳトランジスタＴｒ１は、半導体基板１と、半導体基板１の一面を区画する素子分離領域３と、素子分離領域３によって区画された活性領域Ｋと、活性領域Ｋ内に形成された２つの溝型のゲート電極５と、を有している。
＜半導体基板１＞
半導体基板１としては、所定の濃度のＰ型不純物を含有するシリコン（Ｓｉ）などを用いることができる。
＜素子分離領域３＞
素子分離領域３は、半導体基板１の表面に形成した溝部にシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設することで形成される。これにより、隣接する活性領域Ｋがそれぞれ絶縁分離される。
【００３０】
＜ゲート電極５＞
ゲート電極５は、溝型のゲート電極であり、半導体基板１の一面に設けられた溝部に埋め込まれるとともに、前記溝部から不純物拡散層８を貫いて突出するように形成されている。
ゲート電極５は、不純物を含有させた多結晶シリコン膜と金属膜との多層膜によりなる。前記多結晶シリコン膜は、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）での成膜時にリン（Ｐ）などのＮ型不純物を含有させて形成することができる。
なお、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型またはＰ型の不純物をイオン注入法により導入してもよい。また、前記金属膜は、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
【００３１】
＜ゲート絶縁膜５ａ、サイドウォール５ｂ、絶縁膜５ｃ＞
ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。ゲート絶縁膜５ａは酸化シリコン（ＳｉＯ２）、酸化シリコンと窒化シリコンの積層膜、Ｈｉｇｈ−Ｋ膜（高誘電体膜）などを用いることができる。
また、ゲート電極５の半導体基板１から突出された部分の側壁には窒化シリコン（Ｓｉ３Ｎ４）などからなる絶縁膜（以下、サイドウォール）５ｂが形成されている。さらに、ゲート電極５上にも窒化シリコンなどからなる絶縁膜５ｃが形成されている。
【００３２】
＜不純物拡散層８＞
さらに、活性領域Ｋにおいて、２つのゲート電極５によって３つに分割（離間）された半導体基板１の一面側には、たとえば、リン（Ｐ）などのＮ型不純物を拡散させた不純物拡散層８が形成されている。
【００３３】
＜基板コンタクトプラグ９＞
図４（ａ）に示すように、不純物拡散層８と接触するように基板コンタクトプラグ９が形成されている。基板コンタクトプラグ９は、図３に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リン（Ｐ）を含有した多結晶シリコンから形成される。基板コンタクトプラグ９のＸ方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール５ｂによって規定されており、基板コンタクトプラグ９はセルフアライン構造とされている。
【００３４】
＜ビット線コンタクトプラグ４Ａ＞
図４（ａ）に示すように、ゲート電極５上の絶縁膜５ｃ上を覆うように形成された層間絶縁膜４を貫通し、基板コンタクトプラグ９と導通するようにビット線コンタクトプラグ４Ａが形成されている。ビット線コンタクトプラグ４Ａは、たとえば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成される。
【００３５】
＜ビット配線６＞
ビット線コンタクトプラグ４Ａに接続するようにビット配線６が形成されている。ビット配線６は、たとえば、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で構成される。
＜容量コンタクトプラグ７Ａ＞
ビット配線６および層間絶縁膜４を覆うように、層間絶縁膜７が形成されており、層間絶縁膜７および層間絶縁膜４を貫通し、基板コンタクトプラグ９に接続するように容量用のコンタクトプラグ７Ａが形成されている。コンタクトプラグ７Ａは、図３に示した基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
【００３６】
以上の構成により、２つのゲート電極５はそれぞれ２つのＭＯＳトランジスタＴｒ１のゲート電極として機能し、不純物拡散層８はそれぞれソース・ドレイン領域として機能する。
なお、本実施形態では、溝型のゲート電極を備えたＭＯＳトランジスタＴｒ１を一例として示したが、これに限られるものではなく、たとえば、プレーナ型のＭＯＳトランジスタを用いてもよく、また、半導体基板に設けた溝の側面部分にチャネル領域を形成したＭＯＳトランジスタなどを使用することもできる。
【００３７】
＜容量コンタクトパッド１０＞
層間絶縁膜７上にコンタクトプラグ７Ａと導通するように容量用のコンタクトパッド１０が配置されている。コンタクトパッド１０および層間絶縁膜７を覆うように第１の層間絶縁膜１１が形成されている。
第１の層間絶縁膜１１は、たとえば、窒化シリコンからなり、容量コンタクトパッド１０は、たとえば、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で形成される。
【００３８】
＜キャパシタ３０＞
第１の層間絶縁膜１１上に上部電極１５が形成され、上部電極１５の内部にキャパシタ３０がコンタクトパッド１０上に配置されている。
キャパシタ３０は、円筒（シリンダー）状の下部電極１３と、下部電極１３の側面を覆うように形成された第１の絶縁膜（容量絶縁膜、図示略）と、前記第１の絶縁膜を覆うように形成された上部電極１５と、を有してなる。なお、下部電極１３は、上部電極１５を貫通するように形成された孔１２Ａの内壁に形成されている。また、下部電極１３の底面はコンタクトパッド１０に接合されて導通自在とされている。
【００３９】
下部電極１３の円筒内には第１の支持膜６１（１４）が充填されている。また、第１の支持膜６１（１４）の開口側の面に接面されるとともに複数の下部電極１３を結ぶように第２の支持膜６２（１４）が延在されている。これにより、下部電極１３を強力に支持して、湿式エッチング工程で下部電極１３の外部側壁（外壁）が露出されても、下部電極１３の倒壊を防ぐことができる。
【００４０】
後述する溝部７３の溝内には第３の支持膜６３（１４）充填されている。また、第３の支持膜６３（１４）の開口側の面を覆うように第４の支持膜６４（１４）が形成されており、第２の支持膜６２が第４の支持膜６４に接合するように形成されている。これにより、下部電極１３を強力に支持して、湿式エッチング工程で下部電極１３の外部側壁（外壁）が露出されても、下部電極１３の倒壊を防ぐことができる。
【００４１】
第１の支持膜６１、第２の支持膜６２、第３の支持膜６３および第４の支持膜６４は同一の材料である第２の絶縁膜１４により形成されている。これにより、下部電極１３を強力に支持して、湿式エッチング工程で下部電極１３の外部側壁（外壁）が露出されても、下部電極１３の倒壊を防ぐことができる。
【００４２】
上部電極１５上には、層間絶縁膜２０が形成されており、層間絶縁膜２０上には配線２１が形成され、層間絶縁膜２０および配線２１を覆うように表面保護膜２２が形成されている。なお、配線２１はアルミニウム（Ａｌ）、銅（Ｃｕ）等からなり、不図示の領域で上部電極１５と導通されている。
【００４３】
＜メモリセル外周部５６＞
図４（ｂ）に示すように、トランジスタ形成層６６は、半導体基板１、素子分離領域３、ゲート層間絶縁膜４０、層間絶縁膜４および層間絶縁膜７が積層されてなり、キャパシタ形成層６７は、第１の層間絶縁膜１１、上部電極１５と第２の層間絶縁膜１２とからなる層、層間絶縁膜２０、表面保護膜２２が積層されてなる。上部電極１５と第２の層間絶縁膜とからなる層には溝部７３が形成されている。
【００４４】
層間絶縁膜７上にコンタクトパッド１０が配置されている。コンタクトパッド１０および層間絶縁膜７を覆うように第１の層間絶縁膜１１が形成されている。第１の層間絶縁膜１１は、たとえば、窒化シリコンからなり、コンタクトパッド１０は、たとえば、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で形成される。
【００４５】
＜溝部７３＞
メモリセル本体部５５側（内側）の第１の層間絶縁膜１１上には上部電極１５が形成され、周辺回路部５２側（外側）の第１の層間絶縁膜１１上には、酸化シリコン等からなる第２の層間絶縁膜１２が形成されている。そして、上部電極１５と第２の層間絶縁膜１２との間に形成された溝１２Ｂの内壁に溝部７３が形成され、コンタクトパッド１０上に配置されている。なお、溝部７３の底面はコンタクトパッド１０に接合されて導通自在とされている。
【００４６】
メモリセル外周部５６には、メモリセル本体部５５を囲むように溝部７３が形成されており、溝部７３の溝内には窒化シリコン等からなる第３の支持膜６３が充填されている。これにより、下部電極１３を露出させる湿式エッチング工程で薬液が横方向からメモリセル部５１に隣接する周辺回路部５２へ浸透することを防止できる。
第３の支持膜６３の開口側の面を覆うように第４の支持膜６４が形成されており、第４の支持膜６４は、メモリセル本体部５５方向および周辺回路部５２方向に突出するように形成されている。これにより、下部電極１３を露出させる湿式エッチング工程で薬液が上面側から周辺回路部５２へ浸透することを防止できる。
なお、第４の支持膜６４は、少なくとも湿式エッチングの工程が終了するまでは周辺回路部５２を覆うように形成されていることが好ましい。これにより、下部電極１３を露出させる湿式エッチング工程で薬液が上面側から周辺回路部５２へ浸透することをより防止できる。
【００４７】
第１の支持膜６１、第２の支持膜６２、第３の支持膜６３および第４の支持膜６４は、同一の材料である第２の絶縁膜１４により形成されている。これにより、第１の支持膜６１、第２の支持膜６２、第３の支持膜６３および第４の支持膜６４は互いに容易に剥がれることはない。これにより、下部電極１３を強力に支持して、湿式エッチング工程で下部電極１３の外部側壁（外壁）が露出されても、下部電極１３の倒壊を防ぐことができる。
この第４の支持膜６４には、図２で示したように、第２の支持膜６２が接合されている。これにより、第２の支持膜６２は強固に支持される。これにより、下部電極１３を強力に支持して、湿式エッチング工程で下部電極１３の外部側壁（外壁）が露出されても、下部電極１３の倒壊を防ぐことができる。
【００４８】
次に、本発明の実施形態である半導体装置の製造方法の一例について図５〜図１６を用いて説明する。なお、各図において、（ａ）は図２のＡ−Ａ’線における断面図であり、（ｂ）は図２のＢ−Ｂ’線における断面図である。以下の説明では、特に断らない限り、メモリセル部５１及び周辺回路部５２の製造工程を同時に説明する。
【００４９】
本発明の実施形態である半導体装置の製造方法は、トランジスタ形成層形成工程（第０工程）と、下部電極および溝部形成工程（第１工程）と、第１の支持膜、第２の支持膜、第３の支持膜および第４の支持膜を形成する工程（第２工程）と、下部電極露出工程（第３工程）と、上部電極形成工程（第４工程）と、を有する。
【００５０】
（第０工程）
第０工程は、トランジスタ形成層形成工程である。まず、フォトレジストを用いて形成したマスク（図示略）を用いてエッチングを行うことにより、半導体基板１の一面（主面）に凹部３ｃを形成した後、凹部３ｃに絶縁膜を埋設するＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により、素子分離領域３を形成する。この後に、同様にフォトレジストを用いて形成したマスクを用いて凹部２ｃを形成する。図５は、素子分離領域３の形成後の断面図である。素子分離領域３により区画された領域が活性領域Ｋとなる。凹部２ｃは、ＭＯＳトランジスタＴｒ１の溝型のゲート電極用のものである。
【００５１】
次に、熱酸化法を用いて、半導体基板１の表面を酸化して、４ｎｍ程度の厚さの酸化シリコン（ＳｉＯ２）からなる熱酸化膜を形成し、ゲート絶縁膜５ａとする。なお、半導体基板１の主面上の熱酸化膜は、後のトランジスタの製造工程で除去されてもよく、図面には記載を省略した。
【００５２】
次に、ＣＶＤ法を用いて、モノシラン（ＳｉＨ４）及びフォスヒン（ＰＨ３）を原料ガスとして、ゲート絶縁膜５ａ上にリン等のＮ型不純物を含有させた多結晶シリコン膜を堆積する。この際、前記多結晶シリコン膜の膜厚は、ゲート電極用の凹部２ｃの内部が完全に多結晶シリコン膜で充填される膜厚とする。
なお、まず、不純物を含まない多結晶シリコン膜を形成した後、イオン注入法を用いて、前記多結晶シリコン膜にリン等のＮ型不純物またはボロン等のＰ型不純物を注入してもよい。
【００５３】
次に、スパッタリング法を用いて、前記多結晶シリコン膜上に、例えば、タングステン、窒化タングステンまたはタングステンシリサイド等の高融点金属を５０ｎｍ程度の膜厚で堆積させて、金属膜を形成する。このようにして形成した多結晶シリコン膜及び金属膜が、後述する工程を経てゲート電極５とされる。
【００５４】
次に、プラズマＣＶＤ法を用いて、モノシランとアンモニア（ＮＨ３）を原料ガスとして、前記金属膜上に窒化シリコンからなる絶縁膜５ｃを７０ｎｍ程度の膜厚で堆積する。
次に、フォトリソグラフィ法を用いて、絶縁膜５ｃ上にゲート電極形成用のフォトレジストパターン（レジストマスク）を形成した後、前記レジストマスクを用いて絶縁膜５ｃを異方性エッチングする。前記レジストマスクを除去した後、絶縁膜５ｃをハードマスクとして、金属膜及び多結晶シリコン膜をエッチングして、図６（ａ）に示すように、ゲート電極５を形成する。なお、ゲート電極５は、図３に示すワード線Ｗとして機能する。
【００５５】
次に、活性領域内のゲート電極５で覆われていない半導体基板１の一面にＮ型不純物としてリンのイオン注入を行って、不純物拡散層８を形成する。
次に、ＣＶＤ法により、半導体基板１の一面、ゲート電極５および絶縁膜５ｃを覆うように膜厚２０〜５０ｎｍ程度の窒化シリコン膜を堆積した後、絶縁膜５ｃが露出するまで前記窒化シリコン膜のエッチバックを行って、図７（ａ）に示すように、ゲート電極５の側壁にサイドウォール５ｂを形成する。
【００５６】
次に、ＣＶＤ法を用いて、ゲート電極５上の絶縁膜５ｃ及びサイドウォール５ｂを覆うように、酸化シリコン等からなるゲート層間絶縁膜４０を形成する。
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて、絶縁膜５ｃが露出するまで、表面の研磨を行う。これにより、ゲート電極５に由来する表面の凹凸を平坦化することができる。
【００５７】
次に、フォトリソグラフィ法を用いて、図３に示した基板コンタクト部２０５ａ、２０５ｂ、２０５ｃの位置に開口を形成するように、絶縁膜５ｃ上にフォトレジストパターン（レジストマスク）を形成した後、前記レジストマスクを用いて、異方性ドライエッチングを行い、ゲート層間絶縁膜４０を除去する。これにより、窒化シリコンからなる絶縁膜５ｃ、５ｂを利用して、セルフアラインで、ゲート電極５の間に開口を設けることができる。なお、メモリセル外周部５６には、ゲート層間絶縁膜４０がパターニングされずにそのまま残される。
【００５８】
次に、ＣＶＤ法を用いて、リンを含有した多結晶シリコン膜を堆積させた後、ＣＭＰ法を用いて、絶縁膜５ｃが露出するまで表面研磨を行う。これにより、開口内に充填された基板コンタクトプラグ９を不純物拡散層８上に形成することができる。メモリセル外周部５６においては、多結晶シリコン膜はすべて除去されて、ゲート層間絶縁膜４０の表面が露出する。
【００５９】
次に、ＣＶＤ法を用いて、ゲート層間絶縁膜４０、ゲート電極上の絶縁膜５ｃおよび基板コンタクトプラグ９を覆うように、酸化シリコン等からなる層間絶縁膜４を６００ｎｍ程度の膜厚で形成した後、ＣＭＰ法を用いて、図８に示すように、層間絶縁膜４の表面を研磨するとともに平坦化して、層間絶縁膜４の厚みを３００ｎｍ程度とする。
【００６０】
次に、図３に示した基板コンタクト部２０５ａの位置の基板コンタクトプラグ９の表面を露出させるように、層間絶縁膜４に開口（コンタクトホール）を形成する。
次に、この開口部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積した後、ＣＭＰ法を用いて、層間絶縁膜４が露出するまで表面研磨して、ビット線コンタクトプラグ４Ａを形成する。
【００６１】
次に、ビット線コンタクト４Ａと接続するようにビット配線６を第１の層間絶縁膜４上に形成した後、図９に示すように、ビット配線６および第１の層間絶縁膜４を覆うように、酸化シリコン等からなる層間絶縁膜７を形成する。
【００６２】
次に、図３に示した基板コンタクト部２０５ｂ、２０５ｃの位置の基板コンタクトプラグ９の表面を露出させるように、層間絶縁膜４および層間絶縁膜７を貫通する開口（コンタクトホール）を形成する。
次に、この開口部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積した後、ＣＭＰ法を用いて、第１の層間絶縁膜４が露出するまで表面研磨して、容量コンタクトプラグ７Ａを形成する。
【００６３】
（第１工程）
第１工程は、下部電極および溝部形成工程である。まず、コンタクトプラグ７Ａと接続するように、タングステンを含む積層膜からなるコンタクトパッド１０を第２の層間絶縁膜７上に形成する。コンタクトパッド１０は、後に形成するキャパシタの下部電極の底部のサイズよりも大きくなるようなサイズとする。なお、メモリセル外周部５６にも、容量コンタクトパッド１０を形成する。
次に、図１０に示すように、コンタクトパッド１０および第２の層間絶縁膜７を覆うように、窒化シリコンからなる第１の層間絶縁膜１１を６０ｎｍ程度の膜厚で形成する。
【００６４】
次に、酸化シリコン等からなる第２の層間絶縁膜１２を２μｍ程度の膜厚で堆積した後、異方性ドライエッチングを用いて、コンタクトパッド１０の表面を露出させるように、第２の層間絶縁膜１２に孔１２Ａを形成する。孔１２Ａは、キャパシタを形成する位置となる。
このとき同時に、メモリセル外周部５６にも、第２の層間絶縁膜１２に溝１２Ｂを形成する。溝１２Ｂは、先に記載したようにメモリセル本体部５５を囲むように形成する。
【００６５】
次に、孔１２Ａおよび溝１２Ｂの内壁面及び底面を覆うとともに、孔１２Ａ及び溝１２Ｂの内部を完全には充填しない膜厚で窒化チタンを堆積する。
次に、第２の層間絶縁膜１２上の窒化チタンをドライエッチング法またはＣＭＰ法によって除去して、図１１に示すように、窒化チタンからなる円筒状の下部電極１３および溝部７３を形成する。なお、下部電極１３および溝部７３の材料としては窒化チタン以外の金属膜を使用してもよい。
【００６６】
なお、下部電極１３の円筒内および溝部７３の溝内にフォトレジスト膜等を充填しておき、前記窒化チタンをドライエッチング法またはＣＭＰ法によって除去してもよい。これにより、下部電極１３の円筒内および溝部７３の溝内の窒化チタンを保護することができる。なお、この場合、第２の層間絶縁膜１２上の窒化チタンを除去した後に、前記フォトレジスト膜等を除去する。
【００６７】
図１２は、図３に示した部分とほぼ同一の部分の別の平面概念図であって、図３に示すＡ−Ａ’線と、図１２に示すＡ−Ａ’線は同一の部分を示す線である。なお、図１２においては、ビット配線などの記載は省略している。
図１２に示すように、活性領域Ｋの両端側の基板コンタクト部２０５ｂ、２０５ｃと一部が重なるように孔１２Ａが形成され、図示していないコンタクトパッド１０を介して、基板コンタクト部２０５ｂ、２０５ｃに設けたプラグと下部電極１３とが導通する。
【００６８】
（第２工程）
第２工程は、第１の支持膜、第２の支持膜、第３の支持膜および第４の支持膜を形成する工程である。
まず、図１３に示すように、孔１２Ａおよび溝１２Ｂの内部を充填するとともに、第２の層間絶縁膜１２の上面を覆うように、窒化シリコンからなる第２の絶縁膜１４を堆積する。
【００６９】
次に、フォトリソグラフィ法を用いて、メモリセル外周部５６を覆うとともに、Ｘ方向に延在するライン（帯）でメモリセル本体部５５を覆うようなフォトレジストパターン（レジストマスク）を絶縁膜５ｃ上に形成した後、前記レジストマスクを用いて、窒化シリコンの異方性ドライエッチングを行って、第２の絶縁膜１４の半導体基板１と反対側（上面側）を一部除去する。
これにより、図１４に示すように、下部電極１３の円筒内に充填された第１の支持膜６１（１４）と、第１の支持膜６１（１４）の開口側の面に接面されるとともに複数の下部電極１３を結ぶように延在された第２の支持膜６２（１４）と、溝部７３の溝内に充填された第３の支持膜６３（１４）と、第３の支持膜６３（１４）の開口側の面を覆う第４の支持膜６４（１４）とを、第２の支持膜６２が第４の支持膜６４に接合するように形成することができる。
【００７０】
（第３工程）
第３工程は、下部電極露出工程である。まず、フッ酸（ＨＦ）を用いたウェット（湿式）エッチングを行って、溝部７３に囲まれた領域の第２の層間絶縁膜１２を除去して、図１５に示すように、下部電極１３の外部側壁（外壁）を露出させる。
なお、この湿式エッチングの際、窒化シリコンで形成されている第１の層間絶縁膜１１は薬液のストッパー膜として機能するので、下層に位置するトランジスタ等のエッチングを防止して、トランジスタ形成層６６を保護することができる。
【００７１】
なお、メモリセル外周部５６には、メモリセル本体部５５を囲むように溝部７３が形成されており、溝部７３の溝内には窒化シリコンからなる第３の支持膜６３が充填されている。これにより、湿式エッチング工程で薬液がメモリセル部５１に隣接する周辺回路部５２へ浸透することを防止できる。
また、第３の支持膜６３の開口側の面には第４の支持膜６４が形成されている。これにより、湿式エッチング工程で薬液が上面側から周辺回路部５２へ浸透することを防止できる。
さらにまた、第４の支持膜６４が、周辺回路部５２を覆うように形成されている。これにより、湿式エッチング工程で、長時間の湿式エッチングを行った場合でも、薬液が上面側から周辺回路部５２へ浸透することをより防止できる。
【００７２】
図１６は、図１２に示した部分と同一の部分の平面概念図であって、第２の支持膜６２を追加した図である。
図１６に示すように、第２の支持膜６２はＸ方向に直線形状で延設され、Ｙ方向に所定の間隔で配置されている。第２の支持膜６２は、円状の孔１２Ａの少なくとも一部が重なるように形成されている。孔１２Ａの内壁面には円筒状の下部電極１３が形成され、円筒内には第１の支持膜６１が充填されている。
【００７３】
第２の支持膜６２は、孔１２Ａと重なる領域において、円筒内の第１の支持膜６１の開口側の面に接面されている。この部分で、第２の支持膜６２と第１の支持膜６１は強固に固着されて一体化されている。これにより、下部電極１３を強力に支持して、湿式エッチング工程で下部電極１３の外部側壁（外壁）が露出されても、下部電極１３の倒壊を防ぐことができる。
また、第２の支持膜６２は、隣接する下部電極１３を結ぶように連結されている。これにより、下部電極１３を強力に支持して、湿式エッチング工程で下部電極１３の外部側壁（外壁）が露出されても、下部電極１３の倒壊を防ぐことができる。
【００７４】
また、図２で示したように、第２の支持膜６２はメモリセル外周部５６まで延在されており、第３の支持膜６３と一体化された第４の支持膜６４に接合されている構成なので、第３の支持膜６３および第４の支持膜６４によって支持された第２の支持膜６２が、第１の支持膜６１を介して、下部電極１３を強力に支持して、湿式エッチング工程で下部電極１３の外部側壁（外壁）が露出されても、下部電極１３の倒壊を防ぐことができる。
なお、キャパシタの下部電極１３を確実に第２の支持膜６２で保持するためには、孔１２Ａの開口部の面積の１／４以上の面積において、第２の支持膜６２と第１の支持膜６１が接触する構造とすることが好ましい。
第１〜第４の支持膜の形成に使用する絶縁層は、下部電極の露出を行う際の湿式エッチングに際して、第２の層間絶縁膜１２よりもエッチング速度が遅く耐性を備えた膜であれば、窒化シリコン膜以外でも使用可能である。
【００７５】
（第４工程）
第４工程は、上部電極形成工程である。まず、下部電極１３の側面を覆うように、第１の絶縁膜（容量絶縁膜、不図示）を形成する。容量絶縁膜としては、たとえば、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）またはそれらの積層体等の高誘電体膜を用いることができる。
【００７６】
次に、前記第１の絶縁膜（容量絶縁膜）および下部電極１３を覆うように、窒化チタン等からなる上部電極１５を形成する。これにより、円筒状の下部電極１３と、下部電極１３の側面を覆うように形成された第１の絶縁膜と、前記第１の絶縁膜を覆うように形成された上部電極１５と、を有するキャパシタ３０を形成することができる。なお、周辺回路部５２上の上部電極１５は、ドライエッチングを行うことにより除去する。この際に、周辺回路部５２上の第４の絶縁膜（窒化シリコン膜）も同時に除去するようにしてもよい。
【００７７】
次に、上部電極１５を覆うように、酸化シリコン等からなる層間絶縁膜２０を形成する。
次に、層間絶縁膜２０を貫通するように、キャパシタ３０の上部電極１５に電位を与えるための引き出し用コンタクトプラグ（不図示）を形成する。
【００７８】
次に、前記引き出し用コンタクトプラグと接続するように、アルミニウム（Ａｌ）や銅（Ｃｕ）などからなる配線２１を層間絶縁膜２０上に形成する。
最後に、図４に示すように、配線２１および層間絶縁膜２０を覆うように、酸窒化シリコン（ＳｉＯＮ）等からなる表面保護膜２２を形成する。
以上の工程により、本発明の実施形態である半導体装置（ＤＲＡＭ素子）５０を製造することができる。
【００７９】
なお、本発明の実施形態である半導体装置の製造方法は、下部電極１３を強固に支持する第１の支持膜６１、第２の支持膜５２、第３の支持膜６３および第４の支持膜６４を形成する構成なので、従来よりも下部電極１３の高さを高くしても、下部電極１３の倒壊を防止することができる。これにより、下部電極１３の高さを高くして、従来と同等以上の静電容量を備えたキャパシタを備えた半導体装置（ＤＲＡＭ素子）を容易に形成することができる。
【００８０】
本発明の実施形態である半導体装置５０は、メモリセル部５１と、メモリセル部５１を囲むように形成された周辺回路部５２と、を有する半導体装置５０であって、メモリセル部５１は、複数の円筒状の下部電極１３と、下部電極１３の側面を覆うように形成された第１の絶縁膜と、前記第１の絶縁膜を覆うように形成された上部電極１５と、を有するキャパシタ３０を備えたメモリセル本体部５５と、メモリセル本体部５５を囲むように形成された溝部７３を備えたメモリセル外周部５６と、を有しており、下部電極１３の円筒内に充填された第１の支持膜６１と、第１の支持膜６１の開口側の面に接面されるとともに複数の下部電極１３を結ぶように延在された第２の支持膜６２と、を有する構成なので、アスペクト比の高い下部電極１３の倒壊を防止するとともに、メモリセル部５１に隣接する周辺回路部５２への薬液の浸透を防止することができる。また、半導体装置の製造工程の一工程である湿式エッチング工程において、メモリセル部５１の下部電極１３の外壁を露出させたときに、第２の支持膜６２が薬液に長時間さらされても、第２の支持膜６２と第１の支持膜６１との接合強度の低下を抑制して、下部電極１３の倒壊を防止できる。これにより、下部電極１３の倒壊による下部電極１３同士の短絡を防止することができる。
【００８１】
本発明の実施形態である半導体装置５０は、溝部７３の溝内に充填された第３の支持膜６３と、第３の支持膜６３の開口側の面を覆うとともに、メモリセル本体部５５方向および周辺回路部５６方向に突出するように形成された第４の支持膜６４と、を有する構成なので、湿式エッチング工程で薬液がメモリセル部５１に隣接する周辺回路部５２へ浸透することを防止できる。
【００８２】
本発明の実施形態である半導体装置５０は、少なくとも湿式エッチングの工程において第４の支持膜６４が周辺回路部５２を覆うように形成されている構成なので、湿式エッチング工程で薬液が上面側から周辺回路部５２へ浸透することを防止できる。
【００８３】
本発明の実施形態である半導体装置５０は、第２の支持膜６２が第４の支持膜６４に接合されている構成なので、下部電極１３を強力に支持して、湿式エッチング工程で下部電極１３の外部側壁（外壁）が露出されても、アスペクト比の高い下部電極１３の倒壊を防止することができる。
【００８４】
本発明の実施形態である半導体装置５０は、第２の支持膜６２が、平面視したときに、ライン状に形成されている構成なので、下部電極１３を強力に支持して、湿式エッチング工程で下部電極１３の外部側壁（外壁）が露出されても、アスペクト比の高い下部電極１３の倒壊を防止することができる。
【００８５】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図１７は、本発明の実施形態である半導体装置の別の一例を説明するための断面図である。なお、図１７（ａ）はメモリセル本体部５５の断面図であり、図１７（ｂ）はメモリセル外周部５６の断面図である。
【００８６】
本発明の実施形態である半導体装置１００は、２つの円筒状の下部電極１３、１０３が上下方向に縦置きされるとともに、２つの溝部７３、９３が上下方向に縦置きされているほかは第１の実施形態と同様の構成とされている。
図１７に示すように、メモリセル本体部５５およびメモリセル外周部５６は、トランジスタ形成層５５と、前記トランジスタ形成層５５上に形成されたキャパシタ形成層５６と、を有する。前記トランジスタ形成層５５は第１の実施形態に記載の構成と同様であり、詳細な構成の記載については省略する。
【００８７】
＜メモリセル本体部５５＞
図１７（ａ）に示すように、メモリセル本体部５５のキャパシタ形成層６７には、下部電極１３の開口側に別の円筒状の下部電極１０３の底部が配置されるようにして、２以上の下部電極が積み上げられて、キャパシタ（容量部）３２が形成されている。これにより、下部電極を１段しか有しないキャパシタよりも大きな静電容量を得ることができる。  
また、このように下部電極の高さをより高くしても、梁となる第２の支持膜６２、８２が複数の層に形成されるので、より強固に下部電極を支持することができる。これにより、よりアスペクト比の高いキャパシタを形成することができる。
【００８８】
＜メモリセル外周部５６＞
メモリセル外周部５６のキャパシタ形成層６７には、メモリセル本体部５５を囲みように形成された溝部７３、９３が上下方向に縦置きされている。また、溝部７３、９３の溝内にはそれぞれ窒化シリコンで形成した第３の支持膜６３、８３が充填されている。これにより、湿式エッチング工程で薬液がメモリセル部５１に隣接する周辺回路部５２へ浸透することを防止できる。
【００８９】
次に、本発明の実施形態である半導体装置の製造方法について説明する。
本発明の実施形態である半導体装置の製造方法は、第１の実施形態で説明した半導体装置の製造工程で、下部電極と、溝部と、第１〜第４の支持膜と、を形成した後、第２の層間絶縁膜の一部を湿式エッチングにより除去する前に、前記下部電極と、前記溝部と、を覆うように第３の層間絶縁膜を形成し、第３の層間絶縁膜を貫通する別の下部電極を、前記下部電極の開口側にその底部を配置するように形成するとともに、前記第３の層間絶縁膜を貫通する別の溝部を前記溝部の開口側にその底部を配置するように形成し、さらに前記別の下部電極および前記別の溝部を覆うように形成した第２の絶縁膜の前記基板と反対側の面をエッチングして、前記別の下部電極の円筒内に充填された第１の支持膜と、前記第１の支持膜の開口側の面に接面されるとともに複数の下部電極を結ぶように延在された第２の支持膜と、前記別の溝部の溝内に充填された第３の支持膜と、前記第３の支持膜の開口側の面を覆う第４の支持膜と、を形成する工程を、１工程以上行う。
【００９０】
図１４に示すように、第２の絶縁膜をパターニングして、第１の支持膜６１、第２の支持膜５２、第３の支持膜６３および第４の支持膜６４を形成するまでは、第１の実施形態で説明した半導体装置の製造工程と同一である。そのため、それ以後の工程について以下説明する。なお、図１８〜図２１では、トランジスタ形成層についての記載を省略している。
【００９１】
第２の絶縁膜１４をパターニングして、第１の支持膜６１、第２の支持膜５２、第３の支持膜６３および第４の支持膜６４を形成した後に、図１８に示すように、第２の絶縁膜１４および第２の層間絶縁膜１２を覆うように、酸化シリコン等からなる第３の層間絶縁膜４２を１μｍ程度の膜厚で堆積する。
次に、異方性ドライエッチング法を用いて、下部電極１３の一部表面を露出させるように、第３の層間絶縁膜４２に孔４２Ａを形成する。孔４２Ａはキャパシタを形成する位置となる。このとき同時に、メモリセル外周部５６にも、メモリセル本体部５５を囲むように、溝４２Ｂを第３の層間絶縁膜４２に形成する。
なお、孔４２Ａおよび溝４２Ｂの形成に際して、第２の支持膜６２および第１の支持膜６１も露出するが、酸化シリコンと窒化シリコンのドライエッチングでの選択比を調節して、窒化シリコンからなる第２の支持膜６２および第１の支持膜６１が残存するように調節して、異方性エッチングを行う。
【００９２】
次に、孔４２Ａおよび溝４２Ｂの内壁面及び底面を覆うとともに、孔４２Ａ及び溝４２Ｂの内部を完全には充填しない膜厚で窒化チタンを堆積する。
次に、第３の層間絶縁膜４２上の窒化チタンをドライエッチング法またはＣＭＰ法によって除去する。これによって、図１９に示すように、窒化チタンからなる円筒状の下部電極１０３および溝部９３を形成することができる。
下部電極１０３の底面側は下部電極１３の先端側と接触して導通しているので、下部電極８３と下部電極１３は１つの下部電極として機能する。
【００９３】
次に、孔４２Ａおよび溝４２Ｂの内部を充填するとともに、第３の層間絶縁膜４２の上面を覆うように、窒化シリコンからなる第２の絶縁膜２４を堆積する。
次に、フォトリソグラフィ法を用いて、Ｘ方向に延在するライン状（帯状）のパターンとするように、フォトレジストパターン（レジストマスク）を形成した後、前記レジストマスクを用いて、窒化シリコンの異方性ドライエッチングを行って、第２の絶縁膜２４の半導体基板１と反対側の面（表面）を一部除去する。
これにより、図２０に示すように、下部電極１０３の円筒内に充填された第１の支持膜８１（２４）と、第１の支持膜８１（２４）の開口側の面に接面されるとともに複数の下部電極８３を結ぶように延在された第２の支持膜８２（２４）と、溝部９３の溝内に充填された第３の支持膜８３（２４）と、第３の支持膜８３（２４）の開口側の面を覆う第４の支持膜８４（２４）とを、第２の支持膜８２が第４の支持膜８４に接合するように形成する。
【００９４】
次に、フッ酸（ＨＦ）を用いたウェット（湿式）エッチングを行って、溝部７３、９３に囲まれた領域の第２の層間絶縁膜１２、第３の層間絶縁膜４２を除去して、下部電極１３、１０３の外部側壁（外壁）を露出させる。
なお、この湿式エッチングの際、窒化シリコンで形成されている第１の層間絶縁膜１１は薬液のストッパー膜として機能するので、下層に位置するトランジスタ等のエッチングを防止して、トランジスタ形成層６６を保護することができる。
【００９５】
なお、メモリセル外周部５６に、メモリセル本体部５５を囲むように溝部７３、９３が形成され、溝部７３、９３の溝内にはそれぞれ窒化シリコンで形成した第３の支持膜６３、８３が充填されている構成なので、湿式エッチング工程で、薬液がメモリセル部５１に隣接する周辺回路部５２へ浸透することを防止できる。
また、第３の支持膜８３の開口側の面には、第４の支持膜８４がメモリセル本体部５５方向および周辺回路部５２方向に突出するように形成されている構成なので、湿式エッチング工程で、薬液が上面側から周辺回路部５２へ浸透することを防止できる。
さらにまた、第４の支持膜８４が、周辺回路部５２を覆うように形成されている構成なので、湿式エッチング工程で、薬液が上面側から周辺回路部５２へ浸透することをより防止できる。なお、周辺回路部５２上は、上層の第４の支持膜８４が覆っていればよく、下層の第４の支持膜６４は必ずしも必要では無いので、支持膜１４のパターニング時に下層の第４の支持膜６４を周辺回路部５２上に残さないように加工してもよい。
【００９６】
次に、下部電極１３、１０３の側面を覆うように、第１の絶縁膜（容量絶縁膜、不図示）を形成する。
次に、前記第１の絶縁膜（容量絶縁膜）および下部電極１３、１０３を覆うように、窒化チタン等からなる上部電極４５を形成する。これにより、円筒状の下部電極１３、８３と、下部電極１３、１０３の側面を覆うように形成された容量絶縁膜と、前記容量絶縁膜を覆うように形成された上部電極４５と、を有するキャパシタ３２を形成することができる。第１の実施形態と同様に、周辺回路部５２上の上部電極４５は除去し、その際同時に周辺回路部５２上の第４の支持膜８４を除去してもよい。
【００９７】
次に、上部電極４５を覆うように、酸化シリコン等からなる層間絶縁膜２０を形成する。次に、メモリセル部５１で、キャパシタ３０の上部電極４５に電位を与えるための引き出し用コンタクトプラグ（不図示）を形成する。次に、層間絶縁膜２０上に、アルミニウム（Ａｌ）や銅（Ｃｕ）などからなる配線２１を形成する。最後に、図１７に示すように、配線２１および層間絶縁膜２０を覆うように、酸窒化シリコン（ＳｉＯＮ）等からなる表面保護膜２２を形成する。
以上の工程により、本発明の実施形態である半導体装置（ＤＲＡＭ素子）１００を製造することができる。
【００９８】
なお、本発明の実施形態である半導体装置は、これに限られるものではなく、３段以上の下部電極を積層したキャパシタを有する構造としてもよい。これにより、より大きな静電容量のキャパシタを有する半導体装置（ＤＲＡＭ素子）を製造することができる。
【００９９】
本発明の実施形態である半導体装置１００は、下部電極１３の開口側に別の円筒状の下部電極１０３の底部が配置されるようにして、２以上の下部電極１３、１０３が積み上げられている構成なので、アスペクト比の高い下部電極を形成して、静電容量の大きなキャパシタを有する半導体装置とすることができる。
また、本発明の実施形態である半導体装置１００は、第１の支持膜６１（１４）と、第２の支持膜６２（１４）と、第３の支持膜６３（１４）と、第４の支持膜６４（１４）とを、第２の支持膜６２が第４の支持膜６４に接合するように形成するだけでなく、第１の支持膜８１（２４）と、第２の支持膜８２（２４）と、第３の支持膜８３（２４）と、第４の支持膜８４（２４）とを、第２の支持膜８２が第４の支持膜８４に接合するように形成する構成なので、下部電極１３を強力に支持して、湿式エッチング工程で下部電極１３、１０３の外部側壁（外壁）が露出されても、下部電極１３、１０３の倒壊を防ぐことができる。
【０１００】
さらに、本発明の実施形態である半導体装置１００は、メモリセル外周部５６に、メモリセル本体部５５を囲むように溝部７３、９３が形成され、溝部７３、９３の溝内にはそれぞれ窒化シリコンで形成した第３の支持膜６３、８３が充填されている構成なので、湿式エッチング工程で薬液がメモリセル部５１に隣接する周辺回路部５２へ浸透することを防止できる。また、第３の支持膜８３の開口側の面には第４の支持膜８４がメモリセル本体部５５方向および周辺回路部５２方向に突出するように形成されている構成なので、湿式エッチング工程で薬液が上面側から周辺回路部５２へ浸透することを防止できる。さらにまた、第４の支持膜８４が、少なくとも湿式エッチングの工程において周辺回路部５２を覆うように形成されている構成なので、湿式エッチング工程で薬液が上面側から周辺回路部５２へ浸透することをより防止できる。
【産業上の利用可能性】
【０１０１】
本発明は、メモリセル部でアスペクト比の高い下部電極の倒壊を防止するとともに、前記メモリセル部に隣接する周辺回路部への薬液の浸透を防止する半導体装置および半導体装置の製造方法に関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
【符号の説明】
【０１０２】
１…半導体基板（基板）、２ｃ…凹部、３ｃ…凹部、３…素子分離領域、４…絶縁膜、４Ａ…ビット線コンタクトプラグ、５…ゲート電極、５ａ…ゲート絶縁膜、５ｂ…サイドウォール、５ｃ…絶縁膜、６…ビット線、７…絶縁膜、７Ａ…コンタクトプラグ、８…不純物拡散層、９…基板コンタクトプラグ、１０…コンタクトパッド、１１…第１の層間絶縁膜、１２…第２の層間絶縁膜、１２Ａ…孔、１２Ｂ…溝、１３…下部電極、１４…第２の絶縁膜、１５…上部電極、２０…層間絶縁膜、２１…配線、２２…表面保護膜、２４…第２の絶縁膜、３０…キャパシタ、３２…キャパシタ、４０…絶縁膜、４２…第３の層間絶縁膜、４２Ａ…孔、４２Ｂ…溝、５０…半導体装置（ＤＲＡＭ素子）、５１…メモリセル部、５２…周辺回路部、５５…メモリセル本体部、５６…メモリセル外周部、６１…第１の支持膜、６２…第２の支持膜、６３…第３の支持膜、６４…第４の支持膜、６６…トランジスタ形成層、６７…キャパシタ形成層、７３…溝部、８１…第１の支持膜、８２…第２の支持膜、８３…第３の支持膜、８４…第４の支持膜、９３…溝部、１００…半導体装置（ＤＲＡＭ素子）、１０３…下部電極、Ｋ…活性領域、Ｗ…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2010165742.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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