(57)【要約】【課題】評価対象信号をサンプリングすることにより高精度にセトリングタイムを測定する。【解決手段】制御装置１０１は、サンプリング回路１０３を前記評価対象信号１０７の周期に同期した所定の時点でサンプリングするとともに、予め設定したサンプリング回数に達した後またはホールドコンデンサの出力電圧の変動が所定値以下になった後は、前記サンプリング時点を予め設定した所定時間だけ遅延した時点に再設定し、この再設定した時点でサンプリングを再開するとともに、前記ホールドコンデンサの、前記予め設定したサンプリング回数に達した時点またはホールドコンデンサの出力電圧の変動が所定値以下になった時点における出力電圧の変化の履歴をもとにセトリングタイムを算出する。【選択図】図１
2010282084.tif 000002
【特許請求の範囲】
【請求項１】
評価対象信号の変動が所定値以内に収まる時間であるセトリングタイムを測定するセトリングタイム測定装置であって、
前記評価対象信号をサンプリングするサンプリング回路と、該サンプリング回路の出力を平滑するホールドコンデンサと、該ホールドコンデンサの出力を測定する測定器と、前記サンプリング回路および測定器を制御する制御装置を備え、
前記制御装置は、前記サンプリング回路を前記評価対象信号の周期に同期した所定の時点でサンプリングするとともに、予め設定したサンプリング回数に達した後またはホールドコンデンサの出力電圧の変動が所定値以下になった後は、前記サンプリング時点を予め設定した所定時間だけ遅延した時点に再設定し、この再設定した時点でサンプリングを再開するとともに、前記ホールドコンデンサの、前記予め設定したサンプリング回数に達した時点またはホールドコンデンサの出力電圧の変動が所定値以下になった時点における出力電圧の変化の履歴をもとにセトリングタイムを算出することを特徴とするセトリングタイム測定装置。
【請求項２】
請求項１記載のセトリングタイム測定装置において、
サンプリング回路は、サンプリングパルスが供給される１次巻線と、第１および第２の２次巻線を備えたパルストランスと、
前記第１および第２の２次巻線間に直列に接続した第１および第２のダイオードと、第１および第２の２次巻線間に直列に接続した第３および第４のダイオードからなるスイッチング回路と、
前記第１ないし第４のダイオードに前記第１および第２の２次巻線を介して逆バイアスを印加する直流電源を備え、
前記第１および第２のダイオードの接続点を入力端子、前記第３および第４のダイオードの接続点を出力端子とすることを特徴とするセトリングタイム測定装置。
【請求項３】
請求項２記載のセトリングタイム測定装置において、
前記第３および第４のダイオードの接続点と出力端子の間に、前記第１および第２の２次巻線間に直列に接続した第５および第６のダイオードと、第１および第２の２次巻線間に直列に接続した第７および第８のダイオードからなるスイッチング回路を備えたことを特徴とするセトリングタイム測定装置
【請求項４】
評価対象信号を該評価対象信号の周期に同期した所定の時点でサンプリングをくりかえし、予め設定したサンプリング回数に達した時点以降またはホールドコンデンサの出力電圧の変動が所定値以下になった時点以降は、前記サンプリング時点を予め設定した所定時間だけ遅延した時点に再設定し、この再設定した時点でサンプリングを再開する操作を繰り返すとともに、前記ホールドコンデンサの、前記予め設定したサンプリング回数に達した時点またはホールドコンデンサの出力電圧の変動が所定値以下になった時点における出力電圧の変化の履歴をもとにセトリングタイムを算出することを特徴とするセトリングタイム測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セトリングタイム測定装置に係り、評価対象信号の変動が所定値以内に収まる時間であるセトリングタイムを精密に測定できるセトリングタイム測定装置に関する。
【背景技術】
【０００２】
特許文献１には、測定対象である評価対象信号を第１のＤＡＣアンプ（Ｄ／Ａコンバータ＋アンプ）に入力するとともに第２のＤＡＣアンプに前記評価対象信号とは逆位相の信号を入力し、更に前記第１および第２のＤＡＣアンプの出力の和をオシロスコープで測定することによりセトリング特性を測定することが示されている。また、前記第１および第２のＤＡＣアンプの出力に時間差を付与することにより測定精度を向上させることが示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２０１１５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
前記従来の技術においては、前述のように、前記第１および第２のＤＡＣアンプの出力に時間差を付与することにより、測定精度を向上させることはできる。しかし、付与する前記時間差を波形の形を精密に維持したままコントロールすることは困難であり、このため、測定精度の向上には限度がある。
【０００５】
本発明はこれらの問題点に鑑みてなされたもので、セトリングタイムの測定誤差を抑制して、高精度に測定可能なセトリングタイム測定装置を提供するものである。
【課題を解決するための手段】
【０００６】
本発明は上記課題を解決するため、次のような手段を採用した。
【０００７】
評価対象信号の変動が所定値以内に収まる時間であるセトリングタイムを測定するセトリングタイム測定装置であって、前記評価対象信号をサンプリングするサンプリング回路と、該サンプリング回路の出力を平滑するホールドコンデンサと、該ホールドコンデンサの出力を測定する測定器と、前記サンプリング回路および測定器を制御する制御装置を備え、前記制御装置は、前記サンプリング回路を前記評価対象信号の周期に同期した所定の時点でサンプリングするとともに、予め設定したサンプリング回数に達した後またはホールドコンデンサの出力電圧の変動が所定値以下になった後は、前記サンプリング時点を予め設定した所定時間だけ遅延した時点に再設定し、この再設定した時点でサンプリングを再開するとともに、前記ホールドコンデンサの、前記予め設定したサンプリング回数に達した時点またはホールドコンデンサの出力電圧の変動が所定値以下になった時点における出力電圧の変化の履歴をもとにセトリングタイムを算出する。
【発明の効果】
【０００８】
本発明は、以上の構成を備えるため、セトリングタイムの測定誤差を抑制して、高精度にセトリングタイムを測定することができる。
【図面の簡単な説明】
【０００９】
【図１】セトリングタイム測定装置を示す図である。
【図２】サンプリング回路の詳細を示す図である。
【図３】タイミング発生器の詳細を説明する図である。
【図４】第２の実施形態を説明する図である。
【図５】サンプリング回路の動作を説明する図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を添付図面を参照しながら説明する。図１は、セトリングタイム測定装置を示す図である。図において、１０１は制御装置、１０２は例えばＤＡＣアンプ等の被測定物、１０３はサンプリング回路であり、被測定物１０２から出力される評価対象信号１０７をサンプリングする。１０４はデジタルマルチメータ等の直流電圧測定器であり、サンプリング回路の出力信号１０８を高精度に測定する。
【００１１】
１０１ａはパルス発生回路、１０１ｂはタイミング発生器であり、パルス発生回路が発生したパルを分周してタイミング信号１０６を生成する。１０１ｃは測定装置全体を制御する制御器、１０１ｄは測定結果を表示する表示器である。
【００１２】
タイミング発生器１０１ｄは被測定物１０２を制御して、評価対象信号１０７を所定の周期で発生させ、発生した評価対象信号をサンプリング回路１０３に供給する。測定器１０４はサンプリング回路でサンプリングされた評価対象信号を測定する。制御器１０１ｃは測定結果（ＤＣ電圧）を取り込む。また、取り込んだ結果を基にセトリングタイムを演算する。
【００１３】
図２は、サンプリング回路１０３の詳細を示す図である。パルス発生回路２０１は極性の異なるサンプリングパルスを生成し、生成された正側および負側のパルスがＤＣカットコンデンサ２０３ａ、２０２ｂを介してパルストランス２０３の１次巻線２０３ａに入力される。
【００１４】
パルストランス２０３は出力側に２つの２次巻線２０３ｂ、２０３ｃがあり、２次巻線２０３ａ、２０３ｂは電流制限抵抗２０４ａ、２０４ｂを介してスイッチング回路２０５にサンプリングパルスを入力する。２１１はバイアス電源であり、サンプリングパルスがＯＦＦのときスイッチング回路２０５がＯＦＦするようにバイアスをかけてある。すなわちスイッチング回路を構成するダイオード２０５ａ、２０５ｂ、２０５ｃ、２０５ｄに逆バイアスを印加している。
【００１５】
電流制限抵抗２０４ａ、２０４ｂ間には、スイッチング回路を構成するダイオード２０５ａ、２０５ｂ、２０５ｃ、２０５ｄを接続し、ダイオード２０５ａ、２０５ｃの接続点は評価対象信号入力端２１２に接続する。また、ダイオード２０５ｂ、２０５ｄの接続点はホールドコンデンサ２０７に接続し、オペアンプ２０８に入力される。オペアンプは１倍増幅のボルテージフォロアである。
【００１６】
ここで、スイッチング回路２０５、パルストランス２０３およびバイアス電源２１１はフローティング状態にある。このため回路の動作点は評価対象信号２１２のレベルに依存するが、安定動作のために高抵抗２１３ａ、２１３ｂを介してオペアンプ２０８の出力に接続しておく。
【００１７】
図３はタイミング発生器１０１ｂの詳細を説明する図である。図３において、３０１は発振器、３０２は発振器３０１の出力を分周するカウンタ、３０３はサンプリングパルス生成部であり、カウンタ３０２の出力をもとに評価対象信号に同期したサンプリングパルスを生成する。３０４は被測定物制御信号生成部であり、被測定物を制御して所定のタイミングで評価対象信号１０７を繰り返し生成させる。３０５は測定タイミング生成部であり、サンプリング回路でサンプリングされた評価対象信号を、測定器１０４により測定するタイミングを制御する。
【００１８】
図５は、サンプリング回路１０３の動作を説明する図である。図５（ａ）に示すように評価対象信号１０７は制御装置１０１によって制御された繰り返しパルスである。また、タイミング発生器１０１ｂから出力するタイミングパルスにしたがって生成されるサンプリングパルス３０２，３０３，３０４は評価対象信号１０７と同期している。
【００１９】
前記タイミングパルスはパルス発生回路２０１に入力され、パルス発生回路２０１の出力はパルストランス２０３に入力される。
【００２０】
その結果、図５（ｂ）に示すように、評価対象信号１０７に対して特定のポジション（例えば、評価対象信号の立ち上がり期間の一部である時点ｔ１ないしｔ２期間）を第１ポジションサンプリングパルス３０２により連続して複数回（例えば２００００回）サンプリングすることができる。サンプリング回数を十分に確保することにより、すなわちサンプリング回路の出力を測定する測定器の出力が安定したときの電圧を測定することにより、評価対象信号を前記ポジションでサンプリングした場合における直流電圧を取得することができる。
【００２１】
次に、図５（ｃ）に示すように評価対象信号１０７をサンプリングするポジションを変更してサンプリングを行う。例えば、評価対象信号の立ち上がり期間の一部である時点ｔ２ないしｔ３期間を第２ポジションサンプリングパルス３０３により連続して複数回（例えば２００００回）サンプリングする。これにより、評価対象信号を前記ポジションでサンプリングした場合における直流電圧を取得することができる。
【００２２】
次に、図５（ｄ）に示すように評価対象信号１０７をサンプリングするポジションを変更してサンプリングを行う。例えば、評価対象信号の立ち上がり期間の一部である時点ｔ３ないしｔ４期間を第３ポジションサンプリングパルス３０４により連続して複数回サンプリングする。これにより、評価対象信号を前記ポジションでサンプリングした場合における直流電圧を取得することができる。
【００２３】
次に、このようにして取得した直流電圧の値（サンプリング結果直流電圧３０５）をもとに評価対象信号のセトリングタイムを演算する。
【００２４】
前述のように、直流電圧として読み取り可能な時間（例えば２００００回のサンプリングを行う時間）が経過した後、次のポジションに移動する。第１ポジションサンプリング３０２は評価対象信号１０７の立上り開始点に同期させ、第２ポジションサンプリング３０３は１ポジション分シフトする。シフト量は期待する時間分解能に依存する。本実施形態では５ｎｓである。
【００２５】
この動作を評価対象信号１０７の１サイクル分繰り返し、ポジション位置を横軸にして記録したサンプリング結果直流電圧１０８をグラフ化するとパルス波形が再生される。この再生波形をもとにセトリングタイムを計算することができる。
【００２６】
図４は、第２の実施形態を説明する図である。図４において２０６はスイッチング回路２０５の後段に配置したスイッチング回路である。スイッチング回路２０５の後段に更にスイッチング回路を接続することにより、スイッチング回路２０５を構成するダイオードに形成された浮遊容量を介してホールドコンデンサ２０７に伝送されるフィードスルーノイズの影響を小さくすることができる。
【００２７】
すなわち、スイッチング回路２０５とスイッチング回路２０６との接続点にホールドコンデンサ２１４を追加して、入力に加わる大振幅の入力信号により発生するフィードスルーノイズを一旦ホールドコンデンサ２１４で受け止め、さらにサンプリング回路２０６で再サンプリングを行いホールドコンデンサ２０７にサンプリング結果をホールドすることにより大幅にフィードスルーノイズの影響を小さくできる。
【００２８】
フィードスルーノイズの大きさはスイッチング回路２０５を構成する４つのダイオードの接合容量とホールドコンデンサ２０７の容量比で発生する。入力信号の振幅をＶｉ、前記ダイオードの接合容量の合計をＣｉ、ホールドコンデンサ２０７の容量をＣｈとするとノイズ電圧Ｖｎは以下の式の通りである。
【００２９】
Ｖｎ＝Ｖｉ×Ｃｉ／（Ｃｈ+Ｃｉ）
ここで、Ｃｉを１ｐＦ、Ｃｈを１ｎF、とするとＶｎはＶｉの約１０００分の１であり１２ｂｉｔ精度である。これ以上の精度を要求する場合ホールドコンデンサの容量Ｃｈを大きくしていく必要があり、この場合はサンプリング回路のセトリングスピードが低下する。したがってセトリングスピードを維持しつつフィードスルーノイズを小さくすることが要求される場合においては本実施形態の回路は有効である。この例の場合においては同じ定数で２０ｂｉｔ精度が確保できる。
【００３０】
以上説明したように、本実施形態によれば、セトリングタイム測定装置を、評価対象信号をサンプリングするサンプリング回路と、サンプリング回路の出力をホールドするコンデンサの出力を計測する測定器で構成し、評価対象信号の複数サイクルの波形を複数のサンプリングポジションでサンプリングし、その結果を複数サイクル（例えば２００００回）に渡って積分することにより、評価対象信号を高精度に再生することができる。そして、この再生波形をもちいて、セトリングタイムを高精度に測定することができる。また、サンプリング回路を構成するスイッチング回路を２段に構成することにより、サンプリング回路を構成するダイオードの浮遊容量により発生するノイズを抑制することができる。これにより、セトリング測定誤差を抑制し、高精度なセトリングタイムの評価が可能となる。
【符号の説明】
【００３１】
１０１  制御装置
１０２  被測定物
１０３  サンプリング回路
１０４  測定器
２０１  パルス発生回路
２０２a、２０２ｂ  ＤＣカットコンデンサ
２０３  パルストランス
２０４a、２０４ｂ  電流制限抵抗
２０５  第１スイッチング回路
２０６  第２スイッチング回路
２０７  ホールドコンデンサ
２０８  オペアンプ
２０９  測定器
２１１  ＤＣ電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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