(57)【要約】【課題】ターゲットの利用率を十分に向上させ、且つ、プラズマダメージを十分に抑制する。【解決手段】複数の貫通孔が形成されているコリメート板を介してスパッタを行うことにより、ゲート絶縁膜及びゲート電極を有する半導体素子上に金属膜を形成する金属膜形成工程（ステップＳ１）を備える。この金属膜形成工程では、貫通孔のアスペクト比（貫通孔の深さ／貫通孔の開口径）が１／６以上２／３以下であるコリメート板を用いる。金属膜形成工程を、半導体装置のシリサイド形成工程で行う。半導体素子のアンテナ比を４５０００以下とする。アスペクト比をコリメート板の中央部から外周部に向けて徐々に小さくし、コリメート板の最外周部ではアスペクト比を１／２以下とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の貫通孔が形成されているコリメート板を介してスパッタを行うことにより、ゲート絶縁膜及びゲート電極を有する半導体素子上に金属膜を形成する金属膜形成工程を備え、
前記金属膜形成工程では、前記貫通孔のアスペクト比（前記貫通孔の深さ／前記貫通孔の開口径）が１／６以上２／３以下である前記コリメート板を用いることを特徴とする半導体装置の製造方法。
【請求項２】
前記金属膜形成工程をシリサイド形成工程で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体素子のアンテナ比（前記ゲート電極の面積／前記ゲート絶縁膜の面積）が４５０００以下であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記金属膜形成工程では、前記スパッタのターゲットとしてＣｏターゲットを用いて、前記金属膜としてＣｏ膜を形成することを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記ターゲットのスパッタ面は、（００２）面が主配向の面であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記アスペクト比が前記コリメート板の中央部から外周部に向けて徐々に小さくなっていることを特徴とする請求項１乃至５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記コリメート板の最外周部では前記アスペクト比が１／２以下であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
スパッタ室と、
前記スパッタ室内において相互に対向するように配置されているバッキングプレート及び成膜対象物ホルダと、
前記バッキングプレートと前記成膜対象物ホルダとの間に配置されているコリメート板と、
前記バッキングプレートと前記成膜対象物ホルダとの間の空間の周囲に配置され、前記コリメート板と電気的に接続されるシールドと、
を備え、
前記バッキングプレートにはターゲットを、前記成膜対象物ホルダには成膜対象物を、前記成膜対象物と前記ターゲットとが前記コリメート板を挟んで相互に対向するようにそれぞれ配置した状態で、前記バッキングプレートと前記シールドとの間に電圧を印加することにより、プラズマを形成して、前記ターゲットから飛び出すスパッタ粒子を前記コリメート板を介して前記成膜対象物に付着させるように構成され、
前記コリメート板には複数の貫通孔が形成され、前記貫通孔のアスペクト比（前記貫通孔の深さ／前記貫通孔の開口径）が１／６以上２／３以下であることを特徴とするスパッタ装置。
【請求項９】
当該スパッタ装置は、半導体装置のシリサイド形成工程で用いられるシリサイド形成用スパッタ装置であることを特徴とする請求項８に記載のスパッタ装置。
【請求項１０】
前記アスペクト比が前記コリメート板の中央部から外周部に向けて徐々に小さくなっていることを特徴とする請求項８又は９に記載のスパッタ装置。
【請求項１１】
前記コリメート板の最外周部では前記アスペクト比が１／２以下であることを特徴とする請求項１０に記載のスパッタ装置。
【請求項１２】
複数の貫通孔が形成され、前記貫通孔のアスペクト比（前記貫通孔の深さ／前記貫通孔の開口径）が１／６以上２／３以下であることを特徴とするコリメート板。
【請求項１３】
前記アスペクト比が当該コリメート板の中央部から外周部に向けて徐々に小さくなっていることを特徴とする請求項１２に記載のコリメート板。
【請求項１４】
当該コリメート板の最外周部では前記アスペクト比が１／２以下であることを特徴とする請求項１３に記載のコリメート板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、スパッタ装置及びコリメート板に関する。
【背景技術】
【０００２】
例えば、半導体装置のシリサイド形成工程（サイリサイドプロセス）でのＴｉ、Ｃｏ、Ｎｉのスパッタ成膜は、スパッタによるプラズマダメージを低減することを主な目的として、ターゲットとウェハとの間にコリメート板を配置して行うことが好ましい。このようにコリメート板を用いて行うスパッタを、コリメートスパッタという。
【０００３】
コリメート板は、荷電粒子（主に電子）を捕捉することにより、半導体素子に加わるプラズマダメージを低減する。しかし、コリメート板は、ターゲットから打ち出されたスパッタ粒子の一部も捕捉するため、ウェハに到達するスパッタ粒子の割合を下げ、ターゲットの利用率を低下させる。なお、ターゲットの利用率は、スパッタによるターゲットの重量の減少量のうち、スパッタによりウェハ上に成膜される金属膜の総重量の割合で表される。
【０００４】
このため、コリメートスパッタにおいては、プラズマダメージを十分に抑制し、なおかつ、ターゲットの利用率を十分に高めることが好ましい。
【０００５】
コリメートスパッタを用いて半導体装置を製造する方法については、例えば、特許文献１、２に開示されている。
【０００６】
特許文献１には、コリメート板の貫通孔のアスペクト比を０．７以上１．３以下とする点が記載されている。
【０００７】
特許文献２には、膜厚均一性を改善する目的で、コリメート板の貫通孔のアスペクト比を中央から外側にかけて徐々に小さくする技術が開示されている。なお、特許文献２では、最も小さいアスペクト比を１とすると、最も大きいアスペクト比を１．０５から１．５とする点が記載されている。すなわち、特許文献２では、複数の貫通孔どうしでの相対値によってアスペクト比を定義しており、１つの貫通孔における開口径に対する深さの割合については記載がない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−２６３３０５号公報
【特許文献２】特開２００７−２７３４９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１のようにアスペクト比が０．７以上１．３以下のコリメート板を用いる場合、プラズマダメージは十分に抑制できるが、コリメート板によるスパッタ粒子の捕捉割合が高いため、ターゲットの利用率が低下してしまう。
【００１０】
ターゲットは高価なものであるため、できるだけその利用率を向上させることが好ましいが、例えば、アスペクト比が１のコリメート板を用いてスパッタを行った場合、ターゲットの利用率が僅か２０％程度となってしまい、残り８０％程度はコリメート板もしくはシールドに付着して無駄になる。
【００１１】
このように、ターゲットの利用率を十分に向上させ、且つ、プラズマダメージを十分に抑制することは困難だった。
【課題を解決するための手段】
【００１２】
本発明は、複数の貫通孔が形成されているコリメート板を介してスパッタを行うことにより、ゲート絶縁膜及びゲート電極を有する半導体素子上に金属膜を形成する金属膜形成工程を備え、前記金属膜形成工程では、前記貫通孔のアスペクト比（前記貫通孔の深さ／前記貫通孔の開口径）が１／６以上２／３以下である前記コリメート板を用いることを特徴とする半導体装置の製造方法を提供する。
【００１３】
この半導体装置の製造方法によれば、貫通孔のアスペクト比が２／３以下であるコリメート板を用いてスパッタを行うので、コリメート板によるスパッタ粒子の捕捉割合を低下させることにより、ターゲットの利用率を十分に向上させることができる。しかも、貫通孔のアスペクト比が１／６以上であるコリメート板を用いてスパッタを行うので、半導体素子に加わるプラズマダメージを十分に抑制することができる。
【００１４】
また、本発明は、スパッタ室と、前記スパッタ室内において相互に対向するように配置されているバッキングプレート及び成膜対象物ホルダと、前記バッキングプレートと前記成膜対象物ホルダとの間に配置されているコリメート板と、前記バッキングプレートと前記成膜対象物ホルダとの間の空間の周囲に配置され、前記コリメート板と電気的に接続されるシールドと、を備え、前記バッキングプレートにはターゲットを、前記成膜対象物ホルダには成膜対象物を、前記成膜対象物と前記ターゲットとが前記コリメート板を挟んで相互に対向するようにそれぞれ配置した状態で、前記バッキングプレートと前記シールドとの間に電圧を印加することにより、プラズマを形成して、前記ターゲットから飛び出すスパッタ粒子を前記コリメート板を介して前記成膜対象物に付着させるように構成され、前記コリメート板には複数の貫通孔が形成され、前記貫通孔のアスペクト比（前記貫通孔の深さ／前記貫通孔の開口径）が１／６以上２／３以下であることを特徴とするスパッタ装置を提供する。
【００１５】
また、本発明は、複数の貫通孔が形成され、前記貫通孔のアスペクト比（前記貫通孔の深さ／前記貫通孔の開口径）が１／６以上２／３以下であることを特徴とするコリメート板を提供する。
【発明の効果】
【００１６】
本発明によれば、ターゲットの利用率を十分に向上させることができるとともに、プラズマダメージを十分に抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態に係る半導体装置の製造方法の一連の工程を示すフローチャートである。
【図２】第１の実施形態に係るスパッタ装置の正面断面図である。
【図３】第１の実施形態に係るコリメート板を示す図であり、このうち（ａ）は平面図、（ｂ）は正面断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を説明するための一連の工程図である。
【図５】第１の実施形態に係る半導体装置の製造方法を説明するための一連の工程図である。
【図６】第１の実施形態に係る半導体装置の製造方法を説明するための一連の工程図である。
【図７】第１の実施形態に係る半導体装置の製造方法を説明するための一連の工程図である。
【図８】ウェハの面内における成膜速度及び膜厚均一性と、コリメート板の貫通孔のアスペクト比と、の関係を示す図である。
【図９】ウェハの面内における成膜速度及び膜厚均一性と、コリメート板の貫通孔のアスペクト比と、の関係をプロットしたグラフを示す図である。
【図１０】ウェハの面内における成膜速度及び膜厚均一性と、コリメート板の貫通孔のアスペクト比と、の関係をプロットしたグラフを示す図である。
【図１１】半導体装置のアンテナ比とゲート絶縁膜へのプラズマダメージとの関係を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
【００１９】
〔第１の実施形態〕
図１は第１の実施形態に係る半導体装置の製造方法の一連の工程を示すフローチャートであり、特に、半導体装置のシリサイド形成工程に含まれる一連の工程を示す。図２は第１の実施形態に係るスパッタ装置１００の正面断面図である。図３は第１の実施形態に係るコリメート板１を示す図であり、このうち（ａ）は平面図、（ｂ）は正面断面図である。図４乃至図７は第１の実施形態に係る半導体装置の製造方法を説明するための一連の工程図である。図８はウェハの面内における成膜速度及び膜厚均一性と、コリメート板１の貫通孔２のアスペクト比と、の関係を示す図であり、図９及び図１０はウェハの面内における成膜速度及び膜厚均一性と、コリメート板１の貫通孔のアスペクト比と、の関係をプロットしたグラフを示す図である。図１１は半導体装置のアンテナ比とゲート絶縁膜３８へのプラズマダメージとの関係を示す図である。
【００２０】
本実施形態に係る半導体装置の製造方法では、複数の貫通孔２が形成されているコリメート板１を介してスパッタを行うことにより、ゲート絶縁膜３８及びゲート電極３３を有する半導体素子上に金属膜（例えば、Ｃｏ膜３７）を形成する金属膜形成工程（ステップＳ１）を備え、金属膜形成工程では、貫通孔２のアスペクト比（貫通孔２の深さＤ／貫通孔２の開口径Ｗ）が１／６以上２／３以下であるコリメート板１を用いる。また、本実施形態に係るスパッタ装置１００は、スパッタ室１０と、スパッタ室１０内において相互に対向するように配置されているバッキングプレート１２及び成膜対象物ホルダ（例えば、基板ホルダ１３）と、バッキングプレート１２と成膜対象物ホルダ（例えば、基板ホルダ１３）との間に配置されているコリメート板１と、バッキングプレート１２と成膜対象物ホルダ（例えば、基板ホルダ１３）との間の空間の周囲に配置され、コリメート板１と電気的に接続されるシールド４と、を備え、バッキングプレート１２にはターゲット１１を、成膜対象物ホルダ（例えば、基板ホルダ１３）には成膜対象物（例えば、ウェハ２０）を、成膜対象物（例えば、ウェハ２０）とターゲット１１とがコリメート板１を挟んで相互に対向するようにそれぞれ配置した状態で、バッキングプレート１２とシールド４との間に電圧を印加することにより、プラズマを形成して、ターゲット１１から飛び出すスパッタ粒子をコリメート板１を介して成膜対象物（例えば、ウェハ２０）に付着させるように構成され、コリメート板１には複数の貫通孔２が形成され、貫通孔２のアスペクト比（貫通孔２の深さＤ／貫通孔２の開口径Ｗ）が１／６以上２／３以下である。また、本実施形態に係るコリメート板１は、複数の貫通孔２が形成され、貫通孔２のアスペクト比（貫通孔２の深さＤ／貫通孔２の開口径Ｗ）が１／６以上２／３以下である。以下、詳細に説明する。
【００２１】
先ず、本実施形態に係るスパッタ装置１００の構成を説明する。
【００２２】
図２に示すように、スパッタ装置１００は、スパッタ室１０と、スパッタ室１０内において相互に対向するように配置されているバッキングプレート１２及び基板ホルダ１３と、これらバッキングプレート１２と基板ホルダ１３との間に配置されているコリメート板１と、を備える。更に、スパッタ装置１００は、コリメート板保持部３と、シールド４と、ウェハ保持部５と、をスパッタ室１０内に備え、カソードマグネット７をスパッタ室１０の上側に備えている。さらに図示していないが、シールド４の内側には、シールド４の内側にスパッタガスを導入するガス導入口が設けられている。また、スパッタ室１０は真空ポンプに接続されている。スパッタ室１０内は、スパッタを行っていない時は真空ポンプによって高真空に保たれ、スパッタ時は真空ポンプによって排気を行いながら、ガス導入口より所定流量の不活性ガス（例えばＡｒ）をシールド４の内側に流し、シールド４の内側のガス圧力を０．１ｍＴｏｒｒ〜５０ｍＴｏｒｒの間の一定圧力とする。このスパッタ装置１００により、コリメートスパッタを行うことが可能である。
【００２３】
シールド４、コリメート板保持部３及びバッキングプレート１２は、それぞれ導電性の材質（例えば金属）からなる。シールド４は、図２に示すように、バッキングプレート１２と基板ホルダ１３との間の空間の周囲に配置されている。このシールド４は、コリメート板１と電気的に接続される。具体的には、例えば、以下に説明するように、シールド４は、コリメート板保持部３を介してコリメート板１と電気的に接続されている。コリメート板保持部３は、例えば、シールド４に固定されている。なお、シールド４の一部によりコリメート板保持部３が構成されていても良い。このコリメート板保持部３は、例えば、コリメート板１の外周部の被保持部９（図３：後述）を上下から挟み持つようにして保持する。これにより、シールド４は、コリメート板保持部３を介してコリメート板１と電気的に接続される。ターゲット１１は、メタルボンディングもしくは拡散接合により、バッキングプレート１２における基板ホルダ１３側の面上に取り付けられている。成膜対象物としての半導体ウェハ（以下、単にウェハ）２０は、基板ホルダ１３におけるバッキングプレート１２側の面上に配置される。ウェハ保持部５は、基板ホルダ１３上においてウェハ２０を所定位置に位置決めする。こうして、ウェハ２０とターゲット１１とがコリメート板１を挟んで相互に対向するように配置される。なお、基板ホルダ１３は、接地（アース接続）されていても良いし、どこにも接地されていなくても良い。この状態で、所定流量の不活性ガス（例えばＡｒ）を、ガス導入口よりシールド４の内側に流し、シールド４の内側のガス圧力を０．１ｍＴｏｒｒ〜５０ｍＴｏｒｒの間の一定圧力に設定し、バッキングプレート１２とシールド４との間に電圧を印加することにより、不活性ガスのプラズマが発生する。これにより、ターゲット１１から飛び出すスパッタ粒子をコリメート板１を介してウェハ２０に付着させて、ウェハ２０上に金属膜を成膜させることができる。
【００２４】
なお、本実施形態に係るスパッタ装置１００は、コリメート板１以外の構成については、周知のコリメートスパッタ用のスパッタ装置と同様であるため詳細な説明を省略する。
【００２５】
このスパッタ装置１００は、例えば、半導体装置のシリサイド形成工程で用いられるシリサイド形成用スパッタ装置である。
【００２６】
次に、図３を参照してコリメート板１の構成を説明する。
【００２７】
図３に示すように、コリメート板１は、扁平な板状の本体部８を備えている。この本体部８には、該本体部８の表裏を貫通するように複数の貫通孔２が形成されている。
【００２８】
貫通孔２の深さ（縦方向長さ）をＤ（図３（ｂ））、貫通孔２の開口径（横方向長さ：例えば、対向する２つの角の間の距離）をＷ（図３（ａ）、（ｂ））とすると、貫通孔２のアスペクト比は、Ｄ／Ｗで表される。貫通孔２のアスペクト比は１／６以上２／３以下に設定されている。アスペクト比を２／３以下とするのは、コリメート板１により捕捉されるスパッタ粒子を減らしターゲット１１の利用率を高くするためである。アスペクト比を１／６以上とするのは、コリメート板１により荷電粒子を十分に捕捉し、プラズマダメージの低減効果を十分に得るためである。
【００２９】
更に、このアスペクト比は、コリメート板１の中央部から外周部に向けて徐々に小さくなっていることがより好ましい。具体的には、例えば、図３（ｂ）に示すように、貫通孔２の深さＤ（本体部８の厚さに等しい）をコリメート板１の中央部から外周部に向けて徐々に薄くすることにより、アスペクト比をコリメート板１の中央部から外周部に向けて徐々に小さくしている。
【００３０】
このように貫通孔２のアスペクト比がコリメート板１の中央部から外周部に向けて徐々に小さくなっている場合に、コリメート板１の最外周部ではこのアスペクト比が１／２以下であることが好ましい。このようなコリメート板１を用いることにより、ターゲット１１の利用率、プラズマダメージ低減効果、及び膜厚均一性をそれぞれ良好にすることができる。なお、コリメート板１の中央部の貫通孔２のアスペクト比は２／３程度とすることが好ましい。
【００３１】
ターゲット１１の利用率を更に向上させる方法として、ターゲット１１からスパッタされる粒子の方向分布を調整する方法がある。スパッタ面に対して垂直方向にスパッタされる粒子の割合を増やせば、コリメート板１により捕捉される粒子の割合が減り、ウェハ２０に到達する割合が増加してターゲット１１の利用率が上がる。スパッタ面に対して垂直方向にスパッタされる粒子の割合を増やす方法としては、スパッタ面を金属結晶の最稠密面に垂直な面とする方法、或いは、スパッタの放電電圧を高くする方法がある。
【００３２】
また、本体部８の外周部には、コリメート板保持部３により保持される被保持部９が形成されている。
【００３３】
図３に示すように、貫通孔２の平面形状は、例えば、正六角形であり、コリメート板１の平面形状は、六方最密格子形状となっている。各貫通孔２の平面寸法及び形状は、コリメート板１のほぼ全面で均一とされている。ただし、コリメート板１の最外周部では、例えば、コリメート板１の外周形状に合わせて、正六角形とは異なる異形形状（正六角形の一部分を切り取ったような形状）の貫通孔２ａが形成されており、正六角形の貫通孔２ｂと比べて平面寸法も小さくされている。なお、貫通孔２ｂの平面寸法（開口径Ｗ）は、１０ｍｍ以上３０ｍｍ以下であることが好ましく、貫通孔２ｂの深さは、３ｍｍ以上２０ｍｍ以下であることが好ましい。
【００３４】
なお、貫通孔２の平面形状及びコリメート板１の平面形状は、この例に限らない。例えば、貫通孔２は、四角形、長方形、正方形、ひし形、円形などであっても良い。また、図３では平面視におけるコリメート板１の外周形状が円形である例を示しているが、コリメート板１の外周形状はその他の形状であっても良い。
【００３５】
また、隣り合う貫通孔２を相互に仕切る隔壁２ｃの厚さは、０．５ｍｍ以上２ｍｍ以下であることが好ましい。
【００３６】
また、コリメート板１の材質としては、例えば、チタン、ＳＵＳが挙げられる。
【００３７】
次に、本実施形態に係る半導体装置の製造方法を説明する。
【００３８】
図１に示すように、本実施形態に係る半導体装置の製造方法では、金属膜（例えばＣｏ膜３７）を成膜する金属膜成膜工程（ステップＳ１）と、１回目の熱処理によりシリサイド化を行う第１熱処理工程と（ステップＳ２）と、未反応金属を除去する除去工程（ステップＳ３）と、２回目の熱処理を行う第２熱処理工程（ステップＳ４）と、をこの順に行うことにより、半導体素子上にシリサイド層３９を形成する。
【００３９】
本実施形態に係る半導体装置の製造方法では、先ず、図４に示すように、一般的なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の製造方法によって半導体素子を作成する。すなわち、シリコン基板３１上に、素子分離膜としてのＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）３２、ゲート絶縁膜３８、ゲート電極３３、エクステンション３４、サイドウォール３５及びソース・ドレイン拡散領域３６を形成することにより、半導体素子を作成する。
【００４０】
ここで、この半導体素子としては、アンテナ比が４５０００以下となるように作成された半導体素子を用いることが好ましい。ここで、アンテナ比は、ゲート電極３３の面積をＳ１、ゲート絶縁膜３８の面積をＳ２とすると、Ｓ１／Ｓ２で表される。
【００４１】
なお、ゲート絶縁膜３８の膜厚は、例えば、１８Å（１．８ｎｍ）以上７０Å（７ｎｍ）とすることができる。
【００４２】
次に、図４に示すように、この半導体素子上にコバルト膜３７（以下、Ｃｏ膜３７）を成膜する。すなわち、半導体素子のシリコン層（例えば、ソース・ドレイン拡散領域３６、及び、ポリシリコンからなるゲート電極３３）上及び絶縁層（例えば、ＳＴＩ３２及びサイドウォール３５）上に、コバルト膜３７を成膜する（図１のステップＳ１）。なお、この成膜前には、例えば、フッ酸系のエッチング液によりウェハ２０の表面の自然酸化膜を除去しておくことが好ましい。
【００４３】
ステップＳ１の成膜は、スパッタ装置１００を用いたコリメートスパッタにより行う。
【００４４】
ここで、ターゲット１１としては、Ｃｏ（コバルト）ターゲットを用いる。ターゲット１１は、例えば、そのスパッタ面（コリメート板１及びウェハ２０の方を向く面）が面方位（００２）が主配向となるように構成されている。すなわち、ターゲット１１がスパッタ装置１００のバッキングプレート１２に上述したように取り付けられた状態で、多結晶Ｃｏからなるターゲット１１の結晶配向において、主として（００２）の面がコリメート板１及びウェハ２０の方を向くように、ターゲット１１は構成されている。これは、コバルトの場合（００２）面に垂直な方向で透磁率が最も低く、カソードマグネット７によりターゲット１１の表面部付近に形成される磁場の強さの低下を小さくするためである。
【００４５】
また、コリメート板１とターゲット１１との距離は、２０ｍｍ以上４０ｍｍ以下であることが好ましい。また、コリメート板１とウェハ２０との距離は２０ｍｍ以上５０ｍｍ以下であることが好ましい。また、ゲート電極３３に到達する電荷量が０．１Ｃ／ｃｍ２以下となるような条件でスパッタを行うことが好ましい。
【００４６】
このスパッタは、放電電圧を４００Ｖ以上６００Ｖ以下、スパッタ電力を１ｋｗ以上５ｋｗ以下、スパッタ温度（例えば、ウェハ２０の温度）を３００℃以上４００℃以下として行うことが好ましい。
【００４７】
このようにＣｏ膜３７を成膜した後は、１回目の熱処理（アニール）を行う（図１のステップＳ２）。この熱処理により、Ｃｏ膜３７はその下層に位置するシリコン層（例えば、ソース・ドレイン拡散領域３６、及び、ポリシリコンなどからなるゲート電極３３）と反応してシリサイド化する。これにより、図５に示すように、ソース・ドレイン拡散領域３６上、及び、ゲート電極３３上にシリサイド層（コバルトシリサイド層）３９を形成することができる。
【００４８】
次に、このような１回目の熱処理後のウェハ２０を例えばＨＰＭ（ｈｙｄｒｏｃｈｌｏｉｃ  ａｃｉｄ／ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）などの薬液に浸すことによって、未反応金属（図５の段階で残留しているＣｏ膜３７）を除去する除去処理を行う（図１のステップＳ３）。これにより、図６に示すように、未反応金属を除去することができる。
【００４９】
このように未反応金属を除去した後は、２回目の熱処理（図１のステップＳ４）を行う。これにより、半導体装置５０（図７）を得ることができる。
【００５０】
次に、図８乃至図１０を参照して、実施例及び比較例について説明する。
【００５１】
なお、各実施例及び各比較例のデータは、図１のステップＳ１の金属膜形成工程の直後にＣｏ膜３７の膜厚を測定することにより得たデータである。また、各実施例及び比較例は、スパッタに用いたコリメート板１が互いに異なる他は、全てのスパッタ条件（スパッタ時間、スパッタ電力及びスパッタ室１０内のＡｒの流量等）を同一条件とした。このため、ターゲット１１の利用率は膜厚（または成膜速度）に比例する。なお、図８及び図９の膜厚均一性は、ウェハ２０上のＣｏ膜３７の膜厚の平均値をＸ、最も厚い部分の膜厚をＹ１、最も薄い部分の膜厚をＹ２とすると、｛（Ｙ１−Ｙ２）／２Ｘ｝×１００（％）で表される。
【００５２】
先ず、実施例１として、コリメート板１の全面に亘って貫通孔２のアスペクト比（図中のＡ／Ｒ）を２／３とした場合には、図８乃至図１０に示すように、ウェハ２０上のＣｏ膜３７の膜厚均一性が３．０％となり、成膜速度は６Å／秒程度となった。
【００５３】
この比較例１として、コリメート板（図示略）の全面に亘って貫通孔のアスペクト比を１とした場合には、図８乃至図１０に示すように、ウェハ２０上のＣｏ膜の膜厚均一性が１．２％となり、成膜速度は４Å／秒前後となった。比較例１では、実施例１よりも成膜速度が遅い、つまり、ターゲット１１の利用率が悪いことが分かる。
【００５４】
次に、実施例２として、コリメート板１の全面に亘って貫通孔２のアスペクト比を１／３とした場合には、図８乃至図１０に示すように、ウェハ２０上のＣｏ膜３７の膜厚均一性が６．５％となり、成膜速度は１０Å／秒〜１１Å／秒程度となった。つまり、アスペクト比を小さくすることにより、ターゲット１１の利用率を更に向上させることができる。
【００５５】
次に、実施例３として、コリメート板１の中央部では貫通孔２のアスペクト比が２／３、コリメート板１の最外周部では貫通孔２のアスペクト比が１／２であり、中央部から外周部にかけて徐々にアスペクト比を小さくしたコリメート板１を用いた場合を説明する。この場合、図８及び図１０に示すように、ウェハ２０上のＣｏ膜３７の膜厚均一性が１．２％となり、成膜速度は８Å／秒前後となった。つまり、実施例３のコリメート板１を用いることにより、ターゲット１１の利用率を高い水準（約８Å／秒）にでき、且つ、膜厚均一性も高い水準（約１．２％）にすることができる。
【００５６】
更に、実施例４として、コリメート板１の中央部では貫通孔２のアスペクト比が２／３、コリメート板１の最外周部では貫通孔２のアスペクト比が０．６（３／５）であり、中央部から外周部にかけて徐々にアスペクト比を小さくしたコリメート板１を用いた場合を説明する。この場合、図１０に示すように、ウェハ２０上のＣｏ膜３７の膜厚均一性が１．３％程度となり、成膜速度は７Å／秒前後となった。
【００５７】
同様に、実施例５として、コリメート板１の中央部では貫通孔２のアスペクト比が２／３、コリメート板１の最外周部では貫通孔２のアスペクト比が０．４（２／５）であり、中央部から外周部にかけて徐々にアスペクト比を小さくしたコリメート板１を用いた場合を説明する。この場合、図１０に示すように、ウェハ２０上のＣｏ膜３７の膜厚均一性が１．１％程度となり、成膜速度は９Å／秒程度となった。
【００５８】
同様に、実施例６として、コリメート板１の中央部では貫通孔２のアスペクト比が２／３、コリメート板１の最外周部では貫通孔２のアスペクト比が０．３（３／１０）であり、中央部から外周部にかけて徐々にアスペクト比を小さくしたコリメート板１を用いた場合を説明する。この場合、図１０に示すように、ウェハ２０上のＣｏ膜３７の膜厚均一性が１．４％程度となり、成膜速度は１０Å／秒前後となった。
【００５９】
同様に、実施例７として、コリメート板１の中央部では貫通孔２のアスペクト比が２／３、コリメート板１の最外周部では貫通孔２のアスペクト比が１／６であり、中央部から外周部にかけて徐々にアスペクト比を小さくしたコリメート板１を用いた場合を説明する。この場合、図１０に示すように、ウェハ２０上のＣｏ膜３７の膜厚均一性が１．８％程度となり、成膜速度は１１Å／秒前後となった。
【００６０】
つまり、実施例４乃至７のコリメート板１を用いることによっても、ターゲット１１の利用率を高い水準（約７Å／秒〜１１Å／秒程度）にでき、且つ、膜厚均一性も高い水準（約１．１〜１．８％）にすることができる。
【００６１】
なお、比較例２として、コリメート板を用いずにスパッタを行った場合（図中のアスペクト比＝０）には、図９に示すように、成膜速度が約１６Å／秒となった。ただし、この場合、背景技術で説明したように、プラズマダメージを低減することができない。
【００６２】
次に、図１１を参照して、図１のステップＳ１の金属膜形成工程で用いる半導体素子（半導体装置）のアンテナ比とゲート絶縁膜へのプラズマダメージとの関係について説明する。
【００６３】
図１１に示すように、上述の比較例１のコリメート板（アスペクト比が１）を用いた場合には、アンテナ比が８００以上４５０００以下の範囲では、プラズマダメージが観察されず、アンテナ比が１２５０００の場合にはプラズマダメージが観察されたゲート絶縁膜が存在した。
【００６４】
一方、実施例８として、コリメート板１の中央部では貫通孔２のアスペクト比が２／３、コリメート板１の最外周部では貫通孔２のアスペクト比が１／３であり、中央部から外周部にかけて徐々にアスペクト比を小さくしたコリメート板１を用いた場合を説明する。この場合にも、アンテナ比が８００以上４５０００以下の範囲では、プラズマダメージが観察されず、アンテナ比が１２５０００の場合にはプラズマダメージが観察されたゲート絶縁膜３８が存在した。このように、実施例８のコリメート板１を用いた場合のプラズマダメージの程度は、比較例１のコリメート板を用いた場合と同程度に抑制できた。このように、図１のステップＳ１の金属膜形成工程では、アンテナ比が４５０００以下の半導体素子を用いることにより、プラズマダメージの影響を十分に抑制することができる。
【００６５】
以上のような第１の実施形態によれば、複数の貫通孔２が形成されているコリメート板１を介してスパッタを行うことにより、ゲート絶縁膜３８及びゲート電極３３を有する半導体素子上に金属膜（例えば、Ｃｏ膜３７）を形成する金属膜形成工程（ステップＳ１）を備え、金属膜形成工程では、貫通孔２のアスペクト比が１／６以上２／３以下であるコリメート板１を用いるので、コリメート板１によるスパッタ粒子の捕捉割合を低下させることにより、ターゲット１１の利用率を十分に向上させることができる。しかも、貫通孔２のアスペクト比が１／６以上であるので、ゲート絶縁膜３８へのプラズマダメージも十分に抑制することができる。
【００６６】
また、ターゲット１１の利用率を向上させることにより、ターゲット１１の消費量を抑制できるため、ターゲット１１の交換頻度を低減し、スパッタ装置１００の稼働率を向上させることができる。また、コリメート板１を用いたスパッタを繰り返し行うと、貫通孔２内には次第にスパッタ粒子が堆積し、貫通孔２が詰まってくる。すると、金属膜の成膜速度が低下する。しかも、膜厚均一性も悪化する。具体的には、ウェハ２０の外周部で膜厚が厚くなり、中央部では膜厚が薄くなる。このため、スパッタ装置１００には、コリメート板１を取り外して薬液で洗浄する等のメンテナンスが必要である。このような事情に対し、貫通孔２のアスペクト比が２／３以下のコリメート板１を用いることにより、アスペクト比が２／３を超えるコリメート板を用いる場合と比べて、貫通孔２を詰まりにくくすることができるので、コリメート板１のメンテナンス頻度も低減することができる。
【００６７】
また、金属膜形成工程（ステップＳ１）を、半導体装置５０のシリサイド形成工程で行うので、半導体装置５０のシリサイド層３９を均一な膜厚で形成することができる。
【００６８】
また、金属膜形成工程（ステップＳ１）に用いられる半導体素子（半導体装置）のアンテナ比を４５０００以下とすることにより、ゲート絶縁膜３８へのプラズマダメージを抑制することができる。
【００６９】
また、Ｃｏ（コバルト）は強磁性体であるため、コバルトからなるターゲット１１を用いる場合、カソードマグネット７によりターゲット１１の表面付近に形成される磁場が弱くなり、放電もし難い。コバルトの透磁率は結晶格子の方向によって異なり、（００２）面に垂直な方向で最も小さくなる事が知られている。本実施形態では、コバルトからなるターゲット１１のスパッタ面を（００２）面を主配向とする面として金属膜形成工程（ステップＳ１）を行うことにより、ターゲット１１の表面付近に形成されるカソードマグネット７による磁場の強度低下を抑制し、スパッタを好適に行うことができる。
【００７０】
また、貫通孔２のアスペクト比が、コリメート板１の中央部から外周部に向けて徐々に小さくなっているので、金属膜形成工程（ステップＳ１）で形成される金属膜の膜厚の面内均一性を高めることができる。具体的には、コリメート板１の中央部での貫通孔２のアスペクト比を２／３程度とし、最外周部での貫通孔２のアスペクト比を１／２以下とすることにより、金属膜形成工程（ステップＳ１）で形成される金属膜の膜厚の面内均一性を高めることができる。
【００７１】
上記の実施形態では、金属膜形成工程で成膜する金属膜としてＣｏ膜３７を例示したが、この金属膜はＣｏ膜３７に限らず、例えば、Ｎｉ（ニッケル）膜、或いはＴｉ（チタン）膜であっても良い。従って、ターゲット１１としては、Ｎｉターゲット、或いはＴｉターゲットを用いることができる。
【００７２】
また、上記の金属膜形成工程は、シリサイド形成工程以外の半導体製造工程で用いても良いし、或いは、半導体製造工程以外に上記の金属膜形成工程を適用しても良い。また、スパッタ装置１００がシリサイド形成用スパッタ装置である例を説明したが、スパッタ装置１００はシリサイド形成用以外のスパッタ装置であっても良い。
【符号の説明】
【００７３】
１ コリメート板
２ 貫通孔
２ａ    貫通孔
２ｂ    貫通孔
２ｃ    隔壁
３ コリメート板保持部
４ シールド
５ ウェハ保持部
７ カソードマグネット
８ 本体部
９ 被保持部
１０ スパッタ室
１１ ターゲット
１２ バッキングプレート
１３ 基板ホルダ（成膜対象物ホルダ）
２０ 半導体ウェハ
３１ シリコン基板
３２    ＳＴＩ
３３ ゲート電極
３４ エクステンション
３５ サイドウォール
３６ ソース・ドレイン拡散領域
３７ コバルト膜
３８ ゲート絶縁膜
３９ シリサイド層
５０ 半導体装置
１００ スパッタ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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