(57)【要約】【課題】チャネル間の相互影響を抑制しつつ、少なくとも３Ｆ２のレイアウトを実現する。【解決手段】半導体記憶装置１は、Ｙ方向に垂直な２側面のうちの一方の側面１２ａの領域１３ａに第１のチャネルＣＨ１、他方の側面１２ｂのうちＹ方向に見て領域１３ａと重ならない領域１３ｂに第２のチャネルＣＨ２がそれぞれ設けられるとともに、これらの側面１２ａ，１２ｂの他の領域が酸化されて絶縁酸化膜とされたシリコンピラー１１と、それぞれゲート絶縁膜１４ａ，１４ｂを介して側面１２ａ，１２ｂを覆う２本のワード線ＷＬとを備え、第１のチャネルＣＨ１と第２のチャネルＣＨ２とが、上記絶縁酸化膜によって絶縁分離されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ビット線延伸方向に垂直な２側面のうちの一方の側面の第１の領域に第１のチャネル、他方の側面のうち前記ビット線延伸方向に見て前記第１の領域と重ならない第２の領域に第２のチャネルがそれぞれ設けられるとともに、これらの側面の他の領域が酸化されて絶縁酸化膜とされたシリコンピラーと、
それぞれゲート絶縁膜を介して前記シリコンピラーの前記一方の側面及び前記他方の側面を覆う２本のワード線とを備え、
前記第１のチャネルと前記第２のチャネルとが、前記絶縁酸化膜によって絶縁分離されていることを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第２のチャネルのチャネル幅は略最小加工寸法Ｆであることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記シリコンピラーは、前記第１及び第２のチャネルそれぞれの上部に拡散層を有することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記シリコンピラーの下地シリコン層に、前記第１及び第２のチャネルと接する拡散層が設けられることを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記シリコンピラーがマトリクス状に複数配置されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
【請求項６】
下部拡散層を共有する第１及び第２の縦型ＭＯＳトランジスタそれぞれのチャネルである第１及び第２のチャネルが、シリコンと絶縁物からなる四角柱形のシリコンピラーの対角方向に相対して設けられ、
前記第１のチャネルと前記第２のチャネルとが、前記シリコンピラー内の絶縁物により絶縁分離されることを特徴とする半導体記憶装置。
【請求項７】
前記２つの縦型ＭＯＳトランジスタのチャネルをそれぞれ制御する２つのゲート電極が、前記シリコンピラーを挟んで対向することを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記第１及び第２のチャネルのチャネル幅は略最小加工寸法Ｆであることを特徴とする請求項６，７に記載の半導体記憶装置。
【請求項９】
前記シリコンピラーがマトリクス状に複数配置されていることを特徴とする請求項６乃至８のいずれか一項に記載の半導体記憶装置。
【請求項１０】
平面形状が長方形であり、該長方形の長手方向がワード線延伸方向と平行な直方体形状のシリコンピラーを形成する工程と、
前記シリコンピラーのビット線延伸方向に垂直な２側面のうちの一方の側面の第１の領域と、他方の側面のうちビット線延伸方向に見て前記第１の領域と重ならない第２の領域とを覆い、これらの側面の他の領域を覆わないシリコン窒化膜を形成する工程と、
前記シリコンピラーを熱酸化することにより前記シリコンピラー内に絶縁酸化膜を形成する工程とを備え、
前記絶縁酸化膜の形成により、前記第１の領域の内側と前記第２の領域の内側とに、前記絶縁酸化膜によって絶縁分離された非酸化領域が設けられることを特徴とする半導体記憶装置の製造方法。
【請求項１１】
前記絶縁酸化膜の形成後、前記一方及び他方の側面それぞれに沿って第１及び第２のゲート絶縁膜を形成する工程と、
それぞれ前記第１及び第２のゲート絶縁膜を介して前記第１及び第２の領域を覆う第１及び第２のワード線を形成する工程とをさらに備えることを特徴とする請求項１０に記載の半導体記憶装置の製造方法。
【請求項１２】
前記シリコンピラー上に、横方向の選択エピタキシャル成長により容量コンタクトプラグを形成する工程と、
ダブルパターニング法を用いて前記容量コンタクトプラグ上にキャパシタの下部電極を形成する工程とをさらに備えることを特徴とする請求項１０又は１１に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びその製造方法に関し、特に、シリコンピラーを用いた縦型トランジスタを有する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
これまで、半導体記憶装置の集積度向上は、主にトランジスタの微細化によって達成されてきたが、トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。
【０００３】
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２（Ｆは最小加工寸法）の最密レイアウトも実現可能である（特許文献１〜４参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２８８３９１号公報
【特許文献２】特開２００８−３００６２３号公報
【特許文献３】特開２００８−３１１６４１号公報
【特許文献４】特開２００９−０１０３６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
４Ｆ２のレイアウトを実現する３次元トランジスタの構造として現在一般的なのはＳＧＴ(Surrounding Gate Transistor)構造である。ＳＧＴ構造では、１つのシリコンピラーを１つのトランジスタとして機能させる。
【０００６】
ところで、近年４Ｆ２よりもさらに高密度なレイアウトが求められており、そのために、１つのシリコンピラーを２つのトランジスタとして機能させることにより、２Ｆ２のレイアウトを実現する例が考えられている。この例では、シリコンピラーの列方向に垂直な２側面のうちの一方の側面に第１のチャネル、他方の側面に第２のチャネルを設け、それぞれのチャネルに対応してワード線を配線することになる。
【０００７】
しかしながら、上記のようにして１つのシリコンピラーを２つのトランジスタとして機能させる場合、チャネル間の相互影響が発生する。具体的な例を挙げると、一方のチャネルがＯＦＦ状態であるときに他方のチャネルをＯＮ／ＯＦＦすると、一方のチャネルに流れるサブスレッショルド電流が変化し、場合によっては一方のチャネルに接続されるキャパシタから蓄積電荷が失われてしまう。これは、メモリセルの情報保持特性が劣化してしまうことを意味している。
【課題を解決するための手段】
【０００８】
本発明による半導体記憶装置は、ビット線延伸方向に垂直な２側面のうちの一方の側面の第１の領域に第１のチャネル、他方の側面のうち前記ビット線延伸方向に見て前記第１の領域と重ならない第２の領域に第２のチャネルがそれぞれ設けられるとともに、これらの側面の他の領域が酸化されて絶縁酸化膜とされたシリコンピラーと、それぞれゲート絶縁膜を介して前記シリコンピラーの前記一方の側面及び前記他方の側面を覆う２本のワード線とを備え、前記第１のチャネルと前記第２のチャネルとが、前記絶縁酸化膜によって絶縁分離されていることを特徴とする。
【０００９】
また、本発明の他の一側面による半導体記憶装置は、下部拡散層を共有する第１及び第２の縦型ＭＯＳトランジスタそれぞれのチャネルである第１及び第２のチャネルが、シリコンと絶縁物からなる四角柱形のシリコンピラーの対角方向に相対して設けられ、前記第１のチャネルと前記第２のチャネルとが、前記シリコンピラー内の絶縁物により絶縁分離されることを特徴とする。
【００１０】
また、本発明による半導体記憶装置の製造方法は、平面形状が長方形であり、該長方形の長手方向がワード線延伸方向と平行な直方体形状のシリコンピラーを形成する工程と、前記シリコンピラーのビット線延伸方向に垂直な２側面のうちの一方の側面の第１の領域と、他方の側面のうちビット線延伸方向に見て前記第１の領域と重ならない第２の領域とを覆い、これらの側面の他の領域を覆わないシリコン窒化膜を形成する工程と、前記シリコンピラーを熱酸化することにより前記シリコンピラー内に絶縁酸化膜を形成する工程とを備え、前記第１の領域の内側と前記第２の領域の内側とに、前記絶縁酸化膜によって絶縁分離された非酸化領域が設けられることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、第１のチャネルと第２のチャネルとが絶縁酸化膜によって絶縁分離されているため、チャネル間の相互影響は発生しない。一方で、１つのシリコンピラーに行方向にずれた２つのチャネルを設けるので、少なくとも３Ｆ２のレイアウトを実現することが可能になっている。
【図面の簡単な説明】
【００１２】
【図１】（ａ）は、本発明の実施の形態による半導体記憶装置の平面図である。（ｂ）は、図１（ａ）の平面図から領域Ａを抜き出して拡大した拡大図である。
【図２】図１のＢ−Ｂ’線断面図である。
【図３】図１のＣ−Ｃ’線断面図である。
【図４】本発明の実施の形態による半導体記憶装置の製造方法を示す平面図である。
【図５】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＢ−Ｂ’線断面に対応している。
【図６】本発明の実施の形態による半導体記憶装置の製造方法を示す平面図である。
【図７】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＢ−Ｂ’線断面に対応している。
【図８】本発明の実施の形態による半導体記憶装置の製造方法を示す平面図である。
【図９】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＢ−Ｂ’線断面に対応している。
【図１０】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＣ−Ｃ’線断面に対応している。
【図１１】本発明の実施の形態による半導体記憶装置の製造方法を示す平面図である。
【図１２】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＢ−Ｂ’線断面に対応している。
【図１３】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＣ−Ｃ’線断面に対応している。
【図１４】本発明の実施の形態による半導体記憶装置の製造方法を示す平面図である。
【図１５】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＢ−Ｂ’線断面に対応している。
【図１６】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＣ−Ｃ’線断面に対応している。
【図１７】本発明の実施の形態による半導体記憶装置の製造方法を示す平面図である。
【図１８】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＢ−Ｂ’線断面に対応している。
【図１９】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＣ−Ｃ’線断面に対応している。
【図２０】本発明の実施の形態による半導体記憶装置の製造方法を示す平面図である。
【図２１】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＢ−Ｂ’線断面に対応している。
【図２２】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＣ−Ｃ’線断面に対応している。
【図２３】本発明の実施の形態による半導体記憶装置の製造方法を示す平面図である。
【図２４】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＢ−Ｂ’線断面に対応している。
【図２５】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＣ−Ｃ’線断面に対応している。
【図２６】本発明の実施の形態による半導体記憶装置の製造方法を示す平面図である。
【図２７】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＢ−Ｂ’線断面に対応している。
【図２８】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＣ−Ｃ’線断面に対応している。
【図２９】本発明の実施の形態による半導体記憶装置の製造方法を示す平面図である。
【図３０】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＢ−Ｂ’線断面に対応している。
【図３１】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＣ−Ｃ’線断面に対応している。
【図３２】本発明の実施の形態による半導体記憶装置の製造方法を示す平面図である。
【図３３】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＢ−Ｂ’線断面に対応している。
【図３４】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＣ−Ｃ’線断面に対応している。
【図３５】本発明の実施の形態による半導体記憶装置の製造方法を示す平面図である。
【図３６】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＢ−Ｂ’線断面に対応している。
【図３７】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＣ−Ｃ’線断面に対応している。
【図３８】本発明の実施の形態による半導体記憶装置の製造方法を示す平面図である。
【図３９】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＢ−Ｂ’線断面に対応している。
【図４０】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＣ−Ｃ’線断面に対応している。
【図４１】本発明の実施の形態による半導体記憶装置の製造方法を示す平面図である。
【図４２】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＢ−Ｂ’線断面に対応している。
【図４３】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＣ−Ｃ’線断面に対応している。
【図４４】本発明の実施の形態による半導体記憶装置の製造方法を示す平面図である。
【図４５】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＢ−Ｂ’線断面に対応している。
【図４６】本発明の実施の形態による半導体記憶装置の製造方法を示す断面図である。図１のＣ−Ｃ’線断面に対応している。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１（ａ）は、本実施の形態による半導体記憶装置１の平面図を示している。また、図１（ｂ）は、図１（ａ）の平面図から領域Ａを抜き出して拡大した拡大図である。図２は図１のＢ−Ｂ’線断面図であり、図３は図１のＣ−Ｃ’線断面図である。なお、図１（ａ）及び図１（ｂ）では、本発明に特徴的な構成を明示するために、いくつかの構成の記載を省略している。これらの省略した構成については、図２以降の他の図面に記載している。
【００１５】
上記各図に示すように、半導体記憶装置１は、Ｐ型半導体基板１０の上に、複数のシリコンピラー１１がマトリクス状に配置された構造を有している。各シリコンピラー１１はシリコンと絶縁物からなる四角柱形の構造体であり、Ｘ方向の長さが約２Ｆ、Ｙ方向の長さがその約半分となっている。また、各シリコンピラー１１のＸ，Ｙ方向の間隔（中心距離）は、それぞれ３Ｆ，２Ｆである。各シリコンピラー１１は後述するように２つのセルトランジスタ（縦型ＭＯＳトランジスタ）として機能するので、半導体記憶装置１は、３Ｆ２のレイアウトを実現していると言える。
【００１６】
シリコンピラー１１の間には互いに直交する複数のワード線ＷＬ及びビット線ＢＬが設けられている。なお、ワード線ＷＬは図示したＸ方向に延伸し、ビット線ＢＬは図示したＹ方向に延伸している。
【００１７】
図１（ｂ）を参照しながら、シリコンピラー１１の構造を詳細に説明する。同図に示すように、シリコンピラー１１は、Ｙ方向に垂直な２側面のうちの一方の側面１２ａの一部分（領域１３ａ）の内側に非酸化領域１１ａを有している。また、側面１２ａの反対側の側面１２ｂのＹ方向に見て領域１３ａと重ならない一部分（領域１３ｂ）の内側に非酸化領域１１ｂを有している。図１（ｂ）の例に示すように、非酸化領域１１ａ，１１ｂは、四角柱形のシリコンピラー１１の対角方向に相対し、かつそれぞれのＸ方向の長さを最小加工寸法Ｆとして設けることが好適である。
【００１８】
各シリコンピラー１１の非酸化領域１１ａ，１１ｂ以外の領域１１ｃは酸化されており、酸化シリコンからなる絶縁物（絶縁酸化膜）となっている。非酸化領域１１ａ，１１ｂは、この絶縁領域１１ｃによって絶縁分離されている。
【００１９】
各シリコンピラー１１の側面１２ａ，１２ｂには、それぞれに沿ってゲート絶縁膜１４ａ，１４ｂが形成されている。そして、側面１２ａ，１２ｂはそれぞれ、このゲート絶縁膜１４ａ，１４ｂを介して、ワード線ＷＬ１，ＷＬ２に覆われている。ワード線ＷＬ１，ＷＬ２は、シリコンピラー１１を挟んで対向している。
【００２０】
なお、図１（ａ）に示すように、半導体記憶装置１では、シリコンピラー１１は１列おきにＸ方向の構造が逆になっている。このような構造を採用しているのは後述する製造工程の便宜のためであり、すべてのシリコンピラー１１のＸ方向の構造を同一としても構わない。
【００２１】
次に、図２及び図３に示すように、シリコンピラー１１の非酸化領域１１ａの上端には不純物拡散層１５が設けられる。図示していないが、非酸化領域１１ｂの上端にも同様の不純物拡散層１５が設けられる。また、シリコンピラー１１の下地シリコン層（半導体基板１０）には不純物拡散層１６が設けられる。この不純物拡散層１６は、本実施の形態では図３に示すようにシリコンピラー１１の列ごとに共通であるとしているが、シリコンピラー１１ごとに分離されていてもよい。
【００２２】
各不純物拡散層１６は、隣接する２つのビット線ＢＬの一方と電気的に接続している。すなわち、各ビット線ＢＬは、図２に示すように、他の構成要素との絶縁分離のための絶縁膜１７で覆われているが、Ｘ方向一方側側面の上端に開口１７ａが設けられている。不純物拡散層１６は、この開口１７ａを介してビット線ＢＬと電気的に接続している。
【００２３】
各不純物拡散層１５はそれぞれ、記憶素子コンタクトプラグ１８を介して、記憶素子１９に接続している。記憶素子１９は、不純物拡散層１５ごとに設けられる。図２及び図３には半導体記憶装置１がＤＲＡＭ(Dynamic Random Access Memory)である場合を示しており、この場合、記憶素子１９は、図示するように、下部電極を構成する導体２０，２１と、導体２０の側面を覆う絶縁膜２２と、容量絶縁膜２３と、上部電極である導体２４とから構成される。導体２４は基準電位配線ＰＬに接続している。半導体記憶装置１がＤＲＡＭ以外である場合には、それに応じた記憶素子１９を採用する。一例を挙げると、半導体記憶装置１がＰＲＡＭ(Phase change Random Access Memory)である場合、記憶素子１９には相変化膜を用いる。
【００２４】
以上の構成により、各シリコンピラー１１は、２つのセルトランジスタとして機能する。すなわち、例えば図１の領域Ａ内のシリコンピラー１１に着目すると、ワード線ＷＬ２が活性化した場合、非酸化領域１１ａ内の不純物拡散層１５と不純物拡散層１６との間の領域に、これらに接するチャネル幅ＦのチャネルＣＨ１（第１のチャネル）が生ずる。このチャネルＣＨ１によりビット線ＢＬ１と領域１１ａ内の不純物拡散層１５に対応する記憶素子１９とが接続されるので、ビット線ＢＬ１を介して、この記憶素子１９の読み書きを行うことが可能になる。一方、ワード線ＷＬ１が活性化した場合、非酸化領域１１ａ内の不純物拡散層１５と不純物拡散層１６との間の領域に、これらに接するチャネル幅ＦのチャネルＣＨ２（第２のチャネル）が生ずる。このチャネルＣＨ２によりビット線ＢＬ１と領域１１ｂ内の不純物拡散層１５に対応する記憶素子１９とが接続されるので、ビット線ＢＬ１を介して、この記憶素子１９の読み書きを行うことが可能になる。
【００２５】
以上説明したように、半導体記憶装置１によれば、チャネルＣＨ１（第１のチャネル）とチャネルＣＨ２（第２のチャネル）とが絶縁領域１１ｃによって絶縁分離されているため、チャネル間の相互影響は発生しない。したがって、チャネル間の相互影響によりメモリセルの情報保持特性が劣化してしまうことが防止される。
【００２６】
一方で、１つのシリコンピラー１１に行方向にずれた２つのチャネルを設けていることにより、少なくとも３Ｆ２のレイアウトを実現することが可能になっている。
【００２７】
次に、半導体記憶装置１の製造方法について、図４〜図４６を参照しながら説明する。なお、図４〜図４６のうち、図４，図６，図８，図１１，図１４，図１７，図２０，図２３，図２６，図２９，図３２，図３５，図３８，図４１，図４４の各図は、図１（ａ）に対応する半導体記憶装置１の平面図である。また、図５，図７，図９，図１２，図１５，図１８，図２１，図２４，図２７，図３０，図３３，図３６，図３９，図４２，図４５の各図は、図２に対応する半導体記憶装置１の断面図である。その他の各図は、図３に対応する半導体記憶装置１の断面図である。
【００２８】
まず初めに、半導体基板１０の上面に窒化シリコンのマスクパターン３０を形成してエッチングを行うことにより、図４及び図５に示すように、ビット線形成領域に対応する位置に、深さ約１７０ｎｍ（マスクパターン３０部分を除く。）、幅約Ｆの溝３１を形成する。なお、図４ではマスクパターン３０を省略している。溝３１の形成により、溝３１以外の部分は、高さ約１７０ｎｍ、幅約２Ｆのシリコンビーム３２を構成する。
【００２９】
次に、溝３１の底部に、図４及び図５に示すように、上面以外の部分を絶縁膜１７で覆われた埋め込みビット線ＢＬを形成する。このとき、絶縁膜１７のＸ方向一方側側面の上端の一部分を除去し、開口１７ａを設けておく。また、ビット線ＢＬの上面は、溝３１の底部から約５０ｎｍの高さとする。ビット線ＢＬの材料としては、高濃度ポリシリコン（高濃度の不純物がドープされたドープドポリシリコン。）や金属（窒化チタンとタングステンの積層膜など。）などの導電性材料を用いる。ただし、ビット線ＢＬに金属を用いる場合には、半導体基板１０の汚染を防止するため、半導体基板１０との接触部分（開口１７ａの部分）にポリシリコンやシリサイドを用いることが好適である。
【００３０】
次に、表面に酸化シリコンの絶縁膜３３を成膜し、マスクパターン３０をストッパとしたＣＭＰ(Chemical Mechanical Polishing)を行うことにより、表面を平坦化する。なお、ＣＭＰはマスクパターン３０が除去される程度まで実施する。これにより、図６及び図７に示すように、溝３１内部に絶縁膜３３が埋め込まれた状態となる。
【００３１】
次に、図６に示すように、窒化シリコンのマスクパターン３４を形成する。ただし、図６ではマスクパターン３４の輪郭のみを太い一点鎖線で記載している。このマスクパターン３４の平面形状は、図６に示すように、Ｘ方向に延伸するライン状とする。マスクパターン３４の幅は、Ｆ値より若干細くする。一例を挙げると、Ｆ値が４０ｎｍであれば、マスクパターン３４を３０ｎｍ幅とすることが好適である。
【００３２】
そして、まず酸化シリコンの絶縁膜３３をシリコンビーム３２の表面から１００ｎｍの深さまでエッチングし、次いで、シリコンビーム３２を１００ｎｍエッチングする。その結果、図８〜図１０に示すように、平面形状が長方形であり、該長方形の長手方向がＸ方向と平行な直方体形状のシリコンピラー１１がマトリクス状に形成される。なお、図８ではマスクパターン３４のの記載を省略している。絶縁膜３３には、厚さ約２０ｎｍの比較的薄い部分３３ａと、厚さ約１２０ｎｍの比較的厚い部分３３ｂとができることになる。
【００３３】
次に、図１１〜図１３に示すように、ＣＶＤ(Chemical Vapor Deposition)法を用いて、全面を覆う厚さ５ｎｍ程度のシリコン酸化膜３５を成膜する。ただし、図１１ではマスクパターン３５の記載を省略している。そしてその上からヒ素などの不純物を注入することにより、図１１〜図１３に示す不純物拡散層１６を形成する。このときの注入量は、シリコンピラー１１の直下にも不純物拡散層１６が形成されるように調整する。例えば、１０ｋｅＶで１０１５個／ｃｍ２のヒ素をイオン注入することが好適である。不純物の注入が終了したら、シリコン酸化膜３５を除去する。
【００３４】
次に、図１４〜図１６に示すように、全面に酸化シリコンの絶縁膜３６を成膜する。この成膜にはＨＤＰＣＶＤ(High Density Plasma Chemical Vapor Deposition)法を用いる。ＨＤＰＣＶＤ法を用いることにより、図１６に示すように、シリコンピラー１１の側壁には絶縁膜３６が成膜されない。
【００３５】
次に、全面を覆う厚さ５ｎｍ程度のシリコン窒化膜を成膜する。そして、各シリコンピラー１１の側面のうち、図１に示した領域１３ａ，１３ｂ（非酸化領域１１ａ，１１ｂに対応する領域）を覆うようにレジストマスクを形成し、等方性の気相エッチングを用いて、マスクのない部分のシリコン窒化膜を除去する。その結果、図１７〜図１９に示すように、シリコンピラー１１の側面のうち領域１３ａ，１３ｂを覆うシリコン窒化膜３７が形成される。なお、図１７では絶縁膜３６の記載を省略している。また、図１７に示すように、本実施の形態では、隣接するシリコンピラー１１との間で、絶縁膜３３ｂ（図８）を挟んで側面のシリコン窒化膜３７を共通化している。このような共通化は、上述したように、シリコンピラー１１のＸ方向の構造を１列おきに逆にしたために可能となったものである。
【００３６】
次に、全面を熱酸化する。これにより、シリコン窒化膜３７が形成されていない部分のシリコンピラー１１の側面が酸化され、図２０〜図２２に示すように、絶縁領域１１ｃと、この絶縁領域１１ｃによって絶縁分離された非酸化領域１１ａ，１１ｂとが形成される。なお、図２０では絶縁膜３６の記載を省略している。この工程における酸化の条件は、非酸化領域１１ａ，１１ｂが絶縁分離される程度に設定する必要がある。例えば、側面からシリコンピラー１１の内側に向かって２０ｎｍ程度の領域が酸化されるように、酸化条件を選ぶことが好適である。
【００３７】
次に、熱リン酸を用いてシリコン窒化膜３７を除去し、その後、ＣＶＤ法を用いて、図２３〜図２５に示すように、ゲート絶縁膜１４ａ，１４ｂを形成する。なお、図２３では絶縁膜３６の記載を省略している。ゲート絶縁膜１４ａ，１４ｂの材料には、窒素添加ハフニウムシリケート膜（ＨｆＳｉＯＮ膜）などの高誘電率材料を用いることが好適である。また、ゲート絶縁膜１４ａ，１４ｂの膜厚は、シリコン酸化膜換算で２ｎｍとすることが好適である。
【００３８】
次に、ＣＶＤ法を用いて、ポリシリコン、シリサイド、金属の単体、又はこれらの組み合わせなどのワード線ＷＬ材料を積層し、エッチバックすることにより、図２６〜図２８に示すように、ゲート絶縁膜１４ａ，１４ｂに沿ってワード線ＷＬを形成する。なお、図２６では絶縁膜３６の記載を省略している。ワード線ＷＬの高さは８０ｎｍ程度とし、ワード線ＷＬの上面がシリコンピラー１１の上面より低くなるようにする。これは、後述するマスクパターン３４の除去工程を行った後、ワード線ＷＬの上面が露出しないようにするためである。
【００３９】
ワード線ＷＬの形成後、図２８に示すように、ゲート絶縁膜１４ａ，１４ｂの高さを、その上面がシリコンピラー１１の上面と面一になる程度まで調節する。この調節は、異方性ドライエッチング法を用いて行う。
【００４０】
次に、全面に酸化シリコンの絶縁膜３８を堆積し、ＣＭＰを行って表面を平坦化する。このＣＭＰは、図２９〜図３１に示すように、シリコンピラー１１の上面が露出する程度まで行う。なお、図２９では絶縁膜３８の記載を省略している。そしてヒ素注入を行い、図３０，図３１に示すように、シリコンピラー１１の非酸化領域１１ａ，１１ｂの上端に不純物拡散層１５を形成する。
【００４１】
次に、図３２〜図３４に示すように、再度全面に酸化シリコンの層間絶縁膜３９を堆積する。この層間絶縁膜３９の膜厚は、比較的厚め、例えば１００ｎｍ程度とする。層間絶縁膜３９の成膜後、表面を平坦にするためにＣＭＰ法を用いてもよい。
【００４２】
次に、レジストマスクを形成して層間絶縁膜３９をエッチングすることにより、図３５〜図３７に示すように、層間絶縁膜３９の表面に開口３９ａを設ける。この開口３９ａは、各非酸化領域１１ａ，１１ｂのビット線ＢＬ寄りの位置に設けられる。
【００４３】
次に、開口３９ａ内にシリコンを選択エピタキシャル成長させ、さらに層間絶縁膜３９の上面において四角様の横方向エピタキシャル成長を行うことにより、図３８〜図４０に示す記憶素子コンタクトプラグ１８を形成する。
【００４４】
次に、図４２及び図４３に示すように層間絶縁膜４０を堆積し、ＣＭＰにより記憶素子コンタクトプラグ１８の上面を露出させる。そして、その上に金属膜を形成し、第１のマスクパターン（不図示）を用いてパターニングすることにより、図４１〜図４３に示すように、ビット線ＢＬを挟んで隣接する２つの記憶素子コンタクトプラグ１８に跨る導体２０ａを形成する。導体２０ａのＸ方向長さは約２Ｆとする。この導体２０ａは、図２及び図３に示した下部電極導体２０を形成するためのものである。
【００４５】
次に、Ｘ方向の幅が約２Ｆである第２のマスクパターンを用いて導体２０ａをさらにパターニングし、図４４〜図４６に示すように、記憶素子コンタクトプラグ１８ごとの下部電極導体２０を形成する。なお、第２のマスクパターンは、図４４中に一点鎖線で輪郭のみ示している。
【００４６】
以上のように、下部電極導体２０は、２つのマスクパターンを用いるダブルパターニング法を用いて形成する。その後、さらに上層に、図２及び図３に示すように記憶素子１９や基準電位配線ＰＬを形成することにより、メモリセルが完成する。
【００４７】
以上説明した製造方法によれば、チャネル間の相互影響が発生せず、かつ３Ｆ２のレイアウトを実現する半導体記憶装置１を製造することが可能になる。
【００４８】
以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。
【００４９】
例えば、上記実施の形態ではＰ型半導体基板１０を用いたが、Ｎ型半導体基板を用いることも可能である。この場合、不純物拡散層１５，１６はＰ型となる。
【符号の説明】
【００５０】
１      半導体記憶装置
１０    Ｐ型半導体基板
１１    シリコンピラー
１１ａ，１１ｂ  非酸化領域
１１ｃ  絶縁領域（絶縁酸化膜）
１２ａ，１２ｂ  シリコンピラーの側面
１３ａ，１３ｂ  シリコンピラーの側面の一部領域
１４ａ，１４ｂ  ゲート絶縁膜
１５，１６  不純物拡散層
１７，２２，３６，３８  絶縁膜
１７ａ，３９ａ  開口
１８    記憶素子コンタクトプラグ
１９    記憶素子
２０，２１  下部電極導体
２３    容量絶縁膜
２４    上部電極導体
３０    マスクパターン
３０    マスクパターン
３１    溝
３２    シリコンビーム
３３，３３ａ，３３ｂ  絶縁膜
３４    マスクパターン
３５    シリコン酸化膜
３７    シリコン窒化膜
３９，４０  層間絶縁膜
ＢＬ，ＢＬ１〜ＢＬ３  ビット線
ＣＨ１  第１のチャネル
ＣＨ２  第２のチャネル
ＰＬ    基準電位配線
ＷＬ，ＷＬ１〜ＷＬ８  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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