(57)【要約】【課題】消費電流を低減することができ、信号伝達に必要な電源電圧を低減することができ、電源電圧が揺れても正確に信号を伝達することができるレベルシフト回路を得る。【解決手段】本発明のレベルシフト回路は、インバータ回路ＩＮＶ２、レベルシフト素子ＭＯＳ１、第１の抵抗Ｒ１及びカレントミラー回路ＣＭ１を備える。インバータ回路ＩＮＶ２は、入力信号を反転して出力する。レベルシフト素子ＭＯＳ１は、インバータ回路ＩＮＶ２の出力信号をゲート信号として動作する。第１の抵抗Ｒ１の一端は、インバータ回路の出力に接続されている。カレントミラー回路ＣＭ１は、第１の抵抗Ｒ１を介してインバータ回路ＩＮＶ２の出力から入力した電流に対応する電流をレベルシフト素子ＭＯＳ１のソースから接地点に流す。【選択図】図３
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【特許請求の範囲】
【請求項１】
入力信号を反転して出力するインバータ回路と、
前記インバータ回路の出力信号をゲート信号として動作するレベルシフト素子と、
一端が前記インバータ回路の出力に接続された第１の抵抗と、
前記第１の抵抗を介して前記インバータ回路の出力から入力した電流に対応する電流を前記レベルシフト素子のソースから接地点に流すカレントミラー回路とを備えることを特徴とするレベルシフト回路。
【請求項２】
前記カレントミラー回路は、
ベース及びコレクタが前記第１の抵抗の他端に接続され、エミッタが接地された第１のバイポーラトランジスタと、
ベースが前記第１のバイポーラトランジスタのベースに接続され、コレクタが前記レベルシフト素子のソースに接続され、エミッタが接地された第２のバイポーラトランジスタとを有することを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記カレントミラー回路は、
ゲート及びドレインが前記第１の抵抗の他端に接続され、ソースが接地された第１のＭＯＳトランジスタと、
ゲートが前記第１のＭＯＳトランジスタのゲートに接続され、ドレインが前記レベルシフト素子のソースに接続され、ソースが接地された第２のＭＯＳトランジスタとを有することを特徴とする請求項１に記載のレベルシフト回路。
【請求項４】
前記インバータ回路は、
ゲートから前記入力信号を入力し、ソースが電源に接続され、ドレインが前記レベルシフト素子のゲートに接続されたＰＭＯＳトランジスタと、
ゲートから前記入力信号を入力し、ソースが接地され、ドレインが前記レベルシフト素子のゲートに接続されたＮＭＯＳトランジスタとを有することを特徴とする請求項１〜３に記載のレベルシフト回路。
【請求項５】
前記ＰＭＯＳトランジスタのドレインと前記レベルシフト素子のゲートとの間に接続された第２の抵抗を更に備え、
前記第１の抵抗の一端は、前記ＰＭＯＳトランジスタのドレインと前記第２の抵抗の接続点に接続されていることを特徴とする請求項４に記載のレベルシフト回路。
【請求項６】
アノードが接地され、カソードが前記レベルシフト素子のソースに接続されたツェナーダイオードを更に備えることを特徴とする請求項１〜５の何れか１項に記載のレベルシフト回路。
【請求項７】
アノードが前記レベルシフト素子のソースに接続され、カソードが前記インバータ回路の出力に接続されたダイオードを更に備えることを特徴とする請求項１〜５の何れか１項に記載のレベルシフト回路。
【請求項８】
アノードが前記レベルシフト素子のソースに接続され、カソードが電源に接続されたダイオードを更に備えることを特徴とする請求項１〜５の何れか１項に記載のレベルシフト回路。
【請求項９】
ゲートが前記第１のバイポーラトランジスタのドレインに接続され、ソースが前記第１，２のトランジスタのゲートに接続され、ドレインが電源に接続された第３のトランジスタを更に備えることを特徴とする請求項２に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号のレベルをシフトするレベルシフト回路に関するものである。
【背景技術】
【０００２】
インバータ装置において、ハーフブリッジ回路、フルブリッジ回路、三相ブリッジ回路などが用いられる。これらの回路は、入力信号のレベルをシフトするレベルシフト回路を備えている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００３−１７９４８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１の図１に記載されたレベルシフト回路において、ＭＯＳトランジスタＱ１，Ｑ２のソース側に設けられた定電流源ＣＣ１，ＣＣ２は常に動作状態にある。このため、入力信号がハイ又はローを維持している待機時にも、ＭＯＳトランジスタＱ１，Ｑ２の一方のドレイン電流が流れる。ここで、高速動作時のＲＣ時定数を減らすために抵抗Ｒ１，Ｒ２の抵抗値を１０ｋΩより小さくしているので、定電流源ＣＣ１，ＣＣ２の電流値は１ｍＡより大きい。従って、特許文献１の回路では、常に１ｍＡ以上の回路電流を消耗している。
【０００５】
また、レベルシフト回路では、信号伝達に必要な電源電圧を低減することが求められている。さらに、従来のレベルシフト回路では、電源電圧が揺れて低下すると、正確に信号を伝達することができない場合があった。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、その目的は、消費電流を低減することができ、信号伝達に必要な電源電圧を低減することができ、電源電圧が揺れても正確に信号を伝達することができるレベルシフト回路を得るものである。
【課題を解決するための手段】
【０００７】
本発明は、入力信号を反転して出力するインバータ回路と、前記インバータ回路の出力信号をゲート信号として動作するレベルシフト素子と、一端が前記インバータ回路の出力に接続された第１の抵抗と、前記第１の抵抗を介して前記インバータ回路の出力から入力した電流に対応する電流を前記レベルシフト素子のソースから接地点に流すカレントミラー回路とを備えることを特徴とするレベルシフト回路である。
【発明の効果】
【０００８】
本発明により、消費電流を低減することができ、信号伝達に必要な電源電圧を低減することができ、電源電圧が揺れても正確に信号を伝達することができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
[ハーフブリッジ回路]
図１は、本発明の実施の形態に係るハーフブリッジ回路を示す図である。マイコンやＣＰＵなどの制御回路１０からの指示に応じて、ハイ側ドライバ１２とロー側ドライバ１４は、それぞれＩＧＢＴ１６，１８をＯＮ／ＯＦＦする。ＩＧＢＴ１６のコレクタは電源２０に接続され、エミッタはモーターやランプなどの負荷２２に接続されている。ＩＧＢＴ１８のコレクタは負荷２２に接続され、エミッタは接地されている。
【００１０】
ハイ側ドライバ１２について更に詳細に説明する。制御回路１０から入力端子ＩＮＨを介して入力された入力信号は、抵抗２４とシュミット回路２６を介してワンショットパルス回路２８に入力される。ダイオード３０のアノードは接地され、カソードは入力端子ＩＮＨに接続されている。抵抗３２は入力端子ＩＮＨと接地点との間に接続されている。ダイオード３４のアノードはシュミット回路２６の入力に接続され、カソードは電源に接続されている。
【００１１】
ワンショットパルス回路２８は、入力信号の立ち上がり時にワンショットＯＮパルスを出力し、入力信号の立ち下がり時にワンショットＯＦＦパルスを出力する。レベルシフト回路３６，３８は、それぞれワンショットＯＮパルスとワンショットＯＦＦパルスのレベルをシフトする。このレベルシフト回路３６，３８の構成については後に詳細に説明する。レベルシフト回路３６，３８の出力と電源ＶＢの間にそれぞれ抵抗４０，４２が接続されている。ダイオード４４，４６のアノードは電源ＶＳに接続され、ダイオード４４，４６のカソードはそれぞれレベルシフト回路３６，３８の出力に接続されている。
【００１２】
レベルシフト回路３６，３８の出力信号は、それぞれインバータ４８，５０を介してＲＳ型フリップフロップ回路５２のセット端子Ｓとリセット端子Ｒに入力される。ＲＳ型フリップフロップ回路５２の出力信号は、インバータ５４，５６を介して、それぞれＰＭＯＳトランジスタ５８のゲートとＮＭＯＳトランジスタ６０のゲートに入力される。ＰＭＯＳトランジスタ５８のソースは電源ＶＢに接続され、ＮＭＯＳトランジスタ６０のソースは電源ＶＳに接続され、ＰＭＯＳトランジスタ５８のドレイン及びＮＭＯＳトランジスタ６０のドレインは出力端子ＯＵＴＨを介してＩＧＢＴ１６のゲートに接続されている。
【００１３】
図２は、図１の回路の動作を示すタイミングチャートである。ワンショットパルス回路２８は、入力端子ＩＮＨから入力された入力信号の立ち上がり時にワンショットＯＮパルスを出力し、入力信号の立ち下がり時にワンショットＯＦＦパルスを出力する。この結果、出力端子ＯＵＴＨから出力される出力信号は、入力信号ＩＮのハイ／ロー変化に応じて、ＯＮ／ＯＦＦが変わる。
【００１４】
[レベルシフト回路]
図３は、本発明の実施の形態１に係るレベルシフト回路を示す図である。このレベルシフト回路は、図１のハーフブリッジ回路におけるレベルシフト回路３６，３８に対応する。
【００１５】
インバータ回路ＩＮＶ１は入力端子ＩＮから入力した入力信号を反転し、それをインバータ回路ＩＮＶ２が反転して出力する。ＮＭＯＳトランジスタであるレベルシフト素子ＭＯＳ１は、インバータ回路ＩＮＶ２の出力信号をゲート信号として動作する。第１の抵抗Ｒ１の一端がインバータ回路ＩＮＶ２の出力に接続されている。カレントミラー回路ＣＭ１は、第１の抵抗Ｒ１を介してインバータ回路ＩＮＶ２の出力から入力した電流ＩＣに対応する電流ＩＤをレベルシフト素子ＭＯＳ１のソースから接地点に流す。
【００１６】
レベルシフト素子ＭＯＳ１のドレインは、抵抗Ｒ２を介して電源ＶＢに接続され、かつインバータ回路ＩＮＶ３，ＩＮＶ４，ＩＮＶ５を介して出力端子ＯＵＴに接続されている。ダイオードＤ１のアノードは電源ＶＳに接続され、カソードはレベルシフト素子ＭＯＳ１のドレインに接続されている。レベルシフト素子ＭＯＳ１の閾値電圧はＶＴＨ１であり、インバータＩＮＶ３の閾値電圧はＶＴＨ２である。
【００１７】
インバータ回路ＩＮＶ２は、ＰＭＯＳトランジスタＭＯＳ２とＮＭＯＳトランジスタＭＯＳ３を有する。ＰＭＯＳトランジスタＭＯＳ２は、ゲートから入力信号を入力し、ソースが電源ＶＣＣに接続され、ドレインがレベルシフト素子ＭＯＳ１のゲートに接続されている。ＮＭＯＳトランジスタＭＯＳ３は、ゲートから入力信号を入力し、ソースが接地され、ドレインがレベルシフト素子ＭＯＳ１のゲートに接続されている。
【００１８】
カレントミラー回路ＣＭ１は、第１のバイポーラトランジスタＴｒ１と第２のバイポーラトランジスタＴｒ２とを有する。第１のバイポーラトランジスタＴｒ１は、ベース及びコレクタが第１の抵抗Ｒ１の他端に接続され、エミッタが接地されている。第２のバイポーラトランジスタＴｒ２は、ベースが第１のバイポーラトランジスタＴｒ１のベースに接続され、コレクタがレベルシフト素子ＭＯＳ１のソースに接続され、エミッタが接地されている。即ち、実施の形態１のカレントミラー回路ＣＭ１は、ワイドラー型カレントミラーである。
【００１９】
[効果１]
実施の形態１に係るレベルシフト回路の効果について、参考例と比較しながら説明する。図４は、参考例に係るレベルシフト回路を示す図である。図３の回路とは異なり、第１の抵抗Ｒ１の代わりに、ＰＭＯＳトランジスタＭＯＳ２のドレインとレベルシフト素子ＭＯＳ１のゲートとの間に抵抗Ｒ１´が接続されている。また、第１のバイポーラトランジスタＴｒ１は、コレクタが抵抗Ｒ１´の他端に接続され、エミッタが接地されている。第２のバイポーラトランジスタＴｒ２は、ベース及びコレクタが第１のバイポーラトランジスタＴｒ１のベースとレベルシフト素子ＭＯＳ１のソースに接続され、エミッタが接地されている。即ち、参考例のカレントミラー回路ＣＭ２は、ウィルソンカレントミラー回路である。
【００２０】
図５は、実施の形態１の回路の動作を示すタイミングチャートであり、図６は、参考例の回路の動作を示すタイミングチャートである。また、図７は、実施の形態１及び参考例の回路の電源電圧依存性を示す図である。例えばＶＴＨ１＞１Ｖ、ＶＢＥ＝０．７Ｖ、ＶＤＳ＜１Ｖである。なお、電流ＩＤが大きくなるほど閾値電圧ＶＴＨ１が上昇する。
【００２１】
カレントミラー回路ＣＭ１，ＣＭ２が動作するためには、実施の形態１では条件ＶＣＣ＞ＶＢＥ＋ＶＤＳを満たす必要があり、参考例では条件ＶＣＣ＞ＶＴＨ１＋ＶＢＥ＋ＶＤＳを満たす必要がある。従って、実施の形態１は、参考例に比べて、信号を伝達するために必要な電源電圧ＶＣＣ（許容電圧）を低減することができる。
【００２２】
[効果２]
参考例では、ＩＤ＝（ＶＣＣ−（ＶＴＨ１＋ＶＢＥ＋ＶＤＳ））／Ｒ３となる。一方、実施の形態１では、ＩＤ＝（ＶＣＣ−（ＶＢＥ＋ＶＤＳ））／Ｒ１となる。即ち、実施の形態１では電流ＩＤは閾値電圧ＶＴＨ１に依存しない。従って、同じ大きさの電流ＩＤを得る場合に、実施の形態１の抵抗Ｒ１の抵抗値を参考例の抵抗Ｒ１´の抵抗値よりも大きくすることができる。このため、実施の形態１は、電源電圧ＶＣＣの揺れ（電源電圧低下）に対して、電流ＩＤの変動を小さくすることができる。
【００２３】
参考例では、電源電圧ＶＣＣの揺れに対する電流ＩＤの変動が大きいため、条件ＩＤ＊Ｒ２＞ＶＢＳ−ＶＴＨ２を満たさなくなり、レベルシフト回路が正常動作せず、信号を伝達できない場合がある。これに対し、実施の形態１は、電源電圧ＶＣＣの揺れに対する電流ＩＤの変動が小さいため、電源電圧が揺れても正確に信号を伝達することができる。
【００２４】
表１は、電源電圧ＶＣＣが変動した場合のＩＣ，ＩＤのバラツキΔＩＣ，ΔＩＤを計算した結果である。ここで、カレントミラー回路ＣＭ１，ＣＭ２のバイポーラバイポーラトランジスタＴｒ１，Ｔｒ２の電流倍増係数は十分に大きいとした。また、バイポーラトランジスタＴｒ１，Ｔｒ２のベース電流の影響が無視できる程小さく、ＩＤ＝ＩＣ×２とした。また、標準時（ＶＣＣ＝１５Ｖ）における両者の電流ＩＣ，ＩＤが同じであるとした。この計算結果から、バラツキΔＩＣ，ΔＩＤは、実施の形態１の方が参考例より小さくなることが確認された。
【表１】
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【００２５】
[効果３]
実施の形態１のレベルシフト回路では、入力信号に合わせて、レベルシフト素子ＭＯＳ１とカレントミラー回路ＣＭ１を同時にＯＮ／ＯＦＦさせている。従って、入力信号がローの場合は、レベルシフト素子ＭＯＳ１とカレントミラー回路ＣＭ１がＯＦＦ状態となり、ＶＣＣ−ＧＮＤ間及びＶＢ−ＧＮＤ間の回路電流はほとんど消費されない。従って、実施の形態１は、消費電流を低減することができる。カレントミラー比によって効果は若干異なるが、ＩＤ＝ＩＣ×２の場合、実施の形態１では、参考例と比べてＶＣＣ−ＧＮＤ間の回路電流を３ｍＡ程度、ＶＢ−ＧＮＤ間の回路電流を６ｍＡ程度低減することができる。
【００２６】
なお、ＶＣＣ−ＧＮＤ間の回路電流を減らすため、トランジスタＴｒ１のコレクタ電流に対するトランジスタＴｒ２のコレクタ電流の比（カレントミラー比）を大きくする(例えば１０にする)ことも考えられる。しかし、この場合、回路面積の増大や、ベース電流の影響でカレントミラー電流値の設定が狂うなどの問題がある。実施の形態１では、このような問題は生じない。
【００２７】
実施の形態２．
図８は、本発明の実施の形態２に係るレベルシフト回路を示す図である。ＰＭＯＳトランジスタＭＯＳ２のドレインとレベルシフト素子ＭＯＳ１のゲートとの間に第２の抵抗Ｒ３が接続されている。第１の抵抗Ｒ１の一端は、ＰＭＯＳトランジスタＭＯＳ２のドレインと第２の抵抗Ｒ３の接続点に接続されている。その他の構成は実施の形態１と同様である。
【００２８】
図９は、図８の回路の動作を示すタイミングチャートである。第２の抵抗Ｒ３とレベルシフト素子ＭＯＳ１の寄生容量の組み合わせ（ＲＣフィルター効果）により、レベルシフト素子ＭＯＳ１をソフトＯＮさせる。即ち、ＯＮ動作時は、カレントミラー回路ＣＭ１をレベルシフト素子ＭＯＳ１より先に立ち上げる。これにより、電流ＩＤが緩やかに立ち上がるため、高速スイッチングに伴うトランジスタＴｒ２のコレクタ・エミッタ間のサージ電流・電圧の発生を防ぐことができる。一方、ＯＦＦ動作時は、レベルシフト素子ＭＯＳ１をカレントミラー回路ＣＭ１より先に立ち下げる。
【００２９】
実施の形態３．
図１０は、本発明の実施の形態３に係るレベルシフト回路を示す図である。アノードが接地され、カソードがレベルシフト素子ＭＯＳ１のソースに接続されたツェナーダイオードＤ２が設けられている。その他の構成は実施の形態１と同様である。
【００３０】
高耐圧のレベルシフト回路（ＶＢ＞ＶＣＣ）において、レベルシフト素子ＭＯＳ１の高速スイッチング、電源ＶＢ又は電源ＶＳの電位変動、電源ＶＢが電源ＶＣＣより先に起動した場合などに、トランジスタＴｒ２のコレクタ・エミッタ間に素子耐圧規格を超える程のサージが発生する場合がある。これに対し、トランジスタＴｒ２に対してツェナーダイオードＤ２を並列に接続することで、コレクタ・エミッタ間のサージ電圧を吸収し、トランジスタＴｒ２のコレクタ電位（＝レベルシフト素子ＭＯＳ１のソース電位）を一定電圧以下にクランプすることができる。
【００３１】
実施の形態４．
図１１は、本発明の実施の形態４に係るレベルシフト回路を示す図である。アノードがレベルシフト素子ＭＯＳ１のソースに接続され、カソードがインバータ回路ＩＮＶ２の出力に接続されたダイオードＤ３が設けられている。その他の構成は実施の形態１と同様である。
【００３２】
トランジスタＴｒ２のコレクタ・エミッタ間に発生したサージは、ダイオードＤ３を通って４つの経路Ｉ１〜Ｉ４で放電される。ここで、経路Ｉ１，Ｉ２は、カレントミラー動作で放電する経路である。経路Ｉ３は、サージ電圧がＶＣＣより大きい場合に、ＭＯＳ２の寄生ダイオード（ＰＮ順方向動作）を介して放電する経路である。経路Ｉ４は、入力信号がＬの場合に、ＭＯＳ３をターンオンさせて放電する経路である。これにより、実施の形態３と同様の効果を得ることができる。
【００３３】
実施の形態５．
図１２は、本発明の実施の形態５に係るレベルシフト回路を示す図である。アノードがレベルシフト素子ＭＯＳ１のソースに接続され、カソードが電源ＶＣＣに接続されたダイオードＤ４が設けられている。その他の構成は実施の形態１と同様である。このようにダイオードＤ４を介して第２のバイポーラトランジスタＴｒ２のコレクタ電位を電源ＶＣＣに直接にクランプすることで、実施の形態３と同様の効果を得ることができる。
【００３４】
実施の形態６．
図１３は、本発明の実施の形態６に係るレベルシフト回路を示す図である。ゲートが第１のバイポーラトランジスタＴｒ１のドレインに接続され、ソースが第１，２のバイポーラトランジスタＴｒ１，Ｔｒ２のゲートに接続され、ドレインが電源Ｖｃｃに接続された第３のバイポーラトランジスタＴｒ３が設けられている。第３のバイポーラトランジスタＴｒ３のドレインと接地点との間に抵抗Ｒ４が接続されている。即ち、実施の形態６のカレントミラー回路ＣＭ１は、ベース電流補償型カレントミラーである。その他の構成は実施の形態１と同様である。
【００３５】
参考例では、電流ＩＤを電流ＩＲ１に近づけるためにはｈｆｅの高いバイポーラトランジスタＴｒ１，Ｔｒ２を用いる必要がある。一方、実施の形態６では、バイポーラトランジスタＴｒ１，Ｔｒ２のベース電流は主にバイポーラトランジスタＴｒ３が供給するので、少ないバラツキでＩＲ１＝ＩＤに設定することができる。ただし、バイポーラトランジスタＴｒ１，Ｔｒ２が同じ仕様の素子であり、バイポーラトランジスタＴｒ３のベース電流が電流ＩＲ１に与える影響が無視できる程小さいことが必要である。
【００３６】
実施の形態７．
図１４は、本発明の実施の形態７に係るレベルシフト回路を示す図である。カレントミラー回路ＣＭ１は、第１のＭＯＳトランジスタＭＯＳ４と第２のＭＯＳトランジスタＭＯＳ５とを有する。第１のＭＯＳトランジスタＭＯＳ４は、ゲート及びドレインが第１の抵抗Ｒ１の他端に接続され、ソースが接地されている。第２のＭＯＳトランジスタＭＯＳ５は、ゲートが第１のＭＯＳトランジスタＭＯＳ４のゲートに接続され、ドレインがレベルシフト素子ＭＯＳ１のソースに接続され、ソースが接地されている。即ち、実施の形態７のカレントミラー回路ＣＭ１は、ＭＯＳ型カレントミラー回路である。その他の構成は実施の形態１と同様である。ＭＯＳ型カレントミラー回路では、実施の形態６で説明したバイポーラトランジスタを用いたカレントミラー回路の問題点が無いため、少ないばらつきでＩＲ１＝ＩＤに設定することができる。
【００３７】
実施の形態８．
図１５は、本発明の実施の形態８に係るレベルシフト回路を示す図である。実施の形態２と同様に第２の抵抗Ｒ３が設けられ、実施の形態３と同様にツェナーダイオードＤ２が設けられている。その他の構成は実施の形態７と同様である。これにより、実施の形態２，３，７と同様の効果を得ることができる。
【００３８】
実施の形態９．
図１６は、本発明の実施の形態９に係るレベルシフト回路を示す図である。実施の形態２と同様に第２の抵抗Ｒ３が設けられ、実施の形態４と同様にダイオードＤ３が設けられている。その他の構成は実施の形態７と同様である。これにより、実施の形態２，４，７と同様の効果を得ることができる。
【００３９】
実施の形態１０．
図１７は、本発明の実施の形態１０に係るレベルシフト回路を示す図である。実施の形態２と同様に第２の抵抗Ｒ３が設けられ、実施の形態５と同様にダイオードＤ４が設けられている。その他の構成は実施の形態７と同様である。これにより、実施の形態２，５，７と同様の効果を得ることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態に係るハーフブリッジ回路を示す図である。
【図２】図１の回路の動作を示すタイミングチャートである。
【図３】本発明の実施の形態１に係るレベルシフト回路を示す図である。
【図４】参考例に係るレベルシフト回路を示す図である。
【図５】実施の形態１の回路の動作を示すタイミングチャートである。
【図６】参考例の回路の動作を示すタイミングチャートである。
【図７】実施の形態１及び参考例の回路の電源電圧依存性を示す図である。
【図８】本発明の実施の形態２に係るレベルシフト回路を示す図である。
【図９】図８の回路の動作を示すタイミングチャートである。
【図１０】本発明の実施の形態３に係るレベルシフト回路を示す図である。
【図１１】本発明の実施の形態４に係るレベルシフト回路を示す図である。
【図１２】本発明の実施の形態５に係るレベルシフト回路を示す図である。
【図１３】本発明の実施の形態６に係るレベルシフト回路を示す図である。
【図１４】本発明の実施の形態７に係るレベルシフト回路を示す図である。
【図１５】本発明の実施の形態８に係るレベルシフト回路を示す図である。
【図１６】本発明の実施の形態９に係るレベルシフト回路を示す図である。
【図１７】本発明の実施の形態１０に係るレベルシフト回路を示す図である。
【符号の説明】
【００４１】
ＣＭ１  カレントミラー回路
Ｄ２  ツェナーダイオード
Ｄ３，Ｄ４  ダイオード
ＩＮＶ２  インバータ回路
ＭＯＳ１  レベルシフト素子
ＭＯＳ２  ＰＭＯＳトランジスタ
ＭＯＳ３  ＮＭＯＳトランジスタ
ＭＯＳ４  第１のＭＯＳトランジスタ
ＭＯＳ５  第２のＭＯＳトランジスタ
Ｒ１  第１の抵抗
Ｒ３  第２の抵抗
Ｔｒ１  第１のバイポーラトランジスタ
Ｔｒ２  第２のバイポーラトランジスタ
Ｔｒ３  第３のバイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2010124032.tif 000018
【図１６】
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【図１７】
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