(57)【要約】【課題】回路規模を削減することができる。【解決手段】記憶装置２００は、ラッチ回路２０Ａ、２０Ｂと、ラッチ回路２０Ａ、２０Ｂの内部に、直列に接続された、異なる抵抗状態をとりうる第１、２記憶素子１０Ａ、１０Ｂとを備え、前記第１記憶素子１０Ａおよび前記第２記憶素子１０Ｂに第１の方向へ電流が流れると、前記第１記憶素子１０Ａが高抵抗状態となりかつ前記第２記憶素子１０Ｂが低抵抗状態となり、前記第１記憶素子１０Ａおよび前記第２記憶素子１０Ｂに第１の方向とは逆方向へ電流が流れると、前記第１記憶素子１０Ａが低抵抗状態となりかつ前記第２記憶素子１０Ｂが高抵抗状態となり、前記第１記憶素子１０Ａの第２端および前記第２記憶素子１０Ｂの第１端と、ラッチ回路２０Ａ、２０Ｂの出力とが短絡されることを特徴とする。【選択図】  図６
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【特許請求の範囲】
【請求項１】
第１インバータと、
第２インバータと、
第１状態での抵抗値が第１の値となり、第２状態での抵抗値が前記第１の値よりも大きい第２の値となる第１記憶素子と、
第３状態での抵抗値が第３の値となり、第４状態での抵抗値が前記第３の値よりも大きい第４の値となる第２記憶素子とを備え、
前記第１インバータの出力端子と前記第２インバータの入力端子とが接続され、
前記第２インバータの出力端子と前記第１インバータの入力端子とが接続され、
前記第１記憶素子の第１端と前記第１インバータの出力端子とが接続され、
前記第１記憶素子の第２端と前記第２記憶素子の第１端とが接続され、
前記第２記憶素子の第２端と前記第２インバータの出力端子とが接続され、
前記第１記憶素子は、前記第１の記憶素子の第１端から前記第１の記憶素子の第２端へ電流が流れると前記第１状態となり、前記第１の記憶素子の第２端から前記第１の記憶素子の第１端へ電流が流れると前記第２状態となるものであって、
前記第２記憶素子は、前記第２の記憶素子の第１端から前記第２の記憶素子の第２端へ電流が流れると前記第４状態となり、前記第２の記憶素子の第２端から前記第２の記憶素子の第１端へ電流が流れると前記第３状態となるものであって、
前記第１記憶素子の第２端および前記第２記憶素子の第１端と、前記第１インバータの出力端子および前記第２インバータの入力端子とが短絡されることを特徴とする記憶装置。
【請求項２】
前記第１インバータの出力端子と前記第１記憶素子の第１端との間に、前記第１インバータの出力端子と前記第１記憶素子の第１端と接続するか、電圧が第１電圧値である第１信号線と前記第１記憶素子の第１端と接続するか、あるいは前記第１記憶素子の第１端を開放する第１選択回路と、
前記第２インバータの出力端子と前記第２記憶素子の第２端との間に、前記第２インバータの出力端子と前記第２記憶素子の第２端と接続するか、電圧が第２電圧値である第２信号線と前記第２記憶素子の第２端と接続するか、あるいは前記第２記憶素子の第２端を開放する第２選択回路と、
前記第１記憶素子と前記第２記憶素子とを接続する第３信号線と、前記第１インバータの出力端子と前記第２インバータの入力端子とを接続する第４信号線との間に、前記第３信号線と前記第４信号線とを短絡するか、あるいは前記第３信号線と前記第４信号線とを開放する第３選択回路とをさらに備えることを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記第１インバータの出力電圧がＨＩＧＨで、前記第２インバータの出力電圧がＬＯＷのときに、前記第１選択回路が前記第１インバータの出力端子と前記第１記憶素子の第１端とを接続し、前記第２選択回路が前記第２インバータの出力端子と前記第２記憶素子の第２端とを接続し、前記第３選択回路が前記第３信号線と前記第４信号線とを開放することで、
前記第１記憶素子が前記第１状態となり、かつ前記第２記憶素子が前記第４状態となることを特徴とする請求項２に記載の記憶装置。
【請求項４】
前記第１インバータの出力電圧がＬＯＷで、前記第２インバータの出力電圧がＨＩＧＨのときに、前記第１選択回路が前記第１インバータの出力端子と前記第１記憶素子の第１端とを接続し、前記第２選択回路が前記第２インバータの出力端子と前記第２記憶素子の第２端とを接続し、前記第３選択回路が前記第３信号線と前記第４信号線とを開放することで、
前記第１記憶素子が前記第２状態となり、かつ前記第２記憶素子が前記第３状態となることを特徴とする請求項２に記載の記憶装置。
【請求項５】
前記第１電圧値が電源電圧または電源電圧よりも大きな値であって、
前記第２電圧値がＧＮＤあるいは負の電圧値であって、
前記第１記憶素子が前記第１状態であって、前記第２記憶素子が前記第４状態である場合に、前記第１選択回路が前記第１信号線と前記第１記憶素子の第１端と接続し、前記第２選択回路が前記第２信号線と前記第２記憶素子の第２端とを接続し、前記第３選択回路が前記第３信号線と前記第４信号線とを短絡することで、
前記第３信号線、前記第４信号線、および前記第２インバータの入力端子の電圧がＬＯＷとなることを特徴とする請求項２に記載の記憶装置。
【請求項６】
前記第１電圧値が電源電圧または電源電圧よりも大きな値であって、
前記第２電圧値がＧＮＤあるいは負の電圧値であって、
前記第１記憶素子が前記第２状態であって、前記第２記憶素子が前記第３状態である場合に、前記第１選択回路が前記第１信号線と前記第１記憶素子の第１端と接続し、前記第２選択回路が前記第２信号線と前記第２記憶素子の第２端とを接続し、前記第３選択回路が前記第３信号線と前記第４信号線とを短絡することで、
前記第３信号線、前記第４信号線、および前記第２インバータの入力端子の電圧がＨＩＧＨとなることを特徴とする請求項２に記載の記憶装置。
【請求項７】
前記第３信号線と、前記第２インバータの出力端子と前記第１インバータの入力端子とを接続する第５信号線との間に、前記第３信号線の電圧が入力されるものであって、前記第３信号線の電圧を反転した電圧を出力する第３インバータと、
前記第３信号線と前記第５信号線との間に、前記第３インバータと直列に接続されるものであって、前記第３信号線と前記第５信号線とを短絡するか、あるいは前記第３信号線と前記第５信号線とを開放する第４選択回路とをさらに備えることを特徴とする請求項２に記載の記憶装置。
【請求項８】
第５状態での抵抗値が第５の値となり、第６状態での抵抗値が前記第５の値よりも大きい第６の値となる第３記憶素子と、
第７状態での抵抗値が第７の値となり、第８状態での抵抗値が前記第７の値よりも大きい第８の値となる第４記憶素子と、
前記第５信号線と、前記第３記憶素子の第２端および前記第４記憶素子の第１端とを接続する第６信号線との間に、前記第５信号線と前記第６信号線とを短絡するか、あるいは前記第５信号線と前記第６信号線とを開放する第５選択回路とをさらに備え、
前記第３記憶素子の第１端と前記第１記憶素子の第１端とが接続され、
前記第３記憶素子の第２端と前記第４記憶素子の第１端とが接続され、
前記第４記憶素子の第２端と前記第２記憶素子の第２端とが接続され、
前記第３記憶素子は、前記第３の記憶素子の第１端から前記第３の記憶素子の第２端へ電流が流れると前記第６状態となり、前記第３の記憶素子の第２端から前記第３の記憶素子の第１端へ電流が流れると前記第５状態となるものであって、
前記第４記憶素子は、前記第４の記憶素子の第１端から前記第４の記憶素子の第２端へ電流が流れると前記第７状態となり、前記第４の記憶素子の第２端から前記第４の記憶素子の第１端へ電流が流れると前記第８状態となるものであることを特徴とする請求項２に記載の記憶装置。
【請求項９】
前記第１信号が入力される入力信号線と前記第１インバータの入力端子との間に、第１クロック信号に応じて、短絡と開放と切り替える第１スイッチと、
前記第２インバータの出力端子と前記第１インバータの入力端子との間に、前記第１クロック信号を反転した第２クロック信号に応じて、短絡と開放と切り替える第２スイッチとをさらに備え、
前記第１スイッチが短絡であって、前記第２スイッチが開放の場合に、前記入力信号線から入力された前記第１信号が前記第１インバータに入力され、
前記第１スイッチが開放であって、前記第２スイッチが短絡の場合に、前記第２インバータから出力される信号が前記第１インバータの入力端子に入力されることを特徴とする請求項２に記載の記憶装置。
【請求項１０】
前記第２クロック信号が有効である場合に外部から入力された信号を内部に保持し、前記第２クロック信号が無効である場合に内部に保持している信号を保持し続けるラッチ回路をさらに備え、
前記ラッチ回路は内部に保持している信号を出力信号として出力するものであって、
前記ラッチ回路から出力される出力信号は、前記第１信号であることを特徴とする請求項９に記載の記憶装置。
【請求項１１】
第１ビット線と、
第１ワード線と、
前記第１ビット線と前記第１インバータの入力端子との間に、前記第１ワード線から入力される信号に応じて、短絡と開放とを切り替える第３スイッチとをさらに備え、
前記第１ビット線と前記第１インバータの入力端子とが短絡される場合に、前記第１ビット線から入力される信号が前記第１インバータに入力され、
前記第１ビット線と前記第１インバータの入力端子とが開放される場合に、前記第２インバータから出力される信号が前記第１インバータに入力されることを特徴とする請求項２に記載の記憶装置。
【請求項１２】
第２ビット線と、
第２ワード線と、
前記第１インバータの出力端子と前記第２ビット線との間に、前記第２ワード線から入力される信号に応じて、短絡と開放とを切り替える第４スイッチとをさらに備え、
前記第１インバータの出力端子と前記第２ビット線とが短絡される場合に、前記第１インバータから出力される信号が前記第２ワード線に出力されることを特徴とする請求項１１に記載の記憶装置。
【請求項１３】
第１状態での抵抗値が第１の値となり、第２状態での抵抗値が前記第１の値よりも大きい第２の値となる第１記憶素子と、
第３状態での抵抗値が第３の値となり、第４状態での抵抗値が前記第３の値よりも大きい第４の値となる第２記憶素子とを備え、
前記第１記憶素子の第１端は、電圧が第１値の第１信号線と接続され、
前記第１記憶素子の第２端は、前記第２記憶素子の第１端と接続され、
前記第２記憶素子の第２端は、電圧が第２値の第２信号線と接続され、
前記第１値が前記第２値よりも大きく、前記第１信号線から前記第２信号線へ、前記第１記憶素子および前記第２記憶素子を介して電流が流れると、前記第１記憶素子が前記第１状態となり、かつ前記第２記憶素子が前記第４状態となり、
前記第２値が前記第１値よりも大きく、前記第２信号線から前記第１信号線へ、前記第１記憶素子および前記第２記憶素子を介して電流が流れると、前記第１記憶素子が前記第２状態となり、かつ前記第２記憶素子が前記第３状態となり、
前記第１記憶素子の第２端および前記第２記憶素子の第１端と接続される信号線から、出力信号が出力されることを特徴とする記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置に関するものである。
【背景技術】
【０００２】
電源が供給されていないときであっても、記憶内容を保持することが可能な（不揮発性）半導体メモリとして、抵抗変化型のメモリ（ＦｅＲＡＭ、ＭＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等）が知られている。
【０００３】
抵抗変化型のメモリの各メモリセルは、記憶する論理値（“１”、“０”など）に応じて抵抗値が変化する記憶素子から構成される。各メモリセルに記憶されている論理値は、記憶素子に流れる電流の大きさによって判別される。
【０００４】
このような抵抗変化型のメモリにおいて、電源供給が一度遮断されてから再開されたあとに、高速に復帰するための手段として、抵抗変化型メモリの各記憶素子とフリップフロップとを組み合わせる技術が提案されている（例えば、特許文献１）。特許文献1には、ＭＴＪ素子とフリップフロップとを組み合わせて、不揮発性のフリップフロップを構成する方法が開示されている。
【特許文献１】特開２００８−８５５７０公報
【非特許文献１】角南英夫著  「半導体メモリ」  コロナ社  ｐｐ．１０８−１２８  ２００８年６月
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の抵抗変化型メモリでは、各メモリセルの論理値を、記憶素子に流れる電流の大小により判別する。そのため、メモリセルごとに、記憶素子を流れる電流を電圧に変換するための回路や、記憶素子を流れる電流の大小を判別するために用いる参照電流の生成回路などが必要となり、回路規模が大きくなるという問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであって、回路規模を削減することができる記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一実施形態に係る記憶装置は、第１状態での抵抗値が第１の値となり、第２状態での抵抗値が前記第１の値よりも大きい第２の値となる第１記憶素子と、第３状態での抵抗値が第３の値となり、第４状態での抵抗値が前記第３の値よりも大きい第４の値となる第２記憶素子とを備え、前記第１記憶素子の第１端は、電圧が第１値の第１信号線と接続され、前記第１記憶素子の第２端は、前記第２記憶素子の第１端と接続され、前記第２記憶素子の第２端は、電圧が第２値の第２信号線と接続され、前記第１値が前記第２値よりも大きく、前記第１信号線から前記第２信号線へ、前記第１記憶素子および前記第２記憶素子を介して電流が流れると、前記第１記憶素子が前記第１状態となり、かつ前記第２記憶素子が前記第４状態となり、前記第２値が前記第１値よりも大きく、前記第２信号線から前記第１信号線へ、前記第１記憶素子および前記第２記憶素子を介して電流が流れると、前記第１記憶素子が前記第２状態となり、かつ前記第２記憶素子が前記第３状態となり、前記第１記憶素子の第２端および前記第２記憶素子の第１端と接続される信号線から、出力信号が出力されることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、回路規模を削減することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について説明する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る記憶装置１００を示すブロック図である。
【００１１】
第１の実施形態に係る記憶装置１００は、記憶素子１０Ａと、記憶素子１０Ｂとを備える。記憶素子１０Ａと記憶素子１０Ｂとは、直列に接続される。記憶素子１０Ａの一端は、入力信号線ＩＮと接続される。記憶素子１０Ａの他端は、記憶素子１０Ｂおよび出力信号線ＯＵＴと接続される。記憶素子１０Ｂの一端は、記憶素子１０Ｂおよび出力信号線ＯＵＴと接続される。記憶素子１０Ａの他端は、入力信号線ＩＮ’と接続される。
【００１２】
記憶素子１０Ａ、１０Ｂは、論理値を記憶する。記憶素子１０Ａ、１０Ｂに記憶された論理値は、出力信号線ＯＵＴから出力される。
【００１３】
記憶素子１０Ａ、１０Ｂは、第一の抵抗状態（論理値“１”）と、第二の抵抗状態（論理値“０”）とを取りうる記憶素子である。記憶素子１０Ａ、１０Ｂに電流が流れたときの方向によって、記憶素子１０Ａ、１０Ｂは、“１”（第一の抵抗状態）、あるいは“０”（第二の抵抗状態）となる。記憶素子１０Ａ、１０Ｂの例としては、ＭＲＡＭで用いられているＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ：磁気トンネル結合）素子や、ＲｅＲＡＭで用いられているＣＭＲ（Ｃｏｌｏｓｓａｌ  Ｅｌｅｃｔｒｏ−Ｒｅｓｉｓｔａｎｃｅ：電解誘起巨大抵抗変化）素子などがある。
【００１４】
記憶素子１０Ａは、入力信号線ＩＮから入力信号線ＩＮ’へと電流が流れると、“１”（第一の抵抗状態）となる。記憶素子１０Ａは、入力信号線ＩＮ’から入力信号線ＩＮへと電流が流れると、“０”（第二の抵抗状態）となる。
【００１５】
記憶素子１０Ｂは、入力信号線ＩＮから入力信号線ＩＮ’へと電流が流れると、“０”（第二の抵抗状態）となる。記憶素子１０Ｂは、入力信号線ＩＮ’から入力信号線ＩＮへと電流が流れると、“１”（第一の抵抗状態）となる。
【００１６】
図２は、記憶素子１０Ａ、１０ＢがＭＴＪ素子によって構成された場合の記憶装置１００の構成を示す図である。
【００１７】
記憶素子１０Ａは、自由層（両方向矢印）が上側（入力信号線ＩＮ側）にあり、固定層（一方向矢印）が下側（入力信号線ＩＮ’側）にある。記憶素子１０Ｂは、固定層（一方向矢印）が上側（入力信号線ＩＮ側）にあり、自由層（両方向矢印）が下側（入力信号線ＩＮ’側）にある。このように記憶素子１０Ａ、１０Ｂの固定層と自由層を配置することで、記憶素子１０Ａ、記憶素子１０Ｂの固定層の向きを同一方向にすることができる。
【００１８】
第１の実施形態に係る記憶装置１００において、記憶素子１０Ａ、１０Ｂの双方を上記と逆向きに配置してもかまわない。
【００１９】
図３は、記憶素子１０Ａ、１０Ｂに記憶された論理値の読み出しを示す図である。記憶素子１０Ａの抵抗値はＡＲ（Ａは０以上の整数）である。記憶素子１０Ｂの抵抗値はＢＲ（Ｂは０以上の整数）である。入力信号線ＩＮはＶｒｅａｄが印加される。入力信号線ＩＮ’はＧＮＤ（＝０Ｖ）とされる。
【００２０】
入力信号線ＩＮと入力信号線ＩＮ’との間に電圧が印加されたときの出力信号線ＯＵＴの電圧を測定することで、記憶素子１０Ａ、１０Ｂに記憶された論理値が読み出される。出力信号線ＯＵＴの電圧は、［Ｖｒｅａｄ×｛Ｂ／（Ａ＋Ｂ）｝］となる。
【００２１】
出力信号線ＯＵＴの電圧が論理値“１”の最小入力電圧（第１閾値）以上（ＨＩＧＨ）であれば、記憶装置１００から論理値“１”が読み出される。出力信号線ＯＵＴの電圧が論理値“０”の最大入力電圧（第２閾値）以下（ＬＯＷ）であれば、記憶装置１００から論理値“０”が読み出される。
【００２２】
以下では、電源電圧（Ｖｒｅａｄ）を１Ｖとする。記憶素子１０Ａ、１０Ｂの第一の抵抗状態（“１”）の抵抗値をＲとし、第二の抵抗状態（“０”）の抵抗値を３Ｒとする。
【００２３】
図４は、記憶装置１００への論理値“１”の書き込みを示す図である。
【００２４】
記憶装置１００（記憶素子１０Ａ、１０Ｂ）へ論理値“１”を書き込む場合、入力信号線ＩＮから入力信号線ＩＮ’の方向へ電流を流す（図４）。記憶素子１０Ａは、“１”（第一の抵抗状態：抵抗値Ｒ）となる。記憶素子１０Ｂは、“０”（第二の抵抗状態：抵抗値３Ｒ）となる。図３に示すように、入力信号線ＩＮに１Ｖを印加し、入力信号線ＩＮ’をＧＮＤとすると、出力信号線ＯＵＴの電圧は、０．７５Ｖ（“１”）となる。このように、記憶素子１０Ａが“１”となり、記憶素子１０Ｂが“０”となることで、記憶装置１００に“１”が記憶される。
【００２５】
図５は、記憶装置１００への論理値“０”の書き込みを示す図である。
【００２６】
記憶装置１００（記憶素子１０Ａ、１０Ｂ）へ論理値“０”を書き込む場合、入力信号線ＩＮ’から入力信号線ＩＮの方向へ電流を流す（図５）。記憶素子１０Ａは、“０”（第二の抵抗状態：抵抗値３Ｒ）となる。記憶素子１０Ｂは、“１”（第一の抵抗状態：抵抗値Ｒ）となる。図３に示すように、入力信号線ＩＮに１Ｖを印加し、入力信号線ＩＮ’をＧＮＤとすると、出力信号線ＯＵＴの電圧は、０．２５Ｖとなる。このように、記憶素子１０Ａが“０”となり、記憶素子１０Ｂが“１”となることで、記憶装置１００に“０”が記憶される。
【００２７】
文献“Ｄｉｇｉｔａｌ  Ｅｌｅｃｔｒｏｎｉｃｓ  ａｎｄ  Ｄｅｓｉｇｎ  ｗｉｔｈ  ＶＨＤＬ  ｐｐ．１４  Ｆｉｇｕｒｅ１．１２”によれば、電源電圧１ＶのＬＶＣＭＯＳにおいて、論理値“１”の最小入力電圧は０．６５Ｖ、論理値“０”の最大入力電圧は０．３５Ｖとされる。信号線の電圧が０．６５Ｖ以上であれば“１”（ＨＩＧＨ）とされる。信号線の電圧が０．３５Ｖ以下であれば“０”（ＬＯＷ）とされる。
【００２８】
記憶装置１００が電源電圧１Ｖで駆動される場合、出力信号線ＯＵＴの電圧が０．６５Ｖ以上であれば論理値“１”が読み出され、出力信号線ＯＵＴの電圧が０．３５Ｖ以下であれば論理値“０”が読み出される
第一の抵抗状態の抵抗値と、第二の抵抗状態の抵抗値との差が大きいほど、記憶装置１００を安定して動作させることができる。以降は、特に断りが無い場合には、電源電圧を１Ｖ、第一の抵抗状態（“１”）の抵抗値をＲ、第二の抵抗状態（“０”）の抵抗値を３Ｒとする。なお、必ずしもこの値である必要は無い。
【００２９】
このように、第１の実施形態に係る記憶装置１００によれば、流れる電流の向きによって抵抗値が変化する記憶素子を、直列かつ逆向きに接続することで、記憶素子の抵抗変化を読み取るための回路の回路規模を削減することができる。
【００３０】
なお、第１の実施形態に係る記憶装置１００では、記憶装置１００に記憶されている論理値を読み出すときに、入力信号線ＩＮに電源電圧（１Ｖ）を印加し、入力信号線ＩＮ’をＧＮＤとするものとした。
【００３１】
しかし、入力信号線ＩＮに印加する電圧をロジックに供給する電源電圧よりも大きな値とし、また、入力信号線ＩＮ’の接地電圧をロジックに供給する接地電圧よりも小さな値とすることができる。
【００３２】
例えば、入力信号線ＩＮに１．５Ｖを印加し、入力信号線ＩＮ’に−０．５Ｖを印加することによって、記憶装置１００に論理値“１”が記憶されている場合に、出力信号線ＯＵＴの電圧を１．０Ｖとすることができる。また、記憶装置１００に論理値“０”が記憶されている場合に、出力信号線ＯＵＴの電圧を０Ｖとすることができる。
【００３３】
このようにすることで、記憶素子の抵抗値に揺らぎがある場合であっても、記憶装置１００に記憶されている論理値を誤判断することを防ぎ、より安定した動作を実現することができる。
【００３４】
（第２の実施形態）
以降の実施形態にかかる記憶装置では、記憶装置に対して揮発性の書き込みと読み出し、および不揮発性の書き込みと読み出しの双方を行うことができる。揮発性とは、電源遮断時に情報が失われる性質を言う。不揮発性とは、電源遮断時であっても情報が失われない性質を言う。これらを、以下のように、区別して記載する。
【００３５】
記憶装置への揮発性の書き込みをロード処理と呼ぶ。揮発性の書き込み（ロード処理）によって書き込まれた情報を記憶装置から読み出す処理をストア処理と呼ぶ。記憶装置への不揮発性の書き込みをバックアップ処理と呼ぶ。不揮発性の書き込み（バックアップ処理）によって書き込まれた情報を記憶装置から読み出す処理をリストア処理と呼ぶ。記憶素子１０Ａ、１０Ｂに対する書き込み、読み出しについては、単に、書き込み、読み出しと呼ぶ。
【００３６】
図６は、第２の実施形態に係る記憶装置２００の構成を示すブロック図である。
【００３７】
第２の実施形態に係る記憶装置２００は、インバータ２０Ａと、インバータ２０Ｂと、第１の実施形態に係る記憶装置１００とを備える。インバータ２０Ａの出力端子は、インバータ２０Ｂの入力端子と接続される。インバータ２０Ｂの出力端子は、インバータ２０Ａの入力端子と接続される。第１の実施形態に係る記憶装置１００の入力信号線ＩＮは、端子Ａと接続される。第１の実施形態に係る記憶装置１００の入力信号線ＩＮ’は、端子Ｃと接続される。第１の実施形態に係る記憶装置１００の出力信号線ＯＵＴは、端子Ｂと接続される。
【００３８】
入力信号Ｄが“１”の場合、端子Ａと出力信号Ｑ’は“０”、端子Ｃは“１”となる。入力信号Ｄが“０”の場合、端子Ａと出力信号Ｑ’は“１”、端子Ｃは“０”となる。
【００３９】
インバータ２０Ａとインバータ２０Ｂとは、ラッチ回路を構成する。インバータ２０Ａとインバータ２０Ｂ（ラッチ回路）が保持する論理値は、揮発性である。第１の実施形態に係る記憶装置１００が記憶する論理値は、不揮発性である。
【００４０】
このように、第２の実施形態に係る記憶装置２００によれば、ラッチ回路と、第１の実施形態に係る不揮発性の記憶装置１００とを組み合わせることで、ラッチ回路が記憶する論理値を、小さな回路規模で簡便に不揮発性の記憶装置２００へバックアップすることができる。
【００４１】
さらに、ＳＲＡＭのメモリセルを、第２の実施形態にかかる記憶装置２００のラッチ回路とすれば、ＳＲＡＭの記憶内容を簡便に、不揮発性の記憶領域へバックアップすることができる。
【００４２】
（第２の実施形態の変形例１）
図７は、第２の実施形態の変形例１に係る記憶装置２１０の構成を示すブロック図である。
【００４３】
第２の実施形態の変形例１に係る記憶装置２１０は、インバータ２０Ａと、インタバータＢと、記憶素子１０Ａと、記憶素子１０Ｂと、選択回路３０Ａと、選択回路３０Ｂと、選択回路３０Ｃとを備える。
【００４４】
インバータ２０Ａとインバータ２０Ｂとは、ラッチ回路を構成する。
【００４５】
記憶素子１０Ａと記憶素子１０Ｂとは、第１の実施形態に係る記憶装置１００を構成する。
【００４６】
端子Ｄから端子Ｅへ電流が流れると、記憶素子１０Ａは、“１”（第一の抵抗状態：抵抗値Ｒ）となる。端子Ｅから端子Ｄへ電流が流れると、記憶素子１０Ａは、“０”（第二の抵抗状態：抵抗値３Ｒ）となる。
【００４７】
端子Ｅから端子Ｆへ電流が流れると、記憶素子１０Ｂは、“０”（第二の抵抗状態：抵抗値３Ｒ）となる。端子Ｆから端子Ｅへ電流が流れると、記憶素子１０Ｂは、“１”（第一の抵抗状態：抵抗値Ｒ）となる。
【００４８】
選択回路３０Ａは、記憶素子１０Ａの一端（端子Ｄ）をインバータ２０Ａの出力端子（端子Ａ）と接続するか、記憶素子１０Ａの一端（端子Ｄ）を電源電圧の供給線の一方と接続するか、記憶素子１０Ａの一端（端子Ｄ）を開放する。
【００４９】
インバータ２０Ａ、２０Ｂが保持する論理値を記憶素子１０Ａ、１０Ｂへ書き込む場合（バックアップ処理）、選択回路３０Ａは、記憶素子１０Ａの一端（端子Ｄ）を、インバータ２０Ａの出力端子（端子Ａ）と接続する。
【００５０】
記憶素子１０Ａ、１０Ｂに記憶された論理値をインバータ２０Ａ、２０Ｂへ保持させる場合（リストア処理）、選択回路３０Ａは、記憶素子１０Ａの一端（端子Ｄ）を、電源電圧の供給線と接続する。
【００５１】
インバータ２０Ａ、２０Ｂ（ラッチ回路）に対してストア処理あるいはロード処理を行う場合、選択回路３０Ａは、記憶素子１０Ａの一端（端子Ｄ）を開放する。
【００５２】
選択回路３０Ｂは、記憶素子１０Ｂの一端（端子Ｆ）をインバータ２０Ｂの出力端子（端子Ｃ）と接続するか、記憶素子１０Ｂの一端（端子Ｆ）を接地するか、記憶素子１０Ｂの一端（端子Ｆ）を開放する。
【００５３】
インバータ２０Ａ、２０Ｂが保持する論理値を記憶素子１０Ａ、１０Ｂへ書き込む場合（バックアップ処理）、選択回路３０Ｂは、記憶素子１０Ｂの一端（端子Ｆ）を、インバータ２０Ｂの出力端子（端子Ｃ）と接続する。
【００５４】
記憶素子１０Ａ、１０Ｂに記憶された論理値をインバータ２０Ａ、２０Ｂへ保持させる場合（リストア処理）、選択回路３０Ｂは、記憶素子１０Ｂの一端（端子Ｆ）を接地する。
【００５５】
インバータ２０Ａ、２０Ｂ（ラッチ回路）に対してストア処理あるいはロード処理を行う場合、選択回路３０Ｂは、記憶素子１０Ｂの一端（端子Ｃ）を開放する。
【００５６】
選択回路３０Ｃは、記憶素子１０Ａと記憶素子１０Ｂの接続部（端子Ｅ）を、インバータ２０Ａの出力と、インバータ２０Ｂの入力の接続部（端子Ｂ）と、短絡させるか、開放させる。
【００５７】
記憶素子１０Ａ、１０Ｂに記憶された論理値をインバータ２０Ａ、２０Ｂへ保持させる場合（リストア処理）、選択回路３０Ｃは、端子Ｅと端子Ｂとを短絡させる。それ以外の場合、選択回路３０Ｃは、端子Ｅと端子Ｂを開放する。
【００５８】
図８は、第２の実施形態の変形例１に係る記憶装置２１０の実現例２１１を示す図である。
【００５９】
記憶素子１０Ａ、１０Ｂは、ＭＴＪ素子（ＭＴＪ１、ＭＴＪ２）である。なお、記憶素子１０Ａ、１０Ｂは、ＣＭＲ素子であってもかまわない。
【００６０】
選択回路３０Ａは、制御信号ＮＶ＿Ｗによって制御され、端子Ｄと端子Ａとを接続するトランジスタ３１Ａと、制御信号ＮＶ＿Ｒによって制御され、端子Ｄと電源供給線とを接続するトランジスタ３２Ａとからなる。
【００６１】
選択回路３０Ｂは、制御信号ＮＶ＿Ｗによって制御され、端子Ｆと端子Ｃとを接続するトランジスタ３１Ｂと、制御信号ＮＶ＿Ｒによって制御され、端子Ｆを接地するトランジスタ３２Ｂとからなる。
【００６２】
選択回路３０Ｃは、制御信号ＮＶ＿Ｒによって制御され、端子Ｅと端子Ｂとを接続するトランジスタ３１Ｃからなる。
【００６３】
フリップフロップとして動作するときは、制御信号ＮＶ＿Ｗと、制御信号ＮＶ＿Ｒとは無効とされる。バックアップ処理を行う場合には、制御信号ＮＶ＿Ｗのみが有効とされる。リストア処理を行う場合には、制御信号ＮＶ＿Ｒのみが有効とされる。
【００６４】
図９は、記憶装置２１０がフリップフロップとして動作するとき（制御信号ＮＶ＿Ｗ：無効、制御信号ＮＶ＿Ｒ：無効）の記憶装置２１０の構成の模式図である。
【００６５】
不揮発性の記憶素子１０Ａ、１０Ｂに対してバックアップ処理、リストア処理を行わない場合、選択回路３０Ａと選択回路３０Ｂと選択回路３０Ｃとにより、記憶素子１０Ａと記憶素子１０Ｂは開放される。記憶装置２１０は、インバータ２０Ａとインバータ２０Ｂから構成されるラッチ回路として動作する。
【００６６】
図１０は、記憶装置２１０がバックアップ処理をおこなうとき（制御信号ＮＶ＿Ｗ：有効、制御信号ＮＶ＿Ｒ：無効）の記憶装置２１０の構成の模式図である。
【００６７】
不揮発性の記憶素子１０Ａ、１０Ｂに対してバックアップ処理を行う場合、選択回路３０Ａによって端子Ａと端子Ｄが接続され、選択回路３０Ｂによって端子Ｆと端子Ｃが接続され、選択回路３０Ｃによって端子Ｅと端子Ｂとが開放される。
【００６８】
インバータ２０Ａが“１”を出力し、インバータ２０Ｂが“０”を出力する場合、端子Ａから端子Ｃへ、記憶素子１０Ａおよび記憶素子１０Ｂを介して電流が流れる。よって、記憶素子１０Ａは“１”となり、記憶素子１０Ｂは“０”となる。
【００６９】
インバータ２０Ａが“０”を出力し、インバータ２０Ｂが“１”を出力する場合、端子Ｃから端子Ａへ、記憶素子１０Ａおよび記憶素子１０Ｂを介して電流が流れる。よって、記憶素子１０Ａは“０”となり、記憶素子１０Ｂは“１”となる。
【００７０】
このようにして、不揮発性の記憶素子１０Ａ、１０Ｂに、インバータ２０Ａ、２０Ｂが保持する論理値が記憶（バックアップ）される。
【００７１】
図１１は、記憶装置２１０がリストア処理を行うとき（制御信号ＮＶ＿Ｗ：無効、制御信号ＮＶ＿Ｒ：有効）の記憶装置２１０の構成の模式図である。
【００７２】
不揮発性の記憶素子１０Ａ、１０Ｂからリストア処理を行う場合、選択回路３０Ａによって端子Ｄが電源供給線と接続され、選択回路３０Ｂによって端子Ｆが接地され、選択回路３０Ｃによって端子Ｅと端子Ｂとが短絡される。そして、端子Ｆと端子Ｄとの間に電源電圧が印加され、記憶素子１０Ａと記憶素子１０Ｂの分圧が端子Ｅ、選択回路３０Ｃ、および端子Ｂを介してインバータ２０Ｂへ入力される。
【００７３】
例えば、出力Ｑ’が“１” （インバータ２０Ａの出力”１“、インバータ２０Ｂの出力”０“）のときにバックアップ処理がなされ、その後リストア処理がなされた場合、端子Ｅ及び端子Ｂの電圧は０．７５Ｖとなり、インバータ２０Ｂへの入力は“１”となる。そして、インバータ２０Ｂの出力は“０”となり、インバータ２０Ａの出力は“１”となり、出力Ｑ’は“１”となる。
【００７４】
また例えば、出力Ｑ’が“０”（インバータ２０Ａの出力”０“、インバータ２０Ｂの出力”１“）のときにバックアップ処理がなされ、その後リストア処理がなされた場合、端子Ｅ及び端子Ｂの電圧は０．２５Ｖとなり、インバータ２０Ｂへの入力は“０”となる。そして、インバータ２０Ｂの出力は“１”となり、インバータ２０Ａの出力は“０”となり、出力Ｑ’は“０”となる。
【００７５】
このようにして、インバータ２０Ａ、２０Ｂが保持する論理値が、不揮発性の記憶素子１０Ａ、１０Ｂに保持（リストア）される。
【００７６】
このように、第２の実施形態の変形例１に係る記憶装置２１０では、ラッチ回路と、第１の実施形態に係る不揮発性の記憶装置２１０とを組み合わせる際に選択回路を介することで、第２の実施形態に係る記憶装置２１０の効果に加えて、フリップフロップとして動作する際の処理速度を向上させるとともに、消費電力を低減することができる。
【００７７】
なお、リストア処理を行う場合、ＭＴＪ素子のように、“１”と“０”で抵抗変化率の小さい素子では特に、制御信号ＮＶ＿Ｒを有効にした後電源電圧Ｖｄｄを立ち上げることで、より安定した動作を実現できる。ＣＭＲ素子のように、“１”と“０”で抵抗変化率の大きな素子では、電源電圧Ｖｄｄを立ち上げたあとに制御信号ＮＶ＿Ｒを有効にしても、安定して動作する。
【００７８】
また、バックアップ処理を行う場合、端子Ａと端子Ｃとの間のＯＮ抵抗（選択回路３０Ａと選択回路３０Ｂとを構成するトランジスタのＯＮ抵抗）が、インバータ２０Ａ、インバータ２０ＢのＯＮ抵抗（インバータ２０Ａとインバータ２０Ｂとを構成するトランジスタのＯＮ抵抗）と比較して十分に大きくない場合、端子Ａと端子Ｃとの間の電位が降下することがある。この場合、バックアップ処理を行う時間、即ち、制御信号ＮＶ＿Ｗを有効とする時間を長くすることで、安定的な書き込みを実現することができる。
【００７９】
（第２の実施形態の変形例２）
図１２は、第２の実施形態の変形例２に係る記憶装置２２０の構成を示すブロック図である。
【００８０】
第２の実施形態の変形例２に係る記憶装置２２０は、第２の実施形態の変形例１に係る記憶装置２１０と比較して、インバータ２０Ｃと、選択回路３０Ｄとをさらに備える点が相違する。以下では、第２の実施形態の変形例１に係る記憶装置２１０との相違点であるインバータ２０Ｃと、選択回路３０Ｄとの構成と動作を中心に説明する。
【００８１】
インバータ２０Ｃは、端子Ｅからの信号を入力とし、出力信号を端子Ｈへと出力する。
【００８２】
選択回路３０Ｄは、インバータ２０Ｃの出力端子（端子Ｈ）を、インバータ２０Ｂの出力とインバータ２０Ａの入力の接続部（端子Ｇ）と、短絡させるか、開放させる。
【００８３】
記憶素子１０Ａ、１０Ｂに記憶された論理値をインバータ２０Ａ、２０Ｂへ保持させる場合（リストア処理）、選択回路３０Ｄは、端子Ｈと端子Ｇとを短絡する。それ以外の場合、選択回路３０Ｄは、端子Ｈを開放する。
【００８４】
図１３は、第２の実施形態の変形例２に係る記憶装置２２０の実現例２２１を示す図である。
【００８５】
選択回路３０Ｄは、制御信号ＮＶ＿Ｒによって制御され、端子Ｈと端子Ｇとを接続するトランジスタ３１Ｄからなる。
【００８６】
不揮発性の記憶素子１０Ａ、１０Ｂからリストア処理を行う場合（制御信号ＮＶ＿Ｗ：無効、制御信号ＮＶ＿Ｒ：有効）、選択回路３０Ａによって端子Ｄが電源供給線と接続され、選択回路３０Ｂによって端子Ｆが接地され、選択回路３０Ｃによって端子Ｅと端子Ｂとが接続され、選択回路３０Ｄによって端子Ｈと端子Ｇとが接続される。
【００８７】
出力Ｑ’が“１”（インバータ２０Ａの出力”１“、インバータ２０Ｂの出力”０“）のときにバックアップ処理がなされ、その後リストア処理がなされたとする。
【００８８】
端子Ｅの電圧は０．７５Ｖとなり、インバータ２０Ｂおよびインバータ２０Ｃへの入力は“１”となる。そして、インバータ２０Ｂおよびインバータ２０Ｃの出力は“０”となる。インバータ２０Ｂ、Ｃの出力“０”はインバータ２０Ａに入力される。インバータ２０Ａの出力は“１”となり、出力Ｑ’は“１”となる。
【００８９】
出力Ｑ’が“０”（インバータ２０Ａの出力”０“、インバータ２０Ｂの出力”１“）のときにバックアップ処理がなされ、その後リストア処理がなされたとする。
【００９０】
端子Ｅの電圧は０．２５Ｖとなり、インバータ２０Ｂおよびインバータ２０Ｃへの入力は“０”となる。そして、インバータ２０Ｂおよびインバータ２０Ｃの出力は“１”となる。インバータ２０Ｂ、Ｃの出力“１”はインバータ２０Ａに入力される。インバータ２０Ａの出力は“０”となり、出力Ｑ’は“０”となる。
【００９１】
このようにして、不揮発性の記憶素子１０Ａ、１０Ｂが記憶する論理値が、インバータ２０Ａ、２０Ｂに保持（リストア）される。
【００９２】
このように、第２の実施形態の変形例２に係る記憶装置２２０では、インバータ２０Ｃと選択回路３０Ｄとをさらに設け、記憶素子１０Ａ、１０Ｂの分圧をラッチ回路へ伝える経路を増やすことで、第２の実施形態の変形例１に係る記憶装置２１０の効果に加えて、不揮発性の記憶装置２２０に記憶された論理値をラッチ回路へ保持させる（リストア処理）場合に、より安定した動作を実現することができる。
【００９３】
（第２の実施形態の変形例３）
図１４は、第２の実施形態の変形例３に係る記憶装置２３０の構成を示す図である。
【００９４】
第２の実施形態の変形例３に係る記憶装置２３０は、第２の実施形態の変形例１に係る記憶装置２１０と比較して、記憶素子１０Ａ’と、記憶素子１０Ｂ’と、選択回路３０Ｃ’とをさらに備える点が相違する。以下では、第２の実施形態の変形例１に係る記憶装置２３０との相違点である記憶素子１０Ａ’と、記憶素子１０Ｂ’と、選択回路３０Ｃ’との構成と動作を中心に説明する。
【００９５】
第２の実施形態の変形例３に係る記憶装置２３０では、記憶素子１０Ａ’と記憶素子１０Ｂ’、記憶素子１０Ａと記憶素子１０Ｂ、記憶素子１０Ａと記憶素子１０Ａ’、および記憶素子１０Ｂと記憶素子１０Ｂ’は、互いに抵抗状態が逆になるように接続される。
【００９６】
記憶素子１０Ａと記憶素子１０Ｂ’は、端子Ｄから端子Ｆへと電流が流れると、“１”（第一の抵抗状態）となる。記憶素子１０Ａと記憶素子１０Ｂ’は、端子Ｆから端子Ｄへと電流が流れると、“０”（第二の抵抗状態）となる。
【００９７】
記憶素子１０Ｂと記憶素子１０Ａ’は、端子Ｆから端子Ｄへと電流が流れると、“０”（第二の抵抗状態）となる。記憶素子１０Ｂと記憶素子１０Ａ’は、端子Ｄから端子Ｆへと電流が流れると、“１”（第一の抵抗状態）となる。
【００９８】
選択回路３０Ｃ’は、記憶素子１０Ａ’と記憶素子１０Ｂ’との接続部（端子Ｈ）を、インバータ２０Ｂの出力とインバータ２０Ａの入力の接続部（端子Ｇ）と、短絡させるか、開放させる。
【００９９】
記憶素子１０Ａ、１０Ｂ、１０Ａ’、１０Ｂ’に記憶された論理値をインバータ２０Ａ、２０Ｂへ保持させる場合（リストア処理）、選択回路３０Ｃ’は、端子Ｈと端子Ｇとを短絡する。それ以外の場合、選択回路３０Ｃ’は、端子Ｈを開放する。
【０１００】
図１５は、第２の実施形態の変形例３に係る記憶装置２３０の実現例を示す図である。
【０１０１】
記憶素子１０Ａ’、１０Ｂ’は、ＭＴＪ素子（ＭＴＪ１’、ＭＴＪ２’）である。なお、記憶素子１０Ａ’、１０Ｂ’は、ＣＭＲ素子であっても良い。
【０１０２】
選択回路３０Ｃ’は、制御信号ＮＶ＿Ｒによって制御され、端子Ｈと端子Ｇとを接続するトランジスタ３１Ｃ’とからなる。
【０１０３】
不揮発性の記憶素子１０Ａ、１０Ｂ、１０Ａ’、１０Ｂ’に対してバックアップ処理を行う場合（制御信号ＮＶ＿Ｗ：有効、制御信号ＮＶ＿Ｒ：無効）、選択回路３０Ａによって端子Ａと端子Ｄが接続され、選択回路３０Ｂによって端子Ｆと端子Ｃが接続され、選択回路３０Ｃによって端子Ｅと端子Ｂとが開放され、選択回路３０Ｃ’によって端子Ｈと端子Ｇとが開放される。
【０１０４】
インバータ２０Ａが“１”を出力し、インバータ２０Ｂが“０”を出力する場合、端子Ａから端子Ｃへ、記憶素子１０Ａ、１０Ｂ、１０Ａ’、１０Ｂ’を介して電流が流れる。よって、記憶素子１０Ａ、１０Ｂ’は“１”となり、記憶素子１０Ｂ、１０Ａ’は“０”となる。
【０１０５】
インバータ２０Ａが“０”を出力し、インバータ２０Ｂが“１”を出力する場合、端子Ｃから端子Ａへ、記憶素子１０Ａ、１０Ｂ、１０Ａ’、１０Ｂ’を介して電流が流れる。よって、記憶素子１０Ａ、１０Ｂ’は“０”となり、記憶素子１０Ｂ、１０Ａ’は“１”となる。
【０１０６】
このようにして、不揮発性の記憶素子１０Ａ、１０Ｂ、１０Ａ’、１０Ｂ’に、インバータ２０Ａ、２０Ｂが保持する論理値が記憶（バックアップ）される。
【０１０７】
不揮発性の記憶素子１０Ａ、１０Ｂ、１０Ａ’、１０Ｂ’からリストア処理を行う場合（制御信号ＮＶ＿Ｗ：無効、制御信号ＮＶ＿Ｒ：有効）、選択回路３０Ａによって端子Ｄが電源供給線と接続され、選択回路３０Ｂによって端子Ｆが接地され、選択回路３０Ｃによって端子Ｅと端子Ｂとが接続され、選択回路３０Ｃ’によって端子Ｈと端子Ｇとが接続される。
【０１０８】
出力Ｑ’が“１”（インバータ２０Ａの出力”１“、インバータ２０Ｂの出力”０“）のときにバックアップ処理がなされ、その後リストア処理がなされたとする。
【０１０９】
端子Ｅの電圧は０．７５Ｖとなり、インバータ２０Ｂへの入力は“１”となる。そして、インバータ２０Ｂは“０”を出力する。また同時に、端子Ｈの電圧は０．２５Ｖとなり、インバータ２０Ａへの入力は“０”となる。そして、インバータ２０Ａは“１”を出力する。そして、出力Ｑ’は “１”となる。
【０１１０】
出力Ｑ’が“０”（インバータ２０Ａの出力”０“、インバータ２０Ｂの出力”１“）のときにバックアップ処理がなされ、その後リストア処理がなされたとする。
【０１１１】
端子Ｅの電圧は０．２５Ｖとなり、インバータ２０Ｂへの入力は“０”となる。そして、インバータ２０Ｂは“１”を出力する。また同時に、端子Ｈの電圧は０．７５Ｖとなり、インバータ２０Ａへの入力は“１”となる。そして、インバータ２０Ａは“０”を出力する。そして、出力Ｑ’は“０”となる。
【０１１２】
このようにして、不揮発性の記憶素子１０Ａ、１０Ｂ、１０Ａ’、１０Ｂ’が記憶する論理値が、インバータ２０Ａ、２０Ｂに保持（リストア）される。
【０１１３】
このように、第２の実施形態の変形例３に係る記憶装置２３０では、記憶素子１０Ａ’、１０Ｂ’と選択回路３０Ｃ’とをさらに設け、記憶素子１０Ａ、１０Ｂの分圧をラッチ回路へ伝える経路を増やすことで、第２の実施形態の変形例１に係る記憶装置２１０の効果に加えて、不揮発性の記憶装置２３０に記憶された論理値をラッチ回路へ保持させる（リストア処理）場合に、より安定した動作を実現することができる。
【０１１４】
（第３の実施形態）
図１６は、第３の実施形態に係る記憶装置３００の構成を示す図である。
【０１１５】
第３の実施形態に係る記憶装置３００は、第２の実施形態の変形例１に係る記憶装置２１０（図７）と比較して、スイッチ４０Ａと、スイッチ４０Ｂとをさらに備える点が相違する。以下では、第２の実施形態の変形例１に係る記憶装置２１０との相違点であるスイッチ４０Ａと、スイッチ４０Ｂとの構成と動作を中心に説明する。
【０１１６】
クロック信号ＣＬＫと、クロック信号ＣＬＫ’とは、互いに反転の関係にある。
【０１１７】
スイッチ４０Ａとスイッチ４０Ｂは、クロック信号ＣＬＫ、ＣＬＫ’によって制御される。スイッチ４０Ａは、入力信号Ｄが入力される信号線と、インバータ２０Ａの入力端子とを、短絡するか、開放する。スイッチ４０Ｂは、インバータ２０Ｂの出力端子と、インバータ２０Ａの入力端子とを、短絡するか、開放する。スイッチ４０Ａとスイッチ４０Ｂのうち、一方が短絡のとき、他方は開放となる。スイッチ４０Ａ、４０Ｂは、パストランジスタなどで構成される。
【０１１８】
図１７は、第３の実施形態に係る記憶装置３００の実現例３０１を示す図である。
【０１１９】
スイッチ４０Ａは、クロック信号ＣＬＫによって制御されるトランジスタ４２Ａと、クロック信号ＣＬＫ’を反転した信号によって制御されるトランジスタ４１Ａとからなる。
【０１２０】
スイッチ４０Ｂは、クロック信号ＣＬＫを反転した信号によって制御されるトランジスタ４１Ｂと、クロック信号ＣＬＫ’によって制御されるトランジスタ４２Ｂとからなる。
【０１２１】
スイッチ４０Ａは、クロック信号ＣＬＫ“１”（クロック信号ＣＬＫ’“０”）の場合は、入力信号Ｄが入力される信号線と、インバータ２０Ａの入力端子とを、短絡する。スイッチ４０Ａは、クロック信号ＣＬＫ“０” （クロック信号ＣＬＫ’“１”）の場合は、入力信号Ｄが入力される信号線と、インバータ２０Ａの入力端子とを、開放する。
【０１２２】
スイッチ４０Ｂは、クロック信号ＣＬＫ“０” （クロック信号ＣＬＫ’“１”）の場合は、インバータ２０Ｂの出力端子と、インバータ２０Ａの入力端子とを、短絡する。スイッチ４０Ｂは、クロック信号ＣＬＫ“１” （クロック信号ＣＬＫ’“０”）の場合は、インバータ２０Ｂの出力端子と、インバータ２０Ａの入力端子とを、開放する。
【０１２３】
クロック信号ＣＬＫ＝“１”の場合には、外部からの入力信号Ｄがインバータ２０Ａに入力される。即ち、インバータ２０Ａ、２０Ｂから構成されるラッチ回路には、外部からの入力信号Ｄが入力される。
【０１２４】
クロック信号ＣＬＫ＝“０”の場合には、インバータ２０Ｂからの出力信号がインバータ２０Ａに入力される。即ち、インバータ２０Ａ、２０Ｂから構成されるラッチ回路は、内部に保持する論理値を保持し続ける。
【０１２５】
このように、第３の実施形態に係る記憶装置３００では、スイッチ４０Ａ、４０Ｂをさらに備えることで、第２の実施形態の変形例１に係る記憶装置２１０の効果に加え、インバータ２０Ａに入力される信号を入力信号Ｄか、インバータ２０Ｂの出力かの一方とすることができ、安定した動作を実現することができる。
【０１２６】
（第３の実施形態の変形例１）
図１８は、第３の実施形態の変形例１に係る記憶装置３１０の構成を示すブロック図である。
【０１２７】
第３の実施形態の変形例１に係る記憶装置３１０は、第２の実施形態の変形例２（図１２、１３）に係る記憶装置２２０と比較して、第３の実施形態に係る記憶装置３００（図１６、１７）が有するスイッチ４０Ａ（トランジスタ４１Ａ、４２Ａ）とスイッチ４０Ｂ（トランジスタ４１Ｂ、４２Ｂ）とをさらに備える点が相違する。
【０１２８】
図１９は、第３の実施形態の変形例１に係る記憶装置３１０の実現例３１１を示す図である。
【０１２９】
このように、第３の実施形態の変形例１に係る記憶装置３１０では、インバータ２０Ｃと選択回路３０Ｄ、ならびにスイッチ４０Ａ、４０Ｂとをさらに備えることで、リストア処理を含め、より安定した動作を実現することができる。
【０１３０】
（第３の実施形態の変形例２）
図２０は、第３の実施形態の変形例２に係る記憶装置３２０の構成を示すブロック図である。
【０１３１】
第３の実施形態の変形例２に係る記憶装置３２０は、第２の実施形態の変形例３に係る記憶装置２３０（図１４、１５）と比較して、第３の実施形態に係る記憶装置３２０（図１６、１７）が有するスイッチ４０Ａ（トランジスタ４１Ａ、４２Ａ）とスイッチ４０Ｂ（トランジスタ４１Ｂ、４２Ｂ）とをさらに備える点が相違する。
【０１３２】
図２１は、第３の実施形態の変形例２に係る記憶装置３２０の実現例３２１を示す図である。
【０１３３】
このように、第３の実施形態の変形例２に係る記憶装置３２０では、記憶素子１０Ａ’、Ｂ’と選択回路３０Ｃ’、ならびにスイッチ４０Ａ、４０Ｂとをさらに備えることで、リストア処理を含め、より安定した動作を実現することができる。
【０１３４】
（第４の実施形態）
図２２は、第４の実施形態に係るＳＲＡＭの不揮発性メモリセル４００を示す図である。
【０１３５】
第４の実施形態に係る不揮発性メモリセル４００は、第２の実施形態の変形例１に係る記憶装置２１０（図７、８）と比較して、ビット線ＢＬと、ビット線ＢＬ’と、ワード線ＷＬと、スイッチＸ（トランジスタ４１Ｘ）と、スイッチＹ（トランジスタ４１Ｙ）とをさらに備える点が相違する。
【０１３６】
スイッチＸは、ワード線ＷＬからの信号によって制御され、ビット線ＢＬとインバータ２０Ａの入力端子とを、短絡するか、開放する。スイッチＹは、ワード線ＷＬからの信号によって制御され、インバータ２０Ａの出力端子とビット線ＢＬ’とを、短絡するか、開放する。
【０１３７】
不揮発性メモリセル４００に対する書込みおよび読出しを行う場合、制御信号ＮＶ＿Ｗと制御信号ＮＶ＿Ｒは無効とされる。不揮発性メモリセル４００は、一般的なＳＲＡＭのメモリセル、即ちインバータ２０Ａとインバータ２０Ｂから構成されるラッチ回路として動作する。
【０１３８】
ラッチ回路に対して論理値を新たに書き込む場合は、ビット線ＢＬに書き込む論理値を、ビット線ＢＬ’に書き込む論理値を反転した論理値をセットし、ワード線を有効にする。インバータ２０Ａ、インバータ２０Ｂで構成されるラッチ回路は、新たに書き込まれた論理値を保持する。
【０１３９】
ラッチ回路から論理値を読み出す場合は、ビット線ＢＬ、ビット線ＢＬ’を一度接地（プルダウン）し、その後ワード線ＷＬを有効にする。ラッチ回路が保持する論理値（インバータ２０Ａの出力）はビット線ＢＬ’へ出力される。ラッチ回路が保持する論理値が反転した論理値（インバータ２０Ｂの出力）は、ビット線ＢＬへと出力される。このようにして読み出し処理が行われる。
【０１４０】
バックアップ処理は、第２の実施形態の変形例１に係る記憶装置２１０と同様、制御信号ＮＶ＿Ｗを有効にすることで行う。インバータ２０Ａの出力（端子Ａ）とインバータ２０Ｂの出力（端子Ｂ）の値に応じて、記憶素子１０Ａと記憶素子１０Ｂの抵抗状態が変化する。
【０１４１】
リストア処理も、第２の実施形態の変形例１に係る記憶装置２１０と同様、制御信号ＮＶ＿Ｒを有効にすることで行う。記憶素子１０Ａと記憶素子１０Ｂの分圧（端子Ｅの電位）が、インバータ２０Ｂ（ラッチ回路）入力される。
【０１４２】
このように、第４の実施形態に係るメモリセル４００では、ＳＲＡＭの各メモリセルを第２の実施形態の変形例１に係る記憶装置２１０によって構成することで、通常のＳＲＡＭと同等の動作を実現できるとともに、小さな回路規模で、ＳＲＡＭの記憶内容を不揮発性の記憶素子へ簡便かつ高速にバックアップすることができる。
【０１４３】
なお、スイッチＸとスイッチＹとは、同一のワード線ＷＬからの信号によって制御されるものとしたが、スイッチＸがワード線ＷＬからの信号によって制御され、スイッチＹが他のワード線ＷＬ’からの信号によって制御されてもかまわない。
【０１４４】
また、図２２では、スイッチＸとスイッチＹとに挟まれる記憶装置は、第２の実施形態の変形例１に係る記憶装置２１０としたが、そのほかの実施形態に係る記憶装置であってもかまわない。
【０１４５】
（第５の実施形態）
図２３は、第５の実施形態に係るフリップフロップ５００の構成を示すブロック図である。
【０１４６】
第５の実施形態に係るフリップフロップ５００は、ラッチ回路Ａと、ラッチ回路Ｂとを備える。ラッチ回路Ａとラッチ回路Ｂとは、直列に接続される。ラッチ回路Ａは、クロック同期機構を有する。ラッチ回路Ｂは、第３の実施形態に係る記憶装置３００である。ラッチ回路Ｂの保持する論理値は、クロック信号ＣＬＫの立ち上がりのタイミングでのラッチ回路Ａの入力Ｄとなる。
【０１４７】
図２４は、第５の実施形態に係るフリップフロップ５００の詳細を示す図である。
【０１４８】
ラッチ回路Ａは、スイッチ４０Ｃ（トランジスタ４１Ｃ、４２Ｃ）と、スイッチ４０Ｄ（トランジスタ４１Ｄ、４２Ｄ）と、インバータ２０Ｃと、インバータ２０Ｄとを備える。ラッチ回路Ａはクロック同期機構を備えていれば良く、図に示した構造に限定されない。ラッチ回路Ｂは、第３の実施形態に係る記憶装置３００に限らず、第３の実施形態の変形例１、２に係る記憶装置３１０、３２０であってもよい。
【０１４９】
スイッチ４０Ｃは、クロック信号ＣＬＫ、ＣＬＫ’に従い、外部からの入力信号が入力される信号線と、インバータ２０Ｃの入力端子とを、短絡するか、開放する。スイッチ４０Ｄは、クロック信号ＣＬＫ、ＣＬＫ’に従い、インバータ２０Ｄの出力端子と、インバータ２０Ｃの入力端子とを、短絡するか、開放する。
【０１５０】
ラッチ回路Ａが備えるスイッチ４０Ｄと、ラッチ回路Ｂが備えるスイッチ４０Ａとは、双方ともに短絡となるか、双方ともに開放となる。ラッチ回路Ａが備えるスイッチ４０Ｃと、ラッチ回路Ｂが備えるスイッチ４０Ｂとは、双方ともに短絡となるか、双方ともに開放となる。スイッチ４０Ａ、４０Ｄが短絡のときは、スイッチ４０Ｂ、４０Ｃは開放となる。スイッチ４０Ａ、４０Ｄが開放のときは、スイッチ４０Ｂ、４０Ｃは短絡となる。
【０１５１】
フリップフロップ５００の通常動作時は、制御信号ＮＶ＿Ｗと制御信号ＮＶ＿Ｒとが無効とされ、ラッチ回路Ｂはラッチ回路Ａと等価となる。
【０１５２】
クロック信号ＣＬＫを“０”として、制御信号ＮＶ＿Ｗを有効にすることで、ラッチ回路Ｂが保持する論理値が、記憶素子１０Ａ、１０Ｂ（ＭＴＪ１、ＭＴＪ２）に記憶（バックアップ）される。
【０１５３】
クロック信号ＣＬＫを“０”として、制御信号ＮＶ＿Ｒを有効とすることで、記憶素子１０Ａ、１０Ｂ（ＭＴＪ１、ＭＴＪ２）に記憶された論理値がラッチ回路Ｂに保持（リストア）される。記憶素子１０Ａ、１０Ｂ（ＭＴＪ１、ＭＴＪ２）に記憶された論理値は、端子Ｂから出力される。
【０１５４】
このように、第５の実施形態に係るフリップフロップ５００では、フリップフロップの後段のラッチ回路Ｂを、第３の実施形態に係る記憶装置３００によって構成することで、通常のフリップフロップと同等の動作を実現できるとともに、小さな回路規模で、フリップフロップの記憶内容を不揮発性の記憶素子へ簡便かつ高速にバックアップすることができる。
【０１５５】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１５６】
【図１】本発明の第１の実施形態に係る記憶装置の構成を示すブロック図。
【図２】本発明の第１の実施形態に係る記憶装置の実現例を示すブロック図。
【図３】本発明の第１の実施形態に係る記憶装置からの論理値の読み出しを示す図。
【図４】本発明の第１の実施形態に係る記憶装置からの論理値“１”の書き込みを示す図。
【図５】本発明の第１の実施形態に係る記憶装置からの論理値“０”の書き込みを示す図。
【図６】本発明の第２の実施形態に係る記憶装置の構成を示すブロック図。
【図７】本発明の第２の実施形態の変形例１に係る記憶装置の構成を示すブロック図。
【図８】本発明の第２の実施形態の変形例１に係る記憶装置の実現例を示すブロック図。
【図９】本発明の第２の実施形態の変形例１に係る記憶装置の動作状態を示す模式図。
【図１０】本発明の第２の実施形態の変形例１に係る記憶装置の動作状態を示す模式図。
【図１１】本発明の第２の実施形態の変形例１に係る記憶装置の動作状態を示す模式図。
【図１２】本発明の第２の実施形態の変形例２に係る記憶装置の構成を示すブロック図。
【図１３】本発明の第２の実施形態の変形例２に係る記憶装置の実現例を示すブロック図。
【図１４】本発明の第２の実施形態の変形例３に係る記憶装置の構成を示すブロック図。
【図１５】本発明の第２の実施形態の変形例３に係る記憶装置の実現例を示すブロック図。
【図１６】本発明の第３の実施形態に係る記憶装置の構成を示すブロック図。
【図１７】本発明の第３の実施形態に係る記憶装置の実現例を示すブロック図。
【図１８】本発明の第３の実施形態の変形例１に係る記憶装置の構成を示すブロック図。
【図１９】本発明の第３の実施形態の変形例１に係る記憶装置の実現例を示すブロック図。
【図２０】本発明の第３の実施形態の変形例２に係る記憶装置の構成を示すブロック図。
【図２１】本発明の第３の実施形態の変形例２に係る記憶装置の実現例を示すブロック図。
【図２２】本発明の第４の実施形態に係るＳＲＡＭの不揮発性メモリセルの構成を示すブロック図。
【図２３】本発明の第５の実施形態に係るフリップフロップの構成を示すブロック図。
【図２４】本発明の第５の実施形態に係るフリップフロップの詳細構成を示すブロック図。
【符号の説明】
【０１５７】
１００、２００、２１０、２１１、２２０、２２１、２３０、２３１、３００、３０１、３１０、３１１、３２０、３２１・・・記憶装置
４００・・・メモリセル
５００・・・フリップフロップ
１０Ａ、１０Ｂ、１０Ａ’、１０Ｂ’・・・記憶素子
２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ・・・インバータ
３０Ａ、３０Ｂ、３０Ｃ、３０Ｃ’、３０Ｄ・・・選択回路
３１Ａ、３２Ａ、３１Ｂ、３２Ｂ、３１Ｃ、３１Ｄ、４１Ａ、４２Ａ、４１Ｂ、４２Ｂ、４１Ｃ、４２Ｃ、４１Ｄ、４２Ｄ・・・トランジスタ
４０Ａ、４０Ｂ・・・スイッチ
ＢＬ、ＢＬ’・・・ビット線
ＷＬ・・・ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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