(57)【要約】【課題】半導体記憶装置のテスト時間を削減する。【解決手段】半導体記憶装置１００に備えられるテスト回路１は、記憶領域に対するアクセス命令をデコードして生成されるタイミング信号と、記憶領域に対応したデータを選択する複数のアドレス信号とが入力され、該タイミング信号と、該タイミング信号を遅延させた信号とから、該タイミング信号の遷移に応じて、カラム選択のタイミングを示すワンショットパルス信号を生成し、タイミング信号が立ち上がるとき、該ワンショットパルス信号と共に、カラムアドレス信号として複数のアドレス信号とを出力する。また、テスト回路１は、タイミング信号が立ち下がるとき、生成したワンショットパルス信号と、複数のアドレス信号のうち少なくとも１つのアドレス信号を反転させた当該複数のアドレス信号をカラムアドレス信号として出力する。【選択図】図１
2010108550.tif 000002
【特許請求の範囲】
【請求項１】
記憶領域に対するアクセス命令をデコードして生成されるタイミング信号と、前記記憶領域に対応したデータを選択する複数のアドレス信号とが入力され、該タイミング信号と、該タイミング信号を遅延させた信号とから、該タイミング信号の遷移に応じて、カラム選択のタイミングを示すワンショットパルス信号を生成し、前記タイミング信号が立ち上がるとき、該ワンショットパルス信号と共に、カラムアドレス信号として前記複数のアドレス信号とを出力し、前記タイミング信号が立ち下がるとき、該ワンショットパルス信号と共に、前記複数のアドレス信号のうち少なくとも１つのアドレス信号を反転させた該複数のアドレス信号を前記カラムアドレス信号として出力するテスト回路
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記テスト回路は、
入力された前記タイミング信号と、前記ワンショットパルス信号とのいずれかの信号が、外部から入力され、パラレルテストを行うことを示すテストモード信号により選択して出力する選択回路を備える
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
ロウ方向とカラム方向との複数の交点に記憶素子が配置されたメモリセルアレイ
を備え、
前記カラムアドレス信号は、前記メモリセルアレイに対して入出力するデータのカラムを選択し、
前記ワンショットパルス信号により、前記選択したカラムの前記記憶素子に接続されたセンスアンプを活性化する
ことを特徴とする請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テスト時間を削減できる半導体記憶装置に関する。
【背景技術】
【０００２】
近年、複数の半導体記憶装置、例えば、ＤＤＲ−ＲＡＭ（Double Data Rate − Random Access Memory）などを同時に検査するパラレルテストでは、テスタは、通常の動作のときに入力されるクロック信号に比べ低速のクロック信号を半導体記憶装置に入力して、半導体記憶装置のデータ入出力機能及び記憶素子に対してテストを行っている。このとき、半導体記憶装置は、読み出し命令又は書き込み命令と、カラムアドレスとが入力されると、入力されるクロック信号の立ち上がり、あるいは、立ち下がりに同期して、メモリセルアレイから出力するデータの選択に用いられるテストモードリード信号（カラム選択信号）を駆動する構成となっている（特許文献１）。
【０００３】
図６は、パラレルテストにおける半導体記憶装置の動作を示すタイミングチャートの一例である。時刻t９０１において、クロック信号ＣＫの立ち上がりに同期して読み出し命令（ＲＥＡＤ）が入力される。時刻ｔ９０２において、入力されたクロック信号ＣＫに同期した内部タイミング信号ＭＹＣＬＫＡＨＰが立ち上がる。
時刻ｔ９０３において、時刻ｔ９０１に読み出し命令と共に外部から入力されたアドレス信号が内部アドレス信号ＰＡ＜ｉ＞としてラッチされる。時刻ｔ９０４において、Ｙ系制御回路には、ラッチされた内部アドレス信号ＰＡ＜ｉ＞が、カラムアドレス信号ＹＡ＜ｉ＞として入力される。
【０００４】
時刻ｔ９０５において、Ｙ系選択回路には、カラム選択信号の出力タイミングを示すＨ（Ｈｉｇｈ）レベルの信号ＹＩＯＥＤが入力される。時刻ｔ９０６において、Ｙ系選択回路は、信号ＹＩＯＥＤが入力されると、入力されたカラムアドレス信号ＹＡ＜ｉ＞をデコードし、当該カラムアドレス信号ＹＡ＜ｉ＞により選択されたカラムに対応するカラム選択信号ＹＳを活性化して、メモリセルアレイからカラム選択信号ＹＳにより選択されたデータがメインＩＯバス（ＭＩＯ）に有効なデータとして出力される。
時刻ｔ９０７において、Ｙ系選択回路には、Ｌレベル（Ｌｏｗ）の信号ＹＩＯＥＤが入力される。時刻ｔ９０８において、Ｙ系選択回路は、Ｌレベルの信号ＹＩＯＥＤが入力されると、カラム選択信号ＹＳをＬレベルに遷移させる。
【０００５】
時刻ｔ９０９において、クロック信号ＣＫが立ち下がったことに応じて、内部タイミング信号ＭＹＣＬＫＡＨＰが立ち下がる。時刻ｔ９１０において、メインＩＯバス（ＭＩＯ）から有効なデータの出力が停止される。
時刻ｔ９１１において、クロック信号ＣＫの立ち上がりに応じて、読み出し命令に続くＮＯＰ命令（No Operation）が入力される。
【０００６】
上述のように、図６に示した半導体記憶装置のパラレルテストでは、テスタ装置から供給するクロック信号ＣＫの周期が長い、すなわち、半導体記憶装置を低速で動作させる場合においても、半導体記憶装置は、動作命令が入力される際のクロック信号の立ち上がりのみに同期して動作している。
【特許文献１】特開２００８−１８１５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述のようにクロック信号の立ち上がりのみに同期して動作を行う半導体記憶装置では、入力するクロック信号の周期が長くなると、半導体記憶装置のデータ入出力に要する時間が増加して、テスト時間が増加するという問題がある。特に、１度に複数の半導体記憶装置のテストを行うパラレルテストが可能なテスタ装置は、動作周波数が低く、例えば、１０ＭＨｚ程度であり、テストに要する時間が長く、テスト時間の削減による製造コストの削減が望まれている。
【課題を解決するための手段】
【０００８】
上記問題を解決するために、本発明は、記憶領域に対するアクセス命令をデコードして生成されるタイミング信号と、前記記憶領域に対応したデータを選択する複数のアドレス信号とが入力され、該タイミング信号と、該タイミング信号を遅延させた信号とから、該タイミング信号の遷移に応じて、カラム選択のタイミングを示すワンショットパルス信号を生成し、前記タイミング信号が立ち上がるとき、該ワンショットパルス信号と共に、カラムアドレス信号として前記複数のアドレス信号とを出力し、前記タイミング信号が立ち下がるとき、該ワンショットパルス信号と共に、前記複数のアドレス信号のうち少なくとも１つのアドレス信号を反転させた該複数のアドレス信号を前記カラムアドレス信号として出力するテスト回路を備えることを特徴とする半導体記憶装置。
【発明の効果】
【０００９】
この発明によれば、半導体記憶装置は、タイミング信号が入力されると、テスト回路により当該タイミング信号の遷移に応じて、カラム選択のタイミングを示すワンショットパルス信号が出力される。また、ワンショットパルス信号に同期して、異なるカラムアドレス信号を出力することにより、半導体記憶装置のテストにおいて、テスト回路に入力されるタイミング信号を活性化させるコマンド信号、及びアドレス信号を入力する回数を減らすことができ、テストに要する時間を削減することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の一実施形態による半導体記憶装置及びＹ系テスト回路を図面を参照して説明する。
図１は、本実施形態による半導体記憶装置１００を示す概略ブロック図である。図示するように、半導体記憶装置１００は、Ｙ系（カラム:Column）テスト回路１、コマンドデコード回路２、Ｘ系（ロウ:Row）制御回路３、Ｙ系制御回路４、Ｘ系選択回路５、Ｙ系選択回路・センスアンプ６、メモリセルアレイ７、メインアンプ８、データ入出力回路９を備える。
【００１１】
コマンドデコード回路２は、Ｘ系デコード回路２１、Ｙ系デコード回路２２、データ系デコード回路２３を有し、外部から入力される、クロック信号ＣＫ、反転クロック信号／ＣＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳ、ロウドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、バンクアドレス信号ＢＡ、及び、アドレス信号ＡＤＤの制御信号が外部のメモリコントローラやテスタ装置から入力される。
【００１２】
Ｘ系デコード回路２１は、外部から入力される制御信号をデコードして、ロウ選択のタイミングを制御するＸ系制御回路３に内部制御信号を出力する。Ｙ系デコード回路２２は、Ｘ系デコード回路２１と同様に、外部から入力される制御信号をデコードして、カラム選択のタイミングを制御するＹ系制御回路４と、Ｙ系テスト回路１とに内部制御信号を出力する。データ系デコード回路２３は、外部から入力される制御信号をデコードして、入出力されるデータ信号を増幅するメインアンプ８と、入出力されるデータ信号の外部との間のタイミングを制御するデータ入出力回路９とに内部制御信号を出力する。
【００１３】
Ｘ系制御回路３は、Ｘ系デコード回路２１から入力される内部信号に従って、メモリセルアレイ７のロウ（行）を選択するＸ系選択回路５を制御する。Ｙ系制御回路４は、Ｙ系デコード回路２２、あるいは、Ｙ系テスト回路１から入力される内部信号に従って、カラム選択のタイミングを示す信号ＹＩＯＥＤと、カラムアドレス信号ＹＡ＜ｋ：０＞とをＹ系選択回路・センスアンプ６に出力する。
Ｙ系選択回路・センスアンプ６は、信号ＹＩＯＥＤがＨレベルのとき、入力されるカラムアドレス信号ＹＡ＜ｋ：０＞で選択されたセンスアンプを活性化するカラム選択信号ＹＳを生成し、メモリセルアレイ７のカラム（列）に接続されるセンスアンプをカラム選択信号ＹＳにより活性化して、選択したカラムのデータをメインアンプ８に出力する。
【００１４】
メモリセルアレイ７は、ロウ方向（Ｘ）のワード線と、カラム方向（Ｙ）のビット線との交点それぞれに記憶素子が配置されて構成され、Ｘ系選択回路５とＹ系選択回路・センスアンプ６とにより選択された記憶素子に対してデータが入出力される。
メインアンプ８は、読み出し動作において、Ｙ系選択回路・センスアンプ６から出力されるデータ信号を増幅してデータ入出力回路９に出力する。また、メインアンプ８は、書き込み動作において、データ入出力回路９から入力されるデータ信号をＹ系選択回路・センスアンプ６に出力する。
データ入出力回路９は、読み出し動作において、メインアンプ８から入力されたデータ信号を外部に出力すると共に、出力するデータ信号ＤＱが有効であることを示すストローブ信号ＤＱＳを出力する。また、データ入出力回路９は、書き込み動作において、外部から入力されるデータ信号ＤＱと、当該データＤＱが有効であることを示すストローブ信号ＤＱＳとが入力され、入力されたデータ信号をメインアンプ８に出力する。
【００１５】
図２は、Ｙ系テスト回路１の構成を示す概略ブロック図である。Ｙ系テスト回路１は、コマンドデコード回路２から内部アドレス信号ＰＡ＜ｉ＞（ｉ＝０、…、ｋ）、読み出し命令が入力されたことを示す信号ＭＲＤＡＬ０、テストモードフラグ信号（テストモード信号）が入力され、Ｙ系デコード回路２２からカラム選択信号の出力タイミングを示すタイミング信号ＭＹＣＬＫＡＨＰが入力され、入力された信号に応じてカラム選択のタイミングを示す信号ＭＹＣＬＫＨＰとカラムアドレス信号ＹＡ＜ｉ＞（ｉ＝０、…、ｋ）をＹ系制御回路４に出力する。ここで、テストモードフラグ信号は、パラレルテストを行うことを示す信号であり、外部から入力される命令により設定され、コマンドデコード回路２から入力される内部信号である。
【００１６】
また、Ｙ系デコード回路２２は、ライトイネーブル信号ＷＥ、ロウアドレスストローブ信号ＲＡＳ、コラムアドレスストローブ信号ＣＡＳ、及びチップセレクト信号ＣＳの外部から入力される制御信号と、パラレルテスト信号ＴＰＡＲＡ、信号ＡＬ０、信号ＳＮＲＤＮＦＦ１、信号ＳＷＴＮＦＦ１、信号ＲＤＮＦＦＭ１、信号ＷＴＮＦＦ２、及び信号ＯＣＤＡＤＪの内部制御信号とをデコードして、反転内部クロック信号ＢＣＬＫに同期したタイミング信号ＭＹＣＬＫＡＨＰを出力する。ここで、信号ＡＬ０は、アディティブ・レイテンシ（Additive Latency）が「０」であることを示す信号である。パラレルテスト信号ＴＰＡＲＡは、外部から入力されるテスト状態を示す信号から生成され、パラレルテストを行うことを示す内部信号である。信号ＳＲＤＮＦＦ１は、読み出し状態を示す信号である。信号ＳＷＴＮＦＦ１は、書き込み状態を示す信号である。ＲＤＮＦＦＭ１は、アディティブ・レイテンシに「０」以外の値が設定され、読み出し状態のとき、カラム選択サイクルの半クロックサイクル前に１クロックサイクル活性化される信号である。信号ＷＴＮＦＦ２は、書き込み状態にカラム選択サイクルの半クロックサイクル前に１クロックサイクル活性化される信号である。信号ＯＣＤＡＤＪは、ＯＣＤアジャストモードのときに活性化される信号である。反転内部クロック信号ＢＣＬＫは、外部から入力されるクロック信号ＣＫに同期して遷移するクロック信号ＣＫを反転した信号である。
【００１７】
また、Ｙ系テスト回路１は、ＹＳ起動モード選択回路１１（選択回路）、ＹＳ起動ワンショットパルス生成回路１２（ワンショットパルス生成回路）、Ｙアドレス出力回路１３を有している。ＹＳ起動モード選択回路１１は、タイミング信号ＭＹＣＬＫＡＨＰと、ＹＳ起動ワンショットパルス生成回路１２が出力するワンショットパルス信号とが入力され、入力されるテストモードフラグ信号がＬレベルのとき、タイミング信号ＭＹＣＬＫＡＨＰを信号ＭＹＣＬＫＨＰとしてＹ系制御回路４に出力し、入力されるテストモードフラグ信号がＨレベルのとき、ＹＳ起動ワンショットパルス生成回路１２から入力されるワンショットパルス信号を信号ＭＹＣＬＫＨＰとしてＹ系制御回路４に出力する。
【００１８】
ＹＳ起動ワンショットパルス生成回路１２は、タイミング信号ＭＹＣＬＫＡＨＰが入力され、テストモードフラグ信号がＨレベルのとき、タイミング信号ＭＹＣＬＫＡＨＰの立ち上がり及び立ち下がりに応じて、２ｎｓ幅のワンショットパルス信号を出力すると共に、Ｙアドレス出力回路１３を制御する信号ＴＹＰＬＳＦと信号ＴＣＡＩＮＶとをＹアドレス出力回路１３に出力する。
【００１９】
また、ＹＳ起動ワンショットパルス生成回路１２は、ＮＡＮＤゲート１２０、１２３、１２６、１２７、遅延素子１２１、インバータ１２２、１２４、１２５、１２８、フリップフロップ１２９を有している。ＮＡＮＤゲート１２０は、タイミング信号ＭＹＣＬＫＡＨＰとテストモードフラグ信号とが入力され、否定論理積演算の結果をインバータ１２２、遅延素子１２１、ＮＡＮＤゲート１２６、インバータ１２５に出力する。遅延素子１２１は、ＮＡＮＤ１２０から出力された信号を２ｎｓ遅延させてＮＡＮＤゲート１２３、インバータ１２４に出力する。ＮＡＮＤゲート１２３は、インバータ１２２により反転された信号と、遅延素子１２１により遅延された信号とが入力され、否定論理積演算の結果をＮＡＮＤゲート１２７に出力する。
【００２０】
ＮＡＮＤゲート１２６は、インバータ１２４で反転された信号と、ＮＡＮＤゲート１２０から出力された信号とが入力され、否定論理積演算の結果をＮＡＮＤゲート１２７とインバータ１２８とに出力する。ＮＡＮＤゲート１２７は、ＮＡＮＤゲート１２３から出力された信号と、ＮＡＮＤゲート１２６から出力された信号とが入力され、否定論理積演算の結果をワンショットパルス信号としてＹＳ起動モード選択回路１１とフリップフロップ１２９とに出力する。インバータ１２８は、ＮＡＮＤゲート１２６が出力する信号を反転して、Ｙアドレス出力回路１３に内部信号ＴＹＰＬＳＦとして出力する。フリップフロップ１２９は、ＮＡＮＤゲート１２７が出力する信号がＬレベルのとき、インバータ１２５が出力する信号を取り込み記憶し、内部信号ＴＣＡＩＮＶとしてＹアドレス出力回路１３に出力する。
【００２１】
この構成により、ＹＳ起動ワンショットパルス生成回路１２は、テストモードフラグ信号がＨレベルのとき、タイミング信号ＭＹＣＬＫＡＨＰの立ち上がり及び立ち下がりに同期して、２ｎｓ幅のワンショットパルス信号をＹＳ起動モード選択回路１１に出力し、２ｎｓ幅の内部信号ＴＹＰＬＳＦと内部信号ＴＣＡＩＮＶとをＹアドレス出力回路１３に出力する。
【００２２】
Ｙアドレス出力回路１３は、コマンドデコード回路２から入力される信号ＭＲＤＡＬ０がＨレベルのとき、入力される内部アドレス信号ＰＡ＜ｉ＞を記憶して、ＹＡ＜ｉ＞（カラムアドレス信号）Ｙ系制御回路４に出力すると共に、ＹＳ起動ワンショットパルス生成回路１２から入力される信号ＴＣＡＩＮＶがＨレベルのとき、記憶する内部アドレス信号ＰＡ＜ｉ＞を反転した信号ＴＹＡＢ＜ｉ＞を生成して記憶する。また、Ｙアドレス出力回路１３は、ＹＳ起動ワンショットパルス生成回路１２から入力される内部制御信号ＴＹＰＬＳＦがＨレベルのとき、生成した信号ＴＹＡＢ＜ｉ＞をＹＡ＜ｉ＞としてＹ系制御回路４に出力する。
【００２３】
また、Ｙアドレス出力回路１３は、トランスファゲート１３１、１３２、インバータ１３３〜１３５、後半アドレス生成回路１３６を有している。トランスファゲート１３１は、信号ＭＲＤＡＬ０と内部アドレス信号ＰＡ＜ｉ＞とが入力され、信号ＭＲＤＡＬ０がＨレベルのとき、内部アドレス信号ＰＡ＜ｉ＞をインバータ１３４に出力する。インバータ１３４は、トランスファゲート１３１、１３２が出力する信号が入力され、入力される信号を反転してインバータ１３３、１３５に出力する。インバータ１３３は、インバータ１３４から入力される信号を反転して、インバータ１３４に出力する。インバータ１３５は、インバータ１３４の出力する信号を反転してＹ系制御回路４にカラムアドレス信号ＹＡ＜ｉ＞として出力する。ここで、インバータ１３３、１３４は、インバータ１３４に入力される信号を保持する回路を構成する。
【００２４】
後半アドレス生成回路１３６は、フリップフロップを有し、インバータ１３５の出力する信号を内部信号ＴＣＡＩＮＶの立ち上がりに同期して記憶し、記憶する信号を反転した信号ＴＹＡＢ＜ｉ＞をトランスファゲート１３２に出力する。トランスファゲート１３２は、後半アドレス生成回路１３６が出力する信号ＴＹＡＢ＜ｉ＞と、内部信号ＴＹＰＬＳＦとが入力され、内部信号ＴＹＰＬＳＦがＨレベルのときにＴＹＡＢ＜ｉ＞を出力する。
【００２５】
上述の構成により、Ｙアドレス出力回路１３は、入力された内部アドレス信号ＰＡ＜ｉ＞を反転したＴＹＡＢ＜ｉ＞を生成し、内部信号ＴＹＰＬＳＦにＨレベルが入力されると、生成したＴＹＡＢ＜ｉ＞を出力する。
なお、内部アドレス信号ＰＡ＜ｉ＞、信号ＴＹＡＢ＜ｉ＞、及びカラムアドレス信号ＹＡ＜ｉ＞は、複数ビットの信号である。また、内部アドレス信号ＰＡ＜ｉ＞、信号ＴＹＡＢ＜ｉ＞、及びカラムアドレス信号ＹＡ＜ｉ＞のビット幅は、メモリセルアレイ７の構成によって定められる。例えば、１ＧｂｉｔのＤＤＲ−ＲＡＭの場合、８ビット幅の信号が用いられる。
【００２６】
図３は、半導体記憶装置１００のパラレルテストにおける動作の比較を示す図である。図３（ａ）は、図６で示したパラレルテストにおける動作である。この半導体記憶装置のパラレルテストでは、読み出し動作は、アクティブ命令（ＡＣＴ）、読み出し命令（ＲＥＡＤ）、ノーオペレーション命令（ＮＯＰ）、ノーオペレーション命令（ＮＯＰ）、プリチャージ命令（ＰＲＥ）の順に半導体記憶装置に入力し、１つのデータを読み出す。
図３（ｂ）は、本実施形態の半導体記憶装置１００のパラレルテストにおける動作である。本実施形態の半導体記憶装置１００のパラレルテストにおいて、読み出し動作は、アクティブ命令（ＡＣＴ）、読み出し命令（ＲＥＡＤ）、ノーオペレーション命令（ＮＯＰ）、ノーオペレーション命令（ＮＯＰ）、プリチャージ命令（ＰＲＥ）の順に半導体記憶装置１００に入力する。半導体記憶装置１００が、Ｙ系テスト回路１を有することにより、読み出し命令が入力された直後のクロック信号の立ち下がりにおいてＹ系テスト回路１が信号ＭＹＣＬＫＨＰと、反転した内部アドレス信号ＴＹＡＢ＜ｉ＞とをＹ系制御回路４に出力し、Ｙ系制御回路４が信号ＹＯＩＥＤと、内部アドレス信号を反転した信号とをＹ系選択回路・センスアンプ６に出力する。これにより、１回の読み出し動作で異なるアドレスに記憶されている２つのデータを読み出すことができる。
【００２７】
図４は、半導体記憶装置１００のパラレルテストにおける動作を示すタイミングチャートである。なお、パラレルテストにおいて、コマンドデコード回路２からＨレベルのテストモードフラグ信号がＹ系テスト回路１に入力されている。
図示するように、時刻ｔ１０１において、クロック信号ＣＫの立ち上がりに同期して、読み出し命令（ＲＥＡＤ）が入力される。時刻ｔ１０２において、Ｙ系デコード回路２２は、クロック信号ＣＫがＨレベルに遷移したことに応じて、Ｙ系テスト回路１にＨレベルのタイミング信号ＭＹＣＬＫＡＨＰを出力する。時刻ｔ１０３において、Ｙ系テスト回路１は、ＹＳ起動ワンショットパルス生成回路１２が生成したワンショットパルス信号を、ＹＳ起動モード選択回路１１が生成したワンショットパルス信号を選択し、信号ＭＹＣＬＫＨＰとしてＹ系制御回路４に出力する。
【００２８】
時刻ｔ１０４において、Ｙ系テスト回路１には、有効な内部アドレス信号ＰＡ＜ｉ＞とＭＲＤＡＬ０（図示せず）とが入力される。時刻ｔ１０５において、Ｙアドレス出力回路１３は、入力された内部アドレス信号ＰＡ＜ｉ＞をＹＡ＜ｉ＞としてＹ系制御回路４に出力する。
時刻ｔ１０６において、ＹＳ起動ワンショットパルス生成回路１２は、Ｌレベルの信号ＭＹＣＬＫＨＰを出力する。時刻ｔ１０７において、ＹＳ起動ワンショットパルス生成回路１２は、Ｈレベルの内部信号ＴＣＡＩＮＶをＹアドレス出力回路１３に出力する。時刻ｔ１０８において、Ｙ系制御回路４は、入力されたＨレベルの信号ＭＹＣＬＫＨＰに応じて、カラム選択信号ＹＳの活性化タイミングを示すＨレベルの信号ＹＩＯＥＤをＹ系選択回路・センスアンプ６に出力する。
【００２９】
時刻ｔ１０９において、後半アドレス生成回路１３６は、内部アドレス信号ＰＡ＜ｉ＞を記憶して、内部アドレス信号ＰＡ＜ｉ＞を反転した信号ＴＹＡＢ＜ｉ＞を出力する。時刻ｔ１１０において、Ｙ系選択回路・センスアンプ６は、入力された信号ＹＩＯＥＤに応じて、カラム選択信号ＹＳを生成し、カラムアドレス信号ＹＡ＜ｉ＞で選択されたセンスアンプを活性化して、読み出されたデータをメインＩＯ（ＭＩＯ）に出力する。
時刻ｔ１１１において、Ｙ系制御回路４は、信号ＭＹＣＬＫＨＰがＬレベルに遷移したのに応じて、Ｌレベルの信号ＹＩＯＥＤを出力する。時刻ｔ１１２において、クロック信号ＣＫがＬレベルに遷移する。時刻ｔ１１３において、Ｙ系選択回路・センスアンプ６は、信号ＹＩＯＥＤがＬレベルに遷移したのに応じて、Ｌレベルのカラム選択信号ＹＳを生成して、内部のセンスアンプを非活性化する。
【００３０】
時刻ｔ１１４において、Ｙ系デコード回路２２は、クロック信号ＣＫがＬレベルに遷移したのに応じて、Ｌレベルのタイミング信号ＭＹＣＬＫＡＨＰを出力する。時刻ｔ１１５において、Ｙ系選択回路・センスアンプ６は、内部のセンスアンプを非活性化したのに応じて、メインＩＯ（ＭＩＯ）から有効なデータの出力を停止する。時刻ｔ１１６において、ＹＳ起動ワンショットパルス生成回路１２は、タイミング信号ＭＹＣＬＫＡＨＰの立ち下がりに同期して、ワンショットパルス信号を生成する。ＹＳ起動モード選択回路１１は、生成されたワンショットパルス信号を選択し、信号ＭＹＣＬＫＨＰとしてＹ系制御回路４に出力する。
【００３１】
時刻ｔ１１７において、ＹＳ起動ワンショットパルス生成回路１２は、Ｈレベルの内部信号ＴＹＰＬＳＦをＹアドレス出力回路１３に出力する。Ｙアドレス出力回路１３は、Ｈレベルの内部信号ＴＹＰＬＳＦが入力されたのに応じて、信号ＴＹＡＢ＜ｉ＞をカラムアドレス信号ＹＡ＜ｉ＞としてＹ系制御回路４に出力する。時刻ｔ１１８において、ＹＳにおいて、ＹＳ起動ワンショットパルス生成回路１２は、Ｌレベルの信号ＭＹＣＬＫＨＰを出力する。時刻ｔ１１９において、ＹＳ起動ワンショットパルス生成回路１２は、Ｌレベルの内部信号ＴＣＡＩＮＶをＹアドレス出力回路１３に出力する。
時刻ｔ１２０において、Ｙ系制御回路４は、入力されたＨレベルの信号ＭＹＣＬＫＨＰに応じて、カラム選択信号ＹＳの活性化タイミングを示すＨレベルの信号ＹＩＯＥＤをＹ系選択回路・センスアンプ６に出力する。
【００３２】
時刻ｔ１２１において、Ｙ系選択回路・センスアンプ６は、入力された信号ＹＩＯＥＤに応じて、カラム選択信号ＹＳを生成し、カラムアドレス信号ＹＡ＜ｉ＞で選択されたセンスアンプを活性化して、読み出されたデータをメインＩＯ（ＭＩＯ）に出力する。時刻ｔ１２２において、Ｙ系制御回路４は、信号ＭＹＣＬＫＨＰがＬレベルに遷移したのに応じて、Ｌレベルの信号ＹＩＯＥＤを出力する。時刻ｔ１２３において、クロック信号ＣＫがＨレベルに遷移すると共に、ノーオペレーション命令（ＮＯＰ）が入力される。
時刻ｔ１２４において、Ｙ系選択回路・センスアンプ６は、Ｌレベルの信号ＹＩＯＥＤが入力されたのに応じて、Ｌレベルのカラム選択信号ＹＳを生成して、内部のセンスアンプを非活性化する。時刻ｔ１２５において、Ｙ系選択回路・センスアンプ６は、内部のセンスアンプを非活性化したのに応じて、メインＩＯ（ＭＩＯ）から有効なデータの出力を停止する。時刻ｔ１２６において、クロック信号ＣＫがＬレベルに遷移する。
【００３３】
上述したように、半導体記憶装置１００は、パラレルテストにおいて、読み出し命令が入力されると、Ｙ系テスト回路１（テスト回路）が、タイミング信号ＭＹＣＬＫＡＨＰの立ち上がりに応じて、ＹＳ起動ワンショットパルス生成回路１２（ワンショットパルス生成回路）により生成されたワンショットパルス信号をカラム選択のタイミングを示す信号ＭＹＣＬＫＨＰとしてＹ系制御回路４に出力すると共に、Ｙアドレス出力回路１３が、入力された内部アドレス信号ＰＡ＜ｉ＞（複数のアドレス信号）をＹ系制御回路４にカラムアドレス信号ＹＡ＜ｉ＞として出力する。Ｙ系制御回路４は、Ｙ系選択回路・センスアンプ６を制御し、カラムアドレス信号ＹＡ＜ｉ＞に対応したデータをメインアンプ８に出力させる。
【００３４】
また、Ｙ系テスト回路１（テスト回路）が、タイミング信号ＭＹＣＬＫＡＨＰの立ち下がりに応じて、ＹＳ起動ワンショットパルス生成回路１２（ワンショットパルス生成回路）により生成されたワンショットパルス信号をカラム選択のタイミングを示す信号ＭＹＣＬＫＨＰとしてＹ系制御回路４に出力すると共に、Ｙアドレス出力回路１３が、入力された内部アドレス信号ＰＡ＜ｉ＞（複数のアドレス信号）を反転した信号ＴＹＡＢ＜ｉ＞をＹ系制御回路４にカラムアドレス信号ＹＡ＜ｉ＞として出力する。Ｙ系制御回路４は、Ｙ系選択回路・センスアンプ６を制御し、カラムアドレス信号に対応したデータをメインアンプ８に出力させる。
【００３５】
これにより、１回の読み出し命令で生成されるタイミング信号ＭＹＣＬＫＡＨＰの立ち上がり及び立ち下がりの両エッジにおいて、異なるカラムアドレス信号ＹＡＢ＜ｉ＞に対応する２つのデータを出力することができる。この結果、半導体記憶装置１００は、Ｙ系テスト回路を備えたことにより、半分のクロックサイクルでメモリセルに記憶されているデータを読み出すことができ、パラレルテストに要する時間を削減することが可能となる。
【００３６】
また、テスタ装置は、本実施形態の半導体記憶装置１００に入力するために、制御信号やアドレス信号などを変更する必要が無く、テスタ装置に変更を加えずに半導体記憶装置１００のテストを行うことができ、テストに要する時間を削減することができる。
なお、図４において、読み出し命令の場合を説明したが、書き込み命令において、Ｙ系テスト回路１は、読み出し命令と同様に動作し、書き込み動作のテストに要する時間を削減することが可能となる。
また、本実施形態では、後半アドレス生成回路１３６は、全ての内部アドレス信号ＰＡ＜ｉ＞を反転して信号ＴＹＡＢ＜ｉ＞を生成する構成としたが、内部アドレス信号ＰＡ＜ｉ＞のうち少なくとも１ビットを反転して、入力された内部アドレス信号ＰＡ＜ｉ＞と異なるアドレス信号を生成するようにしてもよい。
【００３７】
このように、半導体記憶装置（半導体記憶装置１００）は、テスト回路（Ｙ系テスト回路１）を備え、テスト回路には、記憶領域に対するアクセス命令をデコードして生成されるタイミング信号（タイミング信号ＭＹＣＬＫＡＨＰ）と、記憶領域に対応したデータを選択する複数のアドレス信号（内部アドレス信号ＰＡ＜ｉ＞）とが入力される。また、テスト回路は、入力されたタイミング信号と、該タイミング信号を遅延させた信号とから、該タイミング信号の遷移に応じて、カラム選択のタイミングを示すワンショットパルス信号を生成し、タイミング信号が立ち上がるとき、該ワンショットパルス信号と、前記複数のアドレス信号とを出力し、タイミング信号が立ち下がるとき、該ワンショットパルス信号と、複数のアドレス信号のうち少なくとも１つのアドレス信号を反転させた信号（信号ＴＹＡＢ＜ｉ＞）とを出力する。
【００３８】
図５は、半導体記憶装置１００の通常のカラムバーストモードにおける動作を示すタイミングチャートである。なお、通常のカラムバーストモードにおいて、コマンドデコード回路２からＬレベルのテストモードフラグ信号がＹ系テスト回路１に入力されている。
図示するように時刻ｔ２０１において、クロック信号ＣＫの立ち上がりに同期して、読み出し命令（ＲＥＡＤ）が入力される。時刻ｔ２０２において、Ｙ系テスト回路１は、Ｙ系デコード回路２２からＨレベルのタイミング信号ＭＹＣＬＫＡＨＰが入力され、ＹＳ起動モード選択回路１１は、入力された信号ＭＹＣＬＫＡＨＰを信号ＭＹＣＬＫＨＰとしてＹ系制御回路４に出力する。
【００３９】
時刻ｔ２０３において、Ｙ系テスト回路１には、有効な内部アドレス信号ＰＡ＜ｉ＞とＭＲＤＡＬ０（図示せず）が入力される。時刻ｔ２０４において、Ｙアドレス出力回路１３は、入力された内部アドレス信号ＰＡ＜ｉ＞をＹＡ＜ｉ＞としてＹ系制御回路４に出力する。時刻ｔ２０５において、Ｙ系制御回路４は、入力されたＨレベルの信号ＨＹＣＬＫＨＰに応じて、カラム選択信号ＹＳの活性化タイミングを示すＨレベルの信号ＹＩＯＥＤをＹ系選択回路・センスアンプ６に出力する。
時刻ｔ２０６において、Ｙ系選択回路・センスアンプ６は、入力されたＨレベルの信号ＹＩＯＥＤに応じて、Ｈレベルのカラム選択信号ＹＳを生成し、カラムアドレス信号ＹＡ＜ｉ＞で選択されたセンスアンプを活性化して、読み出されたデータをメインＩＯ（ＭＩＯ）に出力する。
【００４０】
時刻ｔ２０７において、Ｙ系制御回路４は、Ｌレベルの信号ＹＩＯＥＤをＹ系選択回路・センスアンプ６に出力する。時刻ｔ２０８において、クロック信号ＣＫがＬレベルに遷移する。時刻ｔ２０９において、Ｙ系選択回路・センスアンプ６は、Ｌレベルの信号ＹＩＯＥＤが入力されたのに応じて、Ｌレベルのカラム選択信号ＹＳを生成して、内部のセンスアンプを非活性化する。時刻ｔ２１０において、Ｙ系デコード回路２２は、クロック信号ＣＫがＬレベルに遷移したのに応じて、Ｌレベルのタイミング信号ＭＹＣＬＫＡＨＰをＹ系テスト回路１に出力する。
時刻ｔ２１１において、Ｙ系選択回路・センスアンプ６は、内部のセンスアンプを非活性化したのに応じて、メインＩＯ（ＭＩＯ）から有効なデータの出力を停止する。また、コマンドデコード回路２は、Ｈレベルの内部信号ＭＣＡ２ＩＮＶを出力する。時刻ｔ２１２において、コマンドデコード回路２は、出力した内部信号ＣＡ２ＩＮＶにより内部アドレス信号ＰＡ＜ｉ＞を反転した信号ＹＡＢ＜ｉ＞を生成する。
【００４１】
時刻ｔ２１３において、半導体記憶装置１００は、クロック信号ＣＫの立ち上がりに同期してノーオペレーション命令（ＮＯＰ）が入力される。時刻ｔ２１４において、Ｙ系デコード回路２２は、クロック信号ＣＫがＨレベルに遷移したのに応じて、Ｈレベルのタイミング信号ＭＹＣＬＫＡＨＰをＹ系テスト回路１に出力する。Ｙ系テスト回路１は、ＹＳ起動モード選択回路１１が、入力されたタイミング信号ＭＹＣＬＫＡＨＰを信号ＭＹＣＬＫＨＰとしてＹ系制御回路４に出力する。
時刻ｔ２１５において、コマンドデコード回路２は、反転信号ＹＡＢ＜ｉ＞をカラムアドレス信号ＹＡ＜ｉ＞としてＹ系制御回路４に出力する。時刻ｔ２１６において、Ｙ系制御回路４は、入力されたＨレベルの信号ＭＹＣＬＫＨＰに応じて、Ｈレベルの信号ＹＩＯＥＤをＹ系選択回路・センスアンプ６に出力する。
【００４２】
時刻ｔ２１７において、Ｙ系選択回路・センスアンプ６は、入力されたＨレベルの信号ＹＩＯＥＤに応じて、Ｈレベルのカラム選択信号ＹＳを生成し、カラムアドレス信号ＹＡ＜ｉ＞で選択されたセンスアンプを活性化して、読み出されたデータをメインＩＯ（ＭＩＯ）に出力する。時刻ｔ２１８において、クロック信号ＣＫがＬレベルに遷移する。
時刻ｔ２１９において、Ｙ系選択回路・センスアンプ６は、Ｌレベルの信号ＹＩＯＥＤが入力されたのに応じて、Ｌレベルのカラム選択信号ＹＳを生成して、内部のセンスアンプを非活性化する。時刻ｔ２２０において、Ｙ系デコード回路２２は、クロック信号ＣＫがＬレベルに遷移したのに応じて、Ｌレベルのタイミング信号ＭＹＣＬＫＡＨＰをＹ系テスト回路１に出力する。時刻ｔ２２１において、コマンドデコード回路２は、Ｌレベルの内部信号ＭＣＡ２ＩＮＶを出力する。時刻ｔ２２２において、Ｙ系選択回路・センスアンプ６は、内部のセンスアンプを非活性化したのに応じて、メインＩＯ（ＭＩＯ）から有効なデータの出力を停止する。
【００４３】
上述のように、半導体記憶装置１００は、通常のバーストカラムモードの読み出し動作において、テストモードフラグ信号によりＹ系テスト回路１を不活性化することにより、影響なく動作することができる。
【図面の簡単な説明】
【００４４】
【図１】本実施形態による半導体記憶装置を示す概略ブロック図である。
【図２】同実施形態におけるＹ系テスト回路の構成を示す概略ブロック図である。
【図３】半導体記憶装置のパラレルテストにおける動作の比較を示す図である。
【図４】同実施形態における半導体記憶装置のパラレルテストにおける動作を示すタイミングチャートである。
【図５】同実施形態における半導体記憶装置の通常のカラムバーストモードにおける動作を示すタイミングチャートである。
【図６】パラレルテストにおける半導体記憶装置の動作を示すタイミングチャートの一例である。
【符号の説明】
【００４５】
１…Ｙ系テスト回路、１１…ＹＳ起動モード選択回路
１２…ＹＳ起動ワンショットパルス生成回路、１３…Ｙアドレス出力回路
２…コマンドデコード回路、２１…Ｘ系デコード回路、２２…Ｙ系デコード回路
２３…データ系デコード回路
３…Ｘ系制御回路、４…Ｙ系制御回路、５…Ｘ系選択回路
６…Ｙ系選択回路・センスアンプ、７…メモリセルアレイ、８…メインアンプ
９…データ入出力回路
１００…半導体記憶装置
【図１】
2010108550.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2010108550.tif 000007
【図６】
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