(57)【要約】【課題】標準ＣＭＯＳプロセスを用いて製造できる１層ポリシリコンのセル構造の半導体メモリ素子を実現すると共に、効率的な配置により実装面積を小さくし、記憶保持の信頼性を向上させた不揮発性半導体メモリ装置を提供する。【解決手段】不揮発性半導体メモリセル４には、セレクトトランジスタＴｒ４１と、３つのメモリ素子Ｔｒ４２、Ｔｒ４３、Ｔｒ４４とをトランジスタ形成部４０に上下方向（縦方向）に順に配置する。不揮発性半導体メモリセル４をマトリックス状に配置するメモリセルアレイにおいて、セレクトトランジスタＴｒ４１のドレインを形成するｎ型拡散層４０１、コンタクト４１８及びメタル配線４１４を共用して上下方向に対称に配置し、更に、メモリ素子Ｔｒ４１のソースを形成するｎ型拡散層４０５、コンタクト４２２及びメタル配線４１７を共用して上下方向に対称に配置する。【選択図】図１３
2010050134.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に論理回路を形成するＣＭＯＳトランジスタと同様なプロセスで構成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルであって、
ドレインを前記第１の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、
フローティングゲート型の１層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第２の端子に接続された並列に設けられた複数のメモリ素子と、
を有し、
前記複数のメモリ素子に対してデータを書き込む場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第１の端子に第１の電圧を印加し、前記第２の端子に第１の電圧より低い電圧を印加して行い、
前記複数のメモリ素子に対してデータを消去する場合、前記セレクト信号により前記セレクトトランジスタをオンにし、前記第１の端子に前記第１の電圧より高い電圧を印加し、前記第２の端子をオープンにするか、もしくは、前記セレクト信号により前記セレクトトランジスタをオフにし、前記第２の端子に前記第１の電圧より高い電圧を印加して行う
ことを特徴とする不揮発性半導体メモリセル。
【請求項２】
前記複数のメモリ素子に対してデータを書き込む場合、前記複数のメモリ素子のドレインとソースとの間に流れるチャネル電流と共に、高いエネルギーを有する電子であるホットエレクトロンを発生させ、発生したホットエレクトロンを前記メモリ素子のフローティングゲートに注入し、
前記複数のメモリ素子に対してデータを消去する場合、前記複数のメモリ素子のドレイン又はソースと、前記半導体基板との間に流れるバンド・バンド間電流と共に、高いエネルギーを有する正孔であるホットホールを発生させ、発生したホットホールを前記メモリ素子のフローティングゲートに注入する
ことを特徴とする請求項１に記載の不揮発性半導体メモリセル。
【請求項３】
前記複数のメモリ素子は、第１のメモリ素子と第２のメモリ素子とからなり、
前記セレクトトランジスタのドレインを形成する第１のｎ型拡散層と、
前記セレクトトランジスタのゲート電極を形成する第１のポリシリコンと、
前記セレクトトランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、
前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、
前記第１のメモリ素子のソース及び前記第２のメモリ素子のソースを形成する第３のｎ型拡散層と、
前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、
前記第２のメモリ素子のドレインを形成する第４のｎ型拡散層と
が第１の方向に向かって順に直列に配置されるトランジスタ形成部と、
前記第１のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第１のメタル配線と、
前記第２のｎ型拡散層及び前記第４のｎ型拡散層それぞれとコンタクトを介して接続され、前記第１の方向と同じ方向に配置される第２のメタル配線と、
前記第３のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第３のメタル配線
を備えることを特徴とする請求項１又は請求項２に記載の不揮発性半導体メモリセル。
【請求項４】
前記複数のメモリ素子は、第１のメモリ素子、第２のメモリ素子及び第３のメモリ素子からなり、
前記セレクトトランジスタのドレインを形成する第１のｎ型拡散層と、
前記セレクトトランジスタのゲート電極を形成する第１のポリシリコンと、
前記セレクトトランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、
前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、
前記第１のメモリ素子のソース及び前記第２のメモリ素子のソースを形成する第３のｎ型拡散層と、
前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、
前記第２のメモリ素子のドレイン及び前記第３のメモリ素子のドレインを形成する第４のｎ型拡散層と、
前記第３のメモリ素子のフローティングゲート電極を形成する第４のポリシリコンと、
前記第３のメモリ素子のソースを形成する第５のｎ型拡散層と
が第１の方向に向かって順に直列に配置されるトランジスタ形成部と、
前記第１のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第１のメタル配線と、
前記第２のｎ型拡散層及び前記第４のｎ型拡散層それぞれとコンタクトを介して接続され、前記第１の方向と同じ方向に配置される第２のメタル配線と、
前記第３のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第３のメタル配線と、
前記第５のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第４のメタル配線と
を備えることを特徴とする請求項１又は請求項２に記載の不揮発性半導体メモリセル。
【請求項５】
半導体基板上に論理回路を形成するＣＭＯＳトランジスタと同様なプロセスで構成されるＭＯＳトランジスタからなる複数の不揮発性半導体メモリセルを有する不揮発性半導体メモリ装置であって、
前記複数の不揮発性半導体メモリセルは、
ドレインを前記第１の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、
フローティングゲート型の１層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第２の端子に接続された並列に設けられた複数のメモリ素子と、
を有し、
前記複数のメモリ素子に対してデータを書き込む場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第１の端子に第１の電圧を印加し、前記第２の端子に前記第１の電圧より低い電圧を印加して行い、
前記複数のメモリ素子に対してデータを消去する場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第１の端子に前記第１の電圧より高い電圧を印加し、前記第２の端子をオープンにして行い、
前記複数のメモリ素子からデータを読み出す場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第２の端子に前記第１の電圧より低い電圧を印加して行い、
前記不揮発性半導体メモリセルが行列状に配置されたメモリセルアレイと、
前記複数の不揮発性半導体メモリセルの前記ドレイン端子が、列ごとに共通に接続された複数のドレイン線と、
前記複数のドレイン線それぞれに接続された複数の列選択ゲートと、
前記複数のドレイン線と前記複数の列選択ゲートを経由して接続されたデータ入出力線と、
前記データ入出力線に読み出された前記不揮発性半導体メモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
前記複数の不揮発性半導体メモリセルが有する前記セレクトトランジスタのゲートが、行ごとに共通接続された複数のセレクトゲート線と、
前記複数の不揮発性半導体メモリセルの前記ソース端子が、行ごとに共通に接続された複数のソース線と、
外部から入力される記憶領域を選択するアドレス信号及び動作を示す命令信号に基づいて、前記列選択ゲートのオン及びオフを切り替え、前記複数のセレクトゲート線及び前記複数のソース線に電圧を印加する制御部と
を備えることを特徴とする不揮発性半導体メモリ装置。
【請求項６】
前記不揮発性半導体メモリ装置は、
前記複数のソース線の全てに接続されたソースドライバを備え、
前記複数の不揮発性半導体メモリセルの全てに対して一括して消去を行う場合、
前記制御部が、前記複数の不揮発性半導体メモリセルの前記複数のセレクトゲート線の全てに前記セレクトトランジスタがオフになる電圧を印加し、前記ソースドライバが前記第１の電圧より低い電圧を印加する
ことを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
前記不揮発性半導体メモリ装置は、
前記複数の不揮発性半導体メモリセルを複数のブロックに行単位で分け、
前記複数のブロックそれぞれのソース線が接続されるソースドライバを複数備え、
複数の行の前記不揮発性半導体メモリセルに対して消去するブロック消去を行う場合、
前記制御部が、前記複数の不揮発性半導体メモリセルの前記複数のセレクトゲート線の全てに前記セレクトトランジスタがオフになる電圧を印加し、前記複数のソースドライバが前記第１の電圧より低い電圧を印加する
ことを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項８】
半導体基板上に論理回路を形成するＣＭＯＳトランジスタと同様なプロセスで構成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルを複数配置して構成される不揮発性半導体メモリ装置であって、
前記不揮発性半導体メモリセルは、
ドレインを前記第１の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、
フローティングゲート型の１層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第２の端子に接続された並列に設けられた第１のメモリ素子及び第２のメモリ素子と、
を有し、
前記セレクトトランジスタのドレインを形成する第１のｎ型拡散層と、
前記セレクトトランジスタのゲート電極を形成する第１のポリシリコンと、
前記セレクトトランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、
前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、
前記第１のメモリ素子のソース及び前記第２のメモリ素子のソースを形成する第３のｎ型拡散層と、
前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、
前記第２のメモリ素子のドレインを形成する第４のｎ型拡散層と
が第１の方向に向かって順に直列に配置されるトランジスタ形成部と、
前記第１のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第１のメタル配線と、
前記第２のｎ型拡散層及び前記第４のｎ型拡散層それぞれとコンタクトを介して接続され、前記第１の方向と同じ方向に配置される第２のメタル配線と、
前記第３のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第３のメタル配線
を備えると共に、
前記複数の不揮発性半導体メモリセルの配置において、
前記第１のｎ型拡散層及び前記第１のメタル配線を互いに共通にして、前記第１のメタル配線に対して前記第１の方向に対称に配置される２つの前記不揮発性メモリセルを配置の基本単位として、
前記配置の基本単位をマトリックス状に並べて配置し、
前記第１の方向と垂直な方向に隣接する不揮発性半導体メモリセルの前記第１のポリシリコン及び前記第３のメタル配線それぞれは、前記第１の方向と垂直な方向に直線状に接続される
ことを特徴とする不揮発性半導体メモリ装置。
【請求項９】
半導体基板上に論理回路を形成するＣＭＯＳトランジスタと同様なプロセスで構成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルを複数配置して構成される不揮発性半導体メモリ装置であって、
前記不揮発性半導体メモリセルは、
ドレインを前記第１の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、
フローティングゲート型の１層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第２の端子に接続された並列に設けられた第１のメモリ素子、第２のメモリ素子及び第３のメモリ素子と、
を有し、
前記不揮発性半導体メモリセルは、構成部分のレイアウトとして、
前記セレクトトランジスタのドレインを形成する第１のｎ型拡散層と、
前記セレクトトランジスタのゲート電極を形成する第１のポリシリコンと、
前記セレクトトランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、
前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、
前記第１のメモリ素子のソース及び前記第２のメモリ素子のソースを形成する第３のｎ型拡散層と、
前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、
前記第２のメモリ素子のドレイン及び前記第３のメモリ素子のドレインを形成する第４のｎ型拡散層と、
前記第３のメモリ素子のフローティングゲート電極を形成する第４のポリシリコンと、
前記第３のメモリ素子のソースを形成する第５のｎ型拡散層と
が第１の方向に向かって順に直列に配置されるトランジスタ形成部と、
前記第１のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第１のメタル配線と、
前記第２のｎ型拡散層及び前記第４のｎ型拡散層それぞれとコンタクトを介して接続され、前記第１の方向と同じ方向に配置される第２のメタル配線と、
前記第３のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第３のメタル配線と、
前記第５のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第４のメタル配線と
を備えると共に、
前記不揮発性半導体メモリセルの配置において、
前記第１のｎ型拡散層及び前記第１のメタル配線を共用し、前記第１のメタル配線に対して前記第１の方向に対称に配置され、且つ、前記第５のｎ型拡散層及び前記第４のメタル配線を共用し、前記第４のメタル配線に対して前記第１の方向に対称に配置される複数の前記不揮発性半導体メモリセルを列とし、
前記列を前記第１の方向に対して垂直な方向に平行に並べて前記不揮発性半導体メモリセルをマトリックス状に配置し、
前記列は、それぞれ該列に含まれる前記不揮発性半導体メモリセルが備える前記第１のメタル配線と接続し、該列に沿って前記第１の方向に配置される第５のメタル配線を備え、
前記第１の方向に対して垂直な方向に隣り合う前記不揮発性半導体メモリセルの前記第１のポリシリコン、前記第３のメタル配線及び前記第４のメタル配線は、それぞれ前記第１の方向に対して垂直な方向に直線状に接続される
ことを特徴とする不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に半導体メモリ装置に関し、特に、標準ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスで構成されるフローティングゲート型のメモリ素子、及び該メモリ素子を備える不揮発性半導体メモリ装置に関する。
【背景技術】
【０００２】
フラッシュメモリやＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）に代表される不揮発性半導体メモリ装置は、電源の供給を停止しても記憶する情報が消えないことから、多くの用途に用いられている。例えば、ＥＥＰＲＯＭの用途としては、携帯電話等が備えるデータの記憶装置や、ＩＣカードなどがある。
【０００３】
また、いつでも用途に応じて書き換えができる便利さから、マイコン内のマスクＲＯＭ（Read Only Memory）の置き換えとしてＥＥＰＲＯＭやフラッシュメモリが使われている。更に、近年では、システムＬＳＩや、論理ＩＣの一部に不揮発性メモリを取込んだ、埋め込み型の所謂、ロジック混載メモリ（Embedded Memory）が必要になってきている。更に、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Ｋビット程度の小規模の不揮発性メモリも必要になってきている。
【０００４】
しかしながら、不揮発性メモリは２層ポリシリコンあるいは３層ポリシリコンを用いたセル構造が一般的で、製造工程は標準ＣＭＯＳプロセス、すなわち、論理回路を構成するＣＭＯＳトランジスタに用いられるプロセスより複雑で製造工程も多く、不揮発性メモリと標準ロジックとを同一チップに埋め込もうとすると、製造工程数が多く、歩留まりも低下し、製品の価格（コスト）があがる問題が生じていた。
【０００５】
この問題を解決する１つの方法として、１層ポリシリコンを用いたフローティングゲート型ＥＥＰＲＯＭが提案されている（特許文献１）。この１層ポリシリコンＥＥＰＲＯＭを用いると、従来の２層ポリシリコンプロセスより製造工程を削減できる。
【０００６】
しかしながら、上記の技術では、フローティングゲート型の不揮発性メモリでは、フローティングゲートから電子の抜けを防ぐために高品質な酸化膜が必要となる。その高品質な酸化膜の形成には、特殊なプロセスが必要となる。しかし、標準ＣＭＯＳプロセスでは、酸化膜の信頼性はトランジスタを破壊しなければ十分であり、通常の品質で問題ないことから、不揮発性メモリの酸化膜としては品質が不十分である場合が多く、不揮発性メモリの信頼性が問題となる。更に、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、更に不良の発生する確率が高く、信頼性が低下し問題となる。
【０００７】
図１５は、メモリ素子の電荷保持（データリテンション）特性を示すグラフである。横軸方向は時間に対応し、縦軸方向は、メモリ素子の閾値電圧に対応する。実線は消去セルの閾値の変化を表しており、破線は書き込みセルの閾値の変化を表している。メモリ素子のフローティングゲート周囲の酸化膜に欠陥等があると、書き込みセル及び消去セルにおいて時間の経過と共に、フローティングゲート内に蓄えられた電荷が抜けてしまい、初期状態、すなわち、電子も正孔も注入されていない状態に漸近する。ここで、書き込みセルとは、フローティングゲートに電子が蓄積されている状態のメモリ素子であり、消去セルは、フローティングゲートに正孔が蓄積されている状態のメモリ素子である。なお、この電荷保持の不良は、酸化膜の欠陥によるものなので、電荷保持の良いセルと不良のセルとが、同一の不揮発性半導体メモリ装置に混在する。また、異なる不良の発生原因として、データの書き込み及び消去を繰返すうちに、膜質の劣化が進みフローティングゲート周囲の酸化膜が破壊されて不良となるケースもある。
【０００８】
このような信頼性の低下の問題を解決する技術が提案されている（特許文献２）。この技術は、図１６に図示する、不揮発性半導体メモリセル９を用いることで信頼性の向上を図っている。図示するように、不揮発性半導体メモリセル９は、記憶する１ビットのデータに対して２つのメモリ素子Ｔｒ９２、Ｔｒ９３を並列に設けている。メモリ素子Ｔｒ９２，Ｔｒ９３のいずれか一方のフローティングゲートの電荷が抜けることで記憶された状態が正しく保たれない状態、すなわち、不良となっても、他方のメモリ素子が正しく動作すれば不揮発性半導体メモリセル９としては、正常に動作するという構成になっている。しかしながら、メモリ素子Ｔｒ９２、Ｔｒ９３を並列に配置するために、半導体基板上のレイアウト面積が大きくなり配置しにくいという問題がある。
【特許文献１】特開平１０−２８９９５９号公報
【特許文献１】特許第２６８５９６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前述のように、従来の１層ポリシリコンを用いたＥＥＰＲＯＭにおいては、標準ＣＭＯＳプロセスにより製造するとフローティングゲートの電荷保持が、不揮発性半導体メモリセルに用いる酸化膜に比較して品質の低い酸化膜により阻害されるという問題がある。更に、前述の特許文献２のように複数のメモリ素子を並列に配置するためにレイアウト面積が大きくなり、配置しにくいという問題がある。
【００１０】
本発明は、かかる実情に鑑みてなされたものであり、本発明の目的は、標準ＣＭＯＳプロセスを用いて製造できる１層ポリシリコンのセル構造の半導体メモリ素子を実現すると共に、効率的な配置により実装面積を小さくし、記憶保持の信頼性を向上させた不揮発性半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１１】
（１）上記問題を解決するために、本発明は、半導体基板上に論理回路を形成するＣＭＯＳトランジスタと同様なプロセスで構成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルであって、ドレインを前記第１の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、フローティングゲート型の１層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第２の端子に接続された並列に設けられた複数のメモリ素子と、を有し、前記複数のメモリ素子に対してデータを書き込む場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第１の端子に第１の電圧を印加し、前記第２の端子に第１の電圧より低い電圧を印加して行い、前記複数のメモリ素子に対してデータを消去する場合、前記セレクト信号により前記セレクトトランジスタをオンにし、前記第１の端子に前記第１の電圧より高い電圧を印加し、前記第２の端子をオープンにするか、もしくは、前記セレクト信号により前記セレクトトランジスタをオフにし、前記第２の端子に前記第１の電圧より高い電圧を印加して行うことを特徴とする不揮発性半導体メモリセルである。
【００１２】
（２）また、本発明は、上記に記載の発明において、前記複数のメモリ素子に対してデータを書き込む場合、前記複数のメモリ素子のドレインとソースとの間に流れるチャネル電流と共に、高いエネルギーを有する電子であるホットエレクトロンを発生させ、発生したホットエレクトロンを前記メモリ素子のフローティングゲートに注入し、前記複数のメモリ素子に対してデータを消去する場合、前記複数のメモリ素子のドレイン又はソースと、前記半導体基板との間に流れるバンド・バンド間電流と共に、高いエネルギーを有する正孔であるホットホールを発生させ、発生したホットホールを前記メモリ素子のフローティングゲートに注入することを特徴とする不揮発性半導体メモリセルである。
【００１３】
（３）また、本発明は、上記に記載の発明において、前記複数のメモリ素子は、第１のメモリ素子と第２のメモリ素子とからなり、前記セレクトトランジスタのドレインを形成する第１のｎ型拡散層と、前記セレクトトランジスタのゲート電極を形成する第１のポリシリコンと、前記セレクトトランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、前記第１のメモリ素子のソース及び前記第２のメモリ素子のソースを形成する第３のｎ型拡散層と、前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、前記第２のメモリ素子のドレインを形成する第４のｎ型拡散層とが第１の方向に向かって順に直列に配置されるトランジスタ形成部と、前記第１のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第１のメタル配線と、前記第２のｎ型拡散層及び前記第４のｎ型拡散層それぞれとコンタクトを介して接続され、前記第１の方向と同じ方向に配置される第２のメタル配線と、前記第３のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第３のメタル配線を備えることを特徴とする不揮発性半導体メモリセルである。
【００１４】
（４）また、本発明は、上記に記載の発明において、前記複数のメモリ素子は、第１のメモリ素子、第２のメモリ素子及び第３のメモリ素子からなり、前記セレクトトランジスタのドレインを形成する第１のｎ型拡散層と、前記セレクトトランジスタのゲート電極を形成する第１のポリシリコンと、前記セレクトトランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、前記第１のメモリ素子のソース及び前記第２のメモリ素子のソースを形成する第３のｎ型拡散層と、前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、前記第２のメモリ素子のドレイン及び前記第３のメモリ素子のドレインを形成する第４のｎ型拡散層と、前記第３のメモリ素子のフローティングゲート電極を形成する第４のポリシリコンと、前記第３のメモリ素子のソースを形成する第５のｎ型拡散層とが第１の方向に向かって順に直列に配置されるトランジスタ形成部と、前記第１のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第１のメタル配線と、前記第２のｎ型拡散層及び前記第４のｎ型拡散層それぞれとコンタクトを介して接続され、前記第１の方向と同じ方向に配置される第２のメタル配線と、前記第３のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第３のメタル配線と、前記第５のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第４のメタル配線とを備えることを特徴とする不揮発性半導体メモリセルである。
【００１５】
（５）また、本発明は、半導体基板上に論理回路を形成するＣＭＯＳトランジスタと同様なプロセスで構成されるＭＯＳトランジスタからなる複数の不揮発性半導体メモリセルを有する不揮発性半導体メモリ装置であって、前記複数の不揮発性半導体メモリセルは、ドレインを前記第１の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、フローティングゲート型の１層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第２の端子に接続された並列に設けられた複数のメモリ素子と、を有し、前記複数のメモリ素子に対してデータを書き込む場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第１の端子に第１の電圧を印加し、前記第２の端子に前記第１の電圧より低い電圧を印加して行い、前記複数のメモリ素子に対してデータを消去する場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第１の端子に前記第１の電圧より高い電圧を印加し、前記第２の端子をオープンにして行い、前記複数のメモリ素子からデータを読み出す場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第２の端子に前記第１の電圧より低い電圧を印加して行い、前記不揮発性半導体メモリセルが行列状に配置されたメモリセルアレイと、前記複数の不揮発性半導体メモリセルの前記ドレイン端子が、列ごとに共通に接続された複数のドレイン線と、前記複数のドレイン線それぞれに接続された複数の列選択ゲートと、前記複数のドレイン線と前記複数の列選択ゲートを経由して接続されたデータ入出力線と、前記データ入出力線に読み出された前記不揮発性半導体メモリセルのデータを増幅して外部に出力するセンスアンプ回路と、前記複数の不揮発性半導体メモリセルが有する前記セレクトトランジスタのゲートが、行ごとに共通接続された複数のセレクトゲート線と、前記複数の不揮発性半導体メモリセルの前記ソース端子が、行ごとに共通に接続された複数のソース線と、外部から入力される記憶領域を選択するアドレス信号及び動作を示す命令信号に基づいて、前記列選択ゲートのオン及びオフを切り替え、前記複数のセレクトゲート線及び前記複数のソース線に電圧を印加する制御部とを備えることを特徴とする不揮発性半導体メモリ装置である。
【００１６】
（６）また、本発明は、上記に記載の発明において、前記不揮発性半導体メモリ装置は、  前記複数のソース線の全てに接続されたソースドライバを備え、前記複数の不揮発性半導体メモリセルの全てに対して一括して消去を行う場合、前記制御部が、前記複数の不揮発性半導体メモリセルの前記複数のセレクトゲート線の全てに前記セレクトトランジスタがオフになる電圧を印加し、前記ソースドライバが前記第１の電圧より低い電圧を印加することを特徴とする不揮発性半導体メモリ装置である。
【００１７】
（７）また、本発明は、上記に記載の発明において、前記不揮発性半導体メモリ装置は、前記複数の不揮発性半導体メモリセルを複数のブロックに行単位で分け、前記複数のブロックそれぞれのソース線が接続されるソースドライバを複数備え、複数の行の前記不揮発性半導体メモリセルに対して消去するブロック消去を行う場合、前記制御部が、前記複数の不揮発性半導体メモリセルの前記複数のセレクトゲート線の全てに前記セレクトトランジスタがオフになる電圧を印加し、前記複数のソースドライバが前記第１の電圧より低い電圧を印加することを特徴とする不揮発性半導体メモリ装置である。
【００１８】
（８）また、本発明は、半導体基板上に論理回路を形成するＣＭＯＳトランジスタと同様なプロセスで構成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルを複数配置して構成される不揮発性半導体メモリ装置であって、前記不揮発性半導体メモリセルは、ドレインを前記第１の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、フローティングゲート型の１層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第２の端子に接続された並列に設けられた第１のメモリ素子及び第２のメモリ素子と、を有し、前記セレクトトランジスタのドレインを形成する第１のｎ型拡散層と、前記セレクトトランジスタのゲート電極を形成する第１のポリシリコンと、前記セレクトトランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、前記第１のメモリ素子のソース及び前記第２のメモリ素子のソースを形成する第３のｎ型拡散層と、前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、前記第２のメモリ素子のドレインを形成する第４のｎ型拡散層とが第１の方向に向かって順に直列に配置されるトランジスタ形成部と、前記第１のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第１のメタル配線と、前記第２のｎ型拡散層及び前記第４のｎ型拡散層それぞれとコンタクトを介して接続され、前記第１の方向と同じ方向に配置される第２のメタル配線と、前記第３のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第３のメタル配線を備えると共に、前記複数の不揮発性半導体メモリセルの配置において、前記第１のｎ型拡散層及び前記第１のメタル配線を互いに共通にして、前記第１のメタル配線に対して前記第１の方向に対称に配置される２つの前記不揮発性メモリセルを配置の基本単位として、前記配置の基本単位をマトリックス状に並べて配置し、前記第１の方向と垂直な方向に隣接する不揮発性半導体メモリセルの前記第１のポリシリコン及び前記第３のメタル配線それぞれは、前記第１の方向と垂直な方向に直線状に接続されることを特徴とする不揮発性半導体メモリ装置である。
【００１９】
（９）また、本発明は、半導体基板上に論理回路を形成するＣＭＯＳトランジスタと同様なプロセスで構成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルを複数配置して構成される不揮発性半導体メモリ装置であって、前記不揮発性半導体メモリセルは、ドレインを前記第１の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、フローティングゲート型の１層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第２の端子に接続された並列に設けられた第１のメモリ素子、第２のメモリ素子及び第３のメモリ素子と、を有し、前記不揮発性半導体メモリセルは、構成部分のレイアウトとして、前記セレクトトランジスタのドレインを形成する第１のｎ型拡散層と、前記セレクトトランジスタのゲート電極を形成する第１のポリシリコンと、前記セレクトトランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、前記第１のメモリ素子のソース及び前記第２のメモリ素子のソースを形成する第３のｎ型拡散層と、前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、前記第２のメモリ素子のドレイン及び前記第３のメモリ素子のドレインを形成する第４のｎ型拡散層と、前記第３のメモリ素子のフローティングゲート電極を形成する第４のポリシリコンと、前記第３のメモリ素子のソースを形成する第５のｎ型拡散層とが第１の方向に向かって順に直列に配置されるトランジスタ形成部と、前記第１のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第１のメタル配線と、前記第２のｎ型拡散層及び前記第４のｎ型拡散層それぞれとコンタクトを介して接続され、前記第１の方向と同じ方向に配置される第２のメタル配線と、前記第３のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第３のメタル配線と、前記第５のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第４のメタル配線とを備えると共に、前記不揮発性半導体メモリセルの配置において、前記第１のｎ型拡散層及び前記第１のメタル配線を共用し、前記第１のメタル配線に対して前記第１の方向に対称に配置され、且つ、前記第５のｎ型拡散層及び前記第４のメタル配線を共用し、前記第４のメタル配線に対して前記第１の方向に対称に配置される複数の前記不揮発性半導体メモリセルを列とし、前記列を前記第１の方向に対して垂直な方向に平行に並べて前記不揮発性半導体メモリセルをマトリックス状に配置し、前記列は、それぞれ該列に含まれる前記不揮発性半導体メモリセルが備える前記第１のメタル配線と接続し、該列に沿って前記第１の方向に配置される第５のメタル配線を備え、前記第１の方向に対して垂直な方向に隣り合う前記不揮発性半導体メモリセルの前記第１のポリシリコン、前記第３のメタル配線及び前記第４のメタル配線は、それぞれ前記第１の方向に対して垂直な方向に直線状に接続されることを特徴とする不揮発性半導体メモリ装置である。
【発明の効果】
【００２０】
この発明によれば、標準ＣＭＯＳプロセスを用いて、少ない配置面積でなお且つ記憶保持の信頼性を向上させた不揮発性半導体メモリセル及びそれを用いた不揮発性半導体メモリ装置が実現でき、ロジック混載メモリを容易に、また安価に実現できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態によるメモリ素子及び該メモリ素子を用いた不揮発性半導体メモリ装置を図面を参照して説明する。
【００２２】
（第１実施形態）
図１（ａ）は、第１実施形態におけるメモリ素子１を構成する１個のトランジスタの平面図を、（ｂ）は断面図を、（ｃ）は等価回路を示す。図１（ａ）〜（ｃ）に示すメモリ素子１は、１層ポリシリコンのセル構造を用いて半導体基板ＳＵＢ（電位Ｖｓｕｂ）上に形成されたフローティングゲートＦＧ、ドレインＤ及びソースＳを含み構成される。このフローティングゲートＦＧは、電荷保持領域となるものであり電極は設けられず、半導体基板ＳＵＢに形成されたゲート絶縁層上にポリシリコンにより形成される。ドレインＤ及びソースＳは、それぞれ半導体基板ＳＵＢ上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。
【００２３】
図２は、メモリ素子１のカップリング系の等価回路を示した概略図である。フローティングゲートＦＧにある電荷Ｑが入っているとすると、この系のトータルチャージがＱということになるので、電荷Ｑは、次式（１）のように表される。
【００２４】
【数１】
2010050134.tif 000003
【００２５】
なお、ＶＦＧ、ＶＤ、ＶＳ、Ｖｃｈは、それぞれフローティングゲートＦＧの電位、ドレインＤの電位、ソースＳの電位、チャネルＣＨの電位である。また、Ｃ（ＦＢ）は、フローティングゲートＦＧと半導体基板ＳＵＢとの間の静電容量であり、Ｃ（ＦＤ）は、フローティングゲートＦＧとドレインＤとの間の静電容量であり、Ｃ（ＦＳ）は、フローティングゲートＦＧとソースＳとの間の静電容量であり、Ｃ（ＦＣ）は、フローティングゲートＦＧとチャネルＣＨとの間の静電容量である。ここで、総静電容量をＣＴとすると、次式（２）のように表される。
【００２６】
【数２】
2010050134.tif 000004
【００２７】
更に、ＶＦＧは次式（３）のように表される。
【００２８】
【数３】
2010050134.tif 000005
【００２９】
ここで、Ｑ／ＣＴ［Ｖ］は、フローティングゲートＦＧに電荷が注入されているときの電位を示す。ここで、ＶＳｕｂ＝０［Ｖ］とすると、
【００３０】
【数４】
2010050134.tif 000006
【００３１】
ここで、各静電容量の比は、プロセスによっても多少異なるが、概略、Ｃ（ＦＤ）：Ｃ（ＦＳ）：Ｃ（ＦＣ）＝０．１：０．１：０．８、程度となる。ここで、フローティングゲートＦＧ内の電荷をＱ・ＣＴ＝−ΔＶＦＧとすると、ＣＴ＝１として、ＶＦＧは次式（５）のように表される。
【００３２】
【数５】
2010050134.tif 000007
【００３３】
ここで、図１で示したメモリ素子１の消去について説明する。メモリ素子１を構成するトランジスタのチャネルＣＨの閾値は、０．５［Ｖ］とする。メモリ素子１に対する消去は、ＶＤ＝８Ｖ、ＶＳ＝ｏｐｅｎ（オープン）の電位を印加して行う。ソースＳがオープンなので、このトランジスタのチャネルＣＨ部分には空乏層が広がり、フローティングゲートＦＧと半導体基板ＳＵＢとの間の静電容量は非常に小さくなるので無視できる。消去時のフローティングゲートＦＧの電位ＶＦＧ（Ｅｒａｓｅ）は、ΔＶＦＧ＝０として、次のように表される。
【００３４】
【数６】
2010050134.tif 000008
【００３５】
図３は、メモリ素子１を構成するトランジスタのドレイン電圧とドレイン電流との関係を、ＶＦＧの電位をパラメータとして模式的に表したグラフである。横軸方向は、ドレインＤに印加するドレイン電圧ＶＤであり、縦軸方向は、ドレインに流れるドレイン電流ＩＤである。
ドレインＤに電圧を印加すると、まず初めに、ドレイン近傍にて空乏層の電界集中が起こり、図３に示すように、いわゆる高エネルギーによるＢａｎｄ  ｔｏ  Ｂａｎｄ（ＢｔｏＢ；バンド・バンド間）の電流が流れ、正孔と電子のペアが発生する。高エネルギーを有する正孔であるホットホールの一部がフローティングゲートＦＧに取込まれ、更にドレインＤに印加する電圧を上げると、酸化膜が比較的厚い場合には、図示されるグラフのように、ファウラーノルトハイム（Fowler−Nordheim）のトンネル電流（以下、ＦＮ電流という）が流れる前にジャンクションブレークダウンが起こり、大電流が急激にドレインＤから半導体基板ＳＵＢに流れる。このジャンクションブレークダウンが発生するブレークダウン電圧をＶＢＤという。
【００３６】
なお、バンド・バンド間の電流の詳細は、「文献：『フラッシュメモリ技術ハンドブック』、編者：舛岡富士雄、発行所：株式会社サイエンスフォーラム、１９９３年８月１５日第１版第１刷発行。第５章第２節  不揮発性メモリセルにおけるバンド間トンネル現象の解析、Ｐ２０６〜２１５」を参照。ここで、ＢｔｏＢ電流及びブレークダウン電流はある一定電界で発生するので、フローティングゲートＦＧの電位に依存する。図４に示すように、ゲートに印加するゲート電圧ＶＧにＶＢＤに依存し、ＶＦＧが低いとＶＤＢも低くなり、ＶＦＧが高いとＶＢＤも高くなる。
【００３７】
引き続き、消去動作を考察する。バンド・バンド間電流が発生する限界電位を５Ｖとすると、ＶＤ＝８Ｖでは、フローティングゲートＦＧの電位ＶＦＧは３Ｖになるまで消去される。言い換えれば、ホットホールがフローティングゲートに注入される。
【００３８】
消去時は、ソースＳをオープンとするため、ＶＳはほぼ０Ｖ、チャネルもオフしているので、チャネル電位Ｖｃｈもほぼ０Ｖとすると、初期状態では、ΔＶＦＧ＝０Ｖなので、式（５）から式（６）が導き出される。初期のＶＦＧは、０．８Ｖとなるので、消去後３Ｖとなると、消去時の変化量ΔＶＦＧ（Ｅｒａｓｅ）は、＋２．２Ｖとなる。
【００３９】
一方、メモリ素子１に対する書き込みは、ＶＤ＝５Ｖ、ＶＳ＝０Ｖの電位を印加して行う。このとき、書き込み前の初期状態は通常消去状態で、フローティングゲートＦＧに正孔が蓄積されている状態とすると、このトランジスタのチャネルはオン状態なので、チャネルは飽和領域で動作している。従って、チャネルＣＨとフローティングゲートＦＧとの実勢カップリング面積は通常約半分になっていると仮定すると、式（５）より書き込み時のフローティングゲートＦＧの電位ＶＦＧ（Ｐｒｏｇｒａｍ）は、式（７）として導き出される。
【００４０】
【数７】
2010050134.tif 000009
【００４１】
フローティングゲートＦＧの電位ＶＦＧが２．５Ｖとなり、チャネルがオンすると共に、高エネルギーを有する電子であるホットエレクトロンが発生し、チャネル電流が流れる。この際、一部のホットエレクトロンが、フローティングゲートＦＧに取込まれて書き込みが行われる。ここで、トランジスタの閾値が０．５Ｖなので、フローティングゲートＦＧの電位ＶＦＧが０．５Ｖになるとチャネル電流は流れなくなり書き込みが終了する。このとき、フローティングゲートＦＧの電位ＶＦＧが、２．５Ｖから０．５Ｖに変化するので、書き込み時の変化量ΔＶＦＧ（Ｐｒｏｇｒａｍ）は、−２．０Ｖとなる。
【００４２】
図３は、メモリ素子１の消去及び書き込み状態のトランジスタ特性を模式的に示した図である。横軸方向は、フローティングゲートＦＧの電位ＶＦＧであり、縦軸方向は、ドレインＤに流れるドレイン電流Ｉｄであり、消去状態、中性状態及び書き込み状態の３つの状態において、フローティングゲートＦＧの電位ＶＦＧに取込まれている電荷を変化させた場合のドレイン電流を模式的に示した図である。
【００４３】
次に、メモリ素子１の読み出しの説明を行う。読み出しは、ＶＤ＝１Ｖ、ＶＳ＝０Ｖの電圧を印加して行う。このとき、フローティングゲートＦＧにΔＶＦＧの電荷が取込まれているとすると、フローティングゲートＦＧの電位ＶＦＧ（Ｒｅａｄ）は、次式（８）として導き出される。
【００４４】
【数８】
2010050134.tif 000010
【００４５】
メモリ素子１に「０」が記憶されているときの読み出しの場合、書き込み時にフローティングゲートＦＧには、フローティングゲートＦＧの電位が初期状態に比べ電位が−ΔＶＦＧ（Ｐｒｏｇｒａｍ）＝−２．０Ｖ変化する量の電子が蓄積されている。これにより、式（８）からフローティングゲートＦＧの電位ＶＦＧ（”０”）は、次式（９−１）のように導き出される。一方、メモリ素子１に「１」が記憶されているときの読み出しは、消去時にフローティングゲートＦＧには、フローティングゲートＦＧの電位が初期状態に比べ電位がΔＶＦＧ（Ｅｒａｓｅ）＝＋２．２Ｖ変化する量の正孔が蓄積されている。これにより、式（８）からフローティングゲートＦＧの電位ＶＦＧ（”１”）は、次式（９−２）のように導き出される。
【００４６】
【数９】
2010050134.tif 000011
【００４７】
図５は、メモリ素子１の動作をまとめた図である。なお、ドレインＤ及びソースＳに印加する電位を逆にした場合においても、メモリ素子１は、動作することが可能である。
【００４８】
次に、図６を用いて、不揮発性半導体メモリセル２の構成を説明する。図６（ａ）は、不揮発性半導体メモリセル２の平面図であり、図６（ｂ）は、図６（ａ）のＡ−Ａ’に沿った断面図であり、図６（ｃ）は、図６（ａ）及び（ｂ）で構成される不揮発性半導体メモリセル２の等価回路を示した図である。
【００４９】
まず、図６（ｃ）に図示するように、不揮発性半導体メモリセル２は、ドレイン端子Ｄ、ソース端子Ｓ、セレクトゲート端子ＳＧ、ＭＯＳトランジスタであるセレクトトランジスタＴｒ２１、及びフローティングゲート型の１層ポリシリコントランジスタであるメモリ素子Ｔｒ２２を有している。なお、メモリ素子Ｔｒ２２は、図１に示したメモリ素子１と同じ特性を有し、動作する。
【００５０】
セレクトトランジスタＴｒ２１のドレインはドレイン端子Ｄに接続され、セレクトトランジスタＴｒ２１のソースとメモリ素子Ｔｒ２２のドレインとは接続され、メモリ素子Ｔｒ２２のソースはソース端子Ｓに接続されている。セレクトゲート端子ＳＧは、セレクト信号が入力され、セレクトトランジスタＴｒ２１のゲートに接続されている。
【００５１】
次に、図６（ａ）及び（ｂ）を用いて、不揮発性半導体メモリセル２の構造を説明する。２００はｐ型半導体基板であり、ｐ型半導体基板上のトランジスタ形成部２０には、ｎ型拡散層２０１、ゲート領域部２０４、ｎ型拡散層２０２、ゲート領域部２０５、ｎ型拡散層２０３の順に直列に領域が形成される。
【００５２】
ｎ型拡散層２０１（第１のｎ型拡散層）は、セレクトトランジスタＴｒ２１のドレインを形成する。ｎ型拡散層２０２（第２のｎ型拡散層）は、セレクトトランジスタＴｒ２１のソース及びメモリ素子Ｔｒ２２のドレインを形成する。ｎ型拡散層２０３（第３のｎ型拡散層）は、メモリ素子Ｔｒ２２のソースを形成する。
【００５３】
ゲート領域部２０４は、ｎ型拡散層２０１、２０２の間の領域で、セレクトトランジスタＴｒ２１のチャネルが形成される領域である。ゲート領域部２０５は、ｎ型拡散層２０２、２０３の間の領域で、メモリ素子Ｔｒ２２のチャネルが形成される領域である。
【００５４】
ポリシリコン配線２０６（第１のポリシリコン）は、セレクトトランジスタＴｒ２１のゲート電極を形成する。ポリシリコン配線２０７は、メモリ素子Ｔｒ２２のゲート電極を形成する。
【００５５】
メタル配線２０８（第１のメタル配線）は、ｎ型拡散層２０１とドレイン端子Ｄとを接続する。メタル配線２０９（第２のメタル配線）は、ｎ型拡散層２０３とソース端子Ｓとを接続する。コンタクト２１０は、ｎ型拡散層２０１とメタル配線２０８とを接続する。コンタクト２１１は、ｎ型拡散層２０３とメタル配線２０９とを接続する。
【００５６】
次に、図７を用いて不揮発性半導体メモリセル２の動作を説明する。
【００５７】
（消去の動作）
不揮発性半導体メモリセル２において、メモリ素子Ｔｒ２２のフローティングゲートにホットホールを注入することで、フローティングゲートに蓄積された電子を放出させる消去動作は、以下のように行う。
セレクトゲート端子ＳＧに１０Ｖの電圧を印加し、ドレイン端子Ｄに８Ｖの電圧を印加し、ソース端子Ｓをオープン（開放状態）にする。このとき、セレクトトランジスタＴｒ２１はオン状態となり、メモリ素子Ｔｒ２２のドレインは、セレクトトランジスタＴｒ２１を介して、８Ｖの電圧を印加される。
【００５８】
これにより、メモリ素子Ｔｒ２２のドレイン近傍にて空乏層の電界集中が起こり、ＢｔｏＢの電流が流れ、正孔と電子のペアが発生する。発生する高エネルギーを有する正孔であるホットホールの一部がフローティングゲートに取込まれ、フローティングゲートから電子が放出される。フローティングゲートに正孔が蓄積されるため、メモリ素子Ｔｒ２２の閾値が下がる。
なお、ドレイン端子Ｄに印加する電圧がセレクトトランジスタＴｒ２１を介してメモリ素子Ｔｒ２２のドレインに印加され、セレクトゲート端子に印加する電圧は、ドレイン端子Ｄに印加する電圧より高いほうが、メモリ素子Ｔｒ２２のドレイン電圧を制御しやすいことになる。
【００５９】
（書き込みの動作）
メモリ素子Ｔｒ２２のフローティングゲートにホットエレクトロンを注入することで、フローティングゲートに電子を注入する書き込み動作は、以下のようにして行う。セレクトゲート端子ＳＧに７Ｖの電圧を印加し、ドレイン端子Ｄに５Ｖの電圧を印加し、ソース端子Ｓに０Ｖの電圧を印加する。書き込みを行うときは通常消去状態であるので、フローティングゲート内に正孔が蓄積され、メモリ素子Ｔｒ２２はオン状態にある。
これにより、メモリ素子Ｔｒ２２のドレインとソースとのチャネル電流と共にホットエレクトロンが発生し、一部のホットエレクトロンがフローティングゲートに注入される。フローティングゲートに電子が蓄積されるため、メモリ素子Ｔｒ２２の閾値は、高くなる。
【００６０】
（読み出し動作）
セレクトゲート端子ＳＧに３Ｖの電圧を印加し、ドレイン端子Ｄに１Ｖの電圧を印加し、ソース端子Ｓに０Ｖの電圧を印加して行う。
なお、読み出し時にゲートに印加される電圧（３Ｖ）に対して、メモリ素子Ｔｒ２２の閾値電圧が高い状態（書き込み状態）場合をデータ”０”が記憶されているとし、メモリ素子Ｔｒ２２の閾値電圧が低い状態（消去状態）の場合をデータ”１”が記憶されているとする。
【００６１】
（非選択動作）
メモリ素子Ｔｒ２２に対して動作を行わないとき、セレクトゲート端子ＳＧに０Ｖの電圧を印加する。これにより、セレクトトランジスタＴｒ２１がオフ状態になり、非選択の状態となる。
【００６２】
上述のように不揮発性半導体メモリセル２に対する書き込み、消去、読み出し及び非選択を行う。なお、それぞれの動作におけるフローティングゲートＦＧの電位及び電位の変化量は、図５に示した電位及び電位の変化量と同じである。
【００６３】
不揮発性半導体メモリセル２が備えるメモリ素子Ｔｒ２２に１層ポリシリコンによるフローティングゲートＦＧを有する構成を用いたことにより、不揮発性半導体メモリセル２は、標準ＣＭＯＳプロセス、すなわち、論理回路を形成するＣＭＯＳトランジスタに用いられるプロセスを用いて製造することが可能である。
【００６４】
（第２実施形態）
図８は、第２実施形態における不揮発性半導体メモリセル３の構成を示した概略図である。図８（ａ）は、不揮発性半導体メモリセル３の平面図であり、図８（ｂ）は、図８（ａ）のＢ−Ｂ’に沿った断面図であり、図８（ｃ）は、図８（ａ）及び（ｂ）で構成される不揮発性半導体メモリセル３の等価回路を示した図である。
【００６５】
まず、図８（ｃ）に図示するように、不揮発性半導体メモリセル３は、ドレイン端子Ｄ、ソース端子Ｓ、セレクトゲート端子ＳＧ、ＭＯＳトランジスタであるセレクトトランジスタＴｒ３１、及びフローティングゲート型の１層ポリシリコントランジスタであるメモリ素子Ｔｒ３２、Ｔｒ３３を有している。なお、メモリ素子Ｔｒ３２、Ｔｒ３３は、図１に示したメモリ素子１と同じ特性を有し、動作する。
【００６６】
セレクトトランジスタＴｒ３１は、ドレインがドレイン端子Ｄに接続され、ソースがメモリ素子Ｔｒ３２、Ｔｒ３３のドレインと接続されている。メモリ素子Ｔｒ３２、Ｔｒ３３は、ソースがソース端子Ｓに接続されている。すなわち、並列に接続されたメモリ素子Ｔｒ３２、Ｔｒ３３と、セレクトトランジスタＴｒ３１とは直列に接続されている。セレクトゲート端子ＳＧは、セレクト信号が入力され、セレクトトランジスタＴｒ３１のゲートに接続されている。
【００６７】
次に、図８（ａ）及び（ｂ）を用いて、不揮発性半導体メモリセル３の構造を説明する。ｐ型半導体基板３００上のトランジスタ形成部３０には、ｎ型拡散層３０１（第１のｎ型拡散層）、ゲート領域部３０５、ｎ型拡散層３０２（第２のｎ型拡散層）、ゲート領域部３０６、ｎ型拡散層３０３（第３のｎ型拡散層）、ゲート領域部３０７、ｎ型拡散層３０４（第４のｎ型拡散層）の順に直列に配置され、直列方向に長尺状の領域が形成されている。
【００６８】
不揮発性半導体メモリセル３において、ｎ型拡散層３０１は、セレクトトランジスタＴｒ３１のドレインを形成する。ｎ型拡散層３０２は、セレクトトランジスタＴｒ３１のソース及びメモリ素子Ｔｒ３２のドレインを形成する、ｎ型拡散層３０３は、メモリ素子Ｔｒ３２のソース及びメモリ素子Ｔｒ３３のソースを形成する。ｎ型拡散層３０４は、メモリ素子Ｔｒ３３のドレインを形成する。
【００６９】
ゲート領域部（第１のゲート領域部）３０５は、ｎ型拡散層３０１、３０２の間の領域であり、セレクトトランジスタＴｒ３１のチャネルが形成される領域である。ゲート領域部３０６（第２のゲート領域部）は、ｎ型拡散層３０２、３０３の間の領域であり、メモリ素子Ｔｒ３２のチャネルが形成される領域である。ゲート領域部３０７（第３のゲート領域部）は、ｎ型拡散層３０３、３０４の間の領域であり、メモリ素子Ｔｒ３３のチャネルが形成される領域である。
【００７０】
ポリシリコン３０８（第１のポリシリコン）は、セレクトトランジスタＴｒ２１のゲート電極を形成する。ポリシリコン３０９（第２のポリシリコン）は、メモリ素子Ｔｒ３２のフローティングゲートＦＧ２の電極を形成する。ポリシリコン３１０（第３のポリシリコン）は、メモリ素子Ｔｒ３３のフローティングゲートＦＧ３の電極を形成する。
【００７１】
メタル配線３１１（第１のメタル配線）は、コンタクト３１４を介してセレクトトランジスタＴｒ３１のドレインを形成するｎ型拡散層３０１とドレイン端子Ｄとを接続し、直列方向に垂直の方向に配置される。メタル配線３１２（第２のメタル配線）は、ｎ型拡散層３０２とｎ型拡散層３０４とを、コンタクト３１５、３１６を介して接続し、直列方向に配置される。メタル配線３１３（第３のメタル配線）は、コンタクト３１７を介してｎ型拡散層３０３とソース端子Ｓとを接続し、直列方向に垂直の方向に配置される。
なお、メタル配線３１３は、半導体基板３００表面から一定の距離を保って配置される。また、メタル配線３１１、３１２は、メタル配線３１３よりも半導体基板３００の表面から離れた距離を保って配置される。
【００７２】
次に、図９は、不揮発性半導体メモリセル３の動作を示す図である。不揮発性半導体メモリセル３の動作を説明する。
【００７３】
（書き込みの動作）
不揮発性半導体メモリセル３において、メモリ素子Ｔｒ３２、Ｔｒ３３のフローティングゲートＦＧ２、ＦＧ３にホットエレクトロンを注入することで、当該フローティングゲートに電子を蓄積する書き込み動作は、以下のようにして行う。セレクトゲート端子ＳＧに７Ｖの電圧を印加し、ドレイン端子に５Ｖの電圧を印加し、ソース端子Ｓに０Ｖの電圧を印加する。書き込み動作を行うときは通常消去状態であるので、フローティングゲートＦＧ２、ＦＧ３内に正孔が蓄積されているために閾値がシフトして、メモリ素子Ｔｒ３２、Ｔｒ３３はオン状態である。これにより、メモリ素子Ｔｒ３２、Ｔｒ３３それぞれのドレインとソースとの間に流れるチャネル電流と共に、ホットエレクトロンが発生し、一部のホットエレクトロンがフローティングゲートＦＧ２、ＦＧ３に注入される。フローティングゲートＦＧ２、ＦＧ３に電子が蓄積される。この結果、メモリ素子Ｔｒ３２、Ｔｒ３３の閾値は、高くなり、書き込みが行われた状態となる。
【００７４】
メモリ素子Ｔｒ３２、Ｔｒ３３それぞれのフローティングゲートＦＧ２、ＦＧ３にホットホールを注入することで、フローティングゲートＦＧ２、ＦＧ３に蓄積されている電子を放出させる消去動作は、以下に示す消去１及び消去２の２つの方法がある。
【００７５】
（消去１の動作）
まず、一方の消去１の動作は、セレクトゲート端子ＳＧに１０Ｖの電圧を印加し、ドレイン端子Ｄに８Ｖの電圧を印加し、ソース端子Ｓをオープンにして行う。消去動作を行うとき通常フローティングゲートＦＧ２、ＦＧ３は、書き込み状態にあるので、フローティングゲートＦＧ２、ＦＧ３内に電子が蓄積されているために閾値がシフトして、不揮発性メモリ素子Ｔｒ３２、Ｔｒ３３はオフ状態である。このとき、メモリ素子Ｔｒ３２、Ｔｒ３３のそれぞれのドレイン近傍にて空乏層の電界集中が起こり、ＢｔｏＢの電流が流れると共に、正孔と電子のペアが発生する。発生する正孔のうち高エネルギーを有するホットホールの一部がフローティングゲートＦＧ２、ＦＧ３に取込まれ、フローティングゲートＦＧ２、ＦＧ３から電子が放出される。この結果、フローティングゲートＦＧ２、ＦＧ３は、電子を放出する（正孔を取込む）ことによりメモリ素子Ｔｒ３２、Ｔｒ３３の閾値は下がり、消去状態となる。
【００７６】
（消去２の動作）
次に、消去２の動作は、セレクトゲート端子ＳＧに０Ｖの電圧を印加し、ドレイン端子Ｄをオープンにし、ソース端子Ｓに８Ｖの電圧を印加して行う。消去動作を行うとき通常フローティングゲートＦＧ２、ＦＧ３は、書き込み状態にあるので、メモリ素子Ｔｒ３２、Ｔｒ３３はオフ状態である。また、セレクトトランジスタＴｒ３１はオフ状態である。それぞれの端子に電圧を印加することにより、メモリ素子Ｔｒ３２、Ｔｒ３３のソース付近にて空乏層の電界集中が起こり、ＢｔｏＢの電流が流れると共に、高エネルギーを有する正孔と電子のペアが発生する。発生する正孔の一部がフローティングゲートＦＧ２、ＦＧ３に取込まれ、フローティングゲートＦＧ２、ＦＧ３から電子が放出される。この結果、フローティングゲートＦＧ２、ＦＧ３は、電子を放出する（正孔を取込む）ことにより、メモリ素子Ｔｒ３２、Ｔｒ３３の閾値は下がり、消去状態となる。
【００７７】
（読み出し動作）
続いて、読み出し動作について説明する。読み出し動作は、セレクトゲート端子ＳＧに３Ｖの電圧を印加し、ドレイン端子Ｄに１Ｖの電圧を印加し、ソース端子Ｓに０Ｖの電圧を印加することで行う。
なお、読み出し時にゲートに印加される電圧（３Ｖ）に対して、メモリ素子Ｔｒ３２、３３の閾値電圧が高い状態（書き込み状態）場合をデータ”０”が記憶されているとし、メモリ素子Ｔｒ３２、３３の閾値電圧が低い状態（消去状態）の場合をデータ”１”が記憶されているとする。
上述のように不揮発性半導体メモリセル３に対する書き込み及び消去のデータを記憶させる動作と、データを読み出し動作を行う。
【００７８】
不揮発性半導体メモリセル３は、上述の書き込み、消去の動作を用いてメモリ素子Ｔｒ３２、Ｔｒ３３が有するポリシリコンで形成されたフローティングゲートＦＧ２、ＦＧ３に電荷を蓄積させてデータを記憶する。また、不揮発性半導体メモリセル３は、２層又は３層ポリシリコンを用いたメモリ素子を用いた構成に比べ、用いるプロセスが複雑にならず、標準ＣＭＯＳプロセスを用いて製造できる。これにより、従来の２層ポリシリコン又は３層ポリシリコンを用いた場合と比べ、製造工程を削減することができ、製造コストを削減することが可能となる。また、不揮発性半導体メモリセル３が並列に接続された２つのメモリ素子Ｔｒ３２、Ｔｒ３３を備える構成としている。これにより、１ビット当たり２つの素子を用いることで信頼性を高めることが可能となる。
【００７９】
（不揮発性半導体メモリ装置３５０の構成）
次に、図１０は、不揮発性半導体メモリセル３を用いた不揮発性半導体メモリ装置３５０の構成を示した概略図である。不揮発性半導体メモリ装置３５０は、制御部３５１、センスアンプ回路３５２、図８に示した不揮発性半導体メモリセル３がｍ行ｎ列（ｍ，ｎ≧２）のマトリックス状に配置された複数の不揮発性半導体メモリセルＭ１１〜Ｍｍｎを備えている。
【００８０】
また、不揮発性半導体メモリ装置３５０は、ドレイン線Ｄ１〜Ｄｎ、ソース線Ｓ１〜Ｓｍ、セレクトゲート線ＳＧ１〜ＳＧｍ、データ入出力線Ｄａｔａ、列選択ゲートＳＷ１〜ＳＷｎ、列選択信号線Ｃ１〜Ｃｎを備えている。
ドレイン線Ｄ１〜Ｄｎそれぞれは、マトリックス状に配置された不揮発性半導体メモリセル３の列それぞれに対応して設けられ、それぞれの列を構成する不揮発性半導体メモリセル３のドレイン端子Ｄと共通接続される。
セレクトゲート線ＳＧ１〜ＳＧｍそれぞれは、マトリックス状に配置された不揮発性半導体メモリセル３の行それぞれに対応して設けられ、それぞれの行を構成する不揮発性半導体メモリセル３のセレクトゲート端子ＳＧに共通接続される。
ソース線Ｓ１〜Ｓｎそれぞれは、マトリックス状に配置された不揮発性半導体メモリセル３の行それぞれに対応して設けられ、それぞれの行を構成する不揮発性半導体メモリセル３のソース端子Ｓに共通接続される。
列選択ゲートＳＷ１〜ＳＷｎは、対応するドレイン線Ｄ１〜Ｄｎに一端を接続され、他端をデータ入出力線Ｄａｔａに接続され、ドレイン線Ｄ１〜Ｄｎとデータ入出力線Ｄａｔａとの接続及び切断を切替える。
【００８１】
不揮発性半導体メモリ装置３５０において、制御部３５１は、制御回路３５３、列デコーダ・ドライバ３５４、行デコーダ・ドライバ３５５−１〜３５５−ｍを有している。行デコーダ・ドライバ３５５−１〜３５５−ｍは、不揮発性半導体メモリセルＭ１１〜Ｍｍｎの行ごとに備えられる。
【００８２】
制御回路３５３は、外部から入力される動作を示す命令信号に基づいて、列デコーダ・ドライバ３５４及び行デコーダ・ドライバ３５５−１〜３５５−ｍそれぞれに、動作に対応した電圧の印加を指示する制御信号を出力する。ここで、命令信号は、書き込み、消去１、消去２及び読み出しのいずれかの動作を示す信号である。また、制御回路３５３は、入力される命令信号に基づいてデータ入出力線Ｄａｔａに電圧を印加するか、あるいは、データ入出力線Ｄａｔａとの接続をオープンにするかの制御を行う。
【００８３】
また、列デコーダ・ドライバ３５４は、外部から入力される記憶領域を選択するアドレス信号と制御回路３５３から入力される制御信号とに基づいて、列選択信号線Ｃ１〜Ｃｎに電圧を印加して列選択ゲートＳＷ１〜ＳＷｎのオン及びオフの切り替えをする。列選択ゲートＳＷ１〜ＳＷｎは、オンが選択されると、それぞれの列選択ゲートＳＷ１〜ＳＷｎに接続されたドレイン線Ｄ１〜Ｄｎとデータ入出力線Ｄａｔａとを通電状態にする。また、列選択ゲートＳＷ１〜ＳＷｎは、オフが選択されると、それぞれの列選択ゲートＳＷ１〜ＳＷｎに接続されたドレイン線Ｄ１〜Ｄｎとデータ入出力線Ｄａｔａとを非通電状態にする。ここで、制御信号は、書き込み、消去１、消去２、及び読み出しのそれぞれの動作に対応し、列選択信号線Ｃ１〜Ｃｎ、セレクトゲート線ＳＧ１〜ＳＧｍ、ソース線Ｓ１〜Ｓｎに印加する電圧を示す信号である。
また、行デコーダ・ドライバ３５５−１〜３５５−ｍは、外部から入力される記憶領域を選択するアドレス信号をデコードし、それぞれに接続されたセレクトゲート線及びソース線に電圧を印加するか否かを決定する。このとき、行デコーダ・ドライバ３５５−１〜３５５−ｍがそれぞれに接続されたセレクトゲート線及びソース線に印加する電圧は、制御回路３５３から入力される制御信号により定められる。ここで、行デコーダ・ドライバ３５５−１〜３５５−ｍがソース線Ｓ１〜Ｓｎに印加する電圧は、入力される制御信号が示す動作に対応する図９に示した書き込み、消去及び読み出しの動作に応じた電圧であり、セレクトゲート線ＳＧ１〜ＳＧｎに印加する電圧は、図９に示した書き込み、消去及び読み出しの動作に応じた電圧である。
【００８４】
センスアンプ回路３５２は、読み出し動作のとき、データ入出力線Ｄａｔａに読み出された不揮発性半導体メモリセルＭ１１〜Ｍｍｎのデータを検出し、検出したデータを増幅して外部に出力する。
【００８５】
次に、不揮発性半導体メモリ装置３５０の動作について説明する。ここでは、一例として、不揮発性半導体メモリセルＭ１２に対しての書き込み、消去及び読み出しを説明する。
【００８６】
（不揮発性半導体メモリセルＭ１２の書き込みの動作）
まず、制御回路３５３には、外部から書き込みを示す命令信号が入力される。列デコーダ・ドライバ３５４及び行デコーダ・ドライバ３５５−１〜３５５−ｍには、外部からアドレス信号が入力される。
また、制御回路３５３は、入力された命令信号に基づいて、データ入出力線Ｄａｔａに５Ｖの電圧を印加し、列デコーダ・ドライバ３５４及び行デコーダ・ドライバ３５５−１〜３５５−ｍに書き込みに対応した制御信号を出力する。また、列デコーダ・ドライバ３５４は、入力されたアドレス信号及び制御信号に基づいて列選択信号線Ｃ２に７Ｖの電圧を印加する。また、行デコーダ・ドライバ３５５−１は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線ＳＧ１に７Ｖの電圧を印加し、ソース線Ｓ１に０Ｖの電圧を印加する。このとき、他の行デコーダ・ドライバ３５５−２〜３５５−ｍは、それぞれに接続されたセレクトゲート線及びソース線をオープン状態にする。
【００８７】
これにより、データ入出力線Ｄａｔａは、列選択ゲートＳＷ２を介して、ドレイン線Ｄ２に接続された不揮発性半導体メモリセルＭ１２〜Ｍｍ２のドレイン端子Ｄと接続される。不揮発性半導体メモリセルＭ１２〜Ｍｍ２それぞれのドレイン端子Ｄには、５Ｖの電圧が印加される。また、セレクトゲート線ＳＧ１に７Ｖの電圧が印加されたことにより、不揮発性半導体メモリセルＭ１１〜Ｍ１ｎが有するセレクトトランジスタＴｒ３１がオン状態になる。そして、不揮発性半導体メモリセルＭ１２が有するメモリ素子Ｔｒ３２、Ｔｒ３３は、ドレインに５Ｖの電圧が印加され、ソースに０Ｖの電圧が印加される。この結果、不揮発性半導体メモリセルＭ１２が有するメモリ素子Ｔｒ３２、Ｔｒ３３は、それぞれのフローティングゲートＦＧ２、ＦＧ３にホットエレクトロンが注入されて電荷を蓄積し、書き込み状態となる。
【００８８】
（不揮発性半導体メモリセルＭ１２の消去１の動作）
まず、制御回路３５３には、外部の装置から消去１を示す命令信号が入力される。列デコーダ・ドライバ３５４及び行デコーダ・ドライバ３５５−１〜３５５−ｍには、外部の装置からアドレス信号が入力される。
また、制御回路３５３は、入力された命令信号に基づいて、データ入出力線Ｄａｔａに８Ｖの電圧を印加し、列デコーダ・ドライバ３５４及び行デコーダ・ドライバ３５５−１〜３５５−ｍに消去１に対応した制御信号を出力する。また、列デコーダ・ドライバ３５４は、入力されたアドレス信号及び制御信号に基づいて列選択信号線Ｃ２に１０Ｖの電圧を印加する。また、行デコーダ・ドライバ３５５−１は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線ＳＧ１に１０Ｖの電圧を印加し、ソース線Ｓ１をオープン状態にする。このとき、他の行デコーダ・ドライバ３５５−２〜３５５−ｍは、それぞれに接続されたセレクトゲート線ＳＧ２〜ＳＧｍ及びソース線Ｓ２〜Ｓｍをオープン状態にする。
【００８９】
これにより、データ入出力線Ｄａｔａは、列選択ゲートＳＷ２を介して、ドレイン線Ｄ２に接続された不揮発性半導体メモリセルＭ１２〜Ｍｍ２のドレイン端子Ｄと接続される。そして、不揮発性半導体メモリセルＭ１２〜Ｍｍ２それぞれのドレイン端子Ｄには、８Ｖの電圧が印加される。また、セレクトゲート線ＳＧ１に１０Ｖの電圧が印加されたことにより、不揮発性半導体メモリセルＭ１１〜Ｍ１ｎが有するセレクトトランジスタＴｒ３１がオン状態になる。そして、不揮発性半導体メモリセルＭ１２が有するメモリ素子Ｔｒ３２、Ｔｒ３３は、ドレインに８Ｖの電圧が印加され、また、ソースがオープン状態になる。この結果、不揮発性半導体メモリセルＭ１２が有するメモリ素子Ｔｒ３２、Ｔｒ３３は、それぞれのフローティングゲートＦＧ２、ＦＧ３はホットホールが注入されて電荷を蓄積し、消去状態となる。
【００９０】
（不揮発性半導体メモリセルＭ１２の消去２の動作）
まず、制御回路３５３には、外部から消去２を示す命令信号が入力される。列デコーダ・ドライバ３５４及び行デコーダ・ドライバ３５５−１〜３５５−ｍには、外部からアドレス信号が入力される。また、制御回路３５３は、入力された命令信号に基づいて、データ入出力線Ｄａｔａをオープン状態にし、列デコーダ・ドライバ３５４及び行デコーダ・ドライバ３５５−１〜３５５−ｍに消去２に対応した制御信号を出力する。
列デコーダ・ドライバ３５４は、入力されたアドレス信号及び制御信号に基づいて、列選択信号Ｃ２に０Ｖの電圧を印加する。行デコーダ・ドライバ３５５−１は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線ＳＧ１に０Ｖの電圧を印加し、ソース線Ｓ１に８Ｖの電圧を印加する。このとき、他の行デコーダ・ドライバ３５５−２〜３５５−ｍは、それぞれに接続されたセレクトゲート線ＳＧ２〜ＳＧｍ及びソース線Ｓ２〜Ｓｍに電圧の印加を行わず、当該セレクトゲート線及び当該ソース線をオープン状態にする。
【００９１】
これにより、全てのドレイン線Ｄ１〜Ｄｎは、オープン状態となる。また、セレクトゲート線ＳＧ１に０Ｖの電圧が印加されているので、不揮発性半導体メモリセルＭ１１〜Ｍ１ｎが有するセレクトトランジスタＴｒ３１がオフ状態となる。この結果、不揮発性半導体メモリセルＭ１１〜Ｍ１ｎの有するメモリ素子Ｔｒ３２、Ｔｒ３３は、ドレインがオープン状態で、ソースに８Ｖの電圧が印加される。その結果、不揮発性半導体メモリセルＭ１１〜Ｍ１ｎそれぞれのフローティングゲートＦＧ２、ＦＧ３にはホットホールが注入されて電荷が蓄積され、消去状態となる。すなわち、不揮発性半導体メモリセルＭ１１〜Ｍｍｎの行ごとの一括消去が行われる。
【００９２】
（不揮発性半導体メモリセルＭ１２の読み出しの動作）
まず、制御回路３５３には、外部から読み出しを示す命令信号が入力される。列デコーダ・ドライバ３５４及び行デコーダ・ドライバ３５５−１〜３５５−ｍには、外部からアドレス信号が入力される。また、制御回路３５３は、入力された命令信号に基づいて、データ入出力線Ｄａｔａをオープン状態にし、列デコーダ・ドライバ３５４及び行デコーダ・ドライバ３５５−１〜３５５−ｍに読み出しに対応した制御信号を出力する。
列デコーダ・ドライバ３５４は、入力されたアドレス信号及び制御信号に基づいて、列選択信号Ｃ２に３Ｖの電圧を印加する。行デコーダ・ドライバ３５５−１は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線ＳＧ１に３Ｖの電圧を印加し、ソース線Ｓ１に０Ｖの電圧を印加する。このとき、他の行デコーダ・ドライバ３５５−２〜２５５−ｍは、それぞれに接続されたセレクトゲート線ＳＧ２〜ＳＧｍ及びソース線Ｓ２〜Ｓｍに電圧の印加を行わず、当該セレクトゲート線及び当該ソース線をオープン状態にする。
【００９３】
これにより、データ入出力線Ｄａｔａは、列選択ゲートＳＷ２を介して、ドレイン線Ｄ２に接続される。また、不揮発性半導体メモリセルＭ１２のセレクトトランジスタＴｒ３１はオン状態となり、不揮発性半導体メモリセルＭ１２のメモリ素子Ｔｒ３２、Ｔｒ３３のドレインは、データ入出力線Ｄａｔａと接続される。
このとき、当該メモリ素子Ｔｒ３２、Ｔｒ３３が書き込み状態、すなわち、それぞれのフローティングゲートに蓄積された電荷によりメモリ素子Ｔｒ３２、Ｔｒ３３がオフ状態であれば電流は流れない。また、当該メモリ素子Ｔｒ３２、Ｔｒ３３が消去状態、すなわち、それぞれのフローティングゲートに蓄積された電荷によりメモリ素子Ｔｒ３２、Ｔｒ３３がオン状態であれば電流は流れる。
センスアンプ回路３５２は、データ入出力線Ｄａｔａの電流を増幅及び検出をして、外部の装置にデータを出力する。
【００９４】
このように、不揮発性半導体メモリセル３を複数配置し、それぞれのセレクトゲート端子ＳＧ、ドレイン端子Ｄ及びソース端子Ｓを上述のように接続することで、多ビットを記憶し、ランダムにアクセスができる不揮発性半導体メモリ装置３５０を構成することが可能である。また、センスアンプ回路３５２、制御回路３５３、列デコーダ・ドライバ３５４、行デコーダ・ドライバ３５５−１〜３５５−ｍを不揮発性半導体メモリセルＭ１１〜Ｍｍｎと同様に標準ＣＭＯＳプロセスで設計することで、製造工程数を削減することができ製造コストを削減することが可能となる。また、１ビット当たり複数のメモリ素子を用いた信頼性の高い不揮発性半導体メモリ装置３５０を構成することが可能となる。
【００９５】
（第２実施形態のメモリセルアレイのレイアウト）
次に、図１１は、不揮発性半導体メモリ装置３５０のメモリセルアレイ部分を示す概略図であり、不揮発性半導体メモリセル３が平行に行列状に配置された不揮発性半導体メモリセルＭ１１〜Ｍｍｎのレイアウトを示している。
図示するように、メモリセルアレイ部分では、図８（ａ）で示した不揮発性半導体メモリセル３のレイアウトの配置が示されている。
【００９６】
不揮発性半導体メモリセルＭ１１は、ｐ型半導体基板表面上のトランジスタ形成部３０ａにおいて、図示していないが、図８（ａ）に示したように、ｎ型拡散層とゲート領域部とが交互に順に配置され、それぞれが直列に方形状に形成されている。
【００９７】
不揮発性半導体メモリセルＭ１１において、ポリシリコン３０８ａは、セレクトゲート線ＳＧ１であって、セレクトトランジスタＴｒ３１のゲート電極である。ポリシリコン３０９ａは、メモリ素子Ｔｒ３２のフローティングゲート電極である。ポリシリコン３１０ａは、不揮発性半導体メモリ素子Ｔｒ３３のフローティングゲート電極である。
【００９８】
メタル配線３１１ａは、ｎ型拡散層３０１（図８（ｂ））とコンタクト３１４ａを介して接続するドレイン端子Ｄである。メタル配線３１２ａは、ｎ型拡散層３０２（図８（ｂ））とｎ型拡散層３０４（図８（ｂ））とを、コンタクト３１５ａ、３１６ａを介して、接続する。メタル配線３１３ａは、メモリ素子Ｔｒ３２、Ｔｒ３３のソースを形成するｎ型拡散層とコンタクト３１７ａを介して接続されるソース端子Ｓである。
【００９９】
次に、不揮発性半導体メモリセルＭ２１は、ｐ型半導体基板表面上のトランジスタ形成部３０ｂにおいて、図示していないが、図８（ａ）に示したｎ型拡散層とゲート領域部とが縦方向に交互に直列に配置され、方形状に形成されている。
【０１００】
不揮発性半導体メモリセルＭ２１において、ポリシリコン３０８ｂは、セレクトゲート線ＳＧ２であって、セレクトトランジスタＴｒ３１のゲート電極である。ポリシリコン３０９ｂは、メモリ素子Ｔｒ３２のフローティングゲート電極である。ポリシリコン３１０ｂは、不揮発性半導体メモリ素子Ｔｒ３３のフローティングゲート電極である。
【０１０１】
メタル配線３１１ｂは、ｎ型拡散層３０１（図８（ｂ））とコンタクト３１４ｂを介して接続するドレイン端子Ｄである。メタル配線３１２ｂは、ｎ型拡散層３０２（図８（ｂ））とｎ型拡散層３０４（図８（ｂ））とを、コンタクト３１５ｂ、３１６ｂを介して、接続する。メタル配線３１３ｂは、メモリ素子Ｔｒ３２、Ｔｒ３３のソースを形成するｎ型拡散層とコンタクト３１７ｂを介して接続されるソース端子Ｓである。
【０１０２】
図示する配置において、不揮発半導体メモリセルＭ１１のドレイン端子Ｄであるメタル配線３１１ａと、不揮発半導体メモリセルＭ２１のドレイン端子Ｄであるメタル配線３１１ｂとは、共用されている。また、不揮発半導体メモリセルＭ１１、Ｍ２１それぞれのコンタクト３１４ａ、３１４ｂは共用され、更に、不揮発半導体メモリセルＭ１１、Ｍ２１それぞれのセレクトトランジスタＴｒ３１のドレインを形成するｎ型拡散層も共用されている。
【０１０３】
このように、上下方向に隣接する２つの不揮発性半導体メモリセル３は、セレクトトランジスタＴｒ３１のドレインとなるｎ型拡散層３０１、ドレイン端子Ｄとなるメタル配線３１１、及びコンタクト３１４を共用して、メタル配線３１１に対して上下対称に配置される。このように配置される２つの不揮発性半導体メモリセル３を配置の基本単位とする。
不揮発性半導体メモリ装置３５０の不揮発性半導体メモリセルＭ１１〜Ｍｍｎは、配置の基本単位を上下方向及び左右方向に並べてマトリックス状に配置される。
【０１０４】
ここで、不揮発性半導体メモリセルＭ１１〜Ｍｍｎは、行ごとにそれぞれのソース端子Ｓを接続するメタル配線３１１を共通に接続するソース線Ｓ１、Ｓ２、Ｓ３、Ｓ４、…を左右方向に直線状に通している。また、不揮発性半導体メモリセルＭ１１〜Ｍｍｎは、行ごとにそれぞれのポリシリコン３０８、すなわち、セレクトトランジスタＴｒ３１のゲート電極を共通に接続するセレクトゲート線ＳＧ１、ＳＧ２、ＳＧ３、ＳＧ４、…を左右方向に直線状に通している。また、不揮発性半導体メモリセルＭ１１〜Ｍｍｎは、列ごとにそれぞれのドレイン端子Ｄを共通に接続するドレイン配線Ｄ１、Ｄ２、Ｄ３、Ｄ４、…を上下方向に直線状に通している。
【０１０５】
上述のように、不揮発性半導体メモリ装置３５０のメモリセルアレイは、不揮発性半導体メモリセル３が有するセレクトトランジスタＴｒ３１のドレインを形成するｎ型拡散層３０１、コンタクト３１４、及びメタル配線３１１を互いに共通して上下対称の配置を基本単位とし、一部分を共用して配置されている。
【０１０６】
これにより、不揮発性半導体メモリセルＭ１１〜Ｍｍｎを配置する際、従来必要であった上下間のスペースを削減できると共に、ｎ型拡散層３０１、コンタクト３１４及びメタル配線３１１の共用により不揮発性半導体メモリセルに要する面積を小さくすることが可能になる。また、メモリセルアレイの面積が削減され、不揮発性半導体メモリ装置３５０の面積が小さくなり、１枚の半導体ウェハから製造できる不揮発性半導体メモリ装置３５０の数を増やすことが可能となる。また、製造コストの削減も可能となる。
【０１０７】
（第３実施形態）
図１２は、第３実施形態の不揮発性半導体メモリ装置３６０の構成を示した概略図である。不揮発性半導体メモリ装置３６０は、第２実施形態の不揮発性半導体メモリ装置３５０に比べ、不揮発性半導体メモリセルＭ１１〜Ｍｍｎのソース端子Ｓに接続されるソース線Ｓ１〜Ｓｍが共通接続され１つのソース線Ｓ０に共通化されている。
不揮発性半導体メモリ装置３６０において、不揮発性半導体メモリ装置３５０と異なる制御部３６１、制御回路３６３、行デコーダ・ドライバ３６５−１〜３６５−ｍ、ソースドライバ３６６以外の構成については、同じ符号を付して説明を省略し、以下、異なる構成の制御回路３６３、行デコーダ・ドライバ３６５−１〜３６５−ｍ、ソースドライバ３６６について説明する。
【０１０８】
制御部３６１は、制御回路３６３、列デコーダ・ドライバ３５４、行デコーダ・ドライバ３６５−１〜３６５−ｍ、及びソースドライバ３６６を有している。行デコーダ・ドライバ３６５−１〜３６５−ｍは、不揮発性半導体メモリセルＭ１１〜Ｍｍｎの行ごとに備えられ、それぞれの行のセレクトゲート線ＳＧ１〜ＳＧｍと接続される。
【０１０９】
制御回路３６３は、外部から入力される命令信号に基づいて、列デコーダ・ドライバ３５４、行デコーダ・ドライバ３６５−１〜３６５−ｍ及びソースドライバ３６６それぞれに、動作に対応した電圧の印加を指示する制御信号を出力する。ここで、命令信号は、書き込み、消去１、消去２及び読み出しのいずれかの動作を示す信号である。また、制御回路３６３は、入力される命令信号に基づいてデータ入出力線Ｄａｔａに電圧を印加するか、あるいは、データ入出力線Ｄａｔａとの接続をオープンにするかの制御を行う。
【０１１０】
また、列デコーダ・ドライバ３５４は、外部から入力される記憶領域を選択するアドレス信号と制御回路３６３から入力される制御信号とに基づいて、列選択信号線Ｃ１〜Ｃｎに電圧を印加して列選択ゲートＳＷ１〜ＳＷｎのオン及びオフの切り替えをする。列選択ゲートＳＷ１〜ＳＷｎは、オンが選択されると、それぞれの列選択ゲートＳＷ１〜ＳＷｎに接続されたドレイン線Ｄ１〜Ｄｎとデータ入出力線Ｄａｔａとを通電状態にする。また、列選択ゲートＳＷ１〜ＳＷｎは、オフが選択されると、それぞれの列選択ゲートＳＷ１〜ＳＷｎに接続されたドレイン線Ｄ１〜Ｄｎとデータ入出力線Ｄａｔａとを非通電状態にする。ここで、制御信号は、書き込み、消去１、消去２、及び読み出しのそれぞれの動作に対応し、列選択信号線Ｃ１〜Ｃｎ、セレクトゲート線ＳＧ１〜ＳＧｍ、ソース線Ｓ１〜Ｓｍに印加する電圧を示す信号である。
また、行デコーダ・ドライバ３６５−１〜３６５−ｍは、外部から入力される記憶領域を選択するアドレス信号をデコードし、それぞれに接続されたセレクトゲート線に電圧を印加するか否かを決定する。このとき、行デコーダ・ドライバ３６５−１〜３６５−ｍが、それぞれに接続されたセレクトゲート線に印加する電圧は、制御回路３６３から入力される動作に対応した電圧の印加を指示する制御信号により定められる。ソースドライバ３６６は、制御回路３６３から入力される制御信号に基づいて、全ての不揮発性半導体メモリセルＭ１１〜Ｍｍｎのソース端子に共通接続されたソース線に電圧を印加する。ここで、ソースドライバ３６６がソース線に印加する電圧は、図９に示した書き込み、消去及び読み出しの動作に応じた電圧である。また、行デコーダ・ドライバ３６５−１〜３６５−ｍがセレクトゲート線ＳＧ１〜ＳＧｎに印加する電圧は、図９に示した書き込み、消去及び読み出しに応じた電圧である。
【０１１１】
次に、不揮発性半導体メモリ装置３６０の動作について説明する。ここでは、一例として、不揮発性半導体メモリセルＭ１２に対しての書き込み、消去及び読み出しを説明する。
【０１１２】
（不揮発性半導体メモリセルＭ１２の書き込みの動作）
まず、制御回路３６３には、外部から書き込みを示す命令信号が入力される。列デコーダ・ドライバ３５４及び行デコーダ・ドライバ３６５−１〜３６５−ｍには、外部からアドレス信号が入力される。
また、制御回路３６３は、入力された命令信号に基づいて、データ入出力線Ｄａｔａに５Ｖの電圧を印加し、列デコーダ・ドライバ３５４、行デコーダ・ドライバ３６５−１〜３６５−ｍ及びソースドライバ３６６に書き込みに対応した制御信号を出力する。また、列デコーダ・ドライバ３５４は、入力されたアドレス信号及び制御信号に基づいて列選択信号線Ｃ２に７Ｖの電圧を印加する。また、行デコーダ・ドライバ３６５−１は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線ＳＧ１に７Ｖの電圧を印加する。このとき、他の行デコーダ・ドライバ３６５−２〜３６５−ｍは、それぞれに接続されたセレクトゲート線ＳＧ２〜ＳＧｍをオープン状態にする。
【０１１３】
これにより、データ入出力線Ｄａｔａは、列選択ゲートＳＷ２を介して、ドレイン線Ｄ２に接続された不揮発性半導体メモリセルＭ１２〜Ｍｍ２のドレイン端子Ｄと接続されて、それぞれのドレイン端子Ｄに５Ｖの電圧が印加されることになる。また、セレクトゲート線ＳＧ１に７Ｖの電圧が印加されているので、不揮発性半導体メモリセルＭ１１〜Ｍ１ｎが有するセレクトトランジスタＴｒ３１がオン状態となる。この結果、不揮発性半導体メモリセルＭ１２が有するメモリ素子Ｔｒ３２、Ｔｒ３３は、ドレインに５Ｖの電圧が印加され、また、ソースに０Ｖの電圧が印加されることで、それぞれのフローティングゲートＦＧ２、ＦＧ３にはホットエレクトロンが注入されて電荷を蓄積し、書き込み状態となる。
【０１１４】
（不揮発性半導体メモリセルＭ１２の消去１の動作）
まず、制御回路３６３には、外部から消去１を示す命令信号が入力される。列デコーダ・ドライバ３５４及び行デコーダ・ドライバ３６５−１〜３６５−ｍには、外部からアドレス信号が入力される。
また、制御回路３６３は、入力された命令信号に基づいて、データ入出力線Ｄａｔａに８Ｖの電圧を印加し、列デコーダ・ドライバ３５４、行デコーダ・ドライバ３６５−１〜３６５−ｍに消去１に対応した制御信号を出力する。また、列デコーダ・ドライバ３５４は、入力されたアドレス信号及び制御信号に基づいて列選択信号線Ｃ２に１０Ｖの電圧を印加する。また、行デコーダ・ドライバ３６５−１は、入力されたアドレス信号及び制御信号に基づいてセレクトゲート線ＳＧ１に１０Ｖの電圧を印加する。また、ソースドライバ３６６は、入力された制御信号に基づいてソース線をオープン状態にする。このとき、他の行デコーダ・ドライバ３６５−２〜３６５−ｍは、それぞれに接続されたセレクトゲート線ＳＧ２〜ＳＧｍをオープン状態にする。
【０１１５】
これにより、データ入出力線Ｄａｔａは、列選択ゲートＳＷ２を介して、ドレイン線Ｄ２に接続された不揮発性半導体メモリセルＭ１２〜Ｍｍ２のドレイン端子Ｄと接続されて、それぞれのドレイン端子Ｄに８Ｖの電圧が印加されることになる。また、セレクトゲート線ＳＧ１に１０Ｖの電圧が印加されているので、不揮発性半導体メモリセルＭ１１〜Ｍ１ｎが有するセレクトトランジスタＴｒ３１がオン状態となる。この結果、不揮発性半導体メモリセルＭ１２が有するメモリ素子Ｔｒ３２、Ｔｒ３３は、ドレインに８Ｖの電圧が印加され、また、ソースがオープン状態になることで、それぞれのフローティングゲートＦＧ２、ＦＧ３にはホットホールが注入されて電荷が蓄積し、消去状態となる。
【０１１６】
（不揮発性半導体メモリセルＭ１２の消去２の動作）
まず、制御回路３６３には、外部から消去２を示す命令信号が入力される。列デコーダ・ドライバ３５４及び行デコーダ・ドライバ３６５−１〜３６５−ｍには、外部からアドレス信号が入力される。
また、制御回路３６３は、入力された命令信号に基づいて、データ入出力線Ｄａｔａをオープン状態にし、列デコーダ・ドライバ３５４、行デコーダ・ドライバ３６５−１〜３６５−ｍ、ソースドライバに消去２に対応した制御信号を出力する。また、列デコーダ・ドライバ３５４は、入力されたアドレス信号及び制御信号に基づいて列選択信号線Ｃ２に０Ｖの電圧を印加する。また、行デコーダ・ドライバ３６５−１は、入力されたアドレス信号及び制御信号に基づいてセレクトゲート線ＳＧ１に０Ｖの電圧を印加する。また、ソースドライバ３６６は、入力された制御信号に基づいてソース線に８Ｖの電圧を印加する。このとき、他の行デコーダ・ドライバ３６５−２〜３６５−ｍは、それぞれに接続されたセレクトゲート線ＳＧ２〜ＳＧｍをオープン状態にする。
【０１１７】
これにより、全てのドレイン線Ｄ１〜Ｄｎは、オープン状態となる。また、セレクトゲート線ＳＧ１に０Ｖの電圧が印加されているので、不揮発性半導体メモリセルＭ１１〜Ｍ１ｎが有するセレクトトランジスタＴｒ３１がオフ状態となる。この結果、不揮発性半導体メモリセルＭ１１〜Ｍ１ｎの有するメモリ素子Ｔｒ３２、Ｔｒ３３は、ドレインがオープン状態で、ソースに８Ｖの電圧が印加される。その結果、不揮発性半導体メモリセルＭ１１〜ＭｍｎそれぞれのフローティングゲートＦＧ２、ＦＧ３にはホットホールが注入されて電荷が蓄積し、消去状態となる。すなわち、全ての不揮発性半導体メモリセルＭ１１〜Ｍｍｎに対して一括消去が行われる。
【０１１８】
（不揮発性半導体メモリセルＭ１２の読み出しの動作）
まず、制御回路３６３には、外部から読み出しを示す命令信号が入力される。列デコーダ・ドライバ３５４及び行デコーダ・ドライバ３６５−１〜３６５−ｍには、外部からアドレス信号が入力される。
また、制御回路３６３は、入力された命令信号に基づいて、データ入出力線Ｄａｔａをオープン状態にし、列デコーダ・ドライバ３５４、行デコーダ・ドライバ３６５−１〜３６５−ｍ、ソースドライバ３６６に読み出しに対応した制御信号を出力する。また、列デコーダ・ドライバ３５４は、入力されたアドレス信号及び制御信号に基づいて列選択信号線Ｃ２に３Ｖの電圧を印加する。また、行デコーダ・ドライバ３６５−１は入力されたアドレス信号及び制御信号に基づいてセレクトゲート線ＳＧ１に３Ｖの電圧を印加する。また、ソースドライバ３６６は、入力された制御信号に基づいてソース線に０Ｖの電圧を印加する。このとき、他の行デコーダ・ドライバ３６５−２〜３６５−ｍは、それぞれに接続されたセレクトゲート線ＳＧ２〜ＳＧｍをオープン状態にする。
【０１１９】
これにより、データ入出力線Ｄａｔａは、列選択ゲートＳＷ２を介して、ドレイン線Ｄ２に接続される。また、不揮発性半導体メモリセルＭ１２のセレクトトランジスタＴｒ３１はオン状態となり、不揮発性半導体メモリセルＭ１２のメモリ素子Ｔｒ３２、Ｔｒ３３のドレインは、データ入出力線Ｄａｔａと接続される。
このとき、当該メモリ素子Ｔｒ３２、Ｔｒ３３が書き込み状態、すなわち、それぞれのフローティングゲートに蓄積された電荷によりメモリ素子Ｔｒ３２、Ｔｒ３３がオフ状態であれば電流は流れない。また、当該メモリ素子Ｔｒ３２、Ｔｒ３３が消去状態、すなわち、それぞれのフローティングゲートに蓄積された電荷によりメモリ素子Ｔｒ３２、Ｔｒ３３がオン状態であれば電流は流れる。
センスアンプ回路３５２は、データ入出力線Ｄａｔａの電流を増幅及び検出をして、外部の装置にデータを出力する。
【０１２０】
このように、複数の不揮発性半導体メモリセルＭ１１〜Ｍｍｎを配置し、それぞれのセレクトゲート端子ＳＧ、ドレイン端子Ｄ及びソース端子Ｓを上述のように接続することで、多ビットを記憶し、ランダムにアクセスができる不揮発性半導体メモリ装置３６０を構成することが可能である。全ての不揮発性半導体メモリセルＭ１１〜Ｍｍｎのソース端子を共通接続することで、全ての不揮発性半導体メモリセルＭ１１〜Ｍｍｎに対して一括で消去を行うことが可能となる。また、センスアンプ回路３５２、制御回路３６３、列デコーダ・ドライバ３５４、行デコーダ・ドライバ３６５−１〜３６５−ｍを不揮発性半導体メモリセルＭ１１〜Ｍｍｎと同様に標準ＣＭＯＳプロセスで設計することで、製造工程数を減らして製造コストを削減することが可能となる。また、１ビット当たり複数のメモリ素子を用いた信頼性の高い不揮発性半導体メモリ装置３６０を構成することが可能となる。
【０１２１】
なお、メモリセルアレイを行単位でいくつかのブロックに分け、それぞれのブロックごとにソースドライバ３６６を備える構成にしても良い。その場合、分けたブロックごとに消去を行うことが可能となる。
【０１２２】
（第４実施形態）
図１３は、第４実施形態の不揮発性半導体メモリセル４の構成を示す概略図である。図１３（ａ）は不揮発性半導体メモリセル４の平面図であり、図１３（ｂ）は図１３（ａ）のＣ−Ｃ’に沿った断面図であり、図１３（ｃ）は図１３（ａ）及び（ｂ）で構成される不揮発性半導体メモリセル４の等価回路を示した図である。
まず、図１３（ｃ）に図示されるように、不揮発性半導体メモリセル４は、ドレイン端子Ｄ、ソース端子Ｓ、セレクトゲート端子ＳＧ、ＭＯＳトランジスタであるセレクトトランジスタＴｒ４１、及びフローティングゲート型の１層ポリシリコントランジスタである不揮発性半導体メモリ素子Ｔｒ４２、Ｔｒ４３、Ｔｒ４４を有している。なお、メモリ素子Ｔｒ４２、Ｔｒ４３、Ｔｒ４４は、図１に示したメモリ素子１と同じ特性を有し、動作する。
【０１２３】
セレクトトランジスタＴｒ４１は、ドレインがドレイン端子Ｄに接続され、ソースがメモリ素子Ｔｒ４２、Ｔｒ４３、Ｔｒ４４のドレインに接続されている。メモリ素子Ｔｒ４２、Ｔｒ４３、Ｔｒ４４は、ソースがソース端子Ｓに接続されている。すなわち、メモリ素子Ｔｒ４２、Ｔｒ４３、Ｔｒ４４は、互いに並列に接続されている。また、不揮発性半導体メモリ素子Ｔｒ４２、Ｔｒ４３、Ｔｒ４４は、セレクトトランジスタＴｒ４１と直列に接続されている。
【０１２４】
次に、図１３（ａ）及び（ｂ）を用いて、不揮発性半導体メモリセル４の構造を説明する。ｐ型半導体基板４００の表面上のトランジスタ形成部４０には、ｎ型拡散層４０１（第１のｎ型拡散層）、ゲート領域部４０６、ｎ型拡散層４０２（第２のｎ型拡散層）、ゲート領域部４０７、ｎ型拡散層４０３（第３のｎ型拡散層）、ゲート領域部４０８、ｎ型拡散層４０４（第４のｎ型拡散層）、ゲート領域部４０９、ｎ型拡散層４０５（第５のｎ型拡散層）の順に領域が形成されている。
【０１２５】
不揮発性半導体メモリセル４において、ｎ型拡散層４０１は、セレクトトランジスタＴｒ４１のドレインを形成する。ｎ型拡散層４０２は、セレクトトランジスタＴｒ４１のソース及びメモリ素子Ｔｒ４２のドレインを形成する。ｎ型拡散層４０３は、メモリ素子Ｔｒ４２、Ｔｒ４３のソースを形成する。ｎ型拡散層４０４は、メモリ素子Ｔｒ４２、Ｔｒ４３のドレインを形成する。ｎ型拡散層４０５は、メモリ素子Ｔｒ４３のソースを形成する。
【０１２６】
ゲート領域部４０６は、ｎ型拡散層４０１、４０２の間の領域であり、セレクトトランジスタＴｒ４１のチャネルが形成される領域である。ゲート領域部４０７は、ｎ型拡散層４０２、４０３の間の領域であり、メモリ素子Ｔｒ４２のチャネルが形成される領域である。ゲート領域部４０８は、ｎ型拡散層４０３、４０４の間の領域であり、メモリ素子Ｔｒ４３のチャネルが形成される領域である。ゲート領域部４０９は、ｎ型拡散層４０４、４０５の間の領域であり、メモリ素子Ｔｒ４４のチャネルが形成される領域である。
【０１２７】
ポリシリコン４１０（第１のポリシリコン）は、セレクトトランジスタＴｒ４１のゲート電極を形成する。ポリシリコン４１１（第２のポリシリコン）は、メモリ素子Ｔｒ４２のフローティングゲート電極を形成する。ポリシリコン４１２（第３のポリシリコン）は、メモリ素子Ｔｒ４３のフローティングゲート電極を形成する。ポリシリコン４１３（第４のポリシリコン）は、メモリ素子Ｔｒ４４のフローティングゲート電極を形成する。
【０１２８】
メタル配線４１４（第１のメタル配線）は、コンタクト４１８を介して、セレクトトランジスタＴｒ４１のドレインであるｎ型拡散層４０１と接続されたドレイン端子Ｄである。メタル配線４１５（第２のメタル配線）は、ｎ型拡散層４０２とｎ型拡散層４０４とをコンタクト４１９、４２１を介して接続する。メタル配線４１６（第３のメタル配線）は、ｎ型拡散層４０３にコンタクト４２０を介して接続されるソース端子Ｓａである。メタル配線４１７（第４のメタル配線）は、ｎ型拡散層４０５にコンタクト４２２を介して接続されるソース端子Ｓｂである。
【０１２９】
なお、メタル配線４１６、４１７は、ｐ型半導体基板４００の表面から一定の距離を保って配置される。メタル配線４１４、４１５は、メタル配線４１６、４１７よりもｐ型半導体基板４００の表面から離れた距離を保って配置される。
また、ソース端子Ｓは、ソース端子Ｓａであるメタル配線４１６及びソース端子Ｓｂであるメタル配線４１７からなり、不揮発性半導体メモリセル４が用いられる際には、トランジスタ形成部４０の外部でメタル配線４１６、４１７が互いに接続されて、ソース端子Ｓを構成することになる。
【０１３０】
上述のように構成される不揮発性半導体メモリセル４は、１ビット当たり３つのメモリ素子Ｔｒ４２、Ｔｒ４３、Ｔｒ４４を用いて構成される。このため、第２実施形態の図８に示した不揮発性半導体メモリセル３に比べ、メモリ素子の数を増やしたことで、製造不良、経年変化及び使用による劣化による故障に対して高い信頼性を得ることが可能となる。
【０１３１】
（不揮発性半導体メモリセル４のレイアウト）
次に、図１４は、不揮発性半導体メモリセル４を用いたメモリセルアレイの配置を示す概略図である。メモリセルアレイには、図１３（ａ）で示した不揮発性半導体メモリセル４が複数平行に行列状に配置されている。
【０１３２】
不揮発性半導体メモリセル４ａにおいて、トランジスタ形成部４０ａには、図示していないが、図１３（ｂ）に示したように、ｐ型半導体基板上にｎ型拡散層とゲート領域部とが交互に直列に配置され、直列方向に長尺状の領域を形成している。
【０１３３】
ポリシリコン４１０ａは、セレクトゲート線ＳＧａ１であって、セレクトトランジスタＴｒ４１のゲート電極である。ポリシリコン４１１ａは、メモリ素子Ｔｒ４２のフローティングゲート電極である。ポリシリコン４１２ａは、メモリ素子Ｔｒ４３のフローティングゲート電極である。ポリシリコン４１３ａは、メモリ素子Ｔｒ４４のフローティングゲート電極である。
【０１３４】
メタル配線４１４ａは、セレクトトランジスタＴｒ４１のドレインとコンタクト４１８ａを介してドレイン端子Ｄと接続し、直列方向に垂直に配置される。メタル配線４１５ａは、ｎ型拡散層４０２（図１３（ｂ））とｎ型拡散層４０４（図１３（ｂ））とを、コンタクト４１９ａ、４２１ａを介して接続し、直列方向に配置される。メタル配線４１６ａは、ｎ型拡散層４０３（図１３（ｂ））とソース線Ｓａ１とをコンタクト４２０ａを介して接続し、直列方向に垂直の方向に配置される。メタル配線４１７ａは、ｎ型拡散層４０５（図１３（ｂ））とソース線Ｓｂ１とをコンタクト４２２ａを介して接続し、直列方向と垂直の方向に配置される。
【０１３５】
次に、不揮発性半導体メモリセル４ｂにおいて、トランジスタ形成部４０ｂには、図示されていないが、図１３（ｂ）に示したように、半導体基板上にｎ型拡散層とゲート領域部とが交互に直列に配置された方形状の領域を形成している。
【０１３６】
ポリシリコン４１０ｂは、セレクトトランジスタＴｒ４１のゲートであり、セレクトゲート線ＳＧａ２である。ポリシリコン４１１ｂは、メモリ素子Ｔｒ４２のフローティングゲートである。ポリシリコン４１２ｂは、メモリ素子Ｔｒ４３のフローティングゲートである。ポリシリコン４１３ｂは、メモリ素子Ｔｒ４４のフローティングゲートである。
【０１３７】
メタル配線４１４ｂは、セレクトトランジスタＴｒ４１のドレインとコンタクト４１８ｂを介して接続されるドレイン端子Ｄである。メタル配線４１５ｂは、ｎ型拡散層４０２（図１３（ｂ））とｎ型拡散層４０４（図１３（ｂ））とを、コンタクト４１９ｂ、４２１ａを介して接続する。メタル配線４１６ｂは、メモリ素子Ｔｒ４２、Ｔｒ４３のソースであるｎ型拡散層にコンタクト４２０ｂを介して接続されるソース線Ｓａ２である。メタル配線４１７ｂは、メモリ素子Ｔｒ４４のソースであるｎ型拡散層にコンタクト４２２ｂを介して接続されるソース線Ｓｂ２である。
【０１３８】
次に、不揮発性半導体メモリセル４ｃにおいて、トランジスタ形成部４０ｃには、図示されていないが、図１３（ｂ）に示したように、半導体基板上にｎ型拡散層とゲート領域部とが交互に直列に配置され方形状の領域を形成している。
【０１３９】
ポリシリコン４１０ｃは、セレクトゲート線ＳＧａ３であって、セレクトトランジスタＴｒ４１のゲート電極である。ポリシリコン４１１ｃは、メモリ素子Ｔｒ４２のフローティングゲート電極である。ポリシリコン４１２ｃは、メモリ素子Ｔｒ４３のフローティングゲート電極である。ポリシリコン４１３ｃは、メモリ素子Ｔｒ４４のフローティングゲート電極である。
【０１４０】
メタル配線４１４ｃは、コンタクト４１８ｃを介してセレクトトランジスタＴｒ４１のドレインと接続されるドレイン端子Ｄである。メタル配線４１５ｃは、ｎ型拡散層４０２（図１３（ｂ））とｎ型拡散層４０４（図１３（ｂ））とを、コンタクト４１９ｃ、４２１ｃを介して接続する。メタル配線４１６ｃは、コンタクト４２０ｃを介してメモリ素子Ｔｒ４２、Ｔｒ４３のソースであるｎ型拡散層と接続されるソース線Ｓａ３である。メタル配線４１７ｃは、コンタクト４２２ｃを介してメモリ素子Ｔｒ４４のソースであるｎ型拡散層と接続されるソース線Ｓｂ３である。
【０１４１】
図示する配置において、不揮発性半導体メモリセル４ａのドレイン端子Ｄであるメタル配線４１４ａと、不揮発性半導体メモリセル４ｂのドレイン端子であるメタル配線４１４ｂとは、共用されている。また、コンタクト４１８ａとコンタクト４１８ｂは共用され、更に、不揮発性半導体メモリセル４ａ、４ｂそれぞれのセレクトトランジスタＴｒ４１のドレインであるｎ型拡散層も共用されている。
また、不揮発性半導体メモリセル４ｂ、４ｃそれぞれのソース端子Ｓｂとなるメタル配線４１７ｂ、４１７ｃは共通化され、コンタクト４２２ｂ、４２２ｃも共通化されている。更に、不揮発性半導体メモリセル４ｂ、４ｃそれぞれのメモリ素子Ｔｒ４４のソースを形成するｎ型拡散層も共用されている。
上下方向に隣接して配置される不揮発性半導体メモリセル４は、セレクトトランジスタＴｒ４１のドレインとなるｎ型拡散層４０１、ドレイン端子Ｄとなるメタル配線４１４及びコンタクト４１８を共用し、メタル配線４１４に対して上下対称に配置される。
更に、上下方向に隣接して配置される不揮発性半導体メモリセル４は、メモリ素子Ｔｒ４４のソースとなるｎ型拡散層４０５、ソース端子Ｓｂとなるメタル配線４１７及びコンタクト４２２を共用し、メタル配線４１７に対して上下対称に配置される。
【０１４２】
このように、複数の不揮発性半導体メモリセル４をマトリックス状（行列状）に配置したメモリセルアレイは、図１３（ａ）及び（ｂ）に示した不揮発性半導体メモリセル４のレイアウトのｎ型拡散層４０１を互いに共用し、更に、ｎ型拡散層４０５を互いに共用することで、上下方向に隣接する不揮発性半導体メモリセル４それぞれを上下方向に対称に配置して構成される。
【０１４３】
また、上下方向に配置されたそれぞれの不揮発性半導体メモリセル４のドレイン端子Ｄとしてのメタル配線４１４ａ、４１４ｂ、４１４ｃは、不揮発半導体メモリセル４に上下方向に沿って配置される共通のドレイン線Ｄａ１に接続される。同様に、他の列においても、ドレイン線Ｄａ２、Ｄａ３、Ｄａ４が設けられ、ドレイン端子Ｄとしてのメタル配線４１４が接続される。
更に、上述のように上下方向に配置された不揮発半導体メモリセル４の列を左右方向に平行に並べて配置し、それぞれのソース線Ｓａ１、Ｓｂ１、Ｓａ２、Ｓｂ２、Ｓａ３、Ｓｂ３は、左右方向に直線状に接続される。同様に、セレクトゲート線ＳＧａ１、ＳＧａ２、ＳＧａ３は、左右方向に直線状に接続される。
【０１４４】
このように、上下方向に隣接する不揮発性半導体メモリセル４それぞれの間で、共用する部分を設けることで、それぞれを隔てるための領域を設けずにメモリセルアレイを構成することができる。これにより、不揮発性半導体メモリセル４を配置する際の上下方向の領域を削減することが可能となる。また、図１１に示した第２実施形態の配置では、２行目の配置と３行目の配置との間にそれぞれのｎ型拡散層を隔てるためのスペースを設けていた。一方、本実施形態の配置は、そのようなスペースを必要とせずに配置でき、更に配置面積を削減することが可能となる。
【０１４５】
なお、第４実施形態で示したメモリセルアレイを第２実施形態及び第３実施形態で示した不揮発性半導体メモリ装置のメモリセルアレイとして用いてもよい。その場合、ソース端子Ｓａ、Ｓｂを共通に接続し、行ドライバ又はソースドライバに接続することになる。これにより、第２実施形態及び第３実施形態の不揮発性半導体メモリ装置に比べ、信頼性の高い不揮発性半導体メモリ装置を構成することが可能になる。
【図面の簡単な説明】
【０１４６】
【図１】第１実施形態におけるメモリ素子の平面図、断面図及び等価回路を示した概略図である。
【図２】第１実施形態におけるメモリ素子のカップリング系の等価回路を示した概略図である。
【図３】第１実施形態におけるメモリ素子の特性を示すグラフである。
【図４】第１実施形態におけるメモリ素子の他の特性を示すグラフである。
【図５】第１実施形態におけるメモリ素子の動作を表す図である。
【図６】第１実施形態における不揮発性半導体メモリセルの平面図、断面図及び等価回路を示した概略図である。
【図７】第１実施形態における不揮発性半導体メモリセルの動作を表す表である。
【図８】第２実施形態における不揮発性半導体メモリセルの平面図、断面図及び等価回路を示した概略図である。
【図９】第２実施形態における不揮発性半導体メモリセルの動作を表す図である。
【図１０】第２実施形態における不揮発性半導体メモリ装置の構成を示した概略図である。
【図１１】第２実施形態におけるメモリセルアレイのメモリセルの配置構成を示した概略図である。
【図１２】第３実施形態における不揮発性半導体メモリ装置の構成を示した概略図である。
【図１３】第４実施形態における不揮発性半導体メモリセルの平面図、断面図及び等価回路を示した概略図である。
【図１４】第４実施形態におけるメモリセルアレイのメモリセルの配置構成を示した概略図である。
【図１５】従来例のメモリ素子の電化保持特性を示す概略図である。
【図１６】従来例の不揮発性半導体メモリセルの構成を示す概略図である。
【符号の説明】
【０１４７】
１…メモリ素子
２…不揮発性半導体メモリセル
Ｔｒ２１…セレクトトランジスタ、Ｔｒ２２…メモリ素子
２０…トランジスタ形成部
２００…ｐ型半導体基板
２０１、２０２、２０３…ｎ型拡散層
２０４、２０５…ゲート領域部
２０６、２０７…ポリシリコン
２０８、２０９…メタル配線
２１０、２１１…コンタクト
３…不揮発性半導体メモリセル
Ｔｒ３１…セレクトトランジスタ
Ｔｒ３２、Ｔｒ３３…メモリ素子
３０…トランジスタ形成部
３００…ｐ型半導体基板
３０１、３０２、３０３、３０４…ｎ型拡散層
３０５、３０６、３０７…ゲート領域部
３０８、３０９、３１０…ポリシリコン
３１１、３１２、３１３…メタル配線
３１４、３１５、３１６、３１７…コンタクト
３５０…不揮発性半導体メモリ装置
３５１…制御部、３５２…センスアンプ回路、３５３…制御回路、３５４…列ドライバ
３５５−１…行ドライバ、３５５−ｍ…行ドライバ
ＳＧ１、ＳＧ２、ＳＧｎ…セレクトゲート線
Ｓ１、Ｓ２、Ｓｎ…ソース線
Ｄ１、Ｄ２、Ｄｎ…ドレイン線
Ｃ１、Ｃ２、Ｃｎ…列選択信号線
Ｄａｔａ…データ入出力線、
Ｍ１１、Ｍ１２、Ｍ１ｎ、Ｍｍ１、Ｍｍｎ…不揮発性半導体メモリセル
ＳＷ１、ＳＷ２、ＳＷ３…列選択ゲート
３６１…制御部、３６５−１…行ドライバ、３６５−ｍ…行ドライバ
３６６…列ドライバ
４…不揮発性半導体メモリセル
４０…トランジスタ形成部
Ｔｒ４１…セレクトトランジスタ
Ｔｒ４２、Ｔｒ４３、Ｔｒ４４…メモリ素子
４０１、４０２、４０３、４０４、４０５…ｎ型拡散層
４０６、４０７、４０８、４０９…ゲート領域部
４１０、４１１、４１２、４１３…ポリシリコン
４１４、４１５、４１６、４１７…メタル配線
４１８、４１９、４２０、４２１、４２２…コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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