(57)【要約】【課題】  起動時間を短縮可能なマイクロコンピュータを提供する。【解決手段】  パワーオン・リセットのようなコールドスタート状態であることを表すコールド／ウォームスタート信号がコールド／ウォームスタート信号回路１３から与えられると、リセット有効／無効選択回路１４によってリセット信号を有効にして、フラッシュＲＯＭ制御レジスタ２１を初期化し、チューンデータ領域２０ｂに記憶されるチューンデータをフラッシュＲＯＭ制御レジスタ２１にコピーする。リスタート・リセットのようなウォームスタート状態であることを表すコールド／ウォームスタート信号がコールド／ウォームスタート信号回路１３から与えられると、リセット有効／無効選択回路１４によってリセット信号を無効にして、フラッシュＲＯＭ制御レジスタ２１を初期化せずに、チューンデータ領域２０ｂからのチューンデータのコピーを省略する。【選択図】  図４
2010039812.tif 000002
【特許請求の範囲】
【請求項１】
予め定めるプログラムおよび調整データを記憶する記憶部と、前記記憶部から与えられる前記調整データを格納するメモリ制御レジスタと、前記メモリ制御レジスタに格納される前記調整データに基づいて調整され、前記記憶部を制御するメモリ制御回路とを含む記憶手段と、
前記記憶手段の前記記憶部に記憶される前記プログラムを実行可能な処理手段と、
前記メモリ制御レジスタに格納される前記調整データの消去が必要な要メモリ消去状態であるとき、前記メモリ制御レジスタに格納される前記調整データの消去を指示するメモリリセット信号が入力されると、前記メモリ制御レジスタに格納される前記調整データを消去して、前記記憶部から新たに与えられる前記調整データを前記メモリ制御レジスタに格納し、前記メモリ制御レジスタに格納される前記調整データの消去が不要なメモリ消去不要状態であるとき、前記メモリリセット信号が入力されると、前記メモリ制御レジスタに格納される前記調整データを保持するように、前記記憶手段を制御するメモリリセット制御手段とを備えることを特徴とするマイクロコンピュータ。
【請求項２】
前記メモリリセット制御手段は、
前記要メモリ消去状態であるメモリコールドスタート状態であるか、または前記メモリ消去不要状態であるメモリウォームスタート状態であるかを識別可能なメモリコールド／ウォームスタート信号を出力するメモリコールド／ウォームスタート信号回路と、
前記メモリコールド／ウォームスタート信号が前記メモリコールドスタート状態を表す信号であるとき、入力された前記メモリリセット信号を前記記憶手段に与え、前記メモリコールド／ウォームスタート信号が前記メモリウォームスタート状態を表す信号であるとき、入力された前記メモリリセット信号を遮断して、前記メモリ制御レジスタに格納される前記調整データの保持を指示するメモリ非リセット信号を前記記憶手段に与えるメモリリセット有効／無効選択回路とを備え、
前記記憶手段は、
前記メモリリセット有効／無効選択回路から前記メモリリセット信号が与えられると、前記メモリ制御レジスタに格納される前記調整データを消去して、前記記憶部から新たに与えられる前記調整データを前記メモリ制御レジスタに格納し、前記メモリリセット有効／無効選択回路から前記メモリ非リセット信号が与えられると、前記メモリ制御レジスタに格納される前記調整データを保持することを特徴とする請求項１に記載のマイクロコンピュータ。
【請求項３】
予め定める設定データを格納する電子回路用制御レジスタと、前記電子回路用制御レジスタに格納される前記設定データに基づいて動作を設定可能な電子回路用制御回路とを含む電子回路と、
前記電子回路用制御レジスタに格納される前記設定データの消去が必要な要設定消去状態であるとき、前記電子回路用制御レジスタに格納される前記設定データの消去を指示する回路リセット信号が入力されると、前記電子回路用制御レジスタに格納される前記設定データを消去して、新たに与えられる前記設定データを前記電子回路用制御レジスタに格納し、前記電子回路用制御レジスタに格納される前記設定データの消去が不要な設定消去不要状態であるとき、前記回路リセット信号が入力されると、前記電子回路用制御レジスタに格納される前記設定データを保持するように、前記電子回路を制御する回路リセット制御手段とをさらに備えることを特徴とする請求項１または２に記載のマイクロコンピュータ。
【請求項４】
前記回路リセット制御手段は、
前記要設定消去状態である回路コールドスタート状態であるか、または前記設定消去不要状態である回路ウォームスタート状態であるかを識別可能な回路コールド／ウォームスタート信号を出力する回路コールド／ウォームスタート信号回路と、
前記回路コールド／ウォームスタート信号が前記回路コールドスタート状態を表す信号であるとき、入力された前記回路リセット信号を前記電子回路に与え、前記回路コールド／ウォームスタート信号が前記回路ウォームスタート状態を表す信号であるとき、入力された前記回路リセット信号を遮断して、前記電子回路用制御レジスタに格納される前記設定データの保持を指示する回路非リセット信号を前記電子回路に与える回路リセット有効／無効選択回路とを備え、
前記電子回路は、
前記回路リセット有効／無効選択回路から前記回路リセット信号が与えられると、前記電子回路用制御レジスタに格納される前記設定データを消去して、新たに与えられる前記設定データを前記電子回路用制御レジスタに格納し、前記回路リセット有効／無効選択回路から前記回路非リセット信号が与えられると、前記電子回路用制御レジスタに格納される前記設定データを保持することを特徴とする請求項３に記載のマイクロコンピュータ。
【請求項５】
前記記憶部は、前記設定データをさらに記憶し、
前記メモリ制御レジスタは、前記設定データをさらに格納し、
前記電子回路は、前記メモリ制御レジスタから与えられる前記設定データと、前記電子回路用制御レジスタから与えられる前記設定データとのうちのいずれか一方を選択する設定データ選択回路をさらに含み、
前記電子回路用制御回路は、前記設定データ選択回路によって選択される前記設定データに基づいて動作を設定可能に構成されることを特徴とする請求項３または４に記載のマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ、たとえばフラッシュメモリを搭載したマイクロコンピュータに関する。
【背景技術】
【０００２】
マイクロコンピュータ（以下「マイコン」という場合がある）に内蔵されるフラッシュＲＯＭは、製造における特性ばらつきによる生産面での影響を最小限に抑えるために、製品テスト時において個々の性能を一定に揃えるための調整データ（以下「チューンデータ」という場合がある）を、不揮発性メモリによって構成される記憶部に記憶している（たとえば、特許文献１参照）。
【０００３】
フラッシュＲＯＭがリセットされると、フラッシュＲＯＭ内のフラッシュＲＯＭ制御回路およびフラッシュＲＯＭ制御レジスタが初期化され、リセットが解除されると、前記記憶部に記憶されているチューンデータがフラッシュＲＯＭ制御レジスタにコピーされる。従来技術のマイコンでは、リセットが解除される度に前記記憶部からフラッシュＲＯＭ制御レジスタへのチューンデータのコピーが行われる。
【０００４】
またマイコンには、発振回路として、たとえばＰＬＬ（Phase Locked Loop）回路が内蔵される。ＰＬＬ回路がリセットされると、ＰＬＬ回路内のＰＬＬ制御回路およびＰＬＬ制御レジスタが初期化され、ＰＬＬ回路は自励発振状態になる。所望の逓倍率の発振周波数を得るためには、リセット解除後に、ＰＬＬ制御レジスタの逓倍率設定を変更する必要がある。
【０００５】
【特許文献１】特開２００６−４８３０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述の従来技術のマイコンでは、リセットされる度にフラッシュＲＯＭのフラッシュＲＯＭ制御レジスタが初期化されて、記憶部からフラッシュＲＯＭ制御レジスタへのチューンデータのコピーが行われる。したがって再リセット時のように、既にフラッシュＲＯＭ制御レジスタにチューンデータがコピーされている場合でも、フラッシュＲＯＭ制御レジスタへのチューンデータのコピーが行われる。このようなチューンデータのコピーに要する時間は、情報量と転送速度に依存し、１回のコピー時間だけを考えるのであれば問題にはならないが、たとえば製品の良品テストなどのように、頻繁にリセットを繰返すような場合には、コピーに要する全体的な時間が長くなり、プログラムが実行されるまでの時間（以下「マイコン起動時間」という）が長くなるという問題がある。
【０００７】
またマイコンがＰＬＬ回路を内蔵する場合、リセット解除後にＰＬＬ制御レジスタの逓倍率を変更すると、現在の発振周波数から所望の逓倍率の発振周波数まで遷移して安定した周波数になるまでのＰＬＬ発振安定待ち時間が必要となる。従来のマイコンでは、リセットされる度にＰＬＬ制御レジスタが初期化されて、ＰＬＬ制御レジスタの逓倍率の変更が行われるので、リセットが解除される度にＰＬＬ発振安定待ち時間が必要になる。
【０００８】
ＰＬＬ発振安定待ち時間は、１回だけの時間を考えるのであれば問題とはならないが、たとえば製品の良品テストなどのように、頻繁にリセットを繰返すような場合には、全体的な時間が長くなり、たとえばＰＬＬ発振安定待ち時間を経てプログラムが実行されるように構成される場合、マイコンの起動時間が長くなるという問題がある。
【０００９】
本発明は、起動時間を短縮可能なマイクロコンピュータを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のマイクロコンピュータは、予め定めるプログラムおよび調整データを記憶する記憶部と、前記記憶部から与えられる前記調整データを格納するメモリ制御レジスタと、前記メモリ制御レジスタに格納される前記調整データに基づいて調整され、前記記憶部を制御するメモリ制御回路とを含む記憶手段と、前記記憶手段の前記記憶部に記憶される前記プログラムを実行可能な処理手段と、前記メモリ制御レジスタに格納される前記調整データの消去が必要な要メモリ消去状態であるとき、前記メモリ制御レジスタに格納される前記調整データの消去を指示するメモリリセット信号が入力されると、前記メモリ制御レジスタに格納される前記調整データを消去して、前記記憶部から新たに与えられる前記調整データを前記メモリ制御レジスタに格納し、前記メモリ制御レジスタに格納される前記調整データの消去が不要なメモリ消去不要状態であるとき、前記メモリリセット信号が入力されると、前記メモリ制御レジスタに格納される前記調整データを保持するように、前記記憶手段を制御するメモリリセット制御手段とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明のマイクロコンピュータによれば、記憶手段と処理手段とメモリリセット制御手段とを備えてマイクロコンピュータが構成される。記憶手段は、記憶部とメモリ制御レジスタとメモリ制御回路とを含み、記憶部には、予め定めるプログラムおよび調整データが記憶される。記憶部に記憶されるプログラムは、処理手段によって実行され、調整データは、メモリ制御レジスタに与えられて格納される。このメモリ制御レジスタに格納される調整データに基づいて、メモリ制御回路が記憶部を制御する。記憶手段は、要メモリ消去状態であるときにメモリリセット信号が入力されると、メモリ制御レジスタに格納される調整データを消去して、記憶部から新たに与えられる調整データをメモリ制御レジスタに格納し、メモリ消去不要状態であるときにメモリリセット信号が入力されると、メモリ制御レジスタに格納される調整データを保持するように、メモリリセット制御手段によって制御される。これによって、メモリ消去不要状態である場合、メモリリセット信号の入力後に、記憶部からメモリ制御レジスタに調整データを与える必要がなくなり、調整データをメモリ制御レジスタに与えるための時間を省略することができる。したがって、メモリリセット信号が入力されてから処理手段がプログラムを実行するまでの時間であるマイクロコンピュータの起動時間を短縮することが可能である。
【発明を実施するための最良の形態】
【００１２】
＜前提技術＞
本発明のマイクロコンピュータを説明する前に、本発明の前提となるマイクロコンピュータ（以下「マイコン」という場合がある）について説明する。図１は、本発明の前提となるマイコンに内蔵されているフラッシュＲＯＭ１の構成を示すブロック図である。フラッシュＲＯＭ１は、記憶部２、フラッシュＲＯＭ制御レジスタ３およびフラッシュＲＯＭ制御回路４を備えて構成される。記憶部２は、不揮発性メモリによって構成される。フラッシュＲＯＭ制御レジスタ３は、揮発性メモリによって構成される。フラッシュＲＯＭ制御回路４は、記憶部２およびフラッシュＲＯＭ制御レジスタ３と接続されている。
【００１３】
記憶部２は、ユーザデータ領域２ａおよびチューンデータ領域２ｂを備える。チューンデータ領域２ｂには、フラッシュＲＯＭ１の製造における特性ばらつきによる生産面での影響を最小限に抑えるために、製品テスト時において個々の性能を一定に揃えるための調整データ（以下「チューンデータ」という場合がある）が記憶される。ユーザデータ領域２ａには、たとえばプログラムなどのユーザデータが記憶される。
【００１４】
フラッシュＲＯＭ１は、リセットされて、リセット信号が与えられると、フラッシュＲＯＭ制御レジスタ３およびフラッシュＲＯＭ制御回路４が初期化され、リセットが解除されると、記憶部２のチューンデータ領域２ｂに記憶されているチューンデータがフラッシュＲＯＭ制御レジスタ３にコピーされる。そのため、フラッシュＲＯＭ１にアクセスするまでには、リセット解除後のチューンデータのコピー時間が必要である。
【００１５】
チューンデータのコピーが必要な理由は、フラッシュＲＯＭ制御レジスタ３が揮発性メモリであるので、不揮発性メモリである記憶部２にチューンデータを記憶させておく必要があるためと、チューンデータを記憶部２のチューンデータ領域２ｂに記憶させたままでは同時に多数の信号をフラッシュＲＯＭ制御回路４と接続できないので、フラッシュＲＯＭ制御レジスタ３と接続させる必要があるためである。
【００１６】
チューンデータは、テスト時に一度設定されると変更されることはなく、電源が供給された状態であれば、フラッシュＲＯＭ制御レジスタ３の値も保持されたままであるので、電源供給時の初期に一度だけコピーされれば、再リセット時に再コピーする必要はない。しかし、前述のようにリセットが解除されるとチューンデータのコピーが行われるように構成される場合、リセットが解除される度に、チューンデータのフラッシュＲＯＭ制御レジスタ３へのコピーが行われることになる。
【００１７】
このようにフラッシュＲＯＭ１内におけるチューンデータのコピーがリセット毎に行われると、マイコンの起動時間、具体的にはマイコンのＣＰＵ起動時間が問題となる。チューンデータのコピーに要する時間は、情報量と転送速度に依存し、１回のコピー時間だけを考えるのであれば問題にはならないが、頻繁にリセットを繰返すような場合には、コピーに要する全体的な時間が長くなり、マイコンの起動時間が長くなるという問題がある。また製品の良品テストでは、頻繁にリセットを繰返すので、テスト時間全体で各コピー時間を総計すると、長時間となる。製品コストの低減を図るなかで、テスト時間の短縮について考えると、テスト時におけるコピー時間が問題となってくる。
【００１８】
これに対して、前提技術におけるフラッシュＲＯＭ１では、フラッシュＲＯＭ制御回路４が、フラッシュＲＯＭ１の外部から与えられるコピー有効／無効選択信号に基づいて、チューンデータのフラッシュＲＯＭ制御レジスタ３へのコピーを有効にするか、または無効にするかを選択している。コピー有効／無効選択信号が有効を表す信号であれば、リセット解除によって、チューンデータのフラッシュＲＯＭ制御レジスタ３へのコピーが行われる。コピー有効／無効選択信号が無効を表す信号であれば、リセットが解除されても、フラッシュＲＯＭ制御レジスタ３はデフォルト値に初期化されたまま、チューンデータのコピーは行われない。
【００１９】
これによって、コピー有効／無効選択信号が無効を表す信号である場合には、リセット解除後のチューンデータのコピー時間を省略することが可能であるが、フラッシュＲＯＭ制御レジスタ３は、リセットによってデフォルト値に初期化されたままとなってしまう。フラッシュＲＯＭ制御レジスタ３がデフォルト値のままでは、本来必要となるフラッシュＲＯＭ１の製造時における特性ばらつきなどの調整が不可能になるので、本来の性能を発揮することはできない。したがって、コピー有効／無効選択信号は、リセット解除時のチューンデータのコピーを省略する手段として使用することは可能であるが、フラッシュＲＯＭ１のテスト時の調整には使用することができず、実使用上は評価用途以外に使用されることはないので、テスト時間の短縮などの効果はない。
【００２０】
また前提技術のマイコンには、発振回路として、ＰＬＬ回路が内蔵される。図２は、本発明の前提となるマイコンに内蔵されているＰＬＬ回路５の構成を示すブロック図である。ＰＬＬ（Phase Locked Loop）回路５は、リセットされて、リセット信号が与えられると、ＰＬＬ制御レジスタ６およびＰＬＬ制御回路７が初期化され、自励発振状態になる。リセット解除後、所望の逓倍率の発振周波数を得るために、たとえばソフトウェアによってＰＬＬ制御レジスタ６の逓倍率設定が変更される。前提技術におけるＰＬＬ回路５では、リセットされる度にＰＬＬ制御レジスタ６が初期化されて、ＰＬＬ制御レジスタ６の逓倍率の変更が行われるので、リセットが解除される度に、自励発振状態から遷移して所望の逓倍率の発振周波数で安定して発振するまでの待ち時間である、ＰＬＬ発振安定待ち時間が必要である。
【００２１】
しかし、実使用上、ＰＬＬ制御レジスタ６に記憶されるＰＬＬ回路５の逓倍率（以下「ＰＬＬ逓倍率」という場合がある）はＣＰＵ処理能力が最高になるような設定の１通りで使用する場合が殆どであり、ＰＬＬ逓倍率を動的に何通りも変更することは殆どない。所望のＰＬＬ逓倍率に一度設定した後は、同じＰＬＬ逓倍率で動作および停止を繰返す使用方法が多い。したがって、リセット解除時にＰＬＬが自励発振状態である必要はなく、マイコン内のＣＰＵがプログラムを実行するときにＰＬＬ回路５が所望の発振周波数になっていれば、ＰＬＬ発振安定待ち時間は必要なくなる。製品のテストにおいても同じＰＬＬ逓倍率で動作確認する場合が殆どであり、再リセット時は、ＣＰＵ起動時から所望のＰＬＬ逓倍率で発振安定状態になっているので、リセット解除後のＰＬＬ発振安定待ち時間は必要ない。
【００２２】
また前提技術のマイコンは、たとえば、ＣＰＵ高速動作時は、ＰＬＬ回路５から出力されるクロック信号（以下「ＰＬＬクロック」という場合がある）で動作し、リセット解除時はＰＬＬ自励発振状態で動作するように構成される。この場合、途中でソフトウェアによってＰＬＬ逓倍率を変更してＰＬＬ発振周波数が遷移しているときもＰＬＬクロックでＣＰＵが動作することになる。したがって、ＰＬＬ逓倍率をＣＰＵクロックが規格値上限の最速に動作するように変更すると、周波数遷移時にＰＬＬ回路５が所望の周波数を超えて発振したときに、ＣＰＵが規格値外の周波数動作になってしまうという問題がある。
【００２３】
このように前提技術のマイコンでは、ある一用途でＰＬＬ逓倍率を固定して使用している場合においてもリセット毎にＰＬＬ制御レジスタ６が初期化されるので、ＣＰＵ起動後にＰＬＬ逓倍率を変更してＰＬＬ発振安定待ち時間が必要になるという問題がある。また前提技術のマイコンでは、ＣＰＵ起動時からＰＬＬクロックで動作してＰＬＬ逓倍率変更時にＣＰＵが最速動作するクロック設定になっている場合に、ＰＬＬ発振周波数が低速から高速に遷移する中でＣＰＵクロック規格を越えた発振周波数になることがあるという問題がある。
【００２４】
後者の問題については、ソフトウェアでの回避策、たとえば十分余裕のある周波数になるようにＣＰＵクロックの分周設定を変更してからＰＬＬ逓倍率を変更するか、あるいはＰＬＬ逓倍率を変更するときはＰＬＬクロックとは別のクロックでＣＰＵを動作させ、ＰＬＬ発振が十分安定した状態でＰＬＬクロックに切換えることによって対処が可能である。しかし、実使用上の仕様における制約事項が増える点が問題である。
【００２５】
前者の問題については、ＰＬＬ発振安定待ち時間は、１回だけの時間を考えるのであれば問題とはならないが、頻繁にリセットを繰返すような場合には、全体的な時間が長くなる。たとえば、ＰＬＬ発振安定待ち時間を経てプログラムが実行されるように構成される場合、マイコンの起動時間が長くなるという問題がある。また、たとえば製品良品テストでは頻繁にリセットを繰返すので、テスト時間全体でＰＬＬ発振安定待ち時間を総計すると、長時間となる。製品コストの低減を図るなかで、テスト時間の短縮について考えると、テスト時におけるＰＬＬ発振安定待ち時間が問題となってくる。
【００２６】
以上のような問題に鑑み、本発明では、以下の各実施の形態の構成を採用している。
【００２７】
＜第１の実施の形態＞
図３は、本発明の第１の実施の形態であるマイクロコンピュータ１０の構成を示すブロック図である。マイクロコンピュータ（以下「マイコン」という場合がある）１０は、中央演算処理装置（Central Processing Unit；略称：ＣＰＵ）１１、フラッシュＲＯＭ１２、コールド／ウォームスタート信号回路１３およびリセット有効／無効選択回路１４を備えて構成される。フラッシュＲＯＭ１２は記憶手段に相当し、ＣＰＵ１１は処理手段に相当する。またＣＰＵ１１、コールド／ウォームスタート信号回路１３およびリセット有効／無効選択回路１４は、メモリリセット制御手段として機能する。コールド／ウォームスタート信号回路１３は、メモリコールド／ウォームスタート信号回路に相当し、リセット有効／無効選択回路１４は、メモリリセット有効／無効選択回路に相当する。
【００２８】
ＣＰＵ１１は、フラッシュＲＯＭ１２およびコールド／ウォームスタート信号回路１３と接続される。フラッシュＲＯＭ１２は、ＣＰＵ１１、コールド／ウォームスタート信号回路１３およびリセット有効／無効選択回路１４と接続される。コールド／ウォームスタート信号回路１３は、ＣＰＵ１１、フラッシュＲＯＭ１２およびリセット有効／無効選択回路１４と接続される。リセット有効／無効選択回路１４は、フラッシュＲＯＭ１２およびコールド／ウォームスタート信号回路１３と接続される。
【００２９】
ＣＰＵ１１は、内蔵する制御プログラムに従って、演算処理ならびにマイコン１０を構成するフラッシュＲＯＭ１２およびコールド／ウォームスタート信号回路１３を統括的に制御する。フラッシュＲＯＭ１２、コールド／ウォームスタート信号回路１３およびリセット有効／無効選択回路１４については、後述する。
【００３０】
図４は、フラッシュＲＯＭ１２の構成を示すブロック図である。図４では、コールド／ウォームスタート信号回路１３およびリセット有効／無効選択回路１４を併せて記載する。フラッシュＲＯＭ１２は、記憶部２０、フラッシュＲＯＭ制御レジスタ２１およびフラッシュＲＯＭ制御回路２２を備えて構成される。フラッシュＲＯＭ制御レジスタ２１は、メモリ制御レジスタに相当し、フラッシュＲＯＭ制御回路２２は、メモリ制御回路に相当する。
【００３１】
フラッシュＲＯＭ制御回路２２は、記憶部２０およびフラッシュＲＯＭ制御レジスタ２１と接続されている。記憶部２０は、不揮発性メモリによって構成される。記憶部２０は、ユーザデータ領域２０ａおよびチューンデータ領域２０ｂを備える。ユーザデータ領域２０ａは、マイコン１０によって処理されるプログラムおよびユーザ固有のユーザデータを記憶する。ユーザデータ領域２０ａに記憶されるプログラムは、ＣＰＵ１１によって実行される。チューンデータ領域２０ｂは、フラッシュＲＯＭ１２の製造における特性ばらつきによる生産面での影響を最小限に抑えるために、製品テスト時において個々の性能を一定に揃えるための調整データであるチューンデータを記憶する。
【００３２】
フラッシュＲＯＭ制御レジスタ２１は、揮発性メモリによって構成される。フラッシュＲＯＭ制御レジスタ２１は、フラッシュＲＯＭ制御回路２２に必要な設定値、たとえばチューンデータを格納する。フラッシュＲＯＭ制御回路２２は、フラッシュＲＯＭ制御レジスタ２１に格納されるチューンデータに基づいて調整される。フラッシュＲＯＭ制御レジスタ２１の内容を書換えることによって、フラッシュＲＯＭ１２の制御方法を変更したり、製造ばらつきに応じて回路の制御度合いを変更することができ、フラッシュＲＯＭ１２の特性を制御することができる。フラッシュＲＯＭ制御レジスタ２１には、チューンデータ以外に、フラッシュＲＯＭ１２の制御に用いられないデータが格納されてもよい。
【００３３】
フラッシュＲＯＭ制御回路２２は、フラッシュＲＯＭ１２を構成する記憶部２０およびフラッシュＲＯＭ制御レジスタ２１を統括的に制御する。フラッシュＲＯＭ制御回路２２には、フラッシュＲＯＭ制御レジスタ２１から前述のチューンデータが与えられる。またフラッシュＲＯＭ制御回路２２には、マイコン１０の外部からリセット信号が与えられるとともに、後述するコールド／ウォームスタート信号回路１３からコールド／ウォームスタート信号が与えられる。リセット信号は、フラッシュＲＯＭ制御レジスタ２１に格納されるチューンデータの消去を指示する、メモリリセット信号に相当する。
【００３４】
マイコン１０を構成するコールド／ウォームスタート信号回路１３は、フラッシュＲＯＭ１２を構成するフラッシュＲＯＭ制御回路２２およびマイコン１０を構成するリセット有効／無効選択回路１４と接続されている。コールド／ウォームスタート信号回路１３は、コールドスタート状態であるか、またはウォームスタート状態であるかを識別可能な信号であるコールド／ウォームスタート信号を出力する。コールド／ウォームスタート信号は、メモリコールド／ウォームスタート信号に相当する。
【００３５】
コールドスタート状態とは、フラッシュＲＯＭ１２などの設定が必要な電子回路の設定が未だ行われていない段階で起動が指示された状態および起動の指示を待っている状態のことであり、たとえば、マイコン１０に電源が供給された後の初回のリセット（以下「パワーオン・リセット」という）によって初期化されて起動した状態をいう。ウォームスタート状態とは、フラッシュＲＯＭ１２などの設定が必要な電子回路の設定が終了した段階で起動が指示された状態および起動の指示を待っている状態のことであり、たとえば、電源が供給されたまま再リセット（以下「リスタート・リセット」という）されて再起動した状態をいう。ただし、ソフトウェアによってコールドスタート状態からウォームスタート状態に設定される場合もあるので、電源が供給されたまま再リセットされて再起動した場合が常にウォームスタート状態であるとは限らない。換言すると、電源が供給されて初回から何回かはコールドスタート状態であり、その後にリセットされてウォームスタート状態となることがある。コールドスタート状態は、メモリコールドスタート状態に相当し、ウォームスタート状態は、メモリウォームスタート状態に相当する。コールド／ウォームスタート信号回路１３の構成については、後述する。
【００３６】
リセット有効／無効選択回路１４は、フラッシュＲＯＭ１２を構成するフラッシュＲＯＭ制御レジスタ２１と接続されている。リセット有効／無効選択回路１４には、マイコン１０の外部からリセット信号が与えられる。リセット有効／無効選択回路１４は、コールド／ウォームスタート信号回路１３から与えられるコールド／ウォームスタート信号の値に応じて、マイコン１０の外部から与えられるリセット信号をそのままフラッシュＲＯＭ１２、具体的にはフラッシュＲＯＭ１２のフラッシュＲＯＭ制御レジスタ２１に与えるか、または前記リセット信号を遮断してリセットされないような信号（以下「非リセット信号」という）をフラッシュＲＯＭ１２、具体的にはフラッシュＲＯＭ１２のフラッシュＲＯＭ制御レジスタ２１に与えるかを選択する。非リセット信号は、入力されたメモリリセット信号であるリセット信号を遮断して、フラッシュＲＯＭ制御レジスタ２１に格納されるチューンデータの保持を指示する、メモリ非リセット信号に相当する。
【００３７】
さらに述べると、リセット有効／無効選択回路１４は、前記コールド／ウォームスタート信号がコールドスタート状態を表す信号である場合、マイコン１０の外部からのリセット信号を有効にして、リセット信号をそのままフラッシュＲＯＭ制御レジスタ２１に与える。フラッシュＲＯＭ制御レジスタ２１は、リセット有効／無効選択回路１４からリセット信号が与えられると、デフォルト状態に初期化される。たとえばフラッシュＲＯＭ制御レジスタ２１がチューンデータを格納していた場合は、そのチューンデータが消去される。コールドスタート状態は、フラッシュＲＯＭ制御レジスタ２１に格納されるチューンデータの消去が必要な要メモリ消去状態に相当する。
【００３８】
またリセット有効／無効選択回路１４は、前記コールド／ウォームスタート信号がウォームスタート状態を表す信号である場合、マイコン１０の外部からのリセット信号を無効にして、非リセット信号をフラッシュＲＯＭ制御レジスタ２１に与える。フラッシュＲＯＭ制御レジスタ２１は、リセット有効／無効選択回路１４から非リセット信号が与えられると、デフォルト状態に初期化されず、格納していた値、たとえばチューンデータを保持する。ウォームスタート状態は、フラッシュＲＯＭ制御レジスタ２１に格納されるチューンデータの消去が不要なメモリ消去不要状態に相当する。
【００３９】
フラッシュＲＯＭ制御回路２２は、コールド／ウォームスタート信号回路１３から与えられるコールド／ウォームスタート信号がコールドスタート状態を表す信号のとき、チューンデータ領域２０ｂに記憶されているチューンデータを、初期化されたフラッシュＲＯＭ制御レジスタ２１にコピーして、フラッシュＲＯＭ制御レジスタ２１に格納されている値を更新する。つまり、コールドスタート状態では、リセット信号が入力されると、フラッシュＲＯＭ制御レジスタ２１が初期化されてフラッシュＲＯＭ制御レジスタ２１に格納されるチューンデータが消去され、記憶部２０のチューンデータ領域２０ｂから新たに与えられるチューンデータがフラッシュＲＯＭ制御レジスタ２１に格納される。
【００４０】
フラッシュＲＯＭ制御回路２２は、コールド／ウォームスタート信号回路１３から与えられるコールド／ウォームスタート信号がウォームスタート状態を表す信号のとき、チューンデータ領域２０ｂに記憶されているチューンデータをフラッシュＲＯＭ制御レジスタ２１にはコピーせずに、フラッシュＲＯＭ制御レジスタ２１に既に格納されている値を保持した状態で動作を続行する。つまり、ウォームスタート状態では、リセット信号が入力されても、フラッシュＲＯＭ制御レジスタ２１は初期化されず、フラッシュＲＯＭ制御レジスタ２１に格納されるチューンデータは消去されないので、チューンデータ領域２０ｂからチューンデータはコピーされず、フラッシュＲＯＭ制御レジスタ２１に既に格納されているチューンデータが保持される。
【００４１】
図５は、コールド／ウォームスタート信号回路１３の構成を示すブロック図である。コールド／ウォームスタート信号回路１３は、コールド／ウォームスタートフラグ回路２５を備えて構成される。コールド／ウォームスタートフラグ回路２５は、コールドスタート状態であるか、またはウォームスタート状態であるかを検出する回路、および検出結果をフラグ値として記憶するフラグレジスタを含み、フラグ値をコールド／ウォームスタート信号として出力する。コールドスタート状態からウォームスタート状態への変更は、ハードウェアによって設定される場合とソフトウェアによって設定される場合とがある。ソフトウェアによって設定される場合は、電源が供給された初回にコールドスタート状態に初期化され、その後何度も再リセットされてもソフトウェアによってウォームスタート状態に変更されない限り、コールドスタート状態のままである。つまり、ソフトウェアによってウォームスタート状態に変更しない限り、コールドスタート状態のままである。ソフトウェアによるフラグの更新の場合は、更新タイミングを自由に設定できる、つまりウォームスタート状態に任意にできる。
【００４２】
図６は、リセット有効／無効選択回路１４の構成を示すブロック図である。リセット有効／無効選択回路１４は、選択回路２６および非リセット値用レジスタ２７を備えて構成される。前記選択回路２６には、マイコン１０を構成するコールド／ウォームスタート信号回路１３が接続されている。非リセット値用レジスタ２７は、前記非リセット信号が表す値（以下「非リセット値」という）を格納する。
【００４３】
選択回路２６は、コールド／ウォームスタート信号回路１３から与えられるコールド／ウォームスタート信号に応じて、マイコン１０の外部からのリセット信号および非リセット値用レジスタ２７に格納している非リセット値のうちのいずれか一方を選択する。さらに述べると、選択回路２６は、コールド／ウォームスタート信号回路１３から与えられるコールド／ウォームスタート信号がコールドスタート状態を表す信号の場合、マイコン１０の外部から与えられるリセット信号を選択し、リセット信号としてそのままフラッシュＲＯＭ制御レジスタ２１に与える。選択回路２６は、コールド／ウォームスタート信号回路１３から与えられるコールド／ウォームスタート信号がウォームスタート状態を表す信号の場合、非リセット値用レジスタ２７に格納している非リセット値を選択し、リセット信号としてフラッシュＲＯＭ制御レジスタ２１に与える。
【００４４】
図７は、マイクロコンピュータ１０の動作タイミングを示すタイミングチャートである。時刻ｔ１において、電源が供給され、電源の状態がオフ（ＯＦＦ）からオン（ＯＮ）に移行すると、リセット信号が入力され、電源供給後の初回のリセット、すなわちパワーオン・リセットが行われる。また時刻ｔ１において、コールド／ウォームスタート信号として、コールドスタート状態を表す信号、たとえばロー（Ｌｏｗ）信号が出力される。
【００４５】
次いで、時刻ｔ２において、リセットが解除されると、リセットシーケンスとして、フラッシュＲＯＭ１２のチューニングの初期化が行われる。具体的には、フラッシュＲＯＭ制御レジスタ２１およびフラッシュＲＯＭ制御回路２２が初期化され、初期化されたフラッシュＲＯＭ制御レジスタ２１に、記憶部２０のチューンデータ領域２０ｂに記憶されているチューンデータがコピーされる。
【００４６】
電源の供給直後は、マイコン１０中のレジスタなどのノードの電位がどういう状態になっているかが判らないので、パワーオン・リセットのタイミング、すなわちパワーオン・リセット後のリセットシーケンスで、マイコン１０の中のノードの電位を安定化させている。これによって、フラッシュＲＯＭ制御レジスタ２１などのレジスタおよびラッチなどの状態が全て消されて、初期状態になってしまうので、リセットシーケンスでは、フラッシュＲＯＭ１２の記憶部２０からデータを読出して、レジスタおよびラッチに新たに格納する必要がある。
【００４７】
したがって、パワーオン・リセット後のリセットシーケンスでは、前述のように記憶部２０のチューンデータ領域２０ｂに記憶されているチューンデータを、フラッシュＲＯＭ制御レジスタ２１にコピーする必要がある。リセットシーケンスが終了すると、ＣＰＵ１１の動作、具体的には記憶部２０のユーザデータ領域２０ａに記憶されるプログラムの実行動作が開始される。
【００４８】
その後、時刻ｔ３において、たとえばＣＰＵ１１によるプログラムの実行動作によって、コールド／ウォームスタート信号回路１３のコールド／ウォームスタートフラグ回路２５のフラグが書換えられ、コールドスタート状態からウォームスタート状態に変更されると、コールド／ウォームスタート信号として、ウォームスタート状態を表す信号、たとえばハイ（Ｈｉｇｈ）信号が出力される。
【００４９】
次いで、時刻ｔ４において、リセット信号が入力されると、リスタート・リセット（以下「再リセット」という場合がある）が行われ、時刻ｔ５において、リセットが解除される。このとき、ウォームスタート状態であるので、リセット有効／無効選択回路１４によってリセット信号が無効にされて、非リセット信号が出力される。これによって、リセット解除後のリセットシーケンスは省略され、ＣＰＵ１１の動作が開始される。
【００５０】
ウォームスタート状態では、マイコン１０の中のノードの電位は、パワーオン・リセット後のリセットシーケンスによって既に安定しているので、再度リセットシーケンスでマイコン１０内のレジスタなどのノードの電位を安定化させる必要はない。またレジスタなどの値は保持されるので、再度リセットシーケンスでフラッシュＲＯＭ１２の記憶部２０からデータを読出して、レジスタなどに格納する必要はない。フラッシュＲＯＭ制御レジスタ２１についてもチューンデータが保持されるので、記憶部２０のチューンデータ領域２０ｂに記憶されているチューンデータを再度コピーする必要はない。つまり、リスタート・リセットのようなウォームスタート状態におけるリセットでは、リセット解除後のリセットシーケンスは必要ない。
【００５１】
したがって、前述のようにリセット解除後のリセットシーケンスを省略する、たとえばチューンデータのコピーを省略することができるので、リセット解除後に、速やかにＣＰＵ１１の動作を開始させて、マイコン１０の起動時間を短縮することができる。
【００５２】
以上のように本実施の形態によれば、コールドスタート状態においてリセット信号が入力されると、フラッシュＲＯＭ制御レジスタ２１が初期化されて、フラッシュＲＯＭ制御レジスタ２１へのチューンデータのコピーが行われるが、ウォームスタート状態においてリセット信号が入力されても、フラッシュＲＯＭ制御レジスタ２１は初期化されず、格納していたチューンデータを保持する。
【００５３】
具体的には、コールド／ウォームスタート信号回路１３から出力されるコールド／ウォームスタート信号がコールドスタート状態を表す信号である場合にリセット信号が入力されると、リセット有効／無効選択回路１４からリセット信号がフラッシュＲＯＭ制御レジスタ２１に与えられて、フラッシュＲＯＭ制御レジスタ２１の初期化およびチューンデータのコピーが行われる。コールド／ウォームスタート信号回路１３から出力されるコールド／ウォームスタート信号がウォームスタート状態を表す信号である場合には、リセット信号が入力されても、リセット有効／無効選択回路１４から非リセット信号がフラッシュＲＯＭ制御レジスタ２１に与えられるので、フラッシュＲＯＭ制御レジスタ２１は初期化されず、格納していたチューンデータを保持する。
【００５４】
このようにウォームスタート状態における再リセットのときには、フラッシュＲＯＭ制御レジスタ２１の初期化を行わず、チューンデータをフラッシュＲＯＭ制御レジスタ２１に反映させたまま、すなわちチューンデータをフラッシュＲＯＭ制御レジスタ２１に保持させたままにすることができるので、チューンデータ領域２０ｂからフラッシュＲＯＭ制御レジスタ２１へのチューンデータのコピーを省略することができる。これによって、再リセット時のチューンデータのコピー時間が不要になるので、再リセットを頻繁にするような場合に、マイコン１０の起動時間を短縮することが可能となる。また製品良品テストの場合には、テスト時間の短縮を実現することができる。このマイコン１０の起動時間およびテスト時間の短縮効果は、単純にチューンデータの１回のコピー時間、コピー省略回数および実施サンプル数の積によって、定量的に算出することができる。
【００５５】
本実施の形態のマイコン１０を実現する場合、前述の図１に示す前提技術のマイコン１の一部の回路変更が必要であるが、いずれの場合においても、簡単でかつ極めて小規模な回路変更で実現することができる。したがって、上記の効果に対して、ハードウェア的なコストの増加は小さく、実現性は極めて高い。また本実施の形態のマイコン１０の構成は、本実施の形態のフラッシュＲＯＭ１２と同様のフラッシュＲＯＭを実装している製品であれば、全てに適用可能である。
【００５６】
＜参考形態＞
第１の実施の形態のマイクロコンピュータ１０の構成は、フラッシュＲＯＭ１２以外の電子回路、たとえばＰＬＬ回路を搭載するマイクロコンピュータに応用することができる。図８は、参考形態のマイクロコンピュータ３０の構成を示すブロック図である。図８に示すマイコン３０の構成は、前述の図３に示す第１の実施の形態のマイコン１０の構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。
【００５７】
マイコン３０は、ＣＰＵ１１、コールド／ウォームスタート信号回路１３、リセット有効／無効選択回路１４およびＰＬＬ回路３１を備えて構成される。本形態のマイコン３０は、第１の実施の形態のマイコン１０に備えられるフラッシュＲＯＭ１２に代えて、ＰＬＬ回路３１を備えて構成される点が異なる。ＣＰＵ１１は、ＰＬＬ回路３１およびコールド／ウォームスタート信号回路１３と接続される。ＰＬＬ回路３１は、ＣＰＵ１１、コールド／ウォームスタート信号回路１３およびリセット有効／無効選択回路１４と接続される。コールド／ウォームスタート信号回路１３は、ＣＰＵ１１およびリセット有効／無効選択回路１４と接続される。リセット有効／無効選択回路１４は、コールド／ウォームスタート信号回路１３およびＰＬＬ回路３１と接続される。ＣＰＵ１１は、内蔵する制御プログラムに従って、演算処理ならびにマイコン３０を構成するコールド／ウォームスタート信号回路１３およびＰＬＬ回路３１を統括的に制御する。ＰＬＬ回路３１については、後述する。
【００５８】
図９は、ＰＬＬ回路３１の構成を示すブロック図である。図９では、コールド／ウォームスタート信号回路１３およびリセット有効／無効選択回路１４を併せて記載する。ＰＬＬ回路３１は、ＰＬＬ制御レジスタ３２およびＰＬＬ制御回路３３を備えて構成される。ＰＬＬ制御レジスタ３２は、電子回路用制御レジスタに相当し、ＰＬＬ制御回路３３は、電子回路用制御回路に相当する。ＰＬＬ制御レジスタ３２は、ＰＬＬ制御回路３３と接続されている。
【００５９】
ＰＬＬ制御回路３３は、入力クロックを、設定した逓倍率になるように発振させて出力する発振回路である。ＰＬＬ制御レジスタ３２は、ＰＬＬ制御回路３３に必要なＰＬＬ逓倍率などの設定値のデータである設定データを格納する。ＰＬＬ制御回路３３は、ＰＬＬ制御レジスタ３２に格納される設定データに基づいて動作を設定可能に構成される。具体的には、ＰＬＬ制御回路３３は、ＰＬＬ制御レジスタ３２に格納されるＰＬＬ逓倍率の設定値になるように、入力クロックを発振させて出力する。
【００６０】
本形態において、リセット有効／無効選択回路１４は、コールド／ウォームスタート信号回路１３から与えられるコールド／ウォームスタート信号の値によって、マイコン３０の外部から入力されるリセット信号を有効にして、そのリセット信号値をそのまま出力するか、またはリセット信号値にかかわらず、常に非リセット信号として非リセット値を出力するかを選択する。
【００６１】
具体的に述べると、リセット有効／無効選択回路１４は、コールド／ウォームスタート信号がコールドスタート状態を表す信号である場合、マイコン３０の外部からのリセット信号を有効にして、リセット信号をそのままＰＬＬ制御レジスタ３２に与える。またリセット有効／無効選択回路１４は、コールド／ウォームスタート信号がウォームスタート状態を表す信号である場合、マイコン３０の外部からのリセット信号を無効にして、非リセット信号をＰＬＬ制御レジスタ３２に与える。
【００６２】
コールド／ウォームスタート信号がコールドスタート状態を表す信号であり、リセット有効／無効選択回路１４が有効状態になっている場合、リセット有効／無効選択回路１４からリセット信号が出力され、ＰＬＬ制御レジスタ３２がデフォルト状態に初期化される。これによって、逓倍率も初期状態になる。逓倍率の初期状態は、たとえば自励発振状態である。その後、ＣＰＵ１１によって所望のＰＬＬ発振周波数になるようにＰＬＬ制御レジスタ３２の逓倍率を書換え、ＰＬＬ発振安定待ち時間を経た後、ＰＬＬ発振安定状態になる。
【００６３】
コールド／ウォームスタート信号がウォームスタート状態を表す信号であり、リセット有効／無効選択回路１４が無効状態になっている場合、リセット有効／無効選択回路１４からは非リセット信号が出力されるので、ＰＬＬ制御レジスタ３２は初期化されず、既に設定されている値がそのまま有効になる。その場合、ＰＬＬ回路３１は、再リセットされても再リセット前のＰＬＬ発振周波数を持続する。したがって、既に所望のＰＬＬ発振周波数になっている場合、ＣＰＵ１１による逓倍率の更新が不要になり、ＰＬＬ発振安定待ち時間も省略することができる。
【００６４】
以上のように本形態によれば、コールドスタート状態においてリセット信号が入力されると、ＰＬＬ制御レジスタ３２が初期化されて、ＰＬＬ制御レジスタ３２の逓倍率の設定が行われ、ＰＬＬ回路３１の発振安定待ちが行われるが、ウォームスタート状態においてリセット信号が入力されても、ＰＬＬ制御レジスタ３２は初期化されず、格納していた設定値を保持する。
【００６５】
具体的には、コールド／ウォームスタート信号回路１３から出力されるコールド／ウォームスタート信号がコールドスタート状態を表す信号である場合にリセット信号が入力されると、リセット有効／無効選択回路１４からリセット信号がＰＬＬ制御レジスタ３２に与えられて、ＰＬＬ制御レジスタ３２の逓倍率の設定が行われ、ＰＬＬ回路３１の発振安定待ちが行われる。コールド／ウォームスタート信号回路１３から出力されるコールド／ウォームスタート信号がウォームスタート状態を表す信号である場合には、リセット信号が入力されても、リセット有効／無効選択回路１４から非リセット信号がＰＬＬ制御レジスタ３２に与えられるので、ＰＬＬ制御レジスタ３２は初期化されず、格納していた設定値を保持する。したがって、ＰＬＬ制御レジスタ３２の初期化および逓倍率の設定を省略して、ＰＬＬ回路３１の発振安定待ち時間を省略することができる。
【００６６】
このようにウォームスタート状態における再リセットのときのように、既に所望のＰＬＬ発振周波数になっている場合に、ＰＬＬ制御レジスタ３２の初期化および逓倍率の設定を省略して、ＰＬＬ発振安定待ち時間を省略することができる。これによって、再リセットを頻繁にするような場合に、たとえばＰＬＬ発振安定待ち時間を経てプログラムが実行されるような構成において、マイコン３０の起動時間を短縮することができる。また製品良品テストにおいて、テスト時間の短縮を実現することができる。本形態のマイコン３０における起動時間およびテスト時間の短縮効果は、単純に１回のＰＬＬ発振安定待ち時間、ＰＬＬ安定待ち時間の省略回数および実施サンプル数の積によって、定量的に算出することができる。
【００６７】
本形態のマイコン３０を実現する場合、前述の図２に示す前提技術のマイコンの一部の回路変更が必要であるが、いずれの場合においても、簡単でかつ極めて小規模な回路変更で実現することができる。したがって、上記の効果に対して、ハードウェア的なコスト増は小さく、実現性は極めて高い。また本形態のマイコン３０の構成は、本形態のＰＬＬ回路３１と同様の構成のＰＬＬ回路を実装している製品であれば、全てに適用可能である。
【００６８】
以上の参考形態では、第１の実施の形態のマイコン２０の構成を応用可能なマイコンとして、ＰＬＬ回路３１を備えるマイコン３０を挙げているが、ＰＬＬ回路に限定されず、電子回路用制御レジスタと電子回路用制御回路とを含み、電子回路用制御レジスタに格納される設定データに基づいて電子回路用制御回路の動作が設定される電子回路を備えるマイコンであれば、同様の効果を達成することができる。このような電子回路のＰＬＬ回路以外の例としては、たとえば、外部から供給される電源電圧を、予め定める設定値に降下させて内部電源電圧を生成する降圧回路が挙げられる。
【００６９】
このようなマイコンは、予め定める設定データを格納する電子回路用制御レジスタと、前記電子回路用制御レジスタに格納される前記設定データに基づいて動作を設定可能な電子回路用制御回路とを含む電子回路と、前記電子回路用制御レジスタに格納される前記設定データの消去が必要な要設定消去状態であるとき、前記電子回路用制御レジスタに格納される前記設定データの消去を指示する回路リセット信号が入力されると、前記電子回路用制御レジスタに格納される前記設定データを消去して、新たに与えられる前記設定データを前記電子回路用制御レジスタに格納し、前記電子回路用制御レジスタに格納される前記設定データの消去が不要な設定消去不要状態であるとき、前記回路リセット信号が入力されると、前記電子回路用制御レジスタに格納される前記設定データを保持するように、前記電子回路を制御する回路リセット制御手段とを備えて構成される。
【００７０】
前述の参考形態において、ＣＰＵ１１、コールド／ウォームスタート信号回路１３およびリセット有効／無効選択回路１４は、回路リセット制御手段として機能する。コールド／ウォームスタート信号回路１３は、回路コールド／ウォームスタート信号回路に相当し、リセット有効／無効選択回路１４は、回路リセット有効／無効選択回路に相当する。またＰＬＬ制御レジスタ３２は、電子回路用制御レジスタに相当し、ＰＬＬ制御回路３３は、電子回路用制御回路に相当する。またコールドスタート状態は、ＰＬＬ制御レジスタ３２に格納される設定データ、具体的には逓倍率の設定値の消去が必要な要設定消去状態である回路コールドスタート状態に相当し、ウォームスタート状態は、ＰＬＬ制御レジスタ３２に格納される設定データである逓倍率の設定値の消去が不要な設定消去不要状態である回路ウォームスタート状態に相当する。またリセット信号は、ＰＬＬ制御レジスタ３２に格納される設定データの消去を指示する回路リセット信号に相当し、非リセット信号は、ＰＬＬ制御レジスタ３２に格納される設定データの保持を指示する回路非リセット信号に相当する。
【００７１】
＜第２の実施の形態＞
図１０は、本発明の第２の実施の形態であるマイクロコンピュータ４０の構成を示すブロック図である。図１０に示すマイコン４０の構成は、前述の第１の実施の形態および参考形態のマイコン１０，３０の構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。
【００７２】
マイコン４０は、ＣＰＵ１１、フラッシュＲＯＭ１２、コールド／ウォームスタート信号回路１３、リセット有効／無効選択回路１４およびＰＬＬ回路３１を備えて構成される。本実施の形態のマイコン４０は、第１の実施の形態のマイコン１０の構成に、さらにＰＬＬ回路３１を備えて構成される。
【００７３】
ＣＰＵ１１、コールド／ウォームスタート信号回路１３およびリセット有効／無効選択回路１４は、メモリリセット制御手段および回路リセット制御手段として機能する。コールド／ウォームスタート信号回路１３は、メモリコールド／ウォームスタート信号回路および回路コールド／ウォームスタート信号回路に相当し、リセット有効／無効選択回路１４は、メモリリセット有効／無効選択回路および回路リセット有効／無効選択回路に相当する。
【００７４】
ＣＰＵ１１は、フラッシュＲＯＭ１２、コールド／ウォームスタート信号回路１３およびＰＬＬ回路３１と接続される。フラッシュＲＯＭ１２は、ＣＰＵ１１、コールド／ウォームスタート信号回路１３およびリセット有効／無効選択回路１４と接続される。コールド／ウォームスタート信号回路１３は、ＣＰＵ１１、フラッシュＲＯＭ１２およびリセット有効／無効選択回路１４と接続される。リセット有効／無効選択回路１４は、フラッシュＲＯＭ１２、コールド／ウォームスタート信号回路１３およびＰＬＬ回路３１と接続される。ＰＬＬ回路３１は、ＣＰＵ１１およびリセット有効／無効選択回路１４と接続される。
【００７５】
図１１は、マイコン４０を構成するフラッシュＲＯＭ１２およびＰＬＬ回路３１の各構成を示すブロック図である。図１１では、コールド／ウォームスタート信号回路１３およびリセット有効／無効選択回路１４を併せて記載する。
【００７６】
マイコン４０は、リセット有効／無効選択回路１４から出力されるリセット信号または非リセット信号が、フラッシュＲＯＭ制御レジスタ２１およびＰＬＬ制御レジスタ３２の両方に与えられること以外は、第１の実施の形態および参考形態のマイコン１０，３０と同様に動作する。リセット信号は、メモリリセット信号および回路リセット信号に相当し、非リセット信号は、メモリ非リセット信号および回路非リセット信号に相当し、コールド／ウォームスタート信号は、メモリコールド／ウォームスタート信号および回路コールド／ウォームスタート信号に相当する。またコールドスタート状態は、メモリコールドスタート状態および回路コールドスタート状態に相当し、ウォームスタート状態は、メモリウォームスタート状態および回路ウォームスタート状態に相当する。
【００７７】
具体的に述べると、コールド／ウォームスタート信号回路１３から与えられるコールド／ウォームスタート信号がコールドスタート状態を表す信号である場合、リセット有効／無効選択回路１４は、マイコン１０の外部からのリセット信号を有効にして、リセット信号をそのままフラッシュＲＯＭ制御レジスタ２１およびＰＬＬ制御レジスタ３２に与える。
【００７８】
フラッシュＲＯＭ制御レジスタ２１は、リセット有効／無効選択回路１４からリセット信号が与えられると、デフォルト状態に初期化され、たとえばチューンデータが消去される。ＰＬＬ制御レジスタ３２もフラッシュＲＯＭ制御レジスタ２１と同様にデフォルト状態に初期化され、逓倍率が初期状態になる。その後、フラッシュＲＯＭ１２ではチューンデータのコピーが行われ、ＰＬＬ回路３１では、ＣＰＵ１１によって逓倍率が更新されて、ＰＬＬ発振安定待ち時間を経て、ＰＬＬ発振安定状態になる。
【００７９】
このコールドスタート状態におけるリセットは、たとえば前述の図７に示すタイミングチャートにおけるパワーオン・リセットとして行われ、パワーオン・リセット後のリセットシーケンスにおいて、フラッシュＲＯＭ制御レジスタ２１の初期化およびチューンデータのコピー、ならびにＰＬＬ制御レジスタ３２の初期化、逓倍率の更新およびＰＬＬ発振安定待ちが行われる。
【００８０】
コールド／ウォームスタート信号回路１３から与えられるコールド／ウォームスタート信号がウォームスタート状態を表す信号である場合、リセット有効／無効選択回路１４は、マイコン１０の外部からのリセット信号を無効にして、非リセット信号をフラッシュＲＯＭ制御レジスタ２１およびＰＬＬ制御レジスタ３２に与える。
【００８１】
フラッシュＲＯＭ制御レジスタ２１は、リセット有効／無効選択回路１４から非リセット信号が与えられると、デフォルト状態に初期化されず、格納していた値、たとえばチューンデータを保持する。ＰＬＬ制御レジスタ３２もフラッシュＲＯＭ制御レジスタ２１と同様に初期化されず、既に設定されている値がそのまま有効になる。
【００８２】
このウォームスタート状態におけるリセットは、たとえば前述の図７に示すタイミングチャートにおけるリスタート・リセットとして行われる。ウォームスタート状態におけるリセットでは、フラッシュＲＯＭ制御レジスタ２１およびＰＬＬ制御レジスタ３２の初期化が行われず、チューンデータおよび逓倍率の設定値が保持される。したがって、リセット後のリセットシーケンスを省略することができるので、チューンデータのコピー時間およびＰＬＬ発振安定待ち時間を省略することができる。
【００８３】
以上のように本実施の形態によれば、第１の実施の形態および参考形態と同様に、ウォームスタート状態における再リセットのときのように、既にフラッシュＲＯＭ制御レジスタ２１にチューンデータがコピーされ、ＰＬＬ回路３１の発振周波数が所望の発振周波数になっている場合に、フラッシュＲＯＭ制御レジスタ２１およびＰＬＬ制御レジスタ３２の初期化を省略して、チューンデータのコピー時間およびＰＬＬ発振安定待ち時間を省略することができる。これによって、再リセットを頻繁にするような場合に、マイコン４０の起動時間を短縮することができる。また製品良品テストにおいて、テスト時間の短縮を実現することができる。
【００８４】
また本実施の形態のマイコン４０は、リセット有効／無効選択回路１４をフラッシュＲＯＭ１２およびＰＬＬ回路３１に接続することによって実現することができ、フラッシュＲＯＭ１２とＰＬＬ回路３１とを、回路実装において独立して実現することができるので、簡単でかつ極めて小規模な回路変更で実現することができる。
【００８５】
＜第３の実施の形態＞
図１２は、本発明の第３の実施の形態であるマイクロコンピュータ５０の構成を示すブロック図である。図１２に示すマイコン５０の構成は、前述の図１０に示す第２の実施の形態のマイコン４０の構成と類似しているので、異なる部分についてのみ説明し、対応する部分には同一の参照符を付して共通する説明を省略する。
【００８６】
マイコン５０は、ＣＰＵ１１、フラッシュＲＯＭ１２、コールド／ウォームスタート信号回路１３、リセット有効／無効選択回路１４およびＰＬＬ回路５１を備えて構成される。本実施の形態のマイコン５０は、第２の実施の形態のマイコン４０に備えられるＰＬＬ回路３１に代えて、他のＰＬＬ回路５１を備えて構成される。
【００８７】
ＣＰＵ１１は、フラッシュＲＯＭ１２、コールド／ウォームスタート信号回路１３およびＰＬＬ回路５１と接続される。フラッシュＲＯＭ１２は、ＣＰＵ１１、コールド／ウォームスタート信号回路１３、リセット有効／無効選択回路１４およびＰＬＬ回路５１と接続される。コールド／ウォームスタート信号回路１３は、ＣＰＵ１１、フラッシュＲＯＭ１２およびリセット有効／無効選択回路１４と接続される。リセット有効／無効選択回路１４は、フラッシュＲＯＭ１２、コールド／ウォームスタート信号回路１３およびＰＬＬ回路５１と接続される。ＰＬＬ回路５１は、ＣＰＵ１１、フラッシュＲＯＭ１２およびリセット有効／無効選択回路１４と接続される。ＰＬＬ回路５１については、後述する。
【００８８】
図１３は、マイコン５０を構成するフラッシュＲＯＭ１２およびＰＬＬ回路５１の各構成を示すブロック図である。図１３では、コールド／ウォームスタート信号回路１３およびリセット有効／無効選択回路１４を併せて記載する。本実施の形態におけるＰＬＬ回路５１は、ＰＬＬ制御レジスタ３２およびＰＬＬ制御回路３３に加えて、逓倍率選択設定レジスタ５２および逓倍率選択回路５３を備えて構成される。逓倍率選択回路５３は、設定データ選択回路に相当する。
【００８９】
ＰＬＬ制御レジスタ３２は、逓倍率選択回路５３と接続され、逓倍率選択回路５３は、ＰＬＬ制御回路３３と接続されている。また逓倍率選択回路５３は、フラッシュＲＯＭ１２のフラッシュＲＯＭ制御レジスタ２１および逓倍率選択設定レジスタ５２とそれぞれ接続されている。
【００９０】
本実施の形態におけるフラッシュＲＯＭ１２の記憶部２０のチューンデータ領域２０ｂには、チューンデータとともに、ＰＬＬ回路５１の逓倍率の設定値が記憶される。このＰＬＬ回路５１の逓倍率の設定値は、チューンデータとともにコピーされ、フラッシュＲＯＭ制御レジスタ２１に格納される。
【００９１】
逓倍率選択回路５３は、逓倍率選択設定レジスタ５２に格納されるレジスタ値に応じて、ＰＬＬ制御レジスタ３２からの逓倍率の設定値、およびフラッシュＲＯＭ制御レジスタ２１からの逓倍率の設定値のうちのいずれか一方を選択する。
【００９２】
逓倍率選択設定レジスタ５２は、ＰＬＬ回路５１の外部から与えられるリセット信号によって初期化される。逓倍率選択設定レジスタ５２のリセット時の初期値は、本実施の形態では、フラッシュＲＯＭ制御レジスタ２１からの逓倍率の設定値に選ばれる。
【００９３】
逓倍率選択設定レジスタ５２のリセット時の初期値は、これに限定されるものではなく、ＰＬＬ制御レジスタ３２からの逓倍率の設定値を表す値、およびフラッシュＲＯＭ制御レジスタ２１からの逓倍率の設定値を表す値のどちらでもよい。また本実施の形態とは異なるが、逓倍率選択設定レジスタ５２は、リセット有効／無効選択回路１４から出力されたリセット信号によって初期化されるように構成されてもよい。逓倍率選択設定レジスタ５２に入力されるリセット信号、および逓倍率選択設定レジスタ５２のリセット時の初期値は、実使用に合わせて実装するのが望ましい。また逓倍率選択設定レジスタ５２のレジスタ値を固定して使用するのであれば、逓倍率選択回路５３も固定でよく、新たな実装は不要である。
【００９４】
本実施の形態のマイコン５０は、ＰＬＬ制御回路３３に与えられる逓倍率の設定値が、フラッシュＲＯＭ制御レジスタ２１からの逓倍率の設定値、またはＰＬＬ制御レジスタ３２からの逓倍率の設定値であること以外は、第２の実施の形態のマイコン４０と同様に動作する。
【００９５】
本実施の形態によれば、フラッシュＲＯＭ制御レジスタ２１およびＰＬＬ制御レジスタ３２はいずれも、ウォームスタート状態における再リセットのときのように、既にフラッシュＲＯＭ制御レジスタ２１にチューンデータおよび逓倍率の設定値を含むデータがコピーされ、ＰＬＬ回路５１の発振周波数が所望の発振周波数になっている場合には初期化されないので、ＰＬＬ発振安定待ち時間を省略することができる。これによって、再リセットを頻繁にするような場合に、マイコン５０の起動時間を短縮することができる。また製品良品テストにおいて、テスト時間の短縮を実現することができる。
【００９６】
またフラッシュＲＯＭ制御レジスタ２１では、コールドスタート状態におけるリセット後にチューンデータとともに逓倍率の設定値がコピーされ、逓倍率の設定が反映されるので、フラッシュＲＯＭ制御レジスタ２１のレジスタ値をＰＬＬ逓倍率の設定値として選択すると、コールドスタート状態においてもＣＰＵ１１が起動する前、すなわちプログラムを動作させる前に、ＰＬＬ制御回路３３を所望のＰＬＬ逓倍率に設定できるという効果がある。この場合、ＰＬＬ逓倍率をソフトウェアによって設定する必要はなく、しかもＰＬＬ発振安定待ち時間を軽減することができる可能性がある。
【００９７】
また本実施の形態のように、ＰＬＬ逓倍率の設定値として、フラッシュＲＯＭ制御レジスタ２１のレジスタ値およびＰＬＬ制御レジスタ３２のレジスタ値のいずれか一方を選択可能にすると、ＰＬＬ逓倍率を途中で簡単に変更することも可能である。
【００９８】
またフラッシュＲＯＭ制御レジスタ２１には、フラッシュＲＯＭ１２のチューンデータが格納されているので、フラッシュＲＯＭ制御レジスタ２１を安易に書換えるのは危険であるが、本実施の形態のようにＰＬＬ制御レジスタ３２のレジスタ値を選択できるようにすることによって、このような危険を回避することができる。
【００９９】
また逓倍率選択回路５３および逓倍率選択設定レジスタ５２を実装して、フラッシュＲＯＭ制御レジスタ２１のレジスタ値およびＰＬＬ制御レジスタ３２のレジスタ値のいずれか一方を選択可能に構成することによって、評価などでの応用範囲を広げることができる。
【０１００】
またフラッシュＲＯＭ制御レジスタ２１のレジスタ値をＰＬＬ逓倍率の設定値として用いる構成は、フラッシュＲＯＭ１２とＰＬＬ回路５１との間を配線で接続することによって実現することができる。またＰＬＬ制御レジスタ３２のレジスタ値との選択を可能とする構成は、前述の第２の実施の形態におけるＰＬＬ回路３１への逓倍率選択回路５３および逓倍率選択設定レジスタ５２の新規追加と配線追加とで実現することができ、しかも新規追加部分の実装も小規模である。したがって本実施の形態のマイコン５０は、簡単な回路変更で実現することができる。
【０１０１】
以上に述べた各実施の形態および参考形態のマイコン１０，３０，４０，５０は、コールド／ウォームスタート信号回路として、前述の図５に示すコールド／ウォームスタートフラグ回路２５を有するコールド／ウォームスタート信号回路１３を備えて構成されているが、コールド／ウォームスタート信号回路は、これに限定されるものではなく、たとえば以下に示す他の構成であってもよい。
【０１０２】
図１４は、コールド／ウォームスタート信号回路６０の構成を示すブロック図である。コールド／ウォームスタート信号回路６０は、外部端子設定部６１を備えて構成される。外部端子設定部６１は、マイコンの外部端子から入力された値が、期待した設定値になっているか否かを検出し、検出結果に基づいて、コールドスタート状態であるか、またはウォームスタート状態であるかを判断し、コールド／ウォームスタート信号を出力する。
【０１０３】
実際には、外部端子設定部５１は、マイコンの外部端子から入力された値が、期待した設定値になっている場合に、その外部端子からの入力の設定値（以下「外部端子設定値」という場合がある）を、予め定める値になるようにデコードし、そのデコードした値によってコールドスタート状態であるか、またはウォームスタート状態であるかを判断する。したがって、マイコン起動時にコールドスタート状態であるか、またはウォームスタート状態であるかを区別するために、外部端子設定値を変更する必要があり、マイコン以外の周辺のシステムがこの仕様を満たしていないと実現できない。ここで、電源が供給された後、２回目の再リセット以降を、必ずしもウォームスタート状態とする必要はない。都合の良い再リセット時以降からウォームスタート状態とできる点は、前述の図５に示すコールド／ウォームスタートフラグ回路１３と同等である。
【０１０４】
図１４に示すコールド／ウォームスタート信号回路６０によれば、マイコンの外部端子設定値をデコードし、デコード値を利用して、コールドスタート状態かウォームスタート状態かを設定することができる。つまり、マイコンの外部端子でコールドスタート状態かウォームスタート状態かを設定することができるので、前述の図５に示すコールド／ウォームフラグ回路２５およびパワーオンリセット回路などの専用回路がなくても実現することができる。またコールドスタート状態とウォームスタート状態とを、マイコン外部のシステムによって動的に設定することができ、さらにマイコン内部のソフトウェアに依存せずに設定することができる。また前述した通り、外部端子設定を変更するタイミングは任意であるので、コールドスタート状態とウォームスタート状態とを任意に設定できる。
【０１０５】
また図１４に示すコールド／ウォームスタート信号回路６０は、外部端子仕様が条件に適合していれば端子信号をデコードするだけでよく、実現性が非常に高く、比較的簡単な回路で実現することができる。またマイコンの外部端子仕様によっては比較的簡単に実現できるので、その他の実現方法と併用してもよい。
【０１０６】
図１５は、コールド／ウォームスタート信号回路６２の構成を示すブロック図である。コールド／ウォームスタート信号回路６２は、外部端子設定部６１およびラッチ回路６３を備えて構成される。ラッチ回路６３は、外部端子設定部６１によってデコードされた信号値をある時点でラッチし、ラッチした後に外部端子の設定状況が変更されてもコールド／ウォームスタート信号には影響を与えないようにした回路である。ラッチするタイミングは、外部リセット解除時でよい。外部端子設定部６１が固定されていればラッチは不要であり、外部端子設定部６１が変更される時点より以前にラッチすれば、いずれのタイミングでもよい。
【０１０７】
マイコンの外部端子は、端子数が少ない場合など、他の端子機能と併用して使用せざるを得ない場合がある。その場合、端子設定によって、ある時点でコールドスタート状態なのかウォームスタート状態なのかを判別した後、別仕様の端子機能として使用したときに端子設定が変更されると、そのままではコールドスタート状態なのかウォームスタート状態なのかが判別できなくなるという問題がある。その問題の対処として、図１５に示すコールド／ウォームスタート信号回路６２のようにラッチ回路６３を設けて、別仕様の端子機能として使用する前に、端子設定をデコードした信号値をラッチしておけば、前述の問題は解消する。
【０１０８】
図１５に示すコールド／ウォームスタート信号回路６２は、外部端子仕様が条件に適合していれば実現性は高く、前述の図５に示すコールド／ウォームスタート信号回路１３および図１４に示すコールド／ウォームスタート信号回路６０が実現できない場合などに有効である。ラッチするタイミングに関しては、慎重になる必要があるが、ラッチするタイミングは、別仕様の端子機能として使用する前であればよい。
【０１０９】
図１６は、コールド／ウォームスタート信号回路６５の構成を示すブロック図である。コールド／ウォームスタート信号回路６５は、パワーオンリセット回路６６およびコールド／ウォームスタートフラグレジスタ６７を備えて構成される。パワーオンリセット回路６６は、電源が供給されたときに、電源が供給されたことを示す信号を出力する。
【０１１０】
ウォーム更新信号は、コールドスタート状態からウォームスタート状態に変更するための書込み信号である。ウォーム更新信号の生成は、ＣＰＵ１１からのウォームスタート状態を示す値の書込み、すなわちソフトウェア書込み、およびハードウェアによるウォームスタート状態を示す信号値の書込み、すなわちハードウェア書込みのいずれの方法によって行われてもよい。ソフトウェア書込みによるウォーム更新信号の生成の場合、電源が供給された後、２回目の再リセット以降を、必ずしもウォームスタート状態とする必要はない。都合の良い再リセット時以降からウォームスタート状態とできる点は、前述の図５に示すコールド／ウォームスタートフラグ回路１３と同等である。
【０１１１】
コールド／ウォームスタートフラグレジスタ６７は、コールド／ウォームスタートフラグであり、コールドスタート状態であるか、またはウォームスタート状態であるかを識別するための情報レジスタである。コールド／ウォームスタートフラグレジスタ６７は、パワーオンリセット回路６６から、電源が供給されたことを示す信号が与えられると、リセットされてコールドスタート状態を表すフラグ値となって、そのフラグ値をコールド／ウォームスタート信号として出力する。またコールド／ウォームスタートフラグレジスタ６７は、ウォーム更新信号が書込まれると、ウォームスタート状態を表すフラグ値となって、そのフラグ値をコールド／ウォームスタート信号として出力する。
【０１１２】
このように図１６に示すコールド／ウォームスタート信号回路６５は、パワーオンリセット時はコールドスタート状態に初期化され、ウォームスタート状態に変更するための書込み信号であるウォーム更新信号が入力されるとウォームスタート状態になるような、コールドスタート状態またはウォームスタート状態を記憶するフラグレジスタとして、コールド／ウォームスタートフラグレジスタ６７を備える。ウォーム更新信号の生成は、ＣＰＵ１１によるソフトウェア書換えか、ハードウェアによって更新できるような回路によって実現される。
【０１１３】
コールド／ウォームスタートフラグレジスタ６７と、前述の図５に示すコールド／ウォームフラグ回路２５との違いは、コールド／ウォームスタートフラグレジスタ６７またはコールド／ウォームスタートフラグ回路２５の初期化をパワーオンリセットで実施しているかどうかであり、基本的な構造は同一である。すなわち、図１６に示すコールド／ウォームスタート信号回路６５は、コールド／ウォームフラグ回路を、パワーオンリセット回路６６を利用して実装しているだけである。図１６に示すコールド／ウォームスタートフラグ回路６５は、パワーオンリセット回路６６が実装されていて、コールド／ウォームフラグ回路２５が実装されていない場合、および外部端子設定仕様の条件が適合せずに使用できない場合などに有効である。
【図面の簡単な説明】
【０１１４】
【図１】本発明の前提となるマイコンに内蔵されているフラッシュＲＯＭ１の構成を示すブロック図である。
【図２】本発明の前提となるマイコンに内蔵されているＰＬＬ回路５の構成を示すブロック図である。
【図３】本発明の第１の実施の形態であるマイクロコンピュータ１０の構成を示すブロック図である。
【図４】フラッシュＲＯＭ１２の構成を示すブロック図である。
【図５】コールド／ウォームスタート信号回路１３の構成を示すブロック図である。
【図６】リセット有効／無効選択回路１４の構成を示すブロック図である。
【図７】マイクロコンピュータ１０の動作タイミングを示すタイミングチャートである。
【図８】参考形態のマイクロコンピュータ３０の構成を示すブロック図である。
【図９】ＰＬＬ回路３１の構成を示すブロック図である。
【図１０】本発明の第２の実施の形態であるマイクロコンピュータ４０の構成を示すブロック図である。
【図１１】マイコン４０を構成するフラッシュＲＯＭ１２およびＰＬＬ回路３１の各構成を示すブロック図である。
【図１２】本発明の第３の実施の形態であるマイクロコンピュータ５０の構成を示すブロック図である。
【図１３】マイコン５０を構成するフラッシュＲＯＭ１２およびＰＬＬ回路５１の各構成を示すブロック図である。
【図１４】コールド／ウォームスタート信号回路６０の構成を示すブロック図である。
【図１５】コールド／ウォームスタート信号回路６２の構成を示すブロック図である。
【図１６】コールド／ウォームスタート信号回路６５の構成を示すブロック図である。
【符号の説明】
【０１１５】
１，１２  フラッシュＲＯＭ、２，２０  記憶部、３，２１  フラッシュＲＯＭ制御レジスタ、４，２２  フラッシュＲＯＭ制御回路、５，３１，５１  ＰＬＬ回路、６，３２  ＰＬＬ制御レジスタ、７，３３  ＰＬＬ制御回路、１０，３０，４０，５０  マイクロコンピュータ、１１  ＣＰＵ、１３，６０，６２，６５  コールド／ウォームスタート信号回路、１４  リセット有効／無効選択回路、２５  コールド／ウォームスタートフラグ回路、２６  選択回路、２７  非リセット値用レジスタ、５２  逓倍率選択設定レジスタ、５３  逓倍率選択回路、６１  外部端子設定部、６３  ラッチ回路、６６  パワーオンリセット回路、６７  コールド／ウォームスタートフラグレジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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