(57)【要約】【課題】薄層化された積層セラミックコンデンサにおいて、セラミックの原料粉体粒径や焼成条件のコントロールに頼ることなく、絶縁抵抗を向上させる技術を提供する。【解決手段】積層セラミックコンデンサ１の使用前において、対をなす外部端子電極６および７間に、方向８のＤＣバイアスを印加し、使用にあたっては、上記予備バイアス印加方向８とは逆の方向９にＤＣバイアスが印加されるように積層セラミックコンデンサ１を使用する。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも１対の外部端子電極を有する積層セラミックコンデンサを用意する工程と、
前記積層セラミックコンデンサにおける対をなす前記外部端子電極間にＤＣバイアスを印加する工程と、次いで、
前記ＤＣバイアスが印加された前記積層セラミックコンデンサを梱包する工程と
を備える、積層セラミックコンデンサの出荷方法。
【請求項２】
前記積層セラミックコンデンサを梱包する工程は、
複数個の前記積層セラミックコンデンサを１個ずつ一定方向で保持するための複数個の保持部を長手方向に分布させている、テープ状保持体を用意する工程と、
複数個の前記積層セラミックコンデンサを、各々の前記ＤＣバイアスの印加方向が揃った状態で、前記保持部の各々に１個ずつ保持させる工程と
を備える、請求項１に記載の積層セラミックコンデンサの出荷方法。
【請求項３】
少なくとも１対の外部端子電極を有しかつ対をなす前記外部端子電極間にＤＣバイアスが印加された複数個の積層セラミックコンデンサと、
前記積層セラミックコンデンサを１個ずつ一定方向で保持するための複数個の保持部を長手方向に分布させている、テープ状保持体と
を備え、
複数個の前記積層セラミックコンデンサは、各々の前記ＤＣバイアスの印加方向が揃った状態で、前記保持部の各々に１個ずつ保持されている、
積層セラミックコンデンサの出荷形態。
【請求項４】
少なくとも１対の外部端子電極を有しかつ対をなす前記外部端子電極間において分極処理が施された積層セラミックコンデンサを用意する工程と、
前記分極処理が打ち消される方向にＤＣバイアスが印加されるように前記積層セラミックコンデンサを使用する工程と
を備える、積層セラミックコンデンサの使用方法。
【請求項５】
前記分極処理が施された積層セラミックコンデンサを用意する工程は、前記積層セラミックコンデンサの対をなす前記外部端子電極間にＤＣバイアスを印加する工程を含む、請求項４に記載の積層セラミックコンデンサの使用方法。
【請求項６】
積層セラミックコンデンサを備える電子回路を製造する方法であって、
少なくとも１対の外部端子電極を有しかつ対をなす前記外部端子電極間において分極処理が施された積層セラミックコンデンサを用意する工程と、
使用時において前記分極処理が打ち消される方向にＤＣバイアスが印加されるような電気的接続状態で前記積層セラミックコンデンサを実装する工程と
を備える、積層セラミックコンデンサを備える電子回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、積層セラミックコンデンサの出荷方法および出荷形態、積層セラミックコンデンサの使用方法、ならびに積層セラミックコンデンサを備える電子回路の製造方法に関するものである。
【背景技術】
【０００２】
積層セラミックコンデンサにおいて、小型化・大容量化の要求があり、そのため、そこに備えるセラミック層の１層あたりの厚みがますます薄くなってきている。この場合、セラミック層の１層あたりに係る印加電界は相対的に大きくなってくる。その結果、セラミック層を構成するセラミックの絶縁抵抗が大きな問題となる。
【０００３】
特に、最近の積層セラミックコンデンサは、常時、ＤＣバイアスが印加された状態で使用されることが多いため、絶縁抵抗に関する信頼性の要求がより厳しくなっている。
【０００４】
積層セラミックコンデンサを薄層化した場合においても、ショート不良率を低く抑えることができるとともに、高い誘電率を有し、かつ静電容量について良好な温度特性を有する積層セラミックコンデンサを提供するため、セラミック層の１層あたりの厚みが２．０μｍ以下であり、セラミック層の厚みを、セラミック層を構成するセラミックの結晶粒子（グレイン）の平均粒径で除することによって求められるセラミック層の１層あたりの平均粒子数を３以上かつ６以下とすることが、たとえば特開２００５‐１２９８０２号公報（特許文献１）において提案されている。
【０００５】
上記特許文献１に記載の技術は、簡単に言えば、積層セラミックコンデンサの薄層化に伴う絶縁不良の問題に対処するため、セラミック層の１層あたりの結晶粒子の数を、一定個数以上に確保しようとすることである。この場合、当然ながら、結晶粒子を一定以下のサイズに抑えなければならない。
【０００６】
しかしながら、結晶粒子のサイズ、すなわちグレイン径を小さくしすぎると、誘電率が大きく低下したり、温度特性が悪化したりするといった弊害を招くことがある。また、粉体粒径の細かい原料を使用するため、焼成過程で異常粒成長が起こりやすい。これを防止するためには、原料粉体粒径や焼成条件の微妙なコントロールが必要であり、その結果、積層セラミックコンデンサのコストの上昇を招くことになる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−２９６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、この発明の目的は、上述したような不都合に遭遇することなく、積層セラミックコンデンサの薄層化に伴う絶縁不良の問題を解決し得る技術を提供しようとすることである。
【０００９】
そのため、この発明では、より具体的には、積層セラミックコンデンサの出荷方法および出荷形態、積層セラミックコンデンサの使用方法、ならびに積層セラミックコンデンサを備える電子回路の製造方法が提供される。
【課題を解決するための手段】
【００１０】
この発明は、まず、積層セラミックコンデンサの出荷方法に向けられるものであって、上述した技術的課題を解決するため、少なくとも１対の外部端子電極を有する積層セラミックコンデンサを用意する工程と、積層セラミックコンデンサにおける対をなす外部端子電極間にＤＣバイアスを印加する工程と、次いで、ＤＣバイアスが印加された積層セラミックコンデンサを梱包する工程とを備えることを特徴としている。
【００１１】
この発明に係る積層セラミックコンデンサの出荷方法において実施される、積層セラミックコンデンサを梱包する工程は、好ましくは、複数個の積層セラミックコンデンサを１個ずつ一定方向で保持するための複数個の保持部を長手方向に分布させている、テープ状保持体を用意する工程と、複数個の積層セラミックコンデンサを、各々のＤＣバイアスの印加方向が揃った状態で、上記保持部の各々に１個ずつ保持させる工程とを備える。
【００１２】
この発明は、また、積層セラミックコンデンサの出荷形態にも向けられる。この発明に係る積層セラミックコンデンサの出荷形態は、少なくとも１対の外部端子電極を有しかつ対をなす外部端子電極間にＤＣバイアスが印加された複数個の積層セラミックコンデンサと、これら積層セラミックコンデンサを１個ずつ一定方向で保持するための複数個の保持部を長手方向に分布させている、テープ状保持体とを備え、複数個の積層セラミックコンデンサは、各々のＤＣバイアスの印加方向が揃った状態で、上記保持部の各々に１個ずつ保持されていることを特徴としている。
【００１３】
この発明は、さらに、積層セラミックコンデンサの使用方法にも向けられる。この発明に係る積層セラミックコンデンサの使用方法は、少なくとも１対の外部端子電極を有しかつ対をなす外部端子電極間において分極処理が施された積層セラミックコンデンサを用意する工程と、分極処理が打ち消される方向にＤＣバイアスが印加されるように上記積層セラミックコンデンサを使用する工程とを備えることを特徴としている。
【００１４】
この発明に係る積層セラミックコンデンサの使用方法において、上記分極処理が施された積層セラミックコンデンサを用意する工程は、積層セラミックコンデンサの対をなす外部端子電極間にＤＣバイアスを印加する工程を含むことが好ましい。
【００１５】
この発明は、さらに、積層セラミックコンデンサを備える電子回路の製造方法にも向けられる。この発明に係る電子回路の製造方法は、少なくとも１対の外部端子電極を有しかつ対をなす外部端子電極間において分極処理が施された積層セラミックコンデンサを用意する工程と、使用時において上記分極処理が打ち消される方向にＤＣバイアスが印加されるような電気的接続状態で積層セラミックコンデンサを実装する工程とを備えることを特徴としている。
【発明の効果】
【００１６】
この発明に係る積層セラミックコンデンサの出荷方法によれば、ＤＣバイアスが印加された積層セラミックコンデンサを梱包して出荷するようにしているので、梱包を解いて取り出された積層セラミックコンデンサは、ＤＣバイアスが印加された状態となっている。このような積層セラミックコンデンサを、出荷時に印加されていたＤＣバイアスと逆方向のバイアスがかかるような方向で使用することにより、後述する実験例から明らかになるように、積層セラミックコンデンサの使用時の絶縁抵抗を向上させることができ、かつ寿命特性の改善も図ることができる。
【００１７】
したがって、積層セラミックコンデンサの絶縁抵抗の向上のために、たとえばグレイン径を小さくする方法に頼る必要がなく、そのため、原料粉体粒径や焼成条件の微妙なコントロールが不要となり、積層セラミックコンデンサを製造するためのコストの低減を図ることができる。
【００１８】
また、通常、積層セラミックコンデンサの検査工程において、ＤＣバイアスが印加されるが、このＤＣバイアスの印加による影響は加熱処理により除去される。しかし、この発明によれば、ＤＣバイアスが印加された状態で出荷されるので、上述の加熱処理が不要となり、この点においても、積層セラミックコンデンサの製造コストの低減を図ることができる。
【００１９】
この発明に係る積層セラミックコンデンサの出荷形態によれば、各々のＤＣバイアスの印加方向が揃った状態で、複数個の積層セラミックコンデンサが、テープ状保持体にある保持部の各々に１個ずつ保持されているので、各積層セラミックコンデンサについてＤＣバイアスが印加された方向を直ちに認識することができる。したがって、積層セラミックコンデンサの使用にあたって、ＤＣバイアスの印加方向を改めて求める工程が不要となり、積層セラミックコンデンサのユーザーでの便宜を図ることができる。
【００２０】
この発明に係る積層セラミックコンデンサの使用方法によれば、予め分極処理が施された積層セラミックコンデンサを、分極処理が打ち消される方向にＤＣバイアスが印加されるように使用するので、積層セラミックコンデンサの使用時において、絶縁抵抗を向上させることができる。
【００２１】
この発明に係る、積層セラミックコンデンサを備える電子回路の製造方法によれば、予め分極処理が施された積層セラミックコンデンサについて、使用時において分極処理が打ち消される方向にＤＣバイアスが印加されるような電気的接続状態で実装するようにしているので、積層セラミックコンデンサは、その実装状態において高い絶縁抵抗特性を発揮することができる。
【図面の簡単な説明】
【００２２】
【図１】この発明が適用される積層セラミックコンデンサの一例を示す断面図である。
【図２】この発明に係る積層セラミックコンデンサの出荷形態の一例としてのテーピング電子部品の一部を示す平面図である。
【図３】実験例１において作製した積層セラミックコンデンサについて測定した絶縁抵抗を示す図であり、ＤＣバイアス印加前とＤＣバイアス印加後とを対比している。
【図４】実験例２において作製した積層セラミックコンデンサについて測定した絶縁抵抗を示す図であり、ＤＣバイアス印加前とＤＣバイアス印加後とを対比している。
【図５】実験例３において作製した積層セラミックコンデンサについて測定した絶縁抵抗を示す図であり、ＤＣバイアス印加前とＤＣバイアス印加後とを対比している。
【発明を実施するための形態】
【００２３】
図１を参照して、この発明が適用される積層セラミックコンデンサについてまず説明する。
【００２４】
図１に示す積層セラミックコンデンサ１は、積層された複数の誘電体セラミック層２と誘電体セラミック層２間の特定の界面に沿って形成される複数の内部電極３および４とをもって構成される、コンデンサ本体５を備えている。
【００２５】
コンデンサ本体５の外表面上の互いに異なる位置には、少なくとも１対の外部端子電極６および７が形成される。図１に示した積層セラミックコンデンサ１では、外部端子電極６および７は、コンデンサ本体５の互いに対向する各端面上に形成される。内部電極３および４は、第１の外部端子電極６に電気的に接続される複数の第１の内部電極３と第２の外部端子電極７に電気的に接続される複数の第２の内部電極４とがあり、これら第１の内部電極３と第２の内部電極４とは、積層方向に関して交互に配置されている。
【００２６】
このような積層セラミックコンデンサ１は、その出荷前または使用前に、対をなす外部端子電極６および７間にＤＣバイアスが印加されることにより、分極処理が施される。図１において、この予備バイアス印加方向８が矢印で示されている。そして、積層セラミックコンデンサ１の使用時には、上述の予備バイアス印加方向８とは逆の方向、すなわち分極処理が打ち消される方向９にＤＣバイアスが印加されるように、積層セラミックコンデンサ１が使用される。したがって、このような積層セラミックコンデンサ１を備える電子部品を製造する場合には、使用時バイアス印加方向９にＤＣバイアスが印加されるような電気的接続状態で積層セラミックコンデンサ１が実装される。
【００２７】
上述のように、積層セラミックコンデンサ１に対して、出荷前または使用前において、ＤＣバイアスが予備バイアス印加方向８に印加され、そして、使用時において、使用時バイアス印加方向９にＤＣバイアスが印加されるように積層セラミックコンデンサ１が使用されると、この使用時における積層セラミックコンデンサ１の絶縁抵抗が向上し、かつ寿命特性の改善も図られる。その理由は、次のように推測される。
【００２８】
まず、積層セラミックコンデンサ１に最初にＤＣバイアスを印加した際、Maxwell-Wagner分極により内部電極３および４の近傍に電荷が溜まる。その結果、フェルミ準位が持ち上がり、内部電極３および４と誘電体セラミック層２との界面に形成されているショットキー障壁を越えて電子が流れるようになる。次いで、印加するＤＣバイアスの極性を逆転した場合、ショットキー障壁により電子は流れることができない。このことから、絶縁抵抗が大きくなるものと推測される。
【００２９】
上述した予備バイアス印加時の温度は、誘電体セラミック層２を構成する誘電体セラミックのキュリー温度以下であることが望ましく、たとえば２５〜１００℃の範囲に選ばれ、好ましくは、５０〜１００℃の範囲に選ばれる。また、予備バイアスの電界強度は、５ｋＶ／ｍｍ〜１００ｋＶ／ｍｍの範囲に選ばれることが効果的である。なお、電界強度が過度に大きいと、積層セラミックコンデンサ１において絶縁破壊が生じる恐れがある。また、予備バイアス印加の時間は、１秒間以上とされることが好ましい。
【００３０】
なお、積層セラミックコンデンサ１に対して、ＤＣバイアスが既に印加されたか否かを確認するには、次のような方法を採用することができる。すなわち、ＤＣバイアスを印加すると、誘電体セラミックが分極され、圧電性を示す。したがって、外部端子電極６および７間に応力を加え、これら外部端子電極６および７から検出された電荷の有無と極性とを測定することにより、ＤＣバイアス印加処理の有無と印加方向を確認することができる。
【００３１】
積層セラミックコンデンサ１は、予備バイアス印加方向８にＤＣバイアスが印加された状態で梱包され、出荷される。この出荷に際して採用される積層セラミックコンデンサ１の好ましい出荷形態が図２に示されている。図２に示す出荷形態は、テーピング電子部品１１の形態をなすものであり、テープ状保持体１２を備えている。なお、テープ状保持体１２は、図２において、その長手方向の一部のみが図示されている。
【００３２】
テープ状保持体１２は、積層セラミックコンデンサ１を１個ずつ一定方向で保持するための複数個の保持部１３を長手方向に分布させている。テープ状保持体１２は、たとえば、プラスチックシートからなり、エンボス加工することにより、上方に開口を有する凹状の保持部１３を形成したキャリアテープ１４と、凹状の保持部１３の上方開口を覆うようにキャリアテープ１４にたとえばヒートシール法により接着されるトップテープ１５とから構成される。図２において、キャリアテープ１４とトップテープ１５との接着領域１６が破線で示されている。また、キャリアテープ１４には、保持部１３の配列ピッチに相関するピッチをもって、複数個の送り穴１７が設けられている。
【００３３】
このようなテーピング電子部品１１において、複数個の保持部１３にそれぞれ収納されかつ保持された積層セラミックコンデンサ１は、図２に予備バイアス印加方向８が図示されるように、各々の予備バイアス印加方向８が揃った状態となっている。
【００３４】
テーピング電子部品１１を用いて、積層セラミックコンデンサ１についてマウント工程を実施する場合、送り穴１７を用いてテーピング電子部品１１をその長手方向に送りながら、トップテープ１５をキャリアテープ１４から剥がし、順次、上方開口が開いた状態とされた保持部１３から積層セラミックコンデンサ１１がたとえば真空吸引チャックにより取り出され、これをマウントしようとする所望の配線基板等にまで供給される。このとき、保持部１３から取り出される積層セラミックコンデンサ１は、その予備バイアス印加方向８を一定の方向に向けているので、外部端子電極６および７（図１参照）の方向に関する管理を特に行うことなく、予備バイアス印加方向８と逆の方向にＤＣバイアスが印加されるような電気的接続状態で積層セラミックコンデンサ１を実装することができる。
【００３５】
なお、テーピング電子部品１１に備えるテープ状保持体１２は、エンボス加工することによって形成された凹状の保持部１３を有するキャリアテープ１４を備えるものに限らず、たとえば厚紙からなり、保持部がそこに設けられた貫通孔によって与えられたキャリアテープを備えるものであってもよい。
【００３６】
また、この発明が適用される積層セラミックコンデンサは、図１に示すような構造を有するものに限らず、たとえば、複数の内部電極がコンデンサ本体内部において直列容量を形成する構造のもの、あるいは、アレイ状の積層セラミックコンデンサまたは低ＥＳＬ化された積層セラミックコンデンサのような多端子構造のものであってもよい。
【００３７】
次に、この発明による効果を確認するために実施した実験例について説明する。
【００３８】
［実験例１］
チタン酸バリウム粉末を用意し、これに炭酸バリウム粉末を添加することにより、Ｂａ／Ｔｉ＝１．００６のモル比になるように調整した出発原料を作製した。次に、この出発原料に、ＰＶＢ系バインダおよび分散剤を加えて、直径１ｍｍのジルコニアボールとともに２４時間混練し、セラミックスラリーを得た。次に、このセラミックスラリーをドクターブレード法によってシート状に成形し、セラミックグリーンシートを得た。
【００３９】
その後、上記セラミックグリーンシート上に、内部電極となるべきニッケル金属粉末を主成分とする導電性ペーストを印刷し、このように導電性ペーストが印刷されたセラミックグリーンシートを５０枚積層し、所定の寸法にカットした後、焼成を行なった。この焼成工程では、トップ温度１３５０℃で２時間保持し、トップ温度での酸素分圧が１．１×１０−７気圧となるように調整した。
【００４０】
焼成後、得られたコンデンサ本体の端面に、銀粉末を主成分とする導電性ペーストを塗布し、８００℃で焼き付け、外部端子電極を形成した。このようにして得られた積層セラミックコンデンサの誘電体セラミック層の１層あたりの厚みは５μｍであり、コンデンサ本体のサイズは２．０ｍｍ×２．０ｍｍ×１．２ｍｍであった。
【００４１】
上記の試料に係る積層セラミックコンデンサに対して、５Ｖから１００Ｖまで５Ｖ刻みで２分間ずつＤＣバイアスを印加し、絶縁抵抗（Ω）を測定し、Log IRを求めた。このＤＣバイアス印加は、恒温漕中で行ない、恒温漕の温度を８５℃に設定した。
【００４２】
上記の予備バイアス印加後、ＤＣバイアスの極性を逆転して、再度、同様にＤＣバイアスを印加し、絶縁抵抗を測定した。
【００４３】
図３に、ＤＣバイアス印加前とＤＣバイアス印加後のそれぞれの絶縁抵抗が示されている。なお、図３において、ＤＣバイアスの電圧は電界強度に換算されている。
【００４４】
図３に示すように、予備バイアス印加前の積層セラミックコンデンサでは、電界強度が上がるにつれて、Log IRも大きくなるが、予備バイアスを印加した後に、逆極性のＤＣバイアスを印加しながら絶縁抵抗を測定した場合には、１０ｋＶ／ｍｍを超えるまで、Log IRの急激な低下は見られない。
【００４５】
［実験例２］
チタン酸バリウム１００モル部に対し、ＭｎＯを０．１モル部添加した出発原料を用いたことを除いて、実験例１と同様の実験を行なった。その結果が図４に示されている。図４からわかるように、実験例２においても、実験例１と同様の結果が得られている。
【００４６】
［実験例３］
チタン酸バリウム１００モル部に対し、Ｖ２Ｏ５を０．０５モル部添加した出発原料を用いたことを除いて、実験例１と同様の実験を行なった。その結果が図５に示されている。図５からわかるように、実験例３においても、実験例１と同様の結果が得られている。
【符号の説明】
【００４７】
１  積層セラミックコンデンサ
６，７  外部端子電極
８  予備バイアス印加方向
９  使用時バイアス印加方向
１１  テーピング電子部品
１２  テープ状保持体
１３  保持部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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