(57)【要約】【課題】集積度が高い不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置１において、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体を設け、この積層体上にＸ方向に延びる複数本の上部選択ゲート電極ＵＳＧを設け、積層体及び上部選択ゲート電極ＵＳＧを貫くシリコンピラーＳＰを設け、電極膜とシリコンピラーＳＰとの間に電荷蓄積膜を設ける。そして、共通の上部選択ゲート電極ＵＳＬを貫く複数本のシリコンピラーＳＰが、略Ｘ方向に沿って交互に、上部選択ゲート電極ＵＳＧの幅方向における一方の側と他方の側とを貫き、Ｙ方向に沿って配列された複数本のシリコンピラーＳＰが、上部選択ゲート電極ＵＳＧの幅方向における相互に同じ側を貫くようにする。これにより、共通の上部選択ゲート電極ＵＳＧを貫き隣り合う２本のシリコンピラーＳＰは、上部選択ゲート電極ＵＳＧの幅方向における位置が異なる。【選択図】図３
2010219409.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、
前記積層体上に設けられ、前記積層体の積層方向に対して直交する一の方向に延び、相互に離隔した複数本の選択ゲート電極と、
前記積層体及び前記選択ゲート電極を貫く半導体ピラーと、
前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、
を備え、
共通の前記選択ゲート電極を貫き隣り合う２本の前記半導体ピラーは、前記選択ゲート電極の幅方向における相互に異なる位置を貫いていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記選択ゲート電極上に設けられ、前記積層方向に対して直交し前記一の方向に対して交差する他の方向に延びる複数本のビット線をさらに備え、
共通の前記選択ゲート電極を貫く複数本の前記半導体ピラーは、前記一の方向に沿って交互に、前記選択ゲート電極の幅方向における一方の側と他方の側とを貫いており、前記他の方向に沿って配列された複数本の前記半導体ピラーは、前記選択ゲート電極の幅方向における相互に同じ側を貫いていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記積層体の下方に設けられ、隣り合う一対の前記選択ゲート電極をそれぞれ貫く一対の半導体ピラーの下端部同士を接続する接続部材と、
前記選択ゲート電極上に設けられ、前記一の方向に延びる複数本のソース線と、
をさらに備え、
前記一対の半導体ピラーのうちの一方は前記ソース線に接続され、他方は前記ビット線に接続されており、
前記電極膜のうち、前記一対の半導体ピラーの一方が貫く部分と他方が貫く部分とは、相互に離隔していることを特徴とする請求２記載の不揮発性半導体記憶装置。
【請求項４】
前記複数本の選択ゲート電極は、全て同一の層に配置されていることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記複数本の選択ゲート電極は、前記積層方向に沿って離隔した２つの層に交互に配置されていることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、複数の絶縁膜及び複数の電極膜が交互に積層された不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置においては、高集積化が急速に進んでいる。例えば特許文献１においては、１枚のシリコン基板上にメモリセルを縦方向に積み上げた３次元構造の不揮発性半導体記憶装置が提案されている。特許文献１に記載された技術においては、シリコン基板上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積膜を形成し、貫通ホールの内部にシリコンピラーを埋設する。これにより、各電極膜と各シリコンピラーとの交差部分にメモリセルが形成される。
【０００３】
この３次元構造の不揮発性半導体記憶装置においては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積膜に電荷を出し入れして情報を記憶することができる。この技術によれば、シリコン基板上に複数の電極膜を積層することにより、１ビット当たりのチップ面積を低減し、コストを低減することができる。また、積層体を一括加工しているため、積層数が増加しても、リソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
【０００４】
しかしながら、このような３次元構造の不揮発性半導体記憶装置においても、より一層の高集積化が要望されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、集積度が高い不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、前記積層体上に設けられ、前記積層体の積層方向に対して直交する一の方向に延び、相互に離隔した複数本の選択ゲート電極と、前記積層体及び前記選択ゲート電極を貫く半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、を備え、共通の前記選択ゲート電極を貫き隣り合う２本の前記半導体ピラーは、前記選択ゲート電極の幅方向における相互に異なる位置を貫いていることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００８】
本発明によれば、集積度が高い不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する斜視断面図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置におけるビット線及び上部選択ゲート電極とシリコンピラーとの位置関係を例示する模式的平面図である。
【図４】第１の実施形態の比較例に係る不揮発性半導体記憶装置におけるビット線及び上部選択ゲート電極とシリコンピラーとの位置関係を例示する模式的平面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態の効果を例示する模式的平面図であり、（ａ）は比較例に係る装置を示し、（ｂ）は第１の実施形態に係る装置を示す。
【図６】本発明の第２の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
【図７】第２の実施形態に係る不揮発性半導体記憶装置におけるビット線及び上部選択ゲート電極とシリコンピラーとの位置関係を例示する模式的平面図である。
【図８】第２の実施形態の比較例に係る不揮発性半導体記憶装置におけるビット線及び上部選択ゲート電極とシリコンピラーとの位置関係を例示する模式的平面図である。
【図９】（ａ）及び（ｂ）は、第２の実施形態の効果を例示する模式的平面図であり、（ａ）は比較例に係る装置を示し、（ｂ）は第２の実施形態に係る装置を示す。
【図１０】本発明の第３の実施形態に係る不揮発性半導体記憶装置を例示する斜視断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視断面図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図３は、本実施形態に係る不揮発性半導体記憶装置におけるビット線及び上部選択ゲート電極とシリコンピラーとの位置関係を例示する模式的平面図である。
【００１１】
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）は、３次元積層型のフラッシュメモリである。後述するように、装置１においては、複数枚の電極膜ＷＬが相互に離隔して積層されており、これらの電極膜ＷＬを複数本のシリコンピラーＳＰが貫くことにより、電極膜とシリコンピラーとの交差部分毎にセルトランジスタが形成されている。また、各セルトランジスタには電荷蓄積膜が設けられており、この電荷蓄積膜に電荷を蓄積させることにより、各セルトランジスタがデータを記憶するメモリセルとして機能する。
【００１２】
そして、図３に示すように、本実施形態の特徴は、上方から見て、シリコンピラーＳＰを千鳥状に配列させたことである。これにより、シリコンピラーＳＰ間の最短距離を一定値以上に確保しつつ、シリコンピラーを高密度に配置させて、メモリセルの高集積化を図ることができる。
【００１３】
なお、図示の便宜上、図１及び図３においては、導電部分のみを示し、絶縁部分は図示を省略している。また、図１においては、シリコンピラーが千鳥状に配列されていることは表されておらず、単純なマトリクス状に配列されたように描かれている。以下、装置１の全体構成を簡単に説明し、その後、上述の本実施形態の特徴部分を詳細に説明する。
【００１４】
先ず、装置１の全体構成を簡単に説明する。
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１においては、例えば単結晶シリコンからなるシリコン基板１１が設けられている。シリコン基板１１の表層部分には、イオン・インプランテーションによりソース線ＳＬが形成されている。
【００１５】
シリコン基板１１上には、下部ゲート積層体ＭＬ１が設けられている。下部ゲート積層体ＭＬ１においては、絶縁膜１２、下部選択ゲート電極ＬＳＧ及び絶縁膜１３がこの順に積層されている。
【００１６】
また、下部ゲート積層体ＭＬ１の上方には、メモリ積層体ＭＬ２が設けられている。メモリ積層体ＭＬ２においては、複数の絶縁膜１４と複数の電極膜ＷＬとが交互に積層されている。電極膜ＷＬは装置１のワード線として機能する。絶縁膜１４は電極膜ＷＬ同士を絶縁する層間絶縁膜として機能する。最上層の電極膜ＷＬ上にも絶縁膜１４が設けられている。なお、図１に示す例では、電極膜ＷＬは４層設けられているが、本発明はこれに限定されない。
【００１７】
更に、メモリ積層体ＭＬ２の上方には、上部ゲート積層体ＭＬ３が設けられている。上部ゲート積層体ＭＬ３においては、絶縁膜１５、上部選択ゲート電極ＵＳＧ及び絶縁膜１６がこの順に積層されている。
【００１８】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、上述の各膜の積層方向をＺ方向とする。
【００１９】
上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧは、それぞれ１枚の導電膜がＹ方向に分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧの周囲は、絶縁膜１７によって埋め込まれている。これに対して、電極膜ＷＬは消去ブロック単位で分断されており、消去ブロック内ではＸＹ平面に平行な１枚の導電膜となっている。なお、電極膜ＷＬも、上部選択ゲート電極ＵＳＧ及び下部選択ゲート電極ＬＳＧと同様に、Ｙ方向に分断されていてもよい。下部選択ゲート電極ＬＳＧ、電極膜ＷＬ及び上部選択ゲート電極ＵＳＧは、導電材料、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン又はポリシリコンにより形成されている。絶縁膜１２〜１７は、絶縁材料、例えば、シリコン酸化物により形成されている。なお、各膜間の任意の位置に、例えばシリコン窒化物からなるストッパ膜等、プロセス上必要な膜が設けられていてもよい。
【００２０】
そして、下部ゲート積層体ＭＬ１、メモリ積層体ＭＬ２及び上部ゲート積層体ＭＬ３（以下、総称して「積層体ＭＬ」という）には、積層方向（Ｚ方向）に延びる複数本の貫通ホール１８が形成されている。各貫通ホール１８は積層体ＭＬ全体を貫いている。各貫通ホール１８の内部には、半導体ピラーとしてのシリコンピラーＳＰが埋設されている。シリコンピラーＳＰは、半導体、例えば、アモルファスシリコンによって形成されている。なお、シリコンピラーＳＰは他の半導体材料、例えばポリシリコンによって形成されていてもよく、また、これらの半導体材料には不純物がドープされていてもよく、ドープされていなくてもよい。シリコンピラーＳＰの形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。また、シリコンピラーＳＰは積層体ＭＬの積層方向全長にわたって設けられており、その下端部はシリコン基板１１のソース線ＳＬに接続されている。
【００２１】
シリコンピラーＳＰと下部選択ゲート電極ＬＳＧとの間には、例えばシリコン酸化物からなる下部ゲート絶縁膜２１が設けられている。これにより、下部ゲート積層体ＭＬ１においては、シリコンピラーＳＰをチャネル領域を含むボディ領域とし、下部ゲート絶縁膜２１をゲート絶縁膜とし、下部選択ゲート電極ＬＳＧをゲート電極とした下部選択トランジスタが形成される。
【００２２】
また、メモリ積層体ＭＬ２においては、貫通ホール１８の内面上に、ブロック絶縁膜２２、電荷蓄積膜２３及びトンネル絶縁膜２４がこの順に積層されている。すなわち、ブロック絶縁膜２２、電荷蓄積膜２３及びトンネル絶縁膜２４は、シリコンピラーＳＰと電極膜ＷＬとの間に配置されており、ブロック絶縁膜２２は電極膜ＷＬに接し、トンネル絶縁膜２４はシリコンピラーＳＰに接している。
【００２３】
ブロック絶縁膜２２は、装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜であり、高誘電率材料、例えば、誘電率が電荷蓄積膜２３を形成する材料の誘電率よりも高い材料によって形成されており、例えば、アルミナによって形成されている。電荷蓄積膜２３は電荷を保持する能力がある膜であり、例えば、電子のトラップサイトを含む膜であり、例えば、シリコン窒化膜である。トンネル絶縁膜２４は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜であり、例えば、単層のシリコン酸化膜又はＯＮＯ膜（oxide-nitride-oxide膜：酸化物−窒化物−酸化物膜）によって構成されている。
【００２４】
更に、シリコンピラーＳＰと上部選択ゲート電極ＵＳＧとの間には、例えばシリコン酸化物からなる上部ゲート絶縁膜２６が設けられている。これにより、上部ゲート積層体ＭＬ３においては、シリコンピラーＳＰをチャネル領域を含むボディ領域とし、上部ゲート絶縁膜２６をゲート絶縁膜とし、上部選択ゲート電極ＵＳＧをゲート電極とした上部選択トランジスタが形成される。本実施形態においては、上部選択ゲート電極ＵＳＧは、全て同一の層に配置されている。
【００２５】
更にまた、上部ゲート積層体ＭＬ３上には、Ｙ方向に延びる複数本のビット線ＢＬが設けられている。ビット線ＢＬは金属によって形成されている。各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラーＳＰの直上域を通過するように配設されており、シリコンピラーＳＰの上端部に接続されている。これにより、シリコンピラーＳＰは、ビット線ＢＬとソース線ＳＬとの間に接続されている。また、シリコンピラーＳＰは、Ｙ方向に延びる列ごとに、異なるビット線ＢＬに接続されている。
【００２６】
次に、本実施形態の特徴部分について説明する。
図３に示すように、装置１においては、共通の上部選択ゲート電極ＵＳＧを貫き隣り合う２本のシリコンピラーＳＰは、上部選択ゲート電極ＵＳＧの幅方向（Ｙ方向）における相互に異なる位置を貫いている。より具体的には、共通の上部選択ゲート電極ＵＳＧを貫く複数本のシリコンピラーＳＰは、Ｘ方向に沿って交互に、上部選択ゲート電極ＵＳＧの幅方向（Ｙ方向）における一方の側と他方の側を貫いており、Ｙ方向に沿って配列された複数本のシリコンピラーＳＰは、上部選択ゲート電極ＵＳＧの幅方向（Ｙ方向）における相互に同じ側を貫いている。
【００２７】
すなわち、あるビット線ＢＬに共通接続された複数本のシリコンピラーＳＰは、全て、上部選択ゲート電極ＵＳＧをその幅方向における同じ側、例えば、＋Ｙ方向側で貫いており、このビット線ＢＬの隣に配置された他のビット線ＢＬに共通接続された複数本のシリコンピラーＳＰは、全て、上部選択ゲート電極ＵＳＧをその幅方向における反対側、例えば、−Ｙ方向側で貫いている。この結果、Ｚ方向から見て、シリコンピラーＳＰは千鳥状に配列されている。下部選択ゲート電極ＬＳＧとシリコンピラーＳＰとの位置関係も同様である。
【００２８】
次に、本実施形態の作用効果を説明するために、本実施形態の比較例について説明する。
図４は、本実施形態の比較例に係る不揮発性半導体記憶装置におけるビット線及び上部選択ゲート電極とシリコンピラーとの位置関係を例示する模式的平面図である。
図４に示すように、比較例に係る不揮発性半導体装置１０１においては、全てのシリコンピラーＳＰが上部選択ゲート電極ＵＳＧの幅方向における同じ位置、具体的には中央部を貫いている。これにより、Ｚ方向から見て、シリコンピラーＳＰはＸ方向及びＹ方向に沿ってマトリクス状に配列されている。本比較例における上記以外の構成は、第１の実施形態と同様である。
【００２９】
以下、本実施形態の作用効果を、上述の比較例と比較して説明する。
図５（ａ）及び（ｂ）は、本実施形態の効果を例示する模式的平面図であり、（ａ）は比較例に係る装置を示し、（ｂ）は本実施形態に係る装置を示す。
【００３０】
図５（ａ）に示すように、第１の実施形態の比較例に係る装置１０１においては、最小加工寸法をＦ１とするとき、貫通孔１８（図２参照）の直径はＦ１であり、貫通孔１８内に埋設されたシリコンピラーＳＰの直径はＦ１未満である。また、上部選択ゲート電極ＵＳＧの幅は、その内部に貫通孔１８を形成しなくてはならないため２Ｆ１であり、上部選択ゲート電極ＵＳＧ間の間隔はＦ１である。また、ビット線ＢＬはシリコンピラーＳＰに接続されていればよいため、その幅はＦ１であり、ビット線ＢＬ間の間隔もＦ１である。このため、１つのセルのＸ方向の長さは２Ｆ１であり、Ｙ方向の長さは３Ｆ１であり、従って、セル面積は６Ｆ１２である。このとき、シリコンピラーＳＰの中心軸間の最短距離Ｌ１は、Ｘ方向において隣り合うシリコンピラーＳＰの中心軸間の距離であり、Ｌ１＝２Ｆ１である。
【００３１】
これに対して、図５（ｂ）に示すように、本実施形態に係る装置１においては、最小加工寸法をＦ２とするとき、上部選択ゲート電極ＵＳＧの幅は２Ｆ２であり、上部選択ゲート電極ＵＳＧ間の間隔はＦ２であり、ビット線ＢＬの幅はＦ２であり、ビット線ＢＬ間の間隔もＦ２である。そして、１つのセルのＸ方向の長さは２Ｆ２であり、Ｙ方向の長さは３Ｆ２であり、従って、セル面積は６Ｆ２２である。但し、装置１においては、シリコンピラーＳＰが千鳥状に配列されているため、最短距離にある２本のシリコンピラーＳＰの中心軸同士は、Ｘ方向において２Ｆ２、Ｙ方向において最大でＦ２だけ離隔している。従って、シリコンピラーＳＰの中心軸間の最短距離Ｌ２は、下記数式１により求められる。
【００３２】
【数１】
2010219409.tif 000003
【００３３】
そして、装置１における最短距離Ｌ２を装置１０１における最短距離Ｌ１と等しくしようとすると、下記数式２が成立する。下記数式２より、下記数式３が導かれる。
【００３４】
【数２】
2010219409.tif 000004
【００３５】
【数３】
2010219409.tif 000005
【００３６】
上記数式３に示すように、本実施形態に係る装置１においては、比較例に係る装置１０１に対して、シリコンピラーＳＰ間の最短距離を等しく保ちながら、最小加工寸法を最大で約８９％まで縮小することができる。また、下記数式４に示すように、本実施形態によれば、セル面積を最大で８０％まで縮小することができる。
【００３７】
【数４】
2010219409.tif 000006
【００３８】
このように、本実施形態によれば、シリコンピラーＳＰを千鳥状に配列することにより、シリコンピラーＳＰ間の最短距離を維持してシリコンピラーＳＰ間の干渉を防止しつつ、セル面積を縮小することができる。この結果、集積度が高い不揮発性半導体記憶装置を実現することができる。
【００３９】
装置１のような３次元積層型の不揮発性半導体記憶装置において、メモリセルを微細化するための手法としては、貫通孔１８の縮径とビット線ＢＬの配列周期の短縮が考えられる。一般に、孔を縮径する手法としては、一旦孔を形成した後スペーサーにより埋め戻す方法がある。しかし、装置１の場合は、貫通孔１８の側面上にブロック絶縁膜２２、電荷蓄積膜２３及びトンネル絶縁膜２４を形成する必要があり、トンネル絶縁膜２４はシリコンピラーＳＰに接している必要があり、電極膜ＷＬとシリコンピラーＳＰとの間には十分な電界が形成される必要があるため、貫通孔１８をスペーサーにより埋め戻すことはできない。これに対して、ビット線ＢＬの配列周期の短縮は、例えば側壁加工法により実現することができる。そして、本実施形態におけるメモリセルの微細化は、ビット線の配列周期を短縮するものであるため、既存の技術を適用して容易に実現することができる。
【００４０】
なお、図５（ａ）及び（ｂ）において説明したケースは、貫通ホール１８を上部選択ゲート電極ＵＳＧの幅方向最端部に形成した理想的な場合である。この場合、最小加工寸法を縮小する効果が最も大きくなり、ＸＹ平面において、同一の上部選択ゲート電極ＵＳＧを貫き隣り合うビット線に接続された一対のシリコンピラーＳＰの中心軸同士を結ぶ線分は、上部選択ゲート電極ＵＳＧが延びるＸ方向に対して約２６．６°傾斜することになる。貫通ホール１８を上部選択ゲート電極ＵＳＧの幅方向最端部に形成できない場合でも、同一の上部選択ゲート電極ＵＳＧを貫き隣り合うビット線に接続された２本のシリコンピラーＳＰ間でＹ方向における位置がずれていれば、一定の効果は得ることができる。この場合、上述の傾斜角度は２６．６°よりも小さくなる。
【００４１】
次に、本発明の第２の実施形態について説明する。
図６は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図７は、本実施形態に係る不揮発性半導体記憶装置におけるビット線及び上部選択ゲート電極とシリコンピラーとの位置関係を例示する模式的平面図である。
【００４２】
図６に示すように、本実施形態に係る不揮発性半導体記憶装置２は、前述の第１の実施形態に係る装置１（図２参照）と比較して、下部選択ゲート電極ＬＳＧ及び上部選択ゲート電極ＵＳＧが、それぞれ、Ｚ方向において離隔した２つの層に交互に配置されている点が異なっている。すなわち、下部選択ゲート電極ＬＳＧは、絶縁膜１９を挟む２つの層に交互に形成されており、上部選択ゲート電極ＵＳＧは、絶縁膜２０を挟む２つの層に交互に形成されている。これにより、隣り合う下部選択ゲート電極ＬＳＧ同士、及び隣り合う上部選択ゲート電極ＵＳＧ同士は、Ｚ方向において離隔する。この結果、図７に示すように、隣り合う下部選択ゲート電極ＬＳＧ同士、及び隣り合う上部選択ゲート電極ＵＳＧ同士のＹ方向における距離を縮小し、例えばゼロとすることができる。
【００４３】
そして、図７に示すように、本実施形態においても、前述の第１の実施形態と同様に、Ｚ方向から見てシリコンピラーＳＰが千鳥状に配置されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００４４】
次に、本実施形態の作用効果を説明するために、本実施形態の比較例について説明する。
図８は、本実施形態の比較例に係る不揮発性半導体記憶装置におけるビット線及び上部選択ゲート電極とシリコンピラーとの位置関係を例示する模式的平面図である。
図８に示すように、本比較例に係る不揮発性半導体装置１０２においては、第２の実施形態と同様に、下部選択ゲート電極ＬＳＧ及び上部選択ゲート電極ＵＳＧがそれぞれ２層に分かれて配置されている。また、前述の第１の実施形態の比較例と同様に、全てのシリコンピラーＳＰが上部選択ゲート電極ＵＳＧの幅方向中央部を貫いている。これにより、Ｚ方向から見て、シリコンピラーＳＰはＸ方向及びＹ方向に沿ってマトリクス状に配列されている。本比較例における上記以外の構成は、第２の実施形態と同様である。
【００４５】
以下、本実施形態の作用効果を、上述の比較例と比較して説明する。
図９（ａ）及び（ｂ）は、本実施形態の効果を例示する模式的平面図であり、（ａ）は比較例に係る装置を示し、（ｂ）は本実施形態に係る装置を示す。
【００４６】
図９（ａ）に示すように、比較例に係る装置１０２においては、最小加工寸法をＦ１とするとき、前述の装置１０１と同様に、貫通孔１８の直径はＦ１であり、シリコンピラーＳＰの直径はＦ１未満であり、上部選択ゲート電極ＵＳＧの幅は２Ｆ１である。また、ビット線ＢＬの幅はＦ１であり、ビット線ＢＬ間の間隔もＦ１である。但し、前述の装置１０１とは異なり、Ｙ方向における上部選択ゲート電極ＵＳＧ間の間隔は０である。このため、１つのセルのＸ方向の長さは２Ｆ１であり、Ｙ方向の長さは２Ｆ１であり、従って、セル面積は４Ｆ１２である。このとき、シリコンピラーＳＰの中心軸間の最短距離Ｌ１は、Ｘ方向又はＹ方向において隣り合うシリコンピラーＳＰの中心軸間の距離であり、Ｌ１＝２Ｆ１である。
【００４７】
これに対して、図９（ｂ）に示すように、本実施形態に係る装置２においては、上述の比較例と同様に、上部選択ゲート電極ＵＳＧの幅は２Ｆ１であり、上部選択ゲート電極ＵＳＧ間の間隔は０である。但し、最小加工寸法をＦ３とするとき、ビット線ＢＬの幅はＦ３であり、ビット線ＢＬ間の間隔もＦ３である。すなわち、Ｙ方向の最小加工寸法をＦ１としたまま、Ｘ方向の最小加工寸法をＦ３とする。従って、１つのセルのＸ方向の長さは２Ｆ３であり、Ｙ方向の長さは２Ｆ１であり、セル面積は２Ｆ１×２Ｆ３である。但し、装置２においては、シリコンピラーＳＰが千鳥状に配列されているため、最短距離にある２本のシリコンピラーＳＰの中心軸同士は、Ｘ方向において２Ｆ３、Ｙ方向において最大でＦ１だけ離隔している。従って、シリコンピラーＳＰの中心軸間の最短距離Ｌ３は、下記数式５により求められる。
【００４８】
【数５】
2010219409.tif 000007
【００４９】
そして、装置２における最短距離Ｌ３を装置１０２における最短距離Ｌ１と等しくしようとすると、下記数式６が成立する。下記数式６より、下記数式７及び下記数式８が導かれる。
【００５０】
【数６】
2010219409.tif 000008
【００５１】
【数７】
2010219409.tif 000009
【００５２】
【数８】
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【００５３】
上記数式７に示すように、本実施形態に係る装置２においては、比較例に係る装置１０２に対して、シリコンピラーＳＰ間の最短距離を等しく保ちながら、最小加工寸法を最大で約８７％まで縮小することができる。また、上記数式８に示すように、セル面積も最大で約８７％まで縮小することができる。
【００５４】
このように、本実施形態においても、前述の第１の実施形態と同様に、シリコンピラーＳＰを千鳥状に配列することにより、シリコンピラーＳＰ間の最短距離を維持してシリコンピラー間の干渉を防止しつつ、セル面積を縮小することができる。この結果、集積度が高い不揮発性半導体記憶装置を実現することができる。
【００５５】
次に、本発明の第３の実施形態について説明する。
図１０は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視断面図である。
図１０に示すように、本実施形態に係る不揮発性半導体記憶装置３においては、シリコン基板１１の上層部分にはソース線が形成されておらず、その替わりにバックゲート電極３１が形成されている。バックゲート電極３１はシリコン基板１１の上層部分に形成された不純物拡散層によって構成されている。
【００５６】
また、装置３においては、下部ゲート積層体ＭＬ１（図１参照）は設けられておらず、シリコン基板１１とメモリ積層体ＭＬ２との間には、接続部材３２が設けられている。接続部材３２は、Ｙ方向に延びる棒状の導電性部材であり、Ｙ方向において隣り合う一対のシリコンピラーＳＰの下端部同士を電気的に接続しており、シリコンピラーＳＰと一体的に形成されている。なお、接続部材３２の周囲は絶縁材料（図示せず）によって埋め込まれている。
【００５７】
更に、装置３においては、各電極膜ＷＬは上部選択ゲート電極ＵＳＧ毎に分断されており、１枚の上部選択ゲート電極ＵＳＧの直下域に、各段の電極膜ＷＬが多段に配列されている。すなわち、電極膜ＷＬは、ＹＺ平面においてマトリクス状に配列されており、相互に離隔している。これにより、電極膜ＷＬのうち、１つの接続部材３２に接続された一対のシリコンピラーＳＰの一方が貫く部分と他方が貫く部分とは、相互に離隔している。また、この一対のシリコンピラーＳＰは、相互に異なる上部選択ゲート電極ＵＳＧを貫いている。
【００５８】
更にまた、装置３においては、上部選択ゲート電極ＵＳＧとビット線ＢＬとの間に、ソース線ＳＬが設けられている。ソース線ＳＬはＸ方向、すなわち、ビット線ＢＬに対して直交する方向に延びている。そして、ソース線ＳＬの幅は、上部選択ゲート電極ＵＳＧ及び電極膜ＷＬの幅よりも広く、Ｙ方向に配列された２列のシリコンピラーＳＰの直上域にわたって配置されており、これらの２列のシリコンピラーＳＰが接続されている。また、ソース線ＳＬは、４列のＸ方向に配列されたシリコンピラーＳＰの列ごとに１本の割合で設けられている。これにより、接続部材３２に接続された一対のシリコンピラーＳＰのうち、一方がソース線ＳＬに接続され、他方がビット線ＢＬに接続されている。
【００５９】
そして、本実施形態においても、前述の第１の実施形態と同様に、Ｚ方向から見て、シリコンピラーＳＰが千鳥状に配置されている。なお、図示の便宜上、図１０においては、シリコンピラーが千鳥状に配列されていることは表されておらず、単純なマトリクス状に配列されたように描かれている。
【００６０】
本実施形態においても、前述の第１の実施形態と同様に、シリコンピラーＳＰを千鳥状に配置することにより、シリコンピラーＳＰ間の最短距離を一定値に維持したままセル面積を縮小し、メモリセルの高集積化を図ることができる。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００６１】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【００６２】
１、２、３、１０１、１０２  不揮発性半導体記憶装置、１１  シリコン基板、１２〜１７  絶縁膜、１８  貫通ホール、１９、２０  絶縁膜、２１  下部ゲート絶縁膜、２２  ブロック絶縁膜、２３  電荷蓄積膜、２４  トンネル絶縁膜、２６  上部ゲート絶縁膜、３１  バックゲート電極、３２  接続部材、ＢＬ  ビット線、Ｆ１、Ｆ２、Ｆ３  最小加工寸法、ＬＳＧ  下部選択ゲート電極、ＭＬ  積層体、ＭＬ１  下部ゲート積層体、ＭＬ２  メモリ積層体、ＭＬ３  上部ゲート積層体、ＳＬ  ソース線、ＳＰ  シリコンピラー、ＵＳＧ  上部選択ゲート電極、ＷＬ  電極膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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