(57)【要約】【課題】  下部電極とビア配線とのコンタクト抵抗の増大を抑制可能な、容量素子を有する半導体装置及びその製造方法を提供する。【解決手段】  半導体装置は、半導体基板１０１上に形成され下部電極１１０と誘電体膜１２０と上部電極１３０とを有する容量素子を含む。容量素子の下部電極１１０は、例えばＴｉ膜である金属膜１１１と、金属膜１１１上に形成されたＴｉＮ膜１１３とを有する。半導体装置は更に、容量素子を覆う絶縁膜１４２と、絶縁膜１４２を貫通して下部電極１１０のＴｉＮ膜１１３と接触するビア配線１５０とを含む。ＴｉＮ膜１１３は好ましくは３０ｎｍ未満の厚さを有する。Ｔｉ膜１１１の表面の少なくとも一部には、ビア配線１５０とＴｉ膜１１１との間に介在するよう、Ｔｉ膜１１１の窒化処理による窒化層１１２が形成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成され上面に窒化層を有する金属膜と、前記金属膜上に形成されたＴｉＮ膜と、前記ＴｉＮ膜上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とを有する容量素子と、
前記容量素子を覆う絶縁膜と、
前記絶縁膜を貫通して前記ＴｉＮ膜と接触するビア配線と、
を有する半導体装置。
【請求項２】
前記ＴｉＮ膜の厚さが１０ｎｍ以上且つ３０ｎｍ未満である、請求項１に記載の半導体装置。
【請求項３】
前記窒化層の厚さが１０ｎｍ以上且つ３０ｎｍ未満である、請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板上に金属膜を成膜する工程と、
前記金属膜を窒化処理し、前記金属膜の表面に窒化層を形成する工程と、
前記窒化層上にＴｉＮ膜を成膜する工程と、
前記ＴｉＮ膜上に誘電体膜及び導電膜を成膜する工程と、
を有する半導体装置の製造方法。
【請求項５】
前記導電膜上に絶縁膜を形成する工程と、
前記絶縁膜に前記ＴｉＮ膜に達するビア開口を形成する工程と、
前記ビア開口内にビア配線を形成する工程と、
を更に有する請求項４に記載の半導体装置の製造方法。
【請求項６】
半導体基板上に金属膜を形成する工程と、
前記金属膜上にＴｉＮ膜を形成する工程と、
前記ＴｉＮ膜上に誘電体膜及び導電膜を形成する工程と、
前記導電膜上に絶縁膜を成膜する工程と、
前記絶縁膜に前記金属膜に達するビア開口を形成する工程と、
前記ビア開口による前記金属膜の露出表面を窒化処理し、前記金属膜の前記露出表面に窒化層を形成する工程と、
前記ビア開口内にビア配線を形成する工程と、
を有する半導体装置の製造方法。
【請求項７】
前記ＴｉＮ膜の厚さが１０ｎｍ以上且つ３０ｎｍ未満である、請求項４乃至６いずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記窒化層の厚さが１０ｎｍ以上且つ３０ｎｍ未満である、請求項４乃至７いずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＭ容量素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路は、トランジスタ等の能動素子と同一基板上に、静電容量素子などの様々な受動素子を備えている。近年、例えば携帯電話といった可搬式通信機器などの高性能化、小型化に伴い、半導体集積回路に備えられる静電容量素子には大容量化、高性能化が求められている。一般的に、このような静電容量素子は下部電極−誘電体膜−上部電極を有する。各電極に金属を用いる金属−絶縁体−金属（Metal-Insulator-Metal；ＭＩＭ）容量素子は、寄生容量及び寄生抵抗が小さく、静電容量素子の高性能化を実現することに適している。
【０００３】
ＭＩＭ容量素子の大容量化、高性能化のため、誘電率を考慮した誘電体膜の材料の選択や薄層化に関して種々の検討が為されている。それと同時に、金属電極についても種々の検討が為されている。金属電極は、一般的に、誘電体膜との間で相互作用しない材料から形成される。例えば、下部電極及び上部電極の双方が窒化チタン（ＴｉＮ）からなるＭＩＭ容量素子が知られている。
【０００４】
また、アルミニウムやチタンを容量素子の電極として用いた場合、電極に接続される金属配線の形成プロセスにおいて、該プロセスに用いられるフッ素がアルミニウムやチタンと反応することにより、金属配線とのコンタクト抵抗を増大させ得ることが知られている。
【０００５】
ＴｉＮからなる下部電極を使用する容量素子において、ＴｉＮ膜の膜厚を増加させると、ＴｉＮ表面の凹凸が大きくなる傾向にある。下部電極に凹凸が形成されると、上部電極と下部電極との間の誘電体膜の厚さは下部電極の凸部で薄くなってしまう。このように誘電体膜が局所的に薄くなることは、容量素子の信頼性を低下させる要因となる。
【０００６】
また、下部電極として、Ｔｉ膜などの金属膜上にＴｉＮ膜を積層させた構造も知られている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−２０９２７２号公報
【特許文献２】特開２００３−２７３２１７号公報
【非特許文献】
【０００８】
【非特許文献１】I.Kume等、「High  Performance  SiN-MIM  Decoupling  Capacitors  with  Surface-smoothed  Bottom  Electrodes  for  High-speed  MPUｓ」、Extended  Abstracts  of  2006  International  Conference  on  Solid  State  Devices  and  Materials、2006年、p.1026-1027
【非特許文献２】S.Jeannot等、「Toward  next  high  performances  MIM  generation：up  to  30fF/μm2  with  3D  architecture  and  high-k  materials」、Technical  digest  of  International  Electron  Devices  Meeting  2007、2007年12月、p.997-1000
【発明の概要】
【発明が解決しようとする課題】
【０００９】
容量素子を形成後、容量素子を覆う絶縁膜に、下部電極に達するコンタクトホールを形成してビア配線を形成する際、ＴｉＮ膜の下にある金属層がビア配線成膜ガスと反応してコンタクト抵抗が増大するという問題が生じる。
【課題を解決するための手段】
【００１０】
一観点によれば、下部電極と誘電体膜と上部電極とを有する容量素子を備えた半導体装置が提供される。容量素子の下部電極は、金属膜と、該金属膜上に形成されたＴｉＮ膜とを有する。当該半導体装置は更に、容量素子を覆う絶縁膜と、絶縁膜を貫通して下部電極のＴｉＮ膜と接触するビア配線とを含む。金属膜の表面の少なくとも一部には、ビア配線とＴｉ膜との間に介在するよう、下部電極の上記金属膜の窒化処理による窒化層が形成されている。
【００１１】
他の一観点によれば、容量素子を備えた半導体装置の製造方法が提供される。当該方法は、半導体基板上に金属膜を成膜する工程と、該金属膜上にＴｉＮ膜を成膜する工程と、該ＴｉＮ膜上に誘電体膜及び導電膜を成膜する工程とを含む。当該方法は更に、上記金属膜を窒化処理し上記金属膜の表面に窒化層を形成する工程を含む。この窒化層を形成する工程は、金属膜の成膜後に該金属膜の表面に対して行うことができる。この窒化層を形成する工程は、上記ＴｉＮ膜及び金属膜へのコンタクト用ビア開口の形成後に、該ビア開口により露出された上記金属膜の表面に対して行ってもよい。
【発明の効果】
【００１２】
開示の技術は、下部電極とビア配線とのコンタクト抵抗の増大を抑制可能な容量素子を有する半導体装置を提供することを可能にする。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態に従ったＭＩＭ容量素子を有する半導体装置を示す断面図である。
【図２】下部電極表面の凹凸の抑制を示す断面写真である。
【図３】ＮＨ３プラズマ処理の有／無での下部電極コンタクト抵抗を比較する図である。
【図４】図１の半導体装置の製造方法を示す断面図である。
【図５】図１の半導体装置の製造方法を示す断面図である。
【図６】図１の半導体装置の製造方法を示す断面図である。
【図７】第２実施形態に従ったＭＩＭ容量素子を有する半導体装置を示す断面図である。
【図８】図７の半導体装置の製造方法を示す断面図である。
【図９】図７の半導体装置の製造方法を示す断面図である。
【図１０】図７の半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら実施形態について詳細に説明する。
【００１５】
先ず、図１を参照して、第１実施形態に従った容量素子１００を有する半導体装置を説明する。ここでは、上部電極および下部電極に金属層を用いたＭＩＭ容量素子を例に説明するが、上部電極は金属層に限らず、例えば不純物がドープされたＳｉ層であってもよい。
【００１６】
ＭＩＭ容量素子１００は、半導体基板１０１に積層された層間絶縁膜１０２上に形成されている。半導体基板１０１には、特に限定されないが、例えばトランジスタ等の半導体素子が形成されている。層間絶縁膜１０２は例えば銅（Ｃｕ）又はアルミニウム（Ａｌ）等からなる下層配線１０３を内包している。
【００１７】
ＭＩＭ容量素子１００はまた、層間絶縁膜１０２上に形成された、下層配線の導電材の拡散防止膜１０４と、拡散防止膜１０４上に形成された、必要に応じての絶縁膜１０５とを有する。拡散防止膜１０４は、例えば、厚さ７０ｎｍ程度の炭化シリコン（以下、ＳｉＣと表記する）膜とし得る。絶縁膜１０５は、例えば、厚さ１００ｎｍ程度の酸化シリコン（以下、ＳｉＯと表記する）膜とし得る。
【００１８】
必要に応じての絶縁膜１０５上には、ＭＩＭ容量素子１００の下部電極１１０、誘電体膜１２０及び上部電極１３０が形成されている。下部電極１１０は、下層側から順に、Ｔｉ膜１１１、アンモニア（ＮＨ３）プラズマ処理などの窒化処理されたＴｉ膜１１１表面である窒化層１１２、及びＴｉＮ膜１１３を有する。Ｔｉ膜１１１は、典型的にスパッタリングにより成膜され、その表面窒化層１１２を含めて例えば８０ｎｍの厚さを有する。ＴｉＮ膜１１３は、柱状結晶を有しないよう典型的に１０−３０ｎｍの厚さにスパッタリングにより成膜される。誘電体膜１２０は、典型的にＳｉＯ又は窒化シリコン（以下、ＳｉＮと表記する）を有し、ＭＩＭ容量素子の所望の容量値及び信頼性を満たすように厚さが決定される。例えば、誘電体膜１２０は厚さ４０ｎｍのＳｉＯ膜とし得る。しかしながら、誘電体膜１２０は高誘電率誘電体などのその他の材料、又はそれらとＳｉＯ及び／又はＳｉＮとの組み合わせを有していてもよい。上部電極１３０は、特に限定されないが、例えば、厚さ１００ｎｍのＴｉＮ膜とし得る。
【００１９】
ＭＩＭ容量素子１００は更に、上部電極１３０上に形成されたエッチングストッパ膜１４１と、上部電極１３０／誘電体膜１２０／下部電極１１０の積層構造を覆う層間絶縁膜１４２と、層間絶縁膜１４２内に形成されたビア配線１５０を有する。また、半導体装置は、層間絶縁膜１４２及びビア配線１５０の上に、ＭＩＭ容量素子１００を種々の半導体素子及び／又は電気回路と接続するための１層以上の上層配線（図示せず）を有する。
【００２０】
エッチングストッパ膜１４１は、ビア配線１５０用のビア開口を形成するためのエッチング工程においてエッチングストッパとして機能する膜であり、好ましくは拡散防止膜１０４と同一の材料、例えばＳｉＣ、を有する。層間絶縁膜１４２は例えばＳｉＯ膜とし得る。ビア配線１５０は、例えば、タングステン（Ｗ）プラグ１５２と、グルーレイヤであるＴｉＮ膜１５１とを含む。
【００２１】
ビア配線１５０のうち、上部電極１３０へのビア配線は、エッチングストッパ膜１４１を貫通し、上部電極１３０と電気的に接触し、下層配線１０３へのビア配線は、絶縁膜１０５及び拡散防止膜１０４を貫通し、下層配線１０３と電気的に接触している。また、下部電極１１０へのビア配線１５０は、ＴｉＮ膜１１３の途中まで延在していてもよいし、図示のようにＴｉＮ膜１１３を貫通して窒化層１１２内まで延在していてもよい。しかしながら、下部電極１１０へのビア配線１５０は、Ｔｉ層１１１に直接的に接触しないように形成されている。
【００２２】
本実施形態に係る半導体装置は、ＭＩＭ容量素子１００の下部電極１１０としてＴｉＮ／Ｔｉの積層膜１１３／１１１を有し、ＴｉＮ膜１１３は３０ｎｍ未満の厚さであることが好ましい。ＴｉＮ膜１１３は、このような厚さを有することにより、スパッタリングにより成膜された場合でも表面凹凸が小さく、耐圧などの容量素子の電気特性において好ましい。
【００２３】
図２は、異なる下部電極を有する２つのＭＩＭ容量素子について、走査透過電子顕微鏡（ＳＴＥＭ）により撮影した断面写真を示している。図２の（ａ）の下部電極は厚さ１５０ｎｍのＴｉＮ膜であり、（ｂ）の下部電極は厚さ２０ｎｍのＴｉＮ膜１１３／厚さ８０ｎｍのＴｉ膜を有する積層膜である。これらの写真は、上部電極へのビア配線を含む断面において、下部電極表面の凹凸を観察したものである。（ｂ）においては、（ａ）のＴｉＮ膜表面と比較して、ＴｉＮ膜１１３表面の凹凸が抑制された。
【００２４】
また、これら（ａ）、（ｂ）に対応するＭＩＭ容量素子のそれぞれについて誘電体膜経時破壊（Time  Dependent  Dielectric  Breakdown；ＴＤＤＢ）試験を行った。ＭＩＭ容量素子の動作温度Ｔｊ＝１２５℃、電圧Ｖｃｃ＝３．６Ｖにおいて０．１％不良が発生するまでの寿命は、（ａ）４．１Ｅ＋４時間から（ｂ）３．９Ｅ＋５時間に改善した。
【００２５】
さらに、本実施形態に係る半導体装置は、下部電極１１０のＴｉ膜１１１の表面に、ＮＨ３プラズマ処理、Ｎ２Ｏプラズマ処理などの窒化処理による窒化層１１２を有する。従って、下部電極１１０へのビア配線１５０が、３０ｎｍ未満の厚さのＴｉＮ膜１１３を貫通したとしても、その下のＴｉ膜１１１まで達しないようにすることが可能である。仮に、このビア配線１５０用のビア開口がＴｉ膜１１１まで達すると、その後のプラグ形成工程において使用される成膜ガスがＴｉと反応し、プラグと下部電極とのコンタクト抵抗が上昇するという問題が生じる。例えば、ビア開口により露出されたＴｉ膜１１１のＴｉが、ビア開口へのＷプラグ１５２の埋込時に使用する六フッ化タングステン（ＷＦ６）ガスのフッ素と反応することにより、ビア配線１５０の底部や側壁に空洞や異物（反応生成物）が発生する。この現象は、Ｗプラグ１５２と下部電極１１０とのコンタクト抵抗を増大させる要因となる。しかしながら、本実施形態によれば、Ｔｉ膜１１１表面のＮＨ３プラズマ処理による窒化層１１２により、この現象の発生を防止することができる。
【００２６】
図３は、Ｗプラグ１５２と下部電極１１０とのコンタクト抵抗を、Ｔｉ膜１１１表面の（１）ＮＨ３プラズマ処理なしの場合と、（２）ＮＨ３プラズマ処理あり、すなわち、窒化層１１２を形成した場合とで比較した結果を示している。条件（１）、（２）のそれぞれについて、ビアごとのコンタクト抵抗を、ウェハ２枚、７７点／ウェハの測定点で測定した。（１）ＮＨ３プラズマ処理なしでは、約７Ω−１５Ωの範囲でコンタクト抵抗がバラつくのに対し、（２）ＮＨ３プラズマ処理ありでは、コンタクト抵抗が高い側にバラつくことが抑制され、約７Ω−１０Ωの範囲のコンタクト抵抗を安定して得ることができる。
【００２７】
なお、図３は、ビア１５０の成膜に先立って、Ｔｉ層１１１の表面（条件（２）では、その窒化された表面）から５ｎｍ程度のＲＦエッチングを行ったときのコンタクト抵抗を示している。条件（２）について、ＲＦエッチング量を１０ｎｍ、２０ｎｍと増大させて同様の測定を行ったところ、コンタクト抵抗は約６Ω−１０Ωの範囲で安定したままであった。このことから、この測定サンプルにおいては、Ｔｉ膜１１１表面のＮＨ３プラズマ処理は２０ｎｍ以上の厚さの窒化層１１２を形成し得ると推察される。この場合は、下部電極１１０へのコンタクト開口の、窒化層１１２表面からの侵入量を２０ｎｍ以下とすることにより、このＮＨ３プラズマ処理による効果、すなわち、コンタクト抵抗の増大を抑制する効果を得ることができる。
【００２８】
続いて、図４−６を参照して、図１のＭＩＭ容量素子１００を有する半導体装置の製造方法を説明する。
【００２９】
最初に、図４（ａ）に示すように、半導体基板１０１に積層され、例えばＣｕ又はＡｌを有する下層配線１０３を内包する層間絶縁膜１０２の上に、拡散防止膜１０４及び絶縁膜１０５を成膜する。拡散防止膜１０４、絶縁膜１０５は、それぞれ例えば、厚さ７０ｎｍのＳｉＣ膜、厚さ１００ｎｍのＳｉＯ膜とし得る。
【００３０】
次に、図４（ｂ）に示すように、厚さ５０ｎｍ−１００ｎｍ、例えば８０ｎｍのＴｉ膜である第１の下部電極用導電膜１１１”を成膜する。この成膜は、例えば、アルゴン（Ａｒ）雰囲気下にて、Ｔｉをターゲットにしたスパッタリングによって行い得る。
【００３１】
次に、図４（ｃ）に示すように、ＮＨ３プラズマ処理によりＴｉ膜１１１”の表面を窒化し、Ｔｉ膜１１１’及び窒化層１１２’を形成する。窒化層は１０ｎｍ−３０ｎｍの膜厚で形成する。プラズマ処理の条件は、以下に限定されないが、例えば、ＮＨ３流量２０００ｓｃｃｍ、Ｎ２流量７０００ｓｃｃｍ、圧力２．７Ｔｏｒｒ、時間１０秒とし得る。
【００３２】
次に、図４（ｄ）に示すように、例えば厚さ２０ｎｍのＴｉＮ膜である第２の下部電極用導電膜１１３’をスパッタリングにより成膜する。このスパッタリングは、Ａｒ及びＮ２を含有する雰囲気下にて、Ｔｉをターゲットにして行い得る。このとき、ＴｉＮ膜１１３’の厚さを３０ｎｍ未満にすることにより、ＴｉＮ膜１１３の表面に例えば針状の突起といった凹凸が発生されることを抑制し得る。以上の工程群により、積層の下部電極用導電膜１１０’（ＴｉＮ膜１１３’／窒化層１１２’／Ｔｉ膜１１１’）が得られる。
【００３３】
次いで、図５（ａ）に示すように、誘電体膜１２０、上部電極用導電膜１３０’、及びエッチングストッパ膜１４１を成膜する。好ましくは、誘電体膜１２０の成膜に先立って、ＴｉＮ膜１１３’表面の欠陥を除去して膜質を均一化するため、Ｎ２Ｏプラズマ処理を行う。誘電体膜１２０は、例えば厚さ４０ｎｍのＳｉＯ膜であり、化学的気相成長（ＣＶＤ）法により成膜し得る。上部電極用導電膜１３０’は、例えば厚さ１００ｎｍのＴｉＮ膜であり、スパッタリングにより成膜し得る。エッチングストッパ膜１４１は、例えば厚さ７０ｎｍのＳｉＣ膜であり、ＣＶＤ法により成膜し得る。
【００３４】
次に、図５（ｂ）に示すように、リソグラフィー工程及びエッチング工程により、エッチングストッパ膜１４１及び上部電極用導電膜１３０’をパターニングする。これにより、上部電極１３０が形成される。このとき、露出された誘電体膜１２０が部分的にエッチングされてもよい。
【００３５】
次に、図５（ｃ）に示すように、リソグラフィー工程及びエッチング工程により誘電体膜１２０、下部電極用導電膜１１０’をパターニングする。これにより、下部電極１１０が形成される。図示した例においては下部電極用導電膜１１０’の下に絶縁膜１０５が存在するため、露出された絶縁膜１０５が部分的にエッチングされるまで、下部電極用導電膜１１０’を十分にオーバーエッチングすることが可能である。
【００３６】
次に、図５（ｄ）に示すように、上部電極１３０／誘電体膜１２０／下部電極１１０の積層構造を覆うように層間絶縁膜１４２を成膜し、該層間絶縁膜を化学的機械的研磨（ＣＭＰ）法により平坦化する。層間絶縁膜１４２は、例えば厚さ９３０ｎｍのプラズマＳｉＯ膜とし得る。
【００３７】
次いで、図６（ａ）に示すように、リソグラフィー工程及びエッチング工程により、層間絶縁膜１４２内に上部電極１３０、下部電極１１０及び下層配線１０３に向けてビア開口１５０’を形成する。
【００３８】
このとき、工程削減の観点から、これら全てのビア開口１５０’を同時に形成することが好ましい。上部電極１３０へのビア開口１５０’、下部電極１１０へのビア開口１５０’は、下層配線１０３へのビア開口１５０’よりも浅いため、エッチングストッパ膜１４１及び下部電極１１０のＴｉＮ膜１１３に対する層間絶縁膜１４２のエッチング選択比が高くなるよう、例えばガスの流量や圧力といったエッチング条件を決定する。例えば、エッチングストッパ膜１４１が厚さ７０ｎｍのＳｉＣ膜であり且つ拡散防止膜１０４がＳｉＣ膜である場合、Ｃ４Ｆ６、Ｏ２及びＡｒの混合ガスを用いたエッチング工程を用いることができる。このエッチング工程は、上部電極１３０、下部電極、下層配線１０３へのビア開口１５０’を、それぞれ、エッチングストッパ膜１４１内、ＴｉＮ膜１１３上／内、拡散防止膜１０４上／内で停止させ得る。しかしながら、本実施形態は全てのビア開口１５０’を同時に形成することに限定されるものではなく、それぞれのビア開口１５０’を別々に形成する複数のリソグラフィー工程及びエッチング工程を用いてもよい。それぞれのビア開口１５０’を別々に形成する場合、ＭＩＭ容量素子１００を構成する各膜の材料や、各エッチング条件の自由度を高められる。
【００３９】
次に、図６（ｂ）に示すように、上部電極１３０へのビア開口１５０’、下層配線１０３へのビア開口１５０’それぞれの底部に存在する、エッチングストッパ膜１４１、拡散防止膜１０４を除去する。例えば、ＣＨ２Ｆ２、Ｏ２及びＮ２の混合ガスを用いたエッチング処理を用いることが可能である。このエッチング処理により、下部電極１１０へのビア開口１５０’も深化されるが、ＴｉＮ膜１１３の厚さを、例えば１０ｎｍ以上など、適切に選定することにより、該ビア開口１５０’が窒化層１１２を超えてＴｉ膜１１１内まで延在することを防止し得る。
【００４０】
次に、図６（ｃ）に示すように、ビア開口１５０’内に、例えばＴｉＮのグルーレイヤ１５１とＷプラグ１５２とを有するビア配線１５０を形成する。例えば、グルーレイヤ１５１となるＴｉＮ膜をスパッタリングにより５０ｎｍの厚さに成膜し、Ｗプラグ１５２となるＷ膜をＣＶＤ法により厚さ３００ｎｍに成膜し、ＣＭＰ法により平坦化する。なお、グルーレイヤ１５１の成膜に先立って、各ビア開口１５０’の底部に存在する金属膜表面の酸化物をＲＦエッチングにより除去することが好ましい。以上の工程群により、図１に示したＭＩＭ容量素子１００が形成される。その後、必要とされる１層以上の上層配線（図示せず）を形成する。
【００４１】
次に、図７を参照して、第２実施形態に従ったＭＩＭ容量素子２００を有する半導体装置を説明する。ＭＩＭ容量素子２００は概して、上述の第１実施形態に従ったＭＩＭ容量素子１００と同様の構成を有しており、対応する構成要素には同様の参照符号が付されている。
【００４２】
ＭＩＭ容量素子２００は、半導体基板２０１に積層された層間絶縁膜２０２上に形成されている。半導体基板２０１には、特に限定されないが、例えばトランジスタ等の半導体素子が形成されている。層間絶縁膜２０２は例えばＣｕ又はＡｌ等からなる下層配線２０３を内包している。
【００４３】
ＭＩＭ容量素子２００はまた、層間絶縁膜２０２上に形成された拡散防止膜２０４と、拡散防止膜２０４上に形成された、必要に応じての絶縁膜２０５とを有する。拡散防止膜２０４は、例えば、厚さ７０ｎｍ程度のＳｉＣ膜とし得る。絶縁膜２０５は、例えば、厚さ１００ｎｍ程度のＳｉＯ膜とし得る。
【００４４】
必要に応じての絶縁膜２０５上には、ＭＩＭ容量素子２００の下部電極２１０、誘電体膜２２０及び上部電極２３０が形成されている。下部電極２１０は、下層側から順に、Ｔｉ膜２１１、及びＴｉＮ膜２１３を有する。Ｔｉ膜２１１は、典型的にスパッタリングにより成膜され、例えば８０ｎｍの厚さを有する。ＴｉＮ膜２１３は、柱状結晶を有しないよう典型的に１０−３０ｎｍの厚さにスパッタリングにより成膜される。下部電極２１０は更に、Ｔｉ膜２１１を局所的にＮＨ３プラズマ処理することにより形成された窒化層２１２を有する。誘電体膜２２０は、典型的にＳｉＯ又はＳｉＮを有し、ＭＩＭ容量素子の所望の容量値及び信頼性を満たすように厚さが決定される。例えば、誘電体膜１２０は厚さ４０ｎｍのＳｉＯ膜とし得る。しかしながら、誘電体膜１２０は高誘電率誘電体などのその他の材料、又はそれらとＳｉＯ及び／又はＳｉＮとの組み合わせを有していてもよい。上部電極２３０は、特に限定されないが、例えば、厚さ１００ｎｍのＴｉＮ膜とし得る。
【００４５】
ＭＩＭ容量素子２００は更に、上部電極２３０上に形成されたエッチングストッパ膜２４１と、上部電極２３０／誘電体膜２２０／下部電極２１０の積層構造を覆う層間絶縁膜２４２と、層間絶縁膜２４２内に形成されたビア配線２５０を有する。また、半導体装置は、層間絶縁膜２４２及びビア配線２５０の上に、ＭＩＭ容量素子２００を種々の半導体素子及び／又は電気回路と接続するための１層以上の上層配線（図示せず）を有する。
【００４６】
エッチングストッパ膜２４１は、好ましくは拡散防止膜２０４と同一の材料、例えばＳｉＣ、を有する。層間絶縁膜２４２は例えばＳｉＯ膜とし得る。ビア配線２５０は、例えば、タングステン（Ｗ）プラグ２５２と、グルーレイヤであるＴｉＮ膜２５１とを含む。ビア配線２５０のうち、上部電極２３０へのビア配線は、エッチングストッパ膜２４１を貫通し、上部電極２３０と電気的に接触し、下層配線２０３へのビア配線は、絶縁膜２０５及び拡散防止膜２０４を貫通し、下層配線２０３と電気的に接触している。また、下部電極２１０へのビア配線２５０は、ＴｉＮ膜２１３を貫通してＴｉ膜２１１内に達するように形成されているが、窒化層２１２の存在により、Ｔｉ膜２１１とは直接的に接触していない。
【００４７】
本実施形態に係る半導体装置は、ＭＩＭ容量素子２００の下部電極２１０としてＴｉＮ／Ｔｉの積層膜２１３／２１１を有し、ＴｉＮ膜２１３は３０ｎｍ未満の厚さを有する。ＴｉＮ膜１１３は、このような厚さを有することにより、スパッタリングにより成膜された場合でも柱状結晶を有しない。従って、図２を参照して説明したように、ＴｉＮ膜２１３の表面の凹凸が抑制され、ＭＩＭ容量素子の寿命が改善される。
【００４８】
さらに、本実施形態に係る半導体装置は、下部電極２１０へのビア配線２５０と下部電極２１０のＴｉ膜２１１との間に、ＮＨ３プラズマ処理などの窒化処理による窒化層２１２を有する。従って、図３を参照して説明したように、Ｗプラグ２５２の成膜時のＴｉ膜２１１のフッ化反応、ひいては、該ビア配線２５０と下部電極２１０とのコンタクト抵抗の増大が抑制される。本実施形態においては、図１０を参照して後述するように、下部電極へのコンタクトホール２５０’を形成した後に、コンタクトホール底部で露出した下部電極に対して窒化処理を行うため、コンタクトホール２５０’がＴｉ膜２１１の表面から深く、例えば２０ｎｍを超えて、形成された場合であっても、コンタクト抵抗の増大を確実に抑制することができる。従って、本実施形態に係る半導体装置は、ビア配線２５０用のビア開口のエッチング工程の余裕度を拡大し得る。
【００４９】
続いて、図８−１０を参照して、図７のＭＩＭ容量素子２００を有する半導体装置の製造方法を説明する。図４−６に示したＭＩＭ容量素子１００の製造方法と共通する工程は詳細には説明しない。
【００５０】
最初に、図８（ａ）に示すように、半導体基板２０１に積層され且つ下層配線２０３を内包する層間絶縁膜２０２の上に、拡散防止膜２０４及び絶縁膜２０５を成膜する。
【００５１】
次に、図８（ｂ）に示すように、例えば厚さ８０ｎｍのＴｉ膜である第１の下部電極用導電膜２１１’を成膜する。この成膜は、例えば、アルゴン（Ａｒ）雰囲気下にて、Ｔｉをターゲットにしたスパッタリングによって行い得る。
【００５２】
次に、図８（ｃ）に示すように、例えば厚さ２０ｎｍのＴｉＮ膜である第２の下部電極用導電膜２１３’をスパッタリングにより成膜する。このスパッタリングは、Ａｒ及びＮ２を含有する雰囲気下にて、Ｔｉをターゲットにして行い得る。このとき、ＴｉＮ膜１１３’の厚さを３０ｎｍ未満にすることにより、ＴｉＮ膜１１３の表面に例えば針状の突起といった凹凸が発生されることを抑制し得る。以上の工程群により、積層の下部電極用導電膜２１０’（ＴｉＮ膜２１３’／Ｔｉ膜２１１’）が得られる。
【００５３】
次に、図８（ｄ）に示すように、誘電体膜２２０、上部電極用導電膜２３０’、及びエッチングストッパ膜２４１を成膜する。
【００５４】
次いで、図９（ａ）に示すように、リソグラフィー工程及びエッチング工程により、エッチングストッパ膜２４１及び上部電極用導電膜２３０’をパターニングし、上部電極２３０を形成する。
【００５５】
次に、図９（ｂ）に示すように、リソグラフィー工程及びエッチング工程により誘電体膜２２０、下部電極用導電膜２１０’をパターニングする。これにより、ＴｉＮ膜２１３／Ｔｉ膜２１１の積層構造が得られる。
【００５６】
次に、図９（ｃ）に示すように、層間絶縁膜２４２を成膜し、該層間絶縁膜をＣＭＰ法により平坦化するする。
【００５７】
次に、図９（ｄ）に示すように、リソグラフィー工程及びエッチング工程により、層間絶縁膜２４２内に上部電極２３０、ＴｉＮ膜２１３／Ｔｉ膜２１１の積層構造、及び下層配線２０３に向けてビア開口２５０’を形成する。図６（ａ）を参照して説明したように、これら全てのビア開口２５０’を同時に形成することが好ましいが、少なくとも一部のビア開口２５０’を別形成してもよい。
【００５８】
次いで、図１０（ａ）に示すように、上部電極２３０へのビア開口２５０’、下層配線２０３へのビア開口２５０’それぞれの底部に存在する、エッチングストッパ膜２４１、拡散防止膜２０４を除去する。ＴｉＮ膜２１３は典型的に１０−３０ｎｍの厚さにされているため、このときのエッチング処理により、ＴｉＮ膜２１３／Ｔｉ膜２１１の積層構造へのビア開口２５０’はＴｉＮ膜２１３を貫通してＴｉ膜２１１内まで延在し、Ｔｉ膜２１１の一部を露出させる。
【００５９】
次に、図１０（ｂ）に示すように、露出したＴｉ膜２１１の表面をＮＨ３プラズマ処理により窒化し、窒化層２１２を形成する。プラズマ処理の条件は、以下に限定されないが、例えば、ＮＨ３流量２０００ｓｃｃｍ、Ｎ２流量７０００ｓｃｃｍ、圧力２．７Ｔｏｒｒ、時間１０秒とし得る。
【００６０】
次に、図１０（ｃ）に示すように、ビア開口２５０’内に、例えばＴｉＮのグルーレイヤ２５１とＷプラグ２５２とを有するビア配線２５０を形成する。以上の工程群により、図７に示したＭＩＭ容量素子２００が形成される。その後、必要とされる１層以上の上層配線（図示せず）を形成する。
【００６１】
以上、実施形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された要旨の範囲内において、種々の変形及び変更が可能である。例えば、第１実施形態におけるＴｉ膜の表面全体のＮＨ３プラズマ処理、及び第２実施形態におけるＴｉ膜の表面の局所的なＮＨ３プラズマ処理は、必要に応じて組み合わせてもよい。また、下部電極はＴｉ膜を含む積層構造を有するとして説明したが、Ｔｉ膜に替えて、ＮＨ３プラズマ処理により窒化層が形成され、該窒化層によりプラグ成膜時のフッ化反応が抑制されるその他の金属膜を用いてもよい。
【００６２】
以上の説明に関し、更に以下の付記を開示する。
（付記１）
半導体基板上に形成され上面に窒化層を有する金属膜と、前記金属膜上に形成されたＴｉＮ膜と、前記ＴｉＮ膜上に形成された誘電体膜と、前記誘電体膜上に形成された上部電極とを有する容量素子と、
前記容量素子を覆う絶縁膜と、
前記絶縁膜を貫通して前記ＴｉＮ膜と接触するビア配線と、
を有する半導体装置。
（付記２）
前記ＴｉＮ膜の厚さが１０ｎｍ以上且つ３０ｎｍ未満である、付記１に記載の半導体装置。
（付記３）
前記窒化層の厚さが１０ｎｍ以上且つ３０ｎｍ未満である、付記１又は２に記載の半導体装置。
（付記４）
前記窒化層は前記Ｔｉ膜の表面全体に形成されている、付記１乃至３いずれか一に記載の半導体装置。
（付記５）
前記窒化層は、前記ビア配線の前記ＴｉＮ膜を貫通した部分に沿って形成されている、付記１乃至３いずれか一に記載の半導体装置。
（付記６）
半導体基板上に金属膜を成膜する工程と、
前記金属膜を窒化処理し、前記金属膜の表面に窒化層を形成する工程と、
前記窒化層上にＴｉＮ膜を成膜する工程と、
前記ＴｉＮ膜上に誘電体膜及び導電膜を成膜する工程と、
を有する半導体装置の製造方法。
（付記７）
前記導電膜上に絶縁膜を形成する工程と、
前記絶縁膜に前記ＴｉＮ膜に達するビア開口を形成する工程と、
前記ビア開口内にビア配線を形成する工程と、
を更に有する付記６に記載の半導体装置の製造方法。
（付記８）
半導体基板上に金属膜を形成する工程と、
前記金属膜上にＴｉＮ膜を形成する工程と、
前記ＴｉＮ膜上に誘電体膜及び導電膜を形成する工程と、
前記導電膜上に絶縁膜を成膜する工程と、
前記絶縁膜に前記金属膜に達するビア開口を形成する工程と、
前記ビア開口による前記金属膜の露出表面を窒化処理し、前記金属膜の前記露出表面に窒化層を形成する工程と、
前記ビア開口内にビア配線を形成する工程と、
を有する半導体装置の製造方法。
（付記９）
前記ＴｉＮ膜の厚さが１０ｎｍ以上且つ３０ｎｍ未満である、付記６乃至８いずれか一に記載の半導体装置の製造方法。
（付記１０）
前記窒化層の厚さが１０ｎｍ以上且つ３０ｎｍ未満である、付記６乃至９いずれか一に記載の半導体装置の製造方法。
（付記１１）
前記窒化処理はＮＨ３プラズマ処理である、付記６乃至１０いずれか一に記載の半導体装置の製造方法。
【符号の説明】
【００６３】
１００、２００    ＭＩＭ容量素子
１０１、２０１    半導体基板
１０２、１４２、２０２、２４２    層間絶縁膜
１０３、２０３    下層配線
１０４、２０４    拡散防止膜
１０５、２０５    絶縁膜
１１０、２１０    下部電極
１１１、２１１    第１の下部電極膜
１１２、２１２    第１の下部電極膜の窒化層
１１３、２１３    第２の下部電極膜
１２０、２２０    誘電体膜
１３０、２３０    上部電極
１４１、２４１    エッチングストッパ膜
１５０、２５０    ビア配線
１５０’、２５０’    ビア開口
１５１、２５１    グルーレイヤ
１５２、２５２    プラグ
【図１】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図２】
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【図３】
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