(57)【要約】【課題】不揮発性半導体記憶装置（メモリ）を構成するスプリットゲート型トランジスタで発生するディスターブを抑制して、半導体装置の信頼性を向上することができる技術を提供する。【解決手段】メモリセル領域に形成されているメモリセルには、コントロールゲート電極ＣＧの側壁に電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２を介して、サイドウォール形状のメモリゲート電極ＭＧが形成されている。このとき、メモリセルのコントロールゲート電極ＣＧは矩形形状をしており、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部が逆テーパ形状に加工されている点に特徴がある。【選択図】図１
2010108976.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のメモリセル形成領域に形成されるメモリセルと、前記半導体基板の周辺回路形成領域に形成されるＭＩＳＦＥＴとを有し、
前記メモリセルは、
（ａ１）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ａ２）前記第１ゲート絶縁膜上に形成されたコントロールゲート電極と、
（ａ３）前記コントロールゲート電極の側壁に形成されたメモリゲート電極と、
（ａ４）前記コントロールゲート電極と前記メモリゲート電極の間、および、前記メモリゲート電極と前記半導体基板の間に形成された積層絶縁膜と、
（ａ５）前記コントロールゲート電極と前記メモリゲート電極とに整合して前記半導体基板内に形成された第１ソース領域および第１ドレイン領域とを備え、
前記ＭＩＳＦＥＴは、
（ｂ１）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｂ２）前記第２ゲート絶縁膜上に形成されたゲート電極と、
（ｂ３）前記ゲート電極に整合して前記半導体基板内に形成された第２ソース領域および第２ドレイン領域とを備える半導体装置であって、
前記メモリセルの前記コントロールゲート電極は矩形形状をしており、前記第１ゲート絶縁膜に接する辺の端部に形成される角部は逆テーパ形状に加工され、かつ、前記ＭＩＳＦＥＴの前記ゲート電極は矩形形状をしており、前記第２ゲート絶縁膜に接する辺の端部に形成される角部は逆テーパ形状に加工されていないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記積層絶縁膜は、第１電位障壁膜と、前記第１電位障壁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第２電位障壁膜とを有することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記第１電位障壁膜と前記第２電位障壁膜は酸化シリコン膜から形成され、かつ、前記電荷蓄積膜は窒化シリコン膜から形成されていることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置であって、
前記コントロールゲート電極と前記メモリゲート電極の間に形成されている前記第１電位障壁膜の膜厚は、前記メモリゲート電極と前記半導体基板の間に形成されている前記第１電位障壁膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記コントロールゲート電極と前記メモリゲート電極の間に形成されている前記第１電位障壁膜において、前記コントロールゲート電極の側壁上部に形成されている前記第１電位障壁膜の膜厚をａとし、前記コントロールゲート電極の側壁下部に形成されている前記第１電位障壁膜の膜厚をｂとする場合、ａ＜ｂの関係が成立していることを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置であって、
前記メモリセルの前記コントロールゲート電極と、前記ＭＩＳＦＥＴの前記ゲート電極はともにポリシリコン膜を有し、前記ポリシリコン膜内に同一導電型の導電型不純物が導入されており、
前記コントロールゲート電極に導入されている導電型不純物の不純物濃度は、前記ゲート電極に導入されている導電型不純物の不純物濃度よりも大きいことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置であって、
前記コントロールゲート電極に導入されている導電型不純物と、前記ゲート電極に導入されている導電型不純物は、ともに、リンであることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、
前記コントロールゲート電極の側壁に形成された前記メモリゲート電極は、サイドウォール形状をしていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置であって、
前記コントロールゲート電極の側壁に形成された前記メモリゲート電極は、その一部が前記コントロールゲート電極上に乗り上げていることを特徴とする半導体装置。
【請求項１０】
半導体基板のメモリセル形成領域に形成されるメモリセルとを有し、
前記メモリセルは、
（ａ１）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ａ２）前記第１ゲート絶縁膜上に形成されたコントロールゲート電極と、
（ａ３）前記コントロールゲート電極の側壁に形成されたメモリゲート電極と、
（ａ４）前記コントロールゲート電極と前記メモリゲート電極の間、および、前記メモリゲート電極と前記半導体基板の間に形成された積層絶縁膜と、
（ａ５）前記コントロールゲート電極と前記メモリゲート電極とに整合して前記半導体基板内に形成された第１ソース領域および第１ドレイン領域とを備え、
前記積層絶縁膜は、第１電位障壁膜と、前記第１電位障壁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第２電位障壁膜とを含む半導体装置であって、
前記コントロールゲート電極と前記メモリゲート電極の間に形成された前記第１電位障壁膜の膜厚は、前記メモリゲート電極と前記半導体基板の間に形成された前記第１電位障壁膜の膜厚よりも厚く、
前記コントロールゲート電極の側壁上部に形成されている前記第１電位障壁膜の膜厚をａとし、前記コントロールゲート電極の側壁下部に形成されている前記第１電位障壁膜の膜厚をｂとする場合、ａ＜ｂの関係が成立することを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記第１電位障壁膜および前記第２電位障壁膜は酸化シリコン膜から形成され、かつ、前記電荷蓄積膜は窒化シリコン膜から形成されていることを特徴とする半導体装置。
【請求項１２】
半導体基板のメモリセル形成領域にメモリセルを形成し、前記半導体基板の周辺回路形成領域にＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記メモリセル形成領域の前記半導体基板上に第１ゲート絶縁膜を形成し、かつ、前記周辺回路形成領域の前記半導体基板上に第２ゲート絶縁膜を形成する工程と、
（ｂ）前記第１ゲート絶縁膜上および前記第２ゲート絶縁膜上に第１導電膜を形成する工程と、
（ｃ）前記メモリセル形成領域の前記第１導電膜を加工することにより、前記メモリセル形成領域に矩形形状のコントロールゲート電極を形成する工程と、
（ｄ）前記コントロールゲート電極を形成後、さらに、前記コントロールゲート電極に対してオーバエッチング処理を実施することにより、前記第１ゲート絶縁膜に接する辺の端部に形成される角部を逆テーパ形状に加工する工程と、
（ｅ）前記コントロールゲート電極を覆う前記半導体基板上に第１電位障壁膜を形成する工程と、
（ｆ）前記第１電位障壁膜上に電荷蓄積膜を形成する工程と、
（ｇ）前記電荷蓄積膜上に第２電位障壁膜を形成する工程と、
（ｈ）前記第２電位障壁膜上に第２導電膜を形成する工程と、
（ｉ）前記第２導電膜に対して異方性エッチングを施すことにより、前記コントロールゲート電極の側壁にメモリゲート電極を形成する工程と、
（ｊ）前記周辺回路形成領域の前記第１導電膜を加工することにより、前記周辺回路形成領域に矩形形状のゲート電極を形成する工程と、
（ｋ）前記メモリセル形成領域では、前記コントロールゲート電極と前記メモリゲート電極に整合して前記半導体基板内に第１ソース領域および第１ドレイン領域を形成し、前記周辺回路形成領域では、前記ゲート電極に整合して前記半導体基板内に第２ソース領域および第２ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法であって、
前記（ｄ）工程で実施される前記オーバエッチング処理は等方性エッチング処理であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法であって、
前記第１導電膜および前記第２導電膜はポリシリコン膜であり、
前記第１電位障壁膜および前記第２電位障壁膜は酸化シリコン膜であり、
前記電荷蓄積膜は窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法であって、さらに、
（ｌ）前記（ｂ）工程後、前記（ｃ）工程前に、前記メモリセル形成領域の前記第１導電膜内に導入される導電型不純物の不純物濃度を、前記周辺回路形成領域の前記第１導電膜内に導入される導電型不純物の不純物濃度よりも大きくなるように、前記第１導電膜内に導電型不純物を導入する工程とを有し、
前記（ｌ）工程を経ることにより、前記メモリセル形成領域に形成される前記コントロールゲート電極に導入されている導電型不純物の不純物濃度は、前記周辺回路形成領域に形成される前記ゲート電極に導入されている導電型不純物の不純物濃度よりも大きくなることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法であって、
前記（ｌ）工程よりも後に前記（ｅ）工程を実施することにより、前記コントロールゲート電極の側壁に形成される前記第１電位障壁膜の膜厚を、前記半導体基板上に形成される前記第１電位障壁膜の膜厚よりも大きくすることを特徴とする半導体装置の製造方法。
【請求項１７】
半導体基板のメモリセル形成領域にメモリセルを形成する半導体装置の製造方法であって、
（ａ）前記メモリセル形成領域の前記半導体基板上に第１ゲート絶縁膜を形成する工程と、
（ｂ）前記第１ゲート絶縁膜上に第１導電膜を形成する工程と、
（ｃ）前記メモリセル形成領域の前記第１導電膜を加工することにより、前記メモリセル形成領域に矩形形状のコントロールゲート電極を形成する工程と、
（ｄ）前記コントロールゲート電極を覆う前記半導体基板上に第１絶縁膜を形成する工程と、
（ｅ）前記第１絶縁膜に対して異方性エッチング処理を施すことにより、前記コントロールゲート電極の側壁にサイドウォールを形成する工程と、
（ｆ）前記コントロールゲート電極を覆う前記半導体基板の主面上に第２絶縁膜を形成することにより、前記コントロールゲート電極の側壁では前記サイドウォールと前記第２絶縁膜とを合わせた膜からなり、かつ、前記半導体基板上では前記第２絶縁膜からなる第１電位障壁膜を形成する工程と、
（ｇ）前記第１電位障壁膜上に電荷蓄積膜を形成する工程と、
（ｈ）前記電荷蓄積膜上に第２電位障壁膜を形成する工程と、
（ｉ）前記第２電位障壁膜上に第２導電膜を形成する工程と、
（ｊ）前記第２導電膜に対して異方性エッチングを施すことにより、前記コントロールゲート電極の側壁にメモリゲート電極を形成する工程と、
（ｋ）前記メモリセル形成領域では、前記コントロールゲート電極と前記メモリゲート電極に整合して前記半導体基板内に第１ソース領域および第１ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法であって、
前記第１絶縁膜および前記第２絶縁膜は酸化シリコン膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法であって、
前記（ｆ）工程後、前記コントロールゲート電極の側壁に形成されている前記第１電位障壁膜の膜厚は、前記半導体基板に形成されている前記第１電位障壁膜の膜厚よりも大きいことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法であって、
前記（ｅ）工程で形成される前記サイドウォールは、前記コントロールゲート電極の側壁上部に形成される前記サイドウォールの膜厚をａとし、前記コントロールゲート電極の側壁下部に形成される前記サイドウォールの膜厚をｂとする場合、ａ＜ｂの関係が成立することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、スプリットゲート型の不揮発性メモリを含む半導体装置およびその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００５−２５９８４３号公報（特許文献１）には、選択ゲート電極のメモリゲート電極が形成される側壁全体にわたって、オーバーハング形状とする技術が記載されている。この構造をとることにより、選択ゲート電極の側壁全体に窒化シリコン膜が形成されないようにすることができるとしている。
【０００３】
特開２００５−１２３５１８号公報（特許文献２）には、選択ゲート電極のメモリゲート電極が形成される側壁をリセスさせて形成することにより、ゲート電極のシリサイド化を安定して行なう技術が開示されている。
【０００４】
特開２００４−３４３０１４号公報（特許文献３）には、ゲート電極に窪みを設け、この窪み内を含むゲート電極の側壁に電荷保持部を形成する技術が記載されている。このとき、電荷保持部は、散逸防止絶縁体で挟まれているとしている。
【特許文献１】特開２００５−２５９８４３号公報
【特許文献２】特開２００５−１２３５１８号公報
【特許文献３】特開２００４−３４３０１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電気的に書き込み・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリが広く使用されている。現在広く用いられているＥＥＰＲＯＭやフラッシュメモリに代表されるこれらの不揮発性半導体記憶装置（メモリ）は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化シリコン膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜など電荷蓄積膜を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態によってトランジスタのしきい値が異なることを利用して情報を記憶する。
【０００６】
このトラップ性絶縁膜とは、電荷の蓄積可能なトラップ準位を有する絶縁膜をいい、一例として、窒化シリコン膜等があげられる。トラップ性絶縁膜を有する不揮発性半導体記憶装置では、トラップ性絶縁膜への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。このようなトラップ性絶縁膜を電荷蓄積膜とする不揮発性半導体記憶装置をＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタと呼んでおり、電荷蓄積膜に導電性の浮遊ゲート電極を使用する場合に比べ、離散的なトラップ準位に電荷を蓄積するためにデータ保持の信頼性に優れる。また、データ保持の信頼性に優れているためにトラップ性絶縁膜上下の酸化シリコン膜の膜厚を薄膜化でき、書き込み・消去動作の低電圧化が可能である等の利点を有する。  
【０００７】
ＭＯＮＯＳ型トランジスタの中には、例えば、コントロールゲート電極とメモリゲート電極を隣接して配置したスプリットゲート型トランジスタがある。このスプリットゲート型トランジスタは、ソースサイド・ホットエレクトロン注入方式による書き込み動作や、バンド間トンネリング（Band to Band Tunneling）により発生したホットホールによる消去動作を使用することにより、高速動作が実現可能となっている。
【０００８】
しかし、スプリットゲート型トランジスタでは、書き込み動作や消去動作時に、選択しているメモリセルだけでなく、非選択メモリセルにも高電圧が印加される。例えば、スプリットゲート型トランジスタからなるメモリセルでは、コントロールゲート電極やメモリゲート電極およびソース領域に所定の電圧を印加して書き込み動作を行なっている。このとき、メモリセルの選択は、ドレイン領域に印加する電圧を調整することで行なっている。すなわち、ドレイン領域とコントロールゲート電極の電位差を所定電圧以上にすることで、選択トランジスタがオンし、これにより特定のメモリセルが選択される。一方、非選択メモリセルでも、コントロールゲート電極やメモリゲート電極およびソース領域に所定の高電圧を印加した状態になっているものがあり、ドレイン領域とコントロールゲート電極の電位差を所定電圧以下にすることで、選択トランジスタをオフし、これによりメモリセルを非選択としている。
【０００９】
したがって、非選択メモリセルでも、コントロールゲート電極やメモリゲート電極に電圧が印加されており、このコントロールゲート電極に印加される電圧とメモリゲート電極に印加される電圧との電位差により、高電界が発生する。この高電界によって、非選択メモリセルにおいても、誤書き込みや誤消去などのディスターブと呼ばれる現象が発生する。特に、コントロールゲート電極とメモリゲート電極の間と、コントロールゲート電極とソース領域の間に同時に高電界が印加された場合、コントロールゲート電極とメモリゲート電極の境界直下の半導体基板内（チャネル領域）で発生する接合リーク起因のホットキャリアが原因となって上述したディスターブが生じやすくなる問題点がある。
【００１０】
本発明の目的は、不揮発性半導体記憶装置（メモリ）を構成するスプリットゲート型トランジスタで発生するディスターブを抑制して、半導体装置の信頼性を向上することができる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
代表的な実施の形態による半導体装置は、半導体基板のメモリセル形成領域に形成されるメモリセルと、前記半導体基板の周辺回路形成領域に形成されるＭＩＳＦＥＴとを有している。ここで、前記メモリセルは、（ａ１）前記半導体基板上に形成された第１ゲート絶縁膜と、（ａ２）前記第１ゲート絶縁膜上に形成されたコントロールゲート電極と、（ａ３）前記コントロールゲート電極の側壁に形成されたメモリゲート電極とを有する。さらに、（ａ４）前記コントロールゲート電極と前記メモリゲート電極の間、および、前記メモリゲート電極と前記半導体基板の間に形成された積層絶縁膜と、（ａ５）前記コントロールゲート電極と前記メモリゲート電極とに整合して前記半導体基板内に形成された第１ソース領域および第１ドレイン領域とを備える。一方、前記ＭＩＳＦＥＴは、（ｂ１）前記半導体基板上に形成された第２ゲート絶縁膜と、（ｂ２）前記第２ゲート絶縁膜上に形成されたゲート電極と、（ｂ３）前記ゲート電極に整合して前記半導体基板内に形成された第２ソース領域および第２ドレイン領域とを備える。ここで、前記メモリセルの前記コントロールゲート電極は矩形形状をしており、前記第１ゲート絶縁膜に接する辺の端部に形成される角部は逆テーパ形状に加工される。一方、前記ＭＩＳＦＥＴの前記ゲート電極は矩形形状をしており、前記第２ゲート絶縁膜に接する辺の端部に形成される角部は逆テーパ形状に加工されていないものである。
【００１４】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板のメモリセル形成領域にメモリセルを形成し、前記半導体基板の周辺回路形成領域にＭＩＳＦＥＴを形成するものである。このとき、代表的な実施の形態による半導体装置の製造方法は、（ａ）前記メモリセル形成領域の前記半導体基板上に第１ゲート絶縁膜を形成し、かつ、前記周辺回路形成領域の前記半導体基板上に第２ゲート絶縁膜を形成する工程と、（ｂ）前記第１ゲート絶縁膜上および前記第２ゲート絶縁膜上に第１導電膜を形成する工程とを備える。そして、（ｃ）前記メモリセル形成領域の前記第１導電膜を加工することにより、前記メモリセル形成領域に矩形形状のコントロールゲート電極を形成する工程と、（ｄ）前記コントロールゲート電極を形成後、さらに、前記コントロールゲート電極に対してオーバエッチング処理を実施することにより、前記第１ゲート絶縁膜に接する辺の端部に形成される角部を逆テーパ形状に加工する工程とを備える。さらに、（ｅ）前記コントロールゲート電極を覆う前記半導体基板上に第１電位障壁膜を形成する工程と、（ｆ）前記第１電位障壁膜上に電荷蓄積膜を形成する工程と、（ｇ）前記電荷蓄積膜上に第２電位障壁膜を形成する工程と、（ｈ）前記第２電位障壁膜上に第２導電膜を形成する工程とを備える。続いて、（ｉ）前記第２導電膜に対して異方性エッチングを施すことにより、前記コントロールゲート電極の側壁にメモリゲート電極を形成する工程と、（ｊ）前記周辺回路形成領域の前記第１導電膜を加工することにより、前記周辺回路形成領域に矩形形状のゲート電極を形成する工程とを備える。最後に、（ｋ）前記メモリセル形成領域では、前記コントロールゲート電極と前記メモリゲート電極に整合して前記半導体基板内に第１ソース領域および第１ドレイン領域を形成し、前記周辺回路形成領域では、前記ゲート電極に整合して前記半導体基板内に第２ソース領域および第２ドレイン領域を形成する工程とを備えるものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
不揮発性半導体記憶装置（メモリ）を構成するスプリットゲート型トランジスタで発生するディスターブを抑制することができる。この結果、半導体装置の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２０】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２２】
（実施の形態１）
まず、本実施の形態１における不揮発性半導体記憶装置の構成について説明する。図１は、本実施の形態１における不揮発性半導体記憶装置の断面を示す図である。図１では、メモリセル領域と周辺回路領域が図示されており、メモリセルアレイ領域には、１つのメモリセルが示されている。一方、周辺回路領域には、周辺回路を構成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の１つが図示されている。
【００２３】
図１に示すように、メモリセル領域においては、半導体基板１Ｓにウェル分離層ＮＩＳＯが形成されており、このウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷＬ１が形成されている。一方、周辺回路領域においては、半導体基板１Ｓに素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域（アクティブ領域）にｐ型ウェルＰＷＬ２が形成されている。素子分離領域ＳＴＩは、半導体基板１Ｓに形成した溝に酸化シリコン膜などの絶縁膜を埋め込むことにより形成されている。
【００２４】
まず、素子分離領域ＳＴＩで区画された周辺回路領域に形成されているＭＩＳＦＥＴの構成について説明する。周辺回路領域とは周辺回路が形成されている領域を示している。具体的には、不揮発性半導体記憶装置は、メモリセルがアレイ状（行列状）に形成されたメモリセル領域と、このメモリセル領域に形成されているメモリセルを制御する周辺回路から構成されている。そして、この周辺回路には、メモリセルのコントロールゲート電極などに印加する電圧を制御するワードドライバや、メモリセルからの出力を増幅するセンスアンプや、ワードドライバやセンスアンプを制御する制御回路などから構成されている。したがって、図１に示す周辺回路領域には、例えば、ワードドライバ、センスアンプあるいは制御回路などを構成するＭＩＳＦＥＴの１つが図示されている。以下に、この周辺回路を構成するｎチャネル型ＭＩＳＦＥＴについて説明する。
【００２５】
図１に示すように、周辺回路領域では、半導体基板１Ｓ上にｐ型ウェルＰＷＬ２が形成されている。ｐ型ウェルＰＷＬ２は、ボロン（Ｂ）などのｐ型不純物を半導体基板１Ｓに導入したｐ型半導体領域から形成されている。
【００２６】
次に、ｐ型ウェルＰＷＬ２（半導体基板１Ｓ）上にはゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、ゲート電極Ｇは、例えば、ポリシリコン膜ＰＦ１とこのポリシリコン膜ＰＦ１の表面に形成されたコバルトシリサイド膜ＣＳから形成されている。ゲート電極Ｇを構成するポリシリコン膜ＰＦ１には、ゲート電極Ｇの空乏化を抑えるために、例えば、リンなどのｎ型不純物が導入されている。ゲート電極の一部を構成するコバルトシリサイド膜ＣＳはゲート電極Ｇの低抵抗化のために形成されている。
【００２７】
ゲート電極Ｇの両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールＳＷが形成されており、このサイドウォールＳＷ直下の半導体基板１Ｓ（ｐ型ウェルＰＷＬ２）内には浅い低濃度不純物拡散領域ＥＸ２が形成されている。この浅い低濃度不純物拡散領域ＥＸ２はｎ型半導体領域であり、ゲート電極Ｇに整合して形成されている。そして、この浅い低濃度不純物拡散領域ＥＸ２の外側には深い高濃度不純物拡散領域Ｓ１、Ｄ１が形成されている。この深い高濃度不純物拡散領域Ｓ１、Ｄ１もｎ型半導体領域であり、サイドウォールＳＷに整合して形成されている。深い高濃度不純物拡散領域Ｓ１、Ｄ１の表面には低抵抗化のためのコバルトシリサイド膜ＣＳが形成されている。浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域Ｓ１によりソース領域が形成され、浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域Ｄ１によりドレイン領域が形成される。このようにして、周辺回路領域にＭＩＳＦＥＴが形成されている。
【００２８】
なお、図１に図示はしていないが、周辺回路を構成するＭＩＳＦＥＴには、ｎチャネル型ＭＩＳＦＥＴだけでなく、ｐチャネル型ＭＩＳＦＥＴもある。このｐチャネル型ＭＩＳＦＥＴの構成も、図１に示すｎチャネル型ＭＩＳＦＥＴの構成とほぼ同様である。異なる点は、半導体領域の導電型が逆導電型となっていることである。具体的には、図１に示すｎチャネル型ＭＩＳＦＥＴは、ｐ型ウェルＰＷＬ２上に形成されているが、ｐチャネル型ＭＩＳＦＥＴはｎ型ウェル上に形成される。そして、ｎチャネル型ＭＩＳＦＥＴでは、ソース領域やドレイン領域を浅いｎ型不純物拡散領域ＥＸ２と深いｎ型不純物拡散領域Ｓ１、Ｄ１で構成しているのに対し、ｐチャネル型ＭＩＳＦＥＴでは、ソース領域やドレイン領域を浅いｐ型不純物拡散領域と深いｐ型不純物拡散領域で構成している。
【００２９】
続いて、周辺回路領域に形成されているＭＩＳＦＥＴと接続する配線構造について説明する。ＭＩＳＦＥＴ上には、ＭＩＳＦＥＴを覆うように酸化シリコン膜からなる層間絶縁膜が形成されている。層間絶縁膜は、例えば、窒化シリコン膜ＳＮと、酸化シリコン膜ＴＳの積層膜から形成されている。この層間絶縁膜には、層間絶縁膜を貫通してソース領域やドレイン領域を構成するコバルトシリサイド膜ＣＳに達するコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＮＴにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧが形成されている。そして、層間絶縁膜上には、配線Ｌ１が形成されており、この配線Ｌ１とプラグＰＬＧが電気的に接続されている。配線Ｌ１は、例えば、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成されている。
【００３０】
次に、メモリセル領域に形成されているメモリセルの構成について説明する。図１に示すように、メモリセル領域において、半導体基板１Ｓ上にｎ型半導体領域からなるウェル分離層ＮＩＳＯが形成されており、このウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷＬ１が形成されている。そして、このｐ型ウェルＰＷＬ１上にメモリセルが形成されている。このメモリセルは、メモリセルを選択する選択部と情報を記憶する記憶部から構成されている。
【００３１】
始めに、メモリセルを選択する選択部の構成について説明する。メモリセルは、半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）上に形成されたゲート絶縁膜ＧＯＸを有しており、このゲート絶縁膜ＧＯＸ上にコントロールゲート電極（制御電極）ＣＧが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されており、コントロールゲート電極ＣＧは、例えば、ポリシリコン膜ＰＦ１とポリシリコン膜ＰＦ１上に形成されているコバルトシリサイド膜ＣＳから形成されている。コバルトシリサイド膜ＣＳは、コントロールゲート電極ＣＧの低抵抗化のために形成されている。このコントロールゲート電極ＣＧは、メモリセルを選択する機能を有している。つまり、コントロールゲート電極ＣＧによって特定のメモリセルを選択し、選択したメモリセルに対して書き込み動作や消去動作あるいは読み出し動作をするようになっている。
【００３２】
次に、メモリセルの記憶部の構成について説明する。コントロールゲート電極ＣＧの片側の側壁には絶縁膜からなる積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧは、コントロールゲート電極ＣＧの片側の側壁に形成されたサイドウォール状の形状をしており、ポリシリコン膜ＰＦ２とポリシリコン膜ＰＦ２上に形成されているコバルトシリサイド膜ＣＳから形成されている。コバルトシリサイド膜ＣＳは、メモリゲート電極ＭＧの低抵抗化のために形成されている。
【００３３】
コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間およびメモリゲート電極ＭＧと半導体基板１Ｓとの間には、積層絶縁膜が形成されている。この積層絶縁膜は、半導体基板１Ｓ上に形成されている電位障壁膜ＥＶ１と、電位障壁膜ＥＶ１上に形成されている電荷蓄積膜ＥＣと、電荷蓄積膜ＥＣ上に形成されている電位障壁膜ＥＶ２から構成されている。電位障壁膜ＥＶ１は、例えば、酸化シリコン膜から形成されており、メモリゲート電極ＭＧと半導体基板１Ｓとの間に形成されるゲート絶縁膜として機能する。この酸化シリコン膜からなる電位障壁膜は、トンネル絶縁膜としての機能も有する。例えばメモリセルの記憶部は、半導体基板１Ｓから電位障壁膜ＥＶ１を介して電荷蓄積膜ＥＣに電子を注入したり、電荷蓄積膜ＥＣに正孔を注入したりして情報の記憶や消去を行なうため、電位障壁膜ＥＶ１は、トンネル絶縁膜として機能する。
【００３４】
そして、この電位障壁膜ＥＶ１上に形成されている電荷蓄積膜ＥＣは、電荷を蓄積する機能を有している。具体的に、本比較例では、電荷蓄積膜ＥＣを窒化シリコン膜から形成している。本実施の形態１におけるメモリセルの記憶部は、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００３５】
本実施の形態１では、電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲することにより、絶縁膜中に電荷を蓄積するようになっている。
【００３６】
従来、電荷蓄積膜ＥＣとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜ＥＣとしてポリシリコン膜を使用した場合、電荷蓄積膜ＥＣを取り囲む電位障壁膜ＥＶ１あるいは電位障壁膜ＥＶ２のどこか一部に欠陥があると、電荷蓄積膜ＥＣが導体膜であるため、異常リークにより電荷蓄積膜ＥＣに蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００３７】
そこで、電荷蓄積膜ＥＣとして、絶縁体である窒化シリコン膜が使用されてきている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣを取り巻く電位障壁膜ＥＶ１や電位障壁膜ＥＶ２中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣから抜け出てしまうことがない。このため、データ保持の信頼性向上を図ることができる。
【００３８】
このような理由から、電荷蓄積膜ＥＣとして、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持の信頼性を向上することができる。さらに、本実施の形態１では、電荷蓄積膜ＥＣとしてデータ保持特性に優れた窒化シリコン膜を使用している。このため、電荷蓄積膜ＥＣからの電荷の流出を防止するために設けられている電位障壁膜ＥＶ１および電位障壁膜ＥＶ２の膜厚を薄くすることができる。これにより、メモリセルを駆動する電圧を低電圧化することができる利点も有していることになる。
【００３９】
次に、コントロールゲート電極ＣＧの側壁のうち、一方の片側にはメモリゲート電極ＭＧが形成されているが、もう一方の片側には、酸化シリコン膜よりなるサイドウォールＳＷが形成されている。同様に、メモリゲート電極ＭＧの側壁のうち、一方の片側にはコントロールゲート電極ＣＧが形成されており、もう一方の片側にも酸化シリコン膜よりなるサイドウォールＳＷが形成されている。
【００４０】
サイドウォールＳＷの直下にある半導体基板１Ｓ内には、ｎ型半導体領域である一対の浅い低濃度不純物拡散領域ＥＸ１が形成されており、この一対の浅い低濃度不純物拡散領域ＥＸ１に接する外側の領域に一対の深い高濃度不純物拡散領域ＭＳ、ＭＤが形成されている。この深い高濃度不純物拡散領域ＭＳ、ＭＤもｎ型半導体領域であり、高濃度不純物拡散領域ＭＳ、ＭＤの表面にはコバルトシリサイド膜ＣＳが形成されている。一対の低濃度不純物拡散領域ＥＸ１と一対の高濃度不純物拡散領域ＭＳ、ＭＤによって、メモリセルのソース領域あるいはドレイン領域が形成される。ソース領域とドレイン領域を低濃度不純物拡散領域ＥＸ１と高濃度不純物拡散領域ＭＳ、ＭＤで形成することにより、ソース領域とドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。ここで、ゲート絶縁膜ＧＯＸおよびゲート絶縁膜ＧＯＸ上に形成されたコントロールゲート電極ＣＧおよび上述したソース領域とドレイン領域によって構成されるトランジスタを選択トランジスタと呼ぶことにする。一方、電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２からなる積層絶縁膜とこの積層絶縁膜上に形成されているメモリゲート電極ＭＧ、上述したソース領域とドレイン領域によって構成されるトランジスタをメモリトランジスタと呼ぶことにする。これにより、メモリセルの選択部は選択トランジスタから構成され、メモリセルの記憶部はメモリトランジスタから構成されているということができる。このようにして、メモリセルが構成されている。
【００４１】
続いて、メモリセルと接続する配線構造について説明する。メモリセル上には、メモリセルを覆うように窒化シリコン膜ＳＮおよび酸化シリコン膜ＴＳからなる層間絶縁膜が形成されている。この層間絶縁膜には、層間絶縁膜を貫通してソース領域やドレイン領域を構成するコバルトシリサイド膜ＣＳに達するコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴの内部には、バリア導体膜であるチタン／窒化チタン膜が形成され、コンタクトホールＣＮＴを埋め込むようにタングステン膜が形成されている。このように、コンタクトホールＣＮＴにチタン／窒化チタン膜およびタングステン膜を埋め込むことにより、導電性のプラグＰＬＧが形成されている。そして、層間絶縁膜上には、配線Ｌ１が形成されており、この配線Ｌ１とプラグＰＬＧが電気的に接続されている。配線Ｌ１は、例えば、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜の積層膜から形成されている。
【００４２】
以上のようにして、半導体基板１Ｓ上にメモリセルと、周辺回路を構成するＭＩＳＦＥＴが形成されている。
【００４３】
次に、本実施の形態１における特徴点について説明する。本実施の形態１における特徴点はメモリセルの構造にある。具体的には、図１に示すように、コントロールゲート電極ＣＧの角部が削られて逆テーパ形状になっている点が本実施の形態１の特徴である。つまり、メモリセルのコントロールゲート電極ＣＧは矩形形状をしており、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部が逆テーパ形状に加工されている。
【００４４】
これにより、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの半導体基板１Ｓ側の距離を実効的に離すことができる。例えば、メモリセルに対して書き込み動作や消去動作を行なう場合、非選択メモリセルであっても、コントロールゲート電極ＣＧとメモリゲート電極ＭＧには、それぞれ異なる高電位が印加されるため、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間には電位差により電界が生じる。この電界は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの距離が近いほど大きくなる。コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間に発生した電界は、半導体基板１Ｓ内にも入り込む。この結果、半導体基板１Ｓ内に発生しているｐｎ接合を流れるリーク電流に影響を及ぼして、ホットキャリアを発生させる。そして、このホットキャリアが電荷蓄積膜ＥＣに注入されるのである。つまり、非選択メモリセルであっても、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間に高電界が発生し、この高電界が半導体基板１Ｓ内に入り込むことにより、半導体基板１Ｓ内に予期しないホットキャリアが発生する。このホットキャリアが誤って電荷蓄積膜ＥＣに注入されると、非選択メモリセルにおいて、誤書き込みや誤消去が生じることになる。
【００４５】
そこで、本実施の形態１では、メモリセルのコントロールゲート電極ＣＧにおいて、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部を逆テーパ形状に加工しているのである。これにより、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの半導体基板に近い側の距離を実効的に大きくすることができる。この結果、半導体基板１Ｓ内での電界強度を弱めることができ、非選択メモリセルにおいて、ホットキャリアの発生を抑制することができる。つまり、本実施の形態１では、非選択メモリセルでの誤書き込みや誤消去を抑制できる顕著な効果を奏するのである。
【００４６】
特に、メモリセルのコントロールゲート電極ＣＧにおいて、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部を逆テーパ形状に加工することに意味がある。すなわち、本実施の形態１では、半導体基板１Ｓ内で発生する電界の電界強度を弱める必要があることから、コントロールゲート電極ＣＧの角部のうち、半導体基板１Ｓに近い側の角部（言い換えれば、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部）であって、かつ、メモリゲート電極ＭＧ側の角部を逆テーパ形状にすることが重要である。このように構成することにより、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの半導体基板１Ｓ上での距離を実効的に離すことができるので、結果として、半導体基板１Ｓ内の電界強度を弱めることができるのである。
【００４７】
図２は、コントロールゲート電極ＣＧにおいて、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部がそのまま形成されている構造を示す図である。図２に示すように、この場合、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの半導体基板に近い側の距離が距離ＳＡとなっている。
【００４８】
これに対し、図３は、本実施の形態１におけるコントロールゲート電極ＣＧにおいて、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部が逆テーパ形状に加工されている構造を示す図である。図３に示すように、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部を逆テーパ形状に加工することにより、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの半導体基板に近い側の距離を距離ＳＡよりも大きな距離ＳＢとすることができることがわかる。すなわち、本実施の形態１では、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間の半導体基板に近い側の距離を実効的に広げることができるので、半導体基板内での電界強度を抑制できることがわかる。
【００４９】
ここで、本明細書で逆テーパ形状とは図３に示す形状であり、ゲート絶縁膜ＧＯＸに接するコントロールゲート電極ＣＧの底辺と角部とのなす角θが鋭角である形状をいう。別の言い方をすれば、逆テーパ形状とは、コントロールゲート電極ＣＧのゲート絶縁膜ＧＯＸと接する底辺が、コントロールゲート電極ＣＧのメモリゲート電極ＭＧと接する側辺（詳細には、コントロールゲート電極ＣＧと電位障壁膜ＥＶ１が接する辺）よりも内側で終端しており、かつ、側辺も底辺よりも高い位置で終端している状態において、この底辺の終端部ＴＥ１と側辺の終端部ＴＥ２を結ぶ線分で形成される形状をいうものとする。
【００５０】
本実施の形態１におけるメモリセルは上記のように構成されており、以下に、メモリセルの動作について説明する。ここで、図４に示すように、コントロールゲート電極に印加する電圧をＶｃｇ、メモリゲート電極に印加する電圧をＶｍｇとしている。さらに、ソース領域とドレイン領域のそれぞれに印加する電圧をＶｓ、Ｖｄとし、半導体基板（ｐ型ウェル）に印加する電圧をＶｓｕｂとしている。電荷蓄積膜である窒化シリコン膜への電子の注入を「書き込み」、窒化シリコン膜への正孔（ホール）の注入を「消去」と定義する。
【００５１】
まず、書き込み動作について説明する。書き込み動作は、いわゆるソースサイド注入方式（ソースサイドインジェクション方式）と呼ばれるホットエレクトロン書き込みによって行なわれる。書き込み電圧としては、例えば、ソース領域に印加する電圧Ｖｓを５Ｖ、メモリゲート電極に印加する電圧Ｖｍｇを１０Ｖ、コントロールゲート電極に印加する電圧Ｖｃｇを１Ｖとする。そして、ドレイン領域に印加する電圧Ｖｄは書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値とコントロールゲート電極を有する選択トランジスタのしきい値電圧によって決まり、例えば、０．５Ｖ程度となる。ｐ型ウェルＰＷＬ（半導体基板）に印加される電圧Ｖｓｕｂは０Ｖである。本明細書では、書き込み動作時に高電圧を印加する半導体領域をソース領域と呼び、書き込み動作時に低電圧を印加する半導体領域をドレイン領域と統一して呼ぶことにする。例えば、図１を参照すると、メモリゲート電極ＭＧ側の深い高濃度不純物拡散領域ＭＳと浅い低濃度不純物拡散領域ＥＸ１からなる半導体領域がソース領域であり、コントロールゲート電極ＣＧ側の深い高濃度不純物拡散領域ＭＤと浅い低濃度不純物拡散領域ＥＸ１からなる半導体領域がドレイン領域となる。  
【００５２】
このような電圧を印加して書き込み動作を行なう際の電荷の動きを示す。上述したように、ソース領域に印加する電圧Ｖｓとドレイン領域に印加する電圧Ｖｄの間に電位差を与えることにより、ソース領域とドレイン領域との間に形成されるチャネル領域を電子（エレクトロン）が流れる。チャネル領域を流れる電子は、コントロールゲート電極とメモリゲート電極との境界付近下のチャネル領域（ソース領域とドレイン領域との間）で加速されてホットエレクトロンになる。そして、メモリゲート電極に印加した正電圧（Ｖｍｇ＝１０Ｖ）による垂直方向電界で、メモリゲート電極下の窒化シリコン膜（電荷蓄積膜）中にホットエレクトロンが注入される。注入されたホットエレクトロンは、窒化シリコン膜中のトラップ準位に捕獲され、その結果、窒化シリコン膜に電子が蓄積されてメモリトランジスタのしきい値電圧が上昇する。このようにして書き込み動作が行なわれる。
【００５３】
続いて、消去動作について説明する。消去動作は、例えば、バンド間トンネリング現象を使用したＢＴＢＴ（Band to Band Tunneling）消去で行なわれる。ＢＴＢＴ消去では、例えば、メモリゲート電極に印加する電圧Ｖｍｇを−６Ｖ、ソース領域に印加する電圧Ｖｓを６Ｖ、コントロールゲート電極に印加する電圧Ｖｃｇを０Ｖとし、ドレイン領域はオープンとする。これにより、ソース領域とメモリゲート電極との間にかかる電圧によってソース領域端部においてバンド間トンネリング現象で生成された正孔が、ソース領域に印加されている高電圧によって加速されてホットホールとなる。そして、ホットホールの一部がメモリゲート電極に印加された負電圧に引き寄せられ、窒化シリコン膜中に注入される。注入されたホットホールは、窒化シリコン膜内のトラップ準位に捕獲され、メモリトランジスタのしきい値電圧が低下する。このようにして消去動作が行なわれる。
【００５４】
次に、読み出し動作について説明する。読み出しは、ドレイン領域に印加する電圧ＶｄをＶｄｄ（１Ｖ）、ソース領域に印加する電圧Ｖｓを０Ｖ、コントロールゲート電極に印加する電圧ＶｃｇをＶｄｄ（１．５Ｖ）、メモリゲート電極に印加する電圧Ｖｍｇを０Ｖとし、書き込み時と逆方向に電流を流して行う。ドレイン領域に印加する電圧Ｖｄとソース領域に印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１Ｖとして、書き込み時と電流の方向が同じ読み出しを行ってもよい。このとき、メモリセルが書き込み状態にありしきい値電圧が高い場合には、メモリセルに電流が流れない。一方、メモリセルが消去状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。  
【００５５】
このようにメモリセルが書き込み状態にあるか、あるいは、消去状態にあるかをメモリセルに流れる電流の有無を検出することで判別することができる。具体的には、センスアンプによってメモリセルに流れる電流の有無を検出する。例えば、メモリセルに流れる電流の有無を検出するために、基準電流（リファレンス電流）を使用する。つまり、メモリセルが消去状態にある場合、読み出し時に読み出し電流が流れるが、この読み出し電流と基準電流とを比較する。基準電流は、消去状態の読み出し電流よりも低く設定されており、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が大きい場合、メモリセルは消去状態にあると判断できる。一方、メモリセルが書き込み状態にある場合、読み出し電流は流れない。すなわち、読み出し電流と基準電流とを比較した結果、基準電流よりも読み出し電流が小さい場合、メモリセルは書き込み状態にあると判断できる。このようにして読み出し動作を行なうことができる。
【００５６】
以上の通りメモリセルを動作させることができるが、上述したメモリセルの動作は、選択メモリセルの動作である。不揮発性半導体記憶装置には複数のメモリセルが存在し、動作対象となっているメモリセル（選択メモリセル）を選択している場合、動作対象とならないメモリセル（非選択メモリセル）を非選択とする必要がある。以下では、例えば、選択メモリセルの書き込み動作を対象として、このときに非選択となる非選択メモリセルに印加される電圧条件について説明する。
【００５７】
図４に示すように、非選択メモリセルに印加される電圧としては、例えば、ソース領域に印加する電圧Ｖｓを５Ｖ、メモリゲート電極に印加する電圧Ｖｍｇを１０Ｖ、コントロールゲート電極に印加する電圧Ｖｃｇを１Ｖとする。そして、ドレイン領域に印加する電圧Ｖｄは、例えば、１．５Ｖ程度となり、ｐ型ウェルＰＷＬ（半導体基板）に印加される電圧Ｖｓｕｂは０Ｖである。
【００５８】
このとき、図４に示すように、選択メモリセルに印加される電圧条件と非選択メモリセルに印加される電圧条件の相違点は、ドレイン領域に印加される電圧Ｖｄの値である。それ以外の構成要素に印加される電圧は、選択メモリセルと非選択メモリセルで同条件となっている。選択メモリセルと非選択メモリセルでは、ドレイン領域に印加する電圧Ｖｄを変えることで、選択／非選択を切り替えている。
【００５９】
具体的に、選択メモリセルでは、コントロールゲート電極に印加される電圧Ｖｃｇを１Ｖとし、ドレイン領域に印加する電圧Ｖｄを０．５Ｖとしている。このことは、ドレイン領域に印加する電圧Ｖｄを基準とすると、コントロールゲート電極に印加される電圧Ｖｃｇは＋０．５Ｖとなる。つまり、選択メモリセルでは、ドレイン領域に印加されているＶｄに対してコントロールゲート電極に印加されている電圧Ｖｃｇが正電圧となっている。このため、選択メモリセルの選択トランジスタがオンし、書き込み動作が可能な状態となる。
【００６０】
これに対し、非選択メモリセルでは、コントロールゲート電極に印加される電圧Ｖｃｇを１Ｖとし、ドレイン領域に印加する電圧Ｖｄを１．５Ｖとしている。このことは、ドレイン領域に印加する電圧Ｖｄを基準とすると、コントロールゲート電極に印加される電圧Ｖｃｇは−０．５Ｖとなる。つまり、選択メモリセルでは、ドレイン領域に印加されているＶｄに対してコントロールゲート電極に印加されている電圧Ｖｃｇが負電圧となっている。このため、選択メモリセルの選択トランジスタがオフし、書き込み動作が行なわれないようになっている。
【００６１】
このように本実施の形態１では、選択メモリセルと非選択メモリセルとをドレイン領域に印加する電圧Ｖｄを変えることにより選択／非選択を切り替えていることがわかる。このことは、別の見方をすれば、非選択メモリセルにおいて、ドレイン領域に印加される電圧Ｖｄ以外の電圧Ｖｍｇ、Ｖｃｇ、Ｖｓ、Ｖｓｕｂは、選択メモリセルと同様の電圧が印加されることを意味する。このことから、非選択メモリセルにおいては、例えば、誤書き込みに代表されるディスターブが生じることになる。
【００６２】
以下では、非選択メモリセルで生ずるディスターブについて、図１と図４を参照しながら説明する。まず、ソース領域（深い高濃度不純物拡散領域ＭＳと浅い低濃度不純物拡散領域ＥＸ１）に印加される電圧Ｖｓは５Ｖであり、半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）に印加される電圧Ｖｓｕｂは０Ｖである。このとき、ソース領域はｎ型半導体領域であり、半導体基板１Ｓはｐ型半導体領域であることから、ソース領域と半導体基板１Ｓの境界にはｐｎ接合が形成される。そして、いまの場合、ｎ型半導体領域であるソース領域に正電圧（５Ｖ）が印加され、ｐ型半導体領域である半導体基板１Ｓに０Ｖが印加されている。したがって、ソース領域と半導体基板１Ｓで形成されるｐｎ接合には、逆バイアスが印加されていることになり、このｐｎ接合の境界から空乏層が延びる。具体的には、図１において、ソース領域（浅い低濃度不純物拡散領域ＥＸ１）から、メモリゲート電極ＭＧとコントロールゲート電極ＣＧの境界直下の半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）内にまで延びる。
【００６３】
空乏層内ではリーク電流が発生している。一方、非選択メモリセルにおいても、コントロールゲート電極ＣＧに印加される電圧Ｖｃｇは１Ｖであり、メモリゲート電極ＭＧに印加される電圧Ｖｍｇは１０Ｖである。したがって、コントロールゲート電極ＣＧとメモリゲート電極ＭＧには電位差が生じているため、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間には電界が発生している。この電界が半導体基板１Ｓ内の空乏層にまで入り込むと、リーク電流の元となるキャリア（電子や正孔）がこの電界によって加速される。加速したキャリアは半導体基板１Ｓを構成するシリコンに衝突する。このとき、電界が大きくなると、キャリアの加速度も大きくなりシリコンに衝突するエネルギーも大きくなる。この結果、インパクトイオン化現象が発生し電子正孔対が生成される。そして、さらに、生成された電子正孔対が電界によって加速されてシリコンに衝突することにより、インパクトイオン化が連続して生じるようになる。このようにして、エネルギーの高いホットキャリアが多量に生成される。
【００６４】
多量に生成されたホットキャリアのうち、例えば、ホットエレクトロンは、メモリゲート電極ＭＧに印加されている電圧Ｖｍｇ（１０Ｖ）に引き寄せられる。この結果、非選択メモリセルにおいても、半導体基板１Ｓ内に発生したホットエレクトロンが電位障壁膜ＥＶ１を乗り越えて電荷蓄積膜ＥＣに注入される。この現象は、書き込み動作と同様であり、非選択メモリセルにおいても、意図しない誤書き込みが行なわれることになる。この現象がディスターブである。
【００６５】
上述したディスターブの発生メカニズムによれば、半導体基板１Ｓ内に発生する電界を緩和できればディスターブを抑制することができることがわかる。つまり、半導体基板１Ｓ内に入り込む電界が緩和されれば、キャリアの加速が抑制されることになり、インパクトイオン化が抑制される。その結果、ホットキャリアの大量発生を抑制できるので、電荷蓄積膜ＥＣへのホットエレクトロンの注入を防止できるのである。
【００６６】
このとき、半導体基板１Ｓ内に入り込む電界は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧに印加される電圧の電位差に起因するものである。したがって、第１に考えられることは、コントロールゲート電極ＣＧに印加される電圧Ｖｃｇと、メモリゲート電極ＭＧに印加される電圧Ｖｍｇを電位差が小さくなるように設定することである。しかし、本実施の形態１におけるメモリセルの動作では、選択メモリセルと非選択メモリセルとをドレイン領域に印加する電圧Ｖｄを変えることにより選択／非選択を切り替えている。つまり、非選択メモリセルにおいて、ドレイン領域に印加される電圧Ｖｄ以外の電圧Ｖｍｇ、Ｖｃｇ、Ｖｓ、Ｖｓｕｂは、選択メモリセルと同様の電圧が印加されることが前提となる構成であり。コントロールゲート電極ＣＧに印加される電圧Ｖｃｇと、メモリゲート電極に印加される電圧Ｖｍｇを変えることはできない。
【００６７】
そこで、本実施の形態１では、電界は電圧差が生じている構成要素間の距離を大きくすれば緩和されることに着目している。具体的に、本実施の形態１では、図１に示すように、コントロールゲート電極ＣＧの角部が削られて逆テーパ形状になっている点が本実施の形態１の特徴である。つまり、メモリセルのコントロールゲート電極ＣＧは矩形形状をしており、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部が逆テーパ形状に加工されている。これにより、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの半導体基板１Ｓ側の距離を実効的に離すことができる。
【００６８】
この結果、半導体基板１Ｓ内での電界強度を弱めることができ、インパクトイオン化によるホットキャリアの大量発生を抑制することができるのである。つまり、本実施の形態１では、非選択メモリセルでの誤書き込みに代表されるディスターブを抑制できる顕著な効果を奏するのである。したがって、本実施の形態１によれば、半導体装置の信頼性を向上することができる。
【００６９】
なお、本実施の形態１では、ディスターブの例として、非選択メモリセルにおける誤書き込みについて説明したが、誤消去も同様のメカニズムで生じるものであり、誤消去も、半導体基板１Ｓ内に入り込むと電界強度が高くなると頻度が高くなる。このため、本実施の形態１のように、メモリセルのコントロールゲート電極ＣＧにおいて、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部を逆テーパ形状に加工することにより、半導体基板１Ｓ内に入り込む電界の強度を弱める構成は有用である。つまり、本実施の形態１における特徴的構成をとることにより、誤書き込みだけでなく誤消去も抑制することができる顕著な効果を得ることができるのである。
【００７０】
本実施の形態１の特徴は、図１に示すように、メモリセルのコントロールゲート電極ＣＧにおいて、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部を逆テーパ形状に加工している点である。一方、図１に示すように、周辺回路を構成するＭＩＳＦＥＴのゲート電極Ｇの角部は逆テーパ形状に加工しない。すなわち、本実施の形態１では、メモリセルにおいて、コントロールゲート電極のゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部を逆テーパ形状に加工し、かつ、周辺回路を構成するＭＩＳＦＥＴにおいて、ゲート電極Ｇのゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部を逆テーパ形状に加工しないことに特徴がある。つまり、本実施の形態１では、メモリセルのコントロールゲート電極ＣＧと周辺回路を構成するＭＩＳＦＥＴのゲート電極Ｇとを作り分けている点に特徴がある。
【００７１】
以下では、周辺回路を構成するＭＩＳＦＥＴにおいて、ゲート電極Ｇのゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部を逆テーパ形状に加工しない理由について、図１を参照しながら説明する。
【００７２】
第１の理由は、短チャネル効果を抑制するためである。つまり、ゲート電極Ｇの角部を逆テーパ形状にするということは、このゲート電極Ｇの底辺の長さが短くなることを意味している。ゲート電極Ｇの底辺の長さが短くなるということは、ゲート電極Ｇの直下の半導体基板１Ｓに形成されるチャネルの長さ（チャネル長）が短くなることに対応している。このようにチャネル長が短くなると、設計値以上にＭＩＳＦＥＴのしきい値電圧が低下する現象が生じる。この現象は短チャネル効果であり、この短チャネル効果が顕在化すると、ＭＩＳＦＥＴが設計値通りのしきい値電圧を得ることができなくなる。そこで、本実施の形態１では、ディスターブの発生とは無関係な周辺回路では、ゲート電極Ｇの角部を逆テーパ形状に加工していないのである。
【００７３】
さらに、もう１つの第２の理由はドレイン電流（Ｉｄｓ）の低下を抑制するためである。すなわち、ゲート電極Ｇの角部を逆テーパ形状にするということは、ゲート電極Ｇの端部はゲート電極の中央部に比べて半導体基板１Ｓの界面からの距離が大きくなることを意味している。ＭＩＳＦＥＴでは、ゲート電極Ｇと半導体基板１Ｓ（チャネル領域）との間の距離は小さくなるほどドレイン電流を増加させることができる。つまり、半導体基板１Ｓとゲート電極Ｇとの間にはゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸを挟んだゲート電極Ｇと半導体基板１Ｓによりゲート容量が形成される。このゲート容量が大きいほど、チャネルを流れるドレイン電流の大きさを大きくすることができる。なぜなら、ゲート容量が大きくなるということは、この半導体基板１Ｓ（チャネル領域）に蓄積されるキャリア量が大きくなり、このキャリアをドレイン電流に使用することができることを意味しているからである。
【００７４】
したがって、ゲート電極Ｇの角部を逆テーパ形状にすると、半導体基板１Ｓの界面からの距離が大きくなるので、ゲート容量が小さくなる。このことは、半導体基板１Ｓ（チャネル領域）に蓄積されるキャリア量が小さくなり、ゲート電極Ｇにおけるチャネル領域のコントロールが効きづらくなることを意味している。つまり、ゲート電極Ｇの角部を逆テーパ形状にすると、ＭＩＳＦＥＴのドレイン電流が低下するのである。ＭＩＳＦＥＴのドレイン電流が低下するということは、ＭＩＳＦＥＴを設計値通りに動作させることができなくなってしまうことを意味している。そこで、本実施の形態１では、ディスターブの発生とは無関係な周辺回路では、ゲート電極Ｇの角部を逆テーパ形状に加工していないのである。
【００７５】
以上より、本実施の形態１では、メモリセルにおいて、コントロールゲート電極のゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部を逆テーパ形状に加工する一方、周辺回路を構成するＭＩＳＦＥＴにおいて、ゲート電極Ｇのゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部を逆テーパ形状に加工しないように構成しているのである。
【００７６】
本実施の形態１における半導体装置は上記にように構成されており、以下に、その製造方法について図面を参照しながら説明する。図５〜図１３は、本実施の形態１における半導体装置の製造工程を説明する断面図であり、図５〜図１３では、それぞれ左側領域にメモリセル領域が示され、右側領域に周辺回路領域が示されている。
【００７７】
まず、図５に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓの周辺回路領域に素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【００７８】
続いて、メモリセル領域の半導体基板１Ｓ内に不純物を導入してウェル分離層ＮＩＳＯを形成する。ウェル分離層ＮＩＳＯは、半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入することにより形成される。そして、半導体基板１Ｓに不純物を導入することにより、メモリセル領域にｐ型ウェルＰＷＬ１を形成し、周辺回路領域にｐ型ウェルＰＷＬ２を形成する。ｐ型ウェルＰＷＬ１、ＰＷＬ２は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板１Ｓに導入することで形成される。
【００７９】
次に、図６に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００８０】
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００８１】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、本実施の形態１では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。
【００８２】
例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００８３】
次に、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用して形成することができる。その後、フォトリソグラフィ技術およびイオン注入法を使用して、ポリシリコン膜ＰＦ１中にリンや砒素などのｎ型不純物を導入する。
【００８４】
続いて、図７に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜ＰＦ１を加工して、メモリセル領域にコントロールゲート電極ＣＧを形成する。このとき、周辺回路領域はレジスト膜で覆われているため、周辺回路領域に形成されているポリシリコン膜ＰＦ１は加工されずに、そのままの状態になっている。
【００８５】
その後、図８に示すように、半導体基板１Ｓに対して、オーバエッチング処理として等方性エッチングを施す。これにより、メモリセルのコントロールゲート電極ＣＧにおいて、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部を逆テーパ形状に加工することができる。その後、洗浄処理を施すことにより、逆テーパ形状の直下に形成されているゲート絶縁膜ＧＯＸは除去される。
【００８６】
次に、図９に示すように、半導体基板１Ｓ上に、酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２および酸化シリコン膜ＩＦ３からなる積層絶縁膜を形成し、この積層絶縁膜上にポリシリコン膜ＰＦ２を形成する。例えば、酸化シリコン膜ＩＦ１は、熱酸化法やＩＳＳＧ酸化法を使用して形成することができ、窒化シリコン膜ＩＦ２は、ＣＶＤ法を使用して形成することができる。さらに、酸化シリコン膜ＩＦ３は、ＩＳＳＧ酸化法やＣＶＤ法を使用して形成することができる。また、ポリシリコン膜ＰＦ２は、例えば、ＣＶＤ法を使用することにより形成することができる。
【００８７】
続いて、図１０に示すように、異方性エッチングを使用する。これにより、コントロールゲート電極ＣＧの両側の側壁に、サイドウォール形状のポリシリコン膜ＰＦ２が残存する。
【００８８】
その後、図１１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリセル領域において、コントロールゲート電極ＣＧの片側に形成されているサイドウォール形状のポリシリコン膜ＰＦ２を除去する。これにより、コントロールゲート電極ＣＧの片側の側壁だけにサイドウォール形状のポリシリコン膜ＰＦ２が残存する。さらに、積層絶縁膜（酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２、酸化シリコン膜ＩＦ３）をエッチングすることにより、コントロールゲート電極ＣＧの片側の側壁に積層絶縁膜を介してサイドウォール形状のメモリゲート電極ＭＧを形成することができる。このとき、積層絶縁膜は、酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２および酸化シリコン膜ＩＦ３からなるが、これらの膜は、例えば、酸化シリコン膜ＩＦ１が電位障壁膜ＥＶ１となり、窒化シリコン膜ＩＦ２が電荷蓄積膜ＥＣとなる。さらに、酸化シリコン膜ＩＦ３が電位障壁膜ＥＶ２となる。
【００８９】
次に、図１２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、周辺回路領域に形成されているポリシリコン膜ＰＦ１を加工する。これにより、周辺回路領域に、ポリシリコン膜ＰＦ１からなるゲート電極Ｇを形成することができる。
【００９０】
続いて、図１３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル領域では、コントロールゲート電極ＣＧとメモリゲート電極ＭＧに整合した浅い低濃度不純物拡散領域ＥＸ１を形成する。浅い低濃度不純物拡散領域ＥＸ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。一方、周辺回路領域では、ゲート電極Ｇに整合した浅い低濃度不純物拡散領域ＥＸ２を形成する。この浅い低濃度不純物拡散領域ＥＸ２もｎ型不純物を導入したｎ型半導体領域である。
【００９１】
その後、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷを形成する。メモリセル領域においては、コントロールゲート電極ＣＧの側壁およびメモリゲート電極ＭＧの側壁にサイドウォールＳＷが形成される。同様に、周辺回路領域においては、ゲート電極Ｇの両側の側壁にサイドウォールＳＷが形成される。これらのサイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【００９２】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル領域にサイドウォールＳＷに整合した深い高濃度不純物拡散領域ＭＳ、ＭＤを形成する。深い高濃度不純物拡散領域ＭＳ、ＭＤは、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域ＭＳ、ＭＤと浅い低濃度不純物拡散領域ＥＸ１によってメモリセルのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＭＳ、ＭＤで形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００９３】
一方、周辺回路領域にサイドウォールＳＷに整合した深い高濃度不純物拡散領域Ｓ１、Ｄ１を形成する。深い高濃度不純物拡散領域Ｓ１、Ｄ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域Ｓ１、Ｄ１と浅い低濃度不純物拡散領域ＥＸ２によってＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域Ｓ１、Ｄ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００９４】
このようにして、深い高濃度不純物拡散領域ＭＳ、ＭＤ、Ｓ１、Ｄ１を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【００９５】
次に、半導体基板１Ｓ上にコバルト膜を形成した後、熱処理を施すことにより、メモリセル領域においては、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを構成するポリシリコン膜ＰＦ１、ＰＦ２とコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧはそれぞれポリシリコン膜ＰＦ１、ＰＦ２とコバルトシリサイド膜ＣＳの積層構造となる。同様に、高濃度不純物拡散領域ＭＳ、ＭＤの表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。
【００９６】
一方、周辺回路領域においても、ゲート電極Ｇを構成するポリシリコン膜ＰＦ１の表面にコバルトシリサイド膜ＣＳが形成される。これにより、ゲート電極Ｇはポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳから構成されることになる。同様に、高濃度不純物拡散領域Ｓ１、Ｄ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。なお、本実施の形態１では、コバルトシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜ＣＳに代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
【００９７】
以上のようにして半導体基板１Ｓのメモリセル領域に複数のメモリセルを形成し、周辺回路領域に複数のＭＩＳＦＥＴを形成することができる。
【００９８】
次に、配線工程について図１を参照しながら説明する。図１に示すように、半導体基板１Ｓの主面上に層間絶縁膜を形成する。この層間絶縁膜は、例えば、窒化シリコン膜ＳＮと酸化シリコン膜ＴＳから形成される。その後、層間絶縁膜の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【００９９】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜にコンタクトホールＣＮＴを形成する。例えば、メモリセル領域と周辺回路領域にコンタクトホールＣＮＴが形成される。
【０１００】
その後、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１０１】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧを形成することができる。
【０１０２】
次に、層間絶縁膜およびプラグＰＬＧ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。さらに、配線Ｌ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を形成することができる。
【０１０３】
なお、本実施の形態１では、配線Ｌ１をアルミニウムを主体とする導体膜を使用して形成する場合を例示したが、銅を主体とする導体膜で形成しても良い。その場合の配線構造は、層間絶縁膜に溝を形成し、溝内に銅を主成分とする導体膜を埋め込むようにして形成することができる（ダマシン法）。
【０１０４】
（実施の形態２）
前記実施の形態１では、図１に示すように、メモリセルのコントロールゲート電極ＣＧにおいて、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部を逆テーパ形状に加工する点に特徴点があった。本実施の形態２では、図１４に示すように、メモリセルのコントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に形成される電位障壁膜ＥＶ１の膜厚を、メモリゲート電極ＭＧと半導体基板１Ｓ（ｐ型ウェルＰＷＬ１）の間に形成される電位障壁膜ＥＶ１の膜厚よりも厚く形成する点に特徴がある。本実施の形態２におけるその他の構成は、前記実施の形態１とほぼ同様であるため、異なる本実施の形態２の特徴点について説明する。
【０１０５】
図１４は、本実施の形態２における半導体装置の構成を示す断面図である。具体的に、メモリセル領域に形成されているメモリセルと、周辺回路領域に形成されているＭＩＳＦＥＴが図示されている。図１４において、本実施の形態２の特徴は、電位障壁膜ＥＶ１の膜厚にある。例えば、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に形成されている電位障壁膜ＥＶ１の膜厚は、メモリゲート電極ＭＧと半導体基板１Ｓの間に形成されている電位障壁膜ＥＶ１の膜厚よりも厚くなっている。
【０１０６】
このように構成することにより、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの半導体基板１Ｓ側の距離を実効的に離すことができる。この結果、半導体基板１Ｓ内での電界強度を弱めることができ、インパクトイオン化によるホットキャリアの大量発生を抑制することができるのである。つまり、本実施の形態２でも前記実施の形態１と同様に、非選択メモリセルでの誤書き込みに代表されるディスターブを抑制できる顕著な効果を奏するのである。
【０１０７】
さらに、本実施の形態２では、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に形成されている電位障壁膜ＥＶ１の膜厚は、メモリゲート電極ＭＧと半導体基板１Ｓの間に形成されている電位障壁膜ＥＶ１の膜厚よりも厚くするとともに、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に形成されている電位障壁膜ＥＶ１の膜厚を半導体基板１Ｓに近づくにつれて大きくしている。
【０１０８】
図１５は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間を拡大して示す図である。図１５に示すように、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間には、電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２が形成されている。このとき、コントロールゲート電極ＣＧに直接接触している電位障壁膜ＥＶ１の膜厚がコントロールゲート電極ＣＧの高さによって相違している。具体的には、図１５に示すように、コントロールゲート電極ＣＧの上部における電位障壁膜ＥＶ１の膜厚は膜厚ａであり、コントロールゲート電極ＣＧの下部における電位障壁膜ＥＶ１の膜厚は膜厚ａよりも厚い膜厚ｂとなっている。すなわち、コントロールゲート電極ＣＧの下部には半導体基板があることから、コントロールゲート電極ＣＧの下部における電位障壁膜ＥＶ１の膜厚を厚くする（膜厚ｂ）ことにより、半導体基板に近い領域において、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の距離を大きくすることができる。このことは、半導体基板に入り込む電界を緩和することを意味し、この結果、非選択メモリセルでの誤書き込みに代表されるディスターブを抑制できるのである。
【０１０９】
ここで、本実施の形態２では、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に形成される電位障壁膜ＥＶ１の膜厚だけを厚くしているが、製造工程の簡素化を考えれば、メモリゲート電極ＭＧと半導体基板１Ｓの間に形成される電位障壁膜ＥＶ１の膜厚も同じように厚くればよいと考えることができる。
【０１１０】
しかし、メモリゲート電極ＭＧと半導体基板１Ｓの間に形成される電位障壁膜ＥＶ１、電荷蓄積膜ＥＣおよび電位障壁膜ＥＶ２は、メモリセルへの書き込み動作や消去動作で使用される重要な機能を有する膜であり、その膜厚は、所定の性能を実現するように設計されている。したがって、メモリゲート電極ＭＧと半導体基板１Ｓの間に形成される電位障壁膜ＥＶ１の膜厚を設計値から厚く変更することは、メモリセルの動作を設計値通りに実現する観点から困難である。
【０１１１】
これに対し、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に形成される電位障壁膜ＥＶ１は、直接メモリセルへの書き込み動作や消去動作に重要な影響を及ぼす膜ではないため、比較的膜厚の設定に自由度がある。
【０１１２】
そこで、本実施の形態２では、非選択メモリセルでのディスターブを抑制するため、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に形成されている電位障壁膜ＥＶ１の膜厚を、メモリゲート電極ＭＧと半導体基板１Ｓの間に形成されている電位障壁膜ＥＶ１の膜厚よりも厚く形成しているのである。さらに、本実施の形態２では、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に形成されている電位障壁膜ＥＶ１の膜厚を半導体基板１Ｓに近づくにつれて大きくしている。
【０１１３】
これにより、本実施の形態２によれば、半導体基板に近い領域において、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の距離を大きくすることができるのである。このことは、半導体基板に入り込む電界を緩和することを意味し、この結果、非選択メモリセルでの誤書き込みに代表されるディスターブを抑制できることを意味している。
【０１１４】
本実施の形態２における半導体装置は上記のように構成されており、以下に、その製造方法について説明する。図５〜図７に示す工程までは、前記実施の形態１と同様である。
【０１１５】
次に、図１６に示すように、半導体基板１Ｓ上に酸化シリコン膜ＯＸ１を形成する。酸化シリコン膜ＯＸ１は、例えば、ＣＶＤ法を使用することにより形成することができる。その後、図１７に示すように、酸化シリコン膜ＯＸ１に対して異方性エッチングを実施する。これにより、メモリセル領域では、コントロールゲート電極ＣＧの側壁にサイドウォール形状の酸化シリコン膜ＯＸ１を残存させることができる。これにより、コントロールゲート電極ＣＧの側壁に形成されている酸化シリコン膜ＯＸ１の膜厚を半導体基板１Ｓに近づくにつれて大きくすることができる。
【０１１６】
次に、図１８に示すように、半導体基板１Ｓ上に、酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２および酸化シリコン膜ＩＦ３からなる積層絶縁膜を形成し、この積層絶縁膜上にポリシリコン膜ＰＦ２を形成する。例えば、酸化シリコン膜ＩＦ１は、熱酸化法やＩＳＳＧ酸化法を使用して形成することができ、窒化シリコン膜ＩＦ２は、ＣＶＤ法を使用して形成することができる。さらに、酸化シリコン膜ＩＦ３は、ＩＳＳＧ酸化法やＣＶＤ法を使用して形成することができる。また、ポリシリコン膜ＰＦ２は、例えば、ＣＶＤ法を使用することにより形成することができる。このとき、酸化シリコン膜ＯＸ１と酸化シリコン膜ＩＦ１とは同じ種類の膜であるから、以下に示す工程では、一体的に酸化シリコン膜ＩＦ１と記載することにする。この結果、一体的な酸化シリコン膜ＩＦ１は、サイドウォール形状の酸化シリコン膜ＯＸ１の形状を反映して、膜厚が半導体基板１Ｓに近づくにつれて大きくなるように形成されることになる。
【０１１７】
続いて、図１９に示すように、異方性エッチングを使用する。これにより、コントロールゲート電極ＣＧの両側の側壁に、サイドウォール形状のポリシリコン膜ＰＦ２が残存する。
【０１１８】
その後、図２０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリセル領域において、コントロールゲート電極ＣＧの片側に形成されているサイドウォール形状のポリシリコン膜ＰＦ２を除去する。これにより、コントロールゲート電極ＣＧの片側の側壁だけにサイドウォール形状のポリシリコン膜ＰＦ２が残存する。さらに、積層絶縁膜（酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２、酸化シリコン膜ＩＦ３）をエッチングすることにより、コントロールゲート電極ＣＧの片側の側壁に積層絶縁膜を介してサイドウォール形状のメモリゲート電極ＭＧを形成することができる。このとき、積層絶縁膜は、酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２および酸化シリコン膜ＩＦ３からなるが、これらの膜は、例えば、酸化シリコン膜ＩＦ１が電位障壁膜ＥＶ１となり、窒化シリコン膜ＩＦ２が電荷蓄積膜ＥＣとなる。さらに、酸化シリコン膜ＩＦ３が電位障壁膜ＥＶ２となる。したがって、電位障壁膜ＥＶ１は、サイドウォール形状の酸化シリコン膜ＯＸ１の形状を反映して、膜厚が半導体基板１Ｓに近づくにつれて大きくなるように形成される。
【０１１９】
次に、図２１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、周辺回路領域に形成されているポリシリコン膜ＰＦ１を加工する。これにより、周辺回路領域に、ポリシリコン膜ＰＦ１からなるゲート電極Ｇを形成することができる。
【０１２０】
続いて、図２２に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル領域では、コントロールゲート電極ＣＧとメモリゲート電極ＭＧに整合した浅い低濃度不純物拡散領域ＥＸ１を形成する。浅い低濃度不純物拡散領域ＥＸ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。一方、周辺回路領域では、ゲート電極Ｇに整合した浅い低濃度不純物拡散領域ＥＸ２を形成する。この浅い低濃度不純物拡散領域ＥＸ２もｎ型不純物を導入したｎ型半導体領域である。
【０１２１】
その後、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷを形成する。メモリセル領域においては、コントロールゲート電極ＣＧの側壁およびメモリゲート電極ＭＧの側壁にサイドウォールＳＷが形成される。同様に、周辺回路領域においては、ゲート電極Ｇの両側の側壁にサイドウォールＳＷが形成される。これらのサイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【０１２２】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル領域にサイドウォールＳＷに整合した深い高濃度不純物拡散領域ＭＳ、ＭＤを形成する。深い高濃度不純物拡散領域ＭＳ、ＭＤは、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域ＭＳ、ＭＤと浅い低濃度不純物拡散領域ＥＸ１によってメモリセルのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＭＳ、ＭＤで形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１２３】
一方、周辺回路領域にサイドウォールＳＷに整合した深い高濃度不純物拡散領域Ｓ１、Ｄ１を形成する。深い高濃度不純物拡散領域Ｓ１、Ｄ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域Ｓ１、Ｄ１と浅い低濃度不純物拡散領域ＥＸ２によってＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域Ｓ１、Ｄ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１２４】
このようにして、深い高濃度不純物拡散領域ＭＳ、ＭＤ、Ｓ１、Ｄ１を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１２５】
次に、半導体基板１Ｓ上にコバルト膜を形成した後、熱処理を施すことにより、メモリセル領域においては、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを構成するポリシリコン膜ＰＦ１、ＰＦ２とコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧはそれぞれポリシリコン膜ＰＦ１、ＰＦ２とコバルトシリサイド膜ＣＳの積層構造となる。同様に、高濃度不純物拡散領域ＭＳ、ＭＤの表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。
【０１２６】
一方、周辺回路領域においても、ゲート電極Ｇを構成するポリシリコン膜ＰＦ１の表面にコバルトシリサイド膜ＣＳが形成される。これにより、ゲート電極Ｇはポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳから構成されることになる。同様に、高濃度不純物拡散領域Ｓ１、Ｄ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。なお、本実施の形態１では、コバルトシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜ＣＳに代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
【０１２７】
以上のようにして半導体基板１Ｓのメモリセル領域に複数のメモリセルを形成し、周辺回路領域に複数のＭＩＳＦＥＴを形成することができる。
【０１２８】
次に、配線工程について図１４を参照しながら説明する。図１４に示すように、半導体基板１Ｓの主面上に層間絶縁膜を形成する。この層間絶縁膜は、例えば、窒化シリコン膜ＳＮと酸化シリコン膜ＴＳから形成される。その後、層間絶縁膜の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１２９】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜にコンタクトホールＣＮＴを形成する。例えば、メモリセル領域と周辺回路領域にコンタクトホールＣＮＴが形成される。
【０１３０】
その後、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１３１】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧを形成することができる。
【０１３２】
次に、層間絶縁膜およびプラグＰＬＧ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。さらに、配線Ｌ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態２における半導体装置を形成することができる。
【０１３３】
（実施の形態３）
本実施の形態３は、前記実施の形態１と前記実施の形態２を組み合わせたものである。図２３は、本実施の形態３における半導体装置の構成を示す断面図である。図２３において、本実施の形態３における半導体装置の構成は、前記実施の形態１とほぼ同様であり、異なる特徴構成について説明する。
【０１３４】
具体的に、図２３に示すように、本実施の形態３における半導体装置の特徴は、前記実施の形態１と同じように、メモリセルのコントロールゲート電極ＣＧにおいて、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部を逆テーパ形状に加工している。さらに、本実施の形態３における半導体装置の特徴は、前記実施の形態２と同じように、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に形成されている電位障壁膜ＥＶ１の膜厚を、メモリゲート電極ＭＧと半導体基板１Ｓの間に形成されている電位障壁膜ＥＶ１の膜厚よりも厚く形成し、かつ、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に形成されている電位障壁膜ＥＶ１の膜厚を半導体基板１Ｓに近づくにつれて大きくしていることにある。
【０１３５】
これにより、本実施の形態３によれば、半導体基板に近い領域において、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の距離を大きくすることができるのである。このことは、半導体基板１Ｓに入り込む電界を緩和することを意味し、この結果、非選択メモリセルでの誤書き込みに代表されるディスターブを抑制できる。つまり、本実施の形態３によれば、前記実施の形態１の特徴と、前記実施の形態２の特徴を兼ね備えることにより、さらに、半導体基板１Ｓに近い側のコントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の距離を実効的に離すことができるので、半導体基板１Ｓ内に入り込む電界強度を緩和できるのである。したがって、本実施の形態３によれば、非選択メモリセルでのディスターブを抑制することができ、半導体装置の信頼性を向上することができる。
【０１３６】
本実施の形態３における半導体装置は上記のように構成されており、その製造方法は、前記実施の形態１の製造方法と、前記実施の形態２の製造方法を組み合わせたものである。したがって、その詳細な説明は省略する。以上のようにして、本実施の形態３における半導体装置を製造することができる。
【０１３７】
（実施の形態４）
本実施の形態４における半導体装置の構成は、前記実施の形態３における半導体装置の構成とほぼ同様である。
【０１３８】
図２４は、本実施の形態４における半導体装置の構成を示す断面図である。図２４に示す本実施の形態４における半導体装置と、図２３に示す前記実施の形態３における半導体装置の相違点は、前記実施の形態３では、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に形成される電位障壁膜ＥＶ１の膜厚が半導体基板１Ｓに近づくにつれて大きくなっているのに対し、本実施の形態４では、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に形成される電位障壁膜ＥＶ１の膜厚がコントロールゲート電極ＣＧの上部から下部にわたって一定である点である。このように構成されている本実施の形態４においても、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に形成されている電位障壁膜ＥＶ１の膜厚を、メモリゲート電極ＭＧと半導体基板１Ｓの間に形成されている電位障壁膜ＥＶ１の膜厚よりも厚く形成している点は、前記実施の形態３と同様である。したがって、本実施の形態４でも、前記実施の形態３と同様に、前記実施の形態１の特徴と、前記実施の形態２の特徴を兼ね備えることになるので、半導体基板１Ｓに近い側のコントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の距離を実効的に離すことができる。このため、半導体基板１Ｓ内に入り込む電界強度を緩和できるのである。したがって、本実施の形態４によれば、非選択メモリセルでのディスターブを抑制することができ、半導体装置の信頼性を向上することができる。
【０１３９】
本実施の形態４では、コントロールゲート電極ＣＧとメモリゲート電極ＭＧの間に形成されている電位障壁膜ＥＶ１の膜厚を、メモリゲート電極ＭＧと半導体基板１Ｓの間に形成されている電位障壁膜ＥＶ１の膜厚よりも厚く形成する方法として、増速酸化現象を利用している。つまり、ポリシリコン膜を酸化する際、ポリシリコン膜中にリンなどの導電型不純物の濃度が高くなると、ポリシリコン膜の表面に形成される酸化シリコン膜の膜厚を厚くすることができる現象を利用している。したがって、本実施の形態４では、図２４に示すコントロールゲート電極ＣＧに導入されているリン（ｎ型不純物）の濃度は高くなっており、コントロールゲート電極ＣＧに導入されているリン（ｎ型不純物）の濃度は、例えば、周辺回路領域に形成されるＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴ）のゲート電極Ｇに導入されるリン（ｎ型不純物）の濃度よりも高くなっている。
【０１４０】
以下に、この増速酸化現象を使用した半導体装置の製造方法について説明する。図５〜図６に示す工程までは、前記実施の形態１と同様である。
【０１４１】
次に、図２５に示すように、イオン注入法を使用することにより、半導体基板１Ｓ上に形成したポリシリコン膜ＰＦ１に、例えば、リンなどのｎ型不純物を導入する。このとき、リンは、メモリセル領域に形成されているポリシリコン膜ＰＦ１内だけでなく、周辺回路領域に形成されているポリシリコン膜ＰＦ１内にも導入される。ただし、メモリセル領域に形成されているポリシリコン膜ＰＦ１に導入されるリンの濃度は、周辺回路領域に形成されているポリシリコン膜ＰＦ１に導入されるリンの濃度よりも高濃度となっている。
【０１４２】
続いて、図２６に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜ＰＦ１を加工して、メモリセル領域にコントロールゲート電極ＣＧを形成する。このとき、周辺回路領域はレジスト膜で覆われているため、周辺回路領域に形成されているポリシリコン膜ＰＦ１は加工されずに、そのままの状態になっている。
【０１４３】
その後、図２７に示すように、半導体基板１Ｓに対して、オーバエッチング処理として等方性エッチングを施す。これにより、メモリセルのコントロールゲート電極ＣＧにおいて、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部を逆テーパ形状に加工することができる。その後、洗浄処理を施すことにより、逆テーパ形状の直下に形成されているゲート絶縁膜ＧＯＸは除去される。
【０１４４】
次に、図２８に示すように、半導体基板１Ｓ上に、酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２および酸化シリコン膜ＩＦ３からなる積層絶縁膜を形成し、この積層絶縁膜上にポリシリコン膜ＰＦ２を形成する。例えば、酸化シリコン膜ＩＦ１は、熱酸化法やＩＳＳＧ酸化法を使用して形成することができ、窒化シリコン膜ＩＦ２は、ＣＶＤ法を使用して形成することができる。さらに、酸化シリコン膜ＩＦ３は、ＩＳＳＧ酸化法やＣＶＤ法を使用して形成することができる。また、ポリシリコン膜ＰＦ２は、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１４５】
このとき、半導体基板１Ｓ上に酸化シリコン膜ＩＦ１を形成する工程に着目する。酸化シリコン膜ＩＦ１は、半導体基板１Ｓの表面にも形成されるとともに、コントロールゲート電極ＣＧの表面にも形成される。ここで、本実施の形態４では、コントロールゲート電極ＣＧを構成するポリシリコン膜中に多量のリンが導入されているため、増速酸化現象が生じる。すなわち、半導体基板１Ｓよりもコントロールゲート電極ＣＧ内に多量のリンが導入されていることから、増速酸化現象により、半導体基板１Ｓの表面に形成される酸化シリコン膜ＩＦ１の膜厚に比べて、コントロールゲート電極ＣＧの表面に形成される酸化シリコン膜ＩＦ１の膜厚が厚くなる。これにより、コントロールゲート電極ＣＧの側壁に形成される酸化シリコン膜ＩＦ１の膜厚が充分に厚く形成されるのである。
【０１４６】
本実施の形態４では、増速酸化現象を利用することにより、コントロールゲート電極ＣＧの側壁に形成される酸化シリコン膜ＩＦ１の膜厚を、半導体基板１Ｓの表面に形成される酸化シリコン膜ＩＦ１の膜厚よりも厚くしている。したがって、コントロールゲート電極ＣＧの側壁に充分厚く均一な膜厚の酸化シリコン膜ＩＦ１が形成される。これに対し、前記実施の形態２では、コントロールゲート電極ＣＧの側壁にサイドウォール形状の酸化シリコン膜ＯＸ１（図１７参照）を形成した後に、酸化シリコン膜ＩＦ１を形成している。サイドウォール形状をした酸化シリコン膜ＯＸ１の膜厚は、コントロールゲート電極ＣＧの上部よりも下部の方が厚くなる。したがって、前記実施の形態２では、このサイドウォール形状を反映して酸化シリコン膜ＩＦ１が形成されるので、コントロールゲート電極ＣＧの側壁に形成される酸化シリコン膜ＩＦ１の膜厚は、コントロールゲート電極ＣＧの上部から下部に進むにつれて厚くなるように形成される。このように本実施の形態４と前記実施の形態２では、コントロールゲート電極ＣＧの側壁に形成されている酸化シリコン膜ＩＦ１の膜厚を、半導体基板１Ｓの表面に形成されている酸化シリコン膜ＩＦ１の膜厚よりも厚く形成する点は同じであるが、その製造方法の相違により、コントロールゲート電極ＣＧの側壁に形成されている酸化シリコン膜ＩＦ１の膜厚構成が異なるのである。
【０１４７】
続いて、図２９に示すように、異方性エッチングを使用する。これにより、メモリセル領域では、ポリシリコン膜ＰＦ２が異方性エッチングされて、コントロールゲート電極ＣＧの両側の側壁に、サイドウォール形状のポリシリコン膜ＰＦ２が残存する。
【０１４８】
その後、図３０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、メモリセル領域において、コントロールゲート電極ＣＧの片側に形成されているサイドウォール形状のポリシリコン膜ＰＦ２を除去する。これにより、コントロールゲート電極ＣＧの片側の側壁だけにサイドウォール形状のポリシリコン膜ＰＦ２が残存する。さらに、積層絶縁膜（酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２、酸化シリコン膜ＩＦ３）をエッチングすることにより、コントロールゲート電極ＣＧの片側の側壁に積層絶縁膜を介してサイドウォール形状のメモリゲート電極ＭＧを形成することができる。このとき、積層絶縁膜は、酸化シリコン膜ＩＦ１、窒化シリコン膜ＩＦ２および酸化シリコン膜ＩＦ３からなるが、これらの膜は、例えば、酸化シリコン膜ＩＦ１が電位障壁膜ＥＶ１となり、窒化シリコン膜ＩＦ２が電荷蓄積膜ＥＣとなる。さらに、酸化シリコン膜ＩＦ３が電位障壁膜ＥＶ２となる。
【０１４９】
次に、図３１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、周辺回路領域に形成されているポリシリコン膜ＰＦ１を加工する。これにより、周辺回路領域に、ポリシリコン膜ＰＦ１からなるゲート電極Ｇを形成することができる。
【０１５０】
続いて、図３２に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル領域では、コントロールゲート電極ＣＧとメモリゲート電極ＭＧに整合した浅い低濃度不純物拡散領域ＥＸ１を形成する。浅い低濃度不純物拡散領域ＥＸ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。一方、周辺回路領域では、ゲート電極Ｇに整合した浅い低濃度不純物拡散領域ＥＸ２を形成する。この浅い低濃度不純物拡散領域ＥＸ２もｎ型不純物を導入したｎ型半導体領域である。
【０１５１】
その後、半導体基板１Ｓ上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォールＳＷを形成する。メモリセル領域においては、コントロールゲート電極ＣＧの側壁およびメモリゲート電極ＭＧの側壁にサイドウォールＳＷが形成される。同様に、周辺回路領域においては、ゲート電極Ｇの両側の側壁にサイドウォールＳＷが形成される。これらのサイドウォールＳＷは、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォールＳＷを形成してもよい。
【０１５２】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル領域にサイドウォールＳＷに整合した深い高濃度不純物拡散領域ＭＳ、ＭＤを形成する。深い高濃度不純物拡散領域ＭＳ、ＭＤは、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域ＭＳ、ＭＤと浅い低濃度不純物拡散領域ＥＸ１によってメモリセルのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ１と深い高濃度不純物拡散領域ＭＳ、ＭＤで形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１５３】
一方、周辺回路領域にサイドウォールＳＷに整合した深い高濃度不純物拡散領域Ｓ１、Ｄ１を形成する。深い高濃度不純物拡散領域Ｓ１、Ｄ１は、リンや砒素などのｎ型不純物を導入したｎ型半導体領域である。この深い高濃度不純物拡散領域Ｓ１、Ｄ１と浅い低濃度不純物拡散領域ＥＸ２によってＭＩＳＦＥＴのソース領域あるいはドレイン領域が形成される。このようにソース領域とドレイン領域を浅い低濃度不純物拡散領域ＥＸ２と深い高濃度不純物拡散領域Ｓ１、Ｄ１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【０１５４】
このようにして、深い高濃度不純物拡散領域ＭＳ、ＭＤ、Ｓ１、Ｄ１を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【０１５５】
次に、半導体基板１Ｓ上にコバルト膜を形成した後、熱処理を施すことにより、メモリセル領域においては、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを構成するポリシリコン膜ＰＦ１、ＰＦ２とコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧはそれぞれポリシリコン膜ＰＦ１、ＰＦ２とコバルトシリサイド膜ＣＳの積層構造となる。同様に、高濃度不純物拡散領域ＭＳ、ＭＤの表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。
【０１５６】
一方、周辺回路領域においても、ゲート電極Ｇを構成するポリシリコン膜ＰＦ１の表面にコバルトシリサイド膜ＣＳが形成される。これにより、ゲート電極Ｇはポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳから構成されることになる。同様に、高濃度不純物拡散領域Ｓ１、Ｄ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。なお、本実施の形態１では、コバルトシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜ＣＳに代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
【０１５７】
以上のようにして半導体基板１Ｓのメモリセル領域に複数のメモリセルを形成し、周辺回路領域に複数のＭＩＳＦＥＴを形成することができる。
【０１５８】
次に、配線工程について図２４を参照しながら説明する。図２４に示すように、半導体基板１Ｓの主面上に層間絶縁膜を形成する。この層間絶縁膜は、例えば、窒化シリコン膜ＳＮと酸化シリコン膜ＴＳから形成される。その後、層間絶縁膜の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１５９】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜にコンタクトホールＣＮＴを形成する。例えば、メモリセル領域と周辺回路領域にコンタクトホールＣＮＴが形成される。
【０１６０】
その後、コンタクトホールＣＮＴの底面および内壁を含む層間絶縁膜上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１６１】
そして、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を除去することにより、プラグＰＬＧを形成することができる。
【０１６２】
次に、層間絶縁膜およびプラグＰＬＧ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線Ｌ１を形成する。さらに、配線Ｌ１の上層に配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態４における半導体装置を形成することができる。
【０１６３】
（実施の形態５）
前記実施の形態１〜４では、メモリセルの構造として、コントロールゲート電極の側壁にサイドウォール形状のメモリゲート電極を形成したスプリットゲート型メモリセルについて説明した。本実施の形態５では、メモリセルの構造として、コントロールゲート電極の側壁にメモリゲート電極を形成するが、このメモリゲート電極がコントロールゲート電極に一部が乗り上げている構造のスプリットゲート型メモリセルについて説明する。
【０１６４】
図３３は、本実施の形態５における半導体装置の構成を示す断面図である。図３３に示すように、メモリセル領域に形成されているメモリセルは、コントロールゲート電極ＣＧの側壁にメモリゲート電極ＭＧが形成されており、このメモリゲート電極の一部がコントロールゲート電極ＣＧ上に乗り上げている構造をしている。
【０１６５】
このようにメモリゲート電極ＭＧの一部がコントロールゲート電極ＣＧ上に乗り上げているメモリセルにおいても、メモリゲート電極ＭＧがサイドウォール形状をしているメモリセルと同様に、非選択メモリセルにおけるディスターブが問題となる。
【０１６６】
そこで、本実施の形態５における半導体装置にも、前記実施の形態１〜４において説明した技術的思想を適用することにより、半導体基板１Ｓに近い側のコントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の距離を実効的に離すことができる。これにより、半導体基板１Ｓ内に入り込む電界強度を緩和することができ、非選択メモリセルでのディスターブを抑制することができる。したがって、本実施の形態５においても半導体装置の信頼性を向上することができる。
【０１６７】
なお、図３３では、例えば、本実施の形態５における半導体装置に、前記実施の形態１における技術的思想を適用する例が示されている。具体的に、メモリセルのコントロールゲート電極ＣＧにおいて、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部を逆テーパ形状に加工する構造が示されているが、さらに、本実施の形態５における半導体装置に、前記実施の形態２〜４における技術的思想も適用することもできる。
【０１６８】
本実施の形態５における半導体装置の製造方法も、前記実施の形態１〜４の製造工程を応用することができる。本実施の形態５の製造方法は、メモリゲート電極ＭＧの加工工程が異なる点を除いて前記実施の形態１〜４と同様である。特に、前記実施の形態１〜４の特徴点は、メモリゲート電極ＭＧを加工する前の工程で実施されるものであり、この工程は、本実施の形態５における半導体装置の製造工程に容易に組み込むことができる。
【０１６９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１７０】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１７１】
【図１】本発明の実施の形態１における半導体装置の構成を示す断面図である。
【図２】コントロールゲート電極において、ゲート絶縁膜に接する辺の端部に形成される角部がそのまま形成されている構造を示す図である。
【図３】実施の形態１におけるコントロールゲート電極において、ゲート絶縁膜に接する辺の端部に形成される角部が逆テーパ形状に加工されている構造を示す図である。
【図４】実施の形態１におけるメモリセルの動作条件を示す図である。
【図５】本発明の実施の形態１における半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】本発明の実施の形態２における半導体装置の構成を示す断面図である。
【図１５】図１４の一部を拡大した断面図である。
【図１６】本発明の実施の形態２における半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】本発明の実施の形態３における半導体装置の構成を示す断面図である。
【図２４】本発明の実施の形態４における半導体装置の構成を示す断面図である。
【図２５】実施の形態４における半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】本発明の実施の形態５における半導体装置の構成を示す断面図である。
【符号の説明】
【０１７２】
１Ｓ  半導体基板
ＣＧ  コントロールゲート電極
ＣＮＴ  コンタクトホール
ＣＳ  コバルトシリサイド膜
Ｄ１  深い高濃度不純物拡散領域
ＥＣ  電荷蓄積膜
ＥＶ１  電位障壁膜
ＥＶ２  電位障壁膜
ＥＸ１  浅い低濃度不純物拡散領域
ＥＸ２  浅い低濃度不純物拡散領域
Ｇ  ゲート電極
ＧＯＸ  ゲート絶縁膜
ＩＦ１  酸化シリコン膜
ＩＦ２  窒化シリコン膜
ＩＦ３  酸化シリコン膜
Ｌ１  配線
ＭＤ  深い高濃度不純物拡散領域
ＭＧ  メモリゲート電極
ＭＳ  深い高濃度不純物拡散領域
ＮＩＳＯ  ウェル分離層
ＯＸ１  酸化シリコン膜
ＰＦ１  ポリシリコン膜
ＰＦ２  ポリシリコン膜
ＰＬＧ  プラグ
ＰＷＬ１  ｐ型ウェル
ＰＷＬ２  ｐ型ウェル
Ｓ１  深い高濃度不純物拡散領域
ＳＡ  距離
ＳＢ  距離
ＳＮ  窒化シリコン膜
ＳＴＩ  素子分離領域
ＳＷ  サイドウォール
ＴＳ  酸化シリコン膜
Ｖｃｇ  電圧
Ｖｄ  電圧
Ｖｍｇ  電圧
Ｖｓ  電圧
Ｖｓｕｂ  電圧
【図１】
2010108976.tif 000003
【図２】
2010108976.tif 000004
【図３】
2010108976.tif 000005
【図４】
2010108976.tif 000006
【図５】
2010108976.tif 000007
【図６】
2010108976.tif 000008
【図７】
2010108976.tif 000009
【図８】
2010108976.tif 000010
【図９】
2010108976.tif 000011
【図１０】
2010108976.tif 000012
【図１１】
2010108976.tif 000013
【図１２】
2010108976.tif 000014
【図１３】
2010108976.tif 000015
【図１４】
2010108976.tif 000016
【図１５】
2010108976.tif 000017
【図１６】
2010108976.tif 000018
【図１７】
2010108976.tif 000019
【図１８】
2010108976.tif 000020
【図１９】
2010108976.tif 000021
【図２０】
2010108976.tif 000022
【図２１】
2010108976.tif 000023
【図２２】
2010108976.tif 000024
【図２３】
2010108976.tif 000025
【図２４】
2010108976.tif 000026
【図２５】
2010108976.tif 000027
【図２６】
2010108976.tif 000028
【図２７】
2010108976.tif 000029
【図２８】
2010108976.tif 000030
【図２９】
2010108976.tif 000031
【図３０】
2010108976.tif 000032
【図３１】
2010108976.tif 000033
【図３２】
2010108976.tif 000034
【図３３】
2010108976.tif 000035