(57)【要約】【課題】ヒステリシスを抑えることができ、再現性が高く、信頼性の高い測定結果を得ることを可能とした半導体装置の検査方法及び半導体装置の検査プログラムを提供する。【解決手段】フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１０を有する半導体装置の検査方法であって、ゲート電極６にゲート電圧Ｖｇが印加されると共に、ソース領域７ａとドレイン領域７ｂとの間にドレイン電圧Ｖｄが印加されて当該間でドレイン電流Ｉｄが流れている状態をボディ領域９の電位が安定するまで維持する第１の工程と、ボディ領域９の電位が安定した後でＭＯＳＦＥＴ１０の伝達特性を測定する第２の工程と、を含む。【選択図】図４
2010190690.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上の半導体層に形成されたトランジスタを備え、
前記トランジスタは、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側方下の前記半導体層に形成されたソース領域又はドレイン領域と、を有し、
前記半導体層のうちの前記ソース領域と前記ドレイン領域とに挟まれたボディ領域は電気的に浮遊している状態に置かれ、且つ、前記ゲート電極に閾値電圧以上の電圧が印加されたときに前記ボディ領域が部分的に空乏化する半導体装置の検査方法であって、
前記ゲート電極に第１の電圧が印加されると共に、ソース領域とドレイン領域との間に第２の電圧が印加されて当該間で電流が流れている状態を前記ボディ領域の電位が安定するまで維持する第１の工程と、
前記ボディ領域の電位が安定した後で前記トランジスタの電気的特性を測定する第２の工程と、を含むことを特徴とする半導体装置の検査方法。
【請求項２】
前記第１の工程では、当該電気的特性として前記トランジスタの伝達特性を測定することを特徴とする請求項１に記載の半導体装置の検査方法。
【請求項３】
前記トランジスタはｎチャネル型であり、
前記第１の工程では、前記第１の電圧として正電圧を前記ゲート電極に印加し、
前記第２の工程では、
前記正電圧の値を徐々に小さくしながら前記トランジスタの伝達特性を測定することを特徴とする請求項２に記載の半導体装置の検査方法。
【請求項４】
前記トランジスタはｐチャネル型であり、
前記第１の工程では、前記第１の電圧として負電圧を前記ゲート電極に印加し、
前記第２の工程では、
前記負電圧の絶対値を徐々に小さくしながら前記トランジスタの伝達特性を測定することを特徴とする請求項２に記載の半導体装置の検査方法。
【請求項５】
絶縁層上の半導体層に形成されたトランジスタを備え、
前記トランジスタは、
前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側方下の前記半導体層に形成されたソース領域又はドレイン領域と、を有し、
前記半導体層のうちの前記ソース領域と前記ドレイン領域とに挟まれたボディ領域は電気的に浮遊している状態に置かれ、且つ、前記ゲート電極に閾値電圧以上の電圧が印加されたときに前記ボディ領域が部分的に空乏化する半導体装置の検査プログラムであって、
前記ゲート電極に第１の電圧が印加されると共に、ソース領域とドレイン領域との間に第２の電圧が印加されて当該間で電流が流れている状態を前記ボディ領域の電位が安定するまで維持する第１のステップと、
前記ボディ領域の電位が安定した後で前記トランジスタの電気的特性を測定する第２のステップと、をコンピュータに実行させることを特徴とする半導体装置の検査プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の検査方法及び半導体装置の検査プログラムに関する。
【背景技術】
【０００２】
従来から  ＳＯＩ構造（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）を有するＭＯＳＦＥＴが知られている（例えば、特許文献１、２を参照。）。ここで、ＳＯＩ構造とは、絶縁膜上にシリコン薄膜（ＳＯＩ層）を積層した構造であり、ＳＯＩ構造を有するＭＯＳＦＥＴ（以下、ＳＯＩ−ＭＯＳＦＥＴともいう。）とは、このＳＯＩ層に形成されたＭＯＳＦＥＴのことである。ＳＯＩ−ＭＯＳＦＥＴは、接合容量の低減と、低閾値電圧による動作電圧の低下とを可能にするという特徴を有し、低消費電力による動作が要求される各種回路を実現する技術として注目されている。
【０００３】
このようなＳＯＩ−ＭＯＳＦＥＴには、バルク型のＭＯＳＦＥＴのチャネル領域に相当する領域に、シリコン層からなるボディ領域が形成されている。このボディ領域に、ソース領域とドレイン領域との間を移動するキャリアが存在する中性領域があるか否かによって、ＳＯＩ−ＭＯＳＦＥＴの特性は異なったものとなる。ここで、ボディ領域に中性領域が存在するものは部分空乏型（ＰＤ：Ｐａｒｔｉａｌｌｙ  Ｄｅｐｌｅｔｅｄ）と呼ばれ、中性領域が存在しないものは完全空乏型（ＦＤ：Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ）と呼ばれている。
【０００４】
完全空乏型のＳＯＩ−ＭＯＳＦＥＴ（以下、ＦＤ−ＳＯＩ−ＭＯＳＦＥＴともいう。）は、バルク型と比べてＳ値が小さいため、オフ（ｏｆｆ）リーク電流を増加させずに閾値電圧を低く設定することができ、低消費電力化に適している。その反面、ＳＯＩ層に要求される薄膜化が厳しく、膜厚の均一化が難しいため、閾値電圧がばらつき易いというデメリットがある。これに対して、部分空乏型のＳＯＩ−ＭＯＳＦＥＴ（以下、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴともいう。）は、ＳＯＩ層の膜厚に製造上のマージンがあり、バルク型と同じプロセスを使うことができる、という大きな利点がある。また、完全空乏型と同様、接合容量も低いため、高速動作、低消費電力が可能である。
【０００５】
さらに、ＳＯＩ−ＭＯＳＦＥＴには、ボディ領域をソース領域に電気的に接続してその電位を固定したもの（いわゆる、ボディタイ型）と、ボディ領域を他の領域と電気的に接続しないでその電位を浮遊させたもの（いわゆる、フローティングボディ型）とがある。ソースタイ型はキャリアの逃げ場があるので空乏層が拡がりやすく、その特性はバルク型に近いものとなる。一方、フローティングボディ型はキャリアの逃げ場がないので空乏層は拡がりにくく、その特性は完全空乏型に近いものとなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−４４４４０号公報
【特許文献２】特開２００２−１１１００５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、ＰＤ−ＳＯＩ−ＭＯＳＦＥＴのうち、ソースタイ型のＩｄ−Ｖｇ特性はヒステリシスを示さないが、フローティングボディ型の伝達特性はヒステリシスを示す。ここで、Ｉｄとはソース領域とドレイン領域との間に印加される電圧（即ち、ドレイン電圧）のことであり、Ｖｇとはゲート電極に印加される電圧（即ち、ゲート電圧）のことである。Ｉｄ−Ｖｇ特性は、電流−電圧特性、又は、伝達特性とも呼ばれている。また、ヒステリシス（即ち、ヒストリー効果）とは、ＭＯＳＦＥＴの状態が、現在印加されている電圧だけでなく、過去に印加された電圧に依存して変化する性質のことである。
【０００８】
図９（ａ）及び（ｂ）は、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴの伝達特性について、その課題を示す図（その１）である。図９（ａ）の横軸はゲート電圧（Ｖｇ）を示し、縦軸はドレイン電流（Ｉｄ）を示す。ここでは、図９（ｂ）に示すように、ソース領域とドレイン領域との間にドレイン電圧Ｖｄ＝０．５［Ｖ］を印加し、この状態でゲート電極にゲート電圧Ｖｇを印加した。ゲート電圧Ｖｇは、−２［Ｖ］から２［Ｖ］まで徐々に大きくし（過程Ｉ´）、その後、２［Ｖ］から−２［Ｖ］まで徐々に小さくした（過程ＩＩ´）。尚、本発明では、ソースとドレインの間の電圧（ドレイン電圧）は、インパクトイオナイゼーション発生が無視できる低電圧領域で、駆動電圧はおおよそ０．８［Ｖ］以下である。
【０００９】
図９（ａ）に示すように、伝達特性の線形領域において、過程Ｉ´と過程ＩＩ´は一致していない。例えば、Ｖｇ＝０〜０．５［Ｖ］付近では、ゲート電圧Ｖｇが同一の値であっても、ドレイン電流Ｉｄは過程Ｉ´の方が過程ＩＩ´よりも大きい。このように、フローティングボディ型の伝達特性はヒステリシスを示す。
ここで、本発明者の知見によれば、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴにおいて、伝達特性が示すヒステリシスはその測定方法に依存して変化する。即ち、ヒステリシスの特性は固定されたものではなく、測定方法の違いによってヒステリシスの特性自体が変化する。
【００１０】
図１０は、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴの伝達特性について、その課題を示す図（その２）である。図１０の横軸はゲート電圧（Ｖｇ）を示し、縦軸はドレイン電流（Ｉｄ）を示す。ここでは、ソース領域とドレイン領域との間にドレイン電圧Ｖｄ＝０．４［Ｖ］を印加し、この状態でゲート電極にゲート電圧Ｖｇを印加した。ゲート電圧Ｖｇは、０［Ｖ］から０．４［Ｖ］まで徐々に大きくし（過程Ｉ´）、その後、０．４［Ｖ］から０［Ｖ］まで徐々に小さくした（過程ＩＩ´）。
【００１１】
例えば図９（ａ）で示したように、ゲート電圧を閾値電圧の数倍以上の大きさに設定した場合は、過程Ｉ´と過程ＩＩ´の経路が異なっていても、測定の始点と終点はほぼ一致し、同じヒステリシスが繰り返される。これに対して、ゲート電圧を閾値電圧と同程度の大きさにしか設定することができない場合（即ち、低ゲート駆動電圧の場合）には、図１０に示すようなヒステリシスとなる。即ち、ゲート電圧Ｖｇを０［Ｖ］から０．４［Ｖ］まで徐々に大きくしてＭＯＳＦＥＴをオン（Ｏｎ）させ、その後、ゲート電圧Ｖｇを０．４［Ｖ］から０［Ｖ］まで徐々に小さくしてＭＯＳＦＥＴをオフ（Ｏｆｆ）させても、ドレイン電流Ｉｄは当初の値に戻らない。つまり、始点と終点が一致しない。これは、過程Ｉ、ＩＩを通る間にヒステリシス自体が変化したことを意味する。
【００１２】
また、このようなヒステリシスの変化は、ゲート電圧Ｖｇの変化速度にも依存して現れる。例えば、図１０の過程Ｉにおいて、ゲート電圧Ｖｇを４００ｍＶ／ｓｅｃの速度で大きくする場合と、ゲート電圧Ｖｇを２００ｍＶ／ｓｅｃの速度で大きくする場合とを比較すると、２００ｍＶ／ｓｅｃの方が測定値は大きい。つまり、２００ｍＶ／ｓｅｃの方が、ＭＯＳＦＥＴの閾値電圧の絶対値は小さい値となる。
【００１３】
このように、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴでは、測定方法に依存してヒステリシス自体が変化してしまうため、その測定結果は再現性や信頼性に乏しかった。それゆえ、上記のＭＯＳＦＥＴを含む集積回路を設計する際は、ヒステリシスが変化し得る範囲を把握し、把握した範囲内で伝達特性が最も好ましくない値となる場合（即ち、最悪の場合）に合わせて、回路設計を行うしかなかった。
そこで、本発明はこのような課題に鑑みてなされたものであって、ヒステリシスを抑えることができ、再現性が高く、信頼性の高い測定結果を得ることを可能とした半導体装置の検査方法及び半導体装置の検査プログラムの提供を目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の一形態に係る半導体装置の検査方法は、絶縁層上の半導体層に形成されたトランジスタを備え、前記トランジスタは、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側方下の前記半導体層に形成されたソース領域又はドレイン領域と、を有し、前記半導体層のうちの前記ソース領域と前記ドレイン領域とに挟まれたボディ領域は電気的に浮遊している状態に置かれ、且つ、前記ゲート電極に閾値電圧以上の電圧が印加されたときに前記ボディ領域が部分的に空乏化する半導体装置の検査方法であって、前記ゲート電極に第１の電圧が印加されると共に、ソース領域とドレイン領域との間に第２の電圧が印加されて当該間で電流が流れている状態を前記ボディ領域の電位が安定するまで維持する第１の工程と、前記ボディ領域の電位が安定した後で前記トランジスタの電気的特性を測定する第２の工程と、を含むことを特徴とするものである。
【００１５】
ここで、「ボディ領域は電気的に浮遊している状態に置かれ」とは、即ち、フローティングボディ型のことを意味する。また、「ゲート電極に閾値電圧以上の電圧が印加されたときにボディ領域が部分的に空乏化する」とは、即ち、部分空乏型のことを意味する。さらに、「ゲート電極に第１の電圧を印加すると共に、ソース領域とドレイン領域との間に第２の電圧を印加して当該間で電流が流れている状態」とは、即ち、トランジスタがオン（Ｏｎ）している状態のことである。
このような方法であれば、トランジスタの電気的特性を測定する際に、ボディ領域の空乏層は十分に広がり、ソース領域とボディ領域との接合には逆バイアスが印加され、接合を流れる電流が小さいため、空乏層と中性領域（即ち、ボディ領域において多数キャリアが分布している領域）の広がり具合は安定しているので、ヒステリシスを抑えることができる。従って、再現性が高く、信頼性の高い測定結果を得ることができる。
【００１６】
また、上記の方法において、前記第１の工程では、当該電気的特性として前記トランジスタの伝達特性を測定しても良い。ここで、「伝達特性」は電流−電圧特性と呼ぶこともでき、例えばＩＤ−Ｖｇ特性のことである。ＩＤはソース領域とドレイン領域との間を流れる電流（即ち、ドレイン電流）であり、Ｖｇはゲート電極に印加される電圧（即ち、ゲート電圧）のことである。このような方法であれば、ヒステリシスを抑えつつトランジスタの伝達特性を測定することができる。
また、上記の方法において、前記トランジスタはｎチャネル型であり、前記第１の工程では、前記第１の電圧として正電圧を前記ゲート電極に印加し、前記第２の工程では、前記正電圧の値を徐々に小さくしながら前記トランジスタの伝達特性を測定しても良い。このような方法であれば、ｎチャネル型トランジスタの伝達特性を効率良く測定することができる。
【００１７】
また、上記の方法において、前記トランジスタはｐチャネル型であり、前記第１の工程では、前記第１の電圧として負電圧を前記ゲート電極に印加し、前記第２の工程では、前記負電圧の絶対値を徐々に小さくしながら前記トランジスタの伝達特性を測定しても良い。このような方法であれば、ｐチャネル型トランジスタの伝達特性を効率良く測定することができる。
【００１８】
本発明の一形態に係る半導体装置の検査プログラムは、絶縁層上の半導体層に形成されたトランジスタを備え、前記トランジスタは、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側方下の前記半導体層に形成されたソース領域又はドレイン領域と、を有し、前記半導体層のうちの前記ソース領域と前記ドレイン領域とに挟まれたボディ領域は電気的に浮遊している状態に置かれ、且つ、前記ゲート電極に閾値電圧以上の電圧が印加されたときに前記ボディ領域が部分的に空乏化する半導体装置の検査プログラムであって、前記ゲート電極に第１の電圧が印加されると共に、ソース領域とドレイン領域との間に第２の電圧が印加されて当該間で電流が流れている状態を前記ボディ領域の電位が安定するまで維持する第１のステップと、前記ボディ領域の電位が安定した後で前記トランジスタの電気的特性を測定する第２のステップと、をコンピュータに実行させることを特徴とするものである。
【００１９】
このような構成であれば、トランジスタの電気的特性を測定するに際して、ボディ領域に形成される空乏層を十分に広げることができ、空乏層と中性領域（即ち、ボディ領域において多数キャリアが分布している領域）の広がり具合が安定してから測定を開始することができる。これにより、ヒステリシスを抑えつつ上記の電気的特性を測定することができるので、再現性が高く、信頼性の高い測定結果を得ることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態において検査の対象となる半導体装置の構成例を示す図。
【図２】実施形態に係る半導体装置の検査方法を示すフローチャート。
【図３】検査時のボディ領域９の状態を示す図（その１）。
【図４】検査時のボディ領域９の状態を示す図（その２）。
【図５】検査時のボディ領域９の状態を示す図（その３）。
【図６】実施形態に係る検査方法を用いて伝達特性を実際に測定した結果を示す図。
【図７】オン電流とオフリーク電流を実際に測定した結果を示す図。
【図８】実施形態に係る検査装置２０の構成例を示す図。
【図９】課題を示す図（その１）。
【図１０】課題を示す図（その２）。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
まず始めに、本発明の実施形態において検査の対象となる半導体装置の構成例を説明する。
【００２２】
図１は、検査の対象となる半導体装置の構成例を示す断面図である。この半導体装置は、例えば図１に示すようなＭＯＳＦＥＴ１０を集積回路の一部として有する。図１に示すように、このＭＯＳＦＥＴ１０は、支持基板１と、支持基板１上に形成された絶縁層２と、絶縁層２上に形成されたシリコン薄膜（ＳＯＩ層）３と、を含むＳＯＩ基板４に形成されたものであり、ＳＯＩ３層上にゲート絶縁膜５を介して形成されたゲート電極６と、ゲート電極６の側方下のＳＯＩ層３に形成されたソース領域７ａ又はドレイン領域７ｂと、を有する。このＭＯＳＦＥＴ１０は、断面視でＳＯＩ層３の下方が絶縁層２で覆われると共に、その側方が素子分離絶縁膜８で囲まれており、周囲から分離されている。また、ＳＯＩ層３のうちのソース領域７ａとドレイン領域７ｂとに挟まれたボディ領域９は、他の端子等に接続されておらず、電気的に浮遊した状態に置かれている（即ち、フローティングボディ型）。さらに、ゲート電極６に閾値電圧以上の電圧が印加されたときにボディ領域９が部分的に空乏化するようになっている（即ち、部分空乏型）。つまり、図１に示すＭＯＳＦＥＴ１０は、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴである。このＭＯＳＦＥＴ１０は、ソース領域７ａ及びドレイン領域７ｂがｎ型（即ち、ｎチャネル型ＭＯＳＦＥＴ）、又は、ｐ型（即ち、ｐチャネル型ＭＯＳＦＥＴ）のどちらであっても良い。
【００２３】
次に、図１に示したＭＯＳＦＥＴ１０の電気的特性を測定する方法について説明する。ここでは、図１に示したＭＯＳＦＥＴ１０が例えばｎチャネル型であり、電気的特性として、ＩＤ−ＶＧ特性（即ち、伝達特性）を測定する場合について説明する。
図２は、本発明の実施形態に係る半導体装置の検査方法を示すフローチャートである。また、図３（ａ）〜図５（ｂ）は検査時のボディ領域９の状態を示す図であり、これらのうちの各図（ａ）は空乏層９ａと中性領域９ｂの広がり具合を示す概念図であり、各図（ｂ）はボディ領域９を２点鎖線で切断したときの切断面におけるポテンシャルエネルギー分布を深さ方向に沿って示した図である。図３（ｂ）、図４（ｂ）及び図５（ｂ）において、横軸はポテンシャルエネルギーを示し、縦軸はボディ領域９の表面からの深さを示している。φ０は電圧が加わっていない初期のＭＯＳＦＥＴ１０の表面ポテンシャルである。φｆはボディのフェルミレベルＥｆの関数で、ｑ・Ｅｆ＝Ｅｆ−Ｅｉである。ここでＥｉはイントリンジックシリコンフェルミレベル、ｑは電子の電荷量である。２φｆはしきい値電圧に相当する。
【００２４】
まず、図２のステップ（Ｓ）１では、ゲート電極６にゲート電圧Ｖｇを印加すると共に、ソース領域７ａとドレイン領域７ｂとの間にドレイン電圧Ｖｄを印加する。ゲート電圧Ｖｇとドレイン電圧Ｖｄは共に、直流電圧（即ち、周期的に方向が変化しない電圧）である。ここでは、ソース領域とドレイン領域との間にドレイン電圧Ｖｄ＝０．５［Ｖ］を印加し、この状態でゲート電圧Ｖｇを例えば０［Ｖ］から０．４［Ｖ］まで徐々に大きくする。すると、図３（ａ）に示すように、ボディ領域９において空乏層９ａは大きくなって下方へ広がり、その分だけ中性領域９ｂは小さくなる。また、図３（ｂ）に示すように、ボディ領域９のポテンシャルエネルギー（即ち、電位）も全体的に上昇する（過程Ｉ）。
【００２５】
次に、ゲート電圧Ｖｇが０．４［Ｖ］に達したら、図２のステップ（Ｓ）２へ進む。ステップ（Ｓ）２では、前記の状態（即ち、Ｖｄ＝０．５［Ｖ］、Ｖｇ＝０．４［Ｖ］）を例えば数秒間維持し続ける。この数秒間は、ボディ領域９に形成される空乏層９ａを十分に広げ、空乏層９ａと中性領域（即ち、ボディ領域において多数キャリアが分布している領域）９ｂの広がり具合を安定させるための所要時間である。つまり、ボディ領域９の電位を安定させるための所要時間である。
【００２６】
この電位の安定について詳しく説明する。このステップ（Ｓ）２における初期の段階では、ボディ領域９の電位はソース領域７ａの電位よりも高くなっている。このため、図４（ａ）及び（ｂ）において、例えばｐ型であるボディ領域９と例えばｎ型であるソース領域７ａとの間のｐｎ接合には順方向のバイアスが働き、ソース領域７ａから中性領域９ｂに電子ｅが流れ込む。その結果、中性領域９ｂにおいて電子ｅと多数キャリアであるホールｈとが再結合してホールｈが減少し、中性領域９ｂが小さくなる（即ち、空乏層９ａが拡がる）ため、中性領域９ｂの電位が徐々に下がる。この中性領域９ｂへの電子ｅの流れ込みは、中性領域９ｂの電位がソース領域７ａの電位とほぼ同じ大きさになるまで続く。中性領域９ｂの電位とソース領域７ａの電位がほぼ同じ大きさになると、順方向のバイアスが働かなくなるので電子ｅの流れ込みが止まり、中性領域９ｂの縮小も止まる。つまり、空乏層９ａと中性領域９ｂとが平衡状態となり、ボディ領域９の電位が安定する（過程ＩＩ）。
【００２７】
次に、ボディ領域９の電位が安定したら、図２のステップ（Ｓ）３へ進む。ステップ（Ｓ）３では、ＭＯＳＦＥＴ１０について、伝達特性の測定を開始する。ここでは、ステップ（Ｓ）２で印加していたゲート電圧Ｖｇの値を徐々に減らしながら、ソース領域７ａとドレイン領域７ｂとの間を流れるドレイン電流Ｉｄの値を測定する。例えば、ソース領域７ａとドレイン領域７ｂとの間にドレイン電圧Ｖｄ＝０．５［Ｖ］を印加している状態で、ゲート電圧Ｖｇを例えば０．４［Ｖ］から０［Ｖ］まで徐々に小さくする。すると、図５（ａ）及び（ｂ）に示すように、ボディ領域９の電位は全体的に下降する（過程ＩＩＩ）。この過程ＩＩＩでは、中性領域９ｂの電位はソース領域７ａの電位よりも低くなり、ボディ領域９とソース領域７ａとの間のｐｎ接合には逆方向のバイアスが働くので、ソース領域７ａと中性領域９ｂとの間で電荷ｅの移動はほとんど起こらない。そのため、中性領域９ｂの大きさはほとんど変化しない。空乏層９ａとの中性領域９ｂと平衡状態を維持したまま、ボディ領域９の電位は全体的に下降する。
【００２８】
次に、上記の測定の続きとして、ゲート電圧Ｖｇの値を徐々に増やしながら、ソース領域７ａとドレイン領域７ｂとの間を流れるドレイン電流Ｉｄの値を測定する。例えば、ソース領域７ａとドレイン領域７ｂとの間にドレイン電圧Ｖｄ＝０．５［Ｖ］を印加している状態で、ゲート電圧Ｖｇを例えば０［Ｖ］から０．４［Ｖ］まで徐々に大きくする。即ち、ゲート電圧Ｖｇを元の値に戻す。すると、図５（ａ）及び（ｂ）に示すように、ボディ領域９の電位は全体的に上昇する（過程ＩＶ）。この過程ＩＶでも、ボディ領域９とソース領域７ａとの間のｐｎ接合には逆方向のバイアスが働くので、ソース領域７ａと中性領域９ｂとの間で電荷ｅの移動はほとんどない。そのため、中性領域９ｂの大きさにほとんど変化はなく、空乏層９ａと中性領域９ｂとの平衡状態を維持したまま、ボディ領域９の電位は全体的に上昇する。
【００２９】
図６は、上記の方法により、伝達特性を実際に測定した結果を示す図である。図６の横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。図６に示すように、過程ＩＩＩと過程ＩＶとの間で測定値の差は小さい。また、ゲート電圧Ｖｇを０．４［Ｖ］から０［Ｖ］まで徐々に小さくしてＭＯＳＦＥＴ１０をオフ（Ｏｆｆ）させ、その後、ゲート電圧Ｖｇを０［Ｖ］から０．４［Ｖ］まで徐々に大きくしてＭＯＳＦＥＴ１０をオン（Ｏｎ）させると、ドレイン電流Ｉｄは当初の値にほぼ戻る。このことから、例えば図１０と比べて、ヒステリシスを抑制できていることがわかる。
【００３０】
なお、図４に示した過程ＩＩにおいて、空乏層９ａと中性領域９ｂとが平衡状態に到達したか否かは、オン電流（即ち、ＭＯＳＦＥＴ１０がオンしているときのドレイン電流Ｉｄ）の変化量又はオフリーク電流（即ち、ＭＯＳＦＥＴ１０がオフしているときのドレイン電流Ｉｄ）の変化量から判断することができる。これは、順方向のバイアスによるソース領域７ａから中性領域９ｂへ電子ｅが流れ込んでいる間、ボディ中性領域９ｂの多数キャリアであるホール数が変化し、ボディ電位も変化、実質上のＭＯＳＦＥＴの閾値電圧も変化することにより、オン電流、オフ電流が変化する。一方、電子ｅの流れ込みが止まれば、オン電流とオフリーク電流はそれぞれ安定した値となる。この点について、本発明者が行った実験結果を示す。
【００３１】
図７（ａ）は、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１０を連続してオン、オフさせたときのオン電流とオフリーク電流を実際に測定した結果を示す図である。図７（ａ）の横軸は時間を示し、縦軸はオン電流を示す。また、図７（ｂ）の横軸は時間を示し、縦軸はオフリーク電流を示す。ここでは、ゲート電極６とドレイン領域７ｂとを電気的に接続（即ち、短絡）すると共に、ゲート・ソース間に電圧Ｖｇｓ＝０．４Ｖを５００ｍｓｅｃ間隔で印加した。
【００３２】
図７（ａ）に示すように、電圧Ｖｇｓのパルスの印加を開始すると、オン電流はパルスに合わせて徐々に減少していき、約１０秒が経過した後はその値が安定したものとなった。また、オン電流に見られるヒステリシスも約１０秒が経過した後はほとんど見られなくなった。同様に、図７（ｂ）に示すように、電圧Ｖｇｓのパルスの印加を開始すると、オフリーク電流はパルスに合わせて徐々に減少していき、約１０秒が経過した後はその値が安定したものとなった。また、オフリーク電流に見られるヒステリシスも約１０秒が経過した後はほとんど見られなくなった。
【００３３】
次に、上述した半導体装置の検査方法を実行可能な、半導体装置の検査装置について説明する。
図８は、本発明の実施形態に係る検査装置２０の構成例を示す概念図である。図８に示すように、この検査装置２０は、ウエーハＷ上に形成された集積回路のパッド電極に探針（以下、プローブ針ともいう。）２２ａを接触させて、集積回路の電気的特性を検査するための装置である。この検査装置２０は、例えば、ステージ２１と、プローブカード２２と、パフォーマンスボード２３と、テスタ２４と、を含んで構成されている。
【００３４】
これらの中で、ステージ２１は、ウエーハＷを支持すると共に、支持したウエーハＷを水平方向（即ち、Ｘ軸方向、Ｙ軸方向）と、垂直方向（即ち、Ｚ軸方向）に移動させるものである。また、プローブカード２２は、平面視で円盤形状の基板を有し、この基板の中央部には平面視で円形の貫通穴が設けられている。ここで、プローブカード２２が有する基板の貫通穴の周囲には複数のプローブ針２２ａが取付けられており、これらプローブ針２２ａの先端は貫通穴の下方（即ち、ステージ２１の方向）に向かって延びている。このようなプローブカード２２は、例えばパフォーマンスボード２３を介してテスタ２４に装着されている。
また、テスタ２４は、インターフェース２５と、電圧印加部２６と、電流測定部２７と、制御部２８と、データ格納部２９と、を含んで構成されている。
【００３５】
これらの中では、インターフェース２５は、パフォーマンスボード２３とテスタ２４内の各部との間を仲介して、両者の間で授受される電気信号の形や大きさを調整するための装置である。また、電圧印加部２６は、例えばゲート電圧Ｖｇや、ドレイン電圧Ｖｄを発生させる装置である。電流測定部２７は、例えばドレイン電流Ｉｄを測定する装置である。制御部２８は、例えばＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）等からなるコンピュータである。データ格納部２９は、例えばＲＯＭ、ＲＡＭ又はハードディスク等を含んで構成される記憶装置である。図８に示すように、電圧印加部２６、電流測定部２７、データ格納部２９はそれぞれ制御部２８に接続されており、制御部２８から制御信号を受けてそれぞれが動作するようになっている。そして、この検査装置２０は、例えば図２のフローチャートに示されたステップ（Ｓ）１〜３を制御部２８に実行させる検査用のプログラムがデータ格納部２９に格納されている。この検査用のプログラムを制御部２８が実行することによって、検査装置２０は上述した伝達特性の測定を行い、この測定により得られた結果（即ち、測定結果）をデータ格納部２９に記憶させる。
【００３６】
このように、本発明の実施形態によれば、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１０の伝達特性を測定する際に、ボディ領域９の空乏層９ａは十分に広がり、空乏層９ａと中性領域９ｂの広がり具合が安定しているので、ヒステリシスを抑えることができる。即ち、上記の過程ＩＩＩ、ＩＶでは、ｐ型の中性領域９ｂの電位がｎ型のソース領域７ａの電位よりも低く、ソース領域７ａから中性領域９ｂへの電子ｅの移動がほとんど無いので、ヒステリシスを抑えることができる。従って、再現性が高く、信頼性の高い測定結果を得ることができる。
【００３７】
また、得られた測定結果を、集積回路を設計する際の指針としたり、製造管理における指針としたりすることができる。例えば、上記の測定方法では、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１０を、ボディ領域９の電位をソース領域７ａの電位よりも下げた状態で動作させている（図６の過程ＩＩＩ、ＩＶを参照。）。従って、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１０を有し、このＭＯＳＦＥＴ１０が上記の状態（即ち、ボディ領域９の電位をソース領域７ａの電位よりも下げた状態）で動作するような集積回路を設計（若しくは、製造）する場合には、モニタリング時の状態と実回路での動作時の状態とがほぼ同じとなるため、上記の測定結果は極めて有用な指針となり得る。
【００３８】
この実施形態では、フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１０が本発明の「トランジスタ」に対応し、ＳＯＩ層３が本発明の「半導体層」に対応している。また、ゲート電圧Ｖｇが本発明の「第１の電圧」に対応し、ドレイン電圧Ｖｄが本発明の「第２の電圧」に対応し、伝達特性が本発明の「電気的特性」に対応している。
なお、上記の実施形態では、図２〜図８を参照しながら、ＭＯＳＦＥＴ１０がｎチャネル型である場合を例に挙げて、その伝達特性を測定する方法について説明した。しかしながら、これら図２〜図８を参照した各説明において、測定の対象とするＭＯＳＦＥＴ１０は、ｎチャネル型に限定されず、ｐチャネル型であっても良い。その場合は、上記の各説明において、ゲート電圧Ｖｇ及びドレイン電圧Ｖｄの各極性をそれぞれ正から負に反転させれば良い。
【００３９】
例えば、図２のステップ（Ｓ）１では、ドレイン電圧Ｖｄ＝−０．５［Ｖ］を印加し、この状態でゲート電圧Ｖｇを０［Ｖ］から−０．４［Ｖ］までその絶対値を徐々に大きくする（過程Ｉ）。次に、図２のステップ（Ｓ）２では、前記の状態（即ち、Ｖｄ＝−０．５［Ｖ］、Ｖｇ＝−０．４［Ｖ］）を数秒間維持し続ける（過程ＩＩ）。そして、図２のステップ（Ｓ）３では、ドレイン電圧Ｖｄ＝−０．５［Ｖ］を印加している状態で、ゲート電圧Ｖｇを−０．４［Ｖ］から０［Ｖ］までその絶対値を徐々に小さし（過程ＩＩＩ）、続いて、ゲート電圧Ｖｇを例えば０［Ｖ］から−０．４［Ｖ］までその絶対値を徐々に大きくする（過程ＩＶ）。また、これら過程ＩＩＩ、ＩＶの間にドレイン電流Ｉｄの値を測定する。
これにより、ｐチャネル型のＭＯＳＦＥＴ１０の伝達特性を得ることができる。過程ＩＩＩ、ＩＶでは、ｎ型の中性領域９ｂの電位がｐ型のソース領域７の電位よりも高く、ソース領域７ａから中性領域９ｂへのホールｈの移動がほとんど無いので、ヒステリシスを抑えることができる。従って、再現性が高く、信頼性の高い測定結果を得ることができる。
【符号の説明】
【００４０】
１  支持基板、２  絶縁層、３  ＳＯＩ層、４  ＳＯＩ基板、５  ゲート絶縁膜、６  ゲート電極、７ａ  ソース領域、７ｂ  ドレイン領域、８  素子分離絶縁膜、９  ボディ領域、９ａ  空乏層、９ｂ  中性領域、１０  フローティングボディ型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ、２０  検査装置、２１  ステージ、２２  プローブカード、２２ａ  プローブ針、２３  パフォーマンスボード、２４  テスタ、２５  インターフェース、２６  電圧印加部、２７  電流測定部、２８  制御部、２９  データ格納部、Ｗ  ウエーハ
制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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