(57)【要約】【課題】Ｎ型ＭＩＳ−ＦＥＴとＰ型ＭＩＳ−ＦＥＴとを含む半導体装置において、Ｎ型トランジスタ及びＰ型トランジスタに対してそれぞれ最適な応力を印加できるようにする。【解決手段】素子分離領域である第１絶縁領域１０１に、周囲に引っ張り応力を与える第２絶縁領域１０７と、周囲に圧縮応力を与える第３絶縁領域１０８とが形成されている。第２絶縁領域１０７及び第３絶縁領域１０８は、Ｎ型ＭＩＳ−ＦＥＴ５０に対しては第１の活性領域１０３の周辺に電子の移動方向に対して垂直な方向及び平行な方向にそれぞれ引っ張り応力を与えるように配置される。Ｐ型ＭＩＳ−ＦＥＴ６０に対しては第２の活性領域１０４の周辺に正孔の移動方向に対して平行な方向に圧縮応力を与える一方、正孔の移動方向に対して垂直な方向に引っ張り応力を与えるように配置されている。【選択図】図１
2010219440.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域に形成され、素子分離領域により互いに絶縁された第１の活性領域及び第２の活性領域と、
前記第１の活性領域に形成され、電子をキャリアとするチャンネル領域を含む第１の導電型素子と、
前記第２の活性領域に形成され、正孔をキャリアとするチャンネル領域を含む第２の導電型素子とを備え、
前記素子分離領域は、
絶縁性を有する第１の領域と、前記第１の領域における前記第１の活性領域及び第２の活性領域の周囲にそれぞれ前記第１の領域を介在させて形成され、周囲に引っ張り応力を与える部材からなる第２の領域、及び周囲に圧縮応力を与える部材からなる第３の領域とから構成され、
前記第２の領域及び第３の領域は、前記第１の導電型素子に対しては前記第１の活性領域の周辺に、電子の移動方向と垂直な方向及び平行な方向にそれぞれ引っ張り応力を与えるように配置され、且つ、前記第２の導電型素子に対しては前記第２の活性領域の周辺に、正孔の移動方向と平行な方向に圧縮応力を与える一方、正孔の移動方向と垂直な方向に引っ張り応力を与えるように配置されていることを特徴とする半導体装置。
【請求項２】
前記第２の領域は、前記第１の活性領域の周囲で且つ電子の移動方向に対して垂直な方向及び平行な方向と、前記第２の活性領域における正孔の移動方向に対して垂直な方向とに形成されており、
前記第３の領域は、前記第２の活性領域における正孔の移動方向に対して平行な方向に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の領域は、オゾンＴＥＯＳ（tetra-ethyl-ortho-silicate）膜、シリコン窒化膜又は多孔質シリコン酸化膜により構成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第３の領域は、高密度プラズマＴＥＯＳ（tetra-ethyl-ortho-silicate）膜又はシリコンリッチ酸化膜により構成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第２の領域及び第３の領域の少なくとも一方は、複数に分割されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の領域及び第３の領域の各平面寸法は、１００ｎｍ以上且つ１０μｍ以下であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の導電型素子と前記第２の導電型素子とは、電気的に接続されることによりインバータ回路を構成していることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
半導体領域の上部の第１の領域に、絶縁性を有する素子分離領域を選択的に形成することにより、前記素子分離領域に囲まれてなる第１の活性領域及び第２の活性領域をそれぞれ形成する工程（ａ）と、
前記第１の領域における前記第１の活性領域及び第２の活性領域の少なくとも一方の周囲に間隔をおいて、周囲に引っ張り応力を与える部材からなる第２の領域を選択的に形成する工程（ｂ）と、
前記第１の領域における前記第１の活性領域及び第２の活性領域の少なくとも一方の周囲に間隔をおいて、周囲に圧縮応力を与える部材からなる第３の領域を選択的に形成する工程（ｃ）と、
前記第１の活性領域に、電子をキャリアとするチャンネル領域を含む第１の導電型素子を形成する工程（ｄ）と、
前記第２の活性領域に、正孔をキャリアとするチャンネル領域を含む第２の導電型素子を形成する工程（ｅ）とを備え、
前記第２の領域及び第３の領域は、前記第１の導電型素子に対して前記第１の活性領域の周辺に、電子の移動方向と垂直な方向及び平行な方向にそれぞれ引っ張り応力を与えるように配置し、且つ、前記第２の導電型素子に対して前記第２の活性領域の周辺に、正孔の移動方向と平行な方向に圧縮応力を与える一方、正孔の移動方向と垂直な方向に引っ張り応力を与えるように配置することを特徴とする半導体装置の製造方法。
【請求項９】
前記第２の領域は、前記第１の活性領域の周囲で且つ電子の移動方向に対して垂直な方向及び平行な方向と、前記第２の活性領域における正孔の移動方向に対して垂直な方向とに形成し、
前記第３の領域は、前記第２の活性領域における正孔の移動方向に対して平行な方向に形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の領域は、オゾンＴＥＯＳ（tetra-ethyl-ortho-silicate）膜、シリコン窒化膜又は多孔質シリコン酸化膜により形成することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記第３の領域は、高密度プラズマＴＥＯＳ（tetra-ethyl-ortho-silicate）膜又はシリコンリッチ酸化膜により形成することを特徴とする請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にＭＩＳ(Metal Insulator Semiconductor）型トランジスタのチャンネル領域に応力を与える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化に伴い、素子分離技術としてＳＴＩ（Shallow Trench Isolation）技術が広く用いられている。
【０００３】
しかしながら、素子の微細化に伴い、ＳＴＩ領域が素子領域に及ぼす応力が問題となってきている。すなわち、ＳＴＩ領域は、通常化学気相堆積（ＣＶＤ）法による酸化シリコン膜が埋め込まれて形成され、ＣＶＤ法により形成された酸化シリコン膜は一般に体積膨張性であるため、隣接する活性領域に対して圧縮応力を与える。近年の研究により、Ｎ型ＭＩＳ−ＦＥＴ(ＭＩＳ−type Field Effect Transistor）においては、キャリアである電子の移動方向に対して垂直な方向及び平行な方向に圧縮応力が印加されると、電子の移動度が低下し、Ｐ型ＭＩＳ−ＦＥＴにおいては、キャリアである正孔の移動方向に対して垂直な方向に圧縮応力が印加されると、キャリアである正孔の移動度が低下し、いずれの場合もＭＩＳ−ＦＥＴの性能の低下をもたらすことが報告されている。なお、Ｐ型ＭＩＳ−ＦＥＴについては、正孔の移動方向に対して平行な方向に圧縮応力が印加されると、正孔の移動度が向上することも合わせて報告されている。
【０００４】
そこで、ＣＭＩＳ（Complementary ＭＩＳ）型半導体集積回路において、化学機械研磨（Chemical Mechanical Polishing:ＣＭＰ）法による加工時の表面の平坦化を確保するためのダミー活性領域の配置密度を、Ｎ型ＭＩＳ−ＦＥＴ領域とＰ型ＭＩＳ−ＦＥＴ領域とで異ならせることにより、Ｎ型ＭＩＳ−ＦＥＴとＰ型ＭＩＳ−ＦＥＴとに与える圧縮応力を変化させ、これにより、Ｎ型及びＰ型のＭＩＳ−ＦＥＴの性能を共に向上させる技術が提案されている。
【０００５】
以下、図８を参照しながら、下記の特許文献１に示されているＮ型ＭＩＳ−ＦＥＴとＰ型ＭＩＳ−ＦＥＴとに与える圧縮応力をそれぞれ変化させる方法について説明する。
【０００６】
図８に示すように、Ｎ型ＭＩＳ−ＦＥＴを構成するＰウエル３に形成された、シリコンからなるダミー活性領域１１の配置密度は、Ｐ型ＭＩＳ−ＦＥＴを構成するＮウエル４に形成されたダミー活性領域１２の配置密度よりも低い。これにより、Ｐウエル３内のＰ型活性領域５に及ぶ応力は、Ｎウエル４内のＮ型活性領域６と比べて小さくなるため、Ｎ型ＭＩＳ−ＦＥＴの駆動電流の減少を低減させることができる。
【０００７】
一方、Ｐ型ＭＩＳ−ＦＥＴを構成するＮウエル４に形成された、シリコンからなるダミー活性領域１２の配置密度は比較的に高い。これにより、Ｎウエル４内のＮ型活性領域６に及ぶ応力は比較的に大きく、Ｐ型ＭＩＳ−ＦＥＴの駆動電流の増大を図ることができる。なお、応力の大きさは、トレンチ分離絶縁膜２２のＰウエル３における境界線２２Ｌａの総長さ寸法とトレンチ分離絶縁膜２２のＮウエル４における境界線２２Ｌｂの総長さ寸法とにおいて、境界線２２Ｌｂの総長さ寸法の方が境界線２２Ｌａの総長さ寸法よりも長いことにより、Ｐ型ＭＩＳ−ＦＥＴの圧縮応力がＮ型ＭＩＳ−ＦＥＴの圧縮応力よりも大きいと説明されている。
【特許文献１】特開２００４−５５８２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来の半導体装置には、以下のような問題がある。
【０００９】
すなわち、ダミー活性領域の配置密度をＮ型ＭＩＳ−ＦＥＴとＰ型ＭＩＳ−ＦＥＴとの各周辺領域で異ならせるという従来の方法は、ＳＴＩが与える圧縮応力の大きさを緩和することは可能であるものの、Ｎ型ＭＩＳ−ＦＥＴの性能向上のためにチャンネル領域に引っ張り応力を積極的に印加することはできない。
【００１０】
その上、応力の印加方向が半導体基板の上面の面内において等方的であるため、Ｐ型ＭＩＳ−ＦＥＴの性能向上の効果が限定的となる。
【００１１】
また、ダミー活性領域の大きさ、形状及び配置場所についても、ＣＭＰ加工時の平坦性を確保する必要性から、任意の位置に配置することはできない。
【００１２】
前記に鑑み、本発明は、Ｎ型ＭＩＳ−ＦＥＴとＰ型ＭＩＳ−ＦＥＴとを含む半導体装置において、Ｎ型トランジスタ及びＰ型トランジスタに対してそれぞれ最適な応力を独立して印加できるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明は、半導体装置を、素子分離領域中に周囲に引っ張り応力を与える部材からなる領域と周囲に圧縮応力を与える部材とを選択的に配置することによりＮ型トランジスタ及びＰ型トランジスタに対してそれぞれ最適な応力を付与する構成とする。
【００１４】
具体的に、本発明に係る半導体装置は、半導体領域に形成され、素子分離領域により互いに絶縁された第１の活性領域及び第２の活性領域と、第１の活性領域に形成され、電子をキャリアとするチャンネル領域を含む第１の導電型素子と、第２の活性領域に形成され、正孔をキャリアとするチャンネル領域を含む第２の導電型素子とを備え、素子分離領域は、絶縁性を有する第１の領域と、第１の領域における第１の活性領域及び第２の活性領域の周囲にそれぞれ第１の領域を介在させて形成され、周囲に引っ張り応力を与える部材からなる第２の領域、及び周囲に圧縮応力を与える部材からなる第３の領域とから構成され、第２の領域及び第３の領域は、第１の導電型素子に対しては第１の活性領域の周辺に、電子の移動方向と垂直な方向及び平行な方向にそれぞれ引っ張り応力を与えるように配置され、且つ、第２の導電型素子に対しては第２の活性領域の周辺に、正孔の移動方向と平行な方向に圧縮応力を与える一方、正孔の移動方向と垂直な方向に引っ張り応力を与えるように配置されていることを特徴とする。
【００１５】
本発明の半導体装置によると、素子分離領域が、絶縁性を有する第１の領域と、第１の領域における第１の活性領域及び第２の活性領域の周囲に、該第１の活性領域及び第２の活性領域との間にそれぞれ第１の領域を介在させて形成され、周囲に引っ張り応力を与える部材からなる第２の領域、及び周囲に圧縮応力を与える部材からなる第３の領域とから構成されている。さらに、第２の領域及び第３の領域は、第１の導電型素子に対しては第１の活性領域の周辺に、電子の移動方向と垂直な方向及び平行な方向にそれぞれ引っ張り応力を与えるように配置され、且つ、第２の導電型素子に対しては第２の活性領域の周辺に、正孔の移動方向と平行な方向に圧縮応力を与える一方、正孔の移動方向と垂直な方向に引っ張り応力を与えるように配置されている。このため、第１の導電型素子（例えばＮ型ＭＩＳ−ＦＥＴ）には、第２の領域が第１の活性領域の周辺に配置されることにより、電子の移動方向に対して垂直な方向及び平行な方向にチャンネル領域に対して引っ張り応力が印加される。また、第２の導電型素子（例えばＰ型ＭＩＳ−ＦＥＴ）には、第２の領域が正孔の移動方向に垂直な方向に配置され、且つ第３の領域が正孔の移動方向と平行な方向に配置されることにより、正孔の移動方向に対して垂直方向には引っ張り応力が印加され、また、平行方向には圧縮応力がチャンネル領域に印加される。このため、第１の導電型素子及び第２の導電型素子の双方に対して最適な応力を同時に且つ独立して印加できるので、双方の素子の性能向上を図ることができる。
【００１６】
本発明の半導体装置において、第２の領域は、第１の活性領域の周囲で且つ電子の移動方向に対して垂直な方向及び平行な方向と、第２の活性領域における正孔の移動方向に対して垂直な方向とに形成されており、第３の領域は、第２の活性領域における正孔の移動方向に対して平行な方向に形成されていてもよい。
【００１７】
本発明の半導体装置において、第２の領域には、オゾンＴＥＯＳ（tetra-ethyl-ortho-silicate）膜、シリコン窒化膜又は多孔質シリコン酸化膜を用いることができる。
【００１８】
また、本発明の半導体装置において、第３の領域には、高密度プラズマＴＥＯＳ（tetra-ethyl-ortho-silicate）膜又はシリコンリッチ酸化膜を用いることができる。ここで、シリコンリッチ酸化膜とは、シリコン（Ｓｉ）の組成比が化学量論比と比べて高い酸化シリコンからなる膜をいう。
【００１９】
本発明の半導体装置において、第２の領域及び第３の領域の少なくとも一方は、複数に分割されていてもよい。
【００２０】
本発明の半導体装置において、第２の領域及び第３の領域の各平面寸法は、１００ｎｍ以上且つ１０μｍ以下であってもよい。
【００２１】
本発明の半導体装置において、第１の導電型素子と第２の導電型素子とは、電気的に接続されることによりインバータ回路を構成していてもよい。
【００２２】
本発明に係る半導体装置の製造方法は、半導体領域の上部の第１の領域に、絶縁性を有する素子分離領域を選択的に形成することにより、素子分離領域に囲まれてなる第１の活性領域及び第２の活性領域をそれぞれ形成する工程（ａ）と、第１の領域における第１の活性領域及び第２の活性領域の少なくとも一方の周囲に間隔をおいて、周囲に引っ張り応力を与える部材からなる第２の領域を選択的に形成する工程（ｂ）と、第１の領域における第１の活性領域及び第２の活性領域の少なくとも一方の周囲に間隔をおいて、周囲に圧縮応力を与える部材からなる第３の領域を選択的に形成する工程（ｃ）と、第１の活性領域に、電子をキャリアとするチャンネル領域を含む第１の導電型素子を形成する工程（ｄ）と、第２の活性領域に、正孔をキャリアとするチャンネル領域を含む第２の導電型素子を形成する工程（ｅ）とを備え、第２の領域及び第３の領域は、第１の導電型素子に対して第１の活性領域の周辺に、電子の移動方向と垂直な方向及び平行な方向にそれぞれ引っ張り応力を与えるように配置し、且つ、第２の導電型素子に対して第２の活性領域の周辺に、正孔の移動方向と平行な方向に圧縮応力を与える一方、正孔の移動方向と垂直な方向に引っ張り応力を与えるように配置することを特徴とする。
【００２３】
本発明の半導体装置の製造方法によると、素子分離領域内に形成される第２の領域及び第３の領域は、第１の導電型素子に対して第１の活性領域の周辺に、電子の移動方向と垂直な方向及び平行な方向にそれぞれ引っ張り応力を与えるように配置し、且つ、第２の導電型素子に対して第２の活性領域の周辺に、正孔の移動方向と平行な方向に圧縮応力を与える一方、正孔の移動方向と垂直な方向に引っ張り応力を与えるように配置する。このように、第１の導電型素子（例えばＮ型ＭＩＳ−ＦＥＴ）には、第２の領域を第１の活性領域の周辺に配置することにより、電子の移動方向に対して垂直な方向及び平行な方向にチャンネル領域に対して引っ張り応力が印加される。また、第２の導電型素子（例えばＰ型ＭＩＳ−ＦＥＴ）には、第２の領域を正孔の移動方向と垂直な方向に配置し、且つ第３の領域を正孔の移動方向と平行な方向に配置することにより、正孔の移動方向に対して垂直方向には引っ張り応力が印加され、また、平行方向には圧縮応力がチャンネル領域に印加される。このため、第１の導電型素子及び第２の導電型素子の双方に対して最適な応力を同時に且つ独立して印加できるので、双方の素子の性能向上を図ることができる。
【００２４】
本発明の半導体装置の製造方法において、第２の領域は、第１の活性領域の周囲で且つ電子の移動方向に対して垂直な方向及び平行な方向と、第２の活性領域における正孔の移動方向に対して垂直な方向とに形成し、第３の領域は、第２の活性領域における正孔の移動方向に対して平行な方向に形成してもよい。
【００２５】
本発明の半導体装置の製造方法において、第２の領域には、オゾンＴＥＯＳ（tetra-ethyl-ortho-silicate）膜、シリコン窒化膜又は多孔質シリコン酸化膜を用いることができる。
【００２６】
本発明の半導体装置の製造方法において、第３の領域には、高密度プラズマＴＥＯＳ（tetra-ethyl-ortho-silicate）膜又はシリコンリッチ酸化膜を用いることができる。
【発明の効果】
【００２７】
本発明に係る半導体装置及び製造方法によると、Ｎ型ＭＩＳ−ＦＥＴとＰ型ＭＩＳ−ＦＥＴとを含む半導体装置において、Ｎ型トランジスタ及びＰ型トランジスタに対してそれぞれ最適な応力を独立して印加できるため、Ｎ型ＭＩＳ−ＦＥＴとＰ型ＭＩＳ−ＦＥＴの双方に対して応力の印加による性能向上を図ることができる。
【発明を実施するための最良の形態】
【００２８】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２９】
図１は本発明の第１の実施形態に係る半導体装置の平面構成を示している。
【００３０】
図１に示すように、例えば、シリコン（Ｓｉ）からなる半導体基板２０１には、第１絶縁領域１０１に区画されたＰ型の第１の活性領域（Ｐウエル）１０３とＮ型の第２の活性領域（Ｎウエル）１０４とが形成されている。第１の活性領域１０３の上には、ゲート絶縁膜（図示せず）を介在させたゲート電極１０５が形成されており、第２の活性領域１０４の上には、ゲート絶縁膜（図示せず）を介在させたゲート電極１０６が形成されている。
【００３１】
第１の活性領域１０３には、ソース及びドレイン注入としてＮ型のドーパント、例えば燐（Ｐ）イオン又は砒素（Ａｓ）イオンが注入されて、その表面の近傍がＮ型とされたソース１０３ａ及びドレイン１０３ｂが形成されている。また、第２の活性領域１０４には、ソース及びドレイン注入としてＰ型のドーパント、例えばホウ素（Ｂ）イオンが注入されて、その表面の近傍がＰ型とされたソース１０４ｂ及びドレイン１０４ａが形成されている。
【００３２】
このような構成を採ることにより、第１の活性領域１０３にはＮ型ＭＩＳ−ＦＥＴ５０が形成され、第２の活性領域１０４にはＰ型ＭＩＳ−ＦＥＴ６０が形成される。
【００３３】
第１絶縁領域１０１における第１の活性領域１０３の周囲には、該第１の活性領域１０３と近接し、且つゲート電極１０５のゲート幅方向及びゲート長方向にそれぞれ対向するように複数の第２絶縁領域１０７が配置されている。ここで、第１絶縁領域１０１は、通常のＣＶＤ法による酸化シリコンがトレンチに充填されて形成されている。また、各第２絶縁領域１０７は、周囲に引っ張り応力を与える絶縁性材料、例えばオゾンＴＥＯＳ(Ｏ３−ＴＥＯＳ）がトレンチに充填されて形成されている。これにより、Ｎ型ＭＩＳ−ＦＥＴ５０のチャンネル領域には、キャリアである電子の進行方向に対して平行な方向及び垂直な方向に対してそれぞれ引っ張り応力を印加することができる。
【００３４】
一方、第１絶縁領域１０１における第２の活性領域１０４の周囲には、該第２の活性領域１０４と近接し、且つゲート幅方向に互い対向するように第２絶縁領域１０７が配置されると共に、ゲート長方向に互いに対向するように第３絶縁領域１０８が配置されている。ここで、第３絶縁領域１０８は、周囲に圧縮応力を与える絶縁性材料、例えば高密度プラズマＴＥＯＳ（ＨＤＰ−ＴＥＯＳ）膜がトレンチに充填されて形成されている。このように、第１絶縁領域１０１に第２絶縁領域１０７と第３絶縁領域１０８とを各活性領域１０３、１０４に近接し且つ選択的に配置することにより、Ｐ型ＭＩＳ−ＦＥＴ６０のチャンネル領域には、キャリアである正孔の進行方向に対して、平行な方向には圧縮応力が印加され、垂直な方向には引っ張り応力が印加される。
【００３５】
従って、本実施形態に係る素子分離領域は、第１絶縁領域１０１、第２絶縁領域１０７及び第３絶縁領域１０８により構成される。
【００３６】
図２にＮ型ＭＩＳ−ＦＥＴ５０及びＰ型ＭＩＳ−ＦＥＴ６０について、キャリアの進行方向と各ＭＩＳ−ＦＥＴ５０、６０の性能向上を図ることができる応力の印加方向を示す。図２に示す応力の印加方向は、図１で説明した内容と対応している。
【００３７】
なお、第２絶縁領域１０７及び第３絶縁領域１０８の平面寸法は、長辺が１００ｎｍ以上且つ１０μｍ以下程度で、その平面形状は例えば方形でよい。さらに、第２絶縁領域１０７及び第３絶縁領域１０８の少なくとも一方は、複数個に分割して配置してもよい。また、第２絶縁領域１０７及び第３絶縁領域１０８と各活性領域１０３、１０４との距離（間隔）は、それぞれ１０ｎｍ程度から１０μｍ程度の範囲である。
【００３８】
ここで、図１に示すように、半導体基板２０１にＮ型ＭＩＳ−ＦＥＴ５０とＰ型ＭＩＳ−ＦＥＴ６０とを隣接して配置し、Ｎ型ＭＩＳ−ＦＥＴ５０のゲート電極１０５とＰ型ＭＩＳ−ＦＥＴ６０のゲート電極１０６とを互いに接続して信号入力端子とする。さらに、第２の活性領域１０４のソース１０４ｂとＶＤＤ端子（図示せず）とを接続し、第１の活性領域１０３のソース１０３ａを接地し、第１の活性領域１０３のドレイン１０３ｂと第２の活性領域１０４のドレイン１０４ａとを接続して出力端子とすることにより、基本的なインバータ回路を構成することができる。
【００３９】
以上のように、第１の実施形態によると、Ｎ型ＭＩＳ−ＦＥＴ５０とＰ型ＭＩＳ−ＦＥＴ６０とのそれぞれに対して最適な方向の応力を独立して印加することができる。すなわち、Ｎ型ＭＩＳ−ＦＥＴ５０においては、第１の活性領域１０３の周囲で且つ電子が流れる方向と平行な方向及び垂直な方向にそれぞれ対向するように、周囲に引っ張り応力を付与する第２絶縁領域１０７を第１絶縁領域１０１内に形成している。また、Ｐ型ＭＩＳ−ＦＥＴ６０においては、第２の活性領域１０４の近傍で且つ正孔が流れる方向に垂直な方向に、周囲に引っ張り応力を付与する第２絶縁領域１０７を第１絶縁領域１０１内に形成し、さらに、第２の活性領域１０４の近傍で且つ正孔が流れる方向に平行な方向に、周囲に圧縮応力を付与する第３絶縁領域１０８を第１絶縁領域１０１内に形成している。これにより、Ｎ型ＭＩＳ−ＦＥＴ５０及びＰ型ＭＩＳ−ＦＥＴ６０の各性能の向上を同時に且つ独立して行うことができるので、優れた半導体装置を実現できる。
【００４０】
また、各ＭＩＳ−ＦＥＴ５０、６０に印加される応力は、第２絶縁領域１０７と第３絶縁領域１０８との大きさと位置によって広範囲に制御できるため、個別のＭＩＳ−ＦＥＴ５０、６０に対して最適な応力を印加することが可能となる。例えば、チャンネル幅が十分に大きいＭＩＳ−ＦＥＴの場合は、オン電流が十分に大きいことから応力を印加する必要がない。その結果、周囲に配置される第２絶縁領域１０７及び第３絶縁領域１０８を省略することにより、半導体装置の微細化が可能となる。さらに、各活性領域１０３、１０４に応力を印加することの副作用としての、ＳＴＩからなる素子分離領域の端部でのシリコンからなる半導体基板２０１の結晶欠陥の発生を回避できる。
【００４１】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００４２】
図３〜図６は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。なお、図３〜図６は図１のIII−III線における断面と対応している。
【００４３】
まず、図３に示すように、リソグラフィ法及びエッチング法により、シリコンからなる半導体基板２０１の上部の素子分離形成領域にトレンチを選択的に形成する。その後、ＣＶＤ法により、形成されたトレンチにシリコン酸化膜を充填するように堆積する。続いて、化学機械研磨（ＣＭＰ）法又はエッチングバック法により、半導体基板２０１の主面上に堆積したシリコン酸化膜を除去することにより、半導体基板２０１の上部に、各活性領域を区画する酸化シリコンからなる第１絶縁領域１０１を形成する。ここで、半導体基板２０１に形成される第１絶縁領域１０１の深さは、例えば３００ｎｍ程度としている。その後、イオン注入法により、Ｐ型のドーパント、例えばボロン（Ｂ）イオンを半導体基板２０１の活性領域に選択的にイオン注入することにより、該活性領域をＰ型の第１の活性領域１０３とする。また、イオン注入法により、Ｎ型のドーパント、例えば砒素（Ａｓ）イオンを半導体基板２０１における第１の活性領域１０３と隣接する活性領域に選択的にイオン注入することにより、該活性領域をＮ型の第２の活性領域１０４とする。なお、第１の活性領域１０３と第２の活性領域１０４との形成順序は、特に問われない。
【００４４】
次に、図４に示すように、リソグラフィ法及びエッチング法により、第１絶縁領域１０１における第１の活性領域１０３の周囲に、該第１の活性領域１０３から間隔をおき且つそれぞれ対向する位置に深さが２００ｎｍ程度のトレンチを形成する。同時に、第１絶縁領域１０１における第２の活性領域１０４上に形成されるゲート電極と交差する領域に、該第２の活性領域１０４から間隔をおき且つ互いに対向する位置に深さが２００ｎｍ程度のトレンチを形成する。続いて、シリコン源にＴＥＯＳを用い、酸素源にオゾン（Ｏ３）を用いたＣＶＤ法により、半導体基板２０１の上の全面に各トレンチを充填するようにオゾンＴＥＯＳ（Ｏ３−ＴＥＯＳ）膜を堆積する。その後、ＣＭＰ法又はエッチングバック法により、半導体基板２０１及び第１絶縁領域１０１の主面上のオゾンＴＥＯＳ膜を除去することにより、第２絶縁領域１０７を形成する。
【００４５】
第２絶縁領域１０７は、オゾンＴＥＯＳ膜により充填されているため、周囲に引っ張り応力を与える。なお、第２絶縁領域１０７の深さは、第１の活性領域１０３と第２の活性領域１０４の表面部分に応力を与えることができる深さであればよく、本実施形態においては２００ｎｍ程度としているが、第２絶縁領域１０７が絶縁性材料で形成される限りは、第１絶縁領域１０１よりも深く形成してもよい。また、第２の活性領域１０４の近傍に形成される第２絶縁領域１０７は図４には現れない。
【００４６】
次に、図５に示すように、第１絶縁領域１０１における第２の活性領域１０４上に形成されるゲート電極と並行に位置する領域に、該第２の活性領域１０４から間隔をおき且つ互いに対向する位置に深さが２００ｎｍ程度のトレンチを形成する。続いて、シリコン源にＴＥＯＳを用い、酸素源に酸素（Ｏ２）を用いた高密度プラズマＣＶＤ法により、半導体基板２０１の上の全面に各トレンチを充填するように高密度プラズマＴＥＯＳ（ＨＤＰ−ＴＥＯＳ）膜を堆積する。その後、ＣＭＰ法又はエッチングバック法により、半導体基板２０１、第１絶縁領域１０１及び第２絶縁領域１０７の主面上のＨＤＰ−ＴＥＯＳ膜を除去することにより、第３絶縁領域１０８を形成する。
【００４７】
第３絶縁領域１０８は、ＨＤＰ−ＴＥＯＳ膜により充填されているため、周囲に圧縮応力を与える。なお、第３絶縁領域１０８の深さは、第２絶縁膜１０７と同様に、第２の活性領域１０４の表面部分に応力を与えることができる深さであればよく、本実施形態においては２００ｎｍ程度としているが、第３絶縁領域１０８が絶縁性材料で形成される限りは、第１絶縁領域１０１よりも深く形成してもよい。
【００４８】
次に、図６に示すように、例えば熱酸化法により、第１の活性領域１０３及び第２の活性領域１０４の上に、酸化シリコンからなるゲート絶縁膜２１０を形成する。その後、ＣＶＤ法により、ゲート絶縁膜２１０の上に、導電性を持たせたポリシリコン膜を堆積する。続いて、リソグラフィ法及びエッチング法により、ポリシリコン膜及びゲート絶縁膜２１０を所定の形状にパターニングすることにより、第１の活性領域１０３の上にゲート絶縁膜２１０を介在させたゲート電極１０５を形成し、第２の活性領域１０４の上にゲート絶縁膜２１０を介在させたゲート電極１０６を形成する。ここで、ポリシリコン膜は堆積時に導電性を持たせる代わりに、堆積後に導電性を付与するイオン注入等を行ってもよい。さらには、この導電性を付与する工程において、Ｎ型ＭＩＳ−ＦＥＴ５０を構成するゲート電極１０５の導電型をＮ型とし、Ｐ型ＭＩＳ−ＦＥＴ６０を構成するゲート電極１０６の導電型をＰ型としてもよい。
【００４９】
その後、図示はしないが、第１の活性領域１０３に対してゲート電極１０５をマスクとしてＮ型の不純物を選択的にイオン注入することにより、ソース１０３ａ及びドレイン１０３ｂを形成する。また、第２の活性領域１０４に対してゲート電極１０６をマスクとしてＰ型の不純物をイオン注入することにより、ソース１０４ｂ及びドレイン１０４ａを形成して、図１に示す半導体装置を得る。
【００５０】
なお、第１の実施形態においては、第２絶縁領域１０７に充填する材料として、オゾンＴＥＯＳ膜を例に挙げたが、オゾンＴＥＯＳ膜に限られない。例えば、シリコン窒化膜又は多孔質シリコン酸化膜等の、周囲に引っ張り応力を与える材料であれば同様に使用することができる。
【００５１】
また、第３絶縁領域１０８に充填する材料として、ＨＤＰ−ＴＥＯＳ膜を例に挙げたが、ＨＤＰ−ＴＥＯＳ膜に限られない。例えば、シリコンリッチ酸化膜等の、周囲に圧縮応力を与える材料であれば同様に使用することができる。
【００５２】
さらに、本実施形態からも明らかなように、第２絶縁領域１０７及び第３絶縁領域１０８は、その周囲を第１絶縁領域１０１で囲まれていることから、形成材料は絶縁性に限られず、導電性を有する材料、例えばシリコン（Ｓｉ）若しくはゲルマニウム（Ｇｅ）、又はこれらの化合物を用いることができる。
【００５３】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５４】
図７は本発明の第２の実施形態に係る半導体装置の平面構成を示している。図７において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００５５】
図７に示すように、第２の実施形態の特徴は、Ｐ型ＭＩＳ−ＦＥＴ６０を構成するゲート電極１０６の配置方向を９０°だけ回転して、Ｎ型ＭＩＳ−ＦＥＴ５０を構成するゲート電極１０５の配置方向と交差する方向としている。
【００５６】
ゲート電極１０６をこのような配置とすることにより、Ｐ型ＭＩＳ−ＦＥＴ６０のチャンネル領域のうち、正孔の移動方向に対して垂直な方向に引っ張り応力を印加する第２絶縁領域１０７が、Ｎ型ＭＩＳ−ＦＥＴ５０に引っ張り応力を印加する第２絶縁領域１０７と共有化することできる。このため、第１の実施形態と同様の効果を持つ半導体装置をより微細化することができる。
【００５７】
また、図７に示すように、Ｎ型ＭＩＳ−ＦＥＴ５０とＰ型ＭＩＳ−ＦＥＴ６０とを隣接して配置した場合には、基本的な回路であるインバータ回路を構成することができる。すなわち、Ｎ型ＭＩＳ−ＦＥＴ５０のゲート電極１０５とＰ型ＭＩＳ−ＦＥＴ６０のゲート電極１０６と互いにを接続して信号入力端子とする。さらに、第２の活性領域１０４のソース１０４ｂとＶＤＤ端子（図示せず）とを接続し、第１の活性領域１０３のソース１０３ａを接地し、第１の活性領域１０３のドレイン１０３ｂと第２の活性領域１０４のドレイン１０４ａとを接続して出力端子とすればよい。
【００５８】
なお、第１及び第２の実施形態においては、第２絶縁領域１０７及び第３絶縁領域１０８の平面寸法及び深さ寸法をあらかじめ決定した後、各絶縁領域１０７、１０８に充填する材料を選択することにより、応力の大きさを調整することが可能となる。
【００５９】
また、Ｎ型ＭＩＳ−ＦＥＴ５０及びＰ型ＭＩＳ−ＦＥＴ６０に印加される応力が図２に示す関係を満たす限りは、第２絶縁領域１０７及び第３絶縁領域１０８の配置位置は、図１及び図７の配置に限定されない。例えば、応力が図２に示す関係を満たす限りは、第３絶縁領域１０８をＮ型ＭＩＳ−ＦＥＴ５０における第１の活性領域１０３の第２絶縁領域１０７の外側に配置する等、第２絶縁領域１０７と第３絶縁領域１０８とを混在させてもよい。
【００６０】
また、第１及び第２の実施形態において、半導体基板２０１にシリコンを用いたが、シリコンに限られず、本発明は、シリコンゲルマニウム（ＳｉＧｅ）からなる半導体領域を有する半導体基板、さらには、砒化ガリウム（ＧａＡｓ）又は窒化ガリウム（ＧａＮ）からなる基板にも適用可能である。
【産業上の利用可能性】
【００６１】
本発明に係る半導体装置及びその製造方法は、Ｎ型ＭＩＳ−ＦＥＴとＰ型ＭＩＳ−ＦＥＴとを含む半導体装置においてＮ型トランジスタ及びＰ型トランジスタに対してそれぞれ最適な応力を独立して印加できることから、双方のＦＥＴに対して応力の印加による性能向上を図ることができ、ＭＩＳ−ＦＥＴを含む半導体装置等に有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態に係る半導体装置を示す平面図である。
【図２】本発明に係る半導体装置であるＭＩＳ−ＦＥＴに印加される応力を説明する模式図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図７】本発明の第２の実施形態に係る半導体装置を示す平面図である。
【図８】従来の半導体装置を示す平面図である。
【符号の説明】
【００６３】
５０      Ｎ型ＭＩＳ−ＦＥＴ
６０      Ｐ型ＭＩＳ−ＦＥＴ
１０１    第１絶縁領域
１０３    第１の活性領域
１０３ａ  ソース
１０３ｂ  ドレイン
１０４    第２の活性領域
１０４ａ  ドレイン
１０４ｂ  ソース
１０５    ゲート電極
１０６    ゲート電極
１０７    第２絶縁領域
１０８    第３絶縁領域
２０１    半導体基板
２１０    ゲート絶縁膜
【図１】
2010219440.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2010219440.tif 000007
【図６】
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【図７】
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【図８】
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