(57)【要約】【課題】  信号処理の処理内容に応じて、効率的に信号処理モジュール間のデータ転送を行う信号処理装置を提供する。【解決手段】  信号処理を行なうための複数の信号処理モジュール１〜ｎと、信号処理モジュール間のデータ転送のための汎用バス２１と、信号処理モジュール１〜ｎ間におけるデータ転送を行なうための信号処理バス２０とを備え、信号処理モジュール１〜ｎは、汎用バス２１または信号処理バス２０の選択回路１１，１５を有し、信号処理モジュール１〜ｎでの処理に応じて使用するバス２０，２１を選択して信号処理モジュール１〜ｎ間の接続を行なう。【選択図】  図１
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【特許請求の範囲】
【請求項１】
信号処理を行なうための複数の信号処理モジュールと、
前記信号処理モジュール間のデータ転送のための汎用バスと、
前記信号処理モジュール間におけるデータ転送を行なうための信号処理バスとを備え、
前記信号処理モジュールは、前記汎用バスまたは前記信号処理バスの選択回路を有し、前記信号処理モジュールでの処理に応じて使用するバスを選択して前記信号処理モジュール間の接続を行なうことを特徴とする信号処理装置。
【請求項２】
請求項１に記載の信号処理装置において、
前記信号処理モジュールはＣＰＵモジュールから前記汎用バスを介して構成情報を受信し、該構成情報に基づいて前記選択回路を動作させる制御回路を備えることを特徴とする信号処理装置。
【請求項３】
ＣＰＵモジュールと、
前記ＣＰＵモジュールからの指示に基づいて信号処理を行なうための複数の信号処理モジュールと、
前記ＣＰＵモジュールと前記信号処理モジュールの間、又は前記信号処理モジュールの間でデータ転送を行うための汎用バスと、
前記信号処理モジュール間におけるデータ転送を行なうための信号処理バスとを備え、
前記信号処理モジュールは、前記ＣＰＵモジュールからの指示に基づいて、前記汎用バスまたは前記信号処理バスを選択して前記信号処理モジュール間の接続を行なう選択回路を有することを特徴とする信号処理装置。
【請求項４】
信号処理を行なうための複数の信号処理モジュールを汎用バスで接続するとともに、信号処理バスで接続し、
前記信号処理モジュールで行われる処理に応じて、前記汎用バスと信号処理バスを切り替えて複数の信号処理モジュール間でデータを転送し、
データが転送される信号処理モジュールを用いて信号処理を行うようにしたことを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の汎用ＣＰＵや信号処理デバイスにより信号処理を行なう信号処理装置および信号処理方法に関する。
【背景技術】
【０００２】
画像処理や信号処理は大量のデータを高速かつリアルタイムで処理する必要があるため、複数の信号処理デバイスや信号処理モジュールを用いた並列処理やパイプライン処理を行なったり、複数のデータバスを用いてデータ転送の並列化を行なうことで処理の高速化を図っている（例えば、特許文献1参照）。
【０００３】
また、画像処理や信号処理は大量データの単純な処理を繰り返し行なうという特徴を持ち、汎用ＣＰＵを用いたソフトウェア処理では処理の効率が悪く、画像処理や信号処理には適さないため、ＦＰＧＡ(Field Programmable Gate Array)やＡＳＩＣ(Application Specific Integrated Circuit)を用いた専用ハードウェアにより処理が行なわれている。
【特許文献１】特開昭５８−０６４５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
複数の信号処理モジュールからなる信号処理装置において高速信号処理を実現するには、図２３に示すように、異なる信号処理の特性であるパイプライン処理（図２３（ａ））や並列処理（図２３（ｂ））に最適なモジュール間の接続を行なう必要がある。
【０００５】
図２４に示すように、汎用バス（例えばＰＣＩ等）に複数の信号処理モジュールを接続した信号処理装置では、図２４（ａ）（ｂ）に示すように、バスインタフェース回路により入出力データが一時的にバッファされるため、図２４（ｃ）に示すようにパイプライン処理においてはバッファによる遅延の蓄積により、処理時間が長くなってしまう。
【０００６】
一方、図２５（ａ）（ｂ）に示すように、バスインタフェース回路を介さず直接信号処理モジュール間を接続してなる信号処理装置では、図２５（ｃ）に示すように、信号処理バスを設けることにより処理の遅延を抑えることが可能になるが、専用ハードウェア処理によって複数の機能を実現するためには、より多くのハードウェアリソースが必要となり、装置の大型化や消費電力の増大につながる。また、機能の追加や変更を容易に行なうことはできないといった問題が生じていた。
【０００７】
本発明は、上述した問題点を解決するためになされたものであり、信号処理の処理内容に応じて、効率的に信号処理モジュール間のデータ転送を行うことができる信号処理装置および信号処理方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決するため、この信号処理装置は、信号処理を行なうための複数の信号処理モジュールと、前記信号処理モジュール間のデータ転送のための汎用バスと、前記信号処理モジュール間におけるデータ転送を行なうための信号処理バスとを備え、前記信号処理モジュールは、前記汎用バスまたは前記信号処理バスの選択回路を有し、前記信号処理モジュールでの処理に応じて使用するバスを選択して前記信号処理モジュール間の接続を行なうことを特徴とする。
【０００９】
また、信号処理装置は、ＣＰＵモジュールと、前記ＣＰＵモジュールからの指示に基づいて信号処理を行なうための複数の信号処理モジュールと、前記ＣＰＵモジュールと前記信号処理モジュールの間、又は前記信号処理モジュールの間でデータ転送を行うための汎用バスと、前記信号処理モジュール間におけるデータ転送を行なうための信号処理バスとを備え、前記信号処理モジュールは、前記ＣＰＵモジュールからの指示に基づいて、前記汎用バスまたは前記信号処理バスを選択して前記信号処理モジュール間の接続を行なう選択回路を有することを特徴とする。
【００１０】
また、信号処理方法は、信号処理を行なうための複数の信号処理モジュールを汎用バスで接続するとともに、信号処理バスで接続し、前記信号処理モジュールで行われる処理に応じて、前記汎用バスと信号処理バスを切り替えて複数の信号処理モジュール間でデータを転送し、データが転送される信号処理モジュールを用いて信号処理を行うようにしたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、信号処理の処理内容に応じて、効率的に信号処理モジュール間のデータ転送を行うことができる。
実施の形態によれば、複数の信号処理モジュールを用いて信号処理を行なうに際して、通常のデータ転送を行なうための汎用バスに加え、バスインタフェース回路を介さずモジュール間を接続可能な信号処理バスを設けることにより、パイプライン処理や並列処理といった異なる特性の信号処理を行なうことが可能となり、また、信号処理モジュールに汎用バスと信号処理バスのどちらを使用するか選択するための選択回路を信号処理デバイスの入出力部に設けることにより処理の内容に適したバスを選択することができ、処理の変更に対して容易に装置の内部構成を変更可能な信号処理装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図を用いて説明する。
（基本概念）
ＦＰＧＡのうち、ＳＲＡＭ型ＦＰＧＡは内部の回路情報(コンフィグレーションデータ)は外部のＲＯＭ等に保存されており、電源投入時にＦＰＧＡ内部に読み込まれ回路が構成される。ＦＰＧＡと類似のデバイスであるＤＲＰ(Dynamic Reconfigurable Processor)はコンフィグレーションデータを電源投入後においても動的に変更することができるという特長を持っている。
【００１３】
これらのデバイスを実装した複数の信号処理モジュールとＣＰＵモジュールを汎用バスで接続し、各信号処理モジュール上のコンフィグレーションデータ（構成情報データ）はＣＰＵモジュールから信号処理モジュール上のメモリにロードされ、信号処理デバイスに読み込まれる。コンフィグレーションデータは処理内容により適宜変更することが可能となる。処理内容が複数モジュールにまたがるような回路規模を必要とする場合、信号処理バスを用いてダイレクトに信号処理モジュール間のデータ転送を行なうことでパイプライン的に処理が行なわれる。
【００１４】
信号処理デバイスの入出力データは、信号処理モジュール上のバス選択回路により汎用バスまたは信号処理バスのどちらかが選択される。ＣＰＵモジュールは信号処理モジュールで実行される処理のコンフィグレーションデータに加えて、入出力データが接続されるバスの選択情報を持ち、その処理が実行されるときに信号処理モジュールにロードされ、回路情報とモジュール間の接続が再構成される。
【００１５】
図１は本発明の実施の形態における信号処理装置の基本概念を示すブロック構成図である。この信号処理装置は、ＣＰＵモジュール１００、複数の信号処理モジュール１〜ｎ、ＣＰＵモジュール１００及び複数の信号処理モジュールに接続された汎用バス２１、複数の信号処理モジュール１〜ｎを順次接続する信号処理バス２０を備えている。
【００１６】
以上の構成において、信号処理モジュール１〜ｎのそれぞれは、汎用バス２１に接続されたバスインタフェース１０、バスインターフェース１０と信号処理バス２０の入力側に接続された選択回路１１、バスインターフェース１０と信号処理バス２０の出力側に接続された選択回路１５、信号処理モジュール１〜ｎの制御回路１３、信号処理デバイス１２、信号処理デバイス１２及び制御回路１３に接続されたメモリ１４を備えている。
【００１７】
選択回路１１，１５は、ＣＰＵモジュール１００から送られるコンフィグレーションデータに基づいて、入出力ライン２０（信号処理バス），２１（汎用バス）を適宜切り替え接続するとともに、コンフィグレーションデータに基づいて、制御回路１３は、メモリ１４、信号処理デバイス１２の処理形態をプログラマブルに構築し、信号処理装置全体構成を変更する。
【００１８】
一例として、図２は、信号処理バス２０を用いてハードウェアパイプライン処理を行うようにした場合を示している。図３はこれに対応する処理フローを示している。この場合、各信号処理モジュール内ではクロックサイクルごとに演算を行い、演算結果を次の演算のために送出するようにすることができる。
【００１９】
すなわち、本実施の形態では、信号処理モジュールを処理回路の構成要素の一つと考え、信号処理デバイスのみの構成を変更するだけでなくモジュール同士の接続形態を変更することにより装置内のハードウェア構成を変更し、特性の異なる処理(並列処理やパイプライン処理)への対応を行なうことができる。
【００２０】
ここでいうパイプライン処理は、ある機能単位を１処理として複数処理を直列に接続し、特定の処理周期ごとに結果を後段に渡すといったソフトウェアパイプラインではなく、論理/算術演算を１処理として、クロックサイクルごとに処理結果を後段に渡すハードウェアパイプラインを意味しており、ソフトウェアパイプライン処理では１つの処理でまとまったデータを処理されるため、すべての処理が終了しなければ後段にデータを渡すことはできないのに対し、ハードウェアパイプラインでは１クロックサイクルごとに処理結果(演算結果)が出力されて後段に渡されるため処理のレイテンシを小さくでき高速処理を実現することができるという特徴を持つ。
【００２１】
なお、本実施の形態によれば、図４に示すようにソフトウェアパイプラインを構築することもできる。この場合、各信号処理モジュール内では特定処理周期ごとにまとまったデータを転送することができる。
【００２２】
また、他の例として、図５は、例えば汎用バス２１を用いて並列処理を行うようにした場合を示している。この構成によれば、各信号処理モジュールがＣＰＵモジュール１００からの指示に基づいて、それぞれの演算を行ってＣＰＵモジュール１００に処理結果を返送する。
以下、より具体的に説明する。
【００２３】
実施の形態１．
図６〜図８は本発明の実施の形態１における全体構成を示すブロック図である。ＣＰＵモジュール１００と信号処理モジュール１〜ｎは汎用バス２１(例えばＰＣＩ等)で接続される。また、信号処理モジュール１〜ｎは信号処理バス２０により隣り合ったモジュール間が接続される。
【００２４】
各信号処理モジュール１〜ｎは、図１を参照して、信号処理を行なうための信号処理デバイス(例えばFPGA:Field Programmable Gate ArrayやDRP:Dynamic Reconfigurable Processor等)１２、汎用バス２１を用いて他のモジュールとのデータ転送を行なうためのバスインタフェース１０、汎用バス２０と信号処理バス２１の選択を行なうための選択回路１１、信号処理デバイス１２のコンフィグレーション情報や処理の一時データ等を格納するためのメモリ１４、信号処理デバイス１２に対して処理内容の変更や選択回路１１，１５の制御を行なうための制御回路１３により構成されている。
【００２５】
信号処理モジュール１〜ｎでは処理１〜ｎの信号処理が行なわれ、それぞれの処理の特性に応じて汎用バス２１または信号処理バス２０のいずれのバスを使用するか選択回路１１，１５によって選択される。
【００２６】
ＣＰＵモジュール１００は信号処理モジュール１〜ｎ上で動作する処理内容の変更やバスの選択、信号処理結果の加工や信号処理デバイスに適さない処理(例えば複雑な算術演算等)を行なう。
【００２７】
より具体的に説明する。
ＣＰＵモジュールは信号処理モジュールの構成情報として以下の情報を持つ。
（１）機能名
（２）モジュール数
（３）信号処理モジュール情報（信号処理モジュール番号、信号処理デバイスの回路構成情報、入力データ用バス情報（バス選択情報(信号処理バス or 汎用バス)、転送元アドレス(汎用バスを選択する場合)、転送先アドレス(汎用バスを選択する場合)、データ転送サイズ）
（４）出力データ用バス情報（バス選択情報(信号処理バス or 汎用バス)、転送元アドレス(汎用バスを選択する場合)、転送先アドレス(汎用バスを選択する場合)、データ転送サイズ）
【００２８】
上記の情報を構成情報とし、信号処理モジュール上で実行される機能ごとに管理される。複数の信号処理モジュールにわたるパイプライン処理の場合、複数の信号処理モジュール情報を持つ。
【００２９】
ＣＰＵモジュールはこの情報をもとに、信号処理モジュールを設定し処理の起動を信号処理モジュールに指示することにより処理が実行される。設定例を図６〜図８を参照しつつ以下に示す。
【００３０】
上記の設定例では信号処理モジュール１（ａ）と、信号処理モジュール２（ｈ）を用いて機能１というパイプライン処理を行なう例である。
【００３１】
機能1で行なわれる処理として信号処理デバイス１に構成情報１（ａ）、信号処理デバイス２に構成情報２（ｉ）を割り当て、モジュール間を信号処理バスで接続する（ｆ）（ｊ）。
【００３２】
信号処理デバイス１へ入力される処理データはＣＰＵモジュールのメモリ上にあり（ｄ）（ｇ）、汎用バス経由（ｃ）で信号処理モジュール１に入力される（ｅ）。
【００３３】
入力されたデータは信号処理デバイス１→信号処理バス→信号処理デバイス２によって処理され、信号処理モジュール２から汎用バス経由（ｋ）でＣＰＵモジュール上のメモリ（ｍ）（ｎ）に格納される。
【００３４】
このように機能ごとに装置構成情報として管理することでさまざまな形態に装置を構成することができる。
【００３５】
例えば、アドレス情報を変更し別の信号処理モジュールに割り当てて同時実行することで同一機能の並列処理が可能となり、さらに信号処理デバイスの構成情報を変更すれば異なる機能の並列動作が可能となる。
【００３６】
また、一部の信号処理モジュールが故障した場合でも、信号処理モジュールとアドレス情報を変更し再割り当てを行なうことで運用の継続が可能となる。
【００３７】
図９、図１０は、上述した機能を二つ並列接続し、同一機能の並列処理例を行う場合の一例を示している。図９はその場合のブロック図であり、図１０は、装置構成情報（コンフィグレーションデータ）の例を示している。
【００３８】
機能〔１〕を並列処理する場合、それぞれの機能を機能〔１−１〕、機能〔１−２〕とすると信号処理モジュール１および信号処理モジュール２を機能〔１−１〕、信号処理モジュール３および信号処理モジュール４を機能〔１−２〕として割り当てることとする。
【００３９】
回路構成情報としては構成情報１を信号処理モジュール１、信号処理モジュール３に割り当て、構成情報２を信号処理モジュール２、信号処理モジュール４に割り当てる。
【００４０】
処理に使用するデータは処理１のデータを機能〔１−１〕によって処理し、処理２のデータを機能〔１−２〕によって処理するものとする。
【００４１】
実施の形態２．
次に、信号処理装置の他の構築方法を実施の形態２として、図１１〜図１５を用いて説明する。
図１１は、図１５に示される回路構成における信号処理モジュールのアドレス情報の例を示すテーブルである。なお、図１５においては、図１１に示される出力アドレス１２、入力アドレス２１については、図示を省略している。
図１２は、図１５に示される回路構成における機能情報の例を示すテーブルである。
図１３は、図１５に示される回路構成における処理用データのアドレス情報の例である。
図１４は、図１５に示される回路構成における複数機能の並列処理を行う場合の装置構成情報を示すテーブルである。
図１５は、これらの情報を元に構成された回路ブロックを示す図である。
【００４２】
図１５に示されるように、複数機能の並列処理の例において、機能１〜３の並列処理する場合、信号処理モジュール１および信号処理モジュール２を機能〔１〕、信号処理モジュール３を機能〔２〕、信号処理モジュール４を機能〔３〕として割り当てることとする。
【００４３】
回路構成情報としては構成情報１を信号処理モジュール１、構成情報２を信号処理モジュール２、構成情報３を信号処理モジュール３、構成情報４を信号処理モジュール４に割り当てる。
【００４４】
処理に使用するデータは処理１のデータを機能〔１〕によって処理し、処理２のデータを機能〔２〕、処理３のデータを機能〔３〕によって処理するものとする。
【００４５】
実施の形態３．
上述してきた実施の形態では、信号処理バスは隣り合ったモジュール間を接続しているが、本実施の形態で説明するように、任意のモジュール間で接続してもよい。選択回路でのバスの選択は制御回路により行なっているが、転送データ中にバスの選択情報を付加し、選択情報により動的に選択してもよい。ＣＰＵモジュールも複数使用するようにしてもよい。
【００４６】
図１６は、信号処理バスを任意のモジュール間で接続する場合のブロック図を示している。図１６では、信号処理バスに複数の系統(信号処理バス１〜信号処理バスｎ)を設け、各信号処理モジュールの入力および出力はいずれの系統の信号処理バスに接続されるかを選択するための選択回路に接続される。
それぞれの選択回路はＣＰＵモジュールからアクセス可能な信号処理バス制御回路によって設定が行なわれる。
信号処理バスの接続情報は装置構成情報に付加される。
【００４７】
図１７は、任意の信号処理モジュールを接続して信号処理装置を構成する一例のブロック図を示している。信号処理バスを任意のモジュールで接続する場合の処理例を以下に示す。機能〔１−１〕を信号処理モジュール１と信号処理モジュール４に割り当て、機能〔１−２〕を信号処理モジュール２と信号処理モジュール３に割り当てる場合、信号処理モジュール１の出力バスおよび信号処理モジュール４の入力バスは信号処理バス１が接続され、信号処理モジュール２の出力バスと信号処理モジュール３の入力バスは信号処理バス２が接続される。
【００４８】
図１８は、図１７のブロック構成に対応する同装置構成情報の例を示している。信号処理バスを任意のモジュールで接続する場合、信号処理バスの接続系統についての情報を付加する必要がある。図１８の例では、入力バスまたは出力バスが信号処理バスであった場合、転送元アドレス格納領域を信号処理バス系統を表す情報として扱い、信号処理モジュール１の出力バスおよび信号処理モジュール４の入力バスの転送元アドレス領域には信号処理バス１が格納され、信号処理モジュール２の出力バスおよび信号処理モジュール３の入力バスの転送元アドレス領域には信号処理バス２が格納される。
【００４９】
この実施の形態によれば、信号処理バスを任意のモジュールで接続可能な構造とすることにより、特定モジュールの故障等により装置の再構成を行なうような場合、装置全体を再構成する必要はなく、動作中の処理は継続することができ、信号処理モジュールへの機能割り当ての組み合わせを柔軟に変更することができる。
【００５０】
図１９は、上位アプリケーションプログラムの動作フローを示すフローチャートである。上位アプリケーションは、初期情報に従って装置の再構成を行ない処理の開始を指示する。ユーザの要求等によって装置再構成の変更要求があった場合、装置構成情報を再生成し、動作中の処理停止後装置再構成を実施し処理を再開させる。
【００５１】
図１９を詳述すれば、まず、装置構成基本情報を読み込み（Ｓ１）、初期装置構成情報を読み込む（Ｓ２）。次に装置再構成を実施し（Ｓ３）、処理開始を指示して（Ｓ４）イベントを待ち（Ｓ５）、装置構成変更要求があるか否かを判断する（Ｓ６）。要求があった場合は（Ｓ６，Ｙ）、装置構成情報を生成し（Ｓ７）、機能未割り当てモジュール情報を更新し（Ｓ８）、処理停止を指示し（Ｓ９）、ステップ（Ｓ３）に戻る。ステップ（Ｓ６）で装置構成変更要求が無かった場合は（Ｓ６，Ｎ）、イベント待ち（Ｓ５）に戻る。
【００５２】
図２０は、装置構成情報生成処理を示すフローチャートである。
まず、処理を行う機能を選択し（Ｓ１１）、機能名を設定し（Ｓ１２）、回路構成情報数を読み込み（Ｓ１３）、モジュール数として回路構成情報数を設定する（Ｓ１４）。次に処理を行う信号処理モジュール名を設定し（Ｓ１５）、処理に使用する回路構成情報を設定し（Ｓ１６）、処理対象データのアドレス情報を読み込み（Ｓ１７）、前段の処理があるか否かを判断する（Ｓ１８）。処理があった場合は（Ｓ１８，Ｙ）、入力バスとして信号処理バスを設定し（Ｓ１９）、後段の処理があるか否かを判断する（Ｓ２０）。処理があった場合は（Ｓ２０，Ｙ）、入力バスとして信号処理バスを設定し（Ｓ２１）、ステップ（Ｓ１５）に戻る。
【００５３】
ステップ（Ｓ１８）において、前段の処理が無いと判断された場合は（Ｓ１８，Ｎ）、入力バスとして汎用バスを設定し（Ｓ２２）、転送元アドレスとして処理データのアドレスを設定し（Ｓ２３）、転送先アドレスとして信号処理モジュールの入力アドレスを設定し（Ｓ２４）、データサイズとして処理データサイズを設定して（Ｓ２５）、処理（Ｓ２０）に進む。
【００５４】
また、ステップ（Ｓ２０）において、後段の処理が無いと判断された場合は（Ｓ２０，Ｎ）、出力バスとして汎用バスを設定し（Ｓ２６）、転送元アドレスとして信号処理モジュールの出力アドレスを設定し（Ｓ２７）、転送先アドレスとして処理結果格納アドレスを設定し（Ｓ２８）、データサイズとして処理結果データサイズを設定する（Ｓ２９）。そして、全機能設定完了するまでステップ（Ｓ１１）に戻る（Ｓ３０）。
【００５５】
実施の形態４．
本実施の形態によれば、故障発生時は、機能が割り当てられていないモジュールを検索し割り当て可能であれば装置構成情報を再生成する。割り当てができない場合、停止可能な処理があれば停止して装置構成情報を生成することもできる。
【００５６】
例えば図２１は故障時の装置再構成例を示すブロック図である。図２１（ａ）に示すように機能〔１〕の信号処理モジュール１が故障した場合、図２１（ｂ）のように故障したモジュールを取り外し、他の信号処理モジュールを用いて再構築することができる。この故障発生時の処理フローの一例を図２２に示す。
【００５７】
まず、未割り当てモジュールを確認し（Ｓ４１）、未割り当てモジュールがあるか否かを判断する（Ｓ４２）。未割り当てモジュールがある場合は（Ｓ４２，Ｙ）、装置構成情報を生成し（Ｓ４３）、機能未割り当てモジュール情報を更新し（Ｓ４４）、処理停止を指示する（Ｓ４５）。そして装置再構成を実施し（Ｓ４６）、処理開始を指示する（Ｓ４７）。
【００５８】
一方、処理（Ｓ４２）において、未割り当てモジュールが無いと判断された場合は（Ｓ４２，Ｎ）、停止可能な処理があるか否かを確認し（Ｓ４８）、停止可能な処理があれば処理（４３）に移る（Ｓ４９，Ｙ）。一方停止可能処理がない場合はエラー処理を行って（Ｓ４９，Ｎ）処理を終了する。
【００５９】
本実施の形態によれば、コンフィグレーション情報を適宜ロードすることで、必要な機能をすべてハードウェアとして持つ必要はなく、装置の小型、軽量化が可能となる。信号処理バスにより信号処理モジュール間を接続することで大規模な処理の実現が可能となる。信号処理バスと汎用バスを選択することで信号処理モジュール内の再構成だけでなく、装置全体の再構成が可能となる。特定の信号処理モジュールが故障した場合、その処理を別の信号処理モジュールで再構成することで、運用を継続することが可能となる。
【００６０】
以上、本実施の形態によれば、信号処理モジュールに汎用バスと信号処理バスの選択回路を設け、信号処理デバイスの入出力データが接続されるバスを選択することにより、低遅延が要求されるパイプライン処理を行なう場合は信号処理バスを使用し、まとまったデータを蓄積して並列処理を行なう場合は汎用バスを使用することで異なる特性の信号処理に対応可能な信号処理装置が実現可能となる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態の基本構成を示すブロック図である。
【図２】信号処理バスによるパイプライン処理の例を示す図である。
【図３】ハードウェアパイプラインを示すフロー図である。
【図４】ソフトウェアパイプラインを示すフロー図である。
【図５】汎用バスによる並列処理の例を示す図である。
【図６】実施の形態１における装置構成情報を示す図である。
【図７】図６による装置構成情報の対応箇所を示す図である。
【図８】実施の形態１におけるデータの流れを示す図である。
【図９】実施の形態１における同一機能の並列処理例を示す図である。
【図１０】実施の形態１における同一機能の並列処理を行う場合の装置構成情報の例を示す図である。
【図１１】実施の形態２における信号処理モジュールのアドレス情報の例を示す図である。
【図１２】実施の形態２における機能情報の例を示す図である。
【図１３】実施の形態２における処理用データのアドレス情報の例を示す図である。
【図１４】実施の形態２における複数機能の並列処理を行う場合の装置構成情報の例を示す図である。
【図１５】実施の形態２における複数機能の並列処理例を示す図である。
【図１６】実施の形態３における信号処理バスを任意のモジュール間で接続する場合の例を示す図である。
【図１７】実施の形態３における信号処理バスを任意のモジュールで接続する場合の処理例を示す図である。
【図１８】実施の形態３における信号処理バスを任意のモジュールで接続する場合の装置構成情報の例として、同一機能の並列処理を行う場合を示す図である。
【図１９】実施の形態３における上位アプリケーションプログラムの動作を示すフローチャートである。
【図２０】実施の形態３における装置構成情報の生成処理を示すフローチャートである。
【図２１】実施の形態４における信号処理モジュールが故障した場合の装置再構成例を示す図である。
【図２２】実施の形態４における故障発生時の処理フローを示すフローチャートである。
【図２３】従来の技術を示すパイプライン処理と並列処理を示す図である。
【図２４】従来の汎用バスを用いた信号処理装置を示す図である。
【図２５】従来の信号処理バスを用いた信号処理装置を示す図である。
【符号の説明】
【００６２】
１〜ｎ  複数の信号処理モジュール、１０  バスインタフェース、１１，１５  選択回路、１２  信号処理デバイス、１３  制御回路、１４  メモリ、２１  汎用バス、２０  信号処理バス、１００  ＣＰＵモジュール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2010033336.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2010033336.tif 000021
【図２０】
2010033336.tif 000022
【図２１】
2010033336.tif 000023
【図２２】
2010033336.tif 000024
【図２３】
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【図２４】
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【図２５】
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