(57)【要約】【課題】半田凝固時の半田から保護膜への圧縮応力により電極を覆う部分の保護膜が割れることを低減することが可能な半導体装置を提供することを目的とする。【解決手段】それぞれの上面が面一になるように形成された層間絶縁膜３７、エミッタ電極３８、及びゲート電極３９の上に形成される保護膜２と、保護膜２の上に形成され保護膜２に形成されるスルーホール６を介してエミッタ電極３８に接続されるエミッタ電極３とをさらに備えてトレンチゲート型の半導体装置を構成する。【選択図】図１
2010165880.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の表面の少なくとも一部に形成される第２導電型の第１の半導体領域と、
前記第１の半導体領域を貫いて前記半導体基板内に突出するトレンチ内に形成されるゲート半導体領域と、
前記第１の半導体領域の表面の一部に前記トレンチと接するように形成される第１導電型の第２の半導体領域と、
前記第１の半導体領域の表面の一部に形成される第１の保護膜と、
前記第１の保護膜の表面の一部に前記ゲート半導体領域と電気的に接続されるように形成されるゲート層と、
前記第１の保護膜、前記ゲート層、及び前記ゲート半導体領域の表面に形成される第２の保護膜と、
前記第１の半導体領域の上に位置する前記第２の保護膜の表面から前記第２の保護膜及び前記第１の保護膜を貫く第１のコンタクトホールと、
前記ゲート層の上に位置する前記第２の保護膜を貫く第２のコンタクトホールと、
前記第１のコンタクトホール内に形成され前記第１の半導体領域に電気的に接続される第１の電極と、
前記第２のコンタクトホール内に形成され前記ゲート層に電気的に接続されるゲート電極と、
前記第２の保護膜の上面と、前記第１の電極の上面と、前記ゲート電極の上面とが面一になるように形成され、前記第２の保護膜の上面と前記第１の電極の上面と前記ゲート電極の上面とに形成される第３の保護膜と、
前記第３の保護膜に形成されるスルーホールと、
前記第３の保護膜の表面に形成され前記スルーホールを介して前記第１の電極に接続されるとともに、半田を介して配線に接続される第２の電極と、
前記半導体基板の裏面に形成される第３の電極と、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記半導体基板と前記第３の電極との間に形成される第２導電型の第３の半導体領域を備える
ことを特徴とする半導体装置。
【請求項３】
第１導電型の半導体基板の上面の少なくとも一部に第２導電型の第１の半導体領域を形成し、
前記第１の半導体領域を貫いて前記半導体基板内に突出するトレンチを形成し、
前記第１の半導体領域の表面の一部に前記トレンチと接するように第１導電型の第２の半導体領域を形成し、
前記第１の半導体領域の表面の一部に第１の保護膜を形成し、
前記トレンチ内にゲート半導体領域を形成し、
前記第１の保護膜の表面の一部に前記ゲート半導体領域と電気的に接続されるゲート層を形成し、
前記第１の保護膜、前記ゲート層、及び前記ゲート半導体領域の表面に第２の保護膜を形成し、
前記第１の半導体領域の上に位置する前記第２の保護膜の表面から前記第２の保護膜および前記第１の保護膜を貫く第１のコンタクトホールを形成し、
前記ゲート層の上に位置する前記第２の保護膜を貫く第２のコンタクトホールを形成し、
前記第１のコンタクトホールを介して前記第１の半導体領域に電気的に接続されるように前記第１のコンタクトホール内及び前記第２の保護膜の表面に第１の電極を形成し、
前記第２のコンタクトホールを介して前記ゲート層に電気的に接続されるように前記第２のコンタクトホール内及び前記第２の保護膜の表面にゲート電極を形成し、
前記第２の保護膜、前記第１の電極、及び前記ゲート電極を、それぞれの上面が面一になるように研削し、
前記第２の保護膜の上面と、前記第１の電極の上面と、前記ゲート電極の上面とに第３の保護膜を形成し、
前記第３の保護膜にスルーホールを形成し、
前記スルーホールを介して前記第１の電極に電気的に接続されるように前記スルーホール内及び前記第３の保護膜の表面に第２の電極を形成し、
前記半導体基板の裏面に第３の電極を形成し、
半田を介して前記第２の電極と配線とを電気的に接続する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記半導体基板と前記第３の電極との間に第２導電型の第３の半導体領域を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項３又は請求項４に記載の半導体装置の製造方法であって、
熱処理後に、前記第２の保護膜、前記第１の電極、及び前記ゲート電極を、それぞれの上面が面一になるように研削する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型の半導体装置に関する。
【背景技術】
【０００２】
図３（ａ）は、従来の半導体装置を上から見たときの平面図を示す図である。また、図３（ｂ）は、図３（ａ）に示すＡ−Ａ断面図を示す図である。また、図３（ｃ）は、図３（ａ）に示すＢ−Ｂ断面図を示す図である。なお、図３（ａ）では、図３（ｂ）に示す保護膜４０、金属メッキ４１、半田４２、及びエミッタ配線４３を省略しており、図３（ｃ）では、図３（ｂ）に示す半田４２及びエミッタ配線４３を省略している。  図３（ａ）に示す半導体装置は、図３（ｂ）及び図３（ｃ）に示すように、ｎ型のシリコン基板３１と、そのシリコン基板３１の表面の少なくとも一部に形成されるｐ型の拡散層３２と、拡散層３２を貫いてシリコン基板３１内に突出するトレンチ３３内に絶縁膜を介して形成されるゲート半導体領域３４と、拡散層３２の表面の一部にトレンチ３３と接するように形成されるｎ型の半導体領域３２ａと、拡散層３２の表面の一部に形成される保護膜３５と、保護膜３５の表面の一部にゲート半導体領域３４と電気的に接続されるように形成されるゲート層３６と、ゲート層３６及びゲート半導体領域３４の表面に形成される保護膜３７ａと、保護膜３５及び保護膜３７ａの表面に形成される保護膜３７と、拡散層３２の上に位置する保護膜３７の表面から保護膜３７及び保護膜３５を貫くコンタクトホール内に形成され拡散層３２に電気的に接続されるエミッタ電極３８（例えば、アルミニウムなど）と、ゲート層３６の上に位置する保護膜３７の表面から保護膜３７及び保護膜３７ａを貫くコンタクトホール内に形成されゲート層３６に電気的に接続されるゲート電極３９（例えば、アルミニウムなど）と、保護膜３７、エミッタ電極３８、及びゲート電極３９の上に形成される保護膜４０と、エミッタ電極３８の上に位置する保護膜４０の表面から保護膜４０を貫くエミッタパッド内に形成されエミッタ電極３８に電気的に接続される金属メッキ４１（例えば、ニッケルと金の合金など）と、金属メッキ４１及びゲート電極３９の上に位置する保護膜４０の上に形成され半田４２を介して金属メッキ４１に電気的に接続されるエミッタ配線４３（例えば、銅など）と、シリコン基板３１の裏面に形成されるｐ型のコレクタ拡散層４４と、コレクタ拡散層４４の下に形成されコレクタ拡散層４４に電気的に接続されるコレクタ電極４５とを備えて構成されている。
【０００３】
なお、図３（ｃ）では、エミッタ電極３８及び金属メッキ４１の上に設けられる半田４２及びエミッタ配線４３の図示を省略している。  図４（ａ）〜図４（ｅ）は、従来の半導体装置の製造方法を示す図である。なお、図４（ａ）は、シリコン基板３１の上面の少なくとも一部に拡散層３２を形成し、拡散層３２を貫いてシリコン基板３１内に突出するトレンチ３３を形成し、拡散層３２の表面の一部にトレンチ３３と接するように半導体領域３２ａを形成し、拡散層３２の表面の一部に保護膜３５を形成し、トレンチ３３内に絶縁膜を介してゲート半導体領域３４を形成し、前記第１の保護膜３５の表面の一部に前記ゲート半導体領域３４と電気的に接続されるゲート層３６を形成し、ゲート層３６及びゲート半導体領域３４の表面に保護膜３７ａを形成し、保護膜３５及び保護膜３７ａの表面に保護膜３７を形成した後の様子を示し、図４（ｂ）〜図４（ｅ）は、それ以降の製造方法を示している。
【０００４】
まず、図４（ｂ）に示すように、拡散層３２の上に位置する保護膜３７の表面から保護膜３７及び保護膜３５を貫くコンタクトホール４６（第１のコンタクトホール）を形成するとともに、ゲート層３６の上に位置する保護膜３７の表面から保護膜３７及び保護膜３７ａを貫くコンタクトホール４７（第２のコンタクトホール）を形成する。
【０００５】
次に、図４（ｃ）に示すように、コンタクトホール４６を介して拡散層３２に電気的に接続されるようにコンタクトホール４６内及び保護膜３７の表面にエミッタ電極３８を形成するとともに、コンタクトホール４７を介してゲート層３６に電気的に接続されるようにコンタクトホール４７内及び保護膜３７の表面にゲート電極３９を形成した後、熱処理によりゲート電極３９上のシンタリングを行う。
【０００６】
上記シンタリングによりエミッタ電極３８及びゲート電極３９の表面にはヒロックが形成される。
次に、図４（ｄ）に示すように、層間絶縁膜３７、エミッタ電極３８、及びゲート電極３９のそれぞれの上面に保護膜４０を形成した後、エミッタ電極３８の上に位置する保護膜４０の表面から保護膜４０を貫くエミッタパッド４８を形成するとともに、ゲート電極３９の上に位置する保護膜４０の表面から保護膜４０を貫くゲートパッド（不図示）を形成する。
【０００７】
次に、図４（ｅ）に示すように、シリコン基板３１の裏面をシリコン基板３１の厚さが所定値になるまで研削した後、コレクタ拡散層４４及びコレクタ電極４５を形成する。
そして、金属メッキ４１及び半田４２を介してエミッタ電極３８とエミッタ配線４３とを電気的に接続する。
【０００８】
このように構成される従来の半導体装置では、コレクタ電極４５とエミッタ電極３８との間に電圧を印加した状態で、ゲート電極３９に電圧を印加すると、トレンチの周囲の拡散層３２にｎ型のチャネルが形成される。すると、シリコン基板３１とエミッタ電極３８とが電気的に接続され、コレクタ電極４５とエミッタ電極３８との間に電流が流れる。
【０００９】
すなわち、従来の半導体装置は、いわゆる、ｎチャネルのトレンチゲート型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）であり、高耐圧で、かつ、低損失を実現することができる（例えば、特許文献１参照）。
【００１０】
このような従来の半導体装置において、金属メッキ４１とエミッタ配線４３とを電気的に接続させる部材として、ワイヤーを用いることも考えられるが、図３（ａ）や図３（ｂ）に示すように、金属メッキ４１とエミッタ配線４３とを広範囲の半田４２により電気的に接続させる方が放熱効果を期待することができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】再公表特許ＷＯ２００２−６１８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述のように、金属メッキ４１とエミッタ配線４３とを広範囲の半田４２により電気的に接続させる場合では、半田４２の凝固時のゲート電極３９及び半田４２のそれぞれの線膨張率の違いにより、保護膜４０に半田４２からの圧縮応力がかかる。そして、その圧縮応力は、ゲート電極３９の角部を覆う部分の保護膜４０に集中することや、ゲート電極３９の角部を覆う部分の保護膜４０がゲート電極３９の平坦部を覆う部分の保護膜４０よりも薄いことにより、ゲート電極３９の角部を覆う部分の保護膜４０がゲート電極３９の平坦部を覆う部分の保護膜４０よりも割れ易い。そして、このような理由で保護膜４０が割れてしまうと、例えば、エミッタ電極３８とゲート電極３９とがショートしてしまうおそれがある。
【００１３】
そこで、本発明では、半田凝固時の半田から保護膜への圧縮応力により電極を覆う部分の保護膜が割れることを低減することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表面の少なくとも一部に形成される第２導電型の第１の半導体領域と、前記第１の半導体領域を貫いて前記半導体基板内に突出するトレンチ内に形成されるゲート半導体領域と、前記第１の半導体領域の表面の一部に前記トレンチと接するように形成される第１導電型の第２の半導体領域と、前記第１の半導体領域の表面の一部に形成される第１の保護膜と、前記第１の保護膜の表面の一部に前記ゲート半導体領域と電気的に接続されるように形成されるゲート層と、前記第１の保護膜、前記ゲート層、及び前記ゲート半導体領域の表面に形成される第２の保護膜と、前記第１の半導体領域の上に位置する前記第２の保護膜の表面から前記第２の保護膜及び前記第１の保護膜を貫く第１のコンタクトホールと、前記ゲート層の上に位置する前記第２の保護膜を貫く第２のコンタクトホールと、前記第１のコンタクトホール内に形成され前記第１の半導体領域に電気的に接続される第１の電極と、前記第２のコンタクトホール内に形成され前記ゲート層に電気的に接続されるゲート電極と、前記第２の保護膜の上面と、前記第１の電極の上面と、前記ゲート電極の上面とが面一になるように形成され、前記第２の保護膜の上面と前記第１の電極の上面と前記ゲート電極の上面とに形成される第３の保護膜と、前記第３の保護膜に形成されるスルーホールと、前記第３の保護膜の表面に形成され前記スルーホールを介して前記第１の電極に接続されるとともに、半田を介して配線に接続される第２の電極と、前記半導体基板の裏面に形成される第３の電極とを備える。
【００１５】
これにより、半田凝固時に半田からの圧縮応力が第２の電極により吸収される。また、第２の保護膜全体の厚さを均一にすることができるため、ゲート電極の角部を覆う部分の第２の保護膜の強度を高めることができる。これにより、半田凝固時の半田から第２の保護膜への圧縮応力によりゲート電極を覆う部分の第２の保護膜が割れることを低減することができる。
【００１６】
また、上記半導体装置は、前記半導体基板と前記第３の電極との間に形成される第２導電型の第３の半導体領域を備えるように構成してもよい。
また、本発明の半導体装置の製造方法は、第１導電型の半導体基板の上面の少なくとも一部に第２導電型の第１の半導体領域を形成し、前記第１の半導体領域を貫いて前記半導体基板内に突出するトレンチを形成し、前記第１の半導体領域の表面の一部に前記トレンチと接するように第１導電型の第２の半導体領域を形成し、前記第１の半導体領域の表面の一部に第１の保護膜を形成し、前記トレンチ内にゲート半導体領域を形成し、前記第１の保護膜の表面の一部に前記ゲート半導体領域と電気的に接続されるゲート層を形成し、前記第１の保護膜、前記ゲート層、及び前記ゲート半導体領域の表面に第２の保護膜を形成し、前記第１の半導体領域の上に位置する前記第２の保護膜の表面から前記第２の保護膜および前記第１の保護膜を貫く第１のコンタクトホールを形成し、前記ゲート層の上に位置する前記第２の保護膜を貫く第２のコンタクトホールを形成し、前記第１のコンタクトホールを介して前記第１の半導体領域に電気的に接続されるように前記第１のコンタクトホール内及び前記第２の保護膜の表面に第１の電極を形成し、前記第２のコンタクトホールを介して前記ゲート層に電気的に接続されるように前記第２のコンタクトホール内及び前記第２の保護膜の表面にゲート電極を形成し、前記第２の保護膜、前記第１の電極、及び前記ゲート電極を、それぞれの上面が面一になるように研削し、前記第２の保護膜の上面と、前記第１の電極の上面と、前記ゲート電極の上面とに第３の保護膜を形成し、前記第３の保護膜にスルーホールを形成し、前記スルーホールを介して前記第１の電極に電気的に接続されるように前記スルーホール内及び前記第３の保護膜の表面に第２の電極を形成し、前記半導体基板の裏面に第３の電極を形成し、半田を介して前記第２の電極と配線とを電気的に接続する。
【００１７】
また、上記半導体装置の製造方法において、前記半導体基板と前記第３の電極との間に第２導電型の第３の半導体領域を形成してもよい。
また、上記半導体装置の製造方法において、熱処理後に、前記第２の保護膜、前記第１の電極、及び前記ゲート電極を、それぞれの上面が面一になるように研削することが好ましい。
【発明の効果】
【００１８】
本発明によれば、半導体装置において、半田凝固時の半田から保護膜への圧縮応力により電極を覆う部分の保護膜が割れることを低減することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態の半導体装置を示す図である。
【図２】本実施形態の半導体装置の製造方法を示す図である。
【図３】従来の半導体装置を示す図である。
【図４】従来の半導体装置の製造方法を示す図である。
【発明を実施するための最良の形態】
【００２０】
以下、図面を用いて本発明の実施形態を説明する。
図１（ａ）は、本発明の実施形態の半導体装置を上から見たときの平面図である。また、図１（ｂ）は、図１（ａ）に示すＣ−Ｃ断面図を示す図である。また、図１（ｃ）は、図１（ａ）に示すＤ−Ｄ断面図を示す図である。なお、図１（ａ）〜図１（ｃ）において、図３（ｂ）及び図３（ｃ）に示す構成と同じ構成には同じ符号を付している。また、図１（ａ）では、図１（ｂ）に示す保護膜２、エミッタ電極３、絶縁膜４、金属メッキ５、半田４２、及びエミッタ配線４３を省略しており、図１（ｃ）では、図１（ｂ）に示す金属メッキ５、半田４２、及びエミッタ配線４３を省略している。
【００２１】
本実施形態の半導体装置は、図１（ａ）、図１（ｂ）及び図１（ｃ）に示すように、ｎ型のシリコン基板３１（半導体基板）と、そのシリコン基板３１の表面の少なくとも一部に形成されるｐ型の拡散層３２（第１の半導体領域）と、拡散層３２を貫いてシリコン基板３１内に突出するトレンチ３３内に絶縁膜を介して形成されるゲート半導体領域３４と、拡散層３２の表面の一部にトレンチ３３と接するように形成されるｎ型の半導体領域３２ａ（第２の半導体領域）と、拡散層３２の表面の一部に形成される保護膜３５（第１の保護膜）と、保護膜３５の表面の一部にゲート半導体領域３４と電気的に接続されるように形成されるゲート層３６と、ゲート層３６及びゲート半導体領域３４の表面に形成される保護膜３７ａ（第２の保護膜）と、保護膜３５及び保護膜３７ａの表面に形成される保護膜３７（第２の保護膜）と、拡散層３２の上に位置する保護膜３７の表面から保護膜３７及び保護膜３５を貫くコンタクトホール内に形成され拡散層３２に電気的に接続されるエミッタ電極３８（例えば、アルミニウムなど）（第１の電極）と、ゲート層３６の上に位置する保護膜３７の表面から保護膜３７及び保護膜３７ａを貫くコンタクトホール内に形成されゲート層３６に電気的に接続されるゲート電極３９（例えば、アルミニウムなど）と、保護膜３７の上面と、エミッタ電極３８の上面と、ゲート電極３９の上面とが面一になるように形成され、保護膜３７の上面とエミッタ電極３８の上面とゲート電極３９の上面とに形成される保護膜２（第３の保護膜）と、エミッタ電極３８の上に位置する保護膜２の表面から保護膜２を貫くスルーホール内及び保護膜２の表面の一部に形成されエミッタ電極３８に接続されるエミッタ電極３（例えば、銅など）（第２の電極）と、保護膜２及びエミッタ電極３の表面上に形成される絶縁膜４と、エミッタ電極３の上に位置する絶縁膜４の表面から絶縁膜４を貫くエミッタパッド内に形成されエミッタ電極３に電気的に接続される金属メッキ５（例えば、ニッケルと金の合金など）と、金属メッキ５の上に形成され半田４２を介して金属メッキ５に電気的に接続されるエミッタ配線４３（配線）と、シリコン基板３１の裏面に形成されるｐ型のコレクタ拡散層４４と、コレクタ拡散層４４の下に形成されコレクタ拡散層４４に電気的に接続されるコレクタ電極４５（第３の電極）とを備えて構成されている。
【００２２】
なお、保護膜３７ａを省略して本実施形態の半導体装置を構成してもよい。
本実施形態の半導体装置において、コレクタ電極４５とエミッタ電極３８との間に電圧を印加した状態で、ゲート電極３９に電圧を印加すると、トレンチの周囲の拡散層３２にｎ型のチャネルが形成され、シリコン基板３１とエミッタ電極３８とが電気的に接続され、コレクタ電極４５とエミッタ電極３８との間に電流が流れるものとする。
【００２３】
図２（ａ）〜図２（ｈ）は、本実施形態の半導体装置の製造方法を示す図である。なお、図２（ａ）〜図２（ｃ）は、図４（ａ）〜図４（ｃ）と同様であるため、その部分の製造方法の説明は省略する。
【００２４】
まず、図２（ｄ）に示すように、エミッタ電極３８及びゲート電極３９の形成後に熱処理によりゲート電極３９上のシンタリングを行った後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理などにより層間絶縁膜３７、エミッタ電極３８、及びゲート電極３９を、それぞれの上面が面一になるように研削する。このように、熱処理後に研削を行うことにより、ゲート電極３９上のヒロック成長部分を研削することができ層間絶縁膜３７、エミッタ電極３８、及びゲート電極３９のそれぞれの上面を以降の工程において面一に保つことができる。
【００２５】
次に、図２（ｅ）に示すように、層間絶縁膜３７の上面と、エミッタ電極３８の上面と、及びゲート電極３９の上面とに保護膜２を形成した後、エミッタ電極３８の上に位置する保護膜２の表面から保護膜２を貫くスルーホール６を形成するとともに、ゲート電極３９の上に位置する保護膜２の表面から保護膜２を貫くスルーホールＡ（不図示）を形成する。
【００２６】
次に、図２（ｆ）に示すように、スルーホール６を介してエミッタ電極３８に電気的に接続されるようにスルーホール６内及び保護膜２の表面にエミッタ電極３を形成するとともに、スルーホールＡを介してゲート３９に電気的に接続されるようにスルーホールＡ内及び保護膜２の表面にゲート電極Ａを形成する。
【００２７】
次に、図２（ｇ）に示すように、保護膜２、エミッタ電極３、及びゲート電極Ａのそれぞれの上面に絶縁膜４を形成した後、エミッタ電極３の上に位置する絶縁膜４の表面から絶縁膜４を貫くエミッタパッド７を形成するとともに、ゲート電極Ａの上に位置する絶縁膜４の表面から絶縁膜４を貫くゲートパッドＡ（不図示）を形成する。
【００２８】
次に、図２（ｈ）に示すように、シリコン基板３１の裏面をシリコン基板３１の厚さが所定値になるまで研削した後、コレクタ拡散層４４及びコレクタ電極４５を形成する。
そして、金属メッキ５及び半田４２を介してエミッタ電極３とエミッタ配線４３とを電気的に接続する。
【００２９】
このように、本実施形態の半導体装置の特徴点は、層間絶縁膜３７、エミッタ電極３８、及びゲート電極３９をそれぞれの上面が面一になるように研削し、その上に形成される保護膜２のエミッタ電極３８と対向する位置にスルーホール６を形成し、そのスルーホール６を介してエミッタ電極３８に電気的に接続させたエミッタ電極３を保護膜２の上に形成している点である。
【００３０】
これにより、半田４２の凝固時に半田４２からの圧縮応力がエミッタ電極３により吸収される。また、ゲート電極３９を覆う保護膜２全体の厚さを均一にすることができるため、ゲート電極３９を覆う保護膜２の強度を高めることができる。そのため、半田４２の凝固時に半田４２から保護膜２への圧縮応力により保護膜２が割れることを低減することができる。
【００３１】
なお、本実施形態の半導体装置は、シリコン基板３１の裏面に直接ドレイン電極を形成することによりｎチャネルのトレンチゲート型のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）として構成してもよい。
【００３２】
また、本実施形態の半導体装置は、ｐチャネルのトレンチゲート型のＩＧＢＴ又はｐチャネルのトレンチゲート型のＭＯＳＦＥＴとして構成してもよい。
【符号の説明】
【００３３】
２  保護膜
３  エミッタ電極
４  絶縁膜
５  金属メッキ
６  スルーホール
７  エミッタパッド
３１  シリコン基板
３２  拡散層
３３  絶縁膜
３４  ゲート半導体領域
３５  絶縁膜
３６  ゲート層
３７  層間絶縁膜
３８  エミッタ電極
３９  ゲート電極
４０  保護膜
４１  金属メッキ
４２  半田
４３  エミッタ配線
４４  コレクタ拡散層
４５  コレクタ電極
４６  コンタクトホール
４７  コンタクトホール
４８  エミッタパッド
【図１】
2010165880.tif 000003
【図２】
2010165880.tif 000004
【図３】
2010165880.tif 000005
【図４】
2010165880.tif 000006