(57)【要約】【課題】ゲートオーバーラップ幅が小さく高速応答が可能で低消費電力のＴＦＴを低コストで実現することができる半導体装置及びその製造方法を提供する。【解決手段】基板１１上に形成されるゲート電極１２と、ゲート電極１２を覆うように形成されるゲート絶縁膜１３と、基板１１上であってゲート電極１２の近傍にめっきにより形成されるソース電極１４と、基板１１上であってゲート電極１２の近傍に、ソース電極１４とゲート電極１２を挟んで反対側に位置するようにめっきにより形成されるドレイン電極１５と、ソース電極１４、ドレイン電極１５及びゲート絶縁膜１３を覆うように形成される半導体膜１６とを有する半導体装置１０において、基板１１は、めっき触媒を含有し、ソース電極１４及びドレイン電極１５は、めっき触媒に直接接触して形成されていることを特徴とする半導体装置１０。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成されるゲート電極と、
前記ゲート電極を覆うように形成されるゲート絶縁膜と、
前記基板上であって前記ゲート電極の近傍にめっきにより形成されるソース電極と、
前記基板上であって前記ゲート電極の近傍に、前記ソース電極と前記ゲート電極を挟んで反対側に位置するようにめっきにより形成されるドレイン電極と、
前記ソース電極、前記ドレイン電極及び前記ゲート絶縁膜を覆うように形成される半導体膜と
を有する半導体装置において、
前記基板は、めっき触媒を含有し、
前記ソース電極及び前記ドレイン電極は、前記めっき触媒に直接接触して形成されていることを特徴とする半導体装置。
【請求項２】
前記基板の表面層の前記めっき触媒の濃度は、前記基板の前記表面層より内部の前記めっき触媒の濃度より小さいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記表面層は、ＵＶ照射により除去可能であり、前記ソース電極及び前記ドレイン電極が形成されている領域で除去されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記表面層は、加熱により除去可能であり、前記ソース電極及び前記ドレイン電極が形成されている領域で除去されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記基板は、
前記めっき触媒よりなるコア部と、該コア部を被覆し、前記めっき触媒の濃度が該コア部の前記めっき触媒の濃度より小さいシェル部とよりなるコア・シェル構造を有する微粒子を含有することを特徴とする請求項１乃至４の何れか一項に記載の半導体装置。
【請求項６】
前記シェル部は、ＵＶ照射により除去可能であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記シェル部は、加熱により除去可能であることを特徴とする請求項５記載の半導体装置。
【請求項８】
前記ゲート絶縁膜は、前記ゲート電極に含まれる金属の酸化物であることを特徴とする請求項１乃至７の何れか一項に記載の半導体装置。
【請求項９】
前記酸化物は、陽極酸化により形成されることを特徴とする請求項８記載の半導体装置。
【請求項１０】
めっき触媒を含有する基板上にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート電極の近傍であって前記ゲート電極を挟んで互いに反対側に位置する第１の領域及び第２の領域の前記めっき触媒を前記基板の表面に露出させるめっき触媒露出工程と、
ソース電極を前記第１の領域にめっきにより形成し、ドレイン電極を前記第２の領域にめっきにより形成するソース・ドレイン電極形成工程と、
前記ソース電極、前記ドレイン電極及び前記ゲート絶縁膜を覆うように半導体膜を形成する半導体膜形成工程と
を具備する半導体装置の製造方法。
【請求項１１】
前記基板の表面層の前記めっき触媒の濃度は、前記基板の前記表面層より内部の前記めっき触媒の濃度より小さいことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記めっき触媒露出工程は、前記第１の領域及び前記第２の領域の前記表面層をＵＶ照射により除去することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記めっき触媒露出工程は、前記第１の領域及び前記第２の領域の前記表面層を加熱により除去することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記基板は、
前記めっき触媒よりなるコア部と、該コア部を被覆し、前記めっき触媒の濃度が該コア部の前記めっき触媒の濃度より小さいシェル部とよりなるコア・シェル構造を有する微粒子を含有することを特徴とする請求項１０乃至１３の何れか一項に記載の半導体装置の製造方法。
【請求項１５】
前記シェル部は、ＵＶ照射により除去可能であることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記シェル部は、加熱により除去可能であることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１７】
前記ゲート絶縁膜は、前記ゲート電極に含まれる金属の酸化物であることを特徴とする請求項１０乃至１６の何れか一項に記載の半導体装置の製造方法。
【請求項１８】
前記酸化物は、陽極酸化により形成されることを特徴とする請求項１７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に低コストなトランジスタ、表示装置を製造することができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在、情報表示等の目的に用いられる代表的な表示装置は、ＣＲＴ（Cathode  Ray  Tube）、液晶表示装置、ＥＬ（Electro  Luminescence）表示装置である。ＣＲＴは、比較的低い装置コスト、高い表示品質の点で、従来から、表示装置として広く用いられてきたが、ブラウン管の小型化、低消費電力化が困難である。このような背景から液晶表示装置、さらに最近は、ＥＬ表示装置の需要が急速に高まってきている。
【０００３】
一方、表示装置、演算装置に用いられる一般的な能動素子は、半導体材料、第一の電極（ゲート電極）、第二の電極（ソース電極）、第三の電極（ドレイン電極）を有する薄膜トランジスタ（Thin  Film  Transistor、以下「ＴＦＴ」という。）である。トランジスタの一般的な構造としては、プレナー型及び逆スタガー型が挙げられる。
【０００４】
図２３に、従来の一般的なＴＦＴの断面図を示す。従来のＴＦＴは、基板１１１にゲート電極１１２、ゲート絶縁膜１１３を形成した後、ソース電極１１４、ドレイン電極１１５、半導体膜１１６を形成して得られる構造であるが、ソース電極１１４及びドレイン電極１１５は、ゲート電極１１２と重なる部分（以下「ゲートオーバーラップ」という。）を設けて形成される。
【０００５】
ここで、トランジスタの応答速度の指標である遮断周波数ｆｃは、式（１）で表される。ここで、Ｃｇはゲート容量であり、ゲートオーバーラップ幅Ｌｏｌとチャネル長Ｌの和と概ね比例関係にある。また、ｇｍは半導体移動度μに比例し、Ｌに反比例する。よって遮断周波数ｆｃを大きくし、応答速度を向上させるには、チャネル長Ｌを小さくするとともに、ゲートオーバーラップ幅Ｌｏｌを小さくすることが重要である。
【０００６】
【数１】
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また、遮断周波数ｆｃを向上させるためには、トランジスタのチャネル長Ｌを小さくする、すなわち短チャネル化すること以外に、素子内部の寄生容量（ゲート容量）を低減させることが有効である。一般的なプレナー型のトランジスタの場合は、ゲート電極とソース電極との間、及びゲート電極とドレイン電極との間にゲート絶縁膜を狭持することで寄生容量（ゲート容量）が形成される。寄生容量（ゲート容量）が大きい場合は、ゲート電圧の印加によって回路動作に無関係な部位に充電を行うこととなるため、高速応答が困難なものとなる。また、ゲート電圧が高周波の場合は、コンデンサによるインピーダンスが非常に小さくなるため、ゲート電流がソース電極及びドレイン電極に流れ、素子の消費電力が非常に大きくなり、特に、モバイル用途のようにバッテリー駆動のアプリケーションに適用することが困難になる。
【０００７】
従って、プレナー型の場合、ゲート電極と、ソース電極及びドレイン電極とは、殆ど重ならないようにアライメントする必要が生じるが、特に、基板の材料が樹脂フィルムのように収縮しやすい材料であって、基板の面積が大きい場合、アライメントの精度を確保することが困難なため寄生容量（ゲート容量）のばらつきが増大するし、アライメントの精度を確保して寄生容量（ゲート容量）のばらつきを低減しようとしてチャネル長Ｌを増大させれば寄生容量（ゲート容量）が増大してしまう。
【０００８】
寄生容量（ゲート容量）を低減することができるとともに寄生容量（ゲート容量）のばらつきを低減することができる半導体装置として、いくつか公知になっている例がある。例えば引用文献１には、寄生容量（ゲート容量）のばらつきを低減することを目的として、半導体層及びチャネル保護膜をゲート電極上に形成し、ソース電極及びドレイン電極を形成してなるＴＦＴよりなる半導体装置において、ソース電極及びドレイン電極がチャネル保護膜の上に形成され、そのソース電極及びドレイン電極の配線の方向がゲート電極の配線の方向と直交して十字型にクロスオーバーするように形成された半導体装置の例が開示されている。
【０００９】
また、引用文献２には、高速応答するために寄生容量（ゲート容量）を低減することを目的として、第１の電極層（ゲート電極）、第２の電極層（ソース電極）、第３の電極層（ドレイン電極）、半導体層、絶縁層を形成してなる半導体装置において、ゲート電極を覆うように形成された絶縁層の上に、第２の電極層（ソース電極）、第３の電極層（ドレイン電極）が形成されてなる半導体装置の例が開示されている。
【特許文献１】特許３０３０７５１号公報
【特許文献２】特開２００８−６０５２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、このような半導体装置においては、以下のような問題があった。
【００１１】
引用文献１に開示される従来の半導体装置においては、ゲートオーバーラップ幅Ｌｏｌのばらつきを低減することはできるものの、ゲートオーバーラップ幅Ｌｏｌ自体を低減することはできないため、根本的に寄生容量（ゲート容量）のばらつきを低減し、寄生容量（ゲート容量）自体を低減することはできないという問題があった。
【００１２】
引用文献２に開示される従来の半導体装置においては、第２の電極層（ソース電極）、第３の電極層（ドレイン電極）を形成する際に真空成膜プロセス又は印刷プロセスを用いるため、第１の電極層（ゲート電極）と第２の電極層（ソース電極）又は第３の電極層（ドレイン電極）とのオーバーラップの長さＬｏｌを低減することが困難であるという問題があった。
【００１３】
更に、ＴＦＴを半導体装置として用いる従来の表示装置においては、ゲートオーバーラップによって各表示画素の表示面積（開口部）が狭くなってしまうため、ゲートオーバーラップが存在する状態で高輝度の表示を実現しようとすると、画素面積を増大させなければならず、表示装置の高精細化を実現することができないという問題があった。
【００１４】
また、このゲートオーバーラップの部分は、絶縁膜の上下に電極を有するコンデンサを形成するため、高周波でゲート電極を駆動した場合、ゲートオーバーラップ幅Ｌｏｌが大きいほど大きな電流が流れる。更に、この電流はＴＦＴの駆動に不要の電流であるため、表示装置の消費電力を増大させてしまうといった問題があった。
【００１５】
また、第１の電極層（ゲート電極）を形成した後、第２の電極層（ソース電極）、第３の電極層（ドレイン電極）を形成する際に、第２の電極層（ソース電極）、第３の電極層（ドレイン電極）を第１の電極層（ゲート電極）に対して位置合わせしなくてはならないが、可とう性基板を用いる場合、基板の伸縮等によりこの位置合わせが困難であり、ゲートオーバーラップ幅Ｌｏｌを大きくとり、位置合わせのマージンを大きくしなくてはならず、開口率低下、応答速度低下、消費電力増加の原因となっていた。位置合わせのマージンは基板サイズによるが、Ａ４サイズレベルの樹脂フィルム基板の場合、通常２０μｍ以上のマージンが必要になるという問題があった。
【００１６】
本発明は、上記の点に鑑みてなされたものであり、ゲートオーバーラップ幅が非常に小さく高速応答が可能で低消費電力のＴＦＴを低コストで実現することができる半導体装置及びその製造方法を提供することを目的とすることを目的とする。
【課題を解決するための手段】
【００１７】
第１の発明は、基板上に形成されるゲート電極と、前記ゲート電極を覆うように形成されるゲート絶縁膜と、前記基板上であって前記ゲート電極の近傍にめっきにより形成されるソース電極と、前記基板上であって前記ゲート電極の近傍に、前記ソース電極と前記ゲート電極を挟んで反対側に位置するようにめっきにより形成されるドレイン電極と、前記ソース電極、前記ドレイン電極及び前記ゲート絶縁膜を覆うように形成される半導体膜とを有する半導体装置において、前記基板は、めっき触媒を含有し、前記ソース電極及び前記ドレイン電極は、前記めっき触媒に直接接触して形成されていることを特徴とする。
【００１８】
第２の発明は、第１の発明に係る半導体装置において、前記基板の表面層の前記めっき触媒の濃度は、前記基板の前記表面層より内部の前記めっき触媒の濃度より小さいことを特徴とする。
【００１９】
第３の発明は、第２の発明に係る半導体装置において、前記表面層は、ＵＶ照射により除去可能であり、前記ソース電極及び前記ドレイン電極が形成されている領域で除去されていることを特徴とする。
【００２０】
第４の発明は、第２の発明に係る半導体装置において、前記表面層は、加熱により除去可能であり、前記ソース電極及び前記ドレイン電極が形成されている領域で除去されていることを特徴とする。
【００２１】
第５の発明は、第１乃至第４の何れか一つの発明に係る半導体装置において、前記基板は、前記めっき触媒よりなるコア部と、該コア部を被覆し、前記めっき触媒の濃度が該コア部の前記めっき触媒の濃度より小さいシェル部とよりなるコア・シェル構造を有する微粒子を含有することを特徴とする。
【００２２】
第６の発明は、第５の発明に係る半導体装置において、前記シェル部は、ＵＶ照射により除去可能であることを特徴とする。
【００２３】
第７の発明は、第５の発明に係る半導体装置において、前記シェル部は、加熱により除去可能であることを特徴とする。
【００２４】
第８の発明は、第１乃至第７の何れか一つの発明に係る半導体装置において、前記ゲート絶縁膜は、前記ゲート電極に含まれる金属の酸化物であることを特徴とする。
【００２５】
第９の発明は、第８の発明に係る半導体装置において、前記酸化物は、陽極酸化により形成されることを特徴とする。
【００２６】
第１０の発明に係る半導体装置の製造方法は、めっき触媒を含有する基板上にゲート電極を形成するゲート電極形成工程と、前記ゲート電極を覆うようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート電極の近傍であって前記ゲート電極を挟んで互いに反対側に位置する第１の領域及び第２の領域の前記めっき触媒を前記基板の表面に露出させるめっき触媒露出工程と、ソース電極を前記第１の領域にめっきにより形成し、ドレイン電極を前記第２の領域にめっきにより形成するソース・ドレイン電極形成工程と、前記ソース電極、前記ドレイン電極及び前記ゲート絶縁膜を覆うように半導体膜を形成する半導体膜形成工程とを具備することを特徴とする。
【００２７】
第１１の発明は、第１０の発明に係る半導体装置の製造方法において、前記基板の表面層の前記めっき触媒の濃度は、前記基板の前記表面層より内部の前記めっき触媒の濃度より小さいことを特徴とする。
【００２８】
第１２の発明は、第１１の発明に係る半導体装置の製造方法において、前記めっき触媒露出工程は、前記第１の領域及び前記第２の領域の前記表面層をＵＶ照射により除去することを特徴とする。
【００２９】
第１３の発明は、第１１の発明に係る半導体装置の製造方法において、前記めっき触媒露出工程は、前記第１の領域及び前記第２の領域の前記表面層を加熱により除去することを特徴とする。
【００３０】
第１４の発明は、第１０乃至第１３の何れか一つの発明に係る半導体装置の製造方法において、前記基板は、前記めっき触媒よりなるコア部と、該コア部を被覆し、前記めっき触媒の濃度が該コア部の前記めっき触媒の濃度より小さいシェル部とよりなるコア・シェル構造を有する微粒子を含有することを特徴とする。
【００３１】
第１５の発明は、第１４の発明に係る半導体装置の製造方法において、前記シェル部は、ＵＶ照射により除去可能であることを特徴とする。
【００３２】
第１６の発明は、第１４の発明に係る半導体装置の製造方法において、前記シェル部は、加熱により除去可能であることを特徴とする。
【００３３】
第１７の発明は、第１０乃至第１６の何れか一つの発明に係る半導体装置の製造方法において、前記ゲート絶縁膜は、前記ゲート電極に含まれる金属の酸化物であることを特徴とする。
【００３４】
第１８の発明は、第１７の発明に係る半導体装置の製造方法において、前記酸化物は、陽極酸化により形成されることを特徴とする。
【発明の効果】
【００３５】
本発明によれば、ゲートオーバーラップ幅が非常に小さく高速応答が可能で低消費電力のＴＦＴよりなる半導体装置を低コストで実現することができる。
【発明を実施するための最良の形態】
【００３６】
次に、本発明を実施するための最良の形態について図面と共に説明する。
【００３７】
（第１の実施の形態）
図１乃至図４を参照し、本発明の第１の実施の形態に係る半導体装置及びその製造方法を説明する。
【００３８】
初めに、図１を参照し、本実施の形態に係る半導体装置について説明する。
【００３９】
図１は、本実施の形態に係る半導体装置の構造を模式的に示す断面図である。
【００４０】
図１に示すように、本実施の形態に係る半導体装置１０は、基板１１、ゲート電極１２、ゲート絶縁膜１３、ソース電極１４、ドレイン電極１５、半導体膜１６とを有するＴＦＴよりなる。基板１１上にゲート電極１２が形成され、ゲート電極１２を覆うようにゲート絶縁膜１３が形成され、基板１１上のゲート電極１２の近傍にめっきによりソース電極１４が形成され、基板１１上のゲート電極１２の近傍にソース電極１４とゲート電極１２を挟んで反対側に位置するようにめっきによりドレイン電極１５が形成され、ソース電極１４、ドレイン電極１５及びゲート絶縁膜１３を覆うように半導体膜１６が形成されている。
【００４１】
基板１１は、半導体装置１０を支持するとともに、ゲート電極１２、ソース電極１４、ドレイン電極１５、半導体膜１６の間の短絡を防止する絶縁の機能を確保するための基板である。基板１１の厚さは、特に限定されるものではないが、例えば１００〜１０００μｍとすることができる。
【００４２】
また、本発明における基板１１は、基板１１の表面にソース電極１４、ドレイン電極１５をめっきにより、好ましくは無電解めっきにより形成するための機能を有する。従って、基板１１は、基板の内部にめっき触媒を含有する。具体的には、めっき触媒は、基板の母材となる絶縁材料にめっき触媒が混合又は添加等された状態で、基板中に含有される。
【００４３】
ゲート電極１２は、半導体装置１０の半導体膜１６に電界を印加することによって、半導体膜１６中の導電性を制御するための電極（第１の電極）である。ゲート電極１２の厚さ及び線幅は、後述するチャネル領域１７において半導体膜１６に電界を印加することができるのであれば、特に限定されるものではないが、例えば厚さを５０〜５００ｎｍとし、線幅を２〜２０μｍとすることができる。
【００４４】
ゲート絶縁膜１３は、ゲート電極１２から半導体膜１６に電界を印加することによって、半導体１６中の導電性を制御するための絶縁膜である。ゲート絶縁膜１３の厚さ及び線幅は、ゲート電極１２を被覆することによってゲート電極１２と半導体膜１６との間で短絡せず、所望の範囲の寄生容量（ゲート容量）を得ることができるのであれば、特に限定されるものではないが、例えば厚さを５０〜５００ｎｍとし、線幅を２〜２０μｍとすることができる。
【００４５】
ソース電極１４及びドレイン電極１５は、基板１１上のゲート電極１２の近傍であって、ゲート電極１２を挟んで反対側に位置するような第１の領域１４ａ及び第２の領域１５ａに形成される。ソース電極１４及びドレイン電極１５は、半導体膜１６を介して互いの電極間に電流を通流させるための電極である。ソース電極１４及びドレイン電極１５は、第１の領域１４ａ及び第２の領域１５ａにめっきにより形成される。近傍とは、ゲート電極とソース電極とがオーバーラップしないとともに、トランジスタとして動作するような範囲の距離にあることを意味する。ソース電極１４及びドレイン電極１５の厚さ及び線幅は、半導体膜１６に所望の範囲の電流を流すことができるのであれば、特に限定されるものではないが、例えば厚さを５０〜５００ｎｍとし、線幅を２〜２０μｍとすることができる。
【００４６】
また、第１の領域１４ａ及び第２の領域１５ａにおいて、めっき触媒は、基板１１の表面に析出されている。ソース電極１４及びドレイン電極１５は、基板１１の表面に析出されためっき触媒に直接接触して形成されている。めっき触媒に直接接触しているとは、ソース電極及びドレイン電極の少なくとも一部が基板材料を介さずにめっき触媒と接触していることを意味する。なお、第１の領域１４ａ及び第２の領域１５ａ以外の領域では、めっき触媒は、基板１１の表面に析出されていない。
【００４７】
半導体膜１６は、ソース電極１４、ドレイン電極１５及びゲート絶縁膜１３を覆うように形成され、ゲート電極１２から印加される電界によって導電性を制御され、ソース電極１４とドレイン電極１５との間の電流経路として機能する。また、半導体膜１６全体のうち、ソース電極１４とドレイン電極１５との間の領域はチャネル領域１７であり、チャネル領域１７の幅をチャネル長Ｌとする。半導体膜１６の厚さ及び線幅は、ソース電極１４、ドレイン電極１５及びゲート絶縁膜１３を覆うように形成されるのであれば、特に限定されるものではないが、例えば厚さを２０〜２００ｎｍとし、線幅を６〜６０μｍとすることができる。
【００４８】
次に、半導体装置１０の各層に用いられる材料、形成方法、及び形成するための原料について説明する。
【００４９】
基板１１は、絶縁性を有することが必要である。従って、基板１１の材料について、その体積抵抗率が１×１０１３Ω・ｃｍ以上であることが望ましく、さらに、１×１０１４Ω・ｃｍ以上であることがより好ましい。
【００５０】
また、基板１１上に、本発明に係る半導体装置（ＴＦＴ）や、本発明に係る半導体装置（ＴＦＴ）を駆動素子とする表示素子が形成されており、それらの駆動素子や表示素子に水分や酸素によって劣化する材料が用いられている場合は、パッシベーション（保護）性能を向上させるため、ＳｉＯ２、ＳｉＮ等水分や酸素透過性の低い薄膜を成膜していることが望ましい。
【００５１】
このような特性が要求される基板１１に母材として用いられる絶縁材料としては、例えば、Ａｌ２Ｏ３、ＳｉＯ２、Ｔａ２Ｏ５、ＳｉＮ等の無機絶縁材料、ポリイミド樹脂、スチレン樹脂、ポリエチレン系樹脂、ポリプロピレン、塩化ビニル系樹脂、ポリエステルアルキド樹脂、ポリアミド、ポリウレタン、ポリカーボネート、ポリアリレート、ポリスルホン、ジアリルフタレート樹脂、ポリビニルブチラール樹脂、ポリエーテル樹脂、ポリエステル樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、フェノール樹脂、尿素樹脂、メラミン樹脂、ＰＦＡ、ＰＴＦＥ、ＰＶＤＦ等のフッ素系樹脂、パリレン樹脂、エポキシアクリレート、ウレタン−アクリレート、またプルラン・セルロースに代表される多糖類及びその誘導体等の有機絶縁材料を用いることができる。
【００５２】
基板１１の母材である絶縁材料に混合又は添加され基板１１に含有される金属めっき用の触媒としては、金属塩及び金属錯体が適用可能である。例えば、ソース電極１４、ドレイン電極１５にＮｉ電極を適用する場合、ＯＰＣ−８０（商品名：奥野製薬社製）に含有されているパラジウム塩、スズ塩を用いることができる。
【００５３】
更に、基板１１の材料は可とう性を有していてもよい。基板１１に可とう性を付与することにより、折り曲げることができ、且つ薄くて軽いＴＦＴを、簡便なプロセスを用いて作製することができ、高精細なディスプレイ、或いは高速応答性に優れたＴＦＴを作製することができる。また、本発明においては、ソース電極１４及びドレイン電極１５は、後述するようにセルフアライメントにより形成することができるため、トランジスタ作製プロセスにおける加熱・冷却の繰り返しによる基板の収縮は作製プロセス上の課題とならず、様々な基板材料が適用可能である。
【００５４】
ゲート電極１２の材料としては、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、錫（Ｓｎ）等の金属、又はＩＴＯ、ＩＺＯ、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ−Ｃｕ等の合金、或いは、ポリアセチレン系導電性高分子、ポリパラフェニレンおよびその誘導体、ポリフェニレンビニレンおよびその誘導体などのポリフェニレン系導電性高分子、ポリピロールおよびその誘導体、ポリチオフェンおよびその誘導体、ポリフランおよびその誘導体などの複素環系導電性高分子、ポリアニリンおよびその誘導体などのイオン性導電性高分子のうち少なくとも１種を用いることができる。このうち、導電性高分子は、適当なドーパントをドーピングすることにより導電率を高くして用いてもよい。このドーピングに用いられるドーパントとしては、ポリスルホン酸、ポリスチレンスルホン酸、ナフタレンスルホン酸、アルキルナフタレンスルホン酸などの蒸気圧の低いものを用いるのが好ましい。
【００５５】
またゲート電極１２の材料としては、上述した金属、合金、導電性高分子を併用することもできる。
【００５６】
めっきにより形成されるソース電極１４及びドレイン電極１５としては、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、錫（Ｓｎ）等の金属を用いることができる。ソース電極１４及びドレイン電極１５としては、使用する半導体材料へのキャリア注入が良好な材料が適用される。例えば、半導体材料がＰ型の場合、Ｃｕ、Ａｕ、Ｐｔなど仕事関数の大きな材料が適用され、半導体材料がｎ型の場合は、Ｃｒ、Ａｌ等の仕事関数の小さな材料が適用される。一方、ｎ型のＳｉ半導体と比較してＨＯＭＯ（Highest  Occupied  Molecular  Orbital）のレベルが深いｎ型半導体材料を用いる場合には、上記の材料に限定されない。
【００５７】
半導体膜１６の材料として、フルオレン、ポリフルオレン誘導体、ポリフルオレノン、フルオレノン誘導体及び、ポリ−Ｎ−ビニルカルバゾール誘導体、ポリ−γ−カルバゾリルエチルグルタメート誘導体、ポリビニルフェナントレン誘導体、ポリシラン誘導体、オキサゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、モノアリールアミン、トリアリールアミン誘導体等のアリールアミン誘導体、ベンジジン誘導体、ジアリールメタン誘導体、トリアリールメタン誘導体、スチリルアントラセン誘導体、ピラゾリン誘導体、ジビニルベンゼン誘導体、ヒドラゾン誘導体、インデン誘導体、インデノン誘導体、ブタジエン誘導体、ピレン−ホルムアルデヒド、ポリビニルピレン等のピレン誘導体、α−フェニルスチルベン誘導体、ビススチルベン誘導体等のスチルベン誘導体、エナミン誘導体、ポリアルキルチオフェン誘導体、ベンゾチエノベンゾチオフェン誘導体等のチオフェン誘導体よりなる群から選ばれる少なくとも１種の有機半導体材料、或いは、ペンタセン、テトラセン、ビスアゾ、トリスアゾ系色素、ポリアゾ系色素、トリアリールメタン系色素、チアジン系色素、オキサジン系色素、キサンテン系色素、シアニン系色素、スチリル系色素、ピリリウム系色素、キナクリドン系色素、インジゴ系色素、ペリレン系色素、多環キノン系色素、ビスベンズイミダゾール系色素、インダンスロン系色素、スクアリリウム系色素、アントラキノン系色素、ポルフィリン系色素、及び、銅フタロシアニン、チタニルフタロシアニン等のフタロシアニン系色素等の有機半導体材料、及びＩｎＧａＺｎＯ、ＣｄＳ、ＺｎＯ、ＰｂＴｅ、ＰｂＳｎＴｅ、ＧａＰ、ＧａＡｌＡｓ、ＧａＮ等の化合物半導体、多結晶シリコン、アモルファスシリコン等のシリコン半導体材料を用いることができる。
【００５８】
次に、図２及び図３を参照し、本実施の形態に係る半導体装置の製造方法について説明する。
【００５９】
図２は、本実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図３は、本実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。また、図２の、ステップＳ１１乃至ステップＳ１６の各々の工程が行われた後の半導体装置の構造は、図３（ａ）乃至図３（ｆ）の各々の断面図で示される構造に対応する。
【００６０】
本実施の形態に係る半導体装置の製造方法は、図２に示されるように、ステップＳ１１よりなるゲート電極形成工程と、ステップＳ１２よりなるゲート絶縁膜形成工程と、ステップＳ１３及びステップＳ１４よりなるめっき触媒露出工程と、ステップＳ１５よりなるソース・ドレイン電極形成工程と、ステップＳ１６よりなる半導体膜形成工程とを含む。
【００６１】
初めにステップＳ１１よりなるゲート電極形成工程を行う。ステップＳ１１は、めっき触媒を含有する基板上にゲート電極を形成する工程である。図３（ａ）は、ステップＳ１１の工程が行われた後の半導体装置の構造を示す断面図である。
【００６２】
ステップＳ１１では、図３（ａ）に示すように、基板１１の上に、パターニングされたゲート電極１２を形成する。ゲート電極１２を形成する際には、蒸着、スパッタ、ＣＶＤ等の真空成膜プロセス、凸版を用いる印刷法、フレキソ印刷、孔版を用いる印刷法、スクリーン印刷、平板を用いる印刷法、オフセット印刷、凹版を用いる印刷法、グラビア印刷等の印刷プロセスを用いることができる。ゲート絶縁膜を形成するのに真空成膜プロセスを用いる場合は、成膜後にフォトリソグラフィ技術を用い、所望の線幅を有する形状に加工することができる。また、印刷プロセスを用いる場合は、成膜と同時に所望の線幅を有する形状を形成することができる。特に、大面積化、プロセスタクトの向上が容易であることから、フレキソ印刷、スクリーン印刷、オフセット印刷、グラビア印刷等の有版印刷法が好ましい。
【００６３】
次に、ステップＳ１２よりなるゲート絶縁膜形成工程を行う。ステップＳ１２は、ゲート電極１２を覆うようにゲート絶縁膜１３を形成する工程である。図３（ｂ）は、ステップＳ１２の工程が行われた後の半導体装置の構造を示す断面図である。
【００６４】
ステップＳ１２では、図３（ｂ）に示すように、ゲート電極１２の上に、パターニングされたゲート絶縁膜１３を形成する。ゲート絶縁膜１３を形成する際には、蒸着、スパッタ、ＣＶＤ等の真空成膜プロセス、凸版を用いる印刷法、フレキソ印刷、孔版を用いる印刷法、スクリーン印刷、平板を用いる印刷法、オフセット印刷、凹版を用いる印刷法、グラビア印刷等の印刷プロセス、更に第３の実施の形態で後述する熱酸化法、陽極酸化法を用いることができる。
【００６５】
次に、ステップＳ１３及びステップＳ１４よりなるめっき触媒露出工程を行う。
【００６６】
ステップＳ１３は、ゲート電極１２の近傍であってゲート電極１２を挟んで互いに反対側に位置する第１の領域１４ａ及び第２の領域１５ａの基板１１の表面層にＵＶ光を照射する工程である。図３（ｃ）は、ステップＳ１３の工程が行われる際の半導体装置の構造を示す断面図である。
【００６７】
ステップＳ１３では、図３（ｃ）に示すように、基板１１にＵＶ光を照射する。この際、ソース電極１４を形成する領域である第１の領域１４ａ、ドレイン電極１５を形成する領域である第２の領域１５ａ、ゲート絶縁膜１３以外の領域を図示しないフォトレジストで被覆することにより、第１の領域１４ａ、第２の領域１５ａのみにＵＶ光が照射される。ＵＶ光が照射されることにより、例えば基板１１の表面層を構成する高分子化合物の重合状態が変化し、その後現像液に浸漬した場合の溶解性が付与されることによって、現像液に可溶となる、等の変化が発生する。また、このとき、ゲート絶縁膜１３自身がＵＶ光の照射に対するマスクとして機能するセルフアライメント効果のため、第１の領域１４ａ及び第２の領域１５ａがゲート絶縁膜１３とオーバーラップしたり又は離れたりすることなく、ゲート絶縁膜１３及びゲート電極１２との境界を正確に形成することができる。
【００６８】
照射するＵＶ光の波長は、特に限定されるものではないが、例えばｇ線（４３６ｎｍ）若しくはｉ線（３６５ｎｍ）を含む水銀ランプ、ＫｒＦエキシマレーザ（２４８ｎｍ）又はＡｒＦエキシマレーザ（１９３ｎｍ）を、１〜１０Ｗ／ｃｍ２、１０〜１０００秒の条件で照射することができる。
【００６９】
また、本発明におけるＵＶ露光は、ＵＶランプとフォトマスクを用いたマスク露光に限定されるものではなく、ＵＶレーザを用いた露光を用いることもできる。表面層は、ＵＶランプ、ＵＶレーザの波長（一般には３００ｎｍ以下）領域に吸収の大きな材料を含んでいることが必要である。また、レーザ露光の場合、マスクを用いないため、マスクを用いた場合と比較して画素レイアウトの変更が容易である。
【００７０】
ステップＳ１４は、第１の領域１４ａ及び第２の領域１５ａの表面層を除去し、めっき触媒を基板１１の表面に露出する工程である。図３（ｄ）は、ステップＳ１４の工程が行われた後の半導体装置の構造を示す断面図である。
【００７１】
ステップＳ１４では、図３（ｄ）に示すように、ＵＶ光が照射された第１の領域１４ａ及び第２の領域１５ａの表面層を除去する。具体的には、例えば、ＵＶ照射により表面層を構成する材料がオゾンにより分解除去されるか又は基板１１を現像液に浸漬し、ＵＶ光が照射されて現像液に対して可溶となった第１の領域１４ａ及び第２の領域１５ａの表面層を現像液に溶解させて除去する。このとき、上述したゲート絶縁膜１３自身によるセルフアライメント効果のため、ゲート絶縁膜１３及びゲート電極１２との境界を正確に確保しながら第１の領域１４ａ及び第２の領域１５ａにおいて表面層を除去し、めっき触媒を基板１１の表面に露出することができる。
【００７２】
次に、ステップＳ１５よりなるソース・ドレイン電極形成工程を行う。ステップＳ１５は、ソース電極１４を第１の領域１４ａにめっきにより形成し、ドレイン電極１５を第２の領域１５ａにめっきにより形成する工程である。図３（ｅ）は、ステップＳ１５の工程が行われる際の半導体装置の構造を示す断面図である。
【００７３】
ステップＳ１５では、図３（ｅ）に示すように、基板１１をめっき液１８に浸漬し、第１の領域１４ａにソース電極１４をめっきにより形成し、第２の領域１５ａにドレイン電極１５を形成する。めっきによる電極の形成方法として、無電解めっき、電解めっきともに適用可能であるが、電極を基板１１の端部に引き出す必要がなく、任意の電極の配置に対して適用可能であるという理由により、無電解めっきが好適である。無電解めっきによりＡｕ電極を形成する場合、最初にＮｉめっきを行った後、引き続きＡｕめっきを行ってＡｕを形成するか、または直接Ａｕめっきを行ってＡｕを形成することができる。
【００７４】
最後に、ステップＳ１６よりなる半導体膜形成工程を行う。ステップＳ１６は、ソース電極１４、ドレイン電極１５及びゲート絶縁膜１３を覆うように半導体膜１６を形成する工程である。図３（ｆ）は、ステップＳ１６の工程が行われた後の半導体装置の構造を示す断面図である。
【００７５】
ステップＳ１６では、図３（ｆ）に示すように、ソース電極１４、ドレイン電極１５及びゲート絶縁膜１３を覆うように半導体膜１６を形成する。半導体膜を形成する際には、蒸着、スパッタ、ＣＶＤ等の真空成膜プロセス、凸版を用いる印刷法、フレキソ印刷、孔版を用いる印刷法、スクリーン印刷、平板を用いる印刷法、オフセット印刷、凹版を用いる印刷法、グラビア印刷等の印刷プロセスを用いることができる。ゲート絶縁膜を形成するのに真空成膜プロセスを用いる場合は、成膜後にフォトリソグラフィ技術を用い、所望の線幅を有する形状に加工することができる。また、印刷プロセスを用いる場合は、成膜と同時に所望の線幅を有する形状を形成することができる。特に、大面積化、プロセスタクトの向上が容易であることから、フレキソ印刷、スクリーン印刷、オフセット印刷、グラビア印刷等の有版印刷法が好ましい。
【００７６】
次に、図４を参照し、本実施の形態に係る半導体装置において、基板の表面層のめっき触媒の濃度が、基板の表面層より内部のめっき触媒の濃度より小さいこと、ＵＶ照射により除去可能な表面層が除去され、ソース電極及びドレイン電極がめっき触媒に直接接触して形成されていることについて説明し、その作用効果について説明する。
【００７７】
図４は、本実施の形態に係る半導体装置を説明するための図であり、基板のめっき触媒の濃度の分布を模式的に表す断面図である。図４（ａ）は、表面層が除去されていない場合の基板の断面図であり、図４（ｂ）は、一部の領域の表面層が除去された場合の基板の断面図である。なお、黒色の濃さは、基板に含有されるめっき触媒の濃度を表し、黒色が濃いほど、めっき触媒の濃度が高いことを意味する。
【００７８】
最初に、基板の表面層のめっき触媒の濃度が、基板の表面層より内部のめっき触媒の濃度より小さいことについて説明し、その作用効果について説明する。
【００７９】
図４（ａ）に示すように、基板１１は、めっき触媒を含有する基材２１と、めっき触媒を含有しない表面層２２とを有する。すなわち、表面層２２のめっき触媒の濃度は、基材２１のめっき触媒の濃度より小さく、その結果、基板１１の厚さ方向に、表面から内部に向かってめっき触媒の濃度が増加する濃度勾配を有する。なお、基材２１は、本発明における基板の表面層より内部に相当する。
【００８０】
ここで、めっき触媒は、Ｐｄ、Ｓｎ等の金属塩を含有する材料である場合が多いため、基板１１の表面におけるめっき触媒の含有量が多い場合、めっき触媒を介して電流がリークして通流するという問題が発生する。このリーク電流の問題は、ＴＦＴが高密度に集積化するほど起こりやすくなるので、基板１１の表面層２２のめっき触媒の濃度は、なるべく小さいことが望ましい。
【００８１】
本実施の形態に係る半導体装置の基板１１は、図４（ａ）に示すように、基材２１の表面に、めっき触媒を含有しない表面層２２を有するため、Ｐｄ等の金属を含むめっき触媒が基板１１の表面に露出されることがなく、基板１１上に多数のアレイ化したＴＦＴを形成した場合にも、ＴＦＴ素子間で電流がリークして通流することを防止することができる。
【００８２】
次に、ＵＶ照射により除去可能な表面層が除去され、ソース電極及びドレイン電極がめっき触媒に直接接触して形成されていることについて説明し、その作用効果について説明する。
【００８３】
本実施の形態において、表面層２２は、ＵＶ照射により除去可能であるため、図４（ｂ）に示すように、ＵＶ光が照射された領域の表面層２２が、例えば現像液に対する溶解性の変化によって除去され、基材２１が露出される。基材２１が露出されている領域Ｓ１では、基材２１がめっき触媒を含有するため、めっきが形成されやすく、表面層２２に覆われ基材２１が露出されていない領域Ｓ２では、表面層２２がめっき触媒を含有しないため、めっきが形成されにくく、その結果、ソース・ドレイン電極を形成する際及びソース・ドレイン電極を形成した後に、フォトリソグラフィやエッチング等のパターニング加工等の工程を付加することなく、基板１１上のめっき触媒が露出されている領域Ｓ１のみにめっきにより電極を選択的に形成することができる。
【００８４】
一方、ゲート絶縁膜１３自身をマスクとしてＵＶ光を照射することにより、ゲートオーバーラップを発生させることなく、高精度でソース・ドレイン電極を形成する領域を形成することができるのは、前述した通りである。従って、本実施の形態に係る半導体装置では、高精度で、且つ低コストで半導体装置を製造することができる。
【００８５】
更に、本実施の形態によれば、めっき触媒が加熱に弱い材料であった場合、触媒を分解することがないという効果を有する。
【００８６】
以上、本実施の形態によれば、めっき触媒を含有する基板であって、ＵＶ照射により除去可能でめっき触媒を含有しない表面層を有する基板上に形成されるＴＦＴよりなる半導体装置において、ゲート酸化膜で覆われたゲート電極をマスクとしてセルフアライメントによるＵＶ照射を行ってソース・ドレイン電極を形成する領域の表面層を除去し、めっきによりソース・ドレイン電極を選択的に形成することによって、ゲートオーバーラップが発生せず高速応答が可能なＴＦＴを簡便且つ低コストな製造プロセスで作製することが可能である。
【００８７】
なお、本発明における除去とは、ＵＶ照射により基板中にマイグレートが発生し、基板表面にめっき触媒が露出されることも含む。従って、第１の実施の形態の第４の変形例において後述するように、基板にＵＶ照射を行うだけで、現像液に浸漬することなく基板の表面にめっき触媒を露出させることもできる。
【００８８】
（第１の実施の形態の第１の変形例）
次に、図５を参照し、第１の実施の形態の第１の変形例について説明する。
【００８９】
図５は、本変形例に係る半導体装置を説明するための図であり、基板のめっき触媒の濃度の分布を模式的に表す断面図である。図５（ａ）は、表面層が除去されていない場合の基板の断面図であり、図５（ｂ）は、一部の領域の表面層が除去された場合の基板の断面図である。なお、黒色の濃さは、基板に含有されるめっき触媒の濃度を表し、黒色が濃いほど、めっき触媒の濃度が高いことを意味する。ただし、以下の文中では、先に説明した部分には同一の符号を付し、説明を省略する場合がある（以下の変形例、実施の形態についても同様）。
【００９０】
本変形例に係る半導体装置は、基板の表面層と表面層より内部との界面において、めっき触媒の濃度に勾配を有する点で、第１の実施の形態に係る半導体装置と相違する。すなわち、第１の実施の形態に係る半導体装置では、表面層でめっき触媒が含有されないのと相違し、本変形例に係る半導体装置では、めっき触媒を含まない層と、めっき触媒を所定の濃度で含有する層の間に、めっき触媒の濃度が連続的に変化する層を有する。なお、めっき触媒を含まない層、あるいはめっき触媒を含まない層とめっき触媒が連続的に表面から内部に向かって連続的に増加する層が、本発明における表面層に相当する。
【００９１】
本変形例において、基板の表面層のめっき触媒の濃度が、基板の表面層より内部のめっき触媒の濃度より小さいこと、ＵＶ照射により除去可能な表面層が除去され、ソース電極及びドレイン電極がめっき触媒に直接接触して形成されていること、またそれらの作用効果は、第１の実施の形態と同様である。
【００９２】
図５（ａ）に示すように、基板１１ａは、めっき触媒を含有する基材２１ａと、めっき触媒を含有しない表面層２２ａと、基材２１ａと表面層２２ａとの間であってめっき触媒の濃度が基材２１ａとから表面層２２ａに向かって連続して増加する層２３ａとを有する。すなわち、表面層２２ａのめっき触媒の濃度は、基材２１ａのめっき触媒の濃度より小さく、その結果、基板１１ａの厚さ方向に、表面から内部に向かってめっき触媒の濃度が増加する濃度勾配を有する。なお、基材２１ａは、本発明における基板の表面層より内部に相当する。
【００９３】
本変形例に係る半導体装置の基板１１ａは、図５（ａ）に示すように、基材２１ａの表面に、めっき触媒を含有しない表面層２２ａを有するため、Ｐｄ等の金属を含むめっき触媒が基板１１ａの表面に露出されることがなく、基板１１ａ上に多数のアレイ化したＴＦＴを形成した場合にも、ＴＦＴ素子間で電流がリークして通流することを防止することができる。
【００９４】
本変形例において、表面層２２ａは、ＵＶ照射により除去可能であるため、図５（ｂ）に示すように、ＵＶ照射によって表面層２２ａが選択的に除去されることによって、基板１１上のめっき触媒が露出されている領域Ｓ１のみにめっきにより電極を選択的に形成することができる。
【００９５】
一方、ゲート絶縁膜１３自身をマスクとしてＵＶ光を照射することにより、ゲートオーバーラップを発生させることなく、高精度でソース・ドレイン電極を形成する領域を形成することができるのは、第１の実施の形態と同様である。従って、本変形例に係る半導体装置でも、高精度で、且つ低コストで半導体装置を製造することができる。
【００９６】
（第１の実施の形態の第２の変形例）
次に、図６を参照し、第１の実施の形態の第２の変形例について説明する。
【００９７】
図６は、本変形例に係る半導体装置を説明するための図であり、基板のめっき触媒の濃度の分布を模式的に表す断面図である。図６（ａ）は、表面層が除去されていない場合の基板の断面図であり、図６（ｂ）は、一部の領域の表面層が除去された場合の基板の断面図である。なお、黒色の濃さは、基板に含有されるめっき触媒の濃度を表し、黒色が濃いほど、めっき触媒の濃度が高いことを意味する。
【００９８】
本変形例に係る半導体装置は、基板の表面から内部に向かってめっき触媒の濃度が基板の厚さ方向に連続的に増加している点で、第１の実施の形態に係る半導体装置と相違する。すなわち、第１の実施の形態に係る半導体装置では、表面層でめっき触媒が含有されないのと相違し、本変形例に係る半導体装置では、表面から内部に向かってめっき触媒の濃度が連続的に増加する。なお、基板の表面から、連続的にめっき触媒の濃度が増加している所定の深さの範囲が、本発明における表面層に相当する。
【００９９】
本変形例において、基板の表面層のめっき触媒の濃度が、基板の表面層より内部のめっき触媒の濃度より小さいこと、ＵＶ照射により除去可能な表面層が除去され、ソース電極及びドレイン電極がめっき触媒に直接接触して形成されていること、及びそれら作用効果は、第１の実施の形態と同様である。
【０１００】
図６（ａ）に示すように、基板１１ｂは、めっき触媒を含有する基材２１ｂと、めっき触媒を含有しない表面層２２ｂとを有する。また、めっき触媒の濃度は、表面層２２ｂの上面から基材２１ｂにかけて連続的に増加する。すなわち、表面層２２ｂのめっき触媒の濃度は、基材２１ｂのめっき触媒の濃度より小さく、その結果、基板１１ｂの厚さ方向に、表面から内部に向かってめっき触媒の濃度が増加する濃度勾配を有する。なお、基材２１ｂは、本発明における基板の表面層より内部に相当する。
【０１０１】
本変形例に係る半導体装置の基板１１ｂは、図６（ａ）に示すように、表面層２２ｂの上層ほどめっき触媒の濃度が小さいため、Ｐｄ等の金属を含むめっき触媒が基板１１ｂの表面に露出されることがなく、基板１１ｂ上に多数のアレイ化したＴＦＴを形成した場合にも、ＴＦＴ素子間で電流がリークして通流することを防止することができる。
【０１０２】
本変形例において、表面層２２ｂは、ＵＶ照射により除去可能であるため、図６（ｂ）に示すように、ＵＶ照射によって表面層２２ｂが選択的に除去されることによって、基板１１ｂ上のめっき触媒が露出されている領域Ｓ１のみにめっきにより電極を選択的に形成することができる。
【０１０３】
一方、ゲート絶縁膜１３自身をマスクとしてＵＶ光を照射することにより、ゲートオーバーラップを発生させることなく、高精度でソース・ドレイン電極を形成する領域を形成することができるのは、第１の実施の形態と同様である。従って、本変形例に係る半導体装置でも、高精度で、且つ低コストで半導体装置を製造することができる。
【０１０４】
（第１の実施の形態の第３の変形例）
次に、図３、図４及び図７を参照し、第１の実施の形態の第３の変形例について説明する。
【０１０５】
図７は、本変形例に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。また、図７の、ステップＳ２１、ステップＳ２２、ステップＳ２３、ステップＳ２４及びステップＳ２５の各々の工程が行われた後の半導体装置の構造は、図３（ａ）、図３（ｂ）、図３（ｃ）及び図３（ｄ）、図３（ｅ）並びに図３（ｆ）の各々の断面図で示される構造に対応する。
【０１０６】
本変形例に係る半導体装置は、加熱により表面層を除去する点で、第１の実施の形態に係る半導体装置と相違する。すなわち、第１の実施の形態に係る半導体装置では、ＵＶ照射により表面層を除去するのと相違し、本変形例に係る半導体装置では、加熱により表面層を除去する。
【０１０７】
本変形例に係る半導体装置の製造方法は、図７に示されるように、ステップＳ２１よりなるゲート電極形成工程と、ステップＳ２２よりなるゲート絶縁膜形成工程と、ステップＳ２３よりなるめっき触媒露出工程と、ステップＳ２４よりなるソース・ドレイン電極形成工程と、ステップＳ２５よりなる半導体膜形成工程とを含む。
【０１０８】
初めにステップＳ２１よりなるゲート電極形成工程を行う。ステップＳ２１は、めっき触媒を含有する基板１１上にゲート電極１２を形成する工程であり、ステップＳ２１は、第１の実施の形態に係る半導体装置の製造方法におけるステップＳ１１と同一である。
【０１０９】
次に、ステップＳ２２よりなるゲート絶縁膜形成工程を行う。ステップＳ２２は、ゲート電極１２を覆うようにゲート絶縁膜１３を形成する工程であり、第１の実施の形態に係る半導体装置の製造方法におけるステップＳ１２と同一である。
【０１１０】
次に、ステップＳ２３よりなるめっき触媒露出工程を行う。
【０１１１】
ステップＳ２３は、ゲート電極１２の近傍であってゲート電極１２を挟んで互いに反対側に位置する第１の領域１４ａ及び第２の領域１５ａの表面層を加熱して除去する工程である。図３（ｃ）及び図３（ｄ）は、ステップＳ２３の工程が行われる際の半導体装置の構造を示す断面図である。
【０１１２】
ステップＳ２３では、図３（ｃ）及び図３（ｄ）に示すように、基板１１にレーザ光を照射する。この際、レーザ光を走査して照射することにより、第１の領域１４ａ、第２の領域１５ａのみにレーザ光が照射される。レーザ光が照射されることにより、図４（ａ）及び図４（ｂ）に示すように、例えば表面層が一時的に温度上昇することによって分解又は昇華し、表面層が除去される。また、このとき、ゲート絶縁膜１３自身がレーザ光の照射に対するマスクとして機能するセルフアライメント効果のため、第１の領域１４ａ及び第２の領域１５ａがゲート絶縁膜とオーバーラップしたり又は離れたりすることなく、ゲート絶縁膜１３及びゲート電極１２との境界を正確に形成することができる。
【０１１３】
照射するレーザ光の波長及び照射量は、特に限定されるものではないが、例えば波長１０６４ｎｍの赤外レーザを、１０〜１００Ｗ／ｃｍ２、１〜１０秒の条件で照射することができる。
【０１１４】
また本発明における加熱方法としては、赤外レーザによる露光や、ヒータを微細加工し基板に密着させ所望の部位のみ加熱を行う方法を用いることができる。赤外レーザによる露光の場合、基板表層部は赤外レーザの波長（一般には１０００ｎｍ）領域に吸収の大きな材料を含んでいることが必要である。レーザ露光の場合、マスクを用いないため、マスクを用いた場合と比較して画素レイアウトの変更が容易である。
【０１１５】
このとき、上述したゲート絶縁膜１３自身によるセルフアライメント効果のため、ゲート絶縁膜１３及びゲート電極１２との境界を正確に確保しながら第１の領域１４ａ及び第２の領域１５ａにおいて表面層１１ａを除去することができる。
【０１１６】
次に、ステップＳ２４よりなるソース・ドレイン電極形成工程を行う。ステップＳ２４は、ソース電極１４を第１の領域１４ａにめっきにより形成し、ドレイン電極１５を第２の領域１５ａにめっきにより形成する工程であり、第１の実施の形態に係る半導体装置の製造方法におけるステップＳ１５と同一である。
【０１１７】
最後に、ステップＳ２５よりなる半導体膜形成工程を行う。ステップＳ２５は、ソース電極１４、ドレイン電極１５及びゲート絶縁膜１３を覆うように半導体膜１６を形成する工程であり、第１の実施の形態に係る半導体装置の製造方法におけるステップＳ１６と同一である。
【０１１８】
本変形例において、基板の表面層のめっき触媒の濃度が、基板の表面層より内部のめっき触媒の濃度より小さいこと、表面層が除去され、ソース電極及びドレイン電極がめっき触媒に直接接触して形成されていること、及びそれらの作用効果は、第１の実施の形態と同様である。
【０１１９】
更に、本変形例では、めっき触媒がＵＶ露光に弱い材料であった場合、触媒を分解することがないという効果も有する。
【０１２０】
以上、本変形例によれば、めっき触媒を含有する基板であって、加熱により除去可能でめっき触媒を含有しない表面層を有する基板上に形成されるＴＦＴよりなる半導体装置において、ゲート酸化膜で覆われたゲート電極をマスクとしてセルフアライメントによる加熱を行ってソース・ドレイン電極を形成する領域の表面層を除去し、めっきによりソース・ドレイン電極を選択的に形成することによって、ゲートオーバーラップが発生せず高速応答が可能なＴＦＴを簡便且つ低コストな製造プロセスで作製することが可能である。
【０１２１】
なお、本発明における除去とは、加熱により基板中にマイグレートが発生し、基板表面にめっき触媒が露出されることも含む。従って、第１の実施の形態の第４の変形例で後述するように、基板に加熱を行うだけで、表面層を除去することなく基板の表面にめっき触媒を露出させることもできる。
【０１２２】
（第１の実施の形態の第４の変形例）
次に、図３、図８及び図９を参照し、第１の実施の形態の第４の変形例について説明する。
【０１２３】
図８は、本変形例に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図９は、本変形例に係る半導体装置を説明するための図であり、基板のめっき触媒の濃度の分布を模式的に表す断面図である。また、図８の、ステップＳ３１、ステップＳ３２、ステップＳ３３、ステップＳ３４及びステップＳ３５の各々の工程が行われた後の半導体装置の構造は、図３（ａ）、図３（ｂ）、図３（ｃ）及び図３（ｄ）、図３（ｅ）並びに図３（ｆ）の各々の断面図で示される構造に対応する。
【０１２４】
本変形例に係る半導体装置は、ＵＶ照射により表面層を除去せずにめっき触媒を基板表面に露出させる点で、第１の実施の形態に係る半導体装置と相違する。すなわち、第１の実施の形態に係る半導体装置では、ＵＶ照射により表面層を除去するのと相違し、本変形例に係る半導体装置では、ＵＶ照射により表面層を除去せず、めっき触媒を移動（マイグレート）させて表面に露出させる。すなわち、本変形例では、ＵＶ照射はめっき触媒を移動（マイグレート）させるためにエネルギーを付与するための工程である。
【０１２５】
本変形例に係る半導体装置の製造方法は、図８に示されるように、ステップＳ３１よりなるゲート電極形成工程と、ステップＳ３２よりなるゲート絶縁膜形成工程と、ステップＳ３３よりなるめっき触媒露出工程と、ステップＳ３４よりなるソース・ドレイン電極形成工程と、ステップＳ３５よりなる半導体膜形成工程とを含む。
【０１２６】
初めにステップＳ３１よりなるゲート電極形成工程を行う。ステップＳ３１は、めっき触媒を含有する基板１１上にゲート電極１２を形成する工程であり、ステップＳ３１は、第１の実施の形態に係る半導体装置の製造方法におけるステップＳ１１と同一である。
【０１２７】
次に、ステップＳ３２よりなるゲート絶縁膜形成工程を行う。ステップＳ３２は、ゲート電極１２を覆うようにゲート絶縁膜１３を形成する工程であり、第１の実施の形態に係る半導体装置の製造方法におけるステップＳ１２と同一である。
【０１２８】
次に、ステップＳ３３よりなるめっき触媒露出工程を行う。
【０１２９】
ステップＳ３３は、ゲート電極１２の近傍であってゲート電極１２を挟んで互いに反対側に位置する第１の領域１４ａ及び第２の領域１５ａの表面層を加熱して除去する工程である。図３（ｃ）及び図３（ｄ）は、ステップＳ２３の工程が行われる際の半導体装置の構造を示す断面図である。
【０１３０】
ステップＳ３３では、図３（ｃ）及び図３（ｄ）に示すように、基板１１にＵＶ光を照射する。ＵＶ光が照射されることにより、図９（ａ）及び図９（ｂ）に示すように、例えば、基材２１ｃ及び表面層２２ｃよりなる基板１１ｃの表面層２２ｃ及び基材２１ｃの温度上昇等によって、基材２１ｃに含有されるめっき触媒が拡散移動（マイグレート）し、表面層２２ｃに含有されるようになる。また、このとき、ゲート絶縁膜１３自身がＵＶ光の照射に対するマスクとして機能するセルフアライメント効果のため、第１の領域１４ａ及び第２の領域１５ａがゲート絶縁膜とオーバーラップしたり又は離れたりすることなく、ゲート絶縁膜１３及びゲート電極１２との境界を正確に形成することができる。
【０１３１】
照射するレーザ光の波長及び照射量は、特に限定されるものではなく、第１の実施の形態と同様の条件で行うことができる。
【０１３２】
このとき、上述したゲート絶縁膜１３自身によるセルフアライメント効果のため、ゲート絶縁膜１３及びゲート電極１２との境界を正確に確保しながら第１の領域１４ａ及び第２の領域１５ａにおいて表面層２２ｃを除去することができる。
【０１３３】
次に、ステップＳ３４よりなるソース・ドレイン電極形成工程を行う。ステップＳ３４は、ソース電極１４を第１の領域１４ａにめっきにより形成し、ドレイン電極１５を第２の領域１５ａにめっきにより形成する工程であり、第１の実施の形態に係る半導体装置の製造方法におけるステップＳ１５と同一である。
【０１３４】
最後に、ステップＳ３５よりなる半導体膜形成工程を行う。ステップＳ３５は、ソース電極１４、ドレイン電極１５及びゲート絶縁膜１３を覆うように半導体膜１６を形成する工程であり、第１の実施の形態に係る半導体装置の製造方法におけるステップＳ１６と同一である。
【０１３５】
本変形例において、基板の表面層のめっき触媒の濃度が、基板の表面層より内部のめっき触媒の濃度より小さいこと、表面層が除去され、ソース電極及びドレイン電極がめっき触媒に直接接触して形成されていること、及びそれらの作用効果は、第１の実施の形態と同様である。
【０１３６】
以上、本変形例によれば、めっき触媒を含有する基板であって、めっき触媒を含有しない表面層を有する基板上に形成されるＴＦＴよりなる半導体装置において、ゲート酸化膜で覆われたゲート電極をマスクとしてセルフアライメントによるＵＶ照射を行ってソース・ドレイン電極を形成する領域の表面層に、表面層より内部に含有されるめっき触媒をマイグレートさせ、マイグレートされためっき触媒に直接接触してソース・ドレイン電極を選択的に形成することによって、ゲートオーバーラップが発生せず高速応答が可能なＴＦＴを簡便且つ低コストな製造プロセスで作製することが可能である。
【０１３７】
また、本変形例では、ＵＶ照射によってめっき触媒を基板表面にマイグレートさせる方法を用いるが、ＵＶ照射に限定されるものではなく、加熱によってめっき触媒を基板表面にマイグレートさせる方法も用いてもよい。
【０１３８】
（第２の実施の形態）
次に、図１０を参照し、第２の実施の形態について説明する。
【０１３９】
図１０は、本実施の形態に係る半導体装置を説明するための図であり、基板のめっき触媒の分布を模式的に表す断面図である。図１０（ａ）は、表面層が除去されていない場合の基板の断面図であり、図１０（ｂ）は、一部の領域の表面層が除去された場合の基板の断面図である。
【０１４０】
本実施の形態に係る半導体装置は、基板に含有されるめっき触媒が、コア・シェル構造を有する点で、第１の実施の形態に係る半導体装置と相違する。すなわち、第１の実施の形態に係る半導体装置では、基板は、通常の微粒子としてめっき触媒を含有するのと相違し、本実施の形態に係る半導体装置では、基板は、めっき触媒よりなるコア部と、コア部を被覆し、めっき触媒の濃度がコア部のめっき触媒の濃度より小さいシェル部とよりなるコア・シェル構造を有する微粒子を含有する。また、シェル部の絶縁性材料は、微粒子を基板に含有させる際のバインダーとして機能させることもできる。
【０１４１】
本実施の形態に係る半導体装置の基板１１ｄは、図１０（ａ）に示すように、基材２１ｄの表面に、ＵＶ照射によって除去可能な表面層２２ｄを有するとともに、めっき触媒を含む微粒子２３ｄが、めっき触媒よりなるコア部２４ｄと、コア部２４ｄを被覆し、めっき触媒を含有しないシェル部２５ｄよりなるコア・シェル構造を有し、Ｐｄ等の金属を含むめっき触媒が、絶縁材料であるシェル部２５ｄで被覆された上、絶縁材料である基板１１ｄに含有されているため、第１の実施の形態に比べ、Ｐｄ等の金属を含むめっき触媒が基板１１ｄの表面に露出される可能性がより少なくなる。従って、基板１１ｄ上に多数のアレイ化したＴＦＴを形成した場合にも、ＴＦＴ素子間で電流がリークして通流することを、第１の実施の形態に比べ、より完全に防止することができる。
【０１４２】
本実施の形態においては、基板１１ｄの表面層２２ｄのめっき触媒の濃度が、基板１１ｄの表面層２２ｄより内部のめっき触媒の濃度より小さくなくても良い。図１０（ａ）は、基板１１ｄの表面層２２ｄのめっき触媒の濃度が、基板１１ｄの表面層２２ｄより内部である基材２１ｄのめっき触媒の濃度と略等しい場合を示す。
【０１４３】
一方、本実施の形態においては、めっき触媒を被覆しているシェル部２５ｄの材料がＵＶ照射により除去される。図１０（ｂ）に示すように、ＵＶ照射によって基板１１ｄの表面層２２ｄが除去されるとともに、微粒子２３ｄのシェル部２５ｄも除去され、めっき触媒を基板表面の所望の部位に露出させることが可能となる。その後、基板１１ｄ上のめっき触媒が露出された領域Ｓ１のみにめっきにより電極を選択的に形成することができる。
【０１４４】
更に、本実施の形態によれば、めっき触媒が加熱に弱い材料であった場合、触媒を分解することがないという効果を有するのは、第１の実施の形態と同様である。
【０１４５】
以上、本実施の形態によれば、めっき触媒を含有する基板であって、ＵＶ照射により除去可能な表面層を有する基板上に形成されるＴＦＴよりなる半導体装置において、めっき触媒としてコア・シェル構造を有する微粒子を用いる場合に、ゲートオーバーラップが発生せず高速応答が可能なＴＦＴを簡便且つ低コストな製造プロセスで作製することが可能である。
【０１４６】
なお、本発明における除去とは、ＵＶ照射により基板中にマイグレートが発生し、基板表面にめっき触媒が露出されることも含む。従って、基板にＵＶ照射を行うだけで、現像液に浸漬することなく基板の表面にめっき触媒を露出させることもできる。
【０１４７】
（第２の実施の形態の第１の変形例）
次に、図１１を参照し、第２の実施の形態の第１の変形例について説明する。
【０１４８】
図１１は、本変形例に係る半導体装置を説明するための図であり、基板のめっき触媒の分布を模式的に表す断面図である。図１１（ａ）は、表面層が除去されていない場合の基板の断面図であり、図１１（ｂ）は、一部の領域の表面層が除去された場合の基板の断面図である。
【０１４９】
本変形例に係る半導体装置は、微粒子が、シェル部とコア部との界面において、めっき触媒の濃度に勾配を有する点で、第２の実施の形態に係る半導体装置と相違する。すなわち、第２の実施の形態に係る半導体装置では、シェル部にめっき触媒が含有されないのと相違し、本変形例に係る半導体装置では、微粒子は、めっき触媒を含まないシェルと、めっき触媒を所定の濃度で含有するコアとの間に、めっき触媒の濃度が連続的に変化する層を有する。なお、めっき触媒を含まない層、あるいはめっき触媒を含まない層とめっき触媒が連続的に表面から内部に向かって連続的に増加する層とが、本発明におけるシェル部に相当する。また、シェル部の絶縁性材料は、微粒子を基板に含有させる際のバインダーとして機能させることもできる。
【０１５０】
図１１（ａ）に示すように、微粒子２３ｅは、めっき触媒を含有するコアと、めっき触媒を含有しないシェルと、コアとシェルとの間であってめっき触媒の濃度がシェルからコアに向かって連続して増加する層とを有し、コア及びコアとシェルとの間でめっき触媒の濃度が連続して変化する層との一部をコア部２４ｅとし、シェル及びコアとシェルとの間でめっき触媒の濃度が連続して変化する層との一部をシェル部２５ｅとする。すなわち、シェル部２５ｅのめっき触媒の濃度は、コア部２４ｅのめっき触媒の濃度より小さく、その結果、微粒子２３ｅの半径方向に、表面から中心に向かってめっき触媒の濃度が増加する濃度勾配を有する。
【０１５１】
本変形例において、表面層２２ｅは、ＵＶ照射により除去可能であるため、図１１（ｂ）に示すように、ＵＶ照射によって表面層２２ｅが選択的に除去されるとともに、微粒子２３ｅのシェル部２５ｅも除去され、めっき触媒を基板表面の所望の部位に露出させることができる。その後、基板１１ｅ上のめっき触媒が露出された領域Ｓ１のみにめっきにより電極を選択的に形成することができる。
【０１５２】
一方、ゲート絶縁膜１３自身をマスクとしてＵＶ光を照射することにより、ゲートオーバーラップを発生させることなく、高精度でソース・ドレイン電極を形成する領域を形成することができるのは、第２の実施の形態と同様である。従って、本変形例に係る半導体装置でも、高精度で、且つ低コストで半導体装置を製造することができる。
【０１５３】
（第２の実施の形態の第２の変形例）
次に、図１２を参照し、第２の実施の形態の第２の変形例について説明する。
【０１５４】
図１２は、本変形例に係る半導体装置を説明するための図であり、基板のめっき触媒の分布を模式的に表す断面図である。図１２（ａ）は、表面層が除去されていない場合の基板の断面図であり、図１２（ｂ）は、一部の領域の表面層が除去された場合の基板の断面図である。
【０１５５】
本変形例に係る半導体装置は、シェル表面からコア中心に向かってめっき触媒の濃度が連続的に増加している点で、第２の実施の形態に係る半導体装置と相違する。すなわち、第２の実施の形態において、シェル部にめっき触媒が含有されないのと相違し、本変形例に係る半導体装置は、シェル表面からコア中心に向かってめっき触媒の濃度が連続的に増加する。なお、微粒子の表面から、連続的にめっき触媒の濃度が増加している所定の深さの範囲が、本発明におけるシェル部に相当する。また、シェル部の絶縁性材料は、微粒子を基板に含有させる際のバインダーとして機能させることもできる。
【０１５６】
図１２（ａ）に示すように、微粒子２３ｆは、微粒子２３ｆの中心側であるコア部２４ｆと、微粒子２３ｆの表面側であるシェル部２５ｆとよりなる。また、めっき触媒の濃度は、シェル部２５ｆの表面からコア部２４ｆの中心に向かって連続的に増加する。
【０１５７】
本変形例において、表面層２２ｆは、ＵＶ照射により除去可能であるため、図１２（ｂ）に示すように、ＵＶ照射によって表面層２２ｆが選択的に除去されるとともに、微粒子２３ｆのシェル部２５ｆも除去され、めっき触媒を基板表面の所望の部位に露出させることができる。その後、基板１１ｆ上のめっき触媒が露出された領域Ｓ１のみにめっきにより電極を選択的に形成することができる。
【０１５８】
一方、ゲート絶縁膜１３自身をマスクとしてＵＶ光を照射することにより、ゲートオーバーラップを発生させることなく、高精度でソース・ドレイン電極を形成する領域を形成することができるのは、第２の実施の形態と同様である。従って、本変形例に係る半導体装置でも、高精度で、且つ低コストで半導体装置を製造することができる。
【０１５９】
（第２の実施の形態の第３の変形例）
次に、図１０を参照し、第２の実施の形態の第３の変形例について説明する。
【０１６０】
本変形例に係る半導体装置は、加熱により表面層及び微粒子のシェル部を除去する点で、第２の実施の形態に係る半導体装置と相違する。すなわち、第２の実施の形態に係る半導体装置では、ＵＶ照射により表面層及び微粒子のシェル部を除去するのと相違し、本変形例に係る半導体装置では、加熱により表面層及び微粒子のシェル部を除去する。
【０１６１】
図１０（ａ）及び図１０（ｂ）に示すように、例えば基板１１ｄにレーザ光を走査して照射する等の方法を用い、基板１１ｄの表面層２２ｄを選択的に除去するとともに、微粒子２３ｄのシェル部２５ｄも除去し、めっき触媒を基板表面の所望の部位に露出させることができる。その後、基板１１ｄ上のめっき触媒が露出された領域Ｓ１のみにめっきにより電極を選択的に形成することができる。なお、レーザ光を走査して照射する等の基板表面を選択的に加熱する方法は、第１の実施の形態の第３の変形例で説明した方法を用いることができる。
【０１６２】
本変形例では、めっき触媒がＵＶ露光に弱い材料であった場合、触媒を分解することがないという効果も有する。
【０１６３】
以上、本変形例によれば、めっき触媒を含有する基板であって、加熱により除去可能な表面層を有する基板上に形成されるＴＦＴよりなる半導体装置において、めっき触媒としてコア・シェル構造を有する微粒子を用いる場合に、ゲートオーバーラップが発生せず高速応答が可能なＴＦＴを簡便且つ低コストな製造プロセスで作製することが可能である。
【０１６４】
なお、本発明における除去とは、加熱により基板中にマイグレートが発生し、基板表面にめっき触媒が露出されることも含む。従って、基板に加熱を行うことによって、基板の表面にめっき触媒を露出させることもできる。
【０１６５】
（第２の実施の形態の第４の変形例）
次に、図１３を参照し、第２の実施の形態の第４の変形例について説明する。
【０１６６】
図１３は、本変形例に係る半導体装置を説明するための図であり、基板のめっき触媒の分布を模式的に表す断面図である。図１３（ａ）は、表面層が除去されていない場合の基板の断面図であり、図１３（ｂ）は、一部の領域の表面層が除去された場合の基板の断面図である。
【０１６７】
本変形例に係る半導体装置は、基板の厚さ方向に、コア・シェル構造を有する微粒子の濃度に勾配を有する点で、第２の実施の形態に係る半導体装置と相違する。すなわち、第２の実施の形態に係る半導体装置では、基板の厚さ方向に、コア・シェル構造を有する微粒子の濃度に勾配を有しないのと相違し、本変形例に係る半導体装置では、基板の表面層のコア・シェル構造を有する微粒子の濃度が、基板の表面層より内部の基板のコア・シェル構造を有する微粒子の濃度より小さい。
【０１６８】
図１３（ａ）及び図１３（ｂ）に示すように、基板１１ｇは、基材２１ｇと表面層２２ｇとよりなり、表面層２２ｇにおけるめっき触媒の濃度が表面層２２ｇより内部である基材２１ｇにおけるめっき触媒の濃度より小さいため、第２の実施の形態に比べ、Ｐｄ等の金属を含むめっき触媒が基板１１ｇの表面に露出される可能性が更に少なくなる。従って、基板１１ｇ上に多数のアレイ化したＴＦＴを形成した場合にも、ＴＦＴ素子間で電流がリークして通流することを、第２の実施の形態に比べ、更に完全に防止することができる。
【０１６９】
（第３の実施の形態）
次に、図１４及び図１５を参照し、第３の実施の形態について説明する。
【０１７０】
図１４は、本実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図１５は、本実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。また、図１４の、ステップＳ４１乃至ステップＳ４６の各々の工程が行われた後の半導体装置の構造は、図１５（ａ）乃至図１５（ｆ）の各々の断面図で示される構造に対応する。
【０１７１】
本実施の形態に係る半導体装置は、ゲート絶縁膜が、ゲート電極に含まれる金属の酸化物である点で、第１の実施の形態と相違する。すなわち、第１の実施の形態において、ゲート電極とゲート絶縁膜とは別の材料よりなるのと相違し、本実施の形態では、ゲート絶縁膜は、ゲート電極の表面を酸化して形成される。
【０１７２】
本実施の形態に適用可能なゲート電極の材料としては、その材料の酸化物が絶縁性を示すものであればよく、具体的には、例えば、ドーピングにより導電性を向上させたＳｉ、またＡｌ、Ｔａ、Ｃｒ、Ｙ、Ｔｉ等の金属、Ａｌ−Ｎｄ、Ａｌ−Ｓｉ−Ｃｕ等の合金を用いることができる。
【０１７３】
また、本実施の形態に係る半導体装置の製造方法は、図１４に示されるように、ステップＳ４１よりなるゲート電極形成工程と、ステップＳ４２よりなるゲート絶縁膜形成工程と、ステップＳ４３及びステップＳ４４よりなるめっき触媒露出工程と、ステップＳ４５よりなるソース・ドレイン電極形成工程と、ステップＳ４６よりなる半導体膜形成工程とを含む。
【０１７４】
初めにステップＳ４１よりなるゲート電極形成工程を行う。ステップＳ４１は、第１の実施の形態に係る半導体装置の製造方法におけるステップＳ１１と同一である。
【０１７５】
次に、ステップＳ４２よりなるゲート絶縁膜形成工程を行う。ステップＳ４２は、ゲート電極の上層部にゲート絶縁膜を形成する工程である。酸化物の形成方法として、酸素雰囲気下、オゾン雰囲気下等の環境において、ゲート電極を加熱することによって熱酸化させる方法、ゲート電極を電解液中に浸漬させる方法、又は、第３の実施の形態の変形例で後述するように、電流を流すことにより酸化（陽極酸化）させる方法を用いることができる。
【０１７６】
その後、ステップＳ４３乃至ステップＳ４６を行う。ステップＳ４３乃至ステップＳ４６の工程は、第１の実施の形態におけるステップＳ１３乃至ステップＳ１６と同一である。
【０１７７】
本実施の形態によれば、ゲート絶縁膜は必然的にゲート電極の表面のみに形成されることになるため、ゲート絶縁膜の加工精度を向上させることができ、より簡便なプロセスでよりゲートオーバーラップの小さいトランジスタを作製することができる。
【０１７８】
（第３の実施の形態の変形例）
次に、図１６を参照し、第３の実施の形態の変形例について説明する。
【０１７９】
図１６は、本変形例に係る半導体装置を説明するための図であり、陽極酸化を行う装置構成を模式的に示す斜視図である。
【０１８０】
本変形例は、陽極酸化によりゲート絶縁膜を形成する点で、第３の実施の形態と相違する。すなわち、第３の実施の形態において、熱酸化によりゲート電極の表面を酸化してゲート絶縁膜を形成するのと相違し、本変形例では、陽極酸化によりゲート電極の表面を酸化する。
【０１８１】
具体的には、図１６に示すように、対向電極２６、電解液２７、定電流源２８よりなる装置を用い、対向電極２６を定電流源２８の陰極、酸化しようとする材料、すなわち基板１１上のゲート電極１２ａを陽極に接続し、電解液２７中で酸化を行う。電解液２７は、所定の溶媒と溶質が用いられる。溶媒の例として、エチレングリコール、エチレンカーボネート、プロピレンカーボネート、ジエチレングリコール、γブチロラクトンが挙げられる。また溶質の例として、サリチル酸アンモニウム、フタル酸アンモニウム、サリチル酸トリエチルメチルアンモニウム、ホウ酸トリストリエチルメチルアンモニウム、酒石酸アンモニウム、サリチル酸アンモニウム等が挙げられる。さらに、酒石酸、シュウ酸、酢酸等の弱酸の水溶液を加えても良い。
【０１８２】
対向電極２６は、ゲート電極１２ａに用いられている材料よりもイオン化傾向の小さな材料が用いられ、一般にはＡｕやＰｔが用いられる。酸化時の通電条件は、定電流源２８の電流値（Ｉ）を第一の電極層面積（Ｓ）で割った電流密度の値として、１ｍＡ／ｃｍ２以上が好ましい。一般に陽極酸化における陽極に成膜される酸化膜の表面粗さは、この値が小さすぎると粗くなる傾向にあるからである。
【０１８３】
本変形例によれば、低温且つ簡便なプロセスにてゲート電極層上のみに選択的にゲート絶縁膜を形成することが可能となり、簡便なプロセスにてゲートオーバーラップの小さいトランジスタを作製することができる。
【０１８４】
（第４の実施の形態）
次に、図１７を参照し、第４の実施の形態に係る表示装置について説明する。
【０１８５】
図１７は、本実施の形態に係る表示装置の画素回路例を示す回路図である。図１７（ａ）は、電圧駆動型表示装置（液晶表示装置）の画素回路例であり、図１７（ｂ）は、電流駆動型表示装置（ＥＬ表示装置）の画素回路例である。図１７（ａ）では４画素分の画素回路を示している。図１８は、図１７（ｂ）の回路図に示される回路の画素レイアウト例を示す上面図及び断面図である。図１８（ａ）は上面図であり、図１８（ｂ）は図１７（ｂ）のＡ−Ａ線に伴う断面図であり、図１８（ｃ）は図１７（ｂ）のＢ−Ｂ線に伴う断面図である。
【０１８６】
本実施の形態に係る表示装置は、第１の実施の形態に係る半導体装置をＴＦＴとして各々の画素の制御に用いるものである。
【０１８７】
図１７（ａ）及び図１７（ｂ）を参照するに、本実施の形態に係る表示装置では、１画素分の画素回路は、ＴＦＴ４０、液晶駆動素子３１、保持容量３２よりなる。また、信号線からは各々の画素の階調にしたがって電圧が印加されている。ゲート線からは一ラインごと順次ＯＮ／ＯＦＦの信号電圧が印加され、一画面の走査が終了した後、次画面の走査が開始される。電子書籍のような使用方法を想定した場合、この間隔は１Ｈｚ以上（１秒以下）である事が望ましく、テレビの様な動画表示を行う場合は６０Ｈｚ以上が望ましい。保持容量３２は、ゲート線の非選択時に(ゲート線に電圧が印加されていないとき)、ゲート線の電圧に相当する電圧を保持する機能を有する。
【０１８８】
図１８（ａ）を参照するに、本実施の形態に係る表示装置は、Ｓｗ−ＴＦＴ４０ａ、Ｄｒ−ＴＦＴ４０ｂ、保持容量３２、スルーホール３４を有する。また、本実施の形態に係る表示装置が電流駆動型表示素子である場合、一画素あたり最低２個のＴＦＴ（Ｓｗ−ＴＦＴ４０ａ及びＤｒ−ＴＦＴ４０ｂ）が必要である。なお、表示性能の経時変化低減を狙い、ＴＦＴが３個以上の画素回路も提案されている。
【０１８９】
図１８（ｂ）は、図１７（ｂ）のＡ−Ａ線に伴う断面図であり、Ｓｗ−ＴＦＴ（スイッチングＴＦＴ）４０ａの近傍の断面図である。Ｓｗ−ＴＦＴ４０ａは、ゲート電極４２、絶縁膜４３、半導体膜４６を有する。また、点線で囲んだ領域は保持容量３２である。
【０１９０】
図１８（ｃ）は、図１７（ｂ）のＢ−Ｂ線に伴う断面図であり、Ｄｒ−ＴＦＴ（駆動ＴＦＴ）４０ｂの近傍の断面図である。Ｄｒ−ＴＦＴ４０ｂは、ゲート電極４２、絶縁膜４３、ソース電極４４、ドレイン電極４５、半導体膜４６を有する。
【０１９１】
図１８（ａ）乃至図１８（ｃ）に示すように、ゲートオーバーラップは表示面積（開口部）を狭くすることになる。従って、第１の実施の形態に係る半導体装置をＴＦＴとして用いることにより、ゲートオーバーラップのないＴＦＴを用いることができ、ゲートオーバーラップの部分による遮光部分の面積が減少することから、画素の開口部の面積比を増大させることができる。
【０１９２】
また、第１の実施の形態に係る半導体装置が、ゲートオーバーラップが発生せず高速応答が可能なＴＦＴを簡便且つ低コストな製造プロセスで作製することが可能な半導体装置であるため、第１の実施の形態に係る半導体装置をＴＦＴとして用いる本実施の形態に係る表示装置も、高速応答が可能であり、且つ、低コストな製造プロセスで作製することが可能である。
【０１９３】
なお、本実施の形態では、第１の実施の形態に係る半導体装置をＴＦＴとして用いるが、第１の実施の形態に係る半導体装置に代え、第１の実施の形態の第１の変形例乃至第３の実施の形態の変形例の何れかに係る半導体装置を用いても、高速応答が可能であり、且つ、低コストな製造プロセスで作製することが可能である。
【実施例】
【０１９４】
（実施例１）
以下の条件にて、図１４に示すフローチャートに従って、図１９及び図２０に示す半導体装置（ＴＦＴ）を作製した。
【０１９５】
初めに、基板５１を準備した。基板材料としてＰｏｃａｎ  ＤＰ  Ｔ７１４０  ＬＤＳ（商品名：ランクセス社製）よりなる基板を準備した。この材料は、ポリエステル系樹脂であるＰＥＴ／ＰＢＴ（ポリブチレンテレフタレート／ポリエチレンテレフタレート）に、Ｐｄ系金属を含むめっき触媒が含有されている基板材料である。
【０１９６】
次に、基板５１上にゲート電極５２を形成した。ゲート電極５２の材料として、Ａｌ−Ｎｄ（Ｎｄ：２ａｔ％）を用い、基板５１上にスパッタ成膜した後、フォトリソグラフィによるパターニングを行い、２０μｍ幅のゲート電極５２を形成した。
【０１９７】
次に、ゲート絶縁膜５３を形成した。ゲート絶縁膜５３は、以下の条件による陽極酸化により形成した。電解液として、サリチル酸アンモニウム、ジエチレングリコール、水を混合したものを用いた。電流密度は、２ｍＡ／ｃｍ２とし、膜厚が２００ｎｍになるように形成した。
【０１９８】
次に、基板５１のめっき触媒にレーザ光を露光（照射）し、エネルギーを付与した。具体的には、波長１０６４ｎｍのレーザ光を用い、図１９に示す２ｍｍ×３ｍｍの領域（露光エリア）Ｓ１でレーザ光の露光（照射）を行った。
【０１９９】
次に、ソース電極５４及びドレイン電極５５を形成した。ソース電極５４及びドレイン電極５５の材料としてＣｕを用い、めっき液に浸漬することでＣｕを析出させた。めっき液として、Ｃｉｒｃｕｐｏｓｉｔ  ４５００  Ｅｌｅｃｔｒｏｌｅｓｓ  Ｃｏｐｐｅｒ（商品名：ローム・アンド・ハース電子材料社製）を用い、膜厚が１００ｎｍになるように形成した。
【０２００】
引続いて、半導体膜５６を形成した。半導体膜の材料としてＩｎＧａＺｎＯを用い、パワー１４０Ｗ、Ｏ２流量比２％、の条件で膜厚が５０ｎｍになるようにスパッタ成膜した後、フォトリソグラフィによるパターニングを行い、２００℃でアニールを行って半導体膜５６を形成した。
【０２０１】
以上の条件で作製された半導体装置（ＴＦＴ）の断面図を図２０に示す。
【０２０２】
このようにして作製された半導体装置（ＴＦＴ）について、光学顕微鏡による画像評価を行って、ゲートオーバーラップ幅Ｌｏｌ、チャネル長Ｌを測定した。
【０２０３】
また、図２１に示すような評価回路を用いて遮断周波数ｆｃの評価を行った。図２１に示す装置におけるＩｄｓは以下の通り測定される。抵抗器Ｒは半導体装置（ＴＦＴ）と比較して十分に低い抵抗値であるため、この装置を流れるＩｄｓの値はこのＲの有無によって殆ど左右されない。またこのＩｄｓは半導体装置（ＴＦＴ）に印加されたサイン波によって、理論上サイン波として観測されるが、このＩｄｓの大きさに応じてＶ０が観測されるため、この値をオシロスコープで測定した。ここでのＩｄｓの値はＶ０／Ｒで与えられるが、遮断周波数の評価として、低周波（３ｋＨｚ）におけるＩｄｓを基準値とし、これが３ｄｂ減衰したときの周波数（Ｖｇ）を遮断周波数ｆｃとし、これを応答速度の指標とした。
【０２０４】
なお、本実施例において、図２１におけるSupply  biasを１０Ｖとし、Ｒを２００Ωとした。
【０２０５】
（比較例１）
以下の条件にて、比較例１として、図２２に示す半導体装置（ＴＦＴ）を作製した。
【０２０６】
初めに、基板を準備した。この基板の材料として、ＰＥＴ樹脂フィルムを用いた。従って、この基板には、めっき触媒は含有されていない。
【０２０７】
次に、実施例１と同じ条件で、基板６１上にゲート電極６２を形成し、陽極酸化によりゲート絶縁膜６３を形成した。ただし、比較例１では、ゲート電極６２の幅を４０μｍとした。
【０２０８】
次に、ソース電極６４及びドレイン電極６５を形成した。比較例１では、ソース電極６４及びドレイン電極６５の材料としてＣｕを用い、基板６１上に全面にスパッタした後、フォトリソグラフィによるパターニングを行った。マスクアライメントマージンを１０μｍとした。
【０２０９】
引続いて半導体膜６６を形成し、図２２に示すＴＦＴを作製した。
【０２１０】
また、実施例１と同様にして、光学顕微鏡による画像評価を行って、ゲートオーバーラップ幅Ｌｏｌ、チャネル長Ｌを測定し、図２１に示すような評価方法を用いて遮断周波数ｆｃの評価を行った。
【０２１１】
以上、実施例１にて作製した半導体装置（ＴＦＴ）と比較例１にて作製した半導体装置（ＴＦＴ）の遮断周波数ｆｃを測定した結果を表１に示す。表１に示すように、実施例１にて作製した半導体装置（ＴＦＴ）の遮断周波数ｆｃは、比較例１にて作製した半導体装置（ＴＦＴ）の遮断周波数ｆｃよりも大きかった。すなわち、実施例１にて作製した半導体装置（ＴＦＴ）は、比較例１にて作製した半導体装置（ＴＦＴ）より応答速度が大きかった。
【０２１２】
【表１】
2010050355.tif 000004
以上、本発明の好ましい実施の形態について記述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【０２１３】
【図１】本発明の第１の実施の形態に係る半導体装置の構造を模式的に示す断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置を説明するための図であり、基板のめっき触媒の濃度の分布を模式的に表す断面図である。
【図５】本発明の第１の実施の形態の第１の変形例に係る半導体装置を説明するための図であり、基板のめっき触媒の濃度の分布を模式的に表す断面図である。
【図６】本発明の第１の実施の形態の第２の変形例に係る半導体装置を説明するための図であり、基板のめっき触媒の濃度の分布を模式的に表す断面図である。
【図７】本発明の第１の実施の形態の第３の変形例に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。
【図８】本発明の第１の実施の形態の第４の変形例に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。
【図９】本発明の第１の実施の形態の第４の変形例に係る半導体装置を説明するための図であり、基板のめっき触媒の濃度の分布を模式的に表す断面図である。
【図１０】本発明の第２の実施の形態に係る半導体装置を説明するための図であり、基板のめっき触媒の分布を模式的に表す断面図である。
【図１１】本発明の第２の実施の形態の第１の変形例に係る半導体装置を説明するための図であり、基板のめっき触媒の分布を模式的に表す断面図である。
【図１２】本発明の第２の実施の形態の第２の変形例に係る半導体装置を説明するための図であり、基板のめっき触媒の分布を模式的に表す断面図である。
【図１３】本発明の第２の実施の形態の第４の変形例に係る半導体装置を説明するための図であり、基板のめっき触媒の分布を模式的に表す断面図である。
【図１４】本発明の第３の実施の形態に係る半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。
【図１５】本発明の第３の実施の形態に係る半導体装置の製造方法の工程を説明するための図であり、各工程における半導体装置の構造を模式的に示す断面図である。
【図１６】本発明の第３の実施の形態の変形例に係る半導体装置を説明するための図であり、陽極酸化を行う装置構成を模式的に示す斜視図である。
【図１７】本発明の第４の実施の形態に係る表示装置の画素回路例を示す回路図である。
【図１８】図１７（ｂ）の回路図に示される回路の画素レイアウト例を示す上面図及び断面図である。
【図１９】実施例１で作製される半導体装置の露光エリアを示す斜視図である。
【図２０】実施例１で作製される半導体装置の断面図である。
【図２１】実施例１で作製される半導体装置の電気特性の評価を行うための評価回路である。
【図２２】比較例１で作製される半導体装置の断面図である。
【図２３】従来の一般的なＴＦＴの断面図である。
【符号の説明】
【０２１４】
１０  半導体装置（ＴＦＴ）
１１、１１ａ〜１１ｇ、５１、６１、１１１  基板
１２、１２ａ、１２ｂ、４２、５２、６２、１１２  ゲート電極
１３、１３ａ、５３、６３、１１３  ゲート絶縁膜
１４、４４、５４、６４、１１４  ソース電極
１４ａ  第１の領域
１５、４５、５５、６５、１１５  ドレイン電極
１５ａ  第２の領域
１６、４６、５６、６６、１１６  半導体膜
１７  チャネル領域
１８  めっき液
２１、２１ａ〜２１ｇ  基材
２２、２２ａ〜２２ｇ  表面層
２３ｄ〜２３ｆ  微粒子
２４ｄ〜２４ｆ  コア部
２５ｄ〜２５ｆ  シェル部
２６  対向電極
２７  電解液
２８  定電流源
３１  液晶駆動素子
３２  保持容量
３４  スルーホール
４０、４０ａ、４０ｂ  ＴＦＴ
４３  絶縁膜
【図１】
2010050355.tif 000005
【図２】
2010050355.tif 000006
【図３】
2010050355.tif 000007
【図４】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2010050355.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
2010050355.tif 000025
【図５】
2010050355.tif 000026
【図６】
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