(57)【要約】【課題】コンタクトプラグの配列ピッチが狭くなっても、隣接するコンタクトプラグ同士の短絡を防止し、コンタクトプラグ及びそれに接続する配線パターンを容易に形成することが可能な半導体装置及びその製造方法を提供する。【解決手段】ゲート電極１１、ソース領域及びドレイン領域１２を有するトランジスタと、トランジスタを覆う層間絶縁膜１４と、層間絶縁膜１４を貫通して設けられ、ソース領域及びドレイン領域１２の一方に接続されたコンタクトプラグ１５と、コンタクトプラグ１５を覆う層間絶縁膜２６と、層間絶縁膜２６にゲート電極１１の延在方向と同一方向に延在し、底部にコンタクトプラグ１５の上面を露出する溝２７と、コンタクトプラグ１５に接続され溝２７内に設けられたコンタクトプラグ２８ｃと、コンタクトプラグ２８ｃと一体化して層間絶縁膜２６上に溝２７を横切るように延在する配線パターン２８ｗとを備える。【選択図】図１７
2010050311.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極、ソース領域及びドレイン領域を有するトランジスタと、
前記トランジスタを覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通して設けられ、前記ソース領域及び前記ドレイン領域の一方に接続された第１のコンタクトプラグと、
前記第１のコンタクトプラグを覆う第２の層間絶縁膜と、
前記第２の層間絶縁膜に前記ゲート電極の延在方向と同一方向に延在し、底部に前記第１のコンタクトプラグの上面を露出する溝と、
前記第１のコンタクトプラグに接続され前記溝内に設けられた第２のコンタクトプラグと、
前記第２のコンタクトプラグと一体化して前記第２の層間絶縁膜上に前記溝を横切るように延在する配線パターンとを備えることを特徴とする半導体装置。
【請求項２】
前記第２の層間絶縁膜は前記配線パターンの厚さよりも薄いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の層間絶縁膜の厚さは２０〜４０ｎｍであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記溝は上部の幅が底部の幅よりも広いテーパー形状であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
半導体基板にゲート電極、ソース領域及びドレイン領域を有するトランジスタを形成する工程と、
前記トランジスタを覆う第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜を貫通し、前記ソース領域及び前記ドレイン領域の一方に接続する第１のコンタクトプラグを形成する工程と、
前記第１のコンタクトプラグを覆う第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に前記ゲート電極の延在方向と同一方向に延在し、底部に前記第１のコンタクトプラグの上面を露出する溝を形成する工程と、
前記溝内及び前記第２の層間絶縁膜上に導電性材料を形成する工程と、
マスクを用いて前記第２の層間絶縁膜上の前記導電性材料をパターニングするとともに前記溝内の前記導電性材料をパターニングすることにより、前記第１のコンタクトプラグに接続する第２のコンタクトプラグ及び前記第２のコンタクトプラグと一体化して前記第２の層間絶縁膜上に前記溝を横切るように延在する配線パターンとを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記第２の層間絶縁膜は前記配線パターンの厚さよりも薄いことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２の層間絶縁膜の厚さは２０〜４０ｎｍであることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記溝は上部の幅が底部の幅よりも広いテーパー形状であることを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、複数のコンタクトプラグが近接して設けられる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置を構成するシリコン基板上には多数のトランジスタが形成され、そのソース領域及びドレイン領域は、種々のコンタクト電極を介して上層の配線や素子に接続される。例えば、代表的な半導体装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）においては、セルトランジスタのソース領域及びドレイン領域の一方がセルコンタクトプラグ及びビットコンタクトプラグを介してビット線に接続される（特許文献１参照）。
【０００３】
図２６〜図３１は、ＤＲＡＭにおけるソース領域及びドレイン領域の一方とビット線との一般的な接続方法を説明するための工程図である。図２６（ａ）、図２８（ａ）及び図３０（ａ）は、各工程における略平面図であり、図２６（ｂ）、図２８（ｂ）及び図３０（ｂ）が各平面図におけるＸ−Ｘ線に沿った略断面図を示し、図２７（ａ）、図２９（ａ）及び図３１（ａ）が各平面図におけるＹ−Ｙ線に沿った略断面図を示し、図２７（ｂ）、図２９（ｂ）及び図３１（ｂ）が各平面図におけるＺ−Ｚ線に沿った略断面図を示している。
【０００４】
図２６及び図２７に示すように、半導体基板３００上に複数のゲート電極３１を形成し、複数のソース領域及びドレイン領域３２を形成することにより、複数のトランジスタを形成する。各ゲート電極３１の側面及び上面を覆うシリコン窒化膜からなるキャップ絶縁膜３３を形成した後、複数のトランジスタを覆う第１の層間絶縁膜３４を形成する。層間絶縁膜３４にソース領域及びドレイン領域３２のいずれかに接続するセルコンタクトプラグ３５を形成し、その上に、第２の層間絶縁膜３６を形成する。その後、層間絶縁膜３６にセルコンタクトプラグ３５の上面を露出する複数のコンタクトホール３７を形成する。続いて、図２８及び図２９に示すように、複数のコンタクトホール３７を埋め込むように導電性材料を形成し、これをＣＭＰ（Chemical Mechanical Polishing）により平坦化することにより、複数のビットコンタクトプラグ３８を形成する。さらに、図３０及び図３１に示すように、ビットコンタクトプラグ３８上に導電性材料を形成した後、これをパターニングすることにより、それぞれ一部がビットコンタクトプラグ３８に接続する複数のビット線３９を形成する。
【特許文献１】特開２００８−７２１３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図２６〜図３１に示すような製造方法では、高集積化が進み、ビットコンタクトプラグ３８（コンタクトホール３７）の配列ピッチが非常に狭くなってくると、隣接するコンタクトプラグ３８同士が短絡してしまうというおそれがあった。そのため、コンタクトホール３７形成のためのリソグラフィーやパターニング（エッチング）に非常に高い精度が必要になるという問題があった。
【０００６】
以上、ＤＲＡＭのメモリセルを例に従来の問題を説明したが、他の半導体装置においても同様に生じうる問題である。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、ゲート電極、ソース領域及びドレイン領域を有するトランジスタと、前記トランジスタを覆う第１の層間絶縁膜と、前記第１の層間絶縁膜を貫通して設けられ、前記ソース領域及び前記ドレイン領域の一方に接続された第１のコンタクトプラグと、前記第１のコンタクトプラグを覆う第２の層間絶縁膜と、前記第２の層間絶縁膜に前記ゲート電極の延在方向と同一方向に延在し、底部に前記第１のコンタクトプラグの上面を露出する溝と、前記第１のコンタクトプラグに接続され前記溝内に設けられた第２のコンタクトプラグと、前記第２のコンタクトプラグと一体化して前記第２の層間絶縁膜上に前記溝を横切るように延在する配線パターンとを備えることを特徴とする。
【０００８】
本発明の一側面によるによる半導体装置の製造方法は、半導体基板にゲート電極、ソース領域及びドレイン領域を有するトランジスタを形成する工程と、前記トランジスタを覆う第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜を貫通し、前記ソース領域及び前記ドレイン領域の一方に接続する第１のコンタクトプラグを形成する工程と、前記第１のコンタクトプラグを覆う第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜に前記ゲート電極の延在方向と同一方向に延在し、底部に前記第１のコンタクトプラグの上面を露出する溝を形成する工程と、前記溝内及び前記第２の層間絶縁膜上に導電性材料を形成する工程と、マスクを用いて前記第２の層間絶縁膜上の前記導電性材料をパターニングするとともに前記溝内の前記導電性材料をパターニングすることにより、前記第１のコンタクトプラグに接続する第２のコンタクトプラグ及び前記第２のコンタクトプラグと一体化して前記第２の層間絶縁膜上に前記溝を横切るように延在する配線パターンとを形成する工程とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、第２の層間絶縁膜にゲート電極の延在方向と同一方向に延在し、その底部に第１のコンタクトプラグの上面を露出する溝が設けられ、溝内に第１のコンタクトプラグに接続する第２のコンタクトプラグが設けられる。すなわち、溝内に導電性材料を形成した後、これをパターニングすることにより第２のコンタクトプラグを形成することができる。従って、第２のコンタクトプラグの配列ピッチが狭くなっても、第２のコンタクトプラグ形成のための微細なコンタクトホールを形成する必要がなくなることから、リソグラフィーやパターニング（エッチング）を容易に行うことが可能となる。
【００１０】
さらに、溝内及び第２の層間絶縁膜上に導電性材料を形成し、これをパターニングすることにより、第２のコンタクトプラグ及び第２のコンタクトプラグと一体化した配線パターンを形成できることから、第２のコンタクトプラグ形成のための導電性材料の形成やＣＭＰ等が不要となり、製造工程を簡略化することができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
［第１の実施形態］
【００１２】
図１及び図２は、本発明の好ましい第１の実施形態による半導体装置１００の構造を示す図であり、図１（ａ）が略平面図であり、図１（ｂ）が平面図におけるＡ−Ａ線に沿った略断面図を示し、図２（ａ）が平面図におけるＢ−Ｂ線に沿った略断面図を示し、図２（ｂ）が平面図におけるＣ−Ｃ線に沿った略断面図を示している。本実施形態による半導体装置１００はＤＲＡＭであり、図１及び図２は、そのビット線１８ｗの形成が終了した時点での構造を示している。
【００１３】
図１及び図２に示すように、本実施形態による半導体装置１００は、半導体基板１０上に設けられたゲート電極１１とソース領域及びドレイン領域１２を有する複数のトランジスタと、ソース領域及びドレイン領域１２の一方に接続された第１のコンタクトプラグ（セルコンタクトプラグ）１５と、第１のコンタクトプラグ１５に接続された第２のコンタクトプラグ（ビットコンタクトプラグ）１８ｃと、第２のコンタクトプラグ１８ｃに接続された配線パターン１８ｗとを備えて構成されている。
【００１４】
ゲート電極１１の側面及び上面は、キャップ絶縁膜１３としてのシリコン窒化膜で覆われており、キャップ絶縁膜１３を含む半導体基板１０全体を覆うように第１の層間絶縁膜１４としてシリコン酸化膜が形成されている。第１の層間絶縁膜１４の厚さは、約２００〜３００ｎｍとするのが好ましい。第１のコンタクトプラグ１５は、第１の層間絶縁膜１４を貫通し、ソース領域及びドレイン領域１２の一方と接続している。第１の層間絶縁膜１４上には第２の層間絶縁膜１６としてのシリコン酸化膜が形成されている。第２の層間絶縁膜１６には、ゲート電極１１の延在方向と同一方向にライン状に延在し、その底部に第１のコンタクトプラグ１５の上面を露出する溝１７が形成されている。そして、溝１７内に複数の第２のコンタクトプラグ１８ｃが所定の間隔をあけて配列されている。配線パターン１８ｗは、第２の層間絶縁膜１６上に溝１７を横切るように延在しており、第２のコンタクトプラグ１８ｃと一体化している。
【００１５】
第１のコンタクトプラグ１５、第２のコンタクトプラグ１８ｃ及び配線パターン１８ｗは導電性材料で形成され、例えば、Ｗ膜やＷ／ＷＮ膜を用いることができる。
【００１６】
次に、第１の実施形態による半導体装置１００の製造方法について説明する。
【００１７】
図３〜図１４は、本実施形態による半導体装置１００の製造方法を説明するための工程図であり、図３（ａ）、図５（ａ）、図７（ａ）、図９（ａ）、図１１（ａ）及び図１３（ａ）は、各工程における略平面図であり、図３（ｂ）、図５（ｂ）、図７（ｂ）、図９（ｂ）、図１１（ｂ）及び図１３（ｂ）が各平面図におけるＡ−Ａ線に沿った略断面図を示し、図４（ａ）、図６（ａ）、図８（ａ）、図１０（ａ）、図１２（ａ）及び図１４（ａ）が各平面図におけるＢ−Ｂ線に沿った略断面図を示し、図４（ｂ）、図６（ｂ）、図８（ｂ）、図１０（ｂ）、図１２（ｂ）及び図１４（ｂ）が各平面図におけるＣ−Ｃ線に沿った略断面図を示している。
【００１８】
まず、図３及び図４に示すように、半導体基板１０上に複数のゲート電極１１を形成し、複数のソース領域及びドレイン領域１２を形成することにより、複数のトランジスタを形成する。各ゲート電極１１の側面及び上面を覆うシリコン窒化膜からなるキャップ絶縁膜１３を形成した後、複数のトランジスタを覆う第１の層間絶縁膜１４を形成する。その後、層間絶縁膜１４にソース領域及びドレイン領域１２のいずれかに接続する第１のコンタクトプラグ（セルコンタクトプラグ）１５を形成する。
【００１９】
次に、図５及び図６に示すように、第１の層間絶縁膜１４上に第２の層間絶縁膜１６を形成する。続いて、第２の層間絶縁膜１６上にレジストマスク１９を形成する。このレジストマスク１９は、複数のセルコンタクトプラグ１５上に位置する溝状の開口１９ｏｐを有するように形成する。
【００２０】
続いて、レジストマスク１９を用いて第２の層間絶縁膜１６をパターニングすることにより、図７及び図８に示すように、底部に複数のセルコンタクトプラグ１５の上面を露出し、ゲート電極１１の延在方向と同一方向にライン状に延在する溝１７を第２の層間絶縁膜１６に形成する。
【００２１】
次に、図９及び図１０に示すように、溝１７内及び第２の層間絶縁膜１６上に導電性材料１８を形成する。続いて、図１１及び図１２に示すように、溝１７を横切る複数のパターンを有するマスク層２０を形成する。マスク層２０の材料としては、シリコン窒化膜を用いるのが好ましい。
【００２２】
そして、マスク層２０を用いて、第２の層間絶縁膜１６上の導電性材料１８をパターニングするとともに、溝１７内の導電性材料１８をパターニングすることにより、図１３及び１４に示すように、溝１７を横切るようにパターニングされた配線パターン（ビット線）１８ｗと複数の第２のコンタクトプラグ（ビットコンタクトプラグ）１８ｃを同時に形成する。このようにしてビット線１８ｗとビットコンタクトプラグ１８ｃとを形成することから、これらは一体化して形成される。
【００２３】
その後は、マスク層２０を除去することにより、図１及び図２に示す構造を得ることができる。
【００２４】
このように、第１の実施形態によれば、ビットコンタクトプラグ１８ｃを形成しながら同時にビット線を加工することが可能となる。従って、ビットコンタクトプラグ１８ｃの形成とビット線の形成を個別に行った場合に対し、ビットコンタクトプラグ１８ｃのためのマスク層の形成やエッチングを不要とすることができ、工程の簡略化が可能となる。
【００２５】
また、ビットコンタクトプラグ１８ｃの形成方法として、コンタクトホールを形成し、そこに導電性材料を埋め込むという方法ではなく、溝１７を形成し、溝１７内に埋め込んだ導電性材料１８をパターニングすることにより形成するようにしたことにより、高精度なリソグラフィーやエッチングを不要にすることができる。
【００２６】
しかしながら、上記第１の実施形態では、以下のような問題が生じる場合がある。これにつき、図１５を用いて説明する。図１５は、導電性材料１８をエッチングによりパターニングした後の状態を示しており、図１３（ａ）のＣ−Ｃ線に沿った略断面図に対応している。
【００２７】
図１５において、点線は、導電性材料１８をエッチングする前の導電性材料１８の上面の位置を示している。すなわち、導電性材料１８のエッチングでは、層間絶縁膜１６上においては、短い矢印で示すように、厚さＳ１分をエッチングすればよい。しかしながら、溝１７の部分においては、層間絶縁膜１６の厚さ及び層間絶縁膜１６上の導電性材料１８の厚さである長い矢印で示す厚さＳ２分をエッチングしなければならない。そのため、図１５に示すように、溝１７底部に、エッチング残りＲが発生し易くなってしまう。
【００２８】
そこで、第１の実施形態における上記エッチング残りの問題を防止した半導体装置及びその製造方法につき、第２の実施形態として以下に説明する。
［第２の実施形態］
【００２９】
図１６及び図１７は、本発明の好ましい第２の実施形態による半導体装置２００の構造を示す図であり、図１６（ａ）が略平面図であり、図１６（ｂ）が平面図におけるＤ−Ｄ線に沿った略断面図を示し、図１７（ａ）が平面図におけるＥ−Ｅ線に沿った略断面図を示し、図１７（ｂ）が平面図におけるＦ−Ｆ線に沿った略断面図を示している。本実施形態による半導体装置２００はＤＲＡＭであり、図１６及び図１７は、その配線パターン（ビット線）２８ｗの形成が終了した時点での構造を示している。図１６及び図１７において、上記第１の実施形態と同一の構成要素については同一の番号を付して、その説明を省略する。
【００３０】
図１６及び図１７に示すように、本実施形態による半導体装置２００は、半導体基板１０上に、ゲート電極１１とソース領域及びドレイン領域１２を有する複数のトランジスタと、キャップ絶縁膜１３と、第１の層間絶縁膜１４と、第１のコンタクトプラグ（セルコンタクトプラグ）１５とが形成されている。
【００３１】
第１の層間絶縁膜１４上には、第２の層間絶縁膜２６が形成されている。この第２の層間絶縁膜２６の厚さは、約２０〜４０ｎｍであり、第１の実施形態と比較して非常に薄くなっている。第２の層間絶縁膜２６には、ゲート電極１１の延在方向と同一方向にライン状に延在し、その底部に第１のコンタクトプラグ１５の上面を露出する溝２７が形成されている。溝２７は、その上部の幅が底部の幅よりも広いテーパー形状を有している。溝２７の底部の幅は、第１のコンタクトプラグ１５の上面の幅とほぼ同一か広くなっていることが好ましい。
【００３２】
第２の層間絶縁膜２６上には、配線パターン２８ｗが溝２７を横切るように延在している。溝２７内には、複数の第２のコンタクトプラグ（ビットコンタクトプラグ）２８ｃが所定の間隔をあけて配列されており、複数の第２のコンタクトプラグ２８ｃは配線パターン２８ｗと一体化して形成されている。第２の層間絶縁膜２６は配線パターン２８ｗの厚さよりも薄いことが好ましい。第２の層間絶縁膜２６が薄いこと及び溝２７がテーパー形状をなしていることにより、配線パターン２８ｗ及び第２のコンタクトプラグ２８ｃを形成するための導電性材料が溝２７内に良好に埋め込まれる。第２のコンタクトプラグ２８ｃ及び配線パターン２８ｗは導電性材料で形成され、例えば、Ｗ膜やＷ／ＷＮ膜を用いることができる。
【００３３】
なお、本実施形態では、溝２７が非常に浅いことから、ビットコンタクトプラグ２８ｃと配線パターン２８ｗとを区別せずに、配線パターン２８ｗの一部２８ｃがセルコンタクトプラグ１５と接続しているという表現をすることもできる。
【００３４】
次に、第２の実施形態による半導体装置２００の製造方法について説明する。
【００３５】
図１８〜図２５は、本実施形態による半導体装置２００の製造方法を説明するための工程図であり、図１８（ａ）、図２０（ａ）、図２２（ａ）及び図２４（ａ）は、各工程における略平面図であり、図１９（ｂ）、図２１（ｂ）、図２３（ｂ）及び図２５（ｂ）が各平面図におけるＤ−Ｄ線に沿った略断面図を示し、図１９（ａ）、図２１（ａ）、図２３（ａ）及び図２５（ａ）が各平面図におけるＥ−Ｅ線に沿った略断面図を示し、図１９（ｂ）、図２１（ｂ）、図２３（ｂ）及び図２５（ｂ）が各平面図におけるＦ−Ｆ線に沿った略断面図を示している。
【００３６】
図１８及び図１９は、上記第１の実施形態における図３及び図４における工程図に続く工程図を示している。
【００３７】
図１８及び図１９に示すように、第１の層間絶縁膜１４上に厚さ約２０〜４０ｎｍの第２の層間絶縁膜２６を形成する。続いて、第２の層間絶縁膜２６上にレジストマスク２９を形成する。このレジストマスク２９は、複数のセルコンタクトプラグ１５上に位置する溝状の開口２９ｏｐを有するように形成する。
【００３８】
続いて、レジストマスク１９を用いて第２の層間絶縁膜２６をパターニングすることにより、図２０及び図２１に示すように、底部に複数のセルコンタクトプラグ１５の上面を露出し、ゲート電極１１の延在方向と同一方向にライン状に延在する溝２７を第２の層間絶縁膜２６に形成する。第２の層間絶縁膜２６をパターニングする際のエッチング条件を制御することにより、上述したとおり、溝２７はその上部の幅が底部の幅よりも広いテーパー形状となるように形成される。このようなテーパー形状の溝２７は、例えば以下のような方法により形成することができる。Ｃ４Ｆ８／Ｏ２／Ａｒ＝２０／２０／４００ｓｃｃｍ、５Ｐａ、ＲＦ１３．５６ＭＨｚ、１０００Ｗの条件の下で第２の層間絶縁膜２６としてのシリコン酸化膜をプラズマドライエッチングによりエッチングし、セルコンタクトプラグ１５の上面を露出させた後、エッチングガスをＯ２／Ａｒ＝１００／１００ｓｃｃｍに切り替えて、レジストマスク２９を除去しながらシリコン酸化膜２６へのスパッタリング効果によりテーパー形状に加工する。
【００３９】
次に、図２２及び図２３に示すように、溝２７内及び第２の層間絶縁膜２６上に導電性材料２８を形成する。導電性材料２８として、ここではＷ／ＷＮ膜を４０／１０ｎｍ成膜する。第２の層間絶縁膜２６は導電性材料２８の厚さよりも薄いことが好ましい。このとき、溝２７が浅く、且つテーパー形状であるため、Ｗ／ＷＮ膜は、例えばＰＶＤ（Physical Vapor Deposition）法を用いても、溝２７内に容易に埋設することができる。
【００４０】
続いて、導電性材料２８を加工するためのマスク層３０を形成するため、シリコン窒化膜３０ａ、α−Ｃ（アモルファスカーボン）膜３０ｂ、及びシリコン酸窒化膜（ＳｉＯＮ膜）３０ｃをそれぞれ１５０ｎｍ、２５０ｎｍ、５０ｎｍ成膜し、その上に、配線パターン形状のレジストマスク３０ｒを形成する。その後、既知のプラズマエッチング法により、レジストマスク３０ｒをマスクにＳｉＯＮ膜３０ｃのエッチングを行い、レジストマスク３０ｒを除去した後、ガスをＯ２を主体としたガスに切り替えてＳｉＯＮ膜３０ｃをマスクにα−Ｃ膜３０ｂをエッチングする。更にガスをフレオン等に切り替えてα−Ｃ膜３０ｂをマスクにシリコン窒化膜３０ａをエッチングする。α−Ｃ膜３０ｂを除去した後、図２４及び図２５に示すように、シリコン窒化膜３０ａをマスクとして、Ｃｌ２を主体としたガスでＷ／ＷＮ膜２８をプラズマエッチングする。このとき溝２７はテーパー形状になっているため、溝２７に埋め込まれたＷ／ＷＮ膜２８も容易にエッチングすることが可能である。これにより溝２７内で繋がっていた導電性材料２８が分離されてビットコンタクト２８ｃが形成されるとともに、配線パターン（ビット線）２８ｗが同時に形成される。このようにしてビット線２８ｗとビットコンタクトプラグ２８ｃとを形成することから、これらは一体化して形成される。
【００４１】
その後は、マスク層としてのシリコン窒化膜３０ａを除去することにより、図１６及び図１７に示す構造を得ることができる。
【００４２】
このように、第２の実施形態によれば、上記第１の実施形態と同様の効果が得られるとともに、溝２７の深さが浅く（第２の層間絶縁膜２６の厚さが薄く）、さらにテーパー形状を有していることにより、導電性材料２８のパターニングにおいて、溝２７内のエッチングが容易となることから、溝２７内にエッチング残りが生じることを防止することが可能となる。
【００４３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４４】
例えば、上記第１の実施形態では、導電性材料１８を加工するためのマスク層としてシリコン窒化膜２０を用いる例を示し、第２の実施形態では、導電性材料２８を加工するためのマスク層３０として、シリコン窒化膜３０ａ、α−Ｃ膜３０ｂ、及びシリコン酸窒化膜３０ｃの積層膜を用いる例を示したが、第１の実施形態においても、第２の実施形態で用いたような積層膜をマスク層として用いることや、その他の膜を用いることも可能である。マスク層の材質は、パターニングの条件等に応じて、適宜選択することが好ましい。
【００４５】
また、上記第２の実施形態では、導電性材料２８としてのＷ／ＷＮ膜をＰＶＤ法を用いて成膜する例を示したが、これに限らず、ＣＶＤ法等、他の成膜方法を用いることももちろん可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の好ましい第１の実施形態による半導体装置１００の構造を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＡ−Ａ線に沿った略断面図である。
【図２】本発明の好ましい第１の実施形態による半導体装置１００の構造を示す図であり、（ａ）は図１（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｂ）は図１（ａ）に示すＣ−Ｃ線に沿った略断面図である。
【図３】半導体装置１００の一製造工程（第１のコンタクトプラグ１５の形成）を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＡ−Ａ線に沿った略断面図である。である。
【図４】半導体装置１００の一製造工程（第１のコンタクトプラグ１５の形成）を示す図であり、（ａ）は図３（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｂ）は図３（ａ）に示すＣ−Ｃ線に沿った略断面図である。
【図５】半導体装置１００の一製造工程（レジストマスク１９の形成）を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＡ−Ａ線に沿った略断面図である。である。
【図６】半導体装置１００の一製造工程（レジストマスク１９の形成）を示す図であり、（ａ）は図５（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｂ）は図５（ａ）に示すＣ−Ｃ線に沿った略断面図である。
【図７】半導体装置１００の一製造工程（溝１７の形成）を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＡ−Ａ線に沿った略断面図である。である。
【図８】半導体装置１００の一製造工程（溝１７の形成）を示す図であり、（ａ）は図７（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｂ）は図７（ａ）に示すＣ−Ｃ線に沿った略断面図である。
【図９】半導体装置１００の一製造工程（導電性材料１８の形成）を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＡ−Ａ線に沿った略断面図である。である。
【図１０】半導体装置１００の一製造工程（導電性材料１８の形成）を示す図であり、（ａ）は図９（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｂ）は図９（ａ）に示すＣ−Ｃ線に沿った略断面図である。
【図１１】半導体装置１００の一製造工程（マスク層２０の形成）を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＡ−Ａ線に沿った略断面図である。である。
【図１２】半導体装置１００の一製造工程（マスク層２０の形成）を示す図であり、（ａ）は図１１（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｂ）は図１１（ａ）に示すＣ−Ｃ線に沿った略断面図である。
【図１３】半導体装置１００の一製造工程（配線パターン１８ｗと第２のコンタクトプラグ１８ｃの形成）を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＡ−Ａ線に沿った略断面図である。である。
【図１４】半導体装置１００の一製造工程（配線パターン１８ｗと第２のコンタクトプラグ１８ｃの形成）を示す図であり、（ａ）は図１３（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｂ）は図１３（ａ）に示すＣ−Ｃ線に沿った略断面図である。
【図１５】第１の実施形態における問題を説明するための略断面図である。
【図１６】本発明の好ましい第２の実施形態による半導体装置２００の構造を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＤ−Ｄ線に沿った略断面図である。
【図１７】本発明の好ましい第１の実施形態による半導体装置２００の構造を示す図であり、（ａ）は図１６（ａ）に示すＥ−Ｅ線に沿った略断面図、（ｂ）は図１６（ａ）に示すＦ−Ｆ線に沿った略断面図である。
【図１８】半導体装置２００の一製造工程（レジストマスク２９の形成）を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＤ−Ｄ線に沿った略断面図である。である。
【図１９】半導体装置２００の一製造工程（レジストマスク２９の形成）を示す図であり、（ａ）は図１８（ａ）に示すＥ−Ｅ線に沿った略断面図、（ｂ）は図１８（ａ）に示すＦ−Ｆ線に沿った略断面図である。
【図２０】半導体装置２００の一製造工程（溝２７の形成）を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＤ−Ｄ線に沿った略断面図である。である。
【図２１】半導体装置２００の一製造工程（溝２７の形成）を示す図であり、（ａ）は図２０（ａ）に示すＥ−Ｅ線に沿った略断面図、（ｂ）は図２０（ａ）に示すＦ−Ｆ線に沿った略断面図である。
【図２２】半導体装置２００の一製造工程（導電性材料２８の形成）を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＤ−Ｄ線に沿った略断面図である。である。
【図２３】半導体装置２００の一製造工程（導電性材料２８及びマスク層３０の形成）を示す図であり、（ａ）は図２２（ａ）に示すＥ−Ｅ線に沿った略断面図、（ｂ）は図２３（ａ）に示すＦ−Ｆ線に沿った略断面図である。
【図２４】半導体装置２００の一製造工程（配線パターン２８ｗと第２のコンタクトプラグ２８ｃの形成）を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＤ−Ｄ線に沿った略断面図である。である。
【図２５】半導体装置２００の一製造工程（配線パターン２８ｗと第２のコンタクトプラグ２８ｃの形成）を示す図であり、（ａ）は図２４（ａ）に示すＥ−Ｅ線に沿った略断面図、（ｂ）は図２４（ａ）に示すＦ−Ｆ線に沿った略断面図である。
【図２６】背景技術によるＤＲＡＭにおけるソース領域及びドレイン領域の一方とビット線との一般的な接続方法を説明するための一製造工程（コンタクトホール３７の形成）を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＸ−Ｘ線に沿った略断面図である。
【図２７】背景技術によるＤＲＡＭにおけるソース領域及びドレイン領域の一方とビット線との一般的な接続方法を説明するための一製造工程（コンタクトホール３７の形成）を示す図であり、（ａ）は図２６（ａ）に示すＹ−Ｙ線に沿った略断面図、（ｂ）は図２６（ａ）に示すＺ−Ｚ線に沿った略断面図である。
【図２８】背景技術によるＤＲＡＭにおけるソース領域及びドレイン領域の一方とビット線との一般的な接続方法を説明するための一製造工程（ビットコンタクトプラグ３８の形成）を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＸ−Ｘ線に沿った略断面図である。
【図２９】背景技術によるＤＲＡＭにおけるソース領域及びドレイン領域の一方とビット線との一般的な接続方法を説明するための一製造工程（ビットコンタクトプラグ３８の形成）を示す図であり、（ａ）は図２６（ａ）に示すＹ−Ｙ線に沿った略断面図、（ｂ）は図２６（ａ）に示すＺ−Ｚ線に沿った略断面図である。
【図３０】背景技術によるＤＲＡＭにおけるソース領域及びドレイン領域の一方とビット線との一般的な接続方法を説明するための一製造工程（ビット線３９の形成）を示す図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＸ−Ｘ線に沿った略断面図である。
【図３１】背景技術によるＤＲＡＭにおけるソース領域及びドレイン領域の一方とビット線との一般的な接続方法を説明するための一製造工程（ビット線３９の形成）を示す図であり、（ａ）は図２６（ａ）に示すＹ−Ｙ線に沿った略断面図、（ｂ）は図２６（ａ）に示すＺ−Ｚ線に沿った略断面図である。
【符号の説明】
【００４７】
１００，２００      半導体装置
１０      半導体基板
１１      ゲート電極
１２      ソース／ドレイン領域
１３      キャップ絶縁膜
１４      第１の層間絶縁膜
１５      第１のコンタクトプラグ（セルコンタクトプラグ）
１６，２６      第２の層間絶縁膜
１７，２７      溝
１８，２８      導電性材料
１８ｃ，２８ｃ      コンタクトプラグ（ビットコンタクトプラグ）
１８ｗ，２８ｗ      配線パターン（ビット線）
１９，２９，３０ｒ      レジストマスク
１９ｏｐ，２９ｏｐ      レジストマスクの開口
２０，３０      マスク層
３０ａ      シリコン窒化膜
３０ｂ      α−Ｃ膜３０ｂ
３０ｃ      シリコン酸窒化膜
３００      半導体基板
３１      ゲート電極
３１      各ゲート電極
３２      ソース／ドレイン領域
３４      キャップ絶縁膜
３４      第１の層間絶縁膜
３５      セルコンタクトプラグ
３６      第２の層間絶縁膜
３７      コンタクトホール
３８      ビットコンタクトプラグ
３９      ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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