(57)【要約】【課題】ＬＳＩの設計において、電源ノイズによる電源電圧変動を考慮した論理セルの配置を実現する。また、論理セルのタイミング保証のためのマージンを小さくしてチップサイズの縮小を図る。【解決手段】互いに交差してグリッドを形成した複数の電源線と、電源線から電源供給を受ける複数の論理セルとを有するＬＳＩの設計方法において、電源線上の複数の点における電圧波形を取得し、電圧波形から最小電圧を求め、電源線の複数の点の中の２点間の距離に対する前記最小電圧の空間相関を表す相関係数を求め、その相関係数に基づいて複数の論理セルの配置を決定する。【選択図】図１０
2010039631.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差してグリッドを形成した複数の電源線と、前記電源線から電源供給を受ける複数の論理セルとを有するＬＳＩの設計方法において、
前記電源線上の複数の点における電圧波形を取得し、
前記電圧波形から最小電圧を求め、
前記電源線の複数の点の中の２点間の距離に対する前記最小電圧の空間相関を表す第１の相関係数を求め、
前記第１の相関係数に基づいて、前記複数の論理セルの配置を決定することを特徴とするＬＳＩの設計方法。
【請求項２】
前記複数の電源線は互いに交差してグリッドを形成したグルーバル電源線と、前記グルーバル電源線の間に配設され、前記グルーバル電源線と接続された複数のローカル電源線とを含み、前記論理セルは前記ローカル電源線に接続されていることを特徴とする請求項１に記載のＬＳＩの設計方法。
【請求項３】
前記電源線の電圧波形が最小電圧を与える時刻を含む時間領域において、各時刻における前記電源線の電圧を求め、前記電源線の複数の点の中の２点間の距離に対する電圧の空間相関を表す第２の相関係数を求め、前記第２の相関係数の時間変化に基づいて、前記複数の論理セルの配置を決定することを特徴とする請求項１または２に記載のＬＳＩの設計方法。
【請求項４】
隣接した２つの論理セルの間隔は、前記第１の相関係数が０．８以上であり、かつ前記第２の相関係数が０．７以上となる距離より短く設定されることを特徴とする請求項３に記載のＬＳＩの設計方法。
【請求項５】
レジスタ構成を成すデータパス及びクロックパスの論理セルが前記距離の中に配置されていることを特徴とする請求項４に記載のＬＳＩの設計方法。
【請求項６】
前記第１の相関係数及び前記第２の相関係数が所定値以上となる前記論理セルの配置の下で、前記電源線の電圧のばらつきに基づいて、前記論理セルのタイミング解析を行うことを特徴とする請求項３または４に記載のＬＳＩの設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩの設計方法に関し、特に電源ノイズによる電源電圧変動を考慮した、新規な論理セルの配置方法に関する。
【背景技術】
【０００２】
SoC(System on Chip)設計では、高速化による消費電力の増大と、低電圧化による動作マージンの減少により、電源ノイズが重大な問題になってきている。電源ノイズは、セットアップ/ホールド時間のタイミング制約違反やクロックジッタの増大を引き起こす要因となるため、回路動作の保証の観点で、より正確な解析、対策が必須となっている。
【０００３】
電源ノイズを低減する手法として、プロセス変動やパッケージを考慮した電源グリッドの解析や最適化（非特許文献１、２）、面積と配線長とタイミングへの影響を考慮した効果的なデカップリング容量の配置（非特許文献３、４）、電源ノイズの回路遅延へのインパクト（非特許文献５、６）が報告されている。また、電源ノイズによるクロックジッタを高速に見積もる技術の提案（非特許文献７）や、インバータチェーンを用いたジッタの解析（非特許文献８）が報告されている。
【０００４】
従来の電源ノイズを考慮した設計では、ゲートレベルの静的電源解析結果を与えて回路遅延を算出し、静的タイミング解析（Static Timing Analysis：STA）を行っている（非特許文献６）。一般にSTAは、大きく2つの方法が使われている。1つは、電源電圧の降下分を全ての論理セルに一律に与えてSTAを行う方法である。2つ目は、電源電圧の降下を1度解析して各論理セルの降下を求め、STAを行う方法である。さらに、電源電圧の降下の値だけではなく論理セル間の電圧差を、電源のばらつき係数として与える場合もある。このばらつき係数は、例えば最大降下もしくは最大降下の半分が電圧差になると仮定する。しかし、ばらつきを保証するための過剰なマージンはチップサイズの増大につながるため、適切な設定が必要である。
【０００５】
また、昨今ＬＳＩは、システムモードの他に、テストモードなど、多くのモードを搭載している。モードが違った場合、チップ内の回路動作の状態が異なるため電圧変動が同じ傾向になるとは限らない。テストモードにおける電源電圧降下についても研究されており（非特許文献９）、複数の回路動作に対する設計での保証が必須である。過剰なマージンを回避するには全ての状態で電圧変動を考慮した設計が必要であるが、現実的には難しい。
【０００６】
電源ノイズを考慮する場合、静的な電圧降下だけではなく、空間的、時間的に変化する動的な電圧変動を扱うことが重要である。このため、電源ノイズが遅延に与える影響を統計的に扱う方法[10]や、電源電圧変動と製造ばらつきを統一的に扱った統計的静的タイミング解析[11]が提案されている。
【０００７】
しかし、ローカル電源線のノイズや論理セル間の距離と電圧差の空間相関を詳細に調査した先行技術文献はほとんど無く、チップ内における電源電圧の動的な変動は明確になっていない。また、タイミング収束や混雑度を考慮した配置手法は提案されている（非特許文献４、１２）が、チップ内の電源電圧変動を考慮した配置制約や電源のばらつき係数を決定する方法は提案されていない。
【非特許文献１】P. Ghanta, S. Vrudhula, R. Panda, and J. M. Wang, “Stochastic power grid  analysis considering process variations,” in Proc. DATE, pp. 964-969, 2005.
【非特許文献２】R. Bhooshan and B. P. Rao, “Optimum IR drop models for estimation of metal  resource requirements for power distribution network,” in Proc. VLSISOC, pp. 292-295, 2007.
【非特許文献３】E.Wong, J.Minz, and S.K.Lim, “Decoupling capacitor planning and sizing for  noise and leakage reduction,” in Proc. ICCAD, pp. 395-400, 2006.
【非特許文献４】C. Y. Yeh and M. Marek-Sadowska, “Timing-aware power-noise reduction in  placement,” IEEE Trans. CAD, vol. 26, no. 3, pp. 527-541, 2007.
【非特許文献５】M. Alioto and G. Palumbo, “Impact of supply voltage variations on full  adder delay: analysis and comparison,” IEEE Trans. VLSI, vol. 14, no. 12, pp. 1322-1335,  2006.
【非特許文献６】M. Graziano, C. Forzan, and D. Pandini, “Including power supply variations  into static timing analysis: methodology and flow,” in Proc. SOCC, pp. 229-232, 2005.
【非特許文献７】K. Hachiya, T. Ohshima, H. Nakashima, M. Soda, and S. Goto, “Fast methods  to estimate clock jitter due to power supply noise,” IEICE Trans. Fundamentals, vol. E90-A,  no. 4, pp. 741-747, 2007.
【非特許文献８】A. Strak and H. Tenhunen, “Analysis of timing jitter in inverters induced  by power-supply noise,” Design and Test of Integrated Systems in Nanoscale Technology, pp.  53-56, 2006.
【非特許文献９】C. Liu, Y. Wu, and Y. Huang, “Effect of IR-drop on path delay testing using  statistical analysis,” in Proc. Asian Test Symposium, pp. 245-250, 2007.
【非特許文献１０】S. Pant, D. Blaauw, V. Xolotov, S. Sundareswaran, and R. Panda,  “A  Stochastic Approach To Power Grid Analysis,” in Proc. DAC, pp. 171-176, 2004.
【非特許文献１１】T. Enami, S. Ninomiya, and M. Hashimoto, “Statistical timing analysis  considering spatially correlated dynamic power supply noise,” in Proc. The 20th Workshop on  Circuits and Systems in Karuizawa, pp. 667-672, 2007.
【非特許文献１２】U. Brenner and A. Rohe, “An effective congestion-driven placement  framework,” IEEE Trans. CAD, vol. 22, no. 4, pp. 387-394, 2003.
【非特許文献１３】RedHawk Users’ Manual, Apache Design Solutions, Inc., 2008.
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述のように、高速化による消費電力の増大と、低電圧化による動作マージンの減少により、電源ノイズが深刻な問題になっている。電源ノイズによる遅延時間の変動はセットアップ／ホールド時間の違反や、クロックジッタを発生させるため、システムＬＳＩの動作保証のためには対策が必要である。
【０００９】
従来技術として、タイミング収束、配線収束のための配置手法はあるが、電源ノイズによる電源電圧変動を考慮した配置手法はほとんど無い。また、タイミング保証のために、静的タイミング解析でバラツキを考慮しているが、多くのマージンを含んでいる可能性があり、チップサイズが増大するといった課題がある。
【００１０】
そこで、本発明の目的は、電源ノイズによる電源電圧変動を考慮した論理セルの配置方法を提供することである。また、本発明の他の目的は、論理セルのタイミング保証のためのマージンを小さくしてチップサイズの縮小を図ることである。
【課題を解決するための手段】
【００１１】
本発明のＬＳＩの設計方法は、互いに交差してグリッドを形成した複数の電源線と、前記電源線から電源供給を受ける複数の論理セルとを有するＬＳＩの設計方法において、前記電源線上の複数の点における電圧波形を取得し、前記電圧波形から最小電圧を求め、前記電源線の複数の点の中の２点間の距離に対する前記最小電圧の空間相関を表す第１の相関係数を求め、前記第１の相関係数に基づいて、前記複数の論理セルの配置を決定することを特徴とする。
【発明の効果】
【００１２】
本発明のＬＳＩの設計方法によれば、電源ノイズによる電源電圧変動を考慮した論理セルの配置を実現することができる。また、距離に対する電源電圧変動の空間相関に基づいて、論理セル間の距離に制約を設けることで、タイミング保証のための過剰なマージンを排除でき、チップサイズの縮小が可能になる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について説明する。
【００１４】
［チップ内電源電圧変動分布］
まず、ＬＳＩチップ内の動的な電源電圧降下について示す。実際に製品化された微細SoC物理レイアウトに対して、商用の動的電源ノイズ解析ツール（非特許文献１３）を用いて評価した。
【００１５】
ａ）電源グリッドの構成
ＬＳＩチップ内のグローバル電源配線構造は、図１に示すグリッド方式を用いた。本実施形態の解析に用いたＬＳＩチップの電源グリッドの条件は表１の通りである。図１のように、複数のグローバル電源線１０がX方向とY方向に延びて互いに交差することによりグリッドを形成している。また、複数のグローバル電源線１０の間に、複数のローカル電源線２０が複数のグローバル電源線１０に平行に配設されている。ここで、グローバル電源線１０とローカル電源線２０とはＶＤＤ線（電源線）とＶＳＳ線（グランド線）とがペアを形成している。そして、４本のグローバル電源線１０によって囲まれた各グリッド領域に論理セル（不図示）が行列に配置され、各論理セルはローカル電源線２０に接続されて電源電圧ＶＤＤとグランド電圧ＶＳＳの供給を受ける。
【表１】
2010039631.tif 000003
【００１６】
ｂ）回路の動作条件で変動する電圧分布
回路の動作条件が異なる３条件から求めた電圧降下のチップ内分布を図２に示す。図２から、回路の動作状態によって、電圧降下の分布が変動することがわかる。
【００１７】
ｃ）電圧降下が最大になるタイミング
ある時間範囲内で、チップ内の各位置の電源線の電圧降下が最大となる、つまり電源線の電圧が最小となるタイミングがどのような条件になっているかを簡単に解析する。図３に示すように、最大降下箇所を原点にX,Y方向に1mm離れたポイント１、２、３の時間軸に対する電圧の変化を求める。図４はポイント１、２、３における20nsの時間範囲で求めた電圧波形である。最大降下の電圧の値は３点とも異なるが、電圧降下が最大となる時刻にはほとんど差が生じていないことがわかる。
【００１８】
ここでは電圧分布を概念的に理解するために、チップ全面での解析結果を示した。以下で、より詳細な解析を行い、チップ内の電源電圧変動について明確にする。
【００１９】
［ローカル電源線の電源電圧変動］
ここではローカル電源線における電圧変動のインパクトを明確にする。
【００２０】
ａ）同一ローカル電源線上の電圧差
表１で示したグローバル電源グリッド間隔（ピッチ）の範囲内において、同一ローカル電源線上の最大降下の電圧差を解析する。図５は同一ローカル電源線上の最大降下の一例を示したものである。（ａ）は、電源電圧降下が最大となる論理セルが配置されているチップ全面の横一列の電圧値を示し、（ｂ）は、電圧降下が最大となる論理セルを座標0にし、そのX方向±40μmの電圧値を示している。この結果から、同一ローカル電源線上ではその差がほとんど現れていないことがわかる。ローカル電源線における電圧差を支配する要因には以下がある。
・グリッド間内のローカル電源線の抵抗は大きくても数Ωである。
・使用するセルの駆動能力は一般には最大で×16程度である。
・負荷容量はセル列に配置するセルがファンアウト=1で直列接続のパス構成を成す時に最小となる。
・逆に、ファンアウトが多い場合や、セル列に直列パスは成さずセル列に配置されるセルの出力セルが遠方にある場合に負荷容量が大きくなる。
【００２１】
これらの要因から、同一ローカル電源線の電圧差は小さい。ここでは一例を示したが、表１のグリッド条件としてグリッド間隔を２倍にして実験した結果、その傾向は変わらないことも確認してある。
ｂ）異なるローカル電源線間の電圧変動
グローバル電源グリッド間隔の範囲内で、同一ローカル電源線上の電圧差はほとんど生じないことを述べたが、セル列の異なるローカル電源線間で電圧差が生じることが懸念される。そこで、グローバル電源グリッド領域内にある全ての論理セルの電圧分布を解析する。
【００２２】
図６は（ａ）最大降下領域の電源電圧の分布と（ｂ）最大降下時間の分布を示している。この領域では、Vdd=1.1Vに対して、最大電圧差1.5mV、標準偏差は0.4mVであった。例えば、駆動能力×1のインバータでファンアウトが2の場合に、平均49.1psの遅延に対して、増加する遅延は0.1psである。すなわち、グローバル電源グリッド間隔の範囲内では差が生じない。これも前述した理由にほぼ近く、セル列が異なっても、各々のセル列の両端はグローバル電源線からビア接続されており、1グリッド程度に収まるスイッチング電流は非常に小さいからである。また、最大降下領域の各セルが最大降下になる時間分布から、ほとんど同じタイミングで最大降下となることがわかる。
【００２３】
ここまで、チップ内で最大電圧降下となるグリッド領域のローカル電源の電圧降下について示した。次に、チップ全面の傾向を示す。図７（ａ）で示すように、最大降下点を含め25のグリッド領域で評価した。図７（ｂ）はグリッド領域の最大電圧差の分布である。図から明確なように、チップのあらゆるグリッド領域において、ローカル電源線の電源電圧にはほとんど差がないことがわかる。このことから、グリッド内の電圧値はほぼ等しく、解析時にはグリッド内のある点を代表として問題ないと言える。
【００２４】
［チップ全体の電圧分布の解析］
以上のように全ての論理セルの電圧分布を簡単に示したが、ここではより詳細に解析する。また、グローバル電源グリッド内のローカル電源線の電位差はあまり生じないことから、以下ではグローバル電源のグリッド・ベースで解析を行う。
【００２５】
ａ）チップ全体の電圧分布特性
ここでは、チップ全体で見たときに、電圧がどのように変化しているかを明確にする。図８はチップ全体で最大電圧降下となる箇所から、X方向とY方向の各グリッドの電圧をプロットしたものである。図からわかることは、なだらかに電圧が変化していることが観測できる。
【００２６】
ｂ）空間相関
チップ全体に対して、電源電圧変動とＬＳＩチップ上の距離との関係を明確にする。２点間の距離と電源電圧の電圧差をプロットしたものが図９である。ここで、複数の点がグローバル電源の各グリッドに対応してローカル電源線上にあり、各点はX方向,Y方向それぞれ100μm離れている。これらの複数の点から選んだ各距離での２点における電源電圧波形から最大降下の電圧値をそれぞれ求めた。２点間の距離が離れるに従い、対応する電源電圧の電圧差は大きくなるが、電圧差が最大となる2000μmでもチップ全体の最大降下の電圧値の半分以下の電圧差に収まっているのがわかる。
【００２７】
次に、各２点間の距離と電圧差の関係から相関係数（本発明の「第１の相関係数」の一例）を求めたものが図１０である。つまり、２点間の距離と電圧差との相関係数は、その距離によって変化する。X方向とY方向で距離に対する相関が異なり、X方向の方が強い相関を有していることがわかる。これは、消費電力の分布の違いというより、むしろ縦方向のグローバル電源グリッドに比べ、横方向はグローバル電源に加えてローカル電源線が並列に数多くあるため、電源配線の抵抗が低いためであると考えられる。しかし、２点間の距離が1mm以内の場合はX方向、Y方向に関係なく、非常に強い相関を示している。特に、２点間の距離が500μ以内の場合は、相関係数は0.8以上の相関を示している。
【００２８】
さらに、これまで時間軸を無視して最大電圧降下のみを扱ってきたが、各距離の相関係数が時間とともにどのように変化するかを明確にする。図４に示すように解析対象の時間領域は、電源電圧波形が最大降下になる時刻を含む領域とする。そして、各時刻における電圧を求め、２点間の距離に対する電圧差の相関係数を求める。システム動作時の100μmから600μmまでの距離に対する相関係数（本発明の「第２の相関係数」の一例）の時間変化を図１１に示す。図４の電源電圧波形が変化する様子に近い状態で、距離に対する電圧差の相関も時間とともに変化しているのがわかる。２点間の距離が500μm以内の場合には、相関係数は0.7以上を維持しており、あらゆる時間を通して非常に強い相関を示している。後述するように、これらの相関係数に基づいて論理セルの配置が決定される。
【００２９】
一方、スキャンチェーンのシフト動作時の距離に対する相関係数の時間変化を図１２に示す。図１１と同様に、電源ノイズにより相関は変化しているが、距離が500μm以内の場合には、強い相関を維持している。スキャンチェーンのシフト動作の方が電源降下の値は大きいことから、距離に対する相関は電源降下の値に依存していないことが明確になった。
【００３０】
［電圧変動に対する設計指針］
前述の解析結果から、チップ内電圧変動は距離に依存するため、実際の配置次第ではチップ内の最大電位差を考慮する必要がないことがわかる。ここでは、いままで説明した解析結果を用いて、設計指針を提示する。
【００３１】
ａ）論理セルの距離的な配置制約
デジタル設計におけるタイミング解析で、最も重要なのはセットアップ時間とホール時間の違反を皆無にすることである。しかし、大幅なマージンはチップサイズの増大につながるため適切なマージン設定が必要である。
【００３２】
図９で示した最大降下の電圧差と距離との関係から、距離が2000μmまでは最大電圧降下の半分以下に収まっており、また、500μm以下では時間に関係なく電圧差の相関が非常に強いことがわかった。従って、論理セル間の間隔を、相関係数を考慮して決定した距離より短くすることで、論理セル間の電源電圧変動を高い精度で見積もり、少ないマージンで高品質のタイミング設計をすることができる。例えば、論理セルがフリップフロップや、レジスタである場合、データパスとクロックパスをその距離の範囲内に入れることである。
【００３３】
図１３に、本解析に用いたチップの物理レイアウトの信号配線長について示す。約半分のネットは配線長が20μm以下であり、80%が100μm以下、90 %が200μm以下である。また、本チップ以外でも、通常はほとんどこの領域に収まっていることを我々は多くの実際の物理設計で経験している。設計指針としては、配置関係に設けた基準を違反する物理レイアウトを作成しないようにするか、もしくは違反する配置の関係があった場合は修正することが重要である。
【００３４】
ｂ）適切な電源ばらつき設定
一般に電源電圧変動に対する設計フロー/タイミング解析での扱いは、保証電圧の上限/下限でBest/Worstコーナーを定義し、チップ内ばらつき（On Chip Variation：OCV）は、静的タイミング解析等で許容した電圧降下（平均電流から最大電圧降下を見積る）に対する遅延変動を求めて、OCVモードのSTAを行うことである。前述したように論理セルの距離的な配置制約を設けることでそれに見合ったOCVマージンを設定すれば、電圧に関するタイミングは満たされ、最小のチップを作成することに役立つ。
【００３５】
1mm以内に配置制約を設定した場合、従来の最大電圧降下の値から見積もったOCVではなく、図９に示すように、最大電圧降下の40%程度を設定すればよい。距離に対する相関を考慮して配置制約を500μmにした場合では、最大電圧降下の25%で良い。これは図１３の設計結果から見ても、現実的な制約である。
【００３６】
以上説明したように、チップ内の電源ノイズに着目し、1)グローバル電源グリッド領域内のローカル電源間での差異は非常に少ないこと、2)各グリッドの電圧は全体的になだらかに変化すること、3)ある一定の時間範囲内ではチップ内のどの場所で見ても最大降下となるタイミングは非常に近いこと、4)近接配置の論理セル間は電圧差の相関が非常に高いこと、5)異なる回路動作状態において時間変化を考慮しても近接配置により相関を維持できることを明示した。さらに、チップ全体の電圧変動分布に対して、空間相関を用いて評価し、効率的な設計のための配置制約と静的タイミング解析での最適な電圧ばらつき設定手法を提示した。
【図面の簡単な説明】
【００３７】
【図１】ＬＳＩチップ内のグローバル電源配線構造を示す平面図である。
【図２】回路の動作条件が異なる３条件から求めた電圧降下のチップ内分布を示す図である。
【図３】最大降下箇所を原点にX,Y方向に1mm離れた３ポイントを示す図である。
【図４】最大降下箇所を原点にX,Y方向に1mm離れたポイント１、２、３における電圧波形を示す図である。
【図５】同一ローカル電源線上の電圧変化を示す図である。
【図６】グリッド領域内の電源電圧と最大降下時間の分布を示す図である。
【図７】グリッド領域とグリッド領域の最大電圧差の分布を示す図である。
【図８】チップ全体で最大電圧降下となる箇所からの距離と電圧の関係を示す図である。
【図９】２点間の距離と電源電圧の電圧差を示す図である。
【図１０】各２点間の距離に対する電圧差の相関係数を示す図である。
【図１１】相関係数の時間変化を示す図である。
【図１２】スキャンチェーンのシフト動作時の距離に対する相関係数の時間変化を示す図である。
【図１３】電源配線長の割合を示す図である。
【符号の説明】
【００３８】
１０  グローバル電源線    ２０  ローカル電源線
【図１】
2010039631.tif 000004
【図２】
2010039631.tif 000005
【図３】
2010039631.tif 000006
【図４】
2010039631.tif 000007
【図５】
2010039631.tif 000008
【図６】
2010039631.tif 000009
【図７】
2010039631.tif 000010
【図８】
2010039631.tif 000011
【図９】
2010039631.tif 000012
【図１０】
2010039631.tif 000013
【図１１】
2010039631.tif 000014
【図１２】
2010039631.tif 000015
【図１３】
2010039631.tif 000016