(57)【要約】【課題】高い誘電率を示すキャパシタ用絶縁膜は、キャパシタに用いられた際にリーク電流が増大する。【解決手段】２つの電極の間に挟まれて用いられるキャパシタ用絶縁膜を、チタン酸ストロンチウム又はチタン酸バリウムストロンチウムのチタンサイトの一部がハフニウム元素で置換された結晶から形成する。【選択図】なし【特許請求の範囲】
【請求項１】
２つの電極の間に挟まれて用いられるキャパシタ用絶縁膜であって、
チタン酸ストロンチウム又はチタン酸バリウムストロンチウムのチタンサイトの一部がハフニウム元素で置換された結晶から形成されたキャパシタ用絶縁膜。
【請求項２】
チタン元素とハフニウム元素の合計に対するハフニウム元素の比率［Ｈｆ／（Ｈｆ＋Ｔｉ）］が０．１以上である、請求項１に記載のキャパシタ用絶縁膜。
【請求項３】
チタン元素とハフニウム元素の合計に対するハフニウム元素の比率［Ｈｆ／（Ｈｆ＋Ｔｉ）］が０．３以上である、請求項１に記載のキャパシタ用絶縁膜。
【請求項４】
チタン元素とハフニウム元素の合計に対するハフニウム元素の比率［Ｈｆ／（Ｈｆ＋Ｔｉ）］が０．３以上０．８以下である、請求項１に記載のキャパシタ用絶縁膜。
【請求項５】
第１の電極と、
前記第１の電極上の絶縁膜と、
前記絶縁膜を介して前記第１の電極に対向する第２の電極を有し、
前記絶縁膜は、チタン酸ストロンチウム又はチタン酸バリウムストロンチウムのチタンサイトの一部がハフニウム元素で置換された結晶から形成されている、キャパシタ。
【請求項６】
前記絶縁膜を形成する結晶は、チタン元素とハフニウム元素の合計に対するハフニウム元素の比率［Ｈｆ／（Ｈｆ＋Ｔｉ）］が０．１以上である、請求項５に記載のキャパシタ。
【請求項７】
前記絶縁膜を形成する結晶は、チタン元素とハフニウム元素の合計に対するハフニウム元素の比率［Ｈｆ／（Ｈｆ＋Ｔｉ）］が０．３以上である、請求項５に記載のキャパシタ。
【請求項８】
前記絶縁膜を形成する結晶は、チタン元素とハフニウム元素の合計に対するハフニウム元素の比率［Ｈｆ／（Ｈｆ＋Ｔｉ）］が０．３以上０．８以下である、請求項５に記載のキャパシタ。
【請求項９】
請求項５から８のいずれか一項に記載のキャパシタを備えた半導体装置。
【請求項１０】
ＭＯＳ型トランジスタとキャパシタを備えた半導体装置であって、
前記キャパシタは、
第１の電極と、
前記第１の電極のいずれかの面に接触する絶縁膜と、
前記絶縁膜を介して前記第１の電極に対向する第２の電極を有し、
前記絶縁膜は、チタン酸ストロンチウム又はチタン酸バリウムストロンチウムのチタンサイトの一部がハフニウム元素で置換された結晶から形成されており、
前記ＭＯＳ型トランジスタのソースまたはドレイン電極の一方と前記キャパシタの第１の電極とが電気的に接続していることを特徴とする半導体装置。
【請求項１１】
前記絶縁膜を形成する結晶は、チタン元素とハフニウム元素の合計に対するハフニウム元素の比率［Ｈｆ／（Ｈｆ＋Ｔｉ）］が０．３以上０．８以下である、請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ用絶縁膜、キャパシタ及び半導体装置に関する。
【背景技術】
【０００２】
極めて高い誘電率を示すキャパシタ用絶縁体材料として、チタン酸ストロンチウム（ＳｒＴｉＯ3；以下「ＳＴＯ」と記載）がよく知られている。例えば、特開２００６−２４５６１２号公報（特許文献１）には、ＳＴＯ膜をキャパシタ用絶縁膜として用いたキャパシタ素子の製造方法が記載されている。
【０００３】
しかし、ＳＴＯはバンドギャップが約３ｅＶ程度しかないとされており、半導体に近い絶縁体である。そのため、ＳＴＯ膜を用いたキャパシタ素子は、電圧をかけるとリーク電流が急激に増大してしまう問題があった。
【０００４】
ＤＲＡＭなどの半導体記憶装置に用いられるキャパシタ素子には、約１ＭＶ／ｃｍの電場をかけたときに流れるリーク電流密度が１Ｅ−８Ａ／ｃｍ2以下であることが要求される。特に消費電力の低減が求められる昨今の半導体装置に用いるためには、このリーク電流を低減することが重要である。
【０００５】
近年、ＤＲＡＭ等の半導体記憶装置の微細化および高集積化の進展に従い、メモリセルを構成しているキャパシタのサイズも縮小され、これに伴って十分な蓄積電荷量を確保することが困難となってきている。蓄積電荷量を確保するためには、高い誘電率をもつキャパシタ用絶縁膜を用いる必要がある。しかし、現在のＤＲＡＭ等の半導体記憶装置の設計ルールは５０ｎｍ以下となってきており、誘電率が高いキャパシタ用絶縁膜を用いても、所望のキャパシタ容量を得るためには、キャパシタ用絶縁膜の膜厚を１０ｎｍ以下に薄膜化して使用せざるを得ない状況にある。このような薄膜化を行う場合、キャパシタ電極間に１ＭＶ／ｃｍ程度の電場は必然的に与えられることになり、ＳＴＯ膜では大きなリーク電流が流れ、ひいては短時間で絶縁破壊してしまう問題がある。
【０００６】
ＳＴＯの特性に関して、豊田中央研究所Ｒ＆Ｄレビュー，Ｖｏｌ．３２，Ｎｏ．３（１９９７．９）ｐｐ．６１〜７０（非特許文献１）には、比誘電率は約２００と高いが、リーク電流密度が１Ｅ−８Ａ／ｃｍ2となる電場（１ｃｍ2の単位面積当たり１Ｅ−８Ａの電流が流れる時に印加している電場の強度）は０．１ＭＶ／ｃｍに満たないデータが記載されている。発明者の実験においても、ＳＴＯの比誘電率は１６０で、リーク耐圧は良いものでも０．４ＭＶ／ｃｍ（リーク電流１Ｅ−８Ａ／ｃｍ2の測定条件時）であった。
【０００７】
また、同文献はチタン（Ｔｉ）とストロンチウム（Ｓｒ）の組成比Ｔｉ／Ｓｒを高く（Ｔｉリッチに）すると比誘電率は１４０程度、リーク耐圧は０．８ＭＶ／ｃｍ（リーク電流１Ｅ−８Ａ／ｃｍ2の測定条件時）まで改善できるとしている。これについても発明者は実験を行い、この文献と同程度のデータが得られることを確認した。しかし、それでも１ＭＶ／ｃｍには届かない。
【０００８】
一方、ＳＴＯ以外の高誘電率材料として、ＳＴＯのＳｒサイトを一部バリウム元素（Ｂａ）で置換したチタン酸バリウムストロンチウム（（ＢａxＳｒ1-x）ＴｉＯ3；以下「ＢＳＴ」と記載）が知られている。Ｓｒサイトの一部をＢａに置換することで、より高い誘電率が得られるが、リーク電流特性はＳＴＯと同程度である。ＢＳＴに係る文献として、例えば、ＩＥＩＣＥ（Ｔｈｅ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｉｎｆｏｒｍａｔｉｏｎ ａｎｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｅｎｇｉｎｅｅｒｓ）Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ．Ｅ７７−Ｃ，Ｎｏ．３（１９９４）ｐｐ．３８５〜３９１（非特許文献２）には、比誘電率２００以上が得られることが記載されているが、リーク耐圧は０．５ＭＶ／ｃｍ（リーク電流１Ｅ−８Ａ／ｃｍ2の測定条件時）程度であり、ＳＴＯと大差ない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−２４５６１２号公報
【非特許文献】
【００１０】
【非特許文献１】豊田中央研究所Ｒ＆ＤレビューＶｏｌ．３２，Ｎｏ．３（１９９７．９）ｐｐ．６１〜７０
【非特許文献２】ＩＥＩＣＥ（Ｔｈｅ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｉｎｆｏｒｍａｔｉｏｎ ａｎｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｅｎｇｉｎｅｅｒｓ）Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ．Ｅ７７−Ｃ  Ｎｏ．３（１９９４）ｐｐ．３８５〜３９１
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述した通り、高い誘電率を示すキャパシタ用絶縁膜は、キャパシタ素子に用いられた際にリーク電流が増大してしまう問題があった。
【課題を解決するための手段】
【００１２】
本発明の一実施形態によれば、
２つの電極の間に挟まれて用いられるキャパシタ用絶縁膜であって、
チタン酸ストロンチウム又はチタン酸バリウムストロンチウムのチタンサイトの一部がハフニウム元素で置換された結晶から形成されたキャパシタ用絶縁膜が提供される。
【００１３】
本発明の他の実施形態によれば、
第１の電極と、
前記第１の電極上の絶縁膜と、
前記絶縁膜を介して前記第１の電極に対向する第２の電極を有し、
前記絶縁膜は、チタン酸ストロンチウム又はチタン酸バリウムストロンチウムのチタンサイトの一部がハフニウム元素で置換された結晶から形成されている、キャパシタが提供される。
【００１４】
本発明の他の実施形態によれば、上記のキャパシタを備えた半導体装置が提供される。
【００１５】
本発明の他の実施形態によれば、ＭＯＳ型トランジスタとキャパシタを備えた半導体装置であって、
前記キャパシタは、
第１の電極と、
前記第１の電極のいずれかの面に接触する絶縁膜と、
前記絶縁膜を介して前記第１の電極に対向する第２の電極を有し、
前記絶縁膜は、チタン酸ストロンチウム又はチタン酸バリウムストロンチウムのチタンサイトの一部がハフニウム元素で置換された結晶から形成されており、
前記ＭＯＳ型トランジスタのソースまたはドレイン電極の一方と前記キャパシタの第１の電極とが電気的に接続していることを特徴とする半導体装置が提供される。
【発明の効果】
【００１６】
本発明によれば、十分な誘電率とリーク電流の抑制の両立が可能なキャパシタ用絶縁膜を提供することができる。また、このキャパシタ用絶縁膜を用いることにより、十分な容量を持ちながら、リーク電流が抑えられたキャパシタ、及びこのキャパシタ素子を備えた半導体装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態であるＤＲＡＭのメモリセル領域の部分平面図。
【図２】図１のＡ−Ａ’線に沿った断面図。
【図３】評価用に作製したキャパシタの断面図。
【図４】キャパシタ用絶縁膜の比誘電率およびリーク耐圧のＨｆ含有比率に対する依存性を示す図。
【図５】キャパシタ用絶縁膜の比誘電率とリーク耐圧の関係を示す図。
【発明を実施するための形態】
【００１８】
本発明の一実施形態によるキャパシタ用絶縁膜は、チタン酸ストロンチウム（ＳｒＴｉＯ3、以下適宜「ＳＴＯ」という）のチタン（Ｔｉ）サイトの一部がハフニウム元素（Ｈｆ）に置換された単純ペロブスカイト型結晶構造を有する。
【００１９】
ＳＴＯ結晶のＴｉサイトの全てがＨｆに置換されたＳｒＨｆＯ3結晶は、ＳＴＯ結晶に対して、ＴｉサイトがＨｆに置換されていることに係る違いしかなく、またＴｉとＨｆは同属元素でイオン半径も同程度であるため、ＳｒＴｉＯ3（ＳＴＯ）とＳｒＨｆＯ3が混ざり合った結晶体を形成できる。
【００２０】
本発明者は、ＳｒＨｆＯ3結晶は、比誘電率が２８程度であるが、リーク耐圧が２．１ＭＶ／ｃｍ（リーク電流１Ｅ−８Ａ／ｃｍ2の測定条件時）と極めて優れていることを見出した。そして、本発明者は、ＴｉとＨｆを含む混合結晶体Ｓｒ（ＴｉxＨｆ1-x）Ｏ3を作製し、鋭意検討した結果、リーク耐圧が１ＭＶ／ｃｍ以上（リーク電流１Ｅ−８Ａ／ｃｍ2の測定条件時）となる組成領域が存在することを見出した。この混合結晶体は、ＴｉサイトにＨｆを含有しないＳＴＯ結晶に比べると比誘電率は低いが、現在ＤＲＡＭ等の半導体記憶装置に適用されている通常のキャパシタ絶縁体材料の比誘電率（約２０程度）と比べると、十分に高い値を得ることができた。
【００２１】
以下に、本実施形態のキャパシタ用絶縁膜を用いたキャパシタ素子を、ＤＲＡＭのメモリセルに適用した例を説明する。
【００２２】
図１は、ＤＲＡＭのメモリセル領域の平面図であり、説明のためメモリセル領域の一部を模式的に示している。
【００２３】
図１において、半導体基板（図示せず）上には、複数の活性領域１０４が規則的に配置されている。活性領域１０４は素子分離領域１０３により区画されている。素子分離領域１０３は、通常の方法に従って、半導体基板に溝（trench）を形成し、この溝にシリコン酸化膜等の絶縁膜を埋め込むことで形成することができる。
【００２４】
活性領域１０４と交差するように複数のゲート電極１０６が配置されている。ゲート電極１０６はＤＲＡＭのワード線として機能する。活性領域１０４のゲート電極１０６で覆われていない領域にはリン等の不純物がイオン注入され、Ｎ型の拡散層が形成されている。このＮ型の拡散層はトランジスタのソース・ドレイン領域として機能する。図１の破線Ｃで囲んだ部分が１つのＭＯＳ型トランジスタを形成している。
【００２５】
各活性領域１０４の中央部には、コンタクトプラグ１０７が設けられ、活性領域１０４表面のＮ型拡散層と接触している。また、各活性領域１０４の両端には、コンタクトプラグ１０８、１０９が設けられ、活性領域１０４表面のＮ型拡散層と接触している。コンタクトプラグ１０７、１０８、１０９については、説明のため異なる項目番号としたが、実際の製造に際しては同時に形成することが可能である。
【００２６】
このレイアウトでは、メモリセルを高密度に配置するために、隣接する２つのトランジスタが、１つの活性領域内に設けられ、１つのコンタクトプラグ１０７を共有するように配置されている。
【００２７】
これらのトランジスタ上には、コンタクトプラグ１０７と接続し、ゲート電極１０６と直交する（Ｂ−Ｂ’線方向に沿った）複数の配線層（図示せず）が配置される。これらの配線層はＤＲＡＭのビット線として機能する。また、コンタクトプラグ１０８、１０９にはそれぞれ、キャパシタ素子（図示せず）が接続される。
【００２８】
ＤＲＡＭのメモリセルの断面図を図２に示す。図２は、図３のＡ−Ａ’線に沿った断面に対応している。
【００２９】
Ｐ型シリコンからなる半導体基板１００上に素子分離領域１０４が設けられ、この素子分離領域１０４で囲まれた活性領域１０４にＭＯＳ型トランジスタ１０１が形成されている。このＭＯＳ型トランジスタ１０１は、ワード線として機能するゲート電極１０６、活性領域１０４の表面部分に形成されたＮ型拡散層１０５を含む。ＭＯＳ型トランジスタ１０１はプレーナ型に限定されるものではなく、溝型ゲート型としてもよい。拡散層１０５は、ＭＯＳ型トランジスタ上に設けられた層間絶縁膜１１０を貫通するコンタクトプラグ１０７、１０８、１０９と接触している。これらのコンタクトプラグの材料としては、リンを導入した多結晶シリコンを用いることができる。
【００３０】
コンタクトプラグ１０７は、別に設けたビアプラグ１１１を介して、ビット線として機能する配線層１１２に接続している。配線層１１２の材料としてはタングステン（Ｗ）を用いることができる。一方、コンタクトプラグ１０８と１０９はそれぞれ、層間絶縁膜１１３を貫通するビアプラグ１１４、１１５を介してキャパシタ素子１１７と接続している。
【００３１】
キャパシタ素子１１７は、層間絶縁膜１１６に設けた開孔内に下部電極およびキャパシタ用絶縁膜を形成し、この開孔を埋め込むように上部電極を形成することにより得られる。キャパシタ用絶縁膜としては、ＳＴＯ結晶のＴｉサイトの一部がＨｆに置換された結晶膜［組成比（原子数比）：Ｈｆ／（Ｈｆ＋Ｔｉ）＝０．４］を用いた。この結晶膜を挟む上部電極と下部電極には、ルテニウム（Ｒｕ）電極を用いた。上部電極と下部電極に使用する導電材料は特に限定されない。本実施形態においては、円筒型のキャパシタ素子を形成したが、他の形状のキャパシタ素子を形成することも可能である。
【００３２】
キャパシタ素子１１７を覆う層間絶縁膜１１８上に、アルミニウムや銅等を用いて形成された配線層１１９が設けられ、この配線層上に表面保護膜１２０が設けられている。
【００３３】
ＭＯＳ型トランジスタ１０１をオン状態にすることで、キャパシタ素子１１７に蓄積した電荷の有無の判定をビット線（配線層１１２）を介して行うことができ、ＤＲＡＭのメモリセルとして動作する。
【００３４】
本実施形態のキャパシタ素子は、比誘電率が約１００、リーク耐圧（リーク電流１Ｅ−８Ａ／ｃｍ2の測定条件時）が約１．２ＭＶ／ｃｍとなった。このように本実施形態によるキャパシタ用絶縁膜を用いたキャパシタ素子は誘電率が大きいだけでなく、リーク電流も抑制することが可能なので、高容量で且つ電荷の保持特性（リフレッシュ特性）に優れたメモリセルを提供できる。従って低消費電力で高性能、高集積なＤＲＡＭを提供できる。
【００３５】
なお、キャパシタ用絶縁体膜として、上記のＳＴＯに代えてＢＳＴにおいてＴｉサイトの一部をＨｆで置換した結晶膜を用いても、優れた効果を得ることができる。
【００３６】
図３は、キャパシタ用絶縁膜を評価するために作製した平面型のキャパシタ素子の断面図である。この評価用キャパシタ素子は、次のようにして形成した。
【００３７】
まず、シリコン（Ｓｉ）基板１上に、厚み５０ｎｍのシリコン酸化膜（ＳｉＯ2）２を熱酸化法により形成した。
【００３８】
次に、シリコン酸化膜２上に、下部電極３として白金（Ｐｔ）膜をスパッタ法により形成した。スパッタ法による成膜においては、シリコン基板１の温度は室温とし、アルゴン（Ａｒ）ガスを２５．６ｓｃｃｍ（ｓｔａｎｄａｒｄ  ｃｍ3／ｍｉｎ）流し、チャンバー圧力を１．０Ｐａに保ち、ＤＣパワー５０Ｗにて５分間放電して、Ｐｔを膜厚１２０ｎｍまで堆積させた。
【００３９】
次に、ターゲットを複数同時スパッタできる成膜装置を用いてキャパシタ用絶縁膜４を形成した。ターゲットにはＳｒＴｉＯ3（ＳＴＯ）とＳｒＨｆＯ3を使用し、２つのターゲットを同時放電させた。ターゲットからの付着量は各ターゲットに印加するパワーに比例するので、パワー制御することで、ＴｉとＨｆの組成比を任意に変更できる。シリコン基板１の温度は３００℃に設定し、アルゴン（Ａｒ）と酸素（Ｏ2）を同量供給しながらチャンバー圧力を０．５Ｐａに保ち、２つのターゲットそれぞれに供給するパワーを変更して、ＨｆとＴｉの組成比（原子数比）が異なる複数種の絶縁膜４を、それぞれ膜厚４０ｎｍ程度になるよう形成した。
【００４０】
次に、上部電極５としてＰｔ膜を、下部電極の形成と同様にして膜厚３０ｎｍに形成した。なお、下部電極３と上部電極５は、白金以外の例えばルテニウム（Ｒｕ）やイリジウム（Ｉｒ）等の他の導電材料を用いて形成してもよいし、異なる材料からなる膜の積層膜としてもよい。また、下部電極３と上部電極５を形成する材料が互いに異なっていてもよい。
【００４１】
最後に、形成したキャパシタ用絶縁膜４の結晶化のためのポストアニールを、ファーネス型装置を用いて酸素雰囲気下で行った。アニール温度は５００℃から７００℃であり、ＨｆとＴｉの組成比（原子数比）によって結晶化温度が異なった。ＳｒＴｉＯ3（ＳＴＯ）はおよそ５００℃で結晶化し、ＳｒＨｆＯ3は６５０℃で結晶化した。組成比がＨｆ／Ｔｉ＝１では結晶化温度は７００℃で、その他の組成比では、組成比に応じて、これらの３つの結晶化温度の間で結晶化した。なお、ＳｒＴｉＯ3（ＳＴＯ）の結晶化温度は、成膜時の条件、成膜装置等の成膜環境に応じて変化するので、キャパシタ用絶縁膜のアニール温度は５００℃から７００℃の範囲になるとは限らず、結晶化温度に応じて適宜設定する。
【００４２】
図４は、上記の通り形成したキャパシタ素子における比誘電率とリーク耐圧を、ＨｆとＴｉの合計に対するＨｆの比率（原子数比）［Ｈｆ／（Ｈｆ＋Ｔｉ）］に対してプロットしたものである。図４では、この比率を百分率で示す。リーク耐圧は、単位面積当たり１０ｎＡの電流値が流れる時に印加している電界の強度（ＭＶ／ｃｍ）で示した。図４に示されるように、Ｈｆ含有比率（置換比率）が約３０％以上において、リーク耐圧は１ＭＶ以上となることがわかる。
【００４３】
図５は、図４に示される結果に基づく比誘電率とリーク耐圧の関係を示す図である。この図は、キャパシタ素子の性能を示し、右上にいくほど性能が高い。ＨｆとＴｉの組成比の変更によって、キャパシタ素子の特異な特性は示されていない。
【００４４】
図４に示すように、Ｈｆの量を多くすることで比誘電率は低下するものの、リーク耐圧は上昇する。Ｈｆの量を少なくすることで比誘電率は上昇するものの、リーク耐圧は低下する。従って、キャパシタ素子を適用する半導体装置に必要とされるキャパシタ容量およびリーク特性と、図５に示される比誘電率とリーク耐圧の関係を考慮し、最適となるＨｆとＴｉの組成比を決定すればよい。
【００４５】
リーク耐圧のみの観点からは、従来のＴｉとＳｒの組成比変更のみで形成したＳＴＯ（非特許文献１）と同程度以上のリーク耐圧（０．８ＭＶ／ｃｍ以上）を得るためには、本願発明のＴｉとＨｆの組成比［Ｈｆ／（Ｈｆ＋Ｔｉ）］を０．１以上とすることが好ましい。より好ましくは、ＴｉとＨｆの組成比［Ｈｆ／（Ｈｆ＋Ｔｉ）］を０．３以上とすることで、１ＭＶ／ｃｍ以上のリーク耐圧を得ることができ、標準的なＤＲＡＭ素子のメモリセルで使用するキャパシタ用絶縁膜の用途として適したリーク特性となる。なお、ＤＲＡＭ素子においても、その使用目的に応じてキャパシタのリーク耐圧を緩和して適用することは可能である。従って、必要な用途に応じて所望のリーク耐圧が得られるようにＴｉとＨｆの組成比を設定すればよい。
【００４６】
また、ＴｉとＨｆの組成比［Ｈｆ／（Ｈｆ＋Ｔｉ）］の上限値については、０．８よりも大きくしてもリーク耐圧の改善はごくわずかとなるため、０．８以下とするのが好ましい。
【００４７】
本実施形態のキャパシタ用絶縁体膜は、ＳＴＯ結晶のＴｉサイトがＨｆで置換された結晶膜からなり、ＨｆとＴｉの合計に対するＳｒの比率（原子数比）［Ｓｒ／（Ｈｆ＋Ｔｉ）］は１になる。この際に、Ｓｒ、Ｈｆ、Ｔｉの各元素が単に混合されただけのアモルファス状態の膜では、本願発明の絶縁膜に相当する特性を得ることはできない。なお、この組成比［Ｓｒ／（Ｈｆ＋Ｔｉ）］は１のストイキオメトリから若干（±１５％）程度ズレてもよい。これにより、成膜や電気特性の改善を図ることができる場合がある。しかし、この組成比が１から大きくズレると、ＳＴＯ結晶のＴｉサイトの一部がＨｆに置換された結晶自体の形成が困難になる。したがって、結晶形成の観点から、この組成比［Ｓｒ／（Ｈｆ＋Ｔｉ）］は、下限側では０．８５以上が好ましく、上限側では１．１５以下が好ましい。
【００４８】
上述したキャパシタ用絶縁体膜の製造方法は一例であり、スパッタリング法以外に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法や、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：原子層堆積）法等により形成することができる。
【００４９】
本実施形態によるキャパシタ素子はＤＲＡＭのメモリセル以外にも適用可能であり、例えばメモリセルを有しないロジック品等の一般の半導体デバイスにおいても、キャパシタ素子を使用するデバイスであれば適用可能である。
【００５０】
上記のＳＴＯ結晶に代えて、チタン酸バリウムストロンチウム（ＢａＳｒＴｉＯ3、以下適宜「ＢＳＴ」という）のＴｉサイトの一部がＨｆに置換された結晶を用いても、リーク電流を抑制可能な高誘電率のキャパシタ用絶縁膜を形成することができる。ＢＳＴ結晶のＴｉサイトの全てがＨｆに置換されたＢａＳｒＨｆＯ3結晶は、ＢＳＴ結晶に対して、ＴｉサイトがＨｆに置換されていることに係る違いしかなく、またＴｉとＨｆは同属元素でイオン半径も同程度であるため、ＢａＳｒＴｉＯ3（ＢＳＴ）とＢａＳｒＨｆＯ3が混ざり合った結晶体を形成できる。この混合結晶膜においても、Ｈｆの量を多くすることで比誘電率は低下するが、リーク耐圧は上昇する。またＨｆの量を少なくすることで比誘電率は上昇するが、リーク耐圧は低下する。従って、キャパシタ素子を適用する半導体装置に必要とされるキャパシタ容量およびリーク特性に応じて、最適となるＨｆとＴｉの比率を決定すればよい。
【００５１】
ＴｉとＨｆの組成比［Ｈｆ／（Ｈｆ＋Ｔｉ）］の下限値は、上述のＳＴＯ結晶の場合と同様に、リーク耐圧の観点から０．１以上が好ましく、０．３以上がより好ましい。また、ＴｉとＨｆの組成比［Ｈｆ／（Ｈｆ＋Ｔｉ）］の上限値は、上述のＳＴＯ結晶の場合と同様に、０．８以下が好ましい。
【００５２】
ＨｆとＴｉの合計に対するＳｒとＢａの合計の比率（原子数比）［（Ｓｒ＋Ｂａ）／（Ｈｆ＋Ｔｉ）］は、結晶形成の観点から、下限側では０．８５以上が好ましく、上限側では１．１５以下が好ましい。
【００５３】
以上に説明した実施形態によれば、十分な誘電率とリーク電流の抑制の両立が可能なキャパシタ用絶縁膜を提供することができる。また、このキャパシタ用絶縁膜を用いることにより、十分な容量を持ちながら、リーク電流が抑えられた微細なキャパシタを提供することができ、低消費電力で高集積な半導体装置を提供することができる。
【符号の説明】
【００５４】
１  シリコン基板
２  シリコン酸化膜
３  下部電極
４  キャパシタ用絶縁膜
５  上部電極
１００  半導体基板
１０１  ＭＯＳ型トランジスタ
１０３  素子分離領域
１０４  活性領域（拡散層領域）
１０５  拡散層
１０６  ゲート電極（ワード線）
１０７  コンタクトプラグ
１０８  コンタクトプラグ
１０９  コンタクトプラグ
１１０  層間絶縁膜
１１１  ビアプラグ
１１２  配線層（ビット線）
１１３  層間絶縁膜
１１４  ビアプラグ
１１５  ビアプラグ
１１６  層間絶縁膜
１１７  キャパシタ素子
１１８  層間絶縁膜
１１９  配線層
１２０  表面保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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