(57)【要約】【課題】窒化物系III‐Ｖ化合物半導体からなるＨＦＥＴのノーマリオフ化を図る。【解決手段】ＧaＮチャネル層３上に積層されたＡl0.2Ｇa0.8Ｎ障壁層４に大きさおよび形状がランダムに形成された凹部８内を埋めるようにゲート電極７を形成している。こうして、２次元電子ガス(２ＤＥＧ)が発生する面積を減少させ、全体の２ＤＥＧ密度を低減させて、ノーマリオフ化を図ることができる。その際に、ＡlＧaＮ障壁層４における転位部分(結晶欠陥部分)を選択的にウェットエッチングすることにより、ダメージを生じさせることなく大きさおよび形状がランダムな凹部８を形成し、チャネル移動度の低下を抑制してチャネル領域でのオン抵抗の増大を防止する。【選択図】図１
2010165783.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１窒化物系III‐Ｖ族化合物半導体層と、
上記第１窒化物系III‐Ｖ族化合物半導体層上に積層されて形成されると共に、上記第１窒化物系III‐Ｖ族化合物半導体層とヘテロ接合を構成する第２窒化物系III‐Ｖ族化合物半導体層と、
上記第２窒化物系III‐Ｖ族化合物半導体層上に形成されたソース電極およびドレイン電極と、
上記第１窒化物系III‐Ｖ族化合物半導体層および上記第２窒化物系III‐Ｖ族化合物半導体層のうち、少なくとも上記第２窒化物系III‐Ｖ族化合物半導体層のゲート電極形成領域における少なくとも転位部分を含む領域に選択的に形成された大きさおよび形状がランダムな複数の凹部と、
上記複数の凹部内に埋め込まれると共に、上記第２窒化物系III‐Ｖ族化合物半導体層上にまで突出して形成されたゲート電極と
を備えたことを特徴とする電界効果型トランジスタ。
【請求項２】
請求項１に記載の電界効果型トランジスタにおいて、
上記ゲート電極と上記窒化物系III‐Ｖ族化合物半導体層との間に、絶縁層が形成されている
ことを特徴とする電界効果型トランジスタ。
【請求項３】
基板上に、第１の窒化物系III‐Ｖ族化合物半導体層を形成する工程と、
上記第１の窒化物系III‐Ｖ族化合物半導体層上に積層させて第２の窒化物系III‐Ｖ族化合物半導体層を形成して、上記第１の窒化物系III‐Ｖ族化合物半導体層と上記第２の窒化物系III‐Ｖ族化合物半導体層とで成るヘテロ接合を形成する工程と、
上記第２の窒化物系III‐Ｖ族化合物半導体層上にソース電極およびドレイン電極を形成する工程と、
上記第１の窒化物系III‐Ｖ族化合物半導体層および上記第２の窒化物系III‐Ｖ族化合物半導体層のうち、少なくとも上記第２の窒化物系III‐Ｖ族化合物半導体層のゲート電極形成領域における少なくとも転位部分を含む領域を選択的にエッチングすることによって、大きさおよび形状がランダムな複数の凹部を形成する工程と、
上記複数の凹部内に埋め込まれると共に、上記第２の窒化物系III‐Ｖ族化合物半導体層上にまで突出させてゲート電極を形成する工程と
を備えたことを特徴とする電界効果型トランジスタの製造方法。
【請求項４】
請求項３に記載の電界効果型トランジスタの製造方法において、
上記窒化物系III‐Ｖ族化合物半導体層のゲート電極形成領域に形成される上記複数の凹部の大きさの合計値を、上記転位部分の総てを選択的にエッチングして得られる複数の凹部の大きさの合計値とは異ならせる
ことを特徴とする電界効果型トランジスタの製造方法。
【請求項５】
請求項３あるいは請求項４に記載の電界効果型トランジスタの製造方法において、
上記少なくとも転位部分を含む領域に対する選択的エッチングは、アルカリ溶液を用いたウェットエッチングで行う
ことを特徴とする電界効果型トランジスタの製造方法。
【請求項６】
請求項５に記載の電界効果型トランジスタの製造方法において、
上記アルカリ溶液は、水酸化カリウムあるいは水酸化テトラメチルアンモニウムを含む溶液である
ことを特徴とする電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物系III‐Ｖ族化合物半導体からなるノーマリオフタイプの電界効果型トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
従来、窒化物系III‐Ｖ化合物半導体を用いたＡlＧaＮ/ＧaＮへテロ構造を有する電界効果型トランジスタ(ＨＦＥＴ)においては、ウルツ鉱構造を採る窒化物系III‐Ｖ化合物半導体のＣ面を基板表面と並行にしているため、ピエゾ効果や自発分極によって電子が誘起され、ＡlＧaＮ/ＧaＮ界面に２次元電子ガス(２ＤＥＧ)が形成される。その結果、ゲート電圧がゼロの場合であっても、ソース‐ドレイン間に電圧を印加するとドレイン電流が流れる。そのため、ノーマリオンタイプのトランジスタと呼ばれている。
【０００３】
しかしながら、負電源を用いない一般的な回路への応用を考えた場合には、ゲート電圧がゼロの場合にドレイン電流が流れることの無いノーマリオフタイプのトランジスタの方がより望ましい。そこで、窒化物系III‐Ｖ化合物半導体を用いたＨＦＥＴのノーマリオフ化の方法が幾つか試みられている。
【０００４】
その１つは、特開２０００−２７７７２４号公報(特許文献１)に開示された電界効果トランジスタである。上記特許文献１に開示された電界効果トランジスタでは、サファイア基板１の(０００１)面上に、低温ＧaＮバッファ層,アンドープＧaＮ層,ｎ‐ＡlxＧa1-xＮ電子供給層およびｎ+‐ＡlyＧa1-yＮコンタクト層を順次成長させる。次に、上記ｎ+‐ＡlyＧa1-yＮコンタクト層上にソース電極およびドレイン電極を形成し、ゲート領域直下の上記ｎ+‐ＡlyＧa1-yＮコンタクト層をエッチング除去して上記ｎ‐ＡlxＧa1-xＮ電子供給層のゲート領域を露出させ、このゲート領域にゲート電極を形成する。その際に、上記ｎ‐ＡlxＧa1-xＮ電子供給層のゲート領域を、例えばドライエッチングによって薄層化することによって、上記アンドープＧaＮ層における上記ｎ‐ＡlxＧa1-xＮ電子供給層との境界付近に形成される上記２ＤＥＧの量を調整してノーマリオフ化を図るようにしている。
【０００５】
他の１つは、電子情報通信学会技術研究報告ＥＤ２００５−１９９〜２０８、Ｐ３５〜Ｐ３９(非特許文献１)に開示された「無極性(１１−２０)面上に形成されたＡlＧaＮ/ＧaＮへテロ接合トランジスタのノーマリオフ動作」である。この非特許文献１には、サファイアＲ面基板上に、アンドープＧaＮおよびＡlＧaＮをこの順にＭＯＣＶＤ(有機金属化学気相蒸着法：Metal-Organic Chemical Vapor Deposition)成長することにより、自発分極およびピエゾ分極の生じないウルツ鉱構造の無極性ａ面ＡlＧaＮ/ＧaＮへテロ構造を形成することができ、このａ面ＡlＧaＮ/ＧaＮへテロ構造を用いてＨＦＥＴを形成することによって、ノーマリオフ動作が得られることが開示されている。
【０００６】
他の１つは、ＩＷＮ２００６テクニカルダイジェスト ＷeＥＤ１−１ ｐ１４４(非特許文献２)に開示された、ＳiのＭＯＳトランジスタと同様のＡlＧaＮ/ＧaＮヘテロ構造を用いないＭＩＳ構造トランジスタを用いる方法である。
【０００７】
しかしながら、上記従来の窒化物系III‐Ｖ化合物半導体ＨＦＥＴのノーマリオフ化には以下のような問題がある。
【０００８】
すなわち、上記ノーマリオフ化時における問題点は、如何にして、
（１）オン抵抗の増大を避けられるか。
（２）高いチャネル移動度を維持できるか。
という点にある。この点から上記従来のノーマリオフ化を検証すると、
上記特許文献１に開示された電界効果トランジスタにおいては、ソース領域およびドレイン領域におけるＡlＧaＮ/ＧaＮ界面には上記２ＤＥＧが存在するため、ソース領域およびドレイン領域におけるオン抵抗の増大は回避できる。しかしながら、チャネル領域の上記２ＤＥＧは減少し、然も上記ｎ‐ＡlＧaＮ電子供給層に対するドライエッチングによる薄層化のダメージがチャネル移動度を低下させるため、チャネル領域ではオン抵抗の増大が生ずるという問題がある。
【０００９】
また、上記非特許文献１に開示されたａ面ＡlＧaＮ/ＧaＮへテロ構造を用いたＨＦＥＴにおいては、ウルツ鉱構造の無極性面(例えばａ面やｍ面)を用いているため、ＡlＧaＡs/ＧaＡsの場合と同様に、キャリアを生じさせるためにはＡlＧaＮ層にドーピングを行なう必要がある。その際に、ソース領域あるいはドレイン領域における上記ＡlＧaＮ層とのコンタクト抵抗を低減するためには、ＡlＧaＮ層のドーピング濃度を増やす必要がある。ところが、ドーピング濃度を増やし過ぎるとゲートリーク電流が増大してしまうという問題がある。
【００１０】
また、上記非特許文献２に開示されたＡlＧaＮ/ＧaＮヘテロ構造を用いないＭＩＳ構造トランジスタの場合には、ＡlＧaＮ/ＧaＮ界面に形成される上記２ＤＥＧに比べてチャネル移動度が低いため、どうしてもオン抵抗を低減できないという問題がある。
【００１１】
このように、窒化物系III‐Ｖ化合物半導体を用いたＨＦＥＴにおいて、高いチャネル移動度を維持し、オン抵抗の増大を抑制した状態で、ノーマリオフ化を図ることは非常に困難なのである。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０００−２７７７２４号公報
【非特許文献】
【００１３】
【非特許文献１】電子情報通信学会技術研究報告ＥＤ２００５−１９９〜２０８、Ｐ３５〜Ｐ３９
【非特許文献２】ＩＷＮ２００６テクニカルダイジェスト ＷeＥＤ１−１ ｐ１４４
【発明の概要】
【発明が解決しようとする課題】
【００１４】
そこで、この発明の課題は、高いチャネル移動度を維持して低いオン抵抗を呈する窒化物系III‐Ｖ化合物半導体からなるノーマリオフタイプの電界効果型トランジスタおよびその製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、この発明の電界効果型トランジスタは、
基板上に形成された第１窒化物系III‐Ｖ族化合物半導体層と、
上記第１窒化物系III‐Ｖ族化合物半導体層上に積層されて形成されると共に、上記第１窒化物系III‐Ｖ族化合物半導体層とヘテロ接合を構成する第２窒化物系III‐Ｖ族化合物半導体層と、
上記第２窒化物系III‐Ｖ族化合物半導体層上に形成されたソース電極およびドレイン電極と、
上記第１窒化物系III‐Ｖ族化合物半導体層および上記第２窒化物系III‐Ｖ族化合物半導体層のうち、少なくとも上記第２窒化物系III‐Ｖ族化合物半導体層のゲート電極形成領域における少なくとも転位部分を含む領域に選択的に形成された大きさおよび形状がランダムな複数の凹部と、
上記複数の凹部内に埋め込まれると共に、上記第２窒化物系III‐Ｖ族化合物半導体層上にまで突出して形成されたゲート電極と
を備えたことを特徴としている。
【００１６】
上記構成によれば、上記ゲート電極は、上記窒化物系III‐Ｖ族化合物半導体層のゲート電極形成領域に形成された大きさおよび形状がランダムな複数の凹部内に埋め込まれて形成されている。したがって、上記第１,第２窒化物系III‐Ｖ族化合物半導体層からなるヘテロ接合部分に発生する２次元電子ガスの面積を減少させることができ、全体の２次元電子ガス密度を低減してノーマリオフ化を図ることができる。
【００１７】
その場合、上記窒化物系III‐Ｖ族化合物半導体層のゲート電極形成領域に形成された大きさおよび形状がランダムな複数の凹部は、例えばウェットエッチングによって少なくとも転位部分を含む領域に選択的に形成されている。したがって、ドライエッチングによるダメージを伴う方法で形成された場合とは異なり、チャネル移動度の低下を伴うことがなく、オン抵抗の上昇を抑制することができる。
【００１８】
また、１実施の形態の電界効果型トランジスタでは、
上記ゲート電極と上記窒化物系III‐Ｖ族化合物半導体層との間に、絶縁層が形成されている。
【００１９】
上記ゲート電極と上記窒化物系III‐Ｖ族化合物半導体層との間に絶縁層が形成されていない場合には、ピンチオフ電圧が０Ｖ程度となるためノイス等の原因で０.５Ｖ程度の電圧が上記ゲート電極に入力された場合にオンすることがあり、一般の回路に用いるのに適してはいない。
【００２０】
この実施の形態によれば、上記ゲート電極と上記窒化物系III‐Ｖ族化合物半導体層との間に絶縁層が形成されている。したがって、ピンチオフ電圧を＋２Ｖ〜＋３Ｖ程度にすることができるためノイス等の原因で０.５Ｖ程度の電圧がゲート電極に入力されてもオンすることはなく、一般の回路に用いるのに適した電界効果型トランジスタを得ることができるのである。
【００２１】
また、この発明の電界効果型トランジスタの製造方法は、
基板上に、第１の窒化物系III‐Ｖ族化合物半導体層を形成する工程と、
上記第１の窒化物系III‐Ｖ族化合物半導体層上に積層させて第２の窒化物系III‐Ｖ族化合物半導体層を形成して、上記第１の窒化物系III‐Ｖ族化合物半導体層と上記第２の窒化物系III‐Ｖ族化合物半導体層とで成るヘテロ接合を形成する工程と、
上記第２の窒化物系III‐Ｖ族化合物半導体層上にソース電極およびドレイン電極を形成する工程と、
上記第１の窒化物系III‐Ｖ族化合物半導体層および上記第２の窒化物系III‐Ｖ族化合物半導体層のうち、少なくとも上記第２の窒化物系III‐Ｖ族化合物半導体層のゲート電極形成領域における少なくとも転位部分を含む領域を選択的にエッチングすることによって、大きさおよび形状がランダムな複数の凹部を形成する工程と、
上記複数の凹部内に埋め込まれると共に、上記第２の窒化物系III‐Ｖ族化合物半導体層上にまで突出させてゲート電極を形成する工程と
を備えたことを特徴としている。
【００２２】
上記構成によれば、上記ゲート電極は、上記窒化物系III‐Ｖ族化合物半導体層のゲート電極形成領域に形成された大きさおよび形状がランダムな複数の凹部内に埋め込まれて形成されている。したがって、上記第１,第２窒化物系III‐Ｖ族化合物半導体層からなるヘテロ接合部分に発生する２次元電子ガスの面積を減少させることができ、全体の２次元電子ガス密度を低減してノーマリオフ化を図ることができる。
【００２３】
窒化物系III‐Ｖ族化合物半導体は、ＧaＡs等の他のIII‐Ｖ族化合物半導体に比べて結晶欠陥が多い。したがって、上記特許文献１にあるようなドライエッチングによる薄層化を行った場合にはダメージが有るためにチャネル移動度の低下が生じる。
【００２４】
上記構成においては、上記窒化物系III‐Ｖ族化合物半導体層のゲート電極形成領域に形成するゲート電極形成用の複数の凹部を、少なくとも転位部分を含む領域を選択的にエッチングすることによって形成している。したがって、ドライエッチングによるダメージを伴う方法で形成された場合とは異なり、チャネル移動度の低下を伴うことがなく、オン抵抗の上昇を抑制することができる。
【００２５】
また、１実施の形態の電界効果型トランジスタの製造方法では、
上記窒化物系III‐Ｖ族化合物半導体層のゲート電極形成領域に形成される上記複数の凹部の大きさの合計値を、上記転位部分の総てを選択的にエッチングして得られる複数の凹部の大きさの合計値とは異ならせる。
【００２６】
この実施の形態によれば、上記窒化物系III‐Ｖ族化合物半導体層のゲート電極形成領域に形成するゲート電極形成用の複数の凹部を、少なくとも転位部分を含む領域を選択的にエッチングすることによって形成している。したがって、ピンチオフする電圧を調節するには、転位密度に応じて上記凹部の大きさの合計値を変える必要がある。すなわち、転位密度が、例えば上記凹部における最上部での総断面積の必要値を得るには小さい場合は、上記凹部の上記総断面積を、転位部分の総てを選択的にエッチングして得られる凹部の上記総面積よりも大きくする。一方、上記転位密度が大きい場合には、上記凹部の上記総断面積を、転位部分の総てを選択的にエッチングして得られる凹部の上記総面積よりも小さくする。こうして、０Ｖでピンチオフできるように調節するのである。
【００２７】
また、１実施の形態の電界効果型トランジスタの製造方法では、
上記転位部分に対する選択的エッチングは、アルカリ溶液を用いたウェットエッチングで行う。
【００２８】
この実施の形態によれば、上記転位部分に対する選択的エッチングを、アルカリ溶液を用いたウェットエッチングで行っている。したがって、加熱のみによって容易に上記転位部分を選択的にエッチングすることが可能になる。
【００２９】
また、１実施の形態の電界効果型トランジスタの製造方法では、
上記アルカリ溶液は、水酸化カリウムあるいは水酸化テトラメチルアンモニウムを含む溶液である。
【００３０】
この実施の形態によれば、水酸化カリウムあるいは水酸化テトラメチルアンモニウムを含むアルカリ溶液を用いるので、上記転位部分対する選択的エッチングを有効に行うことができる。
【発明の効果】
【００３１】
以上より明らかなように、この発明によれば、ゲート電極を、窒化物系III‐Ｖ族化合物半導体層のゲート電極形成領域に形成された大きさおよび形状がランダムな複数の凹部内に埋め込んで形成したので、第１,第２窒化物系III‐Ｖ族化合物半導体層からなるヘテロ接合部分に発生する２次元電子ガスの面積を減少させることができ、全体の２次元電子ガス密度を低減してノーマリオフ化を図ることができる。
【００３２】
その場合、上記窒化物系III‐Ｖ族化合物半導体層のゲート電極形成領域に形成された大きさおよび形状がランダムな複数の凹部は、ウェットエッチングによって少なくとも転位部分を含む領域に選択的に形成されている。したがって、ドライエッチングによるダメージを伴う方法で形成された場合とは異なり、チャネル移動度の低下を伴うことがなく、オン抵抗の上昇を抑制することができる。
【図面の簡単な説明】
【００３３】
【図１】この発明の電界効果型トランジスタにおける縦断面図である。
【図２】図１に示す電界効果型トランジスタの各製造工程での断面を示す図である。
【図３】図２に続く各製造工程での断面を示す図である。
【図４】図１とは異なる電界効果型トランジスタの縦断面図である。
【発明を実施するための形態】
【００３４】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３５】
・第１実施の形態
図１は、本実施の形態の電界効果型トランジスタにおける縦断面図である。本実施の形態における電界効果型トランジスタは、高いチャネル移動度を有するＡlＧaＮ/ＧaＮヘテロ構造を有する電界効果型トランジスタを用い、ゲート領域下でエッチングダメージが無く且つチャネル領域のオン抵抗が小さいノーマリオフ化を図った電界効果型トランジスタである。
【００３６】
図１において、本実施の形態における電界効果型トランジスタは、サファイア基板１上に、ＧaＮ低温バッファ層２,ＧaＮチャネル層３およびＡl0.2Ｇa0.8Ｎ障壁層４を、この順序で積層している。ＡlＧaＮ障壁層４上にはソース電極５とドレイン電極６とが形成されており、ソース電極５とドレイン電極６との間にはゲート電極７が形成されている。すなわち、本実施の形態においては、上記第１窒化物系III‐Ｖ族化合物半導体層をＧaＮチャネル層３で構成する一方、上記第２窒化物系III‐Ｖ族化合物半導体層をＡl0.2Ｇa0.8Ｎ障壁層４で構成しているのである。
【００３７】
ここで、上記ゲート電極７は、ＡlＧaＮ障壁層４上に所定の厚みを有して形成されると共に、ＡlＧaＮ障壁層４とＧaＮチャネル層３の表層部とにおけるゲート領域に形成された大きさおよび形状がランダムな(以下、不規則性を有すると言う)凹部８内にも形成されている。その場合、上記不規則性を有する凹部８は、ドライエッチングのごとくダメージを伴う方法で形成されたものではなく、ウェットエッチングの様にダメージを伴わない方法によって形成されたものである。そのため、チャネル領域における電子移動度の低下を伴わないのである。
【００３８】
尚、９は、上記ＧaＮチャネル層３の表層における電子供給層として機能するＡlＧaＮ障壁層４との境界部分に形成された２次元電子ガス(２ＤＥＧ)の領域である。
【００３９】
図２および図３は、上記ＡlＧaＮ/ＧaＮヘテロ構造電界効果型トランジスタの各製造工程での断面を示す図である。以下、図２および図３に従って、本ＡlＧaＮ/ＧaＮヘテロ構造電界効果型トランジスタの製造方法について説明する。
【００４０】
先ず、図２(a)に示すように、上記サファイア基板１上に、上記ＧaＮ低温バッファ層２（成長温度５５０℃,膜厚２０nm)、ＧaＮチャネル層３(成長温度１１５０℃,膜厚２μm)、Ａl0.2Ｇa0.8Ｎ障壁層４(成長温度１１５０℃,膜厚２０nm)を、エピタキシャル成長によって順次形成する。
【００４１】
次に、図２(b)に示すように、図２(a)のごとく形成されたウェハの全面に、エッチングマスク１０としてＳiＯ2を２０nm程度堆積する。尚、上記ＳiＯ2に換えてＳiＮxを堆積してもよい。ここで、ＳiＯ2またはＳiＮxの堆積方法としては、熱ＣＶＤ(Chemical Vapor Deposition：化学蒸着法)やプラズマＣＶＤあるいはスパッタ法の何れを用いてもよい。さらに、図２(c)に示すように、ＳiＯ2層１０上にフォトマスク１１を形成した後ゲートエッチング領域のパターニングを行う。
【００４２】
次に、図２(d)に示すように、上記ＳiＯ2層１０におけるゲートエッチング領域を、バッファードフッ酸でエッチングする。そうした後、図３(e)に示すように、ゲートエッチング領域における少なくともＡlＧaＮ障壁層４に対して、１０％の水酸化テトラメチルアンモニウム(ＴＭＡＨ)水溶液を１００℃に加熱したエッチャントで、１５分間エッチングを行う。この場合、上記エッチングは、エッチング領域全体を均一にエッチングするのではなく、特に転位部分(結晶欠陥部分)を選択的にエッチングすることによって行う。そうした後、図３(f)に示すようにＳiＯ2層１０を除去する。
【００４３】
図３(g)に示すように、上記ＡlＧaＮ障壁層４上にフォトマスク１２を形成した後、ソース領域およびドレイン領域のパターニングを行う。その後、図３(h)に示すように、オーミック電極用の金属を堆積し、リフトオフした後、熱処理によってオーミック化を図る。こうして、ソース電極５およびドレイン電極６を形成する。その際に、上記オーミック化によって、ソース電極５の直下におけるＡlＧaＮ障壁層４からＧaＮチャネル層３表層の２ＤＥＧ領域９に掛けてソース領域１３が形成される一方、ドレイン電極６の直下におけるＡlＧaＮ障壁層４からＧaＮチャネル層３表層の２ＤＥＧ領域９に掛けて、ドレイン領域１４が形成される。
【００４４】
尚、上記オーミック電極用の金属としては、Ｈf/Ａl/Ｈf/ＡuやＴi/Ａl/Ｍo/Ａuを用いることができる。また、上記熱処理の条件は、金属の膜厚によっても異なるが、本実施の形態においては８００℃/１minとしている。
【００４５】
その後に、図３(i)に示すように、上記ソース電極５およびドレイン電極６を含むウェハの全面にフォトマスク１５を形成した後、ゲート領域のパターニングを行う。そして、図３(j)に示すように、ゲート電極形成用の金属を堆積した後リフトオフし、上記転位部分に選択的に形成された不規則性を有する凹部８内にまで埋め込まれたゲート電極７を形成する。その場合におけるゲート電極形成用の金属としては、Ｐt,Ｎi,Ｐd,ＷＮ等を用いることができるが、本実施の形態においてはＷＮを用いた。こうして、ＡlＧaＮ/ＧaＮヘテロ構造電界効果型トランジスタが完成する。
【００４６】
こうして製造されたＡlＧaＮ/ＧaＮヘテロ構造電界効果型トランジスタは、ピンチオフ電圧０Ｖのノーマリオフ動作を示した。
【００４７】
以上の如く、本実施の形態においては、上記ＧaＮチャネル層３上に積層されたＡl0.2Ｇa0.8Ｎ障壁層４に不規則性を有して形成された凹部８内を埋めるようにゲート電極７を形成している。したがって、ＡlＧaＮ障壁層４上のみに平面的に形成されたゲート電極によって形成される空乏層よりも、凹部８内にまで立体的に形成されたゲート電極７によって形成される本実施の形態における空乏層はより３次元的に拡がることができ、ＧaＮチャネル層３の表層におけるＡlＧaＮ障壁層４との境界部分に上記２ＤＥＧが発生する面積を減少させることができる。その結果、全体の２ＤＥＧ密度を低減して、ノーマリオフ化を図ることができるのである。
【００４８】
その場合、上記特許文献１に開示された電界効果トランジスタのごとく、ゲート領域が平面的に薄層化されたＡlＧaＮ電子供給層にゲート電極を形成する場合に比べて、不規則性を有する凹部８内にゲート電極７を形成することによって、ゲート電圧が０Ｖの場合であってもピンチオフできるように、ＡlＧaＮ障壁層４の表層における凹部８の総断面積を調整することができる。したがって、上記２ＤＥＧ密度の低減とチャネル移動度の維持との両立を図ることができるのである。
【００４９】
すなわち、本実施の形態においては、特許請求の範囲における「大きさ」の一例として上記総断面積を用いるのである。
【００５０】
ところで、窒化物系III‐Ｖ族化合物半導体は、ＧaＡs等の他のIII‐Ｖ族化合物半導体に比べて結晶欠陥が多い。また、上記特許文献１に記載されているようなドライエッチングによる薄層化では、ダメージが生ずるためにチャネル移動度の低下が生じる。そこで、本実施の形態においては、ＡlＧaＮ障壁層４およびＧaＮチャネル層３における上記結晶欠陥を選択的にウェットエッチングすることにより、ダメージを生じさせることなく不規則性を有する凹部８を形成し、チャネル移動度の低下を抑制してチャネル領域でのオン抵抗の増大を防止するのである。
【００５１】
その際に、上述したように、ゲート電圧が０Ｖの場合であってもピンチオフできるように、ＡlＧaＮ障壁層４の表層における凹部８の総断面積を調整するのであるが、転位密度に応じて凹部８の大きさを変えなければピンチオフの電圧を調節することができない。すなわち、転位密度が小さい場合には凹部８の上記総断面積を大きくする一方、転位密度が大きい場合には凹部８の上記総断面積を小さくして、０Ｖでピンチオフできるように調節する必要がある。そこで、本実施の形態においては、転位密度が、凹部８における上記総断面積の必要値を得るには小さ過ぎる場合、つまり転位部分の総てを選択的にエッチングして得られる凹部の上記総断面積が、目標とする凹部８の上記総面積よりも小さい場合には、上記ＴＭＡＨ水溶液の濃度,温度またはエッチング時間等のエッチング条件を調整することにより、凹部８の上記総断面積を大きくする。一方、転位密度が大き過ぎる場合、つまり転位部分の総てを選択的にエッチングして得られる凹部の上記総断面積が、目標とする凹部８の上記総面積よりも大きい場合には、凹部８の上記総断面積を小さくするのである。したがって、本実施の形態においては、凹部８の先端がＧaＮチャネル層３の表層部にまで達しているが必ずしもその必要はなく、ＡlＧaＮ障壁層４のみに形成されていても差し支えない。要は、ゲート電極７によって形成される空乏層が２ＤＥＧ領域９に掛かって、０Ｖでピンチオフできるように凹部８を形成すればよいのである。
【００５２】
尚、本実施の形態においては、上記ＡlＧaＮ障壁層４に対する上記転位部分を含む領域の選択的エッチングを、上記ＴＭＡＨ水溶液をエッチャントして行っているが、この発明はこれに限定されるものではなく、水酸化カリウム(ＫＯＨ)等のアルカリ溶液を用いればよい。
【００５３】
・第２実施の形態
図４は、本実施の形態の電界効果型トランジスタにおける縦断面図である。本実施の形態における電界効果型トランジスタは、シリコン基板を用いたＡlＧaＮ/ＧaＮヘテロ構造を有する電界効果型トランジスタである。
【００５４】
図４において、本実施の形態における電界効果型トランジスタは、シリコン(Ｓi)基板２１上に、ＡlＮ/ＡlＧaＮからなる初期成長層２２,ＡlＮ/ＧaＮ多層膜からなるバッファ層２３,ＧaＮチャネル層２４及びＡl0.2Ｇa0.8Ｎ障壁層２５を、この順序で積層している。そして、ＡlＧaＮ障壁層２５上にはソース電極２６とドレイン電極２７とが形成されており、ソース電極２６とドレイン電極２７との間にはゲート電極２８が形成されている。
【００５５】
上記ゲート電極２８は、上記第１実施の形態の場合と同様に、ＡlＧaＮ障壁層２５上に所定の厚みを有して形成されると共に、ＡlＧaＮ障壁層２５におけるゲート領域に不規則性を持って形成された凹部２９内にも形成されている。尚、３０は、上記ＧaＮチャネル層２４の表層における電子供給層として機能するＡlＧaＮ障壁層２５との境界部分に形成された２次元電子ガス(２ＤＥＧ)の領域である。
【００５６】
本ＡlＧaＮ/ＧaＮヘテロ構造電界効果型トランジスタの製造プロセスは、上記第１実施の形態の場合と略同じである。但し、ＡlＮ/ＧaＮ多層膜からなるバッファ層２３は、ＡlＮ層とＧaＮ層とを交互に複数層繰り返して形成する。また、本実施の形態が、上記第１実施の形態と大きく異なる点は、ＡlＧaＮ障壁層２５をエッチングする条件にある。
【００５７】
サファイア基板上のＡlＧaＮ層に比べて、シリコン基板上のＡlＧaＮ層は、転位密度が１桁〜２桁程度大きくなっている。したがって、設定するＡlＧaＮ障壁層２５の表層における凹部２９の総断面積を、サファイア基板を用いる場合よりも小さくしなければならない。そのために、上記総断面積が上記第１実施の形態の場合と同じ凹部を形成する場合には、本実施の形態においては、上記第１実施の形態の場合よりも、より緩やかなエッチング条件でエッチングを行う必要がある。本実施の形態においては、５％のＴＭＡＨ水溶液を５０℃に加熱したエッチャントで、１０分間エッチングを行った。
【００５８】
以上のようにして形成されたＡlＧaＮ/ＧaＮヘテロ構造電界効果型トランジスタは、ピンチオフ電圧０Ｖのノーマリオフ動作を示した。
【００５９】
・第３実施の形態
本実施の形態における電界効果型トランジスタは、上記第１実施の形態または上記第２実施の形態におけるＡlＧaＮ/ＧaＮヘテロ構造電界効果型トランジスタにおいて、上記ゲート電極と上記窒化物系III‐Ｖ族化合物半導体層との間に、絶縁体層を形成したＡlＧaＮ/ＧaＮヘテロ構造電界効果型トランジスタである。
【００６０】
上記第１実施の形態および上記第２実施の形態の場合のように、上記ゲート電極と上記窒化物系III‐Ｖ族化合物半導体層との間に絶縁体が形成されていない状態では、ピンチオフ電圧は０Ｖ程度である。そのため、ノイス等の原因で０.５Ｖ程度の電圧が上記ゲート電極に入力された場合にオンすることがあり、一般の回路に用いるのには適さない。そこで、ピンチオフ電圧を＋２Ｖ〜＋３Ｖ程度にするために、絶縁体を上記ゲート電極と上記窒化物系III‐Ｖ族化合物半導体との間に形成することが好ましい。
【００６１】
そこで、本実施の形態においては、ゲート電極を形成する前に、つまり、例えば上記第１実施の形態に適用する場合には、図３(i)に示すフォトマスクにおけるゲート領域のパターニング工程と、図３(j)に示すゲート電極の形成工程との間に、膜厚が１０nmのＳiＯ2からなるゲート絶縁膜を堆積する工程を設ける。そして、その後に、ゲート電極を堆積してＡlＧaＮ/ＧaＮヘテロ構造を有するＭＩＳ型の電界効果型トランジスタを製造するのである。尚、ゲート絶縁膜を堆積する工程以外の各工程条件は、上記第１実施の形態の場合と同様である。また、本実施の形態を上記第２実施の形態に適用する場合も同様である。
【００６２】
上述したように、本実施の形態によれば、上記ゲート電極と上記窒化物系III‐Ｖ族化合物半導体層との間にゲート絶縁膜を形成することによって、ピンチオフ電圧を約＋３Ｖに上昇させることができ、より望ましいノーマリオフ動作が実現可能となるのである。
【符号の説明】
【００６３】
１…サファイア基板、
２…ＧaＮ低温バッファ層、
３,２４…ＧaＮチャネル層、
４,２５…Ａl0.2Ｇa0.8Ｎ障壁層、
５,２６…ソース電極、
６,２７…ドレイン電極、
７,２８…ゲート電極、
８,２９…凹部、
９,３０…２ＤＥＧ領域、
１０…エッチングマスク、
１１,１２,１５…フォトマスク、
１３…ソース領域、
１４…ドレイン領域、
２１…シリコン基板、
２２…ＡlＮ/ＡlＧaＮ初期成長層、
２３…ＡlＮ/ＧaＮ多層バッファ層。
【図１】
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【図２】
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【図３】
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【図４】
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