(57)【要約】【課題】閾値電圧が制御されて、且つ特性のばらつきが抑制された半導体装置を提供する。【解決手段】基板２と、ＳＴＩ素子分離領域３と、活性領域４と、活性領域４に形成された第１ゲートトレンチ５と、第１ゲートトレンチ５の底部に設けられた第２ゲートトレンチ６と、第１及び第２ゲートトレンチ５，６にゲート絶縁膜７を介して埋め込み形成されたゲート電極８と、第１ゲートトレンチ５の幅方向両側の活性領域４にイオンを注入することによって形成されたソース／ドレイン領域９とを備え、第２ゲートトレンチ６と第２ゲートトレンチ６の長手方向に位置するＳＴＩ素子分離領域３との間に、チャネルを構成するシリコン薄膜部１０が設けられていることを特徴とする半導体装置１。【選択図】図２
2010050133.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも表層がシリコンからなる基板と、
前記基板の表層に形成された埋め込み絶縁膜からなるＳＴＩ素子分離領域と、
前記ＳＴＩ素子分離領域によって区画形成された活性領域と、
前記活性領域に形成された第１ゲートトレンチと、
前記第１ゲートトレンチの底部に設けられた第２ゲートトレンチと、
前記第１及び第２ゲートトレンチにゲート絶縁膜を介して埋め込み形成されたゲート電極と、
前記第１ゲートトレンチの幅方向両側の活性領域にイオンを注入することによって形成されたソース／ドレイン領域とを備え、
前記第２ゲートトレンチと前記第２ゲートトレンチの長手方向に位置する前記ＳＴＩ素子分離領域との間に、チャネルを構成するシリコン薄膜部が設けられていることを特徴とする半導体装置。
【請求項２】
埋め込み絶縁膜からなるＳＴＩ素子分離領域によって区画形成された活性領域にシリコン窒化膜を積層し、前記シリコン窒化膜をマスクとして第１ゲートトレンチを形成する工程と、
前記第１ゲートトレンチの内壁にシリコン酸化膜を積層した後、当該第１ゲートトレンチ底部のシリコン酸化膜を除去し、前記シリコン酸化膜をマスクとして第２ゲートトレンチと、前記第２ゲートトレンチの長手方向両側にシリコン薄膜部とを形成する工程と、
前記第１及び第２ゲートトレンチの内壁にゲート絶縁膜を形成した後にゲート電極を形成する工程と、
前記第１ゲートトレンチの幅方向両側の活性領域に、前記第１ゲートトレンチの底部よりも浅い位置までイオンを注入してソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記第２ゲートトレンチの幅が、シリコン酸化膜からなるサイドウォールを用いて規制されていることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記サイドウォールが、前記第１ゲートトレンチの内壁に、ＣＶＤ法によりシリコン酸化膜を堆積させて形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置では、微細化が進むにつれて、ＭＯＳ(Metal Oxide Semiconductor)トランジスタのゲート長（Ｌgate）が短くなっている。これに伴って、ゲートで制御できない基板電流が大量に流れてしまう、いわゆるショートチャネル効果もより顕著なものとなってきている。
【０００３】
そこで、ＤＲＡＭのセルアレイトランジスタに用いられるＭＯＳトランジスタなどでは、このようなショートチャネル効果を防止するために、チャネル領域の不純物濃度を上げる等の対策がとられている。しかしながら、チャネル領域の不純物濃度を上げると、ソース・ドレイン接合部近傍の電界が強くなり、リーク電流が増大することによって、リフレッシュ特性が悪くなるといった問題が発生してしまう。
【０００４】
この対策として、例えばトレンチゲート型トランジスタ（リセスチャネルトランジスタともいう）と呼ばれる半導体基板を掘り込んでトランジスタのチャンネル構造を３次元化し、実効的なゲート長を長くするといった技術が開発されている。これにより、不純物濃度を上げることなくショートチャネル効果を抑制することができるため、リフレッシュ特性の悪化が発生しない。
【０００５】
しかしながら、従来のトレンチゲート型トランジスタでは、ショートチャネル効果を抑制することが出来るものの、接合リーク電流の増大やゲート電圧の上昇といった問題があった。
【０００６】
そこで、特許文献１には、トレンチゲート内に立体的なＳＯＩ（Silicon ON Insulator）構造を形成し、そのシリコン層をチャネル領域として用いる半導体装置とその製造方法が提案されている。
【０００７】
すなわち、特許文献１には、活性領域にゲートトレンチを形成することにより、ＳＴＩ（Shallow Trench Isolation）の側壁に接するフィン状のシリコン薄膜を形成し、このフィン状のシリコン薄膜をトランジスタのチャネルとして用いる半導体装置およびその製造方法が記載されている。この特許文献１に記載の半導体装置によれば、立体的なＳＯＩチャネルをセルアレイトランジスタとして用いることにより、閾値電圧を小さくできると共に、キャパシタへの書き込み特性の向上ができるとしており、いわゆる完全空乏化トランジスタの一部の特性を付加できるとしている。
【特許文献１】特開２００７−１５８２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載の立体的なＳＯＩチャネルを形成する方法では、ＳＴＩ形成時のマスクを利用してゲートトレンチ加工を行ない、フィン状のＳＯＩチャネルを形成しているため、フィン状のＳＯＩチャネル形成時の加工を高精度に再現性よく行なうことが困難であるという問題があった。この結果、形成されるフィン状のＳＯＩチャネル形状の揺らぎ(高さや幅)により、トランジスタの特性がばらついてしまうという問題があった。また、ゲートトレンチの底部から開口部（半導体基板表面）まで完全空乏型のフィン状のＳＯＩチャネルを形成しているので、ソース・ドレイン間に電流が流れやすくなってしまい、トランジスタの閾値電圧の制御が困難であるという問題があった。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明は以下の構成を採用した。
すなわち、本発明の半導体装置は、少なくとも表層がシリコンからなる基板と、前記基板の表層に形成された埋め込み絶縁膜からなるＳＴＩ素子分離領域と、前記ＳＴＩ素子分離領域によって区画形成された活性領域と、前記活性領域に形成された第１ゲートトレンチと、前記第１ゲートトレンチの底部に設けられた第２ゲートトレンチと、前記第１及び第２ゲートトレンチにゲート絶縁膜を介して埋め込み形成されたゲート電極と、前記第１ゲートトレンチの幅方向両側の活性領域にイオンを注入することによって形成されたソース／ドレイン領域とを備え、前記第２ゲートトレンチと前記第２ゲートトレンチの長手方向に位置する前記ＳＴＩ素子分離領域との間に、チャネルを構成するシリコン薄膜部が設けられていることを特徴とする。
【００１０】
また、本発明の半導体装置の製造方法は、埋め込み絶縁膜からなるＳＴＩ素子分離領域によって区画形成された活性領域にシリコン窒化膜を積層し、前記シリコン窒化膜をマスクとして第１ゲートトレンチを形成する工程と、前記第１ゲートトレンチの内壁にシリコン酸化膜を積層した後、当該第１ゲートトレンチ底部のシリコン酸化膜を除去し、前記シリコン酸化膜をマスクとして第２ゲートトレンチと、前記第２ゲートトレンチの長手方向両側にシリコン薄膜部とを形成する工程と、前記第１及び第２ゲートトレンチの内壁にゲート絶縁膜を形成した後にゲート電極を形成する工程と、前記第１ゲートトレンチの幅方向両側の活性領域に、前記第１ゲートトレンチの底部よりも浅い位置までイオンを注入してソース／ドレイン領域を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１１】
以上説明したように、本発明の半導体装置によれば、第２ゲートトレンチと、この第２ゲートトレンチの長手方向に位置するＳＴＩ素子分離領域との間に、チャネルを構成するシリコン薄膜部が設けられた構成としている。そして、このシリコン薄膜部の位置、形状（高さ、幅）が高精度に制御されているため、閾値電圧が制御されて、且つ特性のばらつきが抑制された半導体装置を提供することができる。
【００１２】
また、本発明の半導体装置の製造方法によれば、第１ゲートトレンチの内壁にシリコン酸化膜を積層した後、この第１ゲートトレンチ底部のシリコン酸化膜を除去し、シリコン酸化膜をマスクとして第２ゲートトレンチと、第２ゲートトレンチの長手方向両側にシリコン薄膜部とを形成する構成としている。このため、ゲートトレンチ内に立体的なＳＯＩ構造からなるフィン状チャネルを形成する場合でも、このチャネルを構成するシリコン薄膜部の幅や高さなどの形状制御を簡便な方法によって高精度且つ再現性よく行うことができる。したがって、閾値電圧が制御されて且つ特性のばらつきが抑制された上記半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１４】
＜第１の実施形態＞
本実施の形態では、例えば半導体装置としてＤＲＡＭのメモリセルアレイ内のトレンチゲート型ＦＥＴ（Field EFFECT Transistor）に、本発明を適用した場合を例に挙げて説明する。
【００１５】
図１（ａ）に示すように、ＤＲＡＭのメモリセルには、ＳＴＩ素子分離領域３に囲まれた活性領域４が区画形成されている。また、活性領域４上を縦断するように、ワード線となるゲート電極８が配置されている。さらに、図１（ｂ）に示すように、ゲート電極８と交差する活性領域４がトレンチゲート形成領域Ｓとなっている。そして、このトレンチゲート形成領域Ｓに、例えば図２（ａ）に示すようなトレンチゲート型ＦＥＴ１が形成されている。
【００１６】
このトレンチゲート型ＦＥＴ１は、図２（ａ）に示すように、表層がシリコンからなる半導体基板２と、半導体基板２の表層に形成された埋め込み絶縁膜からなるＳＴＩ素子分離領域３と、ＳＴＩ素子分離領域３によって区画形成された活性領域４と、活性領域４に形成された第１ゲートトレンチ５と、第１ゲートトレンチの底部に設けられた第２ゲートトレンチ６と、第１及び第２ゲートトレンチ５，６にゲート絶縁膜７を介して埋め込み形成されたゲート電極８と、第１ゲートトレンチの幅方向両側の活性領域４にイオンを注入することによって形成されたソース／ドレイン領域９，９とを備えている。
【００１７】
ソース／ドレイン領域９は、図２（ａ）に示すように、第１ゲートトレンチ５の底部よりも浅い位置までイオンを注入されている。また、第２ゲートトレンチ６と、第２ゲートトレンチ６の長手方向に位置するＳＴＩ素子分離領域３との間にシリコン薄膜部１０が設けられており、このシリコン薄膜部１０がトレンチゲート型ＦＥＴ１のチャネルを構成する。
【００１８】
具体的には、シリコン薄膜部１０は、図２（ａ）及び図２（ｂ）に示すように、第２ゲートトレンチ６の底部と同じ高さから第１ゲートトレンチ５の底部と同じ高さに亘って半導体基板２の表面と垂直な方向に立設されている。すなわち、シリコン薄膜１０は、第２ゲートトレンチ６と素子分離領域３との間に沿って、第２ゲートトレンチ６と対応する幅及び高さを有している。そして、このシリコン薄膜部１０の幅は、例えば１０〜３０ｎｍ程度、高さは、例えば４０〜７０ｎｍ程度とすることが好ましい。なお、図２（ｂ）においては、ＳＴＩ素子分離領域３及びゲート絶縁膜７の図示を省略するものとする。
【００１９】
また、このトレンチゲート型ＦＥＴ１は、更に、ゲート電極８の両側面を覆うサイドウォールスペイサと、ゲート電極８上に積層されたハードマスクと、ゲート電極８、ソース／ドレイン領域９が形成された面上を覆う層間絶縁膜と、層間絶縁膜に形成されたコンタクトホールに埋め込まれたコンタクトプラグとを備えることによって、ＤＲＡＭ内のセルトランジスタを構成している。また、ＤＲＡＭ内には、周辺トランジスタや、ビット線、ワード線、容量コンタクトプラグ、キャパシタ、配線等が設けられている。
なお、図２（ａ）及び図２（ｂ）においては、上記サイドウォールスペイサと、ハードマスクと、ゲート電極８及びソース／ドレイン領域９上を覆う層間絶縁膜と、コンタクトホールに埋め込まれたコンタクトプラグと、ソース電極及びドレイン電極との図示を省略するものとする。
【００２０】
以上説明した構造により、トレンチゲート型ＦＥＴ１は、ソース領域とドレイン領域との電位差が閾値を超えたとき、第２ゲートトレンチ６と素子分離領域３との間のシリコン薄膜部１０をチャネルとして機能させることができる。
【００２１】
次に、本実施形態のトレンチゲート型ＦＥＴ１を用いたＤＲＡＭの製造方法について、図３〜図２０を参照しながら説明する。なお、図３〜図２０は、本実施形態の半導体装置の製造方法を示す工程図であり、（ａ）は、図１（ｂ）におけるＡ−Ａ’線による断面図、（ｂ）は、図１（ｂ）におけるＢ−Ｂ’線による断面図、（ｃ）は、図１（ｂ）におけるＣ−Ｃ’線による断面図、（ｄ）は、周辺回路に用いるトランジスタの断面図である。
【００２２】
上記ＤＲＡＭを製造する際は、先ず、半導体基板２にＳＴＩ素子分離領域３を形成することによって、セルアレイ領域内に複数の活性領域４を区画形成する。
【００２３】
具体的には、先ず、図３に示すように、シリコンからなる半導体基板２の表層上に、シリコン酸化膜からなるパッド酸化膜１１とシリコン窒化膜からなるフィールド窒化膜１２とを順次積層して形成する。なお、本例では、熱酸化法を用いて、厚さ約９ｎｍのパッド酸化膜１１と、ＬＰ−ＣＶＤ(Low Pressure−chemical Vapor Deposition)法を用いて、厚さ約１２０ｎｍのフィールド窒化膜１２とを成膜した。
【００２４】
このフィールド窒化膜１２は、活性領域４を覆うマスク層（図１（ａ）参照）となり、後述するＳＴＩ素子分離領域３を形成する際には、例えばシリコン酸化膜からなる埋め込み絶縁膜酸化膜のＣＭＰストッパとしても利用される。
【００２５】
次に、リソグラフィ技術及びドライエッチング技術を用いてパターニングを行う。具体的には、図１（ａ）に示されるような活性領域４の形状にフィールド窒化膜１２及びパッド酸化膜１１をパターニングし、それ以外のフィールド窒化膜１２及びパッド酸化膜１１をエッチング除去する（図３）。
【００２６】
次に、図４に示すように、パターニングされたフィールド窒化膜１２をマスクとして、半導体基板２の表層をドライエッチングによりパターニングする。これにより、半導体基板２の表層には、ＳＴＩ素子分離領域３のためのＳＴＩトレンチ１３が形成されることになる。なお、本例では、深さ約２００ｎｍのＳＴＩトレンチ１３を形成した。また、このときフィールド窒化膜１２も５０ｎｍ程度削られて、エッチング後の厚さは７０ｎｍ程度となる。
【００２７】
次に、図５に示すように、半導体基板２上にシリコン酸化膜１４を成膜しながら、このシリコン酸化膜１４をＳＴＩトレンチ１３内に埋め込み形成する。そして、フィールド窒化膜１２をストッパとして、シリコン酸化膜１４が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、フィールド窒化膜１２の表面が露出するまで平坦化を行う。なお、本例では、ＨＤＰ−ＣＶＤ(High Density Plasma−Chemical Vapor Deposition）法を用いて、シリコン酸化膜１４を成膜した。
【００２８】
次に、図６に示すように、ＣＭＰ研磨後にシリコン酸化膜１４のウェットエッチングを行い、シリコン酸化膜１４の高さを調整する。続いて、ウェットエッチングにより、フィールド窒化膜１２を除去する。これにより、ＳＴＩ素子分離領域３が形成される。なお、ＳＴＩ素子分離領域３の半導体基板２の表面上からの突き出し量（半導体基板２の表面とＳＴＩ素子分離領域３表面との高さの差）を２５ｎｍ程度となるように調整する。この突き出し量は、以下に説明する洗浄工程や酸化膜ウェットエッチ工程を経ることにより、最終的には１０ｎｍ程度となる。
【００２９】
ＳＴＩ素子分離領域３の形成後は、図示を省略するが、セル領域及び周辺領域のトランジスタのためのウェル及びチャネル形成のためのイオン注入を行い、活性化のための熱処理を行う。
【００３０】
次に、図７に示すように、シリコン窒化膜を積層してトレンチゲートマスク１５を形成する。このトレンチゲートマスク１５は、第１ゲートトレンチ５を形成するためのマスクである。本例では、１２０ｎｍ程度のトレンチゲートマスク１５を形成した。
【００３１】
次に、図８に示すように、トレンチゲートマスク１５上にレジストを塗布した後、レジストをリソグラフィ技術によりパターニングしながら、第１ゲートトレンチ５に対応した形状のレジストパターン１６を形成する。なお、この際、図８（ａ）のＡ−Ａ’断面の全て及び図８（ｃ）のＣ−Ｃ’断面の一部を除いて、レジストパターン１６からなるマスクが形成される。
【００３２】
次に、図９に示すように、ドライエッチング技術を用い、レジストパターン１６をマスクとしてトレンチゲートマスク１５をエッチングにより除去する。また、このトレンチゲートマスク１５のエッチングでは、シリコン酸化膜からなるパッド酸化膜１１がストッパとなるようなエッチング条件を用いる。なお、シリコン窒化膜からなるトレンチゲートマスク１６のドライエッチングには、テトラフロロカーボン（ＣＦ４）及びトリフロロメタン（ＣＨＦ３）を含む混合ガスプラズマによる異方性ドライエッチング法を用いる。このガスプラズマでは、パッド酸化膜１１に対するトレンチゲートマスク１５のエッチング速度比が５よりも大きくなるため、パッド酸化膜１１をストッパとしてトレンチゲートマスク１５のエッチングを停止させることができる。
【００３３】
次に、図１０に示すように、シリコン窒化膜を約２０ｎｍ程度成膜した後にエッチバック処理を行って、トレンチゲートマスク１５にサイドウォール１７を形成する。このサイドウォール１７は、図１０（ｃ）に示すＣ−Ｃ’断面方向のトレンチゲートマスク１５の開口幅を狭めるために形成される。本例では、サイドウォール１７，１７間の開口部１８の幅は、２０ｎｍ程度としている。
【００３４】
次に、図１１に示すように、サイドウォール１７をマスクとして半導体基板２をドライエッチングし、第１ゲートトレンチ５を形成する。本例では、第１ゲートトレンチ５の形成は、まず、開口部１８から露出するパッド酸化膜１１をドライエッチングする。続いて、半導体基板２を８０ｎｍ程度ドライエッチングすることにより、第１ゲートトレンチ５を形成する。このドライエッチングは、例えば、塩素（Ｃｌ２）及び臭化水素（ＨＢｒ）を少なくとも含有する混合ガスプラズマを用いて行う。
【００３５】
ここで、ＳＴＩ素子分離領域３の側面が鉛直方向に対して約３°〜１０°の範囲で半導体基板２側に傾斜しているため、図１１（ａ）に示されるＡ−Ａ’断面では、第１ゲートトレンチ５の形成と同時にシリコン薄膜部１０ａが形成される。このシリコン薄膜部１０ａは、ＳＴＩ素子分離領域３の側面に接するように２０ｎｍ程度の高さに形成される。
【００３６】
この第１ゲートトレンチ５を形成する際のドライエッチングにより、後にフィン状チャネルを構成するシリコン薄膜部１０ａの上端の位置を決定することができる。ここで、ドライエッチング条件とシリコンのエッチング速度との相関を正確に求めることができるため、ドライエッチングの時間を制御することで、高精度且つ再現性よく第１ゲートトレンチ５を所望の深さとなるように形成することができる。また、半導体基板２上には極めて多くの第１ゲートトレンチ５が形成されることになるが、半導体基板２上の第１ゲートトレンチ５の開口面積が一定であるため、全ての第１ゲートトレンチ５を所望の深さとなるように一括形成することができる。すなわち、トレンチゲート型ＦＥＴ１のフィン状チャネルを構成する複数のシリコン薄膜部１０ａの上端の位置を高精度且つ再現性よく一括形成することができる。
【００３７】
次に、図１２に示すように、第１ゲートトレンチ５の内壁の半導体基板２表面にシリコン酸化膜１９を形成する。本例では、熱酸化法を用いて、第１ゲートトレンチ５の内壁に亘って厚さ約１０ｎｍのシリコン酸化膜１９を成膜した。なお、この熱酸化には、酸素とジクロロエチレン（Ｃ２Ｈ２Ｃｌ２）との混合ガスを用いることが好ましい。このジクロロエチレンを原料ガスとする熱酸化では、第１トレンチ５の内壁の上方に形成される酸化膜の膜厚を、下方に形成される酸化膜の膜厚よりも厚く形成できる利点がある。そして、このシリコン酸化膜１９を後述する第２ゲートトレンチ６を形成する際のマスクとして用いる。
【００３８】
次に、図１３に示すように、ドライエッチング技術を用いて、シリコン酸化膜１９をエッチバックして第１トレンチゲート５の底面に形成されたシリコン酸化膜１９を除去する。これにより、第１トレンチゲート５の内壁の側面のみにシリコン酸化膜からなるサイドウォール２０が形成される。なお、図１２（ａ）に示されるＡ−Ａ’断面では、シリコン薄膜部１０の表面がこのサイドウォール２０で被覆される。
【００３９】
次に、図１４に示すように、ＳＴＩ素子分離領域３、シリコン窒化膜からなるサイドウォール１７、第１ゲートトレンチ５に形成されたサイドウォール２０をマスクとし、半導体基板２をさらにエッチングして第２ゲートトレンチ６を形成する。本例では、第２ゲートトレンチ６を、半導体基板２表面から約１３５ｎｍ程度の深さとなるように形成する。このドライエッチング条件としては、例えば、塩素（Ｃｌ２）、臭化水素（ＨＢｒ）、酸素（Ｏ２）の混合ガスプラズマによる異方性ドライエッチング法を用いる。また、混合ガスプラズマによるドライエッチングでは、半導体基板２のシリコン酸化膜に対するエッチング速度比が２０より大きくすることができるので、厚さ１０ｎｍのサイドウォール２０をマスクとして第２ゲートトレンチ６を形成することができる。
【００４０】
ここで、第２ゲートトレンチ６の形成と同時に、ＳＴＩ素子分離領域３と第２ゲートトレンチ６との間には、シリコン薄膜部１０ｂが形成される。このシリコン薄膜部１０ｂは、半導体基板２の表面と垂直な方向に延在している。また、シリコン薄膜部１０ｂは、第２ゲートトレンチ６とこの第２ゲートトレンチ６の長手方向両側のＳＴＩ素子分離領域３とに接するように一対で形成されており、トレンチ型ＦＥＴ１のフィン状チャネルを構成するシリコン薄膜部１０となる。
【００４１】
次に、図１５に示すように、シリコン窒化膜からなるトレンチゲートマスク１５及びサイドウォール１７を窒化膜ウェットエッチングにより除去し、続いてシリコン酸化膜からなるサイドウォール２０及びパッド酸化膜１１を酸化膜ウェットエッチングにより除去する。これにより、第１ゲートトレンチ５、第２ゲートトレンチ６、シリコン薄膜部１０と共に、ＳＴＩ素子分離領域３によって区画形成された活性領域４が表面に露出した状態となる。
【００４２】
ここで、トレンチゲートマスク１５及びサイドウォール１７を除去する前に、第２ゲートトレンチ６の内壁に新たに８ｎｍ程度の熱酸化膜を形成し、この熱酸化膜をスルー膜として第２ゲートトレンチ６の底部に閾値電圧（Ｖｔ）調整用のイオン注入を行うことが好ましい。この熱酸化膜は、窒化膜ウェットエッチングにおいて、半導体基板２のシリコン表面を薬液のダメージから保護する役目も果たす。
【００４３】
次に、図１６に示すように、露出した活性領域４の表面、第１ゲートトレンチ５の側壁、第２ゲートトレンチ６の内壁を酸化させることによってゲート絶縁膜７を形成する。なお、本例では、熱酸化法を用いて厚さ約５〜６ｎｍ程度のゲート絶縁膜７を形成した。
【００４４】
次に、図１７に示すように、ゲート電極８を形成する。ゲート電極８の形成は、先ず、ポリシリコン（多結晶シリコン）２１を例えばＣＶＤ法により約７０ｎｍ程度成膜する。なお、ポリシリコン２１は、成膜時にリンやボロンなどの不純物を含有させることができる。あるいは、ノンドープのポリシリコンを形成した後、イオン注入法を用いて不純物を導入してもよい。また、ゲート電極８としてボロンを多量に含んだポリシリコンを用いる場合は、ゲート絶縁膜７として用いるシリコン酸化膜にプラズマ処理などを行い、予め窒素を添加しておくことが好ましい。さらに、ポリシリコン２１は、成膜時に非晶質シリコンで成膜した後、熱処理してポリシリコンとすることもできる。
【００４５】
次に、ポリシリコン２１を成膜後、金属層として厚さ１０ｎｍの窒化タングステン（ＷＮ）と、厚さ５０ｎｍのタングステン（Ｗ）とを順次成膜する。さらに、ハードマスク２３となるシリコン窒化膜２３ａと、シリコン酸化膜とをそれぞれ、１４０ｎｍと８０ｎｍ程度成膜する。
【００４６】
次に、リソグラフィ技術及びドライエッチング技術を用いて、ゲート電極８をパターニングする。具体的には、シリコン酸化膜上に塗布したレジストをリソグラフィ技術によりパターニングしながら、ゲート電極８に対応した計上のレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクとして、シリコン酸化膜及びシリコン窒化膜２３ａをドライエッチングにより順次パターニングする。さらに、このレジストパターンをプラズマ剥離にて除去した後、パターニングされたシリコン酸化膜及びシリコン窒化膜２３ａをマスクとして、窒化タングステン及びタングステンをドライエッチングする。これにより、Ｗ／ＷＮ膜２２が形成される。なお、ドライエッチング後には、シリコン酸化膜も同時にエッチングされて消滅する。
【００４７】
次に、タングステン（Ｗ）の半導体基板２への飛散を防ぐ為に例えば１３ｎｍ程度のシリコン窒化膜を全面に形成し、エッチバック法によりＷ／ＷＮ膜２２及びシリコン窒化膜２３ａの側壁にシリコン窒化膜からなるサイドウォール２３ｂを形成する。その後、シリコン窒化膜２３ａ及びサイドウォール２３ｂからなるハードマスク２３をマスクとしてポリシリコン２１をエッチングしてゲート電極８の形状にパターニングする。これにより、図１７（ａ）及び図１７（ｃ）に示されるメモリセル領域には、第１ゲートトレンチ５及び第２ゲートトレンチ６内にポリシリコン２１が埋め込まれたトレンチゲート型ＦＥＴ１のゲート電極８が、図１７（ｄ）に示される周辺回路部には、周辺回路トランジスタのゲート電極１０８がそれぞれ形成される。
【００４８】
次に、シリコン窒化膜２３ａおよびサイドウォール２３ｂからなるハードマスク２３をマスクとして半導体基板２の表面（活性領域４）にイオン注入することによって、所望のＬＤＤ（Lightly Doped Drain）領域２４を形成する。
【００４９】
次に、図１８に示すように、半導体基板２上に、上記ハードマスク２３として用いた同種の絶縁膜（ここではシリコン窒化膜）を形成し、異方性エッチングを用いてシリコン窒化膜をエッチバックする。これにより、サイドウォール２３ｂ及びゲート電極８の両側面にシリコン窒化膜が残存し、この残存したシリコン窒化膜によってサイドウォールスペイサ２５が形成される。なお、本例では、ＬＰ−ＣＶＤ法を用いて、厚さ約４０ｎｍのシリコン窒化膜を成膜し、最終的にサイドウォールスペイサ２５の厚さは３０ｎｍ程度とした。
【００５０】
その後、周辺回路部の周辺回路トランジスタのソース／ドレイン領域１０９へのイオン注入を行なう。
【００５１】
次に、図１９に示すように、半導体基板２上の全面を覆うように、ＢＰＳＧ膜（BoroPhospho Silicate Glass）とＴＥＯＳ−ＮＳＧ膜からなる第１の層間絶縁膜２６を形成する。なお、本例では、ＣＶＤ法によりＢＰＳＧ膜を６００ｎｍ〜７００ｎｍ程度成膜した後、８００℃のリフローとＣＭＰ技術により、このＢＰＳＧ膜の表面の平坦化を行い、その上にＴＥＯＳ−ＮＳＧ膜を２００ｎｍ程度成膜する。
【００５２】
次に、図２０に示すように、第１の層間絶縁膜２６を貫通して半導体基板２上に到達するコンタクトホール２７を形成する。コンタクトホール２７は、ドライエッチング法により、半導体基板２の表面に到達した時点でドライエッチングをストップする。
【００５３】
その後、コンタクトホール２７を通して半導体基板２の表面（活性領域４）にリンやヒ素の注入を行うことによって、ソース／ドレイン領域９を形成する。なお、本例では、リンの注入条件を２０ｋｅＶの加速エネルギーでドープ量を５．０×１０１２ｃｍ−３程度とし、ヒ素の注入条件を同じく１０ｋｅＶで１．０×１０１３ｃｍ−３程度とした。これにより、第１ゲートトレンチ５の底部よりも浅い位置に接合部を有するソース／ドレイン領域９を形成することができる。なお、フィン状のチャネルを構成するシリコン薄膜部１０は、上記ソース／ドレイン領域９とは対向しない位置関係となる。
【００５４】
以上の工程により、ＳＴＩ素子分離領域３と第２ゲートトレンチ６との間に形成されたシリコン薄膜部１０がチャネルを構成するトレンチゲート型ＦＥＴ１を製造することができる。
【００５５】
そして、ソース／ドレイン領域９を形成した後、リンをドープしたアモルファスシリコン膜をコンタクトホール２７内に充填しながら第１の層間絶縁膜２６上に堆積する。その後、ドライエッチング法やＣＭＰ法を用いて、第１の層間絶縁膜２６上のアモルファスシリコン膜のみを除去することにより、コンタクトプラグ２８を形成する。なお、アモルファスシリコン膜中の不純物濃度は、１．０×１０２０〜４．５×１０２０ｃｍ−３とする。
【００５６】
また、コンタクトプラグ２８を形成した後、このコンタクトプラグ２８中の不純物を活性化するための熱処理を行なう。なお、コンタクトプラグ２８には、Ｗなどの高融点金属を用いることもできる。ここで、コンタクトプラグ２８に高融点金属を用いる場合には、高融点金属と半導体基板２の活性領域４との間にＴｉＮなどのバリアメタルを形成しておく必要がある。また、半導体基板２の表面からバリアメタル部を離す為には、コンタクトホール２７を形成した後、予め半導体基板２の表面に選択エピタキシャル成長シリコン膜を形成しておくことが好ましい。
【００５７】
その後、周知の方法を用いて周辺回路トランジスタのコンタクトプラグの形成、ビット線の形成、キャパシタおよび配線（Ａｌ，Ｃｕ）等を形成し、セルアレイトランジスタとしてゲートトレンチ内に一対のフィン状のチャネルを有するＤＲＡＭを作成することができる。
【００５８】
以上説明したように、本実施形態のトレンチゲート型ＦＥＴ１によれば、第２ゲートトレンチ６と、この第２ゲートトレンチ６の長手方向に位置するＳＴＩ素子分離領域３との間に、チャネルを構成するシリコン薄膜部１０，１０が設けられた構成となっている。そして、このシリコン薄膜部１０，１０の位置、形状（高さ、幅）が高精度に制御されているため、閾値電圧が制御されて、且つ特性のばらつきが抑制されたトレンチゲート型ＦＥＴ１を提供することができる。
【００５９】
本実施形態のトレンチゲート型ＦＥＴ１の製造方法によれば、第１ゲートトレンチ５を形成した後、この第１ゲートトレンチ５の側壁にシリコン酸化膜からなるサイドウォール２０を形成し、このサイドウォール２０をマスクとして第２ゲートトレンチ６を形成することにより、第２ゲートトレンチ６とＳＴＩ素子分離領域３との間に挟まれたシリコン薄膜部１０を形成している。このように、第１及び第２ゲートトレンチ５，６の形成に、制御性に優れたドライエッチング法を用いているのでチャネルを構成するシリコン薄膜部１０，１０を所望の高さに容易に制御することができる。
【００６０】
また、膜厚制御性に優れた熱酸化法で形成したシリコン酸化膜１９からサイドウォール２０を形成し、このサイドウォール２０をマスクとして第２ゲートトレンチ６を形成しているため、サイドウォール２０（シリコン酸化膜１９）の膜厚を高精度に制御することが可能となる。これにより所望のフィン状のチャネルとなるようにシリコン薄膜部１０，１０の幅を制御することができる。
【００６１】
したがって、形成される位置、高さおよび幅が制御されたシリコン薄膜部１０を高精度に、且つ再現性よく形成することが可能となる。また、フィン状のチャネルを構成するシリコン薄膜部１０をゲートトレンチ内の下方（すなわち、第２ゲートトレンチ６の側部）に形成し、上方（すなわち、第１ゲートトレンチ５の側部）には形成されないように制御できるので、閾値電圧など特性制御が容易になり、性能のバラツキが抑制されたトランジスタを有する半導体装置を製造することができる。
【００６２】
さらに、本実施形態のトレンチゲート型ＦＥＴ１の製造方法によれば、第１及び第２トレンチゲート５，６の側面及び底面をチャネルとして使用し、チャネル幅を確保することができる。これにより、チャネル抵抗低減による書き込み電流を確保することができる。
更にまた、第１及び第２トレンチゲート５，６の側面のチャネル領域を薄くかつ高くすることにより、チャネル領域の一部を完全乏化させることができる。このため、サブスレッショールド特性の優れた（Ｉｏｆｆ低減、Ｓ値改善）トランジスタを作成することができる。すなわち、従来のトレンチゲートの場合よりもＶｔ及びＳ値のばらつきを抑えることが出来る。
【００６３】
ここで、図２１は、本発明の半導体装置の製造方法により作成したトランジスタの電流−電圧特性を示している。図２１中の（ａ）は本発明を適用したトランジスタの特性プロファイル、（ｂ）はフィン状チャネルのない従来の単純トレンチ型のトランジスタの場合の特性プロファイルである。また、図２１中の（ａ）及び（ｂ）は、ソース／ドレイン間に１．０Ｖの電圧を印加した状態におけるドレイン電流（Ｉｄ）のゲート電圧（Ｖｇ）依存性である。なお、特性プロファイルの直線部の傾きがサブスレッショールド係数（Ｓ係数）であり、このＳ係数が小さいほうが電流−電圧特性が優れたものとなっている。
【００６４】
図２１に示すように、本発明を適用した特性プロファイル（ａ）のＳ係数は、８３ｍＶ／ｄｅｃａｄｅであるのに対し、従来技術の特性プロファイル（ｂ）のＳ係数は、９３ｍＶ／ｄｅｃａｄｅであった。これにより、本発明を適用したトランジスタは、Ｓ係数が大幅に改善されていることが確認された。
【００６５】
＜第２の実施形態＞
次に、本発明を適用した第２の実施形態について説明する。本実施形態では、第１の実施形態のトレンチゲート型ＦＥＴ１の製造方法とは異なる構成となっている。このため、図２２〜図２４を用いて本実施形態の半導体装置の製造方法について説明する。したがって、本実施形態の半導体装置の製造方法については、第１の実施形態と同一の構成部分については同じ符号を付すると共に説明を省略する。
【００６６】
本実施形態のトレンチゲート型ＦＥＴ１の製造方法では、図１２に示すように熱酸化によるシリコン酸化膜１９の形成に代えて、ＣＶＤを用いてシリコン酸化膜を形成する構成となっている。したがって、図１１に示される第１ゲートトレンチ５を形成する工程までは第１の実施形態と同一であるため、説明を省略する。
【００６７】
図２２に示すように、第１ゲートトレンチ５を形成した後、表面全面に厚さ２０ｎｍのシリコン酸化膜２９をＣＶＤ法により堆積する。より具体的には、ＴＥＯＳを原料とするプラズマＣＶＤ法、モノシラン（ＳｉＨ４）あるいはジクロロシラン（ＳｉＨ２Ｃｌ２）と一酸化二窒素（Ｎ２Ｏ）とを原料とする熱ＣＶＤ法などを用いることができる。また、数ｎｍ程度熱酸化膜を形成した後に、上記ＣＶＤ法で形成するシリコン酸化膜２９を積層してもよい。ここで、ＣＶＤ法は、気相からの反応分子の堆積により膜を形成するので、半導体基板２の表面のシリコンが酸化によって消費されることがなく、いずれの領域にも均一な厚さを有するシリコン酸化膜２９の形成が可能となる。
【００６８】
次に、図２３に示すように、ドライエッチング法を用いてシリコン酸化膜２９をエッチバックして、メモリセルアレイ領域の表面及び第１ゲートトレンチ５の底部に形成されているシリコン酸化膜２９を除去する。これにより、第１ゲートトレンチ５の側壁にサイドウォール３０を形成する。
【００６９】
次に、図２４に示すように、サイドウォール３０をマスクとしてドライエッチングを行い、第２ゲートトレンチ６を形成する。このドライエッチングには、第１の実施形態と同様に、例えば、Ｃｌ２、ＨＢｒ、Ｏ２の混合ガスプラズマを用いることができる。これにより、サイドウォール３０から露出しているシリコンからなる半導体基板２の、シリコン酸化膜からなるサイドウォール３０に対するエッチング速度比を２０以上とすることができる。
なお、以降の工程は、第１の実施形態と同様の構成となる。
【００７０】
本実施形態の半導体装置の製造方法によれば、第１ゲートトレンチ５の側壁に形成するサイドウォール３０を、ＣＶＤ法を用いて形成したシリコン酸化膜２９から形成しているため、第１ゲートトレンチ５の開口部までサイドウォール１３を形成することができる。これにより、第２ゲートトレンチ６を形成する際のドライエッチングのマスクとしての厚さを実質的に厚くすることができるため、第１の実施形態の場合に比べてさらに加工精度を向上させることができる。
【００７１】
また、ＣＶＤ法で堆積するシリコン酸化膜２９は、熱酸化法で形成する酸化膜１９とは異なり、シリコン酸化膜の形成時に半導体基板２の表面のシリコンを消費することがない。すなわち、熱酸化によりシリコン酸化膜を形成する場合は、第１ゲートトレンチ５の内壁に存在するシリコンによって形成可能な膜厚に制約が生じるが、ＣＶＤ法を用いてシリコン酸化膜を形成する場合は、第１ゲートトレンチ５が埋まらない限り、堆積する膜厚が制限されるおそれはない。したがって、サイドウォール３０を所望の膜厚に設定することが可能である。すなわち、フィン状のチャネルを構成するシリコン薄膜部１０の幅を任意に制御することができる。
【００７２】
一例として、サイドウォール３０を厚く堆積すると第２ゲートトレンチ６の開口幅が狭くなり、結果的に、チャネル部となる第２ゲートトレンチ６の底面の面積を縮小することができる。その結果、シリコン薄膜部１０，１０のみが支配的なチャネル部となり、トレンチゲート型ＦＥＴ１の特性は、完全空乏化トランジスタの特性に近くなる。これにより、閾値電圧やＳ係数値といった特性値のバラツキをさらに低減することが可能となる。
【図面の簡単な説明】
【００７３】
【図１】図１は、本発明の半導体装置を説明するための図であり、図１（ａ）は、ＤＲＡＭのセルアレイレイアウトを示す平面図であり、図１（ｂ）は、トレンチゲート形成領域の拡大平面図である。
【図２】図２は、本発明を適用したトレンチゲート型ＦＥＴの一例を示す斜視図であり、図２（ａ）は断面図であり、図２（ｂ）はシリコン薄膜部を説明するための斜視図である。
【図３】図３は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図４】図４は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図５】図５は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図６】図６は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図７】図７は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図８】図８は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図９】図９は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図１０】図１０は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図１１】図１１は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図１２】図１２は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図１３】図１３は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図１４】図１４は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図１５】図１５は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図１６】図１６は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図１７】図１７は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図１８】図１８は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図１９】図１９は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図２０】図２０は、本発明を適用した第１実施形態のＤＲＡＭの製造工程を順に示す図である。
【図２１】図２１は、本発明のトレンチゲート型ＦＥＴの電流−電圧特性を示す図であり、図２１（ａ）は本発明のトレンチゲート型ＦＥＴの特性プロファイルであり、図２１（ｂ）は従来の単純トレンチ型トランジスタの特性プロファイルである。
【図２２】図２２は、本発明を適用した第２実施形態のＤＲＡＭの製造工程を順に示す図である。
【図２３】図２３は、本発明を適用した第２実施形態のＤＲＡＭの製造工程を順に示す図である。
【図２４】図２４は、本発明を適用した第２実施形態のＤＲＡＭの製造工程を順に示す図である。
【符号の説明】
【００７４】
１…トレンチゲート型ＦＥＴ（半導体装置）、２…半導体基板（基板）、３…ＳＴＩ素子分離領域、４…活性領域、５…第１ゲートトレンチ、６…第２ゲートトレンチ、７…ゲート絶縁膜、８…ゲート電極、９…ソース／ドレイン領域、１０…シリコン薄膜部、１１…パッド酸化膜、１２…フィールド窒化膜、１３…ＳＴＩトレンチ、１４…シリコン酸化膜、１５…トレンチゲートマスク、１６…レジストパターン、１７…サイドウォール、１８…開口部、１９…シリコン酸化膜、２０…サイドウォール、２１…ポリシリコン、２２…Ｗ／ＷＮ膜、２３…ハードマスク、２４…ＬＤＤ領域、２５…サイドウォールスペイサ、２６…第１の層間絶縁膜、２７…コンタクトホール、２８…コンタクトプラグ、２９…シリコン酸化膜、３０…サイドウォール、１０８…ゲート電極、１０９…ソース／ドレイン領域、Ｓ…トレンチゲート形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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