(57)【要約】      （修正有）【課題】光電変換装置において、イオン注入の回数を低減する。【解決手段】複数の素子分離部７を形成する第１の工程と、前記複数の素子分離部のそれぞれの上に配され前記複数の素子分離部の間に開口を有するレジストパターンを前記半導体基板の上に形成する第２の工程と、前記半導体基板における前記素子分離部の下に配された第１の領域６と、前記半導体基板における前記複数の素子分離部の間の前記第１の領域より深い位置に配された第２の領域８と、前記半導体基板における前記第１の領域と前記第２の領域とを接続するように配された第３の領域９とを含む半導体領域を形成する第３の工程と、前記光電変換部を形成すべき領域に前記第１導電型と反対導電型である第２導電型の不純物イオンを前記半導体基板に注入することにより、前記光電変換部における電荷蓄積領域となる第４の領域３ａを前記第３の領域より浅い位置に形成する第４の工程とを備える。【選択図】図２
2010219352.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、複数の光電変換部をそれぞれ分離すべき複数の素子分離部を形成する第１の工程と、
前記複数の素子分離部のそれぞれの上に配され、前記複数の素子分離部の間に開口を有するレジストパターンを前記半導体基板の上に形成する第２の工程と、
前記レジストパターンを通して第１導電型の不純物イオンを前記半導体基板に注入することにより、前記半導体基板における前記素子分離部の下に配された第１の領域と、前記半導体基板における前記複数の素子分離部の間の前記第１の領域より深い位置に配された第２の領域と、前記半導体基板における前記第１の領域と前記第２の領域とを接続するように配された第３の領域とを含む半導体領域を形成する第３の工程と、
前記光電変換部を形成すべき領域に前記第１導電型と反対導電型である第２導電型の不純物イオンを前記半導体基板に注入することにより、前記光電変換部における電荷蓄積領域となる第４の領域を前記第３の領域より浅い位置に形成する第４の工程と、
を備えたことを特徴とする光電変換装置の製造方法。
【請求項２】
前記第２の工程では、前記レジストパターンの側面が、前記半導体基板に近づくに従って前記素子分離部の中心を通る法線から離れるように傾斜した面を含むように、前記レジストパターンを形成する
ことを特徴とする請求項１に記載の光電変換装置の製造方法。
【請求項３】
前記第２の工程では、レジストをパターニングし、パターニングされたレジストを熱処理することにより、前記レジストパターンの側面が前記傾斜した面を含むように、前記レジストパターンを形成する
ことを特徴とする請求項２に記載の光電変換装置の製造方法。
【請求項４】
前記光電変換装置は、前記光電変換部をそれぞれ含む複数の画素が配列される画素配列領域と、前記複数の画素を制御する制御回路が配される周辺領域とを有し、
前記第２の工程では、前記画素配列領域に前記レジストパターンを形成するとともに、前記周辺領域の前記半導体基板を覆う前記レジストパターンより厚い第２のレジストパターンを形成し、
前記第３の工程では、前記第２のレジストパターンによって前記周辺領域の前記半導体基板に前記第１導電型の不純物イオンが注入されない
ことを特徴とする請求項１から３のいずれか１項に記載の光電変換装置の製造方法。
【請求項５】
半導体基板に配された複数の光電変換部と、
前記複数の光電変換部を分離するように前記半導体基板にそれぞれ配された複数の素子分離部と、
前記半導体基板における前記素子分離部の下に配された第１導電型の第１の領域と、
前記半導体基板における前記複数の素子分離部の間の前記第１の領域より深い位置に配された前記第１導電型の第２の領域と、
前記半導体基板における前記素子分離部の下方に配され、前記第１の領域と前記第２の領域とを接続するように延びた前記第１導電型の第３の領域と、
を備え、
前記複数の光電変換部のそれぞれは、前記第２の領域より浅い位置に、電荷蓄積領域となる、前記第１導電型と反対導電型である第２導電型の第４の領域を含み、
前記第３の領域は、前記半導体基板の表面から離れるに従って前記素子分離部の中心を通る法線から離れるように傾斜して延びている
ことを特徴とする光電変換装置。
【請求項６】
請求項５に記載の光電変換装置と、
前記光電変換装置の撮像面へ像を形成する光学系と、
前記光電変換装置から出力された信号を処理して画像データを生成する信号処理部と、
を備えたことを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置の製造方法、光電変換装置、及び撮像システムに関する。
【背景技術】
【０００２】
ＣＭＯＳ型の光電変換装置は、近年一眼レフカメラや携帯電話用カメラモジュールなどの光電変換装置として急激に普及してきている。光電変換装置は、画素配列における画素数の増大が進んだ結果、１画素の寸法が２ミクロン以下に縮小してきている。１画素の寸法が縮小すると、画素中の受光素子で発生した電荷が隣接する別の画素の受光素子にもれこむ混色や、強い入射光により過剰に発生した電荷が隣接する画素の受光素子にもれこむブルーミングと呼ばれる現象が顕著になる。
【０００３】
特許文献１では、ＬＯＣＯＳ型の分離層を形成した後に、エネルギーの異なる複数回のイオン注入を行うことにより、分離層の下における異なる深さに複数のＰ＋ガード層を形成している。これにより、特許文献１によれば、フォトダイオードで発生した電荷が、隣接するフォトダイオードへ洩れ込むことを防止できるので、ブルーミングや混色を防止できるとされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２４９０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、複数回のイオン注入を行うことにより半導体基板に複数のＰ＋ガード層を形成している。このような製造方法では、電荷に対するポテンシャルバリアを規定する半導体領域を形成するために複数回のイオン注入を行うので、全体として半導体基板に対する注入量が増える。このため、熱処理による水平方向の不純物の拡散量が増加することにより、フォトダイオードの電荷蓄積領域が狭くなる傾向にあり、感度及び飽和電荷量が低減してしまう可能性がある。
【０００６】
本発明の目的は、光電変換装置において、電荷に対するポテンシャルバリアを規定する半導体領域を半導体基板に形成するためのイオン注入の回数を低減することにある。
【課題を解決するための手段】
【０００７】
本発明の第１側面に係る光電変換装置の製造方法は、半導体基板に、複数の光電変換部をそれぞれ分離すべき複数の素子分離部を形成する第１の工程と、前記複数の素子分離部のそれぞれの上に配され前記複数の素子分離部の間に開口を有するレジストパターンを前記半導体基板の上に形成する第２の工程と、前記レジストパターンを通して第１導電型の不純物イオンを前記半導体基板に注入することにより、前記半導体基板における前記素子分離部の下に配された第１の領域と、前記半導体基板における前記複数の素子分離部の間の前記第１の領域より深い位置に配された第２の領域と、前記半導体基板における前記第１の領域と前記第２の領域とを接続するように配された第３の領域とを含む半導体領域を形成する第３の工程と、前記光電変換部を形成すべき領域に前記第１導電型と反対導電型である第２導電型の不純物イオンを前記半導体基板に注入することにより、前記光電変換部における電荷蓄積領域となる第４の領域を前記第３の領域より浅い位置に形成する第４の工程とを備えたことを特徴とする。
【０００８】
本発明の第２側面に係る光電変換装置は、半導体基板に配された複数の光電変換部と、前記複数の光電変換部を分離するように前記半導体基板にそれぞれ配された複数の素子分離部と、前記半導体基板における前記素子分離部の下に配された第１導電型の第１の領域と、前記半導体基板における前記複数の素子分離部の間の前記第１の領域より深い位置に配された前記第１導電型の第２の領域と、前記半導体基板における前記素子分離部の下方に配され、前記第１の領域と前記第２の領域とを接続するように延びた前記第１導電型の第３の領域とを備え、前記複数の光電変換部のそれぞれは、前記第２の領域より浅い位置に、電荷蓄積領域となる、前記第１導電型と反対導電型である第２導電型の第４の領域を含み、前記第３の領域は、前記半導体基板の表面から離れるに従って前記素子分離部の中心を通る法線から離れるように傾斜して延びていることを特徴とする。
【０００９】
本発明の第３側面に係る撮像システムは、本発明の第２側面に係る光電変換装置と、前記光電変換装置の撮像面へ像を形成する光学系と、前記光電変換装置から出力された信号を処理して画像データを生成する信号処理部とを備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、光電変換装置において、電荷に対するポテンシャルバリアを規定する半導体領域を半導体基板に形成するためのイオン注入の回数を低減することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係る光電変換装置１００の断面構成を示す図。
【図２】本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図。
【図３】第１実施形態に係る光電変換装置を適用した撮像システムの構成図。
【図４】本発明の第２実施形態に係る光電変換装置２００の断面構成及び製造方法を示す断面図。
【図５】本発明の第３実施形態に係る光電変換装置３００の断面構成及び製造方法を示す断面図。
【発明を実施するための形態】
【００１２】
本発明の第１実施形態に係る光電変換装置１００を、図１を用いて説明する。図１は、本発明の第１実施形態に係る光電変換装置１００の断面構成を示す図である。
【００１３】
光電変換装置１００は、画素配列領域ＰＡＲ及び周辺回路領域（周辺領域）ＰＣＲを有する。画素配列領域ＰＡＲには、複数の画素Ｐ１，Ｐ２が配列されている。周辺回路領域ＰＣＲ（図５参照）には、複数の画素Ｐ１，Ｐ２を制御するための制御回路が配されている。制御回路は、例えば、画素配列ＰＡにおける信号を読み出すべき画素を選択するためのシフトレジスタを含む走査回路、画素から読み出された信号を保持する容量を含む保持回路、画素から読み出された信号を増幅するゲイン回路等を含む。
【００１４】
光電変換装置１００は、複数の光電変換部３、複数の素子分離部７、複数の第１の領域６、複数の第２の領域８、及び複数の第３の領域９を備える。
【００１５】
複数の光電変換部３（３１，３２）は、半導体基板ＳＢのウエル領域２に配されている。複数の光電変換部３は、それぞれ、電荷を蓄積するための電荷蓄積領域となる第４の領域３ａと、第４の領域３ａを保護するための保護層３ｂとを含む。第４の領域３ａは、第２の領域８より浅い位置に配されている。保護層３ｂは、第１導電型（例えば、Ｐ型）の不純物を高濃度に含む。第４の領域３ａは、第１導電型と反対導電型である第２導電型（例えば、Ｎ型）の不純物を高濃度に含む半導体領域である。
【００１６】
なお、ウエル領域２は、第１導電型（例えば、Ｐ型）の不純物を低濃度に含む。ウエル領域２は第２導電型の不純物を第４の領域３ａよりも低濃度に含む領域であってもよい。半導体基板ＳＢのウエル領域２の上には、光電変換部３に隣接した位置に、ゲート電極４が配されている。半導体基板ＳＢのウエル領域２には、ゲート電極４の光電変換部３と反対側に隣接した位置にフローティングディフュージョンとなる半導体領域５が配されている。
【００１７】
複数の素子分離部７（７１，７２，７３）は、それぞれ、複数の光電変換部３を分離するように半導体基板ＳＢに配されている。例えば、素子分離部７２は、光電変換部３１と光電変換部３２とを分離している。素子分離部７は、例えば、絶縁膜で形成されている。素子分離部７は、ＬＯＣＯＳ型の構造であっても良いし、ＳＴＩ型の構造であっても良い。
【００１８】
複数の第１の領域６（６１，６２，６３）は、それぞれ、半導体基板ＳＢにおける素子分離部７の下に配されている。例えば、第１の領域６１は、半導体基板ＳＢにおける素子分離部７１の下に配されている。例えば、第１の領域６２は、半導体基板ＳＢにおける素子分離部７２の下に配されている。例えば、第１の領域６３は、半導体基板ＳＢにおける素子分離部７３の下に配されている。また、第１の領域６は、第１導電型（例えば、Ｐ型）の不純物を高濃度に含む半導体領域である。これにより、第１の領域６は、第２導電型（例えば、Ｎ型）に対応した電荷（例えば、電子の負電荷）に対するポテンシャルバリアを規定する。第１の領域６は、ウエル領域２を下地領域１から電気的に分離している。下地領域１は、第２導電型（例えば、Ｎ型）の不純物を低濃度に含む。下地領域１は、第２導電型（例えば、Ｎ型）の不純物を低濃度に含む領域であってもよい。
【００１９】
複数の第２の領域８（８１，８２）は、それぞれ、半導体基板ＳＢにおける複数の素子分離部７の間の第１の領域６より深い位置に配されている。例えば、第２の領域８１は、半導体基板ＳＢにおける素子分離部７１と素子分離部７２との間の第１の領域６１より深い位置に配されている。例えば、第２の領域８２は、半導体基板ＳＢにおける素子分離部７２と素子分離部７３との間の第１の領域６２より深い位置に配されている。また、第２の領域８は、第１導電型（例えば、Ｐ型）の不純物を高濃度に含む半導体領域である。これにより、第２の領域８は、第２導電型（例えば、Ｎ型）に対応した電荷（例えば、電子の負電荷）に対するポテンシャルバリアを規定する。第２の領域８は、ウエル領域２を下地領域１から電気的に分離している。
【００２０】
複数の第３の領域９（９１，９２，９３，９４）は、それぞれ、半導体基板ＳＢにおける素子分離部７の下方に配され、第１の領域６と第２の領域８とを接続するように延びている。例えば、第３の領域９１は、半導体基板ＳＢにおける素子分離部７１の下方に配され、第１の領域６１と第２の領域８１とを接続するように延びている。例えば、第３の領域９２は、半導体基板ＳＢにおける素子分離部７２の下方に配され、第１の領域６２と第２の領域８１とを接続するように延びている。例えば、第３の領域９３は、半導体基板ＳＢにおける素子分離部７２の下方に配され、第１の領域６２と第２の領域８２とを接続するように延びている。例えば、第３の領域９４は、半導体基板ＳＢにおける素子分離部７３の下方に配され、第１の領域６３と第２の領域８２とを接続するように延びている。すなわち、第１の領域６、第３の領域９、及び第２の領域８がウエル領域２を囲むように連続した半導体領域を形成しているので、光電変換部３で発生した電荷が隣接する光電変換部３へ漏れ出すことを確実に低減できる。この結果、ブルーミングや混色を抑制できる。
【００２１】
また、第３の領域９は、第１導電型（例えば、Ｐ型）の不純物を高濃度に含む半導体領域である。これにより、第３の領域９は、第２導電型（例えば、Ｎ型）に対応した電荷（例えば、電子の負電荷）に対するポテンシャルバリアを規定する。第３の領域９は、ウエル領域２を下地領域１から電気的に分離している。
【００２２】
さらに、第３の領域９は、半導体基板ＳＢの表面ＳＢａから離れるに従って素子分離部７の中心を通る法線ＰＬから離れるように傾斜して延びている。第３の領域９の幅は、深さ方向においてほぼ一定である。また、第３の領域９のポテンシャルの最大値は、第２の領域８のポテンシャルの最大値とほぼ等しく、第３の領域９と第２の領域８とは連続して配されている。これにより、深さ方向におけるポテンシャルバリアの高さのばらつきを低減できる。
【００２３】
次に、本発明の第１実施形態に係る光電変換装置１００の製造方法を、図２を用いて説明する。図２は、本発明の第１実施形態に係る光電変換装置１００の製造方法を示す工程断面図である。
【００２４】
図２の２Ａに示す工程（第１の工程）では、半導体基板ＳＢに、複数の光電変換部３をそれぞれ分離すべき複数の素子分離部７を形成する。
【００２５】
図２の２Ｂに示す工程（第２の工程）では、複数の素子分離部７のそれぞれの上に配され複数の素子分離部７の間に開口を有するレジストパターンＲＰを半導体基板ＳＢの上に形成する。具体的には、半導体基板ＳＢの上にレジストを塗布して、複数の素子分離部７のそれぞれの上に島状の残るようにパターニングすることにより、レジストパターンＲＰを形成する。
【００２６】
図２の２Ｃに示す工程（第３の工程）では、レジストパターンＲＰを通して第１導電型（例えば、Ｐ型）の不純物イオン（例えば、ボロンイオン）を半導体基板ＳＢに注入する。これにより、第１の領域６と第２の領域８と第３の領域９とを含む半導体領域を形成する。第１の領域６は、半導体基板ＳＢにおける素子分離部７の下に配されている。第２の領域８は、半導体基板における複数の素子分離部７の間の第１の領域６より深い位置に配されている。第３の領域９は、半導体基板ＳＢにおける第１の領域６と第２の領域８とを接続するように配されている。このとき、第１導電型（例えば、Ｐ型）の不純物を低濃度で含むウエル領域２も同時に形成してもよい。これにより、プロセス上の工程負荷を軽減することが可能である。
【００２７】
ここで、上述のレジストパターンＲＰは、不純物イオンが貫通できるように薄く形成する。この時、イオン注入によって形成される不純物濃度の深さ方向におけるピーク位置は、イオン注入の際にマスクとなるレジストパターンＲＰの厚さにより変化する。例えば、マスクとなるレジストパターンＲＰの厚さが非常に薄い場合には、不純物イオンがレジストパターンＲＰを貫通して半導体基板内の深い位置に不純物濃度のピーク位置が形成される。マスクとなるレジストパターンＲＰの厚さが非常に厚い場合には、不純物イオンがレジストパターンＲＰを貫通しないか、貫通しても半導体基板内の浅い位置に不純物濃度のピーク位置が形成される。本実施形態では、マスクとなるレジストパターンＲＰの厚さを、イオン注入の際にレジストパターンＲＰを貫通した不純物イオンが素子分離部７の下まで到達する厚さとしている。
【００２８】
また、この工程では、レジストパターンＲＰの側面ＲＰａが、半導体基板ＳＢに近づくに従って７素子分離部の中心を通る法線ＰＬから離れるように傾斜した面を含むように、レジストパターンＲＰを形成する。例えば、半導体基板ＳＢの上にレジストを塗布して、傾斜した面を形成するようにレジストを露光し潜像を形成した後、現像することにより、レジストパターンを形成することが出来る。また、現像されたレジストを多少等方的にエッチングしてもよい。これにより、傾斜した面を含む側面ＲＰａを有したレジストパターンＲＰを形成することができる。このため、イオン注入を行うと不純物濃度の深さ方向におけるピーク位置はテーパー形状に応じて半導体基板ＳＢ内で連続的に変化して形成される。すなわち、第１の領域６、第３の領域９、及び第２の領域８がウエル領域２を囲むように連続した半導体領域を形成しているので、光電変換部３で発生した電荷が隣接する光電変換部３へ漏れ出すことを確実に低減できる。この結果、ブルーミングや混色を抑制できる。
【００２９】
また、第３の領域９は、半導体基板ＳＢの表面ＳＢａから離れるに従って素子分離部７の中心を通る法線ＰＬから離れるように傾斜して延びるように（テーパー形状に）形成されている。第３の領域９の幅は、深さ方向においてほぼ一定である。また、第３の領域９のポテンシャルの最大値は、第２の領域８のポテンシャルの最大値とほぼ等しく、第３の領域９と第２の領域８とは連続して配されている。これにより、深さ方向におけるポテンシャルバリアの高さのばらつきを低減できる。
【００３０】
図２の２Ｄに示す工程（第４の工程）では、ゲート電極４を形成する。その後、ゲート電極４をマスクとして光電変換部３を形成すべき領域に第２導電型の不純物イオンを半導体基板ＳＢに注入することにより、光電変換部３における電荷蓄積領域となる第４の領域３ａを第３の領域８より浅い位置に形成する。さらに、第２のレジストパターン（図示せず）をマスクとして光電変換部３を形成すべき領域に第１導電型の不純物イオンを半導体基板ＳＢに注入することにより、第４の領域３ａの上に保護層３ｂを形成する。これにより、第４の領域３ａと保護層３ｂとを含む光電変換部３が形成される。また、ゲート電極４をマスクとして第２導電型の不純物イオンを半導体基板ＳＢに注入することにより、フローティングディフュージョンとなる第２導電型の半導体領域５を形成する。
【００３１】
本実施形態では、ウエル領域２を囲うように半導体基板ＳＢ内に略一定の幅で連続的に延びた第１の領域６、第３の領域９、及び第２の領域８を１回の注入工程で形成する。これにより、イオン注入の回数を増やすこと無く、ポテンシャルバリアの高さのばらつきが少なく、連続したポテンシャルバリアとなる半導体領域を形成できる。したがって、光電変換装置において、電荷に対するポテンシャルバリアを規定する半導体領域を半導体基板に形成するためのイオン注入の回数を低減することができる。この結果、全体として半導体基板に対する注入量を減らすことができる。これにより、光電変換部の電荷を蓄積するための領域（電荷蓄積領域及びウエル領域）を広く確保できるので、感度及び飽和電荷量を向上できる。
【００３２】
また、複数の光電変換部の間に半導体領域を形成する際に厚いレジスト膜を必要としないため、加工パターンの微細化が容易である。
【００３３】
次に、本発明の光電変換装置を適用した撮像システムの一例を図３に示す。
【００３４】
撮像システム９０は、図３に示すように、主として、光学系、撮像装置１０８６及び信号処理部を備える。光学系は、主として、シャッター１０９１、レンズ１０９２及び絞り１０９３を備える。撮像装置１０８６は、光電変換装置１００を含む。信号処理部は、主として、撮像信号処理回路１０９５、Ａ／Ｄ変換器１０９６、画像信号処理部１０９７、メモリ部１０８７、外部Ｉ／Ｆ部１０８９、タイミング発生部１０９８、全体制御・演算部１０９９、記録媒体１０８８及び記録媒体制御Ｉ／Ｆ部１０９４を備える。なお、信号処理部は、記録媒体１０８８を備えなくても良い。
【００３５】
シャッター１０９１は、光路上においてレンズ１０９２の手前に設けられ、露出を制御する。
【００３６】
レンズ１０９２は、入射した光を屈折させて、撮像装置１０８６の光電変換装置１００の撮像面に被写体の像を形成する。
【００３７】
絞り１０９３は、光路上においてレンズ１０９２と光電変換装置１００との間に設けられ、レンズ１０９２を通過後に光電変換装置１００へ導かれる光の量を調節する。
【００３８】
撮像装置１０８６の光電変換装置１００は、光電変換装置１００の撮像面に形成された被写体の像を画像信号に変換する。撮像装置１０８６は、その画像信号を光電変換装置１００から読み出して出力する。
【００３９】
撮像信号処理回路１０９５は、撮像装置１０８６に接続されており、撮像装置１０８６から出力された画像信号を処理する。
【００４０】
Ａ／Ｄ変換器１０９６は、撮像信号処理回路１０９５に接続されており、撮像信号処理回路１０９５から出力された処理後の画像信号（アナログ信号）を画像信号（デジタル信号）へ変換する。
【００４１】
画像信号処理部１０９７は、Ａ／Ｄ変換器１０９６に接続されており、Ａ／Ｄ変換器１０９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部１０８７、外部Ｉ／Ｆ部１０８９、全体制御・演算部１０９９及び記録媒体制御Ｉ／Ｆ部１０９４などへ供給される。
【００４２】
メモリ部１０８７は、画像信号処理部１０９７に接続されており、画像信号処理部１０９７から出力された画像データを記憶する。
【００４３】
外部Ｉ／Ｆ部１０８９は、画像信号処理部１０９７に接続されている。これにより、画像信号処理部１０９７から出力された画像データを、外部Ｉ／Ｆ部１０８９を介して外部の機器（パソコン等）へ転送する。
【００４４】
タイミング発生部１０９８は、撮像装置１０８６、撮像信号処理回路１０９５、Ａ／Ｄ変換器１０９６及び画像信号処理部１０９７に接続されている。これにより、撮像装置１０８６、撮像信号処理回路１０９５、Ａ／Ｄ変換器１０９６及び画像信号処理部１０９７へタイミング信号を供給する。そして、撮像装置１０８６、撮像信号処理回路１０９５、Ａ／Ｄ変換器１０９６及び画像信号処理部１０９７がタイミング信号に同期して動作する。
【００４５】
全体制御・演算部１０９９は、タイミング発生部１０９８、画像信号処理部１０９７及び記録媒体制御Ｉ／Ｆ部１０９４に接続されており、タイミング発生部１０９８、画像信号処理部１０９７及び記録媒体制御Ｉ／Ｆ部１０９４を全体的に制御する。
【００４６】
記録媒体１０８８は、記録媒体制御Ｉ／Ｆ部１０９４に取り外し可能に接続されている。これにより、画像信号処理部１０９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部１０９４を介して記録媒体１０８８へ記録する。
【００４７】
以上の構成により、光電変換装置１００において良好な画像信号が得られれば、良好な画像（画像データ）を得ることができる。
【００４８】
次に、本発明の第２実施形態に係る光電変換装置２００を、図４を用いて説明する。図４は、本発明の第２実施形態に係る光電変換装置２００の断面構成及び製造方法を示す断面図である。以下では、第１実施形態と異なる部分を中心に説明する。
【００４９】
光電変換装置２００は、図４の４Ａに示すように、第３の領域２０９の形状（テーパー形状）が第１実施形態と異なる。第３の領域２０９（２９１，２９２，２９３，２９４）は、半導体基板ＳＢの表面ＳＢａから離れるに従って素子分離部７の中心を通る法線ＰＬに対して成す角度が小さくなるように（湾曲しながら）傾斜して延びている。
【００５０】
また、光電変換装置２００の製造方法が、図４の４Ｂ及び４Ｃに示すように、次の点で第１実施形態と異なる。
【００５１】
図４の４Ｂに示す工程（第２の工程）は、図２の２Ｂに示す工程の後に行われる。図４の４Ｂに示す工程では、レジストパターンＲＰを熱処理する（リフローする）ことにより、レジストパターンＲＰ２００を形成する。レジストパターンＲＰ２００は、半導体基板ＳＢの表面ＳＢａから離れるに従って素子分離部７の中心を通る法線ＰＬに対して成す角度が小さくなるように（湾曲しながら）傾斜して延びている。
【００５２】
図４の４Ｃに示す工程では、レジストパターンＲＰ２００を通して第１導電型（例えば、Ｐ型）の不純物イオン（例えば、ボロンイオン）を半導体基板ＳＢに注入する。これにより、第１の領域６と第２の領域８と第３の領域２０９とを含む半導体領域を形成する。ここで、不純物濃度の深さ方向におけるピーク位置はテーパー形状に応じて半導体基板ＳＢ内で連続的に変化して形成される。すなわち、第３の領域２０９は、半導体基板ＳＢの表面ＳＢａから離れるに従って素子分離部７の中心を通る法線ＰＬに対して成す角度が小さくなるように（湾曲しながら）傾斜して延びるように形成されている。
【００５３】
次に、本発明の第３実施形態に係る光電変換装置３００を、図５を用いて説明する。図５は、本発明の第３実施形態に係る光電変換装置３００の断面構成及び製造方法を示す断面図である。以下では、第１実施形態と異なる部分を中心に説明する。
【００５４】
光電変換装置３００は、図５の５Ａに示すように、周辺回路領域ＰＣＲにおける断面構成が、画素配列領域ＰＡＲにおける断面構成と異なる。
【００５５】
周辺回路領域ＰＣＲでは、第１の領域６、第２の領域８、及び第３の領域９が半導体基板ＳＢに配されていない点で画素配列領域ＰＡＲと異なる。なお、周辺回路領域ＰＣＲでは、素子分離部７及び半導体領域５が半導体基板ＳＢに配されゲート電極４が半導体基板ＳＢの上に配されている点で画素配列領域ＰＡＲと同様である。
【００５６】
図５の５Ｂに示す工程は、図２の２Ａに示す工程の後に行われる。図５の５Ｂに示す工程では、画素配列領域ＰＡＲにレジストパターンＲＰを形成する。それとともに、周辺回路領域ＰＣＲの半導体基板ＳＢを覆い画素配列領域ＰＡＲの半導体基板ＳＢを覆わないようにレジストパターンＲＰ３０１を形成する。ここで、レジストパターンＲＰの厚さとレジストパターンＲＰ３０１の厚さとは、ともに、Ｄ１である。
【００５７】
図５の５Ｃに示す工程では、周辺回路領域ＰＣＲのレジストパターンＲＰ３０１を覆い画素配列領域ＰＡＲにレジストパターンＲＰを覆わないようにレジストパターンＲＰ３０２を形成する。これにより、周辺回路領域ＰＣＲに、レジストパターンＲＰ３０１とレジストパターンＲＰ３０２とを含む第２のレジストパターンＲＰ３００を形成する。ここで、レジストパターンＲＰ３０２の厚さはＤ２であり、第２のレジストパターンＲＰ３００の厚さは（Ｄ１＋Ｄ２）となる。すなわち、第２のレジストパターンＰＲ３００は、レジストパターンＰＲより厚い。
【００５８】
次に、レジストパターンＲＰと第２のレジストパターンＲＰ３００とを介してイオン注入を行う。すなわち、画素配列領域ＰＡＲでは、レジストパターンＲＰを通して第１実施形態と同様にイオン注入を行う。一方、周辺回路領域ＰＣＲでは、レジストパターンＲＰより厚い第２のレジストパターンＲＰ３００により半導体基板ＳＢが覆われているので、半導体基板ＳＢに第１導電型の不純物イオンが注入されない。これにより、周辺回路領域ＰＣＲの半導体基板ＳＢには、第１の領域６、第２の領域８、及び第３の領域９が形成されない。
【００５９】
本実施形態の構成とすることで、画素配列領域の半導体基板に半導体領域を形成するためのイオン注入の際に周辺回路領域へのイオンの突き抜けを防止でき、意図しない半導体領域が周辺回路領域の半導体基板に形成されることを防止できる。これにより、周辺回路領域に配された制御回路の誤動作を防止することができる。なお、本実施形態のレジストパターンは、第１の実施形態及び第２の実施形態のレジストパターンＲＰのいずれも適用可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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