(57)【要約】【課題】フリップチップ実装したときのインダクタの特性変化を抑制することが可能な半導体装置を提供する。【解決手段】はんだバンプ９等によりプリント基板１１上にフリップチップ実装される半導体装置１０であって、半導体基板１と、前記半導体基板１との間に第１の絶縁樹脂層３を介して設けられたインダクタ４と、前記インダクタ４との間に第２の絶縁樹脂層５を介して前記インダクタ４の上部に設けられたシールド６とを備えることを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板との間に第１の絶縁樹脂層を介して設けられたインダクタと、前記インダクタとの間に第２の絶縁樹脂層を介して前記インダクタの上部に設けられたシールドとを備えることを特徴とする半導体装置。
【請求項２】
前記シールドには、前記インダクタの配線と直交する方向にスリットが形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シールドは、前記インダクタと重なる方向から見て、前記インダクタを囲むように配された周回部と、前記周回部から内側に延設された複数の支線部とから構成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記支線部の内側の端は開放端であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記シールドは、前記半導体基板のグラウンド端子に電気的に接続され、グラウンド電位に保持されていることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、再配線によりインダクタが形成された半導体装置に関する。
【背景技術】
【０００２】
近年の情報通信市場の急速な発展により、無線通信機器に搭載される高周波回路に対し、小型化・低コスト化が強く求められている。一方、シリコン（Ｓｉ）基板におけるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術の微細化によりトランジスタの高周波特性が向上したことにより、高周波回路の分野において、トランジスタ等の能動素子と、インダクタ等の受動素子をＳｉ基板上に形成し、１つのチップに集積したＩＣの開発が進んでいる。
【０００３】
しかし、半導体プロセスによりＳｉ基板上に形成したインダクタは、一般に配線厚の薄いアルミニウム（Ａｌ）配線を用いるため抵抗（電気抵抗）が大きい。また、インダクタとＳｉ基板との距離が近いため、Ｓｉ基板に誘起される渦電流による基板損失が大きい。このような理由により、従来の半導体プロセスでは、トランジスタと同一のＳｉ基板上に集積可能な、高性能なインダクタは実現できていなかった。
【０００４】
Ｓｉ基板上のＩＣとともに集積可能で、高性能なインダクタとして、ウエハレベルパッケージ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ。以下ＷＬＰと記述する。）の再配線を用いてインダクタを形成する技術が提案されている（例えば特許文献１）。ＷＬＰの再配線により形成されるインダクタは、厚い配線厚の銅（Ｃｕ）配線を用いるため抵抗が小さい。また、絶縁樹脂の上に形成することから、インダクタとＳｉ基板との距離が遠くなるため、基板損失が小さい。このような理由により、ＷＬＰの再配線により形成されるインダクタは、従来の半導体プロセスにより形成されたインダクタに比べ、高性能となる。
【特許文献１】特許第３５４０７２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＷＬＰは半導体パッケージの一種であり、半導体基板上に作製されたＩＣの入出力端子は、再配線によりグリッドアレイ状に配置されたはんだバンプに接続される。ＷＬＰをプリント基板等に実装する際には、はんだバンプ面をフェイスダウンにし、フリップチップ接合する。
【０００６】
従来のＷＬＰの再配線により形成されたインダクタは、ＩＣチップをプリント基板上にフリップチップ実装したとき、ＩＣチップの直下に位置するプリント基板上の配線と電磁気的に干渉するため、インダクタの特性が変化してＩＣの特性が設計値からずれてしまうという問題があった。
【０００７】
本発明は、上記事情に鑑みてなされたものであり、外部からの影響によるインダクタの特性変化を抑制することが可能な半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００８】
前記課題を解決するため、本発明は、半導体基板と、前記半導体基板との間に第１の絶縁樹脂層を介して設けられたインダクタと、前記インダクタとの間に第２の絶縁樹脂層を介して前記インダクタの上部に設けられたシールドとを備えることを特徴とする半導体装置を提供する。
前記シールドには、前記インダクタの配線と直交する方向にスリットが形成されていることが好ましい。
前記シールドは、前記インダクタと重なる方向から見て、前記インダクタを囲むように配された周回部と、前記周回部から内側に延設された複数の支線部とから構成されていることが好ましい。
前記支線部の内側の端は開放端であることが好ましい。
前記シールドは、前記半導体基板のグラウンド端子に電気的に接続され、グラウンド電位に保持されていることが好ましい。
【発明の効果】
【０００９】
本発明によれば、半導体基板の上部に再配線としてインダクタが形成された半導体装置において、インダクタの上部に設けられたシールドにより、外部からの影響が抑制されるので、インダクタの特性が安定する。
半導体装置をフリップチップ実装したときにも、インダクタとプリント基板上の配線との干渉を防ぐことができ、ＩＣの特性変動を抑制することができる。
シールドにより、インダクタに対する外部からの影響が抑制されるので、半導体装置が実装されるプリント基板上の配線パターンに依存せずに、再配線によるインダクタを設計することが可能になる。
【発明を実施するための最良の形態】
【００１０】
以下、最良の形態に基づき、図面を参照して本発明を説明する。
図１は、本発明の半導体装置の一例を示す断面図である。図２は、本発明の半導体装置におけるインダクタおよびシールドの一例を示す平面図である。図３は、図１に示す半導体装置をプリント基板上にフリップチップ実装した状態の一例を示す断面図である。
【００１１】
図１に示すように、本形態例の半導体装置１０は、半導体基板１と、この半導体基板１との間に第１の絶縁樹脂層３を介して設けられたインダクタ４と、インダクタ４との間に第２の絶縁樹脂層５を介してインダクタ４の上部に設けられたシールド６を備えている。
【００１２】
半導体基板１は、半導体ウエハまたは該ウエハをダイシングして得られる半導体チップから構成される。半導体基板１の一方の面（図１における上面）には、図示しないＩＣ（集積回路）およびパッシベーション膜が設けられている。好ましくは、表面に高周波ＩＣを形成した半導体基板１が用いられる。
【００１３】
半導体基板１の上には、インダクタ４のアンダーパス配線２がＩＣ側のＡｌ配線で形成されている。アンダーパス配線２は、例えば両端部２ａ，２ｂにおいて、ＩＣの端子（図示せず）と接続される。アンダーパス配線２は、例えばＡｌやＣｕ等の導体からなり、インダクタ４と交差している。
【００１４】
第１の絶縁樹脂層３は、ＩＣ上に形成された樹脂層である。第１の絶縁樹脂層３には、インダクタ４をアンダーパス配線２と電気的に接続させるビアを形成するための開口部３ａ，３ｂが設けられている。第１の絶縁樹脂層３は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等の絶縁樹脂から構成することができる。
【００１５】
インダクタ４は、図１および図２に示すように、第１の絶縁樹脂層３の上に形成されたスパイラルコイルである。インダクタ４は、Ｃｕの電解めっき法によるＣｕ再配線で形成することが好ましい。Ｃｕの電解めっき層と第１の絶縁樹脂層３との密着性を向上するため、電解めっきの前に他の金属層を下地層として形成することが好ましい。
インダクタ４は、その内周端４ａが開口部３ａを介してアンダーパス配線２に接続され、外周端４ｂが開口部３ｂを介してアンダーパス配線２に接続されている。
【００１６】
第２の絶縁樹脂層５は、インダクタ４上に形成された樹脂層である。第１の絶縁樹脂層３、及び第２の絶縁樹脂層５には、はんだバンプ９をインダクタ４または他の再配線を介してＩＣと導通させるための開口部（図示せず）が設けられている。第２の絶縁樹脂層５は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等の絶縁樹脂から構成することができる。
【００１７】
シールド６は、第２の絶縁樹脂層５上に形成された導体層であり、インダクタ４の上部に配置されている。シールド６は、Ｃｕの電解めっき法によるＣｕ再配線で形成することが好ましい。Ｃｕの電解めっき層と第２の絶縁樹脂層５との密着性を向上するため、電解めっきの前に他の金属層を下地層として形成することが好ましい。
【００１８】
図２に示すように、シールド６はインダクタ４のスパイラル状の配線と直交する方向にスリット６ｃが設けられた形状をしている。
本形態例の場合、シールド６は、インダクタ４の径方向外側に配置された周回部６ａ、およびインダクタ４の配線と交差（好ましくは直交）する支線部６ｂは、導体層から構成されている。複数の支線部６ｂは、周回部６ａから内側に延設されている。また、支線部６ｂは、外側の一端が周回部６ａとつながり、内側の他端は、開放端（周回部６ａと他の位置でつながることのない端）である。スリット６ｃは、支線部６ｂ間の隙間（導体層のない部分）として形成されている。
また、シールド６は、図示しない配線を介して半導体基板１側のグラウンド（ＧＮＤ）端子（詳しくはＩＣのＧＮＤ端子）に電気的に接続され、ＧＮＤ電位に保持されている。このため、シールド６は、導体層により構成される。
【００１９】
封止樹脂層７は、シールド６上に形成された樹脂層である。第２の絶縁樹脂層５上には、シールド６と同じ層に形成されたはんだバンプパッド８が設けられており、封止樹脂層７には、はんだバンプパッド８上にはんだバンプ９を形成するための開口部が設けられている。封止樹脂層７は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂等の絶縁樹脂から構成することができる。
【００２０】
本形態例の半導体装置１０は、高周波ＩＣが形成されたＳｉ基板（Ｓｉウエハ）上に、ＷＬＰ加工により、樹脂層３，５，７、インダクタ４、シールド６、はんだバンプパッド８やその他の配線層などを形成した後、チップ状に切り出したものである。
【００２１】
はんだバンプ９は、図３に示すように半導体装置１０をプリント基板１１等の外部回路と接続するための接合端子である。
プリント基板１１は、表面にＣｕ配線等の配線１２からなる電気回路が形成された配線板である。また、プリント基板１１には、半導体装置１０のはんだバンプ９と接合するためのはんだバンプパッド１３が設けられ、半導体装置１０がプリント基板１１上の電気回路と電気的に接続されるようになっている。
【００２２】
通常、ＷＬＰによりインダクタが形成されたＩＣチップをプリント基板にフリップチップ実装すると、プリント基板上の配線によりインダクタの磁束が変化し、インダクタおよび高周波ＩＣの特性変動が生じるおそれがある。インダクタとプリント基板上の配線との干渉を避けるため、プリント基板上の配線パターンがＩＣチップから距離をとるように設計すると、プリント基板上の配線の設計に制約が生じてしまう。
【００２３】
本形態例の半導体装置１０の場合、図３に示すようにプリント基板１１上にフリップチップ実装したとき、インダクタ４とプリント基板１１との間にシールド６があるため、インダクタ４がプリント基板１１上の配線１２の影響を受けることがない。
【００２４】
また、通常、インダクタの近傍に金属が存在すると、磁束が該金属を貫通することにより金属に渦電流が発生し、インダクタ４の特性の劣化を引き起こすおそれがある。
しかしながら、本形態例の半導体装置１０の場合、シールド６は図２に示すようにインダクタ４の配線に対して直交する方向にスリット６ｃが入っているため、シールド６内での渦電流の発生が抑制される。このため、インダクタ４の特性の劣化を防ぐことができる。
【００２５】
以上説明したように、本形態例の半導体装置１０によれば、フリップチップ実装においてもＩＣの特性が変動しない、ＷＬＰにより形成されたインダクタ４を利用した高性能な半導体パッケージを実現することができる。
【００２６】
以上、本発明を好適な実施の形態に基づいて説明してきたが、本発明は上述の形態例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の改変が可能である。
【００２７】
図２に示すインダクタ４は、両端部４ａ，４ｂがそれぞれインダクタ４の内側および外側に設けられた非対称型のインダクタであるが、両端部がいずれもインダクタ４の外側に設けられた対称型のインダクタ（中間に平面視で交差する部分を有する形状など）に適用することも可能である。
インダクタ４の形状は方形に限られず、八角形や円形等でもよい。
【００２８】
図１では、アンダーパス配線２はＩＣ上に形成されたＡｌ配線としたが、特にこれに限られるものではない。アンダーパス配線と半導体基板との間にも絶縁樹脂層が介在する構成、すなわちアンダーパス配線を介してＷＬＰの１層目配線としてもよい。この場合、インダクタは２層目配線、シールドは３層目配線として形成される。
【産業上の利用可能性】
【００２９】
本発明は、高周波ＩＣの半導体パッケージに利用することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の半導体装置の一例を示す断面図である。
【図２】本発明の半導体装置におけるインダクタおよびシールドの一例を示す平面図である。
【図３】図１に示す半導体装置をプリント基板上にフリップチップ実装した状態の一例を示す断面図である。
【符号の説明】
【００３１】
１…半導体基板、３…第１の絶縁樹脂層、４…インダクタ、５…第２の絶縁樹脂層、６…シールド、６ａ…周回部、６ｂ…支線部、６ｃ…スリット、９…はんだバンプ、１０…半導体装置（ＩＣチップ）、１１…プリント基板、１２…プリント基板側の配線。
【図１】
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【図２】
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【図３】
2010050136.tif 000005