(57)【要約】【課題】プログラム時間を短縮化した不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、電気的にプログラム可能なアンチフューズ素子を含む複数のメモリセルを有するメモリセルアレイ１０と、メモリセルアレイを制御する制御回路２０とを備える。制御回路２０は、１本の第１ワード線ＷＬＢに沿って形成される複数の選択メモリセルｓＭＣに同時にプログラム電圧を印加する（第1書込み動作）。制御回路２０は、複数の選択メモリセルｓＭＣの電気的状態を同時に読み出し、その電気的状態に基づき、第1書込み動作の実行後にプログラムされていない選択メモリセルｓＭＣのみに同時に前記プログラム電圧を印加する（第２書込み動作）。【選択図】図１
2010165442.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線との交点に電気的にプログラム可能なアンチフューズ素子を含む複数のメモリセルを配列してなるメモリセルアレイと、
前記メモリセルアレイを制御する制御回路と
を備え、
前記制御回路は、
前記複数のワード線の１つにプログラム電圧を印加する一方プログラム動作の対象とする選択メモリセルに接続される前記ビット線に接地電圧を印加することにより、複数の前記選択メモリセルに同時にプログラム電圧を印加する第１ステップと、
前記第１ステップの後、前記１つのワード線を前記プログラム電圧に保持したまま、複数の前記選択メモリセルの電気的状態を同時に読み出して、読み出された前記電気的状態に基づき、前記第１ステップの実行後においてもプログラムされていない前記選択メモリセルに接続された前記ビット線には再び接地電圧を印加する一方、前記第１ステップによりプログラムが完了した前記選択メモリセルに接続された前記ビット線には、前記接地電圧よりも大きい電圧を印加する第２ステップと
を実行可能に構成されたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記第２ステップにおいて、選択ビット線をフローティング状態とし、その後の前記選択ビット線の電圧に基づき、前記選択メモリセルへの前記第１ステップによる書込み動作が完了したか否かを判定する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２ステップは、所定周期で繰り返し実行される
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルは、
複数の前記アンチフューズ素子の他端と前記ビット線とにソース／ドレインが接続されたトランジスタを備え、
前記メモリセルに対し書き込み動作又は読み出し動作が行われる場合において、前記トランジスタの制御ゲートには前記トランジスタを導通させるための所定の電圧が印加される
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記アンチフューズ素子は、ＭＯＳトランジスタのゲート絶縁膜にて構成されている
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にプログラム可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
半導体集積回路において、電源を落しても記憶されたデータが消失しない不揮発性のワンタイムプログラマブルメモリ（ＯＴＰ：One-Time Programmable)は不可欠な要素となっている。ＯＴＰメモリは、ＤＲＡＭ、ＳＲＡＭといった大容量のメモリのリダンダンシ用途、アナログ回路のチューニング用途、暗号キー等のコード格納用途、製造工程での履歴等、管理用の情報を記憶する為のチップＩＤ用途などで広く使用されている。
【０００３】
メモリのリダンダンシ用途には、最も安価な不揮発性メモリとして、レーザー光によりブロウすることにより、不可逆的に情報を記憶するレーザーフューズを用いたＲＯＭが使用されてきた。
【０００４】
レーザーフューズＲＯＭには、特別なフューズブロウ装置と、それを用いたブロウ工程が必要であり、その為のテストコストがかかる。レーザーフューズにおいて、その最小寸法は使用するレーザー光の波長で決る為、他の回路部分と微細化の歩調が合わず、次第に占有する面積の割合が大きくなってきている。レーザーフューズにおいては、そのプログラム方法の為、ウェファレベルでしかプログラムできず、パッケージ後の高速テストでの不良の救済、チップ内に搭載されたテスト回路による組込み自己修復（Built-in Self Repair）等に使用することはできない。従来レーザーフューズを用いていたシステムでも、電気的にプログラム可能な、不揮発性メモリを搭載したいという要求がある。
【０００５】
一方、従来複数チップから構成していたシステムでは、独立したＥＥＰＲＯＭのチップに各種の情報を格納することも可能である。しかしながら、システムを一つのチップ上に集積するチップオンシステム（ＳｏＣ：System on Chip) においては、不揮発性メモリも内部に持たなければならない。フローティングゲートに電荷を蓄積するタイプの不揮発性メモリを混載することは、その為の追加のマスク、プロセスを必要としコストの上昇を招く。
【０００６】
メモリのリダンダンシ情報をはじめ、不揮発性メモリに記憶される情報は、何回も書き変えが必要なものばかりではないので、現代の標準的なＣＭＯＳプロセスで搭載可能な、ＯＴＰメモリは広い需要を持つ。
【０００７】
以下、ＯＴＰメモリで使用される記憶素子で、素子特性を不可逆的に変化させることで情報を記憶するタイプの素子を総称してフューズ素子と呼ぶことにする。またフューズ素子の中で、電気的に素子特性を不可逆的に変化させるものを総称して、ｅＦｕｓｅ(Electrical Fuse)と呼ぶことにする。
【０００８】
標準ＣＭＯＳプロセスにおいて使用できるｅＦｕｓｅの一つとして、ＭＯＳＦＥＴのゲート絶縁膜に高電圧を印加して、絶縁破壊を生じさせその際に伝導スポットが形成されることによる低抵抗化を用いたゲート絶縁膜破壊型アンチフューズ型ＯＴＰメモリがある。未プログラム状態で高抵抗状態、プログラム後に低抵抗状態となるフューズ素子は、アンチフューズとも呼ばれる。以下、アンチフューズにおいて、未プログラムの高抵抗状態では、データ”0” が、プログラム後の低抵抗状態では、データ”1” がそれぞれ記憶されていると定義する。
【０００９】
このような、ゲート絶縁膜破壊型アンチフューズ型ＯＴＰメモリを用いたＯＴＰメモリの従来例が、非特許文献１に記載されている。非特許文献１では、ＰＭＯＳＦＥＴのゲート絶縁膜をアンチフューズとして使用し、メモリアレイの外部に配置したプログラム用高電圧電源回路を備えている。
【００１０】
マイコンのプログラム等の比較的大きなデータは、これまで、マスクＲＯＭやフラッシュメモリに記憶されてきた。プログラムは、製品開発時には、頻繁に更新されるが、大量生産の段階では、変更されることは無い。また製品使用中も頻繁にソフトウェアアップデートが実行される製品はかなり高度なシステムに限られている。
【００１１】
マスクＲＯＭは、製造コストを最小にできるが、特定製品の専門部品化してしまう為、大規模な生産量でないとコストが下らない。また、ソフトウェアの変更する度に、マスク作成からチップ製造が必要であり、開発コスト、期間が膨らみ、タイムリーな製品投入時期を逃すことにもつながる。
【００１２】
フラッシュメモリは、追加プロセスが必要であり、その為のプロセス開発コスト、製造コストが必要であり、一部の高度なシステム以外では割高な選択となる。
【００１３】
このように、マスクＲＯＭやフラッシュメモリといった従来の不揮発メモリをＯＴＰメモリに代替することができれば、多くの製品で、プロセス開発、製品開発、製造のコストを削減することが可能となる。
【００１４】
近年、チップに組み込まれるソフトウェアが複雑化しており、そのデータ規模はメガビットオーダーに達している。よって、製造工程におけるＯＴＰメモリへのプログラム時間が問題となりうる。
【００１５】
従来のゲート絶縁膜破壊型アンチフューズ型ＯＴＰメモリでは、内蔵のチャージポンプによりプログラム用の高電圧を発生し、１ビットずつプログラムしていた。
【００１６】
このようなＯＴＰメモリのプログラムは、高電圧を印加してからゲート絶縁膜のブレークダウン（破壊）に至るまでの段階と、その後のプログラム電流により発生するジュール熱効果に基づく低抵抗の電流パスの形成段階との２段階からなると理解されている。
【００１７】
プログラム電圧が高い方が早くブレークダウンするが、チャージポンプの昇圧能力の限界、トランジスタの耐圧の問題がある為、無闇にプログラム電圧を上げることはできない。また、プログラムしないメモリセルに対しても電圧ストレスがかかることによるリーク電流の増大を含む特性劣化を引き起こすプログラムディスターブの問題を考慮すると、直接の高電圧ストレスの時間は、１ビット毎（1メモリセル）にマイクロ秒オーダー程度が適当である。ゲート絶縁膜のブレークダウンは確率過程である。このため、例えばメモリセルの半数が１マイクロ秒以内でブレークダウンするようなプログラム電圧を印加しても、残りの半数には１０マイクロ秒、１００マイクロ秒を要するメモリセルも出現する可能性があるので、プログラム時間はマージンを含め長くする必要がある。また、最終的なデータのプログラムを保証する為、プログラム後、リード動作を実行し、未プログラムのメモリセルがあれば再プログラムするというベリファイ動作、またその為の回路が必要となる。
【００１８】
ＯＴＰメモリのプログラム時間は、数キロビットの容量であれば許容範囲内であったが、メガビットオーダーの容量になると、大量生産におけるボトルネックとなる。
【００１９】
先に述べたように、１メモリセルあたりのブレークダウン時間の短縮では限界があるので、複数のメモリセルを同時にプログラムすることで全体のプログラム時間を短縮すること（複数ビット同時プログラム）が必要となる。複数ビット同時プログラムにおいては、アンチフューズの共通端子側にプログラム電圧が印加される。他方、同時プログラムされる複数のメモリセルそれぞれの個別端子は、プログラムするデータ（”０”、”１”）に基づき、あるものは高電圧に、他のものは低電圧に保持される。
【００２０】
個別端子が高電圧に保持されたメモリセル（アンチフューズ素子）にかかるストレスは、より低電圧であり、プログラム時間内では問題となる程のリーク電流の増加等の特性劣化は無い。
【００２１】
一方、個別端子が低電圧に保持されたアンチフューズ素子は、高電圧ストレスにさらされブレークダウンし、その後は電流が流れ続ける。複数ビット同時プログラムが進行するにつれ、ブレークダウンするアンチフューズ素子の数は増えていき、それに従いプログラム電流も増大する。プログラム電流の増大は、共通端子側に印加されたプログラム電圧を低下させ、残りの未プログラム状態のアンチフューズ素子のブレークダウン時間の増大を引き起こす。すなわち、プログラム電流供給能力で同時プログラム可能なビット数が制限されてしまいプログラム時間の短縮が目論見通りに実現できないという問題がある。
【先行技術文献】
【非特許文献】
【００２２】
【非特許文献１】“A 65nm Pure CMOS One-time Programmable Memory Using a Two-Port Antifuse Cell Implemented in a Matrix Structure”, pp.211-215,IEEE Asian Solid-State Circuits Conference 2007
【発明の概要】
【発明が解決しようとする課題】
【００２３】
本発明は、プログラム時間を短縮化した不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００２４】
本発明の一態様に係る不揮発性半導体記憶装置は、複数のワード線と複数のビット線との交点に電気的にプログラム可能なアンチフューズ素子を含む複数のメモリセルを配列してなるメモリセルアレイと、前記メモリセルアレイを制御する制御回路とを備え、前記制御回路は、前記複数のワード線の１つにプログラム電圧を印加する一方プログラム動作の対象とする選択メモリセルに接続される前記ビット線に接地電圧を印加することにより、複数の前記選択メモリセルに同時にプログラム電圧を印加する第１ステップと、前記第１ステップの後、前記１つのワード線を前記プログラム電圧に保持したまま、複数の前記選択メモリセルの電気的状態を同時に読み出して、読み出された前記電気的状態に基づき、前記第１ステップの実行後においてもプログラムされていない前記選択メモリセルに接続された前記ビット線には再び接地電圧を印加する一方、前記第１ステップによりプログラムが完了した前記選択メモリセルに接続された前記ビット線には、前記接地電圧よりも大きい電圧を印加する第２ステップとを実行可能に構成されたことを特徴とする。
【発明の効果】
【００２５】
本発明によれば、プログラム時間を短縮化した不揮発性半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置の概略図である。
【図２】実施形態に係る書込み動作を示すフローチャートである。
【図３Ａ】実施形態に係る書込み動作を示す回路図である。
【図３Ｂ】実施形態に係る書込み動作を示す回路図である。
【図４】実施形態に係る書込み動作を示すタイミングチャートである。
【図５】実施形態に係る読み出し動作を示すフローチャートである。
【図６】実施形態に係る読み出し動作を示す回路図である。
【図７】実施形態に係る読み出し動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２７】
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の実施形態について説明する。
【００２８】
（実施形態に係る不揮発性半導体記憶装置の概略構成）
図１を参照して、実施形態に係る不揮発性半導体記憶装置の概略構成を説明する。図１は、実施形態に係る不揮発性半導体記憶装置の概略図を示す。以下に示す回路は、共通の電源電圧ＶＤＤで動作しているものとする。また、デジタル値を用いて、信号が電源電圧ＶＤＤとなった状態を”Ｈ”と表し、信号が接地電圧（ＶＳＳ（０Ｖ））となった状態を”Ｌ”と表す。
【００２９】
実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１０、及び制御回路２０を有する。メモリセルアレイ１０は複数のメモリセルＭＣをマトリクス状に配列してなり、各メモリセルＭＣは、後述するようにゲート絶縁膜の破壊の有無により1ビットの情報を記憶する。制御回路２０は、メモリセルアレイ１０への情報の書き込み、メモリセルアレイ１０からの情報の読み出しを実行する。
【００３０】
メモリセルアレイ１０は、第１ワード線ＷＬＢ[ｊ]（ｊ＝０〜ｎ）、第２ワード線ＷＬＴ[ｊ]（ｊ＝０〜ｎ）、ビット線ＢＬ[ｋ]（ｋ＝０〜ｍ）を配線されると共に、これらの配線の交点にメモリセルＭＣ[ｊ，ｋ]（ｊ＝０〜ｎ，ｋ＝０〜ｍ）を有する。なお、以下において、第１ワード線ＷＬＢ[ｊ]、第２ワード線ＷＬＴ[ｊ]、ビット線ＢＬ[ｋ]、及びメモリセルＭＣ[ｊ，ｋ]を個々に区別せず、総括的に、例えば第１ワード線ＷＬＢ、第２ワード線ＷＬＴ、ビット線ＢＬ、及びメモリセルＭＣのように呼称することがあるものとする。
【００３１】
1本の第１ワード線ＷＬＢ、及び1本の第２ワード線ＷＬＴは、１つのメモリセルＭＣに対して対をなして設けられている。第１ワード線ＷＬＢ、第２ワード線ＷＬＴはいずれも、カラム方向に所定ピッチをもって配列され、ロウ方向に延びる配線である。ビット線ＢＬは、ロウ方向に所定ピッチをもって配列され、カラム方向（ロウ方向に直交する方向）に延びる配線である。
【００３２】
メモリセルＭＣは、ロウ方向に互いに平行に延びる第１ワード線ＷＬＢ及び第２ワード線ＷＬＴとビット線ＢＬとの交差箇所に設けられている。つまりメモリセルＭＣは、メモリセルアレイ１０においてマトリクス状に配列されている。メモリセルＭＣは、アンチフューズ素子１１ａ、及びアンチフューズ素子１１ａの一端にドレインを接続したＮ−ＭＯＳトランジスタ１１ｂにて構成されている。アンチフューズ素子１１ａの他端は、第１ワード線ＷＬＢに接続されている。Ｎ−ＭＯＳトランジスタ１１ｂのソースは、ビット線ＢＬに接続されている。Ｎ−ＭＯＳトランジスタ１１ｂの制御ゲートは、第２ワード線ＷＬＴに接続されている。Ｎ−ＭＯＳトランジスタ１１ｂが導通することにより、メモリセルＭＣが選択され、データ読み出し又は書き込みのための電圧がメモリセルＭＣの両端に印加される。
【００３３】
アンチフューズ素子１１ａは、例えば、ＭＯＳトランジスタのドレイン、ソース及び基板端子を短絡して構成されている。そして、そのＭＯＳトランジスタのゲート絶縁膜の破壊前はアンチフューズ素子１１ａは高い抵抗値（例えば数ＧΩ）を有している。
【００３４】
アンチフューズ素子１１ａのゲート絶縁膜は、その両端に所定のプログラム電圧が印加された場合に破壊され、これによりアンチフューズ素子１１ａは、その電気的状態を変化させる。すなわち、上記ゲート絶縁膜の破壊により、アンチフューズ素子１１ａの抵抗値は減少する（例えば数ＭΩ）。本実施形態に係る不揮発性半導体記憶装置は、アンチフューズ素子１１ａの抵抗値の不可逆的変化に基づき、１つのメモリセルＭＣ中に1ビットの情報を記憶する。詳しくは、第１ワード線ＷＬＢにプログラム電圧ＶＢＰが印加され且つビット線ＢＬが接地電圧ＶＳＳとされ、更に第２ワード線ＷＬＴにオン電圧ＶＢＴが印加されてＮ−ＭＯＳトランジスタ１１ｂが導通することにより、アンチフューズ素子１１ａの両端にプログラム電圧ＶＢＰを印加され、この状態が所定期間継続することによりゲート絶縁膜が破壊され得る。これにより、メモリセルＭＣに”１”データがプログラムされ得る（情報が書き込まれる）。この破壊に至るまでの時間は、複数のメモリセルＭＣ間で大きなバラツキがある。
【００３５】
制御回路２０は、１本のワード線ＷＬＢに沿って形成される選択メモリセルsＭＣに同時にプログラムを実行する同時プログラムモードを実行可能に構成されている。ここで、選択メモリセルｓＭＣは、複数のメモリセルＭＣのうち、"１"データの書込み（プログラム）対象（すなわち、ゲート絶縁膜を破壊する対象として）として選択されたメモリセルＭＣを意味する。
【００３６】
同時プログラムモードを実行する場合の動作は、次に説明する第１書込み動作と、これに続いて行われる第２書き込み動作とに分けられる。
【００３７】
第１の書込み動作では、１本のワード線ＷＬＢに沿って形成される複数の選択メモリセルｓＭＣの端子間に同時にプログラム電圧ＶＢＰを印加する。
【００３８】
続いて行われる第２書込み動作では、制御回路２０は、第１書込み動作の対象とされた複数の選択メモリセルｓＭＣ（１本のワード線ＷＬＢに沿って形成される”１”データを書き込むべきメモリセルＭＣ）の電気的状態を同時に読み出し、その電気的状態に基づき、上記第1書込み動作の実行後においてもプログラムされていない選択メモリセルｓＭＣのみに同時にプログラム電圧ＶＢＰを印加する。換言すれば、第２書き込み動作においては、第１書込み動作によりプログラムが完了した選択メモリセルｓＭＣのアンチフューズ素子１１ａの端子間には、プログラム電圧ＶＢＰは印加しない。
【００３９】
ここで、第１書込み動作の概要を説明する。第１書込み動作においては、制御回路２０は、まず特定のロウアドレスが選択されているのでない限り、全てのビット線ＢＬの電圧をオン電圧ＶＢＴまで上昇させる（第１処理）。
【００４０】
次に、制御回路２０は、この第１処理の実行後に、選択された第１ワード線ＷＬＢ（以下、選択第１ワード線ｓＷＬＢという）にプログラム電圧ＶＢＰを印加する（第２処理）。
【００４１】
その後、制御回路２０は、第２処理の実行後に、選択メモリセルｓＭＣに接続されるビット線ＢＬ（以下、選択ビット線ｓＢＬという）の電圧を接地電圧Ｖｓｓに引き下げる。これにより、制御回路２０は、選択第１ワード線ＷＬＢに沿って配列された複数の選択メモリセルｓＭＣに対し同時にプログラム電圧ＶＰＰを印加し、同時プログラムを実行することができる。第１書込み動作の詳細は後述する。
【００４２】
次に、第２書込み動作の概要を説明する。第２書込み動作においては、制御回路２０は、第１の書込み動作後においても未プログラム状態のメモリセルｓＭＣを判定するため、最初に選択ビット線ｓＢＬをフローティングとする（第３処理）。続いて制御回路２０は、各選択ビット線ｓＢＬの電圧を検知し、その電圧が基準電圧よりも小である選択ビット線ｓＢＬのみを接地し、上記電圧が基準電圧よりも大である選択ビット線ｓＢＬにオン電圧ＶＢＴを印加する（第４処理）。これにより、制御回路２０は、第1書込み動作の実行後にプログラムされていない選択メモリセルｓＭＣのみに同時にプログラム電圧ＶＢＰを印加することができ、第１ワード線ＷＬＢの電圧低下を抑制し、プログラム時間の短縮を図ることができる。
【００４３】
また、制御回路２０は、選択した全ての選択メモリセルｓＭＣに対する書き込みが完了するまでの間、第２書込み動作を所定周期で繰り返し実行する。制御回路２０は、複数の選択メモリセルｓＭＣから同時に情報を読み出す。
【００４４】
制御回路２０は、図１に示すように、ローデコーダ回路３０、複数の第１ワード線駆動回路４０[ｊ]（ｊ＝０〜ｎ）、複数の第２ワード線駆動回路５０[ｊ]（ｊ＝０〜ｎ）、複数の動作制御回路６０[ｋ]（ｋ＝０〜ｍ）、及び第１レベルシフタ７０を有する。なお、以下において複数の第１ワード線駆動回路４０[ｊ]、複数の第２ワード線駆動回路５０[ｊ]、複数の動作制御回路６０[ｋ]を個別に区別する必要がない場合、これらを総称して例えば第１ワード線駆動回路４０、第２ワード線駆動回路５０、動作制御回路６０のように表記することがあるものとする。
【００４５】
ローデコーダ回路３０は、図１に示すように、各々の第２ワード線駆動回路５０に対して、信号ＲＤＣ[ｊ]（ｊ＝０〜ｎ）を印加する。信号ＲＤＣ[ｊ]は、第２ワード線駆動回路５０を活性化するための信号である。信号ＲＤＣ[ｊ]は、ロウ方向に並ぶメモリセルＭＣ[ｊ，ｋ]に対して、書込み動作（第1書込み動作、第２書込み動作）、及び読み出し動作を実行する際に”Ｈ”となる。なお、以下において信号ＲＤＣ［ｊ］（ｊ＝１〜ｎ）を個別に区別する必要がない場合、これらを総称して「信号ＲＤＣ」のように表記することがあるものとする。
【００４６】
第１ワード線駆動回路４０は、図１に示すように、プログラム動作時において、第２ワード線駆動回路５０からの出力信号に基づき、プログラム電圧ＶＢＰを生成する。また、第１ワード線駆動回路４０は、リード動作時において、電源電圧ＶＤＤを第１ワード線ＷＬＢに印加する。プログラム動作時において第１ワード線ＷＬＢに印加されるプログラム電圧ＶＢＰは、メモリセルＭＣのアンチフューズ素子１１ａのゲート絶縁膜を破壊させるため（書込み動作のため）に用いられる。
【００４７】
第２ワード線駆動回路５０は、図１に示すように、信号ＲＤＣに基づき、オン電圧ＶＢＴを生成して第２ワード線ＷＬＴに印加する。第２ワード線ＷＬＴに印加されるオン電圧ＶＢＴは、Ｎ−ＭＯＳトランジスタ１１ｂの導通制御に用いられる。
【００４８】
動作制御回路６０［ｋ］（ｋ＝１〜ｍ）は、メモリセルアレイ１０への情報の書き込み、及び情報の読み出しを制御する。動作制御回路６０［ｋ］は、図１に示すように、カラム方向に並ぶ１列のメモリセルＭＣ[０，ｋ]〜ＭＣ[ｎ，ｋ]に対して共通で１つずつ設けられている。
【００４９】
動作制御回路６０は、図１に示すように、第１〜第３制御部６１〜６３を有する。第１制御部６１は、メモリセルＭＣの電気的状態を判定し、その判定結果を第２制御部６２に出力する。第２制御部６２は、各動作における上記メモリセルＭＣの電気的状態を記憶し、第３制御部６３及び外部に出力する。第３制御部６３は、第２制御部６２からの出力等に基づき、ビット線ＢＬの電位を制御する。
【００５０】
第１制御部６１は、図１に示すように、センスアンプ６１ａ、及びｎ−ＭＯＳトランジスタ６１ｂを有する。
【００５１】
センスアンプ６１ａは、信号ＳＡＥの入力によって動作を開始する。センスアンプ６１ａは、ビット線ＢＬの電圧と参照電圧ＶＳＡＲＥＦとの比較に基づき、信号ＳＡｔ[ｋ]（ｋ＝０〜ｍ）、及び信号ＳＡｃ[ｋ]（ｋ＝０〜ｍ）を出力する。ビット線ＢＬの電圧が参照電圧ＶＳＡＲＥＦより高い場合、信号ＳＡｔ[ｋ]＝１、信号ＳＡｃ[ｋ]＝０となる。ビット線ＢＬの電圧が参照電圧ＶＳＡＲＥＦより低い場合、信号ＳＡｔ[ｋ]＝０、信号ＳＡｃ[ｋ]＝１となる。信号ＳＡＥ、及び信号ＶＳＡＲＥＦは、全ての動作制御回路６０［０］〜６０［ｍ］にて共通の信号である。なお、以下において信号ＳＡｔ［ｋ］、ＳＡｃ［ｋ］を個々に区別せず、総称して信号ＳＡｔ、信号ＳＡｃのように表記することがあるものとする。
【００５２】
ｎ−ＭＯＳトランジスタ６１ｂのドレインは、ビット線ＢＬに接続されている。ｎ−ＭＯＳトランジスタ６１ｂのソースは、接地されている。ｎ−ＭＯＳトランジスタ６１ｂの制御ゲートは、信号ＤＣの入力を受け付ける。信号ＤＣは、全ての動作制御回路６０［０］〜６０［ｍ］に共通の信号であり、データ読み出し時においてビット線ＢＬをディスチャージする場合に所定期間”Ｈ”となる信号である。
【００５３】
第２制御部６２は、図１に示すように、ＮＡＮＤ回路６２ａ〜６２ｄ、及びフリップフロップ回路６２ｅを有する。
【００５４】
ＮＡＮＤ回路６２ａ〜６２ｄは全体として、信号ＤＩＬＤ、ＳＡＴＬＤ、ＳＡＣＬＤ及びＦＣＬＫに基づいて信号ＤＩ［ｋ］、信号ＳＡｔ、ＳＡｃを選択的に入力させるセレクタ回路として機能する。ＮＡＮＤ回路６２ａは、信号ＤＩ[ｋ]（ｋ＝０〜ｍ）、及び信号ＤＩＤＬを受け付け、それらに基づく信号Ｓｇ１をＮＡＮＤ回路６２ｄに出力する。信号ＤＩＬＤは、全ての動作制御回路６０［０］〜６０［ｍ］にて共通の信号であり、信号ＤＩ［ｋ］をフリップフロップ回路６２ｅに入力させる場合に”Ｈ”となる信号である。
【００５５】
ＮＡＮＤ回路６２ｂは、信号ＳＡＴＬＤ、及び信号ＳＡｔを受け付け、それらに基づく信号Ｓｇ２をＮＡＮＤ回路６２ｄに出力する。信号ＳＡＴＬＤは、全ての動作制御回路６０［０］〜６０［ｍ］にて共通の信号であり、信号ＳＡｔをフリップフロップ回路６２ｅに入力させる場合に”Ｈ”となる信号である。
【００５６】
ＮＡＮＤ回路６２ｃは、信号ＳＡＣＬＤ、及び信号ＳＡｃを受け付け、それらに基づく信号Ｓｇ３をＮＡＮＤ回路６２ｄに出力する。信号ＳＡＣＬＤは、全ての動作制御回路６０［０］〜６０［ｍ］にて共通の信号であり、信号ＳＡｃをフリップフロップ回路６２ｅに入力させる場合に”Ｈ”となる信号である。
【００５７】
ＮＡＮＤ回路６２ｄは、信号Ｓｇ１、信号Ｓｇ２、及び信号Ｓｇ３を受け付け、信号Ｓｇ４をフリップフロップ回路６２ｅの入力端子Ｄに出力する。
【００５８】
フリップフロップ回路６２ｅは、クロック入力端子ＣＫに入力される同期クロック信号ＦＣＬＫの立ち上がりエッジに応じて、入力端子Ｄに入力される信号ラッチして、そのラッチした信号を出力端子Ｑから信号ＤＯ[ｋ]（ｋ＝０〜ｍ）として出力する。
【００５９】
第３制御部６３は、図１に示すように、ＡＮＤ回路６３ａ、第２レベルシフタ６３ｂ、Ｎ−ＭＯＳトランジスタ６３ｃ、及びＰ−ＭＯＳトランジスタ６３ｄ、６３ｅを有する。
【００６０】
ＡＮＤ回路６３ａは、信号ＳＥＮＳＥの反転信号、信号ＰＣＬＫ、及び信号ＤＯ［ｋ］を受け付け、それら信号に基づき信号Ｓｇ５を第２レベルシフタ６３ｂに出力する。信号ＳＥＮＳＥは、全ての動作制御回路６０［０］〜６０［ｍ］にて共通の信号であり、“Ｌ”の期間、フリップフロップ回路６２ｅの出力信号に応じたプログラムが可能となる。信号ＰＣＬＫは、データ書き込み動作の際、ビット線ＢＬの電圧を接地電圧に落とす場合に所定期間”Ｈ”とされる。
【００６１】
第２レベルシフタ６３ｂは、信号Ｓｇ５に基づき、オン電圧ＶＢＴの信号レベルを変換した信号ＰＲＧ[ｋ]（ｋ＝０〜ｍ）を生成し出力する。信号ＰＲＧ［ｋ］は、Ｎ−ＭＯＳトランジスタ６３ｃの制御ゲート、及びＰ−ＭＯＳトランジスタ６３ｄの制御ゲートに入力される。Ｎ−ＭＯＳトランジスタ６３ｃのソースは接地され、そのドレインはビット線ＢＬの一端に接続されている。Ｎ−ＭＯＳトランジスタ６３ｃの制御ゲートは、信号ＰＲＧ[ｋ]の入力を受け付ける。
【００６２】
Ｐ−ＭＯＳトランジスタ６３ｄのソースは、オン電圧ＶＢＴを印加され、そのドレインは、Ｐ−ＭＯＳトランジスタ６３ｅのソースに接続されている。Ｐ−ＭＯＳトランジスタ６３ｅのドレインは、ビット線ＢＬの一端に接続され、その制御ゲートは、信号ＳＥＮＳＥＢＴを受け付ける。信号ＳＥＮＳＥＢＴは、全ての動作制御回路６０［０］〜６０［ｍ］にて共通の信号であり、読み出し時にオン電圧ＶＢＴのレベルになり、ビット線ＢＬのプリチャージを解除する。
【００６３】
（実施形態に係る不揮発性半導体記憶装置の書込み動作）
次に、図２、図３Ａ、及び図３Ｂを参照して、実施形態に係る不揮発性半導体記憶装置の書込み（第1書込み動作、第２書込み動作）動作について説明する。図２は、制御回路２０の書き込み動作を示すフローチャートである。図２中、ステップＳ１１（ステップＳ１０１〜ステップＳ１０３）は、上述した第１書込み動作を示しており、ステップＳ１２（ステップＳ１０４〜Ｓ１０６）は、上述した第２書込み動作を示している。また、図３Ａ及び図３Ｂは、その動作を説明するための回路図である。なお、ここでは、説明を簡略化するため、１本の第１ワード線ＷＬＢ［ｈ］に沿ったメモリセルＭＣ［ｈ、ｋ］のうち、２個のメモリセルＭＣ［ｈ、ｉ−１］、ＭＣ［ｈ，ｉ］に同時にプログラム動作を実行する場合を例にとって説明するが、同時プログラムされるメモリセルの数は、３個、又はそれ以上であってもよく、その動作は以下に説明する２個の例から当業者であれば容易に理解されるものと思われる。
【００６４】
以下、ステップＳ１１、及びステップＳ１２について詳しく説明する。先ず、制御回路２０は、全てのビット線ＢＬをオン電圧ＶＢＴにプリチャージする（ステップＳ１０１）。例えば、図３Ａの符号「ａ」に示すように、ビット線ＢＬ［０］、…、ＢＬ［ｉ−１］、ＢＬ［ｉ］…、ＢＬ［ｍ］は、オン電圧ＶＢＴにプリチャージされる。
【００６５】
続いて、制御回路２０は、選択された第２ワード線ＷＬＴ（以下、選択第２ワード線ｓＷＬＴという）にオン電圧ＶＢＴを印加し、選択された第１ワード線ＷＬＢ（選択第１ワード線ｓＷＬＢ）にプログラム電圧ＶＢＰを印加する（ステップＳ１０２）。例えば、図３Ａの符号「ｂ」に示すように、第１ワード線ＷＬＢ［ｈ］（選択第１ワード線ｓＷＬＢ）のみがプログラム電圧ＶＢＰを印加され、第２ワード線ＷＬＴ［ｈ］（選択第２ワード線ｓＷＬＴ）のみがオン電圧ＶＢＴを印加される。
【００６６】
次に、制御回路２０は、選択ビット線ｓＢＬを接地電圧Ｖｓｓとする（ステップＳ１０３）。換言すると、制御回路２０は、選択メモリセルｓＭＣに対して同時にプログラム電圧ＶＢＰを印加する。例えば、図３Ａの符号「ｃ」に示すように、”１”データを書き込むべき選択メモリセルＭＣ［ｈ，ｉ−１］、ＭＣ［ｈ，ｉ］に接続されるビット線ＢＬ［ｉ−１］、ＢＬ［ｉ］（選択ビット線ｓＢＬ）が接地される一方で、非選択メモリセルｎｓＭＣ（例えばＭＣ［ｈ、ｍ］）に接続されるビット線ＢＬ［ｍ］の電圧は電圧ＶＢＴに維持される。
【００６７】
続いて、制御回路２０は、選択ビット線ｓＢＬをフローティングとする（ステップＳ１０４）。すなわち、図１に示すトランジスタ６３ｃを非導通状態とする。
【００６８】
次に、制御回路２０は、第1書込み動作にて”１”データのプログラムが完了されていない選択メモリセルｓＭＣ（以下、未書込みメモリセルｎｗＭＣという）が存在するか否かを判定する（ステップＳ１０５）。具体的に、ステップＳ１０５の判定は、選択メモリセルｓＭＣに接続された選択ビット線ｓＢＬの電圧を検知することにより行われる。検知した選択ビット線ｓＢＬの電圧が基準電圧よりも小であれば、その選択ビット線ｓＢＬに接続された選択メモリセルｓＭＣが未書込みメモリセルｎｗＭＣであると判定され（ステップＳ１０５、Ｙ）、検知した選択ビット線ｓＢＬの電圧が基準電圧よりも大であれば、その選択ビット線ｓＢＬに接続された選択メモリセルｓＭＣは未書込みメモリセルｎｗＭＣではなく、既書き込みメモリセルｗＭＣであると判定される（ステップＳ１０５、Ｎ）。
【００６９】
ここで、図３Ｂの符号「ｄ」に示すように、第1書込み動作の1サイクルが終了後、メモリセルＭＣ［ｈ、ｉ−１］のアンチフューズ素子１１ａが破壊される一方、メモリセルＭＣ［ｈ、ｉ］のアンチフューズ素子１１ａが破壊されていないものとする。すなわち、図３Ｂの符号「ｄ」において、メモリセルＭＣ［ｈ、ｉ−１］が、既書込みメモリセルｗＭＣ（第1書込み動作の実行後にプログラムされた選択メモリセルｓＭＣ）であり、メモリセルＭＣ［ｈ、ｉ］が、未書込みメモリセルｎｗＭＣであるものとする。
【００７０】
この場合、アンチフューズ素子１１ａの破壊により、メモリセルＭＣ［ｈ、ｉ−１］を介して第１ワード線ＷＬＢ［ｈ］からビット線ＢＬ［ｉ−１］へと電流が流れるので、フローティング状態とされた選択ビット線ＢＬ［ｉ−１］の電圧は上昇する（充電される）。一方、アンチフューズ素子１１ａが破壊されていないメモリセルＭＣ［ｈ、ｉ］では、第１ワード線ＷＬＢ［ｈ］からビット線ＢＬ［ｉ］へと電流は流れず、選択ビット線ＢＬ［ｉ］の電圧は接地電位から変化することはない。
【００７１】
このように、ステップＳ１０５では、第１書込み動作後においてもプログラムが未完了であるか否か（すなわち、未書込みメモリセルｎｗＭＣであるかどうか）を、フローティング状態にされた選択ビット線ｓＢＬの電圧を検知することにより判定する。
【００７２】
次に、ステップＳ１０５において、未書込みメモリセルｎｗＭＣが存在すると判断した場合（ステップＳ１０５、Ｙ）、制御回路２０は、その未書込みメモリセルｎｗＭＣが接続される選択ビット線ｓＢＬの電圧を、再度接地電圧とする一方、書込みが完了した既書込みメモリセルｗＭＣに接続される選択ビット線ｓＢＬの電圧は、オン電圧ＶＢＴに設定する（ステップＳ１０６）。換言すると、制御回路２０は、第２書込み動作においては、選択第１ワード線ｓＷＬＢをプログラム電圧ＶＢＰに保持したまま、未書込みメモリセルｎｗＭＣのみに同時にプログラム電圧ＶＢＰを印加する一方で、既書き込みメモリセルｗＭＣにはプログラム電圧ＶＢＰを印加しない。例えば、図３Ｂの符号「ｅ」で示すように、メモリセルＭＣ［ｈ、ｉ−１］ではアンチフューズ素子１１ａのゲート絶縁膜が破壊され、”１”データの書込みが完了したと判定される場合には、選択ビット線ＢＬ［ｉ−１］の電圧はオン電圧ＶＢＴにする。これにより、メモリセルＭＣ［ｈ、ｉ−１］には電流は流れず、従って選択第１ワード線ＷＬＢ［ｈ］の電圧の低下は抑制される。一方、データ書込みが完了していないメモリセルＭＣ［ｈ、ｉ］が接続されるビット線ｓＢＬ［ｉ］には、引き続き接地電圧が印加される。
【００７３】
ステップＳ１０６の後、制御回路２０は、再びステップＳ１０４を実行する。このようにして、ステップＳ１０４〜Ｓ１０６を繰り返し、ステップＳ１０５において、未書込みメモリセルｎｗＭＣが存在しないと判断した場合（ステップＳ１０５、Ｎ）、制御回路２０は、書込み動作を終了する。
【００７４】
次に、図４を参照して、本実施形態に係る不揮発性半導体記憶装置の書込み動作（第1書込み動作、第２書込み動作）を、各種信号の立ち上がり、立下りのタイミングと共にについてさらに詳しく説明する。図４は、書込み動作を示すタイミングチャートである。図４に示す例においては、ビット線ＢＬ［ｉ−１］、ビット線ＢＬ［ｉ］、及び第１ワード線ＷＬＴ［ｈ］の交点に配置されるメモリセルＭＣ［ｈ、ｉ−１］、ＭＣ［ｈ，ｉ］に”１”データを書き込み、その他のメモリセルＭＣ［ｈ、ｋ］（ｋ＝０〜ｍ、ｋ≠）ｉ−１，ｉ）にはデータの書込みは行わず、”０”データのままとするものとする。
【００７５】
このため、書込み動作開始時には、信号ＤＩ［ｉ−１］＝信号ＤＩ［ｉ］＝１、信号ＤＩ［ｋ］（ｋ＝０〜ｍ、ｋ≠ｉ−１、ｉ）＝０に設定される。また、メモリセルＭＣ［ｈ、ｉ−１］は、書き込みが行われ易く、メモリセルＭＣ［ｈ、ｉ］が書き込みが行われ難く、結果として未書込みメモリセルｎｗＭＣとなるものとする。
【００７６】
先ず、時刻ｔ１１にて、信号ＰＲＧ［ｋ］が”Ｌ”とされると共に、信号ＳＥＮＳＥＢＴが”Ｌ”となり、これにより、Ｐ−ＭＯＳトランジスタ６３ｄ、６３ｅを介して、全てのビット線ＢＬがオン電圧ＶＢＴにプリチャージされる。
【００７７】
次に、時刻ｔ１２にて、信号ＤＩＤＬが”Ｈ”となり、その後、信号ＦＣＬＫが”Ｈ”に立ち上がる。これにより、フリップフロップ回路６２ｅにて、信号ＤＩ［ｉ−１］、ＤＩ［ｉ］は、”Ｈ”とされて保持される。
【００７８】
続いて、時刻ｔ１３にて、信号ＲＤＣ［ｈ］は、”Ｈ”とされる（ＲＤＣ［ｊ］（ｊ＝０〜ｎ、ｊ≠ｈ）＝０）。これにより、第１ワード線駆動回路４０［ｈ］、第２ワード線駆動回路５０［ｈ］が動作し、第２ワード線ＷＬＴ［ｈ］の電圧、及び第１ワード線ＷＬＢ［ｈ］の電圧が、オン電圧ＶＢＴ、及びプログラム電圧ＶＢＰへと上げられる。
【００７９】
次に、時刻ｔ１４にて、信号ＰＣＬＫは、”Ｈ”とされる。これにより、ＡＮＤ回路６３ａの出力信号Ｓｇ５が”Ｈ”となり、これに従ってレベルシフタ６３ｂの出力信号である信号ＰＲＧ［ｉ−１］、ＰＲＧ［ｉ］が”Ｈ”となる。従って、トランジスタ６３ｃが導通し、ビット線ＢＬ［ｈ、ｉ−１］、ＢＬ［ｈ、ｉ］は接地される。これにより、メモリセルＭＣ［ｈ、ｉ−１］、［ｈ、ｉ］には電圧ＶＢＰが印加され、書込み動作が開始される。メモリセルＭＣは、書込みやすさ（ゲート絶縁膜の破壊のされやすさ）にばらつきがある。ここでは、メモリセルＭＣ［ｈ、ｉ−１］ではアンチフューズ素子１１ａのゲート絶縁膜が破壊され書込みが完了したが、メモリセルＭＣ［ｈ、ｉ］では、書込みが未完了であるものと仮定して説明を行う。
【００８０】
次に、時刻ｔ１５にて、信号ＳＥＮＳＥが”Ｈ”とされる。これにより、信号Ｓｇ５が”Ｌ”となり、従って、Ｎ−ＭＯＳトランジスタ６３ｃが非導通状態とされ、ビット線ＢＬ［ｉ−１］、ＢＬ［ｉ］は、フローティング状態とされる。この状態において、さらに第１ワード線ＷＬＢ［ｈ］に電圧ＶＢＰが印加された状態が継続されると、書込みが完了済み（既書き込みメモリセルｗＭＣ）のメモリセルＭＣ［ｈ、ｉ−１］が接続されたビット線ＢＬ［ｉ−１］では、その電圧が徐々に上昇する。一方、書込みが未完了（未書き込みメモリセルｎｗＭＣ）のメモリセルＭＣ［ｈ、ｉ］が接続されたビット線ＢＬ［ｉ］の電圧は、殆ど変化しない。
【００８１】
次に、このビット線ＢＬの電圧の変化を検知し、選択メモリセルｓＭＣであるメモリセルＭＣ［ｈ、ｉ−１］、メモリセルＭＣ［ｈ、ｉ］における書込み動作の完了／未了を判定する。すなわち、時刻ｔ１６において、基準電圧としての信号ＶＳＡＲＥＦを”Ｈ”とし、続く時刻ｔ１７にて、信号ＳＡＥを”Ｈ”とする。これにより、センスアンプ６１ａは活性化され、信号Ｓａｔ、信号Ｓａｃが、ビット線ＢＬの電圧に応じて変化する。ビット線ＢＬの電圧が信号ＶＳＡＲＥＦよりも高い場合には、Ｓａｔ＝１、信号Ｓａｃ＝０となり、逆に、ビット線ＢＬの電圧が信号ＶＳＡＲＥＦよりも低い場合には、Ｓａｔ＝０、Ｓａｃ＝１となる。従ってこの例では、ここで、信号Ｓａｔ［ｉ−１］＝１、信号Ｓａｃ［ｉ−１］＝０、信号Ｓａｔ［ｉ］＝０、信号Ｓａｃ［ｉ］＝１となる。
【００８２】
続いて、時刻ｔ１８にて、信号ＳＡＣＬＤが”Ｈ”となり、その後、信号ＦＣＬＫが”Ｈ”に立ち上がる。これにより、信号Ｓａｃがフリップフロップ回路６２ｅに取り込まれる。この図４の例の場合、信号ＤＯ［ｉ−１］は、”Ｌ”とされて保持される。一方、信号ＤＯ［ｉ］は、そのまま”Ｈ”に保持される。これにより、メモリセルＭＣ［ｈ，ｉ］はデータ書込みが未完了であると判定され、再びビット線ＢＬ［ｉ］の電圧が接地電圧とされる。すなわち、第２書込み動作が実行される。この図４に示す時刻ｔ１４からｔ１８に示す動作が、全ての選択メモリセルｓＭＣに書込み動作が完了するまで繰り返される。
【００８３】
（実施形態に係る不揮発性半導体記憶装置の読出動作）
次に、図５、及び図６を参照して、実施形態に係る不揮発性半導体記憶装置の読出動作の概略について説明する。図５は、制御回路２０の読出動作を示すフローチャートであり、図６は、その動作を示す回路図である。
【００８４】
なお、図６において、第１ワード線ＷＬＢ［ｈ］に沿ったメモリセルＭＣ［ｈ、ｋ］（ｋ＝１〜ｍ）が同時に読み出し対象とされるものとし、そのうち、メモリセルＭＣ［ｈ、ｉ−１］、メモリセル［ｈ、ｉ］に”1”データが書き込まれ、その他には”０”が書き込まれているものとする。
【００８５】
先ず、制御回路２０は、選択第１ワード線ｓＷＬＢの電圧を電源電圧ＶＤＤに上げ、且つ選択第２ワード線ｓＷＬＴをオン電圧ＶＢＴに上げる（ステップＳ２０１）。例えば、図６の符号「ｇ」に示すように、第１ワード線ＷＬＢ［ｈ］は、電源電圧ＶＤＤに上げられ、第２ワード線ＷＬＴ［ｈ］は、オン電圧ＶＢＴに上げられる。
【００８６】
次に、制御回路２０は、全てのビット線ＢＬを接地電圧Ｖｓｓにプリチャージした後、フローティング状態に切り替える（ステップＳ２０２）。
【００８７】
続いて、制御回路２０は、ビット線ＢＬの電圧を検知して、この検知情報に基づきメモリセルＭＣの保持データを読み出す（ステップＳ２０３）。例えば、図６の符号「ｈ」に示すように、ビット線ＢＬ［０］、…、ＢＬ［ｉ−１］、ＢＬ［ｉ］、…、ＢＬ［ｍ］は、フローティングとされており、これにより、”１”データが書込まれているメモリセルＭＣ［ｈ、ｉ−１］、ＭＣ[ｈ，ｉ]を介して第１ワード線ＷＬＢ［ｈ］からビット線ＢＬ［ｉ−１］、ビット線ＢＬ［ｉ］に電流が流れ、ビット線ＢＬ［ｉ−１］、ＢＬ［ｉ］は充電される。一方、書込みが行われていないメモリセルＭＣ[ｈ，ｋ]（ｋ≠ｉ−１、ｉ）に接続されたビット線ＢＬ［ｋ］に電流は流れず、ビット線ＢＬ［ｋ］は充電されない。制御回路２０は、このようなビット線ＢＬに充電された電位を検知することで、情報を読み出す。
【００８８】
次に、図７を参照して、実施形態に係る不揮発性半導体記憶装置の読出動作についてさらに詳しく説明する。図７は、読出動作を示すタイミングチャートである。
【００８９】
先ず、時刻ｔ２１にて、信号ＳＥＮＳＥが”Ｈ”とされる。これにより、トランジスタ６３ｃ〜６３ｅは全て非導通状態とされ、各ビット線ＢＬはフローティング状態とされる。
次に、時刻ｔ２２にて、信号ＲＤＣ［ｈ］は、”Ｈ”とされる。これにより、ワード線駆動回路４０、５０が動作して、第１ワード線ＷＬＢ［ｈ］は電源電圧ＶＤＤとなり、また、第２ワード線ＷＬＴ［ｈ］は、オン電圧ＶＢＴとされる。
【００９０】
続いて、時刻ｔ２３にて、信号ＤＣは、所定期間”Ｈ”とされる。これにより、トランジスタ６１ｂが導通し、ビット線ＢＬは接地電位まで放電される。そして、信号ＤＣが再び”Ｌ”となることによって、ビット線ＢＬは、再びフローティング状態となる。
【００９１】
この状態において、第１ワード線ＷＬＢ［ｈ］に電圧ＶＤＤを、第２ワード線ＷＬＴ［ｈ］に電圧ＶＢＴを印加した状態を継続すると、”１”データが書き込まれたメモリセルＭＣ［ｈ、ｉ−１］、ＭＣ［ｈ，ｉ］に接続されたビット線ＢＬ［ｉ−１］、ＢＬ［ｉ］の電圧は上昇し、”０”データが書き込まれたメモリセルＭＣ［ｈ、ｋ］に接続されたビット線ＢＬ［ｋ］の電圧は上昇しない。
【００９２】
次に、時刻ｔ２４にて、信号ＶＳＡＲＥＦが”Ｈ”とされる。続いて、時刻ｔ２５にて、信号ＳＡＥが、”Ｈ”とされる。これにより、センスアンプ６１は活性化され、ビット線ＢＬの充電状態に応じた信号Ｓａｔ、及び信号Ｓａｃを出力する。
【００９３】
続いて、時刻ｔ２６にて、信号ＳＡＴＬＤは”Ｈ”とされ、その後、信号ＦＣＬＫが立ち上がる。これにより、メモリセルＭＣの状態に応じた信号が、信号ＤＯ［ｊ］として読み出される。
【００９４】
（実施形態に係る不揮発性半導体記憶装置の効果）
次に、実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記実施形態に係る不揮発性半導体記憶装置において、制御回路２０は、一回の第1書込み動作によりロウ方向に並ぶ複数のメモリセルＭＣを同時並列にプログラムすることができる。さらに、制御回路２０は、第1書込み動作の実行後に定期的にセンス動作を実行し、この結果に基づいて、第１書込み動作によってもデータ書込みが完了しないメモリセルのみに第２書込み動作を実行する。これにより、”Ｈ”データがプログラムされたメモリセルＭＣ（既書込みメモリセルｗＭＣ）を流れるセル電流をカットし、第１ワード線ＷＬＢの電圧の低下を抑制することができる。このような第１ワード船ＷＬＢの電圧の低下を抑制することは、書込みが未完了のメモリセルＭＣ（未書込みメモリセルｎｗＭＣ）において、印加されるプログラム電圧が低下し、益々書き込み時間が長くなるといった事態を回避することに役立つ。すなわち、実施形態に係る不揮発性半導体記憶装置は、プログラム時間を短縮化することができる。
【００９５】
また、実施形態に係る不揮発性半導体記憶装置は、第２書込み時（ステップＳ１２）、第１ワード線ＷＬＢをプログラム電圧ＶＢＰに保持したまま、メモリセルＭＣの状態を読み出すことができる（ステップＳ１０５、図４の時刻ｔ１５〜ｔ１８）。すなわち、通常の読み出し動作（ステップＳ２０１〜Ｓ２０３）のように、第１ワード線ＷＬＢを電源電圧ＶＤＤにする必要がなく、プログラム時の状態のままメモリセルＭＣの状態を読み出すことができる。よって、実施形態に係る不揮発性半導体記憶装置は、第２書込み時において、第１ワード線ＷＬＢの電圧を上げ下げする必要はない。
【００９６】
また、プログラム電圧ＶＢＰは、通常の読み出し時（ステップＳ２０１〜Ｓ２０３）に第１ワードＷＬＢに印加される電源電圧ＶＤＤよりも高い。よって、実施形態に係る不揮発性半導体記憶装置において、第２書込み時の読み出しは、通常の読み出しよりも高速に実行することができる。
【００９７】
［他の実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、第２書込み（ステップＳ１２）における読み出し時（ステップＳ１０５）、及び通常の読み出し時（Ｓ２０１〜ステップＳ２０３）にて、参照電圧ＶＳＡＲＥＦは、異なる値としても良い。
【符号の説明】
【００９８】
１０…メモリセルアレイ、  ２０…制御回路、  ３０…ロウでコーダ、  ４０…第１ワード線駆動回路、  ５０…第２ワード線駆動回路、  ６０…動作制御回路、  ７０…第１レベルシフタ。
【図１】
2010165442.tif 000003
【図２】
2010165442.tif 000004
【図３Ａ】
2010165442.tif 000005
【図３Ｂ】
2010165442.tif 000006
【図４】
2010165442.tif 000007
【図５】
2010165442.tif 000008
【図６】
2010165442.tif 000009
【図７】
2010165442.tif 000010