(57)【要約】【課題】本発明は、半導体装置及びその製造方法に関し、特に非シリサイド領域において接合リークを抑制することにより、歩留まりの向上を図る半導体装置及びその製造方法を提供する。【解決手段】本発明に係る半導体装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極１１と、半導体基板に形成されたソース領域８ｂ及びドレイン領域８ａとを有する半導体装置において、ドレイン領域８ａの表面は、シリサイド膜が形成されたシリサイド領域２０と、シリサイド領域２０に隣接して形成されたシリサイド膜が形成されていない非シリサイド領域２１とを具備し、シリサイド領域２０は、１００μｍ２以上の面積を有し、非シリサイド領域２１は、シリサイド領域２０の面積以上の面積を有することを特徴とする。【選択図】図５
2010050113.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板に形成されたソース領域及びドレイン領域と、を有する半導体装置において、
前記ドレイン領域の表面は、
シリサイド膜が形成されたシリサイド領域と、
前記シリサイド領域に隣接して形成され、シリサイド膜が形成されていない非シリサイド領域と、
を具備し、
前記シリサイド領域は、１００μｍ２以上の面積を有し、
前記非シリサイド領域は、前記シリサイド領域の面積以上の面積を有することを特徴とする半導体装置。
【請求項２】
半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板に形成されたソース領域及びドレイン領域と、を有する半導体装置において、
前記ソース領域及び前記ドレイン領域の表面は、
シリサイド膜が形成されたシリサイド領域と、
前記シリサイド領域に隣接して形成され、シリサイド膜が形成されていない非シリサイド領域と、
を具備し、
前記シリサイド領域は、１００μｍ２以上の面積を有し、
前記非シリサイド領域は、前記シリサイド領域の面積以上の面積を有することを特徴とする半導体装置。
【請求項３】
請求項１又は２において、前記ゲート電極、前記ソース領域及び前記ドレイン領域それぞれの非シリサイド領域上に形成された保護膜と、前記保護膜及び前記シリサイド膜上に形成された層間絶縁膜と、をさらに具備することを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、前記シリサイド領域は、二つ以上の領域によって形成されていることを特徴とする半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物をイオン注入することにより、前記半導体基板にソース領域及びドレイン領域を形成する工程と、
前記ゲート電極、前記ソース領域及び前記ドレイン領域の上に保護膜を形成する工程と、
前記保護膜にシリサイド領域を形成するための開口部を形成する工程と、
前記開口部内及び前記保護膜上に金属膜を形成する工程と、
前記金属膜に熱処理を施すことにより、前記開口部内に位置する前記半導体基板にシリサイド膜を形成する工程と、
を具備し、
前記ドレイン領域の表面は、
前記シリサイド膜が形成されたシリサイド領域と、
前記シリサイド領域に隣接して形成され、シリサイド膜が形成されていない非シリサイド領域と、
を有し、
前記シリサイド領域は、１００μｍ２以上の面積を有し、
前記非シリサイド領域は、前記シリサイド領域の面積以上の面積を有することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物をイオン注入することにより、前記半導体基板にソース領域及びドレイン領域を形成する工程と、
前記ゲート電極、前記ソース領域及び前記ドレイン領域の上に保護膜を形成する工程と、
前記保護膜にシリサイド領域を形成するための開口部を形成する工程と、
前記開口部内及び前記保護膜上に金属膜を形成する工程と、
前記金属膜に熱処理を施すことにより、前記開口部内に位置する前記半導体基板にシリサイド膜を形成する工程と、
を具備し、
前記ソース領域及び前記ドレイン領域の表面は、
前記シリサイド膜が形成されたシリサイド領域と、
前記シリサイド領域に隣接して形成され、シリサイド膜が形成されていない非シリサイド領域と、
を有し、
前記シリサイド領域は、１００μｍ２以上の面積を有し、
前記非シリサイド領域は、前記シリサイド領域の面積以上の面積を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に非シリサイド領域において接合リークを抑制することにより、歩留まりの向上を図る半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置中には、シリサイド領域と非シリサイド領域が存在している。非シリサイド領域は、高抵抗を必要とする一部の回路、例えば、Ｉ／Ｏ回路に使用されており、Ｉ／Ｏ回路はＥＳＤ耐量を保つために高抵抗が要求される。この非シリサイド領域では、抵抗を下げないようにするために大面積のパターンが必要となる。
【０００３】
図１２は従来の半導体装置を説明する為の平面図である。図１３（ａ）は図１２に示すａ−ａ'部の断面図であり、図１３（ｂ）は図１２に示すｂ−ｂ'部の断面図である。
【０００４】
図１２に示す半導体装置は、保護膜５２（図１２に斜線で示した部分）で覆われていない領域にコバルトシリサイド膜５３が形成されたシリサイド領域と、保護膜５２で覆われている領域に形成されるシリサイド化されない非シリサイド領域とを有している。この非シリサイド領域には大面積パターン（縦１０μｍ×横２０μｍのパターン）からなる非シリサイド領域２２が含まれている。保護膜５２には例えばＴＥＯＳ酸化膜等が用いられる。
【０００５】
図１２及び図１３に示すように、シリコン基板５１上に、ゲート絶縁膜６０を形成し、ゲート絶縁膜６０上にゲート電極６１を形成する。その後、シリコン基板５１にＬＤＤ領域の拡散層５９が形成される。次いで、ゲート電極６１及びゲート絶縁膜６０の側壁にはサイドウォール６２が形成される。その後、シリコン基板５１上に図示せぬレジストパターンを形成する。次いで、図示せぬレジストパターンをマスクとしてイオン注入し、ランプアニールを施すことにより、ソース領域の拡散層５８ｂ及びドレイン領域の拡散層５８ａが形成される。その後、図示せぬレジストパターンを剥離する。
【０００６】
その後、基板の全面上に保護膜５２を形成し、フォトリソグラフィー法及びウェットエッチング法を用いて保護膜５２を加工する。これにより、ソース領域の拡散層５８ｂ及びドレイン領域の拡散層５８ａそれぞれの一部上に位置する保護膜５２が開口される。次いで、保護膜５２を含む基板の全面上にスパッタリングにより図示せぬコバルト膜を形成する。次いで、このコバルト膜にランプアニールによって熱処理を施した後、ウェットエッチによって保護膜５２上の未反応のコバルト膜を除去した後、再度ランプアニールによって熱処理を施す。このようにして保護膜５２が開口されているシリコン基板とコバルト膜をシリサイド反応させることによってコバルトシリサイド膜５３が形成される（例えば特許文献１参照）。
【０００７】
その後、コバルトシリサイド膜５３及びゲート電極６１を含む基板の全面上にシリコン窒化膜５４、第１の酸化膜５５、第２の酸化膜５６及び第３の酸化膜５７からなる層間絶縁膜６６を形成する。
【０００８】
次いで、層間絶縁膜６６をＣＭＰ法にて平坦化処理する。その後、フォトリソグラフィー法及びドライエッチング法を用いて加工することにより、コバルトシリサイド膜５３上の層間絶縁膜６６内にはコンタクトホール６３が形成される。次いで、コンタクトホール６３内に導電膜を形成することにより、層間絶縁膜６６内にはプラグ６４が埋め込まれる。その後、コバルトシリサイド膜５３上に形成されたプラグ６４と、コバルトシリサイド膜５３の界面活性化する為にアニールによる熱処理を施す。
【０００９】
【特許文献１】特開２００７−１５０３３４号公報（段落００１９〜００３６）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、ソース領域の拡散層５８ｂ及びドレイン領域の拡散層５８ａは、イオン注入によるダメージが残されたダメージ層となる。しかし、ソース領域の拡散層５８ｂ及びドレイン領域の拡散層５８ａの表面にシリサイド膜が形成されればダメージ層ごとシリサイド化されダメージが除去される。言い換えると、ソース領域の拡散層５８ｂ及びドレイン領域の拡散層５８ａの表面にシリサイド膜が形成されなければイオン注入によるダメージが残されることになる。このようなダメージ層が、保護膜５２を介してシリサイド反応時のアニール熱の熱ストレスを受けること、保護膜５２を介して層間絶縁膜６６の膜応力を受けることにより、ダメージ層を核にして結晶欠陥が発生することがある。特に、大面積パターンの非シリサイド領域２２では、熱ストレスや膜応力の影響を顕著に受けるため、小面積パターンに比べてより結晶欠陥が成長しやすい領域となる。従って、大面積パターンの非シリサイド領域２２における結晶欠陥に起因するドレイン領域の接合リークが増大するという課題がある。
【００１１】
本発明に係る幾つかの態様は、大面積パターンの非シリサイド領域においてドレイン領域の接合リークを抑制できる半導体装置及びその製造方法である。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明に係る半導体装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板に形成されたソース領域及びドレイン領域と、を有する半導体装置において、
前記ドレイン領域の表面は、
シリサイド膜が形成されたシリサイド領域と、
前記シリサイド領域に隣接して形成され、シリサイド膜が形成されていない非シリサイド領域と、
を具備し、
前記シリサイド領域は、１００μｍ２以上の面積を有し、
前記非シリサイド領域は、前記シリサイド領域の面積以上の面積を有することを特徴とする。
【００１３】
上記半導体装置によれば、ドレイン領域の表面に１００μｍ２以上の面積を有するシリサイド領域を形成することにより、このシリサイド領域において、ドレイン領域における半導体基板の表層に形成されるダメージ層がシリサイド化されることとなる。その結果、ストレスの影響による結晶欠陥の成長を抑制することができる。従って、ドレイン領域に前記シリサイド領域の面積以上の面積を有する大面積パターンの非シリサイド領域が形成されていても、その非シリサイド領域での接合リークを低減することができる。
【００１４】
本発明に係る半導体装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板に形成されたソース領域及びドレイン領域と、を有する半導体装置において、
前記ソース領域及び前記ドレイン領域の表面は、
シリサイド膜が形成されたシリサイド領域と、
前記シリサイド領域に隣接して形成され、シリサイド膜が形成されていない非シリサイド領域と、
を具備し、
前記シリサイド領域は、１００μｍ２以上の面積を有し、
前記非シリサイド領域は、前記シリサイド領域の面積以上の面積を有することを特徴とする。
【００１５】
また、本発明に係る半導体装置において、前記ゲート電極、前記ソース領域及び前記ドレイン領域それぞれの非シリサイド領域上に形成された保護膜と、前記保護膜及び前記シリサイド膜上に形成された層間絶縁膜と、をさらに具備することが好ましい。
【００１６】
また、本発明に係る半導体装置において、前記シリサイド領域は、二つ以上の領域によって形成されていてもよい。
【００１７】
本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物をイオン注入することにより、前記半導体基板にソース領域及びドレイン領域を形成する工程と、
前記ゲート電極、前記ソース領域及び前記ドレイン領域の上に保護膜を形成する工程と、
前記保護膜にシリサイド領域を形成するための開口部を形成する工程と、
前記開口部内及び前記保護膜上に金属膜を形成する工程と、
前記金属膜に熱処理を施すことにより、前記開口部内に位置する前記半導体基板にシリサイド膜を形成する工程と、
を具備し、
前記ドレイン領域の表面は、
前記シリサイド膜が形成されたシリサイド領域と、
前記シリサイド領域に隣接して形成され、シリサイド膜が形成されていない非シリサイド領域と、
を有し、
前記シリサイド領域は、１００μｍ２以上の面積を有し、
前記非シリサイド領域は、前記シリサイド領域の面積以上の面積を有することを特徴とする。
【００１８】
本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物をイオン注入することにより、前記半導体基板にソース領域及びドレイン領域を形成する工程と、
前記ゲート電極、前記ソース領域及び前記ドレイン領域の上に保護膜を形成する工程と、
前記保護膜にシリサイド領域を形成するための開口部を形成する工程と、
前記開口部内及び前記保護膜上に金属膜を形成する工程と、
前記金属膜に熱処理を施すことにより、前記開口部内に位置する前記半導体基板にシリサイド膜を形成する工程と、
を具備し、
前記ソース領域及び前記ドレイン領域の表面は、
前記シリサイド膜が形成されたシリサイド領域と、
前記シリサイド領域に隣接して形成され、シリサイド膜が形成されていない非シリサイド領域と、
を有し、
前記シリサイド領域は、１００μｍ２以上の面積を有し、
前記非シリサイド領域は、前記シリサイド領域の面積以上の面積を有することを特徴とする。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の実施形態について説明する。
図５は本発明の第１の実施形態に係る半導体装置を説明する為の平面図である。また、図１（ａ）、図２（ａ）、図３（ａ）及び図４（ａ）は図５に示すＡ−Ａ'部の断面図であり、図１（ｂ）、図２（ｂ）、図３（ｂ）及び図４（ｂ）は図５に示すＢ−Ｂ'部の断面図である。また、図１、図２、図３及び図４の各図は本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。
【００２０】
図５に示す半導体装置は、保護膜２（図５に斜線で示した部分）で覆われている領域に形成されるシリサイド化されない非シリサイド領域を有しており、この非シリサイド領域には大面積パターン（縦１０μｍ×横１０μｍのパターン）からなる非シリサイド領域２１が含まれている。また、図５に示す半導体装置は、保護膜２で覆われていない領域にコバルトシリサイド膜３が形成された大面積パターン（縦１０μｍ×横１０μｍのパターン）からなるシリサイド領域２０及び小面積パターンからなるシリサイド領域（図５に参照符号３で示した領域）とを有している。大面積パターンからなるシリサイド領域２０は、大面積パターンからなる非シリサイド領域２１と同程度の面積を有している。なお、前記小面積パターンからなるシリサイド領域は、面積が小さいため、本発明の結晶欠陥の成長を抑制する効果を十分に奏しない領域である。また、保護膜２には例えばＴＥＯＳ酸化膜等が用いられている。
【００２１】
次に、図５に示す半導体装置の製造方法について説明する。
まず、図１（ａ）及び（ｂ）に示すように、シリコン基板１の表面上に図示せぬ素子分離膜を形成し、ゲート絶縁膜１０となるゲート酸化膜を熱酸化法にて形成する。その後、ゲート絶縁膜１０上にＣＶＤ（Chemical  Vapor  Deposition）法にて成膜されたＰｏｌｙ−Ｓｉ膜をフォトリソグラフィー法及びドライエッチング法を用いて加工することによりゲート電極１１を形成する。
【００２２】
次に、ゲート電極１１及び図示せぬ素子分離膜をマスクとしてシリコン基板１に不純物イオンをイオン注入することにより、シリコン基板１のＬＤＤ（Lightly  Doped  Drain）領域の拡散層９が形成される。その後、ゲート電極１１を含む基板の全面上に例えばシリコン窒化膜をＣＶＤ法により成膜した後、エッチバックにてシリコン窒化膜をエッチングすることにより、ゲート電極１１の側壁にサイドウォール１２が形成される。
【００２３】
その後、シリコン基板１上に図示せぬレジストパターンを形成する。次いで、図示せぬレジストパターン、ゲート電極１１及びサイドウォール１２をマスクとしてシリコン基板１に不純物イオンをイオン注入し、シリコン基板１にランプアニールによって熱処理を施すことにより、シリコン基板１のソース領域の拡散層８ｂ及びドレイン領域の拡散層８ａが形成される。その後、図示せぬレジストパターンを剥離する。次に、ゲート電極１１、サイドウォール１２、ソース領域の拡散層８ｂ及びドレイン領域の拡散層８ａを含む基板の全面上にＣＶＤ法にて保護膜２を形成する。この際に、保護膜２にはＴＥＯＳ酸化膜が用いられる。なお、保護膜２は、ＴＥＯＳ酸化膜に限定されるものではなく、後のシリサイド化を阻止できる膜であれば他の種類の膜を用いても良い、
【００２４】
次いで、図２（ａ）及び（ｂ）に示すように、保護膜２上に図示せぬレジストパターンを形成し、その図示せぬレジストパターンをマスクにしてウェットエッチングすることにより保護膜２を加工する。これにより、図５に示すように、ドレイン領域の拡散層８ａ上には正方形の窓（大面積の開口）２０ａが形成されると共に、ソース領域の拡散層８ｂ上の溝（小面積の開口）２０ｃ及びドレイン領域の拡散層８ａ上の溝（小面積の開口）２０ｂが形成される。
【００２５】
次いで、図３（ａ）及び（ｂ）に示すように、窓２０ａ内、溝２０ｂ，２０ｃ内及び保護膜２を含む全面上にスパッタリングにより図示せぬコバルト膜を形成する。その後、コバルト膜をランプアニールによる加熱処理を施す。次いで、ウェットエッチングによって保護膜２上の未反応のコバルト膜を除去した後、再度コバルト膜をランプアニールによる加熱処理を施す。このようにしてシリコン基板１の表面上においてシリコンとコバルト膜が反応することにより、ソース領域の拡散層８ｂ上の溝２０ｃ、ドレイン領域の拡散層８ａ上の溝２０ｂ及び窓２０ａにおいてコバルトシリサイド膜３が形成され、このコバルトシリサイド膜３の厚さが５０〜１００ｎｍ程度となる。これによって、図５に示すように、ドレイン領域の拡散層８ａ上の大面積パターンからなる非シリサイド領域２１と窓２０ａによる大面積パターンからなるシリサイド領域２０が形成されることとなる。なお、本実施形態では、コバルトシリサイド膜３を用いているが、他の金属シリサイド膜を用いることも可能である。
【００２６】
その後、図４（ａ）及び（ｂ）に示すように、コバルトシリサイド膜３及びゲート電極１１を含む基板の全面上にＣＶＤ法にてシリコン窒化膜４、第１の酸化膜５、第２の酸化膜６及び第３の酸化膜７からなる層間絶縁膜１６を形成する。この際に、第１の酸化膜５に例えばＢＰＳＧ膜を用い、第２の酸化膜６に例えばＴＥＯＳ膜を用い、第３の酸化膜に例えばプラズマＣＶＤ法によるＳｉＯ２膜を用いる。ただし、第１の酸化膜５にＢＰＳＧ膜を用いる場合においては、ＢＰＳＧ膜の成膜後にアニールによる熱処理を施す。次いで、層間絶縁膜１６をＣＭＰ法にて平坦化処理する。次いで、層間絶縁膜１６をフォトリソグラフィー法及びドライエッチング法を用いて加工することにより、層間絶縁膜１６内にはコンタクトホール１３が形成される。その後、コンタクトホール１３内にスパッタリングによって導電膜を形成することにより、層間絶縁膜１６内にはプラグ１４が埋め込まれる。この際に、ゲート電極１１上においても図５に示すプラグ１５が形成される。その後、シリサイド膜３上に形成されたプラグ１４と、シリサイド膜３の界面活性化する為にアニールによる熱処理を施す。
【００２７】
以上、本発明の第１の実施形態によれば、ドレイン領域の拡散層８ａ上のプラグ１４が形成されない大面積の領域に、大面積パターン（縦１０μｍ×横１０μｍのパターン）のシリサイド領域２０と大面積パターン（縦１０μｍ×横１０μｍのパターン）の非シリサイド領域２１の両方を設置する。即ち、シリサイド領域２０を非シリサイド領域２１と同程度の面積で形成する。このシリサイド領域２０において、ソース領域の拡散層８ｂ及びドレイン領域の拡散層８ａの形成のためのイオン注入によるダメージ層ごとシリサイド化される。つまり、シリコン基板の表層に形成されたイオン注入によるダメージ層がシリサイド化される。その結果、シリサイド反応時のアニール熱、第２の酸化膜６にＢＰＳＧ膜を用いた場合のアニール熱及びプラグ１４形成時のアニール熱などの熱ストレス、シリコン窒化膜４の膜応力などのストレスの影響によって結晶欠陥を発生させる原因となる核を消失させることが可能となる。このように大面積パターンのシリサイド領域２０を大面積パターンの非シリサイド領域２１に隣接させて形成することにより、大面積パターンの非シリサイド領域２１での接合リークを低減することができ、歩留まりが向上する。
【００２８】
また、上記のような効果を奏するのは、ドレイン領域の拡散層８ａの表面において、１００μｍ２以上の面積（本実施形態では縦１０μｍ×横１０μｍ＝１００μｍ２）を有するシリサイド領域２０と、このシリサイド領域２０の面積以上の面積（本実施形態では縦１０μｍ×横１０μｍ＝１００μｍ２の面積）を有する非シリサイド領域２１とを隣接させて形成する場合である。但し、ドレイン領域の拡散層８ａの全体の非シリサイド領域は非シリサイド領域２１の面積より大きいこと、ドレイン領域の拡散層８ａ上のプラグ１４が形成される小面積パターンのシリサイド領域が存在することを考慮しても、ドレイン領域の拡散層８ａの表面において、１００μｍ２以上の面積を有するシリサイド領域と、このシリサイド領域の面積以上の面積を有する非シリサイド領域とを隣接させて形成することにより、上記のような効果を奏するといえる。この場合、前記１００μｍ２以上の面積を有するシリサイド領域は、前記シリサイド領域２０と前記小面積パターンのシリサイド領域の二つのパターンからなるシリサイド領域を意味する。
【００２９】
図１１は、図１２に示す従来の大面積パターン（縦１０μｍ×横２０μｍのパターン）からなる非シリサイド領域２２を有する半導体装置、及び図５に示す本発明の第１の実施形態による半導体装置それぞれのドレイン領域の接合リーク電流を測定した結果を表すグラフである。図１１に示すように、従来の半導体装置と本実施形態の半導体装置を比較すると、本実施形態による半導体装置ではほとんどリーク電流が無いことが分かる。これは、大面積パターンのシリサイド領域２０を大面積パターンの非シリサイド領域２１に隣接させて形成することにより、大面積パターンの非シリサイド領域２１において熱や膜応力などのストレスの影響が受け難くできるためである。つまり、大面積パターンのシリサイド領域２０を設けることにより、大面積パターンの非シリサイド領域２１でのダメージ層による結晶欠陥の成長を抑制することが可能となる。その結果、大面積パターンの非シリサイド領域２１でのドレイン領域の接合リークを抑制することができ、歩留まりが向上する。
【００３０】
また、成膜された保護膜２の外周部においては保護膜２の膜厚が薄くなる傾向にある。それにより、半導体装置の外周部では、ダメージ層にかかる熱や膜応力などのストレスの影響をより受やすい傾向にある。その為、シリサイド領域２０は保護膜２が成膜されている領域の外側に配置することにより、より結晶欠陥を発生させる原因となる核を消失させることが可能となる。
【００３１】
次に、本発明の第２の実施形態について図６を参照しつつ説明するが、第１の実施形態と同様の部分の説明は省略する。図６は第２の実施形態に係る半導体装置を示す平面図であり、第１の実施形態において参照した図５と同一部分では、同一符号を付し、異なる部分についてのみ説明する。
【００３２】
第１の実施形態において、図４（ａ）に示すように、保護膜２上に図示せぬレジストパターンを形成し、その図示せぬレジストパターンをマスクにしてエッチングすることにより保護膜２を加工する。これにより、ドレイン領域の拡散層８ａ上には窓２０ａが形成されると共に、ソース領域の拡散層８ｂ上の溝２０ｃ及びドレイン領域の拡散層８ａ上の溝２０ｂが形成される。これに対し、第２の実施形態においては、図６に示すように、ドレイン領域の拡散層８ａ上に形成された窓２０ａは８角形の形状とする。その為、ドレイン領域の拡散層８ａ上のフラット部分は大面積パターンの非シリサイド領域と平面形状が８角形からなるシリサイド領域２３を有する。
【００３３】
以上、本発明の第２の実施形態においても第１の実施形態と同様の効果を得ることができる。つまり、第２の実施形態では、ドレイン領域の拡散層８ａの表面において、１００μｍ２以上の面積を有するシリサイド領域２３と、このシリサイド領域２３の面積以上の面積を有する非シリサイド領域とを隣接させて形成しているため、第１の実施形態と同様の効果を得ることができる。
【００３４】
次に、本発明の第３の実施形態について図７を参照しつつ説明するが、第１の実施形態と同様の部分の説明は省略する。図７は第３の実施形態に係る半導体装置を示す平面図であり、第１の実施形態において参照した図５と同一部分では、同一符号を付し、異なる部分についてのみ説明する。
【００３５】
図７に示すように、ドレイン領域の拡散層８ａ上に形成されたシリサイド領域２４は長方形であり、ドレイン領域の拡散層８ａ上のフラット部分において横に長く延ばした長方形のシリサイド領域２４を縦方向に２列に配置する。それにより、ドレイン領域の拡散層８ａ上のフラット部分は２列に配置された長方形からなるシリサイド領域２４を有し、その他の領域は非シリサイド領域となる。
【００３６】
以上、本発明の第３の実施形態においても第１の実施形態と同様の効果を得ることができる。つまり、第３の実施形態では、ドレイン領域の拡散層８ａの表面において、合計で１００μｍ２以上の面積を有する二つのシリサイド領域２４と、これらのシリサイド領域２４の面積以上の面積を有する非シリサイド領域とを隣接させて形成しているため、第１の実施形態と同様の効果を得ることができる。
【００３７】
次に、本発明の第４の実施形態について図８を参照しつつ説明するが、第１の実施形態と同様の部分の説明は省略する。図８は第４の実施形態に係る半導体装置を示す平面図であり、第１の実施形態において参照した図５と同一部分では、同一符号を付し、異なる部分についてのみ説明する。
【００３８】
図８に示すように、ドレイン領域の拡散層８ａ上に形成されたシリサイド領域２５は長方形であり、ドレイン領域の拡散層８ａ上のフラット部分において縦に長く延ばした長方形のシリサイド領域２５を横方向に３列に配置する。それにより、ドレイン領域の拡散層８ａ上のフラット部分は３列に配置された長方形の窓２５によるシリサイド領域を有し、その他の領域は非シリサイド領域となる。
【００３９】
以上、本発明の第４の実施形態においても第１の実施形態と同様の効果を得ることができる。つまり、第４の実施形態では、ドレイン領域の拡散層８ａの表面において、合計で１００μｍ２以上の面積を有する三つのシリサイド領域２５と、これらのシリサイド領域２５の面積以上の面積を有する非シリサイド領域とを隣接させて形成しているため、第１の実施形態と同様の効果を得ることができる。
【００４０】
次に、本発明の第５の実施形態について図９を参照しつつ説明するが、第１の実施形態と同様の部分の説明は省略する。図９は第５の実施形態に係る半導体装置を示す平面図であり、第１の実施形態において参照した図５と同一部分では、同一符号を付し、異なる部分についてのみ説明する。
【００４１】
図９に示すように、ドレイン領域の拡散層８ａ上に形成されたシリサイド領域２６は小型の正方形であり、シリサイド領域２６はドレイン領域の拡散層８ａ上のフラット部分に斜め方向に配置される。それにより、ドレイン領域の拡散層８ａ上のフラット部分は斜め方向に配置された正方形のシリサイド領域２６を有し、その他の領域は非シリサイド領域となる。
【００４２】
以上、本発明の第５の実施形態においても第１の実施形態と同様の効果を得ることができる。つまり、第５の実施形態では、ドレイン領域の拡散層８ａの表面において、合計で１００μｍ２以上の面積を有する三つのシリサイド領域２５と、これらのシリサイド領域２５の面積以上の面積を有する非シリサイド領域とを隣接させて形成しているため、第１の実施形態と同様の効果を得ることができる。
【００４３】
次に、本発明の第６の実施形態について図１０を参照しつつ説明するが、第１の実施形態と同様の部分の説明は省略する。図１０は第６の実施形態に係る半導体装置を示す平面図であり、第１の実施形態において参照した図５と同一部分では、同一符号を付し、異なる部分についてのみ説明する。
【００４４】
図１０に示すように、上下のソース領域の拡散層８ｂ上に形成されたシリサイド領域２７は長方形を横に長く延ばして配置され、ドレイン領域の拡散層８ａ上に形成されたシリサイド領域２８は長方形を縦にして配置され、中央のソース領域の拡散層８ｂ上にシリサイド領域２９を配置している。それにより、シリサイド領域２７、２８及び２９は成膜された保護膜２の外周部を囲うように配置されている。つまり、ソース領域の拡散層８ｂ上及びドレイン領域の拡散層８ａ上のフラット部分はシリサイド領域２７、２８及び２９を有し、その他の領域は非シリサイド領域となる。
【００４５】
以上、本発明の第６の実施形態においても第１の実施形態と同様の効果を得ることができる。つまり、第６の実施形態では、ソース領域の拡散層８ｂ及びドレイン領域の拡散層８ａの表面において、合計で１００μｍ２以上の面積を有する二つのシリサイド領域２７、２８又は合計で１００μｍ２以上の面積を有する二つのシリサイド領域２８、２９と、これらのシリサイド領域の面積以上の面積を有する非シリサイド領域とを隣接させて形成しているため、第１の実施形態と同様の効果を得ることができる。この場合、シリサイド領域はソース領域の拡散層８ｂ上及びドレイン領域の拡散層８ａ上に形成され、非シリサイド領域はソース領域の拡散層８ｂ上及びドレイン領域の拡散層８ａ上に形成されたものを意味する。
【００４６】
また、成膜された保護膜２の外周部においては保護膜２の膜厚が薄くなる傾向にある為、半導体装置の外周部では、ダメージ層にかかる熱や膜応力などのストレスの影響をより受やすい傾向にある。その為、シリサイド領域２７、２８及び２９を成膜された保護膜２の外周部を囲うように配置することにより、より結晶欠陥を発生させる原因となる核を消失させることが可能となる。
【００４７】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００４８】
【図１】各図は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、（ａ）は図５に示すＡ−Ａ'部であり、（ｂ）は図５に示すＢ−Ｂ'部である。
【図２】各図は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、（ａ）は図５に示すＡ−Ａ'部であり、（ｂ）は図５に示すＢ−Ｂ'部である。
【図３】各図は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、（ａ）は図５に示すＡ−Ａ'部であり、（ｂ）は図５に示すＢ−Ｂ'部である。
【図４】各図は本発明の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、（ａ）は図５に示すＡ−Ａ'部であり、（ｂ）は図５に示すＢ−Ｂ'部である。
【図５】本発明の第１の実施形態に係る半導体装置を説明する為の平面図である。
【図６】本発明の第２の実施形態に係る半導体装置を説明する為の平面図である。
【図７】本発明の第３の実施形態に係る半導体装置を説明する為の平面図である。
【図８】本発明の第４の実施形態に係る半導体装置を説明する為の平面図である。
【図９】本発明の第５の実施形態に係る半導体装置を説明する為の平面図である。
【図１０】本発明の第６の実施形態に係る半導体装置を説明する為の平面図である。
【図１１】非シリサイド領域におけるリーク電流を表すグラフ。
【図１２】従来の半導体装置の製造方法を説明する為の平面図。
【図１３】各図は従来の半導体装置の製造方法を説明する為の断面図であり、（ａ）は図１２に示すＡ−Ａ'部であり、（ｂ）は図１２に示すＢ−Ｂ'部である。
【符号の説明】
【００４９】
１，５１・・・シリコン基板、２，５２・・・保護膜、３，５３・・・シリサイド膜、４，５４・・・シリコン窒化膜、５，５５・・・第１の酸化膜、６，５６・・第２の酸化膜、７，５７・・・第３の酸化膜、８ａ，８ｂ・・・ドレイン領域の拡散層、８ｂ，５８ｂ・・・ソース領域の拡散層、９，５９・・・ＬＤＤ領域、１０，６０・・・ゲート絶縁膜、１１，６１・・・ゲート電極、１２，６２・・・サイドウォール、１６，６６・・・層間絶縁膜、１３，６３・・・コンタクトホール、１４，６４，１５・・・プラグ、２０，２３，２４，２５，２６，２７，２８・・・シリサイド領域、２１，２２・・非シリサイド領域、２０ａ・・・窓、２０ｂ，２０ｃ・・・溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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