(57)【要約】【課題】  集積回路装置の評価方法に関し、個々のトランジスタやロジック回路の経時劣化の実測による確認を含む設計フローを構築する。【解決手段】  回路設計を終了した集積回路から信頼性評価対象素子或いは信頼性評価対象回路の少なくとも一方を含む信頼性評価対象要素を抽出し、前記抽出した信頼性評価対象要素を信号遅延測定回路に接続するように配置し、前記信頼性評価対象要素に対して電源電圧をストレス電圧として印加して、前記信頼性評価対象要素の経時劣化を信号遅延の劣化として測定する。【選択図】          図１
2010050365.tif 000002
【特許請求の範囲】
【請求項１】
回路設計を終了した集積回路から信頼性評価対象素子或いは信頼性評価対象回路の少なくとも一方を含む信頼性評価対象要素を抽出し、
前記抽出した信頼性評価対象要素を信号遅延測定回路に接続するように配置し、
前記信頼性評価対象要素に対して電源電圧をストレス電圧として印加して、
前記信頼性評価対象要素の経時劣化を信号遅延の劣化として測定する集積回路装置の評価方法。
【請求項２】
前記信頼性評価対象要素がｐチャネル絶縁ゲート型トランジスタであり、  前記ｐチャネル絶縁ゲート型トランジスタとストレス電圧印加回路とからなるユニット回路をスイッチング回路を介して多段直列接続し、ゲート段数を変えながら順次信号の遅延を測定する請求項１記載の集積回路装置の評価方法。
【請求項３】
前記信頼性評価対象要素が基本論理ゲートであり、
前記基本論理ゲートをスイッチング回路を介して多段直列接続し、
前記基本論理ゲートにストレス電圧を印加し、ゲート段数を変えながら順次信号の遅延を測定する請求項１記載の集積回路装置の評価方法。
【請求項４】
前記信頼性評価対象要素がクリティカルパスであり、
前記回路設計を終了した集積回路からタイミング解析シミュレータにより全信号パスを抽出し、
前記抽出した全信号パスの信頼性を信頼性シミュレータで解析し、
前記解析した信号パスのうち経時劣化を大きな順にランキングし、
前記ランキングした信号パスの内の上位の信号パスをクリティカルパスとして選択し、  前記選択したクリティカルパスにストレス電圧を印加し、信号の遅延を測定する請求項１記載の集積回路装置の評価方法。
【請求項５】
前記信号遅延測定回路と前記選択した信頼性評価対象要素を、前記ウェーハのスクライブ領域に配置する請求項１乃至４のいずれか１項に記載の集積回路装置の評価方法。
【請求項６】
前記信号遅延測定回路と前記選択した信頼性評価対象要素を、前記ウェーハの製品領域に配置する請求項１乃至４のいずれか１項に記載の集積回路装置の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路の評価方法に関するものであり、特に、半導体集積回路装置に設けたトランジスタ及びロジック回路等の経時劣化をウェーハ段階において単時間で評価するための構成に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路の製造ばらつきの増大に伴い、半導体集積回路装置の経時劣化による信号遅延の増大も正確に予測した設計フローを構築することが望まれている。このような経時劣化を正確に予測するために、個々の劣化モードに焦点を当てた加速試験を行ない、トランジスタ閾値電圧やドレイン電流、界面準位などの変化をモデル化し、信頼性シミュレータに取り込む方法がある（例えば、特許文献１参照）。
【０００３】
例えば、図６に示すように、ＮＢＴＩ（Ｎｅｇａｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）劣化の測定の場合には、ｐチャネル型ＭＯＳＦＥＴのゲート電極に、通常のゲート電圧より高圧の負のストレス電圧を印加し、劣化をＩｄｓやＶｔｈの劣化として半導体テスタ等で測定している。なお、ｎチャネル型ＭＯＳＦＥＴの場合にはＰＢＴＩ（Ｐｏｓｉｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）劣化となり、ＰＢＴＩ劣化の測定の場合には、通常のゲート電圧より高圧の正のストレス電圧を印加することになるが、ＮＢＴＩ劣化より劣化の程度が低いことが知られている。
【０００４】
また、製品チップにおいて、クリティカルパスの遅延の経時変化を予測することは重要であり、この予測のために信頼性シミュレータを使う方法がある。例えば、半導体集積回路装置の経時劣化による各信号パスの信号遅延をシミュレーションにより予測し、半導体集積回路装置の設計時または検査時に見込むべき経時劣化マージン量を適切に設定することも提案されている（例えば、特許文献２参照）。
【０００５】
なお、本発明者は、経時劣化を測定するものではないが、少数段で構成されるゲート回路等の遅延時間を精度良く評価するための遅延−電圧変換回路を提案している（例えば、特許文献３参照）。
【特許文献１】特開２００６−１４０２８４号公報
【特許文献２】特開２００５−１００４５８号公報
【特許文献３】特開２００５−２２７１２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、クリティカルパスの遅延の経時変化を予測するための信頼性シミュレータで使われるモデルの改善は続いているものの、実際の劣化メカニズムが不明な部分も残っており実測による確認が望ましい。
【０００７】
例えば、デバイスの製造プロセスに起因して、回路設計時には予測しなかった劣化が発生することがあるが、信頼性シミュレータによる予測ではこのような回路設計時には予測しなかった劣化の発生には全く対応できないという問題がある。
【０００８】
また、従来のＮＢＴＩ劣化の測定においては、個々のｐチャネル型ＭＯＳＦＥＴの劣化を測定しているため、測定に多大の時間を要するという問題がある。
【０００９】
したがって、本発明は、個々のトランジスタやロジック回路の経時劣化の実測による確認を含む設計フローを構築することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一観点からは、回路設計を終了した集積回路から信頼性評価対象素子或いは信頼性評価対象回路の少なくとも一方を含む信頼性評価対象要素を抽出し、前記抽出した信頼性評価対象要素を信号遅延測定回路に接続するように配置し、前記信頼性評価対象要素に対して電源電圧をストレス電圧として印加して、前記信頼性評価対象要素の経時劣化を信号遅延の劣化として測定する集積回路装置の評価方法が提供される。
【発明の効果】
【００１１】
開示の集積回路装置の評価方法によれば、ウェーハレベルのＰＴ（プローブテスト）試験時に測定結果がわかるので、パッケージに組む前に良品判定を行なうことが可能となる。また、基本論理ゲート等のユニットセルや単体トランジスタの経時劣化を実使用の動作周波数において測定可能であり、且つ、一度に多数の素子を同条件で劣化させることができるため、測定時間の短縮が可能となる。
【発明を実施するための最良の形態】
【００１２】
ここで、図１及び図２を参照して、本発明の実施の形態を説明する。図１は、本願発明の実施の形態の遅延測定方法の説明図であり、遅延測定回路の基本的構成は上記の特許文献３において提案している遅延−電圧変換回路を用い、トランジスタ閾値電圧やドレイン電流、界面準位などの変化（劣化）として経時劣化を測定するのではなく、信号遅延の変化（劣化）として測定する。
【００１３】
図１（ａ）は、本発明の実施の形態の遅延測定方法に用いる遅延−電圧変換回路の概念的構成図であり、周期がＴの参照クロック信号の遅延を電圧によって制御する電圧制御遅延回路１１、電圧制御遅延回路１１に制御電圧を供給するバイアス電源１２、参照クロック信号と被測定回路１３からの出力信号の位相を比較する位相検出器１４、位相検出器１４の出力をＤＡ変換してバイアス電源１２に供給するチャージポンプ回路１５から構成される。
【００１４】
この被測定回路１３として、本発明の測定対象となる個々のトランジスタ、基本論理回路、或いは、製品チップのクリティカルパスを配置し、この被測定回路１３の電源電圧として通常の駆動時の電圧より高い可変の電圧をストレス電圧として印加して、被測定回路１３の特性の経時劣化を信号遅延として測定する。
【００１５】
図１（ｂ）は、測定結果の説明図であり、縦軸は電圧制御遅延回路１１に印加される制御電圧Ｖであり、横軸は信号遅延ΔＴ１である。被測定回路１３がｎ段のトランジスタ或いは基本ゲート回路で構成されている場合、被測定回路１３の最大の信号遅延Ｔ２ｍａｘは、ｎ段のトランジスタ或いは基本ゲート回路の個々の信号遅延の積み重ねとなる。
【００１６】
測定対象が個々のトランジスタ、特に、ＮＢＴＩ劣化が問題となるｐチャネル絶縁ゲート型トランジスタである場合、複数のｐチャネル絶縁ゲート型トランジスタとストレス電圧印加回路とからなるユニット回路をスイッチング回路を介してｎ段直列接続し、ゲート段数を変えながら順次信号の遅延を測定する。なお、段数ｎは場合によって異なるが、例えば、１０００個程度のオーダーである（但し、実使用周波数での測定を目的とするときは１０個程度のオーダーである）。
【００１７】
この遅延の測定を、ストレス電圧印加前と、長時間ｔ、例えば、１０００〜１００００秒程度のストレス電圧印加後に行い、初期遅延値ｄ（ｔ０，ｎ）と劣化後期遅延値ｄ（ｔ，ｎ）から、遅延劣化率を、
｛ｄ（ｔ，ｎ）−ｄ（ｔ０，ｎ）｝／ｄ（ｔ０，ｎ）
として求めて、特性劣化を評価する。
【００１８】
また、測定対象が、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路等の基本論理ゲートを含むユニットセルである場合には、ユニットセルをスイッチング回路を介してｎ段直列接続し、このユニットセルにストレス電圧を印加した状態でゲート段数を変えながら順次信号の遅延を測定する。この場合も遅延の測定を、ストレス電圧印加前とストレス電圧印加後に行い、初期遅延値と劣化後期遅延値から遅延劣化率を求めて特性劣化を評価する。なお、この場合も段数ｎは場合によって異なるが、例えば、１０００個程度のオーダーである（但し、実使用周波数での測定を目的とするときは１０個程度のオーダーである）。
【００１９】
また、測定対象が、クリティカルパスである場合には、回路設計を終了した集積回路からタイミング解析シミュレータにより全信号パスを抽出し、抽出した全信号パスの信頼性を信頼性シミュレータで解析し、解析した信号パスのうち経時劣化を大きな順にランキングする。次いで、ランキングした信号パスの内の上位の信号パスをクリティカルパスとして選択し、選択したクリティカルパスにストレス電圧を印加した状態で信号の遅延を測定する。
【００２０】
この場合も遅延の測定を、ストレス電圧印加前とストレス電圧印加後に行い、初期遅延値と劣化後期遅延値から遅延劣化率を求めてクリティカルパスの特性劣化を評価する。なお、この場合にクリティカルパスとして選択する上位の信号パスの数は、後述するテストエリアの面積にもよるが、通常は１０個のオーダーである。
【００２１】
図２は遅延測定回路の配置の説明図であり、図２（ａ）は上述のようにチップレイアウト合成時に自動発生させた被測定回路を含む遅延−電圧変換回路をウェーハに設けた製品チップ２０のスクライブ領域２１に配置した例である。この場合、全ての製品チップ２０の周囲のスクライブ領域２１に配置しても良いし、或いは、適宜選択した製品チップ２０の周囲のスクライブ領域２１に配置しても良い。
【００２２】
このように、本発明の実施の形態においては、ウエハレベルのＰＴ（プローブテスト）試験時に測定結果がわかるので、パッケージに組む前に良品判定を行なうことが可能となる。また、基本論理ゲート等のユニットセルや単体トランジスタの経時劣化を実使用の動作周波数において測定可能であり、且つ、一度に多数の素子を同条件で劣化させることができるため、測定時間の短縮が可能となる。
【００２３】
したがって、遅延劣化率が予想した劣化率より大きな場合には、プロセスに問題がある場合があるので、プロセス解析を行って製造プロセスにフィードバックすることができる。
なお、遅延測定方法に用いる遅延測定回路は、図１で説明した遅延−電圧変換回路に限られるものではなく、他の遅延測定回路でも良く、例えば、リングオシレータ等で測定可能な場合はそちらを用いることも可能である。
【００２４】
また、図２（ｂ）はチップレイアウト合成時に自動発生させた被測定回路を含む遅延−電圧変換回路をウェーハに設けた製品チップ２０内にモニタ２２として配置した例である。この場合、製品チップ２０の実動作時に、モニタ２２に実動作において印加する電圧より若干高い電圧を印加して信号遅延を測定して、劣化をリアルタイムに検出することが可能になる。
【実施例１】
【００２５】
以上を前提として、次に、図３を参照して本発明の実施例１のＮＢＴＩ劣化の測定方法を説明する。図３は本発明の実施例１のＮＢＴＩ劣化を測定するための被測定回路の回路構成図である。この被測定回路においては、各段のｐチャネル型ＭＯＳＦＥＴ３１に、スイッチング用ＭＯＳＦＥＴ３２，３３と、ｐチャネル型ＭＯＳＦＥＴ３１とともにインバータを構成するｎチャネル型ＭＯＳＦＥＴ３４，３５との直列回路を２対並列接続した並列回路を接続してユニット回路３０を構成する。
【００２６】
また、各ユニット回路３０をスイッチング回路４０を介してｎ段直列接続する。この場合のスイッチング回路４０はＣＭＯＳインバータ４１とＣＭＯＳ伝達ゲート４２によって構成され制御端子４３を介して入力される制御信号によってスイッチして、スイッチした段のユニット回路３０からの出力のみを取り出して、図１に示した位相検出器に入力する。
【００２７】
ＮＢＴＩ劣化の手法を説明すると、まず、各スイッチング用ＭＯＳＦＥＴ３２のみをＯＮにしてインバータを構成するｐチャネル型ＭＯＳＦＥＴ３１とｎチャネル型ＭＯＳＦＥＴ３４にストレス電圧Ｖｓｔｒｅｓｓを印加して１０００〜１００００秒程度の駆動して各ｐチャネル型ＭＯＳＦＥＴ３１をＮＢＴＩ劣化を生起させる。
【００２８】
次いで、遅延測定時には各スイッチング用ＭＯＳＦＥＴ３３のみをＯＮにしてｐチャネル型ＭＯＳＦＥＴ３１とｎチャネル型ＭＯＳＦＥＴ３５とでインバータを構成して動作させる。したがって、遅延測定時には劣化のためのストレス電圧Ｖｓｔｒｅｓｓが印加されなかったｎチャネル型ＭＯＳＦＥＴ３５とでインバータを構成することになるので、ｐチャネル型ＭＯＳＦＥＴ３１のみの劣化を反映した信号遅延の測定が可能になる。
【００２９】
次に、信号遅延測定手順を説明すると、まず、
ａ．各スイッチング用ＭＯＳＦＥＴ３３のみをＯＮにして、スイッチング回路４０によりゲート段数ｎを順次変えながら信号遅延を測定し、初期遅延値ｄ（ｔ０，ｎ）を取得する。
ｂ．次いで、各スイッチング用ＭＯＳＦＥＴ３２のみをＯＮにして長時間ｔ、回路動作させて各ｐチャネル型ＭＯＳＦＥＴ３１をＮＢＴＩ劣化させる。
ｃ．次いで、再び、各スイッチング用ＭＯＳＦＥＴ３３のみをＯＮにして、スイッチング回路４０によりゲート段数ｎを順次変えながら信号遅延を測定し、劣化後期遅延値ｄ（ｔ，ｎ）を取得する。
ｄ．次いで、取得した初期遅延値ｄ（ｔ０，ｎ）と劣化後期遅延値ｄ（ｔ，ｎ）から遅延劣化率を、
｛ｄ（ｔ，ｎ）−ｄ（ｔ０，ｎ）｝／ｄ（ｔ０，ｎ）
として求めて、特性劣化を評価する。
【００３０】
このように、本発明の実施例１においては、ｐチャネル型ＭＯＳＦＥＴの経時劣化を実使用の動作周波数において測定可能であり、且つ、一度に多数の素子を同条件で劣化させることができるため、測定時間の短縮が可能となる。
【実施例２】
【００３１】
次に、図４を参照して、本発明の実施例２のユニットセルの劣化の測定方法を説明する。図４は本発明の実施例２のユニットセルの劣化を測定するための被測定回路の回路構成図である。この被測定回路においては、各段のユニットセル５０をスイッチング回路４０を介してｎ段直列接続し、各ユニットセル５０にはＶＤＤとしてストレス電圧Ｖｓｔｒｅｓｓを印加する。この場合のユニットセル５０は、例えば、インバータ、ＮＡＮＤ回路、或いは、ＮＯＲ回路等の基本論理ゲートからなる。
【００３２】
この場合、各段のユニットセル５０は全て同じ基本論理ゲートで構成しても良いし、或いは、異なった基本論理ゲートを混在させても良い。全て同じ基本論理ゲートで構成する場合には、特定の基本論理ゲートの劣化特性を評価することが可能になる。また、異なった基本論理ゲートを混在させた場合には、論理回路全体の劣化特性を評価することができる。
【００３３】
次に、信号遅延測定手順を説明すると、まず、
ａ．スイッチング回路４０によりゲート段数ｎを順次変えながら信号遅延を測定し、初期遅延値ｄ（ｔ０，ｎ）を取得する。
ｂ．次いで、ストレス電圧を印加した状態で長時間ｔ、回路動作させて各ユニットセルを経時劣化させる。
ｃ．次いで、スイッチング回路４０によりゲート段数ｎを順次変えながら信号遅延を測定し、劣化後期遅延値ｄ（ｔ，ｎ）を取得する。
ｄ．次いで、取得した初期遅延値ｄ（ｔ０，ｎ）と劣化後期遅延値ｄ（ｔ，ｎ）から遅延劣化率を、
｛ｄ（ｔ，ｎ）−ｄ（ｔ０，ｎ）｝／ｄ（ｔ０，ｎ）
として求めて、ユニットセル５０の経時劣化を評価する。
【００３４】
このように、本発明の実施例２においては、ユニットセルの経時劣化を実使用の動作周波数において測定可能であり、且つ、一度に多数のユニットセルを同条件で劣化させることができるため、測定時間の短縮が可能となる。
【実施例３】
【００３５】
次に、図５を参照して、本発明の実施例３のクリティカルパスの劣化の測定方法を説明する。図５は本発明の実施例３のクリティカルパスの抽出方法のフローチャートであり、まず、
ａ．タイミング解析シミュレータ（ＳＴＡ等）を製品チップに適用してタイミング解析する。
ｂ．次いで、タイミング解析から、全信号パスを抽出する。
ｃ．次いで、抽出した全信号パスの遅延を信頼性シミュレータで解析する。
ｄ．次いで、解析結果に基づいて、経時劣化の大きい信号パスから順にランキングする。ｅ．ランキングした信号パスの内のランキング上位の信号パスをクリティカルパスとして選定する。
ｆ．次いで、選定したクリティカルパスをスクライブ領域或いはモニタ領域に自動配置する。
【００３６】
次に、信号遅延測定手順を説明すると、まず、
ａ．選定した各クリティカルパスの信号遅延を測定して初期遅延値ｄ（ｔ０）を取得する。
ｂ．次いで、ストレス電圧を印加した状態で長時間ｔ、回路動作させて各クリティカルパスを経時劣化させる。
ｃ．次いで、再び、各クリティカルパスの信号遅延を測定して劣化後期遅延値ｄ（ｔ）を取得する。
ｄ．次いで、取得した初期遅延値ｄ（ｔ０）と劣化後期遅延値ｄ（ｔ）から遅延劣化率を、
｛ｄ（ｔ）−ｄ（ｔ０）｝／ｄ（ｔ０）
として求めて、各クリティカルパスの経時劣化を評価する。
【００３７】
このように、本発明の実施例３においては、クリティカルパスの経時劣化を実使用の動作周波数においてウェーハ段階で従来の製品チップの信頼性評価時に同時に実測値として測定可能になる。また、このような実測の結果を信頼性シミュレータに反映させることによって、クリティカルパスの経時劣化のシミュレーションの精度を高めることができる。
【００３８】
以上、本発明の各実施例を説明してきたが、本発明は、各実施例に示した条件に限られるものではない。例えば、上記の各実施例においては、半導体集積回路装置の経時劣化の評価方法として説明しているが、評価対象は半導体集積回路装置に限られるものではなく、例えば、超電導集積回路装置の経時劣化の評価方法にも適用されるものである。
【００３９】
ここで、実施例１乃至実施例３を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１）  回路設計を終了した集積回路から信頼性評価対象素子或いは信頼性評価対象回路の少なくとも一方を含む信頼性評価対象要素を抽出し、前記抽出した信頼性評価対象要素を信号遅延測定回路に接続するように配置し、前記信頼性評価対象要素に対して電源電圧をストレス電圧として印加して、前記信頼性評価対象要素の経時劣化を信号遅延の劣化として測定する集積回路装置の評価方法。
（付記２）  前記信頼性評価対象要素がｐチャネル絶縁ゲート型トランジスタであり、前記ｐチャネル絶縁ゲート型トランジスタとストレス電圧印加回路とからなるユニット回路をスイッチング回路を介して多段直列接続し、ゲート段数を変えながら順次信号の遅延を測定する付記１記載の集積回路装置の評価方法。
（付記３）  前記ストレス電圧印加回路がスイッチング用トランジスタと、前記ｐチャネル絶縁ゲート型トランジスタとともにインバータを構成するｎチャネル絶縁ゲート型トランジスタとの直列回路を２対並列接続した並列回路からなる付記２記載の集積回路装置の評価方法。
（付記４）  前記信頼性評価対象要素が基本論理ゲートであり、前記基本論理ゲートをスイッチング回路を介して多段直列接続し、前記基本論理ゲートにストレス電圧を印加し、ゲート段数を変えながら順次信号の遅延を測定する付記１記載の集積回路装置の評価方法。
（付記５）  前記信頼性評価対象要素がクリティカルパスであり、前記回路設計を終了した集積回路からタイミング解析シミュレータにより全信号パスを抽出し、前記抽出した全信号パスの信頼性を信頼性シミュレータで解析し、前記解析した信号パスのうち経時劣化を大きな順にランキングし、前記ランキングした信号パスの内の上位の信号パスをクリティカルパスとして選択し、前記選択したクリティカルパスにストレス電圧を印加し、信号の遅延を測定する付記１記載の集積回路装置の評価方法。
（付記６）  前記信頼性評価対象要素の信号遅延の測定を、集積回路チップを複数個隣接して配置したウェーハ段階で行う付記１乃至５のいずれか１に記載の集積回路装置の評価方法。
（付記７）  前記信頼性評価対象要素の信号遅延の測定を、集積回路チップの通常動作時に行う付記１乃至５のいずれか１に記載の集積回路装置の評価方法。
（付記８）  前記信号遅延測定回路と前記選択した信頼性評価対象要素を、前記ウェーハのスクライブ領域に配置する付記６記載の集積回路装置の評価方法。
（付記９）  前記信号遅延測定回路と前記選択した信頼性評価対象要素を、前記ウェーハの製品領域に配置する付記６または７に記載の集積回路装置の評価方法。
（付記１０）回路設計を終了した集積回路から抽出した信頼性評価対象素子或いは信頼性評価対象回路の少なくとも一方を含む信頼性評価対象要素と、前記抽出した信頼性評価対象要素の信号の遅延を測定する信号遅延測定回路とをモニタ領域に設けるとともに、前記信頼性評価対象要素にストレス電圧を印加するストレス電圧印加手段を備えた集積回路装置。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態の遅延測定方法の説明図である。
【図２】遅延測定回路の配置の説明図である。
【図３】本発明の実施例１のＮＢＴＩ劣化を測定するための被測定回路の回路構成図である。
【図４】本発明の実施例２のユニットセルの劣化を測定するための被測定回路の回路構成図である。
【図５】本発明の実施例３のクリティカルパスの抽出方法のフローチャートである。
【図６】従来のＮＢＴＩ劣化の測定方法の説明図である。
【符号の説明】
【００４１】
１１  電圧制御遅延回路
１２  バイアス電源
１３  被測定回路
１４  位相検出器
１５  チャージポンプ回路
２０  製品チップ
２１  スクライブ領域
２２  モニタ
３０  ユニット回路
３１  ｐチャネル型ＭＯＳＦＥＴ
３２，３３  スイッチング用ＭＯＳＦＥＴ
３４，３５  ｎチャネル型ＭＯＳＦＥＴ
４０  スイッチング回路
４１  ＣＭＯＳインバータ
４２  ＣＭＯＳ伝達ゲート
４３  制御端子
５０  ユニットセル
【図１】
2010050365.tif 000003
【図２】
2010050365.tif 000004
【図３】
2010050365.tif 000005
【図４】
2010050365.tif 000006
【図５】
2010050365.tif 000007
【図６】
2010050365.tif 000008