(57)【要約】【課題】余剰ポートの有無に関わらず、半導体集積回路のウェハ試験とバーンイン試験を同時に行うことが可能な半導体集積回路の試験装置を提供する。【解決手段】複数のプローブを備えるプローブカード（１）と、半導体集積回路のウェハ試験に用いるテストパターンと、ウェハ試験用の電源電圧として予め定められた第１電圧と、半導体集積回路のバーンイン試験用の電源電圧として予め定められた第２電圧とを、プローブカードへ出力するテスタ（９）とを具備し、複数のプローブ（２０、２１、２２、２３）は、ウェハ試験を行う第１半導体集積回路へ接続して、第１半導体集積回路へテストパターンと第１電圧を出力する第１プローブ群（２０、２２）と、バーンイン試験を行う第２半導体集積回路へ接続して、第２半導体集積回路へテストパターンと第２電圧を出力する第２プローブ群（２１、２３）とを含み、プローブカードは、テスタから入力するテストパターンを、第１プローブ群と第２プローブ群へ分岐する配線分岐点（１６）を備える。【選択図】図１
2010165819.tif 000002
【特許請求の範囲】
【請求項１】
複数のプローブを備えるプローブカードと、
半導体集積回路のウェハ試験に用いるテストパターンと、前記ウェハ試験用の電源電圧として予め定められた第１電圧と、半導体集積回路のバーンイン試験用の電源電圧として予め定められた第２電圧とを、前記プローブカードへ出力するテスタと、
を具備し、
前記複数のプローブは、前記ウェハ試験を行う第１半導体集積回路へ接続して、前記第１半導体集積回路へ前記テストパターンと前記第１電圧を出力する第１プローブ群と、前記バーンイン試験を行う第２半導体集積回路へ接続して、前記第２半導体集積回路へ前記テストパターンと前記第２電圧を出力する第２プローブ群とを含み、
前記プローブカードは、前記テスタから入力する前記テストパターンを、前記第１プローブ群と前記第２プローブ群へ分岐する配線分岐点を備える
半導体集積回路の試験装置。
【請求項２】
請求項１に記載の半導体集積回路の試験装置であって、
前記第２プローブ群のうちで前記第２半導体集積回路へ前記テストパターンを出力するプローブが、当該プローブと前記配線分岐点との間に、前記テストパターンを入力すると、高電圧のテストパターンを前記第２半導体集積回路へ出力する高電圧バッファを備える
半導体集積回路の試験装置。
【請求項３】
請求項１に記載の半導体集積回路の試験装置であって、
前記第２プローブ群のうちで前記第２半導体集積回路へ前記テストパターンを出力するプローブが、当該プローブと前記配線分岐点との間に、前記テスタへの過電流の流入を防ぐ抵抗を備える
半導体集積回路の試験装置。
【請求項４】
複数のプローブを備えるステップと、
半導体集積回路のウェハ試験に用いるテストパターンと、前記ウェハ試験用の電源電圧として予め定められた第１電圧と、半導体集積回路のバーンイン試験用の電源電圧として予め定められた第２電圧とを出力するステップと、
前記ウェハ試験を行う第１半導体集積回路へ接続して、前記第１半導体集積回路へ前記テストパターンと前記第１電圧を出力するステップと、
前記バーンイン試験を行う第２半導体集積回路へ接続して、前記第２半導体集積回路へ前記テストパターンと前記第２電圧を出力するステップと、
前記テストパターンを、前記第１プローブ群と前記第２プローブ群へ分岐するステップと
を備える半導体集積回路の試験方法。
【請求項５】
請求項４に記載の半導体集積回路の試験方法であって、
前記テストパターンを入力すると、高電圧のテストパターンを前記第２半導体集積回路へ出力するステップ
をさらに備える半導体集積回路の試験方法。
【請求項６】
請求項４に記載の半導体集積回路の試験方法であって、
過電流を防ぐステップ
をさらに備える半導体集積回路の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の試験装置に関する。
【背景技術】
【０００２】
半導体集積回路は、製造段階において、信頼性を確保するために、試験が行われる。特にウェハ状態で行われる半導体集積回路の試験には、プローブ試験（ウェハ試験）とバーンイン試験とが存在する。ウェハ試験は、半導体集積回路が所定の動作を行うか否かを確認する動作試験である。また、バーンイン試験は、半導体集積回路へ高温、高電圧のストレスを与えて、初期故障を発生させる負荷試験である。製造者は、バーンイン試験により、半導体集積回路の構成部品に含まれる初期不良を検知することができる。
【０００３】
ところで、半導体集積回路の試験時間は、半導体集積回路の生産コストへ反映される。そのため、製造者は、半導体集積回路の生産コストを削減するために、試験時間の短縮という課題を抱えている。このような、課題を解決するための一つの手法として、ＷＬＢＩ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｂｕｒｎ−Ｉｎ）が存在する。ＷＬＢＩは、ウェハ状態で、ウェハ試験に用いるプローブを使用してバーンイン試験を行う技術である。このような、ＷＬＢＩに関連する技術として、次のような技術が開示されている。
【０００４】
特許文献１は、プローブを半導体デバイスに接触させてバーンインを行うバーンイン試験に必要なテスト時間を短縮するバーンイン試験方法を開示している。特許文献１のバーンイン試験方法は、プローブカードに設けられた第１プローブを介して第１半導体デバイスの動作試験を行うステップと、動作試験が行われている間に、プローブカードに設けられた第２プローブを介して第２半導体デバイスにストレスを印加するステップとを備える。特許文献１のバーンイン試験方法によれば、第１半導体デバイスの動作試験と、第２半導体デバイスのバーンイン試験と同時に行うことで、バーンイン試験に必要なテスト時間を短縮することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−０９８２４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１は、半導体集積回路試験装置の測定ユニット毎に、余剰となっているプローブを使用してバーンイン試験を行っているため、プローブへテストパターンを出力する余剰ポートが十分な数に満たない場合に、ウェハ試験とバーンイン試験とを同時に行うことができないという課題が存在する。近年の半導体集積回路の試験装置は、測定ユニットという概念が無く、同時に行うウェハ試験数を増加させることが可能なように、試験装置内の端子の割り付けを自由に行えるため、余剰となるポートが発生し難い。
【課題を解決するための手段】
【０００７】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００８】
本発明の半導体集積回路の試験装置は、複数のプローブを備えるプローブカード（１）と、半導体集積回路のウェハ試験に用いるテストパターンと、ウェハ試験用の電源電圧として予め定められた第１電圧と、半導体集積回路のバーンイン試験用の電源電圧として予め定められた第２電圧とを、プローブカードへ出力するテスタ（９）とを具備し、複数のプローブ（２０、２１、２２、２３）は、ウェハ試験を行う第１半導体集積回路へ接続して、第１半導体集積回路へテストパターンと第１電圧を出力する第１プローブ群（２０、２２）と、バーンイン試験を行う第２半導体集積回路へ接続して、第２半導体集積回路へテストパターンと第２電圧を出力する第２プローブ群（２１、２３）とを含み、プローブカードは、テスタから入力するテストパターンを、第１プローブ群と第２プローブ群へ分岐する配線分岐点（１６）を備える。
【０００９】
本発明の半導体集積回路の試験方法は、複数のプローブを備えるステップと、半導体集積回路のウェハ試験に用いるテストパターンと、ウェハ試験用の電源電圧として予め定められた第１電圧と、半導体集積回路のバーンイン試験用の電源電圧として予め定められた第２電圧とを出力するステップ（Ｓ１１０、Ｓ１２０、Ｓ１３０）と、ウェハ試験を行う第１半導体集積回路へ接続して、第１半導体集積回路へテストパターンと第１電圧を出力するステップ（Ｓ１００、Ｓ１３０、Ｓ１４０）と、バーンイン試験を行う第２半導体集積回路へ接続して、第２半導体集積回路へテストパターンと第２電圧を出力するステップ（Ｓ１００、Ｓ１３０、Ｓ１４０）と、テストパターンを、第１プローブ群と第２プローブ群へ分岐するステップ（Ｓ１３０、Ｓ１４０）とを備える。
【発明の効果】
【００１０】
本発明によれば、余剰ポートの有無に関わらず、半導体集積回路のウェハ試験とバーンイン試験を同時に行うことが可能な半導体集積回路の試験装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態における半導体集積回路の試験装置の構成を示す図である。
【図２】第１実施形態におけるプローブカード１の備えるＤＵＴ領域と、ＤＵＴ領域へ設置されるＤＵＴとの関係を示す図である。
【図３】第１実施形態におけるＤＵＴ３０、３１、３２、３３の備えるパッドを示す図である。
【図４】第１実施形態における半導体集積回路の試験装置の動作フローである。
【図５】第２実施形態における半導体集積回路の試験装置の構成を示す図である。
【図６】第３実施形態における半導体集積回路の試験装置の構成を示す図である。
【発明を実施するための形態】
【００１２】
添付図面を参照して、本発明の実施形態による半導体集積回路の試験装置を以下に説明する。
【００１３】
（第１実施形態）
まず、本発明の第１実施形態による半導体集積回路の試験装置の説明を行う。
【００１４】
［構成の説明］
はじめに、本実施形態における半導体集積回路の試験装置の構成の説明を行う。図１は、本実施形態における半導体集積回路の試験装置の構成を示す図である。
【００１５】
本実施形態の半導体集積回路の試験装置は、テスタ９と、プローブカード１と、ＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）３０、３１、３２、３３とを備える。
【００１６】
ＤＵＴ３０、３１、３２、３３は、半導体集積回路のウェハ試験（プローブ試験）、あるいはバーンイン試験を行われる半導体集積回路である。ＤＵＴ３０、３１、３２、３３は、それぞれ、プローブカード１の備えるＤＵＴ領域に配置されている。つまり、ＤＵＴ３０、３１、３２、３３は、試験対象である多数の半導体集積回路のうちで、試験を実行する対象としてプローブカード１のＤＵＴ領域へ配置されている４つの半導体集積回路を示す。ＤＵＴ３０、３２は、ウェハ試験が行われる。一方、ＤＵＴ３１、３３は、半導体集積回路のバーンイン試験が行われる。
【００１７】
図２は、本実施形態におけるプローブカード１の備えるＤＵＴ領域と、ＤＵＴ領域へ設置されるＤＵＴとの関係を示す図である。プローブカード１は、ＤＵＴ領域Ａ、Ｂ、Ｃ、Ｄの４つのＤＵＴ領域を備える。ＤＵＴ３０は、ＤＵＴ領域Ａに配置される。ＤＵＴ３１は、領域Ｂに配置される。ＤＵＴ３２は、領域Ｃに配置される。ＤＵＴ３３は、領域Ｄへ配置される。ＤＵＴ３０と、ＤＵＴ３２は、ウェハ試験が行われる半導体集積回路である。一方、ＤＵＴ３１と、ＤＵＴ３３は、バーンイン試験が行われる半導体集積回路である。本実施形態では、半導体集積回路は、バーンイン試験が行われた後にウェハ試験を行われる。すなわち、ＤＵＴ領域Ｂ、Ｄに配置された半導体集積回路（ＤＵＴ３１、３３）は、バーンイン試験が完了するとＤＵＴ領域Ａ、Ｃへそれぞれ配置されてウェハ試験が行われる。このとき、ＤＵＴ領域Ｂ、Ｄへは、ＤＵＴ３１、３３に隣接する半導体集積回路が新たに配置されて、バーンイン試験を行われることになる。なお、本実施形態では、同時に試験を行う半導体デバイスは４つであるが、これは一例であり、試験装置が同時に試験を行う半導体デバイスの数はこれに限定しない。
【００１８】
テスタ９は、コントローラ１１と、入力側ポート１２と、出力側ポート１３と、高電圧ＶＤＤ１７と、ＶＤＤ１８と、ＧＮＤ１９とを備える。ここで、テスタ９は、図示されない、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を備える処理部と、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やハードディスクを備える記憶部と、テスタ９の使用者との入出力インターフェイスである入出力部と、を備えるコンピュータである。記憶部は、テスタ９の機能を実現するために必要な処理用プログラムやデータを記録している。処理部は、記憶部に記憶された処理用プログラムを実行することで、テスタ９の機能を実現する。
【００１９】
コントローラ１１は、予め設定されている半導体集積回路のウェハ試験におけるテストパターンを入力側ポート１２へ出力する。入力側ポート１２は、コントローラ１１から入力するテストパターンを、プローブカード１の対応する各プローブへ出力する。また、コントローラ１１は、予め設定されたウェハ試験用の電源電圧をＶＤＤ１８へ設定する。さらに、コントローラ１１は、予め設定されたバーンイン試験用の高電圧の電源電圧を高電圧ＶＤＤ１７へ設定する。高電圧ＶＤＤ１７へ設定される電圧レベルは、バーンイン試験の対象となる半導体集積回路（ＤＵＴ３１、３３）の入力スレッショルド電圧以上を維持できる範囲で設定される。ＶＤＤ１８は、コントローラ１によって設定されたウェハ試験における電源電圧をプローブカード１の対応するプローブへ供給する。高電圧ＶＤＤ１７は、コントローラ１によって設定されたバーンイン試験における高電圧の電源電圧をプローブカード１の対応するプローブへ供給する。ＧＮＤ１９は、接地電位を対応するプローブへ供給する。出力側ポート１３は、ウェハ試験を行う各ＤＵＴがテストパターンに対する処理を行って出力した出力結果を、プローブカード１の対応する各プローブから入力する。コントローラ１１は、出力側ポート１３から各ＤＵＴからの出力結果を入力して、出力結果に基づいて対応するＤＵＴの故障の有無を判定する。なお、テスタ９は、ウェハ試験のテストパターンや、高電圧ＶＤＤ１７とＶＤＤ１８とへ設定する電源電圧のレベルや、ＤＵＴからの出力結果に基づく故障判定用のデータを、半導体集積回路の試験装置の管理者によって、予めテスタ９の入出力部から入力されて、テスタ９の記憶部に保存している。
【００２０】
プローブカード１は、ＤＵＴ領域（ＤＵＴ領域Ａ〜Ｄ）と、ＤＵＴ領域にそれぞれ対応する複数のプローブ２０、２１、２２、２３とを備える。プローブ２０、２１、２２、２３は、それぞれ、対応するＤＵＴ領域に配置されたＤＵＴ３０、３１、３２、３３の備える入力用パッドへ接続される。ここで、図示はしていないが、プローブ２０、２１、２２、２３は、図１に記載されているよりも多くの、あるいは少ないプローブ数を備える場合がある。すなわち、プローブカード１は、プローブ２０、２１、２２、２３を、ＤＵＴ３０、３１、３２、３３の備えるパッド数に対応した数だけ備える。プローブカード１は、テスタ９からテストパターンや、電源電圧や、接地電位を入力して、ＤＵＴ３０、３１、３２、３３の備える各入力用パッドへ、プローブ２０、２１、２２、２３を介して出力する。また、プローブカード１は、ＤＵＴ３０、３２から入力する出力結果を、プローブ２０、２２を介してテスタ９へ出力する。
【００２１】
図３は、本実施形態におけるＤＵＴ３０、３１、３２、３３の備えるパッドを示す図である。図２で示したとおり、ＤＵＴ３０、３１、３２、３３は、それぞれＤＵＴ領域Ａ、Ｂ、Ｃ、Ｄへ配置されている。ＤＵＴ３０、３１、３２、３３は、それぞれ、入力パッド３０１、３１１、３２１、３３１と、出力パッド３０２、３１２、３２２、３３２と、ＶＤＤ用パッド３０３、３１３、３２３、３３３と、ＧＮＤ用パッド３０４、３１４、３２４、３３４とを備える。なお、ＤＵＴ３０、３１、３２、３３の備えるパッド数、および各パッドの配置は、半導体集積回路の構成による。前述のとおり、プローブカード１は、ＤＵＴ３０、３１、３２、３３の備えるパッド数に対応したプローブ数を備えている。プローブカード１は、プローブ２０を、ＤＵＴ３０の各パッドへ接続する。同様に、プローブカード１は、プローブ２１をＤＵＴ３１の各パッドへ、プローブ２２をＤＵＴ３２の各パッドへ、プローブ２３をＤＵＴ３３の各パッドへ、それぞれ接続する。ＤＵＴ３０を例に説明を行うと、プローブカード１は、プローブ２０を、入力パッド３０１と、出力パッド３０２と、ＶＤＤ用パッド３０３と、ＧＮＤ用パッド３０４へ接続する。これにより、テスタ９の出力するテストパターンは、ＤＵＴ３０の入力用パッド３０１へ入力される。また、テスタ９の出力する電源電圧は、ＶＤＤ用パッド３０３へ、また、接地電位は、ＧＮＤ用パッド３０４へ、それぞれ供給される。さらに、テストパターンに応じてＤＵＴ３０が出力用パッド３０２から出力する出力パターンは、テスタ９の出力側ポート１３へ入力される。ＤＵＴ３１、３２、３３についても、それぞれ同様であるので説明を省略する。なお、プローブ２０、２３の出力側ポート１３に対応するプローブは、バーンイン試験の行われるＤＵＴ３１の出力用パッド３１２、およびＤＵＴ３３の出力用パッド３３２には、接続されない。バーンイン試験は、負荷試験であるためである。このように、プローブカード１は、テスタ９から、それぞれ対応するプローブへのテストパターンや、電源電圧や、接地電位を入力して、各プローブから対応するＤＵＴの各パッドへ供給する。そして、プローブカード１は、テストパターンに応じて各ＤＵＴから出力される出力結果を、プローブで入力して、テスタ９の出力側ポート１３へ出力する。
【００２２】
本実施形態においてプローブカード１は、テスタ９の入力側ポート１２から入力するテストパターンを、ウェハ試験を行うＤＵＴ３０と、バーンイン試験を行うＤＵＴ３１とへ分岐して出力するための配線分岐点１６を備える。これにより、プローブ２０とプローブ２１との入力側ポート１２に対応するプローブは、それぞれ、テスタ９から同じテストパターンを入力して、ＤＵＴ３０、３１のそれぞれ対応するパッドへ供給する。つまり、プローブ２０は、テスタ９の入力側ポート２０と、ＶＤＤ１８と、ＧＮＤ１９とを、ＤＵＴ３０の入力用パッド３０１と、ＶＤＤ用パッド３０３と、ＧＮＤパッド３０４へ、それぞれ接続する。プローブ２０は、入力側ポート２０から入力して配線分岐点１６で分岐されたテストパターンを入力用パッド３０１へ出力し、また、ＶＤＤ１８から入力する電源電圧をＶＤＤ用パッド３０３へ出力する。また、プローブ２０は、ＧＮＤ１９によりＧＮＤパッド３０４を接地電位とする。一方、プローブ２１は、テスタ９の入力側ポート２０と、高電圧ＶＤＤ１７と、ＧＮＤ１９とを、ＤＵＴ３１の入力用パッド３１１と、ＶＤＤ用パッド３１３と、ＧＮＤパッド３１４へ、それぞれ接続する。プローブ２１は、入力側ポート２０から入力して配線分岐点１６で分岐されたテストパターンを入力用パッド３１１へ出力し、高電圧ＶＤＤ１７から入力する電源電圧をＶＤＤ用パッド３１３へ出力する。また、プローブ２１は、ＧＮＤ１９によりＧＮＤパッド３１４を接地電位とする。
このように、本実施形態における半導体集積回路の試験装置は、プローブカード１の配線分岐点１６により入力側ポート２０から入力するテストパターンを、プローブ２０とプローブ２１へ分岐して、ＤＵＴ３０とＤＵＴ３１へ出力する。すなわち、ＤＵＴ３０で行われるウェハ試験と、ＤＵＴ３１で行われるバーンイン試験とで、同じ入力パターンを用いて試験を行う。なお、ＤＵＴ３２とＤＵＴ３３に対応するプローブ２２とプローブ２３も同様であるので説明を省略する。
【００２３】
このような構成によれば、本実施形態における半導体集積回路の試験装置は、プローブカード１の配線分岐点１６において、テスタ９から入力するテストパターンをプローブ２０とプローブ２１とに分岐して、ＤＵＴ３０とＤＵＴ３１へ同様のテストパターンを出力する。ウェハ試験が行われるＤＵＴ３０は、プローブ２０を介して、テスタ９の入力側ポート１２と、ＶＤＤ１８と、ＧＮＤ１９と、出力側ポート１３と接続される。また、バーンイン試験が行われるＤＵＴ３１は、プローブ２１を介して、テスタ９の入力側ポート１２と、高電圧ＶＤＤ１７と、ＧＮＤ１９と接続される。ＤＵＴ３０は、ＶＤＤ１８からの電源電圧と、入力側ポート１２から入力するテストパターンによりウェハ試験が行われ、テストパターンに応じた出力パターンを、プローブ２０を介してテスタ９の出力側ポート１３へ出力する。また、同時に、ＤＵＴ３１は、高電圧ＶＤＤ１７からの高電圧の電源電圧と、入力側ポート１２から入力するテストパターンにより、バーンイン試験が行われる。このように、プローブカード１の配線分岐点１６によりテストパターンを分岐することによって、テスタ９の入力側ポート１２に空きポートが存在しない、あるいは空きポートが足りない場合にも、ウェハ試験とバーンイン試験とを同時に実施することが可能となる。また、入力側ポート１２は、ウェハ試験用のテストパターンのみを記録すればよいため、制御が容易になるという利点も存在する。
【００２４】
以上が、本実施形態における半導体集積回路の試験装置の構成の説明である。
【００２５】
［動作方法の説明］
次に、本実施形態における半導体集積回路の試験装置の動作方法の説明を行う。図４は、本実施形態における半導体集積回路の試験装置の動作フローである。なお、ＤＵＴ３０とＤＵＴ３１に対する動作方法と、ＤＵＴ３２とＤＵＴ３３に対する動作方法とは、試験対象が異なるのみで動作は同じであるため、本説明では、ＤＵＴ３０とＤＵＴ３１に対する動作方法の説明のみを行う。
【００２６】
（ステップＳ１００）
プローブカード１は、プローブ２０をＤＵＴ３０の対応する各パッドへ接続する。プローブカード１は、プローブ２１を、ＤＵＴ３１の対応する各パッドへ接続する。これにより、テスタ９の入力側ポート１２と、出力側ポート１３と、ＶＤＤ１８と、ＧＮＤ１９とは、プローブ２０を介してそれぞれ対応するＤＵＴ３０の入力用パッド３０１と、出力用パッド３０２と、ＶＤＤ用パッド３０３と、ＧＮＤ用パッド３０４とへ接続される。また、テスタ９の入力側ポート１２と、高電圧ＶＤＤ１７と、ＧＮＤ１９とは、プローブ２１を介して、ＤＵＴ３１の入力用パッド３１１と、ＶＤＤ用パッド３１３と、ＧＮＤ用パッド３１４のそれぞれに対応して接続される。なお、ＤＵＴ３１の出力用パッド３１２とテスタ９の出力側ポート１３とは、接続されない。
【００２７】
（ステップＳ１１０）
コントローラ１１は、ウェハ試験用の電源電圧をＶＤＤ１８へ設定する。なお、ウェハ試験用の電源電圧のレベルは、管理者により予めコントローラ１１へ予め登録されているものとする。
【００２８】
（ステップＳ１２０）
コントローラ１１は、バーンイン試験用の高電圧の電源電圧を高電圧ＶＤＤ１７へ設定する。なお、バーンイン試験用の高電圧の電源電圧のレベルは、バーンイン試験の対象となる半導体集積回路（ＤＵＴ３１）の入力スレッショルド電圧以上を維持できる範囲で、管理者により予めコントローラ１１へ予め登録されているものとする。
【００２９】
（ステップＳ１３０）
コントローラ１１は、Ａからｎまで存在するウェハ試験のうちからウェハ試験Ａを行う。コントローラ１１は、入力側ポート１２からウェハ試験Ａ用のテストパターンを出力する。ＤＵＴ３０は、プローブ２０を介して、入力用パッド３０１からテストパターンを入力する。ＤＵＴ３０は、テストパターンに応じた処理を行って、入力したテストパターンに応じた出力パターンを、出力用パッド３０２から出力する。テスタ９の出力側ポート１３は、プローブ２０を介して、ＤＵＴ３０からの出力パターンを入力する。コントローラ１１は、出力側ポート１３から出力パターンを入力する。
一方、同時に、ＤＵＴ３１は、プローブカード１の配線分岐点１６で分岐された、コントローラ１１の出力するウェハ試験Ａ用のテストパターンを、プローブ２１を介して入力する。ＤＵＴ３１は、高電圧の電源電圧を入力しており、ウェハ試験Ａ用のテストパターンにより、バーンイン試験を行われる。
（ステップＳ１４０）
コントローラ１１は、ウェハ試験Ａにより、ＤＵＴ３０に故障があるか否かを判定する。コントローラ１１は、入力した出力パターンが、予め登録してあるテストパターンに対応する出力パターンと一致するか否かによって、ＤＵＴ３０に故障があるか否かを判定する。ウェハ試験Ａが、良好（Ｐａｓｓ）の場合、ステップＳ１６０へ進む。一方、ウェハ試験Ａが、不良（Ｆａｉｌ）の場合、ステップＳ１５０へ進む。
【００３０】
（ステップＳ１５０）
コントローラ１１は、ウェハ試験ＡがＦａｉｌの場合、Ｆａｉｌ情報を記憶する。その後、ステップＳ１６０へ進む。
【００３１】
（ステップＳ１６０）
コントローラ１１は、ウェハ試験Ａが完了すると、次の試験（ウェハ試験Ｂ）へ移行する。コントローラ１１は、ステップＳ１３０と同様に、ウェハ試験Ｂ用のテストパターンを用いて、ＤＵＴ３０のウェハ試験を行う。また、コントローラ１１は、ステップＳ１３０と同様に、ウェハ試験Ｂと同時に、ＤＵＴ３１のバーンイン試験を行う。コントローラ１１は、ステップＳ１４０と同様に、ウェハ試験Ｂにより、ＤＵＴ３０に故障があるか否かを判定する。コントローラ１１は、ウェハ試験ＢがＦａｉｌの場合、ステップＳ１５０と同様に、Ｆａｉｌ情報を記憶して、次のウェハ試験へ進む。一方、コントローラ１１は、ウェハ試験ＢがＰａｓｓの場合、そのまま、次のウェハ試験へ進む。このように、コントローラ１１は、ステップＳ１３０からステップＳ１５０までと同様に、ウェハ試験Ｂからウェハ試験ｎまでを、それぞれのウェハ試験に対応したテストパターンを用いて、ＤＵＴ３０に対するウェハ試験とＤＵＴ３１に対するバーンイン試験とを同時に実行して、ＤＵＴ３０のウェハ試験がＦａｉｌの場合はＦａｉｌ情報を記録して、次のウェハ試験へ進み、ウェハ試験ＢがＰａｓｓの場合は、そのまま次のウェハ試験へ進む、という動作を繰り返す。
【００３２】
（ステップＳ１７０）
コントローラ１１は、ＤＵＴ３０に対してウェハ試験Ａからウェハ試験ｎまで全てのウェハ試験が完了すると、記憶しているＦａｉｌ情報を読み出す。コントローラ１１は、ＤＵＴ３０のＦａｉｌ情報が記憶されている場合、ＤＵＴ３０は、「故障有り」と判定する。この場合、ＤＵＴ３０に対するウェハ試験はＦａｉｌ終了となり、この後の工程で、対応する処理が行われる。一方、コントローラ１１は、ＤＵＴ３０のＦａｉｌ情報が記憶されていない場合、ＤＵＴ３０は、「故障無し」と判定する。この場合、ＤＵＴ３０に対するウェハ試験はＰａｓｓ終了となり、この後の工程で、対応する処理が行われる。また、ＤＵＴ３０に対してウェハ試験ｎまで全てのウェハ試験が完了すると、同時にＤＵＴ３１に対するバーンイン試験も完了する。この後、ＤＵＴ３０は、ＤＵＴ領域Ａから外れる。また、同時に、ＤＵＴ３１は、ＤＵＴ領域ＢからＤＵＴ領域Ａへ移行して設置される。さらに、ＤＵＴ領域Ｂに、ＤＵＴ３１に隣接する半導体集積回路がＤＵＴとして設置される。この後、ここまで説明を行ったステップＳ１００からステップＳ１６０が繰り返されることで、ＤＵＴ領域Ｂでバーンイン試験が行われた半導体集積回路は、ＤＵＴ領域Ａにおいてウェハ試験が行われ、また、ＤＵＴ３１に隣接する半導体集積回路は、ＤＵＴ領域Ｂにおいてバーンイン試験が行われる。
【００３３】
以上が、本実施形態における半導体集積回路の試験装置の動作方法である。なお、本説明では、ＤＵＴ３０とＤＵＴ３１に対する動作方法に注目して説明を行っているが、ＤＵＴ３２とＤＵＴ３３についても、プローブ２２とプローブ２３により同様の動作方法でウェハ試験とプローブ試験とが同時に行われる。なお、本実施形態において、半導体集積回路の試験装置は４つのＤＵＴ領域を備えているが、より多くのＤＵＴ領域とＤＵＴ領域に対応するプローブとを備えて、より多くの半導体集積回路の試験を並行して行う構成としてもよい。
【００３４】
ここまで説明を行ってきたとおり、本実施形態における半導体集積回路の試験装置は、テスタ９から出力されるテストパターンを、プローブカード１に設けられた配線分岐点１６により、ウェハ試験を行うＤＵＴとバーンイン試験を行うＤＵＴとの各々のテストパターン入力用パッドへ分岐して入力する。ウェハ試験を行うＤＵＴへは、ウェハ試験用に設定された電源電圧が供給され、また、バーンイン試験を行うＤＵＴは、バーンイン試験用に設定された高電圧の電源電圧が供給される。このように構成することで、本実施形態の半導体集積回路の試験装置は、テスタ９に入力側ポート１２にバーンイン試験用の余剰ポートの有無に関わらず、ウェハ試験と、バーンイン試験とを同時に実行することができる。
【００３５】
（第２実施形態）
次に、本発明の第２実施形態による半導体集積回路の試験装置の説明を行う。図５は、本実施形態における半導体集積回路の試験装置の構成を示す図である。
【００３６】
本実施形態における半導体集積回路の試験装置は、プローブカード１のプローブのうち、バーンイン試験を行うＤＵＴ３１、３３へテストパターンを入力するプローブ２１、２３と、配線分岐点１６との間に、高電圧バッファ５０を備えることが第１実施形態と異なる。本実施形態における半導体集積回路の試験装置は、高電圧バッファ５０を備える以外は、第１実施形態と同様である。
【００３７】
高電圧バッファ５０は、入力側ポート１２から配線分岐点１６で分岐されて入力されるテストパターンを入力して、高電圧のテストパターンを、プローブ２１、２３を介してＤＵＴ３１、３３へ出力する。このように構成することで、高電圧ＶＤＤ１７がＤＵＴ３１、３３の入力スレッショルド電圧を超える高電圧で電源電圧を供給しなくとも、高電圧バッファ５０から、ＤＵＴ３１、３３の入力スレッショルド電圧を超える高電圧のテストパターンを、ＤＵＴ３１、３３へ供給する事ができる。そのため、高電圧ＶＤＤ１７は、ＤＵＴ３１、３３の入力スレッショルド電圧を超える高電圧を設定する必要が無くなる。
【００３８】
以上が、本実施形態における半導体集積回路の試験装置の説明である。
【００３９】
（第３実施形態）
次に、本発明の第３実施形態による半導体集積回路の試験装置の説明を行う。図６は、本実施形態における半導体集積回路の試験装置の構成を示す図である。
【００４０】
本実施形態における半導体集積回路の試験装置は、プローブカード１のプローブのうち、バーンイン試験を行うＤＵＴ３１、３３へテストパターンを入力するプローブ２１、２３と、配線分岐点１６との間に、抵抗５１を備えることが第１実施形態と異なる。本実施形態における半導体集積回路の試験装置は、抵抗５１を備える以外は、第１実施形態と同様である。このような構成とすることで、ＤＵＴ３１（またはＤＵＴ３３）の入力用パッド３１１とＶＤＤ用パッド３１３との間で（または入力用パッド３３１とＶＤＤ用パッド３３３との間で）、あるいは、入力用パッド３１１とＧＮＤ用パッド３１４との間で（または入力用パッド３３１とＧＮＤ用パッド３３４との間で）ショートしていたとしても、テスタ９の入力側ポート１２への過電流の流入を防ぐことができる。
【００４１】
以上が、本実施形態における半導体集積回路の試験装置の説明である。
【００４２】
ここまで、実施形態を参照して説明を行ってきた。本発明の半導体集積回路の試験装置によれば、プローブカード１の配線分岐点１６において、テストパターンを、ウェハ試験を行うプローブとバーンイン試験を行うプローブへ分岐して共用する。バーンイン試験を行うＤＵＴへは、入力スレッショルド電圧を超える高電圧の電源電圧を供給する。これによって、テスタ９の入力側ポート１２の余剰ポートの有無に関わらずウェハ試験とバーンイン試験とを同時に行うことができ、バーンイン試験を行う試験時間を削減することができる。さらに、ウェハ試験におけるテストパターンと、バーンイン試験におけるテストパターンが共通であるため、バーンイン試験を行うＤＵＴにはトグル率（回路内部の配線のうちで、論理値を「０」と「１」とに変化させることができる配線の割合）の高いダイナミックバーンインテストの実施が可能となる。
【００４３】
以上、実施形態を参照して本発明を説明したが、本発明は上記の実施形態に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更を行うことができる。
【符号の説明】
【００４４】
１  プローブカード
９  テスタ
１１  コントローラ
１２  入力側ポート
１３  出力側ポート
１６  配線分岐点
１７  高電圧ＶＤＤ
１８  ＶＤＤ
１９  ＧＮＤ
２０  プローブ
２１  プローブ
２２  プローブ
２３  プローブ
３０  ＤＵＴ（半導体集積回路）
３１  ＤＵＴ（半導体集積回路）
３２  ＤＵＴ（半導体集積回路）
３３  ＤＵＴ（半導体集積回路）
５０  高電圧バッファ
５１  抵抗
３０１  入力用パッド
３０２  出力用パッド
３０３  ＶＤＤ用パッド
３０４  ＧＮＤ用パッド
３１１  入力用パッド
３１２  出力用パッド
３１３  ＶＤＤ用パッド
３１４  ＧＮＤ用パッド
３２１  入力用パッド
３２２  出力用パッド
３２３  ＶＤＤ用パッド
３２４  ＧＮＤ用パッド
３３１  入力用パッド
３３２  出力用パッド
３３３  ＶＤＤ用パッド
３３４  ＧＮＤ用パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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