(57)【要約】【課題】フローティングゲート電極を備えた不揮発性メモリ素子の駆動電圧を高くすることなく、不揮発性メモリ素子、および厚いゲート絶縁膜を備えた高耐圧型トランジスタを同一基板上に形成する。【解決手段】不揮発性メモリ素子の島状半導体領域とフローティングゲート電極間、および、トランジスタの島状半導体領域とゲート電極間には、第１の絶縁膜と第２の絶縁膜の積層膜が形成されている。第１の絶縁膜はフローティングゲート電極と重なる部分が除去されており、島状半導体領域とフローティングゲート電極間の絶縁膜が、トランジスタのゲート絶縁膜よりも薄くされている。トランジスタはフローティングゲート電極と同じ層に形成されている導電膜と、コントロールゲート電極と同じ層に形成されている導電膜とを有し、これら２つの導電膜は電気的に接続され、トランジスタのゲート電極として機能する。【選択図】図１
2010219511.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイ、および前記メモリセルアレイに電気的に接続されている駆動回路部を備え、
第１のチャネル形成領域、ならびに導電性を付与する第１の不純物元素を含む第１のソース領域および第１のドレイン領域が形成されている第１の島状半導体領域と、
フローティングゲート電極と、
コントロールゲート電極と、
前記第１の島状半導体領域と前記フローティングゲート電極間に存在し、かつ少なくとも前記第１のチャネル形成領域の中央部分と重なる部分に膜厚が薄い薄膜領域が形成されている第１のゲート絶縁膜と、
前記フローティングゲート電極と前記コントロールゲート電極間に存在する第２のゲート絶縁膜と、
を含む不揮発性メモリ素子を前記メモリセルアレイに有し、
第２のチャネル形成領域、ならびに導電性を付与する第２の不純物元素を含む第２のソース領域および第２のドレイン領域が形成されている第２の島状半導体領域と、
ゲート電極と、
前記第２の島状半導体領域と前記ゲート電極間に存在する第３のゲート絶縁膜と、
を含むトランジスタを前記駆動回路部に有する不揮発性半導体記憶装置であって、
基板と、
前記基板上に形成されている前記第１の島状半導体領域および前記第２の島状半導体領域と、
前記第１の島状半導体領域および前記第２の島状半導体領域上に形成され、前記第１のゲート絶縁膜および前記第３のゲート絶縁膜に含まれ、前記薄膜領域に含まれない第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記第１のゲート絶縁膜および前記第３のゲート絶縁膜に含まれる第２の絶縁膜と、
前記第１のゲート絶縁膜に前記薄膜領域を形成するために、前記第１の絶縁膜の前記第１の島状半導体領域と重なる部分に形成されている開口と、
前記第１の絶縁膜および前記第２の絶縁膜を介して、前記第１の島状半導体領域上に形成され、前記開口と重なる前記フローティングゲート電極と、
前記第１の絶縁膜および前記第２の絶縁膜を介して、前記第２の島状半導体領域上に形成され、前記ゲート電極に含まれる第１の導電膜と、
前記第１の導電膜および前記フローティングゲート電極上に形成され、前記第２のゲート絶縁膜に含まれる第３の絶縁膜と、
前記第３の絶縁膜を介して前記フローティングゲート電極上に形成されている前記コントロールゲート電極と、
前記第３の絶縁膜上に形成され、前記第１の導電膜に電気的に接続され、前記ゲート電極に含まれる第２の導電膜と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
メモリセルアレイ、および前記メモリセルアレイに電気的に接続されている駆動回路部を備え、
第１のチャネル形成領域、ならびに導電性を付与する第１の不純物元素を含む第１のソース領域および第１のドレイン領域が形成されている第１の島状半導体領域と、
フローティングゲート電極と、
コントロールゲート電極と、
前記第１の島状半導体領域と前記フローティングゲート電極間に存在する第１のゲート絶縁膜と、
前記フローティングゲート電極と前記コントロールゲート電極間に存在する第２のゲート絶縁膜と、
を含む不揮発性メモリ素子を前記メモリセルアレイに有し、
第２のチャネル形成領域、ならびに導電性を付与する第２の不純物元素を含む第２のソース領域および第２のドレイン領域が形成されている第２の島状半導体領域と、
ゲート電極と、
前記第２の島状半導体領域と前記ゲート電極間に存在する第３のゲート絶縁膜と、
を含むトランジスタを前記駆動回路部に有する不揮発性半導体記憶装置において、
基板と、
前記基板上に形成されている前記第１の島状半導体領域および前記第２の島状半導体領域と、
前記第２の島状半導体領域上に形成され、前記第１のゲート絶縁膜に含まれず、前記第３のゲート絶縁膜に含まれる第１の絶縁膜と、
前記第１の島状半導体領域、前記第２の島状半導体領域および前記第１の絶縁膜上に形成され、前記第１のゲート絶縁膜および前記第３のゲート絶縁膜に含まれる第２の絶縁膜と、
前記第２の絶縁膜を介して、前記第１の島状半導体領域上に形成されている前記フローティングゲート電極と、
前記第１の絶縁膜および前記第２の絶縁膜を介して、前記第２の島状半導体領域上に形成され、前記ゲート電極に含まれる第１の導電膜と、
前記第１の導電膜および前記フローティングゲート電極上に形成され、前記第２のゲート絶縁膜に含まれる第３の絶縁膜と、
前記第３の絶縁膜を介して前記フローティングゲート電極上に形成されている前記コントロールゲート電極と、
前記第３の絶縁膜上に形成され、前記第１の導電膜に電気的に接続され、前記ゲート電極に含まれる第２の導電膜と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１において、
前記第１の絶縁膜は、前記第１の島状半導体領域の端部を覆う部分を含むことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１、２および３のいずれか１項において、
前記不揮発性メモリ素子が、
前記第１の島状半導体領域と重なる部分において、チャネル長方向の長さが前記コントロールゲート電極のよりも短い前記フローティングゲート電極と、
前記第１の島状半導体領域に形成され、前記フローティングゲート電極および前記コントロールゲート電極双方と重なる前記チャネル形成領域と、
前記第１の島状半導体領域に形成され、前記フローティングゲート電極と重なり、前記コントロールゲート電極と重ならず、前記第１のソース領域および前記第１のドレイン領域よりも前記第１の不純物元素の濃度が低い低濃度不純物領域と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１乃至４のいずれか１項において、
前記トランジスタが、
前記第２の島状半導体領域と重なる部分において、チャネル長方向の長さが前記第２の導電膜のよりも短い前記第１の導電膜と、
前記第２の島状半導体領域に形成され、前記第１の導電膜および前記第２の導電膜双方と重なる前記第２のチャネル形成領域と、
前記第２の島状半導体領域に形成され、前記第１の導電膜と重なり、前記第２の導電膜と重ならず、前記第２のソース領域および前記第２のドレイン領域よりも前記第２の不純物元素の濃度が低い低濃度不純物領域と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１乃至４のいずれか１項において、
前記トランジスタが、
前記第２の島状半導体領域と重なる部分において、チャネル長方向の長さが前記第２の導電膜のよりも長い前記第１の導電膜と、
前記第２の島状半導体領域に形成され、前記第１の導電膜および前記第２の導電膜双方と重なる前記第２のチャネル形成領域と、
前記第２の島状半導体領域に形成され、前記第１の導電膜と重なり、前記第２の導電膜と重ならず、前記第２のソース領域および前記第２のドレイン領域よりも前記第２の不純物元素の濃度が低い低濃度不純物領域と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１乃至６のいずれか１項において、
前記フローティングゲート電極を構成する導電膜が、前記第１の導電膜を構成する導電膜と同じであることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１乃至７のいずれか１項において、
前記コントロールゲート電極を構成する導電膜が、前記第２の導電膜を構成する導電膜と同じであることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１乃至８のいずれか１項において、
非単結晶半導体膜からなる前記第１の島状半導体領域および前記第２の島状半導体領域を有することを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項１乃至９のいずれか１項に記載の不揮発性半導体記憶装置でなる記憶媒体を含む電子機器。
【請求項１１】
メモリセルアレイ、および前記メモリセルアレイに電気的に接続されている駆動回路部を備え、
第１のチャネル形成領域、ならびに導電性を付与する第１の不純物元素を含む第１のソース領域および第１のドレイン領域が形成されている第１の島状半導体領域と、
フローティングゲート電極と、
コントロールゲート電極と、
前記第１の島状半導体領域と前記フローティングゲート電極間に存在し、かつ少なくとも前記第１のチャネル形成領域の中央部分と重なる部分に膜厚が薄い薄膜領域が形成されている第１のゲート絶縁膜と、
前記フローティングゲート電極と前記コントロールゲート電極間に存在する第２のゲート絶縁膜と、
を含む不揮発性メモリ素子を前記メモリセルアレイに有し、
第２のチャネル形成領域、ならびに導電性を付与する第２の不純物元素を含む第２のソース領域および第２のドレイン領域が形成されている第２の島状半導体領域と、
ゲート電極と、
前記第２の島状半導体領域と前記ゲート電極間に存在する第３のゲート絶縁膜と、
を含むトランジスタを前記駆動回路部に有する不揮発性半導体記憶装置の作製方法であって、
基板上に前記第１の島状半導体領域および前記第２の島状半導体領域を形成することと、
前記第１の島状半導体領域および前記第２の島状半導体領域上に、前記第１のゲート絶縁膜および前記第３のゲート絶縁膜に含まれる第１の絶縁膜を形成することと、
前記第１のゲート絶縁膜に前記薄膜領域を形成するために、前記第１の絶縁膜の前記第１の島状半導体領域と重なる部分に開口を形成することと、
前記開口が形成されている前記第１の絶縁膜上に、前記第１のゲート絶縁膜および前記第３のゲート絶縁膜に含まれ、かつ前記薄膜領域に含まれる第２の絶縁膜を形成することと、
前記第２の絶縁膜上に導電膜を形成し、当該第２の絶縁膜上の導電膜から前記開口と重なる前記フローティングゲート電極、および前記ゲート電極に含まれる第１の導電膜を形成することと、
前記第１の導電膜および前記フローティングゲート電極上に、前記第２のゲート絶縁膜に含まれる第３の絶縁膜を形成することと、
前記第３の絶縁膜上に導電膜を形成し、当該第３の絶縁膜上の導電膜から前記コントロールゲート電極、および前記ゲート電極に含まれる第２の導電膜とを形成することと、
前記第１の導電膜と前記第２の導電膜を電気的に接続する第３の導電膜を形成することと、
を有することを特徴とする不揮発性半導体記憶装置の作製方法。
【請求項１２】
メモリセルアレイ、および前記メモリセルアレイに電気的に接続されている駆動回路部を備え、
第１のチャネル形成領域、ならびに導電性を付与する第１の不純物元素を含む第１のソース領域および第１のドレイン領域が形成されている第１の島状半導体領域と、
フローティングゲート電極と、
コントロールゲート電極と、
前記第１の島状半導体領域と前記フローティングゲート電極間に存在する第１のゲート絶縁膜と、
前記フローティングゲート電極と前記コントロールゲート電極間に存在する第２のゲート絶縁膜と、
を含む不揮発性メモリ素子を前記メモリセルアレイに有し、
第２のチャネル形成領域、ならびに導電性を付与する第２の不純物元素を含む第２のソース領域および第２のドレイン領域が形成されている第２の島状半導体領域と、
ゲート電極と、
前記第２の島状半導体領域と前記ゲート電極間に存在する第３のゲート絶縁膜と、を含むトランジスタを前記駆動回路部に有する不揮発性半導体記憶装置の作製方法であって、
基板上に前記第１の島状半導体領域および前記第２の島状半導体領域を形成することと、
前記第１の島状半導体領域および前記第２の島状半導体領域上に、前記第１のゲート絶縁膜および前記第３のゲート絶縁膜に含まれる第１の絶縁膜を形成することと、
前記不揮発性メモリ素子が形成される領域から、前記第１の絶縁膜を除去することと、
前記第１の島状半導体領域、前記第２の島状半導体領域および前記第１の絶縁膜上に形成され、前記第１のゲート絶縁膜および前記第３のゲート絶縁膜に含まれる第２の絶縁膜を形成することと、
前記第２の絶縁膜上に導電膜を形成し、当該第２の絶縁膜上の導電膜から前記フローティングゲート電極、および前記ゲート電極に含まれる第１の導電膜を形成することと、
前記フローティングゲート電極および前記第１の導電膜上に、前記第２のゲート絶縁膜に含まれる第３の絶縁膜を形成することと、
前記第３の絶縁膜上に導電膜を形成し、当該第３の絶縁膜上の導電膜から前記コントロールゲート電極、および前記ゲート電極に含まれる第２の導電膜を形成することと、
前記第１の導電膜と前記第２の導電膜を電気的に接続する第３の導電膜を形成することと、
を有することを特徴とする不揮発性半導体記憶装置の作製方法。
【請求項１３】
請求項１１において、
前記開口が形成された前記第１の絶縁膜は、前記第１の島状半導体領域の端部を覆う部分を含むことを特徴とする不揮発性半導体記憶装置の作製方法。
【請求項１４】
請求項１１乃至１３のいずれか１項において、
前記コントロールゲート電極は、前記第１の島状半導体領域と重なる部分においてチャネル長方向の長さが前記フローティングゲート電極よりも長く形成され、
前記フローティングゲート電極を形成した後で、かつ前記コントロールゲート電極を形成する前に、前記第１の島状半導体領域の前記フローティングゲート電極に重ならない領域に、前記第１の不純物元素を添加することと、
前記コントロールゲート電極を形成した後に、前記第１の島状半導体領域の前記コントロールゲート電極に重ならない領域に、前記第１の不純物元素を添加することと、
を有することを特徴とする不揮発性半導体記憶装置の作製方法。
【請求項１５】
請求項１１乃至１４のいずれか１項において、
前記第２の導電膜は、前記第２の島状半導体領域と重なる部分においてチャネル長方向の長さが前記第１の導電膜よりも長く、
前記第１の導電膜を形成した後で、かつ前記第２の導電膜を形成する前に、前記第２の島状半導体領域の前記第１の導電膜に重ならない領域に、前記第２の不純物元素を添加することと、
前記第２の導電膜を形成した後に、前記第２の島状半導体領域の前記第２の導電膜に重ならない領域に、前記第２の不純物元素を添加することと、
を有することを特徴とする不揮発性半導体記憶装置の作製方法。
【請求項１６】
請求項１１乃至１４のいずれか１項において、
前記第２の導電膜は、前記第２の島状半導体領域と重なる部分においてチャネル長方向の長さが前記第１の導電膜よりも短く、
前記第１の導電膜を形成した後で、かつ前記第２の導電膜を形成する前に、前記第２の島状半導体領域の前記第１の導電膜に重ならない領域に、前記第２の不純物元素を添加することと、
前記第２の導電膜を形成した後に、前記第２の島状半導体領域の前記第２の導電膜に重ならない領域に、前記第２の不純物元素を添加することと、
を有することを特徴とする不揮発性半導体記憶装置の作製方法。
【請求項１７】
請求項１１乃至１６のいずれか１項において、
前記基板上に非晶質半導体膜を形成することと、
前記非晶質半導体膜を結晶化して、多結晶半導体膜を形成することと、
前記多結晶半導体膜からなる前記第１の島状半導体領域および前記第２の島状半導体領域を形成することと、
を有することを特徴とする不揮発性半導体記憶装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書では、情報の書き込み、および消去が可能な不揮発性メモリ素子を備えた半導体装置に関して説明する。
【背景技術】
【０００２】
不揮発性半導体記憶装置は情報の書き込み、および消去が可能な不揮発性メモリ素子を備えた半導体装置であり、デジタルスチルカメラ、携帯型オーディオプレーヤー、および携帯電話など、様々な電子機器の記録媒体として利用されている。代表的な不揮発性半導体記憶装置には、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、フラッシュメモリが挙げられる。
【０００３】
不揮発性半導体記憶装置に適用される不揮発性メモリ素子の書き換えは、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（Ｆ−Ｎ）トンネル電流、およびホットエレクトロンなどの電荷が用いられるので、書き換えを繰り返すことで、不揮発性メモリ素子のトンネル絶縁膜やその界面が劣化する。そのため、不揮発性メモリ素子には、原理的に書き換え可能回数に制限がある。不揮発性メモリ素子の書き換え耐性（Ｅｎｄｕｒａｎｃｅ）をいかに向上させるか、絶縁膜、素子構造、および書き換え方法などに関して、様々な技術開発がされている（例えば、特許文献１、２参照）。
【０００４】
また、不揮発性メモリ素子の書き換えには、動作原理上、高い駆動電圧（書き込み電圧、消去電圧）を必要とする。そのため、不揮発性半導体記憶装置には、書き込み電圧および消去電圧を生成する電圧生成回路や、高い駆動電圧に耐えうるトランジスタを必要とする回路が設けられている。従って、不揮発性メモリ素子、高い駆動電圧に耐えうるトランジスタ（以下、「高耐圧型トランジスタ」と呼ぶ。）、高速動作が要求される回路に適用されるトランジスタなどの構造の異なる複数の半導体素子を、同じ基板を使用して同時に作製することが求められる。例えば、特許文献３には、不揮発性メモリ素子と共に、ゲート絶縁膜が薄いトランジスタおよびゲート絶縁膜が厚いトランジスタを同じ基板に同時に作製することが記載されている。特許文献３では、ゲート絶縁膜が薄いトランジスタが、駆動電圧が小さくしきい値電圧のばらつきを抑えたいトランジスタに適用され、その膜厚が厚いトランジスタが高耐圧型トランジスタに適用されている。
【０００５】
以下、図１４Ａおよび図１４Ｂを参照して、特許文献３に開示されている不揮発性メモリ素子の構成例を説明する。図１４Ａおよび図１４Ｂは特許文献３に開示されている不揮発性メモリ素子９１０の断面図であり、図１４Ａは、チャネル長方向（ゲート垂直方向）に沿った断面図であり、図１４Ｂは、チャネル幅方向（ゲート水平方向）に沿った断面図である。
【０００６】
図１４Ａおよび図１４Ｂに示すように、不揮発性メモリ素子９１０（以下、「メモリ素子９１０」と呼ぶ。）は、絶縁膜９０１を介してガラス基板９００上に設けられている。ガラス基板９００は、絶縁表面を有する基板として使用されている。メモリ素子９１０は、絶縁膜９０１上の島状半導体領域９１１、ならびに島状半導体領域９１１上のフローティングゲート電極９１３およびコントロールゲート電極９１４を有する。
【０００７】
島状半導体領域９１１には、チャネル形成領域９１５、ソース領域９１６、ドレイン領域９１７、ＬＤＤ領域９１８、９１９が設けられている。島状半導体領域９１１上には、絶縁膜９０２が設けられ、フローティングゲート電極９１３が絶縁膜９０２を介して島状半導体領域９１１上に設けられている。また、フローティングゲート電極９１３上には絶縁膜９０３を介して、コントロールゲート電極９１４が設けられている。絶縁膜９０２は、島状半導体領域９１１とフローティングゲート電極９１３間のゲート絶縁膜を構成し、絶縁膜９０３は、フローティングゲート電極９１３とコントロールゲート電極９１４間のゲート絶縁膜を構成する。本明細書では、不揮発性メモリ素子において、前者のゲート絶縁膜を第１のゲート絶縁膜と呼び、後者を第２のゲート絶縁膜と呼ぶことにする。
【０００８】
島状半導体領域９１１、フローティングゲート電極９１３、およびコントロールゲート電極９１４を覆って、絶縁膜９０４が設けられている。絶縁膜９０４上に、配線９２１、９２２、９２３が形成されており、コンタクトホールを介して、それぞれ、島状半導体領域９１１のソース領域９１６、ドレイン領域９１７、およびコントロールゲート電極９１４と電気的に接続されている。
【０００９】
次いで、図１５Ａ〜図１８Ｂを参照して、特許文献３に開示される不揮発性半導体記憶装置の作製方法の一例を説明する。ここでは、図１４Ａおよび図１４Ｂに示すメモリ素子９１０と共に、ガラス基板９００上に、ｎチャネルトランジスタ９３０およびｐチャネルトランジスタ９５０を作製する方法を説明する。ここでは、トランジスタ９３０、９５０は、高耐圧型トランジスタとして作製されている。図１５Ａ〜図１７Ｂは、メモリ素子９１０、ｎチャネルトランジスタ９３０およびｐチャネルトランジスタ９５０の作製方法の一例を示す断面図である。なお、図１５Ａ〜図１７Ｂは、各素子のチャネル長方向の断面図であり、Ａ−Ｂ間、Ｃ−Ｄ間、およびＥ−Ｆ間に、それぞれ、メモリ素子９１０、ｎチャネルトランジスタ９３０（以下、「トランジスタ９３０」と呼ぶ。）、およびｐチャネルトランジスタ９５０（以下、「トランジスタ９５０」と呼ぶ。）が図示される。また、図１８Ａおよび図１８Ｂは、各素子のチャネル幅方向の断面図であり、Ｇ−Ｈ間、Ｉ−Ｊ間、およびＫ−Ｌ間に、それぞれ、メモリ素子９１０、トランジスタ９３０およびトランジスタ９５０が図示されている。
【００１０】
図１５Ａおよび図１８Ａに示すように、ガラス基板９００上に絶縁膜９０１を形成する。絶縁膜９０１上にシリコン膜からなる島状半導体領域９１１、９３１、９５１を形成する。これらの領域（９１１、９３１、９５１）上に、絶縁膜９０２および導電膜９８１を積層する。
【００１１】
次に、図１５Ｂに示すように、導電膜９８１を所望の形状に加工して、絶縁膜９０２を介して島状半導体領域９１１上にフローティングゲート電極９１３を形成する。次いで、トランジスタ９３０、９５０が形成される領域から絶縁膜９０２を除去する。島状半導体領域９１１とフローティングゲート電極９１３の間に存在している絶縁膜９０２が、第１のゲート絶縁膜を構成する。
【００１２】
次に、図１５Ｃに示すように、島状半導体領域９１１、９３１にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成するためｎ型の不純物元素を添加する。この不純物元素の添加は、フォトリソ工程で島状半導体領域９５１を覆うレジストを形成してから行われる。この不純物元素の添加工程により、島状半導体領域９１１、９３１にｎ型の低濃度不純物領域９８２〜９８５が形成される。次に、島状半導体領域９１１、９３１、９５１を覆って、絶縁膜９０３を形成する。この絶縁膜９０３は、メモリ素子９１０ではフローティングゲート電極９１３とコントロールゲート電極９１４間の第２のゲート絶縁膜を構成し、トランジスタ９３０、９５０ではゲート絶縁膜を構成する。そのため、トランジスタ９３０、９５０が高い駆動電圧に対する絶縁破壊耐性を具備するように、絶縁膜９０３は、絶縁膜９０２よりも厚い絶縁膜として設けることが好ましい。
【００１３】
次に、絶縁膜９０３上に導電膜を形成する。この導電膜を所望の形状に加工し、メモリ素９１０のコントロールゲート電極９１４、トランジスタ９３０、９５０のゲート電極９３４、９５４を形成する（図１６Ａ参照）。
【００１４】
次に、図１６Ｂに示すように、フォトリソ工程を行い、島状半導体領域９５１を覆うレジスト９８６を形成する。次いで、コントロールゲート電極９１４およびゲート電極９３４をマスクとして、島状半導体領域９１１、９３１にｎ型の不純物元素を添加する。この工程で島状半導体領域９１１には、チャネル形成領域９１５、ソース領域９１６、ドレイン領域９１７、およびＬＤＤ領域９１８、９１９が形成され、また、島状半導体領域９３１には、チャネル形成領域９３５、ソース領域９３６、ドレイン領域９３７、およびＬＤＤ領域９３８、９３９が形成される。
【００１５】
そして、図１７Ａに示すように、フォトリソ工程により、島状半導体領域９１１、９３１を覆うレジスト９８７を形成する。次に、ゲート電極９５４をマスクとして、ｐ型の不純物元素を島状半導体領域９５１に添加する。この工程で、島状半導体領域９５１には、チャネル形成領域９５５、ソース領域９５６、ドレイン領域９５７が自己整合的に形成される。
【００１６】
次に、図１７Ｂ及び図１８Ｂに示すように、絶縁膜９０４を形成し、絶縁膜９０４、９０３、９０２に複数のコンタクトホールを形成する。そして、絶縁膜９０４上に導電膜を形成し、この導電膜を所望の形状に加工して、メモリ素子９１０に電気的に接続される配線９２１〜９２３、トランジスタ９３０に電気的に接続される配線９４１〜９４３、ならびにトランジスタ９５０に電気的に接続される配線９６１〜９６３を形成する。以上の工程を経て、メモリ素子９１０、ｎチャネルトランジスタ９３０、およびｐチャネルトランジスタ９５０が完成する（図１７Ｂおよび図１８Ｂ参照）。
【００１７】
図１７Ｂ、図１８Ｂに示すように、メモリ素子９１０の第２のゲート絶縁膜、トランジスタ９３０およびトランジスタ９５０のゲート絶縁膜は、共通の絶縁膜９０３で構成されている。トランジスタ９３０、９５０を高耐圧型トランジスタに適した構造にするには、高い駆動電圧に耐えうるだけの厚い膜厚で、絶縁膜９０３を設けることが好ましい。その一方で、絶縁膜９０３はフローティングゲート電極９１３とコントロールゲート電極９１４間の第２のゲート絶縁膜となるため、この膜厚が厚くなると、メモリ素子９１０の書き換え電圧が高くなる。また、絶縁膜９０３の絶縁破壊特性、および島状半導体領域９１１との界面状態に、メモリ素子９１０の書き換え耐性が影響を受けやすい。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平５−３０４３００号公報
【特許文献２】特開平８−１３０２５８号公報
【特許文献３】特開２００７−２８８１７６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
本発明の一態様の課題の１つは、不揮発性メモリ素子と、高い駆動電圧で駆動するのに適した構造のトランジスタとを同じ基板に設けることを容易にすることである。
【課題を解決するための手段】
【００２０】
本発明の一態様に係る不揮発性半導体記憶装置は、不揮発性メモリ素子を含むメモリセルアレイ、およびメモリセルアレイに電気的に接続され、トランジスタを含む駆動回路部を備えている。メモリセルアレイの不揮発性メモリ素子は、第１のチャネル形成領域ならびに導電性を付与する第１の不純物元素を含む第１のソース領域および第１のドレイン領域が形成されている第１の島状半導体領域と、フローティングゲート電極と、コントロールゲート電極と、第１の島状半導体領域とフローティングゲート電極間に存在し、かつ少なくとも第１のチャネル形成領域の中央部分と重なる部分に膜厚が薄い薄膜領域が形成されている第１のゲート絶縁膜と、フローティングゲート電極とコントロールゲート電極間に存在する第２のゲート絶縁膜と有している。また、駆動回路部のトランジスタは、第２のチャネル形成領域ならびに導電性を付与する第２の不純物元素を含む第２のソース領域および第２のドレイン領域が形成されている第２の島状半導体領域と、ゲート電極と、第２の島状半導体領域とゲート電極間に存在する第３のゲート絶縁膜とを有する。
【００２１】
さらに、上記態様に係る不揮発性半導体記憶装置は、基板と、基板上に形成されている第１の島状半導体領域および第２の島状半導体領域と、第１の島状半導体領域および第２の島状半導体領域上に形成され、第１のゲート絶縁膜および第３のゲート絶縁膜に含まれ、薄膜領域に含まれない第１の絶縁膜と、第１の絶縁膜上に形成され、第１のゲート絶縁膜および第３のゲート絶縁膜に含まれる第２の絶縁膜と、第１のゲート絶縁膜に薄膜領域を形成するために、第１の絶縁膜の第１の島状半導体領域と重なる部分に形成されている開口と、第１の絶縁膜および第２の絶縁膜を介して、第１の島状半導体領域上に形成され、開口と重なるフローティングゲート電極と、第１の絶縁膜および第２の絶縁膜を介して、第２の島状半導体領域上に形成され、ゲート電極に含まれる第１の導電膜と、第１の導電膜およびフローティングゲート電極上に形成され、第２のゲート絶縁膜に含まれる第３の絶縁膜と、第３の絶縁膜を介してフローティングゲート電極上に形成されているコントロールゲート電極と、第３の絶縁膜上に形成され、第１の導電膜に電気的に接続され、ゲート電極に含まれる第２の導電膜とを有する。
【００２２】
本発明の一態様に係る不揮発性半導体記憶装置の作製方法は、不揮発性メモリ素子を含むメモリセルアレイ、およびメモリセルアレイに電気的に接続され、トランジスタを含む駆動回路部を備えている不揮発性半導体記憶装置の作製方法である。当該態様に係る作製方法は、基板上に不揮発メモリ素子の第１の島状半導体領域、およびトランジスタの第２の島状半導体領域を形成することと、第１の島状半導体領域および第２の島状半導体領域上に、第１の絶縁膜を形成することと、第１の絶縁膜の第１の島状半導体領域と重なる部分に開口を形成することと、開口が形成されている第１の絶縁膜上に第２の絶縁膜を形成することと、第２の絶縁膜上に導電膜を形成し、当該第２の絶縁膜上の導電膜から開口と重なる不揮発性メモリ素子のフローティングゲート電極、およびトランジスタのゲート電極に含まれる第１の導電膜を形成することと、第１の導電膜およびフローティングゲート電極上に第３の絶縁膜を形成することと、第３の絶縁膜上に導電膜を形成し、当該第３の絶縁膜上の導電膜から、不揮発性メモリ素子のコントロールゲート電極、およびトランジスタのゲート電極に含まれる第２の導電膜を形成することと、第１の導電膜と第２の導電膜を電気的に接続する第３の導電膜を形成することとを有する。さらに、当該態様に係る不揮発性半導体記憶装置の作製方法において、第１の絶縁膜および第２の絶縁膜は、フローティングゲート電極と第１の島状半導体領域の間のゲート絶縁膜、およびトランジスタのゲート絶縁膜に含まれる絶縁膜である。また、第１の絶縁膜に開口が形成されることで、フローティングゲート電極と第１の島状半導体領域の間のゲート絶縁膜に、膜厚が薄い薄膜領域が形成される。
【発明の効果】
【００２３】
本発明の一態様に係る不揮発性半導体記憶装置では、不揮発性メモリ素子のコントロールゲート電極とフローティングゲート電極間の第２のゲート絶縁膜と、トランジスタのゲート絶縁膜とが異なる絶縁膜で形成されている。このような態様により、トランジスタのゲート絶縁膜の厚さを不揮発性メモリ素子の第２のゲート絶縁膜と異ならせることが容易になり、作製工程の制約を増大することなく、不揮発性メモリ素子とトランジスタを同じ基板に作製することができる。例えば、不揮発性メモリ素子と、高い駆動電圧で駆動するのに適した構造のトランジスタとを同じ基板に設けることが容易になる。
【図面の簡単な説明】
【００２４】
【図１】Ａ：本発明の一態様に係る不揮発性半導体記憶装置の構成例を示すチャネル長方向の断面図。Ｂ：同チャネル幅方向の断面図。
【図２】Ａ：本発明の一態様に係る不揮発性半導体記憶装置に含まれる不揮発性メモリ素子の構成例を示す平面図。Ｂ：同トランジスタの構成例を示す平面図。Ｃ：同トランジスタの構成例を示す平面図。
【図３】本発明の一態様に係る不揮発性半導体記憶装置の構成例を説明するブロック図。
【図４】本発明の一態様に係る不揮発性半導体記憶装置に含まれるメモリセルの構成例を説明する回路図。
【図５】Ａ〜Ｄ：本発明の一態様に係る不揮発性半導体記憶装置の作製方法の一例を説明する断面図（チャネル長方向）。
【図６】Ａ〜Ｃ：図５Ｄに続く工程を説明する断面図（チャネル長方向）。
【図７】Ａ〜Ｃ：図６Ｃに続く工程を説明する断面図（チャネル長方向）。
【図８】Ａ：図５Ｂと同じ工程を表す不揮発性半導体記憶装置のチャネル幅方向の断面図。Ｂ：図５Ｄと同じ工程を表す同断面図。Ｃ：図６Ｃと同じ工程を表す同断面図。Ｄ：図７Ｃと同じ工程を表す同断面図。
【図９】Ａ：本発明の一態様に係る不揮発性半導体記憶装置に含まれる不揮発性メモリ素子の構成例を示す平面図。Ｂ：図９Ａの切断線Ａ−Ｂに沿った断面図。Ｃ：図９Ａの切断線Ｇ−Ｈに沿った断面図。
【図１０】Ａ〜Ｅ：本発明の一態様に係る不揮発性半導体記憶装置の作製方法の一例を説明する断面図。
【図１１】Ａ、Ｂ：図１０Ｅに続く工程を説明する断面図。
【図１２】不揮発性半導体記憶装置を備えた本発明の一態様に係る半導体装置の構成例を示すブロック図。
【図１３】本発明の一態様に係るメモリ素子Ａ、Ｂと、比較例のメモリ素子ｘの書き込み−消去サイクルの回数に対する相互コンダクタンスｇｍの変化を示すグラフ。
【図１４】Ａ：特許文献３の不揮発性メモリ素子の構成例を説明する断面図（チャネル長方向）。Ｂ：同断面図（チャネル幅方向）。
【図１５】Ａ〜Ｃ：図１４Ａ、および図１４Ｂに記載の不揮発性半導体記憶装置の作製方法の一例を説明する断面図。
【図１６】Ａ、Ｂ：図１５Ｃに続く工程を説明する断面図（チャネル長方向）。
【図１７】Ａ、Ｂ：図１６Ｂに続く工程を説明する断面図（チャネル長方向）。
【図１８】Ａ：図１５Ａと同じ工程を表す不揮発性半導体記憶装置のチャネル幅方向の断面図。Ｂ：図１７Ｂと同じ工程を表す同断面図。
【発明を実施するための形態】
【００２５】
以下、図面を用いて、本明細書で開示される発明の実施の形態および実施例について説明する。本明細書で開示される発明の態様は、実施の形態および実施例の記載内容に限定されずに、様々に変更し得ることは、当業者であれば容易に理解される。つまり、本明細書で開示される発明は、実施の形態および実施例の記載内容に限定して解釈されるべきではない。なお、本明細書で参照される図面において、異なる図面間で同じ符号が付されている構成要素は、同一の構成要素を表している。そのため、このような構成要素に関する説明は、重複するため、省略することがある。
【００２６】
（実施の形態１）
本実施の形態では、不揮発性半導体記憶装置について説明する。本実施の形態の不揮発性半導体記憶装置は、同一基板上に不揮発性メモリ素子と、構造の異なる少なくとも２種類のトランジスタとを有する。図１Ａおよび図１Ｂは、本実施の形態の不揮発性半導体記憶装置の構成例を説明するための断面図であり、図２Ａ〜図２Ｃは、同構成例を説明するための平面図である。図１Ａおよび図１Ｂは、本実施の形態の不揮発性半導体記憶装置の代表的な部分の断面図であり、各図面には、不揮発性メモリ素子１００、トランジスタ１０１、１０２の断面を示している。不揮発性メモリ素子１００は、ｎチャネル型のメモリトランジスタとして構成されている。また、本実施の形態では、各トランジスタ１０１、１０２は高耐圧型トランジスタとして設けられており、トランジスタ１０１はｎチャネルトランジスタとし、トランジスタ１０２はｐチャネルトランジスタとしている。
【００２７】
また、図２Ａは、不揮発性メモリ素子１００の平面図であり、図２Ａの切断線Ａ−Ｂに沿った断面図を図１Ａに示し、切断線Ｇ−Ｈに沿った断面図を図１Ｂに示す。また、図２Ｂは、トランジスタ１０２の平面図であり、図２Ｂの切断線Ｃ−Ｄに沿った断面図を図１Ａに示し、切断線Ｉ−Ｊに沿った断面図を図１Ｂに示している。また、図２Ｃは、トランジスタ１０２の平面図であり、図２Ｃの切断線Ｅ−Ｆに沿った断面図を図１Ａに示し、切断線Ｋ−Ｌに沿った断面図を図１Ｂに示す。別言すると、図１Ａは、不揮発性メモリ素子１００、トランジスタ１０１、１０２のチャネル長方向（ゲート垂直方向）に沿った断面図であり、他方、図１Ｂは、これら半導体素子のチャネル幅方向（ゲート水平方向）に沿った断面図である。
【００２８】
また、図３は、本実施の形態の不揮発性半導体記憶装置の構成例を示すブロック図であり、図４は、本実施の形態の不揮発性半導体記憶装置に設けられるメモリセルの構成例を示す回路図である。
【００２９】
まず、図３を参照して、本実施の形態の不揮発性半導体記憶装置１０の構成を説明する。不揮発性半導体記憶装置１０は、メモリセルアレイ１１と、メモリセルアレイ１１に電気的に接続され、書き込み動作、消去動作および読み出し動作などを制御する駆動回路部１２を有する。メモリセルアレイ１１と駆動回路部１２は同一の基板上に設けられている。
【００３０】
駆動回路部１２は、駆動回路部１２に含まれる回路を制御するためのコントロール回路２０、ワード線を選択するためのロウデコーダ２１、ビット線を選択するためのカラムデコーダ２２、アドレスバッファ２３、昇圧回路２４、センスアンプ２５、データバッファ２６、およびデータ入出力バッファ２７を有する。
【００３１】
アドレスデータＡｄｄは、データの書き込み、読み出しまたは消去を行うメモリセルのアドレスを指定するためのデータである。アドレスデータＡｄｄは、アドレスバッファ２３を介してコントロール回路２０に入力される。アドレスデータＡｄｄが入力されると、コントロール回路２０は内部ロウアドレス信号および内部カラムアドレス信号を生成し、前者をロウデコーダ２１へ出力し、後者をカラムデコーダ２２へ出力する。
【００３２】
不揮発性半導体記憶装置１０では、データの書き込みおよび消去を行うための駆動電圧には電源電圧を昇圧した電圧を用いることにする。そのため、コントロール回路２０により昇圧回路２４を制御し、動作に応じた電圧を昇圧回路２４で生成する。昇圧回路２４の出力はロウデコーダ２１やカラムデコーダ２２を介して、メモリセルアレイ１１に形成されているワード線、ビット線に供給される。
【００３３】
カラムデコーダ２２の制御により、メモリセルアレイ１１から読み出されたデータ（ＤＡＴＡ）は、センスアンプ２５に入力される。センスアンプ２５に入力されたデータ（ＤＡＴＡ）は、データバッファ２６に保持される。コントロール回路２０の制御により、データバッファ２６に保持されているデータがデータ入出力バッファ２７を介して、不揮発性半導体記憶装置１０から出力される。メモリセルアレイ１１に書き込まれるデータ（ＤＡＴＡ）は、データ入出力バッファ２７を介してデータバッファ２６に一旦保持され、コントロール回路２０の制御によりカラムデコーダ２２に転送される。そして、このデータ（ＤＡＴＡ）は、カラムデコーダ２２によりメモリセルアレイ１１の所定のメモリセルに書き込まれる。
【００３４】
次に、図４を用いて、メモリセルアレイ１１の構成例を説明する。メモリセルアレイ１１は、行列状に配置されている複数のメモリセル４０と、複数のワード線ＷＬと、ワード線ＷＬと交差して形成された複数のビット線ＢＬおよびソース線ＳＬとを有する。各メモリセル４０は、ビット線ＢＬ、ソース線ＳＬおよびワード線ＷＬにそれぞれ電気的に接続されている。図４には、３行×３列に配置された９つのメモリセル４０を示している。メモリセル４０はデータを記憶する基本要素であり、データを記憶するための不揮発性メモリ素子１００を含む。メモリセル４０において、不揮発性メモリ素子１００は、コントロールゲート電極がワード線ＷＬに電気的に接続され、ドレイン領域がビット線ＢＬに電気的に接続され、ソース領域がソース線ＳＬに電気的に接続されている。
【００３５】
以下、図１Ａ、図１Ｂ、ならびに図２Ａ〜図２Ｃを参照して、不揮発性半導体記憶装置１０に含まれる不揮発性メモリ素子１００（以下、「メモリ素子１００」と呼ぶ。）、およびトランジスタ１０１、１０２の構造を説明する。トランジスタ１０１、１０２は、図３の不揮発性半導体記憶装置１０の駆動回路部１２の高耐圧型トランジスタに適用される半導体素子である。
【００３６】
図１Ａ、図１Ｂに示すように、メモリ素子１００、ならびにトランジスタ１０１、１０２は、絶縁膜２０１を介して、同一の基板２００上に形成されている。絶縁膜２０１上には、メモリ素子１００を構成する島状半導体領域２１０、トランジスタ１０１を構成する島状半導体領域２３０、およびトランジスタ１０２を構成する島状半導体領域２５０が設けられている。島状半導体領域２１０、２３０、２５０を覆って、絶縁膜２０２、２０３でなる積層膜が設けられている。絶縁膜２０２、２０３は、単層構造でも、積層構造でもよい。
【００３７】
まず、メモリ素子１００の構造を説明する。次いで、トランジスタ１０１、トランジスタ１０２の順に、その構造を説明する。
【００３８】
メモリ素子１００の島状半導体領域２１０には、チャネル形成領域２１１、ｎ型の高濃度不純物領域２１２、２１３、およびｎ型の低濃度不純物領域２１４、２１５が設けられている。高濃度不純物領域２１２、２１３は、一方がソース領域を構成し、他方が同ドレイン領域を構成する。低濃度不純物領域２１４、２１５は、高濃度不純物領域２１２、２１３よりもｎ型の導電性を付与する不純物元素の濃度が低い領域であり、この不純物元素の濃度を調節することで、これらの低濃度不純物領域２１４、２１５をＬＤＤ領域または高抵抗領域として機能させることができる。このような領域として低濃度不純物領域２１４、２１５を機能させることで、メモリ素子１００のホットキャリアに対する耐性を向上させることができる。
【００３９】
絶縁膜２０２と絶縁膜２０３でなる積層膜を介して、島状半導体領域２１０上に導電膜２１６が設けられている。導電膜２１６は、メモリ素子１００のフローティングゲート電極を構成する。また、図２Ａに示すように、絶縁膜２０２には、島状半導体領域２１０のチャネル形成領域２１１と重なる部分に開口２１８が形成されている。絶縁膜２０２と絶縁膜２０３でなる積層膜はメモリ素子１００の第１のゲート絶縁膜（島状半導体領域とフローティングゲート電極の間の絶縁膜）を構成する。
【００４０】
導電膜２１６上には絶縁膜２０４が形成されている。絶縁膜２０４を介して、導電膜２１６と重なる導電膜２１７が形成されている。導電膜２１７はワード線ＷＬおよびメモリ素子１００のコントロールゲート電極を構成する。絶縁膜２０４はメモリ素子１００の第２のゲート絶縁膜（フローティングゲート電極とコントロールゲート電極の間の絶縁膜）を構成する。
【００４１】
導電膜２１７上に絶縁膜２０５が形成されている。絶縁膜２０５上に導電膜２２１、２２２、２２３が形成されている。図２Ａに示すように、導電膜２２１は、絶縁膜２０５に形成されているコンタクトホール２２４を介して、導電膜２１７に密接している。導電膜２２２および導電膜２２３は、絶縁膜２０３〜２０５に形成されるコンタクトホール２２５、２２６を介して、高濃度不純物領域２１２、２１３に密接している。導電膜２２２および導電膜２２３は、一方がビット線ＢＬを構成し、他方がソース線ＳＬを構成する。
【００４２】
図２Ａに示すように、導電膜２１６の平面形状は導電膜２１７よりも狭く、導電膜２１６の端部は導電膜２１７の端部よりも内側に存在する。また、図１Ａに示すように、島状半導体領域２１０と重なる部分において、導電膜２１６はチャネル長方向の長さが導電膜２１７よりも短く、島状半導体領域２１０は、導電膜２１６および導電膜２１７双方と重なる領域と、導電膜２１７一方と重なる領域とを有する。本実施の形態では、前者の領域に、チャネル形成領域２１１が形成され、後者の領域に低濃度不純物領域２１４、２１５が形成されている。さらに、島状半導体領域２１０には、導電膜２１６、導電膜２１７双方ともに重ならない領域に高濃度不純物領域２１２、２１３が形成されている。
【００４３】
メモリ素子１００において、フローティングゲート電極（導電膜２１６）と島状半導体領域２１０間の第１のゲート絶縁膜は、絶縁膜２０２と絶縁膜２０３との積層膜で構成されるが、絶縁膜２０２に開口２１８が形成されているので、第１のゲート絶縁膜は、膜厚の薄い薄膜領域と、膜厚が厚い厚膜領域とを有する。薄膜領域は絶縁膜２０３のみが存在する領域であり、厚膜領域は絶縁膜２０２と絶縁膜２０３との積層膜が存在する領域である。メモリ素子１００のデータの書き換え動作において、第１のゲート絶縁膜の薄膜領域を介して、フローティングゲート電極（導電膜２１６）に対する電荷の注入および引き抜きが行われる。
【００４４】
そのため、開口２１８は、絶縁膜２０２のチャネル形成領域２１１の中央部分（平面配置における）と、フローティングゲート電極（導電膜２１６）とが重なっている領域を少なくとも除去するように形成される。つまり、薄膜領域がチャネル形成領域２１１と重なる部分を少なくとも含むように、絶縁膜２０２に開口２１８が形成される。なお、絶縁破壊耐性などの点から、島状半導体領域２１０の端部（段差部）を乗り越える部分の絶縁膜２０２を除去しないように、開口２１８を形成することが好ましい。本実施の形態では、島状半導体領域２１０の端部（段差部）を乗り越える部分を除いて、チャネル長方向およびチャネル幅方向の双方において、島状半導体領域２１０上から絶縁膜２０２を除去することで、開口２１８が形成されている（図１Ａ、図１Ｂ、図２Ａおよび図５Ｂ参照）。
【００４５】
このように絶縁膜２０２に開口２１８を形成することで、フローティングゲート電極（導電膜２１６）と島状半導体領域２１０間の第１のゲート絶縁膜は、島状半導体領域２１０の端部上に絶縁膜２０３と絶縁膜２０２の積層でなる厚膜領域を有し、その他の領域は、絶縁膜２０３のみでなる薄膜領域で構成される。この薄膜領域がメモリ素子１００のトンネル絶縁膜として実質的に機能する。このような第１のゲート絶縁膜の構造により、メモリ素子１００の書き換え耐性を向上させることができる。
【００４６】
次に、図１Ａ、図１Ｂおよび図２Ｂを参照して、トランジスタ１０１の構造を説明する。
【００４７】
トランジスタ１０１の島状半導体領域２３０には、チャネル形成領域２３１、ｎ型の高濃度不純物領域２３２、２３３、およびｎ型の低濃度不純物領域２３４、２３５が設けられている。高濃度不純物領域２３２、２３３は、一方がトランジスタ１０１のソース領域を構成し、他方が同ドレイン領域を構成する。低濃度不純物領域２３４、２３５は、高濃度不純物領域２３２、２３３よりもｎ型の導電性を付与する不純物元素の濃度が低い領域であり、この不純物元素の濃度を調節することで、これら低濃度不純物領域２３４、２３５をＬＤＤ領域または高抵抗領域として機能させることができ、さらに、ソース領域またはドレイン領域として機能させることも可能である。
【００４８】
島状半導体領域２３０上には、絶縁膜２０２と絶縁膜２０３でなる積層膜を介して、導電膜２３６が形成されている。導電膜２３６上には、絶縁膜２０４を介して、導電膜２３７が形成されている。導電膜２３７上には絶縁膜２０５が形成され、絶縁膜２０５上には、導電膜２４１−２４３が形成されている。導電膜２４１は絶縁膜２０４、２０５に形成されたコンタクトホール２４４を介して、導電膜２３６および導電膜２３７に電気的に接続されている。導電膜２４２、２４３は、絶縁膜２０３〜２０５に形成されたコンタクトホール２４５、２４６を介して、高濃度不純物領域２３２、２３３に電気的に接続されている。導電膜２４２および導電膜２４３の一方がソース線（またはソース電極）を構成し、他方がドレイン線（またはドレイン電極）を構成する。
【００４９】
図２Ｂに示すように、導電膜２３６の平面形状は導電膜２３７よりも狭く、導電膜２３６の端部は導電膜２３７の端部よりも内側に存在する。このため、図１Ａに示すように、島状半導体領域２３０と重なる部分において、導電膜２３６はチャネル長方向の長さが導電膜２３７よりも短いため、島状半導体領域２３０は導電膜２３６および導電膜２３７双方と重なる領域と、導電膜２３７一方と重なる領域とを有する。本実施の形態では、前者の領域に、チャネル形成領域２３１が形成され、後者の領域に低濃度不純物領域２３４、２３５が形成されている。さらに、島状半導体領域２３０には、導電膜２３６、導電膜２３７双方ともに重ならない領域に高濃度不純物領域２３２、２３３が形成されている。
【００５０】
導電膜２３６と導電膜２３７は、導電膜２４１により電気的に接続されているため、これらの膜が一体となってトランジスタ１０１のゲート電極を構成する。導電膜２３６を主としてゲート電極として機能させることができる。また、導電膜２３６と島状半導体領域２３０の間に存在する絶縁膜２０２と絶縁膜２０３の積層膜がゲート絶縁膜を構成する。このように、本実施の形態では、トランジスタ１０１の積層構造をメモリ素子１００と同様の積層構造とすることで、トランジスタ１０１をメモリ素子１００と同時に作製することを容易にしている。
【００５１】
本実施の形態では、絶縁膜２０２と絶縁膜２０３との積層膜をトランジスタ１０１のゲート絶縁膜に適用することで、メモリ素子１００の第２のゲート絶縁膜と異なる膜で、ゲート絶縁膜を形成することができる。よって、メモリ素子１００の書き込み電圧を高くすることなく、トランジスタ１０１を高耐圧型トランジスタとして適した構造にすることが容易である。
【００５２】
また、本実施の形態では、トランジスタ１０１のゲート絶縁膜、およびメモリ素子１００の第１のゲート絶縁膜の厚膜領域に、絶縁膜２０２と絶縁膜２０３との積層膜を適用し、メモリ素子１００の第１のゲート絶縁膜の薄膜領域に絶縁膜２０３のみを適用している。このような構成により、メモリ素子１００のトンネル絶縁膜を厚くすることなく、トランジスタ１０１のゲート絶縁膜を厚く形成することが可能である。つまり、本実施の形態により、メモリ素子１００の性能に影響せずに、トランジスタ１０１を高耐圧型トランジスタとして適した構造にすることが容易である。
【００５３】
また、メモリ素子１００が形成される領域から絶縁膜２０２を除去して、第１ゲート絶縁膜を絶縁膜２０３のみで構成し、トランジスタ１０１のゲート絶縁膜を絶縁膜２０２と絶縁膜２０３の積層膜で構成することでも、トランジスタ１０１を高耐圧型トランジスタとして適した構造にすることが容易である。メモリ素子１００の書き換え耐性の点からは、図１Ａ、図１Ｂに示すような、メモリ素子１００の第１のゲート絶縁膜に厚膜領域と薄膜領域とを形成することが好ましい。
【００５４】
また、トランジスタ１０１では、導電膜２３６の島状半導体領域２３０上に存在する部分のチャネル長方向（図２Ｂの切断線Ｃ−Ｄに沿った方向）の長さＬ１１で、そのチャネル長を調節することができる（図２Ｂ参照）。この長さＬ１１を長くすることで、トランジスタ１０１を高耐圧型トランジスタにより適した構造とすることができる。本実施の形態では、メモリ素子１００よりもトランジスタ１０１のチャネル長を長くすることが好ましい。
【００５５】
また、低濃度不純物領域２３４、２３５を導電膜２３７に重なるＬＤＤ領域（高抵抗領域）として設けることにより、トランジスタ１０１のホットキャリアに対する耐性を向上させることができる。低濃度不純物領域２３４、２３５がトランジスタ１０１のゲート電極（導電膜２３７）と重なる部分には、絶縁膜２０２、２０３と共に、絶縁膜２０４が存在するので、ゲート容量を低減することができるため、チャネル長が同じトランジスタと比較して、トランジスタ１０１のスイッチングを高速に行うことができる。
【００５６】
また、低濃度不純物領域２３４、２３５のチャネル長方向の長さを長くすることで、トランジスタ１０１のホットキャリアに対する耐性を高めることができる。これらの長さは、導電膜２３６と導電膜２３７の構造で決定することができる。より具体的には、切断線Ｃ−Ｄに沿った方向での導電膜２３７端面と導電膜２３６端面間の距離（以下、これを「長さＬ１２」と呼ぶ）で、これら低濃度不純物領域２３４、２３５のチャネル長方向の長さを調節することができる。よって、長さＬ１２を長くすることで、トランジスタ１０１のホットキャリアに対する耐性を高めることができる。
【００５７】
なお、トランジスタ１０１は、メモリ素子１００と同時に作製されるトランジスタに限定されるものではなく、メモリ素子１００を含まない半導体装置に適用することが可能である。導電膜２３６と導電膜２３７でゲート電極を構成することで、島状半導体領域２３０に、自己整合的に、チャネル形成領域２３１、高濃度不純物領域２３２、２３３、および低濃度不純物領域２３４、２３５を自己整合的に形成することができる。
【００５８】
次に、図１Ａ、図１Ｂおよび図２Ｃを参照して、トランジスタ１０２の構造を説明する。
【００５９】
トランジスタ１０２の島状半導体領域２５０には、チャネル形成領域２５１、ｐ型の高濃度不純物領域２５２、２５３、およびｐ型の低濃度不純物領域２５４、２５５が設けられている。高濃度不純物領域２５２、２５３は、一方がトランジスタ１０２のソース領域を構成し、他方が同ドレイン領域を構成する。低濃度不純物領域２５４、２５５は、高濃度不純物領域２５２、２５３よりもｐ型の導電性を付与する不純物元素の濃度が低い領域であり、この不純物元素の濃度を調節することで、これら低濃度不純物領域２５４、２５５をＬＤＤ領域または高抵抗領域として機能させことができる。また、低濃度不純物領域２５４、２５５をソース領域、ドレイン領域として機能させることも可能である。
【００６０】
島状半導体領域２５０上には、絶縁膜２０２と絶縁膜２０３でなる積層膜を介して、導電膜２５６が形成されている。導電膜２５６上には、絶縁膜２０４を介して、導電膜２５７が形成されている。導電膜２５７上には絶縁膜２０５が形成され、絶縁膜２０５上には、導電膜２６１〜２６３が形成されている。導電膜２６１は絶縁膜２０５に形成されたコンタクトホール２６４を介して、導電膜２５６および導電膜２５７に電気的に接続されている。導電膜２６２、２６３は、絶縁膜２０３〜２０５に形成されたコンタクトホール２６５、２６６を介して、高濃度不純物領域２５２、２５３に電気的に接続されている。導電膜２６２および導電膜２６３の一方がソース線（またはソース電極）を構成し、他方がドレイン線（またはドレイン電極）を構成する。
【００６１】
図２Ｃに示すように、導電膜２５７の平面形状は導電膜２５６よりも狭く、導電膜２５７の端部は導電膜２５６の端部よりも内側に存在する。また、図１Ａに示すように、島状半導体領域２５０と重なる部分において、導電膜２５７はチャネル長方向の長さが導電膜２５６よりも短いため、島状半導体領域２５０は導電膜２５６および導電膜２５７双方と重なる領域と、導電膜２５６一方と重なる領域とを有する。本実施の形態では、前者の領域に、チャネル形成領域２５１が形成され、後者の領域に低濃度不純物領域２５４、２５５が形成されている。さらに、島状半導体領域２５０には、導電膜２５６、導電膜２５７双方ともに重ならない領域に高濃度不純物領域２５２、２５３が形成されている。
【００６２】
導電膜２５６と導電膜２５７は電気的に接続され、トランジスタ１０２のゲート電極を構成する。本実施の形態では、導電膜２５６が主としてゲート電極として機能する。また、導電膜２５６と島状半導体領域２５０の間に存在する絶縁膜２０２と絶縁膜２０３の積層膜がゲート絶縁膜を構成する。このように、本実施の形態では、トランジスタ１０２の積層構造をメモリ素子１００と類似の積層構造とすることで、トランジスタ１０２をメモリ素子１００と同時に作製することを容易にしている。
【００６３】
本実施の形態では、絶縁膜２０２と絶縁膜２０３との積層膜をトランジスタ１０２のゲート絶縁膜に適用することで、メモリ素子１００の第２のゲート絶縁膜と異なる膜で、ゲート絶縁膜を形成することができる。よって、メモリ素子１００の書き込み電圧を高くすることなく、トランジスタ１０２を高耐圧型トランジスタとして適した構造にすることが容易である。
【００６４】
また、本実施の形態では、メモリ素子１００が形成される領域から絶縁膜２０２を除去して、第１ゲート絶縁膜を絶縁膜２０３のみで構成し、トランジスタ１０２のゲート絶縁膜を絶縁膜２０２と絶縁膜２０３の積層膜で構成することでも、メモリ素子１００の性能に影響せずに、トランジスタ１０２を高耐圧型トランジスタとして適した構造にすることが容易である。メモリ素子１００の書き換え耐性の点から、図１Ａ、図１Ｂに示すように、メモリ素子１００の第１のゲート絶縁膜に厚膜領域と薄膜領域とを形成することが好ましい。
【００６５】
また、本実施の形態では、トランジスタ１０２のゲート絶縁膜、およびメモリ素子１００の第１のゲート絶縁膜の厚膜領域に、絶縁膜２０２と絶縁膜２０３との積層膜を適用し、メモリ素子１００の第１のゲート絶縁膜の薄膜領域に絶縁膜２０３のみを適用している。このような構成により、メモリ素子１００のトンネル絶縁膜を厚くすることなく、トランジスタ１０２のゲート絶縁膜を厚く形成することが可能である。つまり、本実施の形態により、メモリ素子１００の性能に影響せずに、トランジスタ１０２を高耐圧型トランジスタとして適した構造にすることが容易である。
【００６６】
また、トランジスタ１０２では、導電膜２５７の島状半導体領域２５０上に存在する部分のチャネル長方向（図２Ｃの切断線Ｅ−Ｆに沿った方向）の長さＬ２１で、そのチャネル長を調節することができる（図２Ｃ参照）。この長さＬ２１を長くすることで、トランジスタ１０２を高耐圧型トランジスタにより適した構造とすることができる。本実施の形態では、メモリ素子１００よりもトランジスタ１０２のチャネル長を長くすることが好ましい。
【００６７】
また、低濃度不純物領域２５４、２５５を、ゲート電極（導電膜２５６）に重なるＬＤＤ領域（高抵抗領域）として機能させることで、トランジスタ１０２のホットキャリア耐性を向上させることができるので、トランジスタ１０２を高耐圧型トランジスタに適した構造とすることができる。
【００６８】
また、低濃度不純物領域２５４、２５５のチャネル長方向の長さを長くすることで、トランジスタ１０２のホットキャリア耐性を高めることができる。これらの長さは、導電膜２５６と導電膜２５７の構造で決定することができる。より具体的には、切断線Ｅ−Ｆに沿った方向（チャネル長方向）での導電膜２５７端面と導電膜２５６端面間の距離（以下、これを「長さＬ２２」と呼ぶ）で、これら低濃度不純物領域２５４、２５５のチャネル長方向の長さを調節することができる。よって、長さＬ２２を長くすることで、トランジスタ１０２のホットキャリア耐性を高めることができる。
【００６９】
なお、トランジスタ１０２は、メモリ素子１００と同時に作製されるトランジスタに限定されるものではなく、メモリ素子１００を含まない半導体装置に適用することが可能である。導電膜２５６と導電膜２５７でゲート電極を構成することで、島状半導体領域２５０に、自己整合的に、チャネル形成領域２５１、高濃度不純物領域２５２、２５３、および低濃度不純物領域２５４、２５５を自己整合的に形成することができる。
【００７０】
次に、図３の不揮発性半導体記憶装置１０の駆動方法を説明する。ここでは、図４を参照して、ビット線ＢＬ０およびワード線ＷＬ１で特定されるメモリセル４０へのデータの書き込みおよび消去動作の一例を説明する。
【００７１】
フローティングゲート電極を備えた不揮発性メモリ素子への情報の記録は、フローティングゲート電極内に蓄積される電荷量を変えることで行われる。不揮発性メモリ素子がｎチャネル型メモリトランジスタであれば、書き込み動作はフローティングゲート電極内へ電子を注入することであり、消去動作はフローティングゲート電極から電子を引き出すことである。フローティングゲート電極内へ電荷の注入、および同電極からの電荷の引き抜きは、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流や、ホットエレクトロンなどを利用して行うことができる。以下、Ｆ−Ｎトンネル電流を用いる場合を例に、メモリ素子１００のデータの書き込み、および消去方法を説明する。
【００７２】
データを書き込むには、メモリ素子１００のコントロールゲート電極（２１７）に正の電圧を印加することにより、島状半導体領域２１０よりも電位を高くして、フローティングゲート電極（２１６）と島状半導体領域２１０の間に間接的に高電界を形成し、これらの間にＦ−Ｎトンネル電流を発生させる。このＦ−Ｎトンネル電流により、島状半導体領域２１０からフローティングゲート電極（２１６）へ電子が注入される。電子の注入により、メモリ素子１００のしきい値電圧が高くなる。この状態が、メモリセル４０で”１”のデータを記録している状態である。メモリセル４０にデータを書き込むには、例えば、ソース線ＳＬ０およびビット線ＢＬ０の電位を負の高電圧とし、ワード線ＷＬ１に正の高電圧を印加する。この負の高電圧と正の高電圧間の電位差が書き込み電圧である。
【００７３】
データを消去するには、コントロールゲート電極（２１７）に負の電圧を印加し、島状半導体領域２１０よりも電位を低くする。このことにより、フローティングゲート電極（２１６）と島状半導体領域２１０との間に間接的に高い電界を発生させることで、これらの間にＦ−Ｎトンネル電流を発生させ、フローティングゲート電極（２１６）から島状半導体領域２１０へ電子を放出させる。このことにより、メモリ素子１００はしきい値電圧が低い状態に戻り、メモリセル４０で”０”のデータを記録している状態となる。つまり、メモリセル４０は消去状態となる。消去動作を行うための正の高電圧と負の高電圧間の電位差が消去電圧である。ソース線ＳＬ０およびビット線ＢＬ０に正の高電圧を印加し、ワード線ＷＬｌに負の高電圧を印加することで、メモリ素子１００のフローティングゲート電極（２１６）から島状半導体領域２１０に電子を引き抜くことができる。
【００７４】
データの読み出しは、例えば、次のように行うことができる。ソース線ＳＬ０の電位を０Ｖ、ビット線ＢＬ０の電位を１．５Ｖ程度とし、ワード線ＷＬ１に読み出し電圧を印加する。この読み出し電圧は、メモリ素子１００のデータ”０”および”１”に相当するしきい値電圧の中間値とすることができる。ワード線ＷＬ１に読み出し電圧を印加したときにビット線ＢＬ０に電流が流れるか、否かが、データが”１”であるか、”０”であるかに対応する。ビット線ＢＬ０に電流が流れているか、否かの判定は、センスアンプ２５で行われ、この判定結果が、データ（ＤＡＴＡ）として不揮発性半導体記憶装置１０から出力される。
【００７５】
メモリ素子１００のようにフローティングゲート電極を備えた不揮発性メモリ素子では、データの書き換え動作（書き込み、消去）は、高電界を形成してフローティングゲート電極と島状半導体領域間で電荷を受け渡すことで行う。したがって、書き換え動作は不揮発性メモリ素子に対して非破壊な動作ではなく、島状半導体領域とフローティングゲート電極間に存在する絶縁膜の界面、および同膜内部の劣化を伴う。より具体的には、書き換えを行うことで、島状半導体領域と絶縁膜との界面準位の増加や、絶縁膜中のトラップ準位の発生などが起きる。従って、不揮発性メモリ素子の書き換え可能な回数には制限がある。書き換え動作による不揮発性メモリ素子の劣化は、例えば、オン特性を表す相互コンダクタンス（ｇｍ）の低下として現れる。相互コンダクタンスが低下すると、不揮発性メモリ素子の電流駆動能力が低下する、不揮発性メモリ素子の書き込み状態と消去状態の識別が困難となる、などの影響が現れる。
【００７６】
以下、メモリ素子１００（図１Ａ、図１Ｂ参照）、およびメモリ素子９１０（図１４Ａ、図１４Ｂ参照）の相互コンダクタンスを対比することで、本実施の形態により、フローティングゲート電極を備えた不揮発性メモリ素子の書き換えによる相互コンダクタンスの劣化が抑制できることを説明する。
【００７７】
式（１）に示すように、メモリ素子９１０の領域９７０（図１４Ｂ中、一点鎖線で囲んだ領域）の相互コンダクタンスをｇｍ９１とすると、メモリ素子９１０全体の相互コンダクタンスｇｍ９ｔｏｔはｇｍ９１と等しい。
【数１】
2010219511.tif 000003
【００７８】
一方、メモリ素子１００では、フローティングゲート電極（２１６）と島状半導体領域２１０に挟まれる絶縁膜の厚さが、島状半導体領域２１０端部と、その他の部分（島状半導体領域２１０の中央部分）とでは異なるため、メモリ素子１００全体の相互コンダクタンスｇｍ１ｔｏｔは、下記式（２）で表される。式（２）において、ｇｍ１１、ｇｍ１２、ｇｍ１３は、それぞれ、図１Ｂの領域３０１、領域３０２、および領域３０３の相互コンダクタンスを表している。
【００７９】
【数２】
2010219511.tif 000004
【００８０】
書き込み、消去で発生されるＦ−Ｎトンネル電流の電荷量は、不揮発性メモリ素子のトンネル絶縁膜の膜厚に依存する。Ｆ−Ｎトンネル電流は、その膜厚が薄いほど量子効果により発生しやすく、逆に、厚いとほとんど発生しないという特徴がある。そのため、書き込み、消去動作で、フローティングゲート電極に対して注入または引き抜く電荷の経路となる領域では、島状半導体領域とフローティングゲート電極間の絶縁膜は、この電荷が通過できるように薄く形成される。もちろん、不揮発性メモリ素子でデータを保持させるため、この領域に存在する絶縁膜には、フローティングゲート電極から電荷がリークしない程度の厚さが必要である。
【００８１】
メモリ素子９１０では、絶縁膜９０２の領域９７０に含まれる部分がトンネル絶縁膜として機能する。他方、メモリ素子１００では、フローティングゲート電極（２１６）と島状半導体領域２１０の間には絶縁膜２０２と絶縁膜２０３の双方が存在するが、絶縁膜２０２と絶縁膜２０３とが積層されて厚い絶縁膜が形成されている領域３０１、３０３では、高電界を印加してもＦ−Ｎトンネル電流をほとんど発生させないようにすることができ、かつ、絶縁膜２０３のみで薄い絶縁膜が形成されている領域３０２では、高電界によりＦ−Ｎトンネル電流を発生させて、絶縁膜２０３をトンネル絶縁膜として機能させることができる。別言すると、絶縁膜２０２の厚さを調節することで、領域３０２でのフローティングゲート電極に対する電荷の注入、引き抜きに影響を与えずに、領域３０１、３０３をフローティングゲート電極への電荷の注入、引き抜きに関与しない領域とすることができる。
【００８２】
上述したように、書き換え動作では、高電界によりＦ−Ｎトンネル電流を発生させるため、島半導体領域とトンネル絶縁膜との界面、トンネル絶縁膜自体が劣化するので、Ｆ−Ｎトンネル電流が発生する領域では、相互コンダクタンスの低下や、Ｆ−Ｎトンネル電流量の低下などが起きる。したがって、メモリ素子９１０では領域９７０全体でこれらの劣化が発生するため、書き換えを行うと、領域９７０の相互コンダクタンスｇｍ９１が低下する。そのため、式（３）に示すように、書き換えを繰り返すと、やがて、メモリ素子９１０の相互コンダクタンスｇｍ９ｔｏｔが相互コンダクタンスの下限値まで低下し、メモリ素子９１０が書き込み状態であるか、消去状態であるかの識別が困難になる。つまり、メモリ素子９１０から記憶されているデータを読み出すことができなくなる。
【００８３】
【数３】
2010219511.tif 000005
【００８４】
他方、メモリ素子１００では、書き換え回数に制限されることなく、相互コンダクタンスｇｍ１ｔｏｔを、メモリ素子１００で許容される最小値よりも大きな値に維持することが可能である。以下、その理由を説明する。
【００８５】
図１Ｂに示す領域３０２は、絶縁膜２０２に開口２１８が形成されている領域であり、領域３０１、３０３は、開口２１８が形成されていない領域である。書き換え動作により、領域３０２では高電界を印加してＦ−Ｎトンネル電流を発生させるため、メモリ素子９１０の領域９７０と同様に、絶縁膜２０３は島状半導体領域２１０との界面、およびその膜中が劣化する。そのため、領域９７０の相互コンダクタンスｇｍ９１と同様、メモリ素子１００の書き換えに伴い、領域３０２の相互コンダクタンスｇｍ１２は低下する。他方、領域３０１、３０３では、島状半導体領域２１０とフローティングゲート電極（２１６）との間には、絶縁膜２０２と絶縁膜２０３とが積層されているので、領域３０２よりも厚い絶縁膜が存在する。このため、絶縁膜２０２と絶縁膜２０３とでなる積層膜に印加される電界が弱くなり、Ｆ−Ｎトンネル電流がほとんど発生させないようにすることができる。それゆえ、絶縁膜２０２および絶縁膜２０３の絶縁破壊耐性などの特性に依らず、書き換え動作を繰り返しても、領域３０１、３０３の相互コンダクタンスｇｍ１１、ｇｍ１３の各値はほとんど低下せずに維持される。
【００８６】
メモリ素子１００全体の相互コンダクタンスｇｍ１ｔｏｔは、上記式（２）に示すように、領域３０２の相互コンダクタンスｇｍ１２（書き換え動作により低下する）と、領域３０１、３０３の相互コンダクタンスｇｍ１１、ｇｍ１３（書き換え動作によりほとんど低下しない）との和である。したがって、メモリ素子１００全体の相互コンダクタンスｇｍ１ｔｏｔと、各領域の相互コンダクタンスｇｍ１１、ｇｍ１２およびｇｍ１３の関係は、式（４）のように表すことができる。式（４）は、書き換え動作を行っても、相互コンダクタンスｇｍ１ｔｏｔの値は（ｇｍ１１＋ｇｍ１３）以上に維持されることを示している。
【００８７】
【数４】
2010219511.tif 000006
【００８８】
したがって、本実施の形態により、書き換え耐性の優れたメモリ素子１００を得ることができる。より具体的には、本実施の形態により、書き換え動作を繰り返しても、メモリ素子１００の読み出しでのエラーを防止する、メモリ素子１００の電流駆動能力を維持する、などの効果を得ることができる。
【００８９】
また、本実施の形態により、上記のような書き換え耐性に優れたメモリ素子１００と、高耐圧型トランジスタに適したトランジスタ１０１および／またはトランジスタ１０２とを同じ基板２００上に備えた不揮発性半導体記憶装置１０を得ることが可能である。
【００９０】
本実施の形態の不揮発性半導体記憶装置１０において、基板２００には、絶縁性材料でなる基板、半導体基板、ステンレス基板、金属基板などの基板を用いることができる。
【００９１】
絶縁性材料でなる基板としては、ガラス基板、石英基板、サファイア基板、セラミック基板、樹脂基板、樹脂フィルム、炭素繊維やガラス繊維の織物と樹脂を組み合わせたシート（例えば、プリプレグ）などの基板を用いることができる。基板２００に適用されるガラス基板には、無アルカリガラス基板が好ましい。無アルカリガラス基板には、例えば、アルミノシリケートガラス基板、アルミノホウケイ酸ガラス基板、バリウムホウケイ酸ガラス基板などがある。
【００９２】
また、半導体基板としては、インゴットをスライスしたシリコンウエハ、絶縁物層を介して半導体層が基板上に存在するＳＯＩ構造の半導体基板などを用いることができる。ＳＯＩ構造の半導体基板の基板には、シリコンウエハのようなバルク状の半導体基板の他、ガラス基板、石英基板などの絶縁材料でなる基板や、ステンレス基板などの合金でなる基板などを適用することができる。この場合のガラス基板には、無アルカリガラス基板が好ましい。無アルカリガラス基板には、例えば、アルミノシリケートガラス基板、アルミノホウケイ酸ガラス基板、バリウムホウケイ酸ガラス基板などがある。
【００９３】
絶縁膜２０１〜２０５は、単層構造でも積層構造でもよい。絶縁膜２０１〜２０５を構成する膜には、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜などのシリコンまたはゲルマニウムを組成に含む絶縁膜を用いることができる。また、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属の酸化物でなる絶縁膜、窒化アルミニウムなどの金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜などの金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜などの金属の窒化酸化物でなる絶縁膜を用いることもできる。さらに、有機化合物でなる絶縁膜を用いることもできる。このような有機化合物としては、アクリル、ポリイミド、ポリアミド、ポリイミドアミド、ベンゾシクロブテンなどがある。なお、本明細書において、酸化窒化物とは、窒素よりも酸素を多く含む物質であり、窒化酸化物とは酸素よりも窒素を多く含む物質である。
【００９４】
これら絶縁膜の代表的な形成方法には、ＰＥＣＶＤ（プラズマ励起ＣＶＤ）法・熱ＣＶＤ法などのＣＶＤ法（化学気相成長法）、スパッタ法・蒸着法などのＰＶＤ法（物理気相成長法）、ＡＬＤ法（原子層堆積法）、スピンコート法・液滴吐出法・ディップコート法などの液体状またはペースト状の材料から膜を形成する方法、プラズマや熱などによる固相酸化処理、ならびに、プラズマや熱などによる固相窒化処理などがある。
【００９５】
島状半導体領域２１０、２３０、２５０は、厚さ１０ｎｍ〜１μｍ程度の単層構造または積層構造の半導体膜で構成される。島状半導体領域２１０、２３０、２５０を構成する半導体膜の結晶性は、単結晶構造、または非単結晶構造でもよい。非単結晶半導体膜には、非晶質半導体膜、微結晶半導体膜、多結晶半導体膜などがある。また、この半導体膜には、シリコン膜、ゲルマニウム膜、シリコンゲルマニウム膜、炭化シリコン膜などの１４族元素でなる半導体膜を適用することができる。また、ＧａＡｓ膜、ＩｎＰ膜、およびＧａＮ膜などの化合物半導体膜を適用することができ、酸化インジウム、酸化亜鉛などを含む酸化物半導体膜を適用することもできる。これらの半導体膜は、ＰＥＣＶＤ法・熱ＣＶＤ法などのＣＶＤ法、スパッタ法・蒸着法などのＰＶＤ法、ＡＬＤ法、スピンコート法・液滴吐出法・ディップコート法などの液体状またはペースト状の材料から膜を形成する方法などの方法で形成することができる。また、単結晶シリコン基板などの半導体基板を薄くすることで形成された半導体層で、島状半導体領域２１０、２３０、２５０を形成することもできる。
【００９６】
また、不揮発性半導体記憶装置１０に含まれる導電膜（２１６、２１７、２２１など）は、単層構造または積層構造でもよい。これら導電膜を構成する膜には、例えば、タンタル、タングステン、チタン、モリブデン、アルミニウム、クロム、ニオブ、金、銀、銅、プラチナなどから選択された単体金属を主成分とする膜、これらの金属を主成分とする合金膜、およびこれら金属の金属化合物膜などがある。また、ならびに、ドナーまたはアクセプタを含むシリコン、ゲルマニウムおよびシリコンゲルマニウムなどの半導体膜を用いることもできる。例えば、合金膜には、アルミニウム−銅合金膜、アルミニウム−ネオジム合金膜などがある。金属化合物膜には、窒化チタン膜、窒化タングステン膜などの金属窒化物膜、ニッケルシリサイド膜、コバルトシリサイド膜などのシリサイド膜がある。これらの導電膜は、スパッタ法・蒸着法などのＰＶＤ法、印刷法・液滴吐出法・ディップコート法などの液体状またはペースト状の材料から膜を形成する方法、ハンダ法、ならびに、メッキ法などで形成することができる。
【００９７】
例えば、導電膜（２１６、２３６、２５６）は、絶縁膜２０３上に形成された導電膜を、フォトリソ工程、エッチング工程により、所定の形状に加工することで形成できる。この場合、導電膜（２１６、２３６、２５６）を構成する導電膜は、同じになる。また、導電膜（２１６、２３６、２５６）と同様に、導電膜（２１７、２３７、２５７）も絶縁膜２０４上に形成された共通の導電膜から形成することができ、導電膜（２２１〜２２３、２４１〜２４３、２６１〜２６３）も絶縁膜２０５上に形成された共通の導電膜から形成することができる。
【００９８】
なお、本実施の形態では、メモリ素子１００をｎチャネルメモリトランジスタとしたが、ｐチャネルメモリトランジスタとすることもできる。また、トランジスタ１０１をｎチャネルトランジスタとしたが、ｐチャネル型とすることができ、トランジスタ１０２をｐチャネル型としたが、ｎチャネル型とすることができる。また、トランジスタ１０１とトランジスタ１０２双方をｎチャネル型にすることもでき、あるいは、ｐチャネル型にすることもできる。
【００９９】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１００】
（実施の形態２）
本実施の形態では、図３の不揮発性半導体記憶装置１０の作製方法の一例を説明する。ここでは、図１Ａ、図１Ｂ、図２Ａ〜図２Ｃ、および図５Ａ〜図８Ｄを参照しながら、不揮発性半導体記憶装置１０の作製方法の一例として、同装置１０を構成するメモリ素子１００、トランジスタ１０１およびトランジスタ１０２を同じ基板２００上に同時に作製する方法を説明する。なお、図５Ａ〜図７Ｃは、図１Ａと同じ切断線による断面図であり、作製過程での各半導体素子（１００〜１０２）のチャネル長方向の断面構造を説明する図である。また、図８Ａ〜図８Ｄは、図１Ｂと同じ切断線による断面図であり、作製過程での各半導体素子（１００〜１０２）のチャネル幅方向の断面構造を説明する図である。
【０１０１】
図１Ａおよび図１Ｂに示すように、トランジスタ１０１およびトランジスタ１０２は、フローティングゲート電極を備えたメモリ素子１００と類似の積層構造である。メモリ素子１００とトランジスタ１０１、１０２との構造上の違いは、各半導体素子に求められる電気的な特性によるものである。具体的には、トランジスタ（１０１、１０２）では、導電膜（２３６、２５６）を電気的に浮遊状態とせずに、導電膜（２３７、２５７）と電気的に接続し、ゲート電極として機能させている。また、トランジスタ１０１、１０２を高耐圧型トランジスタに適した構造とするため、それぞれのチャネル長をメモリ素子１００よりも長くする、また、導電膜（２３６、２５６）と島状半導体領域（２３０、２５０）の間に、絶縁膜２０２、２０３を積層して、ゲート絶縁膜にその膜厚が薄い領域を形成しない、などの構造上の差異が存在する。
【０１０２】
メモリ素子１００とトランジスタ１０１、１０２にはこのような構造上の相違点はあるが、積層構造が類似しており、絶縁膜、導電膜および半導体膜などのメモリ素子１００を構成する膜と同じ膜から、トランジスタ１０１、１０２を作製することができる。すなわち、メモリ素子１００の作製過程で、その作製工程を複雑にせずに、ほぼトランジスタ１０１、１０２を作製することができる。以下、メモリ素子１００、トランジスタ１０１、およびトランジスタ１０２を同一の基板２００上に作製する方法の一例を説明する。
【０１０３】
まず、図５Ａに示すように、基板２００の上面に、一層もしくは複数層からなる絶縁膜２０１を形成する。基板２００の上面に絶縁膜２０１を設けることで、基板２００上面の凹凸の影響を軽減する、基板２００から各半導体素子（１００〜１０２）への不純物拡散を防止する、などの効果を得ることができる。複数層からなる絶縁膜２０１を形成する場合は、不純物汚染の防止の目的、隣接する膜との相性などを考慮して、実施の形態１で例示した絶縁膜２０１に適用できる膜から適宜選択すればよい。また、基板２００に石英基板を用いる場合など、必要なければ絶縁膜２０１を設けなくてもよい。
【０１０４】
次に、絶縁膜２０１上に島状半導体領域２１０、２３０、２５０を形成する。島状半導体領域２１０、２３０、２５０の形成方法の一例として、これらの領域を多結晶半導体膜で形成する方法を説明する。多結晶半導体膜は、非晶質半導体膜を結晶化することで形成できる。非晶質半導体膜の結晶化方法には、レーザー光を照射する方法、ＲＴＡ装置や、拡散炉などを用いる熱結晶化法、結晶化を助長する金属元素を用いる結晶化法、またはこれらの方法を組み合わせた方法などにより行うことができる。本実施の形態では、半導体レーザー（ＬＤ）励起の連続発振（ＣＷ）レーザ（ＹＶＯ４）の第２高調波（波長５３２ｎｍ）を、厚さ６０ｎｍの非晶質シリコン膜に照射して、多結晶シリコン膜を形成し、この多結晶シリコン膜をフォトリソ工程およびエッチング工程により、図２Ａ、図２Ｂおよび図２Ｃに示すような形状に加工することで、島状半導体領域２１０、２３０、２５０を形成する。
【０１０５】
また、島状半導体領域２１０、２３０、２５０を単結晶半導体層で形成するには、次の方法がある。絶縁膜２０１を介して、基板２００に単結晶半導体基板を貼り付け、スマートカット法（登録商標）などで、単結晶半導体基板を薄膜化することで、単結晶半導体層を形成し、この単結晶半導体層をフォトリソ工程およびエッチング工程により、所望の形状に加工すればよい。また、ＳＩＭＯＸ法などで作製されたＳＯＩ構造の単結晶半導体基板を用いて、単結晶半導体層でなる島状半導体領域２１０、２３０、２５０を形成することができる。この場合、埋め込み酸化物層が絶縁膜２０１に対応し、単結晶半導体基板が基板２００に対応する。
【０１０６】
次に、島状半導体領域２１０、２３０、２５０を覆って、一層または複数層でなる絶縁膜２０２を形成する。絶縁膜２０２の厚さは、膜厚１ｎｍ以上１００ｎｍ以下とすることができる。例えば、絶縁膜２０２として、ＰＥＣＶＤ法で厚さ２０ｎｍの酸化シリコン膜を形成することができる。
【０１０７】
次に、図５Ｂ、図８Ａに示すように、絶縁膜２０２に開口２１８、２３８、２３９、２５８、２５９を形成する。各開口は、フォトリソ工程で絶縁膜２０２上にレジストでなるマスクを形成し、このマスクを用いて絶縁膜２０２をエッチングすることで形成することができる。開口２１８は、メモリ素子１００の第１のゲート絶縁膜に絶縁膜２０３でなる薄膜領域を形成するために形成される。本実施の形態では、開口２１８は、コンタクトホール２２５、２２６が形成される部分も含む。他方、島状半導体領域２３０上に形成される開口２３８、２３９は、それぞれ、コンタクトホール２４５、２４６が形成される部分を含み、島状半導体領域２５０上に形成される開口２５８、２５９は、それぞれ、コンタクトホール２６５、２６６が形成される部分を含む。なお、島状半導体領域２３０、２５０の端部（段差部）を乗り越える部分に絶縁膜２０２が存在するように、各開口２３８、２３９、２５８、２５９が形成される。
【０１０８】
このように、絶縁膜２０２に開口２１８、２３８、２３９、２５８および２５９を形成することで、コンタクトホール２２５、２２６、２４５、２４６、２６５および２６６を形成する工程で、エッチングする絶縁膜２０２の厚さを各コンタクトホールで均一にすることができる。このことにより、エッチング工程での島状半導体領域２１０、２３０、２５０のエッチングダメージを低減することができる。なお、このエッチングダメージが無視できるほど小さい場合には、絶縁膜２０２に開口２３８、２３９、２５８、２５９を形成しなくともよい。
【０１０９】
また、本実施の形態では、島状半導体領域２１０、２３０、２５０の端部がそれぞれ絶縁膜２０２で覆われるように、開口２１８、２３８、２３９、２５８および２５９が形成されるが、必要に応じて、島状半導体領域２１０、２３０、２５０の端部を絶縁膜２０２で覆えばよい。例えば、開口２１８を形成する代わりに、メモリ素子１００が形成される領域から、絶縁膜２０２を除去することができる。この場合、メモリ素子１００の第１のゲート絶縁膜は絶縁膜２０３のみで構成されることになる。
【０１１０】
次に、図５Ｃに示すように、絶縁膜２０２上に絶縁膜２０３を形成し、絶縁膜２０３上に単層構造または積層構造の導電膜３５０を形成する。絶縁膜２０３はメモリ素子１００においてトンネル絶縁膜を構成する。絶縁膜２０３を酸化シリコン膜、または酸化窒化シリコン膜で形成する場合、その膜厚３ｎｍ以上２０ｎｍ以下とすることができ、この膜厚は８ｎｍ以上１０ｎｍ以下が好ましい。例えば、絶縁膜２０３として、モノシラン（ＳｉＨ４）ガスと亜酸化窒素（Ｎ２Ｏ）ガスを原料ガスとしてＰＥＣＶＤ法で厚さ１０ｎｍの酸化窒化シリコン膜を成膜することができる。平行平板型のＰＥＣＶＤ装置を用いる場合、この酸化窒化シリコン膜の成膜は次の条件下で行うことができる。原料ガスのガス質量流量比ＳｉＨ４：Ｎ２Ｏ＝１：８００（ｓｃｃｍ）、高周波電源周波数６０ＭＨｚ、高周波電源パワー１５０Ｗ、成膜温度（基板温度）４００℃、処理室内圧力４０Ｐａ、電極間隔２８ｍｍ。なお、本明細書において、ガス質量流量比とは、処理室内に供給するガスの質量流量（ｓｃｃｍ）の比である。
【０１１１】
絶縁膜２０３に対してプラズマ酸化処理を行ってもよい。プラズマ酸化処理は、酸素ガスなどの酸素を組成に含むガスを励起して、プラズマ中にＯラジカルやＯＨラジカルなどの酸素を含むラジカルを生成し、このプラズマにより処理物を固相酸化する処理である。絶縁膜２０３に対するプラズマ酸化処理には、マイクロ波（代表的な周波数は２．４５ＧＨｚ）などの高周波で励起され、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下で、電子温度が０．５ｅＶ以上１．５ｅＶ以下の高密度プラズマを利用することが好ましい。また、プラズマ酸化処理は絶縁膜２０３を形成する前に行うこともできる。このプラズマ酸化処理により開口２１８で露出されている島状半導体領域２１０上面を固相酸化処理できるので、島状半導体領域２１０とトンネル絶縁膜（絶縁膜２０３）との界面準位を低減するという効果が得られる。そのため、絶縁膜２０３に対するプラズマ酸化処理は少なくとも６０秒間行うことが好ましい。
【０１１２】
本実施の形態では、開口２１８、２３８、２３９、２５８、および２５９を形成した後、まず、高密度プラズマによるプラズマ酸化処理を行い、次に、上記の条件下で酸化窒化シリコン膜でなる絶縁膜２０３をＰＥＣＶＤ法で形成し、再度、高密度プラズマによるプラズマ酸化処理を行う。これらのプラズマ酸化処理のソースガスには、Ｏ２ガスとＡｒガスの混合ガスを用いることができる。次に、絶縁膜２０３上に、導電膜３５０を形成する。本実施の形態では、導電膜３５０として、スパッタ法でタングステン膜を３０ｎｍの膜厚で形成する。
【０１１３】
次いで、図５Ｄおよび図８Ｂに示すように、フォトリソ工程により、導電膜３５０上にレジスト３５１を形成する。そして、このレジスト３５１をマスクに、導電膜３５０をエッチングして、導電膜２１６、２３６、２５６を形成する。図２Ａ〜図２Ｃに導電膜２１６、２３６、２５６の平面形状を示す。導電膜２３６の長さＬ１１（図２Ｂ参照）、および導電膜２３７の長さＬ２１（図２Ｃ参照）を長くし、トランジスタ１０１、１０２のソース−ドレイン間電圧に対する耐性を高めることで、高耐圧型トランジスタとして適したトランジスタ１０１、１０２を作製することができる。
【０１１４】
実施の形態１で述べたとおり、導電膜２１６はメモリ素子１００のフローティングゲート電極を構成する。図５Ｄおよび図８Ｂに示すように、領域３０２では絶縁膜２０３のみが存在し、絶縁膜２０３の膜厚はＦ−Ｎトンネル電流を発生できるように薄く形成されている。このため、書き換え動作では、絶縁膜２０３中を高電界により電荷が通過し、同膜と島状半導体領域２１０との界面および同膜中が劣化し、領域３０２の相互コンダクタンスは低下してしまう。そこで、領域３０１および領域３０３において、絶縁膜２０２と絶縁膜２０３を積層して、この積層膜の厚さをＦ−Ｎトンネル電流がほとんど発生しないほど厚くする。このような構造にすることで、書き換え動作を繰り返しても、領域３０１、３０３の相互コンダクタンスが維持されるため、書き換え動作を繰り返しても、メモリ素子１００全体では、メモリトランジスタとしての電流駆動能力が維持される。
【０１１５】
また、トランジスタ１０１、１０２においては、導電膜２３６、２５６と島状半導体領域２３０、２５０の間に、絶縁膜２０２と絶縁膜２０３を積層することで、厚いゲート絶縁膜を形成することが容易にできるため、トランジスタ１０１、１０２のゲート絶縁膜の絶縁破壊電圧を高くすることができる。つまり、トランジスタ１０１、１０２のゲート絶縁膜の構造は、高耐圧型トランジスタに適している。
【０１１６】
次に、図６Ａに示すように、導電膜２１６、２３６、２５６およびレジスト３５１をマスクとして、島状半導体領域２１０、２３０、２５０にｎ型の不純物元素を添加し、不純物領域３５２〜３５７を形成する。また、この不純物元素の添加工程で、不純物元素が添加されなかった領域がチャネル形成領域２１１、２３１、２５１となる。この不純物元素添加工程は、メモリ素子１００およびトランジスタ１０１に、ＬＤＤ領域を形成するための工程である。不純物領域３５２〜３５５は、図１Ａに示す低濃度不純物領域２１４、２１５、２３４、２３５となる。不純物領域３５２〜３５７のｎ型不純物元素の濃度は、不純物元素を活性化する熱処理温度など、他の工程の条件にもよるが、１．０×１０１７〜５．０×１０１７ｃｍ−３程度がホットキャリア耐性を高めるのに好ましい。
【０１１７】
なお、本実施の形態の作製方法では、島状半導体領域（２１０、２３０、２５０）へのｎ型、およびｐ型の不純物元素の添加は、ドーピング法、イオン注入法などで行うことができる。また、ｎ型の不純物元素として、リン（Ｐ）やヒ素（Ａｓ）などを用いることができ、ｐ型の不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）などを用いることができる。なお、図６Ａの不純物元素の添加工程では、メモリ素子１００に含まれる絶縁膜２０３のダメージを抑えるために、不純物元素の加速電圧は可能な限り低くすることが好ましい。
【０１１８】
レジスト３５１を除去した後、図６Ｂに示すように、導電膜２１６、２３６、２５６を覆って、絶縁膜２０４を形成する。絶縁膜２０４上に導電膜３６０を形成する。絶縁膜２０４の膜厚は１０ｎｍ以上１００ｎｍ以下とすることができ、膜厚２０ｎｍ以上５０ｎｍ以下が好ましい。導電膜３６０から、メモリ素子１００のコントロールゲート電極、トランジスタ１０１、１０２のゲート電極が形成される。本実施の形態では、ＰＥＣＶＤ法で、絶縁膜２０４として、酸化窒化シリコン膜を２０ｎｍの膜厚で形成する。また、導電膜３６０として、スパッタ法で、厚さ３０ｎｍの窒化タンタル膜を形成し、その上部に厚さ１５０ｎｍのタングステン膜を形成する。
【０１１９】
次に、フォトリソ工程により導電膜３６０上にレジストを形成する。このレジストをマスクに用いて導電膜３６０をエッチングして、図６Ｃおよび図８Ｃに示すように、導電膜２１７、２３７、２５７を形成する。エッチング工程の完了後、レジストを除去する。導電膜２１７はメモリ素子１００のコントロールゲート電極を構成し、導電膜２３７はトランジスタ１０１のゲート電極を構成し、導電膜２５７はトランジスタ１０２のゲート電極を構成する。
【０１２０】
本実施の形態では、図６Ｃの一点鎖線で囲んだ部分３６３、３６４において、絶縁膜２０４を介して、導電膜２１６の側面を覆うように導電膜２１７が形成されているので、部分３６３、３６４では、導電膜２１６と導電膜２１７との間に容量が形成される。この容量は、メモリ素子１００の書き換え電圧の低減に寄与する。また、フローティングゲート電極を構成する導電膜２１６は、絶縁膜２０２および絶縁膜２０３によりその下部が覆われ、絶縁膜２０４によりその上部および側面を覆われているため、導電膜２１６に蓄積された電荷がリークすることが抑制されるので、メモリ素子１００の電荷保持特性を良好にすることができる。
【０１２１】
例えば、基板２００にガラス基板を適用した場合、不揮発性半導体記憶装置１０の作製過程を通じて、基板２００を加熱できる温度は６００℃程度以下となる。そのため、フローティングゲート電極となる導電膜２１６表面を覆う絶縁膜の数を少なくし、単純な素子構造にすることが、メモリ素子１００の電荷保持特性の点で好ましい。このため、本実施の形態のメモリ素子１００の構造は、基板２００にガラス基板を適用する上で好ましい。また、島状半導体領域２１０の端部ではフローティングゲート電極からの電荷のリークが発生しやすいが、この端部に絶縁膜２０２と絶縁膜２０３との積層膜を設けて、フローティングゲート電極下部を覆う絶縁膜を厚くすることは、メモリ素子１００の電荷保持特性を高めることに寄与する。
【０１２２】
次に、図７Ａに示すように、メモリ素子１００およびトランジスタ１０１が形成される領域に、マスクとなるレジスト３６７を形成する。そして、導電膜２５７をマスクに用いて、島状半導体領域２５０にｐ型の不純物元素を添加する。ここでは、ｐ型の不純物元素としてボロンを添加する。この不純物元素の添加工程では、図６Ａのｎ型の不純物元素の添加工程で形成されたｎ型の不純物領域３５６、３５７の導電型をｐ型に反転するような条件で行う。また、ｐ型の不純物元素が導電膜２５６を通過できるような条件で行う。この工程により、島状半導体領域２５０には、ｐ型の高濃度不純物領域２５２、２５３、ならびにｐ型の低濃度不純物領域２５４、２５５が自己整合的に形成される。
【０１２３】
本実施の形態では、島状半導体領域２５０の低濃度不純物領域２５４、２５５が形成される領域は、導電膜２５６および導電膜２５７の平面形状で決定される（図２Ｃ参照）。本実施の形態では、長さＬ２２を長くなるように導電膜２５６、２５７を形成して、低濃度不純物領域２５４、２５５のチャネル長方向の長さを長くして、トランジスタ１０２のホットキャリア耐性を高めることが好ましい。
【０１２４】
レジスト３６７を除去した後、図７Ｂに示すように、トランジスタ１０２が形成される領域にマスクとなるレジスト３６８を形成する。そして、導電膜２１６、２１７をマスクに島状半導体領域２１０にｎ型の不純物元素を添加し、導電膜２３６、２３７をマスクに島状半導体領域２３０にｎ型の不純物元素を添加する。本実施の形態では、ｎ型の不純物元素として、リンを添加する。この不純物元素の添加工程により、メモリ素子１００にｎ型の高濃度不純物領域２１２、２１３ならびにｎ型の低濃度不純物領域２１４、２１５が自己整合的に形成され、トランジスタ１０１にｎ型の高濃度不純物領域２３２、２３３ならびにｎ型の低濃度不純物領域２３４、２３５が自己整合的に形成される。
【０１２５】
本実施の形態では、島状半導体領域２３０の低濃度不純物領域２３４、２３５が形成される領域は、導電膜２３６および導電膜２３７の平面形状で決定される（図２Ｂ参照）。本実施の形態では、長さＬ１２を長くなるように導電膜２３６、２３７を形成して、低濃度不純物領域２３４、２３５のチャネル長方向の長さを長くして、トランジスタ１０１のホットキャリア耐性を高くすることが好ましい。
【０１２６】
なお、図７Ａの不純物元素の添加工程と図７Ｂの不純物元素の添加工程の順序を逆にするともできる。また、添加する不純物元素を変えることで、トランジスタ１０１と同様の構造のｐチャネルトランジスタを作製することもでき、トランジスタ１０２と同様の構造のｎチャネルトランジスタを作製することができる。また、メモリ素子１００も、ｐチャネル型のメモリトランジスタとすることもできる。
【０１２７】
レジスト３６８を除去し、図７Ｃに示すように、絶縁膜２０５を形成する。絶縁膜２０５は、酸化シリコン膜、窒化シリコン膜などの無機材料膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリルなどの有機化合物膜、およびシロキサン樹脂などのシロキサン材料でなる膜などから選ばれた単層構造の膜、または積層構造の膜で形成することができる。有機化合物膜またはシロキサン材料でなる膜は、塗布法で形成することができるため、これらの膜を絶縁膜２０５に適用することで、半導体膜や導電膜による段差を平坦化することができる。ただし、有機化合物膜またはシロキサン材料でなる膜は水分を吸収、通過しやすいので、水分により悪影響を受けやすい膜に接して形成しないようにする。そのため、このような膜と有機化合物膜またはシロキサン材料でなる膜の間に無機材料膜を形成すればよい。水分に対するブロッキング効果が高いので、この無機材料膜としては、特に、窒化シリコン、窒化酸化シリコンなどを含む無機材料膜が好ましい。本実施の形態では、絶縁膜２０５として、下層から厚さ５０ｎｍの酸化窒化シリコン膜、厚さ１００ｎｍの窒化酸化シリコン膜、厚さ６００ｎｍの酸化窒化シリコン膜の３層構造の膜を形成する。
【０１２８】
必要に応じて、島状半導体領域２１０、２３０、２５０に添加された不純物元素を活性化するための熱処理を行う。この活性化工程は、絶縁膜２０５を形成する前または後に行うことができる。また、絶縁膜２０５を積層膜とする場合、この積層膜を形成する過程で、活性化工程を行うこともできる。例えば、本実施の形態の場合では、絶縁膜２０５を構成する１層目の酸化窒化シリコン膜を形成した後、５５０℃程度の熱処理を行い、不純物元素の活性化を行う。次いで、２層目の窒化酸化シリコン膜および３層目の酸化窒化シリコン膜を形成する。
【０１２９】
次に、フォトリソ工程によりマスクとなるレジストを絶縁膜２０５上に形成する。このレジストを用いて、絶縁膜２０３〜２０５をエッチングして、図７Ｃおよび図８Ｄに示すように、コンタクトホール２２４〜２２６、コンタクトホール２４４〜２４６、およびコンタクトホール２６４〜２６６を形成する。
【０１３０】
次に、レジストを除去した後、導電膜を絶縁膜２０５上に形成する。例えば、スパッタ法により、チタン膜、窒化チタン膜、アルミニウム膜、チタン膜の順に積層された４層構造の導電膜を絶縁膜２０５上に形成する。この導電膜をフォトリソ工程およびエッチング工程により所定の形状に加工して、図１Ａおよび図１Ｂに示すように、メモリ素子１００に導電膜２２１〜２２３を形成し、トランジスタ１０１に導電膜２４１〜２４３を形成し、トランジスタ１０２に導電膜２６１〜２６３を形成する。図１Ｂに示すように、導電膜２３６と導電膜２３７は導電膜２４１により電気的に接続され、トランジスタ１０１のゲート電極として機能し、導電膜２５６と導電膜２５７は導電膜２６１により電気的に接続され、トランジスタ１０２のゲート電極として機能する。
【０１３１】
以上の工程を経て、図１Ａおよび図１Ｂに示す不揮発性半導体記憶装置１０が作製される。なお、本実施の形態のトランジスタ１０１、１０２の構造は一例であり、各種公知の技術を適用して、その構造を変更することができるのは言うまでもない。例えば、島状半導体領域２３０および／または２５０に２以上のＬＤＤ領域を形成する、あるいは、２以上のチャネル形成領域を形成することができる。また、導電膜２３７および／または２５７の側面にサイドウォールを形成してもよい。
【０１３２】
本実施の形態は、他の実施の形態と適宜組み合わせることが可能である。
【０１３３】
（実施の形態３）
本実施の形態では、実施の形態１の不揮発性メモリ素子１００とは異なる構造の不揮発性メモリ素子の構成について説明する。図９Ａは本実施の形態の不揮発性メモリ素子１１０の平面図であり、図９Ｂは図９Ａの切断線Ａ−Ｂによる断面図であり、図９Ｃは、図９Ａの切断線Ｇ−Ｈによる断面図である。つまり、図９Ｂは不揮発性メモリ素子１１０のチャネル長方向（ゲート垂直方向）の断面図であり、図９Ｃは同チャネル幅方向（ゲート水平方向）の断面図である。
【０１３４】
ここでは、図９Ａ〜図９Ｃを参照して、不揮発性メモリ素子１１０（以下、「メモリ素子１１０」と呼ぶ。）の構造について、メモリ素子１００との相違点を説明する。図９Ａに示すように、絶縁膜２０２に形成される開口４１８が、メモリ素子１００の開口２１８と異なる。開口２１８と同様に、導電膜２１６が島状半導体領域２１０の端部（段差部）を乗り越える部分に絶縁膜２０２と絶縁膜２０３が積層され、かつ、チャネル形成領域２１１と導電膜２１６との間に、絶縁膜２０３だけが存在する領域が形成されるように、絶縁膜２０２に開口４１８が形成されている。なお、メモリ素子１１０では、メモリ素子１００よりも、島状半導体領域２１０上面に絶縁膜２０２と絶縁膜２０３とが積層する領域（厚膜領域）が広く、絶縁膜２０３のみが存在する領域（薄膜領域）が狭くなっている。メモリ素子１１０では、島状半導体領域２１０の端部だけでなく、高濃度不純物領域２１２、２１３、および低濃度不純物領域２１４、２１５表面は絶縁膜２０２で覆われている。他方、メモリ素子１００では、これらの領域上に絶縁膜２０２が存在しない部分がある（図１Ａ、図２Ａ参照）。
【０１３５】
また、別言すると、開口２１８は、絶縁膜２０２において、島状半導体領域２１０が少なくとも導電膜２１７と重なる領域に形成されており、他方、導電膜２１６および導電膜２１７双方が重なる領域にある絶縁膜２０２を除去することで、開口４１８が形成されている。もちろん、開口２１８、開口４１８ともに、絶縁膜２０２に島状半導体領域２１０の端部を覆う部分が残るように形成されている。
【０１３６】
メモリ素子１１０では、図９Ｂに示すように、チャネル長方向では導電膜２１６とチャネル形成領域２１１の間のみに、絶縁膜２０３でなるトンネル絶縁膜が存在し、高濃度不純物領域２１２、２１３上には、絶縁膜２０２と絶縁膜２０３が積層されている。よって、メモリ素子１１０もメモリ素子１００と同様に、書き換え動作を繰り返し行っても、相互コンダクタンスの値を一定値以上に維持することができる。よって、メモリ素子１００と同様に、メモリ素子１１０の読み出しにおけるエラーを防止する、メモリ素子１１０の電流駆動能力を維持する、などの効果を得ることができる。
【０１３７】
また、メモリ素子１１０は、メモリ素子１００と開口４１８が異なるだけで、実施の形態２の作製方法により、メモリ素子１１０とトランジスタ１０１、１０２とを同じ基板２００上に作製することができる。メモリ素子１１０では、導電膜２１６の長さＬ１１を開口４１８のサイズよりも縮小できないために、フォトリソ工程で決まる最小寸法にできないという欠点があるが、メモリ素子１００よりも導電膜２１６の形成が容易になるという長所がある。それは、メモリ素子１１０では、導電膜２１６の端部は、絶縁膜２０２と２０３とが積層された厚い絶縁膜上にあるからである。これに対し、メモリ素子１００では、導電膜２１６の端部は、部分的に絶縁膜２０３のみでなる薄い絶縁膜上に存在している。不揮発性半導体記憶装置の不揮発性メモリ素子として、メモリ素子１００を適用するか、メモリ素子１１０を適用するかは、不揮発性半導体記憶装置の仕様や、作製するために使用する製造装置の性能などを考慮して、決定すればよい。
【０１３８】
本実施の形態は、他の実施の形態と適宜組み合わせることが可能である。
【０１３９】
（実施の形態４）
実施の形態２の作製方法では、不揮発性半導体記憶装置１０の作製時に使用した基板２００が、不揮発性半導体記憶装置１０の基板としてそのまま用いられているが、不揮発性半導体記憶装置１０を構成する集積回路の作製が完了した後、作製に使用した基板から集積回路を分離して、他の基板上に集積回路を固定することができる。本実施の形態では、このように不揮発性半導体記憶装置を作製する方法を説明する。
【０１４０】
例えば、実施の形態２の作製方法において、基板２００と下地となる絶縁膜２０１の間に剥離層（例えば、シリコンでなる膜）を形成し、この剥離層をエッチングして除去することで、基板２００から集積回路を分離することができる。また、剥離層に物理的な力を加えて、剥離層で剥離を生じさせることで、基板２００から不揮発性半導体記憶装置を構成する集積回路を分離することもできる。以下、図１０Ａ〜図１１Ｂを参照して、物理的な力を加えることで不揮発性半導体記憶装置を構成する集積回路から作製時に使用した基板を剥離し、他の基板にこの集積回路を固定する方法の一例を説明する。
【０１４１】
まず、図１０Ａに示すように、ガラス基板６００上にＰＥＣＶＤ法で厚さ１００ｎｍの酸化窒化シリコン膜６０１を形成し、酸化窒化シリコン膜６０１上に厚さ３０ｎｍのタングステン膜６０２をスパッタ法で形成する。タングステン膜６０２は剥離層として機能させる膜である。タングステン膜６０２は、力を加えることで、集積回路の下地絶縁膜（絶縁膜２０１）とガラス基板６００との間で剥離を容易に生じさせるために形成される。剥離層は、タングステン膜の他、モリブデン、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、およびイリジウムなどから選ばれた金属元素でなる金属膜、同金属元素を主成分とする合金膜などで形成することができる。剥離層の厚さは２０ｎｍ以上１００ｎｍ以下とすることができる。
【０１４２】
酸化窒化シリコン膜６０１は、剥離層とガラス基板６００の密着性を向上させるために形成される。酸化窒化シリコン膜６０１の代わりに、スパッタ法またはＰＥＣＶＤ法により、酸化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、金属酸化物膜などを形成することができる。
【０１４３】
次に、タングステン膜６０２の表面を酸化させる。この酸化処理は、他の部分よりも、集積回路の下地絶縁膜とタングステン膜６０２間で剥離が優先的に生じるようにするための処理である。タングステン膜６０２表面を酸化させる方法には、熱酸化処理、酸素またはＮ２Ｏプラズマによるプラズマ酸化処理、オゾン水などの酸化力の強い溶液による表面処理、タングステン膜６０２上面に密接してスパッタ法で酸化物膜を形成する方法などがある。本実施の形態では、タングステン膜６０２上面に、スパッタ法で厚さ２００ｎｍの酸化シリコン膜６０３を形成する方法を採用する。また、タングステン膜６０２の表面を酸化する代わりに、プラズマ処理や熱処理によってタングステン膜６０２の表面を窒化することでも、下地絶縁膜とタングステン膜６０２の間で剥離を優先的に生じさせることができる。なお、剥離層としてタングステン膜以外の膜を形成した場合も、タングステン膜６０２と同様に、酸化処理または窒化処理を行えばよい。
【０１４４】
タングステン膜６０２の酸化処理が完了したら、単層構造または積層構造の下地絶縁膜６０４を形成し、下地絶縁膜６０４上に、不揮発性半導体記憶装置１０を構成するメモリセルアレイ１１および駆動回路部１２を作製すればよい。本実施の形態では、下地絶縁膜６０４形成以降の工程は、実施の形態２の作製方法と同様の工程を行って、下地絶縁膜６０４を介して、ガラス基板６００上に不揮発性半導体記憶装置を作製することとする。この場合、下地絶縁膜６０４上に密接して、島状半導体領域２１０、２３０および２５０が形成されることになる。下地絶縁膜６０４は絶縁膜２０１と同様に形成することができる。
【０１４５】
図１０Ｂは、図１Ａ、および図１Ｂの工程までを完了した状態を説明する断面図である。図１０Ｂにおいて、「６１０」の参照符号を付した部分は、下地絶縁膜６０４上に形成されたメモリセルアレイ１１および駆動回路部１２を示している。以下、この部分を「集積回路部６１０」と呼ぶことにする。
【０１４６】
次いで、図１０Ｃに示すように、集積回路部６１０の上部に支持基板６２０を固定する。支持基板６２０は集積回路部６１０を別の基板に固定した後に除去される基板である。そのため、集積回路部６１０から容易に分離できるように、支持基板６２０を固定する。本実施の形態では、両面粘着シート６２１を用いて、集積回路部６１０に支持基板６２０を固定している。支持基板６２０には、ガラス基板、石英基板、金属基板、セラミックス基板、プラスチック基板などを用いることができる。両面粘着シート６２１としては、シートの両面が剥離型粘着材で覆われているシートを用いることができる。剥離型粘着材とは、熱や光などにより粘着力が弱まる粘着材である。ここでは、熱剥離型粘着材を用いた両面粘着シート６２１を用いることにする。また、支持基板６２０の固定を容易にするため、集積回路部６１０の上部に水溶性樹脂層６２２を形成して、集積回路部６１０の上面を平坦化している。
【０１４７】
次に、図１０Ｄに示すように、タングステン膜６０２と酸化シリコン膜６０３の間で剥離を生じさせて、集積回路部６１０をガラス基板６００から分離する。本実施の形態では、くさびなどの鋭利な先端を有する部材やローラーを用いた負荷、人の手、ノズルから吹き付けられるガスの風圧などによる物理的な力を、タングステン膜６０２と酸化シリコン膜６０３の間に加えることで、集積回路部６１０とガラス基板６００を分離する。
【０１４８】
次いで、集積回路部６１０に可撓性基板６３０を固定する。可撓性基板６３０が不揮発性半導体記憶装置の集積回路部６１０を支持する最終的な基板となる。図１０Ｅに示すように、ガラス基板６００を分離することで露出された酸化シリコン膜６０３に接着材６３１により可撓性基板６３０を固定する。接着材６３１には、反応硬化型接着材、熱硬化型接着材、紫外線硬化型接着材などの光硬化型接着材、嫌気硬化型接着材などの各種硬化型接着材を用いることができる。本実施の形態では、接着材６３１としてエポキシ樹脂を用いる。また、可撓性基板６３０としては、ポリイミド、ポリエチレンナフタレート、ポリエチレンテレフタレートなどでなる樹脂フィルムを用いることができる。
【０１４９】
次に、図１１Ａに示すように、集積回路部６１０から支持基板６２０を除去する。ここでは、加熱することで両面粘着シート６２１の粘着力を低下させて、両面粘着シート６２１と共に、支持基板６２０を集積回路部６１０から除去する。次いで、純水で集積回路部６１０を洗浄することで水溶性樹脂層６２２を溶解させる。
【０１５０】
ガラス基板６００には複数の集積回路部６１０が形成される。そこで、水溶性樹脂層６２２を除去した後、可撓性基板６３０を切断して、不揮発性半導体記憶装置ごとに集積回路部６１０を分割する。これにより、不揮発性半導体記憶装置が完成する。図１１Ｂには、本実施の形態の作製方法により作製された不揮発性半導体記憶装置の主要部を示す断面図であり、メモリセルアレイ１１の主要部としてメモリ素子１００が示され、駆動回路部１２の主要部としてトランジスタ１０１が図示されている。なお図１１Ｂにおいて、不揮発性半導体記憶装置の断面構造の図示の仕方は、図１Ａと同じである。
【０１５１】
本実施の形態の作製方法を適用することで、不揮発性半導体記憶装置をフィルムなどの可撓性基板に作製することができるため、不揮発性半導体記憶装置の軽量化、薄型化が実現できる。また、本実施の形態により、撓めることができる不揮発性半導体記憶装置を作製することができる。
【０１５２】
本実施の形態は、他の実施の形態と適宜組み合わせることが可能である。
【０１５３】
（実施の形態５）
本明細書で開示される不揮発性半導体記憶装置は、データを電子的に記憶し、かつ記憶したデータを書き換えることが可能な記憶媒体として用いることができる。したがって、当該不揮発性半導体記憶装置は、あらゆる分野の電子機器の記憶媒体に適用することが可能である。このような電子機器としては、例えば、撮影装置（ビデオカメラ、デジタルカメラなど）、表示装置（液晶表示装置、エレクトロルミネッセンス表示装置など）、テレビ受像器、ナビゲーションシステム（車載用、航空機用など）、音響再生装置（デジタルオーディオプレイヤー、カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、スマートフォン、ＰＤＡ、携帯型ゲーム機器、電子書籍など）、画像再生装置（デジタルフォトフレーム、ブルーレイディスク再生装置、ＤＶＤ再生装置など）、録画装置（ハードディスクレコーダー、ブルーレイディスクレコーダー、ＤＶＤレコーダーなど）、非接触で情報を送受信する機能を備えた半導体装置（ＩＣチップ、ＲＦＩＤ、ＩＤタグ、ＩＣカードなど）などが挙げられる。
【０１５４】
以下、電子機器の具体例として、非接触でデータの送受信を行う機能を備えた半導体装置について説明する。図１２は、このような半導体装置の構成例を示すブロック図である。図１２に示す半導体装置８００は、無線通信により外部装置と信号の送受信を行って動作する演算処理装置として機能する。
【０１５５】
図１２に示すように、半導体装置８００は、アナログ回路部８０１、デジタル回路部８０２、アンテナ部８０３、および容量部８０４を含む。
【０１５６】
アナログ回路部８０１は、共振容量を有する共振回路８１１、定電圧回路８１２、整流回路８１３、復調回路８１４、変調回路８１５、リセット回路８１６、発振回路８１７および電源管理回路８１８を含む。
【０１５７】
デジタル回路部８０２は、中央演算処理ユニット８２１（以下、「ＣＰＵ８２１」と呼ぶ。）、ランダムアクセスメモリ８２２（以下、「ＲＡＭ８２２」と呼ぶ。）、読み出し専用メモリ８２３（以下、「ＲＯＭ８２３」と呼ぶ。）、ＲＦインターフェース８２４、制御レジスタ８２５、クロックコントローラ８２６、ＣＰＵインターフェース８２７を含む。例えば、ＲＡＭ８２２に、本明細書で開示される不揮発性半導体記憶装置が適用される。
【０１５８】
アンテナ部８０３は、信号を受信および送信するためのアンテナを備える。容量部８０４は、アナログ回路部８０１で生成された電力を蓄積するための回路であり、半導体装置８００の電源として機能する。容量部８０４はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部８０４は、半導体装置８００を構成する基板に集積されている必要はなく、他の部品として半導体装置８００に組み込むこともできる。
【０１５９】
次に、半導体装置８００の動作を説明する。アンテナ部８０３が受信した信号は、共振回路８１１に出力される。共振回路８１１では受信信号から誘導起電力を生成する。誘導起電力は整流回路８１３で直流電力に変換され、容量部８０４に充電される。容量部８０４で充電された電力により、半導体装置８００の各回路が動作する。電源管理回路８１８は、電源電圧（容量部８０４の出力電圧）の監視が行われている。
【０１６０】
復調回路８１４は、受信信号を復調する回路であり、変調回路８１５は、送信するデータを変調する回路である。例えば、復調回路８１４をローパスフィルタで形成した場合、復調回路８１４では、振幅変調方式の１種であるＡＳＫ（Ａｍｐｌｉｔｕｄｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データをＡＳＫ方式により振幅を変動させて送信するため、変調回路８１５は、共振回路８１１の共振点を変化させることで、送信される信号の振幅を変化させる。
【０１６１】
リセット回路８１６はデジタル回路部８０２をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路８１７は、定電圧回路８１２により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。クロックコントローラ８２６は、電源電圧またはＣＰＵ８２１における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。
【０１６２】
アンテナ部８０３で受信された信号は復調回路８１４で復調された後、ＲＦインターフェース８２４で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ８２５に格納される。制御コマンドには、ＲＯＭ８２３に記憶されているデータの読み出し、ＲＡＭ８２２へのデータの書き込み、ＣＰＵ８２１への演算命令などが含まれる。
【０１６３】
ＣＰＵ８２１は、ＣＰＵインターフェース８２７を介してＲＯＭ８２３、ＲＡＭ８２２、制御レジスタ８２５にアクセスする。ＣＰＵインターフェース８２７は、ＣＰＵ８２１が要求するアドレスに基づいて、ＲＡＭ８２２、ＲＯＭ８２３、または制御レジスタ８２５のいずれかに対するアクセス信号を生成する。
【０１６４】
ＣＰＵ８２１の演算方式には、ＲＯＭ８２３にＯＳ（オペレーティングシステム）を記憶させ、ＣＰＵ８２１の起動と同時にプログラムを読み出し、実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算をＣＰＵ８２１が処理する方式を適用できる。
【０１６５】
次に、本実施の形態の半導体装置８００の用途について説明する。図１２に示す半導体装置８００は非接触で無線通信を行うことができるので、半導体装置８００を、紙にすき込む、あるいは２枚のプラスチック基板の間に挟むことでＩＣカードを作製することが可能である。
【０１６６】
また、半導体装置８００を紙にすき込み、この紙を用いて、紙幣、有価証券類、無記名債券類、証書を作製することで、これらに認証機能を付与することができるため、偽造を防止することができる。
【０１６７】
また、無線ＩＣチップとして、半導体装置８００を用いることができる。無線ＩＣチップは様々な物品、物体に固定されて使用される。半導体装置８００を物品、物体に固定する方法には、物品、物体に埋め込む、その表面に貼り付けるなどの方法がある。
【０１６８】
また、半導体装置８００を固定する物品、物体としては、例えば、包装用容器類（包装紙、ボトルなど）、記録媒体（ブルーレイディスク、ＤＶＤ、ＵＳＢメモリなど）、身の回り品（鞄、眼鏡、衣服など）、食品類、植物類、動物類（家畜、ペットなど）、生活用品類、商品や荷物の荷札やラベル、などが挙げられる。これらに半導体装置８００を取り付けることにより、検品や、物流の管理、物品の履歴管理などをシステム化することが容易になる。
【０１６９】
例えば、商品の荷札や値札に半導体装置８００を取り付け、半導体装置８００に記録された情報を、ベルトコンベアの脇に設けられたリーダライタで読み取り、製造過程、流通過程および納入先などの情報を得ることで、商品の検品や在庫管理などを効率良く行うことができる。
【０１７０】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【実施例１】
【０１７１】
本実施例では、メモリ素子１００、メモリ素子１１０およびメモリ素子９１０と同じ構造を有する不揮発性メモリ素子を作製し、各素子の書き換え耐性を比較した。ここでは、メモリ素子１００、１１０と同じ構造を有する不揮発性メモリ素子を、それぞれ、「メモリ素子Ａ」、「メモリ素子Ｂ」と呼ぶ。また、メモリ素子９１０と同じ構造を有する不揮発性メモリ素子を「メモリ素子ｘ」と呼ぶ。
【０１７２】
まず、メモリ素子Ａ、およびメモリ素子Ｂの作製方法を説明する。基板２００には無アルカリガラス基板を用いた。絶縁膜２０１して、ＰＥＣＶＤ法により、厚さ５０ｎｍの窒化酸化シリコン膜および厚さ１００ｎｍの酸化窒化シリコン膜の積層膜を基板２００上に形成した。
【０１７３】
島状半導体領域２１０は、多結晶シリコン膜から形成した。多結晶シリコン膜は次のように形成した。まず、ＰＥＣＶＤ法により、水素およびモノシランを原料ガスに厚さ６６ｎｍの非晶質シリコン膜を形成した。次いで、５００℃１時間、および５５０℃４時間の加熱処理を行い、非晶質シリコン膜から水素を放出させた。そして、ＹＶＯ４レーザー発振器の第２高調波（波長５３２ｎｍ）のレーザー光を照射して、非晶質シリコン膜を結晶化して、多結晶シリコン膜を形成した。ＹＶＯ４レーザー発振器は、半導体レーザー（ＬＤ）励起の連続発振レーザー発振器であった。そして、エッチング処理により、この多結晶シリコン膜を所望の形状に加工して、絶縁膜２０１上に島状半導体領域２１０を形成した。絶縁膜２０２として、ＰＥＣＶＤ装置での酸化窒化シリコン膜を形成した。酸化窒化シリコン膜の厚さは、メモリ素子Ａでは２７ｎｍであり、メモリ素子Ｂでは１５ｎｍであった（図５Ａ参照）。
【０１７４】
ついで、絶縁膜２０２に、メモリ素子Ａでは開口２１８を形成し、メモリ素子Ｂでは開口４１８を形成した（図５Ｂ参照）。
【０１７５】
絶縁膜２０３の形成は、次のように行った。まず、高密度プラズマを用いるプラズマ酸化処理により、島状半導体領域２１０を固相酸化して、酸化物膜を形成した。プラズマ酸化処理は、酸化物の厚さが３ｎｍ程度になるように、その処理時間を調節した。次いで、ＰＥＣＶＤ装置で、モノシラン（ＳｉＨ４）ガスと亜酸化窒素（Ｎ２Ｏ）ガスを原料ガスに、厚さ７ｎｍの酸化窒化シリコン膜を形成した。原料ガスのガス質量流量比はＳｉＨ４：Ｎ２Ｏ＝１：８００とした。また、プラズマ励起の条件は、高周波電源パワー１５０Ｗ、高周波電源周波数６０ＭＨｚ、成膜温度（基板温度）４００℃、処理室内圧力４０Ｐａ、電極間隔２８ｍｍとした。酸化窒化シリコン膜の形成後、再度、高密度プラズマ酸化処理を行った。次に、導電膜３５０として、スパッタ装置で３０ｎｍの膜厚のタングステン膜を絶縁膜２０３上に形成した。（図５Ｃ参照）
【０１７６】
このタングステン膜上にレジスト３５１を形成し、このレジスト３５１をマスクにしたエッチング処理により、このタングステン膜を所定の形状に加工し、フローティングゲート電極となる導電膜２１６を形成した（図５Ｄ参照）。
【０１７７】
次に、レジスト３５１が存在する状態で、プラズマドーピング装置により島状半導体領域２１０にリンを添加して、不純物領域３５２、３５３を形成した。メモリ素子Ａでは、ソースガスに水素で５％に希釈されたＰＨ３を用い、ドーズ量１．０×１０１３ｃｍ−２、加速電圧４０ｋＶの条件下でリンを島状半導体領域２１０に添加した。メモリ素子Ｂでは、加速電圧を２０ｋＶとし、その他の条件はメモリ素子Ａと同様とした（図６Ａ参照）。
【０１７８】
次に、導電膜２１６を覆って、ＰＥＣＶＤ装置で酸化窒化シリコン膜を絶縁膜２０４として形成した。酸化窒化シリコン膜の厚さは、メモリ素子Ａでは２５ｎｍとし、メモリ素子Ｂでは３３ｎｍとした。導電膜３６０として、スパッタ装置で、厚さ３０ｎｍの窒化タンタル膜と厚さ１５０ｎｍのタングステン膜の積層膜を形成した（図６Ｂ参照）。
【０１７９】
窒化タンタル膜とタングステン膜の積層膜をレジストのマスクを用いてエッチングし、導電膜２１７を形成した（図６Ｃ参照）。
【０１８０】
次いで、導電膜２１７をマスクに、プラズマドーピング装置で島状半導体領域２１０にリンを添加し、高濃度不純物領域２１２、２１３および低濃度不純物領域２１４、２１５を形成した。この不純物元素の添加工程は、メモリ素子Ａではソースガスには水素で５％に希釈したＰＨ３を用い、ドーズ量２．０×１０１５ｃｍ−２、加速電圧３０ｋＶの条件下で行った。他方、メモリ素子Ｂでは、加速電圧を３５ｋＶとし、その他の条件はメモリ素子Ａと同様とした（図７Ｂ参照）。
【０１８１】
次に、導電膜２１７を覆って、絶縁膜２０５として厚さ５０ｎｍの酸化窒化シリコン膜と、厚さ１００ｎｍの窒化酸化シリコン膜と、厚さ６００ｎｍの酸化窒化シリコン膜とでなる積層膜を形成した。これらの膜は、ＰＥＣＶＤ装置で形成した。また、厚さ５０ｎｍの酸化窒化シリコン膜を形成した後、窒素雰囲気で５５０℃の加熱処理を行い、島状半導体領域２１０中に添加したリンを活性化した。その後、厚さ６００ｎｍの酸化窒化シリコン膜を形成した。次いで、絶縁膜２０３〜２０５にコンタクトホール２２４〜２２６を形成した（図７Ｃ参照）。
【０１８２】
次に、絶縁膜２０５上に、スパッタ装置で、厚さ６０ｎｍのチタン膜、厚さ４０ｎｍの窒化チタン膜、厚さ３００ｎｍの純アルミニウム膜、および厚さ１００ｎｍのチタン膜でなる４層構造の導電膜を形成した。この積層膜をエッチング処理により、所望の形状に加工し、導電膜２２１〜２２３を形成した。以上の工程により、メモリ素子Ａおよびメモリ素子Ｂを作製した（図１Ａ、図１Ｂ参照）。
【０１８３】
また、メモリ素子ｘは比較例であり、メモリ素子ｘの作製は絶縁膜２０２を形成しない点の他は、メモリ素子Ｂと同様の条件下で作製した。
【０１８４】
メモリ素子Ａ、Ｂ、ｘの構成の主な違いは、島状半導体領域とフローティングゲート電極間に存在する第１のゲート絶縁膜の構造である。メモリ素子Ａのチャネル形成領域に対して、絶縁膜２０２と絶縁膜２０３とが積層された厚膜領域がチャネル幅方向（ゲート水平方向）のみに存在し、メモリ素子Ｂのチャネル形成領域に対して、厚膜領域がチャネル幅方向とチャネル長方向（ゲート垂直方向）の双方に存在する。メモリ素子ｘには、第１のゲート絶縁膜に厚膜領域が存在しない（図９Ａ、図９Ｂおよび図９Ｃ参照）。
【０１８５】
第１のゲート絶縁膜がこのような構造を備えることで、式（４）に示したように、書き換え動作を繰り返しても、メモリ素子Ａ、Ｂは相互コンダクタンスｇｍが一定値以下にならないという効果が得られる。この効果を実証するため、各メモリ素子Ａ、Ｂ、ｘの書き換え動作に伴う相互コンダクタンスｇｍの変化を測定した。その測定結果を図１３に示す。図１３は、書き込み−消去サイクルの回数に対する相互コンダクタンスｇｍの変化を示すグラフである。なお、メモリ素子Ａ、Ｂ、ｘ共に、そのチャネル長は１μｍであった。また、チャネル幅はメモリ素子Ａが５μｍ、メモリ素子Ｂ、ｘが４μｍであった。
【０１８６】
各メモリ素子Ａ、Ｂ、ｘの書き込み、消去は、共にＦ−Ｎトンネル電流が用いられた。初期状態で、書き込み状態と消去状態のしきい値電圧の差（しきい値ウィンドウ幅）が約５Ｖになるように、ソース領域とドレイン領域を同電位にし、ソース領域およびドレイン領域とコントロールゲート電極間に、それぞれ書き込み電圧、または消去電圧を印加した。各メモリ素子Ａ、Ｂ、ｘの書き込み電圧は、１５Ｖ、１６Ｖ、１３．５Ｖであり、消去電圧は、−１３．５Ｖ、−１５Ｖ、−１６Ｖであった。書き込み電圧および消去電圧の印加時間は、各メモリ素子Ａ、Ｂ、ｘとも、５００マイクロ秒とした。
【０１８７】
図１３のグラフは、書き込み−消去サイクルを１０万回行った後では、相互コンダクタンス値（以下、「ｇｍ値」と呼ぶ。）が０になる程、比較例のメモリ素子ｘは劣化したことを示している。ｇｍ値が低下すると、メモリトランジスタが不揮発性メモリ素子として機能しなくなる、書き込み状態と消去状態の識別ができなくなるため、メモリトランジスタへの書き換えが不可能となることなどの、信頼性が低下する。
【０１８８】
また、図１３は、メモリ素子Ａ、Ｂも書き込み−消去サイクルを繰り返すとｇｍ値が低下するが、サイクル回数が１０００回以上になると、そのｇｍ値の低下が収束し、ｇｍ値が一定値に維持されていることを示している。不揮発性メモリ素子として要求されるｇｍ値の最低値は、不揮発性メモリ素子の情報を読み出す周辺回路の性能に依存する。本実施例のメモリ素子Ａ、Ｂでは、書き込み−消去サイクル回数が１０万回以上でも維持されるｇｍ値は、絶縁膜２０２と絶縁膜２０３を積層して形成する領域や、同領域に存在するチャネル形成領域のチャネル幅方向の長さ、絶縁膜２０２および絶縁膜２０３の膜厚などによって、実施者がほぼ任意に設定することが可能である。
【０１８９】
島状半導体領域とフローティングゲート電極間に存在する第１のゲート絶縁膜の厚膜領域は、メモリ素子Ａのチャネル形成領域に対してはチャネル幅方向のみに設けられ、メモリ素子Ｂのチャネル形成領域に対しては、チャネル長方向およびチャネル幅方向の双方に設けられているが、メモリ素子Ａおよびメモリ素子Ｂ双方とも、その相互コンダクタンスは書き換え動作を繰り返しても一定値以上に維持されていた。したがって、書き込み動作、消去動作でフローティングゲート電極に対する電荷の注入および引き抜きに寄与しないほど厚い厚膜領域を第１のゲート絶縁膜に選択的に設けることで、実施の形態１で説明したとおりに、書き換え動作を繰り返し行っても、不揮発性メモリ素子の相互コンダクタンスを一定値以上に維持することが可能なことが、実証された。
【符号の説明】
【０１９０】
１００      不揮発性メモリ素子
１０１      トランジスタ
１０２      トランジスタ
１１０      不揮発性メモリ素子
２００      基板
２０１      絶縁膜
２０２      絶縁膜
２０３      絶縁膜
２０４      絶縁膜
２０５      絶縁膜
２１０      島状半導体領域
２１１      チャネル形成領域
２１２      高濃度不純物領域
２１３      高濃度不純物領域
２１４      低濃度不純物領域
２１５      低濃度不純物領域
２１６      導電膜
２１７      導電膜
２１８      開口
２２１      導電膜
２２２      導電膜
２２３      導電膜
２２４      コンタクトホール
２２５      コンタクトホール
２２６      コンタクトホール
２３０      島状半導体領域
２３１      チャネル形成領域
２３２      高濃度不純物領域
２３３      高濃度不純物領域
２３４      低濃度不純物領域
２３５      低濃度不純物領域
２３６      導電膜
２３７      導電膜
２３８      開口
２３９      開口
２４１      導電膜
２４２      導電膜
２４３      導電膜
２４４      コンタクトホール
２４５      コンタクトホール
２４６      コンタクトホール
２５０      島状半導体領域
２５１      チャネル形成領域
２５２      高濃度不純物領域
２５３      高濃度不純物領域
２５４      低濃度不純物領域
２５５      低濃度不純物領域
２５６      導電膜
２５７      導電膜
２５８      開口
２５９      開口
２６１      導電膜
２６２      導電膜
２６３      導電膜
２６４      コンタクトホール
２６５      コンタクトホール
２６６      コンタクトホール
４１８      開口
【図１】
2010219511.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2010219511.tif 000019
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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