(57)【要約】【課題】発光チップを直列接続する電極を形成する際に内部に空洞が発生しない。【解決手段】ｎ型化合物半導体層１６,活性層１７およびｐ型化合物半導体層１８が積層された薄型の発光チップ１３を、複数個、ｐ型化合物半導体層１８を接合面として、ウェハ１１上に、下面配線１２を介して接合する。そして、互いに隣接する発光チップ１３の一方のｎ型化合物半導体層１６と他方のｐ型化合物半導体層１８とを、上面配線１５,上下配線１４及び下面配線１２を介して、電気的に直列に接続する。その際に、上下配線１４を、隣接する発光チップ１３との間にあるｎ型化合物半導体層１６を含んで構成する。こうして、隣接する発光チップ１３を直列接続する上下配線１４を形成する場合に、金属を埋め込む深さを浅くして、内部に空洞が発生しないようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｐ型化合物半導体層と活性層とｎ型化合物半導体層とが順次積層されて構成された発光チップと、
複数の上記発光チップが、各発光チップの上記ｐ型化合物半導体層の表面を接合面として接合されたウェハと、
互いに接合される上記ウェハと上記複数の発光チップとの間に介設された下面配線と、
互いに隣接する二つの上記発光チップのうちの何れか一方におけるｎ型化合物半導体層と、他方におけるｐ型化合物半導体層とを、電気的に接続する導電経路と
を備え、
上記導電経路は、
上記一方の発光チップにおける上記ｎ型化合物半導体層に接続された上面配線と、
上記他方の発光チップにおける上記ｐ型化合物半導体層に接続された上記下面配線と、
上記上面配線と上記下面配線とに接続されると共に、上記互いに隣接する二つの上記発光チップの間の領域にあって上記発光チップのｎ型化合物半導体層と同時に形成されたｎ型化合物半導体層と導体金属とを含む上下配線と
を含んで構成されており、
上記ウェハに上記下面配線を介して接合された複数の上記発光チップを、上記導電経路によって電気的に直列に接続したことを特徴とする発光チップ集積デバイス。
【請求項２】
請求項１に記載の発光チップ集積デバイスにおいて
上記上下配線は、
互いに隣接する上記発光チップの間の領域にあって、上記各発光チップとは絶縁体によって分離されている上記ｎ型化合物半導体層,上記活性層および上記ｐ型化合物半導体層の積層構造体に関して、
上記ｎ型化合物半導体層と、
このｎ型化合物半導体層の下側に積層されている上記活性層および上記ｐ型化合物半導体層を貫通して上記ｎ型化合物半導体層に達するように埋め込まれた上記導体金属と
を含んで構成されている
ことを特徴とする発光チップ集積デバイス。
【請求項３】
請求項１に記載の発光チップ集積デバイスにおいて
上記上下配線は、
互いに隣接する上記発光チップの間の領域にあって、上記各発光チップとは絶縁体によって分離されている上記ｎ型化合物半導体層と、
互いに隣接する上記発光チップの間の領域にあって、上記ｎ型化合物半導体層の下側に積層されて上記ｎ型化合物半導体層と電気的に接続されると共に、上記各発光チップとは絶縁体によって分離されている上記導体金属と
を含んで構成されている
ことを特徴とする発光チップ集積デバイス。
【請求項４】
請求項１から請求項３までの何れか一つに記載の発光チップ集積デバイスにおいて、
上記導電金属は、チタンおよびアルミニウムを含む金属で構成されており、
上記導電金属は、上記ｎ型化合物半導体層側から、上記チタン,上記アルミニウムおよびその他の金属の順に積層されている
ことを特徴とする発光チップ集積デバイス。
【請求項５】
請求項１から請求項４までの何れか一つに記載の発光チップ集積デバイスにおいて、
上記導電金属における上記導電経路の方向への長さは、１０nm以上且つ５００nm以下である
ことを特徴とする発光チップ集積デバイス。
【請求項６】
請求項１から請求項５までの何れか一つに記載の発光チップ集積デバイスにおいて、
上記上下配線と、この上下配線に隣接する上記発光チップとの間に、透光性絶縁体が埋め込まれている
ことを特徴とする発光チップ集積デバイス。
【請求項７】
請求項１から請求項６までの何れか一つに記載の発光チップ集積デバイスの製造方法であって、
第１の基板上に、ｎ型化合物半導体層と活性層とｐ型化合物半導体層とを順次形成する工程と、
上記第１の基板上に形成されたｐ型化合物半導体層と活性層との一部を除去して複数の凹部を形成し、ｎ型化合物半導体層を露出させる工程と、
上記第１の基板上における上記ｐ型化合物半導体層上に導体金属を形成して、上記複数の凹部内を上記導体金属によって平坦に埋め込むと共に、上記導体金属を上記ｎ型化合物半導体層と電気的に接続させる工程と、
上記第１の基板上における上記ｐ型化合物半導体層を含む全面に下面配線層を形成する工程と、
第２の基板に、上記ｎ型化合物半導体層と上記活性層と上記ｐ型化合物半導体層と上記導体金属と上記下面配線層が形成された上記第１の基板を、上記下面配線層の表面を接合面として、接合層を介して接合させる工程と、
上記第１の基板を、上記ｎ型化合物半導体層から剥離する工程と、
上記導体金属によって埋め込まれた各凹部の一側部を上記下面配線層が露出するまで除去して第１の分離溝を形成する一方、他側部を上記第２の基板が露出するまで除去して第２の分離溝を形成して、上記ｎ型化合物半導体層と上記活性層と上記ｐ型化合物半導体層とを含む複数の発光チップに分離する工程と、
上記第１の分離溝と上記第２の分離溝とに絶縁体を埋め込む工程と、
上記第１の分離溝と上記第２の分離溝との間に在る上記ｎ型化合物半導体層と、当該ｎ型化合物半導体層に上記第２の分離溝を挟んで隣接する上記発光チップの上記ｎ型化合物半導体層とを、電気的に接続する上面配線を形成する工程と
を備え、
上記第２の基板上に形成された互いに隣接する上記発光チップを、上記上面配線と、上記第１の分離溝と上記第２の分離溝との間に在って上記上面配線に電気的に接続された上記ｎ型化合物半導体層と、上記導体金属と、上記導体金属に接触している上記下面配線層とを介して、電気的に直列に接続する
ことを特徴とする発光チップ集積デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ウェハ上に発光チップを複数集積して一体化させた発光チップ集積デバイスに関し、上記発光チップが直並列に接続されて、例えば１００Ｖの商用交流電源等に基づいて照明用として使用可能な発光チップ集積デバイスおよびその製造方法に関する。
【背景技術】
【０００２】
近年、長寿命青色系発光ダイオード(ＬＥＤ)チップの出現によって、液晶ディスプレイの光源あるいは電灯や蛍光管の代りにＬＥＤチップが用いられ始めている。これらの用途においては、ＬＥＤチップ単体の光出力が小さいために、複数のＬＥＤチップを併設することが一般的である。その場合、これらのＬＥＤチップは直列に接続されてＬＥＤチップアレイを構成し、さらに複数の上記ＬＥＤチップアレイが並列に接続されて、所謂直並列に接続されている。
【０００３】
複数の発光チップをウェハ上に形成したものとして、特開２００７‐１５７９６９号公報(特許文献１)に開示された半導体発光素子がある。図８は、上記特許文献１に開示された従来の半導体発光素子における断面構造を示す。
【０００４】
図８において、１はサファイアで成る絶縁性基板であり、その上に、低温バッファー層２a,高温バッファー層２b,コンタクト層及び障壁層等で構成されるｎ形層２c,活性層２d,障壁層及びコンタクト層等で構成されるｐ形層２eを順次積層して成るエピタキシャル成長層(以下、エピ層と略称する)でなる半導体積層部２が形成されている。そして、ｐ形層２e上の全面に透光性導電層３が形成され、ｐ形層２eとオーミックコンタクトをとっている。
【０００５】
上記透光性導電層３およびエピ層２には、ｎ形層２cの一部分までエッチングされて電極溝４が形成されており、電極溝４の側面および透光性導電層３上には絶縁体層５が形成され、電極溝４の側面に形成された絶縁体層５の中には絶縁電極溝が形成され、この絶縁電極溝内にはｎ側電極６aが金属によって形成されている。また、透光性導電層３の一部にｐ側電極６bが形成されている。尚、こうして形成された各発光チップを分離するために、分離溝２fが形成されて絶縁体層５が埋め込まれている。
【０００６】
そして、任意の分離溝２fとこれに隣接する分離溝２fとの間に位置する発光チップＡにおけるｎ側電極６aと、発光チップＡに隣接する発光チップＢにおけるｐ側電極６bとが、配線膜７によって直列に接続されている。
【０００７】
しかしながら、上記特許文献１に開示された従来の半導体発光素子には、以下のような問題がある。
【０００８】
すなわち、一般的に、発光チップの電極を形成するために行う金属デポジションの方法として、スパッタ法や蒸着法等がある。これらの方法を利用して電極溝４における上記絶縁電極溝内にｎ側電極６aを形成した場合、上記絶縁電極溝の縁の部分に対して金属の堆積が過度に進みすぎて、上記絶縁電極溝の内部に空洞を残したままｎ側電極６aによって塞がれてしまうという問題が発生する。上記絶縁電極溝内への金属の周り込みを促進させるためには、上記絶縁電極溝のアスペクト比(縦/横比)を小さくする必要がある。ところが、上記アスペクト比を小さくした場合には、発光チップＡにおける発光面積が相対的に小さくなり、発光デバイス全体の発光強度が低下するという問題がある。
【０００９】
さらに、図８に示すように、上記発光チップＡにおけるエピ層２の最表層がｐ形層２eである場合は、発光チップＡからの発光は、その側面からの発光が半分を占める。その理由は、活性層２dから絶縁性基板１に入射した光の殆どは絶縁性基板１と低温バッファ層２aとの界面で全反射されて横方向に進み、発光チップＡの側面から放出されるためである。そして、発光チップＡから放出されたこれらの光は、隣接する発光チップＢの主に活性層２dによって吸収されることになり、発光デバイスの光取り出し効率が大きく低下するという問題もある。
【００１０】
さらに、一般的に、結晶性の良いエピ層を得るためには、絶縁性基板１としてサファイア基板が用いられる。しかしながら、上記サファイア基板は、熱抵抗が高いので、得られる発光デバイス全体の放熱性が優れないという問題がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７‐１５７９６９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
そこで、この発明の課題は、電極形成用の溝内に電極を形成する際に上記溝の内部に空洞を残したまま電極によって塞がれてしまうことを防止できる発光チップ集積デバイスおよびその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、この発明の発光チップ集積デバイスは、
ｐ型化合物半導体層と活性層とｎ型化合物半導体層とが順次積層されて構成された発光チップと、
複数の上記発光チップが、各発光チップの上記ｐ型化合物半導体層の表面を接合面として接合されたウェハと、
互いに接合される上記ウェハと上記複数の発光チップとの間に介設された下面配線と、
互いに隣接する二つの上記発光チップのうちの何れか一方におけるｎ型化合物半導体層と、他方におけるｐ型化合物半導体層とを、電気的に接続する導電経路と
を備え、
上記導電経路は、
上記一方の発光チップにおける上記ｎ型化合物半導体層に接続された上面配線と、
上記他方の発光チップにおける上記ｐ型化合物半導体層に接続された上記下面配線と、
上記上面配線と上記下面配線とに接続されると共に、上記互いに隣接する二つの上記発光チップの間の領域にあって上記発光チップのｎ型化合物半導体層と同時に形成されたｎ型化合物半導体層と導体金属とを含む上下配線と
を含んで構成されており、
上記ウェハに上記下面配線を介して接合された複数の上記発光チップを、上記導電経路によって電気的に直列に接続したことを特徴としている。
【００１４】
ここで、先ず、主要な用語について説明しておく。
【００１５】
上記「ウェハ」とは、上記発光チップおよび上記下面配線を成長するために用いる成長基板とは異なり、上記発光チップおよび上記下面配線を支持するために用いる張り合わせ基板のことを意味している。
【００１６】
また、上記「発光チップ」とは、上記成長基板からエピタキシャル成長層のみを引き剥がした厚さ１０μm程度の発光チップのことを意味している。尚、上記発光チップの種類には、発光ダイオード(ＬＥＤ：Light Emitting Diode)等がある。
【００１７】
また、上記「導電経路」とは、互いに隣接する二つの上記発光チップのうちの何れか一方の発光チップに接続されると共に導体金属からなる上面配線と、上記エピタキシャル成長層の一構成要素であるｎ型化合物半導体層を含む上下配線と、他方の発光チップに接続されると共に金属材料からなる下面配線とが、連なった構造を意味している。
【００１８】
上記構成によれば、上記下面配線を介して上記ウェハに接合されている互いに隣接する二つの上記発光チップを電気的に接続する導電経路を構成する上記上下配線は、上記上面配線と上記下面配線とに接続されると共に、上記互いに隣接する二つの上記発光チップの間の領域にあって上記発光チップのｎ型化合物半導体層と同時に形成されたｎ型化合物半導体層と導体金属とを含んで構成されている。したがって、上記上下配線は、上記互いに隣接する二つの上記発光チップの間の領域におけるｐ型化合物半導体層と活性層とｎ型化合物半導体層とを貫通して形成する際に、上記発光チップのｎ型化合物半導体層と同時に形成された上記ｎ型化合物半導体層を利用する分だけ上記導体金属を埋め込む深さを浅くすることができ、上記ｐ型化合物半導体層と上記活性層とを貫通して形成された導体金属形成用の溝内にスパッタ法や蒸着法等によって上記導体金属を導入する際に上記溝の内部に空洞を残したまま上記導体金属によって上記溝が塞がれてしまうことを防止できる。
【００１９】
さらに、上記導電経路によって電気的に直列に接続された複数の発光チップの夫々は、ｐ型化合物半導体層と活性層とｎ型化合物半導体層とが順次積層されて構成されており、上記ウェハとの接合面とはならない上記ｎ型化合物半導体層が、最表層に位置している。したがって、上記活性層から上記ｎ型化合物半導体層側に入射した光の殆どは上記ｎ型化合物半導体層の表面から放出される。その結果、隣接発光チップによる光吸収に起因して光取り出し効率が低下するのを防止することができる。
【００２０】
また、１実施の形態の発光チップ集積デバイスでは、
上記上下配線は、
互いに隣接する上記発光チップの間の領域にあって、上記各発光チップとは絶縁体によって分離されている上記ｎ型化合物半導体層,上記活性層および上記ｐ型化合物半導体層の積層構造体に関して、
上記ｎ型化合物半導体層と、
このｎ型化合物半導体層の下側に積層されている上記活性層および上記ｐ型化合物半導体層を貫通して上記ｎ型化合物半導体層に達するように埋め込まれた上記導体金属と
を含んで構成されている。
【００２１】
この実施の形態によれば、上記上下配線は、上記発光チップの間の領域にあって、上記各発光チップを形成する際に形成された上記ｎ型化合物半導体層と上記導体金属とによって構成されている。したがって、上記導体金属形成用の溝の深さを上記ｎ型化合物半導体層の厚みの分だけ浅くすることができ、上記溝内にスパッタ法や蒸着法等によって上記導体金属を導入する際に、上記溝内への金属の周り込みを促進させることができる。その結果、上記溝の内部に空洞を残したまま上記導体金属によって塞がれてしまうことを防止できるのである。
【００２２】
また、１実施の形態の発光チップ集積デバイスでは、
上記上下配線は、
互いに隣接する上記発光チップの間の領域にあって、上記各発光チップとは絶縁体によって分離されている上記ｎ型化合物半導体層と、
互いに隣接する上記発光チップの間の領域にあって、上記ｎ型化合物半導体層の下側に積層されて上記ｎ型化合物半導体層と電気的に接続されると共に、上記各発光チップとは絶縁体によって分離されている上記導体金属と
を含んで構成されている。
【００２３】
この実施の形態によれば、上記上下配線は、上記発光チップの間の領域にあって、上記各発光チップを形成する際に形成された上記ｎ型化合物半導体層と上記導体金属とによって構成されている。したがって、上記導体金属形成用の溝の深さを上記ｎ型化合物半導体層の厚みの分だけ浅くすることができ、上記溝内にスパッタ法や蒸着法等によって上記導体金属を導入する際に、上記溝内への金属の周り込みを促進させることができる。その結果、上記溝の内部に空洞を残したまま上記導体金属によって塞がれてしまうことを防止できる。
【００２４】
また、１実施の形態の発光チップ集積デバイスでは、
上記導電金属は、チタンおよびアルミニウムを含む金属で構成されており、
上記導電金属は、上記ｎ型化合物半導体層側から、上記チタン,上記アルミニウムおよびその他の金属の順に積層されている。
【００２５】
この実施の形態によれば、上記上下配線を構成する上記導体金属を、上記ｎ型化合物半導体層側から順に、チタン,アルミニウムおよびその他の金属の順に積層した積層膜で構成している。したがって、上記チタン層のチタンが上記ｎ型化合物半導体層に拡散することによりショットキーバリアの厚さを減少させ、オーミック抵抗を下げることができる。その結果、上記ｎ型化合物半導体層と上記導電金属と間のオーミック抵抗を下げることができ、上記導電経路の電気抵抗を小さくし、本発光チップ集積デバイスの消費電力を小さくすることができる。
【００２６】
また、１実施の形態の発光チップ集積デバイスでは、
上記導電金属における上記導電経路の方向への長さは、１０nm以上且つ５００nm以下である。
【００２７】
この実施の形態によれば、上記導体金属における上記導電経路方向への長さを１０nm以上にしている。したがって、上記導体金属を精度よく形成することができ、上記ｎ型化合物半導体層との良好なオーミック特性を得ることができ、良好な特性を示す上記上下配線を得ることができる。さらに、上記導体金属の上記導電経路方向への長さを５００nm以下にしている。したがって、互いに隣接する上記発光チップの間の領域において、上記活性層および上記ｐ型化合物半導体層への良好な埋め込み性を得ることができる。
【００２８】
また、１実施の形態の発光チップ集積デバイスでは、
上記上下配線と、この上下配線に隣接する上記発光チップとの間に、透光性絶縁体が埋め込まれている。
【００２９】
この実施の形態によれば、上下配線と上記発光チップとの間には、透光性絶縁体が埋め込まれている。したがって、上記発光チップから出射された光が隣接する上記発光チップに吸収されることがなく、本発光チップ集積デバイスの光取り出し効率を最大限に高めることができる。
【００３０】
また、この発明の発光チップ集積デバイスの製造方法は、
上記発光チップ集積デバイスの製造方法であって、
第１の基板上に、ｎ型化合物半導体層と活性層とｐ型化合物半導体層とを順次形成する工程と、
上記第１の基板上に形成されたｐ型化合物半導体層と活性層との一部を除去して複数の凹部を形成し、ｎ型化合物半導体層を露出させる工程と、
上記第１の基板上における上記ｐ型化合物半導体層上に導体金属を形成して、上記複数の凹部内を上記導体金属によって平坦に埋め込むと共に、上記導体金属を上記ｎ型化合物半導体層と電気的に接続させる工程と、
上記第１の基板上における上記ｐ型化合物半導体層を含む全面に下面配線層を形成する工程と、
第２の基板に、上記ｎ型化合物半導体層と上記活性層と上記ｐ型化合物半導体層と上記導体金属と上記下面配線層が形成された上記第１の基板を、上記下面配線層の表面を接合面として、接合層を介して接合させる工程と、
上記第１の基板を、上記ｎ型化合物半導体層から剥離する工程と、
上記導体金属によって埋め込まれた各凹部の一側部を上記下面配線層が露出するまで除去して第１の分離溝を形成する一方、他側部を上記第２の基板が露出するまで除去して第２の分離溝を形成して、上記ｎ型化合物半導体層と上記活性層と上記ｐ型化合物半導体層とを含む複数の発光チップに分離する工程と、
上記第１の分離溝と上記第２の分離溝とに絶縁体を埋め込む工程と、
上記第１の分離溝と上記第２の分離溝との間に在る上記ｎ型化合物半導体層と、当該ｎ型化合物半導体層に上記第２の分離溝を挟んで隣接する上記発光チップの上記ｎ型化合物半導体層とを、電気的に接続する上面配線を形成する工程と
を備え、
上記第２の基板上に形成された互いに隣接する上記発光チップを、上記上面配線と、上記第１の分離溝と上記第２の分離溝との間に在って上記上面配線に電気的に接続された上記ｎ型化合物半導体層と、上記導体金属と、上記導体金属に接触している上記下面配線層とを介して、電気的に直列に接続する
ことを特徴としている。
【００３１】
上記構成によれば、上記第２の基板上に形成された互いに隣接する上記発光チップを電気的に直列に接続する導電経路を、上記第１の分離溝と上記第２の分離溝との間の領域に形成されるとともに、上記発光チップを形成する際に形成された上記ｎ型化合物半導体層と、上記第１の分離溝と上記第２の分離溝との間の領域において、上記ｐ型化合物半導体層と上記活性層との一部を除去して形成された複数の凹部を平坦に埋め込むと共に、上記ｎ型化合物半導体層と電気的に接続されている上記導体金属と、上記ｎ型化合物半導体層に電気的に接続された上記上面配線と、上記導体金属に接触している上記下面配線層と、を含んで構成されている。
【００３２】
したがって、上記凹部の深さを上記ｎ型化合物半導体層の厚みの分だけ浅くすることができ、スパッタ法や蒸着法等によって上記凹部内に上記導体金属を導入する際に、上記溝内への金属の周り込みを促進させることができる。その結果、上記凹部の内部に空洞を残したまま上記導体金属によって上記溝が塞がれてしまうことを防止できる。
【００３３】
さらに、上記発光チップを成長させるための上記第１の基板と、本発光チップ集積デバイスを支持するための上記第２の基板とを、異なる基板にしている。したがって、上記第２の基板を、結晶性のよいエピ層を得るための上記第１の基板よりも熱抵抗の小さい基板にすることによって、得られる発光チップ集積デバイスの放熱性を改善することが可能になる。
【発明の効果】
【００３４】
以上より明らかなように、この発明の発光チップ集積デバイスは、下面配線を介してウェハに接合されている互いに隣接する二つの発光チップを導電経路によって電気的に接続し、上記導電経路を構成している上下配線を、上面配線と上記下面配線とに接続されると共に、上記互いに隣接する二つの上記発光チップの間の領域にあって上記発光チップのｎ型化合物半導体層と同時に形成されたｎ型化合物半導体層と導体金属とを含んで構成しているので、上記上下配線を、互いに隣接する二つの上記発光チップの間の領域におけるｐ型化合物半導体層と活性層とｎ型化合物半導体層とを貫通して形成する際に、上記発光チップのｎ型化合物半導体層と同時に形成された上記ｎ型化合物半導体層を利用する分だけ上記導体金属を埋め込む深さを浅くすることができる。したがって、その場合、上記ｐ型化合物半導体層と上記活性層とを貫通して形成された導体金属形成用の溝内にスパッタ法や蒸着法等によって上記導体金属を導入する際に、上記溝の内部に空洞を残したまま上記導体金属によって上記溝が塞がれてしまうことを防止できる。
【００３５】
また、この発明の発光チップ集積デバイスの製造方法は、第２の基板上に形成された互いに隣接する発光チップを電気的に直列に接続する導電経路を、第１の分離溝と第２の分離溝との間の領域に形成されると共に、上記発光チップを形成する際に形成されたｎ型化合物半導体層と、上記第１の分離溝と上記第２の分離溝との間の領域において、ｐ型化合物半導体層と活性層との一部を除去して形成された複数の凹部を平坦に埋め込むと共に、上記ｎ型化合物半導体層と電気的に接続されている導体金属と、上記ｎ型化合物半導体層に電気的に接続された上面配線と、上記導体金属に接触している下面配線層と、を含んで構成しているので、上記凹部の深さを上記ｎ型化合物半導体層の厚みの分だけ浅くすることができる。したがって、スパッタ法や蒸着法等によって上記凹部内に上記導体金属を導入する際に、上記溝内への金属の周り込みを促進させることができ、上記凹部の内部に空洞を残したまま上記導体金属によって上記溝が塞がれてしまうことを防止できる。
【００３６】
さらに、上記発光チップを成長させるための上記第１の基板と、本発光チップ集積デバイスを支持するための上記第２の基板とを、異なる基板にしている。したがって、上記第２の基板を、結晶性のよいエピ層を得るための上記第１の基板よりも熱抵抗の小さい基板にすることによって、得られる発光チップ集積デバイスの放熱性を改善することが可能になる。
【図面の簡単な説明】
【００３７】
【図１】この発明の発光チップ集積デバイスにおける発光チップの断面図である。
【図２】図１に示す発光チップを有する発光チップ集積デバイスの製造方法を示すフローチャートである。
【図３】図１に示す発光チップ集積デバイスにおける各製造プロセスでの断面図である。
【図４】図３に続く各製造プロセスでの断面図である。
【図５】図４に続く各製造プロセスでの断面図である。
【図６】図１に示す発光チップとは異なる発光チップの断面図である。
【図７】図６に示す発光チップ集積デバイスにおける各製造プロセスでの断面図である。
【図８】従来の半導体発光素子における断面図である。
【発明を実施するための形態】
【００３８】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３９】
・第１実施の形態
図１は、本実施の形態の発光チップ集積デバイスにおける発光チップの断面図である。
【００４０】
尚、以下に説明する実施の形態は、この発明を実施するための最良の形態であり、本実施の形態に変更を加えることによって代替形態をとることも可能である。また、本実施の形態にこの発明を限定する意図はなく、この発明は、特許請求の範囲によって定義される範囲に含まれる変更形態,同等物および代替形態を全て包含するものである。
【００４１】
図１において、１１はウェハであり、例えば、非導電性基板としての窒化アルミニウム(ＡlＮ)が用いられる。ウェハ１１の上には下面配線１２が形成されており、さらにその上にＧaＮ系の薄型の発光チップ１３が設けられている。そして、互いに隣接する発光チップ１３は、下面配線１２,上下配線１４および上面配線１５が連なってなる導電経路によって、電気的に直列接続されている。
【００４２】
この発明において用いることができるウェハ１１としては、熱抵抗が小さいこと、および、発光チップ１３のベース材料であるＧaＮと熱膨張係数が近いことが望ましい。したがって、上記窒化アルミニウム(ＡlＮ)の他に、例えば、ガリウムリン(ＧaＰ),ゲルマニウム(Ｇe),窒化ガリウム(ＧaＮ),シリコン(Ｓi),炭化シリコン(ＳiＣ),インジュウムリン(ＩnＰ),サファイア(Ａl2Ｏ3)および酸化亜鉛(ＺnＯ)等を用いることができる。
【００４３】
なお、上記ウェハ１１の厚みは、サンプル支持の観点から５０μm〜２mmであればよく、さらには、放熱性の観点から５０μm〜５００μmが望ましい。
【００４４】
また、上記ウェハ１１は、最表面が絶縁層であれば、特に上記非導電性材料に制限されるものではない。例えば、最表面に絶縁膜が形成された基板であっても差し支えない。すなわち、ＳiやＳiＣ等を基板に用いる場合には、最表面にそれらＳiやＳiＣの酸化物等を形成しておけばよい。
【００４５】
上記発光チップ１３のベース材料としては、ＡlＧaＩnＰ,ＧaＰ,ＧaＮ,ＳiＣ,ＺnＯ、および、その他の化合物半導体を用いることが可能である。
【００４６】
この発光チップ１３は、後に詳述する成長基板上に結晶成長したエピタキシャル成長層(エピ層)を上記成長基板から引き剥がして成る数十μmの厚さの薄膜である。この発光チップ１３は、上記成長基板上に、ｎ型化合物半導体層１６,活性層１７およびｐ型化合物半導体層１８が順次積層されて形成される。
【００４７】
そのうち、上記ｎ型化合物半導体層１６は、例えば、活性層１７における発光領域の光学的特性および電気的特性を向上させるために設計されたｎ型領域等の組成およびドーパント濃度が異なる複数の層を含んでいる。ここで、ｎ型化合物半導体層１６のベース材料としては、ＧaＮ,ＡlＧaＮおよびＩnＧaＮ等を用いることができる。
【００４８】
上記成長基板上に形成されるｎ型化合物半導体層１６の上には、上記発光領域を有する活性層１７が形成される。上記発光領域は、一つあるいは二つ以上の発光層を含むことができ、上記発光領域が量子井戸発光領域である場合には、一般に、障壁層によって分離された複数の量子井戸発光層を含んでいる。尚、活性層１７のベース材料としては、ＧaＮ,ＡlＧaＮおよびＩnＧaＮ等を用いることができ、また、ドーパントとしてはＳi等を用いることができる。
【００４９】
上記活性層１７の上には、ｐ型化合物半導体層１８が形成される。ｐ型化合物半導体層１８は、ｎ型化合物半導体層１６と同様に、組成およびドーパント濃度が異なる複数の層を含んでいる。ベース材料としては、ＧaＮ,ＡlＧaＮおよびＩnＧaＮ等を用いることができ、また、ドーパントとしてはＭg等を用いることができる。
【００５０】
上述のように、上記ｎ型化合物半導体層１６,活性層１７およびｐ型化合物半導体層１８が順次積層されて成るエピ層が形成された上記成長基板は、レーザ分離等によって分離・除去され、露出したｎ型化合物半導体層１６に対して、誘導結合プラズマ（Inductively Coupled Plasma：ＩＰＣ)等によって薄型化処理が行われる。その後、上記エピ層の表面（つまり、ｎ型化合物半導体層１６の薄型化処理が行われた表面)を、アルカリ溶液で処理することによって凹凸形状に成型される。
【００５１】
ここで、上記成長基板を上記エピ層から分離する理由としては、活性層１７から放出された光が上記成長基板と上記エピ層との界面で全反射されてしまい、光取り出し効率が大きく低下するからである。例えば、上記成長基板がサファイアであり、上記エピ層がＧaＮである場合には、夫々の屈折率は１.８と２.４と大きく異なるため、上記成長基板を分離しない場合には、上記成長基板と上記エピ層との界面において殆どの光は全反射されてしまう。
【００５２】
また、上記エピ層の表面を凹凸に加工する理由は、上記エピ層とその周囲を覆う樹脂等との物質間で全反射が発生して、光取り出し効率が低下するのを防止するためである。
【００５３】
上記エピ層における上下配線１４の形成箇所の両側が選択的に除去されており、上下配線１４と薄型発光チップ１３とが互いに分離されている。そして、両側が選択的に除去された中間部における活性層１７およびｐ型化合物半導体層１８を貫通してｎ型化合物半導体層１６に至る５００nm程度の長さの導体金属１９が形成されている。こうして、互いに接触している導体金属１９とｎ型化合物半導体層１６とで上下配線１４が構成される。尚、導体金属１９の材料として、ｎ型化合物半導体層１６とオーミック特性を得ることが可能なＡl,Ｎi,Ａg,ＡuおよびＩＴＯ(Indium Tin Oxide)等を用いることができる。但し、活性層１７およびｐ型化合物半導体層１８への埋め込み性の観点から、導体金属１９の長さは５００nm以下が望ましく、また、オーミック特性を得るためには１０nm以上が望ましい。
【００５４】
上述のような構造を有する上下配線１４における導体金属１９側の表面と、発光チップ１３におけるｐ型化合物半導体層１８側の表面とは、下面配線１２を介して、ウェハ１１に接合されている。
【００５５】
上記下面配線１２は、反射層２０,第１拡散防止層２１,接合層２２および第２拡散防止層２３を含む二以上の金属層によって構成されている。尚、反射層２０,第１拡散防止層２１,接合層２２および第２拡散防止層２３は、図１に示すように、選択的に形成されている。
【００５６】
上記反射層２０の材料として、ニッケル(Ｎi)/銀(Ａg)およびＩＴＯ/アルミニウム(Ａl)が用いられる。また、第１拡散防止層２１および第２拡散防止層２３の材料としては、チタン(Ｔi)およびタングステン(Ｗ)が用いられる。また、接合層２２の材料としては、金(Ａu)および錫(Ｓn)を含む材料が用いられる。
【００５７】
そして、上記上下配線１４の両側に設けられた発光チップ１３との間の溝には、絶縁体２４が埋め込まれている。絶縁体２４の材料としては、例えば、ポリイミド(ＰＩ)やＳＯＧ(Spin on Glass)等を用いることが可能である。
【００５８】
上記上面配線１５は、上下配線１４におけるｎ型化合物半導体層１６側の表面と、発光チップ１３におけるｎ型化合物半導体層１６側の表面とを、電気的に接続している。上面配線１５の材料としては、ｎ型化合物半導体層１６とオーミック特性を得られるものであれば特に制限されず、例えば、ＩＴＯやＮi,Ａu,ＡlおよびＡg等の金属を用いることが可能である。
【００５９】
次に、本実施の形態における発光チップ集積デバイスの製造方法について説明する。本発光チップ集積デバイスの製造は、図２に示すフローチャートに従って行われる。また、図３〜図５には、本実施の形態における発光チップ集積デバイスの各製造プロセス毎の断面構造を模式的に示す。以下、各製造プロセスについて、断面構造の模式図を用いて説明を行う。
【００６０】
(１)エピ層成長工程（図２に示すフローチャートにおけるステップＳ1）
本工程においては、図３(a)に示すように、先ず、有機金属気相成長法(以下「ＭＯＶＰＥ」と略す)によって、成長基板２５上にＧaＮ系のエピ層を成長させる。その場合における成長基板２５として、ａ面を主面とし、表面が３０μmピッチで凹凸に加工されたサファイヤ(ＰＳＳ：Patterned Sapphire Substrate)を用いる。
【００６１】
上記エピ層の成長は、以下のようにして行う。尚、図３(a)〜図３(c)においては、成長基板２５に対して下方に上記エピ層が成長されるように描かれているが、実際には成長基板２５に対して上方に上記エピ層が成長される。
【００６２】
先ず、常圧でＨ2を反応室に流しながら温度１１００℃で成長基板２５をベーキングする。そうした後に、成長基板２５の温度を４００℃まで低下させて、Ｈ2,ＮＨ3およびトリメチルアルミニウム（ＴＭＡ：Trimethyl aluminium)を供給し、バッファー層として、膜厚が約２５nmのＡlＮ層を形成する。さらに、成長基板２５の温度を１１５０℃に保持すると共に、Ｈ2,ＮＨ3,トリメチルガリウム（ＴＭＧ：Trimethyl gallium)およびシランを供給し、ｎ型化合物半導体層１６として、膜厚が約４.０μmであって、電子濃度が２×１０18/cm3である高ドープｎ型ＧaＮ層を形成する。次に、Ｎ2またはＨ2,ＮＨ3およびＴＭＧを供給して、膜厚が約３５ÅのアンドープＧaＮから成るバリア層を形成する。次に、Ｎ2あるいはＨ2,ＮＨ3,ＴＭＧおよびトリメチルインジウム(ＴＭＩ：Trimethyl indium）を供給して、膜厚が約３５ÅであるＧa0.8Ｉn0.2Ｎから成る井戸層を形成する。さらに、上記バリア層と上記井戸層とを同一条件で交互に４回づつ形成し、その上にアンドープＧaＮから成るバリア層を形成する。こうして、５層のＭＱＷ(多重量子井戸)構造から成る活性層１７を形成する。
【００６３】
次に、上記高ドープｎ型ＧaＮ層(ｎ型化合物半導体層)１６および活性層１７が形成された成長基板２５の温度を１１００℃に保持し、Ｎ2あるいはＨ2,ＮＨ3,ＴＭＧおよびＭgを供給し、ｐ型化合物半導体層１８として、膜厚が約７０nmであり、Ｍgをドーパントとしたｐ型ＧaＮ層を形成する。
【００６４】
次に、上記ｐ型ＧaＮ層(ｐ型化合物半導体層)１８上にエッチングマスクを形成し、マスクで覆われていない部分のｐ型ＧaＮ層１８および活性層１７と高ドープｎ型ＧaＮ層１６の一部とを、塩素系ガスによる反応性イオンエッチングによって、厚さ１５０nmだけ除去してｎ型ＧaＮ層１６を露出させる。このエッチング箇所が、後に上下配線１４が形成される箇所となる。
【００６５】
以上のごとく、本工程によって、上記成長基板２５上に、ｎ型ＧaＮ層(ｎ型化合物半導体層)１６,活性層１７およびｐ型ＧaＮ層(ｐ型化合物半導体層)１８が順次積層されて成る薄型の発光チップ１３が形成されるのである。
【００６６】
(２)ｐ電極形成工程（図２に示すフローチャートにおけるステップＳ2）
次に、先のエピ層成長工程で形成した上記エッチングマスクを利用して、図３(b)に示すように、リフトオフ法によって導体金属１９を形成する。導体金属１９は、ｎ型ＧaＮ層(ｎ型化合物半導体層)１６側から順に、膜厚が約５０nmのＴi層と膜厚が約５０nmのＡl層とを積層した積層膜であり、このＴi層およびＡl層とその他の金属として膜厚が約５０nmのＡg,Ｂi,Ｎdのうちの何れかとをスパッタ法によって形成する。この場合、上述したように、ｐ型ＧaＮ層１８,活性層１７および高ドープｎ型ＧaＮ層１６の一部に対する塩素系ガスによるエッチングの深さは１５０nm程度である。そのため、上記Ｔi層および上記Ａl層と上記その他の金属とのスパッタ法によって上記エッチング箇所を埋めて、さらに平坦性を維持することが十分可能である。こうして導体金属１９を形成した後、上記エッチングマスクをレジスト剥離材を用いて除去する。
【００６７】
次に、フォトリソグラフィによって上記発光チップ１３の全面にフォトレジストを塗布し、フォトリソグラフィによって、上記フォトレジストにおける発光チップ１３の下面配線形成領域に窓を形成する。そして、１０-6Ｔorrオーダ以下の高真空に排気した後に、図３(b)に示すように、反射層２０としての膜厚が約３nmのＮi層および膜厚が約２００nmのＡg層の積層膜と、第１拡散防止層２１としての膜厚が１μｍのＴiＷ層とを、スパッタ法によって形成する。
【００６８】
次に、既存の技術によって上記フォトレジストを除去する。このようにして、図３(b)に示す断面構造を有する積層構造体が得られる。
【００６９】
(３)ウェハ張り合わせ工程（図２に示すフローチャートにおけるステップＳ3）
次に、ウェハ１１と上記エピ層(発光チップ１３および下面配線１２の一部)が成長された成長基板２５との張り合わせを行う。
【００７０】
この発明に用いることができるウェハ１１としては、熱抵抗が小さいこと、及び、発光チップ１３の構成材料であるＧaＮ系材料との熱膨張係数が近いことが望ましく、本実施の形態においては、その観点から最も適している窒化アルミニウム(ＡlＮ)を用いている。尚、ウェハ１１として、その他の材料を用いても支障はなく、例えば、ガリウムリン(ＧaＰ),ゲルマニウム(Ｇe),窒化ガリウム(ＧaＮ),シリコン(Ｓi),炭化シリコン(ＳiＣ),インジュウムリン(ＩnＰ),サファイア(Ａl2Ｏ3)または酸化亜鉛(ＺnＯ)を用いてもよい。
【００７１】
また、上記ウェハ１１は最表面が絶縁層であれば、特に非導電性材料に制限されるものではない。例えば、最表面に絶縁膜が形成されているような構造であってもよい。すなわち、ＳiやＳiＣ等をウェハ１１として用いる場合は、最表面にそれらＳiやＳiＣの酸化物等を形成しておけばよい。また、ウェハ１１の厚みは、サンプル保持の観点から５０μm〜２mmであればよく、さらには、放熱性の観点から５０μm〜５００μmが望ましい。
【００７２】
上記ウェハ１１の表面における成長基板２５側の第１拡散防止層２１が貼り付けられる領域には、第２拡散防止層２３として、ＴiあるいはＷ等が選択的に蒸着される。尚、第２拡散防止層２３の厚さは１μm程度である。
【００７３】
そうした後に、図３(c)に示すように、上記成長基板２５側の第１拡散防止層２１の面と、上記ウェハ１１側の第２拡散防止層２３の面とが、接合層２２を介して張り合わせられる。尚、接合層２２の材料としては、Ａu‐Ｓn共晶等の比較的融点の低い金属が用いられる。
【００７４】
このようにして、図３(d)に示す断面構造を有する積層構造体が得られる。
【００７５】
(４)リフトオフ工程（図２に示すフローチャートにおけるステップＳ4）
図３(d)に示すように、上記発光チップ１３,反射層２０および第１拡散防止層２１が成長された成長基板２５がウェハ１１に貼り付けられた後、図４(e)に示すように、成長基板２５が除去される。
【００７６】
その際における上記成長基板２５のリフトオフは、発光チップ１３を構成するｎ型化合物半導体層(高ドープｎ型ＧaＮ層)１６のエキシマレーザによる熱分解によって行うことが可能である。ここで、上記エキシマレーザの光子エネルギーは、成長基板２５を構成するサファイアに隣接する結晶層(多くの場合にＧaＮまたはＡlＧaＮ；本実施の形態においてはｎ型ＧaＮ層１６)のバンドギャップを超えるように選択される。したがって、パルスエネルギーは、成長基板(サファイア)２５と上記エピ層との接合面(つまり、上記バッファー層との界面位置)から上記エピ層側に(つまり、ｎ型ＧaＮ層(ｎ型化合物半導体層)１６側に)１００nm以内のｎ型ＧaＮ層(ｎ型化合物半導体層)１６の領域で、有効に熱エネルギーに変換される。
【００７７】
すなわち、上記サファイア(成長基板２５)に隣接する結晶層(ｎ型ＧaＮ層１６)のバンドギャップよりも上であって、上記サファイアの吸収端よりも下(すなわち、約３.４４eＶと約６eＶとの間)である十分に高い光子エネルギーでは、上記領域における温度はナノ秒のスケールで１０００℃を超える温度まで上昇する。そして、この温度は、ｎ型ＧaＮ層１６をガリウムガスと窒素ガスとに分離させて、ｎ型ＧaＮ層１６を含む上記エピ層を成長基板２５から剥離させるのに十分な高さの温度である。その結果、成長基板２５,上記ＡlＮバッファー層及び上記ＡlＮバッファー層に接している領域に存在するｎ型ＧaＮ層１６である低結晶品質ｎ型ＧaＮ領域が、剥離され、除去される。尚、上記リフトオフは、成長基板２５の表面全体を一回のレーザーの線走査照射によって達成することが可能である。
【００７８】
これに対し、シリコンベース(例えば、ＳiＣ、ＳiＣ・オン・インシュレータ、ＳiＣ・オン・クオーツ、Ｓi等)の成長基板２５である場合の除去は、反応性イオンエッチング等の従来のエッチング技術を用いて行うことができる。例えば、ＳiＣ・オン・インシュレータの成長基板２５の除去は、成長基板２５と上記エピ層との間に剥離層を形成し、この剥離層をエッチングで除去することによって、リフトオフすることが可能となる。この技術を用いれば、上記剥離層としてのアンダーカットエッチ層を、サファイアの成長基板２５とｎ型ＧaＮ層１６との間に(つまり、上記エピ層の下層に)成長させることによって、サファイアの成長基板２５の除去を、上記アンダーカットエッチ層をエッチングで除去することによって行うことが可能になる。
【００７９】
このようにして、図４(e)に示す断面構造を有する積層構造体が得られる。
【００８０】
(５)表面処理工程（図２に示すフローチャートにおけるステップＳ5）
上述のようにして、上記成長基板２５を除去した後、上記レーザー分離の際に発生してｎ型ＧaＮ層１６の表面に残ったガリウム金属を塩酸水溶液で洗浄する。その後、上記エピ層(発光チップ１３)がドライエッチングによって薄くされる。こうして薄くなった上記エピ層は、例えば、溶融された水酸化カリウム(ＫＯＨ)や水酸化ナトリウム(ＮaＯＨ)を用いた光電気化学エッチングによって粗面化される。こうして、上記エピ層の最表面を粗面化することにより、発光領域(活性層１７)からの光の取出し効率を高めることができる。本実施の形態においては、４００℃に加熱して溶融させた水酸化カリウムによって処理を行い、上記エピ層の最表面を凹凸形状に成形している。
【００８１】
(６)エピ層分離工程（図２に示すフローチャートにおけるステップＳ6）
次に、上記ｎ型ＧaＮ層１６上にエッチングマスクを形成した後に所定領域のマスクを除去し、上記マスクで覆われていない部分のｎ型ＧaＮ層(ｎ型化合物半導体層)１６,活性層１７,ｐ型ＧaＮ層(ｐ型化合物半導体層)１８および反射層２０に対して、塩素系ガスによる反応性イオンエッチング処理を行う。こうして、図４(f)に示すように、上下配線１４となるべき領域とこの領域の両側に位置する発光チップ１３との間の第１拡散防止層２１の表面と接合層２２の表面とを露出させる。その結果、露出した第１拡散防止層２１の表面と露出した接合層２２の表面との間において、ｎ型ＧaＮ層(ｎ型化合物半導体層)１６と、活性層１７及びｐ型化合物半導体層１８に埋め込まれると共にｎ型化合物半導体層１６とオーミック接合している導体金属(Ｔi/Ａl)１９とが、上下配線１４となるのである。
【００８２】
(７)接合層除去工程（図２に示すフローチャートにおけるステップＳ7）
次に、上記各発光チップ１３の一側とこの一側に隣接する上下配線１４との間に残っている接合層(Ａu‐Ｓn共晶)２２を、酸性溶液を用いたウエットエッチングによって除去する。尚、上記酸性溶液としては、硝酸や硫酸や塩酸やヨウ化カリウム溶液を用いることができる。本実施の形態においては、純水で薄めた濃度５０％の硫酸を用いて１０分間の処理を行った。その結果、互いに隣接する第１拡散防止層２１と第１拡散防止層２１との間の第１の領域、互いに隣接する第２拡散防止層２３と第２拡散防止層２３との間の第２の領域、および、上記第１,第２の領域によって上下が挟まれた第３の領域に存在している接合層２２が、完全に除去される。その際に、その他の第１拡散防止層２１と第２拡散防止層２３とで挟持されて下面配線１２を構成する接合層(Ａu‐Ｓn共晶)２２は、エッチングされることなく残存している。このことは、断面切削後の走査顕微鏡による観察によって確認された。
【００８３】
このようにして、図４(g)に示す断面構造を有する積層構造体が得られる。
【００８４】
(８)絶縁体の埋め込み工程（図２に示すフローチャートにおけるステップＳ8）
次に、上記各発光チップ１３と各上下配線１４との間の隙間に、以下のようにして絶縁体２４を埋め込む。
【００８５】
すなわち、先ず、上記絶縁体２４として透光性のポリイミドのワニスを用い、スピンコートによって発光チップ１３および上下配線１４を含む総ての表面を覆うように全面塗布した後、上記ポリイミドのワニスを硬化させる。尚、ワニスの硬化は、Ｎ2雰囲気下において、２００℃および２時間の条件下で行った。
【００８６】
次に、上記発光チップ１３および上下配線１４の表面が露出するまで、ＩＣＰ(誘導結合プラズマ)によって絶縁体(ポリイミド)２４のエッチングを行う。こうして、発光チップ１３と上下配線１４との間の隙間に絶縁体２４が埋め込まれる。
【００８７】
このように、屈折率が２.４程度である発光チップ１３の間に、屈折率が１.５程度である透光性の絶縁体２４を埋め込むことによって、発光チップ１３から一度絶縁体２４内に入射した光が、隣接する発光チップ１３内に吸収されることを防止できる。したがって、光取り出し効率を高めることができる。
【００８８】
以上のようにして、図４(h)に示す断面構造を有する積層構造体が得られる。
【００８９】
(９)上面配線形成工程（図２に示すフローチャートにおけるステップＳ9）
次に、上記上面配線１５を、以下のようにして、発光チップ１３のｎ型ＧaＮ層(ｎ型化合物半導体層)１６と上下配線１４のｎ型ＧaＮ層(ｎ型化合物半導体層)１６とをつなぐように形成する。すなわち、フォトリソグラフィによって発光チップ１３の上面配線形成領域の全面にフォトレジストを塗布し、フォトリソグラフィによって、上記フォトレジストにおける上面配線１５の形成領域に窓を形成する。そして、１０-6Ｔorrオーダ以下の高真空に排気した後、電極材料である膜厚２μmのＮi/Ａuの積層膜をスパッタ法によって形成する。そうした後に、上記フォトレジストを除去する。
【００９０】
このようにして、図５(i)に示す断面構造を有する積層構造体が得られる。
【００９１】
(１０)パッケージング工程（図２に示すフローチャートにおけるステップＳ10）
次に、ダイシングによって、各発光チップ集積デバイス毎に分割する。ここでは、縦６個×横６個に配列された発光チップ１３が電気的に直列接続されて発光チップアレイを構成し、２つ以上の上記発光チップアレイが電気的に並列あるいは逆並列に接続されて、上記発光チップ集積デバイスを構成している。したがって、２インチウェハから約３００個の発光チップ集積デバイスが分割される。各発光チップ集積デバイスとこの発光チップ集積デバイスを交流電源に接続する外部端子とを、２本の金ワイヤーによって接続する。
【００９２】
その後、既存のパッケージング技術を用い、蛍光体入り樹脂封止等によって発光チップ集積デバイスをパッケージングする。
【００９３】
以上のごとく、本実施の形態においては、ｎ型化合物半導体層１６,活性層１７およびｐ型化合物半導体層１８が順次積層されて形成された数十μmの厚さを有する発光チップ１３が、複数個、ｐ型化合物半導体層１８を貼り付け面として、ウェハ１１上に下面配線１２を介して接合されて、併設されている。そして、互いに隣接する２つの発光チップ１３のうち、一方の発光チップ１３のｎ型化合物半導体層１６と他方の発光チップ１３のｐ型化合物半導体層１８とが、上面配線１５,上下配線１４および下面配線１２が連なってなる導電経路を介して、電気的に直列接続されている。こうして、ウェハ１１上に形成された複数の複数の薄型の発光チップ１３が、直列に接続されている。
【００９４】
その際に、上記上下配線１４を、互いに隣接する発光チップ１３の間にあって、各発光チップ１３とは絶縁体２４によって分離されているｎ型化合物半導体層１６,活性層１７およびｐ型化合物半導体層１８の積層構造体において、ｎ型化合物半導体層１６と、このｎ型化合物半導体層１６の下側に積層されている活性層１７およびｐ型化合物半導体層１８を貫通してｎ型化合物半導体層１６に至るように埋め込まれた導体金属１９と、を含んで構成している。
【００９５】
したがって、本実施の形態によれば、互いに隣接する発光チップ１３を直列接続するための上下配線１４を形成する場合に、発光チップ１３のｎ型化合物半導体層１６と同時に形成されたｎ型化合物半導体層１６を利用する分だけ導体金属１９を埋め込む深さが浅くなり、導体金属埋め込み用の溝内への金属の周り込みを促進させることができる。したがって、図８に示す上記特許文献１に開示された半導体発光素子のごとく、上記電極溝の縁の部分に対して金属の堆積が過度に進みすぎて上記電極溝の内部に空洞を残したまま金属によって塞がれてしまうという問題は発生しない。したがって、上下配線１４の形成が容易であり、上下配線１４の断線等を危惧する必要性が低い。さらに、上下配線１４の形成に費やす時間を大幅に削減することができるのである。
【００９６】
・第２実施の形態
上記第１実施の形態においては、上述したように、上記上下配線１４を、ｎ型化合物半導体層１６と、このｎ型化合物半導体層１６の下側に積層されている活性層１７およびｐ型化合物半導体層１８を貫通してｎ型化合物半導体層１６に達するように埋め込まれた導体金属１９と、を含んで構成している。しかしながら、この発明はこれに限定されるものではなく、図６に示すように、上下配線１４を、ｎ型化合物半導体層１６と、このｎ型化合物半導体層１６の下側にｎ型化合物半導体層１６に接触して形成された導体金属１９とで、構成することも可能である。本実施の形態は、図６に示す発光チップ集積デバイスに関するものである。
【００９７】
図７は、本実施の形態の発光チップ集積デバイスにおける上記第１実施の形態の製造プロセスとは異なる製造プロセス毎の断面構造を模式的に示す。以下、各製造プロセスについて、断面構造の模式図を用いて説明を行う。尚、本発光チップ集積デバイスの製造は、図２に示すフローチャートに従って行われる。
【００９８】
尚、本実施の形態においては、(１）エピ層成長工程、(２）ｐ電極形成工程、(３）ウェハ張り合わせ工程、(４）リフトオフ工程については、上記第１実施の形態の場合と同じである。但し、(２）ｐ電極形成工程においては、反射層２０として、ＩＴＯとＡlとの積層膜を用いている。(１)エピ層成長工程から(４)リフトオフ工程までの各プロセスにおける断面構造図は、上記第１実施の形態における図３(a)〜図３(d)および図４(e)と同じであるので、同じ部材には同じ番号を付けて、詳細な説明は省略する。
【００９９】
(５)表面処理工程
上記(４)リフトオフ工程によって、上記成長基板２５を除去した後、アルカリ溶液を用いて光電気化学エッチングを行って、上記エピ層の表面を粗面化する。上記アルカリ溶液としては、水酸化カリウム(ＫＯＨ)あるいは水酸化ナトリウム(ＮaＯＨ)を用いることができる。本実施の形態では、４００℃に加熱して溶融させた水酸化カリウムによって処理して、エピ層の最表面を凹凸形状に成形した。
【０１００】
(６)エピ層分離工程
次に、上記ｎ型ＧaＮ層１６上にエッチングマスクを形成した後に所定領域のマスクを除去し、マスクで覆われていない部分のｎ型ＧaＮ層(ｎ型化合物半導体層)１６,活性層１７,ｐ型ＧaＮ層(ｐ型化合物半導体層)１８および反射層２０に対して、塩素系ガスによる反応性イオンエッチング処理を行う。こうして、図７(a)に示すように、上下配線１４となるべき領域とこの領域の両側に位置する発光チップ１３との間の第１拡散防止層２１の表面と接合層２２の表面とを露出させる。その際に、本実施の形態においては、上下配線１４となるべき領域を、露出した第１拡散防止層２１の表面と露出した接合層２２の表面との間において、ｎ型ＧaＮ層(ｎ型化合物半導体層)１６およびこのｎ型化合物半導体層１６とオーミック接合している導体金属(Ｔi/Ａl)１９のみで構成されるようにするのである。
【０１０１】
(７)接合層除去工程
上記第１実施の形態における接合層除去工程の場合と同様にして、互いに隣接する第１拡散防止層２１と第１拡散防止層２１との間の第１の領域、互いに隣接する第２拡散防止層２３と第２拡散防止層２３との間の第２の領域、および、上記第１,第２の領域によって上下が挟まれた第３の領域に存在している接合層２２を、完全に除去する。こうして、図７(b)に示す断面構造を有する積層構造体が得られる。
【０１０２】
(８)絶縁体の埋め込み工程
上記第１実施の形態における絶縁体の埋め込み工程の場合と同様にして、発光チップ１３と上下配線１４との間の隙間に絶縁体２４が埋め込まれる。こうして、図７(c)に示す断面構造を有する積層構造体が得られる。
（９）上面配線形成工程
上記第１実施の形態における上面配線形成工程の場合と同様にして、上記発光チップ１３のｎ型ＧaＮ層(ｎ型化合物半導体層)１６と上下配線１４のｎ型ＧaＮ層(ｎ型化合物半導体層)１６とをつなぐ上面配線１５が形成される。こうして、図７(d)に示す断面構造を有する積層構造体が得られる。
【０１０３】
(１０)パッケージング工程
上記第１実施の形態におけるパッケージング工程の場合と同様にして、ダイシングによって各発光チップ集積デバイス毎に分割され、蛍光体入り樹脂封止等によって発光チップ集積デバイスがパッケージングされる。
【０１０４】
以上のごとく、本実施の形態によれば、上記第１実施の形態の場合と同様に、上記上下配線１４の形成が容易であって上下配線１４の形成に費やす時間を大幅に削減することができ、上下配線１４の断線等を危惧する必要性が低い発光チップ集積デバイスを得ることができるのである。
【０１０５】
また、上記各実施の形態においては、上記ウェハ１１上に接合される薄型の発光チップ１３は、成長基板２５上にｎ型化合物半導体層１６,活性層１７およびｐ型化合物半導体層１８をエピタキシャル成長させたものを、成長基板２５から引き剥がして形成する。その結果、ｎ型化合物半導体層１６が発光チップ１３の最表層となるため、発光チップ１３の活性層１７から放射される光のうち、ｎ型化合物半導体層１６の表面から出射される光が占める割合を９７％程度にまで高めることができる。したがって、発光チップ１３の側面から出射される光が占める割合は３％程度にまで低めることができ、発光チップ１３の側面から出射されて隣接する発光チップ１３の主に活性層１７で吸収される光を低減し、光取り出し効率の減少を防止することができるのである。
【０１０６】
さらに、上記発光チップ１３における成長基板２５が引き剥がされた後のｎ型化合物半導体層１６の表面に、凹凸加工を施している。したがって、上記エピ層で成る発光チップ１３の表面と後にその周囲を覆う樹脂等との物質間での全反射を抑制し、光取り出し効率の低下を防止できる。
【０１０７】
また、上記発光チップ１３の形成時に結晶性の良いエピ層を得るために用いられたサファイア等の熱抵抗が高い成長基板２５は、引き剥がされて、熱抵抗の小さいＡlＮ,ＳiＣ,ＳiあるいはＧe等のウェハ１１に張り換えられる。したがって、得られる発光チップ集積デバイスの放熱性を改善することができる。
【０１０８】
さらに、上述したような高放熱特性を有し且つ高効率な光取り出し特性を有する複数の発光チップ１３を直列に接続して発光チップ集積デバイスを構成することによって、発光効率の低下が少ない発光チップ集積デバイスを得ることができる。その理由としては、以下のごとく２つある。
【０１０９】
上記理由の１つ目は、上記エピ層でなる発光チップ１３内において、局所的に貫通電位が集中している箇所や異常成長している箇所がリーク不良となっても、発光チップ集積デバイス全体としては正常に発光することがある。例えば、大面積の発光チップを１つ用いて発光チップ集積デバイスを構成した場合には、リーク箇所に集中的に電流が流れて正常にエピタキシャル成長されたた箇所には電流が流れないので、大面積の発光チップ全体が引いては発光チップ集積デバイスが発光しないことになる。これに対し、複数の発光チップ１３を集積させて、大面積の発光チップを１つ用いた場合と同サイズの発光チップ集積デバイスを構成した場合には、仮に一つの発光チップ１３にリーク不良があっても、その他の正常にエピタキシャル成長された発光チップ１３の箇所には電流が流れるので、不良発光チップ１３を除く大部分の発光チップ１３は正常に発光する。したがって、発光チップ集積デバイス全体としては正常に発光することになり、歩留まりを格段に向上させることが可能になるのである。
【０１１０】
上記理由の２つ目は、上記発光チップ１３の面積が小さくなり、活性層１７に流れる電流密度が均一化されることがある。例えば、発光チップを大面積化させた場合には、活性層に流れる電流密度の不均一化が生じ、発光強度が低下する。これに対し、複数の発光チップ１３を集積させて、大面積の発光チップを用いた場合と同サイズの発光チップ集積デバイスを構成した場合には、各発光チップ１３のサイズは小さいので、活性層１７に流れる電流密度の不均一化が生じ難い。したがって、発光チップ１３の高内部量子効率を維持することが可能であり、単位面積当たりの発光強度が低下することを防止できる。したがって、発光効率の極めて高い発光チップ集積デバイスを得ることが可能になる。
【０１１１】
また、上記各実施の形態においては、互いに隣接する発光チップ１３を電気的に直列接続する上記導電経路の上下配線１４を構成する導体金属１９を、ｎ型ＧaＮ層(ｎ型化合物半導体層)１６側から順に、Ｔi層とＡl層とを積層した積層膜で構成している。こうすることによって、上記Ｔi層のＴiが、ｎ型化合物半導体層１６に拡散してショットキーバリアの厚さを減少させ、オーミック抵抗を下げる役割を果たす。したがって、ｎ型化合物半導体層１６と導電金属１９と間のオーミック抵抗を下げることができる。その結果、上記導電経路の電気抵抗を小さくし、本発光チップ集積デバイスの消費電力を小さくすることが可能となる。
【０１１２】
また、上記各実施の形態においては、上記導体金属１９における上記導電経路方向への長さを、１０nm以上にしている。したがって、導体金属１９を精度よく形成することができ、ｎ型化合物半導体層１６との良好なオーミック特性を得ることができ、良好な特性を示す上下配線１４を得ることが可能になる。さらに、上記導電経路方向への長さを５００nm以下にしている。したがって、活性層１７およびｐ型化合物半導体層１８への良好な埋め込み性を得ることができる。
【０１１３】
また、上記各実施の形態においては、上記発光チップ１３と上下配線１４との間には、透光性の絶縁体２４が埋め込まれている。したがって、発光チップ１３から出射された光が隣接する発光チップ１３に吸収されることがなく、本発光チップ集積デバイスの光取り出し効率を最大限に高めることができる。
【０１１４】
尚、本実施の形態においては、上記パッケージング工程において、縦６個×横６個に配列された１２個の発光チップ１３が電気的に直列接続された発光チップ集積デバイス毎に分割するようにしているが、この発明はこれに限定されるものではない。例えば、２９個以上且つ４０個以下の発光チップ１３を直列に電気接続して発光チップ集積デバイスを構成すれば、商用１００Ｖ電源でも駆動可能な発光チップ集積デバイスを１パッケージで実現可能になる。
【０１１５】
１つの発光チップ１３の定格電圧は一般的に２.５Ｖ〜３.５Ｖであるため、商用の１００Ｖ電源で駆動する場合には、２９個〜４０個の発光チップ１３を直列接続して使用可能である。但し、接続する発光チップ１３の個数が２.５Ｖ〜３.５Ｖの範囲を超える場合あるいは未満の場合には、各発光チップ１３の内部量子効率は大幅に低下してしまう。尚、このように２９個〜４０個の発光チップ１３を直列接続した発光チップ集積デバイスであっても、ＡlＮ,ＳiＣ,ＳiあるいはＧe等でなるウェハ１１の熱抵抗が小さいことから放熱性が高く、互いに隣接する発光チップ１３による光の相互吸収が数％であるため、発光チップ集積デバイスとしての発光効率は非常に高い。
【０１１６】
さらに、万が一、不良発光チップ１３があっても、不良はリークモードであるため、その他の正常な発光チップ１３に対して発光効率低下等の悪影響を及ぼすことはない。例えば、３５個の発光チップ１３を有する発光チップ集積デバイス中に不良発光チップ１３が１個ある場合でも、当該発光チップ集積デバイスの発光量の低下を２.９％程度に留めることが可能である。そして、このような光出力が低下してしまった薄型発光チップ集積デバイスは、ランク分けされて製品として用いることが可能である。したがって、本実施の形態によれば、発光チップ集積デバイスの不良率を低下させることができるのである。
【０１１７】
その他にも、上記発光チップ１３の配線接続に用いるワイヤーの本数を少なくすることが可能である。例えば、３５個の発光チップ１３を有する発光チップ集積デバイスであっても、当該３５個の発光チップ１３は直列接続されているため、必要なワイヤーは外部端子接続用に用いる２本だけで済み、既存の実装工程を大幅に短縮することができるのである。
【０１１８】
また、本実施の形態においては、複数個の発光チップ１３を有する発光チップ集積デバイスを、複数個の発光チップ１３が上記導電経路を介して直列に電気接続されてなる発光チップアレイを２列以上並列に電気接続して構成している。したがって、商用１００Ｖ電源でも駆動可能な発光チップ集積デバイスを、１パッケージで実現することが可能になるのである。
【０１１９】
発光チップ集積デバイスを商用の１００Ｖ電源で駆動する場合、２９個〜４０個の発光チップ１３が直列接続された発光チップアレイを、複数列並列に電気接続させることによって、単に２９個〜４０個の発光チップ１３が直列接続された発光チップ集積デバイスよりもさらに大型の発光チップ集積デバイスを形成可能になる。
【０１２０】
その際に、各発光チップ１３の駆動電圧が大きくばらついていても、上記発光チップアレイ毎に見た場合には、駆動電圧が平均化されてばらつきが小さくなる。したがって、各発光チップアレイに流れる電流は略同等となり、総ての上記発光チップアレイを均一に発光させることが可能になる。
【０１２１】
また、本実施の形態においては、複数個の発光チップ１３を有する発光チップ集積デバイスを、複数個の発光チップ１３が上記導電経路を介して直列に電気接続されてなる発光チップアレイが２列以上逆並列に電気接続されて構成している。したがって、交流の商用１００Ｖ電源でも駆動可能な発光チップ集積デバイスを、１パッケージで実現することが可能になる。
【０１２２】
２９個〜４０個の発光チップ１３が直列接続された発光チップアレイを交流の商用１００Ｖ電源で駆動する場合、各発光チップ１３は、順方向バイアス時のみに発光するので、逆方向にバイアスが印加されている期間は発光しない。そこで、２９個〜４０個の発光チップ１３が直列接続された発光チップアレイを、逆並列に電気接続することによって、常時何れかの発光チップアレイが発光している発光チップ集積デバイスを得ることができるのである。しかも、搭載された発光チップ１３の数を２倍にすることができる。したがって、単に２９個〜４０個の発光チップ１３が直列接続された発光チップ集積デバイスよりもさらに大型の発光チップ集積デバイスを形成可能になる。
【符号の説明】
【０１２３】
１１…ウェハ、
１２…下面配線、
１３…発光チップ、
１４…上下配線、
１５…上面配線、
１６…ｎ型化合物半導体層、
１７…活性層、
１８…ｐ型化合物半導体層、
１９…導体金属、
２０…反射層、
２１…第１拡散防止層、
２２…接合層、
２３…第２拡散防止層、
２４…絶縁体、
２５…成長基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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