(57)【要約】【課題】  チップサイズを縮小することができ、低コスト化が可能となるスイッチングトランジスタ、及びそれを用いた出力制御装置を提供する。【解決手段】  第一導電型の半導体基板１の主面上に、第二導電型の高濃度埋め込み層２を有し、エピタキシャル層３の表面に形成される第二導電型のドレイン領域９と第二導電型の高濃度埋め込み層２が第二導電型の柱状の高濃度拡散領域１１を介して電気的に接続していることにより、ドレイン端子１０が基板表面上にある縦型トランジスタを用いる。【選択図】        図１
2010050333.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体基板主面側に形成される高濃度の第二導電型の埋め込み層と、
前記半導体基板の主面上及び前記埋め込み層の上に形成される第二導電型のエピタキシャル層と、
前記エピタキシャル層の表面部に形成される第一導電型のベース領域と、
前記ベース領域内の表面部に形成される第二導電型のソース領域と、
前記埋め込み層の外周部の上方の、前記エピタキシャル層の表面部に形成される高濃度の第二導電型のドレイン領域と、
前記エピタキシャル層の上層において、前記ソース領域と前記エピタキシャル層に挟まれた前記ベース領域の上方を含む領域にゲート絶縁膜を介して形成されるゲート電極と、を備える半導体装置であって、
前記エピタキシャル層内に形成された前記ドレイン領域の下層に、第二導電型の高濃度不純物拡散層が前記埋め込み層に達する深さまで形成され、前記ドレイン領域と前記埋め込み層が電気的に接続していることを特徴とする半導体装置。
【請求項２】
前記エピタキシャル層内に形成される前記ベース領域の下層に、第一導電型の不純物拡散層が、前記ベース領域の下面から前記埋め込み層に達する深さまで形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
スイッチング電源の一次コイルに接続し、前記一次コイルを流れる電流を制御する請求項２に記載の半導体装置から構成されるスイッチングトランジスタと、
前記一次コイルを断続的に流れる電流によって誘導される電流又は電圧に基づいて、前記スイッチングトランジスタのオン・オフの時間比率を制御する制御ＩＣを備えてなる、スイッチング電源用の出力制御装置であって、
前記制御ＩＣと前記スイッチングトランジスタは、同一のアイランド上に搭載されていることを特徴とする出力制御装置。
【請求項４】
前記出力制御装置本体のグランド端子と前記アイランドが電気的に接続し、前記制御ＩＣのグランド電位が供給され、前記グランド電位は前記スイッチングトランジスタのソース端子及びドレイン端子と電気的に分離していることを特徴とする請求項３に記載の出力制御装置。
【請求項５】
前記スイッチングトランジスタと前記制御ＩＣのチップ間の距離ｄｃは、
ｅ０：真空の誘電率、
ｅｍ：制御ＩＣチップのモールド樹脂の比誘電率、
Ｓｃ：スイッチングトランジスタチップと制御ＩＣチップとが向かい合う面積、
Ｖ：スイッチングトランジスタチップでの電圧振幅、
Ｒｃ：制御ＩＣチップの制御回路インピーダンス、
ＢＷ：制御ＩＣチップの制御回路の帯域幅、
Ｖｎｃ：制御ＩＣチップの制御回路内で許されるノイズの電圧振幅、
とすると、
ｄｃ≧ｅ０・ｅｍ・Ｓｃ・（Ｖ／Ｖｎｃ）・ＢＷ・Ｒｃ
なる関係を満足することを特徴とする請求項３又は４に記載の出力制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オン・オフの時間比率が制御されることによって出力電圧又は出力電流を制御するスイッチングトランジスタと、スイッチングトランジスタによって制御された出力電圧又は出力電流に基づいて、スイッチングトランジスタのオン・オフの時間比率を制御する制御ＩＣとを備えた出力制御装置に関する。
【背景技術】
【０００２】
商用ＡＣ電源を電気・電子機器用ＤＣ電源に変換するスイッチング電源システムにおいて、１次側回路に接続されるスイッチ素子とそのスイッチ素子を制御する制御ＩＣとを備えたスイッチング電源システムが知られている。非特許文献１の１５７７頁の図１には、縦型パワーＭＯＳＦＥＴと制御回路との組み合わせによって、このようなスイッチング電源システムを構成した例が開示されている。
【０００３】
また、非特許文献２には、従来のスイッチング電源システムにおいて、制御ＩＣとスイッチングトランジスタとを、それぞれ別にパッケージングした構成が開示されている。
【０００４】
特許文献１の図５には、制御ＩＣチップとスイッチングトランジスタとを２チップ１パッケージに収めた構成を開示しているが、一般にスイッチングトランジスタは縦形トランジスタであるため、ダイボンドエリアがドレイン（コレクタ）となり、回路的に制御ＩＣのチップ裏面の電位（一般にＧＮＤ）と縦形トランジスタのドレイン（コレクタ）との間に大きな電位差が発生する。このため制御ＩＣチップの裏面とスイッチングトランジスタのダイボンドエリアとは絶縁しなければならず、制御ＩＣチップの裏面に絶縁シートを敷いてダイボンドしている。
【０００５】
また、特許文献１の図１及び図２には、制御ＩＣチップの裏面とスイッチングトランジスタのダイボンドエリアとを絶縁するため、リードフレームのアイランドを分割し、一方のアイランドに制御ＩＣチップをダイボンドし、他方のアイランドにスイッチングトランジスタをダイボンドする構成が知られている。
【０００６】
特許文献２の図１及び図２には、縦型パワーＭＯＳＦＥＴをディスクリートで作製している構成が開示されている。
【０００７】
従来型の縦型パワーＭＯＳＦＥＴの構造を図７に示す。ソース電極６及びゲート電極７は基板の表側に、ドレイン電極１０は基板の裏面にある。特許文献３には、柱状のｐ型の領域１３とｎ型のエピタキシャル領域３（ドリフト領域でもある）を交互に繰り返し配列させ、ｐ型層とｎ型層の界面に空乏層を導入することにより、ソースとドレイン間の電界を緩和させ、耐圧を向上させるスーパージャンクション構造が開示されている。
【０００８】
【特許文献１】実開昭６３−１９７３５８号公報
【特許文献２】米国特許４３７６２８６号明細書
【特許文献３】特許第３９８８２６２号明細書
【非特許文献１】Ｍａｔｓｕｓｈｉｔａ  ｅｔ  ａｌ．、「ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ」、（米国）、１９９１年７月、第３８巻、第７号、ｐ．１５７６−１５８１
【非特許文献２】「トランジスタ技術スペシャルＮｏ．２８  最新・電源回路設計技術のすべて : 3端子レギュレータから共振型スイッチング電源まで」、ＣＱ出版社、１９９１年７月、ｐ．１０６
【発明の開示】
【発明が解決しようとする課題】
【０００９】
非特許文献２に開示された構成では、制御ＩＣ、スイッチングトランジスタをそれぞれにモールド・アセンブリするため、高コストとなり、また小型化もできないという問題が生じる。
【００１０】
また、制御ＩＣとスイッチングトランジスタとの間の配線が長く、この配線のインダクタ成分の働きにより、制御ＩＣが生成するスイッチングトランジスタ駆動信号波形になまりを生じ、その結果スイッチングトランジスタが設計通りに動作せず、電源回路全体の変換効率が低下するという問題が生じる。
【００１１】
更に、制御ＩＣとスイッチングトランジスタとの間の配線が長いと、他の回路からのノイズの影響を受けやすく、制御ＩＣが生成するスイッチングトランジスタ駆動信号波形に乱れを生じさせ、その結果、スイッチングトランジスタが設計通りに動作せず、電源回路全体の変換効率が低下するという問題が生じる。更に、この配線とＧＮＤ間寄生容量の働きにより、制御ＩＣがスイッチングトランジスタ駆動信号を生成する際、配線とＧＮＤ間容量の充放電のための電流も同時に供給しなければならず、制御ＩＣから見た駆動能力が余分に必要となり、その分制御ＩＣの消費電力が増加し、チップサイズも大きくなるという問題が生じる。
【００１２】
特許文献１の図５に開示された構成では、絶縁シートが高価であり、また、制御ＩＣチップが絶縁シートを介して１００Ｖ以上の電圧振幅を持つリードフレームと容量結合するため、制御ＩＣの回路が誤動作を起こす可能性があるという問題が生じる。
【００１３】
特許文献１の図１及び図２に開示された構成では、制御ＩＣチップをダイボンドしたアイランドが回路的にＧＮＤであるのに対し、スイッチングトランジスタチップをダイボンドしたアイランドは１００Ｖ以上の電圧振幅を持つため、このアイランド間の容量結合により、制御ＩＣの回路が誤動作を起こす可能性があるという問題が生じる。誤動作を防ぐためにはアイランド間の容量を減らす必要があり、そのためにある一定以上のアイランド間の間隔が必要である。
【００１４】
一方、スイッチングトランジスタは消費電力が大きく、発熱が大きい。一方制御ＩＣは安定動作のために温度上昇を避けた方がよい。この従来技術は、スイッチングトランジスタで発生した熱を制御ＩＣに伝えにくくする効果があるが、特許文献１にはその効果を出すために必要なアイランド間隔についての記載及び示唆はなされていない。
【００１５】
また、大容量電源でスイッチングトランジスタの放熱対策が必要な場合、スイッチングトランジスタが搭載されているアイランドのみをパッケージ裏面から露出させて外部放熱板に接続する必要があり、フレーム構造が極めて複雑となり、コストも高くなる。
【００１６】
本発明の目的は、チップサイズを縮小することができ、低コスト化が可能となる出力制御装置を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するための本発明に係る半導体装置は、第一導電型の半導体基板主面側に形成される高濃度の第二導電型の埋め込み層と、前記半導体基板の主面上及び前記埋め込み層の上に形成される第二導電型のエピタキシャル層と、前記エピタキシャル層の表面部（表面及びその下側部分）に形成される第一導電型のベース領域と、前記ベース領域内の表面部（表面及びその下側部分）に形成される第二導電型のソース領域と、前記埋め込み層の外周部の上方の、前記エピタキシャル層の表面部に形成される高濃度の第二導電型のドレイン領域と、前記エピタキシャル層の上層において、前記ソース領域と前記エピタキシャル層に挟まれた前記ベース領域の上方を含む領域にゲート絶縁膜を介して形成されるゲート電極と、を備える半導体装置であって、前記エピタキシャル層内に形成された前記ドレイン領域の下層に、第二導電型の高濃度不純物拡散層が前記埋め込み層に達する深さまで形成され、前記ドレイン領域と前記埋め込み層が電気的に接続していることを第１の特徴とする。
【００１８】
本発明に係る半導体装置の上記第１の特徴構成によれば、第一導電型の半導体基板主面上に形成された第二導電体型の高濃度埋め込み層と第二導電型のドレイン領域は第二導電型の高濃度不純物拡散層を介して電気的に接続されている。これにより、ドレインを三次元的に構成し、本来裏面に構成されていたドレイン端子を半導体基板の主面上に構成することができるので、縦型のトランジスタを見かけ上横型トランジスタとして実装することができる。即ち、ドレイン端子と半導体基板裏面を電気的に分離できるため、当該トランジスタを他のＩＣと同一パッケージのアイランド上に実装できる。
【００１９】
また、本発明に係る半導体装置は、上記第１の特徴に加えて、前記エピタキシャル層内に形成される前記ベース領域の下層に、第一導電型の不純物拡散層が、前記ベース領域の下面から前記埋め込み層に達する深さまで形成されていることを第２の特徴とする。
【００２０】
本発明に係る半導体装置の上記第２の特徴構成によれば、第二導電型の高濃度埋め込み層の上層において、第二導電型のエピタキシャル層内に、柱状の第一導電型の不純物拡散層がベース領域下層に形成される。結果、第一導電型の不純物拡散層と第二導電型のエピタキシャル層の界面に空乏層が形成されるので、高電圧印加時に加わる電界が当該界面にも分散され、トランジスタの耐圧を向上させることができる。更に、当該不純物拡散層を基板に平行な方向に繰り返し配列させると、エピタキシャル層と不純物拡散層が基板と平行な方向に交互に繰り返し配列して、所謂スーパージャンクション構造をとることになる。これにより、不純物拡散層とエピタキシャル層の界面に空乏層が形成され、基板に平行な方向の電界緩和ができ、高電圧印加時に加わる電界が特定の部分に集中せず、エピタキシャル層と不純物拡散層の界面にわたって広範囲に分散させることができるので、チップ面積を大きくすることなく、トランジスタの耐圧を向上させることができる。
【００２１】
これにより、トランジスタの耐圧が向上する結果、同一サイズ、同一条件の場合において基板濃度を高くできるので、オン抵抗の低い、小面積のスイッチングトランジスタを実装することができる。
【００２２】
更に、本発明に係る出力制御装置は、スイッチング電源の一次コイルに接続し、前記一次コイルを流れる電流を制御する上記第２の特徴構成の半導体装置から構成されるスイッチングトランジスタと、前記一次コイルを断続的に流れる電流によって誘導される電流又は電圧に基づいて、前記スイッチングトランジスタのオン・オフの時間比率を制御する制御ＩＣを備えてなる、スイッチング電源用の出力制御装置であって、前記制御ＩＣと前記スイッチングトランジスタは、同一のアイランド上に搭載されていることを第３の特徴とする。
【００２３】
本発明に係る出力制御装置の上記第３の特徴構成によれば、上記第２の特徴構成の半導体装置から構成されるスイッチングトランジスタは、ドレイン端子がチップ表面にあるので、同一フレーム上に、かつ別々のアイランドに分割することなく、スイッチングトランジスタと制御ＩＣをダイボンドすることができる。勿論、制御ＩＣチップの裏面とスイッチングトランジスタのダイボンドエリアを絶縁する必要もない。
【００２４】
更に、上記のドレイン端子をチップ表面に出したスイッチングトランジスタはスーパージャンクション構造のＭＯＳＦＥＴにより構成されるため、オン抵抗が低い。従って、制御ＩＣに設けられた出力トランジスタの小型化が可能になり、チップサイズを縮小することができ、低コスト化が可能になる。
【００２５】
また、本発明に係る出力制御装置は、上記第３の特徴に加えて、前記出力制御装置本体のグランド端子と前記アイランドが電気的に接続し、前記制御ＩＣのグランド電位が供給され、前記グランド電位は前記スイッチングトランジスタのソース端子及びドレイン端子と電気的に分離していることを第４の特徴とする。
【００２６】
本発明に係る出力制御装置の上記第４の特徴構成によれば、制御ＩＣとスイッチングトランジスタを搭載したアイランドから制御ＩＣのグランド電位が供給され、制御ＩＣのグランド電位は前記スイッチングトランジスタのソース端子及びドレイン端子と電気的に分離されている。このため、スイッチングトランジスタのソース電流を制御ＩＣチップのグランド電流から分離することができるので、スイッチングトランジスタから制御ＩＣチップへのグランドを経由したノイズの回り込みを軽減することができる。
【００２７】
また、本発明に係る出力制御装置は、上記第３又は第４の特徴に加えて、スイッチングトランジスタと制御ＩＣのチップ間の距離ｄｃが、ｅ０を真空の誘電率、ｅｍを制御ＩＣチップのモールド樹脂の比誘電率、Ｓｃをスイッチングトランジスタチップと制御ＩＣチップとが向かい合う面積、Ｖをスイッチングトランジスタチップでの電圧振幅、Ｒｃを制御ＩＣチップの制御回路インピーダンス、ＢＷを制御ＩＣチップの制御回路の帯域幅、Ｖｎｃを制御ＩＣチップの制御回路内で許されるノイズの電圧振幅とすると、下記の数１で表される関係を満足することを第５の特徴とする。
【００２８】
制御ＩＣチップの制御回路内で許されるノイズの電圧振幅Ｖｎｃは、スイッチングトランジスタチップと制御ＩＣチップ間の寄生容量をＣとすると、下記の数２を満足する必要がある。数２の右辺は、スイッチングトランジスタチップでの電圧振幅Ｖにより、チップ間の寄生容量Ｃを介して制御ＩＣチップに誘導される電圧を表している。
【００２９】
［数１］
ｄｃ≧ｅ０・ｅｍ・Ｓｃ・（Ｖ／Ｖｎｃ）・ＢＷ・Ｒｃ
［数２］
Ｖｎｃ≧（Ｃ・ＢＷ・Ｒｃ）・Ｖ
【００３０】
ここで、チップ間の寄生容量Ｃは、Ｃ＝ｅ０・ｅｍ・Ｓｃ／ｄｃで表されるから、上式を数２に代入して整理すると数１が得られる。
【００３１】
数１を満足するほどにスイッチングトランジスタと制御ＩＣのチップ間の距離を離すことにより、スイッチングトランジスタチップからのスイッチングノイズの制御ＩＣチップへの伝達を低減することができる。
【発明の効果】
【００３２】
以上詳細に説明したように、本発明に係る半導体装置はドレイン端子が基板表面にあるので、スイッチングトランジスタとして用いる場合、制御ＩＣチップとスイッチングトランジスタチップとを同一のアイランドに搭載することができる。更に、スーパージャンクション構造を用いた為、オン抵抗を低くできるので、チップサイズの小型化が可能になる。更に、裏面がグランドである制御ＩＣチップとスイッチングトランジスタチップとを、同電位で、同一アイランド上に搭載することができるので、絶縁シートやアイランドの特別な加工を必要とせず、低コスト化が可能になる。更に、制御ＩＣチップとスイッチングトランジスタチップを搭載したアイランドを共通のグランド端子に繋ぐことにより、スイッチングトランジスタの基板電位の固定及び、制御ＩＣへのノイズ回り込みの低減効果を期待することができる。
【００３３】
本発明に係る出力制御装置は、以上のように、スイッチングトランジスタと制御ＩＣを別チップで構成し、出来るだけ微細化したプロセスで製造することが望ましい制御ＩＣチップと、デザインルールが大きいスイッチングトランジスタチップとを、夫々最適なプロセスを用いて作製できるので、１チップ構成と比較して、プロセスコストを低減できるという効果を奏する。また、スイッチングトランジスタと制御ＩＣを１パッケージで構成しているので、２パッケージ構成と比較して、小型化、低コスト化することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３４】
以下において、本発明に係る半導体装置及び出力制御装置の実施形態につき、図面を参照して説明する。
【００３５】
＜第一実施形態＞
図１は、本発明の第１実施形態に係る半導体装置の構成を模式的に示す断面図である。尚、以下の各断面構造図は、模式的に図示されたものであり、図面上の寸法比と実際の寸法比は必ずしも一致するものではない。高抵抗のｐ型の半導体基板１の主面側に、高濃度低抵抗のｎ＋型の埋め込み層２が形成され、その上層にｎ型のエピタキシャル層３が形成されている。エピタキシャル層３の表面部にｐ型のベース領域４が、選択的（基板と平行な方向に周期的、かつ、平面ストライプ形状）に、イオン注入により導入されたｐ型不純物の熱拡散により形成され、更にベース領域４の内部にｎ＋型のソース領域５が、選択的（基板と平行な方向に周期的、かつ、平面ストライプ形状）に、イオン注入により導入されたｎ型不純物の熱拡散により形成されている。ソース領域５はソース電極６と電気的に接続している。ソース領域５とエピタキシャル層３に挟まれたベース領域４の上方に、ゲート電極７が、ゲート絶縁膜８を介して平面ストライプ形状に形成されている。埋め込み層２の外周部の上方、エピタキシャル層３の表面部に、ｎ＋型の高濃度低抵抗のドレイン領域９がイオン注入により導入されたｎ型不純物の熱拡散により形成され、ドレイン領域９は、半導体基板１の主面側に形成されたドレイン電極１０と電気的に接続している。ドレイン領域９の下層に、ｎ＋型の柱状の高濃度拡散領域１１が形成され、ドレイン領域９と埋め込み層２間を電気的に接続している。尚、本実施形態ではソース電極６とチャネル領域が同電位になるように、ベース領域４の中央部にｐ＋型の高濃度拡散領域１５がイオン注入により形成され、ソース電極６と電気的に接続している。
【００３６】
この構造により、従来、基板の裏面に形成されていたドレイン端子及びドレイン領域を基板の表側に形成することができる為、上記の半導体装置を出力制御用のスイッチングトランジスタとして用いる場合、図２に示されるように、同一フレーム３０上に、かつ別々のアイランドに分割することなく、スイッチングトランジスタ２３と制御回路２８をダイボンドすることができる。
【００３７】
更に、ｐ型のベース領域４の下層には、ｐ型の柱状の不純物拡散領域１３が、ベース領域４の下面から埋め込み層２の深さまで形成されている。この結果、当該ｐ型で柱状の不純物拡散領域１３とｎ型のエピタキシャル層３が基板と並行方向に交互に、周期的に配列してスーパージャンクション構造をとっている。
【００３８】
この構造により、高電圧印加時に加わる電界が特定の部分に集中せず、ｎ型のエピタキシャル層３とｐ型の不純物拡散領域１３の界面方向にも電界を分散させることができるので、チップ面積を大きくすることなく、トランジスタの耐圧を向上させることができる。
【００３９】
上記第１実施形態に係る半導体装置は、以下の様にして作製することができる。図３と図４は実施例１に係る半導体装置の製造方法の説明図である。以下、図３と図４に沿って説明する。
【００４０】
まず、ｐ型のシリコン基板１を準備し（図３（ａ））、基板１上にフォトレジスト１４のマスクパターンを形成し、ｎ型不純物イオンの注入を行い、埋め込み層２を形成する（図３（ｂ））。ここで、埋め込み層２は、リンイオンを５０ｋｅＶの加速エネルギーで、ドーズ量３×１０１５ｃｍ−２でイオン注入することにより作製できる。次に、フォトレジスト１４を除去し、ｎ型層をエピタキシャル成長させた後（図３（ｃ））、夫々異なるマスクパターンを用いて、ｐ型とｎ型イオン不純物の注入を行う（図３（ｄ））。ここで、ｐ型領域はホウ素イオンを５０ｋｅＶの加速エネルギーで、ドーズ量５×１０１１ｃｍ−２でイオン注入することにより、ｎ型領域はリンイオンを５０ｋｅＶの加速エネルギーで、ドーズ量３×１０１５ｃｍ−２でイオン注入することにより、夫々作製できる。
【００４１】
更に、フォトレジストを取り除き、ｎ型層をエピタキシャル成長させると図３（ｅ）の様になる。
【００４２】
次に、ｐ型とｎ型不純物イオンの注入を再度行ってから（図４（ａ））、ｎ型層をエピタキシャル成長させる。このように、エピタキシャル成長とイオン注入を所定の膜厚に達するまで繰り返し行うと図４（ｂ）の様になる。その後熱処理を行い、注入されたイオンを熱拡散させると、イオン注入領域同士が繋がり、柱状のｎ＋型の高濃度不純物拡散領域１１、ｐ型の不純物拡散領域１３が形成される。ｎ＋型の高濃度不純物拡散領域１１は埋め込み層２と電気的に接続される（図４（ｃ））。
【００４３】
次に、ｐ型のベース領域４、ｎ＋型のドレイン領域９を夫々、ｐ型とｎ型のイオン不純物を注入し形成する。更に、ゲート絶縁膜８をベース領域４の上方を含む領域にエピタキシャル層３とベース領域４を跨るように形成し、その上に例えばポリシリコン等で構成される導電性材料膜を成膜後、パターニング処理してゲート電極７を形成する。次に、ベース領域４内にｎ型の不純物イオンを注入し、ｎ＋型のソース領域５を形成する。ここで、本実施形態のように、ベース領域４内に更にｐ＋型の高濃度拡散領域１５を形成しても良い。その後、ＣＶＤ法によって全面に層間絶縁膜１２を堆積させた後、ソース領域５の上面、及びドレイン領域９の上面を含む領域を開口し、導電性材料膜を成膜し、パターニング処理を行ってソース電極６、ドレイン電極１０を夫々形成する（図４（ｄ））。
【００４４】
上記の製造工程により、ベース領域４間の間隔が２５μｍ、ｎ型エピタキシャル層３の厚さが５５μｍ、濃度が５×１０１４ｃｍ−３で、埋め込み層２の濃度が１×１０１９ｃｍ−３、ｎ＋型高濃度拡散領域１１の濃度が１×１０１９ｃｍ−３、ｐ型の拡散領域１３の濃度が
５×１０１４ｃｍ−３で、８００ボルトの耐圧を持つパワーＭＯＳＦＥＴを作製することができる。
【００４５】
＜第二実施形態＞
次に、本発明の第２実施形態に係る出力制御装置の構成を説明する。第２実施形態は、第１実施形態に係る半導体装置から構成されるスイッチングトランジスタを用いた出力制御装置であり、例えばＡＣ／ＤＣ電源装置に搭載できる。図５は、本発明の出力制御装置２０を搭載したＡＣ／ＤＣ電源装置を模式的に示す回路図である。交流電圧Ｖｉｎは整流ブリッジ２１で整流され、一次側の電解コンデンサ２２で平滑され、スイッチングトランジスタ２３により高周波の交流に変換された後、高周波トランスを介して、一次電源側の一次コイル２４から二次電源側の二次コイル２５へ、出力電圧が変換されて伝達される。二次側に伝達された交流電圧は、二次側のダイオード２６、電解コンデンサ２７により整流、平滑され直流電圧Ｖｏｕｔとなって電源負荷へと供給される。制御回路２８は、二次側に出力される直流電圧Ｖｏｕｔの電圧レベルに応じて、当該電圧レベルが一定の範囲内に安定するように、制御信号をスイッチングトランジスタ２３のゲート端子に入力し、オン・オフの時間比率を調整する。
【００４６】
本発明の出力制御装置２０は第１実施形態に係る半導体装置を用いることにより、スイッチングトランジスタ２３と制御回路２８を同一のフレーム３０上に、別々のアイランドに分離することなくダイボンドでき、小型化が図られている。制御回路２８のグランド電位は出力制御装置本体のアイランド上のグランド端子２９から供給され、スイッチングトランジスタのソース端子及びドレイン端子と電気的に分離されている。これにより、スイッチングトランジスタ２３のソース電流は制御回路２８のグランド電流と分離されているので、スイッチングトランジスタ２３から制御回路２８へのグランドを経由したノイズの回り込みが軽減できる。
【００４７】
尚、第２実施形態においては、一般的なスイッチング型ＡＣ／ＤＣ電源装置において、本発明の出力制御装置を用いた構成を例示しているが、本発明はこれに限定されるものではない。スイッチング電源の一次コイルに接続し、前記一次コイルを流れる電流を制御する、本発明の半導体装置から構成されるスイッチングトランジスタと、一次コイルを断続的に流れる電流によって誘導された出力電流又は出力電圧に基づいて、スイッチングトランジスタのオン・オフの時間比率をフィードバック制御する制御回路を備える電源回路であれば、当該スイッチングトランジスタと制御回路を同一のアイランド上に搭載することができるので、本発明の出力制御装置の効果を享受することができる。具体的には、ＡＣ／ＤＣ電源装置に加えて、ＤＣ／ＤＣコンバータ、及びＬＥＤバックライト回路装置等にも本発明を適用可能である。
【００４８】
＜別実施形態＞
図６は、本発明の別実施形態に係る半導体装置の構成を模式的に示す断面図である。第１実施形態の構成と比較すると、第１実施形態において、エピタキシャル層３内に、ｐ型のベース領域４の下層に形成されていたｐ型の柱状の不純物拡散領域１３が本実施形態においては形成されない。しかしながら、柱状のｎ＋型の高濃度拡散領域１１を有することにより、ドレイン領域９と埋め込み層２間は電気的に接続されているので、ドレイン端子及びドレイン領域を基板の表面に形成することができる。この為、本実施形態の半導体装置を出力制御用のスイッチングトランジスタとして用いる場合、図２に示されるように、同一フレーム３０上に、かつ別々のアイランドに分割することなく、スイッチングトランジスタ２３と制御回路２８をダイボンドすることができる。本実施形態の半導体装置の製造方法は、図３（ｄ）及び図４（ａ）において、ｐ型のイオン不純物の注入を行わず、ｎ型イオン不純物のみの注入を行えばよい。
【産業上の利用可能性】
【００４９】
本発明は、スイッチング電源回路に利用可能であり、回路の実装面積の小型化、低コスト化に貢献できる。
【図面の簡単な説明】
【００５０】
【図１】本発明の半導体装置の構成を模式的に示す断面図。
【図２】本発明に係る半導体装置から構成されるスイッチングトランジスタと制御ＩＣを同一のアイランド内に実装した構成を示す図。
【図３】本発明に係る半導体装置の製造方法を示す図。
【図４】本発明に係る半導体装置の製造方法を示す図。
【図５】本発明に係る出力制御装置を用いたＡＣ／ＤＣ電源装置を模式的に示す回路図。
【図６】本発明の別実施形態に係る半導体装置の構成を模式的に示す断面図。
【図７】従来のスーパージャンクション構造を有する縦型パワーＭＯＳＦＥＴの断面図。
【符号の説明】
【００５１】
１：  ｐ型半導体基板
２：  ｎ＋型の埋め込み層
３：  ｎ型エピタキシャル層
４：  ｐ型ベース領域
５：  ｎ＋型ソース領域
６：  ソース電極
７：  ゲート電極
８：  ゲート絶縁膜
９：  ｎ＋型ドレイン領域
１０：  ドレイン電極
１１：  ｎ＋型の高濃度拡散領域
１２：  層間絶縁膜
１３：  ｐ型拡散層
１４：  レジスト膜
１５：  ｐ＋型の高濃度拡散領域
２０：  出力制御装置
２１：  整流ブリッジ
２２、２７：  電解コンデンサ
２３：  スイッチングトランジスタ
２４：  一次コイル
２５：  二次コイル
２６：  ダイオード
２８：  制御回路
２９：  グランド端子
３０：  フレーム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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