(57)【要約】【課題】ＦＰＧＡピンをそれに対応する周辺回路ピンに最短距離で配線接続するレイアウト。【解決手段】ピンアサインされていないＦＰＧＡ３と、ピンアサインされている周辺回路であるメモリ５との回路設計を行うステップと、上記ＦＰＧＡ３とメモリ５とを回路設計に従い基板１上にレイアウトするステップと、上記レイアウト後、ＦＰＧＡピン３４，３５，４０，４１のうち、ピン４０に対して、それに対応するメモリ５のアドレスピン５１に最短配線距離で接続するピンにアサインするステップと、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
プログラマブル論理回路と、周辺回路と、を基板上に実装すると共に、それら両回路を、互いのピン同士で接続するための基板設計方法において、
ＦＰＧＡ等のプログラマブル論理回路設計を行うステップと、
プログラマブル論理回路とその周辺回路との回路設計を行うステップと、
上記プログラマブル論理回路と上記周辺回路とを上記回路設計に従い基板上にレイアウトするステップと、
上記レイアウトされている上記プログラマブル論理回路が有する複数のピンのうち、上記レイアウトされている周辺回路の特定ピンに最短配線距離で接続できる位置にあるピンを、上記特定ピンに対して回路設計上対応するプログラマブル論理回路のピンにアサインするステップと、
を含むことを特徴とする基板設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ユーザーがプログラミングすることができるＦＰＧＡ等のプログラマブル論理回路や、その周辺回路であるメモリ等を基板上に実装する場合において、効率的に基板設計を行う方法に関するものであり、より詳しくは、ＦＰＧＡ等のプログラマブル論理回路と周辺回路とのアドレスピンやデータピン等を基板設計の効率化を図るように接続することに関するものである。
【背景技術】
【０００２】
図３を参照して、プログラマブル論理回路の１例であるＦＰＧＡをその周辺回路であるメモリと共に基板上に実装する例を説明すると、１は基板であり、この基板１上にはＦＰＧＡ３とメモリ５とが実装されている。ＦＰＧＡは、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array）であり、ＬＵＴ（ルックアップテーブル）とフリップフロップとで構成される基本セルを縦横配列し、ＬＵＴを書き換えることにより内部の論理ブロックを変更することができるようになっている。こうしたＦＰＧＡは、論理ブロックを記述する回路ブロック情報をこれらに読み込ませることで、論理ブロックと、論理ブロック間の結線とを自由に構成することで、任意の回路ブロックにコンフィグレーションすることができる。本明細書でＦＰＧＡは、ＰＬＤやこれらと同様の機能を有する半導体装置を総称してＦＰＧＡと呼ぶことにする。
【０００３】
ＦＰＧＡ３は、入出力ブロック３１、３２、入出力ブロック３１，３２間の論理ブロック３３を有する。もちろん、上記ブロック構成は単なる例であり、論理ブロックは、外部から与えられる回路ブロック情報に基づいて所望の回路ブロックが構築される。例えば、ＣＰＵ、ＲＡＭ、ＲＯＭ、その他の論理回路等に構成される。ＦＰＧＡ３は、外部端子として電源ピン、グランドピン、入出力ピンの他、コンフィグレーション端子として、クロック入力端子であるＣＣＬＫピン、データ入力端子であるＤＩＮピン、その他のコンフィグレーションピン、等を備えている。ピン配置は図面の簡素化のためＤＩＰパッケージにて記載したが、ＱＦＰ型やＢＧＡ型のパッケージが一般的である。そして、このＦＰＧＡ３では、数ビット構成のアドレスピン３４と、数ビット構成のデータピン３５を有する。このＦＰＧＡ３は、基板１に実装するに際してピンレイアウトされている。
【０００４】
ＦＰＧＡ３は電源を投入した時に、外部に接続されたＥＰＲＯＭやＥＥＰＲＯＭ等のコンフィグレーションメモリを経由して回路ブロック情報を内部ＲＡＭに書き込み、ＲＡＭに書き込まれた回路ブロック情報に基づいて上記論理ブロック３３を構成する。
【０００５】
一方、メモリ５は、例えば、ＲＡＭであれば、外部入力として電源ピン、行アドレスストローブピン、列アドレスストローブピン、複数本のアドレスピン、ライトイネーブルピン、アウトイネーブルピン、データ入力ピン、データ出力ピン等を有し、これらによって動作のモードが決定され、データの入出力を行う。メモリ５の内部ブロックは、例えば、ＲＡＭであれば、主としてメモリセルマトリクス、アドレス判定ブロック、行アドレス指定ブロック、列アドレス指定ブロック、リード／ライトコントロールブロック、入力データバッファブロック、出力データバッファブロックから構成される。図中では簡略化のため、メモリ５のアドレスピン５１、データ入出力のデータピン５２が示される。
【０００６】
そしてＦＰＧＡ３のアドレスピン３４と、データピン３５と、メモリ５のアドレスピン５１と、データピン５２は、いずれもアサインされて配置位置が固定されている。これらＦＰＧＡ３のアドレスピン３４と、メモリ５のアドレスピン５１とは、アドレスバスＡＤＤで接続される。ＦＰＧＡ３のデータピン３５と、メモリ５のデータピン５２は、データバスＤＴＡで接続される。
【０００７】
図４を参照して以上の構成になる基板１の設計方法を説明すると、ステップｎ１１で、ＦＰＧＡ３を設計する。この設計は、上記入出力ブロック３１，３２、論理ブロック３３である。論理ブロック３３は、外部から与えられる回路ブロック情報に基づいて所望のブロックが構築される。例えば、ＣＰＵ、ＲＡＭ、ＲＯＭ、その他の論理ブロック等に構成される。ステップｎ１２で、ＦＰＧＡ３の各ピンに対するレイアウトが行われる。このＦＰＧＡ３のピンレイアウトは、電源ピン、グランドピン、入出力ピンの他、アドレスピン３４、データピン３５等に対するものである。
【０００８】
次に、ステップｎ１３では、ステップｎ１１、ｎ１２で設計した基板１に対するシミュレーションが行われ、設計通りであれば、ステップｎ１４でＦＰＧＡ３の設計が完了する。
【０００９】
そして、ステップｎ１５ではＦＰＧＡ３とメモリ５とを含む回路設計が行われる。
【００１０】
この回路設計の後、ステップｎ１６の基板レイアウトで、図３で示すように、ＦＰＧＡ３のアドレスピン３４は基板１上においてＦＰＧＡ３のｙ方向一方の側面３６に、また、データピン３５は、同ＦＰＧＡ３のｙ方向他方の側面３７にピンアサインされる。また、メモリ５のアドレスピン５１は基板１上においてメモリ５のｘ方向一方の側面５３に、また、データピン５２は、同メモリ５のｙ方向他方の側面５４にピンアサインされている。そして、ＦＰＧＡ３のアドレスピン３４と、メモリ５のアドレスピン５１とは、アドレスバスＡＤＤで接続される。ＦＰＧＡ３のデータピン３５と、メモリ５のデータピン５２は、データバスＤＴＡで接続される。
【００１１】
しかしながら、上記基板設計では、ＦＰＧＡ３のアドレスピン３４と、メモリ５のアドレスピン５１とを基板１上で接続するバス配線の接続距離が長いので、回路動作の信頼性向上の観点からは、より短いバス配線距離とすることが望まれる。もちろん、上記基板設計例以外で、ＦＰＧＡ３の他のピンとメモリ５を含むその周辺回路の他のピンとの基板上におけるバス配線距離を短くすることも望ましい。
【００１２】
以上はＦＰＧＡ３とメモリ５それぞれのアドレスピン３４，５１間のアドレスバスＡＤＤの配線長さが課題となっている、ＦＰＧＡ３のデータピン３５と、メモリ５のデータピン５２とを接続するデータバスＤＴＡのバス配線距離が長くなるような場合も同様の課題が発生することとなる。
【００１３】
また、上記以外のピンにおいても、同様の課題が発生する可能性がある。
【特許文献１】特許３６６０２１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
したがって、本発明においては、基板上におけるＦＰＧＡ等のプログラマブル論理回路とその周辺回路との相互配置関係にかかわらず、互いのピン同士を結ぶバス等の配線距離を最短とすることを可能とすることである。
【課題を解決するための手段】
【００１５】
本発明にかかる基板設計方法は、プログラマブル論理回路と、周辺回路と、を基板上に実装すると共に、それら両回路を、互いのピン同士で接続するための基板設計方法において、ＦＰＧＡ等のプログラマブル論理回路設計を行うステップと、プログラマブル論理回路とその周辺回路との回路設計を行うステップと、上記プログラマブル論理回路と上記周辺回路とを上記回路設計に従い基板上にレイアウトするステップと、上記レイアウトされている上記プログラマブル論理回路が有する複数のピンのうち、上記レイアウトされている周辺回路の特定ピンに最短配線距離で接続できる位置にあるピンを、上記特定ピンに対して回路設計上対応するプログラマブル論理回路のピンにアサインするステップと、を含むことを特徴とするものである。
【００１６】
上記周辺回路の特定ピンは、アドレスピンに何等限定されず、他のピンでもよいことはもちろんである。
【００１７】
上記最短配線とは、基板上での２箇所のピンを直接、直線で結ぶ配線に限定されるものではなく、最短と考えられる基板上の２箇所間の配線でよい。
【００１８】
上記ピンアサインは、基板設計ツールで自動的に行うことが好ましい。
【００１９】
本発明では、ＦＰＧＡ等のプログラマブル論理回路設計と、プログラマブル論理回路とその周辺回路との回路設計とを行った後で、プログラマブル論理回路とその周辺回路とを基板上にレイアウトし、このレイアウトの後で、プログラマブル論理回路ピンをそれに対応する周辺回路ピンに接続するためのピンアサインを行うようになっているから、基板上にプログラマブル論理回路と周辺回路とが配置されており、かつ、周辺回路側のピンレイアウトが固定されていても、プログラマブル論理回路の例えばアドレスピンをそれに対応する周辺回路のアドレスピンに最短距離で配線接続することができるようになる。
【発明の効果】
【００２０】
本発明によれば、プログラマブル論理回路のピンをそれに対応する周辺回路の特定ピンに最短距離で配線接続することができる。
【発明を実施するための最良の形態】
【００２１】
以下、添付した図面を参照して、本発明の実施の形態に係る基板設計方法を説明する。図１は実施の形態による基板設計方法により設計した基板を示し、図２は、実施の形態の基板設計方法のフローチャートを示す。図１において、図３と対応する部分には同一の符号を付している。
【００２２】
図１を参照して、１は、各種回路が実装される基板、３はプログラマブル論理回路の１例であるＦＰＧＡ、５はＲＡＭ等のメモリである。ＦＰＧＡ３は、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）型のパッケージを有し、その四周にピン３４，３５，４０，４１が配置されて、基板１上に表面実装される電子部品である。図１で示すように、ＦＰＧＡ３は、それらピン３４，３５，４０，４１のうち、ピン４０がアドレスピンとなる。また、ピン３４、４１はメモリ５以外の図示略の電子部品のピン等に接続されてもよい。さらに、ピン３５は、図３と同様にデータピンである。すなわち、ＦＰＧＡ３のピン４０は基板１上においてＦＰＧＡ３のｘ方向一方の側面３８にレイアウトされている。このレイアウトは、図３とは相違しており、ＦＰＧＡ３のアドレスピン４０は、メモリ５のアドレスピン５１と、基板１上においてｘ方向で最短距離で相対向した状態にレイアウトされ、アドレスバスＡＤＤで接続されている。
【００２３】
なお、ＦＰＧＡ３のピン３５は、メモリ５のピン５２にデータピンとして、データバスＤＴＡで接続されている。
【００２４】
以上、図１の基板１においては、ＦＰＧＡ３のアドレスピン４０とメモリ５のアドレスピン５１との間のアドレスバスＡＤＤの配線長は、図３のＦＰＧＡ３のアドレスピン３４と、メモリ５のアドレスピン５１との間のアドレスバスＡＤＤの配線長よりも短く、最短になっている。
【００２５】
上記基板１上にＦＰＧＡ３、メモリ５を実装する装置を制御するコンピュータに基板レイアウト、ピンレイアウトに必要なツールソフトがダウンロードされる。
【００２６】
図２のフローチャートを参照して実施の形態の基板設計方法を説明すると、ステップｎ１でＦＰＧＡ３を設計する。これはステップｎ１１と同様である。ステップｎ２で回路設計する。ステップｎ３で基板レイアウトする。そして、ステップｎ４でＦＰＧＡピンレイアウトする。図４のフローチャートでは、ステップｎ１１のＦＰＧＡ設計と、ステップｎ１５の回路設計との間に、ＦＰＧＡピンレイアウトがあったが、実施の形態では、このＦＰＧＡピンレイアウトをステップｎ２の回路設計、ステップｎ３の基板レイアウトの後とした。
【００２７】
すなわち、ステップｎ１，ｎ２で、ＦＰＧＡ３の設計と、ＦＰＧＡ３とその周辺回路であるメモリ５との回路設計を行うようにしている。そして、ステップｎ３で、基板レイアウト（自動配置配線）を行う。この基板レイアウト情報には、例えば、基板の構成、基板上の配線位置、基板上の部品配置、等である。この基板レイアウトでは、ＦＰＧＡ３と、メモリ５とを上記回路設計に従い基板１上にレイアウトする。
【００２８】
次に、ステップｎ４のＦＰＧＡピンレイアウトでは、ＦＰＧＡ３のピン３４，３５，４０，４１のうち、メモリ５のアドレスピンであるピン５１にｘ方向で相対向するＦＰＧＡ３側のピン４０をアドレスピンとするように、ＦＰＧＡ３に対するピンアサインを行う。なお、ＦＰＧＡピンレイアウトの情報には、端子名、ピン番号、Ｉ／Ｏ属性、バンク、接続先ピン番号、接続先端子名等、がある。
【００２９】
実施の形態では、メモリ５のアドレスピン５１が、基板１上においてｘ方向でＦＰＧＡ３のピン４０とｘ方向で相対向しているというピンレイアウト情報を入力し、ＦＰＧＡ３のピン４０をアドレスピンとし、メモリ５のアドレスピン５１に対して最短配線のアドレスバスＡＤＤで接続している。この接続は、自動接続ツールで自動的に行われることが好ましい。このツールには、上記を実施するソフトウエアがダウンロードされる。
【００３０】
また、ＦＰＧＡ３のピン３４，３５，４０，４１のうち、ｙ方向一方の面３７のピン３５は図３と同様にデータピンとされる。ＦＰＧＡ３のピン３４，３５，４０，４１のうち、ｘ方向他方の面３９に配列のピン４１と、ｙ方向他方の面３６に配置のピン３４とには、図１上ではどこのピンも接続されない。なお、ステップｎ４のＦＰＧＡピンレイアウト後、ステップｎ５でシミュレーションが行われ、ステップｎ６で基板の設計完了となる。
【００３１】
以上により、実施の形態では、ＦＰＧＡ３の設計と、ＦＰＧＡ３とその周辺回路であるメモリ５との回路設計とを行った後で、ＦＰＧＡ３とメモリ５とを基板１上にレイアウトし、このレイアウトの後で、ＦＰＧＡ３のピン３４，３５，４０，４１のうち、ピン４０をそれに対応するメモリ５のアドレスピン５１に接続するためのアドレスピンとするピンアサインを行うようになっているから、基板１上にＦＰＧＡ３とメモリ５とが配置されており、かつ、メモリ５のピンレイアウトが固定されていても、ＦＰＧＡ３の複数のピン３４，３５，４０，４１のうち、回路配線上で最短で最も効率化できるピン４０をアドレスピンして、それに対応するメモリ５のアドレスピン５１に最短距離で配線接続することができるようになる。
【図面の簡単な説明】
【００３２】
【図１】図１は実施の形態による基板設計方法により設計した基板を示す図である。
【図２】図２は実施の形態の基板設計方法のフローチャートを示す図である。
【図３】図３はＦＰＧＡをその周辺回路であるメモリと共に基板上に実装する例を示す図である。
【図４】図４は図３の基板を設計するフローチャートを示す図である。
【符号の説明】
【００３３】
１  基板
３  ＦＰＧＡ
３４，３５，４０，４１  ＦＰＧＡピン
５  メモリ
５１，５２  メモリピン
【図１】
2010079357.tif 000003
【図２】
2010079357.tif 000004
【図３】
2010079357.tif 000005
【図４】
2010079357.tif 000006