(57)【要約】      （修正有）【課題】プロセスバラツキによる利得変動を抑制することができるリファレンス電圧発生回路及びバイアス回路を得る。【解決手段】Ｆ１〜Ｆ３はデプレションモードＦＥＴ、Ｔｒ１〜Ｔｒ４はＨＢＴ、Ｒ１〜Ｒ６は抵抗、Ｖｃｂは電源端子、Ｖｅｎはイネーブル端子、Ｖｒｅｆはリファレンス電圧端子である。閾値電圧補償回路は、Ｆ３，Ｒ５，Ｒ６，Ｔｒ４を有する。デプレションモードＦＥＴの閾値電圧Ｖｔｈが深い場合、閾値電圧補償回路の引き抜き電流Ｉ１が増加する。従って、Ｔｒ１、Ｒ３を流れる電流が減少するので、Ｔｒ１のコレクタ端の電圧上昇を抑制することができる。【選択図】図１
2010124408.tif 000002
【特許請求の範囲】
【請求項１】
ゲートがイネーブル端子に接続され、ドレインが電源端子に接続された第１のデプレションモードＦＥＴと、
ドレインが前記第１のデプレションモードＦＥＴのソースに接続された第２のデプレションモードＦＥＴと、
一端が前記第２のデプレションモードＦＥＴのソースに接続され、他端が前記第２のデプレションモードＦＥＴのゲートに接続された第１の抵抗と、
コレクタが前記第１の抵抗の他端に接続された第１のバイポーラトランジスタと、
一端が前記第１のバイポーラトランジスタのエミッタに接続され、他端が接地された第２の抵抗と、
コレクタが前記第１のデプレションモードＦＥＴのソースに接続され、ベースが前記第２のデプレションモードＦＥＴのソースに接続された第２のバイポーラトランジスタと、
ベース及びコレクタが前記第１のバイポーラトランジスタのベース及び前記第２のバイポーラトランジスタのエミッタに接続された第３のバイポーラトランジスタと、
一端が前記第３のバイポーラトランジスタのエミッタに接続され、他端が接地された第３の抵抗と、
ドレインが前記第１の抵抗の他端及び前記第１のバイポーラトランジスタのコレクタに接続された第３のデプレションモードＦＥＴと、
ベース及びコレクタが前記第３のデプレションモードＦＥＴのゲート及びソースに接続され、エミッタが接地された第４のバイポーラトランジスタとを備え、
前記第２のデプレションモードＦＥＴのソース電圧をリファレンス電圧として出力することを特徴とするリファレンス電圧発生回路。
【請求項２】
ゲートがイネーブル端子に接続され、ドレインが電源端子に接続された第１のデプレションモードＦＥＴと、
ドレインが前記第１のデプレションモードＦＥＴのソースに接続された第２のデプレションモードＦＥＴと、
一端が前記第２のデプレションモードＦＥＴのソースに接続され、他端が前記第２のデプレションモードＦＥＴのゲートに接続された第１の抵抗と、
コレクタが前記第１の抵抗の他端に接続された第１のバイポーラトランジスタと、
一端が前記第１のバイポーラトランジスタのエミッタに接続され、他端が接地された第２の抵抗と、
ドレインが電源端子に接続され、ゲートが前記第２のデプレションモードＦＥＴのソースに接続された第３のデプレションモードＦＥＴと、
ベース及びコレクタが前記第１のバイポーラトランジスタのベース及び前記第３のデプレションモードＦＥＴのソースに接続された第２のバイポーラトランジスタと、
一端が前記第２のバイポーラトランジスタのエミッタに接続され、他端が接地された第３の抵抗と、
ドレインが前記第１の抵抗の他端及び前記第１のバイポーラトランジスタのコレクタに接続された第４のデプレションモードＦＥＴと、
ベース及びコレクタが前記第４のデプレションモードＦＥＴのゲート及びソースに接続され、エミッタが接地された第３のバイポーラトランジスタとを備え、
前記第２のデプレションモードＦＥＴのソース電圧をリファレンス電圧として出力することを特徴とするリファレンス電圧発生回路。
【請求項３】
ゲートがイネーブル端子に接続され、ドレインが電源端子に接続された第１のデプレションモードＦＥＴと、
ドレインが前記第１のデプレションモードＦＥＴのソースに接続され、ゲートがリファレンス電圧端子に接続された第２のデプレションモードＦＥＴと、
アノードが前記第２のデプレションモードＦＥＴのソースに接続されたダイオードと、
コレクタが前記第２のデプレションモードＦＥＴのゲートに接続され、ベースが前記ダイオードのカソードに接続され、エミッタが接地された第１のバイポーラトランジスタと、
ドレインが前記ダイオードのカソード及び前記第１のバイポーラトランジスタのベースに接続された第３のデプレションモードＦＥＴと、
ベース及びコレクタが前記第３のデプレションモードＦＥＴのゲート及びソースに接続され、エミッタが接地された第２のバイポーラトランジスタとを備え、
前記ダイオードのカソード側の電圧をバイアス電圧として出力することを特徴とするバイアス回路。
【請求項４】
一端が前記第１のバイポーラトランジスタのコレクタに接続され、他端が接地された容量を更に備えることを特徴とする請求項３に記載のバイアス回路。
【請求項５】
ゲートがイネーブル端子に接続され、ドレインが電源端子に接続された第１のデプレションモードＦＥＴと、
ドレインが前記第１のデプレションモードＦＥＴのソースに接続された第２のデプレションモードＦＥＴと、
一端が前記第２のデプレションモードＦＥＴのソースに接続され、他端が前記デプレションモードＦＥＴのゲートに接続された第１の抵抗と、
コレクタが前記第１の抵抗の他端に接続された第１のバイポーラトランジスタと、
一端が前記第１のバイポーラトランジスタのエミッタに接続され、他端が接地された第２の抵抗と、
コレクタが前記第１のデプレションモードＦＥＴのソースに接続され、ベースが前記第２のデプレションモードＦＥＴのソースに接続された第２のバイポーラトランジスタと、
ベース及びコレクタが前記第１のバイポーラトランジスタのベース及び前記第２のバイポーラトランジスタのエミッタに接続された第３のバイポーラトランジスタと、
一端が前記第３のバイポーラトランジスタのエミッタに接続され、他端が接地された第３の抵抗と、
一端が前記第２のデプレションモードＦＥＴのソース及び前記第１の抵抗の一端に接続された第４の抵抗と、
入力が前記第４の抵抗の他端に接続された増幅回路と、
ドレインが前記増幅回路の入力に接続された第３のデプレションモードＦＥＴと、
ベース及びコレクタが前記第３のデプレションモードＦＥＴのゲート及びソースに接続され、エミッタが接地された第４のバイポーラトランジスタとを備え、
前記増幅回路の出力電圧をバイアス電圧として出力することを特徴とするバイアス回路。
【請求項６】
ゲートがイネーブル端子に接続され、ドレインが電源端子に接続された第１のデプレションモードＦＥＴと、
ゲートがリファレンス電圧端子に接続され、ドレインが前記第１のデプレションモードＦＥＴのソースに接続された第２のデプレションモードＦＥＴと、
ゲートが前記イネーブル端子に接続され、ドレインが電源端子に接続された第３のデプレションモードＦＥＴと、
ゲートが前記リファレンス電圧端子に接続され、ドレインが前記第３のデプレションモードＦＥＴのソースに接続された第４のデプレションモードＦＥＴと、
ベース及びコレクタが前記第２のデプレションモードＦＥＴのソースに接続され、エミッタが接地された第１のバイポーラトランジスタと、
コレクタ及びベースが前記第４のデプレションモードＦＥＴのソースに接続された第２のバイポーラトランジスタと、
コレクタが前記リファレンス電圧端子、前記第２のデプレションモードＦＥＴのゲート及び前記第４のデプレションモードＦＥＴのゲートに接続され、ベースが前記第２のバイポーラトランジスタのベース及びコレクタに接続され、エミッタが接地された第３のバイポーラトランジスタと、
ドレインが前記第２のバイポーラトランジスタのエミッタに接続され、ゲート及びソースが接地された第５のデプレションモードＦＥＴとを備え、
前記第１のバイポーラトランジスタのコレクタ電圧をバイアス電圧として出力することを特徴とするバイアス回路。
【請求項７】
一端が前記第３のバイポーラトランジスタのコレクタに接続され、他端が接地された容量を更に備えることを特徴とする請求項６に記載のバイアス回路。
【請求項８】
ゲートがイネーブル端子に接続され、ドレインが電源端子に接続された第１のデプレションモードＦＥＴと、
ドレインが前記第１のデプレションモードＦＥＴのソースに接続された第２のデプレションモードＦＥＴと、
一端が前記第２のデプレションモードＦＥＴのソースに接続され、他端が前記デプレションモードＦＥＴのゲートに接続された第１の抵抗と、
ドレインが前記第１の抵抗の他端に接続された第１のエンハンスメントモードＦＥＴと、
一端が前記第１のエンハンスメントモードＦＥＴのソースに接続され、他端が接地された第２の抵抗と、
ドレインが電源端子に接続され、ゲートが前記第２のデプレションモードＦＥＴのソースに接続された第３のデプレションモードＦＥＴと、
ゲート及びドレインが前記第１のエンハンスメントモードＦＥＴのゲート及び前記第３のデプレションモードＦＥＴのソースに接続された第２のエンハンスメントモードＦＥＴと、
一端が前記第２のエンハンスメントモードＦＥＴのソースに接続され、他端が接地された第３の抵抗と、
ドレインが前記第１の抵抗の他端及び前記第１のエンハンスメントモードＦＥＴのドレインに接続された第４のデプレションモードＦＥＴと、
ベース及びコレクタが前記第４のデプレションモードＦＥＴのゲート及びソースに接続され、エミッタが接地された第１のバイポーラトランジスタとを備え、
前記第２のデプレションモードＦＥＴのソース電圧をリファレンス電圧として出力することを特徴とするリファレンス電圧発生回路。
【請求項９】
請求項８に記載のリファレンス電圧発生回路と、
前記リファレンス電圧発生回路が発生したリファレンス電圧を入力するリファレンス電圧端子と、
ドレインが電源端子に接続され、ゲートが前記リファレンス電圧端子に接続された第３のエンハンスメントモードＦＥＴと、
アノードが前記第３のエンハンスメントモードＦＥＴのソースに接続されたダイオードと、
コレクタが前記第３のエンハンスメントモードＦＥＴのゲートに接続され、ベースが前記ダイオードのカソードに接続され、エミッタが接地された第２のバイポーラトランジスタとを備え、
前記ダイオードのカソード側の電圧をバイアス電圧として出力することを特徴とするバイアス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢｉＦＥＴプロセスを用いて形成されるリファレンス電圧発生回路及びバイアス回路に関し、特にプロセスバラツキによる利得変動を抑制することができるリファレンス電圧発生回路及びバイアス回路に関するものである。
【背景技術】
【０００２】
従来のＧａＡｓ−ＦＥＴ電力増幅器は、負の閾値電圧を有するため、負のゲートバイアス電圧が必要という欠点があった。これに対し、ＧａＡｓ−ＨＢＴ（ヘテロ接合バイポーラトランジスタ）電力増幅器は、負のゲートバイアス電圧を必要とせず、単一電源動作が可能であり、かつＦＥＴ系より均一なデバイス特性を有する。このため、近年、ＣＤＭＡなどの携帯電話や無線ＬＡＮなどにＧａＡｓ−ＨＢＴ電力増幅器が盛んに用いられている（例えば、特許文献１，２参照）。
【０００３】
最近では、ＧａＡｓ−ＨＢＴと同一基板上にＦＥＴを作製するＢｉＦＥＴプロセスが製品に適用され始めている。通常、ＧａＡｓ系ＢｉＦＥＴプロセスの場合、ＨＢＴとデプレションモード（ノーマリオン）ＦＥＴが搭載される。さらに、最近の学会（IEEE: 2008年 Radio Frequency Integrated Circuits Symposium）では、ＨＢＴ及びデプレションモードＦＥＴに加えて、エンハンスメントモードＦＥＴ（ノーマリオフ）を同一基板上に作製するプロセスが報告されている。
【０００４】
【特許文献１】ＵＳ２００７／０１５９１４５−Ａ１号公報
【特許文献２】特開２００４−３４３２４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１２は、ＢｉＦＥＴプロセスを用いたＧａＡｓ系電力増幅器を示すブロック図である。初段の増幅段Ａ１及び次段の増幅段Ａ２が直列に接続されている。第１のバイアス回路Ｂ１及び第２のバイアス回路Ｂ２は、それぞれ初段の増幅段Ａ１及び次段の増幅段Ａ２にバイアス電圧を供給する。リファレンス電圧発生回路ＶＧは、第１のバイアス回路Ｂ１及び第２のバイアス回路Ｂ２がバイアス電圧を発生するのに必要なリファレンス電圧を発生する。
【０００６】
次段の増幅段Ａ２をバイパスするスイッチＦのゲートは抵抗Ｒｇを介して制御端子Ｖｃｏｎに接続され、ドレインは容量Ｃｃ１を介して次段の増幅段Ａ２の入力側に接続され、ソースは容量Ｃｃ２を介して次段の増幅段Ａ２の出力側に接続されている。スイッチＦのソース・ドレイン間に抵抗Ｒｄが接続されている。低出力動作時には、次段の増幅段Ａ２の動作を止めて、スイッチＦを介して初段の増幅段Ａ１の出力を迂回させて、そのまま出力する。これにより、低出力動作時の消費電流を削減することができる。
【０００７】
ここで、初段の増幅段Ａ１及び次段の増幅段Ａ２はＧａＡｓ−ＨＢＴで構成される。一方、第１のバイアス回路Ｂ１、第２のバイアス回路Ｂ２、リファレンス電圧発生回路ＶＧ及びスイッチＦにＦＥＴが利用される。このように、リファレンス電圧発生回路等はＧａＡｓ−ＨＢＴ以外のプロセスで作製されていたので、従来は電力増幅器モジュールの小型化の障害になっていた。しかし、ＢｉＦＥＴプロセスの実用化で電力増幅器モジュールの高機能化が急速に進展し始めた。
【０００８】
図１３は、参考例に係るリファレンス電圧発生回路を示す回路図である。図１４は、参考例に係るカレントミラー型バイアス回路を示す回路図である。図１５は、参考例に係るエミッタフォロワ型バイアス回路を示す回路図である。図中で、Ｆ１，Ｆ２，Ｆ５，Ｆ６はデプレションモードＦＥＴ、Ｔｒ，Ｔｒ１，Ｔｒ５，Ｔｒ８〜Ｔｒ１２はＨＢＴ、Ｒ１〜Ｒ３，Ｒ７〜Ｒ１０，Ｒ１４，Ｒ１５，Ｒ１９〜Ｒ２２は抵抗、Ｄはダイオード、Ｖｃｂ，Ｖｃは電源端子、Ｖｅｎはイネーブル電圧が印加されるイネーブル端子、Ｖｒｅｆはリファレンス電圧が印加されるリファレンス電圧端子である。
【０００９】
図１６は、図１３のリファレンス電圧発生回路のリファレンス電圧のイネーブル電圧依存性を示す図である。イネーブル電圧を例えば０Ｖ〜３Ｖに掃引する。デプレションモードＦＥＴの閾値電圧Ｖｔｈが−０．８Ｖ程度であると仮定すると、回路を利用できる状態にするイネーブル電圧のＯＮ電圧Ｖａは大体１．３〜２．０Ｖ程度になる。電源端子Ｖｃｂに印加される電源電圧が設計上のリファレンス電圧より高い条件において、一般に電圧Ｖａを低く設定するとリファレンス電圧が低くなり、電圧Ｖａを高く設定するとリファレンス電圧が高くなる。例えば、電圧Ｖａを１．４Ｖ程度と低く設定するとリファレンス電圧は２Ｖ程度になるが、電圧Ｖａを２Ｖ程度に設定するとリファレンス電圧は２．７〜２．８Ｖになる。これは、イネーブル電圧によってＦ１のゲート電位が決まり、Ｆ１のソース側に接続されているＦ２のソース電位、即ちリファレンス電圧はＦ１のゲート電位とＦＥＴの閾値電圧Ｖｔｈから決まるためである。
【００１０】
図１７は、図１３のリファレンス電圧発生回路に図１４又は図１５のバイアス回路を接続した場合のコレクタ電流のイネーブル電圧依存性を示す図である。増幅段のＴｒのコレクタ電流は、リファレンス電圧の立ち上がりに応じて立ち上がる。
【００１１】
図１８は、図１３のリファレンス電圧発生回路に図１４又は図１５のバイアス回路を接続した場合のバイアス回路の出力電流のイネーブル電圧依存性を示す図である。イネーブル電圧が０Ｖの場合、バイアス回路の出力電流ＩｂはｕＡオーダ以下の十分低い電流となり、回路はＯＦＦ状態となる。
【００１２】
上記の図１３，１４，１５の回路では、図１６，１７，１８に示すように、デプレションモードＦＥＴの閾値電圧Ｖｔｈがばらつくと、リファレンス電圧及びコレクタ電流Ｉｃが大きく変動するという問題があった。例えばデプレションモードＦＥＴのＶｔｈの標準値を−０．８Ｖとすると、Ｖｔｈが−１．０Ｖ（深い）や−０．６Ｖ（浅い）にばらつくと、コレクタ電流Ｉｃが標準電流４０ｍＡに対して±３０ｍＡ程度変動してしまう。一般に電力増幅器におけるアイドル電流（ＲＦ入力電力が無い状態のバイアス電流）の大小は、線形利得の大小を決定する。従って、プロセスバラツキによる利得変動を抑制することは、設計の重要課題の一つである。
【００１３】
また、電圧Ｖａは、イネーブル電圧が０Ｖの時のリーク電流をｕＡ以下のオーダに抑制する場合、前述のように通常１．４Ｖ程度が限界である。しかし、イネーブル電圧を出力するベースバンドＬＳＩの電源電圧はＳｉ−ＣＭＯＳプロセスの微細化に応じて低下しているため、ベースバンドＬＳＩの出力電圧であるイネーブル電圧の上限も低下している。例えば、電圧Ｖａとして１．３Ｖ以下が要求され始めている。
【００１４】
本発明は、上述のような課題を解決するためになされたもので、第１の目的は、プロセスバラツキによる利得変動を抑制することができるリファレンス電圧発生回路及びバイアス回路を得るものである。
【００１５】
本発明の第２の目的は、回路を利用できる状態にするイネーブル電圧を低減することができるリファレンス電圧発生回路及びバイアス回路を得るものである。
【課題を解決するための手段】
【００１６】
第１の発明は、ゲートがイネーブル端子に接続され、ドレインが電源端子に接続された第１のデプレションモードＦＥＴと、ドレインが前記第１のデプレションモードＦＥＴのソースに接続された第２のデプレションモードＦＥＴと、一端が前記第２のデプレションモードＦＥＴのソースに接続され、他端が前記第２のデプレションモードＦＥＴのゲートに接続された第１の抵抗と、コレクタが前記第１の抵抗の他端に接続された第１のバイポーラトランジスタと、一端が前記第１のバイポーラトランジスタのエミッタに接続され、他端が接地された第２の抵抗と、コレクタが前記第１のデプレションモードＦＥＴのソースに接続され、ベースが前記第２のデプレションモードＦＥＴのソースに接続された第２のバイポーラトランジスタと、ベース及びコレクタが前記第１のバイポーラトランジスタのベース及び前記第２のバイポーラトランジスタのエミッタに接続された第３のバイポーラトランジスタと、一端が前記第３のバイポーラトランジスタのエミッタに接続され、他端が接地された第３の抵抗と、ドレインが前記第１の抵抗の他端及び前記第１のバイポーラトランジスタのコレクタに接続された第３のデプレションモードＦＥＴと、ベース及びコレクタが前記第３のデプレションモードＦＥＴのゲート及びソースに接続され、エミッタが接地された第４のバイポーラトランジスタとを備え、前記第２のデプレションモードＦＥＴのソース電圧をリファレンス電圧として出力することを特徴とするリファレンス電圧発生回路である。
【００１７】
第２の発明は、ゲートがイネーブル端子に接続され、ドレインが電源端子に接続された第１のデプレションモードＦＥＴと、ドレインが前記第１のデプレションモードＦＥＴのソースに接続された第２のデプレションモードＦＥＴと、一端が前記第２のデプレションモードＦＥＴのソースに接続され、他端が前記第２のデプレションモードＦＥＴのゲートに接続された第１の抵抗と、コレクタが前記第１の抵抗の他端に接続された第１のバイポーラトランジスタと、一端が前記第１のバイポーラトランジスタのエミッタに接続され、他端が接地された第２の抵抗と、ドレインが電源端子に接続され、ゲートが前記第２のデプレションモードＦＥＴのソースに接続された第３のデプレションモードＦＥＴと、ベース及びコレクタが前記第１のバイポーラトランジスタのベース及び前記第３のデプレションモードＦＥＴのソースに接続された第２のバイポーラトランジスタと、一端が前記第２のバイポーラトランジスタのエミッタに接続され、他端が接地された第３の抵抗と、ドレインが前記第１の抵抗の他端及び前記第１のバイポーラトランジスタのコレクタに接続された第４のデプレションモードＦＥＴと、ベース及びコレクタが前記第４のデプレションモードＦＥＴのゲート及びソースに接続され、エミッタが接地された第３のバイポーラトランジスタとを備え、前記第２のデプレションモードＦＥＴのソース電圧をリファレンス電圧として出力することを特徴とするリファレンス電圧発生回路である。
【００１８】
第３の発明は、ゲートがイネーブル端子に接続され、ドレインが電源端子に接続された第１のデプレションモードＦＥＴと、ドレインが前記第１のデプレションモードＦＥＴのソースに接続され、ゲートがリファレンス電圧端子に接続された第２のデプレションモードＦＥＴと、アノードが前記第２のデプレションモードＦＥＴのソースに接続されたダイオードと、コレクタが前記第２のデプレションモードＦＥＴのゲートに接続され、ベースが前記ダイオードのカソードに接続され、エミッタが接地された第１のバイポーラトランジスタと、ドレインが前記ダイオードのカソード及び前記第１のバイポーラトランジスタのベースに接続された第３のデプレションモードＦＥＴと、ベース及びコレクタが前記第３のデプレションモードＦＥＴのゲート及びソースに接続され、エミッタが接地された第２のバイポーラトランジスタとを備え、前記ダイオードのカソード側の電圧をバイアス電圧として出力することを特徴とするバイアス回路である。
【００１９】
第４の発明は、ゲートがイネーブル端子に接続され、ドレインが電源端子に接続された第１のデプレションモードＦＥＴと、ドレインが前記第１のデプレションモードＦＥＴのソースに接続された第２のデプレションモードＦＥＴと、一端が前記第２のデプレションモードＦＥＴのソースに接続され、他端が前記デプレションモードＦＥＴのゲートに接続された第１の抵抗と、コレクタが前記第１の抵抗の他端に接続された第１のバイポーラトランジスタと、一端が前記第１のバイポーラトランジスタのエミッタに接続され、他端が接地された第２の抵抗と、コレクタが前記第１のデプレションモードＦＥＴのソースに接続され、ベースが前記第２のデプレションモードＦＥＴのソースに接続された第２のバイポーラトランジスタと、ベース及びコレクタが前記第１のバイポーラトランジスタのベース及び前記第２のバイポーラトランジスタのエミッタに接続された第３のバイポーラトランジスタと、一端が前記第３のバイポーラトランジスタのエミッタに接続され、他端が接地された第３の抵抗と、一端が前記第２のデプレションモードＦＥＴのソース及び前記第１の抵抗の一端に接続された第４の抵抗と、入力が前記第４の抵抗の他端に接続された増幅回路と、ドレインが前記増幅回路の入力に接続された第３のデプレションモードＦＥＴと、ベース及びコレクタが前記第３のデプレションモードＦＥＴのゲート及びソースに接続され、エミッタが接地された第４のバイポーラトランジスタとを備え、前記増幅回路の出力電圧をバイアス電圧として出力することを特徴とするバイアス回路である。
【００２０】
第５の発明は、ゲートがイネーブル端子に接続され、ドレインが電源端子に接続された第１のデプレションモードＦＥＴと、ゲートがリファレンス電圧端子に接続され、ドレインが前記第１のデプレションモードＦＥＴのソースに接続された第２のデプレションモードＦＥＴと、ゲートが前記イネーブル端子に接続され、ドレインが電源端子に接続された第３のデプレションモードＦＥＴと、ゲートが前記リファレンス電圧端子に接続され、ドレインが前記第３のデプレションモードＦＥＴのソースに接続された第４のデプレションモードＦＥＴと、ベース及びコレクタが前記第２のデプレションモードＦＥＴのソースに接続され、エミッタが接地された第１のバイポーラトランジスタと、コレクタ及びベースが前記第４のデプレションモードＦＥＴのソースに接続された第２のバイポーラトランジスタと、コレクタが前記リファレンス電圧端子、前記第２のデプレションモードＦＥＴのゲート及び前記第４のデプレションモードＦＥＴのゲートに接続され、ベースが前記第２のバイポーラトランジスタのベース及びコレクタに接続され、エミッタが接地された第３のバイポーラトランジスタと、ドレインが前記第２のバイポーラトランジスタのエミッタに接続され、ゲート及びソースが接地された第５のデプレションモードＦＥＴとを備え、前記第１のバイポーラトランジスタのコレクタ電圧をバイアス電圧として出力することを特徴とするバイアス回路である。
【００２１】
第６の発明は、ゲートがイネーブル端子に接続され、ドレインが電源端子に接続された第１のデプレションモードＦＥＴと、ドレインが前記第１のデプレションモードＦＥＴのソースに接続された第２のデプレションモードＦＥＴと、一端が前記第２のデプレションモードＦＥＴのソースに接続され、他端が前記デプレションモードＦＥＴのゲートに接続された第１の抵抗と、ドレインが前記第１の抵抗の他端に接続された第１のエンハンスメントモードＦＥＴと、一端が前記第１のエンハンスメントモードＦＥＴのソースに接続され、他端が接地された第２の抵抗と、ドレインが電源端子に接続され、ゲートが前記第２のデプレションモードＦＥＴのソースに接続された第３のデプレションモードＦＥＴと、ゲート及びドレインが前記第１のエンハンスメントモードＦＥＴのゲート及び前記第３のデプレションモードＦＥＴのソースに接続された第２のエンハンスメントモードＦＥＴと、一端が前記第２のエンハンスメントモードＦＥＴのソースに接続され、他端が接地された第３の抵抗と、ドレインが前記第１の抵抗の他端及び前記第１のエンハンスメントモードＦＥＴのドレインに接続された第４のデプレションモードＦＥＴと、ベース及びコレクタが前記第４のデプレションモードＦＥＴのゲート及びソースに接続され、エミッタが接地された第１のバイポーラトランジスタとを備え、前記第２のデプレションモードＦＥＴのソース電圧をリファレンス電圧として出力することを特徴とするリファレンス電圧発生回路である。
【発明の効果】
【００２２】
本発明により、プロセスバラツキによる利得変動を抑制することができる。
【発明を実施するための最良の形態】
【００２３】
実施の形態１．
図１は、実施の形態１に係るリファレンス電圧発生回路を示す回路図である。この回路はＢｉＦＥＴプロセスを用いて形成される。図中で、Ｆ１〜Ｆ３はデプレションモードＦＥＴ、Ｔｒ１〜Ｔｒ４はＨＢＴ、Ｒ１〜Ｒ６は抵抗、Ｖｃｂは電源端子、Ｖｅｎはイネーブル電圧が印加されるイネーブル端子、Ｖｒｅｆはリファレンス電圧が印加されるリファレンス電圧端子である。
【００２４】
Ｆ１のゲートはＲ１を介して端子Ｖｅｎに接続され、Ｆ１のドレインは電源端子Ｖｃｂに接続されている。Ｆ２のドレインはＦ１のソースに接続されている。Ｒ２の一端はＦ２のソースに接続され、Ｒ２の他端はＦ２のゲートに接続されている。Ｔｒ１のコレクタはＲ２の他端に接続されている。Ｒ３の一端はＴｒ１のエミッタに接続され、Ｒ３の他端は接地されている。Ｔｒ２のコレクタはＦ１のソースに接続され、Ｔｒ２のベースはＦ２のソースに接続されている。Ｔｒ３のベース及びコレクタは、Ｔｒ１のベース及びＴｒ２のエミッタに接続されている。Ｒ４の一端はＴｒ３のエミッタに接続され、Ｒ４の他端は接地されている。このリファレンス電圧発生回路は、Ｆ２のソース電圧をリファレンス電圧として、端子Ｖｒｅｆを介して出力する。なお、Ｔｒ２のベースとＦ２のソースとの間に抵抗を接続してもよい。
【００２５】
デプレションモードＦＥＴの閾値電圧Ｖｔｈを補償する閾値電圧補償回路は、Ｆ３，Ｒ５，Ｒ６，Ｔｒ４を有する。Ｆ３のドレインは、Ｒ５を介してＲ２の他端及びＴｒ１のコレクタに接続されている。Ｔｒ４のベース及びコレクタはＦ３のゲートに接続され、かつＲ６を介してＦ３のソースに接続されている。Ｔｒ４のエミッタは接地されている。なお、設計によっては抵抗Ｒ５，Ｒ６は省略することができる。
【００２６】
Ｆ２の閾値電圧Ｖｔｈのバラツキに応じて、同じ閾値電圧Ｖｔｈを有するＦ３を含む閾値電圧補償回路が引き抜く電流Ｉ１の値が増減する。例えば閾値電圧Ｖｔｈが深い場合、参考例に係る図１３の回路では、リファレンス電圧が増加し、増幅段のトランジスタのコレクタ電流が増加する。一方、本実施の形態では、閾値電圧Ｖｔｈが深い場合、閾値電圧補償回路の引き抜き電流Ｉ１が増加する。従って、Ｔｒ１、Ｒ３を流れる電流が減少するので、Ｔｒ１のコレクタ端の電圧上昇を抑制することができる。この結果、リファレンス電圧及びコレクタ電流の増加を抑制することができる。よって、本実施の形態に係る回路は、プロセスバラツキによる利得変動を抑制することができる。
【００２７】
また、実施の形態１に係るリファレンス電圧発生回路は、参考例に係る図１３の回路と異なり、Ｔｒ１，Ｔｒ３からなるカレントミラー回路を有する。そして、抵抗の温度係数は通常は小さい方が好まれるが、本実施の形態ではＴｒ１，Ｔｒ３のエミッタ抵抗であるＲ３，Ｒ４を正の温度係数の高いものにする。ＢｉＦＥＴプロセスで抵抗の正の温度係数を高くするには、例えば金属抵抗ではなくベース層（半導体層）のエピ抵抗を用いることで容易に実現できる。図２は、図１の回路のリファレンス電圧の温度特性例を示す図である。このように、Ｒ３，Ｒ４の温度係数を高くすることで、リファレンス電圧の温度変化を抑制することができる。
【００２８】
さらに、本実施の形態に係る回路は、デプレションモードＦＥＴの閾値電圧Ｖｔｈが−１．０Ｖよりも高く、ＨＢＴのビルトイン電圧が約１．２５Ｖの場合、イネーブル電圧が０Ｖの時のリーク電流を数ｕＡ以下に抑制することができる。即ち、本実施の形態に係る回路はシャットダウンモードを備える。
【００２９】
実施の形態２．
図３は、実施の形態２に係るリファレンス電圧発生回路を示す回路図である。この回路は、実施の形態１のＴｒ２をデプレションモードＦＥＴであるＦ４で置き換えている。その他の構成は実施の形態１と同様である。具体的には、Ｆ４のドレインは電源端子Ｖｃｂに接続され、Ｆ４のゲートは抵抗Ｒ７を介してＦ２のソースに接続されている。Ｔｒ３のベース及びコレクタはＦ４のソースに接続されている。
【００３０】
このようにデプレションモードＦＥＴであるＦ４を用いることにより、イネーブル電圧のＯＮ電圧Ｖａを実施の形態１の約２Ｖより低い約１．４Ｖに低減することができる。その他、実施の形態１と同様の効果を得ることができる。
【００３１】
実施の形態３．
図４は、実施の形態３に係るバイアス回路を示す回路図である。この回路はＢｉＦＥＴプロセスを用いて形成される。このバイアス回路は、図１４のカレントミラー型バイアス回路に閾値電圧補償回路が付加されたものである。
【００３２】
図中で、ＴｒはＨＢＴ、ＩＮはＲＦ信号の入力端子、ＯＵＴはＲＦ信号の出力端子、Ｃ１は容量、Ｖｃは電源端子である。これらは増幅段の構成である。また、Ｆ５〜Ｆ７はデプレションモードＦＥＴ、Ｔｒ５，Ｔｒ６はＨＢＴ、Ｒ７〜Ｒ１２は抵抗、Ｖｃｂは電源端子、Ｖｅｎはイネーブル端子、Ｖｒｅｆはリファレンス電圧端子である。これらはバイアス回路の構成である。
【００３３】
Ｆ５のゲートはＲ７を介して端子Ｖｅｎに接続され、Ｆ５のドレインは電源端子Ｖｃｂに接続されている。Ｆ６のドレインはＦ５のソースに接続され、Ｆ６のゲートはＲ８，Ｒ９を介して端子Ｖｒｅｆに接続されている。Ｄ１のアノードはＦ６のソースに接続されている。Ｔｒ５のコレクタはＲ８を介してＦ６のゲートに接続され、Ｔｒ５のベースはＤ１のカソードに接続され、Ｔｒ５のエミッタは接地されている。このバイアス回路は、Ｄ１のカソード側の電圧をバイアス電圧として、Ｒ１０を介して出力する。
【００３４】
本実施の形態の閾値電圧補償回路は、Ｆ７，Ｒ１１，Ｒ１２，Ｔｒ６を有する。Ｆ３のドレインは、Ｒ１１を介してＤ１のカソード及びＴｒ５のベースに接続されている。Ｔｒ６のベース及びコレクタはＦ７のゲートに接続され、かつＲ１２を介してＦ７のソースに接続されている。Ｔｒ６のエミッタは接地されている。なお、設計によっては抵抗Ｒ１１，Ｒ１２は省略することができる。
【００３５】
デプレションモードＦＥＴの閾値電圧Ｖｔｈが深くなった場合、Ｆ６のソース電流が増加する。この時、閾値電圧補償回路を流れる電流も増加する。これにより、増幅段のＴｒのベース電流Ｉｂの増加を抑制することができる。回路シミュレーションを行ったところ、コレクタ電流Ｉｃのバラツキは、閾値電圧補償回路を用いない場合（標準電流４０ｍＡに対して±３０ｍＡ程度変動）に比べて、本実施の形態では約１／５〜１／６以下（標準電流４０ｍＡに対して±５〜６ｍＡ以下）に抑制することができることが分かった。よって、本実施の形態に係る回路は、プロセスバラツキによる利得変動を抑制することができる。また、本実施の形態に係る回路は、実施の形態１と同様にシャットダウンモードを備える。
【００３６】
実施の形態４．
図５は、実施の形態４に係るバイアス回路を示す回路図である。この回路は、実施の形態３に容量Ｃ２及び抵抗Ｒ１３を追加してものである。Ｃ２の一端はＴｒ５のコレクタに接続され、他端は接地されている。Ｒ１３はＤ１のカソードとＴｒ５のベースの間に接続されている。
【００３７】
容量Ｃ２及び抵抗Ｒ１３を付加したことにより、Ｔｒ３の電力増幅動作時のＲＦ信号の漏洩によるＴｒ５のベース−エミッタ間バイアス電圧の低下を抑制することができる。従って、増幅段のＴｒの電力増幅動作時における飽和出力電力の低下を抑制することができる。その他、実施の形態３と同様の効果を得ることができる。
【００３８】
実施の形態５．
図６は、実施の形態５に係るバイアス回路を示す回路図である。この回路はＢｉＦＥＴプロセスを用いて形成される。この回路は、図１と同様のリファレンス電圧発生回路（ただし閾値電圧補償回路は無い）と、エミッタフォロワ回路（増幅回路）と、閾値電圧補償回路とを有する。図中で、Ｆ８はデプレションモードＦＥＴ、Ｔｒ７〜Ｔｒ１２はＨＢＴ、Ｒ１６〜Ｒ２２は抵抗である。
【００３９】
Ｒ１４の一端はＦ２のソース及びＲ２の一端に端子Ｖｒｅｆを介して接続されている。エミッタフォロワ回路の入力は、Ｒ１４の他端に接続されている。エミッタフォロワ回路は、リファレンス電圧発生回路で発生したリファレンス電圧を端子Ｖｒｅｆ及び抵抗Ｒ１４を介して入力する。そして、このバイアス回路は、エミッタフォロワ回路の出力電圧をバイアス電圧として、Ｒ１５を介して出力する。
【００４０】
本実施の形態の閾値電圧補償回路は、Ｆ８，Ｒ１６，Ｒ１７，Ｔｒ７を有する。Ｆ８のドレインは、Ｒ１６を介してエミッタフォロワ回路の入力に接続されている。Ｔｒ７のベース及びコレクタはＦ８のゲートに接続され、かつＲ１７を介してＦ８のソースに接続されている。Ｔｒ７のエミッタは接地されている。なお、設計によっては抵抗Ｒ１６，Ｒ１７は省略することができる。
【００４１】
エミッタフォロワ回路は、Ｔｒ８〜Ｔｒ１２、Ｒ１８〜Ｒ２２を有する。Ｔｒ８のコレクタは電源端子Ｖｃｂに接続され、Ｔｒ８のベースはＲ１８を介してＲ１４の他端に接続されている。Ｔｒ９のコレクタはＲ１９を介してＴｒ８のエミッタに接続され、Ｔｒ９のエミッタは接地されている。Ｔｒ１０のコレクタはＲ２０を介して電源端子Ｖｃｂに接続され、Ｔｒ１０のベースはＲ２１を介してＲ１４の他端に接続されている。Ｔｒ１０のエミッタは、Ｔｒ９のベースに接続され、かつＲ２２を介して接地されている。Ｔｒ１１のベース及びコレクタはＲ１４の他端に接続されている。Ｔｒ１２のベース及びコレクタはＴｒ１１のエミッタに接続され、Ｔｒ１２のエミッタは接地されている。
【００４２】
デプレションモードＦＥＴの閾値電圧Ｖｔｈが深くなった場合、Ｆ２のソース電位（リファレンス電圧）は増加する。この時、閾値電圧補償回路を流れる電流も増加する。その結果、Ｒ１４で生じる電圧降下が閾値電圧Ｖｔｈの変化に応じて増加するため、エミッタフォロワ回路の入力における電位Ｖｒｅｆａの増加は抑制される。これにより、増幅段のＴｒのベース電流Ｉｂの増加を抑制することができる。よって、本実施の形態に係る回路は、プロセスバラツキによる利得変動を抑制することができる。また、本実施の形態に係る回路は、実施の形態１と同様にシャットダウンモードを備える。
【００４３】
実施の形態６．
図７は、実施の形態６に係るバイアス回路を示す回路図である。この回路はＢｉＦＥＴプロセスを用いて形成される。この回路は、図１と同様のリファレンス電圧発生回路（ただし閾値電圧補償回路は無い）と、ソースフォロワ回路（増幅回路）と、閾値電圧補償回路とを有する。図中で、Ｆ９〜Ｆ１１はデプレションモードＦＥＴ、Ｔｒ１３〜Ｔｒ１５はＨＢＴ、Ｒ２３〜Ｒ２７は抵抗、Ｄ２，Ｄ３はダイオードである。
【００４４】
本実施の形態に係る回路は、実施の形態５のエミッタフォロワ回路をソースフォロワ回路に置き換えたものである。ソースフォロワ回路の入力は、Ｒ１４の他端に接続されている。ソースフォロワ回路は、リファレンス電圧発生回路で発生したリファレンス電圧を端子Ｖｒｅｆ及び抵抗Ｒ１４を介して入力する。そして、このバイアス回路は、ソースフォロワ回路の出力電圧をバイアス電圧として、抵抗Ｒ１５を介して出力する。
【００４５】
ソースフォロワ回路は、Ｆ９〜Ｆ１１、Ｔｒ１３〜Ｔｒ１５、Ｒ２３〜Ｒ２７、Ｄ２，Ｄ３を有する。Ｆ９のドレインは電源端子Ｖｃｂに接続され、Ｆ９のゲートはＲ２３を介して端子Ｖｅｎに接続されている。Ｆ１０のドレインはＦ９のソースに接続され、Ｆ１０のゲートはＲ１４の他端に接続されている。Ｄ２のアノードはＦ１０のソースに接続されている。Ｔｒ１３のベース及びコレクタはＲ２４を介してＤ２のカソードに接続され、Ｔｒ１３のエミッタは接地されている。Ｆ１１のドレインはＲ２５を介してＦ９のソースに接続され、Ｆ１１のゲートはＲ１４の他端に接続されている。Ｄ３のアノードはＦ１１のソースに接続されている。Ｔｒ１４のベース及びコレクタはＲ２６を介してＤ３のカソードに接続され、Ｔｒ１４のエミッタは接地されている。Ｔｒ１５のコレクタはＲ２７を介してＲ１４の他端に接続され、Ｔｒ１５のベースはＴｒ１４のベース及びコレクタに接続され、Ｔｒ１５のエミッタは接地されている。
【００４６】
本実施の形態に係る回路は、実施の形態５と同様にプロセスバラツキによる利得変動を抑制することができる。また、本実施の形態に係る回路は、実施の形態１と同様にシャットダウンモードを備える。
【００４７】
実施の形態７．
図８は、実施の形態７に係るバイアス回路を示す回路図である。この回路はＢｉＦＥＴプロセスを用いて形成される。このバイアス回路はカレントミラー型バイアス回路にソースフォロワ回路を付加したものである。図中で、Ｆ１２〜Ｆ１６はデプレションモードＦＥＴ、Ｔｒ１６〜Ｔｒ１９はＨＢＴ、Ｒ２８〜Ｒ３８は抵抗である。
【００４８】
Ｆ１２のゲートはＲ２８を介して端子Ｖｅｎに接続され、Ｆ１２のドレインは電源端子Ｖｃｂに接続されている。Ｆ１３のゲートはＲ２９，Ｒ３０を介して端子Ｖｒｅｆに接続され、Ｆ１３のドレインはＦ１２のソースに接続されている。Ｆ１４のゲートはＲ３１を介して端子Ｖｅｎに接続され、Ｆ１４のドレインは電源端子Ｖｃｂに接続されている。Ｆ１５のゲートはＲ３２，Ｒ３０を介して端子Ｖｒｅｆに接続され、Ｆ１５のドレインはＦ１４のソースに接続されている。
【００４９】
Ｔｒ１６のベース及びコレクタはＦ１３のソースに接続されている。Ｔｒ１７のベース及びコレクタはＲ３３を介してＴｒ１６のドレインに接続され、Ｔｒ１７のエミッタは接地されている。Ｔｒ１８のベース及びコレクタはＲ３５を介してＦ１５のソースに接続されている。Ｔｒ１９のコレクタは、Ｒ３０を介して端子Ｖｒｅｆに接続され、Ｒ２９を介してＦ１３のゲートに接続され、Ｒ３２を介してＦ１５のゲートに接続されている。Ｔｒ１９のベースはＴｒ１８のベース及びコレクタに接続され、Ｔｒ１９のエミッタは接地されている。Ｆ１６のドレインはＲ３６を介してＴｒ１８のエミッタに接続され、Ｆ１６のゲートは接地され、Ｆ１６のソースはＲ３７を介して接地されている。このバイアス回路は、Ｔｒ１７のコレクタ電圧をバイアス電圧として、Ｒ３８を介して出力する。
【００５０】
本実施の形態の閾値電圧補償回路は、Ｆ１６，Ｒ３６，Ｒ３７，Ｔｒ１８を有する。なお、設計によっては抵抗Ｒ３６，Ｒ３７は省略することができる。このようにカレントミラー回路に閾値電圧補償回路を組み込んだことで、実施の形態３と同様にデプレションモードＦＥＴの閾値電圧Ｖｔｈの変動に対するＦ１５のソース電流の変動を抑制することができる。これに伴ってＦ１５と同じゲート電圧を共有するＦ１３のソース電流の変動も抑制することができる。これにより、増幅段のＴｒのベース電流Ｉｂの増加を抑制することができる。よって、本実施の形態に係る回路は、プロセスバラツキによる利得変動を抑制することができる。また、本実施の形態に係る回路は、実施の形態１と同様にシャットダウンモードを備える。
【００５１】
実施の形態８．
図９は、実施の形態８に係るバイアス回路を示す回路図である。この回路は、実施の形態７の回路に容量Ｃ３及び抵抗Ｒ３９が付加されたものである。Ｃ３の一端はＴｒ１９のコレクタに接続され、他端はＲ３９を介して接地されている。
【００５２】
容量Ｃ３及び抵抗Ｒ３９を付加したことにより、増幅段のＴｒの電力増幅動作時のＲＦ信号の漏洩によるＴｒ１９のベース−エミッタ間バイアス電圧の低下を抑制することができる。従って、増幅段のＴｒの電力増幅動作時における飽和出力電力の低下を抑制することができる。その他、実施の形態７と同様の効果を得ることができる。
【００５３】
実施の形態９．
図１０は、実施の形態９に係るリファレンス電圧発生回路を示す回路図である。この回路はＢｉＦＥＴプロセスを用いて形成される。この回路は、実施の形態２のＴｒ１，Ｔｒ３をエンハンスメントモードＦＥＴであるＦ１７，Ｆ１８で置き換えたものである。
【００５４】
具体的には、Ｆ１７のドレインはＲ２の他端に接続され、Ｆ１７のソースにＲ３の一端が接続されている。Ｆ１８のゲート及びドレインは、Ｆ１７のゲート及びＦ４のソースに接続されている。Ｒ４の一端がＦ１８のソースに接続されている。Ｆ１７のドレインにＦ３のドレインがＲ５を介して接続されている。その他の構成は実施の形態２と同様である。
【００５５】
リーク電流を実用レベルに抑制するためには、イネーブル電圧のＯＮ電圧Ｖａを１．４Ｖ程度まで低減する必要がある。これに対し、本実施の形態では、エンハンスメントモードＦＥＴを用いることにより、電圧Ｖａを更に低減することができる。回路シミュレーションでは、電圧Ｖａを１．０Ｖ程度まで低減することができる。また、エンハンスメントモードＦＥＴがカレントミラーで構成されるので、エンハンスメントモードＦＥＴの閾値電圧のバラツキに原理的に無頓着である。その他、実施の形態２と同様の効果を得ることができる。
【００５６】
実施の形態１０．
図１１は、実施の形態１０に係るバイアス回路を示す回路図である。この回路はＢｉＦＥＴプロセスを用いて形成される。このバイアス回路は、実施の形態９のリファレンス電圧発生回路に、実施の形態４と同様のカレントミラー型バイアス回路を接続したものである。図中でＦ１９はエンハンスメントモードＦＥＴである。
【００５７】
リファレンス電圧発生回路が発生したリファレンス電圧は、端子Ｖｒｅｆから入力される。Ｆ１９のドレインは電源端子Ｖｃｂに接続され、Ｆ１９のゲートはＲ８，Ｒ９を介して端子Ｖｒｅｆに接続されている。Ｆ１９のソースにＤ１のアノードが接続されている。Ｔｒ５のコレクタはＲ８を介してＦ１９のゲートに接続され、Ｔｒ５のベースはＲ１３を介してＤ１のカソードに接続され、Ｔｒ５のエミッタは接地されている。Ｃ２の一端はＴｒ５のコレクタに接続され、Ｃ２の他端は接地されている。そして、このバイアス回路は、Ｄ１のカソード側の電圧をバイアス電圧としてＲ１０を介して出力する。
【００５８】
本実施の形態では、実施の形態４のＦ６の代わりにエンハンスメントモードＦＥＴであるＦ１９を用いている。実施の形態４では、リーク電流を抑制するために、Ｆ６のドレイン側にＦ５を設ける必要がある。これに対し、本実施の形態では、エンハンスメントモードＦＥＴを用いることでリーク電流を十分抑制できるため、実施の形態４のＦ５を設けなくて済む。従って、回路寸法を小型化することができる。その他、実施の形態９と同様の効果を得ることができる。
【図面の簡単な説明】
【００５９】
【図１】実施の形態１に係るリファレンス電圧発生回路を示す回路図である。
【図２】図１の回路のリファレンス電圧の温度特性例を示す図である。
【図３】実施の形態２に係るリファレンス電圧発生回路を示す回路図である。
【図４】実施の形態３に係るバイアス回路を示す回路図である。
【図５】実施の形態４に係るバイアス回路を示す回路図である。
【図６】実施の形態５に係るバイアス回路を示す回路図である。
【図７】実施の形態６に係るバイアス回路を示す回路図である。
【図８】実施の形態７に係るバイアス回路を示す回路図である。
【図９】実施の形態８に係るバイアス回路を示す回路図である。
【図１０】実施の形態９に係るリファレンス電圧発生回路を示す回路図である。
【図１１】実施の形態１０に係るバイアス回路を示す回路図である。
【図１２】ＢｉＦＥＴプロセスを用いたＧａＡｓ系電力増幅器を示すブロック図である。
【図１３】参考例に係るリファレンス電圧発生回路を示す回路図である。
【図１４】参考例に係るカレントミラー型バイアス回路を示す回路図である。
【図１５】参考例に係るエミッタフォロワ型バイアス回路を示す回路図である。
【図１６】図１３のリファレンス電圧発生回路のリファレンス電圧のイネーブル電圧依存性を示す図である。
【図１７】図１３のリファレンス電圧発生回路に図１４又は図１５のバイアス回路を接続した場合のコレクタ電流のイネーブル電圧依存性を示す図である。
【図１８】図１３のリファレンス電圧発生回路に図１４又は図１５のバイアス回路を接続した場合のバイアス回路の出力電流のイネーブル電圧依存性を示す図である。
【符号の説明】
【００６０】
Ｃ１〜Ｃ３  容量
Ｄ１〜Ｄ３  ダイオード
Ｆ１〜Ｆ１６  デプレションモードＦＥＴ
Ｆ１７〜Ｆ１９  エンハンスメントモードＦＥＴ
Ｒ１〜Ｒ３９  抵抗
Ｔｒ，Ｔｒ１〜Ｔｒ１９  ＨＢＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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