(57)【要約】【課題】電源電位の低電圧化を図る。【解決手段】本発明に係る中間電位発生回路は、電源電位Ｖｃｃがソース入力される第１及び第２のトランジスタ５，３を含むカレントミラー回路と、ドレインが第１のトランジスタ５，３のドレインと接続する第３のトランジスタ６を含む電流源回路と、中間電位ＶＰＲがゲート入力され、ドレインが第２のトランジスタ３のドレインと接続する第４のトランジスタ８を含むソース接地増幅回路と、第１のトランジスタ５と並列に接続する第５のトランジスタ１２と、第２のトランジスタ３と並列に接続する第６のトランジスタ１１とを含む並列接続回路と、第７及び第８のトランジスタのゲートが共通に接続され、該ゲートに第２及び第６のトランジスタ３，１１のドレインが接続されてなるソースフォロア回路とを備える。【選択図】図１
2010219486.tif 000002
【特許請求の範囲】
【請求項１】
中間電位の基準となる基準電位を発生させる基準電位発生回路と、
電源電位がソース入力される第１及び第２のトランジスタを含んで構成されるカレントミラー回路と、
前記基準電位がゲート入力され、ソースが接地接続し、ドレインが前記第１のトランジスタのドレインと接続する第３のトランジスタを含んで構成される電流源回路と、
前記中間電位がゲート入力され、ソースが接地接続し、ドレインが前記第２のトランジスタのドレインと接続する第４のトランジスタを含んで構成されるソース接地増幅回路と、
前記中間電位がゲート入力され、ソース及びドレインが前記第１のトランジスタのソース及びドレインと共通に接続する第５のトランジスタと、前記中間電位がゲート入力され、ソース及びドレインが前記第２のトランジスタのソース及びドレインと共通に接続する第６のトランジスタとを含んで構成される並列接続回路と、
Ｐ型及びＮ型の相反するキャリア構造を備える第７及び第８のトランジスタを含み、前記第７及び第８のトランジスタのゲートは共通に接続され、該ゲートに、前記第２及び第６のトランジスタのドレインが接続されてなるソースフォロア回路と、
を備える中間電位発生回路。
【請求項２】
前記カレントミラー回路は、前記基準電位をコピーする、
請求項１記載の中間電位発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中間電位発生回路に関し、特に半導体記憶装置に用いられる中間電位発生回路に関する。
【背景技術】
【０００２】
半導体記憶装置の１つであるＤＲＡＭ(Dynamic Random Access Memory)は、ビット線対を電源電位Ｖｃｃの中間電位（１／２）Ｖｃｃにプリチャージするプリチャージ回路を備えている。プリチャージ回路の機能は、ビット線対間の微小差電圧を増幅するために接続されクロスカップル型に構成されたセンスアンプに、中間電位（１／２）Ｖｃｃをプリチャージするものである。近年、各種電子機器に対する微細化と低電力化の要請により、低い電源電位Ｖｃｃであっても、正確に中間電位（１／２）Ｖｃｃを得る技術が必要となっている。
【０００３】
中間電位発生回路に関する先行技術として、特許文献１が開示されている。図３は、特許文献１に係る中間電位発生回路の構成を示している。この中間電位発生回路は、２つの基準電位Ｖｒｅｆ１及びＶｒｅｆ２を発生する基準電位発生段１０１０と、これらの基準電位Ｖｒｅｆ１及びＶｒｅｆ２に応答して電源電位Ｖｃｃとグランド電位Ｖｓｓとの間の中間電位（１／２）Ｖｃｃを発生する出力段１０１２と、出力ノード１０１４とを備える。
【０００４】
基準電位発生段１０１０は、ＰチャネルＭＯＳトランジスタ１１０１と、ＮチャネルＭＯＳトランジスタ１１０２と、ＰチャネルＭＯＳトランジスタ１１０３と、ＮチャネルＭＯＳトランジスタ１１０４とを備える。これらのトランジスタ１１０１〜１１０４は、電源電位Ｖｃｃが与えられる電源ノード１１００とグランド電位Ｖｓｓが与えられるグランドノード１２００との間に直列接続されている。
【０００５】
ＰチャネルＭＯＳトランジスタ１１０１は、電源ノード１１００に接続されたソース電極と、出力ノード１０１４に接続されたゲート電極とを持つ。尚、バックゲート電極は、ソース電極と共通接続されている。ＮチャネルＭＯＳトランジスタ１１０２は、ＰチャネルＭＯＳトランジスタ１１０１のドレイン電極に接続されたドレイン電極及びゲート電極を持つ。これらのドレイン電極及びゲート電極は、互いに接続されている。つまり、このＮチャネルＭＯＳトランジスタ１１０２は、ダイオード接続されている。ＰチャネルＭＯＳトランジスタ１１０３は、ＮチャネルＭＯＳトランジスタ１１０２のソース電極に接続されたソース電極と、互いに接続されたドレイン電極及びゲート電極とを持つ。つまり、このＰチャネルＭＯＳトランジスタ１１０３は、ダイオード接続されている。尚、バックゲート電極は、ソースと共通接続されている。ＮチャネルＭＯＳトランジスタ１１０４は、ＰチャネルＭＯＳトランジスタ１１０３のソース電極及びゲート電極に接続されたドレイン電極と、グランドノード１２００に接続されたソース電極と、出力ノード１０１４に接続されたゲート電極とを持つ。尚、上記ＮチャネルＭＯＳトランジスタ１１０２及び１１０４のバックゲート電極には、グランド電位Ｖｓｓよりも低い基板電位ＶＢＢが与えられている。ＰチャネルＭＯＳトランジスタ１１０１の構造は、ＰチャネルＭＯＳトランジスタ１１０３と同様である。また、ＮチャネルＭＯＳトランジスタ１１０２の構造は、ＮチャネルＭＯＳトランジスタ１１０４と同様である。
【０００６】
出力段１０１２は、ＮチャネルＭＯＳトランジスタ１１２１と、ＰチャネルＭＯＳトランジスタ１１２２とを備える。これらのトランジスタ１１２１，１１２２は、電源ノード１１００とグランドノード１２００との間に直列接続されている。
【０００７】
ＮチャネルＭＯＳトランジスタ１１２１は、電源ノード１１００に接続されたドレイン電極と、出力ノード１０１４に接続されたソース電極と、ＮチャネルＭＯＳトランジスタ１１０２のドレイン電極及びゲート電極に接続されたゲート電極とを持つ。尚、このＮチャネルＭＯＳトランジスタ１１２１のしきい電圧は、ＮチャネルＭＯＳトランジスタ１１０２のしきい電圧Ｖｔｎにほぼ等しいか、或いはそれよりも大きく設定されている。
【０００８】
ＰチャネルＭＯＳトランジスタ１１２２は、出力ノード１０１４に接続されたソース電極と、グランドノード１２００に接続されたドレイン電極と、ＰチャネルＭＯＳトランジスタ１１０３のドレイン電極及びゲート電極に接続されたゲート電極とを持つ。尚、このＰチャネルＭＯＳトランジスタ１１２２のしきい電圧は、ＰチャネルＭＯＳトランジスタ１１０３のしきい電圧の絶対値｜Ｖｔｐ｜に等しいか、或いはそれよりも大きく設定されている。
【０００９】
次に、この中間電位発生回路の動作について説明する。基準電位発生段１０１０においては、ノードＮ３を中心として４つのトランジスタ１１０１〜１１０４が対称的に配置されているため、ノードＮ３には電源電位Ｖｃｃとグランド電位Ｖｓｓとのちょうど中間の電位（１／２）Ｖｃｃが発生する。また、ＮチャネルＭＯＳトランジスタ１１０２はダイオード接続されているため、ノードＮ１にはノードＮ３よりもそのしきい電圧Ｖｔｎだけ高い電位、つまり中間電位よりもそのしきい電圧だけ高い電位（１／２）Ｖｃｃ＋Ｖｔｎが、基準電位Ｖｒｅｆ１として発生する。
【００１０】
一方、ＰチャネルＭＯＳトランジスタ１１０３もまたダイオード接続されているため、ノードＮ２にはノードＮ３よりもそのしきい電圧の絶対値｜Ｖｔｐ｜だけ低い電位、つまり中間電位よりもそのしきい電圧の絶対値だけ低い電位（１／２）ＶＣＣ−｜Ｖｔｐ｜が、基準電位Ｖｒｅｆ２として発生する。
【００１１】
基準電位発生段１０１０において発生した基準電位Ｖｒｅｆ１は、出力段１０１２のＮチャネルＭＯＳトランジスタ１１２１のゲート電極に与えられる。また、基準電位Ｖｒｅｆ２は、ＰチャネルＭＯＳトランジスタ１１２２のゲート電極に与えられる。ＮチャネルＭＯＳトランジスタ１１２１のしきい電圧は、ＮチャネルＭＯＳトランジスタ１１０２のしきい電圧に等しいか、又はそれよりもわずかに大きく設定されているため、このＮチャネルＭＯＳトランジスタ１１２１は僅かに導通状態となる。
【００１２】
また、ＰチャネルＭＯＳトランジスタ１１２２のしきい電圧の絶対値は、ＰチャネルＭＯＳトランジスタ１１０３のしきい電圧の絶対値｜Ｖｔｐ｜に等しいか、或いはそれよりもわずかに大きく設定されているため、このＰチャネルＭＯＳトランジスタ１１２２も僅かに導通状態となる。この出力段１０１２においても、トランジスタ１１２１及び１１２２は対称的に配置されているため、出力ノード１０１４には中間電位（１／２）ＶＣＣが発生する。
【００１３】
この中間電位発生回路において、その出力ノード１０１４の電位（以下「出力電位」という）Ｖｏｕｔが中間電位（１／２）Ｖｃｃからシフトしようとする場合について説明する。もし出力電位Ｖｏｕｔが下降すると、ＮチャネルＭＯＳトランジスタ１１２１のソース電位に対するゲート電位が高くなるため、このＮチャネルＭＯＳトランジスタ１１２１の導通抵抗は小さくなり、電源ノード１１００からこのトランジスタ１１２１を介して出力ノード１０１４へ電流が流れる。そのため、出力電位Ｖｏｕｔは上昇する。しかも、このとき出力電位ＶｏｕｔはＰチャネルＭＯＳトランジスタ１１０１のゲート電極に与えられるため、そのトランジスタ１１０１の導通抵抗が小さくなり、電源ノード１１００からこのトランジスタ１１０１を介してノードＮ１に電流が流れる。従って、出力電位Ｖｏｕｔが下降すると、速やかにＮチャネルＭＯＳトランジスタ１１２１のゲート電位が上昇するため、出力電位Ｖｏｕｔは速やかに元の中間電位（１／２）Ｖｃｃに戻る。
【００１４】
一方、もし出力電位Ｖｏｕｔが上昇すると、ＰチャネルＭＯＳトランジスタ１１２２のソース電位に対するゲート電位が低くなるため、このトランジスタ１１２２の導通抵抗は小さくなる。従って、出力電位Ｖｏｕｔは下降する。しかも、このとき出力電位ＶｏｕｔはＮチャネルＭＯＳトランジスタ１１０４のゲート電極に与えられるため、このトランジスタ１１０４の導通抵抗が小さくなり、ノードＮ２の電位は速やかに低くなる。従って、出力電位Ｖｏｕｔが中間電位（１／２）Ｖｃｃから上昇した時は速やかに元に戻る。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平８−１７１４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上記特許文献１に係る中間電位発生回路においては、基準電位発生段１０１０の電源電位Ｖｃｃとグランド電位Ｖｓｓとの間に、４つのトランジスタ１１０１〜１１０４が直列に接続されているため、最低動作電圧が４＊Ｖｔ（Ｖｔはしきい値電圧）以上必要となる。ＭＯＳトランジスタのゲート−ソース間のしきい値電圧Ｖｔｈ、即ちＭＯＳトランジスタのソースとドレインの間に電流を流すために最低限必要な電圧は、通常０．５Ｖ前後であるため、基準電位発生段１０１０における最低動作電圧は、４＊Ｖｔ≒２Ｖ以上となる。
【００１７】
上述したように、携帯電話等のシステム機器の省電力化に伴い、半導体集積装置に対する低電圧化の要求が強まっている。システムを構成する上で不可欠な半導体記憶装置であるＤＲＡＭ、特にＡＳＩＣ(Application Specific Integrated Circuit)に混載されるＤＲＡＭに対しては、電源電位をおよそ１Ｖ以下にすることが要求されている。そのため、電源電位として２Ｖ以上必要とする上記構成では、この要求に応えることができない。
【００１８】
また、上記先行技術に係る中間電位発生回路においては、出力段１０１２のソースフォロアのゲート電圧が基準電圧発生段１０１０から別々に供給されるため、構造的にそれぞれのソースフォロアが導通状態となってしまい、貫通電流の発生を避けることができない。この点も低電圧化を阻害する要因となっている。
【課題を解決するための手段】
【００１９】
上記課題の解決を図る本発明は、中間電位の基準となる基準電位を発生させる基準電位発生回路と、電源電位がソース入力される第１及び第２のトランジスタを含んで構成されるカレントミラー回路と、前記基準電位がゲート入力され、ソースが接地接続し、ドレインが前記第１のトランジスタのドレインと接続する第３のトランジスタを含んで構成される電流源回路と、前記中間電位がゲート入力され、ソースが接地接続し、ドレインが前記第２のトランジスタのドレインと接続する第４のトランジスタを含んで構成されるソース接地増幅回路と、前記中間電位がゲート入力され、ソース及びドレインが前記第１のトランジスタのソース及びドレインと共通に接続する第５のトランジスタと、前記中間電位がゲート入力され、ソース及びドレインが前記第２のトランジスタのソース及びドレインと共通に接続する第６のトランジスタとを含んで構成される並列接続回路と、Ｐ型及びＮ型の相反するキャリア構造を備える第７及び第８のトランジスタを含み、前記第７及び第８のトランジスタのゲートは共通に接続され、該ゲートに、前記第２及び第６のトランジスタのドレインが接続されてなるソースフォロア回路とを備える中間電位発生回路である。
【００２０】
上記本発明によれば、中間電位が接地増幅回路及び並列接続回路に帰還し、電流源回路により出力される電流が調整されることにより、必要に応じて中間電位が調整される。また、電源電位とグランド電位との間に、カレントミラー回路の一方のトランジスタ及び電流源回路のトランジスタの２つが直列に接続された構造となるため、従来構造よりも直列に接続されるトランジスタの数が少なくなる。
【発明の効果】
【００２１】
本発明によれば、電源電位とグランド電位との間に直列に接続されるトランジスタの数が少なくなるため、電源電位の低電圧化を図ることができる。
【００２２】
また、出力段が、ソースフォロア接続され互いのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲートが共通化されているため、貫通電流を防止することができる。
【００２３】
更に、調整電位発生手段が左右対称の回路構成となっているため、トランジスタのしきい値電圧のずれの影響を受けることなく、中間電位を発生させるための基準となる基準電位を高精度で発生させることができる。
【図面の簡単な説明】
【００２４】
【図１】図１は、本発明の実施の形態１に係る中間電位発生回路の構造を示す図である。
【図２】図２は、本発明の実施の形態２に係る中間電位発生回路の構造を示す図である。
【図３】図３は、従来の中間電位発生回路の構造を示す図である。
【発明を実施するための形態】
【００２５】
以下に、図面を参照して本発明の実施の形態を説明する。尚、異なる実施の形態において、同一又は同様の作用効果を奏する箇所についてはその説明を省略する。
【００２６】
実施の形態１
図１は、本発明の実施の形態１に係る中間電位発生回路１の構成を示している。中間電位発生回路１は、調整電位発生段２と、出力段３とを備える。調整電位発生段２は、基準電位Ｖｒｅｆと中間電位ＶＰＲとの誤差が０となるように出力段３を調整するための出力電位Ｖｏｕｔを発生する。出力段３は、調整電位発生段２により発生される出力電位Ｖｏｕｔに応答し、電源電圧Ｖｃｃとグランド電位Ｖｓｓとの中間電位（１／２）Ｖｃｃ＝ＶＰＲを発生する。
【００２７】
調整電位発生段２は、２つの抵抗Ｒ１，Ｒ２と、ＰＭＯＳトランジスタ５，７，１１，１２と、ＮＭＯＳトランジスタ６，８とを備える。
【００２８】
抵抗Ｒ１，Ｒ２は、電源ノード１５とグランドノード１６との間に直列に接続されている。抵抗Ｒ１，Ｒ２の抵抗比は１：１であり、抵抗Ｒ１，Ｒ２の接続点（基準ノード）から基準電位Ｖｒｅｆ＝（１／２）Ｖｃｃが発生する。即ち、これら抵抗Ｒ１，Ｒ２を含んで基準電位発生回路が構成されている。尚、本実施の形態では、２つの抵抗Ｒ１，Ｒ２を分圧して基準電位Ｖｒｅｆを発生させる構成を示しているが、本発明はこの構成に限られるものではなく、例えば抵抗をＭＯＳトランジスタに替えて３極管領域で動作させる構成等によっても、同様に基準電位Ｖｒｅｆを発生させることができる。
【００２９】
ＰＭＯＳトランジスタ５及びＰＭＯＳトランジスタ７は、ソースが電源ノード１５に接続し、各ゲートが共通に接続すると共にＰＭＯＳトランジスタ５のドレインに接続している。即ち、両ＰＭＯＳトランジスタ５，７により、カレントミラー回路が構成されている。
【００３０】
ＮＭＯＳトランジスタ６は、ドレインがＰＭＯＳトランジスタ５のドレインに接続し、ゲートが基準電位Ｖｒｅｆを出力する基準ノードに接続し、ソースがグランドノード１６に接続している。ＮＭＯＳトランジスタ６のゲート−ソース電位として、このゲートのしきい値電圧Ｖｔｎより大きい電圧（１／２）Ｖｃｃが供給される。即ち、ＮＭＯＳトランジスタ６が電流源回路として動作する。
【００３１】
ＮＭＯＳトランジスタ８は、ソースがグランドノード１６に接続し、ゲートが中間電位ＶＰＲの出力ノードに接続し、ドレインがＰＭＯＳトランジスタ７のドレインに接続している。即ち、ＮＭＯＳトランジスタ８を能動素子とし、ＰＭＯＳトランジスタ７を負荷として、ソース接地増幅回路が構成されている。
【００３２】
ＰＭＯＳトランジスタ１２は、ＰＭＯＳトランジスタ５に並列に接続されており、ソースが電源ノード１５に接続し、ドレインがＰＭＯＳトランジスタ５及びＮＭＯＳトランジスタ６のドレインに接続し、ゲートが中間電位ＶＰＲの出力ノードに接続されている。
【００３３】
ＰＭＯＳトランジスタ１１は、ＰＭＯＳトランジスタ７に並列に接続されており、ソースが電源ノード１５に接続し、ドレインがＰＭＯＳトランジスタ７及びＮＭＯＳトランジスタ８のドレインに接続し、ゲートが中間電位ＶＰＲの出力ノードに接続されている。
【００３４】
そして、ＮＭＯＳトランジスタ７、ＰＭＯＳトランジスタ８、及びＮＭＯＳトランジスタ１１のドレインから、出力電位Ｖｏｕｔが出力される。
【００３５】
出力段３は、ＮＭＯＳトランジスタ９とＰＭＯＳトランジスタ１０とを備えている。これら両トランジスタ５，６は、電源ノード１５とグランドノード１６との間に直列に接続されている。即ち、両トランジスタ５，６により、相補型のソースフォロア回路が構成されている。
【００３６】
ＮＭＯＳトランジスタ９は、ドレインが電源ノード１５に接続し、ソースが中間電位ＶＰＲの出力ノードに接続し、ゲートが調整電位発生段２の３つのトランジスタ７，８，１１のドレインに接続する（出力電位Ｖｏｕｔが入力される）。
【００３７】
ＰＭＯＳトランジスタ１０は、ソースが中間電位ＶＰＲの出力ノードに接続し、ドレインがグランドノード１６に接続し、ゲートが上記出力電位Ｖｏｕｔに接続している。
【００３８】
ここで、中間電位ＶＰＲの出力ノードの電位が、基準電位Ｖｒｅｆと同じ、即ち（１／２）Ｖｃｃである場合における中間電位発生回路１の動作を説明する。
【００３９】
この時、調整電位発生段２の各トランジスタ５，６，７，８，１１，１２は、下記式１及び式２の左辺どうし及び右辺どうしが等しくなるように作用する。
式１：（ＰＭＯＳトランジスタ５の電流能力）＋（ＰＭＯＳトランジスタ１２の電流能力）＝（ＮＭＯＳトランジスタ６の電流能力）
式２：（ＰＭＯＳトランジスタ７の電流能力）＋（ＰＭＯＳトランジスタ１１の電流能力）＝（ＮＭＯＳトランジスタ８の電流能力）
【００４０】
ＮＭＯＳトランジスタ６，８のゲート電圧は、（１／２）Ｖｃｃと同じとなるため、ＰＭＯＳトランジスタ５，１２を通過してＮＭＯＳトランジスタ６に流れる電流、及びＰＭＯＳトランジスタ７，１１を通過してＮＭＯＳトランジスタ８を流れる電流は、同じとなる。即ち、出力電位Ｖｏｕｔの電圧は、およそ（１／２）Ｖｃｃとなる。
【００４１】
これにより、出力段３のＮＭＯＳトランジスタ９及びＰＭＯＳトランジスタ１０のゲート電圧は、そのしきい値電圧Ｖｔより小さくなり、非導通状態になる。また、これら両トランジスタ９，１０は、対称的に配置されているため、出力ノードには中間電位（１／２）Ｖｃｃが発生する。
【００４２】
次に、中間電位ＶＰＲが基準電位Ｖｒｅｆより低くなった場合を説明する。この時、ＰＭＯＳトランジスタ１１，１２のゲート−ソース電位が大きくなるため、ドレイン電流が増加する。また、ＮＭＯＳトランジスタ８のゲート−ソース間電位が小さくなり、電流能力が小さくなるため、負荷（抵抗）として動作するＰＭＯＳトランジスタ７に流れる電流が小さくなり、出力電位Ｖｏｕｔが上昇する。その結果、中間電位ＶＰＲが上昇する。
【００４３】
また、この時の応答速度は、出力段３のＮＭＯＳトランジスタ９及びＰＭＯＳトランジスタ１０のゲートに充電される電流により決定される。中間電位ＶＰＲが基準電位Ｖｒｅｆより大きくなった時、即ちＮＭＯＳトランジスタ８のゲート−ソース電位が大きくなった時には、ＰＭＯＳトランジスタ５、ＰＭＯＳトランジスタ１２、又はＮＭＯＳトランジスタ６のドレインノード、及び出力電位Ｖｏｕｔのノードへの充電電流が減少する。この減少を補償するために、ＰＭＯＳトランジスタ１１のドレイン電流が増加するため、応答速度が落ちることはない。従って、中間電位ＶＰＲが下降すると、ＮＭＯＳトランジスタ９のゲート電位が速やかに上昇し、中間電位ＶＰＲの電位が速やかに（１／２）Ｖｃｃに戻る。
【００４４】
一方、中間電位ＶＰＲが基準電位Ｖｒｅｆより大きくなった場合には、ＰＭＯＳトランジスタ１１，１２のゲート−ソース電位が小さくなり、ドレイン電流が減少する。また、ＮＭＯＳトランジスタ８のゲート−ソース間電位が大きくなり、その電流能力が大きくなるため、負荷として動作するＰＭＯＳトランジスタ７に流れる電流が大きくなり、出力電位Ｖｏｕｔが下降する。その結果、中間電位ＶＰＲが下降する。
【００４５】
この時の応答速度についても、中間電位ＶＰＲが上昇すると速やかにＰＭＯＳトランジスタ１０のゲート電位が下降するため、中間電位ＶＰＲは速やかに（１／２）Ｖｃｃに戻る。
【００４６】
上記のように、本実施の形態に係る中間電位発生回路１によれば、中間電位ＶＰＲが調整電位発生段２により帰還されるため、出力段３における中間電位ＶＰＲが（１／２）Ｖｃｃからずれても、速やかに正規の値に戻る。また、ＰＭＯＳトランジスタ１１，１２は、基準電位Ｖｒｅｆと中間電位ＶＰＲとを同値に保つための中間電位ＶＰＲの上昇又は下降に対する応答速度を均一にすることができる。
【００４７】
また、本実施の形態に係る中間電位発生回路１においては、電源電位Ｖｃｃ（電源ノード１５）とグランド電位Ｖｓｓ（グランドノード１６）との間に直列に接続されるトランジスタが２つとなる。このため、上記先行技術（図３及び特許文献１参照）に係る構成のように、電源電位Ｖｃｃとグランド電位Ｖｓｓ間に４つのトランジスタ１１０１，１１０２，１１０３，１１０４が直列に接続される場合に比べ、最低動作電圧が小さくなり、電源電位Ｖｃｃを下げることが可能となる。即ち、直列接続のトランジスタ数が４つの場合、最低動作電圧として４＊Ｖｔ（ゲートしきい値電圧）以上が必要となるが、本実施の形態のように、トランジスタ数が２つ場合には、２＊Ｖｔ以上であればよい。
【００４８】
更に、図３に示す先行技術においては、出力段１０１２のソースフォロア回路へのゲート電圧が、基準電圧発生段１０１０から別々に供給されるため、構造的に貫通電流を避けることができないが、図１に示す本実施の形態においては、出力段３のＮＭＯＳトランジスタ９及びＰＭＯＳトランジスタ１０のゲートが互いに共通しているため、貫通電流が流れることは無い。
【００４９】
更にまた、図３に示す先行技術においては、基準電圧（１／２）Ｖｃｃが、ＰＭＯＳトランジスタのゲートしきい値電圧Ｖｔｐ及びＮＭＯＳトランジスタのゲートしきい値電圧Ｖｔｎに依存して決定されるため、基準電圧にずれが生ずる可能性が高いが、図１に示す本実施の形態においては、調整電位発生段２が左右対称の回路となっているため、トランジスタのしきい値電圧Ｖｔのずれの影響を受けることなく、精度の高い基準電圧（１／２）Ｖｃｃを得ることができる。
【００５０】
以上のように、本実施の形態によれば、電源電位Ｖｃｃを従来よりも小さくできる。また、貫通電流の発生を防ぐことで、低電力化を図ることができる。更に、低電圧化を図っても、発生される中間電位の精度を高く維持することができる。
【００５１】
実施の形態２
図２は、本発明の実施の形態２に係る中間電位発生回路３１の構成を示している。中間電位発生回路３１は、調整電位発生段３２と、出力段３３とを備える。
【００５２】
調整電位発生段３２は、抵抗Ｒ１，Ｒ２と、ＮＭＯＳトランジスタ３５，３７，４１，４２と、ＰＭＯＳトランジスタ３６，３８とを備える。
【００５３】
ＮＭＯＳトランジスタ３５及びＮＭＯＳトランジスタ３７は、ソースがグランドノード１６に接続し、各ゲートが共通に接続すると共にＮＭＯＳトランジスタ３５のドレインに接続されている。即ち、ＮＭＯＳトランジスタ３５，３７により、カレントミラー回路が構成されている。
【００５４】
ＰＭＯＳトランジスタ３６は、ドレインがＮＭＯＳトランジスタ３５のドレインに接続し、ゲートが基準電位Ｖｒｅｆの接続点（基準ノード）に接続し、ソースが電源ノード１５に接続している。ＰＭＯＳトランジスタ３６のゲート−ソース電位として、このゲートのしきい値電圧Ｖｔｐより大きい電圧（１／２）Ｖｃｃの電位が供給される。即ち、ＰＭＯＳトランジスタ３６は、電流源回路として動作する。
【００５５】
ＰＭＯＳトランジスタ３８は、ソースが電源ノード１５に接続し、ゲートが中間電位ＶＰＲの出力ノードに接続し、ドレインがＮＭＯＳトランジスタ３７のドレインに接続している。即ち、ＰＭＯＳトランジスタ３８を能動素子とし、ＮＭＯＳトランジスタ３７を負荷とするソース接地増幅回路が構成されている。
【００５６】
ＮＭＯＳトランジスタ４２は、ＮＭＯＳトランジスタ３５に並列に接続されており、ソースがグランドノード１６に接続し、ドレインがＮＭＯＳトランジスタ３５及びＰＭＯＳトランジスタ３６のドレインに接続し、ゲートが中間電位ＶＰＲのノードに接続している。
【００５７】
ＮＭＯＳトランジスタ４１は、ＮＭＯＳトランジスタ３７に並列に接続されており、ソースがグランドノード１６に接続し、ドレインがＮＭＯＳトランジスタ３７及びＰＭＯＳトランジスタ３８のドレインに接続し、ゲートが中間電位ＶＰＲの出力ノードに接続している。
【００５８】
出力段３３は、ＮＭＯＳトランジスタ３９とＰＭＯＳトランジスタ４０とを備える。これら両トランジスタ３９，４０は、電源ノード１５とグランドノード１６との間に直列に接続されている。即ち、両トランジスタ３９，４０により、相補型のソースフォロア回路が構成されている。
【００５９】
ＮＭＯＳトランジスタ３９は、ドレインが電源ノード１５に接続し、ソースが中間電圧ＶＰＲの出力ノードに接続し、ゲートが調整電位発生段３２の３つのトランジスタ３７，３８，４１のドレインに接続する（出力電位Ｖｏｕｔが入力される）。
【００６０】
ＰＭＯＳトランジスタ４０は、ソースが中間電位ＶＰＲの出力ノードに接続し、ドレインがグランドノード１６に接続し、ゲートが出力電位Ｖｏｕｔに接続している。
【００６１】
ここで、中間電位発生回路のパフォーマンスを最大限発揮させるためには、回路を構成する各トランジスタを、飽和領域で動作させればよい。しかしながら、例えば図１に示す実施の形態１に係る中間電位発生回路１において、基準電位Ｖｒｅｆ又は中間電位ＶＰＲを（１／２）ＶＣＣより高く設定したい場合には、ＮＭＯＳトランジスタ６又はＮＭＯＳトランジスタ８のゲート電圧を上げる必要が生ずるが、このようにゲート電圧を上昇させると、ＮＭＯＳトランジスタ５，６，７，８の飽和領域での動作可能なマージンが小さくなり、飽和領域での動作が難しくなる。ＮＭＯＳトランジスタ５，６，７，８が非飽和領域で動作すると、それぞれのトランスコンダクタンス及び出力抵抗が共に小さくなるため、調整電位発生回路２としてのパフォーマンスが下がってしまう。
【００６２】
図２に示す実施の形態２に係る中間電位発生回路３１は、調整電位発生段３２が飽和領域で動作可能な動作点を得ることができるので、このような問題を解消することができるものである。中間電位発生回路３１においては、中間電位ＶＰＲを（１／２）Ｖｃｃより高く設定したい場合に、ＮＭＯＳトランジスタ４２及びＮＭＯＳトランジスタ４１のゲート電圧を（１／２）Ｖｃｃより高く設定することとなる。この時、ＮＭＯＳトランジスタ４１，４２の飽和領域での動作可能なマージンは、他のトランジスタよりも小さくなるが、ＮＭＯＳトランジスタ４１，４２の電流能力は、出力電位Ｖｏｕｔのノードへの充電電流の減少を補償できる程度に確保されれば足りるため、本質的な問題を生ずることはない。このように、本実施の形態に係る中間電位発生回路３１を用いることにより、中間電位ＶＰＲを（１／２）Ｖｃｃより高く設定する場合等であっても、各トランジスタを確実に飽和領域で動作させることが可能となり、最大のパフォーマンスを発揮させることが可能となる。
【００６３】
尚、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００６４】
１，３１  中間電位発生回路
２，３２  調整電位発生段
３，３３  出力段
５，７，１０，１１，１２，３６，３８，４０  ＰＭＯＳトランジスタ
６，８，９，３５，３７，３９，４１，４２  ＮＭＯＳトランジスタ
１５  電源ノード
１６  グランドノード
Ｒ１，Ｒ２  抵抗
Ｖｃｃ  電源電位
Ｖｒｅｆ  基準電位
ＶＰＲ  中間電位
Ｖｏｕｔ  出力電位
【図１】
2010219486.tif 000003
【図２】
2010219486.tif 000004
【図３】
2010219486.tif 000005