(57)【要約】      （修正有）【課題】回路面積の狭小化の要請と電源電圧ドロップによる動作不良の防止の要請とをともに満足する半導体集積回路を提供する。【解決手段】半導体集積回路１０の内部回路配置領域２２を、電源電圧ドロップ対策を施する領域Ｐと電源電圧ドロップ対策を施さない領域Ｌとに分ける。そして、内部回路をなすセルのうち消費電流の大きいセルを領域Ｐに行として配置し、消費電流の大きくないセルを領域Ｌに行として配置する。さらに、高電位側電源線３１，３３および低電位側電源線３２の線幅を太くする第１の電源電圧ドロップ対策と、セル間にデカップリング容量８−ｍ（ｍ＝１，２…）を形成する第２の電源電圧ドロップ対策とを施す。【選択図】図１
2010219366.tif 000002
【特許請求の範囲】
【請求項１】
各種の機能マクロを実現するセルのうち消費電流の大きいセルを特定の領域に、消費電流の大きくないセルを前記特定の領域以外の領域に密集配置したことを特徴とする半導体集積回路。
【請求項２】
前記特定の領域に配置されたセルに電源電圧を供給する電源線の線幅を前記特定の領域以外の領域に配置されたセルに電源電圧を供給する電源線の線幅よりも太くしたことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記特定の領域に配置されたセルに電源電圧を供給する高電位側電源線および低電位側電源線の間にデカップリング容量を介挿したことを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記特定の領域に配置されたセルに電源電圧を供給する電源線の線幅を前記特定の領域以外の領域に配置されたセルに電源電圧を供給する電源線の線幅よりも太くし、前記特定の領域に配置されたセルに電源電圧を供給する高電位側電源線および低電位側電源線の間にデカップリング容量を介挿したことを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
各種の機能マクロを実現するセルのうちクロックバッファとフリップフロップの機能マクロを実現するセルを消費電流の大きいセルとして前記特定の領域に密集配置したことを特徴とする請求項１から４のいずれか１項に記載の半導体集積回路。
【請求項６】
レイアウト設計対象である半導体集積回路の各要素を構成するセルのうち消費電流の大きいセルを特定の領域に、消費電流の大きくないセルを前記特定の領域以外の領域に配置するステップを含むことを特徴とする半導体集積回路のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話など小型端末に内蔵される半導体集積回路に関する。
【背景技術】
【０００２】
セルベースの半導体集積回路は、機能マクロとして動作するセルを行列状に並べた構成をなしている。このセルベースの半導体集積回路における電源幹線から接地幹線にいたる電圧供給路上に消費電流の大きなセルが多く配置されると、電源幹線に近いセルと接地幹線に近いセルとの間の電源電圧ドロップの差が大きくなり、動作不良が発生する。特許文献１および２には、この種の動作不良の発生を防ぐための技術の開示がある。特許文献１に開示された半導体集積回路は、当該半導体集積回路の基板の内部回路配置領域を周辺部の第１の領域とその内側の第２の領域とに分離し、第１の領域の外のチップリングから第１の領域のセルに接続される電源線とチップリングから第１の領域を跨いで第２の領域のセルに直に接続される電源線とを個別に敷設した構成をとっている。特許文献２に開示された半導体集積回路は、当該半導体集積回路の基板の内部回路配置領域に、２．００Ｖ用、１．９６Ｖ用、１．９２Ｖ用、１．８８Ｖ用、１．８４Ｖ用、１．８０Ｖ用などの異なる電源電圧を供給する電源線を並列に張り巡らし、電圧降下量の大きい領域のセルを高い電源電圧を供給する電源線と、電圧降下量の小さい領域のセルを低い電源電圧を供給する電源線と各々ビアを介して接続できるような構成をとっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２７３８４４号公報
【特許文献２】特開２００５−１５０３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体集積回路を構成するセルのうち、電源電圧ドロップを引き起こすような電圧降下量の大きなセルは一部である。そうであるにも関わらず、内部回路配置領域の周辺から遠い領域へ電源電圧を供給するための専用の電源線を敷設したり、内部回路配置領域に異なる電源電圧を供給する複数の電源線を張り巡らせることは、回路面積の狭小化という面からみたデメリットが大きい。
本発明は、このような背景の下に案出されたものであり、回路面積の狭小化の要請と電源電圧ドロップによる動作不良の防止の要請とをともに満足する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、各種の機能マクロを実現するセルのうち消費電流の大きいセルを特定の領域に、消費電流の大きくないセルをその特定の領域以外の領域に密集配置した半導体集積回路を提供する。この発明にかかる半導体集積回路では、消費電流の大きなセルが特定の領域に集積される。よって、電源幹線の太さを太くしたりデカップリング容量を介挿するなどといった電源電圧ドロップ対策をその領域だけに施すことにより、回路面積の狭小化の要請と電源電圧ドロップによる動作不良の防止の要請とをともに満足する半導体集積回路を実現することができる。
【図面の簡単な説明】
【０００６】
【図１】この発明の一実施形態である半導体集積回路の構成を示す図である。
【図２】図１に示す半導体集積回路のレイアウト設計の手順を示すフローチャートである。
【図３】図１に示す半導体集積回路のレイアウト設計の手順の一部の具体的内容を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態である半導体集積回路１０の構成を示す図である。図１に示すように、本実施形態にかかる半導体集積回路１０は、セルベースのＩＣチップとして実現される。
【０００８】
図１において、基板２０の周辺付近の領域である周辺領域２１には、ボンディングパッド５−ｋ（ｋ＝１〜２８）とＩ／Ｏバッファ（不図示）が環状に設けられている。また、周辺領域２１の内側は内部回路配置領域２２となっている。内部回路配置領域２２には、セル、電源線、および信号線からなる内部回路が形成される。セルは、各種の機能マクロを実現するためのトランジスタやトランジスタ間のレイアウトパターンの集合体である。
【０００９】
図示の例では、内部回路配置領域２２には、高電位側電源線３１、低電位側電源線３２、高電位側電源線３３、低電位側電源線３４、高電位側電源線３５が上下方向の間隔をあけて敷設されている。高電位側電源線３１はボンディングパッド５−１０を、高電位側電源線３３はボンディングパッド５−１２を、高電位側電源線３５はボンディングパッド５−１４を各々介して当該半導体集積回路１０の外部の電圧源ＶＤＤの正極と接続され、低電位側電源線３２はボンディングパッド５−１１を、低電位側電源線３４はボンディングパッド５−１３を各々介してその電圧源ＶＤＤの負極と接続される。
【００１０】
高電位側電源線３１と低電位側電源線３２の間には、内部回路をなすセルのうちクロックバッファやフリップフロップをなどの消費電流の大きいセルが、行７−１をなすように密集配置される。この行７−１をなす各セルは、高電位側電源線３１および低電位側電源線３２を介して電圧源ＶＤＤからの電源電圧の供給を受ける。また、低電位側電源線３２と高電位側電源線３３の間、高電位側電源線３３と低電位側電源線３４の間、低電位側電源線３４と高電位側電源線３５の間には、内部回路をなすセルのうち消費電流の大きくないセルが、行７−２，７−３，７−４をなすように密集配置される。さらに、消費電流の大きいセルを密集配置した行７−１とその上下の高電位側電源線３１および低電位側電源線３２には、以下に示す２つの電源電圧ドロップ対策が施されている。第１の電源電圧ドロップ対策は、高電位側電源線３１および低電位側電源線３２の線幅を、残りの電源線である、高電位側電源線３３、低電位側電源線３４、および高電位側電源線３５の線幅よりも太くしたことである。第２の電源電圧ドロップ対策は、行７−１をなすセルの間にデカップリング容量８−ｍ（ｍ＝１，２…）を介挿したことである。デカップリング容量８−ｍ（ｍ＝１，２…）は、一方の電極が高電位側電源線３１に接続され、他方の電極が低電位側電源線３２に接続されている。
【００１１】
次に、本実施形態による半導体集積回路１０の内部回路配置領域２２のレイアウト設計の手順を説明する。図２は、レイアウト設計の手順を示すフローチャートである。
半導体集積回路１０のレイアウト設計は、セルライブラリに収録されたセルを利用して行われる。セルライブラリは、基本論理回路やフリップフロップなど、使用頻度が高いであろう各種の機能マクロを実現するセルに関するデータを集めたデータベースである。このセルライブラリにおいて、各種の機能マクロを実現するセルに関するデータは、当該機能マクロを実現するためのトランジスタやトランジスタ間の配線のレイアウトパターンのほか、セルの消費電流を示すデータ、セルにおける入力端子や出力端子の位置を指定するデータなどを含む。
【００１２】
図２に示す一連の処理は、ネットリストに基づいて行われる。ネットリストは、レイアウト設計対象である半導体集積回路１０の各要素を構成するセルを定義するとともにそれらの要素間の接続関係を定義したデータである。
【００１３】
まず、内部回路配置領域２２を電源電圧ドロップ対策を施す領域Ｐと電圧ドロップ対策を施さない領域Ｌとに分ける（Ｓ１００）。次に、領域Ｐを配置禁止領域とし、ネットリストによって定義されたセルを領域Ｌに配置する（Ｓ１１０）。このステップＳ１１０では、ネットリストによって定義されているセルが上下方向の間隔ＷLINEをあけた複数の行をなすように、領域Ｌにおける各々の位置を決定するとよい。
【００１４】
次に、領域Ｐを配置禁止領域としたまま、領域Ｌにおけるクロック入力端子をもったセルの配置に基づいてクロックツリーを合成し、そのクロックツリーのクロックバッファを構成するセルを領域Ｌに追加して配置する（Ｓ１２０）。また、領域Ｌにおけるクロック入力端子をもったセルの配置とクロックバッファを構成するセルの配置とに基づいてそれらのクロック入力端子へのクロックの到着タイミングをシミュレーションし、クロックバッファを構成するセルの領域Ｌにおける配置を変更する（Ｓ１３０）。次に、領域Ｌに配置したすべてのセルの各々の消費電流を、セルの種類やセルライブラリに収録されている各々の消費電流を示すデータに基づいて解析する（Ｓ１４０）。
【００１５】
さらに、領域Ｌに配置されたセルのなかからクロックバッファのセルとフリップフロップのセルを選択し、これらのセルを領域Ｐに配置し直す（Ｓ１５０）。そして、領域Ｌに残されたセルのなかから、ステップＳ１４０の解析により得られた消費電流が所定値を超えているセルを選択し、これらのセルを領域Ｐに配置し直す（Ｓ１６０）。このステップＳ１５０およびステップＳ１６０では、図３（Ａ）に示すように、クロックバッファ、フリップフロップ、および領域Ｌから選択された他のセルの各々を、領域Ｐの左端の側から並べて配置する。
【００１６】
領域ＰおよびＬにおける信号配線の配線パターンを決定する（Ｓ１７０）。具体的には、ネットリストが示す接続関係となるように、領域ＰおよびＬにおけるセルの上下に高電位側電源線および低電位側電源線を描くとともに、各セル間を結ぶ信号線を描く。
そして、領域Ｐに配置されたクロックバッファのセルから領域ＰおよびＬに配置されたセルのクロック入力端子へのクロックの到着タイミングを、ステップＳ１７０において決定した配線パターンにおける信号配線の遅延量を加味した上で再びシミュレーションし、そのシミュレーションによって割り出した到着タイミングがタイミング制約を満足しない場合には、そのタイミング制約を満足するように配線パターンを変更する（Ｓ１８０）。
【００１７】
次に、領域Ｐを対象として、電源電圧ドロップ対策のためのレイアウト変更を施す（Ｓ１９０）。このステップＳ１９０では、図３（Ｂ）に示すように、領域Ｐにおけるセルの上下に描かれた高電位側電源線および低電位側電源線を、より大きな電流を流し得る太い線幅の電源線に変える。そして、図３（Ｃ）に示すように、領域Ｐの左端の側から並べて配置されているセルの位置を右にずらして各々の間に隙間を作り、その隙間にデカップリング容量８−ｍ（ｍ＝１，２…）を配置する。
最後に、配置可能領域ＰおよびＬにおけるセルの配置とその配線パターンとをＧＤＳ（Graphic Design System）のフォーマットで示すデータ（「マスクデータ」という）を生成する（Ｓ２００）
【００１８】
以上説明した半導体集積回路１０では、その内部回路をなすセルのうち消費電流の大きいセルだけが特定の領域に密集配置されている。そして、高電位側電源線とおよび低電位側電源線の線幅を太くする第１の電源電圧ドロップ対策とセル間にデカップリング容量８−ｍ（ｍ＝１，２…）を形成する第２の電源電圧ドロップ対策がこの特定の領域だけに施されている。よって、回路面積が小さく且つ電源電圧ドロップによる動作不良の発生し難い半導体集積回路１０を提供することができる。
また、この半導体集積回路１０のレイアウト設計においては、レイアウト設計対象となる半導体集積回路１０の内部回路配置領域２２を領域ＰとＬに分けた上でネットリストにより定義されたセルを領域Ｌにまず配置し、それらのセルのうち消費電流の大きいセルだけを領域Ｐに配置し直すようになっている。そして、この領域Ｐに配置し直すセルの選択は、セルの種類やセルライブラリに収録されている各々の消費電流を示すデータに基づいて行う。よって、レイアウト設計の負担をそれほど増やすことなく、領域Ｐに配置すべきセルと領域Ｌに配置すべきセルとを選り分けることができる。
【００１９】
以上、この発明の一実施形態について説明したが、この発明には他にも実施形態があり得る。例えば、以下の通りである。
（１）上記実施形態では、内部回路配置領域２２における領域Ｐに配置されたセルの列とその上下の高電位側電源線および低電位側電源線の線幅を太くする第１の電源電圧ドロップ対策と、セル間にデカップリング容量を形成する第２の電源電圧ドロップ対策とを施した。しかし、これらの２つの電源電圧ドロップ対策のうち１つだけを施してもよい。
（２）上記実施形態では、半導体集積回路１０の内部回路をなす各セルが行７−ｎ（ｎ＝１〜４）をなすように密集配置された。しかし、この内部回路をなす各セルが列をなすように密集配置されてもよい。
【符号の説明】
【００２０】
５…ボンディングパッド、８…デカップリング容量、１０…半導体集積回路、３１，３３，３５…高電位側電源線、３２，３４…低電位側電源線、２０…基板。
【図１】
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【図２】
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【図３】
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