(57)【要約】【課題】上部の部材による応力の影響を受けにくくするチップレイアウトを考慮し特性変動を最小限に抑えるようにした半導体装置を提供すること【解決手段】アナログ回路を含む第１のＩＣチップ１上に該第１のＩＣチップ１とは異なる部材を積層して実装する半導体装置において、アナログ回路の構成要素のうちアナログ特性の変動に影響する回路ブロックを、前記部材の端部（エッジ）から一定の距離離れた領域１３に配置する。１４は特性変動が予測できない領域であるので配置を避ける。前記部材はＩＣチップでもＩＣチップでなくてもよい。また前記アナログ特性の変動に影響する回路ブロックとは、基準電圧源、分圧抵抗、あるいは誤差増幅器などである。９はパッドである。【選択図】図４
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【特許請求の範囲】
【請求項１】
少なくともアナログ回路を含む第１のＩＣチップ上に該第１のＩＣチップとは異なる部材を積層して実装する半導体装置において、
前記アナログ回路の構成要素のうちアナログ特性の変動に影響する回路ブロックを、前記部材の端部（エッジ）から一定の距離離れた領域に配置したことを特徴とする半導体装置。
【請求項２】
少なくともアナログ回路を含む第１のＩＣチップ上に該第１のＩＣチップとは異なる部材を積層して実装する半導体装置において、
前記アナログ回路の構成要素のうちアナログ特性の変動に影響する回路ブロックを、前記部材の下部を除く領域で、かつ前記部材の端部（エッジ）から一定の距離離れた領域に配置したことを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記部材が、第２のＩＣチップであることを特徴とする半導体装置。
【請求項４】
請求項１または２記載の半導体装置において、
前記アナログ特性の変動に影響する回路ブロックは、少なくとも基準電圧源、分圧抵抗、あるいは誤差増幅器のいずれかを含んでいることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、応力による影響を受けやすいアナログ回路を含む第１のＩＣチップ上に、該第１のＩＣチップとは異なる部材（例えば、第２のＩＣチップ）を積層して実装する半導体装置に係り、特に、積層した場合に、応力による影響を受けにくくし、特性変動を最小限に抑えることができるチップレイアウトを有する半導体装置に関する。
【背景技術】
【０００２】
近年、電子回路の小型化、高性能化が要求されており、そのために、複数のチップを樹脂で封止してパッケージ化することによって実装密度を向上させる技術（例えば、特許文献１（特開平５−１１４６９３号公報））、電子回路を構成する半導体装置を複数の半導体チップを多層化して構成する技術（例えば、特許文献２（特開２００５−２７７３５６号公報））が提案されている。
【０００３】
半導体チップを多層化する場合に、上部の半導体チップを搭載することにより下部の半導体チップに応力がかかり、応力に敏感なアナログ回路の特性が劣化して信頼性が低下することが知られている。
【０００４】
このような特性の劣化を解消するためのものとして、例えば特許文献３（特開２００８−１８７０７６号公報）には、アナログＩＣにおいては、実装時に下部のチップにかかる応力により特性が変動するため、デジタル回路の上にのみスペーサーを設け、アナログ回路の上にはスペーサーを設けないようにすることが開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１〜２には、多層化したことによる応力により下層のチップの特性劣化については全く考慮されていない。
【０００６】
また特許文献３では、多層化による下部のチップの特性劣化を考慮し、アナログセル上にスペーサーを設けないようにすることは開示されているが、上部のチップが下部のチップに与える応力の影響する範囲についてまでは考慮されていない。
【０００７】
そこで、本発明は、ＩＣチップの上に部材（ＩＣチップを含む）を積層した場合に、上部の部材が下部のＩＣチップに与える応力の影響する範囲まで考慮し、上部の部材による応力の影響を受けにくくするチップレイアウトを提案することにより特性変動を最小限に抑えるようにした半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明は、上記目的を達成するために、次のような構成を採用した。
ａ）少なくともアナログ回路を含む第１のＩＣチップ上に該第１のＩＣチップとは異なる部材を積層して実装する半導体装置において、前記アナログ回路の構成要素のうちアナログ特性の変動に影響する回路ブロックを、前記部材の端部（エッジ）から一定の距離離れた領域に配置することを特徴としている。また、少なくともアナログ回路を含む第１のＩＣチップ上に該第１のＩＣチップとは異なる部材を積層して実装する半導体装置において、前記アナログ回路の構成要素のうちアナログ特性の変動に影響する回路ブロックを、前記部材の下部を除く領域で、かつ前記部材の端部（エッジ）から一定の距離離れた領域に配置することを特徴としている。
【０００９】
ｂ）前記部材が第２のＩＣチップを含むこと、前記アナログ特性の変動に影響する回路ブロックが、少なくとも基準電圧源、分圧抵抗、あるいは誤差増幅器のいずれかを含んでいることも特徴としている。
【発明の効果】
【００１０】
本発明によれば、下部のチップ（第１のチップ）のレイアウトにおいて、特性変動の少ない領域にアナログ特性変動に重要なブロックをレイアウトすること、一定の特性変動が予測される領域には、変動を予測することで補正が可能なアナログブロックをレイアウトすること、エッジがかかる可能性のある領域には、変動があっても問題にならないロジック部などのブロックをレイアウトするようにしたことにより、積層した場合に応力による特性変動の少ない半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】２つのチップを積層し、パッケージングした場合の断面図の一部を示す図である。
【図２】２つのチップを積層し、パッケージングした場合の断面図の一部を示す図である（スペーサーを用いた場合）。
【図３】第１のチップおよび第２のチップのパッドと基板のボンディングパッドの間を接続するボンディングワイヤの例を示す図である。
【図４】第２のチップを搭載する場合に第１のチップに生じる、特性の変化が少ない領域、一定の特性変動がある領域、特性変動が予測できない領域を説明するための図である。
【図５】アナログ回路の例としてのボルテージレギュレータ（ＶＲ）を示す図である。
【図６】第１のチップにレイアウトされたボルテージレギュレータ（ＶＲ）が実際にエッジ部による影響を受け、出力電圧ＶＯＵＴが変動することを示すヒストグラムである。
【発明を実施するための形態】
【００１２】
図１および２は、２つのチップを積層し、パッケージングした場合の断面図の一部を示す図である。
【００１３】
図１は、２つのチップを直接貼り合わせて実装した例であり、図２は、ワイヤリングしやすくするために２つのチップの間にスペーサーを挟んだ場合の例である。
【００１４】
図１，２において、１は第１のチップ、２は第２のチップ、３は接着剤、４はボンディングワイヤ、５はパッケージ樹脂、６は基板、７は電極、８はスペーサーである。
【００１５】
図１では、基板６上に接着剤３により第１のチップ１が接着され、該第１のチップ上に接着剤３により第２のチップ１が接着され、第１のチップ１と第２のチップ２のパッド部（図示せず）と基板６の所望のボンディングパッド（図示せず）がボンディングワイヤ４で接続され、基板６の裏側に電極７が取り付けられる。
【００１６】
図２では、基板６上に接着剤３により第１のチップ１が接着され、該第１のチップ上に接着剤３によりスペーサー８が接着され、該スペーサー８上に接着剤３により第２のチップ２が接着され、第１のチップ１と第２のチップ２のパッド部（図示せず）と基板６の所望のボンディングパッド（図示せず）がボンディングワイヤ４で接続され、基板６の裏側に電極７が取り付けられる。
【００１７】
第１のチップ１と第２のチップ２のパッド部（図示せず）から基板６へはボンディングワイヤ４で接続される。スペーサー８は、通常ＩＣチップと同じシリコンを使う場合が多い。
【００１８】
図３は、第１のチップ１および第２のチップのパッド９と基板６のボンディングパッド１０の間を接続するボンディングワイヤの例を示す図である。基板６には配線層があり、所望の電極（ボンディングパッド）と接続される。
【００１９】
図３に示すように、第２のチップ２を第１のチップ１に搭載する場合、量産時のばらつきにより、数十〜百数十μｍ程度、上下左右にずれるため、第２のチップ２の端面（エッジ部）の位置は、図３に積層時の外側ずれマージンを示す破線１１と積層時の内側ずれマージンを示す破線１２の間になる可能性が大きい。
【００２０】
第２のチップを搭載する場合に第１のチップに生じる特性について考慮すると、図４に示すように、特性の変化が少ない領域（第２のチップ２による影響を常に受けない領域）１３、一定の特性変動がある領域（第２のチップ２の下になる領域）１５、特性変動が予測できない領域（第２のチップ２のエッジ部がかかる可能性のある領域）１４の３つが考えられる。
【００２１】
実装時のチップにかかる応力は、チップ上にかかる材質の依存性があるため、上記３つの領域を考慮することによって第１のチップのチップレイアウトを考慮することが望ましい。
【００２２】
図５は、アナログ回路の例としてのボルテージレギュレータ（ＶＲ）を示す図である。ボルテージレギュレータ（ＶＲ）は一定の電圧を出力する用途に広く用いられている回路である。ボルテージレギュレータ（ＶＲ）は、同図に示すように、基準電圧源２５、出力ドライバトランジスタ２６、誤差増幅器２７、分圧抵抗（R１，Ｒ２）２８などから構成される。２１〜２４は端子である。
【００２３】
ここで、基準電圧源２５、誤差増幅器２７、分圧抵抗（R１，Ｒ２）２８などのアナログ回路は、その特性が応力の影響を受けやすいので、本発明では、これらの回路を応力のない領域すなわち図４の特性の変化が少ない領域１３にレイアウトするようにしたものである。
【００２４】
図６は、第１のチップにレイアウトされたボルテージレギュレータ（ＶＲ）が実際にエッジ部による影響を受け、出力電圧ＶＯＵＴが変動したことを示すヒストグラムである。
【００２５】
同図において、横軸は出力電圧ＶＯＵＴ、縦軸はその電圧が計測された回数を示し、ハッチングされた棒グラフは上層に第２のチップを設けない場合（第１のチップに加わる応力が少ない場合）のヒストグラムで、黒の棒グラフは上層に第２のチップを設けた場合（第１のチップに加わる応力が大きい場合）のヒストグラムである。
【００２６】
図６からわかるように、第１のチップにレイアウトされたボルテージレギュレータ（ＶＲ）は、上層に第２のチップ２を載せない場合の出力電圧ＶＯＵＴの平均が２.８１５Ｖ程度（ハッチングの棒グラフ参照）であるのに対して、上層に第２のチップ２を載せた場合の出力電圧ＶＯＵＴの平均は２.７９５Ｖ程度であり（黒の棒グラフ参照）、約２０ｍＶも変動してしまうことがわかる。この変動は、用途によっては許容できない誤差になる。また、第２のチップ２による影響を受けない場所（図４の特性の変化が少ない領域１３）では第１のチップの特性の変動が少ないことが観測されている。
【００２７】
第１のチップ１としては、比較的規模の大きい複合電源ＩＣが想定され（例えば、特許文献４（特開２００４−１９３４７５号公報））、複合電源ＩＣを構成する内部回路のうち、精度の要求が高いボルテージレギュレータ（ＶＲ）、特にその構成要素である基準電圧源、誤差増幅器、分圧抵抗などは、特性の変化が少ない領域（第２のチップ２による影響を常に受けない領域）１３にレイアウトされることが望ましいことがわかる。なお、一定の特性変動がある領域（第２のチップ２の下になる領域）１５の下部は、変動の予測が可能なので、予測を盛り込んで設計することで精度の要求が高いボルテージレギュレータ（ＶＲ）などのアナログ回路ブロックをこの部分にレイアウトすることも可能である。
【００２８】
なお、上記実施例では第１のチップおよび第２のチップとしてＩＣチップを想定しているが、第２のチップは必ずしもＩＣチップでなくてもよく、その搭載により第１のチップに応力を与えるものであればどのような部材でも本発明に適用できることはいうまでもない。
【符号の説明】
【００２９】
１：第１のＩＣチップ
２：第２のＩＣチップ
３：接着剤
４：ボンディングワイヤ
５：パッケージ樹脂
６：基板
７：電極
８：スペーサー
９：パッド
１０：ボンディングパッド
１１：積層時の外側ずれマージン
１２：積層時の内側ずれマージン
１３：特性の変化が少ない領域
１４：特性変動の予測ができない領域
１５：一定の特性変動がある領域
２１〜２４：端子
２５：基板電圧源
２６：出力ドライバトランジスタ
２７：誤差増幅器
２８：分圧抵抗
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特開平５−１１４６９３号公報
【特許文献２】特開２００５−２７７３５６号公報
【特許文献３】特開２００８−１８７０７６号公報
【特許文献４】特開２００４−１９３４７５号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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