(57)【要約】【課題】ボトムゲート構造を有する薄膜トランジスタを含む表示装置において、遮光層とゲート電極との間の寄生容量の発生を軽減しつつ、光リーク電流の発生の抑制を図ることが可能になる表示装置を提供すること。【解決手段】表示装置は、半導体層への光の入射を抑制するための遮光層（４０）と、第１絶縁膜（３１）と、薄膜トランジスタのゲート電極（２２）と、第２絶縁膜（３２）と、半導体層（２１）と、が順次積層された基板を含む。遮光層（４０）は、ゲート電極（２２）の少なくとも一部が遮光層（４０）と第１絶縁膜（３１）を介して重ならないようにして形成される。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体層への光の入射を抑制するための遮光層と、第１絶縁膜と、薄膜トランジスタのゲート電極と、第２絶縁膜と、前記半導体層と、が順次積層された基板を含み、
前記遮光層は、前記ゲート電極の少なくとも一部が前記遮光層と前記第１絶縁膜を介して重ならないように形成されている、
ことを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置において、
前記遮光層は、前記ゲート電極の端部が前記遮光層の端部と前記第１絶縁膜を介して重なり、かつ、前記ゲート電極が前記遮光層の前記端部以外の部分と前記第１絶縁膜を介して重ならないように形成されていることを特徴とする表示装置。
【請求項３】
請求項１に記載の表示装置において、
前記遮光層は、前記薄膜トランジスタのソース電極又はドレイン電極と電気的に接続されていることを特徴とする表示装置。
【請求項４】
請求項１に記載の表示装置において、
前記遮光層は、前記薄膜トランジスタのソース電極又はドレイン電極が形成される導電体層として形成されていることを特徴とする表示装置。
【請求項５】
半導体層への光の入射を抑制するための遮光層と、第１絶縁膜と、薄膜トランジスタのゲート電極と、第２絶縁膜と、前記半導体層と、が順次積層された基板を含む表示装置の製造方法であって、
前記基板上に前記遮光層を形成する第１工程と、
前記遮光層が形成された前記基板上に前記第１絶縁膜を形成する第２工程と、
前記第１絶縁膜が形成された前記基板上に前記ゲート電極を形成する第３工程と、を含み、
前記第１工程及び前記第３工程において、前記遮光層及び前記ゲート電極は、前記ゲート電極の少なくとも一部が前記遮光層と前記第１絶縁膜を介して重ならないように形成される、
ことを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を用いて画素の表示制御を行う表示装置及びその製造方法に関する。
【背景技術】
【０００２】
例えば液晶表示装置などの表示装置の中には、薄膜トランジスタを用いたアクティブマトリクス方式により、各画素の表示制御を行うものがある。このような表示装置では、基板（以下、ＴＦＴ基板という）上に互いに立体的に交差するように複数の走査信号線と複数の映像信号線とが配置され、走査信号線と映像信号線の交点のそれぞれが表示装置の画素に対応する。そして、走査信号線には薄膜トランジスタのゲート電極が接続され、データ信号線には薄膜トランジスタのドレイン電極又はソース電極のいずれか一方（以下ではドレイン電極とする）が接続される。また、映像信号線と接続されない側の電極（以下ではソース電極とする）には、画素電極が接続される。そして、表示制御したい画素に対応する走査信号線及び映像信号線に電圧が印加されると、スイッチ素子として機能する薄膜トランジスタを介して、対応する画素電極に電圧が印加され、画素の表示制御が行われる。
【０００３】
ＴＦＴ基板に用いられる薄膜トランジスタでは、半導体層に光が入射されると、光リーク電流が発生し、その結果、表示装置の表示品質が低下してしまう場合がある。例えば、ＬＤＤ（Lightly Doped Drain）構造を有する薄膜トランジスタでは、低濃度不純物領域に光が照射されると、ポリシリコンの光電変換効果によって光リーク電流が発生してしまう。この点、特許文献１には、トップゲート構造を有する薄膜トランジスタにおいて、バックライトなどの光が半導体層に入射するのを抑制するために、金属を含む導電性遮光層を半導体層よりも下の層に形成することが開示されている。
【特許文献１】特開２００８−４０３９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１はトップゲート構造を有する薄膜トランジスタに関するものであるため、特許文献１に記載の技術を、ボトムゲート構造を有する薄膜トランジスタにそのまま適用すると、不都合が生じてしまう。図１９は、ボトムゲート構造を有する薄膜トランジスタに特許文献１に記載の技術をそのまま適用した場合の例を示す。図１９に示す例では、ガラス基板３０上に、遮光層４０、保護絶縁膜３１、ゲート電極２２、ゲート絶縁膜３２、半導体層２１、層間絶縁膜３３、導電体層、保護絶縁膜３４が順次積層されている。ここで、導電体層はドレイン電極２３及びソース電極２４を含んで形成された層である。また、半導体層２１は、チャネル領域２１ａ、低濃度ドレイン領域２１ｂ、低濃度ソース領域２１ｃ、高濃度ドレイン領域２１ｄ、高濃度ソース領域２１ｅを含んでいる。遮光層４０は金属を含んで構成され、ガラス基板３０側から見た場合に、半導体層２１を覆うように形成されている。この遮光層４０によって、ガラス基板３０側からの入射光から半導体層２１が遮蔽される。しかしながら、図１９に示すような薄膜トランジスタでは、遮光層４０とゲート電極２２との間に寄生容量が発生してしまい、当該寄生容量によって、薄膜トランジスタのスイッチング動作が妨げられてしまう場合がある。
【０００５】
本発明は上記課題に鑑みてなされたものであって、その目的は、ボトムゲート構造を有する薄膜トランジスタを含む表示装置において、遮光層とゲート電極との間の寄生容量の発生を軽減しつつ、光リーク電流の発生の抑制を図ることが可能になる表示装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明に係る表示装置は、半導体層への光の入射を抑制するための遮光層と、第１絶縁膜と、薄膜トランジスタのゲート電極と、第２絶縁膜と、前記半導体層と、が順次積層された基板を含み、前記遮光層は、前記ゲート電極の少なくとも一部が前記遮光層と前記第１絶縁膜を介して重ならないように形成されていることを特徴とする。
【０００７】
また本発明の一態様では、前記遮光層は、前記ゲート電極の端部が前記遮光層の端部と前記第１絶縁膜を介して重なり、かつ、前記ゲート電極が前記遮光層の前記端部以外の部分と前記第１絶縁膜を介して重ならないように形成されるようにしてもよい。
【０００８】
また本発明の一態様では、前記遮光層は、前記薄膜トランジスタのソース電極又はドレイン電極と電気的に接続されるようにしてもよい。
【０００９】
また本発明の一態様では、前記遮光層は、前記薄膜トランジスタのソース電極又はドレイン電極が形成される導電体層として形成されるようにしてもよい。
【００１０】
また、本発明に係る表示装置の製造方法は、半導体層への光の入射を抑制するための遮光層と、第１絶縁膜と、薄膜トランジスタのゲート電極と、第２絶縁膜と、前記半導体層と、が順次積層された基板を含む表示装置の製造方法であって、前記基板上に前記遮光層を形成する第１工程と、前記遮光層が形成された前記基板上に前記第１絶縁膜を形成する第２工程と、前記第１絶縁膜が形成された前記基板上に前記ゲート電極を形成する第３工程と、を含み、前記第１工程及び前記第３工程において、前記遮光層及び前記ゲート電極は、前記ゲート電極の少なくとも一部が前記遮光層と前記第１絶縁膜を介して重ならないように形成されることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ボトムゲート構造を有する薄膜トランジスタを含む表示装置において、遮光層とゲート電極との間の寄生容量の発生を軽減しつつ、光リーク電流の発生の抑制を図ることが可能になる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態の例について図面に基づき詳細に説明する。なお、以下では、いわゆるＩＰＳ（In Plane Switching）方式の液晶表示装置に本発明を適用した場合の例について説明する。
【００１３】
［第１実施形態］
本実施形態に係る表示装置は、走査信号線、映像信号線、薄膜トランジスタ、画素電極、及びコモン電極が形成されたＴＦＴ基板と、当該ＴＦＴ基板と対向し、カラーフィルタが設けられたフィルタ基板と、両基板に挟まれた領域に封入された液晶材料と、を含んで構成される。ＴＦＴ基板及びフィルタ基板は、いずれもガラス基板などである。
【００１４】
図１は、ＴＦＴ基板上に実装される走査信号線１２、映像信号線１３、薄膜トランジスタ２０、画素電極１４、コモン信号線１５、及びコモン電極１６の概略の回路構成を示す回路図である。また、図２は、ＴＦＴ基板の一つの画素領域の平面図である。
【００１５】
これらの図に示されるように、ＴＦＴ基板上には、互いに平行な複数本の走査信号線１２が配置されている。また、複数本の映像信号線１３が、互いに平行に、かつ平面的に見た場合に複数本の走査信号線１２のそれぞれと略直交するように交差して配置されている。これらの走査信号線１２及び映像信号線１３によって、碁盤状に並ぶ画素のそれぞれが区画されており、走査信号線１２と映像信号線１３とが交差する箇所のそれぞれが、本実施形態に係る表示装置の画素に対応する。
【００１６】
また、走査信号線１２及び映像信号線１３によって区画される複数の画素領域のそれぞれには、当該画素の表示制御を行うための薄膜トランジスタ２０が形成されている。薄膜トランジスタ２０のゲート電極２２は走査信号線１２に接続されている。ドレイン電極２３は映像信号線１３と接続され、ソース電極２４は画素電極１４と接続されている。一方、各画素電極１４と対応するコモン電極１６は、それぞれ走査信号線１２と平行に配置された複数本のコモン信号線１５のいずれかと接続される。
【００１７】
走査信号線１２には、走査信号線駆動回路１０によって所定タイミングごとに選択的に電圧が印加される。また、映像信号線１３には、映像信号線駆動回路１１によって所定タイミングごとに選択的に電圧が印加される。こうして、表示制御の対象となる画素電極に対応する薄膜トランジスタ２０のオン／オフが制御され、当該薄膜トランジスタ２０を介して表示対象の画素の画素電極１４に電圧が印加される。これにより、本実施形態に係る表示装置は、画素電極１４とコモン電極１６との間に生じる横方向の電界によって液晶分子を制御し、画素ごとの表示制御を行う。ここで、画素電極１４及びコモン電極１６は、いずれも透明電極膜であって、平面的に見た場合に互いにその少なくとも一部が重なるように配置されている。
【００１８】
図３は、図２におけるＴＦＴ基板の、薄膜トランジスタ２０が形成される箇所を示す拡大平面図である。また図４は、図３のＩＶ−ＩＶ線におけるＴＦＴ基板の断面の様子を示す部分断面図である。
【００１９】
これらの図に示すように、ガラス基板３０上には、遮光層４０、保護絶縁膜３１（第１絶縁膜）、ゲート電極２２、ゲート絶縁膜３２（第２絶縁膜）、半導体層２１、層間絶縁膜３３、導電体層、及び保護絶縁膜３４が順次積層されている。ここで、導電体層は、ドレイン電極２３、ソース電極２４、及び映像信号線１３を含んだ層である。薄膜トランジスタ２０は、ゲート電極２２の上に、ゲート絶縁膜３２及び半導体層２１が積層されるボトムゲート構造を有している。
【００２０】
半導体層２１は、例えばポリシリコンによって形成され、ＬＤＤ構造を有する。すなわち、半導体層２１は、チャネル領域２１ａ、低濃度ドレイン領域２１ｂ、低濃度ソース領域２１ｃ、高濃度ドレイン領域２１ｄ、高濃度ソース領域２１ｅを含む。低濃度ドレイン領域２１ｂ、低濃度ソース領域２１ｃ、高濃度ドレイン領域２１ｄ、高濃度ソース領域２１ｅは、ポリシリコン層に不純物が含まれてなる不純物領域である。低濃度ドレイン領域２１ｂ及び低濃度ソース領域２１ｃは、高濃度ドレイン領域２１ｄ及び高濃度ソース領域２１ｅよりも不純物の濃度が低い領域である。低濃度ドレイン領域２１ｂはドレイン側の低濃度不純物領域であり、高濃度ドレイン領域２１ｄはドレイン側の高濃度不純物領域である。低濃度ソース領域２１ｃはソース側の低濃度不純物領域であり、高濃度ソース領域２１ｅはドレイン側の高濃度不純物領域である。
【００２１】
チャネル領域２１ａは、ゲート電極２２とゲート絶縁膜３２を介して重なるように形成されている。高濃度ドレイン領域２１ｄと高濃度ソース領域２１ｅとは、ゲート電極２２の延伸方向に対し、チャネル領域２１ａを基準として線対称となるように形成されている。低濃度ドレイン領域２１ｂは、チャネル領域２１ａと高濃度ドレイン領域２１ｄとの間に形成されており、低濃度ソース領域２１ｃは、チャネル領域２１ａと高濃度ソース領域２１ｅとの間に形成されている。このような不純物領域によって、薄膜トランジスタ２０がオフ状態である場合に流れるオフ電流が軽減されるとともに、薄膜トランジスタ２０がオン状態である場合に流れるオン電流の低下が改善される。
【００２２】
ドレイン電極２３は、層間絶縁膜３３を貫通するコンタクトホール３５を介して、高濃度ドレイン領域２１ｄに電気的に接続されている。同様に、ソース電極２４は、層間絶縁膜３３を貫通するコンタクトホール３６を介して、高濃度ソース領域２１ｅに電気的に接続されている。
【００２３】
遮光層４０はチタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）又はタンタル（Ｔａ）などの金属の少なくとも一つを含んで形成され、導電性を有している。遮光層４０は金属単体によって形成されるようにしてもよいし、合金によって形成されるようにしてもよい。あるいは、これらの金属の積層構造を遮光層４０は有するようにしてもよい。図３及び図４に示すように、遮光層４０は、ドレイン側遮光層４１と、ソース側遮光層４２と、ドレイン側遮光層４１及びソース側遮光層４２を接続する接続部４３と、を含む。
【００２４】
本実施形態では、図３及び図４に示すように、ゲート電極２２の下部には遮光層４０が形成されていない。すなわち、ゲート電極２２が遮光層４０上に保護絶縁膜３１を介して重ならないようにして、遮光層４０が形成されている。
【００２５】
ドレイン側遮光層４１は、低濃度ドレイン領域２１ｂ及び高濃度ドレイン領域２１ｄの下部に形成されている。ドレイン側遮光層４１は、ガラス基板３０側から見た場合に、低濃度ドレイン領域２１ｂ及び高濃度ドレイン領域２１ｄを覆うように形成されている。また、ドレイン側遮光層４１は、平面的に見た場合に、ドレイン側遮光層４１の一の端４１ａがゲート電極２２の一の側縁２２ａと接するように形成されている。つまり、平面的に見た場合に、ドレイン側遮光層４１とゲート電極２２との間には隙間がないようになっている。
【００２６】
一方、ソース側遮光層４２は、低濃度ソース領域２１ｃ及び高濃度ソース領域２１ｅの下部に形成されている。ソース側遮光層４２は、ガラス基板３０側から見た場合に、低濃度ソース領域２１ｃ及び高濃度ソース領域２１ｅを覆うように形成されている。また、ソース側遮光層４２は、平面的に見た場合に、ソース側遮光層４２の一の端４２ａがゲート電極２２の一の側縁２２ｂと接するように形成されている。つまり、平面的に見た場合に、ソース側遮光層４２とゲート電極２２との間には隙間がないようになっている。
【００２７】
なお、図３に示す例では、接続部４３によって遮光層４０が一体的に形成されているが、接続部４３は設けなくてもよい。すなわち、遮光層４０は、ドレイン側遮光層４１と、ソース側遮光層４２と、に分けて形成されるようにしてもよい。
【００２８】
本実施形態によれば、ガラス基板３０側から見た場合に、半導体層２１がゲート電極２２及び遮光層４０によって覆われるように、ゲート電極２２及び遮光層４０が形成されているため、ガラス基板３０側からの光の半導体層２１への入射がゲート電極２２及び遮光層４０によって抑制される。その結果、光リーク電流の発生が抑制される。さらに、本実施形態によれば、ゲート電極２２が保護絶縁膜３１を介して遮光層４０上に重ならないようにして、ゲート電極２２及び遮光層４０が形成されているため、ゲート電極２２と遮光層４０との間の寄生容量の発生が抑制される。
【００２９】
ここで、以上説明したようなＴＦＴ基板を製造する方法の一例を説明する。図５（ａ）〜（ｃ）はこの製造方法について説明するための図であり、図４と同じ場所のＴＦＴ基板の断面の様子を示す部分断面図である。
【００３０】
まず、フォトリソグラフィによって、遮光層４０をガラス基板３０の基板面上に形成する。具体的には、遮光層４０を構成する材料の膜をガラス基板３０上に形成し、その上にレジスト材の膜（レジスト膜）を積層する。そして、露光及び現像によってレジスト膜を遮光層４０の形状に対応するパターンに加工して、この加工されたレジスト膜をマスクとしてエッチングを行うことによって、遮光層４０を形成する。その後、残っているレジスト膜を除去する。この場合、レジスト膜を露光する際のマスクパターンは、後の工程において形成されるゲート電極２２が保護絶縁膜３１を介して遮光層４０上に重なることがないように設定される。図５（ａ）は、この段階におけるＴＦＴ基板の断面の様子を示している。
【００３１】
次に、その状態のＴＦＴ基板の基板面上に、保護絶縁膜３１を構成する材料の膜と、ゲート電極２２を構成する材料の膜とを、この順に順次積層する。なお、保護絶縁膜３１の材料としては例えば窒化シリコンなどが用いられる。その後、フォトリソグラフィによって、ゲート電極２２を形成する。すなわち、ゲート電極２２を構成する材料の膜の上にレジスト膜を積層して形成する。そして、露光及び現像によってレジスト膜をゲート電極２２の形状に対応するパターンに加工して、この加工されたレジスト膜をマスクとしてエッチングを行うことによって、ゲート電極２２を形成する。この場合、レジスト膜を露光する際のマスクパターンは、ゲート電極２２が保護絶縁膜３１を介して遮光層４０上に重ならないように設定される。図５（ｂ）は、この段階におけるＴＦＴ基板の断面の様子を示している。
【００３２】
次に、その状態のＴＦＴ基板の基板面上に、ゲート絶縁膜３２を構成する材料の膜と、アモルファスシリコンの膜とを、この順に順次積層する。そして、アニール処理などを施すことによって、アモルファスシリコンの膜をポリシリコンの膜に変換する。なお、減圧ＣＶＤ法等を用いて、ポリシリコンの膜をゲート絶縁膜３２上に直接形成するようにしてもよい。その後、フォトリソグラフィによって、半導体層２１を形成する。つまり、ポリシリコンの膜の上にレジスト膜を積層して形成する。そして、露光及び現像によってレジスト膜を半導体層２１の形状に対応するパターンに加工して、この加工されたレジスト膜をマスクとしてエッチングを行うことによって、半導体層２１を形成する。
【００３３】
次に、その状態のＴＦＴ基板の基板面上に、層間絶縁膜３３を構成する材料の膜を積層する。その後、ゲート電極２２上に位置する半導体層２１の部分を覆うようにレジスト材でマスクして、不純物を低濃度で打ち込むことによって、半導体層２１に不純物領域を形成する。さらに、ゲート電極２２上に位置する半導体層２１の部分及びその周辺部分を覆うようにレジスト材でマスクして、不純物を高濃度で打ち込むことによって、半導体層２１に高濃度ドレイン領域２１ｄ及び高濃度ソース領域２１ｅを形成する。図５（ｃ）は、この段階におけるＴＦＴ基板の断面の様子を示している。
【００３４】
次に、層間絶縁膜３３を貫通するコンタクトホール３５，３６を形成した後、ドレイン電極２３及びソース電極２４を形成する。ドレイン電極２３及びソース電極２４は、コンタクトホール３５，３６に対応する位置に形成される。ドレイン電極２３及びソース電極２４もフォトリソグラフィによって形成される。さらに、この状態において保護絶縁膜３４が形成され、ＴＦＴ基板は図４に示す状態になる。
【００３５】
［第２実施形態］
第２実施形態に係る表示装置も基本的に第１実施形態と同様の構成（図１及び図２参照）を有する。図６は、図２におけるＴＦＴ基板の、薄膜トランジスタ２０が形成される箇所を示す拡大平面図であり、第１実施形態における図３に対応する図である。また図７は、図６のＶＩＩ−ＶＩＩ線におけるＴＦＴ基板の断面の様子を示す部分断面図であり、第１実施形態における図４に対応する図である。
【００３６】
本実施形態に係る表示装置は、配線５０，５１が形成される点で第１実施形態と相違する。配線５０は、保護絶縁膜３１を貫通するコンタクトホール５２を介して、遮光層４０（ドレイン側遮光層４１）に電気的に接続されている。同様に、配線５１は、保護絶縁膜３１を貫通するコンタクトホール５３を介して、遮光層４０（ソース側遮光層４２）に電気的に接続されている。遮光層４０に接続された配線５０，５１の他端は定電位源に接続されている。例えば、配線５０，５１は接地されている。
【００３７】
本実施形態においても、第１実施形態と同様、ガラス基板３０側からの光の半導体層２１への入射がゲート電極２２及び遮光層４０によって抑制される。その結果、光リーク電流の発生が抑制される。また、本実施形態においても、第１実施形態と同様、ゲート電極２２と遮光層４０との間の寄生容量の発生が抑制される。
【００３８】
ところで、遮光層４０の電位が安定していない場合、遮光層４０の電位変動によって、薄膜トランジスタ２０の動作が不安定になってしまうおそれがある。その結果として、表示装置の品質が劣化してしまう場合がある。この点、本実施形態によれば、遮光層４０が定電位源に電気的に接続されるため、遮光層４０の電位変動が抑制され、その結果として、薄膜トランジスタ２０の動作の安定化が図られる。
【００３９】
本実施形態におけるＴＦＴ基板の製造方法は、下記に説明する点で、第１実施形態における製造方法とは異なる。すなわち、本実施形態では、保護絶縁膜３１を形成した後に、保護絶縁膜３１を貫通するコンタクトホール５２，５３を形成する。その後、ゲート電極２２と配線５０，５１とを構成する材料の膜を保護絶縁膜３１の上に積層する。そして、フォトリソグラフィによって、ゲート電極２２、配線５０，５１を形成する。レジスト膜を露光する際のマスクパターンは、配線５０，５１がコンタクトホール５２，５３を介して遮光層４０と接続されるように設定される。その後、第１実施形態と同様にして、ゲート絶縁膜３２、半導体層２１、層間絶縁膜３３、ドレイン電極２３、ソース電極２４、保護絶縁膜３４が形成される。
【００４０】
なお、図６に示す例では、第１実施形態（図３参照）とは異なり、遮光層４０が接続部４３を有しておらず、遮光層４０はドレイン側遮光層４１とソース側遮光層４２とに分けて形成されている。しかしながら、第１実施形態と同様に、遮光層４０は接続部４３を有するようにしてもよい。
【００４１】
［第３実施形態］
第３実施形態に係る表示装置も基本的に第１実施形態と同様の構成（図１及び図２参照）を有する。図８は、図２におけるＴＦＴ基板の、薄膜トランジスタ２０が形成される箇所を示す拡大平面図であり、第１実施形態における図３に対応する図である。また図９は、図８のＩＸ−ＩＸ線におけるＴＦＴ基板の断面の様子を示す部分断面図であり、第１実施形態における図４に対応する図である。
【００４２】
本実施形態に係る表示装置は、遮光層４０がドレイン電極２３又はソース電極２４と電気的に接続される点で第１，２実施形態とは異なる。
【００４３】
本実施形態では、保護絶縁膜３１及びゲート絶縁膜３２を貫通するコンタクトホール６０を介して、半導体層２１の高濃度ドレイン領域２１ｄがドレイン側遮光層４１に接続されている。また、層間絶縁膜３３を貫通するコンタクトホール３５を介して、ドレイン電極２３が高濃度ドレイン領域２１ｄに接続されている。すなわち、ドレイン電極２３（言い換えれば、ドレイン配線）と、ドレイン側遮光層４１とが電気的に接続されている。
【００４４】
同様に、保護絶縁膜３１及びゲート絶縁膜３２を貫通するコンタクトホール６１を介して、半導体層２１の高濃度ソース領域２１ｅがソース側遮光層４２に接続されている。また、層間絶縁膜３３を貫通するコンタクトホール３６を介して、ソース電極２４が高濃度ソース領域２１ｅに接続されている。すなわち、ソース電極２４（言い換えれば、ソース配線）と、ソース側遮光層４２とが電気的に接続されている。
【００４５】
本実施形態においても、第１，２実施形態と同様、ガラス基板３０側からの光の半導体層２１への入射がゲート電極２２及び遮光層４０によって抑制される。その結果、光リーク電流の発生が抑制される。また、本実施形態においても、第１，２実施形態と同様、ゲート電極２２と遮光層４０との間の寄生容量の発生が抑制される。さらに、本実施形態によれば、ドレイン電極２３（ドレイン配線）、又はソース電極２４（ソース配線）と、遮光層４０と、の間の寄生容量の発生も抑制される。
【００４６】
また、本実施形態によれば、遮光層４０はドレイン電極２３又はソース電極２４に接続されるため、遮光層４０の電位の安定化が図られ、その結果、薄膜トランジスタ２０の動作の安定化が図られる。
【００４７】
ところで、第２実施形態（図６，７参照）のように配線５０，５１によって遮光層４０を定電位源に接続する場合には、配線５０，５１を別途形成する必要があり、その結果として、例えばレイアウト上の自由度が制限されてしまうおそれがある。この点、本実施形態によれば、配線５０，５１を別途形成する必要がなくなり、その結果として、例えばレイアウト上の自由度を担保することが可能になる。
【００４８】
本実施形態におけるＴＦＴ基板の製造方法は、下記に説明する点で、第１実施形態における製造方法とは異なる。すなわち、本実施形態では、ゲート絶縁膜３２を形成した後に、ゲート絶縁膜３２及び保護絶縁膜３１を貫通するコンタクトホール６０，６１を形成する。また、層間絶縁膜３３を形成した後に、層間絶縁膜３３を貫通するコンタクトホール３５，３６を形成する。コンタクトホール３５はコンタクトホール６０に対応する位置に形成され、コンタクトホール３６はコンタクトホール６１に対応する位置に形成される。その後、第１実施形態と同様にして、ドレイン電極２３、ソース電極２４、保護絶縁膜３４が形成される。
【００４９】
なお、図８に示す例では、第１実施形態（図３参照）とは異なり、遮光層４０が接続部４３を有しておらず、遮光層４０はドレイン側遮光層４１とソース側遮光層４２とに分けて形成されている。しかしながら、第１実施形態と同様に、遮光層４０は接続部４３を有するようにしてもよい。この場合、遮光層４０は、ドレイン電極２３（ドレイン配線）又はソース電極２４（ソース配線）のいずれか一方に接続されることになる。
【００５０】
［第４実施形態］
第４実施形態に係る表示装置も基本的に第１実施形態と同様の構成（図１及び図２参照）を有する。図１０は、図２におけるＴＦＴ基板の、薄膜トランジスタ２０が形成される箇所を示す拡大平面図であり、第１実施形態における図３に対応する図である。また図１１は、図１０のＸＩ−ＸＩ線におけるＴＦＴ基板の断面の様子を示す部分断面図であり、第１実施形態における図４に対応する図である。
【００５１】
本実施形態では、遮光層４０が、ドレイン電極２３（ドレイン配線）、及びソース電極２４（ソース配線）を含んだ導電体層として形成される。すなわち、本実施形態では、遮光層４０が、ドレイン電極２３（ドレイン配線）、又はソース電極２４（ソース配線）として機能する。言い換えれば、本実施形態では、ドレイン電極２３（ドレイン配線）、及びソース電極２４（ソース配線）が遮光層４０としても機能する。この点で本実施形態は第１〜３実施形態とは異なる。
【００５２】
本実施形態においても、第１〜３実施形態と同様、ガラス基板３０側からの光の半導体層２１への入射がゲート電極２２及び遮光層４０によって抑制される。その結果、光リーク電流の発生が抑制される。また、本実施形態においても、第１〜３実施形態と同様、ゲート電極２２と遮光層４０との間の寄生容量の発生が抑制される。さらに、本実施形態によれば、ドレイン電極２３（ドレイン配線）、又はソース電極２４（ソース配線）と、遮光層４０と、の間の寄生容量の発生も抑制される。また、本実施形態によれば、遮光層４０がドレイン電極２３（ドレイン配線）、又はソース電極２４（ソース配線）に相当することになるため、遮光層４０の電位の安定化が図られる。その結果、薄膜トランジスタ２０の動作の安定化が図られる。
【００５３】
本実施形態におけるＴＦＴ基板の製造方法は、下記に説明する点で、第１実施形態における製造方法とは異なる。すなわち、本実施形態では、遮光層４０を形成する場合において、レジスト膜を露光する際のマスクパターンが、後の工程において形成されるゲート電極２２が保護絶縁膜３１を介して遮光層４０上に重ならないように設定されるとともに、ドレイン電極２３（ドレイン配線）、又はソース電極２４（ソース配線）の形状に対応するパターンに設定される。また、本実施形態では、ゲート絶縁膜３２を形成した後に、ゲート絶縁膜３２及び保護絶縁膜３１を貫通するコンタクトホール７０，７１を形成する。このコンタクトホール７０を介して、半導体層２１の高濃度ドレイン領域２１ｄがドレイン側遮光層４１（すなわち、ドレイン電極２３）に接続され、コンタクトホール７１を介して、半導体層２１の高濃度ソース領域２１ｅがソース側遮光層４２（すなわち、ソース電極２４）に接続される。さらに、本実施形態では、層間絶縁膜３３が形成された後、ドレイン電極２３及びソース電極２４を含んだ導電体層を形成するための工程を実行せずに、保護絶縁膜３４を形成する。
【００５４】
本実施形態によれば、遮光層４０を形成する工程と、ドレイン電極２３及びソース電極２４を含んだ導電体層を形成するための工程と、を別々に実行する必要がなくなるため、製造工程を減らすことが可能になる。その結果として、製造コストの低減を図ることが可能になる。
【００５５】
［第５実施形態］
第５実施形態に係る表示装置も基本的に第１実施形態と同様の構成（図１及び図２参照）を有する。図１２は、図２におけるＴＦＴ基板の、薄膜トランジスタ２０が形成される箇所を示す拡大平面図であり、第１実施形態における図３に対応する図である。また図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線におけるＴＦＴ基板の断面の様子を示す部分断面図であり、第１実施形態における図４に対応する図である。
【００５６】
本実施形態は、ゲート電極２２の端部が遮光層４０の端部と保護絶縁膜３１を介して重なる点で第１実施形態とは相違する。なお、遮光層４０の上記端部以外の部分上に、ゲート電極２２は重畳されない。
【００５７】
本実施形態では、ドレイン側遮光層４１の端４１ａが、平面的に見た場合に、ゲート電極２２の内側に位置している。具体的には、ゲート電極２２の、側縁２２ａから所定距離以内の部分が、ドレイン側遮光層４１の、端４１ａから所定距離以内の部分と保護絶縁膜３１を介して重なるようにして、ドレイン側遮光層４１が形成されている。この場合の重なり幅（上記の所定距離）は、例えば０．５〜２．０μｍ程度に設定される。
【００５８】
また、本実施形態では、ソース側遮光層４２の端４２ａが、平面的に見た場合に、ゲート電極２２の内側に位置している。具体的には、ゲート電極２２の、側縁２２ｂから所定距離以内の部分が、ソース側遮光層４２の、端４２ａから所定距離以内の部分と保護絶縁膜３１を介して重なるようにして、ソース側遮光層４２が形成されている。この場合の重なり幅（上記の所定距離）も、例えば０．５〜２．０μｍ程度に設定される。
【００５９】
本実施形態においても、ガラス基板３０側からの光の半導体層２１への入射がゲート電極２２及び遮光層４０によって抑制される。その結果、光リーク電流の発生が抑制される。
【００６０】
なお、本実施形態によれば、ゲート電極２２の端部がドレイン側遮光層４１の端部及びソース側遮光層４２の端部と保護絶縁膜３１を介して重なるようにして、遮光層４０が形成されているため、層間合わせのずれが生じた場合であっても、ゲート電極２２と、ドレイン側遮光層４１又はソース側遮光層４２と、の間に隙間が生じ難くなっている。その結果、層間合わせのずれが生じた場合であっても、ガラス基板３０側からの光が半導体層２１に入射されないように担保することが可能になり、光リーク電流が発生しないように担保することが可能になる。
【００６１】
また、本実施形態によれば、ゲート電極２２の端部がドレイン側遮光層４１の端部及びソース側遮光層４２の端部と保護絶縁膜３１を介して重なるようにして、遮光層４０が形成されているため、ガラス基板３０に対して斜めに光が入射されるような場合であっても、その光が低濃度ドレイン領域２１ｂや低濃度ソース領域２１ｃに入射されないように担保することが可能になる。すなわち、ガラス基板３０に対して斜めに光が入射されるような場合であっても、光リーク電流が発生しないように担保することが可能になる。
【００６２】
なお、本実施形態では、ゲート電極２２の端部と、ドレイン側遮光層４１の端部及びソース側遮光層４２の端部とのみが保護絶縁膜３１を介して重なるようにして、遮光層４０が形成されており、ゲート電極２２は、遮光層４０の、ドレイン側遮光層４１の端部及びソース側遮光層４２の端部以外の領域とは重ならないようになっている。本実施形態では、ゲート電極２２と遮光層４０との重なり部分の面積が比較的小さいため、ゲート電極２２と遮光層４０との間の寄生容量の発生が軽減される。
【００６３】
本実施形態におけるＴＦＴ基板の製造方法は、下記に説明する点で、第１実施形態における製造方法とは異なる。すなわち、本実施形態では、遮光層４０を形成する場合において、レジスト膜を露光する際のマスクパターンが、後の工程において形成されるゲート電極２２の端部と、ドレイン側遮光層４１の端部及びソース側遮光層４２の端部とのみが保護絶縁膜３１を介して重なるように設定される。
【００６４】
なお、本発明は以上に説明した実施の形態に限定されるものではない。
【００６５】
例えば、第５実施形態は第２〜４実施形態と組み合わせるようにしてもよい。図１４は、第５実施形態を第２実施形態と組み合わせた例を示す図であり、第２実施形態における図７に対応する。図１５は、第５実施形態を第３実施形態と組み合わせた例を示す図であり、第３実施形態における図９に対応する。図１６は、第５実施形態を第４実施形態と組み合わせた例を示す図であり、第４実施形態における図１１に対応する。
【００６６】
また例えば、半導体層がアモルファスシリコンによって形成されている表示装置にも本発明は適用することができる。また、以上では、いわゆるＩＰＳ方式の液晶表示装置に本発明を適用した場合の例について説明したが、本発明は、他の方式を採用する表示装置にも適用することが可能である。例えば、本発明は、いわゆるＶＡ（Virtical Alignment）方式や、ＴＮ（Twisted Nematic）方式の液晶表示装置にも適用することが可能である。図１７は、ＶＡ方式又はＴＮ方式の液晶表示装置のＴＦＴ基板上に実装される走査信号線１２、映像信号線１３、薄膜トランジスタ２０、及び画素電極１４の概略の回路構成を示す回路図であり、図１に対応する図である。また、図１８は、ＶＡ方式又はＴＮ方式の液晶表示装置のＴＦＴ基板の一つの画素領域の平面図であり、図２に対応する図である。図１７，１８に示すように、ＶＡ方式又はＴＮ方式の液晶表示装置では、コモン信号線１５及びコモン電極１６がＴＦＴ基板上に形成されず、フィルタ基板に対抗電極が形成される。そして、ＴＦＴ基板の画素電極１４と、フィルタ基板の対抗電極と、の間に生じる縦方向の電界によって、液晶分子の制御が行われる。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施形態に係る表示装置のＴＦＴ基板に実装される回路構成を示す回路図である。
【図２】本発明の実施形態に係る表示装置のＴＦＴ基板の画素領域を示す平面図である。
【図３】第１実施形態におけるＴＦＴ基板の、薄膜トランジスタが形成される箇所を示す拡大平面図である。
【図４】第１実施形態におけるＴＦＴ基板の部分断面図である。
【図５】ＴＦＴ基板の製造方法について説明するための図である。
【図６】第２実施形態におけるＴＦＴ基板の、薄膜トランジスタが形成される箇所を示す拡大平面図である。
【図７】第２実施形態におけるＴＦＴ基板の部分断面図である。
【図８】第３実施形態におけるＴＦＴ基板の、薄膜トランジスタが形成される箇所を示す拡大平面図である。
【図９】第３実施形態におけるＴＦＴ基板の部分断面図である。
【図１０】第４実施形態におけるＴＦＴ基板の、薄膜トランジスタが形成される箇所を示す拡大平面図である。
【図１１】第４実施形態におけるＴＦＴ基板の部分断面図である。
【図１２】第５実施形態におけるＴＦＴ基板の、薄膜トランジスタが形成される箇所を示す拡大平面図である。
【図１３】第５実施形態におけるＴＦＴ基板の部分断面図である。
【図１４】第５実施形態を第２実施形態と組み合わせた例を示す図である。
【図１５】第５実施形態を第３実施形態と組み合わせた例を示す図である。
【図１６】第５実施形態を第４実施形態と組み合わせた例を示す図である。
【図１７】本発明の他の実施形態に係る表示装置のＴＦＴ基板に実装される回路構成を示す回路図である。
【図１８】本発明の他の実施形態に係る表示装置のＴＦＴ基板の画素領域を示す平面図である。
【図１９】トップゲート構造を有する薄膜トランジスタに関して開示された遮光層に関する技術をボトムゲート構造を有する薄膜トランジスタで用いた場合の例を示す図である。
【符号の説明】
【００６８】
１０  走査信号線駆動回路、１１  映像信号線駆動回路、１２  走査信号線、１３  映像信号線、１４  画素電極、１５  コモン信号線、１６  コモン電極、２０  薄膜トランジスタ、２１  半導体層、２１ａ  チャネル領域、２１ｂ  低濃度ドレイン領域、２１ｃ  低濃度ソース領域、２１ｄ  高濃度ドレイン領域、２１ｅ  高濃度ソース領域、２２  ゲート電極、２２ａ，２２ｂ  ゲート電極の側縁、２３  ドレイン電極、２４  ソース電極、３０  ガラス基板、３１，３４  保護絶縁膜、３２  ゲート絶縁膜、３３  層間絶縁膜、３５，３６，５２，５３，６０，６１，７０，７１  コンタクトホール、４０  遮光層、４１  ドレイン側遮光層、４１ａ  ドレイン側遮光層の端、４２  ソース側遮光層、４２ａ  ソース側遮光層の端、４３  接続部、５０，５１  配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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