(57)【要約】【課題】  パッケージの外形寸法を大きくせず、かつ短絡等の不良率を上げずになるべく多くのベアチップを内蔵可能な半導体装置を提供する。【解決手段】  本実施形態の半導体装置は、ベッドフレーム１（支持基板）の上面にシリコンスペーサ２を間に挟んで２個のベアチップ３，４を配置し、ベッドフレーム１の下面にもシリコンスペーサ２を間に挟んで２個のベアチップ３，４を配置している。ベッドフレーム１を挟んで水平方向両側にはインナーリード５が配置され、インナーリード５とベアチップ３，４のパッドとはボンディングワイヤ６，７で接続されている。シリコンスペーサ２の一端側のベアチップ３のパッドをインナーリード５に接続するボンディングワイヤ７が、同じシリコンスペーサ２の他端側のベアチップ３に接触しないように、ボンディングワイヤ７の高さを制限している。【選択図】  図１
2010219567.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１パッドをそれぞれ有し、積層される複数のベアチップと、
隣接配置される前記複数のベアチップの間に配置されるスペーサと、
前記複数のベアチップと対向する辺に沿って同一直線上に配置された複数の第２パッド
を有し、前記第２パッドは前記第１パッドにボンディングワイヤを介して接続されるイン
ナーリードと
を備え、
前記複数のベアチップのうち、前記複数の第１パッドが配置された面に前記スペーサが
接する第１ベアチップにおいて、前記複数の第１パッドに接続された前記ボンディングワ
イヤは、前記第１ベアチップに前記スペーサを介して接続された第２ベアチップに接触し
ないように配置されることを特徴とする半導体装置。
【請求項２】
支持基板をさらに有し、
前記複数のベアチップは前記支持基板に対向する第１および第２の主面のそれぞれに積層
され、
前記インナーリード上面および下面それぞれに前記複数の第２パッドを有し、前記インナ
ーリード上面の第２パッドは、前記インナーリード下面の第２パッドに対して水平方向に
ずれて配置されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記インナーリードは、前記複数のベアチップの一辺と対向するよう配置された第１の
インナーリードと、前記複数のベアチップが接着され、前記複数のベアチップを前記スペ
ーサとで挟むように配置され、前記複数のベアチップ下面より前記第１のインナーリード
側に延出された第２のインナーリードとを含むことを特徴とする請求項1記載の半導体装
置。
【請求項４】
前記複数のベアチップ下面は前記第１のインナーリードよりも低い位置にあることを特
徴とする請求項３に記載の半導体装置。
【請求項５】
前記スペーサの一端側の前記ベアチップに該スペーサを接合する接着材の厚みと、該ス
ペーサの厚みとの和は、前記ボンディングワイヤのワイヤ径の２〜４倍であることを特徴
とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、支持基板の上下にベアチップを実装する半導体装置に関する。
【背景技術】
【０００２】
フラッシュメモリは、自由に書き換えが可能で、電源電圧を供給しなくてもデータを保
持できるため、種々の電子機器の記憶装置として幅広く利用されている。フラッシュメモ
リは、光ピックアップや磁気ヘッドなどの機構部分を設けずにデータの読取・再生ができ
るため、電子機器のサイズを小型化でき、消費電力も削減できる。さらには、機構部分が
ないことで、製品の耐久性が向上し、コスト削減も図れる。このような背景で、フラッシ
ュメモリは、MDやHDDなどの大容量記憶装置の代替品として、ますます普及することが予
想される。
【０００３】
しかしながら、フラッシュメモリは、配線ルール幅による制限があるために、急激には
その記憶容量を増やせない。そこで、ウエハ上に形成された複数のフラッシュメモリチッ
プ（以下、単にチップと呼ぶ）をワンパッケージ内に内蔵して記憶容量を増やす手法が考
えられる。
【０００４】
これらチップを横に並べてパッケージ化すると、パッケージの外形寸法が大きくなるた
め、望ましくない。パッケージの外形寸法を小さくするには、例えば支持基板の両面にチ
ップを配置することが考えられる。各チップのパッドはボンディングワイヤを介してイン
ナーリードと接続されるが、ボンディングワイヤは湾曲を描くため、支持基板の両面にチ
ップを配置すると、ボンディングワイヤも両面に配置しなければならず、高さ方向の制約
を満たすのが難しくなる。
【０００５】
ボンディングワイヤの湾曲高さを低くする手法が知られている（特許文献１参照）が、
特許文献１のような技術を利用して、支持基板の両面にチップを実装したとしても、高々
２個のチップをワンパッケージ内に内蔵できるにすぎず、記憶容量を大幅に増やすことは
できない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平9-51011号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、パッケージの外形寸法を大きくせず、かつ短絡等の不良率を上げずになるべ
く多くのベアチップを内蔵可能な半導体装置を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、支持基板の対向する第１および第２の主面の少なくとも一方
の主面上に積層される複数のベアチップと、前記複数のベアチップのうち、上下に隣接配
置される２つの前記ベアチップの間に配置されるスペーサと、前記支持基板を挟んで水平
方向両側に配置され、前記ベアチップのパッドにボンディングワイヤを介して接続される
インナーリードと、を備え、前記スペーサの一端側の前記ベアチップのパッドを対応する
前記インナーリードに接続する前記ボンディングワイヤは、同じスペーサの他端側の前記
ベアチップに接触しないように配置されることを特徴とする半導体装置を提供するもので
ある。
【０００９】
また、本発明の一態様によれば、第１のインナーリードと、前記第１のインナーリード
に対して水平方向に間隔を隔てて配置され、前記第１のインナーリードよりもリード部が
長い第２のインナーリードと、前記第２のインナーリード上にスペーサを間に挟んで積層
され一辺に沿って形成されたパッドをそれぞれ有する複数のベアチップと、前記第１のイ
ンナーリードと前記複数のベアチップのパッドとの間、および前記第２のインナーリード
と前記複数のベアチップのベアチップとの間を接続する複数のボンディングワイヤと、を
備え、前記スペーサの一端側の前記ベアチップのパッドを対応する前記第１または第２の
インナーリードに接続する前記ボンディングワイヤは、同じスペーサの他端側の前記ベア
チップに接触しないように配置されることを特徴とする半導体装置を提供するものである
。
【００１０】
また、本発明の一態様によれば、支持基板の第１の主面に接着材を介して第１のベアチ
ップを実装するステップと、前記第１のベアチップの表面に接着材を介して第１のスペー
サを貼り付けるステップと、前記第１のベアチップのパッドとインナーリードとをボンデ
ィングワイヤで接続し、該ボンディングワイヤの最大高さが前記第１のスペーサの上端よ
りも低くなるように前記ボンディングワイヤを配置するステップと、前記第１のスペーサ
の表面に接着材を介して第２のベアチップを貼り付けるステップと、前記第２のベアチッ
プのパッドと前記インナーリードとをボンディングワイヤで接続するステップと、前記ス
テップのいずれかの処理と並行して、あるいは前記ステップのすべての終了後に、前記支
持基板の第２の主面に接着材を介して第３のベアチップを貼り付けるステップと、前記第
３のベアチップの表面に接着材を介して第３のスペーサを貼り付けるステップと、前記第
３のベアチップのパッドとインナーリードとをボンディングワイヤで接続し、該ボンディ
ングワイヤの最大高さが前記第３のスペーサの上端よりも低くなるように前記ボンディン
グワイヤを配置するステップと、前記第３のスペーサの表面に接着材を介して第４のベア
チップを貼り付けるステップと、前記第４のベアチップのパッドと前記インナーリードと
をボンディングワイヤで接続するステップと、を備えることを特徴とする半導体装置の製
造方法を提供するものである。
【発明の効果】
【００１１】
本発明によれば、パッケージの外形寸法を大きくせず、かつ短絡等の不良率を上げずに
なるべく多くのベアチップを内蔵可能な半導体装置を提供できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る半導体装置の断面構造を示す図。
【図２】図１の一部を拡大した図。
【図３】図２の比較例であり、ボンディングワイヤ７がベアチップ３に接触する例を示す図。
【図４】ボンディングワイヤ６，７とベアチップ３のパッドとの接合位置付近の構造を示す図。
【図５】本実施形態に係る半導体装置の製造工程を示す断面図。
【図６】図５に続く工程断面図。
【図７】図５（ａ）の工程における上面図。
【図８】図６（ｃ）の工程における上面図。
【図９】図６（ｅ）の工程における上面図。
【図１０】図１の変形例の断面構造を示す図。
【図１１】一辺に沿ってのみパッドが形成されたベアチップの平面図。
【図１２】第２の実施形態に係る半導体記憶装置の断面図。
【図１３】図１２の上方から見た平面図。
【図１４】フラッシュメモリのベアチップ３の内部構成の一例を示すレイアウト図。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら、本発明の一実施形態を説明する。
【００１４】
図１は本発明の一実施形態に係る半導体装置の断面構造を示す図、図２は図１の一部を
拡大した図である。図１の半導体装置は、ワンパッケージ内に複数のフラッシュメモリチ
ップ（以下、ベアチップと呼ぶ）とメモリコントローラ（不図示）とを内蔵している。内
蔵されるベアチップの数やメモリ容量は特に問わないが、例えば２Ｇビットのチップが４
個（計１Ｇバイト）内蔵される。
【００１５】
図２に詳細構造を示すように、本実施形態の半導体装置は、ベッドフレーム１（支持基
板）の上面にシリコンスペーサ２を間に挟んで２個のベアチップ３，４を配置し、ベッド
フレーム１の下面にもシリコンスペーサ２を間に挟んで２個のベアチップ３，４を配置し
ている。ベッドフレーム１を挟んで水平方向両側にはインナーリード５が配置され、イン
ナーリード５とベアチップ３，４のパッドとはボンディングワイヤ６，７で接続されてい
る。ベッドフレーム１の両面にベアチップ３，４が配置されるため、ボンディングワイヤ
６，７もベッドフレーム１の両面に配置されている。
【００１６】
ベッドフレーム１の上面側に積層された２つのベアチップ３，４のうち、ベアチップ３
はボンディングワイヤ６によりインナーリード５に接続され、ベアチップ４はボンディン
グワイヤ６によりインナーリード５に接続されている。ベッドフレーム１の下面側も同様
である。
【００１７】
インナーリード５の上面側のボンディングワイヤ６の接続位置は、インナーリード５の
下面側のボンディングワイヤ７の接続位置と左右方向にずれている。
【００１８】
ベッドフレーム１とベアチップ４との間と、ベアチップ４とシリコンスペーサ２との間
と、ベアチップ３とシリコンスペーサ２との間はそれぞれ、接着材８で接合されている。
【００１９】
接着材８の種類は特に問わないが、例えばエポキシ等の樹脂を含む材料が用いられる。
【００２０】
本実施形態は、図２を見ればわかるように、シリコンスペーサ２の一端側のベアチップ
４のパッドをインナーリード５に接続するボンディングワイヤ７が、同じシリコンスペー
サ２の他端側のベアチップ３に接触しないように、ボンディングワイヤ７の高さを制限し
ている。
【００２１】
図３は図２の比較例であり、ボンディングワイヤ７がベアチップ３に接触する例を示し
ている。図３の場合、ボンディングワイヤ６，７に外的応力が加わり、ボンディングワイ
ヤ６，７の接合強度が劣化したり、ボンディングワイヤ６，７の湾曲形状が不安定になる
。このため、ボンディングワイヤ６，７のクリアランスを十分に取れない場合には、ボン
ディングワイヤ７がベアチップ３，４に接触するおそれがある。ベアチップ３のボンディ
ングワイヤ側の面（シリコンスペーサ２側の面）には接着材８が付着しているため短絡不
良は起きにくいが、ベアチップ４のボンディングワイヤ側の面は露出しているため、ボン
ディングワイヤ７が接触すると、短絡不良が起きる可能性が非常に高い。
【００２２】
これに対して、本実施形態では、半導体チップや接着材８の厚さにばらつきが生じても
ボンディングワイヤ７とベアチップ３とが接触しないように、シリコンスペーサ２の厚さ
とシリコンスペーサ２の接着材８の厚さとの和を、ボンディングワイヤ６，７の径の２〜
４倍に設定している。
【００２３】
ここで、２倍以上に設定する理由は、ボンディングワイヤ６，７はベアチップ３，４の
パッド上で少なくとも一回折り返されるためである。ボンディングワイヤ６，７は、ベア
チップ３，４のパッド上で少なくとも一回折り返され、その折り返された箇所からインナ
ーリード５に向かって水平方向に延出される。このため、ボンディングワイヤ６，７が隙
間なく一回折り返された場合、ボンディングワイヤ６，７の高さはボンディングワイヤ６
，７の径の２倍程度となる。また、４倍以下にする理由は、ボンディングワイヤ６，７が
ベアチップ３，４のパッド上で折り返す際、折り返した箇所に若干の隙間ができることが
あるためである。
【００２４】
図４はボンディングワイヤ６，７とベアチップ３のパッドとの接合位置付近の構造を示
す図である。図４（ａ）に示すようにボンディングワイヤ６，７の先端にはボール１１が
形成され、このボール１１がパッド上で圧着される。その際、図４（ｂ）に示すように、
ボール１１だけでなく、ボンディングワイヤ６，７の一部が折り返されてパッドに圧着さ
れる。
【００２５】
本実施形態では、ベアチップ３間のスペーサ２としてシリコンスペーサ２を用いている
。その理由は、シリコンスペーサ２は耐熱性に優れているためである。本実施形態では、
製造時に温度を上げてボンディングワイヤ６，７の接合性を向上できる。仮に、ポリイミ
ド（ＰＩ）等の樹脂で形成されたシリコンスペーサ２を用いると、製造時に温度をあまり
上げられないため、ボンディングワイヤ６，７の接合性が悪くなり、工程が複雑化すると
ともに、製造コストも高くなる。
【００２６】
図５および図６は本実施形態に係る半導体装置の製造工程を示す断面図である。まず、
フラッシュメモリが形成されたウエハ全体に接着材８のシートを貼り付けて、ウエハの周
縁に沿ってシートをカットする。これにより、ウエハの全面に接着材８が付着される。次
に、ウエハをダイシングしてベアチップ３ごとに分離する。
【００２７】
次に、ベッドフレーム１上に、接着材８の付着した面を下にして第１のベアチップ４を
貼り付ける（図５（ａ））。この場合の上面図は図７のようになる。
【００２８】
次に、第１のベアチップ４の上面に接着材８を介して第１のシリコンスペーサ２を貼り
付ける（図５（ｂ））。次に、ベッドフレーム１を上下逆にして、ベッドフレーム１上に
、接着材８の付着した面を下にして第２のベアチップ４を貼り付ける（図５（ｃ））。次
に、第２のベアチップ４の上面に接着材８を介して第２のシリコンスペーサ２を貼り付け
る（図５（ｄ））。
【００２９】
次に、第２のベアチップ４上のパッドとインナーリード５とをボンディングワイヤ７で
接続する（図５（ｅ））。このとき、図２に示したように、第２のシリコンスペーサ２の
厚さとその下の接着材８の厚さとの和がボンディングワイヤ７の径の２〜４倍になるよう
にして、ボンディングワイヤ７が次の工程で形成される第３のベアチップ３に接触しない
ようにする。
【００３０】
次に、第２のシリコンスペーサ２の上面に、接着材８の付着した面を下にして第３のベ
アチップ３を貼り付ける（図６（ａ））。次に、第３のベアチップ３上のパッドとインナ
ーリード５とをボンディングワイヤ６で接続する（図６（ｂ））。
【００３１】
次に、ベッドフレーム１を上下逆にして、第１のベアチップ４上のパッドとインナーリ
ード５とをボンディングワイヤ７で接続する（図６（ｃ））。この場合の上面図は図８の
ようになる。この場合も第２のシリコンスペーサ２の厚さとその下の接着材８の厚さとの
和がボンディングワイヤ７の径の２〜４倍になるようにして、ボンディングワイヤ７が次
の工程で形成される第４のベアチップ３が接触しないような高さに配置される。
【００３２】
次に、第１のシリコンスペーサ２の上面に、接着材８の付着した面を下にして第４のベ
アチップ３を貼り付ける（図６（ｄ））。次に、第４のベアチップ３のパッドとインナー
リード５とをボンディングワイヤ６で接続する（図６（ｅ））。この場合の上面図は図９
のようになる。
【００３３】
以上の工程で、ベアチップ３の積層化とワイヤボンディングが終了し、次に、全体をモ
ールドして、半導体パッケージを形成する。
【００３４】
図５および図６の製造工程の順序は、任意に変更が可能である。例えば、ベッドフレー
ム１の一方の面に積層されるベアチップの取付とワイヤボンディングが終わった後に、他
方の面のベアチップの取付とワイヤボンディングを行ってもよい。
【００３５】
図５および図６の製造工程では、ウエハ全面に接着材８のシートを貼り付けてからベア
チップの切り出しを行う例を説明したが、接着材８を付着せずにウエハをカットし、各ベ
アチップ３を積層する際に各ベアチップ３に個別に接着材８を付着させてもよい。ウエハ
全面に接着材８のシートを貼り付けてからウエハの周縁に沿ってシートをカットする場合
、接着材８のシートはウエハ単位で切り出される。この場合、シートの切り出される単位
が大きいため、ウエハ単位で切り出したスペースの間に切り出されない大きなスペースが
生じてしまう。一方、各ベアチップ３に個別に接着材８を付着させる場合、シートの切り
出される単位が小さくなるため、切り出されないスペースが小さくなり、接着材８のシー
トを無駄なく使用することができる。
【００３６】
この場合、完成形態の断面構造は図１０のようになる。図１０の半導体記憶装置は、ス
ペーサ２の上面に貼り付けられるベアチップ３のスペーサ２側の面は、スペーサ２と接触
する箇所のみ接着材８が付着している。したがって、本実施形態のようにボンディングワ
イヤ７がその上（または下）のベアチップ３と接触しないようにすることが短絡を防止す
るための必須の要件になる。
【００３７】
このように、第１の実施形態では、ベッドフレーム１の両面にそれぞれ複数のベアチッ
プ３を積層する場合に、ベアチップ３上のパッドとインナーリード５とを接続するボンデ
ィングワイヤ７がベアチップ３に接触しないようにボンディングワイヤ７の高さを制限す
るため、ボンディングワイヤ７とベアチップ３とが電気的に短絡するおそれがなくなり、
ワンパッケージ内に内蔵可能なベアチップ数を増やしつつも、製品の信頼性を向上できる
。
【００３８】
（第２の実施形態）
上述した第１の実施形態では、ベアチップ３の対向する２辺に沿ってパッドが配置され
ている例を説明したが、図１１に示すように一辺に沿ってのみパッド２１が配置されたベ
アチップ３も存在する。本発明は、このようなベアチップ３に対しても適用可能である。
【００３９】
図１２は第２の実施形態に係る半導体記憶装置の断面図である。図１２の半導体記憶装
置は、第１のインナーリード２２と、第１のインナーリード２２に略平行に配置され第１
のインナーリード２２よりもリード部が長い第２のインナーリード２３と、第２のインナ
ーリード２３上にスペーサ２を挟んで積層され一辺に沿ってパッドが形成された複数のベ
アチップ３，４とを備えている。
【００４０】
第１のインナーリード２２と複数のベアチップ３，４との間にはボンディングワイヤ２
４，２５が接続され、第２のインナーリード２３と複数のベアチップ３，４の間にはボン
ディングワイヤ２６，２７が接続されている。スペーサ２の下端側のベアチップ４のパッ
ドを対応する第１または第２のインナーリード２３に接続するボンディングワイヤ２５，
２７は、同じスペーサ２の上端側のベアチップ３に接触しないように配置されている。第
１の実施形態と同様に、スペーサ２の厚さとその下の接着材８との厚さは、ボンディング
ワイヤ２５，２７の径の２〜４倍に設定されている。
【００４１】
図１３は図１２の上方から見た平面図である。図示のように、積層された複数のベアチ
ップ３は、右方向に伸びる第２のインナーリード２３によって支持されており、ベアチッ
プ３と第１のインナーリード２２との間、およびベアチップ３と第２のインナーリード２
３の間にボンディングワイヤ２４〜２７が接続されている。
【００４２】
パッドが一辺に設けられた半導体チップを用いると、パッドに近いインナーリードとパ
ッド群から遠いインナーリードとが生じ、パッドから遠い側のインナーリードとパッドと
をボンディングワイヤで接続しようとすると、ボンディングワイヤが非常に長くなる。そ
の結果、この後の樹脂封止の工程で樹脂によりワイヤが流され易くなり、隣り合うワイヤ
同士が電気的に短絡し易くなる。しかしながら、第２の実施形態では、短い方の第１のイ
ンナーリード２２の先端部がベアチップ３，４のパッドと対向して配置されるとともに、
長い方の第２のインナーリード２３がベアチップ３，４の裏面を通過し、その先端部が、
ベアチップ３，４と第１のインナーリード２２との間に位置するまで延出されている。こ
のため、ベアチップ３，４の片側でワイヤボンディング接続を行うことができ、ボンディ
ングワイヤ２５，２７が短くて済む。また、第２の実施形態は、第１の実施形態と同様に
、ボンディングワイヤがベアチップに接触しないようにボンディングワイヤの背を低くす
るため、短絡不良を確実に防止できる。
【００４３】
図１４は、図１１で示した半導体チップの具体例を示すものである。ここでは、片側パ
ッド構成のＮＡＮＤ型フラッシュメモリがモノシリックに集積された半導体チップを例に
、そのレイアウトの一例について説明する。
【００４４】
図１４のベアチップ３は、セルアレイ３１と、ビット線選択回路３２と、センスアンプ
及びラッチ回路３３と、カラムデコーダ３４と、ドライバ３５と、ロウデコーダ３６と、
周辺回路３７とを有する。
【００４５】
セルアレイ３１は、マトリクス状に配置される複数のメモリセルと、行方向に配置され
る複数のワード線および選択ゲート線と、列方向に配置される複数のビット線と、奇数番
目のビット線間および偶数番目のビット線間をシールドする電位を供給するシールド電源
（不図示）とを有する。
【００４６】
ビット線選択回路３２と、センスアンプ及びラッチ回路３３と、カラムデコーダ３４は
、セルアレイ３１に対して列（カラム）方向に順に配置される。ロウデコーダ３６はセル
アレイ３１に対して行（ロウ）方向に配置され、ドライバ３５はロウデコーダ３６に対し
て列方向に配置される。
【００４７】
このように、ビット線選択回路３２を駆動するドライバ３５を一箇所に集約させるため
、集積度が向上して回路規模を削減できる。
【００４８】
センスアンプ３３は、メモリセルからビット線を介して読み出されたデータを増幅する
。ビット線選択回路３２は、奇数番目のビット線電位がセンスアンプに供給される場合は
、偶数番目のビット線電位をシールド電源に設定し、偶数番目のビット線電位がセンスア
ンプ３３に供給される場合は、奇数番目のビット線電位をシールド電源に設定する。
【００４９】
このように、ビット線選択回路３２は、ビット線を選択してセンスアンプ３３に接続す
る機能と、非選択のビット線をシールド電源に接続する機能とを兼ねている。このため、
これらの機能を有する回路を２つに分けて配置する場合と比較して、集積度が向上して回
路規模を削減できる。
【００５０】
上述した各実施形態では、フラッシュメモリのベアチップを積層する例を説明したが、
本発明は、ベッドフレームやインナーリード上に実装される各種の半導体デバイスに適用
される。積層されるベアチップは、必ずしも同種のものである必要はなく、例えば、メモ
リとコントローラ等を積層してもよい。
【００５１】
また、第１の実施形態では、ベッドフレーム１の上下にベアチップを積層しているが、
一方の面のみにベアチップを積層してもよい。
【符号の説明】
【００５２】
１  ベッドフレーム
２  シリコンスペーサ
３，４  ベアチップ
５  インナーリード
６，７  ボンディングワイヤ
８  接着材
【図１】
2010219567.tif 000003
【図２】
2010219567.tif 000004
【図３】
2010219567.tif 000005
【図４】
2010219567.tif 000006
【図５】
2010219567.tif 000007
【図６】
2010219567.tif 000008
【図７】
2010219567.tif 000009
【図８】
2010219567.tif 000010
【図９】
2010219567.tif 000011
【図１０】
2010219567.tif 000012
【図１１】
2010219567.tif 000013
【図１２】
2010219567.tif 000014
【図１３】
2010219567.tif 000015
【図１４】
2010219567.tif 000016