(57)【要約】      （修正有）【課題】高耐熱性パッケージを実現するために、溶媒を含有した樹脂を使用しない、Ａｌのワイヤボンディングを使用しない、放熱体を形成する、ハーメチック封止を行う、そして製造方法が比較的簡単であるなどの条件を満足させる手段を提供する。【解決手段】多層セラミック基板２に形成された導電層パターンに、半導体チップ１の活性表面側に形成されたバンプを接合し、リッド４による封止をした半導体パッケージにおいて、リッドの中央部は半導体チップの背面側に形成された金属層６を介して半田付けされ、リッドの端部は多層セラミック基板上に形成されたシール金属層５に溶接されたことを特徴とする半導体パッケージ。【選択図】図１
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【特許請求の範囲】
【請求項１】
多層セラミック基板に形成された導電層パターンに、半導体チップの活性表面側に形成されたバンプを接合し、リッドによる封止をした半導体パッケージにおいて、リッドの中央部は半導体チップの背面側に形成された金属層を介して半田付けされ、リッドの端部は多層セラミック基板上に形成されたシール金属層に溶接されたことを特徴とする半導体パッケージ。
【請求項２】
前記半導体チップの背面側に形成された金属層の上面がシール金属層の上面より高い位置にあることを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
半導体チップの上面に形成された金属層がＡｕあるいはＣｕ、Ｎｉ、Ａｕを順次積層したものであることを特徴とする請求項１乃至２に記載の半導体パッケージ。
【請求項４】
リッド中央部の半田付けが金共晶半田で為されたことを特徴とする請求項１乃至３に記載の半導体パッケージ。
【請求項５】
半導体チップの活性表面側にバンプを形成するステップと、多層セラミック基板に形成された導電層パターンに前記半導体チップをバンプ接合するステップと、フォトリソグラフィー法と電解めっき法を使用して前記半導体チップの背面側にＣｕ層を形成するステップと、多層セラミック基板にバンプ接合された複数の半導体チップの高さを均一にするために前記Ｃｕ層を研磨あるいは研削するステップと、フォトリソグラフィー法と電解めっき法を使用して前記Ｃｕ層上にＮｉとＡｕを順次形成するステップと、多層セラミック基板を切断してパッケージを個片化するステップと、リッド中央部を半導体チップの背面側に形成された前記金属層に半田付けするステップと、リッド端部を予め多層セラミック基板上に形成されたシール金属層に溶接するステップとを含むことを特徴とする半導体パッケージの製造方法。
【請求項６】
請求項５に記載の半導体パッケージの製造方法において、前記Ｃｕ層をＡｕ層とし、ＮｉとＡｕを順次形成する前記ステップを削除したことを特徴とする半導体パッケージの製造方法。
【請求項７】
多層セラミック基板の上層を削除して形成したキャビティーを有し、キャビティー内の導電層パターンに半導体チップの活性表面側に形成されたバンプを接合し、リッドによる封止をした半導体パッケージにおいて、リッドの中央部は半導体チップの背面側に形成した金属層に半田付けされ、リッドの端部はキャビティー外部の多層セラミック基板上に形成されたシール金属層に半田付けされたことを特徴とする半導体パッケージ。
【請求項８】
請求項５に記載の半導体パッケージの製造方法において、リッド中央部とリッド端部を金共晶半田を使用して同時に半田付けすることを特徴とする半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、高温動作を可能にする耐熱性のあるパワー半導体用パッケージ及びパッケージの製造方法に関する。
【背景技術】
【０００２】  パワー半導体としては、Ｓｉに比べて損失が二桁小さいと言われるＳｉＣが注目されている。ＳｉＣ半導体がＳｉ半導体に置き換われば電力変換機器の損失が減少するので省エネルギー対策として極めて有効である。またＳｉＣ半導体は約４００℃に達する高温でも動作が可能であるため、冷却システムを不要とすることによる省エネルギーも期待できる。高温動作を可能にするためのパッケージング技術の要件として以下に幾つかの点があげられる。（１）接着剤やモールドなどに通常使用される有機樹脂は耐熱性が無いため使用できないこと。（２）Ａｌによるワイヤボンディングは特にＡｕ系との金属間反応による劣化があるために使用し難いこと。（３）外気接触を遮断するためにハーメチック（完全気密）封止すること。（４）半導体は発熱体であるため少なくともチップの一方の面から熱放散できる構造であること。（５）半導体装置の構造及び製造方法が簡単で比較的安価に提供できること。なお（２）について、パワー半導体は動作電流が数十ＡになるためＡｕ線より径を大きく出来るＡｌ線が通常使用される。【０００３】  （１）から（５）の要件を満足したパッケージング技術は未だ無いと思われるが、（３）の気密封止を少し犠牲にした従来技術は非特許文献に開示されている。基本的には、セラミック基板をＳｉＣチップサイズにくり貫いた領域にＳｉＣチップを埋め込んで接着剤で固定する。固定は主にＳｉＣチップの側面に塗られた接着剤に拠っている。ＳｉＣチップの表裏面の露出した部分にはＣｕ層によるヒートシンクを形成したり、Ｃｕ層による配線板を形成して、ＳｉＣチップが外気に露出する部分を無くす。上記ＳｉＣチップを固定する接着剤には耐熱性があり、ＳｉＣと熱膨張係数の近いセラミック樹脂としてＲｅｓｂｏｎｄ９１９（商品名）が指定されている。これによりＳｉＣチップはセラミック樹脂とＣｕ層により外気との接触が遮断される。しかしセラミック樹脂の溶媒成分を完全に揮発させることは難しく、揮発に伴い分子レベルの動きが生じる。この動きに伴って外気中の水分子やガス分子も出入りすると言われており、セミハーメチック封止と呼ばれる。ＳｉＣチップの厚さは６００−７００ミクロンであり、同程度の厚さのセラミック基板を使用することになるが、ＳｉＣチップを接着剤で固定した後の基板の取り扱いは適当な支持基板に貼り付けて行う必要がある。基板の表面と裏面の加工があるため支持基板への取り付け、取り外しが発生し、セラミック基板への機械的なストレスにより基板の割れ、固定接着剤のクラック発生が予測される。このような製造方法では大口径のセラミック基板を使用することが難しく（５）の生産性の面で問題がある。【０００４】  なお半導体チップを基板に複数個配置してモジュールを構成し、モジュール基板を気密可能な容器に収める方法もある（特許文献）。この方法では製作工程が多くなりやや煩雑になる。【０００５】
【非特許文献】Ｊｉａｎ  Ｙｉｎ，Ｚｈｅｎｘｉａｎ  Ｌｉａｎｇ  ａｎｄ  Ｊａｃｏｂｕｓ  Ｄａｎｉｅｌ  ｖａｎ  Ｗｙｋ，ＩＥＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＰＯＷＥＲ  ＥＬＥＣＴＲＩＮＩＣＳ，Ｖｏｌ．２２，ＮＯ．２，Ｍａｒｃｈ  ２００７，３９２−３９８
【特許文献】特開２００７−５３３７９
【発明の開示】
【発明が解決しようとする課題】
【０００６】  本発明は、上記事情に鑑みなされたものであり、パワー半導体を高温で動作させるための耐熱性パッケージングの構造及び製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】  耐熱性パッケージングを実現するためには、溶媒を含有した樹脂を使用しない、Ａｌのワイヤボンディングの代わりに融点の高い金属を使用したバンプ接合をする、放熱体を形成する、ハーメチック封止を行う、そして製造方法が比較的簡単であるなどの条件を満足させることになる。【０００８】  上記目的を達成するために本発明は以下の構造及び製造方法を採用する。
請求項１：
多層セラミック基板に形成された導電層パターンに、半導体チップの活性表面側に形成されたバンプを接合し、リッドによる封止をした半導体パッケージにおいて、リッドの中央部は半導体チップの背面側に形成された金属層を介して半田付けされ、リッドの端部は多層セラミック基板上に形成されたシール金属層に溶接されたことを特徴とする。
請求項２：
半導体チップの背面側に形成された金属層の上面がシール金属層の上面より高い位置にあることを特徴とする。
請求項３：
半導体チップの上面に形成された金属層がＡｕあるいはＣｕ、Ｎｉ、Ａｕを順次積層したものであることを特徴とする。
請求項４：
リッド中央部の半田付けが金共晶半田で為されたことを特徴とする。
請求項５：
半導体チップの活性表面側にバンプを形成するステップと、多層セラミック基板に形成された導電層パターンに前記半導体チップをバンプ接合するステップと、フォトリソグラフィー法と電解めっき法を使用して前記半導体チップの背面側にＣｕ層を形成するステップと、多層セラミック基板にバンプ接合された複数の半導体チップの高さを均一にするために前記Ｃｕ層を研磨あるいは研削するステップと、フォトリソグラフィー法と電解めっき法を使用して前記Ｃｕ層上にＮｉとＡｕを順次形成するステップと、多層セラミック基板を切断してパッケージを個片化するステップと、リッド中央部を半導体チップの背面側に形成された前記金属層に半田付けするステップと、リッド端部を予め多層セラミック基板上に形成されたシール金属層に溶接するステップとを含むことを特徴とする。
請求項６：
Ｃｕ層をＡｕ層とし、ＮｉとＡｕを順次形成するステップを削除したことを特徴とする。
請求項７：
多層セラミック基板の上層を削除して形成したキャビティーを有し、キャビティー内の導電層パターンに半導体チップの活性表面側に形成されたバンプを接合し、リッドによる封止をした半導体パッケージにおいて、リッドの中央部は半導体チップの背面側に形成した金属層に半田付けされ、リッドの端部はキャビティー外部の多層セラミック基板上に形成されたシール金属層に半田付けされたことを特徴とする。
請求項８：
請求項５に記載の半導体パッケージの製造方法において、リッド中央部とリッド端部を金共晶半田を使用して同時に半田付けすることを特徴とする。
【発明の効果】
【０００９】  本発明によれば、高温動作を可能とするパワー半導体、特にＳｉＣ半導体のパッケージングを生産性良く実現することができる。
【発明を実施するための最良の形態】
【００１０】  以下、本発明につき更に詳しく説明する。
本発明の半導体パッケージの一つの構造例を図１に示す。図１（ａ）はＳｉＣ−ＭＯＳＦＥＴ１を多層セラミック基板２にバンプ接合した様子を示す略外視図であり、図１（ｂ）はリッド３を示す略外視図である。一般にＳｉＣ−ＭＯＳＦＥＴは活性表面側にゲート電極とソース電極が形成され、その背面側にドレイン電極が形成される。実施例においてバンプが形成されるのは活性表面側にあるゲート電極とソース電極である。背面側のドレイン電極面から大きく放熱されるような構造を採ることが望ましい。バンプの材質としてはＡｕあるいはＣｕが一般的であり、電解めっきで形成しても良いし、Ａｕワイヤを用いたスタッドバンプを形成することも出来る。バンプを形成したＳｉＣ−ＭＯＳＦＥＴを多層セラミック基板の導電層パターン３に熱圧着あるいは超音波熱圧着で接合する。Ａｕバンプの場合には導電層パターンはＡｕを使用し、Ｃｕバンプの場合には導電層パターンはＣｕであることが望ましい。【００１１】  多層セラミック基板にはシール金属層４が形成される。シール金属層５はリッドと溶接されて気密封止されるが、セラミック基板と熱膨張係数（ＣＴＥ）をできるだけ合わせて、かつ厚く形成するのが好ましい。また上記熱膨張係数は半導体のそれに近いのが望ましい。本実施例ではシール金属層にＦｅ−Ｃｏ−Ｎｉ系金属（ＣＴＥ：５．１ｐｐｍ／℃）を使用しＮｉとＡｕで表面仕上げを行った。シール金属層５とリッドは後述するようにパラレルギャップシーム溶接、あるいは電子ビーム溶接を使用するが、この場合シール金属層の厚さは０．８ｍｍから１ｍｍ程度あるのが望ましい。リッド３の材料は半導体チップへの熱歪を小さくするためには半導体の熱膨張係数に近いものが望ましい。Ｆｅ−Ｃｏ−Ｎｉ系金属を使用し、酸化や腐食防止のためにＮｉとＡｕで表面仕上げを行った。Ｆｅ−Ｎｉ−Ｃｏ系金属以外にはＣｕＭｏ金属やＣｕＷ金属を使用しても良い。なおこれらの材料は一般的に熱伝導が良くない。熱歪を犠牲にしてリッドからの熱放散を良くする観点からＣｕあるいはＣｕとＣの複合材を使用することも可能である。セラミックの材質としては、ＡｌＮ（ＣＴＥ：４．５ｐｐｍ／℃）がＳｉＣ（ＣＴＥ：４．０ｐｐｍ／℃）の熱膨張係数に近く好適な材質である。半導体チップが小型化でき半導体パッケージも小型化できる場合には熱歪は大きな問題にならないのでＡｌ２Ｏ３（ＣＴＥ：７ｐｐｍ／℃）の使用も可能である。【００１２】  ＳｉＣ−ＭＯＳＦＥＴのドレイン電極側には金属層６が形成されており、この金属層の上面の高さはシール金属層５の上面の高さより高くなるように設定される。リッド３はその中央部がドレイン電極の金属層６に接触して放熱体を構成させるので、上記の高さに応じた座繰り７を入れてある。金属層は後に説明するように厚く形成できるのが良い。例えば電解めっきであればＡｕあるいはＣｕが好適である。Ｃｕの場合にはその上にＮｉとＡｕを薄く形成して酸化、腐食を防止する。リッドとの接触は半田付けで為されている。半田はＡｕＧｅ（例えばＧｅ１２％、融点３５６℃）あるいはＡｕＳｉ（例えばＳｉ３．１５％、融点３６３℃）などの高融点半田が適当であるが、ＡｕＴｅなど他の金共晶半田であっても良い。リッド端部は��属層５に溶接されて完全な気密封止となる。【００１３】  本発明による半導体パッケージの使い方としては、半導体パッケージと回路部品などをパワーモジュール基板に実装して電源スイッチや電源ブリッジ、電力整流器などを構成する。このとき本発明の半導体パッケージはリッド部をモジュール基板に接触させて熱放散させるために、リッド上面は図１（ｂ）に示すように平坦な領域が必要である。またゲートやソースの信号電極は多層セラミック基板の裏面側８から取り出すことになるので、スルーホールを介して多層セラミック基板の裏面で取り出すのが良い。外部端子としてのリード付けはスポット溶接で行うことができる。以上はパワーモジュール基板への実装の一例を示したものでこれに限定されることはない。従って本発明の半導体パッケージにおいては、多層セラミック基板へのスルーホール形成や基板裏面での電極引き出しや、外部接続のためのリード端子やピン端子の取り付け方は限定されない。【００１４】  次に本発明による上記半導体パッケージの製造工程について説明する。図２（ａ）から（ｉ）にその工程断面図を示す。（ａ）は導電層パターン３と基板表裏の導電層パターンを繋ぐスルーホール８、およびシール金属層５が形成された多層セラミック基板２を示す。シール金属層はＦｅ−Ｎｉ−Ｃｏ系金属にＮｉとＡｕの表面処理が施されている。シール金属層の厚さ（高さ）として約０．８ｍｍを選定した。（ｂ）は、この基板に半導体チップ、本実施例の場合にはＳｉＣ−ＭＯＳＦＥＴ１をバンプ接合した断面を示す。バンプは予めＳｉＣ−ＭＯＳＦＥＴに形成されている。バンプを電解めっきで形成する場合にはウェーハ製作工程の中でＡｕバンプあるいはＣｕバンプを形成することが出来る。Ａｕワイヤを使用したスタッドバンプを形成する場合にはウェーハ製作工程が完了し、チップ化した後に形成することができる。バンプ金属は特に限定されないが、Ａｕは表面が酸化されにくく延性もあるので熱圧着で容易に接合できるので好ましい。この場合導電層パターンもＡｕで表面処理されていることが望ましい。バンプの厚さは３０μｍ程度あれば十分であるが、バンプの面積は動作電流値により設計すべきである。特にパワー半導体は数十Ａを流すので、バンプ面積が小さいと発熱と同時に金属マイグレーションを起し、亀裂、断線を引き起こすので注意が必要である。ＳｉＣ−ＭＯＳＦＥＴのチップ厚さは約７００μｍ程度である。【００１５】（ｃ）の工程では、フォトレジストを被覆する。シール金属層、ＳｉＣ−ＭＯＳＦＥＴなどによる段差は前記数値によると０．８ｍｍ程度あるので、この段差を被覆してそしてフォトレジストが平坦化されることが望ましい。厚膜形成用のフォトレジストとしてＴＭＭＲ（東京応化製）があり、約７００μｍの厚い膜を形成できる。本工程ではレジストパターンのアスペクト比に拘らないのでスピンコーティングで二度塗りを行いフォトレジストの平坦化を行った。二度塗りによる最終的な厚さは約１ｍｍであり、段差部は十分に被覆された。ガラスマスクを通して紫外線露光を行い、ＴＭＭＲ専用現像液（ＰＭシンナー）でＳｉＣ−ＭＯＳＦＥＴの上面を穴あけする。（ｄ）の工程において、基板全面に電解めっき用の電極である金属���膜１１を蒸着し、図に示すようにＳｉＣ−ＭＯＳＦＥＴの穴あけ部以外にフォトレジスト膜１２を形成する。フォトレジストはＴＭＭＲを使用し１００μｍ程度の厚さに形成した。【００１６】  （ｅ）の工程では、Ａｕの電解めっきを行う。めっき液としてはシアン系金めっき液を使用し、約３００μｍの厚さにＡｕ層を形成した。ＳｉＣ−ＭＯＳＦＥＴのチップ厚さは約０．７ｍｍであるためチップの高さは約１ｍｍとなり、シール金属層５の高さ０．８ｍｍより高くなる。（ｆ）の工程では、フォトレジストなどが被覆された状態のままＳｉＣ−ＭＯＳＦＥＴの高さを揃えるためにＡｕ層を一定量を研磨、あるいは研削する。研磨量は多層セラミック基板にバンプ接合された複数のＳｉＣ−ＭＯＳＦＥＴの高さバラツキとチップ傾きによる金属層６の非平坦性を無くすように決めることになる。例えば傾きが数十μｍ、ＳｉＣ−ＭＯＳＦＥＴのチップ厚さバラツキが５０μｍ程度ある時は１００μｍ程度を研磨すれば十分である。但し研磨に当たってはシール金属層を研磨しないように研磨量を設定することが必要である。従って研磨が終了した時のＳｉＣ−ＭＯＳＦＥＴの高さはシール金属層より常に高くすることが重要である。シール金属層よりどの程度高くするかは後述するようにリッドの形状を決めることになるので、予め見積もることも必要である。上記数値例ではＳｉＣ−ＭＯＳＦＥＴの高さはシール金属層より約１００μｍ高くなる。研磨あるいは研削は、Ｓｉ基板の研磨に使用しているバックグラインダをしても良いし、近年精密な研削平坦化法として技術開示されている切削平坦化装置（エレクトロニクス実装学会誌、Ｖｏｌ．１１、ＮＯ．３、２００８、ｐ２１８）を使用することができる。平坦化を行った多層セラミック基板の断面を（ｆ）に示す。フォトレジストを有機溶剤で溶解し除去した断面を（ｇ）に示す。次に多層セラミック基板を切断してＳｉＣ−ＭＯＳＦＥＴのパッケージングを個片化する。これを（ｈ）に示す。切断はブレードダイサーあるいはレーザによる切断を行うことも可能である。【００１７】  リッド４は（ｉ）の工程図に示すように、ＳｉＣ−ＭＯＳＦＥＴの上面がリッド４に半田付けできるようにし、またリッドの端部はシール金属層４に接合できるように形状を決めることが必要である。前述のように金属層を含めたＳｉＣ−ＭＯＳＦＥＴの高さをシール金属層より高くするように設定するので、リッド４には座繰り１４が必要である。座繰りの量は上記数値例の場合、約１００μｍ強となる。半田は前述のように融点の高い金共晶半田が好ましく、ＡｕＧｅ（Ｇｅ１２％）あるいはＡｕＳｉ（Ｓｉ３．１５％）が好適である。次にリッド端部をシール金属層５に溶接する。溶接にはパラレルギャップシーム溶接、電子ビーム溶接などを使用することで完全気密性と耐熱性が確保できる。【００１８】  以上説明した製造工程では、（ｅ）の工程においてＡｕを３００μｍの厚さに形成した。Ａｕは高価な金属であることを考えるとＣｕに置き換えるのが好ましい。めっき浴としてＣｕＳ０４・５Ｈ２０とＨ２Ｓ０４の混合液をベースにすることで、前述のフォトレジストを使用してＣｕの厚めっきができる。Ｃｕを３００μｍの厚さに形成した後、（ｆ）の工程においてＣ���層を研磨する。フォトレジストを溶解した後、（ｃ）から（ｄ）の工程と同じようにフォトレジストによる穴あけと電解めっき用電極である金属薄膜を形成し、ＮｉとＡｕを順次めっき形成する。Ｎｉ厚は１μｍ程度、Ａｕ厚は２〜３μｍ程度あれば金共晶半田による半田付けは問題なくできる。その後、多層セラミック基板を切断し（（ｈ）の工程）、リッドの溶接を行って（（ｉ）の工程）気密封止が完成する。【００１９】  次に本発明の半導体パッケージの別の構造例を以下に説明する。リッド４と個片化した多層セラミック基板２の略外視図を図３の（ａ）（ｂ）に示す。リッド４は図１（ａ）と同様に半導体チップ（ＳｉＣ−ＭＯＳＦＥＴ）に接合する部位に座繰り１４を形成してある。材質及び表面仕上は既に記述した通りである。（ｂ）に示す多層セラミック基板は上層のセラミックを除去してキャビティー１５を形成してある。キャビティー内のセラミック基板面には導電層パターン３が形成され、ＳｉＣ−ＭＯＳＦＥＴ１がバンプ接合される。またＳｉＣ−ＭＯＳＦＥＴ１の上面には金属層６が形成されており、リッドの座繰り部１４が半田付けされる。キャビティー１５の外側のセラミック基板にはシール金属層５が形成され、シール金属層にリッド端部が半田付けされて気密封止される。本実施例における半田付けの場合には（ｂ）に示すようにシール金属層５は数μｍ厚の金属薄膜で十分である。例えばセラミック基板にＷペーストを塗布してこれを高温で焼結させ、その上にＮｉとＡｕを順次電解めっきすることで金属薄膜を形成できる。後の製造工程で説明するが、リッドの半田付けはＳｉＣ−ＭＯＳＦＥＴとシール金属層の二箇所であるため、同じ半田を使用して同時に半田付けすることになる。【００２０】  半田は出来る限り融点の高い金共晶半田を使用するのが好ましく、前述のようにＡｕＧｅ（例えばＧｅ１２％、融点３５６℃）あるいはＡｕＳｉ（例えばＳｉ３．１５％、融点３６３℃）が使用できる。なおリッド４の材質は前述のようにＦｅ−Ｎｉ−Ｃｏ系、ＣｕＷ系、ＣｕＭｏ系の金属にＮｉとＡｕの表面仕上げを行った金属が選定できる。また本実施例は半田付けを使用するのでセラミック系の材料にＮｉとＡｕの表面仕上げを行ったリッドも使用可能である。特にＡｌＮは熱伝導度が高く、熱膨張係数も半導体に近いので好適なセラミック材料である。【００２１】  図４の（ａ）から（ｆ）に本実施例の製造工程を示す。（ａ）の工程では、２は多層セラミック基板を示し、その上層を除去してキャビティー１５を形成する。キャビティー１５の外側にはシール金属層５が形成され、キャビティー１５内部には導電層パターン３が形成される。なお導電層パターン３はスルーホール８を介して多層セラミック基板の裏面側に引き出すようにしてある。（ｂ）の工程では、ＳｉＣ−ＭＯＳＦＥＴ１がバンプ接合される。（ｃ）の工程では、厚く形成できるフォトレジスト１０を使用してＳｉＣ−ＭＯＳＦＥＴ１の上面を穴あけし、フォトレジストの全面に電解めっき用の電極となる金属薄膜１１を形成する。さらにＳｉＣ−ＭＯＳＦＥＴの上面にのみめっきされるようにフォトレジストを形成する。（ｄ）の工程で、Ａｕの電解めっきを行う。めっきの厚さは図１（ｅ）で説明した���由により厚く形成するのが好ましい。次に基板を研磨あるいは研削した後、フォトレジストを溶解して（ｅ）の断面図を得る。研磨後の金属層６の高さは既に説明した理由によりシール金属層５より高く設定することが必要である。（ｆ）の工程では、リッド４を金共晶半田を使用してＳｉＣ−ＭＯＳＦＥＴ１とシール金属層５に同時に半田付けして気密封止を完成する。【００２２】  以上説明したように、本発明のパッケージングの耐熱性は少なくとも３００℃以上あることが了解できる。また耐熱性の上限温度を決めているのは半田であり、より融点の高い金共晶半田を選定すれば耐熱性はさらに向上できる。
【図面の簡単な説明】
【００２３】
【図１】請求項１に係る（ａ）リッド及び（ｂ）個片化した多層セラミック基板の略外視図である。
【図２】請求項１に係る製造工程を示す説明図である。
【図３】請求項２に係る（ａ）リッド及び（ｂ）個片化した多層セラミック基板の略外視図である。
【図４】請求項２に係る製造工程を示す断面図である。
【符号の説明】
【００２４】１    ＳｉＣ−ＭＯＳＦＥＴ
２    多層セラミック基板
３    導電層パターン
４    リッド
５    シール金属層
６    金属層
７    多層セラミック基板裏面
８    スルーホール
９    バンプ
１０  フォトレジスト
１１  薄膜金属
１２  フォトレジスト
１３  Ａｕ層
１４  座繰り
１５  キャビティー
【図１】
2010050422.tif 000003
【図２】
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【図３】
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【図４】
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