(57)【要約】【課題】インダクター直下のシリコン基板を除去することにより、高いＱ値のインダクターを形成することができる半導体装置及びその製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、半導体基板に素子分離膜４を形成する工程と、半導体基板の表面にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極７を形成する工程と、ゲート電極７、素子分離膜４及び半導体基板の上に絶縁膜８を形成する工程と、絶縁膜８上にインダクター１３ａを形成する工程と、インダクターの直下に位置する半導体基板を除去する工程とを具備することを特徴とする。【選択図】図１
2010165762.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に素子分離膜を形成する工程と、
前記半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極、前記素子分離膜及び前記半導体基板の上に絶縁膜を形成する工程と、
前記絶縁膜上にインダクターを形成する工程と、
前記インダクターの直下に位置する前記半導体基板を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、前記インダクターを形成する工程と前記半導体基板を除去する工程との間に、
前記絶縁膜及び前記インダクターの上にパッシベーション膜を形成する工程と、
前記パッシベーション膜上に保護膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２において、前記半導体基板を除去する工程は、前記インダクターの直下に位置し且つ前記素子分離膜の直下に位置する前記半導体基板を除去する工程であることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板の上に絶縁膜を形成する工程と、
前記絶縁膜上にインダクターを形成する工程と、
前記インダクターの直下に位置する前記半導体基板を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板に素子分離膜を形成する工程と、
前記素子分離膜上に絶縁膜を形成する工程と、
前記絶縁膜上にインダクターを形成する工程と、
前記インダクターの直下に位置する前記半導体基板を除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか一項において、前記絶縁膜は複数の層間絶縁膜が積層して形成されていることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板に形成された素子分離膜と、
前記半導体基板の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極、前記素子分離膜及び前記半導体基板の上に形成された絶縁膜と、
前記絶縁膜上に形成されたインダクターと、
を具備し、
前記インダクターの直下に位置する前記半導体基板が除去されていることを特徴とする半導体装置。
【請求項８】
半導体基板の上に形成された絶縁膜と、
前記絶縁膜上に形成されたインダクターと、
を具備し、
前記インダクターの直下に位置する前記半導体基板が除去されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法等に関し、特にインダクター直下のシリコン基板を除去することにより、高いＱ値のインダクターを形成することができる半導体装置及びその製造方法等に関する。
【背景技術】
【０００２】
半導体装置にキャパシターやインダクター等の受動素子が必要な場合、受動素子を半導体装置に外付けによって実装されることがある。しかし、受動素子を外付け部品とすると、受動素子と半導体装置の間の接続距離が長くなり、受動素子の効果が不十分となってしまう。その為、キャパシターやインダクター等の受動素子は、できるだけ集積回路素子に近いことが求められており、半導体装置に直接形成されている（例えば特許文献１参照）。
【０００３】
【特許文献１】特開２００５−３０２９８７号公報（段落０００２〜００１１）
【０００４】
図５は、従来の半導体装置の製造方法を説明する為の断面図である。図５に示す半導体装置は、インダクター形成領域７１とＭＯＳトランジスタ形成領域７２にそれぞれ、受動素子及び能動素子を同時に形成している。
【０００５】
まず、インダクター形成領域７１及びＭＯＳトランジスタ形成領域７２において、シリコン基板５１の表面上に誘電体分離技術によって素子分離膜５４を形成する。次いで、ＭＯＳトランジスタ形成領域７２において、シリコン基板５１にＮ型イオンをイオン注入することにより、シリコン基板５１にＮウェル領域５３を形成する。また、シリコン基板５１にＰ型イオンをイオン注入することによりシリコン基板５１にＰウェル領域５２を形成する。次いで、シリコン基板５１上にゲート絶縁膜（図示せぬ）を形成し、このゲート絶縁膜上にゲート電極５７を形成する。次いで、シリコン基板５１にＮ型イオンをイオン注入することにより、シリコン基板５１のＰウェル領域５２にＮ型ソース・ドレイン拡散層５５を形成する。また、シリコン基板５１にＰ型イオンをイオン注入することにより、シリコン基板５１のＮウェル領域５３にＰ型ソース・ドレイン拡散層５６を形成する。これにより。シリコン基板５１上にＭＯＳトランジスタによる能動素子やインダクター以外の受動素子が形成される。上述した素子分離膜５４の膜厚は、一般的に０．１μｍ〜２μｍである。
【０００６】
次いで、シリコン基板５１及びゲート電極５７を含む基板の全面上に、ＣＶＤ（Chemical  Vapor  Deposition）法にて第１の層間絶縁膜５８を形成する。第１の層間絶縁膜５８にはソース・ドレイン拡散層５５、５６に電気的に接続された第１のプラグ５９が埋め込まれる。次いで、第１の層間絶縁膜５８及び第１のプラグ５９上に第１の配線６０が形成される。また、一般的に、第１の層間絶縁膜５８には、ＳｉＯ２膜が用いられ、第１のプラグ５９には、タングステン等の金属で充填する方法が用いられ、第１の配線６０には、Ａｌ合金あるいは、Ｃｕが用いられる。
【０００７】
次いで、第１の層間絶縁膜５８及び第１の配線６０上に第２の層間絶縁膜６１を形成する。その後、第２の層間絶縁膜６１に、第２のプラグ６２及び第２の配線６３が形成されることにより、第１の配線６０と電気的に接続されている。次いで、第２の層間絶縁膜６１及び第２の配線６３上にはパッシベーション膜６４が形成される。このパッシベーション膜６４は、一般的にシリコンナイトライド膜が用いられることが多い。第１の配線６０及び第２の配線６３の膜厚は、期待する半導体装置及びインダクターの特性により、種々の膜厚のものが使用される。典型的には、０．５μｍ〜１０μｍ程度の膜厚が使用される。
【０００８】
また、上述した第１の配線６０及び第２の配線６３は、能動素子同士、受動素子同士及び能動素子と受動素子の間を接続する配線として利用できるとともに、インダクターを形成している。上述したインダクターは、配線層が２層構造としているが、配線層が３層以上の多層構造を有するソレノイドインダクターもしくは、ミアンダ構造形状のインダクターを形成する場合もある。  
【発明の開示】
【発明が解決しようとする課題】
【０００９】
一般的に、インダクターには、エネルギー損失の少ないことが求められている。この性能を示す指標としてＱ値が用いられ、Ｑ値の高いインダクター程エネルギー損失の少ない、優れた性能のインダクターとなっている。また、インダクターのエネルギー損失の原因は、寄生容量による損失、つまり、寄生容量を充放電するためのエネルギー損失と寄生抵抗による熱損失に大別されている。さらに、寄生抵抗損失は、インダクター本体を形成する金属導電体の抵抗による損失と、電磁誘導現象により生じる渦電流による損失に分類できる。従来技術に示すように、シリコン基板上にインダクターを形成する場合、シリコン基板内に渦電流が発生し、渦電流損失によりＱ値が低下する問題がある。
【００１０】
上述した問題の対策として、例えば、インダクター直下のシリコン基板５１に穴を掘り、絶縁物を充填することによって、渦電流損失による低Ｑ値を改善する方法が提案されている。これにより、インダクターとシリコン基板５１との実質的な距離を大きくすることができ、高いＱ値を得ることが可能となる。しかし、この方法は、シリコン基板５１に深く、大きな穴を形成した後にシリコンと熱膨張係数の大きく異なる絶縁物で充填している。これにより、後に続くトランジスタ形成工程における高温の熱処理による熱応力が発生する。この熱応力の発生により、シリコン基板での結晶欠陥の発生及びシリコン基板のクラック等の発生が起こり、歩留まりの低下や信頼性の低下を招く危険性がある。
【００１１】
本発明は上述したことを考慮してなされたものであり、本発明に係る態様は、インダクター直下のシリコン基板を除去することにより、高いＱ値のインダクターを形成することができる半導体装置及びその製造方法等である。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明の一態様に係る半導体装置の製造方法は、半導体基板に素子分離膜を形成する工程と、
前記半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極、前記素子分離膜及び前記半導体基板の上に絶縁膜を形成する工程と、
前記絶縁膜上にインダクターを形成する工程と、
前記インダクターの直下に位置する前記半導体基板を除去する工程と、
を具備することを特徴とする。
【００１３】
上記半導体装置の製造方法によれば、前記インダクターの直下に位置する前記半導体基板を除去している。これにより、インダクターの磁界によって前記半導体基板における渦電流損失をゼロとし、シリコン基板を用いた半導体装置のチップ内に高いＱ値のインダクターを形成することが可能となる。
【００１４】
また、本発明に係る半導体装置の製造方法において、前記インダクターを形成する工程と前記半導体基板を除去する工程との間に、
前記絶縁膜及び前記インダクターの上にパッシベーション膜を形成する工程と、
前記パッシベーション膜上に保護膜を形成する工程と、
を具備してもよい。
【００１５】
また、本発明に係る半導体装置の製造方法において、前記半導体基板を除去する工程は、前記インダクターの直下に位置し且つ前記素子分離膜の直下に位置する前記半導体基板を除去する工程であることが好ましい。
【００１６】
本発明に係る半導体装置の製造方法は、半導体基板の上に絶縁膜を形成する工程と、
前記絶縁膜上にインダクターを形成する工程と、
前記インダクターの直下に位置する前記半導体基板を除去する工程と、
を具備することを特徴とする。
【００１７】
本発明に係る半導体装置の製造方法は、半導体基板に素子分離膜を形成する工程と、
前記素子分離膜上に絶縁膜を形成する工程と、
前記絶縁膜上にインダクターを形成する工程と、
前記インダクターの直下に位置する前記半導体基板を除去する工程と、
を具備することを特徴とする。
【００１８】
また、本発明に係る半導体装置の製造方法において、前記絶縁膜は複数の層間絶縁膜が積層して形成されていてもよい。
【００１９】
本発明に係る半導体装置は、半導体基板に形成された素子分離膜と、
前記半導体基板の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極、前記素子分離膜及び前記半導体基板の上に形成された絶縁膜と、
前記絶縁膜上に形成されたインダクターと、
を具備し、
前記インダクターの直下に位置する前記半導体基板が除去されていることを特徴とする。
【００２０】
本発明に係る半導体装置は、半導体基板の上に形成された絶縁膜と、
前記絶縁膜上に形成されたインダクターと、
を具備し、
前記インダクターの直下に位置する前記半導体基板が除去されていることを特徴とする。
【発明を実施するための最良の形態】
【００２１】
以下、図を参照して本発明の実施形態について説明する。
図１は、本発明の第１の実施形態に係る半導体装置を説明する為の平面図である。図２（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図であり、図１に示すＡ−Ａ'部に相当する断面図である。図３は、図２（ｂ）に示す工程の変形例を示す断面図である。また、図１に示す半導体装置は、インダクター形成領域２１とＭＯＳトランジスタ形成領域２２にそれぞれ、受動素子及び能動素子を同時に形成している。
【００２２】
まず、図２（ａ）に示すように、インダクター形成領域２１及びＭＯＳトランジスタ形成領域２２において、シリコン基板１の表面上に誘電体分離技術によって素子分離膜４を形成する。
【００２３】
次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン及び素子分離膜４をマスクにして、シリコン基板１にＮ型イオンをイオン注入することにより、ＭＯＳトランジスタ形成領域２２において、シリコン基板１にＮウェル領域３を形成する。その後、レジストパターンを剥離する。次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン及び素子分離膜４をマスクにして、シリコン基板１にＰ型イオンをイオン注入することにより、ＭＯＳトランジスタ形成領域２２において、シリコン基板５１にＰウェル領域２を形成する。その後、レジストパターンを剥離する。
【００２４】
次いで、シリコン基板１上にゲート絶縁膜（図示せぬ）を形成し、このゲート絶縁膜上にＣＶＤ法にてポリシリコン膜を形成する。このポリシリコン膜をフォトリソグラフィー法及びエッチング法にて加工することにより、ＭＯＳトランジスタ形成領域２２において、ゲート電極７を形成する。
【００２５】
次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン及びゲート電極７をマスクにして、シリコン基板１にＮ型イオンをイオン注入することにより、ＭＯＳトランジスタ形成領域２２において、シリコン基板５１のＰウェル領域２にＮ型ソース・ドレイン拡散層５を形成する。その後、レジストパターンを剥離する。次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン及びゲート電極７をマスクにして、シリコン基板１にＰ型イオンをイオン注入することにより、ＭＯＳトランジスタ形成領域２２において、シリコン基板５１のＮウェル領域３にＰ型ソース・ドレイン拡散層６を形成する。その後、レジストパターンを剥離する。これにより。シリコン基板１上にＭＯＳトランジスタによる能動素子及びインダクター以外の受動素子が形成される。上述した素子分離膜５４の膜厚は、一般的に０．１μｍ〜２μｍである。
【００２６】
次いで、ゲート電極７を含む基板の全面上に、ＣＶＤ法にて第１の層間絶縁膜８を形成する。次いで、第１の層間絶縁膜８に、例えば、タングステン等の金属膜を埋め込むことにより、ソース・ドレイン拡散層５、６に電気的に接続された第１のプラグ９を形成する。次いで、第１の層間絶縁膜８及び第１のプラグ９上に第１の配線１０を形成する。
【００２７】
次いで、第１の層間絶縁膜８及び第１の配線１０上に、ＣＶＤ法にて第２の層間絶縁膜１１を形成する。この第２の層間絶縁膜１１において、第１の配線１０と電気的に接続された第２のプラグ１２及び第２の配線１３を形成する。これにより、図１に示すような第２の配線１３を含むインダクター１３ａを形成している。その後、第２の層間絶縁膜１１及び第２の配線１３上に、ＣＶＤ法にてパッシベーション膜１４を形成する。このパッシベーション膜６４は、例えば、シリコンナイトライド膜が用いられる。
【００２８】
次いで、シリコン基板１の裏面より研削を行い、シリコン基板１の全面の薄膜化を行う。この際に、半導体装置の製造に用いられる８インチ直径のシリコン基板としては、約８００μｍの厚さのシリコン基板が一般的に使用されている。その為、この工程では、約８００μｍのシリコン基板１を１００〜３００μｍ程度の膜厚となるように研削を行う。
【００２９】
次いで、図２（ｂ）に示すように、シリコン基板１の裏面において、フォトリソグラフィー法にて、インダクター形成領域２１直下のシリコン基板１が露出するようにレジストパターン１５を形成する。
【００３０】
また、図２（ｂ）に示すレジストパターン１５を形成する工程を図３に示す工程に変更して実施しても良い。詳細には、図３に示すように、シリコン基板１の表面に保護膜としてのレジスト膜１５ｂを形成し、その後、シリコン基板１の裏面において、フォトリソグラフィー法にて、インダクター形成領域２１直下のシリコン基板１が露出するようにレジストパターン１５ａを形成する。このようにレジスト膜１５ｂを形成することで、シリコン基板１の表面を保護することも可能である。
【００３１】
次いで、図２（ｃ）に示すように、レジストパターン１５をマスクにして、ドライエッチング法により、インダクター形成領域２１におけるシリコン基板１除去し、溝１６を形成する。
【００３２】
この際に、ドライエッチング法による加工条件において、ＳｉＯ２膜に対して高選択比条件を用いている為、素子分離膜４を構成しているＳｉＯ２膜を削り取ることはない。また、上記では、レジストパターン１５をマスクにしているが、被エッチング膜であるシリコン基板１とエッチング速度が異なる材料、例えば、ＳｉＯ２膜、シリコンナイトライド膜等をマスクとして使用することも可能である。さらに、シリコンの残留なく、１００μｍ以上の厚いシリコン基板１をエッチングする必要がある為、高速度でシリコンエッチングを行っている。これらのエッチング特性を実現するために、一般的に、ＩＣＰ（ｉｎｄｕｃｔｉｖｅｌｙ  ｃｏｕｐｌｅｄ  ｐｌａｓｍａ）やＴＣＰ（ｔｒａｎｓｆｅｒ  ｃｏｕｐｌｅｄ  ｐｌａｓｍａ）といった高密度のプラズマ源を有したエッチング装置を用いることが好ましく、さらに、Ｃｌ２やＨＢｒを添加したフッ素系のガスを用いることが好ましい。
【００３３】
次いで、図２（ｄ）に示すように、レジストパターン１５を剥離する。
また、図３に示す工程に変更して実施した場合は、シリコン基板１の裏面のレジストパターン１５ａ及び表面のレジストパターン１５ｂを同時に剥離することが好ましい。
【００３４】
以上、本発明の第１の実施形態によれば、シリコン基板を用いた半導体装置のチップ内にＭＯＳトランジスタとともにインダクターを形成した後、インダクター形成領域２１におけるシリコン基板１を除去することによって、溝１６を形成している。これにより、インダクターの磁界によってシリコン基板１における渦電流損失をゼロとし、シリコン基板を用いた半導体装置のチップ内に高いＱ値のインダクターを形成することが可能となる。
【００３５】
さらに、ＭＯＳトランジスタの製造に必要な高い温度の熱処理前において、シリコン基板１にＳｉＯ２膜等を埋め込む為の深い穴を形成することなく高いＱ値のインダクターを実現できる。その為、シリコン基板１に欠陥やクラックを発生させる危険性を低減することができる。これにより、高い信頼性を有し、高歩留まりの製品を製造することが可能となる。
【００３６】
次に、本発明の第２の実施形態に係る半導体装置の製造について図を参照しつつ説明する。図４（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。
【００３７】
まず、図４（ａ）に示すように、ＭＯＳトランジスタ形成領域２２において、シリコン基板１の表面上に誘電体分離技術によって素子分離膜４を形成する。この際に、インダクター形成領域２１には、素子分離膜４が形成されない。
【００３８】
その後、Ｎウェル領域３、Ｐウェル領域２、ゲート電極７、Ｎ型ソース・ドレイン拡散層５、Ｐ型ソース・ドレイン拡散層６、第１の層間絶縁膜８、第１のプラグ９、第１の配線１０、第２の層間絶縁膜１１、第２のプラグ１２、第２の配線１３及びパッシベーション膜１４を形成する工程においては第１の実施形態と同様の製造方法が用いられる。
【００３９】
次いで、シリコン基板１の裏面より研削を行い、シリコン基板１の全面の薄膜化を行う。この際に、半導体装置の製造に用いられる８インチ直径のシリコン基板としては、約８００μｍの厚さのシリコン基板が一般的に使用されている。その為、この工程では、約８００μｍのシリコン基板１を１００〜３００μｍ程度の膜厚となるように研削を行う。
【００４０】
次いで、図４（ｂ）に示すように、シリコン基板１の裏面において、フォトリソグラフィー法にて、インダクター形成領域２１直下のシリコン基板１が露出するようにレジストパターン１５を形成する。
【００４１】
また、図４（ｂ）に示すレジストパターン１５を形成する工程を第１の実施形態と同様に図３に示す工程に変更して実施しても良い。詳細には、図３に示すように、シリコン基板１の表面にレジスト膜を形成し、その後、シリコン基板１の裏面において、フォトリソグラフィー法にて、インダクター形成領域２１直下のシリコン基板１が露出するようにレジストパターン１５を形成する。このようにシリコン基板１の表面にレジスト膜を形成することで、シリコン基板１の表面を保護することも可能である。
【００４２】
次いで、図４（ｃ）に示すように、レジストパターン１５をマスクにして、ドライエッチング法により、インダクター形成領域２１におけるシリコン基板１を除去し、溝１６を形成する。
【００４３】
この際に、ドライエッチング法による加工条件において、ＳｉＯ２膜に対して高選択比条件を用いている為、第１の層間絶縁膜８を構成しているＳｉＯ２膜を削り取ることはない。また、上記では、レジストパターン１５をマスクにしているが、被エッチング膜であるシリコン基板１とエッチング速度が異なる材料、例えば、ＳｉＯ２膜、シリコンナイトライド膜等をマスクとして使用することも可能である。さらに、シリコンの残留なく、１００μｍ以上の厚いシリコン基板１をエッチングする必要がある為、高速度でシリコンエッチングを行っている。これらのエッチング特性を実現するために、一般的に、ＩＣＰやＴＣＰといった高密度のプラズマ源を有したエッチング装置を用いることが好ましく、さらに、Ｃｌ２やＨＢｒを添加したフッ素系のガスを用いることが好ましい。
【００４４】
その後、図４（ｄ）に示すように、レジストパターン１５を剥離する。このレジストパターン１５の剥離工程は、第１の実施形態と同様の製造方法が用いられる。
【００４５】
以上、本発明の第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００４６】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態に係る半導体装置を説明する為の平面図。
【図２】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図３】図２（ｂ）に示す工程の変形例を示す断面図。
【図４】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図５】従来の半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【００４８】
１，５１・・・シリコン基板、２，５２・・・Ｐウェル領域、３，５３・・・Ｎウェル領域、４，５４・・・素子分離膜、５，５５・・・Ｎ型Ｐ型ソース・ドレイン拡散層、６，５６・・・Ｐ型ソース・ドレイン拡散層、７，５７・・・ゲート電極、８，５８・・・第１の層間絶縁膜、９．５９・・・第１のプラグ、１０，６０・・・第１の配線、１１，６１・・・第２の層間絶縁膜、１２，６２・・・第２のプラグ、１３，６３・・・第２の配線、１４，６４・・・パッシベーション膜、１５，１５ａ・・・レジストパターン、１５ｂ・・・レジスト膜、２１，７１・・・インダクター形成領域、２２，７２・・・ＭＯＳトランジスタ形成領域、１３ａ・・・インダクター
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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