(57)【要約】【課題】高い不純物濃度を有する拡散領域によってメモリセルトランジスタと選択トランジスタとが確実に接続されるＥＥＰＲＯＭの製造方法を提供する。【解決手段】半導体基板にメモリセルトランジスタのソース及びドレイン領域を形成し、半導体基板上にメモリセルトランジスタ及び選択トランジスタのゲート電極構造を形成した後に、メモリセルトランジスタのドレイン領域と部分的に重ねて選択トランジスタのソース領域を形成する。【選択図】図２
2010050142.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にメモリセルトランジスタ及び前記メモリセルトランジスタとＥＥＰＲＯＭを構成する選択トランジスタを形成するＥＥＰＲＯＭの製造方法であって、
前記半導体基板に前記メモリセルトランジスタの第１のソース領域及び第１のドレイン領域を形成する第１のソースドレイン形成工程と、
前記半導体基板上に第１のゲート酸化膜を形成する酸化膜形成工程と、
前記第１のドレイン領域上に形成された前記第１のゲート酸化膜上に少なくとも１つの貫通孔を有するレジストを形成するレジスト形成工程と、
当該レジスト形成された半導体基板に前記貫通孔を介して導電型不純物を添加する不純物添加工程と、
前記レジストを用いて前記第１のゲート酸化膜を部分的に除去し、貫通孔に対応する領域にトンネル酸化膜を形成するトンネル酸化膜形成工程と、
前記トンネル酸化膜、前記第１のソース領域及び前記第１のドレイン領域の一部を覆う浮遊ゲート電極と、前記浮遊ゲート電極上に形成される第２のゲート酸化膜とを形成する浮遊ゲート部形成工程と、
前記第２のゲート酸化膜上及び前記選択トランジスタが形成される領域に制御ゲート電極及び選択トランジスタゲート電極を形成する電極工程と、
前記半導体基板に前記選択セルトランジスタの第２のソース領域及び第２のドレイン領域を形成する第２のソースドレイン形成工程と、を有し、
前記第２のソースドレイン形成工程は、前記第１のドレイン領域と前記第２のソース領域とを部分的に重ねることによって当該２つの領域を接続させることを特徴とするＥＥＰＲＯＭの製造方法。
【請求項２】
前記トンネル酸化膜形成工程は、前記レジストを除去した後に前記貫通孔の開口底部内に前記トンネル酸化膜を形成することを特徴とする請求項１に記載のＥＥＰＲＯＭの製造方法。
【請求項３】
前記不純物添加工程は、前記導電型不純物を前記貫通孔に対して斜めに添加する添加工程と、前記半導体基板の中央部分を回転軸として前記半導体基板を回転させる回転工程とを繰り返すことを特徴とする請求項１又は２に記載のＥＥＰＲＯＭの製造方法。
【請求項４】
前記不純物添加工程は、前記半導体基板の中央部分を回転軸として前記半導体基板を回転させつつ前記導電型不純物を前記貫通孔に対して斜めに添加することを特徴とする請求項１又は２に記載のＥＥＰＲＯＭの製造方法。
【請求項５】
半導体基板上にメモリセルトランジスタ及び前記メモリセルトランジスタとＥＥＰＲＯＭを構成する選択トランジスタを形成するＥＥＰＲＯＭの製造方法であって、
前記半導体基板に前記メモリセルトランジスタの第１のソース領域及び第１のドレイン領域を形成する第１のソースドレイン形成工程と、
前記半導体基板上に第１のゲート酸化膜を形成する酸化膜形成工程と、
前記第１のドレイン領域上に形成された前記第１のゲート酸化膜上に少なくとも１つの貫通孔を有するレジストを形成するレジスト形成工程と、
当該レジスト形成された半導体基板に前記貫通孔を介して導電型不純物を添加する不純物添加工程と、
前記レジストを用いて前記第１のゲート酸化膜を部分的に所定の厚みすることによってトンネル酸化膜を形成するトンネル酸化膜形成工程と、
前記トンネル酸化膜、前記第１のソース領域及び前記第１のドレイン領域の一部を覆う浮遊ゲート電極と、前記浮遊ゲート電極上に形成される第２のゲート酸化膜とを形成する浮遊ゲート部形成工程と、
前記第２のゲート酸化膜上及び前記選択トランジスタが形成される領域に制御ゲート電極及び選択トランジスタゲート電極を形成する電極工程と、
前記半導体基板に前記選択セルトランジスタの第２のソース領域及び第２のドレイン領域を形成する第２のソースドレイン形成工程と、を有し、
前記第２のソースドレイン形成工程は、前記第１のドレイン領域と前記第２のソース領域とを部分的に重ねることによって当該２つの領域を接続させることを特徴とするＥＥＰＲＯＭの製造方法。
【請求項６】
前記不純物添加工程は、前記導電型不純物を前記貫通孔に対して斜めに添加する添加工程と、前記半導体基板の中央部分を回転軸として前記半導体基板を回転させる回転工程とを繰り返すことを特徴とする請求項５に記載のＥＥＰＲＯＭの製造方法。
【請求項７】
前記不純物添加工程は、前記半導体基板の中央部分を回転軸として前記半導体基板を回転させつつ前記導電型不純物を前記貫通孔に対して斜めに添加することを特徴とする請求項５に記載のＥＥＰＲＯＭの製造方法。
【請求項８】
半導体基板上にメモリセルトランジスタ及び前記メモリセルトランジスタとＥＥＰＲＯＭを構成する選択トランジスタを形成するＥＥＰＲＯＭの製造方法であって、
前記半導体基板に前記メモリセルトランジスタの第１のソース領域及び第１のドレイン領域を形成する第１のソースドレイン形成工程と、
前記半導体基板上に第１のゲート酸化膜を形成する酸化膜形成工程と、
前記第１のドレイン領域上に形成された前記第１のゲート酸化膜上に少なくとも１つの貫通孔を有するレジストを形成するレジスト形成工程と、
当該レジスト形成された半導体基板に前記貫通孔を介して導電型不純物を添加する不純物添加工程と、
前記貫通孔内の開口底部にトンネル酸化膜を形成するトンネル酸化膜形成工程と、
前記トンネル酸化膜、前記第１のソース領域及び前記第１のドレイン領域の一部を覆う浮遊ゲート電極と、前記浮遊ゲート電極上に形成される第２のゲート酸化膜とを形成する浮遊ゲート部形成工程と、
前記第２のゲート酸化膜上及び前記選択トランジスタが形成される領域に制御ゲート電極及び選択トランジスタゲート電極を形成する電極工程と、
前記半導体基板に前記選択セルトランジスタの第２のソース領域及び第２のドレイン領域を形成する第２のソースドレイン形成工程と、を有し、
前記第２のソースドレイン形成工程は、前記第１のドレイン領域と前記第２のソース領域とを部分的に重ねることによって当該２つの領域を接続させることを特徴とするＥＥＰＲＯＭの製造方法。
【請求項９】
前記トンネル酸化膜形成工程は、前記レジストを用いて前記第１のゲート酸化膜を部分的に除去し、前記レジストを除去した後に前記貫通孔の開口底部内に前記トンネル酸化膜を形成することを特徴とする請求項８に記載のＥＥＰＲＯＭの製造方法。
【請求項１０】
前記トンネル酸化膜形成工程においては、エッチングにより前記酸化膜を所定の厚みにすることによって前記トンネル酸化膜を形成することを特徴とする請求項８記載のＥＥＰＲＯＭの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書込み及び消去を電気的に行える不揮発性半導体メモリであるＥＥＰＲＯＭの製造方法に関するものである。
【背景技術】
【０００２】
携帯電話、ＰＤＡ（personal digital assistant：携帯情報端末）、ノート型パソコン及びミュージックプレーヤーに代表される持ち運び自在な携帯電子機器は、不十分なバッテリー電力の場合において、データやプログラムを保持するために不揮発性半導体メモリに頼っている。一般的な不揮発性半導体メモリとしては、紫外線を照射することで記憶内容の消去が可能な紫外線消去型ＥＰＲＯＭ（Ultra-Violet Erasable Programmable Read Only Memory）並びに書込み及び消去を電気的に可能なＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が知られている。
【０００３】
ＥＥＰＲＯＭの一般的な構造は、図５に示されているように、Ｓｉ基板１０１にメモリセルトランジスタ１０２及び選択トランジスタ１０３が形成された構造である。メモリセルトランジスタ１０２は、拡散層１０４、拡散層１０５、ゲート酸化膜１０６ａ、１０６ｂ、トンネル酸化膜１０７、浮遊ゲート電極１０８及び制御ゲート電極１０９から形成されている。かかる構成において、拡散層１０４がソースとなり、また拡散１０５がドレインとなる。選択トランジスタ１０３は、拡散層１０５、拡散層１１０、ゲート酸化膜１１１及びゲート電極１１２から形成されている。かかる構成において、拡散層１０５がソースとなり、また拡散１１０がドレインとなる。
【０００４】
上述した構成のＥＥＰＲＯＭ１００の製造においては、トンネル酸化膜１０７が拡散層１０５上に形成させるために、ホトリソの合わせズレを考慮した設計上の余裕を持たせる必要があり、ＥＥＰＲＯＭ１００の小型化が困難となる問題点があった。かかる問題点を解決する方法が、特許文献１に開示されている。
【特許文献１】特開２００１−２１０７３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示されたＥＥＰＲＯＭの製造方法は、トンネル酸化膜の形成について、半導体基板上に形成領域を露出させるように貫通孔が設けられたレジストを設け、貫通孔を介して基板に導電性不純物の添加を行い、その後レジストを除去して形成領域にトンネル酸化膜を形成することが開示されている。かかる方法によって、従来の方法のようにあらかじめ半導体基板に形成された拡散層の所定の位置に合わせてトンネル酸化膜の形成領域を調整する必要がなくなる。
【０００６】
しかしながら、特許文献１に開示されたＥＥＰＲＯＭの製造方法では、トンネル酸化膜直下にメモリセルのソース領域が形成されるのみであり、メモリセルのソース領域と選択トランジスタのソース領域とは高い不純物濃度を有する拡散領域によって接続されていない。また、メモリセルのソース領域は、制御ゲートを形成した後に形成されるものであり、精度良く所望の位置に形成できない虞がある。
【０００７】
本発明は、以上の如き事情に鑑みてなされたものであり、高い不純物濃度を有する拡散領域によってメモリセルトランジスタと選択トランジスタとが確実に接続されるＥＥＰＲＯＭの製造方法を提供する。
【課題を解決するための手段】
【０００８】
上述した課題を解決するために、本発明のＥＥＰＲＯＭの製造方法は、半導体基板にメモリセルトランジスタの第１のソース領域及び第１のドレイン領域を形成する第１のソースドレイン形成工程と、半導体基板上に第１のゲート酸化膜を形成する酸化膜形成工程と、第１のドレイン領域上に形成された第１のゲート酸化膜上に少なくとも１つの貫通孔を有するレジストを形成するレジスト形成工程と、当該レジスト形成された半導体基板に貫通孔を介して導電型不純物を添加する不純物添加工程と、レジストを用いて第１のゲート酸化膜を部分的に除去し、貫通孔に対応する領域にトンネル酸化膜を形成するトンネル酸化膜形成工程と、トンネル酸化膜、第１のソース領域及び第１のドレイン領域の一部を覆う浮遊ゲート電極と、浮遊ゲート電極上に形成される第２のゲート酸化膜とを形成する浮遊ゲート部形成工程と、第２のゲート酸化膜上及び選択トランジスタが形成される領域に制御ゲート電極及び選択トランジスタゲート電極を形成する電極工程と、半導体基板に選択セルトランジスタの第２のソース領域及び第２のドレイン領域を形成する第２のソースドレイン形成工程と、を有し、第２のソースドレイン形成工程は、第１のドレイン領域と第２のソース領域とを部分的に重ねることによって当該２つの領域を接続させることを特徴とする。
【０００９】
また、上述した課題を解決するために、本発明のＥＥＰＲＯＭの製造方法は、半導体基板にメモリセルトランジスタの第１のソース領域及び第１のドレイン領域を形成する第１のソースドレイン形成工程と、半導体基板上に第１のゲート酸化膜を形成する酸化膜形成工程と、第１のドレイン領域上に形成された第１のゲート酸化膜上に少なくとも１つの貫通孔を有するレジストを形成するレジスト形成工程と、当該レジスト形成された半導体基板に貫通孔を介して導電型不純物を添加する不純物添加工程と、レジストを用いて第１のゲート酸化膜を部分的に所定の厚みすることによってトンネル酸化膜を形成するトンネル酸化膜形成工程と、トンネル酸化膜、第１のソース領域及び第１のドレイン領域の一部を覆う浮遊ゲート電極と、浮遊ゲート電極上に形成される第２のゲート酸化膜とを形成する浮遊ゲート部形成工程と、第２のゲート酸化膜上及び選択トランジスタが形成される領域に制御ゲート電極及び選択トランジスタゲート電極を形成する電極工程と、半導体基板に選択セルトランジスタの第２のソース領域及び第２のドレイン領域を形成する第２のソースドレイン形成工程と、を有し、第２のソースドレイン形成工程は、第１のドレイン領域と第２のソース領域とを部分的に重ねることによって当該２つの領域を接続させることを特徴とする。
【発明の効果】
【００１０】
半導体基板にメモリセルトランジスタのソース及びドレイン領域を形成し、半導体基板上にメモリセルトランジスタ及び選択トランジスタのゲート電極構造を形成した後に、メモリセルトランジスタのドレイン領域と部分的に重ねて選択トランジスタのソース領域を形成するため、高い不純物濃度を有する拡散領域によってメモリセルトランジスタと選択トランジスタとが確実に接続されるＥＥＰＲＯＭの製造方法を提供する。
【発明を実施するための形態】
【００１１】
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
【実施例】
【００１２】
先ず、図１を参照しつつ、本発明の実施例のＥＥＰＲＯＭの製造方法によって製造されるＥＥＰＲＯＭの構造について詳細に説明する。
【００１３】
図１に示されているように、Ｐ型の半導体基板であるＳｉ基板１１には、メモリセルトランジスタ１２と選択トランジスタ１３とが形成されている。
【００１４】
メモリセルトランジスタ１２は、Ｓｉ基板１１形成されたＮ型の第１の拡散層１４をソースとし、Ｎ型の第２の拡散層１５をドレインとする。第１の拡散層１４の一部及び第２の拡散層１５上には第１のゲート酸化膜１６が形成されている。第１のゲート酸化膜１６は、一部分に開口部を有している。当該開口部には、第１のゲート酸化膜１６よりも膜厚の薄いトンネル酸化膜１７が形成されている。第２の拡散層１５は、トンネル酸化膜１７の直下（すなわち、トンネル酸化膜１７と対向した部分）に、導電性不純物の濃度が他の部分よりも濃い高濃度拡散層１８を有している。第１のゲート酸化膜１６の一部分及びトンネル酸化膜１７上には、浮遊ゲート電極１９が形成されている。また、浮遊ゲート電極１９上には、第２のゲート酸化膜２０を介して制御ゲート電極２１が形成されている。更に、浮遊ゲート電極１９、第２のゲート酸化膜２０及び制御ゲート電極２１の側部にはサイドウォール２２が形成されている。上述した、Ｓｉ基板１１、第１の拡散層１４、第２の拡散層１５、第１のゲート酸化膜１６、トンネル酸化膜１７、高濃度拡散層１８、浮遊ゲート電極１９、第２のゲート酸化膜２０及び制御ゲート電極２１によってメモリセルトランジスタ１２が形成されている。なお、第１のゲート酸化膜１６としては、例えば、シリコン酸化膜が挙げられる。第２のゲート酸化膜２０としては、例えば、シリコン酸化膜が挙げられ、また、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次積層した、所謂ONO膜としてもよい。
【００１５】
選択トランジスタ１３は、Ｓｉ基板１１に形成され、第２の拡散層１５に接続されるＮ型の低濃度拡散層２３をソースとし、Ｎ型の低濃度拡散層２４をドレインとする。低濃度拡散層２３及び低濃度拡散層２４上には第１のゲート酸化膜１６が形成されている。第１のゲート酸化膜１６の一部分上には選択トランジスタゲート電極（以下、単にゲート電極とする）２５が形成されており、ゲート電極２５の側部にはサイドウォール２６が形成されている。上述した、Ｓｉ基板１１、低濃度拡散層２３、低濃度拡散層２４、ゲート電極２５及びサイドウォール２６から選択トランジスタ１３が形成されている。
【００１６】
なお、メモリセルトランジスタ１２と選択トランジスタ１３とは、第１のゲート酸化膜１６を共有しているが、設計上及び製造工程上の観点から第１のゲート酸化膜１６を分離して形成しても良い。また、Ｎ型の半導体基板にメモリセルトランジスタ１２及び選択トランジスタ１３を形成しても良く、かかる場合は、Ｐ型とＮ型との関係が全て入れ代わることとなる。
【００１７】
次に、図２乃至４を参照しつつ、本発明の実施例としてのＥＥＰＲＯＭ１０の製造方法について詳細に説明する。
【００１８】
先ず、Ｓｉ基板１１上にＬＯＣＯＳ法（Local Oxidation of Silicon：シリコン局所酸化法）等の素子分離技術を用いて素子分離領域（図示せず）が形成され、その後、熱酸化法などによって酸化膜３１が形成される（図２（ａ））。
【００１９】
次に、酸化膜３１上にレジスト３３が塗布される。リソグラフィによってレジスト３３がパターンニングされ、貫通孔３２が形成される。当該パターンニングしたレジスト３３をマスクとして、砒素（Ａｓ）等のＮ型の導電性不純物の添加（例えば、イオン注入であっても良い。）が施され、第１の拡散層１４及び第２の拡散層１５が形成される（図２（ｂ））。かかる工程をソースドレイン形成工程と称する。
【００２０】
次に、レジスト３３及び酸化膜３１が除去された後、新たにメモリセルトランジスタ１２及び選択トランジスタ１３のゲート酸化膜となる第１のゲート酸化膜１６が、熱酸化法などによって形成される。かかる工程を酸化膜形成工程と称する。次に、第１のゲート酸化膜１６上にレジスト３５が塗布される。リソグラフィによってレジスト３５がパターンニングされ、貫通孔３４が形成される。（図２（ｃ））。かかる工程をレジスト形成工程と称する。
【００２１】
次に、当該パターンニングしたレジスト３５をマスクとして（すなわち、貫通孔３４を介して）、砒素（Ａｓ）等の導電性不純物がイオン注入され、第２の拡散層１５内の一部分に不純物濃度の高い高濃度拡散層１８が形成される（図２（ｄ））。かかる工程を不純物添加工程と称し、例えば、貫通孔３４の開口底部に対して垂直に導電性不純物がイオン注入されても良い。
【００２２】
また、以下のような導電性不純物のイオン注入方法を用いても良い。
【００２３】
先ず、図４（ａ）に示されているように、導電性不純物のイオン注入の方向を貫通孔３４に対して斜めにし（例えば、図４（ａ）において下方左側に向けて）イオン注入が行われる。かかる工程を添加工程と称する。
【００２４】
次に、Ｓｉ基板１１の中央部分を回転軸として、所定の角度（例えば、９０度又は１８０度であっても良く、図４（ｂ）は１８０度回転させたものを示す）だけ回転させる。かかる工程を回転工程と称する。回転後に再び上述した方法と同様に導電性不純物のイオン注入が行われる（図４（ｂ））。
【００２５】
注入工程と回転工程とを繰り返すことで、所望の高濃度拡散層１８を形成することができる（図４（ｃ））。上述した方法を利用することで、貫通孔３４の開口底部に対して垂直に導電性不純物をイオン注入した場合に比べて高濃度拡散層１８の面積が広くなり、トンネル酸化膜１７の端部が濃度の薄い拡散領域にかかることがなくなり、安定した書込み特性を得ることができる。
【００２６】
また、Ｓｉ基板１１を回転させつつ上述した添加工程を実施しても良い。高濃度拡散層１８の濃度分布をより均一にすることが可能となるからである。
【００２７】
高濃度拡散層１８を形成後、貫通孔３４によって露出した第１のゲート酸化膜１６が当該パターンニングしたレジスト３５を用いて除去される。当該露出した第１のゲート酸化膜１６が除去された部分に、熱酸化法などによって第１のゲート酸化膜１６よりも膜厚の薄い新たな酸化膜が形成されることで、トンネル酸化膜１７が形成される（図２（ｅ））。また、他の方法として、貫通孔３３にエッチング溶液を流し込み、貫通孔３３の開口底部内の第１のゲート酸化膜１６を所定の厚みまでエッチングを行うことでトンネル酸化膜１７を形成しても良い。なお、この場合は、第１のゲート酸化膜１６のうち、貫通孔３３の開口底部内に位置する部分のみが薄くなり、かかる部分がトンネル酸化膜１７となる。かかる工程をトンネル酸化膜形成工程と称する。
【００２８】
次に、レジスト３５が除去された後、メモリセルトランジスタの浮遊ゲート電極１９となるポリシリコン層３６が形成され、ポリシリコン層３６上に酸化層３７が形成される（図２（ｆ））。例えば、熱酸化及びＣＶＤ法を用いてポリシリコン層３６及び酸化層３７を形成しても良い。
【００２９】
次に、酸化層３７上にレジスト（図示せず）が塗布される。リソグラフィによって当該塗布されたレジストがパターンニングされる。当該パターンニング後のレジストをマスクとしてエッチングが施され、浮遊ゲート電極１９及び第２のゲート酸化膜２０が形成される（図３（ｇ））。本工程を浮遊ゲート部形成工程と称する。なお、かかる工程において不要な第１のゲート酸化膜１６を除去しても良い。かかる不用な第１のゲート酸化膜１６位置は、ＥＥＰＲＯＭ１０の設計上及び製造工程上の違いによって異なっている。
【００３０】
次に、メモリセルトランジスタ１２の制御ゲート電極２１及び選択トランジスタのゲート電極２５となる積層膜３８が形成される（図３（ｈ））。例えば、積層膜３８はＣＶＤによって形成されるポリシリコン・タングステンシリサイドであっても良い。
【００３１】
次に、積層膜３８上にレジスト（図示せず）が塗布される。リソグラフィによって当該塗布されたレジストがパターンニングされる。当該パターンニング後のレジストをマスクとして積層膜３８にエッチングが施され、制御ゲート電極２１及びゲート電極２５が形成される（図３（ｉ））。なお、かかる工程において、不要な第１のゲート酸化膜１６を除去しても良い。
【００３２】
次に、選択トランジスタ１３のソース及びドレインを形成すべく、例えばリン等の導電型不純物がイオン注入され、低濃度拡散層２３及び低濃度拡散層２４が形成される（図３（ｊ））。ここで、低濃度拡散層２３は第２の拡散層１５に接続されて形成され、低濃度拡散層２３、２４は第１の拡散層１４、１５に比べて不純物濃度が薄く設定されている。また、低濃度拡散層２３がソースとなり、低濃度拡散層２４がドレインとなる。
【００３３】
次に、メモリセルトランジスタ１２を構成する浮遊ゲート電極１９、第２のゲート酸化膜２０及び制御ゲート電極２１の側部にサイドウォール２２が形成され、選択トランジスタ１３のゲート電極２５の側部にサイドウォール２６が形成される（図３（ｋ））。また、サイドウォール２２、２６の形成後、高濃度の拡散層（図示せず）及びそれに接続されるコンタクト電極（図示せず）が形成されても良い。
【００３４】
以上のように、本実施例によるＥＥＰＲＯＭの製造方法によれば、Ｓｉ基板１１にメモリセルトランジスタ１２のソース及びドレイン領域である第１の拡散層１４及び第２の拡散層１５を形成し、Ｓｉ基板１１上にメモリセルトランジスタ１２及び選択トランジスタ１３のゲート電極構造を形成した後に、メモリセルトランジスタ１２のドレイン領域である第２の拡散層１５と部分的に重ねて選択トランジスタ１３のソース領域である低濃度拡散層２３を形成するため、高い不純物濃度を有する拡散領域によってメモリセルトランジスタ１２と選択トランジスタ１３とを確実に接続することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施例としてのＥＥＰＲＯＭの製造方法によって製造されたＥＥＰＲＯＭの断面図である。
【図２】本発明の第１の実施例としてのＥＥＰＲＯＭの製造方法の各工程におけるＥＥＰＲＯＭの断面図である。
【図３】本発明の第１の実施例としてのＥＥＰＲＯＭの製造方法の各工程におけるＥＥＰＲＯＭの断面図である。
【図４】本発明の第１の実施例としてのＥＥＰＲＯＭ製造方法における導電型不純物の添加方法を示した断面図である。
【図５】従来のＥＥＰＲＯＭの断面図である。
【符号の説明】
【００３６】
１０  ＥＥＰＲＯＭ
１１  Ｓｉ基板
１２  メモリセルトランジスタ
１３  選択トランジスタ
１４  第１の拡散層
１５  第２の拡散層
１６  第１のゲート酸化膜
１７  トンネル酸化膜
１８  高濃度拡散層
１９  浮遊ゲート電極
２０  第２のゲート酸化膜
２１  制御ゲート電極
【図１】
2010050142.tif 000003
【図２】
2010050142.tif 000004
【図３】
2010050142.tif 000005
【図４】
2010050142.tif 000006
【図５】
2010050142.tif 000007