(57)【要約】【課題】素子分離絶縁膜と半導体基板の主表面とを実質的に面一とすることで、素子分離絶縁膜と半導体基板との間に形成される段差部に起因して生じる弊害の抑制が図られた半導体装置およびその製造方法を提供する。【解決手段】主表面を有する半導体基板５０と、前記半導体基板５０の主表面に形成された溝部１４ａ〜１４ｃと、溝部１４ａ〜１４ｃ内に充填された素子分離絶縁膜１６ａ〜１６ｃとを備え、半導体基板５０の主表面と素子分離絶縁膜１６ａ〜１６ｃとの半導体基板５０の厚さ方向の高さの差が５ｎｍ以下とされる。【選択図】図１
2010050201.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面に形成された溝部と、
前記溝部内に充填された素子分離絶縁膜と、
を備え、
前記半導体基板の主表面と前記素子分離絶縁膜との前記半導体基板の厚さ方向の高さの差が５ｎｍ以下とされ、前記素子分離絶縁膜の上面と、前記素子分離絶縁膜の周囲に位置する前記半導体基板の主表面とが実質的に面一とされた、半導体装置。
【請求項２】
主表面を有する半導体基板を準備する工程と、
前記半導体基板の主表面上にパターン膜を形成して、前記パターン膜をマスクとして前記半導体基板の主表面に溝部を形成する工程と、
前記パターン膜および前記半導体基板を覆うように第１絶縁膜を堆積して、前記溝部内に前記第１絶縁膜を充填する工程と、
前記パターン膜をストッパとして、前記第１絶縁膜にエッチングを施す工程と、
前記エッチング後に前記半導体基板の主表面上に残留する前記ストッパ膜の厚さを測定する工程と、
前記エッチングが施された前記第１絶縁膜に、残留する前記ストッパ膜の厚さ分のウエットエッチングを施す工程と、
を備えた半導体装置の製造方法。
【請求項３】
前記ウエットエッチングを施す工程は、前記第１ウエットエッチングのエッチング速度と、測定された残留するストッパ膜の厚みとに基づいて、前記第１絶縁膜に施すウエットエッチング時間を設定する、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体基板の主表面上に残留する前記ストッパ膜を介して、前記半導体基板の主表面に不純物を導入する工程をさらに備えた、請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
主表面を有する半導体基板を準備する工程と、
前記半導体基板の主表面上にパターン膜を形成して、前記パターン膜をマスクとして前記半導体基板の主表面に溝部を形成する工程と、
前記パターン膜および前記半導体基板を覆うように第１絶縁膜を堆積して、前記溝部内に前記第１絶縁膜を充填する工程と、
前記パターン膜を除去する工程と、
前記半導体基板の主表面をストッパとして、前記第１絶縁膜にエッチングを施して、前記第１絶縁膜を平坦化させる工程と、
を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、素子分離絶縁膜が形成された半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ロジックＬＳＩ（Large-Scale Integration）に用いられる素子、特に、トランジスタにおいては、スケーリングによって、微細化、高集積化と共に、高性能化が進んでいる。
【０００３】
トランジスタは、半導体基板と、この半導体基板の主表面に形成されたＳＴＩ分離（shallow trench isolation）と、半導体基板の主表面上に形成されたゲート電極等を備えている。そして、微細化等が進むにしたがって、ＳＴＩ分離の上面と、半導体基板の主表面の間に形成される段差が、製造されたトランジスタの性能に大きく影響を与え、ゲート電極の寸法に大きなばらつきを与える。
【０００４】
そこで、たとえば、特開２００２−２５２３４９号公報には、ゲート電極の加工パターン寸法を高精度に制御するための成膜方法が提案されている。このパターン膜の成膜方法においては、まず、トレンチ素子分離絶縁膜の段差（下地段差値）を算出する。そして、シリコン基板表面にゲート絶縁膜、ポリシリコン膜、有機平坦化膜、レジスト膜を積層して形成する。その後、フォトリソグラフィの露光・現像で第２レジストマスクを形成し、スリミングエッチングで有機平坦化膜を加工し第１レジストマスクを形成する。
【０００５】
さらに、第１レジストマスクの幅寸法の変化量と、下地段差値の変化量との関係を調整用曲線として予め求めておき、調整用曲線に基づいて有機平坦化膜のスリミング量を決める。
【特許文献１】特開２００２−２５２３４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特開２００２−２５２３４９号公報に記載された成膜方法では、トレンチ素子分離絶縁膜と半導体基板の主表面との間に形成される段差部は無くなっていない。このため、たとえば、ゲート電極が素子分離絶縁膜に形成された場合には、ゲートに段差が生じる等の弊害が生じる。
【０００７】
本発明は、上記のような課題に鑑みてなされたものであって、その目的は、素子分離絶縁膜と半導体基板の主表面とを実質的に面一とすることで、素子分離絶縁膜と半導体基板との間に形成される段差部に起因して生じる弊害の抑制が図られた半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、主表面を有する半導体基板と、半導体基板の主表面に形成された溝部と、溝部内に充填された素子分離絶縁膜とを備える。そして、上記半導体基板の主表面と素子分離絶縁膜との半導体基板の厚さ方向の高さの差が５ｎｍ以下とされ、素子分離絶縁膜の上面と、素子分離絶縁膜の周囲に位置する半導体基板の主表面とが実質的に面一とされる。
【０００９】
本発明に係る半導体装置の製造方法は、１つの局面では、主表面を有する半導体基板を準備する工程と、半導体基板の主表面上にパターン膜を形成して、パターン膜をマスクとして半導体基板の主表面に溝部を形成する工程と、パターン膜および半導体基板を覆うように第１絶縁膜を堆積して、溝部内に第１絶縁膜を充填する工程と、パターン膜をストッパとして、第１絶縁膜にエッチングを施す工程と、エッチング後に半導体基板の主表面上に残留するストッパ膜の厚さを測定する工程と、エッチングが施された第１絶縁膜に、残留するストッパ膜の厚さ分のウエットエッチングを施す工程とを備える。本発明に係る半導体装置の製造方法は、他の局面では、主表面を有する半導体基板を準備する工程と、半導体基板の主表面上にパターン膜を形成して、パターン膜をマスクとして半導体基板の主表面に溝部を形成する工程と、パターン膜および半導体基板を覆うように第１絶縁膜を堆積して、溝部内に第１絶縁膜を充填する工程と、パターン膜を除去する工程と、半導体基板の主表面をストッパとして、第１絶縁膜にエッチングを施して、第１絶縁膜を平坦化させる工程とを備える。
【発明の効果】
【００１０】
本発明に係る半導体装置およびその製造方法によれば、素子分離絶縁膜と半導体基板とを実質的に面一とすることができ、段差部に起因する弊害の発生の抑制を図ることができる。
【発明を実施するための最良の形態】
【００１１】
図１から図３１を用いて、本発明の実施の形態に係る半導体装置および半導体装置の製造方法について説明する。
【００１２】
なお、以下に説明する実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。また、以下の実施の形態において、各々の構成要素は、特に記載がある場合を除き、本発明にとって必ずしも必須のものではない。また、以下に複数の実施の形態が存在する場合、特に記載がある場合を除き、各々の実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。
【００１３】
（実施の形態１）
図１から図２３を用いて、本実施の形態１に係る半導体装置および半導体装置の製造方法について説明する。
【００１４】
図１は、本実施の形態１に係る半導体装置の断面図である。この図１を参照して、半導体装置は、主表面を有するシリコン基板５０と、複数のＮＭＯＳ（Negative-channel Metal-Oxide Semiconductor）トランジスタ１１ａ〜１１ｃおよびＰＭＯＳ（positive channel Metal Oxide Semiconductor）トランジスタ１１ｄとを備えている。
【００１５】
シリコン基板５０の主表面上には、間隔を隔てて複数のトレンチ溝１４ａ〜１４ｃが形成されており、このトレンチ溝１４ａ〜１４ｃ内には、たとえば、シリコン酸化膜等から形成されたトレンチ分離膜１６ａ〜１６ｃが充填されている。
【００１６】
このトレンチ分離膜１６ａ〜１６ｃによって、シリコン基板５０には、複数の活性領域が形成されており、シリコン基板５０の主表面上には、複数のメタルゲート１９ａ〜１９ｄが間隔を隔てて形成されている。
【００１７】
この図１に示す断面においては、メタルゲート１９ｂ，１９ｄは、シリコン基板５０に規定された活性領域上に形成されており、他のメタルゲート１９ａ，１９ｃは、トレンチ分離膜１６ａ，１６ｃ上に位置している。
【００１８】
各メタルゲート１９ａ〜１９ｄの両側面上には、シリコン酸化膜等から形成されたサイドウォール１８が形成されている。
【００１９】
そして、ＮＭＯＳトランジスタ１１ａ〜１１ｃおよびＰＭＯＳトランジスタ１１ｄを覆うように、層間絶縁膜２０および層間絶縁膜２５が形成されている。
【００２０】
シリコン基板５０の主表面のうち、メタルゲート１９ｄとメタルゲート１９ｂとの両側に位置する部分には、ソース領域およびドレイン領域が形成されている。
【００２１】
層間絶縁膜２０および層間絶縁膜２５には、メタルゲート１９ｄとメタルゲート１９ｂとの両側に位置する部分に形成されたソース領域およびドレイン領域に接続されたコンタクト３０が埋設されている。
【００２２】
図２は、ＮＭＯＳトランジスタ１１ｂおよびその近傍の構成を詳細に示す断面図である。この図２に示すように、メタルゲート１９ｂ下に位置するシリコン基板５０の主表面上には、シリコン酸化膜２６と、このシリコン酸化膜２６の上面上に形成されたハフニウム酸化膜２７とを有するゲート絶縁膜２８が形成されている。
【００２３】
そして、図１および図２において、トレンチ分離膜１６ａ〜１６ｃの上面と、各トレンチ分離膜１６ａ〜１６ｃの周囲に位置するシリコン基板５０の主表面とのシリコン基板５０の厚さ方向の差が５ｎｍ以下とされており、実質的に略面一となっている。
【００２４】
上記のように構成された半導体装置１００の製造方法について、図３から図２３を用いて、説明する。
【００２５】
図３は、本発明の実施の形態に係る半導体装置の製造方法の第１工程を示す断面図である。この図３に示すように、まず、シリコン基板５０を準備する。
【００２６】
そして、シリコン基板５０の主表面上に、たとえば、５ｎｍ〜２０ｎｍ程度のシリコン酸化膜１２を形成する。さらに、このシリコン酸化膜１２の上面上に、たとえば、３０ｎｍ〜１５０ｎｍ程度のシリコン窒化膜１３を堆積する。
【００２７】
そして、これらシリコン酸化膜１２およびシリコン窒化膜１３にリソグラフィー法によりパターニングを施して、パターン膜２９を形成する。
【００２８】
パターン膜２９をマスクとして、シリコン基板５０の主表面にドライエッチングを施して、トレンチ溝１４ａ〜１４ｃを形成する。なお、トレンチ溝１４ａ〜１４ｃの開口部からトレンチ溝１４ａ〜１４ｃの底部までの深さは、たとえば、１５０ｎｍ〜４００ｎｍ程度とする。
【００２９】
トレンチ溝１４ａ〜１４ｃを形成した後、トレンチ溝１４ａ〜１４ｃの表面を洗浄し、そして、表面を酸化する。
【００３０】
図４は、半導体装置１００の製造工程の第２工程を示す断面図である。この図４に示すように、例えばＨＤＰ−ＣＶＤ(High Density Plasma Chemical Vapor Deposition)法により、溝内に３００〜７００ｎｍ程度の膜厚のシリコン酸化膜１５を、パターン膜２９およびシリコン基板５０の主表面を覆うように形成する。これにより、シリコン酸化膜１５がトレンチ溝１４ａ〜１４ｃ内に充填される。
【００３１】
なお、シリコン酸化膜１５を形成する方法としては、上記のようなＨＤＰ−ＣＶＤ法ではなく、ＳＡ−ＣＶＤ(Sub-Atmospheric Chemical Vapor Deposition)法などの他のＣＶＤ法によって、シリコン酸化膜や塗布膜を形成するようにしてもよい。
【００３２】
図５は、半導体装置１００の製造方法の第３工程を示す断面図である。この図５に示すように、シリコン酸化膜１５に熱処理を施し、シリコン窒化膜１３をストッパー膜としたＣＭＰ(Chemical Mechanical Polishing)法によりシリコン酸化膜１５の表面を平坦化する。
【００３３】
これにより、各トレンチ溝１４ａ〜１４ｃ内に充填されたトレンチ分離膜１６ａ〜１６ｃが形成される。ここで、シリコン窒化膜とシリコン酸化膜の研磨選択比は１００を超えており、シリコン窒化膜をストッパー膜として研磨を行うことで、トレンチ分離膜１６ａ〜１６ｃの上面を十分に平坦化することができる。
【００３４】
図６は、半導体装置１００の製造工程の第４工程を示す断面図である。この図６に示すように、トレンチ分離膜１６ａ〜１６ｃに、フッ化水素酸を用いたウエットエッチングを施す。この際、シリコン酸化膜１２の上面とエッチバック後のシリコン酸化膜１５の上面が同じ高さに揃うようにする。
【００３５】
このようなエッチングを施すためには、まず、シリコン酸化膜１５が形成されてから、本工程までの間にシリコン酸化膜１５に施される熱処理と同じ条件の熱処理を加えたシリコン酸化膜１５のウエットエッチングレートＡ[nm/sec.]を把握しておく。
【００３６】
その上で、ウエットエッチング直前にウエハ上にある活性領域上においてシリコン窒化膜１３の膜厚Ｔ[ｎｍ]をエリプソメータなどを用いて測定する。シリコン窒化膜１３は熱処理で収縮していたり、酸化処理で表面が酸化されＣＭＰ法でその酸化された部分が削りとられていたりするため、膜を堆積したときよりも膜厚が減少し、初期の膜厚とは変化しているからである。その後、下記式（１）により算出される処理時間ｔだけ、ウエットエッチング処理を行う。
ｔ[ｓｅｃ]＝Ｔ[ｎｍ]／Ａ[ｎｍ／ｓｅｃ．]・・・（１）
これにより、図６に示されるようにシリコン酸化膜１２の上面とシリコン酸化膜１５の上面が同じ高さに揃う。ここで、図５に示す半導体装置の第３工程において、各トレンチ分離膜１６ａ〜１６ｃの上面が平坦面とされているので、各トレンチ分離膜１６ａ〜１６ｃにウエットエッチングを施したとしても、各トレンチ分離膜１６ａ〜１６ｃの上面は、均等にシリコン基板５０の厚み方向にエッチングが進行する。
【００３７】
これにより、ウエットエッチング後においても、各トレンチ分離膜１６ａ〜１６ｃの上面は、平坦面状に維持される。
【００３８】
図７は、半導体装置１００の製造工程の第５工程を示す断面図である。この図７に示すようにシリコン窒化膜１３に熱リン酸を用いたウエットエッチングを施して、シリコン窒化膜１３を除去する。
【００３９】
この際、各トレンチ分離膜１６ａ〜１６ｃの上面と、シリコン酸化膜１２の上面とは、面一となっている。
【００４０】
その後、基板表面を熱酸化法によって５〜１５ｎｍ程度酸化して、イオン注入をする際のスクリーン膜(犠牲酸化膜)としてのシリコン酸化膜を形成する。なお、スクリーン膜としてはシリコン酸化膜１２を除去せずにそのまま用いても構わない。
【００４１】
そして、イオン注入法によりウエルを形成するが、Ｎ型素子を形成する領域にはホウ素などの不純物を用いてP型ウエル領域(図示せず)を形成し、Ｐ型素子を形成する領域にはリンや砒素などの不純物を用いてN型ウエル領域(図示せず)を形成する。
【００４２】
さらに、トランジスタのしきい値を決めるための不純物注入も行う。所定のイオン注入を終えた後、フッ化水素酸を用いたウエットエッチング法でスクリーン膜として用いたシリコン酸化膜またはシリコン酸化膜１２を除去する。この時も、もともと凹凸が無いため、トレンチ分離膜１６ａ，１６ｂ，１６ｃの上面は下方に向かってエッチングが進む。これにより、トレンチ分離膜１６ａ，１６ｂ，１６ｃの上面は、平坦な状態が維持される。
【００４３】
図８は、半導体装置１００の製造工程の第６工程を示す断面図である。この図８に示すように、熱酸化法でベース酸化を行い、界面状態を良好に保つためのシリコン酸化膜層を０．５ｎｍ〜１．５ｎｍ程度の膜厚で作った後にＣＶＤ法でハフニウム酸化膜を堆積し、ゲート絶縁膜を形成する。なお、このゲート絶縁膜は非常に薄膜であるため図示を省略する。また、絶縁膜にかかる電圧、すなわちトランジスタの動作電圧によって、ベース膜との合計の膜厚は例えば１ｎｍ〜１０ｎｍの範囲で設定すれば良い。一般的には電気的特性として１ｎｍ〜２ｎｍのシリコン酸化膜と同じゲート容量になるようにする。また、トランジスタによって異なる膜厚を用いても良い。異なる膜厚を設定するには、リソグラフィー法とウエットエッチング法を組み合わせれば良い。
【００４４】
なお、ここまでのウエットエッチングプロセスの各工程において１ｎｍ〜２ｎｍ程度のオーバーエッチングを行うことがある。しかし、この場合も全体として素子分離領域が後退するが、端部において凹凸が繰り返し現れることはない。また、段差の発生はプロセスフロー全体での合計でも５ｎｍ以下程度であり、これは一般的に各工程で発生するバラツキとして見込み、デバイス設計上も余裕を持たせているマージンと比べて十分に小さい。そして、素子分離膜の膜厚(深さ)の３００ｎｍと比較してもきわめて小さい。したがって、無視しても構わないレベルである。図９にこの状態を厳密に示すが、今後は無視できるものとしてこの微小段差は表示しないものとする。
【００４５】
図１０は、半導体装置１００の製造工程の第７工程を示す断面図である。この図１０に示すように、前記ゲート絶縁膜上にダミーゲート材料としてポリシリコン膜（多結晶シリコン膜）２１を堆積する。
【００４６】
そして、ドライエッチングをポリシリコン膜２１に施し、所定の幅や大きさのダミーゲート１７ａ〜１７ｄを形成する。
【００４７】
ここで、図１１から図１９を用いて、ダミーゲート１７ａ〜１７ｄの形成工程について詳細に説明する。
【００４８】
図１１は、本実施の形態に係る半導体装置の製造方法において、シリコン基板５０の主表面上にポリシリコン膜２１を形成したときの断面図であり、図１２は、図１１に示された工程後の製造工程を示す断面図である。
【００４９】
この図１１に示すように、ポリシリコン膜２１をシリコン基板５０の主表面上に、たとえば、５０ｎｍ〜１５０ｎｍ程度堆積する。
【００５０】
そして、図１２に示すように、ポリシリコン膜２１にパターニング（ドライエッチング）を施して、ダミーゲート１７ｂを形成する。ポリシリコン膜２１にドライエッチングを施す際には、いわゆるエンドポイント検出法を用いる。
【００５１】
その後、ゲート絶縁膜もしくはトレンチ分離膜１６ａ等の埋め込み絶縁膜の一部が露出したことを光学的に検出した時点で残渣除去のためのオーバーエッチステップに切り替える。このとき、ゲート絶縁膜２８は非常に薄いため、突き抜けを起こさないためにＳｉ／絶縁膜のエッチング選択比の高い条件を用いてオーバーエッチステップを実行する。このような選択比の高いオーバーエッチステップの条件は表面保護性が強い代わりに垂直加工性が悪いため、ゲートの裾が広がってしまい(裾引き)、結果的にゲート長Ｌが長くなってしまう。
【００５２】
ここで、図１３は、トレンチ分離膜１６ｂにおける断面を示す写真であり、図１４は、トレンチ分離膜１６ａにおける断面を示す写真である。この図１３および図１４に示すように、本実施の形態に係る半導体装置の製造方法においては、シリコン基板５０の主表面とトレンチ分離膜１６ａ，１６ｂの上面との間の段差が５ｎｍ以下に抑えることができる。
【００５３】
このため、図１２に示す工程において、ゲート絶縁膜もしくはトレンチ分離膜１６ａ等の埋め込み絶縁膜の一部が露出するときには、ダミーゲート１７ｂのパターニングが略完了している。このため、オーバーエッチ量を低減することができ、成形されたダミーゲート１７ｂの下端部が広がることを抑制することができる。これにより、成形されたダミーゲート１７ｂに生じる寸法誤差を低減することができ、所望の形状および寸法のダミーゲート１７ｂを形成することができる。
【００５４】
これに対して、たとえば、図１５および図１６に示す比較例においては、トレンチ分離膜１６ａ，１６ｂの上面がシリコン基板５０の主表面に対して２０ｎｍ程度高くなっている。
【００５５】
この比較例に係る半導体装置の製造方法においては、本実施の形態に係る半導体装置１００の製造方法の第３工程までは、同様の工程とされている。そして、図１５に示すように、上記第３工程終了後、シリコン窒化膜１３を除去し、その後、シリコン基板５０の主表面上にポリシリコン膜２１を堆積する。
【００５６】
その後、図１６に示すように、ポリシリコン膜２１にエッチングを施して、ダミーゲート１７ｂを形成する。
【００５７】
ここで、図１７は、比較例のトレンチ分離膜１６ａを示す断面図でを示す写真あり、図１８は比較例のトレンチ分離膜１６ｂの断面図を示す写真である。これら図１７および図１８に示すように比較例のトレンチ分離膜１６ａ，１６ｂの上面と、シリコン基板５０の主表面との間には、２０ｎｍ程度の段差が形成されている。
【００５８】
このため、図１６に示す工程において、ポリシリコン膜２１にドライエッチングを施すと、トレンチ分離膜１６ａ，１６ｂの上端面が露出する。この際、シリコン基板５０の主表面上に残留するポリシリコン膜２１の厚さは、２０ｎｍ程度となっている。そして、この残留するポリシリコン膜２１にオーバエッチングを施して、ダミーゲート１７ｂを形成すると、形成されたダミーゲート１７ｂの下端部はスカート状に広がるように形成される。このように、比較例に係る半導体装置の製造方法によっては、所望の寸法にダミーゲート１７を成形することが困難なものとなっている。なお、上記図１７および図５に示すように、シリコン窒化膜１３をウエットエッチングで除去する際に、トレンチ分離膜１６ａ，１６ｂの上端部も等方的にエッチングされ、トレンチ分離膜１６ａ，１６ｂの上端部は丸みを帯びる。これにより、トレンチ分離膜１６ａ，１６ｂの上端部のうち、トレンチ溝１４ａ，１４ｂの開口部縁部に位置する部分は凹むように変形する。さらに、後の工程において、トレンチ分離膜１６ａ，１６ｂにウエットエッチングが施されるに従って、上記凹部の深さは深くなる。これにより、比較例の半導体装置の製造方法においては、トレンチ分離膜１６ａ，１６ｂの上面を平坦面状とすることは困難なものとなっている。
【００５９】
図１９は、シリコン基板５０の主表面とトレンチ分離膜１６ａ，１６ｂの上面とのシリコン基板５０の厚さ方向の距離と、形成されるダミーゲートの幅寸法（Ｌ）との関係を示すグラフである。
【００６０】
この図１９に示すように、段差が１０ｎｍよりも大きくなると、段差が０ｎｍのときに形成されたゲート長よりも大きくなり、所望の寸法のゲートを形成することが困難であることが分かる。その一方で、段差が１０ｎｍ以下のときに形成されたゲートは、段差が０ｎｍのときに形成されたゲート長と略一致していることが分かる。特に、段差が５ｎｍ以下のときに形成されたゲート長は、段差が０ｎｍのときに形成されたゲート長と略一致している。
【００６１】
このため、上記図１０に示す第７工程において、所望の寸法とされたダミーゲート１７ａ〜１７ｄを形成することができる。
【００６２】
さらに、ダミーゲート１７ａ〜１７ｄは、活性領域上、素子分離領域上の中央付近、素子分離領域上の端部付近にそれぞれ存在するが、素子分離絶縁膜の上面とシリコン基板５０の上面とは、略面一となっているので、ダミーゲート１７ａ〜１７ｄの高さは同一になっている。その後、全面にシリコン窒化膜などの絶縁膜を堆積し、ドライエッチング法でエッチバックすることで、ダミーゲート電極にサイドウォール１８を形成するなどの加工を行う。さらに、Ｎ型素子を形成する領域にはリンや砒素などの不純物を用いてＮ型ソース・ドレイン領域(図示せず)を、Ｐ型素子を形成する領域にはホウ素などの不純物を用いてＰ型ソース・ドレイン領域(図示せず)を、それぞれ形成する。
【００６３】
その後、図示されないソース・ドレイン領域上にＮｉＳｉなどの材料でシリサイド領域(図示せず)を形成する。これにより、シリコン基板５０の主表面上には、複数のＮＭＯＳトランジスタ１１ａ〜１１ｃおよびＰＭＯＳトランジスタ１１ｄが形成される。
【００６４】
図２０は、半導体装置１００の製造工程の第８工程を示す断面図である。この図２０に示すように、後工程におけるコンタクトエッチングを円滑に行うための下敷き膜としてシリコン窒化膜(図示せず)を全面に堆積し、その上に続いて第一の層間絶縁膜２０としてシリコン酸化膜を１００〜３００ｎｍ程度の膜厚で堆積する。
【００６５】
図２１は、半導体装置１００の製造工程の第９工程を示す断面図である。この図２１に示すように、層間絶縁膜２０に、ＣＭＰ法で研磨して平坦化を行い、ダミーゲート上面を露出させる。この際、ダミーゲート１７ａ、１７ｂ、１７ｃ、１７ｄの上面は、同一高さに揃っているため、全てのダミーゲート１７ａ、１７ｂ、１７ｃ、１７ｄの上面を露出させることができる。
【００６６】
図２２は、半導体装置１００の製造工程の第１０工程を示す断面図である。この図２２に示すように、１６０度程度に加熱したアンモニア過水溶液でダミーゲート１７ａ、１７ｂ、１７ｃ、１７ｄを構成するポリシリコンを除去する。
【００６７】
ここで、上記図１７および図１８に示す比較例の半導体装置の製造方法においては、上述のようにトレンチ分離膜１６ａ，１６ｂの上端面が平坦面状とならない。これにより、トレンチ分離膜１６ａ，１６ｂ上に形成されたゲート電極の高さと、シリコン基板５０の主表面上に形成されたゲート電極の高さとが一致しなくなる。その一方で、本実施の形態に係る半導体装置の製造方法によれば、トレンチ分離膜１６ａ，１６ｂの上面とシリコン基板５０の主表面とは、略面一となり、トレンチ分離膜１６ａ，１６ｂ上に形成されたゲート電極の高さと、シリコン基板５０の主表面上に形成されたゲート電極の高さとを一致させることができる。これにより、層間絶縁膜２０に、所定の深さのＣＭＰを施すことで、ダミーゲート１７ａ、１７ｂ、１７ｃ、１７ｄの上端面を全て露出させることができる。
【００６８】
図２３は、半導体装置１００の製造工程の第１１工程を示す断面図である。この図２３に示すように、例えばＴｉＮなどのＰＭＯＳゲート用メタル材料を堆積し、ＣＭＰ法によりゲート電極領域内にのみメタル材料を残す。その後、ＮＭＯＳ領域内の材料をリソグラフィー法とドライエッチング法で除去し、続いて例えばＴａＮなどのＮＭＯＳゲート用メタル材料を堆積し、ＣＭＰ法によりゲート電極領域内にのみメタル材料を残す。これらの工程によって、メタルゲート１９ａ，１９ｂ，１９ｃ及び材質の異なるメタルゲート１９ｄが形成される。
【００６９】
そして、図１に示すように、各メタルゲート１９ａ，１９ｂ，１９ｃ，１９ｄの上面および層間絶縁膜２０の上面を覆うように、シリコン酸化膜等から形成された層間絶縁膜２５を、たとえば、１００〜３００ｎｍ程度堆積する。
【００７０】
そして、この層間絶縁膜２５に、リソグラフィー法でホールを開けてエッチングを行い、コンタクトホール３０ａを形成する。この際、前述の下敷き膜と層間絶縁膜との間でエッチングレートに選択比があるように設定してコンタクトホール３０ａをエッチングを行う。すなわち、下敷き膜上でエッチングが止まるように設定し、その後ホールの底部において下敷き膜をエッチングするようにすれば、あまりオーバーエッチングをＳｉ基板に対して行わずにホールを開口することができる。
【００７１】
その後、タングステンなどの金属をコンタクトホール３０ａ内に充填して、コンタクト３０を形成する。コンタクト３０を形成した後に、その後、複数層の金属配線によりトランジスタなどの各素子が接続され、論理回路やメモリ回路が組まれる。
【００７２】
（実施の形態２）
図２４から図２７および適宜上記図を用いて、本実施の形態２に係る半導体装置の製造方法について説明する。なお、図２４から図２７に示された構成のうち、上記図１から図２３に示された構成と同一または相当する構成については、同一の符号を付してその説明を省略する。
【００７３】
本実施の形態２に係る半導体装置の製造方法は、上記図５に示された第３工程までの工程が、実施の形態１に係る半導体基板の製造方法と共通している。
【００７４】
図２４は、本実施の形態２に係る半導体装置の製造方法の第４工程を示す断面図である。
【００７５】
図２４に示すように、熱リン酸を用いたウエットエッチング法で図５に示すシリコン窒化膜１３を除去する。
【００７６】
図２５は、本実施の形態２に係る半導体装置の第５工程を示す断面図である。この図２５に示すように、フッ化水素酸を用いてシリコン酸化膜１２を除去する。このとき、フッ化水素酸によるエッチングは等方的に進むため、トレンチ分離膜１６ａ，１６ｂ，１６ｃについては、その端部において凹凸をもった形状となる。
【００７７】
次に、基板表面を熱酸化法によって５〜１５ｎｍ程度酸化して、イオン注入をする際のスクリーン膜(犠牲酸化膜)としてのシリコン酸化膜１０を形成し、イオン注入法によりウエルを形成する。ここで、Ｎ型素子を形成する領域にはホウ素などの不純物を用いてＰ型ウエル領域(図示せず)を、Ｐ型素子を形成する領域にはリンや砒素などの不純物を用いてＮ型ウエル領域(図示せず)を形成する。なお、スクリーン膜としてはシリコン酸化膜１２を除去せずにそのまま用いても構わない。その場合、素子分離膜上面に凹凸が形成されることを抑制することができる。その後、トランジスタのしきい値を決めるための不純物注入も行う。
【００７８】
図２６は、本実施の形態２に係る半導体装置の製造方法の第６工程を示す断面図である。この図２６に示すように、ここで凹凸を無くすためにＣＭＰ法による研磨を行う。これにより、凹凸がなくなり平坦とすることができる。これにより、トレンチ分離膜１６ａ，１６ｂ，１６ｃの上面と、トレンチ分離膜１６ａ，１６ｂ，１６ｃの周囲に位置するシリコン基板５０の主表面との差を、５ｎｍ以下に抑えることができる。これにより、上記実施の形態１に係る半導体装置の製造方法と同様の作用・効果を得ることができる。具体的には、後の工程においてダミーゲート１７ａ，１７ｂ，１７ｃ，１７ｄの上面を、同一高さに揃えることができる。なお、ＣＭＰによる研磨ダメージが活性領域に残る。そこで、ダメージ緩和のためにアニールを行う。１０００〜１１００℃程度の温度でＮ2雰囲気でアニールしても良いが、８００〜１０００℃程度の温度でＨ2雰囲気でアニールしても良い。Ｈ2雰囲気であれば、Ｓｉ表面に荒れが存在しても、マイグレーション効果により、原子レベルでの平滑化を進行させることができる。但し、十分なアニールが行えない場合は、表面を５〜１５ｎｍ程度酸化した後にフッ化水素酸により酸化膜を除去することでもダメージ層を除去することが出来る。
【００７９】
図２７は、本実施の形態２に係る半導体装置の第７工程を示す断面図である。この図２７に示すように、ゲート絶縁膜上にダミーゲート材料としてポリシリコン膜を５０〜１５０ｎｍ程度の膜厚で堆積し、ドライエッチング法で所定の幅や大きさに加工し、ダミーゲート１７a，１７ｂ，１７ｃ，１７ｄを形成する。このとき、ダミーゲート１７a，１７ｂ，１７ｃ，１７ｄは、活性領域上、素子分離領域上の中央付近、素子分離領域上の端部付近にそれぞれ存在するが、それぞれの上面高さは同一になっている。また、これらのダミーゲートは加工前にも同一高さであったため、焦点位置のずれや実効的なオーバーエッチ量の違いによる寸法ばらつきは起こっていない。その後、全面にシリコン窒化膜などの絶縁膜を堆積し、ドライエッチング法でエッチバックすることで、ダミーゲート電極にサイドウォール１８を形成するなどの加工を行う。さらに、N型素子を形成する領域にはリンや砒素などの不純物を用いてN型ソース・ドレイン領域(図示せず)を、P型素子を形成する領域にはホウ素などの不純物を用いてP型ソース・ドレイン領域(図示せず)を、それぞれ形成する。
【００８０】
ここから先の工程は上記実施の形態１に係る半導体装置の製造方法と、全く同様である。具体的には、ソース・ドレイン領域上において抵抗を下げるためにＮｉＳｉなどの材料でシリサイド領域(図示せず)を形成する。ここまでで、形の上ではトランジスタが完成する。
【００８１】
その後、コンタクトエッチングを円滑に行うための下敷き膜としてシリコン窒化膜(図示せず)を全面に堆積し、その上に続いて第一の層間絶縁膜２０としてシリコン酸化膜を１００〜３００ｎｍ程度の膜厚で堆積した後に、ＣＭＰ法で研磨して平坦化を行い、ダミーゲート上面を露出させるが、ダミーゲート１７ａ，１７ｂ，１７ｃ，１７ｄの上面は、同一高さに揃っているため、全てのダミーゲートが露出する状態に研磨が出来る。そして、１６０度程度に加熱したアンモニア過水溶液でダミーゲート１７ａ，１７ｂ，１７ｃ，１７ｄを構成するポリシリコンを除去する。
【００８２】
その後、例えばＴｉＮなどのＰＭＯＳゲート用メタル材料を堆積し、ＣＭＰ法によりゲート電極領域内にのみメタル材料を残す。その後NMOS領域内の材料をリソグラフィー法とドライエッチング法で除去し、続いて例えばＴａＮなどのＮＭＯＳゲート用メタル材料を堆積し、ＣＭＰ法によりゲート電極領域内にのみメタル材料を残す。これらの工程によって、メタルゲート１９ａ，１９ｂ，１９ｃ及び材質の異なるメタルゲート１９ｄが完成する。
【００８３】
さらに、層間絶縁膜２５として１００〜３００ｎｍ程度の膜厚でシリコン酸化膜を堆積し、続いてリソグラフィー法でホールを開けてエッチングを行い、コンタクトホール３０ａを形成する。前述の下敷き膜と層間絶縁膜との間でエッチングレートに選択比があるように設定してコンタクトホール３０ａをエッチング、すなわち下敷き膜上でエッチングが止まるように設定し、その後ホールの底部において下敷き膜をエッチングするようにすれば、あまりオーバーエッチングをSi基板に対して行わずにホールを開口することができる。その後、このコンタクトホール３０ａに金属材料を充填して、コンタクト３０を形成する。
【００８４】
（実施の形態３）
図２８から図３１を用いて、本実施の形態３に係る半導体装置の製造方法について説明する。なお、図２８から図３１に示す構成のうち、上記図１から図２７に示された構成と同一または相当する構成については、同一の符号を付してその説明を省略する。
【００８５】
図２８は、本実施の形態３に係る半導体装置の製造工程の第１工程を示す断面図である。この図２８を参照して、まず、単結晶シリコン基板５０において、シリコン酸化膜１２を５〜２０ｎｍ程度の膜厚で、シリコン窒化膜１３を３０〜１００ｎｍ程度の膜厚で順次堆積する。その後リソグラフィー法とドライエッチング法により、シリコン基板５０上の所望の領域に溝を形成する。溝の深さはシリコン基板５０の主表面を基準として１５０〜４００ｎｍ程度に設定する。その後、溝内を洗浄したり表面を酸化したりするなどの処理をしたのちに、例えばＨＤＰ−ＣＶＤ(High Density Plasma Chemical Vapor Deposition)法を用いて溝内に３００〜７００ｎｍ程度の膜厚のシリコン酸化膜１５を埋め込む。ここではＨＤＰ−ＣＶＤ法ではなく、ＳＡ−ＣＶＤ(Sub-Atmospheric Chemical Vapor Deposition)法などの他のＣＶＤ法によるシリコン酸化膜や塗布膜などを用いてもよい。続いて、シリコン酸化膜１５に熱処理を施し、シリコン窒化膜１３をストッパー膜としたＣＭＰ(Chemical Mechanical Polishing)法でシリコン酸化膜１５の表面を平坦化する。ここまでに、溝内にシリコン酸化膜１５が埋め込まれて残り、トレンチ分離膜１６ａ，１６ｂ，１６ｃとなる。
【００８６】
図２９は、本実施の形態３に係る半導体装置の製造工程の第２工程を示す断面図である。この図２９に示すように、シリコン窒化膜１３とシリコン酸化膜１２越しにイオン注入法によりウエルを形成する。Ｎ型素子を形成する領域にはホウ素などの不純物を用いてＰ型ウエル領域(図示せず)を、Ｐ型素子を形成する領域にはリンや砒素などの不純物を用いてＮ型ウエル領域(図示せず)を、それぞれ形成する。このように、シリコン窒化膜１３とシリコン酸化膜１２をシリコン基板５０の保護膜としても利用することで、製造工程の簡略化を図ることができる。なお、トランジスタのしきい値を決めるための不純物注入は基板表面付近に注入することが必要なため、十分な注入が不可能な場合はダミーゲート電極の形成後に行うソース・ドレイン形成工程と同時に行い、しきい値をコントロールしてもよい。
【００８７】
図３０は、本実施の形態３に係る半導体装置の製造工程の第３工程を示す断面図である。この図３０を参照して、所定のイオン注入工程が完了した後に、フッ化水素酸を用いたウエットエッチング法でシリコン酸化膜１５をエッチバックする。このときシリコン酸化膜１２の上面とエッチバック後のシリコン酸化膜１５の上面が同じ高さに揃うようにする。その要領は上記実施の形態１に係る半導体装置の製造方法と同じである。
【００８８】
その後、熱リン酸を用いたウエットエッチング法でシリコン窒化膜１３を除去する。この際、トレンチ分離膜１６ａ，１６ｂ，１６ｃの上面は凹凸のない平面に仕上がる。
図３１は、本実施の形態３に係る半導体装置の製造工程の第４工程を示す断面図である。この図３１に示すように、フッ化水素酸を用いてシリコン酸化膜１２を除去する。このとき、フッ化水素酸によるエッチングは等方的に進むが、凹凸が無くなっているため、トレンチ分離膜１６ａ，１６ｂ，１６ｃの上面においては下方に向かってエッチングが進むのみである。
【００８９】
その後、熱酸化法でベース酸化を行い、界面状態を良好に保つためのシリコン酸化膜層を０．５〜１．５ｎｍ程度の膜厚で作った後にＣＶＤ法でハフニウム酸化膜を堆積し、ゲート絶縁膜を形成する。なお、このゲート絶縁膜は非常に薄膜であるため図示を省略する。また、絶縁膜にかかる電圧、すなわちトランジスタの動作電圧によって、ベース膜との合計の膜厚は例えば１〜１０ｎｍの範囲で設定すれば良い。一般的には電気的特性として1〜2nmのシリコン酸化膜と同じゲート容量になるようにする。また、トランジスタによって異なる膜厚を用いても良い。異なる膜厚を設定するには、リソグラフィー法とウエットエッチング法を組み合わせれば良い。なおこの際、トレンチ分離膜１６ａ，１６ｂ，１６ｃの上面は凹凸のない状態に保たれる。ここから先の工程は上記実施の形態１に係る半導体装置の製造方法と全く同様である。
【００９０】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９１】
本発明は、半導体装置および半導体装置の製造方法に好適であり、特に、素子分離絶縁膜が形成された半導体基板の主表面上にトランジスタが形成された半導体装置およびこの半導体装置の製造方法に好適である。
【図面の簡単な説明】
【００９２】
【図１】本実施の形態１に係る半導体装置の断面図である。
【図２】ＮＭＯＳトランジスタおよびその近傍の構成を詳細に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法の第１工程を示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法の第２工程を示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法の第３工程を示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法の第４工程を示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法の第５工程を示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法の第６工程を示す断面図である。
【図９】図８の工程後の状態を詳細に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法の第７工程を示す断面図である。
【図１１】本実施の形態に係る半導体装置の製造方法において、シリコン基板の主表面上にポリシリコン膜を形成したときの断面図である。
【図１２】図１１に示された工程後の製造工程を示す断面図である。
【図１３】トレンチ分離膜における断面を示す写真である。
【図１４】他のトレンチ分離膜における断面を示す写真である。
【図１５】比較例に係る半導体装置の製造工程を示す断面図である。
【図１６】図１５に示された工程の後の製造工程を示す断面図である。
【図１７】比較例のトレンチ分離膜を示す断面図でを示す写真ある。
【図１８】比較例の他のトレンチ分離膜を示す断面図でを示す写真ある。
【図１９】シリコン基板の主表面とトレンチ分離膜の上面とのシリコン基板の厚さ方向の距離と、形成されるダミーゲートの幅寸法との関係を示すグラフである。
【図２０】本発明の実施の形態１に係る半導体装置の製造方法の第８工程を示す断面図である。
【図２１】本発明の実施の形態１に係る半導体装置の製造方法の第９工程を示す断面図である。
【図２２】本発明の実施の形態１に係る半導体装置の製造方法の第１０工程を示す断面図である。
【図２３】本発明の実施の形態１に係る半導体装置の製造方法の第１１工程を示す断面図である。
【図２４】本実施の形態２に係る半導体装置の製造方法の第４工程を示す断面図である。
【図２５】本実施の形態２に係る半導体装置の製造方法の第５工程を示す断面図である。
【図２６】本実施の形態２に係る半導体装置の製造方法の第６工程を示す断面図である。
【図２７】本実施の形態２に係る半導体装置の製造方法の第７工程を示す断面図である。
【図２８】本実施の形態３に係る半導体装置の製造工程の第１工程を示す断面図である。
【図２９】本実施の形態３に係る半導体装置の製造工程の第２工程を示す断面図である。
【図３０】本実施の形態３に係る半導体装置の製造工程の第３工程を示す断面図である。
【図３１】本実施の形態３に係る半導体装置の製造工程の第４工程を示す断面図である。
【符号の説明】
【００９３】
１０  シリコン酸化膜、１１ａ〜１１ｄ  トランジスタ、１４ａ，１４ｂ  トレンチ溝、１６ａ〜１６ｃ  トレンチ分離膜、１７a，１７ｂ，１７ｃ，１７ｄ  ダミーゲート、１９ａ，１９ｂ，１９ｃ  メタルゲート、２０，２５  層間絶縁膜、５０  シリコン基板。
【図１】
2010050201.tif 000003
【図２】
2010050201.tif 000004
【図３】
2010050201.tif 000005
【図４】
2010050201.tif 000006
【図５】
2010050201.tif 000007
【図６】
2010050201.tif 000008
【図７】
2010050201.tif 000009
【図８】
2010050201.tif 000010
【図９】
2010050201.tif 000011
【図１０】
2010050201.tif 000012
【図１１】
2010050201.tif 000013
【図１２】
2010050201.tif 000014
【図１５】
2010050201.tif 000015
【図１６】
2010050201.tif 000016
【図１９】
2010050201.tif 000017
【図２０】
2010050201.tif 000018
【図２１】
2010050201.tif 000019
【図２２】
2010050201.tif 000020
【図２３】
2010050201.tif 000021
【図２４】
2010050201.tif 000022
【図２５】
2010050201.tif 000023
【図２６】
2010050201.tif 000024
【図２７】
2010050201.tif 000025
【図２８】
2010050201.tif 000026
【図２９】
2010050201.tif 000027
【図３０】
2010050201.tif 000028
【図３１】
2010050201.tif 000029
【図１３】
2010050201.tif 000030
【図１４】
2010050201.tif 000031
【図１７】
2010050201.tif 000032
【図１８】
2010050201.tif 000033