(57)【要約】      （修正有）【課題】半導体基板と半導体基板上に形成されたエピ層との界面に埋め込み層を有す半導体装置において、十分な高耐圧化を図ることができる半導体装置及びその製造方法を提供する。【解決手段】第１導電型半導体層１１上に形成された第２導電型素子形成領域１２の表面に埋め込まれるとともに、第２導電型素子形成領域１２に形成された半導体素子を囲み且つ半導体素子を分離する第１導電型素子分離領域２３から離間して形成された第２導電型高濃度領域２１ａ、２１ｂを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型半導体層と、
前記第１導電型半導体層上に形成され、少なくとも１つの半導体素子がその表面領域に形成された第２導電型素子形成領域と、
前記第２導電型素子形成領域を外部と絶縁しつつ分離する第１導電型素子分離領域と、
前記第１導電型半導体層と前記第２導電型素子形成領域との界面に、前記第１導電型分離領域から離間して形成された第２導電型埋め込み領域と、を有する半導体装置であって、
前記第２導電型素子形成領域の表面に埋め込まれるとともに、前記半導体素子を囲み且つ前記第１導電型素子分離領域から離間して形成された第２導電型高濃度領域を更に有することを特徴とする半導体装置。
【請求項２】
前記第２導電型高濃度領域の前記第１導電型素子分離領域側の端部は、前記第２導電型埋め込み領域及び前記第１導電型素子分離領域間の領域に対向する領域内にあることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型素子分離領域から前記第２導電型高濃度領域までの離間距離は、前記第１導電型素子分離領域から前記第２導電型埋め込み領域までの離間距離の２０％〜６０％であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１導電型素子分離領域から前記第２導電型高濃度領域までの離間距離は、前記第１導電型素子分離領域から前記第２導電型埋め込み領域までの離間距離の３０％〜４０％であることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第２導電型高濃度領域の少なくとも一部は、前記第２導電型埋め込み領域と対向していることを特徴とする請求項２乃至４記載のいずれか１に記載の半導体装置。
【請求項６】
前記第１導電型素子分離領域から前記第２導電型高濃度領域までの離間距離が３μｍ以下であって、前記第１導電型素子分離領域から前記第２導電型埋め込み領域までの離間距離が５μｍ以下であることを特徴とする請求項２乃至５記載のいずれか１に記載の半導体装置。
【請求項７】
前記第２導電型高濃度領域は、前記半導体素子を環状に取り囲んでいることを特徴とする請求項１乃至６のいずれか１に記載の半導体装置。
【請求項８】
前記第２導電型高濃度領域は、前記半導体素子と接していないことを特徴とする請求項１乃至７のいずれかに１に記載の半導体装置。
【請求項９】
前記第１導電型素子分離領域上には、フィールド酸化膜が形成されていることを特徴とする請求項１乃至８のいずれか１に記載の半導体装置。
【請求項１０】
半導体素子が形成されて成る複数の素子領域が、第１導電型素子分離領域によって互いに電気的に分離されて混載された半導体装置において、
前記素子領域は、第１導電型半導体層、第２導電型素子形成領域、及び前記第１導電型半導体層と前記第２導電型素子形成領域とに挟まれた第２導電型埋め込み層から成り、前記第２導電型素子形成領域には、前記第１導電型素子分離領域と離間しかつ前記半導体素子を取り囲んで前記第２導電型素子形成領域の表面に埋め込まれた第２導電型高濃度領域が形成されていることで、前記第２導電型高濃度領域を有しない場合に比べ隣接する素子領域との分離耐圧が高いことを特徴とする半導体装置。
【請求項１１】
第１導電型半導体基板を準備する準備工程と、
前記第１導電型半導体基板の表面に断続部を含む第２導電型埋め込み層を形成する埋め込み層形成工程と、
前記第１導電型半導体基板及び前記第２導電型埋め込み層上に第２導電型素子形成層を形成する素子層形成工程と、
前記第２導電型素子形成層の表面領域に前記第２導電型素子形成層よりも不純物濃度が高い第２導電型高濃度領域を形成する高濃度領域形成工程と、
前記第２導電型埋め込み層の断続部上であって前記第２導電型高濃度領域から離間して第１導電型素子分離領域を形成する素子分離領域形成工程と、
前記第２導電型素子形成層の表面領域であって前記第２導電型高濃度領域によって囲まれた領域に半導体素子を形成する素子形成工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記素子分離領域形成工程は、前記第２導電型高濃度領域の外側端部が前記第２導電型埋め込み層及び前記第１導電型素子分離領域間の領域に対向した領域内にあるように前記第１導電型素子分離領域を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記素子分離領域形成工程は、前記第１導電型素子分離領域から前記第２導電型高濃度領域までの離間距離が、前記第１導電型素子分離領域から前記第２導電型埋め込み層までの離間距離の２０％〜６０％となるように前記第１導電型素子分離領域を形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記素子分離領域形成工程は、前記第１導電型素子分離領域から前記第２導電型高濃度領域までの離間距離が、前記第１導電型素子分離領域から前記第２導電型埋め込み層までの離間距離の３０％〜４０％となるように前記第１導電型素子分離領域を形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１５】
前記高濃度領域形成工程は、前記第２導電型埋め込み層と少なくも一部が対向するように前記第２導電型高濃度領域を形成することを特徴とする請求項１１乃至１４記載のいずれか１に記載の半導体装置の製造方法。
【請求項１６】
前記高濃度領域形成工程は、熱処理によって前記第２導電型高濃度領域上に素子分離絶縁膜を形成する加熱工程を有することを特徴とする請求項１１乃至１５記載のいずれか１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法であって、特に、不純物素子分離領域において高い素子分離耐圧を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
電子機器の小型化や低コスト化の進展に伴い、かかる電子機器に搭載される電力用トランジスタにおいてもその小型化が要求されている。特に、さらなる小型化が求められる携帯機器や家庭用機器などの電子機器にあっては、制御回路や複数の電力用トランジスタ（半導体素子）を同一半導体基板上に集積するための技術が必須とされている。また、同一の半導体基板上に複数の半導体素子を形成する場合に、半導体素子同士は不純物素子分離領域によって素子分離する方法が知られている。
【０００３】
また、上述した小型化及び高集積化以外にも、半導体装置の高耐圧化が要求されている。このような高耐圧に対応した半導体装置には、半導体装置の駆動用に大電流を流すことができる。また、かかる半導体装置は各種の電流リークを防止し、ラッチアップ予防することができる。例えば、半導体装置に要求される耐圧は、マイコン、ＤＲＡＭ、メモリに使用される数Ｖ程度から、ＬＣＤドライバに使用される数十Ｖ程度、さらには高電圧ディスプレイに使用される数百Ｖ程度のものがある。
【０００４】
以下に、図１を参照しつつ、高耐圧型の電界効果型トランジスタ（ＨＶＭＯＳ：High Voltage Metal-Oxide-Semiconductor）の１例を説明する。
【０００５】
図１に示されているように、ＨＶＭＯＳ２００は、Ｐ型シリコン基板２０１、Ｐ型シリコン基板２０１上に形成されたＮ型エピタキシャル層２０２（以下、単にＮ型エピ層と称する）、Ｐ型シリコン基板２０１とＮ型エピ層２０２との界面に選択的に形成されたＮ型埋め込み層２０３、Ｎ型エピ層２０２層上に形成された層間絶縁層２０４、層間絶縁層２０４上に形成されたメタル配線２０５から構成されている。
【０００６】
Ｎ型エピ層２０２には、Ｐ型ドリフト層２０６、Ｐ型高濃度領域２０７（以下、Ｐ+領域と称する）、フィールド酸化膜２０８が形成されている。また、Ｎ型エピ層２０２上には、ゲート酸化膜２０９及び多結晶シリコンからなるゲート電極２１０が形成されている。更に、Ｎ型エピ層２０２内部には、Ｐ型シリコン基板２０１に電気的に接続されたＰ型分離領域２１１が形成されている。ＨＶＭＯＳ２００の素子領域は、Ｐ型分離領域２１１によって素子分離されている。Ｐ+領域２０７は、層間絶縁膜２０４を貫通するコンタクト配線２１２を介してメタル配線２０５に接続されている。
【０００７】
上述した構成を有するＨＶＭＯＳ２００は、Ｐ型シリコン基板２０１とＮ型エピ層２０２との界面に形成されたＮ型埋め込み層２０３によって高耐圧に対応することができる。この理由としては、Ｎ型エピ層２０２のみ抵抗値よりもＮ型エピ層２０及びＮ型埋め込み層２０３からなるＮ型領域の抵抗値が低いため、ＨＶＭＯＳ２００のラッチアップ耐性が上がるからである。また、Ｎ型埋め込み層２０３によってＰ型シリコン基板２０１とＮ型エピ層２０２との分離を確実に行えるため、Ｐ型シリコン基板２０１からＮ型エピ層２０２へ流れるリーク電流の発生が防止され、ノイズに対する耐性が上がるからである。
【０００８】
そして、このような図１に記載されたＨＶＭＯＳ２００にあっては、Ｐ型分離領域２１１とＮ型エピ層２０２とのＰＮ接合によって、隣接する素子領域間の分離耐圧が決定される。隣接する素子領域間の分離耐圧がＨＶＭＯＳ２００の使用電圧よりも低い場合に、所定のメタル配線２０５に使用電圧を印加すると、使用電圧を印加されたメタル配線２０５を含む半導体素子のエピ層２０２からＰ型分離領域２１１を介して隣接する半導体素子のＮ型エピ層２０２にリーク電流が発生してしまう。このようなリーク電流が発生すると、ＨＶＭＯＳ２００は正確に動作することができなくなる。
【０００９】
なお、特許文献１には、上述した埋め込み層を設けることなく、電流リークを抑制及びラッチアップ耐圧の強化等を図ることができる半導体装置が開示されている。特許文献１に開示された半導体装置は、シリコン基板底面にチャネルストッパー領域と、シリコン基板及び不純物ウエル領域を貫通してチャネルストッパー領域に到達するトレンチ埋め込み絶縁膜とを有することで、電流リークを抑制及びラッチアップ耐圧の強化を図ることができる。
【特許文献１】特開平５−２９９４９８
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図１に記載されたＨＶＭＯＳ２００では、さらなる高耐圧化が求められる場合に、実用上十分な高耐圧化を図ることができない問題があった。
【００１１】
本発明は、以上の如き事情に鑑みてなされたものであり、半導体基板と半導体基板上に形成されたエピ層との界面に埋め込み層を有する半導体装置において、十分な高耐圧化を図ることができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【００１２】
上述した課題を解決するために、本発明の半導体装置は、第１導電型半導体層と、第１導電型半導体層上に形成され、少なくとも１つの半導体素子がその表面領域に形成された第２導電型素子形成領域と、第２導電型素子形成領域を分離する第１導電型素子分離領域と、第１導電型半導体層と第２導電型素子形成領域との界面に、第１導電型分離領域から離間して形成された第２導電型埋め込み領域と、を有する半導体装置であって、第２導電型素子形成領域の表面に埋め込まれるとともに、半導体素子を囲み且つ第１導電型素子分離領域から離間して形成された第２導電型高濃度領域を更に有することを特徴とする。
【００１３】
また、上述した課題を解決するために、本発明の半導体装置は、半導体素子が形成されて成る複数の素子領域が、第１導電型素子分離領域によって互いに電気的に分離されて混載された半導体装置において、素子領域は、第１導電型半導体層、第２導電型素子形成領域、及び第１導電型半導体層と第２導電型素子形成領域とに挟まれた第２導電型埋め込み層から成り、第２導電型素子形成領域には、第１導電型素子分離領域と離間しかつ半導体素子を取り囲んで第２導電型素子形成領域の表面に埋め込まれた第２導電型高濃度領域が形成されていることで、第２導電型高濃度領域を有しない場合に比べ隣接する素子領域との分離耐圧が高いことを特徴とする半導体装置。
【００１４】
また、上述した課題を解決するために、本発明の半導体装置の製造方法は、第１導電型半導体基板を準備する準備工程と、第１導電型半導体基板の表面に断続部を含む第２導電型埋め込み層を形成する埋め込み層形成工程と、第１導電型半導体基板及び第２導電型埋め込み層上に第２導電型素子形成層を形成する素子層形成工程と、第２導電型素子形成層の表面領域に第２導電型素子形成層よりも不純物濃度が高い第２導電型高濃度領域を形成する高濃度領域形成工程と、第２導電型埋め込み層の断続部上であって第２導電型高濃度領域から離間して第１導電型素子分離領域を形成する素子分離領域形成工程と、第２導電型素子形成層の表面領域であって第２導電型高濃度領域によって囲まれた領域に半導体素子を形成する素子形成工程と、を有することを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置によれば、第１導電型半導体層上に形成された第２導電型素子形成領域の表面に埋め込まれるととともに、第２導電型素子形成領域に形成された半導体素子を囲み且つ半導体素子を分離する第１導電型素子分離領域から離間して形成された第２導電型高濃度領域を有する故、隣接する素子領域間の分離耐圧を高耐圧化することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
【実施例】
【００１７】
先ず、図２及び図５を参照しつつ、本発明の実施例である半導体装置の構造について説明する。
【００１８】
図２は、半導体装置１０の部分断面図（図３及び図４の線２−２（一点鎖線で示す）における断面図）である。図２に示されているように、半導体装置１０は後述するＰ型素子分離領域によって横型２重拡散ＭＯＳトランジスタ（ＬＤＭＯＳ：Lateral Diffusion Metal-Oxide-Semiconductor）からなるＬＤＭＯＳ部１０ａ及び高耐圧ＭＯＳトランジスタ（ＨＶＭＯＳ：High Voltage Metal-Oxide-Semiconductor）からなるＨＶＭＯＳ部１０ｂに分離されている。
【００１９】
また、半導体装置１０は、Ｐ型シリコン基板１１、Ｐ型シリコン基板１１上に形成されたＮ型エピタキシャル層１２（以下、単にＮ型エピ層と称する）、Ｐ型シリコン基板１１とＮ型エピ層１２との界面に形成されたＮ型埋め込み層１３、Ｎ型エピ層１２層上に形成された層間絶縁層１４並びに層間絶縁層１４上に形成されたメタル配線からなるＬＤＭＯＳソース電極１５ａ、ＨＶＭＯＳソース電極１５ｂ、ＬＤＭＯＳドレイン電極１６ａ及びＨＶＭＯＳドレイン電極１６ｂから構成されている。
【００２０】
ＬＤＭＯＳ部１０ａのＮ型エピ層１２の表面には、第１の高濃度Ｐ型領域１７ａ（以下、単にＰ+領域１７ａと称する）、第２の高濃度Ｐ型領域１７ｂ（以下、単にＰ+領域１７ｂと称する）、第１のＮ型高濃度領域１８（以下、単にＮ+領域１８と称する）、Ｐ型ボディ層１９、第１のフィールド酸化膜２０ａ、第２のフィールド酸化膜２０ｂ及び第２のＮ型高濃度領域であるＬＤＭＯＳチャネルストッパー２１ａが形成されている。ＨＶＭＯＳ部１０ｂのＮ型エピ層１２の表面には、第３の高濃度Ｐ型領域１７ｃ（以下、単にＰ+領域１７ｃと称する）、第２のフィールド酸化膜２０ｂ、第３のフィールド酸化膜２０ｃ、第３のＮ型高濃度領域であるＨＶＭＯＳチャネルストッパー２１ｂ及びＰ型ドリフト層２２が形成されている。なお、Ｎ型エピ層１２の表面に形成される不純物領域並びに、後述するゲート酸化膜及びゲート電極等を総称して半導体素子とする。また、Ｎ型エピ層１２内部には、ＬＤＭＯＳ部１０ａとＨＶＭＯＳ部１０ｂとを素子分離する（すなわち、ＬＤＭＯＳ部１０ａを形成する半導体素子とＨＶＭＯＳ部１０ｂを形成する半導体素子とを分離する）Ｐ型分離領域２３が形成されている。第２のフィールド酸化膜２０ｂは、Ｐ型分離領域２３上であって、ＬＤＭＯＳ部１０ａとＨＶＭＯＳ部１０ｂとの両部に亘って形成されている。
【００２１】
ＬＤＭＯＳ部１０ａ及びＨＶＭＯＳ部１０ｂのＮ型エピ層１２上には、ＬＤＭＯＳゲート酸化膜２４ａ及びＨＶＭＯＳゲート酸化膜２４ｂ並びに多結晶シリコンからなるＬＤＭＯＳゲート電極２５ａ及びＨＶＭＯＳゲート電極２５ｂが形成されている。また、ＬＤＭＯＳ部１０ａ及びＨＶＭＯＳ部１０ｂの層間絶縁層１４内には、各ソース電極又は各ドレイン電極とＰ+領域１７ａ〜１７ｃ又はＮ+領域１８とを電気的に接続するコンタクト配線２６ａ〜２６ｃが形成されている。具体的には、ＬＤＭＯＳソース電極１５ａとＰ+領域１７ａ及びＮ+領域１８とがコンタクト配線２６ａによって接続され、ＬＤＭＯＳドレイン電極１６ａとＰ+領域１７ｂとがコンタクト配線２６ｂによって接続され、ＨＶＭＯＳソース電極１５ｂ及びＨＶＭＯＳドレイン電極１６ｂとＰ+領域１７ｃとがコンタクト配線２６ｃによって接続されている。
【００２２】
次に、半導体装置１０の平面構造を図３及び図４を参照しつつ説明する。図３は、半導体装置１０の内部の各不純物領域及び各コンタクト配線の配置を平面的に表わした図である。また、図４は、半導体装置１０の表面上に形成された各種電極とそれに接続された各コンタクト配線を平面的に表わした図である。
【００２３】
図３に示されているように、ＬＤＭＯＳ部１０ａには矩形状の４つのＬＤＭＯＳゲート電極２５ａが形成されている。４つのＬＤＭＯＳゲート電極２５ａの各々には半導体装置１０の外部と電気的に接続可能とするＬＤＯＭＯＳゲート配線３１が接続されている。ＬＤＭＯＳ部１０ａの両端及び中央部には矩形状のＰ+領域１７ｂが形成されている。このＰ+領域１７ｂの各々には半導体装置１０の外部と電気的に接続可能とする３つのコンタクト配線２６ｂが接続されている。ＬＤＭＯＳゲート電極２５ａによって挟まれた領域（ただし、ＬＤＭＯＳ部１０ａの中央部分は除く）には、矩形状のＰ+領域１７ａ及びそれ挟む矩形状の２つのＮ+領域１８が形成されている。Ｐ+領域１７ａ及び２つのＮ+領域１８を囲むようにＰ型ボディ層１９が形成されている。また、Ｐ+領域１７ａ及び２つのＮ+領域１８には、半導体装置１０の外部と電気的に接続可能とする矩形状の３つのコンタクト配線２６ａが接続されている。上述したコンタクト配線２６ａ，２６ｂ、ＬＤＯＭＯＳゲート配線３１及び複数の不純物領域（Ｐ+領域１７ａ、Ｐ+領域１７ｂ、Ｎ+領域１８、Ｐ型ボディ層１９）を囲むように環状のＬＤＭＯＳチャネルストッパー２１ａが形成されている。すなわち、ＬＤＭＯＳチャネルストッパー２１ａによってＬＤＭＯＳ１０ａを構成する半導体素子が囲まれている。このようなＬＤＭＯＳ１０ａを構成する半導体素子を囲むＬＤＭＯＳチャネルストッパー２１ａの形状によって、電荷等の漏れがなくなる。なお、ＬＤＭＯＳチャネルストッパー２１ａは、電荷の漏れ等が無ければその一部において途切れていても良い（すなわち、断続部分を有する構造）。なお、ＬＤＭＯＳチャネルストッパー２１ａは、ＬＤＭＯＳ１０ａを構成する半導体素子には接触してはいない。
【００２４】
一方、ＨＶＭＯＳ部１０ｂには、その中部分に矩形状のＨＶＭＯＳゲート電極２５ｂが形成されている。ＨＶＭＯＳゲート電極２５ｂには、半導体装置１０の外部と電気的に接続可能とするＨＶＭＯＳゲート配線３２が接続されている。ＨＶＭＯＳゲート電極２５ｂと対向する位置には、第４のＮ型高濃度領域３３（以下、単にＮ+領域３３と称する）が形成されている。このＮ+領域３３にも、半導体装置１０の外部と電気的に接続可能とするコンタクト配線３４が接続されている。また、ＨＶＭＯＳゲート電極２５ｂの左右には、このＨＶＭＯＳゲート電極２５ｂを挟むように２つのＰ+領域１７ｃが形成されている。この２つのＰ+領域１７ｃの各々にも、半導体装置１０の外部と電気的に接続可能とするコンタクト配線２６ｃが接続されている。上述したコンタクト配線２６ｃ、ＨＶＭＯＳゲート配線３２、コンタクト配線３４及び複数の不純物領域（Ｐ+領域１７ｃ、Ｎ+領域３３、Ｐ型ボディ層１９）を囲むように環状のＨＶＭＯＳチャネルストッパー２１ｂが形成されている。すなわち、ＨＶＭＯＳチャネルストッパー２１ｂによってＨＶＭＯＳ部１０ｂを構成する半導体素子が囲まれている。なお、ＨＶＭＯＳ部１０ｂを構成するＨＶＭＯＳチャネルストッパー２１ｂもＬＤＭＯＳ１０ａを構成するＬＤＭＯＳチャネルストッパー２１ａと同様に、ＨＶＭＯＳ部１０ｂを構成する半導体素子を囲む形状によって電荷等の漏れを防止するこことができる。また、ＨＶＭＯＳ部１０ｂを構成するＨＶＭＯＳチャネルストッパー２１ｂも、電荷の漏れ等が無ければその一部において途切れていても良い（すなわち、断続部分を有する構造）。なお、ＨＶＭＯＳチャネルストッパー２１ｂは、ＨＶＭＯＳ部１０ｂを構成する半導体素子には接触してはいない。
【００２５】
図４に示されているように、ＬＤＭＯＳ部１０ａの４つのＬＤＭＯＳゲート電極２５ａの各々に接続されたＬＤＯＭＯＳゲート配線３１は、層間絶縁層１４上に形成されたＬＤＭＯＳゲート引き出し電極４１ａに接続されている。また、ＬＤＭＯＳ部１０ａの両端及び中央部に形成された矩形状のＰ+領域１７ｂに接続されたコンタクト配線２６ｂは、層間絶縁層１４上に形成されたＬＤＭＯＳドレイン電極１６ａに接続されている。更に、Ｐ+領域１７ａ及びこれを挟む２つのＮ+領域１８に接続されたコンタクト配線２６ａは、層間絶縁層１４上に形成されたＬＤＭＯＳソース電極１５ａに接続されている。
【００２６】
一方、ＨＶＭＯＳ部１０ｂのＨＶＭＯＳゲート電極２５ｂに接続されたＨＶＭＯＳゲート配線３２は、層間絶縁層１４上に形成されたＨＶＭＯＳゲート引き出し電極４１ｂに接続されている。また、ＨＶＭＯＳゲート電極２５ｂを挟んで形成されている２つのＰ+領域１７ｃの各々に接続されたコンタクト配線２６ｃの一方にはＨＶＭＯＳソース電極１５ｂが、他方にはＨＶＭＯＳドレイン電極１６ｂが接続されている。更に、ＨＶＭＯＳゲート電極２５ｂに対向する位置に形成されているＮ+領域３３に接続されたコンタクト配線３４は、バック電極４２に接続されている。
【００２７】
次に、図５乃至図９を参照しつつＮ型埋め込み層１３、ＬＤＭＯＳチャネルストッパー２１ａ及びＰ型分離領域２３の位置関係について詳細に説明する。なお、ＨＶＭＯＳチャネルストッパー２１ｂとＰ型分離領域２３との位置関係については、下記説明のＬＤＭＯＳチャネルストッパー２１ａをＨＶＭＯＳチャネルストッパー２１ｂに変更したことと同様であるため、その説明は省略する。
【００２８】
図５は、図２の領域５（破線で示す）の拡大図である。図５に示されているように、Ｎ型埋め込み層１３は、Ｐ型分離領域２３から距離Ａだけ離間している。ＬＤＭＯＳチャネルストッパー２１ａは、Ｐ型分離領域２３から距離Ｂだけ離間している。また、ＬＤＭＯＳチャネルストッパー２１ａは、Ｐ型分離領域２３上に形成された第２のフィールド酸化膜２０ｂの真下であって且つそれに接して形成されていることで、チャネルストッパーとしての効果を得ているものである。なお、ＬＤＭＯＳチャネルストッパー２１ａは、少なくともその一部がＮ型埋め込み層１３と対向していることが望ましい。また、図５に示されているように、図２乃至図４に記載されたＮ型エピ層１２の表面に形成される不純物領域並びに、ＬＤＭＯＳゲート酸化膜２４ａ及びＬＤＭＯＳゲート電極２５ｂ等からなる半導体素子を囲むチＬＤＭＯＳチャネルストッパー２１ａの外側端部２１Ａは、Ｐ型分離領域２３とＮ型埋め込み層１３との間の離間領域５１（すなわち、Ｐ型分離領域２３からＮ型埋め込み層１３までの距離Ｂの離間部分、又はＮ型埋め込み層１３の非形成領域）に対向する領域内にある。
【００２９】
図６は、Ｐ型シリコン基板１１の比抵抗が異なる半導体装置において、各半導体装置の距離Ｂ（Ｐ型分離領域２３からＬＤＭＯＳチャネルストッパー２１ａまでの距離）を変化させたときの各半導体装置の分離耐圧の変動を示した、実験結果に基づくグラフである。横軸は距離Ｂ（μｍ：マイクロメートル）であり、縦軸は分離耐圧（Ｖ：ボルト）を示している。Ｐ型シリコン基板１１の比抵抗は、１．５Ω・ｃｍ（オーム・センチメール）、２．０Ω・ｃｍ、２．５Ω・ｃｍ、３．０Ω・ｃｍ及び１５Ω・ｃｍの５種類である。また、距離Ａ（Ｐ型分離領域２３からＮ型埋め込み層１３までの距離）は５μｍに固定している。図６に示されているように、比抵抗が異なる場合であって距離Ｂが１．５μｍ〜２．０μｍのときに分離耐圧が最大値となっている。距離Ｂが距離Ａに近づく（すなわち、ＬＤＭＯＳチャネルストッパー２１ａの外側端部２１ＡをＮ型埋め込み層１３の端部（外周端）にまで近づける）と、半導体装置の分離耐圧は徐々に低下する。
【００３０】
図７は、距離Ａが異なる２つの半導体装置において、距離Ｂを変化させたときの半導体装置の分離耐圧の変動を示したグラフである。横軸は距離Ｂ（μｍ：マイクロメートル）であり、縦軸は分離耐圧（Ｖ：ボルト）を示している。距離Ｂは５μｍと１０μｍの２種類である。また、Ｐ型シリコン基板１１の比抵抗は１５Ω・ｃｍである。これは、図６から判るように、比抵抗が高ければ分離耐圧の変動も顕著に現れるからである。
【００３１】
図７から判るように、距離Ｂがゼロ（距離Ｂ＝０：ＬＤＭＯＳチャネルストッパー２１ａとＰ型分離領域が接している状態）のときは、距離Ａに関わりなく半導体装置の分離耐圧は約４５Ｖとなる。距離Ｂがゼロ以上（距離Ｂ＞０）になる（すなわち、ＬＤＭＯＳチャネルストッパー２１ａがＰ型分離領域から離間する）と、徐々に半導体装置の分離耐圧は向上する。すなわち、ＬＤＭＯＳチャネルストッパー２１ａはＰ型分離領域２３に接することなく、所定の距離だけ離間することによってより高い半導体装置の分離耐圧が得られることが判る。
【００３２】
また、距離Ａが１０μｍの半導体装置の分離耐圧は、距離Ｂが約３〜４μｍのときに最大値（約１００Ｖ）となる。また、上述したように、距離Ａが５μｍの半導体装置の分離耐圧は、距離Ｂが約１．５μｍ〜２．０μｍのときに最大値（約７０Ｖ）となる。すなわち、距離Ｂが距離Ａの一定の範囲の値である場合（ＬＤＭＯＳチャネルストッパー２１ａの外周端部がＮ型埋め込み層１３とＰ型分離領域２３の中間に対応する位置にある場合）に、半導体装置の分離耐圧が最大値となる。上述する距離Ｂが距離Ａの一定の範囲の値である場合とは、例えば、距離Ｂが距離Ａの２０％〜６０％の値に設定することである。更に望ましくは、距離Ｂが距離Ａの３０％〜４０％の値に設定することである。
【００３３】
また、距離Ｂが距離Ａよりも大きい場合（Ｎ型埋め込み層１３よりもＬＤＭＯＳチャネルストッパー２１ａがＰ型分離領域２３から離間している場合）には、半導体装置の分離耐圧の変動はほとんど無くなる。これは、ＬＤＭＯＳチャネルストッパー２１ａの外側端部２１Ａの位置が、少なくともＰ型分離領域２３とＮ型埋め込み層１３の間に対応する範囲内に設定されることで、半導体装置の分離耐圧の向上を図ることができる意味を示している。
【００３４】
図８は距離Ａが５μｍのときに距離Ｂを変化させたときの半導体装置１０内の電場の状態を等電位線によって示した模式図であり、図９は距離Ａが１０μｍのときに距離Ｂを変化させたときの半導体装置１０内の電場の状態を等電位線によって示した模式図である。図８においては、距離Ｂが０μｍ（図８（ａ））、２μｍ（図８（ｂ））、５μｍ（図８（ｃ））の状態の模式図である。図９においては、距離Ｂが０μｍ（図９（ａ））、４μｍ（図９（ｂ））、１０μｍ（図９（ｃ））の状態の模式図である。
【００３５】
図８及び図９から判るように、距離Ｂ＝０（すなわち、ＬＤＭＯＳチャネルストッパー２１ａがＰ型分離領域２３に接した状態）のときに、ＬＤＭＯＳチャネルストッパー２１ａとＰ型分離領域の界面付近において等電位線が密になっているため、電界集中が発生している。また、距離Ｂが距離Ａと等しい（すなわち、ＬＤＭＯＳチャネルストッパー２１ａの外側端部２１Ａの位置とＮ型埋め込み層１３の端部の位置とが半導体装置１０の厚み方向において等しい）ときに、Ｎ型埋め込み層１３の近傍において電界集中が発生している。また、図８（ｂ）、図９（ｂ）に示されているように、距離Ｂを距離Ａの約４０％の値にしている場合においては、電界集中が発生していない。上述したような電界集中が発生する場合には、図７で示されているように高い分離耐圧を得ることができない。一方で、半導体装置１０内の電位分布を均等にする場合には、高い分離耐圧が得られている。従って、ＬＤＭＯＳチャネルストッパー２１ａの形成位置を調整することで、半導体装置１０内の電位分布を均等にし、高い半導体装置の分離耐圧が得られることが判る。
【００３６】
以上のことから、半導体装置１０において分離耐圧を向上させるために、ＬＤＭＯＳチャネルストッパー２１ａの外側端部２１ＡがＮ型埋め込み層１３の外周端よりも外側に対応した位置にあるように、ＬＤＭＯＳチャネルストッパー２１ａを形成することが必要となる。また、形成されるＬＤＭＯＳチャネルストッパー２１ａがＰ型分離領域２３に対して非接触であることも必要である。すなわち、ＬＤＭＯＳチャネルストッパー２１ａの外側端部２１Ａは、Ｐ型分離領域２３及びＮ型埋め込み層１３間の離間領域５１に対向した領域内（第２のフィールド酸化膜２０ｂの真下であって、Ｐ半導体基板１１のＮ型埋め込み層１３が形成されていない断続部分に対応する位置）にあることが必要である。更に半導体装置１０の高耐圧化を図るために、ＬＤＭＯＳチャネルストッパー２１ａの外側端部２１ＡがＰ型分離領域２３及びＮ型埋め込み層１３間の離間領域５１の中央に対応する位置にあるように、ＬＤＭＯＳチャネルストッパー２１ａが形成されることが望ましい。この中央に対応する位置の具体的な数値としては、Ｐ型分離領域２３からＬＤＭＯＳチャネルストッパー２１ａまで距離が、Ｐ型分離領域２３からＮ型埋め込み層１３までの距離の２０％〜６０％であることが上記結果から判る。更に望ましくは、Ｐ型分離領域２３からＬＤＭＯＳチャネルストッパー２１ａまで距離が、Ｐ型分離領域２３からＮ型埋め込み層１３までの距離の３０％〜４０％であることが判る。
【００３７】
次に、図１０乃至図１３を参照しつつ、本実施例である半導体装置の製造方法について説明する。
【００３８】
先ず、Ｐ型シリコン基板１１が準備される（図１０（ａ））。例えば、Ｐ型シリコン基板１１の比抵抗は３Ω・ｃｍであっても良い。準備したＰ型半導体基板１１上に、熱酸化法によってシリコン酸化膜１０１が形成される（図１０（ｂ））。例えば、シリコン酸化膜１０１の膜厚は、２０ｎｍであっても良い。シリコン酸化膜１０１の形成後、シリコン酸化膜１０１上にレジストが塗布される。続いて、リソグラフィによってかかるレジストがパターンニングされる。パターンニングしたレジストをマスクとして、砒素イオンがＰ型シリコン基板１１の破線領域１０２（図１０（ｂ））にイオン注入される。図１０（ｂ）に示されているように、砒素イオンがイオン注入される領域は、所定の間隔をおいて（すなわち、断続部分を含んで）形成される。これは、砒素イオンがイオン注入されない領域（すなわち、Ｐ型半導体基板１１上）に後にＰ型分離領域２３が形成されるからである。また、後に形成されるＰ型分離領域２３から所定の距離だけ離間するように、上記所定の間隔を設定する必要がある。ここで、砒素イオンの注入量は１×１０１５ｃｍ−２であっても良い。その後、レジストが除去され、Ｐ型半導体基板１１の表面全体にボロンイオンがイオン注入される。ボロンイオンの注入量は、２×１０１２ｃｍ−２であっても良い。更に、ボロンイオンが表面に注入されたＰ型半導体基板１１に約摂氏９５０度（９５０℃）で熱処理が施される。かかる熱処理によって、Ｐ型半導体基板１１の砒素イオンが注入された領域が活性化され、かかる砒素イオンが注入された領域にＮ型埋め込み層１３が形成される（図１０（ｃ））。
【００３９】
次に、上記熱酸化法によって形成されたシリコン酸化膜１０１が除去される。エピタキシャル成長法を用いて、シリコン酸化膜１０１が除去されたＰ型半導体基板１１の表面にＮ型エピタキシャル層１２（以下、単にＮ型エピ層と称する）を形成する（図１０（ｄ））。例えば、モノシランガス及び水素ガス雰囲気中において、Ｐ型半導体基板１１に対して約１１５０℃で熱処理が施されても良い。また、Ｎ型エピ層１２は、約３μｍの層厚であっても良い。
【００４０】
次に、熱酸化法によってＮ型エピ層１２上に、シリコン酸化膜１０３が形成される。続いて、ＣＶＤ（Chemical Vapor Deposition）法によってシリコン酸化膜１０３上にシリコン窒化膜１０４が形成される。例えば、シリコン酸化膜１０３の膜厚は２５ｎｍであり、シリコン窒化膜１０４の膜厚は２００ｎｍであっても良い。更に、シリコン窒化膜１０４上にレジストが塗布される。続いて、リソグラフィによってかかるレジストがパターンニングされる。パターンニングしたレジストをマスクとして、シリコン酸化膜１０３及びシリコン窒化膜１０４にエッチングが施される。かかるエッチングによってシリコン酸化膜１０３及びシリコン窒化膜１０４を貫通する複数の貫通孔１０５形成され、Ｎ型エピ層１２が部分的に露出される（図１０（ｅ））。
【００４１】
次に、貫通孔１０５を充填するようにレジスト１１１が塗布される。続いて、リソグラフィによってレジスト１１１がパターンニングされる（図１１（ａ））。パターンニングしたレジスト１１１をマスクとして、リンイオンがＮ型エピ層１２内の破線領域１１２にイオン注入される（図１１（ａ））。ここで、イオン注入される破線領域１１２は、後に形成されるＰ型分離領域２３と離間する位置に設定される。なお、リンイオンの注入量は５×１０１２ｃｍ−２であっても良い。なお、リンイオンのイオン注入は低エネルギーのイオン注入であって、リンイオンが注入された領域（破線領域１１２）がＮ型埋め込み層１３に到達しないようなイオン注入である。なお、リンイオンが注入される領域（破線領域１１２）は後述する熱処理によってＬＤＭＯＳチャネルストッパー２１ａ及びＨＶＭＯＳチャネルストッパー２１ｂになるため、リンイオンのイオン注入は、図３に示されたＬＤＭＯＳチャネルストッパー２１ａ及びＨＶＭＯＳチャネルストッパー２１ｂのように、イオン注入領域が環状になるように行われる。また、リンイオンがイオン注入された領域（破線領域１１２）は、Ｎ型埋め込み層１３と少なくとも一部が対向するような位置に設けられる。
【００４２】
次に、レジスト１１１が除去され、貫通孔１０５によって露出したＮ型エピ層１２の表面に９５０℃の熱酸化処理が施される。かかる熱処理によって、露出したＮ型エピ層１２の表面に第１〜第３のフィール酸化膜２０ａ〜２０ｃが形成される。また、かかる熱処理によって、リンイオンがイオン注入された領域が活性化され、ＬＤＭＯＳチャネルストッパー２１ａ及びＨＶＭＯＳチャネルストッパー２１ｂが形成される。その後、シリコン酸化膜１０３及びシリコン窒化膜１０４が除去される（図１１（ｂ））。なお、上述するようなＬＯＣＯＳ法（Local Oxidation of Silicon：シリコン局所酸化法）を利用して第１〜第３のフィール酸化膜２０ａ〜２０ｃを形成する方法以外に、ＳＴＩ（Ｓhallow Trench Isolation：浅い溝分離法）を利用して分離用の酸化膜を形成しても良い。
【００４３】
次に、Ｎ型エピ層１２及び第１〜第３のフィール酸化膜２０ａ〜２０ｃに、熱酸化法によって犠牲酸化膜（図示せず）が形成される。例えば犠牲酸化膜の膜厚は、２０ｎｍであっても良い。かかる犠牲酸化膜上にレジストが塗布される。続いて、リソグラフィによってかかるレジストがパターンニングされる。パターンニングしたレジストをマスクとして、ボロンイオンがＮ型エピ層１２内の破線領域１１３にイオン注入される（図１１（ｃ））。ボロンイオンがイオン注入された領域（破線領域１１３）は、第２のフィールド酸化膜２０ｂとＮ型エピ層１２との界面からＰ型半導体基板１１とＮ型エピ層１２との界面（Ｎ型埋め込み層１３が離間している部分）にまで到達している。また、ボロンイオンがイオン注入された領域（破線領域１１３）は、ＬＤＭＯＳチャネルストッパー２１ａ及びＨＶＭＯＳチャネルストッパー２１ｂに接することなく、所定の間隔をおいて形成される。
【００４４】
次に、上記レジストを除去して、犠牲酸化膜上に新たにレジストが塗布される。続いて、リソグラフィによってかかるレジストがパターンニングされる。パターンニングしたレジストをマスクとして、ボロンイオンがＮ型エピ層１２内の破線領域１１４にイオン注入される（図１１（ｄ））。なお、ボロンイオンがイオン注入された領域（破線領域１１４）は、ＨＶＭＯＳチャネルストッパー２１ｂに接しないように形成されることが好ましい。これは、破線領域１１４とＨＶＭＯＳチャネルストッパー２１ｂとが接触すると半導体装置１０の耐圧が低下するからである。
【００４５】
次に、上記レジスト及び犠牲酸化膜が除去される。その後、熱酸化法によりＮ型エピ層１２、第１のフィールド酸化膜２０ａ及び第３のフィールド酸化膜２０ｃ上にＬＤＭＯＳゲート酸化膜２４ａ及びＨＶＭＯＳゲート酸化膜２４ｂが形成される。更に、ＣＶＤ法によりＬＤＭＯＳゲート酸化膜２４ａ及びＨＶＭＯＳゲート酸化膜２４ｂ上に多結晶シリコンが堆積される。堆積された多結晶シリコン上にレジストが塗布される。リソグラフィによってかかるレジストがパターンニングされる。パターンニングしたレジストをマスクとして、ＬＤＭＯＳゲート酸化膜２４ａ及びＨＶＭＯＳゲート酸化膜２４ｂ及び多結晶シリコンにエッチングが施される。かかるエッチングによって、所定の位置のみにＬＤＭＯＳゲート酸化膜２４ａ及びＨＶＭＯＳゲート酸化膜２４ｂ及びＬＤＭＯＳゲート電極２５ａ及びＨＶＭＯＳゲート電極２５ｂが形成される（図１２（ａ））。
【００４６】
次に、Ｎ型エピ層１２、第１〜第３のフィール酸化膜２０ａ〜２０ｃ、ＬＤＭＯＳゲート電極２５ａ及びＨＶＭＯＳゲート電極２５ｂ上にレジストが塗布される。続いて、リソグラフィによってかかるレジストがパターンニングされる。パターンニングしたレジストをマスクとして、ボロンイオンがＮ型エピ層１２内の破線領域１２１にイオン注入される（図１２（ｂ））。
【００４７】
次に、上記ＬＤＭＯＳゲート電極２５ａ及びＨＶＭＯＳゲート電極２５ｂ及び複数の不純物領域が形成されたＮ型エピ層１２に約１０５０℃の熱処理が施される。かかる熱処理により、上記イオン注入された領域（破線領域１１３、１１４、１２１）の不純物が拡散及び活性化され、Ｎ型エピ層１２内にＰ型ボディ層１９、Ｐ型ドリフト層２２及びＰ型分離領域２３が形成される（図１２（ｃ））。
【００４８】
次に、Ｎ型エピ層１２、第１〜第３のフィール酸化膜２０ａ〜２０ｃ、ＬＤＭＯＳゲート電極２５ａ及びＨＶＭＯＳゲート電極２５ｂ上にレジストが塗布される。続いて、リソグラフィによってかかるレジストがパターンニングされる。パターンニングしたレジストをマスクとして、ボロンイオンがＮ型エピ層１２、Ｐ型ボディ層１９及びＰ型ドリフト層２２内の破線領域１２２にイオン注入される（図１２（ｄ））。更に、上記レジストが除去され、新たにＮ型エピ層１２、第１〜第３のフィール酸化膜２０ａ〜２０ｃ、ＬＤＭＯＳゲート電極２５ａ及びＨＶＭＯＳゲート電極２５ｂ上にレジストが塗布される。続いて、リソグラフィによってかかるレジストがパターンニングされる。パターンニングしたレジストをマスクとして、砒素イオンがＰ型ボディ層１９内の破線領域１２３にイオン注入される（図１２（ｄ））。
【００４９】
次に、複数の不純物領域が形成されたＮ型エピ層１２に約９５０℃の熱処理が施される。かかる熱処理により、上記イオン注入された領域（破線領域１２２、１２３）の不純物が拡散及び活性化され、Ｎ型エピ層１２、Ｐ型ボディ層１９、及びＰ型ドリフト層２２内に第１〜第３の高濃度Ｐ型領域１７ａ〜１７ｃ（以下、単にＰ+領域１７ａ〜１７ｃと称する）及び第１のＮ型高濃度領域１８（以下、単にＮ+領域１８と称する）が形成される（図１３（ａ））。
【００５０】
次に、ＣＶＤ法によってＮ型エピ層１２、第１〜第３のフィール酸化膜２０ａ〜２０ｃ、ＬＤＭＯＳゲート電極２５ａ及びＨＶＭＯＳゲート電極２５ｂ上に、層間絶縁層１４が形成される。続いて、ＣＭＰ法（Chemical Mechanical Polishing：化学的機械的研磨）により、形成された層間絶縁層１４に研磨が施される。かかる研磨によって層間絶縁膜１４が平坦化される（図１３（ｂ））。
【００５１】
次に、層間絶縁膜１４上にレジストが塗布される。続いて、リソグラフィによってかかるレジストがパターンニングされる。パターンニングしたレジストをマスクとして、層間絶縁膜１４にエッチングが施される。かかるエッチングにより、層間絶縁膜１４内にＰ+領域１７ａ〜１７ｃ及びＮ+領域１８までに到達するコンタクトホールが形成される。更に、ＣＶＤ法によってかかるコンタクトホール内に窒化チタンを下地としてタングステンが埋め込まれる。かかるタングステンの埋め込みにより、層間絶縁膜１４内にコンタクト配線２６ａ〜２６ｃが形成される（図１３（ｃ））。
【００５２】
次に、スパッタ法によって層間絶縁膜１４及びコンタクト配線２６ａ〜２６ｃ上にチタン及びアルミからなるメタル配線層が形成される。続いて、かかるメタル配線層上にレジストが塗布される。続いて、リソグラフィによってかかるレジストがパターンニングされる。パターンニングしたレジストをマスクとして、メタル配線層にエッチングが施される。かかるエッチングよって、ＬＤＭＯＳドレイン電極１５ａ、ＨＶＭＯＳドレイン電極１５ｂ、ＬＤＭＯＳソース電極１６ａ及びＨＶＭＯＳソース電極１６ｂが形成される（図１３（ｄ））。なお、図１３（ｄ）には示されていないが、上記ドレイン電極及びソース電極の形成と同時に、ＬＤＭＯＳゲート引き出し電極４１ａ、ＨＶＭＯＳゲート引き出し電極４１ｂ及びバック電極４２も形成される。以上の工程によって、ＬＤＭＯＳ部１０ａ及びＨＶＭＯＳ部１０ｂを有する半導体体装置１０の製造工程が終了する。
【００５３】
以上のように、本発明の半導体装置によれば、Ｐ型半導体基板上に形成されたＮ型エピタキシャル層の表面に埋め込まれるとともに、Ｎ型エピタキシャル層の表面に形成された半導体素子を囲み且つかかる半導体素子を分離するＰ型素子分離領域から離間して形成されたチャネルストッパーを有する故、半導体装置の分離耐圧を高耐圧化することができる。
【００５４】
なお、上述した実施例における半導体装置１０のＰ型及びＮ型を入れ替えて入れ替えも良い。また、Ｐ型半導体基板１１上にＮ型エピ層１２を形成しているが、Ｐ型半導体基板１１内にイオン注入によってＮ型エピ層１２に代わるＮ型領域を形成しても良い。
【００５５】
また、上述した実施例においては、半導体装置１０はＬＤＭＯＳ部１０ａ及びＨＶＭＯＳ部１０ｂを有した構造であったが、いずれかのみを有する構造であっても良い。更に、ＬＤＭＯＳ部１０ａ又はＨＶＭＯＳ部１０ｂに代えてＣＭＯＳ構造を採用し、かかるＣＭＯＳ構造をチャネルストッパーによって囲むようにしても良い。
【００５６】
（本発明の変形例）
本発明の半導体装置は、ＭＯＳ構造に代えてバイポーラトランジスタを有する半導体装置であっても良い。かかるバイポーラトランジスタを有する場合の半導体装置の構造を図１４乃至図１６を参照しつつ説明する。
【００５７】
図１４は、半導体装置３００の部分断面図（図１５及び図１６の線４００−４００（一点鎖線で示す）における断面図）である。図１４に示されているように、半導体装置３００は後述するＰ型素子分離領域によって横型２重拡散ＭＯＳトランジスタ（ＬＤＭＯＳ：Lateral Diffusion Metal-Oxide-Semiconductor）からなるＬＤＭＯＳ部３００ａ及びＮＰＮバイポーラトランジスタ部３００ｂに分離されている。ＬＤＭＯＳ３００ａは、上述したＬＤＭＯＳ１０ａと同一の構図であるため、その説明は省略し同じ符号を付する。
【００５８】
図１４に示されているように、半導体装置３００のＮＰＮバイポーラトランジスタ部３００ｂは、Ｐ型シリコン基板１１、Ｐ型シリコン基板１１上に形成されたＮ型エピタキシャル層１２（以下、単にＮ型エピ層と称する）、Ｐ型シリコン基板１１とＮ型エピ層１２との界面に形成されたＮ型埋め込み層１３、Ｎ型エピ層１２層上に形成された層間絶縁層１４並びに層間絶縁層１４上に形成されたメタル配線からなるコレクタ電極３０１、ベース電極３０２、エミッタ電極３０３から構成されている。
【００５９】
ＮＰＮバイポーラトランジスタ部３００ｂのＮ型エピ層１２の表面には、第４の高濃度Ｐ型領域１７ｄ（以下、単にＰ+領域１７ｄと称する）、第４のＮ型高濃度領域３０４（以下、単にＮ+領域３０４と称する）、第４のフィールド酸化膜２０ｄ、第５のＮ型高濃度領域であるバイポーラチャネルストッパー３０５、Ｐ型ベース領域３０６及び第６のＮ型高濃度領域であるＮ型引き上げ層３０７が形成されている。
【００６０】
ＮＰＮバイポーラトランジスタ部３００ｂの層間絶縁膜１４内には、Ｐ+領域１７ｄ及びＮ+領域３０４と電気的に接続するためのコンタクト配線３０８が形成されている。各コンタクト配線３０８は、コレクタ電極３０１、ベース電極３０２及びエミッタ電極３０３のいずれかに接続されている。
【００６１】
次に、半導体装置３００の平面構造を図１５及び図１６を参照しつつ説明する。図１５は、半導体装置３００の内部の各不純物領域及び各コンタクト配線の配置を平面的に表わした図である。また、図１６は、半導体装置３００の表面上に形成された各種電極とそれに接続された各コンタクト配線を平面的に表わした図である。
【００６２】
図１５に示されているように、ＮＰＮバイポーラトランジスタ部３００ｂの中央部には矩形状のＰ+領域１７ｄが形成されている。このＰ+領域１７ｄには半導体装置３００の外部と電気的に接続可能とするコンタクト配線３０８が接続されている。また、ＮＰＮバイポーラトランジスタ部３００ｂにはＰ+領域１７ｄを挟むように２つの矩形状のＮ+領域３０４が形成されている。この２つのＮ+領域３０４の各々にも、半導体装置３００の外部と電気的に接続可能とするコンタクト配線３０８が接続されている。上述したＰ+領域１７ｄとＮ+領域３０４の一方とを囲むように、Ｐ型ベース領域３０６が形成されている。また、Ｐ型ベース領域３０６を囲むように環状のＮ型引き上げ層３０７が形成されている。更に、Ｎ型引き上げ層３０７を囲むように環状のバイポーラチャネルストッパー３０５が形成されている。このようなバイポーラチャネルストッパー３０５の形状によって、電荷等の漏れがなくなる。なお、バイポーラチャネルストッパー３０５は、電荷の漏れ等が無ければその一部において途切れていても良い（すなわち、断続部分を有する構造）。
【００６３】
図１５及び図１６に示されているように、ＮＰＮバイポーラトランジスタ部３００ｂのＰ+領域１７ｄに接続されたコンタクト配線３０８は、層間絶縁層１４上に形成されたベース電極３０２に接続されている。また、ＮＰＮバイポーラトランジスタ部３００ｂのＮ+領域３０４に接続されたコンタクト配線３０８は、一方が層間絶縁層１４上に形成されたコレクタ電極３０１に、他方がエミッタ電極３０３に接続されている。
【００６４】
上述した、ＮＰＮバイポーラトランジスタ部３００ｂを有する半導体装置３００も、Ｐ型分離領域２３から所定の距離だけ離間してバイポーラチャネルストッパー３０５を設けているため、高い分離耐圧を得ることができる。
【図面の簡単な説明】
【００６５】
【図１】従来の半導体装置の部分断面図である。
【図２】本発明の実施例としての半導体装置の部分断面図である。
【図３】本発明の実施例としての半導体装置の正面図である。
【図４】本発明の実施例としての半導体装置の正面図である。
【図５】図２の破線で示された領域５の拡大図である。
【図６】本発明の実施例としての半導体装置における分離耐圧の変動を示したグラフである。
【図７】本発明の実施例としての半導体装置における分離耐圧の変動を示したグラフである。
【図８】本発明の実施例としての半導体装置内の電場の状態を等電位線によって示した模式図である。
【図９】本発明の実施例としての半導体装置内の電場の状態を等電位線によって示した模式図である。
【図１０】本発明の実施例としての半導体装置の各製造工程における断面図である。
【図１１】本発明の実施例としての半導体装置の各製造工程における断面図である。
【図１２】本発明の実施例としての半導体装置の各製造工程における断面図である。
【図１３】本発明の実施例としての半導体装置の各製造工程における断面図である。
【図１４】本発明の実施例の変形例としての半導体装置の部分断面図である。
【図１５】本発明の実施例の変形例としての半導体装置の正面図である。
【図１６】本発明の実施例の変形例としての半導体装置の正面図である。
【符号の説明】
【００６６】
１０  半導体装置
１１  Ｐ型半導体基板
１２  Ｎ型エピタキシャル層
１３  Ｎ型埋め込み層
１４  層間絶縁層
１５ａ  ＬＤＭＯＳソース電極
１５ｂ  ＨＶＭＯＳソース電極
１６ａ  ＬＤＭＯＳドレイン電極
１６ｂ  ＨＶＭＯＳドレイン電極
１７ａ〜１７ｄ  高濃度Ｐ型領域（Ｐ+領域）
１８  第１のＮ型高濃度領域（Ｎ+領域）
１９  Ｐ型ボディ層
２０ａ〜２０ｄ  フィールド酸化膜
２１ａ  第２のＮ型高濃度領域（ＬＤＭＯＳチャネルストッパー）
２１ｂ  第３のＮ型高濃度領域（ＨＶＭＯＳチャネルストッパー）
２２  Ｐ型ドリフト層
２３  Ｐ型分離領域
２４ａ  ＬＤＭＯＳゲート酸化膜
２４ｂ  ＨＶＭＯＳゲート酸化膜
２５ａ  ＬＤＭＯＳゲート電極
２５ｂ  ＨＶＭＯＳゲート電極
２６ａ〜２６ｃ  コンタクト配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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