(57)【要約】【課題】バイポーラトランジスタの高速化に伴うMOSトランジスタの分離特性の低下を抑制する半導体装置を提供する。【解決手段】半導体装置１０００ａは、第一導電型のバイポーラトランジスタ１００及びMOSトランジスタ２００を備え、MOSトランジスタ２００は、第二導電型の半導体基板１と半導体基板１上に形成された第一導電型のエピタキシャル層２との界面付近に形成された、半導体基板１上面から第一の深さに不純物濃度のピークを持つ第一導電型埋込層１６と、第一導電型埋込層１６上に形成された第二導電型埋込層１７及びウェル層１８と、第二導電型ウェル層１８に形成された第一導電型のソース層１９及びドレイン層２０と、第一の深さより浅い第二の深さに不純物濃度のピークを持つ第一導電型埋込層２７とを有し、第一導電型埋込層２７は、第一導電型埋込層１６と接し、かつ、第二導電型埋込層１７の外縁部を囲むように形成されている。【選択図】図１
2010219416.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型のMOSトランジスタと、第一導電型のバイポーラトランジスタとを備え、前記MOSトランジスタは、第二導電型の半導体基板と当該半導体基板上に形成された第一導電型のエピタキシャル層との界面付近に形成された、前記半導体基板上面から第一の深さに不純物濃度のピークを持つ第一の第一導電型埋込層と、前記第一の第一導電型埋込層上に形成された第二導電型ウェル層と、前記第二導電型ウェル層に形成された第一導電型のソース層及びドレイン層とを有する半導体装置であって、
前記MOSトランジスタは、前記第一の深さより浅い第二の深さに不純物濃度のピークを持つ第二の第一導電型埋込層を有し、
前記第二の第一導電型埋込層は、前記第一の第一導電型埋込層と接し、かつ、前記第二導電型ウェル層の外縁部を囲むように形成されている
半導体装置。
【請求項２】
前記バイポーラトランジスタは、前記半導体基板と前記エピタキシャル層との界面に形成された第三の第一導電型埋込層と、前記第三の第一導電型埋込層上に形成され、コレクタとして作用する前記エピタキシャル層と、前記エピタキシャル層に形成された第二導電型ベース層と、前記第二導電型ベース層に形成された第一導電型エミッタ層とを有しており、
前記第二の第一導電型埋込層及び前記第三の第一導電型埋込層の深さが等しい
請求項１記載の半導体装置。
【請求項３】
前記MOSトランジスタは、前記第二の第一導電型埋込層上に前記第二導電型ウェル層の外縁部を囲むように形成された、前記エピタキシャル層に不純物濃度のピークを持つ第四の第一導電型拡散層をさらに有する
請求項２記載の半導体装置。
【請求項４】
前記半導体装置は、前記エピタキシャル層の上面に選択的に形成された素子分離層を備えており、
前記第四の第一導電型拡散層の上端は、前記素子分離層と接する
請求項３記載の半導体装置。
【請求項５】
前記半導体装置は、第二導電型のバイポーラトランジスタをさらに備え、
前記第二導電型のバイポーラトランジスタは、前記半導体基板と前記エピタキシャル層との界面付近に形成された、前記第一の深さに不純物濃度のピークを持つ第五の第一導電型埋込層と、前記第五の第一導電型埋込層上に形成された第二導電型コレクタ層と、前記第二導電型コレクタ層に形成された第一導電型ベース層と、前記第一導電型ベース層に形成された第二導電型エミッタ層と、前記第二の深さに不純物濃度のピークを持つ第六の第一導電型埋込層とを有し、
前記第六の第一導電型埋込層は、前記第五の第一導電型埋込層と接し、かつ、前記第二導電型コレクタ層の外縁部を囲むように形成されている
請求項２記載の半導体装置。
【請求項６】
前記半導体装置は、第二導電型のMOSトランジスタをさらに備え、
前記第二導電型のMOSトランジスタは、前記第一の第一導電型埋込層上に形成された第一導電型ウェル層と、前記第一導電型ウェル層に形成された第二導電型のソース層及びドレイン層と
を有する請求項２及び５の何れかに記載の半導体装置。
【請求項７】
前記半導体装置は、第二の第一導電型のバイポーラトランジスタをさらに備え、
前記第二の第一導電型のバイポーラトランジスタは、前記半導体基板と前記エピタキシャル層との界面に形成された、前記第一の第一導電型埋込層と深さが等しい第七の第一導電型埋込層と、前記第七の第一導電型埋込層上に形成され、コレクタとして作用する前記エピタキシャル層と、前記エピタキシャル層に形成された第二の第二導電型ベース層と、前記第二の第二導電型ベース層に形成された第二の第一導電型エミッタ層と
を有する請求項２及び５の何れかに記載の半導体装置。
【請求項８】
前記半導体装置は、前記半導体基板と前記エピタキシャル層との界面付近に形成された受光素子をさらに備える
ことを特徴とする請求項２及び５の何れかに記載の半導体装置。
【請求項９】
第一導電型のバイポーラトランジスタと第一導電型のMOSトランジスタとを備える半導体装置の製造方法であって、
前記第一導電型のバイポーラトランジスタの領域及び前記第一導電型のMOSトランジスタの領域の各々に、第二導電型の半導体基板上面から第一の深さに不純物濃度のピークを持つように第一の第一導電型埋込層を形成する工程（ａ）と、
前記第一導電型のMOSトランジスタの領域における前記第一の第一導電型埋込層の内側に、前記第一の深さより深い第二の深さに不純物濃度のピークを持つように第二の第一導電型埋込層を形成する工程（ｂ）と、
前記半導体基板上に、第一導電型のエピタキシャル層を形成する工程（ｃ）と、
前記エピタキシャル層のうち前記第一導電型のバイポーラトランジスタの領域に第二導電型ベース層を選択的に形成する工程（ｄ）と、
前記第二導電型ベース層に第一導電型エミッタ層を選択的に形成する工程（ｅ）と、
前記エピタキシャル層のうち前記第一導電型のMOSトランジスタの領域において、前記第二の第一導電型埋込層上で、かつ、前記第一の第一導電型埋込層の内側に、第二導電型ウェル層を形成する工程（ｆ）と、
前記第二導電型ウェル層上にゲート酸化膜及びゲート電極を選択的に形成する工程（ｇ）と、
前記第二導電型ウェル層に第一導電型のソース層及びドレイン層を選択的に形成する工程（ｈ）と
を含む製造方法。
【請求項１０】
第一導電型及び第二導電型のバイポーラトランジスタと第一導電型のMOSトランジスタとを備える半導体装置の製造方法であって、
前記第一導電型及び前記第二導電型のバイポーラトランジスタの領域、並びに前記第一導電型のMOSトランジスタの領域の各々に、第二導電型の半導体基板上面から第一の深さに不純物濃度のピークを持つように第一の第一導電型埋込層を形成する工程（ａ）と、
前記第二導電型のバイポーラトランジスタの領域及び前記第一導電型のMOSトランジスタの領域における前記第一の第一導電型埋込層の内側にそれぞれ、前記第一の深さより深い第二の深さに不純物濃度のピークを持つように第二の第一導電型埋込層を形成する工程（ｂ）と、
前記半導体基板上に、第一導電型のエピタキシャル層を形成する工程（ｃ）と、
前記エピタキシャル層のうち前記第一導電型のバイポーラトランジスタの領域に第二導電型ベース層を選択的に形成する工程（ｄ）と、
前記第二導電型ベース層に第一導電型エミッタ層を選択的に形成する工程（ｅ）と、
前記エピタキシャル層のうち前記第二導電型のバイポーラトランジスタ及び前記第一導電型のMOSトランジスタの領域において、前記第二の第一導電型埋込層上で、かつ、前記第一の第一導電型埋込層の内側に、第二導電型ウェル層をそれぞれ形成する工程（ｆ）と、
前記第二導電型ウェル層上にゲート酸化膜及びゲート電極を選択的に形成する工程（ｇ）と、
前記第二導電型ウェル層に第一導電型のソース層及びドレイン層を選択的に形成する工程（ｈ）と、
前記エピタキシャル層のうち前記第二導電型のバイポーラトランジスタの領域に第一導電型ベース層を選択的に形成する工程（ｉ）と、
前記第一導電型ベース層に第二導電型エミッタ層を選択的に形成する工程（ｊ）と
を含む製造方法。
【請求項１１】
第一導電型及び第二導電型のバイポーラトランジスタ、並びに第一導電型及び第二導電型のMOSトランジスタを備える半導体装置の製造方法であって、
前記第一導電型及び前記第二導電型のバイポーラトランジスタの領域、並びに前記第一導電型及び前記第二導電型のMOSトランジスタの領域の各々に、第二導電型の半導体基板上面から第一の深さに不純物濃度のピークを持つように第一の第一導電型埋込層を形成する工程（ａ）と、
前記第二導電型のバイポーラトランジスタの領域、及び前記第一導電型のMOSトランジスタの領域における前記第一の第一導電型埋込層の内側、並びに前記第二導電型のMOSトランジスタの領域にそれぞれ、前記第一の深さより深い第二の深さに不純物濃度のピークを持つように第二の第一導電型埋込層を形成する工程（ｂ）と、
前記半導体基板上に、第一導電型のエピタキシャル層を形成する工程（ｃ）と、
前記エピタキシャル層のうち前記第一導電型のバイポーラトランジスタの領域に第二導電型ベース層を選択的に形成する工程（ｄ）と、
前記第二導電型ベース層に第一導電型エミッタ層を選択的に形成する工程（ｅ）と、
前記エピタキシャル層のうち前記第二導電型のバイポーラトランジスタ及び前記第一導電型のMOSトランジスタの領域において、前記第二の第一導電型埋込層上で、かつ、前記第一の第一導電型埋込層の内側に、第二導電型ウェル層をそれぞれ形成する工程（ｆ）と、
前記第一導電型のMOSトランジスタの領域において前記第二導電型ウェル層上にゲート酸化膜及びゲート電極を選択的に形成する工程（ｇ）と、
前記第二導電型ウェル層に第一導電型のソース層及びドレイン層を選択的に形成する工程（ｈ）と、
前記エピタキシャル層のうち前記第二導電型のバイポーラトランジスタの領域に第一導電型ベース層を選択的に形成する工程（ｉ）と、
前記第一導電型ベース層に第二導電型エミッタ層を選択的に形成する工程（ｊ）と、
前記第二導電型のMOSトランジスタの領域において前記第一の第一導電型埋込層上に第一導電型ウェル層を形成する工程（ｋ）と、
前記第一導電型ウェル層上にゲート酸化膜及びゲート電極を選択的に形成する工程（ｌ）と、
前記第一導電型ウェル層に第二導電型のソース層及びドレイン層を選択的に形成する工程（ｍ）と
を含む製造方法。
【請求項１２】
前記第一の第一導電型埋込層及び前記第二の第一導電型埋込層は、イオン注入により形成され、
前記第二の第一導電型埋込層を形成する際のイオン注入の加速エネルギーは、前記第一の第一導電型埋込層を形成する際のイオン注入の加速エネルギーより大きい
請求項９〜１１の何れかに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタとMOSトランジスタとが同一基板に形成された半導体装置に関する。
【背景技術】
【０００２】
この種の半導体装置は、例えば、光ピックアップ装置に用いられるOEIC（Optical Electrical Integrated Circuit）等に利用されている。
光ピックアップ装置に用いられる一般的なOEICの構成の一例について説明する。OEICは、バイポーラトランジスタで構成されたオペアンプと、スイッチング素子として働く複数のMOSトランジスタと、複数のゲイン抵抗と、受光素子であるフォトダイオードとを備える。複数のMOSトランジスタと複数のゲイン抵抗とは、一対一で対応しており、対応するMOSトランジスタ及びゲイン抵抗はそれぞれ、直列に接続される。
【０００３】
このようなOEICにおいて、光ディスクからの反射光がフォトダイオードに入射されると、光電流が発生し、オペアンプの入力電流となる。この入力電流は、ゲイン抵抗の大きさに応じて増幅されて出力される。
ところで近年、OEIC は、CD（Compact Disc）、DVD（Digital Versatile Disc）、及びBD（Blu-ray Disc）等の様々なディスクに対応する必要がある。光ディスクの種類によって光の波長や光ディスクでの反射率が異なるため、フォトダイオードに入射される光の強度及び波長が異なり、その結果、発生する光電流の大きさも異なる。
【０００４】
そこで、各MOSトランジスタのゲート電圧を調整して、各MOSトランジスタのオンオフの切り替えを行うことで、複数のゲイン抵抗のうち最適なゲイン抵抗を選択して出力電圧を調整している。
続いて、OEIC等に用いられる、バイポーラトランジスタとMOSトランジスタとが同一基板に形成された半導体装置（例えば、特許文献１参照）の一般的な構成について、図１５を用いて説明する。
【０００５】
図１５は、半導体装置１０００の構成を示す断面図である。図１５では、バイポーラトランジスタとしてNPNトランジスタ１００２を、MOSトランジスタとしてNチャネル型MOSトランジスタ（以下、「NMOSトランジスタ」という）１００３を、半導体基板として低濃度ｐ型のシリコン基板１００１を例示している。図１５に示すように、半導体装置１０００は、NPNトランジスタ１００２及びNMOSトランジスタ１００３を同一の低濃度ｐ型のシリコン基板１００１に有する。
【０００６】
より詳細には、半導体装置１０００は、シリコン基板１００１と、シリコン基板１００１上に形成されたｎ型エピタキシャル層１００４と、ｎ型エピタキシャル層１００４に選択的に形成されたLOCOS分離層１００５と、ｎ型エピタキシャル層１００４及びLOCOS分離層１００５上に形成された絶縁膜１００６とを備えている。
また、ｎ型エピタキシャル層１００４には、高濃度のｐ型埋込分離層１０２６が選択的に設けられており、選択的に設けられたｐ型埋込分離層１０２６により画定された領域にトランジスタが設けられる。
【０００７】
NPNトランジスタ１００２は、自己整合ダブルポリエミッタ型NPNトランジスタであり、高速性能を有する構造である。
NPNトランジスタ１００２は、具体的には、シリコン基板１００１とｎ型エピタキシャル層１００４との界面に形成された高濃度のｎ型埋込層１００７と、ｎ型埋込層１００７上に選択的に形成された高濃度のｎ型コレクタコンタクト層１００８と、ｎ型コレクタコンタクト層１００８上に形成され、ポリシリコンで構成されたｎ型コレクタポリ電極１００９と、ｎ型コレクタポリ電極１００９上に形成されたコレクタ電極１０１０と、ｎ型埋込層１００７上のｎ型エピタキシャル層１００４中に選択的に形成されたｐ型ベース層１０１１と、ｐ型ベース層１０１１に形成され、ポリシリコンで構成されたｐ型ベースポリ電極１０１２と、ｐ型ベースポリ電極１０１２上に形成され、ｐ型ベース層１０１１と電気的に接続されたベース電極１０１３と、ｐ型ベース層１０１１に選択的に形成された高濃度のｎ型エミッタ層１０１４と、ｎ型エミッタ層１０１４上に形成され、ポリシリコンで構成されたｎ型エミッタポリ電極１０１５と、ｎ型エミッタポリ電極１０１５上に形成されたエミッタ電極１０１６と、ｐ型ベースポリ電極１０１２とｎ型エミッタポリ電極１０１５との間に形成され、両者を電気的に絶縁するスペーサ層１０１７とを備える。
【０００８】
NMOSトランジスタ１００３は、基板分離タイプの構造である。
NMOSトランジスタ１００３は、具体的には、シリコン基板１００１とｎ型エピタキシャル層１００４との界面に形成された高濃度のｎ型埋込層１０１８と、ｎ型埋込層１０１８上に選択的に形成されたｐ型ウェル層１０１９と、ｐ型ウェル層１０１９にそれぞれ選択的に形成された高濃度のｎ型ソース層１０２０及びｎ型ドレイン層１０２１と、ｐ型ウェル層１０１９上に選択的に形成されたゲート酸化膜１０２２と、ゲート酸化膜１０２２上に形成され、ポリシリコンで構成されたゲートポリ電極１０２３と、ｎ型ソース層１０２０上に形成されたソース電極１０２４と、ｎ型ドレイン層１０２１上に形成されたドレイン電極１０２５とを備える。
【０００９】
ｎ型埋込層１０１８は、シリコン基板１００１とｐ型ウェル層１０１９とを電気的に分離するためのものであり、これによりｐ型ウェル層１０１９の電位を通常グラウンドであるシリコン基板１００１に関係なく設定することができる。
NMOSトランジスタ１００３のこのような分離特性を利用し、上述したOEICにおいては、オペアンプの入力電流に対する出力電圧の線形性を向上させるために、しばしばｐ型ウェル層１０１９とソースとが接続された状態で使用されている。NMOS１００３トランジスタのオン抵抗は、電圧(Vds)依存性を有するので、Vdsが高くなるとオン抵抗も大きくなってしまうが、ｐ型ウェル層１０１９とソースとを接続し、ｐ型ウェル層１０１９の電圧をソースと同電位に上げることで、オン抵抗を低くすることができ、その結果、出力電圧の線形性を向上させるができるからである。
【特許文献１】特開２００３‐２３４４２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで近年、光ディスクを再生する再生装置における高倍速再生や、BDに代表される光ディスクの大容量化に伴い、バイポーラトランジスタのさらなる高速化が望まれている。バイポーラトランジスタを高速化するためには、コレクタの抵抗を下げる必要があるので、ｎ型エピタキシャル層１００４をより薄膜化しなければならない。
一方で、ｎ型エピタキシャル層１００４をより薄膜化すると、NMOSトランジスタ１００３においてｎ型埋込層１０１８とｎ型ドレイン層１０２１とが近接してしまい、ｐ型ウェル層１０１９がパンチスルーして、ドレイン‐ウェル間の耐圧が低下してしまうという問題がある。ドレイン‐ウェル間の耐圧を確保するためには、ｎ型埋込層１０１８の不純物濃度のピーク位置を更に深くし、ウェル層を拡大することで、パンチスルーの発生を抑制する必要がある。
【００１１】
しかしながら、ｎ型埋込層１０１８の不純物濃度のピーク位置を更に深くすると、ドレイン‐ウェル間の耐圧を確保することはできるが、一方で、ｐ型ウェル層１０１９とシリコン基板１００１とが近接するため、ｎ型エピタキシャル層４がパンチスルーして、ｐ型ウェル層１０１９−ｎ型エピタキシャル層１００４−シリコン基板１００１で構成された寄生PNPトランジスタがオンし易くなる。寄生PNPトランジスタがオンすると、ｐ型ウェル層１０１９からシリコン基板１００１にリーク電流が流れ、その結果、ｐ型ウェル層１０１９とシリコン基板１００１との間の分離特性が低下してしまう。ｐ型ウェル層１０１９の電位がシリコン基板１００１に依存してしまうので、ｐ型ウェル層１０１９の電位を独立に設定できなくなる。これにより、例えば、上述したOEICにおいて、ｐ型ウェル層１０１９の電圧をソースと同電位に上げることが不可能になり、オン抵抗を低くすることができず、その結果、オペアンプの出力電圧の線形性を損なう。
【００１２】
本発明は、バイポーラトランジスタの高速化に伴うMOSトランジスタの分離特性の低下を抑制する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の一実施形態である半導体装置は、第一導電型のMOSトランジスタと、第一導電型のバイポーラトランジスタとを備え、前記MOSトランジスタは、第二導電型の半導体基板と当該半導体基板上に形成された第一導電型のエピタキシャル層との界面付近に形成された、前記半導体基板上面から第一の深さに不純物濃度のピークを持つ第一の第一導電型埋込層と、前記第一の第一導電型埋込層上に形成された第二導電型ウェル層と、前記第二導電型ウェル層に形成された第一導電型のソース層及びドレイン層と、前記第一の深さより浅い第二の深さに不純物濃度のピークを持つ第二の第一導電型埋込層とを有し、前記第二の第一導電型埋込層は、前記第一の第一導電型埋込層と接し、かつ、前記第二導電型ウェル層の外縁部を囲むように形成されている。
【発明の効果】
【００１４】
上記の構成により、第二導電型ウェル層の外縁部を不純物濃度のピークを持つ第二の第一導電型埋込層で囲むことができる。第二導電型の半導体基板と第二導電型ウェル層との間に第二の第一導電型埋込層によるポテンシャルバリアが形成されるので、エピタキシャル層でのパンチスルーを抑制することができる。パンチスルーが抑制されることで、寄生トランジスタの動作も抑制され、その結果、MOSトランジスタの分離特性の低下を抑制することができる。
【００１５】
ここで、前記バイポーラトランジスタは、前記半導体基板と前記エピタキシャル層との界面に形成された第三の第一導電型埋込層と、前記第三の第一導電型埋込層上に形成され、コレクタとして作用する前記エピタキシャル層と、前記エピタキシャル層に形成された第二導電型ベース層と、前記第二導電型ベース層に形成された第一導電型エミッタ層とを有しており、前記第二の第一導電型埋込層及び前記第三の第一導電型埋込層の深さが等しいとしてもよい。
【００１６】
前記第二の第一導電型埋込層及び前記第三の第一導電型埋込層の深さが等しいので、これらを同一工程で形成してもよく、その場合には、工程数を増加させることなく、前記第二の第一導電型埋込層を形成することができる。
なお、製造誤差の範囲内のずれであれば、前記第二の第一導電型埋込層及び前記第三の第一導電型埋込層の深さは等しいものとする。
【００１７】
ここで、前記MOSトランジスタは、前記第二の第一導電型埋込層上に前記第二導電型ウェル層の外縁部を囲むように形成された、前記エピタキシャル層に不純物濃度のピークを持つ第四の第一導電型拡散層をさらに有するとしてもよい。
これにより、第二導電型の半導体基板と第二導電型ウェル層との間に第四の第一導電型拡散層によるポテンシャルバリアがさらに形成されるので、エピタキシャル層でのパンチスルーの抑制をさらに効果的に行うことができる。
【００１８】
ここで、前記半導体装置は、前記エピタキシャル層の上面に選択的に形成された素子分離層を備えており、前記第四の第一導電型拡散層の上端は、前記素子分離層と接するとしてもよい。
前記第四の第一導電型拡散層の上端が前記素子分離酸化膜と接するので、第二導電型ウェル層の外縁部の全体が、前記第二の第一導電型埋込層及び第四の第一導電型拡散層により囲まれることになる。したがって、第二導電型の半導体基板と第二導電型ウェル層とを第一導電型埋込層により完全に分離ことができる。
【００１９】
ここで、前記半導体装置は、第二導電型のバイポーラトランジスタをさらに備え、前記第二導電型のバイポーラトランジスタは、前記半導体基板と前記エピタキシャル層との界面付近に形成された、前記第一の深さに不純物濃度のピークを持つ第五の第一導電型埋込層と、前記第五の第一導電型埋込層上に形成された第二導電型コレクタ層と、前記第二導電型コレクタ層に形成された第一導電型ベース層と、前記第一導電型ベース層に形成された第二導電型エミッタ層と、前記第二の深さに不純物濃度のピークを持つ第六の第一導電型埋込層とを有し、前記第六の第一導電型埋込層は、前記第五の第一導電型埋込層と接し、かつ、前記第二導電型コレクタ層の外縁部を囲むように形成されているとしてもよい。
【００２０】
これにより、第五の第一導電型埋込層の不純物濃度のピーク位置が、第二の第一導電型埋込層の不純物濃度のピーク位置より深くなるため、前記第五の第一導電型埋込層と前記第一導電型ベース層との距離を確保することができる。したがって、第二導電型のバイポーラトランジスタの耐圧を向上させることができる。
また、第二導電型コレクタ層と第二導電型ウェル層とを同一工程で作成してもよく、その場合は、工程数を増加させることなく、第二導電型コレクタ層を形成することができる。
【００２１】
ここで、前記半導体装置は、第二導電型のMOSトランジスタをさらに備え、前記第二導電型のMOSトランジスタは、前記第一の第一導電型埋込層上に形成された第一導電型ウェル層と、前記第一導電型ウェル層に形成された第二導電型のソース層及びドレイン層とを有するとしてもよい。
これにより、第二導電型のMOSトランジスタと第一導電型のMOSトランジスタとの境界領域に分離層を別途設ける必要がないため、素子面積を縮小できる。また、素子面積の縮小により、半導体装置の設計におけるレイアウトの自由度が大きくなる。
【００２２】
ここで、前記半導体装置は、第二の第一導電型のバイポーラトランジスタをさらに備え、前記第二の第一導電型のバイポーラトランジスタは、前記半導体基板と前記エピタキシャル層との界面に形成された、前記第一の第一導電型埋込層と深さが等しい第七の第一導電型埋込層と、前記第七の第一導電型埋込層上に形成され、コレクタとして作用する前記エピタキシャル層と、前記エピタキシャル層に形成された第二の第二導電型ベース層と、前記第二の第二導電型ベース層に形成された第二の第一導電型エミッタ層とを有するとしてもよい。
【００２３】
第七の第一導電型埋込層は、第三の第一導電型埋込層より深く形成されるので、第二の第二導電型ベース層と第七の第一導電型埋込層との距離を確保することができる。したがって、前記第二の第一導電型のバイポーラトランジスタの耐圧を、前記第一導電型のバイポーラトランジスタの耐圧より向上させることができる。つまり、高速性能を有する第一導電型のバイポーラトランジスタと高耐圧の第二の第一導電型のバイポーラトランジスタとを、同一基板上に集積化できる。
【００２４】
また、第七の第一導電型埋込層と第一の第一導電型埋込層とは、同一工程で形成されるとしてもよく、その場合には、工程を新たに追加することなく第七の第一導電型埋込層を形成することができる。
ここで、前記半導体装置は、前記半導体基板と前記エピタキシャル層との界面付近に形成された受光素子をさらに備えるとしてもよい。
【００２５】
当該半導体装置は、例えば、OEICに利用することができる。
ところで、当該半導体装置において、半導体基板で吸収されたキャリアの一部は、近接した素子まで拡散し、素子内部に侵入する場合がある。このとき侵入したキャリアはノイズ成分になり、特性低下や回路の動作異常の原因となる。
当該半導体装置では、第二導電型の半導体基板と第二導電型ウェル層とが、第一及び第二の第一導電型埋込層により基板分離されているため、不要なキャリアの侵入を防止することができる。その結果、ノイズの増大を抑制することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明に係る半導体装置について、図面を参照しながら説明する。
１．（実施の形態１）
１‐１．半導体装置の構成
図１は、バイポーラトランジスタとMOSトランジスタとが同一基板に形成された半導体装置１０００ａの構成を示す断面図である。図１では、バイポーラトランジスタとしてNPNトランジスタ１００を、MOSトランジスタとしてNチャネル型MOSトランジスタ（以下、「NMOSトランジスタ」という）２００を、半導体基板として低濃度ｐ型のシリコン基板１を例示している。
【００２７】
半導体装置１０００ａは、図１に示すように、シリコン基板１と、シリコン基板１に形成されたｎ型エピタキシャル層２と、ｎ型エピタキシャル層２上に選択的に形成されたLOCOS分離層３と、ｎ型エピタキシャル層２及びLOCOS分離層３上に形成された絶縁膜４とを備えている。
また、ｎ型エピタキシャル層２には、高濃度のｐ型埋込分離層２５及びｐ型分離層２６が選択的に設けられており、選択的に設けられたｐ型埋込分離層２５及びｐ型分離層２６により画定された領域にトランジスタが設けられる。
【００２８】
以下、半導体装置１０００ａに設けられる各トランジスタの構成について詳細に説明する。
NPNトランジスタ１００は、自己整合ダブルポリエミッタ型NPNトランジスタであり、高速性能を有する構造である。
NPNトランジスタ１００は、図１に示すように、シリコン基板１とｎ型エピタキシャル層２との界面に形成された高濃度のｎ型埋込層５と、ｎ型埋込層５上に選択的に形成された高濃度のｎ型コレクタコンタクト層６と、ｎ型コレクタコンタクト層６上に形成され、ポリシリコンで構成されたｎ型コレクタポリ電極７と、ｎ型コレクタポリ電極７上に形成されたコレクタ電極８と、ｎ型コレクタ埋込層５上のｎ型エピタキシャル層２に選択的に形成されたｐ型ベース層９と、ｐ型ベース層９上に形成され、ポリシリコンで構成されたｐ型ベースポリ電極１０と、ｐ型ベースポリ電極１０上に形成され、ｐ型ベース層９と電気的に接続されたベース電極１１と、ｐ型ベース層９に選択的に形成された高濃度のｎ型エミッタ層１２と、ｎ型エミッタ層１２上に形成され、ポリシリコンで構成されたｎ型エミッタポリ電極１３と、ｎ型エミッタポリ電極１３上に形成されたエミッタ電極１４と、ｐ型ベースポリ電極１０とｎ型エミッタポリ電極１３との間に形成され、両者を電気的に絶縁するスペーサ層１５とを備える。
【００２９】
NMOSトランジスタ２００は、基板分離タイプの構造である。
NMOSトランジスタ２００は、図１に示すように、シリコン基板１とｎ型エピタキシャル層２との界面付近に形成された高濃度のｎ型埋込層１６と、ｎ型埋込層１６上に選択的に形成されたｐ型埋込層１７と、ｐ型埋込層１７上に形成されたｐ型ウェル層１８と、ｐ型ウェル層１８にそれぞれ選択的に形成された高濃度のｎ型ソース層１９及びｎ型ドレイン層２０と、ｐ型ウェル層１８上に選択的に形成されたゲート酸化膜２１と、ゲート酸化膜２１上に形成され、ポリシリコンで構成されたゲートポリ電極２２と、ｎ型ソース層１９上に形成されたソース電極２３と、ｎ型ドレイン層２０上に形成されたドレイン電極２４とを備える。
【００３０】
NMOSトランジスタ２００は、さらに、高濃度のｎ型埋込層２７と当該ｎ型埋込層２７上に形成される高濃度のｎ型拡散層２８とを備える。図１に示すように、ｎ型埋込層２７は、ｎ型埋込層１６上のｐ型埋込層１７周辺に形成されている。ｐ型埋込層１７周辺のｎ型エピタキシャル層２でのパンチスルーを抑制するために、高濃度のｎ型層をｐ型埋込層１７周辺に形成する必要があるからである。
【００３１】
ｎ型拡散層２８は、ｐ型ウェル層１８周辺に形成されている。ｐ型ウェル層１８周辺のｎ型エピタキシャル層２を高濃度化して、素子分離特性をさらに向上させるためである。  なお、ｎ型拡散層２８の上端は、LOCOS分離層３と接する。
次に、ｎ型埋込層２７及びｎ型拡散層２８とｐ型埋込層１７及びｐ型ウェル層１８との具体的な位置関係について説明する。
【００３２】
図２は、半導体装置１０００ａのNMOSトランジスタ２００を上から見た図である。図
２に示すように、ｎ型埋込層２７及びｎ型拡散層２８は、ｐ型埋込層１７及びｐ型ウェル層１８の外縁部を囲むように形成されている。
ここで、“ｐ型埋込層１７及びｐ型ウェル層１８の外縁部”とは、ｐ型埋込層１７及びｐ型ウェル層１８の外側面であり、ｐ型埋込層１７及びｐ型ウェル層１８の上面部及び底面部は含まない。したがって、“ｎ型埋込層２７及びｎ型拡散層２８がｐ型埋込層１７及びｐ型ウェル層１８の外縁部を囲むように形成されている”とは、ｎ型埋込層２７及びｎ型拡散層２８が、ｐ型埋込層１７及びｐ型ウェル層１８の外側面にリング状に形成されていることをいう。
【００３３】
このように、NMOSトランジスタ２００において、ｎ型埋込層１６とｎ型埋込層２７及びｎ型拡散層２８とにより、ｐ型埋込層１７及びｐ型ウェル層１８とシリコン基板１とが分離するよう形成されている。
続いて、ｎ型埋込層１６とｎ型埋込層２７との位置及び不純物濃度の関係について説明する。ｎ型埋込層１６とｎ型埋込層２７とは別工程で形成され、それぞれのｎ型埋込層は、不純物濃度のピークを持つ。ｎ型埋込層１６及びｎ型埋込層２７は、ｎ型埋込層１６の不純物濃度のピーク位置が、ｎ型埋込層２７の不純物濃度のピーク位置より深くなるように形成されている。
【００３４】
ｎ型埋込層２７は、例えば、シリコン基板１上面から１．０μmの深さに、ｎ型埋込層１６は、シリコン基板１上面から２．０μmの深さに形成される。
また、ｎ型埋込層２７の不純物（例えば、不純物：Sb）のピーク濃度は１×１０１９ｃｍ−３、ｎ型埋込層１６の不純物（例えば、不純物：P）のピーク濃度は１×１０１７ｃｍ−３とする。
【００３５】
図３は、図１の微小領域Sでの不純物濃度のプロファイルの一例を示す図である。図中の横軸は、シリコン基板１からの深さを示し、縦軸は、不純物濃度を示す。また、図中の点線は、NMOSトランジスタ２００がｎ型埋込層２７及びｎ型拡散層２８を含まない場合の不純物濃度のプロファイルを示す。太線は、NMOSトランジスタ２００がｎ型埋込層２７及びｎ型拡散層２８を含む場合の不純物濃度のプロファイルを示す。
【００３６】
図３に示すように、シリコン基板１上面から１．４μmまでの深さにおいて、ｎ型埋込層２７及びｎ型拡散層２８の不純物濃度は、ｎ型エピタキシャル層２及びｎ型埋込層１６よりも高濃度である。このように、ｎ型埋込層２７及びｎ型拡散層２８が形成されることで、ｐ型埋込層１７及びｐ型ウェル層１８の外縁部におけるｎ型層の不純物濃度を高濃度化することができるので、ｐ型埋込層１７周辺のｎ型エピタキシャル層２でのパンチスルーを抑制することができる。
【００３７】
図１に戻って、NMOSトランジスタ２００においてｎ型埋込層１６とｐ型ウェル層１８との間には、ｐ型埋込層１７が形成されている。これは、ｎ型エピタキシャル層２の厚さに対してｐ型ウェル層１８が薄く、かつ、ｎ型埋込層１６が深く形成されることで、当該ｎ型埋込層１６の上端部とｎ型エピタキシャル層２とが離間する場合には、ｐ型ウェル層１８の下部にｎ型エピタキシャル層２が残ってしまうからである。ｎ型埋込層１６とｐ型ウェル層１８との間にｐ型埋込層１７が形成されることにより、ｐ型ウェル層１８の下部をｐ型化し、ｐ型ウェル層１８の拡大による効果を保持している。
【００３８】
１‐２．半導体装置の製造方法
続いて、半導体装置の製造方法について説明する。図４は、製造方法における各工程での半導体装置１０００ａの構成を示す断面図である。
まず、シリコン基板１においてNPNトランジスタ１００の領域にｎ型埋込層５を、NMOSトランジスタ２００の領域にｎ型埋込層２７をイオン注入（例えば、不純物をSb、ドーズ量を１×１０１４ｃｍ−２とする）等により形成する。その後、NMOSトランジスタ２００の領域においてｎ型埋込層２７の内側に、ｎ型埋込層１６を高エネルギーによるイオン注入（例えば、不純物をP、ドーズ量を１×１０１３ｃｍ−２、エネルギーを２ＭｅＶとする）等により形成する（図３（ａ））。ここで、ｎ型埋込層１６の不純物濃度のピーク位置が、ｎ型埋込層５及びｎ型埋込層２７の不純物濃度のピーク位置より深くなるようにそれぞれのｎ型埋込層を形成する。
【００３９】
次に、素子の境界領域にｐ型埋込層２５を、NMOSトランジスタ２００領域においてｎ型埋込層１６上で、かつ、ｎ型埋込層２７の内側に、ｐ型埋込層１７をイオン注入（例えば、不純物をB、ドーズ量を１×１０１４ｃｍ−２とする）等により形成する（図３（ｂ））。
次に、シリコン基板１上にｎ型エピタキシャル層２（例えば、膜厚を１．０μｍ、濃度を１×１０１６ｃｍ−３とする）を形成する（図３（ｃ））。ｎ型エピタキシャル層２の形成の際、ｎ型埋込層５及び２７、並びにｐ型埋込層２５及び１７は、ｎ型エピタキシャル層２の内部まで拡散する。
【００４０】
次に、ｎ型エピタキシャル層２のNPNトランジスタ１００の領域にｎ型コレクタコンタクト層６を、NMOSトランジスタ２００の領域のｎ型埋込層２７上にｎ型拡散層２８を、素子境界領域のｐ型埋込層２５上にｐ型拡散層２６を、ｐ型埋込層１７上にｐ型ウェル層１８をそれぞれ形成する。その後、ｎ型エピタキシャル層２の上面部の少なくとも素子境界領域に、LOCOS分離層３を形成する（図３（ｄ））。ここで、ｎ型コレクタコンタクト層６とｎ型拡散層２８とを同一工程で形成してもよい。
【００４１】
次に、NPNトランジスタ１００の領域にｐ型ベース層９及びｎ型エミッタ層１２を、NMOSトランジスタ２００の領域にゲート酸化膜２１、ゲートポリ電極２２、ｎ型ソース層１９、及びｎ型ドレイン層２０を形成する（図３（ｅ））。
最後に、ｎ型エピタキシャル層２及びLOCOS分離層３上に、絶縁膜４をＣＶＤ法等により形成した後、コンタクト部を開口して、コレクタ電極８、エミッタ電極１４、ベース電極１１、ソース電極２３、及びドレイン電極２４を形成する（図３（ｆ））。
【００４２】
以上の各工程を経ることにより、NPNトランジスタ１００及びNMOSトランジスタ２００を形成することができる。
以上のように本実施の形態によれば、ｎ型埋込層１６とｎ型埋込層２７及びｎ型拡散層２８とにより、ｐ型埋込層１７及びｐ型ウェル層１８の外縁部が囲まれているため、ｐ型埋込層１７及びｐ型ウェル層１８とシリコン基板１との間には、ｎ層のポテンシャルバリアが形成される。このポテンシャルバリアにより、シリコン基板１とｐ型埋込層１７及びｐ型ウェル層１８とを電気的に分離することができるので、ｎ型埋込層１６の周辺部に隣接したｎ型エピタキシャル層２でのパンチスルーを抑制でき、ｐ型埋込層１７−ｎ型エピタキシャル層２−シリコン基板１で構成された寄生PNPトランジスタの動作も抑制できる。
【００４３】
寄生PNPトランジスタの動作が抑制されると、ｐ型ウェル層１８からシリコン基板１へのリーク電流が低減されるので、その結果、シリコン基板１とｐ型ウェル層１８との間の分離特性が向上する。
ゆえに、ｐ型ウェル層１８の電位を通常グラウンドであるシリコン基板１に関係なく設定することができる。
【００４４】
また、半導体装置１０００ａにｐ型埋込層１７及びｐ型ウェル層１８の外縁部を囲むようにｎ型埋込層２７及びｎ型拡散層２８が形成されることにより、ｎ型埋込層１６の周辺部に隣接したｎ型エピタキシャル層２でのパンチスルーを抑制できるので、NPNトランジスタ１００の高速化に伴い、ｎ型埋込層１６の不純物濃度のピーク位置をさらに深くなるように形成することができる。
【００４５】
これにより、NMOSトランジスタ２００においてウェル層が拡大するので、ウェル層でのパンチスルーの発生を抑制でき、耐圧を向上させることができる。
よって、NMOSトランジスタ２００の高速化とNMOSトランジスタ２００の高耐圧化とを両立することができる。
２．（実施の形態２）
２‐１．半導体装置の構成
図５は、半導体装置１０００ｂの構成を示す断面図である。図５に示すように、半導体装置１０００ｂは、実施の形態１で説明したNPNトランジスタ１００及びNMOSトランジスタ２００に加え、縦型PNPトランジスタ３００を備える。
【００４６】
PNPトランジスタ３００は、図５に示すように、シリコン基板１とｎ型エピタキシャル層２との界面付近に形成された高濃度のｎ型埋込層３０１と、ｎ型埋込層３０１上に選択的に形成された高濃度のｐ型コレクタ埋込層３０２と、ｐ型コレクタ埋込層３０２上に形成されたｐ型コレクタ層３０３と、ｐ型コレクタ層３０３上に選択的に形成された高濃度のｐ型コレクタコンタクト層３０４と、ｐ型コレクタコンタクト層３０４上に形成され、ポリシリコン等で構成されたｐ型コレクタポリ電極３０５と、ｐ型コレクタポリ電極３０５上に形成されたコレクタ電極３０６と、ｐ型コレクタ層３０３上に選択的に形成されたｎ型ベース層３０７と、ｎ型ベース層３０７と電気的に接続され、ポリシリコン等で構成されたｎ型ベースポリ電極３０８と、ｎ型ベースポリ電極３０８上に形成されたベース電極３０９と、ｎ型ベース層３０７上に選択的に形成された高濃度のｐ型エミッタ層３１０と、ｐ型エミッタ層３１０上に形成され、ポリシリコン等で構成されたｐ型エミッタポリ電極３１１と、ｐ型エミッタポリ電極３１１上に形成されたエミッタ電極３１２とを備える。
【００４７】
PNPトランジスタ３００は、さらに、高濃度のｎ型埋込層３１３と当該ｎ型埋込層３１３上に形成される高濃度のｎ型拡散層３１４とを備える。図５に示すように、ｎ型埋込層３１３は、ｎ型埋込層３０１上のｐ型コレクタ埋込層３０２周辺に形成されている。ｐ型コレクタ埋込層３０２周辺のｎ型エピタキシャル層２でのパンチスルーを抑制するために、高濃度のｎ型層をｐ型コレクタ埋込層３０２周辺に形成する必要があるからである。
【００４８】
ｎ型拡散層３１４は、ｐ型コレクタ層３０３周辺に形成されている。ｐ型コレクタ層３０３周辺のｎ型エピタキシャル層２を高濃度化して、素子分離特性をさらに向上させるためである。なお、ｎ型拡散層３１４の上端は、LOCOS分離層３と接する。
次に、ｎ型埋込層３１３及びｎ型拡散層３１４とｐ型コレクタ埋込層３０２及びｐ型コレクタ層３０３との具体的な位置関係について説明する。
【００４９】
図６は、半導体装置１０００ｂのPNPトランジスタ３００を上から見た図である。図
６に示すように、ｎ型埋込層３１３及びｎ型拡散層３１４は、ｐ型コレクタ埋込層３０２及びｐ型コレクタ層３０３の外縁部を囲むように形成されている。
ここで、“ｐ型コレクタ埋込層３０２及びｐ型コレクタ層３０３の外縁部”とは、ｐ型コレクタ埋込層３０２及びｐ型コレクタ層３０３の外側面であり、ｐ型コレクタ埋込層３０２及びｐ型コレクタ層３０３の上面部及び底面部は含まない。したがって、“ｎ型埋込層３１３及びｎ型拡散層３１４がｐ型コレクタ埋込層３０２及びｐ型コレクタ層３０３の外縁部を囲むように形成されている”とは、ｎ型埋込層３１３及びｎ型拡散層３１４が、ｐ型コレクタ埋込層３０２及びｐ型コレクタ層３０３の外側面にリング状に形成されていることをいう。
【００５０】
このように、PNPトランジスタ３００において、ｎ型埋込層３０１とｎ型埋込層３１３及びｎ型拡散層３１４とにより、ｐ型コレクタ埋込層３０２及びｐ型コレクタ層３０３とシリコン基板１とが分離するよう形成されている。
続いて、ｎ型埋込層３０１とｎ型埋込層３１３との位置及び不純物濃度の関係について説明する。ｎ型埋込層３０１とｎ型埋込層３１３とは別工程で形成され、それぞれのｎ型埋込層は、不純物濃度のピークを持つ。ｎ型埋込層３０１及びｎ型埋込層３１３は、ｎ型埋込層３０１の不純物濃度のピーク位置が、ｎ型埋込層３１３の不純物のピーク位置より深くなるように形成されている。
【００５１】
これにより、ｎ型埋込層３０１とｎ型ベース層３０７との距離を確保することができるので、縦型PNPトランジスタ３００の耐圧を向上させることができる。
また、ここでは図示しないが、微小領域S２での不純物濃度に関しては、図３と同様に、シリコン基板１上面から１．４μmまでの深さにおいて、ｎ型埋込層３１３及びｎ型拡散層３１４の不純物濃度が、ｎ型エピタキシャル層２及びｎ型埋込層３０１よりも高濃度になる。ｎ型埋込層３１３及びｎ型拡散層３１４が形成されることで、ｐ型コレクタ埋込層３０２及びｐ型コレクタ層３０３の外縁部におけるｎ型層の不純物濃度を高濃度化することができるので、ｐ型コレクタ埋込層３０２周辺のｎ型エピタキシャル層２でのパンチスルーを抑制することができる。
【００５２】
図５に戻って、PNPトランジスタ３００においてｎ型埋込層３０１とｐ型コレクタ層との間には、高濃度のｐ型コレクタ埋込層３０２が形成されている。これにより、ｐ型コレクタ層３０３の下部にｎ型エピタキシャル層２が残るのを防止することができるとともに、コレクタ抵抗が低減されるので、PNPトランジスタ３００をさらに高速化することができる。
【００５３】
なお、ｐ型コレクタ埋込層３０２とｐ型埋込層１７とは、同一工程で作成してもよく、その場合には、工程を増加することなくｐ型コレクタ埋込層３０２を形成することができる。
２‐２．製造方法
続いて、半導体装置の製造方法について説明する。図７、８は、製造方法における各工程での半導体装置１０００ｂの構成を示す断面図である。
【００５４】
まず、シリコン基板１においてNPNトランジスタ１００の領域にｎ型埋込層５を、NMOSトランジスタ２００の領域にｎ型埋込層２７を、縦型PNPトランジスタ３００の領域にｎ型埋込層３１３をイオン注入等により形成する。その後、NMOSトランジスタ２００の領域においてｎ型埋込層２７の内側にｎ型埋込層１６を、縦型PNPトランジスタ３００の領域においてｎ型埋込層３１３の内側にｎ型埋込層３０１を、高エネルギーによるイオン注入等により形成する（図７（ａ））。ｎ型埋込層５、２７、３１３は同一工程で形成される。ここで、ｎ型埋込層１６、３０１の不純物濃度のピーク位置が、ｎ型埋込層５、２７、３１３の不純物濃度のピーク位置より深くなるようにそれぞれのｎ型埋込層を形成する。
【００５５】
次に、素子の境界領域にｐ型埋込層２５を、NMOSトランジスタ２００領域においてｎ型埋込層１６上で、かつ、ｎ型埋込層２７の内側にｐ型埋込層１７を、縦型PNPトランジスタ３００領域においてｎ型埋込層３０１上で、かつ、ｎ型埋込層３１３の内側にｐ型コレクタ埋込層３０２を、イオン注入等により形成する（図７（ｂ））。
次に、シリコン基板１上にｎ型エピタキシャル層２を形成する（図７（ｃ））。
【００５６】
次に、ｎ型エピタキシャル層２のNPNトランジスタ１００の領域にｎ型コレクタコンタクト層６を、NMOSトランジスタ２００の領域のｎ型埋込層２７上にｎ型拡散層２８を、PNPトランジスタ３００の領域のｎ型埋込層３１３上にｎ型拡散層３１４を、素子境界領域のｐ型埋込層２５上にｐ型拡散層２６を、ｐ型埋込層１７上にｐ型ウェル層１８を、ｐ型コレクタ埋込層３０２上にｐ型コレクタ層３０３を、それぞれ形成する。その後、ｎ型エピタキシャル層２の上面部の少なくとも素子境界領域に、LOCOS分離層３を形成する（図８（ｄ））。ここで、ｐ型ウェル層１８とｐ型コレクタ層３０３とは、同一工程で形成してもよい。
【００５７】
次に、NPNトランジスタ１００の領域にｐ型ベース層９及びｎ型エミッタ層１２を、NMOSトランジスタ２００の領域にゲート酸化膜２１、ゲートポリ電極２２、ｎ型ソース層１９、及びｎ型ドレイン層２０を、縦型PNPトランジスタ３００領域にｎ型ベース層３０７及びｐ型エミッタ層３１０を形成する（図８（ｅ））。
最後に、ｎ型エピタキシャル層２及びLOCOS分離層３上に、絶縁膜４をＣＶＤ法等により形成後、コンタクト部を開口して、コレクタ電極８、エミッタ電極１４、ベース電極１１、ソース電極２３、ドレイン電極２４、コレクタ電極３０６、エミッタ電極３１２、及びベース電極３０９を形成する（図８（ｆ））。
【００５８】
以上の各工程を経ることにより、NPNトランジスタ１００、NMOSトランジスタ２００、及びPNPトランジスタ３００を形成することができる。
以上のように本実施の形態によれば、ｎ型埋込層３０１とｎ型埋込層３１３及びｎ型拡散層３１４とにより、ｐ型コレクタ埋込層３０２及びｐ型コレクタ層３０３の外縁部が囲まれているため、ｐ型コレクタ埋込層３０２及びｐ型コレクタ層３０３とシリコン基板１との間には、ｎ層のポテンシャルバリアが形成される。このポテンシャルバリアにより、シリコン基板１とｐ型コレクタ埋込層３０２及びｐ型コレクタ層３０３とを電気的に分離することができるので、ｎ型埋込層３０１の周辺部に隣接したｎ型エピタキシャル層２でのパンチスルーを抑制でき、ｐ型コレクタ埋込層３０２−ｎ型エピタキシャル層２−シリコン基板１で構成された寄生PNPトランジスタの動作も抑制できる。
【００５９】
寄生PNPトランジスタの動作が抑制されると、ｐ型コレクタ層３０３からシリコン基板１へのリーク電流が低減されるので、その結果、シリコン基板１とｐ型コレクタ層３０３との間の分離特性が向上する。
３．（実施の形態３）
３‐１．半導体装置１０００ｃの構成
図９は、半導体装置１０００ｃの構成を示す断面図である。図９に示すように、半導体装置１０００ｃは、半導体装置１０００ｂの構成に加え、PMOSトランジスタ４００をさらに備える。
【００６０】
PMOSトランジスタ４００は、ｎ型埋込層１６上に形成された高濃度のｎ型埋込層４０１と、ｎ型埋込層４０１の上方に接するように形成されたｎ型ウェル層４０２と、ｎ型ウェル層４０２上に選択的に形成されたｐ型ソース層４０３及びｐ型ドレイン層４０４と、ｎ型ウェル層４０２上に選択的に形成されたゲート酸化膜４０５と、ゲート酸化膜４０５上に形成され、ポリシリコンで構成されたゲートポリ電極４０６と、ｐ型ソース層４０３上に形成されたソース電極４０７と、ｐ型ドレイン層４０４上に形成されたドレイン電極４０８とを備える。
【００６１】
半導体装置１０００ｃにおける他の構成は、半導体装置１０００ｂの構成と同一であるので説明を省略する。
図９に示すように、PMOSトランジスタ４００は、埋込構造としてシリコン基板1とｎ型エピタキシャル層２との界面に、ｎ型埋込層４０１及びｎ型埋込層１６の２層が積層された構造を有する。ｎ型埋込層４０１とｎ型埋込層１６とが形成されていない場合であっても、PMOSトランジスタ４００は動作するが、ｎ型埋込層４０１及びｎ型埋込層１６は、ｎ型ウェル層４０２よりも高濃度であるため、ｎ型埋込層４０１及びｎ型埋込層１６を形成することにより、ポテンシャルバリアが形成されることになる。
【００６２】
これにより、ラッチアップを抑制できるとともに、基板からの浮遊キャリアの侵入を低減することが可能となるので、低ノイズ特性を実現することができる。
また、ｎ型埋込層４０１及びｎ型埋込層１６の何れか一方でも存在すれば、上述のラッチアップの抑制や低ノイズ特性を実現可能であるが、PMOSトランジスタ４００とNMOSトランジスタ２００とが隣接する場合には、ｎ型埋込層４０１及びｎ型埋込層１６の２層が存在することで、素子の境界領域に分離層を別途設ける必要がないため、素子面積を縮小でき、半導体装置の設計におけるレイアウトの自由度も大きくなる。
【００６３】
なお、ｎ型埋込層４０１は、ｎ型埋込層５と同一工程で作成されるとしてもよい。
３‐３．半導体装置１０００ｃの製造方法
続いて、半導体装置１０００ｃの製造方法について説明する。図１０、１１は、製造方法の各工程での半導体装置１０００ｃの構成を示す断面図である。
まず、シリコン基板１においてNPNトランジスタ１００の領域にｎ型埋込層５を、NMOSトランジスタ２００の領域にｎ型埋込層２７を、PNPトランジスタ３００の領域にｎ型埋込層３１３を、PMOSトランジスタ４００の領域にｎ型埋込層４０１を、それぞれイオン注入等により形成する。その後、NMOSトランジスタ２００及びPMOSトランジスタ４００の領域にｎ型埋込層１６を、PNPトランジスタ３００の領域にｎ型埋込層３０１を、それぞれ高エネルギーによるイオン注入等により形成する（図１０（ａ））。ここで、ｎ型埋込層１６、３０１の不純物濃度のピーク位置が、ｎ型埋込層５、２７、３１３、４０１の不純物濃度のピーク位置より深くなるよう形成する。また、PNPトランジスタ３００及びNMOSトランジスタ２００の領域において、ｎ型埋込層１６、３０１は、ｎ型埋込層２７、３１３の内側に形成する。その際、ｎ型埋込層１６は、PMOSトランジスタ４００の領域にも形成される。具体的には、図１０（ａ）に示すように、ｎ型埋込層４０１の底面に接するように、ｎ型埋込層１６が形成される。
【００６４】
次に、素子の境界領域にｐ型埋込層２５を、NMOSトランジスタ２００の領域にｐ型埋込層１７を、PNPトランジスタ３００の領域にｐ型埋込層３０２を、それぞれイオン注入等により形成する（図１０（ｂ））。
その後、シリコン基板１上にｎ型エピタキシャル層２を形成する（図１０（ｃ））。
次に、ｎ型エピタキシャル層２のNPNトランジスタ１００の領域にｎ型コレクタコンタクト層６を、NMOSトランジスタ２００の領域のｎ型埋込層２７上にｎ型拡散層２８を、PNPトランジスタ３００の領域のｎ型埋込層３１３上にｎ型拡散層３１４を、素子境界領域のｐ型埋込層２５上にｐ型拡散層２６を、ｐ型埋込層１７上にｐ型ウェル層１８を、ｐ型埋込層３０２上にｐ型コレクタ層３０３を、PMOSトランジスタ４００の領域のｎ型埋込層４０１上にｎ型ウェル層４０２を、それぞれ形成する。その後、ｎ型エピタキシャル層２の上面部の少なくとも素子境界領域に、LOCOS分離層３を形成する（図１１（ｄ））。
【００６５】
次に、NPNトランジスタ１００の領域にｐ型ベース層９及びｎ型エミッタ層１２を、PNPトランジスタ３００の領域にｎ型ベース層３０７及びｐ型エミッタ層３１０を、NMOSトランジスタ２００の領域にゲート酸化膜２１、ゲートポリ電極２２、ｎ型ソース層１９、及びｎ型ドレイン層２０を、PMOSトランジスタ４００の領域に、ゲート酸化膜４０５、ゲートポリ電極４０６、ｐ型ソース層４０３、ｐ型ドレイン層４０４を形成する（図１１（ｅ））。
【００６６】
最後に、ｎ型エピタキシャル層２及びLOCOS分離層３上に、絶縁膜４をＣＶＤ法等により形成した後、コンタクト部を開口して、コレクタ電極８、エミッタ電極１４、ベース電極１１、ソース電極２３、ドレイン電極２４、コレクタ電極３０６、エミッタ電極３１２、ベース電極３０９、ソース電極４０７、及びドレイン電極４０８を形成する（図１１（ｆ））。
【００６７】
以上の各工程を経ることにより、NPNトランジスタ１００、PNPトランジスタ３００、NMOSトランジスタ２００、及びPMOSトランジスタ４００を形成することができる。
４．（実施の形態４）
４‐１．半導体装置１０００ｄの構成
図１２は、半導体装置１０００ｄの構成を示す断面図である。図１２に示すように、半導体装置１０００ｄは、半導体装置１０００ｂの構成に加え、シリコン基板1上に形成された高耐圧のNPNトランジスタ５００をさらに備える。
【００６８】
NPNトランジスタ５００は、シリコン基板1とｎ型エピタキシャル層２との界面に形成されたｎ型埋込層５０１と、コレクタとして作用するｎ型エピタキシャル層２上に選択的に形成されたｐ型ベース層５０２と、ｐ型ベース層５０２に選択的に形成された高濃度のｎ型エミッタ層５０３と、ｎ型コレクタコンタクト層５０７とｎ型コレクタポリ電極５０８とを介して電気的に接続されたコレクタ電極５０４と、ｐ型ベース層５０２とｐ型ベースポリ電極５０９とを介して電気的に接続されたベース電極５０５と、ｎ型エミッタ層５０３とｎ型エミッタポリ電極５１０とを介して電気的に接続されたエミッタ電極５０６とを備える。
【００６９】
半導体装置１０００ｄにおける他の構成は、半導体装置１０００ｂの構成と同一であるので説明を省略する。
NPNトランジスタ５００のｎ型埋込層５０１は、ｎ型埋込層５より深く形成される。そのため、ｐ型ベース層５０２とｎ型埋込層５０１との距離が長くなるので、NPNトランジスタ１００よりも耐圧を向上させることができる。つまり、高速性能を有するNPNトランジスタ１００と高耐圧のNPNトランジスタ５００とを、同一基板上に集積化できる。
【００７０】
なお、ｎ型埋込層５０１は、ｎ型埋込層１６と同一工程で形成されるとしてもよい。これにより、工程を新たに追加することなくｎ型埋込層５０１を形成することができる。
５．（実施の形態５）
５‐１．半導体装置１０００ｅの構成
図１３は、半導体装置１０００ｅの構成を示す断面図である。図１３に示すように、半導体装置１０００ｅは、半導体装置１０００ｂの構成に加え、フォトダイオード６００をさらに備える構成であり、シリコン基板１からなるアノードとｎ型エピタキシャル層２からなるカソード層６０１とにより形成されるＰＮ接合を利用している。
【００７１】
半導体装置１０００ｅは、受光素子であるフォトダイオード６００と電子素子であるトランジスタ１００、２００、３００とを同一基板上に集積した、いわゆるOEICである。以下、フォトダイオード６００の詳細な構成について説明する。
フォトダイオード６００は、ｎ型エピタキシャル層２からなるカソード層６０１と、カソード層６０１上に選択的に形成されたカソードコンタクト層６０２と、シリコン基板1とｎ型エピタキシャル層２との界面に選択的に形成されたアノード埋込層６０３と、アノード埋込層６０３上に形成されたアノードコンタクト層６０４と、アノードコンタクト層６０４上に形成されたアノード電極６０５と、カソードコンタクト層６０２上に形成されたカソード電極６０６と、カソードコンタクト層６０２上に絶縁膜４を選択的に開口することにより形成された受光面６０７とを備える。
【００７２】
半導体装置１０００ｅにおける他の構成は、半導体装置１０００ｂの構成と同一であるので説明を省略する。
フォトダイオード６００において、受光面６０７に光が入射すると、電子‐正孔対が形成される。フォトダイオード６００には逆方向電圧が印加されているため、電子は、カソード層６０１、カソードコンタクト層６０２を通ってカソード電極６０６から電流として取り出される。一方、正孔は、アノード埋込層６０３、アノードコンタクト層６０４を通ってアノード電極６０５から電流として取り出される。
【００７３】
シリコン基板１で吸収されたキャリアの一部は、近接した素子まで拡散し、素子内部に侵入する場合がある。このとき侵入したキャリアはノイズ成分になり、特性低下や回路の動作異常の原因となる。NMOSトランジスタ２００では、ｎ型埋込層１６及びｎ型埋込層２７、２８により基板分離されているため、不要なキャリアの侵入を防止することができる。その結果、ノイズの増大を抑制することができる。
５‐２．OEICの回路構成
図１４は、OEICの回路構成の一例を示す図である。OEICは、バイポーラトランジスタで構成されたオペアンプ１００ａと、スイッチング素子として働くNMOSトランジスタ２００ａ、２００ｂと、フォトダイオード６００と、ゲイン抵抗７００ａ、７００ｂとを備える。
【００７４】
NMOSトランジスタ２００ａとゲイン抵抗７００ａとは、直列に接続される。また、NMOSトランジスタ２００ｂとゲイン抵抗７００ｂとは、直列に接続される。
このようなOEICにおいて、光ディスクからの反射光がフォトダイオード６００に入射されると、光電流が発生し、オペアンプ１００の入力電流となる。この入力電流は、ゲイン抵抗７００ａあるいはゲイン抵抗７００ｂの大きさに応じて増幅されて出力される。
（補足）
以上、本発明に係る半導体装置について、実施の形態に基づいて説明したが、本発明は上記実施の形態に限られないことは勿論である。
（１）上記実施の形態では、半導体基板としてシリコン基板を用いたが、シリコン基板に限定されるものではなく、ゲルマニウム基板や化合物半導体等であってもよい。
（２）上記実施の形態では、半導体基板としてｐ型を用いたが、ｎ型を用いても適用可能であることは言うまでもない。
（３）上記実施の形態では、NPNトランジスタ１００としてダブルポリエミッタ型のトランジスタを用いたが、拡散型、ポリエミッタ型、及びトレンチ分離等、他の構造のトランジスタであってもよい。
（４）上記実施の形態では、NMOSトランジスタ３００においてｎ型埋込層２７上にｎ型拡散層２８が形成される構成としたが、ｎ型拡散層２８は、ｐ型ウェル層１８周辺のｎ型エピタキシャル層２を高濃度化して、素子分離特性をさらに向上させるためのものであり、必ずしも必要ではなく、ｎ型埋込層２７だけであってもよい。
（５）また、ｎ型埋込層２７あるいはｎ型拡散層２８の上端が、必ずしもLOCOS分離層３と接していなくてもよい。
（６）また、ｎ型埋込層２７は、ｎ型埋込層１６上に形成されるとしたが、ｎ型埋込層２７の一部がｎ型埋込層１６と接していればよい。
（７）また、ｐ型埋込層１７上にｐ型ウェル層が形成される構成としたが、ｐ型ウェル層１８の下部にｎ型エピタキシャル層２が残らない場合には、ｐ型ウェル層１８だけでもよい。同様に、PNPトランジスタ３００において、ｐ型コレクタ埋込層３０２上にｐ型コレクタ層３０３が形成される構成としたが、ｐ型コレクタ層３０３だけでもよい。
（８）また、NPNトランジスタ１００において、ｎ型埋込層５上に高濃度のｎ型コレクタコンタクト層６が選択的に形成される構造としたが、ｎ型コレクタコンタクト層６は、コレクタ抵抗を下げるために形成されるものであるので、NPNトランジスタ１００の動作に関しては、必ずしも必要ない。
（９）半導体装置１０００ｃのPMOS４００において、ｎ型ウェル層４０２とｎ型埋込層４０１とｎ型埋込層１６とが形成される構造としたが、ｎ型ウェル層４０２だけでもよい。
【００７５】
上記実施の形態及び上記補足をそれぞれ組み合わせるとしてもよい。
【産業上の利用可能性】
【００７６】
本発明は、バイポーラトランジスタとMOSトランジスタとが同一基板上に形成された半導体装置に広く適用可能であり、特に、OEICにおいて有用である。
【図面の簡単な説明】
【００７７】
【図１】実施の形態１における半導体装置１０００ａの構成を示す断面図である。
【図２】半導体装置１０００ａのNMOSトランジスタ２００を上から見た図である。
【図３】図１の微小領域Sでの不純物濃度のプロファイルの一例を示す図である。
【図４】半導体装置１０００ａの製造工程を示す図である。
【図５】実施の形態２における半導体装置１０００ｂの構成を示す断面図である。
【図６】半導体装置１０００ｂのPNPトランジスタ３００を上から見た図である。
【図７】半導体装置１０００ｂの製造工程の一部分を示す図である。
【図８】半導体装置１０００ｂの製造工程のうち図７で示す部分に後続する部分を示す図である。
【図９】実施の形態３における半導体装置１０００ｃの構成を示す断面図である。
【図１０】半導体装置１０００ｃの製造工程の一部分を示す図である。
【図１１】半導体装置１０００ｃの製造工程のうち図１０で示す部分に後続する部分を示す図である。
【図１２】実施の形態４における半導体装置１０００ｄの構成を示す断面図である。
【図１３】実施の形態５における半導体装置１０００ｅの構成を示す断面図である。
【図１４】OEICの構成を示す図である。
【図１５】半導体装置１０００の構成を示す断面図である。
【符号の説明】
【００７８】
１    シリコン基板
２    ｎ型エピタキシャル層
３    LOCOS分離層
４    絶縁膜
５    ｎ型埋込層
６    ｎ型コレクタコンタクト層
７    ｎ型コレクタポリ電極
８    コレクタ電極
９    ｐ型ベース層
１０  ｐ型ベースポリ電極
１１    ベース電極
１２    ｎ型エミッタ層
１３    ｎ型エミッタポリ電極
１４    エミッタ電極
１５    スペーサ層
１６    ｎ型埋込層
１７    ｐ型埋込層
１８    ｐ型ウェル層
１９    ｎ型ソース層
２０    ｎ型ドレイン層
２１    ゲート酸化膜
２２    ゲートポリ電極
２３    ソース電極
２４    ドレイン電極
２５    ｐ型埋込層
２６    ｐ型分離層
２７    ｎ型埋込層
２８    ｎ型拡散層
１００  NPNトランジスタ
２００  NMOSトランジスタ
３００  PNPトランジスタ
３０１  ｎ型埋込層
３０２  ｐ型コレクタ埋込層
３０３  ｐ型コレクタ層
３０４  ｐ型コレクタコンタクト層
３０５  ｐ型コレクタポリ電極
３０６  コレクタ電極
３０７  ｎ型ベース層
３０８  ｎ型ベースポリ電極
３０９  ベース電極
３１０  ｐ型エミッタ層
３１１  ｐ型エミッタポリ電極
３１２  エミッタ電極
３１３  ｎ型埋込層
３１４  ｎ型拡散層
４００  PMOSトランジスタ
４０１  ｎ型埋込層
４０２  ｎ型ウェル層
４０３  ｐ型ソース層
４０４  ｐ型ドレイン層
４０５  ゲート酸化膜
４０６  ゲートポリ電極
４０７  ソース電極
４０８  ドレイン電極
５００  NPNトランジスタ
５０１  ｎ型埋込層
５０２  ｐ型ベース層
５０３  ｎ型エミッタ層
５０４  コレクタ電極
５０５  ベース電極
５０６  エミッタ電極
５０７  ｎ型コレクタコンタクト層
５０８  ｎ型コレクタポリ電極
５０９  ｐ型ベースポリ電極
５１０  エミッタポリ電極
６００  フォトダイオード
６０１  カソード層
６０２  カソードコンタクト層
６０３  アノード埋込層
６０４  アノードコンタクト層
６０５  アノード電極
６０６  カソード電極
【図１】
2010219416.tif 000003
【図２】
2010219416.tif 000004
【図３】
2010219416.tif 000005
【図４】
2010219416.tif 000006
【図５】
2010219416.tif 000007
【図６】
2010219416.tif 000008
【図７】
2010219416.tif 000009
【図８】
2010219416.tif 000010
【図９】
2010219416.tif 000011
【図１０】
2010219416.tif 000012
【図１１】
2010219416.tif 000013
【図１２】
2010219416.tif 000014
【図１３】
2010219416.tif 000015
【図１４】
2010219416.tif 000016
【図１５】
2010219416.tif 000017