(57)【要約】【課題】大きな歪み量を発生可能な半導体装置およびその製造方法を提供する。【解決手段】半導体装置の製造方法は、ＣとＣの濃度の１０倍以上のＧｅとを含んだＳｉＧｅＣ層を形成する工程（Ｓ３）と、ＳｉＧｅＣ層内のＣのうちで格子置換位置に位置しているものを格子間位置へと移動させることによって、前記ＳｉＧｅＣ層内の全てのＣに対する格子置換位置に位置するＣの割合を形成された時点での割合から低下させて５０％以下に低下させる工程（Ｓ４）と、を含む。【選択図】      図４
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【特許請求の範囲】
【請求項１】
ＣとＣの濃度の１０倍以上のＧｅとを含んだＳｉＧｅＣ層を形成する工程と、
ＳｉＧｅＣ層内のＣのうちで格子置換位置に位置しているものを格子間位置へと移動させることによって、前記ＳｉＧｅＣ層内の全てのＣに対する格子置換位置に位置するＣの割合を形成された時点での割合から低下させて５０％以下に低下させる工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記ＳｉＧｅＣ層を形成する工程の前に、Ｓｉからなる基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記基板の表面のうちの前記ゲート電極の隣の部分を除去して除去部を形成する工程と、をさらに具備し、
前記ＳｉＧｅＣ層を形成する工程が、前記ＳｉＧｅＣ層を前記除去部に形成する工程を具備し、
前記ＳｉＧｅＣ層にソース／ドレイン領域を形成する工程をさらに具備する、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記前記ＳｉＧｅＣ層内の全てのＣに対する格子置換位置に位置するＣの割合を前記形成された時点での割合から低下させて５０％以下に低下させる工程が、前記ＳｉＧｅＣ層を１０００℃以上で加熱する工程を具備する、ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記ＳｉＧｅＣ層を形成する工程が６５０℃以下の条件で行なわれることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
Ｓｉからなる基板と、
前記基板の上にゲート絶縁膜を介して設けられたゲート電極と、
前記基板の表面の前記ゲート電極の下方のチャネル領域を挟む領域が除去された領域に設けられ、ＣとＣの濃度の１０倍以上で２０％以上の濃度のＧｅとを含み、全てのＣに対する格子置換位置に位置するＣの割合が５０％以下である、ＳｉＧｅＣ層と、
前記ＳｉＧｅＣ層内に形成されたソース／ドレイン領域と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば歪みシリコン領域を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
今後のＬＳＩ（large scale integrated circuits）技術にとって極めて有望な構造の１つに、Ｓｉと格子定数の異なるＳｉＧｅを用いることで、Ｓｉに歪みを与える方法がある。具体的には、例えばｐ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）のソース／ドレイン領域にＳｉＧｅを用いることによって、Ｓｉからなるチャネル領域に圧縮歪みを印加する。
【０００３】
この技術を用いた場合、ＳｉＧｅ領域による歪み量が大きいほど、ＭＯＳＦＥＴの高性能化につながる。そして、ＳｉＧｅ領域のＧｅ濃度が高いほどＳｉＧｅ領域がＳｉ領域に与える歪み量は大きいので、Ｇｅ濃度は高い方が望ましい。しかしながら、Ｇｅ濃度が高いと、高温での処理が必要なＳｉＧｅの成膜の最中にＳｉＧｅ領域に転位等の欠陥が発生してしまう。この結果、Ｇｅの高濃度化によって本来目的とした歪み量の増加を実現できない。具体的には、Ｇｅの濃度が概略２０％よりも高いと、このような転位の発生が特に起こりやすい。
【０００４】
この問題を解決する方法としては、例えばＳｉＧｅ層を成膜する際の処理温度を低くすることが考えられる。こうすることによって、ＳｉＧｅ層の成長時に転位が発生しにくい。しかしながら、成膜時の処理温度を５０℃低下させるとＳｉＧｅ層の成長速度は約１桁低下するため、この方法は実用的ではない。
【０００５】
特許文献１には、Ｓｉのエピタキシャル成長中にＣとＧｅを同時に添加する際に、高品質なＳｉＧｅＣを形成するために、ＳｉＧｅとＳｉＣとを交互に供給する方法が提案されている。
【０００６】
また、特許文献２には、Ｓｉ中にＣとＧｅとを含有するエピタキシャル層についての発明が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２８９５２６号公報
【特許文献２】特表２００７−５３７６０１号公報
【非特許文献】
【０００８】
【非特許文献１】A. Madan et al、ECS Transactions 16(10)、２００８年、 ｐ．３２５乃至３３２
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、大きな歪み量を発生可能な半導体装置およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の一態様による半導体装置の製造方法は、ＣとＣの濃度の１０倍以上のＧｅとを含んだＳｉＧｅＣ層を形成する工程と、ＳｉＧｅＣ層内のＣのうちで格子置換位置に位置しているものを格子間位置へと移動させることによって、前記ＳｉＧｅＣ層内の全てのＣに対する格子置換位置に位置するＣの割合を形成された時点での割合から低下させて５０％以下に低下させる工程と、を具備することを特徴とする。
【００１１】
本発明の一態様による半導体装置は、Ｓｉからなる基板と、前記基板の上にゲート絶縁膜を介して設けられたゲート電極と、前記基板の表面の前記ゲート電極の下方のチャネル領域を挟む領域が除去された領域に設けられ、ＣとＣの濃度の１０倍以上で２０％以上の濃度のＧｅとを含み、全てのＣに対する格子置換位置に位置するＣの割合が５０％以下である、ＳｉＧｅＣ層と、前記ＳｉＧｅＣ層内に形成されたソース／ドレイン領域と、を具備することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、大きな歪み量を発生可能な半導体装置およびその製造方法を提供できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る半導体装置の製造工程の一部を示す断面図。
【図２】図１に続く工程を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】実施形態に係る半導体装置の製造工程のフローチャート。
【図５】本発明の実施形態に係るＭＯＳＦＥＴのオン電流とリファレンス用ＭＯＳＦＥＴのオン電流との比較を示す図。
【図６】Ｃが格子置換位置に位置しているＳｉＧｅＣを示す図。
【図７】Ｃが格子間位置に位置しているＳｉＧｅＣを示す図。
【図８】ＳｉＨ３ＣＨ３とＳｉＨ４との流量比に対する、ＳｉＣ層内の全てのＣ濃度および格子置換位置のＣ濃度の関係を示す図。
【図９】成膜直後の格子置換位置Ｃ濃度と成膜著後の歪み量との関係を示す図。
【図１０】熱処理温度と格子置換位置Ｃ濃度比との関係を示す図。
【図１１】格子置換位置Ｃ濃度比とオン電流との関係を示す図。
【発明を実施するための形態】
【００１４】
図１乃至図４を用いて、本発明の実施形態に係る半導体装置の製造方法について説明する。図１乃至図３は、実施形態に係る半導体装置の製造工程の一部を順に示す断面図である。図４は、実施形態に係る半導体装置の製造工程のフローチャートである。
【００１５】
まず、公知のプロセスを用いて、図１に示す構造が形成される（ステップＳ１）。すなわち、例えば、Ｓｉからなる基板１の表面に、リソグラフィー工程、およびＲＩＥ（reactive ion etching）等のエッチングを用いて、素子分離絶縁膜用のトレンチが形成される。次に、このトレンチが、例えばシリコン酸化膜等の絶縁膜によって埋め込まれることによって、素子分離絶縁膜２が形成される。素子分離絶縁膜２は素子領域を区画する。次に、素子領域内の、ＭＯＳＦＥＴの閾値制御のためにＭＯＳＦＥＴのチャネル領域３の形成が予定されている部分に不純物が注入され。次に、この注入領域上に、ゲート絶縁膜４が形成される。次に、ゲート絶縁膜４上にゲート電極５が形成される。次に、ゲート電極５をマスクとして用いてイオンを注入することによって、基板１の表面のゲート電極４の両側にソース／ドレイン領域のエクステンション領域６が形成される。次に、ゲート絶縁膜４およびゲート電極５の側壁を覆う側壁絶縁膜７が形成される。次に、エッチング（ドライエッチング、ウェットエッチングを問わない）により、基板１の表面のソース／ドレイン領域の形成予定領域が除去され、エッチング領域１１が形成される（ステップＳ２）。すなわち、このエッチングにより、ゲート電極５の両側の基板表面が除去される。エッチング領域１１の深さは、後の工程でエッチング領域に埋め込まれるＳｉＧｅ膜がＭＯＳＦＥＴのチャネル領域３に歪みが印加されてＭＯＳＦＥＴのオン電流増加効果が得られるのに足る深さである。具体的には、少なくともチャネル領域より深くまでエッチングされる。
【００１６】
次に、図２に示すように、エッチング領域１１に例えば厚さが１００ｎｍのＳｉＧｅＣ層１２を、選択的にエピタキシャル成長させる（ステップＳ３）。ＳｉＧｅＣ層１２の選択成長は、例として、Ｈ２、ＧｅＨ４、ＳｉＨ４、ＧｅＨ４、ＳｉＣＨ６、ＨＣｌを用いて、６００℃で行なった。ＳｉＧｅＣ層１２のＣおよびＧｅの含有比については、後に詳述するが、ここでは例として、元素密度比でＣが１％、Ｇｅが３０％含有されているものとする。なお、本明細書を通じて、％という表記で示しているものは、全原子数に対するそれぞれの元素の原子数割合（すなわち、ａｔ％）であり、質量割合ではない。Ｃを添加する理由は、格子定数が０．５６５８ｎｍであるＧｅが、格子定数が０．５４３１ｎｍであるＳｉ結晶に対して格子定数を大きくするのに対して、格子定数が０．３６５ｎｍであるＣがＳｉ結晶に対して格子定数を小さくする効果を期待してのことである。
【００１７】
次に、図３に示すように、ＳｉＧｅＣ層１２に、リソグラフィー工程およびイオン注入によって、ソース／ドレイン領域１３が形成されてｐ型のＭＯＳＦＥＴが完成する。実施形態に係るＭＯＳＦＥＴは、ソース／ドレイン領域用の注入されたイオンを拡散させるための熱処理工程を経ている。または（および）その後にさらなる熱処理工程を経ている（ステップＳ４）。
【００１８】
本実施形態に係るＭＯＳＦＥＴの効果を確認するために、上記の説明に沿って作成された本実施形態に係るＭＯＳＦＥＴと、第１のリファレンス用のＭＯＳＦＥＴとを比較した。第１のリファレンス用ＭＯＳＦＥＴは、実施形態のＭＯＳＦＥＴのＳｉＧｅＣ層の代わりに、厚さは同じでＣを含まず２０％のＧｅ濃度を有している。これらのＭＯＦＥＴのオン電流を比較した。その結果を図５に示す。図５に示すように、同じオフ電流に対して、実施形態のＭＯＳＦＥＴのオン電流は、第１のリファレンス用ＭＯＳＦＥＴのオン電流より３０％高いことが確認された。
【００１９】
また、実施形態のＭＯＳＦＥＴを、第２のリファレンス用ＭＯＳＦＥＴとも比較した。第２のリファレンス用ＭＯＳＦＥＴは、実施形態のＭＯＳＦＥＴのＳｉＧｅＣ層の代わりに、厚さは同じでＣを含まず３０％のＧｅ濃度を有している。実施形態のＭＯＳＦＥＴのオン電流と第２のリファレンス用ＭＯＳＦＥＴのオン電流との比較の結果を図５に示す。図５に示すように、同じオフ電流に対して、第２のリファレンス用ＭＯＳＦＥＴのオン電流は、第１のリファレンス用ＭＯＳＦＥＴのオン電流よりも１０％低いことが確認された。
【００２０】
以上の比較から、Ｃを含まず３０％のＧｅ濃度のＳｉＧｅをソース／ドレイン領域に用いると、Ｃを含まないＳｉＧｅのＧｅ濃度が２０％のＧｅ濃度のＳｉＧｅを用いる場合よりも、むしろオン電流が低下する、つまり性能が悪化することが分かる。一方、Ｇｅ濃度が３０％であっても、Ｃを１％含むＳｉＧｅＣを用いると、Ｇｅ濃度の増加のみでは実現できなかったＭＯＳＦＥＴの特性向上を実現できている。
【００２１】
これらのＭＯＳＦＥＴの特性の違いは、実施形態のＳｉＧｅＣ層および第１、第２リファレンスの各ＳｉＧｅ層によるチャネル領域に与える歪み量の違いに起因すると考えられる。そこで、実施形態および第１、第２リファレンスＭＯＳＦＥＴのチャネル領域の歪み量をＮＢＤ（nano beam diffraction stain）によって測定してみた。すると、実施形態のＭＯＳＦＥＴと第２リファレンスＭＯＳＦＥＴは、いずれもＧｅ濃度が３０％で同じであるにも係らず、Ｃ濃度が１％の実施形態のＭＯＳＦＥＴは、チャネルに係る歪み量が第２リファレンスＭＯＳＦＥＴよりも高いことが確認された。
【００２２】
この結果は、以下のように解釈される。まず、Ｇｅ濃度が２０％であれば歪み量が非常に大きいわけではないので、ＳｉＧｅの成膜の間も成膜後の熱処理においても転位が発生しない。このため、ＳｉＧｅが本来持つ機能によってチャネル領域に歪みを印加でき、ＭＯＳＦＥＴの特性の向上を実現できる。しかしながら、Ｇｅ濃度をさらに高くした場合、例えば３０％にすると、成膜の最中の欠陥によってＳｉＧｅの歪み量が減少してしまい、結果としてＧｅ濃度２０％の場合よりもチャネルに印加される歪み量が小さくなる。歪み量の減少に従って、ｐＭＯＳＦＥＴの特性もＧｅ濃度２０％に及ばない結果となる。
【００２３】
これに対して本実施形態のようにＧｅ濃度を３０％としながらも、濃度１％のＣを添加すると、成膜中の転位の発生が抑えられる。これは、図６に示すように、Ｃが格子置換位置に位置していると、ＣがＳｉＣの歪み量を減ずる（ＣがＳｉに対する歪み量減少効果を有する）ことに起因している。より具体的には、濃度１％のＣがＳｉＣの歪み量を減ずる大きさは、濃度１０％のＳｉＧｅの歪み量増加させる（ＧｅがＳｉに対する歪み量増加効果を有する）大きさと概略一致する。このため、成膜時では、Ｇｅ濃度が３０％であっても、ＳｉＧｅＣ層の歪み量は、Ｇｅ濃度２０％の場合とほとんど変わらない。なお、図６では、比較用として、ＳｉＧｅＣ層の下にＳｉ層が描かれている。
【００２４】
しかし、上記のように、成膜時にはＳｉＧｅＣ層内の歪み量が小さかったにも係らず、本実施形態の、完成したＭＯＳＦＥＴは、第１リファレンスＭＯＳＦＥＴ（Ｇｅ濃度２０％）よりも良好な特性を有する。その理由は、ＳｉＧｅＣ層の成膜後の熱処理によって、図７に示すように、成膜時には格子置換位置に存在していたＣが、格子間位置へと移動したためと考えられる。なお、図７では、比較用として、ＳｉＧｅＣ層の下にＳｉ層が描かれている。
【００２５】
以上の解釈を確認するために、本実施形態のＳｉＧｅＣ層（Ｇｅ濃度３０％、Ｃ濃度１％）内の歪み量を実際に測定した。この結果、歪み量は、成膜直後ではＧｅ濃度２０％の試料（第１のリファレンス）と同じであったのに対し、熱処理を経た後では、熱処理を経た後では、Ｇｅ濃度２７％の試料とほぼ同じとなっていた。つまり、Ｃは、ＳｉＧｅＣの成膜時には格子置換位置にあることによってＳｉに対する歪み量減少効果を発現し、熱処理後に格子間位置に移動することによってこの歪み量減少効果を発動しない。この結果、Ｇｅの歪み量増加効果は、成膜時には、その一部がＣによって相殺され、熱処理後にはＣによる抑制効果が不活性化することによって本来の大きさを取り戻す。上記の実施例に示した場合においては、成膜直後では歪み量がＧｅ濃度２０％に相当したことから、全濃度が１％であるＣのほぼすべてが格子置換位置にあり、その結果として歪み量を、Ｇｅ濃度１０％に相当するだけ減少させたものと考えられる。これに対して熱処理を経た後では、歪み量がＧｅ濃度２７％に相当したことから、０．３％（＝（３０−２７）／１０）％のＣが格子置換位置にあることを示している。すなわち、全Ｃ濃度１％のＣに対して、その３０％に相当する濃度のＣが、格子置換位置に存在することとなっている。
【００２６】
このように、ＳｉＧｅＣ層の成膜時には、Ｇｅの歪み量増加効果を抑制できるように格子置換位置のＣの濃度が高いことが望ましい。次に、格子置換位置のＣの濃度が高いＳｉＧｅＣ層を成長させるための条件について図８を参照して説明する。図８は、ＳｉのソースガスであるＳｉＨ３ＣＨ３とＳｉＨ４との流量比に対する、ＳｉＣ層内の全てのＣ濃度および格子置換位置のＣ濃度の関係を、測定結果に基づいて示している。格子置換位置のＣ濃度は、５５０℃から６００℃の範囲の代表的な処理温度におけるものを示している。図８に示すように、成膜時の温度が５５０℃であれば、ほぼ全てのＣが格子置換位置に位置している。一方、成膜温度が６５０℃以上となると、成膜した状態で既に格子置換位置のＣ濃度が低下してしまっている。したがって、本実施形態で実現しようとしている、成膜時に高い格子置換位置のＣ濃度の状態を作るためには、成膜時の温度は低い方が望ましい。特に、全Ｃ濃度に対して８０％程度の格子置換位置Ｃ濃度を得ることができるようにするために、成膜時の温度は、６５０℃以下であることが望ましい。図８においては成膜ガス中にＧｅが含まれていないが、Ｇｅを０〜５０％の範囲で変化させた場合についても同様の測定を行ったところ、同様の結果が得られた。なお、この、全Ｃ濃度に対して８０％程度の格子置換位置Ｃ濃度を得ることを目指した理由は、図９に基づいている。図９は、成膜直後の格子置換位置を示すＣの割合と成膜直後の歪み量との関係を示す図である。ここでは、Ｇｅ濃度は３０％、Ｃ濃度は１％としており、破線は計算値（理論値）であり、歪み量は全てのＧｅが格子置換位置を占めるとしたときのＧｅ濃度換算値である。図９に示すように、測定値と理論値は一致しない。これは、格子置換位置Ｃ濃度が低下すると、Ｃによる歪み量減少効果が低下し、ひいてはＧｅに対するＣによる歪み量相殺効果が減少し、まさに上記した「Ｇｅ濃度を、（Ｃ無添加で）例えば３０％にすると、成膜の最中の欠陥によってＳｉＧｅの歪み量が減少してしまう」現象が起こるからである。このため、成膜直後の格子置換位置Ｃ濃度が低過ぎると、Ｃによる十分な歪み量減少効果が得られず、格子置換位置Ｃ濃度の低下とともに計算値のような歪み量が得られなくなる。そこで、計算値と測定値が重なっている８０％以上の格子置換位置Ｃ濃度が望まれる。
【００２７】
一方、成膜時に格子置換位置に位置していたＣを、歪み量減少効果の不活性化のために格子間位置へと移動させる必要がある。本実施形態に従って実際にＭＯＳＦＥＴを作製した際のＣを不活性化させた熱処理工程は、ＳｉＧｅＣ層の成膜後からＭＯＳＦＥＴの完成までの間に行なわれる熱処理工程のうち、比較的温度の高い工程であることが予想される。そこで、ＭＯＳＦＥＴを実際に作製した際の熱処理の最高温度であった１０５０℃でのスパイクアニールに着目して、８５０℃から１１００℃の範囲のスパイクアニール後の歪み量を測定した。この結果を用いて、ＳｉＧｅＣ層内の濃度３０％のＧｅは全て格子置換位置を占めると仮定して、スパイクアニール後に含有されるＣのうちで格子置換位置を占めるＣの割合を計算した。その結果を図１０に示す。ここで、スパイクアニールは、最高温度での保持時間が１秒以下である。図１０が示す結果から言えることは、１０００℃以上の熱処理を行うことで格子置換位置を占めるＣの割合が５０％以下となっていることである。したがって、熱処理温度を用いた予測に従えば、格子置換位置を占めるＣの割合が５０％以下であることによって、図５に示すような、Ｃの歪み量減少効果の不活性効果が得られると考えられる。実際に、ＭＯＳＦＥＴの特性を測定すると、格子置換位置を占めるＣの割合が５０％以下であると良好な特性を示した。すなわち、図１１に示すように、格子置換位置を占めるＣの割合の５０％を境に、完成したＭＯＳＦＥＴのオン電流は急激に増加する。なお、図１１は、Ｃが１％、Ｇｅが３０％含有されたＳｉＧｅＣに基づいた、格子置換位置Ｃ濃度比とオン電流との関係を示す図である。以上より、Ｃの歪み量減少効果を不活性化させるのに求められる、効果格子置換位置を占めるＣの割合は、含有Ｃ濃度の５０％以下であることが望ましいことがわかる。
【００２８】
図１０には、スパイクアニール以外の熱処理の方法として、高速加熱プロセス（rapid thermal process：ＲＴＰ）、および熱アニールを行なった場合の結果も示した。ここで、ＲＴＰでは最高温度での保持時間が３０秒であり、熱アニールでは最高温度での保持時間が３０分であった。実験を行なった８５０℃から１１００℃の温度範囲では、いずれの熱処理でも置換位置Ｃ濃度は熱処理前よりも減少しており、スパイクアニールに限らず、種々の熱処理で本実施形態が意図する効果を得られることがわかる。
【００２９】
なお、本実施形態では、例として、Ｇｅ濃度を３０％、Ｃ濃度を１％とした。しかし、本実施形態は、これに限られない。本実施形態では、完成したＭＯＳＦＥＴ内で、所望の量の、ＧｅによるＳｉに対する歪み量増加効果を得られるとともに、成膜時には、Ｇｅの歪み量増加効果を抑制することを目指している。この観点に立つと、Ｃ濃度があまりにも少ないと、Ｇｅ歪み量を抑制する効果が得られない。上記のように、歪み量の大きさは、Ｇｅ濃度１０％とＣ濃度１％とがほぼ対応するので、Ｇｅ濃度はＣ濃度の１０倍以上であること（Ｃ濃度は、Ｇｅ濃度の１／１０以下であること）が、本実施形態において求められる条件である。具体例としては、Ｇｅ濃度３０％に対して、上記の例ではＣ濃度を１％としたが、Ｇｅ濃度の１／１０以下である２％あるいは３％とすることができる。また、このＣ濃度がＧｅ濃度の１／１０以下の条件の下で、ＣによるＧｅの歪み量増加効果の抑制が解除された後のＧｅの歪み量が所望の値になるようにＧｅの値が選択される。上記の例では、Ｇｅ濃度は３０％であったが、Ｇｅ濃度は、２０％以上、１００％未満の範囲であればどの値でもよい。
【００３０】
また、Ｃ濃度は、Ｓｉ中における原子数密度で、少なくとも０．２％（１Ｅ２０ｃｍ−３）、また望ましくは０．５％（２．５Ｅ２０ｃｍ−３）あることが望ましい。
【００３１】
また実施形態の例ではＳｉＧｅＣ層を形成した。しかしながら、これにＢを含有してもよい。このＢは、ｐＭＯＳＦＥＴのソース・ドレイン層の材料中でｐタイプのドーパントとして働くため、高濃度化するとＭＯＳＦＥＴの寄生抵抗を低減することができる。しかし一方で、ＢはＣと同様にＳｉよりも共有結合半径の小さい元素なので、Ｃと同様に、Ｓｉに対する歪み量減少効果を有する。したがって、例えば成膜時の歪みに対して、Ｂ濃度も大きく影響する。ただし、ＢはＣと違って成膜後の熱処理工程で格子置換位置から格子間位置に一方通行的に移動するわけではない。このため、Ｂの添加によって、Ｃで実現されるように、ＭＯＳＦＥＴの完成時点で歪み量の減少効果を抑制させるように制御することができない。
【００３２】
なお、特許文献２には、ＳｉＧｅＣの成膜後にアニール工程を行うことで、炭素を、結晶格子中におけるある位置から別の位置へと動かすことが記載されている。しかしながら、特許文献２の記載内容は、以下に述べるように本実施形態とは異なる。まず、特許文献２、特に段落［００２８］には、ＳｉＣ層およびＳｉＧｅＣ層に混入されたＣが一般的にＳｉＣ層を堆積した直後の結晶格子の格子間位置に位置することが記載されている。また、段落［００２８］には、格子間位置のＣの含有量が、約１０％以下、好ましくは、約５％未満、より好ましくは約１％〜約３％の範囲、例えば約２％であること、およびＣの一部が格子置換位置に混入するようにアニールされてもよいことが記載されている。すなわち、特許文献２では、成膜直後では、ＳｉＣ層およびＳｉＧｅＣ層内のＣの多くが格子間位置に位置しており、そのうちの一部をその後の熱処理によって格子置換位置へと移動させてもよいことが記載されている。したがって、格子置換位置に位置していたＣを熱処理によって格子間位置へと移動させる本実施形態とは異なる。
【００３３】
また、Ｃの移動の方向が、特許文献２と本実施形態とで逆であるのみならず、特許文献２には、含有されているＣの一部を格子置換位置へと移動させるアニールの条件が記載されていない。一方、本実施形態では、図５等に、成長直後においては炭素が格子間位置と格子置換位置を占め、少なくともアニール温度が１１００℃以下である限り、格子置換位置のＣ濃度は低下することが示されている。
【００３４】
さらに、本実施形態では、特許文献２のような、Ｃの一部を結晶格子の置換位置に混入するようにアニールすることは行なわれない。なお、特許文献２では、このアニールには、高速加熱プロセス、レーザーアニールまたは熱アニールなどのスパイクアニールが含まれることが記載されている。しかし、炭素の一部分を結晶格子の置換位置に移動させる現象は、非特許文献１に記載されているように、Ｓｉの融点に近い温度で、ＳｉＣを極短時間の熱処理をする場合、すなわち、レーザーアニールによる場合のみである。一方、本実施形態では、レーザーアニールに限らず、様々な熱処理工程を用いることができることが、図１０に示すように、実験により確認されている。
【００３５】
以上述べたように、本発明の実施形態に係る半導体装置およびその製造方法によれば、成膜時にＧｅ濃度の１０％以下で格子置換位置に位置するＣを含むＳｉＧｅＣ層を成長させ、成膜後に熱処理によってＣを格子間位置に移動させる。こうすることによって、成膜時には、格子置換位置のＣによってＧｅの歪み量増加効果を抑制し、その後、格子間位置に移動したＣによってＧｅの歪み量増加効果が発現する。すなわち、Ｇｅ濃度を高くしただけでは実現できなかった、高濃度のＧｅを含んだＳｉＧｅＣ層を形成できる。このため、成膜時には、転移等の欠陥を起こすことなくＳｉＧｅＣ層を成長させ、完成した半導体装置では高濃度のＧｅを含むＳｉＧｅＣによって隣接するＳｉ層に大きな歪みを印加することができる。
【００３６】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００３７】
１…基板、２…素子分離絶縁膜、３…チャネル領域、４…ゲート絶縁膜、５…ゲート電極、６…エクステンション領域、７…側壁絶縁膜、１１…エッチング領域、１２…ＳｉＧｅＣ層、１３…ソース／ドレイン領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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