(57)【要約】【課題】本発明は、複数電圧源を用意することなくＦｅＦＥＴ単体へ多値記憶を行うことができる半導体不揮発記憶装置を提供することを課題とする。【解決手段】強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘体メモリセルを有する半導体不揮発記憶装置である。【選択図】図５
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【特許請求の範囲】
【請求項１】
強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘電体メモリセルを有する半導体不揮発記憶装置。
【請求項２】
選択した前記多値強誘電体メモリセルに１つの電圧パルスを加え、印加する電圧パルスのパルス幅の違いによって異なる記憶状態を作ることを特徴とする請求項１に記載の半導体不揮発記憶装置。
【請求項３】
選択した前記多値強誘電体メモリセルに２個以上の電圧パルスを加え、電圧パルスの印加回数の違いによって異なる記憶状態を作ることを特徴とする請求項１に記載の半導体不揮発記憶装置。
【請求項４】
前記多値強誘電体メモリセルに与える電圧パルスの１つはしきい値電圧を大きく変動させる粗調整用パルスであり、それ以外の電圧パルスはしきい値電圧を微細に変動させる微調整用であり、粗調整用パルスの印加によって所望の記憶状態に相当するしきい値電圧の近くまで多値強誘電体メモリセルのしきい値電圧を移動させた後で微調整用パルスの印加によって所望の記憶状態に相当するしきい値電圧までメモリセルのしきい値電圧を小刻みに移動させることにより、メモリセルの記憶状態を作ることを特徴とする請求項１に記載の半導体不揮発記憶装置。
【請求項５】
前記多値強誘電体メモリセルは、トランジスタのゲート電極と半導体基板との間のゲート絶縁膜中に強誘電体を含む強誘電体ゲートトランジスタで構成され、該多値強誘電体メモリセルを複数個直列接続したＮＡＮＤセルがマトリックス配列され、該ＮＡＮＤセルの一端側のドレインがビット線に接続され、各多値強誘電体メモリセルのゲートがワード線に接続されたメモリアレイで構成されることを特徴とする請求項１ないし４のいずれか１項に記載の半導体不揮発記憶装置。
【請求項６】
前記メモリアレイを複数のブロックに分けて、ブロック単位で消去可能な構成を持つことを特徴とする請求項５に記載の半導体不揮発記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多値強誘電体メモリセルを有する半導体不揮発記憶装置に関する。
【背景技術】
【０００２】
近年の携帯型情報機器の普及に伴い、より小型軽量で省電力な大容量データ記憶装置へのニーズが高まっている。大容量データ記憶装置として、モーターなどの機械部品を必要とするハードディスクドライブ（ＨＤＤ）の代わりに、ＮＡＮＤフラッシュメモリを用いたソリッドステートドライブ（ＳＳＤ）が小型軽量で外的衝撃に強いことから注目されている。ＮＡＮＤフラッシュメモリはＨＤＤの磁気ディスクと比較して容量単価が高かったが、メモリアレイの集積度を上げて低価格化することで市場に急速に浸透してきた。
【０００３】
ＮＡＮＤフラッシュメモリは、そのメモリアレイのＮＡＮＤ型と呼ばれる特徴的な回路構成からメモリアレイの設計レイアウトを技術世代で最密にすることが可能で集積度が高いため、大容量メモリとして開発が進んできた。さらに集積度を上げて低価格化をはかるため主に２つの方法が採られてきた。
１つの方法は、メモリ素子を微細化して１枚のウェハから採れるチップの数を増すことである。もう１つの方法は、１つのメモリセルの記憶が通常１ビットすなわちしきい値電圧の判定が２値であるところ、しきい値の設定を３以上の多値に増やしてビット当たりのコストを削減することである。
しかし、従来のメモリセルは、電荷の蓄積が可能なフローティングゲートを有するトランジスタあるいは電荷トラップ機能を持つ絶縁膜を有するトランジスタであったために、書き換え回数は約1万回と決して多くはなかった。
【０００４】
集積度を高めるためにさらに微細化を進めると、書き換え回数はさらに減少してデータの信頼性に不安が生じると言われている。また、従来のメモリセルは、電荷の蓄積が可能なフローティングゲートを有するトランジスタあるいは電荷トラップ機能を持つ絶縁膜を有するトランジスタであったために、メモリセルへの書き込み電圧が約20Vと大きく、チップ外部から供給された低い電圧を内部の昇圧回路で約20Vまで高くして用いるために消費電流が大きいという問題があった。
また、従来のメモリセルは、微細化を進めると隣接メモリセルの浮遊ゲート間のリーク電流や容量結合ノイズ等の問題により30nm技術世代以降で微細化限界を迎えると言われている。また、従来のメモリセルを用いたままＮＡＮＤフラッシュメモリを多値化するとしきい値の多段判定のために書き込み・読み出し速度が遅くなるという問題のほか、ばらつきにより異なるしきい値間の差が少なくて判別しにくいために書き込み可能回数がさらに減少するという問題があった。
【０００５】
上記の問題を解決する１つの方法として強誘電体ゲートトランジスタ（ＦｅＦＥＴ）をメモリセルに用いた２値記憶及び判定方式のＮＡＮＤ型のランダムアクセスメモリが提案されている（例えば特許文献１参照）が、シリコン及びシリコン酸化物等のシリコンに準ずる材料と比較して、強誘電体材料は一般に材料価格が高く、かつ物性が大きく異なるために作製工程が複雑化することを考慮すると、ＮＡＮＤフラッシュメモリに強誘電体材料を導入する場合には２値判定方式のままではビット当たりのコスト増が性能アップの利点を相殺してしまうため実用的でないという別の問題があった。
【０００６】
一方、ＦｅＦＥＴ単体へ多値記憶を行うための素子構造あるいは記憶方法についての従来技術には以下の問題があった。
ＦｅＦＥＴ単体へ多値記憶を行うための素子構造については、ゲート電極の側壁に強誘電体からなるメモリ機能部を付加した構造を作製して多値の不揮発記憶を持たせる場合（例えば特許文献２参照）、多値の不揮発記憶が判別できる程度にメモリ機能部の面積を大きくしなければならず、トランジスタの特に拡散領域のレイアウト面積が大きくなり集積度が低くなる問題があった。
同様に、ＦｅＦＥＴのゲート電極とソース又はドレイン領域との縦方向の重なりを故意に持たせた構造を作製し、２つの拡散領域直上の強誘電体とその中間の強誘電体の３つの部分に異なる分極を誘起することで多値の不揮発記憶を持たせる場合（例えば特許文献３参照）、上記３つの部分の各々を同程度の面積にしなければならず、ＦｅＦＥＴの特にゲート領域のレイアウト面積が大きくなり集積度が低くなる問題があった。
【０００７】
ＦｅＦＥＴ単体へ多値記憶を行うための従来の記憶装置については、ゲート電極と基板の間に大きさの異なる３つの電圧を与えて多値の不揮発記憶を持たせる場合（例えば特許文献４参照）には、電圧源を多数個用意する必要があり複数電圧源を用意するための回路数増大の問題があった。
【特許文献１】特開２００１−２４１６３号公報
【特許文献２】特開２００４−３４９３１０号公報
【特許文献３】特開２００６−１０８６４８号公報
【特許文献４】特開平８−１２４３７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、複数電圧源を用意することなくＦｅＦＥＴ単体へ多値記憶を行うことができる半導体不揮発記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題は次のような手段により解決される。
（１）強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘電体メモリセルを有する半導体不揮発記憶装置。
（２）選択した前記多値強誘電体メモリセルに１つの電圧パルスを加え、印加する電圧パルスのパルス幅の違いによって異なる記憶状態を作ることを特徴とする（１）に記載の半導体不揮発記憶装置。
（３）選択した前記多値強誘電体メモリセルに２個以上の電圧パルスを加え、電圧パルスの印加回数の違いによって異なる記憶状態を作ることを特徴とする（１）に記載の半導体不揮発記憶装置。
（４）前記多値強誘電体メモリセルに与える電圧パルスの１つはしきい値電圧を大きく変動させる粗調整用パルスであり、それ以外の電圧パルスはしきい値電圧を微細に変動させる微調整用であり、粗調整用パルスの印加によって所望の記憶状態に相当するしきい値電圧の近くまで多値強誘電体メモリセルのしきい値電圧を移動させた後で微調整用パルスの印加によって所望の記憶状態に相当するしきい値電圧までメモリセルのしきい値電圧を小刻みに移動させることにより、メモリセルの記憶状態を作ることを特徴とする（１）に記載の半導体不揮発記憶装置。
（５）前記多値強誘電体メモリセルは、トランジスタのゲート電極と半導体基板との間のゲート絶縁膜中に強誘電体を含む強誘電体ゲートトランジスタで構成され、該多値強誘電体メモリセルを複数個直列接続したＮＡＮＤセルがマトリックス配列され、該ＮＡＮＤセルの一端側のドレインがビット線に接続され、各多値強誘電体メモリセルのゲートがワード線に接続されたメモリアレイで構成されることを特徴とする（１）ないし（４）のいずれかに記載の半導体不揮発記憶装置。
（６）前記メモリアレイを複数のブロックに分けて、ブロック単位で消去可能な構成を持つことを特徴とする（５）に記載の半導体不揮発記憶装置。
【発明の効果】
【００１０】
本発明によれば複数電圧源を用意することなくＦｅＦＥＴ単体へ多値記憶を行うことができる半導体不揮発記憶装置が得られる。
【発明を実施するための最良の形態】
【００１１】
本発明の一例にかかる半導体不揮発記憶装置の詳細を説明する前に、当該半導体不揮発記憶装置のメモリセルに用いるＦｅＦＥＴについて概略的に説明する。
ＦｅＦＥＴはトランジスタのゲート電極と基板との間に強誘電体を含む絶縁体を有する（図１（ａ））。ＦｅＦＥＴはn、pの両方のチャネル型が存在する。このうち例えばnチャネル型のＦｅＦＥＴの等価回路図をこれ以降図１（ｂ）のように示す。
【００１２】
以下では、nチャネル型のＦｅＦＥＴについて記述するが、印加電圧の符号を適宜変更してpチャネル型のＦｅＦＥＴでも全く同様の実施を行うことができる。ＦｅＦＥＴのゲート端子と基板端子の間に与える電圧を変化させることにより、ドレイン−ソース端子間に流れる電流Idsを制御することができる。
ゲート−基板端子間に与えた電圧の大きさと向きに従って強誘電体の分極量とその正負が変化し、その結果、ＦｅＦＥＴのしきい値電圧が変化する。ゲート端子の基板端子に対する電位をVgsubとすると、Vgsubの最大値VgHと最小値VgLとの差が十分大きい場合にはIds対Vgsubの電気的特性のグラフは図１（ｃ）のような形状及び向きの履歴曲線を示す。
【００１３】
次に、本発明の実施例について詳細に説明する。
図２は、本発明の代表的な実施の形態に関わる多値ＮＡＮＤフラッシュメモリのメモリアレイの基本部分回路を示している。図２は、ＦｅＦＥＴをメモリセルに用いた、ＮＡＮＤフラッシュメモリのメモリアレイの１ブロックの中の基本部分回路を示している。その特徴は、１つのメモリセルのソース又はドレイン領域を別のメモリセルのソース又はドレイン領域と共有させることにより複数個の前記メモリセルを直列につなげて両端に選択トランジスタを配したＮＡＮＤセルを有し、前記ＮＡＮＤセルの向きを（図２では縦に）そろえてマトリックス状に規則的に配置したメモリアレイを有し、前記ＮＡＮＤセルを横断する方向にメモリアレイ上にワード線を複数のk本配置し、メモリセルのゲート端子はワード線に接続され、前記ワード線を横断する方向にメモリアレイ上にビット線を複数のm本配置し、ＮＡＮＤセルの片方の端子はビット線に接続される。ＮＡＮＤセルの片方の端子はソース線に接続される。
【００１４】
本発明の代表的な実施の形態は、図２に示したような回路をメモリアレイの基本部分として有し、ＦｅＦＥＴを多値強誘電体メモリセルとして用い、メモリセルに多値記憶を与える多値ＮＡＮＤフラッシュメモリである。本発明の半導体不揮発記憶装置は、１本のワード線を共有する複数のメモリセルを一単位として前記一単位ごとに記憶の書き込み動作又は読み出し動作を行い、１本以上複数本のワード線に属する全メモリセルを一括して消去状態にすることができる等の、ＮＡＮＤフラッシュメモリ特有の動作も当然ながら可能である。
【００１５】
ＦｅＦＥＴは強誘電体の分極反転により記憶を行う方式であるため、メモリセルの微細化に伴って書き込み電圧を6Vよりも低くすることができるため昇圧回路の消費電流が少なく、約１億回以上の書き換えが可能である。また、ＦｅＦＥＴには浮遊ゲートが存在しないために隣接メモリセル間の容量結合ノイズが生じない等の理由により30nm技術世代以降20nm、10nm技術世代にも対応できる。
以上のように、ＦｅＦＥＴを多値強誘電体メモリセルメモリセルとして用いることにより、多値ＮＡＮＤフラッシュメモリは従来に比べて、動作電圧の低減と書き換え耐性向上の他に、微細化を進めてビット密度をより高くすることが可能であるという利点がある。
【００１６】
本発明の半導体不揮発記憶装置の代表的な実施例であるＦｅＦＥＴをメモリセルとした多値ＮＡＮＤフラッシュメモリのメモリアレイの基本部分回路の望ましいレイアウトを図３に示す。半導体デバイスの技術世代を特徴づける最小の加工寸法Fを用いて、１つのメモリセルが占有する面積は2F×2F=4F2が可能であり、集積度が高いことが利点として挙げられる。本発明の半導体不揮発記憶装置では、ゲート電極の側壁に強誘電体からなるメモリ機能部を付加したり、ゲート電極とソース又はドレイン領域との縦方向の重なりを故意に持たせたりする必要はない。
【００１７】
メモリセルに多値記憶を与える方法として、電圧の大きさをパルス高さとし印加時間をパルス幅とする電圧パルスをワード線に与え、
（１）パルス高さの違いによって異なるしきい値を持たせる方法
（２）パルス幅の違いによって異なるしきい値を持たせる方法
（３）同波形の電圧パルスを繰り返し与え、その印加回数の違いによって異なるしきい値を持たせる方法
（４）パルス高さが大きい又はパルス幅が長い粗調整用電圧パルスと、パルス高さが小さい又はパルス幅が短い微調整用電圧パルスとの組み合わせから成る電圧パルスを与え、粗調整用電圧パルスの印加によって所望のしきい値近くまでメモリセルのしきい値電圧を移動させた後で微調整用電圧パルスの印加によって所望の記憶状態に相当するしきい値電圧まで小刻みに移動させる方法
が挙げられる。
【００１８】
上記（１）から（４）までの方法の特徴と利点等を以下に挙げる。
（１）パルス高さの違いによって異なるしきい値を持たせる方法では、同じパルス幅の場合でもパルス高さを大きくすれば書き込み速度を速くすることができるが、電圧源を多数個用意する必要があり複数電圧源を用意するための回路数増大の問題がある。
（２）パルス幅の違いによって異なるしきい値を持たせる方法では、同じ電圧を用いて複数のしきい値を持たせることが可能であるため、用意する電源電圧発生回路の数及びそれにかかるレイアウト面積を最低限に抑えることができる。また、高い電圧を用いずに済むから高耐圧トランジスタのためのレイアウト面積増大がない。従って、チップ面積を削減できる。本発明は、データの書き換え速度が速いことよりもチップ面積が小さいことを優先する場合に特に有効である。
（３）同波形の電圧パルスを繰り返し与え、その印加回数の違いによって異なるしきい値を持たせる方法では、１パルスあたりのパルス幅の短い同形の電圧パルスの印加回数を調整することにより、記憶をわずかずつ書き増してしきい値の制御が可能である。本発明は、メモリセル間のしきい値ばらつきを抑制したい場合に特に有効である。１パルスあたりのパルス幅×パルス回数で表される印加時間すなわち実効的な印加時間は一定時間印加され続ける１パルスの印加時間とみなすこともできる。
（４）パルス高さが大きい又はパルス幅が長い粗調整用電圧パルスと、パルス高さが小さい又はパルス幅が短い微調整用電圧パルスとの組み合わせから成る電圧パルスを与え、粗調整用電圧パルスの印加によって所望のしきい値近くまでメモリセルのしきい値電圧を移動させた後で微調整用電圧パルスの印加によって所望の記憶状態に相当するしきい値電圧まで小刻みに移動させる方法では、書き換え可能回数の減少を抑制し書き込み速度の高速化をはかることができる。本発明は所望のしきい値を得るためのおおまかな電圧パルス条件の検討がついている場合に特に有効である。
【００１９】
上記のメモリセルに多値記憶を与える方法（２）について簡単に説明する。
同じパルス高さを持ちパルス幅の異なる電圧パルスをＦｅＦＥＴに印加し書き込み及び消去を行う。同じパルス高さでもパルス幅を変えることによってしきい値電圧を変化させることができる。パルス幅が長いほど書き込み状態と消去状態とのしきい値電圧の差は大きく、多値の判別が容易になる。
【００２０】
上記（２）の実験例を示す。
図４にＦｅＦＥＴに印加した電圧パルスのパルス高さに対するしきい値電圧の関係を調べた実験結果を示した。同じパルス高さを持ちパルス幅の異なる電圧パルスをＦｅＦＥＴに印加し書き込み及び消去を行った後、記憶を書き換えない程度に小さい電圧をゲート端子に印加してしきい値を読み出した。基板端子には0Vを与えた。実験に用いたＦｅＦＥＴはL=7μmのゲート長と、W=50μmのゲート幅を持ち、Pt/SBT/Hf-Al-O/Siの材料で構成されたゲート積層構造を持つ。書き込み時に+5V、消去時に-5Vのパルスを与えた。図４の実験結果は、同じパルス高さでもパルス幅を変えることによってしきい値電圧を変化させることができることを示している。
【００２１】
本実施形態においては、多値記憶を判別する回路に持たせる判定の場合の数は同じ性能のメモリセルを用いていたとしてもチップの仕様に応じて柔軟に増減することもできる。
すなわち、チップ全体の性能として書き込み速度が遅いもしくは書き換え可能回数が少ないことを許容する場合には、書き込み状態の数を増やしてしきい値判定の場合の数も増やし、書き込み速度が速いもしくは書き換え可能回数が多いことを要求する場合には書き込み状態の数を減らしてしきい値判定の場合の数も減らすことができる。
本発明によれば、チップのビットコスト低減を優先してしきい値判定の段数を増やすか、又は高速書き込みと書き換え可能回数の多数回維持を優先してしきい値判定の段数を減らすかを選択でき、１つのチップで多様なニーズに対応することが可能である。
【００２２】
本発明の別の実施の形態は、ＦｅＦＥＴのゲート電極と半導体基板の間に、パルス幅と連続したパルス印加回数の積であらわされる実効的なパルス幅の異なる３とおり以上複数の電圧パルスを印加して強誘電体に異なる総分極量を与え、総分極量の違いに応じた３とおり以上複数のしきい値電圧を多段に判定する手段を備え、前記ゲート電極とソース又はドレイン領域との重なりはトランジスタ動作が可能な範囲で最小であることを特徴とする、ＦｅＦＥＴをメモリセルとして用いた半導体不揮発メモリである。前記半導体不揮発メモリは多値ＮＡＮＤフラッシュメモリに限定しない。
【００２３】
本実施例を図５及び図６を用いて説明する。
ＦｅＦＥＴに、４つの書き込み状態と１つの消去状態の合計５つの記憶状態を与え、それらの記憶状態に相当する５とおりのしきい値電圧を読み出す実験を行った。実験に用いたＦｅＦＥＴはL=7μmのゲート長と、W=50μmのゲート幅を持ち、Pt/SBT/Hf-Al-O/Siの材料で構成されたゲート積層構造を持つ。
電圧印加条件は、ソースとドレインと基板の端子を0V、ゲート端子を書き込み時+6V、消去時-6Vにして、印加電圧の印加時間を変化させた。各印加時間は、消去時100μs、書き込み1(P1)時0.1μs、書き込み2(P2)時1.5μs、書き込み3(P3)時25μs、書き込み4(P4)時3ms、とした。
【００２４】
書き込み又は消去の後、読み出しとして記憶を書き換えない程度に小さい電圧をゲート端子に印加しドレイン端子電流対ゲート端子電圧の特性曲線を測定した結果を図５に示す。図５の縦軸は線形表示である。しきい値はドレイン端子電流が1μAの時のゲート端子電圧にほぼ相当するから、このＦｅＦＥＴに５とおりのしきい値電圧すなわち５とおりの記憶状態が与えられ、読み出し動作でそれらを区別できたことを図５は示している。
【００２５】
また、ＦｅＦＥＴのソースとドレインと基板の端子を0Vにしてゲート端子にパルス高さが±6V、パルス幅が１周期2μsの書き換えパルスを１億回までの多数回与えた後で、上記の書き込みP1からP4及び消去を行った後、記憶を書き換えない程度に小さい電圧をゲート端子に印加して読み出した５とおりのしきい値電圧の測定結果を図６に示す。１億回までの書き換えストレスを与えてもＦｅＦＥＴのしきい値電圧の変化は非常に小さく、５とおりのしきい値電圧を十分に区別できることを図６は示している。
本実施例では書き換えに要するゲート端子電圧が±6Vの２つだけでＦｅＦＥＴの多値記憶が可能になり、用意する電源電圧発生回路の数及びそれにかかるレイアウト面積を最低限に抑えることができる利点がある。
【００２６】
本発明の半導体不揮発記憶装置に用いるＦｅＦＥＴの多段のしきい値電圧としてあらわれる多段の記憶状態は、すべて強誘電体の非飽和分極状態に基づくものであってもよい。強誘電体の非飽和分極状態は、分極ドメインが時間の経過とゲート電圧増加に伴って広がる途中の過程である。
ＦｅＦＥＴが十分なデータ保持特性を持つために、強誘電体の分極は必ずしも飽和状態になくてもよく、逆に、強誘電体の分極が飽和状態になるほど大きい電圧を印加することは、電荷注入現象を招いてＦｅＦＥＴのデータ保持特性を悪くするか、あるいは素子自体の破壊を誘発するリスクを持つ。
ＦｅＦＥＴに多値記憶を書き込む際の多段の印加電圧を強誘電体に非飽和分極状態を与える程度の大きさに抑えることは、素子のデータ信頼性を良い状態に保つ利点がある。また、高い電圧を用いずに済むため高耐圧トランジスタのためのレイアウト面積増大の問題もない。
【図面の簡単な説明】
【００２７】
【図１】ＦｅＦＥＴの（ａ）構造と（ｂ）等価回路図と（ｃ）対数表示ドレイン−ソース端子間電流対ゲート−基板端子間電位差の電気的特性となる履歴曲線
【図２】本発明の代表的な実施の形態に関わる多値ＮＡＮＤフラッシュメモリのメモリアレイの基本部分の回路図
【図３】本発明の半導体不揮発記憶装置の代表的な実施例であるＦｅＦＥＴを多値強誘電体メモリセルとした多値ＮＡＮＤフラッシュメモリのメモリアレイの基本部分回路の望ましいレイアウト図
【図４】多値ＮＡＮＤフラッシュメモリのメモリセルに多値記憶を与える方法（２）の実験例を示す図
【図５】ＦｅＦＥＴに、４つの書き込み状態と１つの消去状態の合計５つの記憶状態を与え、それらの記憶状態に相当する５とおりのしきい値電圧を読み出した実験例を示す図
【図６】ＦｅＦＥＴに、書き換えパルスを１億回までの多数回与えた後で、４つの書き込み状態と１つの消去状態の合計５つの記憶状態を与えてそれらに相当する５とおりのしきい値電圧を読み出した実験例を示す図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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