(57)【要約】【課題】短チャネル特性を低下させることなく、チャネル領域に十分な歪みを生じさせることのできる半導体層が埋め込まれたソース・ドレイン領域を有する半導体装置およびその製造方法を提供する。【解決手段】Ｎ型のシリコン基板１１の主面にゲート絶縁膜を介して形成されたゲート電極１３と、ゲート電極１３の下方に形成されるチャネル領域１４を挟むように形成され、チャネル領域１４に歪みを与えるためのゲルマニウム、Ｐ型不純物のボロンおよびボロンの拡散を抑制するためのカーボンを含有する第１半導体層１５ａ、１５ｂと、ゲルマニウムおよびボロンを含有する第２半導体層１６ａ、１６ｂと、が順に積層された構造を有するソース・ドレイン領域１７ａ、１７ｂと、第２半導体層１６ａ、１６ｂのゲート電極１３側の側面からチャネル領域１４に隣接するエクステンション領域１８ａ、１８ｂと、を具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の下方に形成されるチャネル領域を挟むように形成され、前記チャネル領域に歪みを与えるための第１元素、第２導電型の不純物および前記第２導電型の不純物の拡散を抑制するための第２元素を含有する第１半導体層と、前記第１元素および前記第２導電型の不純物を含有する第２半導体層とが順に積層された構造を有するソース・ドレイン領域と、
前記第２半導体層の前記ゲート電極側の側面から前記チャネル領域に隣接するエクステンション領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記エクステンション領域の下端部は、前記第２半導体層における前記ゲード電極側の側面と前記エクステンション領域とが接する部位より前記半導体基板内の深い位置に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体基板の主面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板の一部を除去し、凹部を形成する工程と、
前記凹部に、前記ゲート電極の下方に形成されるチャネル領域を挟み前記チャネル領域に歪みを与えるための第１元素、第２導電型の不純物および前記第２導電型の不純物の拡散を抑制するための第２元素を含有する第１半導体層と、前記第１元素および前記第２導電型の不純物を含有する第２半導体層とを順に積層して、ソース・ドレイン領域を形成する工程と、
前記半導体基板に熱処理を施し、前記第２半導体層中に含まれる前記第２導電型の不純物を前記ゲート電極側に拡散させ、前記チャネル領域に隣接するエクステンション領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項４】
前記ソース・ドレイン領域を形成する工程は、
前記凹部を埋め込むように前記第１半導体層を選択的に成長させ、
前記第１半導体層の一部を除去し、前記凹部の上側の側面を露出させ、
前記凹部を埋め込むように前記第１半導体層上に前記第２半導体層を選択的に成長させることにより行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記ソース・ドレイン領域を形成する工程は、
前記凹部の底面と側面とを覆うように前記第１半導体層を選択的に成長させ、
前記凹部を埋め込むように前記第１半導体層上に前記第２半導体層を選択的に成長させ、
前記第２半導体層の一部を除去し、前記凹部の上側の側面を露出させ、
前記凹部を埋め込むように前記第２半導体層を積み増すことにより行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、基板のシリコン（Ｓｉ）結晶と異なる格子定数を有する結晶をソース・ドレイン領域に埋め込み、格子定数の違いを利用してチャネル領域に歪みを与えることにより、キャリアの移動度を向上させ、高性能化を図った半導体装置が知られている（例えば、特許文献１参照。）。
【０００３】
特許文献１に開示された半導体装置は、Ｐ―ＭＯＳ領域のソース・ドレイン領域にＣＶＤ(Chemical Vapor Deposition)法により形成されたＳｉＧｅ膜からなる圧縮応力印加部と、イオン注入法により形成された浅い接合領域と、深い接合領域とを具備している。  
このとき、圧縮応力印加部を形成した後に、浅い接合領域および深い接合領域を形成し、ＳｉＧｅ膜を形成する際の加熱により浅い接合領域の不純物がゲート絶縁膜の直下に拡散するのを防止し、短チャネル効果を防止している。
【０００４】
然しながら、特許文献１に開示された半導体装置は、寄生抵抗を低減するためにＰ型不純物であるボロン（Ｂ）をＳｉＧｅ膜にドープする必要がある。  
半導体装置の微細化、高性能化に伴い、求められるチャネル領域への圧縮応力も高くなるので、世代とともにＳｉＧｅ膜はよりチャネル領域に近接させて形成されるようになってきている。  
然し、ＳｉＧｅ膜をチャネル領域に近づけていくと、ＳｉＧｅ膜からのＢの拡散により短チャネル特性が劣化するという問題がある。そのため、正孔の移動度向上と短チャネル特性の両立が困難になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１３４２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、短チャネル特性を低下させることなく、チャネル領域に十分な歪みを生じさせることのできる半導体層が埋め込まれたソース・ドレイン領域を有する半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、第１導電型の半導体基板の主面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の下方に形成されるチャネル領域を挟むように形成され、前記チャネル領域に歪みを与えるための第１元素、第２導電型の不純物および前記第２導電型の不純物の拡散を抑制するための第２元素を含有する第１半導体層と、前記第１元素および前記第２導電型の不純物を含有する第２半導体層とが順に積層された構造を有するソース・ドレイン領域と、前記第２半導体層の前記ゲート電極側の側面から前記チャネル領域に隣接するエクステンション領域と、を具備することを特徴としている。
【０００８】
本発明の一態様の半導体装置の製造方法は、第１導電型の半導体基板の主面にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板の一部を除去し、凹部を形成する工程と、前記凹部に、前記ゲート電極の下方に形成されるチャネル領域を挟み前記チャネル領域に歪みを与えるための第１元素、第２導電型の不純物および前記第２導電型の不純物の拡散を抑制するための第２元素を含有する第１半導体層と、前記第１元素および前記第２導電型の不純物を含有する第２半導体層とを順に積層して、ソース・ドレイン領域を形成する工程と、前記半導体基板に熱処理を施し、前記第２半導体層中に含まれる前記第２導電型の不純物を前記ゲート電極側に拡散させ、前記チャネル領域に隣接するエクステンション領域を形成する工程と、を具備することを特徴としている。
【発明の効果】
【０００９】
本発明によれば、短チャネル特性を低下させることなく、チャネル領域に十分な歪みを生じさせることのできる半導体層が埋め込まれたソース・ドレイン領域を有する半導体装置およびその製造方法が得られる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例１に係る半導体装置を示す断面図。
【図２】本発明の実施例１に係る半導体装置の特性を比較例と対比して示す図で、実線が本実施例の半導体装置の特性を示す図、破線が比較例の半導体装置の特性を示す図。
【図３】本発明の実施例１に係る比較例の半導体装置を示す断面図。
【図４】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図６】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図７】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図８】本発明の実施例２に係る半導体装置を示す断面図。
【図９】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図１０】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図１１】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１２】
本発明の実施例に係る半導体装置および製造方法について図１乃至図６を用いて説明する。図１は半導体装置を示す断面図、図２は半導体装置の特性比較例と対比して示す図で、実線が本実施例の半導体装置の特性を示す図、破線が比較例の半導体装置の特性を示す図、図３は比較例の半導体装置を示す断面図、図４乃至図７は半導体装置の製造工程を順に示す断面図である。
【００１３】
図１に示すように、本実施例の半導体装置１０は、Ｎ型（第１導電型）のシリコン基板（半導体基板）１１の主面にゲート絶縁膜（図示せず）を介して形成されたゲート電極１３と、ゲート電極１３の下方に形成されるチャネル領域１４を挟むように形成され、チャネル領域１４に歪みを与えるためのゲルマニウム（Ｇｅ：第１元素）、Ｐ型（第２導電型）の不純物であるボロン（Ｂ）およびボロンの拡散を抑制するためのカーボン（Ｃ：第２元素）を含有する第１半導体層１５ａ、１５ｂと、ゲルマニウムおよびボロンを含有する第２半導体層１６ａ、１６ｂと、が順に積層された構造を有するソース・ドレイン領域１７ａ、１７ｂと、第２半導体層１６ａ、１６ｂのゲート電極１３側の側面からチャネル領域１４に隣接するエクステンション（極浅接合）領域１８ａ、１８ｂと、を具備している。
【００１４】
第１半導体層１５ａ、１５ｂは、シリコン、ゲルマニウムと少量のカーボンの混晶半導体層であり、Ｐ型導電性を付与するとともに寄生抵抗を低減するために１０１８〜１０２１ｃｍ−３のボロンが添加されたＳｉ（１−ｘ−ｙ）ＧｅｘＣｙ：Ｂである。  
第２半導体層１６ａ、１６ｂは、シリコンとゲルマニウムの混晶半導体層であり、Ｐ型導電性を付与するとともに寄生抵抗を低減するために１０１８〜１０２１ｃｍ−３のボロンが添加されたＳｉ（１−ｘ）Ｇｅｘ：Ｂである。
【００１５】
ＳｉＧｅはＳｉより格子定数が大きいので、第２半導体層１６ａ、１６ｂはチャネル領域１４に圧縮歪みを与え、チャネル領域１４における正孔の移動度を向上させることができる。  
ＳｉＧｅＣはＳｉより格子定数が大きいので、第１半導体層１５ａ、１５ｂはチャネル領域１４に圧縮歪みを与え、チャネル領域１４における正孔の移動度を向上させることができる。但し、ＳｉＧｅＣはＳｉＧｅより格子定数が小さいので、チャネル領域１４に圧縮歪みを与える効果はＳｉＧｅより少なくなる。
【００１６】
なお、第１半導体層１５ａ、１５ｂ、第２半導体層１６ａ、１６ｂのＧｅの濃度ｘ、ｚは１０〜３０原子％程度であることが望ましい。Ｇｅの濃度が少な過ぎるとチャネル領域１４に与える圧縮歪が不十分となり、多過ぎると結晶欠陥を招き、リーク電流の原因となる恐れがあるためである。  
第１半導体層１５ａ、１５ｂのＣの濃度ｙは０原子％より大きく、且つ１原子％未満であることが望ましい。Ｃの濃度が０原子％の場合はＢの拡散を抑える効果が得られなくなり、多過ぎるとチャネル領域１４に圧縮歪みを与える効果が減少するとともに、結晶欠陥を招き、リーク電流の原因となる恐れがあるためである。
【００１７】
エクステンション領域１８ａ、１８ｂは、後述するように第２半導体層１６ａ、１６ｂのゲート電極１３側の側面からＢを拡散させることにより形成され、ソース・ドレインの一部になっている。
【００１８】
Ｂは等方的に拡散するので、エクステンション領域１８ａ、１８ｂの下端部は、第２半導体層１６ａ、１６ｂにおけるゲード電極１３側の側面と前記エクステンション領域１８ａ、１８ｂとが接する部位よりもシリコン基板１１内の深い位置に形成されている。
【００１９】
更に、ゲート電極１３の側面には、絶縁膜２１を介して側壁膜２３が形成さている。第２半導体層１６ａ、１６ｂ、ゲート電極１３はシリコン窒化膜２４で被覆されている。  
ソース・ドレイン領域１７ａ、１７ｂは、層間絶縁膜２５を貫通するビア２６ａ、２６ｂを介して配線２７ａ、２７ｂに接続されている。
【００２０】
第２半導体層１６ａ、１６ｂ上に、例えば厚さは２０ｎｍ程度のシリサイド層１９ａ、１９ｂが形成され、ゲート電極１３上に、例えば厚さは２０ｎｍ程度のシリサイド層２０が形成されている。  
シリサイド層１９ａ、１９ｂは、ソース・ドレイン領域１７ａ、１７ｂとビア２６ａ、２６ｂとのコンタクト抵抗を下げるために形成されている。シリサイド層２０は、ゲート電極１３と図示されないゲート配線とのコンタクト抵抗を下げるために形成されている。
【００２１】
図２は半導体装置のゲート長Ｌｇとしきい値のシフト量ΔＶｔｈとの関係を比較例と対比して示す図（概念図）で、実線が本実施例の半導体装置の特性を示す図、破線が比較例の半導体装置の特性を示す図である。図において、しきい値のシフト量ΔＶｔｈとはゲート長Ｌｇが十分大きいときのしきい値Ｖｔｈ０からのシフト量を示している。  
ここで、比較例とはＢをドープしたＳｉＧｅ膜が埋め込まれたソース・ドレイン領域を有する半導体装置のことである。始めに比較例について説明する。
【００２２】
図３に示すように比較例の半導体装置３０は、シリコン基板（図示せず）にゲート絶縁膜（図示せず）を介して形成されたゲート電極３１と、ゲート電極を挟むように形成され、チャネル領域３２に圧縮歪みを与えるＳｉＧｅ膜が埋め込まれたソース・ドレイン領域３３と、ソース・ドレイン領域３３よりも深さが浅くチャネル領域３２に隣接したエクステンション領域３４とを具備している。  
ソース・ドレイン領域３３には、Ｐ型導電性を付与するとともにＳｉＧｅ膜の寄生抵抗を低減するためにＢがドープされている。エクステンション領域３４はＢのイオン注入により形成されている。
【００２３】
図２に示すように、比較例の半導体装置３０は、ゲート長Ｌｇが短くなるにつれてしきい値Ｖｔｈが負方向へシフトし、短チャネル特性が低下している。  
これは、ゲート長Ｌｇが短くなるほどＳｉＧｅ膜から拡散したＢの影響が無視できなくなり、チャネル３２の下方にゲートで制御できない電流Ｉｐが流れるパンチスルー効果が生じるためである。
【００２４】
一方、本実施例の半導体装置１０は、ゲート長Ｌｇがある値まではしきい値のシフト量ΔＶｔｈは僅かであり、短チャネル特性の低下は無視できる程度である。ゲート長Ｌｇがある値以下になると、しきい値のシフト量ΔＶｔｈが無視できなくなるが、比較例よりも少ない。  
これは、ＳｉＧｅ：Ｂの第２半導体層１６ａ、１６ｂからＢが拡散するが、ＳｉＧｅＣ：Ｂの第１半導体層１５ａ、１５ｂからＢが拡散しないようにしているためである。
【００２５】
即ち、ソース・ドレイン領域１７ａ、１７ｂからのＢの拡散量および分布を制御することが可能であり、第２半導体層１６ａ、１６ｂから拡散したＢによりエクステンション領域１８ａ、１８ｂを形成し、チャネル１４の下側へのＢの拡散を防止することができる。そのため、エクステンション領域１８ａ、１８ｂを形成するのに、Ｂのイオン注入工程は不要である。
【００２６】
次に、半導体装置１０の製造方法について説明する。図４乃至図７は半導体装置１０の製造工程を順に示す断面図である。  
図４（ａ）に示すように、Ｎ型のシリコン基板１１の主面１１ａにゲート絶縁膜（図示せず）として熱酸化法によりシリコン酸化膜を形成した後、ゲート絶縁膜上に、例えばＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン膜４０を形成する。  
次に、ポリシリコン膜４０上に、例えばＣＶＤ法によりシリコン酸化膜（図示せず）形成し、シリコン酸化膜上に、例えばプラズマＣＶＤ法によりシリコン窒化膜４１を形成する。
【００２７】
次に、図４（ｂ）に示すように、シリコン窒化膜４１をパターンニングしてゲート電極１３に対応するパターンを有するマスク材４２を形成し、マスク材４２を用いてＲＩＥ法によりポリシリコン膜４０をエッチングし、ゲート電極１３を形成する。
【００２８】
次に、図５（ａ）に示すように、ゲート電極１３の側面のダメージを除去するために、熱酸化法によりゲート後酸化を行った後、ＣＶＤ法によりシリコン窒化膜を１０ｎｍ程度形成する。  
次に、ＲＩＥ法によりシリコン窒化膜をエッチングし、ゲート電極１３の側面にシリコン窒化膜を残置する。ゲート電極１３の側面に残置されたシリコン窒化膜が絶縁膜４３である。
【００２９】
次に、図５（ｂ）に示すように、マスク材４２および絶縁膜４３をマスクとして、ＲＩＥ法によりシリコン基板１１を掘り込み、凹部４４ａ、４４ｂを形成する。凹部４４ａ、４４ｂの深さは、少なくともチャネル領域１４に与えられる圧縮歪みが飽和する厚さ、例えば深さ８０〜１００ｎｍ程度が適当である。  
ここで、凹部４４ａ、４４ｂの周りは、素子分離層（図示せず）、例えばＳＴＩ（Shallow Trench Isolation）で囲まれている。凹部４４ａ、４４ｂを除く領域はシリコン酸化膜（図示せず）により覆われている。
【００３０】
次に、図６（ａ）に示すように、シリコン基板１１の凹部４４ａ、４４ｂ内にカーボンを添加したＢドープＳｉＧｅ結晶（ＳｉＧｅＣ：Ｂ）を選択エピタキシャル成長させ、第１半導体層１５ａ、１５ｂを凹部４４ａ、４４ｂ内に埋め込む。
【００３１】
具体的には、キャリアガスとして水素（Ｈ２）、プロセスガスとしてモノシラン（ＳｉＨ４）、ゲルマン（ＧｅＨ４）、アセチレン（Ｃ２Ｈ２）、ドーパントガスとしてジボラン（Ｂ２Ｈ２）を用い、温度７００℃〜８００℃にて、ＬＰＣＶＤ（Low Pressure CVD）法によりＳｉＧｅＣ：Ｂをエピタキシャル成長させる。ＳｉＧｅＣはシリコン上にのみエピタキシャル成長し、シリコン酸化膜上には析出しないので、選択エピタキシャル成長がおこなわれる。
【００３２】
次に、図６（ｂ）に示すように、ＲＩＥ法により第１半導体層１５ａ、１５ｂをエクステンション領域１８ａ、１８ｂが形成される深さまで掘り込み、凹部４４ａ、４４ｂの側面を露出させる。
【００３３】
次に、図７（ａ）に示すように、第１半導体層１５ａ、１５ｂ上にＢドープＳｉＧｅ結晶（ＳｉＧｅ：Ｂ）を選択エピタキシャル成長させ、第２半導体層１６ａ、１６ｂを凹部４３ａ、４３ｂ内に埋め込む。これにより、ソース・ドレイン領域１７ａ、１７ｂが形成される。
【００３４】
次に、図７（ｂ）に示すように、ＲＴＡ（Rapid Thermal Annealing）法により、例えば１０００℃で熱処理を施し、選択エピタキシャル成長後のＳｉＧｅ膜、ＳｉＧｅＣ膜の結晶欠陥を回復させるとともに、第２半導体層１６ａ、１６ｂ中のＢを拡散させ、第２半導体層１６ａ、１６ｂのゲート電極１３側の側面からチャネル領域１４に隣接するエクステンション領域１８ａ、１８ｂを形成する。
【００３５】
次に、マスク材４２および絶縁膜４３を除去した後、ゲート電極１３の側面に絶縁膜２１を介して側壁膜２３を形成し、第２半導体層１６ａ、１６ｂ上に、例えば厚さ２０ｎｍ程度のシリサイド層１９ａ、１９ｂ、およびゲート電極１３上に、例えば厚さ２０ｎｍ程度のシリサイド層２０を形成する。  
次に、ゲート電極１３および第２半導体層１６ａ、１６ｂを覆うシリコン窒化膜２４を形成し、シリコン基板１１の全面に層間絶縁膜２５を形成する。  
次に、層間絶縁膜２５にコンタクトホールを形成し、コンタクトホールに導電材を埋め込んで、ビア２６ａ、２６ｂを形成する。  
次に、層間絶縁膜２５上に、ビア２６ａ、２６ｂを介してソース・ドレイン領域１７ａ、１７ｂに接続されるに配線２７ａ、２７ｂを形成する。これにより、図１に示す半導体装置１０が得られる。
【００３６】
以上説明したように、本実施例の半導体装置１０は、ゲート電極１３の下方に形成されるチャネル領域１４を挟むように形成され、チャネル領域１４に歪みを与えるためのゲルマニウム、ボロンおよびボロンが拡散しないようにするためのカーボンを含有する第１半導体層１５ａ、１５ｂと、ゲルマニウムおよびボロンを含有する第２半導体層１６ａ、１６ｂと、が順に積層された構造を有するソース・ドレイン領域１７ａ、１７ｂを具備している。
【００３７】
その結果、第１半導体層１５ａ、１５ｂおよび第２半導体層１６ａ、１６ｂによりチャネル領域１４に十分な圧縮歪みを与えるとともに、第１半導体層１５ａ、１５ｂからのＢの拡散が防止され、第２半導体層１６ａ、１６ｂからＢが拡散するので、ソース・ドレイン領域１７ａ、１７ｂからのＢの拡散量および分布を制御することができる。
【００３８】
これにより、第２半導体層１６ａ、１６ｂから拡散したＢにより、エクステンション領域１８ａ、１８ｂを形成し、且つチャネル１４の下方へのＢの拡散を防止し、チャネル１４の下方にゲートで制御できない電流Ｉｐが流れるパンチスルー効果が生じるのを抑制することができる。
【００３９】
従って、短チャネル特性を低下させることなく、チャネル領域に十分な歪みを生じさせることのできる半導体層が埋め込まれたソース・ドレイン領域を有する半導体装置およびその製造方法が得られる。
【００４０】
ここでは、半導体基板１１がＮ型バルクシリコン基板である場合について説明したが、シリコン基板に形成されたＮ型ウェル層でも構わない。また、Ｎ型ウェル層を形成する基板はＳＯＩ（Silicon on Insulator）基板でも構わない。
【００４１】
凹部４４ａ、４４ｂにＳｉＧｅＣ膜を埋め込んだ後、ＳｉＧｅＣ膜を途中までエッチングし、更にＳｉＧｅ膜を埋め込んで、ソース・ドレイン領域１７ａ、１７ｂを形成する場合について説明したが、ＳｉＧｅＣ膜とＳｉＧｅ膜を連続的に成長させてソース・ドレイン領域１７ａ、１７ｂを形成することも可能である。
【００４２】
ＳｉＧｅＣ膜とＳｉＧｅ膜を連続成長させる場合は、ＳｉＧｅＣ膜とＳｉＧｅ膜を別々に成長させる場合より成長条件を吟味する必要がある。例えば、ＳｉＧｅＣ膜が凹部４４ａ、４４ｂの上側の側面に成長しないように成長条件を設定するする必要がある。  
上側の側面にＳｉＧｅＣ膜が成長すると、ＳｉＧｅ膜からのＢの拡散が抑えられ、エクステンション領域１８ａ、１８ｂの形成が妨げられるためである。
【００４３】
比較例としてＢをドープしたＳｉＧｅ膜が埋め込まれたソース・ドレイン領域を有する半導体装置について説明したが、ＢをドープしたＳｉＧｅＣ膜が埋め込まれたソース・ドレイン領域を有する半導体装置の場合は、チャネル領域１４に十分な圧縮歪を与えるのが難しくなること、エクテンション領域１８ａ、１８ｂをイオン注入法で形成する必要かあり製造工程が増加するなどの問題がある。
【００４４】
ＳｉＧｅ、ＳｉＧｅＣのエピタキシャル成長に用いるＳｉ、Ｃのプロセスガスが、モノシラン（ＳｉＨ４）、アセチレン（Ｃ２Ｈ２）である場合について説明したが、ジシラン（Ｓｉ２Ｈ６）、トリメチルシラン（（ＣＨ３）３ＳｉＨ）、エチレン（Ｃ２Ｈ４）などを用いることもできる。
【実施例２】
【００４５】
本発明の実施例２に係る半導体装置について、図８乃至図１１を用いて説明する。図８は本実施例の半導体装置を示す断面図、図９乃至図１１は半導体装置の製造工程を順に示す断面図である。
【００４６】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第１半導体層の体積を減少させ、第２半導体層の体積を増大させたことにある。
【００４７】
即ち、図８に示すように本実施例の半導体装置５０は、図示されない凹部４４ａ、４４ｂの底面と、底面からエクステンション領域１８ａ、１８ｂが形成される深さまでの側面（以後、下側の側面という）を覆うように形成され、厚さ数ｎｍ程度の第１半導体層５１ａ、５１ｂと、第１半導体層５１ａ、５１ｂ上に、凹部４４ａ、４４ｂを埋め込むように形成された第２半導体層５２ａ、５２ｂとを有するソース・ドレイン領域５３ａ、５３ｂを具備している。  
第２半導体層５２ａ、５２ｂは、シリコン基板１１の主面からエクステンション領域１８ａ、１８ｂが形成される深さまでの側面（以後、上側の側面という）に接している。
【００４８】
これにより、第１半導体層５１ａ、５１ｂの体積が十分に減少し、第１半導体層５１ａ、５１ｂより格子定数が大きい第２半導体層５２ａ、５２ｂの体積が十分に増大するので、チャネル領域１４に対してより大きな圧縮差みを付与することができる。  
その結果、正孔の移動度が更に増加するので、短チャネル特性を低下させることなく、半導体装置５０の特性を向上させることが可能である。
【００４９】
次に、半導体装置５０の製造方法について説明する。図９乃至図１１は半導体装置５０の製造工程を順に示す断面図である。  
始めに、図５（ｂ）と同様にして、シリコン基板１１を掘り込み、凹部４４ａ、４４ｂを形成する。
【００５０】
次に、図９（ａ）に示すように、シリコン基板１１の凹部４４ａ、４４ｂ内に、厚さ数ｎｍ程度のＢドープＳｉＧｅＣ結晶（ＳｉＧｅＣ：Ｂ）を選択エピタキシャル成長させ、第１半導体層５１ａ、５１ｂを形成する。  
ＳｉＧｅＣはシリコンが露出した領域にだけ成長するので、凹部４４ａ、４４ｂの底面と側面がＳｉＧｅＣにより覆われる。
【００５１】
次に、図９（ｂ）に示すように、第１半導体層５１ａ、５１ｂ上にＢドープＳｉＧｅ結晶（ＳｉＧｅ：Ｂ）を選択エピタキシャル成長させ、凹部４４ａ、４４ｂを第２半導体層５２ａ、５２ｂで埋め込む。
【００５２】
次に、図１０（ａ）に示すように、ＲＩＥ法により第２半導体層５２ａ、５２ｂおよび凹部４４ａ、４４ｂの側面を覆う第１半導体層５１ａ、５１ｂをエクステンション領域１８ａ、１８ｂが形成される深さまで掘り込み、凹部４４ａ、４４ｂの上側の側面を露出させる。
【００５３】
次に、図１０（ｂ）に示すように、第２半導体層５２ａ、５２ｂ上にＢドープＳｉＧｅ結晶（ＳｉＧｅ：Ｂ）を選択エピタキシャル成長させ、第２半導体層５２ａ、５２ｂを積みますことにより凹部４３ａ、４３ｂを埋め込む。これにより、ソース・ドレイン領域５３ａ、５３ｂが形成される。
【００５４】
次に、図１１に示すように、ＲＴＡ法により熱処理を施し、第２半導体層５２ａ、５２ｂ中のＢを拡散させ、第２半導体層５２ａ、５２ｂのゲート電極１３側の側面からチャネル領域１４に隣接するエクステンション領域１８ａ、１８ｂを形成する。
【００５５】
以上説明したように、本実施例の半導体装置５０は、凹部４４ａ、４４ｂの底面と、底面から下側の側面を覆う第１半導体層５１ａ、５１ｂと、第１半導体層５１ａ、５１ｂ上に、凹部４４ａ、４４ｂを埋め込むように形成された第２半導体層５２ａ、５２ｂとを有し、第１半導体層５１ａ、５１ｂの体積をより少なくし、第２半導体層５２ａ、５２ｂの体積をより大きくしている。  
その結果、チャネル領域１４に対してより大きな圧縮差みが付与されるので、短チャネル特性を低下させることなく、半導体装置５０の特性を向上させることができる利点がある。
【００５６】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  前記半導体基板がＮ型シリコン基板であり、前記第１元素がゲルマニウム、前記不純物が硼素、前記第２元素が炭素である請求項１に記載の半導体装置。
【００５７】
（付記２）  前記第１半導体層および前記第２半導体層中の前記第１元素の含有量が、それぞれ１０乃至３０原子％である請求項１に記載の半導体装置。
【００５８】
（付記３）  前記第１半導体層中の前記第２元素の含有量が、０原子％より大きく、且つ１原子％未満である請求項１に記載の半導体装置。
【符号の説明】
【００５９】
１０、３０、５０  半導体装置
１１  シリコン基板
１３、３１  ゲート電極
１４、３２  チャネル領域
１５ａ、１５ｂ、５１ａ、５１ｂ  第１半導体層
１６ａ、１６ｂ、５２ａ、５２ｂ  第２半導体層
１７ａ、１７ｂ、３３、５３ａ、５３ｂ  ソース・ドレイン領域
１８ａ、１８ｂ、３４  エクステンション領域
１９ａ、１９ｂ、２０  シリサイド層
２１  絶縁膜
２３  側壁膜
２４  シリコン窒化膜
２５  層間絶縁膜
２６ａ、２６ｂ  ビア
２７ａ、２７ｂ  配線
４０  ポリシリコン膜
４１  シリコン窒化膜
４２  マスク材
４３  絶縁膜
４４ａ、４４ｂ  凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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