(57)【要約】【課題】本発明は、メモリセルトランジスタと選択トランジスタとでメモリセルが構成された不揮発性メモリにおいてソースコンタクトを必要としないことを特徴とする。【解決手段】シリコン酸化膜を介して設けられた電荷蓄積層１５、ゲート間絶縁膜、コントロールゲート電極１７、及びドレイン拡散領域２５を備えたメモリセルトランジスと、メモリセルトランジスタに隣接して設けられ、シリコン酸化膜を介して設けられたセレクトゲート電極１８、ゲート間絶縁膜、ゲート電極１９、及びソース／ドレイン拡散領域２６がメモリセルトランジスタのソース／ドレイン拡散領域２６と共有された選択トランジスタと、選択トランジスタのソース拡散領域２７が半導体基板内で延長して形成されたソース線ＳＬと、メモリセルトランジスタのドレイン拡散領域２５と電気的に接続されたビット線２９とを具備している。【選択図】    図２
2010165788.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して設けられた第１導電層からなり電位的に浮遊状態の第１電極、第１電極上に設けられたゲート間絶縁膜、ゲート間絶縁膜上に設けられた第２導電層からなる第２電極、及びソース／ドレイン拡散領域を備えたメモリセルトランジスタと、
前記メモリセルトランジスタに隣接して設けられ、半導体基板上にゲート絶縁膜を介して設けられた前記第１導電層からなる第３電極及びソース／ドレイン拡散領域のいずれか一方が前記メモリセルトランジスタのソース／ドレイン拡散領域のいずれか一方と共有された選択トランジスタと、
前記選択トランジスタのソース／ドレイン拡散領域のいずれか他方が半導体基板内で延長して形成されたソース線と、
前記メモリセルトランジスタのソース／ドレイン拡散領域のいずれか他方と電気的に接続された導電層からなるビット線
とを具備したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２電極は、前記ソース線の延長方向と平行する方向に延長されて前記メモリセルトランジスタのコントロールゲート電極を構成し、
前記第３電極は、前記ソース線の延長方向と平行する方向に延長されて前記選択トランジスタのセレクトゲート電極を構成することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ソース線となる前記選択トランジスタのソース／ドレイン拡散領域のいずれか他方の拡散領域の前記ソース線の延長方向と交差する方向における寸法が、前記メモリセルトランジスタのソース／ドレイン拡散領域のいずれか他方の拡散領域の前記ソース線の延長方向と交差する方向における寸法よりも小さいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルが不揮発性トランジスタからなるメモリセルトランジスタと選択トランジスタとで構成されたフラッシュＥＥＰＲＯＭを代表とする不揮発性メモリ及び不揮発性メモリ混載ロジック集積回路などの不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性トランジスタからなるメモリセルトランジスタと、メモリセルトランジスタの書き込み、読み出し、消去動作を行う際に特定のメモリセルトランジスタを選択する選択トランジスタとでメモリセルが構成された不揮発性メモリが知られている。この不揮発性メモリにおいて、メモリセルトランジスタのドレイン拡散領域はビット線に接続され、選択トランジスタのソース拡散領域はソース線に接続され、メモリセルトランジスタのソース拡散領域と選択トランジスタのドレイン拡散領域は共有されている。すなわち、各メモリセルは、ビット線とソース線との間にメモリセルトランジスタと選択トランジスタが直列に接続された構成を有する。
【０００３】
半導体基板上に複数のメモリセルを集積してメモリセルアレイを形成する場合、通常は、選択トランジスタ同士が互いに隣り合い、かつメモリセルトランジスタ同士が互いに隣り合うように複数のメモリセルが一列に配列して形成される。そして、互いに隣り合う２個のメモリセルで選択トランジスタのソース拡散領域が共有され、互いに隣り合う２個のメモリセルでメモリセルトランジスタのドレイン拡散領域が共有されている。
【０００４】
ソース線は、互いに隣り合う２個のメモリセルで共有されている選択トランジスタのソース拡散領域にコンタクトする導電性プラグに接続される金属配線により構成され、ビット線は、互いに隣り合う２個のメモリセルで共有されているメモリセルトランジスタのドレイン拡散領域にコンタクトする導電性プラグに接続される金属配線により構成される。
【０００５】
ソース拡散領域あるいはドレイン拡散領域にコンタクトする導電性プラグは、メモリセルトランジスタ及び選択トランジスタの制御ゲート層を形成した後に全面に層間絶縁膜を堆積し、層間絶縁膜に対してコンタクトホールを開口し、コンタクトホール内に導電体を埋めることにより形成される。
【０００６】
従来の不揮発性メモリでは、隣接する２つの選択トランジスタの制御ゲート層相互間の層間絶縁膜に対してコンタクトホールを形成し、このコンタクトホールを導電性プラグで埋める必要があり、かつコンタクトホールと選択トランジスタのゲートとの間の間隔が必要なため、選択トランジスタ相互間の距離を十分に小さくできず、メモリセルの高集積化が妨げられるという問題がある。
【０００７】
なお、特許文献１には、行方向及び列方向に複数のメモリセルが配設され、行方向に沿って複数のメモリセルを共通接続して連続形成されたソース線拡散領域と、ビット線拡散領域と、ソース線拡散領域に接続されたソースコンタクトと、ソースコンタクトに接続されたソース線を備えた不揮発性半導体記憶装置が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−２６６０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は上記のような事情を考慮してなされたものであり、その目的は、メモリセルの高集積化を図ることができる不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して設けられた第１導電層からなり電位的に浮遊状態の第１電極、第１電極上に設けられたゲート間絶縁膜、ゲート間絶縁膜上に設けられた第２導電層からなる第２電極、及びソース／ドレイン拡散領域を備えたメモリセルトランジスタと、前記メモリセルトランジスタに隣接して設けられ、半導体基板上にゲート絶縁膜を介して設けられた前記第１導電層からなる第３電極及びソース／ドレイン拡散領域のいずれか一方が前記メモリセルトランジスタのソース／ドレイン拡散領域のいずれか一方と共有された選択トランジスタと、前記選択トランジスタのソース／ドレイン拡散領域のいずれか他方が半導体基板内で延長して形成されたソース線と、前記メモリセルトランジスタのソース／ドレイン拡散領域のいずれか他方と電気的に接続された導電層からなるビット線とを具備したことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、メモリセルの高集積化を図ることができる不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】一実施形態に係るフラッシュＥＥＰＲＯＭのメモリセルアレイの等価回路図。
【図２】図１のメモリセルアレイの平面図。
【図３】図２のメモリセルアレイの断面図。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明を実施の形態により説明する。
【００１４】
図１は、本発明の不揮発性半導体記憶装置をフラッシュＥＥＰＲＯＭに実施した場合のメモリセルアレイの等価回路図である。メモリセルアレイ内には多数のメモリセルが行列状に配列されている。本例では便宜上、４個のメモリセルＭＣ１〜ＭＣ４のみを示している。メモリセルＭＣ１〜ＭＣ４はそれぞれ、ビット線ＢＬとソース線ＳＬとの間に直列接続されたメモリセルトランジスタＣＴ及び選択トランジスタＳＴで構成されている。
【００１５】
メモリセルアレイの各行では、それぞれ２個のメモリセルトランジスタＣＴと選択トランジスタＳＴとが交互に繰り返されるように複数のメモリセルが配置されており、隣り合う各２つのメモリセル毎に、メモリセルトランジスタＣＴのドレインがビット線ＢＬに共通に接続され、選択トランジスタＳＴのソースがソース線ＳＬに共通に接続されている。さらに、メモリセルアレイの各行では、メモリセルトランジスタＣＴのコントロールゲート電極がワード線ＷＬに共通に接続されており、選択トランジスタＳＴのセレクトゲート電極が選択線ＳＧＬに共通に接続されている。
【００１６】
図２は、図１に示すメモリセルアレイを半導体基板上に集積化する際の平面図であり、図３（ａ）は図２中のIIIａ−IIIａ線に沿った素子構造を示す断面図、及び図３（ｂ）は図２中のIIIｂ−IIIｂ線に沿った素子構造を示す断面図である。
【００１７】
図２及び図３において、シリコン（Ｓｉ）半導体基板上にはｐ型ウエル１１が形成されており、ｐ型ウエル１１上にはメモリセルトランジスタＣＴのゲート電極１２、選択トランジスタＳＴのゲート電極１３がそれぞれ複数形成されている。
【００１８】
メモリセルトランジスタＣＴのゲート電極１２は、ｐ型ウエル１１上にトンネル酸化膜となるシリコン酸化膜（ゲート絶縁膜）１４を介して形成された導電層、例えばポリシリコンからなる電荷蓄積層（第１電極）１５と、電荷蓄積層１５上に例えばＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）等のゲート間絶縁膜１６を介して形成された導電層、例えばポリシリコンからなるコントロールゲート電極（第２電極）１７とを有する。図２に示すように、電荷蓄積層１５は個々のメモリセルトランジスタＣＴ毎に分離されて、電気的に浮遊状態にされており、コントロールゲート電極１７は複数のメモリセルトランジスタＣＴに渡って共通に配線されている。
【００１９】
選択トランジスタＳＴのゲート電極１３は、ｐ型ウエル１１上にシリコン酸化膜１４を介して形成された導電層、例えばポリシリコンからなるセレクトゲート電極（第３電極）１８と、セレクトゲート電極１８上に例えばＯＮＯ膜等のゲート間絶縁膜１６を介して形成された導電層、例えばポリシリコンからなるゲート電極（第４電極）１９とを有する。図２に示すように、セレクトゲート電極１８及びゲート電極１９は、複数の選択トランジスタＳＴに渡って共通に配線されている。
【００２０】
メモリセルトランジスタＣＴの電荷蓄積層１５と選択トランジスタＳＴのセレクトゲート電極１８はそれぞれ第１層目のポリシリコンを用いて形成され、メモリセルトランジスタＣＴのコントロールゲート電極１７と選択トランジスタＳＴのゲート電極１９はそれぞれ第２層目のポリシリコンを用いて形成されている。なお、選択トランジスタＳＴのゲート電極１８と１９は、メモリセルアレイの周辺領域において行単位で電気的に接続されている。
【００２１】
メモリセルトランジスタＣＴのゲート電極１２及び選択トランジスタＳＴのゲート電極１３の上面及び側面を含む基板全面は、シリコン酸化膜２０、ＴＥＯＳ（Tetraethyl orthosilicate）から形成された酸化膜（以下、ＴＥＯＳ膜と称する）２１、シリコン窒化膜２２、ＴＥＯＳ膜２３で順次覆われている。さらに、ＴＥＯＳ膜２３上には、ＢＰＳＧ（Boron doped Phospho-Silicate Glass）またはＰＳＧ（Phospho-Silicate Glass）などからなる層間絶縁膜２４が堆積されている。
【００２２】
行方向で隣り合う２個のメモリセルトランジスタＣＴのゲート電極１２相互間のｐ型ウエル１１の表面領域には、隣り合う２個のメモリセルトランジスタＣＴで共有されているｎ＋型のドレイン拡散領域２５が形成されている。同様に、行方向で隣り合うメモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３との間のｐ型ウエル１１の表面領域には、メモリセルトランジスタＣＴと選択トランジスタＳＴとで共有されているｎ＋型のソース／ドレイン拡散領域２６が形成されている。さらに、行方向で隣り合う異なる２個の選択トランジスタＳＴのゲート電極１３相互間のｐ型ウエル１１の表面領域には、２個の選択トランジスタＳＴで共有されているｎ＋型のソース拡散領域２７が形成されている。図２に示すように、２個の選択トランジスタＳＴで共有されているソース拡散領域２７は、メモリセルトランジスタＣＴのゲート電極１２及び選択トランジスタＳＴのゲート電極１３の延長方向（列方向）と平行するように、複数のメモリセルに渡って延長して形成されている。このソース拡散領域２７は図１中のソース線ＳＬを構成している。
【００２３】
上記シリコン酸化膜２０、ＴＥＯＳ膜２１、シリコン窒化膜２２、ＴＥＯＳ膜２３、及び層間絶縁膜２４には、上記ドレイン拡散領域２５の表面に達するようなコンタクトホールが開口され、このコンタクトホールを埋めるように、導電体、例えばタングステンなどの金属からなるプラグ２８が形成されている。また、層間絶縁膜２４上には、上記プラグ２８と電気的に接続され、メモリセルトランジスタＣＴのゲート電極１２、選択トランジスタＳＴのゲート電極１３、及びソース拡散領域２７の延長方向と直交する方向（行方向）に延長されている金属からなるビット線（ＢＬ）２９（図２に図示）が形成されている。なお、図２中の符号３０は、メモリセルトランジスタＣＴ及び選択トランジスタＳＴのアクティブエリア（ＡＡ）を示している。
【００２４】
また、図３（ａ）に示すように、ソース線ＳＬとなる選択トランジスタＳＴのソース拡散領域２７の行方向における寸法Ｌ１は、メモリセルトランジスタＣＴのドレイン拡散領域２５の行方向における寸法Ｌ２よりも小さくされている。
【００２５】
図１乃至図３に示すようなメモリセルアレイを有するフラッシュＥＥＰＲＯＭは、半導体基板上にゲート絶縁膜（シリコン酸化膜１４）を介して設けられた第１導電層からなる第１電極（電荷蓄積層１５）、第１電極上に設けられたゲート間絶縁膜１６、ゲート間絶縁膜上に設けられた第２導電層からなる第２電極（コントロールゲート電極１７）、及びソース／ドレイン拡散領域（２５、２６）を備えたメモリセルトランジスＣＴと、メモリセルトランジスタに隣接して設けられ、半導体基板上にゲート絶縁膜（シリコン酸化膜１４）を介して設けられた第１導電層からなる第３電極（セレクトゲート電極１８）、第３電極上に設けられたゲート間絶縁膜１６、ゲート間絶縁膜上に設けられた第２導電層からなり第３電極と電気的に接続された第４電極（ゲート電極１９）、及びソース／ドレイン拡散領域（２５、２６）のいずれか一方（２６）がメモリセルトランジスタのソース／ドレイン拡散領域（２６、２７）のいずれか一方（２６）と共有された選択トランジスタＳＴと、選択トランジスタのソース／ドレイン拡散領域（２６、２７）のいずれか他方（２７）が半導体基板内で延長して形成されたソース線ＳＬと、メモリセルトランジスタのソース／ドレイン拡散領域（２５、２６）のいずれか他方（２５）と電気的に接続された導電層からなるビット線２９とを具備している。
【００２６】
本実施形態のフラッシュＥＥＰＲＯＭでは、ソース線ＳＬは、半導体基板上のｐ型ウエル１１の表面領域に形成されたソース拡散領域２７を延長して形成されている。このため、従来のように、２つの選択トランジスタＳＴ相互間の拡散領域に通じるコンタクトホールを層間絶縁膜２４に形成する必要がない。すなわち、従来のように２つのメモリセルに対して１つのソースコンタクトを形成する必要がなく、選択トランジスタＳＴ相互間の距離を十分に狭めることができる。また、ソースコンタクトから選択トランジスタＳＴの電極に対して間隔を設ける必要もない。この結果、個々のメモリセルの行方向における寸法を小さくすることができ、メモリセルの高集積化を実現することができる。なお、ドレイン拡散領域２５については、２つのメモリセルに対して１つのドレインコンタクトを形成する必要があるために、ドレイン拡散領域２５の行方向における寸法Ｌ２は、メモリセルアレイ内においてプラグを接続する必要がないソース拡散領域２７の行方向における寸法Ｌ１に比べて大きくする必要がある。
【００２７】
また、上記構成でなるフラッシュＥＥＰＲＯＭにおけるソース拡散領域２７（ソース線ＳＬ）は、メモリセルトランジスタＣＴのゲート電極１２及び選択トランジスタＳＴのゲート電極１３を形成した後、２つの選択トランジスタ相互間が開口したマスクを用い、２つの選択トランジスタＳＴのゲート電極１３をマスクとして、選択トランジスタ間の素子分離絶縁膜をＲＩＥ（Reactive Ion Etching）法にて除去した後、ｐ型ウエル１１に対してｎ型の不純物として例えばＡｓなどをイオン注入し、拡散することで容易に形成することができる。
【符号の説明】
【００２８】
１１…ｐ型ウエル、１２…メモリセルトランジスタのゲート電極、１３…選択トランジスタのゲート電極、１４…シリコン酸化膜、１５…電荷蓄積層、１６…ゲート間絶縁膜、１７…コントロールゲート電極、１８…セレクトゲート電極、１９…ゲート電極、２０…シリコン酸化膜、２１…ＴＥＯＳ膜、２２…シリコン窒化膜、２３…ＴＥＯＳ膜、２４…層間絶縁膜、２５…ドレイン拡散領域、２６…ソース／ドレイン拡散領域、２７…ソース拡散領域（ソース線）、２８…プラグ、２９…ビット線、３０…アクティブエリア。
【図１】
2010165788.tif 000003
【図２】
2010165788.tif 000004
【図３】
2010165788.tif 000005