(57)【要約】【課題】不揮発性半導体記憶装置において、消去電圧印加ステップを繰り返し実行する際のビット線への印加電圧のばらつきを抑制し、消去後のＶｔばらつきを低減する。【解決手段】メモリアレイは、アレイ状に配置されたメモリセル１０１と、複数のワード線１０２と、複数のビット線１０３とを有しており、ビット線方向において、データ記憶のために用いる使用領域と、使用領域同士を分離するための分離領域とに区分けされている。使用領域１０５の消去動作において、ビット線に消去電圧を印加する消去電圧印加ステップを、ビット線を切り替えながら複数回実行する。そして、使用領域１０５に隣り合う分離領域１０６に係るビット線の少なくとも一部は、消去電圧を印加可能に構成されている。【選択図】図１
2010033682.tif 000002
【特許請求の範囲】
【請求項１】
ＸＹ方向にアレイ状に配置されており、局所的に電荷を蓄積することによってデータを記憶するＭＯＮＯＳ型の複数のメモリセルと、
前記複数のメモリセルの配置領域において、Ｘ方向に延びるように配置された複数のワード線と、
前記複数のメモリセルの配置領域において、Ｙ方向に延びるように配置された複数のビット線とを有するメモリアレイを備えた、不揮発性半導体記憶装置であって、
前記メモリアレイは、ビット線方向において、データ記憶のために用いる使用領域と、前記使用領域同士を分離するための分離領域とに、区分けされており、
第１の使用領域の消去動作において、当該第１の使用領域に係るビット線に消去電圧を印加する消去電圧印加ステップを、ビット線を切り替えながら、複数回、実行するものであり、
前記メモリアレイは、前記第１の使用領域に隣り合う第１の分離領域に係るビット線の少なくとも一部について、消去電圧を印加可能に構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記第１の使用領域の消去動作において、前記各消去電圧印加ステップにおいて消去電圧を印加するビット線の本数が一定値になるように、少なくとも１回の前記消去電圧印加ステップにおいて、前記第１の使用領域に係るビット線と前記第１の分離領域に係る、消去電圧を印加可能なビット線とに、消去電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置において、
前記第１の使用領域に配置された、複数のメインビット線を備え、
前記第１の使用領域に係る各ビット線は、選択トランジスタを介して前記複数のメインビット線のいずれかと接続されており、接続されたメインビット線から消去電圧が印加されるものであり、
前記複数のメインビット線のうち第１のメインビット線は、選択トランジスタを介して、前記第１の分離領域に係る第１の分離領域ビット線と接続されており、この第１の分離領域ビット線は、前記第１のメインビット線から消去電圧を印加可能になっている
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置において、
前記第１の使用領域において、前記第１のメインビット線と接続されたビット線に消去電圧を印加するとき、前記第１のメインビット線と接続された前記第１の分離領域ビット線にも消去電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項３記載の不揮発性半導体記憶装置において、
前記第１の分離領域における、前記第１の分離領域ビット線に接続された複数のメモリセルに対して、書き込み動作が可能なように構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５記載の不揮発性半導体記憶装置において、
前記第１の分離領域に配置された分離領域メインビット線を備え、
前記分離領域メインビット線は、前記第１の分離領域ビット線に接続された複数のメモリセルに接続された、第２および第３の分離領域ビット線と、選択トランジスタを介して接続されており、
前記第１の分離領域ビット線は前記第１のメインビット線から、前記第２および第３の分離領域ビット線は前記分離領域メインビット線から、書き込み用電圧がそれぞれ印加可能になっている
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項５記載の不揮発性半導体記憶装置において、
前記第１の使用領域の消去動作において、前記消去電圧印加ステップを実行する前に、消去前書き込み動作を行うものであり、
前記消去前書き込み動作において、前記第１の使用領域のメモリセルに加えて、前記第１の分離領域における、前記第１の分離領域ビット線に接続された複数のメモリセルに対して、書き込み動作を実行する
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば局所的に電荷を蓄積することによってデータを記憶するＭＯＮＯＳ型の、複数のメモリセルを有するメモリアレイを備え、このメモリアレイがビット線方向において分離されている不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的に一括消去可能な不揮発性半導体記憶装置は、電源が投入されていない状態でも記憶情報が失われないことを特長としている。不揮発性半導体記憶装置の構成としては様々なものが提案されているが、近年、局所的に電荷を蓄積することによってデータを記憶するＭＯＮＯＳ型メモリセルを用いて仮想接地でメモリアレイを構成する方式が、注目されている。その理由の１つは、この方式では、１つのメモリセルで２ビットのデータを記憶することが比較的容易に実現可能であるからである。
【０００３】
この方式では、消去しない消去単位に対してビット線への電圧印加がなされないように、消去単位ごとに選択トランジスタを配置する構成が一般的である。このことは、消去細分性を高めるためには選択トランジスタを数多く配置する必要があることを意味している。このため、選択トランジスタを配置するためのレイアウト面積が増大してしまい、この結果、メモリアレイの面積増大を招くという問題がある。
【０００４】
この問題を解決するために、メモリアレイを複数のビット線グループに分離し、ビット線グループ間に分離領域を設けることによって、選択トランジスタを配置せずに消去細分性を高める方式が提案されている（特許文献１）。
【０００５】
図４は従来の不揮発性半導体記憶装置のメモリアレイ構成を例示的に示す図である。
【０００６】
図４の構成における読み出し動作について説明する。ここでは、ワード線４０２のうちのＷＬ０と、ビット線４０３のうちのＢＬ１，ＢＬ２に接続されているメモリセル４０１について、ＢＬ２側に記憶されたデータを読み出すものとする。
【０００７】
まず、ワード線選択回路４１２によって、ＷＬ０に対して読み出し時の電圧Ｖｗｌｒを印加し、その他のワード線に対しては０Ｖを印加する。
【０００８】
さらに、ＢＬ１にソース電圧より高い読み出し時のドレイン電圧Ｖｄｒを、ＢＬ２に読み出し時のソース電圧Ｖｓｒを印加する。これにより、ＢＬ２側の電荷蓄積状態によるメモリセルに流れる電流量の多寡によってデータを読み出すことが可能となる。この場合、電圧制御回路ａ４１０でＶｄｒを生成し、電圧制御回路ｂ４１１でＶｓｒを生成し、ビット切り替えトランジスタ４０９のうちＢＳＬ０を選択し、ＭＢＬ選択トランジスタ４０８のうちＭＳＬ０，ＭＳＬ１を選択し、選択トランジスタ４０７のうちＳＬ０，ＳＬ２を選択する。
【０００９】
また、逆にＢＬ１側に記憶されたデータを読み出す場合は、ＢＬ１にソース電圧Ｖｓｒを印加し、ＢＬ２にドレイン電圧Ｖｄｒを印加すればよい。これは、ビット選択トランジスタ４０９のうちＢＳＬ１を選択することによって実現できる。ＭＢＬ選択トランジスタ４０８および選択トランジスタ４０７の選択およびワード線４０２の選択方法は、上述のＢＬ２側のデータを読み出す場合と同様である。
【００１０】
次に、図４の構成における書き込み動作について説明する。ここでは、読み出し動作の説明と同様に、ワード線４０２のうちのＷＬ０と、ビット線４０３のうちのＢＬ１，ＢＬ２に接続されているメモリセル４０１について、ＢＬ２側に局所的に電荷を蓄積してデータを記憶するものとする。
【００１１】
まず、ワード線選択回路４１２によって、ＷＬ０に対して書き込み時の電圧Ｖｗｌｐを印加し、その他のワード線に対しては０Ｖを印加する。
【００１２】
さらに、ＢＬ１に０Ｖを、ＢＬ２に高電圧Ｖｐｄを与える。これにより、メモリセルに電流が流れ、チャネルホットエレクトロンによりＢＬ２側に電荷が蓄積されることによってデータの書き込みが可能となる。この場合、電圧制御回路ａ４１０で０Ｖを生成し、電圧制御回路ｂ４１１で電圧Ｖｄｐ＋ΔＶｄｐを生成する。ΔＶｄｐは、書き込み時にメモリセルに流れる電流Ｉｐによるビット切り替えトランジスタ４０９、ＭＢＬ選択トランジスタ４０８および選択トランジスタ４０７での電圧降下、並びに、メインビット線４０４の抵抗に起因する電圧降下を考慮した電圧である。さらに、ビット切り替えトランジスタ４０９のうちＢＳＬ０を選択し、ＭＢＬ選択トランジスタ４０８のうちＭＳＬ０，ＭＳＬ１を選択し、選択トランジスタ４０７のうちＳＬ０，ＳＬ２を選択する。
【００１３】
書き込み電圧印加後に、所定のＶｔに到達しているか否かを判定するプログラムベリファイを実行し、所定のＶｔに到達していない場合は再び電圧を印加し、到達している場合は電圧印加を停止し、書き込み動作が完了する。
【００１４】
また、逆にＢＬ１側へデータを書き込む場合には、ＢＬ１にＶｄｐを印加し、ＢＬ２に０Ｖを印加すればよい。これは、ビット選択トランジスタ４０９のうちＢＳＬ１を選択することによって実現できる。ＭＢＬ選択トランジスタ４０８および選択トランジスタ４０７の選択およびワード線４０２の選択方法は、上述のＢＬ２側にデータを書き込む場合と同様である。
【００１５】
次に、消去動作について説明する。電気的に一括消去可能な不揮発性半導体記憶装置は、１Ｍｂなどの一定のビット数を消去単位として、一度に消去する。図４の構成において、２つの分離領域の間に設けられている使用領域４０５におけるメモリセル４０１のデータに対して消去を行う場合について説明する。
【００１６】
まず、消去開始前に、消去単位内で消去状態のデータに対して書き込み動作を行い、消去単位内のＶｔをそろえるプリプログラム工程を行う。その後、電圧制御回路ｂ４１１で生成した消去電圧をビット線４０３に印加し、ビット線と基板間で発生するホットホールを局所的に電荷が蓄積された領域に注入することによって、各メモリセル４０１のビット線側に局所的に蓄積された電荷を中和する。これにより、データ消去が実行される。
【００１７】
このとき、メモリセルに接続された２本のビット線４０３の双方に消去電圧Ｖｄｅを印加するのではなく、通常、いずれか一方のビット線に消去電圧Ｖｄｅを印加し、他方のビット線は電気的に接続されない状態ＨｉＺとする。
【００１８】
また、一度に電圧を印加するビット線数は多ければ多いほど、消去に必要な時間の短縮に有利である。ところが、この本数は、消去時にメモリセルに流れる電流に起因する電流Ｉｅとビット線への電圧印加に用いる電圧制御回路ｂ４１１の電流能力Ｉｐｐに律速される。一度に電圧を印加するビット線数を多くするためには、電圧制御回路ｂ４１１の電流能力Ｉｐｐを増大する必要があり、これはチップ面積の増大につながる。
【００１９】
そのため、小面積のチップを実現するためには、一度に電圧を印加するビット線数を少なくし、消去単位内で、複数に分割して消去電圧を印加する必要がある。すなわち、一度に電圧を印加するビット線をｉ本とした場合、Ｉｐｐ＞Ｉｅ×ｉが成り立つ必要がある。
【００２０】
図５を用いて、一度に電圧を印加するビット線の本数ｉが２本の場合を例にとって、消去動作を説明する。図５（ａ）は使用領域４０５に対して消去動作を実施した場合のワード線４０２およびビット線４０３への電圧印加のタイミングを示す図、図５（ｂ）は各タイミングにおいて消去電圧が印加されるビット線を示す図である。
【００２１】
まず、ワード線選択回路４１２によって、ワード線４０２（ＷＬ０〜ＷＬｍ）に対して、消去時の電圧Ｖｗｌｅを印加する。
【００２２】
そして、電圧制御回路ｂ４１１は電圧Ｖｄｅ＋ΔＶｄｅを生成する。ΔＶｄｅは消去時にメモリセルに流れる電流に起因するビット切り替えトランジスタ４０９、ＭＢＬ選択トランジスタ４０８および選択トランジスタ４０７での電圧降下、並びに、メインビット線４０４の抵抗に起因する電圧降下を考慮した電圧である。そして、ビット切り替えトランジスタ４０９のうちＢＳＬ０を選択し、ＭＢＬ選択トランジスタ４０８のうちＭＳＬ１を選択し、選択トランジスタ４０７のうちＳＬ２，ＳＬ３を選択する。これにより、ビット線４０３のうちＢＬ１，ＢＬ３に消去電圧Ｖｄｅが印加される。この結果、ＢＬ１，ＢＬ３に接続されているメモリセル４０１のＢＬ１側およびＢＬ３側に局所的に蓄積された電荷が中和される（ステップＥ＿０）。
【００２３】
次に、ＭＢＬ選択トランジスタ４０８についてＭＳＬ１からＭＳＬ３に選択を切り替えることによって、ビット線４０３のうちＢＬ５，ＢＬ７に消去電圧Ｖｄｅが印加される。この結果、ＢＬ５，ＢＬ７に接続されているメモリセル４０１のＢＬ５側およびＢＬ７側に局所的に蓄積された電荷が中和される（ステップＥ＿１）。
【００２４】
以降、ＭＢＬ選択トランジスタ４０８の選択を切り替えながら同様の制御を行い、ＭＳＬｎ−１を選択するまで繰り返す（ステップＥ＿ｊ−１）。
【００２５】
その後、ビット切り替えトランジスタをＢＳＬ０からＢＳＬ１に切り替え、ＭＢＬ選択トランジスタ４０８のうちＭＳＬ０を選択し、選択トランジスタ４０７でＳＬ０，ＳＬ１を選択する。これにより、ビット線４０３のうちＢＬ０，ＢＬ２が選択される（ステップＥ＿ｊ）
以降、ＭＢＬ選択トランジスタ４０８の選択を切り替えながら同様の制御を行い、ＭＳＬｎを選択するまで繰り返す（ステップＥ＿ｎ）。
【００２６】
一連の消去電圧印加後に、所定のＶｔに到達しているか否かを判定するイレースベリファイを実行し、所定のＶｔに到達していない場合は再び一連の電圧印加を実行し、到達している場合は電圧印加を停止し、消去動作が完了する。
【特許文献１】特開２００４−０３９２３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
上述した消去動作において、一連の消去電圧印加ステップの中で、ステップＥ＿０〜Ｅ＿ｎ−１では、一度に電圧印加するビット線の本数は２本であるのに対して、ステップＥ＿ｎにおいて、一度に電圧印加するビット線の本数は１本のみである。
【００２８】
このことは、ビット切り替えトランジスタ４０９、ＭＢＬ選択トランジスタ４０８およびメインビット線４０４に流れる電流が、ステップＥ＿０〜Ｅ＿ｎ−１では２Ｉｅであるのに対して、ステップＥ＿ｎステップではＩｅとなることを意味する。このため、ステップＥ＿０〜Ｅ＿ｎ−１とステップＥ＿ｎステップとで、電流経路における電圧降下量が異なることになる。すなわち、図５（ａ）に示すように、ステップＥ＿０〜Ｅ＿ｎ−１では２本のビット線に印加される電圧がＶｄｅであるのに対して、ステップＥ＿ｎステップでは１本のビット線ＢＬ２ｎに印加される電圧が、Ｖｄｅ＋αと高くなってしまう。
【００２９】
この結果、消去動作を実施した場合に、ビット線ＢＬ２ｎに接続されるメモリセルのＢＬ２ｎ側のデータのみが、深いＶｔまで消去されてしまう。このことは、過剰消去によるビット線間のリーク電流による読み出しの誤判定や、繰り返しの書き換えに対する耐性劣化による信頼性特性の悪化につながる。
【００３０】
また、ステップＥ＿ｎを省いて、ステップＥ＿ｎ−１において、ビット線ＢＬ２ｎ−４，ＢＬ２ｎ−２に加えてＢＬ２ｎの計３本を選択して電圧を印加する手法も考えられる。ところがこの場合には、ステップＥ＿ｎ−１においてビット線に印加される電圧が、ステップＥ＿０〜Ｅ＿ｎ−２に比べて低くなってしまい、やはり同様の課題が生じる。
【００３１】
あるいは、この問題を回避するための手法として、消去電圧が印加されるビット線ごとにイレースベリファイ動作を実施し、消去が完了したと判定されたビット線には以後消去時の電圧印加を停止することによって、消去後に深いＶｔまで消去されることを抑制する方法等が考えられる。ところがこのような手法によると、制御回路の増大によるチップ面積の増加や、消去電圧印加とイレースベリファイ動作の遷移回数の増加による消去時間の増加といった問題を招いてしまう。
【００３２】
以上のように、消去動作において、複数回のステップでビット線に消去電圧を印加する場合、ビット線に印加される電圧がステップ毎にばらついてしまい、このことが過剰消去の発生等につながるという問題があった。
【００３３】
本発明は、不揮発性半導体記憶装置において、消去電圧印加ステップを繰り返し実行する際のビット線への印加電圧のばらつきを抑制し、消去後のＶｔばらつきを低減することを可能にするメモリアレイ構成および消去動作を提供することを目的とする。
【課題を解決するための手段】
【００３４】
本発明では、消去電圧印加ステップを繰り返し実行する際のビット線への印加電圧のばらつきを抑制するために、使用領域同士を分離するための分離領域に係るビット線の少なくとも一部について、消去電圧を印加可能に構成する。そして、使用領域の消去動作において、消去電圧を印加するビット線の本数が一定値になるように、分離領域に係るビット線も適宜選択して、消去電圧を印加するものである。
【００３５】
すなわち、本発明は、ＸＹ方向にアレイ状に配置されており、局所的に電荷を蓄積することによってデータを記憶するＭＯＮＯＳ型の複数のメモリセルと、前記複数のメモリセルの配置領域においてＸ方向に延びるように配置された複数のワード線と、前記複数のメモリセルの配置領域においてＹ方向に延びるように配置された複数のビット線とを有するメモリアレイを備えた、不揮発性半導体記憶装置として、前記メモリアレイは、ビット線方向において、データ記憶のために用いる使用領域と前記使用領域同士を分離するための分離領域とに区分けされており、第１の使用領域の消去動作において、当該第１の使用領域に係るビット線に消去電圧を印加する消去電圧印加ステップを、ビット線を切り替えながら複数回実行するものであり、前記メモリアレイは、前記第１の使用領域に隣り合う第１の分離領域に係るビット線の少なくとも一部について消去電圧を印加可能に構成されているものである。
【００３６】
本発明によると、使用領域同士を分離するための分離領域に係るビット線の少なくとも一部について、消去電圧を印加可能に構成されている。このため、使用領域の消去動作において、分離領域に係るビット線も適宜選択して消去電圧を印加することによって、消去電圧を印加するビット線の本数を各消去電圧印加ステップにおいて一定値にすることができる。これにより、各消去電圧印加ステップにおいてビット線に印加される電圧のばらつきを抑制することができるので、過剰消去の発生等の問題を回避することが可能になる。
【００３７】
そして、前記本発明の不揮発性半導体記憶装置は、前記第１の使用領域の消去動作において、前記各消去電圧印加ステップにおいて消去電圧を印加するビット線の本数が一定値になるように、少なくとも１回の前記消去電圧印加ステップにおいて、前記第１の使用領域に係るビット線と前記第１の分離領域に係る、消去電圧を印加可能なビット線とに、消去電圧を印加する。
【発明の効果】
【００３８】
本発明によると、各消去電圧印加ステップにおいてビット線に印加される電圧のばらつきを抑制できるため、過剰消去の発生等の問題を回避することが可能になる。したがって、消去後のＶｔばらつきを低減することができるので、より信頼性の高い不揮発性半導体記憶装置を実現することが可能になる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００４０】
《第１の実施形態》
図１は本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリアレイ構成を示す図である。図１において、メモリアレイは、ＸＹ方向にアレイ状に配置されており、局所的に電荷を蓄積することによってデータを記憶するＭＯＮＯＳ型の複数のメモリセル１０１と、メモリセル１０１の配置領域においてＸ方向に延びるように配置された複数のワード線１０２と、メモリセル１０１の配置領域においてＹ方向に延びるように配置された複数のビット線１０３とを有する。メモリセル１０１へのデータの記憶は、当該メモリセル１０１に接続されている２本のビット線１０３の両方に局所的に電荷を注入することによって行う。
【００４１】
また、このメモリアレイは、メモリセル１０１、ワード線１０２およびビット線１０３が仮想接地方式で構成されている。各ワード線１０２（図では、ＷＬ０からＷＬｍの計（ｍ＋１）本）は、ワード線選択回路１１２に接続されている。
【００４２】
さらに、このメモリアレイは、ビット線方向において、データ記憶のために用いる使用領域と、この使用領域同士を分離するための分離領域とに、区分けされている。１つの使用領域には、２ｎ列のメモリセル１０１と、２ｎ＋１本のビット線１０３とが含まれている。また、使用領域には、複数のメインビット線１０４がＹ方向に延びるように配置されている。使用領域に係る各ビット線１０３は、選択トランジスタ１０７を介して、いずれかのメインビット線１０４と接続されている。例えば、第１の使用領域としての使用領域１０５には、ビット線ＢＬ０〜ＢＬ２ｎと、メインビット線ＭＢＬ０〜ＭＢＬｎとが、配置されている。
【００４３】
また、分離領域にも、使用領域に配置されているメモリセル１０１と同等の構成を有するメモリセル１０１が配置されている。また、一部のビット線１０３は、隣り合う使用領域に配置されたメインビット線と、選択トランジスタを介して接続されている。例えば、第１の分離領域としての分離領域１０６では、第１の分離領域ビット線としてのビット線ＢＬ２ｎ＋２が、使用領域１０５に配置された第１のメインビット線としてのメインビット線ＭＢＬｎと、選択トランジスタ１０７ａ（ＳＬ１）を介して接続されている。
【００４４】
図１のメモリアレイ構成における読み出し動作および書き込み動作は、図４のメモリアレイ構成における読み出し動作および書き込み動作と同様であり、ここではその詳細な説明を省略する。
【００４５】
図１のメモリアレイ構成における消去動作について、図２を参照しながら説明する。図２（ａ）は本実施形態に係る消去動作における、ワード線およびビット線への電圧印加のタイミングを示す図、図２（ｂ）は各タイミング（消去電圧印加ステップＥ＿０〜Ｅ＿ｎ）において消去電圧が印加されるビット線を示す図である。
【００４６】
なおここでは、１回の消去電圧印加ステップにおいて消去電圧を印加するビット線の本数は、２本とする。また、使用領域１０５について、消去動作を行うものとする。
【００４７】
まず、消去開始前に、消去単位内で消去状態となっているデータに対して書き込み動作を行い、消去単位内のＶｔをそろえるプリプログラム工程を行う（消去前書き込み動作）。その後、ワード線選択回路１１２によって、ワード線１０２（ＷＬ０〜ＷＬｍ）に対して、消去時の電圧Ｖｗｌｅを印加する。
【００４８】
そして、使用領域１０５に係るビット線１０３に消去電圧を印加する消去電圧印加ステップＥ＿０〜Ｅ＿ｎを、図２（ｂ）に示すようにビット線を切り替えながら、実行する。このとき、電圧制御回路ｂ１１１は電圧（Ｖｄｅ＋ΔＶｄｅ）を生成する。ここで、Ｖｄｅは消去電圧であり、ΔＶｄｅは消去時にメモリセル１０１に流れる電流Ｉｅに起因する、ビット切り替えトランジスタ１０９、ＭＢＬ選択トランジスタ１０８および選択トランジスタ１０７での電圧降下、並びに、メインビット線１０４の抵抗による電圧降下を考慮した電圧である。
【００４９】
まず、ビット切り替えトランジスタ１０９のうちのＢＳＬ０を選択し、ＭＢＬ選択トランジスタ１０８のうちのＭＳＬ１を選択し、選択トランジスタ１０７のうちのＳＬ２，ＳＬ３を選択する。これにより、ビット線１０３のうちのＢＬ１，ＢＬ３に消去電圧Ｖｄｅが印加される（ステップＥ＿０）。この結果、ビット線ＢＬ１，ＢＬ３に接続されているメモリセル１０１の、ＢＬ１側およびＢＬ３側に局所的に蓄積された電荷が中和される。
【００５０】
次に、ビット切り替えトランジスタ１０９および選択トランジスタ１０７の選択は変更せずに、ＭＢＬ選択トランジスタ１０８の選択をＭＳＬ１からＭＳＬ３に切り替える。これにより、ビット線１０３のうちのＢＬ５，ＢＬ７に消去電圧Ｖｄｅが印加される（ステップＥ＿１）。この結果、ビット線ＢＬ５，ＢＬ７に接続されているメモリセル１０１の
ＢＬ５側およびＢＬ７側に局所的に蓄積された電荷が中和される。
【００５１】
以降、ＭＢＬ選択トランジスタ１０８の選択を切り替えながら、同様の動作を行う（〜ステップＥ＿ｊ−１）。ステップＥ＿ｊ−１において、ＭＢＬ選択トランジスタ１０８の選択をＭＳＬｎ−１に切り替えたとき、ビット線のうちのＢＬ２ｎ−３，ＢＬ２ｎ−１に消去電圧Ｖｄｅが印加される。
【００５２】
その後、ビット切り替えトランジスタ１０９をＢＳＬ０からＢＳＬ１に切り替える。そして、ＭＢＬ選択トランジスタ１０８のうちのＭＳＬ０を選択し、選択トランジスタ１０７のうちのＳＬ０，ＳＬ１を選択する。これにより、ビット線１０３のうちのＢＬ０，ＢＬ２に消去電圧Ｖｄｅが印加される（ステップＥ＿ｊ）
以降、ＭＢＬ選択トランジスタ１０８の選択を切り替えながら、同様の動作を行う（〜ステップＥ＿ｎ）。ステップＥ＿ｎにおいて、ＭＢＬ選択トランジスタ１０８の選択をＭＳＬｎに切り替えたとき、ビット線のうちのＢＬ２ｎに消去電圧Ｖｄｅが印加される。
【００５３】
またこのステップＥ＿ｎにおいて、分離領域１０６におけるビット線ＢＬ２ｎ＋２にも、メインビット線ＭＢＬｎ、ＭＢＬ選択トランジスタＭＳＬｎおよび選択トランジスタ１０７ａ（ＳＬ１）を介して、消去電圧Ｖｄｅが印加される。
【００５４】
上述したような一連の消去電圧印加ステップＥ＿０〜Ｅ＿ｎの後に、所定のＶｔに到達しているか否かを判定するイレースベリファイを実行する。そして、所定のＶｔに到達していない場合は、再び一連の消去電圧印加ステップを実行し、到達している場合は、消去電圧印加を停止し、消去動作が完了する。
【００５５】
ここで本実施形態では、ステップＥ＿ｎにおいて、使用領域１０５に係るビット線ＢＬ２ｎに消去電圧を印加する際に、同時に分離領域１０６に係るビット線ＢＬ２ｎ＋２に対しても消去電圧を印加する。これにより、各消去電圧印加ステップＥ＿０〜Ｅ＿ｎにおいて、消去電圧を印加するビット線の本数は、２本すなわち一定値になる。これにより、消去電流はステップＥ＿ｎにおいても２Ｉｅに近づけることができるので、ビット線単位での消去時の印加電圧のばらつきを抑制することができる。
【００５６】
《第２の実施形態》
図３は本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリアレイ構成を示す図である。図３において、図１と同様の構成要素については図１と共通の符号を付しており、ここではその詳細な説明を省略する。
【００５７】
図３の構成では、分離領域の構成が図１と少し異なっている。すなわち、一部のビット線１０３が、隣り合う使用領域に配置されたメインビット線と選択トランジスタを介して接続されているのは図１の構成と同様であるが、これに加えて、この一部のビット線に接続された複数のメモリセルに対して、書き込み動作および読み出し動作が可能になっている。
【００５８】
例えば、第１の分離領域としての分離領域２０６では、ビット線ＢＬ２ｎ＋２が、使用領域１０５に配置されたメインビット線ＭＢＬｎと、選択トランジスタ１０７ａ（ＳＬ１）を介して接続されている。さらに、分離領域２０６では、分離領域メインビット線としてのメインビット線ＭＢＬｎ＋１が配置されている。そして、このメインビット線ＭＢＬｎ＋１は、ビット線ＢＬ２ｎ＋２に接続された複数のメモリセル１０１に接続された、第２および第３の分離領域ビット線としてのビット線ＢＬ２ｎ＋１，ＢＬ２ｎ＋３と、選択トランジスタを介して、接続されている。ビット線ＢＬ２ｎ＋２は、使用領域１０５に配置されたメインビット線ＭＢＬｎから、書き込み用電圧および読み出し用電圧が印加可能である。また、ビット線ＢＬ２ｎ＋１，ＢＬ２ｎ＋３は、分離領域２０６に配置されたメインビット線ＭＢＬｎ＋１から、書き込み用電圧および読み出し用電圧が印加可能である。
【００５９】
図３のメモリアレイ構成における読み出し動作および書き込み動作は、図４のメモリアレイ構成における読み出し動作および書き込み動作と同様であり、ここではその詳細な説明を省略する。
【００６０】
図３のメモリアレイ構成における消去動作について、図２を参照しながら説明する。なお、第１の実施形態と同様に、１回の消去電圧印加ステップにおいて消去電圧を印加するビット線の本数は、２本とする。また、使用領域１０５について、消去動作を行うものとする。
【００６１】
まず、消去開始前に、消去単位内で消去状態のデータに対して書き込み動作を行い、消去単位内のＶｔをそろえるプリプログラム工程を行う（消去前書き込み動作）。その際に、使用領域１０５内のメモリセル１０１のデータだけではなく、分離領域２０６内の、ビット線ＢＬ２ｎ＋１，ＢＬ２ｎ＋２間のメモリセル１０１のＢＬ２ｎ＋２側のデータ、およびビット線ＢＬ２ｎ＋２，ＢＬ２ｎ＋３間のメモリセル１０１のＢＬ２ｎ＋２側のデータについても、書き込み動作を行う。この書き込み動作は、使用領域１０５内のメインビット線ＭＢＬｎと分離領域２０６内のメインビット線ＭＢＬｎ＋１とを介して行われる。
【００６２】
その後の消去動作は、第１の実施形態と同様である。まず、ワード線選択回路１１２によって、ワード線１０２（ＷＬ０〜ＷＬｍ）に対して、消去時の電圧Ｖｗｌｅを印加する。そして、消去電圧印加ステップＥ＿０〜Ｅ＿ｎを実行する。そして、所定のＶｔに到達しているか否かを判定するイレースベリファイを実行し、所定のＶｔに到達していない場合は、再び一連の消去電圧印加ステップを実行し、到達している場合は、消去電圧印加を停止し、消去動作が完了する。
【００６３】
ここで本実施形態でも第１の実施形態と同様に、ステップＥ＿ｎにおいて、使用領域１０５に係るビット線ＢＬ２ｎに消去電圧を印加する際に、同時に分離領域２０６に係るビット線ＢＬ２ｎ＋２に対しても消去電圧を印加する。これにより、各消去電圧印加ステップＥ＿０〜Ｅ＿ｎにおいて、消去電圧を印加するビット線の本数は、２本すなわち一定値になる。
【００６４】
また、ステップＥ＿ｎステップで選択される分離領域２０６に係るビット線ＢＬ２ｎ＋２に接続されるメモリセル１０１について、ビット線２ｎ＋２側のビットに対して、プリプログラム工程において書き込み動作がなされている。これにより、ステップＥ＿ｎの消去電流を２Ｉｅにより一層近づけることが可能となるので、ビット線単位での消去時の印加電圧のばらつきをさらに効果的に抑制することができる。
【００６５】
なお、上述の各実施形態では、一度に消去電圧を印加するビット線の本数は２本であるものとして説明を行ったが、この本数が２本より多い場合であっても、各実施形態と同様の構成および動作を実現することは可能である。すなわち、分離領域において、消去電圧を印加可能なビット線の本数を増やしておく。そして、各消去電圧印加ステップにおいて消去電圧を印加するビット線の本数が一定値になるように、少なくとも１回の消去電圧印加ステップにおいて、分離領域に係るビット線にも消去電圧を印加するようにすればよい。これにより、各実施形態と同様の効果が得られる。
【産業上の利用可能性】
【００６６】
本発明では、各消去電圧印加ステップにおいてビット線に印加される電圧のばらつきを抑制できるため、過剰消去の発生等の問題を回避することが可能になり、消去後のＶｔばらつきを低減することができる。このため、不揮発性半導体記憶装置の信頼性向上に有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置のメモリアレイ構成を示す図である。
【図２】（ａ）は本発明の実施形態に係る消去動作におけるワード線およびビット線への電圧印加のタイミングを示す図、（ｂ）は（ａ）の各ステップにおいて消去電圧が印加されるビット線を示す図である。
【図３】本発明の第２の実施形態に係る不揮発性半導体記憶装置のメモリアレイ構成を示す図である。
【図４】従来の不揮発性半導体記憶装置のメモリアレイ構成を示す図である。
【図５】（ａ）従来の消去動作におけるワード線およびビット線への電圧印加のタイミングを示す図、（ｂ）は（ａ）の各ステップにおいて消去電圧が印加されるビット線を示す図である。
【符号の説明】
【００６８】
１０１  メモリセル
１０２  ワード線
１０３  ビット線
１０４  メインビット線
１０５  使用領域（第１の使用領域）
１０６，２０６  分離領域（第１の分離領域）
ＭＢＬｎ  第１のメインビット線
ＭＢＬｎ＋１  分離領域メインビット線
ＢＬ２ｎ＋２  第１の分離領域ビット線
ＢＬ２ｎ＋１  第２の分離領域ビット線
ＢＬ２ｎ＋３  第３の分離領域ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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