(57)【要約】【課題】テストクロックを高周波側及び低周波側のいずれかに設定した場合に生じる不都合を伴うことなく、互いに異なる周波数のクロックに基づいて動作する複数の論理回路を備える半導体集積回路に対して実動作条件で遅延テストを実行すること。【解決手段】半導体集積回路１００は、クロックＣＬＫ１に基づいて動作する回路ブロック１０と、クロックＣＬＫ１とは異なる周波数のクロックＣＬＫ２に基づいて動作する回路ブロック２０と、回路ブロック１０と回路ブロック２０との間に接続されたテスト回路３０と、を備える。テスト回路３０は、テスト対象として設定された回路ブロック１０の出力を回路ブロック２０を経由せずに出力すると共に、回路ブロック１０を経由せずに入力された入力値をテスト対象として設定された回路ブロック２０へ伝送する。【選択図】図１
2010190613.tif 000002
【特許請求の範囲】
【請求項１】
第１クロックに基づいて動作する第１論理回路と、
前記第１クロックとは異なる周波数の第２クロックに基づいて動作する第２論理回路と、
前記第１論理回路と前記第２論理回路との間に接続されたテスト回路と、
を備え、
前記テスト回路は、テスト対象として設定された前記第１論理回路の出力を前記第２論理回路を経由しない態様で出力すると共に、前記第１論理回路を経由せずに入力された入力値をテスト対象として設定された前記第２論理回路へ伝送する、半導体集積回路。
【請求項２】
前記テスト回路は、
前記第１論理回路の出力値及び前記入力値が接続される第１選択回路を備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記テスト回路は、前記第１選択回路の出力値を保持する第１保持回路を更に備え、
前記第１保持回路は、テスト対象として設定された前記第１又は第２論理回路に供給される前記第１又は第２クロックに同期して動作することを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記第１保持回路は、通常動作時、前記第１選択回路の出力値を保持することなく前記第２論理回路へ伝送することを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記第１論理回路は、
前記第１クロックに同期して動作する第２保持回路と、
前記第２保持回路と前記第１保持回路間に接続された第１組合せ回路と、
を備えることを特徴とする請求項３に記載の半導体集積回路。
【請求項６】
前記第２論理回路は、
前記第２クロックに同期して動作する第３保持回路と、
前記第１保持回路と前記第３保持回路間に接続された第２組合せ回路と、
を備えることを特徴とする請求項３に記載の半導体集積回路。
【請求項７】
前記第１選択回路と前記第２組合せ回路間の節点を介して、テスト時の前記第１論理回路の出力値が前記第２論理回路を経由せずに取り出されることを特徴とする請求項２乃至６のいずれか一項に記載の半導体集積回路。
【請求項８】
前記第１論理回路は、通常動作時に入力される値とテスト時に入力される値とが接続された第２選択回路を備えることを特徴とする請求項１乃至７のいずれか一項に記載の半導体集積回路。
【請求項９】
少なくとも前記第１選択回路の動作状態を決定付ける信号を前記テスト回路に供給する信号供給回路を更に備えることを特徴とする請求項１乃至８のいずれか一項に記載の半導体集積回路。
【請求項１０】
第１クロックに基づいて動作する第１論理回路と、
前記第１クロックとは異なる周波数の第２クロックに基づいて動作する第２論理回路と、
前記第１論理回路と前記第２論理回路との間に接続されたテスト回路と、
を備える半導体集積回路の動作方法であって、
前記テスト回路は、テスト対象として設定された前記第１論理回路の出力を前記第２論理回路を経由しない態様で出力すると共に、前記第１論理回路を経由せずに入力された入力値をテスト対象として設定された前記第２論理回路へ伝送する、半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にテスト回路を備える半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路に関する技術の進展が著しく、互いに異なる周波数のクロックに基づいて動作する複数の回路ブロックが１つの回路チップ内に組み込まれる場合がある。この場合も、回路チップの信頼性を確保するため、論理テスト、遅延テストを実行することが多い。
【０００３】
特許文献１には、スキャンイン／スキャンアウト手法を用いて非同期動作を診断することに関する技術が開示されている。特許文献１は、診断対象である論理回路中の全てのフリップフロップ回路を試験時には一連のシフトレジスタとなるように構成し、シフト操作によって状態の設定（スキャンイン）と状態の読み出し（スキャンアウト）を行い、それによって診断対象とする論理回路を組み合わせ回路として試験することに関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭５６−１６８２６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
互いに異なる周波数のクロックに基づいて動作する複数の回路ブロックが組み込まれた回路チップに対して遅延テストを行う場合、特定の周波数のテストクロックを用いて遅延テストすることが一般的である。テストクロックを低周波側クロックに合わせたとしても、他の種類のテストも加味すれば、回路チップの信頼性は十分に担保されるためである。
【０００６】
しかしながら、例えば、車載用の回路チップ等では、従来よりも高水準で回路チップの信頼性を確保することが要求される。上述の場合、遅延テストの信頼性を高めるために、テストクロックを高周波側に設定すると、低周波数側クロックで動作する回路ブロックを高周波数側クロックでも動作するように設計する必要が生じる可能性がある。テストのために低周波側クロックで動作する回路ブロックを高周波側クロックで動作するように設計・製造することは様々な観点（付加回路に応じて回路面積が増大すること等）から現実的ではない。
【０００７】
なお、上述のテストクロックを低周波数側クロックに設定した場合、高周波側クロックで動作する回路ブロックの実動作時の遅延を検出することができなく、そもそも遅延テストの水準を高めることができない。
【０００８】
上述の説明から明らかなように、テストクロックを高周波側及び低周波側のいずれかに設定した場合に生じる不都合を伴うことなく、互いに異なる周波数のクロックに基づいて動作する複数の論理回路を備える半導体集積回路に対して実動作条件で遅延テストを実行することが強く望まれている。
【課題を解決するための手段】
【０００９】
本発明に係る半導体集積回路は、第１クロックに基づいて動作する第１論理回路と、前記第１クロックとは異なる周波数の第２クロックに基づいて動作する第２論理回路と、前記第１論理回路と前記第２論理回路との間に接続されたテスト回路と、を備え、前記テスト回路は、テスト対象として設定された前記第１論理回路の出力を前記第２論理回路を経由せずに出力すると共に、前記第１論理回路を経由せずに入力された入力値をテスト対象として設定された前記第２論理回路へ伝送する。
【００１０】
テスト回路を第１及び第２論理回路間に接続する。テスト回路は、第１論理回路の遅延テスト時、第１論理回路の出力を第２論理回路を経由せずに出力する。テスト回路は、第２論理回路のテスト時、第１論理回路を経由せずに入力された入力値を第２論理回路へ伝送する。テスト回路は、各論理回路のテスト時、その間で異なる動作をする。これによって、テストクロックを高周波側及び低周波側のいずれかに設定した場合に生じる不都合を伴うことなく、実動作条件で遅延テストを実行することができる。
【００１１】
本発明にかかる半導体集積回路の動作方法は、第１クロックに基づいて動作する第１論理回路と、前記第１クロックとは異なる周波数の第２クロックに基づいて動作する第２論理回路と、前記第１論理回路と前記第２論理回路との間に接続されたテスト回路と、を備える半導体集積回路の動作方法であって、前記テスト回路は、テスト対象として設定された前記第１論理回路の出力を前記第２論理回路を経由せずに出力すると共に、前記第１論理回路を経由せずに入力された入力値をテスト対象として設定された前記第２論理回路へ伝送する。
【発明の効果】
【００１２】
本発明によれば、テストクロックを高周波側及び低周波側のいずれかに設定した場合に生じる不都合を伴うことなく、互いに異なる周波数のクロックに基づいて動作する複数の論理回路を備える半導体集積回路に対して実動作条件で遅延テストを実行することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態にかかる半導体集積回路の概略的な回路図である。
【図２】本発明の第１の実施形態にかかるコントロール信号による半導体集積回路の制御を説明するための説明図である。
【図３】本発明の第１の実施形態にかかるスキャン時の半導体集積回路の動作状態及び動作条件を説明するための説明図である。
【図４】本発明の第１の実施形態にかかるスキャン時の半導体集積回路の動作を説明するための概略的なタイミングチャートである。
【図５】本発明の第１の実施形態にかかるスキャン時の半導体集積回路の動作を説明するための概略的なタイミングチャートである。
【図６】本発明の第１の実施形態にかかるスキャン時の半導体集積回路の動作を説明するための概略的なタイミングチャートである。
【図７】参考例にかかる半導体集積回路の概略的な回路図である。
【図８】本発明の第２の実施形態にかかる半導体集積回路の概略的な回路図である。
【図９】本発明の第２の実施形態にかかるスキャン時の半導体集積回路の動作を説明するための概略的なタイミングチャートである。
【図１０】本発明の第２の実施形態にかかるスキャン時の半導体集積回路の動作を説明するための概略的なタイミングチャートである。
【図１１】本発明の第２の実施形態にかかるスキャン時の半導体集積回路の動作を説明するための概略的なタイミングチャートである。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施の形態について説明する。なお、各実施の形態は、説明の便宜上、簡略化されている。図面は簡略的なものであるから、図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。図面は、もっぱら技術的事項の説明のためのものであり、図面に示された要素の正確な大きさ等は反映していない。同一の要素には、同一の符号を付し、重複する説明は省略するものとする。
【００１５】
［第１の実施形態］
以下、図１乃至図６を参照して本発明の第１の実施形態について説明する。図１は、半導体集積回路の概略的な回路図である。図２は、コントロール信号による半導体集積回路の制御を説明するための説明図である。図３は、スキャン時の半導体集積回路の動作状態及び動作条件を説明するための説明図である。図４乃至図６は、スキャン時の半導体集積回路の動作を説明するための概略的なタイミングチャートである。
【００１６】
図１に示すように、半導体集積回路１００は、回路ブロック１０、回路ブロック２０、テスト回路３０、及び信号供給回路４０を備える。回路ブロック１０は、セレクタ１２、Ｆ／Ｆ１５、及びネット１８を備える。回路ブロック２０は、ネット２８、及びＦ／Ｆ２５を備える。テスト回路３０は、セレクタ３２、ラッチ３５を備える。信号供給回路４０は、ゲート４２、ゲート４４、及びセレクタ４５を備える。テスト時には、遅延テストを実行するテスター（不図示）が半導体集積回路１００に接続される。
【００１７】
なお、各回路ブロック１０、２０は、論理回路として把握することができる。Ｆ／Ｆは、フリップ／フロップの略称である。各Ｆ／Ｆ１５、２５は、クロックに同期して論理値を一時的に保持する保持回路である。各ネット１８、２８は、多数の論理素子が組み合わされた組み合わせ回路である。ラッチ３５は、半導体集積回路１００のテスト時、クロックの立ち上がりに同期して論理値を保持する保持回路として機能する。
【００１８】
はじめに、半導体集積回路１００が有する上述の回路素子の接続関係について説明する。セレクタ１２の入力ａには入力端子６５が接続され、セレクタ１２の入力ｂには入力端子６０が接続される。セレクタ１２の出力は、Ｆ／Ｆ１５のＤ端子に接続される。Ｆ／Ｆ１５のＱ端子は、ネット１８の入力に接続される。
【００１９】
セレクタ３２の入力ａには入力端子６７が接続され、セレクタ３２の入力ｂにはネット１８の出力が接続される。セレクタ３２の出力は、ラッチ３５の入力に接続される。ラッチ３５の出力は、出力端子６６に接続される。ラッチ３５の出力は、ネット２８の入力に接続される。ネット２８の出力は、Ｆ／Ｆ２５のＤ端子に接続される。Ｆ／Ｆ２５のＱ端子は、出力端子６８に接続される。Ｆ／Ｆ２５のＱ端子は、出力端子６１に接続される。
【００２０】
ゲート４２の入力には入力端子６２が接続される。ゲート４２の出力は、Ｆ／Ｆ１５のクロック端子に接続される。ゲート４２の出力は、セレクタ４５の入力ａに接続される。ゲート４４の入力には入力端子６３が接続される。ゲート４４の出力は、セレクタ４５の入力ｂに接続される。ゲート４４の出力は、Ｆ／Ｆ２５のクロック端子に接続される。セレクタ４５の出力は、ラッチ３５のＧ端子（制御端子）に接続される。入力端子６４は、セレクタ１２の制御端子、セレクタ４５の制御端子、及びセレクタ３２の制御端子に夫々接続される。
【００２１】
入力端子６０を介して、入力値Ｄｉｎ５が回路ブロック１０に供給される。入力端子６５を介して、テスト値Ｄｉｎ１が回路ブロック１０に供給される。入力端子６７を介して、テスト値Ｄｉｎ２がテスト回路３０に供給される。出力端子６６を介して、テスト値Ｄｏｕｔ１がテスト回路３０から出力される。出力端子６８を介して、テスト値Ｄｏｕｔ２が回路ブロック２０から出力される。出力端子６１を介して、出力値Ｄｏｕｔ５が回路ブロック２０から出力される。なお、入力値、テスト値、及び出力値といった論理値は、シリアル伝送される論理値であっても良いし、パラレル伝送される論理値であっても良い。
【００２２】
入力端子６２を介して、クロックＣＬＫ１が信号供給回路４０に供給される。入力端子６３を介して、クロックＣＬＫ２が信号供給回路４０に供給される。入力端子６４を介して、コントロール信号ＣＳが信号供給回路４０に供給される。各クロックは、一定の周期でハイレベル（Ｈ）とローレベル（Ｌ）間を遷移する制御信号である。コントロール信号ＣＳは、テストモードと通常動作モードとを切り替える役割を果たす制御信号である。
【００２３】
図２に示すように、コントロール信号ＣＳの信号値（論理値）に応じて、半導体集積回路１００の動作状態が決定付けられる。具体的には、図２に示すように、ＣＳ＝００、ＣＳ＝０１のとき、半導体集積回路１００は通常動作モードにセットされる。他方、ＣＳ＝１０のとき、半導体集積回路１００はテストモードにセットされ、回路ブロック１０がスキャン対象とされる。ＣＳ＝１１のとき、半導体集積回路１００はテストモードにセットされ、回路ブロック２０がスキャン対象としてセットされる。なお、スキャンとは、対象とする回路ブロックにテスト値（論理値）を流すことを意味する。対象とする回路ブロックをスキャンし、回路ブロックからの出力値（論理値）を期待値（論理値）と照合することで、その回路ブロックの遅延テストを実行することが可能になる。
【００２４】
図３を参照して、半導体集積回路１００のテスト時の動作状態について説明する。
【００２５】
図３に示すように、ＣＳ＝１０のとき、スキャン対象＝回路ブロック１０となる。具体的には、ＣＳ＝１０によって、セレクタ１２、セレクタ３２、及びセレクタ４５は、次のように制御される。セレクタ１２は、入力ａに入力される入力値（論理値）を選択的に出力する。セレクタ３２は、入力ｂに入力される入力値を選択的に出力する。セレクタ４５は、入力ａに入力されるクロックＣＬＫ１を選択的に出力する。テスト回路３０には、セレクタ４５を介して、クロックＣＬＫ１が供給される。テスト値Ｄｉｎ１は、入力端子６５を介してセレクタ１２に供給される。また、期待値との照合対象となるテスト値Ｄｏｕｔ１は、出力端子６６を介してラッチ３５からテスターへ出力される。
【００２６】
図３に示すように、ＣＳ＝１１のとき、スキャン対象＝回路ブロック２０となる。具体的には、ＣＳ＝１１によって、セレクタ１２、セレクタ３２、及びセレクタ４５は、次のように制御される。セレクタ１２は、不定状態にセットされる。セレクタ３２は、入力ａに入力されるテスト値を選択的に出力する。セレクタ４５は、入力ｂに入力されるクロックＣＬＫ２を選択的に出力する。なお、テスト回路３０には、セレクタ４５を介して、クロックＣＬＫ２が供給される。また、テスト値Ｄｉｎ２は、入力端子６７を介してセレクタ３２に供給される。期待値との照合対象となるテスト値Ｄｏｕｔ２は、出力端子６８を介してＦ／Ｆ２５からテスターへ出力される。
【００２７】
なお、半導体集積回路１００が通常動作モードのとき、コントロール信号ＣＳによって、セレクタ１２、セレクタ３２、及びセレクタ４５は、次のように制御される。セレクタ１２は、入力ｂに入力される入力値Ｄｉｎ５を選択的に出力する。セレクタ３２は、入力ｂに入力される入力値を選択的に出力する。セレクタ４５は、停止状態に設定される。具体的には、セレクタ４５の出力は、ローレベル（Ｌ）にセットされる。セレクタ４５の出力がローレベルのとき、ラッチ３５は、入力値を保持しないスルー状態となる。
【００２８】
本実施形態では、上述のように、回路ブロック１０と回路ブロック２０との間にテスト回路３０を接続する。テスト回路３０は、スキャン対象とされた回路ブロック１０の出力値を、回路ブロック２０を経由しない態様でテスターへ出力する。テスト回路３０は、スキャン対象とされた回路ブロック２０に対して、回路ブロック１０を経由せずに入力した入力値を伝送する。
【００２９】
この構成を採用することによって、実動作周波数のクロックを用いて個別に各回路ブロック１０、２０の遅延テストを実行することができる。これによって、従来のように、テストクロックを高周波側又は低周波側クロックに合わせることに伴った不都合（遅延テストの水準を高めることができないこと、低周波側クロックで動作する回路ブロックが高周波側クロックでも動作するように設計する必要が生じること等）が生じることを効果的に回避することができる。
【００３０】
更に、本実施形態では、テスト回路３０にセレクタ３２を設ける。これによって上述の仕組みを簡易に実現することができる。
【００３１】
更に、本実施形態では、テスト回路３０にラッチ３５を設ける。半導体集積回路１００の通常動作時、ラッチ３５はスルー状態にセットされる。半導体集積回路１００の遅延テスト時、ラッチ３５にはクロックＣＬＫ１又はＣＬＫ２が供給される。
【００３２】
一般的に、遅延テストは、回路開発ツール（端的には、ＤＦＴ(Design-For-test)ツール）の都合上、遅延テスト対象とする１つのネットをＦ／Ｆとラッチで挟み込む回路構成を前提とする。本実施形態のように、ネット１８をＦ／Ｆ１５とラッチ３５で挟み込むこと回路構成を採用するで、回路開発ツールに対して高い親和性を確保することができる。この点は、半導体集積回路１００の回路規模が大きい場合には特に有益である。ネット２８をラッチ３５とＦ／Ｆ２５で挟み込む点についても上述と同様の説明があてはまる。
【００３３】
また、上述のように、半導体集積回路１００の通常動作時、ラッチ３５はスルー状態にセットされる。従って、ラッチ３５を設けることによって、半導体集積回路１００の通常動作に悪影響を生じることは効果的に抑制されている。
【００３４】
図４を参照して、回路ブロック１０をスキャンする場合について説明する。なお、このとき、コントロール信号ＣＳは、ＣＳ＝１０に予めセットされている。
【００３５】
まず、時刻ｔ１直後のＣＬＫ１の立ち上がり時、入力端子６５を介して、回路ブロック１０にテスト値Ｄｉｎ１が入力される。
【００３６】
時刻ｔ２直後のＣＬＫ１の立ち上がり時、Ｆ／Ｆ１５は、テスト値Ｄｉｎ１を取り込み、これをネット１８に出力する。ネット１８は、特に大きな遅延を伴うことなく、テスト値Ｄｉｎ１の入力に応じて論理値を出力する。
【００３７】
時刻ｔ３直後のＣＬＫ１の立ち上がり時、ラッチ３５は、ネット１８の出力値を取り込み、これを出力端子６６に出力する。このようにしてテスト回路３０から出力端子６６を介してテスト値Ｄｏｕｔ１が出力される。
【００３８】
図５を参照して、回路ブロック２０をスキャンする場合について説明する。なお、このとき、コントロール信号ＣＳは、ＣＳ＝１１に予めセットされている。
【００３９】
まず、時刻ｔ１直後のＣＬＫ２の立ち上がり時、入力端子６７を介して、テスト回路３０にテスト値Ｄｉｎ２が入力される。
【００４０】
時刻ｔ２直後のＣＬＫ２の立ち上がり時、ラッチ３５は、テスト値Ｄｉｎ２を取り込み、これをネット２８に出力する。ネット２８は、特に大きな遅延を伴うことなく、テスト値Ｄｉｎ２の入力に応じて論理値を出力する。
【００４１】
時刻ｔ３直後のＣＬＫ２の立ち上がり時、Ｆ／Ｆ２５は、ネット２８の出力値を取り込み、これを出力端子６８に出力する。このようにして回路ブロック２０から出力端子６８を介してテスト値Ｄｏｕｔ２が出力される。
【００４２】
図６を参照して、回路ブロック２０のスキャン時、ネット２８で大きな遅延が生じた場合について説明する。
【００４３】
まず、時刻ｔ１直後のＣＬＫ２の立ち上がり時、入力端子６７を介して、テスト回路３０にテスト値Ｄｉｎ２が入力される。
【００４４】
時刻ｔ２直後のＣＬＫ２の立ち上がり時、ラッチ３５は、テスト値Ｄｉｎ２を取り込み、これをネット２８に出力する。しかしながら、図５の場合とは異なり、ネット２８は、図６に模式的に示す分の大きな遅延を伴って、テスト値Ｄｉｎ２の入力に応じて論理値を出力する。
【００４５】
時刻ｔ３直後のＣＬＫ２の立ち上がり時、Ｆ／Ｆ２５は、ネット２８の出力値を取り込み、これを出力端子６８に出力する。Ｆ／Ｆ２５は、ネット２８で処理遅延が発生している状態のときの出力値を取り込む。従って、図６に模式的に示すように不定の出力値がテスト値Ｄｏｕｔ２として出力される。テスターは、不定の出力値と期待値とを照合することによって、ネット２８の遅延を検出する。
【００４６】
［参考例］
図７を参照して参考例に係る半導体集積回路について説明する。
【００４７】
図７に示す半導体集積回路１００では、コントロール信号ＣＳに応じて、セレクタ４６、及びセレクタ４８の動作状態が決定付けられる。
【００４８】
セレクタ４６は、通常動作時、クロックＣＬＫ１をＦ／Ｆ１５のクロック端子に選択的に供給する。セレクタ４６は、テスト動作時、テストクロックＴＣＬＫをＦ／Ｆ１５のクロック端子に選択的に供給する。セレクタ４８は、通常動作時、クロックＣＬＫ２をＦ／Ｆ２５のクロック端子に選択的に供給する。セレクタ４８は、テスト動作時、テストクロックＴＣＬＫをＦ／Ｆ２５のクロック端子に選択的に供給する。
【００４９】
ここでは、クロックＣＬＫ１がクロックＣＬＫ２よりも低周波であるものとする。この場合、テストクロックＴＣＬＫをクロックＣＬＫ１にセットすると、実動作状態での回路ブロック２０の遅延を検出することができない。他方、テストクロックＴＣＬＫをクロックＣＬＫ２にセットすると、テスト時の正常動作を担保するために回路ブロック１０に付加的な回路（駆動回路等）を設けることが必要になる。本発明の実施形態によれば、このような不都合が生じることを効果的に回避することができる。
【００５０】
［第２の実施形態］
図８乃至図１１を参照して本発明の第２の実施形態について説明する。図８は、半導体集積回路の概略的な回路図である。図９乃至図１１は、スキャン時の半導体集積回路の動作を説明するための概略的なタイミングチャートである。
【００５１】
図８に示すように、本実施形態は第１の実施形態とは異なり、テスト回路３０は、ラッチ３５を有しない。また、信号供給回路４０は、セレクタ４５を有しない。このような場合であっても、第１の実施形態と同様、実動作周波数のクロックを用いて個別に各回路ブロック１０、２０の遅延テストを実行することができる。これによって、従来のように、テストクロックを高周波側又は低周波側クロックに合わせることに伴った不都合が生じることを効果的に回避することができる。
【００５２】
本実施形態によれば、第１の実施形態と比較して、より小さな回路規模で第１の実施形態と同様の効果を得ることができる。また、後述のように、より短い時間で遅延テストを実行することができる。ただし、第１の実施形態と比較して、汎用の回路開発ツールとの親和性は低下するおそれがある。
【００５３】
図８に示すように、ゲート４２の出力は、Ｆ／Ｆ１５のクロック端子に接続される。ゲート４４の出力は、Ｆ／Ｆ２５のクロック端子に接続される。セレクタ３２の出力は、ネット２８の入力に接続される。セレクタ３２の出力は、出力端子６６に接続される。
【００５４】
図９を参照して、回路ブロック１０をスキャンする場合について説明する。なお、このとき、コントロール信号ＣＳは、ＣＳ＝１０に予めセットされている。
【００５５】
まず、時刻ｔ１直後のＣＬＫ１の立ち上がり時、入力端子６５を介して、回路ブロック１０にテスト値Ｄｉｎ１が入力される。
【００５６】
時刻ｔ２直後のＣＬＫ１の立ち上がり時、Ｆ／Ｆ１５は、テスト値Ｄｉｎ１を取り込み、これをネット１８に出力する。ネット１８は、特に大きな遅延を伴うことなく、テスト値Ｄｉｎ１の入力に応じて論理値を出力する。ネット１８の出力値は、特に大きな遅延を伴うことなく、セレクタ３２を介して、出力端子６６に供給される。このようにしてテスト回路３０から出力端子６６を介してテスト値Ｄｏｕｔ１がテスターへ出力される。
【００５７】
図１０を参照して、回路ブロック２０をスキャンする場合について説明する。なお、このとき、コントロール信号ＣＳは、ＣＳ＝１１に予めセットされている。
【００５８】
まず、時刻ｔ１直後のＣＬＫ２の立ち上がり時、入力端子６７を介して、テスト回路３０にテスト値Ｄｉｎ２が入力される。ネット２８は、特に大きな遅延を伴うことなく、テスト値Ｄｉｎ２の入力に応じて論理値を出力する。
【００５９】
時刻ｔ２直後のＣＬＫ２の立ち上がり時、Ｆ／Ｆ２５は、ネット２８の出力値を取り込み、これを出力端子６８に出力する。このようにして回路ブロック２０から出力端子６８を介してテスト値Ｄｏｕｔ２がテスターへ出力される。
【００６０】
図１１を参照して、回路ブロック２０のスキャン時、ネット２８で大きな遅延が生じた場合について説明する。
【００６１】
まず、時刻ｔ１直後のＣＬＫ２の立ち上がり時、入力端子６７を介して、テスト回路３０にテスト値Ｄｉｎ２が入力される。ネット２８は、図１１に模式的に示すように、大きな遅延を伴って、テスト値Ｄｉｎ２の入力に応じて論理値を出力する。
【００６２】
時刻ｔ２直後のＣＬＫ２の立ち上がり時、Ｆ／Ｆ２５は、ネット２８の出力値を取り込み、これを出力端子６８に出力する。テスターは、出力端子６８を介して出力されるテスト値Ｄｏｕｔ２と期待値とを比較することで、ネット２８の遅延故障を検出する。なお、この場合でも、遅延を伴ってネット２８から正常な論理値が出力される。つまり、例示したものは、半導体集積回路１００の論理テスト自体は成功するが、遅延テストは失敗するケースである。
【００６３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。半導体集積回路が具備する機能は任意である。半導体集積回路の用途は任意である。半導体集積回路に組み込まれる回路ブロック数は任意である。クロックＣＬＫ１とクロックＣＬＫ２の周波数差は任意である。回路ブロックの具体的な構成は任意である。テスト回路の具体的な構成は任意である。ネットの具体的な構成は任意である。セレクタの具体的な構成は任意である。信号供給部の具体的な構成は任意である。回路ブロック、及びテスト回路夫々に入出力される論理値は、シリアルでもパラレルであっても良い。
【符号の説明】
【００６４】
１００    半導体集積回路
１０    回路ブロック
２０    回路ブロック
３０    テスト回路
４０    信号供給回路
１２    セレクタ
１８    ネット
２８    ネット
３２    セレクタ
３５    ラッチ
４２    ゲート
４４    ゲート
４５    セレクタ
４６    セレクタ
４８    セレクタ
６０    入力端子
６１    出力端子
６２    入力端子
６３    入力端子
６４    入力端子
６５    入力端子
６６    出力端子
６７    入力端子
６８    出力端子
ＣＬＫ１    クロック
ＣＬＫ２    クロック
ＣＳ    コントロール信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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