(57)【要約】【課題】チップオンチップ及びパッケージオンパッケージ技術のための柔軟なパッケージングを提供する。【解決手段】アプリケーション集積回路（ＩＣ）及び１つ以上の他のＩＣのためのパッケージング解決策が提供される。この解決策は、アプリケーションＩＣ及び他のＩＣの両チップオンチップパッケージングをサポートする。又、アプリケーションＩＣ及び他のＩＣのパッケージオンパッケージのパッケージングもサポートする。パッケージ基板は、他のＩＣへのチップオンチップ接続をサポートするためにアプリケーションＩＣの付近に第１セットのパッドを含む。これらパッドは、アプリケーションＩＣへ接続するために、アプリケーションＩＣの下に延びる導体に接続される。チップオンチップ解決策が信頼できる場合には、パッケージオンパッケージ解決策のサポートが排除され、パッケージ基板のサイズを減少できる。【選択図】図７
2010219539.tif 000002
【特許請求の範囲】
【請求項１】
集積回路において、
第１のインターフェイスに対応する第１の物理層インターフェイス回路を備え、これにより、前記集積回路は、その集積回路の外部と通信するように構成され、前記第１の物理層インターフェイス回路は、前記第１のインターフェイスを形成する各導体を経て通信するための回路を備え、前記第１の物理層インターフェイス回路は、前記集積回路の第１の縁に沿って物理的に位置され、更に、
第２のインターフェイスに対応する第２の物理層インターフェイス回路を備え、これにより、前記集積回路は、その集積回路の外部と通信するように構成され、前記第２の物理層インターフェイス回路は、前記第２のインターフェイスを形成する各導体を経て通信するための回路を備え、前記第２の物理層インターフェイス回路は、前記集積回路の第２の縁に沿って物理的に位置され、その第２の縁は、前記第１の縁に隣接するようにされた、集積回路。
【請求項２】
前記第１のインターフェイス及び第２のインターフェイスは、同じインターフェイスのインスタンスである、請求項１に記載の集積回路。
【請求項３】
前記同じインターフェイスは、１つ以上のメモリ集積回路に接続するためのメモリインターフェイスであり、前記集積回路は、前記第１の物理層インターフェイス回路に結合された第１のメモリコントローラと、前記第２の物理層インターフェイス回路に結合された第２のメモリコントローラとを含む、請求項２に記載の集積回路。
【請求項４】
前記第１の物理層インターフェイス回路の上に配列された第１の複数のコントロールドコラプスチップコネクションバンプと、前記第２の物理層インターフェイス回路の上に配列された第２の複数のコントロールドコラプスチップコネクションバンプとを更に備え、これら第１の複数のコントロールドコラプスチップコネクションバンプ及び第２の複数のコントロールドコラプスチップコネクションバンプは、前記第１のインターフェイス及び第２のインターフェイスのための集積回路のパッケージへのフリップチップ接続を与える、請求項１に記載の集積回路。
【請求項５】
前記第１の複数のコントロールドコラプスチップコネクションバンプは、１つ以上の第１の行に配列され、そして前記第２の複数のコントロールドコラプスチップコネクションバンプは、前記１つ以上の第１の行と直交する１つ以上の第２の行に配列される、請求項４に記載の集積回路。
【請求項６】
集積回路のためのパッケージにおいて、
第１の複数の導体を含むパッケージ基板と、このパッケージ基板の第１表面を形成する絶縁層とを備え、第１の複数の導体の各々は、第１の終了点を含み、該第１の終了点は、集積回路がパッケージ基板に装着されるときにフリップチップ構成で集積回路に接続するように配列され、前記絶縁層は、各第１の終了点に対する開口を含み、
前記第１の複数の導体の各々は、パッケージピン接続がなされるパッケージ基板の第１表面上の各第１パッドへ延び、
前記第１の複数の導体の各々は、集積回路がパッケージ基板に装着されるときに集積回路の第１側部の付近に各第２パッドを含み、そして前記絶縁層は、各第２パッドに対する開口を含む、パッケージ。
【請求項７】
前記パッケージ基板は、第２の複数の導体を更に備え、これら第２の複数の導体の各々は、集積回路がパッケージ基板に装着されるときにフリップチップ構成で集積回路に接続するように配列された第１の終了点を含み、前記絶縁層は、各第１終了点に対する開口を含み、
前記第２の複数の導体の各々は、パッケージピン接続がなされるパッケージ基板の第１表面上の各第１パッドへ延び、
前記第２の複数の導体の各々は、集積回路がパッケージ基板に装着されるときに集積回路の第２側部の付近に各第３パッドを含み、第２の縁は、第１の縁に直交し、そして前記絶縁層は、各第３パッドに対する開口を含む、請求項６に記載のパッケージ。
【請求項８】
各第１パッドに取り付けられたパッケージピンを更に備え、これらパッケージピンは、パッケージオンパッケージ構成でパッケージされた１つ以上の集積回路に対する装着点を全体で与える、請求項６に記載のパッケージ。
【請求項９】
前記パッケージピンは、半田ボールである、請求項８に記載のパッケージ。
【請求項１０】
前記第１側部とは反対の前記パッケージ基板の第１側部に取り付けられる第２セットのパッケージピンを更に備え、この第２セットのパッケージピンは、回路板への接続を与える、請求項８に記載のパッケージ。
【請求項１１】
請求項６から８のいずれかに記載のパッケージと、
パッケージ基板にフリップチップ装着される第１の集積回路であって、そのパッケージ基板は、その第１の集積回路の第１の側部付近に第１の複数のパッドを、そしてその第１の集積回路の第２の側部付近に第２の複数のパッドを含むものである第１の集積回路と、
第３の複数のパッドを縁に沿って有する第２の集積回路であって、その第３の複数のパッドが前記第１の複数のパッドに整列されて前記第１の集積回路上に積み重ねられた第２の集積回路と、
第４の複数のパッドを縁に沿って有する第３の集積回路であって、その第４の複数のパッドが前記第２の複数のパッドに整列されて、前記第２の集積回路に対して直交方向に前記第２の集積回路上に積み重ねられた第３の集積回路と、
前記第１の複数のパッドの各々を前記第３の複数のパッドの各々に接続すると共に、前記第２の複数のパッドの各々を前記第４の複数のパッドの各々に接続する複数の導体と、
を備えたコンポーネント。
【請求項１２】
前記第２の集積回路及び前記第３の集積回路は、非フリップチップ方向に装着される、請求項１１に記載のコンポーネント。
【請求項１３】
前記第２の集積回路及び前記第３の集積回路は、同じ集積回路のインスタンスである、請求項１１に記載のコンポーネント。
【請求項１４】
前記第３の集積回路は、前記第２の複数のパッドを露出させるために前記第２の集積回路からオフセットされる、請求項１３に記載のコンポーネント。
【請求項１５】
前記第２及び第３の集積回路は、メモリ集積回路である、請求項１３に記載のコンポーネント。
【請求項１６】
前記第１の複数のパッドは、前記第１の集積回路における第１のメモリコントローラに対応する第１のメモリインターフェイスに接続され、そして前記第２の複数のパッドは、前記集積回路における第２のメモリコントローラに対応する第２のメモリインターフェイスに接続される、請求項１５に記載のコンポーネント。
【請求項１７】
前記第１の複数のパッド及び第２の複数のパッドは、更に、複数のパッケージピンに接続された第５の複数のパッドの各々に接続される、請求項１１に記載のコンポーネント。
【請求項１８】
前記複数のパッケージピンは、各々、半田ボールである、請求項１７に記載のコンポーネント。
【請求項１９】
集積回路のパッケージを準備するステップであって、そのパッケージは、前記集積回路に接続するための第１の複数の導体及び第２の複数の導体を含むパッケージ基板を備え、前記第１の複数の導体の各々は、前記集積回路の第１側部の付近に第１のパッドを含み、前記第２の複数の導体の各々は、前記集積回路の第２側部の付近に第２のパッドを含み、第２の側部は、第１の側部に隣接し、前記第１の複数の導体及び第２の複数の導体の各々は、パッケージピンが接続される第２の複数のパッドへ延びるようなステップと、
２つ以上の集積回路の第１の集積回路に対する第１の導体の第１のパッドを使用すると共に、集積回路の第２の集積回路に対する第２の導体の第２のパッドを使用し、チップオンチップパッケージングを使用して２つ以上の集積回路を接続するステップと、
チップオンチップパッケージングが信頼できるものであることを決定するステップと、
前記第２の複数のパッドを排除すると共に、前記第２の複数のパッドへの前記第１の複数の導体及び前記第２の複数の導体の延長を排除することにより、その後の集積回路に対するパッケージ基板を減少するステップと、
を備えた方法。
【請求項２０】
パッケージの第２のインスタンスを準備するステップと、
２つ以上のパッケージされた集積回路を、パッケージオンパッケージ構成でパッケージピンに接続するステップと、
を備えた請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の分野に係り、より詳細には、集積回路のパッケージングに係る。
【背景技術】
【０００２】
集積回路チップは、一般的に、回路板のような他のコンポーネントへの便利で且つ信頼性のある接続を与え、集積回路をダメージから保護し、等々のためにパッケージされる。当初、各集積回路チップは、それ自身のパッケージに収容され、このパッケージが回路板に半田付けされるか、さもなければ、電気的及び物理的に接続され、回路板には他の集積回路（各々それ自身のパッケージ内にある）及び他の電子コンポーネントも接続される。
【０００３】
最近、集積回路を含むデバイスのサイズを減少するためにパッケージオンパッケージが使用されている。このようなケースでは、第１の集積回路がパッケージに収容され、このパッケージは、回路板へ接続するためのピンを含むと共に、別の集積回路のピンに一致するための装着点も含む。他の集積回路は、装着点を経て第１の集積回路に装着することができる。
【０００４】
使用され始めている別の戦略は、チップオンチップパッケージングである。チップオンチップパッケージングでは、複数の集積回路チップが積み重ねられて、互いに直接接続される（例えば、介在するパッケージなしに）。１つのチップオンチップ解決策では、チップが同じ方向に（即ち「上を向けて」）積み重ねられる。積み重ねにおいて最も大きなチップを底部に置き、その最も大きなチップの頂部から、それより小さなチップの側部を登るように、例えば、小さなチップのパッドから小さなチップの側部にわたって延びるワイヤボンドループを経て、接続がなされる。積み重ねられたチップは、他のコンポーネントに接続するために単一のパッケージに収容される。チップオンチップパッケージは、パッケージオンパッケージ解決策よりも全体的な体積が小さい。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
各パッケージング解決策にはそれに関連したリスクもある。パッケージオンパッケージ技術は、各個々のパッケージされた回路を回路板に装着するものよりリスクが高い（例えば、正しく動作せず、製造時に処分しなければならない部品に関して、新規な技術においてまだ現れない欠陥による早期故障に関して、単一チップ故障による部品の早期故障に関して、等々）。チップオンチップパッケージングは、パッケージオンパッケージ技術よりリスクが高い。従って、製品設計者は、製品のコンポーネントのパッケージングについて考えるときにリスクと製品目標とで折り合いをつける。
【課題を解決するための手段】
【０００６】
一実施形態では、アプリケーション集積回路（ＩＣ）及び１つ以上の他のＩＣのためのパッケージング解決策が提供される。このパッケージング解決策は、（パッケージ基板へのフリップチップ接続における）アプリケーションＩＣ及び（非フリップチップ方向の）他のＩＣの両チップオンチップパッケージングをサポートすることができる。又、このパッケージング解決策は、アプリケーションＩＣ及び他のＩＣのパッケージオンパッケージのパッケージングもサポートすることができる。パッケージ基板は、他のＩＣへのチップオンチップ接続をサポートするためにアプリケーションＩＣの付近に第１セットのパッドを含む。これらパッドは、フリップチップ装着のアプリケーションＩＣへ接続するためにアプリケーションＩＣの下に延びる導体に接続される。パッケージオンパッケージ解決策のためにパッケージピンに第２セットのパッドが接続される。チップオンチップ解決策が信頼性を与える場合には、パッケージオンパッケージ解決策のサポートを排除することができ、パッケージ基板のサイズを減少することができる。
【０００７】
本発明は、添付図面を参照して、以下に詳細に説明する。
【図面の簡単な説明】
【０００８】
【図１】集積回路の一実施形態を示すブロック図である。
【図２】集積回路用パッケージの一実施形態のブロック図である。
【図３】パッケージされた集積回路の一実施形態の側面図である。
【図４】集積回路と２つの他の集積回路のチップオンチップパッケージングの一実施形態のブロック図である。
【図５】集積回路と２つの他の集積回路のパッケージオンパッケージのパッケージングの一実施形態のブロック図である。
【図６】集積回路と２つの他の集積回路のチップオンチップパッケージングの第２実施形態のブロック図である。
【図７】集積回路をパッケージングする一実施形態を示すフローチャートである。
【図８】システムの一実施形態のブロック図である。
【発明を実施するための形態】
【０００９】
本発明は、種々の変更を受け別の形態をとり得るが、その特定の実施形態が図面に一例として示され、以下に詳細に説明される。しかしながら、図面及びその詳細な説明は、ここに開示する特定の形態に本発明を限定するものではなく、逆に、本発明は、特許請求の範囲によって規定された本発明の精神及び範囲内に入る全ての変更、等効物、及び代替物を網羅するものとする。ここに使用する見出しは、編成上の目的のために過ぎず、説明の範囲を限定するものではない。本明細書全体に使用される「してもよい(may)」という語は、許すという意味（即ち、潜在性があるという意味）で使用されるもので、必須という意味（即ち、しなければならないという意味）ではない。同様に、「含む(include)」、「含んでいる(including)」及び「含む(includes)」という語は、含むことを意味するが、それに限定されない。
【００１０】
種々のユニット、回路又は他のコンポーネントは、１つ又は複数のタスクを遂行するように「構成される(configured to)」ものとして説明される。この点に関して、「構成される」とは、動作中に１つ又は複数のタスクを遂行する「回路を有する」ことを一般的に意味する構造の広い詳述である。従って、ユニット／回路／コンポーネントは、それらが現在オンでなくてもタスクを遂行するように構成することができる。一般的に、「構成される」に対応する構造を形成する回路は、ハードウェア回路、及び／又は動作を具現化するように実行できるプログラムインストラクションを記憶するメモリを含む。メモリは、スタティック又はダイナミックランダムアクセスメモリのような揮発性メモリ、及び／又は光学又は磁気ディスク記憶装置、フラッシュメモリ、プログラマブルリードオンリメモリ、等の不揮発性メモリを含むことができる。同様に、種々のユニット／回路／コンポーネントは、説明の便宜上、１つ又は複数のタスクを遂行するものとして説明される。このような説明は、「構成される」という句を含むものとして解釈されねばならない。１つ以上のタスクを遂行するように構成されるユニット／回路／コンポーネントを詳述することは、そのユニット／回路／コンポーネントについて３５ＵＳＣ§１１２、パラグラフ６の解釈を引き合いに出すことを特別に意図していない。
【００１１】
一実施形態において、パッケージングの解決策は、チップオンチップパッケージングをサポートすると共に、同じチップに対してパッケージオンパッケージのパッケージングをサポートすることも維持する。パッケージオンパッケージの具現化は、（チップオンチップの具現化に比して）証明された技術であり、従って、そのリスクファクタは、チップオンチップの具現化より低い。チップオンチップの具現化は、リスクファクタは高いが、全パッケージのサイズを減少することもできる。チップオンチップの具現化が、信頼できるものであることが分かっている場合には、パッケージオンパッケージ解決策のサポートを除去して、パッケージのサイズを減少することもできる。他方、チップオンチップの具現化が、信頼できないことが分かっている場合には、パッケージオンパッケージ解決策において、同じパッケージを使用して、積み重ねの底部に集積回路をパッケージし、他の集積回路を別々にパッケージしていく。従って、ここに述べるパッケージング解決策は、同じパッケージ基板を使用してパッケージオンパッケージ具現化のサポートを維持することによりチップオンチップパッケージングのリスクを相殺しながらチップオンチップパッケージングを許すことができる。
【００１２】
一実施形態では、パッケージング解決策は、いずれのパッケージングオプションをサポートするのにも使用できる。例えば、チップオンチップの具現化は、より経費がかかり、従って、経費を正当化できる最終製品が要望される。他の最終製品は、高いコストをサポートしないが、スペースに対して不感であり、パッケージオンパッケージの具現化を使用することができる。
【００１３】
一実施形態では、パッケージング解決策は、底部集積回路をフリップチップ取り付けすることと、底部集積回路の頂部に２つ以上の集積回路を積み重ねることをサポートする。又、パッケージング解決策は、集積回路のフリップチップ接続部へ接続するための導体を有するパッケージ基板を含む。導体は、集積回路の下から外方へ延び、集積回路の側部の付近に第１セットのパッドを含む。これらのパッドは、集積回路の頂部に積み重ねられたチップに接続するのに使用される。導体は、更に、パッケージピンに接続するために設けられた第２セットのパッドへと延びる。パッケージピンは、パッケージング解決策のパッケージオンパッケージ部分をサポートすることができる。
【００１４】
一実施形態では、導体は、底部集積回路上の２つの物理層インターフェイス回路に接続する２セットの導体を含む。２つの物理層インターフェイス回路は、集積回路の２つの隣接縁に沿って物理的に配置され、２セットの導体に対する対応パッドは、各々、２つの縁の付近に配置される。頂部に積み重ねられるべき集積回路チップは、集積回路の一方の縁にパッドを有し、そしてパッケージ基板のパッドに整列される。集積回路を互いに直交方向に積み重ねることにより、独立した２セットの接続をなすことができる。
【００１５】
例えば、一実施形態では、頂部に積み重ねられる集積回路チップは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、フラッシュメモリ、等のメモリ集積回路である。物理層インターフェイス回路は、メモリにインターフェイスするための物理層である（例えば、アドレス及び制御信号をドライブし、そして動作に基づいてデータ信号をドライブし又は受信する）。底部集積回路（ここでは、アプリケーション集積回路と称される）には各メモリコントローラがある。
【００１６】
メモリ集積回路が積み重ねられたアプリケーション集積回路を一例として以下で使用する。しかしながら、集積回路のいかなるセットを使用してもよい。一実施形態では、アプリケーション集積回路は、その頂部に積み重ねられた２つ以上の集積回路（例えば、メモリ集積回路、又はアプリケーション集積回路に接続できる他の形式の集積回路）を有することができる。積み重ねられる集積回路は、互いに同じ形式のものでもよいし、アプリケーション集積回路とは異なるものでもよい。
【００１７】
図１は、アプリケーション集積回路（ＩＣ）１０の一実施形態を示すブロック図である。ここに示す実施形態では、アプリケーションＩＣ１０は、コア回路１２と、メモリコントローラ１４Ａ−１４Ｂと、メモリコントローラ物理層インターフェイス（ＰＨＹ）回路１６Ａ−１６Ｂとを備えている。コア回路１２は、図１に示すように、メモリコントローラ１４Ａ−１４Ｂに結合され、これらは、各々、ＰＨＹ回路１６Ａ−１６Ｂに結合される。ＰＨＹ回路１６Ａ−１６Ｂの上には、コントロールドコラプスチップコネクション(controlled collapse chip connection)（Ｃ４）バンプがあり、例えば、ＰＨＹ回路１６Ａの上にはＣ４バンプ１８Ａ−１８Ｂが、そしてＰＨＹ回路１６Ｂの上にはＣ４バンプ１８Ｃ−１８Ｄがある。
【００１８】
物理層インターフェイス回路は、一般的に、信号ラインを経てインターフェイスの形態を通信するための回路を備えている。一般的に、インターフェイスは、信号ラインを経て駆動され受信される信号の集合を、信号を駆動／受信するための電気的要件、及び信号を使用して通信するためのプロトコルと共に含む。例えば、汎用インターフェイスにはバス又はパケットプロトコルがしばしば使用される。カスタムインターフェイスは、特定形式のチップ又は他のデバイスと通信するように定義される（例えば、メモリインターフェイスはメモリチップと通信する）。インターフェイスは、定義及びプロトコルを有し、信号ライン上の通信は、全体として、プロトコルを具現化し通信を与える。物理層インターフェイス回路は、少なくとも、タイミング要件を含めて、信号を駆動し受信するための電気的要件を具現化することができる。ラインコーディング（例えば、８ｂ−１０ｂコーディング）が使用される場合には、物理層は、コーディング及びデコーディングを実施することもできる。
【００１９】
ＰＨＹ回路１６Ａ−１６Ｂは、メモリインターフェイスのための物理層インターフェイス回路である。従って、ＰＨＹ回路１６Ａ−１６Ｂは、パッケージ内のアプリケーションＩＣ１０に積み重ねられる（又は以下に詳細に述べるように、パッケージオンパッケージ具現化において接続される）メモリＩＣへメモリインターフェイスの信号で通信するように構成される。
【００２０】
図１の実施形態は、アプリケーションＩＣ１０の縁に沿ったＰＨＹ回路１６Ａ−１６Ｂの物理的位置を示すように意図される。ＰＨＹ回路１６Ａ−１６Ｂは、縁の全長を占有せず、縁に沿って位置される。より詳細には、ＰＨＹ回路１６Ａ−１６Ｂは、アプリケーションＩＣ１０の隣接縁に沿って配置される。ＩＣの隣接縁は、共通点で終了する縁である。別の見方をすれば、隣接縁は、正方形又は四角形のＩＣ１０が使用される場合に互いに直交する。従って、図１において、左縁は、上縁及び下縁に隣接し、その両方が右縁に隣接する。ＰＨＹ回路１６Ａ−１６Ｂは、図１に示すように、右縁及び上縁に配置される。しかしながら、左、右、上及び下とは、全て、特定の視点に対するものであり、このケースでは、図１に示す方向に対するものである。
【００２１】
各々のケースにおいて、ＰＨＹ回路１６Ａ−１６Ｂをパッケージの信号ラインに接続するＣ４バンプは、対応するＰＨＹ回路１６Ａ−１６Ｂの上に配置される。従って、２つのメモリインターフェイスに対応するＣ４バンプは、隣接縁に沿って配置される。Ｃ４バンプの２つの行が図１に示されているが、メモリインターフェイスの接続を与えるためには、一般的に、いかなる数の行が設けられてもよい。Ｃ４バンプは、アプリケーションＩＣ１０における最後の金属層に接触して、アプリケーションＩＣ１０の頂面（図１に見える表面）に施される。信号の数は、メモリインターフェイスの定義に基づき、一般的に、アドレスライン、制御ライン、及びデータラインを含む。図示されたＣ４バンプの数（及び同様に以下に詳細に述べる他のパッドの数）は、信号ラインの全数を表すものではない。
【００２２】
メモリコントローラ１４Ａ−１４Ｂ及びコア回路１２は、必ずしも、図１に示すように物理的に位置されない。メモリコントローラ１４Ａ−１４Ｂは、各ＰＨＹ回路１６Ａ−１６Ｂに結合され、そして一般的に、メモリ要求を受け取るためにコア回路１２へインターフェイスする回路、メモリ要求を記憶するためのキュー、送信されるべき要求を選択する回路、等を含む。コア回路１２は、アプリケーションＩＣ１０が設計されたところの動作を具現化する。一般的に、アプリケーションＩＣは、１組の動作について設計される。例えば、一実施形態では、アプリケーションＩＣ１０は、インストラクションセットアーキテクチャーで定義されたインストラクションを実行するように構成された１つ以上のプロセッサコアを備えている。アプリケーションＩＣ１０は、システムオンチップ（ＳＯＣ）であり、プロセッサコアに加えて、種々の周辺回路（例えば、オーディオ及び／又はビデオ処理、グラフィックス、直接メモリアクセス（ＤＭＡ）エンジン、入力／出力ブリッジ回路、等）を具現化する。アプリケーションＩＣ１０は、他の実施形態では、プロセッサを含まない固定ファンクション集積回路でよい。
【００２３】
集積回路は、一般的に、単一の半導体基板に形成された回路で構成される。回路が形成された基板は、チップとも称される。回路は、平坦な表面の付近で基板中に不純物を注入し、アルミニウム、銅、ポリシリコン、等の導電性材料の層を平坦な表面上に構成して、トランジスタ及び他のコンポーネントを形成し、それらを一緒に接続することにより、半導体基板の平坦な表面上に形成することができる。導電性材料間に絶縁を与えるために、絶縁層も施される。集積回路の縁は、平坦な表面における集積回路の周囲付近のエリアである。
【００２４】
図２は、パッケージ基板２０の一部分が示されたブロック図である。パッケージ基板２０は、パッケージピン、及び潜在的にプラスチックのカプセル化保護層（又は金属蓋）と共に、アプリケーションＩＣ１０（及び該当する場合には、チップオンチップパッケージに含まれる積み重ねられたＩＣ）のパッケージを形成する。パッケージ基板２０におけるアプリケーションＩＣ１０の占有域は、破線のボックス２２で示されている。この占有域は、図面の都合上、図２の片側に示されているが、パッケージ基板２０は、ある実施形態では、実際に、アプリケーションＩＣ１０の各縁から等距離だけ延びてもよい。占有域とは、一般的に、アプリケーションＩＣ１０に装着されたときにアプリケーションＩＣ１０が位置するところのパッケージ基板２０の面積を指す。占有域は、フリップチップ装着の実施形態において、アプリケーションＩＣ１０のＣ４バンプが接続される終了点を含む。
【００２５】
パッケージ基板２０は、アプリケーションＩＣ１０がフリップチップ方向にパッケージ基板２０に装着されたときに、アプリケーションＩＣ１０上のＣ４バンプに接続するように配列された導体のセットを含む。例えば、導体２４は、ＰＨＹ回路１６ＡのＣ４バンプに接続され、そして導体２６は、ＰＨＹ回路１６ＢのＣ４バンプに接続される。Ｃ４バンプは、アプリケーションＩＣ１０の頂面上であって且つアプリケーションＩＣ１０の周辺にあるから、導体２４及び２６は、アプリケーションＩＣ１０の占有域の下に延びる。各導体２４及び２６は、その終了点２８がアプリケーションＩＣ１０のＣ４バンプに接続される。終了点２８は、以下に述べるように、パッドでよい。
【００２６】
導体２４及び２６は、終了点２８から、アプリケーションＩＣ１０の占有域の下から延び出す。アプリケーションＩＣ１０の占有域のすぐ外側で、導体２４及び２６には、パッド３０のセットが形成される。従って、パッド３０は、アプリケーションＩＣ１０の２つの隣接側部の近く（又は付近）にある。あるケースでは、パッド３０がアプリケーションＩＣ１０の占有域に接触してもよいし、又は占有域の下に若干延びてもよい。パッド３０は、チップオンチップ装着では積み重ねＩＣに接続される導体に接触するように使用されるので、パッド３０をできるだけ占有域に接近させるのが望ましい。
【００２７】
導体２４及び２６は、更に、パッド３０から、パッケージ基板２０上の第２セットのパッド３２へと外方に延びる。パッド３２は、パッケージのパッケージピンに接続する大きさにされる。より詳細には、パッド３２の対応するパッケージピンは、パッケージオンパッケージ構成においてパッケージされたＩＣに接続されるように配列される。図示された実施形態では、パッケージオンパッケージ構成は、（図２で見て）パッケージ基板２０の頂面の縁付近にピンを含む。又、ピンは、パッケージされたＩＣのサイズに基づき、パッケージ基板２０の頂面の内部に向かって設けられてもよい。図２に示す縁に加えて、パッケージ基板２０の頂面の他の縁にピンを設けることもできる。このような実施形態では、導体２４及び２６は、パッド３０から他の縁へと引き回すことができる。
【００２８】
従って、図２に示すパッケージ基板２０は、（パッド３０を使用して）チップオンチップ解決策及び（パッド３２を使用して）パッケージオンパッケージ解決策の両方をサポートする。チップオンチップ解決策は、ある数の初期部品を使用して有効なものとすることができ、そして技術が信頼できるものであると分かった場合には、パッド３２を除去すると共に、パッド３０からパッド３２へ延びている導体を除去し、次いで、パッケージ基板のサイズを減少することにより、パッケージ基板２０（ひいては、パッケージのサイズ）を減少することができる。チップオンチップ解決策が信頼できない（例えば、正しく動作する部品の収率が低過ぎ、部品の寿命が短過ぎ、等）と分かった場合には、パッケージ基板２０は、より証明されているパッケージオンパッケージ技術を予めサポートし、そしてパッケージ基板２０を使用してパッケージオンパッケージ部品を製造することができる。チップオンチップ解決策が有効とされる間に発見／遂行されたパッケージ基板２０のデバッグ／変更は、パッケージオンパッケージ解決策に使用されるパッケージ基板２０に反映され、従って、同じパッケージ基板２０で製造を直ちに開始することができる。
【００２９】
導体２４及び２６に接続された終了点２８に加えて、パッケージ基板２０は、更に、アプリケーションＩＣ１０の他のＣ４バンプへ接続する他の終了点３４を含むこともできる。これらＣ４バンプに関連した信号ラインは、アプリケーションＩＣ１０で具現化されるチップオンチップ又はパッケージオンパッケージ解決策に含まれない他のコンポーネントへ接続するためのものである。即ち、これら他のコンポーネントへのアプリケーションＩＣ１０の接続は、回路板又は他の従来の接続メカニズムを経て行われる。終了点３２は、パッケージ基板２０の種々の層を経てパッケージ基板２０の底面（図２に見える表面とは反対の）に結合される。パッケージは、回路板又は他の相互接続部に接続するためにパッケージ基板２０の底面にパッケージピンを含む。底面のパッケージピンは、頂面のパッケージピンと同じである必要はないが、一実施形態では、パッケージピンは、パッケージ基板２０の目に見える表面に施されるピンと同様に、半田ボールである。
【００３０】
従って、パッケージ基板２０は、パッケージ基板２０の底面の正しいピンに終了点３４を接続できるようにするために導体の層及び絶縁体の層を含む。パッケージ基板２０における層の数は、正しいピンにＣ４バンプを接続する際に遭遇する配線の混雑度、各導体に対する電流容量、等に基づいて変化する。パッケージ基板２０は、スケールは小さいが、プリント回路板技術と同様である。（導体２４及び２６を含めて）パッケージ基板２０に使用される導電性材料は、銅、金、アルミニウム、そのいずれかの合金、他の材料、等の１つ以上を含む。絶縁層は、絶縁材料（例えば、プラスチック、セラミック、等）で作られる。
【００３１】
一般的に、図２で見てパッケージ基板２０の頂面は、参照番号３６で示す絶縁層によりカバーされる。絶縁層は、導体２４及び２６のほとんどをカバーする。しかしながら、終了点２８及び３４、並びにパッド３０及び３２において、絶縁層３２に開口が形成される。これらの開口は、終了点／パッドへ電気的接続を行えるようにする。パッドは、一般的に、電気的接続を行うことのできるフラットな表面である。パッドは、単に開口であってもよいし、又は前記導電性材料のいずれかである導電性材料で開口を埋めてもよい。パッドへ接続する機械的プロセスを簡単にするために、パッドは、導体（例えば、導体２４及び２６）より大きくてもよい。
【００３２】
ここで使用するパッケージピンは、一般的に、パッケージされた集積回路と、回路板のような他のコンポーネントとの間に電気的及び少なくとも一部は機械的な接続をなすのに使用できる導体である。使用できるパッケージピンは、種々のものがあり、例えば、上述した半田ボール（及び他の導電性及び機械的に安定した材料で作られたボール）がある。又、パッケージピンは、他のコンポーネントに半田付けされるか又はソケットに挿入されるピングリッドアレイ（ＰＧＡ）に使用されるもののような比較的まっすぐな金属ピンでもよい。他のピンは、まっすぐでなくてもよい（例えば、表面装着用のガルウイング又はＪリード設計）。パッケージピンは、更に、ランドグリッドアレイ（ＬＧＡ）パッケージに使用されるもののような導電性パッドを含んでもよい。
【００３３】
上述したように、この実施形態では、パッケージ基板２０は、アプリケーションＩＣ１０のフリップチップ装着用に設計されている。即ち、図１に示すＩＣ１０の頂面は、パッケージ基板２０の頂面を向き、そして頂面のＣ４バンプは、終了点２８及び３４と電気的接続をなす。従って、アプリケーションＩＣ１０が図２のパッケージ基板２０に装着された場合には、アプリケーションＩＣ１０の後面（図１で見える表面とは反対の表面）が、図２の視点から見える。Ｃ４バンプは、半田で作られるが、他の態様では、金のボール又は成形されたスタッド、導電性プラスチック、メッキされたバンプ、等が含まれる。フリップチップ装着は、「上向き(face up)」のワイヤボンディング技術とは対照的である。
【００３４】
図３は、パッケージされたアプリケーションＩＣ１０の一実施形態の側面図である。この実施形態におけるパッケージ４０は、パッケージ基板２０、パッケージピン４２、及びパッケージオンパッケージ装着のためのパッケージピン４４を備えている。他の実施形態において、例えば、チップオンチップ解決策が信頼性のあるものと考えられる場合には、パッケージピン４４が含まれなくてよい。パッケージピン４２及び４４は、この実施形態では、両方とも半田ボールであるが、他の実施形態では、ピン４２及び／又は４４として他のピンが具現化されてもよい。図３においてＩＣ１０を覆い隠さないために、全てのパッケージピン４４を示していない。ピン４４は、ある実施形態では、パッケージオンパッケージ構成でピン４４に取り付けられるべきパッケージされたＩＣからのピンに出会うために、必要に応じて、パッケージ基板２０の長さにわたり及び／又はパッケージ基板２０の表面域の周りに継続してもよい。
【００３５】
図３に示すように、半田ボール４４は、パッケージオンパッケージ装着をサポートするために、アプリケーションＩＣ１０より高さが高い。高さの差は、一般的に、他のＩＣ（例えば、一実施形態では、メモリＩＣ）を接続するために半田ボールがリフローした後、パッケージ４０と他のＩＣのパッケージとの間に機械的及び電気的なソリッド接続がなされるよう保証するに充分なものである。ある実施形態では、機械的接続をなす上で助けとなるためにアプリケーションＩＣ１０に接着剤が付着されてもよい。
【００３６】
図３には示されていないが、ある実施形態において任意に使用されるのは、パッケージ基板２０の頂面と、この頂面に取り付けられたアプリケーションＩＣ１０とに施されるプラスチックカプセル材である。プラスチックカプセル材は、アプリケーションＩＣ１０をダメージから保護することができる。このような実施形態では、半田ボール４４の高さは、アプリケーションＩＣ１０及びカプセル材より高い。
【００３７】
ピン４２は、一般的に、図３に示すように、アプリケーションＩＣ１０の下に配列される。ある実施形態では、ピン４２は、アプリケーションＩＣ１０の占有域を越えて延びるが、パッケージオンパッケージのオプションが後で排除される場合にパッケージ基板２０を減少できるように占有域を中心することができる。
【００３８】
図４は、アプリケーションＩＣ１０がパッケージ基板２０上にフリップチップ装着されそして２つのＩＣ５０及び５２（例えば、メモリＩＣ）がアプリケーションＩＣ１０上に積み重ねられた状態でパッケージ基板２０を示している。ＩＣ５０及び５２は、「上を向いた」方向で（アプリケーションＩＣ１０のフリップチップ方向とは逆に）積み重ねられる。
【００３９】
ここに示す実施形態では、ＩＣ５０及び５２は、ＩＣ５０及び５２の１つの縁に沿って各パッド５４及び５６を含む。これらのパッド５４及び５６は、ＩＣ５０及び５２がＩＣ１０に積み重ねられるときに、パッケージ基板２０上のパッド３０と整列するように配列される。この構成は、チップオンチップ解決策を、ＩＣ１０並びにＩＣ５０及び５２の相対的サイズとは独立したものにすることができる。このような独立性は、ある実施形態では有用である（例えば、ＩＣ１０が設計上改善されるときにＩＣ１０のサイズが変化する場合）。
【００４０】
ここに示す実施形態では、ＩＣ５０及び５２が互いに直交方向に積み重ねられる。ＩＣの方向に関してここに使用される「直交」という語は、一般に、ＩＣの回路（及びパッド５４、５６）が形成されたＩＣ５０及び５２の表面に対してほぼ平行な平面内でそれらがほぼ９０°離れた向きにされることを示すものである。「直交」という語は、一般的に、機械的な公差、配置に不正確さ、等のために、９０°の方向からの若干の偏差を含むことがある。別の見方をすれば、直交方向は、公称９０°とみなされるが、ＩＣの機械的配置が完全でないために特定の場合の変化を許す。
【００４１】
ここに示す実施形態では、ＩＣ５２は、接続のためのパッド５４を露出させるように、ＩＣ５０の頂部において食い違い配置される。他の実施形態では、パッド５４から外方に延びるワイヤボンドループが施され、これは、パッド３０への接続をなすのに使用され、従って、食い違った積み重ねは、要求されない。
【００４２】
ＩＣ５０及び５２が図４に示すように積み重ねられた（そしてＩＣ５０と５２との間、及びＩＣ５０とアプリケーションＩＣ１０との間に絶縁接触層を入れて位置保持された）状態で、パッド３０をパッド５４及び５６に各々接続するように導体を施すことができる。例えば、導体５８は、パッド３０をＩＣ５０のパッド５４に接続され、そして導体６０は、パッド３０をＩＣ５２のパッド５６に接続される。導体５８又は６０は、パッド３０に接続され、そしてパッケージ基板２０の表面上を、対応パッド５４又は５６に向かって上昇するにつれて、ＩＣ１０、５０及び５２の側部に取り付けられる。次いで、導体は、図４の斜視図に見られるように、ＩＣ５０及び５２の頂面の対応パッド５４及び５６と電気的接続するように「曲げられる」。導体５８及び６０は、パッケージ基板２０の平坦な表面から一般的に垂直方向にＩＣ５０及び５２の側部を上昇し、次いで、水平方向にされて、パッド５４及び５６に接続される。
【００４３】
導体５８及び６０は、いかなる形態で形成されてもよい。例えば、導体５８及び６０は、（カリフォルニア州カールスバッド）Ａｓｙｍｔｅｋ社から入手できるＡｘｉｏｍディスペンサーのような高精度の適当なスプレー装置から導電性エポキシをスプレーすることにより形成されてもよい。例えば、プロセスは、（カリフォルニア州スコットバレーの）Ｖｅｒｔｉｃａｌ  Ｃｉｒｃｕｉｔｓ社により使用されるものと同様でよい。
【００４４】
図４には、２つのＩＣ５０及び５２が示されているが、他の実施形態では、より多くのＩＣがＩＣ１０上に積み重ねられてもよいことに注意されたい。例えば、ＩＣ５０及び５２がメモリＩＣである場合に、付加的なメモリＩＣ５０及び５２は、ＩＣ５０とＩＣ５２との間で交互の方向で、積み重ねることができる。ＩＣ５０と同じ方向に向けられたＩＣは、メモリコントローラ１４Ａ−１４Ｂの一方に対するメモリチャンネルを形成するように接続される。ＩＣ５２と同じ方向に向けられたＩＣは、メモリコントローラ１４Ａ−１４Ｂの他方に対するメモリチャンネルを形成するように接続される。このメモリチャンネルは、ＩＣ１０へ／からの巾の広いデータ転送を与えるようにメモリＩＣを連結し、待ち時間の少ないアクセスを与えるようにメモリＩＣをインターリーブし、及び／又はメモリＩＣをバンキングするために、含まれる。
【００４５】
３つ以上のＩＣを積み重ねる場合に、積み重ねは、接続用として各ＩＣのパッドを露出させるために、図４に示すものと同様に、ＩＣを更に食い違わせることを含む。並列接続される信号ラインの場合に、導体５８及び６０は、パッド５４及び５６に各々接続され、次いで、ＩＣの頂面への電気的接続を回避するために絶縁接着剤の頂部においてＩＣ５０及び５２の頂面を（各々）横切って水平に継続し、次いで、積み重ねられたＩＣの側部を垂直方向上方に次のパッドへと継続することができる。或いは又、ワイヤボンドループが使用される場合には、積み重ね体は、上述したように食い違いにされない。非並列信号ラインの場合には、導体は、同様に形成されるが、積み重ね体における下部ＩＣ上のパッドへの接続を回避するために絶縁接着剤が使用される。
【００４６】
ある実施形態では、アッセンブリをダメージから保護するために、パッケージ基板２０の頂面、アプリケーションＩＣ１０、ＩＣ５０及び５２、並びに導体５８及び６０にカプセル材（例えば、プラスチック）が施される。各パッド３０は、導体５８又は６０を経て各パッド５４又は５６に接続されることに注意されたい。図面を簡単化するために図４には全ての導体５８及び６０が示されているのではない。
【００４７】
図５は、図３に示されたパッケージ４０に包まれたアプリケーションＩＣ１０を、パッケージオンパッケージ解決策で包まれた付加的なメモリＩＣ７０及び７２と共に示す側面図である。このケースでは、メモリＩＣ７０及び７２は、ＤＲＡＭであるが、他の実施形態では、任意のメモリＩＣが具現化される。更に、メモリＩＣでない他のＩＣが使用されてもよい。
【００４８】
図６は、パッケージオンパッケージ解決策についてのサポートを排除してパッケージ基板２０が減少された実施形態を示す。この減少は、例えば、チップオンチップ解決策が、パッケージオンパッケージ解決策を排除するに充分なほど信頼性があると判断された場合に、遂行することができる。ここに示す実施形態では、パッケージ基板２０は、パッド３０を支持するサイズに減少される。他の実施形態では、パッケージ基板２０の底部のピン４２は、減少の程度を制御するファクタである。即ち、パッケージ基板２０は、パッケージ基板２０の底部のピン４２及びパッケージ基板２０の頂部のパッド３０を依然支持しながら、できるだけ多く減少される。
【００４９】
図７は、上述したパッケージング解決策を使用してアプリケーションＩＣ１０をパッケージングする一実施形態を示すフローチャートである。理解を容易にするために特定の順序でブロックが示されているが、他の順序を使用してもよい。ブロックは、並列に遂行されてもよい。図７のフローチャートは、１つのパッケージされたＩＣ１０の生成を示すもので、これを繰り返して、パッケージされた付加的なＩＣ１０を製造することができる。
【００５０】
アプリケーションＩＣの隣接縁にメモリコントローラＰＨＹ回路を有するアプリケーションＩＣか準備される（ブロック８０）。例えば、図１に示したものと同様のアプリケーションＩＣ１０が準備される。更に、ＩＣの１つの縁に沿ってパッドを含むメモリＩＣが準備される（ブロック８２）。例えば、ＩＣ５０及び５２と同様のパッドをもつメモリＩＣが準備される。メモリＩＣのベンダーは、望ましいピン出力に対してカスタマイズできる再分配層を伴うＩＣを設計することができる。メモリＩＣのベンダーは、再分配層をカスタマイズして１つの縁に沿ってパッドを設けるように命じられる。チップオンチップのパッケージングのための垂直導体用のパッドを含むと共に、パッケージオンパッケージのパッケージングのための半田ボール又は他のパッケージピン用のパッドを含むパッケージ基板が準備される（ブロック８４）。例えば、図２に示されたパッケージ基板２０と同様のパッケージ基板が準備される。アプリケーションＩＣがパッケージ基板にフリップチップ装着される（ブロック８６）。
【００５１】
チップオンチップのパッケージングを使用してアプリケーションＩＣをメモリＩＣと共にパッケージすべき場合には（判断ブロック８８、「イエス」岐路）、アプリケーションＩＣにおいて２つ以上のメモリＩＣ（パッケージングなし）を直交方向に積み重ねることができる（ブロック９０）。メモリＩＣは、アプリケーションＩＣの側部付近にあるパッケージ基板のパッドに接続される（ブロック９２）。チップオンチップのパッケージングが選択されない場合には（判断ブロック８８、「ノー」岐路）、パッケージオンパッケージ解決策のためにパッケージ基板の頂部にある半田ボールに、２つ以上のパッケージされたメモリＩＣが取り付けられる（ブロック９４）。
【００５２】
チップオンチップ解決策の信頼性の統計値が累積された後に、この方法は、チップオンチップのパッケージングが信頼できるものであるかどうか決定することを含む（判断ブロック９６）。信頼性の決定は、種々の実施形態において、計測可能な統計値のスレッシュホールドに基づいてなされる。チップオンチップのパッケージングが、信頼できると決定された場合には（判断ブロック９６、「イエス」岐路）、パッケージ基板の設計は、パッケージオンパッケージ解決策のためのパッドを除去し、そしてチップオンチップ解決策のパッケージピン及びパッドに基づいてパッケージ基板を収縮するように変更される（ブロック９８）。チップオンチップパッケージングが充分な信頼性を与えない場合には（判断ブロック９６、「ノー」岐路）、既存のパッケージ基板に変更を行うことなくパッケージオンパッケージの解決策が使用される（ブロック１００）。
【００５３】
図８は、システム１１０の一実施形態を示すブロック図である。ここに示す実施形態では、システム１１０は、１つ以上の周辺機器１１４に結合された（チップオンチップのパッケージ又はパッケージオンパッケージのパッケージのいずれかにおける）アプリケーションＩＣ１０及びメモリＩＣ５０、５２の少なくとも１つのインスタンス１１２を備えている。ある実施形態では、アプリケーションＩＣ及びメモリＩＣの２つ以上のインスタンスが含まれてもよい。
【００５４】
周辺機器１１４は、システム１１０の形式に基づいて希望の回路を含む。例えば、一実施形態では、システム１１０は、移動装置であり、そして周辺機器１１４は、種々の形式のワイヤレス通信のための装置、例えば、ｗｉｆｉ、ブルーツース、セルラー、グローバルポジショニングシステム、等を含む。又、周辺機器１１４は、ＲＡＭ記憶装置、ソリッドステート記憶装置、又はディスク記憶装置を含む付加的な記憶装置を含んでもよい。周辺機器１１４は、タッチディスプレイスクリーン又はマルチタッチディスプレイスクリーンを含むディスプレイスクリーン、キーボード又は他のキー、マイクロホン、スピーカ、等のユーザインターフェイス装置を含む。
【００５５】
当業者であれば、上述した開示が完全に分かると、多数の変更や修正が明らかとなろう。このような変更や修正は、全て、特許請求の範囲に包含されるものとする。
【符号の説明】
【００５６】
１０：アプリケーション集積回路（ＩＣ）
１２：コア回路
１４Ａ−１４Ｂ：メモリコントローラ
１６Ａ−１６Ｂ：メモリコントローラ物理層インターフェイス（ＰＨＹ）回路
１８Ａ−１８Ｄ：Ｃ４バンプ
２０：パッケージ基板
２４、２６：導体
２８、３４：終了点
３０、３２：パッド
４０：パッケージ
４２、４４：パッケージピン
５０、５２：ＩＣ
５４、５６：パッド
５８、６０：導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
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2010219539.tif 000012
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