(57)【要約】【課題】半導体装置設計時の自動配置配線における配線ショートによるセル再配置を抑制する。【解決手段】本発明のスタンダードセルおよびそれを用いた自動配置配線方法は、回路素子が配置される矩形の素子領域１１と、素子領域１１の対向する２辺と同じ幅で対向する２辺に近接して設けられ、上層配線が配置される矩形の追加配線領域１２ａ、１２ｂを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
回路素子が配置される矩形の素子領域と、
前記素子領域の対向する２辺と同じ幅で前記対向する２辺に近接して設けられ、上層配線が配置される矩形の追加配線領域を有することを特徴とするスタンダードセル。
【請求項２】
前記追加配線領域の高さは前記上層配線の配線ピッチの１.２５倍であることを特徴とする請求項１に記載のスタンダードセル。
【請求項３】
前記追加配線領域は、前記対向する２辺のそれぞれに近接して複数が配置されていることを特徴とする請求項１に記載のスタンダードセル。
【請求項４】
請求項１に記載のスタンダードセルを備えたライブラリと、回路の論理接続情報が記述されたネットリストと、回路の動作タイミングを制約するタイミング制約情報とに基づいて回路レイアウトを生成する自動配置配線方法であって、
前記ライブラリから通常のスタンダードセルが選択配置され、電源配線が接続されるセル配置ステップと、
前記セル配置ステップで配置されたセル間が配線される概略配線ステップと、
前記概略配線ステップでの概略配線において配線ショート発生の有無を判定する配線ショート判定ステップと、
前記配線ショート判定ステップで配線ショートがある場合に、ショートしている配線本数を算出する配線ショート状況確認ステップと、
前記配線ショート状況確認ステップで算出された前記配線本数に基づいて、前記配線ショートがなくなるように請求項１に記載のスタンダードセルが置換配置されるセル配置領域を決める置換Ｒｏｗ指定ステップと、
前記置換Ｒｏｗ指定ステップで設定された前記セル配置領域の情報に基づいて前記ネットリストが修正されるネットリスト修正ステップと、
前記ネットリスト修正ステップで修正されたネットリストに基づいて、請求項１に記載のスタンダードセルが前記置換Ｒｏｗ指定ステップで設定された前記セル配置領域に再配置され、改めて電源配線が接続されるセル再配置ステップと、
前記セル再配置ステップで配置された請求項１に記載のスタンダードセル間が改めて配線される概略再配線ステップと、
前記配線ショート判定ステップで配線ショートが無い場合には前記概略配線ステップで生成された概略配線をもとに物理的な配線レイアウトが生成され、前記配線ショート判定ステップで配線ショートが有る場合には前記概略再配線ステップで生成された概略配線をもとに物理的な配線レイアウトが生成される詳細配線ステップを有することを特徴とするスタンダードセルを用いた自動配置配線方法。
【請求項５】
請求項１に記載のスタンダードセルを備えたライブラリと、回路の論理接続情報が記述されたネットリストと、回路の動作タイミングを制約するタイミング制約情報とに基づいて回路レイアウトを生成する自動配置配線方法であって、
前記ネットリストは配線混雑が予想されるモジュール情報に基づいて請求項１に記載のスタンダードセルを用いて生成されており、
前記ライブラリから請求項１に記載のスタンダードセル、および通常のスタンダードセルが選択配置され、電源配線が接続されるセル配置ステップと、
前記セル配置ステップで配置されたセル間が配線される概略配線ステップと、
前記概略配線ステップでの概略配線をもとに物理的な配線レイアウトが生成される詳細配線ステップを有することを特徴とするスタンダードセルを用いた自動配置配線方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計におけるスタンダードセルおよびそれを用いた自動配置配線方法に関する。
【背景技術】
【０００２】
従来の半導体装置の設計で使用される一般的なスタンダードセルは、最下層である第１配線層でトランジスタなどの素子間が接続された回路で構成されており、スタンダードセルの上下にはそれぞれ電源配線が通っており、スタンダードセル上は第２配線層以上の配線が設計基準を満たして自由に通ることができるようになっている（例えば、「特許文献１」を参照。）。自動配置配線でのセル配置では、配置されるスタンダードセルの集積度を上げるため、縦方向の配置（上下に隣り合うＲｏｗの配置。）はミラー反転したスタンダードセルを上下のスタンダードセルの電源配線が重なるように配置される。このため、従来のスタンダードセルを用いた自動配置配線方法では、配置領域上を通る上層配線（セル間配線）の本数は、使用されるスタンダードセルのサイズと上層配線の設計基準でその上限が制約されていた。
【０００３】
しかしながら、近年の大規模半導体製品のレイアウトは、論理合成時にセル間配線を増やすことで回路削減を行ない、増加したセル間配線は多層配線層を用いることで集積度を上げる手法を取っている。このため、セル間配線に使用される上層の配線層を少なくしてコスト低減を実現することが難しくなっている。したがって、従来のスタンダードセルを用いた自動配置配線方法では、概略配線時に配線ショートが発生するとこれを解消するためにセル配置からやり直すので、場合によっては自動配置配線に膨大な時間を要し、半導体装置の設計、開発に支障をきたすことがあるという問題があった。
【特許文献１】特開平１０−１７３０５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、自動配置配線における配線ショートによるセル再配置を抑制することができるスタンダードセルおよびそれを用いた自動配置配線方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、回路素子が配置される矩形の素子領域と、前記素子領域の対向する２辺と同じ幅で前記対向する２辺に近接して設けられ、上層配線が配置される矩形の追加配線領域を有することを特徴とするスタンダードセルが提供される。
【０００６】
また、本発明の別の一態様によれば、上述した追加配線領域を有するスタンダードセルを備えたライブラリと、回路の論理接続情報が記述されたネットリストと、回路の動作タイミングを制約するタイミング制約情報とに基づいて回路レイアウトを生成する自動配置配線方法であって、前記ライブラリから通常のスタンダードセルが選択配置され、電源配線が接続されるセル配置ステップと、前記セル配置ステップで配置されたセル間が配線される概略配線ステップと、前記概略配線ステップでの概略配線において配線ショート発生の有無を判定する配線ショート判定ステップと、前記配線ショート判定ステップで配線ショートがある場合に、ショートしている配線本数を算出する配線ショート状況確認ステップと、前記配線ショート状況確認ステップで算出された前記配線本数に基づいて、前記配線ショートがなくなるように請求項１に記載のスタンダードセルが置換配置されるセル配置領域を決める置換Ｒｏｗ指定ステップと、前記置換Ｒｏｗ指定ステップで設定された前記セル配置領域の情報を前記ネットリストに反映させるネットリスト修正ステップと、前記ネットリスト修正ステップで修正されたネットリストに基づいて、請求項１に記載のスタンダードセルが前記置換Ｒｏｗ指定ステップで設定された前記セル配置領域に再配置され、改めて電源配線が接続されるセル再配置ステップと、前記セル再配置ステップで配置された請求項１に記載のスタンダードセル間が改めて配線される概略再配線ステップと、前記配線ショート判定ステップで配線ショートが無い場合には前記概略配線ステップで生成された概略配線をもとに物理的な配線レイアウトが生成され、前記配線ショート判定ステップで配線ショートが有る場合には前記概略再配線ステップで生成された概略配線をもとに物理的な配線レイアウトが生成される詳細配線ステップを有することを特徴とするスタンダードセルを用いた自動配置配線方法が提供される。
【０００７】
さらに、本発明の別の一態様によれば、上述した追加配線領域を有するスタンダードセルを備えたライブラリと、回路の論理接続情報が記述されたネットリストと、回路の動作タイミングを制約するタイミング制約情報とに基づいて回路レイアウトを生成する自動配置配線方法であって、前記ネットリストは配線混雑が予想されるモジュール情報に基づいて請求項１に記載のスタンダードセルを用いて生成されており、前記ライブラリから請求項１に記載のスタンダードセル、および通常のスタンダードセルが選択配置され、電源配線が接続されるセル配置ステップと、前記セル配置ステップで配置されたセル間が配線される概略配線ステップと、前記概略配線ステップでの概略配線をもとに物理的な配線レイアウトが生成される詳細配線ステップを有することを特徴とするスタンダードセルを用いた自動配置配線方法が提供される。
【発明の効果】
【０００８】
本発明によれば、自動配置配線における配線ショートによるセル再配置を抑制できるので、半導体装置の設計期間を大幅に短縮することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【００１０】
図１は、本発明の実施例１に係わるスタンダードセルを示すレイアウト図である。ここでは、一例として、一対のトランジスタからなるインバータを示した。
【００１１】
本発明の実施例１に係わるスタンダードセルは、トランジスタなどの回路素子が配置される矩形の素子領域１１、および上層配線を通すための矩形の追加配線領域１２ａ、１２ｂを備えている。
【００１２】
図１（ａ）に示したように、素子領域１１の上端近傍には素子領域１１の境界に沿って電源配線１３（以下、「ＶＤＤ配線１３」という。）が紙面横方向に配置され、素子領域１１の下端近傍には素子領域１１の境界に沿ってグランド配線１４（以下、「ＶＳＳ配線１４」という。）が紙面横方向に配置されている。トランジスタなどの回路素子間の接続配線、およびＶＤＤ配線１３、ＶＳＳ配線１４には下層の配線層である第１配線層が使用される。
【００１３】
追加配線領域１２ａ、１２ｂは、素子領域１１の上下にそれぞれ近接して素子領域１１と同じ幅（以下、矩形領域の紙面横方向サイズを「幅」、紙面縦方向サイズを「高さ」という。）で設けられ、ここにはスタンダードセルを構成する回路素子は配置されていない。追加配線領域１２ａ、１２ｂは上層のセル間の配線（上層配線。第２配線層以上の配線が使用される。）を通すために設けられている。
【００１４】
図１（ｂ）は、後述する図３のセル配置で使用するために図１（ａ）を縮小して示したものである。
【００１５】
図２は、本発明の実施例１に係わるスタンダードセルに上層配線を重ねた場合のレイアウト図である。ここでは、一例として、素子領域１１の高さが５.５μｍでピッチ１.０μｍ（配線幅０.５μｍ、配線間隔０.５μｍ）の横方向配線２１を８本配置する場合を示した。
【００１６】
図３で後述するように一般的にはスタンダードセルは配置領域内で複数のＲｏｗに配置されるので、追加配線領域１２ａ、１２ｂの高さは上層の横方向配線２１の配線ピッチの１.２５倍に設定されている。
【００１７】
すなわち、図２（ａ）に示したように、追加配線領域１２ａ、１２ｂそれぞれに横方向配線２１（ここでは一例として、第３配線層が使用されている。）を１本ずつ配置し、さらに上下のスタンダードセルとの配線間隔を保つためにそれぞれに０.２５μｍの間隔を設けてある。このようにすることで、複数のＲｏｗを配置した場合でも設計基準に違反することなく横方向配線２１を配置できる。
【００１８】
図２（ｂ）は、後述する図４のセル配置で使用するために図２（ａ）を縮小して示したものである。
【００１９】
図３は、本発明の実施例１に係わるスタンダードセルを配置したセル配置領域のレイアウト図である。ここでは、一例として、３つのＲｏｗからなるセル配置領域を示した。
【００２０】
第１Ｒｏｗおよび第３Ｒｏｗのスタンダードセルは上方にＶＤＤ配線１３がくるように配置され、第２Ｒｏｗのスタンダードセルは下方にＶＤＤ配線１３がくるように配置されている。
【００２１】
各ＲｏｗではＶＤＤ配線１３およびＶＳＳ配線１４がＲｏｗを貫いて紙面横方向に接続され、セル配置領域の左右両側にはそれぞれ第２配線層からなるＶＤＤグローバル配線３１およびＶＳＳグローバル配線３２が紙面縦方向に沿って配置されている。そして、各ＲｏｗのＶＤＤ配線１３はセル配置領域の両側でＶＤＤグローバル配線３１に接続され、各ＲｏｗのＶＳＳ配線１４はセル配置領域の両側でＶＳＳグローバル配線３２に接続されている。
【００２２】
図４は、本発明の実施例１に係わるスタンダードセルを用いたセル配置領域に上層配線を配置したレイアウト図である。ここでは、一例として、３つのＲｏｗにそれぞれ８本、合計２４本の横方向配線２１を配置した場合のレイアウト図を示した。
【００２３】
追加配線領域１２ａ、１２ｂを持たない通常のスタンダードセルを用いた場合は、Ｒｏｗごとにスタンダードセルをミラー反転して配置してＶＤＤ配線１３およびＶＳＳ配線１４の重なりが生ずるため、１つのＲｏｗで横方向配線２１は最大５本しか配置できない。これに対し、上述の追加配線領域１２ａ、１２ｂを有するスタンダードセルでは１つのＲｏｗで最大８本の横方向配線２１が配置でき、配線本数が６０％増加する。
【００２４】
次に、上述した構成を持つスタンダードセルを用いた自動配置配線方法について説明する。  
図５は、本発明の実施例１に係わるスタンダードセルを用いた自動配置配線方法を示すフロー図である。ここでは、一例として、図３および図４に示したようにセル配置領域が複数のＲｏｗを有する場合のフローを示した。
【００２５】
本発明の実施例１に係わるスタンダードセルを用いた自動配置配線方法は、セル配置ステップ（ＳＴ５１）、概略配線ステップ（ＳＴ５２）、配線ショート判定ステップ（ＳＴ５３）、配線ショート状況確認ステップ（ＳＴ５４）、置換Ｒｏｗ指定ステップ（ＳＴ５５）、ネットリスト修正ステップ（ＳＴ５６）、セル再配置ステップ（ＳＴ５７）、概略再配線ステップ（ＳＴ５８）、および詳細配線ステップ（ＳＴ５９）を備えている。
【００２６】
ＳＴ５１では、ネットリスト５０１に基づいてライブラリ５０２から通常のスタンダードセル（追加配線領域１２ａ、１２ｂを有しないスタンダードセル。）やマクロセルなどが選択され、セル配置領域の各Ｒｏｗに配置される。ライブラリ５０２には、回路としては通常のスタンダードセルと同じ機能を有し配線領域１２ａ、１２ｂを有するスタンダードセル（以下、「配線領域ＳＴＤセル」という。）も含まれているが、ＳＴ５１の段階ではまだ配線領域ＳＴＤセルは使用されない。
【００２７】
ネットリスト５０１には生成される回路の論理接続情報が記述され、ライブラリ５０２にはスタンダードセルやマクロセルの端子位置とセルサイズの情報が記述され、タイミング制約情報５０３には生成された回路を仕様通りに回路動作させるための情報が記述されている。
【００２８】
スタンダードセルやマクロセルの配置が終了すると、各Ｒｏｗにおいて電源配線、つまりＶＤＤ配線１３およびＶＳＳ配線１４がそれぞれＲｏｗを貫いて接続され、セル配置領域の両側に配置されたＶＤＤグローバル配線３１およびＶＳＳグローバル配線３２にそれぞれ接続される。
【００２９】
ＳＴ５２では、ＳＴ５１で配置されたスタンダードセルやマクロセルなどのセル間がネットリスト５０１に基づいて上層配線によって配線される。
【００３０】
ＳＴ５３では、ＳＴ５２で生成された概略配線において配線ショート発生の有無が判定される。
【００３１】
ＳＴ５４では、ＳＴ５３で配線ショートが有った場合、ショートしている配線本数が算出される。例えば、図３のようにセル配置領域が３つのＲｏｗからなる場合、通常のスタンダードセルが配置されていると、セル配置領域に配置できる横方向の上層配線は１５本である。従って、ＳＴ５２で生成された概略配線が横方向に１６本以上配線される場合には配線ショートが発生し、その１５本を超えた本数がショートしている配線本数となる。
【００３２】
ＳＴ５５では、ＳＴ５４で算出されたショートしている配線本数に基づいて、配線ショートがなくなるように必要な配線領域がセル配置領域の各Ｒｏｗに割り当てられ、ＳＴ５１で配置された通常のスタンダードセルが回路的には同じ機能で追加配線領域１２ａ、１２ｂを有する配線領域ＳＴＤセルに置換された場合のセル配置領域が決定される。
【００３３】
例えば、図４に示したようにセル配置領域が３つのＲｏｗで構成されていれば、最大で２４本まで横方向の上層配線を配置することができるので、９本までの配線ショートをスタンダードセルの置換によって吸収することができる。
【００３４】
ここで、重要なことは、スタンダードセルの置換配置はＲｏｗ単位で行われることである。これは、配線領域ＳＴＤセルのレイアウト高さが通常のスタンダードセルの高さより大きいことによる。
【００３５】
ＳＴ５６では、ＳＴ５５で設定されたセル配置領域の情報に基づいてネットリスト５０１が修正される。
【００３６】
ＳＴ５７では、ＳＴ５６で修正されたネットリスト５０１に基づいて、ＳＴ５５で設定されたセル配置領域に配線領域ＳＴＤセルが再配置され、改めてＳＴ５１と同様に電源配線が接続される。
【００３７】
ＳＴ５８では、ＳＴ５７で配置された配線領域ＳＴＤセル間がＳＴ５６で修正されたネットリスト５０１に基づいて上層配線によって改めて配線される。
【００３８】
ＳＴ５９では、ＳＴ５８で生成された概略配線をもとに物理的な配線レイアウトが生成される。また、ＳＴ５９では、ＳＴ５３で配線ショートが無かった場合に、ＳＴ５２で生成された概略配線をもとに物理的な配線レイアウトが生成される。
【００３９】
以上述べたように、本実施例では、追加配線領域１２ａ、１２ｂを持たせた配線領域ＳＴＤセルをあらかじめライブラリに登録しておき、概略配線ステップ（ＳＴ５２）で配線ショートが生じた場合に、通常のスタンダードセルを配線領域ＳＴＤセルに置き換えて配線ショートを解決している。
【００４０】
このように本実施例では１回のセル置換で配線ショートを解消できるため、通常のスタンダードセルを用いた自動配置配線方法のようなセル配置ステップへの度重なる繰り返しは不要となる。
【００４１】
上記実施例１によれば、自動配置配線において１回のセル再配置で配線ショートを解決できるので、半導体装置の設計期間を大幅に短縮することができる。
【実施例２】
【００４２】
図６は、本発明の実施例２に係わるスタンダードセルを用いた自動配置配線方法を示すフロー図である。ここでは、一例として、図３および図４に示したようにセル配置領域が複数のＲｏｗを有する場合のフローを示した。また、自動配置配線に使用されるライブラリ６０３には実施例１と同様の配線領域ＳＴＤセルが登録されている。配線領域ＳＴＤセルの詳細は実施例１と同様であるので、説明は省略し実施例１と同様の符号を使用する。
【００４３】
本発明の実施例２に係わるスタンダードセルを用いた自動配置配線方法は、セル配置ステップ（ＳＴ６１）、概略配線ステップ（ＳＴ６２）、および詳細配線ステップ（ＳＴ６３）を備えている。
【００４４】
ＳＴ６１では、修正されたネットリスト６０５に基づいてライブラリ６０３から通常のスタンダードセル（追加配線領域１２ａ、１２ｂを有しないスタンダードセル。）、配線領域ＳＴＤセル、マクロセルなどが選択され、セル配置領域の各Ｒｏｗに配置される。
【００４５】
修正されたネットリスト６０５は、配線混雑が予想されるモジュール情報６０１と回路の論理接続情報が記述されたネットリスト６０２とから生成され、モジュール情報６０１には配線混雑が予想される回路モジュールの情報が記述されている。すなわち、修正されたネットリスト６０５の一部のモジュール（混雑が予想されるモジュール。）は配線領域ＳＴＤセルを用いて記述されている。
【００４６】
ライブラリ６０３にはスタンダードセルやマクロセルの端子位置とセルサイズの情報が記述され、タイミング制約情報６０４には生成された回路を仕様通りに回路動作させるための情報が記述されている。
【００４７】
スタンダードセルやマクロセルの配置が終了すると、各Ｒｏｗにおいて電源配線、つまりＶＤＤ配線１３およびＶＳＳ配線１４がＲｏｗを貫いて接続され、セル配置領域の両側に配置されたＶＤＤグローバル配線３１およびＶＳＳグローバル配線３２にそれぞれ接続される。
【００４８】
ＳＴ６２では、ＳＴ６１で配置されたスタンダードセルやマクロセルなどのセル間が修正されたネットリスト６０５に基づいて上層配線によって配線される。
【００４９】
ＳＴ６３では、ＳＴ６２で生成された概略配線をもとに物理的な配線レイアウトが生成される。
【００５０】
以上述べたように、本実施例では、追加配線領域１２ａ、１２ｂを持たせた配線領域ＳＴＤセルをあらかじめライブラリ６０３に登録しておき、混雑が予想されるモジュール情報６０１とネットリスト６０２とから修正されたネットリスト６０５に基づいて、自動配置配線を実行している。
【００５１】
このように本実施例では混雑が予想されるモジュールにはあらかじめ配線領域ＳＴＤセルを割り当てるため、ほとんどの場合、セル配置後の配線ショートは発生せず、通常のスタンダードセルを用いた自動配置配線方法のようなセル配置ステップへの後戻りは抑制される。
【００５２】
上記実施例２によれば、自動配置配線における配線ショートによるセル再配置を抑制できるので、半導体装置の設計期間を大幅に短縮することができる。
【００５３】
上述の実施例１および２では、追加配線領域１２ａ、１２ｂは素子領域１１の上下に配置されそれぞれ１本の上層配線を通すことができるとしたが、本発明はこれに限られるものではなく、例えば、追加配線領域１２ａ、１２ｂを上下どちらか一方だけにしても良いし、また、そのレイアウト高さも複数本の上層配線が通るように設定しても良い。
【００５４】
また、上述の実施例１および２では、説明のため上層配線は横方向配線２１であるとしたが、本発明はこれに限られるものではない。
【００５５】
さらに、上述の実施例１および２では、上層配線の配線ピッチは１.０μｍであるとしたが、本発明はこれに限られるものではない。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施例１に係わるスタンダードセルを示すレイアウト図。
【図２】本発明の実施例１に係わるスタンダードセルに上層配線を重ねた場合のレイアウト図。
【図３】本発明の実施例１に係わるスタンダードセルを配置したセル配置領域のレイアウト図。
【図４】本発明の実施例１に係わるスタンダードセルを用いたセル配置領域に上層配線を配置したレイアウト図。
【図５】本発明の実施例１に係わるスタンダードセルを用いた自動配置配線方法を示すフロー図。
【図６】本発明の実施例２に係わるスタンダードセルを用いた自動配置配線方法を示すフロー図。
【符号の説明】
【００５７】
１１  素子領域
１２ａ、１２ｂ  追加配線領域
１３  ＶＤＤ配線
１４  ＶＳＳ配線
２１  横方向配線
３１  ＶＤＤグローバル配線
３２  ＶＳＳグローバル配線
５０１  ネットリスト
５０２  ライブラリ
５０３  タイミング制約情報
【図１】
2010050284.tif 000003
【図２】
2010050284.tif 000004
【図３】
2010050284.tif 000005
【図４】
2010050284.tif 000006
【図５】
2010050284.tif 000007
【図６】
2010050284.tif 000008