(57)【要約】【課題】ＰＬＣの大型化、コスト増を招かずに、入力回路や出力回路それぞれの入力点数や出力点数を超える種類が異なる複数の入力や出力信号を扱うことを可能とする。【解決手段】本ＰＬＣは、入力回路１０の同一入力点１０ａに種類が異なる複数の入力信号が入力され、この入力回路１０とＣＰＵ１６との間にＦＰＧＡ１４を介在させ、この介在させたＦＰＧＡ１４に、入力回路１０から種類が異なる入力信号を時分割により入力すると共に、ＦＰＧＡ１４において、入力回路１０の同一入力点１０ａから与えられる種類が異なる入力信号を時分割により処理してＣＰＵ１６に出力するように回路構成がコンフィグレーションされる。【選択図】図１
2010079356.tif 000002
【特許請求の範囲】
【請求項１】
入力機器の入力信号を入力する入力回路と、上記シーケンスプログラムに従い上記入力信号を処理するＣＰＵと、を備えたプログラマブルコントローラにおいて、
上記入力回路は同一入力点に種類が異なる複数の入力信号が時分割入力される一方、この入力回路と上記ＣＰＵとの間にＦＰＧＡを介在させ、この介在させたＦＰＧＡに、上記入力回路から種類が異なる入力信号を時分割により入力すると共に、上記ＦＰＧＡにおいては、上記入力回路の同一入力点から与えられる種類が異なる入力信号を時分割により処理して上記ＣＰＵに出力するように回路構成がコンフィグレーションされるようになっている、ことを特徴とするプログラマブルコントローラ。
【請求項２】
さらに、出力機器に出力信号を出力する出力回路を備え、
上記ＣＰＵはシーケンスプログラムに従い種類が異なる複数の出力信号を上記ＦＰＧＡに出力する一方、上記ＦＰＧＡは、上記ＣＰＵから入力する出力信号を時分割により上記出力回路の同一出力点に出力するよう回路構成がコンフィグレーションされるようになっている、ことを特徴とする請求項１に記載のプログラマブルコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種機器を自動制御するプログラマブルコントローラ（ＰＬＣ）に関するものである。
【背景技術】
【０００２】
ＰＬＣは生産設備に配備され、シーケンスプログラムを実行してそれに接続された生産設備内の各種機械や装置等の制御機器をシーケンス制御するようになっている。すなわち、ＰＬＣは、制御対象の状態に対応したスイッチやセンサ等の入力機器のＯＮ／ＯＦＦに関わる入力信号を入力し、ラダー言語などで書かれたシーケンスプログラムに沿って論理演算を実行すると共に、得られた演算結果に従い、リレー，バルブ，アクチュエータ等の出力機器に対し、ＯＮ／ＯＦＦに関わる出力信号を出力することで制御対象の制御を実行するようになっている。
【０００３】
そして、ＰＬＣは、上記制御のために、ＣＰＵ、メモリ、入力回路、出力回路を備え、ＣＰＵにより数十ｍｓ程度の１スキャンタイムの間に入力回路から上記入力信号の読み込み、プログラム実行、モニタ処理を行うと共に、出力回路から出力信号を出力することが行われる。
【０００４】
上記において、ＰＬＣは複数の入力回路を有し各入力回路は入力点（入力ピン）を有している。この入力回路の入力点には上記入力信号が入力され、その入力信号を処理するようにＣＰＵ等を含むＰＬＣ回路が構成されているから、他の入力信号、例えば、カウンタ信号、割り込み信号等を入力させて処理することはできない。一方、入力点数を増大させて、それらカウンタ信号、割り込み信号等の他の入力信号もＣＰＵに入力できるようにすることは入力回路規模が拡大し、ＰＬＣの大型化、コスト増を招くといった課題がある。
【０００５】
なお、本発明に関わる特許文献を下記する。
【特許文献１】特開平０９−０２６８０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明により解決すべき課題は、入力回路や出力回路の規模を大型化、すなわち、入力点数や出力点数を増加させずに、それら入力点や出力点においては、その入力点数や出力点数を超えた、種類が異なる入力信号や出力信号を扱えるようにすることである。
【課題を解決するための手段】
【０００７】
本発明によるＰＬＣは、  入力機器の入力信号を入力する入力回路と、上記シーケンスプログラムに従い上記入力信号を処理するＣＰＵと、を備えたプログラマブルコントローラにおいて、上記入力回路は同一入力点に種類が異なる複数の入力信号が時分割入力される一方、この入力回路と上記ＣＰＵとの間に介在させたＦＰＧＡに、上記入力回路から種類が異なる入力信号を時分割により入力すると共に、上記ＦＰＧＡにおいては、上記入力回路の同一入力点から与えられる種類が異なる入力信号を時分割により処理して上記ＣＰＵに出力するように回路構成がコンフィグレーションされるようになっている、ことを特徴とするものである。
【０００８】
本発明によれば、入力回路の同一入力点に種類が異なる複数の入力信号を時分割入力し、この時分割入力した複数の入力信号をＦＰＧＡでは、それぞれの入力信号に対応した回路構成に時分割でコンフィグレーションされるので、ＣＰＵにはそれら複数の入力信号をＦＰＧＡから入力させることができるようになり、入力信号の種類が増加しても入力回路の規模はそのまま維持させることができ、ＰＬＣの大型化、コスト増を回避することができる。
【０００９】
本発明において、好ましい態様は、さらに、出力機器に出力信号を出力する出力回路を備え、上記ＣＰＵはシーケンスプログラムに従い種類が異なる複数の出力信号を上記ＦＰＧＡに出力する一方、上記ＦＰＧＡは、上記ＣＰＵから入力する出力信号を時分割により上記出力回路の同一出力点に出力するよう回路構成がコンフィグレーションされるようになっている、ことである。
【００１０】
この態様では、入力回路だけでなく、出力回路においても、上記と同様に、出力信号の種類が増加しても出力回路の規模はそのまま維持させることができ、ＰＬＣの大型化、コスト増を回避することができる。
【発明の効果】
【００１１】
本発明によれば、ＰＬＣの大型化、コスト増を招かずに、入力回路や出力回路それぞれの入力点数や出力点数を超える種類が異なる複数の入力や出力信号を扱うことができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付した図面を参照して、本発明の実施の形態に係るＰＬＣを説明する。
【００１３】
図１は実施の形態のＰＬＣの構成を示し、図２はＦＰＧＡの時分割コンフィグレーションを示す。まず、図１において、１０は入力回路、１２は出力回路、１４はＦＰＧＡ、１６はＣＰＵ、１８はプログラム／ワークメモリ、２０はコンフィグレーション用メモリ、２２はバスである。入力回路１０は、例として１６個の入力点１０ａを有する。出力回路１２は、例として１６個の出力点１２ａを有する。これら入力回路１０、出力回路１２は図示略のＩ／Ｏ基板２４上に実装されている。
【００１４】
入力回路１０の入力点１０ａには、センサ信号、カウンタ信号、割込み信号等の種類が異なる入力信号が時分割入力される。それぞれの入力信号は、その入力には、入力点１０ａの入力点数を必要とする。
【００１５】
出力回路１２の出力点１２ａからはリレー信号、バルブ信号、アクチュエータ信号等の種類が異なる出力信号が時分割出力される。それぞれの出力信号は、その出力には、出力点１２ａの出力点数を必要とする。
【００１６】
したがって、複数の入力信号を同時に入力点１０ａに入力させることはできないし、また、複数の出力信号を同時に出力点１２ａから出力させることはできない。それら入力信号は入力点１０ａに時分割入力され、それら出力信号は出力点１２ａに対して時分割出力される。
【００１７】
ＦＰＧＡ１４は、ＳＲＡＭ型のフィールドプログラマブルゲートアレイ（Field Programmable Gate Array）である。ＦＰＧＡ１４は、ＬＵＴ（ルックアップテーブル）とフリップフロップとで構成される基本セルを縦横配列したものであり、ＬＵＴを書き換えることにより内部のハードウェアロジックを変更することができるようになっている。こうしたＦＰＧＡ１４は、論理ブロックを記述する回路ブロック情報をこれらに読み込ませることで、内部の論理ブロックと論理ブロック間の結線を自由に構成することで、図１で示すブロックにコンフィグレーションすることができる。
【００１８】
すなわち、ＦＰＧＡ１４は、入出力回路１４ａ、１４ｂ、両入出力回路１４ａ，１４ｂ間の論理回路１４ｃとからコンフィグレーションされる。この論理回路１４ｃは、図２で示すように、センサ信号が入力されるときは、センサ信号処理回路１４ｃ１、カウンタ信号が入力されるときはカウンタ信号処理回路１４ｃ２、割込み信号が入力されるときは割込み信号処理回路１４ｃ３に時分割コンフィグレーションされる。
【００１９】
ＣＰＵ１６は、実施の形態のＰＬＣにおいて、シーケンスプログラムに従い、上記各種入力信号を入力処理すると共に、各種出力信号を出力処理するようになっている。
【００２０】
プログラム／ワークメモリ１８は、プログラム格納やデータ格納その他に用いるＲＯＭやＲＡＭ等の各種メモリを一括して示すものであり、ＰＬＣのシステムプログラム、シーケンスプログラム、その他のプログラムを格納したり、ＣＰＵ１６のワークに用いたりすることができるメモリである。
【００２１】
コンフィグレーション用メモリ２０は、フラッシュメモリ等からなり、ＦＰＧＡ１４のコンフィグレーションデータが格納されている。コンフィグレーションデータは、ＦＰＧＡ１４を上記センサ信号処理回路１４ｃ１、カウンタ信号処理回路１４ｃ２、割込み信号処理回路１４ｃ３に時分割でコンフィグレーションすべき回路構成のデータである。ＦＰＧＡ１４は、コンフィグレーション用メモリ２０に記憶された回路構成のデータを読み込んで上記各回路の構成にコンフィグレーションされる。
【００２２】
以上の構成において、図２で示すように、センサ信号が時刻ｔｎで入力回路１０の入力点１０ａに、また、カウンタ信号が時刻ｔｎ＋１で入力回路１０の入力点１０ａに、また、割込み信号が時刻ｔｎ＋２で入力回路１０の入力点１０ａに、それぞれ、時分割入力される。ＦＰＧＡ１４においては、センサ信号が入力される時刻ｔｎではセンサ信号処理回路１４ｃ１にコンフィグレーションされ、このコンフィグレーションにより、ＦＰＧＡ１４からＣＰＵ１６にはセンサ信号が入力される。
【００２３】
これにより、ＣＰＵ１６は、シーケンスプログラムを実行することができる。また、カウンタ信号が入力される時刻ｔｎ＋１ではカウンタ信号処理回路１４ｃ２にコンフィグレーションされ、このコンフィグレーションにより、ＦＰＧＡ１４からＣＰＵ１６にはカウンタ信号が入力される。これにより、ＣＰＵ１６は、シーケンスプログラムを実行することができる。また、割込み信号が入力される時刻ｔｎ＋２では割り込み信号処理回路１４ｃ３にコンフィグレーションされ、このコンフィグレーションにより、ＦＰＧＡ１４からＣＰＵ１６には割込み信号が入力される。これにより、ＣＰＵ１６は、シーケンスプログラムを実行することができる。
【００２４】
また、ＣＰＵ１６からのリレー信号、バルブ信号、アクチュエータ信号等の出力信号は、ＦＰＧＡ１４に時分割入力され、ＦＰＧＡ１４においては、時分割でそれぞれ、リレー信号処理回路、バルブ信号処理回路、アクチュエータ信号処理回路に時分割コンフィグレーションされ、このコンフィグレーションにより、出力回路１２の出力点１２ａからはそれぞれ異なる時刻でリレー信号、バルブ信号、アクチュエータ信号が出力される。
【００２５】
以上説明した実施の形態では、入力回路１０の同一入力点１０ａに種類が異なる複数の入力信号を時分割入力し、この時分割入力した複数の入力信号をＦＰＧＡ１４では、それぞれの入力信号に対応した回路構成に時分割でコンフィグレーションされるので、ＣＰＵ１６にはそれら複数の入力信号を時分割入力させることができるようになり、入力信号の種類が増加しても入力回路１０の規模はそのまま維持させることができ、ＰＬＣの大型化、コスト増を回避することができる。このことは出力回路１２においても同様である。
【図面の簡単な説明】
【００２６】
【図１】図１は本発明の実施形態に係るＰＬＣの構成を示す図である。
【図２】図２はＦＰＧＡの時分割コンフィグレーションを示す図である。
【符号の説明】
【００２７】
１０  入力回路
１２  出力回路
１４  ＦＰＧＡ
１６  ＣＰＵ
【図１】
2010079356.tif 000003
【図２】
2010079356.tif 000004