(57)【要約】【課題】鉛を用いることなく、微細な接合部分であっても好適に銅同士の接合が可能であり、接合箇所が良好な機械特性を有する接合方法を提供する。【解決手段】本発明の電子素子の実装方法は、銅電極１ａおよび銅電極１ｂにスズ薄層２を形成するスズ薄層形成工程を行なった後、銅電極１ａおよび銅電極１ｂに形成されたスズ薄層２同士を接触させ、スズの溶融および銅のスズへの溶解が可能な温度において加熱および加圧を行なう加熱工程を行なうことにより、銅電極１ａよび銅電極１ｂの銅をスズ薄層２中のスズへ溶解させ、スズ薄層２中のスズと銅電極１ａおよび銅電極１ｂの銅との相互拡散により銅電極１ａおよび銅電極１ｂとを電気的に接合する方法である。【選択図】図２
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【特許請求の範囲】
【請求項１】
回路基板上に形成された銅からなる回路電極と、電子素子上に形成された銅からなる素子電極とを接合して、上記電子素子を上記回路基板に実装する電子素子の実装方法において、
上記回路電極および素子電極にスズ薄層を形成するスズ薄層形成工程を行なった後、
上記回路電極および素子電極に形成されたスズ薄層同士を接触させ、スズの溶融および銅のスズへの溶解が可能な温度において加熱および加圧を行なう加熱工程を行なうことにより、
上記回路電極および素子電極の銅を上記スズ薄層中のスズへ溶解させ、
スズ薄層中のスズと上記回路電極および素子電極の銅との相互拡散により回路電極と素子電極とを電気的に接合することを特徴とする電子素子の実装方法。
【請求項２】
上記回路電極および素子電極に形成されたスズ薄層の少なくとも一方に、銅薄層、スズ薄層の順序にて形成される薄層体を少なくとも１層積層する積層工程を行なうことを特徴とする請求項１に記載の電子素子の実装方法。
【請求項３】
上記スズ薄層上に、亜鉛、銀、ニッケル、ゲルマニウム、鉄およびコバルトからなる群から選ばれる１種類の元素からなる第三薄層を少なくとも１層形成した後、銅薄層を形成する工程、および、上記銅薄層上に、上記第三薄層を少なくとも１層形成した後、スズ薄層を形成する工程のうち、少なくとも一方を行なう第三薄層形成工程をさらに含むことを特徴とする請求項２に記載の電子素子の実装方法。
【請求項４】
請求項１〜３の何れか１項に記載の電子素子の実装方法によって、回路基板上に形成された銅からなる回路電極と、電子素子上に形成された銅からなる素子電極とを電気的に接合されることによって、上記電子素子が上記回路基板に実装されていることを特徴とする電子部品。
【請求項５】
ケイ素チップを基板へ実装するダイボンディング、または、電子デバイスのパッケージングにおける封止法に用いられる電子素子の実装方法において、
接合対象となる第１接合対象部材および第２接合対象部材の表面に銅薄層を形成する銅薄層形成工程を行った後、
上記第１接合対象部材および第２接合対象部材にスズ薄層を形成するスズ薄層形成工程を行い、上記第１接合対象部材および第２接合対象部材に形成されたスズ薄層同士を接触させ、スズの溶融および銅のスズへの溶解が可能な温度において加熱および加圧を行なう加熱工程を行なうことにより、
上記第１接合対象部材および第２接合対象部材の表面に形成された銅が上記スズ薄層中のスズへ溶解し、スズ薄層中のスズと上記銅との相互拡散により上記第１接合対象部材および第２接合対象部材を接合することを特徴とする電子素子の実装方法。
【請求項６】
上記接合対象部材に形成されたスズ薄層の少なくとも一方に、銅薄層、スズ薄層の順序にて形成される薄層体を少なくとも１層積層する積層工程を行なうことを特徴とする請求項５に記載の電子素子の実装方法。
【請求項７】
上記スズ薄層上に、亜鉛、銀、ニッケル、ゲルマニウム、鉄およびコバルトからなる群から選ばれる１種類の元素からなる第三薄層を少なくとも１層形成した後、銅薄層を形成する工程、および、上記銅薄層上に、上記第三薄層を少なくとも１層形成した後、スズ薄層を形成する工程のうち、少なくとも一方を行なう第三薄層形成工程をさらに含むことを特徴とする請求項６に記載の電子素子の実装方法。
【請求項８】
請求項５〜７の何れか１項に記載の電子素子の実装方法によって、上記第１接合対象部材および第２接合対象部材が接合されていることを特徴とする電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子素子の実装方法および該実装方法によって実装された電子部品に関する。
【背景技術】
【０００２】
従来、電子デバイスの実装における電極同士の接合などには、ソルダリングが用いられており、現在においても主流の接合方法として採用されている。近年、電子デバイスの高密度化、高機能化および小型化が進展しており、これに伴い、電子デバイスを実装する際に接合が必要な空間である接合部もより小型化が進んでいる。このため、接合部が小さくとも好適な条件で接合が可能であって、接合処理後の合金にて形成される接合箇所が良好な機械特性を有する接合方法が求められている。
【０００３】
また、電子デバイスの実装としては、回路配線の接続だけではなく、基板上にケイ素チップをダイボンディングにより接合することも多いが、この際には鉛を多く含む高温はんだが用いられることが多い。環境に与える負荷を考慮すると、このような鉛を含む高温はんだを用いることは適切ではないため、鉛フリーなはんだのペレットなどが開発されている（引用文献１を参照）。
【０００４】
ここで、好適な条件とは、接合するに際して接合部付近に係る熱量が小さく、低温にて実装可能なことをいう。また、良好な機械特性とは、電子機器の実使用環境下において、接合箇所の強度が高く、ある程度の伸びを有することをいう。伸びが低ければ接合に応力がかかった場合、接合箇所は脆く、破損し易くなるからである。
【特許文献１】国際公開第２００５／１１９７５５号パンフレット（２００５年１２月１５日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の接合方法では、小さな接合部であっても好適な条件で接合ができ、接合処理後の接合箇所が良好な機械特性を有する要求を満たすことができないという問題点を有している。
【０００６】
具体的には、上記のソルダリングを用いた方法では、通常厚さで１５μｍ以上の多量のはんだを接合部に供給する必要がある。また、接合部の間隔としては、３００μｍ以上の接合間隔が必要であり、微細な接合部分に対して接合を行なうことが困難である。さらに、ソルダリングでは、はんだ材料を溶融させるために３００℃程度の高温が必要である場合もあり、接合部に大きな熱量が加えられることとなる。
【０００７】
また、その他の接合方法として、電極同士、例えば、銅同士を直接接合する方法があるが、接合部分の平坦性、および、高真空および高加圧の接合条件が要求されるため、実用的ではない。
【０００８】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、鉛を用いることなく、微細な接合部分であっても好適に銅同士の接合が可能であり、接合箇所が良好な機械特性を有する接合方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の電子素子の実装方法は、上記課題を解決するために、回路基板上に形成された銅からなる回路電極と、電子素子上に形成された銅からなる素子電極とを接合して、上記電子素子を上記回路基板に実装する電子素子の実装方法およびケイ素チップのダイボンディングなどのデバイス実装方法において、上記回路電極および素子電極にスズ薄層を形成するスズ薄層形成工程を行なった後、上記回路電極および素子電極に形成されたスズ薄層同士を接触させ、スズの溶融および銅のスズへの溶解が可能な温度において加熱および加圧を行なう加熱工程を行なうことにより、上記回路電極および素子電極の銅を上記スズ薄層中のスズへ溶解させ、スズ薄層中のスズと上記回路電極および素子電極の銅との相互拡散により回路電極と素子電極とを電気的に接合することを特徴としている。
【００１０】
上記の発明によれば、スズ薄層を銅からなる回路電極および素子電極に形成できれば、当該方法を実施できるため、接合部分が微細であっても電子素子を実装することができる。また、スズを薄層にて用いるので、スズの銅との合金化を効率的に行なうことができ、上記回路電極および素子電極とスズとを合金として一体的に形成することができる。このため、接合箇所となる合金層の機械特性を優れたものとすることができる。
【００１１】
さらに、スズの溶融および銅のスズへの溶解が可能な温度で加熱を行なうため、比較的低温での電子素子の実装が可能であり、電子素子への熱的負荷を低減させることができる。また、銅からなる回路電極および素子電極にスズ薄層を形成するため、電極表面の銅の酸化皮膜形成を阻止できる。このため、フラックスを用いることなく、電子素子の実装を行なうことができる。また、鉛を用いることなく銅電極同士の接合ができるため、本発明の電子素子の実装方法は、環境面からも好ましい。
【００１２】
また、本発明の電子素子の実装方法では、上記回路電極および素子電極に形成されたスズ薄層の少なくとも一方に、銅薄層、スズ薄層の順序にて形成される薄層体を少なくとも１層積層する積層工程を行なうことが好ましい。
【００１３】
これにより、加熱工程において、積層体中のスズと銅の合金層が形成され易くなる。これにより、形成される合金層の機械特性を向上させることができる。
【００１４】
また、本発明の電子素子の実装方法では、実装された電子デバイスの使用環境において要求される品質および信頼性に応じて、上記スズ薄層上に、亜鉛、銀、ニッケル、ゲルマニウム、鉄およびコバルトからなる群から選ばれる１種類の元素からなる第三薄層を少なくとも１層形成した後、銅薄層を形成する工程、および、上記銅薄層上に、上記第三薄層を少なくとも１層形成した後、スズ薄層を形成する工程のうち、少なくとも一方を行なう第三薄層形成工程をさらに含むこともある。これら第三薄層は、接合部の機械的特性（靱性、耐クリープ特性、耐疲労特性など）を向上させる効果がある。
【００１５】
また、本発明の電子部品は、上記電子素子の実装方法によって、回路基板上に形成された銅からなる回路電極と、電子素子上に形成された銅からなる素子電極とを電気的に接合されることによって、上記電子素子が上記回路基板に実装されているものである。
【００１６】
さらに、本発明に係る実装方法はケイ素チップの基板へのダイボンディング、電子デバイスのパッケージングにおける封止法にも適用することができる。この場合、本発明の実装方法は、ケイ素チップを基板へ実装するダイボンディング、または、電子デバイスのパッケージングにおける封止法に用いられる電子素子の実装方法において、接合対象となる第１接合対象部材および第２接合対象部材の表面に銅薄層を形成する銅薄層形成工程を行った後、上記第１接合対象部材および第２接合対象部材にスズ薄層を形成するスズ薄層形成工程を行い、上記第１接合対象部材および第２接合対象部材に形成されたスズ薄層同士を接触させ、スズの溶融および銅のスズへの溶解が可能な温度において加熱および加圧を行なう加熱工程を行なうことにより、上記第１接合対象部材および第２接合対象部材の表面に形成された銅が上記スズ薄層中のスズへ溶解し、スズ薄層中のスズと上記銅との相互拡散により上記第１接合対象部材および第２接合対象部材を接合する構成を有する。
【００１７】
上記構成によれば、電子素子を上記回路基板に実装する電子素子の実装方法と同様の効果を奏することができる。また、積層工程、第三薄層形成工程を備える構成にできることも同様である。
【００１８】
上記の実装方法にて実装された電子部品は、上記回路電極および素子電極とスズとが合金として一体的に形成されている。このため、接合箇所となる合金層の機械特性が優れた電子部品を提供することができる。
【発明の効果】
【００１９】
本発明の電子素子の実装方法は、以上のように、上記回路電極および素子電極にスズ薄層を形成するスズ薄層形成工程を行なった後、上記回路電極および素子電極に形成されたスズ薄層同士を接触させ、スズの溶融および銅のスズへの溶解が可能な温度において加熱および加圧を行なう加熱工程を行なうことにより、上記回路電極および素子電極の銅を上記スズ薄層中のスズへ溶解させ、スズ薄層中のスズと上記回路電極および素子電極の銅との相互拡散により回路電極と素子電極とを接合する方法である。
【００２０】
それゆえ、接合部分が微細であっても電子素子を実装することができる。また、スズを薄層にて用いるので、上記回路電極および素子電極の銅とスズとの溶解および拡散を効率的に行なうことができ、上記回路電極および素子電極とスズとを合金として一体的に形成することができる。このため、接合箇所となる合金層の機械特性を優れたものとすることができる。さらに、スズの溶融および銅のスズへの溶解が可能な温度で加熱を行なうため、比較的低温での電子素子の実装が可能であり、電子素子への熱的負荷を低減させることができる。また、銅からなる回路電極および素子電極にスズ薄層を形成するため、電極表面の銅の酸化皮膜形成を阻止できる。このため、フラックスを用いることなく、電子素子の実装を行なうことができる。また、鉛を用いることなく銅電極同士の接合ができるため、本発明の電子素子の実装方法は、環境面からも好ましいという効果を奏する。
【発明を実施するための最良の形態】
【００２１】
本発明の一実施形態について図１ないし図７に基づいて説明すれば、以下の通りである。本発明の電子素子の実装方法は、回路基板上に形成された銅からなる回路電極と、電子素子上に形成された銅からなる素子電極とを接合して、上記電子素子を上記回路基板に実装する方法である。
【００２２】
上記電子素子の実装方法では、上記回路電極および素子電極にスズ薄層を形成するスズ薄層形成工程を行なった後、上記回路電極および素子電極に形成されたスズ薄層同士を接触させ、スズの溶融および銅のスズへの溶解が拡散可能な温度において加熱および加圧を行なう加熱工程を行なうことにより、上記スズ薄層中のスズと上記回路電極および素子電極の銅とを溶解および拡散させて回路電極と素子電極とを接合する。
【００２３】
図１は、本発明における、銅電極１ａおよび銅電極１ｂにスズ薄層２を積層した状態を示す模式図である。図１の（ａ）は、上記スズ薄層形成工程を説明するためのものであり、銅電極１ａおよび銅電極１ｂにスズ薄層２を形成した状態を示す模式図である。図１の（ａ）に示す銅電極１ａは素子電極であり、銅電極１ｂは回路電極である。このため、図示しないが銅電極１ａは電子素子に設置されており、銅電極１ｂは、回路基板に設置されている。
【００２４】
電子素子としては、例えば、半導体チップが挙げられるが、銅電極が形成される電子素子であれば、半導体チップに限定されるものではない。また、回路基板としては、従来公知のプリント基板等の配線板が使用でき、特に限定されるものではない。なお、上記電子素子および回路基板を総称して電子部品と称する。さらに、電気的接続を目的とした実装だけではなく、ケイ素チップの基板へのダイボンディング、電子素子の封止に用いられる接続実装において、接合対象部材の表面に銅の薄層が形成されたものでもよい。接合対象部材としては、ケイ素チップ、セラミック基板、ケイ素基板、ヒートシンクなどが挙げられる。
【００２５】
銅電極１ａおよび銅電極１ｂ（以下、銅電極１ａ・１ｂと適宜略する）は、銅から構成されている。銅電極１ａ・１ｂの形成方法としては、従来公知の蒸着法、エッチング法等によるパターン形成方法、または、バンプとして銅電極を形成する方法などを挙げることができ、特に限定されない。
【００２６】
なお、銅電極１ａ・１ｂの表面粗さはより平滑である場合、接合状態が良好となるため好ましいが、本発明の電子素子の実装方法は、銅電極１ａ・１ｂの表面粗さＲａが０．４μｍ以上、１０μｍ以下の粗面であっても実施が可能である。
【００２７】
また、本発明をダイボンディングまたは封止法に適用する場合、電子素子および銅電極１ａを接合対象部材である第１接合対象部材および銅薄層に、回路基板および銅電極１ｂを接合対象部材である第２接合対象部材および銅薄層に置き換えて説明することができる。この場合、電子素子および回路基板を接合する場合とは異なり、第１接合対象部材および第２接合部材の表面に銅薄層を形成する銅薄層形成工程を行なう。銅薄層形成工程は、従来公知の蒸着法、エッチング法等によるパターン形成方法により行なうことができる。銅薄層の厚さは１μｍ以上の厚さに形成すればよい。
銅薄層形成工程以降のスズ薄層形成工程、積層工程、第三薄層形成工程および加熱工程については、銅電極１ａ・１ｂを接合する場合と同様である。
【００２８】
（スズ薄層形成工程）
本発明の電子素子の接合方法では、まず、銅電極１ａ・１ｂ上にスズ薄層２を形成する。スズ薄層２の形成は、図１の（ａ）に示すように銅電極１ａ・１ｂの対向面に対して行なう。スズ薄層２の形成方法としては、蒸着、スパッタリング、メッキ、エッチング等を適宜用いることができる。また、メタルマスクを用いた蒸着や、フォトレジストを用いたエッチング等により、必要に応じてパターン形成して設けることができる。
【００２９】
スズ薄層２は薄層であり、銅電極上にスズ薄層２を１層形成する場合、０．５μｍ以上、３μｍ以下が望ましい。最薄値の０．５μｍは、銅電極１ａ・１ｂが水平からわずかな角度分ずれた場合、スズ薄層２同士を接触させる際に、非接触部分が広範囲で生じない限界の厚みであり、実装機の精度等によるものである。また、最厚値の３μｍは、銅のスズへの溶解・拡散により合金を形成し難くなる厚みであり、この値は、実装温度、実装時間等による。なお、銅電極１ａ・１ｂの２箇所に形成された２層のスズ薄層２はそれぞれの厚さが異なっていてもよい。
【００３０】
（積層工程）
本発明の電子素子の実装方法では、上記スズ薄層形成工程の後に、積層工程を行なうことが好ましい。積層工程は、銅電極１ａ・１ｂに形成されたスズ薄層２の少なくとも一方に、銅薄層、スズ薄層の順序にて形成される薄層体を少なくとも１層積層する工程である。
【００３１】
図１の（ｂ）は、銅電極１ａ・１ｂ上にスズ薄層２、銅薄層３、および、スズ薄層２の順序にて薄層が形成された銅電極１ａ・１ｂを示す断面図である（Ｓｎ２−Ｃｕ１）。すなわち、積層体は１層形成されている。このように、スズ薄層２および銅薄層３が複数層にて形成されている場合、後述する加熱工程において、これら薄層中のスズと銅の合金化を促進させ、合金層を形成し易くなる。これにより、形成される合金層の機械特性が向上されるので好ましい。
【００３２】
また、積層体の形成数は特に限定されるものではない。積層体の形成数は多い方が、合金化が容易となり、形成される合金層の機械特性がさらに向上されるので好ましい。形成数が多くなることによって、積層工程の実施は複雑となるが、スズ薄層２および銅薄層３の総計が２０層程度であれば、問題が生じることなく形成が可能である。
【００３３】
例えば、図１の（ｃ）に示すように、スズ薄層２を８層、銅薄層３を７層形成して総計１５層の薄層を銅電極１ａ・１ｂに形成することもできる（Ｓｎ８‐Ｃｕ７）。このように、積層体の形成数が多い方が、積層体中のスズおよび銅の合金化が容易となるので、合金を非常に好ましく形成することができる。
【００３４】
また、スズ薄層２および銅薄層３を積層する場合、その総厚さは、スズ薄層２を１層形成する場合（図１の（ａ））と同様に、０．５μｍ以上、３μｍ以下である。複数形成された各薄層は、総厚さを薄層の形成数で除した平均の膜厚で形成されているが、各薄層の膜厚を増減させることももちろん可能である。なお、銅電極１ａ・１ｂ共に同じ形成数にて形成されているが、両部材に対して別個に蒸着などの方法を行なうことによって、異なる形成数にて積層体を形成してもよい。
【００３５】
（第三薄層形成工程）
また、図１の（ｄ）に示すように、スズ薄層２および銅薄層３の間に、第三薄層４を形成してもよい。第三薄層４の形成は第三薄層形成工程にて行なう。第三薄層形成工程は、積層工程と共に行なう工程であり、スズ薄層２上に、亜鉛、銀、ニッケル、ゲルマニウム、鉄およびコバルトからなる群から選ばれる１種類の元素からなる第三薄層４を少なくとも１層形成した後、銅薄層３を形成する工程、および、銅薄層３上に、第三薄層４を少なくとも１層形成した後、スズ薄層２を形成する工程のうち、少なくとも一方を行なう工程である。
【００３６】
同図の（ｄ）では、銅電極１ａ・１ｂから、スズ薄層２、銅薄層３、第三薄層４、スズ薄層２、銅薄層３およびスズ薄層２の順序で各層が積層されている（Ｓｎ３−Ｃｕ２−Ｍ１）。第三薄層４を構成する元素Ｍとしては、スズ薄層２および銅薄層３の固液拡散を妨げなければ特に限定されるものではない。第三薄層を形成することによって、形成された合金層の機械的特性（靱性、耐クリープ特性、耐疲労特性など）を向上させる効果がある。
【００３７】
なお、スズ薄層２および銅薄層３の固液拡散を妨げる元素としては、Ｔｉ、Ｃｒなどを挙げることができる。これらの金属からなる薄層が第三薄層４として形成されている場合、スズ薄層２および銅薄層３の充分な固液拡散が妨げられ、銅電極１ａ・１ｂ間に形成される合金は、機械特性が非常に乏しいものとなる。具体的には、形成される合金のせん断強度が低い値を示すおそれがある。また、鉛は環境負荷の観点から、第三薄層４を構成する元素として選択されない。
【００３８】
（加熱工程）
図２は、本発明の電子素子の実装方法に係る加熱工程を説明する工程図である。接合対象となる銅電極１ａ・１ｂには、図１の（ａ）と同様の構成でスズ薄層２が形成されている。なお、銅電極１ａ・１ｂ上のスズ薄層２に、さらに、積層体が形成されている場合も同様の手法にて接合を行なうことができる。
【００３９】
まず、図２の（ａ）のように対向させた銅電極１ａ・１ｂを、図２の（ｂ）に示すように、接触させるように移動させる。なお、上記の電極同士の位置決めや、移動、加熱加圧等の操作は、従来公知の実装設備を用いて行なうことができる。実装設備としては、例えば、フリップチップボンダ、ダイボンダなどを例示することができる。また、銅電極同士の位置決めは、カメラ等を用いた座標決定により正確に行なうことができる。
【００４０】
次に、スズ薄層２の加熱および加圧を行なう。加熱温度は、具体的には、２３５℃以上、実装する電子デバイスの耐熱温度（少なくとも２６０℃）以下で行なうことができ、２４０℃以上、２６０℃以下で行なうことがさらに好ましい。上記の温度範囲であれば、図３の銅−スズの二次元状態図に示すように、スズの融点以上であり、実装温度でスズは液体となっている。上記温度範囲であれば、比較的低温での電子素子の実装が可能であり、電子素子への熱的負荷を低減させることができる。
【００４１】
加圧条件は、上記の加熱温度、スズ薄層２および銅薄層３の積層数、接合対象部材の面精度、実装機器の面精度等によって異なるため一義的に設定することは困難であるが、概して、１ＭＰａ以上、４０以下ＭＰａにて行なうことができる。
【００４２】
また、加熱および加圧は、空気雰囲気などの含酸素雰囲下で行なうことができる。また、酸素により影響を完全に排除したい場合、真空雰囲気下、窒素、アルゴンなどの不活性ガスの雰囲気下や水素還元雰囲気下で行なうことができる。加熱および加圧を行なう反応時間は、銅電極に形成する薄層の形成数、形成厚さによって適宜変更されるが、概して３０秒以上、１０分以下である。上記の範囲であれば、銅電極の銅とスズ薄層のスズとを充分に合金化させることが可能である。
【００４３】
上記の条件下にて加熱工程を行なうことによって、図２の（ｃ）に示すように、銅電極１ａ・１ｂ付近におけるスズ薄層２ａではスズおよび銅の合金化が生じ始める。なお、銅電極１ａ・１ｂから離れたスズ薄層２ｂでは、スズおよび銅の合金化は生じていない。
【００４４】
さらに、加熱工程を継続させることによって、図２の（ｄ）に示すように、スズおよび銅の合金化が進行し、合金層５が形成される。加熱工程の終了後、加熱温度を段階的に低下させて銅電極１ａ・１ｂおよび合金層５を冷却する。
【００４５】
本発明の電子素子の実装方法では、スズ薄層２を薄層にて銅電極１ａ・１ｂに形成するため、接合部分が微細であっても電子素子を実装することができる。さらに、スズの溶融および銅のスズへの溶解が可能な温度で加熱を行なうため、比較的低温での電子素子の実装が可能であり、電子素子への熱的負荷を低減させることができる。また、銅からなる回路電極および素子電極にスズ薄層を形成するため、電極表面の銅の酸化皮膜形成を阻止できる。このため、フラックスを用いることなく、電子素子の実装を行なうことができる。また、鉛を用いることなく銅電極同士の接合ができるため、本発明の電子素子の実装方法は、環境面からも好ましい。
【００４６】
以上のように、合金層５を形成して銅電極１ａ・１ｂが接合されるが、図２の（ｄ）では、銅電極１ａ・１ｂと合金層５とは説明の便宜上、境界が存在するように図示されている。しかしながら、実際には、銅電極１ａ・１ｂと合金層５との間には境界は存在せず、合金層５から銅電極１ａ・１ｂへ向かうに従って、銅の含有量が増加する成分比率となる。すなわち、電極１ａ・１ｂと合金層５とは、一体として合金化される。
【００４７】
このように合金化がなされるため、接合箇所である合金層５は、高いせん断強度を有することとなる。電子部品は特に高温において、高いせん断強度が要求される。このため、合金層５は、実使用環境温度条件下にて、５０ＭＰａ以上のせん断強度を有することが好ましく、１００ＭＰａ以上のせん断強度を有することがさらに好ましい。
【００４８】
また、合金層５は高いせん断強度だけでなく、応力が加えられた際にある程度の伸びを示すことが要求される。応力が加えられた際に合金層５が伸びない、すなわち、変形し難い場合、合金層５は脆い構造であるから容易に破壊され易くなる。
【００４９】
上述したように、本発明の電子素子の実装方法によれば、銅電極１ａが設置されている電子素子と、銅電極１ｂが設置されている回路基板とを実装することができる。上記電子素子と回路基板とから構成される電子部品は、回路基板上に形成された銅からなる回路電極と、電子素子上に形成された銅からなる素子電極とを電気的に接合して、上記電子素子が上記回路基板に実装されている。
このように実装された電子部品は、合金層５を有するために、接合箇所に好ましい機械特性を有するものである。接合箇所は非常に破壊され難いというメリットがあるため好ましい。
【００５０】
また、本発明の電子素子の実装方法によって、回路基板に電子素子が実装された電子部品か否かは、接合部（合金層）のスズと銅の組成比を調査することによって判別することが可能である。
【００５１】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【実施例】
【００５２】
本実施例および比較例にて接合された銅円柱材について、以下の条件にてせん断強度および伸びの測定を行なった。測定方法を以下に示す。
【００５３】
＜せん断強度＞
せん断強度測定は、ＪＩＳ  Ｚ  ３１９８−５に従って行なった。具体的には、せん断試験装置（Ｉｎｓｔｒｏｎ  ５５８２型、インストロン  ジャパン  カンパニイ  リミテッド社製）を用いて行なった。図４は、せん断試験の状態を示す、せん断装置および接合された銅円柱材の断面図である。同図に示すように、接合された直径がΦ３ｍｍの銅円柱材１０および直径がΦ５ｍｍの銅円柱材２０は、固定台３０に設置されている。せん断試験装置４０は、銅円柱材１０および銅円柱材２０の接合面をせん断するよう設置がなされている。
【００５４】
この状態から、鉛直下方向（矢印方向）へせん断試験装置４０を移動させることによって、せん断を行なった。せん断条件は、２５０℃の高温環境下、試験速度５ｍｍ／ｍｉｎにてせん断強度の測定を行なった。
【００５５】
＜接合部分の伸び＞
接合部分の伸びについては、せん断試験における荷重−変位曲線から求めた。
【００５６】
〔実施例１〕
銅電極として、直径がΦ３ｍｍ、高さ３ｍｍの銅円柱材と直径がΦ５ｍｍ、高さ５ｍｍの銅円柱材を母材として用い、両銅円柱材の接合を行った。まず、両銅円柱材の対向面を０．３μｍＡｌ２Ｏにてバフ研磨を行った後に、約１０−４Ｐａの真空環境下で、両銅円柱材の平面部分にスズ薄層を蒸着により形成した。上記スズ薄層は０．７μｍの層厚にて形成した。
【００５７】
次に、フリップチップボンダを用いて両銅円柱材に形成したスズ薄層同士を接触させた。この状態にて両銅円柱材に４０ＭＰａの荷重を加え、抵抗加圧によって２６０℃の温度で銅円柱材を加熱した。これらの加熱および加圧は、大気雰囲気下にて行った。図５は、加熱および加圧時における銅円柱材の温度変化を示すグラフである。
【００５８】
同図に示すように、両銅円柱材の温度は、加熱を開始してから２７０秒後にスズの融点である約２２８℃に達した。その後、２６０℃にまで上昇し、加熱開始から５７０秒後には、再度２２８℃となった。すなわち、両銅円柱材を２２８℃以上、２６０℃の温度にて３００秒間加熱したことになる。
【００５９】
その後、接合された銅円柱材を室温まで冷却して接合を終了した。接合された銅円柱材について、高温環境下にてせん断強度測定および銅円柱材の伸びの測定を行った。結果を図６に示す。図６は、せん断強度および伸びの測定結果を示すグラフである。
【００６０】
〔実施例２〕
両銅円柱材に、スズ薄層を形成し、さらに、上記スズ薄層上に銅薄層およびスズ薄層の順序にて薄層を形成した。すなわち、スズ薄層−銅薄層−スズ薄層の３層を形成し、この３層をそれぞれ０．３μｍ、０．１μｍ、０．３μｍにて形成した以外は、実施例１と同様に銅円柱材同士の接合を行った。
【００６１】
接合された銅円柱材について、高温環境下おけるせん断強度測定および伸びの測定結果を図６に示す。
【００６２】
〔実施例３〕
両銅円柱材に、スズ薄層を形成し、さらに、上記スズ薄層上に銅薄層およびスズ薄層の順序にて７回薄層形成を繰り返した。すなわち、スズ薄層、銅薄層の順序にて、スズ薄層が８層、銅薄層が７層の総計１５層の薄層を形成した。スズの膜厚を各層０．１μｍ、銅の膜厚を各層０．０１μｍにて形成した以外は、実施例１と同様に銅円柱材同士の接合を行った。
【００６３】
接合された銅円柱材について、高温環境下おけるせん断強度測定および伸びの測定結果を図６に示す。
【００６４】
〔比較例１〕
両銅円柱材に、スズ薄層を形成し、さらに上記スズ薄層上に銅薄層を形成した。この銅薄層上にチタンの薄層を形成し、さらにチタンの薄層上にスズ薄層、銅薄層、スズ薄層の順序にて薄層を形成した。スズの膜厚を各層０．２μｍ、銅の膜厚を各層０．１μｍ、チタンの膜厚を各層０．１μｍにて形成した以外は、実施例１と同様に銅円柱材同士の接合を行った。
【００６５】
接合された銅円柱材について、高温環境下おけるせん断強度測定および伸びの測定結果を図６に示す。
【００６６】
〔比較例２〕
実施例１と同様の両銅円柱材に対し、Ｓｎ−Ａｇ−Ｃｕソルダペーストを用いて接合を行った。接合条件は、実施例１と同条件で行った。
【００６７】
接合された銅円柱材について、高温環境下おけるせん断強度測定および伸びの測定結果を図６に示す。なお、せん断強度測定および伸びの測定は、Ｓｎ−Ａｇ−Ｃｕソルダペーストの融点を考慮して、２００℃にて行なった。
【００６８】
図６に示す測定結果から、実施例１のＳｎ０．７μｍでは、せん断強度が９４ＭＰａ、伸びが０．２７ｍｍと、良好なせん断強度および伸びの測定結果が得られたことが分かる。また、実施例２のＳｎ２‐Ｃｕでは、せん断強度が１１７Ｍｐａ、伸びが０．３７ｍｍ、実施例３のＣｎ８−Ｃｕ７では、せん断強度が１２０ＭＰａ、伸びが０．６５ｍｍとスズ薄層および銅薄層の形成数を増加させるほど、非常に高いせん断強度および伸びが得られることが分かった。これは、形成数を増加させることによって、合金層のスズおよび銅の合金化を向上させることができたものと考えられる。
【００６９】
一方、比較例１のＳｎ３−Ｃｕ２−Ｔｉ１では、せん断強度が２０ＭＰａ程度、伸びが０．０６ｍｍと非常に低品質な合金層が形成された。これは、スズ薄層と銅薄層との間にチタンの薄層が形成されているため、このチタンの薄層によって、スズおよび銅の合金化が阻害され、良好な合金層が形成されなかったためであると考えられる。さらに、比較例２のＳｎ−Ａｇ−Ｃｕソルダペーストでは、比較例１と同様に、せん断強度が２０ＭＰａ、伸びが０．１８ｍｍと低いせん断強度を示す結果であった。
【００７０】
さらに、実施例１〜３、比較例１でのせん断強度測定後の合金層の破断面をＳＥＭ（走査型電子顕微鏡）にて観察した。図７は、各破断面のＳＥＭ像を示す写真図である。図７の各破断面は、（ａ）が実施例１、（ｂ）が実施例２、（ｃ）が実施例３、（ｄ）が比較例１の合金層の破断面に対応している。（ａ）〜（ｃ）の写真図を比較すると、（ａ）、（ｂ）、（ｃ）の順序にて破断面に伸びが生じた形跡が大きく観察された。これは、合金層の伸びの大きさからと一致する結果である。このように、本発明の電子素子の実装方法によれば、合金層は高い延性を有することができ、応力が加えられたとしてもこれをある程度吸収することができる。このため合金層が破壊され難い。
【００７１】
また、（ｄ）のチタンを含む合金層では、破断面における伸びの形跡はほとんど観察されず、比較例１では、応力に対して合金層がほとんど延性を有さず、非常に脆い構造を有していることが分かった。
【産業上の利用可能性】
【００７２】
本発明によれば、接合部が微細であっても電子素子を回路基板に実装することができるため、電子素子を用いる分野にて好適に利用が可能である。
【図面の簡単な説明】
【００７３】
【図１】本発明における、銅電極１ａおよび銅電極１ｂにスズ薄層２を積層した状態を示す模式図である。
【図２】本発明の電子素子の実装方法を説明する工程図である。
【図３】銅−スズの二次元状態図である。
【図４】せん断試験の状態を示す、せん断装置および接合された銅円柱材の断面図である。
【図５】加熱および加圧時における銅円柱材の温度変化を示すグラフである
【図６】接合された銅円柱材のせん断強度および伸びの測定結果を示すグラフである。
【図７】実施例および比較例に係る合金層の破断面のＳＥＭ像を示す写真図である。
【符号の説明】
【００７４】
１ａ  銅電極
１ｂ  銅電極
２    スズ薄層
２ａ  スズ薄層
２ｂ  スズ薄層
３    銅薄層
４    第三薄層
５    合金層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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