(57)【要約】【課題】ソース及びドレイン電極と活性層の接触部における接触抵抗を減少させることができるようにした薄膜トランジスタ及びその製造方法を提供する。【解決手段】本発明の薄膜トランジスタは、ゲート電極と、活性層と、ソース及びドレイン電極とを備え、前記活性層は、一領域が前記ソース及びドレイン電極と接触し、前記ソース及びドレイン電極と接触する一領域の厚さが残りの領域の厚さより小さく形成される。【選択図】図１
2010050434.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
活性層と、
ソース及びドレイン電極とを備え、
前記活性層は、一領域が前記ソース及びドレイン電極と接触し、前記ソース及びドレイン電極と接触する一領域の厚さが残りの領域の厚さより小さく形成されることを特徴とする薄膜トランジスタ。
【請求項２】
前記活性層の一領域の厚さは、残りの領域の厚さの１０％〜９０％に設定されることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記活性層は、酸化物半導体からなることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
前記活性層は、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物からなることを特徴とする請求項３に記載の薄膜トランジスタ。
【請求項５】
前記非晶質酸化物は、インジウム（Ｉｎ）、亜鉛（Ｚｎ）及び錫（Ｓｎ）のうちの少なくとも１つを含有した酸化物、又は、インジウム（Ｉｎ）、亜鉛（Ｚｎ）及びガリウム（Ｇａ）を含有した酸化物、又は、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、カドミウム（Ｃｄ）、炭素（Ｃ）、窒素（Ｎ）、リン（Ｐ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ルテニウム（Ｒｕ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）及びフッ素（Ｆ）のうちの少なくとも１つを含有した酸化物であることを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項６】
前記薄膜トランジスタは、ボトムゲート構造を有することを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項７】
前記ソース及びドレイン電極は、前記活性層の一領域の上部に直接接触するように形成されたことを特徴とする請求項６に記載の薄膜トランジスタ。
【請求項８】
前記ソース及びドレイン電極と接触する一領域を除いた前記活性層の残りの領域上に形成されたエッチング停止層を更に備えることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項９】
前記活性層の下部面に形成され、前記活性層と同一であるか、或いは前記活性層より大きいバンドギャップを有する酸化物からなる界面安定化層を更に備えることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項１０】
基板上にゲート電極を形成する段階と、
前記ゲート電極上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上に活性層を形成する段階と、
前記活性層上にそれぞれ前記活性層の一領域と接触するソース及びドレイン電極を形成する段階とを含み、
前記ソース及びドレイン電極と接触する前記活性層の一領域の厚さが残りの領域の厚さより小さくなるようにパターニングすることを特徴とする薄膜トランジスタの製造方法。
【請求項１１】
前記活性層を形成する段階は、前記ゲート絶縁膜上に酸化物半導体を成膜した後、ハーフトーンマスクを用いて前記活性層の一領域と残りの領域の厚さが異なるようにパターニングする段階を含むことを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１２】
前記活性層を形成する段階と前記ソース及びドレイン電極を形成する段階との間に、前記ソース及びドレイン電極と接触する一領域を除いた前記活性層の残りの領域上にエッチング停止層を形成する段階を更に含むことを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１３】
前記活性層を形成する段階では前記活性層を均一な厚さで形成し、
前記エッチング停止層を形成する段階で、前記エッチング停止層のパターニング時にオーバーエッチングを通じて前記活性層の一領域の上部を共にエッチングすることを特徴とする請求項１２に記載の薄膜トランジスタの製造方法。
【請求項１４】
前記活性層の一領域の厚さが残りの領域の厚さより１０％〜９０％小さくなるようにパターニングすることを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１５】
前記ゲート絶縁膜を形成する段階と前記活性層を形成する段階との間に、前記活性層の下部面に備えられ、前記活性層と同一であるか、或いは前記活性層より大きいバンドギャップを有する酸化物からなる界面安定化層を形成する段階を更に含むことを特徴とする請求項１０に記載の薄膜トランジスタの製造方法。
【請求項１６】
前記界面安定化層を物理蒸着方法で形成することを特徴とする請求項１５に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ及びその製造方法に関し、特に、ソース及びドレイン電極と活性層との間の接触抵抗を減少させることができるようにした薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
最近、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）は、有機電界発光表示装置（Organic Light Emitting Display：ＯＬＥＤ）又は液晶表示装置（Liquid Crystal Display：ＬＣＤ）などの表示装置においてそれぞれの画素を動作させるスイッチング素子や駆動回路の構成要素として広範囲に用いられている。
【０００３】
そのため、薄膜トランジスタの特性を更に向上させることができるようにする方法についての研究が持続的に行われている。
【０００４】
このような薄膜トランジスタの特性を低下させる要因の１つとして、活性層とソース及びドレイン電極の接触部で発生する接触抵抗が指摘されている。このような接触抵抗が大きければ、電荷注入部で発生する電力損失によって薄膜トランジスタの性能が低下してしまうという問題点がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】大韓民国特許公開第２００６−００２８１５８号
【特許文献２】大韓民国特許公開第１９９９−００５１０６９号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は上記事情に鑑みてなされたものであって、その目的は、ソース及びドレイン電極と活性層の接触部における接触抵抗を減少させることができるようにした薄膜トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するために、本発明の第１の側面は、ゲート電極と、活性層と、ソース及びドレイン電極とを備え、前記活性層は、一領域が前記ソース及びドレイン電極と接触し、前記ソース及びドレイン電極と接触する一領域の厚さが残りの領域の厚さより小さく、つまり薄く形成されることを特徴とする薄膜トランジスタを提供する。
【０００８】
ここで、前記活性層の一領域の厚さは、残りの領域の厚さの１０％〜９０％に設定されることができる。
【０００９】
また、前記活性層は酸化物半導体からなることができる。
【００１０】
更に、前記薄膜トランジスタは、ボトムゲート構造を有することができる。ここで、前記ソース及びドレイン電極は前記活性層の一領域の上部に直接接触するように形成されることができる。
【００１１】
また、前記ソース及びドレイン電極と接触する一領域を除いた前記活性層の残りの領域上に形成されたエッチング停止層を更に備えることができる。
【００１２】
更に、前記活性層の下部面に形成され、前記活性層と同一であるか、前記活性層より大きいバンドギャップを有する酸化物からなる界面安定化層を更に備えることができる。
【００１３】
本発明の第２の側面は、基板上にゲート電極を形成する段階と、前記ゲート電極上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上に活性層を形成する段階と、前記活性層上にそれぞれ前記活性層の一領域と接触するソース及びドレイン電極を形成する段階とを含み、前記ソース及びドレイン電極と接触する前記活性層の一領域の厚さが残りの領域の厚さより小さくなるように、つまり薄くなるようにパターニングすることを特徴とする薄膜トランジスタの製造方法を提供する。
【００１４】
ここで、前記活性層を形成する段階は、前記ゲート絶縁膜上に酸化物半導体を成膜した後、ハーフトーンマスクを用いて前記活性層の一領域と残りの領域の厚さが異なるようにパターニングする段階を含むことができる。
【００１５】
また、前記活性層を形成する段階と前記ソース及びドレイン電極を形成する段階との間に、前記ソース及びドレイン電極と接触する一領域を除いた前記活性層の残りの領域上にエッチング停止層を形成する段階を更に含むことができる。ここで、前記活性層を形成する段階では前記活性層を均一な厚さで形成し、前記エッチング停止層を形成する段階で、前記エッチング停止層のパターニング時にオーバーエッチングを通じて前記活性層の一領域の上部を共にエッチングすることができる。
【００１６】
更に、前記ゲート絶縁膜を形成する段階と前記活性層を形成する段階との間に、前記活性層の下部面に備えられ、前記活性層と同一であるか、前記活性層より大きいバンドギャップを有する酸化物からなる界面安定化層を形成する段階を更に含むことができる。
【発明の効果】
【００１７】
本発明によれば、ソース及びドレイン電極と接触する活性層の一領域の厚さが残りの領域の厚さより薄くなるように形成することによって、ソース及びドレイン電極と活性層の接触部における接触抵抗を減少させて薄膜トランジスタの性能を改善できるという効果を奏する。
【００１８】
また、活性層を酸化物半導体で形成する場合、薄膜トランジスタの特性を更に向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係る薄膜トランジスタを示す断面図である。
【図２Ａ】図１に示した薄膜トランジスタの製造方法を順次示す断面図である。
【図２Ｂ】図１に示した薄膜トランジスタの製造方法を順次示す断面図である。
【図２Ｃ】図１に示した薄膜トランジスタの製造方法を順次示す断面図である。
【図３】本発明の他の実施形態に係る薄膜トランジスタを示す断面図である。
【図４Ａ】図３に示した薄膜トランジスタの製造方法を順次示す断面図である。
【図４Ｂ】図３に示した薄膜トランジスタの製造方法を順次示す断面図である。
【図４Ｃ】図３に示した薄膜トランジスタの製造方法を順次示す断面図である。
【図４Ｄ】図３に示した薄膜トランジスタの製造方法を順次示す断面図である。
【図４Ｅ】図３に示した薄膜トランジスタの製造方法を順次示す断面図である。
【図５Ａ】本発明のもう１つの実施形態に係る薄膜トランジスタを示す断面図である。
【図５Ｂ】本発明のもう１つの実施形態に係る薄膜トランジスタを示す断面図である。
【図６】従来及び本発明の薄膜トランジスタの長さＬによる活性層の全体抵抗ＲＴの測定値を示すグラフである。
【図７】図６の従来及び本発明の薄膜トランジスタのゲート電圧Ｖｇによるドレイン電流Ｉｄの測定値を示すグラフである。
【発明を実施するための形態】
【００２０】
以下の詳細な説明には、本発明の特定の実施形態だけを図面を参照しながら詳細に記載する。本発明の技術分野において通常の知識を有する者は、本発明の技術的思想から逸脱しない範囲内で下記の実施形態を多様に変形できる。従って、添付する図面と説明は、本発明を説明するだけであって、これに限定されるものではない。また、１つの構成要素が他の構成要素と「接触している」ということはそれがその他の構成要素と直接接触するか、１つ以上の要素を２つの間に介在させて間接的に接触していることを意味する。また、ある要素が他の要素に「結合されている」ということは、それがその他の要素に直接的に連結されているか、１つ以上の要素を２つの間に介在させて間接的に連結されていることを意味する。以下で同じ参照番号は同じ構成要素を意味する。
【００２１】
以下、添付の図面を参照して本発明の実施形態を更に詳細に説明する。図１は、本発明の一実施形態に係る薄膜トランジスタを示す断面図である。
【００２２】
図１を参照すれば、本発明の一実施形態に係る薄膜トランジスタ１０は、ボトムゲート構造（特に、逆スタガ構造）であって、基板１上に形成されたゲート電極１２と、ゲート絶縁膜１４を介在し、ゲート電極１２上に形成された活性層１６と、活性層１６上に形成され、それぞれ活性層の一領域１６ａと接触するソース及びドレイン電極１８とを備える。
【００２３】
このような薄膜トランジスタ１０の活性層１６は、酸化物半導体、特に、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物からなることができる。このような特性を有する非晶質酸化物で活性層１６を製造すれば、オフ状態での漏れ電流が小さく、オン-オフ特性が良く（オン-オフ比増大）、ピンチ-オフ状態での飽和電流及びスイッチング速度が改善された薄膜トランジスタ１０を製造できる。
【００２４】
このような活性層１６を構成する非晶質酸化物としては、インジウム（以下、Ｉｎ）、亜鉛（以下、Ｚｎ）及び錫（以下、Ｓｎ）のうちの少なくとも１つを含有した酸化物、又は、Ｉｎ、Ｚｎ及びガリウム（以下、Ｇａ）を含有した酸化物が選択されることができる。一例として、活性層１６は結晶状態でＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）で表すＩｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）で構成されることができる。他の一例として、活性層１６は１×１０１８／ｃｍ３未満の濃度の電子キャリアを含有したＩｎＧａＯ３（Ｚｎ１−ＸＭｇＸＯ）ｍ（０＜Ｘ≦１；ｍは６未満の自然数）で表すＩｎ−Ｇａ−Ｚｎ−Ｍｇ−Ｏ（ＩＧＺＭＯ）で構成されることもできる。
【００２５】
また、活性層１６は、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、マンガン（Ｍｎ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、カドミウム（Ｃｄ）、炭素（Ｃ）、窒素（Ｎ）、リン（Ｐ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ルテニウム（Ｒｕ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）及びフッ素（Ｆ）のうちの少なくとも１つを含有した非晶質酸化物でも構成されることができる。
【００２６】
但し、本発明において、活性層１６は、ソース及びドレイン電極１８と接触する（又は、オーバーラップされる）一部領域、即ち、ソース及びドレイン電極１８下部の一領域１６ａの厚さｄ２が残りの領域１６ｂの厚さｄ１より小さく形成されることを特徴とする。ここでいう小さくとは、厚さについて言及しているのであるから薄くという意味である。これにより、ソース及びドレイン電極１８との接触抵抗が減少する。
【００２７】
これを更に詳細に説明すれば、下記の式（１）のように、活性層１６の全体抵抗（Ｒ＿total、ＲＴ）はチャネル部で発生するチャネル抵抗（Ｒ＿channel、ＲＣｈ）とソース及びドレイン電極１８との接触部で発生する接触抵抗（Ｒ＿contact、ＲＣ）の和により決定される。
ＲＴ＝ＲＣｈ＋ＲＣ（単位はいずれも[Ｏｈｍ]）・・・（１）
【００２８】
ここで、接触抵抗ＲＣは理想的には０にならなければならないが、実際には活性層１６とソース及びドレイン電極１８との接触部に存在する寄生抵抗であり、注入抵抗（Ｒ＿injection、Ｒｉ）と進入抵抗（Ｒ＿access、Ｒａ）との和で表される。
【００２９】
注入抵抗Ｒｉは物質特性と関連した値であり、特に、図１に示すように、活性層１６がソース及びドレイン電極１８と直接的に接触する場合、活性層１６とソース及びドレイン電極１８の物質特性により決定される。それに対し、進入抵抗Ｒａは抵抗が形成される長さ、即ち、図１でソース及びドレイン電極１８下部の活性層の厚さｄ２により変わり得る値である。
【００３０】
従って、本発明ではソース及びドレイン電極１８下部の活性層の厚さｄ２を減少させることによって接触抵抗ＲＣを減少させて薄膜トランジスタ１０の性能を改善させる。
【００３１】
例えば、ソース及びドレイン電極１８と接触する（又は、オーバーラップされる）活性層の一領域１６ａの厚さｄ２は残りの領域１６ｂの厚さｄ１の１０％〜９０％に設定されるのが好ましい。これは活性層の一領域１６ａの厚さｄ２が残りの領域１６ｂの厚さｄ１の１０％未満となるように活性層をパターニングするには実質的に工程上の困難があり、また９０％より大きく形成するのは本発明の効果を期待し難くなり得るためである。
【００３２】
前述したような本発明によれば、酸化物半導体で活性層１６を形成することで、非晶質シリコン（ａ−Ｓｉ）や多結晶シリコン（Ｐｏｌｙ−Ｓｉ）を用いた薄膜トランジスタに比べて更に向上した特性を有する薄膜トランジスタ１０を提供できる。また、酸化物半導体を用いた薄膜トランジスタ１０は、ＬＴＰＳ（Low Temperature Poly-Silicon）薄膜トランジスタとは異なり、活性層を結晶化するための別途の結晶化工程を必要とせず、スパッタリングにより成膜が可能であり、既に開発されている設備を用いて容易に大型化が可能であるという長所を有する。
【００３３】
特に、本発明ではソース及びドレイン電極１８と接触する活性層の一領域１６ａの厚さｄ２が残りの領域１６ｂの厚さｄ１に比べて小さく形成されるようにすることで、接触抵抗ＲＣを減少させて薄膜トランジスタの性能を改善できる。更に、活性層１６全体ではなく、一領域１６ａの厚さｄ２だけを局地的に減少させるため、工程上の安全性を確保することもできる。
【００３４】
一方、本実施形態では酸化物半導体を用いて活性層１６を形成する場合を例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、活性層１６は非晶質シリコン（ａ−Ｓｉ）や多結晶シリコン（Ｐｏｌｙ−Ｓｉ）を用いて形成されることもできることはもちろんである。この場合にもソース及びドレイン電極１８下部の活性層の一領域１６ａの厚さｄ２を局地的に減少させて接触抵抗ＲＣを減少させることができる。
【００３５】
図２Ａ〜図２Ｃは、図１に示した薄膜トランジスタの製造方法を順次示す断面図である。
【００３６】
図２Ａ〜図２Ｃを参照すれば、まず、基板１上にゲート電極１２及びゲート絶縁膜１４を順次形成する（図２Ａ）。
【００３７】
その後、ゲート絶縁膜１４上に酸化物半導体を成膜した後、パターニングして活性層１６を形成する。但し、活性層１６のパターニング時にハーフトーンマスクを用いて活性層の一領域１６ａ（以後の工程でソース及びドレイン電極と直／間接的に接触する領域）の厚さｄ２が残りの領域１６ｂの厚さｄ１と異なるようにパターニングする。例えば、活性層の一領域１６ａの厚さｄ２が残りの領域１６ｂの厚さｄ１より１０％〜９０％程度小さく、つまり薄くなるように活性層１６をパターニングすることができる（図２Ｂ）。
【００３８】
その後、活性層１６上にそれぞれ活性層の一領域１６ａと接触するソース及びドレイン電極１８を形成する（図２Ｃ）。
【００３９】
前述したような工程によって、ソース及びドレイン電極１８下部の活性層１６ａの厚さを局地的に減少させることができる。
【００４０】
図３は、本発明の他の実施形態に係る薄膜トランジスタを示す断面図である。図３を説明するにあたり、図２と同一部分には同一符号を付し、これについての詳細な説明は省略する。
【００４１】
図３を参照すれば、本発明の他の実施形態に係る薄膜トランジスタ１０'は、ソース及びドレイン電極１８と接触する活性層の一領域１６ａを除いた残りの領域１６ｂ上に形成されたエッチング停止層１９を更に備える。
【００４２】
エッチング停止層１９は、多様な絶縁物質を用いて形成されることができるものであり、後続の工程中に活性層１６の露出による損傷を防止するための保護膜として備えられる。
【００４３】
図４Ａ〜図４Ｅは、図３に示した薄膜トランジスタの製造方法を順次示す断面図である。
【００４４】
図４Ａ〜図４Ｅを参照すれば、まず、基板１上にゲート電極１２及びゲート絶縁膜１４を順次形成する（図４Ａ）。
【００４５】
その後、ゲート絶縁膜１４上に酸化物半導体を成膜した後、パターニングして活性層１６を形成する。このとき、活性層１６は均一な厚さで形成されることができる（図４Ｂ）。
【００４６】
その後、後続工程で活性層１６が損傷するのを防止するために、活性層１６上にエッチストップ物質１９ａを成膜する（図４Ｃ）。
【００４７】
その後、ソース及びドレイン電極と接触する一領域１６ａを除いた活性層の残りの領域１６ｂ上部を除き、残りの部分、特に、活性層の一領域１６ａ上部のエッチストップ物質をエッチングして除去するパターニング工程により活性層の残りの領域１６ｂ上にエッチング停止層１９を形成する。但し、エッチング停止層１９のパターニング時に乾式エッチング又は選択比が小さなエッチング液を用いた湿式エッチングなどを通じてオーバーエッチングしてソース及びドレイン電極と接触する活性層の一領域１６ａ上部を共にエッチングする。例えば、活性層の一領域１６ａの厚さｄ２が残りの領域１６ｂの厚さｄ１より１０％〜９０％程度薄くなるようにオーバーエッチングを行うことができる。これにより、活性層１６が段差を有するようにパターニングされる（図４Ｄ）。
【００４８】
その後、活性層１６上にそれぞれ活性層の一領域１６ａと接触するソース及びドレイン電極１８を形成する（図４Ｅ）。
【００４９】
前述したような工程によって、エッチング停止層１９のパターニングと同時に、ソース及びドレイン電極１８下部の活性層１６ａの厚さを局地的に減少させることができる。
【００５０】
図５Ａ及び図５Ｂは、本発明のもう１つの実施形態に係る薄膜トランジスタを示す断面図である。図５Ａ及び図５Ｂを説明するにあたり、前述した実施形態と同一部分には同一符号を付し、これについての詳細な説明は省略する。
【００５１】
図５Ａ及び図５Ｂを参照すれば、本発明のもう１つの実施形態に係る薄膜トランジスタ１０''、１０'''は活性層１６の下部面に備えられる界面安定化層１５を更に備える。
【００５２】
界面安定化層１５は、活性層１６と同一であるか、或いは活性層１６より大きいバンドギャップ、例えば、３.０〜８.０ｅＶのバンドギャップを有する酸化物であって、ＳｉＯｘ、ＳｉＮ、ＳｉＯｘＮｙ、ＳｉＯｘＣｙ、ＳｉＯｘＣｙＨｚ、ＳｉＯｘＦｙ、ＧｅＯｘ、ＧｄＯｘ、ＡｌＯｘ、ＧａＯｘ、ＳｂＯ、ＺｒＯｘ、ＨｆＯｘ、ＴａＯｘ、ＹＯｘ、ＶＯｘ、ＭｇＯｘ、ＣａＯｘ、ＢａＯｘ、ＳｒＯｘ及びＳＯＧ（Spin on glass）からなる群より選択されることができる。
【００５３】
界面安定化層１５のバンドギャップが活性層１６のバンドギャップ、例えば、３.０ｅＶより小さければ電荷が容易に抜け出るため、チャネルのキャリアを効果的に利用できなくなり、バンドギャップが８.０ｅＶより大きくなれば高い絶縁特性により電気的特性が低下する。
【００５４】
酸化物を含む界面安定化層１５は、ゲート絶縁膜１４と同質性を有するため、化学的に高い界面安全性を維持し、活性層１６と同一であるか、活性層１６より大きいバンドギャップを有するため、物理的に電荷トラッピングを抑止する。
【００５５】
このとき、電荷トラッピング抑止効果を高めるために界面安定化層１５の水素濃度は１０+１９／ｃｍ３以下に調節され得る。界面安定化層１５の水素濃度が１０+１９／ｃｍ３より高ければ水素が活性層１６の表面部に侵入（拡散）してトラップとしての役割をするため、活性層１６の電気的特性が低下し得る。界面安定化層１５の水素濃度を１０+１９／ｃｍ３以下に調節するためには化学蒸着方法よりはスパッタリング蒸着方法のような物理蒸着方法を用いることが好ましい。
【００５６】
このような界面安定化層１５は、図５Ａ及び図５Ｂに示すように、ゲート絶縁膜１４の上部に全面的に形成されてもよく、場合によっては、活性層１６の下部にのみ備えられるようにパターニングされてもよい。例えば、界面安定化層１５を形成する物質が導電性を有する場合、界面安定化層１５は活性層１６の下部にのみ備えられるように活性層１６と同時にパターニングされることができる。
【００５７】
活性層１６の下部面に形成された界面安定化層１５は活性層１６を十分に保護し、界面安全性を維持できるように、例えば、５０〜５０００Åの厚さで形成されることができる。
【００５８】
このように、活性層１６の下部面に界面安定化層１５を更に形成する場合にはゲート絶縁膜１４を形成する段階と活性層１６を形成する段階との間に、物理蒸着方法で界面安定化層１５を形成する段階のみ更に挿入すればよい。従って、説明の重複を避けるために図５Ａ及び図５Ｂに示す薄膜トランジスタ１０''、１０'''の製造方法についての詳細な説明は省略する。
【００５９】
一方、図示してはいないが、活性層１６の上部面にも界面安定化層が備えられることができる。この場合、活性層１６の上部面に形成された界面安定化層は、ソース及びドレイン電極１８と活性層１６の接触抵抗が低く維持されるように、１００Å以下の厚さ、好ましくは１０〜２０Åの厚さで形成されることができる。または、活性層１６上部面の界面安定化層はエッチング停止層１９と同じ位置に形成されることができる。
【００６０】
このとき、活性層１６上部面の界面安定化層は、ソース及びドレイン電極１８を形成するエッチング過程で活性層１６を保護すると同時に、エッチング停止層として利用され得るので、別途のエッチング停止層は備えられないこともある。
【００６１】
図６及び図７は、本発明の効果を示すグラフである。ここで、図６は、従来及び本発明の薄膜トランジスタの長さＬによる活性層の全体抵抗ＲＴの測定値を示すグラフであり、図７は、図６の従来及び本発明の薄膜トランジスタのゲート電圧Ｖｇによるドレイン電流Ｉｄの測定値を示すグラフである。
【００６２】
まず、図６は、活性層が均一なｄ１の厚さで形成された従来の薄膜トランジスタと、ソース及びドレイン領域下部の活性層の厚さがｄ１に比べて局地的に４０％減少した本発明の薄膜トランジスタにおける活性層の全体抵抗ＲＴを比較して測定したグラフである。便宜上、図６においてＹ軸は活性層の全体抵抗ＲＴと幅Ｗの積ＲＴＷを示し、活性層の幅Ｗは５μｍに設定した。そして、図６においてＸ軸であるＬの単位は[μｍ]であり、Ｙ軸であるＲＴＷの単位は[Ｏｈｍ・ｃｍ]である。
【００６３】
図６を参照すれば、従来と本発明の薄膜トランジスタの両方で薄膜トランジスタの長さＬによって活性層の全体抵抗ＲＴが線形的に増加し、活性層の接触抵抗ＲＣは、本発明による薄膜トランジスタで更に低く測定されることが確認できる。ここで、本発明の薄膜トランジスタでソース及びドレイン電極下部の活性層の厚さが局地的に減少したことを除き、従来と本発明の薄膜トランジスタの長さＬ、幅Ｗ、活性層の構成物質及び成膜方法などの条件は同一に設定した。そして、薄膜トランジスタの長さＬはソース及びドレイン電極下部を含む活性層の全体の形成長さなどに設定されることができ、薄膜トランジスタの幅Ｗは活性層の幅Ｗに設定されることができる。
【００６４】
更に具体的に、活性層の全体抵抗ＲＴは前述した式（１）のように、チャネル抵抗ＲＣｈと接触抵抗ＲＣの和により決定される。ここで、チャネル抵抗ＲＣｈは単位面抵抗ＲＣｈ'及び長さＬに比例し、幅Ｗに対しては反比例するので、活性層の全体抵抗ＲＴは下記の式（２）のように表される。
ＲＴ＝（ＲＣｈ'／Ｗ）×Ｌ＋ＲＣ・・・（２）
（但し、ＲＣｈ及びＲＣの単位は[Ｏｈｍ]、ＲＣｈ'の単位は[Ｏｈｍ／ｓｑ]）
【００６５】
従って、本グラフを通じて傾きからはＲＣｈ'を、Ｙ切片からはＲＣを抽出できる。
【００６６】
即ち、図６を通じて本発明の薄膜トランジスタが既存の薄膜トランジスタに比べて低い接触抵抗ＲＣを有するということが確認できる。
【００６７】
一方、図７は、図６の測定に用いられた従来及び本発明の薄膜トランジスタに対するドレイン電流Ｉｄの測定値を示すグラフである。図７において、Ｖｔｈは閾値電圧、Mobilityはキャリア移動度、ＳＳはドレイン電流Ｉｄが１オーダーだけ上昇するのに必要な電圧を意味する。そして、図７の従来及び本発明の両方で点線で表示されたグラフはドレインとソース間の電圧（以下、Ｖｄｓ）が５.１Ｖである時に測定された値であり、実線で表示されたグラフはＶｄｓが０.１Ｖである時に測定された値である。そして、Ｘ軸はゲート電圧Ｖｇであり、単位は[Ｖ]であり、Ｙ軸はドレイン電流Ｉｄであり、単位は[Ａ]である。
【００６８】
図７を参照すれば、本発明の薄膜トランジスタが従来の薄膜トランジスタに比べてsub-threshold領域でドレイン電流Ｉｄが更に急激に上昇し、ゲート電圧Ｖｇが３０Ｖである場合にも更に大きなドレイン電流Ｉｄが流れることが確認できる。
【００６９】
このように、本発明によれば、活性層の厚さが局地的に減少することにより、トランジスタの特性パラメータが向上したことを確認することができる。特に、移動度の場合は２倍近く上昇することが確認できる。
【００７０】
以上では、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者により様々な変形や変更が可能であることはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００７１】
１  基板
１０  薄膜トランジスタ
１２  ゲート電極
１４  ゲート絶縁膜
１６  活性層
１８  ソース及びドレイン電極
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ａ】
2010050434.tif 000008
【図４Ｂ】
2010050434.tif 000009
【図４Ｃ】
2010050434.tif 000010
【図４Ｄ】
2010050434.tif 000011
【図４Ｅ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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