(57)【要約】【課題】本発明は、乗算器の使用数を削減可能とし、ロジック資源の低コスト化を可能とするピークリミッタ回路の提供を目的とする。【解決手段】上記課題を解決するために、本発明に係るピークリミッタ回路１は、インパルス応答の性質をもつ信号パターンを記憶するＴＡＰ係数記憶部１６と、入力信号が予め定められた閾値を超過し、かつ当該入力信号の振幅がピークとなったことを検出するピーク検出回路１４と、ピーク検出回路１４がピークを検出すると、ＴＡＰ係数記憶部１６に記憶されている信号パターンで、入力信号を抑圧する調整回路１８と、を備えることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
インパルス応答の性質をもつ信号パターンを記憶するＴＡＰ係数記憶部と、
入力信号が予め定められた閾値を超過し、かつ当該入力信号の振幅がピークとなったことを検出するピーク検出回路と、
前記ピーク検出回路がピークを検出すると、前記ＴＡＰ係数記憶部に記憶されている信号パターンで、前記入力信号を抑圧する調整回路と、を備えることを特徴とするピークリミッタ回路。
【請求項２】
複数の入力信号をベクトル合成する合成回路と、
前記合成回路からの合成入力信号から振幅の絶対値を出力する絶対値回路と、
前記絶対値回路からの絶対値が予め定められた閾値を超過し、かつ当該絶対値の振幅がピークとなったことを検出するピーク検出回路と、
インパルス応答の性質をもつ信号パターンを記憶するＴＡＰ係数記憶部と、
前記ピーク検出回路がピークを検出すると、前記絶対値の振幅のピークが前記閾値を超過した超過量の割合から入力信号ごとの抑圧レベルを計測する抑圧レベル計測回路と、
前記ＴＡＰ係数記憶部に記憶されている信号パターンと入力信号ごとの前記抑圧レベルから抑圧信号を生成する抑圧信号生成回路と、
前記複数の入力信号を、前記抑圧信号生成回路からの複数の抑圧信号で抑圧する調整回路と、を備えることを特徴とするピークリミッタ回路。
【請求項３】
前記抑圧レベル計測回路は、前記合成回路のベクトル合成した入力信号と前記合成入力信号の振幅のピークが前記閾値を超過した超過量の比を用いて、入力信号ごとの抑圧レベルを計測することを特徴とする請求項２に記載のピークリミッタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、閾値を超えた入力信号の振幅を抑圧して閾値以下にするピークリミッタ回路に関し、特にインパルス応答の性質で抑圧を行うピークリミッタ回路に関する。
【背景技術】
【０００２】
閾値を超えた入力信号の振幅を抑圧して閾値以下にするピークリミッタ回路は、最大瞬時電力対平均電力比（以下、ＰＡＰＲと称す。）を改善するために使用し、その抑圧をインパルス応答の性質をもって行うことは隣接チャネル漏洩電力比（以下、ＡＣＬＲと称す。）を改善するため非常に有効である。このため、従来より、インパルス応答の性質で抑圧を行うピークリミッタ回路が提案されている（例えば、特許文献１から３参照。）。
【０００３】
特許第３９９０９７４号公報には、ピークリミッタ回路においてインパルス信号を発生させてピークを抑圧する技術が記載されている。この回路では、インパルス信号の発生例としてＦＩＲフィルタが用いられている。
【０００４】
特許第３６４３７９５号公報には、マルチキャリア信号を増幅するシステムで用いられるピークリミッタ回路において、入力信号を合成した送信信号を抑圧する際の入力信号の合成技術が記載されている。しかし、入力信号を合成後の抑圧量及びロジックのコストについての言及はない。
【０００５】
特開２００６−３０４２２９号公報には、非線形増幅回路の出力信号の希望信号帯域外に発生する帯域外雑音を抑制する方法としてインパルス応答を使用する技術が記載されている。この技術でもロジックのコストについての言及はない。
【特許文献１】特許第３９９０９７４号公報
【特許文献２】特許第３６４３７９５号公報
【特許文献３】特開２００６−３０４２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ピークリミッタ回路においてＦＩＲフィルタを用いた場合、乗算器を多数使用するためＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）などのハードウェアではロジックコストを多量に消費してしまう問題があった。
【０００７】
そこで、本発明は、乗算器の使用数を削減し、ロジック資源の低コスト化を可能とするピークリミッタ回路の提供を目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明に係るピークリミッタ回路は、インパルス応答の性質をもつ信号パターンを記憶するＴＡＰ係数記憶部と、入力信号が予め定められた閾値を超過し、かつ当該入力信号の振幅がピークとなったことを検出するピーク検出回路と、前記ピーク検出回路がピークを検出すると、前記ＴＡＰ係数記憶部に記憶されている信号パターンで、前記入力信号を抑圧する調整回路と、を備えることを特徴とする。
予めＴＡＰ係数記憶部に記憶されている信号パターンを用いて入力信号を抑圧するので、乗算器の使用数が削減可能となり、ロジック資源を低コスト化することができる。
【０００９】
本発明に係るピークリミッタ回路は、複数の入力信号をベクトル合成する合成回路と、前記合成回路からの合成入力信号から振幅の絶対値を出力する絶対値回路と、前記絶対値回路からの絶対値が予め定められた閾値を超過し、かつ当該絶対値の振幅がピークとなったことを検出するピーク検出回路と、インパルス応答の性質をもつ信号パターンを記憶するＴＡＰ係数記憶部と、前記ピーク検出回路がピークを検出すると、前記絶対値の振幅のピークが前記閾値を超過した超過量の割合から入力信号ごとの抑圧レベルを計測する抑圧レベル計測回路と、前記ＴＡＰ係数記憶部に記憶されている信号パターンと入力信号ごとの前記抑圧レベルから抑圧信号を生成する抑圧信号生成回路と、前記複数の入力信号を、前記抑圧信号生成回路からの複数の抑圧信号で抑圧する調整回路と、を備えることを特徴とする。
予めＴＡＰ係数記憶部に記憶されている信号パターンを用いて入力信号を抑圧するので、乗算器の使用数が削減可能となり、ロジック資源を低コスト化することができる。さらに、入力信号は単体では閾値を超過しないが、ベクトル合成した合成入力信号にすると閾値ＴＨＤを超過してしまう場合であっても、ＰＡＰＲとＥＶＭの関係を適切に維持することができる。
【００１０】
本発明に係るピークリミッタ回路では、前記抑圧レベル計測回路は、前記合成回路のベクトル合成した入力信号と前記合成入力信号の振幅のピークが前記閾値を超過した超過量の比を用いて、入力信号ごとの抑圧レベルを計測することが好ましい。
ベクトル合成した入力信号とベクトル合成した入力信号の閾値を超えた超過量の比は、個別の入力信号と個別の入力信号の閾値を超えた超過量の比と等しい。そのためこの比を用いることで、合成回路と絶対値回路と抑圧レベル計測回路とで簡単に個別の入力信号の抑圧レベルを求めることができる。
【発明の効果】
【００１１】
本発明によれば、乗算器の使用数を削減可能とし、ロジック資源の低コスト化を可能とするピークリミッタ回路の提供をすることができる。
【発明を実施するための最良の形態】
【００１２】
添付の図面を参照して本発明の実施の形態を説明する。以下に説明する実施の形態は本発明の構成の例であり、本発明は、以下の実施の形態に制限されるものではない。
図１は、本実施形態に係るピークリミッタ回路の構成概略図である。本実施形態に係るピークリミッタ回路１は、合成回路１２と、絶対値回路１３と、ピーク検出回路１４と、抑圧レベル計測回路１５と、ＴＡＰ係数記憶部１６と、抑圧信号生成回路１７と、調整回路１８と、遅延回路１０及び１１と、を備える。
【００１３】
合成回路１２は、ｎ波（ｎは１以上の整数。）の入力信号ＩＱｎ（ｔ）をベクトル合成し、入力信号の合成入力信号ＩＱ（ｔ）を出力する。本実施形態では入力信号ＩＱ１（ｔ）と入力信号ＩＱ２（ｔ）の２波の場合を説明するが、１波でも２波以上でも同様の処理ができる。
【００１４】
絶対値回路１３は、合成回路１２からの合成入力信号ＩＱ（ｔ）から振幅の絶対値Ａ（ｔ）を出力する。具体的には、合成入力信号ＩＱ（ｔ）の実数値Ｉ（ｔ）と虚数値Ｑ（ｔ）を２乗和して平方根を掛けることで絶対値Ａ（ｔ）を算出する。
【００１５】
ピーク検出回路１４は、絶対値回路１３からの合成入力信号の絶対値Ａ（ｔ）が予め定められた閾値ＴＨＤを超過したことを検出し、かつ合成入力信号の絶対値Ａ（ｔ）の振幅がピークとなったことを検出してピーク検出フラグＴＨＤＦ（ｔ）を出力する。図２に閾値を超過した合成入力信号の絶対値Ａ（ｔ）の一例を示す。具体的には、時刻ｔでのサンプル点における絶対値Ａ（ｔ）が閾値ＴＨＤ及び時刻（ｔ−１）でのサンプル点における絶対値Ａ（ｔ−１）よりも大であり、かつ、時刻（ｔ＋１）でのサンプル点における絶対値Ａ（ｔ＋１）と同じか大であるとき、ピーク検出フラグＴＨＤＦ（ｔ）を出力する。閾値を超過した信号が複数点存在してもピーク検出フラグＴＨＤＦ（ｔ）は振幅の頂点でのみ出力される。
【００１６】
ＴＡＰ係数記憶部１６は、インパルス応答の性質をもつ信号パターンを記憶し、ピーク検出回路１４がピークを検出すると、記憶している信号パターンをＴＡＰ係数信号ＴＡＰ（ｔ）として出力する。具体的には、ＴＡＰ係数記憶部１６は、カウンタと記憶回路をもち、ピーク検出フラグＴＨＤＦ（ｔ）を検知すると、干渉区間サンプル点数のカウンタを回し、このカウンタ値をもとにして記憶回路にプリセットしているインパルス応答の性質をもつＴＡＰ係数信号ＴＡＰ（ｔ）を出力する。またＴＡＰ係数記憶部１６が複数個のカウンタと記憶回路を並列にもつと、カウンタを回し終わる前にピーク検出フラグＴＨＤＦ（ｔ）を検出した場合にもＴＡＰ係数信号ＴＡＰ（ｔ）を出力できる。
【００１７】
抑圧レベル計測回路１５は、ピーク検出フラグＴＨＤＦ（ｔ）を検知すると、入力信号ＩＱｎ（ｔ）の超過量ｉｑｎ（ｔ）を検出して、入力信号ＩＱｎ（ｔ）ごとに求めた抑圧レベル信号−ｉｑｎ（ｔ）を出力する。例えば、抑圧レベル計測回路１５は、ピーク検出フラグＴＨＤＦ（ｔ）を検知すると、絶対値信号Ａ（ｔ）から合成信号ＩＱ（ｔ）の閾値を超えた超過量ｉｑ（ｔ）を検出して、この絶対値Ａ（ｔ）と超過量ｉｑ（ｔ）の比から各入力信号ＩＱｎ（ｔ）の超過量ｉｑｎ（ｔ）を検出して、この超過量ｉｑｎ（ｔ）を抑圧する抑圧レベル信号−ｉｑｎ（ｔ）を出力する。超過量ｉｑｎ（ｔ）は、絶対値Ａ（ｔ）が閾値を超えてピークになったときの各入力信号ＩＱｎ（ｔ）の超過量である。
【００１８】
遅延回路１０は、抑圧レベル信号−ｉｑｎ（ｔ）を生成するために入力信号ＩＱｎ（ｔ）と絶対値信号Ａ（ｔ）の遅延を調節する。具体的には、遅延回路１０は、抑圧レベル信号−ｉｑｎ（ｔ）を生成するための信号である絶対値信号Ａ（ｔ）と超過量ｉｑ（ｔ）の比と入力信号ＩＱｎ（ｔ）の遅延調節を行う。
【００１９】
抑圧信号生成回路１７は、ピーク検出回路１４がピークを検出すると、各入力信号ＩＱｎ（ｔ）の抑圧信号ＴＩＱｎ（ｔ）を生成する。ここで、抑圧信号ＴＩＱｎ（ｔ）は、ＴＡＰ係数記憶部１６に記憶されている信号パターンすなわちＴＡＰ係数信号ＴＡＰ（ｔ）の最大値を各入力信号ＩＱｎ（ｔ）の抑圧レベルに合わせた信号であり、具体的には、合成回路１２のベクトル合成した入力信号と抑圧レベル計測回路１５の計測する合成入力信号の振幅のピークが閾値ＴＨＤを超過した超過量の割合に等しい入力信号ＩＱｎ（ｔ）ごとの抑圧レベルである。そして抑圧信号ＴＩＱｎ（ｔ）は、入力された抑圧レベル信号−ｉｑｎ（ｔ）を、抑圧の影響を与える区間（以後、干渉区間と呼ぶ。）保持してＴＡＰ係数信号ＴＡＰ（ｔ）と乗算して出力する。なお、干渉区間は、インパルス応答の性質に応じて設定することが好ましく、一例として４シンボルかつ２サンプル点とする。
【００２０】
調整回路１８は、複数の入力信号ＩＱｎ（ｔ）を、抑圧信号生成回路１７からの複数の抑圧信号ＴＩＱｎ（ｔ）で抑圧し、出力信号ＯＩＱｎ（ｔ）を出力する。具体的には、入力信号ＩＱｎ（ｔ）から抑圧信号ＴＩＱｎ（ｔ）を減算する。遅延回路１１は、入力信号ＩＱｎ（ｔ）のピークに抑圧信号ＴＩＱｎ（ｔ）の最大値を合わせるために遅延調節を行う。
【００２１】
ピークリミッタ回路１の動作を説明する。合成回路１２に入力された入力信号ＩＱｎ（ｔ）は、合成入力信号ＩＱ（ｔ）に合成される。絶対値回路１３で合成入力信号ＩＱ（ｔ）の絶対値Ａ（ｔ）が算出される。絶対値Ａ（ｔ）は、ピーク検出回路１４及び抑圧レベル計測回路１５に入力される。ピーク検出回路１４が絶対値Ａ（ｔ）のピークを検出すると、抑圧レベル計測回路１５が抑圧レベル信号−ｉｑｎ（ｔ）を出力し、ＴＡＰ係数記憶部１６がＴＡＰ係数信号ＴＡＰ（ｔ）を出力する。抑圧信号生成回路１７は、抑圧レベル信号−ｉｑｎ（ｔ）及びＴＡＰ係数信号ＴＡＰ（ｔ）から抑圧信号ＴＩＱｎ（ｔ）を生成する。抑圧信号ＴＩＱｎ（ｔ）が調整回路１８に入力されると、調整回路１８は、各入力信号ＩＱｎ（ｔ）を各抑圧信号ＴＩＱｎ（ｔ）で抑圧し、出力信号ＯＩＱｎ（ｔ）を出力する。
【００２２】
上記のように、実施形態に係るピークリミッタ回路では、入力信号ＩＱｎ（ｔ）を抑圧する信号としてＴＡＰ係数記憶部１６に予め記憶されている信号パターンを用い、閾値を超えた入力信号の振幅を抑圧する。
【００２３】
また、本実施形態に係るピークリミッタ回路では、合成回路１２と、絶対値回路１３と、ピーク検出回路１４と、抑圧レベル計測回路１５を備え、合成入力信号ＩＱ（ｔ）が予め定められた閾値ＴＨＤを超過しないように各入力信号ＩＱｎ（ｔ）を抑圧する構成となっている。図３は、ピークリミッタ回路の信号の一例を示す説明図である。入力信号ＩＱ１と入力信号ＩＱ２はピークリミッタ回路への入力信号である。これらの入力信号は単体では閾値ＴＨＤを超過しないが、ベクトル合成した合成入力信号ＩＱにすると閾値ＴＨＤを超過してしまう。閾値ＴＨＤはＰＡＰＲと信号の品質劣化（以下、ＥＶＭと称す。）との関係が最適になるように設定されている。そのため、合成入力信号ＩＱが閾値ＴＨＤを超過した振幅を出力しないようにすることで、ＰＡＰＲとＥＶＭの関係を適切に維持することができる。
【００２４】
合成入力信号ＩＱの閾値ＴＨＤを超えた超過量ｉｑは、入力信号ＩＱ１と同位相の超過量ｉｑ１と、入力信号ＩＱ２と同位相の超過量ｉｑ２の合成ベクトルと考えられる。入力信号ＩＱ１と超過量ｉｑ１の割合は、合成入力信号ＩＱと超過量ｉｑの割合と同じなので、合成入力信号ＩＱと超過量ｉｑの比を求めて入力信号ＩＱ１に乗算すれば超過量ｉｑ１が求まる。同様に入力信号ＩＱ２と超過量ｉｑ２の割合も合成入力信号ＩＱと超過量ｉｑの割合と同じなので、合成入力信号ＩＱと超過量ｉｑの比を求めて入力信号ＩＱ２に乗算すれば超過量ｉｑ２が求まる。このため、超過量ｉｑ１に合わせた抑圧信号ＴＩＱ１及び超過量ｉｑ２に合わせた抑圧信号ＴＩＱ２を抑圧信号生成回路（図１に示す符号１７）にて生成し、調整回路１８にて、入力信号ＩＱ１から超過量ｉｑ１に合わせた抑圧信号ＴＩＱ１を減算し、入力信号ＩＱ２から超過量ｉｑ２に合わせた抑圧信号ＴＩＱ２を減算すれば、合成入力信号ＩＱを閾値以下に抑圧することができる。
【００２５】
上記にてピークリミッタ回路１の構成を説明したが、ＴＡＰ係数記憶部１６と抑圧信号生成回路１７はインパルス応答の性質をもつ抑圧信号ＴＩＱｎ（ｔ）を生成する部分なので詳細に説明する。
【００２６】
まず従来技術について説明する。図４は、従来のＦＩＲフィルタで抑圧信号を生成するＦＩＲフィルタ回路の一例である。従来はピークを検出すると閾値を超過した量と同量のインパルス信号、例えば図３に示す超過量ｉｑ１、がＦＩＲフィルタ回路４に入力されて干渉区間分の遅延回路４０を通過する。干渉区間分の信号に記憶回路４２から出力されたＴＡＰ係数を乗算器４４で乗算し総和回路４３で総和を求めるとインパルス応答の性質をもつ抑圧信号が生成される。
【００２７】
そのため、本実施形態のように干渉区間が４シンボルかつ２サンプルであれば、３個の遅延器４０と４個の乗算器４４、２ｂｉｔカウンタ４１と総和回路４３における４個の加算器をもつ。干渉区間が多くなると、遅延回路４０、乗算器４４、２ｂｉｔカウンタ４１及び総和回路４３における加算器もその分だけ増える。また、複数の入力信号がある場合、入力信号ＩＱｎ（ｔ）ごとに抑圧するには入力信号と同数のＦＩＲフィルタ回路４をもつ必要がある。
【００２８】
次に、本実施形態に係るＴＡＰ係数記憶部１６と抑圧信号生成回路１７について、図５及び図６を用いて説明する。図５は、ＴＡＰ係数記憶部１６及び抑圧信号生成回路１７のピックアップ図である。ＴＡＰ係数記憶部１６は、３ｂｉｔカウンタ５１と、ＴＡＰ係数を記憶する記憶回路５２を備える。抑圧信号生成回路１７は、ラッチ回路５０と、遅延回路４０と、乗算器５３を備える。図５では、ＴＡＰ係数記憶部１６及び抑圧信号生成回路１７が一体となった抑圧信号発生回路５として説明する。図６は、ＴＡＰ係数信号ＴＡＰ（ｔ）の生成例を示す説明図であり、（ａ）は絶対値Ａ（ｔ）、（ｂ）は抑圧レベル信号−ｉｑｎ（ｔ）、（ｃ）はＴＡＰ係数信号ＴＡＰ（ｔ）の一例を示す。
【００２９】
図６（ａ）に示すように、ピーク検出回路（図１に示す符号１４）が絶対値Ａ（ｔ）のピークを検出すると、ピーク検出フラグＴＨＤＦ（ｔ）と抑圧レベル信号−ｉｑｎ（ｔ）が抑圧信号発生回路５に入力されて、３ｂｉｔカウンタ５１によりＴＡＰ係数カウンタ信号が生成される。ＴＡＰ係数カウンタ信号は記憶回路５２に至り、この信号を記憶回路５２のアドレスとして使用することで０→１→２・・・７の順番にＴＡＰ係数信号ＴＡＰ（ｔ）を生成する。抑圧レベル信号−ｉｑｎ（ｔ）は、抑圧信号発生回路５に入力された時点ではインパルス状態なので、ラッチ回路５０により干渉区間分、つまり４シンボルかつ２サンプル分の時間的な幅をもつ抑圧レベル信号−ｉｑｎ（ｔ）にして遅延回路４０に入力される。
【００３０】
図１に示すピーク検出回路１４が複数の連続したピークを検知する場合のＴＡＰ係数記憶部１６及び抑圧信号生成回路１７の構成について、図７及び図８を用いて説明する。図７は、ピーク検出回路が複数の連続したピークを検知する場合のＴＡＰ係数記憶部１６及び抑圧信号生成回路１７のピックアップ図である。図８は、複数の連続したピークを検知する場合のＴＡＰ係数信号の生成例を示す説明図である。図７に示すＴＡＰ係数記憶部１６は、ピーク検出フラグＴＨＤＦ（ｔ）を分配するフラグ分配部５４の後段に複数段のカウンタ５１−１及び５１−２と記憶回路５２−１及び５２−２を並列にもつ。
【００３１】
最初のピーク検出フラグＴＨＤＦ（ｔ）を検知すると、フラグ分配部５４はピーク検出フラグＴＨＤＦ（ｔ）を１段目のカウンタ５１−１に振り分け、１段目のカウンタ５１−１で干渉区間サンプル点数のカウンタを回し、このカウンタ値をもとにして１段目の記憶回路５２−１にプリセットしているインパルス応答の性質をもつＴＡＰ係数信号ＴＡＰ１（ｔ）を出力する。そして１段目のカウンタが回っている間に、ピーク検出フラグＴＨＤＦ（ｔ）を検知すると、フラグ分配部５４はピーク検出フラグＴＨＤＦ（ｔ）を２段目のカウンタ５１−２に振り分け、２段目のカウンタ５１−２で干渉区間サンプル点数のカウンタを回し、このカウンタ値をもとにして２段目の記憶回路５２−２にプリセットしているインパルス応答の性質をもつＴＡＰ係数信号ＴＡＰ２（ｔ）を１段目のＴＡＰ係数信号ＴＡＰ１（ｔ）に加算して出力する。
【００３２】
このように、前段のｎ−１段目のカウンタ５１−（ｎ−１）が回っているうちに次のピーク検出フラグＴＨＤＦ（ｔ）を検知すると、次段のｎ段目のカウンタ５１−ｎで干渉区間サンプル点数のカウンタを回し、このカウンタ値をもとにして次段の記憶回路５２−ｎにプリセットしているインパルス応答の性質をもつＴＡＰ係数信号ＴＡＰｎ（ｔ）を前段のＴＡＰ係数信号ＴＡＰｎ−１（ｔ）に加算器５５で加算して出力する。
【００３３】
図９は、入力信号の抑圧の一例を示す説明図であり、（ａ）は抑圧信号ＴＩＱｎ（ｔ）、（ｂ）は抑圧前後の入力信号ＩＱｎ（ｔ）を示す。抑圧信号生成回路１７において、ＴＡＰ係数信号ＴＡＰ（ｔ）と干渉区間分の幅をもった抑圧レベル信号−ｉｑｎ（ｔ）を乗算して、図９（ａ）に示すようなインパルス応答の性質をもつ抑圧信号ＴＩＱｎ（ｔ）を生成する。そして、調整回路１８において、抑圧前の入力信号ＩＱｎ（ｔ）から抑圧信号ＴＩＱｎ（ｔ）を減算することで、図９（ｂ）に示すような閾値を超えた入力信号ＩＱｎ（ｔ）の振幅を抑圧して閾値以下にすることができる。本実施形態のように干渉区間が４シンボルかつ２サンプルであれば、図５に示す抑圧信号発生回路５は、１個のラッチ回路５０と１個の３ｂｉｔカウンタ５１と１個の乗算器５３で構成することができる。
【００３４】
ＦＩＲフィルタを用いた従来技術と比べてサンプル区間が同じであれば乗算器の個数を減らすことができるため、ロジックコストの削減ができる。また複数の入力信号がある場合、入力信号数分の抑圧信号生成回路１７が必要になるが、ＴＡＰ係数記憶部１６は１つでよいためさらにロジックコストを少なくすることができる。
【００３５】
上記のように、実施形態に係るピークリミッタ回路では、インパルス応答の性質を持つ抑圧信号の発生方法としてＴＡＰ係数記憶部１６を用いたことで、干渉区間のサンプル数が多く、かつ平均電力に対して低い頻度で最大瞬時電力が発生するような、例えばマルチキャリア方式を用いた送信器のピークリミッタ回路において従来方式に比べ乗算器の数を大幅に減らすことができる。
【産業上の利用可能性】
【００３６】
本発明は、移動体通信基地局等に用いられる無線送信機のベースバンド信号処理装置に利用することができる。
【図面の簡単な説明】
【００３７】
【図１】本実施形態に係るピークリミッタ回路の構成概略図である。
【図２】閾値を超過した合成入力信号の振幅の絶対値Ａ（ｔ）の一例を示す。
【図３】ピークリミッタ回路の信号の一例を示す説明図である。
【図４】ＦＩＲフィルタで抑圧信号を生成する回路の一例である。
【図５】ＴＡＰ係数記憶部及び抑圧信号生成回路のピックアップ図である。
【図６】ＴＡＰ係数信号ＴＡＰ（ｔ）の生成例を示す説明図であり、（ａ）は絶対値Ａ（ｔ）、（ｂ）は抑圧レベル信号−ｉｑｎ（ｔ）、（ｃ）はＴＡＰ係数信号ＴＡＰ（ｔ）の一例を示す。
【図７】ピーク検出回路が複数の連続したピークを検知する場合のＴＡＰ係数記憶部及び抑圧信号生成回路のピックアップ図である。
【図８】複数の連続したピークを検知する場合のＴＡＰ係数信号の生成例を示す説明図である。
【図９】入力信号の抑圧の一例を示す説明図であり、（ａ）は抑圧信号ＴＩＱｎ（ｔ）、（ｂ）は抑圧前後の入力信号ＩＱｎ（ｔ）を示す。
【符号の説明】
【００３８】
１  ピークリミッタ回路
４  ＦＩＲフィルタ回路
５  抑圧信号発生回路
１０  遅延回路
１１  遅延回路
１２  合成回路
１３  絶対値回路
１４  ピーク検出回路
１５  抑圧レベル計測回路
１６  ＴＡＰ係数記憶部
１７  抑圧信号生成回路
１８  調整回路
４０  遅延回路
４１  ２ｂｉｔカウンタ
４２  記憶回路
４３  総和回路
４４  乗算器
５０  ラッチ回路
５１、５１−１、５１−２  ３ｂｉｔカウンタ
５２、５２−１、５２−２  記憶回路（ＴＡＰ係数）
５３  乗算器 
５４  フラグ分配部
５５  加算器
【図１】
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【図２】
2010050765.tif 000004
【図３】
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【図４】
2010050765.tif 000006
【図５】
2010050765.tif 000007
【図６】
2010050765.tif 000008
【図７】
2010050765.tif 000009
【図８】
2010050765.tif 000010
【図９】
2010050765.tif 000011