(57)【要約】【課題】セット動作時において誤セット動作が生じることを効果的に抑制しつつ消費電力を抑制し、信頼性の高い不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】整流素子層２１は、半導体層２４と、半導体層２４の一端側に設けられた電極層２３と、半導体層２４の他端側に設けられた電極層２６と、電極層２６と半導体層２４の間に設けられた電極層２５とを備える。半導体層２４は、ｐ＋型半導体層２４ｃと、ｎ＋型半導体層２４ａとを備える。電極層２５は、半導体層２４との間で格子整合のとれた材料にて構成されている。半導体層２４は、電極層２５を結晶核として結晶成長した構成を有する。【選択図】図４
2010219343.tif 000002
【特許請求の範囲】
【請求項１】
整流素子と可変抵抗素子とを直列接続してなるメモリセルを備える不揮発性半導体記憶装置の製造方法であって、
前記整流素子となる層を形成する工程は、
第１電極層、半導体層、第２電極層を形成し、且つ前記第１電極層と前記半導体層の間又は前記第２電極層と前記半導体層の間に第３電極層を形成する工程を備え、
前記半導体層及び前記第３電極層を形成する工程は、
アモルファスシリコンにて構成され且つｐ型の第１半導体領域と、ｎ型の第２半導体領域とを備えるように構成された第１の層を堆積させる工程と、
前記第１の層の上層又は下層に金属にて構成された第２の層を堆積させる工程と、
第１温度の熱処理により前記第２の層をシリサイド化させてポリシリコンと格子整合のとれた材料である金属シリサイドからなる前記第３電極層を形成する工程と、
第２温度の熱処理により前記第１の層を結晶化させる工程と、
第３温度の熱処理により前記第１の層に含まれる不純物を活性化させると共に前記第１の層に含まれる結晶欠陥を回復させて前記半導体層を形成する工程と
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第１温度は、前記第２温度より高温であり、
前記第３温度は、前記第１温度および前記第２温度より高温である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第２温度の熱処理により前記第３電極層を起点として、少なくとも前記第１半導体領域と前記第２半導体領域との境界を超えて前記第１の層を結晶化させる
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
互いに交差するように形成された複数の第１配線及び複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され且つ整流素子と可変抵抗素子とを直列接続してなるメモリセルを備え、
前記整流素子は、
半導体層と、
前記半導体層の一端側に設けられた第１電極層と、
前記半導体層の他端側に設けられた第２電極層と、
前記第１電極層と前記半導体層の間又は前記第２電極層と前記半導体層の間に設けられた第３電極層とを備え、
前記半導体層は、
ｐ型の第１半導体層と、
ｎ型の第２半導体層とを備え、
前記第３電極層は、前記半導体層との間で格子整合のとれた材料にて構成されていると共に、全ての前記半導体層は、前記第３電極層を結晶核として結晶成長した構成を有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記半導体層は、ポリシリコンにて構成され、
前記第３電極層は、金属シリサイドにて構成されている
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、より詳しくは、ダイオードと可変抵抗素子を直列接続してなるメモリセルを配列してなる不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。
【０００３】
従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。
【０００４】
近年、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている（例えば、特許文献１参照）。ここで、抵抗変化メモリには、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ＲｅＲＡＭ:Ｒｅｓｉｓｔｉｖｅ  ＲＡＭ）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（ＰＣＲＡＭ:Ｐｈａｓｅ  Ｃｈａｎｇｅ  ＲＡＭ）も含むものとする。
【０００５】
抵抗変化メモリの可変抵抗素子には、２種類の形態があることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
【０００６】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらにこのようなメモリセルアレイを三次元的に積層配列することにより、トランジスタが不要で、このためセルアレイ面積を増大させることなく、大容量を実現することが可能になる。
【０００７】
ユニポーラ型のＲｅＲＡＭの場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。
【０００８】
一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
【０００９】
リセット動作時においては、メモリセルにリセット電流として１μＡ以上の大電流を流す必要がある。しかしこの場合、リセット動作完了後にメモリセル間に発生する電圧が、前述のセット動作に必要なセット電圧と極めて近い値になってしまい、動作マージンが小さいという問題がある。動作マージンが小さいことは、リセット動作の完了後に再度メモリセルが誤ってセット動作されてしまうことが生じ得ることを意味し、好ましくない。
【００１０】
また、従来の抵抗変化メモリでは、書き込み時にトランジスタを流れる逆方向リーク電流が十分低減されておらず、消費電力が大きいという問題があった。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特表２００５−５２２０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、リセット動作時において誤セット動作が生じることを効果的に抑制しつつ消費電力を低減し、信頼性の高い不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に一態様に係る不揮発性半導体記憶装置の製造方法は、整流素子と可変抵抗素子とを直列接続してなるメモリセルを備える不揮発性半導体記憶装置の製造方法であって、前記整流素子となる層を形成する工程は、第１電極層、半導体層、第２電極層を形成し、且つ前記第１電極層と前記半導体層の間又は前記第２電極層と前記半導体層の間に第３電極層を形成する工程を備え、前記半導体層及び前記第３電極層を形成する工程は、アモルファスシリコンにて構成され且つｐ型の第１半導体領域と、ｎ型の第２半導体領域とを備えるように構成された第１の層を堆積させる工程と、前記第１の層の上層又は下層に金属にて構成された第２の層を堆積させる工程と、第１温度の熱処理により前記第２の層をシリサイド化させてポリシリコンと格子整合のとれた材料である金属シリサイドからなる前記第３電極層を形成する工程と、第２温度の熱処理により前記第１の層を結晶化させる工程と、第３温度の熱処理により前記第１の層に含まれる不純物を活性化させると共に前記第１の層に含まれる結晶欠陥を回復させて前記半導体層を形成する工程とを備えることを特徴とする。
【００１４】
本発明に一態様に係る不揮発性半導体記憶装置は、互いに交差するように形成された複数の第１配線及び複数の第２配線と、前記第１配線と前記第２配線との各交差部に配置され且つ整流素子と可変抵抗素子とを直列接続してなるメモリセルを備え、前記整流素子は、半導体層と、前記半導体層の一端側に設けられた第１電極層と、前記半導体層の他端側に設けられた第２電極層と、前記第１電極層と前記半導体層の間又は前記第２電極層と前記半導体層の間に設けられた第３電極層とを備え、前記半導体層は、ｐ型の第１半導体層と、ｎ型の第２半導体層とを備え、前記第３電極層は、前記半導体層との間で格子整合のとれた材料にて構成されていると共に、全ての前記半導体層は、前記第３電極層を結晶核として結晶成長した構成を有することを特徴とする。
【発明の効果】
【００１５】
この発明によれば、リセット動作時において誤セット動作が生じることを効果的に抑制しつつ消費電力を抑制し、信頼性の高い不揮発性半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】メモリセルアレイ１及びその周辺回路の回路図である。
【図３】メモリセルアレイ１の一部の斜視図である。
【図４】図２のＩ−Ｉ′線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図５】この可変抵抗素子ＶＲの例を示す図である。
【図６】この可変抵抗素子ＶＲの例を示す図である。
【図７Ａ】本発明の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図７Ｂ】本発明の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図７Ｃ】本発明の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図７Ｄ】本発明の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図７Ｅ】本発明の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図７Ｆ】本発明の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図７Ｇ】本発明の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図８】本発明の実施形態に係る不揮発性半導体記憶装置の製造工程を示す拡大断面図である。
【図９】可変抵抗素子ＶＲ、及びダイオードＤＩの電流―電圧特性の一例を示す図である。
【図１０】比較例に係る不揮発性半導体記憶装置の製造工程を示す拡大断面図である。
【発明を実施するための形態】
【００１７】
次に、本発明の実施形態を、図面を参照して詳細に説明する。
【００１８】
[実施形態に係る不揮発性半導体記憶装置の全体構成]
先ず、図１を参照して、本発明の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、本発明の実施形態に係る不揮発性半導体記憶装置（不揮発性メモリ）のブロック図である。
【００１９】
実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイ１、カラム制御回路２、ロウ制御回路３、データ入出力バッファ４、アドレスレジスタ５、コマンドＩ／Ｆ６、ステートマシン７、及びパルスジェネレータ８を有する。
【００２０】
メモリセルアレイ１は、互いに交差するように形成された複数のワード線（第１配線）ＷＬ及び複数のビット線（第２配線）ＢＬ、及びワード線ＷＬ及びビット線ＢＬの交差部に設けられたメモリセルＭＣを有する。メモリセルＭＣは、後述するＲｅＲＡＭ（可変抵抗素子）を使用して形成されている。
【００２１】
カラム制御回路２は、メモリセルアレイ１のビット線ＢＬ方向に隣接する位置に設けられている。カラム制御回路２は、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う。
【００２２】
ロウ制御回路３は、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置に設けられている。ロウ制御回路３は、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加する。
【００２３】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。
【００２４】
アドレスレジスタ５は、外部からデータ入出力バッファ４に供給されたアドレスを、カラム制御回路２及びロウ制御回路３に送る。
【００２５】
コマンド・インターフェイス６は、ホストからデータ入出力バッファ４に供給されたコマンドを受け付ける。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。
【００２６】
ステートマシン７は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００２７】
パルスジェネレータ８は、ステートマシン７によって制御される。この制御により、パルスジェネレータ８は、任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１以外の周辺回路素子は配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００２８】
[実施形態に係る不揮発性半導体記憶装置の回路構成]
次に、実施形態に係る不揮発性半導体記憶装置の回路構成について説明する。図２は、メモリセルアレイ１及びその周辺回路の回路図である。
【００２９】
不揮発性半導体記憶装置は、図２に示すように、上述したメモリセルアレイ１、選択回路２ａ（カラム制御回路２の一部）、及び選択回路３ａ（ロウ制御回路３の一部）を有する。
【００３０】
メモリセルアレイ１は、上述したようにワード線ＷＬ（ＷＬ０〜ＷＬ２）、ビット線ＢＬ（ＢＬ０〜ＢＬ２）、メモリセルＭＣを有する。ワード線ＷＬ０〜ＷＬ２は、Ｘ方向の所定ピッチをもって配列されＹ方向に延びるように形成されている。ビット線ＢＬ０〜ＢＬ２は、Ｙ方向に所定ピッチをもって配列されＸ方向に延びるように形成されている。メモリセルＭＣは、ワード線ＷＬ０〜ＷＬ２とビット線ＢＬ０〜ＢＬ２との交差部、すなわちマトリクス状に形成されている。
【００３１】
各ワード線ＷＬの一端は、選択回路３ａに接続されている。各ビット線ＢＬの一端は、選択回路２ａに接続されている。メモリセルＭＣは、直列接続されたダイオード（整流素子）ＤＩ、及び可変抵抗素子ＶＲにて構成されている。ダイオードＤＩのアノードはワード線ＷＬに接続され、カソードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。
【００３２】
選択回路２ａは、ビット線ＢＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ０及び選択ＮＭＯＳトランジスタＱＮ０からなる。選択ＰＭＯＳトランジスタＱＰ０のソースは、高電位電源Ｖｃｃに接続されている。選択ＮＭＯＳトランジスタＱＮ０のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すビット線側ドライブセンス線ＢＤＳに接続されている。トランジスタＱＰ０，ＱＮ０の共通ドレインは、ビット線ＢＬに接続され、共通ゲートには、各ビット線ＢＬを選択するビット線選択信号ＢＳｉが供給されている。
【００３３】
選択回路３ａは、ワード線ＷＬ毎に設けられた、ゲート及びドレインが共通接続された選択ＰＭＯＳトランジスタＱＰ１及び選択ＮＭＯＳトランジスタＱＮ１からなる。選択ＰＭＯＳトランジスタＱＰ１のソースは、書き込みパルスを印加すると共にデータ読み出し時に検出すべき電流を流すワード線側ドライブセンス線ＷＤＳに接続されている。選択ＮＭＯＳトランジスタＱＮ１のソースは、低電位電源Ｖｓｓに接続されている。トランジスタＱＰ１，ＱＮ１の共通ドレインは、ワード線ＷＬに接続され、共通ゲートには、各ワード線ＷＬを選択するワード線選択信号／ＷＳｉが供給されている。
【００３４】
例えば、図２に示す２行２列目のメモリセルＭＣを対象に各種動作を実行する場合、ワード線ＷＬ１を「Ｌ」から「Ｈ」にし、その他ワード線ＷＬ０、ＷＬ２を「Ｌ」に保持する。そして、ビット線ＢＬ１を「Ｈ」から「Ｌ」にし、その他ビット線ＢＬ０、ＢＬ２を「Ｈ」に保持する。ここで、メモリセルＭＣに印加する電圧は、書込み動作時に電圧Ｖｓｅｔとし、消去動作時に電圧Ｖｒｅｓｅｔとし、読み出し動作時に電圧Ｖｒｅａｄとする。これら電圧の大小関係は、Ｖｒｅａｄ＜Ｖｒｅｓｅｔ＜Ｖｓｅｔとなる。
【００３５】
なお、以上は、メモリセルが個別に選択されるのに適した例を示したが、選択されたワード線ＷＬ１につながる複数のメモリセルＭＣのデータを一括で読み出す場合には、各ビット線ＢＬ０〜ＢＬ２に対して個別にセンスアンプが配置され、各ビット線ＢＬ０〜ＢＬ２は、ビット線選択信号ＢＳで、選択回路２ａを介して、個別にセンスアンプに接続される。また、メモリセルアレイ１は、図２に示した回路とは、ダイオードＤＩの極性を逆にして、ビット線ＢＬ側からワード線ＷＬ側に電流が流れるようにしても良い。
【００３６】
［メモリセルアレイ１の積層構造］
次に、図３を参照して、メモリセルアレイ１の積層構造について説明する。図３は、メモリセルアレイ１の積層構造を示す概略斜視図である。
【００３７】
メモリセルアレイ１は、図３に示すように、ワード線ＷＬ（ＷＬ０〜ＷＬ２）として機能する第１配線層１０、メモリセルＭＣとして機能するメモリ層２０、及びビット線ＢＬ（ＢＬ０〜ＢＬ２）として機能する第２配線層３０を有する。
【００３８】
第１配線層１０は、図３に示すように、Ｘ方向に所定ピッチをもってＹ方向に延びるように形成されている。第１配線層１０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等にて構成されている。
【００３９】
メモリ層２０は、図３に示すように、第１配線層１０の上面に柱状に形成されている。メモリ層２０は、Ｘ方向及びＹ方向に所定ピッチをもってマトリクス状に形成されている。
【００４０】
第２配線層３０は、図３に示すように、Ｘ方向に一列に配列されたメモリ層２０の上面に接するように形成されている。第２配線層３０は、Ｙ方向に所定ピッチをもってＸ方向に延びるように形成されている。第２配線層３０は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）等にて構成されている。
【００４１】
次に、メモリ層２０の詳細な積層構造について説明する。図４は、図３のＩ−Ｉ’断面図である。
【００４２】
メモリ層２０は、図４に示すように、ダイオード（整流素子）ＤＩとして機能する整流素子層２１、及び可変抵抗素子ＶＲとして機能する可変抵抗層２２を有する。
【００４３】
整流素子層２１は、図４に示すように、第１配線層１０上に順次積層された電極層２３、半導体層２４、電極層２５、及び電極層２６を有する。
【００４４】
電極層２３、及び電極層２６は、バリアメタル及び接着層として機能する。電極層２３、及び電極層２６は、窒化チタン（ＴｉＮ）にて構成されている。
【００４５】
半導体層２４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。半導体層２４は、図４に示すように、下層から上層へと、ｎ＋型半導体層２４ａ、ｎ−型半導体層２４ｂ、及びｐ＋型半導体層２４ｃを有する。半導体層２４は、結晶粒界をほとんど有さず、均一に結晶化されている。全ての半導体層２４は、電極層２５を結晶核として結晶成長した構成を有する。なお、「＋」「−」の符号は、不純物濃度の大小を示している。
【００４６】
電極層２５は、半導体層２４との間で格子整合のとれた材料にて構成されている。電極層２５は、チタンシリサイド（ＴｉＳｉ２）にて構成されている。電極層２５（チタンシリサイド（ＴｉＳｉ２））の（２１０）面と、半導体層２４（シリコン（Ｓｉ））の（１１１）面との格子不整合は、１．７％である。すなわち、電極層２５は、半導体層２４との間で格子整合のとれた材料にて構成されている。
【００４７】
可変抵抗層２２は、図４に示すように、上述した電極層２６を有する。すなわち、可変抵抗層２２は、整流素子層２１と共に電極層２６を共有している。また、可変抵抗層２２は、電極層２６上に順次積層された抵抗変化層２７、及び電極層２８を有する。
【００４８】
抵抗変化層２７は、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる材料にて構成されている。電極層２８は、バリアメタル及び接着層として機能する。電極層２８は、窒化チタン（ＴｉＮ）にて構成されている。
【００４９】
[抵抗変化層２７の構成]
次に、図５及び図６を参照して、抵抗変化層２７の構成について説明する。図５及び図６は、この抵抗変化層２７の構成を示す図である。抵抗変化層２７は、遷移元素となる陽イオンを含む複合化合物であって陽イオンの移動により抵抗値が変化するもの（ＲｅＲＡＭ）を用いることができる。
【００５０】
図５に示す抵抗変化層２７は、記録層２７１にて構成されている。記録層２７１は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）ぺロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
【００５１】
図５の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯであり、ＺｎＭｎ２Ｏ４を用いている。その他、ＮｉＯ、ＴｉＯ２、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３等の材料の１つからなる薄膜により、記録層２７１を構成することも出来る。
【００５２】
図５において、記録層２７１内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層２７１の初期状態は高抵抗状態であるが、電極層２６を固定電位、電極層２８側に負の電圧を印加すると、記録層２７１中の拡散イオンの一部が電極層２８側に移動し、記録層２７１内の拡散イオンが陰イオンに対して相対的に減少する。電極層２８側に移動した拡散イオンは、電極層２８から電子を受け取り、メタルとして析出し、メタル層２７２を形成する。記録層２７１の内部では、陰イオンが過剰となり、結果的に記録層２７１内の遷移元素イオンの価数を上昇させる。これにより、記録層２７１は、キャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層２７１（抵抗変化層２７）を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層２７１に大電流を充分な時間流してジュール加熱して、記録層２７１の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
【００５３】
図６に示す抵抗変化層２７は、第１化合物層２７３と第２化合物層２７４の２層で構成されている。第１化合物層２７３は、電極層２６側に配置され化学式ＡｘＭ１ｙＸ１ｚで表記される。第２化合物層２７４は、電極層２８側に配置され第１化合物層２７３の陽イオン元素を収容できる空隙サイトを有している。
【００５４】
図６の例では、第１化合物層２７３におけるＡがＭｇ、Ｍ１がＭｎ、Ｘ１がＯである。第２化合物層２７４には、遷移元素イオンとして黒丸で示すＴｉが含まれている。また、第１化合物層２７３内の小さな白丸は拡散イオン（Ｍｇ）、大きな白丸は陰イオン（Ｏ）、二重丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。なお、第１化合物層２７３と第２化合物層２７４とは、２層以上の複数層となるように積層されていても良い。
【００５５】
図６に示す例において、第１化合物層２７３が陽極側、第２化合物層２７４が陰極側となるように、電極層２６，２８に電位を与え、抵抗変化層２７に電位勾配を発生させると、第１化合物層２７３内の拡散イオンの一部が結晶中を移動し、陰極側の第２化合物層２７４内に進入する。第２化合物層２７４の結晶中には、拡散イオンを収容できる空隙サイトがあるため、第１化合物層２７３側から移動してきた拡散イオンは、この空隙サイトに収まることになる。このため、第１化合物層２７３内の遷移元素イオンの価数が上昇し、第２化合物層２７４内の遷移元素イオンの価数が減少する。初期状態において、第１及び第２化合物層２７３，２７４が高抵抗状態であるとすれば、第１化合物層２７３内の拡散イオンの一部が第２化合物層２７４内に移動することにより、第１及び第２化合物の結晶中に伝導キャリアが発生し、両者共に電気伝導性を有することになる。なお、プログラム状態（低抵抗状態）を消去状態（高抵抗状態）にリセットするには、先の例と同様に、抵抗変化層２７に大電流を充分な時間流してジュール加熱して、抵抗変化層２７の酸化還元反応を促進すれば良い。また、セット時とは逆向きの電場を印加することによってもリセットは可能である。
【００５６】
［実施形態に係る不揮発性半導体記憶装置の製造方法］
次に、図７Ａ〜図７Ｇ、及び図８を参照して、実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図７Ａ〜図７Ｇは、実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。図８は、製造工程を示す拡大断面図である。
【００５７】
まず、図７Ａに示すように、厚さ７２０μｍのシリコン基板１０１の片面に、各種ＣＭＯＳ回路等を含むＣＭＯＳ回路層１０２を形成し、このＣＭＯＳ回路層１０２上に、順次、絶縁膜１０３、複合膜１０４、窒化チタン膜１０５、ｎ＋型半導体領域１０６、ｎ−型半導体領域１０７、ｐ＋型半導体領域１０８、チタン膜１０９、窒化チタン膜１１０、抵抗変化材料膜１１１、窒化チタン膜１１２、絶縁膜１１３を形成する。
【００５８】
ＣＭＯＳ回路層１０２は、通常のＣＭＯＳプロセスを用いて形成される。ＣＭＯＳ回路層１０２は、図示しない周辺回路等に含まれるＭＯＳＦＥＴ、及びこれら周辺回路等に各種電圧や信号を供給するための多層配線に加えて、メモリセルアレイ１への接続のための配線部等を含んでいる。
【００５９】
絶縁膜１０３は、このＣＭＯＳ回路層１０２上に、ＴＥＯＳを主原料とするＣＶＤ法を実行してシリコン酸化膜（ＳｉＯ２）を膜厚３００ｎｍ程度堆積させることにより形成される。
【００６０】
複合膜１０４は、絶縁膜１０３上に形成される膜厚１０ｎｍの窒化チタン（ＴｉＮ）の層と膜厚５０ｎｍのタングステン（Ｗ）の層との積層構造からなり、スパッタリング法により成膜される。複合膜１０４は、後に、上述した第１配線層１０となる。
【００６１】
窒化チタン膜１０５は、複合膜１０４上に、膜厚１０ｎｍの窒化チタン（ＴｉＮ）をスパッタリング法により成膜することにより形成される。この窒化チタン膜１０５は、ｎ＋型半導体領域１０６への不要な不純物の拡散を抑制するバリアメタルとして機能する。窒化チタン膜１０５は、後に、上述した電極層２３となる。
【００６２】
ｎ＋型半導体領域１０６は、窒化チタン膜１０５上に、膜厚１０ｎｍのアモルファスシリコンを成膜した後、加速電圧１ｋｅＶでヒ素（Ａｓ）のイオン注入を行うことにより形成される。ｎ＋型半導体領域１０６は、ヒ素（Ａｓ）を１０２０ｃｍ−３程度の不純物濃度となるよう注入して形成されるｎ＋型シリコン層であり、後に、上述したｎ＋型半導体層２４ａとなる。
【００６３】
ｎ−型半導体領域１０７は、上記ｎ＋型半導体領域１０６の上に形成される。ｎ−型半導体領域１０７は、次のようにして形成される。まず、膜厚９０ｎｍのアモルファスシリコンを成膜した後、加速電圧７５ｋｅＶでヒ素（Ａｓ）のイオン注入を行う。これにより、ヒ素（Ａｓ）を平均して１０１７ｃｍ−３程度含む膜厚９０ｎｍの真性型半導体領域１０７が形成される。この真性型半導体領域１０７は、後に、上述したｎ−型半導体層２４ｂとなる。
【００６４】
ｐ＋型半導体領域１０８は、上記ｎ−型半導体領域１０７の上に形成される。ｐ＋型半導体領域１０８は、ｎ−型半導体領域１０７に対し、加速電圧１ｋｅＶでホウ素（Ｂ）のイオン注入を行うことにより、ｎ−型半導体領域１０７の上部を、ｐ＋型の半導体領域に変えることにより形成される。ｐ＋型半導体領域１０８は、例えば、ホウ素（Ｂ）を１０２０ｃｍ−３程度含む、膜厚１０ｎｍの領域とすることができる。ｐ＋型半導体領域１０８は、後に、上述したｐ＋型半導体層２４ｃとなる。
【００６５】
チタン膜１０９、窒化チタン膜１１０、抵抗変化材料膜１１１、及び窒化チタン膜１１２は、上記ｐ＋型半導体領域１０８の上に、スパッタリング法により順次成膜される。チタン膜１０９は、３ｎｍの膜厚で形成され、後に電極層２５となる。窒化チタン膜１１０は、１０ｎｍの膜厚で形成され、後に電極層２６となる。抵抗変化材料膜１１１は、膜厚１０ｎｍのＺｎＭｎ２Ｏ４にて１０ｎｍの膜厚で形成され、後に抵抗変化層２７となる。窒化チタン膜１１０は、１０ｎｍの膜厚で形成され、後に電極層２８となる。
【００６６】
絶縁膜１１３は、上記抵抗変化材料膜１１１の上に、ＴＥＯＳを主原料とするＣＶＤ法により、酸化シリコン（膜厚：膜厚１５０ｎｍ）を堆積させ形成される。
【００６７】
次に、図７Ｂに示すように、複合膜１０４、窒化チタン膜１０５、ｎ＋型半導体領域１０６、ｎ−型半導体領域１０７、ｐ＋型半導体領域１０８、チタン膜１０９、窒化チタン膜１１０、抵抗変化材料膜１１１、窒化チタン膜１１２、絶縁膜１１３を、Ｘ方向に所定ピッチをもつストライプ状にパターニングする。最初に、インプリントリソグラフィーの技術を用いて、Ｘ方向にピッチ４４ｎｍをもつレジストパターンを形成し、得られたレジストパターンをマスクとしてＣＨＦ３、及びＣＯガスを用いた反応性イオンエッチングにより絶縁膜１１３をパターニングする。ここでレジストを剥離処理した後に、形成された絶縁膜１１３によるパターンをエッチングマスクとして、Ｃｌ２、Ａｒ、およびＣＯガスを用いた反応性イオンエッチングにより、窒化チタン膜１１２〜窒化チタン膜１０５が、順次パターニングされる。
【００６８】
そして、図７Ｂに示すように、ＣＨＦ３とＳＦ６ガスを用いた反応性イオンエッチングにより、Ｘ方向に所定ピッチをもつストライプ状に複合膜１０４をパターニングする。このパターニングにより、複合膜１０４は、第１配線層１０となる。
【００６９】
続いて、図７Ｃに示すように、ＴＥＯＳを主原料とするＣＶＤ法により、酸化シリコン（ＳｉＯ２）からなる絶縁膜１１５を形成する。次に、図７Ｄに示すように、ＣＭＰ法により、窒化チタン膜１１２をストッパとして絶縁膜１１３及び絶縁膜１１５の平坦化を行う。そして、図７Ｅに示すように、膜厚１０ｎｍの窒化チタン（ＴｉＮ）と膜厚５０ｎｍのタングステン（Ｗ）を積層させてなる複合膜１１６をスパッタリング法により成膜する。そして、ＴＥＯＳを主原料とするＣＶＤ法により、酸化シリコンからなる絶縁膜１１７を形成する。
【００７０】
次いで、図７Ｆに示すように、各層をＹ方向に所定ピッチをもつストライプ状に加工する。すなわち、インプリントリソグラフィーの技術を用いて、Ｙ方向にピッチ４４ｎｍをもつストライプ状のレジストパターンを形成し、得られたレジストパターンをマスクとして、ＣＨＦ３、及びＣＯガスを用いた反応性イオンエッチングによりシリコン酸化膜１１７をパターニングする。
【００７１】
そして、レジストを剥離処理した後、パターニングされた絶縁膜１１７をエッチングマスクとして、ＣＨＦ３とＳＦ６ガスを用いた反応性イオンエッチングにより、複合膜１１６をパターニングする。このパターニングにより、複合膜１１６は、第２配線層３０となる。
【００７２】
引き続き、Ｃｌ２、Ａｒ、およびＣＯガスを用いた反応性イオンエッチングにより、窒化チタン膜１１２、抵抗変化材料膜１１１、窒化チタン膜１１０、チタン膜１０９、ｐ＋型半導体領域１０８、ｎ−型半導体領域１０７、ｎ＋型半導体領域１０６、窒化チタン膜１０５を、順次パターニングする。なお、この工程では、ｎ＋型半導体領域１０６や窒化チタン膜１０５は相互に完全にエッチングにより離間していなくても構わない。このパターニングにより、窒化チタン膜１０５は、電極層２３となる。ｎ＋型半導体領域１０６は、柱状のｎ＋型半導体層２４ａＡとなる。ｎ−型半導体領域１０７は、柱状のｎ−型半導体層２４ｂＡとなる。ｐ＋型半導体領域１０８は、柱状のｐ＋型半導体層２４ｃＡとなる。チタン膜１０９は、電極層２５Ａとなる。窒化チタン膜１１０は、電極層２６となる。抵抗変化材料膜１１１は、抵抗変化層２７となる。窒化チタン膜１１２は、電極層２８となる。
【００７３】
次に、図７Ｇに示すように、回転塗布可能な酸化シリコン膜を用いて、上記パターニングによる溝を埋め込みながらウエハ全面に酸化シリコンからなる絶縁膜１１８を形成する。
【００７４】
続いて、図８を参照して、図７Ｇに続く熱処理工程について説明する。上記のように、図７Ｇに示す工程を経て、図８の「符号Ａ」に示すように、電極層２３、ｎ＋型半導体層２４ａＡ、ｎ−型半導体層２４ｂＡ、ｐ＋型半導体層２４ｃＡ、電極層２５Ａ、及び電極層２６が形成される。
【００７５】
次に、図８の「符号Ｂ」に示すように、５５０℃±２０℃程度（３分）の熱処理を行う（第１熱処理工程）。これにより、チタン（Ｔｉ）にて構成された電極層２５Ａは、シリコン（Ｓｉ）にて構成されたｐ＋型半導体層２４ｃＡと反応し（シリサイド化）、チタンシリサイド（ＴｉＳｉ２）にて構成された電極層２５となる。
【００７６】
続いて、図８の「符号Ｃ」に示すように、５００℃±２０℃程度（２時間）の熱処理を行う（第２熱処理工程）。これにより、アモルファスシリコンにて構成されたｎ＋型半導体層２４ａＡ、ｎ−型半導体層２４ｂＡ、及びｐ＋型半導体層２４ｃＡは、電極層２５（チタンシリサイド（ＴｉＳｉ２））を結晶核として結晶成長し、ポリシリコンにて構成されたｎ＋型半導体層２４ａＢ、ｎ−型半導体層２４ｂＢ、及びｐ＋型半導体層２４ｃＢとなる。すなわち、５００℃±２０℃程度（２時間）の熱処理により電極層２５を起点として、少なくともｐ＋型半導体層２４ｃＡとｎ−型半導体層２４ｂＡとの境界を超えて、それらは結晶化される。好ましくは、電極層２５を起点として、ｐ＋型半導体層２４ｃＡ、ｎ−型半導体層２４ｂＡ、及びｎ＋型半導体層２４ａＡの全体に亘って、それらは結晶化される。
【００７７】
次に、図８の「符号Ｄ」に示すように、８００℃±５０℃程度（５秒）の熱処理を行う（第３熱処理工程）。これにより、ｎ＋型半導体層２４ａＢ、ｎ−型半導体層２４ｂＢ、及びｐ＋型半導体層２４ｃＢにおいて、不純物は電気的に活性化されると同時に、ポリシリコンの結晶中に形成された結晶欠陥は回復される。ｎ＋型半導体層２４ａＢ、ｎ−型半導体層２４ｂＢ、及びｐ＋型半導体層２４ｃＢは、不純物が電気的に活性化し、結晶欠陥の少ないｎ＋型半導体層２４ａ、ｎ−型半導体層２４ｂ、及びｐ＋型半導体層２４ｃとなる。
【００７８】
［実施形態に係る不揮発性半導体記憶装置の効果］
次に、実施形態に係る不揮発性半導体記憶装置の効果について説明する。先ず、図９を参照して、可変抵抗素子ＶＲ、及びダイオードＤＩの電流―電圧特性に係る問題点を説明する。図９は、可変抵抗素子ＶＲ、及びダイオードＤＩの電流―電圧特性の一例を示す図である。図９において、横軸は電圧を示し、縦軸は電流を示す。縦軸は、対数表示のため、電流＝０の点を定義できないが、ここでは説明のため、便宜上、縦軸の下端を電流＝０の点としている。
【００７９】
図９には、電流―電圧特性４１〜４４が示されている。電流―電圧特性４１は、
低抵抗状態である抵抗変化素子ＶＲの電流―電圧特性である。電流―電圧特性４２は、高抵抗状態である抵抗変化素子ＶＲの電流―電圧特性である。電流―電圧特性４３は、ダイオードファクターが大きい場合のダイオードＤＩの電流―電圧特性である。電流―電圧特性４４は、ダイオードファクターが小さい場合のダイオードＤＩの電流―電圧特性である。なお、ダイオードファクターとは、ダイオードＤＩが流れる順方向電流の立ち上がりの急峻度を表す指標であり、これが小さい程、ダイオードＤＩの電流―電圧特性が急峻であることを示す。
【００８０】
また、図９には、電流Ｉｒｅｓｅｔが示されている。電流Ｉｒｅｓｅｔは、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へとリセットするときにメモリセルＭＣに流れる電流である。なお、図９において、ダイオードＤＩの電流―電圧特性４３、４４は、その電圧（横軸）の向きを反転させ、電流Ｉｒｅｓｅｔが流れる点Ａと交差するようにプロットされている。これは、可変抵抗素子ＶＲに印加される電圧とダイオードＤＩに印加される電圧との区別を容易にするためである。
【００８１】
また、図９において、低抵抗状態の可変抵抗素子ＶＲの抵抗値をＲＬとし、高抵抗状態の可変抵抗素子ＶＲの抵抗値をＲＨとしている。ここで、ダイオードＤＩの電流―電圧特性を関数ｆとし、その逆関数を逆関数ｆ−１とし、Ｉ＝ｆ（Ｖ）、Ｖ＝ｆ−１（Ｉ）と表す。そして、リセット動作時のメモリセルＭＣへの印加電圧をＶｒｅｓｅｔとすると、リセット直前（点Ａ）の状態に関して、以下に示す（数式１）の関係が成立する。
【００８２】
ＩｒｅｓｅｔＲＬ＋ｆ−１（Ｉｒｅｓｅｔ）＝Ｖｒｅｓｅｔ  …（数式１）
【００８３】
上記（数式１）の左辺第１項が、メモリセルＭＣに電流Ｖｒｅｓｅｔが流れる際に可変抵抗素子ＶＲにかかる電圧を示し、上記（数式１）の左辺第２項が、ダイオードＤＩにかかる電圧を示す。
【００８４】
一方、ダイオードＤＩの寄生抵抗が大きい場合、リセット直後にメモリセルＭＣに流れる電流は、ダイオードＤＩの電流―電圧特性４３に沿って点Ａから点Ｂに移行する。このときのメモリセルＭＣに流れる電流をＩｆとすると、メモリセルＭＣにかかる電圧は変化しないので、以下に示す（数式２）の関係が成立する。
【００８５】
ＩｆＲＨ＋ｆ−１（Ｉｆ）＝Ｖｒｅｓｅｔ  …（数式２）
【００８６】
したがって、リセット直後に可変抵抗素子ＶＲにかかる電圧ＩｆＲＨは、以下に示す（数式３）で表すことができる。
【００８７】
ＩｆＲＨ＝ＩｒｅｓｅｔＲＬ＋ｆ−１（Ｉｒｅｓｅｔ）−ｆ−１（Ｉｆ）  …（数式３）
【００８８】
ここで、電圧ＩｆＲＨは、電圧ＶＨ→Ｌ（Ｃ点）より大きいとする。電圧ＶＨ→Ｌ（Ｃ点）は、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと遷移する際の電圧である。この場合、可変抵抗素子ＶＲは、リセット操作を実行されたにも拘わらず、再び低抵抗状態へと戻り（再セット）、メモリセルＭＣにおいて所望とする動作が実行されない。
【００８９】
上記のような再セットを防止し、動作マージンを十分に確保するためには、上記（数式１）〜（数式３）からも明らかなように、「ｆ−１（Ｉｒｅｓｅｔ）−ｆ−１（Ｉｆ）」を小さくし、即ち、「ｆ−１」の勾配を緩くすればよい。上述したように、「ｆ−１」は、ダイオードＤＩの電流―電圧特性ｆの逆関数である。よって、動作マージンを十分に確保するための条件は、「Ｉｒｅｓｅｔ」に達するまでのダイオードＤＩの電流―電圧特性を急峻にすることであると言い換えられる。つまり、図９におけるダイオードＤＩの電流―電圧特性を「４３」から「４４」の状態にして、リセット直後は、点Ｂ’に移行するようにすれば、動作マージンを確保することができる。
【００９０】
次に、ダイオードＤＩの電流―電圧特性を急峻にするための手段を考える。ダイオードＤＩのｐｎ接合における内蔵電位差よりも低い電圧をダイオードＤＩに印加した場合、ダイオードＤＩには、主に、ｐｎ接合における禁制帯中のトラップ準位を介したキャリアの伝導による電流が流れる。一方、内蔵電位差に相当する電圧、あるいはそれ以上の電圧を印加した場合、主に、ｐｎ接合間をキャリアが拡散することによって電流が流れる。したがって、電圧が小さい領域での電流―電圧特性を急峻にするためには、前者のトラップ準位を介した電流を抑制することが必要である。トラップ準位密度は、シリコンの結晶粒界や結晶欠陥の密度の増加に伴い増加するので、上述した目的を達成するためには、シリコンの結晶欠陥密度を低減する必要がある。
【００９１】
一方、選択メモリセルＭＣの可変抵抗素子ＶＲを高抵抗状態から低抵抗状態に遷移させるセット動作には、２．５Ｖ〜４Ｖ程度の電圧を選択メモリセルＭＣに印加しなければならない。この際、非選択メモリセルＭＣにおいて、ダイオードＤＩは逆方向にバイアスされた状態となる。したがって、ダイオードＤＩの逆方向リーク電流が大きい場合、非選択メモリセルＭＣにおいてセット動作が実行されてしまう（誤セット）。さらに、誤セットの確率を十分に抑制可能であっても、メモリセルＭＣの総数が多ければ、逆方向リーク電流の総計も大きくなるので、消費電力の低減のためには、可能な限り逆方向リーク電流を小さくすることが望ましい。ここで、逆方向リーク電流は、主に、ｐｎ接合ダイオードの空乏層内のトラップ準位を介して流れる。よって、逆方向リーク電流による誤セット防止、及び消費電力低減の観点からも、シリコンの結晶欠陥密度を低減する必要がある。
【００９２】
上記のような問題に対し、本実施形態に係る不揮発性半導体記憶装置は、半導体層２４（ポリシリコン）と電極層２６（窒化チタン）の間に、電極層２５（チタンシリサイド）を設けている。電極層２５は、半導体層２４との間で格子整合のとれた材料にて構成されている。この構成により、半導体層２４は、結晶粒界をほとんど有さず、均一に結晶化されている。すなわち、実施形態に係る不揮発性半導体記憶装置は、半導体層２４（ポリシリコン）の結晶欠陥密度を低減させ、もってリセット動作時において誤セット動作が生じることを効果的に抑制しつつ消費電力を低減し、信頼性の高い不揮発性半導体記憶装置を提供することができる。
【００９３】
次に、図１０を参照して、実施形態に係る不揮発性半導体記憶装置の製造方法の効果について説明する。図１０は、比較例に係る不揮発性半導体記憶装置の製造工程を示す拡大断面図である。図１０に示す比較例においては、本実施形態と同様に図７Ｇに示す工程まで実行される。図７Ｇに続いて、比較例においては、図１０に示すように、８００℃の熱処理を実行する。これにより、電極層２５Ａは、ＴｉＳｉｘにて構成された層となる。そして、アモルファスシリコンにて構成されたｎ＋型半導体層２４ａＡ、ｎ−型半導体層２４ｂＡ、及びｐ＋型半導体層２４ｃＡ内において、ランダムな位置に結晶核が自然発生し、その結晶核を中心として結晶成長が進む。このために、ｎ＋型半導体層２４ａＡ、ｎ−型半導体層２４ｂＡ、及びｐ＋型半導体層２４ｃＡは、結晶粒界や結晶欠陥を多数含んだ多結晶体２４ａＣ〜２４ｃＣとなる。
【００９４】
これに対し、本実施形態に係る不揮発性半導体記憶装置の製造方法は、上記のように、制御温度の異なる第１〜第３熱処理工程を実行する。これにより、電極層２５（チタンシリサイド（ＴｉＳｉ２））を結晶核として結晶成長し、半導体層２４は、結晶粒界をほとんど有さず、均一に結晶化される。すなわち、実施形態に係る不揮発性半導体記憶装置の製造方法は、リセット動作時において誤セット動作が生じることを効果的に抑制しつつ消費電力を低減し、信頼性の高い不揮発性半導体記憶装置を提供することができる。
【００９５】
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【００９６】
例えば、上記実施形態において、電極層（チタンシリサイドＴｉＳｉ２）２５は、半導体層２４と電極層２６との間ではなく、半導体層２４と電極層２３との間に設けられていても良い。
【００９７】
例えば、電極層２５は、チタンシリサイド（ＴｉＳｉ２）のほか、ニッケルシリサイド（ＮｉＳｉ２）、パラジウムシリサイド（ＰｄＳｉ２）にて構成されたものであってもよい。
【００９８】
例えば、電極層２３、２６、２８は、窒化チタン（ＴｉＮ）のほか、白金（Ｐｔ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、ＮｂドープＴｉＯ２等であってもよい。
【００９９】
例えば、ｎ型不純物としてヒ素（Ａｓ）を用いたが、リン（Ｐ）を用いても構わない。また、イオン注入で用いる注入原子を入れ替えることにより、異なる積層構造のダイオードＤＩを形成することが可能である。
【０１００】
例えば、上記の例では、ダイオードＤＩの形成に、ドーピング無しのＣＶＤ成膜により形成したシリコン膜に不純物原子をイオン注入する方法を用いたが、ドーピングしたＣＶＤ成膜を用いてダイオードを形成することも可能である。この場合、ヒ素（Ａｓ）のドーピングにはＡｓＨ３ガスの添加を、リン（Ｐ）のドーピングにはＰＨ３ガスの添加を、ホウ素（Ｂ）のドーピングにはＢＣｌ３ガスの添加を用いることが可能であり、成膜中のドーピング量を調整することにより、所望の不純物濃度分布を得ることが可能である。
【符号の説明】
【０１０１】
１…メモリセルアレイ、  ２…カラム制御回路、  ３…ロウ制御回路、  ４…データ入出力バッファ、  ５…アドレスレジスタ、  ６…コマンド・インターフェイス、  ７…ステートマシン、  ８…パルスジェネレータ、  １０…第１配線層、  ２０…メモリ層、  ３０…第２配線層、  ＷＬ…ワード線、  ＢＬ…ビット線、  ＭＣ…メモリセル、  ＶＲ…可変抵抗素子、  ＤＩ…ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図８】
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【図９】
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【図１０】
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