(57)【要約】【課題】温度の変動や電源の変動に対するデータの読み出し動作への影響を低減する。【解決手段】半導体記憶装置１０は、記憶データに基づいて第１の抵抗状態と第２の抵抗状態とを有するメモリセルＭＣと、メモリセルＭＣに接続されたビット線ＢＬと、メモリセルＭＣの記憶データを判別するための参照電流を生成し、かつ第１の抵抗状態に固定された参照セルＲＣと、参照セルＲＣに接続された参照ビット線ＲＢＬと、メモリセルＭＣに印加される読み出し電圧と、参照セルＲＣに印加される参照電圧とを生成する生成回路１５とを含む。【選択図】      図８
2010079974.tif 000002
【特許請求の範囲】
【請求項１】
記憶データに基づいて第１の抵抗状態と第２の抵抗状態とを有するメモリセルと、
前記メモリセルに接続されたビット線と、
前記メモリセルの記憶データを判別するための参照電流を生成し、かつ前記第１の抵抗状態に固定された参照セルと、
前記参照セルに接続された参照ビット線と、
前記メモリセルに印加される読み出し電圧と、前記参照セルに印加される参照電圧とを生成する生成回路と、
を具備し、
前記生成回路は、
第１のノードに接続された定電流源と、
前記第１のノードと第２のノードとの間に接続され、かつ前記第１の抵抗状態に固定された第１のレプリカセルと、
前記第２のノードと第３のノードとの間に接続され、かつ前記第２の抵抗状態に固定された第２のレプリカセルと、
前記第１のノードと第４のノードとの間に接続された第１の抵抗素子と、
前記第４のノードと前記第３のノードとの間に接続され、かつ前記第１の抵抗素子と同じ抵抗値を有する第２の抵抗素子とを具備し、
前記読み出し電圧は、前記第２のノードから出力され、
前記参照電圧は、前記第４のノードから出力されることを特徴とする半導体記憶装置。
【請求項２】
前記ビット線を前記読み出し電圧に設定し、かつ前記参照ビット線を前記参照電圧に設定する調整回路をさらに具備し、
前記調整回路は、
前記ビット線に接続されたソースを有する第１のＭＯＳＦＥＴと、
前記生成回路から前記読み出し電圧が供給される非反転入力端子と、前記ビット線に接続された反転入力端子と、前記第１のＭＯＳＦＥＴのゲートに接続された出力端子とを有する第１のオペアンプと、
前記参照ビット線に接続されたソースを有する第２のＭＯＳＦＥＴと、
前記生成回路から前記参照電圧が供給される非反転入力端子と、前記参照ビット線に接続された反転入力端子と、前記第２のＭＯＳＦＥＴのゲートに接続された出力端子とを有する第２のオペアンプとを具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ビット線に接続されたソースを有し、かつゲートに印加される第１の制御電圧に基づいて前記ビット線を前記読み出し電圧にクランプする第１のＭＯＳＦＥＴと、
前記参照ビット線に接続されたソースを有し、かつゲートに印加される第２の制御電圧に基づいて前記参照ビット線を前記参照電圧にクランプする第２のＭＯＳＦＥＴと、
前記第１のＭＯＳＦＥＴのゲートに前記第１の制御電圧を供給し、かつ前記第２のＭＯＳＦＥＴのゲートに前記第２の制御電圧を供給する転送回路と、
をさらに具備し、
前記転送回路は、
第３のレプリカセルに接続されたソースを有する第３のＭＯＳＦＥＴと、
前記生成回路から前記読み出し電圧が供給される非反転入力端子と、前記第３のＭＯＳＦＥＴのソースに接続された反転入力端子と、前記第３のＭＯＳＦＥＴのゲートに接続された出力端子とを有する第１のオペアンプと、
第４のレプリカセルに接続されたソースを有する第４のＭＯＳＦＥＴと、
前記生成回路から前記参照電圧が供給される非反転入力端子と、前記第４のＭＯＳＦＥＴのソースに接続された反転入力端子と、前記第４のＭＯＳＦＥＴのゲートに接続された出力端子とを有する第２のオペアンプとを具備し、
前記第１の制御電圧は、前記第１のオペアンプの出力端子から出力され、
前記第２の制御電圧は、前記第２のオペアンプの出力端子から出力されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の抵抗素子及び前記第２の抵抗素子の各々は、前記第１の抵抗状態又は前記第２の抵抗状態に固定されたレプリカセルから構成されることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記第１のレプリカセル及び前記第２のレプリカセルの各々は、複数のレプリカセルが直列接続又は並列接続されて構成されることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えば記憶データに基づいて抵抗値が変化する抵抗変化素子を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
抵抗変化型メモリの一種として、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）が知られている。ＭＲＡＭは、磁気抵抗（magnetoresistive)効果を利用してメモリセルに“１”または“０”情報を蓄積させることでメモリ動作を行うデバイスであり、不揮発性、高集積性、高信頼性、低消費電力性、及び高速動作を兼ね備えたユニバーサルなメモリデバイスの候補の一つとして位置付けられている。
【０００３】
磁気抵抗効果のうち、トンネル磁気抵抗（ＴＭＲ: tunneling magnetoresistive）効果を示す素子を用いたＭＲＡＭが数多く報告されている。ＴＭＲ効果素子としては、２枚の強磁性層とこれらに挟まれた非磁性層とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化を利用したＭＴＪ（magnetic tunnel junction）素子を使用するのが一般的である。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とをとり得る。低抵抗状態を“０”と定義し、高抵抗状態を“１”と定義する。
【０００４】
ＭＴＪ素子を用いたＭＲＡＭのデータ読み出しは、ＭＴＪ素子に所定の読出し電圧を印加し、出力される信号電流を参照電流と比較することで、ＭＴＪ素子の抵抗値を判定する方法で行う。或いは、ＭＴＪ素子に所定の読出し電流を印加し、出力される信号電圧を参照電圧と比較することで、ＭＴＪ素子の抵抗値を判定する方法で行っても良い。
【０００５】
ところで、特許文献１には、ある読出し電圧を印加したときの“０”メモリセル電流と“１”メモリセル電流との中間の電流が参照セルに流れるように制御される参照電圧を生成する方法が開示されている。しかし、特許文献１に示される方法では、参照電圧の生成に多くのオペアンプを必要とするため、消費電力の増大、回路面積の増大という問題がある。
【特許文献１】米国特許第６，３８５，１０９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、温度の変動や電源の変動に対するデータの読み出し動作への影響を低減することで、高精度な読み出し動作を実現することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体記憶装置は、記憶データに基づいて第１の抵抗状態と第２の抵抗状態とを有するメモリセルと、前記メモリセルに接続されたビット線と、前記メモリセルの記憶データを判別するための参照電流を生成し、かつ前記第１の抵抗状態に固定された参照セルと、前記参照セルに接続された参照ビット線と、前記メモリセルに印加される読み出し電圧と、前記参照セルに印加される参照電圧とを生成する生成回路とを具備する。また、前記生成回路は、第１のノードに接続された定電流源と、前記第１のノードと第２のノードとの間に接続され、かつ前記第１の抵抗状態に固定された第１のレプリカセルと、前記第２のノードと第３のノードとの間に接続され、かつ前記第２の抵抗状態に固定された第２のレプリカセルと、前記第１のノードと第４のノードとの間に接続された第１の抵抗素子と、前記第４のノードと前記第３のノードとの間に接続され、かつ前記第１の抵抗素子と同じ抵抗値を有する第２の抵抗素子とを具備する。そして、前記読み出し電圧は、前記第２のノードから出力され、前記参照電圧は、前記第４のノードから出力される。
【発明の効果】
【０００８】
本発明によれば、温度の変動や電源の変動に対するデータの読み出し動作への影響を低減することで、高精度な読み出し動作を実現することが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
［第１の実施形態］
［１．抵抗変化型メモリ１０の構成］
図１は、本発明の第１の実施形態に係る抵抗変化型メモリ１０の構成を示す概略図である。抵抗変化型メモリ１０は、メモリコア１１、周辺回路（peripheral circuit）１２、及び制御回路（controller）１３を備えている。周辺回路１２は、メモリコア１１に対して、アドレスの供給、各種電圧の供給、及びデータの入出力などの動作を実行する。制御回路１３は、データの書き込み動作、及びデータの読み出し動作などに必要な各種の制御信号をメモリコア１１に供給することで、メモリコア１１の動作を制御する。
【００１１】
メモリコア１１は、複数のメモリユニットＭＵが行列状に配置されて構成されている。各メモリユニットＭＵは、メモリセルアレイＭＣＡ、ロウデコーダＲＤ、カラムデコーダＣＤ、センスアンプＳＡ、及び書き込み回路（ライトドライバ）ＷＤなどを含む。メモリユニットＭＵの具体的な構成については、後述する。
【００１２】
メモリコア１１に含まれるメモリユニットＭＵの数については特に制限はなく、本実施形態では、一例として、（４×４）個のメモリユニットＭＵを図１に示している。メモリコア１１の列数は、抵抗変化型メモリ１０の入出力（ＩＯ）数に対応する。本実施形態では、行方向には４個のメモリユニットＭＵが配列されているので、ＩＯ数は４である。抵抗変化型メモリ１０のＩＯ数が４である場合、データの読み出し時又は書き込み時には、行方向に配列された４個のメモリユニットＭＵが同時に活性化される。
【００１３】
図２は、１個のメモリユニットＭＵの構成を示すブロック図である。なお、図２のメモリユニットＭＵは、読み出し系の部分を抽出して示している。
【００１４】
メモリセルアレイＭＣＡは、マトリクス状に配置された（ｍ×ｎ）個のメモリセルＭＣから構成されている。“ｍ”及び“ｎ”はそれぞれ、１以上の自然数である。メモリセルアレイＭＣＡには、それぞれが行方向に延在するように、ｍ本のワード線ＷＬ１〜ＷＬｍが配設されている。また、メモリセルアレイＭＣＡには、それぞれが列方向に延在するように、ｎ本のビット線ＢＬ１〜ＢＬｎが配設されている。ビット線ＢＬとワード線ＷＬとの交差領域には、メモリセルＭＣが配置され、各メモリセルＭＣは、これに対応するビット線ＢＬ及びワード線ＷＬに接続される。
【００１５】
メモリセルアレイＭＣＡに対応して設けられたｍ個の参照セルＲＣは、メモリセルアレイＭＣＡのロウ方向に隣接して配置されている。ｍ個の参照セルＲＣは、カラム方向に延在する１本の参照ビット線ＲＢＬに接続され、カラム方向に並んで配置される。また、ｍ個の参照セルＲＣはそれぞれ、ｍ本のワード線ＷＬ１〜ＷＬｍに接続されている。参照セルＲＣは、メモリセルＭＣに記憶されたデータを判別するために必要な参照電流を生成する役割を担う。
【００１６】
ワード線ＷＬ１〜ＷＬｍには、ロウデコーダＲＤが接続されている。ロウデコーダＲＤは、周辺回路１２から送られるアドレスに基づいて、ワード線ＷＬ１〜ＷＬｍのいずれかを選択する。
【００１７】
ビット線ＢＬ１〜ＢＬｎには、カラムデコーダＣＤが接続されている。カラムデコーダＣＤは、周辺回路１２から送られるアドレスに基づいて、ビット線ＢＬ１〜ＢＬｎのいずれかを選択する。また、参照ビット線ＲＢＬには、カラムデコーダＣＤが接続されている。カラムデコーダＣＤは、データ読み出し時に、参照ビット線ＲＢＬを選択する。
【００１８】
電圧調整回路１４は、周辺回路１２に含まれる電圧生成回路１５から供給される読み出し電圧ＶＭ、及び参照電圧ＶＲを受ける。そして、電圧調整回路１４は、カラムデコーダＣＤによって選択されたビット線ＢＬ（すなわち、アクセスされたメモリセルＭＣに接続されたビット線ＢＬ）を読み出し電圧ＶＭに設定する。また、電圧調整回路１４は、参照ビット線ＲＢＬを参照電圧ＶＲに設定する。
【００１９】
センスアンプＳＡは、データの読み出し時に、カラムデコーダＣＤによって選択されたビット線ＢＬに流れるセル電流と、参照ビット線ＲＢＬに流れる参照電流とを用いて、アクセスされたメモリセルＭＣのデータを検知増幅する。
【００２０】
［２．メモリセルＭＣの構成］
抵抗変化型メモリとしては、磁気ランダムアクセスメモリ（ＭＲＡＭ：magnetic random access memory）、ＲｅＲＡＭ（resistance random access memory）、相変化ランダムアクセスメモリ（ＰＲＡＭ：phase-change random access memory）など様々な種類のメモリを使用することが可能である。本実施形態では、ＭＲＡＭを一例に挙げて説明する。ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ:tunneling magnetoresistive）効果を利用するＭＴＪ（magnetic tunnel junction）素子を記憶素子として備え、このＭＴＪ素子の磁化状態により情報を記憶する。
【００２１】
図３は、メモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、抵抗変化素子としてのＭＴＪ素子（磁気抵抗素子）２０、及び選択トランジスタ２１を備えている。選択トランジスタ２１は、例えばＮチャネルＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）から構成される。ＭＴＪ素子２０の一端は、ビット線ＢＬに接続され、その他端は、選択トランジスタ２１のドレインに接続されている。選択トランジスタ２１のゲートは、ワード線ＷＬに接続されている。選択トランジスタ２１のソースは、データの読み出し時、例えばソース線を介して接地される（接地電圧ＶＳＳが印加される）。
【００２２】
図４は、ＭＴＪ素子２０の構成を示す断面図である。ＭＴＪ素子２０は、下部電極２２、固定層２３、中間層（非磁性層）２４、記録層（自由層）２５、上部電極２６が順に積層されて構成されている。なお、ＭＴＪ素子２０を構成する層は、積層順序が逆転していても構わない。
【００２３】
固定層２３は、強磁性材料からなり、その磁化方向が固定されている。例えば、固定層２３に隣接して反強磁性層（図示せず）を設けることで、固定層２３の磁化方向を固定することができる。自由層２５は、強磁性材料からなり、その磁化方向が可変である。中間層２４は、非磁性材料からなり、具体的には、非磁性金属、非磁性半導体、絶縁体などを用いることが可能である。
【００２４】
固定層２３及び自由層２５の容易磁化方向は膜面に垂直であってもよいし（垂直磁化）、膜面に平行であってもよい（面内磁化）。垂直磁化型の場合、面内磁化型のように磁化方向を決定するのに素子形状を制御する必要がなく、微細化に適しているという利点がある。
【００２５】
なお、固定層２３及び自由層２５の各々は、図示するような単層に限定されず、複数の強磁性層からなる積層構造であってもよい。また、固定層２３及び自由層２５の各々は、第１の強磁性層／非磁性層／第２の強磁性層の３層からなり、第１及び第２の強磁性層の磁化方向が反平行状態となるように磁気結合（層間交換結合）した反強磁性結合構造であってもよいし、第１及び第２の強磁性層の磁化方向が平行状態となるように磁気結合（層間交換結合）した強磁性結合構造であってもよい。
【００２６】
また、ＭＴＪ素子２０は、ダブルジャンクション構造を有していてもよい。ダブルジャンクション構造のＭＴＪ素子２０は、第１の固定層、第１の中間層、自由層、第２の中間層、第２の固定層が順に積層された積層構造を有する。このようなダブルジャンクション構造は、スピン注入による自由層２５の磁化反転を制御しやすいという利点がある。
【００２７】
図５（ａ）及び（ｂ）はそれぞれ、ＭＴＪ素子２０の低抵抗状態及び高抵抗状態を説明する図である。以下に、スピン注入書き込み方式によるＭＴＪ素子２０の低抵抗状態及び高抵抗状態について説明する。なお、この説明において、電流とは、電子の流れをいうものとする。
【００２８】
まず、固定層２３と自由層２５との磁化方向が平行となる平行状態（低抵抗状態）について説明する。この場合、固定層２３から自由層２５へ向かう電流を供給する。固定層２３を通過した電子のうちマジョリティーな電子は、固定層２３の磁化方向と平行なスピンを有する。このマジョリティーな電子のスピン角運動量が自由層２５に移動することにより、スピントルクが自由層２５に印加され、自由層２５の磁化方向は、固定層２３の磁化方向と平行に揃えられる。この平行配列のときはＭＴＪ素子２０の抵抗値は最も小さくなり、この場合を “０”データと規定する。また、この低抵抗状態の抵抗値をＲｍｉｎと表記する。
【００２９】
次に、固定層２３と自由層２５との磁化方向が反平行となる反平行状態（高抵抗状態）について説明する。この場合、自由層２５から固定層２３へ向かう電流を供給する。固定層２３によって反射された電子のうちマジョリティーな電子は、固定層２３の磁化方向と反平行のスピンを有する。このマジョリティーな電子のスピン角運動量が自由層２５に移動することにより、スピントルクが自由層２５に印加され、自由層２５の磁化方向は、固定層２３の磁化方向と反平行に揃えられる。この反平行配列のときはＭＴＪ素子２０の抵抗値は最も大きくなり、この場合を “１”データと規定する。また、この高抵抗状態の抵抗値をＲｍａｘと表記する。
【００３０】
図６は、参照セルＲＣの構成を示す回路図である。参照セルＲＣは、固定抵抗素子３０、及び選択トランジスタ３１を備えている。選択トランジスタ３１は、例えばＮチャネルＭＯＳＦＥＴから構成される。固定抵抗素子３０の一端は、参照ビット線ＲＢＬに接続され、その他端は、選択トランジスタ３１のドレインに接続されている。選択トランジスタ３１のゲートは、ワード線ＷＬに接続されている。選択トランジスタ３１のソースは、例えばソース線を介して接地されている。
【００３１】
固定抵抗素子３０は、低抵抗状態のメモリセルＭＣの抵抗値Ｒｍｉｎに固定される。固定抵抗素子３０は、ＭＴＪ素子２０と同様のプロセスで形成され、ＭＴＪ素子２０と同様の積層構造を有している。そして、固定抵抗素子３０を構成する２つの磁性層は、これらの磁化状態が平行配列になるように固定される。
【００３２】
［３．電圧生成回路１５の構成］
次に、各メモリユニットＭＵに読み出し電圧ＶＭ、及び参照電圧ＶＲを供給する電圧生成回路１５の構成について説明する。図７は、電圧生成回路１５の構成を示す概略図である。電圧生成回路１５は、周辺回路１２に含まれ、全メモリユニットＭＵに対して１個設けられる。そして、電圧生成回路１５は、読み出し電圧ＶＭ、及び参照電圧ＶＲを生成し、これらを各メモリユニットＭＵに供給する。
【００３３】
図８は、電圧生成回路１５の構成を示す回路図である。電圧生成回路１５は、定電流源４０と、４個のレプリカセル４１〜４４とを備えている。４個のレプリカセル４１〜４４は、メモリセルＭＣと同様の構成を有しており、メモリセルＭＣと同じ抵抗状態を取ることができる。レプリカセル４１は、抵抗変化素子４１−１と選択トランジスタ４１−２とが直列に接続されて構成されている。レプリカセル４２〜４４も、レプリカセル４１と同様の構成である。
【００３４】
定電流源４０は、電源電圧端子ＶＤＤとノードＮ１との間に接続され、このノードＮ１にバイアス電流Ｉｂｉａｓを供給する。レプリカセル４１の電流経路の一端はノードＮ１に接続され、その他端はノードＮ２に接続されている。レプリカセル４２の電流経路の一端はノードＮ２に接続され、その他端はノードＮ３に接続されている。レプリカセル４３の電流経路の一端はノードＮ１に接続され、その他端はノードＮ４に接続されている。レプリカセル４４の電流経路の一端はノードＮ４に接続され、その他端はノードＮ３に接続されている。ノードＮ３は、接地されている。
【００３５】
抵抗変化素子４１−１は、参照セルＲＣと同じ抵抗値、すなわち低抵抗状態のメモリセルＭＣの抵抗値Ｒｍｉｎに固定される。抵抗変化素子４２−１は、高抵抗状態のメモリセルＭＣの抵抗値Ｒｍａｘに固定される。抵抗変化素子４３−１は、抵抗値Ｒｍｉｎに固定される。抵抗変化素子４４−１は、抵抗変化素子４３−１と同じ抵抗値、すなわち抵抗値Ｒｍｉｎに固定される。なお、抵抗変化素子４３−１及び４４−１は、抵抗値Ｒｍａｘに固定されていても構わない。
【００３６】
選択トランジスタ４１−２、４２−２、４３−２及び４４−２のゲートには、制御回路１３から制御信号（リードイネーブル信号）ＥＮが供給されている。リードイネーブル信号ＥＮは、読み出し動作時に活性化され（ハイレベルに設定され）、それ以外では非活性化される（ローレベルに設定される）。従って、選択トランジスタ４１−２、４２−２、４３−２及び４４−２は、読み出し動作時にオンする。
【００３７】
このように構成された電圧生成回路１５は、メモリセルＭＣに印加される読み出し電圧ＶＭをノードＮ２から出力し、参照セルＲＣに印加される参照電圧ＶＲをノードＮ３から出力する。抵抗変化素子４１−１、４２−１、４３−１及び４４−１の抵抗値（すなわち、レプリカセル４１、４２、４３及び４４の抵抗値）を図８のように固定すると、参照電圧ＶＲは、以下の式から算出される。  
ＶＲ＝（ＶＭ／２）×（１＋Ｒｍｉｎ／Ｒｍａｘ）
参照セルＲＣの抵抗値はＲｍｉｎに固定されているため、参照電圧ＶＲを印加した時に参照セルＲＣに流れる参照電流Ｉｒｅｆは、以下の式から算出される。  
Ｉｒｅｆ＝ＶＲ／Ｒｍｉｎ＝（ＶＭ／２）×（１／Ｒｍｉｎ＋１／Ｒｍａｘ）
この式から明らかなように、参照電流Ｉｒｅｆは、読み出し電圧ＶＭが印加された“０”メモリセル（“０”データを記憶したメモリセル）に流れるセル電流と、読み出し電圧ＶＭが印加された“１”メモリセル（“１”データを記憶したメモリセル）に流れるセル電流との中間の電流に設定される。
【００３８】
読み出し電圧ＶＭは、定電流源４０によって供給されるバイアス電流Ｉｂｉａｓによって制御され、以下の式から算出される。  
ＶＭ＝２×Ｉｂｉａｓ×Ｒｍｉｎ×Ｒｍａｘ／（Ｒｍｉｎ＋Ｒｍａｘ）
［４．電圧調整回路１４の構成］
次に、各メモリユニットＭＵに含まれる電圧調整回路１４の構成について説明する。図９は、電圧調整回路１４の構成を示す回路図である。なお、図９は、カラムデコーダＣＤによって選択された１本のビット線ＢＬと、カラムデコーダＣＤによって選択された参照ビット線ＲＢＬとが電圧調整回路１４及びセンスアンプＳＡに接続された様子を示している。
【００３９】
電圧調整回路１４は、２個のオペアンプ１４−１及び１４−２と、２個のＮチャネルＭＯＳＦＥＴ１４−３及び１４−４とを備えている。ＭＯＳＦＥＴ１４−３のドレインは、センスアンプＳＡの第１の入力端子に接続されている。ＭＯＳＦＥＴ１４−３のソースは、カラムデコーダＣＤ（図示せず）を介して、アクセスされたメモリセルＭＣに接続するビット線ＢＬに接続されている。ＭＯＳＦＥＴ１４−３のゲートは、オペアンプ１４−１の出力端子に接続されている。オペアンプ１４−１の非反転入力端子には、電圧生成回路１５から読み出し電圧ＶＭが供給される。オペアンプ１４−１の反転入力端子は、ＭＯＳＦＥＴ１４−３のソースに接続されている。
【００４０】
ＭＯＳＦＥＴ１４−４のドレインは、センスアンプＳＡの第２の入力端子に接続されている。ＭＯＳＦＥＴ１４−４のソースは、カラムデコーダＣＤ（図示せず）を介して、参照ビット線ＲＢＬに接続されている。ＭＯＳＦＥＴ１４−４のゲートは、オペアンプ１４−２の出力端子に接続されている。オペアンプ１４−２の非反転入力端子には、電圧生成回路１５から参照電圧ＶＲが供給される。オペアンプ１４−２の反転入力端子は、ＭＯＳＦＥＴ１４−４のソースに接続されている。
【００４１】
このように構成された電圧調整回路１４では、オペアンプ１４−１によってビット線ＢＬは読み出し電圧ＶＭに設定され、また、オペアンプ１４−２によって参照ビット線ＲＢＬは参照電圧ＶＲに設定される。よって、アクセスされたメモリセルＭＣには読み出し電圧ＶＭが印加され、参照セルＲＣには参照電圧ＶＲが印加される。なお、データの読み出し時において、参照ビット線ＲＢＬには、例えば、アクセスされたメモリセルＭＣと同じ行の参照セルＲＣ、すなわちアクセスされたメモリセルＭＣと同じワード線ＷＬに接続された参照セルＲＣが接続される。
【００４２】
この時、メモリセルＭＣはそれの記憶するデータに応じた抵抗値Ｒｄａｔａを有しており、ビット線ＢＬには、抵抗値Ｒｄａｔａと読み出し電圧ＶＭとで決まるセル電流Ｉｃｅｌｌが流れる。一方、参照セルＲＣの抵抗値はＲｍｉｎに固定されており、参照ビット線ＲＢＬには、抵抗値Ｒｍｉｎと参照電圧ＶＲとで決まる参照電流Ｉｒｅｆが流れる。この参照電流Ｉｒｅｆは、前述した関係式に示す通り、読み出し電圧ＶＭが印加された“０”メモリセルに流れるセル電流と、読み出し電圧ＶＭが印加された“１”メモリセルに流れるセル電流との中間の電流に設定される。従って、センスアンプＳＡは、セル電流Ｉｃｅｌｌと参照電流Ｉｒｅｆとを比較することで、アクセスされたメモリセルＭＣの抵抗状態を判別することができ、よって、メモリセルＭＣに記憶されたデータを検知することができる。
【００４３】
［５．実施例］
参照セルＲＣの抵抗値、及びレプリカセルの抵抗値は、図８及び図９に示した抵抗値を反転したものであってもよい。このようにして電圧生成回路１５及び参照セルＲＣを構成した場合でも、所望の参照電流Ｉｒｅｆを生成することができる。
【００４４】
図１０は、電圧生成回路１５の他の構成例を示す回路図である。レプリカセル４１に含まれる抵抗変化素子４１−１は、高抵抗状態のメモリセルＭＣの抵抗値Ｒｍａｘに固定される。レプリカセル４２に含まれる抵抗変化素子４２−１は、低抵抗状態のメモリセルＭＣの抵抗値Ｒｍｉｎに固定される。レプリカセル４３に含まれる抵抗変化素子４３−１は、抵抗値Ｒｍａｘに固定される。レプリカセル４４に含まれる抵抗変化素子４４−１は、抵抗変化素子４３−１と同じ抵抗値、すなわち抵抗値Ｒｍａｘに固定される。なお、抵抗変化素子４３−１及び４４−１は、抵抗値Ｒｍｉｎに固定されていても構わない。
【００４５】
図１１は、電圧調整回路１４を中心に示したメモリユニットＭＵの構成を示す回路図である。なお、電圧調整回路１４の構成は、図９と同じである。
【００４６】
図１１に示すように、参照セルＲＣの抵抗値は、レプリカセル４１（具体的には、抵抗変化素子４１−１）と同じ抵抗値、すなわち抵抗値Ｒｍａｘに固定されている。よって、参照ビット線ＲＢＬには、抵抗値Ｒｍａｘと参照電圧ＶＲとで決まる参照電流Ｉｒｅｆが流れる。
【００４７】
ここで、抵抗変化素子４１−１、４２−１、４３−１及び４４−１の抵抗値（すなわち、レプリカセル４１、４２、４３及び４４の抵抗値）を図１０のように固定すると、参照電圧ＶＲは、以下の式から算出される。  
ＶＲ＝（ＶＭ／２）×（１＋Ｒｍａｘ／Ｒｍｉｎ）
参照セルＲＣの抵抗値はＲｍａｘに固定されているため、参照電圧ＶＲを印加した時に参照セルＲＣに流れる参照電流Ｉｒｅｆは、以下の式から算出される。  
Ｉｒｅｆ＝ＶＲ／Ｒｍａｘ＝（ＶＭ／２）×（１／Ｒｍｉｎ＋１／Ｒｍａｘ）
この式から明らかなように、参照電流Ｉｒｅｆは、読み出し電圧ＶＭが印加された“０”メモリセルに流れるセル電流と、読み出し電圧ＶＭが印加された“１”メモリセルに流れるセル電流との中間の電流に設定される。
【００４８】
以上詳述したように第１の実施形態では、データの読み出し時にメモリセルＭＣに印加する読み出し電圧ＶＭと、参照セルＲＣに印加する参照電圧ＶＲとを生成する電圧生成回路１５を、４個のレプリカセル４１〜４４を用いて生成するようにしている。そして、参照セルＲＣの抵抗値をＲｍｉｎに固定し、さらにレプリカセル４１〜４４の抵抗値を図８に示した所定の抵抗値に固定することで、参照電圧ＶＲ印加時に参照セルＲＣに流れる参照電流Ｉｒｅｆを、低抵抗状態と高抵抗状態とのセル電流の中間の電流に設定するようにしている。
【００４９】
従って第１の実施形態によれば、メモリセルＭＣと同様の構成を有するレプリカセルは、温度の変動や電源の変動に対してメモリセルＭＣの特性に追随する。よって、メモリセルＭＣの低抵抗状態及び高抵抗状態での抵抗値が変動した場合、読み出し電圧ＶＭ及び参照電圧ＶＲも同様に変動する。このため、温度の変動や電源の変動に対するデータの読み出し動作への影響を低減することが可能となる。この結果、高精度な読み出し動作を実現することが可能となり、データの信頼性を向上させることができる。
【００５０】
また、オペアンプを使用せずに電圧生成回路１５を構成できるため、読み出し回路全体で使用するオペアンプの数を削減することができる。これにより、消費電力の削減、及び回路面積の削減が可能となる。
【００５１】
［第２の実施形態］
第２の実施形態は、第１の実施形態に比べて、さらにオペアンプの数を削減する。このために、ＭＯＳＦＥＴから構成される電圧クランプ回路５０を各メモリユニットＭＵに設け、この電圧クランプ回路５０がビット線ＢＬ及び参照ビット線ＲＢＬを所定の読み出し電圧及び参照電圧に設定するようにしている。そして、電圧クランプ回路５０を構成するＭＯＳＦＥＴに印加される読み出し制御電圧ＶＣＬＭＰ、及び制御電圧ＶＲＥＦを生成する電圧転送回路５１を周辺回路１２内に新たに設けるようにしている。
【００５２】
［１．電圧転送回路５１の構成］
図１２は、本発明の第２の実施形態に係る電圧転送回路５１の構成を示す概略図である。電圧転送回路５１は、周辺回路１２に含まれ、全メモリユニットＭＵに対して１個設けられる。電圧転送回路５１は、電圧生成回路１５から読み出し電圧ＶＭ、及び参照電圧ＶＲを受ける。そして、電圧転送回路５１は、読み出し電圧ＶＭ、及び参照電圧ＶＲを用いて、読み出し制御電圧ＶＣＬＭＰ、及び制御電圧ＶＲＥＦを生成する。これら読み出し制御電圧ＶＣＬＭＰ、及び制御電圧ＶＲＥＦは、各メモリユニットＭＵに供給される。なお、電圧生成回路１５の構成は、図８と同じである。
【００５３】
図１３は、電圧転送回路５１の構成を示す回路図である。電圧転送回路５１は、ダミーセンスアンプ５２と、２個のオペアンプ５３及び５４と、２個のＮチャネルＭＯＳＦＥＴ５５及び５６と、２個のレプリカセル５７及び５８とを備えている。ダミーセンスアンプ５２は、センスアンプＳＡと同じ構成を有している。
【００５４】
ＭＯＳＦＥＴ５５のドレインは、ダミーセンスアンプ５２の第１の入力端子に接続されている。ＭＯＳＦＥＴ５５のソースは、レプリカセル５７に接続されている。ＭＯＳＦＥＴ５５のゲートは、オペアンプ５３の出力端子に接続されている。オペアンプ５３の非反転入力端子には、電圧生成回路１５から読み出し電圧ＶＭが供給される。オペアンプ５３の反転入力端子は、ＭＯＳＦＥＴ５５のソースに接続されている。
【００５５】
ＭＯＳＦＥＴ５６のドレインは、ダミーセンスアンプ５２の第２の入力端子に接続されている。ＭＯＳＦＥＴ５６のソースは、レプリカセル５８に接続されている。ＭＯＳＦＥＴ５６のゲートは、オペアンプ５４の出力端子に接続されている。オペアンプ５４の非反転入力端子には、電圧生成回路１５から参照電圧ＶＲが供給される。オペアンプ５４の反転入力端子は、ＭＯＳＦＥＴ５６のソースに接続されている。
【００５６】
２個のレプリカセル５７及び５８は、メモリセルＭＣと同様の構成を有しており、メモリセルＭＣと同じ抵抗状態を取ることができる。レプリカセル５７は、抵抗変化素子５７−１と選択トランジスタ５７−２とが直列に接続されて構成されている。レプリカセル５８は、抵抗変化素子５８−１と選択トランジスタ５８−２とが直列に接続されて構成されている。
【００５７】
抵抗変化素子５７−１及び５８−１はそれぞれ、低抵抗状態のメモリセルＭＣの抵抗値Ｒｍｉｎに固定される。なお、抵抗変化素子５７−１及び５８−１はそれぞれ、高抵抗状態のメモリセルＭＣの抵抗値Ｒｍａｘに固定されていても構わない。選択トランジスタ５７−２及び５８−２のゲートには、制御回路１３から制御信号（リードイネーブル信号）ＥＮが供給されている。従って、選択トランジスタ５７−２及び５８−２は、読み出し動作時にオンする。
【００５８】
このように構成された電圧転送回路５１は、オペアンプ５３の出力端子から読み出し制御電圧ＶＣＬＭＰを生成し、オペアンプ５４の出力端子から制御電圧ＶＲＥＦを生成する。ここで、ＭＯＳＦＥＴ５５のソース電圧（すなわち、レプリカセル５７に印加される電圧）は、オペアンプ５３によって読み出し電圧ＶＭに設定される。また、ＭＯＳＦＥＴ５６のソース電圧（すなわち、レプリカセル５８に印加される電圧）は、オペアンプ５４によって参照電圧ＶＲに設定される。よって、読み出し制御電圧ＶＣＬＭＰに対応するＭＯＳＦＥＴ５５のゲート電圧は、“ＶＭ＋Ｖｔｈ”に設定される。また、制御電圧ＶＲＥＦに対応するＭＯＳＦＥＴ５６のゲート電圧は、“ＶＲ＋Ｖｔｈ”に設定される。“Ｖｔｈ”は、ＭＯＳＦＥＴの閾値電圧である。これら読み出し制御電圧ＶＣＬＭＰ、及び制御電圧ＶＲＥＦは、各メモリユニットＭＵに供給される。
【００５９】
［２．電圧クランプ回路５０の構成］
次に、各メモリユニットＭＵに含まれる電圧クランプ回路５０の構成について説明する。図１４は、１個のメモリユニットＭＵの構成を示すブロック図である。なお、図１４のメモリユニットＭＵは、読み出し系の部分を抽出して示している。
【００６０】
各メモリユニットＭＵに含まれる電圧クランプ回路５０は、センスアンプＳＡと、カラムデコーダＣＤ（具体的には、選択されたビット線ＢＬ、及び参照ビット線ＲＢＬ）との間に接続されている。電圧クランプ回路５０は、電圧転送回路５１から読み出し制御電圧ＶＣＬＭＰ、及び制御電圧ＶＲＥＦを受ける。そして、電圧クランプ回路５０は、読み出し制御電圧ＶＣＬＭＰ、及び制御電圧ＶＲＥＦを用いて、選択されたビット線ＢＬ、及び参照ビット線ＲＢＬをそれぞれ、読み出し電圧ＶＭ、及び参照電圧ＶＲに設定する。
【００６１】
図１５は、電圧クランプ回路５０の構成を示す回路図である。電圧クランプ回路５０は、電圧クランプ用の２個のＮチャネルＭＯＳＦＥＴ５０−１及び５０−２を備えている。ＭＯＳＦＥＴ５０−１のドレインは、センスアンプＳＡの第１の入力端子に接続されている。ＭＯＳＦＥＴ５０−１のドレインは、カラムデコーダＣＤ（図示せず）を介して、アクセスされたメモリセルＭＣに接続するビット線ＢＬに接続される。ＭＯＳＦＥＴ５０−１のゲートには、電圧転送回路５１から読み出し制御電圧ＶＣＬＭＰが供給されている。
【００６２】
ＭＯＳＦＥＴ５０−２のドレインは、センスアンプＳＡの第２の入力端子に接続されている。ＭＯＳＦＥＴ５０−２のドレインは、カラムデコーダＣＤ（図示せず）を介して、参照ビット線ＲＢＬに接続される。ＭＯＳＦＥＴ５０−２のゲートには、電圧転送回路５１から制御電圧ＶＲＥＦが供給されている。
【００６３】
このように構成された電圧クランプ回路５０は、ビット線ＢＬを、読み出し制御電圧ＶＣＬＭＰからＭＯＳＦＥＴ５０−１の閾値電圧Ｖｔｈを引いた電圧、すなわち読み出し電圧ＶＭに設定する。また、電圧クランプ回路５０は、参照ビット線ＲＢＬを、制御電圧ＶＲＥＦからＭＯＳＦＥＴ５０−２の閾値電圧Ｖｔｈを引いた電圧、すなわち参照電圧ＶＲに設定する。よって、アクセスされたメモリセルＭＣには読み出し電圧ＶＭが印加され、参照セルＲＣには参照電圧ＶＲが印加される。
【００６４】
従って、第１の実施形態と同様に、参照セルＲＣに流れる参照電流Ｉｒｅｆは、前述した関係式に示す通り、読み出し電圧ＶＭが印加された“０”メモリセルに流れるセル電流と、読み出し電圧ＶＭが印加された“１”メモリセルに流れるセル電流との中間の電流に設定される。
【００６５】
［３．実施例］
参照セルＲＣの抵抗値、及びレプリカセルの抵抗値は、図８、図１３及び図１５に示した抵抗値を反転したものであってもよい。このようにして電圧生成回路１５、電圧転送回路５１及び参照セルＲＣを構成した場合でも、所望の参照電流Ｉｒｅｆを生成することができる。レプリカセルの抵抗値を反転した、本実施例の電圧生成回路１５の構成は、図１０と同じである。
【００６６】
図１６は、電圧転送回路５１の他の構成例を示す回路図である。レプリカセル５７に含まれる抵抗変化素子５７−１は、高抵抗状態のメモリセルＭＣの抵抗値Ｒｍａｘに固定されている。レプリカセル５８に含まれる抵抗変化素子５８−１は、抵抗値Ｒｍａｘに固定されている。なお、抵抗変化素子５７−１及び５８−１はそれぞれ、低抵抗状態のメモリセルＭＣの抵抗値Ｒｍｉｎに固定されていても構わない。
【００６７】
図１７は、電圧クランプ回路５０を中心に示したメモリユニットＭＵの構成を示す回路図である。なお、電圧クランプ回路５０の構成は、図１５と同じである。
【００６８】
図１７に示すように、参照セルＲＣの抵抗値は、レプリカセル４１（具体的には、抵抗変化素子４１−１）と同じ抵抗値、すなわち抵抗値Ｒｍａｘに固定されている。よって、参照ビット線ＲＢＬには、抵抗値Ｒｍａｘと参照電圧ＶＲとで決まる参照電流Ｉｒｅｆが流れる。
【００６９】
このようにして参照セルＲＣ、電圧生成回路１５及び電圧転送回路５１を構成した場合でも、第１の実施形態と同様に、参照セルＲＣに流れる参照電流Ｉｒｅｆは、読み出し電圧ＶＭが印加された“０”メモリセルに流れるセル電流と、読み出し電圧ＶＭが印加された“１”メモリセルに流れるセル電流との中間の電流に設定される。
【００７０】
以上詳述したように第２の実施形態では、第１の実施形態において各メモリユニットＭＵ内に配置されていた２個のオペアンプと同様の機能を担う電圧転送回路５１が、全メモリユニットＭＵに対して１個のみ周辺回路１２内に設けられる。よって、各メモリユニットＭＵ内に、ビット線ＢＬ及び参照ビット線ＲＢＬの電圧を調整するために使用されるオペアンプが配置されない。
【００７１】
従って第２の実施形態によれば、第１の実施形態に比べて、読み出し回路全体で使用するオペアンプの数をさらに削減することができる。これにより、消費電力の削減、及び回路面積の削減が可能となる。また、レプリカセルを使用したことによって、温度の変動や電源の変動に対するデータの読み出し動作への影響を低減できる効果は、第１の実施形態と同じである。
【００７２】
［第３の実施形態］
第３の実施形態は、第１の実施形態の変形例であり、電圧生成回路１５の他の構成例について示している。図１８は、本発明の第３の実施形態に係る電圧生成回路１５の構成を示す回路図である。
【００７３】
第３の実施形態に係る電圧生成回路１５は、図８のレプリカセル４３が固定抵抗素子６０に置き換えられ、レプリカセル４４が固定抵抗素子６１に置き換えられている。固定抵抗素子６０及び６１はそれぞれ、抵抗値がＲｒｅｆに固定されている。抵抗値Ｒｒｅｆは、任意に設定可能である。固定抵抗素子６０及び６１はそれぞれ、例えば、多結晶シリコンや、半導体基板に不純物をドープした拡散抵抗で構成される。
【００７４】
このように構成された電圧生成回路１５では、参照電圧ＶＲ及び参照電流Ｉｒｅｆはそれぞれ、第１の実施形態で示した関係式と同じ関係式から算出される。よって、参照電流Ｉｒｅｆは、読み出し電圧ＶＭが印加された“０”メモリセルに流れるセル電流と、読み出し電圧ＶＭが印加された“１”メモリセルに流れるセル電流との中間の電流に設定される。
【００７５】
また、読み出し電圧ＶＭは、以下の式から算出される。  
ＶＭ＝２×Ｉｂｉａｓ×Ｒｒｅｆ×Ｒｍａｘ／（Ｒｍｉｎ＋Ｒｍａｘ）
以上詳述したように第３の実施形態によれば、電圧生成回路１５を構成するレプリカセルの一部を固定抵抗素子に置き換えた場合でも、所望の参照電流Ｉｒｅｆを生成することができる。
【００７６】
なお、第３の実施形態で示した電圧生成回路１５は、第２の実施形態に適用することも可能である。
【００７７】
［第４の実施形態］
第４の実施形態は、第１の実施形態の変形例であり、電圧生成回路１５で使用する４個のレプリカセル４１〜４４をそれぞれ、直列接続された複数のレプリカセルで構成するようにしている。
【００７８】
図１９は、本発明の第４の実施形態に係る電圧生成回路１５の構成を示す回路図である。第１の実施形態の図８で示したレプリカセル４１は、２個のレプリカセル４１Ａ及び４１Ｂが直列に接続されて構成されている。２個のレプリカセル４１Ａ及び４１Ｂはそれぞれ、抵抗変化素子と選択トランジスタとが直列に接続されて構成されている。レプリカセル４１Ａ及び４１Ｂにそれぞれ含まれる抵抗変化素子は、参照セルＲＣと同じ抵抗値、すなわち低抵抗状態のメモリセルＭＣの抵抗値Ｒｍｉｎに固定される。
【００７９】
第１の実施形態の図８で示したレプリカセル４２は、２個のレプリカセル４２Ａ及び４２Ｂが直列に接続されて構成されている。２個のレプリカセル４２Ａ及び４２Ｂはそれぞれ、抵抗変化素子と選択トランジスタとが直列に接続されて構成されている。レプリカセル４２Ａ及び４２Ｂにそれぞれ含まれる抵抗変化素子は、高抵抗状態のメモリセルＭＣの抵抗値Ｒｍａｘに固定される。
【００８０】
レプリカセル４３及び４４は、レプリカセル４１と同様の構成である。なお、レプリカセル４３及び４４は、高抵抗状態のメモリセルＭＣの抵抗値Ｒｍａｘに固定されていても構わない。また、レプリカセル４１〜４４の各々を構成するレプリカセルの数は３個以上であってもよい。
【００８１】
このように構成された電圧生成回路１５では、参照電圧ＶＲ及び参照電流Ｉｒｅｆはそれぞれ、第１の実施形態で示した関係式と同じ関係式から算出される。よって、参照電流Ｉｒｅｆは、読み出し電圧ＶＭが印加された“０”メモリセルに流れるセル電流と、読み出し電圧ＶＭが印加された“１”メモリセルに流れるセル電流との中間の電流に設定される。
【００８２】
また、読み出し電圧ＶＭは、以下の式から算出される。  
ＶＭ＝４×Ｉｂｉａｓ×Ｒｍｉｎ×Ｒｍａｘ／（Ｒｍｉｎ＋Ｒｍａｘ）
以上詳述したように第４の実施形態によれば、電圧生成回路１５を構成する各レプリカセルに印加される電圧を、第１の実施形態に比べて低減することが可能となる。これにより、電圧生成回路１５が壊れにくくなり、ひいては電圧生成回路１５の寿命を長くすることが可能となる。
【００８３】
また、第１の実施形態では１個のレプリカセルで構成していたレプリカセル４１〜４４の各々を複数のレプリカセルで構成することで、レプリカセル４１〜４４のバラツキを低減することができる。これにより、電圧生成回路１５によって生成される読み出し電圧ＶＭ及び参照電圧ＶＲのバラツキを低減することが可能となる。その他の効果は、第１の実施形態と同じである。
【００８４】
なお、第４の実施形態で示した電圧生成回路１５は、第２の実施形態に適用することも可能である。
【００８５】
［第５の実施形態］
第５の実施形態は、第１の実施形態の変形例であり、電圧生成回路１５で使用する４個のレプリカセル４１〜４４をそれぞれ、並列接続された複数のレプリカセルで構成するようにしている。
【００８６】
図２０は、本発明の第５の実施形態に係る電圧生成回路１５の構成を示す回路図である。第１の実施形態の図８で示したレプリカセル４１は、２個のレプリカセル４１Ａ及び４１Ｂが並列に接続されて構成されている。２個のレプリカセル４１Ａ及び４１Ｂはそれぞれ、抵抗変化素子と選択トランジスタとが直列に接続されて構成されている。レプリカセル４１Ａ及び４１Ｂにそれぞれ含まれる抵抗変化素子は、参照セルＲＣと同じ抵抗値、すなわち低抵抗状態のメモリセルＭＣの抵抗値Ｒｍｉｎに固定される。
【００８７】
第１の実施形態の図８で示したレプリカセル４２は、２個のレプリカセル４２Ａ及び４２Ｂが並列に接続されて構成されている。２個のレプリカセル４２Ａ及び４２Ｂはそれぞれ、抵抗変化素子と選択トランジスタとが直列に接続されて構成されている。レプリカセル４２Ａ及び４２Ｂにそれぞれ含まれる抵抗変化素子は、高抵抗状態のメモリセルＭＣの抵抗値Ｒｍａｘに固定される。
【００８８】
レプリカセル４３及び４４は、レプリカセル４１と同様の構成である。なお、レプリカセル４３及び４４は、高抵抗状態のメモリセルＭＣの抵抗値Ｒｍａｘに固定されていても構わない。また、レプリカセル４１〜４４の各々を構成するレプリカセルの数は３個以上であってもよい。
【００８９】
このように構成された電圧生成回路１５では、参照電圧ＶＲ及び参照電流Ｉｒｅｆはそれぞれ、第１の実施形態で示した関係式と同じ関係式から算出される。よって、参照電流Ｉｒｅｆは、読み出し電圧ＶＭが印加された“０”メモリセルに流れるセル電流と、読み出し電圧ＶＭが印加された“１”メモリセルに流れるセル電流との中間の電流に設定される。
【００９０】
また、読み出し電圧ＶＭは、以下の式から算出される。  
ＶＭ＝Ｉｂｉａｓ×Ｒｍｉｎ×Ｒｍａｘ／（Ｒｍｉｎ＋Ｒｍａｘ）
以上詳述したように第５の実施形態によれば、レプリカセル４１〜４４のバラツキを低減することができる。これにより、電圧生成回路１５によって生成される読み出し電圧ＶＭ及び参照電圧ＶＲのバラツキを低減することが可能となる。その他の効果は、第１の実施形態と同じである。
【００９１】
なお、第５の実施形態で示した電圧生成回路１５は、第２の実施形態に適用することも可能である。
【００９２】
［実施例］
前述したように、本実施形態の抵抗変化型メモリとしては、ＭＲＡＭ以外の様々なメモリを使用することが可能である。以下に、抵抗変化型メモリの他の例として、ＲｅＲＡＭ及びＰＲＡＭについて説明する。
【００９３】
（ＲｅＲＡＭ）
図２１は、ＲｅＲＡＭに用いられる抵抗変化素子２０の構成を示す概略図である。抵抗変化素子２０は、下部電極２２、上部電極２６、及びこれらに挟まれた記録層７０を備えている。
【００９４】
記録層７０は、プロブスカイト型金属酸化物、或いは二元系金属酸化物などの遷移金属酸化物から構成される。プロブスカイト型金属酸化物としては、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）、Ｎｂ添加ＳｒＴｉ（Ｚｒ）Ｏ３、Ｃｒ添加ＳｒＴｉ（Ｚｒ）Ｏ３などが挙げられる。二元系金属酸化物としては、ＮｉＯ、ＴｉＯ２、Ｃｕ２Ｏなどが挙げられる。
【００９５】
抵抗変化素子２０は、それに印加する電圧の極性を変えることで抵抗値が変化し（バイポーラ型）、或いはそれに印加する電圧の絶対値を変えることで抵抗値が変化する（ユニポーラ型）。よって、抵抗変化素子２０は、印加電圧を制御することで低抵抗状態と高抵抗状態とに設定される。なお、バイポーラ型であるかユニポーラ型であるかは、選択する記録層７０の材料によって異なってくる。
【００９６】
例えばバイポーラ型の抵抗変化素子２０の場合、抵抗変化素子２０を高抵抗状態（リセット状態）から低抵抗状態（セット状態）へ遷移させる電圧をセット電圧Ｖset、低抵抗状態（セット状態）から高抵抗状態（リセット状態）へ遷移させる電圧をリセット電圧Ｖresetとすると、セット電圧Ｖsetは下部電極２２に対して上部電極２６に正の電圧を印加する正バイアス、リセット電圧Ｖresetは下部電極２２に対して上部電極２６に負の電圧を印加する負バイアスに設定される。そして、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、抵抗変化素子２０が１ビットデータを記憶することができる。
【００９７】
データの読み出しは、リセット電圧Ｖresetよりも１／１０００〜１／４程度の十分小さな読み出し電圧を抵抗変化素子２０に印加する。そして、この時に抵抗変化素子２０に流れる電流を検出することでデータを読み出すことができる。
【００９８】
（ＰＲＡＭ）
図２２は、ＰＲＡＭに用いられる抵抗変化素子２０の構成を示す概略図である。抵抗変化素子２０は、下部電極２２、ヒーター層７１、記録層７２、上部電極２６が順に積層されて構成されている。
【００９９】
記録層７２は、相変化材料から構成され、書き込み時に発生する熱により結晶状態と非晶質状態とに設定される。記録層７２の材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物を挙げることができる。これらの材料は、高速スイッチング性、繰返し記録安定性、高信頼性を確保する上で望ましい。
【０１００】
ヒーター層７１は、記録層７２の底面に接している。ヒーター層７１の記録層７２に接する面積は、記録層７２の底面の面積より小さいことが望ましい。これは、ヒーター層７１と記録層７２との接触部分を小さくすることで加熱部分を小さくし、書き込み電流又は電圧を低減するためである。ヒーター層７１は、導電性材料からなり、例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＡｌＮ、ＷＢＮ、ＷＳｉＮ、ＺｒＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＺｒＳｉＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉ、Ｔｉ、Ｔｉ−Ｗ、及びＣｕから選択される１つからなることが望ましい。また、ヒーター層７１は、後述する下部電極２２と同じ材料であってもよい。
【０１０１】
下部電極２２の面積は、ヒーター層７１の面積より大きい。上部電極２６は、例えば、記録層７２の平面形状と同じである。下部電極２２及び上部電極２６の材料としては、Ｔａ、Ｍｏ、Ｗなどの高融点金属が挙げられる。
【０１０２】
記録層７２は、それに印加する電流パルスの大きさ及び電流パルスの幅を制御することで加熱温度が変化し、結晶状態又は非晶質状態に変化する。具体的には、書き込み時、下部電極２２と上部電極２６との間に電圧又は電流を印加し、上部電極２６から記録層７２及びヒーター層７１を介して下部電極２２に電流を流す。記録層７２を融点付近まで加熱すると、記録層７２は非晶質相（高抵抗相）に変化し、電圧又は電流の印加を止めても非晶質状態を維持する。
【０１０３】
一方、下部電極２２と上部電極２６との間に電圧又は電流を印加し、記録層７２を結晶化に適した温度付近まで加熱すると、記録層７２は結晶相（低抵抗相）に変化し、電圧又は電流の印加を止めても結晶状態を維持する。記録層７２を結晶状態に変化させる場合は、非晶質状態に変化させる場合と比べて、記録層７２に印加する電流パルスの大きさは小さく、かつ電流パルスの幅は大きく設定される。このように、下部電極２２と上部電極２６との間に電圧又は電流を印加して記録層７２を加熱することで、記録層７２の抵抗値を変化させることができる。
【０１０４】
記録層７２が結晶相であるか、非晶質相であるかは、下部電極２２と上部電極２６との間に記録層７２が結晶化も非晶質化も生じない程度の低電圧又は低電流を印加し、下部電極２２と上部電極２６との間の電圧又は電流を読み取ることによって判別することができる。このため、低抵抗状態及び高抵抗状態を“０”データ及び“１”データに対応させることで、抵抗変化素子２０から１ビットデータを読み出すことができる。
【０１０５】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１０６】
【図１】本発明の第１の実施形態に係る抵抗変化型メモリ１０の構成を示す概略図。
【図２】１個のメモリユニットＭＵの構成を示すブロック図。
【図３】メモリセルＭＣの構成を示す回路図。
【図４】ＭＴＪ素子２０の構成を示す断面図。
【図５】ＭＴＪ素子２０の低抵抗状態及び高抵抗状態を説明する図。
【図６】参照セルＲＣの構成を示す回路図。
【図７】電圧生成回路１５の構成を示す概略図。
【図８】電圧生成回路１５の構成を示す回路図。
【図９】電圧調整回路１４の構成を示す回路図。
【図１０】電圧生成回路１５の他の構成例を示す回路図。
【図１１】実施例に係る電圧調整回路１４を中心に示したメモリユニットＭＵの構成を示す回路図。
【図１２】本発明の第２の実施形態に係る電圧転送回路５１の構成を示す概略図。
【図１３】電圧転送回路５１の構成を示す回路図。
【図１４】メモリユニットＭＵの構成を示すブロック図。
【図１５】電圧クランプ回路５０の構成を示す回路図。
【図１６】電圧転送回路５１の他の構成例を示す回路図。
【図１７】実施例に係る電圧クランプ回路５０を中心に示したメモリユニットＭＵの構成を示す回路図。
【図１８】本発明の第３の実施形態に係る電圧生成回路１５の構成を示す回路図。
【図１９】本発明の第４の実施形態に係る電圧生成回路１５の構成を示す回路図。
【図２０】本発明の第５の実施形態に係る電圧生成回路１５の構成を示す回路図。
【図２１】ＲｅＲＡＭに用いられる抵抗変化素子２０の構成を示す概略図。
【図２２】ＰＲＡＭに用いられる抵抗変化素子２０の構成を示す概略図。
【符号の説明】
【０１０７】
ＭＵ…メモリユニット、ＭＣＡ…メモリセルアレイ、ＲＤ…ロウデコーダ、ＣＤ…カラムデコーダ、ＳＡ…センスアンプ、ＷＤ…書き込み回路、ＭＣ…メモリセル、ＲＣ…参照セル、ＢＬ…ビット線、ＲＢＬ…参照ビット線、ＷＬ…ワード線、１０…抵抗変化型メモリ、１１…メモリコア、１２…周辺回路、１３…制御回路、１４…電圧調整回路、１５…電圧生成回路、２０…抵抗変化素子、２１，３１…選択トランジスタ、２２…下部電極、２３…固定層、２４…中間層、２５…記録層、２６…上部電極、３０…固定抵抗素子、４０…定電流源、４１〜４４…レプリカセル、５０…電圧クランプ回路、５１…電圧転送回路、６０，６１…固定抵抗素子、７０，７２…記録層、７１…ヒーター層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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