(57)【要約】      （修正有）【課題】特別な工程を追加することなく、簡易なプロセスで、抵抗層上の所定領域を選択的にサリサイド化することができる半導体装置の製造方法を提供する。【解決手段】第１素子形成領域１の絶縁層４０の上方にゲート電極５０を形成すると同時に、第２素子形成領域２の絶縁層４０の上方に導電層５０を形成する工程と、絶縁層４０の一部を除去して、第１素子形成領域１の半導体基板１０と、第２素子形成領域２の抵抗層３０と、を露出する工程と、第１素子形成領域１の露出された半導体基板１０に不純物を注入して、ソース領域およびドレイン領域７０ａ，７０ｂを形成する工程と、ソース領域および前記ドレイン領域７０ａ，７０ｂの上と、第２素子形成領域２の露出された抵抗層３０の上と、にシリサイド層８０を形成する工程と、を含む。【選択図】図１
2010050131.tif 000002
【特許請求の範囲】
【請求項１】
第１素子形成領域と第２素子形成領域とを有する半導体装置の製造方法であって、
前記第２素子形成領域に抵抗層を形成する工程と、
前記第１素子形成領域の半導体基板の上方と、前記第２素子形成領域の前記抵抗層の上方と、に絶縁層を形成する工程と、
前記第１素子形成領域の前記絶縁層の上方にゲート電極を形成すると同時に、前記第２素子形成領域の前記絶縁層の上方に導電層を形成する工程と、
前記絶縁層の一部を除去して、前記第１素子形成領域の前記半導体基板と、前記第２素子形成領域の前記抵抗層と、を露出する工程と、
前記第１素子形成領域の露出された前記半導体基板に不純物を注入して、ソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域の上と、前記第２素子形成領域の露出された前記抵抗層の上と、にシリサイド層を形成する工程と、
を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記抵抗層を形成する工程は、
前記第２素子形成領域の前記半導体基板に不純物を注入することにより、前記抵抗層を形成する、半導体装置の製造方法。
【請求項３】
請求項２において、
さらに、前記第１素子形成領域と前記第２素子形成領域とを区画する素子分離層を形成する工程を有する、半導体装置の製造方法。
【請求項４】
請求項１において、
前記抵抗層を形成する工程は、
前記第２素子形成領域の前記半導体基板の上方に、前記抵抗層に比べて抵抗の低い低抵抗層を形成し、前記低抵抗層に不純物を注入して抵抗を高くすることにより、前記抵抗層を形成する、半導体装置の製造方法。
【請求項５】
請求項４において、
前記低抵抗層は、ポリシリコンからなる、半導体装置の製造方法。
【請求項６】
請求項４または５において、
さらに、前記第２素子形成領域の前記半導体基板に素子分離層を形成する工程を有し、
前記素子分離層は、前記第１素子形成領域を区画するように形成され、
前記抵抗層は、前記第２素子形成領域の前記素子分離層の上に形成される、半導体装置の製造方法。
【請求項７】
請求項１ないし６のいずれかにおいて、
さらに、前記ゲート電極と前記導電層との側壁にサイドウォールを形成する工程を有する、半導体装置の製造方法。
【請求項８】
請求項１ないし７のいずれかにおいて、
前記ゲート電極と前記導電層とは、ポリシリコンからなる、半導体装置の製造方法。
【請求項９】
第１素子形成領域と第２素子形成領域とを有する半導体装置であって、
半導体基板と、
前記第２素子形成領域に形成された抵抗層と、
前記第１素子形成領域の前記半導体基板の上方と、前記第２素子形成領域の前記抵抗層の上方と、に形成された絶縁層と、
前記第１素子形成領域の前記絶縁層の上方に形成されたゲート電極と、
前記第２素子形成領域の前記絶縁層の上方に形成された導電層と、
前記第１素子形成領域の前記半導体基板に形成されたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域の上と、前記第２素子形成領域の前記抵抗層の上に形成されたシリサイド層と、
を含み、
前記ゲート電極と前記導電層とは、同じ材料からなる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、一般的に、同一シリコン基板上に、トランジスタ素子や抵抗素子などを混載する技術が知られている。
【０００３】
ＭＯＳ（Metal Oxide Semiconductor）トランジスタは、微細化が進むにつれて、ソース領域およびドレイン領域の不純物領域がショートチャネル効果を抑制するためにより薄くなっている。このため、ソース領域およびドレイン領域の層抵抗の上昇を防ぐため、ソース領域およびドレイン領域に自己配合的にシリサイド層を形成するサリサイド技術が知られている。
【０００４】
ここで、ソース領域およびドレイン領域をサリサイド化する場合、抵抗素子の抵抗層までもがサリサイド化され、所望の抵抗を得られないという問題が生じる。
【０００５】
例えば、特許文献１では、抵抗素子の領域を側壁絶縁層で覆い、所望の領域を選択的にサリサイド化する方法が開示されている。
【特許文献１】特開平５−２５９１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された方法では、抵抗素子の領域を覆う側壁絶縁層を形成するために、レジスト層を形成する工程を追加する必要があり、プロセスが複雑化してしまう場合がある。
【０００７】
本発明の目的の１つは、特別な工程を追加することなく、簡易なプロセスで、抵抗層上の所定領域を選択的にサリサイド化することができる半導体装置の製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の製造方法は、
第１素子形成領域と第２素子形成領域とを有する半導体装置の製造方法であって、
前記第２素子形成領域に抵抗層を形成する工程と、
前記第１素子形成領域の前記半導体基板の上方と、前記第２素子形成領域の前記抵抗層の上方と、に絶縁層を形成する工程と、
前記第１素子形成領域の前記絶縁層の上方にゲート電極を形成すると同時に、前記第２素子形成領域の前記絶縁層の上方に導電層を形成する工程と、
前記絶縁層の一部を除去して、前記第１素子形成領域の前記半導体基板と、前記第２素子形成領域の前記抵抗層と、を露出する工程と、
前記第１素子形成領域の露出された前記半導体基板に不純物を注入して、ソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域の上と、前記第２素子形成領域の露出された前記抵抗層の上と、にシリサイド層を形成する工程と、
を含む。
【０００９】
本発明に係る半導体装置の製造方法は、特別な工程を追加することなく、簡易なプロセスで、抵抗層上の所定領域を選択的にサリサイド化することができる。
【００１０】
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下「Ａ」という）の「上方」に他の特定のもの（以下「Ｂ」という）を形成する」などと用いている。本発明に係る記載では、この例のような場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。
【００１１】
本発明に係る半導体装置の製造方法において、
前記抵抗層を形成する工程は、
前記第２素子形成領域の前記半導体基板に不純物を注入することにより、前記抵抗層を形成することができる。
【００１２】
本発明に係る半導体装置の製造方法において、
さらに、前記第１素子形成領域と前記第２素子形成領域とを区画する素子分離層を形成する工程を有することができる。
【００１３】
本発明に係る半導体装置の製造方法において、
前記抵抗層を形成する工程は、
前記第２素子形成領域の前記半導体基板の上方に、前記抵抗層に比べて抵抗の低い低抵抗層を形成し、前記低抵抗層に不純物を注入して抵抗を高くすることにより、前記抵抗層を形成することができる。
【００１４】
本発明に係る半導体装置の製造方法において、
前記低抵抗層は、ポリシリコンからなることができる。
【００１５】
本発明に係る半導体装置の製造方法において、
さらに、前記第２素子形成領域の前記半導体基板に素子分離層を形成する工程を有し、
前記素子分離層は、前記第１素子形成領域を区画するように形成され、
前記抵抗層は、前記第２素子形成領域の前記素子分離層の上に形成されることができる。
【００１６】
本発明に係る半導体装置の製造方法において、
さらに、前記ゲート電極と前記導電層との側壁にサイドウォールを形成する工程を有することができる。
【００１７】
本発明に係る半導体装置の製造方法において、
前記ゲート電極と前記導電層とは、ポリシリコンからなることができる。
【００１８】
本発明に係る半導体装置は、
第１素子形成領域と第２素子形成領域とを有する半導体装置であって、
半導体基板と、
前記第２素子形成領域に形成された抵抗層と、
前記第１素子形成領域の前記半導体基板の上方と、前記第２素子形成領域の前記抵抗層の上方と、に形成された絶縁層と、
前記第１素子形成領域の前記絶縁層の上方に形成されたゲート電極と、
前記第２素子形成領域の前記絶縁層の上方に形成された導電層と、
前記第１素子形成領域の前記半導体基板に形成されたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域の上と、前記第２素子形成領域の前記抵抗層の上に形成されたシリサイド層と、
を含み、
前記ゲート電極と前記導電層とは、同じ材料からなる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００２０】
１．  第１の実施形態
１．１．  第１の実施形態に係る半導体装置
図１は、第１の実施形態に係る半導体装置１００を模式的に示す断面図である。半導体装置１００は、図１に示すように、半導体基板１０と、素子分離層２０と、を有する。
【００２１】
半導体基板１０は、第１導電型（例えばＰ型）のシリコン基板からなる。
【００２２】
素子分離層２０は、半導体基板１０に形成されている。素子分離層２０は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）層、セミリセスＬＯＣＯＳ層、トレンチ絶縁層からなる。図示の例では、素子分離層２０をＬＯＣＯＳ層としている。素子分離層２０は、第１素子形成領域１と、第２素子形成領域２と、を区画することができる。
【００２３】
（１）第１素子形成領域
第１素子形成領域１には、図１に示すように、ＭＯＳトランジスタ１Ｔが形成されている。ＭＯＳトランジスタ１Ｔは、絶縁層４０と、ゲート電極５０と、サイドウォール６０と、ソース領域およびドレイン領域７０ａ，７０ｂと、シリサイド層８０と、を有する。
【００２４】
絶縁層４０は、半導体基板１０上に形成されている。絶縁層４０は、例えば、二酸化シリコンからなる。
【００２５】
ゲート電極５０は、絶縁層４０上に形成されている。ゲート電極５０は、例えば、ポリシリコンからなる。
【００２６】
サイドウォール６０は、ゲート電極５０の側壁に形成されている。サイドウォール６０は、例えば、二酸化シリコンからなる。
【００２７】
ソース領域およびドレイン領域７０ａ，７０ｂは、半導体基板１０に形成されている。ソース領域およびドレイン領域７０ａ，７０ｂは、第２導電型（例えばＮ型）の不純物領域からなる。
【００２８】
シリサイド層８０は、ソース領域およびドレイン領域７０ａ，７０ｂ上に形成されている。シリサイド層８０は、さらにゲート電極５０上に形成されていることもできる。シリサイド層８０は、例えば、シリコンと金属との化合物からなる。より具体的には、シリサイド層８０は、例えば、タングステンシリサイド、モリブデンシリサイド、チタンシリサイド、コバルトシリサイドおよびニッケルシリサイドなどからなる。シリサイド層８０は、ソース領域およびドレイン領域７０ａ，７０ｂと、配線層（図示せず）とのコンタクト抵抗を低減することができる。
【００２９】
（２）第２素子形成領域
第２素子形成領域２には、図１に示すように、抵抗２Ｒが形成されている。抵抗２Ｒは、抵抗層３０と、絶縁層４０と、導電層５０と、サイドウォール６０と、シリサイド層８０と、を有する。なお、絶縁層４０、サイドウォール６０およびシリサイド層８０は、ＭＯＳトランジスタ１Ｔの説明で述べた材料からなる。
【００３０】
抵抗層３０は、半導体基板１０に形成されている。抵抗層３０は、例えばＮ型の不純物領域からなる。
【００３１】
絶縁層４０は、抵抗層３０上に形成されている。絶縁層４０は、抵抗層３０と導電層５０とを絶縁することができる。
【００３２】
導電層５０は、絶縁層４０上に形成されている。導電層５０は、ＭＯＳトランジスタ１Ｔのゲート電極５０と同じ材料からなる。そのため、導電層５０とゲート電極５０とを同時に形成することができる。導電層５０は、例えば、ポリシリコンからなる。導電層５０は、抵抗層３０上の所定領域以外にシリサイド層が形成されることを防止することができる。すなわち、導電層５０によって、抵抗層３０は、所定領域に選択的にシリサイド層を形成することができる。抵抗層３０上の所定領域以外にシリサイド層が形成されると、抵抗層３０を高抵抗層として利用できない場合がある。
【００３３】
サイドウォール６０は、導電層５０の側壁に形成されている。サイドウォール６０は、抵抗層３０上に形成されたシリサイド層８０と、導電層５０と、を確実に絶縁することができる。
【００３４】
シリサイド層８０は、抵抗層３０上に形成されている。シリサイド層８０は、さらに導電層５０上に形成されていることもできる。シリサイド層８０は、抵抗層３０と、配線層（図示せず）とのコンタクト抵抗を低減することができる。
【００３５】
１．２．  第１の実施形態に係る半導体装置の製造方法
次に、第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図２〜図４は、第１の実施形態に係る半導体装置１００の製造工程を模式的に示す断面図である。
【００３６】
図２に示すように、半導体基板１０に、素子分離層２０を形成する。素子分離層２０は、例えば、ＬＯＣＯＳ法によって形成される。すなわち、例えば、半導体基板１０上に窒化シリコン膜（図示せず）を形成し、窒化シリコン膜を所定の形状にパターニングした後、熱酸化することによって形成される。
【００３７】
図３に示すように、第２素子形成領域２の半導体基板１０に、例えばＮ型の不純物を注入して、抵抗層３０を形成する。不純物の注入は、例えば、レジスト層（図示せず）をマスクとして行われる。不純物の量、種類により、抵抗層３０の抵抗を調整することができる。
【００３８】
図４に示すように、第１素子形成領域１の半導体基板１０上と、第２素子形成領域２の抵抗層３０上と、に絶縁層４０を形成する。そして、第１素子形成領域１の絶縁層４０上にゲート電極５０を形成すると同時に、第２素子形成領域２の絶縁層４０上に導電層５０を形成する。具体的には、まず、半導体基板１０上に、例えば酸化膜（図示せず）を形成する。酸化膜は、例えば熱酸化法により形成される。次に、全面に、例えばポリシリコン層（図示せず）を形成し、ポリシリコン層上に所定のパターンを有するレジスト層（図示せず）を形成する。次に、レジスト層をマスクとして、ポリシリコン層をパターニングする。次に、例えば、ポリシリコン層をマスクとして、酸化膜の一部をウェットエッチングし、第１素子形成領域１の半導体基板１０と、第２素子形成領域２の抵抗層３０と、を露出する。こうして、酸化膜からなる絶縁層４０と、ポリシリコン層からなるゲート電極５０および導電層５０と、を形成することができる。
【００３９】
図４に示すように、第１素子形成領域１のゲート電極５０の側壁と、第２素子形成領域２の導電層５０の側壁と、にサイドウォール６０を形成する。サイドウォール６０は、例えば、全面に酸化膜（図示せず）を形成した後、ドライエッチングによりエッチバックすることにより形成される。
【００４０】
図４に示すように、第１素子形成領域１の露出された半導体基板１０に、例えばＮ型の不純物を注入してソース領域およびドレイン領域７０ａ，７０ｂを形成する。不純物の注入は、例えば、レジスト層（図示せず）をマスクとして行われる。
【００４１】
図１に示すように、ソース領域およびドレイン領域７０ａ，７０ｂ上と、第２素子形成領域２の露出された抵抗層３０上と、にシリサイド層８０を形成する。さらに、第１素子形成領域１のゲート電極５０上と、第２素子形成領域２の導電層５０上と、にシリサイド層８０を形成することもできる。具体的には、シリサイド層８０は、全面に金属層（図示せず）を形成したのち、熱処理することによって、金属層と、例えば抵抗層３０等に含まれているシリコンと、を反応させることにより形成することができる。
【００４２】
以上の工程により、半導体装置１００を製造することができる。
【００４３】
半導体装置１００の製造方法は、例えば、以下の特徴を有する。
【００４４】
半導体装置１００の製造方法では、第１素子形成領域１のゲート電極５０と、第２素子形成領域２の導電層５０と、を同時に形成することができる。導電層５０によって、抵抗層３０上の所定領域に、選択的にシリサイド層８０を形成することができる。すなわち、半導体装置１００の製造方法では、特別な工程を追加することなく、簡易なプロセスで、抵抗層３０上の所定領域を選択的にサリサイド化することができる。
【００４５】
半導体装置１００の製造方法では、第１素子形成領域１のゲート電極５０の側壁と、第２素子形成領域２の導電層５０の側壁と、にサイドウォール６０を形成することができる。そのため、抵抗層３０上に形成されたシリサイド層８０と、導電層５０と、を確実に絶縁することができる。
【００４６】
２．  第２の実施形態
２．１．  第２の実施形態に係る半導体装置
図５は、第２の実施形態に係る半導体装置２００を模式的に示す断面図である。以下、第２の実施形態に係る半導体装置２００において、第１の実施形態に係る半導体装置１００の構成部材と同様の機能を有する部材については同一の符号を付し、その詳細な説明を省略する。
【００４７】
半導体装置２００では、図５に示すように、素子分離層２０は、第２素子形成領域２の半導体基板１０に形成されている。さらに、素子分離層２０は、第１素子形成領域１を区画している。第２素子形成領域２には、抵抗２００Ｒが形成されている。
【００４８】
抵抗２００Ｒは、抵抗層２３０を有する。抵抗層２３０は、第２素子形成領域２の素子分離層２０上に形成されている。抵抗層２３０は、例えば、不純物が注入されたポリシリコンからなる。
【００４９】
２．２．  第２の実施形態に係る半導体装置の製造方法
次に、第２の実施形態に係る半導体装置の製造方法について、説明する。図６は、第２の実施形態に係る半導体装置２００の製造工程を模式的に示す断面図である。以下、第２の実施形態に係る半導体装置２００の製造方法において、第１の実施形態に係る半導体装置１００の製造方法の構成部材と同様の機能を有する部材については同一の符号を付し、その詳細な説明を省略する。
【００５０】
図６に示すように、第２素子形成領域２の素子分離層２０上に抵抗層２３０を形成する。具体的には、まず、全面に、低抵抗層（図示せず）を形成する。次に、低抵抗層に例えば不純物を注入して、高抵抗層を形成する。そして、高抵抗層上に所定のパターンを有するレジスト層（図示せず）を形成し、レジスト層をマスクとしてパターニングする。こうして、抵抗層２３０を形成することができる。より具体的には、低抵抗層はポリシリコンからなることができる。すなわち、ポリシリコンに不純物を注入して抵抗層２３０を形成することができる。
【００５１】
半導体装置２００の製造方法では、半導体装置１００の製造方法と同様に、特別な工程を追加することなく、簡易なプロセスで、抵抗層２３０上の所定領域を選択的にサリサイド化することができる。
【００５２】
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できよう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【図面の簡単な説明】
【００５３】
【図１】第１の実施形態に係る半導体装置を模式的に示す断面図。
【図２】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図３】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図４】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図５】第２の実施形態に係る半導体装置を模式的に示す断面図。
【図６】第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
【００５４】
１  第１素子形成領域、１Ｔ  ＭＯＳトランジスタ、２  第２素子形成領域、
２Ｒ  抵抗、１０  半導体基板、２０  素子分離層、３０  抵抗層、４０  絶縁層、
５０  ゲート電極、５０  導電層、６０  サイドウォール、
７０ａ，７０ｂ  ソース領域およびドレイン領域、８０  シリサイド層、
１００  半導体装置、２００  半導体装置、２００Ｒ  抵抗、２３０  抵抗層
【図１】
2010050131.tif 000003
【図２】
2010050131.tif 000004
【図３】
2010050131.tif 000005
【図４】
2010050131.tif 000006
【図５】
2010050131.tif 000007
【図６】
2010050131.tif 000008