(57)【要約】【課題】ゲート電極の周囲、全周にわたってチャネル領域を形成することで、単位面積当たりの電流量を増加させることを可能にする。【解決手段】半導体領域１１と、前記半導体領域１１中に配置されたゲート電極２１と、前記ゲート電極２１の周囲に形成されたゲート絶縁膜２２と、前記ゲート電極２１の一端に前記ゲート絶縁膜２２を介して形成されたソース・ドレイン電極になる第１不純物領域２３と、前記ゲート電極２１を横切るように前記半導体領域１１に前記ゲート絶縁膜２２を介して形成されたソース・ドレイン電極になる第２不純物領域２４と、前記ゲート電極２１の他端に接続されたゲート引き出し電極２５を有し、前記第１不純物領域２３と前記第２不純物領域２４との間の前記ゲート電極２１周囲の前記半導体領域１１にチャネル領域が形成される。【選択図】図１
2010050171.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域と、
前記半導体領域中に配置されたゲート電極と、
前記ゲート電極の周囲に形成されたゲート絶縁膜と、
前記ゲート電極の一端に前記ゲート絶縁膜を介して形成されたソース・ドレイン電極になる第１不純物領域と、
前記ゲート電極を横切るように前記半導体領域に前記ゲート絶縁膜を介して形成されたソース・ドレイン電極になる第２不純物領域と、
前記ゲート電極の他端に接続されたゲート引き出し電極を有し、
前記第１不純物領域と前記第２不純物領域との間の前記ゲート電極周囲の前記半導体領域にチャネル領域が形成される
半導体装置。
【請求項２】
前記半導体領域に前記ゲート電極が複数形成され、
前記各ゲート電極の周囲に前記ゲート絶縁膜が形成され、
前記各ゲート電極の一端に前記ゲート絶縁膜を介して前記第１不純物領域が形成され、
前記各ゲート電極を横切るように前記半導体領域に前記ゲート絶縁膜を介して前記第２不純物領域が形成され、
前記各ゲート電極の他端に前記ゲート引き出し電極が形成された
請求項１記載の半導体装置。
【請求項３】
前記ゲート電極は、チタン、ルテニウム、ハフニウム、イリジウム、コバルト、タングステン、モリブデン、ランタン、ニッケル、銅、アルミニウムのうちから選択される少なくとも１種、もしくはこれらの珪化物、もしくはこれらの窒化物、またはこれらを組み合わせたものである
請求項１記載の半導体装置。
【請求項４】
前記ゲート絶縁膜は、シリコン、アルミニウム、イットリウム、ジルコニウム、ランタン、ハフニウム、タンタルのうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物である
請求項１記載の半導体装置。
【請求項５】
シリコン基板にトランジスタ形成領域を区画する素子分離領域を形成する工程と、
前記トランジスタ形成領域の前記シリコン基板を前記素子分離領域の途中まで除去して凹部を形成する工程と、
前記凹部内にシリコンゲルマニウム層と第１シリコン層を交互に積層する工程と、
前記シリコンゲルマニウム層と第１シリコン層をパターニングしてシリコンゲルマニウム層と第１シリコン層の積層体からなる複数の壁体を形成する工程と、
前記壁体の周囲に第２シリコン層を形成する工程と、
前記第２シリコン層および前記シリコン基板に、前記壁体の一端に接続するソース・ドレイン電極となる第１不純物領域を形成するとともに、前記壁体の中央部を横切るように前記壁体の第１シリコン層と前記第２シリコン層と前記シリコン基板にソース・ドレイン電極になる第２不純物領域を形成する工程と、
前記壁体の他端側の前記第２シリコン層を除去し、さらに前記壁体のシリコンゲルマニウム層を除去する工程と、
前記第２シリコン層と前記シリコンゲルマニウム層を除去して形成された空間にゲート絶縁膜を介してゲート電極を形成する工程を有する
半導体装置の製造方法。
【請求項６】
前記第１不純物領域と前記第２不純物領域は、前記第１シリコン層、前記第２シリコン層および前記シリコン基板の一部を除去した後、その除去領域にエピタキシャル成長によって形成する
請求項５記載の半導体装置の製造方法。
【請求項７】
シリコン基板にトランジスタ形成領域を区画する素子分離領域を形成する工程と、
前記トランジスタ形成領域の前記シリコン基板を前記素子分離領域の途中まで除去して凹部を形成する工程と、
前記凹部内にシリコンゲルマニウム層と第１シリコン層を交互に積層する工程と、
前記シリコンゲルマニウム層と第１シリコン層をパターニングしてシリコンゲルマニウム層と第１シリコン層の積層体からなる複数の壁体を形成する工程と、
前記壁体の周囲に第２シリコン層を形成する工程と、
前記壁体の他端側の前記第２シリコン層を除去し、さらに前記壁体のシリコンゲルマニウム層を除去する工程と、
前記第２シリコン層と前記シリコンゲルマニウム層を除去して形成された空間にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２シリコン層および前記シリコン基板に、前記壁体の一端に接続するソース・ドレイン電極となる第１不純物領域を形成するとともに、前記壁体の中央部を横切るように前記壁体の第１シリコン層と前記第２シリコン層と前記シリコン基板にソース・ドレイン電極になる第２不純物領域を形成する工程を有する
半導体装置の製造方法。
【請求項８】
前記第１不純物領域と前記第２不純物領域は、前記第１シリコン層、前記第２シリコン層および前記シリコン基板の一部を除去した後、その除去領域にエピタキシャル成長によって形成する
請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年半導体集積回路は微細化が進行し、高速動作、低消費電力化などの観点からＭＯＳＦＥＴにおける更なる低オン抵抗化が求められている。このような要求を満たすためには単位面積あたりの電流量を増加させることが必要である。
【０００３】
従来技術で作製したＭＯＳＦＥＴを図１２に示す。図１２では、（１）に平面図を示し、（２）に平面図中のＡ−Ｂ線断面図を示す。
【０００４】
図１２に示すように、上記ＭＯＳＦＥＴ１１０は、シリコン基板１１１に素子を分離するＳＴＩ（Shallow Trench Isolation)構造の素子分離領域１１２が形成されている。
上記シリコン基板１１１上には、ゲート絶縁膜１１３を介して、ポリシリコンなどからなるゲート電極１１４が形成されている。このゲート電極１１４の側壁には、サイドウォール絶縁膜１１５が形成されている。さらに上記ゲート電極１１４の両側における上記シリコン基板１１１には、ソース電極１１６、ドレイン電極１１７が、シリコン基板１１１に不純物を注入して形成されている。このようなＭＯＳＦＥＴ１１０が構成されている。
なお、上記ソース電極１１６、ドレイン電極１１７は、シリコンゲルマニウム（ＳｉＧｅ）などの格子定数が異なる材料をエピタキシャル成長させて形成する場合もある。
上記構成の従来のＭＯＳＦＥＴ１１０では、平面図から分かるように、電流はゲート電極１１４の長手方向に対して垂直な方向に流れることとなる。
【０００５】
したがって、上記構成の従来のＭＯＳＦＥＴ１１０では、電流はゲート電極１１４直下のシリコン基板１１１表面もしくはその近傍を流れるのみである。このため、ＭＯＳＦＥＴ１１０の微細化によって、単位面積当たりの電流量は、ＭＯＳＦＥＴ１１０の周辺に形成される電極（図示せず）や素子分離領域１１２の割合が増加することにより減少してしまう。その改善策として、チャネル領域に応力を印加して移動度を大きくすることで電流量を増加する技術も開示されているが、十分な電流量を確保するに至っていない。
【０００６】
また、半導体基板中に少なくトランジスタの一部が埋め込まれたＭＯＳＦＥＴのゲート電極に対してその両側面にゲート絶縁膜を介してチャネル領域が形成されたＭＯＳＦＥＴが開示されている（例えば、特許文献１参照。）。このＭＯＳＦＥＴでも、チャネル領域はゲート電極の両側面に沿って設けられているのみであり、十分な電流量を確保するに至っていない。
【０００７】
【特許文献１】特開２００２−２０３９６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、従来構造のＭＯＳＦＥＴでは、単位面積当たりの電流量が十分に確保できていない点である。
【０００９】
本発明は、ゲート電極の周囲、全周にわたってチャネル領域を形成することで、単位面積当たりの電流量を増加させることを可能にする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、半導体領域と、
前記半導体領域中に配置されたゲート電極と、
前記ゲート電極の周囲に形成されたゲート絶縁膜と、
前記ゲート電極の一端に前記ゲート絶縁膜を介して形成されたソース・ドレイン電極になる第１不純物領域と、
前記ゲート電極を横切るように前記半導体領域に前記ゲート絶縁膜を介して形成されたソース・ドレイン電極になる第２不純物領域と、
前記ゲート電極の他端に接続されたゲート引き出し電極を有し、
前記第１不純物領域と前記第２不純物領域との間の前記ゲート電極周囲の前記半導体領域にチャネル領域が形成される。
【００１１】
本発明の半導体装置では、ソース・ドレイン電極になる第１不純物領域とソース・ドレイン電極になる第２不純物領域間のゲート電極の側周に形成されている半導体領域の全域がチャネル領域になるため、単位面積当たりの電流量を増加させることができる。
【００１２】
本発明の半導体装置の製造方法は、シリコン基板にトランジスタ形成領域を区画する素子分離領域を形成する工程と、
前記トランジスタ形成領域の前記シリコン基板を前記素子分離領域の途中まで除去して凹部を形成する工程と、
前記凹部内にシリコンゲルマニウム層と第１シリコン層を交互に積層する工程と、
前記シリコンゲルマニウム層と第１シリコン層をパターニングしてシリコンゲルマニウム層と第１シリコン層の積層体からなる複数の壁体を形成する工程と、
前記壁体の周囲に第２シリコン層を形成する工程と、
前記第２シリコン層および前記シリコン基板に、前記壁体の一端に接続するソース・ドレイン電極となる第１不純物領域を形成するとともに、前記壁体の中央部を横切るように前記壁体の第１シリコン層と前記第２シリコン層と前記シリコン基板にソース・ドレイン電極になる第２不純物領域を形成する工程と、
前記壁体の他端側の前記第２シリコン層を除去し、さらに前記壁体のシリコンゲルマニウム層を除去する工程と、
前記第２シリコン層と前記シリコンゲルマニウム層を除去して形成された空間にゲート絶縁膜を介してゲート電極を形成する工程を有する。
【００１３】
本発明の半導体装置の製造方法では、ソース・ドレイン電極になる第１不純物領域とソース・ドレイン電極になる第２不純物領域間のゲート電極の側周に形成される第１シリコン層、第２シリコン層、シリコン基板等のシリコン領域の全域がチャネル領域になるため、単位面積当たりの電流量を増加させることができる。
【００１４】
本発明の半導体装置の製造方法は、シリコン基板にトランジスタ形成領域を区画する素子分離領域を形成する工程と、
前記トランジスタ形成領域の前記シリコン基板を前記素子分離領域の途中まで除去して凹部を形成する工程と、
前記凹部内にシリコンゲルマニウム層と第１シリコン層を交互に積層する工程と、
前記シリコンゲルマニウム層と第１シリコン層をパターニングしてシリコンゲルマニウム層と第１シリコン層の積層体からなる複数の壁体を形成する工程と、
前記壁体の周囲に第２シリコン層を形成する工程と、
前記壁体の他端側の前記第２シリコン層を除去し、さらに前記壁体のシリコンゲルマニウム層を除去する工程と、
前記第２シリコン層と前記シリコンゲルマニウム層を除去して形成された空間にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２シリコン層および前記シリコン基板に、前記壁体の一端に接続するソース・ドレイン電極となる第１不純物領域を形成するとともに、前記壁体の中央部を横切るように前記壁体の第１シリコン層と前記第２シリコン層と前記シリコン基板にソース・ドレイン電極になる第２不純物領域を形成する工程を有する。
【００１５】
本発明の半導体装置の製造方法では、ソース・ドレイン電極になる第１不純物領域とソース・ドレイン電極になる第２不純物領域間のゲート電極の側周に形成される第１シリコン層、第２シリコン層、シリコン基板等のシリコン領域の全域がチャネル領域になるため、単位面積当たりの電流量を増加させることができる。
【発明の効果】
【００１６】
本発明の半導体装置は、単位面積当たりの電流量を増加させることができるので、オン抵抗の小さな半導体装置を実現できるという利点がある。
【００１７】
本発明の半導体装置の各製造方法は、単位面積当たりの電流量を増加させることができるので、オン抵抗の小さな半導体装置を実現できるという利点がある。
【発明を実施するための最良の形態】
【００１８】
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
１．第１の実施の形態（半導体装置の第１構成例）。
２．第２の実施の形態（半導体装置の第１製造方法）。
３．第３の実施の形態（半導体装置の第２製造方法）。
【００１９】
＜１．第１の実施の形態＞
［半導体装置の第１構成例］
【００２０】
本発明の半導体装置に係る第１の実施の形態（半導体装置の第１構成例）を、図１（１）の平面レイアウト図および断面図によって説明する。図１は、（１）に平面レイアウト図を示し、（２）に平面レイアウト図中のＡ−Ｂ線断面図を示し、（３）に平面レイアウト図中のＣ−Ｄ線断面図を示す。
【００２１】
図１に示すように、半導体領域１１は、その側周部に素子分離領域５１によって囲まれてされている。上記半導体領域１１は例えばシリコンで形成される。もちろん、シリコン以外の半導体で形成されていてもよい。
【００２２】
上記半導体領域１１中には、複数のゲート電極２１が配置されている。このゲート電極２１は１本であっても複数本であってもよい。図面では平面レイアウト上で３本、深さ方向に３層で、合計９本のゲート電極２１が形成されている例を示した。
上記ゲート電極２１は、例えば、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、イリジウム（Ｉｒ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属、またはこれら金属のシリコン化合物や窒素化合物、さらにはこれらを組み合わせて用いる。
積層構造である場合には、ゲート電極の仕事関数を調整したり（しきい値電圧を調整するため）、ゲート電極の抵抗を下げるために複数の金属膜を積層しても良い。
例えば、上記ゲート電極２１は、最外周、すなわち次に説明するゲート絶縁膜２２に接触する領域には、仕事関数を制御する仕事関数制御膜を形成し、その内部は低抵抗な金属材料を形成してもよい。
【００２３】
例えば、半導体装置１がｎＭＯＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以下、望ましくは、４．３ｅＶ以下の仕事関数を有する。半導体装置１がｐＭＯＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。
【００２４】
例えば、上記仕事関数制御膜の一例としては、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
【００２５】
ｎＭＯＳＦＥＴに適した仕事関数制御膜は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリケート（ＨｆＳｉx）がより好ましい。ｎＭＯＳＦＥＴ用のハフニウムシリケートは４．１ｅＶ〜４．３ｅＶ程度である。
【００２６】
ｐＭＯＳＦＥＴに適した仕事関数制御膜は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物がある。具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ｐＭＯＳＦＥＴ用の窒化チタンは４．５ｅＶ〜５．０ｅＶ程度である。
【００２７】
上記仕事関数制御膜の内側に形成される材料としては、例えば、タングステン（Ｗ）、銅、アルミニウム、チタン、窒化チタン、タングステンシリサイド等の半導体装置に用いる配線材料で形成することができ、第１ゲート電極よりも低抵抗であることが望ましい。
【００２８】
上記各ゲート電極２１の周囲にはゲート絶縁膜２２が形成されている。このゲート絶縁膜２１は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物からなる膜が用いられる。
具体的には、酸化シリコン（ＳｉＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（Ｌａ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）、酸化ジルコニウムハフニウム（ＺｒＡｌＯx）、さらにはこれらの窒化物(酸窒化シリコン（ＳｉＯＮ）、酸窒化ケイ化ハフニウム（ＨｆＳｉＯＮなど）)が例示される。これらの材料の比誘電率は、組成や結晶性などによって多少の変動はあるが、例えばＨｆＯ2の比誘電率は２５〜３０、ＺｒＯ2の比誘電率は２０〜２５である。
【００２９】
上記各ゲート電極２１の一端には、上記ゲート絶縁膜２２を介してソース・ドレイン電極になる第１不純物領域２３が形成されている。この第１不純物領域２３は、例えばｎＭＯＳＦＥＴとする場合には、上記半導体領域１１にｎ型不純物を導入して形成されている。ｎ型不純物としては、例えばリン（Ｐ）、ヒ素（Ａｓ）等がある。またｐＭＯＳＦＥＴとする場合には、上記半導体領域１１にｐ型不純物を導入して形成されている。ｐ型不純物としては、例えばホウ素（Ｂ）がある。
【００３０】
上記各ゲート電極２１を横切るように上記半導体領域１１には、上記ゲート絶縁膜２２を介してソース・ドレイン電極になる第２不純物領域２４が形成されている。この第２不純物領域２４は、例えばｎＭＯＳＦＥＴとする場合には、上記半導体領域１１にｎ型不純物を導入して形成されている。ｎ型不純物としては、例えばリン（Ｐ）、ヒ素（Ａｓ）等がある。またｐＭＯＳＦＥＴとする場合には、上記半導体領域１１にｐ型不純物を導入して形成されている。ｐ型不純物としては、例えばホウ素（Ｂ）がある。
【００３１】
上記各ゲート電極２１の他端にはゲート引き出し電極２５が接続されている。このゲート引き出し電極２５は、例えば上記ゲート電極２１と同一材料で形成されている。
【００３２】
そして、上記第１不純物領域２３と上記第２不純物領域２４との間における上記ゲート電極２１周囲の上記半導体領域１１にチャネル領域が形成される。
本発明の半導体装置１は以上のような構成となっている。
【００３３】
さらに、上記半導体装置１のコンタクトの一例を図２によって説明する。図２は、（１）に平面レイアウト図を示し、（２）に平面レイアウト図中のＡ−Ｂ線断面図を示す。
【００３４】
上記半導体領域１１上にはシリサイドブロック膜４１が形成されている。このシリサイドブロック膜４１は、例えば窒化シリコン膜で形成されている。上記シリサイドブロック膜４１には、上記第１不純物領域２３、上記第２不純物領域２４上に開口部４２、４３が形成されている。
露出されている上記第１不純物領域２３、上記第２不純物領域２４のそれぞれの最上部には、金属シリサイド層２７、２８が形成されている。上記金属シリサイド層２７、２８は、例えばコバルトシリサイド、ニッケルシリサイド等の金属シリサイドで形成されている。
さらに上記半導体領域１１上には層間絶縁膜４５が形成されている。この層間絶縁膜４５は、例えば酸化シリコン膜で形成されている。上記層間絶縁膜４５には、上記第１不純物領域２３、上記第２不純物領域２４、ゲート引き出し電極２５上にコンタクトホール４６、４７、４８が形成されている。上記各コンタクトホール４６、４７、４８には、取り出し電極６１、６２、６３が形成されている。
【００３５】
本発明の半導体装置１では、ソース・ドレイン電極になる第１不純物領域２３とソース・ドレイン電極になる第２不純物領域２４間のゲート電極２１の側周に形成されている半導体領域１１の全域がチャネル領域になるため、単位面積当たりの電流量を増加させることができる。よって、オン抵抗の小さな半導体装置１を実現できるという利点がある。
【００３６】
例えば、上記半導体装置１の１本のゲート電極２１に着目する。
図３（１）に示すように、上記半導体装置１では、ゲート電極２１が半導体領域１１中にゲート絶縁膜２２を介して埋め込まれた状態に形成されている。よって、電流は、ゲート絶縁膜２２を介したゲート電極２１周囲に沿う半導体領域１１を流れる。半導体領域１１に形成されるチャネル領域２６を流れる。
前記説明した従来のＭＯＳＦＥＴでは、ゲート電極はシリコン基板上にゲート絶縁膜を介して形成され、電流はシリコン基板の表面を流れていた。すなわち、ゲート電極の一面に沿って流れていた。
一方、本発明の半導体装置１では、上記説明したように、ゲート電極２１の側周全域にわたって電流が流れる。したがって、明らかに、単位面積当たりの電流量を増加させることができることがわかる。
また、図３（２）に示すように、複数（例えば９本）ゲート電極２１を積層し配列することで、更なる単位面積当たりの電流値をさらに増加させることができ、オン抵抗をさらに低減することができる。
なお、電流の流れる方向は、上記第１不純物領域２３と上記第２不純物領域２４（前記図１参照）のどちらか一方をソース電極にし、他方をドレイン電極にするかによって変わる。
【００３７】
＜変形例＞
［半導体装置の構成例の変形例］
【００３８】
上記半導体装置１では、上記第１不純物領域２３をソース電極、上記第２不純物領域２４をドレイン電極とすることができる。逆に上記第１不純物領域２３をドレイン電極、上記第２不純物領域２４をソース電極とすることができる。
上記どちらの構成であっても、前記説明した作用効果は同等に得られる。
【００３９】
＜２．第２の実施の形態＞
［半導体装置の第１製造方法］
【００４０】
本発明の第２の実施の形態（半導体装置の第１製造方法）を、図４〜図７の製造工程図によって説明する。図４〜図７では、左図に平面レイアウト図を示し、右図に平面レイアウト図中のＡ−Ｂ線断面図を示す。
【００４１】
図４（１）に示すように、シリコン基板１０上に素子分離領域５１を形成する。素子分離領域５１は、例えば酸化膜からなるＳＴＩ（Shallow Trench Isolation）構造で形成する。
【００４２】
次に、図４（２）に示すように、素子分離領域５１により囲まれた部分の上記シリコン基板１０のトランジスタ形成領域を、素子分離領域５１の途中の深さまで除去して凹部７１を形成する。上記除去は、例えばドライエッチング法などを用いたエッチングによる。
【００４３】
次に、図４（３）に示すように、凹部７１内にシリコンゲルマニウム層８１と第１シリコン層８２を交互に積層する。
まず、エピタキシャル成長法によってシリコン基板１０上に、シリコンゲルマニウム（ＳｉＧｅ）層８１を堆積し、次に第１シリコン層８２を堆積する。以降、シリコンゲルマニウム層８１と第１シリコン層８２を交互にエピタキシャル成長させる。
本例では３層のシリコンゲルマニウム層８１を用いている。この積層数は、半導体装置が求める電流量によって適宜決定される。
上記シリコンゲルマニウム層８１におけるゲルマニウム（Ｇｅ）の濃度は、例えば３０％程度であるが、濃度はこの限りではない。またシリコンゲルマニウム層８１、第１シリコン層８２の厚さは、例えばそれぞれ５０ｎｍ〜１００ｎｍ程度とする。
なお、上記素子分離領域５１を形成する前に予めシリコンゲルマニウム層８１と第１シリコン層８２の積層構造を形成しておいてから上記素子分離領域５１を作製しても良い。
【００４４】
次に、図５（４）に示すように、上記シリコンゲルマニウム層８１と上記第１シリコン層８２の積層体をパターニングしてシリコンゲルマニウム層８１と第１シリコン層８２の積層体からなる複数の壁体８３を形成する。上記パターニングは、例えばレジストマスクを用いたドライエッチングによる。上記壁体８３の幅は、約５０ｎｍ〜１００ｎｍ程度とする。
【００４５】
次に、図５（５）に示すように、上記壁体８３の周囲に第２シリコン層８４を形成する。この第２シリコン層８４は、例えばシリコンをエピタキシャル成長させて形成する。
【００４６】
次に、図５（６）に示すように、上記第２シリコン層８４および上記シリコン基板１０に、上記壁体８３の一端（図面では左端）に接続するソース・ドレイン電極となる第１不純物領域２３を形成するとともに、上記壁体８３を横切るように上記壁体８３の第１シリコン層８２と上記第２シリコン層８４と上記シリコン基板１０にソース・ドレイン電極になる第２不純物領域２４を形成する。
上記第１不純物領域２３と第２不純物領域２４を形成するには、まず、上記第１不純物領域２３と第２不純物領域２４を形成する領域上に開口部９２、９３を設けたイオン注入マスク９１を、例えばフォトレジストにより形成する。
次いで、イオン注入法により、例えばｎ型不純物（例えばヒ素（Ａｓ）もしくはリン（Ｐ））をイオン注入して、上記第１不純物領域２３と第２不純物領域２４を形成する。
このとき、シリコンゲルマニウム層８１にも第１不純物領域２３、第２不純物領域２４を形成する不純物がドーピングされてもよい。
【００４７】
その後、上記イオン注入マスク９１を除去する。
次に、活性化アニールを行って、上記第１不純物領域２３と第２不純物領域２４の不純物を活性化する。この活性化アニールは、例えば１０００℃〜１１００℃程度の急速熱処理（ＲＴＡ）による。
上記第１不純物領域２３と第２不純物領域２４は、シリコン領域（第１シリコン層８２、第２シリコン層８４、シリコン基板１０）の一部をドライエッチングして除去した後、その除去領域にエピタキシャル成長により形成しても良い。
【００４８】
次に、図６（７）に示すように、最表面に表面保護層８５を形成する。この表面保護層８５は、例えば窒化シリコン膜で形成する。
次に、上記表面保護層８５をパターニングし、この表面保護層８５をエッチングマスクに用いて、上記第１シリコン層８２、第２シリコン層８４をエッチングし、上記壁体８３の一端（図面右端）側に凹部８６を形成する。
【００４９】
次に、図６（８）に示すように、上記凹部８６内に露出している上記壁体のシリコンゲルマニウム層８１（前記図５（４）等参照）を除去して、空間８７を形成する。この除去加工は、例えばウェットエッチング法による。例えば、第１シリコン層８２、第２シリコン層８４とシリコンゲルマニウム層８１のエッチングレートの違いを利用して、シリコンゲルマニウム層８１の部分のみウェットエッチングを行う。エッチングには、例えばフッ硝酸溶液を用い、この処理に用いる溶液はフッ酸（ＨＦ）に対してＨＮＯ3およびＨ2Ｏが５０倍以上含まれていることが望ましい。
【００５０】
次に、図６（９）に示すように、上記第２シリコン層８４と上記シリコンゲルマニウム層８１を除去して形成された空間、すなわち、凹部８６と空間８７にゲート絶縁膜２２を介してゲート電極２１を形成する。
【００５１】
上記ゲート絶縁膜２２を酸化シリコンで形成する場合には、シリコンの熱酸化処理、もしくはＡＬＤ法、ＣＶＤ法などを用いて形成する。
【００５２】
また、上記ゲート絶縁膜２２を構成する誘電率絶縁膜としては、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物からなる膜が用いられる。
【００５３】
具体的には、酸化シリコン（ＳｉＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（Ｌａ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）、酸化ジルコニウムハフニウム（ＺｒＡｌＯx）、さらにはこれらの窒化物(酸窒化シリコン（ＳｉＯＮ）、酸窒化ケイ化ハフニウム（ＨｆＳｉＯＮなど）)が例示される。これらの材料の比誘電率は、組成や結晶性などによって多少の変動はあるが、例えばＨｆＯ2の比誘電率は２５〜３０、ＺｒＯ2の比誘電率は２０〜２５である。
【００５４】
上記誘電率絶縁膜は、例えばＡＬＤ法、ＣＶＤ法などを用いて形成する。もしくは、金属膜を形成した後、酸化処理、窒化処理、もしくは酸窒化処理して形成することもできる。
【００５５】
上記ゲート電極２１は、ＡＬＤ法あるいはＣＶＤ法を用いてゲート電極形成膜８８を堆積して形成される。
上記ゲート電極２１は、例えば、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、イリジウム（Ｉｒ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属、またはこれら金属のシリコン化合物や窒素化合物、さらにはこれらを組み合わせて用いる。
【００５６】
積層構造とする場合には、ゲート電極の仕事関数を調整したり（しきい値電圧を調整するため）、ゲート電極の抵抗を下げるために複数の金属膜を積層しても良い。
例えば、上記ゲート電極２１は、最外周、すなわち次に説明するゲート絶縁膜２２に接触する領域には、仕事関数を制御する仕事関数制御膜を形成し、その内部は低抵抗な金属材料で形成してもよい。
【００５７】
例えば、トランジスタ素子がｎＭＯＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以下、望ましくは、４．３ｅＶ以下の仕事関数を有する。トランジスタ素子がｐＭＯＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。
【００５８】
例えば、上記仕事関数制御膜の一例としては、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
【００５９】
ｎＭＯＳＦＥＴに適した仕事関数制御膜は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリケート（ＨｆＳｉx）がより好ましい。ｎＭＯＳＦＥＴ用のハフニウムシリケートは４．１ｅＶ〜４．３ｅＶ程度である。
【００６０】
ｐＭＯＳＦＥＴに適した仕事関数制御膜は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物がある。具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ｐＭＯＳＦＥＴ用の窒化チタンは４．５ｅＶ〜５．０ｅＶ程度である。
【００６１】
上記仕事関数制御膜の内側に形成される材料としては、例えば、タングステン（Ｗ）、銅、アルミニウム、チタン、窒化チタン、タングステンシリサイド等の半導体装置に用いる配線材料で形成することができ、第１ゲート電極よりも低抵抗であることが望ましい。
【００６２】
上記ゲート電極２１を形成するときに、同時に上記凹部８６の部分に埋め込まれた上記ゲート電極形成膜８８でゲート引き出し電極２５が形成される。
【００６３】
次に、図７（１０）に示すように、化学的機械研磨（ＣＭＰ）法により表面保護層８５が最表面に露出するまで、ゲート電極形成膜８８とゲート絶縁膜２２の研磨を行う。
【００６４】
次に、図７（１１）に示すように、上記表面保護層８５をパターニングして、上記第１不純物領域２３、上記第２不純物領域２４、ゲート引き出し電極２５上に開口部４２、４３を形成する。この表面保護層８５をシリサイドブロック膜４１とする。
次いで、シリサイド化工程を行い、露出されている上記第１不純物領域２３、上記第２不純物領域２４のそれぞれの最上部に、金属シリサイド層２７、２８を形成する。上記金属シリサイド層２７、２８は、例えばコバルトシリサイド、ニッケルシリサイド等の金属シリサイドで形成される。
さらに上記第１シリコン層８２、第２シリコン層８４上に層間絶縁膜４５を形成する。この層間絶縁膜４５は、例えば酸化シリコン膜で形成される。
次いで、上記第１不純物領域２３、上記第２不純物領域２４、ゲート引き出し電極２５上の上記層間絶縁膜４５に、コンタクトホール４６、４７、４８を形成する。
次に、上記各コンタクトホール４６、４７、４８に、上記第１不純物領域２３、上記第２不純物領域２４、ゲート引き出し電極２５のそれぞれに、上記金属シリサイド層２７、２８を介して接続する取り出し電極６１、６２、６３を形成する。
このようにして、半導体装置１が完成する。
【００６５】
上記半導体装置の第１製造方法では、ソース・ドレイン電極になる第１不純物領域２３とソース・ドレイン電極になる第２不純物領域２４間のゲート電極２１の側周に形成されている第１シリコン層８２、第２シリコン層８４からなるシリコン領域の全域がチャネル領域になるため、単位面積当たりの電流量を増加させることができる。よって、オン抵抗の小さな半導体装置１を実現できるという利点がある。
【００６６】
＜３．第３の実施の形態＞
［半導体装置の第２製造方法］
【００６７】
本発明の第３の実施の形態（半導体装置の第２製造方法）を、図８〜図１１の製造工程図によって説明する。図８〜図１１では、左図に平面レイアウト図を示し、右図に平面レイアウト図中のＡ−Ｂ線断面図を示す。
【００６８】
図８（１）に示すように、シリコン基板１０上に素子分離領域５１を形成する。素子分離領域５１は、例えば酸化膜からなるＳＴＩ（Shallow Trench Isolation）構造で形成する。
【００６９】
図８（２）に示すように、素子分離領域５１により囲まれた部分の上記シリコン基板１０のトランジスタ形成領域を、素子分離領域５１の途中の深さまで除去して凹部７１を形成する。上記除去は、例えばドライエッチング法などを用いたエッチングによる。
【００７０】
図８（３）に示すように、凹部７１内にシリコンゲルマニウム層８１と第１シリコン層８２を交互に積層する。
まず、エピタキシャル成長法によってシリコン基板１０上に、シリコンゲルマニウム（ＳｉＧｅ）層８１を堆積し、次に第１シリコン層８２を堆積する。以降、シリコンゲルマニウム層８１と第１シリコン層８２を交互にエピタキシャル成長させる。
本例では３層のシリコンゲルマニウム層８１を用いている。この積層数は、半導体装置が求める電流量によって適宜決定される。
上記シリコンゲルマニウム層８１におけるゲルマニウム（Ｇｅ）の濃度は、例えば３０％程度であるが、濃度はこの限りではない。またシリコンゲルマニウム層８１、第１シリコン層８２の厚さは、例えばそれぞれ５０ｎｍ〜１００ｎｍ程度とする。
なお、上記素子分離領域５１を形成する前に予めシリコンゲルマニウム層８１と第１シリコン層８２の積層構造を形成しておいてから上記素子分離領域５１を作製しても良い。
【００７１】
図９（４）に示すように、上記シリコンゲルマニウム層８１と上記第１シリコン層８２の積層体をパターニングしてシリコンゲルマニウム層８１と第１シリコン層８２の積層体からなる複数の壁体８３を形成する。上記パターニングは、例えばレジストマスクを用いたドライエッチングによる。上記壁体８３の幅は、約５０ｎｍ〜１００ｎｍ程度とする。
【００７２】
図９（５）に示すように、上記壁体８３の周囲に第２シリコン層８４を形成する。この第２シリコン層８４は、例えばシリコンをエピタキシャル成長させて形成する。
その後、最表面に表面保護層８５を形成する。この表面保護層８５は、例えば窒化シリコン膜で形成する。
【００７３】
図９（６）に示すように、次に、上記表面保護層８５をパターニングし、この表面保護層８５をエッチングマスクに用いて、上記第１シリコン層８２、第２シリコン層８４をエッチングし、上記壁体８３の一端（図面右端）側に凹部８６を形成する。
【００７４】
図１０（７）に示すように、上記凹部８６内に露出している上記壁体のシリコンゲルマニウム層８１（前記図９（４）等参照）を除去して、空間８７を形成する。この除去加工は、例えばウェットエッチング法による。例えば、第１シリコン層８２、第２シリコン層８４とシリコンゲルマニウム層８１のエッチングレートの違いを利用して、シリコンゲルマニウム層８１の部分のみウェットエッチングを行う。エッチングには、例えばフッ硝酸溶液を用い、この処理に用いる溶液はフッ酸（ＨＦ）に対してＨＮＯ3およびＨ2Ｏが５０倍以上含まれていることが望ましい。
【００７５】
図１０（８）に示すように、上記第２シリコン層８４と上記シリコンゲルマニウム層８１を除去して形成された空間、すなわち、凹部８６と空間８７にゲート絶縁膜２２を介してゲート電極２１を形成する。
【００７６】
上記ゲート絶縁膜２２を酸化シリコンで形成する場合には、シリコンの熱酸化処理、もしくはＡＬＤ法、ＣＶＤ法などを用いて形成する。
【００７７】
また、上記ゲート絶縁膜２２を構成する誘電率絶縁膜としては、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）のうちから選択される少なくとも１種を含んだ酸化物、酸化珪化物、窒化酸化物、または酸化窒化珪化物からなる膜が用いられる。
【００７８】
具体的には、酸化シリコン（ＳｉＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（Ｌａ2Ｏ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）、酸化ジルコニウムハフニウム（ＺｒＡｌＯx）、さらにはこれらの窒化物(酸窒化シリコン（ＳｉＯＮ）、酸窒化ケイ化ハフニウム（ＨｆＳｉＯＮなど）)が例示される。これらの材料の比誘電率は、組成や結晶性などによって多少の変動はあるが、例えばＨｆＯ2の比誘電率は２５〜３０、ＺｒＯ2の比誘電率は２０〜２５である。
【００７９】
上記誘電率絶縁膜は、例えばＡＬＤ法、ＣＶＤ法などを用いて形成する。もしくは、金属膜を形成した後、酸化処理、窒化処理、もしくは酸窒化処理して形成することもできる。
【００８０】
上記ゲート電極２１は、ＡＬＤ法あるいはＣＶＤ法を用いてゲート電極形成膜８８を堆積して形成される。
上記ゲート電極２１は、例えば、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、イリジウム（Ｉｒ）、コバルト（Ｃｏ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属、またはこれら金属のシリコン化合物や窒素化合物、さらにはこれらを組み合わせて用いる。
【００８１】
積層構造とする場合には、ゲート電極の仕事関数を調整したり（しきい値電圧を調整するため）、ゲート電極の抵抗を下げるために複数の金属膜を積層しても良い。
例えば、上記ゲート電極２１は、最外周、すなわち次に説明するゲート絶縁膜２２に接触する領域には、仕事関数を制御する仕事関数制御膜を形成し、その内部は低抵抗な金属材料で形成してもよい。
【００８２】
例えば、トランジスタ素子がｎＭＯＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以下、望ましくは、４．３ｅＶ以下の仕事関数を有する。トランジスタ素子がｐＭＯＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。
【００８３】
例えば、上記仕事関数制御膜の一例としては、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
【００８４】
ｎＭＯＳＦＥＴに適した仕事関数制御膜は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリケート（ＨｆＳｉx）がより好ましい。ｎＭＯＳＦＥＴ用のハフニウムシリケートは４．１ｅＶ〜４．３ｅＶ程度である。
【００８５】
ｐＭＯＳＦＥＴに適した仕事関数制御膜は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物がある。具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ｐＭＯＳＦＥＴ用の窒化チタンは４．５ｅＶ〜５．０ｅＶ程度である。
【００８６】
上記仕事関数制御膜の内側に形成される材料としては、例えば、タングステン（Ｗ）、銅、アルミニウム、チタン、窒化チタン、タングステンシリサイド等の半導体装置に用いる配線材料で形成することができ、第１ゲート電極よりも低抵抗であることが望ましい。
【００８７】
上記ゲート電極２１を形成するときに、同時に上記凹部８６の部分に埋め込まれた上記ゲート電極形成膜８８でゲート引き出し電極２５が形成される。
【００８８】
次に、図１０（９）に示すように、化学的機械研磨（ＣＭＰ）法により表面保護層８５が最表面に露出するまで、ゲート電極形成膜８８とゲート絶縁膜２２の研磨を行う。
【００８９】
次に、図１１（１０）に示すように、上記第２シリコン層８４および上記シリコン基板１０に、上記ゲート電極２１の一端（図面では左端）に接続するソース・ドレイン電極となる第１不純物領域２３を形成するとともに、上記ゲート電極２１を横切るように上記壁体８３の第１シリコン層８２と上記第２シリコン層８４と上記シリコン基板１０にソース・ドレイン電極になる第２不純物領域２４を形成する。
【００９０】
上記第１不純物領域２３と第２不純物領域２４を形成するには、まず、上記第１不純物領域２３と第２不純物領域２４を形成する領域上に開口部９２、９３を設けたイオン注入マスク９１を、例えばフォトレジストにより形成する。
次いで、イオン注入法により、例えばｎ型不純物（例えばヒ素（Ａｓ）もしくはリン（Ｐ））をイオン注入して、上記第１不純物領域２３と第２不純物領域２４を形成する。
このとき、ゲート電極２１の裏側になる第１シリコン層８２にも第１不純物領域２３、第２不純物領域２４が形成されるように、イオン注入のエネルギーを段階的に調整することが好ましい。
【００９１】
その後、上記イオン注入マスク９１を除去する。
次に、活性化アニールを行って、上記第１不純物領域２３と第２不純物領域２４の不純物を活性化する。この活性化アニールは、例えば１０００℃〜１１００℃程度の急速熱処理（ＲＴＡ）による。
上記第１不純物領域２３と第２不純物領域２４は、シリコン領域（第１シリコン層８２、第２シリコン層８４、シリコン基板１０）の一部をドライエッチングして除去した後、その除去領域にエピタキシャル成長により形成しても良い。
【００９２】
次に、図１１（１１）に示すように、上記表面保護層８５をパターニングして、上記第１不純物領域２３、上記第２不純物領域２４、ゲート引き出し電極２５上に開口部４２、４３を形成する。この表面保護層８５をシリサイドブロック膜４１とする。
次いで、シリサイド化工程を行い、露出されている上記第１不純物領域２３、上記第２不純物領域２４のそれぞれの最上部に、金属シリサイド層２７、２８を形成する。上記金属シリサイド層２７、２８は、例えばコバルトシリサイド、ニッケルシリサイド等の金属シリサイドで形成される。
さらに上記第１シリコン層８２、第２シリコン層８４上に層間絶縁膜４５を形成する。この層間絶縁膜４５は、例えば酸化シリコン膜で形成される。
次いで、上記第１不純物領域２３、上記第２不純物領域２４、ゲート引き出し電極２５上の上記層間絶縁膜４５に、コンタクトホール４６、４７、４８を形成する。
次に、上記各コンタクトホール４６、４７、４８に、上記第１不純物領域２３、上記第２不純物領域２４、ゲート引き出し電極２５のそれぞれに、上記金属シリサイド層２７、２８を介して接続する取り出し電極６１、６２、６３を形成する。
このようにして、半導体装置１が完成する。
【００９３】
上記半導体装置の第２製造方法では、ソース・ドレイン電極になる第１不純物領域２３とソース・ドレイン電極になる第２不純物領域２４間のゲート電極２１の側周に形成されている第１シリコン層８２、第２シリコン層８４からなるシリコン領域の全域がチャネル領域になるため、単位面積当たりの電流量を増加させることができる。よって、オン抵抗の小さな半導体装置１を実現できるという利点がある。
【図面の簡単な説明】
【００９４】
【図１】本発明の半導体装置に係る第１の実施の形態（半導体装置の第１構成例）を示した平面レイアウト図および断面図である。
【図２】本発明の半導体装置に係る第１の実施の形態（半導体装置の第１構成例）を示した平面レイアウト図および断面図である。
【図３】本発明の半導体装置に係る第１の実施の形態（半導体装置の第１構成例）の要部を示した斜視断面図である。
【図４】本発明の第２の実施の形態（半導体装置の第１製造方法）を示した製造工程図である。
【図５】本発明の第２の実施の形態（半導体装置の第１製造方法）を示した製造工程図である。
【図６】本発明の第２の実施の形態（半導体装置の第１製造方法）を示した製造工程図である。
【図７】本発明の第２の実施の形態（半導体装置の第１製造方法）を示した製造工程図である。
【図８】本発明の第３の実施の形態（半導体装置の第２製造方法）を示した製造工程図である。
【図９】本発明の第３の実施の形態（半導体装置の第２製造方法）を示した製造工程図である。
【図１０】本発明の第３の実施の形態（半導体装置の第２製造方法）を示した製造工程図である。
【図１１】本発明の第３の実施の形態（半導体装置の第２製造方法）を示した製造工程図である。
【図１２】従来の半導体装置の一例を示した平面レイアウト図および断面図である。
【符号の説明】
【００９５】
１…半導体装置、１１…半導体領域、２１…ゲート電極、２２…ゲート絶縁膜、２３…第１不純物領域、２４…第２不純物領域、２５…ゲート引き出し電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2010050171.tif 000012
【図１１】
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【図１２】
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