(57)【要約】【課題】表示品位の低下を抑制して、薄膜トランジスタの欠陥を修正する。【解決手段】複数のサブ画素Ｐａ及びＰｂを有する複数の画素Ｐと、サブ画素Ｐａ及びＰｂにそれぞれ設けられ、各々、ソース電極１４ａａ、ドレイン電極１４ｂａ及び半導体層１３ａを有する複数のＴＦＴ５ａ及び５ｂと、各ＴＦＴ５ａ及び５ｂにドレイン線１４ｂを介してそれぞれ接続された複数のサブ画素電極１６とを備えたＴＦＴ基板の製造方法であって、サブ画素Ｐａ及びＰｂのＴＦＴ５ａ及び５ｂの欠陥を検出する工程と、欠陥が検出されたサブ画素Ｐａのドレイン線１４ｂを切断する工程と、サブ画素Ｐａのサブ画素電極１６及びサブ画素Ｐｂのサブ画素電極１６の間の導通を取る工程と、サブ画素Ｐｂの半導体層１３ａをアニールする工程とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
マトリクス状に設けられ、各々、互いに隣り合うように配置された複数のサブ画素を有する複数の画素と、
上記各サブ画素毎にそれぞれ設けられ、各々、互いに離間するように配置されたソース電極及びドレイン電極、並びに該ソース電極及びドレイン電極に接続された半導体層を有する複数の薄膜トランジスタと、
上記各サブ画素毎にそれぞれ設けられ、上記各薄膜トランジスタにドレイン線を介してそれぞれ接続された複数のサブ画素電極とを備えた薄膜トランジスタ基板を製造する方法であって、
上記各サブ画素の薄膜トランジスタの欠陥を検出する欠陥検出工程と、
上記欠陥が検出されたサブ画素において、上記ドレイン線を切断するドレイン線切断工程と、
上記欠陥が検出されたサブ画素のサブ画素電極、及び該サブ画素に対応する他のサブ画素のサブ画素電極の間の導通を取るサブ画素電極導通工程と、
上記欠陥が検出されたサブ画素に対応する他のサブ画素の半導体層をアニールするアニール工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記サブ画素電極導通工程では、上記欠陥が検出されたサブ画素のサブ画素電極と上記他のサブ画素のサブ画素電極とを導電層を介して接続することを特徴とする薄膜トランジスタ基板の製造方法。
【請求項３】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記サブ画素電極導通工程では、上記欠陥が検出されたサブ画素のドレイン電極と上記他のサブ画素のドレイン電極とを導電層を介して接続することを特徴とする薄膜トランジスタ基板の製造方法。
【請求項４】
請求項２又は３に記載された薄膜トランジスタ基板の製造方法において、
上記サブ画素電極導通工程では、上記導電層をレーザーＣＶＤにより形成することを特徴とする薄膜トランジスタ基板の製造方法。
【請求項５】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記半導体層は、アモルファスシリコン膜により形成されていることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項６】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記各薄膜トランジスタは、ボトムゲート型であることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項７】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記薄膜トランジスタ基板は、互いに平行に延びるように設けられた複数のゲート線と、該各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線と、該各ゲート線の間に互いに平行に延びるように設けられた複数の容量線とを有し、
上記複数のサブ画素は、上記各ソース線の延びる方向に沿って、互いに隣り合うように配置され、
上記各画素は、互いに隣り合う上記一対のソース線、及び互いに隣り合う上記一対の容量線に囲まれた領域により規定されていることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項８】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記薄膜トランジスタ基板は、互いに平行に延びるように設けられた複数のゲート線と、該各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線と、該各ゲート線の間に互いに平行に延びるように設けられた複数の容量線とを有し、
上記複数のサブ画素は、上記各ゲート線の延びる方向に沿って、互いに隣り合うように配置され、
上記各画素は、互いに隣り合う上記一対のソース線、及び互いに隣り合う上記一対の容量線に囲まれた領域により規定されていることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項９】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記アニール工程では、上記半導体層にレーザー光を照射して、該半導体層をアニールすることを特徴とする薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板の製造方法に関し、特に、薄膜トランジスタ基板を構成する薄膜トランジスタにおけるソース電極及びドレイン電極の間の短絡欠陥の修正方法に関するものである。
【背景技術】
【０００２】
アクティブマトリクス駆動方式の液晶表示装置は、例えば、薄膜トランジスタ（thin film transistor、以下、「ＴＦＴ」と称する）基板と、ＴＦＴ基板に対向して配置されたカラーフィルター（Color Filter、以下、「ＣＦ」と称する）基板と、ＴＦＴ基板及びＣＦ基板の間に設けられた液晶層とを備えている。
【０００３】
ＴＦＴ基板は、画像の最小単位である画素毎に、スイッチング素子として、ＴＦＴを備えている。このＴＦＴ基板では、製造工程中に基板表面に付着したパーティクルなどによって、ＴＦＴの動作不良などが発生するおそれがあるので、ＴＦＴ基板の修正方法が従来から提案されている。
【０００４】
例えば、特許文献１には、ソース線と、画素電極と、それらの間の電気的接続をスイッチングする第１ＴＦＴと、予備用の第２ＴＦＴとを備え、第２ＴＦＴは、ソース電極及びドレイン電極が形成された半導体膜と、半導体膜にゲート絶縁膜を介して設けられたゲート電極とを有し、ソース線は、第２ＴＦＴの半導体膜に対してゲート絶縁膜よりも厚肉の層間絶縁膜を介して設けられていると共に、第１ＴＦＴが使用不可のときに、層間絶縁膜にコンタクトホールを形成することでソース電極に電気的に接続可能に構成され、第２ＴＦＴによりソース線及び画素電極間の電気的接続のスイッチングが可能とされた表示素子が開示されている。そして、これによれば、製造工程中において、ソース電極とソース線との間及びドレイン電極と画素電極との間での短絡が低減されるので、予備用の第２スイッチング素子を設けても、歩留の低下を抑止することができる、と記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２５０４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図６は、各画素が一対のサブ画素を備え、各サブ画素毎にＴＦＴを備えた従来のＴＦＴ基板１２０の平面図である。
【０００７】
ＴＦＴ基板１２０は、図６に示すように、互いに平行に延びるように設けられた複数のゲート線１１１ａと、各ゲート線１１１ａの間に互いに平行に延びるように設けられた複数の容量線１１１ｂと、各ゲート線１１１ａ及び各容量線１１１ｂを覆うように設けられたゲート絶縁膜（不図示）と、そのゲート絶縁膜上に各ゲート線１１１ａと直交する方向に互いに平行に延びるように設けられた複数のソース線１１４ａと、各ゲート線１１１ａ及び各ソース線１１４ａの交差部分にそれぞれ一対ずつ設けられた複数の第１ＴＦＴ１０５ａ及び複数の第２ＴＦＴ１０５ｂと、各第１ＴＦＴ１０５ａ、各第２ＴＦＴ１０５ｂ及び各ソース線１１４ａを覆うように設けられた層間絶縁膜（不図示）と、その層間絶縁膜上にマトリクス状に設けられた複数のサブ画素電極１１６とを備えている。
【０００８】
第１ＴＦＴ１０５ａ及び第２ＴＦＴ１０５ｂは、図６に示すように、各画素毎に共通のゲート線１１１ａに接続されている。ここで、図６に示すように、第１ＴＦＴ１０５ａに接続されたサブ画素電極１１６は、第１サブ画素Ｐａを構成し、第２ＴＦＴ１０５ｂに接続されたサブ画素電極１１６は、第２サブ画素Ｐｂを構成している。そして、第１サブ画素Ｐａ及び第２サブ画素Ｐｂは、ソース線１１４ａの延びる方向に沿って、ゲート線１１１ａを挟んで互いに隣り合うことにより、１つの画素を構成している。
【０００９】
ここで、図６に示すように、図中左上側の第１サブ画素Ｐａの第１ＴＦＴ１０５ａにおいて、例えば、ソース電極１１４ａａ及びドレイン電極１１４ｂの間にパーティクルとして膜残りＲが介在することにより、ソース電極１１４ａａ及びドレイン電極１１４ｂの間で短絡欠陥が発生して、その短絡欠陥を修正する場合には、図中のＸ部にレーザー光を照射することにより、ドレイン電極１１４ｂをＸ部で切断する。これによれば、図６中左上側の第１サブ画素Ｐａを構成するサブ画素電極１１６にソース信号に対応する電荷が書き込まれないので、ノーマリーブラックでは、輝点として認識され易かった図中左上側の第１サブ画素Ｐａが黒点化して、短絡欠陥を認識され難くすることができる。
【００１０】
しかしながら、この欠陥修正では、修正した画素の一方のサブ画素が黒点となり、表示品位が低下してしまうので、改善の余地がある。
【００１１】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、表示品位の低下を抑制して、薄膜トランジスタの欠陥を修正することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明は、短絡欠陥が検出された一方のサブ画素のドレイン線を切断する工程と、短絡欠陥が検出された一方のサブ画素のサブ画素電極及びそれに対応する他方のサブ画素のサブ画素電極の間の導通を取る工程と、短絡欠陥が検出された一方のサブ画素に対応する他方のサブ画素の半導体層をアニールする工程とを備えるようにしたものである。
【００１３】
具体的に本発明に係る薄膜トランジスタ基板の製造方法は、マトリクス状に設けられ、各々、互いに隣り合うように配置された複数のサブ画素を有する複数の画素と、上記各サブ画素毎にそれぞれ設けられ、各々、互いに離間するように配置されたソース電極及びドレイン電極、並びに該ソース電極及びドレイン電極に接続された半導体層を有する複数の薄膜トランジスタと、上記各サブ画素毎にそれぞれ設けられ、上記各薄膜トランジスタにドレイン線を介してそれぞれ接続された複数のサブ画素電極とを備えた薄膜トランジスタ基板を製造する方法であって、上記各サブ画素の薄膜トランジスタの欠陥を検出する欠陥検出工程と、上記欠陥が検出されたサブ画素において、上記ドレイン線を切断するドレイン線切断工程と、上記欠陥が検出されたサブ画素のサブ画素電極、及び該サブ画素に対応する他のサブ画素のサブ画素電極の間の導通を取るサブ画素電極導通工程と、上記欠陥が検出されたサブ画素に対応する他のサブ画素の半導体層をアニールするアニール工程とを備えることを特徴とする。
【００１４】
上記の方法によれば、ドレイン線切断工程において、欠陥検出工程で薄膜トランジスタの欠陥が検出されたサブ画素におけるドレイン線を切断し、サブ画素電極導通工程において、その短絡欠陥が検出されたサブ画素におけるサブ画素電極とそれに対応する他のサブ画素のサブ画素電極との間の導通を取るので、欠陥が検出されたサブ画素のサブ画素電極は、それに対応する他のサブ画素に設けられた薄膜トランジスタにより駆動されることになる。そして、アニール工程において、欠陥が検出されたサブ画素に対応する他のサブ画素の半導体層をアニールするので、他のサブ画素の薄膜トランジスタを構成する半導体層の移動度がその他の正常なサブ画素の薄膜トランジスタを構成する半導体層の移動度よりも高くなることになる。これにより、欠陥が検出されたサブ画素のサブ画素電極は、相対的に移動度が高い半導体層を有する薄膜トランジスタにより駆動されるので、欠陥が検出されたサブ画素は、正常なサブ画素又はそれに近い状態に修正されることになる。したがって、表示品位の低下を抑制して、薄膜トランジスタの欠陥を修正することが可能になる。
【００１５】
上記サブ画素電極導通工程では、上記欠陥が検出されたサブ画素のサブ画素電極と上記他のサブ画素のサブ画素電極とを導電層を介して接続してもよい。
【００１６】
上記の方法によれば、薄膜トランジスタの欠陥が検出されたサブ画素のサブ画素電極とそれに対応する他のサブ画素のサブ画素電極とが導電層を介して接続されるので、欠陥が検出されたサブ画素のサブ画素電極とそれに対応する他のサブ画素のサブ画素電極との間の導通が具体的に取れることになる。
【００１７】
上記サブ画素電極導通工程では、上記欠陥が検出されたサブ画素のドレイン電極と上記他のサブ画素のドレイン電極とを導電層を介して接続してもよい。
【００１８】
上記の方法によれば、薄膜トランジスタの欠陥が検出されたサブ画素のドレイン電極とそれに対応する他のサブ画素のドレイン電極とが導電層を介して接続されるので、欠陥が検出されたサブ画素のサブ画素電極とそれに対応する他のサブ画素のサブ画素電極との間の導通が具体的に取れることになる。
【００１９】
上記サブ画素電極導通工程では、上記導電層をレーザーＣＶＤにより形成してもよい。
【００２０】
上記の方法によれば、レーザーＣＶＤによる描画により導電層が形成されるので、薄膜トランジスタの欠陥が検出されたサブ画素のサブ画素電極とそれに対応する他のサブ画素のサブ画素電極との間の導通が具体的に取れることになる。
【００２１】
上記半導体層は、アモルファスシリコン膜により形成されていてもよい。
【００２２】
上記の方法によれば、半導体層がアモルファスシリコン膜により形成されているので、アニールにより、半導体層の結晶性が高くなり、薄膜トランジスタの欠陥が検出されたサブ画素に対応する他のサブ画素の薄膜トランジスタを構成する半導体層の移動度がその他の正常なサブ画素の薄膜トランジスタを構成する半導体層の移動度よりも具体的に高くなることになる。
【００２３】
上記各薄膜トランジスタは、ボトムゲート型であってもよい。
【００２４】
上記の方法によれば、各薄膜トランジスタがボトムゲート型であるので、例えば、薄膜トランジスタ基板の表面（サブ画素電極）側からレーザー光を照射することにより、薄膜トランジスタの欠陥が検出されたサブ画素に対応する他のサブ画素の薄膜トランジスタを構成する半導体層が具体的にレーザーアニールされることになる。
【００２５】
上記薄膜トランジスタ基板は、互いに平行に延びるように設けられた複数のゲート線と、該各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線と、該各ゲート線の間に互いに平行に延びるように設けられた複数の容量線とを有し、上記複数のサブ画素は、上記各ソース線の延びる方向に沿って、互いに隣り合うように配置され、上記各画素は、互いに隣り合う上記一対のソース線、及び互いに隣り合う上記一対の容量線に囲まれた領域により規定されていてもよい。
【００２６】
上記の方法によれば、画像の最小単位である各画素が、互いに隣り合う一対のソース線、及び互いに隣り合う一対の容量線に囲まれた領域により規定され、各画素を構成する複数のサブ画素が、各ソース線の延びる方向に沿って、互いに隣り合うように配置されているので、各画素がソース線の延びる方向に沿って複数に分割された薄膜トランジスタ基板において、本発明の作用効果が具体的に奏される。
【００２７】
上記薄膜トランジスタ基板は、互いに平行に延びるように設けられた複数のゲート線と、該各ゲート線と交差する方向に互いに平行に延びるように設けられた複数のソース線と、該各ゲート線の間に互いに平行に延びるように設けられた複数の容量線とを有し、上記複数のサブ画素は、上記各ゲート線の延びる方向に沿って、互いに隣り合うように配置され、上記各画素は、互いに隣り合う上記一対のソース線、及び互いに隣り合う上記一対の容量線に囲まれた領域により規定されていてもよい。
【００２８】
上記の方法によれば、画像の最小単位である各画素が、互いに隣り合う一対のソース線、及び互いに隣り合う一対の容量線に囲まれた領域により規定され、各画素を構成する複数のサブ画素が、各ゲート線の延びる方向に沿って、互いに隣り合うように配置されているので、各画素がゲート線の延びる方向に沿って複数に分割された薄膜トランジスタ基板において、本発明の作用効果が具体的に奏される。
【００２９】
上記アニール工程では、上記半導体層にレーザー光を照射して、該半導体層をアニールしてもよい。
【００３０】
上記の方法によれば、半導体層を部分的にアニールすることが可能になるので、本発明の作用効果が具体的に奏される。
【発明の効果】
【００３１】
本発明によれば、短絡欠陥が検出された一方のサブ画素のドレイン線を切断する工程と、短絡欠陥が検出された一方のサブ画素のサブ画素電極及びそれに対応する他方のサブ画素のサブ画素電極の間の導通を取る工程と、短絡欠陥が検出された一方のサブ画素に対応する他方のサブ画素の半導体層をアニールする工程とを備えるので、表示品位の低下を抑制して、薄膜トランジスタの欠陥を修正することができる。
【図面の簡単な説明】
【００３２】
【図１】実施形態１に係る正常なＴＦＴ基板２０の平面図である。
【図２】図１中のII−II線に沿ったＴＦＴ基板２０の断面図である。
【図３】短絡欠陥が修正されたＴＦＴ基板２０ａの平面図である。
【図４】実施形態２に係る短絡欠陥が修正されたＴＦＴ基板２０ｂの平面図である。
【図５】ＴＦＴ基板２０ｂを製造するための基板中間体１９の平面図である。
【図６】従来のＴＦＴ基板１２０の平面図である。
【発明を実施するための形態】
【００３３】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
【００３４】
《発明の実施形態１》
図１〜図３は、本発明に係るＴＦＴ基板の製造方法の実施形態１を示している。具体的に、図１は、本実施形態に係る正常なＴＦＴ基板２０の平面図であり、図２は、図１中のII−II線に沿ったＴＦＴ基板２０の断面図である。
【００３５】
ＴＦＴ基板２０は、図１及び図２に示すように、絶縁基板１０上に互いに平行に延びるように設けられた複数のゲート線１１ａと、各ゲート線１１ａの間に互いに平行に延びるように設けられた複数の容量線１１ｂと、各ゲート線１１ａ及び各容量線１１ｂを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に各ゲート線１１ａと直交する方向に互いに平行に延びるように複数のソース線１４ａと、各ゲート線１１ａ及び各ソース線１４ａの交差部分にそれぞれ一対ずつ設けられた複数の第１ＴＦＴ５ａ及び複数の第２ＴＦＴ５ｂと、各第１ＴＦＴ５ａ、各第２ＴＦＴ５ｂ及び各ソース線１４ａを覆うように設けられた無機絶縁膜１５ａと、無機絶縁膜１５ａを覆うように設けられた有機絶縁膜１５ｂと、無機絶縁膜１５ａ及び有機絶縁膜１５ｂからなる層間絶縁膜１５上にマトリクス状に設けられた複数のサブ画素電極１６とを備えている。ここで、図１に示すように、第１ＴＦＴ５ａに接続されたサブ画素電極１６は、第１サブ画素Ｐａを構成し、第２ＴＦＴ５ｂに接続されたサブ画素電極１６は、第２サブ画素Ｐｂを構成している。そして、第１サブ画素Ｐａ及び第２サブ画素Ｐｂは、図１に示すように、ソース線１４ａの延びる方向に沿って、ゲート線１１ａを挟んで互いに隣り合うことにより、１つの画素Ｐを構成している。そして、画素Ｐは、互いに隣り合う一対のソース線１４ａ及び互いに隣り合う一対の容量線１１ｂに囲まれた領域により規定されている。
【００３６】
第１ＴＦＴ５ａは、図１及び図２に示すように、各ゲート線１１ａの両側方に突出した部分の一方（図１中下方）のゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上でゲート電極１１ａａに対応する位置に島状に設けられた半導体層１３ａと、半導体層１３ａ上で互いに対峙するように設けられたソース電極１４ａａ及びドレイン電極１４ｂａとを備えている。ここで、半導体層１３ａは、図２に示すように、上面にチャネル領域Ｃが規定された下層の真性アモルファスシリコン層１３ａａと、その上層に設けられたｎ＋層１３ａｂを備えている。また、ソース電極１４ａａは、図１に示すように、各ソース線１４ａの側方に突出した部分である。さらに、ドレイン電極１４ｂａは、図１に示すように、ドレイン線１４ｂとして、容量線１１ｂに重なる領域まで延設されることにより補助容量の一部（容量電極）を構成すると共に、容量線１１ｂ上で層間絶縁膜１５に形成されたコンタクトホール１５ｃを介してサブ画素電極１６に接続されている。そして、ドレイン線１４ｂは、図１に示すように、容量線１１ｂに重なる前に二股に枝分かれして、容量線１１ｂに重なる領域において、各々、コンタクトホール１５ｃを介してサブ画素電極１６に接続された一対の容量電極を有している。
【００３７】
第２ＴＦＴ５ｂは、各ゲート線１１ａの両側方に突出した部分の他方（図１中上方）のゲート電極１１ａａを有し、その他の構成が上述した第１ＴＦＴ５ａと実質的に同じになっている。
【００３８】
上記構成のＴＦＴ基板２０は、対向して配置されるＣＦ基板と、それらの両基板の間に封入される液晶層と共に、液晶表示装置を構成するものである。
【００３９】
次に、ＴＦＴ基板２０、並びにソース電極１４ａａ及びドレイン電極ａｂの間の短絡欠陥が修正されたＴＦＴ基板２０ａの製造方法について一例を挙げて説明する。ここで、図３は、短絡欠陥が修正されたＴＦＴ基板２０ａの平面図である。なお、本実施形態の製造方法は、以下のゲート層形成工程、ゲート絶縁膜形成工程、半導体層形成工程、層間絶縁膜形成工程及びサブ画素電極形成工程（並びに欠陥検出工程、ドレイン線切断工程、サブ画素電極導通工程及びレーザーアニール工程）を備える。
【００４０】
＜ゲート層形成工程＞
ガラス基板などの絶縁基板１０の基板全体に、スパッタリング法により、例えば、チタン膜、アルミニウム膜及びチタン膜などを順に成膜し、その後、フォトリソグラフィによりパターニング及びエッチングを行い、ゲート線１１ａ、ゲート電極１１ａａ及び容量線１１ｂを形成する。
【００４１】
＜ゲート絶縁膜形成工程＞
上記ゲート層形成工程でゲート線１１ａ、ゲート電極１１ａａ及び容量線１１ｂが形成された基板全体に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、例えば、窒化シリコン膜などを成膜し、ゲート絶縁膜１２を形成する。
【００４２】
＜半導体層形成工程＞
まず、上記ゲート絶縁膜形成工程でゲート絶縁膜１２が形成された基板全体に、プラズマＣＶＤ法により、例えば、真性アモルファスシリコン膜、及びリンがドープされたｎ＋アモルファスシリコン膜を順に成膜し、その後、フォトリソグラフィによりゲート電極１１ａａ上に島状にそれぞれパターニング及びエッチングを行い、半導体層形成部（１３ａ）を形成する。
【００４３】
続いて、半導体層形成部（１３ａ）が形成された基板全体に、スパッタリング法により、例えば、アルミニウム膜及びチタン膜などを順に成膜し、その後、フォトリソグラフィによりパターニング及びエッチングを行い、ソース線１４ａ、ソース電極１４ａａ、ドレイン電極１４ｂａ及びドレイン線１４ｂを形成する。
【００４４】
さらに、ソース電極１４ａａ及びドレイン電極ｂａをマスクとして、半導体層形成部（１３ａ）のｎ＋層をエッチングすることにより、チャネル領域を形成して、半導体層１３ａを形成する。これにより、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂが形成される。なお、本実施形態では、画面サイズが４６型ＦＨＤ（Full High Definition）で、画素のサイズが５３０．２５μｍ×１７６．７５μｍのパネルを想定すると、例えば、半導体層１３ａのチャネル領域Ｃのサイズが４４μｍ×４μｍとなる。
【００４５】
＜層間絶縁膜形成工程＞
まず、上記半導体層形成工程で第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂが形成された基板全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜などを成膜し、無機絶縁膜１５ａを形成する。
【００４６】
続いて、無機絶縁膜１５ａが形成された基板全体に、スピンコート法により、例えば、アクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することにより、ドレイン線１４ｂ（容量電極）上にコンタクトホール１５ｃを有する有機絶縁膜１５ｂを形成する。
【００４７】
さらに、有機絶縁膜１５ｂのコンタクトホール１５ｃから露出する無機絶縁膜１５ａをエッチングして、無機絶縁膜１５ａ及び有機絶縁膜１５ｂからなる層間絶縁膜１５を形成する。
【００４８】
＜サブ画素電極形成工程＞
上記層間絶縁膜形成工程で層間絶縁膜１５が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ（Indium Tin Oxide）膜を成膜し、その後、フォトリソグラフィによりパターニング及びエッチングを行い、サブ画素電極１６を形成する。
【００４９】
以上のようにして、ＴＦＴ基板２０を製造することができる。その後、以下の欠陥検出工程を行い、短絡欠陥が検出された場合には、以下のドレイン線切断工程、サブ画素電極導通工程及びレーザーアニール工程を行う。
【００５０】
＜欠陥検出工程＞
例えば、上記製造されたＴＦＴ基板２０に対して、各画素の形状を比較するパターンマッチング検査や全画素Ｐ（サブ画素Ｐａ及びＰｂ）に実動作と同様な電荷を書き込み、その書き込まれた電荷を検出するアレイテスタなどにより、図３に示すように、膜残りＲなどのパーティクルによってソース電極１４ａａ及びドレイン電極１４ｂａが短絡した短絡欠陥を検出する。
【００５１】
＜ドレイン線切断工程＞
上記欠陥検出工程で短絡欠陥が検出された場合には、その短絡欠陥が検出された第１サブ画素Ｐａにおいて、図３に示すように、例えば、ＹＡＧ（Yttrium Aluminium Garnet）レーザーなどから出力されたレーザー光を図中Ｘ部に照射することにより、ドレイン線１４ｂを切断する。
【００５２】
＜サブ画素電極導通工程＞
上記ドレイン線切断工程でドレイン線１４ｂが切断された第１サブ画素Ｐａのサブ画素電極１６と、それに対応する第２サブ画素Ｐｂのサブ画素電極１６とを接続するように、図３に示すような線状の導電層１６ｃをレーザーＣＶＤにより形成する。ここで、導電層１６ｃは、例えば、ＬＣＤ用レーザリペア装置などを用いて、タングステン膜を描画することにより、形成することができる。なお、導電層１６ｃは、図３に示すように、第１ＴＦＴ５ａ及び第２ＴＦＴ５ｂに重なるように非透過領域に形成することにより、画素Ｐの開口率の低下を抑制することができる。
【００５３】
＜レーザーアニール工程＞
上記サブ画素電極導通工程で導電層１６ｃが形成された画素Ｐの第２サブ画素Ｐｂの半導体層１３ａに、例えば、固体グリーンレーザー（λ＝５１５ｎｍ）などから出力されるレーザー光を３２０ｍＪ／ｃｍ２程度の照射パワー、及び８０μｍ程度の照射スポット径（図中Ｌａ部参照）で照射することにより、半導体層１３ａをアニールして、図３に示すように、移動度を高めた半導体層１３ｂを形成する。これにより、導電層１６ｃが形成された画素Ｐの第２サブ画素Ｐｂのサブ画素電極１６は、移動度が半導体層１３ａの移動度の２倍程度以上になった半導体層１３ｂを有する第２ＴＦＴ５ｂにより駆動されることになる。なお、本実施形態では、半導体層をアニールする方法として、レーザーアニールを例示したが、半導体層を部分的に加熱するスポット熱アニールでアニールしてもよい。
【００５４】
以上のようにして、短絡欠陥が修正されたＴＦＴ基板２０ａを製造することができる。
【００５５】
以上説明したように、本実施形態のＴＦＴ基板２０ａの製造方法によれば、ドレイン線切断工程において、欠陥検出工程でソース電極１４ａａ及びドレイン電極１４ｂａの間の短絡欠陥が検出された第１サブ画素Ｐａにおけるドレイン線１４ｂを切断し、サブ画素電極導通工程において、サブ画素電極１６同士を接続する導電層１６ｃを形成することにより、その短絡欠陥が検出された第１サブ画素Ｐａにおけるサブ画素電極１６とそれに対応する第２サブ画素Ｐｂのサブ画素電極１６との間の導通を取るので、短絡欠陥が検出された第１サブ画素Ｐａのサブ画素電極１６は、それに対応する第２サブ画素Ｐｂに設けられた第２ＴＦＴ５ｂにより駆動されることになる。そして、レーザーアニール工程において、短絡欠陥が検出された第１サブ画素Ｐａに対応する第２サブ画素Ｐｂの半導体層（１３ａ）にレーザー光を照射して、その半導体層（１３ａ）をアニールするので、第２サブ画素ＰｂのＴＦＴ５ｂを構成する半導体層１３ｂの移動度がその他の正常なサブ画素のＴＦＴを構成する半導体層１３ａの移動度よりも高くなることになる。これにより、短絡欠陥が検出された第１サブ画素Ｐａのサブ画素電極１６は、相対的に移動度が高い半導体層１３ｂを有する第２ＴＦＴ５ｂにより駆動されるので、短絡欠陥が検出された第１サブ画素Ｐａを、正常なサブ画素又はそれに近い状態に修正することができる。したがって、表示品位の低下を抑制して、ソース電極１４ａａ及びドレイン電極１４ｂａの間の短絡欠陥を修正することができる。
【００５６】
《発明の実施形態２》
図４は、本実施形態の短絡欠陥が修正されたＴＦＴ基板２０ｂの平面図である。なお、以下の実施形態において、図１〜図３と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００５７】
上記実施形態１では、サブ画素電極形成工程の後に、欠陥検出工程、ドレイン線切断工程、サブ画素電極導通工程及びレーザーアニール工程を行う製造方法を例示したが、本実施形態では、上記実施形態１の半導体層形成工程の後に、欠陥検出工程、ドレイン線切断工程、サブ画素電極導通工程及びレーザーアニール工程を行う製造方法を例示する。
【００５８】
ＴＦＴ基板２０ｂでは、図４に示すように、膜残りＲによる短絡欠陥が発生した画素Ｐにおいて、第１サブ画素Ｐａのサブ画素電極１６及び第２サブ画素のサブ画素電極１６が直接接続されずに、第１サブ画素Ｐａの第１ＴＦＴ５ａのドレイン電極１４ｂａ及び第２サブ画素Ｐｂの第２ＴＦＴ５ｂのドレイン電極１４ｂａが導電層１４ｃを介して接続されることにより、第１サブ画素Ｐａのサブ画素電極１６及び第２サブ画素のサブ画素電極１６の導通が取れており、その他の構成が上記実施形態１のＴＦＴ基板２０ａと実質的に同じになっている。
【００５９】
次に、ＴＦＴ基板２０ｂの製造方法について一例を挙げて説明する。ここで、図５は、ＴＦＴ基板２０ｂを製造するための基板中間体１９の平面図である。なお、本実施形態の製造方法は、以下のゲート層形成工程、ゲート絶縁膜形成工程、半導体層形成工程、欠陥検出工程、ドレイン線切断工程、サブ画素電極導通工程、レーザーアニール工程、層間絶縁膜形成工程及びサブ画素電極形成工程を備える。ここで、ゲート層形成工程、ゲート絶縁膜形成工程及び半導体層形成工程は、上記実施形態１と同様であるので、詳細な説明を省略する。
【００６０】
＜欠陥検出工程＞
上記半導体層形成工程で形成されたソース線１４ａ、ソース電極１４ａａ、ドレイン電極１４ｂａ及びドレイン線１４ｂの形状を比較するパターンマッチング検査により、ソース電極１４ａａ及びドレイン電極１４ｂａの間に、例えば、膜残りＲなどのパーティクルにより短絡欠陥が発生してないか確認する（図５参照）。
【００６１】
＜ドレイン線切断工程＞
上記欠陥検出工程で短絡欠陥が検出された第１サブ画素Ｐａにおいて、図５に示すように、例えば、ＹＡＧレーザーなどから出力されたレーザー光を図中Ｘ部に照射することにより、ドレイン線１４ｂを切断する。
【００６２】
＜サブ画素電極導通工程＞
上記ドレイン線切断工程でドレイン線１４ｂが切断された第１サブ画素Ｐａの第１ＴＦＴ５ａのドレイン電極１４ｂａと、それに対応する第２サブ画素Ｐｂの第２ＴＦＴ５ｂのドレイン電極１４ｂａとを接続するように、図５に示すような線状の導電層１４ｃをレーザーＣＶＤにより形成する。ここで、導電層１４ｃは、例えば、ＬＣＤ用レーザリペア装置などを用いて、タングステン膜を描画することにより、形成することができる。なお、導電層１４ｃは、図５に示すように、ドレイン線１４ｂの延長線上の非透過領域に形成することにより、画素Ｐの開口率の低下を抑制することができる。
【００６３】
＜レーザーアニール工程＞
上記サブ画素電極導通工程で導電層１４ｃが形成された画素Ｐの第２サブ画素Ｐｂの半導体層１３ａに、例えば、固体グリーンレーザーなどから出力されるレーザー光を照射することにより、半導体層１３ａをアニールして、図５に示すように、移動度を高めた半導体層１３ｂを形成する。なお、本実施形態では、半導体層をアニールする方法として、レーザーアニールを例示したが、半導体層を部分的に加熱するスポット熱アニールでアニールしてもよい。
【００６４】
＜層間絶縁膜形成工程＞
まず、上記レーザーアニール工程で半導体層１３ｂが形成された基板全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜などを成膜し、無機絶縁膜１５ａを形成する。
【００６５】
続いて、無機絶縁膜１５ａが形成された基板全体に、スピンコート法により、例えば、アクリル系の感光性樹脂を塗布し、その塗布された感光性樹脂をフォトマスクを介して露光した後に、現像することにより、ドレイン線１４ｂ（容量電極）上にコンタクトホール１５ｃを有する有機絶縁膜１５ｂを形成する。
【００６６】
さらに、有機絶縁膜１５ｂのコンタクトホール１５ｃから露出する無機絶縁膜１５ａをエッチングして、無機絶縁膜１５ａ及び有機絶縁膜１５ｂからなる層間絶縁膜１５を形成する。
【００６７】
＜サブ画素電極形成工程＞
上記層間絶縁膜形成工程で層間絶縁膜１５が形成された基板全体に、スパッタリング法により、例えば、ＩＴＯ（Indium Tin Oxide）膜を成膜し、その後、フォトリソグラフィによりパターニング及びエッチングを行い、サブ画素電極１６を形成する（図４参照）。
【００６８】
以上のようにして、ＴＦＴ基板２０ｂを製造することができる。
【００６９】
以上説明したように、本実施形態のＴＦＴ基板２０ｂの製造方法によれば、ドレイン線切断工程において、欠陥検出工程でソース電極１４ａａ及びドレイン電極１４ｂａの間の短絡欠陥が検出された第１サブ画素Ｐａにおけるドレイン線１４ｂを切断し、サブ画素電極導通工程において、ドレイン電極１４ｂａ同士を接続する導電層１４ｃを形成することにより、その短絡欠陥が検出された第１サブ画素Ｐａにおけるサブ画素電極１６とそれに対応する第２サブ画素Ｐｂのサブ画素電極１６との間の導通を取るので、短絡欠陥が検出された第１サブ画素Ｐａのサブ画素電極１６は、それに対応する第２サブ画素Ｐｂに設けられた第２ＴＦＴ５ｂにより駆動されることになる。そして、レーザーアニール工程において、短絡欠陥が検出された第１サブ画素Ｐａに対応する第２サブ画素Ｐｂの半導体層（１３ａ）にレーザー光を照射して、その半導体層（１３ａ）をアニールするので、第２サブ画素ＰｂのＴＦＴ５ｂを構成する半導体層１３ｂの移動度がその他の正常なサブ画素のＴＦＴを構成する半導体層１３ａの移動度よりも高くなることになる。これにより、短絡欠陥が検出された第１サブ画素Ｐａのサブ画素電極１６は、相対的に移動度が高い半導体層１３ｂを有する第２ＴＦＴ５ｂにより駆動されるので、短絡欠陥が検出された第１サブ画素Ｐａを、正常なサブ画素又はそれに近い状態に修正することができる。したがって、表示品位の低下を抑制して、ソース電極１４ａａ及びドレイン電極１４ｂａの間の短絡欠陥を修正することができる。
【００７０】
また、本実施形態のＴＦＴ基板２０ｂの製造方法によれば、レーザー光を照射する際に、被照射部であるドレイン線１４ｂが露出しているので、絶縁膜などをレーザ光の照射で飛散させる必要がなく、容易に短絡欠陥を修正することができる。
【００７１】
なお、上記各実施形態では、ドレイン線切断工程、サブ画素電極導通工程及びアニール工程を順に行う製造方法を例示したが、本発明は、これらの工程の順序を入れ換えてもよい。
【００７２】
また、上記各実施形態では、無機絶縁膜１５ａ及び有機絶縁膜１５ｂからなる層間絶縁膜１５を例示したが、例えば、有機絶縁膜１５ｂを省略したり、有機絶縁膜１５ｂの代わりにＣＦ材料を用いてもよい。
【００７３】
また、上記各実施形態では、アモルファスシリコンを用いたボトムゲート型のＴＦＴを備えたＴＦＴ基板例示したが、本発明は、アモルファスシリコンやポリシリコンを用いたトップゲート型のＴＦＴなどを備えたＴＦＴ基板にも適用することができる。
【００７４】
また、上記各実施形態では、導電層１４ｃ及び１６ｃを、レーザーＣＶＤを用いて形成する方法を例示したが、インクジェット、フォトリソグラフィ、マスクを用いたスパッタリングやＣＶＤなどを用いて形成してもよい。
【００７５】
また、上記各実施形態では、ドレイン線切断工程、サブ画素電極導通工程及びレーザーアニール工程を同一層で行う方法を例示したが、本発明は、ドレイン線切断工程、サブ画素電極導通工程及びレーザーアニール工程を異なる層で行ってもよい。
【００７６】
また、上記各実施形態では、ＴＦＴの欠陥として、ソース電極１４ａａとドレイン電極１４ｂａとの間の膜残りＲに起因する短絡欠陥を修正する方法を例示したが、本発明は、ゲート絶縁膜のピンホールに起因するゲート電極１１ａａと半導体層１３ａ（ソース電極１４ａａ及びドレイン電極１４ｂａ）との間の短絡欠陥などの他のＴＦＴの欠陥を修正することにも適用することができる。なお、ゲート電極１１ａａとソース電極１４ａａとの間の短絡欠陥については、対応するドレイン線１４ｂを切断するだけでなく、そのゲート電極１１ａａの基部を切断してもよい。
【００７７】
また、上記各実施形態では、各ソース線１４ａの延びる方向に沿って各ゲート線１１ａを挟んで互いに隣り合う一対のサブ画素が１つの画素Ｐとなる構成を例示したが、本発明は、本実施形態では、各ソース線１４ａの延びる方向に沿って互いに隣り合う複数のサブ画素が１つの画素となる構成、及び各ゲート線１１ａの延びる方向に沿って互いに隣り合う複数のサブ画素が１つの画素となる構成などにも適用することができる。
【産業上の利用可能性】
【００７８】
以上説明したように、本発明は、表示品位の低下を抑制して、ＴＦＴの欠陥を修正することができるので、例えば、高い表示品位が要望される液晶テレビ用途の液晶表示装置を始め、ＴＦＴを用いた表示装置全般について有用である。
【符号の説明】
【００７９】
Ｐ          画素
Ｐａ        第１サブ画素
Ｐｂ        第２サブ画素
５ａ        第１ＴＦＴ
５ｂ        第２ＴＦＴ
１１ａ      ゲート線
１１ｂ      容量線
１３ａ，１３ｂ          半導体層
１４ａ      ソース線
１４ａａ    ソース電極
１４ｂ      ドレイン線
１４ｂａ    ドレイン電極
１４ｃ，１６ｃ          導電層
１６        サブ画素電極
２０，２０ａ，２０ｂ    ＴＦＴ基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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