(57)【要約】【課題】不揮発性半導体記憶装置のメモリセルの面積を縮小化する。【解決手段】不揮発性半導体記憶装置５０には、メモリセル１、プリチャージ制御回路２、アンチヒューズ素子書き込み用電源回路３、ビット線ドライバＤＲＢＬ、ワード線ドライバＤＲＷＬ、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２が設けられる。メモリセル１は、アンチヒューズ素子ＡＮＴＦＵＳＥ１と選択トランジスタＨＮＭＴ１から構成される。メモリセル１のアンチヒューズ素子ＡＮＴＦＵＳＥ１に情報を書き込む前に、プリチャージ制御回路２、ビット線ドライバＤＲＢＬ、ワード線ドライバＤＲＷＬ、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２により、アンチヒューズ素子ＡＮＴＦＵＳＥ１がプリチャージ状態に設定される。【選択図】  図１
2010165428.tif 000002
【特許請求の範囲】
【請求項１】
アンチヒューズ素子と、第１の端子がアンチヒューズ素子の一端に接続され、制御端子がワード線に接続され、第２の端子がビット線に接続される選択トランジスタとを有するメモリセルと、
ライトイネーブル信号が入力され、前記ライトイネーブル信号に基づいてビット線制御信号、ワード線制御信号、書き込み制御信号、及び第１の制御信号を生成するプリチャージ制御回路と、
前記書き込み許可信号が入力され、前記書き込み許可信号に基づいて前記アンチヒューズ素子の他端に書き込み用電圧を供給する書き込み用電源回路と、
アドレス制御信号、前記ビット線制御信号、及び前記第１の制御信号が入力され、前記アドレス制御信号、前記ビット線制御信号、及び前記第１の制御信号に基づいて前記ビット線の電位を制御するビット線電位制御手段と、
前記アドレス制御信号、前記ワード線制御信号、及び前記第１の制御信号が入力され、前記アドレス制御信号、前記ワード線制御信号、及び前記第１の制御信号に基づいて前記ワード線の電位を制御するワード線電位制御手段と、
を具備し、前記アンチヒューズ素子の書き込み動作の前に、前記アンチヒューズ素子の一端の電位が昇圧されて前記アンチヒューズ素子がプリチャージ状態に設定されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記プリチャージ回路は、前記ライトイネーブル信号が入力され、前記ライトイネーブル信号を第１の遅延時間だけ遅延させた前記ビット線制御信号を出力する第１の遅延手段と、前記ビット線制御信号が入力され、前記ビット線制御信号を第２の遅延時間だけ遅延させた第１の遅延信号を出力する第２の遅延手段と、前記第１の遅延信号が入力され、前記第１の遅延信号を第３の遅延時間だけ遅延させた第２の遅延信号を出力する第３の遅延手段と、前記第２の遅延信号が入力され、前記第２の遅延信号を第４の遅延時間だけ遅延させた前記書き込み許可信号を出力する第４の遅延手段と、前記第１の遅延信号及び前記第２の遅延信号が入力され、前記第１の遅延信号及び前記第２の遅延信号を論理演算した前記ワード線制御信号を出力する第１の２入力ＮＡＮＤ回路と、前記ライトイネーブル信号及び前記書き込み許可信号が入力され、前記ライトイネーブル信号及び前記書き込み許可信号を論理演算した前記第１の制御信号を出力する第２の２入力ＮＡＮＤ回路とを具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
アンチヒューズ素子と、第１の端子がアンチヒューズ素子の一端に接続され、制御端子がワード線に接続され、第２の端子がビット線に接続される選択トランジスタとを有するメモリセルがマトリックス状に複数設けられるメモリセルアレイと、
ライトイネーブル信号が入力され、前記ライトイネーブル信号に基づいてビット線制御信号、ワード線制御信号、書き込み制御信号、及び第１の制御信号を生成するプリチャージ制御回路と、
前記書き込み許可信号が入力され、前記書き込み許可信号に基づいて前記アンチヒューズ素子の他端に書き込み用電圧を供給する書き込み用電源回路と、
ビット線制御回路から出力される第１のアドレス制御信号、前記ビット線制御信号、及び前記第１の制御信号が入力され、前記第１のアドレス制御信号、前記ビット線制御信号、及び前記第１の制御信号に基づいて前記ビット線の電位を制御するビット線電位制御手段と、
ワード線制御回路から出力される第２のアドレス制御信号、前記ワード線制御信号、及び前記第１の制御信号が入力され、前記第２のアドレス制御信号、前記ワード線制御信号、及び前記第１の制御信号に基づいて前記ワード線の電位を制御するワード線電位制御手段と、
を具備し、前記アンチヒューズ素子の書き込み動作の前に、前記アンチヒューズ素子の一端の電位が昇圧されて前記アンチヒューズ素子がプリチャージ状態に設定されることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記アンチヒューズ素子は、ソース、ドレイン、及びボディが前記書き込み用電源回路に接続され、ゲートが前記選択トランジスタの第１の端子に接続されるＰｃｈ絶縁ゲート型電界効果トランジスタであることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
アンチヒューズ素子と第１の端子がアンチヒューズ素子の一端に接続され、制御端子がワード線に接続され、第２の端子がビット線に接続される選択トランジスタとを有するメモリセルと、選択トランジスタと、ライトイネーブル信号が入力されるプリチャージ制御回路と、書き込み用電源回路と、ビット線電位制御手段と、ワード線電位設定手段とを有する不揮発性半導体記憶装置の制御方法であって、
前記ビット線電位制御手段により、前記ビット線を高電位である第１の電位に設定するステップと、
前記ワード線電位制御手段により、前記ワード線を高電位である第２の電位に昇圧して前記ワード線を活性化し、前記アンチヒューズ素子をプリチャージ状態にするステップと、
前記ワード線電位制御手段により、前記ワード線の電位を降圧して前記ワード線を非活性化するステップと、
前記ワード線の非活性化後、前記書き込み用電源回路から出力される書き込み電圧を前記アンチヒューズ素子の他端に供給して前記アンチヒューズ素子にデータを書き込むステップと、
を具備することを特徴とする不揮発性半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に読み出し及び書き込みが可能な不揮発性半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）おいて同一チップ上に混載が可能で、電源を落としても記憶した情報を保持し続ける比較的小規模な混載型不揮発性半導体記憶装置が不可欠となっている。この混載型不揮発性半導体記憶装置は、ＤＲＡＭ（Dynamic  Random  Access  Memory）やＳＲＡＭ（Static  Random  Access  Memory）などの大容量メモリのリダンダンシ用途、暗号キーなどのコード格納用途、製造履歴の管理用途、或いはアナログ回路のチューニング用途等に多用される。これまで、これらの用途の不揮発性半導体記憶装置用の記憶素子として、レーザヒューズが使用されてきた。ところが、レーザヒューズでは特別なヒューズブロウ装置とこの装置に関連する工程が必要であり、また微細化の困難性に伴うレーザヒューズの専有面積の割合の増大化等から、例えばレーザヒューズに代わってＭＯＳ構造のアンチヒューズ素子が開発されている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるＭＯＳ構造のアンチヒューズ素子を用いたメモリでは、書き込みを行わないＭＯＳ構造のアンチヒューズ素子での誤書き込みの発生（ライトディスターブ不良と呼称する）を抑制するために、すべてのメモリセルを２ポート構成にしている。このため、メモリセル内の素子数や信号本数が増加してメモリセルの面積が増大するという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１７１４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、メモリセルの面積を縮小化することができる不揮発性半導体記憶装置及びその制御方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の不揮発性半導体記憶装置は、アンチヒューズ素子と、第１の端子がアンチヒューズ素子の一端に接続され、制御端子がワード線に接続され、第２の端子がビット線に接続される選択トランジスタとを有するメモリセルと、ライトイネーブル信号が入力され、前記ライトイネーブル信号に基づいてビット線制御信号、ワード線制御信号、書き込み制御信号、及び第１の制御信号を生成するプリチャージ制御回路と、前記書き込み許可信号が入力され、前記書き込み許可信号に基づいて前記アンチヒューズ素子の他端に書き込み用電圧を供給する書き込み用電源回路と、アドレス制御信号、前記ビット線制御信号、及び前記第１の制御信号が入力され、前記アドレス制御信号、前記ビット線制御信号、及び前記第１の制御信号に基づいて前記ビット線の電位を制御するビット線電位制御手段と、前記アドレス制御信号、前記ワード線制御信号、及び前記第１の制御信号が入力され、前記アドレス制御信号、前記ワード線制御信号、及び前記第１の制御信号に基づいて前記ワード線の電位を制御するワード線電位制御手段とを具備し、前記アンチヒューズ素子の書き込み動作の前に、前記アンチヒューズ素子の一端の電位が昇圧されて前記アンチヒューズ素子がプリチャージ状態に設定されることを特徴とする。
【０００７】
更に、本発明の一態様の不揮発性半導体記憶装置の制御方法は、アンチヒューズ素子と第１の端子がアンチヒューズ素子の一端に接続され、制御端子がワード線に接続され、第２の端子がビット線に接続される選択トランジスタとを有するメモリセルと、選択トランジスタと、ライトイネーブル信号が入力されるプリチャージ制御回路と、書き込み用電源回路と、ビット線電位制御手段と、ワード線電位設定手段とを有する不揮発性半導体記憶装置の制御方法であって、前記ビット線電位制御手段により、前記ビット線を高電位である第１の電位に設定するステップと、前記ワード線電位制御手段により、前記ワード線を高電位である第２の電位に昇圧して前記ワード線を活性化し、前記アンチヒューズ素子をプリチャージ状態にするステップと、前記ワード線電位制御手段により、前記ワード線の電位を降圧して前記ワード線を非活性化するステップと、前記ワード線の非活性化後、前記書き込み用電源回路から出力される書き込み電圧を前記アンチヒューズ素子の他端に供給して前記アンチヒューズ素子にデータを書き込むステップとを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、メモリセルの面積を縮小化することができる不揮発性半導体記憶装置及びその制御方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る不揮発性半導体記憶装置を示す回路図。
【図２】本発明の実施例１に係る比較例の不揮発性半導体記憶装置を示す回路図。
【図３】本発明の実施例１に係る不揮発性半導体記憶装置のプリチャージ動作及び書き込み動作を示すフローチャート。
【図４】本発明の実施例１に係る不揮発性半導体記憶装置のプリチャージ動作及び書き込み動作を示すタイミングチャート。
【図５】本発明の実施例２に係る不揮発性半導体記憶装置を示す回路図。
【図６】本発明の実施例２に係る不揮発性半導体記憶装置のプリチャージ動作及び書き込み動作を示すフローチャート。
【図７】本発明の実施例２に係る不揮発性半導体記憶装置のプリチャージ動作及び書き込み動作を示すタイミングチャート。
【図８】本発明の実施例３に係る不揮発性半導体記憶装置のプリチャージ動作を示すタイミングチャート。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る不揮発性半導体記憶装置及びその制御方法について、図面を参照して説明する。図１は不揮発性半導体記憶装置を示す回路図、図２は比較例の不揮発性半導体記憶装置を示す回路図である。本実施例では、アンチヒューズ素子のデータ書き込み動作の前にプリチャージ動作を設定している。
【００１２】
図１に示すように、不揮発性半導体記憶装置５０には、メモリセル１、プリチャージ制御回路２、アンチヒューズ素子書き込み用電源回路３、ビット線ドライバＤＲＢＬ、ワード線ドライバＤＲＷＬ、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２が設けられる。不揮発性半導体記憶装置５０は、冗長度は低いが動作速度が速く、例えばＤＲＡＭ（Dynamic  Random  Access  Memory）やＳＲＡＭ（Static  Random  Access  Memory）などの大容量メモリのリダンダンシ用途、暗号キーなどのコード格納用途、製造履歴の管理用途、或いはアナログ回路のチューニング用途等に多用される。また、メモリセル１は、ＦＰＧＡ（Field  Programmable  Gate  Array）などに適用される。
【００１３】
メモリセル１は、アンチヒューズ素子ＡＮＴＦＵＳＥ１と選択トランジスタＨＮＭＴ１から構成される。メモリセル１はアンチヒューズセルとして機能する。
【００１４】
アンチヒューズ素子ＡＮＴＦＵＳＥ１は、ソース、ドレイン、及びボディ（バックゲートとも呼称される）がノードＮ２に接続され、ゲートがノードＮ１に接続される。ノードＮ２には、アンチヒューズ素子書き込み用電源回路３から出力される書き込み信号Ｓｗｄが入力される。ノードＮ１は選択トランジスタＨＮＭＴ１のソース及びドレインの一方（第１の端子）に接続される。アンチヒューズ素子ＡＮＴＦＵＳＥ１は、Ｐｃｈ  ＭＯＳトランジスタから構成され、ヒューズ破壊前は「０（ゼロ）」の情報を記憶し、ヒューズ破壊後は「１」の情報を記憶する。
【００１５】
選択トランジスタＨＮＭＴ１は、ソース及びドレインの一方（第１の端子）がアンチヒューズ素子ＡＮＴＦＵＳＥ１に接続され、ゲート（制御端子）がワード線ＷＬに接続され、ソース及びドレインの他方（第２の端子）がビット線ＢＬに接続される。選択トランジスタＨＮＭＴ１は、Ｎｃｈ  ＭＯＳトランジスタから構成され、例えば、不揮発性半導体記憶装置５０内の他のトランジスタよりも耐圧（ゲート耐圧やソース・ドレイン間耐圧）が高いトランジスタが用いられる。
【００１６】
選択トランジスタＨＮＭＴ１では、書き込み動作のときにビット線ＢＬ側のソース及びドレインの他方（第２の端子）が低電位側電源（接地電位）ＶＳＳに設定され、それ以外のときにビット線ＢＬ側のソース及びドレインの他方（第２の端子）が高電位側電源ＶＤＤ電圧に設定される。「１」の情報の書き込みのときにワード線ＷＬ側のゲート（制御端子）が高電位側電源ＶＤＤ電圧に設定され、「０（ゼロ）」の情報書き込みのときにワード線ＷＬ側のゲート（制御端子）が低電位側電源（接地電位）ＶＳＳに設定される。
【００１７】
プリチャージ制御回路２には、ディレイ回路ＤＬＹ1乃至ＤＬＹ４、２入力ＡＮＤ回路ＡＮＤ１、及び２入力ＡＮＤ回路ＡＮＤ２が設けられる。プリチャージ制御回路２は、メモリセル１の書き込み動作の前にメモリセル１をプリチャージ状態にするための信号を生成する。
【００１８】
ディレイ回路ＤＬＹ1は、ライトイネーブル信号Ｓｗｅが入力され、ライトイネーブル信号Ｓｗｅを第１の遅延時間だけ遅延させて、この信号をビット線制御信号Ｓｃｂｌとして出力する。ディレイ回路ＤＬＹ１は第１の遅延手段として機能する。
【００１９】
ディレイ回路ＤＬＹ２は、ディレイ回路ＤＬＹ1から出力されるビット線制御信号Ｓｃｂｌが入力され、ビット線制御信号Ｓｃｂｌを第２の遅延時間だけ遅延させて、この信号を遅延信号Ｓｄｌ１として出力する。ディレイ回路ＤＬＹ２は第２の遅延手段として機能する。
【００２０】
ディレイ回路ＤＬＹ３は、ディレイ回路ＤＬＹ２から出力される遅延信号Ｓｄｌ１が入力され、遅延信号Ｓｄｌ１を第３の遅延時間だけ遅延させて、この信号を遅延信号Ｓｄｌ２として出力する。ディレイ回路ＤＬＹ３は第３の遅延手段として機能する。
【００２１】
ディレイ回路ＤＬＹ４は、ディレイ回路ＤＬＹ３から出力される遅延信号Ｓｄｌ２が入力され、遅延信号Ｓｄｌ２を第４の遅延時間だけ遅延させて、この信号を書き込み許可信号Ｓｗｐとして出力する。ディレイ回路ＤＬＹ４は第４の遅延手段として機能する。
【００２２】
ディレイ回路ＤＬＹ1乃至ＤＬＹ４は、それぞれ複数段のインバータ構成にしているが、代りにそれぞれ複数段のバッファ構成などにしてもよい。また、遅延手段としてディレイ回路ＤＬＹ1乃至ＤＬＹ４を用いているが、代りに抵抗やコンデンサなどの遅延素子を遅延手段として用いてもよい。
【００２３】
２入力ＡＮＤ回路ＡＮＤ１は、ディレイ回路ＤＬＹ２から出力される遅延信号Ｓｄｌ１と、ディレイ回路ＤＬＹ３から出力される遅延信号Ｓｄｌ２とが入力され、論理演算した信号をワード線制御信号Ｓｃｗｌとして出力する。
【００２４】
２入力ＡＮＤ回路ＡＮＤ２は、ライトイネーブル信号Ｓｗｅと、ディレイ回路ＤＬＹ４から出力される書き込み許可信号Ｓｗｐとが入力され、論理演算した信号をマルチプレクサ制御信号Ｓｃｍｕｘとして出力する。
【００２５】
ここでは、２入力ＡＮＤ回路ＡＮＤ１及びＡＮＤ２を用いているが、代りに他の論理回路を用いて論理構成してもよい。
【００２６】
マルチプレクサＭＵＸ１は、ディレイ回路ＤＬＹ1から出力されるビット線制御信号Ｓｃｂｌと、アドレス制御信号Ｓｃａｄとが入力され、２入力ＡＮＤ回路ＡＮＤ２から出力されるマルチプレクサ制御信号Ｓｃｍｕｘに基づいて、ビット線制御信号Ｓｃｂｌ或いはアドレス制御信号Ｓｃａｄを選択出力する。ビット線ドライバＤＲＢＬは、マルチプレクサＭＵＸ１から出力される信号が入力され、この信号をドライブしてビット線ＢＬに出力する。
【００２７】
マルチプレクサＭＵＸ２は、２入力ＡＮＤ回路ＡＮＤ１から出力されるワード線制御信号Ｓｃｗｌと、アドレス制御信号Ｓｃａｄとが入力され、２入力ＡＮＤ回路ＡＮＤ２から出力されるマルチプレクサ制御信号Ｓｃｍｕｘに基づいて、ワード線制御信号Ｓｃｗｌ或いはアドレス制御信号Ｓｃａｄを選択出力する。ワード線ドライバＤＲＷＬは、マルチプレクサＭＵＸ２から出力される信号が入力され、この信号をドライブしてワード線ＷＬに出力する。
【００２８】
ここで、マルチプレクサＭＵＸ１とビット線ドライバＤＲＢＬは、ビット線電位制御手段として機能する。マルチプレクサＭＵＸ２とワード線ドライバＤＲＷＬは、ワード線電位制御手段として機能する。
【００２９】
アンチヒューズ素子書き込み用電源回路３は、ディレイ回路ＤＬＹ４から出力される書き込み許可信号Ｓｗｐが入力され、メモリセル１の書き込み動作のときに高電位側電源ＶＤＤ電圧よりも高電位な書き込み信号Ｓｗｄをメモリセル１のアンチヒューズ素子ＡＮＴＦＵＳＥ１（ノードＮ２）に出力する。
【００３０】
図２に示すように、比較例の不揮発性半導体記憶装置は、ライトディスターブ不良を抑制するために、メモリセル１１を２ポート構成にしている。メモリセル１１には、アンチヒューズ素子ＡＮＴＦＵＳＥ１、ライトポート１２、及びリードポート１３が設けられる。
【００３１】
アンチヒューズ素子ＡＮＴＦＵＳＥ１は、ソース、ドレイン、及びボディに（ノードＮ２側に）書き込み信号Ｓｗｄが入力され、ゲート（ノードＮ１側）がライトポート１２及びリードポート１３に接続される。
【００３２】
ライトポート１２には、制御トランジスタＳＮＭＴ１と制御トランジスタＳＮＭＴ３が設けられる。
【００３３】
制御トランジスタＳＮＭＴ３は、ソース及びドレインの一方がアンチヒューズ素子ＡＮＴＦＵＳＥ１のゲート（ノードＮ１）に接続され、ゲートにライトイネーブル信号Ｓｗｅが入力される。制御トランジスタＳＮＭＴ１は、ソース及びドレインの一方が制御トランジスタＳＮＭＴ３のソース及びドレインの他方に接続され、ゲートが書き込みワード線ＷＬＷに接続され、ソース及びドレインの他方が書き込みビット線ＢＬＷに接続される。
【００３４】
リードポート１３には、制御トランジスタＳＮＭＴ２と制御トランジスタＳＮＭＴ４が設けられる。
【００３５】
制御トランジスタＳＮＭＴ４は、ソース及びドレインの一方がアンチヒューズ素子ＡＮＴＦＵＳＥ１のゲート（ノードＮ１）に接続され、ゲートが高電位側電源ＶＤＤに接続される。制御トランジスタＳＮＭＴ２は、ソース及びドレインの一方が制御トランジスタＳＮＭＴ４のソース及びドレインの他方に接続され、ゲートが読み出しワード線ＷＬＲに接続され、ソース及びドレインの他方が読み出しビット線ＢＬＲに接続される。なお、比較例の不揮発性半導体記憶装置の書き込み動作及び読み出し動作については、図示及び説明を省略する。
【００３６】
次に、不揮発性半導体記憶装置のプリチャージ動作及び書き込み動作について図３及び図４を参照して説明する。図３は不揮発性半導体記憶装置のプリチャージ動作及び書き込み動作を示すフローチャート、図４は不揮発性半導体記憶装置のプリチャージ動作及び書き込み動作を示すタイミングチャートである。ここでは、書き込み動作を「１」に設定している。
【００３７】
不揮発性半導体記憶装置５０では、図３及び図４に示すように、プリチャージ動作の前に書き込み信号Ｓｗｄ、ビット線ＢＬ、及びワード線ＷＬを低電位側電源（接地電位）ＶＳＳに設定する。
【００３８】
次に、時刻Ｔ１でビット線ＢＬを低電位側電源（接地電位）ＶＳＳから高電位側電源ＶＤＤ電圧である、例えば３Ｖに昇圧する（ステップＳ１）。
【００３９】
続いて、時刻Ｔ２でワード線ＷＬを低電位側電源（接地電位）ＶＳＳから高電位側電源ＶＤＤ電圧に昇圧する。ワード線ＷＬが高電位側電源ＶＤＤ電圧（ワード線ＷＬの活性化）になると選択トランジスタＨＮＭＴ１がオンし、選択トランジスタＨＮＭＴ１のソース及びドレインの一方（アンチヒューズ素子ＡＮＴＦＵＳＥ１のゲート（ノードＮ１））が、低電位側電源（接地電位）ＶＳＳから高電位側電源ＶＤＤ電圧に昇圧されてアンチヒューズ素子ＡＮＴＦＵＳＥ１がプリチャージされる（ステップＳ２）。
【００４０】
そして、時刻Ｔ３でワード線ＷＬを高電位側電源ＶＤＤ電圧から低電位側電源（接地電位）ＶＳＳに降圧してワード線ＷＬを非活性化する。アンチヒューズ素子ＡＮＴＦＵＳＥ１はプリチャージ状態が維持される。なお、時刻Ｔ１から書き込み信号Ｓｗｄの電圧が昇圧される時刻Ｔ４直前までがプリチャージ動作となる（ステップＳ３）。
【００４１】
次に、時刻Ｔ４で、書き込み信号Ｓｗｄを低電位側電源（接地電位）ＶＳＳから高電位側電源ＶＤＤ電圧（３Ｖ）よりも高電位である、例えば６Ｖに昇圧する（書き込み用電圧印加）。このとき、アンチヒューズ素子ＡＮＴＦＵＳＥ１のノードＮ２が６Ｖで、アンチヒューズ素子ＡＮＴＦＵＳＥ１のノードＮ１が３Ｖであり、ノードＮ２とノードＮ１の間の電位差が３Ｖである。このため、この時点ではアンチヒューズ素子ＡＮＴＦＵＳＥ１は絶縁破壊しない（ステップＳ４）。
【００４２】
続いて、時刻Ｔ５で、ビット線ＢＬを高電位側電源ＶＤＤ電圧から低電位側電源（接地電位）ＶＳＳに降圧してビット線ＢＬを非活性化する。その後、時刻Ｔ５で、ワード線ＷＬを低電位側電源（接地電位）ＶＳＳから高電位側電源ＶＤＤ電圧に昇圧する。このため、アンチヒューズ素子ＡＮＴＦＵＳＥ１がオンして選択トランジスタＨＮＭＴ１のソース及びドレインの一方（アンチヒューズ素子ＡＮＴＦＵＳＥ１のゲート（ノードＮ１））が降圧し、ノードＮ２とノードＮ１間の間の電位差が増大し、アンチヒューズ素子ＡＮＴＦＵＳＥ１が絶縁破壊する。この結果、アンチヒューズ素子ＡＮＴＦＵＳＥ１に「１」の情報が書き込まれる（ステップＳ５）。
【００４３】
そして、時刻Ｔ７で、ワード線ＷＬを高電位側電源ＶＤＤ電圧から低電位側電源（接地電位）ＶＳＳに降圧して選択トランジスタＨＮＭＴ１をオフさせる。その後、時刻Ｔ８で、書き込み信号Ｓｗｄを６Ｖから低電位側電源（接地電位）ＶＳＳに降圧して、選択トランジスタＨＮＭＴ１のソース及びドレインの一方（アンチヒューズ素子ＡＮＴＦＵＳＥ１のゲート（ノードＮ１））を低電位側電源（接地電位）ＶＳＳに設定する。なお、時刻Ｔ４から時刻Ｔ８までが書き込み動作となる（ステップＳ６）。
【００４４】
上述したように、本実施例の不揮発性半導体記憶装置及びその制御方法では、メモリセル１、プリチャージ制御回路２、アンチヒューズ素子書き込み用電源回路３、ビット線ドライバＤＲＢＬ、ワード線ドライバＤＲＷＬ、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２が設けられる。メモリセル１は、アンチヒューズ素子ＡＮＴＦＵＳＥ１と選択トランジスタＨＮＭＴ１から構成される。プリチャージ制御回路２には、ディレイ回路ＤＬＹ1乃至ＤＬＹ４、２入力ＡＮＤ回路ＡＮＤ１、及び２入力ＡＮＤ回路ＡＮＤ２が設けられる。プリチャージ制御回路２は、ライトイネーブル信号Ｓｗｅが入力され、ビット線制御信号Ｓｃｂｌ、ワード線制御信号Ｓｃｗｌ、マルチプレクサ制御信号Ｓｃｍｕｘ、及び書き込み許可信号Ｓｗｐを生成する。メモリセル１のアンチヒューズ素子ＡＮＴＦＵＳＥ１に情報を書き込む前に、プリチャージ制御回路２、ビット線ドライバＤＲＢＬ、ワード線ドライバＤＲＷＬ、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２により、アンチヒューズ素子ＡＮＴＦＵＳＥ１がプリチャージ状態に設定される。書き込み対象及び書き込み対象外のメモリセルでは、プリチャージに設定された後、アンチヒューズ素子書き込み用電源回路３から出力される高電位側電源ＶＤＤよりも高電位の書き込み信号Ｓｗｄがアンチヒューズ素子ＡＮＴＦＵＳＥ１に供給される。
【００４５】
このため、書き込み対象外のメモリセルのアンチヒューズ素子ＡＮＴＦＵＳＥ１の両端には、書き込み動作時に大きな電位差が発生しないので、ライトディスターブ不良の発生を防止することができる。また、メモリセル１をアンチヒューズ素子ＡＮＴＦＵＳＥ１と選択トランジスタＨＮＭＴ１から構成し、メモリセル内の素子数及び信号本数を大幅に削減しているので、不揮発性半導体記憶装置５０を高集積度化してもメモリセルの占有面積の増大を大幅に抑制することができる。
【００４６】
なお、本実施例では、不揮発性半導体記憶装置５０をＭＯＳトランジスタで構成しているが、ＭＯＳトランジスタの代わりにＭＩＳトランジスタを用いてもよい。なお、ＭＯＳトランジスタとＭＩＳトランジスタは、絶縁ゲート型電界効果トランジスタと呼称される。
【実施例２】
【００４７】
次に、本発明の実施例２に係る不揮発性半導体記憶装置及びその制御方法について、図面を参照して説明する。図５は不揮発性半導体記憶装置を示す回路図である。本実施例では、アンチヒューズ素子と選択トランジスタから構成されるメモリセルをマトリックス状に配置し、アンチヒューズ素子のデータ書き込み動作の前に、それぞれプリチャージ動作を設定している。
【００４８】
図５に示すように、不揮発性半導体記憶装置５１には、メモリセルアレイ４０、プリチャージ制御回路２ａ、アンチヒューズ素子書き込み用電源回路３、ビット線制御回路４、ワード線制御回路５、複数のビット線ドライバＤＲＢＬ、複数のワード線ドライバＤＲＷＬ、複数のマルチプレクサＭＵＸ１、及び複数のマルチプレクサＭＵＸ２が設けられる。不揮発性半導体記憶装置５１のメモリセルアレイ４０には、ワード線ＷＬ方向にｍ個及びビット線ＢＬ方向にｎ個の（ｍ×ｎ）個のメモリセル１がマトリックス状に配置形成される。
【００４９】
メモリセル１は、アンチヒューズ素子ＡＮＴＦＵＳＥ１と選択トランジスタＨＮＭＴ１から構成される（実施例１と同様な構造）。アンチヒューズ素子ＡＮＴＦＵＳＥ１の一端には、アンチヒューズ素子書き込み用電源回路３から出力される書き込み信号Ｓｗｄが入力される。アンチヒューズ素子ＡＮＴＦＵＳＥ１の他端は選択トランジスタＨＮＭＴ１のソース及びドレインの一方に接続される。選択トランジスタＨＮＭＴ１は、ゲートがワード線ＷＬｘに接続され、ソース及びドレインの他方がビット線ＢＬｘに接続される。
【００５０】
プリチャージ制御回路２ａは、実施例１のプリチャージ制御回路２と類似な構造を有する（ただし、出力される信号本数が多い）。プリチャージ制御回路２ａは、ライトイネーブル信号Ｓｗｅが入力され、ライトイネーブル信号Ｓｗｅに基づいて、ｍ本のワード線ＷＬｘに対応するワード線制御信号Ｓｃｗｌｘ、ｎ本のビット線ＢＬｘに対応するビット線制御信号Ｓｃｂｌｘ、書き込み許可信号Ｓｗｐ、及びマルチプレクサ制御信号Ｓｃｍｕｘを出力する。
【００５１】
アンチヒューズ素子書き込み用電源回路３は、プリチャージ制御回路２ａから出力される書き込み許可信号Ｓｗｐが入力され、メモリセルアレイ４０に設けられる（ｍ×ｎ）個のメモリセル１の書き込み動作のときに高電位側電源ＶＤＤ電圧よりも高電位な書き込み信号Ｓｗｄをメモリセル１のアンチヒューズ素子ＡＮＴＦＵＳＥ１に出力する。
【００５２】
ビット線制御回路４は、ｎ本のビット線ＢＬｘをそれぞれアドレス制御するためのアドレス制御信号Ｓｃａｄｂｘを生成し、ｎ本のビット線ＢＬｘに対応するマルチプレクサＭＵＸ１にそれぞれ出力する。
【００５３】
ビット線制御回路４と相対向して配置されるｎ個のマルチプレクサＭＵＸ１は、プリチャージ制御回路２ａから出力されるビット線制御信号Ｓｃｂｌｘと、ビット線制御回路４から出力されるアドレス制御信号Ｓｃａｄｂｘとがそれぞれ入力され、プリチャージ制御回路２ａから出力されるマルチプレクサ制御信号Ｓｃｍｕｘに基づいて、ビット線制御信号Ｓｃｂｌｘ或いはアドレス制御信号Ｓｃａｄｂｘを選択出力する。
【００５４】
ビット線制御回路４及びマルチプレクサＭＵＸ１と相対向して配置されるｎ個のビット線ドライバＤＲＢＬは、それぞれマルチプレクサＭＵＸ１から出力される信号が入力され、この信号をドライブしてビット線ＢＬｘに出力する。
【００５５】
ワード線制御回路５は、ｍ本のワード線ＷＬｘをそれぞれアドレス制御するための信号であるアドレス制御信号Ｓｃａｄｗｘを生成し、ｍ本のワード線ＷＬｘに対応するマルチプレクサＭＵＸ２にそれぞれ出力する。
【００５６】
ワード線制御回路５と相対向して配置されるｍ個のマルチプレクサＭＵＸ２は、プリチャージ制御回路２ａから出力されるワード線制御信号Ｓｃｗｌｘと、ワード線制御回路５から出力されるアドレス制御信号Ｓｃａｄｗｘとがそれぞれ入力され、プリチャージ制御回路２ａから出力されるマルチプレクサ制御信号Ｓｃｍｕｘに基づいて、ワード線制御信号Ｓｃｗｌｘ或いはアドレス制御信号Ｓｃａｄｗｘを選択出力する。
【００５７】
ワード線制御回路５及びマルチプレクサＭＵＸ２と相対向して配置されるｎ個のワード線ドライバＤＲＷＬは、それぞれマルチプレクサＭＵＸ２から出力される信号が入力され、この信号をドライブしてワード線ＷＬｘに出力する。
【００５８】
ここで、マルチプレクサＭＵＸ１とビット線ドライバＤＲＢＬは、ビット線電位制御手段として機能する。マルチプレクサＭＵＸ２とワード線ドライバＤＲＷＬは、ワード線電位制御手段として機能する。
【００５９】
アンチヒューズ素子書き込み用電源回路３は、プリチャージ制御回路２ａから出力される書き込み許可信号Ｓｗｐが入力され、メモリセルアレイ４０に設けられる（ｍ×ｎ）個のメモリセル１の書き込み動作のときに高電位側電源ＶＤＤ電圧よりも高電位な書き込み信号Ｓｗｄをメモリセル１のアンチヒューズ素子ＡＮＴＦＵＳＥ１に出力する。
【００６０】
次に、不揮発性半導体記憶装置のプリチャージ動作及び書き込み動作について図６及び図７を参照して説明する。図６は不揮発性半導体記憶装置のプリチャージ動作及び書き込み動作を示すフローチャート、図７は不揮発性半導体記憶装置のプリチャージ動作及び書き込み動作を示すタイミングチャートである。
【００６１】
不揮発性半導体記憶装置５１では、図６及び図７に示すように、プリチャージ動作の前に書き込み信号Ｓｗｄ、ビット線ＢＬ、及びワード線ＷＬを低電位側電源（接地電位）ＶＳＳに設定する。
【００６２】
次に、時刻Ｔ１でビット線ＢＬ（すべてのビット線ＢＬｘ）を低電位側電源（接地電位）ＶＳＳから高電位側電源ＶＤＤ電圧である、例えば３Ｖに昇圧する（ステップＳ１１）。
【００６３】
続いて、時刻Ｔ２１で、例えば１番目のワード線ＷＬｘを低電位側電源（接地電位）ＶＳＳから高電位側電源ＶＤＤ電圧に昇圧する。１番目のワード線ＷＬｘが高電位側電源ＶＤＤ電圧（ワード線ＷＬの活性化）になると１番目のワード線ＷＬｘに接続されるｎ個のメモリセルの選択トランジスタＨＮＭＴ１がオンし、１番目のワード線ＷＬｘに接続されるｎ個のメモリセルの選択トランジスタＨＮＭＴ１のソース及びドレインの一方（アンチヒューズ素子ＡＮＴＦＵＳＥ１のゲート（ノードＮ１））が、低電位側電源（接地電位）ＶＳＳから高電位側電源ＶＤＤ電圧に昇圧されて１番目のワード線ＷＬｘに接続されるｎ個のメモリセルのアンチヒューズ素子ＡＮＴＦＵＳＥ１がプリチャージされる（ステップＳ１２）。
【００６４】
そして、時刻Ｔ３１で１番目のワード線ＷＬｘを高電位側電源ＶＤＤ電圧から低電位側電源（接地電位）ＶＳＳに降圧して１番目のワード線ＷＬｘを非活性化させる。１番目のワード線ＷＬｘに接続されるｎ個のメモリセルのアンチヒューズ素子ＡＮＴＦＵＳＥ１はプリチャージ状態が維持される（ステップＳ１３）。
【００６５】
次に、２番目のワード線ＷＬｘ以降も同様にメモリセル内のアンチヒューズ素子ＡＮＴＦＵＳＥ１をプリチャージ状態に設定する。最終のｍ番目のワード線ＷＬｘを低電位側電源（接地電位）ＶＳＳから高電位側電源ＶＤＤ電圧に昇圧する。最終のｍ番目のワード線ＷＬｘが高電位側電源ＶＤＤ電圧（ワード線ＷＬの活性化）になると最終のｍ番目のワード線ＷＬｘに接続されるｎ個のメモリセルの選択トランジスタＨＮＭＴ１がオンし、最終のｍ番目のワード線ＷＬｘに接続されるｎ個のメモリセルの選択トランジスタＨＮＭＴ１のソース及びドレインの一方（アンチヒューズ素子ＡＮＴＦＵＳＥ１のゲート（ノードＮ１））が、低電位側電源（接地電位）ＶＳＳから高電位側電源ＶＤＤ電圧に昇圧されて最終のｍ番目のワード線ＷＬｘに接続されるｎ個のメモリセルのアンチヒューズ素子ＡＮＴＦＵＳＥ１がプリチャージされる（ステップＳ１４）。
【００６６】
続いて、すべてのメモリセル１（ｍ×ｎ個のメモリセル１）のプリチャージ動作の設定が終了すると、書き込み対象となるメモリセル１に情報が書き込まれる（実施例１と同様な手法であるステップＳ４乃至Ｓ６により情報が書き込まれる）。
【００６７】
ここで、ｍ×ｎ個のメモリセル１のアンチヒューズ素子ＡＮＴＦＵＳＥ１をすべてプリチャージ状態に設定してから、書き込み対象のメモリセル１のアンチヒューズ素子ＡＮＴＦＵＳＥ１に情報を書き込んでいる。このため、書き込み動作時に、書き込み対象外のメモリセル１のアンチヒューズ素子ＡＮＴＦＵＳＥ１の両端間の電位差（ノードＮ２とノードＮ１の間の電位差）が大きくならない。この結果、書き込み対象外のメモリセル１のアンチヒューズ素子ＡＮＴＦＵＳＥ１への誤書き込みを防止することができる。つまり、ライトディスターブ不良を防止することができる。
【００６８】
上述したように、本実施例の不揮発性半導体記憶装置及びその制御方法では、メモリセルアレイ４０、プリチャージ制御回路２ａ、アンチヒューズ素子書き込み用電源回路３、ビット線制御回路４、ワード線制御回路５、複数のビット線ドライバＤＲＢＬ、複数のワード線ドライバＤＲＷＬ、複数のマルチプレクサＭＵＸ１、及び複数のマルチプレクサＭＵＸ２が設けられる。不揮発性半導体記憶装置５１のメモリセルアレイ４０には、ワード線ＷＬ方向にｍ個及びビット線ＢＬ方向にｎ個の（ｍ×ｎ）個のメモリセル１がマトリックス状に配置形成される。メモリセル１は、アンチヒューズ素子ＡＮＴＦＵＳＥ１と選択トランジスタＨＮＭＴ１から構成される。プリチャージ制御回路２ａは、ライトイネーブル信号Ｓｗｅが入力され、複数のビット線制御信号Ｓｃｂｌｘ、複数のワード線制御信号Ｓｃｗｌｘ、マルチプレクサ制御信号Ｓｃｍｕｘ、及び書き込み許可信号Ｓｗｐを生成する。メモリセル１のアンチヒューズ素子ＡＮＴＦＵＳＥ１に情報を書き込む前に、プリチャージ制御回路２ａ、ビット線ドライバＤＲＢＬ、ワード線ドライバＤＲＷＬ、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２により、（ｍ×ｎ）個のメモリセル１のアンチヒューズ素子ＡＮＴＦＵＳＥ１がプリチャージ状態に設定される。書き込み対象及び書き込み対象外のメモリセルでは、プリチャージに設定された後、アンチヒューズ素子書き込み用電源回路３から出力される高電位側電源ＶＤＤよりも高電位の書き込み信号Ｓｗｄが（ｍ×ｎ）個のメモリセル１のアンチヒューズ素子ＡＮＴＦＵＳＥ１に供給される。
【００６９】
このため、書き込み対象外のメモリセルのアンチヒューズ素子ＡＮＴＦＵＳＥ１の両端には、書き込み動作時に大きな電位差が発生しないので、ライトディスターブ不良の発生を防止することができる。また、メモリセル１をアンチヒューズ素子ＡＮＴＦＵＳＥ１と選択トランジスタＨＮＭＴ１から構成し、メモリセル内の素子数及び信号本数を大幅に削減しているので、不揮発性半導体記憶装置５１を高集積度化してもメモリセルの占有面積の増大を大幅に抑制することができる。
【００７０】
なお、本実施例では、ワード線ＷＬｘに接続されるｎ個のメモリセルのアンチヒューズ素子ＡＮＴＦＵＳＥ１を同時にプリチャージしているが、ｍ×ｎ個のメモリセル１を順次プリチャージしてもよい。
【実施例３】
【００７１】
次に、本発明の実施例３に係る不揮発性半導体記憶装置及びその制御方法について、図面を参照して説明する。図８は不揮発性半導体記憶装置のプリチャージ動作を示すタイミングチャートである。本実施例では、不揮発性半導体記憶装置が実施例１の不揮発性半導体記憶装置と同様な構成を有し、メモリセルの選択トランジスタの閾値電圧Ｖｔｈｎが実施例１よりも高く設定される。
【００７２】
本実施例の不揮発性半導体記憶装置では、図８に示すように、プリチャージ動作の前に書き込み信号Ｓｗｄ、ビット線ＢＬ、及びワード線ＷＬを低電位側電源（接地電位）ＶＳＳに設定する。
【００７３】
次に、時刻Ｔ１でビット線ＢＬを低電位側電源（接地電位）ＶＳＳから高電位側電源ＶＤＤ電圧である、例えば３Ｖに昇圧する。
【００７４】
続いて、時刻Ｔ２ａでワード線ＷＬを低電位側電源（接地電位）ＶＳＳから、例えば３Ｖの高電位側電源ＶＤＤ電圧に昇圧する。ワード線ＷＬが高電位側電源ＶＤＤ電圧（ワード線ＷＬの活性化）になると選択トランジスタＨＮＭＴ１がオンし、選択トランジスタＨＮＭＴ１のソース及びドレインの一方（アンチヒューズ素子ＡＮＴＦＵＳＥ１のゲート（ノードＮ１））が、低電位側電源（接地電位）ＶＳＳから高電位側電源ＶＤＤ電圧に昇圧されてアンチヒューズ素子ＡＮＴＦＵＳＥ１がプリチャージされる。このとき、選択トランジスタＨＮＭＴ１の閾値電圧Ｖｔｈｎが実施例１よりも比較的高く設定されているので、選択トランジスタＨＮＭＴ１のソース及びドレインの一方（アンチヒューズ素子ＡＮＴＦＵＳＥ１のゲート（ノードＮ１））の電位は（３Ｖ−Ｖｔｈｎ）に設定される。
【００７５】
そして、時刻Ｔ３ａでワード線ＷＬを高電位側電源ＶＤＤ電圧から低電位側電源（接地電位）ＶＳＳに降圧してワード線ＷＬを非活性化する。アンチヒューズ素子ＡＮＴＦＵＳＥ１はプリチャージ状態が維持される。
【００７６】
次に、時刻Ｔ４ａで、書き込み信号Ｓｗｄを低電位側電源（接地電位）ＶＳＳから高電位側電源ＶＤＤ電圧（３Ｖ）よりも高電位である、例えば６Ｖに昇圧する（書き込み用電圧印加）。このとき、選択トランジスタＨＮＭＴ１のソース及びドレインの一方（アンチヒューズ素子ＡＮＴＦＵＳＥ１のゲート（ノードＮ１））の電位は、６Ｖの書き込み信号Ｓｗｄの影響を受けて、カップリングによる電位の上昇が発生して略３Ｖに昇圧される。つまり、選択トランジスタＨＮＭＴ１の閾値電圧Ｖｔｈｎによらず、書き込み前に選択トランジスタＨＮＭＴ１のソース及びドレインの一方（アンチヒューズ素子ＡＮＴＦＵＳＥ１のゲート（ノードＮ１））の電位を高電位側電源ＶＤＤ電圧に設定することができることになる。
【００７７】
上述したように、本実施例の不揮発性半導体記憶装置及びその制御方法では、メモリセル１、プリチャージ制御回路２、アンチヒューズ素子書き込み用電源回路３、ビット線ドライバＤＲＢＬ、ワード線ドライバＤＲＷＬ、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２が設けられる。メモリセル１は、アンチヒューズ素子ＡＮＴＦＵＳＥ１と高い閾値電圧Ｖｔｈｎを有する選択トランジスタＨＮＭＴ１から構成される。メモリセル１のアンチヒューズ素子ＡＮＴＦＵＳＥ１に情報を書き込む前に、プリチャージ制御回路２、ビット線ドライバＤＲＢＬ、ワード線ドライバＤＲＷＬ、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２により、アンチヒューズ素子ＡＮＴＦＵＳＥ１のゲート（ノードＮ１）の電位が（３Ｖ−Ｖｔｈｎ）に設定され、アンチヒューズ素子ＡＮＴＦＵＳＥ１がプリチャージ状態に設定される。アンチヒューズ素子ＡＮＴＦＵＳＥ１のノードＮ２側に高電位側電源ＶＤＤ電圧よりも高い電圧が印加されたときに、カップリングによりアンチヒューズ素子ＡＮＴＦＵＳＥ１のゲート（ノードＮ１）の電位が略３Ｖに昇圧される。
【００７８】
このため、書き込み対象外のメモリセルのアンチヒューズ素子ＡＮＴＦＵＳＥ１の両端には、書き込み動作時に大きな電位差が発生しないので、ライトディスターブ不良の発生を防止することができる。また、メモリセル１をアンチヒューズ素子ＡＮＴＦＵＳＥ１と選択トランジスタＨＮＭＴ１から構成し、メモリセル内の素子数及び信号本数を大幅に削減しているので、不揮発性半導体記憶装置を高集積度化してもメモリセルの占有面積の増大を大幅に抑制することができる。
【００７９】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８０】
例えば、実施例では、アンチヒューズ素子にＰｃｈ  ＭＯＳトランジスタを用い、選択トランジスタにＮｃｈ  ＭＯＳトランジスタを用いているが、アンチヒューズ素子にＮｃｈ  ＭＯＳトランジスタを代わりに用い、選択トランジスタにＰｃｈ  ＭＯＳトランジスタを代わりに用いてもよい。この場合、ノードＮ１、ノードＮ２、ビット線ＢＬ、及びワード線ＷＬの電位の設定を変更するのが好ましい。
【００８１】
本発明は、以下の付記に記載されているような構成が考えられる。 
（付記１）  ソース及びドレインがボディに接続されるＰｃｈ絶縁ゲート型電界効果トランジスタと、ソース及びドレインの一方が前記Ｐｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続され、ゲートがワード線に接続され、ソース及びドレインの他方がビット線に接続されるＮｃｈ絶縁ゲート型電界効果トランジスタとから構成されるアンチヒューズメモリセルと、ライトイネーブル信号が入力され、前記ライトイネーブル信号に基づいてビット線制御信号、ワード線制御信号、書き込み制御信号、及び第１の制御信号を生成するプリチャージ制御回路と、前記書き込み許可信号が入力され、前記書き込み許可信号に基づいて前記アンチヒューズ素子の他端に書き込み用電圧を供給する書き込み用電源回路と、アドレス制御信号、前記ビット線制御信号、及び前記第１の制御信号が入力され、前記アドレス制御信号、前記ビット線制御信号、及び前記第１の制御信号に基づいて前記ビット線の電位を制御するビット線電位制御手段と、前記アドレス制御信号、前記ワード線制御信号、及び前記第１の制御信号が入力され、前記アドレス制御信号、前記ワード線制御信号、及び前記第１の制御信号に基づいて前記ワード線の電位を制御するワード線電位制御手段とを具備し、前記アンチヒューズ素子の書き込み動作の前に、前記アンチヒューズ素子の一端の電位が昇圧されて前記アンチヒューズ素子がプリチャージ状態に設定されることを特徴とする不揮発性半導体記憶装置。
【００８２】
（付記２）  ビット線電位制御手段は、前記ビット線制御信号及び前記アドレス制御信号が入力され、前記第１の制御信号に基づいて、前記ビット線制御信号或いは前記アドレス制御信号を選択出力する第１のマルチプレクサと、前記第１のマルチプレクサから出力される第１の出力信号が入力され、前記第１の出力信号をドライブして前記ビット線に出力するビット線ドライバとを具備する付記１に記載の不揮発性半導体記憶装置。
【００８３】
（付記３）  ワード線電位制御手段は、前記ワード線制御信号及び前記アドレス制御信号が入力され、前記第１の制御信号に基づいて、前記ワード線制御信号或いは前記アドレス制御信号を選択出力する第２のマルチプレクサと、前記第２のマルチプレクサから出力される第２の出力信号が入力され、前記第２の出力信号をドライブして前記ワード線に出力するワード線ドライバとを具備する付記１に記載の不揮発性半導体記憶装置。
【００８４】
（付記４）  アンチヒューズ素子と第１の端子がアンチヒューズ素子の一端に接続され、制御端子がワード線に接続され、第２の端子がビット線に接続される選択トランジスタとを有するメモリセルと、選択トランジスタと、ライトイネーブル信号が入力されるプリチャージ制御回路と、書き込み用電源回路と、ビット線電位制御手段と、ワード線電位設定手段とを有する不揮発性半導体記憶装置の制御方法であって、前記ビット線電位制御手段により、前記ビット線を高電位である第１の電位に設定するステップと、前記ワード線電位制御手段により、前記ワード線を高電位である第２の電位に昇圧して前記ワード線を活性化し、前記選択トランジスタをオンさせて、前記アンチヒューズ素子の一端を高電位である第２の電位に設定し、前記アンチヒューズ素子をプリチャージ状態にするステップと、前記ワード線電位制御手段により、前記ワード線の電位を降圧して前記ワード線を非活性化するステップと、前記ワード線の非活性化後、前記書き込み用電源回路から出力される書き込み電圧を前記アンチヒューズ素子の他端に供給し、カップリングにより前記アンチヒューズ素子の一端を高電位である前記第１の電位に昇圧した後、前記アンチヒューズ素子にデータを書き込むステップとを具備することを特徴とする不揮発性半導体記憶装置の制御方法。
【符号の説明】
【００８５】
１、１１  メモリセル
２  プリチャージ制御回路
３  アンチヒューズ素子書き込み用電源回路
１２  ライトポート
１３  リードポート
４０  メモリセルアレイ
５０、５１  不揮発性半導体記憶装置
ＡＮＤ１、ＡＮＤ２  ２入力ＡＮＤ回路
ＡＮＴＦＵＳＥ１  アンチヒューズ素子
ＢＬ、ＢＬｘ  ビット線
ＢＬＲ  読み出しビット線
ＢＬＷ  書き込みビット線
ＤＲＢＬ  ビット線ドライバ
ＤＲＷＬ  ワード線ドライバ
ＨＮＭＴ１  選択トランジスタ
ＭＵＸ１、ＭＵＸ２  マルチプレクサ
Ｎ１、Ｎ２  ノード
Ｓｃａｄ、Ｓｃａｄｂｘ、Ｓｃａｄｗｘ  アドレス制御信号
Ｓｃｂｌ、Ｓｃｂｌｘ  ビット線制御信号
Ｓｃｍｕｘ  マルチプレクサ制御信号
Ｓｃｗｌ、Ｓｃｗｌｘ  ワード線制御信号
Ｓｄｌ１、Ｓｄｌ２  遅延信号
ＳＮＭＴ１〜ＳＮＭＴ４  制御トランジスタ
Ｓｗｄ  書き込み信号
Ｓｗｅ  ライトイネーブル信号
Ｓｗｐ  書き込み許可信号
ＶＤＤ  高電位側電源
ＷＬ、ＷＬｘ  ワード線
ＷＬＲ  読み出しワード線
ＷＬＷ  書き込みワード線
ＶＳＳ  低電位側電源（接地電位）
【図１】
2010165428.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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