(57)【要約】【課題】選択素子としてダイオードを用いた半導体記憶装置の集積度を高めるとともに、結晶欠陥に起因するリーク電流を低減する。【解決手段】半導体基板１００の一部であり、それぞれｐｎ接合ダイオードのアノード及びカソードの一方及び他方として機能する不純物拡散層１０３，１０４と、不純物拡散層１０４に接続された記録層ＰＣと、不純物拡散層１０３上に設けられた筒状のサイドウォール絶縁膜１０６とを備える。不純物拡散層１０４の少なくとも一部及び記録層ＰＣの少なくとも一部は、サイドウォール絶縁膜１０６に囲まれた領域内に形成されている。本発明によれば、ピラー状のｐｎ接合ダイオードと記録層ＰＣが自己整合的に形成されることから、集積度を高めることが可能となる。また、シリコンピラーが半導体基板の一部であることから、結晶欠陥に起因するリーク電流が低減される。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板に設けられた溝に囲まれ、前記半導体基板の主面に対して垂直方向に突出するシリコンピラーと、
少なくとも一方が前記シリコンピラーに設けられ、前記垂直方向にｐｎ接合する第１及び第２の不純物拡散層からなるダイオードと、
前記シリコンピラーの側面を囲むとともに、前記シリコンピラーよりも前記垂直方向に突出する筒状の絶縁膜と、
前記筒状の絶縁膜に囲まれた領域内において前記第１の不純物拡散層と電気的に接続された記憶素子と、を備えることを特徴とする半導体記憶装置。
【請求項２】
前記囲まれた領域内に形成され、前記第１の不純物拡散層と前記記憶素子とを電気的に接続するコンタクトプラグをさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の不純物拡散層と前記コンタクトプラグとの界面の径は、前記筒状の絶縁膜の内径と一致していることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記コンタクトプラグと前記記憶素子との界面の径は、前記筒状の絶縁膜の内径と一致していることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記第１の不純物拡散層の全部及び前記第２の不純物拡散層の一部は、前記シリコンピラーに設けられていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記半導体基板の主面に対して平行な第１の方向に延在し、前記記憶素子に電気的に接続された第１の信号配線をさらに備え、
前記第２の不純物拡散層は、前記半導体基板の主面に対して平行であり前記第１の方向と交差する第２の方向に延在していることを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記第２の方向に延在する第２の信号配線をさらに備え、
前記第２の不純物拡散層と前記第２の信号配線は複数箇所で電気的に接続されていることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記第２の不純物拡散層の表面のうち前記筒状の絶縁膜で覆われていない部分は、シリサイド化されていることを特徴とする請求項６又は７に記載の半導体記憶装置。
【請求項９】
前記記憶素子は、電気抵抗の可逆的な変化が可能な記録層を含んでいることを特徴とする請求項１乃至８のいずれか一項に記載の半導体記憶装置。
【請求項１０】
前記記録層は、相変化化合物を含んでいることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
半導体基板の一部であり、それぞれｐｎ接合ダイオードのアノード及びカソードの一方及び他方として機能する第１及び第２の不純物拡散層と、
前記第１の不純物拡散層に電気的に接続された記憶素子と、
前記第２の不純物拡散層上に設けられた筒状の絶縁膜と、を備え、
前記第１の不純物拡散層の少なくとも一部及び前記記憶素子の少なくとも一部は、前記筒状の絶縁膜に囲まれた領域内に形成されていることを特徴とする半導体記憶装置。
【請求項１２】
第１及び第２の方向にマトリクス配置された複数の第１の不純物拡散層と、
前記第２の方向に延在する帯状の複数の第２の不純物拡散層であって、前記複数の第１の不純物拡散層の下部に設けられ、それぞれ対応する前記第１の不純物拡散層とｐｎ接合する複数の第２の不純物拡散層と、
前記第１及び第２の方向にマトリクス配置された複数の記憶素子であって、前記複数の第１の不純物拡散層の上部に設けられ、それぞれ対応する前記第１の不純物拡散層に電気的に接続された複数の記憶素子と、
前記第１の方向に延在する帯状の複数のビット線であって、前記第１の方向に並べて配置された前記複数の記憶素子に電気的に共通接続された複数のビット線と、を備え、
前記第１及び第２の不純物拡散層はいずれも半導体基板の一部からなり、
前記複数の記憶素子は、それぞれ対応する前記第１の不純物拡散層に対して自己整合的に形成されていることを特徴とする半導体記憶装置。
【請求項１３】
前記第１及び第２の方向にマトリクス配置され、対応する前記第１の不純物拡散層と対応する前記記憶素子とを電気的に接続する複数のコンタクトプラグをさらに備え、
前記複数のコンタクトプラグは、それぞれ対応する前記第１の不純物拡散層に対して自己整合的に形成されていることを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記第１の不純物拡散層と前記コンタクトプラグとの界面の径は、前記コンタクトプラグと前記記憶素子との界面の径と一致していることを特徴とする請求項１３に記載の半導体記憶装置。
【請求項１５】
前記記憶素子は、電気抵抗の可逆的な変化が可能な記録層を含んでいることを特徴とする請求項１２乃至１４のいずれか一項に記載の半導体記憶装置。
【請求項１６】
前記記録層は、相変化化合物を含んでいることを特徴とする請求項１５に記載の半導体記憶装置。
【請求項１７】
半導体基板に第１の不純物拡散層及び前記第１の不純物拡散層の下部に第２の不純物拡散層を形成することにより縦方向にｐｎ接合を有するダイオードを形成する第１のステップと、
ハードマスクを用いて前記第１の不純物拡散層をパターニングすることにより、シリコンピラーを形成する第２のステップと、
前記シリコンピラー及び前記ハードマスクの側面にサイドウォール絶縁膜を形成する第３のステップと、
前記ハードマスクを除去することにより、前記サイドウォール絶縁膜に囲まれた領域に空洞を形成する第４のステップと、
前記空洞の内部に記憶素子の少なくとも一部を形成する第５のステップと、を備えることを特徴とする半導体記憶装置の製造方法。
【請求項１８】
前記第４のステップの後、前記第５のステップの前に、前記空洞の内部にコンタクトプラグを形成するステップをさらに備えることを特徴とする請求項１７に記載の半導体記憶装置の製造方法。
【請求項１９】
前記第２のステップは、前記第２の不純物拡散層が露出するまで行うことを特徴とする請求項１７又は１８に記載の半導体記憶装置の製造方法。
【請求項２０】
前記第３のステップの後、前記第４のステップの前に、前記第２の不純物拡散層の表面に金属膜を形成した後アニールすることによって金属シリサイドを形成するステップをさらに備えることを特徴とする請求項１９に記載の半導体記憶装置の製造方法。
【請求項２１】
前記第５のステップは、前記空洞の内部にカルコゲナイド化合物を形成した後、これをパターニングすることにより行うことを特徴とする請求項１７乃至２０のいずれか一項に記載の半導体記憶装置の製造方法。
【請求項２２】
半導体記憶装置と、
データプロセッサと、
前記半導体記憶装置と前記データプロセッサとを接続するシステムバスと、を備えるデータ処理システムであって、
前記半導体記憶装置に含まれるメモリセルは、
半導体基板に設けられた溝に囲まれ、前記半導体基板の主面に対して垂直方向に突出するシリコンピラーと、
少なくとも一方が前記シリコンピラーに設けられ、前記垂直方向にｐｎ接合する第１及び第２の不純物拡散層からなるダイオードと、
前記シリコンピラーの側面を囲むとともに、前記シリコンピラーよりも前記垂直方向に突出する筒状の絶縁膜と、
前記筒状の絶縁膜に囲まれた領域内において前記第１の不純物拡散層と電気的に接続された記憶素子と、を備えることを特徴とするデータ処理システム。
【請求項２３】
データの書き替えが可能なユーザエリアと、
前記ユーザエリアに含まれる不良アドレスを記憶する不良アドレス記憶回路と、を備える半導体記憶装置であって、
前記不良アドレス記憶回路に含まれるメモリセルは、
半導体基板に設けられた溝に囲まれ、前記半導体基板の主面に対して垂直方向に突出するシリコンピラーと、
少なくとも一方が前記シリコンピラーに設けられ、前記垂直方向にｐｎ接合する第１及び第２の不純物拡散層からなるダイオードと、
前記シリコンピラーの側面を囲むとともに、前記シリコンピラーよりも前記垂直方向に突出する筒状の絶縁膜と、
前記筒状の絶縁膜に囲まれた領域内において前記第１の不純物拡散層と電気的に接続された記憶素子と、を備えることを特徴とする半導体記憶装置。
【請求項２４】
プログラムエリアと、
前記プログラムエリアに保持されたプログラムに基づいて所定の動作を行うデータ処理回路と、を備えるデータ処理装置であって、
前記プログラムエリアに含まれるメモリセルは、
半導体基板に設けられた溝に囲まれ、前記半導体基板の主面に対して垂直方向に突出するシリコンピラーと、
少なくとも一方が前記シリコンピラーに設けられ、前記垂直方向にｐｎ接合する第１及び第２の不純物拡散層からなるダイオードと、
前記シリコンピラーの側面を囲むとともに、前記シリコンピラーよりも前記垂直方向に突出する筒状の絶縁膜と、
前記筒状の絶縁膜に囲まれた領域内において前記第１の不純物拡散層と電気的に接続された記憶素子と、を備えることを特徴とするデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びその製造方法に関し、特に、選択素子としてｐｎ接合ダイオードを用いた半導体記憶装置及びその製造方法に関する。また、本発明は、ｐｎ接合ダイオードを用いたメモリセルを含むデータ処理システム及びデータ処理装置に関する。
【背景技術】
【０００２】
現在実用化されているほとんどの半導体記憶装置は、多数の記憶素子がＸ方向及びＹ方向にマトリクス配置された構成を有している。このうち特定の記憶素子にアクセスするためには、Ｘ方向に配線された複数の選択線（ワード線）のいずれかを活性化させ、これにより、Ｙ方向に配線された信号線（ビット線）を介したアクセスが可能な状態とする。より具体的は、ワード線とビット線の間には記憶素子及び選択素子が直列に接続されており、いずれかのワード線を活性化させることによって、ビット線を介した所望の記憶素子へのアクセスが可能となる。
【０００３】
このように、記憶素子がマトリクス配置された半導体記憶装置においては、所望の記憶素子にアクセスするための選択素子が必須となる。ＤＲＡＭ（Dynamic Random Access Memory）など多くの半導体記憶装置では、選択素子としてＭＯＳトランジスタが用いられている。選択素子としてＭＯＳトランジスタを用いれば、ワード線の電圧を制御することによって記憶素子とビット線との接続及び非接続を切り替えることができるため、特にＤＲＡＭのような電圧センス型の半導体記憶装置において好適である。
【０００４】
しかしながら、集積度が高くなると、選択素子１個あたりの占有面積が小さくなることから、選択素子のオン電流が減少するという問題が生じる。このような問題を解決すべく、選択素子であるＭＯＳトランジスタを３次元構造とし、これにより単位面積当たりのオン電流を増大させる試みがなされている。しかしながら、３次元構造のＭＯＳトランジスタは製造プロセスが非常に複雑である一方、オン電流の大幅な増大は望めない。このため、近年、選択素子としてＭＯＳトランジスタではなくダイオードを用いた半導体記憶装置が数多く提案されている。選択素子としてダイオードを用いれば、ＭＯＳトランジスタを用いた場合と比べて単位面積当たりのオン電流が大幅に向上することから、集積度の高い半導体記憶装置において好適である。
【０００５】
但し、選択素子としてダイオードを用いた場合、そのスイッチングは、ワード線とビット線の相対的な電位差を制御することによって行われることから、ＤＲＡＭのような電圧センス型の半導体記憶装置には不向きであり、電流センス型の半導体記憶装置において好適である。
【０００６】
電流センス型の半導体記憶装置としては、ＰＲＡＭ（Phase-change Random Access Memory）が知られている。ＰＲＡＭは、記憶素子として相変化化合物を用いた半導体記憶装置であり、相変化化合物の相状態に応じた電気抵抗の差によって情報を記憶する。具体的には、相変化化合物としてカルコゲナイド化合物を用いた場合、結晶相においては電気抵抗が相対的に低くなり、非晶質相（アモルファス相）においては電気抵抗が相対的に高くなることから、読み出し電流を流すことによって相変化化合物の電気抵抗を検出すれば、保持されたデータを読み出すことが可能となる。データの書き込みは、書き込み電流を流すことによって相変化化合物を結晶化温度以上、融点未満に一定時間以上加熱すれば、相変化化合物を結晶相に変化させることができ、逆に、書き込み電流を流すことによって相変化化合物を融点以上に加熱し、その後急冷すれば、相変化化合物をアモルファス相に変化させることができる。
【０００７】
選択素子としてダイオードを用いたＰＲＡＭとしては、特許文献１，２に記載されたＰＲＡＭが知られている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００５−５３６０５２号公報
【特許文献２】特開２００８−３１１６６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１，２に記載されたＰＲＡＭは、ピラー状のｐｎ接合ダイオードとカルコゲナイド化合物を含む記録層との接続が、フォトリソグラフィ法を用いた目合わせにより行われることから、これらの平面的な位置には不可避的にアライメントのズレが生じてしまう。このため、ｐｎ接合ダイオードの形成ピッチは、アライメントのズレを考慮したマージンの確保が必要となり、これが集積度を高める上での障害になるという問題があった。
【００１０】
しかも、特許文献２に記載されたＰＲＡＭでは、ピラー状のｐｎ接合ダイオードを選択エピタキシャル法によって形成していることから、シリコンピラーに多数の結晶欠陥が生じ、これがリーク電流を増大させる原因となってしまう。また、選択エピタキシャル法によるシリコン成長は必ずしも面内で均一には進行しないため、製造ばらつきが大きいという問題もある。さらに、集積度が非常に高くなればなるほど、選択エピタキシャル法によるシリコン成長の速度が遅くなり、場合によってはほとんど成長が進まないケースも考えられる。
【００１１】
以上説明した問題は、ＰＲＡＭに限らず、選択素子としてピラー状のｐｎ接合ダイオードを用いる他の半導体記憶装置においても同様に生じる問題である。
【課題を解決するための手段】
【００１２】
本発明による半導体記憶装置は、半導体基板の一部であり、それぞれｐｎ接合ダイオードのアノード及びカソードの一方及び他方として機能する第１及び第２の不純物拡散層と、前記第１の不純物拡散層に電気的に接続された記憶素子と、前記第２の不純物拡散層上に設けられた筒状の絶縁膜と、を備え、前記第１の不純物拡散層の少なくとも一部及び前記記憶素子の少なくとも一部は、前記筒状の絶縁膜に囲まれた領域内に形成されていることを特徴とする。
【００１３】
また、本発明による半導体記憶装置の製造方法は、半導体基板に第１の不純物拡散層及び前記第１の不純物拡散層の下部に第２の不純物拡散層を形成することにより縦方向にｐｎ接合を有するダイオードを形成する第１のステップと、ハードマスクを用いて前記第１の不純物拡散層をパターニングすることにより、シリコンピラーを形成する第２のステップと、前記シリコンピラー及び前記ハードマスクの側面にサイドウォール絶縁膜を形成する第３のステップと、前記ハードマスクを除去することにより空洞を形成する第４のステップと、前記空洞の内部に記憶素子の少なくとも一部を形成する第５のステップと、を備えることを特徴とする。
【発明の効果】
【００１４】
このように、本発明によれば、ピラー状のｐｎ接合ダイオードと記憶素子が自己整合的に形成されることから、ｐｎ接合ダイオードの形成ピッチを狭くすることができ、その結果、従来に比べて集積度を高めることが可能となる。また、ピラー状のｐｎ接合ダイオードが半導体基板の一部によって構成されていることから、選択エピタキシャル法を用いた場合に生じる各種の問題も生じない。したがって、リーク電流が少なく、製造ばらつきが小さく、且つ、集積度の高い半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の好ましい実施形態による半導体記憶装置１０のブロック図である。
【図２】メモリセルアレイ１１の一部をより詳細に示す回路図である。
【図３】メモリセルＭＣのデバイス構造を示す図であり、（ａ）は断面図、（ｂ）は平面図である。
【図４】半導体記憶装置１０の製造プロセスにおける一工程（ハードマスク１０５の形成）を示す図である。
【図５】半導体記憶装置１０の製造プロセスにおける一工程（ｐ型不純物拡散層１０４のエッチング）を示す図である。
【図６】半導体記憶装置１０の製造プロセスにおける一工程（サイドウォール絶縁膜１０６の形成）を示す図である。
【図７】半導体記憶装置１０の製造プロセスにおける一工程（金属シリサイド層１０７の形成）を示す図である。
【図８】半導体記憶装置１０の製造プロセスにおける一工程（層間絶縁膜１０８の形成）を示す図である。
【図９】半導体記憶装置１０の製造プロセスにおける一工程（ハードマスク１０５の除去）を示す図である。
【図１０】半導体記憶装置１０の製造プロセスにおける一工程（コンタクトプラグ１０９の形成）を示す図である。
【図１１】半導体記憶装置１０の製造プロセスにおける一工程（記録層ＰＣの形成）を示す図である。
【図１２】変形例によるメモリセルＭＣの構造を示す略断面図である。
【図１３】半導体記憶装置１０を用いたデータ処理システム２００の構成を示すブロック図である。
【図１４】本発明によるメモリセルＭＣを不良アドレス記憶回路に利用した例による半導体記憶装置３００のブロック図である。
【図１５】本発明によるメモリセルＭＣをプログラムエリアに利用した例によるデータ処理装置４００のブロック図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図１は、本発明の好ましい実施形態による半導体記憶装置１０のブロック図である。
【００１８】
本実施形態による半導体記憶装置１０はＰＲＡＭであり、外部からアドレス信号ＡＤＤ及びコマンドＣＭＤを入力することによって、多数のメモリセルＭＣを含むメモリセルアレイ１１にアクセスすることができる。すなわち、コマンドＣＭＤがリード動作を示している場合には、アドレス信号ＡＤＤによって指定されるメモリセルＭＣに保持されたデータが読み出される。また、コマンドＣＭＤがライト動作を示している場合には、アドレス信号ＡＤＤによって指定されるメモリセルＭＣに対して、外部から入力されるライトデータが書き込まれる。
【００１９】
より具体的に説明すると、半導体記憶装置１０は、アドレス信号ＡＤＤを保持するアドレスラッチ回路２１と、コマンドＣＭＤをデコードして内部コマンドＩＣＭＤを生成するコマンドデコーダ２２を有している。アドレスラッチ回路２１に取り込まれたアドレス信号ＡＤＤのうち、ロウアドレスＲＡについてはロウ系制御回路２３に供給され、カラムアドレスＣＡについてはカラム系制御回路２４に供給される。ロウ系制御回路２３は、ロウアドレスＲＡ及び内部コマンドＩＣＭＤに基づき、メモリセルアレイ１１に含まれるワード線ＷＬを選択する回路である。また、カラム系制御回路２４は、カラムアドレスＣＡ及び内部コマンドＩＣＭＤに基づき、メモリセルアレイ１１に含まれるビット線ＢＬを選択する回路である。
【００２０】
選択されたビット線ＢＬはデータ入出力回路２５に接続される。これにより、コマンドＣＭＤがリード動作を示している場合には、アドレス信号ＡＤＤによって指定されるメモリセルＭＣに保持されたリードデータＤＱがデータ入出力回路２５を介して読み出される。また、コマンドＣＭＤがライト動作を示している場合には、アドレス信号ＡＤＤによって指定されるメモリセルＭＣに対して、外部から入力されるライトデータＤＱがデータ入出力回路２５を介して書き込まれる。
【００２１】
図２は、メモリセルアレイ１１の一部をより詳細に示す回路図である。
【００２２】
図２に示すように、メモリセルアレイ１１の内部においては、複数のワード線ＷＬがＸ方向に設けられ、複数のビット線ＢＬがＹ方向に設けられている。そして、ワード線ＷＬとビット線ＢＬの各交点にはメモリセルＭＣが配置されており、これにより複数のメモリセルＭＣがマトリクス状にレイアウトされている。
【００２３】
本実施形態では、各ワード線ＷＬが下層ワード線ＷＬａと上層ワード線ＷＬｂによって構成されている。下層ワード線ＷＬａとは、メモリセルＭＣに直接接続される配線であり、後述するように、半導体基板に形成された不純物拡散層によって構成される。一方、上層ワード線ＷＬｂとは、ワード線ＷＬの抵抗を下げるために設けられる補助的な配線（吊りワード線）であり、後述するように、メモリセルＭＣの上方に形成された金属配線によって構成される。下層ワード線ＷＬａと上層ワード線ＷＬｂは、コンタクトプラグを介して複数箇所で電気的に接続されている。但し、本発明において上層ワード線ＷＬｂを設けることは必須でない。
【００２４】
図２に示すように、メモリセルＭＣは、記憶素子である記録層ＰＣと選択素子であるダイオードＤが直列接続された構成を有しており、これら記録層ＰＣとダイオードＤが対応するワード線ＷＬ（下層ワード線ＷＬａ）と対応するビット線ＢＬとの間に直列接続されている。
【００２５】
記録層ＰＣは相変化化合物を含んでいる。記録層ＰＣに含まれる相変化化合物としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド化合物を選択することが好ましい。カルコゲナイド化合物とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。
【００２６】
カルコゲナイド化合物は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。この抵抗の差を利用して情報が記憶される。例えば、高抵抗状態を論理値＝０に割り当て、低抵抗状態を論理値＝１に割り当てれば、１つの記録層ＰＣに１ビットの情報を記憶することができる。また、アモルファス状態のカルコゲナイド化合物と結晶状態のカルコゲナイド化合物の割合を調整することによって抵抗値を多段階にコントロールすれば、１つの記録層ＰＣに２ビット以上の情報を記憶することも可能である。
【００２７】
カルコゲナイド化合物の相状態は常温では変化せず、安定的である。したがって、記録層ＰＣに書き込まれた情報は、電源を遮断しても保持される。すなわち、不揮発的な記憶が可能である。また、カルコゲナイド化合物の相状態は可逆的であり、したがって、情報の書き換えが可能である。
【００２８】
相変化化合物をアモルファス化（リセット）するためには、書き込み電流の印加によって相変化化合物を融点以上の温度に加熱し、その後急速に冷却すればよい。一方、相変化化合物を結晶化（セット）するためには、書き込み電流の印加によって相変化化合物を結晶化温度以上、融点未満の温度に加熱し、この状態を一定時間維持すればよい。
【００２９】
ダイオードＤは、いわゆるｐｎ接合型のダイオードであり、半導体基板をエッチングすることにより形成されるシリコンピラーに形成される。つまり、ダイオードＤは縦型構造を有している。ダイオードＤや記録層ＰＣの実際の構造については後述する。
【００３０】
マトリクス状にレイアウトされた複数のメモリセルＭＣのうち、所望のメモリセルＭＣにアクセスするためには、選択するワード線ＷＬの電位を例えば０Ｖ、非選択のワード線ＷＬの電位を例えば１Ｖに設定するとともに、選択するビット線ＢＬの電位を例えば１Ｖ、非選択のビット線ＢＬの電位を例えば０Ｖに設定する。ワード線ＷＬの電位制御は、図１に示したロウアドレスＲＡに基づき、ロウ系制御回路２３によって行う。また、ビット線ＢＬの電位制御は、図１に示したカラムアドレスＣＡに基づき、カラム系制御回路２４によって行う。
【００３１】
これにより、選択すべきメモリセルＭＣに含まれるダイオードＤの順方向電圧は１Ｖとなり、しきい値を超えるためオンする。つまり、選択したメモリセルＭＣを介して、ビット線ＢＬからワード線ＷＬに電流が流れる。これに対し、非選択のメモリセルＭＣに含まれるダイオードＤの順方向電圧は０Ｖ又は−１Ｖとなり、しきい値を超えないためオフ状態となる。つまり、選択したメモリセルＭＣ以外のメモリセルＭＣには電流が流れない。このようにして、所望のメモリセルＭＣにのみ電流を流すことが可能となる。
【００３２】
メモリセルＭＣに流す電流としては、リセット電流、セット電流及びリード電流の３種類が挙げられる。リセット電流とは、記録層ＰＣに含まれる相変化化合物をアモルファス化するための電流である。記録層ＰＣにリセット電流を流すと相変化化合物が融点以上の温度に加熱される。その後、リセット電流の供給を停止することによって急冷すれば、相変化化合物はアモルファス化される。また、セット電流とは、記録層ＰＣに含まれる相変化化合物を結晶化するための電流である。記録層ＰＣにセット電流を流すと相変化化合物が結晶化温度以上、融点未満の温度に加熱される。この状態を一定時間以上維持すれば、相変化化合物は結晶化される。
【００３３】
これらに対し、リード電流とは、記録層ＰＣに含まれる相変化化合物の相状態を検出するための電流である。リード電流は、記録層ＰＣに含まれる相変化化合物の相状態が変化しないよう、リセット電流やセット電流よりも十分に低い電流値に設定される。
【００３４】
以下、メモリセルＭＣのデバイス構造について説明する。
【００３５】
図３はメモリセルＭＣのデバイス構造を示す図であり、（ａ）は断面図、（ｂ）は平面図である。図３（ａ）は、図３（ｂ）に示すＡ−Ａ線に沿った断面を表している。
【００３６】
図３（ｂ）に示すように、本実施形態では、Ｘ方向に延在する複数の素子分離領域１０２が半導体基板１００に形成されており、これにより、素子分離領域１０２によって区画される活性領域１０１もＸ方向に延在している。図３（ａ），（ｂ）では、３本の素子分離領域１０２と、これらによって区画される２本の活性領域１０１を示している。
【００３７】
活性領域１０１の表面には、Ｘ方向に延在する帯状のｎ型不純物拡散層１０３が形成されているとともに、Ｘ方向に配列された島状のｐ型不純物拡散層１０４が形成されている。これらｎ型不純物拡散層１０３及びｐ型不純物拡散層１０４はいずれも半導体基板１００の一部であり、当該ｐｎ接合によってダイオードＤが形成される。したがって、ダイオードＤは縦型構造を有している。また、ｎ型不純物拡散層１０３の表面のうち、ｐ型不純物拡散層１０４が形成されていない領域には、金属シリサイド層１０７が形成されている。金属シリサイド層１０７は、Ｘ方向に延在するｎ型不純物拡散層１０３の抵抗値を低減する役割を果たす。ｎ型不純物拡散層１０３と金属シリサイド層１０７は、下層ワード線ＷＬａとして機能する。但し、本発明において、金属シリサイド層１０７を設けることは必須でない。
【００３８】
図３（ａ）に示すように、ｐ型不純物拡散層１０４の全部とｎ型不純物拡散層１０３の一部は、筒状のサイドウォール絶縁膜１０６に囲まれた領域内に形成されている。ｐ型不純物拡散層１０４の上方には、ヒータ電極として機能するコンタクトプラグ１０９が形成されている。コンタクトプラグ１０９も筒状のサイドウォール絶縁膜１０６に囲まれた領域内に形成されている。このため、ｐ型不純物拡散層１０４とコンタクトプラグ１０９の平面的な位置が一致しており、且つ、これらの界面の径は筒状のサイドウォール絶縁膜１０６の内径と一致する。これにより、両者の界面における面積が十分に確保されることから、コンタクト抵抗が低減される。但し、本発明において、筒状のサイドウォール絶縁膜１０６に囲まれた領域内にｐ型不純物拡散層１０４の全部が形成されていることは必須でなく、筒状のサイドウォール絶縁膜１０６に囲まれた領域内にｐ型不純物拡散層１０４の一部が形成されていれば足りる。
【００３９】
さらに、コンタクトプラグ１０９の上方には、記録層ＰＣが形成されている。記録層ＰＣはカルコゲナイド化合物を含んでおり、記憶素子として機能する。記録層ＰＣは、Ｘ方向に島状に配列されている。図示しないが、記録層ＰＣを層間絶縁膜１０８上においてＹ方向に延在するように設けてもよい。記録層ＰＣの下側部分は、図３（ａ）に示すように、筒状のサイドウォール絶縁膜１０６に囲まれた領域内に形成されている。このため、コンタクトプラグ１０９の上部と記録層ＰＣの下部の平面的な位置が一致しており、且つ、これらの界面の径は筒状のサイドウォール絶縁膜１０６の内径と一致する。これにより、両者の界面における面積が十分に確保されることから、コンタクト抵抗が低減される。
【００４０】
記録層ＰＣの上方には、上部電極１１１が設けられている。上部電極１１１は、Ｘ方向に島状に配列されている。図示しないが、記録層ＰＣと同様にＹ方向に延在するように設けてもよい。上部電極１１１の上方には、ハードマスク１１２が設けられている。ハードマスク１１２にはコンタクトホールが設けられており、コンタクトホール内にはコンタクトプラグ１１４が充填されている。コンタクトプラグ１１４は、層間絶縁膜１１３上に設けられた金属配線１１５に接続されている。金属配線１１５は、ビット線ＢＬとして用いられる配線であり、Ｙ方向に延在している。さらに、金属配線１１５上には、層間絶縁膜１１６を介して別の金属配線１１７が設けられている。金属配線１１７は、上層ワード線ＷＬｂ（吊りワード線）として用いられる配線であり、Ｘ方向に延在している。
【００４１】
以上がメモリセルＭＣのデバイス構造である。このように、本実施形態によれば、ｐ型不純物拡散層１０４、コンタクトプラグ１０９及び記録層ＰＣの下部が、いずれも筒状のサイドウォール絶縁膜１０６に囲まれた領域内に形成されていることから、これらの界面における径はサイドウォール絶縁膜１０６の内径と一致する。これにより、各界面における面積が十分に確保されることから、コンタクト抵抗が低減される。
【００４２】
しかも、ダイオードＤを構成するシリコンピラーが半導体基板１００の一部によって構成されていることから、選択エピタキシャル法を用いてシリコンピラーを形成した場合のように、結晶欠陥に起因するリーク電流を防止することが可能となる。また、選択エピタキシャル法では、シリコンの成長が必ずしも均一ではないという問題もあり、さらには、成長面の面積が非常に小さくなるとほとんど成長が進まないといった問題も生じるが、本実施形態ではこれらの問題も生じない。
【００４３】
次に、本実施形態によるメモリセルＭＣの製造方法について説明する。
【００４４】
図４〜図１１は、本実施形態による半導体記憶装置の製造方法を説明するための工程図であり、いずれも（ａ）は断面図、（ｂ）は平面図である。各図とも（ａ）は、（ｂ）に示すＡ−Ａ線に沿った断面を表している。
【００４５】
まず、図４に示すように、半導体基板１００に複数の素子分離領域１０２を形成することにより、Ｘ方向に延在する複数の活性領域１０１を区画する。素子分離領域１０２としては、ＳＴＩ（Shallow Trench Isolation）を用いることができる。次に、ｎ型の不純物及びｐ型の不純物をこの順にイオン注入することにより、活性領域１０１の上部領域にｎ型不純物拡散層１０３及びｐ型不純物拡散層１０４を形成する。これにより、ダイオードＤとなるｐｎ接合が形成される。次に、全面に絶縁膜を形成した後これをパターニングすることによって、ｐ型不純物拡散層１０４の上部にＸ方向に配列された複数のハードマスク１０５を島状に形成する。ハードマスク１０５の材料としては、窒化シリコンを用いることが好ましい。
【００４６】
次に、図５に示すように、ハードマスク１０５をマスクとして活性領域１０１をエッチングする。エッチング量としては、ハードマスク１０５に覆われていない部分においてｎ型不純物拡散層１０３が露出するまでエッチングすることが好ましい。これにより、活性領域１０１には半導体基板１００の一部からなるシリコンピラーが形成され、シリコンピラーの上部はｐ型不純物拡散層１０４によって構成されることになる。
【００４７】
次に、図６に示すように、全面に絶縁膜を形成した後これをエッチバックすることによって、シリコンピラー及びハードマスク１０５の側面に筒状のサイドウォール絶縁膜１０６を形成する。サイドウォール絶縁膜１０６の材料としては、ハードマスク１０５と異なる材料を用いることが好ましい。例えば、ハードマスク１０５の材料として窒化シリコンを用いた場合には、サイドウォール絶縁膜１０６の材料として酸化シリコンを用いることが好ましい。
【００４８】
次に、図７に示すように、全面にコバルトなどの金属膜を形成した後アニールすることによって、露出しているｎ型不純物拡散層１０３の表面を自己整合的にシリサイド化する。これにより、ｎ型不純物拡散層１０３の表面に金属シリサイド層１０７が形成される。
【００４９】
次に、図８に示すように、全面に層間絶縁膜１０８を形成した後、ハードマスク１０５をストッパとして層間絶縁膜１０８をＣＭＰ法によって研磨する。したがって、層間絶縁膜１０８の材料としては、ハードマスク１０５と異なる材料を用いる必要がある。例えば、ハードマスク１０５の材料として窒化シリコンを用いた場合には、層間絶縁膜１０８の材料としては酸化シリコンを用いることが好ましい。
【００５０】
次に、図９に示すように、ハードマスク１０５を除去する。ハードマスク１０５が窒化シリコンからなる場合には、熱リン酸を用いることにより、これを選択的に除去することができる。これにより、サイドウォール絶縁膜１０６に囲まれた領域に空洞１１０が形成される。
【００５１】
次に、全面にコバルトなどの金属膜を形成した後、アニールを行うことによってｐ型不純物拡散層１０４の上部をシリサイド化する。さらに、図１０に示すように、全面にヒータとなる金属膜（例えば窒化チタン膜）を形成した後、層間絶縁膜１０８をストッパとしてＣＭＰ法によって研磨することにより、空洞１１０の内部にコンタクトプラグ１０９を充填する。さらに、コンタクトプラグ１０９の上面をサイドウォール絶縁膜１０６の上端からエッチバックすることにより、サイドウォール絶縁膜１０６に囲まれた領域にリセス領域１１０ａを形成する。このように、コンタクトプラグ１０９が形成される位置は、筒状のサイドウォール絶縁膜１０６によって規定されることから、コンタクトプラグ１０９はｐ型不純物拡散層１０４に対して自己整合的に形成されることになる。
【００５２】
次に、図１１に示すように、カルコゲナイド化合物からなる記録層ＰＣ、上部電極１１１、ハードマスク１１２をこの順に形成した後、これらをパターニングすることによって、活性領域１０１に沿ってこれらをＸ方向に島状に配列させる。ハードマスク１１２の材料としては、例えば酸化シリコンを用いることができる。上述の通り、記録層ＰＣの形成時においては、サイドウォール絶縁膜１０６に囲まれた領域にリセス領域１１０ａが形成されていることから、記録層ＰＣの下部はこのリセス領域１１０ａの内部に形成される。このように、記録層ＰＣの下部が形成される位置は、筒状のサイドウォール絶縁膜１０６によって規定されることから、記録層ＰＣの下部についても、ｐ型不純物拡散層１０４に対して自己整合的に形成されることになる。
【００５３】
その後は、図３に示すように、層間絶縁膜１１３を形成した後、ＣＭＰ法によって平坦化し、さらに、フォトリソグラフィ法によってハードマスク１１２に開口を設ける。そして、開口内にタングステンなどの金属からなるコンタクトプラグ１１４を埋め込んだ後、ビット線ＢＬとなる金属配線１１５を形成し、さらに、層間絶縁膜１１６を介して上層ワード線ＷＬｂとなる金属配線１１７を形成すれば、メモリセルＭＣが完成する。
【００５４】
このように、本実施形態の製造方法によれば、コンタクトプラグ１０９及び記録層ＰＣの下部が、いずれもｐ型不純物拡散層１０４に対して自己整合的に形成されることから、これらの間にアライメントのズレが生じない。このため、アライメントのズレを考慮したマージンの確保などが不要となることから、よりいっそう集積度を高めることが可能となる。
【００５５】
図１２は、変形例によるメモリセルＭＣの構造を示す略断面図である。
【００５６】
図１２に示すメモリセルＭＣは、コンタクトプラグ１０９の上方にサイドウォール絶縁膜１１８が設けられている点において、図３に示したメモリセルＭＣと相違している。その他の点については図３に示したメモリセルＭＣと同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５７】
サイドウォール絶縁膜１１８は、サイドウォール絶縁膜１０６に囲まれた領域内に形成されており、コンタクトプラグ１０９と記録層ＰＣとの接触面積を縮小する役割を果たす。コンタクトプラグ１０９と記録層ＰＣとの接触面積が縮小されると、記録層ＰＣに流れる電流が集中することから、リセット動作及びセット動作に必要な電流値をより低減することが可能となる。その結果、消費電力を低減することが可能となる。
【００５８】
サイドウォール絶縁膜１１８は、コンタクトプラグ１０９を形成した後、全面に絶縁膜を形成し、これをエッチバックすることにより形成することができる。したがって、サイドウォール絶縁膜１１８の材料としては、層間絶縁膜１０８とは異なる材料を用いることが好ましい。具体的には、層間絶縁膜１０８が酸化シリコンからなる場合、サイドウォール絶縁膜１１８の材料としては窒化シリコンを用いることが好ましい。
【００５９】
図１３は、本実施形態による半導体記憶装置１０を用いたデータ処理システム２００の構成を示すブロック図である。
【００６０】
図１０に示すデータ処理システム２００は、データプロセッサ２２０と、図１に示した半導体記憶装置１０が、システムバス２１０を介して相互に接続された構成を有している。データプロセッサ２２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などが挙げられるが、これらに限定されない。図１３においては簡単のため、システムバス２１０を介してデータプロセッサ２２０と半導体記憶装置１０とが接続されているが、システムバス２１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【００６１】
また、図１３には、簡単のためシステムバス２１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。また、図１３に示すデータ処理システム２００では、ストレージデバイス２４０、Ｉ／Ｏデバイス２５０、ＲＯＭ２６０がシステムバス２１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【００６２】
ストレージデバイス２４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス２５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス２５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図１３に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【００６３】
図１４は、本発明によるメモリセルＭＣを不良アドレス記憶回路に利用した例による半導体記憶装置３００のブロック図である。
【００６４】
図１４に示す半導体記憶装置３００は、本発明によるメモリセルＭＣをユーザエリア３１０に使用するのではなく、ユーザエリア３１０に含まれる不良アドレスを記憶する不良アドレス記憶回路３２０に使用している。ユーザエリア３１０とは、ユーザによって書き替え可能なメモリセル領域であり、メモリセルの種類としては、ＤＲＡＭセル、ＳＲＡＭセル、フラッシュメモリセルなどが挙げられる。これらメモリセルには製造段階で不良アドレスが発見されることがあり、発見された不良アドレスに対応するメモリセルは、冗長メモリセル３１１に置換される。これにより、不良アドレスが救済される。不良アドレス記憶回路３２０はこのような不良アドレスを記憶する回路であり、図１４に示す例では、不良アドレス記憶回路３２０を構成するメモリセルに本発明によるメモリセルＭＣを利用している。このように、本発明によるメモリセルＭＣは、ユーザエリア３１０以外のメモリセルとして利用することも可能である。
【００６５】
図１５は、本発明によるメモリセルＭＣをプログラムエリアに利用した例によるデータ処理装置４００のブロック図である。
【００６６】
図１５に示すデータ処理装置４００は、ＣＰＵなどのデータ処理回路４１０に付随して設けられたプログラムエリア４２０を備えており、プログラムエリア４２０に保持されたプログラムに基づいてデータ処理回路４１０が所定の動作を行う。図１５に示すデータ処理装置４００では、このようなプログラムエリア４２０を構成するメモリセルに本発明によるメモリセルＭＣを利用している。このように、本発明によるメモリセルＭＣは、メモリデバイス以外のデバイスに含まれるメモリセルとして利用することも可能である。
【００６７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６８】
例えば、上記実施形態のメモリセルＭＣは、ワード線ＷＬ側にダイオードＤが接続され、ビット線ＢＬ側に記録層ＰＣが接続されているが、これらの接続位置は逆であっても構わない。また、上記実施形態のダイオードＤは、ビット線ＢＬ側がアノード、ワード線ＷＬ側がカソードであるが、これらが逆であっても構わない。
【００６９】
また、上記実施形態では、ｐｎ接合ダイオードと記録層ＰＣとの間にコンタクトプラグ１０９を介在させているが、本発明においてコンタクトプラグ１０９を介在させることは必須でない。したがって、ｐｎ接合ダイオードと記録層ＰＣを直接接触させても構わない。
【００７０】
また、上記実施形態では、記憶素子としてカルコゲナイド化合物を含む相変化材料を用いているが、本発明において記憶素子の種類については特に限定されない。但し、本発明による半導体記憶装置は、選択素子としてダイオードを用いていることから、電流センス型の記憶素子を用いることが好適である。電流センス型の記憶素子としては、ＰＲＡＭやＲＲＡＭのように、電気抵抗の可逆的な変化が可能な記録層が好適である。
【符号の説明】
【００７１】
１０      半導体記憶装置
１１      メモリセルアレイ
２１      アドレスラッチ回路
２２      コマンドデコーダ
２３      ロウ系制御回路
２４      カラム系制御回路
２５      データ入出力回路
１００    半導体基板
１０１    活性領域
１０２    素子分離領域
１０３    ｎ型不純物拡散層
１０４    ｐ型不純物拡散層
１０５    ハードマスク
１０６    サイドウォール絶縁膜
１０７    金属シリサイド層
１０８    層間絶縁膜
１０９    コンタクトプラグ
１１０    空洞
１１０ａ  リセス領域
１１１    上部電極
１１２    ハードマスク
１１３    層間絶縁膜
１１４    コンタクトプラグ
１１５    金属配線
１１６    層間絶縁膜
１１７    金属配線
１１８    サイドウォール絶縁膜
２００    データ処理システム
２１０    システムバス
２２０    データプロセッサ
２４０    ストレージデバイス
２５０    デバイス
３００  半導体記憶装置
３１０  ユーザエリア
３１１  冗長メモリセル
３２０  不良アドレス記憶回路
４００  データ処理装置
４１０  データ処理回路
４２０  プログラムエリア
ＢＬ      ビット線
Ｄ        ダイオード
ＭＣ      メモリセル
ＰＣ      記録層
ＷＬ      ワード線
ＷＬａ    下層ワード線
ＷＬｂ    上層ワード線
【図１】
2010282989.tif 000003
【図２】
2010282989.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2010282989.tif 000014
【図１３】
2010282989.tif 000015
【図１４】
2010282989.tif 000016
【図１５】
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