(57)【要約】【課題】  再構成可能な半導体デバイスを提供する。【解決手段】  再構成可能な半導体デバイスが開示されている。半導体デバイスは、基板と、基板上に形成された第１の絶縁材料と、異なる極性を有する２つのチャネルと、絶縁材料上に形成され、かつ対向する端部で、これらのチャネルに、共通に結合された複数のターミナル電極と、ターミナル電極に形成された第２の絶縁材料と、第２の絶縁材料上に形成された少なくとも１つのコントロールゲートとを含む。チャネルは、異なる極性を有し、電荷蓄積層は、第２の絶縁材料内側に形成されている。コントロールゲートに、フォワードバイアスまたはリバースバイアスが印加され、次にバイアスが切断される。半導体デバイスの電圧−電流特性は、電荷蓄積層に生成された電荷に従って変化する。【選択図】図１
2010050427.tif 000002
【特許請求の範囲】
【請求項１】
動作ゲートと、
前記動作ゲート上に形成された基板と、
前記基板上に形成された第１の絶縁層と、
前記第１の絶縁層の第１の平面位置に形成された第１の極性を有する第１のチャネルと、
前記第１の絶縁層の第２の平面位置に形成された第２の極性を有する第２のチャネルと、
対向する端部で、前記第１のチャネルおよび前記第２のチャネルに、共通に結合されたターミナル電極と、
前記チャネルおよび前記ターミナル電極上に形成された第２の絶縁層と、
前記第２の絶縁層内側で浮遊していて、電荷により帯電可能な電荷蓄積層と、
前記第２の絶縁層上に形成された少なくとも１つのコントロールゲートと
を含む半導体デバイス。
【請求項２】
前記電荷蓄積層が、前記第１の平面位置および前記第２の平面位置に対応する場所に形成される請求項１に記載の半導体デバイス。
【請求項３】
前記第１のチャネルが、ｐ型ドープ半導体層であり、前記第２のチャネルが、ｎ型ドープ半導体層である請求項１に記載の半導体デバイス。
【請求項４】
前記第１のチャネルが、ｐ型ドープナノワイヤであり、前記第２のチャネルが、ｎ型ドープナノワイヤである請求項１に記載の半導体デバイス。
【請求項５】
下部絶縁副層が、前記電荷蓄積層と前記チャネルとの間に形成され、トンネル現象が可能なほど十分に薄い請求項１に記載の半導体デバイス。
【請求項６】
前記電荷蓄積層が、複数の導電性粒子を含む請求項１に記載の半導体デバイス。
【請求項７】
前記導電性粒子が、ナノ粒子である請求項６に記載の半導体デバイス。
【請求項８】
フォワードバイアスまたはリバースバイアスが、前記コントロールゲートに印加されて、前記半導体デバイスの動作特性を制御する請求項１に記載の半導体デバイス。
【請求項９】
フォワードバイアスが、前記コントロールゲートに印加されるとき、前記電荷蓄積層の少なくとも一部分で、負電荷が帯電される請求項１に記載の半導体デバイス。
【請求項１０】
リバースバイアスが、前記コントロールゲートに印加されるとき、前記電荷蓄積層の少なくとも一部分で、正電荷が帯電される請求項１に記載の半導体デバイス。
【請求項１１】
前記コントロールゲートの少なくとも１つが、前記第１のチャネルに対応する第１のコントロールゲートと、前記第２のチャネルに対応する第２のコントロールゲートとを含む請求項１に記載の半導体デバイス。
【請求項１２】
動作ゲートと、
前記動作ゲートの上側に形成され、前記動作ゲートから絶縁された少なくとも２つのチャネルと、
対向する端部で、前記チャネルに、共通に結合された第１のターミナル電極および第２のターミナル電極と、
前記チャネルに近接して配置されているが、前記チャネルから絶縁された電荷蓄積層と、
前記電荷蓄積層の上側に形成され、前記電荷蓄積層から絶縁された少なくとも１つのコントロールゲートとを含み、
前記チャネルが、ｐ型チャネルおよびｎ型チャネルを含む半導体デバイス。
【請求項１３】
前記ｐ型チャネルを通る限界値を超えて電流を流すのに必要な前記動作ゲートの絶対電位が、フォワードバイアスの前記動作ゲートへの印加後、前記バイアスを切断したときに、減少する請求項１２に記載の半導体デバイス。
【請求項１４】
前記ｎ型チャネルを通る限界値を超えて電流を流すのに必要な前記動作ゲートの絶対電位が、リバースバイアスの前記動作ゲートへの印加後、前記バイアスを切断したときに、減少する請求項１２に記載の半導体デバイス。
【請求項１５】
前記コントロールゲートが、前記ｐ型チャネルに対応する第１のコントロールゲートと、前記ｎ型チャネルに対応する第２のコントロールゲートとを含む請求項１２に記載の半導体デバイス。
【請求項１６】
フォワードバイアスが、前記第１のコントロールゲートに印加され、前記リバースバイアスが、前記第２のコントロールゲートに印加される請求項１５に記載の半導体デバイス。
【請求項１７】
前記ｐ型チャネルおよび前記ｎ型チャネルが、ナノワイヤである請求項１２に記載の半導体デバイス。
【請求項１８】
前記電荷蓄積層が、複数のナノ粒子を含む請求項１２に記載の半導体デバイス。
【請求項１９】
半導体デバイスを製造する方法であって、
第１の絶縁層を、基板上に形成する工程と、
前記第１の絶縁層の第１の平面位置に、第１の極性を有する第１のチャネルと、前記第１の絶縁層の第２の平面位置に、第２の極性を有する第２のチャネルとを形成する工程と、
対向する端部で、前記第１のチャネルおよび前記第２のチャネルに、共通に結合された複数のターミナル電極を形成する工程と、
前記チャネルおよび前記ターミナル電極上に、第２の絶縁層を形成する工程と、
電荷により帯電可能で、前記第１の平面位置および前記第２の平面位置に対応する電荷蓄積層を、前記第２の絶縁層上に形成する工程と、
前記電荷蓄積層上に、第３の絶縁層を形成する工程と、
前記第１の絶縁層の下側に動作ゲートを、前記第３の絶縁層上にコントロールゲートを形成する工程とを含む方法。
【請求項２０】
前記第１のチャネルおよび前記第２のチャネルが、ナノワイヤ溶液中で形成されたナノワイヤである請求項１９に記載の方法。
【請求項２１】
前記第１の平面位置および前記第２の平面位置を除いた残りの領域でのナノワイヤ吸着を防ぐフィルムを形成する工程をさらに含む請求項２０に記載の方法。
【請求項２２】
ナノワイヤ吸着を防ぐ前記フィルムが、オクタデシルトリクロロシラン分子フィルムである請求項２１に記載の方法。
【請求項２３】
前記電荷蓄積層が、複数のナノ粒子で形成される請求項１９に記載の方法。
【請求項２４】
前記第２の絶縁層の少なくとも一部に、前記ナノ粒子吸着のためのリンカーフィルムを形成する工程をさらに含む請求項２３に記載の方法。
【請求項２５】
前記リンカーフィルムが、アミノプロピルトリエトキシシラン（ＡＰＴＥＳ）フィルムである請求項２４に記載の方法。
【請求項２６】
前記ターミナル電極が、金またはチタンを含む請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野
記載された技術は、一般に、半導体に関し、特に、再構成可能な半導体デバイスおよびその製造方法に関する。
【背景技術】
【０００２】
背景
様々な半導体デバイスが現在利用可能である。
【０００３】
半導体デバイスは、典型的に、不純物の添加により変更された電気的特性を有する材料で構成されている。電気的信号が半導体デバイスに印加されると、半導体デバイスに含まれる材料の電気的特性に従って予想通りに動作する。
【０００４】
半導体デバイスは、半導体材料成分、半導体材料の層構造および動作特性に応じて、ダイオード、バイポーラ接合トランジスタ（ＢＪＴ）または電界効果型トランジスタ（ＦＥＴ）に分類できる。
【発明の概要】
【０００５】
改善された電気的特性を有し、様々な目的に用いられる半導体デバイスが提供される。本開示の様々な実施形態による半導体デバイスは、再構成可能な電気的特性を有するデバイスである。従って、半導体デバイスの電気的特性は、所望により制御することができる。
【図面の簡単な説明】
【０００６】
図面の簡単な説明
【図１】図１は、一実施形態による半導体デバイスの斜視図である。
【図２】図２は、図１の半導体デバイスの断面Ａ−Ａに基づく断面図である。
【図３】図３は、図１の半導体デバイスの断面Ｂ−Ｂに基づく断面図である。
【図４】図４（ａ）−４（ｅ）は、図１の半導体デバイスの断面Ｃ−Ｃに基づく断面図である。
【図５】図５（ａ）−５（ｃ）は、図１の半導体デバイスの電圧−電流特性を示すグラフである。
【図６】図６は、フォワードバイアスが、図１の半導体デバイスのゲートに印加されたときの、各層に蓄積した電荷の極性を示す図である。
【図７】図７は、フォワードバイアスが、図１の半導体デバイスのゲートに印加した後の、バイアス切断を示す図である。
【図８】図８は、図１の半導体デバイスのゲートとチャネルとの間の特性の変化を示すグラフである。
【図９】図９は、リバースバイアスが、図１の半導体デバイスのゲートに印加されたときの、各層に蓄積した電荷の極性を示す図である。
【図１０】図１０は、図１の半導体デバイスのゲートへのバイアスが切断されるのを示す図である。
【図１１】図１１は、図１の半導体デバイスのゲートとチャネルとの間の特性の変化を示すグラフである。
【図１２】図１２（ａ）−１２（ｂ）は、図１の半導体デバイスの電圧−電流特性を示すグラフである。
【図１３】図１３は、他の実施形態による半導体デバイスの斜視図である。
【図１４】図１４（ａ）−１４（ｂ）は、図１３の半導体デバイスの電圧−電流特性を示すグラフである。
【図１５】図１５は、一実施形態における半導体デバイスを製造する方法を示すフロー図である。
【図１６】図１６（ａ）−１６（ｆ）は、他の実施形態における半導体デバイスを製造するプロセスを示す図である。
【発明を実施するための形態】
【０００７】
詳細な説明
以下に、本開示の例示の実施形態に従って半導体デバイスおよびその製造方法について説明する。本開示に添付された図面は、説明を簡単にするためのものであり、層、電極および部材の形状は、誇張されたり、短縮されたりしている。
【０００８】
図１は、例示の一実施形態による半導体デバイスの斜視図である。図２は、図１の半導体デバイスの断面Ａ−Ａに基づく断面図である。図３は、図１の半導体デバイスの断面Ｂ−Ｂに基づく断面図である。
【０００９】
図示するとおり、図１〜図３の半導体デバイスには、第１のゲート１１０、基板１２０、第１の絶縁層１３０、第１のチャネル１４０、第２のチャネル１５０、ターミナル電極１６１、１６２、第２の絶縁層１７０Ａ、１７０Ｂ、電荷蓄積層１８０、第２のゲート１９０が含まれる。
【００１０】
第１のゲート１１０および第２のゲート１９０は、外部電源により供給される電極である。第１のゲート１１０および／または第２のゲート１９０が、電源により供給される場合には、図１の半導体デバイスは、外部から供給された電源により、それに印加される電界を有し得る。
【００１１】
第１のゲート１１０および第２のゲート１９０は、様々な材料で形成してよい。例えば、ゲートは、金（Ａｕ）等の金属材料で形成しても、ポリシリコン等のポリマーで形成してもよい。第１のゲート１１０および第２のゲート１９０は、同じ材料で形成しても、異なる材料で形成してもよい。第１のゲート１１０および第２のゲート１９０は、ゲートの据え付けられた場所によって、トップゲート、バックゲート等のような様々な呼び名で呼ばれる。さらに、ゲートは、制御に用いる場合にはコントロールゲートと呼ばれ、増幅や切り替えのような動作に用いる場合には動作ゲートと呼ばれることがある。
【００１２】
基板１２０は、第１のゲート１１０上に形成される。基板１２０は、ドープｎ型またはｐ型半導体基板であっても、アンドープ半導体基板であってもよい。
【００１３】
第１の絶縁層１３０は、基板１２０上に形成される。
【００１４】
２つ以上のチャネル１４０、１５０および２つ以上のターミナル電極１６１、１６２は、第１の絶縁層１３０上に提供される。ターミナル電極１６１、１６２は、それらの対向する端部で、チャネル１４０、１５０と共通に結合されている。
【００１５】
チャネル１４０、１５０は、第１の極性を有する半導体層および第２の極性を有する半導体層であり得る。例えば、第１のチャネル１４０は、ｐ型ドープシリコンフィルムであり、第２のチャネル１５０は、ｎ型ドープシリコンフィルムである。他の例として、第１のチャネル１４０は、ｐ型ドープナノワイヤ、第２のチャネル１５０は、ｎ型ドープナノワイヤである。ナノワイヤは、例えば、例を挙げると、Ｓｉ、Ｇｅ、ＺｎＯ、ＧａＡｓ、ＧａＰ、ＧａＮ、ＣｄＳｅ、ＩｎＯ、ＩｎＰ、ＳｎＯ、ＣｄＴｅ、ＢａＳｒＯ、Ｖ２Ｏ５等の様々な材料から作製してよい。チャネル１４０、１５０は、同じ材料で製造しても、異なる材料で製造してもよい。
【００１６】
第１のターミナル電極１６１、第２のターミナル電極１６２のいずれか一方がソース電極であり、他方がドレイン電極であり得る。ターミナル電極１６１、１６２は、金またはチタンから製造されてもよい。
【００１７】
第２の絶縁層１７０Ａ、１７０Ｂは、ターミナル電極１６１、１６２およびチャネル１４０、１５０上に形成される。さらに、電荷を蓄積することのできる電荷蓄積層１８０は、第２の絶縁層１７０Ａ、１７０Ｂ内側に形成される。電荷蓄積層１８０は、チャネル１４０、１５０に対応する位置にある。電荷蓄積層１８０は、第２の絶縁層１７０Ａ、１７０Ｂ内側に形成されるため、電荷蓄積層１８０は、第２のゲート１９０およびチャネル１４０、１５０から絶縁されている。すなわち、電荷蓄積層１８０は、電気的に浮遊している。
【００１８】
第２の絶縁層１７０Ａ、１７０Ｂは、下部絶縁副層（例えば、第２の絶縁層１７０Ａ）と、上部絶縁副層（例えば、第２の絶縁層１７０Ｂ）に分割され得る。以降、下部絶縁副層は、第２の絶縁層と呼ばれ、上部絶縁副層は、第３の絶縁層と呼ばれることがある。
【００１９】
電荷蓄積層１８０は、下部絶縁副層上に形成される。下部絶縁副層は比較的低いため、電荷蓄積層１８０は、バイアスが第２のゲート１９０に印加されると、トンネル現象のために帯電する。
【００２０】
第２のゲート１９０は、上部絶縁副層上に形成される。第２のゲート１９０は、電荷蓄積層１８０およびチャネル１４０、１５０から絶縁されている。
【００２１】
図４（ａ）−４（ｅ）は、図１の半導体デバイスの断面Ｃ−Ｃに基づく断面図である。特に、図４（ａ）は、半導体デバイスの層状構造の一例を示す。図４（ａ）に示すとおり、２つ以上の電荷蓄積層１８０Ａ、１８０Ｂを提供してよい。この場合、一方の電荷蓄積層１８０Ａは、第１のチャネル１４０に対応するように配置され、他方の電荷蓄積層１８０Ｂは、第２のチャネル１５０に対応するように配置されてもよい。
【００２２】
図４（ｂ）〜図４（ｅ）は、本発明の開示の他の実施形態に従う半導体デバイスの層状構造を示す。まず、図４（ｂ）に示すように、電荷蓄積層は、１つの平面部材である。この場合、電荷蓄積層１８０は、第１のチャネル１４０、第２のチャネル１５０の両方に対応する十分に大きなサイズで形成される。
【００２３】
さらに、図４（ｃ）に示すように、電荷蓄積層１８０は、複数の導電性粒子を含む領域であり得る。例えば、複数の導電性粒子はナノ粒子であり得る。電荷蓄積層１８０が、複数の導電性粒子を含むときは、各導電性粒子は、電荷を蓄積し得る。電荷が、複数の導電性粒子により蓄積する場合には、漏れが生じても、全ての電荷が一度に漏れることはない。
【００２４】
さらに、図４（ｄ）に示すとおり、電荷蓄積層１８０は、複数の導電性粒子を含む領域であり、チャネル１４０、１５０は、少なくとも１つのナノワイヤを含む。さらに、図４（ｅ）に示すとおり、電荷蓄積層１８０は、１つの平面部材であり、チャネル１４０、１５０は少なくとも１つのナノワイヤを含んでもよい。
【００２５】
上述したように、ターミナル電極１６１、１６２は、それらの対向する端部で、第１の極性の第１のチャネル１４０ばかりでなく、第２の極性の第２のチャネル１５０とも、共通に結合する。従って、図１の半導体デバイスは、第１の極性および第２の極性のチャネル１４０、１５０により生成された、異なる電気的特性の両方を有する。
【００２６】
例えば、第１のチャネル１４０が、ｐ型ナノワイヤまたは半導体層であり、第２のチャネル１５０が、ｎ型ナノワイヤまたは半導体層である場合には、半導体デバイスの電圧−電流特性は、後述する図５（ａ）〜５（ｃ）に示すのと同様であってもよい。
【００２７】
図５（ａ）〜５（ｃ）は、図１の半導体デバイスの電圧−電流特性を示すグラフである。図５（ａ）は、第１のゲート１１０およびｐ型第１のチャネル１４０に印加された第１のゲート電圧ＶＧ間の電圧−電流特性を示す。図５（ａ）に示す電圧−電流特性は、従来のｐ型電界効果型トランジスタ（ＦＥＴ）に対応する。図５（ａ）に示すとおり、第１のゲート１１０に印加されたリバースバイアスの絶対値は、限界値に達せず、電流ＩＭ１は、ｐ型の第１のチャネル１４０を流れない。しかしながら、第１のゲート１１０に印加されたリバースバイアスの絶対値が、限界値を超える場合には、電流ＩＭ１は、ｐ型の第１のチャネル１４０を流れる。
【００２８】
一方、図５（ｂ）は、第１のゲート１１０およびｎ型第２のチャネル１５０に印加された第１のゲート電圧ＶＧ間の電圧−電流特性を示す。図５（ｂ）に示す電圧−電流特性は、従来のｎ型電界効果型トランジスタ（ＦＥＴ）に対応する。図５（ｂ）に示すとおり、第１のゲート１１０に印加されたフォワードバイアスが、限界値未満の場合には、電流ＩＭ２は、ｎ型の第２のチャネル１５０を流れない。しかしながら、第１のゲート１１０に印加されたフォワードバイアスの絶対値が、限界値を超える場合には、電流ＩＭ２は、ｎ型の第２のチャネル１５０を流れる。
【００２９】
第１のチャネル１４０、第２のチャネル１５０が、ターミナル電極１６１、１６２と並列に結合されるため、ターミナル電極１６１、１６２を流れる電流（ＩＭ＝ＩＭ１＋ＩＭ２）の最終特性は、図５（ｃ）に示すようなものである。すなわち、図１の半導体デバイスは、ｐ型ＦＥＴとｎ型ＦＥＴの両方の特性を有することができる。
【００３０】
本開示の例示の一実施形態による半導体デバイスのターミナル電極を流れる第１のゲート電圧ＶＧと電流ＩＭの特性は、第２のゲート１９０に印加されたフォワード／リバースバイアスにより調節可能である。第２のゲート１９０に印加されたバイアスを調節することにより、半導体デバイスの第１のゲート電圧ＶＧと電流ＩＭの特性を調節する方法を以下に説明する。
【００３１】
半導体デバイスの第１のゲート電圧ＶＧと電流ＩＭの特性を調節する第１の方法は、フォワードバイアスを第２のゲート１９０に印加してから、バイアスを切断して、ｐ型チャネル特性を制御するものである。
【００３２】
図６は、フォワードバイアスが、図１の半導体デバイスのゲートに印加されたときの、各層に蓄積した電荷の極性を示す図である。特に、図６は、フォワードバイアスが、第２のゲート１９０に印加されたときの、各層に蓄積した電荷の極性を示す。フォワードバイアスが、第２のゲート１９０に印加されると、トンネル現象のために、負の電荷が電荷蓄積層１８０に蓄積する。さらに、負の電荷はまた、強い外部フォワードバイアスのために、ｐ型の第１のチャネル１４０にも蓄積する。
【００３３】
図７は、フォワードバイアスが、図１の半導体デバイスのゲートに印加された後の、バイアスの切断を示す図である。図７に示すとおり、外部バイアスは、第２のゲート１９０にさらに印加されないと、負の電荷が、電荷蓄積層１８０に連続的に蓄積される。しかしながら、正の電荷は、電荷蓄積層１８０に残る負の電荷のために、ｐ型の第１のチャネル１４０に蓄積する。
【００３４】
図６および７に示すとおり、フォワードバイアスの印加後、バイアスの印加を切断すると、第１のゲートの電圧ＶＧおよび電流ＩＭ１の特性は、電荷蓄積層１８０に蓄積した負の電荷のために、変化する。すなわち、電荷蓄積層１８０に蓄積された負の電荷により生成された電界のために、第１のチャネル１４０の正のキャリアの数は増え、キャリアの数の変化に従って、第１のゲート電圧ＶＧおよび電流ＩＭ１の特性は変化する。
【００３５】
図８は、図１の半導体デバイスのゲートとチャネル間の特性の変化を示すグラフである。特に、図８は、第１のゲート電圧ＶＧとｐ型の第１のチャネルを流れる電流ＩＭ１間の特性の変化を示す。フォワードバイアスが、第２のゲート１９０に印加されて切断されると、第１のゲート電圧ＶＧおよび第１のチャネルを流れる電流ＩＭ１間の特性が、図８に示すように変化する。例えば、第１のゲート電圧ＶＧ−電流ＩＭ１曲線は、変化した特性に従って、第１の曲線８０１から第２の曲線８０２までシフトする。
【００３６】
第１のゲート電圧ＶＧ−電流ＩＭ１曲線がシフトする範囲は、第２のゲート１９０に印加されたフォワードバイアスの量により決まる。従って、ゲート１９０に印加されたフォワードバイアスの量が調節される場合、第１のチャネルを電流ＩＭ１が流れ始めるゲート電位の限界値は、ＶＴ１−ＶＴ２まで変わり得る。
【００３７】
実際、ＦＥＴデバイスゲートの電位は、プリセット領域、すなわち、所定の動作範囲にわたって、決められる。従って、第１のゲート電圧ＶＧ−電流ＩＭ１曲線が、図８に示すようにシフトする場合、従来のｐ型のエンハンスドモードのＦＥＴのものに対応する動作は、第１のゲート１９０の動作範囲内で実施される。
【００３８】
一方、リバースバイアスは、第２のゲート１９０に印加されて、ｐ型チャネルの特性を制御する。リバースバイアスが、第２のゲート１９０に印加されて切断されると、図８のゲート電圧ＶＧ−電流ＩＭ１曲線が左側にシフトする。リバースバイアスが、第２のゲート１９０に印加されると、正の電荷が、電荷蓄積層１８０に蓄積し、正の電荷はまた、ｐ型の第１のチャネル１４０にも蓄積する。次に、リバースバイアスの印加を切断すると、正の電荷が、電荷蓄積層１８０に連続的に蓄積され、電荷蓄積層１８０から生成された電界のために、第１のチャネル１４０にある正のキャリアの数が減る。従って、第２のゲート１９０へのバイアスの印加が、リバースバイアス印加後に切断されると、図８に示すゲート電圧ＶＧ−電流ＩＭ１曲線が左側にシフトする。第１のチャネル１４０における正のキャリアの数が減るからである。
【００３９】
以下に、半導体デバイスのＶＧ−ＩＭ特性を調節する第２の方法を説明する。本開示に提案された第２の方法は、リバースバイアスを第２のゲート１９０に印加してから、バイアスを切断して、ｎ型チャネルの場合と同様に特性を制御する工程を含む。
【００４０】
図９は、リバースバイアスが、図１の半導体デバイスのゲートに印加されたときの、各層に蓄積した電荷の極性を示す図である。特に、図９は、リバースバイアスが第２のゲート１９０に印加されたときの、各層に蓄積した電荷の極性を示す。リバースバイアスが、第２のゲート１９０に印加されると、トンネル現象のために、正の電荷が電荷蓄積層１８０に蓄積する。さらに、負の電荷もまた、強い外部のフォワードバイアスにより、ｎ型の第２のチャネル１５０に蓄積する。
【００４１】
図１０は、図１の半導体デバイスのゲートへのバイアスが切断されるのを示す図である。特に、図１０は、リバースバイアスを印加した後のバイアス切断の状態を示す。図１０に示すとおり、外部バイアスが、第２のゲート１９０にさらに印加されなくなると、正の電荷が、電荷蓄積層１８０に連続的に蓄積される。しかしながら、負の電荷は、ｎ型の第２のチャネル１５０に蓄積する。正の電荷が、電荷蓄積層１８０に残るからである。
【００４２】
図９および図１０に示すとおり、リバースバイアスの印加後、バイアス印加が切断されると、第１のゲート電圧ＶＧおよび電流ＩＭ２の特性が、電荷蓄積層１８０に蓄積された正の電荷のために変化する。すなわち、電荷蓄積層１８０に蓄積された正の電荷により生成された電界のために、第２のチャネル１５０における負のキャリアの数が増え、第１のゲート電圧ＶＧおよび電流ＩＭ２の特性が、キャリアの数の変化に従って変化する。
【００４３】
図１１は、図１の半導体デバイスのゲートとチャネルとの間の特性の変化を示すグラフである。特に、図１１は、第１のゲート電圧ＶＧとｎ型の第２のチャネルを流れる電流ＩＭ２との間の特性の変化を示す。リバースバイアスが、第２のゲート１９０に印加されて切断されると、第１のゲート電圧ＶＧおよび第２のチャネルを流れる電流ＩＭ２との間の特性が、図１１に示すように変化する。例えば、第１のゲート電圧ＶＧ−電流ＩＭ２曲線は、変化した特性に従って、第１の曲線１１０１から第２の曲線１１０２までシフトする。
【００４４】
第１のゲート電圧ＶＧ−電流ＩＭ２曲線がシフトする範囲は、第２のゲート１９０に印加されたリバースバイアスの量により決まる。従って、ゲート１９０に印加されたリバースバイアスの量が調節される場合、第２のチャネルを電流ＩＭ２が流れ始めるゲート電位の限界値は、ＶＴ３からＶＴ４に下がる場合がある。
【００４５】
第１のゲート電圧ＶＧ−電流ＩＭ２曲線が、図１１に示すようにシフトする場合、従来のｎ型のエンハンスドモードのＦＥＴに対応する動作は、第１のゲート１９０の動作範囲内で実施され得る。
【００４６】
一方、フォワードバイアスは、第２のゲート１９０に印加されて、ｎ型チャネルの特性を制御する。フォワードバイアスが、第２のゲート１９０に印加されて切断されると、図１１のゲート電圧ＶＧ−電流ＩＭ２曲線が右側にシフトする。フォワードバイアスが、第２のゲート１９０に印加されると、負の電荷が、電荷蓄積層１８０に蓄積し、負の電荷はまた、ｎ型の第１のチャネル１５０にも蓄積する。次に、フォワードバイアスの印加を切断すると、負の電荷が、電荷蓄積層１８０に連続的に蓄積され、電荷蓄積層１８０から生成された電界のために、第２のチャネル１５０にある負のキャリアの数が減る。従って、第２のゲート１９０へのバイアスの印加が、フォワードバイアス印加後に切断されると、図１１に示すゲート電圧ＶＧ−電流ＩＭ２曲線が右側にシフトする。第２のチャネル１５０における負のキャリアの数が減るからである。
【００４７】
図１２（ａ）および１２（ｂ）は、図１の半導体デバイスの電圧−電流特性を示すグラフである。特に、図１２（ａ）および１２（ｂ）は、本開示の一実施形態による半導体デバイスの電圧ＶＧ−電流ＩＭ曲線を示す。上述したように、フォワードバイアスが、第２のゲート１９０に印加された後、バイアスが切断されると、電圧ＶＧ−電流ＩＭ曲線は、図１２（ａ）に示すとおり、右側にシフトする。さらに、リバースバイアスが、第２のゲート１９０に印加された後、バイアスが切断されると、電圧ＶＧ−電流ＩＭ曲線は、図１２（ｂ）に示すとおり、左側にシフトする。
【００４８】
上述したとおり、第１のゲート電圧ＶＧ−電流ＩＭ曲線がシフトする範囲は、第２のゲート１９０に印加されたバイアスの量により決まる。従って、フォワードバイアスの量を調節することにより、本開示の半導体は、従来のｐ型ＦＥＴデバイスとして用いられ得る。さらに、ｐ型ＦＥＴデバイスとしての操作を中断して、ｎ型ＦＥＴとしての操作を開始するのが望ましい場合には、リバースバイアスを印加してから、印加されたリバースバイアスを切断することにより、半導体デバイスは、従来のｎ型ＦＥＴデバイスとして用いられ得る。
【００４９】
以下に、上述した例示の実施形態とは異なる他の実施形態を説明する。
【００５０】
図１３は、他の実施形態による半導体デバイスの斜視図である。図示するとおり、図１３の半導体デバイスには、第１のゲート１３１０、基板１３２０、第１の絶縁層１３３０、第１のチャネル１３４０、第２のチャネル１３５０、ターミナル電極１３６１、１３６２、第２の絶縁層１３７０Ａ、１３７０Ｂ、電荷蓄積層１３８０が含まれる。さらに、図１３の半導体デバイスには、第２の絶縁層１３７０Ａ、１３７０Ｂ上に少なくとも２つのトップゲートが含まれる。少なくとも２つのトップゲートには、第１のチャネル１３４０に対応する第１のトップゲート１３０１、第２のチャネル１３５０に対応する第２のトップゲート１３０２が含まれ得る。図１３の半導体デバイスにおいて、２つのトップゲート１３０１、１３０２が形成されると、半導体デバイスの電気的特性がさらに改善され得る。
【００５１】
図１４（ａ）および１４（ｂ）は、図１３の半導体デバイスの電圧−電流特性を示すグラフである。特に、図１４（ａ）および１４（ｂ）は、図１３で説明した２つのトップゲートを用いることにより、半導体デバイスの改善された電気的特性を示す。例えば、第１のチャネル１３４０がｐ型半導体層またはナノワイヤで、第２のチャネル１３５０がｎ型半導体層またはナノワイヤの場合には、第１のゲート電圧ＶＧ−電流ＩＭ曲線は、図１４（ａ）に示した第１の曲線１４００のようになり得る。
【００５２】
上述した記載に従って、フォワードバイアスが、第１のトップゲート１３０１から印加され、バイアスの印加が切断されると、第１の曲線１４００の左側が、１４０１に向かってシフトする。しかしながら、リバースバイアスが、第１のトップゲート１３０１から印加され、バイアスの印加が切断されると、第１の曲線１４００の左側が、１４０２に向かってシフトする。
【００５３】
リバースバイアスが、第２のトップゲート１３０２から印加され、バイアスの印加が切断されると、第１の曲線１４００の右側が、１４０３に向かってシフトする。しかしながら、フォワードバイアスが、第２のトップゲート１３０２を通して印加され、バイアスの印加が切断されると、第１の曲線１４００の右側が、１４０４に向かってシフトする。
【００５４】
従って、トップゲートが、２つに分離され、異なるバイアスが印加されると、第１のゲート電圧ＶＧ−電流ＩＭ曲線の左右部分を独立して制御できる。フォワードバイアスが第１のトップゲート１３０１を通して印加され、リバースバイアスが第２のトップゲート１３０２を通して印加され、フォワードおよびリバースバイアスが切断されると、第１のゲート電圧ＶＧ−電流ＩＭ曲線が図１４（ｂ）に示すようなものとなり得る。すなわち、異なる極性のバイアスが、２つのトップゲートに印加されると、図１４（ｂ）に示すような両極性の特性が得られる。
【００５５】
図１５は、一実施形態における半導体デバイスを製造する方法を示すフロー図である。ブロック１５０１で始まり、第１の絶縁層が基板上に形成され、自己組織化単分子膜（ＳＡＭ）パターニングを第１の絶縁層に実施する。ブロック１５０２において、第１のチャネルおよび第２のチャネルが第１の絶縁層上に形成される。ブロック１５０３において、電極がチャネルに結合される。ブロック１５０４において、第２の絶縁層が、電極およびチャネルに形成される。ブロック１５０５において、電荷蓄積層が、第２の絶縁層上に形成される。ブロック１５０６において、第３の絶縁層が、電荷蓄積層上に形成され、ゲート電極が、第３の絶縁層上に形成される。
【００５６】
図１６は、他の実施形態における半導体デバイスを製造するプロセスを示す図である。図１６（ａ）は、第１の絶縁層を基板上に形成して、自己組織化単分子膜（ＳＡＭ）パターニングを第１の絶縁層に実施するブロック１５０１に対応している。以下、図１６（ａ）に示す半導体について説明する。まず、第１の絶縁層（例えば、酸化物フィルム１６０３）を半導体基板１６０２上に形成する。酸化物フィルム１６０３は、最下端に配置されているため、下部酸化物フィルムまたは下部絶縁フィルムと呼ばれることがある。第１のチャネル１６０４、第２のチャネル１６０５が、酸化物フィルム１６０３上に形成される。第１のチャネル１６０４、第２のチャネル１６０５が、ナノワイヤにより形成されている場合、ＳＡＭパターニングを酸化物フィルム１６０３上に実施してもよい。ＳＡＭパターニングにより、ナノワイヤを、酸化物フィルム１６０３の特定の部分に吸着させ、残りの部分には吸着させないようにすることができる。例えば、ナノワイヤの吸着は、オクタデシルトリクロロシラン（ＯＴＳ）分子フィルムを、酸化物フィルム１６０３上に形成することにより防ぐことができる。
【００５７】
図１６（ｂ）は、第１の絶縁層上に第１のチャネルおよび第２のチャネルを形成するブロック１５０２に対応している。図１６（ｂ）に示す半導体は、ナノワイヤをそのチャネルとして含む一実施形態である。ｎ型ナノワイヤの組立品を、酸化物フィルム１６０３上に形成するために、半導体デバイスを、ｎ型ナノワイヤ溶液に入れてもよい。ｐ型ナノワイヤが組み立てられる酸化物フィルム１６０３の部分を保護しながら、半導体デバイスを、ｎ型ナノワイヤ溶液に入れると、ｎ型ナノワイヤが目的の場所で組み立てられる。さらに、ｎ型ナノワイヤが組み立てられる酸化物フィルム１６０３の部分を保護しながら、半導体デバイスを、ｐ型ナノワイヤ溶液に入れると、ｐ型ナノワイヤが目的の場所で組み立てられる。電位をナノワイヤ溶液に印加して、組立を促進することができる。ドープされたｐ型またはｎ型チャネルを、酸化物フィルム１６０３上に形成すべき場合には、上述した方法の代わりに、従来の物理蒸着（ＰＶＤ）または化学蒸着（ＣＶＤ）方法を用いて、第１のチャネル１６０４、第２のチャネル１６０５を形成することができる。
【００５８】
図１６（ｃ）および図１６（ｄ）は、それぞれ、チャネルに結合した電極を形成するブロック１５０３および第２の絶縁層のチャネルを形成するブロック１５０４に対応している。以下、図１６（ｃ）に示す半導体および図１６（ｄ）に示す半導体について説明する。図１６（ｃ）によれば、チャネル１６０４、１６０５に結合したターミナル電極１６０６、１６０７は、第１のチャネル１６０４、第２のチャネル１６０５を形成した後、フォトリソグラフィープロセスにより形成されてもよい。ターミナル電極１６０６、１６０７の形成後、第２の絶縁層（例えば、図１６（ｄ）に示す薄い酸化物フィルム１６１０Ａ）を、ターミナル電極１６０６、１６０７およびチャネル１６０４、１６０５上に形成する。
【００５９】
図１６（ｅ）は、電荷蓄積層を形成するブロック１５０５に対応している。以下、図１６（ｅ）に示す半導体について説明する。電荷蓄積層１６１１が、ナノ粒子を含む場合には、ＯＴＳ分子フィルムを、薄い酸化物フィルム１６１０Ａに形成して、ナノ粒子の吸着を防ぐ。ナノ粒子は、酸化物フィルムに容易に吸着されるか否かによって分類される。酸化物フィルムに容易に吸着されないナノ粒子が含まれている場合には、アミノプロピルトリエトキシシラン（ＡＰＴＥＳ）を、ナノ粒子が形成される部分に適用する。ナノ粒子が、ＣＯＯＨ−化学構造等の材料に囲まれている場合には、ナノ粒子は、酸化物フィルムに容易に吸着されない。この場合は、ＡＰＴＥＳを、ナノ粒子と酸化物フィルムとの間のリンカー分子として用いる。電荷蓄積層１６１１が、平面導電性部材の場合には、電荷蓄積層を、通常の浮遊ゲート製造プロセスを用いて形成してもよい。
【００６０】
図１６（ｆ）は、電荷蓄積層上に第３の絶縁層および第３の絶縁層上にゲート電極を形成するブロック１５０６に対応している。以下、図１６（ｆ）に示す半導体について説明する。第３の絶縁層（例えば、厚い酸化物フィルム１６１０Ｂ）が、電荷蓄積層１６１１および薄い酸化物層１６１０Ａ上に形成され、ゲート電極１６２０および１６０１が、厚い酸化物フィルム１６１０Ｂ上および基板１６０２下にそれぞれ形成される。
【００６１】
開示された半導体デバイスおよびその製造方法は、本開示の基本概念から逸脱することなく、様々な半導体デバイスおよび製造方法に適用することができる。従って、開示された実施形態は全て、あくまで例示のためのものと考えられ、本開示を限定するものとは解釈されないものとする。従って、本開示の保護範囲は、上述した実施形態ではなく、添付の特許請求の範囲により決まるものとする。添付の特許請求の範囲と等価の変形例は、添付の特許請求の範囲の保護範囲に含まれる。
【符号の説明】
【００６２】
１１０  第１のゲート
１２０  基板
１３０  第１の絶縁層
１４０  第１のチャネル
１５０  第２のチャネル
１６１  ターミナル電極
１６２  ターミナル電極
１７０Ａ  第２の絶縁層
１７０Ｂ  第２の絶縁層
１８０  電荷蓄積層
１９０  第２のゲート
８０１  第１の曲線
８０２  第２の曲線
１１０１  第１の曲線
１１０２  第２の曲線
１３０１  第１のトップゲート
１３０２  第２のトップゲート
１３１０  第１のゲート
１３２０  基板
１３３０  第１の絶縁層
１３４０  第１のチャネル
１３５０  第２のチャネル
１３６１  ターミナル電極
１３６２  ターミナル電極
１３７０Ａ  第２の絶縁層
１３７０Ｂ  第２の絶縁層
１３８０  電荷蓄積層
１４００  第１の曲線
１４０１  曲線
１４０２  曲線
１４０３  曲線
１４０４  曲線
１５０１  ブロック
１５０２  ブロック
１５０３  ブロック
１５０４  ブロック
１５０５  ブロック
１５０６  ブロック
１６０１  ゲート電極
１６０２  半導体基板
１６０３  酸化物フィルム
１６０４  第１のチャネル
１６０５  第２のチャネル
１６０６  ターミナル電極
１６０７  ターミナル電極
１６１０Ａ  薄い酸化物フィルム
１６１０Ｂ  厚い酸化物フィルム
１６１１  電荷蓄積層
１６２０  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2010050427.tif 000017
【図１６】
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【外国語明細書】
2010050427000001.pdf