(57)【要約】【課題】３相モータにおいて直流母線における電流検出に基づく相電流の検出を可能としたまま、確実に増減分の補正を行う。【解決手段】本発明に従うモータ駆動装置によれば、特に、零相を除く２相について、変調出力値を所定の出力制限条件に基づいて補正し、補正出力値として出力し、変調出力値と補正出力値の増減誤差を積算し、次のＰＷＭ周期以降に、出力制限条件を満たす範囲で、補正出力値について積算した増減誤差分を修正する補正手段と、ブリッジ回路の直流母線を流れる電流値を検出する電流検出手段を備えることで解決される。【選択図】図１
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【特許請求の範囲】
【請求項１】
スイッチング素子とダイオードが並列に接続された、上側アームと下側アームの対が３相接続されて構成される回路であって、３相の前記対は３相モータのコイル端子に接続され、パルス幅変調された電圧をコイル端子に印加するブリッジ回路と、
前記３相モータの各相のコイル端子に印加すべき電圧を示す出力指令値に対して、少なくとも１相が必ず零出力である零相となるように、３相の出力指令値を２相変調し、変調出力値として出力する変調手段と、
前記零相を除く２相について、前記変調出力値を所定の出力制限条件に基づいて補正し、補正出力値として出力し、前記変調出力値と前記補正出力値の増減誤差を積算し、次のＰＷＭ周期以降に、前記出力制限条件を満たす範囲で、前記補正出力値について積算した増減誤差分を修正する補正手段と、
各相の補正出力値をパルス幅変調して、ＰＷＭ信号を生成するＰＷＭ手段と、
各相のＰＷＭ信号から、所定のスイッチング素子駆動論理に従って、前記ブリッジ回路における各相のスイッチング素子のためのゲート信号を生成する、ゲート信号生成手段と、
前記ブリッジ回路の直流母線を流れる電流値を検出する電流検出手段を備えることを特徴とするモータ駆動装置。
【請求項２】
前記補正手段は、前記零相を除く２相について、増減誤差を積算する積算器を備え、次のＰＷＭ周期において零相が異なる相へ移るときは、次のＰＷＭ周期から非零相となる相における増減誤差を積算する積算器へ、新たに零相になる相の増減誤差を積算した積算器の値を符号反転してロードし、また、継続して非零相となる相の前記積算器の値から、新たに零相になる相の前記積算器の値を減じることを特徴とする、請求項１記載のモータ駆動装置。
【請求項３】
前記電流検出手段は、前記直流母線に直列に挿入されたシャント抵抗の両端の電位差を検出することを特徴とする、請求項１又は２記載のモータ駆動装置。
【請求項４】
前記電流検出手段は、各相のＰＷＭ信号の立ち上がりエッジから所定間隔だけ経過したタイミングで電流検出のサンプリングを実行することを特徴とする、請求項１〜３のいずれか１項に記載のモータ駆動装置。
【請求項５】
前記ＰＷＭ手段は、各相の補正出力値を比較し、各相間の差の大きさが出力差閾値よりも小さい相の組が存在した場合、これらの相の一方の前記ＰＷＭ信号を、他方の前記ＰＷＭ信号よりもエッジ間最低値だけ遅らせて出力することを特徴とする、請求項１〜４のいずれか１項に記載のモータ駆動装置。
【請求項６】
前記ゲート信号生成手段は、各相のＰＷＭ信号に対して所定値だけ遅れた信号である、上側アームのスイッチング素子のゲート信号を生成し、また、各相のＰＷＭ信号を反転し、当該ＰＷＭ信号の立ち上がり又は立ち下りを所定値の２倍だけ遅らせた信号である、下側アームのゲート信号を生成することを特徴とする、請求項１〜５のいずれか１項に記載のモータ駆動装置。
【請求項７】
前記補正手段は、所定の出力制限条件として、各相の変調出力値の中間値が出力制限値未満であれば、前記中間値を出力制限値に補正して補正出力値として出力し、前記中間値が出力制限値以上であれば、前記中間値をそのまま補正出力値として出力することを特徴とする、請求項１〜６のいずれか１項に記載のモータ駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相モータを回転駆動するために、モータのコイル端子にパルス幅変調（ＰＷＭ：Ｐｕｌｓｅ Ｗｉｄｅ Ｍｏｄｕｌａｔｉｏｎ）された電圧を印加するモータ駆動装置において、ブリッジ回路の直流母線における電流を検出することにより、モータのコイルを流れる相電流を検出するモータ駆動装置に関する。
【背景技術】
【０００２】
家電機器、ＯＡ機器又は車両走行用電動機の分野において、ブラシレスモータや誘導モータなど、スイッチング素子を用いた電気回路により転流を行う無整流子型のモータが広く利用されており、近年は高効率駆動手法の研究開発が盛んに行われている。それら研究開発の１つとして、ベクトル制御がある。ここで、多相モータをベクトル制御する場合には、モータの全相のコイルを流れる相電流値を検出する必要があり、例えばＹ結線された３相モータにおいて全相の相電流値の情報を得るためには、Ｕ相、Ｖ相、Ｗ相のうち少なくとも２相の相電流値を検出する必要がある。この検出に対して２系統の電流検出手段を備える必要があり、これはコスト増の原因となる。
【０００３】
この課題に対して、従来からブリッジ回路の直流母線に電流検出手段を設けて、直流母線の電流から２相分の電流を検出する、１シャント抵抗電流検出方式と呼ばれる手法が提案されている。例えば、特許文献１では、３相モータを駆動させるために、６個のスイッチング素子から構成されるインバータ部の母線に電流検出用シャント抵抗を接続し、各相の電流を検出することが記載されている。
【０００４】
特許文献１にも記載されているように、上側アームのスイッチング素子がＯＮしている相の相電流は、モータのコイルとブリッジ回路内を還流することなく、直流母線へ流れる。つまり、３相の上側アームの全てのスイッチング素子が同時にＯＮする場合を除いて、直流母線の電流値は、上側のスイッチング素子がＯＮしている相の相電流の合計となり、直流母線に設けられた電流検出手段の出力を、ブリッジ回路のスイッチング素子のＯＮ／ＯＦＦに基づいて適切なタイミングでサンプリングすることにより、２相の相電流値を検出することができる。
しかしこの手法では、各相のスイッチング素子をＯＮ／ＯＦＦ駆動するためのＰＷＭ信号のデューティ値がある程度大きい場合、及び相間のＰＷＭ信号のデューティ値の差が大きい場合は、問題なく２相の電流を検出することができるが、ＰＷＭ信号のデューティ値が小さい場合、及び各相間のＰＷＭ信号のデューティ値が接近している場合は、２相分の電流検出ができなくなる。この電流検出が可能となるＰＷＭ信号のデューティ値の下限値、及び相間のＰＷＭ信号のデューティ値の差の下限値は、電流検出手段の回路の帯域や信号のリンギングの収束の度合いによって決まる。
【０００５】
そこで、特許文献２では、１シャント抵抗電流検出において、２相分の電流が検出できなくなる出力指令値が入力された場合、ＰＷＭ信号を増減して補正することにより、電流検出が可能となる区間を設けて電流検出を可能とし、さらに、補正により増減した分だけ、次のＰＷＭ周期において、ＰＷＭ信号の長さを増減して修正することにより、出力は差し引き零とする手法が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このように従来技術では、直流母線の電流を検出するために、あるＰＷＭ周期のＰＷＭパルスの長さを増減補正し、次のＰＷＭ周期のＰＷＭパルスに対して増減分を修正する。しかし、次のＰＷＭ周期のＰＷＭパルスに対して、増減分の修正ができない恐れがある。例えば、あるＰＷＭ周期においてＰＷＭパルスの長さを増加する補正を行った場合、次のＰＷＭ周期において入力された指令値に基づくＰＷＭパルスが短かすぎて、増加補正した分を減じると零になる場合である。このとき、修正を行うべきＰＷＭ周期において、上側アームのスイッチング素子がＯＮになることはないため、相電流が直流母線へ流れることはない。つまり、直流母線における電流検出に基づく相電流の検出を可能としたまま、増減分の補正をすることができない場合があるという問題がある。
よって、本発明は、３相モータにおいて直流母線における電流検出に基づく相電流の検出を可能としたまま、確実に増減分の補正を行うことを課題とする。
【課題を解決するための手段】
【０００７】
この課題は、本発明に従うモータ駆動装置において、スイッチング素子とダイオードが並列に接続された、上側アームと下側アームの対が３相接続されて構成される回路であって、３相の対は３相モータのコイル端子に接続され、パルス幅変調された電圧をコイル端子に印加するブリッジ回路と、３相モータの各相のコイル端子に印加すべき電圧を示す出力指令値に対して、少なくとも１相が必ず零出力である零相となるように、３相の出力指令値を２相変調し、変調出力値として出力する変調手段と、零相を除く２相について、変調出力値を所定の出力制限条件に基づいて補正し、補正出力値として出力し、変調出力値と補正出力値の増減誤差を積算し、次のＰＷＭ周期以降に、出力制限条件を満たす範囲で、補正出力値について積算した増減誤差分を修正する補正手段と、各相の補正出力値をパルス幅変調して、ＰＷＭ信号を生成するＰＷＭ手段と、各相のＰＷＭ信号から、所定のスイッチング素子駆動論理に従って、ブリッジ回路における各相のスイッチング素子のためのゲート信号を生成する、ゲート信号生成手段と、ブリッジ回路の直流母線を流れる電流値を検出する電流検出手段を備えることで解決される。
【０００８】
また、補正手段は、零相を除く２相について、増減誤差を積算する積算器を備え、次のＰＷＭ周期において零相が異なる相へ移るときは、次のＰＷＭ周期から非零相となる相における増減誤差を積算する積算器へ、新たに零相になる相の増減誤差を積算した積算器の値を符号反転してロードし、また、継続して非零相となる相の積算器の値から、新たに零相になる相の積算器の値を減じると好ましい。
また、電流検出手段は、直流母線に直列に挿入されたシャント抵抗両端の電位差を検出すると好ましい。
【０００９】
また、電流検出手段は、各相のＰＷＭ信号の立ち上がりエッジから所定間隔経過したタイミングで電流検出のサンプリングを実行すると好ましい。
また、ＰＷＭ手段は、各相の補正出力値を比較し、各相間の差の大きさが出力差閾値よりも小さい相の組が存在した場合、これらの相の一方のＰＷＭ信号を、他方のＰＷＭ信号よりもエッジ間最低値だけ遅らせて出力すると好ましい。
【００１０】
また、ゲート信号生成手段は、各相のＰＷＭ信号に対して所定値だけ遅れた信号である、上側アームのスイッチング素子のゲート信号を生成し、また、各相のＰＷＭ信号を反転し、当該ＰＷＭ信号の立ち上がり又は立ち下りを所定値の２倍だけ遅らせた信号である、下側アームのゲート信号を生成すると好ましい。
また、補正手段は、所定の出力制限条件として、各相の変調出力値の中間値が出力制限値未満であれば、中間値を出力制限値に補正して補正出力値として出力し、中間値が出力制限値以上であれば、中間値をそのまま補正出力値として出力すると好ましい。
【発明の効果】
【００１１】
本発明によれば、あるＰＷＭ周期においてＰＷＭパルスの長さを補正し、かつ補正による増減分を積算し、次のＰＷＭ周期においてＰＷＭパルスの長さの増減分を修正できなくても、さらにその次以降のＰＷＭ周期において修正を行うため、全てのＰＷＭ周期において、直流母線の電流検出による相電流の検出を可能とし、かつ出力指令値に対して、コイル端子へ精度良く電圧を印加することができる。
【００１２】
また、ある相の出力において、ＰＷＭパルスの修正すべき増減分が残っているにも関わらず、零出力の零相に変わってしまった場合でも、当該相が再び非零相となるまで待つことなく、他相に増減誤差を移すことにより、２相変調を保った上で素早く誤差を修正することができる。
また、シャント抵抗を利用することで電流検出ＩＣ等の高価な部品を用いることなく、安価な構成で３相のコイル電流を検出することができる。
【００１３】
また、電流検出手段が、各相のＰＷＭ信号の立ち上がりエッジから所定間隔経過したタイミングで電流検出のサンプリングを実行することで、スイッチング素子のＯＮ／ＯＦＦ切り替え時の直流母線や電流検出手段における波形のリンギングや立ち上がり遅れの影響を回避し、精度よい電流検出をすることができる。
また、ＰＷＭ手段は、各相の補正出力値を比較し、各相間の差の大きさが出力差閾値よりも小さい相の組が存在した場合、これらの相の一方のＰＷＭ信号を、他方のＰＷＭ信号よりもエッジ間最低値だけ遅らせて出力するため、直流母線の電流検出による３相の相電流の検出に必要となる、ＰＷＭ信号の立ち上がりエッジ間の長さの最低値を、常に確保することが可能となり、どのような出力指令値の入力に対しても、直流母線の電流検出による相電流の検出をすることができる。
【００１４】
また、ゲート信号生成手段が、上側アームと下側アームのスイッチング素子の短絡防止を目的に設けられた所定の短絡防止区間（デッドタイム）を有するように、上側アームと下側アームのためのゲート信号を生成することで、確実に短絡が防止される。
また、補正手段が、いずれか２相分の上側アームのスイッチング素子がＯＮする区間の長さが所定の最小値以上となるように各相の変調出力値の中間値を補正することで、確実な電流検出が保証される。
【図面の簡単な説明】
【００１５】
【図１】本発明に従う、モータのコイル端子にパルス幅変調された電圧を印加し、モータを駆動するモータ駆動装置の構成を示す図である。
【図２】ブリッジ回路における上側アームの構成を示す図である。
【図３】本発明に従う、出力指令値の波形例を示す図である。
【図４】図３の波形例に対する変調出力値を示す図である。
【図５】補正手段の動作を示すフローチャートである。
【図６】補正手段の出力制限を示す図である。
【図７】ＰＷＭ手段及びゲート信号生成手段の動作を示す図である。
【図８】電流検出手段の回路を示す図である。
【図９】上側アームのスイッチング素子のゲート信号と直流母線電流の波形例を示す図である。
【図１０】電流検出手段がフィルタ出力値をサンプリングするタイミングを示す図である。
【図１１】ＰＷＭ手段の動作を示すフローチャートである。
【図１２】Ｕ相のＰＷＭ信号の遅延を示す図である。
【発明を実施するための形態】
【００１６】
以下に、本発明の第１の実施形態について、図を用いて説明する。
図１に、本実施形態における、モータのコイル端子にパルス幅変調（以下、適宜「ＰＷＭ」という）された電圧を印加し、モータを駆動するモータ駆動装置の概略構成を示す。３相モータ１は、互いに１２０度の位相差を持ち、Ｙ字結線された３相のコイルを有し、各コイルの非結線端は、Ｕ相、Ｖ相、Ｗ相の３相のスイッチング素子で構成されるブリッジ回路２に接続している。ブリッジ回路２には、直流電源（図示せず）、３相モータ１の各コイル端子に印加すべき電圧を表す出力指令値（Ｖｕ，Ｖｖ，Ｖｗ）を変調する変調手段７、変調出力値（Ｖｕｍ，Ｖｖｍ，Ｖｗｍ）の値を所定の出力制限条件に基づいて補正する補正手段６、補正出力値（Ｖｕｒ，Ｖｖｒ，Ｖｗｒ）と搬送波Ｖｃを比較してパルス幅変調し、ＰＷＭ信号（Ｕｏｎ，Ｖｏｎ，Ｗｏｎ）を生成するＰＷＭ手段３、スイッチング素子の短絡防止区間（デッドタイム）を挿入して、各相の上側アーム２１及び下側アーム２２のスイッチング素子のゲート信号（ＵＨ，ＶＨ，ＷＨ，ＵＬ，ＶＬ，ＷＬ）を生成するゲート信号生成手段５、及び直流母線の電流値ｉｇを検出する電流検出手段４が接続されている。
【００１７】
図２は、ブリッジ回路２の詳細を示しており、Ｕ相用の直列回路は、スイッチング素子２５とダイオード２６が並列に接続された上側アーム２１と同様に構成された下側アーム２２とにより構成されている。Ｖ相用の直列回路及びＷ相用の直列回路も同様に構成され、これらＵ相、Ｖ相、Ｗ相の３相は互いに接続している。これら直列回路に、直流電源から出力されるＤＣ電圧が印加される。それぞれのスイッチング素子は、ゲート信号（ＵＨ，ＶＨ，ＷＨ，ＵＬ，ＶＬ，ＷＬ）により駆動され、３相モータ１のコイルにＰＷＭされた電圧を印加して、コイルへ駆動電流を供給し、３相モータ１を回転駆動する。このとき、Ｕ相、Ｖ相、Ｗ相のコイルを流れる相電流を、それぞれｉｕ，ｉｖ，ｉｗとする。また、Ｈは電流の上流側（高圧側）、Ｌは下流側（低圧側）を表す。
【００１８】
先ず、変調手段７について説明する。変調手段７は、３相モータ１の各コイル端子に印加すべき電圧を表す出力指令値（Ｖｕ，Ｖｖ，Ｖｗ）に対して、少なくとも１相の出力が零である零相とするように、２相変調して変調出力値（Ｖｕｍ，Ｖｖｍ，Ｖｗｍ）として出力する。
【００１９】
ここで、本実施形態における２相変調について、図３，４を用いて説明する。出力指令値が図３のように正負で与えられ、横軸が時間を示し、縦軸が出力指令値を示すとする。このとき、３相の出力指令値のうち、最も値が小さい相の出力指令値を当該相及び他の２相から減じる。ただし、最も出力指令値の小さい相が同値で複数存在する場合は、その中からどの相でもよいので１相だけ零相とする相を選択する。図３に対して、この変調を行った結果が図４に示す変調出力値（Ｖｕｍ，Ｖｖｍ，Ｖｗｍ）であり、当該変調出力値は非負の値となり、常に少なくとも１相は出力が零の零相となる。
【００２０】
さらに、例えばＵ相の出力指令値Ｖｕが３相の中で最も値が小さい場合における上記２相変調の処理を、式１に示す。このとき、式３に示す、３相の相電流（ｉｕ，ｉｖ，ｉｗ）の合計が零となる公知の関係を利用すると、式２に示すように、各相においてコイル端子電圧と相電流を乗じて合計した値が、２相変調の前後で等しいことが分かる。これは、本実施形態における２相変調を実行しても電力は同じであって、モータの挙動も変調しない場合と変わらないことを示している。
【００２１】
【数１】
2010284018.tif 000003
【００２２】
【数２】
2010284018.tif 000004
【００２３】
【数３】
2010284018.tif 000005
【００２４】
次に、補正手段６について説明する。補正手段６は、変調出力値（Ｖｕｍ，Ｖｖｍ，Ｖｗｍ）に対して、１つの零相を除く２相について所定の出力制限条件に基づいて値を補正し、補正出力値（Ｖｕｒ，Ｖｖｒ，Ｖｗｒ）を出力する。また、補正手段６は、変調出力値と補正出力値の増減誤差をとり、その誤差を積算器（図示せず）により積算し、次のＰＷＭ周期以降の出力値に対して増減分を修正する。ここで、「その誤差を積算し、次のＰＷＭ周期以降の出力値に対して増減分を修正する」のは、あるＰＷＭ周期における１つの誤差の増減分を次のＰＷＭ周期において必ず修正してしまうと、次のＰＷＭ周期における変調出力値（Ｖｕｍ，Ｖｖｍ，Ｖｗｍ）が修正すべき誤差より小さい場合には、変調出力値が零になってしまうからであり、これを避けるために、このような場合には誤差を積算しておき、次のＰＷＭ周期以降において変調出力値が零にならないように修正できる場合に、誤差の増減分を修正することを意図している。
【００２５】
ここで、補正手段６の動作を詳細に説明する。
本実施形態における出力値制限条件としては、零相を除く２相における出力値の最小値を制限する。これは、後述する電流検出を可能とするためには、いずれか２相分の上側アームのスイッチング素子がＯＮする区間の長さが、所定の最小値以上である必要があるからである。補正手段６においては電圧がＰＷＭ変調される前であるため、前述のスイッチング素子のＯＮ区間の長さの最小値は電圧値で表され、この出力制限値をＶｍｉｎとする。
【００２６】
次に、補正手段６における補正処理の詳細を図５を用いて説明する。図５は、補正処理のフローチャートであり、ＰＷＭ周期毎に１回実行される。
先ず、変調出力値（Ｖｕｍ，Ｖｖｍ，Ｖｗｍ）の中から零相を選択する。ただし、入力される変調出力値が零の相が複数存在する場合、どの相でもよいのでいずれか１相のみを零相として選択する（Ｓ０１）。
【００２７】
零相を除く２相に対して、変調出力値に、変調出力値と補正出力値の増減誤差の積算値を加算する。
例えば、カウント値ｎ−１のＰＷＭ周期とカウント値ｎのＰＷＭ周期においてＷ相が零相の場合、式４に示す処理を実行する。式４中、ｄＶｕ，ｄＶｖは補正による各相の増減誤差の積算値であり、Ｖｕ１，Ｖｖ１は処理上の中間値である。ｎはＰＷＭ周期毎にインクリメントされるカウント値である。
【００２８】
式４は、あるＰＷＭ周期までに修正されていないＵ，Ｖ相の誤差積算値を、次のＰＷＭ周期以降におけるＵ，Ｖ相において修正することを意味する。
ここで、「あるＰＷＭ周期までに修正されていないＵ，Ｖ相の誤差積算値」について説明する。例えば、ある２つの連続したＰＷＭ周期において、Ｕ相の補正出力値Ｖｕｒが２回ともＶｍｉｎ未満であったとき（以下、それぞれＶｕｒ０，Ｖｕｒ１という）、１つ目のＰＷＭ周期では、誤差「−（Ｖｍｉｎ−Ｖｕｒ０）」が発生する。当該誤差を２つ目のＰＷＭ周期で修正しようとしても、Ｖｕｒ１＜Ｖｍｉｎのため、当該誤差を２つ目のＰＷＭ周期において修正することはできない。さらに、２つ目のＰＷＭ周期においても、誤差「−（Ｖｍｉｎ−Ｖｕｒ１）」が発生する。よって、この２つのＰＷＭ周期において、未修正分の誤差は、「−（Ｖｍｉｎ−Ｖｕｒ０）−（Ｖｍｉｎ−Ｖｕｒ１）」となる。これは、修正できなかった分の誤差が次々に加算されていくこと（積算）を表す。
【００２９】
次に、「次のＰＷＭ周期以降におけるＵ，Ｖ相において修正する」ことについて説明する。式４だけを見ると、それまで蓄積された誤差積算値を次のＰＷＭ周期で全て修正しているように見えるが（Ｓ０２）、後述するように、ステップＳ０３において、非零相の２相について出力値の最小値制限処理を行うため、上記の例のように次の誤差を次のＰＷＭ周期で全て修正できるとは限らない。よって、次のＰＷＭ周期以降の誤差を修正できるＰＷＭ周期において、それまでに積算された誤差を修正する。
【００３０】
また、例外的な処理として零相が変化する場合、例えば１つ前のＰＷＭ周期はＵ相が零相であり、当該ＰＷＭ周期からＷ相が零相に変化するときは、式５に示すように、それまで零相だったＵ相の変調出力値Ｖｕｍ（ｎ）から、当該ＰＷＭ周期から零相に変化したＷ相の積算値ｄＶｗ（ｎ−１）を減じて中間値Ｖｕ１（ｎ）とする。換言すれば、次のＰＷＭ周期から非零相となる相における増減誤差を積算する積算器へ、新たに零相になる相の増減誤差を積算した積算器の値を符号反転して（「−ｄＶｗ（ｎ−１）」）ロードする。ここで、次のＰＷＭ周期直前において、零相であるＵ相の積算器の値は零のため、「−ｄＶｗ（ｎ−１）」がそのまま積算器の値になる（ロードする）。一方、非零相のまま変化しなかったＶ相については、変調出力値Ｖｖｍ（ｎ）に積算値ｄＶｖ（ｎ−１）を加算し、積算値ｄＶｗ（ｎ−１）を減じて中間値Ｖｖ１（ｎ）とする。換言すれば、継続して非零相となる相の積算器の値から、新たに零相になる相の積算器の値を減じる（「ｄＶｖ（ｎ−１）−ｄＶｗ（ｎ−１）」）。ここで、Ｖ相の積算器の値は「ｄＶｖ（ｎ−１）」のため、「ｄＶｖ（ｎ−１）」から「ｄＶｗ（ｎ−１）」を減じる。
この処理は、Ｗ相が零相になってしまったため、未修正分の誤差積算値を他相（Ｕ相とＶ相）に移す処理であり、式２と同様に考えれば、電力が等しくなるように移していることが分かる。なお、他相が零相の場合も、相を入れ替えるのみで同様である（Ｓ０２）。
【００３１】
式５は、零相がＵ相からＷ相に変わった場合において、あるＰＷＭ周期におけるＶ，Ｗ相での未修正分の誤差積算値を、次のＰＷＭ周期におけるＶ，Ｗ相において修正したいが、次のＰＷＭ周期ではＷ相が零相であるため修正できないので、誤差積算値を、Ｗ相の代わりに非零相であるＵ，Ｖ相において修正することを意味している。
【００３２】
このようにして、あるＰＷＭ周期におけるある相の出力（Ｖ相とＷ相）において、修正すべき出力値の増減誤差が残っているにも関わらず、次のＰＷＭ周期においてＷ相が零相に変わってしまった場合でも、増減誤差の積算値を他相（Ｕ相とＶ相）へ移すため、当該相（Ｗ相）が再び非零相となるまで待つことなく、他相（Ｕ相とＶ相）に増減誤差を移して、２相変調を保った上で素早く誤差を修正することができる。
【００３３】
【数４】
2010284018.tif 000006
【００３４】
【数５】
2010284018.tif 000007
【００３５】
次に、非零相の２相について、出力値の最小値制限処理を行う。例えば、Ｕ相が非零相の場合、図６に示すように、中間値Ｖｕ１が出力制限値Ｖｍｉｎ未満の場合は、出力値をＶｍｉｎに補正して補正出力値Ｖｕｒとして出力し、中間値Ｖｕ１が出力制限値Ｖｍｉｎ以上の場合は、そのまま補正出力値Ｖｕｒとして出力する。以上の補正処理をもう１つの非零相についても行う。なお、零相については補正処理は行わない（Ｓ０３）。
【００３６】
次に、２つの非零相について、ステップＳ０３の補正による増減分の誤差積算を積算器（図示せず）により行う。Ｗ相が零相の場合の処理を式６に示す。例えばＵ相の場合、中間値Ｖｕ１（ｎ）から補正出力値Ｖｕｒ（ｎ）を減じて誤差積算値ｄＶｕ（ｎ）とする。他相が零相の場合も相を入れ替えるのみで同様である（Ｓ０４）。
最後に、ＰＷＭ周期カウントｎをインクリメントする（Ｓ０５）。
【００３７】
【数６】
2010284018.tif 000008
【００３８】
以上が、本実施形態における補正手段６の詳細動作であり、ステップＳ０２及びＳ０３で出力値の補正及び出力制限条件下での増減誤差の修正を行い、ステップＳ０４で未修正分の増減誤差を積算する。
このようにして、補正手段６により、変調出力値を所定の出力制限条件に基づいて補正した補正出力値であって、出力制限条件を満たす範囲で前記補正出力値について積算した増減誤差分を修正する補正がされた補正出力値Ｖｕｒが出力される。
【００３９】
次に、ＰＷＭ手段３及びゲート信号生成手段５について説明する。
ＰＷＭ手段３は、補正出力値（Ｖｕｒ，Ｖｖｒ，Ｖｗｒ）と搬送波Ｖｃを比較してパルス幅変調し、ＰＷＭ信号（Ｕｏｎ，Ｖｏｎ，Ｗｏｎ）を生成する。
ゲート信号生成手段５は、ＰＷＭ信号（Ｕｏｎ，Ｖｏｎ，Ｗｏｎ）に対して、所定の論理に基づき、スイッチング素子の短絡防止区間（デッドタイム）を挿入して、各相の上側アーム２１のスイッチング素子のゲート信号（ＵＨ，ＶＨ，ＷＨ）と下側アーム２２のスイッチング素子のゲート信号（ＵＬ，ＶＬ，ＷＬ）を生成する。
【００４０】
ここで、ＰＷＭ手段３とゲート信号生成手段５の詳細な動作を、Ｕ相のみを例として図７を用いて説明する。
先ず、ＰＷＭ手段３の動作を説明する。図７の１段目に示す搬送波Ｖｃは、所定のＰＷＭ周期の三角波であり、接地ＧＮＤから電源電圧Ｖｃｃまでの振幅を持つとする。ＰＷＭ手段３は、非負の値をとる補正出力値Ｖｕｒと、搬送波Ｖｃを比較して、図７の２段目に示すＰＷＭ信号Ｕｏｎを生成する。
【００４１】
次に、ゲート信号生成手段５の動作を説明する。ゲート信号生成手段５は、図７の３，４段目に示すように、ＰＷＭ信号Ｕｏｎに対して所定値ｔｄだけ遅れた信号である、上側アーム２１のスイッチング素子のゲート信号ＵＨを生成する。また、ＰＷＭ信号Ｕｏｎを反転し、立ち上がり（Ｕｏｎでは立ち下がり部分）を所定値ｔｄの２倍だけ遅らせた信号である、下側アーム２２のゲート信号ＵＬを生成する。なお、所定値ｔｄは、上側アームと下側アームのスイッチング素子の短絡防止を目的に設けられた短絡防止区間（デッドタイム）である。他のＶ相及びＷ相での動作も同様である。
【００４２】
次に、電流検出手段４について説明する。電流検出手段４は、ブリッジ回路２と接地ＧＮＤを繋ぐ直流母線の電流値ｉｇを検出する手段であり、本実施形態においては、図８に示すように、シャント抵抗４１を直流母線に直列に挿入し、その両端の電位差をオペアンプ４２を用いて増幅及びレベルシフトして、フィルタ出力ｉｄｅｔとして出力するフィルタと、フィルタ出力ｉｄｅｔをサンプリングすることにより、直流母線の電流値を検出するサンプリング手段と（図示せず）により構成される。
【００４３】
ここで、直流母線電流ｉｇと相電流ｉｕ，ｉｖ，ｉｗの関係について説明する。図９は、上側アーム２１のスイッチング素子のゲート信号（ＵＨ，ＶＨ，ＷＨ）と、直流母線電流ｉｇの関係を示す。このとき、Ｗ相は零相であり、区間（ａ）における直流母線電流ｉｇは、Ｕ相の相電流ｉｕが流れ、区間（ｂ）における直流母線電流ｉｇは、Ｕ相の相電流ｉｕとＶ相の相電流ｉｖを足した電流である。つまり、上側アームのスイッチング素子がＯＮの相の相電流が、直流母線に流れることになる。
【００４４】
次に、直流母線電流ｉｇの検出による、３相の相電流の検出について説明する。例えば図９の場合、区間（ａ）において直流母線電流ｉｇを検出することにより、Ｕ相の相電流ｉｕを検出する。また、区間（ｂ）において直流母線電流ｉｇを検出することにより、Ｕ相の相電流ｉｕとＶ相の相電流ｉｖの合計を検出し、検出した値から検出済みのｉｕ分を減じることにより、Ｖ相の相電流ｉｖを検出する。さらに、３相モータ１には、式３の関係があるため、残りのＷ相電流ｉｗの値も検出することができる。このようにして、３相の相電流を検出することができる。他相が零相である場合も同様であり、ゲート信号（ＵＨ，ＶＨ，ＷＨ）の論理から、直流母線に流れている電流を推定して、同様の処理を行う。
【００４５】
次に、以上を踏まえて、サンプリング手段（図示せず）の動作について説明する。サンプリング手段は、図１０に示すように、上側アームのスイッチング素子のゲート信号（ＵＨ，ＶＨ，ＷＨ）の１つのＰＷＭ周期において２回発生する立ち上がりエッジに対して、それぞれエッジから所定区間ｔｓ経過した点でフィルタ出力ｉｄｅｔをサンプリングし、上記原理に基づいて、サンプリングした値と、上側アームのスイッチング素子がＯＮしている相を示す、ゲート信号（ＵＨ，Ｖｈ、ＷＨ）の論理から３相の相電流の値とを算出し、３相の相電流データ（ｄｉｕ，ｄｉｖ，ｄｉｗ）として出力する。
【００４６】
ここで、所定区間ｔｓは、スイッチング素子のＯＮ／ＯＦＦ切り替え時における、フィルタ出力ｉｄｅｔの波形立ち上がり遅れやリンギングの影響を回避するために設けられた区間である。また、前記出力制限値Ｖｍｉｎは、パルス幅変調してｔｓ以上になる値に設定する必要がある。
【００４７】
以上により、本実施形態によれば、出力値補正において最低出力値を制限する補正を行うため、出力値の小さい相が存在する場合でも、直流母線の電流検出による相電流の検出を可能とし、さらに出力値補正による増減誤差を積算し、出力制限条件の下で随時修正していくため、出力指令値に対してコイル端子へ精度良く電圧を印加することができる。
また、ある相の出力において、修正すべき出力値の増減誤差が残っているにも関わらず、零相に変わってしまった場合でも、増減誤差の積算値を他相へ移すため、当該相が再び非零相となるまで待つことなく、他相に増減誤差を移して、２相変調を保った上で素早く誤差を修正することができる。また、１個のシャント抵抗とオペアンプを用いて電流検出を行うため、電流検出ＩＣ等の高価な部品を用いることなく、安価な構成で３相のコイル電流を検出することができる。
さらに、電流検出のサンプリングタイミングを調節することで、電流検出手段における波形の立ち上がり遅れやリンギングの影響を回避し、精度よい電流検出をすることができる。
【００４８】
次に、本発明の第２の実施形態について説明する。
先ず、第１の実施形態と同様に、出力指令値（Ｖｕ，Ｖｖ，Ｖｗ）を変調手段７で変調して変調出力値（Ｖｕｍ，Ｖｖｍ，Ｖｗｍ）を出力し、次いで、当該変調出力値（Ｖｕｍ，Ｖｖｍ，Ｖｗｍ）を補正手段６により補正して補正出力値（Ｖｕｒ，Ｖｖｒ，Ｖｗｒ）を出力する。
そして、ＰＷＭ手段３は、補正出力値（Ｖｕｒ，Ｖｖｒ，Ｖｗｒ）と、搬送波Ｖｃを比較してパルス幅変調し、ＰＷＭ信号（Ｕｏｎ，Ｖｏｎ，Ｗｏｎ）を生成する。ただし、本実施形態では、２つの非零相間の補正出力値の差が所定値より小さい場合、補正出力値が小さい方の相のＰＷＭ信号を遅延させて出力する。
【００４９】
以下では、Ｗ相が零相の場合を例として、ＰＷＭ手段３の動作フローチャートを示す図１１を用いて、本実施形態のＰＷＭ手段３の動作について詳細に説明する。
先ず、各相の補正出力値をパルス幅変調する（Ｓ１１）。
次に、２つの非零相の補正出力値の差が、後述する出力差閾値Ｖｔｈ未満か否か判定する。例えばＷ相が零相の場合、式７に示す式の真偽を判定する（Ｓ１２）。
【００５０】
【数７】
2010284018.tif 000009
【００５１】
ステップＳ１２がＮｏ（偽）の場合、処理は終了する。
ステップＳ１２がＹｅｓ（真）の場合、非零相のどちらの補正出力値が大きいかを判定する。例えばＷ相が零相の場合、図１１に示すように「ＶｖｒはＶｕｒ以上？」に対して、真偽を判定する（Ｓ１３）。
【００５２】
そして、ステップＳ１３がＹｅｓ（真）の場合、図１２に示すように、Ｖ相のＰＷＭ信号Ｖｏｎの立ち上がりエッジに対して、Ｕ相のＰＷＭ信号Ｕｏｎの立ち上がりエッジが、後述する所定値ｔｈだけ遅れるように遅延させて出力する（Ｓ１４）。
【００５３】
所定値ｔｈは、２つの非零相におけるＰＷＭ信号立ち上がりエッジ間の長さが確保すべき最低値（以下、エッジ間最低値とよぶ）を示しており、これは、電流検出手段４における波形の立ち上がり遅れやリンギングの影響を避けて、精度よく電流検出を行うために必要な区間の長さである。
【００５４】
出力差閾値Ｖｔｈとエッジ間最低値ｔｈの関係を、ＰＷＭ周期ｔｐｗｍを用いて式８に示す。これは、出力差閾値Ｖｔｈをパルス幅変調した値の半分がエッジ間最低値ｔｈであることを示している。また、エッジ間最低値ｔｈが、直流母線における電流検出のサンプリングタイミングを設定する値ｔｓよりも大きくなるように設定する。
【００５５】
【数８】
2010284018.tif 000010
【００５６】
また、ステップＳ１４における遅延量を式９に示す。式９に示す量だけＵ相のＰＷＭ信号Ｕｏｎを遅延させれば、２つの非零相の立ち上がりエッジの間隔は、エッジ間最低値ｔｈになる。
【００５７】
【数９】
2010284018.tif 000011
【００５８】
一方、ステップＳ１３がＮｏ（偽）の場合、Ｕ相のＰＷＭ信号Ｕｏｎの立ち上がりエッジに対して、Ｖ相のＰＷＭ信号Ｖｏｎの立ち上がりエッジがエッジ間最低値ｔｈだけ遅れるように遅延させて出力する。この処理は、相が変更されるのみであって、ステップＳ１４と同様の処理である（Ｓ１５）。
ステップＳ１４，Ｓ１５が完了した後、ＰＷＭ手段３での処理を終了する。
【００５９】
次に、第１の実施形態と同様に、ゲート信号生成手段５は、ＰＷＭ信号（Ｕｏｎ，Ｖｏｎ，Ｗｏｎ）からゲート信号（ＵＨ，ＶＨ，ＷＨ，ＵＬ，ＶＬ，ＷＬ）を生成し、電流検出手段４は、ブリッジ回路２と接地ＧＮＤを繋ぐ直流母線の電流値ｉｇ及び３相の相電流を検出する。ここで、サンプリング手段も同様に、上側アームのスイッチング素子のゲート信号（ＵＨ，ＶＨ，ＷＨ）の１つのＰＷＭ周期において２回発生する立ち上がりエッジに対して、それぞれエッジから所定区間ｔｓ経過した点でフィルタ出力ｉｄｅｔをサンプリングし、上記原理に基づいて、サンプリングした値と、上側アームのスイッチング素子がＯＮしている相を示す、ゲート信号（ＵＨ，Ｖｈ、ＷＨ）の論理から３相の相電流の値とを算出し、３相の相電流データ（ｄｉｕ，ｄｉｖ，ｄｉｗ）として出力する。
【００６０】
以上のように、本実施形態によれば、非零相の補正出力値を比較し、相間の差が所定値よりも小さい場合、ＰＷＭ信号に時間差を設けて出力するように構成するため、電流検出手段４における波形の立ち上がり遅れやリンギングの影響を避けて、安定に電流検出を行うために必要となる、ＰＷＭ信号の立ち上がりエッジ間の長さの最低値を常に確保することが可能となり、どのような出力指令値の入力に対しても、直流母線の電流検出による相電流の検出をすることができる。
【符号の説明】
【００６１】
１    ３相モータ
２    ブリッジ回路
２１  上側アーム
２２  下側アーム
２５  スイッチング素子
２６  ダイオード
３    ＰＷＭ手段
４    電流検出手段
４１  シャント抵抗
４２  オペアンプ
５    ゲート信号生成手段
６    補正手段
７    変調手段
Ｖｕ，Ｖｖ，Ｖｗ          出力指令値（Ｕ相、Ｖ相、Ｗ相）
Ｖｕｍ，Ｖｖｍ，Ｖｗｍ    変調出力値（Ｕ相、Ｖ相、Ｗ相）
Ｖｕｍ，Ｖｖｍ，Ｖｗｍ    補正出力値（Ｕ相、Ｖ相、Ｗ相）
Ｕｏｎ，Ｖｏｎ，Ｗｏｎ    ＰＷＭ信号（Ｕ相、Ｖ相、Ｗ相）
ＵＨ，ＶＨ，ＷＨ    スイッチング素子駆動信号（Ｕ相、Ｖ相、Ｗ相  上側アーム）
ＵＬ，ＶＬ，ＷＬ    スイッチング素子駆動信号（Ｕ相、Ｖ相、Ｗ相  下側アーム）
ｉｕ，ｉｖ，ｉｗ    相電流（Ｕ相、Ｖ相、Ｗ相）
ｉｄｅｔ  フィルタ出力
ｄｉｕ，ｄｉｖ，ｄｉｗ  相電流データ（Ｕ相、Ｖ相、Ｗ相）
Ｖｃ    搬送波
ｔｄ      短絡防止区間Ｄｅａｄ（デッドタイム）の長さ
ｔｐｗｍ  ＰＷＭ周期の長さ
ｔｓ    電流サンプルタイミングを示す値
ｔｈ    エッジ間最低値
Ｖｔｈ  出力差閾値
Ｖｃｃ    電源電圧
ＧＮＤ    接地
【先行技術文献】
【特許文献】
【００６２】
【特許文献１】特許第２７１２４７０号明細書
【特許文献２】特許第３９３１０７９号明細書
【図１】
2010284018.tif 000012
【図２】
2010284018.tif 000013
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2010284018.tif 000021
【図１１】
2010284018.tif 000022
【図１２】
2010284018.tif 000023