(57)【要約】【課題】一番周波数の低い二次側接続装置に合わせることなく個々の二次側接続装置の最大動作周波数で動作可能な情報処理装置にする。【解決手段】基準発振信号PCICLK_0を供給する主装置３Ａを接続部２０_0に接続する。二次側には、主装置３Ａの指示に基づき情報処理を行なう二次側接続装置が装着される接続部２０_@を設ける。接続回路１０Ａは、基準発振信号PCICLK_0の供給を受け、各二次側接続装置のそれぞれの動作可能周波数に対応する基準発振信号PCICLK_@を生成して各別の基準発振信号線２２_@を介して出力する。接続回路１０Ａは、主装置３Ａと各二次側接続装置の基準発振信号PCICLKの周波数の違いを吸収するので、各二次側接続装置の最大の周波数を使用することが可能となる。一番周波数の低い二次側接続装置に合わせることなく個々の二次側接続装置の最大動作周波数で動作可能になり生産性が向上する。【選択図】図１
2010108121.tif 000002
【特許請求の範囲】
【請求項１】
一次側の基準発振信号を供給する一次側接続装置と、
前記一次側接続装置の指示に基づき情報処理を行なう複数の二次側接続装置と、
前記一次側接続装置と前記二次側接続装置の間に介在して、前記一次側の基準発振信号の供給を受け、前記複数の二次側接続装置のそれぞれの動作可能周波数に合わせて二次側の基準発振信号を生成して各別の基準発振信号線を介して前記複数の二次側接続装置のそれぞれに供給するバス制御装置と、
前記バス制御装置と前記一次側接続装置を接続する一次側のバスおよび前記バス制御装置と前記二次側接続装置を接続する二次側のバスと、
を備えた情報処理装置。
【請求項２】
一次側の基準発振信号を供給する一次側接続装置と接続される一次側の接続部と、
前記一次側接続装置の指示に基づき情報処理を行なう二次側接続装置と接続される複数の二次側の接続部と、
前記一次側の基準発振信号の供給を受け、前記複数の二次側の接続部のそれぞれに装着される前記二次側接続装置のそれぞれの動作可能周波数に対応する二次側の基準発振信号を各別の基準発振信号線を介して出力する接続回路と、
前記接続回路と前記一次側の接続部を接続する一次側のバスおよび前記接続回路と前記二次側の接続部を接続する二次側のバスと、
を備えたバス制御装置。
【請求項３】
前記接続回路は、前記一次側接続装置から指示された情報処理を実行する二次側接続装置を特定するための情報を記憶する二次側接続装置特定情報記憶部
を有する請求項２に記載のバス制御装置。
【請求項４】
前記一次側接続装置との間では前記一次側の基準発振信号に基づいて情報記憶と情報読出しを行ない、前記二次側接続装置との間では前記二次側の基準発振信号に基づいて情報記憶と情報読出しを行なう、先入れ先出し方式の記憶部と、
当該記憶部と前記二次側接続装置との間に介在し、前記二次側接続装置との間の情報の入出力を行なう接続回路部と、
を有する請求項２または３に記載のバス制御装置。
【請求項５】
前記接続回路は、前記一次側の基準発振信号に基づいてそれぞれの前記二次側接続装置用の前記二次側の基準発振信号を各別に生成する基準発振信号生成部を有し、かつ、前記先入れ先出し方式の記憶部と前記接続回路部を前記二次側接続装置ごとに有し、
それぞれの前記接続回路部は、前記基準発振信号生成部から対応する前記二次側接続装置用の前記二次側の基準発振信号を受け取り出力する
請求項４に記載のバス制御装置。
【請求項６】
前記基準発振信号生成部は、全ての前記二次側接続装置を非稼働状態とするときには全ての前記二次側の基準発振信号の生成を停止する
請求項５に記載のバス制御装置。
【請求項７】
前記基準発振信号生成部は、それぞれの前記二次側接続装置ごとに、稼働状態とするか非稼働状態とするかに基づいて、対応する前記二次側の基準発振信号を生成して出力する  請求項５に記載のバス制御装置。
【請求項８】
前記基準発振信号生成部は、全ての前記二次側接続装置用の前記二次側の基準発振信号を生成する全基準発振信号生成部と、それぞれの前記二次側接続装置ごとに、稼働状態とするか非稼働状態とするかに基づいて、前記全基準発振信号生成部で生成された対応する前記二次側の基準発振信号の出力を許可するか禁止するかを切り替える切替部を有する
請求項７に記載のバス制御装置。
【請求項９】
前記接続回路の外部に、前記二次側接続装置用の前記二次側の基準発振信号を生成する基準発振信号生成部を有し、
前記接続回路は、それぞれの前記二次側接続装置に共通に使用される前記先入れ先出し方式の記憶部および前記接続回路を有するとともに、前記基準発振信号生成部が使用する基準発振信号および前記基準発振信号生成部が生成する前記二次側の基準発振信号の周波数を規定する周波数切替制御信号と前記二次側接続装置用の前記二次側の基準発振信号を出力する周波数切替部を有する
請求項４に記載のバス制御装置。
【請求項１０】
前記周波数切替部は、前記二次側接続装置を非稼働状態とするときには当該二次側接続装置の系統の前記基準発振信号の出力を禁止する
請求項９に記載のバス制御装置。
【請求項１１】
複数の前記二次側接続装置が予め定められている順番に処理を行なうことで完結する情報処理の前記順番を示す順次処理情報を記憶する処理手順情報記憶部と、
前記処理手順情報記憶部に記憶されている順次処理情報に基づいて、前記複数の二次側接続装置のそれぞれに前記二次側のバスの使用権を順番に与えるバス調停部と、
を備える請求項２〜１０の内の何れか一項に記載のバス制御装置。
【請求項１２】
前記接続回路は、決められた周期分の情報を纏めて転送する機能と前記一次側と前記二次側のバスビット幅の違いに対応する機能を持つ記憶部
を備える請求項４に記載のバス制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置とバス制御装置に関する。
【背景技術】
【０００２】
情報処理装置においては、外部バスに接続される接続装置（外部システム）に応じて最適な外部バスクロックを設定する仕組みが提案されている（特許文献１を参照）。
【０００３】
特許文献１の仕組みでは、システムの基準クロックに基づいて、外部バスに供給する外部バスクロックを設定する。たとえば、ＰＣＩスロット１（オプション１）とＰＣＩスロット２（オプション２）にＰＣＩカードが挿入されていて、オプション１は、６６MHz 動作可能、オプション２は３３MHz まで動作可能な場合、ＣＰＵと合わせ全体のクロック周波数（ＰＣＩＣＬＫ）を一番周波数の低いオプション２の３３MHz に自動的に合わせる。この際、ＰＣＩブリッジを介した構成にすることも提案されている。
【０００４】
【特許文献１】特開２００７−５８７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、各二次側接続装置が、それぞれ動作し得る最大の周波数を使用することのできる仕組みを提供することを目的とする。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明は、一次側の基準発振信号を供給する一次側接続装置と、前記一次側接続装置の指示に基づき情報処理を行なう複数の二次側接続装置と、前記一次側接続装置と前記二次側接続装置の間に介在して、前記一次側の基準発振信号の供給を受け、前記複数の二次側接続装置のそれぞれの動作可能周波数に合わせて二次側の基準発振信号を生成して各別の基準発振信号線を介して前記複数の二次側接続装置のそれぞれに供給するバス制御装置と、前記バス制御装置と前記一次側接続装置を接続する一次側のバスおよび前記バス制御装置と前記二次側接続装置を接続する二次側のバスと、を備えた情報処理装置である。
【０００７】
請求項２に記載の発明は、一次側の基準発振信号を供給する一次側接続装置と接続される一次側の接続部と、前記一次側接続装置の指示に基づき情報処理を行なう二次側接続装置と接続される複数の二次側の接続部と、前記一次側の基準発振信号の供給を受け、前記複数の二次側の接続部のそれぞれに装着される前記二次側接続装置のそれぞれの動作可能周波数に対応する二次側の基準発振信号を各別の基準発振信号線を介して出力する接続回路と、前記接続回路と前記一次側の接続部を接続する一次側のバスおよび前記接続回路と前記二次側の接続部を接続する二次側のバスと、を備えたバス制御装置である。
【０００８】
請求項３に記載の発明は、請求項２に記載の発明においてさらに、前記接続回路は、前記一次側接続装置から指示された情報処理を実行する二次側接続装置を特定するための情報を記憶する二次側接続装置特定情報記憶部を有する。
【０００９】
請求項４に記載の発明は、請求項２または３に記載の発明においてさらに、前記一次側接続装置との間では前記一次側の基準発振信号に基づいて情報記憶と情報読出しを行ない、前記二次側接続装置との間では前記二次側の基準発振信号に基づいて情報記憶と情報読出しを行なう、先入れ先出し方式の記憶部と、当該記憶部と前記二次側接続装置との間に介在し、前記二次側接続装置との間の情報の入出力を行なう接続回路部と、を有する。
【００１０】
請求項５に記載の発明は、請求項４に記載の発明においてさらに、前記接続回路は、前記一次側の基準発振信号に基づいてそれぞれの前記二次側接続装置用の前記二次側の基準発振信号を各別に生成する基準発振信号生成部を有し、かつ、前記先入れ先出し方式の記憶部と前記接続回路部を前記二次側接続装置ごとに有し、それぞれの前記接続回路部は、前記基準発振信号生成部から対応する前記二次側接続装置用の前記二次側の基準発振信号を受け取り出力する。
【００１１】
請求項６に記載の発明は、請求項５に記載の発明においてさらに、前記基準発振信号生成部は、全ての前記二次側接続装置を非稼働状態とするときには全ての前記二次側の基準発振信号の生成を停止する。
【００１２】
請求項７に記載の発明は、請求項５に記載の発明においてさらに、前記基準発振信号生成部は、それぞれの前記二次側接続装置ごとに、稼働状態とするか非稼働状態とするかに基づいて、対応する前記二次側の基準発振信号を生成して出力する。
【００１３】
請求項８に記載の発明は、請求項７に記載の発明においてさらに、記基準発振信号生成部は、全ての前記二次側接続装置用の前記二次側の基準発振信号を生成する全基準発振信号生成部と、それぞれの前記二次側接続装置ごとに、稼働状態とするか非稼働状態とするかに基づいて、前記全基準発振信号生成部で生成された対応する前記二次側の基準発振信号の出力を許可するか禁止するかを切り替える切替部を有する。
【００１４】
請求項９に記載の発明は、請求項４に記載の発明においてさらに、前記接続回路の外部に、前記二次側接続装置用の前記二次側の基準発振信号を生成する基準発振信号生成部を有し、前記接続回路は、それぞれの前記二次側接続装置に共通に使用される前記先入れ先出し方式の記憶部および前記接続回路を有するとともに、前記基準発振信号生成部が使用する基準発振信号および前記基準発振信号生成部が生成する前記二次側の基準発振信号の周波数を規定する周波数切替制御信号と前記二次側接続装置用の前記二次側の基準発振信号を出力する周波数切替部を有する。
【００１５】
請求項１０に記載の発明は、請求項９に記載の発明においてさらに、前記周波数切替部は、前記二次側接続装置を非稼働状態とするときには当該二次側接続装置の系統の前記基準発振信号の出力を禁止する。
【００１６】
請求項１１に記載の発明は、請求項２〜１０の内の何れか一項に記載の発明においてさらに、複数の前記二次側接続装置が予め定められている順番に処理を行なうことで完結する情報処理の前記順番を示す順次処理情報を記憶する処理手順情報記憶部と、前記処理手順情報記憶部に記憶されている順次処理情報に基づいて、前記複数の二次側接続装置のそれぞれに前記二次側のバスの使用権を順番に与えるバス調停部と、を備える。
【００１７】
請求項１２に記載の発明は、請求項４に記載の発明においてさらに、前記接続回路は、決められた周期分の情報を纏めて転送する機能と前記一次側と前記二次側のバスビット幅の違いに対応する機能を持つ記憶部を備える。
【発明の効果】
【００１８】
請求項１に記載の発明によれば、本請求項１に係る発明を採用しない場合と比較して、それぞれが動作し得る最大の周波数を各二次側接続装置が使用することが可能な情報処理装置を実現できる。
【００１９】
請求項２に記載の発明によれば、本請求項２に係る発明を採用しない場合と比較して、それぞれが動作し得る最大の周波数を各二次側接続装置が使用することが可能なバス制御装置を実現できる。
【００２０】
請求項３に記載の発明によれば、二次側接続装置特定情報記憶部に記憶されている二次側接続装置を特定するための情報に基づいて情報処理を担当する二次側接続装置を特定できる。
【００２１】
請求項４に記載の発明によれば、本請求項４に係る発明を採用しない場合と比較して、接続回路の開発時間を短縮することができる。
【００２２】
請求項５に記載の発明によれば、本請求項５に係る発明を採用しない場合と比較して、情報処理間の時間を短縮することができる。
【００２３】
請求項６に記載の発明によれば、本請求項６に係る発明を採用しない場合と比較して、電力消費を抑えることができる。
【００２４】
請求項７に記載の発明によれば、本請求項７に係る発明を採用しない場合と比較して、二次側接続装置ごとに電力消費を抑える仕組みを実現できる。
【００２５】
請求項８に記載の発明によれば、二次側接続装置ごとに電力消費を抑える仕組みを簡単に実現できる。
【００２６】
請求項９に記載の発明によれば、本請求項９に係る発明を採用しない場合と比較して、接続回路を簡易にできる。
【００２７】
請求項１０に記載の発明によれば、本請求項１０に係る発明を採用しない場合と比較して、電力消費を抑えることができる。
【００２８】
請求項１１に記載の発明によれば、本請求項１１に係る発明を採用しない場合と比較して、情報処理の時間を短縮することが可能となる。
【００２９】
請求項１２に記載の発明によれば、決められた周期分の情報を纏めて転送する機能を実現する場合においても、それぞれが動作し得る最大の周波数を各二次側接続装置が使用することが可能である。
【発明を実施するための最良の形態】
【００３０】
以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，Ｃ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００３１】
＜第１実施形態＞
［構成］
図１は、第１実施形態の情報処理装置の構成を示す図である。第１実施形態の情報処理装置１Ａは、制御側装置の機能を持つ主装置３Ａと、バス制御装置５Ａを備える。主装置３Ａは、本技術分野で一般的に「ホスト装置」と称されるもので、バス制御装置５Ａに対しては一次側接続装置として機能する。主装置３Ａとバス制御装置５Ａは、バス７_11 を介して接続される。バスは、本実施形態では、ＰＣＩ（Peripheral Component Interconnect ）規格に準拠するものを適用する。なお、以下では、ＰＣＩ規格としてパラレルインタフェース（３２／６４ｂｉｔ，３３／６６MHz ）のもので説明するが、“ＰＣＩ  Ｅｘｐｒｅｓｓ（商標）”（ピーシーアイエクスプレス）などのシリアルインタフェースのものであってもよい。
【００３２】
図示しないが、主装置３Ａは、ＣＰＵ（Central Processing Unit ）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、初期化ＩＣ（Integrated Circuit）、ＡＳＩＣ（Application Specific Integrated Circuit ）、などを有する。ＣＰＵはＲＯＭに格納されたプログラムに基づき情報処理を行なうとともに、ＲＯＭに格納された周波数設定に従って基準発振信号（ここではPCICLKとする）を出力する。周波数設定は初期設定値（標準値）で６６MHz 動作とする。
【００３３】
ＲＡＭは、ＣＰＵが制御を実行する際に使用する動作記憶領域（ワークメモリ）として機能する。ＡＳＩＣは、ＣＰＵ、ＲＯＭ、ＲＡＭ、バス７_11 の間のインタフェースとして機能する。ＡＳＩＣは、たとえばＣＰＵからの初期化指示に基づき初期化ＩＣに初期化要求を発行する。初期化ＩＣは、ＡＳＩＣからの初期化要求に応じてＣＰＵを初期化する。
【００３４】
バス７_11 は、主装置３ＡのＡＳＩＣとバス制御装置５Ａを接続する６４ビット幅の一次側バスであり、情報線（データ線）や６６MHz の基準発振信号PCICLK_0の他に、種々の制御線が含まれる。なお、バス７の「ビット幅」とは、バス７の配線数を意味する。
【００３５】
バス制御装置５Ａは、一次側接続装置と各二次側接続装置が使用する基準発振信号PCICLKの周波数の違いを吸収する機能を持ち、各二次側接続装置が動作し得る最大の周波数を二次側接続装置のそれぞれに各別の基準発振信号線を介して供給するものである。その結果、個々の二次側接続装置の動作可能周波数に応じた適正な周波数で各二次側接続装置が動作することになる。
【００３６】
たとえば、バス制御装置５Ａは、接続回路１０Ａと、接続装置が接続（装着）される複数の接続部２０を有する。図示した例では、先ず、バス制御装置５Ａは、主装置３Ａ用の一次側接続部２０_0が設けられ、この一次側の接続部２０_0を介して主装置３Ａとバス制御装置５Ａが接続される。さらに、バス制御装置５Ａは、二次側接続装置（ＰＣＩカードなど）が装着される複数の二次側の接続部２０_@（いわゆるＰＣＩスロット）を有する。
【００３７】
図示した例では、二次側の接続部２０_@としては、３つが用意されており、基本的には、何れも６６MHz 動作対応のものである。第１接続部２０_1と第３接続部２０_3は３２ビット幅用のもので、３２ビット幅のバス７_12 を介して接続回路１０Ａと接続される。第２接続部２０_2は６４ビット幅用のもので、６４ビット幅のバス７_13 を介して接続回路１０Ａと接続される。バス７_12 ，７_13 は何れも二次側バスの一例である。
【００３８】
本実施形態では、接続回路１０Ａと各接続部２０の間の基準発振信号線２２（クロックライン）が各別に設けられている点に特徴がある。接続回路１０Ａと各接続部２０の間には、さらに、本実施形態を適用しない従前の仕組みと同様に、要求信号（ＲＥＱ＠＃）や許可信号（ＧＮＴ＠＃）が伝送される制御線２４が各別に設けられている。因みに、“＠”は、対象となる接続部２０の参照子の番号と対応する。二次側接続装置は、要求信号を接続回路１０Ａに発してバス７の使用権を要求する。接続回路１０Ａは、許可信号を二次側接続装置に渡すことでバス７の使用権を与える。
【００３９】
そして、この例では、第１接続部２０_1に３３MHz 動作対応の二次側接続装置（図では３３MHz デバイスと記す）が装着され、第２接続部２０_2に６６MHz 動作対応の二次側接続装置（図では６６MHz デバイスと記す）が装着され、第３接続部２０_3に６６MHz 動作対応の二次側接続装置（図では６６MHz デバイスと記す）が装着されている。
【００４０】
本実施形態を適用しない従前の接続回路１０Ｘ（ブリッジチップ）は、番地位置の特定処理（アドレスデコード）をせずバスに番地位置の情報を流すだけである。一方、本実施形態の接続回路１０Ａは、入出力対象の二次側装置を特定し、各二次側装置の動作対応周波数に応じて基準発振信号PCICLKの周波数を各別に決定する。つまり、第１実施形態の情報処理装置１Ａ、バス制御装置５Ａは、各二次側接続装置の動作性能（それを規定する基準発振信号PCICLKの周波数）の違いを吸収する接続回路１０Ａを使用することにより、各二次側接続装置に最大の性能を発揮させるものである。
【００４１】
たとえば、接続回路１０Ａは、第１接続部２０_1に装着されている３３MHz 動作対応の二次側接続装置に適合するように基準発振信号PCICLK_1を３３MHz と決定する。接続回路１０Ａは、第１接続部２０_1用に決定した３３MHz の基準発振信号PCICLK_1を、基準発振信号線２２_1を介して第１接続部２０_1に設定する。その結果、第１接続部２０_1に装着された二次側接続装置は、自身が動作可能な最大の３３MHz で動作することになる。  
【００４２】
また、接続回路１０Ａは、第２接続部２０_2に装着されている６６MHz 動作対応の二次側接続装置に適合するように基準発振信号PCICLK_2を６６MHz と決定する。接続回路１０Ａは、第２接続部２０_2用に決定した６６MHz の基準発振信号PCICLK_2を、基準発振信号線２２_2を介して第２接続部２０_2に設定する。その結果、第２接続部２０_2に装着された二次側接続装置は、自身が動作可能な最大の６６MHz で動作することになる。
【００４３】
また、接続回路１０Ａは、基本的には、第３接続部２０_3に装着されている６６MHz 動作対応の二次側接続装置に適合するように基準発振信号PCICLK_2を６６MHz と決定する。接続回路１０Ａは、第３接続部２０_3用に決定した６６MHz の基準発振信号PCICLK_3を、基準発振信号線２２_3を介して第３接続部２０_3に設定する。
【００４４】
ただし、本実施形態では、基準発振信号線２２_3を介した第３接続部２０_3に装着されている二次側接続装置においては、配置位置や配線遅延などを起因として６６MHz 駆動では不都合があり、実際には、６６MHz では適正な動作ができず５０MHz 程度まで周波数を落とさなければならない。このため、接続回路１０Ａは、第３接続部２０_3用の基準発振信号PCICLK_2を５０MHz と決定し、その５０MHz の基準発振信号PCICLK_3を、基準発振信号線２２_3を介して第３接続部２０_3に設定する。その結果、第３接続部２０_3に装着された二次側接続装置は、配線遅延などの実態を加味した実際に動作し得る５０MHz で動作することになる。
【００４５】
［接続回路：第１実施形態］
図２は、第１実施形態の接続回路１０Ａの構成例を示す図である。接続回路１０Ａは、記憶領域割当情報記憶部１１０、番地位置特定部１１６（アドレスデコーダ）、二次側接続装置情報記憶部１２０（セカンダリデバイス情報レジスタ）、バス調停部１３０（バスアービタ）、中継制御部１４０（ＰＣＩコアセレクタ＆データバス）、基準発振信号生成部１５０、中継部１６０を備える。中継部１６０には、二次側接続装置ごとに中継処理部１６２を有する。
【００４６】
記憶領域割当情報記憶部１１０は、一次側接続装置である主装置３Ａから指示された情報処理を実行する二次側接続装置を特定するための情報を記憶する二次側接続装置特定情報記憶部んも一例である。記憶領域割当情報記憶部１１０は、各二次側接続装置に対応する記憶領域ごとに、主装置３Ａから割り当てられた番地がどの二次側接続装置に対応するのかを示す記憶領域割当情報を記憶しておく。
【００４７】
主装置３Ａと接続回路１０Ａとの間では番地／命令（ＡＤ／Ｃｏｍ：アドレス/コマンド）が入出力される。番地は、二次側接続装置を特定するために番地位置特定部１１６が読み込み解釈する。命令は、番地位置特定部１１６では読み込まず、中継制御部１４０が読み込む。命令とは、データのライト、リード、コンフィグデータ（初期設定）のライト、リード、などの主装置３Ａからの命令種別を表す。
【００４８】
番地位置特定部１１６は、主装置３Ａから受信した情報を解釈して、主装置３Ａが、どの二次側接続装置での情報処理を要求しているのか、つまり入出力対象の二次側接続装置を特定する。番地位置特定部１１６は、この解釈処理時に、記憶領域割当情報記憶部１１０に記憶されている記憶領域割当情報を参照する。番地位置特定部１１６は、特定した二次側接続装置の情報を中継制御部１４０に通知する。
【００４９】
情報処理装置１の電源が投入され、主装置３Ａから各二次側接続装置にコンフィグ（記憶領域割り当て）が行なわれる。接続回路１０Ａは、予め二次側接続装置ごとの要求空間を記憶領域割当情報記憶部１１０による記憶領域割当情報により押さえておく。記憶領域割当情報としては、たとえば、主装置３Ａによるマップ通りの番地空間（アドレス空間）を使用する。
【００５０】
二次側接続装置情報記憶部１２０は、複数の二次側接続装置で１つの情報処理を実行する場合において処理手順が決まっている場合に、その処理手順を示す順次処理情報を格納しておく処理手順情報記憶部の一例である。二次側接続装置情報記憶部１２０は、順次処理情報をバス調停部１３０と中継制御部１４０に通知する。順次処理に対応しない構成でよい場合には、二次側接続装置情報記憶部１２０を備えなくてもよい。
【００５１】
バス調停部１３０は、接続装置から要求信号を受信すると、他の接続装置との競合が起きないように配慮して、許可信号をその接続装置に渡すことで、バス７の使用権を与える。
【００５２】
また、バス調停部１３０は、中継制御部１４０に対して、予め決まっている処理手順の開始が二次側接続装置から要求されたことを通知し、中継制御部１４０は、二次側接続装置情報記憶部１２０に格納されている処理手順に従って二次側接続装置に対応した周波数の基準発振信号を接続回路部１６６から出力する。
【００５３】
ここで、本実施形態のバス調停部１３０は、複数の二次側接続装置を使用した順次処理の入出力要求が主装置３Ａからあった場合は、二次側接続装置情報記憶部１２０に記憶されている順次処理情報を参照して、前段の情報処理中または処理終了のときに、次段の情報処理を実施する二次側接続装置へ許可信号を渡す。つまり、本実施形態の接続回路１０Ａは、二次側接続装置情報記憶部１２０に順次処理情報を格納しておき、バス調停部１３０で要求信号と同期しない許可信号を各二次側接続装置に発生する機能を実現する。
【００５４】
中継制御部１４０は、接続回路部選択部１４４（ＰＣＩコアセレクタ）と情報バス処理部１４６（データバス）を有する。接続回路部選択部１４４は、番地位置特定部１１６から通知された二次側接続装置の情報に基づき、中継部１６０の中継処理部１６２を選択することで、主装置３Ａと複数の二次側接続装置との入出力を切り替える。
【００５５】
中継制御部１４０の情報バスでの処理は、主装置３Ａまたは決められた処理手順が格納されている二次側接続装置情報記憶部１２０からの命令種別（書込み／読込み）により情報の流れの方向を決定し、各記憶部１６４_@との間で情報の入出力を行なう。
【００５６】
基準発振信号生成部１５０は、一次側の基準発振信号PCICLK_0に基づいて各二次側接続装置用の二次側の基準発振信号PCICLK_@を各別に生成する。また、基準発振信号生成部１５０は、それぞれの二次側接続装置ごとに、稼働状態とするか非稼働状態とするかに基づいて、対応する二次側の基準発振信号PCICLK_@を生成して出力する機能を持つ。このため、基準発振信号生成部１５０は、一例として、位相同期回路１５２（ＰＬＬ：Phase-locked loop ）と二次側接続装置（接続部２０_@）ごとの切替部１５４_@（ＳＷ_@：スイッチ）を有する。
【００５７】
位相同期回路１５２は、全ての二次側接続装置用の二次側の基準発振信号PCICLK_@を生成する全基準発振信号生成部の一例である。位相同期回路１５２には、主装置３Ａから６６MHz の基準発振信号PCICLK_0が供給され、中継制御部１４０から二次側接続装置ごとの周波数設定情報CKと基準発振信号出力許可信号EN_0（クロック出力イネーブル信号）が供給される。各切替部１５４_@には、中継制御部１４０から基準発振信号出力許可信号EN_@が供給され、また位相同期回路１５２から基準発振信号PCICLK_@が供給される。
【００５８】
ここで、各接続部２０_@に装着された各二次側接続装置そのものの動作可能周波数の特定は、各二次側接続装置の最大周波数仕様とその周波数で動作するかしないと言うことに基づき行なう。たとえば、デバイス（チップ）のスペックとして３３MHz となっていても実際は６６MHz 近くまで（または超えるまで）動作するものもある。しかし、当然ながら仕様が３３MHz であるものはそれ以上の周波数では使用しないものとする。
【００５９】
また、配線遅延などを加味した実際の動作可能周波数の特定は、基板上の配線長からの遅延値と温度や電源電圧を振った動作結果に基づき行なう。たとえば、６６MHz スペックチップであっても印刷基板配線上の問題で６６MHz では動作しない場合は、デバッグ時に特定できる。たとえば、温度や電源電圧を振り周波数を決定する。二次側接続装置の周波数が特定されればその周波数に対応したＰＬＬを内蔵（または外付けでもよい）すればクロックの要求周波数は得られる。
【００６０】
中継制御部１４０から位相同期回路１５２への周波数設定情報CKは位相同期回路１５２を動作させるための基準クロックである。基準発振信号出力許可信号ENはクロック出力を入れたり切断したりするためのイネーブル信号である。
【００６１】
中継制御部１４０は、全ての二次側接続装置を非稼働状態とするときには基準発振信号出力許可信号EN_0を非活性化状態（インアクティブ状態）とし、何れの二次側接続装置を稼働状態とするときには基準発振信号出力許可信号EN_0を活性化状態（アクティブ状態）とする。中継制御部１４０はまた、二次側接続装置ごとに、非稼働状態とするときには基準発振信号出力許可信号EN_@を非活性化状態とし、稼働状態とするときには基準発振信号出力許可信号EN_@を活性化状態とする。
【００６２】
位相同期回路１５２は、基準発振信号出力許可信号EN_0が活性化状態のときは、各接続部２０_@に装着される各二次側接続装置に対応した周波数の基準発振信号PCICLK_@を発生して、対応する切替部１５４に供給する。
【００６３】
位相同期回路１５２は、基準発振信号出力許可信号EN_0が非活性化状態のときは、全ての基準発振信号PCICLK_@を発生せず、待機状態となることで、位相同期回路１５２そのものでの電力消費を抑える。たとえば、接続回路１０Ａに主装置３Ａから入出力要求がない場合、中継制御部１４０は基準発振信号出力許可信号EN_@を活性化状態にする。これを受けて、位相同期回路１５２は、各二次側接続装置への基準発振信号PCICLKの供給を全て停止する。
【００６４】
切替部１５４_@は、それぞれの二次側接続装置ごとに、稼働状態とするか非稼働状態とするかを示す基準発振信号出力許可信号EN_@に基づいて、対応する二次側の基準発振信号PCICLK_@の出力を許可するか禁止するかを切り替える。たとえば、切替部１５４_@は、位相同期回路１５２から供給された基準発振信号PCICLK_@を、基準発振信号出力許可信号EN_@が活性化状態のときはそのまま出力し、基準発振信号出力許可信号EN_@が非活性化状態のときは出力を禁止する。
【００６５】
なお、ここでは、それぞれの二次側接続装置ごとに、稼働状態とするか非稼働状態とするかを示す基準発振信号出力許可信号ENに基づいて、対応する二次側の基準発振信号PCICLKを生成して出力する機能の実現のために位相同期回路１５２と切替部１５４で基準発振信号生成部１５０を構成していたが、このことは必須ではない。たとえば、図示しないが、切替部１５４を取り外し、基準発振信号出力許可信号EN_@に基づいて対応する二次側の基準発振信号PCICLK_@を生成して出力する位相同期回路１５２を二次側接続装置ごとに備える構成としてもよい。
【００６６】
つまり、第１実施形態の接続回路１０Ａは、主装置３Ａから入出力要求された目的装置（ターゲットデバイス）を特定し、その目的装置に情報を入出力するために、中継部１６０の基準発振信号PCICLKを目的装置動作のための二次側接続装置ごとの基準発振信号PCICLKの周波数（ターゲットデバイスクロック周波数）に合わせて動作させる機能を持つ。また、接続回路１０Ａは、各二次側接続装置への基準発振信号PCICLK_@の供給を位相同期回路１５２により一括して停止するだけでなく、切替部１５４により各別に停止する機能も持つ。
【００６７】
たとえば、中継制御部１４０は、ある処理を行なうのに必要な二次側接続装置を特定したら、その必要な二次側接続装置についてのみ基準発振信号出力許可信号EN_@を活性化状態にする。これにより、その情報処理動作に関係しない二次側接続装置へは、基準発振信号PCICLK_@の供給が停止される。その情報処理動作に関係する二次側接続装置ごとに、対応する周波数の基準発振信号PCICLK_@の供給が開始され、主装置３Ａと二次側接続装置との間で情報入出力動作が行なわれる。処理完了後には、その情報処理動作に関係する二次側接続装置についても基準発振信号PCICLK_@の供給が停止される。
【００６８】
中継部１６０の各中継処理部１６２_@は、先入れ先出し（FIFO：First In First Out）方式の記憶部１６４_@と、規格に基づく接続回路部１６６_@（ＰＣＩコア）を有する。各記憶部１６４_@は、中継制御部１４０や接続回路部１６６_@と接続され、画像情報が入出力される。接続回路部１６６_@には、対応する切替部１５４を介して基準発振信号PCICLK_@が供給される。
【００６９】
第１実施形態では、各記憶部１６４_@は６４ビット対応のものである。接続回路部１６６は、バス７のビット幅の違いに対応する機能を持つ。本構成例では、接続回路部１６６_1，１６６_3と入出力される画像情報が３２ビット幅のバス７_12 に供給され、接続回路部１６６_2と入出力される画像情報が６４ビット幅のバス７_13 に供給される。
【００７０】
接続回路部１６６_1，１６６_3は、６４ビットの情報を３２ビットの情報で２回に分けて記憶部１６４に入出力することで、６４ビットから３２ビットに変換する機能を持つ。第１実施形態では、記憶部１６４と接続回路部１６６_1，１６６_3によりバスビット幅の違いの対応を採っている。２回に分けるときには、たとえば、上位側３２ビット分と下位側３２ビット分に分ける、奇数ビットのみの３２ビット分と偶数ビットのみの３２ビット分に分ける、などどのような分け方にしてもよい。
【００７１】
記憶部１６４は、接続回路部１６６との連係動作により、一次側の主装置３Ａが使用する基準発振信号PCICLK_0の周波数（＝６６MHz ）と、各二次側接続装置が使用する基準発振信号PCICLK_@の周波数の違いを吸収して画像情報を入出力する同期化機能を持つ。たとえば、主装置３Ａからの情報を二次側接続装置へ渡すときには、一次側の基準発振信号PCICLK_0（６６MHz ）で情報を取り込み記憶し、二次側の基準発振信号PCICLK_@で読み出す。逆に、二次側接続装置からの情報を主装置３Ａへ渡すときには二次側の基準発振信号PCICLK_@で情報を取り込み記憶し、一次側の基準発振信号PCICLK_0（６６MHz ）で読み出す。
【００７２】
つまり、第１実施形態の接続回路１０Ａは、二次側接続装置ごとの接続回路部１６６_@を中継部１６０に備え、二次側接続装置ごとの基準発振信号PCICLK_@と一次側の主装置３Ａの基準発振信号PCICLK_0の各周波数が異なっていても、不都合なく情報の入出力動作を行なう機能を持つ。このときの周波数の差異を吸収するため、記憶部１６４による先入れ先出し機能を併用する。
【００７３】
本実施形態の仕組みを適用しないとすれば、たとえばFIFOをＰＣＩコアの後ろに持ってくれば解決しそうであるが、以下の問題がある。ＰＣＩコアの処理内容は、単にデータの受け渡し（FIFOのように）を行なうだけではなく、二次側接続装置内のＰＣＩコアとのデータ受渡しプロトコルを行なう。データ受渡しプロトコルとは、入力と出力の切り替えやアクセス開始、終了プロセスなどであり、ＰＣＩの規格信号で言えば、FRAME#， IRDY#， TRDY#，DEVSEL＃，PAR#制御などである。したがって、自身の発したトリガ信号から何クロック後に相手（ＰＣＩコア）から規定の信号が返ってこないといけないなど規定があり、合わせ込むのに設計が非常に複雑になる。殆どの場合プロトコル違反になるので、現実には設計不可能となる。各ＰＣＩコア同士（１次側と２次側のＰＣＩコア）は同一クロックで動作する必要がある。
【００７４】
また、後述の第３実施形態のように、ＰＣＩコアが１つの場合、回路規模は２次側装置ごと、各々持つ場合に比べて少なくて済むが、処理ごとのターゲット（２次側デバイス）が異なるため、ＰＬＬの周波数切替えが発生する。このためＰＬＬのロック時間が掛るためホストからのコマンドを待たせることになる。ホストを待たせてもよいシステムの場合は１つＰＣＩコアの周波数を切り替えて使用してもよい。
【００７５】
［比較例］
図３は、第１実施形態の情報処理装置１Ａに対する比較例の構成を示す図である。比較例の情報処理装置１Ｘは、主装置３Ｘとバス制御装置５Ｘを備える。主装置３Ｘは、図示しないが、第１実施形態の主装置３Ｘと同様の構成要素を備える。バス制御装置５Ｘは、接続回路１０Ｘと、二次側接続装置（ＰＣＩカード）が装着される複数の接続部２１を有する。図示した例では、接続部２１としては、４つが用意されており、基本的には、何れも６６MHz 動作対応のものである。
【００７６】
接続回路１０Ｘは、一次側バスであるバス７_01 を介して主装置３Ｘと接続され、二次側バスであるバス７_02 を介して各接続部２１と接続されている。接続回路１０Ｘと各接続部２１の間の基準発振信号線がバス７_02 に含まれており、全ての接続部２１に共通の配線となっている。この点は、第１実施形態のバス制御装置５Ａと異なる点である。図示しないが、接続回路１０Ｘと各接続部２０の間には、さらに、要求信号（ＲＥＱ＠＃）や許可信号（ＧＮＴ＠＃）が伝送される制御線が各別に設けられている。
【００７７】
そして、この例では、第１接続部２１_1、第２接続部２１_2、第３接続部２１_3に６６MHz 動作対応の二次側接続装置が装着され、それらの協調処理により、高圧縮ＰＤＦ（Portable Document Format）機能がなされる。第４接続部２１_4に３３MHz 動作対応のＵＳＢ（Universal Serial Bus）仕様の二次側接続装置が装着されている。ＵＳＢ仕様の二次側接続装置としては、たとえば可搬型の記憶媒体の情報記録や情報読取りを行なう装置が考えられる。
【００７８】
［第１実施形態と比較例との対比］
図４は、第１実施形態と比較例との対比を説明する図である。ここで、図４は、二次側接続装置ごとの順次処理に着目した図である。
【００７９】
比較例では、接続回路１０Ｘと主装置３Ｘ（一次側接続装置）および接続部２１に装着された二次側接続装置との間の基準発振信号PCICLKの周波数は最も低速動作対応の第４接続部２１_4に装着されたものに合わされる。このため、次のような不都合が懸念される。
【００８０】
ある機能を実施しようとするときの主動作の生産性を向上させたいとき、その主動作に関係ない低速の二次側接続装置（この例では第４接続部２１_4に装着のもの）の最大動作周波数制約のために、主動作に関わる他の二次側接続装置の周波数が上げられず、情報処理装置１全体の生産性向上が計れない。最も動作周波数の低いものに情報処理装置１の全体の動作速度を合わせなければならず生産性の低下を招いてしまう。
【００８１】
つまり、主装置３Ｘ側と同一処理手順（プロトコル：ここではＰＣＩ規格準拠）、固定周波数、固定ビット幅の複数の二次側接続装置が接続された接続回路１０Ｘ（ブリッジチップ）に主装置３Ｘ側と入出力する際、バス７_02 に接続されている複数の二次側接続装置の中で最も動作性能の低いものに情報処理装置１の全体が動作速度を合わせなければならず生産性低下を招く。
【００８２】
たとえば、最大動作可能周波数が３３MHz のＵＳＢ仕様の二次側接続装置のために高圧縮ＰＤＦ機能用の３つの二次側接続装置の動作周波数向上が計れない。このため、生産性の低下が発生する。
【００８３】
一般的にＰＣＩ規格に準拠した接続回路（ＰＣＩブリッジ）は、一次側は一次側で、また、二次側は二次側で、各々同一周波数の基準発振信号PCICLKが使用される。二次側には複数の二次側接続装置が接続されるが、その中に６６MHz 対応のものと３３MHz 対応のものが混在した場合、比較例では、一次側の主装置３Ｘは基準発振信号PCICLKが６６MHz に設定されるが、二次側の全ての二次側接続装置は基準発振信号PCICLKが３３MHz に設定されてしまう。
【００８４】
３３MHz 対応の二次側接続装置だけを個別対応して、他の二次側接続装置は６６MHz で動作させることができれば、各二次側接続装置は、その最大動作可能周波数で動作するので、生産性の低下は発生せず、このような仕組みの実現が求められる。
【００８５】
第１実施形態では、主装置３Ａから同一処理手順、固定周波数、固定バス幅（たとえばＰＣＩ準拠）で接続回路１０Ａに通信するとき、接続回路１０Ａは、その接続回路１０Ａに接続される複数の二次側接続装置が持つ能力に合わせて基準発振信号PCICLKの周波数を設定する。このため、主装置３Ａは、接続回路１０Ａを介して、各二次側接続装置が持つ能力に合わせた各々の周波数で入出力する。したがって、動作可能周波数の異なる二次側接続装置が混在する場合であっても、情報処理装置１は、最も動作可能周波数の低い二次側接続装置に合わせることなく、個々の二次側接続装置の最大動作周波数で動作することになるので、生産性の低下は起こらない。各二次側接続装置が持つ最大の能力の合成による生産性が得られる。
【００８６】
二次側接続装置は、仕様で規定されている最大動作周波数で動作できても、その他の要因のため、実際には、その最大動作周波数で動作できない場合も起こり得る。たとえば、配線手法や基板上の配置位置などと関係する配線遅延により６６MHz では動作せず、たとえば５０MHz にしないと動作しない場合である。比較例では、このような場合、複数の二次側接続装置の全てが６６MHz 対応のものであっても、全ての二次側接続装置は基準発振信号PCICLKを５０MHz に設定する必要があり、生産性の低下が発生する。
【００８７】
このような場合も、実際には５０MHz 対応となってしまう二次側接続装置だけを個別対応して、他の二次側接続装置は６６MHz で動作させることができれば、各二次側接続装置は、その最大動作可能周波数で動作するので、生産性の低下は発生せず、このような仕組みの実現が求められる。
【００８８】
第１実施形態では、接続回路１０Ａは、その接続回路１０Ａに接続される複数の二次側接続装置そのものが持つ能力だけでなく、配線遅延などを加味した実際の動作可能範囲を調査して、実態に合わせて基準発振信号PCICLKの周波数を各二次側接続装置に設定する。このため、主装置３Ａは、接続回路１０Ａを介して、各二次側接続装置が実際に動作し得る能力に合わせた各々の周波数で入出力する。したがって、基板設計上の問題で二次側接続装置が持つ最大動作可能周波数が得られないものが混在する場合であっても、情報処理装置１は、個々の二次側接続装置が実際に動作し得る動作周波数で動作することになるので、生産性の低下は起こらない。各二次側接続装置そのものだけでなく配線遅延などの実態を加味した最大の生産性が得られる。
【００８９】
比較例では、基準発振信号PCICLKは、全ての二次側接続装置に供給されるため、待機（スタンバイ）状態の二次側接続装置にも供給されることになり、消費電力の増大に繋がる。このような場合、稼働状態のものにのみ基準発振信号PCICLKを供給するように個別対応して、待機状態の二次側接続装置には基準発振信号PCICLKを供給しなければ、消費電力の増大は防止されるので、このような仕組みの実現が求められる。
【００９０】
第１実施形態では、接続回路１０Ａと各接続部２０との間の基準発振信号線２２は各別に設けられているので、接続回路１０Ａは、二次側接続装置に個別に基準発振信号PCICLKを供給する。二次側接続装置ごとに異なる周波数設定を行なうだけでなく、稼働状態のものにのみ基準発振信号PCICLKを供給するように個別対応し、待機状態の二次側接続装置には基準発振信号PCICLKを供給しない。個別に基準発振信号PCICLKを停止させるので低消費電力化が図れる。加えて、仕様上過剰な周波数の基準発振信号PCICLKを供給せずに、全体の生産性に合わせた周波数の基準発振信号PCICLKを二次側接続装置ごとに供給するので、低消費電力化が図れる。
【００９１】
ＰＣＩ規格で接続される基板（機能）において、搭載チップごとに情報処理の順序が決定されているときには、各チップや一次側から接続回路１０Ｘに対し、要求信号や許可信号の処理手順が発生する。比較例では、複数の二次側接続装置で１つの情報処理を実行する場合、それぞれに処理順序に従って要求信号や許可信号が順番に発生する。
【００９２】
たとえば、図４（１）に示すように、待機状態（ＩＤＬＥ）にて処理開始指示（処理開始トリガ）があると、第１接続部２１_1に装着されている第１の二次側接続装置による第１の情報処理（ＰＣＩ１）、第２接続部２１_2に装着されている第２の二次側接続装置による第２の情報処理（ＰＣＩ２）、第３接続部２１_3に装着されている第３の二次側接続装置による第３の情報処理（ＰＣＩ３）、の順で処理することで、１つの情報処理が完結される場合を考える。この場合、主装置３Ｘは先ず接続回路１０Ｘを介して第１の二次側接続装置に対して処理開始を指示する。
【００９３】
このとき、比較例では、図４（２）に示すように、第１の二次側接続装置はバス７_02 の使用権の要求信号ＲＥＱ１＃を発し、これを受けた接続回路１０Ｘは許可信号ＧＮＴ１＃を渡す。主装置３Ｘは第１の二次側接続装置に対して第１の情報処理を実行させる。第１の二次側接続装置での第１の情報処理が完了すると、第２の二次側接続装置はバス７_02 の使用権の要求信号ＲＥＱ２＃を発し、これを受けた接続回路１０Ｘは許可信号ＧＮＴ２＃を渡す。主装置３Ｘは第２の二次側接続装置に対して第２の情報処理を実行させる。第２の二次側接続装置での第２の情報処理が完了すると、第３の二次側接続装置はバス７_02 の使用権の要求信号ＲＥＱ３＃を発し、これを受けた接続回路１０Ｘは許可信号ＧＮＴ３＃を渡す。主装置３Ｘは第３の二次側接続装置に対して第３の情報処理を実行させる。要求信号ＲＥＱ＠＃と許可信号ＧＮＴ＠＃のやりとりが二次側接続装置ごとに発生するため、時間が掛り生産性の低下に繋がる。
【００９４】
一方、第１実施形態では、複数の二次側接続装置の協調処理により１つの情報処理を実行する場合に、接続回路１０Ａは、その情報処理に関連する（担当する）二次側接続装置へ、その二次側接続装置に対応する周波数の基準発振信号PCICLK_1，PCICLK_2，PCICLK_3を各別に供給し情報処理を行なう。全ての情報処理が完了したら、基準発振信号PCICLK_@の供給を停止する。
【００９５】
「二次側接続装置に対応する周波数」とは、それぞれの接続部２０_@に装着されている二次側接続装置を正常に動作させ得る周波数である。たとえば、基板上の配置位置や配線遅延などを加味しない二次側接続装置そのものが持つ最大の動作可能周波数や、基板上の配置位置や配線遅延などを加味した実際の装着状態における二次側接続装置を動作させ得る最大の周波数である。
【００９６】
また、このとき、複数の二次側接続装置の協調処理により１つの情報処理を実行する場合に処理手順は決まっていることに着目して、接続回路１０Ａは、処理の中の一部を担当する二次側接続装置ごとに要求信号を発行するより前に許可信号を発行する。そして、順次、後続の処理を担当する二次側接続装置へ要求信号を渡し情報処理を終了させる。つまり、処理手順が予め分かっている場合、接続回路１０Ａは、処理の進行に合わせて、次処理を担当する二次側接続装置に許可信号を渡しておく。
【００９７】
前例で言えば、図４（３）に示すように、先ず第１の二次側接続装置は要求信号ＲＥＱ１＃を発し、これを受けて接続回路１０Ａは許可信号ＧＮＴ１＃を返す。主装置３Ａは第１の二次側接続装置に対して第１の情報処理を実行させる。第１の二次側接続装置での第１の情報処理が完了する前（つまり処理中）または処理が完了すると、接続回路１０Ａは、次処理を実施する第２の二次側接続装置に許可信号ＧＮＴ２＃を渡す。主装置３Ａは第２の二次側接続装置に対して第２の情報処理を実行させる。第２の二次側接続装置での第２の情報処理が完了する前（つまり処理中）または処理が完了すると、接続回路１０Ａは、次処理を実施する第３の二次側接続装置に許可信号ＧＮＴ３＃を渡す。主装置３Ａは第３の二次側接続装置に対して第３の情報処理を実行させる。要求信号と許可信号のやりとりは最初の情報処理を担当する二次側接続装置との間のみであり、要求信号と許可信号のやりとりが二次側接続装置ごとに発生することはなく、処理時間は短縮される。
【００９８】
＜第２実施形態＞
図５は、第２実施形態の情報処理装置１Ｂ（図示せず）の接続回路１０Ｂの構成例を示す図である。第２実施形態の情報処理装置１Ｂの構成は図１に示した第１実施形態の情報処理装置１Ａにおける主装置３Ａを主装置３Ｂ（図示せず）に、接続回路１０Ａを接続回路１０Ｂに、それぞれ変更しただけで、その他の点の変更はない。
【００９９】
第２実施形態は、第１実施形態に加えて、大容量情報一括転送の機能を備えるものである。ここでは、大容量情報一括転送の一例として、ＤＭＡ（Direct Memory Access）転送を行なう場合で示す。なお、本例のＤＭＡ転送は、決められた周期分の情報を纏めて転送すること（バースト転送）も含むものとする。
【０１００】
第２実施形態の情報処理装置１Ｂに備えられた接続回路１０Ｂは、大容量情報一括転送の制御を行なう転送制御部１７０を有する。転送制御部１７０は、大容量記憶域を有する記憶部１７４（内蔵メモリ）と記憶制御部１７６（メモリコントローラ）を有する。なお、記憶部１７４は、接続回路１０Ｂ外に設けてもよい。
【０１０１】
ここで、第２実施形態においては、バースト転送機能およびバスビット幅の違いに対応する機能を持つ記憶部（メモリ）を有する点に特徴を有する。この記憶部として、第２実施形態では記憶部１７４が機能する。第１実施形態では、記憶部１６４_1と接続回路部１６６_1および記憶部１６４_3と接続回路部１６６_3によりバスビット幅の違いの対応を採っていたのと異なる点である。よって、第２実施形態の接続回路部１６６_1，１６６_3は、接続回路部１６６_2と同様の機能のものでよい。
【０１０２】
記憶部１７４によりバスビット幅の違いに対応する仕組みは次の通りである。記憶制御部１７６は６４ビットの情報を３２ビットの情報で２回に分けて記憶部１７４に入出力することで、６４ビットから３２ビットに変換する。記憶制御部１７６（メモリコントローラ）が内蔵メモリからデータを３２ビット単位で読み出したとき、６４ビットで２次側デバイスとアクセスしなければならないときにはもう一回３２ビットデータを呼び出し６４ビットにマージして中継制御部１４０へ送信する。３２ビットアクセスのときにはそのまま３２ビットデータで送信すればよい。主装置３Ａに送信するときにも同様である。基本的な考え方は、第１実施形態の接続回路部１６６_1，１６６_3によるものと同様である。
【０１０３】
たとえば、情報処理装置１Ｂが複写装置に適用される場合で説明する。この場合、画像読取部（スキャナ）で読み込んだ画像情報は、たとえば１ページ分、４Ｋバイトごとに、一定の間隔を持って切れ目なく主装置３Ｂ側に送信されてくる。これは、画像読取部での原稿読取りを途中で止められないことに起因する。このため、一度、記憶部（ページメモリ）にページ分の画像情報を格納し、その後、画像処理が実施されるのが一般的である。なお、ページとページの間隔は調整可能とする。
【０１０４】
ここで、情報処理装置１Ｂにおいては、画像読取部から直接に接続回路１０Ｂを介し、二次側の回路にＤＭＡ送信されてくる場合と、主装置３Ｂ内のページメモリからＤＭＡでデータが送信されてくる場合がある。
【０１０５】
主装置３Ｂ内のページメモリが存在する場合、接続回路１０Ｂ以降の二次側回路の動作速度から接続回路１０Ｂに対する画像情報量を調整可能である。しかし、画像読取部から直接に接続回路１０Ｂを介し二次側の回路にＤＭＡ送信される場合、一次側の主装置３Ｂと、二次側接続装置の各基準発振信号PCICLK_@の周波数の違いを吸収する記憶部１６４（FIFO）だけでは、正常な動作ができなくなる可能性がある。たとえば、二次側接続装置の基準発振信号PCICLK_@の周波数が一次側の基準発振信号PCICLK_0より遅い場合は、情報処理が間に合わずデータ抜けが起こり、順次画像情報を処理することはできない。この対処のため、記憶部１７４を接続回路１０Ｂの転送制御部１７０内にまたは接続回路１０Ｂ外に設けておき、１ページ分の画像情報単位で処理が抜けなく完結するようにする。
【０１０６】
二次側接続装置で処理した画像情報（たとえば解像度変換処理や色変換処理がなされた画像情報）は、記憶部１７４に処理済みの画像情報として格納しておき、１ページ（数ページ纏めて終了時点で主装置３Ｂ側に転送するか、ブロック単位（たとえば１ＫＢ〜４ＫＢ）で転送する。
【０１０７】
＜第３実施形態＞
［構成］
図６は、第３実施形態の情報処理装置の構成を示す図である。第３実施形態の情報処理装置１Ｃのバス制御装置５Ｃは、接続回路１０Ｃの外部で、基準発振信号PCICLKの周波数を切り替える構成を備えるものである。以下、第１・第２実施形態との相違点を中心に説明する。
【０１０８】
バス制御装置５Ｃは、第１接続部２０_1は６６MHz 動作対応で６４ビット幅のバス７_33 を介して接続回路１０Ｃと接続されているが、３３MHz 動作対応の二次側接続装置が装着されている。また、第１実施形態とは異なり、接続回路１０Ｃと第１接続部２０_1との間に位相同期回路２６（ＰＬＬ）を備える。位相同期回路２６は、接続回路１０Ｃから、基準発振信号線２２_4を介して６６MHz の基準発振信号PCICLK_4が、周波数制御線２８を介して周波数切替制御信号CLK が、それぞれ供給される。基準発振信号PCICLK_4は、第１接続部２０_1に装着される二次側接続装置に対応する周波数（本例では３３MHz ）の基準発振信号PCICLK_1ではないが、この基準発振信号PCICLK_1の生成の基準となるもので、この二次側接続装置の系統の基準発振信号PCICLKに該当する。
【０１０９】
位相同期回路２６は、周波数切替制御信号CLK に基づいて、６６MHz の基準発振信号PCICLK_4に同期し、第１接続部２０_1に装着される二次側接続装置に対応した周波数の基準発振信号PCICLK_1を発生して、基準発振信号線２２_1を介して第１接続部２０_1に供給する。本例では、位相同期回路２６は、３３MHz の基準発振信号PCICLK_1を発生して第１接続部２０_1に供給する。
【０１１０】
なお、位相同期回路２６は、たとえば位相同期回路２６への入力基準発振信号が６６MHz で二次側接続装置が３３MHz を使用する場合、分周回路（フリップフロップ）で６６MHz から３３MHz の基準発振信号を生成してもよい。
【０１１１】
第２接続部２０_2は６６MHz 動作対応で６４ビット幅のバス７_33 を介して接続回路１０Ｃと接続されており、６６MHz 動作対応の二次側接続装置が装着されている。接続回路１０Ｃは、第２接続部２０_2に装着されている６６MHz 動作対応の二次側接続装置に適合するように基準発振信号PCICLK_2を６６MHz と決定する。接続回路１０Ｃは、第２接続部２０_2用に決定した６６MHz の基準発振信号PCICLK_2を、基準発振信号線２２_2を介して第２接続部２０_2に設定する。
【０１１２】
第３接続部２０_3は６６MHz 動作対応で３２ビット幅のバス７_32 を介して接続回路１０Ｃと接続されており、６６MHz 動作対応の二次側接続装置が装着されている。接続回路１０Ｃは、第３接続部２０_3に装着されている６６MHz 動作対応の二次側接続装置に適合するように基準発振信号PCICLK_2を６６MHz と決定する。接続回路１０Ｃは、第３接続部２０_3用に決定した６６MHz の基準発振信号PCICLK_3を、基準発振信号線２２_3を介して第３接続部２０_3に設定する。本実施形態では、第１実施形態とは異なり、基準発振信号線２２_3を介した第３接続部２０_3に装着されている二次側接続装置は６６MHz 駆動で問題ない場合である。
【０１１３】
［接続回路：第３実施形態］
図７は、第３実施形態の接続回路１０Ｃの構成例を示す図である。第３実施形態の接続回路１０Ｃは、中継部１６０が、二次側接続装置ごとではなく１つの中継処理部１６２を備えるように変形している。図では、第２実施形態の接続回路１０Ｂに対しての変形例で示しているが、第１実施形態の接続回路１０Ａに対して同様の変形を加えてもよい。以下、第２実施形態との相違点を中心に説明する。
【０１１４】
先ず、１つの中継処理部１６２を備えればよく、複数の中継処理部１６２を切り替える中継制御部１４０は不要であるから取り外している。バスビット幅の違いの対応は、第２実施形態と同様の仕組みを採用するので、図示のように、バス幅切替手段を別途設けておく必要はない。
【０１１５】
第３実施形態の場合、低価格、低生産性を実現する構成なので、二次側接続装置情報記憶部１２０とバス調停部１３０を取り外している。
【０１１６】
接続回路１０Ｃは、番地位置特定部１１６と中継処理部１６２との間に、周波数切替部１５６を有する。番地位置特定部１１６や記憶制御部１７６には、二次側装置の番地や画像情報が入出力される。接続回路１０Ｃは、主装置３Ｃから６６MHz の基準発振信号PCICLK_0が供給される。
【０１１７】
周波数切替部１５６は、中継処理部１６２自身が動作するための基準発振信号を供給するとともに、各接続部２０_@に、共通の周波数（本例では６６MHz ）の基準発振信号PCICLK_@（PCICLK_1は除く）を供給する。加えて、周波数切替部１５６は、位相同期回路２６に、周波数切替制御信号CLK を供給する。なお、周波数切替部１５６は、二次側接続装置を稼働状態とするか非稼働状態とするかに基づいて、基準発振信号PCICLK_2〜4 を出力するか否かを切り替える機能を備えるものとするとよい。この点は、第１実施形態における基準発振信号生成部１５０と同様である。
【０１１８】
対象の二次側接続装置の動作周波数を中継部１６０へ個別に与えれば、中継処理部１６２を各二次側接続装置分持つ必要はなく、第３実施形態の仕組みでよくなる。バス制御装置５Ｃとして位相同期回路２６が必要ではあるものの、中継処理部１６２が１つでよく、接続回路１０Ｃの構成が第１・第２実施形態よりも簡易になる。
【図面の簡単な説明】
【０１１９】
【図１】第１実施形態の情報処理装置の構成を示す図である。
【図２】第１実施形態の接続回路の構成例を示す図である。
【図３】比較例の情報処理装置の構成を示す図である。
【図４】第１実施形態と比較例との対比を説明する図である。
【図５】第２実施形態の接続回路の構成例を示す図である。
【図６】第３実施形態の情報処理装置の構成を示す図である。
【図７】第３実施形態の接続回路の構成例を示す図である。
【符号の説明】
【０１２０】
１…情報処理装置、１０…接続回路、１１０…記憶領域割当情報記憶部（二次側接続装置特定情報記憶部）、１１６…番地位置特定部、１２０…二次側接続装置情報記憶部（処理手順情報記憶部）、１３０…バス調停部、１４０…中継制御部、１４４…接続回路部選択部、１４６…情報バス処理部、１５０…基準発振信号生成部、１５２…位相同期回路（全基準発振信号生成部）、１５４…切替部、１５６…周波数切替部、１６０…中継部、１６２…中継処理部、１６４…記憶部、１６６…接続回路部、１７０…転送制御部、１７４…記憶部、１７６…記憶制御部、２０，２１…接続部、２１…接続部、２２…基準発振信号線、２４…制御線、２６…位相同期回路、２８…周波数制御線、３…主装置（一次側接続装置）、５…バス制御装置、７…バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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