(57)【要約】【課題】さらに入力ノイズ耐性を有するシュミットトリガ型インバータを提供すること。【解決手段】入力側ノードへの供給電圧が増加して第１の基準電圧に達するに従い出力側ノードから出る電圧が比較高電圧レベルから比較低電圧レベルに遷移し、入力側ノードへの供給電圧が減少して第１の基準電圧より低い第２の基準電圧まで減少するに従い出力側ノードから出る電圧が比較低電圧レベルから比較高電圧レベルに遷移するインバータと、インバータの入力側ノードに一方端が接続された第１の抵抗素子と、インバータの入力側ノードに一方端が接続された、該一方端の電圧が上昇するほどに抵抗値が減じる可変抵抗素子と、可変抵抗素子の他方端に一方端が接続された第２の抵抗素子と、ドレインが第２の抵抗素子の他方端に接続され、ゲートがインバータの出力側ノードに接続され、ソースが接地電位に接続されたｎチャネルＭＯＳトランジスタとを具備する。【選択図】図１
2010124275.tif 000002
【特許請求の範囲】
【請求項１】
入力側ノードと出力側ノードとを有し、前記入力側ノードへの供給電圧が増加して第１の基準電圧に達するに従い前記出力側ノードから出る電圧が比較高電圧レベルから比較低電圧レベルに遷移し、前記入力側ノードへの供給電圧が減少して前記第１の基準電圧より低い第２の基準電圧まで減少するに従い前記出力側ノードから出る電圧が比較低電圧レベルから比較高電圧レベルに遷移するインバータと、
前記インバータの前記入力側ノードに一方端が接続された第１の抵抗素子と、
前記インバータの前記入力側ノードに一方端が接続された、該一方端の電圧が他方端の電圧から見て上昇するほどに抵抗値が減じる可変抵抗素子と、
前記可変抵抗素子の他方端に一方端が接続された第２の抵抗素子と、
ドレインが前記第２の抵抗素子の他方端に接続され、ゲートが前記インバータの前記出力側ノードに接続され、ソースが接地電位に接続されたｎチャネルＭＯＳトランジスタと、を具備し、
前記第１の抵抗素子の他方端を入力電圧の供給ノードとし、前記インバータの前記出力側ノードを出力電圧の取出ノードとすること
を特徴とするシュミットトリガ型インバータ。
【請求項２】
前記可変抵抗素子が、該可変抵抗素子の前記一方端としてドレインとゲートとの共通接続ノードが供されかつ該可変抵抗素子の前記他方端としてソースが供されるｎチャネルＭＯＳトランジスタであることを特徴とする請求項１記載のシュミットトリガ型インバータ。
【請求項３】
前記可変抵抗素子が、該可変抵抗素子の前記一方端としてソースが供されかつ該可変抵抗素子の前記他方端としてゲートとドレインとの共通接続ノードが供されるｐチャネルＭＯＳトランジスタであることを特徴とする請求項１記載のシュミットトリガ型インバータ。
【請求項４】
前記インバータの前記入力側ノードに一方端が接続された、該一方端の電圧が他方端の電圧から見て下降するほどに抵抗値が減じる第２の可変抵抗素子と、
前記第２の可変抵抗素子の他方端に一方端が接続された第３の抵抗素子と、
ドレインが前記第３の抵抗素子の他方端に接続され、ゲートが前記インバータの前記出力側ノードに接続され、ソースが電源電位に接続されたｐチャネルＭＯＳトランジスタと
をさらに具備することを特徴とする請求項１記載のシュミットトリガ型インバータ。
【請求項５】
前記第２の可変抵抗素子が、該第２の可変抵抗素子の前記一方端としてドレインとゲートとの共通接続ノードが供されかつ該第２の可変抵抗素子の前記他方端としてソースが供されるｐチャネルＭＯＳトランジスタであるか、または、該第２の可変抵抗素子の前記一方端としてソースが供されかつ該第２の可変抵抗素子の前記他方端としてゲートとドレインとの共通接続ノードが供されるｎチャネルＭＯＳトランジスタであることを特徴とする請求項４記載のシュミットトリガ型インバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力特性としてヒステリシス特性を有するシュミットトリガ型インバータに係り、特に、さらなる入力ノイズ耐性向上に資するシュミットトリガ型インバータに関する。
【背景技術】
【０００２】
シュミットトリガ型インバータは、入力の変化に対して出力が変化しにくくなるようなヒステリシス特性を持たせることで、入力信号にノイズ、反射などによる不要な成分が混入しても、正常な出力が得られるようになっている。しかしながら、ノイズ耐性を高く保つにはヒステリシスの幅を広く設定する必要があり、このため実際には、伝搬遅延時間の縮減とのトレードオフになってしまう。
【０００３】
なお、本願で開示する内容に関連の技術として下記特許文献１から３に記載のものがある。
【特許文献１】特開平１１−２８９２２６号公報
【特許文献２】特開平７−５６６８１号公報
【特許文献３】特開平２−４００２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、入出力特性としてヒステリシス特性を有するシュミットトリガ型インバータにおいて、さらなる入力ノイズ耐性向上が可能なシュミットトリガ型インバータを提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様であるシュミットトリガ型インバータは、入力側ノードと出力側ノードとを有し、前記入力側ノードへの供給電圧が増加して第１の基準電圧に達するに従い前記出力側ノードから出る電圧が比較高電圧レベルから比較低電圧レベルに遷移し、前記入力側ノードへの供給電圧が減少して前記第１の基準電圧より低い第２の基準電圧まで減少するに従い前記出力側ノードから出る電圧が比較低電圧レベルから比較高電圧レベルに遷移するインバータと、前記インバータの前記入力側ノードに一方端が接続された第１の抵抗素子と、前記インバータの前記入力側ノードに一方端が接続された、該一方端の電圧が他方端の電圧から見て上昇するほどに抵抗値が減じる可変抵抗素子と、前記可変抵抗素子の他方端に一方端が接続された第２の抵抗素子と、ドレインが前記第２の抵抗素子の他方端に接続され、ゲートが前記インバータの前記出力側ノードに接続され、ソースが接地電位に接続されたｎチャネルＭＯＳトランジスタと、を具備し、前記第１の抵抗素子の他方端を入力電圧の供給ノードとし、前記インバータの前記出力側ノードを出力電圧の取出ノードとする。
【発明の効果】
【０００６】
本発明によれば、入出力特性としてヒステリシス特性を有するシュミットトリガ型インバータにおいて、さらなる入力ノイズ耐性向上が実現する。
【発明を実施するための最良の形態】
【０００７】
本発明の一態様であるシュミットトリガ型インバータによれば、入力側がローレベルからハイレベルに変化していく途上において、入力側に重畳したノイズによって、その正側へのスイング時に可変抵抗素子の抵抗値が減少し、これにより、第１の抵抗素子と可変抵抗素子とによる分圧回路がはたらく。この分圧回路によりノイズの正側スイングの振幅が抑圧されてインバータに入力される。よって、ノイズ耐性が向上する。
【０００８】
本発明の実施態様として、前記可変抵抗素子が、該可変抵抗素子の前記一方端としてドレインとゲートとの共通接続ノードが供されかつ該可変抵抗素子の前記他方端としてソースが供されるｎチャネルＭＯＳトランジスタである、とすることができる。このようなトランジスタによれば、一方端の電圧が他方端の電圧から見て上昇するほどに抵抗値が減じる可変抵抗素子を容易に実現できる。
【０００９】
また、実施態様として、前記可変抵抗素子が、該可変抵抗素子の前記一方端としてソースが供されかつ該可変抵抗素子の前記他方端としてゲートとドレインとの共通接続ノードが供されるｐチャネルＭＯＳトランジスタである、とすることもできる。このようなトランジスタによっても、一方端の電圧が他方端の電圧から見て上昇するほどに抵抗値が減じる可変抵抗素子を容易に実現できる。
【００１０】
また、実施態様として、前記インバータの前記入力側ノードに一方端が接続された、該一方端の電圧が他方端の電圧から見て下降するほどに抵抗値が減じる第２の可変抵抗素子と、前記第２の可変抵抗素子の他方端に一方端が接続された第３の抵抗素子と、ドレインが前記第３の抵抗素子の他方端に接続され、ゲートが前記インバータの前記出力側ノードに接続され、ソースが電源電位に接続されたｐチャネルＭＯＳトランジスタとをさらに具備する、とすることができる。
【００１１】
この態様は、入力側がハイレベルからローレベルに変化していく途上においても改善を図るものである。すなわち、この途上における入力側に重畳したノイズによって、その負側へのスイング時に第２の可変抵抗素子の抵抗値が減少し、これにより、第１の抵抗素子と第２の可変抵抗素子とによる分圧回路がはたらく。この分圧回路によりノイズの負側スイングの振幅が抑圧されてインバータに入力される。よって、さらにノイズ耐性が向上する。
【００１２】
ここで、前記第２の可変抵抗素子が、該第２の可変抵抗素子の前記一方端としてドレインとゲートとの共通接続ノードが供されかつ該第２の可変抵抗素子の前記他方端としてソースが供されるｐチャネルＭＯＳトランジスタであるか、または、該第２の可変抵抗素子の前記一方端としてソースが供されかつ該第２の可変抵抗素子の前記他方端としてゲートとドレインとの共通接続ノードが供されるｎチャネルＭＯＳトランジスタである、とすることができる。これらの構成は、考え方として、入力側がローレベルからハイレベルに変化していく途上について対応した構成の場合と同様である。
【００１３】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の一実施形態に係るシュミットトリガ型インバータの構成を示す回路図である。このインバータは、基本となるシュミットトリガ型インバータ１０に、抵抗素子Ｒ１（以下、「抵抗素子」の代わりに単に「抵抗」という場合がある）、ｎチャネルＭＯＳトランジスタＮ１、抵抗Ｒ２、ｎチャネルＭＯＳトランジスタＮ２を図示のように接続して加えたものである。
【００１４】
ここで基本シュミットトリガ型インバータ１０（以下では、単に「基本インバータ１０」という場合がある）は、例えば、通常の周知の構成のものを使用することができる。その構成例は後述する（図３）。抵抗Ｒ１は、基本インバータ１０の入力端を保護するため設けられる抵抗の流用でよい。
【００１５】
基本インバータ１０は、入力側ノードと出力側ノードとを有し、入力側ノードへの供給電圧が増加してある基準電圧（第１の基準電位ＶＰ）に達するに従い出力側ノードから出る電圧が比較高電圧レベルから比較低電圧レベルに遷移する。また加えて、入力側ノードへの供給電圧が減少して上記ある基準電圧より低い下側の基準電圧（第２の基準電位ＶＮ）まで減少するに従い出力側ノードから出る電圧が比較低電圧レベルから比較高電圧レベルに遷移する。このような動作のインバータはシュミットトリガ型インバータとして知られている。
【００１６】
抵抗Ｒ１は、基本インバータ１０の入力側ノードに一方端が接続されている。ｎチャネルＭＯＳトランジスタＮ１は、そのドレイン、ゲートの共通接続ノードと、ソースのノードとの間を可変抵抗素子として機能させている。すなわち、この可変抵抗素子は、ドレイン、ゲートの共通接続ノードの電位がソースのノードの電位から見て上昇する（＝ゲートソース間電圧Ｖｇｓが増加する）ほどに抵抗値が減じる。このトランジスタＮ１のドレイン、ゲート共通接続ノードは、基本インバータ１０の入力側ノードに接続されている。
【００１７】
抵抗Ｒ２は、トランジスタＮ１のソースのノードに一方端が接続されている。ｎチャネルＭＯＳトランジスタＮ２は、ドレインが抵抗素子Ｒ２の他方端に接続され、ゲートが基本インバータ１０の出力側ノードに接続され、ソースがＧＮＤ（接地電位）に接続されている。
【００１８】
このシュミットトリガ型インバータでは、ＶＩＮからＶＯＵＴまでの特性として、ＶＩＮに供給される電圧がローレベルからハイレベルに移行するときに、ノイズ耐性が向上している。以下これを説明する。今、ＶＩＮがローレベルであるときには、Ｖ０がローレベルであり、よってＶＯＵＴはハイレベルである（インバータとして当然ではある）。このときｎチャネルＭＯＳトランジスタＮ２のゲートにはＶＯＵＴ電圧が供給されているのでこのトランジスタＮ２はオン状態であり、そのドレインソース間は低抵抗Ｒｏｎになっている。これは、ＶＯＵＴがハイレベルである限り継続する。
【００１９】
ＶＩＮに供給される電圧がローレベルからハイレベルに移行するときにこれにノイズが重畳していると、ノイズが正側にスイングする期間でｎチャネルＭＯＳトランジスタＮ１のゲートソース間電圧（Ｖｇｓ）がより増加し、よってこのトランジスタＮ１のドレインソース間の抵抗は減少する。したがって、ＶＩＮに供給されている信号は、Ｒ１と、Ｎ１、Ｒ２、Ｎ２（＝Ｒｏｎ）とによる分圧回路でより顕著に分圧される。これにより、ノイズの正側へのスイングは抑圧されて基本インバータ１０に入力される。すなわち、ノイズの正側への振幅が抑圧されて基本インバータ１０に入力されるので、ノイズを考慮して中間点より上に設定されている基本インバータ１０の上記第１の基準電位ＶＰに、そのノイズによっては達しにくくなる。換言するとノイズ耐性が向上している。
【００２０】
図２は、図１に示したシュミットトリガ型インバータの中の前段部分（ＶＩＮからＶ０）を示す小信号等価回路図（ただし入力ＶＩＮがローレベルからハイレベルに移行する途上）を示している。図２（ａ）において、容量Ｃ１はｎチャネルＭＯＳトランジスタＮ１のゲートソース間容量、抵抗ＲＬは同トランジスタＮ１のドレインソース間等価抵抗、抵抗ＲｏｎはｎチャネルＭＯＳトランジスタＮ２のオン抵抗（オン時のドレインソース間抵抗）、容量Ｃ２は基本インバータ１０の入力容量である。抵抗Ｒ１、Ｒ２は図１中に示すものと同じである。
【００２１】
図２（ａ）において、Ｒ２、Ｒｏｎの双方が、ＲＬより顕著に小さいとすると、図２（ａ）は図２（ｂ）に示すように簡略化できる。ここで容量Ｃｔは、容量Ｃ１と容量Ｃ２との合成（並列）容量である。
【００２２】
図２（ｂ）を用いてＶＩＮからＶ０までの伝達関数を求めてみる。
ＶＩＮ−Ｖ０＝Ｉ１・Ｒ１・・・・・・（１）（Ｉ１は、Ｒ１を流れる電流）
Ｖ０＝Ｉ２・（１／ｓＣｔ）・・・・・（２）（Ｉ２は、Ｃｔを流れる電流、ｓは微分演算子）
Ｖ０＝Ｉ３・ＲＬ・・・・・・・・・・（３）（Ｉ３は、ＲＬを流れる電流）
式（２）より、Ｉ２＝Ｖ０・ｓＣｔ・・・・・・（４）
式（３）より、Ｉ３＝（１／ＲＬ）・Ｖ０・・・（５）
【００２３】
式（４）、式（５）を用いて、
Ｉ１＝Ｉ２＋Ｉ３＝Ｖ０・（ｓＣｔ＋（１／ＲＬ））・・・・・・（６）
よって、式（１）、式（６）より、ＶＩＮからＶ０までの伝達関数Ｈ（ｓ）は、
Ｈ（ｓ）＝Ｖ０／ＶＩＮ＝１／（１＋（ｓＣｔ＋（１／ＲＬ））・Ｒ１）・・・・（７）
ここで、１／ＲＬは、定義からトランジスタＮ１の相互コンダクタンスｇｍであるのでｇｍ（Ｎ１）と記すことにして書き直すと、
Ｖ０／ＶＩＮ＝１／（１＋（ｓＣｔ＋（１／ＲＬ））・Ｒ１）
＝１／（１＋ｇｍ（Ｎ１）・Ｒ１＋ｓＣｔ・Ｒ１）
＝（１／（１＋ｇｍ（Ｎ１）・Ｒ１））・（１／（１＋ｓ（Ｃｔ・Ｒ１）／（１＋ｇｍ（Ｎ１）・Ｒ１）））・・・・・（８）
となる。
【００２４】
式（８）より、静特性（直流ゲイン）としては、ｓ＝０を代入して、
Ｖ０／ＶＩＮ＝１／（１＋ｇｍ（Ｎ１）・Ｒ１）・・・・・（９）
であり、これは、常に１より小さい。より詳細には、ｇｍ（Ｎ１）が小（＝ドレインソース間の抵抗が大）のときはほぼ１に近いものの、特にｇｍが大（＝ドレインソース間の抵抗が小）で直流ゲインが下がる。以上が、図１におけるノイズ耐性向上の説明を定量的に示したものである。
【００２５】
図３は、図１中に示したシュミットトリガ型インバータに使用の基本シュミットトリガ型インバータ１０部分の構成例を示す回路図である。このインバータの動作について一応説明する。
【００２６】
Ｐ１１、Ｎ１１は、通常のノーマルなインバータの部分に相当する。Ｐ１１のソースにＰ１２のドレインとＰ１３のソースとが接続され、Ｐ１２のソースはＶＤＤ（電源電位）に、Ｐ１３のドレインはＧＮＤ（接地電位）に、それぞれ接続されている。Ｐ１２とＰ１３は、それぞれのゲート電位（Ｖ０とＶＯＵＴ）によってそれらのドレインを介しＰ１１のソース電位を制御することで、ヒステリシス（ＶＮ側）を持たせるトランジスタである。
【００２７】
ＶＮは、簡易的に下記で表わされる。
ＶＮ＝（ＶＤＤ−｜ＶｔｈＰ｜）／（１＋√（β（Ｐ１３）／β（Ｐ１２）））・・・（１０）
ここで、ＶｔｈＰはトランジスタＰ１１のしきい値電圧であり、β（・）はβ（Ｐｎ）≡（ＷＰｎ／ＬＰｎ）・μＰ・Ｃｏｘ （ｎ＝１２，１３）と定義される関数である。ここでさらに、ＷＰｎはゲート幅、ＬＰｎはゲート長、μＰは移動度、Ｃｏｘはゲート酸化膜容量である。
【００２８】
また、Ｎ１１のソースには、Ｎ１２のドレインとＮ１３のソースとが接続され、Ｎ１２のソースはＧＮＤ（接地電位）に、Ｎ１３のドレインはＶＤＤ（電源電位）に、それぞれ接続されている。Ｎ１２とＮ１３は、それぞれのゲート電位（Ｖ０とＶＯＵＴ）によってそれらのドレインを介しＮ１１のソース電位を制御することで、ヒステリシス（ＶＰ側）を持たせるトランジスタである。
【００２９】
ＶＰは、簡易的に下記で表わされる。
ＶＰ＝（ＶｔｈＮ＋ＶＤＤ・√（β（Ｎ１３）／β（Ｎ１２）））／（１＋√（β（Ｎ１３）／β（Ｎ１２）））・・・（１１）
ここで、ＶｔｈＮはトランジスタＮ１１のしきい値電圧であり、β（・）はβ（Ｎｍ）≡（ＷＰｍ／ＬＰｍ）・μＮ・Ｃｏｘ （ｍ＝１２，１３）と定義される関数である。ここでさらに、ＷＰｍはゲート幅、ＬＰｍはゲート長、μＮは移動度、Ｃｏｘはゲート酸化膜容量である。
【００３０】
以上のように算出されるＶＰ、ＶＮにより、図３に示す基本インバータ１０の入出力特性をグラフで表わすと、図４に示すようになる。図４は、図３に示した基本シュミットトリガ型インバータ１０の入出力特性を示すグラフである。
【００３１】
基本インバータ１０では、ＶＰ、ＶＮの設定により、そのヒステリシスの幅を決定することができる。一般には、ヒステリシスの幅を広く設定すれば入力ノイズ成分に影響されにくい（＝ノイズ耐性の高い）インバータにすることができる。しかしながら、信号成分の変化に対して反応が遅くもなるので、伝搬遅延時間が増大する。図１に示したシュミットトリガ型インバータでは、ＶＩＮに供給される電圧がローレベルからハイレベルに移行するときに、ノイズの正側への振幅が抑圧されて基本インバータ１０に入力される作用により、ノイズ耐性が向上している。したがって、基本インバータ１０のヒステリシスの幅をさらに広げることなくノイズ耐性が向上する。換言すると同じノイズ耐性ならば伝搬遅延時間を減少することができる。
【００３２】
図１に示したシュミットトリガ型インバータは、上記のようなその有する機能により、特に、入力信号のトランジション時間ｔＴ（＝Δｔ／ΔＶ［sec/V］）が大きい場合、すなわち、ゆるやかなスロープを持つ信号の場合にも適している。一例として、伝送線路が長いシステム間や、基板と基板との間のインターフェース回路に使用して好適である。
【００３３】
図１に示したシュミットトリガ型インバータについて補足する。特に抵抗Ｒ２について説明する。抵抗Ｒ２は、ＶＩＮがローレベルのとき（定常的な状態のとき）これにノイズが重畳した場合に、ノイズの正側へのスイング時にトランジスタＮ１のドレインソース間を介してリーク電流がＧＮＤに向かって発生するのを防止するため挿入されている。すなわち、ノイズの正側へのスイング時に、トランジスタＮ１のドレインソース間に電流が流れようとすると、Ｒ２が存在することで、これに電圧が発生し、トランジスタＮ１のソース電位が上昇する。したがって、トランジスタＮ１のゲート、ソース間電圧Ｖｇｓが減少してトランジスタＮ１のドレインソース間に電流はほぼ流れなくなる。
【００３４】
なお、ＶＩＮがハイレベルのとき（定常的な状態のとき）これにノイズが重畳した場合については、このときＶＯＵＴはローレベルであり、よってトランジスタＮ２がオフ状態になっているので、トランジスタＮ１のドレインソース間を介するＧＮＤへのリーク電流は問題となるレベルとしては発生しない。
【００３５】
次に、本発明の別の実施形態について図５を参照して説明する。図５は、本発明の別の実施形態に係るシュミットトリガ型インバータの構成を示す回路図である、同図において、すでに説明した図中に示した構成要素には同一符号を付しその説明は省略する。この実施形態は、図１に示したものと、可変抵抗素子の部分の構成が異なる。すなわち、図１に示したものでは、可変抵抗素子として、ｎチャネルＭＯＳトランジスタＮ１を使用しているところ、図５に示すものではｐチャネルＭＯＳトランジスタＰ１を用いている。
【００３６】
ｐチャネルＭＯＳトランジスタＰ１は、そのドレイン、ゲートの共通接続ノードと、ソースのノードとの間を可変抵抗素子として機能させるため、トランジスタＰ１のドレイン、ゲート共通接続ノードはＲ２の一方端に、トランジスタＰ１のソースのノードは、基本インバータ１０の入力側ノードに、それぞれ接続されている。この可変抵抗素子は、ソースのノードの電位が、ドレイン、ゲートの共通接続ノードの電位から見て上昇する（＝ゲートソース間電圧Ｖｇｓの絶対値が増大する）ほどに抵抗値が減じる。したがって、全体としてこの実施形態のシュミットトリガ型インバータは、その動作、作用、効果として、図１に示したものと同じである。
【００３７】
次に、本発明のさらに別の実施形態について図６を参照して説明する。図６は、本発明のさらに別の実施形態に係るシュミットトリガ型インバータの構成を示す回路図である。同図において、すでに説明した図中に示した構成要素には同一符号を付しその説明は省略する。
【００３８】
この実施形態は、図１に示した構成に対して、さらに、ｐチャネルＭＯＳトランジスタＰ２１、抵抗Ｒ３、ｐチャネルＭＯＳトランジスタＰ２２を図示するように付加したものである。ｐチャネルＭＯＳトランジスタＰ２１、抵抗Ｒ３、ｐチャネルＭＯＳトランジスタＰ２２は、ｎチャネルＭＯＳトランジスタＮ１、抵抗Ｒ２、ｎチャネルＭＯＳトランジスタＮ２からなる構成と回路としてちょうど対称になるように、Ｖ０と電源電位との間に加えられている。
【００３９】
したがって、この実施形態では、ＶＩＮからＶＯＵＴまでの特性として、ＶＩＮに供給される電圧がローレベルからハイレベルに移行するときだけでなく、逆に移行するときにも、ノイズ耐性が向上している。すなわち、図１での説明から推考して、今、ＶＩＮがハイレベルであるときには、Ｖ０がハイレベルであり、よってＶＯＵＴはローレベルである。このときｐチャネルＭＯＳトランジスタＰ２２のゲートにはＶＯＵＴ電圧が供給されているのでこのトランジスタＰ２２はオン状態であり、そのドレインソース間は低抵抗Ｒｏｎになっている。これは、ＶＯＵＴがローレベルである限り継続する。
【００４０】
ＶＩＮに供給される電圧がハイレベルからローレベルに移行するときにこれにノイズが重畳していると、その負側にスイングする期間でｐチャネルＭＯＳトランジスタＰ２１のゲートソース間電圧（Ｖｇｓ）が増加し、よってこのトランジスタＰ２１のドレインソース間の抵抗は減少する。したがって、ＶＩＮに供給されている信号は、Ｒ１と、Ｐ２１、Ｒ３、Ｐ２２（＝Ｒｏｎ）とによる分圧回路でより顕著に分圧される。これにより、ノイズの負側へのスイングは抑圧されて基本インバータ１０に入力される。すなわち、ノイズの負側への振幅が抑圧されて基本インバータ１０に入力されるので、ノイズを考慮して中間点より下に設定されている基本インバータ１０の第２の基準電位ＶＮまでに、そのノイズによっては下降しにくくなる。換言するとノイズ耐性が向上している。
【００４１】
図６に示したシュミットトリガ型インバータでは、ＶＩＮに供給される電圧がハイレベルからローレベルに移行するとき、ローレベルからハイレベルに移行するときともに、ノイズの片側への振幅が抑圧されて基本インバータ１０に入力される。この作用により、ノイズ耐性がさらに向上している。
【００４２】
次に、本発明のさらに別の実施形態について図７を参照して説明する。図７は、本発明のさらに別の実施形態に係るシュミットトリガ型インバータの構成を示す回路図である。同図において、すでに説明した図中に示した構成要素には同一符号を付しその説明は省略する。
【００４３】
この実施形態は、図５に示した構成に対して、さらに、ｎチャネルＭＯＳトランジスタＮ２１、抵抗Ｒ３、ｐチャネルＭＯＳトランジスタＰ２２を図示するように付加したものである。ｎチャネルＭＯＳトランジスタＮ２１、抵抗Ｒ３、ｐチャネルＭＯＳトランジスタＰ２２は、ｐチャネルＭＯＳトランジスタＰ１、抵抗Ｒ２、ｎチャネルＭＯＳトランジスタＮ２からなる構成と回路としてちょうど対称になるように、Ｖ０と電源電位との間に加えられている。
【００４４】
したがって、図１に示したものと図６に示したものとの比較による帰結と同様に、ＶＩＮからＶＯＵＴまでの特性として、ＶＩＮに供給される電圧がローレベルからハイレベルに移行するときだけでなく、逆に移行するときにも、ノイズ耐性が向上していることになる。
【００４５】
なお、図６におけるｐチャネルＭＯＳトランジスタＰ２１は、これに代えて図７におけるｎチャネルＭＯＳトランジスタＮ２１を用いてもよい（図１と図５との関係に同じ）。同様に、図７におけるｎチャネルＭＯＳトランジスタＮ２１は、これに代えて図６におけるｐチャネルＭＯＳトランジスタＰ２１を用いてもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係るシュミットトリガ型インバータの構成を示す回路図。
【図２】図１に示したシュミットトリガ型インバータの中の前段部分を示す小信号等価回路図（入力側がローレベルからハイレベルに移行する途上）。
【図３】図１に示したシュミットトリガ型インバータに使用の基本シュミットトリガ型インバータ部分の構成例を示す回路図。
【図４】図３に示した基本シュミットトリガ型インバータの入出力特性を示すグラフ。
【図５】本発明の別の実施形態に係るシュミットトリガ型インバータの構成を示す回路図。
【図６】本発明のさらに別の実施形態に係るシュミットトリガ型インバータの構成を示す回路図。
【図７】本発明のさらに別の（第４の）実施形態に係るシュミットトリガ型インバータの構成を示す回路図。
【符号の説明】
【００４７】
１０…基本シュミットトリガ型インバータ、Ｒ１，Ｒ２，Ｒ３…抵抗素子、Ｎ１，Ｎ２，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ２１…ｎチャネルＭＯＳトランジスタ、Ｐ１，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ２１，Ｐ２２…ｐチャネルＭＯＳトランジスタ。
【図１】
2010124275.tif 000003
【図２】
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【図３】
2010124275.tif 000005
【図４】
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【図５】
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【図６】
2010124275.tif 000008
【図７】
2010124275.tif 000009