(57)【要約】【課題】良好な特性を有する半導体装置を提供する。【解決手段】半導体装置は、半導体基板１０１と、半導体基板１０１上に形成されたトンネル絶縁膜１０３と、トンネル絶縁膜１０３上に形成された電荷蓄積絶縁膜１０４と、電荷蓄積絶縁膜１０４上に形成されたブロック絶縁膜１０５と、ブロック絶縁膜１０５上に形成された制御ゲート電極１０７と、を備え、制御ゲート電極１０７の少なくとも下部分のチャネル長方向の幅が、ブロック絶縁膜１０５のチャネル長方向の幅よりも狭い。【選択図】      図１
2010050215.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された電荷蓄積絶縁膜と、
前記電荷蓄積絶縁膜上に形成されたブロック絶縁膜と、
前記ブロック絶縁膜上に形成された制御ゲート電極と、
を備え、
前記制御ゲート電極の少なくとも下部分のチャネル長方向の幅が、前記ブロック絶縁膜のチャネル長方向の幅よりも狭いことを特徴とする半導体装置。
【請求項２】
前記制御ゲート電極の少なくとも下部分のチャネル幅方向の幅が、前記ブロック絶縁膜のチャネル幅方向の幅よりも狭いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記制御ゲート電極の少なくとも下部分の側壁に金属酸化物で形成された側壁絶縁部が設けられていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記制御ゲート電極の少なくとも下部分は、Ｔｉ及びＴａの少なくとも一方の元素を含み、かつ、Ｓｉ及びＡｌの少なくとも一方の元素を含むことを特徴とする請求項１または２記載の半導体装置。
【請求項５】
前記側壁絶縁部は、Ｔｉ、Ｔａ及びＡｌの少なくとも一つの元素と、酸素とを含むことを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
電荷蓄積層に、電荷トラップ可能な電荷蓄積絶縁膜を用いた不揮発性半導体記憶装置が提案されている（特許文献１参照）。この電荷トラップ型の不揮発性半導体記憶装置では、トンネル絶縁膜を通して電荷蓄積絶縁膜に注入された電荷を、電荷蓄積絶縁膜中のトラップ準位にトラップさせることで、電荷蓄積絶縁膜に電荷が蓄積される。代表的な電荷トラップ型の不揮発性半導体記憶装置としては、ＭＯＮＯＳ型或いはＳＯＮＯＳ型の不揮発性半導体記憶装置が知られている。
【０００３】
この不揮発性半導体記憶装置において、セル周辺の電気力線がセル外部に広がると、トンネル絶縁膜に十分な電界を印加することが難しくなる。特に、セルサイズが小さくなってくると、そのように問題が顕在化してくる。その結果、十分な特性が得られないという問題がある。
【特許文献１】特開２００４−１５８８１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、良好な特性を有する半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本発明の一視点に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極と、を備え、前記制御ゲート電極の少なくとも下部分のチャネル長方向の幅が、前記ブロック絶縁膜のチャネル長方向の幅よりも狭いことを特徴とする。
【発明の効果】
【０００６】
本発明によれば、良好な特性を有する半導体装置を提供することが可能である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態の詳細を図面を参照して説明する。
【０００８】
（第１の実施形態）
図１は、本実施形態に係る半導体装置の基本的な構造を模式的に示した、ビット線方向（チャネル長方向）に沿った断面図である。
【０００９】
まず、図１を用いて本実施形態の構成を説明する。
【００１０】
図１に示すように、半導体基板（シリコン基板）１０１の表面領域には、ソース／ドレイン領域１０２を含む素子領域が形成されている。素子領域上には、トンネル絶縁膜１０３が形成され、トンネル絶縁膜１０３上には電荷蓄積絶縁膜１０４が形成されている。また、電荷蓄積絶縁膜１０４上にはブロック絶縁膜１０５が形成されている。ブロック絶縁膜１０５上には第１の制御ゲート電極１０７が形成されている。また、ブロック絶縁膜１０５上には、第１の制御ゲート電極１０７の少なくとも下部分を挟む様に、側壁絶縁部１０６が形成されている。第１の制御ゲート電極１０７上には、第２の制御ゲート電極１０８が形成されている。また、トンネル絶縁膜１０３、電荷蓄積絶縁膜１０４、ブロック絶縁膜１０５、側壁絶縁部１０６、第１の制御ゲート電極ｌ０７及び第２の制御ゲート電極１０８の側面は、層間絶縁膜１０９に覆われている。
【００１１】
トンネル絶縁膜１０３は厚さ０．５〜１５ｎｍ程度のシリコン酸化膜またはシリコン酸窒化膜で形成され、電荷蓄積絶縁膜１０４は厚さ２〜３０ｎｍ程度のシリコン窒化膜で形成されている。ブロック絶縁膜１０５は厚さ５〜１００ｎｍ程度のアルミナ（Ａｌ２Ｏ３）膜で形成され、側壁絶縁部１０６は幅１〜１０ｎｍ、厚さ１〜８０ｎｍ程度の金属酸化物膜、例えばアルミナ膜で形成されている。第１の制御ゲート電極１０７は厚さ５〜５０ｎｍ程度のチタンアルミナイトライドまたはタンタルナイトライドで形成され、第２の制御ゲート電極１０８はポリシリコンで形成されている。層間絶縁膜１０９はシリコン酸化膜で形成されている。
【００１２】
上記実施形態ではチャネル長方向の断図面で説明したが、チャネル幅方向のブロック絶縁膜１０５及び制御ゲート電極１０７の基本的な断面構造も、チャネル長方向の断面構造と同様である。
【００１３】
上記実施形態では、第１の制御ゲート電極１０７の下部分の側壁がブロック絶縁膜１０５及び第２の制御ゲート電極１０８に対して凹んでいる。すなわち、第１の制御ゲート電極１０７の少なくとも下部分のチャネル長方向及びチャネル幅方向の幅はそれぞれ、ブロック絶縁膜１０５のチャネル長方向及びチャネル幅方向の幅よりも狭い。具体的には、ブロック絶縁膜１０５の上面の幅よりも第１の制御ゲート電極１０７の下部分の下面の幅の方が狭くなっている。また、側壁絶縁部１０６のチャネル長方向及びチャネル幅方向の幅はブロック絶縁膜１０５の膜厚よりも薄い。
【００１４】
上記実施形態によれば、第１の制御ゲート電極１０７の下部分のチャネル長方向及びチャネル幅方向の幅はそれぞれ、ブロック絶縁膜１０５及び電荷蓄積絶縁膜１０４のチャネル長方向及びチャネル幅方向の幅よりも狭い。このため、第１の制御ゲート電極１０７の下部分からの電気力線が、セル外部に広がりにくくなる。また、第１の制御ゲート電極１０７の下部分の側壁に、金属酸化物で形成された誘電率の高い側壁絶縁部１０６が設けられている。この側壁絶縁部１０６の誘電率は層間絶縁膜１０９の誘電率よりも高いため、第１の制御ゲート電極１０７及び第２の制御ゲート電極１０８からの電気力線が、セル外部に広がりにくくなる。
【００１５】
したがって、制御ゲート電極からの電界を確実にトンネル絶縁膜に印加することができる。その結果、特性に優れた不揮発性半導体装置を得ることができる。
【００１６】
本実施形態に係る半導体装置の基本的な製造方法について、図１〜図１５を参照し、説明する。図２〜図７は、ワード線方向（チャネル幅方向）に沿った断面図であり、図１、図８〜図１５は、ビット線方向（チャネル長方向）に沿った断面図である。
【００１７】
まず、図２に示すように、例えばボロン濃度が１０Ｅ１４ｃｍ−３から１０Ｅ１９ｃｍ−３のｐ型半導体基板１０１（もしくはｎ型半導体基板中にｐ型ウエルを形成したもの）上にＯ３やプラズマを用いたＣＶＤ（chemical vapor deposition）法により、トンネル絶縁膜１０３となる厚さ０．５〜１５ｎｍ程度のシリコン酸化膜またはシリコン酸窒化膜を形成する。続いてトンネル絶縁膜１０３形成後、ＮＨ３またはプラズマを用いたＣＶＤ法により、電荷蓄積絶縁膜１０４となる厚さ２〜３０ｎｍ程度のシリコン窒化膜を形成する。
【００１８】
電荷蓄積絶縁膜１０４形成後、ＣＶＤ法により、ブロック絶縁膜１０５ａとなる厚さ５〜１００ｎｍ程度のアルミナを形成する。ブロック絶縁膜１０５ａの具体的な形成方法としては、圧力が０．５ｔｏｒｒに保持された真空チャンバ中において、基板温度３８０℃に加熱されたウエハにＴＭＡ（trimethylaluminum）及びＨ２の混合ガスと、Ｈ２Ｏ又はＯ３とを交互に流すことによりアルミナ膜を形成する。なお、原料ガスの流量はそれぞれ、２０ｓｃｃｍ、１０００ｓｃｃｍ、５ｓｌｍでＯ３の濃度は２５０ｇ/ｍ３とした。また、ガスの供給時間はそれぞれ、ＴＭＡ＋Ｈ２が１秒、Ｏ３が３秒である。更に、ＴＭＡ＋Ｈ２とＯ３との供給の間にパージのためのＮ２を５ｓｌｍで２秒流す。このシーケンスを１２０ｃｙｃｌe行うことで１０ｎｍのアルミナ膜が得られる。続いて５００〜１２００℃の温度で、アニール（post deposition anneal：ＰＤＡ）として例えば、炉でのアニールを１０分〜２時間、ランプアニールを１秒〜３０分行う。不活性雰囲気または酸素、オゾンまたは水のような酸化剤を含む雰囲気を用いて、アルミナの膜質を改善する。
【００１９】
次に、ブロック絶縁膜１０５ａ上にＣＶＤ法により厚さ１０〜５００ｎｍ程度のポリシリコン膜１１０を形成する。続いて、ポリシリコン膜１１０上に厚さ０．２〜２μｍ程度のパターニングのためのマスク膜１１１となるレジスト、またはＣＶＤ法によるシリコン窒化膜、またはＣ添加膜を形成する。
【００２０】
次に、図３に示すように、マスク膜１１１を用いてＲＩＥ（reactive ion etching）法により、ポリシリコン膜１１０、ブロック絶縁膜１０５ａ、電荷蓄積絶縁膜１０４、トンネル絶縁膜１０３及び半導体基板１０１を順次エッチングし、素子分離溝１２０を形成する。
【００２１】
次に、図４に示すようにＲＩＥ法を用いて、ポリシリコン膜１１０の側壁を０．１〜１０ｎｍ程度エッチングした後、厚さ５〜５０ｎｍ程度の素子分離絶縁膜１３０となるシリコン酸化膜を形成し、素子分離溝１２０を埋める。素子分離絶縁膜１３０の形成方法としては、Ｏ３またはプラズマを用いたＣＶＤ法もしくは塗布法がある。その後、ポリシリコン膜１１０が露出するまでＣＭＰ（chemical mechanical polishing）法などを用いて素子分離絶縁膜１３０の平坦化を行う。続いて、例えばポリシリコンとシリコン酸化膜との選択性の高いＲＩＥ法を用いてポリシリコン膜１１０のみをエッチング除去することにより、ブロック絶縁膜１０５ａ上に溝１２１を形成する。
【００２２】
次に、図５に示すように溝１２１を有する素子分離絶縁膜１３０をマスクとしてＲＩＥ法により、ブロック絶縁膜１０５ａを１〜８０ｎｍ程度エッチングし、ブロック絶縁膜１０５ａに溝１２２を形成する。その結果、実質的にブロック絶縁膜として機能する部分１０５ｂと、側壁絶縁部１０６ａと、が形成される。
【００２３】
次に、図６に示すように溝１２１および溝１２２に仮電極膜１４０となるポリシリコンを堆積した後、少なくとも側壁絶縁部１０６ａが露出するまでＲＩＥ法またはＣＭＰ法を用いて素子分離絶縁膜１３０等をエッチングする。
【００２４】
次に、図７に示すように仮電極膜１４１となるポリシリコンを形成する。
【００２５】
図８は、図７の線分Ａ―Ａで切断したチャネル長方向の断面図である。
【００２６】
図８に示すように、仮電極１４１上に厚さ０．２〜２μｍのコントロールゲート電極のパタ-ンを形成するためのマスク膜１１２となるレジスト、またはＣＶＤ法によるシリコン窒化膜、またはＣ添加膜を形成する。
【００２７】
次に、図９に示すように、マスク膜１１２をマスクとしてＲＩＥ法により、仮電極膜１４１、仮電極膜１４０、ブロック絶縁膜１０５ｂ、電荷蓄積絶縁膜１０４及びトンネル絶縁膜１０３を順次エッチングし、半導体基板１０１を露出させる。半導体基板１０１にｎ型不純物を導入した後、熱処理を施してソース／ドレイン領域１０２を形成する。
【００２８】
次に、図１０に示すように、厚さ５〜５０ｎｍ程度の層間絶縁膜１０９となるシリコン酸化膜を形成する。層間絶縁膜１０９の形成方法としては、Ｏ３またはプラズマを用いたＣＶＤ法もしくは塗布法がある。
【００２９】
次に、図１１に示すように、ＣＭＰ法などを用いて仮電極１４１が露出するまで層間絶縁膜１０９の研磨及び平坦化を行う。続いて、ポリシリコン膜とシリコン酸化膜との選択性の高いＲＩＥ法を用いて仮電極１４０及び仮電極１４１をエッチング除去することにより、ブロック絶縁膜１０５ｂ上に溝１２３を形成する。
【００３０】
次に、図１２に示すように、Ｏ３またはＨ２ＯおよびＴＭＡを用いたＣＶＤ法により厚さ０．５〜５ｎｍ程度のブロック絶縁膜１０５ｃとなるアルミナ膜を形成する。続いて、仮電極膜１４２となるポリシリコンを形成する。
【００３１】
次に、図１３に示すように、ＣＭＰ法もしくはＲＩＥ法を用いて仮電極膜１４２等を除去し、層間絶縁膜１０９を露出させる。なお、ブロック絶縁膜１０５ｂと仮電極１４２の下側に形成されたブロック絶縁膜１０５ｃとが、実質的なブロック絶縁膜１０５として機能する。また、仮電極１４２の側面に形成されたブロック絶縁膜１０５ｃが側壁絶縁部１０６ｂとなる。
【００３２】
次に、図１４に示すように、側壁絶縁部１０６ｂを任意の高さになるように選択的にエッチングする。側壁絶縁部１０６ｂのエッチング方法としては例えば、硫酸と過水の混合液を用いた薬液による方法、またはＲＩＥ法がある。
【００３３】
次に、図１５に示すように。仮電極１４２をＣＤＥ（chemical dry etching）法などを用いて選択的にエッチングし、ブロック絶縁膜１０５を露出させる。続いて、結晶化及びエッチングによるダメージを回復させるためのアニールを行う。アニールとして例えば、炉でのアニールを１０分〜２時間、ランプアニールを１秒〜３０分行う。不活性雰囲気または酸素、オゾンまたは水のような酸化剤を含む雰囲気を用いて、アルミナの膜質を改善する。その後ＣＶＤ法またはＰＶＤ（physical vapor deposition）法を用いて、例えば制御ゲート電極の一部となる厚さ５〜５０ｎｍの第１の制御ゲート電極膜１０７をチタンアルミナイトライドまたはタンタルナイトライドで形成する。なお、チタンアルミナイトライドの組成としてはアルミの含有量がチタンの含有量に対して、モル比で０〜５０％望ましくは８〜５０％がよい。その後ＣＭＰ法などを用いて第１の制御ゲート電極１０７を研磨し、層間絶縁膜１０９を露出させる。
【００３４】
次に、図１に示すように、第１の制御ゲート電極１０７の一部を選択的にエッチングした後、ＣＶＤ法により第２の制御ゲート電極膜１０８となるポリシリコンを形成する。続いてＣｏ膜またはＮｉ膜を形成し、熱処理を行うことによりポリシリコンの全てまたは一部をシリサイド化させ抵抗を減少させることが可能である。その後ＣＭＰ法などを用いて層間絶縁膜１０９を露出させる。
【００３５】
その後、周知の工程、つまり周辺回路（図示せず）を形成する工程、さらに配線（図示せず）等を形成する工程を経て、不揮発性半導体記憶装置が得られる。
【００３６】
なお、上記実施形態では第２の制御ゲート電極１０８の側壁に側壁絶縁部１０６が設けられない構造について説明したが、側壁絶縁部１０６ｂのエッチング量を適宜選択することにより図１６または１７に示すような第２の制御ゲート電極１０８の側壁に側壁絶縁部１０６の少なくとも一部が設けられた構造も可能である。
【００３７】
また、上記実施形態では、チャネル幅方向及びチャネル長方向において第１の制御ゲート電極１０７の側壁に側壁絶縁部１０６が設けられている例を示した。しかし、図１８に示す構造のように、ブロック絶縁膜１０５ａが素子分離絶縁膜１３０上に形成される場合、チャネル長方向においてのみ、第１の制御ゲート電極１０７の側壁に側壁絶縁部１０６を形成することでも同様の効果を得る事ができる。
【００３８】
（第２実施形態）
図１９は、本実施形態に係る半導体装置の基本的な構造を模式的に示した、チャネル長方向に沿った断面図である。
【００３９】
なお、基本的な構造は、第１の実施形態と同様である。したがって、第１の実施形態で説明した事項及び第１の実施形態から容易に類推可能な事項についての説明は省略する。
【００４０】
まず、図１９を用いて本実施形態の構成を説明する。
【００４１】
図１９に示すように、半導体基板２０１の表面領域には、ソース／ドレイン領域２０２を含む素子領域が形成されている。素子領域上には、トンネル絶縁膜２０３が形成され、トンネル絶縁膜２０３上には電荷蓄積絶縁膜２０４が形成されている。また、電荷蓄積絶縁膜２０４上にはブロック絶縁膜２０５が形成されている。ブロック絶縁膜２０５上には第１の制御ゲート電極２０６が形成されている。また、ブロック絶縁膜２０５上には、第１の制御ゲート電極２０６を挟む様に側壁絶縁部２０６ａが形成されている。第１の制御ゲート電極２０６上には、第２の制御ゲート電極２０７が形成されている。また、トンネル絶縁膜２０３、電荷蓄積絶縁膜２０４、ブロック絶縁膜２０５、側壁絶縁部２０６ａ、第１の制御ゲート電極２０６及び第２の制御ゲート電極２０７の側面は、層間絶縁膜２０８に覆われている。
【００４２】
トンネル絶縁膜２０３は厚さ０．５〜１５ｎｍ程度のシリコン酸化膜またはシリコン酸窒化膜で形成され、電荷蓄積絶縁膜２０４は厚さ２〜３０ｎｍ程度のシリコン窒化膜で形成されている。ブロック絶縁膜２０５は厚さ５〜１００ｎｍ程度のアルミナ膜で形成され、側壁絶縁部２０６ａは幅０．５〜５ｎｍ、厚さ２〜５０ｎｍ程度の金属酸化物膜、例えばアルミナ膜で形成されている。第１の制御ゲート電極２０６は厚さ２〜５０ｎｍ程度のチタンアルミナイトライドまたはタンタルアルミナイトライドで形成され、第２の制御ゲート電極２０７はポリシリコンで形成されている。層間絶縁膜２０８はシリコン酸化膜で形成されている。
【００４３】
本実施形態では、第１の制御ゲート電極２０６のチャネル長方向及びチャネル幅方向の幅はそれぞれ、ブロック絶縁膜２０５のチャネル長方向及びチャネル幅方向の幅よりも狭い。具体的には、ブロック絶縁膜２０５の上面の幅よりも第１の制御ゲート電極２０６の下面の幅の方が狭い。また、側壁絶縁部２０６ａのチャネル長方向及びチャネル幅方向の幅はブロック絶縁膜２０５の膜厚よりも薄い。
【００４４】
上記実施形態によれば、第１の制御ゲート電極２０６のチャネル長方向及びチャネル幅方向の幅がそれぞれ、ブロック絶縁膜２０５のチャネル長方向及びチャネル幅方向の幅よりも狭い。このため、第１の実施形態と同様に第１の制御ゲート電極２０６からの電気力線が、セル外部に広がりにくくなる。また、第１の制御ゲート電極２０６の側壁に、金属酸化物で形成された側壁絶縁部２０６ａが設けられている。この側壁絶縁部２０６ａの誘電率は層間絶縁膜２０８の誘電率よりも高いため、第１の制御ゲート電極２０６及び第２の制御ゲート電極２０７からの電気力線が、セル外部に広がりにくくなる。
【００４５】
したがって、第１の実施形態と同様に制御ゲート電極からの電界を確実にトンネル絶縁膜に印加することができる。その結果、特性に優れた不揮発性半導体装置を得ることができる。
【００４６】
本実施形態に係る半導体装置の基本的な製造方法について、図１９〜図２３を参照し、説明する。図２０〜図２２は、チャネル幅方向に沿った断面図であり、図１９、図２３は、チャネル長方向に沿った断面図である。
【００４７】
まず、図２０に示すように、例えばボロン濃度が１０Ｅ１４ｃｍ−３から１０Ｅ１９ｃｍ−３のｐ型半導体基板２０１上にＯ３やプラズマを用いたＣＶＤ法により、トンネル絶縁膜２０３となる厚さ０．５〜１５ｎｍ程度のシリコン酸化膜またはシリコン酸窒化膜を形成する。トンネル絶縁膜２０３形成後、ＮＨ３またはプラズマを用いたＣＶＤ法により、電荷蓄積絶縁膜２０４となる厚さ２〜３０ｎｍ程度のシリコン窒化膜を形成する。
【００４８】
電荷蓄積絶縁膜２０４形成後、ＣＶＤ法により、ブロック絶縁膜２０５となる厚さ５〜１００ｎｍ程度のアルミナ膜を形成する。続いて、ブロック絶縁膜２０５上に、第１の制御ゲート電極膜２０６となる厚さ２〜５０ｎｍ膜厚のチタンアルミナイトライドまたはタンタルアルミナイトライドを形成する。第１の制御ゲート電極膜２０６をＲＦ電源またはＤＣ電源を用いたスパッタ法で成膜する場合、電源出力を３００Ｗ〜２０ＫＷとして適宜成膜時間を調整する。また、ターゲットにはチタンアルミナイトライドまたはタンタルアルミナイトライド、もしくはチタンアルミまたはタンタルアルミの合金、もしくはチタン及びアルミまたはタンタル及びアルミを用い、スパッタガス中にＮ２を適宜添加して、第１の制御ゲート電極２０６膜中の元素比であるＮ／（Ｔｉ＋Ａｌ）またはＮ／（Ｔａ＋Ａｌ）が０．３〜１．１の範囲になるように調整する。また、第１の制御ゲート電極膜２０６は、Ｎ源としてＮＨ３を用いたＣＶＤ法によるチタンアルミナイトライドまたはタンタルアルミナイトライドを使用してもよい。また、第１の制御ゲート電極膜２０６をＣＶＤ法で形成する場合、チタン、アルミ、タンタルのＣＶＤ原料としては化合物中にＮを含む化合物、例えばＴＤＭＡＴ（tetrakis dimethylamino titanium）、ＴＤＭＡＡ（tris dimethylamino aluminum）、またはＰＤＭＡＴ（pentakis dimethylamino tantalum）を用い、２００℃〜８００℃の温度を適宜選択して、Ｎ／（Ｔｉ＋Ａｌ）またはＮ／（Ｔａ＋Ａｌ）が０．３〜１．１の範囲またＡｌ／（Ｔｉ＋Ａｌ）またＡｌ／（Ｔａ＋Ａｌ）が０．５以下になるように成膜を行う。
【００４９】
次に、第２の制御ゲート電極膜２０７として厚さ１０〜５００ｎｍ程度のポリシリコンを形成する。次に、第２の制御ゲート電極膜２０７上に厚さ０．２〜２μｍ程度のパターニングのためのマスク膜２１０となるレジスト、またはＣＶＤ法によるシリコン窒化膜、またはＣ添加膜を形成する。
【００５０】
次に、図２１に示すように、マスク膜２１０を用いてＲＩＥ法により、ブロック絶縁膜２０５、電荷蓄積絶縁膜２０４、トンネル絶縁膜２０３及び半導体基板２０１を順次エッチングし、素子分離溝２２０を形成する。
【００５１】
次に、図２２に示すように第１の制御ゲート電極２０６の側面に側壁絶縁部２０６ｂとしてアルミナ膜を形成するためにＯ２を含む雰囲気中で熱処理を行う。５００℃から１０００℃の温度において１０秒〜１時間の範囲で処理を施すことにより、厚さ０．５ｎｍ〜５ｎｍ程度のアルミナ膜を形成することができる。これにより側壁絶縁部２０６ｂが、第１の制御ゲート電極２０６の側壁に形成される。全面に素子分離絶縁膜２３０となる厚さ５〜５０ｎｍ程度のＯ３またはプラズマを用いたＣＶＤ法によるシリコン酸化膜、または塗布法によるシリコン酸化膜を形成して素子間を充填する。その後、ＣＭＰ法などを用いて制御ゲート電極２０７が露出するまで素子分離絶縁膜２３０の平坦化を行う。
【００５２】
図２３は、図２２の線分Ｂ―Ｂで切断したチャネル長方向の断面図である。
【００５３】
図２３に示すように、制御ゲート電極２０７上に制御ゲート電極のパタ-ンを形成するための第２のマスク膜（図示せず）として厚さ０．２〜２μｍ程度のレジスト、ＣＶＤ法によるシリコン窒化膜、またはＣ添加膜を形成する。続いて、第２のマスク層をマスクとしてＲＩＥ法により，第２の制御ゲート電極２０７、第１の制御ゲート電極２０６、ブロック絶縁膜２０５、電荷蓄積絶縁膜２０４及びトンネル絶縁膜２０３を順次エッチングし、半導体基板２０１を露出させる。露出した半導体基板２０１にｎ型不純物を導入した後、熱処理を行ってソース／ドレイン領域２０２を形成する。
【００５４】
次に、図１９に示すように、第１の制御ゲート電極２０６の側面に側壁絶縁部２０６ａとしてアルミナ膜を形成するためにＯ２を含む雰囲気中で熱処理を行う。５００℃から１０００℃の温度において１０秒〜１時間の範囲で処理を施すことにより、厚さ０．５ｎｍ〜５ｎｍ程度のアルミナ膜を形成することができる。これにより側壁絶縁部２０６ａが、第１の制御ゲート電極２０６の側壁に形成される。層間絶縁膜２０８となる厚さ５〜５０ｎｍ程度のＯ３またはプラズマを用いたＣＶＤ法によるシリコン酸化膜、または塗布法によるシリコン酸化膜を形成して素子間を充填する。その後、ＣＭＰ法などを用いて制御ゲート電極２０７が露出するまで層間絶縁膜絶縁膜２０８の平坦化を行う。
【００５５】
なお、第２の制御ゲート電極２０７がポリシリコン膜の場合には、更にその後Ｃｏ膜またはＮｉ膜を形成し、熱処理を行うことにより、ポリシリコンの全てまたは一部をシリサイド化させ抵抗を減少させることが可能である。
【００５６】
その後、周知の工程、つまり周辺回路（図示せず）を形成する工程、さらに配線（図示せず）等を形成する工程を経て、不揮発性半導体記憶装置が得られる。
【００５７】
上記製造方法によれば、第１の制御ゲート電極２０６の側壁を酸化することで、側壁絶縁部２０６ａ及び側壁絶縁部２０６ｂを形成するため、側壁絶縁部を容易に形成することができる。また、第１の制御ゲート電極２０６には、チタン及びアルミの合金または、タンタル及びアルミの合金を用いている。そのため、第１の制御ゲート電極２０６を酸化すると、側壁表面に容易にアルミナを形成することができ、第１の制御ゲート電極２０６内部の酸化を抑制することができる。
【００５８】
なお、第１の制御ゲート電極２０６の材料としては、ＴｉＳｉ、ＴｉＳｉＮ、ＴｉＳｉＣ、ＴｉＡｌ、ＴｉＡｌＮ、ＴｉＡｌＣ、ＴａＳｉ、ＴａＳｉＮ、ＴａＳｉＣ、ＴａＡｌ、ＴａＡｌＮ、ＴａＡｌＣ等が挙げられる。チタンまたはタンタルと、アルミまたはシリコンとがそれぞれ選択される物質であれば、上述した効果と同様の効果を得ることができる。第１の制御ゲート電極２０６として、シリコンを含有する材料を用いた場合、側壁絶縁部２０６ａ及び側壁絶縁部２０６ｂには金属元素が含有されたシリコン酸化膜、例えばタンタルシリコン酸化膜またはチタンシリコン酸化膜が形成される。
【００５９】
（第３実施形態）
図２４は、本実施形態に係る半導体装置の基本的な構造を模式的に示した、チャネル長方向に沿った断面図である。
【００６０】
なお、基本的な構造及び基本的な製造方法は、第１及び第２の実施形態と同様である。したがって、第１及び第２の実施形態で説明した事項及び、第１及び第２の実施形態から容易に類推可能な事項についての説明は省略する。
【００６１】
まず、図２４を用いて本実施形態の構成を説明する。
【００６２】
図２４に示すように、半導体基板３０１の表面領域には、ソース／ドレイン領域３０２を含む素子領域が形成されている。素子領域上には、トンネル絶縁膜３０３が形成され、トンネル絶縁膜３０３上には電荷蓄積絶縁膜３０４が形成されている。また、電荷蓄積絶縁膜３０４上にはブロック絶縁膜３０５が形成されている。ブロック絶縁膜３０５上には第１の制御ゲート電極３０６が形成されている。また、ブロック絶縁膜３０５上には、第１の制御ゲート電極３０６を挟む様に、側壁絶縁部３０６ａが形成されている。第１の制御ゲート電極３０６上には、第２の制御ゲート電極３０７が形成されている。また、トンネル絶縁膜３０３、電荷蓄積絶縁膜３０４、ブロック絶縁膜３０５、側壁絶縁部３０６ａ、第１の制御ゲート電極３０６及び第２の制御ゲート電極３０７の側面は、層間絶縁膜３０８に覆われている。
【００６３】
トンネル絶縁膜３０３は厚さ０．５〜１５ｎｍ程度のシリコン酸化膜またはシリコン酸窒化膜で形成され、電荷蓄積絶縁膜３０４は厚さ２〜３０ｎｍ程度のシリコン窒化膜で形成されている。ブロック絶縁膜３０５は厚さ５〜１００ｎｍ程度のアルミナ膜で形成され、側壁絶縁部３０６ａは幅０．５〜５ｎｍ、厚さ２〜５０ｎｍ程度の金属酸化物膜、例えばＴｉＯ３膜で形成されている。第１の制御ゲート電極３０６は厚さ２〜５０ｎｍ程度のチタンナイトライドまたはタンタルナイトライドで形成され、第２の制御ゲート電極３０７はポリシリコンで形成されている。層間絶縁膜３０８はシリコン酸化膜で形成されている。
【００６４】
本実施形態では、第１の制御ゲート電極３０６のチャネル長方向及びチャネル幅方向の幅はそれぞれ、ブロック絶縁膜３０５のチャネル長方向及びチャネル幅方向の幅よりも狭い。具体的には、ブロック絶縁膜３０５の上面の幅よりも第１の制御ゲート電極３０６の下面の幅の方が狭くなっている。また、側壁絶縁部３０６ａのチャネル長方向及びチャネル幅方向の幅はブロック絶縁膜３０５の膜厚よりも薄い。
【００６５】
上記実施形態によれば、第１及び第２の実施形態と同様に制御ゲート電極３０６のチャネル長方向及びチャネル幅方向の幅がそれぞれ、ブロック絶縁膜３０５のチャネル長方向及びチャネル幅方向の幅よりも狭い。このため、第１及び第２の実施形態と同様に制御ゲート電極３０６からの電気力線が、セル外部に広がりにくくなる。また、第１の制御ゲート電極３０６の側壁に、金属酸化物で形成された側壁絶縁部３０６ａが設けられている。この側壁絶縁部３０６ａの誘電率は層間絶縁膜３０８の誘電率よりも高いため、第１の制御ゲート電極３０６及び第２の制御ゲート電極３０７からの電気力線がセル外部に広がりにくくなる。
【００６６】
したがって、制御ゲート電極からの電界を確実にトンネル絶縁膜に印加することができる。その結果、特性に優れた不揮発性半導体装置を得ることができる。
【００６７】
本実施形態に係る半導体装置の基本的な製造方法について、図２４〜図２８を参照し、説明する。図２５〜図２７は、チャネル幅方向に沿った断面図であり、図２４、図２８は、チャネル長方向に沿った断面図である。
【００６８】
まず、図２５に示すように、例えばボロン濃度が１０Ｅ１４ｃｍ−３から１０Ｅ１９ｃｍ−３のｐ型半導体基板２０１上にＯ３やプラズマを用いたＣＶＤ法により、トンネル絶縁膜３０３となる厚さ０．５〜１５ｎｍ程度のシリコン酸化膜またはシリコン酸窒化膜を形成する。トンネル絶縁膜３０３形成後、ＮＨ３またはプラズマを用いたＣＶＤ法により、電荷蓄積絶縁膜３０４となる厚さ２〜３０ｎｍ程度のシリコン窒化膜を形成する。
【００６９】
電荷蓄積絶縁膜３０４形成後、ＣＶＤ法により、ブロック絶縁膜３０５となる厚さ５〜１００ｎｍ程度のアルミナ膜を形成する。続いて、ブロック絶縁膜３０５上に、制御ゲート電極膜３０６となる厚さ２〜５０ｎｍ膜厚のＴｉＮ、ＴｉＣＮ、ＴａＮまたはＴａＣＮを形成する。第１の制御ゲート電極膜３０６をＲＦ電源またはＤＣ電源を用いたスパッタ法で成膜する場合、電源出力を３００Ｗ〜２０ＫＷとして適宜成膜時間を調整する。また、ターゲットにはチタンナイトライドまたはタンタルナイトライド、もしくはチタンまたはタンタルを用いる。また、スパッタガス中にＣを含むガス（例えばメタン）を加えることによりＴｉＣＮまたはＴａＣＮを形成することも可能である。また、第１の制御ゲート電極３０６は、Ｎ源としてＮＨ３を用いたＣＶＤ法によるＴｉＮ、ＴｉＣＮ、ＴａＮまたはＴａＣＮを使用してもよい。
【００７０】
次に、第２の制御ゲート電極膜３０７として厚さ１０〜５００ｎｍ程度のポリシリコンを形成する。次に、第２の制御ゲート電極膜３０７上に厚さ０．２〜２μｍ程度のパターニングのためのマスク膜３１０となるレジスト、またはＣＶＤ法によるシリコン窒化膜、またはＣ添加膜を形成する。
【００７１】
次に、図２６に示すように、マスク膜３１０を用いてＲＩＥ法により、ブロック絶縁膜３０５、電荷蓄積絶縁膜３０４、トンネル絶縁膜３０３及び半導体基板３０１を順次エッチングし、素子分離溝３２０を形成する。
【００７２】
次に、図２７に示すように第１の制御ゲート電極３０６の側面に側壁絶縁部３０６ｂとして金属酸化物膜を形成するためにＯ２を含む雰囲気中で熱処理を行う。２００℃から６００℃の温度において１０秒〜１時間の範囲で処理を施すことにより、厚さ０．５ｎｍ〜５ｎｍ程度の金属酸化物膜を形成することができる。これにより側壁絶縁部３０６ｂが、第１の制御ゲート電極３０６の側壁に形成される。全面に素子分離絶縁膜３３０となる厚さ５〜５０ｎｍ程度のＯ３またはプラズマを用いたＣＶＤ法によるシリコン酸化膜、または塗布法によるシリコン酸化膜を形成して素子間を充填する。その後、ＣＭＰ法などを用いて第２の制御ゲート電極３０７が露出するまで素子分離絶縁膜３３０の平坦化を行う。
【００７３】
図２８は、図２７の線分Ｃ―Ｃで切断したチャネル長方向の断面図である。
【００７４】
図２８に示すように、第２の制御ゲート電極３０７上に制御ゲート電極のパタ-ンを形成するための第２のマスク膜（図示せず）として厚さ０．２〜２μｍ程度のレジスト、ＣＶＤ法によるシリコン窒化膜、またはＣ添加膜を形成する。続いて、第２のマスク層をマスクとしてＲＩＥ法により，第２の制御ゲート電極３０７、第１の制御ゲート電極３０６、ブロック絶縁膜３０５、電荷蓄積絶縁膜３０４及びトンネル絶縁膜３０３を順次エッチングし、半導体基板３０１を露出させる。露出した半導体基板３０１にｎ型不純物を導入した後、熱処理を行ってソース／ドレイン領域３０２を形成する。
【００７５】
次に、図２４に示すように、第１の制御ゲート電極３０６の側面に側壁絶縁部３０６ａとして金属酸化物膜を形成するためにＯ２を含む雰囲気中で熱処理を行う。２００℃から６００℃の温度において１０秒〜１時間の範囲で処理を施すことにより、厚さ０．５ｎｍ〜５ｎｍ程度の金属酸化物膜を形成することができる。これにより側壁絶縁部３０６ａが、第１の制御ゲート電極３０６の側壁に形成される。層間絶縁膜３０８となる厚さ５〜５０ｎｍ程度のＯ３またはプラズマを用いたＣＶＤ法によるシリコン酸化膜、または塗布法によるシリコン酸化膜を形成して素子間を充填する。その後、ＣＭＰ法などを用いて第２の制御ゲート電極３０７が露出するまで層間絶縁膜絶縁膜３０８の平坦化を行う。
【００７６】
なお、第２の制御ゲート電極３０７がポリシリコン膜の場合には、更にその後Ｃｏ膜またはＮｉ膜を形成し、熱処理を行うことにより、ポリシリコンの全てまたは一部をシリサイド化させ抵抗を減少させることが可能である。
【００７７】
その後、周知の工程、つまり周辺回路（図示せず）を形成する工程、さらに配線（図示せず）等を形成する工程を経て、不揮発性半導体記憶装置が得られる。
【００７８】
本実施形態においても、第２の実施形態と同様に、第１の制御ゲート電極の側壁を酸化して側壁絶縁部を形成するための、容易に側壁絶縁部を形成することができる。
【００７９】
なお、第１の制御ゲート電極３０６を酸化することで、側壁絶縁部として金属酸化物膜が形成可能であれば、第１の制御ゲート電極３０６の材料は何でも良い。
【００８０】
なお、上述した第２及び第３の実施形態では、チャネル長方向及びチャネル幅方向に沿った断面において制御ゲート電極の側壁に側壁絶縁部を形成したが、チャネル長方向に沿った断面における
制御ゲート電極の側壁のみに側壁絶縁部を形成することでも、上述した各実施形態と同様の効果を得る事が可能である。
【００８１】
また、上述した各実施形態では、ブロック絶縁膜としてアルミナを用いたが、シリコン酸化膜を用いても良い。
【００８２】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１０】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１１】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１２】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１３】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１４】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１５】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１６】本発明の第１の実施形態の第１の変形例に係る半導体装置の構成を模式的に示した断面図である。
【図１７】本発明の第１の実施形態の第２の変形例に係る半導体装置の構成を模式的に示した断面図である。
【図１８】本発明の第１の実施形態の第３の変形例に係る半導体装置の構成を模式的に示した断面図である。
【図１９】本発明の第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図２０】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２１】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２２】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２３】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２４】本発明の第３の実施形態に係る半導体装置の構成を模式的に示した断面図である。
【図２５】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２６】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２７】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２８】本発明の第３の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【符号の説明】
【００８４】
１０１、２０１、３０１…半導体基板
１０２、２０２、３０２…ソース／ドレイン領域
１０３、２０３、３０３…トンネル絶縁膜
１０４、２０４、３０４…電荷蓄積絶縁膜
１０５、１０５ａ、１０５ｂ、１０５ｃ、２０５、３０５…ブロック絶縁膜
１０６、１０６ａ、１０６ｂ、２０６ａ、２０６ｂ、３０６ａ、３０６ｂ…側壁絶縁部
１０７、２０６、３０６…第１の制御ゲート電極
１０８、２０７、３０７…第２の制御ゲート電極
１０９、２０８、３０８…層間絶縁膜
１１０…ポリシリコン膜
１１１、１１２、２１０、３１０…マスク膜
１２０、２２０、３２０…素子分離溝
１２１、１２２、１２３…溝
１３０、２３０、３３０…素子分離絶縁膜
１４０、１４１、１４２…仮電極
【図１】
2010050215.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2010050215.tif 000007
【図６】
2010050215.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2010050215.tif 000019
【図１８】
2010050215.tif 000020
【図１９】
2010050215.tif 000021
【図２０】
2010050215.tif 000022
【図２１】
2010050215.tif 000023
【図２２】
2010050215.tif 000024
【図２３】
2010050215.tif 000025
【図２４】
2010050215.tif 000026
【図２５】
2010050215.tif 000027
【図２６】
2010050215.tif 000028
【図２７】
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【図２８】
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