(57)【要約】【課題】高速かつ高精度でアナログ／デジタル変換を行なうことのできる逐次近似型アナログ／デジタル変換回路を実現する。【解決手段】アナログ入力信号（Ｖｉｎ）と比較基準アナログ信号の電圧差を容量（１）に充電し、容量の充電電圧をプリアンプ（２）により増幅する。このプリアンプの出力信号をラッチ回路（４）によりラッチするアナログ／デジタル変換回路において、このプリアンプの増幅期間またはラッチ回路のプリアンプ出力ラッチ期間の一方を、下位ビット（比較ステップ１０から１２）において長くする。【選択図】図３
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【特許請求の範囲】
【請求項１】
アナログ入力信号を、複数の比較基準電圧との逐次比較に基づいて多ビットデジタル信号に変換するアナログ／デジタル変換回路であって、
第１の制御クロック信号に応答して、前記アナログ入力信号と与えられた比較規準電圧との差に応じた信号を生成する増幅器、
第２の制御クロック信号に応答して、前記増幅器の出力信号をラッチし出力するラッチ回路、
前記ラッチ回路の出力信号に従って、次の比較基準電圧を生成する論理回路、および
前記増幅器および前記ラッチ回路の動作を制御する制御回路を備え、前記制御回路は、前記多ビットデジタル信号の下位ビットに対する前記増幅器の増幅動作期間および前記ラッチ回路のラッチ期間のいずれか一方を上位ビットに較べて長くし、他方を前記多ビットデジタル信号の全ビットについて同一長さに設定する、アナログ／デジタル変換回路。
【請求項２】
前記制御回路は、前記多ビットデジタル信号の全ビットについて前記ラッチ回路のラッチ期間を同一に設定する、請求項１記載のアナログ／デジタル変換回路。
【請求項３】
前記制御回路は、前記多ビットデジタル信号の全ビットについて前記増幅器の増幅期間を同一の長さに設定する、請求項１記載のアナログ／デジタル変換回路。
【請求項４】
前記ラッチ回路は、前記増幅器の出力信号を受ける第１のラッチと、前記第１のラッチの出力信号をラッチして出力する第２のラッチを備え、
前記制御回路は、前記第１のラッチが、前記増幅器の出力信号を増幅してラッチするラッチ期間を長くする、請求項１記載のアナログ／デジタル変換回路。
【請求項５】
前記増幅器は、相補信号を生成し、
前記第１のラッチは、
電源ノードに結合される、ゲートとドレインが交差結合された第１のトランジスタ対と、
前記増幅器の出力する相補信号に従って前記第１のトランジスタ対に電流が流れる経路を形成する第２のトランジスタ対とを備える、請求項４記載のアナログ／デジタル変換回路。
【請求項６】
前記制御回路は、前記第１および第２の制御クロック信号を、マスタクロック信号に基づいて生成し、前記下位ビットに対する前記増幅期間およびラッチ期間のいずれか一方に対しては前記マスタクロック信号の１より大きな数のサイクルを割当て、前記上位ビットに対する前記増幅期間およびラッチ期間は前記マスタクロック信号の１より小さなクロックサイクルが割当てられる、請求項１記載のアナログ／デジタル変換回路。
【請求項７】
前記アナログ／デジタル変換回路は、冗長逐次比較方式の変換回路であり、
前記下位ビットは、補正が可能なビットである、請求項１記載のアナログ／デジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アナログ信号をデジタル信号に変換するアナログ／デジタル変換回路に関し、特に、アナログ入力信号を複数の比較基準電圧と逐次比較し、その比較結果に基づいてアナログ入力信号をデジタル信号に変換する逐次比較型アナログ／デジタル変換回路に関する。
【背景技術】
【０００２】
信号処理システム等においては、一般に、処理回路が、デジタル回路で構成されており、アナログ信号はデジタル信号に変換して必要な処理を行なうのが一般的である。たとえばマイクロコンピュータなどのプロセッサにおいては、温度センサまたは速度センサなどの動作環境を検知するセンサからのアナログ信号をデジタル信号に変換し、このデジタル信号に基いて、センサが検知した動作環境に応じた必要な処理が実行される。また、撮像カメラからのアナログ画像信号はデジタル画像信号に変換されて、各種必要な処理が実行される。
【０００３】
このようにアナログ信号をデジタル信号に変換するために、アナログ／デジタル変換回路（Ａ／Ｄ変換回路）と呼ばれる回路が利用される。このようなＡ／Ｄ変換回路の１つに、逐次比較型Ａ／Ｄ変換回路がある。この逐次比較型Ａ／Ｄ変換回路は、サンプリングされた入力信号と内蔵のＤ／Ａ変換器（デジタル／アナログ変換器）で生成された比較基準信号とを比較器で比較する。この比較結果に応じて次の比較基準信号を、内蔵Ｄ／Ａ変換器で生成する。この操作を繰返すことにより、アナログ入力信号をデジタル信号に変換する。通常、逐次比較型Ａ／Ｄ変換回路は、サンプルアンドホールド回路、１個の比較器、比較基準信号を生成する内蔵Ｄ／Ａ変換器、デジタル比較基準信号および最終デジタル信号を生成する論理回路、および内部タイミングを生成するタイミング発生回路を有する。
【０００４】
通常の逐次比較型Ａ／Ｄ変換回路では、２進探索アルゴリズムを用いてアナログ／デジタル変換を行なう。この場合、Ｎビット分解能Ａ／Ｄ変換が、Ｎステップ（Ｎ回の比較）で行われる。この変換時においては、Ｎビット分解能に応じて、アナログ入力レンジを、０から２＾Ｎ−１に正規化して考える。ここで、＾は、べき数を示す。
【０００５】
比較器が、このアナログ入力信号Ｖｉｎと比較信号（比較基準電圧）と比較する。１ステップ目においては、比較基準電圧Ｖｒｅｆ（１）は２＾（Ｎ−１）である。比較結果において、アナログ入力信号Ｖｉｎが１回目の比較基準電圧Ｖｒｅｆ（１）よりも大きいときには、比較器の出力が“１”となり、２ステップ目の比較基準電圧Ｖｒｅｆ（２）は、次式で表わされる電圧となる：
Ｖｒｅｆ（２）＝２＾（Ｎ−１）＋２＾（Ｎ−２）
一方、このアナログ入力信号Ｖｉｎが、１回目の比較基準電圧Ｖｒｅｆ（１）よりも低いときには、比較器の出力信号は“−１”（０）となり、比較基準電圧Ｖｒｅｆ（２）は次式で表わされる：
Ｖｒｅｆ（２）＝２＾（Ｎ−１）−２＾（Ｎ−２）
すなわち、２進探索アルゴリズムにおいては、比較結果に応じて次の比較基準電圧を、前のサイクルの比較基準電圧の１／２倍を加減算して逐次比較を行なう。高速な比較を行なうことにより、変換時間をできるだけ短くでき、すなわち高速にＡ／Ｄ変換することが可能となる。
【０００６】
この２進探索方式のＡ／Ｄ変換においては、探索範囲を２分割し、その２分割領域のいずれにアナログ入力信号が存在するかを識別する。したがって、この２進探索方式の場合、Ｎビット分解能の場合、Ｎステップの変換であり、２＾Ｎ通りの比較パターン（比較結果パターン）が存在し、また、変換出力レベルは、２＾Ｎ個である。この場合、各変換出力レベルと比較結果パターンとは１対１に対応しており、この比較結果パターンにおいては、対応の変換出力レベルに対してすべてのステップで比較が正しく行なわれていると仮定している。したがって、１回でも、この比較に誤りがある場合、誤った変換出力レベルに変換され、正確なアナログ／デジタル変換を行なうことができなくなる。
【０００７】
このアナログ／デジタル変換の誤変換を防止して高精度でアナログ／デジタル変換を行なうことを図る構成が、特許文献１（特開２００１−２９２０６４号公報）に示されている。この特許文献１に示される構成においては、上位ビット側から最下位ビット側に逐次変換を行なう逐次比較近似式アナログ／デジタル変換回路において、少なくとも最下位ビットのＡ／Ｄ（アナログ／デジタル）変換期間を他のビットの変換期間よりも長く設定する。最下位ビットのＡ／Ｄ変換時においては、入力アナログ信号Ｖｉｎと内蔵Ｄ／Ａ変換器の出力電圧Ｖｒｅｆの差が小さくなる。この結果、比較器の動作速度が低下し、Ａ／Ｄ変換精度が低下する。この問題に対して、少なくとも最下位ビットのＡ／Ｄ変換期間を長くして、比較器の出力が十分に安定状態となる期間を確保し、Ａ／Ｄ変換精度の低下を抑制する。
【０００８】
また、特許文献２（特開平７−２６４０７１号公報）においても、下位ビットに対する比較器の逐次比較動作を、低電源電圧下においても確実に行なうことを図る構成が示される。この特許文献２に示される構成においては、電源電圧に従って、比較期間を決定するクロック信号の周期を変更し、電源電圧低下時においてはアナログ入力信号のサンプリング動作期間を長くするとともに、逐次比較動作時間については、上位ビットよりも下位ビットを長くする。比較器における比較動作に対し十分な期間を確保することにより、下位ビットにおける変換精度が低下するのを抑制することを図る。
【０００９】
また、Ａ／Ｄ変換を、高精度でかつ高速に行なうために、冗長２進数逐次比較型Ａ／Ｄ変換の構成が、非特許文献１（F. Kuttner et al.,“A 1.2V 10b 20Msample/s Non-Binary Successive Approximation ADC in 0.13μm CMOS,”ISSCC Digest of Technical Papers, February 5, 2002）に示されている。この非特許文献１においては、ｘ進（１＜ｘ＜２）検索法に基づいて比較基準電圧を生成し、Ｎビット比較信号Ｖｉｎを、Ｍステージで変換することにより、Ａ／Ｄ変換を高速かできることが記載される。ここで、Ｎ＜Ｍである。この非特許文献１においては、ｘ進探索を行なうことにより、各ステップにおける比較基準電圧振幅を小さくして、各比較ステップの期間を短くすることを図る。
【００１０】
また、この非特許文献１においては、Ａ／Ｄ変換においては、各比較基準電圧に対し誤差を許容をする。比較基準電圧を、この許容誤差を考慮して設定する。比較ステップの冗長性により、すなわち、分解能よりも比較ステップ数が大きいため、１つの入力電圧に対する変換結果出力に対して複数の比較結果パターンが存在する。従って、Ｍビット変換結果をテーブルメモリなどによりＮビットデジタル信号に変換する。これにより、ある比較ステップにおいてエラーが生じても、後のステップで、このエラーを訂正することができる。
【００１１】
また、冗長逐次比較近似Ａ／Ｄ変換アルゴリズムの一般的解説が、非特許文献２（小川等「冗長性をもった逐次比較近似ＡＤ変換アルゴリズム」、信学技報、２００７年１０月）に示されている。この非特許文献２においては、非２進探索アルゴリズムにおいて比較器の比較範囲に冗長性を持たせる（オーバーラップさせる）ことにより、デジタル誤差補正を可能とするアルゴリズムを解説する。
【００１２】
この非特許文献２においては、ｋ比較ステップにおける比較基準電圧Ｖｒｅｆ（ｋ）を、１からｋ比較ステップにおいて利用された初期比較基準電圧および比較基準電圧の増減値の加算により、決定する。比較ステップの冗長性により、各変換出力レベルに対して複数の比較結果パターンを対応付けることを可能とする。各比較結果パターンをテーブルＲＯＭ（読出専用メモリ）などに格納することにより、誤差が生じても、その誤差が補正された正確な変換出力が得られることを記載する。
【特許文献１】特開２００１−２９２０６４号公報
【特許文献２】特開平７−２６４０７１号公報
【非特許文献１】F. Kuttner et al.,“A 1.2V 10b 20Msample/s Non-Binary Successive Approximation ADC in 0.13μm CMOS,”ISSCC Digest of Technical Papers, February 5, 2002
【非特許文献２】小川等「冗長性をもった逐次比較近似ＡＤ変換アルゴリズム」、信学技報、２００７年１０月
【発明の開示】
【発明が解決しようとする課題】
【００１３】
逐次比較方式においては、アナログ入力信号と比較基準電圧との差が小さい下位ビットほど変換操作に対し精度が要求される。上述の特許文献１および２においては、この下位ビットの変換期間（比較ステップのサイクル時間）を長くし、上位ビットの変換期間を相対的に短くし、Ａ／Ｄ変換の高速化および高精度化を図る。
【００１４】
逐次比較型Ａ／Ｄ変換器においては、比較器の出力段に、ラッチ回路が設けられる。したがって、この変換期間は、比較器の比較期間およびおよびラッチ回路のラッチ期間の合計期間により決定される。したがって、特許文献１および２に示すように、下位ビットの変換サイクル期間を長くした場合、比較回路およびラッチ回路それぞれの動作期間がともに、下位ビットで長くなる。従って、高速化にも限界がある。
【００１５】
また、上述の非特許文献１および２においては、冗長非２進数探索法に従ってＡ／Ｄ変換を行なうことにより、変換エラー訂正を行なうことを図る。しかしながら、この冗長非２進数逐次比較方式において、少なくとも最下位ビットの変換操作にエラーが生じた場合、そのエラーは、訂正できない。これらの非特許文献１および２は、冗長性非２進数逐次比較型Ａ／Ｄ変換によるＡ／Ｄ変換の高速化および高精度化を図ることを示しているだけであり、少なくとも最下位ビットを含む冗長性による訂正ができないビットにおいてエラーが生じた場合の、エラー訂正については何ら考慮していない。
【００１６】
それゆえ、この発明の目的は、高精度でかつ高速にＡ／Ｄ変換を行なうことのできるアナログ／デジタル変換回路を提供することである。
【課題を解決するための手段】
【００１７】
この発明に係るアナログ／デジタル変換回路は、要約すれば、多ビットデジタル信号の下位ビットの変換において比較器の増幅時間またはラッチ回路のラッチ期間の少なくともいずれか一方を、他のビットに比べて長くする。
【発明の効果】
【００１８】
高精度の比較が要求される下位ビットにおいて信号の増幅期間またはラッチ期間のいずれかが長くされ、高精度化に必要な時間のみを長くでき、変換サイクルが必要以上に長くなるのを抑制できる。これにより、高精度かつ高速でアナログ／デジタル変換を行なうことができる。
【発明を実施するための最良の形態】
【００１９】
［実施の形態１］
図１は、この発明において利用される冗長非２進数逐次比較近似ＡＤ変換の比較操作および比較基準電圧の一例を示す図である。図１においては、入出力信号Ｖｉｎを１０ビットデジタル信号に変換する際に、１２ステップの比較を行なう。
【００２０】
この場合、比較基準電圧として、以下の比較基準電圧（比較コード）が利用される。１回目の比較基準電圧として５１２（＝２＾９）が用いられる。２回目の比較には、１回目の比較結果に応じて、前回の比較コード（比較基準電圧）に対し±２５６が択一的に加算されたコードが比較コードとして利用される。すなわち、アナログ入力信号よりも比較基準電圧が低い場合には、＋２５６が加算されて、２回目の比較コード（比較基準電圧）が生成され、逆の場合には、−２５６が加算されて比較コード（比較基準電圧）が生成される。以下の比較ステップにおいても同様である。
【００２１】
３回目の比較時には、前回の比較コードに対し±１２８が２回目の比較結果に応じて択一的に加算されて比較コードが生成される。４回目の比較時には、前回の比較結果に応じて、前回の比較コードに対して±８０が択一的に加算されて比較コードが生成される。５回目の比較時においては、前回の比較結果に応じて、前回の比較コードに対し±４８を加算して、比較コードが生成される。６回目の比較時においては、５回目の比較時の比較結果に応じて５回目の比較コードに対し±２８択一的に加算されて比較コードが生成される。７回目、８回目および９回目の比較時においては、前回の比較結果に応じて、前回の比較基準電圧に対し±１６、±９、および±５がそれぞれ、択一的に加算されて比較コードが生成される。
【００２２】
１０回目、１１回目および１２回目の比較時においては、前回の比較コード（比較基準電圧）に対して±３、±２、および±１がそれぞれ、前回の比較結果に応じて択一的に加算されてそれぞれの比較ステップにおける比較コードが生成される。
【００２３】
１０ビットデジタル値を生成する際に、１２ステップの比較が行なわれる。この比較の冗長性により、比較範囲に冗長性を持たせることができ、比較サイクルにおける比較結果誤りを、後の比較ステップで訂正することができる。
【００２４】
一般に、Ｎビット分解能逐次比較Ａ／Ｄ変換を、Ｍステップ（Ｎ＜Ｍ）で実現する非２進数探索アルゴリズムにおいては、第ｋ回目の比較ステップ（ｋステップ）の比較基準コードＰｒｅｆ（ｋ）は、第ｉ比較ステップにおいて加算されるコードの絶対値をｐ（ｉ）とし、第（ｉ−１）比較ステップにおける比較結果をｄ（ｉ−１）として表わすと、次式（１）で表わされる。このとき、比較コードの変化値ｐ（ｉ）は、次式（２）および（３）を満たす。
【００２５】
【数１】
2010124405.tif 000003
【００２６】
比較コード変化値ｐ（ｉ）が、ｘ＾（−ｉ）×ｐ（ｉ−１）で表わされるときには、ｘ進探索Ａ／Ｄ変換である。オーバレンジ量ＯＶは、この非２進数探索を行なう場合、１０ビット２進探索を行なう場合の最大値２＾Ｎ−１を超える値を示す。通常、このオーバレンジ量ＯＶは、０よりも小さい領域および最大値２＾Ｎ−１よりも大きな領域に、等しい範囲が振り分けられることが多い（非特許文献２参照）。
【００２７】
この場合、図１に示す比較コードにおいては、上式（１）−（３）を利用して、比較コード変化値を逐次決定する。冗長性ｑ（ｋ）を、次式（４）で定義した場合、入力アナログ電圧Ｖｉｎと比較基準電圧Ｖｒｅｆ（ｋ）が、次の関係式（５）を満たしていれば正しいＡＤ変換結果が求められる。ここで、比較基準電圧Ｖｒｅｆ（ｋ）は、比較基準コードＰｒｅｆ（ｋ）に対応する。すなわち、次式（５）が満たされていれば、比較ステップにおけるエラーが訂正可能である。
【００２８】
【数２】
2010124405.tif 000004
【００２９】
上式（４）の表わされる冗長性ｑ（ｋ）は、各ステップでの比較結果の反対の比較結果の範囲に、後段の比較によってどこまで戻れるかを示す。すなわち、各ステップにおける比較結果が誤っている場合の誤り訂正可能な範囲を示す。冗長性ｑ（ｋ）で表わされる範囲であれば、第ｋ比較ステップ目で間違えても、正しい変換出力レベルを求めることが可能となる。
【００３０】
具体的に、図１に示す比較コード（比較基準値）を用いた場合の補正の例を示す。今、アナログ入力信号（Ｖｉｎ）は、５１２ＬＳＢよりも十分大きく、本来１回目の比較で、“Ｈ”と判定すべきところ、“Ｌ”と判定した場合を考える。ここで、ＬＳＢは、冗長最下位ビットにより示される電圧幅、すなわち、冗長デジタル信号の単位電圧ステップを示す。
【００３１】
２回目の比較においては、前回の誤った比較結果を受けて、５１２−２５６＝２５６の比較コードが、アナログ入力信号Ｖｉｎと比較される。アナログ入力信号Ｖｉｎは、５１２ＬＳＢよりも大きいため、この比較結果は“Ｈ”となる。３回目の比較においては、前回の比較結果を受け、２５６＋１２８＝３８４の比較コードが生成され、アナログ入力信号Ｖｉｎと比較され、同様に、比較結果は“Ｈ”となる。４回目以降も同様に動作し、４回目の比較コードが、３８４＋８０＝４６４、５回目の比較コードが、４６４＋４８＝５１２、６回目の比較コードが、５１２＋２８＝５４０、７回目の比較コードが、５４０＋１６＝５５６、８回目の比較コードが、５５６＋９＝５６５、９回目の比較コードが、５６５＋５＝５７０、１０回目の比較コードが、５７０＋３＝５７３、１１回目の比較コード＝５７３＋２＝５７５、１２回目の比較コードが５７５＋１＝５７６となる。
【００３２】
アナログ入力信号Ｖｉｎが５１２よりも十分大きいとき（１２回目の比較コード５７６よりも大きいとき）、１２回目の比較結果も“Ｈ”となり、出力されるデジタル変換結果は、１２回目の比較コードに１加算されて、５７７となる。したがって、アナログ入力信号が、５７７ＬＳＢと５１２ＬＳＢの範囲であれば、１回目の比較で誤って“Ｌ”と判定した場合であっても、その後の比較で補正することが可能である。
【００３３】
また、別の例として、たとえば９回目の比較で本来“Ｌ”と判定すべきところを、“Ｈ”と判定した場合、以下のような比較シーケンスが行なわれる。１０回目の比較コードは、９回目の比較コードをＣ９とすると、Ｃ９＋３となる。この１０回目の比較において正常に比較された場合、この判定結果は“Ｌ”となる。１１回目の比較コードは、Ｃ９＋３−２＝Ｃ９＋１であり、この比較コードがアナログ入力信号Ｖｉｎと比較される。正常に比較された場合、この判定も“Ｌ”となる。１２回目の比較では、その比較コードはＣ９＋１−１＝Ｃ９となり、９回目の比較コードと等しくなる。１２回目の比較が正常に行なわれた場合、その比較結果は“Ｌ”となり、９回目の比較結果の誤りが補正される。
【００３４】
一方、１０回目の比較において“Ｈ”と判定すべきときに、”Ｌ”と判定した場合を考える。この場合、１０回目の比較コードをＣ１０とすると、１１回目の比較コードは、Ｃ１０−２となる。１１回目の比較結果は、“Ｈ”となり、１２回目の比較コードは、Ｃ１０−２＋１＝Ｃ１０−１となる。この１２回目の比較コードは、１０回目の比較コードと異なり、従って、１０回目の比較誤判定は、訂正することができない。
【００３５】
図２は、この図１に示す比較コードを利用する場合の各比較ステップにおける補正可能範囲を示す図である。１回目および２回目の比較ステップでは、前述の式（４）から、６４ＬＳＢの範囲が補正可能範囲である。３回目の比較ステップの補正可能範囲は、３２ＬＳＢであり、４回目から９回目までの補正可能範囲は、それぞれ、３２ＬＳＢ、１６ＬＳＢ、８ＬＳＢ、４ＬＳＢ、２ＬＳＢ、１ＬＳＢおよび０ＬＳＢである。一方、１０回目以降においては、上述の式（４）の値が負となり、式（５）の関係は満たされない。従って、補正可能な範囲は存在せず、１０回目以降の比較結果に対しては、補正不可能である。
【００３６】
この冗長逐次比較方式において、補正可能なビットと補正不可能なビットが存在する場合、比較精度は、これらの補正不可能なビットに対して要求される。この要求される比較精度の相違を利用して、本発明においては、Ａ／Ｄ変換の高速化および／または高精度化を実現する。すなわち、補正不可能な下位ビットに対する比較結果信号の増幅期間またはラッチ期間を長くして、比較結果信号が確定する時間を十分に確保する。
【００３７】
図３は、この発明の実施の形態１に従う逐次比較型Ａ／Ｄ変換回路の構成を概略的に示す図である。図３において、逐次比較型Ａ／Ｄ変換回路（以下、単にＡ／Ｄ変換回路と称す）は、サンプル／ホールド用容量１と、この容量１に充電された電圧を増幅するプリアンプ２と、プリアンプ２の出力をラッチするラッチ回路４と、ラッチ回路４の出力値に従って次の比較コードを生成する比較コード生成回路６と、ラッチ回路４の出力値を逐次格納して、デジタル変換値Ｄｏｕｔを生成するレジスタ（ＳＡＲ：逐次近似レジスタ）１０と、比較コード生成回路６からの比較コードＣＭＲをアナログ信号に変換するデジタル／アナログ変換器（ＤＡＣ）８とを含む。
【００３８】
容量１は、スイッチＳＷ１を介してアナログ入力信号Ｖｉｎをその一方電極に受け、またスイッチＳＷ２を介してデジタル／アナログ変換器８の出力信号をその一方電極に受ける。スイッチＳＷ１は制御クロック信号φ１に応答して選択的にオン状態となり、スイッチＳＷ２は、補の制御クロック信号Ｚφ１に応答して選択的にオン状態となる。制御クロック信号φ１およびＺφ１は、互いに相補な制御クロック信号である。
【００３９】
プリアンプ２は、インバータＩＶ１と、インバータＩＶ１の入力および出力の間に接続されるスイッチＳＷ３とを含む。スイッチＳＷ３は、制御クロック信号φ１Ａに応答して選択的にオン状態となる。インバータＩＶ１は、容量１の他方電極の電圧値を反転増幅する。
【００４０】
ラッチ回路４は、スイッチＳＷ４およびＳＷ５と、２段の縦続接続されるインバータＩＶ２およびＩＶ３を含む。スイッチＳＷ４は、制御クロック信号φ２に従ってプリアンプ２の出力信号を、初段のインバータＩＶ２の入力に伝達する。スイッチＳＷ５は、補の制御クロック信号Ｚφ２に従ってインバータＩＶ３の出力をインバータＩＶ２の入力に結合する。これらの制御クロック信号φ２およびＺφ２は、互いに相補な制御クロック信号である。
【００４１】
なお、図３において、スイッチＳＷ１からＳＷ５を機械的スイッチにより構成されるように示すが、これらのスイッチは、アナログスイッチで構成あればよく、例えばＣＭＯＳトランスミッションゲートなどの半導体素子で構成される。以下の、実施の形態においても同様である。
【００４２】
比較コード生成回路６は、コード記憶部１２を含み、このラッチ回路４からの出力信号に従って各比較ステップに応じて、ラッチ回路４の出力信号に従って比較コードＣＭＲを生成する。レジスタ１０は、このラッチ回路４の出力値を、下位ビット位置に格納し、比較ステップ毎に格納値を順次上位ビット方向にシフトする。このレジスタ１０に格納されたデジタル信号ＤＯＵＴは、図１に示す比較シーケンスにおいては、１２ビットデジタル信号であり、図示しないテーブルメモリを参照して、最終の１０ビットデジタル信号が生成される。これにより、アナログ入力信号Ｖｉｎが、分解能１０ビットでデジタル信号に変換される。
【００４３】
このＡ／Ｄ変換回路は、さらに、Ａ／Ｄ変換回路のＡ／Ｄ変換動作を制御する制御部２０を含む。制御部２０は、マスタクロック信号ＭＣＬＫを分周する分周回路２１と、分周回路２１の分周クロック信号ＶＣＬＫとマスタクロック信号ＭＣＬＫの一方を伝達する切換回路（ＭＵＸ）２３と、切換回路２３からのクロック信号をカウントするカウンタ２５と、カウンタ２５のカウント値に従って切換回路２３の選択経路を設定するサイクル制御回路２７と、切換回路２３からのクロック信号に従って各種制御信号を生成する制御クロック生成回路２９を含む。
【００４４】
分周回路２１は、たとえば図示しないプロセッサから与えられるマスタクロック信号ＭＣＬＫを分周し、クロックサイクルがマスタクロック信号ＭＣＬＫのそれよりも長い分周クロックＶＣＬＫを生成する。カウンタ２５は、切換回路２３から与えられるクロック信号をカウントし、変換シーケンスにおける各比較ステップ番号を示すカウント値を生成する。
【００４５】
サイクル制御回路２７は、カウンタ２５からのカウント値に従って実行比較ステップ番号を識別し、比較ステップが補正不可能なビットに対する比較ステップとなると、切換回路２３に、分周回路２１からの分周クロック信号ＶＣＬＫを選択させる。補正可能なビットに対する比較ステップに対しては、切換回路２３は、サイクル制御回路２７の制御の元にマスタクロック信号ＭＣＬＫを選択する。
【００４６】
カウンタ２５からのカウント値は、また、比較コード生成回路６へ与えられる。比較コード生成回路６は、このカウンタ２５からのカウント値に従って比較ステップに応じた比較コードをコード記憶部１２から読出し、ラッチ回路４からの選択信号に従って符号が正負（±）のいずれかを加算して比較コードＣＭＲを生成する。
【００４７】
制御クロック生成回路２９は、切換回路２３からのクロック信号に従って各種制御信号φ１、φ１Ａ、φ２、Ｚφ２、Ｚφ１を生成する。
【００４８】
図４は、図３に示すＡ／Ｄ変換回路の変換動作の一例を示すタイミング図である。図４においては、図１に示すように、１２比較ステップにより、分解能１０ビットのデジタル信号を生成する場合の動作について説明する。図４においては、各比較ステップの番号を併せて示す。
【００４９】
変換シーケンスは、アナログ入力信号をサンプリングして保持するサンプリング期間と、アナログ入力信号と各比較基準値（比較コード）とを比較して、各比較結果に基づいてデジタル信号のビット値を決定する比較期間とを含む。
【００５０】
サンプリング期間においては、制御クロック信号φ１およびφ１ＡはともにＨレベルであり、スイッチＳＷ１およびＳＷ３がオン状態である。また、制御クロック信号Ｚφ１、φ２はＬレベルであり、制御クロック信号Ｚφ２はＨレベルである。この状態においては、スイッチＳＷ１、ＳＷ３およびＳＷ５がオン状態であり、スイッチＳＷ２およびＳＷ４がオフ状態である。プリアンプ２においてインバータＩＶ１の入力および出力が相互接続され、インバータＩＶ１の入力にオートゼロ電圧が生成される。サンプル／ホールド用容量１には、また、アナログ入力信号ＶｉｎがスイッチＳＷ１を介して与えられており、インバータＩＶ１の入出力短絡時の電圧すなわちオートゼロ電圧とアナログ入力信号Ｖｉｎの差が、容量１に充電される。
【００５１】
次いで、制御クロック信号φ１ＡをＬレベルに立下げ、スイッチＳＷ３をオフ状態とする。このとき、スイッチＳＷ１は、まだオン状態である。応じて、インバータＩＶ１のオートゼロ電圧が消去され、容量１に、アナログ入力信号Ｖｉｎの電圧に応じた電荷が保存される。この制御クロック信号φ１ＡがＬレベルに立下がることにより、サンプリング期間が終了する。
【００５２】
次いで、制御クロック信号φ１がＬレベルとなり、スイッチＳＷ１がオフ状態となり、比較期間が開始される。この比較期間においては、制御クロック信号Ｚφ１がＨレベルに維持され、スイッチＳＷ２はオン状態に維持され、デジタル／アナログ変換器８からの比較基準アナログ信号が、容量１に与えられる。容量１において、アナログ入力信号と比較基準電圧との差分値に応じた電圧が生成され、プリアンプ２が、この差分値を増幅する。この場合、インバータＩＶ１の入力の電圧は、アナログ入力信号Ｖｉｎと比較基準アナログ信号ＣＭＲＡの差分値の反転値−（Ｖｉｎ−ＣＭＲＡ）であり、インバータＩＶ１の反転増幅により、差分値（Ｖｉｎ−ＣＭＲＡ）に応じた信号が生成される。ここで、比較基準アナログ信号ＣＭＲＡは、比較コードＣＭＲをデジタル／アナログ変換器８により生成されたアナログ信号である。
【００５３】
第１比較ステップから第９比較ステップにおいては、制御クロック信号φ２はマスタクロック信号ＭＣＬＫに同期してＨレベルおよびＬレベルを繰返し、一方、補の制御クロック信号Ｚφ２は、マスタクロック信号ＭＣＬＫと同期してかつ相補的にＨレベルおよびＬレベルを繰返す。
【００５４】
制御クロック信号φ２がＨレベルであり、補の制御クロック信号Ｚφ２がＬレベルのときには、ラッチ回路４において、スイッチＳＷ４がオン状態、スイッチＳＷ５がオフ状態である。従って、２段のインバータＩＶ２およびＩＶ３により、プリアンプ２の出力する信号が増幅される。一方、制御クロック信号φ２がＬレベルであり、補の制御信号Ｚφ２がＨレベルのときには、スイッチＳＷ４がオフ状態、スイッチＳＷ５がオン状態となり、インバータＩＶ２およびＩＶ３が、プリアンプ２の出力信号をラッチする。
【００５５】
各比較ステップにおいては、カウンタ２５は、マスタクロック信号ＭＣＬＫを切換回路２３を介して受けてカウント動作を行って、そのカウント値を比較コード生成回路６へ与える。比較コード生成回路６は、このカウント値に従って、比較ステップに応じた比較コードＣＭＲをコード記憶部１２から読出し、ラッチ回路４の出力信号に従って読出したコードの符合を決定して加算して比較コードＣＭＲを生成する。
【００５６】
すなわち、第１比較ステップにおいて、比較コードＣＭＲ（＝５１２）がデジタル／アナログ変換器８によりアナログ信号に変換され、スイッチＳＷ２を介して容量１へ与えられる。制御クロック信号φ１はＬレベルであり、スイッチＳＷ１はオフ状態である。インバータＩＶ１０の入力には、アナログ入力信号Ｖｉｎの電圧レベルに応じた電荷が蓄積される。デジタル／アナログ変換器８からの信号に従って、インバータＩＶ１の入力には、このアナログ入力信号Ｖｉｎと比較コードＣＭＲのアナログ変換信号との差に応じた電圧が表われる。インバータＩＶ１が、この電圧差を反転増幅し、応じて、インバータＩＶ１の出力信号が変化する。このとき、制御クロック信号φ２はＨレベルであり、スイッチＳＷ４は、オン状態であるため、インバータＩＶ２およびＩＶ３により、インバータＩＶ１の出力信号がさらに増幅され、その増幅信号が、比較コード生成回路６およびレジスタ１０へ与えられる。
【００５７】
次いで、制御クロック信号φ２がＬレベル、補の制御信号Ｚφ２がＨレベルとなり、インバータＩＶ１とインバータＩＶ２とが分離され、このプリアンプ２により増幅された比較結果が、ラッチ回路４によりラッチされる。レジスタ１０は、切換回路２３からのクロック信号に同期して、ラッチ回路４の出力値を最下位ビット位置に格納する。また、比較コード生成回路６においては、カウンタ２５のカウント値に従って次の比較コードをコード記憶部１２から読出し、ラッチ回路４からの出力信号に従って比較コードの符合を決定して加算し、比較コードＣＭＲを生成する。
【００５８】
具体的に、アナログ入力信号Ｖｉｎが、デジタル／アナログ変換器８の出力する比較基準アナログ信号よりも高い電圧レベルのときには、インバータＩＶ１の入力電圧は負電圧であり、インバータＩＶ１の出力信号が、ハイレベルに上昇する。一方、デジタル／アナログ変換器８からの比較基準アナログ信号が、アナログ入力信号Ｖｉｎよりも高いときには、インバータＩＶ１の入力の電圧が正電圧となり、インバータＩＶ１の出力信号がローレベルとなる。これにより、アナログ入力信号Ｖｉｎとデジタル／アナログ変換器８からの比較基準アナログ信号との電圧の大小比較が行なわれ、その電圧差がプリアンプ２（インバータＩＶ１）により増幅される。インバータＩＶ１の出力信号を増幅する増幅期間（制御クロック信号φ２がＨレベルの期間）が完了すると、制御クロック信号φ２がＬレベル、補の制御信号Ｚφ２がＨレベルとなり、ラッチ回路４により、この増幅結果がラッチされる。以降、比較ステップ９まで、マスタクロック信号ＭＣＬＫに従って同様の動作が行なわれる。
【００５９】
この第９比較ステップまでの期間においては、各ビットは、訂正可能なビットである。一方、第１０比較ステップから第１２比較ステップにおいては、変換結果のビットは、訂正不可能なビットである。したがって、カウンタ２５からのカウント値に従って、サイクル制御回路２７は切換回路２３の接続経路を切換え、分周回路２１からの分周信号ＶＣＬＫを切換回路２３を介してカウンタ２５および制御クロック生成回路２９へ与える。
【００６０】
分周回路２１は、マスタクロック信号ＭＣＬＫを一例として２分周して、分周クロック信号ＶＣＬＫを生成する。制御クロック生成回路２９は、与えられたクロック信号に従って各制御クロック信号を生成している。従って、制御クロック生成回路２９からの制御クロック信号φ２およびＺφ２の周期は、この分周クロック信号ＶＣＬＫに従って、２倍に設定される。応じて、プリアンプ２およびラッチ回路４による増幅期間およびラッチ期間が、第１比較ステップ１から第９比較ステップまでの期間の２倍に設定される。
【００６１】
この第１０比較ステップから第１２比較ステップにおいては、増幅およびラッチ期間がそれぞれ第１比較ステップから第９比較ステップまでの期間の２倍に設定される以外、同様の変換操作が実行され、分周クロック信号ＶＣＬＫに従って比較コード生成回路６がコード記憶部１２から比較コードＣＭＲを、カウンタ２５のカウント値およびラッチ回路４の出力信号に従って生成し、また、レジスタ１０が、この分周クロック信号ＶＣＬＫに従ってラッチ回路４のラッチ出力信号を格納する。
【００６２】
最終の第１２比較ステップが終了し、その比較結果が“Ｈ”のときには（アナログ入力信号Ｖｉｎが比較コードが規定する電圧よりも高いとき）、レジスタ１０の最下位ビット位置に“１”が格納され、それまでに格納された値が上位ビット方向にシフトされる。このレジスタ１０からの１２ビットデジタル信号ＤＯＵＴは、図示しないテーブルメモリへ与えられ、最終の１０ビットデジタル信号に変換される。
【００６３】
図５は、この発明の実施の形態１におけるＡ／Ｄ変換回路の一比較ステップのインバータＩＶ１の出力波形を概略的に示す図である。図５において、一比較ステップの始まりにおいて、インバータＩＶ１へは、デジタル／アナログ変換器８から比較基準アナログ信号が与えられる。この場合、比較コード生成回路６は、クロック信号に同期して比較コードＣＭＲを生成している。従って、デジタル／アナログ変換器８の比較基準アナログ信号が変化し、容量１を介してインバータＩＶ１の入力信号が変化し、また、インバータＩＶ１の出力信号が変化し始めるまでに時間Δｔを要する。
【００６４】
この時間Δｔ経過後、アナログ入力信号Ｖｉｎと比較基準アナログ信号との電圧差に応じてインバータＩＶ１の出力信号が変化する。このとき、インバータＩＶ１の出力信号波形は、その出力ノードの負荷容量を充電するため、緩やかに変化する。前回の比較結果から今回の比較結果が反対となる場合、少なくとも期間Ａが必要とされる。この期間Ａ計化時においては、ラッチ（インバータＩＶ２）のしきい値電圧ＶＴＬとインバータＩＶ１の出力信号波形の電圧レベルが等しい状態である。
【００６５】
この比較ステップの比較結果が、冗長比較により補正できる場合には、インバータＩＶ１の出力信号波形が、ラッチのしきい値電圧ＶＴＬに対して補正可能範囲（冗長性）ｑ（ｋ）の範囲であれば、増幅動作を終了してラッチに移行することができる。従って、この期間Ｂ経過時においてインバータＩＶ１による増幅動作を停止した場合、冗長比較により、正しい変換結果が得られる。
【００６６】
一方、冗長比較による補正が不可能な下位ビットに対しては、少なくとも増幅期間Ａが必要とされる。補正不可能な下位ビットに対しては、補正可能な上位ビットの増幅期間（ラッチ回路４へプリアンプ２の出力信号を伝達する期間）よりもその増幅期間を長くする（期間Ａ以上とする）、または上位ビットの増幅期間を短くする。
【００６７】
また、下位ビットほど、インバータＩＶ１に対する入力電圧が小さくなるため、その出力信号を増幅する時間が大きくなり、ラッチのしきい値電圧ＶＴＬを超えるまでに時間を要する。したがって、この点からも、下位ビットについては、少なくとも増幅期間を長くする必要がある。この場合、ラッチ回路のラッチ時間も長くすることにより、比較ステップにおいて増幅期間およびラッチ期間を同じとすることにより、制御クロック信号の生成が容易となる。
【００６８】
この図４に示すように、訂正不可能なビットに対して比較ステップの期間を訂正可能な上位ビットの比較ステップの期間よりも長くすることにより、高精度で、アナログ／デジタル変換を行なうことができる。この場合、上位ビットの比較ステップのサイクル期間を短くすることが可能であり、アナログ／デジタル変換を高速で行なうことができる。
【００６９】
以上のように、この発明の実施の形態１に従えば、アナログ信号を多ビットデジタル信号に冗長逐次比較方式に従って変換する場合、補正が不可能な下位ビット（式（４）の値が負となるビット）の比較ステップの期間を長くしている。これにより、高精度でかつ高速でアナログ信号をデジタル信号に変換することができる。
【００７０】
［実施の形態２］
図６は、この発明の実施の形態２に従うＡ／Ｄ変換回路の変換シーケンスを示すタイミング図である。この図６に示すタイミング図は、以下の点で、図４に示す実施の形態１に従うアナログ／デジタル変換シーケンスと異なる。すなわち、下位ビットに対する第１０比較ステップから第１２比較ステップにおいて、制御クロック信号φ２のＨレベル期間が上位ビットの比較ステップ、すなわち第１比較ステップから第９比較ステップのそれよりも長くされる。ラッチ期間、すなわち制御クロック信号φ２のＬレベル期間および制御クロック信号Ｚφ２のＨレベル期間は、第１比較ステップから第１２比較ステップにおいて同じに設定される。
【００７１】
この図６に示す比較シーケンスの場合、図５に示すように、冗長比較による補正不可能なビットに対しては、増幅期間としては、インバータＩＶ１の出力信号波形がラッチのしきい値電圧（次段のインバータＩＶ２の入力しきい値）ＶＴＬを超えるまでの期間Ａが必要とされる。この期間Ａを超えた後には、ラッチ回路のラッチ出力信号は正確にプリアンプの出力信号に応じて変化しており、この期間Ａ経過後において増幅動作を終了させても正確な比較結果を得ることができる。
【００７２】
この図６に示すように、変換精度が要求される下位ビットに対し、増幅期間を長くし、ラッチ期間は全比較ステップにおいて同じとすることにより、実施の形態１に比べてさらに下位ビットのラッチ期間が短くなり、変換精度低下させることなく高速のアナログ／デジタル変換を実現することができる。
【００７３】
図７は、この発明の実施の形態２に従うＡ／Ｄ変換回路の制御部２０に含まれる制御クロック生成回路２９の構成の一例を概略に示す図である。この発明の実施の形態２に従うＡ／Ｄ変換回路の制御クロック生成回路２９以外の構成は、図３に示す構成と同じである。
【００７４】
図７において制御クロック生成回路２９は、カウンタ２５からのカウント値に従ってデューティ調整を行なうデューティ調整回路３１と、デューティ調整回路３１からの比較ステップ指示信号に従って活性化され、活性化時、マスタクロック信号ＭＣＬＫのデューティを変換するデューティ変換回路３２と、デューティ調整回路３１の出力信号に従ってデューティ変換回路３２からのデューティ変換信号およびマスタクロック信号ＭＣＬＫの一方を選択的に通過させる切換回路（ＭＵＸ）３３と、マスタクロック信号ＭＣＬＫに従ってサンプル用の制御クロック信号φ１、φ１ＡおよびＺφ１を生成するサンプルクロック生成回路３４と、マルチプレクサ３３の出力信号に従って変換用の制御クロック信号φ２およびＺφ２を生成する変換クロック生成回路３５を含む。
【００７５】
カウンタ２５は、図３に示す構成と同様、切換回路（２３）からのマスタクロック信号ＭＣＬＫおよび分周クロック信号の一方をカウントし、そのカウント値が所定値に到達する毎に（サンプル期間および比較期間のクロック数に到達することにより）、変換終了指示信号ＥＯＣを生成し、サンプルクロック生成回路３４および変換クロック生成回路３５へ与え、また、そのカウント値をデューティ調整回路３１へ与える。このカウンタ２５のカウント値は、また、図３に示す比較コード生成部へ与えられ、各比較ステップにおける比較コード生成に利用される。
【００７６】
カウンタ２５を利用するのは、下位ビットに対する比較ステップには、マスタクロック信号ＭＣＬＫの２サイクル期間が割当てられるためである。カウンタ２５に代えて、制御クロック信号φ２をカウントするカウンタが利用され、そのカウント値が、比較ステップを示す値として利用されてもよい。
【００７７】
デューティ調整回路３１は、カウンタ２５からのカウント値が、第９比較ステップを示すとき、デューティ変換回路３２を活性化し、第１０比較ステップにおいて、デューティ調整回路３１からの切換制御信号により、切換回路３３にデューティ変換回路３２の出力信号を選択させる。
【００７８】
サンプルクロック生成回路３４は、変換完了指示信号ＥＯＣに従って、そのカウント値がリセットされ、サンプル期間の間、マスタクロック信号ＭＣＬＫをカウントし、そのカウント値がサンプル期間完了を示す値となるまで、サンプリング制御クロック信号φ１、Ｚφ１およびφ１Ａを所定の論理レベルに維持する。
【００７９】
変換クロック生成回路３５は、また、変換完了指示信号ＥＯＣに従ってそのカウント値がリセットされ、切換回路３３からのマスタクロック信号ＭＣＬＫに従ってサンプル期間完了を検出し、サンプル期間完了後、比較期間の間、切換回路３３からのクロック信号に従って、各比較ステップに対して変換制御クロック信号φ２およびＺφ２を生成する。
【００８０】
これらのサンプルクロック生成回路３４および変換クロック生成回路３５は、マスタクロック信号を内蔵カウンタでカウントすることにより、サンプル期間の開始／完了および比較期間の開始／完了を制御する。また、これに代えて、サンプル期間および比較期間全体に渡ってマスタクロック信号をカウントし、そのカウント値に従って、これらのサンプルクロック生成回路３４、変換クロック生成回路３５およびデューティ調整回路３１の各動作が制御されてもよい。
【００８１】
図８は、図７に示すデューティ変換回路３２の構成の一例を示す図である。図８において、デューティ変換回路３２は、マスタクロック信号ＭＣＬＫの立下りをカウントする立下がりカウント回路３７と、マスタクロック信号ＭＣＬＫの立上りに応答してセットされ、かつ立下りカウント回路３７のカウントアップ信号に従ってリセットされるセット／リセットフリップフロップ３９を含む。
【００８２】
立下りカウント回路３７は、図７に示すデューティ調整回路３１からのイネーブル信号ＥＮに従って活性化され、活性化時、マスタクロック信号ＭＣＬＫの立下がりをカウントし、そのカウント値が２に到達するごとにカウントアップ信号を生成する。イネーブル信号ＥＮは、比較ステップが、第９ステップのときに活性化され、第１２比較ステップが完了すると非活性化される。
【００８３】
セット／リセットフリップフロップ３９は、マスタクロック信号ＭＣＬＫの立上りに応答してセットされ、かつ立下りカウント回路３７のカウントアップ信号に従ってリセットされ、従って、マスタクロック信号ＭＣＬＫが下がるごとにリセットされる。
【００８４】
立下りカウント回路３７は、デューティ調整回路３１からのイネーブル信号ＥＮの非活性化時、その出力信号がリセット状態のＬレベルに設定される。この状態においては、セット／リセットフリップフロップ３９は常時セット状態に維持される（マスタクロック信号ＭＣＬＫの立上がりでセットされるため）。
【００８５】
セット／リセットフリップフロップ３９の出力Ｑおよび／Ｑから、下位ビットに対する制御クロック信号φ２およびＺφ２の元となる基本制御クロック信号φ２ＭおよびＺφ２Ｍが生成される。これにより、下位ビットにおいて、制御クロック信号φ２をマスタクロック信号ＭＣＬＫの１．５クロックサイクル期間Ｈレベルとし、その後にマスタクロック信号ＭＣＬＫの半クロックサイクル期間、補の制御クロック信号Ｚφ２をＬレベルとすることができる。
【００８６】
以上のように、この発明の実施の形態２に従えば、訂正不可能な下位ビットの比較ステップにおいて、アナログ入力信号と比較基準アナログ信号の電位差を増幅する増幅期間を長くし、ラッチ期間は全ビットについて同じとしている。これにより、変換に要する時間をより短くすることができ、高精度で高速アナログ／デジタル変換を行なうことができる。
【００８７】
［実施の形態３］
図９は、この発明の実施の形態３に従うＡ／Ｄ変換回路の構成を概略的に示す図である。図９において、Ａ／Ｄ変換回路は、差動信号を生成するプリアンプ４２と、プリアンプ４２の相補出力信号（差動信号）を増幅しかつラッチして転送する第１のラッチ４３と、第１のラッチ４３の出力信号をラッチして転送するラッチ４４と、ラッチ４４の出力信号を下位ビット側から順次上位ビット側へシフトして格納する逐次近似レジスタ（ＳＡＲ）４５を含む。
【００８８】
プリアンプ４２は正および負入力ならびに正および負出力とを有し、それぞれ、負および正入力に対して設けられる容量４０および４１の蓄積電荷による電圧を差動的に増幅する。この容量４０の一方側電極には、スイッチＳＷ１０を介してデジタル／アナログ変換器８の比較基準アナログ信号が与えられ、また、スイッチＳＷ１１を介してアナログ入力信号Ｖｉｎが与えられる。容量４１は、その一方電極が、スイッチＳＷ１２およびＳＷ１３を介して接地ノードに結合される。
【００８９】
スイッチＳＷ１０およびＳＷ１３は、制御クロック信号Ｚφ１に従って選択的にオン状態となり、スイッチＳＷ１１およびＳＷ１２は、制御クロック信号φ１に従って選択的にオン状態となる。スイッチＳＷ１２およびＳＷ１３が並列に、容量４１の一方側電極に対して設けられているのは、容量素子４０の一方側電極に対し並列にスイッチ素子が設けられているため、容量４０および４１の一方側電極の寄生容量を等しくするためである。
【００９０】
プリアンプ４２に対しては、その負入力と正出力の間にスイッチＳＷ１４が設けられ、また、その正入力と負出力の間にスイッチＳＷ１５が設けられる。これらのスイッチＳＷ１４およびＳＷ１５は、制御クロック信号φ１Ａに従って選択的にオン状態となる。また、プリアンプ４２の正および負出力の間にスイッチＳＷ１６が設けられる。このスイッチＳＷ１６は、制御クロック信号φ４に従ってオン状態となり、プリアンプ４２の正および負出力を短絡し、応じて、プリアンプ４２の正および負出力電位をイコライズする。
【００９１】
ラッチ４３は、制御クロック信号φ２およびＺφ２に従って増幅およびラッチを行ない、第２のラッチ４４は、制御クロック信号φ３およびＺφ３に従って第１のラッチ４３の出力信号をラッチする。図９においては、ラッチ４３および４４は、相補制御クロック信号に従ってラッチ動作を行っているが、これらのラッチ４３および４４は、各々、１つの制御クロック信号（例えば、制御クロック信号φ２、φ３）に従ってラッチ動作を行っても良い。
【００９２】
レジスタ４５は、制御クロック信号φ０に従ってシフト動作を行って、第２のラッチ４４の出力値を下位ビットに順次シフトインするとともに、格納値を順次上位ビット方向にシフトアップする。
【００９３】
このＡ／Ｄ変換回路はさらに、マスタクロック信号ＭＣＬＫに従って各制御クロック信号を生成する制御クロック生成回路５０と、制御クロック生成回路５０の出力信号およびレジスタ４５の出力ビットに従って比較コードＣＭＲを生成する比較コード生成回路６を含む。この比較コード生成回路６およびデジタル／アナログ変換器８は、先の実施の形態１において図３に示すＡ／Ｄ変換回路の対応の回路の構成と同じである。
【００９４】
図１０は、図９に示すＡ／Ｄ変換回路の変換シーケンスを示すタイミング図である。以下、図１０を参照して、図９に示すＡ／Ｄ変換回路の変換動作について説明する。なお、この図１０においても、１２比較ステップにより、最終的に１０ビットデジタル信号を生成する図１に示す変換シーケンスが行われる。
【００９５】
変換シーケンス（サンプル期間）が始まると、まず、制御クロック信号φ０がワンショットパルスの形態でＨレベルに設定され、逐次近似レジスタ（ＳＡＲ）４５の記憶値が初期値にリセットされる。サンプル期間においては、また、制御クロック信号φ１およびφ１ＡがＨレベルに設定され、スイッチＳＷ１４およびＳＷ１５がオン状態となる。容量４０および４１に、アナログ入力信号Ｖｉｎおよび接地電圧が、スイッチＳＷ１１およびＳＷ１２を介してそれぞれ与えられる。このとき、制御信号φ１Ａにより、スイッチＳＷ１４およびＳＷ１５もオン状態であり、プリアンプ４２の正および負出力が、負および正入力と短絡され、このプリアンプ４２の正および負入力にオートゼロ電圧が生成され、オフセット補償が行われる。
【００９６】
サンプル期間が完了すると、制御クロック信号φ１ＡがＬレベルとなり、スイッチＳＷ１４およびＳＷ１５がオフ状態となる。このとき、スイッチＳＷ１１およびＳＷ１３は、制御クロック信号φ１に従ってオン状態にある。応じて、プリアンプ４２のオートゼロ電圧が取除かれ、容量４０および４１には、アナログ入力信号Ｖｉｎおよび接地電圧に応じた電荷が保存される。
【００９７】
比較期間が始まると、制御クロック信号φ１がＬレベルに設定され、また、制御クロック信号Ｚφ１がＨレベルに設定される。これにより、スイッチＳＷ１０およびＳＷ１３がオン状態となり、容量４０には、デジタル／アナログ変換器８の出力信号である比較基準アナログ信号が伝達され、プリアンプ４２の負入力には、アナログ入力信号Ｖｉｎとデジタル／アナログ変換器８の出力する比較基準アナログ信号との差に応じた電圧が表われる。
【００９８】
各比較ステップにおいて最初に、制御クロック信号φ４がワンショットパルス形態でＨレベルに設定され、プリアンプ４２の相補出力が短絡され、プリアンプ４２の出力する相補アナログ信号が中間値にイコライズされる。このスイッチＳＷ１６による正および負の出力の短絡により、プリアンプ４２の前の比較動作により、その出力信号の差分値が大きくなり、各比較ステップにおいて、出力信号の変化時間が大きくなるのを回避する。
【００９９】
次いで、制御クロック信号φ２がＨレベルとなり、第１のラッチ４３が活性化され、プリアンプ４２の相補出力信号を増幅しかつラッチする。この第１のラッチ４３の増幅／ラッチ動作（ラッチ期間）が完了すると、第２のラッチ４４が、制御クロック信号φ３の立上がりに従って第１のラッチ４３の出力信号をラッチする。次いで、逐次近似レジスタ４５がシフト動作を行って、第２のラッチ４４の出力値がその最下位ビット位置へ格納されるとともに、レジスタ４５の格納値が１ビット上位ビット方向にシフトアップされる。また、このレジスタ４５の最下位ビットにシフトインされる第２のラッチ４４の出力信号が、比較コード生成回路６へ与えられる。
【０１００】
次のサイクルにおいて、この逐次近似レジスタ４５の最下位ビット位置に格納された比較結果（第２のラッチ４４の出力信号）と制御クロック生成回路５０からの比較ステップ完了を示す信号と比較ステップを示すカウント値とに従って、比較コード生成回路６が比較コードＣＭＲを生成し、デジタル／アナログ変換器８へ与える。以降、第２から第９比較ステップにおいて、同じように比較操作を実行する。
【０１０１】
なお、レジスタ４５は、比較ステップの完了時に、シフト動作を行って第２のラッチ４４の出力信号のシフトインおよび格納値のシフトアップを実行すればよい。第２のラッチ４４の出力信号が、スタティックに比較コード生成回路６へ与えられ、比較コードが生成され、この比較コード生成回路６の出力信号が、各比較ステップを規定するクロック信号と非同期で生成されてもよい。プリアンプ４２の相補出力信号は、制御クロック信号φ４に従って一旦イコライズされるため、デジタル／アナログ変換器８の出力するデジタル信号が、各制御クロック信号と非同期で生成されても、変換動作は、正確に実行される。
【０１０２】
また、レジスタ４５のシフト動作は、制御クロック信号φ３の立下りまたは制御クロック信号Ｚφ３に応答して行われれば良い。第２のラッチ回路の出力信号が確定状態のときにレジスタ４５がシフト動作を行う構成であればよい。
【０１０３】
下位ビットに対する第１０比較ステップから第１２比較ステップにおいては、制御クロック信号φ２のＨレベル期間が上位ビットの第１から第９比較ステップのそれに比べて長くされる。プリアンプ４２の増幅期間は、全ビットについて同じである。従って、第１のラッチ４３がプリアンプ４２の出力信号を増幅しラッチするラッチ期間が長くされ、プリアンプ４２の微小振幅信号を十分に増幅してラッチすることができる。
【０１０４】
次いで、制御クロック信号φ３に従って第２のラッチ４４が、第１のラッチ４３のラッチ信号をラッチし、ラッチ信号を逐次近似レジスタ４５に転送する。この制御クロック信号φ３のパルス幅および制御クロック信号φ２およびφ３のタイミング関係は、全比較ステップ（第１から第１０比較ステップ）において同じである。
【０１０５】
この図９に示すＡ／Ｄ変換回路においても、変換精度が要求される訂正不可能な下位ビットに対して、制御クロック信号φ２の期間を長くし、第１のラッチ４３におけるラッチ期間を長くすることにより、プリアンプ４２の相補信号（微小振幅信号）を十分に増幅してラッチすることができ、正確な変換を行なうことができる。また、相補信号を利用して増幅、ラッチおよび転送を行っており、同相ノイズを相殺することができ、ノイズの影響を低減してＡ／Ｄ変換を行なうことができ、変換精度が改善される。
【０１０６】
図１１は、図９に示すラッチ４３および４４の構成の一例を示す図である。図１１において、第１のラッチ４３は、電源ノードに結合されかつゲートおよびドレインが交差結合されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱ１およびＰＱ２と、プリアンプ（４２）の相補出力信号ＩＮ＋およびＩＮ−をそれぞれゲートに受けるＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２と、ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２と接地ノードの間に接続されるスイッチＳＷ２０を含む。
【０１０７】
ＰチャネルＭＯＳトランジスタＰＱ１およびＮＱ１は電源ノードと内部ノードＮＤ３の間に直列に接続され、ＭＯＳトランジスタＰＱ２およびＮＱ２が、電源ノードと内部ノードＮＤ３の間に直列に接続される。
【０１０８】
第２のラッチ４４は、４つのＮＡＮＤゲートＮＧ１−ＮＧ４で構成される。ＮＡＮＤゲートＮＧ１は、第１のラッチ４３の内部ノードＮＤ２の出力信号と制御クロック信号φ３とを受ける。ＮＡＮＤゲートＮＧ２は、第１のラッチ４３の内部ノードＮＤ１の信号と制御クロック信号φ３とを受ける。ＮＡＮＤゲートＮＧ３は、ＮＡＮＤゲートＮＧ１の出力信号とＮＡＮＤゲートＮＧ４の出力信号とを受け、比較結果を示すビットＤを生成する。ＮＡＮＤゲートＮＧ４は、ＮＡＮＤゲートＮＧ２およびＮＧ３の出力信号を受ける。
【０１０９】
図１２は、図１１に示す第１のラッチの動作を示す信号波形図である。以下、図１２を参照して、図１１に示すラッチ４３および４４の動作について説明する。
【０１１０】
制御クロック信号φ２がＬレベルのときには、スイッチＳＷ２０がオフ状態であり、内部ノードＮＤ１およびＮＤ２は、ＭＯＳトランジスタＰＱ１およびＰＱ２により電源電圧ＶＣＣレベルにプリチャージされる。
【０１１１】
制御クロック信号φ２がＨレベルに立上がるとき、図９に示すプリアンプ４２の出力信号は、確定状態にある（ラッチ期間開始時プリアンプの増幅期間が完了している）。このプリアンプ４２の出力信号ＩＮ＋は、接地電圧ＧＮＤを基準として、Ｖｉｎ−Ｖｒｅｆ（ｋ）の電圧に対応する電圧レベルになる。プリアンプ４２の出力信号のハイ側の電圧レベルは、プリアンプ４２の増幅率により決定される。ここで、Ｖｒｅｆ（ｋ）は、第ｋ比較ステップにおける比較コードＣＭＲに対応する比較基準アナログ信号である。
【０１１２】
プリアンプ４２の相補出力信号に従って、第１のラッチ４３の入力信号ＩＮ＋およびＩＮ−が設定され、制御クロック信号φ２の立上りに応答してスイッチＳＷ２０がオン状態となり、ＭＯＳトランジスタＮＱ１およびＮＱ２の共通ソースノードＮＤ３が接地ノードへスイッチＳＷ２０を介して結合され、この第１のラッチにおいて電源ノードから接地ノードに電流が流れる経路が形成される。
【０１１３】
スイッチＳＷ２０が、制御クロック信号φ２に従ってオン状態となると、ＭＯＳトランジスタＮＱ１およびＮＱ２により、ノードＮＤ１およびＮＤ２の電圧レベルが電源電圧レベルから低下する。これは、ラッチ期間の初期においては、ＭＯＳトランジスタＰＱ１およびＰＱ２は、ゲート−ソース間電圧がそのしきい値電圧の絶対値Ｖｔｈｐよりも小さく、ＭＯＳトランジスタＮＱ１およびＮＱ２よりも電流駆動力が小さいためである。
【０１１４】
すなわち、第１のラッチの動作期間（ラッチ期間）初期においては、ＭＯＳトランジスタＰＱ１およびＮＱ２のゲート−ソース間電圧が、しきい値電圧の絶対値以下であり、電流駆動力が小さく、内部ノードＮＤ１およびＮＤ２の電圧レベルの差は小さい。内部ノードＮＤ１およびＮＤ２の電圧レベルが、ともにＭＯＳトランジスタＰＱ１およびＰＱ２のしきい値電圧の絶対値Ｖｔｈｐよりも低い電圧レベルまで低下した後、ＭＯＳトランジスタＰＱ１およびＰＱ２の一方のゲートに対し正帰還が機能し、このローレベルの信号をゲートに受けるＰチャネルＭＯＳトランジスタの電流駆動力が大きくなり、ノードＮＤ１およびＮＤ２のうちハイレベルのノードの電圧レベルが上昇する。このとき、第１のラッチ４３のハイレベルの出力信号は、電源電圧ＶＣＣに近い電圧レベルにまで上昇する。第１のラッチ４３のローレベル出力信号は、対応のＰチャネルＭＯＳトランジスタのゲート電圧が電源電圧に近い電圧レベルとなり、電流駆動力が小さいため、ほぼ、接地電圧レベルにまで引き下げられる。
【０１１５】
第１のラッチ４３の内部ノードＮＤ１およびＮＤ２の電位差が十分に拡大されると、第３の制御クロック信号φ３がＨレベルとなり、第２のラッチ４４がラッチ動作を行ない、この第１のラッチ４３の相補出力信号を取込み、比較結果を示すビットＤを生成する。
【０１１６】
この図１１に示す第１のラッチを利用する場合、その内部ノードＮＤ１およびＮＤ２が、ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２のしきい値電圧の絶対値Ｖｔｈｐ以下にまでその電圧レベルが低下するまで時間Ｔａを要する。この場合、入力信号ＩＮ＋の電圧レベルが高いほど、すなわち上位ビットほどプリアンプ４２の出力信号の電圧レベルが大きい可能性が高いため、第１のラッチ４３における比較動作開始（増幅動作開始）までに要する時間Ｔａが短くなる。下位ビットほど、プリアンプ４２の出力信号の差動振幅が小さく、その期間Ｔａが長くなる。したがって、下位ビットほど、第１のラッチ４３のラッチ期間（制御クロック信号φ２がＨレベルの期間であり、プリアンプ４２の差動出力を増幅しラッチするまでに要する期間）を長くする。これにより、正確にプリアンプ出力信号をラッチすることができ、高精度で変換動作を行なうことができる。
【０１１７】
第２のラッチ４４においては、入力段のＮＡＮＤゲートＮＧ１およびＮＧ２の入力論理しきい値を第１のラッチの出力信号が越えていれば、その出力信号が相補信号となるため、交差結合されるＮＡＮＤげートＮＧ３およびＮＧ４により高速で増幅ラッチされる。従って、第２のラッチ４４に対してはそのラッチ期間を下位ビットにおいて得に長くすることは要求されない。
【０１１８】
また、プリアンプの増幅期間および第２のラッチのラッチ期間は、上位ビットおよび下位ビットすべて同じである。従って、必要な期間のみ操作期間を長くしており、変換操作全体時間が必要以上に長くなるのが回避され、Ａ／Ｄ変換回路は、高速／高精度でＡ／Ｄ変換を行なうことができる。
【０１１９】
なお、図１１に示す第１のラッチ４３においては、補の制御クロック信号Ｚφ２は利用されていない。補の制御クロック信号Ｚφ２を利用する場合には、この補の制御クロック信号Ｚφ２がＨレベルのときにオン状態となるスイッチを内部ノードＮＤ１およびＮＤ２の間に設ける。これにより、第１のラッチ４３のラッチ動作完了後、内部ノードＮＤ１およびＮＤ２を電源電圧レベルにイコライズすることができる。但し、第１のラッチ内部ノードイコライズ動作は、第２のラッチのラッチ完了後（制御クロック信号φ３のＬレベルへの移行後）に行なう必要がある。
【０１２０】
図１３は、図９に示す制御クロック生成回路５０の構成の一例を概略的に示す図である。図１３において、制御クロック生成回路５０は、マスタクロック信号ＭＣＬＫをカウントするカウンタ６０と、カウンタ６０のカウント値に従って制御クロック信号φ０、φ１およびφ１Ａを生成する制御クロック発生器６２と、カウンタ６０のカウント値と制御クロック信号φ３に従ってワンショットのパルス形態で制御クロック信号φ４を生成するワンショットパルス発生回路６４と、この制御クロック信号φ４をそれぞれ遅延する３段の縦続接続される遅延回路６８−７０を含む。
【０１２１】
カウンタ６０は、活性化信号ＡＣＴの活性化時マスタクロック信号ＭＣＬＫをカウントし、サンプリング期間を監視する。活性化信号ＡＣＴは、例えば図示しないプロセッサから与えられ、Ａ／Ｄ変換動作実行時に活性化される（アサートされる）。カウンタ６０のカウント値は、変換シーケンスの完了時、すなわち、第１２比較ステップの完了時に生成される変換終了指示信号ＥＯＣに従って初期値に設定される。制御クロック発生器６２には、このカウンタ６０のカウント値に従って制御クロック信号φ０、φ１およびφ１Ａを生成する。
【０１２２】
ワンショットパルス発生回路６４は、カウンタ６０からのカウント値がサンプリング期間の終了を示す値に到達するとワンショットパルスを発生し、また、制御クロック信号φ３の立下がり毎にワンショットのパルスを発生して、制御クロック信号φ４を生成する。この制御クロック信号φ４のＨレベルへの立上りは、マスタクロック信号ＭＣＬＫと同期して行われても良い。
【０１２３】
遅延回路６８は、時間ｄｌだけ制御クロック信号φ４を遅延し、遅延回路６９は、この遅延回路６８の出力信号をさらに時間Ｗ２−τだけ遅延する。遅延回路７０は、遅延回路６９の出力信号をさらに、時間Ｗ３−Ｗ２だけ遅延する。
【０１２４】
制御クロック生成回路５０は、さらに、制御クロック信号φ３をカウントするカウンタ６６と、カウンタ６６のカウント値に従って、切換制御信号を生成する切換制御回路６７と、遅延回路６８の出力信号に従ってそれぞれパルス幅Ｗ２およびＷ３のワンショットのパルス信号を生成するワンショットパルス発生器７２および７４と、切換制御回路６７の制御の下に、ワンショットパルス発生器７２および７４の出力信号の一方を選択し、相補制御クロック信号φ２およびＺφ２を生成する切換回路（ＭＵＸ）７６を含む。
【０１２５】
カウンタ６６は、カウンタ６０のカウント値がサンプリング期間の終了を示す値に到達するとカウント動作を開始し、制御クロック信号φ３をカウントする。そのカウント値が最終比較ステップの第１２比較ステップを示す値に到達すると、変換終了指示信号ＥＯＣをアサートする。
【０１２６】
切換制御回路６７は、カウンタ６６のカウント値が、この訂正不可能な下位ビットを比較する比較ステップを示す値に到達すると、切換回路７６の接続経路を切換える。ワンショットパルス発生器７２および７４は、それぞれ上位ビット用および下位ビット用のラッチ期間を規定するパルス信号をそれぞれ生成する。切換回路７６は、切換制御回路６７の制御に従って、上位ビット比較ステップにおいては、ワンショットパルス発生器７２からのパルス幅Ｗ２のパルス信号を選択し、制御クロック信号φ２およびＺφ２を生成する。一方、下位ビットに対する比較ステップにおいては、切換制御回路６７の制御により、切換回路７６が、ワンショットパルス発生器７４からのパルス幅Ｗ３のパルス信号を選択し、制御クロック信号φ２およびＺφ２を生成する。
【０１２７】
制御クロック生成回路５０は、さらに、切換制御回路６７により、遅延回路６９および７０の出力信号の一方を選択する切換回路（ＭＵＸ）７８と、切換回路７８の出力信号に従ってワンショットのパルス信号を生成して、相補制御クロック信号φ３およびＺφ３を生成するワンショットパルス発生器８０を含む。
【０１２８】
切換回路７８は、切換制御回路６７の制御の下に、誤判定が許容される上位ビット比較ステップにおいては、遅延回路６９の出力信号を選択し、判定精度が要求される下位ビットに対する比較ステップにおいては、遅延回路７０の出力信号を選択する。ワンショットパルス発生器８０は、パルス幅Ｗ４の相補パルス信号を生成する。したがって、相補制御クロック信号φ３およびＺφ３は、上位ビットおよび下位ビットに対し共通のパルス幅Ｗ４を有する。
【０１２９】
図１４は、図１３に示す制御クロック生成回路５０の制御クロック信号φ２、φ３およびφ４の第９および第１０比較ステップ♯９および♯１０のパルス発生態様を概略的に示す図である。以下、図１４を参照して、図１３に示す制御クロック生成回路５０の動作について説明する。これまでの比較ステップと同様、第９比較ステップ♯９においては、上位ビットの比較が行われ、第１０比較ステップ♯１０においては、下位ビットに対する比較が行われる。
【０１３０】
第９比較ステップ♯９については、まず、比較ステップ♯９の始まりにおいて、ワンショットパルス発生回路６４は、前のサイクル（第８比較ステップ）における制御クロック信号φ３の立下がりに応答して、パルス幅Ｗ１のワンショットのパルス形態で制御クロック信号φ４を生成する。この制御クロック信号φ４のアサートに応答して、プリアンプの出力信号のイコライズが行われる。
【０１３１】
遅延回路６８が、制御クロック信号φ４を時間ｄｌ遅延して伝達する。この遅延回路６８の出力信号の立上がりに応答して、ワンショットパルス発生器７２および７４がそれぞれパルス幅Ｗ２およびＷ３のワンショットパルスを生成する。比較ステップ♯９においては、切換制御回路６７は、カウンタ６６のカウント値に従って、切換回路７６にワンショットパルス発生器７２の出力信号を選択させる。したがって、比較ステップ♯９においては、パルス幅Ｗ２のパルス信号の形態で、制御クロック信号φ２が生成され、補の制御クロック信号Ｚφ２も、期間Ｗ２の間Ｌレベルとなる（図１４には示さず）。
【０１３２】
なお、ワンショットパルス発生器７２および７４は、それぞれ上位ビット比較ステップおよび下位ビット比較ステップにおいてパルス発生動作が、切換制御回路６７により活性／非活性が制御されてもよい。
【０１３３】
遅延回路６９が、時間Ｗ２−τだけ遅延回路６８の出力信号を遅延させる。切換回路７８は、切換制御回路６７の制御の下に、比較ステップ♯９において、遅延回路６９の出力信号を選択する。ワンショットパルス発生器８０からの制御クロック信号φ２のＨレベルへの立上り（アサート）から、時間Ｗ２−τ経過後、パルス幅Ｗ４のパルス信号の形態で制御クロック信号φ３が生成される。また、補の制御クロック信号Ｚφ３も生成される（図１４においては、補の制御クロック信号Ｚφ３は、示さず）。
【０１３４】
制御クロック信号φ３がＬレベルに立下ると、ワンショットパルス発生回路６４が、所定時間経過後、再び、制御クロック信号φ４を生成する。このサイクルにおいてカウンタ６６のカウント値は、比較ステップ♯１０が示すカウント値に設定される。
【０１３５】
比較ステップ♯１０においては、切換制御回路６７は、ワンショットパルス発生器７４および遅延回路７０の出力信号をそれぞれ選択するように切換回路７６および７８の接続経路を設定する。したがって、比較ステップ♯１０において制御クロック信号φ４がアサートされると、遅延回路６８が有する遅延時間ｄｌ経過後、パルス幅Ｗ３のワンショットパルスの形態で制御クロック信号φ２がアサートされ、また同様に、補の制御クロック信号Ｚφ２もアサートされる（制御クロック信号Ｚφ２は図１４に示さず）。
【０１３６】
この制御クロック信号φ２がアサートされてから、遅延回路６９および７０が有する遅延時間、すなわちＷ３−τ経過後、切換回路７８の出力信号が立上がり、ワンショットパルス発生器８０から、パルス幅Ｗ４の制御クロック信号φ３が生成される。この制御クロック信号φ３の立下がりに従って再びクロック信号φ４がアサートされ、また、カウンタ６９のカウント値が増分される。この動作を、最終の比較ステップ♯１２まで繰返し実行する。第１２比較ステップ♯１２において制御クロック信号φ３がアサートされると、カウンタ６６が、変換シーケンス終了指示信号ＥＯＣをアサートし、応じて、カウンタ６０のカウント値がリセットされる。
【０１３７】
この図１４に示すように、ラッチ回路の第１のラッチのラッチ期間（プリアンプの出力信号を増幅してラッチする期間）を規定する制御クロック信号φ２のアサート期間（Ｈレベル期間）は、上位ビットに対する比較ステップ♯９および下位ビットに対する比較ステップ♯１０で異ならされており、制御クロック信号φ３のパルス幅は、上位ビットおよび下位ビットに対して同じである。また、制御クロック信号φ３およびφ４の応答関係（タイミング関係）は、上位ビットおよび下位ビットについて同じである。したがって、第１のラッチのラッチ期間（プリアンプの出力信号の増幅およびラッチ）のみが長くされており、プリアンプの増幅期間および第２のラッチのラッチ期間は上位ビットおよび下位ビットについて同じである。これにより、比較ステップの期間を必要以上に長くすることなく、変換精度を改善することができる。また、下位ビットの比較ステップの期間を基準として上位ビットの比較ステップの期間を短くすることにより、高速Ａ／Ｄ変換を実現することができる。
【０１３８】
［変更例］
図１５は、この発明の実施の形態３の変更例のＡＤ変換シーケンスを示す図である。図１５においては、第９および第１０比較ステップ♯９および♯１０における制御クロック信号φ２、φ３およびφ４とマスタクロック信号ＭＣＬＫの波形を示す。
【０１３９】
比較ステップ♯９においては上位ビットが比較され、訂正可能な上位ビットに対する変換が行なわれる。一方、比較ステップ♯１０においては、訂正不可能な下位ビットに対する変換が実行される。制御クロック信号φ２、φ３およびφ４は、マスタクロック信号ＭＣＬＫに応じて、ずなわち、マスタクロック信号ＭＣＬＫの立上がりおよび立下がりのカウント値に従って生成される。
【０１４０】
比較ステップ♯９においては、制御クロック信号φ４は、マスタクロック信号ＭＣＬＫの立上がりおよび立下がりのカウント値が０と１の間、Ｈレベルに維持される。制御クロック信号φ２は、このマスタクロック信号ＭＣＬＫの立上がりおよび立下がりのカウント値が２および３の間、Ｈレベルに維持される。制御クロック信号φ３は、マスタクロック信号ＭＣＬＫの立上がりおよび立下がりのカウント値が２から０の間、マスタクロック信号ＭＣＬＫを１／４移相したクロック信号に基づいて生成される。
【０１４１】
マスタクロック信号ＭＣＬＫの立上がりおよび立下がりのカウント値は、制御クロック信号φ３の立下がりに応答してリセットされる。
【０１４２】
比較ステップ♯１０においては、制御クロック信号φ４は、比較ステップ♯９と同様、マスタクロック信号ＭＣＬＫの立上がりおよび立下がりのカウント値が０および１の間、Ｈレベルに維持される。制御クロック信号φ２は、マスタクロック信号ＭＣＬＫの立上がりおよび立下がりのカウント値が２から５の間、Ｈレベルに維持される。制御クロック信号φ３は、マスタクロック信号ＭＣＬＫの立上がりおよび立下がりのカウント値が４から０の間、マスタクロック信号ＭＣＬＫを１／４移相したクロック信号に従って生成される。
【０１４３】
この図１５に示す変換シーケンスにおいては、第１のラッチのラッチ期間（ラッチ動作活性化期間）を規定する制御クロック信号φ２は、上位ビット（比較ステップ♯９以前の比較ステップ）においては、マスタクロック信号ＭＣＬＫの半サイクル期間がアサート期間として割当てられ、第１のラッチは、マスタクロック信号の半サイクル期間活性化される。一方、下位ビットの比較ステップ♯１０以降の比較ステップにおいては、制御クロック信号φ２は、マスタクロック信号ＭＣＬＫの１．５サイクル期間アサートされ、第１のラッチが、このマスタクロック信号ＭＣＬＫの１．５サイクル期間活性化される。制御クロック信号φ３およびφ４の活性化期間（アサート期間）は、変換対象の全ビットについて同じである。
【０１４４】
この図１５に示す制御クロック信号の発生態様においては、マスタクロック信号ＭＣＬＫに同期して、制御クロック信号φ２、φ３およびφ４を生成しており、正確に、制御クロック信号のタイミングを規定して、制御クロック信号φ２、φ３およびφ４を生成することができる。
【０１４５】
図１６は、この発明の実施の形態３の変更例に従うＡ／Ｄ変換回路の制御クロック生成回路（５０）の構成の一例を概略的に示す図である。図１６においては、制御クロック信号φ２，Ｚφ２、φ３、Ｚφ３およびφ４を生成する回路部分を示す。制御クロック信号φ０、φ１およびφ１Ａを生成する回路は、図１３に示す構成と同様、カウンタ６０および制御クロック発生器６２により生成される。
【０１４６】
図１６において、制御クロック生成回路５０は、マスタクロック信号ＭＣＬＫの立上がりおよび立下がりをカウントする立上り／立下りカウンタ９０と、この立上り／立下りカウンタのカウント値に従ってそれぞれパルス信号を生成するパルス発生回路９１−９３と、マスタクロック信号ＭＣＬＫを１／４サイクル移相する１／４移相器９５と、１／４移相器９５の出力信号を立上り／立下りカウンタ９０のカウント値に従ってそれぞれ伝達する伝達回路９６および９７を含む。
【０１４７】
立上り／立下りカウンタ９０は、制御クロック信号φ３の立下りに応答してそのカウント値がリセットされ、マスタクロック信号ＭＣＬＫの立上りおよび立下りをカウントする。パルス発生回路９１は、この立上り／立下りカウンタ９０のカウント値が０と１の間Ｈレベルとなるパルス信号を生成し、制御クロック信号φ４を生成する。この場合、カウンタ９０は、サンプリング期間中は、先の変換シーケンスにおいて制御クロック信号φ３に従って、そのカウント値がリセットされており、例えば制御クロック信号φ１Ａのデアサートに従って、カウント動作が活性化され、サンプリング期間中は、カウント動作は停止される。
【０１４８】
パルス発生回路９２は、立上り／立下りカウンタ９０のカウント値が２および３の間Ｈレベルとなるパルス信号を生成する。パルス発生回路９３は、立上り／立下りカウンタ９０のカウント値が２から５の間Ｈレベルとなるパルス信号を生成する。
【０１４９】
伝達回路９６は、立上り／立下りカウンタ９０のカウント値が２から０の間１／４移相器９５の出力信号を伝達する。伝達回路９７は、立上り／立下りカウンタ９０のカウント値が４から０の間１／４移相器９５の出力信号を伝達する。
【０１５０】
制御クロック生成回路５０は、さらに、パルス発生回路９２および９３の出力パルス信号の一方を選択する切換回路（ＭＵＸ）９４と、伝達回路９６および９７の出力信号の一方を伝達する切換回路（ＭＵＸ）９８と、制御クロック信号φ３をカウントするカウンタ１００と、カウンタ１００のカウント値に従って切換回路９７および９８の選択経路を切換える切換制御回路１０２を含む。
【０１５１】
カウンタ１００は、制御クロック信号φ１Ａの立下がりに応答してそのカウント値がリセットされるとともにカウント動作が活性化され、制御クロック信号φ３をカウントし、比較ステップを表わすカウント値を生成する。カウンタ１００は、サンプリング期間中は、この制御クロック信号φ１Ａに従って、カウント動作が停止される。
【０１５２】
切換制御回路１０２は、上位ビットの比較ステップについては、切換回路９４にパルス発生回路９２からのパルス信号を伝達させ、切換回路９８に伝達回路９６の出力信号を選択させる。一方、下位ビットに対する比較ステップについては、切換制御回路１０２は、切換回路９４にパルス発生回路９３の出力パルス信号を選択させ、切換回路９８に伝達回路９７の出力信号を選択させる。
【０１５３】
この切換制御回路１０２の制御により、切換回路９４からは、上位ビットおよび下位ビットに応じてパルス幅の異なる制御クロック信号φ２およびＺφ２が出力され、一方、切換回路９８からは、上位ビットおよび下位ビットに対してアサートタイミングが異なるもののパルス幅が同じである制御クロック信号φ３およびＺφ３が生成される。
【０１５４】
また、カウンタ１００は、変換シーケンスの最終比較ステップ（比較ステップ♯１２）に到達すると、変換シーケンス終了指示信号ＥＯＣをアサートする。
【０１５５】
また、この図１５に示す比較シーケンスにおける第１のラッチのラッチ動作活性化期間を規定する制御クロック信号φ２のアサート期間は、上位ビットおよび下位ビットに対してそれぞれ０．５クロックサイクルと１．５クロックサイクルに設定されている。しかしながら、これらのアサート期間は一例であり、ラッチ活性化期間を規定する制御クロック信号φ２のアサート期間は、Ａ／Ｄ変換回路のプリアンプおよび第１のラッチの動作特性に応じて適宜定められればよい。
【０１５６】
以上のように、この発明の実施の形態３に従えば、アナログ入力信号と比較基準アナログ信号の電位差を増幅するプリアンプの出力をラッチする第１のラッチのラッチ期間（ラッチ動作活性化期間）のみを下位ビットに対して長くしている。したがって、変換精度が要求される比較ステップに対して高精度で変換を行なうことができ、高精度のＡ／Ｄ変換を実現することができる。また、上位ビットについては、比較ステップの期間を短くすることができ、高速のＡ／Ｄ変換を実現することができる。
【０１５７】
なお、ラッチ回路の第１のラッチおよび第２のラッチの構成は、図１１に示す構成に限定されない。プリアンプの差動信号を増幅しかつラッチする回路構成であれば、第１のラッチとして、任意の構成を利用することができる。
【０１５８】
［実施の形態４］
図１７は、この発明の実施の形態４に従うＡ／Ｄ変換回路の変換シーケンスを示す図である。図１７に示す変換シーケンスにおいては、１０ビットデジタル信号を生成するために１２比較ステップが用いられる。このＡ／Ｄ変換回路の全体の構成は、図９に示すＡ／Ｄ変換回路の構成と同じであり、プリアンプからの差動信号を２段のラッチで受ける。
【０１５９】
この図１７に示す変換シーケンスは、図１０に示すＡ／Ｄ変換シーケンスと以下の点でその変換態様が異なる。すなわち、上位ビットに対する第１比較ステップから第９比較ステップに較べて、下位ビットに対する第１０比較ステップから第１２比較ステップにおいて、制御クロック信号φ２およびφ４のアサート期間の間の間隔が長くされる。すなわち、プリアンプ（図９のプリアンプ４２）の増幅期間が長くされる。制御クロック信号φ２、φ３、φ４のパルス幅は、第１から第１２比較ステップにおいてすべて同じである。
【０１６０】
下位ビットほど、プリアンプの入力電圧差は小さく、また、その出力信号の初期振幅も小さくなり、次段のラッチがラッチ可能となるレベルまでに変化するのに要する時間が長くなる。したがって、図１１に示す第１のラッチ４３を利用する場合、下位ビットほど、その入力信号ＩＮ＋およびＩＮ−の電位差が小さくなり、ラッチ動作期間が長くなり、また、誤動作が生ずる可能性がある。
【０１６１】
すなわち、図１８において、期間ＬＡで増幅動作を停止させて、ラッチ動作を活性化した場合、入力信号ＩＮ＋およびＩＮ−の電圧差が不十分であり、第１のラッチにおける出力信号の変化速度が遅く、また交差結合されるＰチャネルＭＯＳトランジスタの誤動作が生じる可能性がある（放電用のＮチャネルＭＯＳトランジスタの電流放電能力が小さいため）。また、この状態で正確にラッチを行なうにしても、第１のラッチの交差結合されるＰチャネルＭＯＳトランジスタの正帰還によるラッチ完了までに要する時間が長くなる。下位ビットに対しては、プリアンプの増幅期間を期間ＬＢにまで長くし、この入力信号ＩＮ＋およびＩＮ−の電圧差を十分に確保し、第１のラッチを確実にラッチ動作させる。
【０１６２】
すなわち、図１８に示すように、下位ビットにおいてプリアンプの増幅期間を、上位ビットに対する期間ＬＡよりも長く、期間ＬＢに設定することにより、プリアンプ（４３）の出力信号振幅を十分に拡大する。これにより、次段の第１のラッチ（４３）の入力信号ＩＮ＋およびＩＮ−の電圧差を十分大きくして、上位ビットと同程度の速さで、第１のラッチにラッチ動作を行なわせる。
【０１６３】
これにより、下位ビットにおいても、正確に比較結果を求めることができ、高精度のＡ／Ｄ変換を実現することができる。また、プリアンプの増幅期間のみを下位ビットに対して長くしているだけであり、変換シーケンス全体が必要以上に長くなるのを防止することができる。また、下位ビットの比較ステップの期間を基準として上位ビットの比較ステップのサイクル期間は短くすることができ、この場合、高速のＡ／Ｄ変換を実現することができる。
【０１６４】
図１９は、この発明の実施の形態４に従うＡ／Ｄ変換回路のクロック生成回路５０の構成の一例を概略的に示す図である。この図１９に示すクロック生成回路５０の構成は、以下の点で、図１３に示すクロック生成回路５０の構成と異なる。
【０１６５】
すなわち、制御クロック信号φ２およびＺφ２を生成する経路において、ワンショットパルス発生器７２および７４に代えて、遅延回路６８の出力信号をさらに時間Δｔ２遅延する遅延回路１１０と、遅延回路６８の出力信号と遅延回路１１０の出力信号の一方を選択する切換回路（ＭＵＸ）１１２と、切換回路１１２の出力信号に従ってワンショットパルスを発生するワンショットパルス発生器１１４が設けられる。このワンショットパルス発生器１１４から、制御クロック信号φ２およびＺφ２が生成される。この図１９に示すクロック生成回路５０の他の構成は、図１３に示すクロック生成回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。なお、図１９において、遅延回路６９および７０の有する遅延時間を、Δｔ３およびΔｔ４とする。
【０１６６】
図２０は、図１９に示す制御クロック生成回路５０の制御クロック信号φ２、φ３およびφ４の発生シーケンスを示すタイミング図である。図２０においては、第９および第１０比較ステップ♯９および♯１０におけるこれらの制御クロック信号φ２、φ３およびφ４の波形を示す。以下、図２０を参照して図１９に示す制御クロック生成回路の動作について説明する。
【０１６７】
上位ビットに対する比較ステップ♯９においてまず、図１９に示すワンショットパルス発生回路６４からの制御クロック信号φ４が、アサートされる。制御クロック信号φ４は、遅延回路６８により時間ｄｌ遅延された後、切換回路１１２を介してワンショットパルス発生器１１４へ与えられる。ここで、切換制御回路６７は、上位ビットに対しては、カウンタ６６の出力するかうんと値に従って、切換回路１１２および７８を、それぞれ、遅延回路６８および６９の出力信号を選択する状態に設定している。ワンショットパルス発生器１１４からの制御クロック信号φ２は、従って、制御クロック信号φ４のアサートからから時間ｄｌ経過した後にアサートされる。
【０１６８】
遅延回路６８の出力信号は、また遅延回路６９により時間Δｔ３遅延され、切換回路７８を介してワンショットパルス発生器８０へ与えられる。したがって、ワンショットパルス発生器８０からは、制御クロック信号φ４がアサートされてから、時間ｄｌ＋Δｔ３経過後、ワンショットパルスが発生され、制御クロック信号φ３がアサートされる。
【０１６９】
制御クロック信号φ３のデアサート（ネゲート）に従ってワンショットパルス発生回路６４が、所定のタイミングで制御クロック信号φ４をアサートする。
【０１７０】
下位ビットに対する比較ステップ♯１０においては、切換制御回路６７の制御により、切換回路１１２および７８は、遅延回路１１０および７０の出力信号をそれぞれ選択する状態に設定される。したがって、制御クロック信号φ４が遅延回路６８および１１０により時間ｄｌ＋Δｔ２遅延された後、ワンショットパルス発生器１１４からの制御クロック信号φ２がアサートされる。一方、切換回路７８からは、制御クロック信号φ４が、時間ｄｌ＋Δｔ３および＋Δｔ４遅延された後ワンショットパルス発生器８０へ与えられる。したがって、この比較ステップ♯１０においては、制御クロック信号φ３は、制御クロック信号φ４がアサートされてから時間ｄｌ＋Δｔ３＋Δｔ４経過後にアサートされる。このとき、遅延時間Δｔ２およびΔｔ４が互いに等しければ、制御クロック信号φ２がアサートされてから時間ｄｌ＋Δｔ３経過後に制御クロック信号ファイ３がアサートされ、制御クロック信号φ２およびφ３のタイミング関係は、比較ステップ♯９および♯１０において維持される。
【０１７１】
これにより、上位ビットに対し、プリアンプの増幅期間の長さに対して、下位ビットのプリアンプの増幅期間を長くすることができる。
【０１７２】
［変更例］
図２１は、この発明の実施の形態４の変更例のＡ／Ｄ変換シーケンスを示すタイミング図である。図２１においても、上位ビットおよび下位ビットに対する比較ステップ♯９および♯１０における制御クロック信号φ２、φ３およびφ４の波形を示す。
【０１７３】
図２１においては、マスタクロック信号ＭＣＬＫに同期して、制御クロック信号φ２、φ３およびφ４が生成される。すなわち、比較ステップ♯９において、制御クロック信号φ４が、マスタクロック信号ＭＣＬＫの立上がりおよび立下がりに同期して生成される。制御クロック信号φ２は、次のマスタクロック信号の立上がりおよび立下がりに同期して生成される。制御クロック信号φ３は、次のマスタクロック信号ＭＣＬＫを１／４移相したクロック信号に従って生成される。
【０１７４】
比較ステップ♯１０においては、同様、制御クロック信号φ４は、マスタクロック信号ＭＣＬＫの立上がりおよび立下がりに同期して生成される。制御クロック信号φ２は、マスタクロック信号ＭＣＬＫの１サイクル経過後、マスタクロック信号ＭＣＬＫの立上がりおよび立下がりに同期して生成される。制御クロック信号φ３は、この制御クロック信号φ２を、マスタクロック信号ＭＣＬＫの１／４サイクル遅延して生成される。
【０１７５】
比較ステップ♯９と同様の動作が、上位ビットの比較ステップ、すなわち第１比較ステップから第８比較ステップにおいても行われ、比較ステップ♯１０と同様の動作が、下位ビットの第１１および第１２比較ステップにおいても行われる。
【０１７６】
図２２は、この発明の実施の形態４の変更例の制御クロック生成回路５０の構成の一例を概略的に示す図である。この図２２においては、制御クロック信号φ２、φ３およびφ４を生成する部分の構成を示す。制御クロック信号φ０、φ１およびφ１Ａを生成する部分の構成は、図１９に示す構成と同じであり、カウンタ６０および制御クロック発生器６２により生成される。
【０１７７】
図２２において、制御クロック生成回路５０は、活性化時、マスタクロック信号ＭＣＬＫの立上がりおよび立下がりをカウントする立上り／立下りカウンタ９０と、この立上り／立下りカウンタ９０の出力カウント値に従ってパルス信号を生成するパルス発生回路９１、９２および１２０を含む。
【０１７８】
立上り／立下りカウンタ９０は、図１６に示すカウンタ９０と同様、図１９に示す制御クロック発生回路６２からのクロック制御信号φ１Ａに従って、サンプリング期間経過後、カウント動作を開始し、マスタクロック信号ＭＣＬＫの立上りおよび立下りをカウントし、そのカウント値が、制御クロック信号φ３によりリセットされる。立上り／立下りカウンタ９０は、サンプリング期間中は、カウント動作が停止され、そのカウント値は、先の変換データに対する変換シーケンスにより初期値にリセットされている。
【０１７９】
パルス発生回路９１、９２は、図１６に示すパルス発生回路９１および９２と同様であり、立上り／立下りカウンタ９０のカウント値が０から１の間Ｈレベルとなるパルス信号を生成し、制御クロック信号φ４を生成する。
【０１８０】
パルス発生回路９２は、この立上り／立下りカウンタ９０のカウント値が２から３の間Ｈレベルとなるパルス信号を生成する。パルス発生回路１２０は、この立上り／立下りカウンタ９０のカウント値が４から５の間Ｈレベルとなるパルス信号を生成する。
【０１８１】
この制御クロック生成回路５０は、さらに、制御クロック信号φ２およびＺφ２をマスタクロック信号ＭＣＬＫの１／４サイクル移相する１／４移相器１２２と、パルス発生回路９２および１２０の出力パルス信号の一方を選択する切換回路（ＭＵＸ）９４と、カウンタ１００とを含む。１／４移相器１２２から制御クロック信号φ３およびＺφ３が生成される。
【０１８２】
カウンタ１００は、図１６に示す構成と同様、制御クロック信号φ１Ａの立下がりに応答してそのカウント値がリセットされるとともにカウント動作が活性化され、制御クロック信号φ３のカウント数をカウントし、比較ステップ番号を示す情報を生成する。カウンタ１００は、その比較ステップが最終の比較ステップに到達すると、変換シーケンスを終了指示信号ＥＯＣをアサートし、図１９等に示すカウンタ６０へ与える。
【０１８３】
切換制御回路１０２は、カウンタ１００のカウント値に従って、上位ビットの比較ステップに対しては、切換回路９４にパルス発生回路９２の出力パルス信号を選択させ、下位ビットに対する比較ステップにおいては、切換回路９４にパルス発生回路１２０の出力パルス信号を選択させる。これにより、切換回路９４からは、上位ビットおよび下位ビットに対して活性化タイミングが異なりかつ同じパルス幅を有する制御クロック信号φ２およびＺφ２が生成される。
【０１８４】
この図２２に示すように、制御クロック信号φ２およびＺφ２をマスタクロック信号ＭＣＬＫの１／４サイクル遅延させることにより、上位ビットおよび下位ビットに対し、制御クロック信号φ２に従って制御クロック信号φ３を同じタイミング関係で生成することができる。また、マスタクロック信号ＭＣＬＫに基づいて制御クロック信号φ１、φ２、φ３およびφ４を生成しており、これらの制御クロック信号を、正確にタイミングを設定して生成することができる。また、マスタクロック信号ＭＣＬＫに同期して制御クロック信号を生成しており、このＡ／Ｄ変換回路のアナログ入力信号入力インターフェースおよびデジタル信号出力インターフェースは、外部装置と容易に同期を確立して信号の転送を行うことができる。
【０１８５】
また、制御クロック信号φ２の遅延期間、すなわちプリアンプの増幅期間は、図２１においては下位ビットに対し、マスタクロック信号ＭＣＬＫの１．５クロックサイクルとされており、上位ビットに対しマスタクロック信号ＭＣＬＫの１サイクル期間長くされている。しかしながら、このプリアンプの増幅期間は、例えば２．５クロックサイクルなどの別のクロックサイクル期間長くされてもよい。
【０１８６】
以上のように、この発明の実施の形態４に従えば、プリアンプ出力を次段の縦続接続されるラッチ回路で受けるＡ／Ｄ変換回路において、プリアンプの増幅期間を、下位ビットに対して長くしている。したがって、必要とされる期間のみ長くすることができ、このＡ／Ｄ変換回路の変換サイクルが必要以上に長くなるのを抑制でき、高精度でかつ高速でＡ／Ｄ変換を行なうＡ／Ｄ変換回路を実現することができる。
【０１８７】
なお、上述の実施の形態１から４においては、１２の比較ステップで、１２ビット冗長デジタル信号を生成し、それに基づき、１０ビットデジタル信号を最終的に生成している。このビット数および冗長ステップ数は任意であり、生成されるデジタル信号のビット数および冗長比較ステップ数は他の値が用いられてもよい。
【０１８８】
また、上述の説明においては、冗長方式の逐次近似Ａ／Ｄ変換シーケンスに基づいてＡ／Ｄ変換が実行されている。しかしながら、いわゆる２進探索方式に基づいて逐次近似を行なうＡ／Ｄ変換回路においても、本発明は適用可能である。比較判定に誤りが生じやすい下位ビットに対し、その増幅期間および／またはラッチ期間を長くすればよい。
【０１８９】
また、上述の実施の形態１から４においては、下位ビットに対する増幅期間およびラッチ期間の各々は、等しくされている。しかしながら、最下位ビット２近づくにつれて。増幅期間またはラッチ期間が順次長くされる構成が利用されてもよい。
【産業上の利用可能性】
【０１９０】
この発明は、一般に、逐次比較近似方式に基づいてＡ／Ｄ変換を行なうＡ／Ｄ変換回路に適用することにより、高速かつ高精度のＡ／Ｄ変換を行なう回路を実現することができる。特に、プロセッサなどと同一半導体チップ上に集積化されるＡ／Ｄ変換回路に適用することにより、高精度かつ高速でＡ／Ｄ変換を行なうことができ、高速処理を行なう処理システムを実現することができる。
【図面の簡単な説明】
【０１９１】
【図１】この発明において利用されるＡ／Ｄ変換シーケンスの比較基準レベルの一例を示す図である。
【図２】図１に示すＡ／Ｄ変換シーケンスにおける各比較ステップの補正可能範囲を一覧にして示す図である。
【図３】この発明の実施の形態１に従うＡ／Ｄ変換回路の全体の構成を概略的に示す図である。
【図４】図４に示すＡ／Ｄ変換回路の変換動作を示すタイミング図である。
【図５】この発明の実施の形態１における１比較ステップにおけるプリアンプの出力波形と次段のラッチ回路のしきい値電圧との対応関係を概略的に示す図である。
【図６】この発明の実施の形態２に従うＡ／Ｄ変換回路の変換シーケンスを示すタイミング図である。
【図７】この発明の実施の形態２に従うＡ／Ｄ変換回路の制御クロック生成回路の構成の一例を概略的に示す図である。
【図８】図７に示すデューティ変換回路の構成の一例を概略的に示す図である。
【図９】この発明の実施の形態３に従うＡ／Ｄ変換回路の要部の構成を概略的に示す図である。
【図１０】図９に示すＡ／Ｄ変換回路の変換シーケンスを示すタイミング図である。
【図１１】図９に示す第１および第２のラッチの構成の一例を示す図である。
【図１２】図１１に示す第１のラッチの入出力信号波形の一例を概略的に示す図である。
【図１３】この発明の実施の形態３に従うＡ／Ｄ変換回路の制御クロック生成回路の構成の一例を概略的に示す図である。
【図１４】図１３に示す制御クロック生成回路の動作を示すタイミング図である。
【図１５】この発明の実施の形態３の変更例のＡ／Ｄ変換シーケンスを示すタイミング図である。
【図１６】この発明の実施の形態３の変更例のＡ／Ｄ変換回路の制御クロック生成回路の構成の一例を概略的に示す図である。
【図１７】この発明の実施の形態４に従うＡ／Ｄ変換回路の変換シーケンスの一例を示すタイミング図である。
【図１８】この発明の実施の形態４におけるプリアンプ出力波形の一例を示す図である。
【図１９】この発明の実施の形態４に従うＡ／Ｄ変換回路の制御クロック生成回路の構成の一例を概略的に示す図である。
【図２０】図１９に示す制御クロック生成回路の動作を示すタイミング図である。
【図２１】この発明の実施の形態４の変更例のＡ／Ｄ変換シーケンスを示すタイミング図である。
【図２２】この発明の実施の形態４に従うＡ／Ｄ変換回路の変更例の制御クロック生成回路の構成の一例を概略的に示す図である。
【符号の説明】
【０１９２】
１  容量、２  プリアンプ、４  ラッチ回路、ＩＶ１−ＩＶ３  インバータ、ＳＷ１−ＳＷ４  スイッチ、６  比較コード生成回路、８  デジタル／アナログ変換器、１０  レジスタ、２０  制御部、２１  分周回路、２３  切換回路（ＭＵＸ）、２５  カウンタ、２７  サイクル制御回路、２９  制御クロック生成回路、３３  切換回路、３４  サンプルクロック生成回路、３５  変換クロック生成回路、３１  デューティ調整回路、３２  デューティ変換回路、４２  プリアンプ、４３  第１のラッチ、４４  第２のラッチ、４５  逐次近似レジスタ（ＳＡＲ）、４０，４１  容量、ＳＷ１０−ＳＷ１６  スイッチ、５０  制御クロック生成回路、ＰＱ１，ＰＱ２  ＰチャネルＭＯＳトランジスタ、ＮＱ１，ＮＱ２  ＮチャネルＭＯＳトランジスタ、６０  カウンタ、６２  制御クロック発生器、６４  ワンショットパルス発生回路、７２，７４，８０  ワンショットパルス発生器、６６  カウンタ、６８，６９，７０  遅延回路、７６，７８  切換回路、９０  立上り／立下りカウンタ、９１−９３  パルス発生回路、９６，９７  伝達回路、９５  １／４位相器、９４，９８  切換回路（ＭＵＸ）、１００  カウンタ、１０２  切換制御回路、１１０  遅延回路、１１２  切換回路、１２２  １／４移相器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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