(57)【要約】【課題】製造工程を簡略化しながらも、特性のばらつきがなく、信頼性に優れたノーマリオフ特性を有する窒化物半導体からなる半導体装置を実現できるようにする。【解決手段】半導体装置は、窒化物半導体からなるチャネル層１０３と、チャネル層１０３の上に形成され、該チャネル層１０３よりもバンドギャップエネルギーが大きい窒化物半導体からなる電子供給層１０４と、電子供給層１０４の上に選択的に形成されたｐ型半導体層１０５と、ｐ型半導体層１０５の上に形成されたゲート電極１０６と、ゲート電極１０６の両側方の領域に、それぞれ少なくとも電子供給層１０４と接するように形成されたソース電極１０７及びドレイン電極１０８とを有している。ｐ型半導体層１０５は、六方晶のII−VI族化合物半導体、例えばｐ型ＺｎＯにより構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
窒化物半導体からなる第１の半導体層と、
前記第１の半導体層の上に形成され、前記第１の半導体層よりもバンドギャップエネルギーが大きい窒化物半導体からなる第２の半導体層と、
前記第２の半導体層の上に選択的に形成され、六方晶のII−VI族化合物半導体からなり且つｐ型の第３の半導体層と、
前記第３の半導体層の上に形成されたゲート電極と、
前記ゲート電極の両側方の領域に形成されたソース電極及びドレイン電極とを備えていることを特徴とする半導体装置。
【請求項２】
前記第３の半導体層は、Ｚｎ１−ｘＭｇｘＯ（但し、ｘは０≦ｘ＜１である。）からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体層は凹部を有し、
前記第３の半導体層は、前記凹部の底面を覆うように形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第３の半導体層は、少なくとも２層からなる積層構造を有していることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第３の半導体層におけるＭｇの組成ｘの値は実質的に一定であり、
前記第２の半導体層と前記第３の半導体層とは格子整合することを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第３の半導体層におけるＭｇの組成ｘの値は、前記第２の半導体層側から前記ゲート電極側に向けて大きくなるように形成されていることを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
【請求項７】
窒化物半導体からなる第１の半導体層と、
前記第１の半導体層の上に形成され、前記第１の半導体層よりもバンドギャップエネルギーが大きい窒化物半導体からなる第２の半導体層と、
前記第２の半導体層の上に選択的に形成され、構成元素に酸素若しくは硫黄を含むデラフォサイト構造又はカルコゲナイド構造の化合物半導体からなり、且つｐ型の第３の半導体層と、
前記第３の半導体層の上に形成されたゲート電極と、
前記ゲート電極の両側方の領域に形成されたソース電極及びドレイン電極とを備えていることを特徴とする半導体装置。
【請求項８】
前記第３の半導体層は、構成元素に遷移金属元素を含むことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記遷移金属は、Ｃｕであることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第３の半導体層は、ＣｕＡｌＯ２、ＳｒＣｕ２Ｏ２、ＬａＣｕＯＳ及びＬａＣｕＯＳｅのうちのいずれかであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
基板の上に、窒化物半導体からなる第１の半導体層を形成する工程（ａ）と、
前記第１の半導体層の上に、該第１の半導体層よりもバンドギャップエネルギーが大きい窒化物半導体からなる第２の半導体層を形成する工程（ｂ）と、
前記第２の半導体層の上に、六方晶のII−VI族化合物からなり且つｐ型の第３の半導体層を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記第３の半導体層におけるゲート電極形成領域を除く領域を選択的に除去する工程（ｄ）と、
前記第３半導体層の上にゲート電極を選択的に形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
基板の上に、窒化物半導体からなる第１の半導体層を形成する工程（ａ）と、
前記第１の半導体層の上に、該第１の半導体層よりもバンドギャップエネルギーが大きい窒化物半導体からなる第２の半導体層を形成する工程（ｂ）と、
前記第２の半導体層の上に、構成元素に酸素若しくは硫黄を含むデラフォサイト構造又はカルコゲナイド構造の化合物半導体からなり、且つｐ型の第３の半導体層を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記第３の半導体層におけるゲート電極形成領域を除く領域を選択的に除去する工程（ｄ）と、
前記第３半導体層の上にゲート電極を選択的に形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
前記工程（ｄ）において、前記第３の半導体層は、ウェットエッチングにより除去することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｃ）において、前記第３の半導体層は、物理的気相堆積法により形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｄ）よりも後に、
前記第２の半導体層における前記第３の半導体層の両側方の領域に、ソース電極及びドレイン電極をそれぞれ形成する工程（ｆ）をさらに備えていることを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｆ）において、前記ソース電極及びドレイン電極は、前記第１の半導体層にも接するように形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に窒化物半導体からなる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）系窒化物半導体は、シリコン（Ｓｉ）半導体又は砒化ガリウム（ＧａＡｓ）等の化合物半導体と比べてバンドギャップが大きいことから高い絶縁破壊電界を有すると共に、高い飽和ドリフト速度を有しており、高耐圧パワーデバイス及び高速高出力トランジスタ等の電子デバイスの応用に向け、注目されている。
【０００３】
特に、このＧａＮ系窒化物半導体は、一般に面方位の（０００１）面に形成される、例えばＡｌＧａＮ／ＧａＮからなるへテロ接合では、アンドープであっても分極の影響により１０１３ｃｍ−２以上の高いシートキャリア濃度を得られることが大きな特徴である。これにより、ドレイン電流が大きいＡｌＧａＮ／ＧａＮへテロ接合電界効果トランジスタ（Heterojunction Field Effect Transistor：ＨＦＥＴ）を実現することができる。このように、大電流動作が可能であるという特徴を活かしたＧａＮ系電子デバイスの応用分野としてパワースイッチング素子が有望視されている。これを実用化するには、高耐圧化と、ゲート電極に電圧が印加されない状態で電流を流さないようにするノーマリオフ化とが強く求められる。
【０００４】
以下、ノーマリオフ型と低オン抵抗化とを両立させる構造として、ゲート部にｐ型ＧａＮ層を形成した接合型電界効果トランジスタについて説明する（例えば、特許文献１を参照。）
図７は従来例に係るノーマリオフ化を実現する接合型電界効果トランジスタの断面構成を示している。図７に示すように、ＧａＮからなるチャネル層２の上面には、ＡｌＧａＮからなるバリア層４が形成されている。ｎ型バリア層４の上には、ソース電極１２とドレイン電極１４とが形成され、ソース電極１２とドレイン電極１４との間には、ｐ型ＧａＮからなるｐ型ベース層６を介在させたゲート電極１６が形成されている。
【０００５】
ここでは、バリア層４の上にｐ型ベース層６を形成した後、塩素ガス等を用いたドライエッチングにより、ｐ型ベース層６におけるゲート電極形成領域を除く領域を選択的にエッチングしている。
【特許文献１】特開２００５−２４４０７２号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記従来の接合型電界効果トランジスタは、ｐ型ベース層６を構成するｐ型ＧａＮとバリア層４を構成するＡｌＧａＮとを選択的にエッチングすることが困難である。このため、ｐ型ベース層６の一部がエッチングされずに残るか、逆にバリア層４に対するオーバエッチングが生じる。その結果、トランジスタの電気的特性にばらつきが生じたり、製造歩留まりが悪化したりするという問題が生じる。
【０００７】
本発明は、前記従来の問題を解決し、製造工程を簡略化しながらも、特性のばらつきがなく、信頼性に優れたノーマリオフ特性を有する窒化物半導体からなる半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するため、本発明に係る第１の半導体装置は、ゲート電極の下側に設けるｐ型半導体層に六方晶のII−VI族化合物半導体を用いる構成とする。
【０００９】
具体的に、本発明に係る第１の半導体装置は、窒化物半導体からなる第１の半導体層と、第１の半導体層の上に形成され、第１の半導体層よりもバンドギャップエネルギーが大きい窒化物半導体からなる第２の半導体層と、第２の半導体層の上に選択的に形成され、六方晶のII−VI族化合物半導体からなり且つｐ型の第３の半導体層と、第３の半導体層の上に形成されたゲート電極と、ゲート電極の両側方の領域に形成されたソース電極及びドレイン電極とを備えていることを特徴とする。
【００１０】
本発明の第１の半導体装置によると、ゲート電極が形成される第３の半導体層として、六方晶のｐ型II−VI族化合物半導体を用いているため、第３の半導体層の下側に形成された窒化物半導体からなる第２の半導体層に対して選択的に加工することが容易となる。このため、電気的特性のばらつきが小さい信頼性に優れたノーマリオフ型の電界効果トランジスタを実現することができる。
【００１１】
本発明の第１の半導体装置において、第３の半導体層には、Ｚｎ１−ｘＭｇｘＯ（但し、ｘは０≦ｘ＜１である。）を用いることができる。
【００１２】
本発明の第１の半導体装置において、第２の半導体層は凹部を有し、第３の半導体層は、凹部の底面を覆うように形成されていてもよい。
【００１３】
このように、電子供給層である第２の半導体層におけるゲート電極形成領域を掘り込んだ構造とすることにより、チャネル層である第１の半導体層のキャリア濃度を低下させることなく、ゲート閾値電圧を正電圧側にシフトすることができる。これにより、ノーマリオフ化とオン抵抗の低減との両立が可能となり、また、電流コラプス現象を抑制することができる。
【００１４】
本発明の第１の半導体装置において、第３の半導体層は、少なくとも２層からなる積層構造を有していてもよい。
【００１５】
このようにすると、第３の半導体層におけるバンドギャップエネルギーを、例えばＺｎＭｇＯにおけるＭｇの含有量により変化させることができるため、ゲート閾値電圧の制御をより広範囲に行うことができる。
【００１６】
本発明の第１の半導体装置は、第３の半導体層にＺｎ１−ｘＭｇｘＯ（但し、ｘは０≦ｘ＜１である。）を用いる場合に、第３の半導体層におけるＭｇの組成ｘの値は実質的に一定であり、第２の半導体層と第３の半導体層とは格子整合することが好ましい。
【００１７】
このようにすると、第３の半導体層の結晶性を向上することができる。
【００１８】
また、本発明の第１の半導体装置が、第３の半導体層にＺｎ１−ｘＭｇｘＯ（但し、ｘは０≦ｘ＜１である。）を用いる場合に、第３の半導体層におけるＭｇの組成ｘの値は、第２の半導体層側からゲート電極側に向けて大きくなるように形成されていてもよい。
【００１９】
このようにすると、第３の半導体層において格子定数が第２の半導体層側からゲート電極側に向かって大きくなるため、第３の半導体層にクラックを発生させることなく、ＺｎＯ／ＺｎＭｇＯからなる積層構造を形成できるので、ＺｎＭｇＯの組成設計によりゲート閾値電圧を制御することができる。
【００２０】
また、本発明に係る第２の半導体装置は、ゲート電極の下側に設けるｐ型半導体層に、構成元素に酸素若しくは硫黄を含むデラフォサイト構造又はカルコゲナイド構造の化合物半導体を用いる構成とする。
【００２１】
具体的には、本発明に係る第２の半導体装置は、窒化物半導体からなる第１の半導体層と、第１の半導体層の上に形成され、第１の半導体層よりもバンドギャップエネルギーが大きい窒化物半導体からなる第２の半導体層と、第２の半導体層の上に選択的に形成され、構成元素に酸素若しくは硫黄を含むデラフォサイト構造又はカルコゲナイド構造の化合物半導体からなり、且つｐ型の第３の半導体層と、第３の半導体層の上に形成されたゲート電極と、ゲート電極の両側方の領域に形成されたソース電極及びドレイン電極とを備えていることを特徴とする。
【００２２】
本発明の第２の半導体装置によると、ゲート電極が形成される第３の半導体層として、構成元素に酸素若しくは硫黄を含むデラフォサイト構造又はカルコゲナイド構造のｐ型化合物半導体化合物半導体を用いているため、第３の半導体層の下側に形成された窒化物半導体からなる第２の半導体層に対して選択的に加工することが容易となる。このため、電気的特性のばらつきが小さい信頼性に優れたノーマリオフ型の電界効果トランジスタを実現することができる。
【００２３】
本発明の第２の半導体装置において、第３の半導体層は、構成元素に遷移金属元素を含むことが好ましい。
【００２４】
この場合に、遷移金属は、Ｃｕであることが好ましい。
【００２５】
本発明の第２の半導体装置において、第３の半導体層は、ＣｕＡｌＯ２、ＳｒＣｕ２Ｏ２、ＬａＣｕＯＳ及びＬａＣｕＯＳｅのうちのいずれかであることが好ましい。
【００２６】
本発明に係る第１の半導体装置の製造方法は、基板の上に、窒化物半導体からなる第１の半導体層を形成する工程（ａ）と、第１の半導体層の上に、該第１の半導体層よりもバンドギャップエネルギーが大きい窒化物半導体からなる第２の半導体層を形成する工程（ｂ）と、第２の半導体層の上に、六方晶のII−VI族化合物からなり且つｐ型の第３の半導体層を形成する工程（ｃ）と、工程（ｃ）よりも後に、第３の半導体層におけるゲート電極形成領域を除く領域を選択的に除去する工程（ｄ）と、第３半導体層の上にゲート電極を選択的に形成する工程（ｅ）とを備えていることを特徴とする。
【００２７】
本発明の第１の半導体装置の製造方法によると、第２の半導体層の上に六方晶のII−VI族化合物からなり且つｐ型の第３の半導体層を形成し、その後、第３の半導体層におけるゲート電極形成領域を除く領域を選択的に除去する。このため、第３の半導体層の下側に形成された窒化物半導体からなる第２の半導体層に対して第３の半導体層を選択的にエッチングすることができる。これにより、電気的特性のばらつきが小さい信頼性に優れたノーマリオフ型の電界効果トランジスタを実現することができる。
【００２８】
また、本発明に係る第２の半導体装置の製造方法は、基板の上に、窒化物半導体からなる第１の半導体層を形成する工程（ａ）と、第１の半導体層の上に、該第１の半導体層よりもバンドギャップエネルギーが大きい窒化物半導体からなる第２の半導体層を形成する工程（ｂ）と、第２の半導体層の上に、構成元素に酸素若しくは硫黄を含むデラフォサイト構造又はカルコゲナイド構造の化合物半導体からなり、且つｐ型の第３の半導体層を形成する工程（ｃ）と、工程（ｃ）よりも後に、第３の半導体層におけるゲート電極形成領域を除く領域を選択的に除去する工程（ｄ）と、第３半導体層の上にゲート電極を選択的に形成する工程（ｅ）とを備えていることを特徴とする。
【００２９】
本発明の第２の半導体装置の製造方法によると、第２の半導体層の上に、構成元素に酸素若しくは硫黄を含むデラフォサイト構造又はカルコゲナイド構造の化合物半導体からなり、且つｐ型の第３の半導体層を形成し、その後、第３の半導体層におけるゲート電極形成領域を除く領域を選択的に除去する。このため、第３の半導体層の下側に形成された窒化物半導体からなる第２の半導体層に対して第３の半導体層を選択的にエッチングすることができる。これにより、電気的特性のばらつきが小さい信頼性に優れたノーマリオフ型の電界効果トランジスタを実現することができる。
【００３０】
本発明の第１又は第２の半導体装置の製造方法は、工程（ｄ）において、第３の半導体層は、ウェットエッチングにより除去することが好ましい。
【００３１】
このようにすると、第３の半導体層を高い選択性でエッチングすることができ、また、エッチングによるダメージを低減することができる。
【００３２】
本発明の第１又は第２の半導体装置の製造方法は、工程（ｃ）において、第３の半導体層は、物理的気相堆積法により形成することができる。
【００３３】
本発明の第１又は第２の半導体装置の製造方法は、工程（ｄ）よりも後に、第２の半導体層における第３の半導体層の両側方の領域に、ソース電極及びドレイン電極をそれぞれ形成する工程（ｆ）をさらに備えていてもよい。
【００３４】
本発明の第１又は第２の半導体装置の製造方法は、工程（ｆ）において、ソース電極及びドレイン電極は、第１の半導体層にも接するように形成してもよい。
【発明の効果】
【００３５】
本発明に係る半導体装置及びその製造方法によると、電気的特性のばらつきを抑え、且つ製造歩留まりが高いノーマリオフ特性を有する半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００３６】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３７】
図１は本発明の第１の実施形態に係る半導体装置であって、ヘテロ接合電界効果トランジスタの断面構成を模式的に示している。
【００３８】
図１に示すように、第１の実施形態に係る電界効果トランジスタは、シリコン、サファイア、又は窒化ガリウム（ＧａＮ）等のIII族窒化物半導体が結晶成長可能な基板１０１の主面上に順次形成された、ＧａＮ又は窒化アルミニウム（ＡｌＮ）等からなるバッファ層１０２と、厚さが約３μｍのアンドープＧａＮからなるチャネル層１０３と、厚さが２５ｎｍのＡｌ０．１５Ｇａ０．８５Ｎからなる電子供給層１０４とを有している。
【００３９】
電子供給層１０４の上には、厚さが２００ｎｍでｐ型不純物を含む酸化亜鉛（ＺｎＯ）からなるｐ型半導体層１０５が選択的に形成されている。ｐ型半導体層１０５の上には、該ｐ型半導体層１０５とオーミック接合し、例えばパラジウム（Ｐｄ）からなるゲート電極１０６が設けられている。また、電子供給層１０４の上におけるｐ型半導体層１０５の両側方の領域には、それぞれチタン（Ｔｉ）／アルミニウム（Ａｌ）からなるソース電極１０７及びドレイン電極１０８が設けられている。なお、ソース電極１０７及びドレイン電極１０８は、電子供給層１０４を掘り込むように形成することにより、各電極１０７、１０８の下部がチャネル層１０３とそれぞれ接するように設けてもよい。
【００４０】
また、素子形成領域の周囲には、例えばホウ素（Ｂ）等のイオンを注入して高抵抗化された素子分離領域１０９を形成している。
【００４１】
以下、前記のように構成された電界効果トランジスタの製造方法について図２（ａ）〜図２（ｅ）を用いて説明する。
【００４２】
まず、図２（ａ）に示すように、例えば有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法により、基板１０１の主面上に、バッファ層１０２、アンドープＧａＮからなるチャネル層１０３及びＡｌ０．１５Ｇａ０．８５Ｎからなる電子供給層１０４を順次エピタキシャル成長する。
【００４３】
次に、図２（ｂ）に示すように、エピタキシャル成長した半導体層における素子形成領域の周囲で且つ電子供給層１０４からチャネル層１０３に至る領域に、例えばホウ素イオンをイオン注入することにより、素子分離領域１０９を形成する。
【００４４】
次に、図２（ｃ）に示すように、例えばスパッタ法又はパルスレーザ蒸着（Pulsed Laser Deposition：ＰＬＤ）法等の物理的気相堆積法により、素子分離領域１０９を含む電子供給層１０４の上に、厚さが２００ｎｍのｐ型ＺｎＯ層１０５Ａを形成する。ここで、ｐ型ドーパントには、例えば窒素（Ｎ）又は砒素（Ａｓ）等を用いることができる。ＺｎＯは、ＧａＮ又はＡｌＮと格子定数が近いため、ＡｌＧａＮからなる電子供給層１０４の上に結晶性及び平坦性に優れたｐ型ＺｎＯ層１０５Ａを形成することができる。
【００４５】
次に、図２（ｄ）に示すように、リソグラフィ法及び硝酸（ＨＮＯ３）を用いたウェットエッチング法により、ｐ型ＺｎＯ層１０５Ａにおけるゲート電極形成領域を除く領域を選択的にエッチングして、ｐ型ＺｎＯ層１０５Ａからｐ型半導体層１０５を形成する。このとき、窒化物半導体であるＧａＮ及びＡｌＧａＮは硝酸ではエッチングされないため、ｐ型ＺｎＯ層１０５Ａのみを選択的にエッチングすることができる。従って、ｐ型ＺｎＯ層１０５Ａのエッチング残り又は電子供給層１０４に対するオーバエッチによる製造歩留まりの悪化及び電気的特性のばらつきを防止することができる。また、ウェットエッチは、ドライエッチと比較してエッチング界面に生じる欠陥を少なくすることができる。
【００４６】
次に、リソグラフィ法により、ｐ型半導体層１０５を含む電子供給層１０４の上に、ソース電極及びドレイン電極の各電極形成領域に開口部を有するレジストパターン（図示せず）を形成する。続いて、電子ビーム蒸着法により、開口部を含むレジストパターンの上に、Ｔｉ／Ａｌからなる積層膜を堆積し、その後、レジストパターンを除去する、いわゆるリフトオフ法により、図２（ｅ）に示すように、Ｔｉ／Ａｌからなるソース電極１０７及びドレイン電極１０８をそれぞれ形成する。続いて、電子ビーム蒸着法及びリフトオフ法により、ｐ型半導体層１０５上に、Ｐｄからなるゲート電極１０６を選択的に形成する。
【００４７】
なお、第１の実施形態においては、ｐ型半導体層１０５に、Ｍｇを含むｐ型Ｚｎ１−ｘＭｇｘＯ（但し、ｘは０≦ｘ＜１である。）を用いてもよい。このとき、Ｍｇの組成ｘの値は、実質的に一定とし、ｐ型Ｚｎ１−ｘＭｇｘＯからなるｐ型半導体層１０５とＡｌＧａＮからなる電子供給層１０４とを格子整合させることが好ましい。このようにすると、電子供給層１０４の組成を変えた場合であっても、ｐ型半導体層１０５のＭｇ含有量を調整することにより、該ｐ型半導体層１０５を電子供給層１０４に格子整合させることができるため、ｐ型半導体層１０５の結晶性が向上する。
【００４８】
ここで、Ｍｇの組成ｘの値が実質的に一定であるとは、必ずしも厳密に一定値である必要はなく、ｐ型半導体層１０５と電子供給層１０４との間で格子不整合が生じない程度には変化していてもよい。例えば、Ｍｇの組成ｘの値の最大値と最小値とが、組成ｘの値の平均値に対し、±５％以内（すなわち、組成ｘの平均値が０．５のときはｘ＝０．５２５〜０．４７５）であることが好ましく、±１％以内であれば、さらに好ましい。Ｍｇの組成ｘ＝０、すなわちｐ型半導体層１０５がＭｇを含まない場合は、Ｍｇの含有量が測定値のバックグラウンド以下であればよい。
【００４９】
以上説明したように、第１の実施形態によると、ゲート電極１０６と接合するｐ型半導体層１０５に、六方晶のII−VI族化合物半導体、例えばｐ型Ｚｎ１−ｘＭｇｘＯ（但し、ｘは０≦ｘ＜１である。）を形成することにより、ｐ型半導体層１０５の下側に形成される、ＡｌＧａＮからなる電子供給層１０４に対して選択的にパターニングすることを容易に行えるようになる。その結果、トランジスタの電気的特性のばらつきを抑えられる共に、製造歩留まりが高いノーマリオフ特性を有する接合型電界効果トランジスタを得ることができる。
【００５０】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例について図面を参照しながら説明する。
【００５１】
図３は本発明の第１の実施形態の第１変形例に係る半導体装置であって、ヘテロ接合電界効果トランジスタの断面構成を模式的に示している。図３において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００５２】
第１変形例においては、Ａｌ０．１５Ｇａ０．８５Ｎからなる電子供給層１０４Ａとして、その厚さを５０ｎｍとし、さらに、ｐ型半導体層１０５の形成領域に例えば深さが３０ｎｍの凹部１０４ａを設けている。
【００５３】
厚さが２００ｎｍのｐ型ＺｎＯからなるｐ型半導体層１０５は、その下部を電子供給層１０４Ａに設けられた凹部１０４ａに充填されるように形成されている。
【００５４】
以下、前記のように構成された電界効果トランジスタの製造方法について図４（ａ）〜図４（ｆ）を用いて説明する。
【００５５】
まず、図４（ａ）に示すように、例えばＭＯＣＶＤ法により、基板１０１の主面上に、バッファ層１０２、アンドープＧａＮからなるチャネル層１０３及びＡｌ０．１５Ｇａ０．８５Ｎからなる電子供給層１０４Ａを順次エピタキシャル成長する。
【００５６】
次に、図４（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、厚さが５０ｎｍの電子供給層１０４Ａに深さが３０ｎｍの凹部１０４ａを形成する。
【００５７】
次に、図４（ｃ）に示すように、エピタキシャル成長した半導体層における素子形成領域の周囲で且つ電子供給層１０４Ａからチャネル層１０３に至る領域に、例えばホウ素イオンをイオン注入することにより、素子分離領域１０９を形成する。
【００５８】
次に、図４（ｄ）に示すように、例えばスパッタ法又はＰＬＤ法により、素子分離領域１０９及び凹部１０４ａを含む電子供給層１０４Ａの上に、厚さが２００ｎｍのｐ型ＺｎＯ層１０５Ａを形成する。
【００５９】
次に、図４（ｅ）に示すように、リソグラフィ法及びＨＮＯ３を用いたウェットエッチング法により、ｐ型ＺｎＯ層１０５Ａにおけるゲート電極形成領域を除く領域を選択的にエッチングして、ｐ型ＺｎＯ層１０５Ａからｐ型半導体層１０５を形成する。このとき、前述したように、ＧａＮ及びＡｌＧａＮは硝酸ではエッチングされないため、ｐ型ＺｎＯ層１０５Ａのみを選択的にエッチングすることができる。
【００６０】
次に、図４（ｆ）に示すように、第１の実施形態と同様に、電子供給層１０４Ａの上におけるｐ型半導体層１０５の両側方の領域に、Ｔｉ／Ａｌからなるソース電極１０７及びドレイン電極１０８をそれぞれ形成する。続いて、ｐ型半導体層１０５の上に、Ｐｄからなるゲート電極１０６を選択的に形成する。
【００６１】
このように、第１変形例によると、電子供給層１０４Ａにおけるゲート電極１０６の下方の領域に凹部１０４ａを形成し、形成した凹部１０４ａにｐ型半導体層１０５の下部を形成している。これにより、チャネル層１０３におけるキャリア濃度を低下させることなく、ゲート閾値電圧を正電圧側にシフトすることができるため、ノーマリオフ化をより確実に行えるようになる。
【００６２】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例について図面を参照しながら説明する。
【００６３】
図５は本発明の第１の実施形態の第２変形例に係る半導体装置であって、ヘテロ接合電界効果トランジスタの断面構成を模式的に示している。図５において、図１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００６４】
第２変形例においては、ｐ型ＺｎＯからなるｐ型半導体層１０５とゲート電極１０６との間に、ｐ型のＺｎ１−ｘＭｇｘＯ（但し、ｘは０＜ｘ＜１である。）層１１０を設けている。
【００６５】
ここで、ｐ型半導体層１０５の厚さは、例えば２０ｎｍであり、Ｚｎ１−ｘＭｇｘＯ層１１０の厚さは、例えば１８０ｎｍである。
【００６６】
このようにすると、酸化亜鉛マグネシウム（ＺｎＭｇＯ）は、酸化亜鉛（ＺｎＯ）よりもバンドギャップエネルギーが大きいため、ゲート電極１０６の下側部分でのポテンシャルエネルギーの持ち上がり量（増加量）を大きくできる。このため、ゲート閾値電圧を正電圧側にシフトさせたノーマリオフ状態をより確実に実現することができる。
【００６７】
また、ＡｌＧａＮからなる電子供給層１０４側にｐ型ＺｎＯからなるｐ型半導体層１０５を設け、且つ、ゲート電極１０６側にＺｎ１−ｘＭｇｘＯ層１１０を設けている。これにより、電子供給層１０４側からゲート電極１０６側に向けて、Ｚｎ１−ｘＭｇｘＯ層１１０におけるＭｇの組成ｘの値が大きくなる構成となる。ＺｎＭｇＯはＺｎＯと比べて格子定数が大きいため、クラックを発生させることなく、ＺｎＯ／ＺｎＭｇＯからなる積層構造を形成することができる。従って、Ｚｎ１−ｘＭｇｘＯ層１１０の組成設計により、ゲート閾値電圧を制御することができる。
【００６８】
なお、Ｚｎ１−ｘＭｇｘＯ層１１０を形成するには、ｐ型ＺｎＯからなるｐ型半導体層１０５を成長した後に、ｐ型半導体層１０５の上に、原料に所定量のＭｇを追加して成長すればよい。
【００６９】
以上により、高耐圧且つ大電流動作が可能なノーマリオフ型電界効果トランジスタを実現することができる。
【００７０】
（第１の実施形態の第３変形例）
以下、本発明の第１の実施形態の第３変形例について図面を参照しながら説明する。
【００７１】
図６は本発明の第１の実施形態の第３変形例に係る半導体装置であって、ヘテロ接合電界効果トランジスタの断面構成を模式的に示している。図６において、図１及び図３に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７２】
第３変形例においては、第１変形例と同様に、Ａｌ０．１５Ｇａ０．８５Ｎからなる電子供給層１０４Ａとして、その厚さを５０ｎｍとし、さらに、ｐ型半導体層１０５の形成領域に例えば深さが３０ｎｍの凹部１０４ａを設けている。
【００７３】
厚さが２０ｎｍのｐ型ＺｎＯからなるｐ型半導体層１０５は、その下部を電子供給層１０４Ａに設けられた凹部１０４ａに充填されるように形成されている。さらに、第２変形例と同様に、ｐ型半導体層１０５の上に、厚さが１８０ｎｍのｐ型のＺｎ１−ｘＭｇｘＯ（但し、ｘは０＜ｘ＜１である。）層１１０を設けている。
【００７４】
このようにすると、ＺｎＭｇＯは、ＺｎＯよりもバンドギャップエネルギーが大きいため、ゲート電極１０６の下側部分でのポテンシャルエネルギーの持ち上がり量（増加量）を大きくでき、ゲート閾値電圧を正電圧側にシフトさせたノーマリオフ状態をより確実に実現することができる。
【００７５】
また、ＡｌＧａＮからなる電子供給層１０４側にｐ型ＺｎＯからなるｐ型半導体層１０５を設け、且つ、ゲート電極１０６側にＺｎ１−ｘＭｇｘＯ層１１０を設けている。これにより、電子供給層１０４側からゲート電極１０６側に向けて、Ｚｎ１−ｘＭｇｘＯ層１１０におけるＭｇの組成ｘの値が大きくなる構成となる。ＺｎＭｇＯはＺｎＯと比べて格子定数が大きいため、クラックを発生させることなく、ＺｎＯ／ＺｎＭｇＯからなる積層構造を形成することができる。従って、Ｚｎ１−ｘＭｇｘＯ層１１０の組成設計により、ゲート閾値電圧を制御することができる。
【００７６】
また、電子供給層１０４におけるゲート電極１０６の下方の領域を掘り込んで凹部１０４ａを形成することにより、チャネル層１０３におけるキャリア濃度を低下させることなく、ゲート閾値電圧を正電圧側にシフトすることができる。
【００７７】
以上により、高耐圧且つ大電流動作が可能なノーマリオフ型電界効果トランジスタを実現することができる。
【００７８】
なお、第１の実施形態及びその変形例において、ｐ型半導体層１０５にｐ型ＺｎＯ層を用いたが、これに限られず、結晶構造が六方晶であって、他のｐ型のII−VI族化合物半導体を用いることができ、例えば、硫化亜鉛（ＺｎＳ）、硫化カドミウム（ＣｄＳ）又はセレン化カドミウム（ＣｄＳｅ）等を用いることができる。
【００７９】
なお、第１の実施形態及びその変形例において、ｐ型半導体層１０５にｐ型ＺｎＯ層を用いたが、これに限られず、ＺｎＯ以外の六方晶のｐ型II−VI族化合物半導体を用いてもよい。六方晶であれば、窒化物半導体からなる第２の半導体層と結晶構造が同一であるため、第２の半導体層の上に直接形成した場合でも格子整合させることが容易である。例えば、硫化亜鉛（ＺｎＳ）、硫化カドミウム（ＣｄＳ）又はセレン化カドミウム（ＣｄＳｅ）等を用いることができる。
【００８０】
また、第１の実施形態及びその変形例において、ｐ型半導体層１０５に、構成元素に酸素若しくは硫黄を含む他のｐ型化合物半導体を用いても良く、ＺｎＯと同様にｐ型層の選択エッチングを容易に実現することができる。さらに、構成元素に遷移金属を含むデラフォサイト構造又はカルコゲナイド構造の化合物半導体とすることがより望ましい。例えば、ＣｕＡｌＯ２、ＳｒＣｕ２Ｏ２、ＬａＣｕＯＳ又はＬａＣｕＯＳｅ等を用いることにより、第２の窒化物半導体層と良好な接合を実現でき、ｐ型化も比較的容易に実現することができる。
【産業上の利用可能性】
【００８１】
本発明に係る半導体装置及びその製造方法は、電気的特性のばらつきを抑え且つ製造歩留まりが高いノーマリオフ特性を有する接合型電界効果トランジスタを実現することができ、窒化物半導体からなる半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１の実施形態に係る半導体装置を示す構成断面図である。
【図２】（ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図３】本発明の第１の実施形態の第１変形例に係る半導体装置を示す構成断面図である。
【図４】（ａ）〜（ｆ）は本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法を示す工程順の構成断面図である。
【図５】本発明の第１の実施形態の第２変形例に係る半導体装置を示す構成断面図である。
【図６】本発明の第１の実施形態の第３変形例に係る半導体装置を示す構成断面図である。
【図７】従来例に係る接合型電界効果トランジスタを示す構成断面図である。
【符号の説明】
【００８３】
１０１    基板
１０２    バッファ層
１０３    チャネル層
１０４    電子供給層
１０４ａ  凹部
１０５    ｐ型半導体層
１０６    ゲート電極
１０７    ソース電極
１０８    ドレイン電極
１０９    素子分離領域
１１０    Ｚｎ１−ｘＭｇｘＯ層
【図１】
2010165987.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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