(57)【要約】【課題】電力効率を悪化させずにパルス・バイ・パルスで軽負荷状態を検出できるスイッチング電源装置を提供する。【解決手段】同期制御回路４においては、主スイッチ素子のオンタイミング毎に、負荷ＬＤの大きさに応じて決まる内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆをコンパレータ４３により検出するとともに、負荷判別回路４５で所定時間幅を有する基準時間パルスＴｓｒｓを生成し、アンド回路４６により両者の論理積を生成する。これにより、遅れ時間Ｔｄｉｆが基準時間パルスＴｓｒｓより長いと軽負荷と見なし、同期整流用のＭＯＳＦＥＴＱｓをオンさせない。【選択図】図２
2010124678.tif 000002
【特許請求の範囲】
【請求項１】
入力直流電圧が直列共振回路に印加され、トランスを介して所定の出力電圧を発生し、負荷に電力供給するスイッチング電源装置において、
電流共振インダクタと電流共振コンデンサを有する直列共振回路と、
交互にオンオフして前記直列共振回路の電流経路を切り換える複数の主スイッチ素子もしくは主スイッチ素子群と、
前記主スイッチ素子もしくは主スイッチ素子群を一次側でオンオフ制御することにより前記直列共振回路から二次側に電流を誘起させるトランスと、
それぞれ前記複数の主スイッチ素子もしくは主スイッチ素子群のいずれかに対応してオンオフして前記トランスの二次電流を整流する複数のダイオード整流素子と、
前記主スイッチ素子もしくは主スイッチ素子群のオンタイミングを起点とし、所定時間幅を有する基準時間信号を生成する負荷判別回路と、
を備え、
前記ダイオード整流素子の導通タイミングの、前記ダイオード整流素子に対応する前記主スイッチ素子もしくは主スイッチ素子群のオンタイミングからの遅れ時間を、前記負荷判別回路で生成された前記基準時間信号と比較することにより前記負荷の軽負荷状態を判別するようにしたことを特徴とするスイッチング電源装置。
【請求項２】
前記ダイオード整流素子の導通タイミングの前記遅れ時間が、前記負荷判別回路で生成された前記基準時間信号の時間幅を超えた時点でアラーム信号を生成する軽負荷判別回路を備えたことを特徴とする請求項１記載のスイッチング電源装置。
【請求項３】
前記トランスの二次側における前記ダイオード整流素子に代えて、内蔵ダイオードが並列に接続された複数の同期整流用スイッチ素子を設けるとともに、
前記同期整流用スイッチ素子に対応する前記主スイッチ素子もしくは主スイッチ素子群のオンタイミング、あるいは前記同期整流用スイッチ素子の端子間電圧信号により検出される前記内蔵ダイオードの導通タイミングのいずれか遅いタイミングに同期して前記同期整流用スイッチ素子をターンオンさせるように、前記同期整流用スイッチ素子のオン期間を制御する同期制御回路を設け、
前記内蔵ダイオードの導通タイミングの、前記内蔵ダイオードが並列に接続された前記同期整流用スイッチ素子に対応する前記主スイッチ素子もしくは主スイッチ素子群のオンタイミングからの遅れ時間を、前記負荷判別回路で生成された前記基準時間信号と比較することにより前記負荷の軽負荷状態を判別するようにしたことを特徴とする請求項１記載のスイッチング電源装置。
【請求項４】
前記内蔵ダイオードの導通タイミングの前記遅れ時間が前記負荷判別回路で生成された前記基準時間信号の時間幅を超えた時点でアラーム信号を生成する軽負荷判別回路を備えたことを特徴とする請求項３記載のスイッチング電源装置。
【請求項５】
前記内蔵ダイオードの導通タイミングの前記遅れ時間が、前記負荷判別回路で生成された前記基準時間信号の時間幅を超えた場合に、前記同期整流用スイッチ素子をオンさせないようにしたことを特徴とする請求項３記載のスイッチング電源装置。
【請求項６】
前記主スイッチ素子もしくは主スイッチ素子群のオンタイミングに同期して前記同期整流用スイッチ素子に対する最大オン幅の開始を指示するとともに、前記基準時間信号より長い所定時間後に前記最大オン幅の終了を指示する最大オン幅制御回路を備え、
前記同期制御回路では、前記主スイッチ素子もしくは主スイッチ素子群のオフタイミング、あるいは前記最大オン幅制御回路が前記最大オン幅の終了を指示するタイミングのいずれか早いタイミングに同期して前記同期整流用スイッチ素子をターンオフさせるようにしたことを特徴とする請求項３記載のスイッチング電源装置。
【請求項７】
前記負荷判別回路では、前記基準時間信号の前記所定時間幅を変更設定可能としたことを特徴とする請求項１または３に記載のスイッチング電源装置。
【請求項８】
前記直列共振回路は、前記トランスのリーケージインダクタンスによって前記電流共振インダクタ、あるいはその一部が構成されていることを特徴とする請求項１または３に記載のスイッチング電源装置。
【請求項９】
前記主スイッチ素子もしくは主スイッチ素子群は、前記直列共振回路をスイッチング動作させて交流電流を生成するハーフブリッジ型、あるいはフルブリッジ型のコンバータを構成することを特徴とする請求項１または３に記載のスイッチング電源装置。
【請求項１０】
前記同期整流用スイッチ素子として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を用いたことを特徴とする請求項３記載のスイッチング電源装置。
【請求項１１】
前記内蔵ダイオードは、前記ＭＯＳＦＥＴの寄生ダイオードであることを特徴とする請求項１０記載のスイッチング電源装置。
【請求項１２】
電流共振インダクタと電流共振コンデンサを有する直列共振回路と、交互にオンオフして前記直列共振回路の電流経路を切り換える複数の主スイッチ素子もしくは主スイッチ素子群と、前記主スイッチ素子もしくは主スイッチ素子群を一次側でオンオフ制御することにより前記直列共振回路から二次側に電流を誘起させるトランスと、内蔵ダイオードが並列に接続され、それぞれ前記複数の主スイッチ素子もしくは主スイッチ素子群のいずれかに対応してオンオフして前記トランスの二次電流を整流する複数のダイオード整流素子もしくは同期整流用スイッチ素子と、を有するスイッチング電源装置の制御回路であって、
前記主スイッチ素子もしくは主スイッチ素子群のオンタイミングを起点とし、所定時間幅を有する基準時間信号を生成する負荷判別回路と、
前記ダイオード整流素子の導通タイミングの、前記ダイオード整流素子に対応する前記主スイッチ素子もしくは主スイッチ素子群のオンタイミングからの遅れ時間、もしくは前記内蔵ダイオードの導通タイミングの、前記内蔵ダイオードが並列に接続された前記同期整流用スイッチ素子に対応する前記主スイッチ素子もしくは主スイッチ素子群のオンタイミングからの遅れ時間を、前記負荷判別回路で生成された前記基準時間信号と比較することにより前記負荷の軽負荷状態を判別する同期制御回路と、
を備えたことを特徴とするスイッチング電源装置の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流共振インダクタと電流共振コンデンサを有する直列共振回路を備えたスイッチング電源装置およびスイッチング電源制御回路に関し、とくに軽負荷時での電流の逆流を解消するスイッチング電源装置およびスイッチング電源制御回路に関する。
【背景技術】
【０００２】
従来のスイッチング電源装置としては、図７に示すような電流共振型コンバータを備えたものが知られている。この電流共振型コンバータには、共振インダクタＬｒと共振コンデンサＣｒを有する直列共振回路に入力直流電圧Ｖｉが印加されていて、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等からなる２つの主スイッチ素子Ｑａ，Ｑｂをオンオフして電力変換用のトランスＴの第１巻線Ｌ１を流れる一次側電流の経路を制御することによって、トランスＴの第１巻線Ｌ１に正弦波状の電流が流れる。また、トランスＴの第２巻線Ｌ２、第３巻線Ｌ３（Ｌ１：Ｌ２：Ｌ３の巻線比をｎ：１：１とする。）には、それぞれ誘起した二次電流Ｉ１，Ｉ２を整流する整流ダイオードＤ１，Ｄ２と、負荷ＬＤへの出力電圧ＶOを平滑する出力コンデンサＣOとが接続されている。さらに、負荷ＬＤへの出力電圧ＶOは、誤差増幅器１とＶＣＯ（voltage controlled oscillator：電圧制御発振回路）２を介して主スイッチ素子Ｑａ，Ｑｂをオンオフするための駆動回路３に帰還され、トランスＴの第１巻線Ｌ１に流れる電流と電圧を制御して、出力電圧ＶOを一定電圧に制御している。なお、ＶＣＯ２は、誤差増幅器１の出力により出力電圧ＶOが設定電圧より高いか、もしくは軽負荷であると判断するとその出力周波数を高くし、出力電圧ＶOが設定電圧より低いか、もしくは重負荷であると判断するとその出力周波数を低くするよう機能している。
【０００３】
ところで、こうしたスイッチング電源装置を低電圧・大電流の電源として使用する場合に、トランスＴの二次側に設けられた整流ダイオードＤ１，Ｄ２に二次電流Ｉ１，Ｉ２が流れるとき、整流ダイオードＤ１，Ｄ２の順方向下降電圧ＶFによって大きな電力損失ＶF×ＩOが発生する。このＩOは、二次電流Ｉ１，Ｉ２の電流値のいずれかを示すものである。
【０００４】
そこで、これらの整流ダイオードＤ１，Ｄ２に替えて、それぞれオン抵抗が低いＭＯＳＦＥＴＱｓ１，Ｑｓ２を、図８に示すように同期整流用のスイッチ素子として接続して同期整流を行い、こうした電力損失を低減する他励駆動方式の電流共振回路が用いられている。図８のＭＯＳＦＥＴＱｓ１，Ｑｓ２は、駆動回路３によりそれぞれ一次側の主スイッチ素子Ｑａ，Ｑｂをオンオフする動作周波数ｆopに同期してオンオフ制御され、二次電流Ｉ１，Ｉ２が交互にコンデンサＣOに蓄積される。
【０００５】
ここで、図７における二次側の整流ダイオードＤ１，Ｄ２をオン抵抗が低いＭＯＳＦＥＴＱｓ１，Ｑｓ２に置き換えた、図８の電流共振型コンバータにおける他励駆動同期整流について考察する。
【０００６】
同期整流方式には自励駆動方式と他励駆動方式がある。他励駆動方式については、ロジック回路で駆動信号を出すため、ロジック回路を電源ＩＣ（Integrated Circuit）に内蔵すると、電源メーカにとって容易に同期整流機能を実現できる。したがって、ＩＣメーカ各社は様々な他励駆動方式を考案している（後述する特許文献１〜５参照。）。
【０００７】
さて、こうした従来のスイッチング電源装置は、主スイッチ素子Ｑａ，Ｑｂをスイッチング動作させて、電圧変換用のトランスＴを介して任意の直流出力を得るように構成されている。このような装置では、二次側に接続される負荷ＬＤの大きさ等によってはコンデンサＣOに蓄積された電荷が放電されてトランスＴ側へ逆流する電流（逆電流）が発生して、逆流領域での電力損失が問題になる。
【０００８】
他励駆動同期整流について単純に考えると、ＭＯＳＦＥＴＱｓ１，Ｑｓ２の同期駆動信号が主スイッチ素子Ｑａ，Ｑｂをスイッチング制御するゲート信号に同期していればよいように思われる。しかし実際には、各動作モードでそれぞれ逆流領域を検出してそれぞれに同期した駆動信号に変換しないと、出力コンデンサＣOに蓄積された電荷が放電されてトランスＴ側へ逆流する電流（逆電流）が発生して効率低下が生じる。さらには、トランスＴの一次側に電力が逆流することによって回路破壊のおそれも生じてしまう。
【０００９】
図８の電流共振型コンバータでは、図７の電流共振型コンバータのトランスＴを励磁インダクタンス成分Ｌｍと理想トランスＴｉとに分けて図示し、その動作原理を分りやすく示してある。ここで、上述した逆流領域の電力損失の説明に先立って、電流共振型コンバータの動作原理について説明する。
【００１０】
ここに示す電流共振型コンバータは、以下の式（１）、式（２）のように、二種類の基本的な電流共振周波数ｆr1とｆr2が定義される。ここでＬｒ，ＬｍおよびＣｒを、それぞれ共振インダクタＬｒのインダクタンス、トランスＴの励磁インダクタンス成分および共振コンデンサＣｒキャパシタンスとしている。
【００１１】
【数１】
2010124678.tif 000003
【００１２】
【数２】
2010124678.tif 000004
【００１３】
図８のスイッチング電源装置では、負荷ＬＤに電力の供給がある場合、トランスＴの励磁インダクタンス成分Ｌｍの電圧が出力電圧ＶOに応じてｎ×（ＶO＋ＶF）にクランプされ、励磁インダクタンス成分Ｌｍは電流共振に関与せず、共振コンデンサＣｒと共振インダクタＬｒで決まる第１の共振周波数ｆr1（上記（１）式参照）で動作することによって、二次側回路に電力が供給される。この場合、励磁インダクタンス成分Ｌｍに流れる電流Ｉｍと共振電流Ｉｒとの和が、共振コンデンサＣｒへの充放電電流として流れる。このとき、主スイッチ素子Ｑａ，Ｑｂの動作周波数ｆopについては、出力電圧ＶOを安定させるようにＶＣＯ２で制御している。
【００１４】
第２の共振周波数ｆr2（上記（２）式参照）は、トランスＴの二次側に接続された負荷ＬＤに電力供給が行われない場合の共振周波数であって、理想トランスＴｉがトランスとして機能せずトランスＴの励磁インダクタンス成分Ｌｍの電圧がクランプされないので、主に共振コンデンサＣｒのキャパシタンスＣｒと共振インダクタＬｒの共振インダクタンスＬｒと励磁インダクタンス成分Ｌｍによって共振動作が行われる。
【００１５】
電流共振型コンバータの具体的な共振動作については、その動作周波数ｆopと第１の共振周波数ｆr1（以下、単に共振周波数という。）の関係、およびトランスＴの二次側に接続される負荷ＬＤの大きさによって、図９に示すように６つの動作モード（Ｍｏｄｅ１〜Ｍｏｄｅ６）に分けて考えることができる。
【００１６】
すなわち、図９においてＭｏｄｅ１〜Ｍｏｄｅ３は、動作周波数ｆopが共振周波数ｆr1より低い場合であり、Ｍｏｄｅ４〜Ｍｏｄｅ６は、動作周波数ｆopが共振周波数ｆr1と等しいか、それより高い場合である。また、スイッチング電源装置の定格負荷（最大負荷）に対して接続される負荷ＬＤの大きさが５０％以上であれば重負荷状態（ＨＬ：Heavy Load）、５０〜２０％であれば軽負荷状態（ＬＬ：Light Load）、２０％以下であれば超軽負荷状態（ＶＬＬ：Very Light Load）であるものとする。
【００１７】
以下、図１０ないし図１５によって、各動作モード時にトランスＴを介して誘導される二次側の電流波形について説明する。
ここで、各動作モードでの逆流領域は、電流共振型コンバータの動作周波数ｆopと共振周波数ｆr1の関係、および負荷ＬＤによって決まるものである。動作周波数ｆopは回路パラメータと負荷状態によって変わるが、共振周波数ｆr1は共振コンデンサＣｒと共振インダクタＬｒの大きさにより決まる。したがって、図８に示すような同期駆動信号Ｖｇｓ１，Ｖｇｓ２をパワースイッチング信号に完全に同期させる同期整流はシンプルな方法ではあるが、その場合には下記の５つの逆流領域が問題となり、それを解消するための対策が必要になる。
【００１８】
すなわち、２つの主スイッチ素子Ｑａ，Ｑｂをそれぞれゲート信号Ｖｇａ，Ｖｇｂによってオンオフして二次電流Ｉ１，Ｉ２を供給するスイッチング電源装置は、図１０に示す第１の動作モード（Ｍｏｄｅ１）では、スイッチング動作の各半周期（Ｔop／２）後半のタイミングにおいて、それぞれ同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２を確実にオフしなければ、二次電流Ｉ１，Ｉ２の逆流を阻止できない。第１の動作モードにおける動作周波数ｆopと共振周波数ｆr1はｆop＜ｆr1の関係にあるので、共振動作の半周期（Ｔr／２）が終了してもスイッチング動作の半周期（Ｔop／２）がまだ終了していないからである。したがって、同図（Ａ），（Ｂ）に示すようなゲート信号Ｖｇａ，Ｖｇｂがそのまま図８に示す同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２に対する同期駆動信号Ｖｇｓ１，Ｖｇｓ２として出力されると、このタイミング領域（ＲａｎｇｅＡ）で逆流電流が流れる。
【００１９】
また、動作周波数ｆopが共振周波数ｆr1より低く、かつ負荷ＬＤが軽負荷状態（ＬＬ）である第２の動作モード（Ｍｏｄｅ２）の場合、図１０に示す逆流が起こるＲａｎｇｅＡとは別に、図１１に示すＲａｎｇｅＢ（主スイッチ素子ＱａあるいはＱｂがオンした直後のタイミングの領域）でも逆流が起こるおそれがあった。電流共振型コンバータでは、負荷ＬＤがある程度軽くなると、共振動作の開始タイミングがスイッチング動作の開始より遅れるからである。そして、負荷ＬＤがさらに軽くなると、共振動作の開始タイミングもさらに遅れる、という動作を示す。
【００２０】
同様に、動作周波数ｆopが共振周波数ｆr1より低く、かつ負荷ＬＤがさらに小さな超軽負荷状態（ＶＬＬ）の第３の動作モード（Ｍｏｄｅ３）の場合も、ＲａｎｇｅＡとＲａｎｇｅＢで逆流が起こる。そして、さらに図１２に示す共振周期Ｔｒの半周期内であるが、共振が終わってしまっている領域に相当するＲａｎｇｅＣでも逆流が起こる。
【００２１】
図１３に示す第４の動作モード（Ｍｏｄｅ４）は、動作周波数ｆopが共振周波数ｆr1以上であり、かつ負荷ＬＤが重負荷の状態（ＨＬ）であって、この場合には、二次電流Ｉ１，Ｉ２が連続しているために逆流が起こるおそれはない。
【００２２】
図１４に示す第５の動作モード（Ｍｏｄｅ５）では、動作周波数ｆopが共振周波数ｆr1以上で、かつ負荷ＬＤが軽負荷状態（ＬＬ）であって、ＲａｎｇｅＤ（主スイッチ素子ＱａあるいはＱｂがオンした直後のタイミングの領域）で逆流が起こる。
【００２３】
動作周波数ｆopが共振周波数ｆr1以上で、かつ超軽負荷状態（ＶＬＬ）である第６の動作モード（Ｍｏｄｅ６）の場合にも、図１５に示すＲａｎｇｅＤで逆流が起こる。そして、さらに２つの主スイッチ素子Ｑａ，Ｑｂがそれぞれオンしている期間のＲａｎｇｅＥの領域であって、二次側に電力供給されないタイミングにも逆流が起こる。超軽負荷（ＶＬＬ）状態では二次側に送るエネルギー量が少ないので、共振動作が短時間で終了するからである。したがって、同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２に対する同期駆動信号Ｖｇｓ１，Ｖｇｓ２として、ゲート信号Ｖｇａ，Ｖｇｂと同期する信号（同じ信号）を適用した場合は、各動作モード１〜３および５，６で逆流が発生するため、それらに対応する領域（ＲａｎｇｅＡ〜Ｅ）での同期駆動信号Ｖｇｓ１，Ｖｇｓ２の信号波形をそれぞれ成形する必要があった。
【００２４】
そこで、従来のスイッチング電源装置では、ゲート信号Ｖｇａ，Ｖｇｂのオン期間より少しだけ狭いパルス幅で一定パルス幅信号（ＣＷＰ：Constant Width Pulse）を出力するＣＷＰ生成回路を設けて、同期整流用のＭＯＳＦＥＴへの同期駆動信号Ｖｇｓ１，Ｖｇｓ２を波形成形するようにしている（たとえば、特許文献１参照。）。すなわち、動作周波数ｆopが共振周波数ｆr1と同じか、それより高い場合は、同期駆動信号Ｖｇｓ１，Ｖｇｓ２がゲート信号Ｖｇａ，Ｖｇｂに同期するようにし、動作周波数ｆopが共振周波数ｆr1より小さいときに、同期駆動信号Ｖｇｓ１，Ｖｇｓ２を一定パルス幅信号ＣＷＰに同期して終了させる。これにより、二次側の整流ダイオードＤ１，Ｄ２をオン抵抗が低いＭＯＳＦＥＴＱｓ１，Ｑｓ２に置き換えた場合でも、二次側からの逆流電流を防止することができるというものである。
【００２５】
ところが、特許文献１に記載された発明では、同期駆動信号Ｖｇｓ１，Ｖｇｓ２の立ち上がりのタイミングは常にゲート信号Ｖｇａ，Ｖｇｂに同期しているため、第２の動作モード（Ｍｏｄｅ２）における逆流領域（ＲａｎｇｅＢ）のように、二次電流が流れ始める直前での逆流を防ぐことが困難である。また、動作周波数ｆopが共振周波数ｆr1と同じか、それより高いＭｏｄｅ４〜Ｍｏｄｅ６の場合に、同期駆動信号Ｖｇｓ１，Ｖｇｓ２がゲート信号Ｖｇａ，Ｖｇｂと同期していれば、軽負荷状態（ＬＬ）や超軽負荷状態（ＶＬＬ）での逆流を阻止することができない。
【００２６】
別のスイッチング電源装置としては、図１６（Ａ）に示すように同期整流用のＭＯＳＦＥＴの制御回路を構成する方法が考えられている（たとえば、特許文献２参照。）。また、その各部の動作波形を図１６（Ｂ）に示す。
【００２７】
これは、同期整流用のスイッチ素子（ＭＯＳＦＥＴ）のドレイン・ソース間電圧（Ｖｄｓ(on)）を基準電圧ＲＥＦとコンパレータ５１０で比較して同期整流用のＭＯＳＦＥＴまたはそのボディダイオードが導通したことを検出し、この導通を検出し、かつゲート信号ＶｇｐがＨ（Ｈｉｇｈ）である期間だけ同期整流用のＭＯＳＦＥＴをオンさせる信号を同期整流用のＭＯＳＦＥＴに与えるものである。すなわち、アンド（ＡＮＤ：論理積）回路４３０でコンパレータ５１０の出力である比較信号Ｖｄｓｃと一次側の主スイッチ素子Ｑａ，Ｑｂのゲート信号Ｖｇｐのアンド信号を生成し、これを波形成形された同期駆動信号Ｖｇｓ（すなわち、Ｖｇｓ１，Ｖｇｓ２）としてスイッチ素子である同期整流用ＭＯＳＦＥＴＱｓ１，Ｑｓ２に出力するようにしたものである。
【００２８】
一般にＭＯＳＦＥＴのドレイン・ソース間電圧Ｖｄｓは、ＭＯＳＦＥＴがオフしていてボディダイオードに電流が流れている状態では、ボディダイオードの順方向下降電圧ＶFと等しくなる。ボディダイオードの順方向下降電圧ＶFは、ソース電位を基準電位とすると、正確には−ＶFである。一方、ＭＯＳＦＥＴがオンしている状態では、そのオン抵抗と流れる電流との積となり、その値（絶対値）は通常ＶFより小さい。上記の基準電圧ＲＥＦは、最初ボディダイオードに電流が流れていることを検出してＭＯＳＦＥＴのオンを許可し、その後ＭＯＳＦＥＴがオンしてドレイン・ソース間電圧Ｖｄｓが小さくなってもＭＯＳＦＥＴをオンさせ続けることができるように、その絶対値をかなり小さいものとしている。実際には、ノイズ等を考慮して、ＭＯＳＦＥＴまたはそのボディダイオードが導通していることを誤りなく検知できる程度には大きくする必要がある。
【００２９】
しかしながら、図１６（Ｂ）に示すように、二次電流Ｉｓが減少してゼロとなるときは、基準電圧ＲＥＦの値がいかに小さくとも、いつかはＭＯＳＦＥＴのオン抵抗と流れる電流との積の方が小さくなる。すると、比較信号Ｖｄｓｃが反転してＭＯＳＦＥＴがオフし、ボディダイオードに電流が流れる状態となり、ドレイン・ソース間電圧Ｖｄｓは−ＶFとなる。これにより、比較信号Ｖｄｓｃが再び反転して再びＭＯＳＦＥＴがオンし、その結果として比較信号Ｖｄｓｃがさらに反転する。以後、図１６（Ｂ）のエラー領域に示すように、二次電流Ｉｓが完全にゼロになるまで、ＭＯＳＦＥＴのオンオフを高周波で繰り返す。この発振現象は負荷が軽くなって二次電流Ｉｓが低下するほど顕著になる。このように、特許文献２に記載された発明は、二次電流Ｉｓが減少してゼロとなる度に必ず高周波の発振を繰り返すので、ノイズおよび電力変換効率の観点から課題のある方式となっている。
【００３０】
ボディダイオード（内蔵ダイオード）の導通電圧を考慮してターンオンしきい値（ＶTH2）を設定した発明としては、特許文献３に記載のものがある。ここでは、同期駆動信号のターンオンタイミングを内蔵ダイオードの導通電圧だけで決めるようにしているため、一次側のゲート信号Ｖｇａ，Ｖｇｂに設定されたデッドタイムで誤動作を起こしやすいという問題があった。また、ターンオフタイミングを決めるしきい値（ＶTH1）が−２０ｍＶ程度の微小電圧値かつマイナスの値であるため、ノイズの影響を受けやすく、オフ動作のタイミングが不安定になるという問題があった。
【００３１】
また別のスイッチング電源装置では、一次側の共振電流をカレントトランスで検出し、励磁電流は二次側補助巻線で検出し、共振電流検出信号を励磁電流検出信号と比較する。その比較結果信号とパワースイッチング信号と共振電流検出信号が０Ａを超えたかどうかを検出する信号に基づいて同期整流信号を生成するようにしている（たとえば、特許文献４参照。）。
【００３２】
この特許文献４の技術では、各不連続モードにおける逆流問題を解決できるが、重負荷状態での動作モード（Ｍｏｄｅ１，４）で同期整流用のＭＯＳＦＥＴのオンタイミングが遅くなるために電力効率が低下する。しかも、検出回路にはカレントトランスと補助巻線を利用しているため回路構成が複雑化する等、最適な調整値に設計することが困難であって、コストの観点からしても好ましくなかった。
【００３３】
さらに、逆方向に電流が流れることを阻止し得る同期整流回路、および電力変換損失の低減を図った電力変換器としては、特許文献５に記載された発明がある。これは、同期整流トランジスタのソース・ドレイン間電圧をコンパレータ回路で比較して、逆方向電流を検知したときスイッチング手段によって阻止しようとするものである。ここでは、同期整流トランジスタをターンオフさせるタイミングが決められているが、ターンオンさせるタイミングについての記載はない。したがって、上述した第２の動作モード（Ｍｏｄｅ２）、第３の動作モード（Ｍｏｄｅ３）、第５の動作モード（Ｍｏｄｅ５）および第６の動作モード（Ｍｏｄｅ６）で電流の逆流（ＲａｎｇｅＢ，Ｄ）を防止する対策としては有効でなかった。
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】米国特許第７１８４２８０号明細書
【特許文献２】米国特許出願公開２００８／００５５９４２号明細書
【特許文献３】米国特許出願公開２００５／０１２２７５３号明細書
【特許文献４】特開２００５−１９８４３８号公報
【特許文献５】特開２００５−１９８３７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００３５】
このように従来のスイッチング電源装置では、前述した６つの動作モード（図９参照）のすべてにおいて、確実に二次電流の一次側への逆流を防止するようにした駆動回路を備えたものがなかった。とくに、第３の動作モード（Ｍｏｄｅ３）と第６の動作モード（Ｍｏｄｅ６）で電流の逆流（ＲａｎｇｅＣ，Ｅ）への有効な対策としては、負荷状態を常に検出しておき、超軽負荷状態になったときに同期整流用のＭＯＳＦＥＴをターンオンさせないという方法がある。ところが、このような軽負荷状態の検出方法には、以下のような問題があった。
【００３６】
そのひとつの方法は、誤差増幅器（エラーアンプ）１の出力信号をモニターして、スイッチング電源装置に接続された負荷の状態を検出するというものであった。ところが、この検出方法はパルス・バイ・パルスで負荷状態を検出するもの（ここでの「パルス」とはスイッチングパルスを意味する。）、すなわちスイッチングを１回行う度に負荷の状態を検出するものではない。そして、誤差増幅器１自体に応答遅れがあるため、実際に超軽負荷状態になってから超軽負荷である旨の状態検出信号を出すまでには必然的に時間遅れが生じて、直ぐに同期整流用のＭＯＳＦＥＴのスイッチング動作を止めることができず、逆流問題の根本的解決とならない。また、通常の電流共振コンバータでは、ＶＣＯ（電圧制御発振回路）２において負荷変動による周波数変動を少なくするような設計がなされている。そのため、誤差増幅器１からのエラー信号の変動も小さくなって、負荷変動を確実に検出することが難しく、しかもノイズの影響を受けやすくなる。
【００３７】
別の方法としては、負荷に流れる電流を抵抗によってモニターして、軽負荷の状態を検出することも可能である。ところが、二次側に設けた抵抗での消費電力が生じるために、電力効率の低下は避けられないという問題があった。
【００３８】
本発明はこのような点に鑑みてなされたものであり、いずれの動作モードでも確実に電流の逆流を防止し、安定した同期整流機能が実現でき、しかも、電力効率を悪化させずにパルス・バイ・パルスで軽負荷状態を検出できるスイッチング電源装置およびスイッチング電源制御回路を提供することを目的とする。
【課題を解決するための手段】
【００３９】
本発明では、上記問題を解決するために、入力直流電圧が直列共振回路に印加され、トランスを介して所定の出力電圧を発生し、負荷に電力供給するスイッチング電源装置が提供される。
【００４０】
このスイッチング電源装置では、直列共振回路は電流共振インダクタと電流共振コンデンサを有している。また、複数の主スイッチ素子もしくは主スイッチ素子群は、たとえばＭＯＳＦＥＴから構成され、交互にオンオフして直列共振回路の電流経路を切り換える。トランスは、主スイッチ素子もしくは主スイッチ素子群を一次側でオンオフ制御することにより直列共振回路から二次側に電流を誘起させる。複数のダイオード整流素子もしくは内蔵ダイオードが並列に接続された同期整流用スイッチ素子は、それぞれ複数の主スイッチ素子もしくは主スイッチ素子群のいずれかに対応してオンオフしてトランスの二次電流を整流する。負荷判別回路は、主スイッチ素子もしくは主スイッチ素子群のオンタイミングを起点とし、所定時間幅を有する基準時間信号（Ｔｓｒｓ）を生成する。そして、ダイオード整流素子の導通タイミングの、ダイオード整流素子に対応する主スイッチ素子もしくは主スイッチ素子群のオンタイミングからの遅れ時間（Ｔｄｉｆ）、もしくは内蔵ダイオードの導通タイミングの、内蔵ダイオードが並列に接続された同期整流用スイッチ素子に対応する主スイッチ素子もしくは主スイッチ素子群のオンタイミングからの遅れ時間（Ｔｄｉｆ）を、負荷判別回路で生成された基準時間信号と比較することにより負荷の軽負荷状態を判別する。
【発明の効果】
【００４１】
本発明によれば、ダイオード整流素子もしくは同期整流用スイッチ素子の内蔵ダイオードの導通タイミングと主スイッチ素子がターンオンするタイミングとの時間差によって軽負荷状態が表わされることから、当該時間差を基準時間信号と比較することにより論理回路だけで軽負荷の状態を検出すると同時に、電力効率に影響を与えないで軽負荷状態を検出できる。
【００４２】
また、トランスの二次側に内蔵ダイオードが並列に接続された複数の同期整流用スイッチ素子を設けた場合には、主スイッチ素子のゲートに印加されるゲートオンオフ信号と最大オン幅信号を利用して、同期整流用スイッチ素子のオン期間を制御できるため、主スイッチ素子がオンとなる時間以外で全てのノイズを排除することができる。
【００４３】
さらに、同期整流用スイッチ素子に並列接続されたダイオードの導通電圧を、同期整流用スイッチ素子の端子間電圧レベルから検出して、それを同期整流用スイッチ素子のターンオンのタイミング制御だけに用いていること、しかも最大オン幅信号を有効に適用したことにより、端子間電圧レベルの検出ノイズに強く、誤動作もなく、逆流も起こらない電流共振型コンバータの同期整流機能を実現したスイッチング電源装置を提供することができる。
【００４４】
とくに、軽負荷状態での電流逆流を防止し、かつ同期整流用のＭＯＳＦＥＴのドレイン・ソース間電圧を安定して検出することで誤動作を防止できるシンプルな同期整流を実行できる。
【図面の簡単な説明】
【００４５】
【図１】実施の形態に係るスイッチング電源装置の全体構成を示す回路図である。
【図２】スイッチング電源装置の同期制御回路を示す回路図である。
【図３】負荷判別回路を含む同期制御回路の構成例を具体的に示す回路図である。
【図４】図２の同期制御回路による二次側電流の制御動作を説明するタイミング図である。
【図５】フルブリッジ型のスイッチング電源装置の全体構成を示す回路図である。
【図６】別の実施の形態に係るスイッチング電源装置の全体構成を示す回路図である。
【図７】従来の電流共振型コンバータの一例を示す回路図である。
【図８】図７の整流ダイオードをＭＯＳＦＥＴに置き換えた電流共振型コンバータを示す図である。
【図９】６つの動作モードの動作周波数ｆｓと共振周波数ｆｒの関係、および負荷状態について示す図である。
【図１０】第１の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。
【図１１】第２の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。
【図１２】第３の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。
【図１３】第４の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。
【図１４】第５の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。
【図１５】第６の動作モード時にトランスを介して誘導される二次側の電流波形を示す図である。
【図１６】従来技術の問題点を説明するための図であって、（Ａ）は同期整流用のＭＯＳＦＥＴの制御回路を示す図、（Ｂ）は制御回路の各部の動作波形図である。
【発明を実施するための形態】
【００４６】
以下、図面を参照してこの発明の実施の形態について説明する。
図１は、実施の形態に係るスイッチング電源装置の全体構成を示す回路図である。
このスイッチング電源装置は、入力直流電圧Ｖｉが共振インダクタＬｒと共振コンデンサＣｒを有する直列共振回路に印加され、トランスＴを介して負荷ＬＤに所定の出力電圧ＶOを発生するように構成されたものである。ＭＯＳＦＥＴＱａ，Ｑｂは、トランスＴの一次側で交互にスイッチングすることにより直列共振回路への電流経路を切り換える主スイッチ素子である。共振インダクタＬｒの一端はトランスＴの第１巻線Ｌ１の一端に接続され、第１巻線Ｌ１の他端は共振コンデンサＣｒの一端に接続される。なお、トランスＴ以外にインダクタンスを設けずに、トランスＴのリーケージインダクタンスを電流共振インダクタとする構成であってもよい。また、トランスＴとは別に外付けのインダクタンスを設け、当該外付けインダクタンスとリーケージインダクタンスの合成で電流共振インダクタＬｒを構成してもよい。
【００４７】
トランスＴの二次側には、第２巻線Ｌ２と第３巻線Ｌ３が互いに直列に接続され、その接続点が出力コンデンサＣOと負荷ＬＤの一端に接続されている。また、第２巻線Ｌ２と第３巻線Ｌ３の他端は、それぞれ同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２を介して出力コンデンサＣOと負荷ＬＤの接地側の他端と接続されている。ＭＯＳＦＥＴＱｓ１，Ｑｓ２は、トランスＴから誘導される二次電流Ｉ１，Ｉ２をＭＯＳＦＥＴＱａ，Ｑｂの動作に対応してオンオフすることにより、負荷ＬＤに所定の出力電圧ＶOを供給する同期整流用スイッチ素子である。ＭＯＳＦＥＴＱｓ１，Ｑｓ２には、それぞれ後述する図２に示すような内蔵ダイオード（ボディダイオード、もしくはボディダイオードと外付けダイオード）Ｄｓが並列に接続されている。
【００４８】
負荷ＬＤへ供給される出力電圧ＶOは、誤差増幅器１とＶＣＯ（電圧制御発振回路）２を介してＭＯＳＦＥＴＱａ，Ｑｂの駆動回路３に帰還される。このとき、駆動回路３では所定のタイミングで交互にオンオフするゲート信号Ｖｇａ，Ｖｇｂが生成され、ＭＯＳＦＥＴＱａ，Ｑｂの電流Ｉａ，Ｉｂを所定のタイミングで矢印方向に流すように制御する。なお、電流Ｉｂは、動作状況によって矢印と逆方向に流れる場合がある。ここでは、ＶＣＯ２は、誤差増幅器１の出力により出力電圧ＶOが設定電圧より高いか、もしくは負荷ＬＤが軽負荷であると判断すると、その出力周波数を高く変化させる。反対に、出力電圧ＶOが設定電圧より低いか、もしくは負荷ＬＤが重負荷であると判断すると、その出力周波数を低くするよう機能している。
【００４９】
スイッチング電源装置には、駆動回路３で生成されたゲート信号Ｖｇａ，Ｖｇｂがそれぞれ入力される同期制御回路４１，４２が設けられている。これらの同期制御回路４１，４２は、さらに同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２からそのドレイン・ソース間の端子間電圧信号Ｖｄｓ１，Ｖｄｓ２が入力される。また、これらの同期制御回路４１，４２から、同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２のオン期間を制御する同期駆動信号Ｖｇｓ１，Ｖｇｓ２をそれぞれ出力している。これらの同期駆動信号Ｖｇｓ１，Ｖｇｓ２は、以下に説明するようにＭＯＳＦＥＴＱａ，Ｑｂのオンタイミング、あるいはＭＯＳＦＥＴＱｓ１，Ｑｓ２の端子間電圧信号Ｖｄｓ１，Ｖｄｓ２により検出される内蔵ダイオードＤｓ（図２参照）の導通タイミングのいずれか遅いタイミングに同期して、ＭＯＳＦＥＴＱｓ１，Ｑｓ２をそれぞれターンオンさせている。したがって、このスイッチング電源装置では、同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２によってトランスＴの第１巻線Ｌ１に流れる電流と電圧を適正に制御して、二次側の負荷ＬＤへの出力電圧ＶOが一定電圧に制御されるだけでなく、後述するように、いずれの動作モードでも確実に二次側電流の逆流を防止できる。
【００５０】
つぎに、同期制御回路４１，４２の具体的な構成について説明する。
図２は、スイッチング電源装置の同期制御回路を示す回路図である。ここでは、図１の同期制御回路４１，４２の構成がいずれも同等なものであることから、これらを代表するものとして同期制御回路４を示す。また、同期整流用のＭＯＳＦＥＴＱｓは、トランスＴの二次側の第２巻線Ｌ２あるいは第３巻線Ｌ３のいずれか（図２にはＬｓと記す。）の二次電流Ｉｓを制御するスイッチ素子であって、そのドレイン・ソース間には内蔵ダイオードＤｓが並列に接続されている。
【００５１】
同期制御回路４は、２つの抵抗Ｒ１，Ｒ２、ツェナーダイオードＺＤ、コンパレータ４３、最大オン幅制御回路４４、負荷判別回路４５、およびアンド回路４６、ナンド（ＮＡＮＤ：否定論理積）回路４７、フリップフロップ回路４８等の論理回路から構成され、同期整流用のＭＯＳＦＥＴＱｓの同期駆動信号Ｖｇｓを生成する。ここでは、コンパレータ４３の反転入力端子（−）はツェナーダイオードＺＤを介して接地されるとともに抵抗Ｒ１を介して電源電圧ＶＤＤと接続され、さらに抵抗Ｒ２を介して同期整流用のＭＯＳＦＥＴＱｓのドレイン端子と接続されている。コンパレータ４３には、その非反転入力端子（＋）に基準電圧ＲＥＦ０が与えられている。
【００５２】
最大オン幅制御回路４４と負荷判別回路４５は、後述するように殆ど同等な構成を有している。そして、これらの回路４４，４５は、図示した同期整流用のＭＯＳＦＥＴＱｓに対応するＭＯＳＦＥＴＱａ，Ｑｂへのゲート信号Ｖｇａ，Ｖｇｂのいずれか（以下では、単にゲート信号Ｖｇｐと記す。）が供給されるゲート信号入力端子４ａと接続される。このうち、最大オン幅制御回路４４はＭＯＴ端子４ｂを備えており、このＭＯＴ端子４ｂに抵抗あるいはコンデンサ等の外付け部品を接続することによって、共振周波数ｆr1に合わせて同期駆動信号Ｖｇｓの最大オン幅の大きさを調整するものである。また、負荷判別回路４５は、同期整流用のＭＯＳＦＥＴＱｓをターンオンさせない超軽負荷の状態の基準となる基準時間パルスＴｓｒｓを生成する回路であって、そのパルス幅を設定するための外付け部品（抵抗、あるいはコンデンサ等）が接続されるＳＲＳ端子４ｃを備えている。
【００５３】
最大オン幅制御回路４４の出力端子は、一端がゲート信号入力端子４ａと接続されたナンド回路４７を介してフリップフロップ回路４８のリセット端子（Ｒ）に接続されている。また、コンパレータ４３と負荷判別回路４５の出力端子は、アンド回路４６を介してフリップフロップ回路４８のセット端子（Ｓ）に接続されている。さらに、同期整流用のＭＯＳＦＥＴＱｓには、フリップフロップ回路４８のＱ出力信号が、そのゲート信号Ｖｇｓとして出力されるように構成されている。
【００５４】
いま、電源電圧ＶＤＤをＡ、コンパレータ４３の出力であるレベル検出信号Ｖｄｓｃが反転するときのＭＯＳＦＥＴＱｓのドレイン・ソース間電圧Ｖｄｓ（以下、これをしきい値電圧Ｖｄｓ＿thという。）をＸとする。このドレイン・ソース間電圧ＶｄｓがＸと等しいとき、コンパレータ４３の２入力が等しくなるから次式が成り立つ。なお、上記しきい値電圧Ｖｄｓ＿thはＭＯＳＦＥＴＱｓのオンオフに関するしきい値とは別のものである。
【００５５】
（Ａ−Ｘ）＊（Ｒ２／（Ｒ１＋Ｒ２））＋Ｘ＝ＲＥＦ０
∴  （Ａ−Ｘ）＋Ｘ＊（１＋Ｒ１／Ｒ２）＝ＲＥＦ０＊（１＋Ｒ１／Ｒ２）
∴  Ｘ＊（Ｒ１／Ｒ２）＝（１＋Ｒ１／Ｒ２）＊ＲＥＦ０−Ａ
したがって、レベル検出信号Ｖｄｓｃが反転するときのＭＯＳＦＥＴＱｓのドレイン・ソース間電圧Ｖｄｓのしきい値電圧Ｖｄｓ＿thは、次の式（３）のようになる。
【００５６】
【数３】
2010124678.tif 000005
【００５７】
ドレイン・ソース間電圧Ｖｄｓがしきい値電圧Ｖｄｓ＿thを超える（厳密に言えば、両者は負値であって、Ｖｄｓの絶対値がしきい値電圧Ｖｄｓ＿thの絶対値より大きくなる。）と、コンパレータ４３の出力であるレベル検出信号ＶｄｓｃはＬからＨに反転する。ちなみに、ＭＯＳＦＥＴＱｓのドレイン・ソース間および内蔵ダイオードＤｓに電流が流れていない状態では、ドレイン・ソース間電圧Ｖｄｓの値は正であり、レベル検出信号ＶｄｓｃはＬとなっている。また、ＭＯＳＦＥＴＱｓはオフしているが内蔵ダイオードＤｓには電流が流れている状態では、ＭＯＳＦＥＴＱｓのドレイン・ソース間電圧Ｖｄｓとして内蔵ダイオードＤｓの順方向下降電圧ＶFが適用され、上記しきい値電圧Ｖｄｓ＿thはこの順方向下降電圧ＶFより小さく設定されるから、レベル検出信号ＶｄｓｃはＨとなっている。このドレイン・ソース間電圧Ｖｄｓのレベル検出信号Ｖｄｓｃがフリップフロップ回路４８のセット信号として供給される一方、ゲート信号Ｖｇｐと最大オン幅信号Ｔｍｏｔが入力されるナンド回路４７の出力信号がフリップフロップ回路４８のリセット信号とされる。
【００５８】
なお、フリップフロップ回路４８はリセット優先の回路である。すなわち、ドレイン・ソース間電圧Ｖｄｓがしきい値電圧Ｖｄｓ＿thを超えても、ゲート信号Ｖｇｐが最大オン幅の開始を指示する前のＬ（Ｌｏｗ）の状態であると、フリップフロップ回路４８をセットすることができない。これにより、一次側のゲート信号Ｖｇａ，Ｖｇｂに設定されたデッドタイムで生じる可能性のある誤動作を防止することができる。
【００５９】
負荷判別回路４５では、ＭＯＳＦＥＴＱａ，Ｑｂのオンタイミング毎に、負荷ＬＤの大きさに応じて決まる内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆに対する判別基準として、ＭＯＳＦＥＴＱａ，Ｑｂのオンタイミングを起点とし、かつ所定時間幅を有する基準時間パルスＴｓｒｓを生成している。遅れ時間Ｔｄｉｆは負荷ＬＤが軽負荷であればあるほど長くなることから、遅れ時間Ｔｄｉｆをこの基準時間パルスＴｓｒｓと比較して同期整流用のＭＯＳＦＥＴＱｓをターンオンするか、しないかを決定している。すなわち、遅れ時間Ｔｄｉｆが基準時間パルスＴｓｒｓで規定される所定時間幅より長くなる超軽負荷では、アンド回路４６の出力がＨになることがないからフリップフロップ回路４８がセットされず、同期整流用のＭＯＳＦＥＴＱｓはターンオンしない。
【００６０】
また、軽負荷検出手段として、同期制御回路４にインバータ６０およびアンド回路６１を付加することにより、遅れ時間Ｔｄｉｆが基準時間パルスＴｓｒｓで規定される所定時間幅より長くなる超軽負荷を検出し、アラーム信号Ｓａを発することができる。ここでは、インバータ６０には基準時間パルスＴｓｒｓが入力され、アンド回路６１にはゲート信号Ｖｇｐ，レベル検出信号Ｖｄｓｃおよびインバータ６０の出力信号が入力されている。このアンド回路６０の出力信号がアラーム信号Ｓａとなる。このような構成により、ゲート信号ＶｇｐがＨの期間において、レベル検出信号ＶｄｓｃがＬからＨに反転したとき基準時間パルスＴｓｒｓが既にＨからＬに反転していると、アラーム信号ＳａがＨとなる。すなわち、遅れ時間Ｔｄｉｆが基準時間パルスＴｓｒｓで規定される所定時間幅より長くなるとアラーム信号ＳａがＨとなる。
【００６１】
また、最大オン幅制御回路４４では、ＭＯＳＦＥＴＱａ，Ｑｂのオンタイミングに同期して同期整流用のＭＯＳＦＥＴＱｓに対する最大オン幅の開始を指示するとともに、負荷判別回路４５での基準時間パルスＴｓｒｓの時間幅より長い所定時間後に最大オン幅の終了を指示する最大オン幅信号Ｔｍｏｔを生成している。すなわち、この最大オン幅信号Ｔｍｏｔは、ＭＯＳＦＥＴＱａあるいはＱｂのオンタイミングに同期して、同期整流用のＭＯＳＦＥＴＱｓに対するオン信号を規定し、この期間を外れるとＭＯＳＦＥＴＱｓを強制的にオフする最大オン幅の期間Ｈ（それ以外の期間はＬ）の終了を指示する信号である。なお、最大オン幅の開始は、ＭＯＳＦＥＴＱａ，Ｑｂに対するゲート信号Ｖｇａ，ＶｇｂがＨとなってＭＯＳＦＥＴＱａ，Ｑｂがターンオンするタイミングと同じである。
【００６２】
同期制御回路４ではＭＯＳＦＥＴＱｓをターンオンさせるタイミングが、最大オン幅の開始を指示するタイミング（すなわち最大オン幅信号ＴｍｏｔがＬからＨになり、フリップフロップ回路４８のリセットが外れるタイミング）、あるいはＭＯＳＦＥＴＱｓのドレイン・ソース間電圧Ｖｄｓにより検出される内蔵ダイオードＤｓの導通タイミングのいずれか遅いタイミングに同期して決められており、さらにＭＯＳＦＥＴＱｓをターンオフさせるタイミングが、ＭＯＳＦＥＴＱａ，Ｑｂのオフタイミング、あるいは最大オン幅の終了を指示するタイミングのいずれか早いタイミングに同期して決められる。
【００６３】
ナンド回路４７では、ゲート信号Ｖｇｐと最大オン幅信号Ｔｍｏｔの論理積（の否定）がとられているので、最大オン幅信号ＴｍｏｔがＬとなるタイミングとゲート信号Ｖｇｐのオン期間が終了してＬとなるタイミングの、いずれか早い方がフリップフロップ回路４８をリセットする。
【００６４】
また、最大オン幅制御回路４４と負荷判別回路４５については、これをＭＯＴ端子４ｂあるいはＳＲＳ端子４ｃに接続される外付け部品によって、それぞれ出力される最大オン幅信号Ｔｍｏｔや基準時間パルスＴｓｒｓのパルス幅を調整するワンショットマルチバイブレータで構成することができる。但し、ワンショットマルチバイブレータ自体は周知なので、これに関するこれ以上の説明は省略する。
【００６５】
ここでは、ワンショットマルチバイブレータに準じた動作を行う、負荷判別回路４５と最大オン幅制御回路４４の具体的な構成、および同期制御回路４による二次電流Ｉｓの制御動作について説明する。この負荷判別回路４５と最大オン幅制御回路４４は、基準時間パルスＴｓｒｓ自体や最大オン幅信号Ｔｍｏｔ自体を出力するのではなく、これらの信号の終了タイミングを示す基準時間終了信号Ｔｓｒｓ２および最大オン幅終了信号Ｔｍｏｔ２をそれぞれ生成する回路である。すなわち、基準時間終了信号Ｔｓｒｓ２および最大オン幅終了信号Ｔｍｏｔ２は、ゲート信号ＶｇｐがＨになって負荷判別回路４５と最大オン幅制御回路４４にトリガーがかけられてもその値が変化せず、基準時間パルスＴｓｒｓや最大オン幅信号Ｔｍｏｔが終了するタイミングで始めてその値が変化する、上記のワンショットマルチバイブレータの出力信号に準じた動きをする信号である。
【００６６】
図３は、負荷判別回路４５を含む同期制御回路４の構成例を具体的に示す回路図である。
負荷判別回路４５は、ゲート信号入力端子４ａと接続されたインバータ５１、電源電圧ＶＤＤと接続された定電流源Ｉ１、一端が定電流源Ｉ１に接続され他端が接地されたコンデンサＣ１、このコンデンサＣ１の充放電を制御するようにインバータ５１によってオンオフ制御されるスイッチＳ１、コンデンサＣ１への充電電圧を基準電圧ＲＥＦ１と比較して基準時間終了信号Ｔｓｒｓ２を出力するコンパレータ５２、およびアンド回路５３から構成されている。アンド回路５３は、一方入力端子がゲート信号入力端子４ａと接続され、他方入力端子がコンパレータ５２の出力端子と接続されている。
【００６７】
負荷判別回路４５では、ゲート信号入力端子４ａのゲート信号ＶｇｐによってスイッチＳ１がオフすると、定電流源Ｉ１からの電流がコンデンサＣ１を充電し始める。そして、コンパレータ５２の反転入力端子（−）の電圧が、非反転入力端子（＋）への基準電圧ＲＥＦ１を超えるタイミングでコンパレータ５２の出力である基準時間終了信号Ｔｓｒｓ２がＨからＬに反転する。アンド回路５３は基準時間終了信号Ｔｓｒｓ２とゲート信号Ｖｇｐとの論理積である信号Ｔｓｒｓ３をアンド回路４６に出力する。なお、この信号Ｔｓｒｓ３は、負荷判別回路４５にワンショットマルチバイブレータを適用した場合の基準時間パルスＴｓｒｓとゲート信号Ｖｇｐとの論理積に等しい。したがって、基準時間パルスＴｓｒｓとゲート信号Ｖｇｐのいずれか早く終了する（Ｌになる）信号と同形になる。通常は基準時間パルスＴｓｒｓの方が早く終了するから、基準時間パルスＴｓｒｓと同形になる。そして、負荷判別回路４５から出力される信号（基準時間パルス）Ｔｓｒｓ３がアンド回路４６を介してフリップフロップ回路４８のセット端子Ｓに供給される。
【００６８】
こうして、スイッチング電源装置の負荷ＬＤの大きさに応じて内蔵ダイオードＤｓの導通タイミングに現れる遅れ時間Ｔｄｉｆが変動するため、その負荷状態が超軽負荷状態になればフリップフロップ回路４８がリセット状態に保持され、同期制御用のＭＯＳＦＥＴＱｓがターンオンしないようになる。なお、駆動回路３でゲート信号ＶｇｐがＬになってスイッチＳ１がオンするとコンデンサＣ１の電荷が放電され、その時点でコンパレータ５２の出力である基準時間終了信号Ｔｓｒｓ２がＨになる。その後にゲート信号ＶｇｐがＨになっても基準時間終了信号Ｔｓｒｓ２はすぐにはＬにならず、さらに基準時間パルスＴｓｒｓのパルス幅分の時間が経過した時点で基準時間終了信号Ｔｓｒｓ２がＬになる。すなわち、基準時間終了信号Ｔｓｒｓ２は、基準時間の開始は示さず、終了のみを示す信号であり、その値がＨからＬに反転することで基準時間の終了を示している。
【００６９】
なお、ＳＲＳ端子４ｃに外部抵抗を接続した場合、定電流源Ｉ１からの電流がその抵抗に分流される。そのため、外部抵抗の抵抗値に応じて基準時間パルスＴｓｒｓのパルス幅を広くすることができる。また、コンデンサを接続した場合は、コンデンサＣ１の容量値が大きくなるのと同等であるから、これにより基準時間パルスＴｓｒｓのパルス幅を広げることができる。
【００７０】
また、図２に関する上述の説明と同様に、同期制御回路４にインバータ６０およびアンド回路６１を付加することにより、遅れ時間Ｔｄｉｆが基準時間パルスＴｓｒｓで規定される所定時間幅より長くなる超軽負荷を検出して、アラーム信号Ｓａを発することができる。図３では、インバータ６０には基準時間パルスＴｓｒｓに替えて信号Ｔｓｒｓ３が入力されているが、上述のように信号Ｔｓｒｓ３と基準時間パルスＴｓｒｓとは同形である。その他の構成は図２のものと同じである。この構成により、ゲート信号ＶｇｐがＨの期間において、レベル検出信号ＶｄｓｃがＬからＨに反転したとき信号Ｔｓｒｓ３が既にＨからＬに反転していると、アラーム信号ＳａがＨとなる。すなわち、遅れ時間Ｔｄｉｆが基準時間パルスＴｓｒｓで規定される所定時間幅より長くなったことを検出して、アラーム信号ＳａがＨとなる。
【００７１】
さて、最大オン幅制御回路４４は、ゲート信号入力端子４ａと接続されたインバータ５４、電源電圧ＶＤＤと接続された定電流源Ｉ２、一端が定電流源Ｉ２に接続され他端が接地されたコンデンサＣ２、このコンデンサＣ２の充放電を制御するようにインバータ５４によってオンオフ制御されるスイッチＳ２、コンデンサＣ２への充電電圧を基準電圧ＲＥＦ２と比較して最大オン幅終了信号Ｔｍｏｔ２を出力するコンパレータ５５、およびアンド回路５６から構成されている。アンド回路５６は、一方入力端子がゲート信号入力端子４ａと接続され、他方入力端子がコンパレータ５２の出力端子と接続されている。ここでは、負荷判別回路４５の構成との一致を図るために、図２におけるナンド回路４７をインバータ回路４９に置き換えた構成としているが、両者の間で実質的な差異はない。
【００７２】
この最大オン幅制御回路４４では、ゲート信号入力端子４ａのゲート信号ＶｇｐによってスイッチＳ２がオフすると、定電流源Ｉ２からの電流がコンデンサＣ２を充電し始める。そして、コンパレータ５５の反転入力端子（−）の電圧が、非反転入力端子（＋）への基準電圧ＲＥＦ２を超えるタイミングでコンパレータ５５の出力である最大オン幅終了信号Ｔｍｏｔ２がＨからＬに反転し、アンド回路５６を介してインバータ回路４９に出力される。すなわち、最大オン幅終了信号Ｔｍｏｔ２がＬに反転してアンド回路５６からＬが出力されると、インバータ回路４９の出力がＨになってフリップフロップ回路４８がリセットされる。
【００７３】
なお、最大オン幅終了信号Ｔｍｏｔ２はゲート信号ＶｇｐがＨになる前からＨとなっている点が、図２の最大オン幅信号Ｔｍｏｔと異なるが、アンド回路５６により最大オン幅終了信号Ｔｍｏｔ２とゲート信号Ｖｇｐとの論理積をとることにより、インバータ回路４９の出力は図２のナンド回路４７の出力、すなわち最大オン幅信号Ｔｍｏｔとゲート信号Ｖｇｐとの否定論理積信号に等しいものになる。
【００７４】
上記のとおり最大オン幅信号Ｔｍｏｔの開始はゲート信号ＶｇｐがＨになるタイミングである。ゲート信号Ｖｇｐがアンド回路５６とインバータ回路４９を介してフリップフロップ回路４８のリセット端子（Ｒ）に入力されることにより、図３の回路でもゲート信号ＶｇｐがＨになって最大オン幅信号Ｔｍｏｔが開始するまではフリップフロップ回路４８がリセットされていることを保証している。そして、これにより最大オン幅制御回路４４からの最大オン幅の開始タイミングをフリップフロップ回路４８へのリセット信号の終了として指示できる。したがって、最大オン幅制御回路４４から同期駆動信号Ｖｇｓの最大オン幅の開始と終了を指示することで、最適なオン幅を有する最大オン幅信号Ｔｍｏｔが設定される。
【００７５】
図４は、図２の同期制御回路による二次側電流の制御動作を説明するタイミング図である。すなわち、最大オン幅制御回路４４と負荷判別回路４５をワンショットマルチバイブレータで構成した場合のタイミング図である。
【００７６】
図４（Ａ）には、図１に示す駆動回路３からのゲート信号Ｖｇｐを、６つの動作モードＭｏｄｅ１〜Ｍｏｄｅ６について同一時間軸に沿って並べて示している。同図（Ｂ）は、同期整流用のＭＯＳＦＥＴＱｓに流れる二次電流Ｉｓを、レベル検出信号Ｖｄｓｃが反転するときのＭＯＳＦＥＴＱｓのドレイン・ソース間電圧の絶対値（｜Ｖｄｓ＿th｜）をＭＯＳＦＥＴＱｓのオン抵抗Ｒｏｎで除して電流に換算したものと比較して示している。しきい値電圧Ｖｄｓ＿thについては、上述した式（３）によって計算できる。もしくは、電圧Ｖｄｓ＿thを先に決め、他のパラメータを式（３）によって調整することができる。
【００７７】
図４（Ｃ）にはレベル検出信号Ｖｄｓｃの波形を示している。同図（Ｂ）に示す｜Ｖｄｓ＿th｜／Ｒｏｎは、コンパレータ４３から出力されるレベル検出信号ＶｄｓｃがＨになる二次電流Ｉｓのレベルを示している。また、同図（Ｄ）は最大オン幅信号Ｔｍｏｔ、同図（Ｅ）は基準時間パルスＴｓｒｓ、同図（Ｆ）は同期制御回路４から出力される同期駆動信号Ｖｇｓである。動作モードＭｏｄｅ２，３およびＭｏｄｅ５，６においては、ＭＯＳＦＥＴＱａ，Ｑｂのオンタイミングに対して生じる内蔵ダイオードＤｓの導通タイミングの遅れ時間Ｔｄｉｆを示している。このとき、遅れ時間Ｔｄｉｆが負荷判別回路４５で設定される基準時間パルスＴｓｒｓのパルス幅を超えると、同期制御回路４からの同期駆動信号Ｖｇｓがなくなる。
【００７８】
なお、図４（Ｃ）のレベル検出信号Ｖｄｓｃについては、式（３）の直後の説明から明らかなように、Ｍｏｄｅ１，２，４，５において同図（Ｂ）に示す二次電流Ｉｓの振動波形の最初と最後のタイミングで発生しているパルス状の信号、およびＭｏｄｅ３，６での矩形波は、いずれもＭＯＳＦＥＴＱｓがオフしていて、かつ内蔵ダイオードＤｓに電流が流れている状態によって生じるものである。
【００７９】
すなわち、この遅れ時間Ｔｄｉｆが負荷判別回路４５の基準時間パルスＴｓｒｓのパルス幅を超える第３と第６の動作モード（Ｍｏｄｅ３，６）において、負荷ＬＤの超軽負荷状態が検出され、同期制御回路４から同期駆動信号Ｖｇｓが出力されない。そのため、超軽負荷状態ではＭＯＳＦＥＴＱｓがターンオンせず、従来のＲａｎｇｅＣ（図１２）あるいはＲａｎｇｅＥ（図１５）で生じていた逆流も確実に防止することができる。
【００８０】
また、第１の動作モード（Ｍｏｄｅ１）においては、ゲート信号Ｖｇｐのターンオフするタイミングと最大オン幅信号Ｔｍｏｔがオフを指示するタイミングのいずれか早いタイミングに同期して、同期駆動信号ＶｇｓがＭＯＳＦＥＴＱｓをターンオフさせている。そのため、従来ではスイッチング動作の半周期（Ｔop／２）後半のタイミングで生じていたＲａｎｇｅＡ（図１０）での逆流を確実に防止することができる。
【００８１】
さらに、第２と第５の動作モード（Ｍｏｄｅ２，５）においては、最大オン幅信号Ｔｍｏｔがオンを指示するタイミングとドレイン・ソース間電圧Ｖｄｓのレベル検出信号Ｖｄｓｃにより検出される内蔵ダイオードＤｓの導通タイミングのいずれか遅いタイミングに同期して、同期駆動信号ＶｇｓがＭＯＳＦＥＴＱｓをターンオンさせており、従来ではスイッチング動作の半周期（Ｔop／２）前半のタイミングで生じていたＲａｎｇｅＢ（図１１）あるいはＲａｎｇｅＤ（図１４）での逆流も確実に防止することができる。また、一旦ＭＯＳＦＥＴＱｓがターンオンになった後では、ドレイン・ソース間電圧Ｖｄｓの変動が無視される。したがって、特許文献２の構成でみられた、二次電流Ｉｓが減少してゼロとなる度に必ず高周波の発振を繰り返すという現象を生じることがない。
【００８２】
なお、超軽負荷状態については、スイッチング電源装置の定格負荷（最大負荷）に対して実際に接続されている負荷ＬＤが２０％以下である場合と定義したが、この割合の設定は適宜変更できる。その場合、外付け抵抗で基準時間パルスＴｓｒｓのパルス幅もしくは基準時間終了信号Ｔｓｒｓ２の出力タイミングを調整することによって、同期駆動信号Ｖｇｓをターンオンさせない超軽負荷の範囲を変更設定すればよい。
【００８３】
以上説明した通り、スイッチング電源装置の負荷ＬＤが軽負荷状態になると、同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２の内蔵ダイオードＤｓの導通タイミングは主スイッチ素子であるＭＯＳＦＥＴＱａ，Ｑｂがターンオンするタイミングより遅くなることから、負荷ＬＤが軽くなって遅れ時間Ｔｄｉｆが長くなったことを検出することによって、パルス・バイ・パルスで軽負荷の状態を把握することができる。また、図４に示すようなタイミングで同期整流用のＭＯＳＦＥＴＱｓに同期駆動信号Ｖｇｓを供給することができるから、第１から第６の動作モードのいずれの場合でも、逆流が発生せずに安定した同期整流機能が実現される。
【００８４】
上述した実施形態では、ハーフブリッジ型のスイッチング電源装置について説明したが、本発明はフルブリッジ型のスイッチング電源装置あるいはスイッチング電源装置の制御回路、およびフルブリッジ型のスイッチング電源装置の制御方法にも適用できる。
【００８５】
図５は、フルブリッジ型のスイッチング電源装置の全体構成を示す回路図である。
図５に示すフルブリッジ型のスイッチング電源装置において、駆動回路３では所定のタイミングで交互にオンオフするゲート信号Ｖｇａ，Ｖｇｂを生成し、第１の主スイッチ素子群のＭＯＳＦＥＴＱａ１，Ｑａ２、および第２の主スイッチ素子群のＭＯＳＦＥＴＱｂ１，Ｑｂ２がトランスＴの一次側でゲート信号Ｖｇａ，Ｖｇｂにより交互にスイッチングする。第１の主スイッチ素子群のＭＯＳＦＥＴＱａ１，Ｑａ２がオンするタイミングでは電流Ｉａが矢印方向に流れ、第２の主スイッチ素子群のＭＯＳＦＥＴＱｂ１，Ｑｂ２がオンするタイミングでは電流Ｉｂが矢印方向に流れ、それぞれ入力直流電圧Ｖｉが共振インダクタＬｒと共振コンデンサＣｒを有する直列共振回路に印加される。
【００８６】
トランスＴの二次側では、同期整流用スイッチ素子としてのＭＯＳＦＥＴＱｓ１，Ｑｓ２が、トランスＴから誘導される二次電流Ｉ１，Ｉ２を第１の主スイッチ素子群のＭＯＳＦＥＴＱａ１，Ｑａ２、あるいは第２の主スイッチ素子群のＭＯＳＦＥＴＱｂ１，Ｑｂ２の動作に対応してオンオフすることにより、負荷ＬＤに所定の出力電圧ＶOを供給する。
【００８７】
図５のスイッチング電源装置の同期制御回路４１，４２は、図１に示す同期制御回路４１，４２と同じ構成であり、図１〜４に関する上述の説明がそのまま適用できる。すなわち、同期制御回路４１，４２は、遅れ時間Ｔｄｉｆが基準時間パルスＴｓｒｓで規定される所定時間幅より長くなることを検出すると、アラーム信号Ｓａを出力する、かつ／または同期制御用のＭＯＳＦＥＴＱｓ１，Ｑｓ２がターンオンしないように制御する、などの動作が可能である。
【００８８】
また、同期制御回路４１，４２では、第１の主スイッチ素子群あるいは第２の主スイッチ素子群のＭＯＳＦＥＴＱａ１，Ｑａ２、Ｑｂ１，Ｑｂ２のオンタイミングに同期して、同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２に対し、この期間を外れるとＭＯＳＦＥＴＱｓ１，Ｑｓ２を強制的にオフする所定時間の最大オン幅を指示するために、最大オン幅の期間Ｈ（それ以外の期間はＬ（Ｌｏｗ））となる最大オン幅信号Ｔｍｏｔ、もしくは最大オン幅の終了を指示する信号である最大オン幅終了信号Ｔｍｏｔ２を生成・出力している。ここでも、最大オン幅の開始は、ＭＯＳＦＥＴＱａ１，Ｑａ２、Ｑｂ１，Ｑｂ２に対するゲート信号Ｖｇａ，Ｖｇｂにより指示され、ゲート信号Ｖｇａ，ＶｇｂがＨとなってＭＯＳＦＥＴＱａ１，Ｑａ２、Ｑｂ１，Ｑｂ２がターンオンするタイミングと同じである。そして、実際に同期整流用のＭＯＳＦＥＴＱｓ１，Ｑｓ２の同期駆動信号Ｖｇｓ１，Ｖｇｓ２を生成する同期制御回路４１，４２では、ＭＯＳＦＥＴＱｓ１，Ｑｓ２をターンオンさせるタイミングが、最大オン幅の開始を指示するタイミング（すなわち最大オン幅信号ＴｍｏｔがＬからＨになるタイミング）、あるいはＭＯＳＦＥＴＱｓ１，Ｑｓ２のドレイン・ソース間電圧Ｖｄｓ１，Ｖｄｓ２により検出される内蔵ダイオードＤｓの導通タイミングのいずれか遅いタイミングに同期して決められており、さらにＭＯＳＦＥＴＱｓ１，Ｑｓ２をターンオフさせるタイミングが、ＭＯＳＦＥＴＱａ１，Ｑａ２、Ｑｂ１，Ｑｂ２のオフタイミング、あるいは最大オン幅の終了を指示するタイミングのいずれか早いタイミングに同期して決められている。
【００８９】
なお、スイッチング電源制御回路については、ハーフブリッジ型のスイッチング電源装置の構成と同じであって、それらの説明は省略する。
図６は、別の実施の形態に係るスイッチング電源装置の全体構成を示す回路図である。
【００９０】
図６のスイッチング電源装置は、ダイオード整流素子を用いた電流共振型コンバータが構成されている。この電流共振型コンバータでは、共振インダクタＬｒと共振コンデンサＣｒを有する直列共振回路に入力直流電圧Ｖｉが印加されている。駆動回路３は、ＭＯＳＦＥＴ等からなる２つの主スイッチ素子Ｑａ，Ｑｂをオンオフし、電力変換用のトランスＴの第１巻線Ｌ１を流れる一次側電流の経路を制御することによって、トランスＴの第１巻線Ｌ１に正弦波状の電流を流している。また、トランスＴの第２巻線Ｌ２および第３巻線Ｌ３には、図１における同期整流用スイッチ素子（ＭＯＳＦＥＴＱｓ１，Ｑｓ２）に代えて、それぞれ誘起した二次電流Ｉ１，Ｉ２を整流する整流ダイオードＤａ，Ｄｂが接続されている。負荷ＬＤには、出力電圧ＶOを平滑する出力コンデンサＣOが並列接続されている。さらに、負荷ＬＤへの出力電圧ＶOは、誤差増幅器１とＶＣＯ２を介して駆動回路３に帰還され、主スイッチ素子Ｑａ，ＱｂによりトランスＴの第１巻線Ｌ１に流れる電流と電圧を制御して、出力電圧ＶOを一定電圧に制御している。
【００９１】
軽負荷判別回路５は、整流ダイオードＤａ，Ｄｂの導通タイミングの遅れ時間が、基準時間信号の時間幅を超えた時点でアラーム信号Ｓａを生成するものである。この軽負荷判別回路５は、図３に示した同期制御回路４のうち、レベル検出信号Ｖｄｓｃを生成する回路部分、負荷判別回路４５、インバータ６０およびアンド回路６１を含み、そこに駆動回路３で生成されたゲート信号Ｖｇａおよび整流ダイオードＤａのアノード・カソード間端子間電圧信号が入力されている。整流ダイオードＤａの端子間電圧信号は、図３の同期整流用のスイッチ素子（ＭＯＳＦＥＴ）のドレイン・ソース間電圧Ｖｄｓに代る信号となるものである。そして、整流ダイオードＤａの電流Ｉ１による導通タイミングと主スイッチ素子Ｑａのターンオンのタイミングの時間差を検出することにより、負荷ＬＤの状態を検出するようにしている。また、図６にはゲート信号Ｖｇａおよび整流ダイオードＤａの端子間電圧信号から軽負荷を検出する軽負荷判別回路５を示しているが、同様にゲート信号Ｖｇｂおよび整流ダイオードＤｂの端子間電圧信号から軽負荷を検出する軽負荷判別回路を構成することができる。
【００９２】
ここでは、軽負荷判別回路５の詳細構成についてこれ以上の説明は省略するが、いずれの場合でも、負荷判別回路において生成される所定時間幅を有する基準時間信号が、主スイッチ素子Ｑａ，Ｑｂのオンタイミング毎に、負荷ＬＤの大きさに応じて決まる整流ダイオードＤａ，Ｄｂの導通タイミングの遅れ時間に対する判別基準となっている。
【００９３】
なお、軽負荷判別回路５から外部に出力されたアラーム信号Ｓａは、たとえばコンデンサＣOに蓄積された電荷が放電される逆流領域での電力損失を解消するために用いることで、軽負荷時での電力変換効率の低下を防止できる。また、軽負荷を検出するとスイッチング電源装置の制御方式をＰＷＭ（Pulse Width Modulation）制御から周波数一定のＰＦＭ（Pulse Frequency Modulation）制御に変更するようにすれば、軽負荷時のトランスの励磁電流による損失を減少させることができる。
【符号の説明】
【００９４】
１  誤差増幅器（エラーアンプ）
２  ＶＣＯ（電圧制御発振回路）
３  駆動回路
４，４１，４２  同期制御回路
５  軽負荷判別回路
４３  コンパレータ
４４  最大オン幅制御回路
４５  負荷判別回路
ＣO  出力コンデンサ
Ｃｒ  共振コンデンサ
Ｄｓ  内蔵ダイオード
ＬＤ  負荷
Ｌｒ  共振インダクタ
Ｑａ，Ｑｂ  ＭＯＳＦＥＴ（主スイッチ素子）
Ｑｓ，Ｑｓ１，Ｑｓ２  ＭＯＳＦＥＴ（同期整流用スイッチ素子）
Ｔ  トランス
【図１】
2010124678.tif 000006
【図２】
2010124678.tif 000007
【図３】
2010124678.tif 000008
【図４】
2010124678.tif 000009
【図５】
2010124678.tif 000010
【図６】
2010124678.tif 000011
【図７】
2010124678.tif 000012
【図８】
2010124678.tif 000013
【図９】
2010124678.tif 000014
【図１０】
2010124678.tif 000015
【図１１】
2010124678.tif 000016
【図１２】
2010124678.tif 000017
【図１３】
2010124678.tif 000018
【図１４】
2010124678.tif 000019
【図１５】
2010124678.tif 000020
【図１６】
2010124678.tif 000021