(57)【要約】【課題】第１の配線の高密度化且つ狭ピッチ化に伴い、電極とその電極の最も近くに配置された第１の配線との間に第１の金属層の残渣が発生し、ショート不良を引き起こす。【解決手段】半導体装置では、半田バンプ１３よりも下層に第１の配線１５および第２の配線１０が順に配置されており、第１の配線１５と同層には電極１が配置されており、電極１と第１の配線１５とはポスト１４を介して電気的に接続されている。第２の配線１０は、半導体装置の厚み方向において、ポスト１４が配置された電極１とそのポスト１４の最も近くに配置された第１の配線１５との距離がポスト１４の厚みと電極１の厚みとを合わせた厚みに対して０．１１倍未満である領域１６とは相異なる位置に配置されている。【選択図】図３
2010050385.tif 000002
【特許請求の範囲】
【請求項１】
外部端子としてのバンプと、前記バンプよりも下層に配置され電気信号を伝達する第１の配線と、前記第１の配線と同層に配置された電極と、前記バンプと前記電極とを電気的に接続するポストと、前記第１の配線および前記電極よりも下層に配置された第２の配線とを備えた半導体装置において、
前記第２の配線は、装置厚み方向において、前記電極とは同じ位置に配置されている一方、前記ポストが配置された前記電極と当該ポストの最も近くに配置された前記第１の配線との距離が前記ポストの厚みと前記電極の厚みとを合わせた厚みに対して０．１１倍未満である領域とは相異なる位置に配置されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記外部端子、前記ポストおよび前記電極は、複数設けられており、
前記外部端子のそれぞれには１つの前記ポストを介して１つの前記電極が接続されており、
前記領域は、複数存在しており、
前記第２の配線は、装置厚み方向において、全ての前記領域とは相異なる位置に配置されていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第２の配線よりも下層に配置された第３の配線を備え、
前記第３の配線は、装置厚み方向において、前記電極とは同じ位置に配置されている一方、前記領域とは相異なる位置に配置されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記外部端子、前記ポストおよび前記電極は、複数設けられており、
前記外部端子のそれぞれには１つの前記ポストを介して１つの前記電極が接続されており、
前記領域は、複数存在しており、
前記第３の配線は、装置厚み方向において、全ての前記領域とは相異なる位置に配置されていることを特徴とする半導体装置。
【請求項５】
請求項１から４の何れか一つに記載の半導体装置であって、
前記第１の配線および前記第２の配線は、Ｃｕを含んでおり、厚さが１．５μｍ以上であることを特徴とする半導体装置。
【請求項６】
請求項３または４に記載の半導体装置であって、
前記第３の配線は、Ａｌを含んでおり、厚さが１．５μｍ以上であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体チップ状態で樹脂封止された、ウエハレベルチップスケールパッケージ構造の半導体装置に関する。
【背景技術】
【０００２】
近年、パッケージングされて形成された半導体装置には、電子機器の小型化及び高機能化に伴ってパッケージ自体の小型化及び高密度化が要求されており、高密度化の要求により多端子化が要求されている。小型で且つ多端子を有するパッケージとして、種々のチップスケールパッケージ（ＣＳＰ；chip-scale package）が開発されている。
【０００３】
特に、ウェハレベルＣＳＰ（ＷＬＣＳＰ；wafer-level chip scale package）、つまり、複数の集積回路が形成された半導体ウェハの全面に、絶縁性樹脂膜を形成し、形成した絶縁性樹脂膜の上にコンタクトホールを介して集積回路のパッド電極とバンプ等の外部端子とを電気的に接続する配線を形成し、さらに、最終工程において、半導体ウェハをチップ状に分割して形成されたＣＳＰは、ベアチップと同等の究極の小型パッケージを実現可能とする技術として近年注目されている。
【０００４】
加えて、従来は、半導体チップとは別体でいわゆる外付け部品であったインダクター素子を、ＷＬＣＳＰ型の半導体装置における絶縁性樹脂膜の上に外部端子との配線材を利用して形成する半導体パッケージが発表されている。
【０００５】
更に、外部端子との配線材を多層化し、高密度かつ狭ピッチ化することにより、インダクター素子のみならず、キャパシタ素子または、導電体からのノイズの影響を保護する遮蔽板を配線材に形成することにより、より高機能かつ高性能を実現できる半導体パッケージが発表されている。
【０００６】
これらの機能が付加されたＷＬＣＳＰ型の半導体装置は、携帯機器又は無線ＬＡＮ（local area network）装置等の数百ＭＨｚから数ＧＨｚのアプリケーションに適用できる超小型の半導体パッケージとしても期待されている。
【０００７】
ここで、従来の半導体装置の構成について図８および図９を用いて説明する。
【０００８】
図８に示すように半導体装置は、半導体基板７上に、例えば、ＭＯＳ（Metal Oxide Semiconductor）型トランジスタのような半導体素子や、ＰＮ接合にて形成されているダイオード、バイポーラ型トランジスタなどの半導体素子が形成されている。半導体基板７上に形成されるこれら半導体素子は、表面保護膜５により、電気的、又は、外界からの雰囲気的に絶縁され保護されている。
【０００９】
次に、第３の配線６と同層に形成されたＡｌ配線パッド８から実際に外部へ信号を取り出すために、Ａｌ配線パッド８の上層に第２の配線１０を形成し、第２の配線１０の上層に電極１を形成することにより、半田バンプ１３下まで配線が配置される。半田バンプ１３と電極１とは、実装信頼性向上の為、ポスト１４を介して接続されている。ポスト１４電極１、及び第１の配線１５は、外部的衝撃または雰囲気から守るため、封止樹脂２にて保護されている。そして、最上部には、実装基板へ接続する接点となる半田バンプ１３がポスト１４上に形成されている。また、電極１および第１の配線１５と第２の配線１０とは第１の絶縁膜３によって絶縁されており、第２の配線１０と第３の配線６およびＡｌ配線パッド８とは第２の絶縁膜４によって絶縁されている。第１の配線１５および電極１と第２の配線１０とは、電解メッキ法にて形成されるため、第１の配線１５および電極１の下層には電解メッキにて配線形成するための第１の金属層１１がそれぞれ形成されており、第２の配線１０の下層には電解メッキにて配線形成するための第２の金属層９が形成されている。
【００１０】
また、図９は従来のＷＬＣＳＰの実装状態を示している。その実装方法としては、半田バンプ２０が形成された面を下側にしてＷＬＣＳＰ１９を実装基板２１上に配置し、半田バンプ２０を実装基板端子２２の上に設ける。
【００１１】
その後、熱処理工程（２２０〜２６０℃）を実施し、半田バンプ２０が溶融されて半田バンプ２０が実装基板端子２２と接合される。
【００１２】
なお、第３の配線６と同層に配置されたＡｌ配線パッド８から実際に外部へ信号を取り出すために、Ａｌ配線パッド８の上層に第２の配線１０を形成し、第２の配線１０の上層にポスト１４を形成して電極１および第１の配線１５を形成するＷＬＣＳＰの構成は、例えば、特許文献１に開示されている。
【特許文献１】特開２００８−２１７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１に示す従来のＷＬＣＳＰにおいては、より高機能且つ高性能化するために、配線に対しては高密度化且つ狭ピッチ化が必要となる。そのため、第１の配線と同層に配置され且つポストが配置された電極と、そのポストの最も近くに配置された第１の配線との距離が、ポストの厚みと電極の厚みとを合わせた厚みに対して０．１１倍未満である領域の真下に、第２の配線のみ、第３の配線のみ、または、第２の配線および第３の配線が配置されている場合がある。
【００１４】
このような場合、第１の金属層１１のエッチング時に、図１０（ａ）に示すように、第１の金属層１１が十分にエッチングされない状態となる虞があり、そのために、ポスト１４が配置された電極１とそのポスト１４の最も近くに配置された第１の配線１５との間に第１の金属層２３が残存する虞があり、ショート不良を発生するという問題点があった。
【００１５】
ここで、図１０および図１１を用いて上記ショート不良が発生するメカニズムを説明する。
【００１６】
図１０は、従来のＷＬＣＳＰにおける第１の金属層１１のエッチング後の状態を示しており、図１０（ａ）は上方より見た平面図、図１０（ｂ）は断面図である。図１１（ａ）は図１０（ｂ）におけるＸ方向から見た矢視図であり、図１１（ｂ）は図１０（ｂ）におけるＹ方向から見た矢視図である。
【００１７】
本プロセスでは、コスト的に有利なウェットエッチング方式を採用している。
【００１８】
図１０に示すように、第１の金属層１１をエッチングする際、第１の配線１５と同層に配置され且つポスト１４が配置された電極１と、そのポスト１４の最も近傍に配置された第１の配線１５との間の領域は、ポスト１４の厚み（ａ）と電極１の厚み（ｂ）との影響を受けやすくなり、すなわち第１の金属層１１をエッチングする際にポスト１４の陰となりやすい。よって、エッチング液が電極１とその電極１の最も近傍に配置された第１の配線１５との間にまわり込みにくい状態になる。
【００１９】
更に、第１の配線１５と同層に配置され且つポスト１４が配置された電極１とそのポスト１４の最も近傍に配置された第１の配線１５との配線間の距離（ｃ）または（ｃ’）が狭く、その配線間のスペースの真下に、第２の配線１０もしくは第３の配線６または図１０中には図示していないが第２の配線１０および第３の配線６が形成されたときには、図１１（ａ）または図１１（ｂ）に示すように、第１の金属層１１は、第２の配線１０の影響、第３の配線６の影響または第２の配線１０および第３の配線６の両配線の影響を受けて盛り上がった状態となるので、エッチング液の流れは、図１１（ａ）および（ｂ）に図示したエッチング液の流れ２５の状態となってしまう。そのため、図１１（ａ）および（ｂ）に図示した領域２４にエッチング液が十分に流れないため、領域２４において第１の金属層１１がエッチングされずに残ってしまい、ショート不良が発生してしまう。
【００２０】
本発明の半導体装置は、上記課題に鑑みなされたものであり、第１の配線をより高密度化且つ狭ピッチ化しても、第１の配線と同層に配置され且つポストが配置された電極とそのポストの最も近傍に配置された第１の配線との間において、第１の金属層のエッチング時に発生するショート不良を抑制することができ、より高機能且つ高性能なＷＬＣＳＰを高品質に実現することを目的とする。
【課題を解決するための手段】
【００２１】
前記の目的を達成するために、本発明に係る半導体装置は、外部端子としてのバンプと、前記バンプよりも下層に配置され電気信号を伝達する第１の配線と、前記第１の配線と同層に配置された電極と、前記バンプと前記電極とを電気的に接続するポストと、前記第１の配線および前記電極よりも下層に配置された第２の配線とを備えている。そして、前記第２の配線は、装置厚み方向において、前記電極とは同じ位置に配置されている一方、前記ポストが配置された前記電極と当該ポストの最も近くに配置された前記第１の配線との距離が前記ポストの厚みと前記電極の厚みとを合わせた厚みに対して０．１１倍未満である領域とは相異なる位置に配置されている。
【００２２】
本発明に係る半導体装置では、前記外部端子、前記ポストおよび前記電極は、複数設けられていても良い。この場合、前記外部端子のそれぞれには、１つの前記ポストを介して１つの前記電極が接続されており、前記領域は、複数存在しており、前記第２の配線は、装置厚み方向において、全ての前記領域とは相異なる位置に配置されていることが好ましい。
【００２３】
本発明に係る半導体装置では、前記第２の配線よりも下層に配置された第３の配線を備えていてもよい。この場合、前記第３の配線は、装置厚み方向において、前記電極とは同じ位置に配置されている一方、前記領域とは相異なる位置に配置されていることが好ましい。さらに、前記外部端子、前記ポストおよび前記電極は、複数設けられていても良く、前記外部端子のそれぞれには、１つの前記ポストを介して１つの前記電極が接続されており、前記領域は、複数存在しており、前記第３の配線は、装置厚み方向において、全ての前記領域とは相異なる位置に配置されていることが好ましい。
【００２４】
本発明に係る半導体装置では、第１の配線および第２の配線は、Ｃｕを含んでおり、厚さが１．５μｍ以上であることが好ましく、第３の配線は、Ａｌを含んでおり、厚さが１．５μｍ以上であることが好ましい。
【発明の効果】
【００２５】
本発明の半導体装置は、第１の配線をより高密度化且つ狭ピッチ化しても、第１の配線と同層に配置され且つポストが配置された電極とそのポストの最も近傍に配置された第１の配線との間において、第１の金属層のエッチング時に発生するショート不良を抑制することができ、より高機能且つ高性能なＷＬＣＳＰを高品質に実現することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、本発明は、以下に示す実施の形態に限定されない。
【００２７】
（発明の実施の形態１）
図１に示すように半導体装置は、半導体基板７上に、例えば、ＭＯＳ型トランジスタのような半導体素子や、ＰＮ接合にて形成されているダイオード、バイポーラ型トランジスタなどの半導体素子が形成されている。半導体基板７上に形成されたこれら半導体素子は、表面保護膜５により、電気的、又は、外界からの雰囲気的に絶縁され保護されている。
【００２８】
次に、第３の配線６と同層に配置されたＡｌ配線パッド８から実際に外部へ信号を取り出すために、Ａｌ配線パッド８よりも上層に第２の配線１０を形成し、第２の配線１０よりも上層に電極１を形成することにより、半田バンプ（バンプ）１３下まで配線が配置される。半田バンプ１３と電極１とは、実装信頼性向上の為、ポスト１４を介して接続されている。ポスト１４、電極１、及び第１の配線１５は外部的衝撃や雰囲気から守るため、封止樹脂２にて保護されている。そして、最上部には、実装基板へ接続する接点となる半田バンプ１３がポスト１４上に形成された構成となっている。また、電極１および第１の配線１５と第２の配線１０とは、第１の絶縁膜３によって絶縁されており、第２の配線１０と第３の配線６およびＡｌ配線パッド８とは、第２の絶縁膜４によって絶縁されている。第１の配線１５および電極１と第２の配線１０とは電解メッキ法にて形成されるため、第１の配線１５および電極１の下層には電解メッキにて配線形成するための第１の金属層１１が形成されており、第２の配線１０の下層には電解メッキにて配線形成するための第２の金属層９が形成されている。
【００２９】
このとき、第１の金属層と第２の金属層とは、多種の金属で構成される多層の構成でもよい。Ａｌ配線パッド８、第１の配線１５、第２の配線１０および第３の配線６は、インダクターを形成する場合の特性値を考慮し、約１．５μｍ以上の厚い膜厚の配線を使用することが好ましい。
【００３０】
図２は、図１のＷＬＣＳＰを製造する製造プロセスフローを示す図であり、図１に示すＷＬＣＳＰは、図２に示すフローのように、半導体素子が形成されている半導体基板を所定の設備にセッティングした後、第２の絶縁膜を形成する工程Ｓ１と、第２の配線を形成する工程Ｓ２と、第１の絶縁膜を形成する工程Ｓ３と、第１の配線を形成する工程Ｓ４と、ポストを形成する工程Ｓ５と、封止樹脂を形成する工程Ｓ６と、半田バンプを形成する工程Ｓ７により、製造される。本工程フローには記述していないが、Ｓ１からＳ６の工程には、配線パターンを形成するための、配線パターンニング工程として、フォトリソグラフィー工程、メッキ工程およびエッチング工程が含まれている。また、半導体基板のセッティング工程と工程Ｓ１との間には、第３の配線およびＡｌ配線パッドを形成した後、表面保護膜を形成する。また、第１の配線を形成する工程Ｓ４では、第１の配線を形成すると同時に電極を形成している。
【００３１】
図３は図１のＷＬＣＳＰにおける第１の金属層１１をエッチングした直後を示す断面図である。図３（ａ）は上方より見た平面図、図３（ｂ）は断面図である。図４は図３（ｂ）におけるＸ方向またはＹ方向から見た矢視図である。
【００３２】
図３に示すように第１の配線１５と同層に配置され且つポスト１４が配置された電極１と、そのポスト１４の最も近傍に配置された第１の配線１５との距離（ｃ）または（ｃ’）が、ポスト１４の厚み（ａ）と電極１の厚み（ｂ）とを合わせた厚みに対して０．１１倍未満である領域１６の真下には、第２の配線１０および第３の配線６を配置しないようにする。または、図３には図示していないが、領域１６の真下には、第２の配線１０および第３の配線６が配置されないように構成する。別の言い方をすると、第２の配線１０および第３の配線６は、半導体装置の厚み方向において領域１６とは相異なる位置に配置されている。
【００３３】
これらの構成により、図４に示すように、第１の金属層１１は、第２の配線１０、または第３の配線６による影響を受けないため、エッチング液の流れは、図示したエッチング液の流れ１７の状態となり、第１の金属層１１は領域１６においても良好にエッチングされ、ショート不良の発生を抑制することができると同時に、第１の配線１５を高密度且つ狭ピッチに構成して領域１６におけるショート不良の発生を抑制することができる。
【００３４】
図５に示すグラフでは、その横軸には、図３で示したポスト１４が配置された電極１とそのポスト１４の最も近傍に配置された第１の配線１５との距離（ｃ）または（ｃ）’に対して、ポスト１４の厚み（ａ）と電極１の厚み（ｂ）とを合わせた厚みを除した値（ｄ）を示しており、その縦軸には、ポスト１４が配置された電極１とそのポスト１４の最も近傍に配置された第１の配線１５との間の配線間抵抗Ｒを示している。
【００３５】
このとき測定したＷＬＣＳＰは、第１の配線１５と同層に配置され且つポスト１４が配置された電極１と、そのポスト１４の最も近傍に配置された第１の配線１５との距離（ｃ）または（ｃ’）が、ポスト１４の厚み（ａ）と電極１の厚み（ｂ）とを合わせた厚みに対して０．１１倍未満である領域１６の真下に、第２の配線または第３の配線が配置された構成である。
【００３６】
図５に示すグラフからわかるように、ポスト１４が配置された電極１とそのポスト１４の最も近傍に配置された第１の配線１５との距離に対してポスト１４の厚み（ａ）と電極１の厚み（ｂ）とを合わせた厚みを除した値（ｄ）と、ポスト１４が配置された電極１とそのポスト１４の最も近傍に配置された第１の配線１５との間の配線間抵抗Ｒとには、明確な関連性があることが分かる。
【００３７】
測定結果によれば、ポスト１４が配置された電極１とそのポスト１４の最も近傍に配置された第１の配線１５との距離（ｃ）または（ｃ’）に対して、ポスト１４の厚み（ａ）と電極１の厚み（ｂ）とを合わせた厚みを除した値（ｄ）が、およそ０．１１倍未満になる構成では、ショート不良と判断できる配線間抵抗Ｒが計測されているのに対して、その値（ｄ）が０．１１倍以上になる構成では、配線間抵抗Ｒは大きく、ショート不良が発生しておらず、第１の金属層１１が良好にエッチングされていることがわかる。
【００３８】
以上説明したように、本実施の形態では、ポスト１４が配置された電極１とそのポスト１４の最も近傍に配置された第１の配線１５との距離がポスト１４の厚みと電極１の厚みとを合わせた厚みに対して０．１１倍未満の領域１６の真下には、第２の配線１０および第３の配線６を設けていない。別の言い方をすると、本実施の形態では、第２の配線１０および第３の配線６は、半導体装置の厚み方向において、領域１６とは相異なる位置に設けられている。これにより、領域１６において第２の配線１０および第３の配線６が盛り上がることを防止できる。よって、第１の金属層１１のエッチング液を領域１６に十分に流すことができるので、領域１６においても第１の金属層１１を完全にエッチングすることができ、その結果、領域１６においてショート不良が発生することを防止できる。従って、本実施の形態における構成では、第１の配線１５をより高密度且つ狭ピッチに配置した場合であっても、領域１６においてショート不良が発生することを防止できる。
【００３９】
（第１の変形例）
図６は、本発明における第１の実施の形態と同様の効果を確保することができる第２の配線１０および第３の配線６の配置を示した図である。
【００４０】
図６では、第２の配線１０の長手方向は第１の配線１５の長手方向に対して平行であり、第３の配線６の長手方向は第１の配線１５の長手方向に対して傾いている。このように、ポスト１４が配置された電極１とそのポスト１４の最も近傍に配置された第１の配線１５との距離（ｃ）または（ｃ’）に対して、ポスト１４の厚み（ａ）と電極１の厚み（ｂ）とを合わせた厚みを除した値（ｄ）が０．１１倍未満となる領域１６の真下以外の部分に第２の配線１０および第３の配線６を配置しなければ、第２の配線１０、及び第３の配線６をどのように配置しても、第１の金属層１１は領域１６において良好にエッチングされる。よって、領域１６におけるショート不良の発生を抑制することができ、第１の配線１５を高密度且つ狭ピッチに構成した場合であっても領域１６におけるショート不良の発生を抑制することができる。
【００４１】
（第２の変形例）
図７は、本発明における第１の実施の形態と同様の効果を確保することができる電極１８の形状を示している。図７では電極１８の上面における形状は八角形である。このような場合であっても、ポスト１４が配置された電極１とそのポスト１４の最も近傍に配置された第１の配線１５との距離（ｃ）または（ｃ’）に対して、ポスト１４の厚み（ａ）と電極１の厚み（ｂ）とを合わせた厚みを除した値（ｄ）が０．１１倍未満となる領域１６の真下に、第２の配線１０および第３の配線６が設けられていなければ、第１の金属層１１は領域１６内において良好にエッチングされる。よって、上記実施の形態１と同様の効果を確保することができる。
【００４２】
（その他の実施形態）
本発明は、以下に示す構成であっても良い。
【００４３】
本発明におけるＷＬＣＳＰを構成する基板材料は、通常はシリコンであるが、半導体素子を形成することのできる半導体基板（例えば、ＧａＡｓまたは石英）であっても、半導体装置の厚み方向において第２の配線１０および第３の配線６が領域１６とは相異なる位置に配置されていれば、上記実施の形態１と同様の効果を確保できる。
【００４４】
本発明における配線材料は、電気的に導通可能であれば、どのような材料でもよい。好ましくは、第１の配線および第２の配線はそれぞれＣｕを含んでいればよく、第３の配線はＡｌを含んでいればよい。絶縁材料は、電気的に絶縁可能であればどのような材料でも、第２の配線１０および第３の配線６が領域１６とは相異なる位置に設けられていれば、上記実施の形態１と同様の効果を確保できる。
【００４５】
また、本発明では、第１から第３の配線で構成されるＷＬＣＳＰの構成を開示しているが、配線の層数に制限されない。すなわち、第１の配線と同層に配置され且つポストが配置された電極と、そのポストの最も近傍に配置された第１の配線との距離が、ポストの厚みと電極の厚みとを合わせた厚みに対して一定の値未満である領域の真下に、第２の配線以降の配線（第３の配線、第４の配線など）が配置されていなければ、第１の金属層はその領域において良好にエッチングされるので、ショート不良の発生を抑制することができる。と同時に、第１の配線を高密度且つ狭ピッチに構成した場合であっても、第１の金属層を良好にエッチングすることができる。
【００４６】
以上本発明の実施の形態について説明してきたが、本発明は上記実施の形態に限定されるものではなく、様々な変更が可能である。
【００４７】
上記実施の形態に係わるＷＬＣＳＰは、超小型の半導体パッケージとして、携帯機器又は無線ＬＡＮ装置等の数百ＭＨｚから数ＧＨｚのアプリケーションに適している。
【産業上の利用可能性】
【００４８】
本発明によれば、第１の金属層のエッチング時に発生するショート不良を抑制することができ、半導体チップ状態で樹脂封止された、ウエハレベルチップスケールパッケージ構造の半導体装置等に有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の半導体装置の構成を示す断面図
【図２】本発明の半導体装置を製造する工程フロー図
【図３】（ａ）は本発明の実施の形態１における第１の金属層のエッチング後を示す平面図であり、（ｂ）は本発明の実施の形態１における第１の金属層のエッチング後を示す断面図
【図４】本発明の実施の形態１における第１の金属層のエッチング時における断面図であり、図３（ｂ）におけるＹ矢視図
【図５】本発明の半導体装置における配線間抵抗の実験結果を示したグラフ図
【図６】本発明の実施の形態１の第１の変形例において、第１の金属層のエッチング後を示す平面図
【図７】本発明の実施の形態１の第２の変形例において、第１の金属層のエッチング後を示す平面図
【図８】従来の半導体装置の構成を示す断面図
【図９】従来の半導体装置の実装状態を示す図
【図１０】（ａ）は従来の半導体装置における第１の金属層のエッチング後を示す平面図であり、（ｂ）は従来の半導体装置における第１の金属層のエッチング後を示す断面図
【図１１】（ａ）は従来の半導体装置における第１の金属層のエッチング時を示した断面図(図１０（ｂ）におけるＸ矢視図)であり、（ｂ）は従来の半導体装置における第１の金属層のエッチング時を示した断面図(図１０（ｂ）におけるＹ矢視図)
【符号の説明】
【００５０】
１    電極
２    封止樹脂
３    第１の絶縁層
４    第２の絶縁層
５    表面保護層
６    第３の配線
７    半導体基板
８    Ａｌ配線パッド
９    第２の金属層
１０    第２の配線
１１    第１の金属層
１３    半田バンプ（バンプ）
１４    ポスト
１５    第１の配線
１６    領域
１７    エッチング液の流れ
１８    八角形の電極
１９    ＷＬＣＳＰ
２０    半田バンプ
２１    実装基板
２２    実装基板端子
２３    金属層
２４    領域
２５    エッチング液の流れ
【図１】
2010050385.tif 000003
【図２】
2010050385.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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