(57)【要約】【課題】DRAMにおいて、データ保持時間がランダム・テレグラフ・ノイズ的に変化してリテンション不良となるものをスクリーニングする。【解決手段】データ保持機能を調べるポーズ・リフレッシュ試験を行う直前に、メモリセルトランジスタを構成する基板のゲート電極側界面に正孔が蓄積されるようなバイアスを、ゲート電極に印加することと、このようなポーズ・リフレッシュ試験をチップ全面全ビットにおいて１回、もしくは複数回繰り返して行うことでて、データ保持能力のランダムな経時変化に起因したリテンション不良を生じる可能性のあるビットをスクリーニングする。【選択図】図１
2010282670.tif 000002
【特許請求の範囲】
【請求項１】
データ保持機能を有する複数のメモリセルが搭載されたダイナミック・ランダム・アクセス・メモリ装置の検査方法において、
基板と、前記基板表面付近に設けられたソース・ドレイン領域と、前記ソース・ドレイン領域の一端を覆うように前記基板の表面に設けられたゲート絶縁膜とゲート電極が積層されてなるゲート部とを具備した前記メモリセルに対して、
前記ゲート部と前記基板との界面近傍であってその両者が対峙する領域の前記ゲート電極側界面に、正孔が蓄積されるように前記ゲート電極にバイアスを印加する工程と、
そのバイアス印加後に前記データ保持機能を検査するポーズ・リフレッシュ試験を実施する工程と、
前記データ保持機能のランダムな経時変化に起因したリテンション不良を潜在的に有するメモリセルを、前記複数のメモリセルの中からスクリーニングする工程とを有することを特徴とするダイナミック・ランダム・アクセス・メモリ装置の検査方法。
【請求項２】
前記ポーズ・リフレッシュ試験の前に前記ゲート電極へバイアス印加し、その後に前記ポーズ・リフレッシュ試験を実施する一連の動作を、あらかじめ設定された不良スクリーニング率に対応して決定される回数Ｎに達するまで繰り返して実施することを特徴とする請求項１記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
【請求項３】
前記ポーズ・リフレッシュ試験を２回繰り返して実施する工程を有し、
前記ポーズ・リフレッシュ動作２回のうちのいずれか１回の実施前に、前記メモリセルを構成する基板のゲート電極側界面に正孔が蓄積するようなバイアスを、前記ゲート電極に印加する第１の工程と、
前記ポーズ・リフレッシュ動作２回のうちの別の１回の実施前に、前記メモリセルを構成するストレージノードに接続されるソース・ドレイン領域と前記基板との間に前記ダイナミック・ランダム・アクセス・メモリ装置の動作時に印加される電圧よりも高い電圧を有する逆バイアスを印加する第２の工程とを有することを特徴とする請求項１記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
【請求項４】
前記第１の工程および前記第２の工程を、あらかじめ設定された不良スクリーニング率に対応して決定される回数Ｎに達するまで繰り返して行うことを特徴とする請求項３記載のダイナミック・ランダム・アクセス・メモリ装置の検査方法。
【請求項５】
データ保持機能を有する複数のメモリセルが搭載されたダイナミック・ランダム・アクセス・メモリ装置において、
前記ダイナミック・ランダム・アクセス・メモリ装置の検査を実行する手段を備え、
前記手段は、基板と前記基板表面付近に設けられたソース・ドレイン領域と、前記ソース・ドレイン領域の一端を覆うように前記基板の表面に設けられたゲート絶縁膜とゲート電極が積層されてなるゲート部とを具備した前記メモリセルに対して、前記ゲート部と前記基板との界面近傍であってその両者が対峙する領域の前記ゲート電極側界面に正孔が蓄積されるようなバイアスを、前記ゲート電極に印加するためのテスト用回路と、
前記テスト用回路と前記データ保持機能を検査するポーズ・リフレッシュ試験回路との切り替えを行う切り替え回路を具備することを特徴とするダイナミック・ランダム・アクセス・メモリ装置。
【請求項６】
前記メモリセルが、Ｚ−ＲＡＭで構成されていることを特徴とする請求項５記載のダイナミック・ランダム・アクセス・メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミック・ランダム・アクセス・メモリ装置とその検査方法に関するものである。
【背景技術】
【０００２】
ダイナミック・ランダム・アクセス・メモリ（以下「ＤＲＡＭ」と略記）のメモリセルの等価回路を図２に示す。図２において、参照符号１０はメモリセルのスイッチトランジスタ、すなわちメモリセルトランジスタを示し、メモリセルトランジスタ１０はそれぞれ、ワード線１ａ、ビット線１ｂ、ストレージノード１ｃ、基板端子１ｄの４つの端子と１つの蓄積コンデンサ２０を有する。更に蓄積コンデンサ２０は、キャパシタ上部電極２を有する。
【０００３】
一般的には、メモリセルトランジスタ１０はＮ形ＭＯＳトランジスタであり、ワード線１ａに「ハイ」電圧が加えられることによりアクティブ（選択状態）とされ、またワード線１ａに「ロウ」電圧が加えられることにより、非アクティブ（非選択状態）とされる。メモリセルに蓄積される情報の読み／書きは、そのメモリセルがアクティブのときに行われる。すなわち、論理“１”を書き込む場合は（以下ではこの動作をライトと呼ぶ）、メモリセルトランジスタ１０のゲート電極に接続されたワード線１ａに「ハイ」電圧を印加した状態で、ビット線１ｂに論理“１”に相当する電圧を印加する。このとき、メモリセルトランジスタ１０のドレイン−ソース間に電流が流れ、ストレージノード１ｃ側に接続された蓄積コンデンサ２０が論理“１”の電圧に充電される。続いて、ワード線１ａに「ロウ」電圧が印加されることでメモリセルトランジスタ１０はターンオフされ、蓄積コンデンサ２０は論理“１”の電圧を充電したままとなる（以下ではこの状態をポーズと呼ぶ）。論理“０”を書き込む場合には、アクティブ状態でビット線１ｂに論理“０”に相当する電圧を印加する。
【０００４】
これらの情報を読み出す場合には（以下ではこの動作をリードと呼ぶ）、ワード線１ａに「ハイ」電圧を印加することで、蓄積コンデンサ２０の電位を、メモリセルトランジスタ１０のドレイン−ソースパスを通じてビット線１ｂに引き出し、この信号をセンスアンプで検出して“０”、“１”を判定する。
【０００５】
しかし、データ“１”のポーズ時には、ストレージノード１ｃと基板端子１dの間のＰＮ接合部に生じる逆バイアスにより、リーク電流が発生する。このリーク電流によって、蓄積電荷が経時消失するため、データを保持するためには、一定時間間隔でデータのリフレッシュ（読み出し／再書き込みの繰り返し動作）を行う必要がある。
【０００６】
ポーズ時に発生するリーク電流は、メモリセルごとに異なるため、データ保持時間もセルによって異なる。従って、DRAMを出荷する際には、チップ内全メモリセルのデータ保持能力を試験し、全セルがリフレッシュ時間間隔以上のデータ保持時間を持つことを保証する必要がある。データ保持能力の評価は通常、ポーズ・リフレッシュ試験と呼ばれるテストにて実施される。
【０００７】
ポーズ・リフレッシュ試験は、被試験メモリセルへのライト”１”、トランジスタをターンオフした状態でのポーズ、リードという動作手順で実施される。ポーズ時の時間は、リフレッシュ時間間隔を基準にして決められる。通常、出荷に際してのポーズ・リフレッシュ試験は、１回、もしくは図３に示したように、ポーズ時の被試験メモリセル以外のセルへの電圧印加パターンや、ポーズ時間tPAUSEなどの試験条件を変えて２回行っている。
【０００８】
従来は、データ保持時間はメモリセル固有の一定の値であると考えられていたため、上記のように１つの試験条件につき１回の試験をすれば、リテンション不良を完全にスクリーニングできると考えられていた。ただし、ごく一部のメモリセルにおいては、図４のようにデータ保持時間がランダム・テレグラフ・ノイズ的に変動する現象がみられることが非特許文献１、２に報告されている。このようにデータ保持時間が経時的に変化する現象を、Variable Retention Time（VRT）と呼ぶ。図４に示すように、VRT現象では、データ保持時間が長いgood stateと、短いbad stateとが、交互に観察されることが多く、また図のように２値変動である場合もあれば、２値以上の多値変動であることもある。また各状態が持続する時間にはばらつきがあり、変動がいつ起こるかを予測することは困難である。VRTを示すメモリセルの場合、出荷時試験ではgood stateが出現することでデータ保持時間が十分長いと判断されても、出荷後にbad stateが出現することでデータ保持時間が低下し、リテンション不良を発生させることが懸念される。以下では、VRTに起因したリテンション不良をVRT不良と呼ぶ。
【０００９】
VRT不良は、顧客先での発生が懸念される深刻な不良である。その深刻さは、DRAMの集積度向上に伴い増加する傾向にある。なぜなら、VRT不良メモリセルの出現率が一定の場合、DRAMの集積度に比例してVRT不良メモリセルの出現率が増加するためである。たとえば、DRAMの集積度が2倍になると、VRT不良メモリセルが1チップ中に含まれる確率も２倍になる。今後、DRAMの集積度をさらに向上させていくためには、VRT不良を確実にスクリーニングする試験法が必須になる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開2006-252648号公報
【非特許文献】
【００１１】
【非特許文献１】D.S. Yaney、 et al.、 1987 IEDM Tech. Dig.、 pp.336-339
【非特許文献２】P.J. Restle、 et al.、 1992 IEDM Tech. Dig.、 pp.807-810
【非特許文献３】Y. Mori、 et al.、 2005 IEDM Tech. Dig.、 pp.1034-1037
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述したVRT不良スクリーニング試験法としては、特許文献１（特開2006-252648）において、繰り返しリテンション測定を行うこと、各リテンション測定前にメモリセルトランジスタのストレージノード−基板間に高い逆バイアスを印加、もしくはホットキャリアストレスを与えること、または、各リテンション測定前に順方向バイアスを印加するか無電界状態をつくることが有効であると開示されている。しかしながら、繰り返しリテンション測定を行うのみでは、いつリテンション能力が変動するか分からないVRT不良ビットを確実に落とすことはできない。また、ストレージノード−基板間ｐｎ接合に高い逆バイアスを印加したり、ホットキャリアストレスを与えると、VRT不良の出現率は増すが、高電界ストレスによって素子の特性劣化も進むため、出荷前の素子に行う試験としては適切ではない。また、ストレージノード−基板間ｐｎ接合に順方向バイアスを印加するためには、通常動作では用いないバイアスを、チップ内のデバイスの基板端子に共通して印加することになるため、そのことがメモリセル以外のデバイスの特性を劣化させることが懸念される。このため、いずれの試験法も出荷前試験に用いるのは難しい。
【００１３】
なお、近年報告された非特許文献３では、ドレイン-基板間で発生する接合リーク電流、すなわちリテンション時間を決める要因の一つが経時的に揺らぐことが、VRTの原因であるとしている。これまでの説明では、図２に示すような従来典型的なDRAMのセルトランジスタを例に、VRT不良について述べてきたが、この不良は、図５Ａに示すようなZero Capacitor - RAM(以下、Z-RAMと記す)とよばれる新しいタイプのDRAMでも同様に発生することが考えられる。Z-RAMの場合には、キャパシタの代わりに、トランジスタ基板部に電荷を蓄積することで0/1を記録する。この場合、図２に示した従来典型的なDRAMと同様、ソースと基板、またはドレインと基板の間で発生する接合リーク電流によって、蓄積電荷が漏洩する。従って、接合リーク電流の揺らぎを起源とするVRTは、Z-RAMにおいても発生することが考えられる。このように、従来典型的なDRAMに限らず、接合リーク電流がリテンション能力を決めるようなメモリデバイスでは、VRTは普遍的な不良である。
【００１４】
従って、本発明の目的は、接合リーク電流がリテンション能力を決めるタイプのDRAMにおいて、従来のポーズ・リフレッシュ試験ではスクリーニング不可能なVRT不良を、確実かつ短時間で、またVRT不良メモリセル以外の正常メモリセルや同一チップ内のメモリセル以外のデバイスにダメージを与えることなく、スクリーニングすることが可能な試験方法を確立することである。
【課題を解決するための手段】
【００１５】
本発明は、VRT不良メモリセルのスクリーニングを可能とするため、ポーズ・リフレッシュ試験の直前に、基板のゲート電極側界面に正孔が蓄積されるようなバイアスを、ゲート電極に印加することを最も主要な特徴とする。この試験は、１回行うだけでもVRT不良スクリーニングの効果があるが、複数回繰り返し行うことで、スクリーニング率がより向上する。
【発明の効果】
【００１６】
本発明によれば、従来の試験ではスクリーニング不可能なVRT不良を、確実かつ短時間で、またVRT不良メモリセル以外の正常メモリセルや同一チップ内のメモリセル以外のデバイスにはダメージを与えることなく、スクリーニングすることが可能になる。
【図面の簡単な説明】
【００１７】
【図１】DRAMの検査方法の概念図である。（実施例１）
【図２】DRAMのメモリセルの概念図である。
【図３】DRAMの従来の検査方法の概念図である。
【図４】Variable Retention Time現象を説明する概念図である。
【図５】Z（Zero-capacitor）-RAMのメモリセルで、ライト“１”実施後のポーズ状態の概念図である。
【図６】実施例１におけるDRAMの検査時バイアス状態の概念図である。
【図７】実施例１におけるDRAMの検査時バイアス印加フローの概念図である。
【図８】実施例１で示す正孔蓄積箇所を説明する図である。
【図９】実施例１におけるDRAMの検査時バイアス印加フローの概念図である。
【図１０】実施例１におけるDRAMの検査時バイアス印加フローの概念図である。
【図１１Ａ】実施例1におけるDRAMの回路の概念図である。
【図１１Ｂ】図１１Ａで示すVKK入力端子付近の説明図ある。
【図１２】実施例２におけるDRAMの検査手順の概念図である。
【図１３】実施例２及び実施例４におけるDRAMの検査条件を最適化する手法の概念図である。
【図１４】実施例３におけるDRAMの検査手順の概念図である。
【図１５】実施例３におけるDRAMの検査時バイアス状態の概念図である。
【図１６】実施例３におけるDRAMの検査時バイアス印加フローの概念図である。
【図１７】DRAMにおけるライト“１”実行後ポーズ時バイアス状態の概念図である。
【図１８】実施例３におけるDRAMの検査時バイアス印加フローの概念図である。
【図１９】実施例３におけるDRAMの検査手順の概念図である。
【発明を実施するための形態】
【００１８】
VRT不良をスクリーニングするという目的を、試験時印加電圧とその手順を最適化することで実現可能とし、またスクリーニング用電圧発生回路や通常動作回路との切り替え回路などのテスト回路をチップに組み込むことで、試験を短時間かつ簡易に行うことを可能にした。以下の実施例はいずれも、セルトランジスタがNMOSである場合を想定している。PMOSで作った場合には、NMOSの場合に対してバイアスの正負が逆転する以外は同様の試験が適用できる。
【実施例１】
【００１９】
図１に、本発明の実施例１に係るVRT不良スクリーニングのためのテスト手順を、図６、７に試験時バイアス条件の詳細を示す。本テストは図１に示されるように、基板のゲート電極側界面に正孔が蓄積されるようなバイアスを、ゲート電極に印加する（図６）ことから始まり、その直後に通常のポーズリフレッシュ試験における手順、すなわち、ライト”１”、tPAUSE秒間のポーズ、リードを実施することを基本構成とする試験法である。
【００２０】
なお、本試験において発生する「基板のゲート電極側界面に正孔が蓄積された状態」の模式図を図８に示す。
【００２１】
ここで、tPAUSEは、製品動作の際のリフレッシュ時間間隔そのものや、それよりやや長い時間が選ばれる。リードの際エラーが発生したものはfailセルとして冗長救済を試みる（図１中の(２)）。そこで再びエラーがでたチップは、不良品とみなす（図１中の(４)）。ポーズ後のリードで全メモリセルが試験通過した場合（図１中の(１)）、もしくはエラーが生じても冗長救済が可能だった場合（図１中の(３)）は、正常品として試験が終了する。
被試験チップ内に、図４に示すようなデータ保持時間変化を示すVRT不良メモリセルが含まれた場合には、図１の試験を実施しても不良品としてスクリーニングされない可能性がある。データ保持時間が長い場合（good state）と短い場合(bad state)があるVRT不良セルをスクリーニングするには、ポーズ・リフレッシュ試験時に、同不良セルがbad stateにある必要がある。いくつかのVRT不良メモリセルをサンプルとして、バイアス条件を変え、bad state出現率を調べたところ、メモリセルトランジスタのゲート電極下の基板界面に正孔が蓄積されるようなバイアスを、ゲート電極に与えた後、通常のポーズ時のバイアス条件を与えると、bad state出現率が向上することがわかった。従って、図１に示す試験を１回実施するだけでも、VRT不良がスクリーニングされる効果が期待できる。
【００２２】
図７は、図１に示した正孔蓄積バイアス印加をポーズ・リフレッシュ試験直前に追加した場合の各端子におけるバイアス状態の一例である。本試験のバイアス印加手順は以下のとおりである。
【００２３】
基板端子1dには、本試験の間中、ライト時基板端子電圧VBB_Wを印加し続ける。最初に、ワード線1aにゲート電極下の基板面に正孔が蓄積されるようなバイアスVWL_Aを時間ｔVWL_Aの間印加し、ゲート電極下の基板面に正孔を蓄積させる。このとき、ビット線1bの電位は任意であり、図７のようにライト”１”電圧VBL_"1"とライト”０”電圧VBL_"0"との中間のプリチャージ電圧V_halfを印加してもよい。また、正孔蓄積バイアスVWL_Aは、基板界面に正孔が蓄積され、かつ接合がブレイクダウンしない範囲で選ぶ。この後、ポーズ・リフレッシュ試験を行う。すなわち、図７に示すように、ライト”１”、tPAUSE秒のポーズ、リードを実施し、被試験メモリセルのデータ保持能力を評価する。ライト“１”では、ワード線1aに「ハイ」電圧VWL_Hを、ビット線1bにライト”１”電圧VBL_"1"を印加する。またポーズ時は、ワード線1aに「ロウ」電圧VWL_Lを印加し、ビット線は任意の電圧、例えばV_halfを与える。最後のリードでは、ワード線1aに「ハイ」電圧VWL_Hを印加し、ビット線の電位の変化をセンスアンプを介して読み取る。前述のように、このような正孔蓄積バイアス印加後のポーズ・リフレッシュ試験では、bad state出現率が高くなり、VRT不良セルがスクリーニングされやすくなる。なお、本テストは、図９のように、正孔蓄積バイアス印加の直前に、ライト“０”、またはライト“１”動作を実施し、ストレージノードの電位を安定化させた後に実施してもよい。
また、非特許文献１、２に開示されているように、VRT変動は高温ほど頻繁になる傾向がある。従って、通常の動作温度よりも高い温度で図１に示した試験を行えば、より短時間でVRT不良セルをスクリーニングできる。
【００２４】
本試験をチップ内全メモリセルに対して適用する際は、図１の電圧印加を複数のメモリセルに対して並行して同時に行うと、試験時間を短縮できる。例えば、チップ内全メモリセルに対し、図１の試験を並行して同時に行ってもよいし、いくつかのメモリセルごとに分割して順次行ってもよい。また、図１０に示すように、図１に示した正孔蓄積バイアス印加、ライト、ポーズ、リードの過程のうちの一部を分割して、残りを全メモリセル同時に行ってもよい。ここで、図１０に示す“ライト１”では、各ＷＬ（ＷＬ０、ＷＬ１、ＷＬ０、・・・ＷＬＥ）を順次選択してライト（ライト後は記憶状態を維持するためリフレッシュ動作を継続実施）し、“リード”では、各ＷＬ（ＷＬ０、ＷＬ１、ＷＬ０、・・・ＷＬＥ）を順次選択してリード（その間、記憶状態を維持するためリフレッシュ動作を継続実施）する。
なお、本試験を実施する時期は任意である。すなわち、ウエハテストの段階で行なってもよいし、チップごとに分割した後でもよく、またパッケージ内に組み立てた後でもよい。
【００２５】
また、実施例１では、通常動作には用いないバイアス、すなわちVWL_Aを発生させる必要がある。従って回路設計の際は、たとえば図１１に示すように、VWL_Aをチップ外部から印加するための配線とそれに連なる電極パッドをウエハ上に、また、チップ内部にVWL_Aを発生させるためのテスト用回路を用意する。ウエハ状態で試験を行う場合は、VWL_A印加用電極パッドを介して外部から印加することで、実施例１の試験を実行する。パッケージ内に組み立てた状態で試験を行う場合は、VWL_A発生テスト用回路をテストモードで動作させ、実施例１の試験を実行する。試験の実行時期ややり方によっては、VWL_Aを外部から印加する回路系のみを用意してもよいし、またはVWL_A発生テスト用回路のみを用意してもよい。
【実施例２】
【００２６】
図１２に、本発明の実施例２に係るVRT不良スクリーニングのためのテスト手順を示す。本テストは、図１の試験を、最適化された回数（Ncont）だけ繰り返すことを特徴とする。図１３に示すように、図１の試験を繰り返し実施すれば、VRT不良のスクリーニング率は向上する。ここで、VRT不良スクリーニング率は以下のように定義した。VRT不良の検出数は、図１の試験の繰り返しをある一定以上行うことで飽和する傾向がみられる。この飽和値をVRT不良の総数とみなして、それに対する繰り返し数Nにおける検出数の割合を計算したのが、図１３におけるVRT不良スクリーニング率である。図１３を用いれば、目標スクリーニング率αに対する試験繰り返し数βを、スクリーニング試験の最適繰り返し数Ncont（図１２）として求められる。
【００２７】
試験繰り返し数は、多いほどスクリーニング率は向上するが、一方で試験時間の増加は製造コストの増加につながるため、できるだけ短くする必要がある。従って、上記のように目標スクリーニング率を定め、試験繰り返し数の最適値を求めることは、省コスト、高信頼性の観点から重要な手順である。
【実施例３】
【００２８】
図１４に、本発明の実施例３に係るVRT不良スクリーニングのためのテスト手順を、図１５、１６に試験時バイアス条件の詳細を示す。本テスト（図１４）は、実施例１に示した試験の前、もしくは後に、メモリセルトランジスタを構成するストレージノードと基板の間にポーズ時バイアス条件よりも高い逆バイアスを印加すること（図１５）と、その直後にポーズ・リフレッシュ試験を実施することを特徴とする。図１４では、正孔蓄積バイアス印加を１回目のポーズ・リフレッシュ試験の前に、逆方向高バイアス印加を２回目のポーズ・リフレッシュ試験の直前に印加しているが、その逆、すなわち逆方向高バイアス印加を１回目のポーズ・リフレッシュ試験の直前に、正孔蓄積バイアス印加を２回目のポーズ・リフレッシュ試験の直前に印加しても効果は同じである。以下に述べるように、本実施例では、実施例１に比べて、より短時間、かつ確実にVRT不良をスクリーニングできる。
【００２９】
VRT不良スクリーニングにかかる時間を短縮するためには、VRT不良の顕在化を加速する、すなわち単位時間あたりのbad state出現率を増加させる必要がある。
【００３０】
いくつかのVRT不良メモリセルをサンプルとして、bad state出現率を調べたところ、一部のメモリセルでは、逆方向バイアスが高いほどbad state出現率が高くなるものがあった。バイアスによる変化の程度はサンプルによって様々であった。
【００３１】
また、ライト”１”時より高バイアス、もしくは低バイアスが印加されることで出現したbad stateは、その後ライト”１”バイアスを印加しても、bad state状態がしばらくは持続することも観察された。そこで、実施例１で説明した試験の前、または後に、高逆バイアス印加後のポーズ・リフレッシュ試験を追加したところ、追加しない場合に比べ、VRT不良検出頻度が数倍向上することが確認された。
【００３２】
図１６は、図１４のように、正孔蓄積バイアス印加を１回目のポーズ・リフレッシュ試験の直前に、逆方向高バイアス印加を２回目のポーズ・リフレッシュ試験の直前に追加した場合の各端子におけるバイアス状態の一例である。本試験のバイアス印加手順は以下のとおりである。
【００３３】
まず、正孔蓄積バイアス印加の手順は、図７を用いて前述したとおりである。次の逆方向バイアス印加ではまず、ワード線1aに「ハイ」電圧VWL_Hを、ビット線1bにライト”１”電圧VBL_"1"よりも大きい電圧VBL_VHを、基板端子1dにライト時基板端子電圧VBB_Wを同時期に印加し、ストレージノード1c側に接続された蓄積コンデンサ２０にVBL_VHの電圧を充電する。その後、ワード線１aに「ロウ」電圧VWL_Lを、基板端子１dにVBB_Wよりも負側に大きい電圧VBB_VHを印加した状態でtVH秒間のポーズ時間（この時、ストーレジノード／基板間に逆方向高電界発生）をとる。ビット線１bの電位は任意であり、図１６のようにライト”１”電圧VBL_"1"とライト”０”電圧VBL_"0"との中間の電圧V_halfを印加してもよい。このとき、メモリセルトランジスタはターンオフされ、ストレージノードと基板の間のPN接合部には（VBL_VH−VBB_VH）でほぼ決まる大きさの逆方向バイアスが発生する（図１５）。このとき発生するバイアスは、ライト”１”後のポーズ時（図１７）に発生するバイアスに比べて大きい。このような高バイアスをストレージノード側PN接合部に発生させた後、ポーズ・リフレッシュ試験を行う。すなわち、図１６に示すように、tVH秒ポーズ後、ライト”１”、tPAUSE秒のポーズ、リードを実施し、被試験メモリセルのデータ保持能力を評価する。前述のように、このような高バイアス印加後のポーズ・リフレッシュ試験では、高バイアス印加によりbad state出現率が高くなるタイプのVRT不良がスクリーニングされやすくなる。なお、本テストは、図１８のように、正孔蓄積バイアス印加の直前に、ライト“０”、またはライト“１”動作を実施し、ストレージノードの電位を安定化させた後に実施してもよい。
また、非特許文献１、２に開示されているように、VRT変動は高温ほど頻繁になる傾向がある。従って、通常の動作温度よりも高い温度で図１４に示した試験を行えば、VRT不良のスクリーニング確率が向上する。
【００３４】
本試験をチップ内全メモリセルに対して適用する際は、図１４の電圧印加を複数のメモリセルに対して並行して同時に行うと、試験時間を短縮できる。例えば、チップ内全メモリセルに対し、図１４の試験を並行して同時に行ってもよいし、いくつかのメモリセルごとに分割して順次行ってもよい。また、図１４に示した正孔蓄積バイアス印加、ライト、ポーズ、リードの過程のうちの一部を分割して、残りを全メモリセル同時に行ってもよい。
【００３５】
なお、本試験を実施する時期は任意である。すなわち、ウエハテストの段階で行なってもよいし、チップごとに分割した後でもよく、またパッケージ内に組み立てた後でもよい。
【００３６】
また、本試験を製品出荷前のスクリーニングに用いる場合には、本試験によりVRT不良メモリセル以外の正常メモリセルが劣化するようなことがあってはならない。従って、そのような正常メモリセルが劣化しない範囲で逆方向高バイアス印加過程のバイアス条件を決める。
【００３７】
本試験を実施する時期は任意である。すなわち、ウエハテストの段階で行なってもよいし、チップごとに分割した後でもよく、またパッケージ内に組み立てた後でもよい。
また、実施例３では、実施例１では、通常動作には用いないバイアス、すなわちVWL_AやVBB_VHを発生させる必要がある。従って回路設計の際は、図１１の場合と同様に、VWL_AやVBB_VHをチップ外部から印加するための配線とそれに連なる電極パッドをウエハ上に、また、チップ内部にVWL_AやVBB_VHを発生させるためのテスト用回路を用意する。ウエハ状態で試験を行う場合はVWL_AおよびVBB_VH印加用電極パッドを介して外部から印加することで、実施例３の試験を実行する。パッケージ内に組み立てた状態で試験を行う場合は、VWL_AおよびVBB_VH発生テスト用回路をテストモードで動作させ、実施例３の試験を実行する。試験の実行時期ややり方によっては、VWL_AやVBB_VHを外部から印加する回路系のみを用意してもよいし、またはVWL_AおよびVBB_VH発生テスト用回路のみを用意してもよい。
【実施例４】
【００３８】
図１９に、本発明の実施例４に係るVRT不良スクリーニングのためのテスト手順を示す。本テストは、図１４の試験を、最適化された回数（Ncont）だけ繰り返すことを特徴とする。図１３に示すように、図１４の試験を繰り返し実施すれば、VRT不良のスクリーニング率は向上する。ここで、VRT不良スクリーニング率は以下のように定義した。VRT不良の検出数は、図１４の試験の繰り返しをある一定以上行うことで飽和する傾向がみられる。この飽和値をVRT不良の総数とみなして、それに対する繰り返し数Nにおける検出数の割合を計算したのが、図１３におけるVRT不良スクリーニング率である。図１３を用いれば、目標スクリーニング率αに対する試験繰り返し数βを、スクリーニング試験の最適繰り返し数Ncont（図１９）として求められる。
試験繰り返し数は、多いほどスクリーニング率は向上するが、一方で試験時間の増加は製造コストの増加につながるため、できるだけ短くする必要がある。従って、上記のように目標スクリーニング率を定め、試験繰り返し数の最適値を求めることは、省コスト、高信頼性の観点から重要な手順である。
【符号の説明】
【００３９】
１ａ…ワード線、１ｂ…ビット線、１ｃ…ストレージノード、１ｄ…基板端子、２…キャパシタ上部電極、３…ゲート電極、４…ソース側拡散層、５…ドレイン側拡散層、６…絶縁膜、７…ゲート絶縁膜、８…基板、１０…メモリセルトランジスタ、２０…蓄積コンデンサ、３０…蓄積電荷、３１…接合リーク電流、３２…ゲート下基板界面での正孔蓄積。
【図１】
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【図２】
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【図３】
2010282670.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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