(57)【要約】【課題】共有されたストリング／グラウンド選択ライン構造を有するＮＡＮＤ型フラッシュメモリ装置を提供する。【解決手段】本発明によると、ストリング方向に隣接したストリング／グラウンド選択トランジスタがバッティングコンタクトを共有するように、隣接したメモリブロックのストリング／グラウンド選択ラインは、電気的に連結されている。このような構造においては、ワードライン方向へのレイアウト面積は、減少するバッティングコンタクト数に比例して減少する。【選択図】      図３
2010033701.tif 000002
【特許請求の範囲】
【請求項１】
ビットラインに各々連結される複数のセルストリングを各々含む複数のメモリブロックを有し、
前記各セルストリングは、対応するビットラインに連結されるストリング選択トランジスタ、共通ソースラインに連結されるグラウンド選択トランジスタ、そして前記ストリング及びグラウンド選択トランジスタの間に直列連結される複数のメモリセルで構成され、
前記各セルストリングのストリング選択トランジスタはストリング選択ラインに連結され、前記グラウンド選択トランジスタはグラウンド選択ラインに連結され、そして前記メモリセルは対応するワードラインに各々連結され、
前記複数のメモリブロックのうち第１メモリブロックのグラウンド選択ラインは、第１バッティングコンタクトを共有するように、前記複数のメモリブロックのうち第２メモリブロックのグラウンド選択ラインと電気的に連結され、
前記第１メモリブロックのストリング選択ラインは、第２バッティングコンタクトを共有するように、前記複数のメモリブロックのうち第３メモリブロックのストリング選択ラインと電気的に連結され、
読み出し及びプログラム動作時に、前記第１メモリブロックが選択される時、前記第２メモリブロックのストリング選択ラインに接地電圧を供給し、前記第１メモリブロックが非選択される時、前記第２メモリブロックのストリング選択ラインに電圧供給を中断する第１バイアス回路と、
読み出し及びプログラム動作時に、前記第１メモリブロックが選択される時、前記第３メモリブロックのグラウンド選択ラインに接地電圧を供給し、前記第１メモリブロックが非選択される時、前記第３メモリブロックのグラウンド選択ラインに電圧供給を中断する第２バイアス回路と、を含むことを特徴とするフラッシュメモリ装置。
【請求項２】
消去動作時に、前記第１バイアス回路は前記第２メモリブロックのストリング選択ラインに電圧供給を遮断し、前記第２バイアス回路は前記第３メモリブロックのストリング選択ラインに電圧供給を中断することを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
読み出し及びプログラム動作時に、前記複数のメモリブロックのうち選択メモリブロックのワードラインに電圧を供給し、非選択メモリブロックのワードラインをフローティングするスイッチ回路をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項４】
ビットラインに各々連結される複数のセルストリングを各々含む複数のメモリブロックを有し、
前記各セルストリングは、第１選択トランジスタ、第２選択トランジスタ、そして前記第１及び第２選択トランジスタの間に連結される複数のメモリセルで構成され、
前記各セルストリングの第１選択トランジスタは第１選択ラインに連結され、前記第２選択トランジスタは第２選択ラインに連結され、そして前記メモリセルは対応するワードラインに各々連結され、
前記複数のメモリブロックの第１選択ラインは、第１バッティングコンタクトを共有するように、前記複数のメモリブロックのうち隣接したメモリブロックの第１選択ラインと電気的に連結され、
読み出し及びプログラム動作時に、前記複数のメモリブロックのうち第１メモリブロックが選択される時、前記第１メモリブロックと前記第１バッティングコンタクトを共有する第２メモリブロックの第２選択ラインに接地電圧を供給し、前記第１メモリブロックが非選択される時、前記第２メモリブロックの第２選択ラインに電圧供給を中断する第１バイアス回路と、を含むことを特徴とするフラッシュメモリ装置。
【請求項５】
前記複数のメモリブロックの第２選択ラインは、第２バッティングコンタクトを共有するように、前記複数のメモリブロックのうち隣接したメモリブロックの第２選択ラインと電気的に連結され、
読み出し及びプログラム動作時に、前記第１メモリブロックが選択される時、前記第１メモリブロックと前記第２バッティングコンタクトを共有する第３メモリブロックの第１選択ラインに接地電圧を供給し、前記第１メモリブロックが非選択される時、前記第３メモリブロックの第１選択ラインに電圧供給を中断する第２バイアス回路をさらに含むことを特徴とする請求項４に記載のフラッシュメモリ装置。
【請求項６】
前記第１選択トランジスタはビットラインに連結され、前記第２選択トランジスタは共通ソースラインに連結されることを特徴とする請求項４に記載のフラッシュメモリ装置。
【請求項７】
前記第１選択トランジスタは共通ソースラインに連結され、前記第２選択トランジスタはビットラインに連結されることを特徴とする請求項４に記載のフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶装置に係り、さらに具体的には、電気的に消去及びプログラム可能なフラッシュメモリ装置に関するものである。
【背景技術】
【０００２】
電気的に消去及びプログラム可能なフラッシュメモリ装置は、電源が供給されない状態でも、データを保存することができる特徴を有している。特に、複数のフラッシュメモリセルが直列に連結されるストリング構造を有するので、ＮＡＮＤ型フラッシュメモリ装置は集積化が容易であり、安価に供給することができる。このような理由により、ＮＡＮＤ型フラッシュメモリ装置は各種の携帯用製品のデータメモリとして用いられている。
【０００３】
最近、ＮＡＮＤ型フラッシュメモリ装置に対するユーザの要求が多様になっている。そのような要求事項のうちの一つはデータ入／出力スピードの向上である。ページサイズ（ｐａｇｅ  ｓｉｚｅ）（又はページ深さ（ｐａｇｅ  ｄｅｐｔｈ））及びメモリブロックサイズ（ｍｅｍｏｒｙ  ｂｌｏｃｋ  ｓｉｚｅ）を増加させることによって、データ入／出力スピードを向上することができる。ここで、ページとは、一つのワードラインが活性化される時に、同時に選択されるメモリセルの束で構成され、読み出し及びプログラム動作が遂行される基本の単位になるものである。メモリブロックは複数のページの束で構成され、消去動作が遂行される基本の単位になる。
【０００４】
図１は、一般的なＮＡＮＤ型フラッシュメモリ装置を示すブロック図である。
図１を参照すると、ＮＡＮＤ型フラッシュメモリ装置は、メモリセルアレイ（ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）１０、行選択回路（ｒｏｗ  ｓｅｌｅｃｔｉｎｇ  ｃｉｒｃｕｉｔ）（又は行デコーダ回路（ｒｏｗ  ｄｅｃｏｄｅｒ  ｃｉｒｃｕｉｔ））１２、ページバッファ回路（ｐａｇｅ  ｂｕｆｆｅｒ  ｃｕｒｃｕｉｔ）（又はデータ感知及びラッチ回路（ｄａｔｅ  ｓｅｎｓｉｎｇ  ａｎｄ  ｌａｔｃｈｉｎｇ  ｃｉｒｃｕｉｔ））１４、そして列デコーダ回路（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ  ｃｉｒｃｕｉｔ）、１６を含む。
メモリセルアレイ１０は複数のメモリブロックＢＬＫ０−ＢＬＫｎ（ｎは正整数）で構成され、各メモリブロックは複数のストリングを含む。
図１に示したように、各ストリングは、対応するビットライン（例えば、ＢＬ０）に連結されるストリング選択トランジスタ（ｓｔｒｉｎｇ  ｓｅｌｅｃｔｉｎｇ  ｔｒａｎｓｉｓｔｏｒ、ＳＳＴ）、共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ、ＣＳＬ）に連結されるグラウンド選択トランジスタ（ｇｒｏｕｎｄ  ｓｅｌｅｃｔｉｎｇ  ｔｒａｎｓｉｓｔｏｒ、ＧＳＴ）、そしてストリング及びグラウンド選択トランジスタＳＳＴ、ＧＳＴの間に直列連結されるメモリセルＭＣ１５〜ＭＣ０で構成される。
ストリング選択トランジスタＳＳＴ、メモリセルＭＣ１５〜ＭＣ０、そしてグラウンド選択トランジスタＧＳＴはストリング選択ラインＳＳＬ、ワードラインＷＬ１５〜ＷＬ０、そしてグラウンド選択ラインＧＳＬに各々連結されている。
ラインＳＳＬ、ＷＬ１５〜ＷＬ０、ＧＳＬは対応するブロック選択トランジスタＢＳ１７〜ＢＬ０を通じて信号ラインＳＳ、Ｓｉ１５〜Ｓｉ０、ＧＳに電気的に連結されている。ブロック選択トランジスタＢＳ１７〜ＢＬ０はブロック選択信号ＢＳによって共通に制御される。
【０００５】
続けて、図１を参照すると、行選択回路１２はブロック選択トランジスタＢＳ０〜ＢＳ１７を通じてワードラインＷＬ０〜ＷＬ１５のうちのいずれか一つのワードライン（又はページ）を選択する。ページバッファ回路１４は選択されるページのメモリセルに貯蔵されるデータを臨時的に貯蔵したり、選択されるページのメモリセルに貯蔵されたデータを感知したりする役割を遂行する。ページバッファ回路１４は選択されるページに関連された列、すなわち、ビットラインに各々対応する複数のページバッファ（又はデータ感知及びラッチブロック）で構成されている。
そのようなページバッファの詳細の動作は、特許文献１に“Ｄａｔａ  Ｌｏａｄｉｎｇ  Ｃｉｒｃｕｉｔ  Ｆｏｒ  Ｐａｒａｌｌｅｌ  Ｐｒｏｇｒａｍ  ｏｆ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ”という発明名称で開示されている。
選択されるページのメモリセルから感知されるデータビットは、 所定単位（例えば、バイト単位：×８）で列デコーダ回路１６を通じて外部に出力される。
【０００６】
ページサイズとブロックサイズとはフラッシュメモリ装置の設計時に、ハードウェア的に決められる。バイト（×８）又はワード（×１６）単位でランダムアクセスによりデータを読み出すＮＯＲ型フラッシュメモリ装置と異なり、ＮＡＮＤ型フラッシュメモリ装置は、ページバッファ回路１４を用いて長時間（例えば、〜１０μｓ）にかけてページ単位でデータを感知及びラッチする。そのようにラッチされるデータはｎＲＥｘピンをトグルさせることによって、情報処理システム（例えば、ＣＰＵ）によって×８単位で順次にフェッチされる。したがって、ＮＡＮＤ型フラッシュメモリ装置はデータ読み出し時に、比較的に長い待ち時間（ｌａｔｅｎｃｙ）を必要とする。一方、ＮＡＮＤ型フラッシュメモリ装置は、一旦、データがページバッファ回路によって感知及びラッチされれば、データ出力スピードがよくなる長所を有する。
【０００７】
よく知られたように、セルストリングを構成するメモリセル各々は浮遊ゲートトランジスタで構成され、浮遊ゲートトランジスタはソース、ドレイン、浮遊ゲート、そして制御ゲートを有する。各浮遊ゲートトランジスタの制御ゲートはワードラインに連結される。セルストリングを構成するメモリセルが浮遊ゲートトランジスタで構成されるので、一般的なＮＭＯＳトランジスタとして動作するストリング及びグラウンド選択トランジスタの場合に、浮遊ゲートを形成する第１ポリシリコン（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｇｅ  ｓｉｌｉｃｏｎ）と制御ゲートを形成する第２ポリシリコンは電気的に連結（ｓｔｒａｐ）されなければならない。これをさらに具体的に説明すれば、次の通りである。
【０００８】
図２は、図１に示したメモリブロック各々のワードラインと選択ラインとのレイアウトを示す平面図である。
図２を参照すると、各メモリブロック（例えば、ｉ番目のメモリブロックと（ｉ＋１）番目のメモリブロック）のワードラインとストリング及びグラウンド選択ラインとは自己整合方法（ｓｅｌｆ−ａｌｉｎｅｄ  ｍｅｔｈｏｄ）によって形成される。ｉ番目のメモリブロックＢＬＫｉのグラウンド選択トランジスタＧＳＴｉの浮遊ゲートと制御ゲートとは、一般的なＮＭＯＳトランジスタとして動作するようにメタルＭ１（例えば、タングステン）によって電気的に連結される。同じように、ｉ＋１番目のメモリブロックＢＬＫｉ＋１のストリング選択トランジスタＳＳＴｉ＋１の浮遊ゲートと制御ゲートとは一般的なＮＭＯＳトランジスタとして動作するようにメタルＭ１（例えば、タングステン）によって電気的に連結される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第５７１２８１８号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以上のことから、先ず、浮遊ゲート用ポリシリコンが露出されるように制御ゲート用ポリシリコンを通じてコンタクトホールが形成される。その次に、浮遊ゲート用ポリシリコンと制御ゲート用ポリシリコンとが電気的に連結されるように、コンタクトホールがメタルによって満たされる。このような過程を通じて形成されるコンタクトは“バッティングコンタクト（ｂｕｔｔｉｎｇ  ｃｏｎｔａｃｔ）”と呼ばれる。
各メモリブロックで行われるバッティングコンタクトは横方向又はワードライン方向へのレイアウト面積を増加させる。さらに、そのようなバッティングコンタクトはストリング方向へのレイアウト面積を増加させる。このような現象は集積度が増加することによって、さらに深刻な問題になってくる。
【００１１】
本発明の目的は、共有される選択ライン構造を有するＮＡＮＤ型フラッシュメモリ装置を提供することである。
【００１２】
本発明の他の目的は、ストリング／グラウンド選択トランジスタのバッティングコンタクトにより占有される面積を減らすことができるＮＡＮＤ型フラッシュメモリ装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明のフラッシュメモリ装置は、ビットラインに各々連結される複数のセルストリングを各々含む複数のメモリブロックを有し、前記各セルストリングは、対応するビットラインに連結されるストリング選択トランジスタ、共通ソースラインに連結されるグラウンド選択トランジスタ、そして前記ストリング及びグラウンド選択トランジスタの間に直列連結される複数のメモリセルで構成され、前記各セルストリングのストリング選択トランジスタはストリング選択ラインに連結され、前記グラウンド選択トランジスタはグラウンド選択ラインに連結され、そして前記メモリセルは対応するワードラインに各々連結され、前記複数のメモリブロックのうち第１メモリブロックのグラウンド選択ラインは、第１バッティングコンタクトを共有するように、前記複数のメモリブロックのうち第２メモリブロックのグラウンド選択ラインと電気的に連結され、前記第１メモリブロックのストリング選択ラインは、第２バッティングコンタクトを共有するように、前記複数のメモリブロックのうち第３メモリブロックのストリング選択ラインと電気的に連結され、読み出し及びプログラム動作時に、前記第１メモリブロックが選択される時、前記第２メモリブロックのストリング選択ラインに接地電圧を供給し、前記第１メモリブロックが非選択される時、前記第２メモリブロックのストリング選択ラインに電圧供給を中断する第１バイアス回路と、読み出し及びプログラム動作時に、前記第１メモリブロックが選択される時、前記第３メモリブロックのグラウンド選択ラインに接地電圧を供給し、前記第１メモリブロックが非選択される時、前記第３メモリブロックのグラウンド選択ラインに電圧供給を中断する第２バイアス回路と、を含むことを特徴とする。
【００１４】
また、本発明のフラッシュメモリ装置は、消去動作時に、前記第１バイアス回路は前記第２メモリブロックのストリング選択ラインに電圧供給を遮断し、前記第２バイアス回路は前記第３メモリブロックのストリング選択ラインに電圧供給を中断することを特徴とする。
また、読み出し及びプログラム動作時に、前記複数のメモリブロックのうち選択メモリブロックのワードラインに電圧を供給し、非選択メモリブロックのワードラインをフローティングするスイッチ回路をさらに含むことを特徴とする。
【００１５】
さらに、本発明のフラッシュメモリ装置は、ビットラインに各々連結される複数のセルストリングを各々含む複数のメモリブロックを有し、前記各セルストリングは、第１選択トランジスタ、第２選択トランジスタ、そして前記第１及び第２選択トランジスタの間に連結される複数のメモリセルで構成され、前記各セルストリングの第１選択トランジスタは第１選択ラインに連結され、前記第２選択トランジスタは第２選択ラインに連結され、そして前記メモリセルは対応するワードラインに各々連結され、前記複数のメモリブロックの第１選択ラインは、第１バッティングコンタクトを共有するように、前記複数のメモリブロックのうち隣接したメモリブロックの第１選択ラインと電気的に連結され、読み出し及びプログラム動作時に、前記複数のメモリブロックのうち第１メモリブロックが選択される時、前記第１メモリブロックと前記第１バッティングコンタクトを共有する第２メモリブロックの第２選択ラインに接地電圧を供給し、前記第１メモリブロックが非選択される時、前記第２メモリブロックの第２選択ラインに電圧供給を中断する第１バイアス回路と、を含むことを特徴とする。
【００１６】
また、前記複数のメモリブロックの第２選択ラインは、第２バッティングコンタクトを共有するように、前記複数のメモリブロックのうち隣接したメモリブロックの第２選択ラインと電気的に連結され、読み出し及びプログラム動作時に、前記第１メモリブロックが選択される時、前記第１メモリブロックと前記第２バッティングコンタクトを共有する第３メモリブロックの第１選択ラインに接地電圧を供給し、前記第１メモリブロックが非選択される時、前記第３メモリブロックの第１選択ラインに電圧供給を中断する第２バイアス回路をさらに含むことを特徴とする。
また、前記第１選択トランジスタはビットラインに連結され、前記第２選択トランジスタは共通ソースラインに連結されることを特徴とする。
また、前記第１選択トランジスタは共通ソースラインに連結され、前記第２選択トランジスタはビットラインに連結されることを特徴とする。
【発明の効果】
【００１７】
上述したように、ビットライン方向に隣接したグラウンド／ストリング選択トランジスタが、バッティングコンタクトを共有するように、隣接したメモリブロックのグラウンド／ストリング選択ラインを電気的に連結させることによって、ビットライン方向だけではなく、ワードライン方向への面積をかなり減少させることができる。また、小さいストリングピッチ内に行デコーダをレイアウトすることが容易となる。
【図面の簡単な説明】
【００１８】
【図１】一般的なＮＡＮＤ型フラッシュメモリ装置を示すブロック図。
【図２】図１に示したメモリブロック各々のワードラインと選択ラインとのレイアウトを示す平面図。
【図３】本発明によるＮＡＮＤ型フラッシュメモリ装置を示すブロック図。
【図４】図３に示したメモリブロックを示す回路図。
【図５】図４の点線部分を示す平面図。
【図６】図５の点線Ａ−Ａ'に沿って切断した断面を示す断面図。
【図７】図３に示した行デコーダ、バイアス回路、そしてブロック選択スイッチ回路を示す回路図。
【図８】図７に示した読み出し動作による行デコーダ、バイアス回路、そしてブロック選択スイッチ回路の動作を説明するための動作タイミング図。
【図９】本発明の第２実施形態による行デコーダ、バイアス回路、そしてブロック選択スイッチ回路を示す回路図。
【図１０】本発明の第３実施形態による行デコーダ、バイアス回路、そしてブロック選択スイッチ回路を示す回路図。
【発明を実施するための形態】
【００１９】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
本発明のＮＡＮＤ型フラッシュメモリ装置において、隣接したメモリブロックのストリング／グラウンド選択ラインは、ストリング方向に隣接したストリング／グラウンド選択トランジスタがバッティングコンタクト（ｂｕｔｔｉｎｇ  ｃｏｎｔａｃｔ）を共有するように電気的に連結されている。このような構造によると、ワードライン方向へのレイアウト面積は、減少されるバッティングコンタクト数に比例して減少させることができる。同じように、ビットライン方向へのレイアウト面積も減少させることができる。この点については、以後、詳細に説明する。
【００２０】
図３は、本発明によるＮＡＮＤ型フラッシュメモリ装置を示すブロック図である。
図４は、図３に示したメモリブロックを示す回路図である。
図５は、図４において、点線に表示した部分を示す平面図である。
図６は、図５の点線Ａ−Ａ'に沿って切断した断面を示す断面図である。
【００２１】
先ず、図３を参照すると、ＮＡＮＤ型フラッシュメモリ装置１００は複数のメモリブロックを含む。図３には、但し、４個のメモリブロックＢＬＫ（ｋ＋１）、ＢＬＫ（ｋ）、ＢＬＫ（ｋ−１）、ＢＬＫ（ｋ−２）が示されている。
メモリブロックＢＬＫ（ｋ＋１）、ＢＬＫ（ｋ）、ＢＬＫ（ｋ−１）、ＢＬＫ（ｋ−２）各々には、ストリング選択ラインＳＳＬ、複数のワードラインＷＬ０−ＷＬ１５、そしてグラウンド選択ラインＧＳＬが行方向（又はビットラインと直交する方向）に並列に配置される。メモリブロック各々は、ビットラインに各々対応するセルストリングを含む。
図４を参照すると、メモリブロック（例えば、ＢＬＫ（ｋ））において、各セルストリングは、対応するビットライン（例えば、ＢＬｍ）に連結されるストリング選択トランジスタＳＳＴ（ｋ）、共通ソースラインＣＳＬに連結されるグラウンド選択トランジスタＧＳＴ（ｋ）、そしてストリング及びグラウンド選択トランジスタＳＳＴ（ｋ）、ＧＳＴ（ｋ）の間に直列連結されるメモリセルＭＣ１５〜ＭＣ０で構成される。ストリング選択トランジスタＳＳＴ（ｋ）、メモリセルＭＣ１５〜ＭＣ０、そしてグラウンド選択トランジスタＧＳＴ（ｋ）はストリング選択ラインＳＳＬ（ｋ）、ワードラインＷＬ１５〜ＷＬ０、そしてグラウンド選択ラインＧＳＬ（ｋ）に各々連結されている。
【００２２】
図３及び図４に示したように、隣接したメモリブロックのストリング選択ラインは、電気的に連結されており、隣接したメモリブロックのグラウンド選択ラインは、電気的に連結されている。
例えば、メモリブロックＢＬＫ（ｋ）のストリング選択ラインＳＳＬ（ｋ）は、隣接したメモリブロックＢＬＫ（ｋ＋１）のストリング選択ラインＳＳＬ（ｋ＋１）と電気的に連結されている。メモリブロックＢＬＫ（ｋ）のグラウンド選択ラインＧＳＬ（ｋ）は、隣接したメモリブロックＢＬＫ（ｋ−１）のグラウンド選択ラインＧＳＬ（ｋ−１）と電気的に連結されている。
隣接したストリング／グラウンド選択ラインの間の電気的な連結は、ビットライン方向に隣接したストリング／グラウンド選択トランジスタがバッティングコンタクトを共有するようにすることによってなされる。
【００２３】
ここで、“バッティングコンタクト”とは、一般的なトランジスタのように動作するように浮遊ゲートトランジスタの浮遊ゲートと制御ゲートとを電気的に連結させることである。
図５は、そのようなバッティングコンタクトを共有するためのレイアウト構造を示すものであり、図４の点線部分を示す平面図である。
図５を参照すると、ストリング／グラウンド選択トランジスタのバッティングコンタクトを共有するために、隣接したストリング選択トランジスタＳＳＴ（ｋ）、ＳＳＴ（ｋ＋１）は一つのトランジスタとして動作するように形成される。
このようなレイアウト構造において、図２のレイアウト構造と比べると、ワードライン方向への面積が減少するだけではなく、ビットライン方向への面積も減少する。
図６は、ストリング／グラウンド選択トランジスタのバッティングコンタクト構造を示すものであり、図５の点線A―A‘に沿って切断した断面を示す断面図である。浮遊ゲート用ポリシリコンはメタルを通じて制御ゲート用ポリシリコンと電気的に連結されている。
【００２４】
メモリブロックＢＬＫ（ｋ）のストリング選択ラインＳＳＬ（ｋ）がメモリブロックＢＬＫ（ｋ＋１）のストリング選択ラインＳＳＬ（ｋ＋１）と電気的に連結される場合に、メモリブロックＢＬＫ（ｋ）、ＢＬＫ（ｋ＋１）は前記電気的に連結されるストリング選択ラインを基準に対称となるように配置される。
同じように、メモリブロックＢＬＫ（ｋ）のグラウンド選択ラインＧＳＬ（ｋ）がメモリブロックＢＬＫ（ｋ−１）のグラウンド選択ラインＧＳＬ（ｋ−１）と電気的に連結される場合に、メモリブロックＢＬＫ（ｋ）、ＢＬＫ（ｋ−１）は前記電気的に連結されるグラウンド選択ラインＧＳＬ（ｋ）、ＧＳＬ（ｋ−１）を基準に対称となるように配置される。
【００２５】
再び、図３を参照すると、ＮＡＮＤ型フラッシュメモリ装置１００は、メモリブロック各々に対応する行デコーダＸ−ＤＥＣとブロック選択スイッチ回路ＳＷとを含む。各行デコーダは、ブロックアドレス情報によりブロックワードラインを活性化、又は非活性化させる。例えば、ｋ番目のメモリブロックＢＬＫ（ｋ）に対応する行デコーダＸ−ＤＥＣ（ｋ）は、ブロックアドレス情報に応答してブロックワードラインＢＬＫＷＬ（ｋ）を活性化／非活性化させる。ブロック選択スイッチ回路各々は、対応するブロックワードラインの状態によって駆動ラインをストリング選択ライン、ワードライン、そしてグラウンド選択ラインと電気的に連結する。この点については、以後、詳細に説明する。
【００２６】
本発明のＮＡＮＤ型フラッシュメモリ装置１００は、複数のバイアス回路ＢＩＡＳを含み、各バイアス回路は、動作モードによって隣接したメモリブロックの共有されるストリング／グラウンド選択ラインをバイアスする。各バイアス回路ＢＩＡＳは隣接したメモリブロックに対応する行デコーダから提供されるブロック選択情報に応答して動作する。バイアス回路は、選択メモリブロックの両側に隣接する非選択メモリブロック内に不必要な電流経路が生じることを防止するためのものである。この点については、以後、詳細に説明する。
【００２７】
図７は、本発明の望ましい実施形態による行デコーダ、バイアス回路、そしてブロック選択スイッチ回路を示す回路図である。
【００２８】
図７において、メモリブロック各々に対応する行デコーダとブロック選択スイッチ回路とは互いに同一に構成されるので、一つのメモリブロック（例えば、ＢＬＫ（ｋ））と関連する行デコーダＸ−ＤＥＣ（ｋ）とブロック選択スイッチ回路ＳＷ（ｋ）とを説明する。
先ず、ブロック選択スイッチ回路ＳＷ（ｋ）は、複数のＮＭＯＳトランジスタ（又はブロック選択トランジスタ）Ｂ０−Ｂ１７で構成され、ＮＭＯＳトランジスタＢ０−Ｂ１７のゲートは、対応する行デコーダＸ−ＤＥＣ（ｋ）のブロックワードラインＢＬＫＷＬ（ｋ）に共通に連結されている。ＮＭＯＳトランジスタＢ０−Ｂ１７は、ストリング選択ラインＳＳＬ（ｋ）、ワードラインＷＬ１５（ｋ）−ＷＬ０（ｋ）、そしてグラウンド選択ラインＧＳＬ（ｋ）を対応する駆動ラインＳＳ、Ｓ１５−Ｓ０、ＧＳに各々連結するように形成されている。
メモリブロックＢＬＫ（ｋ）のストリング選択ラインＳＳＬ（ｋ）は、隣接したメモリブロックＢＬＫ（ｋ＋１）のストリング選択ラインＳＳＬ（ｋ＋１）と電気的に連結されている。メモリブロックＢＬＫ（ｋ）のグラウンド選択ラインＳＳＬ（ｋ＋１）は隣接したメモリブロックＢＬＫ（ｋ−１）のグラウンド選択ラインＧＳＬ（ｋ−１）と電気的に連結されている。
【００２９】
次に、図７を参照すると、行デコーダＸ−ＤＥＣ（ｋ）は三つのＮＡＮＤゲートＧ１、Ｇ２、Ｇ３、一つのヒューズＦ１、一つのＰＭＯＳトランジスタＭ１、そして４個のＮＭＯＳトランジスタＭ２−Ｍ５で構成されている。
ＮＡＮＤゲートＧ１には、ブロック選択情報としてブロックアドレス信号Ｐｉ、Ｑｊが供給される。ＮＡＮＤゲートＧ２の一入力端子とＮＡＮＤゲートＧ１の出力端子との間にはヒューズＦ１が連結されている。ＮＡＮＤゲートＧ２の他の入力端子には制御信号ＵＮＳＥＬｄｉｓが供給される。ＮＡＮＤゲートＧ２の一入力端子と電源電圧との間には、ゲートが接地されるＰＭＯＳトランジスタＭ１が連結されている。
ＮＡＮＤゲートＧ２の出力端子とブロックワードラインＢＬＫＷＬ（ｋ）との間にはＮＭＯＳトランジスタＭ２が連結され、ＮＭＯＳトランジスタＭ２のゲートには制御信号ＥＲＳｅｎが印加される。ＮＡＮＤゲートＧ３の一入力端子はＮＡＮＤゲートＧ２の出力端子に連結され、ＮＡＮＤゲートＧ３の他の入力端子は制御信号ＢＬＫＷＬｄｉｓに連結される。
ブロックワードラインＢＬＫＷＬ（ｋ）と接地電圧との間にはＮＭＯＳトランジスタＭ５が連結され、ＮＭＯＳトランジスタＭ５はＮＡＮＤゲートＧ３の出力信号によって制御される。ダイオード連結されたＮＭＯＳトランジスタＭ４はＶＸＰＳ電圧とブロックワードラインＢＬＫＷＬ（ｋ）との間に連結され、ＮＭＯＳトランジスタＭ３はＶＸＰＳ電圧とブロックワードラインＢＬＫＷＬ（ｋ）との間に連結されている。ＮＭＯＳトランジスタＭ３のゲートは、ＶＰＲＥ電圧に連結されている。行デコーダの動作については、以後、詳細に説明する。
【００３０】
共有されるグラウンド／ストリング選択ラインには、ふたつのＮＭＯＳトランジスタＭ６、Ｍ７で構成されるバイアス回路が各々連結されている。例えば、共有されるグラウンド選択ラインＧＳＬ（ｋ）、ＧＳＬ（ｋ−１）に連結されるバイアス回路ＢＩＡＳにおいて、ＮＭＯＳトランジスタＭ６、Ｍ７はメモリブロックＢＬＫ（ｋ）の共有されたグラウンド選択ラインＧＳＬ（ｋ）と電圧供給端子ＢＩＲＧＮＤとの間に直列連結される。
ＮＭＯＳトランジスタＭ６は、行デコーダＸ−ＤＥＣ（ｋ）のＮＡＮＤゲートＧ３の出力信号によって制御される。一方、ＮＭＯＳトランジスタＭ７は、行デコーダＸ−ＤＥＣ（ｋ）のＮＡＮＤゲートＧ３の出力信号によって制御される。
ブロックアドレス信号Ｐｉ、Ｑｉが全部ハイレベルであり、制御信号ＵＮＳＥＬｄｉｓ、ＢＬＫＷＬｄｉｓがハイレベルである時、すなわち、メモリブロックＢＬＫ（ｋ）が選択される時に、ＮＡＮＤゲートＧ３の出力信号はロウレベルになる。
ブロックアドレス信号Ｐｉ、Ｑｉのうち、少なくとも一つがロウレベルであり、制御信号ＵＮＳＥＬｄｉｓ、ＢＬＫＷＬｄｉｓがハイレベルである時、すなわち、メモリブロックＢＬＫ（ｋ）が選択されない時に、ＮＡＮＤゲートＧ３の出力信号はハイレベルになる。
ここで、ＮＡＮＤゲートＧ３の出力信号はブロック選択情報を示す。すなわち、選択メモリブロックのＮＡＮＤゲートＧ３の出力信号はロウレベルになる。一方、非選択メモリブロックのＮＡＮＤゲートＧ３の出力信号はハイレベルになる。各メモリブロックのＮＡＮＤゲートＧ３の出力信号は選択情報と同期された信号である。
【００３１】
図８は、読み出し動作による図７の行デコーダ、バイアス回路、そしてブロック選択スイッチ回路の動作を説明するための動作タイミング図である。
説明の便宜上、メモリブロックＢＬＫ（ｋ）と前記メモリブロックＢＬＫ（ｋ）のワードラインＷＬ０とが選択されると仮定すれば、図８に示したように、読み出し動作は、ブロックワードラインプリチャージ区間、ワードラインディベロップ区間、そして放電区間に区分される。
制御信号ＵＮＳＥＬｄｉｓは、ブロックワードラインプリチャージ区間の間、ロウレベルに維持され、ワードライディベロップ区間及び放電区間の間、ハイレベルに維持される。
制御信号ＢＬＫＷＬｄｉｓは、消去／読み出し／プログラム動作が始まると、自動的にハイレベルになる。
制御信号ＥＲＳｅｎは、消去動作時に、ハイレベルになり、読み出し／プログラム動作時に、ロウレベルになる。
ここで、ロウレベルは接地電圧ＧＮＤレベルを有し、ハイレベルは電源電圧Ｖｃｃレベルを有する。
【００３２】
ブロックワードラインプリチャージ区間において、選択メモリブロックＢＬＫ（ｋ）に対応する行デコーダＸ−ＤＥＣ（ｋ）のＮＡＮＤゲートＧ２の出力信号がハイレベルになるので、ＵＮＳＥＬｄｉｓ＝‘Ｌ’、ＢＬＫＷＬｄｉｓ＝‘Ｈ’、行デコーダＸ−ＤＥＣ（ｋ）のＮＭＯＳトランジスタＭ５はターンオフされる。
図８に示したように、ＮＭＯＳトランジスタＭ３のゲートには、ブロックワードラインプリチャージ区間でＶｒｅａｄ電圧が印加さる。したがって、行デコーダＸ−ＤＥＣ（ｋ）のブロックワードラインＢＬＫＷＬ（ｋ）はＮＭＯＳトランジスタＭ３を通じてＶｒｅａｄ−Ｖｔｈ（Ｖｒeａｄは約５Ｖであり、ＶｔｈはＮＭＯＳトランジスタのしきい電圧を示す）にプリチャージされる。
残りの非選択メモリブロック（例えば、ＢＬＫ（ｋ＋１）、ＢＬＫ（ｋ−１））に対応する行デコーダＸ−ＤＥＣ（ｋ＋１）、Ｘ−ＤＥＣ（ｋ−１）のＮＡＮＤゲートＧ２はロウレベル信号を各々出力する。
これによって、行デコーダＢＬＫ（ｋ＋１）ＢＬＫ（ｋ−１）各々のＮＭＯＳトランジスタＭ５はターンオンされる。したがって、ブロックワードラインＢＬＫＷＬ（ｋ＋１）、ＢＬＫＷＬ（ｋ−１）はロウレベルになり、スイッチ回路ＳＷ（ｋ＋１）、ＳＷ（ｋ−１）各々のＮＭＯＳトランジスタＢ０−Ｂ１７はターンオフされる。これは、非選択メモリブロックのストリング選択ライン、ワードライン及びグラウンド選択ラインがフローティング状態になることを意味する。
【００３３】
ワードラインディベロップ区間において、駆動ラインＳＳ、Ｓ１−Ｓ１５、ＧＳがＶｒｅａｄ電圧に活性化される時に、ブロックワードラインＢＬＫＷＬ（ｋ）のプリチャージ電圧Ｖｒｅａｄ−Ｖｔｈは、ブロック選択スイッチ回路ＳＷ（ｋ）のＮＭＯＳトランジスタＢ０−Ｂ１７のセルフ−ブースティング（ｓｅｌｆ−ｂｏｏｓｔｉｎｇ）によって、Ｖｒｅａｄ−Ｖｔｈ＋αまで増加される。
ここで、αはカップリング比（ｃｏｕｐｌｉｎｇ  ｒａｔｉｏ）によって決められるΔＶである。ΔＶは、Ｖｒｅａｄ＋Ｖｔｈ電圧より低い。これは、ブロックワードラインＢＬＫＷＬ（ｋ）に充電される電圧がダイオード連結されたＮＭＯＳトランジスタＭ４によって制限されるからである。
【００３４】
ワードラインディベロップ区間の間、駆動ラインＳＳ、Ｓ２−Ｓ１５、ＧＳのＶｒｅａｄ電圧はスイッチ回路ＳＷ（ｋ）のターン−オンされたＮＭＯＳトランジスタＢ０−Ｂ１７を通じてグラウンド選択ラインＧＳＬ（ｋ）、ワードラインＷＬ２−ＷＬ１５、そしてストリング選択ラインＳＳＬ（ｋ）へ各々伝達される。選択されたワードラインＷＬＯは、ワードラインディベロップ区間で駆動ラインＳＯからのＯＶ電圧が供給される。以後、よく知られた方法により、選択されたワードラインＷＬＯのメモリセルに貯蔵されたデータがページバッファ回路によって感知される。
【００３５】
選択メモリブロックＢＬＫ（ｋ）のストリング選択ラインＳＳＬ（ｋ）は隣接した非選択メモリブロックＢＬＫ（ｋ＋１）のストリング選択ラインＳＳＬ（ｋ＋１）と電気的に連結されているので、非選択メモリブロックＢＬＫ（ｋ＋１）のストリング選択ラインＳＳＬ（ｋ＋１）にもＶｒｅａｄ電圧が印加される。これは、非選択メモリブロックＢＬＫ（ｋ＋１）のセルストリングが対応するビットラインに連結されるようにする。
同じように、選択メモリブロックＢＬＫ（ｋ）のグラウンド選択ラインＧＳＬ（ｋ）は隣接した非選択メモリブロックＢＬＫ（ｋ−１）のグラウンド選択ラインＧＳＬ（ｋ−１）と電気的に連結されているので、非選択メモリブロックＢＬＫ（ｋ−１）のグラウンド選択ラインＳＳＬ（ｋ＋１）にもＶｒｅａｄ電圧が印加される。
【００３６】
選択メモリブロックＢＬＫ（ｋ）に対応する行デコーダＸ−ＤＥＣ（ｋ）のＮＡＮＤゲートＧ３は、ワードラインディベロップ区間でロウレベル信号を出力する。一方、非選択メモリブロック、例えば、ＢＬＫ（ｋ＋１）、ＢＬＫ（ｋ−１）、に各々対応する行デコーダＸ−ＤＥＣ（ｋ＋１）、Ｘ−ＤＥＣ（Ｋ−１）各々のＮＡＮＤゲートＧ３は、ワードラインディベロップ区間でハイレベル信号を出力する。
メモリブロックＢＬＫ（ｋ＋１）、ＢＬＫ（ｋ−１）の間に位置したバイアス回路において、ＮＭＯＳトランジスタＭ７はターンオンされ、ＮＭＯＳトランジスタＭ６はターンオフされる。同じように、メモリブロックＢＬＫ（ｋ）、ＢＬＫ（ｋ−１）の間に位置したバイアス回路において、ＮＭＯＳトランジスタＭ７はターンオフされ、ＮＭＯＳトランジスタＭ６はターンオンされる。
これは、共有されるストリング選択ラインＳＳＬ（ｋ）と共有されるグラウンド選択ラインＧＳＬ（ｋ）とが続けてＶｒｅａｄ電圧に維持されることを意味する。
【００３７】
一方、非選択メモリブロックＢＬＫ（ｋ−１）の共有されたストリング選択ラインＳＳＬ（ｋ−１）に連結されたバイアス回路において、ＮＭＯＳトランジスタＭ７、Ｍ６は全部ターンオンされるので、共有されるストリング選択ラインＳＳＬ（ｋ−１）は、ＮＭＯＳトランジスタＭ６、Ｍ７を通じて接地電圧を有する電圧供給端子ＶＩＲＧＮＤに連結される。すなわち、選択メモリブロックＢＬＫ（ｋ）に隣接した非選択メモリブロックＢＬＫ（ｋ−１）のストリング選択トランジスタはターンオフされる。
これは、選択メモリブロックＢＬＫ（ｋ）と共有されるグラウンド選択ラインＢＬＫ（ｋ−１）がＶｒｅａｄ電圧に駆動されても、非選択メモリブロックＢＬＫ（ｋ−１）のセルトランジスタによって形成される電流経路が遮断されることを意味する。
【００３８】
同じように、非選択メモリブロックＢＬＫ（ｋ＋１）の共有されたグラウンド選択ラインＧＳＬ（ｋ＋１）に連結されたバイアス回路において、ＮＭＯＳトランジスタＭ７、Ｍ６は全部ターンオンされるので、共有されるグラウンド選択ラインＧＳＬ（ｋ＋１）は接地電圧を有する電圧供給端子ＶＩＲＧＮＤに連結される。すなわち、選択メモリブロックＢＬＫ（ｋ）に隣接した非選択メモリブロックＢＬＫ（ｋ＋１）のグラウンド選択トランジスタはターンオフされる。
これは、選択メモリブロックＢＬＫ（ｋ）と共有されるストリング選択ラインＳＳＬ（ｋ＋１）がＶｒｅａｄ電圧に駆動されても、非選択メモリブロックＢＬＫ（ｋ＋１）のセルトランジスタによって形成される電流経路が遮断されることを意味する。
【００３９】
以後、放電区間において、ワードラインとストリング及びグラウンド選択ラインの電圧とが放電されることによって、一連の読み出し動作が終了する。
【００４０】
プログラム動作が遂行される場合に、共有されるストリング／グラウンド選択ラインは、上述した読み出し動作と類似の方法により制御される。
消去動作が遂行される場合（ＥＲＳｅｎ：Ｖｒｅａｄ）に、選択メモリブロックのワードラインには、所定の電圧（例えば、ＯＶ乃至Ｏ．８Ｖ）が印加され、非選択メモリブロックのワードラインはフローティング状態に維持される。そして、全てのメモリブロックのストリング選択ラインとグラウンド選択ラインとは、フローティング状態に維持しなければならない。供給端子ＶＩＲＧＮＤには電源電圧Ｖｃｃが供給されるので、ストリング／グラウンド選択ラインはＶｃｃ−Ｖｔｈ電圧にプリチャージされる。この時、バイアス回路を構成するＮＭＯＳトランジスタＭ７がシャット−オフされてストリング／グラウンド選択ラインはフローティング状態に維持される。
【００４１】
図９は、本発明の第２実施形態による行デコーダ、バイアス回路、そしてブロック選択スイッチ回路を示す回路図である。図９において、図７に示した構成要素と同一の機能を有する構成要素は同一の参照番号を付す。
本発明の第２実施形態において、隣接したメモリブロックのストリング選択ラインは、共有される一方、グラウンド選択ラインは共有されない。
例えば、選択メモリブロックＢＬＫ（ｋ）のストリング選択ラインＳＳＬ（ｋ）は第１実施形態と同一の方法により、バッティングコンタクトを共有させることによって、隣接した非選択メモリブロックＢＬＫ（ｋ＋１）のストリング選択ラインＳＳＬ（ｋ＋１）と電気的に連結されている。メモリブロックＢＬＫ（ｋ）、ＢＬＫ（ｋ＋１）は共有されたストリング選択ラインを基準に対称となるように配置されている。
【００４２】
選択メモリブロックＢＬＫ（ｋ）のグラウンド選択ラインＧＳＬ（ｋ）はバイアス回路として、ＮＭＯＳトランジスタＭ８を通じて電圧供給端子ＶＩＲＧＮＤに連結されている。
選択メモリブロックに対応する行デコーダのＮＡＮＤゲートＧ３がワードラインディベロップ区間でロウレベル信号を出力するので、グラウンド選択ラインＧＳＬ（ｋ）は正常的にＶｒｅａｄ電圧に駆動される。
非選択メモリブロックＢＬＫ（ｋ＋１）のグラウンド選択ラインＧＳＬ（ｋ＋１）は、バイアス回路として、ＮＭＯＳトランジスタＭ８を通じて電圧供給端子ＶＩＲＧＮＤに連結されている。
非選択メモリブロックに対応する行デコーダのＮＡＮＤゲートＧ３がワードラインディベロップ区間でハイレベル信号を出力するので、グラウンド選択ラインＧＳＬ（ｋ＋１）は読み出し／プログラム動作時に、接地電圧が供給され、消去動作時に、フローティング状態に維持される。
これは、ストリング選択ラインが共有されても、非選択メモリブロックのセルストリングを通じて不必要な電流経路が遮断されることを意味する。
【００４３】
本発明による第２実施形態は第１実施形態のような効果が得られることは明らかである。すなわち、ワードライン方向への、そしてビットライン方向への面積は全部減少する。
【００４４】
図１０は、本発明の第３実施形態による行デコーダ、バイアス回路、そしてブロック選択スイッチ回路を示す回路図である。
【００４５】
図１０において、図７に示した構成要素と同一の機能を有する構成要素は同一の参照番号を付す。
本発明の第３実施形態において、隣接したメモリブロックのグラウンド選択ラインは共有される一方、ストリング選択ラインは共有されない。例えば、選択メモリブロックＢＬＫ（ｋ）のグラウンド選択ラインＧＳＬ（ｋ）は第１実施形態と同一の方法により、バッティングコンタクトを共有させることによって、隣接した非選択メモリブロックＢＬＫ（ｋ−１）のグラウンド選択ラインＧＳＬ（ｋ−１）と電気的に連結されている。メモリブロックＢＬＫ（ｋ）、ＢＬＫ（ｋ−１）は共有されたストリング選択ラインを基準に対称となるように配置されている。
【００４６】
選択メモリブロックＢＬＫ（ｋ）のストリング選択ラインＳＳＬ（ｋ）はバイアス回路としてＮＭＯＳトランジスタＭ８を通じて電圧供給端子ＶＩＲＧＮＤに連結されている。
選択メモリブロックに対応する行デコーダのＮＡＮＤゲートＧ３がワードラインディベロップ区間でロウレベル信号を出力するので、ストリング選択ラインＳＳＬ（ｋ）は正常的にＶｒｅａｄ電圧に駆動される。
非選択メモリブロックＢＬＫ（ｋ−１）のストリング選択ラインＳＳＬ（ｋ−１）はバイアス回路として、ＮＭＯＳトランジスタＭ８を通じて電圧供給端子ＶＩＲＧＮＤに連結されている。
非選択メモリブロックに対応する行デコーダのＮＡＮＤゲートＧ３がワードラインディベロップ区間でハイレベル信号を出力するので、ストリング選択ラインＳＳＬ（ｋ−１）は、読み出し／プログラム動作時に、接地電圧が供給され、消去動作時には、フローティング状態に維持される。
これは、グラウンド選択ラインが共有されても、非選択メモリブロックのセルストリングを通じて不必要な電流経路が遮断されることを意味する。
【００４７】
本発明による第３実施形態は、第１実施形態のような効果が得られることは明らかである。すなわち、ワードライン方向への、そしてビットライン方向への面積は全部減少する。
【００４８】
本発明によるメモリセルアレイのレイアウト構造及びストリング／グラウンド選択ラインを制御するためのスキームは、冗長用のメモリブロックにも同一に適用することができる。これは、この分野の通常的な知識を有する者に明らかである。以上で、本発明による回路の構成及び動作を説明したが、これは例に過ぎない。本発明の技術的な思想及び範囲を外れない範囲内での多様な変化及び変更が可能である。
【符号の説明】
【００４９】
１０    メモリセルアレイ
１２    行選択回路
１４    ページバッファ回路
１６    列デコーダ回路
１００    ＮＡＮＤ型フラッシュメモリ装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010033701.tif 000009
【図８】
2010033701.tif 000010
【図９】
2010033701.tif 000011
【図１０】
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