(57)【要約】      （修正有）【課題】低速のデジタルプロセッサを用いたデジタル制御のスイッチング電源装置において、入力電圧の低下に対して、スイッチング素子を確実にオン、オフ制御することで、装置故障が無く、小型化及び低コスト化が可能なスイッチング電源装置を得る。【解決手段】デジタルプロセッサ３４に設けられたデジタルパルス幅変調信号発生部４４は、所定周期で且つ所定の最大オンデューティを設定した第１パルス幅変調信号Ｖ１を発生する。比較回路６０は入力電圧Ｖｉｎに応じて傾きが変化する三角波信号Ｖ３と出力電圧制御信号Ｖ４を入力して第２パルス幅変調信号Ｖ５を発生する。論理積回路６２は第２パルス幅変調信号Ｖ５のオンデューティが最大オンデューティ未満の場合は第２パルス幅変調信号Ｖ５を、第２パルス幅変調信号Ｖ５のオンデューティが最大オンデューティ以上の場合は第１パルス幅変調信号Ｖ１をスイッチング素子１８に駆動信号Ｖ６として出力する。【選択図】図１
2010124524.tif 000002
【特許請求の範囲】
【請求項１】
入力電源にトランスの１次巻線とスイッチング素子が直列に接続され、前記トランスの２次巻線に整流平滑回路が接続され、前記スイッチング素子にスイッチング制御回路が接続され、前記スイッチング制御回路が前記スイッチング素子のオンデューティを制御することで出力電圧を所定の電圧に制御するスイッチング電源装置に於いて、
前記スイッチング制御回路は、
デジタルプロセッサ内に設けられ、所定周期で且つ所定の最大オンデューティを設定した第１パルス幅変調信号を発生するデジタルパルス幅変調信号発生部と、
入力電圧に応じて傾きが変化し且つ前記第１パルス幅変調信号に同期して三角波信号を反復して発生させる三角波発生回路と、
出力電圧を所定の電圧に制御するための出力電圧制御信号を発生する出力電圧制御信号発生回路と、
前記三角波信号と前記出力電圧制御信号を入力し、前記出力電圧制御信号に応じたオンデューティを持つ第２パルス幅変調信号を発生する比較回路と、
前記第１パルス幅変調信号と前記第２パルス幅変調信号を入力し、前記第２パルス幅変調信号のオンデューティが前記第１パルス幅変調信号によって設定される最大オンデューティ未満の場合は前記第２パルス幅変調信号を前記スイッチング素子に駆動信号として出力し、前記第２パルス幅変調信号のオンデューティが前記第１パルス幅変調信号によって設定される最大オンデューティ以上の場合は前記第１パルス幅変調信号を前記スイッチング素子に駆動信号として出力する論理回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項２】
請求項１記載のスイッチング電源装置に於いて、前記デジタルプロセッサ内に論理回路部として設けられた前記デジタルパルス幅変調信号発生部は、
クロック信号を計数するカウンタと、
前記最大オンデューティに対応した第１クロック数Ｎ１を設定する第１レジスタと、
所定周期に対応した第２クロック数Ｎ２を設定する第２レジスタと、
前記カウンタの計数クロック数が前記第１クロック数Ｎ１に達した時に出力する第１比較回路と、
前記カウンタの計数クロック数が前記第２クロック数Ｎ２に達した時に出力する第２比較回路と、
前記第１比較回路の出力でリセットされ、前記第２比較回路の出力でセットされ、前記最大オンデューティをもつ前記第１パルス幅変調信号を出力するフリップフロップと、
前記第２比較回路の出力により前記カウンタをリセットスタートさせる機能と、
を備えたことを特徴とするスイッチング電源装置。
【請求項３】
請求項１記載のスイッチング電源装置に於いて、前記三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
前記電流源回路により充電されて三角波電圧を発生するコンデンサと、
前記第１パルス幅変調信号がローレベルからハイレベルとなるタイミングにおいて短時間動作して前記コンデンサを放電リセットするリセット回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項４】
請求項３記載のスイッチング電源装置に於いて、前記リセット回路は、
前記第１パルス幅変調信号のローレベルからハイレベルへの立上りに同期して微分パルス信号を生成する微分回路と、
前記微分パルス信号によりオンして前記コンデンサを放電リセットするリセット用スイッチング素子と、
を備えたことを特徴とするスイッチング電源装置。
【請求項５】
請求項１記載のスイッチング電源装置に於いて、前記三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
前記電流源回路により充電されて三角波電圧を発生するコンデンサと、
前記第１パルス幅変調信号のローレベル期間の間だけ動作して前記コンデンサを放電リセットするリセット回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項６】
請求項５記載のスイッチング電源装置に於いて、前記リセット回路は、前記コンデンサのプラス電位側にアノードを接続し、前記第１パルス幅変調信号を出力する前記デジタルプロセッサの出力端子にカソードを接続したダイオードを備えたことを特徴とするスイッチング電源装置。
【請求項７】
請求項１記載のスイッチング電源装置に於いて、前記論理回路は、前記第１パルス幅変調信号と前記第２パルス幅変調信号を入力した論理積回路であることを特徴とするスイッチング電源装置。
【請求項８】
請求項１記載のスイッチング電源装置に於いて、
前記デジタルパルス幅変調信号発生部は前記第１パルス幅変調信号を反転した反転第１パルス幅変調信号を出力し、
前記三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
前記電流源回路により充電されて三角波電圧を発生するコンデンサと、
前記反転第１パルス幅変調信号がハイレベルからローレベルとなるタイミングから短時間動作して前記コンデンサを放電リセットするリセット回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項９】
請求項８記載のスイッチング電源装置に於いて、前記リセット回路は、
前記反転第１パルス幅変調信号のハイレベルからローレベルへの立下りに同期して微分パルス信号を生成する微分回路と、
前記微分パルス信号によりオンして前記コンデンサを放電リセットするリセット用スイッチング素子と、
を備えたことを特徴とするスイッチング電源装置。
【請求項１０】
請求項１記載のスイッチング電源装置に於いて、
前記デジタルパルス幅変調信号発生部は前記第１パルス幅変調信号を反転した反転第１パルス幅変調信号を出力し、
前記三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
前記電流源回路により充電されて三角波電圧を発生するコンデンサと、
前記反転第１パルス幅変調信号のハイレベル期間の間だけ動作して前記コンデンサを放電リセットするリセット回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項１１】
請求項１０記載のスイッチング電源装置に於いて、前記リセット回路は、前記反転第１パルス幅変調信号のハイレベルの期間にオンして前記コンデンサを放電リセットするリセット用スイッチング素子を備えたことを特徴とするスイッチング電源装置。
【請求項１２】
請求項８又は１０記載のスイッチング電源装置に於いて、
前記論理回路は、
前記反転第１パルス幅変調信号と前記第２パルス幅変調信号を入力した論理和回路と、
前記論理和回路の出力を反転して前記スイッチング素子に駆動信号を出力するインバータ回路と、
を備えたことを特徴とするスイッチング電源装置。
【請求項１３】
請求項１又は５記載のスイッチング電源装置に於いて、前記デジタルプロセッサは、プログラムの実行により、
前記スイッチング電源装置の起動時に、前記第１パルス幅変調信号のオンデューティを時間の経過に対しプログラムに基づく所定の増加割合で変化させて出力電圧を所定電圧に向けて上昇させるソフトスタート処理部、
前記スイッチング電源装置の停止時に、前記第１パルス幅変調信号のオンデューティを時間の経過に対しプログラムに基づく所定の減少割合で変化させて出力電圧を所定電圧から下降させるソフトストップ処理部、
としての機能を実現することを特徴とするスイッチング電源装置。
【請求項１４】
請求項８又は１０記載のスイッチング電源装置に於いて、前記デジタルプロセッサは、プログラムの実行により、
前記スイッチング電源装置の起動時に、前記反転第１パルス幅変調信号のオフデューティを時間の経過に対しプログラムに基づく所定の増加割合で変化させて出力電圧を所定電圧に向けて上昇させるソフトスタート処理部、
前記スイッチング電源装置の停止時に、前記反転第１パルス幅変調信号のオフデューティを時間の経過に対しプログラムに基づく所定の減少割合で変化させて出力電圧を所定電圧から下降させるソフトストップ処理部、
としての機能を実現することを特徴とするスイッチング電源装置。
【請求項１５】
請求項１３又は１４記載のスイッチング電源装置に於いて、
前記ソフトスタート処理部は、前記第１パルス幅変調信号のオンデューティの増加割合、または、前記反転第１パルス幅変調信号のオフデューティの増加割合を入力電圧の大きさに反比例するように変化させることで、出力電圧が所定の電圧に上昇するまでの時間が入力電圧の影響を受けなくする処理を行い、
前記ソフトストップ処理部は、前記第１パルス幅変調信号のオンデューティの減少割合、または、前記反転第１パルス幅変調信号のオフデューティの減少割合を入力電圧の大きさに反比例するように変化させることで、出力電圧が所定の電圧に下降するまでの時間が入力電圧の影響を受けなくする処理を行うことを特徴とするスイッチング電源装置。
【請求項１６】
請求項１記載のスイッチング電源装置に於いて、前記出力電圧制御信号発生回路は、出力電圧信号と所定の基準電圧信号との誤差電圧を増幅することで出力電圧制御信号を発生することを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電圧を所望の電圧に変換して電子機器に供給するためのスイッチング電源装置に関し、特に、デジタル制御と入力電圧フィードフォワード制御を適用したスイッチング電源装置に関する。
【背景技術】
【０００２】
従来、入力電圧が急激に変動した際におけるスイッチング電源装置の出力電圧安定性を改善する方法として、スイッチング電源装置の入力電圧に対して、スイッチング素子のオンデューティを調整する制御方法である入力電圧フィードフォワード制御が知られている。
【０００３】
例えば、入力電圧フィードフォワード制御を非絶縁型ＤＣ／ＤＣコンバータである降圧チョッパ回路に適用した例が特許文献1に開示されている。また、本発明者が、特許文献２において、絶縁型シングルエンディッドフォワードコンバータに入力電圧フィードフォワード制御を適用した例を開示している。
【０００４】
図１７に、絶縁型シングルエンディッドフォワードコンバータに、入力電圧フィードフォワード制御を適用したスイッチング電源装置の一例を示す。また、図１８は、図１７のスイッチング電源装置の動作波形を入力電圧が低い場合と、高い場合とに分けて示している。
【０００５】
図１７のスイッチング電源装置は、入力電源１００にトランス１０２の１次巻線１０４とスイッチング素子１０８が直列に接続され、トランス１０２の２次巻線１０６に同期整流素子１３６，１３８、同期整流制御回路１４０、チョークコイル１４２及び平滑コンデンサ１４４を持つ整流平滑回路１１０が接続され、スイッチング素子１０８にスイッチング制御回路１１４が接続され、スイッチング制御回路１１４がスイッチング素子１０８のオンデューティを制御することで、出力電圧Ｖｏを所定の電圧に制御する。
【０００６】
スイッチング制御回路１１４は、三角波発生回路１１６、駆動回路１２０、出力電圧制御信号発生回路１１８から構成される。三角波発生回路１１６は、入力電源電圧Ｖｉｎに比例した電流Ｉを出力する抵抗１２４を持つ電流源回路１２２、三角波電圧を発生するコンデンサ１２６、及びリセット回路１２８より構成される。
【０００７】
ここでコンデンサ１２６の電圧をＶ１１とすると、電流源回路１２２の出力電流Ｉは、抵抗値Ｒの抵抗１２４を流れる電流となり、
Ｉ＝(Ｖｉｎ−Ｖ１１)／Ｒ
となる。
【０００８】
Ｖｉｎ>>Ｖ１１とすると、Ｉ≒Ｖｉｎ／Ｒとなるため、電流源回路１２２は入力電圧Ｖｉｎに比例した電流Ｉを出力する。即ち
【０００９】
【数１】
2010124524.tif 000003
となる。
【００１０】
次に図１７のスイッチング電源の動作を図１８の各部の信号波形を示したタイムチャートを参照して説明する。なお、図１８は入力電圧が途中で高い値から低い値に変化した場合の信号波形を示している。
【００１１】
まず、リセット回路１２８は、図１８（Ａ）のように、所定の周期Ｔでリセット信号を瞬時的に出力して三角波発生回路１１６のコンデンサ１２６を放電リセットし、このリセット周期Ｔが、スイッチング電源装置のスイッチング周波数となる。コンデンサ１２６がリセットされると、駆動回路１２０はスイッチング素子１０８をオンさせる。
【００１２】
続いてコンデンサ１２６は電流Ｉで充電され、コンデンサ電圧Ｖ１１は時間ｔに対し式(２)に従って変化する。
【００１３】
【数２】
2010124524.tif 000004
ここで、Ｖ１１は三角波発生回路１１６の出力電圧、Ｖｉｎは入力電圧、tは充電時間、
Ｃはコンデンサ１２６の容量、Ｒは抵抗１２４の値である。
【００１４】
三角波発生回路１１６からのコンデンサ電圧Ｖ１１は駆動回路１２０に設けた比較回路１３４の反転入力端子に出力される。
【００１５】
一方、出力電圧制御信号発生回路１１８は基準電圧源１３２による基準電圧Ｖｒｅｆとスイッチング電源装置の出力電圧Ｖｏの差分を誤差増幅器１３０で増幅した誤差電圧を出力電圧制御信号Ｖ１２として発生し、比較回路１３４の非反転入力端子に出力している。
【００１６】
比較回路１３４はコンデンサ電圧Ｖ１１と出力電圧制御信号Ｖ１２を比較し、Ｖ１２＞Ｖ１１のとき駆動信号Ｖ１３はハイレベルとなってスイッチング素子１０８をオンし、Ｖ１２＜Ｖ１１のとき駆動信号Ｖ１３はローレベルとなってスイッチング素子１０８をオフすることで、スイッチング素子１０８のオン期間Ｔｏｎ、即ちオンデューティ
Ｄｏｎ＝（Ｔｏｎ／Ｔ）
を制御する。
【００１７】
このようなスイッチング制御回路１１４によるスイッチング素子１０８のオン、オフ動作が繰り返されることで、トランス１０２の１次巻線１０４にパルス状の電圧が印加され２次側に伝送される。トランス１０２の２次巻線１０６に発生したパルス状の電圧は、整流平滑回路１１０により直流に変換され、スイッチング電源装置の出力電圧Ｖｏとなる。
【００１８】
次に、図１７のスイッチング電源装置が理想的に動作した場合の出力電圧制御を説明する。
【００１９】
理想的な動作をした場合の図１７のスイッチング電源装置の出力電圧は式(３)のように決定される。
【００２０】
【数３】
2010124524.tif 000005
ここで、Ｖｏは出力電圧、Ｖｉｎは入力電圧、Ｎ１はトランス１０２の１次巻線１０４の巻数、Ｎ２はトランス１０２の２次巻線１０６の巻数、Ｔはスイッチング周期、Ｔｏｎはスイッチング素子１０８のオン時間である。
【００２１】
スイッチング素子１０８のオン時間Ｔｏｎは、コンデンサ電圧Ｖ１１が誤差電圧Ｖ１２に到達するまでの時間で決定される。
Ｖ11＝Ｖ12                                       式(４)
式(１)〜式(４)から以下の式が得られる。
【００２２】
【数４】
2010124524.tif 000006
式(５)から、理想的に動作する図１７のスイッチング電源装置は、出力電圧制御信号Ｖ１２が一定の値となるように制御を行なうことで、入力電圧Ｖｉｎが変動しても出力電圧Ｖｏを一定とすることができることが分かる。
【００２３】
式(５)を定性的に表すと、図１８の左側に示すように、入力電圧Ｖｉｎが低い場合は、比較回路１３４に入力するコンデンサ電圧Ｖ１１の上昇速度が遅いため、スイッチング素子１０８がオンしている期間Ｔｏｎが長くなる。一方、図１８の右側に示すように、入力電圧Ｖｉｎが高い場合は、比較回路１３４に入力するコンデンサ電圧Ｖ１１の上昇速度が速いため、スイッチング素子１０８がオンしている期間がＴｏｎが短くなる。
【００２４】
図１７のスイッチング電源装置は、出力電圧制御信号Ｖ１２を一定値に制御するだけで、入力電圧Ｖｉｎが急激に変動した場合でも、出力電圧Ｖｏを一定値に制御することが可能であり、入力電圧の急激な変動に対してスイッチング素子１０８のオンデューティを高速に応答させて、スイッチング電源装置の出力電圧を安定化することが可能な電源であると言う特徴を持つ。
【特許文献１】特開平３−１８３３５７号公報
【特許文献２】特開２００８−１３１７２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、このような従来のスイッチング電源装置に用いた入力電圧フィードフォワード制御を用いた絶縁型コンバータでは、入力電圧が低下した場合に、トランスを飽和させてスイッチング素子等の半導体に過大なストレスを与えて、最悪、半導体を破壊してしまうと言った問題があり、この問題を説明すると次のようになる。
【００２６】
入力電圧フィードフォワード制御を用いた絶縁型シングルエンディッドフォワードコンバータのスイッチング素子のオン期間Ｔｏｎは、先の式(３)で決定されている。スイッチング電源装置は、入力電圧Ｖｉｎが低下するとスイッチング素子のターンオン時間Ｔｏｎを長くすることで、出力電圧を一定に制御する動作を行う。
【００２７】
しかし、このスイッチング電源装置の制御では、入力電圧Ｖｉｎが小さくなりすぎると、スイッチング素子がオフできなくなることで、トランスが飽和し、スイッチング素子に大電流が流れ、スイッチング素子に過大なストレスを与えて、最悪、スイッチング素子を破壊してしまう現象が発生する。これは、先の式（３）において、スイッチング素子のオン期間Ｔｏｎが、スイッチングの１周期Ｔ以上の値となる入力電圧Ｖｉｎに於いて、実際には、スイッチング素子のオン期間Ｔｏｎがスイッチングの１周期Ｔよりも大きくなることができないために発生する。この現象を図１９に示している。
【００２８】
図１９にあっては、任意の時刻ｔｎで入力電圧Ｖｉｎが大きく低下し、コンデンサ電圧Ｖ１１の上昇速度が遅くなり、スイッチング周期Ｔの間にコンデンサ電圧Ｖ１１が出力電圧制御信号Ｖ１２に到達する前にリセット信号によりリセットされ、スイッチング素子１０８をオフすることができなくなっている。
【００２９】
スイッチング素子１０８がオフしない時間が長く続くと、トランス１０２が飽和して大電流がスイッチング素子１０８に流れる現象につながる。大電流が流れることで、スイッチング素子１０８に過大なストレスが加わり、最悪、スイッチング素子１０８が破壊してしまう。
【００３０】
このような問題に対しては次の解決方法が考えられる。第１の解決方法は、図２０に示すように、駆動回路１２０とスイッチング素子１０８の間に最大オンデューティ制限回路１４６を設けることである。最大オンデューティ制限回路１４６を設けることで、スイッチングの１周期に対して、スイッチング素子を強制的にオフする期間を作り出し、トランスが飽和しない構成とし、電源装置の破壊を防ぐことができる。
【００３１】
しかしながら、この方法は、最大オンデューティ制限回路に必要な電子部品による部品点数やコストが増加してしまうと言った問題を持ち、また、最大オンデューティ制限回路を構成する電子部品のばらつきによって最大オンデューティ制限値にばらつきが発生し、スイッチング素子のオンデューティを広くして動作させることができなくなり、スイッチング電源装置の変換効率が低下してしまうと言う問題が新たに発生する。
【００３２】
一般的には、同一電力を出力するスイッチング電源装置では、スイッチング素子のオンデューティを広く用いた方が変換効率を向上させることができる。スイッチング素子のオンデューティを広くすることで、半導体素子やトランス等の部品の導通時間を長くすることができるため、これらの素子を流れる電流の実効値を低下させ、これらの素子の抵抗による損失を低減することができるためである。
【００３３】
このため、変換効率の高いスイッチング電源装置では、スイッチング素子のオンデューティが大きくなるように設計が行われるが、最大オンデューティ制限回路１４６で制限される最大オンデューティの制限値に近いオンデューティで動作するスイッチング電源を作ると、最大オンデューティ制限回路１４６の制限値がばらついたときに、スイッチング素子のオンデューティを目標とする大きさまで広げることができなくなってしまう現象が発生してしまう。
【００３４】
従って、最大オンデューティ制限回路１４６で制限されるデューティの値に対して、スイッチング電源装置が通常の動作を行っているときのスイッチング素子のオンデューティの値を十分に離した設計を行わないと、目的とする出力電圧を取り出すことができないスイッチング電源装置が作られてしまう可能性がある。
【００３５】
そこで、変換効率を犠牲にして、スイッチング電源装置が通常の動作を行っているときのスイッチング素子のオンデューティを狭くする設計を行うことになり、結果として、変換効率が高いスイッチング電源装置を得ることができない。
【００３６】
また、別の解決法として、スイッチング電源装置に高速に動作する停止回路を設ける方法が考えられる。例えば、定格入力電圧４８ボルト、定格出力電圧５ボルトのスイッチング電源装置を、図１７のスイッチング電源装置の回路を用いて、トランスの巻数比Ｎ１：Ｎ２＝４：１で構成している場合を考える。
【００３７】
式(３)から、このスイッチング電源装置では、Ｖｉｎ＝２０ボルトの時に、Ｔｏｎ＝Ｔとなることになる。つまり、Ｖｉｎ＝２０ボルト以下でこのスイッチング電源装置を動作させると、スイッチング素子がオフすることができなくなり、トランス飽和が発生し、スイッチング素子に過大なストレスが加わり、電源装置が破壊してしまう。
【００３８】
ここで、定格入力電圧４８ボルトのスイッチング電源では、要求される入力電圧範囲を３５ボルトから７５ボルト程度とされている場合が一般的であるので、Ｖｉｎ＝３０ボルト以下では、電源を停止させても実害はない。
【００３９】
そこで、スイッチング電源装置に入力電圧を監視する回路を設け、Ｖｉｎ＝２０ボルト以下になる前に、スイッチング電源装置の動作を確実に停止させるように制御を行うことで電源が破壊してしまうことを防ぐことができる。
【００４０】
しかしながら、この方法では、入力電圧が急激に低下した場合でも確実にスイッチング電源装置を停止させることができるように、遅れ時間が短く且つ高速に動作する停止回路を必要とするため、コストや部品点数を増大させてしまうことになる。
【００４１】
近年、ＤＳＰ等として知られた高性能なデジタルプロセッサを用いたデジタル制御のスイッチング電源制御を行うことが検討されている。デジタル制御のスイッチング電源装置では、デジタルプロセッサに、スイッチング電源装置の入力電圧、周囲温度、出力電流、出力電圧等の情報を取り込み、デジタルプロセッサに内蔵されたプログラムに基づいて演算を行い、スイッチング電源の動作を制御する。
【００４２】
デジタル制御では、今までアナログ部品で構成していた回路の多くをデジタルプロセッサのプログラムに基づく演算に置き換えることで部品点数を削減し、また、スイッチング電源の状態を検知し、実行するプログラムを変更（条件制御）することが簡単に実現でき、アナログ制御では不可能だった高度な制御を行うことができると言った多くの利点を持つため、精力的に開発が進められている。
【００４３】
しかし、デジタル制御のスイッチング電源装置では、スイッチング電源の動作をプログラムで制御するため、スイッチング電源の状態変化に対して、応答処理が遅れると言う欠点を持つ。
【００４４】
これはデジタルプロセッサでは、処理対象とする色々な項目に対して、直列でしか処理を行うことができないと言う事に起因する。つまり、デジタルプロセッサが、何れかの項目に対して演算を行っているときに、その他の項目の状態が変化しても、状態変化が起きたことを検出できない。
【００４５】
例えば、入力電圧、周囲温度、出力電流、出力電圧の４つの項目をデジタルプロセッサで監視し、演算を行う場合を考える。この場合、各処理に対して一定の時間を必要とし、それぞれの処理が順番に実行される。
つまり、
（１） 入力電圧の監視と演算、
（２）周囲温度の監視と演算、
（３）出力電流の監視と演算、
（４）出力電圧の監視と演算、
（５）前記（１）に戻る、
と言った順番で処理を行うフローを作り、全てが終わった後で、最初から処理を繰り返すと言うループ動作を行っている。
【００４６】
例えば、各処理に１０μｓｅｃの時間を要したとすると、入力電圧に対する演算は、４０μｓｅｃ毎でしか行うことができないということになる。ここで、入力電圧に対するスイッチング電源装置の停止動作をデジタルプロセッサで制御していたとすると、入力電圧が停止電圧以下となっても、４０μｓｅｃの間、電圧低下を検知できないことになる。
【００４７】
また、デジタル制御では、デジタルプロセッサがノイズ等で誤判定するのを避けるため、状態変化判定は、複数回の検知で処理を実行するようにプログラムされるのが一般的である。複数回の検知は、処理のループを複数回繰り返すことで行う。
【００４８】
例えば、入力電圧の低下による電源の停止に対して、３回の検知で電源を停止させるようにプログラムされた場合には、４０μｓｅｃのループを３回繰り返すことになるため、１２０μｓｅｃの遅れ時間を持つことになる。
【００４９】
このためデジタルプロセッサが入力電圧３０Ｖ以下を検知したところで停止動作を行うとすると、検知から実際に電源が停止するまでは１２０μｓｅｃの遅れ時間が存在し、この間に、入力電圧が２０Ｖ以下になると電源が破壊する可能性があると言う事になる。
【００５０】
この問題を解決するためには、入力電圧が３０Ｖから２０Vまで低下する時間を１２０μｓｅｃ以上となるようにスイッチング電源を設計しなければならない。入力電圧の変化速度を抑制するためには、スイッチング電源装置の入力にコンデンサを設けることになる。
【００５１】
いま、図１７のスイッチング電源装置から出力電圧５ボルト、出力電流１０アンペアの電流を出力していたとする。このスイッチング電源装置を入力電源から切り離した瞬間を考えると、スイッチング電源装置の入力電圧は、スイッチング電源の入力側に設けられたコンデンサから供給されることになる。
【００５２】
スイッチング電源装置を破壊させないために必要なコンデンサを計算する場合、以下の４つの連立式の解を求める。連立式を解くと、式（６）が得られる。
【００５３】
【数５】
2010124524.tif 000007
ここで、Ｃｉｎはスイッチング電源装置の入力側に設けられたコンデンサの容量、ΔＶＣｉｎはスイッチング電源装置の入力側に設けられたコンデンサの電圧変化、Ｉｉｎはスイッチング電源装置の入力電流、Ｖｉｎはスイッチング電源装置の入力電圧、Ｉｏはスイッチング電源装置の出力電流（＝１０Ａ）、Ｖｏはスイッチング電源装置の出力電圧（＝５Ｖ）、Ｖｓｔｏｐは停止検出電圧(＝３０Ｖ)、Ｖｆａｉｌはスイッチング電源装置が故障する電圧(＝２０Ｖ)、ｔはスイッチング電源装置の入力電圧ＶｉｎがＶｓｔｏｐからＶｆａｉｌの達するまでの時間（＝１２０μｓｅｃ）、Ｅｆｆはスイッチング電源装置の変換効率である。
【００５４】
変換効率を１と仮定し、上記の式を解くと、Ｃ＝３０μＦ以上の大型のコンデンサが必要になると計算できる。これはスイッチング電源装置の小型化、低コスト化を阻む要因となる。コンデンサを小さくするためには、高速のデジタルプロセッサを用いて、遅れ時間を短くすることで対応できるが、高速のデジタルプロセッサは高価となるため、低コスト化を実現することはできない。
【００５５】
本発明は、ワンチップマイコン等として知られた低速のデジタルプロセッサを用いたデジタル制御により入力電圧の低下に対しスイッチング素子を確実にオン、オフ制御して装置故障の無い小型化及び低コスト化可能なスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【００５６】
本発明は、入力電源にトランスの１次巻線とスイッチング素子が直列に接続され、トランスの２次巻線に整流平滑回路が接続され、スイッチング素子にスイッチング制御回路が接続され、スイッチング制御回路がスイッチング素子のオンデューティを制御することで出力電圧を所定の電圧に制御するスイッチング電源装置に於いて、
スイッチング制御回路は、
デジタルプロセッサに設けられ、所定周期で且つ所定の最大オンデューティを設定した第１パルス幅変調信号を発生するデジタルパルス幅変調信号発生部と、
入力電圧に応じて傾きが変化し且つ第１パルス幅変調信号に同期して三角波信号を反復して発生させる三角波発生回路と、
出力電圧を所定の電圧に制御するための出力電圧制御信号を発生する出力電圧制御信号発生回路と、
三角波信号と出力電圧制御信号を入力し、出力電圧制御信号に応じたオンデューティを持つ第２パルス幅変調信号を発生する比較回路と、
第１パルス幅変調信号と前記第２パルス幅変調信号を入力し、第２パルス幅変調信号のオンデューティが最大オンデューティ未満の場合は第２パルス幅変調信号をスイッチング素子に駆動信号として出力し、第２パルス幅変調信号のオンデューティが最大オンデューティ以上の場合は第１パルス幅変調信号をスイッチング素子に駆動信号として出力する論理回路と、
を備えたことを特徴とする。
【００５７】
ここで、デジタルプロセッサの論理回路部として設けられたデジタルパルス幅変調信号発生部は、
クロック信号を計数するカウンタと、
最大オンデューティに対応した第１クロック数Ｎ１を設定する第１レジスタと、
所定周期に対応した第２クロック数Ｎ２を設定する第２レジスタと、
カウンタの計数クロック数が第１クロック数Ｎ１に達した時に出力する第１比較回路と、
カウンタの計数クロック数が第１クロック数Ｎ２に達した時に出力する第２比較回路と、
第１比較回路の出力でリセットされ、第２比較回路の出力でセットされ、最大オンデューティをもつ第１パルス幅変調信号を出力するフリップフロップと、
第２比較回路の出力によりカウンタをリセットスタートさせる機能と、
を備える。
【００５８】
三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
電流源回路により充電されて三角波電圧を発生するコンデンサと、
第１パルス幅変調信号がローレベルからハイレベルとなる開始タイミングから短時間動作して前記コンデンサを放電リセットするリセット回路と、
を備える。
【００５９】
リセット回路は、
第１パルス幅変調信号のローレベルからハイレベルへの立上りに同期して微分パルス信号を生成する微分回路と、
微分パルス信号によりオンしてコンデンサを放電リセットするリセット用スイッチング素子と、
を備える。
【００６０】
三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
電流源回路により充電されて三角波電圧を発生するコンデンサと、
第１パルス幅変調信号のローレベル期間の間だけ動作してコンデンサを放電リセットするリセット回路と、
を備える。
【００６１】
リセット回路は、コンデンサのプラス電位側にアノードを接続し、第１パルス幅変調信号を出力するデジタルプロセッサの出力端子にカソードを接続したダイオードを備える。
【００６２】
論理回路は、第１パルス幅変調信号と第２パルス幅変調信号を入力した２入力の論理積回路（ＡＮＤ回路）である。
【００６３】
デジタルパルス幅変調信号発生部は第１パルス幅変調信号を反転した反転第１パルス幅変調信号を出力し、
三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
電流源回路により充電されて三角波電圧を発生するコンデンサと、
反転第１パルス幅変調信号がハイレベルからローレベルとなる開始タイミングから短時間動作してコンデンサを放電リセットするリセット回路と、
を備える。
【００６４】
この場合のリセット回路は、
反転第１パルス幅変調信号のハイレベルからローレベルへの立下りに同期して微分パルス信号を生成する微分回路と、
微分パルス信号によりオンしてコンデンサを放電リセットするリセット用スイッチング素子と、
を備える。
【００６５】
デジタルパルス幅変調信号発生部は第１パルス幅変調信号を反転した反転第１パルス幅変調信号を出力し、
三角波発生回路は、
入力電圧に比例した電流を出力する電流源回路と、
電流源回路により充電されて三角波電圧を発生するコンデンサと、
反転第１パルス幅変調信号のハイレベル期間の間だけ動作してコンデンサを放電リセットするリセット回路と、
を備える。
【００６６】
この場合のリセット回路は、反転第１パルス幅制御信号のハイレベルの期間にオンしてコンデンサを放電リセットするリセット用スイッチング素子を備える。
【００６７】
また、デジタルパルス幅変調信号発生部は第１パルス幅変調信号を反転した反転第１パルス幅変調信号を出力し、
論理回路は、
反転第１パルス幅変調信号と第２パルス幅変調信号を入力した２入力の論理和回路（ＯＲ回路）と、
論理和回路の出力を反転してスイッチング素子に駆動信号を出力するインバータと、
を備える。
【００６８】
デジタルプロセッサは、プログラムの実行により、
電源起動時に、第１パルス幅変調信号のオンデューティ、もしくは、反転第１パルス幅変調信号のオフデューティを時間の経過に対しプログラムに基づく所定の増加割合で変化させて出力電圧を所定電圧に向けて上昇させるソフトスタート処理部、
電源停止時に、第１パルス幅変調信号のオンデューティ、もしくは、反転第１パルス幅変調信号のオフデューティを時間の経過に対しプログラムに基づく所定の減少割合で変化させて出力電圧を所定電圧から下降させるソフトストップ処理部、
の機能を実現する。
【００６９】
ソフトスタート処理部は、オンデューティの増加割合を入力電圧の大きさに反比例するように変化させることで、出力電圧が所定の電圧に上昇するまでの時間が入力電圧の影響を受けなくする処理を行い、
ソフトストップ処理部は、オンデューティの減少割合を入力電圧の大きさに反比例するように変化させることで、出力電圧が所定の電圧に下降するまでの時間が入力電圧の影響を受けなくする処理を行う。
【００７０】
出力電圧制御信号発生回路は、例えば出力電圧信号と所定の基準電圧信号との出力電圧制御信号を発生する。
【発明の効果】
【００７１】
本発明によれば、入力電圧が低下して三角波電圧と出力電圧制御信号の比較による第２パルス幅変調信号ではスイッチング素子がオフできなくなっても、デジタルプロセッサのクロックによりスイッチング制御の周期を決め且つ最大オンデューティを持つ第１パルス幅変調信号によりスイッチング素子を必ずオフすることができ、入力電圧が低くなってもスイッチング素子がオフできなくなる現象は発生しないため、遅れ時間の短い高速に動作する停止回路や高速に動作するデジタルプロセッサを必要とすることなく、装置故障を確実に防止できる。
【００７２】
また、デジタルプロセッサにより発生している第１パルス幅変調信号はスイッチング周期とパルス幅に正確な相関を持つため、最大オンデューティ制限がばらつくことが無く、スイッチング電源装置が通常の動作を行っているときのスイッチング素子のオンデューティを広く設計することが可能となり、変換効率が高いスイッチング電源装置を得ることができる。
【００７３】
その結果、低速で低コストのデジタルプロセッサを用いて、部品点数が少なく、故障が無く、変換効率が高いスイッチング電源装置を得ることができる。
【００７４】
また本発明によれば、特別に部品を追加することなく、低速で低コストのデジタルプロセッサを用いて、スイッチング電源装置のソフトスタート、ソフトストップを実現することが可能となり、部品点数が少なく、故障が無く、変換効率が高いソフトスタート機能、ソフトストップ機能を備えたスイッチング電源装置を得ることができる。
【００７５】
更に、特別に部品を追加することなく、入力電源の電圧変化に対しソフトスタートおよびソフトストップ時の出力電圧変化量を一定に制御して安定した起動と停止ができる。
【発明を実施するための最良の形態】
【００７６】
図１は本発明によるスイッチング電源装置の第１実施形態を示した回路ブロック図である。図１において、本実施形態のスイッチング電源装置は、入力電源１０、トランス１２、ＭＯＳ−ＦＥＴを用いたスイッチング素子１８、出力端子２２ａ，２２ｂに接続された整流平滑回路２０及びスイッチング制御回路２４で構成される。
【００７７】
入力電源１０は入力電圧Ｖｉｎを入力し、入力電源１０としてはバッテリーなどの直流電源でもよいし、交流電源を整流平滑して直流電力を入力してもよい。
【００７８】
トランス１２は１次巻線１４と２次巻線１６を有する。トランス１２の１次巻線１４とは直列にスイッチング素子１８が接続されており、ここに直流電源電圧Ｖｉｎを入力している。
【００７９】
整流平滑回路２０は、この実施形態にあっては同期整流型を使用している。即ち整流平滑回路２０には、フォワード側の同期整流素子２５、フライホイール側の同期整流素子２６、同期整流駆動回路２８、チョークコイル３０及び平滑コンデンサ３２が設けられている。
【００８０】
スイッチング制御回路２４には、デジタルプロセッサ３４、三角波発生回路３６、出力電圧制御信号発生回路３８及び駆動回路４０が設けられている。スイッチング制御回路２４は、スイッチング素子１８のオンデューティを制御して、整流平滑回路２０からの出力電圧Ｖｏを一定電圧に保つ制御を行う。
【００８１】
スイッチング制御回路２４に設けたデジタルプロセッサ３４には、ソフトスタート・ストップ処理部４２とデジタルパルス幅変調信号発生部４４が設けられている。ここで、デジタルプロセッサ３４はワンチップマイコンとして知られた低速で低コストのコンピュータであり、１つのＩＣチップ上にＣＰＵ、ＲＡＭ、ＲＯＭ及び各種入出力装置などを搭載し、低速なもので数MHz、高速なものでも数十ＭＨｚ程度までを上限としたクロック周波数で動作するプロセッサを用いる。
【００８２】
デジタルプロセッサ３４に設けたソフトスタート・ストップ処理部４２は、ＣＰＵによるプログラムの実行により実現される機能である。
【００８３】
デジタルパルス幅変調信号発生部４４は、デジタルプロセッサ３４に設けた論理回路で実現され、所定のスイッチング周期Ｔで且つ最大オンデューティとなる最大オン時間Ｔｏｎ（ｍａｘ）を設定した第１パルス幅変調信号Ｖ１を発生する。
【００８４】
三角波発生回路３６には、抵抗４８を用いた電流源回路４６と直列にコンデンサ５０を接続し、コンデンサ５０と並列にリセット回路５２を接続している。リセット回路５２にはデジタルパルス幅変調信号発生部４４からの第１パルス幅変調信号Ｖ１を入力している。
【００８５】
リセット回路５２はコンデンサ５４と抵抗５６で微分回路を構成し、この微分回路の出力をＮＰＮトランジスタ５８のベースに入力し、ＮＰＮトランジスタ５８のコレクタをコンデンサ５０のプラス電位側に接続している。
【００８６】
このためリセット回路５２は、第１パルス幅変調信号Ｖ１のローレベルからハイレベルの立ち上がりに同期して、ごく短時間となるパルス状のリセット信号を出力し、コンデンサ５０を放電リセットする。
【００８７】
電流源回路４６は入力電源１０からの入力電圧Ｖｉｎに比例した電流Ｉをコンデンサ５０に流して充電し、これによってコンデンサ５０の端子電圧は、前記の式（２）に従って直線的に増加する。コンデンサ５０の電圧は、電流源回路４６による充電とリセット回路５２による放電が交互に繰り返されることによって三角波状の電圧となる。三角波発生回路３６は、コンデンサ５０の電圧を三角波信号Ｖ３として出力する。
【００８８】
出力電圧制御信号発生回路３８は、誤差増幅器６４の反転入力端子に出力電圧Ｖｏを入力し、非反転入力端子に接続している基準電圧源６６からの基準電圧Ｖｒｅｆとの誤差電圧を出力電圧制御信号Ｖ４として出力する。
【００８９】
駆動回路４０には比較回路６０と論理積回路（ＡＮＤ回路）６２が設けられている。比較回路６０は反転入力端子に三角波発生回路３６からの三角波信号Ｖ３を入力し、非反転入力端子に出力電圧制御信号発生回路３８からの出力電圧制御信号Ｖ４を入力し、
Ｖ３＜Ｖ４
でハイレベル信号を出力し、
Ｖ３＞Ｖ４
でローレベル信号を出力する。
【００９０】
この比較回路６０からの出力信号は、出力電圧制御信号Ｖ４のレベルに応じてオン時間が変化する第２パルス幅変調信号Ｖ５として、論理積回路６２に出力される。
【００９１】
論理積回路６２には、デジタルプロセッサ３４に設けたデジタルパルス幅変調信号発生部４４からの第１パルス幅変調信号Ｖ１と比較回路６０からの第２パルス幅変調信号Ｖ５が入力されており、両者の論理積を取ることにより駆動信号Ｖ６を生成してスイッチング素子１８を駆動することで、スイッチング素子１８のオンデューティを制御している。
【００９２】
即ち論理積回路６２は、比較回路６０から出力される第２パルス幅変調信号Ｖ５のオン時間Ｔｏｎが第１パルス幅変調信号Ｖ１における最大オンデューティに対応した最大オン時間Ｔｏｎ（ｍａｘ）未満の場合は、第２パルス幅変調信号Ｖ５を駆動信号Ｖ６としてスイッチング素子１８に出力し、一方、第２パルス幅変調信号Ｖ５のオン時間Ｔｏｎが最大オン時間Ｔｏｎ（ｍａｘ）以上の場合は、第１パルス幅変調信号Ｖ１を駆動信号Ｖ６としてスイッチング素子１８に出力する。
【００９３】
図２は図１の第１実施形態に設けたデジタルプロセッサ３４の詳細を示したブロック図である。図２において、デジタルプロセッサ３４には、ＣＰＵ６８、クロック発生回路７０及びデジタルパルス幅変調信号発生部４４が設けられている。ＣＰＵ６８には、プログラムの実行により実現される機能としてソフトスタート・ストップ処理部４２が設けられている。なおデジタルプロセッサ３４には、これ以外にＲＡＭ、ＲＯＭ、ＡＤコンバータ、各種入出力部などが設けられるが、その説明は省略している。
【００９４】
デジタルパルス幅変調信号発生部４４には、カウンタ７２、第１レジスタ７４、第２レジスタ７６、第１比較回路７８、第２比較回路８０及びＲＳフリップフロップ８２が設けられている。
【００９５】
カウンタ７２はアップカウンタであり、クロック発生回路７０からのクロック信号をカウントし、カウント値（ＤC0〜ＤCn）を第１比較回路７８及び第２比較回路８０に出力する。第１レジスタ７４には、第１パルス幅変調信号Ｖ１における最大オンデューティ即ち最大オン時間Ｔｏｎ（ｍａｘ）に対応した第１クロック数をレジスタ値Ｎ１（＝ＤN10〜ＤN1n）として設定する。第２レジスタ７６には、第１パルス幅変調信号Ｖ１における周期Ｔに対応した第２クロック数をレジスタ値Ｎ２（＝ＤN20〜ＤN2n）として設定する。
【００９６】
第１レジスタ７４及び第２レジスタ７６のレジスタ値Ｎ１，Ｎ２は、それぞれ第１比較回路７８及び第２比較回路８０に出力される。第１比較回路７８及び第２比較回路８０は、それぞれｎ個のＮＡＮＤ回路と１つのＮＯＲ回路で構成される。
【００９７】
第１比較回路７８は、カウンタ７２による周期Ｔごとのクロック信号のカウントによるカウント値の増加に対し、カウント値が最大オン時間Ｔｏｎ（ｍａｘ）に対応したレジスタ値Ｎ１に達すると、ローレベル出力からハイレベル出力となり、ＲＳフリップフロップ８２をリセットする。
【００９８】
また第２比較回路８０は、カウンタ７２のカウント値が周期Ｔに対応したレジスタＮ２に達すると、ローレベル出力からハイレベル出力となり、ＲＳフリップフロップ８２をセットし、同時にカウンタ７２をリセットスタートして、次の周期Ｔのカウントを開始させる。
【００９９】
図３は図２のデジタルパルス幅変調信号発生部によるカウンタを用いた信号発生動作を示した説明図である。図３（Ａ）はクロック信号であり、デジタルプロセッサ３４の動作周波数で決まる例えば数十ＭＨｚのクロック信号が出力される。図３（Ｂ）はカウンタ７２の動作であり、クロック信号に応じてカウンタ値が増加している。
【０１００】
ここで、例えば第１レジスタ７４のレジスタ値Ｎ１を例えばＮ１＝５００、第２レジスタ７６のレジスタ値Ｎ２を例えばＮ２＝１０００とする。この場合、デジタルパルス幅変調信号発生部４４の動作を開始すると、最初、第１比較回路７８及び第２比較回路８０の出力は共にローレベル（Ｌ）にあり、初期状態でＲＳフリップフロップ８２はセット状態にあり、第１パルス幅変調信号Ｖ１は図３（Ｃ）に示すようにローレベル（Ｌ）からハイレベル（Ｈ）に立ち上がっている。
【０１０１】
この状態でカウント値が増加してレジスタ値Ｎ１＝５００に達すると、第１比較回路７８の出力がローレベル（Ｌ）からハイレベル（Ｈ）に立ち上がり、ＲＳフリップフロップ８２がリセットされることで、第１パルス幅変調信号Ｖ１はハイレベル（Ｈ）からローレベル（Ｌ）に立ち下がる。
【０１０２】
その後、カウント値が更に増加してレジスタ値Ｎ２＝１０００に達すると、第２比較回路８０の出力がローレベル（Ｌ）からハイレベル（Ｈ）に立ち上がって、ＲＳフリップフロップ８２をセットすることで、第１パルス幅変調信号Ｖ１がローレベル（Ｌ）からハイレベル（Ｈ）に立ち上がる。同時にカウンタ７２がリセットスタートすることで、再びカウント値０からのカウントが開始され、これが繰り返される。
【０１０３】
なお図３の動作説明にあっては、説明を分かり易くするため、レジスタ値Ｎ１＝５００、レジスタ値Ｎ２＝１０００とした場合を例にとっているが、図１の実施形態にあっては、レジスタ値Ｎ１は最大オンデューティに対応した最大オン時間Ｔｏｎ（ｍａｘ）に設定され、図３における第１パルス幅変調信号Ｖ１のデューティ５０％に対し、実際には例えば９０％といったオンデューティが設定されることになる。
【０１０４】
次に図４における各部の信号波形を示したタイムチャートを参照して、図１の第１実施形態の動作を説明する。ここで図４（Ａ）は入力電圧Ｖｉｎ、図４（Ｂ）は第１パルス幅変調信号Ｖ１、図４（Ｃ）はNPNトランジスタ５８の入力信号、図４（Ｄ）は比較回路６０の入力信号、図４（Ｅ）は第２パルス幅変調信号Ｖ５、更に図４（Ｆ）は駆動信号Ｖ６を示している。
【０１０５】
まずデジタルプロセッサ３４に設けたデジタルパルス幅変調信号発生部４４は、一定周期Ｔで、最大オンデューティに対応したパルス幅即ち最大オン時間Ｔｏｎ（ｍａｘ）を持った第１パルス幅変調信号Ｖ１を繰り返し出力しており、周期Ｔがスイッチング電源装置のスイッチング周波数となる。
【０１０６】
第１パルス幅変調信号Ｖ１が一定周期ごとのローレベルからハイレベルとなるタイミングで、リセット回路５２のコンデンサ５４と抵抗５６の微分動作によりトランジスタ５８が短時間動作して、コンデンサ５０を放電リセットする。この放電リセット後、コンデンサ５０は電流源回路４６の抵抗４８で決まる入力電圧Ｖｉｎに応じた電流Ｉで充電され、コンデンサ５０の充電電圧は時間の経過に対し前期の式（２）に従って増加することで、三角波信号Ｖ３を出力する。
【０１０７】
一方、出力電圧制御信号発生回路３８は、スイッチング電源装置の出力電圧Ｖｏを目標電圧とするために、出力電圧Ｖｏと基準電圧源６６の基準電圧Ｖｒｅｆとの差による誤差増幅器６４の出力として出力電圧制御信号Ｖ４を発生し、駆動回路４０に設けた比較回路６０の非反転入力端子に与えている。
【０１０８】
比較回路６０は三角波信号Ｖ３を出力電圧制御信号Ｖ４と比較し、三角波信号Ｖ３が出力電圧制御信号Ｖ４に達するまでの時刻ｔ１〜ｔ２の間はハイレベルを出力し、時刻ｔ２で三角波信号Ｖ３が出力電圧制御信号Ｖ４を超えるとローレベルの出力に切り替わる。続いて時刻ｔ３で周期Ｔに達すると、再びリセット回路５２がごく短時間動作して、コンデンサ５０を放電リセットし、放電リセット後に再びコンデンサ５０の充電が開始し、三角波信号Ｖ３が増加を始める。
【０１０９】
この時刻ｔ１〜ｔ３の周期Ｔにおける第２パルス幅変調信号Ｖ５は論理積回路６２の一方に入力されており、このとき論理積回路６２の他方には第１パルス幅変調信号Ｖ１が入力されている。このとき第２パルス幅変調信号Ｖ５のオン時間Ｔｏｎは第１パルス幅変調信号Ｖ１の最大オン時間Ｔｏｎ（ｍａｘ）より短いため、第２パルス幅変調信号Ｖ５が論理積回路６２から駆動信号Ｖ６としてスイッチング素子１８に出力され、スイッチング素子１８をオン、オフ制御する。
【０１１０】
次の時刻ｔ３〜ｔ６の周期にあっては、時刻ｔ４で三角波信号Ｖ３が出力電圧制御信号Ｖ４に達して、比較回路６０の第２パルス幅変調信号Ｖ５がハイレベルからローレベルに変化した後の時刻ｔ５で、電源電圧Ｖｉｎが、それまでの電圧から低い電圧に変化した場合を示している。
【０１１１】
時刻ｔ５で入力電圧Ｖｉｎが低下すると、三角波発生回路３６の電流源回路４６からコンデンサ５０に流れる電流Ｉが低下し、コンデンサ５０の充電が緩やかに行われることで、三角波信号Ｖ３の傾きが低下して緩やかな増加となる。
【０１１２】
その後、時刻ｔ６で周期Ｔに達してリセット回路５２によるコンデンサ５０のリセット動作が行われ、次の周期での三角波信号Ｖ３は入力電圧Ｖｉｎの低下に伴い緩やかに増加し、周期Ｔを経過した時刻ｔ８に至っても出力電圧制御信号Ｖ４に達することがなく、したがって比較回路６０から出力する第２パルス幅変調信号Ｖ５はハイレベルを保ったままとなる。
【０１１３】
この場合にあっては、論理積回路６２に入力しているデジタルパルス幅変調信号発生部４４からの第１パルス幅変調信号Ｖ１が、時刻ｔ７で最大オン時間Ｔｏｎ（ｍａｘ）に達してハイレベルからローレベルになると、論理積回路６２の出力も、これに同期してハイレベルからローレベルとなる。
【０１１４】
したがって、入力電圧Ｖｉｎが時刻ｔ５で低下した後は、デジタルパルス幅変調信号発生部４４からの第１パルス幅変調信号Ｖ１に対応した駆動信号Ｖ６がスイッチング素子１８に入力され、スイッチング素子１８を最大オンデューティで制御することになる。
【０１１５】
即ち、三角波発生回路３６からの三角波信号Ｖ３と出力電圧制御信号発生部３８からの出力電圧制御信号Ｖ４を比較回路６０によって比較することで第２パルス幅変調信号Ｖ５ではスイッチング素子１８のオン、オフ制御ができずに、常時オン状態となる状況が発生しても、デジタルパルス幅変調信号発生部４４による第１パルス幅変調信号Ｖ１により、強制的に最大オンデューティによるスイッチング素子１８の制御が行なわれることになる。
【０１１６】
このため本実施形態にあっては、入力電圧Ｖｉｎが低くなっても、スイッチング素子１８がオフできなくなる現象が発生することが無いため、遅れ時間が短い高速に動作する停止回路や、高速に動作するデジタルプロセッサを用いなくても、スイッチング素子が故障してしまう問題を防止できる。
【０１１７】
また、デジタルパルス幅変調信号発生部４４でデジタルプロセッサ３４によるクロックの計数に基づき第１パルス幅変調信号Ｖ１を発生しているため、スイッチング周期とパルス幅に正確な相関を持つことができ、最大オンデューティの制限にばらつきが発生せず、スイッチング電源装置が通常の動作を行なっているときのスイッチング素子のオンデューティを広く設定することが可能となり、変換効率の高いスイッチング電源装置を作ることができる。
【０１１８】
また本発明にあっては、低速で低コストのデジタルプロセッサ３４を用いていることから、スイッチング電源装置全体として部品点数が少なく、故障がなく、且つ変換効率の高い装置を低コストで実現することができる。
【０１１９】
図５は図１のデジタルプロセッサ３４に設けたソフトスタート・ストップ処理部４２によるソフトスタート動作を示したタイムチャートである。ここで図５（Ａ）は第１パルス幅変調信号Ｖ１、図５（Ｂ）は比較回路６０の入力信号、図５（Ｃ）は駆動信号Ｖ６、図５（Ｅ）は出力電圧Ｖｏをそれぞれ示している。
【０１２０】
図１の実施形態におけるソフトスタート処理は、デジタルプロセッサ３４によるプログラムの実行により実現され、電源投入時における時間の経過に伴って、図５（Ｅ）に示すように出力電圧Ｖｏを段階的に制御目標としての一定電圧に向かって増加させる出力電圧立上げ処理を実行する。
【０１２１】
このソフトスタートは、図５（Ａ）に示すように、第１パルス幅変調信号Ｖ１におけるオン時間を、時間の経過に伴ってＴｏｎ１，Ｔｏｎ２，Ｔｏｎ３，・・・に示すように増加率αで増加させる。図５の例にあっては、時刻ｔ１〜ｔ２がソフトスタート期間であり、時刻ｔ２以降が通常動作を示している。
【０１２２】
第１パルス幅変調信号Ｖ１におけるオン時間Ｔｏｎ１，２，３，・・・の増加は、図２に示したデジタルパルス幅変調信号発生部４４に設けている第１レジスタ７４のレジスタ値Ｎ１を時間の経過に伴って段階的に増加させることで実現できる。このとき第２レジスタ７６のレジスタ値Ｎ２は、周期Ｔに対応した一定値としている。
【０１２３】
一方、ソフトスタート期間にあっても、図５（Ｂ）に示すように、比較回路６０は、周期Ｔごとに三角波信号Ｖ３と出力電圧制御信号Ｖ４との比較に基づき第２パルス幅変調信号Ｖ５を出力しているが、時刻ｔ２に達するまでは第１パルス幅変調信号Ｖ１のオン時間の方が第２パルス幅変調信号Ｖ５のオン時間より短いため、論理積回路６２は第１パルス幅変調信号Ｖ１を駆動信号Ｖ６として出力し、これによって、スイッチング素子１８のオン時間が段階的に増加して出力電圧が段階的に増加している。
【０１２４】
時刻ｔ２以降については、第１パルス幅変調信号Ｖ１のオン時間Ｔｏｎ６、Ｔｏｎ７が比較回路６０より出力される第２パルス幅変調信号Ｖ５のオン時間より長くなるため、第２パルス幅変調信号Ｖ５が論理積回路６２から駆動信号Ｖ６として出力され、その結果、出力電圧Ｖｏは一定電圧に制御される通常動作が行なわれることになる。
【０１２５】
なお図５にあっては、時刻ｔ２以降についても第１パルス幅変調信号Ｖ１のオン時間をＴｏｎ６，Ｔｏｎ７と段階的に増加させているが、所定の時間の後に、第１パルス幅変調信号Ｖ１は通常時の動作に必要な最大オン時間Ｔｏｎ（ｍａｘ）に達し、その後は一定値を維持する。
【０１２６】
また、図５では、スイッチング周期に対して、１周期毎に第１パルス幅変調信号Ｖ１を増加させているが、実際の動作では、数周期に１回の割合で、第１パルス幅変調信号Ｖ１を増加させる制御を行っても良い。
【０１２７】
図６は入力電圧に応じてオンデューティの増加率αを制御するソフトスタート動作を示したタイムチャートである。
【０１２８】
図１のスイッチング電源装置が理想的な動作をした場合の出力電圧Ｖｏは、前記の式（３）に従うことになる。このため、スイッチング素子１８のオンデューティがデジタルパルス幅変調信号発生部４４から出力される第１パルス幅変調信号Ｖ１のパルス幅で決定されるとすると、パルス幅が同じときには入力電圧Ｖｉｎに比例して出力電圧が高くなる。このため、図５に示したソフトスタート処理にあっては、入力電圧Ｖｉｎによってソフトスタート時の出力電圧Ｖｏの上昇速度が入力電圧Ｖｉｎの影響を受けることになる。
【０１２９】
そこで図６のタイムチャートに示すように、入力電圧Ｖｉｎが低いときはデジタルパルス幅変調信号発生部４４から出力するソフトスタート処理における第１パルス幅変調信号Ｖ１のオン時間の増加率αを大きくし、入力電圧Ｖｉｎが高いときには第１パルス幅変調信号Ｖ１オン時間の増加率αを小さくするように制御する。具体的には、入力電圧Ｖｉｎに対し第１パルス幅変調信号Ｖ１のオン時間の変化率αが反比例するように制御を行う。
【０１３０】
図６にあっては、図５と同じ入力電圧Ｖｉｎの場合を実線で示し、それより入力電圧Ｖｉｎが高くなった場合を点線で示している。即ち、入力電圧Ｖｉｎが低いときには、実線で示すように図６（Ａ）の第１パルス幅変調信号Ｖ１はオン時間をＴｏｎ１〜Ｔｏｎ７に示すように増加率αを大きくしている。
【０１３１】
これに対し入力電圧Ｖｉｎが高い場合には、破線で示すようにオン時間をＴｏｎ１１〜Ｔｏｎ１７に示すように増加率αを小さくするように設定し、これにより図６（Ｃ）に示すように、入力電圧Ｖｉｎが低いときは実線で示すようにオンデューティを大きくし、入力電圧が高いときは破線で示すようにオンデューティを小さくし、結果として、入力電圧が変動しても、図６（Ｄ）に示すように、同じ割合で出力電圧Ｖｏを段階的に増加させるソフトスタートが実現できる。
【０１３２】
図７は図１のデジタルプロセッサ３４による制御処理を示したフローチャートである。図７において、図１のスイッチング電源装置の電源投入により動作を開始すると、まずステップＳ１でデジタルプロセッサ３４はソフトスタート・ストップ処理部４２によりソフトスタート処理を実行し、図５または図６に示したように、ソフトスタート期間に亘り出力電圧を一定割合で増加させる出力電圧の立上げ処理を実行する。
【０１３３】
このソフトスタート処理が終了すると、ステップＳ２で通常動作を行う。通常動作中に、ステップＳ３で停止条件の成立を判別すると、ステップＳ４に進み、ソフトストップ処理を実行する。
【０１３４】
ソフトストップ処理は、ソフトスタート処理とは逆に、第１パルス幅変調信号Ｖ１のオン時間を時間の経過に伴って一定の減少率βで段階的に低下させることにより出力電圧Ｖｏを立ち下げる処理となる。
【０１３５】
このソフトストップ処理においても、図５の入力電圧Ｖｉｎを考慮していないソフトスタートに対応した逆のソフトストップ処理以外に、図６に示す入力電圧Ｖｉｎの変動を考慮したソフトスタート処理に対応したソフトストップ処理を行ってもよい。即ち、入力電圧Ｖｉｎを考慮したソフトストップ処理は、入力電圧に反比例して、第１パルス幅変調信号Ｖ１におけるオン時間の減少率βを反比例させるように変化させる処理となる。
【０１３６】
図８は図７のステップＳ１によるソフトスタート処理の詳細を示したフローチャートである。図８において、ソフトスタート処理は、まずステップＳ１１で入力電圧Ｖｉｎから第１パルス幅変調信号Ｖ１のオンデューティ、即ち図２のデジタルパルス幅変調信号発生部４４に設けている第１レジスタ７４に対するレジスタ値Ｎ１の増加率αを決定する。
【０１３７】
続いてステップＳ１２でレジスタ値Ｎ１がαになるように、第１レジスタ７４を設定する。続いてステップＳ１３でレジスタ値Ｎ２がスイッチング周期Ｔに対応する設定値となるように第２レジスタ７６を設定する。続いてステップＳ１４でデジタルパルス幅変調信号発生部４４の動作を開始する。これによって、最初の周期における第１パルス幅変調信号Ｖ１のレジスタ値Ｎ１に対応したオン時間を持つパルス幅変調信号の出力が行われる。
【０１３８】
続いてステップＳ１５でソフトスタート時におけるその他の処理、例えば出力電流、温度、リモートオンオフ端子、入力電圧、通信機能などの処理を実行した後、ステップＳ１６でウェイト処理に入る。
【０１３９】
このウェイト処理は、カウンタ７２がリセットされた直後に第１レジスタ７４に新たなレジスタ値Ｎ１が更新されるようにタイミングをとるための処理であり、具体的には、ステップＳ１５のその他の処理におけるクロック数にウェイト処理の実行クロック数を加えたクロック数が周期Ｔを与えるレジスタ値Ｎ２の整数倍となるようにウェイト処理を入れる。
【０１４０】
続いてステップＳ１7でウェイト処理終了を判別すると、ステップＳ１８でレジスタ値Ｎ１を増加率αだけ増加して更新し、第１レジスタ７４に転送し、ステップＳ１９でレジスタ値Ｎ２が規定値即ち最大オン時間Ｔｏｎ（ｍａｘ）に対応した値以上になるまで、ステップＳ１５からの処理を繰り返す。
【０１４１】
図９は図７のステップＳ４によるソフトストップ処理の詳細を示したフローチャートである。図９において、ソフトストップ処理は、ステップＳ２１で入力電圧Ｖｉｎからオン
デューティ即ち第１レジスタ７４に対するレジスタ値Ｎ１の減少率βを決定する。
【０１４２】
続いてステップＳ２２でソフトストップ処理におけるその他の処理を行った後、ステップＳ２３でカウンタ７２がリセットされた直後に第１レジスタ７４が変更されるようにタイミングをとるウェイト処理を行い、ステップＳ２４でウェイト処理の終了を判別すると、ステップＳ２５でレジスタ値Ｎ１を減少率β分だけ減少させて第１レジスタ７４に転送し、ステップＳ２６でレジスタ値Ｎ１が規定値以下になるまで、ステップＳ２２からの処理を繰り返す。
【０１４３】
ステップＳ２６でレジスタ値Ｎ１が規定値以下に低下したことが判別されると、ステップＳ２７に進み、デジタルパルス幅変調信号発生部の動作を停止し、更にステップＳ２８でその他の停止処理を行って、一連のソフトストップ処理を終了する。
【０１４４】
図１０は第１パルス幅変調信号のローレベル期間の間だけコンデンサを放電リセットする三角波発生回路を用いた本発明の第２実施形態を示した回路ブロック図である。
【０１４５】
図１０において、第２実施形態のスイッチング電源装置は、三角波発生回路３６に設けたリセット回路５２として、コンデンサ５０のプラス電位側をダイオード８４を介してデジタルパルス幅変調信号発生部４４の出力に接続している。これによってコンデンサ５０は、第１パルス幅変調信号Ｖ１がローレベルの間、放電リセットされることになる。それ以外の回路構成及び動作は図１の第１実施形態と同じである。
【０１４６】
図１１は図１０の第２実施形態における各部の信号波形を示したタイムチャートである。ここで図１１（Ａ）は入力電圧Ｖｉｎ、図１１（Ｂ）は第１パルス幅変調信号Ｖ１、図１１（Ｃ）は比較回路６０の入力信号、図１１（Ｄ）は第２パルス幅変調信号Ｖ５、及び図１１（Ｅ）は駆動信号Ｖ６を示している。
【０１４７】
図１０の三角波発生回路３６のリセット回路５２は、第１パルス幅変調信号Ｖ１の周期Ｔ内におけるオン時間Ｔｏｎ（ｍａｘ）が経過した後の残り時間、ローレベルとなっており、例えば時刻ｔ１〜ｔ４の周期Ｔを見ると、比較回路６０に入力している三角波信号Ｖ３は、時刻ｔ３で第１パルス幅変調信号Ｖ１がハイレベルからローレベルに立ち下がることでリセット回路５２によるコンデンサ５０のリセットが開始され、時刻ｔ４で次の周期でハイレベルに立ち上がるまでの期間、即ち時刻ｔ３〜ｔ４の期間、コンデンサ５０はリセットされ続けている。
【０１４８】
ここで時刻ｔ１〜ｔ６については、入力電圧Ｖｉｎが高いことから、第１パルス幅変調信号Ｖ１のオン時間Ｔｏｎ（ｍａｘ）以内に三角波信号Ｖ３が出力電圧制御信号Ｖ４に達して、第２パルス幅変調信号Ｖ５がハイレベルからローレベルとなって、駆動信号Ｖ６のオン時間Ｔｏｎを決定しており、この第２パルス幅変調信号Ｖ５が論理積回路６２より駆動信号Ｖ６としてスイッチング素子１８に与えられて、スイッチング素子１８をオン、オフ制御している。
【０１４９】
一方、時刻ｔ６で入力電圧Ｖｉｎは低い値に変化しており、時刻ｔ８でコンデンサ５０のリセットが開始されたときには、三角波信号Ｖ３は出力電圧制御信号Ｖ４に達しておらず、この場合には第１パルス幅変調信号Ｖ１が駆動信号Ｖ６としてスイッチング素子１８に出力されることになり、スイッチング素子１８は、最大オンデューティによるスイッチング制御が行われている。
【０１５０】
図１２は本発明の第３実施形態を示した回路ブロック図であり、第３実施形態は第１パルス幅変調信号を逆論理で動作するように構成したことを特徴とする。
【０１５１】
図１２において、デジタルプロセッサ３４に設けたデジタルパルス幅変調信号発生部４４は、図１で発生している第１パルス幅変調信号Ｖ１を逆論理とした反転第１パルス幅変調信号−Ｖ１を出力している。
【０１５２】
この反転第１パルス幅変調信号−Ｖ１に伴い、三角波発生回路３６に設けたリセット回路５２は、反転論理となるように、コンデンサ５４、抵抗８６、ＰＮＰトランジスタ８８で構成している。即ちリセット回路５２は、反転第１パルス幅変調信号−Ｖ１がハイレベルからローレベルに変化したときに微分動作を行って、短時間、ＰＮＰトランジスタ８８をオンすることで、コンデンサ５０を放電リセットしている。
【０１５３】
また駆動回路４０に設けている比較回路６０は、反転論理に対応して、三角波発生回路３６からの三角波信号Ｖ３を図１の実施形態とは逆に非反転入力端子に入力し、出力電圧制御信号発生部３８からの出力電圧制御信号Ｖ４を反転入力端子に入力している。
【０１５４】
また比較回路６０の出力は、図１の実施形態の論理積回路ではなく、論理和回路（ＯＲ回路）９０に、反転第１パルス幅変調信号−Ｖ１と共に入力されている。論理和回路９０の出力信号Ｖ７は更にインバータ回路９２で反転されて、駆動信号Ｖ８としてスイッチング素子１８に入力されている。なお、論理和回路９０とインバータ回路９２については反転論理和回路（ＮＯＲ回路）としても良い。
【０１５５】
図１３は図１２の第１実施形態に設けたデジタルパルス幅変調信号発生部４４を示したブロック図である。図１３において、デジタルプロセッサ３４には、ソフトスタート処理部４２の機能を備えたＣＰＵ６８、クロック発生回路７０及びデジタルパルス幅変調信号発生部４４が設けられ、基本的には図２の実施形態と同じである。
【０１５６】
相違点は、デジタルパルス幅変調信号発生部４４の出力段に設けているＲＳフリップフロップ８２からの出力を、出力Ｑではなく反転出力となる−Ｑから行うことで、反転第１パルス幅変調信号−Ｖ１としている。
【０１５７】
図１４は図１２の第３実施形態における各部の信号波形を示したタイムチャートであり、図１４（Ａ）に入力電圧Ｖｉｎ、図１４（Ｂ）に反転第１パルス幅変調信号−Ｖ１、図１４（Ｃ）にＰＮＰトランジスタ８８の入力信号、図１４（Ｄ）に比較回路６０の入力信号、図１４（Ｅ）に第２パルス幅変調信号Ｖ５、図１４（Ｆ）に論理和回路出力信号Ｖ７、図１４（Ｇ）に駆動信号Ｖ８をそれぞれ示している。
【０１５８】
まずデジタルパルス幅変調信号発生部４４から出力される反転第１パルス幅変調信号−Ｖ１は、図１４（Ｂ）に示すように、周期Ｔにおける最大オン時間Ｔｏｎ（ｍａｘ）の間、ローレベルとし、残り期間をハイレベルとしており、図１４（Ｂ）に示した第１パルス幅変調信号Ｖ１に対し反転した信号となっている。
【０１５９】
また図１４（Ｃ）のＰＮＰトランジスタ８８の入力信号は、反転第１パルス幅変調信号−Ｖ１のハイレベルからローレベルへの立ち下がりに同期して瞬時的にハイレベルからローレベルとした信号であり、これによってコンデンサ５０を瞬時的に放電リセットしている。
【０１６０】
図１４（Ｄ）の比較回路６０における動作は、時刻ｔ１〜ｔ２に示すように、三角波信号Ｖ３が出力電圧制御信号Ｖ４に達するまでは、比較回路６０の出力となる第２パルス幅変調信号Ｖ５はローレベルにあり、時刻ｔ２で出力電圧制御信号Ｖ４に達するとハイレベルに立ち上がり、時刻ｔ３で再びリセット動作に伴いローレベルとなる。
【０１６１】
論理和回路４０は、反転第１パルス幅変調信号−Ｖ１と第２パルス幅変調信号Ｖ５の論理和を取り出しており、この場合には第２パルス幅変調信号Ｖ５に対応した論理和回路出力信号Ｖ７となり、これが更に、インバータ回路９２で反転された駆動信号Ｖ８としてスイッチング素子１８をオンオフ駆動している。
【０１６２】
図１４にあっては、時刻ｔ５までは入力電圧Ｖｉｎが高いが、時刻ｔ５で入力電圧Ｖｉｎが低下しており、三角波信号Ｖ３における増加率が低下している。このため時刻ｔ６〜ｔ７の周期Ｔにあっては、三角波信号Ｖ３は時刻ｔ８で周期Ｔに達しても出力電圧制御信号Ｖ４に達していない。
【０１６３】
したがって、このとき比較回路６０から出力される第２パルス幅変調信号Ｖ５はローレベル状態を継続しており、したがって論理和回路９０は反転第１パルス幅変調信号−Ｖ１に対応する論理和回路出力信号Ｖ７を出力し、これがインバータ回路９２で反転されて、駆動信号Ｖ８としてスイッチング素子１８を最大オンデューティでオンオフ制御することになる。
【０１６４】
図１５は図１３と同じ逆論理を用いたスイッチング電源装置につき、反転第１パルス幅変調信号のハイレベル期間の間だけコンデンサを放電リセットする三角波発生回路を用いた本発明の第４実施形態を示した回路ブロック図である。
【０１６５】
図１５において、三角波発生回路３６に設けたリセット回路５２は、リセット用スイッチング素子９４であるＭＯＳ−ＦＥＴを備え、コンデンサ５０の両端にスイッチング素子９４となるＭＯＳ−ＦＥＴのドレインとソースを接続し、そのゲートにデジタルパルス幅変調信号発生部４４からの反転第１パルス幅変調信号−Ｖ１を入力している。それ以外の回路構成及び動作は図１３の第４実施形態と同じである。
【０１６６】
図１６は図１５の第４実施形態における各部の信号波形を示したタイムチャートであり、図１６（Ａ）に入力電圧Ｖｉｎ、図１６（Ｂ）に反転第１パルス幅変調信号−Ｖ１、図１６（Ｃ）に比較回路６０の入力信号、図１６（Ｄ）に第２パルス幅変調信号Ｖ５、図１６（Ｅ）に駆動信号Ｖ８をそれぞれ示している。
【０１６７】
第４実施形態にあっては、図１６（Ｂ）の反転第１パルス幅変調信号−Ｖ１の例えば時刻ｔ１〜ｔ４の周期Ｔにおける後半の時刻ｔ３〜ｔ４となるハイレベルの間、リセット回路５２のリセット用スイッチング素子９４をオンしてコンデンサ５０を放電リセットし、反転第１パルス幅変調信号−Ｖ１が時刻ｔ４でハイレベルからローレベルに変化すると、次の周期における三角波信号の発生を開始している。
【０１６８】
また図１６は、時刻ｔ６までは入力電圧Ｖｉｎが高い場合であり、この間は比較回路６０より出力された第２パルス幅変調信号Ｖ５に同期した駆動信号Ｖ８によるスイッチング素子１８のオン、オフ制御が行われているが、時刻ｔ６で入力電圧Ｖｉｎが低下すると、時刻ｔ７〜ｔ９では、反転第１パルス幅変調信号−Ｖ１で決定される最大オン時間Ｔｏｎ（ｍａｘ）によって駆動信号Ｖ８としてスイッチング素子１８を最大オンデューティでオンオフ制御することになる。
【０１６９】
なお、上記の実施形態にあっては、デジタルプロセッサにソフトスタート・ストップ処理部４２をプログラム制御による機能として設けているが、この機能を設けずに、デジタルプロセッサ３４にはデジタルパルス幅変調信号発生部４４のみを設けた構成としてもよい。
【０１７０】
デジタルパルス幅変調信号発生部４４は、同等の機能を持つものであれば、第一レジスタ７４と第一比較回路７８とフリップフロップ８２に加えて複数のレジスタ、複数の比較回路、および、複数のフリップフロップを備えることで、複数のデジタルパルス幅変調信号を発生するものを用いて、そのひとつから出力を取り出すものでも良い。
【０１７１】
デジタルパルス幅変調信号発生部４４は、アップカウンタを用いたが、ダウンカウンタを用いて同様の機能を実現したものでも良い。
【０１７２】
電流源回路４６は、同等の機能を持つものであれば、抵抗ではなく、半導体素子を用いて構成したものでも良い。
【０１７３】
電流源回路４６には、入力電源電圧Ｖｉｎを直接入力しているが、トランス１２に３次巻線を設け、３次巻線の電圧を入力しても良い。
【０１７４】
出力電圧制御信号発生回路３８は、誤差増幅器６４を用いて、出力電圧Ｖｏと基準電圧源６６の電圧Ｖｒｅｆを比較し、出力電圧制御信号Ｖ４を出力するものとしているが、単に一定の直流電圧を出力するものでも良いし、デジタルプロセッサ３４に制御されることで、出力電圧制御信号Ｖ４を出力するものでも良い。
【０１７５】
第一パルス幅変調信号Ｖ１の増加率α、減少率βを一定としているが、例えば、プログラム内にテーブルを設け、時間の経過に従って、テーブルから値を読み出すことで、αやβを可変するものであっても良い。
【０１７６】
また上記の実施形態は絶縁型シングルエンテッド・フォワードコンバータを例に取るものであったが、絶縁型コンバータであれば、ブリッジ型、プッシュプル型、フライバック型などの回路にすべて適用することができる。
【０１７７】
また上記の実施形態にあっては、回路素子としてＭＯＳ−ＦＥＴ、ＰＮＰトランジスタ、ＮＰＮトランジスタ、ダイオード、抵抗などの電子部品を用いたが、同様の機能を果たす素子であれば、これらに限定されることなく適宜の電子部品を用いることができる。
【０１７８】
また本発明は、その目的と利点を損なうことのない変形を含み、更に上記の実施形態に示した数値による限定は受けない。
【図面の簡単な説明】
【０１７９】
【図１】本発明によるスイッチング電源装置の第１実施形態を示した回路ブロック図
【図２】図１の第１実施形態に設けたデジタルプロセッサの詳細を示したブロック図
【図３】図２のデジタルパルス幅変調信号発生部によるカウンタを用いた信号発生動作を示した説明図
【図４】図１の第１実施形態における各部の信号波形を示したタイムチャート
【図５】図４のソフトスタート処理部によるソフトスタート動作を示したタイムチャート
【図６】入力電圧に応じてオンデューティの増加率を制御するソフトスタート動作を示したタイムチャート
【図７】図１のデジタルプロセッサによる制御処理を示したフローチャート
【図８】図７のステップＳ２によるソフトスタート処理の詳細を示したフローチャート
【図９】図７のステップＳ４によるソフトストップ処理の詳細を示したフローチャート
【図１０】第１パルス幅変調信号のローレベル期間の間だけコンデンサを放電リセットする三角波発生回路を用いた本発明の第２実施形態を示した回路ブロック図
【図１１】図１０の第２実施形態における各部の信号波形を示したタイムチャート
【図１２】反転第１パルス幅変調信号を用いた逆論理で動作する本発明の第３実施形態を示した回路ブロック図
【図１３】図１２の第３実施形態に設けたデジタルプロセッサの詳細を示したブロック図
【図１４】図１２の第３実施形態における各部の信号波形を示したタイムチャート
【図１５】第１パルス幅変調信号のハイレベル期間の間だけコンデンサを放電リセットする三角波発生回路を用いた逆論理で動作する本発明の第４実施形態を示した回路ブロック図
【図１６】図１５の第４実施形態における各部の信号波形を示したタイムチャート
【図１７】従来のスイッチング電源装置を示した回路ブロック図
【図１８】従来装置における各部の信号波形を入力電圧が低い場合と高い場合とに分けて示したタイムチャート
【図１９】入力電圧が途中で低下した場合の従来装置における各部の信号波形を示したタイムチャート
【図２０】最大オンデューティ制限回路を設けた従来装置を示した回路ブロック図
【符号の説明】
【０１８０】
１０：入力電源
１２：トランス
１４：１次巻線
１６：２次巻線
１８：スイッチング素子
２０：整流平滑回路
２２ａ，２２ｂ：出力端子
２４：スイッチング制御回路
２５：フォワード側同期整流素子
２６：フライホイール側同期整流素子
２８：同期整流制御回路
３０：チョークコイル
３２：平滑コンデンサ
３４：デジタルプロセッサ
３６：三角波発生回路
３８：出力電圧制御信号発生回路
４０：駆動回路
４２：ソフトスタート・ストップ処理部
４４：デジタルパルス幅変調信号発生部
４６：電流源回路
４８：抵抗
５０：コンデンサ
５２：リセット回路
５８：ＮＰＮトランジスタ
６０：比較回路
６２：論理積回路
６４：誤差増幅器
６６：基準電圧源
６８：ＣＰＵ
７０：クロック発生回路
７２：カウンタ
７４：第１レジスタ
７６：第２レジスタ
８４：ダイオード
８８：ＰＮＰトランジスタ
９０：論理和回路
９２：インバータ
【図１】
2010124524.tif 000008
【図２】
2010124524.tif 000009
【図３】
2010124524.tif 000010
【図４】
2010124524.tif 000011
【図５】
2010124524.tif 000012
【図６】
2010124524.tif 000013
【図７】
2010124524.tif 000014
【図８】
2010124524.tif 000015
【図９】
2010124524.tif 000016
【図１０】
2010124524.tif 000017
【図１１】
2010124524.tif 000018
【図１２】
2010124524.tif 000019
【図１３】
2010124524.tif 000020
【図１４】
2010124524.tif 000021
【図１５】
2010124524.tif 000022
【図１６】
2010124524.tif 000023
【図１７】
2010124524.tif 000024
【図１８】
2010124524.tif 000025
【図１９】
2010124524.tif 000026
【図２０】
2010124524.tif 000027