(57)【要約】      （修正有）【課題】オフ電流の低減を図った薄膜トランジスタのサイズを小さく構成できる表示装置の提供。【解決手段】薄膜トランジスタは、半導体層の領域をそれぞれの半導体層とする第１薄膜トランジスタと第２薄膜トランジスタとから構成され、前記第１薄膜トランジスタのドレイン領域およびソース領域の一方の領域と前記第２薄膜トランジスタのドレイン領域およびソース領域の他方の領域を共通とする共通領域を備え、前記第１および第２の薄膜トランジスタは、チャネル領域と前記ドレイン領域との間、およびチャネル領域と前記ソース領域との間に、それぞれ前記ドレイン領域および前記ソース領域よりも不純物濃度の低いＬＤＤ領域を備え、前記ゲート電極は、前記半導体層の前記共通領域に跨り、前記第１および前記第２薄膜トランジスタの前記チャネル領域および前記各ＬＤＤ領域に対向するように形成されている。【選択図】図１
2010039229.tif 000002
【特許請求の範囲】
【請求項１】
基板に薄膜トランジスタが形成されている表示装置であって、
前記薄膜トランジスタは、その半導体層に対してゲート絶縁膜を介してゲート電極が配置されて形成されているとともに、
前記半導体層の区分けされた各領域をそれぞれの半導体層とする少なくとも第１薄膜トランジスタと第２薄膜トランジスタとから構成され、
前記半導体層において前記第１薄膜トランジスタのドレイン領域およびソース領域の一方の領域と前記第２薄膜トランジスタのドレイン領域およびソース領域の他方の領域を共通とする共通領域を備え、
第１薄膜トランジスタおよび第２の薄膜トランジスタは、それぞれ、それらの半導体層において、チャネル領域と前記ドレイン領域との間、およびチャネル領域と前記ソース領域との間に、それぞれ前記ドレイン領域および前記ソース領域よりも不純物濃度の低いＬＤＤ領域を備え、
前記ゲート電極は、前記半導体層の前記共通領域に跨り、少なくとも、前記第１薄膜トランジスタの前記チャネル領域および前記各ＬＤＤ領域、および前記第２薄膜トランジスタの前記チャネル領域および前記各ＬＤＤ領域に対向するように形成されていることを特徴とする表示装置。
【請求項２】
前記半導体層はポリシリコンによって形成されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記薄膜トランジスタは、その半導体層に対して前記基板側へゲート絶縁膜を介してゲート電極が配置されて形成されていることを特徴とする請求項１に記載の表示装置。
【請求項４】
平面的に観て、前記半導体層の領域内に、前記ドレイン領域、前記ソース領域、前記共通領域は、それぞれ、島状に形成され、前記ＬＤＤ領域は、前記ドレイン領域、前記ソース領域、前記共通領域の周囲を囲んで形成されていることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記薄膜トランジスタは、各画素内に形成されていることを特徴とする請求項１に記載の表示装置。
【請求項６】
前記薄膜トランジスタは、走査信号駆動回路内に形成されていることを特徴とする請求項１に記載の表示装置。
【請求項７】
前記薄膜トランジスタは、ＲＧＢスイッチング回路内に形成されていることを特徴とする請求項１に記載の表示装置。
【請求項８】
表示装置は液晶表示装置であることを特徴とする請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に、基板に薄膜トンジスタが形成されている表示装置に関する。
【背景技術】
【０００２】
たとえばアクティブ・マトリックス型の液晶表示装置は、その基板の各画素の領域にスイッチング素子からなる薄膜トランジスタが形成されている。
【０００３】
この場合、薄膜トランジスタは、その半導体層に対して基板側にゲート絶縁膜を介してゲート電極が配置された、いわゆるボトムゲート型として構成するのが好ましいとされる。ゲート電極が遮光膜として機能し、バックライトからの光が半導体層に照射されるのを防止でき、光リーク電流の発生の少ない薄膜トランジスタを構成できるからである。
【０００４】
そして、このようなボトムゲート型の薄膜トランジスタであって、半導体層の区分けされた各領域をそれぞれの半導体層とする複数の薄膜トランジスタで構成するいわゆるマルチゲート構造と称されるものも用いられるに至っている。このようなマルチゲート構造の薄膜トランジスタはたとえばドレイン領域とチャネル領域間の電界集中の緩和によるオフ電流の低減が図れるようになるからである。
【０００５】
さらに、このような構成にあって、各薄膜トランジスタの半導体層において、チャネル領域とドレイン領域の間、およびチャネル領域とソース領域の間に、それぞれ前記ドレイン領域および前記ソース領域よりも不純物濃度の低いＬＤＤ（Lightly Doped Drain）領域を備えた構成となっているのが通常である。ＬＤＤ領域は、半導体層内のドレイン領域とチャネル領域の間で生じ易い電界集中を緩和でき、ボトムゲート型の薄膜トランジスタにおいて、製造工数を増大させることなく、容易に形成し易いからである。
【０００６】
図８は、表示装置に形成される上述の薄膜トランジスタの構成を示す断面図である。図８中、薄膜トランジスタＴＦＴは、半導体層ＰＳの区分けされた各領域をそれぞれの半導体層とする第１薄膜トランジスタＴＦＴ１と第２薄膜トランジスタＴＦＴ２とから構成されている。この場合、前記半導体層ＰＳのほぼ中央部において第１薄膜トランジスタＴＦＴ１のソース領域ＳＤと第２薄膜トランジスタＴＦＴ２のドレイン領域ＤＤを共通とする共通領域ＣＭＤを備えるようになっている。また、前記半導体層ＰＳに対して基板ＳＵＢ１側にゲート絶縁膜ＧＩを介して、第１薄膜トランジスタＴＦＴ１のゲート電極（図中ＧＴ１で示す）、および第２薄膜トランジスタＴＦＴ２のゲート電極（図中ＧＴ２で示す）が、それぞれ、互いに物理的に分離されて形成されている（電気的には互いに接続されている）。図８中、符号ＤＤはドレイン領域、符号ＳＤはソース領域、符号ＬＤはＬＤＤ領域を表している。なお、図８に示す構成については、ここでは、上述した範囲内の説明に留める。後に、図８と対応して描画した図１の構成の説明の際に詳述するからである。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上述した構成からなる薄膜トランジスタＴＦＴは、第１薄膜トランジスタＴＦＴ１のソース領域ＳＤと第２薄膜トランジスタＴＦＴ２のドレイン領域ＤＤを共通とする共通領域ＣＭＤの幅を最小としたい場合においても、その寸法Ｌｐは約５μｍとせねばならなかった。
【０００８】
その理由は、製造の際において、フォトリソグラフィ技術におけるフォトレジストの最小現像寸法（たとえば３μｍ）の他に、ゲート電極ＧＴ１、ＧＴ２の加工寸法ばらつき（たとえば０．５μｍ）、その現像寸法ばらつき（たとえば０．５μｍ）、およびゲート電極ＧＴ１、ＧＴ２と半導体層ＰＳのチャネル領域形成のためのマスクの合わせずれ（たとえば１μｍ）が考慮されなければならないからである。
【０００９】
このため、上述した構成からなる薄膜トランジスタＴＦＴは、そのサイズを小さくしようとしても限界を生じていた。
【００１０】
本発明の目的は、オフ電流の低減を図ったボトムゲート型の薄膜トランジスタのサイズを小さく構成できる表示装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の表示装置では、第１薄膜トランジスタＴＦＴ１のゲート電極と第２薄膜トランジスタＴＦＴ２のゲート電極をそれぞれ物理的に分離させることなく、互いに接続させた一体のものとして構成することにより、フォトリソグラフィ技術におけるフォトレジストの最小現像寸法のみを考慮して薄膜トランジスタを製造できるようにしたものである。
【００１２】
本発明の構成は、たとえば、以下のようなものとすることができる。
【００１３】
（１）本発明の表示装置は、基板に薄膜トランジスタが形成されている表示装置であって、
前記薄膜トランジスタは、その半導体層に対してゲート絶縁膜を介してゲート電極が配置されて形成されているとともに、
前記半導体層の区分けされた各領域をそれぞれの半導体層とする少なくとも第１薄膜トランジスタと第２薄膜トランジスタとから構成され、
前記半導体層において前記第１薄膜トランジスタのドレイン領域およびソース領域の一方の領域と前記第２薄膜トランジスタのドレイン領域およびソース領域の他方の領域を共通とする共通領域を備え、
第１薄膜トランジスタおよび第２の薄膜トランジスタは、それぞれ、それらの半導体層において、チャネル領域と前記ドレイン領域との間、およびチャネル領域と前記ソース領域との間に、それぞれ前記ドレイン領域および前記ソース領域よりも不純物濃度の低いＬＤＤ領域を備え、
前記ゲート電極は、前記半導体層の前記共通領域に跨り、少なくとも、前記第１薄膜トランジスタの前記チャネル領域および前記各ＬＤＤ領域、および前記第２薄膜トランジスタの前記チャネル領域および前記各ＬＤＤ領域に対向するように形成されていることを特徴とする。
【００１４】
（２）本発明の表示装置は、（１）において、前記半導体層はポリシリコンによって形成されていることを特徴とする。
【００１５】
（３）本発明の表示装置は、（１）において、前記薄膜トランジスタは、その半導体層に対して基板側へゲート絶縁膜を介してゲート電極が配置されて形成されていることを特徴とする。
【００１６】
（４）本発明の表示装置は、（１）において、平面的に観て、前記半導体層の領域内に、前記ドレイン領域、前記ソース領域、前記共通領域は、それぞれ、島状に形成され、前記ＬＤＤ領域は、前記ドレイン領域、前記ソース領域、前記共通領域の周囲を囲んで形成されていることを特徴とする。
【００１７】
（５）本発明の表示装置は、（１）において、前記薄膜トランジスタは、各画素内に形成されていることを特徴とする。
【００１８】
（６）本発明の表示装置は、（１）において、前記薄膜トランジスタは、走査信号駆動回路内に形成されていることを特徴とする。
【００１９】
（７）本発明の表示装置は、（１）において、前記薄膜トランジスタは、ＲＧＢスイッチング回路内に形成されていることを特徴とする。
【００２０】
（８）本発明の表示装置は、（１）において、表示装置は液晶表示装置であることを特徴とする。
【００２１】
なお、上記した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、上記した構成以外の本発明の構成の例は、本願明細書全体の記載または図面から明らかにされる。
【発明の効果】
【００２２】
このように構成した表示装置は、オフ電流の低減を図った薄膜トランジスタのサイズを小さく構成できるようにすることができる。
【００２３】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施例を図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。
【００２５】
〈実施例１〉
（表示装置の全体構成）
図２は、本発明による表示装置の実施例１を示す平面図である。図２は、たとえば携帯電話器に組み込まれる液晶表示装置の全体構成を示している。
【００２６】
図２において、液晶表示装置は、たとえばガラスからなる矩形状の基板ＳＵＢ１および基板ＳＵＢ２によって外囲器を構成するようになっている。基板ＳＵＢ１と基板ＳＵＢ２との間には液晶（図示せず）が挟持され、この液晶は、基板ＳＵＢ１と基板ＳＵＢ２を固定するシール材ＳＬによって封入されている。シール材ＳＬによって液晶が封入された領域は、その僅かな周辺を除いた中央部において液晶表示領域ＡＲを構成するようになっている。この液晶表示領域ＡＲは複数の画素がマトリックス状に配置された領域となっている。
【００２７】
基板ＳＵＢ１の下側辺部は、基板ＳＵＢ２から露出する部分を有し、この部分には、外部から信号を入力させるフレキシブル基板ＦＰＣの一端が接続されるようになっている。また、基板ＳＵＢ１上において、フレキシブル基板ＦＰＣと基板ＳＵＢ２の間の領域にはチップからなる半導体装置ＳＣＮが搭載されている。この半導体装置ＳＣＮは、基板ＳＵＢ１の面に形成された配線ＷＬを介してフレキシブル基板ＦＰＣからの各信号が入力されるようになっている。
【００２８】
また、シール材ＳＬと液晶表示領域ＡＲの間の領域であって、液晶表示領域Ａのたとえば左側の領域には走査信号駆動回路Ｖ、下側の領域にはＲＧＢスイッチング回路ＲＧＢＳが形成されている。これら走査信号駆動回路Ｖ、およびＲＧＢスイッチング回路ＲＧＢＳには半導体装置ＳＣＮから信号が供給されるようになっている。走査信号駆動回路Ｖは後述する複数のゲート信号線ＧＬに走査信号を順次供給するための回路からなり、ＲＧＢスイッチング回路ＲＧＢＳは後述する複数のドレイン信号線ＤＬに供給する映像信号を赤色用、緑色用、および青色用ごとに時系列的に切り替える回路からなっている。
【００２９】
ここで、走査信号駆動回路ＶおよびＲＧＢスイッチング回路ＲＧＢＳは、液晶表示領域ＡＲ内の画素の形成と並行して基板ＳＵＢ１上に形成される回路であり、それぞれ複数の薄膜トランジスタ（図示せず）を備えて構成されるようになっている。
【００３０】
液晶表示領域ＡＲには、ゲート信号線ＧＬ、およびドレイン信号線ＤＬが形成されている。ゲート信号線ＧＬは、図中ｘ方向に延在しｙ方向に並設され、それらの左側端は、走査信号駆動回路Ｖに接続されている。ドレイン信号線ＤＬは、図中ｙ方向に延在しｘ方向に並設され、それらの下端は、ＲＧＢスイッチング回路ＲＧＢＳに接続されている。
【００３１】
隣接する一対のゲート信号線ＧＬと隣接する一対のドレイン信号線ＤＬとで囲まれる領域（たとえば図中点線楕円枠内）は画素ＰＩＸの領域に相当するようになっている。画素ＰＩＸは、図中実線楕円枠Ａ内における等価回路図に示すように、ゲート信号線ＧＬからの走査信号によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸを備えて構成されている。
【００３２】
なお、画素電極ＰＸは、基板ＳＵＢ１と液晶を介して対向される基板ＳＵＢ２の前記液晶側の面において各画素に共通に形成される対向電極（図示せず）との間に電圧差に応じた電界を生じさせるようになっており、液晶はこの電界によって駆動されるようになっている。
【００３３】
図２では、携帯電話器に組み込まれる液晶表示装置を例に揚げて説明したが、本発明は、この種の液晶表示装置に限定されることはない。
【００３４】
また、図２に示す画素は、いわゆる縦電界方式と称される構成について示したものであるが、これに限定されることはなく、たとえば横電界方式と称される画素においても適用できる。
【００３５】
（画素および薄膜トランジスタの構成）
図３（ａ）は、画素ＰＩＸの具体的な構成の平面図を示し、薄膜トランジスタＴＦＴの形成領域（点線枠α内）の拡大図を図３（ｂ）に示している。また、図３（ｂ）のI−I線における断面図を図１に示す。
【００３６】
まず、図１に示すように、基板ＳＵＢ１があり、この基板ＳＵＢ１の液晶側の面に、シリコン窒化膜からなる下地層ＧＲＬが形成されている。この下地層ＧＲＬは基板ＳＵＢ１内の不純物が後述の薄膜トランジスタＴＦＴの多結晶半導体層ＰＳ内に侵入するのを阻止する膜となる。
【００３７】
下地層ＧＲＬの上面にはゲート電極ＧＴが形成されている。前記薄膜トランジスタＴＦＴは後述に示すように第１薄膜トランジスタＴＦＴ１と第２薄膜トランジスタＴＦＴ２とで構成され、第１薄膜トランジスタＴＦＴ１のゲート電極と第２薄膜トランジスタＴＦＴ１のゲート電極は分離されることなく、互いに接続された一個のゲート電極ＧＴとして形成されている。
【００３８】
下地層ＧＲＬの上面には、ゲート電極ＧＴをも被って、たとえばシリコン酸化膜あるいはシリコン窒化膜からなるゲート絶縁膜ＧＩが形成されている。
【００３９】
ゲート絶縁膜ＧＩの上面には、ゲート電極ＧＴを交差するようにしてたとえばポリシリコンからなる半導体層ＰＳが形成されている。
【００４０】
この半導体層ＰＳは、その区分けされた各領域において、第１薄膜トランジスタＴＦＴ１の半導体層、および第２薄膜トランジスタＴＦＴ２の半導体層となっている。
【００４１】
第１薄膜トランジスタＴＦＴ１の半導体層ＰＳは、図中左端から、ドレイン領域ＤＤ、ＬＤＤ領域ＬＤ、チャネル領域ＣＤ、ＬＤＤ領域ＬＤ、ソース領域ＳＤが形成され、第２薄膜トランジスタＴＦＴ２の半導体層は、図中右端から、ソース領域ＳＤ、ＬＤＤ領域ＬＤ、チャネル領域ＣＤ、ＬＤＤ領域ＬＤ、ドレイン領域ＤＤが形成されている。この場合、第１薄膜トランジスタＴＦＴ１のソース領域ＳＤと第２薄膜トランジスタＴＦＴ２のドレイン領域ＤＤは共通の領域（以下、共通領域ＣＭＤと称する）として構成されている。この半導体層ＰＳにおけるチャネル領域ＣＤ、ＬＤＤ領域ＬＤ、ソース領域ＳＤおよびドレイン領域ＤＤは、その順に、不純物濃度が高くなるようになっている。
【００４２】
ここで、ゲート電極ＧＴは、半導体層ＰＳの前記共通領域ＣＭＤに跨り、少なくとも、前記第１薄膜トランジスタＴＦＴ１の前記チャネル領域ＣＤおよび前記各ＬＤＤ領域ＬＤ、および前記第２薄膜トランジスタＴＦＴ２の前記チャネル領域ＣＤおよび前記各ＬＤＤ領域ＬＤに対向するような位置関係で配置されるようになっている。
【００４３】
なお、薄膜トランジスタＴＦＴのソース領域ＳＤおよびドレイン領域ＤＤは、バイアスの印加状態によって、入れ替わるようになるが、この実施例では、便宜上、ドレイン信号線ＤＬと接続される側をドレイン領域ＤＤとし、画素電極ＰＸと接続される側をソース領域ＳＤとして説明をする。
【００４４】
ゲート絶縁膜ＧＩの上面には半導体層ＰＳをも被って層間絶縁膜ＩＮが形成されている。この層間絶縁膜ＩＮの上面には、スルーホールＴＨｄを通して半導体層ＰＳのドレイン領域ＤＤと電気的に接続されるドレイン電極ＤＴ、およびスルーホールＴＨｓを通して半導体層ＰＳのソース領域ＳＤと電気的に接続されるソース電極ＳＴが形成されている。
【００４５】
ここで、ドレイン電極ＤＴは図示しないドレイン信号線ＤＬの一部として形成され、ソース電極ＳＴは後述の画素電極ＰＸとの接続を図るための延在部（パッド）を備えて形成されるようになっている。
【００４６】
層間絶縁膜ＩＮの上面には、ドレイン電極ＤＴ（ドレイン信号線ＤＬ）、ソース電極ＳＴをも被って保護膜ＰＡＳが形成されている。この保護膜ＰＡＳは薄膜トランジスタＴＦＴが液晶と直接に接触して特性劣化を引き起こすのを回避するために設けられている。保護膜ＰＡＳの上面には塗布によって形成される樹脂材によって平坦化膜ＯＣが形成されている。液晶側の表面を平坦化させるためである。
【００４７】
平坦化膜ＯＣの表面には、たとえばＩＴＯ（Indium Tin Oxide）からなる画素電極ＰＸが形成され、この画素電極ＰＸは、前記平坦化膜ＯＣ、保護膜ＰＡＳに形成されたスルーホールＴＨｐを通して薄膜トランジスタＴＦＴのソース電極ＳＴと電気的に接続されている。
【００４８】
このように構成された表示装置は、その薄膜トランジスタＴＦＴの半導体層ＰＳのほぼ中央部において、第１薄膜トランジスタＴＦＴ１のソース領域ＳＤ、あるいは第２薄膜トランジスタＴＦＴ２のドレイン領域ＤＤともなる共通領域ＣＭＤの幅Ｌｉをたとえば３μｍと大幅に狭く構成することができる。薄膜トランジスタＴＦＴのゲート電極ＧＴを、第１薄膜トランジスタＴＦＴ１と第２薄膜トランジスタＴＦＴ２のそれぞれに分離させて構成することなく、前記共通領域ＣＭＤを跨って、一体に形成するようにしたからである。このようにすることにより、製造の際のフォトリソグラフィ技術において、分離させて形成する２個のゲート電極の加工寸法ばらつき（たとえば０．５μｍ）、その現像寸法ばらつき（たとえば０．５μｍ）、および各ゲート電極と半導体層ＰＳのチャネル領域形成のためのマスクの合わせずれ（たとえば１μｍ）を考慮することなく、フォトレジストの最小現像寸法（たとえば３μｍ）を考慮することで、構成させることができるからである。したがって、オフ電流の低減を図ったボトムゲート型の薄膜トランジスタＴＦＴのサイズを小さく構成できる。
【００４９】
（製造方法）
図４（ａ）ないし（ｅ）、図５（ｆ）ないし（ｉ）、図６（ｊ）ないし（ｌ）は、本発明の表示装置の製造方法の一実施例を示す工程図である。これら工程図は図１に対応して描いている。以下、工程順に説明する。
【００５０】
工程１．（図４（ａ））
まず、たとえばガラスからなる基板ＳＵＢ１を用意し、この基板の主面に、たとえばＣＶＤ法を用いて、シリコン窒化膜からなる下地層ＧＲＬを形成する。この下地層ＧＲＬは基板ＳＵＢ内の不純物が後述の薄膜トランジスタＴＦＴの多結晶の半導体層ＰＳ内に侵入するのを阻止する膜となる。
【００５１】
工程２．（図４（ｂ））
基板ＳＵＢの下地層ＧＲＬの上面に、金属層をパターン化することによって、薄膜トランジスタＴＦＴのゲート電極ＧＴを形成する。このゲート電極は、その幅が比較的大きく形成されている。後述の第１薄膜トランジスタＴＦＴ１および第２薄膜トランジスタＴＦＴ２のそれぞれのゲート電極を物理的に分離させることなく一体として構成するからである。金属層はたとえばＭｏ、Ｗ、Ｔｉ、あるいはこれらの合金等の高融点材料からなっている。後述の非晶質半導体層ＡＳの結晶化工程で高温にされるようになるからである。
【００５２】
工程３．（図４（ｃ））
ゲート電極ＧＴをも被って下地層ＧＲＬの上面に、たとえばＣＶＤ法を用いて、ゲート絶縁膜ＧＩ、アモルファスシリコンからなる非晶質の半導体層ＡＳを順次積層させて形成する。ゲート絶縁膜ＧＩとしてはシリコン酸化膜あるいはシリコン窒化膜が用いられる。
【００５３】
工程４．（図４（ｄ））
半導体層ＡＳの脱水素処理を行う。そして、半導体層ＡＳにエキシマレーザを照射することにより、半導体層ＡＳを結晶化させてポリシリコンである多結晶の半導体層ＰＳに変質させる。
【００５４】
工程５．（図４（ｅ））
半導体層ＰＳを、周知のフォトリソグラフィ技術による選択エッチング法を用いて、島状にパターン化する。
【００５５】
工程６．（図５（ｆ））
パターン化された半導体層ＰＳをも被ってゲート絶縁膜ＧＩの上面に、たとえばＣＶＤ法を用いて、たとえばシリコン酸化膜からなる絶縁膜ＩＮ１を形成する。この絶縁膜ＩＮ１は次に示すインプラの不純物打ち込みスルー膜の機能を有するもので、その膜厚は約２００ｎｍ以下とするのが適当である。そして、絶縁膜ＩＮ１を通して、たとえばリンあるいはボロンからなる不純物を半導体層ＰＳに打ち込み（インプラ）、これにより、後に完成される薄膜トランジスタＴＦＴのＶｔｈの制御をする。
【００５６】
工程７．（図５（ｇ））
絶縁膜ＩＮ１の上面にフォトレジストを塗布し、周知のフォトリソグラフィ技術を用い、半導体層ＰＳにおいて形成すべく薄膜トランジスタＴＦＴ１、薄膜トランジスタＴＦＴ２のそれぞれのチャネル領域およびＬＤＤ領域上の部分のフォトレジスト膜ＲＳＴを残存させる。
【００５７】
この場合、ゲート電極ＧＬは、第１薄膜トランジスタＴＦＴ１と第２薄膜トランジスタＴＦＴ２のそれぞれに分離させることなく一体に形成されている。このため、半導体層ＰＳにおいて、第１薄膜トランジスタＴＦＴ１のソース領域ＳＤおよび第２薄膜トランジスタＴＦＴ２のドレイン領域ＤＤでもある共通領域ＣＭＤの幅Ｌｉをゲート電極ＧＬに影響されることなく設定することができる。すなわち、フォトレジストの最小現像寸法（たとえば３μｍ）を考慮して形成できることから、該共通領域ＣＭＤの幅Ｌｉを約３μｍと大幅に狭くすることができる。
【００５８】
前記フォトレジスト膜ＲＳＴを残存させたまま、高濃度の不純物（たとえばリン）をイオン打ち込みすることにより、半導体層ＰＳにおいて薄膜トランジスタＴＦＴ１、薄膜トランジスタＴＦＴ２のソース領域ＳＤおよびドレイン領域ＤＤを形成する。高濃度の不純物は、多結晶半導体層ＰＳ中において、たとえば１ｅ２０（ａｔｍ／ｃｍ３）打ち込む。
【００５９】
工程８．（図５（ｈ））
前記フォトレジスト膜ＲＳＴにアッシングおよび熱処理を施し、該フォトレジスト膜の周辺輪郭を内側へ約０．５〜２μｍ後退させることによって、新たなパターンのフォトレジスト膜ＲＳＴ'を形成する。このようにして形成したフォトレジスト膜ＲＳＴ'は、フォトリソグラフィ技術によって新たにフォトレジスト膜を形成する場合と比較すると、マスクずれの影響を抑制でき、このフォトレジスト膜ＲＳＴ'を用いて形成する後述のＬＤＤ層の長さにおいてばらつきを少なくすることができる。
【００６０】
新たなパターンのフォトレジスト膜ＲＳＴ'を残存させたまま、低濃度の不純物（たとえばリン）をイオン打ち込みすることにより、半導体層ＰＳにおいて第１薄膜トランジスタＴＦＴ１、第２薄膜トランジスタＴＦＴ２のＬＤＤ領域ＬＤを形成する。低濃度の不純物は、多結晶半導体層ＰＳ中において、たとえば１ｅ１７〜１ｅ１９（ａｔｍ／ｃｍ３）打ち込む。その後、新たなパターンのフォトレジスト膜ＲＳＴ'を除去する。
【００６１】
工程９．（図５（ｉ））
絶縁膜ＩＮ１の上面に絶縁膜ＩＮ２を形成する。この絶縁膜ＩＮ２は、この絶縁膜ＩＮ２上に形成する後述のソース電極ＳＴおよびドレイン電極ＤＴのそれぞれがゲート電極ＧＴとの間に発生する容量を減少させるために設けられる。その後、アニール処理を行う。このアニール処理は、半導体層ＰＳに打ち込まれた不純物の活性化、および不純物打ち込みによって発生した結晶欠陥の修復のためになされる。なお、絶縁膜ＩＮ２は前記絶縁膜ＩＮ１とともに層間絶縁膜ＩＮを構成するようになる。
【００６２】
工程１０．（図６（ｊ））
層間絶縁膜ＩＮに、周知のフォトリソグラフィ技術による選択エッチング法を用いて、スルーホールＴＨｄ、ＴＨｓを形成する。スルーホールＴＨｄは半導体層ＰＳ内のドレイン領域ＤＤの一部を露出させるスルーホール、スルーホールＴＨｓは半導体層ＰＳ内のソース領域ＳＤの一部を露出させるスルーホールである。
【００６３】
層間絶縁膜ＩＮの表面の全域に、スルーホールＴＨｄ、ＴＨｓをも被って金属層を形成し、周知のフォトリソグラフィ技術による選択エッチング法を用いて、薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴを形成する。ドレイン電極ＤＴはスルーホールＴＨｄを通して多結晶半導体層ＰＳ内のドレイン領域に電気的に接続された電極、ソース電極ＳＴはスルーホールＴＨｓを通して多結晶半導体層ＰＳ内のソース領域に電気的に接続された電極となる。
【００６４】
工程１１．（図６（ｋ））
ドレイン電極ＤＴおよびソース電極ＳＴをも被って層間絶縁膜ＩＮの上面に保護膜ＰＡＳを形成する。この保護膜ＰＡＳとしてはたとえばシリコン窒化膜が用いられる。
【００６５】
工程１２．（図６（ｌ））
保護膜ＰＡＳの上面にたとえば樹脂を塗布して形成することにより平坦化膜ＯＣを形成する。平坦化膜ＯＣおよび保護膜ＰＡＳにスルーホールＴＨｐを形成し、ドレイン電極ＤＴの一部を露出させる。平坦化膜ＯＣの表面の全域に、スルーホールＴＨｐをも被ってたとえばＩＴＯ（Indium Tin Oxide）からなる透明導電膜を形成し、周知のフォトリソグラフィ技術による選択エッチング法を用いて、画素電極ＰＸを形成する。この画素電極ＰＸは、スルーホールＴＨｐを通して、薄膜トランジスタＴＦＴのソース電極ＳＴと電気的に接続されるようにして形成される。
【００６６】
〈実施例２〉
図７は、本発明の表示装置の実施例２を示す構成図である。図７（ａ）は図１と対応させて描いており、図７（ｂ）は薄膜トランジスタＴＦＴの半導体層ＰＳを平面的に観た図である。
【００６７】
図７において、図１の場合と比較した場合に異なる構成は、半導体層ＰＳにおいて、第１薄膜トランジスタＴＦＴ１のドレイン領域ＤＤ、ソース領域ＳＤ、第２トランジスタＴＦＴ２のドレイン領域ＤＤ、ソース領域ＳＤがそれぞれ半導体層ＰＳ内に島状に形成されていることにある。そして、第１薄膜トランジスタＴＦＴ１のＬＤＤ領域ＬＤは、それぞれ、ドレイン領域ＤＤ、ソース領域ＳＤの各周囲を囲むようにして形成され、第２薄膜トランジスタＴＦＴ２のＬＤＤ領域ＬＤは、それぞれ、ドレイン領域ＤＤ、ソース領域ＳＤの各周囲を囲むようにして形成されている。
【００６８】
このような構成の場合においても、第１薄膜トランジスタＴＦＴ１、第２トランジスタＴＦＴ２のゲート電極ＧＬは、物理的に分離されることなく、半導体層ＰＳのほぼ中央部において第１薄膜トランジスタＴＦＴ１のソース領域ＳＤおよび第２薄膜トランジスタＴＦＴ２のドレイン領域となる共通領域ＣＭＤを跨って、一体に形成されている。このため、上述した理由と同様の理由で、前記共通領域ＣＭＤの幅を狭く構成することができる。
【００６９】
上述した各実施例の薄膜トランジスタＴＦＴは、２個の薄膜トランジスタを備えるものとして説明したが、３個以上であってもよい。この場合にあって、隣接して配置される複数の薄膜トランジスタのうち一つの薄膜トランジスタを第１薄膜トランジスタとし、この第１薄膜トランジスタに隣接する他の薄膜トランジスタを第２薄膜トランジスタとして把握することができる。
【００７０】
上述した各実施例の薄膜トランジスタＴＦＴはボトムゲート型のものを示したが、これに限ることはなく、トップゲート型のものにも適用できる。
【００７１】
上述した各実施例の薄膜トランジスタＴＦＴは、各画素内に形成される薄膜トランジスタを示したものである。しかし、図２に示した走査信号駆動回路Ｖ、あるいはＲＧＢスイッチング回路ＲＧＢＳを構成する薄膜トランジスタに適用してもよい。
【００７２】
上述した各実施例の薄膜トランジスタＴＦＴは、ドレイン信号線ＤＬと接続される側をドレイン領域ＤＤ、画素電極ＰＸと接続される側をソース領域ＳＤとしたものである。しかし、この関係は、上述したようにバイアスの印加状態によって変わり、ドレイン信号線ＤＬと接続される側をソース領域ＳＤ、画素電極ＰＸと接続される側をドレイン領域ＤＤとなり得る。
【図面の簡単な説明】
【００７３】
【図１】本発明の表示装置の実施例１の構成を示す要部断面図である。
【図２】本発明の表示装置の実施例１の構成を示す概略平面図である。
【図３】本発明の表示装置の画素の実施例１の構成を示す概略平面図である。
【図４】本発明の表示装置の製造方法の一実施例を示す工程図で、図５、図６とともに一連の工程を示している。
【図５】本発明の表示装置の製造方法の一実施例を示す工程図で、図４、図６とともに一連の工程を示している。
【図６】本発明の表示装置の製造方法の一実施例を示す工程図で、図４、図５とともに一連の工程を示している。
【図７】本発明の表示装置の実施例２の構成を示す要部断面図である。
【図８】従来の表示装置の構成を示す断面図で、図１と対応して描画している。
【符号の説明】
【００７４】
ＳＵＢ１、ＳＵＢ２……基板、ＳＬ……シール材、ＡＲ……液晶表示領域、Ｖ……走査信号駆動回路、ＲＧＢＳ……ＲＧＢスイッチング回路、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＳＣＮ……半導体装置、ＰＩＸ……画素、ＰＸ……画素電極、ＴＦＴ……画素電極、ＦＰＣ……フレキシブル基板、ＧＴ……ゲート電極、ＰＳ……半導体層（多結晶半導体層）、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＧＲＬ……下地層、ＧＩ……ゲート絶縁膜、ＤＤ……ドレイン領域、ＳＤ……ソース領域、ＣＤ……チャネル領域、ＣＭＤ……共通領域（第１薄膜トランジスタＴＦＴ１のソース領域とともに第２薄膜トランジスタＴＦＴ２のドレイン領域となっている領域）、ＰＡＳ……保護膜、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＯＣ……平坦化膜、ＲＳＴ、ＲＳＴ'……フォトレジスト膜、ＴＨｄ、ＴＨｓ、ＴＨｐ……スルーホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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