(57)【要約】【課題】ピクセルクロック信号の広範囲の周波数に対応して位相誤差をディジタル化する場合の装置構成を簡素化する。【解決手段】位相検出回路１は、単位遅延時間が可変とされ、２つの信号変化の時間差を単位遅延時間の整数倍である計数値として計数する遅延計数部１１と、遅延量調整回路１２と、除算回路１３と、を備える。遅延計数部１１は、ピクセルクロック信号ＣＬＫの周期の所定倍を計数値Ｎ１（Ｎ１は正の整数）として、水平同期信号ＨＳのエッジとこのエッジの直前のピクセルクロック信号ＣＬＫのエッジとの時間差を計数値Ｎ２（Ｎ２は正の整数）として、それぞれ時分割的に計数して出力する。遅延量調整回路１２は、計数値Ｎ１に基づいて単位遅延時間を調整する。除算回路１３は、水平同期信号ＨＳとピクセルクロック信号ＣＬＫとの間の位相情報としてＮ２／Ｎ１を求めて出力する。【選択図】図２
2010124327.tif 000002
【特許請求の範囲】
【請求項１】
水平同期信号から水平同期信号に同期するピクセルクロック信号を生成するＰＬＬ回路における位相検出回路であって、
単位遅延時間が可変とされ、２つの信号変化の時間差を前記単位遅延時間の整数倍である計数値として計数する遅延計数部と、
遅延量調整回路と、
除算回路と、
を備え、
前記遅延計数部は、前記ピクセルクロック信号の周期の所定倍を計数値Ｎ１（Ｎ１は正の整数）として、前記水平同期信号のエッジとこのエッジの直前の前記ピクセルクロック信号のエッジとの時間差を計数値Ｎ２（Ｎ２は正の整数）として、それぞれ時分割的に計数して出力し、
前記遅延量調整回路は、前記計数値Ｎ１に基づいて前記単位遅延時間を調整し、
前記除算回路は、前記水平同期信号と前記ピクセルクロック信号との間の位相情報としてＮ２／Ｎ１を求めて出力することを特徴とする位相検出回路。
【請求項２】
前記単位遅延時間が前記ピクセルクロック信号の周期に比例するように定められることを特徴とする請求項１記載の位相検出回路。
【請求項３】
前記遅延量調整回路は、計数値Ｎ１に対して前記単位遅延時間を反比例するように調整することを特徴とする請求項１記載の位相検出回路。
【請求項４】
前記遅延計数部は、
計数値Ｎ１に対応した電流値を有する電流を生成する電流源と、
前記電流源の電流で充電または放電する容量素子と、
を備え、
前記単位遅延時間が前記容量素子における端子電圧に対応して設定されることを特徴とする請求項１乃至３のいずれか一に記載の位相検出回路。
【請求項５】
前記遅延計数部は、
それぞれが前記単位遅延時間の遅延を有すると共に、縦続接続される複数の可変遅延回路と、
前記複数の可変遅延回路のそれぞれの出力をラッチする複数のラッチ回路と、
前記複数のラッチ回路の出力をエンコードして前記計数値として出力するエンコード回路と、
を備え、
前記エンコード回路は、２つの信号変化を前記ラッチ回路のリセットタイミングとラッチタイミングとに対応させて前記２つの信号変化の時間差を前記計数値として出力することを特徴とする請求項１乃至４のいずれか一に記載の位相検出回路。
【請求項６】
前記遅延計数部は、
周期が前記単位遅延時間となるように発振する発振回路と、
前記発振回路の出力パルスを計数して計数値として出力するカウンタと、
を備え、
前記カウンタは、２つの信号変化をリセットタイミングとカウント停止タイミングとに対応させて前記２つの信号変化の時間差を前記計数値として出力することを特徴とする請求項１乃至４のいずれか一に記載の位相検出回路。
【請求項７】
水平同期信号から水平同期信号に同期するピクセルクロック信号を生成するＰＬＬ回路における位相検出方法であって、
前記ピクセルクロック信号の周期の所定倍を計数値Ｎ１（Ｎ１は正の整数）として計数するステップと、
前記水平同期信号のエッジとこのエッジの直前の前記ピクセルクロック信号のエッジとの時間差を計数値Ｎ２（Ｎ２は正の整数）として計数するステップと、
前記水平同期信号と前記ピクセルクロック信号との間の位相情報としてＮ２／Ｎ１を求めて出力するステップと、
前記計数値Ｎ１に基づいて単位遅延時間を調整するステップと、
を含み、
前記単位遅延時間が可変とされ、前記計数値は、２つの信号変化の時間差を前記単位遅延時間の整数倍として表すことを特徴とする位相検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相検出回路および位相検出方法に係り、特に、映像信号の水平同期信号から水平同期信号に同期するピクセルクロック信号を生成するＰＬＬ（Phase Locked Loop）回路における位相検出回路および位相検出方法に係る。
【背景技術】
【０００２】
複合映像信号を扱う機器では、水平同期信号（Ｈ．ＳＹＮＣ）とピクセルクロック信号（サブキャリア信号）との位相関係（ＳＣＨ）を求める必要がある。このような位相関係を求めるＳＣＨ検出装置が特許文献１において開示されている。このＳＣＨ検出装置は、最小単位遅延時間を有するディレイユニットをＮ段従属接続して構成された遅延手段と、各々のディレイユニット毎に対応付けられた複数のラッチ手段と、複数ラッチ手段の出力をエンコードするエンコード手段とを備え、水平同期信号と同期クロックの位相差を抽出してＳＣＨ情報を求める。
【０００３】
ここでエンコーダ手段は、Ｎ段のディレイユニットの初段から後段の方向に各ラッチ手段の出力を検査し、ひとつ前のラッチ手段の出力と初めて差が現れた場所でのディレイユニットの段数を測定する。そして水平同期信号と同期クロックとの位相差を抽出してＳＣＨ情報を求める。このような構成によりディジタル化に適した回路構成を実現し、ディジタル集積回路にも適した回路構成として、機器の小型化、無調整化、高信頼性化を図ることができる。
【０００４】
【特許文献１】特開平３−２３５５９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
ところで、パーソナルコンピュータ（ＰＣ）等の映像信号におけるピクセルクロック信号の生成を考えた場合、ピクセルクロック信号の対応範囲は、種々の表示装置等に対応するために例えば１０ＭＨｚ〜２００ＭＨｚ程度と幅が広い。この場合、１ピクセルの周期は、５ｎｓから１００ｎｓとなる。そして、１ピクセルを１６分割した精度で位相を検出したいとするならば、ひとつのディレイユニットの遅延量は、５ｎｓ／１６＝０．３１２５ｎｓであって、１００ｎｓ／０．３１２５ｎｓ＝３２０個のディレイユニットが必要となる。さらに、プロセスバラつき、電源電圧変動などの影響を考えるならば、その倍程度のディレイユニット（例えば６４０個程度のディレイユニット）を用意する必要が生じる。このように広範囲のピクセル周波数に対応するためには、ディレイユニットの総数が非常に大きくなる。加えて、ディレイユニットの遅延量のバラつき等を考慮すると、その数はさらに大きくなる。その結果、装置の回路構成、回路レイアウト共に極めて複雑となる。
【０００７】
従来のＳＣＨ検出装置において、ピクセルクロック信号の一定の周波数に対する位相検出では、遅延素子を固定数用意すれば問題はない。しかしながら、先に述べたように広範囲のピクセルクロック信号の周波数に対応する場合、分解能を保つためにディレイユニットを多数用意して複雑な回路にするか、回路構成を簡素にして高周波側では分解能を粗くするか、というトレードオフが生じてしまう。
【０００８】
この様子を図８を用いて説明する。図８（ａ）において、ピクセルクロック信号の周波数が高い場合に所望の分解能を確保するようにディレイユニット（遅延素子）の刻み（単位遅延時間に対応）を設定すると、周波数が低い側で多数のディレイユニット（遅延素子）が必要となる。他方、ピクセルクロック信号の周波数が低い場合に所望の分解能を確保するように遅延素子の刻みを設定すると、周波数が高い側で分解能が不足してしまう。
【課題を解決するための手段】
【０００９】
上述の分解能を確保すると共に装置の複雑化を回避するために、本発明者は、各ディレイユニットの遅延量をピクセルクロック信号の周波数に応じて可変とすれば、分解能を保ったままディレイユニットの数を減少させる、あるいは削除することが可能であることに着目した。すなわち、図８（ｂ）に示すように、ピクセルクロック信号の周波数に応じてディレイユニット（遅延素子）の遅延量を変えることで分解能を周波数に依存しないようにすれば、回路が簡素化されることに着目した。そして、これに基づいて本発明を創案するに至った。
【００１０】
本発明の１つのアスペクト（側面）に係る位相検出回路は、水平同期信号から水平同期信号に同期するピクセルクロック信号を生成するＰＬＬ回路における位相検出回路であって、単位遅延時間が可変とされ、２つの信号変化の時間差を単位遅延時間の整数倍である計数値として計数する遅延計数部と、遅延量調整回路と、除算回路と、を備え、遅延計数部は、ピクセルクロック信号の周期の所定倍を計数値Ｎ１（Ｎ１は正の整数）として、水平同期信号のエッジとこのエッジの直前のピクセルクロック信号のエッジとの時間差を計数値Ｎ２（Ｎ２は正の整数）として、それぞれ時分割的に計数して出力し、遅延量調整回路は、計数値Ｎ１に基づいて単位遅延時間を調整し、除算回路は、水平同期信号とピクセルクロック信号との間の位相情報としてＮ２／Ｎ１を求めて出力する。
【００１１】
本発明の他のアスペクト（側面）に係る位相検出方法は、水平同期信号から水平同期信号に同期するピクセルクロック信号を生成するＰＬＬ回路における位相検出方法であって、ピクセルクロック信号の周期の所定倍を計数値Ｎ１（Ｎ１は正の整数）として計数するステップと、水平同期信号のエッジとこのエッジの直前のピクセルクロック信号のエッジとの時間差を計数値Ｎ２（Ｎ２は正の整数）として計数するステップと、水平同期信号とピクセルクロック信号との間の位相情報としてＮ２／Ｎ１を求めて出力するステップと、計数値Ｎ１に基づいて単位遅延時間を調整するステップと、を含み、単位遅延時間が可変とされ、計数値は、２つの信号変化の時間差を単位遅延時間の整数倍として表す。
【発明の効果】
【００１２】
本発明によれば、ピクセルクロック信号の広範囲の周波数に対応して水平同期信号との位相誤差をディジタル化する場合の装置構成を簡素化することができる。
【発明を実施するための最良の形態】
【００１３】
図１は、本発明の実施形態に係るＰＬＬ回路の構成を示す図である。図１において、ＰＬＬ回路は、位相検出回路１、ループフィルタ２、数値制御発振器３、カウンタ４、比較器５を備える。
【００１４】
位相検出回路１は、水平同期信号ＨＳとカウンタ４の出力信号ＨＣＮＴの位相を比較し、比較結果をループフィルタ２に出力する。ループフィルタ２は、比較結果の微細変化を取り除いて数値制御発振器３に出力する。数値制御発振器３は、フィルタリングされた比較結果に基づいた周波数のピクセルクロック信号ＣＬＫを生成する。カウンタ４は、ピクセルクロック信号ＣＬＫをカウントし、カウント値ＨＣＮＴをカウントアップさせる。比較器５は、カウント値ＨＣＮＴと水平方向の総ピクセル数とを比較して同数になると、カウンタ４をクリアする。
【００１５】
ＰＬＬ回路は、このようなループ系を構成することで、水平同期信号ＨＳの開始エッジの位相と、カウント値ＨＣＮＴが水平方向の総ピクセル数を示すタイミングとが一致するように制御される。ここで、１水平期間の開始タイミングは、比較器５の入力同士が同値であると判断したときとされる。したがって、水平同期信号ＨＳの周期を水平方向の総ピクセル数だけ分割したピクセルクロック信号ＣＬＫが生成される。
【００１６】
次に、位相検出回路１について説明する。図２は、本発明の実施形態に係る位相検出回路である。位相検出回路１は、水平同期信号ＨＳから水平同期信号ＨＳに同期するピクセルクロック信号ＣＬＫを生成するＰＬＬ回路に用いられ、単位遅延時間が可変とされ、２つの信号変化の時間差を単位遅延時間の整数倍である計数値として計数する遅延計数部１１と、遅延量調整回路１２と、除算回路１３と、制御部１４とを備える。
【００１７】
遅延計数部１１は、ピクセルクロック信号ＣＬＫの周期の所定倍を計数値Ｎ１（Ｎ１は正の整数）として、水平同期信号ＨＳのエッジとこのエッジの直前のピクセルクロック信号ＣＬＫのエッジとの時間差を計数値Ｎ２（Ｎ２は正の整数）として、それぞれ時分割的に計数して出力する。遅延量調整回路１２は、計数値Ｎ１に基づいて単位遅延時間を調整する。除算回路１３は、水平同期信号ＨＳとピクセルクロック信号ＣＬＫとの間の位相情報としてＮ２／Ｎ１を求めて出力する。制御部１４は、カウント値ＨＣＮＴを入力して遅延計数部１１および除算回路１３に対し必要な動作タイミングを与える。
【００１８】
ここで、単位遅延時間がピクセルクロック信号ＣＬＫの周期に比例するように定められることが好ましい。
【００１９】
また、遅延量調整回路１２は、計数値Ｎ１に対して単位遅延時間を反比例するように調整することが好ましい。
【００２０】
さらに、遅延計数部１１は、計数値Ｎ１に対応した電流値を有する電流を生成する電流源と、電流源の電流で充電または放電する容量素子と、を備え、単位遅延時間が容量素子における端子電圧に対応して設定されるようにしてもよい。
【００２１】
また、遅延計数部１１は、それぞれが単位遅延時間の遅延を有すると共に、縦続接続される複数の可変遅延回路と、複数の可変遅延回路のそれぞれの出力をラッチする複数のラッチ回路と、複数のラッチ回路の出力をエンコードして計数値として出力するエンコード回路と、を備え、エンコード回路は、２つの信号変化をラッチ回路のリセットタイミングとラッチタイミングとに対応させて２つの信号変化の時間差を計数値として出力するようにしてもよい。
【００２２】
さらに、遅延計数部１１は、周期が単位遅延時間となるように発振する発振回路と、発振回路の出力パルスを計数して計数値として出力するカウンタと、を備え、カウンタは、２つの信号変化をリセットタイミングとカウント停止タイミングとに対応させて２つの信号変化の時間差を計数値として出力するようにしてもよい。
【００２３】
以上のような位相検出回路１によれば、２つの信号変化の時間差を単位遅延時間の整数倍である計数値として計数するので、ディレイユニット相当の数を減少あるいは実質的に削除することが可能である。したがって、回路構成を簡素にすることができる。
【００２４】
以下、実施例に即し、詳しく説明する。
【実施例１】
【００２５】
図３は、本発明の第１の実施例に係る位相検出回路の回路図である。図３において、図２と同一の符号は、同一物を表す。
【００２６】
遅延計数部１１は、ＰＭＯＳトランジスタＭ０、ＭＰ１〜ＭＰｎ（ｎは２以上の整数）、ＮＭＯＳトランジスタＭＮ１〜ＭＮｎ、インバータ回路ＵＩ１〜ＵＩｎ、コンデンサＣ１〜Ｃｎ、可変電流源ＶＩＢ、フリップフロップ回路ＵＤ１〜ＵＤｎ、エンコーダＵ１０、セレクタＳＷ１を備える。除算回路１３は、レジスタＵ１３、Ｕ１４、除算器Ｕ１５、スケール調整回路Ｕ１６、セレクタＳＷ２を備える。
【００２７】
可変電流源ＶＩＢは、ソースを電源ＶＤＤに接続したＰＭＯＳトランジスタＭ０におけるゲートとドレインを短絡したノードＳ０に接続される。ＰＭＯＳトランジスタＭＰ１〜ＭＰｎのそれぞれは、ＰＭＯＳトランジスタＭ０と同じ電流量を流すように、ＰＭＯＳトランジスタＭ０とＰＭＯＳトランジスタＭＰ１〜ＭＰｎを同形状とし、それぞれのゲートを共通に接続し、それぞれのソースを電源ＶＤＤに接続する。
【００２８】
ＰＭＯＳトランジスタＭＰ１のドレイン（ノードＳ１）には、ＮＭＯＳトランジスタＭＮ１のドレインとコンデンサＣ１の一端とインバータ回路ＵＩ１の入力端を接続する。また、ＮＭＯＳトランジスタＭＮ１のソースとコンデンサＣ１の他端は、接地される。ＮＭＯＳトランジスタＭＮ１は、スイッチとして機能し、ゲートがＨレベルの場合、オン状態であって、ＭＰ１に流れる電流がＭＮ１を流れ、ドレイン（ノードＳ１）は接地レベルとなる。また、ＮＭＯＳトランジスタＭＮ１のゲートがＬレベルの場合、スイッチとしてはオフ状態になり、ＭＰ１に流れる電流は、コンデンサＣ１に流れ、時間と共にＭＮ１のドレイン（ノードＳ１）の電位は上昇する。そして、ノードＳ１の電位がインバータ回路ＵＩ１の閾値電圧を超えると、インバータ回路ＵＩ１の出力はＬレベルとなる。また、インバータ回路ＵＩ１の出力は、フリップフロップ回路ＵＤ１のＤ端子に接続される。
【００２９】
尚、以上のような構成は、ＰＭＯＳトランジスタＭＰ１〜ＭＰｎに関しても、それぞれで同様である。
【００３０】
ここで、インバータ回路ＵＩ１の出力は、ＮＭＯＳトランジスタＭＮ２のゲートに接続される。同様に、インバータ回路ＵＩ２の出力は、ＮＭＯＳトランジスタＭＮ３のゲートに接続される。このようにインバータ回路の出力は、順次次段のスイッチとして動作するトランジスタのゲートに接続される。
【００３１】
また、初段のＮＭＯＳトランジスタＭＮ１のゲートは、制御部１４からの信号Ｉ＿ＯＦＦによって制御され、最終段のインバータ回路ＵＩｎの出力は、フリップフロップＵＤｎ回路のＤ端子への接続のみとなる。
【００３２】
ここで、ＮＭＯＳトランジスタＭＮ１のゲート、すなわち信号Ｉ＿ＯＦＦがＨレベルの場合、前述の通り、ノードＳ１は接地レベルである。接地レベルは論理的にはＬレベルであり、インバータ回路ＵＩ１の出力はＨレベルとなる。その結果、インバータ回路ＵＩ１の出力を受けるＭＮ２もオン状態になる。したがって、インバータ回路ＵＩ２の入力（ノードＳ２）は、論理的にＬレベルになり、その出力はインバータ回路ＵＩ１と同様にＨレベルとなる。以降、同じように論理を追うと、インバータ回路ＵＩ１〜ＵＩｎの出力（ノードＳＤ１〜ＳＤｎ）は全てＨレベルとなる。
【００３３】
その後、ＮＭＯＳトランジスタＭＮ１のゲートをＬレベルにすると、前述の通り、ＰＭＯＳトランジスタＭＰ１を流れる電流がコンデンサＣ１を充電し、ノードＳ１を上昇させる。ここで、可変電流源ＶＩＢの電流値をＩＢとし、コンデンサＣ１の容量値をＣｄとすると、ＰＭＯＳトランジスタＭＰ１にはＭ０と同量の電流が流れるため、ノードＳ１の電位は時間に対して、ＩＢ／Ｃｄの傾きで上昇する。インバータ回路ＵＩ１の閾値電圧をＶＴＨとすると、ノードＳ１の電位は、ＶＴＨ・Ｃｄ／ＩＢ時間後に、インバータ回路ＵＩ１の閾値電圧ＶＴＨを超え、インバータ回路ＵＩ１の出力はＬレベルになる。その結果、インバータ回路ＵＩ１の出力を受けるＮＭＯＳトランジスタＭＮ２はオフ状態になり、ＮＭＯＳトランジスタＭＮ１がオフになったときの同様な状態がノードＳ２に現れる。
【００３４】
ここで、インバータ回路ＵＩ１〜ＵＩｎは、同一チップ内に形成され、同一形状かつ近傍配置することで、それぞれの閾値電圧をほぼ一致させることができるため、閾値電圧を全てＶＴＨとする。また、同様にコンデンサＣ１〜Ｃｎも同一形状かつ近傍配置することで、その容量値をほぼ同じにすることができるため、ここでは、コンデンサＣ１〜Ｃｎの容量値を全てＣｄとする。
【００３５】
ノードＳ２の電位は、ノードＳ１同様、ＮＭＯＳトランジスタＭＮ２がオフしてＶＴＨ・Ｃｄ／ＩＢ時間後に、インバータ回路ＵＩ２の閾値電圧ＶＴＨを超え、インバータ回路ＵＩ２の出力をＬレベルにする。以降、同じように論理を追うと、インバータ回路ＵＩ１〜ＵＩｎの出力（ノードＳＤ１〜ＳＤｎ）は、ＶＴＨ・Ｃｄ／ＩＢ時間おきに順々にＬレベルとなる。
【００３６】
また、フリップフロップ回路ＵＤ１〜ＵＤｎのクロック端子は、全てセレクタＳＷ１の出力に接続され、ラッチタイミング信号ＳＣＬによって同一タイミングでデータを保持する構成とされる。また、フリップフロップ回路ＵＤ１〜ＵＤｎの出力信号ＳＱ１〜ＳＱｎは、エンコーダＵ１０に接続される。
【００３７】
エンコーダＵ１０は、出力信号ＳＱ１〜ＳＱｎのＬレベルが継続した数を出力する。例えば、（ＳＱ１，ＳＱ２，ＳＱ３，ＳＱ４，・・・，ＳＱｎ）＝（Ｌ，Ｌ，Ｈ，Ｈ，・・・，Ｈ）である場合は、エンコーダＵ１０は、“２”を出力する。尚、ＳＱ１〜ＳＱｎは、その構成上、ＳＱ１から順番に見た場合、ＬレベルからＨレベルへの変化点が１つだけであって、その変化点から手前ではＬレベルが継続し、変化点後ではＨレベルが継続することになる。あるいは、データが全てＨレベルもしくはＬレベルとなる。ちなみに、エンコーダＵ１０は、ＳＱ１〜ＳＱｎが全てＨレベルであれば、“０”を出力し、全てＬレベルであれば、“ｎ”を出力する。
【００３８】
ここで、セレクタＳＷ１、ＳＷ２は、制御部１４から出力される信号ＳＩＧＳＥＬで制御される。セレクタＳＷ１が、制御信号ＳＩＧＳＥＬによって、水平同期信号ＨＳをフリップフロップのラッチタイミング信号ＳＣＬとして出力する設定とされる場合、セレクタＳＷ２は、エンコーダＵ１０の出力ＳＥＮＣをレジスタＵ１３に接続するように設定される。
【００３９】
制御部１４は、水平同期信号ＨＳの開始エッジが現れると考えられるタイミング付近で、制御信号Ｉ＿ＯＦＦをＬレベルにすることで、インバータ回路ＵＩ１〜ＵＩｎのそれぞれの出力（ノードＳＤ１〜ＳＤｎ）は、ＳＤ１から順にＬレベルに変化していく。そして、水平同期信号ＨＳの開始エッジが現れたところで、その時のノードＳＤ１〜ＳＤｎのデータがフリップフロップ回路ＵＤ１〜ＵＤｎにそれぞれ保持される。尚、ここでは、水平同期信号ＨＳの開始エッジは、立ち上がりエッジとする。これにより、制御信号Ｉ＿ＯＦＦをＬレベルに変化させたタイミングから水平同期信号ＨＳの立ち上がりまでの時間に相当するデータがノードＳＱ１〜ＳＱｎに現れ、それぞれのデータは、エンコーダＵ１０によってエンコードされレジスタＵ１３に保持される。尚、制御信号Ｉ＿ＯＦＦのＬレベルへの変化タイミングをピクセルクロックの立ち上がりタイミングに一致させることで、レジスタＵ１３に保持されるデータは、ピクセルクロック信号の立ち上がりから水平同期信号ＨＳの立ち上がりタイミングまでの時間に相当するデータとなる。
【００４０】
また、セレクタＳＷ１が、制御部１４から出力される信号ＴＣＫＬをフリップフロップのラッチタイミング信号ＳＣＬに出力する設定とされる場合、セレクタＳＷ２は、エンコーダＵ１０の出力ＳＥＮＣをレジスタＵ１４に出力するように設定される。そして、所定のタイミングで、制御信号Ｉ＿ＯＦＦをＬレベルにすると、ノードＳＤ１〜ＳＤｎは、ＳＤ１から順にＬレベルに変化していき、制御信号ＴＣＫＬをＨレベルに変化させた時点でのノードＳＤ１〜ＳＤｎにおけるデータがフリップフロップ回路ＵＤ１〜ＵＤｎにそれぞれ保持される。ここで、制御信号Ｉ＿ＯＦＦのＬレベル変化から制御信号ＴＣＫＬの立ち上がりまでの時間をピクセルクロック信号の周期の所定倍とすることで、ピクセルクロック信号の周期の所定倍に相当するデータがフリップフロップ回路の出力ＳＱ１〜ＳＱｎに現れ、そのデータはエンコーダＵ１０を通して、レジスタＵ１４に保持される。
【００４１】
除算器Ｕ１５は、レジスタＵ１３に保持されたＨＳ位相データＰＨＳを、レジスタＵ１４に保持されたピクセルクロック周期データＴＣＫで除算することで、検出したピクセルクロック周期の所定倍の時間に対する水平同期信号ＨＳの立ち上がりの位相を出力する。スケール調整回路Ｕ１６は、除算器Ｕ１５の除算結果に対して、定数倍分を乗じることで、ピクセルクロック信号の周期に対する水平同期信号ＨＳの立ち上がり位相を求める。これにより、出力される位相情報は、１ピクセルに相当する３６０度が“１“に換算される。
【００４２】
ここで、制御信号Ｉ＿ＯＦＦのＬレベル変化から制御信号ＴＣＫＬの立ち上がりまでの時間よりも、制御信号Ｉ＿ＯＦＦのＬレベル変化からインバータ回路ＵＩｎのＬレベル変化までの時間が短ければ、正しいピクセルクロック周期を計測できず、算出した位相情報は不正確なデータとなる。また、レジスタＵ１４に保持されたデータＴＣＫの値が小さ過ぎる場合は、位相情報が十分な精度で算出されない可能性がある。
【００４３】
そこで、遅延量調整回路１２は、ピクセルクロック周期データＴＣＫを入力し、適量のピクセルクロック周期データＴＣＫになるように可変電流源ＶＩＢに遅延量調整信号ＩＢＣを出力する。前述の通り、ＭＮ１、ＭＮ２などのスイッチ動作するトランジスタがオフしてからＶＴＨ・Ｃｄ／ＩＢ時間後に、ＵＩ１、ＵＩ２などのインバータ回路の出力が反転する。したがって、ピクセルクロック周期データＴＣＫは、可変電流源ＶＩＢの電流値ＩＢに反比例する。したがって、遅延量調整回路１２は、ピクセルクロック周期データＴＣＫの値が大き過ぎる場合にはＶＴＨ・Ｃｄ／ＩＢで決まる遅延時間が大きくなるように電流ＩＢを小さくするための遅延量調整信号ＩＢＣを出力する。また、ピクセルクロック周期データＴＣＫの値が小さ過ぎる場合にはＶＴＨ・Ｃｄ／ＩＢで決まる遅延時間が小さくなるように電流ＩＢを大きくするための遅延量調整信号ＩＢＣを出力する。
【００４４】
制御部１４は、所定のタイミングで遅延計数部１１、除算回路１３を動作させるように、制御信号Ｉ＿ＯＦＦ、ピクセルクロック周期データＴＣＫ、制御信号ＳＩＧＳＥＬを生成する。
【００４５】
次に、各部の動作タイミングについて説明する。図４は、本発明の第１の実施例に係る位相検出回路の各部の信号のタイミングチャートである。水平方向の総ピクセル数がＮである場合、図２のカウンタ４の出力であるカウント値ＨＣＮＴは、“０”から“Ｎ−１”までを増加し、その後０に戻る。そして、以降、この動作を繰り返す。ここでは、水平同期信号ＨＳの一周期中において、本発明に係る部分におけるタイミングチャートを示す。
【００４６】
制御部１４は、水平カウント値ＨＣＮＴのあるところ（図４では“ａ”の時点）で、ピクセルクロック周期データＴＣＫを得るために、セレクタＳＷ１が制御信号ＴＣＫＬをフリップフロップのクロック信号ＳＣＬとして出力する設定となるように、制御信号ＳＩＧＳＥＬをＨレベルとして出力する。制御部１４は、次のピクセルクロック（水平カウント値ＨＣＮＴでは”ａ＋１“の時点）で制御信号Ｉ＿ＯＦＦをＬレベルにすると、インバータ回路ＵＩ１の入力電位（ノードＳ１の電位）は、ＩＢ／Ｃｄの傾きで上昇し、ＶＴＨ・Ｃｄ／ＩＢ時間後にインバータ回路ＵＩ１の出力（ノードＳＤ１）はＬレベルに反転する。以降同様に、ＶＴＨ・Ｃｄ／ＩＢ時間毎に順々にインバータ回路の出力（ノードＳＤ２〜ＳＤｎ）はＬレベルに反転していく。
【００４７】
本例では、クロック周期データＴＣＫの取得のために、２ピクセルクロック期間を費やすことにする。そのため、制御部１４は、２ピクセルクロック後である水平カウント値ＨＣＮＴ値が“ａ＋３“の時点で制御信号ＴＣＫＬを立ち上げる。このときの各インバータ回路の出力（ノードＳＤ１〜ＳＤｎ）のデータは、フリップフロップＵＤ１〜ＵＤｎにそれぞれ保持される。この保持されたデータＳＱ１〜ＳＱｎは、エンコーダＵ１０を通り、次のピクセルクロック（水平カウント値ＨＣＮＴ値で”ａ＋４“の時点）で、レジスタＵ１４に保持される。同時にピクセルクロック周期データの保持が終わり、インバータ回路の出力が変化しても問題ないため、制御部１４は、制御信号Ｉ＿ＯＦＦをＨレベルへ戻し、各インバータ回路の入力（ノードＳ１〜Ｓｎ）を全てＬレベルにし、ノードＳＤ１〜ＳＤｎを全てＨレベルにする。その後、制御部１４は、制御信号ＳＩＧＳＥＬをＬレベルへ戻し、ピクセルクロック周期データの取得を完了する。
【００４８】
続いて、ＨＳ位相データの取得フェーズとなる。本例では、カウンタ４のカウント値ＨＣＮＴが０になるタイミングを、水平同期信号ＨＳの立ち上がりエッジに合わせるものとし、詳細な位相データが必要なところは、その前後１クロックの計２クロック期間とする。
【００４９】
制御部１４は、水平カウント値ＨＣＮＴが“Ｎ−１”の時点で、制御信号Ｉ＿ＯＦＦをＬレベルにする。すると、上述同様、ＶＴＨ・Ｃｄ／ＩＢ時間毎に順々に各インバータ回路の出力は反転していく。尚、制御信号ＳＩＧＳＥＬは、ピクセルクロック周期データ取得完了時点でＬレベルへ戻っているため、遅延計数部１１は、ＨＳ位相の検出動作を行う状態になっている。
【００５０】
制御信号Ｉ＿ＯＦＦがＬレベルになって、水平同期信号ＨＳの立ち上がりエッジが現れると、各インバータ回路の出力（ノードＳＤ１〜ＳＤｎ）のデータは、フリップフロップ回路ＵＤ１〜ＵＤｎに保持される。この保持されたデータＳＱ１〜ＳＱｎは、エンコーダＵ１０を通り、水平カウント値ＨＣＮＴが例えば“２”の時点で、レジスタＵ１３に保持される。そして、制御部１４は、制御信号Ｉ＿ＯＦＦをＨレベルへ戻し、インバータ回ＵＩ１〜ＵＩｎの入力（ノードＳ１〜Ｓｎ）を全てＬレベルにし、インバータ回ＵＩ１〜ＵＩｎの出力（ノードＳＤ１〜ＳＤｎ）を全てＨレベルにする。
【００５１】
この時点で、クロック周期データＴＣＫのデータ（例えばＮ１＝ｎ−１）とＨＳ位相データ（例えばＮ２＝２）が揃ったので、除算器Ｕ１５は、Ｎ２／Ｎ１（図４では２／（ｎ−１））の演算を行い、スケール調整回路Ｕ１６は、除算結果に対しスケール調整（例えば２倍）を行い、クロック内の位相情報（２×２／（ｎ−１））として出力する。尚、本例では、スケール調整回路Ｕ１６を通した後の位相情報は、２ピクセルクロック期間の位相検出を行っているため、０〜２の値になる。
【００５２】
また、ピクセルクロック周期データＴＣＫが適切でない場合、本例では、カウント値ＨＣＮＴが“２“のタイミングで遅延量調整信号ＩＢＣの値を更新する（ｉｂｃ０→ｉｂｃ１）。ピクセルクロック周期データＴＣＫは、それよりも前に確定しているが、ＨＳ位相データを取得するまでは同じ遅延量調整信号ＩＢＣの値で、遅延時間が変わらないようにする必要がある。そのため、実際の遅延量調整信号ＩＢＣの更新タイミングは、本例に拘らず、ＨＳ位相検出が完了した後から、クロック周期検出が始まるまでの間であればよい。
【００５３】
ここで、ピクセルクロック周期データＴＣＫの適正量が対応する様々なピクセル周波数で一律で同じであれば、そのピクセルクロック周期データＴＣＫの適正量に対するピクセル周波数とＶＴＨ・Ｃｄ／ＩＢで決まる遅延量とは、反比例の関係になる。つまり、同じ遅延量の変化に対するピクセル周波数の変動は、ピクセル周波数の低い側では小さく、ピクセル周波数の高い側では大きくなる。これは、ディジタル制御において、同じ遅延量刻みの制御方法を用いると、高いピクセル周波数側でピクセル周期に対する調整が粗くなることを意味する。
【００５４】
そこで、ディジタルによる制御コードと遅延量を反比例の関係にすることで、制御コードと対応するピクセル周波数とを比例関係にすることができ、どのピクセル周波数でもピクセル周期に対する調整刻みの相対量をほぼ等しくすることができる。すなわち分解能を一定とすることができる。
【００５５】
上述のような機能を実現するために、本実施例では、制御コード（遅延量調整信号ＩＢＣ）に対する可変電流源ＶＩＢの電流値ＩＢの関係を比例関係にする。これを実現するための可変電流源ＶＩＢの回路例を図５に示す。
【００５６】
図５において、可変電流源ＶＩＢは、ＮＭＯＳトランジスタＭ１、ＭＢ０〜ＭＢｍ−１、セレクタＳＬ０〜ＳＬｍ−１、定電流源ＩＢ１を備える。
【００５７】
ＮＭＯＳトランジスタＭ１は、定電流源ＩＢ１にゲートおよびドレインを接続し、ソースを接地する。また、トランジスタＭＢ０〜ＭＢｍ−１は、それぞれ制御信号ＩＢＣのビット幅ｍに応じたサイズで構成され、ドレインを全て短絡して電流出力端ＩＯＵＴとし、ソースを全て接地する。
【００５８】
ＮＭＯＳトランジスタＭＢ０のゲートには、セレクタＳＬ０を接続し、セレクタＳＬ０を制御信号ＩＢＣの０ビットで制御する。制御信号ＩＢＣの０ビットがＨレベルである場合、セレクタＳＬ０は、ＮＭＯＳトランジスタＭ１のゲートとＮＭＯＳトランジスタＭＢ０のゲートを短絡するように動作し、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭＢ０は、カレントミラーを構成する。したがって、ＮＭＯＳトランジスタＭＢ０には、ＮＭＯＳトランジスタＭ１を流れる電流に対してサイズ比に応じた電流が流れる。また、制御信号ＩＢＣの０ビットがＬレベルである場合、セレクタＳＬ０は、ＮＭＯＳトランジスタＭＢ０のゲートを接地し、ＮＭＯＳトランジスタＭＢ０には電流が流れない。
【００５９】
ＮＭＯＳトランジスタＭＢ１〜ＭＢｍ−１のそれぞれに対して、同様なセレクタＳＬ１〜ＳＬｍ−１を用意し、セレクタＳＬ１〜ＳＬｍ−１の制御信号をＩＢＣの１ビット〜ｍ−１ビットにそれぞれ割り当てる。また、ＮＭＯＳトランジスタＭＢ１のサイズは、ＮＭＯＳトランジスタＭＢ０の２倍、ＮＭＯＳトランジスタＭＢ２のサイズは、ＮＭＯＳトランジスタＭＢ１の２倍、と順々にトランジスタサイズを２倍ずつ大きくしていく。
【００６０】
このような構成にすることで、制御信号ＩＢＣのＨレベルになったビットが接続されるセレクタによって、これらのセレクタが接続されるトランジスタにサイズ比に応じた電流が流れる。したがって、ＮＭＯＳトランジスタＭＢ０〜ＭＢｍ−１の全てのドレインが短絡されていることで、トランジスタＭＢ０〜ＭＢｍ−１の合計の電流が電流出力端ＩＯＵＴから出力電流として供給される。また、出力電流の値は、制御信号ＩＢＣのビット毎に対応するトランジスタサイズ比から、制御信号ＩＢＣのコードと比例する。
【００６１】
以上のような位相検出回路において、周波数の異なるピクセルクロック信号に対応する場合であっても、可変電流源ＶＩＢによって遅延計数部１１の遅延量が可変とすることができる。したがって、１クロックに対しての位相検出分解能が決まっていれば、ピクセルクロック信号の周波数が異なっていても、その分解能に合わせた数のディレイユニットを用意すればよい。
【００６２】
また、様々なばらつき要因に対しても、実際の動作に合わせて遅延計数部１１の遅延量を調整できるため、マージンを満たすためにディレイユニットの数を増やす必要はない。課題の説明で用いた数値例を参照するならば、ディレイユニットの遅延量を調整するため、従来例のディレイユニットに相当する数は、１６個、または多少増加させてもよいが、その程度で済む。この場合、従来例では６４０個のディレイユニットの出力を同時にラッチする必要があるのに対して、本実施例では１６個の同時ラッチで済み、本実施例の方が、回路レイアウトが小さくなる。また、エンコーダＵ１０に関し、従来例での６４０個の入力よりも、本実施例の１６個の入力の方が簡素になることは明確である。
【実施例２】
【００６３】
図６は、本発明の第２の実施例に係る遅延計数部の回路図である。図６において、図３と同一の符号は同一物を表す。第２の実施例に係る位相検出回路において、遅延計数部１１ａは、図３の遅延計数部１１と構成が異なる。
【００６４】
遅延計数部１１ａは、ＰＭＯＳトランジスタＭ０、ＭＰＰ１、ＭＰＰ２、ＮＭＯＳトランジスタＭＮＮ１、ＭＮＮ２、コンパレータＣＭＰ１、ＣＭＰ２、コンデンサＣＬ、基準電圧源Ｖ１、Ｖ２、可変電流源ＶＩＢ、否定付き排他論理和回路ＥＸＮ、Ｄフリップフロップ回路ＦＦ１、ＦＦ２、カウンタＣＮＴ、スイッチＳＷＬ、ＳＷＨ、ＳＷＲを備える。
【００６５】
ＰＭＯＳトランジスタＭ０とＭＰＰ１、ＰＭＯＳトランジスタＭ０とＭＰＰ２、ＮＭＯＳトランジスタＭＮＮ１とＭＮＮ２は、それぞれカレントミラーを構成する。そして、ＰＭＯＳトランジスタＭＰＰ２とＮＭＯＳトランジスタＭＮＮ２とに、制御信号ＩＢＣで指定された電流（ＩＢ）が流れるようにする。
【００６６】
制御信号Ｉ＿ＯＦＦがＨレベル時、Ｄフリップフロップ回路ＦＦ１は、リセット状態であって、その正出力ＱがＬレベル、負出力／ＱがＨレベルになり、スイッチＳＷＨがＯＮとされる。また、制御信号Ｉ＿ＯＦＦがＨレベルで、スイッチＳＷＲがＯＮとされ、ノードＳＣＨＧの電位は、基準電圧源Ｖ１の電位レベルに固定される。尚、カウンタＣＮＴも制御信号Ｉ＿ＯＦＦによってリセットされ、その出力ＳＣＯは”０”となっている。
【００６７】
コンパレータＣＭＰ１、ＣＭＰ２は、正入力の電位が負入力の電位以上である場合、Ｈレベルを出力する。つまり、上記の状態では、コンパレータＣＭＰ２の出力ＳＣＰＯ２は、Ｌレベルであり、コンパレータＣＭＰ１の出力ＳＣＰＯ１は、Ｈレベル（正入力電位＝負入力電位）となる。したがって、否定付き排他論理和回路ＥＸＮの出力ＳＥＯは、Ｌレベルとなる。
【００６８】
この状態から、制御信号Ｉ＿ＯＦＦがＬレベルになると、スイッチＳＷＲがＯＦＦし、ＰＭＯＳトランジスタＭＰＰ２から流れる電流でコンデンサＣＬが充電され、ノードＳＣＨＧの電位を上昇させる。この時の上昇率はＩＢ／ＣＬとなり、ノードＳＣＨＧの電位が基準電圧源Ｖ２の電位レベル以上になると、コンパレータＣＭＰ２の出力ＳＣＰＯ２がＨレベルになる。したがって、否定付き排他論理和回路ＥＸＮの出力ＳＥＯがＨレベルに変化し、Ｄフリップフロップ回路ＦＦ１は、ＳＣＰＯ２のレベルであるＨレベルを正出力Ｑに出力する。カウンタＣＮＴは、Ｄフリップフロップ回路ＦＦ１の出力ＱのＨレベルの変化を受けて、インクリメントされる。
【００６９】
また、Ｄフリップフロップ回路ＦＦ１の出力ＱがＨレベルになり、スイッチＳＷＬがＯＮし、Ｄフリップフロップ回路ＦＦ１の出力／ＱがＬレベルになり、スイッチＳＷＨがＯＦＦする。したがって、トランジスタＭＮＮ２が電流ＩＢをコンデンサＣＬから引き抜く（放電する）。その結果、ノードＳＣＨＧの電位は、ＩＢ／ＣＬの減少率で低下していく。
【００７０】
そして、ノードＳＣＨＧの電位がＶ１＋Ｖ２を下回ると、コンパレータＣＭＰ２の出力ＳＣＰＯ２は、Ｌレベルになり、否定付き排他論理和回路ＥＸＮの出力ＳＥＯは、Ｌレベルになる。さらに時間が経過し、ノードＳＣＨＧの電位がＶ１を下回ると、コンパレータＣＭＰ１の出力ＳＣＰＯ１がＬレベルになる。
【００７１】
出力ＳＣＰＯ１がＬレベルになると、否定付き排他論理和回路ＥＸＮの出力ＳＥＯがＨレベルに変化し、Ｄフリップフロップ回路ＦＦ１は、ＳＣＰＯ２のレベルであるＬレベルを出力Ｑに出力する。
【００７２】
そして、Ｄフリップフロップ回路ＦＦ１の出力ＱがＬレベルになると、スイッチＳＷＬがＯＦＦし、Ｄフリップフロップ回路ＦＦ１の出力／ＱがＨレベルになると、スイッチＳＷＨがＯＮし、トランジスタＭＰＰ２が電流ＩＢをコンデンサＣＬへ流す（充電する）。
【００７３】
ここで、この状態は、制御信号Ｉ＿ＯＦＦがＬレベルに変化した直後と同じ状態であり、以降、同動作を制御信号Ｉ＿ＯＦＦがＨレベルに変化するまで繰り返す。
【００７４】
これにより、Ｄフリップフロップ回路ＦＦ１の出力Ｑは、Ｖ２・ＣＬ／ＩＢ時間毎に論理を反転させ、Ｈレベルへの変化時にカウンタＣＮＴはインクリメントすることになる。つまり、周期２・Ｖ２・ＣＬ／ＩＢのクロック信号がＤフリップフロップ回路ＦＦ１の出力Ｑに現れ、そのクロック信号によってカウンタＣＮＴがカウントアップするようになる。
【００７５】
セレクタＳＷ１によって選択される水平同期信号ＨＳまたは信号ＴＣＫＬをラッチタイミング信号ＳＣＬとし、Ｄフリップフロップ回路ＦＦ２は、カウンタＣＮＴのカウント値ＳＣＯをラッチタイミング信号ＳＣＬの立ち上がりでラッチする。Ｄフリップフロップ回路ＦＦ２は、ラッチした信号を出力ＳＥＮＣとして実施例１と同様に除算回路１３に出力する。
【００７６】
次に、各部の動作タイミングについて説明する。図７は、本発明の第２の実施例に係る位相検出回路の各部の信号のタイミングチャートである。図７において、図４と同一の符号は、同一のタイミングを有する。信号ＳＣＨＧ〜信号ＳＣＯが図４と異なる。
【００７７】
遅延計数部１１ａは、遅延量調整信号ＩＢＣの値で傾きが制御されて発振する三角波信号（ノードＳＣＨＧの信号）の周期をカウンタＣＮＴでカウントすることで水平同期信号ＨＳおよび信号ＴＣＫＬのエッジの位置における値を得るように動作する。
【００７８】
以上のような遅延計数部１１ａは、実施例１における遅延計数部１１に比べてディレイユニット相当が削除されて回路構成が簡単となる。ただし、ノードＳＣＨＧにおいて三角波信号を発生させるためにコンデンサＣＬの充放電を高速で行う必要があり、実施例１に比べてピクセルクロック信号ＣＬＫの高速対応性に劣る。
【００７９】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施形態に係るＰＬＬ回路の構成を示す図である。
【図２】本発明の実施形態に係る位相検出回路である。
【図３】本発明の第１の実施例に係る位相検出回路の回路図である。
【図４】本発明の第１の実施例に係る位相検出回路の各部の信号のタイミングチャートである。
【図５】可変電流源の回路例である。
【図６】本発明の第２の実施例に係る遅延計数部の回路図である。
【図７】本発明の第２の実施例に係る位相検出回路の各部の信号のタイミングチャートである。
【図８】（ａ）従来例および（ｂ）本発明における位相検出回路の分解能を模式的に示す図である。
【符号の説明】
【００８１】
１  位相検出回路
２  ループフィルタ
３  数値制御発振器
４、ＣＮＴ  カウンタ
５  比較器
１１、１１ａ  遅延計数部
１２  遅延量調整回路
１３  除算回路
１４  制御部
Ｃ１〜Ｃｎ、ＣＬ  コンデンサ
ＣＭＰ１、ＣＭＰ２  コンパレータ
ＥＸＮ  否定付き排他論理和回路
ＦＦ１、ＦＦ２  Ｄフリップフロップ回路
ＩＢ１  定電流源
Ｍ０、ＭＰ１〜ＭＰｎ、ＭＰＰ１、ＭＰＰ２  ＰＭＯＳトランジスタ
Ｍ１、ＭＢ０〜ＭＢｍ−１、ＭＮ１〜ＭＮｎ、ＭＮＮ１、ＭＮＮ２  ＮＭＯＳトランジスタ
ＳＬ０〜ＳＬｍ−１、ＳＷ１、ＳＷ２  セレクタ
ＳＷＬ、ＳＷＨ、ＳＷＲ  スイッチ
Ｕ１０  エンコーダ
Ｕ１３、Ｕ１４  レジスタ
Ｕ１５  除算器
Ｕ１６  スケール調整回路
ＵＤ１〜ＵＤｎ  フリップフロップ回路
ＵＩ１〜ＵＩｎ  インバータ回路
Ｖ１、Ｖ２  基準電圧源
ＶＩＢ  可変電流源
【図１】
2010124327.tif 000003
【図２】
2010124327.tif 000004
【図３】
2010124327.tif 000005
【図４】
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【図５】
2010124327.tif 000007
【図６】
2010124327.tif 000008
【図７】
2010124327.tif 000009
【図８】
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