(57)【要約】【課題】三角波を生成し、システムクロック等の干渉による性能劣化を防ぐことが可能な半導体装置および増幅装置を提供する。【解決手段】半導体集積回路１０１は、受けたクロックに同期して電流を入出力する電流制御回路５１と、電流制御回路５１による電流の出力および入力によって充電および放電される第１のキャパシタＣ１を含み、第１のキャパシタＣ１の充電電荷に基づいて三角波を出力する電流／電圧変換回路５２とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
受けたクロックに同期して電流を入出力する電流制御回路と、
前記電流制御回路による電流の出力および入力によって充電および放電される第１のキャパシタを含み、前記第１のキャパシタの充電電荷に基づいて三角波を出力する電流／電圧変換回路とを備える半導体装置。
【請求項２】
前記電流／電圧変換回路は、
前記電流制御回路および前記第１のキャパシタの第１端に結合された第１入力端子と、第１の基準電圧を受ける第２入力端子と、前記第１のキャパシタの第２端に結合された出力端子とを有する第１の差動アンプと、
前記第１の差動アンプの第１入力端子と前記第１のキャパシタの第１端との結合点と、前記電流制御回路との間に接続された第１の抵抗とを含む請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、さらに、
前記第１の差動アンプの出力端子に結合された第１入力端子と、第２の基準電圧を受ける第２入力端子と、出力端子とを有する第２の差動アンプと、
前記第２の差動アンプの第１入力端子と前記第２の差動アンプの出力端子との間に接続された第２のキャパシタと、
前記第２のキャパシタの一端と前記第２の差動アンプの第１入力端子との結合点と、前記第１のキャパシタの第２端と前記第１の差動アンプの出力端子との結合点との間に接続された第２の抵抗とを備え、
前記第１の基準電圧は前記第２の差動アンプの出力端子から出力される電圧である請求項２に記載の半導体装置。
【請求項４】
前記第１の抵抗は、抵抗値を変更可能である請求項２に記載の半導体装置。
【請求項５】
前記半導体装置は、さらに、
前記三角波と第２の基準電圧を比較する比較回路を備え、
前記電流／電圧変換回路は、前記比較回路による比較結果に基づいて三角波の直流レベルを変更する請求項１に記載の半導体装置。
【請求項６】
前記電流制御回路は、
前記クロックを受ける制御電極と、電源電圧が供給されるノードに結合された第１導通電極と、前記第１のキャパシタに結合された第２導通電極とを有する第１導電形式の第１のトランジスタと、
前記クロックを受ける制御電極と、接地電圧が供給されるノードに結合された第１導通電極と、前記第１のキャパシタに結合された第２導通電極とを有する第２導電形式の第２のトランジスタとを含む請求項１に記載の半導体装置。
【請求項７】
デジタル信号をアナログ信号に変換するＤ／Ａコンバータと、
前記変換されたアナログ信号を積分して出力する積分回路と、
三角波を生成する三角波生成回路と、
前記積分されたアナログ信号と前記三角波とを比較し、比較結果を示す信号を出力する比較器と、
前記比較器から受けた信号に基づいて電流を出力する第１の電流制御回路とを備え、
前記三角波生成回路は、
受けたクロックに同期して電流を入出力する第２の電流制御回路と、
前記第２の電流制御回路による電流の出力および入力によって充電および放電される第１のキャパシタを有し、前記第１のキャパシタの充電電荷に基づいて三角波を出力する電流／電圧変換回路とを含む増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および増幅装置に関し、特に、クロックに同期した三角波を生成する半導体装置および増幅装置に関する。
【背景技術】
【０００２】
スイッチング回路によって電力増幅を行なういわゆるＤ級アンプが知られている。Ｄ級アンプは、たとえば、積分器と、三角波生成回路と、積分器の出力と三角波生成回路の出力を比較する比較器と、比較器から受けた信号に基づいて電流を出力する電流制御回路とを備える。そして、比較器の出力が積分器の入力にフィードバックされている。
【０００３】
三角波生成回路の一例として、たとえば、非特許文献１には、以下のような構成が開示されている。すなわち、三角波生成回路は、差動アンプと、抵抗およびコンデンサによって構成される積分回路と、ヒステリシスを有するコンパレータとを備える。
【０００４】
また、Ｄ級アンプにおける三角波生成回路の一例として、たとえば、特許文献１には、以下のような構成が開示されている。すなわち、入力信号をパルス幅変調して得られるパルス幅変調出力をスイッチング増幅するスイッチング増幅段を備えたＤ級増幅器において使用される三角波生成回路であって、スイッチング増幅段の正電源電圧に比例した第１の定電流を出力する第１の定電流手段と、スイッチング増幅段の負電源電圧に比例した第２の定電流を出力する第２の定電流手段と、高インピーダンス素子をもって第１および第２の定電流を周期的かつ交互に選択する定電流選択手段と、選択された定電流により充電される容量を増幅器の入力端および出力端間に介挿してなり積分出力を三角波として出力する第１の積分手段と、第１の積分手段の出力を積分し三角波の位相補正指示として第１の積分手段の入力端に負帰還する第２の積分手段とを備える。
【特許文献１】特開２００６−２０１７７号公報
【非特許文献１】本田潤著、「Ｄ級／ディジタル・アンプの設計と製作」、ＣＱ出版、２００４年発行、ｐｐ．６０−６１
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、非特許文献１および特許文献１記載の三角波生成回路をデジタル回路とともに用いると、システムクロック等の干渉によってビートノイズが発生してしまい、性能が劣化する場合がある。
【０００６】
それゆえに、本発明の目的は、三角波を生成し、システムクロック等の干渉による性能劣化を防ぐことが可能な半導体装置および増幅装置を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のある局面に係わる半導体装置は、受けたクロックに同期して電流を入出力する電流制御回路と、電流制御回路による電流の出力および入力によって充電および放電される第１のキャパシタを含み、第１のキャパシタの充電電荷に基づいて三角波を出力する電流／電圧変換回路とを備える。
【０００８】
好ましくは、電流／電圧変換回路は、電流制御回路および第１のキャパシタの第１端に結合された第１入力端子と、第１の基準電圧を受ける第２入力端子と、第１のキャパシタの第２端に結合された出力端子とを有する第１の差動アンプと、第１の差動アンプの第１入力端子と第１のキャパシタの第１端との結合点と、電流制御回路との間に接続された第１の抵抗とを含む。
【０００９】
より好ましくは、半導体装置は、さらに、第１の差動アンプの出力端子に結合された第１入力端子と、第２の基準電圧を受ける第２入力端子と、出力端子とを有する第２の差動アンプと、第２の差動アンプの第１入力端子と第２の差動アンプの出力端子との間に接続された第２のキャパシタと、第２のキャパシタの一端と第２の差動アンプの第１入力端子との結合点と、第１のキャパシタの第２端と第１の差動アンプの出力端子との結合点との間に接続された第２の抵抗とを備え、第１の基準電圧は第２の差動アンプの出力端子から出力される電圧である。
【００１０】
より好ましくは、第１の抵抗は、抵抗値を変更可能である。
好ましくは、半導体装置は、さらに、三角波と第２の基準電圧を比較する比較回路を備え、電流／電圧変換回路は、比較回路による比較結果に基づいて三角波の直流レベルを変更する。
【００１１】
好ましくは、電流制御回路は、クロックを受ける制御電極と、電源電圧が供給されるノードに結合された第１導通電極と、第１のキャパシタに結合された第２導通電極とを有する第１導電形式の第１のトランジスタと、クロックを受ける制御電極と、接地電圧が供給されるノードに結合された第１導通電極と、第１のキャパシタに結合された第２導通電極とを有する第２導電形式の第２のトランジスタとを含む。
【００１２】
また本発明のある局面に係わる撮像装置は、デジタル信号をアナログ信号に変換するＤ／Ａコンバータと、変換されたアナログ信号を積分して出力する積分回路と、三角波を生成する三角波生成回路と、積分されたアナログ信号と三角波とを比較し、比較結果を示す信号を出力する比較器と、比較器から受けた信号に基づいて電流を出力する第１の電流制御回路とを備え、三角波生成回路は、受けたクロックに同期して電流を入出力する第２の電流制御回路と、第２の電流制御回路による電流の出力および入力によって充電および放電される第１のキャパシタを有し、第１のキャパシタの充電電荷に基づいて三角波を出力する電流／電圧変換回路とを含む。
【発明の効果】
【００１３】
本発明によれば、三角波を生成し、システムクロック等の干渉による性能劣化を防ぐことができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１５】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係るモータシステムの構成を示す図である。
【００１６】
図１を参照して、モータシステム３０１は、発振器ＯＳＣと、マイクロステップ回路１と、Ｄ／Ａ（Digital to Analog）コンバータ（ＤＡＣ）２と、増幅装置２０１と、モータＭとを備える。増幅装置２０１は、演算器３と、積分器４と、比較器５と、電流制御回路６と、三角波生成回路１０１とを含む。
【００１７】
マイクロステップ回路１は、発振器ＯＳＣから受けた発振信号に基づいて、モータＭをマイクロステップ駆動するための駆動電流値を算出し、この駆動電流値を示す駆動データをＤ／Ａコンバータ２へ出力する。
【００１８】
Ｄ／Ａコンバータ２は、マイクロステップ回路１から受けた駆動データをアナログ信号に変換して増幅装置２０１へ出力する。
【００１９】
増幅装置２０１は、Ｄ／Ａコンバータ２から受けたアナログ信号を増幅して駆動電流ＩＤＲＶを生成し、モータＭに供給する。増幅装置２０１は、たとえば外部端子Ｔ１およびＴ２を有する１個の集積回路に含まれる。
【００２０】
より詳細には、演算器３は、外部端子Ｔ１を介してＤ／Ａコンバータ２から受けたアナログ信号と電流制御回路６からフィードバックされた信号とを加算して積分器４へ出力する。
【００２１】
積分器４は、演算器３から受けたアナログ信号を積分して比較器５へ出力する。三角波生成回路１０１は、三角波ＴＲＷＯＵＴを生成して比較器５へ出力する。
【００２２】
比較器５は、積分器４から受けたアナログ信号と三角波生成回路１０１から受けた三角波ＴＲＷＯＵＴとを比較し、比較結果を示す信号を出力する。
【００２３】
電流制御回路６は、比較器５から受けた信号に基づいて駆動電流ＩＤＲＶを出力する。駆動電流ＩＤＲＶは、外部端子Ｔ２を介してモータＭに供給される。
【００２４】
図２は、本発明の第１の実施の形態に係る三角波生成回路の構成を示す図である。
図２を参照して、三角波生成回路１０１は、電流制御回路５１と、電流／電圧変換回路５２とを含む。
【００２５】
電流制御回路５１は、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＭ１と、ＮチャネルＭＯＳトランジスタＭ２とを含む。電流／電圧変換回路５２は、差動アンプＧ１と、キャパシタＣ１と、抵抗Ｒ１とを含む。
【００２６】
ＰチャネルＭＯＳトランジスタＭ１は、基準クロックＲＥＦＣＬＫを受けるゲートと、電源電圧が供給されるノードＶＤＤに結合されたソースと、キャパシタＣ１に結合されたドレインとを有する。ＮチャネルＭＯＳトランジスタＭ２は、基準クロックＲＥＦＣＬＫを受けるゲートと、接地電圧が供給されるノードＶＳＳに結合されたソースと、キャパシタＣ１に結合されたドレインとを有する。
【００２７】
差動アンプＧ１は、電流制御回路５１およびキャパシタＣ１の第１端に結合された反転入力端子と、基準電圧ＶＲＥＦ１を受ける非反転入力端子と、キャパシタＣ１の第２端に結合された出力端子とを有する。抵抗Ｒ１は、ＰチャネルＭＯＳトランジスタＭ１のドレインおよびＮチャネルＭＯＳトランジスタＭ２のドレインの接続ノードと差動アンプＧ１の反転入力端子およびキャパシタＣ１の第１端の接続ノードとの間に接続されている。
【００２８】
電流制御回路５１は、基準クロックＲＥＦＣＬＫに同期して電流を入出力する。
電流／電圧変換回路５２は積分器である。電流／電圧変換回路５２は、電流制御回路５１による電流の出力および入力によって充電および放電されるキャパシタＣ１を含み、キャパシタＣ１の充電電荷に基づいて三角波ＴＲＷＯＵＴを出力する。
【００２９】
図３は、本発明の第１の実施の形態に係る三角波生成回路の動作を示す波形図である。
図３を参照して、基準クロックＲＥＦＣＬＫが論理ハイレベルから論理ローレベルに遷移すると、ノードＶＤＤからＮチャネルＭＯＳトランジスタＭ１を介して電流／電圧変換回路５２へ電流が流れる。これにより、キャパシタＣ１が充電され、出力電圧ＴＲＷＯＵＴのレベルが下降する。また、基準クロックＲＥＦＣＬＫが論理ローレベルから論理ハイレベルに遷移すると、キャパシタＣ１が放電され、電流／電圧変換回路５２からＮチャネルＭＯＳトランジスタＭ２を介してノードＶＳＳへ電流が流れる。これにより、出力電圧ＴＲＷＯＵＴのレベルが上昇する。
【００３０】
すなわち、基準クロックＲＥＦＣＬＫの周波数を制御することにより、三角波ＴＲＷＯＵＴのレベルおよび周期を制御することができる。
【００３１】
ここで、基準クロックＲＥＦＣＬＫの周波数が下がると、三角波ＴＲＷＯＵＴの振幅が大きくなり、歪む場合がある。しかしながら、本発明の第１の実施の形態に係る三角波生成回路では、抵抗Ｒ１は、その抵抗値を変更可能である。これにより、三角波ＴＲＷＯＵＴの振幅を調整することができる。たとえば、抵抗Ｒ１の抵抗値を大きくすることにより、三角波ＴＲＷＯＵＴの振幅を小さくすることができるため、三角波ＴＲＷＯＵＴの歪を抑制することができる。
【００３２】
ところで、非特許文献１および特許文献１記載の三角波生成回路をデジタル回路とともに用いると、システムクロック等の干渉によってビートノイズが発生してしまい、性能が劣化する場合がある。
【００３３】
しかしながら、本発明の第１の実施の形態に係る三角波生成回路では、電流制御回路５１は、基準クロックＲＥＦＣＬＫに同期して電流を入出力する。そして、電流／電圧変換回路５２は、電流制御回路５１による電流の出力および入力によって充電および放電されるキャパシタＣ１を含み、キャパシタＣ１の充電電荷に基づいて三角波ＴＲＷＯＵＴを出力する。このような構成により、基準クロックＲＥＦＣＬＫに同期した三角波ＴＲＷＯＵＴを生成することができる。したがって、本発明の第１の実施の形態に係る三角波生成回路では、システムクロック等の干渉によるビートノイズの発生を防ぐことができ、性能劣化を防ぐことができる。
【００３４】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００３５】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る三角波生成回路と比べて三角波のレベル調整機能を追加した三角波生成回路に関する。以下で説明する内容以外は第１の実施の形態に係る三角波生成回路と同様である。
【００３６】
図４は、本発明の第２の実施の形態に係る三角波生成回路の構成を示す図である。
図４を参照して、三角波生成回路１０２は、電流制御回路５１と、電流／電圧変換回路５２と、比較回路５３とを含む。
【００３７】
電流制御回路５１は、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタＭ１と、ＮチャネルＭＯＳトランジスタＭ２とを含む。電流／電圧変換回路５２は、差動アンプＧ１と、キャパシタＣ１と、抵抗Ｒ１とを含む。比較回路５３は、差動アンプＧ２と、抵抗Ｒ２と、キャパシタＣ２とを含む。
【００３８】
差動アンプＧ１は、電流制御回路５１およびキャパシタＣ１の第１端に結合された反転入力端子と、基準電圧ＶＲＥＦ１を受ける非反転入力端子と、キャパシタＣ１の第２端に結合された出力端子とを有する。抵抗Ｒ１は、ＰチャネルＭＯＳトランジスタＭ１のドレインおよびＮチャネルＭＯＳトランジスタＭ２のドレインの接続ノードと差動アンプＧ１の反転入力端子およびキャパシタＣ１の第１端の接続ノードとの間に接続されている。
【００３９】
差動アンプＧ２は、差動アンプＧ１の出力端子に結合された反転入力端子と、基準電圧ＶＲＥＦ２を受ける非反転入力端子と、差動アンプＧ１の非反転入力端子に結合された出力端子とを有する。抵抗Ｒ２は、差動アンプＧ１の出力端子およびキャパシタＣ１の第２端の接続ノードと差動アンプＧ２の反転入力端子およびキャパシタＣ２の第１端の接続ノードとの間に接続されている。キャパシタＣ２は、差動アンプＧ２の出力端子と差動アンプＧ２の反転入力端子および抵抗Ｒ２の接続ノードとの間に接続されている。
【００４０】
電流制御回路５１は、基準クロックＲＥＦＣＬＫに同期して電流を入出力する。
電流／電圧変換回路５２は積分器である。電流／電圧変換回路５２は、電流制御回路５１による電流の出力および入力によって充電および放電されるキャパシタＣ１を含み、キャパシタＣ１の充電電荷に基づいて三角波ＴＲＷＩを生成し、比較回路５３へ出力する。
【００４１】
比較回路５３は、電流／電圧変換回路５２の出力電圧すなわち三角波ＴＲＷＩと基準電圧ＶＲＥＦ２を比較する。電流／電圧変換回路５２は、比較回路５３による比較結果に基づいて三角波ＴＲＷＩの直流レベルを変更し、三角波ＴＲＷＯＵＴとして出力する。
【００４２】
差動アンプＧ２は、三角波ＴＲＷＩと基準電圧ＶＲＥＦ２の差を示す電圧を差動アンプＧ１の非反転入力端子へ出力する。これにより、出力電圧ＴＲＷＯＵＴの直流レベルが電流／電圧変換回路５２にフィードバックされ、三角波生成回路１０２の動作点が時間とともにずれていくことを防ぐことができる。
【００４３】
また、抵抗Ｒ２は、三角波ＴＲＷＯＵＴの歪を小さくするために、抵抗Ｒ１より大きい抵抗値が設定される。
【００４４】
その他の構成および動作は第１の実施の形態に係る三角波生成回路と同様であるため、ここでは詳細な説明を繰り返さない。
【００４５】
したがって、本発明の第２の実施の形態に係る三角波生成回路では、本発明の第１の実施の形態に係る三角波生成回路と同様に、システムクロック等の干渉によるビートノイズの発生を防ぐことができ、性能劣化を防ぐことができる。
【００４６】
なお、本発明の第２の実施の形態に係る三角波生成回路では、差動アンプＧ２の出力端子と差動アンプＧ１の非反転入力端子とが直接接続されている構成であるとしたが、これに限定するものではない。差動アンプＧ２の出力端子およびキャパシタＣ２の第２端の接続ノードと差動アンプＧ１の非反転入力端子との間に抵抗等が接続されている構成であってもよい。
【００４７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施の形態に係るモータシステムの構成を示す図である。
【図２】本発明の第１の実施の形態に係る三角波生成回路の構成を示す図である。
【図３】本発明の第１の実施の形態に係る三角波生成回路の動作を示す波形図である。
【図４】本発明の第２の実施の形態に係る三角波生成回路の構成を示す図である。
【符号の説明】
【００４９】
１  マイクロステップ回路、２  Ｄ／Ａコンバータ、３  演算器、４  積分器、５  比較器、６  電流制御回路、５１  電流制御回路、５２  電流／電圧変換回路、５３  比較回路、１０１，１０２  三角波生成回路、２０１  増幅装置、３０１  モータシステム、Ｒ１，Ｒ２，Ｒ３  抵抗、Ｃ１，Ｃ２  キャパシタ、Ｇ１，Ｇ２  差動アンプ、ＯＳＣ  発振器、Ｍ  モータ、Ｍ１  ＰチャネルＭＯＳトランジスタ、Ｍ２  ＮチャネルＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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