(57)【要約】【課題】シリコン基板へのリーク電流が抑制されたＭＯＳ型キャパシタを提供する。【解決手段】ＭＯＳ型のキャパシタの電荷蓄積領域６のシリコン基板にトレンチを設けることにより、Ｐ型シリコン基板１とＮ型低濃度ウェル領域２の接触面積を減少させたから、Ｎ型低濃度ウェル領域２からＰ型シリコン基板１へのリーク電流を低減させたＭＯＳ型キャパシタを得ることが出来る。【選択図】図１
2010050374.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ型キャパシタを含む半導体装置であって、
第１導電型シリコン基板と、
前記シリコン基板に拡散された第２導電型低濃度ウェル領域と、
前記第２導電型低濃度ウェル領域に形成された電荷蓄積領域と、
前記電荷蓄積領域に形成された複数のトレンチと、
前記電荷蓄積領域の外側に形成され、前記第２導電型低濃度ウェル領域より不純物濃度の高い第２導電型高濃度領域と、
前記電荷蓄積領域内の前記複数のトレンチおよび前記第１導電型シリコン基板表面に設けられた酸化膜と、
前記酸化膜上に設けられたポリシリコン電極と、
前記第２導電型高濃度領域と接触するように設けられた基板側電極とからなる半導体装置。
【請求項２】
ＭＯＳ型キャパシタを含む半導体装置であって、
第１導電型シリコン基板と、
前記シリコン基板に拡散された第２導電型低濃度ウェル領域と、
前記第２導電型低濃度ウェル領域に形成された電荷蓄積領域と、
前記電荷蓄積領域に形成された複数のトレンチと、
前記電荷蓄積領域の外側に形成され、前記第２導電型低濃度ウェル領域より不純物濃度の高い第２導電型高濃度領域と、
前記電荷蓄積領域内の前記複数のトレンチおよび前記第１導電型シリコン基板表面に設けられた第２導電型高濃度電荷蓄積領域と、
前記第２導電型電荷蓄積領域上に設けられた酸化膜と、
前記酸化膜上に設けられたポリシリコン電極と、
前記第２導電型高濃度領域と接触するように設けられた基板側電極とからなる半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型キャパシタにおけるシリコン基板へのリーク電流を抑制した半導体装置に関わる。
【背景技術】
【０００２】
シリコン基板上に、シリコン基板と異なる電圧で使用するＭＯＳ型キャパシタを形成する場合、そのＭＯＳ型のキャパシタはシリコン基板と逆の導電型をもつウェル領域上にシリコン基板側の電極を形成しなければならない、特に、ＭＯＳ型キャパシタの面積が大きく、高温で使用するような場合には、シリコン基板側電極を形成したウェル領域とシリコン基板との間でのリーク電流が無視できなくなるほど大きくなり、回路構成上問題となる。
【０００３】
これまで、上記のようなリーク電流を回避する方法としては、１層目のポリシリコンと２層目のポリシリコンを対向する電極としてキャパシタを形成する方法や、ＳＯＩのようにシリコン基板側の電極を形成するウェル領域とシリコン基板を酸化膜で分離してしまう方法が考えられた。
【０００４】
また、これまでＤＲＡＭのセルには、リーク電流の問題とは関係なく、キャパシタの高集積化を実現する方法として、シリコン基板上に掘られたトレンチの凹表面を利用してキャパシタを作るトレンチ型キャパシタが用いられてきた。（特許文献１を参照）
【特許文献１】特開平２−１６５６６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のように、キャパシタから他の回路へ寄生的に流れるリーク電流を抑制する方法として、２層のポリシリコンでキャパシタを作る場合には、２層目のポリシリコンを作る工程を追加する必要があり、シリコン基板とゲート酸化膜を介するポリシリコンで作られるキャパシタと比較して、電極間のリークが大きいため、１層目のポリシリコンと２層目のポリシリコン間の絶縁膜の膜質を最適化する必要がある。また、ＳＯＩを使用して、ウェルとシリコン基板を酸化膜で分離する場合は、基板のコストが高くなり問題である。
【課題を解決するための手段】
【０００６】
本発明は、上記のような２層のポリシリコンやＳＯＩ基板を使うのではなく、トレンチ型キャパシタを利用して、キャパシタのシリコン基板側の電極となるウェルとシリコン基板の接触面積を減少させることで、シリコン基板側の電極となるウェルとシリコン基板間のリーク電流を抑制するものである。
【０００７】
具体的には、ＭＯＳ型キャパシタを含む半導体装置であって、第１導電型シリコン基板と、前記シリコン基板に拡散された第２導電型低濃度ウェル領域と、前記第２導電型低濃度ウェル領域に形成された電荷蓄積領域と、前記電荷蓄積領域に形成されたトレンチと、前記電荷蓄積領域の外側に形成され、前記第２導電型低濃度ウェル領域より不純物濃度の高い第２導電型高濃度領域と、前記電荷蓄積領域内の前記トレンチおよび前記第１導電型シリコン基板表面に設けられた酸化膜と、前記酸化膜上に設けられたポリシリコン電極と、前記第２導電型高濃度領域と接触するように設けられた基板側電極で構成されている半導体装置とした。
【０００８】
また、ＭＯＳ型キャパシタを含む半導体装置であって、第１導電型シリコン基板と、前記シリコン基板に拡散された第２導電型低濃度ウェル領域と、前記第２導電型低濃度ウェル領域に形成された電荷蓄積領域と、前記電荷蓄積領域に形成されたトレンチと、前記電荷蓄積領域の外側に形成され、前記第２導電型低濃度ウェル領域より不純物濃度の高い第２導電型高濃度領域と、前記電荷蓄積領域内の前記トレンチおよび前記第１導電型シリコン基板表面に設けられた第２導電型高濃度電荷蓄積領域と、前記第２導電型電荷蓄積領域上に設けられた酸化膜と、前記酸化膜上に設けられたポリシリコン電極と、前記第２導電型高濃度領域と接触するように設けられた基板側電極で構成されている半導体装置とした。
【発明の効果】
【０００９】
以上の手段を用いることにより、第１導電型シリコン基板と第２導電型ウェル領域の接触面積を縮小でき、第１導電型シリコン基板と第２導電型ウェル領域間のリーク電流を低減することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態について、図面に基づいて説明する。
【００１１】
図１は、本発明の第１の実施形態に係る半導体装置１００の断面図である。半導体装置１００は以下のような構成である。例えば、抵抗が２０〜３０ΩｃｍのＰ型シリコン基板１内に低濃度のＮ型ウェル領域２を深さ２０μｍ、不純物は例えばリンとして濃度は１×１０16ｃｍ-3程度に形成する。また、後に基板側電極８と接するＮ型高濃度領域７をＮ型低濃度ウェル領域２の一部の表面に形成する。Ｎ型高濃度領域７の濃度は１×１０24ｃｍ-3で不純物種としてリンや砒素を用いる。
【００１２】
次いで、シリコン基板表面に深さ５〜１０μｍ、開口幅２〜３μｍのトレンチ３を複数形成する。トレンチ形成後に半導体基板を熱酸化してシリコン基板１の表面とトレンチ３の内壁に５００Åの酸化膜４を形成する。酸化膜４上にポリシリコン膜を４０００Å堆積し、これに不純物を導入して導電性を持たせ、さらのこれをパターニングして複数のトレンチ３を含むＮ型低濃度ウェル領域２にポリシリコン電極５を形成する。電極５の下部は電荷蓄積領域６と呼ばれ、キャパシタとしての役目を果たす。次いで、Ｎ型高濃度領域７の上には基板側電極８としてアルミニウム合金を概ね５０００Åの厚さで設ける。
【００１３】
以上のように、電荷蓄積領域６にトレンチ３を設けることで、Ｐ型シリコン基板１とＮ型低濃度ウェル領域２の接触面積を縮小でき、Ｐ型シリコン基板１とＮ型低濃度ウェル領域２間のリーク電流を低減することができる。なお、本説明は基板をＰ型、ウェル領域をＮ型としたが、導電型を逆として、基板をＮ型、ウェル領域をＰ型としても構わない。
【００１４】
図２は、本発明の第２の実施形態に係る半導体装置１０１の断面図である。半導体装置１０１は以下のような構成である。例えば、抵抗が２０〜３０ΩｃｍのＰ型シリコン基板１内に低濃度のＮ型のウェル領域２を深さ２０μｍ、不純物は例えばリンとして濃度は１×１０16ｃｍ-3程度に形成する。また、後に基板側電極８と接するＮ型高濃度領域７をＮ型低濃度ウェル領域２の一部の表面に形成する。Ｎ型高濃度領域７の濃度は１×１０20ｃｍ-3で不純物種としてリンや砒素を用いる。
【００１５】
次いで、シリコン基板表面に深さ５〜１０μｍ、開口幅２〜３μｍのトレンチ３を複数形成する。トレンチ３の内壁およびシリコン基板１表面にはＮ型高濃度電荷蓄積領域９を設ける。なお、Ｎ型高濃度電荷蓄積領域９の濃度は１×１０18〜１×１０20ｃｍ-3である。次いで、半導体基板を熱酸化してシリコン基板１の表面とトレンチ３の内壁に５００Åの酸化膜４を形成する。酸化膜４上にポリシリコン膜を４０００Å堆積し、これに不純物導入して導電性を持たせ、これをパターニングして複数のトレンチ３を含むＮ型低濃度ウェル領域２にポリシリコン電極５を形成した。ここで、電極５はＮ型高濃度電荷蓄積領域９と同じ大きさに形成される。次いで、Ｎ型高濃度領域７の上には基板側電極８としてアルミニウム合金を概ね５０００Åの厚さで設ける。
【００１６】
以上のように、電荷蓄積領域６にトレンチ３を設けることで、Ｐ型シリコン基板１とＮ型低濃度ウェル領域２の接触面積を縮小でき、Ｐ型シリコン基板１とＮ型低濃度ウェル領域２間のリーク電流を低減することができる。さらに、Ｎ型高濃度電荷蓄積領域９を設けることにより、電圧印加時の空乏化を防止することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係る半導体装置１００の断面図である。
【図２】本発明の第２の実施形態に係る半導体装置１０１の断面図である。
【符号の説明】
【００１８】
１  Ｐ型シリコン基板
２  Ｎ型低濃度ウェル領域
３  トレンチ
４  酸化膜
５  ポリシリコン電極
６  電荷蓄積領域
７  Ｎ型高濃度領域
８  基板側電極
９  Ｎ型高濃度電荷蓄積領域
１００  半導体装置
１０１  半導体装置
【図１】
2010050374.tif 000003
【図２】
2010050374.tif 000004