(57)【要約】【課題】伝送路と特性インピーダンスが整合した層間接続構造部、安定した電力を供給する幅広い電源プレーン及び実装信頼性の高い電極パッドを備える多層配線基板の提供。【解決手段】層間接続構造を構成するビアの位置を互いにずらし、またビアを接続する導体パターンの方向を絶縁層ごとに段階的に同一方向に変化させることにより、前記多層配線基板を厚さ方向から透視した場合、前記層間絶縁構造を構成する導体パターンが渦巻様の図形をなすような層間接続構造を多層配線基板に形成する。【選択図】図１１
2010219463.tif 000002
【特許請求の範囲】
【請求項１】
導体パターンと誘電体層が繰り返し積層され、一方の最表層に形成された電極パッドとそれに対応する導体パターンが、誘電体層を貫通するビア及びビア接続用導体パターンからなる層間接続構造により接続される多層配線基板であって、前記層間接続構造を構成するビアの位置が互いにずれて形成され、かつ前記ビア接続用導体パターンが、その方向が絶縁層ごとに段階的に同一方向に変化することにより、前記多層配線基板を厚さ方向から透視した場合、前記ビア接続用導体パターンが渦巻様に形成されることを特徴とする多層配線基板。
【請求項２】
請求項１に記載の多層配線基板において、前記層間接続構造が複数の誘電体層を貫通しており、かつ一つ以上の誘電体層を複数のビアを用いて貫通していることを特徴とする多層配線基板。
【請求項３】
最表層に形成された電極パッドと、それに対応する導体パターンが、複数の請求項１に記載の渦巻様の層間接続構造により接続されていることを特徴とする多層配線基板。
【請求項４】
最表層に形成された電極パッドが複数に分割され、対応する導体パターンと電極パッドが請求項１ないし２記載の層間接続構造により接続されており、かつ電極パッドの厚さ方向の断面積が、電極パッドと層間接続構造との接続部から離れるほど大きくなっていることを特徴とする多層配線基板。
【請求項５】
請求項４に記載の多層配線基板において、分割された電極パッド及びビア接続用導体パターンのそれぞれが弧状をなすように形成されていることを特徴とする多層配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多層配線基板に係り、詳しくは電極パッド及び多層の配線パターンを接続するビア部分の構造に関する。
【背景技術】
【０００２】
半導体素子をマザーボードに実装するためのインターポーザとして、多層配線基板が広く採用されている。多層配線基板は信号伝送路など、所定のパターンを形成した導体層と、導体層間を絶縁する誘電体層を交互に積層した構造をとっている。各導体層の間はスルーホールやビアで導通がとられている。
【０００３】
近年、インターポーザやマザーボード上でも、単一の信号伝送路で１ＧＨｚを超える高速な信号を伝送できることが求められている。このような高速信号を伝送する場合、信号伝送路内の特性インピーダンスの不整合を無視することはできない。配線の途中に特性インピーダンスが異なる部分がある場合、特性インピーダンスが変わる境界面で高速信号が反射され、伝送効率が低下するためである。
【０００４】
この問題を回避するには、信号伝送路全体で特性インピーダンスを一定の範囲にコントロールする必要がある。同一の導体層のみで信号を伝送する伝送路では、マイクロストリップライン構造やコプレーナ構造などを採用することで、特性インピーダンスのコントロールを実現できる。一方、スルーホールやビアなどの層間接続部で特性インピーダンスをコントロールするのは、伝送路に比べて難易度が高い。
【０００５】
特にＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）タイプやＬＧＡ（Ｌａｎｄ  ＧｒｉｄＡｒｒａｙ）タイプの多層配線基板で問題が深刻になる。図１に示したのが、一般的なＢＧＡタイプの多層配線基板（はんだボールは図示せず）である。ＢＧＡ／ＬＧＡタイプの多層配線基板は、マザーボードに実装される側の表面に、ビア３の直径に比べて非常に大きい電極パッド４が設けられている。また、多層配線基板においては、基板表層の導体層の直下に半導体素子への電源供給を担うプレーン状の導体９が配されるのが一般的である。しかしながら、この構造をとる多層配線基板では、電極パッド４とプレーン状導体９が電気的に結合し、大きな寄生容量が生じる。この寄生容量の影響で電極パッド４の特性インピーダンスは低下し、伝送路の伝送特性も悪化する。
【０００６】
電極パッドでの特性インピーダンス不整合を解決するため、すでにいくつかの発明が開示されている。特許文献１では、電極パッドに対向する部分のプレーン状導体を電極パッドと同じ形状で取り除き、寄生容量を抑制している。また、特許文献２では、電極パッドの形状を変更し、電極パッド自身にインダクタンスを付与している。これにより、電極パッドの寄生容量およびインダクタンスをバランスさせ、特性インピーダンスをコントロールすることを意図している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３９９０３０１号明細書
【特許文献２】特開２００６−３３９５６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、上記文献等において開示された、多層配線基板のインピーダンス制御に関する
技術には改善すべき問題が存在する。
【０００９】
特許文献１に記載された発明の持つ問題は、電源供給用のプレーン状導体の面積が通常よりも減少してしまう点である。図２に示したのは、特許文献１の発明を適用した多層配線基板における、電極パッド４に対向するプレーン状導体層９の上面視図である。特許文献１に記載の技術をＢＧＡタイプの多層配線基板に適用すると、電極パッド４に対向する層のプレーン状導体９は、図２のごとくかなりの部分が取り除かれることになる（図２の白抜け部分）。近年インターポーザには、信号伝送の効率化に加えて、半導体に電力を安定して供給することが求められている。しかし、電源供給系の中に導体幅が狭くなる部分６が存在すると、そこに大きな電流が集中するため、導体そのものの抵抗によって電源電圧が低下してしまう。この現象はＩＲドロップと呼ばれる。
【００１０】
特許文献２に記載された多層配線基板をインターポーザとして用いるには、実装信頼性に問題がある。電極パッドを構成する導体の面積を削減しているので、多層配線基板とマザーボードの間の接合強度を十分に確保することができないという問題がある。
【００１１】
本発明は上記課題を鑑みてなされたものであり、伝送路の特性インピーダンスと特性インピーダンスが整合し、かつ実装信頼性の高い電極パッド、および電圧が一定で安定した電力を供給できる幅広い電源プレーンを備える多層配線基板を提供することを目的としている。
【課題を解決するための手段】
【００１２】
上記の目的を達成するための請求項１に係る発明は、導体パターンと誘電体層が繰り返し積層され、一方の最表層に形成された電極パッドとそれに対応する導体パターンが、誘電体層を貫通するビア及びビア接続用導体パターンからなる層間接続構造により接続される多層配線基板であって、前記層間接続構造を構成するビアの位置が互いにずれて形成され、かつ前記ビア接続用導体パターンが、その方向が絶縁層ごとに段階的に同一方向に変化することにより、前記多層配線基板を厚さ方向から透視した場合、前記ビア接続用導体パターンが渦巻様に形成されることを特徴とする多層配線基板としたものである。
【００１３】
請求項２に係る発明は、請求項１に記載の多層配線基板において、前記層間接続構造が複数の誘電体層を貫通しており、かつ一つ以上の誘電体層を複数のビアを用いて貫通していることを特徴とする多層配線基板としたものである
請求項３に係る発明は、最表層に形成された電極パッドと、それに対応する導体パターンが、複数の請求項１に記載の渦巻様の層間接続構造により接続されていることを特徴とする多層配線基板としたものである。
【００１４】
請求項４に係る発明は、最表層に形成された電極パッドが複数に分割され、対応する導体パターンと電極パッドが請求項１ないし２記載の層間接続構造により接続されており、かつ電極パッドの厚さ方向の断面積が、電極パッドと層間接続構造との接続部から離れるほど大きくなっていることを特徴とする多層配線基板としたものである。
【００１５】
請求項５に係る発明は、請求項４に記載の多層配線基板において、分割された電極パッド及びビア接続用導体パターンのそれぞれが弧状をなすように形成されていることを特徴とする多層配線基板としたものである。
【発明の効果】
【００１６】
本発明は、層間接続構造にインダクタンスの大きさを制御可能な構造を導入することにある。これにより、電極パッドの寄生容量の影響を低減することができる。さらには所望のインダクタンスを層間接続構造部と、必要であれば電極パッドに付与することが可能に
なる。
【００１７】
請求項１に係る発明によれば、互いにずれて配置される層間接続用のビアと、渦巻様の図形を構成する導体パターンが、層間接続構造にインダクタンスを付与する。これにより、寄生容量に起因する特性インピーダンス低下の抑制が可能となる。
【００１８】
特性インピーダンスを制御する概念を図３の等価回路で示した。図３（ａ）は、信号伝送路に層間接続構造を用いた場合の等価回路である。この図においては層間接続構造の持つインダクタンスをＬ、層間接続構造と周辺の導体層との間にできる容量をＣとおいた。また、電極パッドの持つインダクタンスをＬｐａｄ、対向する導体層との間にできる寄生容量をＣｐａｄとした。その他多層配線基板内の伝送路３０と、多層配線基板が接続される伝送路３１については簡略化している。
【００１９】
ここで層間接続構造と周辺の導体層とが向かい合う面積を考えると、電極パッドと導体層の対向面積に比べて小さいことから、ＣもＣｐａｄに比べて非常に小さいものと予想される。ゆえにここでは等価回路を図３（ｂ）のように書き換えて、特性インピーダンスの検討を行った。
【００２０】
請求項１のごとく導体パターンを渦巻様に形成すると、その構造に起因するインダクタンスＬｓが層間接続構造部に加わる（図３（ｃ））ため、層間接続部および電極パッドの特性インピーダンス低下を抑制できる。この方法によれば、インダクタンスを付与するために電極パッドをパターニングする必要がなくなるので、電極パッドの面積を確保し、実装信頼性を保つことができる。
【００２１】
一方、インダクタンスを低めに制御する必要がある場合、請求項２に係る発明のごとく、層間接続構造の一部のビアを複数にすればよい。図３（ｂ）の等価回路において、層間接続構造のインダクタンスはビアのインダクタンスＬｖｎと導体パターンのインダクタンスＬｐｎ（ｎは１以上の整数）を用いて、図３（ｄ）のように表すことができる。ここで電極パッドに直接接続されるビアＬｖ３をＬｖ３１とＬｖ３２の２個にした場合、等価回路は図３（ｅ）のように変化し、層間接続構造全体のインダクタンスは小さくなる。
【００２２】
逆に渦巻様の層間接続構造だけで十分なインダクタンスを付与できない場合は、電極パッドを分割し、これと層間接続構造で合同して渦巻様構造を構成する。電極パッドを分割し、さらに適切な位置にビアを接続することで電流の経路が引き伸ばされるため、層間接続構造のみで渦巻様構造を作る場合に比べ、大きなインダクタンスを付与することができる。また、電極パッドの分割数・分割の際に電極パッドから取り除く導体の面積を適切に設定することで、実装信頼性を保持することも可能である。
【００２３】
分割した電極パッドの形成例を図４（ａ）に平面視図で示した。また、この電極パッドをはんだ接続に用いた場合の断面図を図４（ｂ）に示した。なお、図４（ｂ）の断面は、図４（ａ）中の線Ａ−Ａ’を含んでいる。
【００２４】
電極パッドは、ビアの接続点から離れるほど断面積が大きくなるよう分割されている。そのため、この電極パッドを持つ配線と他の配線基板配線をはんだで接続した状態では、ビアの接続点から離れた部分のはんだほど、多層配線基板と平行な面の断面積は広く、抵抗値は小さくなる。よって、この電極パッドに紙面上から下に電流を流す場合、電極パッド上には図４（ａ）１１０で示す経路の電流が存在すると考えられる。
【００２５】
一方、図４（ｃ）は分割を行っていない電極パッドの平面視図である。このような電極パッドに紙面上から下に電流を流しても、電流が電極パッド上を流れる距離は０、もしく
はごく僅かである。この電流が流れる経路の長さの差がＬｐａｄの差となり、Ｌｐａｄは増加する。
【００２６】
さらに本発明の構造は、電源供給系を構成する導体プレーンの面積確保にも有用である。図５に示したのは、本発明を適用した多層配線基板において、電極パッドに対向する層の上面視図である。図５より分かる通り、電極パッドに対向する層の導体プレーンから取り除くべき導体は、ビアを連結するための導体パターンを導体プレーンから切り離すためのクリアランスのみである。プレーンから取り除く導体の面積を特許文献１の特許による多層配線基板に比べて削減できることから、電極パッドに対向する導体層を電源供給系に用いた場合のＩＲドロップを抑制できるという効果もある。
【図面の簡単な説明】
【００２７】
【図１】一般的なＢＧＡタイプの多層配線基板の構成を説明する断面視図。
【図２】特許文献１の発明を適用した多層配線基板における、電極パッドに対向する電源プレーン層の上面視の図。
【図３】本発明による層間接続構造部を用いた、電極パッドの特性インピーダンス制御法を説明する等価回路。
【図４】分割した電極パッドの説明図（平面図）。
【図５】本発明を適用した多層配線基板における、電極パッドに対向する電源プレーン層の上面視の図。
【図６】本発明を適用したビルドアップ多層配線基板の製造プロセスを説明する工程図。
【図７】電極パッドの特性インピーダンスを制御する対策を施していない多層配線基板の説明図（断面図）。
【図８】図７に示す多層配線基板に作成された信号伝送路９の、ＴＤＲ（タイム・ドメイン・リフレクトメトリー）をシミュレーションした結果。
【図９】実施例１によるビルドアップ多層配線基板の層間接続構造部について、各層での導体パターンの配置に関する説明図（平面図）。
【図１０】実施例１によるビルドアップ多層配線基板の層間接続構造部について、基板厚さ方向から透視した場合の説明図（平面図）。
【図１１】図１０に示す層間接続構造を持つ多層配線基板の、信号伝送路のＴＤＲをシミュレーションした結果。
【図１２】実施例２による多層配線基板の層間接続構造部について、各層での導体パターンの配置に関する説明図（平面図）。
【図１３】実施例２によるビルドアップ多層配線基板の層間接続構造部について、基板厚さ方向から透視した場合の説明図（平面図）。
【図１４】図１３に示す層間接続構造を持つ多層配線基板の、信号伝送路のＴＤＲをシミュレーションした結果。
【発明を実施するための形態】
【００２８】
以下、本発明になる多層配線基板の製造プロセスを、ＢＧＡタイプのインターポーザを製造する場合を例にとって説明する。なお、下記に記載の実施例は、発明を説明するために便宜的に取り上げたものであり、何ら発明の実施形態を限定するものではない。
【００２９】
多層配線基板の製造にあたり、まずは層間接続構造の仕様を決める必要がある。本実施例では、シングルエンド伝送路の層間接続構造に関する三次元電磁界シミュレーションの結果より、層間接続構造の仕様を決定する。
【００３０】
始めに、隣接する層間を接続するビアと電極パッドのインダクタンス、および導体パターンの単位長さ当たりのインダクタンスを、三次元電磁界シミュレーションにより算出する。
【００３１】
次に、電極パッドが持つ寄生容量と、層間接続構造が持つインダクタンス、そして層間接続構造の特性インピーダンス（ＴＤＲ）を三次元電磁界シミュレーションにより求める。このシミュレーションにより、層間接続構造部に付与すべきインダクタンス量を明らかにする。
【００３２】
ここまでのシミュレーション結果を基に、所望のインダクタンスを層間接続構造に付与できるビアおよび導体パターンの設計を行う。付与するインダクタンスの大きさは、導体パターンの配置、ある導体層を貫通するビアの数、電極パッドの分割数、ならびに一つの電極パッドに接続される層間接続構造の本数の変更によって制御する。
【００３３】
上記シミュレーションを用いた設計に基づき、多層配線基板を作製する。
【００３４】
図６は、多層配線基板の製造工程を、断面視図を用いて模式的に示した工程図である。多層配線基板の出発基材には、図６（ａ）に示すような導体層／誘電体層／導体層という構成の両面導体誘電体層１０を用いる。導体層１１は、導電率・加工性・価格等の観点から銅などの金属が好適である。一方、誘電体層１２には、エポキシ樹脂含浸ガラスクロス・ポリ（テトラフルオロエチレン）基材、ポリイミドフィルム等を用いる事ができる。
【００３５】
続いて、図６（ｂ）に示すように層間接続用のビア孔１３ａを形成する。ビアの形状にはブラインドビアを採用する。ビア形成には、ＵＶレーザー・炭酸ガスレーザー等公知のレーザー光源を用いる事ができる。ビアの直径は、加工性・接続信頼性・微細化対応を考慮し、３０〜１５０μｍの範囲内で適宜設定することが可能である。その後は必要に応じて、デスミア処理を行う。デスミア処理法の例には、過マンガン酸カリウム等の薬液処理が挙げられる。
【００３６】
次に、図６（ｃ）に示すように、フィルドビアめっき法で接続ビア１３を形成する。フィルドビアめっき法の一例としては、無電解銅めっきと電解銅めっきを連続して行い、ビア孔１３ａを銅で充填する方法がある。その後、導体厚を所望の厚さまで減らすため、物理的／化学的研磨、あるいはその両方を行う。物理的研磨の例として研磨紙・バフ研磨等が、化学研磨液の例として硫酸過酸化水素系溶液・過硫酸アンモニウム系溶液がそれぞれ挙げられる。
【００３７】
次いで、図６（ｄ）のようにレジストパターン１９を形成する。そしてこのレジストパターンをマスクにしてエッチングを行い、導体層を導体プレーン２０、伝送路パターン３０、ビアランド５、電極パッドなどの所望の形状に加工する（図６（ｅ））。エッチング液には、塩化第二鉄液・塩化第二銅液をはじめとする公知の薬液を用いることができる。その後レジストパターンを適切な剥離用薬液で基材表面より除去することで、最外導体層に配線パターンを形成した二層配線基板４０が得られる。
【００３８】
なお本明細書では、配線形成プロセスとしてフォトリソおよびエッチングを用いたサブトラクティブ方式を用いたが、めっき法を主体としたセミアディティブ方式やフルアディティブ方式を適用してもよい。
【００３９】
前記二層配線基板に対しては図６（ｆ）に示す多層化を行う。多層化の方法としては、誘電体層２１にプリプレグを用い、導体層２２と同時に熱プレスをする方法や、半硬化状態の導体層付誘電体基材を積層する方法などがある。
【００４０】
この後、図６（ｂ）から（ｅ）までの配線形成工程と図６（ｆ）の多層化、図６（ｇ）のビア加工工程を繰り返し、目的の多層配線基板を得る。二回目以降のビア（２３ａ、２
３ｂ）加工時には、すでに加工済みのビアから所定の方向、所定の距離だけオフセットした位置にビアを形成する。
【００４１】
最後に、必要に応じて最外層に絶縁保護層であるソルダーレジスト層形成、また電極パッドなどの外部接続用導体に対する表面処理を行う。
【００４２】
図６（ｈ）には四層配線板の例を示したが、多層配線基板に要求される特性に応じて、六層、八層などの多層配線板に上記の製法と構成を拡張できる。また、本発明になる層間接続構造を、ビルドアッププロセスによる多層配線基板、コアレスタイプの多層配線基板にも適用できる。
【実施例１】
【００４３】
始めに、本実施例のデザインルールにおける隣接する層間を接続するビアと電極パッドのインダクタンス、および導体パターンの単位長さ当たりのインダクタンスを、三次元電磁界シミュレーションにより見積もった。その結果を表１に示す。
【００４４】
【表１】
2010219463.tif 000003
【００４５】
続いて、本発明を適用する前の設計について電極パッドの寄生容量、層間接続構造のインダクタンス、およびＴＤＲのシミュレーションを行った。図７に示したのは、本発明を適用していない多層配線基板の断面視図である。電極パッド４と信号伝送用配線はフルスタック構造のビアで接続されている。また、電極パッドに対向するプレーン状導体２０は電極パッド上部をほぼ完全に覆っている。図７のモデルを用いて算出した電極パッドの寄生容量ならびに層間接続構造のインダクタンスは以下の表２の通りであった。
【００４６】
【表２】
2010219463.tif 000004
【００４７】
図８は、図７に示す信号伝送系（図中１２０で示す直線で囲まれた部分）の、ＴＤＲのシミュレーション結果を示したものである。このシミュレーションは、多層配線基板をＢＧＡタイプのインターポーザとして、マザーボードに実装した状態をモデル化して実行したものである（はんだ接合部・マザーボードは図示せず）。インターポーザ内の伝送路とマザーボード上の伝送路は、それぞれ特性インピーダンスが５０Ωになるようモデル化しており、シミュレーション結果もおおむね設計通りの値を示した。一方、両伝送路の間にある層間接続構造部および電極パッドにあたる部分では、特性インピーダンスが両伝送路に比べ大きく低下し、極小値２８．２Ωを示した。
【００４８】
以上のシミュレーション結果より、層間接続構造部に付与すべきインダクタンスを約１６０ｐＨと見積もり、層間接続構造の設計変更を行った。
【００４９】
図９は、本発明になる多層配線基板の層間接続構造における、導体パターンの設計を説明する上面視のである。図９（ａ）から順に、電極パッドの配置された層から伝送路の配置された層まで図を並べてある。また、図１０は層間接続構造部のみを取り出して各層の導体パターンを基板厚さ方向に透視した平面図である。インダクタンス付与のために、ある層間に設けられるビアと隣接する層間に設けられるビアはオフセットさせ、かつビア間を接続する導体パターンは、隣接する層に設けられる導体パターンと９０度の角をなして螺旋をなすよう配置した。このとき導体パターン間のなす角度は９０度に限定されるものでないが、３６０度を（配線層数−１）で除した程度の値とするのが望ましい。また、ビアの中心間のオフセット距離Ｌは以下の通りである。１８ａ：２００μｍ、１８ｂ：２００μｍ、１８ｃ：１２０μｍ。
【００５０】
上記の設計に基づく層間接続構造についても、電極パッドの寄生容量と層間接続構造部のインダクタンスを三次元電磁界シミュレータにより算出した。結果を表３に示す。本実施例において、設計変更によってほぼ意図した値のインダクタンスを層間接続構造部に付与できていることを確認した。
【００５１】
【表３】
2010219463.tif 000005
【００５２】
図１１は、図１０に示す層間接続構造を持つ多層配線基板の、信号伝送路のＴＤＲをシミュレーションした結果である。図８のシミュレーション同様、多層配線基板をインターポーザとして、マザーボードに実装した状態をモデル化している。特性インピーダンスの極小値は３９．７Ωであった。このことから、渦巻様導体パターンによるインダクタンスと電極パッドの寄生容量とでバランスをとることで、特性インピーダンスの落ち込みが抑制されることが確認された。
【実施例２】
【００５３】
始めに、本実施例のデザインルールにおける隣接する層間を接続するビアと電極パッドのインダクタンス、および導体パターンの単位長さ当たりのインダクタンスを、三次元電磁界シミュレーションにより見積もった。その結果を表４に示す。
【００５４】
【表４】
2010219463.tif 000006
【００５５】
続いて、本発明を適用する前の設計について電極パッドの寄生容量、層間接続構造のインダクタンスを三次元電磁界シミュレータで行った。図７に示したのは、本発明を適用していない多層配線基板の断面視図である。電極パッドと信号伝送用配線はフルスタック構造のビアで接続されている。また、電極パッドに対向するプレーン状導体２０は電極パッド上部をほぼ完全に覆っている。図７のモデルを用いて算出した電極パッドの寄生容量ならびに層間接続構造のインダクタンスは表５の通りであった。
【００５６】
【表５】
2010219463.tif 000007
【００５７】
また、本発明を適用する前の多層配線基板に対するＴＤＲのシミュレーションも行った。（図示せず）このシミュレーションは多層配線基板をＢＧＡタイプのインターポーザとして、マザーボードに実装した状態をモデル化して実行したものである。シミュレーションの結果、層間接続構造部で特性インピーダンスは低下し、極小値３４．２Ωを示した。上記のシミュレーション結果より、層間接続構造に付与すべきインダクタンスを８０ｐＨとした。
【００５８】
図１２に示したのが、本実施例による多層配線基板の層間接続構造部に関する、各層での導体パターンの配置に関する説明図である。図１２（ａ）から順に、電極パッドの配置された層から伝送路の配置された層までの図を並べてある。この設計では、電極パッドを複数に分割することで、電流経路が延長され、実施例１以上のインダクタンスを付与できる。ビアの中心間のオフセット距離は以下の通りである。２８ａ：２００μｍ、２８ｂ：２００μｍ、２８ｃ：１２０μｍ、２８ｄ：６０μｍ。また、電極パッドを分割するために設けたスリットの幅は６０μｍとした。
【００５９】
上記の設計に基づく層間接続構造についても、電極パッドの寄生容量と層間接続構造部のインダクタンスを三次元電磁界シミュレータにより算出した。結果を表６に示す。本実施例において、設計変更によってほぼ意図した値のインダクタンスを層間接続構造部に付与できていることを確認した。
【００６０】
【表６】
2010219463.tif 000008
【００６１】
図１３は、図１２に示す層間接続構造を持つ多層配線基板の、信号伝送路のＴＤＲをシミュレーションした結果である。多層配線基板をＢＧＡタイプのインターポーザとして、マザーボードに実装した状態をモデル化している。特性インピーダンスの極小値は４１．３Ωであった。これより、設計変更によって、層間接続構造部と伝送路の特性インピーダンスのずれが改善されていることを確認できた。
【符号の説明】
【００６２】
１、１１、２１…導体層
２、１２、２２…誘電体層
３、１３、２３…ビア
１３ａ、２３ａ、２３ｂ…ビア孔
４…電極パッド
５…ビアランド
６…導体層狭隘部
７…はんだ
８、１８ａ、１８ｂ、１８ｃ、２８ａ、２８ｂ、２８ｃ、２８ｄ
…ビア間接続用導体パターン
１０…両面銅張積層板
１９…レジストパターン
９、２０…プレーン状導体
３０、１３０、２３０…伝送路を構成する導体パターン
４０…二層配線基板
１００、１０１…等価回路図における伝送路
１１０…電極パッド上の電流経路
１２０…シミュレーションの対象となる伝送系
【図１】
2010219463.tif 000009
【図２】
2010219463.tif 000010
【図３】
2010219463.tif 000011
【図４】
2010219463.tif 000012
【図５】
2010219463.tif 000013
【図６】
2010219463.tif 000014
【図７】
2010219463.tif 000015
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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