(57)【要約】【課題】本発明は、ノイズの影響を低減することができる半導体装置を提供する。【解決手段】半導体基板の表面側及び裏面側にそれぞれ形成された配線または電極と、半導体基板の表裏両面を貫通するように形成され、半導体基板の表面側に形成された配線または電極と半導体基板の裏面側に形成された配線または電極とを電気的に接続する貫通電極３５と、半導体基板の表裏両面を貫通しかつ貫通電極を囲むように形成され、接地電位に接続されたガードリング配線５１とを具備する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
集積回路が形成された半導体基板の表面側及び裏面側にそれぞれ形成された配線または電極と、
前記半導体基板の表裏両面を貫通するように形成され、前記半導体基板の表面側に形成された前記配線または電極と前記半導体基板の裏面側に形成された前記配線または電極とを電気的に接続する貫通電極と、
前記半導体基板の表裏両面を貫通しかつ前記貫通電極を囲むように形成されたガードリング配線
とを具備したことを特徴とする半導体装置。
【請求項２】
集積回路が形成された半導体基板と、
前記集積回路の回路ブロックを囲み、前記半導体基板の表裏両面を貫通するように形成されたガードリング配線
とを具備したことを特徴とする半導体装置。
【請求項３】
入出力回路を含む集積回路が形成された半導体基板と、
前記入出力回路を囲み、前記半導体基板の表裏両面を貫通するように形成されたガードリング配線
とを具備したことを特徴とする半導体装置。
【請求項４】
前記ガードリング配線は、接地電位もしくは任意の電圧に接続される、あるいは電位的に浮遊状態にされていることを特徴する請求項１、２、３のいずれか１項記載の半導体装置。
【請求項５】
前記半導体装置は、前記半導体基板の前記集積回路が形成された面とは反対面である裏面側から入射光が照射される裏面照射型固体撮像装置であることを特徴する請求項１、２、３のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の表裏両面を貫通するように配線が設けられた半導体装置に関する。
【背景技術】
【０００２】
様々な電子機器、例えば携帯電話などは年々小型化が進んでいる状況であり、これらの機器に使用される半導体装置においても小型化の市場要求は強い。従来では別々な半導体チップであったアナログ系回路と高速信号処理系回路（主にディジタル回路）とが、同一半導体チップ上に集積されるようになってきている。このような回路の１チップ化に伴って種々の問題が発生している。例えば、ＣＭＯＳイメージセンサにおいては、アナログ回路部とディジタル回路部とが混載されており、半導体チップの小型化により両回路部間のノイズの問題がより顕著となっている。そのため、従来では、半導体基板のウェル構造を工夫することで両回路部間のノイズ対策を図っている。すなわち、半導体基板として高濃度Ｐ型基板（Ｐ＋型基板）を用いて、Ｐ＋型基板上のＰ型ウェルにアナログ回路部を形成することで、Ｐ＋型基板を介してアナログ回路部への接地を十分に行い、ディジタル回路部はＰ＋型基板とＰ型ウェルとの間にＮ型エピタキシャル層を挟んで分離することでノイズ対策を実施している。
【０００３】
また、ＣＭＯＳイメージセンサなどの固体撮像装置では、チップサイズの小型化、すなわち画素の狭ピッチ化に伴い、フォトダイオードへの入射光量を確保するのに優位な裏面照射型のタイプに移行すると考えられている。既存の裏面照射型の固体撮像装置とは、トランジスタなどの回路素子が形成されている半導体基板の表面とは反対面、つまり半導体基板の裏面に被写体からの入射光が照射される構造のものをいう。裏面照射型の固体撮像装置では、光照射面である半導体基板の裏面が上向きとなるように実装されるので、半導体基板の裏面側に外部端子や製品テスト用端子を形成する必要がある。そのために、基板の表裏両面を貫通するように貫通電極が形成され、この貫通電極を介して、基板の表面側に形成されている配線や電極が裏面側の外部端子や製品テスト用端子と電気的に接続される。ここで用いられる貫通電極は、例えば、半導体基板（シリコン基板など）をエッチングして絶縁膜を形成した後に導体を埋め込み、その後、シリコンを研磨するなどして薄膜化することで形成する方法が一般的である。貫通電極のいずれの形成方法においても、半導体基板の厚みをできるだけ薄くした方が、容易に形成できるのは明らかである。また、裏面照射型のＣＭＯＳイメージセンサにおいては、フォトダイオードへの入射光量の確保及び光の混色を防止する観点からも、半導体基板の厚みを薄くする必要がある。先に述べたように、固体撮像装置においては半導体基板としてＰ＋型基板を用いることにより、アナログ回路部のＰ型ウェルへ基板経由で接地を十分に行なうことを可能としていたが、基板を薄くすることで基板抵抗が高くなり、接地が不十分となってしまいノイズの影響を受け易くなる。
【０００４】
なお、特許文献１（図３（ｂ））には、撮像チップにＳｉ貫通電極を設けて底面に電極を引き出し、そこにバンプを設けて画像処理チップと接続するものが開示されている。また、特許文献２には、裏面照射型固体撮像素子において、撮像領域の周辺部の表面側に、正電圧がバイアスされるｎウェルを設けることにより、撮像領域周辺部で発生する不要電荷の速やかな掃き出しを可能にしたものが開示されている。
【特許文献１】特開２００４−１４６８１６号公報
【特許文献２】特開２００８−２０５２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ノイズの影響を低減することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、集積回路が形成された半導体基板の表面側及び裏面側にそれぞれ形成された配線または電極と、前記半導体基板の表裏両面を貫通するように形成され、前記半導体基板の表面側に形成された前記配線または電極と前記半導体基板の裏面側に形成された前記配線または電極とを電気的に接続する貫通電極と、前記半導体基板の表裏両面を貫通しかつ前記貫通電極を囲むように形成されたガードリング配線とを具備したことを特徴とする。
【０００７】
本発明の半導体装置は、集積回路が形成された半導体基板と、前記集積回路の回路ブロックを囲み、前記半導体基板の表裏両面を貫通するように形成されたガードリング配線とを具備したことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ノイズの影響を低減することができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の半導体装置を実施の形態により説明する。
【００１０】
（第１の実施の形態）
図１は本発明を裏面照射型のＣＭＯＳイメージセンサに実施した場合の概略的な構成を示す断面図である。このＣＭＯＳイメージセンサでは、高濃度Ｐ型基板１１上にＮ型エピタキシャル層１２が形成された半導体基板１３を用い、画素部２１、アナログ回路部３１、及びディジタル回路部４１を有する構成となっている。また、画素部２１に形成されている後述するフォトダイオードへの入射光量の確保、光の混色防止及び、貫通電極を形成するために、半導体基板１３として例えば直径が８インチのシリコン基板の場合は、当初の720 μｍの厚みを5 μｍ程度まで薄膜化している。半導体基板１３の裏面側には、保護膜や配線、外部端子、テスト端子（いずれも図示せず）が形成され、画素部２１の裏面には、カラーフィルタ用の顔料や保護膜、マイクロレンズ（いずれも図示せず）などが形成されている。
【００１１】
画素部２１では、Ｎ型エピタキシャル層１２の表面領域にＮ型領域が形成され、このＮ型領域にフォトダイオード及びフォトダイオード選択用のトランジスタ（いずれも図示せず）などからなる複数の画素が形成されている。そして、画素部２１内には、基板表面から高濃度Ｐ型基板１１に達するような深いＰ型ウェル領域２２が形成されている。
【００１２】
アナログ回路部３１では、基板表面から高濃度Ｐ型基板１１に達するような深いＰ型ウェル領域３２が全面に形成されている。また、Ｐ型ウェル領域３２の表面領域には複数のＮ型ウェル領域３３が互いに分離して形成されている。そして、Ｐ型ウェル領域３２には複数のＮチャネルＭＯＳトランジスタ（図示せず）が形成され、Ｎ型ウェル領域３３には複数のＰチャネルＭＯＳトランジスタ（図示せず）が形成されている。
【００１３】
ディジタル回路部４１では、Ｎ型エピタキシャル層１２の表面領域にそれぞれ複数のＰ型ウェル領域４２及びＮ型ウェル領域４３が形成されている。そして、Ｐ型ウェル領域４２には複数のＮチャネルＭＯＳトランジスタ（図示せず）が形成され、Ｎ型ウェル領域４３には複数のＰチャネルＭＯＳトランジスタ（図示せず）が形成されている。
【００１４】
裏面照射型のＣＭＯＳイメージセンサでは、被写体からの入射光は、画素部２１のＮ型エピタキシャル層１２の表面（半導体基板１３の表面）側ではなく、高濃度Ｐ型基板１１の露出面（半導体基板１３の裏面）側に照射される。そこで、アナログ回路部３１やディジタル回路部４１では、半導体基板１３の表面側及び裏面側にそれぞれ形成されている複数の配線または電極（いずれも図示せず）を相互に接続して、半導体基板１３の裏面側に外部端子や製品テスト用端子を形成する必要がある。このために、アナログ回路部３１やディジタル回路部４１には、半導体基板１３の表裏両面を貫通するように形成され、半導体基板１３の表面側に形成された配線または電極と半導体基板１３の裏面側に形成された配線または電極との間、アナログ回路部３１及びディジタル回路部４１の内部の配線や基板表面側の製品テスト用端子と半導体基板１３の裏面側に形成された配線または電極との間を電気的に接続する貫通電極３４が形成されている。なお、この貫通電極３４は、当然のことながら高濃度Ｐ型基板１１及びＰ型ウェル領域３２とは絶縁分離されている。
【００１５】
半導体基板１３を薄膜化する前は、高濃度Ｐ型基板１１が接地電位に接続されているので、アナログ回路部３１に対しＰ型ウェル領域３２を経由して接地電位を与えることができていた。しかし、フォトダイオードへの入射光量の確保、光の混色防止及び貫通電極３４の形成のために半導体基板１３を薄膜化しており、高濃度Ｐ型基板１１の厚みは従来よりも薄くなっている。このため、アナログ回路部３１に対する接地状態が不安定となり、アナログ回路部３１が貫通電極３４及びその他の回路からのノイズの影響を受け易くなる。
【００１６】
そこで、本実施形態のＣＭＯＳイメージセンサでは、図２の平面図に示すように、半導体基板１３の表裏両面を貫通しかつ貫通電極３４を囲むようにガードリング配線５１を形成している。ガードリング配線５１は半導体基板１３とは絶縁分離されており、接地電位に接続されている。図２に示すように、図１中に示す貫通電極３４は複数（本例では９個）の部分に分かれて形成されている。各貫通電極３４の周囲には絶縁層３５が形成されており、ガードリング配線５１の周囲にも絶縁層５２が形成されている。なお、貫通電極１個に対してガードリング配線をそれぞれ形成してもよい。
【００１７】
図３は、図２中のＡ−Ａ線に沿った電極端子に形成された貫通電極の断面構造を画素部２１の一部と共に詳細に示す断面図である。画素部２１では、半導体基板１３の裏面側に色分離用のカラーフィルタ２３が形成されており、さらにカラーフィルタ２３上に光集光用のマイクロレンズ２４が形成されている。なお、本例ではフィルタ膜などは図示を省略している。複数の貫通電極３４が半導体基板１３の裏面側に形成された外部端子３６と電気的に接続されている。また、貫通電極３４を囲むように半導体基板１３内に形成されたガードリング配線５１は、半導体基板１３の表面側の層間絶縁膜１４内に形成された配線１５を介して接地電位に接続されている。なお、本例では配線１５を介してガードリング配線５１を接地しているが、外部端子３６とは別な端子として裏面側に形成して接地してもよい。さらに貫通電極３４は、層間絶縁膜１４内に形成された多層の配線１６を介して、半導体基板１３の表面側に形成されている配線または電極１７と電気的に接続されている。電極１７上には保護膜が形成されている（図示せず）。
【００１８】
このように構成されたＣＭＯＳイメージセンサでは、貫通電極３４を囲むようにガードリング配線５１が形成されており、ガードリング配線５１は接地電位に接続されている。このため、貫通電極３４からのノイズの影響を低減させることが可能となる。
【００１９】
なお、本実施形態では、貫通電極３４が半導体基板１３内で複数の部分に分けて形成されている場合について説明したが、これは必ずしも複数の部分に分けて形成される必要はなく、１つの部分で形成されていてもよい。しかし、図３に示すように、外部端子３６と接続するような場合に、十分な電流容量を確保するために、複数の部分に分けて形成する方が効果的である。さらに、本例ではガードリング配線５１を接地電位に接続する場合を説明したが、接地以外の任意の電圧に接続してもよく、あるいはいずれの電位、電圧にも接続せずに電位的に浮遊状態にしてもよい。
【００２０】
（第２の実施の形態）
図４は、第２の実施の形態に係る半導体装置の構成を示す平面図である。この半導体装置は、第１の実施の形態の場合と同様に、半導体基板に画素部２１、アナログ回路部３１、及びディジタル回路部４１が集積されたＣＭＯＳイメージセンサに本発明を実施したものである。本実施形態のＣＭＯＳイメージセンサでは、アナログ回路部３１を囲む形状でかつ半導体基板の表裏両面を貫通するようにガードリング配線６１が形成されている。ガードリング配線６１は、半導体基板とは絶縁分離されており、接地電位に接続されている。
【００２１】
このようにアナログ回路部３１全体をガードリング配線６１で囲むことにより、アナログ回路部３１で発生するノイズが外部に漏れ出ることを防止でき、かつ外部で発生するノイズがアナログ回路部３１に混入することを防止できる。この結果、ガードリング配線６１を用いてノイズの影響を低減することができる。
【００２２】
本例でもガードリング配線６１を接地電位に接続する場合を説明したが、接地以外の任意の電圧に接続してもよく、あるいはいずれの電位、電圧にも接続せずに電位的に浮遊状態にしてもよい。
【００２３】
（第３の実施の形態）
半導体装置、特に集積回路のＩ／Ｏ回路（入出力回路）などのように比較的サイズの大きなトランジスタが形成されている内部回路では、トランジスタのスイッチングに伴って大きなノイズが発生する。そこで、第３の実施の形態に係る半導体装置では、図５の平面図に示すように、半導体基板に形成された集積回路のＩ／Ｏ回路７１を囲む形状でかつ半導体基板の表裏両面を貫通するようにガードリング配線８１を形成している。ガードリング配線８１は、半導体基板とは絶縁分離されており、接地電位に接続されている。なお、この場合、Ｉ／Ｏ回路７１に電気的に接続され、信号の入出力を行なう複数の電極パッド９１もガードリング配線８１によって囲まれている。
【００２４】
本実施形態では、ガードリング配線８１によって囲むことにより、Ｉ／Ｏ回路７１で発生するノイズが外部に漏れ出ることを防止することができる。この結果、ガードリング配線８１を用いてノイズの影響を低減することができる。
【００２５】
本例でもガードリング配線８１を接地電位に接続する場合を説明したが、接地以外の任意の電圧に接続してもよく、あるいはいずれの電位、電圧にも接続せずに電位的に浮遊状態にしてもよい。
【００２６】
以上、実施形態を用いて本発明を説明したが、本発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することができる。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出し得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００２７】
【図１】本発明を裏面照射型のＣＭＯＳイメージセンサに実施した場合の概略的な構成を示す断面図。
【図２】図１中の貫通電極及びガードリング配線の平面図。
【図３】図２中のＡ−Ａ線に沿った電極端子の断面構造を画素部の一部と共に詳細に示す断面図。
【図４】第２の実施の形態に係る半導体装置の構成を示す平面図。
【図５】第３の実施の形態に係る半導体装置の平面図。
【符号の説明】
【００２８】
１１…高濃度Ｐ型基板、１２…Ｎ型エピタキシャル層、１３…半導体基板、１４…層間絶縁膜、１５、１６…配線、１７…配線または電極、２１…画素部、２２…Ｐ型ウェル領域、２３…カラーフィルタ、２４…マイクロレンズ、３１…アナログ回路部、３２…Ｐ型ウェル領域、３３…Ｎ型ウェル領域、３４…貫通電極、３５…絶縁層、３６…外部端子、４１…ディジタル回路部、４２…Ｐ型ウェル領域、４３…Ｎ型ウェル領域、５１、６１、８１…ガードリング配線、５２…絶縁層、７１…Ｉ／Ｏ回路、９１…電極パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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