(57)【要約】【課題】  自己整合型ショットキー・ダイオード及びその製造方法を提供する【解決手段】  ショットキー障壁ダイオードは、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板内の第２の導電型のドーピングを有するドープ保護環（リング）を含み、さらにダミー・ゲート電極の一方の側の、第２の導電型とは反対型の第１の導電型のドーピングを有する第１導電型ドープ半導体領域を含み、そしてショットキー障壁構造部は他方の側がドープ保護環により囲まれる。ショットキー障壁領域は、側部をダミー・ゲート電極及びドープ保護環により囲むことができる。ドープ保護環は、第２の導電型のドーピングを有するゲート側第２導電型ドープ半導体領域の非金属化部分を含む。ショットキー障壁領域は、側部を、ゲート側ドープ半導体領域及びＳＴＩ側ドープ半導体領域を含むドープ保護環により囲むことができる。ショットキー障壁ダイオードの設計構造体もまた提供する。【選択図】      図８
2010219519.tif 000002
【特許請求の範囲】
【請求項１】
半導体構造体を形成する方法であって、
第１導電型ドープ半導体材料部分の上の上層構造部を形成するステップと、
前記上層構造部の側壁に自己整合した、前記第１導電型とは逆型の第２導電型の第２導電型ドープ半導体領域を形成するステップと、
前記第２導電型ドープ半導体領域の一部分を金属半導体合金部分に転化させるステップと
を含み、
前記金属半導体合金部分は前記第１導電型ドープ半導体材料部分に隣接してショットキー障壁を形成し、
前記金属半導体合金部分は、前記第２導電型ドープ半導体領域の未反応残留部分により側部で隣接されて囲まれる、
前記方法。
【請求項２】
前記上層構造部の別の側壁に自己整合した第１導電型ドープ半導体領域を形成するステップをさらに含み、
前記第１導電型ドープ半導体領域は、前記第１導電型ドープ半導体材料部分よりも高いドーパント濃度を有する、
請求項１に記載の方法。
【請求項３】
前記上層構造部は内部にホールを包含し、
前記第２導電型ドープ半導体領域は前記ホール内に形成される、
請求項１に記載の方法。
【請求項４】
前記上層構造部は、ゲート誘電体とゲート導電体部分との垂直積層体を含む、請求項３に記載の方法。
【請求項５】
前記第１導電型ドープ半導体材料部分は、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の上部半導体層の中に形成される、請求項１に記載の方法。
【請求項６】
半導体構造体を形成する方法であって、
第１導電型ドープ半導体材料部分の上に上層構造部を形成するステップと、
前記上層構造部の側壁に自己整合した、前記第１導電型とは逆型の第２導電型のゲート側第２導電型ドープ半導体領域を形成するステップと、
前記第１導電型ドープ半導体材料部分の中の、浅いトレンチ分離（ＳＴＩ）構造部の側壁に隣接し、前記ゲート側第２導電型ドープ半導体領域に直接隣接する、浅いトレンチ分離側（ＳＴＩ側）第２導電型ドープ半導体領域を形成するステップと、
前記ゲート側第２導電型ドープ半導体領域の一部分および前記ＳＴＩ側第２導電型ドープ半導体領域の一部分を金属半導体合金部分に転化させるステップと
を含み、
前記金属半導体合金部分は前記第１導電型ドープ半導体材料部分に隣接してショットキー障壁を形成する、
前記方法。
【請求項７】
前記金属半導体合金部分は、前記ゲート側第２導電型ドープ半導体領域の残りの部分に側部で隣接し、そして前記ＳＴＩ側第２導電型ドープ半導体領域の残りの部分に垂直に隣接する、請求項６に記載の方法。
【請求項８】
前記ゲート側第２導電型ドープ半導体領域は第１の深さを有し、前記ＳＴＩ側第２導電型ドープ半導体領域は、前記第１の深さより深い第２の深さを有する、請求項６に記載の方法。
【請求項９】
前記上層構造部の別の側壁に自己整合した第１導電型ドープ半導体領域を形成するステップをさらに含み、
前記第１導電型ドープ半導体領域は、前記第１導電型ドープ半導体材料部分よりも高いドーパント濃度を有する、
請求項６に記載の方法。
【請求項１０】
前記金属半導体合金部分の周囲は、前記ゲート側第２導電型ドープ半導体領域の残りの部分及び前記ＳＴＩ側第２導電型ドープ半導体領域の残りの部分により連続的に隣接されて囲まれる、請求項６に記載の方法。
【請求項１１】
基板内の第１の導電型でドープされた第１導電型ドープ半導体材料部分の上に配置された上層構造部と、
前記上層構造部の側壁に自己整合した、前記第１の導電型とは逆型の第２の導電型でドープされた第２導電型ドープ半導体領域と、
金属半導体合金部分と前記第１導電型ドープ半導体材料部分の間に位置する水平ショットキー障壁と
を含み、
前記第２導電型ドープ半導体領域は、前記金属半導体合金部分に側部で隣接しそれを側部で囲む、
半導体構造体。
【請求項１２】
前記第１の導電型でドープされ、前記上層構造部の別の側壁に自己整合し、前記第１導電型ドープ半導体材料部分に側部で隣接する、第１導電型ドープ半導体領域をさらに含み、
前記第１導電型ドープ半導体領域は、前記第１導電型ドープ半導体材料部分よりも高いドーパント濃度を有する、
請求項１１に記載の半導体構造体。
【請求項１３】
前記第１導電型ドープ半導体領域に垂直に隣接する別の金属半導体合金部分をさらに含む、請求項１２に記載の半導体構造体。
【請求項１４】
前記上層構造部内のホールをさらに含み、
前記第２導電型ドープ半導体領域は前記ホール内に配置される、
請求項１１に記載の半導体構造体。
【請求項１５】
前記上層構造部は、ゲート誘電体とゲート導電体部分との垂直積層体を含む、請求項１４に記載の半導体構造体。
【請求項１６】
前記上層構造部は、
前記垂直積層体により側部で隣接されて囲まれる、一体構造の内側誘電体スペーサと、
前記垂直積層体に側部で隣接してそれを囲む、一体構造の外側誘電体スペーサと
をさらに含む、
請求項１５に記載の半導体構造体。
【請求項１７】
前記基板はセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板であり、
前記第１導電型ドープ半導体材料部分は前記ＳＯＩ基板の上部半導体層の中に配置される、
請求項１１に記載の半導体構造体。
【請求項１８】
基板の第１の導電型でドープされた第１導電型ドープ半導体材料部分の上に配置された上層構造部と、
前記上層構造部の側壁に自己整合した、前記第１の導電型とは逆型の第２の導電型でドープされたゲート側第２導電型ドープ半導体領域と、
前記第２の導電型でドープされ、前記基板内の浅いトレンチ分離（ＳＴＩ）構造部の側壁に隣接し、前記ゲート側第２導電型ドープ半導体領域に直接隣接する、浅いトレンチ分離側（ＳＴＩ側）第２導電型ドープ半導体領域と、
金属半導体合金部分と前記第１導電型ドープ半導体材料部分の間に位置する水平ショットキー障壁と
を含み、
前記金属半導体合金部分は、前記ゲート側第２導電型ドープ半導体領域及び前記ＳＴＩ側第２導電型ドープ半導体領域に隣接する、
半導体構造体。
【請求項１９】
前記金属半導体合金部分は、前記ゲート側第２導電型ドープ半導体領域に側部で隣接し、そして前記ＳＴＩ側第２導電型ドープ半導体領域に垂直に隣接する、請求項１８に記載の半導体構造体。
【請求項２０】
前記ゲート側第２導電型ドープ半導体領域は第１の深さを有し、前記ＳＴＩ側第２導電型ドープ半導体領域は、前記第１の深さより深い第２の深さを有する、請求項１８に記載の半導体構造体。
【請求項２１】
前記第１の導電型でドープされ、前記上層構造部の別の側壁に自己整合した第１導電型ドープ半導体領域をさらに含み、
前記第１導電型ドープ半導体領域は、前記第１導電型ドープ半導体材料部分よりも高いドーパント濃度を有する、
請求項１８に記載の半導体構造体。
【請求項２２】
前記金属半導体合金部分の周囲は、前記ゲート側第２導電型ドープ半導体領域及び前記ＳＴＩ側第２導電型ドープ半導体領域により連続的に隣接されて囲まれる、請求項１８に記載の半導体構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体構造体に関し、より具体的には自己整合型ショットキー・ダイオードを含む半導体構造体及びその製造法に関する。
【背景技術】
【０００２】
ダイオードは、電力用途及び無線用途を含む様々な目的のアナログ混合信号及び無線周波数（ＲＦ）半導体回路内で用いられる。典型的な垂直ｐ−ｎ接合型ダイオードには、異なる注入深さにおける逆型のドーパントにより形成される垂直ｐ−ｎ接合が用いられる。典型的なショットキー障壁ダイオードには、金属シリサイドとドープ・シリコン部分の間の接合部のような整流特性を与える垂直金属半導体接合が用いられる。垂直ｐ−ｎ接合型ダイオード及びショットキー障壁ダイオードは、典型的には、バルク半導体基板内に形成されるが、その理由は垂直ｐ−ｎ接合又は垂直ショットキー障壁の形成には２つの異なる材料の厚さの制御を必要とするためである。
【０００３】
そのようなダイオードをセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板内に形成することは、上部半導体層の厚さが、２つの垂直な層を正確な厚さ制御により形成することを可能にするには十分ではない傾向があるために、困難を生じる。上部半導体層の厚さが１００ｎｍ以下に、多くの場合には５０ｎｍ以下に減少すると、ｐ−ｎ接合型ダイオード及びショットキー障壁ダイオードのような通常の垂直型ダイオードの実現は、上部半導体層内に垂直接合を形成することの困難さにより実際的ではない。さらにＳＯＩ基板内の浅いトレンチ分離構造部が埋め込み絶縁体層と接触するので、垂直型ダイオードの下部端子へのコンタクトが困難になる。
【０００４】
さらに、ショットキー障壁ダイオードは、過剰な漏れ電流を防ぐためのドープ保護環（ガード・リング）を必要とする。標準的なソース／ドレイン・イオン注入は、バルク基板内のドープ保護環を形成するのに用いられるが、ＳＯＩ基板の場合には、標準的なソース／ドレイン注入によるドーパントが埋め込み絶縁体層にまで達するので、ドープ保護環の適切な構造を与えない。従って、従来技術の方法によっては、ＳＯＩ基板内にドープ保護環を形成する適切な方法は与えられない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のことを考慮すると、ＳＯＩ基板内に、上部半導体層の限られた厚さに拘らずに製造することができるダイオード、及びその製造方法に対するニーズが存在する。
特に、ＳＯＩ基板内に、ショットキー・ダイオードから上部半導体層への過剰な漏れ電流を防ぐ機能性ドープ保護環を伴って製造することができるショットキー障壁ダイオード、及びその製造方法に対するニーズが存在する。
【課題を解決するための手段】
【０００６】
本発明は、セミコンダクタ・オン・インシュレータ基板内の、ショットキー障壁領域の縁部に自己整合したドープ保護環を有するショットキー・ダイオード及びその製造方法を提供する。
【０００７】
本発明において、ショットキー障壁ダイオードは、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板内の、第２の導電型のドーピングを有するドープ保護環を含む。ショットキー障壁ダイオードは、第２の導電型とは逆型の第１の導電型のドーピングを有する第１導電型ドープ半導体領域を、ダミー・ゲート電極の一方の側に有し、そしてショットキー障壁構造部は他方の側をドープ保護環で囲まれる。ショットキー障壁領域は、側部をダミー・ゲート電極及びドープ保護環によって囲むことができる。ドープ保護環は、第２の導電型のドーピングを有する、ゲート側第２導電型ドープ半導体領域の非金属化部分を含む。ショットキー障壁領域は、側部を、ゲート側ドープ半導体領域及びＳＴＩ側ドープ半導体領域を含むドープ保護環で囲むことができる。本発明のショットキー障壁ダイオードのための設計構造体もまた提供される。
【０００８】
第１導電型ドープ半導体領域は、ダミー・ゲート電極の一方の側に形成される。傾斜（角度）イオン注入を用いてゲート側の第２導電型ドープ半導体領域が形成され、これは他方の側のダミー・ゲート電極の縁部に自己整合する。一実施形態において、ショットキー障壁領域は側部をダミー・ゲート電極で囲まれ、環状の第２導電型ドープ保護環が形成される。環状の第２導電型ドープ保護環は、ゲート側第２導電型ドープ半導体領域の非金属化部分を含む。別の実施形態において、ＳＴＩ側第２導電型ドープ半導体領域が、上部半導体層と浅いトレンチ分離構造部の間の境界に沿ってイオン注入により形成される。ショットキー障壁領域の形成後、ゲート側第２導電型ドープ半導体領域とＳＴＩ側第２導電型ドープ半導体領域とは、共同で第２導電型ドープ保護環を構成する。
【０００９】
本発明の一態様により、半導体構造体を形成する方法が提供され、この方法は、第１導電型ドープ半導体材料部分の上に上層構造部を形成するステップと、上層構造部の側壁に自己整合した第２導電型ドープ半導体領域を形成するステップと、第２導電型ドープ半導体領域の一部分を金属半導体合金部分に転化させるステップとを含み、金属半導体合金部分は第１導電型ドープ半導体材料部分に隣接してショットキー障壁を形成し、金属半導体合金部分は側部で第２導電型ドープ半導体領域の未反応残留部分に隣接してそれにより囲まれる。
【００１０】
本発明の別の態様により、半導体構造体を形成する別の方法が提供され、この方法は、第１導電型ドープ半導体材料部分の上に上層構造部を形成するステップと、上層構造部の側壁に自己整合したゲート側第２導電型ドープ半導体領域を形成するステップと、浅いトレンチ分離（ＳＴＩ）構造部の側壁に隣接し、第１導電型ドープ半導体材料部分内のゲート側第２導電型ドープ半導体領域に直接に隣接する、浅いトレンチ分離側（ＳＴＩ側）第２導電型ドープ半導体領域を形成するステップと、ゲート側第２導電型ドープ半導体領域の一部分とＳＴＩ側第２導電型ドープ半導体領域の一部分とを金属半導体合金部分に転化させるステップとを含み、金属半導体合金部分は第１導電型ドープ半導体材料部分に隣接してショットキー障壁を形成する。
【００１１】
本発明のさらに別の態様により、半導体構造体が提供され、これは、基板内の第１の導電型のドーピングを有する第１導電型ドープ半導体材料部分の上に配置された上層構造部と、第１の導電型とは逆型の第２の導電型のドーピングを有し、上層構造部の側壁に自己整合した第２導電型ドープ半導体領域と、金属半導体合金部分と第１導電型ドープ半導体材料部分の間に位置する水平ショットキー障壁とを含み、第２導電型ドープ半導体領域は側部で金属半導体合金部分に隣接してその側部を囲む。
【００１２】
本発明のさらに別の態様により、別の半導体構造体が提供され、これは、基板の第１の導電型のドーピングを有する第１導電型ドープ半導体材料部分の上に配置された上層構造部と、第１の導電型とは逆型の第２の導電型のドーピングを有し、上層構造部の側壁に自己整合したゲート側第２導電型ドープ半導体領域と、第２の導電型のドーピングを有し、基板内の浅いトレンチ分離（ＳＴＩ）構造部の側壁に隣接し、ゲート側第２導電型ドープ半導体領域に直接に隣接する、浅いトレンチ分離側（ＳＴＩ側）第２導電型ドープ半導体領域と、金属半導体合金部分と第１導電型ドープ半導体材料部分の間に位置する水平ショットキー障壁とを含み、金属半導体合金部分は、ゲート側第２導電型ドープ半導体領域及びＳＴＩ側第２導電型ドープ半導体領域に隣接する。
【００１３】
本発明のさらに別の態様により、設計用、製造用、又は設計の試験用の、機械可読媒体内に記録された設計構造体が提供される。この設計構造体は、基板内の第１の導電型のドーピングを有する第１導電型ドープ半導体材料部分を表す第１のデータと、第１導電型ドープ半導体材料部分の上に配置された上層構造部を表す第２のデータと、第１の導電型とは逆型の第２の導電型のドーピングを有し、上層構造部の側壁に自己整合した第２導電型ドープ半導体領域を表す第３のデータと、第１導電型ドープ半導体材料部分に水平に隣接する金属半導体合金部分を表す第４のデータと、金属半導体合金部分と第１導電型ドープ半導体材料部分の間に位置する水平ショットキー障壁を表す第５のデータとを含み、第２導電型ドープ半導体領域は側部で金属半導体合金部分に隣接してその側部を囲む。
【００１４】
本発明のさらに他の態様により、設計用、製造用、又は設計の試験用の、機械可読媒体内に記録された別の設計構造体が提供される。この設計構造体は、基板内の第１の導電型のドーピングを有する第１導電型ドープ半導体材料部分を表す第１のデータと、第１導電型ドープ半導体材料部分の上に配置された上層構造部を表す第２のデータと、第１の導電型とは逆型の第２の導電型のドーピングを有し、上層構造部の側壁に自己整合したゲート側第２導電型ドープ半導体領域を表す第３のデータと、第２の導電型のドーピングを有し、基板内の浅いトレンチ分離（ＳＴＩ）構造部の側壁に隣接し、ゲート側第２導電型ドープ半導体領域に直接に隣接する、浅いトレンチ分離側（ＳＴＩ側）第２導電型ドープ半導体領域を表す第４のデータと、第１導電型ドープ半導体材料部分に水平に隣接する金属半導体合金部分を表す第５のデータと、金属半導体合金部分と第１導電型ドープ半導体材料部分の間に位置する水平ショットキー障壁を表す第６のデータとを含み、金属半導体合金部分は、ゲート側第２導電型ドープ半導体領域及びＳＴＩ側第２導電型ドープ半導体領域に隣接する。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態による第１の例示的な半導体構造体の垂直断面図である。セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の上部半導体層３０にドーパントを注入する段階に対応する。
【図２】本発明の第１の実施形態による第１の例示的な半導体構造体の垂直断面図である。上層構造部としてのゲート誘電体４０とゲート導電体部分４２とのゲート積層体、及び誘電体スペーサ４４の形成後の段階に対応する。
【図３】本発明の第１の実施形態による第１の例示的な半導体構造体の垂直断面図である。第２の導電型のドーピングを有するゲート側第２導電型ドープ半導体領域３４の形成段階に対応する。
【図４】本発明の第１の実施形態による第１の例示的な半導体構造体の垂直断面図である。第１の導電型のドーピングを有する第１導電型ドープ半導体領域３６の形成段階に対応する。
【図５】本発明の第１の実施形態による第１の例示的な半導体構造体の垂直断面図である。第２の導電型のドーピングを有する浅いトレンチ分離側（ＳＴＩ側）第２導電型ドープ半導体領域３８の形成段階に対応する。
【図６】図５に対応する段階における第１の例示的な半導体構造体の上面図である。
【図７】本発明の第１の実施形態による第１の例示的な半導体構造体の垂直断面図である。第１の金属半導体合金部分６４、第２の金属半導体合金部分６６、及びゲート金属半導体合金部分６２の形成後の段階に対応する。
【図８】本発明の第１の実施形態による第１の例示的な半導体構造体の垂直断面図である。中間工程（ＭＯＬ）誘電体層８０、第１のコンタクト・ビア８４、及び第２のコンタクト・ビア８６の形成後の段階に対応する。
【図９】本発明の第２の実施形態による第２の例示的な半導体構造体の垂直断面図である。上層構造部（４０、４２、４４Ｉ、４４Ｏ）の形成後の段階に対応する。
【図１０】図９に対応する段階における第２の例示的な半導体構造体の上面図である。
【図１１】本発明の第２の実施形態による第２の例示的な半導体構造体の垂直断面図である。第２の導電型のドーピングを有する第２導電型ドープ半導体領域３５の形成段階に対応する。
【図１２】図１１に対応する段階における第２の例示的な半導体構造体の上面図である。
【図１３】本発明の第２の実施形態による第２の例示的な半導体構造体の垂直断面図である。第１導電型ドープ半導体領域３６の形成段階に対応する。
【図１４】図１３に対応する段階における第２の例示的な半導体構造体の上面図である。
【図１５】本発明の第２の実施形態による第２の例示的な半導体構造体の垂直断面図である。第１の金属半導体合金部分６４、第２の金属半導体合金部分６６、及びゲート金属半導体合金部分６２の形成後の段階に対応する。
【図１６】図１５に対応する段階における第２の例示的な半導体構造体の上面図である。
【図１７】本発明の第２の実施形態による第２の例示的な半導体構造体の垂直断面図である。中間工程（ＭＯＬ）誘電体層８０、第１のコンタクト・ビア８４、及び第２のコンタクト・ビア８６の形成後の段階に対応する。
【図１８】第２の例示的な半導体構造体の図１７のＢ−Ｂ’に沿った水平断面図である。
【図１９】本発明による半導体構造体の半導体設計及び製造に用いられる設計プロセスのフロー図である。
【発明を実施するための形態】
【００１６】
上述のように、本発明は自己整合型ショットキー・ダイオードを含む半導体構造体、及びその設計構造体に関する。図面の間で類似の又は等価な要素を示すために同じ参照符号又は文字を用いる。図面は必ずしも一定の縮尺で描かれてはいない。
【００１７】
図１を参照すると、本発明の第１の実施形態による第１の例示的な半導体構造体は、半導体基板８を含み、これは、ハンドル基板１０、埋め込み絶縁体層２０、及び上部半導体層３０を含むセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板である。上部半導体層３０は、第１の導電型のドーピングを有する第１導電型ドープ半導体材料部分３２と、誘電体材料を含む浅いトレンチ分離構造部２２とを含む。第１の導電型は、ｐ型又はｎ型とすることができる。上部半導体層３０の厚さは約２０ｎｍ乃至約３００ｎｍ、典型的には約４０ｎｍ乃至約１５０ｎｍとすることができるが、本明細書ではより薄い厚さ及びより厚い厚さもまた企図される。
【００１８】
浅いトレンチ分離構造部２２は、例えば、半導体基板８の上の誘電体パッド層（図示せず）の形成、フォトレジスト層（図示せず）の塗布及びリソグラフィ・パターン化、フォトレジスト内のパターンを上部半導体層３０の露出部分に転写して浅いトレンチを形成する異方性エッチング、浅いトレンチ内の誘電体材料の堆積、及び誘電体材料の平坦化によって形成される。浅いトレンチ分離構造部２２の深さは、少なくとも上部半導体層３０の厚さにして、第１導電型ドープ半導体材料部分３２が側部を浅いトレンチ分離構造部２２によって完全に囲まれるようにすることが好ましい。浅いトレンチ分離構造部２２と埋め込み絶縁体層２０の組合せは第１導電型ドープ半導体材料部分３２に対する電気的絶縁をもたらす。
【００１９】
第１導電型ドープ半導体材料部分３２は、第１導電型のドーピングを有する半導体材料を含む。第１導電型ドープ半導体材料部分３２に用いることができる半導体材料の非限定的な例には、シリコン、ゲルマニウム、シリコンゲルマニウム合金部分、シリコン炭素合金部分、シリコンゲルマニウム炭素合金部分、ガリウム砒素、インジウム砒素、インジウムガリウム砒素、リン化インジウム、硫化鉛、他のＩＩＩ−Ｖ族化合物半導体材料、及びＩＩ−ＶＩ族化合物半導体材料が含まれる。例えば、シリコンを第１導電型ドープ半導体材料部分３２の半導体材料に用いることができる。第１導電型ドープ半導体材料部分３２は単結晶であること、即ち、第１導電型ドープ半導体材料部分３２の全体の中で半導体材料がエピタキシャルに自動的に整合することが好ましい。
【００２０】
第１導電型ドープ半導体材料部分３２は、第１導電型ドーピングを有する上部半導体層３０を含むＳＯＩ基板８を準備することによって形成することができる。代替的に、第１導電型ドープ半導体材料部分３２は、第１導電型ドーパントの注入により、上部半導体層３０の一部分に第１導電型ドーパントを注入することによって形成することができる。上部半導体層３０が真性半導体材料又はドープ半導体材料を含む場合には、ブロックレベル・フォトレジスト３７を上部半導体層３０の上面に塗布し、リソグラフィでパターン化して開口部を形成し、この開口部の中に第１導電型ドーパントを注入して第１導電型ドープ半導体材料部分３２を形成することができる。上部半導体層３０の露出部分に注入される第１導電型ドーパントの注入方向は、Ｉ／Ｉのラベルを付けた矢印で概略的に表す。ブロックレベル・フォトレジスト３７はマスク・イオン注入の後で除去することができる。第１導電型ドープ半導体材料部分３２は、第１のドーパント濃度を有し、これは約1.0×1015/cm3 乃至約1.0×1019/cm3、典型的には約1.0×1016/cm3 乃至約1.0×1018/cm3 とすることができるが、より低い及びより高いドーパント濃度もまた本明細書において企図される。
【００２１】
本発明はセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を用いて説明するが、本発明は、バルク基板上、又はバルク部分及びセミコンダクタ・オン・インシュレータ（ＳＯＩ）部分を含むハイブリッド基板上でも実施することができる。そのような変形物は本明細書において明確に企図される。
【００２２】
図２を参照すると、注入マスクとして用いることができる上層構造部が第１導電型ドープ半導体材料部分３２の上面上に形成される。例えば、上層構造部はゲート誘電体４０とゲート導電体部分４２との垂直積層体を含むことができる。ゲート誘電体４０は誘電体材料を含み、これは酸化シリコンをベースとする誘電体材料、又は８．０を超える誘電率を有する金属・酸化物含有誘電体材料とすることができる。ゲート導電体部分４２は、ドープ半導体材料又は金属材料のような導電性材料を含む。
【００２３】
ゲート誘電体４０とゲート導電体部分４２との垂直積層体は、ゲート誘電体層（図示せず）及びゲート導電体層（図示せず）の堆積、続いてフォトレジスト（図示せず）の塗布及びリソグラフィによるパターン化、そして、反応性イオン・エッチングのような異方性エッチングによる、フォトレジスト内のパターンの、ゲート導電体層とゲート誘電体層との積層体への転写によって形成することができる。ゲート誘電体４０とゲート導電体部分４２との垂直積層体は、上部半導体層３０の上に形成される電界効果トランジスタ（図示せず）のゲート電極（図示せず）の形成と同時に形成することができる。ゲート導電体部分４２の側壁とゲート誘電体４０の側壁とは実質的に垂直方向で一致する。
【００２４】
誘電体スペーサ４４は、ゲート誘電体４０とゲート導電体部分４２との垂直積層体の側壁上に形成される。誘電体スペーサ４４は、当技術分野で既知の方法、即ち、共形誘電体層（図示せず）の堆積、及び共形誘電体層の水平部分を除去する異方性エッチングにより形成される。共形誘電体層の残留垂直部分が誘電体スペーサ４４を構成する。誘電体スペーサ４４は、ゲート誘電体４０とゲート導電体部分４２との垂直積層体の側部を囲む。誘電体スペーサ４４は一体構造、即ち一体型であり、ゲート誘電体４０とゲート導電体部分４２との垂直積層体の側部、又はその代りに用いることができる任意の上層構造部の側部に隣接してそれを取り囲む。
【００２５】
ゲート誘電体４０とゲート導電体部分４２との垂直積層体の厚さは、上部半導体層３０の厚さより厚くして、その後のイオン注入の間、上層構造部の下の第１導電型ドープ半導体材料部分３２の部分に対して完全な遮蔽をもたらすことができるようにすることが好ましい。ゲート誘電体４０とゲート導電体部分４２との垂直積層体の厚さは、主としてゲート導電体部分４２の厚さによって決定され、約４０ｎｍ乃至約３００ｎｍ、典型的には約６０ｎｍ乃至約２００ｎｍとすることができるが、本明細書ではより薄い厚さ及びより厚い厚さもまた企図される。
【００２６】
ゲート誘電体４０とゲート導電体部分４２との垂直積層体は、第１導電型ドープ半導体材料部分３２を３つの部分、即ち、ゲート誘電体４０とゲート導電体部分４２との垂直積層体の下層の第１の部分Ｐ１、ゲート誘電体４０とゲート導電体部分４２との垂直積層体の下層にはなく、ゲート積層体の一方の側に位置する第２の部分Ｐ２、及び、ゲート誘電体４０とゲート導電体部分４２との垂直積層体の下層にはなく、ゲート積層体の他の側に位置する第３の部分Ｐ３、に分割する。第３の部分Ｐ３は、第１の部分Ｐ１によって第２の部分から分離される。即ち、第３の部分は第２の部分に隣接しない。
【００２７】
本発明は、上層構造部としてゲート誘電体４０とゲート導電体部分４２との垂直積層体を用いて説明するが、本発明は、注入マスクとして用いることができる任意の他の上層構造部を用いて実施することができる。そのような変形物は本明細書において明確に企図される。
【００２８】
図３を参照すると、第１のフォトレジスト４３が上層構造部（４０、４２、４４）及び上部半導体層３０の上に塗布され、リソグラフィによりパターン化され、第１導電型ドープ半導体材料部分３２の第２の部分Ｐ２を露出させ、同時に第１導電型ドープ半導体材料部分３２の第３の部分Ｐ３を覆う。第１のフォトレジスト４３の縁部は、リソグラフィによるパターン化後、上層構造部（４０、４２、４４）の上面に重なる。
【００２９】
第１のフォトレジスト４３及び上層構造部（４０、４２、４４）を注入マスクとして用いる傾斜イオン注入により、第２導電型ドーパントを第１導電型ドープ半導体材料部分３２の中に注入して、第２の導電型のドーピングを有するゲート側第２導電型ドープ半導体領域３４を形成する。第２の導電型は第１の導電型の逆型とする。第１の導電型がｐ型の場合、第２の導電型はｎ型となり、逆も同様である。ゲート側第２導電型ドープ半導体領域３４は、第１導電型ドープ半導体材料部分３２の第２の部分Ｐ２と、上層構造部（４０、４２、４４）の縁部の下の第１導電型ドープ半導体材料部分３２の隣接部分との上部分を、第２の導電型のドーピングを有する第２導電型ドープ半導体領域に転化させることにより形成される。具体的には、イオン注入のドーズ量を、ゲート側第２導電型ドープ半導体領域３４において、第２導電型ドーパントが第１導電型ドーパントよりも高い濃度を有するように選択する。ゲート側第２導電型ドープ半導体領域３４の正味のドーパント濃度、即ち、第２導電型ドーパントのドーパント濃度と第１導電型ドーパントのドーパント濃度との差は、約1.0×1018/cm3 乃至約1.0×1021/cm3、典型的には約1.0×1019/cm3 乃至約5.0×1020/cm3とすることができるが、より小さな及びより大きな第１のドーパント濃度もまた本明細書において企図される。
【００３０】
ゲート側第２導電型ドープ半導体領域３４の厚さは、上部半導体層３０の厚さ、即ち、第１導電型ドープ半導体材料部分３２の上層構造部（４０、４２、４４）に垂直に隣接する部分の厚さよりも薄くする。ゲート側第２導電型ドープ半導体領域３４の厚さは、約５ｎｍ乃至約１００ｎｍ、典型的には約１０ｎｍ乃至約４０ｎｍにすることができるが、より薄い及びより厚い厚さもまた本明細書において企図される。
【００３１】
イオン注入の角度は、ゲート側第２導電型ドープ半導体領域３４の一部分が上層構造部（４０、４２、４４）の縁部分の下になるように選択する。ゲート側第２導電型ドープ半導体領域３４は、上層構造部（４０、４２、４４）の外側の側壁に横方向オフセットを有して自己整合する。横方向オフセットは、イオン注入のエネルギー、イオン注入の角度、注入イオンの種類などによって決定される。例えば、ゲート側第２導電型ドープ半導体領域３４は、誘電体スペーサ４４の下にすることができる。上層構造部（４０、４２、４４）がゲート誘電体４０とゲート導電体部分４２との垂直積層体を含む場合、ゲート側第２導電型ドープ半導体領域３４は、ゲート誘電体４０とゲート導電体部分４２との垂直積層体の側壁に横方向オフセットを有して自己整合することができる。ゲート側第２導電型ドープ半導体領域３４は、上層構造部（４０、４２、４４）の外側の側壁から、又はゲート誘電体４０とゲート導電体部分４２との垂直積層体の側壁からのゲート側第２導電型ドープ半導体領域３４の横方向オフセットに応じて、ゲート誘電体４０の下層になってもならなくてもよい。その後、第１のフォトレジスト４３を除去する。
【００３２】
ゲート側第２導電型ドープ半導体領域３４の形成は、第２導電型電界効果トランジスタのソース／ドレイン拡張領域の形成と、同じイオン注入ステップ及び同じ注入マスクを用いて同時に実施することができる。従って、標準的な相補型金属酸化膜半導体（ＣＭＯＳ）の製造順序に比べて、ゲート側第２導電型ドープ半導体領域３４の形成には付加的なイオン注入ステップは必要ない。
【００３３】
図４を参照すると、第２のフォトレジスト４５が上層構造部（４０、４２、４４）及び上部半導体層３０の上に塗布され、リソグラフィによりパターン化されて第１導電型ドープ半導体材料部分３２の第３の部分Ｐ３を露出させ、同時に第１導電型ドープ半導体材料部分３２の第２の部分Ｐ２を覆う。第２のフォトレジスト４５の縁部は、リソグラフィによるパターン化後に上層構造部（４０、４２、４４）の上面に重なる。
【００３４】
第１導電型ドーパントを、第２のフォトレジスト４５及び上層構造部（４０、４２、４４）を注入マスクとして用いて、イオン注入により第１導電型ドープ半導体材料部分３２に注入し、第１の導電型のドーピングを有する第１導電型ドープ半導体領域３６を形成する。第１導電型ドープ半導体材料部分３２の第３の部分全体を、第１導電型ドープ半導体領域３６にすることができる。第１導電型ドープ半導体領域３６は、第１導電型ドープ半導体材料部分３２の第３の部分に第１導電型ドーパントを添加することにより形成する。従って、第１導電型ドープ半導体領域３６のドーパント濃度は、これを本明細書では第２のドーパント濃度と呼ぶが、第１導電型ドープ半導体材料部分３２の残りの部分のドーパント濃度、即ち、第１のドーパント濃度よりも大きい。第１導電型ドープ半導体領域３６のドーパント濃度は、約1.0×1018/cm3 乃至約1.0×1021/cm3、典型的には約1.0×1019/cm3 乃至約5.0×1020/cm3とすることができるが、より小さな及びより大きな第２のドーパント濃度もまた本明細書において企図される。
【００３５】
第１導電型ドープ半導体領域３６の厚さは、上部半導体層３０の厚さ、即ち、埋め込み絶縁体層２０に垂直に隣接する第１導電型ドープ半導体材料部分３２の厚さと等しい。これは、第１導電型ドーパントのイオン注入エネルギーを、イオン注入の深さが少なくとも上部半導体層３０の厚さになるように、設定することによって達成することができる。
【００３６】
第１導電型ドープ半導体領域３６は側部で浅いトレンチ分離構造部２２に隣接する。第１導電型ドープ半導体領域３６の縁部は上層構造部（４０、４２、４４）の外側の側壁に自己整合することができる。上層構造部（４０、４２、４４）がゲート誘電体４０とゲート導電体部分４２との垂直積層体を含む場合、第１導電型ドープ半導体領域３６はまた、ゲート誘電体４０とゲート導電体部分４２との垂直積層体の側壁に、誘電体スペーサ４４の横方向厚さに等しい横方向オフセットを有して自己整合することができる。その後、第２のフォトレジスト４５を除去する。
【００３７】
第１導電型ドープ半導体領域３６の形成は、第１導電型電界効果トランジスタのソース／ドレイン領域の形成と、同じイオン注入ステップ及び同じ注入マスクを用いて、同時に実施することができる。従って、標準的な相補型金属酸化膜半導体（ＣＭＯＳ）の製造順序に比べて、第１導電型ドープ半導体領域３６の形成には付加的なイオン注入ステップは必要ない。
【００３８】
図５及び図６を参照すると、第３のフォトレジスト４７を上部半導体層３０及び上層構造部（４０、４２、４４）の上に塗布し、リソグラフィによりパターン化して、第１導電型ドープ半導体材料部分３２の、浅いトレンチ分離構造部２２に側部が隣接する第２の部分Ｐ２の縁部全体を露出させる。第２導電型ドーパントを第１導電型ドープ半導体材料部分３２の露出部分に注入して、第２の導電型のドーピングを有する浅いトレンチ分離側（ＳＴＩ側）第２導電型ドープ半導体領域３８を形成する。第２導電型は第１導電型とは逆の型である。ＳＴＩ側第２導電型ドープ半導体領域３８は、第１導電型ドープ半導体材料部分３２の、浅いトレンチ分離構造部２２に側部が隣接する一部分およびゲート側第２導電型ドープ半導体領域３４の一部分の転化により形成される。具体的には、イオン注入のドーズ量を、ＳＴＩ側第２導電型ドープ半導体領域３８において第２導電型ドーパントが第１電率型ドーパントよりも高い濃度を有するように選択する。ＳＴＩ側第２導電型ドープ半導体領域３８の正味のドーパント濃度、即ち、第２導電型ドーパントのドーパント濃度と第１導電型ドーパントのドーパント濃度との差は、約1.0×1018/cm3 乃至約1.0×1021/cm3、典型的には約1.0×1019/cm3 乃至約5.0×1020/cm3とすることができるが、より小さな及びより大きな第１のドーパント濃度もまた本明細書において企図される。
【００３９】
ＳＴＩ側第２導電型ドープ半導体領域３８の厚さは上部半導体層３０の厚さに等しく、ＳＴＩ側第２導電型ドープ半導体領域３８は埋め込み絶縁体層２０に垂直に隣接する。ＳＴＩ側第２導電型ドープ半導体領域３８は、浅いトレンチ分離構造部２２を第１導電型ドープ半導体材料部分３２から分離する。ＳＴＩ側第２導電型ドープ半導体領域３８は、ゲート側第２導電型ドープ半導体領域３４に直接隣接する、即ち当接する。ＳＴＩ側第２導電型ドープ半導体領域３８の横幅は、第３のフォトレジストをパターン化するのに用いるリソグラフィ・マスクのオーバーレイ許容範囲よりも大きくすることが好ましく、約３０ｎｍ乃至約３００ｎｍ、典型的は約５０ｎｍ乃至約１５０ｎｍとすることができるが、より小さな及びより大きな幅もまた本明細書において企図される。その後、第３のフォトレジスト４７を除去する。
【００４０】
ＳＴＩ側第２導電型ドープ半導体領域３８の形成は、第２導電型電界効果トランジスタのソース／ドレイン拡張領域の形成と、同じイオン注入ステップ及び同じ注入マスクを用いて同時に実施することができる。従って、標準的な相補型金属酸化膜半導体（ＣＭＯＳ）の製造順序に比べて、ＳＴＩ側第２導電型ドープ半導体領域３８の形成には付加的なイオン注入ステップは必要ない。
【００４１】
図７を参照すると、露出した半導体材料に金属層を接触させ反応させることにより、金属半導体合金領域を形成する。続いて金属層の未反応部分を除去する。具体的には、第１の金属半導体合金部分６４は、ゲート側第２導電型ドープ半導体領域３４及びＳＴＩ側第２導電型ドープ半導体領域３８の露出部分を、少なくともゲート側第２導電型ドープ半導体領域３４の厚さに等しい深さまで転化させることによって形成される。従って、第１の金属半導体合金部分６４は、第１導電型ドープ半導体材料部分３２の一部分に垂直に隣接して水平ショットキー障壁７０を形成する。換言すれば、第１の金属半導体合金部分６４の金属半導体合金材料は、第１導電型ドープ半導体材料部分３２の中の第１導電型ドープ半導体材料に直接接触して、水平の接合面を有するショットキー障壁を形成する。水平ショットキー障壁７０は、第１の金属半導体合金部分６４から第１導電型ドープ半導体材料部分３２への電流を許容すると同時に第１導電型ドープ半導体材料部分３２から第１の金属半導体合金部分６４への電流を妨げる、整流電気特性をもたらす。
【００４２】
第２の金属半導体合金部分６６を第１導電型ドープ半導体領域３６の上部を転化することによって形成する。第２の金属半導体合金部分６６の厚さは、第１の金属半導体合金部分６４の厚さと実質的に等しい。第２の金属半導体合金部分６６は、第１導電型ドープ半導体領域３６の残りの部分に垂直に隣接する。第２の金属半導体合金部分６６は、第１導電型ドープ半導体領域３６への電気的コンタクトを与える。第２の金属半導体合金部分６６と第１導電型ドープ半導体領域３６の間の界面を横切る電気伝導は双方向性であるが、電流伝導は水平ショットキー障壁７０を横切る電流の一方向性により制限される。
【００４３】
さらに、ゲート導電体部分４２が半導体材料を含む場合、ゲート金属半導体合金部分６２をゲート導電体部分４２の上に直接形成することができる。種々の金属半導体合金（６２、６４、６６）は、金属と、ゲート側第２導電型ドープ半導体領域３４、ＳＴＩ側第２導電型ドープ半導体領域３８、第１導電型ドープ半導体領域３６、又はゲート導電体部分４２の半導体材料との合金を含む。例えば、種々の金属半導体合金（６２、６４、６６）が誘導される半導体材料がシリコン又はゲルマニウムを含む場合、種々の金属半導体合金（６２、６４、６６）はシリサイド又はゲルマニド（germanide）を含む。
【００４４】
第１の金属半導体合金部分６４は、ゲート側第２導電型ドープ半導体領域３４及び浅いトレンチ分離構造部２２に側部が隣接してそれらに囲まれる。第１の金属半導体合金部分６４は、ＳＴＩ側第２導電型ドープ半導体領域３８及び第１導電型ドープ半導体材料部分３２に垂直に隣接する。さらに、ゲート側第２導電型ドープ半導体領域３４は、ＳＴＩ側第２導電型ドープ半導体領域３８に隣接する。従って、金属半導体合金部分６４の周囲は、ゲート側第２導電型ドープ半導体領域３４及びＳＴＩ側第２導電型ドープ半導体領域３８により連続的に隣接され囲まれる。
【００４５】
ゲート側第２導電型ドープ半導体領域３４及びＳＴＩ側第２導電型ドープ半導体領域３８はまた、水平ショットキー障壁７０の縁部に連続的に隣接する。従って、水平ショットキー障壁７０の縁部全体は、ゲート側第２導電型ドープ半導体領域３４又はＳＴＩ側第２導電型ドープ半導体領域３８に直接隣接し、このことは水平ショットキー障壁７０の逆漏れ電流を減少させて、第１の金属半導体合金部分６４及び第１導電型ドープ半導体材料部分３２を含むショットキー障壁ダイオードの整流特性の一方向性を高める有利な効果を有する。
【００４６】
図８を参照すると、中間工程（ミドル・オブ・ライン：ＭＯＬ）誘電体層８０が、種々の金属半導体合金部分（６２、６４、６６）、上部半導体層３０、及び上層構造部（４０、４２、４４）の上に形成される。ＭＯＬ誘電体層８０は、酸化シリコン、窒化シリコン、化学気相堆積（ＣＶＤ）低ｋ誘電体材料、又はスピン・オン低ｋ誘電体材料を含むことができる。酸化シリコンの非限定的な例には、非ドープ・シリケートガラス（ＵＳＧ）、ボロシリケート（ホウケイ酸）ガラス（ＢＳＧ）、ホスホシリケート（リン酸シリケート）ガラス（ＰＳＧ）、ボロリン酸シリケートガラス（ＢＰＳＧ）、フロロシリケートガラス（ＦＳＧ）、及びＴＥＯＳ（テトラエチルオルトシリケート）酸化物が含まれる。窒化シリコンは、化学量論的窒化物、又は下層の構造部に引張又は圧縮応力を加える非化学量論的窒化物とすることができる。
【００４７】
コンタクト・ビア・ホール（図示せず）がＭＯＬ誘電体層８０の中に形成され、金属で充填されて種々の金属コンタクトが形成される。具体的には、第１の金属半導体合金部分６４に隣接する第１のコンタクト・ビア８４及び第２の金属半導体合金部分６６に隣接する第２のコンタクト・ビア８６がＭＯＬ誘電体層８０の中に形成されてショットキー障壁ダイオード（６４、３２）への電気的接続を与える。
【００４８】
図９及び図１０を参照すると、本発明の第２の実施形態による第２の例示的な半導体構造体は、半導体基板８及び上層構造部を含む。半導体基板８は、本発明の第１の実施形態におけると同様に、ハンドル基板１０、埋め込み絶縁体層２０、並びに、第１導電型ドープ半導体材料部分３２及び浅いトレンチ分離構造部２２を含む上部半導体層３０を含む。第１導電型ドープ半導体材料部分３２のドーパント濃度は、本明細書では第１の濃度と呼ぶが、第１の実施形態におけるのと実質的に同じにすることができる。
【００４９】
上層構造部は、中間にホールを有するように形成された、ゲート誘電体４０とゲート導電体部分４２との垂直積層体を含む。ゲート誘電体４０及びゲート導電体部分４２は、第１の実施形態と同じ材料を含むことができ、そして同じ厚さを有することができる。誘電体層の共形堆積及び反応性イオン・エッチングにより、内側誘電体スペーサ４４Ｉ及び外側誘電体スペーサ４４Ｏが形成される。内側誘電体スペーサ４４Ｉは一体構造、即ち一体型である。ゲート誘電体４０とゲート導電体部分４２との垂直積層体は内側誘電体スペーサ４４Ｉに側部で隣接して側部で囲む。外側誘電体スペーサ４４Ｏは一体構造であり、ゲート誘電体４０とゲート導電体部分４２との垂直積層体に側部で隣接して側部で囲む。ゲート誘電体４０、ゲート導電体部分４２、内側誘電体スペーサ４４Ｉ、及び外側誘電体スペーサ４４Ｏは集合的に上層構造部を構成する。上層構造部（４０、４２、４４Ｉ、４４Ｏ）は環状、即ち、形状的に円環体に類似したものであり、換言すれば、何も形状的特異点を導入又は除去することなしに、連続的に引伸ばして円環体の形状にすることができる。
【００５０】
図１１及び図１２を参照すると、第１のフォトレジスト４３を上層構造部（４０、４２、４４）及び上部半導体層３０の上に塗布し、リソグラフィによりパターン化して、上層構造部（４０、４２、４４Ｉ、４４Ｏ）により側部を囲まれるホールを露出させ、同時に上層構造部（４０、４２、４４Ｉ、４４Ｏ）の外側に位置する第１導電型ドープ半導体材料部分３２の領域を覆う。第１のフォトレジスト４３の縁部は上層構造部（４０、４２、４４）の上面に重なり、リソグラフィによるパターン化後に、多角形のような閉じた形状を形成する。
【００５１】
第１のフォトレジスト４３及び上層構造部（４０、４２、４４Ｉ、４４Ｏ）を注入マスクとして用いる傾斜イオン注入により、第２導電型ドーパントをホール内部の第１導電型ドープ半導体材料部分３２の中に注入して、ゲート側第２導電型ドープ半導体領域３５を形成する。第２の導電型のドーピングを有する第２導電型ドープ半導体領域３５は、ホール内部の第１導電型ドープ半導体材料部分３２の上面と、内側誘電体スペーサ４４Ｉの縁部の直下の第１導電型ドープ半導体材料部分３２の隣接部分との転化によって形成される。第２の導電型は、第１の導電型とは逆型である。具体的には、イオン注入のドーズ量を、第２導電型ドープ半導体領域３５において、第２の導電型ドーパントが第１の導電型ドーパントよりも高い濃度を有するように選択する。第２導電型ドープ半導体領域３５の正味のドーパント濃度、即ち、第２の導電型ドーパントのドーパント濃度と第１の導電型ドーパントのドーパント濃度との差は、約1.0×1018/cm3 乃至約1.0×1021/cm3、典型的には約1.0×1019/cm3 乃至約5.0×1020/cm3とすることができるが、より小さな及びより大きな第１のドーパント濃度もまた本明細書において企図される。
【００５２】
第２導電型ドープ半導体領域３５の厚さは、上部半導体層３０の厚さ、即ち、第１導電型ドープ半導体材料部分３２の上層構造部（４０、４２、４４Ｉ、４４Ｏ）に垂直に隣接する部分の厚さより薄くする。第２導電型ドープ半導体領域３５の厚さは、約５ｎｍ乃至約１００ｎｍ、典型的には約１０ｎｍ乃至約４０ｎｍにすることができるが、より薄い及びより厚い厚さもまた本明細書において企図される。第２の実施形態の第２導電型ドープ半導体領域３５は、第１の実施形態のゲート側第２導電型ドープ半導体領域３４と構造的に等価である。
【００５３】
イオン注入の角度は、第２導電型ドープ半導体領域３５の一部分が上層構造部（４０、４２、４４Ｉ、４４Ｏ）の縁部分の下になるように選択する。上層構造部（４０、４２、４４Ｉ、４４Ｏ）の下の第２導電型ドープ半導体領域３５の範囲は、上層構造部（４０、４２、４４Ｉ、４４Ｏ）内のホールの範囲を取り囲む。第２導電型ドープ半導体領域３５は、上層構造部（４０、４２、４４Ｉ、４４Ｏ）の外側の側壁に、横方向オフセットを有して自己整合する。横方向オフセットは、イオン注入エネルギー、イオン注入の角度、注入イオンの種類などによって決定される。上層構造部（４０、４２、４４Ｉ、４４Ｏ）がゲート誘電体４０とゲート導電体部分４２との垂直積層体を含む場合、第２導電型ドープ半導体領域３５は、ゲート誘電体４０とゲート導電体部分４２との垂直積層体の側壁に、横方向オフセットを有して自己整合することができる。第２導電型ドープ半導体領域３５は、上層構造部（４０、４２、４４Ｉ、４４Ｏ）の外側の側壁から、又はゲート誘電体４０とゲート導電体部分４２との垂直積層体の側壁からの第２導電型ドープ半導体領域３５の横方向オフセットに応じて、ゲート誘電体４０の下になってもならなくてもよい。その後、第１のフォトレジスト４３を除去する。
【００５４】
第２導電型ドープ半導体領域３５の形成は、第２導電型電界効果トランジスタのソース／ドレイン拡張領域の形成と、同じイオン注入ステップ及び同じ注入マスクを用いて同時に実施することができる。従って、標準的な相補型金属酸化膜半導体（ＣＭＯＳ）の製造順序に比べて、第２導電型ドープ半導体領域３５の形成には付加的なイオン注入ステップは必要ない。
【００５５】
図１３及び図１４を参照すると、第２のフォトレジスト４５を上層構造部（４０、４２、４４Ｉ、４４Ｏ）及び上部半導体層３０の上に塗布し、リソグラフィによりパターン化して第１導電型ドープ半導体材料部分３２の上層構造部（４０、４２、４４Ｉ、４４Ｏ）の外側の範囲を露出させ、同時に第２導電型ドープ半導体領域３５を覆う。第２のフォトレジスト４５の縁部は、上層構造部（４０、４２、４４Ｉ、４４Ｏ）の上面に重なり、リソグラフィによるパターン化後、多角形のような閉じた形状を形成する。
【００５６】
第１導電型ドーパントを、第２のフォトレジスト４５及び上層構造部（４０、４２、４４Ｉ、４４Ｏ）を注入マスクとして用いて、イオン注入により第１導電型ドープ半導体材料部分３２に注入し、第１の導電型のドーピングを有する第１導電型ドープ半導体領域３６を形成する。第１導電型ドープ半導体材料部分３２の注入された部分が、第１導電型ドープ半導体領域３６になる。第１導電型ドープ半導体領域３６は、第１導電型ドープ半導体材料部分３２の注入される部分に第１導電型ドーパントを添加することにより形成される。従って、第１導電型ドープ半導体領域３６のドーパント濃度は、これを本明細書では第２のドーパント濃度と呼ぶが、第１導電型ドープ半導体材料部分３２の残りの部分のドーパント濃度、即ち、第１のドーパント濃度よりも大きい。第１導電型ドープ半導体領域３６のドーパント濃度は、約1.0×1018/cm3 乃至約1.0×1021/cm3、典型的には約1.0×1019/cm3 乃至約5.0×1020/cm3とすることができるが、より小さな及びより大きな第２のドーパント濃度もまた本明細書において企図される。
【００５７】
第１導電型ドープ半導体領域３６の厚さは、上部半導体層３０の厚さ、即ち、埋め込み絶縁体層２０に垂直に隣接する第１導電型ドープ半導体材料部分３２の厚さに等しい。これは、第１導電型ドーパントのイオン注入エネルギーを、イオン注入の深さが少なくとも上部半導体層３０の厚さに等しくなるように、設定することによって達成することができる。
【００５８】
第１導電型ドープ半導体領域３６の外側壁は、浅いトレンチ分離構造部２２に側部が隣接する。第１導電型ドープ半導体領域３６の内側縁部は、上層構造部（４０、４２、４４Ｉ、４４Ｏ）の外側壁に自己整合することができる。上層構造部（４０、４２、４４Ｉ、４４Ｏ）がゲート誘電体４０とゲート導電体部分４２との垂直積層体を含む場合、第１導電型ドープ半導体領域３６の内側縁部はまた、ゲート誘電体４０とゲート導電体部分４２との垂直積層体の側壁に、外側誘電体スペーサ４４Ｏの横方向厚さに等しい横方向オフセットを有して自己整合することができる。第１導電型ドープ半導体領域３６は環状、即ち、形状的に円環体に類似したものとなる。その後、第２のフォトレジスト４５を除去する。
【００５９】
第１導電型ドープ半導体領域３６の形成は、第１導電型電界効果トランジスタのソース／ドレイン領域の形成と、同じイオン注入ステップ及び同じ注入マスクを用いて、同時に実施することができる。従って、標準的な相補型金属酸化膜半導体（ＣＭＯＳ）の製造順序に比べて、第１導電型ドープ半導体領域３６の形成には付加的なイオン注入ステップは必要ない。
【００６０】
図１５及び図１６を参照すると、第１の実施形態におけると同様に、露出した半導体材料に金属層を接触させ反応させることにより、金属半導体合金領域を形成する。次に金属層の未反応部分を除去する。具体的には、第１の金属半導体合金部分６４は、第２導電型ドープ半導体領域３５の露出部分を、少なくとも第２導電型ドープ半導体領域３５の厚さに等しい深さまで転化させることによって形成する。従って、第１の金属半導体合金部分６４は、第１導電型ドープ半導体材料部分３２の一部分に垂直に隣接して水平ショットキー障壁７０を形成する。水平ショットキー障壁７０は、第１の実施形態におけると同様に整流電気特性をもたらす。
【００６１】
第２の金属半導体合金部分６６は、第１の実施形態におけると同様に、第１導電型ドープ半導体領域３６の上部を転化することによって形成する。第２の金属半導体合金部分６６は環状、即ち、形状的に円環体に類似したものとなる。
【００６２】
さらに、ゲート金属半導体合金部分６２を、第１の実施形態におけると同様に、ゲート導電体部分４２の上に直接形成することができる。
【００６３】
第１の金属半導体合金部分６４は、第２導電型ドープ半導体領域３５により側部が隣接されて囲まれる。第１の金属半導体合金部分６４は、第１導電型ドープ半導体領域３２に垂直に隣接する。金属半導体合金部分６４の周囲は、第２導電型ドープ半導体領域３５により連続的に隣接されて囲まれる。
【００６４】
第２導電型ドープ半導体領域３５はまた、水平ショットキー障壁７０の縁部全体に連続的に隣接する。従って、水平ショットキー障壁７０の全ての縁部は、第２導電型ドープ半導体領域３５に直接隣接し、このことは水平ショットキー障壁７０の逆漏れ電流を減少させて、第１の金属半導体合金部分６４及び第１導電型ドープ半導体領域３２を含むショットキー障壁ダイオードの整流特性の一方向性を高める有利な効果を有する。
【００６５】
図１７及び図１８を参照すると、第１の実施形態におけると同様に、中間工程（ＭＯＬ）誘電体層８０を、種々の金属半導体合金部分（６２、６４、６６）、上部半導体層３０、及び上層構造部（４０、４２、４４Ｉ、４４Ｏ）の上に形成する。コンタクト・ビア・ホール（図示せず）がＭＯＬ誘電体層８０の中に形成され、金属で充填されて種々の金属コンタクトが形成される。具体的には、第１の金属半導体合金部分６４に隣接する第１のコンタクト・ビア８４及び第２の金属半導体合金部分６６に隣接する第２のコンタクト・ビア８６がＭＯＬ誘電体層８０の中に形成されてショットキー障壁ダイオード（６４、３２）への電気的接続を与える。
【００６６】
図１９は、本発明の実施形態による、例えば、半導体設計及び半導体回路の製造に用いられる例示的な設計フロー９００のブロック図を示す。設計フロー９００は、設計する集積回路の型に応じて変更することができる。例えば、特定用途向け集積回路（ＡＳＩＣ）を造るための設計フローは、標準的な集積回路コンポーネントを設計するための設計フローとは異なり得る。設計構造体９２０は、設計プロセス９１０への入力であることが好ましく、知的財産（ＩＰ）供給者、コア開発者、又は設計会社からのものとすることができ、或いは設計フローのオペレータにより生成することができ、或いは他のソースからのものとすることができる。
【００６７】
設計構造体９２０は、略図の形態で図１乃至図１８の何れかに示した、又はハードウェア記述言語（ＨＤＬ，例えば、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、Ｃなど）で示した本発明の実施形態を含む。設計構造体９２０は１つ又は複数の機械可読媒体に収容することができる。例えば、設計構造体９２０は、テキストファイル、又は図１乃至図１８に示した本発明の実施形態の図式的表示とすることができる。
【００６８】
設計プロセス９１０は、図１乃至図１８に示した本発明の実施形態を統合して（又は翻訳して）ネットリスト９８０にすることが好ましく、ここでネットリスト９８０は、例えば、金属遮光体、ワイヤ、トランジスタ、論理ゲート、制御回路、Ｉ／Ｏ、モデルなど、他の要素への接続及び集積回路設計内の回路を記述するもののリストであり、少なくとも１つの機械可読媒体に記録される。例えば媒体は、ＣＤ，コンパクト・フラッシュメモリ、インターネットを介して送信されるデータ・パケット、又は他のネットワーク構築に適した手段とすることができる。統合は、回路の設計仕様及びパラメータに応じてネットリストが１回又は複数回再統合される反復プロセスとすることができる。
【００６９】
設計プロセス９１０は、様々な入力、例えば、所与の製造技術（例えば、３２ｎｍ、４５ｎｍ、及び９０ｎｍなどの種々の技術ノード）に関する、モデル、レイアウト、及び記号表示を含む一組の普通に用いられる要素、回路、及びデバイスを収容することができるライブラリ要素９３０、設計仕様９４０、特性データ９５０、検証データ９６０、設計ルール９７０、及びテストデータ・ファイル９８５（例えば、タイミング解析、検証、設計ルール照合、配置及び経路指定操作などを含むことができる）からの入力を使用することを含むことができる。集積回路設計の技術分野の当業者であれば、本発明の範囲及び趣旨から逸脱せずに、設計プロセス９１０において用いられる可能な電子設計自動化ツール及びアプリケーションの範囲を認識することができる。本発明の設計構造体はいずれの特定の設計フローにも制約されない。
【００７０】
設計プロセス９１０は、図１乃至図１８に示した本発明の実施形態を、任意の付加的な集積回路設計又はデータ（適切な場合）と共に翻訳して第２の設計構造体９９０にすることが好ましい。設計構造体９９０は、集積回路のレイアウト・データの交換に用いられるデータ形式及び／又は記号データ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイルにストアされた情報、又は、任意の他の設計構造体をストアするのに適した形式）で記憶媒体内に常駐する。設計構造体９９０は、例えば、記号データ、マップ・ファイル、テストデータ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属のレベル、ビア、製造ラインの経路設定データ、及び、図１乃至図１８に示した本発明の実施形態の１つを製造する半導体製造業者が必要とする任意の他のデータ、のような情報を含むことができる。次に、設計構造体９９０は段階９９５に進むことができ、そこで、例えば、設計構造体９９０はテープ出力され、製造のために譲渡され、マスク製造会社に譲渡され、別の設計会社に送られ、顧客に送り返されるなどのことになる。
【００７１】
本発明は特定の実施形態を用いて説明したが、前述の説明を考慮すれば、明らかに、多くの代替物、変更物及び改変物が当業者には明白となる。従って、本発明は本発明の範囲及び趣旨並びに添付の特許請求の範囲に入る全ての代替物、変更物及び改変物を包含することが意図されている。
【符号の説明】
【００７２】
８：半導体基板
１０：ハンドル基板
２０：埋め込み絶縁体層
２２：浅いトレンチ分離構造部
３０：上部半導体層
３２：第１導電型ドープ半導体材料部分
３４：ゲート側第２導電型ドープ半導体領域
３５：第２導電型ドープ半導体領域
３６：第１導電型ドープ半導体領域
３７：ブロックレベル・フォトレジスト
３８：浅いトレンチ分離側（ＳＴＩ側）第２導電型ドープ半導体領域
４０：ゲート誘電体
４２：ゲート導電体部分
４３：第１のフォトレジスト
４４：誘電体スペーサ
４４Ｉ：内側誘電体スペーサ
４４Ｏ：外側誘電体スペーサ
４５：第２のフォトレジスト
４７：第３のフォトレジスト
６２：ゲート金属半導体合金部分
６４：第１の金属半導体合金部分
６６：第２の金属半導体合金部分
７０：水平ショットキー障壁
８０：中間工程（ＭＯＬ）誘電体層
８４：第１のコンタクト・ビア
８６：第２のコンタクト・ビア
９００：設計フロー
９１０：設計プロセス
９２０：設計構造体
９３０：ライブラリ要素
９４０：設計仕様
９５０：特性データ
９６０：検証データ
９７０：設計ルール
９８０：ネットリスト
９８５：テストデータ・ファイル
９９０：設計構造体
９９５：テープ出力段階
Ｐ１：第１導電型ドープ半導体材料部分３２の第１の部分
Ｐ２：第１導電型ドープ半導体材料部分３２の第２の部分
Ｐ３：第１導電型ドープ半導体材料部分３２の第３の部分
【図１】
2010219519.tif 000003
【図２】
2010219519.tif 000004
【図３】
2010219519.tif 000005
【図４】
2010219519.tif 000006
【図５】
2010219519.tif 000007
【図６】
2010219519.tif 000008
【図７】
2010219519.tif 000009
【図８】
2010219519.tif 000010
【図９】
2010219519.tif 000011
【図１０】
2010219519.tif 000012
【図１１】
2010219519.tif 000013
【図１２】
2010219519.tif 000014
【図１３】
2010219519.tif 000015
【図１４】
2010219519.tif 000016
【図１５】
2010219519.tif 000017
【図１６】
2010219519.tif 000018
【図１７】
2010219519.tif 000019
【図１８】
2010219519.tif 000020
【図１９】
2010219519.tif 000021