(57)【要約】【課題】複数のスタートパルスを必要とするシフトレジスタ及びそれを用いたゲート線駆動回路において、外部から入力しなければならないスタートパルスの数を削減する。【解決手段】ゲート線駆動回路３０は、位相の異なる２つのスタートパルスがその動作に必要なシフトレジスタＳＲ1，ＳＲ2，…と、外部から入力される第１スタートパルスＳＰ１を受け、それに遅れて活性化する第２スタートパルスＳＰ２を生成するスタートパルス生成回路３２とを備えている。シフトレジスタＳＲ1，ＳＲ2，…は、外部から入力された第１スタートパルスＳＰ１と、スタートパルス生成回路３２が生成した第２スタートパルスＳＰ２に基づいて動作する。【選択図】図２
2010033690.tif 000002
【特許請求の範囲】
【請求項１】
第１スタートパルスを受け、当該第１スタートパルスに遅れて活性化する第２スタートパルスを生成するスタートパルス生成回路と、
縦続接続した複数の単位シフトレジスタとを備えるシフトレジスタ回路であって、
前記単位シフトレジスタの各々は、
第１および第２入力端子と、
出力信号を出力するための第１出力端子と、
所定のクロック信号が入力される第１クロック端子と、
前記第１クロック端子に入力されるクロック信号を前記第１出力端子に供給する第１トランジスタと、
前記第１トランジスタの制御電極が接続する第１ノードに電源端子の電位を供給する第２トランジスタと、
前記第１入力端子に入力される信号に応じて、前記第２トランジスタの制御電極が接続する第２ノードを充電する充電回路と、
前記第２入力端子に入力される信号に応じて、前記第２ノードを昇圧する昇圧回路とを備え、
前記複数の単位シフトレジスタの第１段目においては、
前記第１入力端子に前記第１スタートパルスが入力され、
前記第２入力端子に前記第２スタートパルスが入力されており、
前記複数の単位シフトレジスタの第２段目においては、
前記第１入力端子に前記第２スタートパルスが入力され、
前記第２入力端子に前記第１段目の出力信号が入力されており、
前記複数の単位シフトレジスタの第３段目以降の各々においては、
前記第１入力端子に自己の２つ前段の出力信号が入力され、
前記第２入力端子に自己の直前段の出力信号が入力されている
ことを特徴とするシフトレジスタ回路。
【請求項２】
請求項１記載のシフトレジスタ回路であって、
前記スタートパルス生成回路は、
前記第１スタートパルスが入力される第３入力端子と、
前記第２スタートパルスを出力するための第２出力端子と、
所定のクロック信号が入力される第２クロック端子と、
前記第２クロック端子に入力されるクロック信号を前記第２出力端子に供給する第３トランジスタと、
前記第１スタートパルスに応じて、前記第３トランジスタの制御電極が接続する第３ノードを充電する第４トランジスタとを備える
ことを特徴とするシフトレジスタ回路。
【請求項３】
請求項２記載のシフトレジスタ回路であって、
前記単位シフトレジスタが前記出力信号を活性化させるときの前記第１ノードの電位の絶対値は、前記スタートパルス生成回路が前記第２スタートパルスを活性化させるときの前記第３ノードの電位の絶対値よりも大きい
ことを特徴とするシフトレジスタ回路。
【請求項４】
第１スタートパルスを受け、当該第１スタートパルスに遅れて活性化する第２スタートパルスを生成する第１スタートパルス生成回路と、
第２スタートパルスを受け、当該第２スタートパルスに遅れて活性化する第３スタートパルスを生成する第２スタートパルス生成回路と、
縦続接続した複数の単位シフトレジスタとを備えるシフトレジスタ回路であって、
前記単位シフトレジスタの各々は、
第１、第２および第３入力端子と、
出力信号を出力するための第１出力端子と、
所定のクロック信号が入力される第１クロック端子と、
前記第１クロック端子に入力されるクロック信号を前記第１出力端子に供給する第１トランジスタと、
前記第１トランジスタの制御電極が接続する第１ノードに電源端子の電位を供給する第２トランジスタと、
前記第２トランジスタの制御電極が接続する第２ノードに前記電源端子の電位を供給する第３トランジスタと、
前記第１入力端子に入力される信号に応じて、前記第３トランジスタの制御電極が接続する第３ノードを充電する充電回路と、
前記第２入力端子に入力される信号に応じて、前記第３ノードを昇圧する第１昇圧回路と、
前記第３入力端子に入力される信号に応じて、前記第２ノードを昇圧する第２昇圧回路とを備え、
前記複数の単位シフトレジスタの第１段目においては、
前記第１入力端子に前記第１スタートパルスが入力され、
前記第２入力端子に前記第２スタートパルスが入力され、
前記第３入力端子に前記第３スタートパルスが入力されており、
前記複数の単位シフトレジスタの第２段目においては、
前記第１入力端子に前記第２スタートパルスが入力され、
前記第２入力端子に前記第３スタートパルスが入力され、
前記第３入力端子に前記第１段目の出力信号が入力されており、
前記複数の単位シフトレジスタの第３段目においては、
前記第１入力端子に前記第３スタートパルスが入力され、
前記第２入力端子に前記第１段目の出力信号が入力され、
前記第３入力端子に前記第２段目の出力信号が入力されており、
前記複数の単位シフトレジスタの第４段目以降の各々においては、
前記第１入力端子に自己の３つ前段の出力信号が入力され、
前記第２入力端子に自己の２つ前段の出力信号が入力され、
前記第３入力端子に自己の直前段の出力信号が入力されている
ことを特徴とするシフトレジスタ回路。
【請求項５】
請求項４記載のシフトレジスタ回路であって、
前記第１および第２スタートパルス生成回路の各々は、
第４入力端子、第２出力端子および第２クロック端子と、
前記第２クロック端子に入力されるクロック信号を前記第２出力端子に供給する第４トランジスタと、
前記第４入力端子に入力される信号に応じて、前記第４トランジスタの制御電極が接続する第４ノードを充電する第５トランジスタとを備え、
前記第１スタートパルス生成回路においては、
前記第４入力端子に前記第１スタートパルスが入力され、
前記第２出力端子から前記第２スタートパルスが出力され、
前記第１スタートパルス生成回路においては、
前記第４入力端子に前記第２スタートパルスが入力され、
前記第２出力端子から前記第３スタートパルスが出力される
ことを特徴とするシフトレジスタ回路。
【請求項６】
請求項５記載のシフトレジスタ回路であって、
前記単位シフトレジスタが前記出力信号を活性化させるときの前記第１ノードの電位の絶対値は、前記第１および第２スタートパルス生成回路がそれぞれ前記第２および第３スタートパルスを活性化させるときの前記第４ノードの電位の絶対値よりも大きい
ことを特徴とするシフトレジスタ回路。
【請求項７】
前段から後段へと信号をシフトさせる順方向シフト、および後段から前段へと信号をシフトさせる逆方向シフトが可能な多段のシフトレジスタ回路であって、
順方向第１スタートパルスを受け、順方向シフト時に、当該順方向第１スタートパルスに遅れて活性化する順方向第２スタートパルスを生成する順方向スタートパルス生成回路と、
逆方向第１スタートパルスを受け、逆方向シフト時に、当該逆方向第１スタートパルスに遅れて活性化する逆方向第２スタートパルスを生成する逆方向スタートパルス生成回路とを備え、
前記多段の各段である単位シフトレジスタは、
第１乃至第４入力端子と、
出力信号を出力するための第１出力端子と、
所定のクロック信号が入力される第１クロック端子と、
前記第１クロック端子に入力されるクロック信号を前記第１出力端子に供給する第１トランジスタと、
互いに相補な第１および第２電圧信号が供給される第１および第２電圧信号端子と、
前記第１電圧信号端子の電位を前記第１トランジスタの制御電極が接続する第１ノードに供給する第２トランジスタと、
前記第１入力端子に入力される信号に応じて、前記第１電圧信号端子の電位を前記第２トランジスタの制御電極が接続する第２ノードに供給する第３トランジスタと、
前記第２入力端子と前記第２ノードとの間を結合する第１容量素子と、
前記第２電圧信号端子の電位を前記第１ノードに供給する第４トランジスタと、
前記第３入力端子に入力される信号に応じて、前記第２電圧信号端子の電位を前記第４トランジスタの制御電極が接続する第３ノードに供給する第５トランジスタと、
前記第４入力端子と前記第３ノードとの間を結合する第２容量素子とを備え、
第１段目の単位シフトレジスタにおいては、
前記第１入力端子に前記順方向第１スタートパルスが入力され、
前記第２入力端子に前記順方向第２スタートパルスが入力されており、
第２段目の単位シフトレジスタにおいては、
前記第１入力端子に前記順方向第２スタートパルスが入力され、
前記第２入力端子に前記第１段目の出力信号が入力されており、
第３段目以降の各単位シフトレジスタにおいては、
前記第１入力端子に自己の２つ前段の出力信号が入力され、
前記第２入力端子に自己の直前段の出力信号が入力されており、
最後段の単位シフトレジスタにおいては、
前記第３入力端子に前記逆方向第１スタートパルスが入力され、
前記第４入力端子に前記逆方向第２スタートパルスが入力されており、
最後から２段目の単位シフトレジスタにおいては、
前記第３入力端子に前記逆方向第２スタートパルスが入力され、
前記第４入力端子に前記最後段の出力信号が入力されており、
最後から３段目以前の各単位シフトレジスタにおいては、
前記第３入力端子に自己の２つ後段の出力信号が入力され、
前記第４入力端子に自己の次段の出力信号が入力されている
ことを特徴とするシフトレジスタ回路。
【請求項８】
請求項７記載のシフトレジスタ回路であって、
前記順方向スタートパルス生成回路は、
前記順方向第２スタートパルスを出力するための第２出力端子と、
所定のクロック信号が入力される第２クロック端子と、
前記第２クロック端子に入力されるクロック信号を前記第２出力端子に供給する第６トランジスタと、
前記第１および第２電圧信号端子と、
前記順方向第１スタートパルスに応じて、前記第１電圧信号端子の電位を前記第６トランジスタの制御電極が接続する第４ノードに供給する第７トランジスタと、
前記第１段目の単位シフトレジスタの出力信号に応じて、前記第２電圧信号端子の電位を前記第４ノードに供給する第８トランジスタとを備え、
前記逆方向スタートパルス生成回路は、
前記逆方向第２スタートパルスを出力するための第３出力端子と、
所定のクロック信号が入力される第３クロック端子と、
前記第３クロック端子に入力されるクロック信号を前記第３出力端子に供給する第９トランジスタと、
前記第１および第２電圧信号端子と、
前記最後段の単位シフトレジスタの出力信号に応じて、前記第１電圧信号端子の電位を前記第９トランジスタの制御電極が接続する第５ノードに供給する第１０トランジスタと、
前記逆方向第１スタートパルスに応じて、前記第２電圧信号端子の電位を前記第４ノードに供給する第１１トランジスタとを備える
ことを特徴とするシフトレジスタ回路。
【請求項９】
請求項８記載のシフトレジスタ回路であって、
前記単位シフトレジスタが前記出力信号を活性化させるときの前記第１ノードの電位の絶対値は、前記順方向スタートパルス生成回路が前記順方向第２スタートパルスを活性化させるときの前記第４ノードの電位の絶対値、並びに前記逆方向スタートパルス生成回路が前記逆方向第２スタートパルスを活性化させるときの前記第５ノードの電位の絶対値よりも大きい
ことを特徴とするシフトレジスタ回路。
【請求項１０】
請求項７から請求項９のいずれか記載のシフトレジスタ回路であって、
前記単位シフトレジスタの各々の前記第１ノードは、
順方向シフト時には、自己の１つ又は２つ後段の出力信号の活性化に応じて放電され、
逆方向シフト時には、自己の１つ又は２つ前段の出力信号の活性化に応じて放電される
ことを特徴とするシフトレジスタ回路。
【請求項１１】
前段から後段へと信号をシフトさせる順方向シフト、および後段から前段へと信号をシフトさせる逆方向シフトが可能な多段のシフトレジスタ回路であって、
第１スタートパルスを受け、順方向シフト時に、当該第１スタートパルスに遅れて活性化する順方向第２スタートパルスを生成する順方向スタートパルス生成回路と、
前記第１スタートパルスを受け、逆方向シフト時に、当該第１スタートパルスに遅れて活性化する逆方向第２スタートパルスを生成する逆方向スタートパルス生成回路とを備え、
前記多段の各段である単位シフトレジスタは、
第１乃至第４入力端子と、
出力信号を出力するための第１出力端子と、
所定のクロック信号が入力される第１クロック端子と、
前記第１クロック端子に入力されるクロック信号を前記第１出力端子に供給する第１トランジスタと、
互いに相補な第１および第２電圧信号が供給される第１および第２電圧信号端子と、
前記第１電圧信号端子の電位を前記第１トランジスタの制御電極が接続する第１ノードに供給する第２トランジスタと、
前記第１入力端子に入力される信号に応じて、前記第１電圧信号端子の電位を前記第２トランジスタの制御電極が接続する第２ノードに供給する第３トランジスタと、
前記第２入力端子と前記第２ノードとの間を結合する第１容量素子と、
前記第２電圧信号端子の電位を前記第１ノードに供給する第４トランジスタと、
前記第３入力端子に入力される信号に応じて、前記第２電圧信号端子の電位を前記第４トランジスタの制御電極が接続する第３ノードに供給する第５トランジスタと、
前記第４入力端子と前記第３ノードとの間を結合する第２容量素子とを備え、
第１段目の単位シフトレジスタにおいては、
前記第１入力端子に前記第１スタートパルスが入力され、
前記第２入力端子に前記順方向第２スタートパルスが入力されており、
第２段目の単位シフトレジスタにおいては、
前記第１入力端子に前記順方向第２スタートパルスが入力され、
前記第２入力端子に前記第１段目の出力信号が入力されており、
第３段目以降の各単位シフトレジスタにおいては、
前記第１入力端子に自己の２つ前段の出力信号が入力され、
前記第２入力端子に自己の直前段の出力信号が入力されており、
最後段の単位シフトレジスタにおいては、
前記第３入力端子に前記第１スタートパルスが入力され、
前記第４入力端子に前記逆方向第２スタートパルスが入力されており、
最後から２段目の単位シフトレジスタにおいては、
前記第３入力端子に前記逆方向第２スタートパルスが入力され、
前記第４入力端子に前記最後段の出力信号が入力されており、
最後から３段目以前の各単位シフトレジスタにおいては、
前記第３入力端子に自己の２つ後段の出力信号が入力され、
前記第４入力端子に自己の次段の出力信号が入力されている
ことを特徴とするシフトレジスタ回路。
【請求項１２】
請求項１１記載のシフトレジスタ回路であって、
前記順方向スタートパルス生成回路は、
前記順方向第２スタートパルスを出力するための第２出力端子と、
所定のクロック信号が入力される第２クロック端子と、
前記第２クロック端子に入力されるクロック信号を前記第２出力端子に供給する第６トランジスタと、
前記第１および第２電圧信号端子と、
前記第１スタートパルスに応じて、前記第１電圧信号端子の電位を前記第６トランジスタの制御電極が接続する第４ノードに供給する第７トランジスタと、
前記第１段目の単位シフトレジスタの出力信号に応じて、前記第２電圧信号端子の電位を前記第４ノードに供給する第８トランジスタとを備え、
前記逆方向スタートパルス生成回路は、
前記逆方向第２スタートパルスを出力するための第３出力端子と、
所定のクロック信号が入力される第３クロック端子と、
前記第３クロック端子に入力されるクロック信号を前記第３出力端子に供給する第９トランジスタと、
前記第１および第２電圧信号端子と、
前記最後段の単位シフトレジスタの出力信号に応じて、前記第１電圧信号端子の電位を前記第９トランジスタの制御電極が接続する第５ノードに供給する第１０トランジスタと、
前記第１スタートパルスに応じて、前記第２電圧信号端子の電位を前記第４ノードに供給する第１１トランジスタとを備える
ことを特徴とするシフトレジスタ回路。
【請求項１３】
請求項１２記載のシフトレジスタ回路であって、
逆方向シフト時に、順方向第２スタートパルスに遅れて活性化する逆方向リセット信号を生成する逆方向リセット信号生成回路と、
順方向シフト時に、逆方向第２スタートパルスに遅れて活性化する順方向リセット信号を生成する順方向リセット信号生成回路とをさらに備え、
前記順方向スタートパルス生成回路は、
前記逆方向リセット信号の活性化に応じて前記第４ノードを放電する第１２トランジスタをさらに備え、
前記逆方向スタートパルス生成回路は、
前記順方向リセット信号の活性化に応じて前記第５ノードを放電する第１３トランジスタをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項１４】
請求項１２または請求項１３記載のシフトレジスタ回路であって、
前記単位シフトレジスタが前記出力信号を活性化させるときの前記第１ノードの電位の絶対値は、前記順方向スタートパルス生成回路が前記順方向第２スタートパルスを活性化させるときの前記第４ノードの電位の絶対値、並びに前記逆方向スタートパルス生成回路が前記逆方向第２スタートパルスを活性化させるときの前記第５ノードの電位の絶対値よりも大きい
ことを特徴とするシフトレジスタ回路。
【請求項１５】
請求項１１から請求項１４のいずれか記載のシフトレジスタ回路であって、
前記単位シフトレジスタの各々の前記第１ノードは、
順方向シフト時には、自己の１つ又は２つ後段の出力信号の活性化に応じて放電され、
逆方向シフト時には、自己の１つ又は２つ前段の出力信号の活性化に応じて放電される
ことを特徴とするシフトレジスタ回路。
【請求項１６】
第１乃至第４入力端子と、
出力信号を出力するための第１出力端子と、
所定のクロック信号が入力される第１クロック端子と、
前記第１クロック端子に入力されるクロック信号を前記第１出力端子に供給する第１トランジスタと、
互いに相補な第１および第２電圧信号が供給される第１および第２電圧信号端子と、
前記第１電圧信号端子の電位を前記第１トランジスタの制御電極が接続する第１ノードに供給する第２トランジスタと、
前記第１入力端子に入力される信号に応じて、前記第１電圧信号端子の電位を前記第２トランジスタの制御電極が接続する第２ノードに供給する第３トランジスタと、
前記第２入力端子と前記第２ノードとの間を結合する第１ＭＯＳ容量素子と、
前記第２電圧信号端子の電位を前記第１ノードに供給する第４トランジスタと、
前記第３入力端子に入力される信号に応じて、前記第２電圧信号端子の電位を前記第４トランジスタの制御電極が接続する第３ノードに供給する第５トランジスタと、
前記第４入力端子と前記第３ノードとの間を結合する第２ＭＯＳ容量素子と、
前記第１入力端子に接続した制御電極を有し、前記第１ノードに前記第１電圧信号を供給する第６トランジスタと、
前記第３入力端子に接続した制御電極を有し、前記第１ノードに前記第２電圧信号を供給する第７トランジスタとを備える
ことを特徴とするシフトレジスタ回路。
【請求項１７】
請求項１６記載のシフトレジスタ回路であって、
前記第１ノードを入力端とするインバータと、
前記インバータの出力端に接続した制御電極を有し、前記出力端子を放電する第８トランジスタと、
前記インバータの出力端に接続した制御電極を有し、前記第１ノードを放電する第９トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
【請求項１８】
請求項１６記載のシフトレジスタ回路であって、
前記第２および第３ノードを入力端とするＮＯＲ回路と、
前記ＮＯＲ回路の出力端に接続した制御電極を有し、前記出力端子を放電する第８トランジスタと、
前記ＮＯＲ回路の出力端に接続した制御電極を有し、前記第１ノードを放電する第９トランジスタとをさらに備える
ことを特徴とするシフトレジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、走査線駆動回路に関するものであり、特に、例えば画像表示装置などに使用される、同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路に適用可能なシフトレジスタ回路に関するものである。
【背景技術】
【０００２】
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間（１Ｈ期間）の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
【０００３】
ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。即ち、ゲート線駆動回路を構成する個々の単位シフトレジスタの出力端子は、対応するゲート線に接続されるだけでなく、その次段あるいは後段の単位シフトレジスタの入力端子に接続される。
【０００４】
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみを用いて構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみを用いて構成されたシフトレジスタ、およびそれを搭載する表示装置が種々提案されている（例えば、下記の特許文献１，２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２５７８１３号公報
【特許文献２】特開２００８−２８７７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ゲート線駆動回路は特に、その出力信号によりゲート線を高速に充電して活性化させる必要があるため、それを構成する個々の単位シフトレジスタは高い駆動能力（電流を流す能力）が要求される。
【０００７】
上記の特許文献１のゲート線駆動回路は本発明者により考案されたものであり、同文献の図２に当該ゲート線駆動回路の構成が、図３にその単位シフトレジスタの回路構成がそれぞれ開示されている。本明細書の図５にはその特許文献１の図３と同じ単位シフトレジスタを示している。
【０００８】
図５の単位シフトレジスタは、出力信号Ｇを活性化する第１トランジスタ（Ｑ１）のゲートを充電するための第２トランジスタ（Ｑ３）を非飽和領域で動作させることにより、第１トランジスタ（Ｑ１）がオンするときのゲート・ソース間電圧を大きくし、それによって当該単位シフトレジスタの駆動能力を高めている。但し、一般的な単位シフトレジスタと異なり、図５の単位シフトレジスタを動作させるためには、互いに位相の異なる２つの入力信号（スタートパルス）を供給する必要がある（詳細は後述する）。
【０００９】
特許文献１においては、そのような単位シフトレジスタを用いて構成したゲート線駆動回路（多段のシフトレジスタ）を動作させるために、外部から２つのスタートパルスＳＰ１，ＳＰ２を供給していた。通常、外部から入力する信号（外部信号）の数が増えると、外部信号の生成回路や、外部信号のレベル調整を行うレベルシフタなど、必要な回路が増加し、装置のコスト増大の要因となる。
【００１０】
本発明は以上のような課題を解決するためになされたものであり、複数のスタートパルスを必要とするシフトレジスタ及びそれを用いたゲート線駆動回路において、外部から入力しなければならないスタートパルスの数を削減することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の局面に係るシフトレジスタ回路は、第１スタートパルスを受け、当該第１スタートパルスに遅れて活性化する第２スタートパルスを生成するスタートパルス生成回路と、縦続接続した複数の単位シフトレジスタとを備えるシフトレジスタ回路である。前記単位シフトレジスタの各々は、第１および第２入力端子と、出力信号を出力するための第１出力端子と、所定のクロック信号が入力される第１クロック端子と、前記第１クロック端子に入力されるクロック信号を前記第１出力端子に供給する第１トランジスタと、前記第１トランジスタの制御電極が接続する第１ノードに電源端子の電位を供給する第２トランジスタと、前記第１入力端子に入力される信号に応じて、前記第２トランジスタの制御電極が接続する第２ノードを充電する充電回路と、前記第２入力端子に入力される信号に応じて、前記第２ノードを昇圧する昇圧回路とを備える。前記複数の単位シフトレジスタの第１段目においては、前記第１入力端子に前記第１スタートパルスが入力され、前記第２入力端子に前記第２スタートパルスが入力されており、前記複数の単位シフトレジスタの第２段目においては、前記第１入力端子に前記第２スタートパルスが入力され、前記第２入力端子に前記第１段目の出力信号が入力されており、前記複数の単位シフトレジスタの第３段目以降の各々においては、前記第１入力端子に自己の２つ前段の出力信号が入力され、前記第２入力端子に自己の直前段の出力信号が入力されている。
【００１２】
本発明の第２の局面に係るシフトレジスタ回路は、前段から後段へと信号をシフトさせる順方向シフト、および後段から前段へと信号をシフトさせる逆方向シフトが可能な多段のシフトレジスタ回路であって、順方向第１スタートパルスを受け、順方向シフト時に、当該順方向第１スタートパルスに遅れて活性化する順方向第２スタートパルスを生成する順方向スタートパルス生成回路と、逆方向第１スタートパルスを受け、逆方向シフト時に、当該逆方向第１スタートパルスに遅れて活性化する逆方向第２スタートパルスを生成する逆方向スタートパルス生成回路とを備えるものである。前記多段の各段である単位シフトレジスタは、第１乃至第４入力端子と、出力信号を出力するための第１出力端子と、所定のクロック信号が入力される第１クロック端子と、前記第１クロック端子に入力されるクロック信号を前記第１出力端子に供給する第１トランジスタと、互いに相補な第１および第２電圧信号が供給される第１および第２電圧信号端子と、前記第１電圧信号端子の電位を前記第１トランジスタの制御電極が接続する第１ノードに供給する第２トランジスタと、前記第１入力端子に入力される信号に応じて、前記第１電圧信号端子の電位を前記第２トランジスタの制御電極が接続する第２ノードに供給する第３トランジスタと、前記第２入力端子と前記第２ノードとの間を結合する第１容量素子と、前記第２電圧信号端子の電位を前記第１ノードに供給する第４トランジスタと、前記第３入力端子に入力される信号に応じて、前記第２電圧信号端子の電位を前記第４トランジスタの制御電極が接続する第３ノードに供給する第５トランジスタと、前記第４入力端子と前記第３ノードとの間を結合する第２容量素子とを備える。第１段目の単位シフトレジスタにおいては、前記第１入力端子に前記順方向第１スタートパルスが入力され、前記第２入力端子に前記順方向第２スタートパルスが入力されており、第２段目の単位シフトレジスタにおいては、前記第１入力端子に前記順方向第２スタートパルスが入力され、前記第２入力端子に前記第１段目の出力信号が入力されており、第３段目以降の各単位シフトレジスタにおいては、前記第１入力端子に自己の２つ前段の出力信号が入力され、前記第２入力端子に自己の直前段の出力信号が入力されており、最後段の単位シフトレジスタにおいては、前記第３入力端子に前記逆方向第１スタートパルスが入力され、前記第４入力端子に前記逆方向第２スタートパルスが入力されており、最後から２段目の単位シフトレジスタにおいては、前記第３入力端子に前記逆方向第２スタートパルスが入力され、前記第４入力端子に前記最後段の出力信号が入力されており、最後から３段目以前の各単位シフトレジスタにおいては、前記第３入力端子に自己の２つ後段の出力信号が入力され、前記第４入力端子に自己の次段の出力信号が入力されている。
【発明の効果】
【００１３】
本発明に係るシフトレジスタ回路によれば、位相の異なる２つ以上の入力信号を必要とする単位シフトレジスタを用いる場合でも、外部から入力する必要があるスタートパルスの数を少なくできる。従って、従来よりも装置のコストを低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。
【図２】実施の形態１に係るゲート線駆動回路の構成を示す図である。
【図３】実施の形態１に係るスタートパルス生成回路の構成例を示す回路図である。
【図４】実施の形態１に係るスタートパルス生成回路の動作を説明するための信号波形図である。
【図５】実施の形態１に係る単位シフトレジスタの構成を示す回路図である。
【図６】実施の形態１に係る単位シフトレジスタの動作を示すタイミング図である。
【図７】実施の形態１に係るゲート線駆動回路の動作を示す信号波形図である。
【図８】実施の形態２に係るゲート線駆動回路の構成を示す図である。
【図９】実施の形態２に係る単位シフトレジスタの構成を示す回路図である。
【図１０】実施の形態２に係る第１および第２スタートパルス生成回路の具体的回路構成を示す図である。
【図１１】実施の形態２に係るゲート線駆動回路の動作を示す信号波形図である。
【図１２】実施の形態３に係るゲート線駆動回路の構成を示す図である。
【図１３】実施の形態３に係る順方向スタートパルス生成回路の構成を示す回路図である。
【図１４】実施の形態３に係る逆方向スタートパルス生成回路の構成を示す回路図である。
【図１５】実施の形態３順方向スタートパルス生成回路の動作を説明するための信号波形図である。
【図１６】実施の形態３に係る単位シフトレジスタの構成を示す回路図である。
【図１７】実施の形態３に係る単位シフトレジスタの動作を示すタイミング図である。
【図１８】実施の形態３に係るゲート線駆動回路の動作を示す信号波形図である。
【図１９】実施の形態３に係るゲート線駆動回路の動作を示す信号波形図である。
【図２０】実施の形態３の第１の変更例に係る単位シフトレジスタの構成を示す回路図である。
【図２１】実施の形態３の第２の変更例に係る単位シフトレジスタの構成を示す回路図である。
【図２２】実施の形態３の第２の変更例に係る単位シフトレジスタの構成を示す回路図である。
【図２３】実施の形態４に係るゲート線駆動回路の構成を示す図である。
【図２４】実施の形態４に係る順方向スタートパルス生成回路および逆方向リセット信号生成回路の構成を示す回路図である。
【図２５】実施の形態４に係る逆方向スタートパルス生成回路および順方向リセット信号生成回路の構成を示す回路図である。
【図２６】実施の形態４に係るゲート線駆動回路の動作を示す信号波形図である。
【図２７】実施の形態４に係るゲート線駆動回路の動作を示す信号波形図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００１６】
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。
【００１７】
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。
【００１８】
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。
【００１９】
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００２０】
逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００２１】
本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、Ｎ型トランジスタを用いた回路では、ＬレベルからＨレベルへの変化が「プルアップ」、ＨレベルからＬレベルの変化が「プルダウン」と定義され、Ｐ型トランジスタを用いた回路では、ＨレベルからＬレベルへの変化が「プルアップ」、ＬレベルからＨレベルの変化が「プルダウン」と定義される。
【００２２】
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
【００２３】
本発明においては、互いに位相の異なるクロック信号（多相クロック信号）が用いられる。以下の説明では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（例えば図４の時刻ｔ0〜ｔ1の間隔、時刻ｔ2〜ｔ3の間隔等）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がりタイミングとその次に活性化するクロック信号の立ち上がりタイミングとが同時であってもよい。
【００２４】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１０の全体構成を示している。
【００２５】
液晶表示装置１０は、液晶アレイ部２０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本発明の実施の形態に係るスタート信号発生器は、ゲート線駆動回路３０に搭載される。
【００２６】
液晶アレイ部２０は、行列状に配設された複数の画素２５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素２５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
【００２７】
各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ２７および液晶表示素子２８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【００２８】
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して駆動する。画素スイッチ素子２６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子２６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ２７によって保持される。一般的に、画素スイッチ素子２６は、液晶表示素子２８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
【００２９】
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００３０】
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
【００３１】
表示信号ＳＩＧにおいては、各々の画素２５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部２０中のいずれか１つの画素２５における表示輝度を示している。
【００３２】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
【００３３】
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
【００３４】
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
【００３５】
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
【００３６】
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
【００３７】
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ1，ＤＬ2…に出力する。
【００３８】
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2…を順に駆動することにより、液晶アレイ部２０に表示信号ＳＩＧに基づいた画像の表示が成される。
【００３９】
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部２０とを一体的に形成し、ソースドライバ４０については液晶アレイ部２０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。
【００４０】
図２は、実施の形態１に係るゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、スタートパルス生成回路３２と、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4…で構成される多段のシフトレジスタを含む（説明の便宜上、シフトレジスタ回路ＳＲ1，ＳＲ2…を「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに１つずつ設けられる。この多段のシフトレジスタは、特許文献１の図２に示したものと同じ構成である。
【００４１】
スタートパルス生成回路３２は、ゲート線駆動回路３０の外部から入力される第１スタートパルスＳＰ１（外部スタートパルス）をその入力端子ＩＮＡに受け、当該第１スタートパルスＳＰ１に遅れて活性化する第２スタートパルスＳＰ２（内部スタートパルス）を生成して、それを出力端子ＯＵＴＡから出力する。
【００４２】
第１スタートパルスＳＰ１は、画像信号の各フレーム期間の先頭に対応するタイミングで、略１水平期間に相当する長さだけＨレベル（活性レベル）になる信号である。スタートパルス生成回路３２は、第１スタートパルスＳＰ１がＨレベルからＬレベルに戻った後に、第２スタートパルスＳＰ２を１水平期間だけＨレベルにする。つまり第２スタートパルスＳＰ２は、第１スタートパルスＳＰ１に対して１水平期間分だけ位相が遅れることになる。
【００４３】
従って本実施の形態では、画像信号の各フレーム期間の先頭に対応するタイミングで、第１および第２スタートパルスＳＰ１，ＳＰ２が順次Ｈレベル（活性レベル）になる。その結果、これら第１および第２スタートパルスＳＰ１，ＳＰ２は、特許文献１の図２のシフトレジスタで用いられているスタートパルスＳＰ１，ＳＰ２と同様のものとなる。スタートパルス生成回路３２の具体的な構成および動作については後述する。
【００４４】
図２の如く、単位シフトレジスタＳＲのそれぞれは、クロック端子ＣＫ、リセット端子ＲＳＴおよび出力端子ＯＵＴ、第１入力端子ＩＮ１および第２入力端子ＩＮ２を有している。第１スタートパルスＳＰ１は、第１段目（最前段）の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１に入力される。また第２スタートパルスＳＰ２は、最前段のシフトレジスタＳＲ1の第２入力端子ＩＮ２と、第２段目の単位シフトレジスタＳＲ2の第１入力端子ＩＮ１に入力される。
【００４５】
クロック信号発生器３１は、各々位相が異なる３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をゲート線駆動回路３０の単位シフトレジスタＳＲに供給するものである。クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、表示装置の走査周期に同期したタイミングで、この順番で繰り返し活性化するよう制御されている。つまりクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、１水平期間（１Ｈ期間）分ずつ位相がずれている。
【００４６】
図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック信号発生器３１が出力するクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のうち所定の１つが供給される。本実施の形態では、クロック信号ＣＬＫ１が活性化されるときに第１段目の単位シフトレジスタＳＲ1の出力信号Ｇ1が活性化するように設定される。
【００４７】
その場合、クロック信号ＣＬＫ１は［３ｋ−２］段目の単位シフトレジスタＳＲ1，ＳＲ4，ＳＲ7…に供給され、クロック信号ＣＬＫ２は［３ｋ−１］段目の単位シフトレジスタＳＲ2，ＳＲ5，ＳＲ8…に供給され、クロック信号ＣＬＫ３は［３ｋ］段目の単位シフトレジスタＳＲ3，ＳＲ6，ＳＲ9…に供給される（ｋは自然数）。上記のようにクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３はこの順番で活性化するので、シフトレジスタ回路ＳＲ1，ＳＲ2，ＳＲ3…のクロック端子ＣＫはその順番でＨレベルにされることとなる。
【００４８】
第１段目（第１ステージ）の単位シフトレジスタＳＲ1の第１および第２入力端子ＩＮ１，ＩＮ２には、それぞれ第１および第２スタートパルスＳＰ１，ＳＰ２が入力される。また第２段目の単位シフトレジスタＳＲ2においては、第１入力端子ＩＮ１に第２スタートパルスＳＰ２が入力され、第２入力端子ＩＮ２には第１段目の単位シフトレジスタＳＲ1の出力信号Ｇ1が入力される。第３段目以降の単位シフトレジスタＳＲnにおいては、第１入力端子ＩＮ１はその２つ前段（前々段）の単位シフトレジスタＳＲn-2の出力信号Ｇn-2が入力され、第２入力端子ＩＮ２にはその直前段の単位シフトレジスタＳＲn-1の出力信号Ｇn-1が入力される。
【００４９】
各単位シフトレジスタＳＲの出力信号Ｇ1，Ｇ2，Ｇ3，…（以下「出力信号Ｇ」と総称する）は、水平（又は垂直）走査パルスとしてそれぞれ対応するゲート線ＧＬへと出力される。つまり出力信号Ｇは、ゲート線ＧＬを駆動する「ゲート線駆動信号」として機能する。また、各単位シフトレジスタＳＲの出力信号Ｇは、その前段のリセット端子ＲＳＴにも入力される。
【００５０】
図２のゲート線駆動回路３０では、各単位シフトレジスタＳＲは、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期して、第１および第２入力端子ＩＮ１，ＩＮ２に入力される信号（スタートパルスあるいは自身よりも前段の出力信号Ｇ）を１水平期間ずつ時間的にシフトさせながら、対応するゲート線ＧＬ並びに自身よりも後段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化する（選択状態にする）、いわゆる「ゲート線駆動ユニット」として機能する。
【００５１】
以下、本実施の形態のゲート線駆動回路３０の具体的構成を説明する。まずはスタートパルス生成回路３２の具体的な構成から説明する。上記のように第１スタートパルスＳＰ１は、略１水平期間のパルス幅を持つ単発パルスである。またスタートパルス生成回路３２が生成する第２スタートパルスＳＰ２は、第１スタートパルスＳＰ１を１水平期間だけ時間的にシフトさせた（位相を遅らせた）単発パルスである。従って、スタートパルス生成回路３２としては、１段のシフトレジスタ、すなわち単位シフトレジスタの回路を用いることができる。
【００５２】
またスタートパルス生成回路３２は、大きな容量性負荷となるゲート線ＧＬを駆動する単位シフトレジスタＳＲ1，ＳＲ2…と異なり、高い駆動能力が要求されない。従って、特許文献１の単位シフトレジスタＳＲのように駆動能力を高めるための機構が設けられたものでなく、１入力・１出力のシンプルな単位シフトレジスタを用いることができる。
【００５３】
図３は、実施の形態１に係るスタートパルス生成回路３２の構成例を示す回路図である。この回路は、例えば特表平０６−５０５６０５公報の図２に開示された単位シフトレジスタに対応している。当該スタートパルス生成回路３２を構成するトランジスタは、全てＮ型ＴＦＴであるとする。以下ではそれらのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとして説明する。
【００５４】
図３に示すように、スタートパルス生成回路３２は、第１スタートパルスＳＰ１が入力される入力端子ＩＮＡと、第２スタートパルスＳＰ２を出力するための出力端子ＯＵＴＡの他に、クロック端子ＣＫＡ、リセット端子ＲＳＴＡ、第１電源端子Ｓ１および第２電源端子Ｓ２を有している。第１電源端子Ｓ１には低電位側電源電位（以下「ロー側電源電位」）ＶＳＳが供給され、第２電源端子Ｓ２には高電位側電源電位（以下「ハイ側電源電位」）ＶＤＤ１が供給される。
【００５５】
以下の説明ではロー側電源電位ＶＳＳを回路の基準電位として扱うが、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤ１は１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。
【００５６】
ここでは説明の簡単のため、ハイ側電源電位ＶＤＤ１のレベル、クロック信号ＣＬＫ１〜ＣＬＫ３および第１スタートパルスＳＰ１のＨレベルの電位は全て等しく、そのレベルをＶＤＤと表す（即ち、ＶＤＤ＝ＶＤＤ１）。また、クロック信号ＣＬＫ１〜ＣＬＫ３および第１スタートパルスＳＰ１のＬレベルの電位はロー側電源電位ＶＳＳと等しいものとする。
【００５７】
スタートパルス生成回路３２のクロック端子ＣＫＡには、第１段目の単位シフトレジスタＳＲ1のクロック端子ＣＫに供給されるクロック信号ＣＬＫ１の直前に活性化されるクロック信号ＣＬＫ３が供給される。第１スタートパルスＳＰ１は単発パルスであり、その活性期間は、クロック端子ＣＫＡに入力されるクロック信号ＣＬＫ３の直前に活性化されるクロック信号ＣＬＫ２の活性期間と重なるように設定される。さらに、リセット端子ＲＳＴＡには、クロック端子ＣＫＡに入力されるクロック信号ＣＬＫ３および入力端子ＩＮＡに入力される第１スタートパルスＳＰ１の両方と活性期間が重ならないクロック信号ＣＬＫ１が入力される。
【００５８】
図３の如く、スタートパルス生成回路３２はＮ型のトランジスタＱ１Ａ〜Ｑ６Ａおよび容量素子Ｃ１Ａから構成されている。トランジスタＱ１Ａは、出力端子ＯＵＴＡとクロック端子ＣＫＡとの間に接続し、クロック端子ＣＫＡに供給されるクロック信号ＣＬＫ３を出力端子ＯＵＴＡに供給するものである。トランジスタＱ２Ａは、出力端子ＯＵＴＡと第１電源端子Ｓ１との間に接続し、出力端子ＯＵＴＡを放電するものである。図３に示すように、トランジスタＱ１Ａのゲート（制御電極）が接続するノードをノードＮ１Ａ、トランジスタＱ２Ａのゲートが接続するノードをノードＮ２Ａと定義する。
【００５９】
トランジスタＱ１Ａのゲート・ソース間（即ち出力端子ＯＵＴＡとノードＮ１Ａとの間）には、容量素子Ｃ１Ａ（昇圧容量）が設けられている。この容量素子Ｃ１Ａは、出力端子ＯＵＴＡのレベル上昇に伴うノードＮ１Ａの昇圧効果を高めるためのものである。但し、容量素子Ｃ１Ａは、トランジスタＱ１Ａのゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
【００６０】
トランジスタＱ３Ａは、入力端子ＩＮＡに接続したゲートを有し、ノードＮ１Ａと第２電源端子Ｓ２との間に接続する。即ちトランジスタＱ３Ａは、第１スタートパルスＳＰ１に応じて、第２電源端子Ｓ２の電位をノードＮ１Ａに供給することにより当該ノードＮ１Ａを充電するものである。トランジスタＱ４Ａは、ノードＮ２Ａに接続したゲートを有し、ノードＮ１Ａと第１電源端子Ｓ１との間に接続する。トランジスタＱ３Ａのドレインは、第２電源端子Ｓ２ではなく入力端子ＩＮＡに接続させてもよい。
【００６１】
トランジスタＱ５Ａは、リセット端子ＲＳＴＡに接続したゲートを有し、第２電源端子Ｓ２とノードＮ２Ａとの間に接続する。即ちトランジスタＱ５Ａは、クロック信号ＣＬＫ１に応じて、第２電源端子Ｓ２の電位をノードＮ２Ａに供給することにより当該ノードＮ２Ａを充電するものである。トランジスタＱ５Ａのドレインは、第２電源端子Ｓ２ではなくリセット端子ＲＳＴＡに接続されていてもよい。
【００６２】
トランジスタＱ６Ａは、入力端子ＩＮＡに接続したゲートを有し、ノードＮ２Ａと第１電源端子Ｓ１との間に接続する。即ちトランジスタＱ６Ａは、第１スタートパルスＳＰ１に応じて、ノードＮ２Ａを放電するものである。
【００６３】
図４は、図３のスタートパルス生成回路３２の動作を説明するための信号波形図である。第１スタートパルスＳＰ１が活性化する前の時刻ｔ0においては、クロック信号ＣＬＫ１がＨレベルになっている。クロック信号ＣＬＫ１〜ＣＬＫ３の活性期間は重ならないので、このときクロック信号ＣＬＫ２，ＣＬＫ３はＬレベルである。
【００６４】
よって時刻ｔ0では、スタートパルス生成回路３２のトランジスタＱ３Ａ，Ｑ６Ａがオフ状態、トランジスタＱ５Ａがオン状態であり、ノードＮ２ＡはＨレベル（ＶＤＤ−Ｖｔｈ）に充電されている。よってトランジスタＱ２Ａ，Ｑ４Ａはオン状態である。このようにトランジスタＱ３Ａがオフ、トランジスタＱ４ＡがオンであるのでノードＮ１ＡはＬレベル（ＶＳＳ）であり、トランジスタＱ１Ａはオフ状態である。またトランジスタＱ２Ａがオンであるので、出力端子ＯＵＴＡ（第２スタートパルスＳＰ２）はＬレベル（ＶＳＳ）になっている。
【００６５】
時刻ｔ1においてクロック信号ＣＬＫ１がＬレベルになると、トランジスタＱ５Ａがオフになるが、第１スタートパルスＳＰ１はＬレベルを維持しておりトランジスタＱ６Ａはオフに維持されているので、ノードＮ２Ａでは高インピーダンス状態でＨレベルに保持される。よってトランジスタＱ２Ａ，Ｑ４Ａはオン状態で維持されるので、出力端子ＯＵＴＡおよびノードＮ１ＡはＬレベルから変化しない。
【００６６】
そして時刻ｔ2でスタートパルスＳＰ１がＨレベルになると、トランジスタＱ６Ａがオンし、ノードＮ２Ａが放電されてＬレベルになる。応じて、トランジスタＱ２Ａ，Ｑ４Ａがオフになる。また第１スタートパルスＳＰ１がＨレベルになったことによりトランジスタＱ３Ａもオンになるので、ノードＮ１Ａは充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。それによりトランジスタＱ１Ａがオンになるが、このときクロック信号ＣＬＫ３はＬレベルなので、出力端子ＯＵＴＡはＬレベルのままである。
【００６７】
時刻ｔ3でスタートパルスＳＰ１がＬレベルになると、トランジスタＱ６Ａがオフし、ノードＮ２Ａは高インピーダンス状態のＬレベルとなる。またトランジスタＱ３Ａもオフし、ノードＮ１Ａは高インピーダンスのＨレベルとなる。
【００６８】
時刻ｔ4でクロック信号ＣＬＫ３がＨレベルになると、そのレベル上昇が、非飽和領域でオン状態にあるトランジスタＱ１Ａを通して出力端子ＯＵＴＡに伝達され、当該出力端子ＯＵＴＡのレベルも上昇する。それによりスタートパルス生成回路３２が出力する第２スタートパルスＳＰ２はＨレベルになる。
【００６９】
この出力端子ＯＵＴＡの電位変化は、容量素子Ｃ１Ａを介する結合によりノードＮ１Ａのレベルを上昇させる。このノードＮ１Ａの昇圧作用によって、トランジスタＱ１Ａは出力端子ＯＵＴＡのレベルが上昇したときも非飽和領域での動作を継続でき、出力端子ＯＵＴＡをクロック信号ＣＬＫ３のＨレベルと同じ電位ＶＤＤにまで上昇させることができる。このときのノードＮ１Ａのレベルは、ノードＮ１Ａの寄生容量を無視すると、２・ＶＤＤ−Ｖｔｈである。
【００７０】
そして時刻ｔ5でクロック信号ＣＬＫ３がＬレベルになると、出力端子ＯＵＴＡはトランジスタＱ１Ａを通して放電され、そのレベルはクロック信号ＣＬＫ３と同じくＬレベル（ＶＳＳ）になる。このとき容量素子Ｃ１Ａを介した結合により、ノードＮ１Ａのレベルも低下し、ノードＮ１Ａは昇圧される前（時刻ｔ3）と同じ電位ＶＤＤ−Ｖｔｈに戻る。
【００７１】
時刻ｔ6でクロック信号ＣＬＫ１がＨレベルになると、トランジスタＱ５Ａがオンになる。このとき第１スタートパルスＳＰ１はＬレベルなので、トランジスタＱ３Ａ，Ｑ６Ａはオフ状態である。従ってノードＮ２Ａは充電されてＨレベルになり、トランジスタＱ２Ａ，Ｑ４Ａがオンになる。このようにトランジスタＱ３Ａがオフ、トランジスタＱ４Ａがオンになるため、ノードＮ１Ａは放電されてＬレベル（ＶＳＳ）になり、トランジスタＱ１Ａはオフになる。その結果、トランジスタＱ１Ａがオフ、トランジスタＱ２Ａがオンの状態になるので、出力端子ＯＵＴＡはＬレベル（ＶＳＳ）になる。つまりスタートパルス生成回路３２は、上記の時刻ｔ0の状態に戻る。
【００７２】
時刻ｔ7以降はクロック信号ＣＬＫ１がＬレベルになる毎にトランジスタＱ５Ａがオフになるが、第１スタートパルスＳＰ１は次のフレーム期間の先頭までＬレベルに維持されるので、その間トランジスタＱ３Ａ，Ｑ６Ａはオフに維持される。従ってノードＮ１ＡはＬレベル、ノードＮ２ＡはＨレベルにそれぞれ維持されるので、トランジスタＱ１Ａがオフ、トランジスタＱ２Ａがオンに維持される。よって第２スタートパルスＳＰ２は、次のフレーム期間の先頭で第１スタートパルスＳＰ１が活性化されるまでの間、低インピーダンスでＬレベルに維持される。
【００７３】
その結果、スタートパルス生成回路３２が生成する第２スタートパルスＳＰ２は、第１スタートパルスＳＰ１に対し１水平期間だけ遅延して活性化する単発パルスとなる。上の説明から分かるように、第２スタートパルスＳＰ２は、第１スタートパルスＳＰ１と同様に、Ｈレベル電位はハイ側電源電位ＶＤＤ、Ｌレベル電位はロー側電源電位ＶＳＳの信号となる。
【００７４】
なお、第１スタートパルスＳＰ１が活性化しない時刻ｔ7以降の期間においても、トランジスタＱ５Ａはクロック信号ＣＬＫ１の活性化に応じて繰り返しオンになり、ノードＮ２Ａは繰り返し充電される。よって、トランジスタＱ６Ａにリーク電流が生じていてもノードＮ２Ａのレベル低下を防止することができる。それにより、トランジスタＱ２Ａ，Ｑ４Ａは低抵抗に維持され、ノードＮ１Ａおよび出力端子ＯＵＴＡを低インピーダンスでＬレベルに維持することができ、誤信号の発生を防止できる。
【００７５】
図３に示したスタートパルス生成回路３２の構成は一例に過ぎず、第１スタートパルスＳＰ１に対して１水平期間だけ遅延した単発パルスである第２スタートパルスＳＰ２を生成可能であれば、他の構成の回路を用いてもよい。例えば、特開２０００−１５５５５０号公報の図１２、特開２００２−３１３０９３の図１、特開２００６−３０９８９３の図２等に開示された単位シフトレジスタＳＲの回路構成を用いることもできる。
【００７６】
次に、第１および第２スタートパルスＳＰ１，ＳＰ２を用いて駆動される単位シフトレジスタＳＲの具体的構成について説明する。図５は実施の形態１に係る単位シフトレジスタＳＲの構成を示す回路図である。本実施の形態のゲート線駆動回路３０では、縦続接続された単位シフトレジスタＳＲ1，ＳＲ2，…は基本的に全て同じ構成のものが用いられるので、図５では代表的に第１段目の単位シフトレジスタＳＲ1を示す。
【００７７】
図５の如く、当該単位シフトレジスタＳＲ1は、図２に示した第１および第２入力端子ＩＮ１，ＩＮ２、クロック端子ＣＫ、リセット端子ＲＳＴおよび出力端子ＯＵＴの他に、ロー側電源電位ＶＳＳが供給される第１電源端子Ｓ１、ハイ側電源電位ＶＤＤ１，ＶＤＤ２がそれぞれ供給される第２電源端子Ｓ２および第３電源端子Ｓ３を有している。電位ＶＤＤ２は、電位ＶＤＤ１と同一レベルであってもよい。
【００７８】
単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とにより構成されている。即ち、トランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給するもの（第１トランジスタ）であり、トランジスタＱ２は、第１電源端子Ｓ１の電位を出力端子ＯＵＴに供給するものである。図５に示すように、トランジスタＱ１のゲート（制御電極）が接続するノードをノードＮ１（第１ノード）、トランジスタＱ２のゲートが接続するノードをノードＮ２と定義する。
【００７９】
トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には昇圧用の容量素子Ｃ１（昇圧容量）が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
【００８０】
ノードＮ１と第２電源端子Ｓ２との間には、第２電源端子Ｓ２の電位をノードＮ１に供給するためのトランジスタＱ３（第２トランジスタ）が接続する。またノードＮ１と第１電源端子Ｓ１との間にはトランジスタＱ４が接続する。トランジスタＱ４のゲートはノードＮ２に接続する。ここで、トランジスタＱ３のゲートノードをノードＮ３（第２ノード）と定義する。
【００８１】
ノードＮ３と第２電源端子Ｓ２との間には、ゲートが第１入力端子ＩＮ１に接続したトランジスタＱ８が接続する。トランジスタＱ８のドレインは、第２電源端子Ｓ２ではなく入力端子ＩＮ１に接続させてもよい。
【００８２】
ノードＮ３と第２入力端子ＩＮ２との間には容量素子Ｃ２が接続される。また、ノードＮ３と第１電源端子Ｓ１との間には、トランジスタＱ５並びにトランジスタＱ９が接続する。トランジスタＱ５のゲートはリセット端子ＲＳＴに接続し、トランジスタＱ９のゲートはノードＮ２に接続する。
【００８３】
ノードＮ２と第３電源端子Ｓ３との間にはトランジスタＱ６が接続し、ノードＮ２と第１電源端子Ｓ１との間にはトランジスタＱ７が接続する。トランジスタＱ６のゲートはドレインと共に第３電源端子Ｓ３に接続しており（トランジスタＱ６はダイオード接続されている）、トランジスタＱ７のゲートはノードＮ３に接続する。
【００８４】
トランジスタＱ７はトランジスタＱ６よりも駆動能力（電流を流す能力）が充分大きく設定されている。即ち、トランジスタＱ７のオン抵抗はトランジスタＱ６のオン抵抗よりも充分小さい。よって、ノードＮ３（トランジスタＱ７のゲート）の電位が上昇するとノードＮ２の電位は下降し、ノードＮ３の電位が下降するとノードＮ２の電位は上昇する。即ちトランジスタＱ６およびトランジスタＱ７は、両者のオン抵抗値の比によってその動作が規定されるレシオ型インバータを構成している。当該インバータは、ノードＮ３を入力端、ノードＮ２を出力端としており、出力端子ＯＵＴをプルダウンさせるためのトランジスタＱ２を駆動する「プルダウン駆動回路」を構成している。
【００８５】
図６は、図５の単位シフトレジスタＳＲ1の動作を示すタイミング図である。以下図６を参照し、単位シフトレジスタＳＲ1の具体的な動作を説明する。図６に示す時刻ｔ1〜時刻ｔ8は、それぞれ図４に示した各時刻に対応している。
【００８６】
先に述べたように、単位シフトレジスタＳＲ1のクロック端子ＣＫには、クロック信号ＣＬＫ１が入力されるものとする。また図４に示したように、外部から入力される第１スタートパルスＳＰ１の活性期間はクロック信号ＣＬＫ２の活性期間と重複し、スタートパルス生成回路３２が生成する第２スタートパルスＳＰ２の活性期間はクロック信号ＣＬＫ３の活性期間と重複するものとする。つまり、第１スタートパルスＳＰ１は単位シフトレジスタＳＲ1の出力信号Ｇ1の２水平期間前に活性化され、第１スタートパルスＳＰ１は出力信号Ｇ1の１水平期間前に活性化される。
【００８７】
スタートパルス生成回路３２が図３の回路であり、クロック信号ＣＬＫ１〜ＣＬＫ３および第１スタートパルスＳＰ１のＨレベルがハイ側電源電位ＶＤＤ１に等しいと仮定すると、第２スタートパルスＳＰ２のＨレベルもそれらと等しい電位ＶＤＤ１となる。ここでもそのレベルをＶＤＤと表す（即ち、ＶＤＤ＝ＶＤＤ１）。
【００８８】
まず時刻ｔ1における単位シフトレジスタＳＲ1の初期状態として、ノードＮ１およびノードＮ３がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ２−Ｖｔｈ）の状態を仮定する（以下、この状態を「リセット状態」と称す）。また、クロック端子ＣＫ（クロック信号ＣＬＫ１）、リセット端子ＲＳＴ（次段の出力信号Ｇ2）、第１入力端子ＩＮ１（第１スタートパルスＳＰ１）、第２入力端子ＩＮ２（第２スタートパルスＳＰ２）は何れもＬレベルであるとする。リセット状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）であるので、クロック端子ＣＫ（クロック信号ＣＬＫ１）のレベルに関係なく、出力端子ＯＵＴ（出力信号Ｇ1）はＬレベルに保たれる。即ち、この単位シフトレジスタＳＲ1が接続するゲート線ＧＬ1は非活性状態（非選択状態）にある。
【００８９】
その状態から、時刻ｔ2で第１スタートパルスＳＰ１がＨレベルになると、当該単位シフトレジスタＳＲ1の第１入力端子ＩＮ１がＨレベルになるのでトランジスタＱ８がオンになる。このときノードＮ２はＬレベルなのでトランジスタＱ９もオンしているが、トランジスタＱ８はトランジスタＱ９よりも駆動能力が十分大きく設定されており、トランジスタＱ８のオン抵抗はトランジスタＱ９のオン抵抗に比べ十分低いため、ノードＮ３はトランジスタＱ８を介して供給される電荷により充電され、そのレベルが上昇する。つまりトランジスタＱ８は、第１入力端子ＩＮ１に入力される信号に基づいて、トランジスタＱ３のゲート（ノードＮ３）を充電する充電回路として機能する。
【００９０】
ノードＮ３のレベルが上昇するとトランジスタＱ７が導通し始めノードＮ２のレベルが下降する。そうなるとトランジスタＱ９の抵抗値が高くなり、ノードＮ３のレベルが急速に上昇する。それに応じてトランジスタＱ７が充分にオンになる。その結果ノードＮ２はＬレベル（ＶＳＳ）になり、トランジスタＱ９がオフになってノードＮ３がＨレベルになる。
【００９１】
ノードＮ３のレベルを上昇させるには、それに接続したトランジスタＱ３のゲート・チャネル間容量（ゲート容量）および容量素子Ｃ２を充電する必要があるが、それらの容量値は出力段のトランジスタＱ１のゲート容量および容量素子Ｃ１の約１／５〜１／１０程度と小さいため、ノードＮ３は高速に充電可能である。そのため、トランジスタＱ８が高速充電の不得手なソースフォロアモードで動作するにも拘わらず、ノードＮ３のレベルは高速に理論値にまで上昇する。即ち、トランジスタＱ８による充電後のノードＮ３のレベルＶ３ａは次の式（１）で表される。
【００９２】
Ｖ３ａ＝ＶＤＤ−Ｖｔｈ  …（１）
ノードＮ３がＨレベルになると、トランジスタＱ３がオンする。このときノードＮ２はＬレベルになっているのでトランジスタＱ４はオフしている。よってノードＮ１はトランジスタＱ３を通して充電され、そのレベルが上昇する。
【００９３】
ノードＮ１のレベルを上昇させるためには、容量素子Ｃ１およびトランジスタＱ１のゲート容量を充電する必要があるが、上記したようにそれらの容量値は比較的大きいため、ノードＮ１の高速充電は困難である。さらにトランジスタＱ３がソースフォロアモードで動作するため、短時間でノードＮ１のレベルを理論値（ＶＤＤ−２×Ｖｔｈ）まで上昇させることは難しい。従って、第１スタートパルスＳＰ１のパルス幅が充分広くなければ、このときのノードＮ１のレベルは、理論値よりも小さい一定のレベルまでしか上昇しない。
【００９４】
時刻ｔ3で、第１スタートパルスＳＰ１がＬレベルに戻るとトランジスタＱ８はオフするが、その後はノードＮ１，Ｎ３はフローティング状態になり、またトランジスタＱ７，Ｑ９がフリップフロップの働きをするので、ノードＮ１，Ｎ３のレベルは維持される。
【００９５】
そして時刻ｔ4で第２スタートパルスＳＰ２がＨレベルになると、当該単位シフトレジスタＳＲの第２入力端子ＩＮ２がＨレベル（ＶＤＤ）になり、容量素子Ｃ２を介する容量結合によりノードＮ３が昇圧される。即ち、容量素子Ｃ２は、第２入力端子ＩＮ２に入力される信号に基づいて、充電されたノードＮ３を昇圧する昇圧回路として機能する。
【００９６】
容量素子Ｃ２による昇圧後のノードＮ３のレベルは昇圧前に対して、第２スタートパルスＳＰ２の振幅ＶＤＤだけ上昇する。即ち、このときのノードＮ３のレベルＶ３ｂは、次の式（２）で表される。
【００９７】
Ｖ３ｂ＝２×ＶＤＤ−Ｖｔｈ  …（２）
この状態ではトランジスタＱ３のゲート（ノードＮ３）・ソース（ノードＮ１）間の電圧が十分高くなるので、トランジスタＱ３はソースフォロワモードではなく非飽和領域での動作（非飽和動作）をもってノードＮ１を充電する。よってノードＮ１は高速に充電されてＨレベルになり、且つ、しきい値電圧Ｖｔｈの損失もなくノードＮ１レベルはＶＤＤ（＝ＶＤＤ１）に到達する。このようなノードＮ１，Ｎ３がＨレベル、ノードＮ２がＬレベルの状態（以下、この状態を「セット状態」称す）では、トランジスタＱ１がオン、トランジスタＱ２がオフになる。
【００９８】
その後時刻ｔ5で第２スタートパルスＳＰ２がＬレベルに戻ると、第２入力端子ＩＮ２がＬレベルになり、ノードＮ３のレベルはそれに追随して下降し、昇圧前のＶＤＤ−Ｖｔｈに戻る。このときノードＮ１のレベルはＶＤＤ（＝ＶＤＤ１）であるのでトランジスタＱ３はオフになるが、ノードＮ１はフローティングになるため、その後もノードＮ１のレベルはＶＤＤに維持される（従ってセット状態も維持される）。
【００９９】
セット状態になった単位シフトレジスタＳＲ1では、トランジスタＱ１がオン、トランジスタＱ２がオフであるので、時刻ｔ6でクロック端子ＣＫのクロック信号ＣＬＫ１がＨレベルになると、出力端子ＯＵＴ（出力信号Ｇ1）のレベルが上昇する。このとき容量素子Ｃ１およびトランジスタＱ１のゲート容量を介する容量結合により、ノードＮ１のレベルが特定の電圧だけ昇圧される（このためノードＮ１は「昇圧ノード」と称されることもある）。
【０１００】
トランジスタＱ１のゲート容量と容量素子Ｃ１との容量値の和に比べ、ノードＮ１の寄生容量値が十分小さいと仮定すると、出力信号Ｇ1のレベル上昇に応じて昇圧されたときのノードＮ１のレベルは、２×ＶＤＤになる。よってトランジスタＱ１のゲート・ソース間電圧は大きく保たれ、出力信号Ｇ1のレベルはクロック信号ＣＬＫ１に追随して高速に立ち上がる。またこのときトランジスタＱ１は非飽和動作を行うためしきい値電圧Ｖｔｈ分の損失も伴わない。よって出力信号Ｇ1のＨレベルは、クロック信号ＣＬＫ１のＨレベルと同じＶＤＤとなる。
【０１０１】
時刻ｔ6でＨレベルになった出力信号Ｇ1は、クロック信号ＣＬＫ１がＨレベルの間はＨレベルを維持してゲート線ＧＬ1を活性化する（選択状態にする）。その後、時刻ｔ7でクロック信号ＣＬＫ１がＬレベルに戻ると、出力信号Ｇ1も追随してＬレベルになり、ゲート線は非活性化される（非選択状態に戻る）。このときノードＮ１のレベルも昇圧される前のＶＤＤに下降する。
【０１０２】
その後、クロック信号ＣＬＫ２がＨレベルになる時刻ｔ8では、次段（第２段目）の出力信号Ｇ2がＨレベルになり、それが当該単位シフトレジスタＳＲ1のリセット端子ＲＳＴに入力されてトランジスタＱ５がオンする。それによりノードＮ３のレベルが下降し、トランジスタＱ７がオフになるためノードＮ２はＨレベルになる。応じてトランジスタＱ４，Ｑ９がオンになり、ノードＮ１，Ｎ３はＬレベルになる。その結果、単位シフトレジスタＳＲ1はリセット状態に戻り、トランジスタＱ１がオフ、トランジスタＱ２がオンの状態になる。
【０１０３】
この単位シフトレジスタＳＲ1のリセット状態は、次のフレーム期間で第１および第２スタートパルスＳＰ１，ＳＰ２が活性化されるまで維持される。
【０１０４】
このように図５の単位シフトレジスタＳＲによれば、ノードＮ１の充電の際にトランジスタＱ３が非飽和領域で動作するので、当該トランジスタＱ３は、ノードＮ１を電位ＶＤＤまで高速に充電することができる。よってクロック信号のパルス幅が狭くなった場合においても、出力信号Ｇの活性化時のトランジスタＱ１のゲート・ソース間電圧を大きく維持でき、単位シフトレジスタＳＲの駆動能力の低下が抑制される。従って、シフトレジスタ回路を高速化することができ、それにより構成されるゲート線駆動回路を用いた表示装置の高解像度化に寄与できる。
【０１０５】
なお、スタートパルス生成回路３２が第２スタートパルスＳＰ２を活性化するときのトランジスタＱ１Ａのゲート（ノードＮ１Ａ）の電位の絶対値（２×ＶＤＤ−Ｖｔｈ）は、単位シフトレジスタＳＲのトランジスタＱ１のゲート（ノードＮ１）の電位の絶対値（２×ＶＤＤ）ほど大きくならないが、先に述べたようにスタートパルス生成回路３２には高い駆動能力が要求されないため問題は無い。
【０１０６】
以上の単位シフトレジスタＳＲ1の動作をまとめると、単位シフトレジスタＳＲ1は、第１入力端子ＩＮ１および第２入力端子ＩＮ２の信号が活性化されない期間はリセット状態であり、その間はトランジスタＱ１がオフ、トランジスタＱ２がオンしているので、出力端子ＯＵＴは低インピーダンスのＬレベル（ＶＳＳ）に維持される。そして第１入力端子ＩＮ１および第２入力端子ＩＮ２の順にパルス信号が入力されるとセット状態に移行する。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフであるので、クロック端子ＣＫのクロック信号ＣＬＫ１がＨレベルである間、出力信号Ｇ1がＨレベルになってゲート線ＧＬ1を活性化する。そして、その後リセット端子ＲＳＴに入力される次段の出力信号Ｇ2が活性化するとリセット状態に戻る。
【０１０７】
第２段目の単位シフトレジスタＳＲ2においては、第１入力端子ＩＮ１に第２スタートパルスＳＰ２が入力され、第２入力端子ＩＮ２には第１段目の単位シフトレジスタＳＲ1の出力信号Ｇ1が入力される。その結果、単位シフトレジスタＳＲ2では、単位シフトレジスタＳＲ1に対して１水平期間だけ遅れて上の説明と同じ動作が行われる。従って、単位シフトレジスタＳＲ2の出力信号Ｇ2は、単位シフトレジスタＳＲ1の出力信号Ｇ1に対して１水平期間だけ遅れて活性化することになる。
【０１０８】
第３段目以降の単位シフトレジスタＳＲnにおいては、第１入力端子ＩＮ１には自己の２つ前段の出力信号Ｇn-2が入力され、第２入力端子ＩＮ２には自己の直前段の出力信号Ｇn-1が入力される。その結果、各単位シフトレジスタＳＲの出力信号Ｇnは、その直前段の出力信号Ｇn-1に対して１水平期間だけ遅れて活性化することになる。
【０１０９】
従って、複数の単位シフトレジスタＳＲが縦続接続したゲート線駆動回路３０（図２）においては、図７に示すように、第１段目の単位シフトレジスタＳＲ1に第１および第２スタートパルスＳＰ１，ＳＰ２の活性化を切っ掛けにして、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期したタイミングで（即ち１水平期間ごとに）、出力信号Ｇ1，Ｇ2，Ｇ3…が順番に活性化される。それによりゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3…を順に駆動することができる。
【０１１０】
以上のように、本発明に係るシフトレジスタであるゲート線駆動回路３０は、外部から入力される第１スタートパルスＳＰ１を受け、それに対して１水平期間だけ遅れて活性化する第２スタートパルスＳＰ２を生成するスタートパルス生成回路３２を備えている。従って、図５のように位相の異なる２つの入力信号を必要とする単位シフトレジスタＳＲを用いる場合でも、外部から入力する必要があるスタートパルスは１つのみでよい。従って、従来よりも装置のコストを低減することができる。
【０１１１】
＜実施の形態２＞
実施の形態１では、位相の異なる２つの入力信号を用いて駆動される単位シフトレジスタにより構成されるゲート線駆動回路３０に本発明を適用した。実施の形態２では、位相の異なる３つの入力信号を用いて駆動される単位シフトレジスタにより構成されるゲート線駆動回路３０に対して、本発明を適用する。
【０１１２】
図８は、実施の形態２に係るゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、第１および第２スタートパルス生成回路３２１，３２２と、縦続接続した複数の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4…で構成される多段のシフトレジスタを含む。
【０１１３】
本実施の形態の単位シフトレジスタＳＲの構成を図９に示す。ゲート線駆動回路３０では、縦続接続された単位シフトレジスタＳＲ1，ＳＲ2，…は基本的に全て同じ構成のものが用いられるので、図９では代表的に第ｎ段目の単位シフトレジスタＳＲnを示している。当該単位シフトレジスタＳＲは、特許文献１の図７に開示の単位シフトレジスタと同じものである。当該単位シフトレジスタＳＲは、位相の異なる３つの入力信号に基づいて動作するものであり、それを複数個縦続接続して成る多段のシフトレジスタは、４相のクロック信号ＣＬＫ１〜ＣＬＫ４を用いて駆動される。
【０１１４】
図５の単位シフトレジスタＳＲでは、ノードＮ１を充電するためのトランジスタＱ３のゲート（ノードＮ３）に、充電回路（トランジスタＱ８）および昇圧回路（容量素子Ｃ２）を設けることによって、トランジスタＱ３を非飽和動作させた。図９の単位シフトレジスタＳＲは、その技術をノードＮ３の充電回路であるトランジスタＱ８のゲートにも応用したものである。即ち、トランジスタＱ８のゲートにも同様の充電回路と昇圧回路とを設けることによって、トランジスタＱ８も非飽和動作させるものである。
【０１１５】
図９の如く、単位シフトレジスタＳＲは、第１、第２および第３入力端子ＩＮ１，ＩＮ２，ＩＮ３を有している。単位シフトレジスタＳＲの出力段は、図５と同様に、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１（第１トランジスタ）と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とにより構成されている。
【０１１６】
出力端子ＯＵＴとトランジスタＱ１のゲート（ノードＮ１）との間には、出力端子ＯＵＴのレベル上昇によるノードＮ１の昇圧効果を高めるための容量素子Ｃ１が接続される。この容量素子Ｃ１も、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
【０１１７】
ノードＮ１と第２電源端子Ｓ２との間には、第２電源端子Ｓ２の電位をノードＮ１に供給するためのトランジスタＱ３（第２トランジスタ）が接続する。またノードＮ１と第１電源端子Ｓ１との間にはトランジスタＱ４が接続する。トランジスタＱ４のゲートは、トランジスタＱ２のゲート（ノードＮ２）に接続する。
【０１１８】
トランジスタＱ３のゲート（ノードＮ３）と第２電源端子Ｓ２との間には、ノードＮ３の充電回路として機能するトランジスタＱ８が接続する。先に述べたように、図９の単位シフトレジスタＳＲでは、このトランジスタＱ８のゲート（ノードＮ４）に充電回路および昇圧回路を設ける。即ち、ノードＮ４の充電回路として、第１入力端子ＩＮ１に接続したゲートを有し、ノードＮ４と第２電源端子Ｓ２との間に接続したトランジスタＱ１１を設ける。またノードＮ４の昇圧回路（第１昇圧回路）として、ノードＮ４と第２入力端子ＩＮ２との間に接続した容量素子Ｃ２を設ける。トランジスタＱ１１のドレインは、第２電源端子Ｓ２ではなく第１入力端子ＩＮ１に接続させてもよい。
【０１１９】
さらに当該単位シフトレジスタＳＲは、ノードＮ３と第３入力端子ＩＮ３との間に接続した容量素子Ｃ３を備える。容量素子Ｃ３はノードＮ３の昇圧回路（第２昇圧回路）として機能する。
【０１２０】
ノードＮ３と第１電源端子Ｓ１との間には、ゲートがノードＮ２に接続したトランジスタＱ９が接続される。ノードＮ４と第１電源端子Ｓ１との間には、ゲートがノードＮ２に接続したトランジスタＱ１２と、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ５が接続している。またトランジスタＱ６およびトランジスタＱ７から成るインバータ（プルダウン駆動回路）は、ノードＮ４を入力端とし、ノードＮ２を出力端とするように接続されている。
【０１２１】
第１および第２スタートパルス生成回路３２１，３２２は、実施の形態１のスタートパルス生成回路３２と同じものでよい。図１０は、本実施の形態の第１および第２スタートパルス生成回路３２１，３２２の具体的回路構成を示す図である。ここでは同図の如く、第１および第２スタートパルス生成回路３２１，３２２は、それぞれ図３に示したものと同じ構成である。
【０１２２】
第１スタートパルス生成回路３２１は、ゲート線駆動回路３０の外部から入力されるスタートパルスＳＰ１をその入力端子ＩＮＡに受け、当該第１スタートパルスＳＰ１に遅れて活性化する第２スタートパルスＳＰ２を生成して、それを出力端子ＯＵＴＡから出力する。第１スタートパルス生成回路３２１が生成した第２スタートパルスＳＰ２は、第２スタートパルス生成回路３２２の入力端子ＩＮＡに入力される。
【０１２３】
第２スタートパルス生成回路３２２は、第２スタートパルスＳＰ２をその入力端子ＩＮＡに受け、当該第２スタートパルスＳＰ２に遅れて活性化する第３スタートパルスＳＰ３を生成して、それを出力端子ＯＵＴＡから出力する。
【０１２４】
従って本実施の形態では、画像信号の各フレーム期間の先頭に対応するタイミングで、第１、第２および第３スタートパルスＳＰ１，ＳＰ２，ＳＰ３がこの順にＨレベル（活性レベル）になる。つまりこれら第１〜第３スタートパルスＳＰ１〜ＳＰ３は、特許文献１の図７のシフトレジスタで用いられているスタートパルスＳＰ１〜ＳＰ３と同様のものとなる（特許文献１の図８の信号波形図参照）。
【０１２５】
図８に示すように、本実施の形態のゲート線駆動回路３０は位相の異なる４相のクロック信号ＣＬＫ１〜ＣＬＫ４により駆動される。クロック信号ＣＬＫ１〜ＣＬＫ４は、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４の順で繰り返し活性化するよう制御されている。
【０１２６】
本実施の形態では、クロック信号ＣＬＫ１が活性化するときに第１段目の単位シフトレジスタＳＲ1の出力信号Ｇ1が活性化するように設定される。その場合、クロック信号ＣＬＫ１は［４ｋ−３］段目の単位シフトレジスタＳＲ1，ＳＲ5，ＳＲ9…に供給され、クロック信号ＣＬＫ２は［４ｋ−２］段目の単位シフトレジスタＳＲ2，ＳＲ6，ＳＲ10…に供給され、クロック信号ＣＬＫ３は［４ｋ−１］段目の単位シフトレジスタＳＲ3，ＳＲ7，ＳＲ11…に供給され、クロック信号ＣＬＫ４は［４ｋ］段目の単位シフトレジスタＳＲ4，ＳＲ8，ＳＲ12…に供給される（ｋは自然数）。
【０１２７】
一方、図１０の如く、第２スタートパルス生成回路３２２のクロック端子ＣＫＡにはクロック信号ＣＬＫ１の直前に活性化するクロック信号ＣＬＫ４が供給され、第１スタートパルス生成回路３２１のクロック端子ＣＫＡにはクロック信号ＣＬＫ４の直前に活性化するクロック信号ＣＬＫ３が供給される。また単発パルスである第１スタートパルスＳＰ１の活性期間は、クロック信号ＣＬＫ３の直前に活性化するクロック信号ＣＬＫ２の活性期間に重複するように制御される。その結果、単位シフトレジスタＳＲ1の出力信号Ｇ1に対して、第１スタートパルスＳＰ１は３水平期間前に活性化し、第２スタートパルスＳＰ２は２水平期間前に活性化し、第３スタートパルスＳＰ３は１水平期間前に活性化することになる。
【０１２８】
なお、第１スタートパルス生成回路３２１のリセット端子ＲＳＴＡには、第１スタートパルスＳＰ１および第２スタートパルスＳＰ２と活性期間が重ならないクロック信号ＣＬＫ４（またはクロック信号ＣＬＫ１）が入力される。また第２スタートパルス生成回路３２２のリセット端子ＲＳＴＡには、第２スタートパルスＳＰ２および第３スタートパルスＳＰ３と活性期間が重ならないクロック信号ＣＬＫ１（またはクロック信号ＣＬＫ２）が入力される。
【０１２９】
図８に示すように、第１段目（第１ステージ）の単位シフトレジスタＳＲ1の第１、第２および第３入力端子ＩＮ１，ＩＮ２，ＩＮ３には、それぞれ第１、第２および第３スタートパルスＳＰ１，ＳＰ２，ＳＰ３が入力される。また第２段目の単位シフトレジスタＳＲ2においては、第１入力端子ＩＮ１に第２スタートパルスＳＰ２が入力され、第２入力端子ＩＮ２に第３スタートパルスＳＰ３が入力され、第３入力端子ＩＮ３に第１段目の出力信号Ｇ1が入力される。第３段目の単位シフトレジスタＳＲ3においては、第１入力端子ＩＮ１に第３スタートパルスＳＰ３が入力され、第２入力端子ＩＮ２に第１段目の出力信号Ｇ1が入力され、第３入力端子ＩＮ３に第２段目の出力信号Ｇ2が入力される。
【０１３０】
第４段目以降の単位シフトレジスタＳＲnにおいては、第１入力端子ＩＮ１は自己の３つ前段の出力信号Ｇn-3が入力され、第２入力端子ＩＮ２は自己の２つ前段の出力信号Ｇn-2が入力され、第３入力端子ＩＮ３には自己の直前段の出力信号Ｇn-1が入力される。
【０１３１】
図９の単位シフトレジスタＳＲnでは、第１入力端子ＩＮ１に入力される３つ前段の出力信号Ｇn-3によってノードＮ４（トランジスタＱ８のゲート）がＶＤＤ−Ｖｔｈのレベルに充電される。それによりトランジスタＱ８がオンするが、このときノードＮ３のレベルはＶＤＤ−２×Ｖｔｈまでしか上昇しない。しかしその後、第３入力端子ＩＮ３に入力される２つ前段の出力信号Ｇn-2によって、ノードＮ４は２×ＶＤＤ−Ｖｔｈのレベルにまで昇圧される。それによりトランジスタＱ８は非飽和動作し、ノードＮ３は高速にＶＤＤ１（＝ＶＤＤ）のレベルまで充電される。従って、第１入力端子ＩＮ１に入力される直前段の出力信号Ｇn-1がＨレベル（ＶＤＤ）になると、容量素子Ｃ２を介するよう容量結合によりノードＮ３のレベルは２×ＶＤＤのレベルにまで上昇し、ノードＮ１はトランジスタＱ３を通じて高速にＶＤＤのレベルにまで充電（プリチャージ）される。
【０１３２】
このように図９の単位シフトレジスタＳＲによれば、トランジスタＱ１１（充電回路）および容量素子Ｃ３（第１昇圧回路）の働きにより、トランジスタＱ８が非飽和動作するため、トランジスタＱ３のゲート（ノードＮ３）のレベルを、図５の単位シフトレジスタよりもしきい値電圧Ｖｔｈだけ高いレベル（２×ＶＤＤ）にまで昇圧することができる。そのためノードＮ１をより高速に充電することが可能になる。よって、クロック信号のパルス幅がさらに狭くなった場合においても、トランジスタＱ１の駆動能力の低下は抑制される。従って、シフトレジスタ回路を高速化することができ、それにより構成されるゲート線駆動回路を用いた表示装置の高解像度化に寄与できる。
【０１３３】
なお、図９の単位シフトレジスタＳＲの具体的な動作は、ノードＮ３の充電・昇圧が第１〜第３入力端子ＩＮ１〜ＩＮ３に入力される３つの信号に応じて行われることを除いて、ほぼ図５と同様である。よって、図９の単位シフトレジスタＳＲを複数個縦続接続し、ゲート線駆動回路を構成したときの動作は、図１１のタイミング図のようになる。
【０１３４】
つまり、第１〜第３スタートパルスＳＰ１〜ＳＰ３の活性化を切っ掛けにして、その後クロック信号ＣＬＫ１〜ＣＬＫ４に同期して（１水平期間ごとに）、出力信号Ｇ1，Ｇ2，Ｇ3…の順に活性化される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3…を順に駆動することができる。
【０１３５】
以上のように、本発明に係るシフトレジスタであるゲート線駆動回路３０は、外部から入力される第１スタートパルスＳＰ１を受け、それに対して１水平期間だけ遅れて活性化する第２スタートパルスＳＰ２、並びに２水平期間だけ遅れて活性化する第３スタートパルスＳＰ３を生成する第１および第２スタートパルス生成回路３２１，３２２を備えている。従って、図９のように位相の異なる３つの入力信号を必要とする単位シフトレジスタＳＲを用いる場合でも、外部から入力する必要があるスタートパルスは１つのみでよい。従って、従来よりも装置のコストを低減することができる。
【０１３６】
なお、以上の説明では、第１スタートパルスＳＰ１は、第１段目の出力信号Ｇ1の３水平期間だけ前に活性化するように設定したが、第１段目の出力信号Ｇ1の４水平期間だけ前に活性化するように設定してもよい。つまり上の例のように、クロック信号ＣＬＫ１が活性化するときに第１段目の単位シフトレジスタＳＲ1の出力信号Ｇ1が活性化する構成の場合には、第１スタートパルスＳＰ１はその活性期間がクロック信号ＣＬＫ１の活性期間に重複する単発パルスでもよい。その場合、第１スタートパルス生成回路３２１のリセット端子ＲＳＴＡにはクロック信号ＣＬＫ４が入力される。
【０１３７】
＜実施の形態３＞
図１２は、本発明の実施の形態３に係るゲート線駆動回路３０の構成を示すブロック図である。このゲート線駆動回路３０は、信号のシフト方向を切り換え可能なシフトレジスタ（双方向シフトレジスタ）により構成されている。すなわち当該ゲート線駆動回路３０は、信号のシフト方向を切り換え可能なｍ個の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，…，ＳＲm（双方向単位シフトレジスタ）が縦続接続して成っている。
【０１３８】
電圧信号発生器３７は、当該単位シフトレジスタにおける信号のシフト方向を決定する第１電圧信号Ｖｎおよび第２電圧信号Ｖｒを生成するものである。電圧信号発生器３７は、前段から後段への向き（単位シフトレジスタＳＲ1、ＳＲ2、ＳＲ3…の順）に信号をシフトさせる場合（この向きを「順方向」と定義する）には第１電圧信号ＶｎをＨレベル、第２電圧信号ＶｒをＬレベルにする。逆に後段から前段への向き（単位シフトレジスタＳＲm、ＳＲm-1、ＳＲm-2…の順）に信号をシフトさせる場合（この向きを「逆方向」と定義する）には第２電圧信号ＶｒをＨレベル、第１電圧信号ＶｎをＬレベルにする。
【０１３９】
またクロック信号発生器３１は、互いに位相が異なる３相のクロック信号ＣＬＫ１〜ＣＬＫ３を生成するものであるが、本実施の形態のクロック信号発生器３１は、クロック信号ＣＬＫ１〜ＣＬＫ３が活性化する順番（位相の関係）を、スイッチやプログラムあるいは配線の接続変更により、信号のシフト方向に応じて変更することができるようになっている。具体的には、順方向シフトの場合にはＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ１、…の順に活性化し、逆方向シフトの場合にはＣＬＫ３、ＣＬＫ２、ＣＬＫ１、ＣＬＫ３、…の順に活性化する。
【０１４０】
配線の接続によるクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３が活性化する順番の交換は、表示装置の製造前にシフトの方向を一方向に固定するような場合に有効である。また、スイッチやプログラムによる交換は、表示装置の製造後にシフト方向を一方向に固定する、あるいは表示装置の使用中にシフト方向を変更できるようにするような場合に有効である。
【０１４１】
本実施の形態の各単位シフトレジスタは、第１入力端子ＩＮ１、第２入力端子ＩＮ２、第３入力端子ＩＮ３、第４入力端子ＩＮ４、出力端子ＯＵＴ、クロック端子ＣＫ、第１電圧信号入力端子Ｔ１および第２電圧信号入力端子Ｔ２を有している。図１２のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック信号発生器３１が出力するクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のうち所定の１つが供給される。具体的には、クロック信号ＣＬＫ１は［３ｋ−２］段目の単位シフトレジスタ回路ＳＲ1，ＳＲ4，ＳＲ7…に供給され、クロック信号ＣＬＫ２は［３ｋ−１］段目の単位シフトレジスタＳＲ2，ＳＲ5，ＳＲ8…に供給され、クロック信号ＣＬＫ３は［３ｋ］段目の単位シフトレジスタＳＲ3，ＳＲ6，ＳＲ9…に供給される（ｋは自然数）。
【０１４２】
通常の表示装置の走査線数は３の倍数ではないので、３相クロック信号を用いるシフトレジスタでは最後段のクロック端子ＣＫに供給されるクロック信号は表示装置の走査線数によって決まる。図１２では、最後段である第ｍ段目（第ｍステージ）の単位シフトレジスタＳＲmのクロック端子ＣＫに、クロック信号ＣＬＫ２が供給される例が示されている。
【０１４３】
順方向スタートパルス生成回路３３は、ゲート線駆動回路３０の外部から入力される順方向第１スタートパルスＳＰｎ１（外部順方向スタートパルス）および最前段の単位シフトレジスタＳＲ1の出力信号Ｇ1を受け、順方向第２スタートパルスＳＰｎ２を出力する。順方向第１スタートパルスＳＰｎ１は、順方向シフト時に画像信号の各フレーム期間の先頭に対応するタイミングで略１水平期間だけ活性化する単発パルスとなり、また逆方向シフト時には各フレーム期間が終了するタイミングで略１水平期間だけ活性化する単発パルスとなる。
【０１４４】
順方向スタートパルス生成回路３３は、順方向シフト時には、順方向第１スタートパルスＳＰｎ１の活性化から１水平期間後に順方向第２スタートパルスＳＰｎ２を１水平期間だけ活性化させ、逆方向シフト時には単位シフトレジスタＳＲ1の出力信号Ｇ1から１水平期間後に順方向第２スタートパルスＳＰｎ２を１水平期間だけ活性化させるように動作する。
【０１４５】
つまり順方向第２スタートパルスＳＰｎ２は、順方向シフト時には順方向第１スタートパルスＳＰｎ１を１水平期間だけ時間的にシフトさせた（位相を遅らせた）単発パルスとなり、逆方向シフト時には単位シフトレジスタＳＲ1の出力信号Ｇ1を１水平期間だけ時間的にシフトさせた（位相を遅らせた）単発パルスとなる。従って、順方向スタートパルス生成回路３３としては、１段の双方向シフトレジスタの回路を用いることができる（順方向スタートパルス生成回路３３の具体的な構成については後述する）。
【０１４６】
逆方向スタートパルス生成回路３４は、ゲート線駆動回路３０の外部から入力される逆方向第１スタートパルスＳＰｒ１（外部逆方向スタートパルス）および最後段の単位シフトレジスタＳＲmの出力信号Ｇmを受け、逆方向第２スタートパルスＳＰｒ２を出力する。逆方向第１スタートパルスＳＰｒ１は、逆方向シフト時に画像信号の各フレーム期間の先頭に対応するタイミングで略１水平期間だけ活性化する単発パルスとなり、また順方向シフト時には各フレーム期間が終了するタイミングで略１水平期間だけ活性化する単発パルスとなる。
【０１４７】
逆方向スタートパルス生成回路３４は、逆方向シフト時には、逆方向第１スタートパルスＳＰｒ１の活性化から１水平期間後に逆方向第２スタートパルスＳＰｒ２を１水平期間だけ活性化させ、順方向シフト時には単位シフトレジスタＳＲmの出力信号Ｇmから１水平期間後に逆方向第２スタートパルスＳＰｒ２を１水平期間だけ活性化させるように動作する。
【０１４８】
つまり逆方向第２スタートパルスＳＰｒ２は、逆方向シフト時には逆方向第１スタートパルスＳＰｒ１を１水平期間だけ時間的にシフトさせた（位相を遅らせた）単発パルスとなり、順方向シフト時には単位シフトレジスタＳＲmの出力信号Ｇmを１水平期間だけ時間的にシフトさせた（位相を遅らせた）単発パルスとなる。従って、逆方向スタートパルス生成回路３４としても、１段の双方向シフトレジスタの回路を用いることができる（逆方向スタートパルス生成回路３４の具体的な構成についても後述する）。
【０１４９】
再び図１２を参照し、第１段目（第１ステージ）の単位シフトレジスタＳＲ1の第１および第２入力端子ＩＮ１，ＩＮ２には、それぞれ順方向の第１および第２スタートパルスＳＰｎ１，ＳＰｎ２が入力される。また第２段目の単位シフトレジスタＳＲ2においては、第１入力端子ＩＮ１に順方向第２スタートパルスＳＰｎ２が入力され、第２入力端子ＩＮ２には直前段の単位シフトレジスタＳＲ1の出力信号Ｇ1が入力される。
【０１５０】
第３段目以降の単位シフトレジスタＳＲnにおいては、第１入力端子ＩＮ１は２つ前段の単位シフトレジスタＳＲn-2の出力端子ＯＵＴに接続され、第２入力端子ＩＮ２は直前段の単位シフトレジスタＳＲn-1の出力端子ＯＵＴに接続される。
【０１５１】
最後段（第ｍ段目）の単位シフトレジスタＳＲmの第３および第４入力端子ＩＮ３，ＩＮ４には、それぞれ逆方向の第１および第２スタートパルスＳＰｒ１，ＳＰｒ２が入力される。また最後から２段目（第ｍ−１段目）の単位シフトレジスタＳＲm-1においては、第３入力端子ＩＮ３に逆方向第２スタートパルスＳＰｒ２が入力され、第４入力端子ＩＮ４には次段の単位シフトレジスタＳＲmの出力信号Ｇmが入力される。
【０１５２】
最後から３段目以前の単位シフトレジスタＳＲnにおいては、第３入力端子ＩＮ３は２つ後段の単位シフトレジスタＳＲn+2の出力端子ＯＵＴに接続され、第４入力端子ＩＮ４は次段の単位シフトレジスタＳＲn+1の出力端子ＯＵＴに接続される。
【０１５３】
また各単位シフトレジスタＳＲの第１および第２電圧信号端子Ｔ１，Ｔ２には、それぞれ電圧信号発生器３７が生成した第１および第２電圧信号Ｖｎ，Ｖｒが供給される。
【０１５４】
ここで、実施の形態３に係る順方向スタートパルス生成回路３３の構成を説明する。図１３は、当該順方向スタートパルス生成回路３３の回路図である。ここでは順方向スタートパルス生成回路３３として、１段の双方向シフトレジスタの回路を用いた例を示す。
【０１５５】
順方向スタートパルス生成回路３３は、順方向入力端子ＩＮｎＡ、逆方向入力端子ＩＮｒＡ、出力端子ＯＵＴＡ、クロック端子ＣＫＡ、第１および第２電圧信号端子Ｔ１Ａ，Ｔ２Ａ、第１および第２電源端子Ｓ１，Ｓ２を備えている。
【０１５６】
順方向入力端子ＩＮｎＡには、順方向第１スタートパルスＳＰｎ１が入力され、逆方向入力端子ＩＮｒＡには、単位シフトレジスタＳＲ1の出力信号Ｇ1が入力される。順方向第２スタートパルスＳＰｎ２は、出力端子ＯＵＴＡから出力される。クロック端子ＣＫＡには、単位シフトレジスタＳＲ1のクロック端子ＣＫに供給されるクロック信号ＣＬＫ１に対し、順方向シフト時に１水平期間だけ位相が進む（先に活性化する）クロック信号ＣＬＫ３が供給される。第１および第２電圧信号端子Ｔ１Ａ，Ｔ２Ａには、電圧信号発生器３７が出力する第１および第２電圧信号Ｖｎ，Ｖｒがそれぞれ供給される。
【０１５７】
単発パルスである順方向第１スタートパルスＳＰｎ１の活性期間は、順方向スタートパルス生成回路３３のクロック端子ＣＫＡに入力されるクロック信号ＣＬＫ３および単位シフトレジスタＳＲ1のクロック端子ＣＫに供給されるクロック信号ＣＬＫ１の両方と活性期間が重ならないように設定される。ここでは、順方向第１スタートパルスＳＰｎ１の活性期間は、クロック信号ＣＬＫ２の活性期間と重なるように設定される。
【０１５８】
第１電源端子Ｓ１には、ロー側電源電位ＶＳＳが供給され、第２電源端子Ｓ２にはハイ側電源電位ＶＤＤ１が供給される。ここでも簡単のため、ハイ側電源電位ＶＤＤ１のレベル、クロック信号ＣＬＫ１〜ＣＬＫ３および順方向第１スタートパルスＳＰｎ１、逆方向第１スタートパルスＳＰｒ１、第１および第２電圧信号Ｖｎ，ＶｒのＨレベルの電位は全て等しいと仮定し、その値をＶＤＤとする（ＶＤＤ＝ＶＤＤ１）。またクロック信号ＣＬＫ１〜ＣＬＫ３および順方向第１スタートパルスＳＰｎ１、逆方向第１スタートパルスＳＰｒ１、第１および第２電圧信号Ｖｎ，ＶｒのＬレベルの電位はロー側電源電位ＶＳＳ（＝０）と等しいものとする。
【０１５９】
図１３の如く、順方向スタートパルス生成回路３３は、Ｎ型のトランジスタＱ１Ａ，Ｑ２Ａ，Ｑ３ｎＡ，Ｑ３ｒＡ，Ｑ４Ａ，Ｑ６Ａ，Ｑ５ｎＡ，Ｑ５ｒＡ，Ｑ７Ａおよび容量素子Ｃ１Ａから構成されている。トランジスタＱ１Ａは、出力端子ＯＵＴＡとクロック端子ＣＫＡとの間に接続し、クロック端子ＣＫＡに供給されるクロック信号ＣＬＫ３を出力端子ＯＵＴＡに供給するものである。トランジスタＱ２Ａは、出力端子ＯＵＴＡと第１電源端子Ｓ１との間に接続し、出力端子ＯＵＴＡを放電するものである。トランジスタＱ１Ａのゲート（制御電極）が接続するノードを「ノードＮ１Ａ」、トランジスタＱ２Ａのゲートが接続するノードを「ノードＮ２Ａ」と定義する。
【０１６０】
トランジスタＱ１Ａのゲート・ソース間（即ち出力端子ＯＵＴＡとノードＮ１Ａとの間）には、容量素子Ｃ１Ａが設けられている。この容量素子Ｃ１Ａは、出力端子ＯＵＴＡのレベル上昇に伴うノードＮ１Ａの昇圧効果を高めるためのものである。但し、容量素子Ｃ１Ａは、トランジスタＱ１Ａのゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
【０１６１】
トランジスタＱ３ｎＡは、順方向入力端子ＩＮｎＡに接続したゲートを有し、ノードＮ１Ａと第１電圧信号端子Ｔ１Ａとの間に接続する。即ちトランジスタＱ３ｎＡは、順方向第１スタートパルスＳＰｎ１の活性化に応じて、第１電圧信号端子Ｔ１Ａの電位をノードＮ１Ａに供給する。またトランジスタＱ３ｒＡは、逆方向入力端子ＩＮｒＡに接続したゲートを有し、ノードＮ１Ａと第２電圧信号端子Ｔ２Ａとの間に接続する。即ちトランジスタＱ３ｒＡは、単位シフトレジスタＳＲ1の出力信号Ｇ1の活性化に応じて、第２電圧信号端子Ｔ２Ａの電位をノードＮ１Ａに供給する。
【０１６２】
トランジスタＱ４Ａは、ノードＮ２Ａに接続したゲートを有し、ノードＮ１Ａと第１電源端子Ｓ１との間に接続する。即ちトランジスタＱ４Ａは、ノードＮ２Ａが活性レベルのときにノードＮ１Ａを放電する。
【０１６３】
トランジスタＱ６Ａは、第２電源端子Ｓ２に接続したゲートを有し、第２電源端子Ｓ２とノードＮ２Ａとの間に接続する（トランジスタＱ６Ａはダイオード接続されている）。トランジスタＱ７Ａは、ノードＮ１Ａに接続したゲートを有し、ノードＮ２Ａと第１電源端子Ｓ１との間に接続する。トランジスタＱ７Ａは、トランジスタＱ６Ａよりもオン抵抗が充分低く設定されており、トランジスタＱ６Ａ，Ｑ７Ａによって、ノードＮ１Ａを入力端、ノードＮ２Ａを出力端とするレシオ型のインバータが構成される。当該インバータにおいて、トランジスタＱ６Ａは負荷素子として、トランジスタＱ７Ａは駆動素子として働く。
【０１６４】
トランジスタＱ５ｎＡは、順方向入力端子ＩＮｎＡに接続したゲートを有し、ノードＮ２Ａと第２電圧信号端子Ｔ２Ａとの間に接続する。トランジスタＱ５ｎＡは、順方向シフト時に、順方向第１スタートパルスＳＰｎ１が活性化したとき、ノードＮ２Ａを放電してＬレベルにしトランジスタＱ４Ａをオフにさせることで、トランジスタＱ３ｎＡによるノードＮ１Ａの充電を高速化させる働きをする。そのためトランジスタＱ５ｎＡは、トランジスタＱ６Ａよりオン抵抗が充分小さく設定される。なお、トランジスタＱ３ｎＡのオン抵抗が充分小さく、トランジスタＱ５ｎＡを設けなくてもノードＮ１Ａを高速に充電可能であれば、トランジスタＱ５ｎＡを設ける必要はない。
【０１６５】
またトランジスタＱ５ｒＡは、逆方向入力端子ＩＮｒＡに接続したゲートを有し、第１電圧信号端子Ｔ１ＡとノードＮ２Ａとの間に接続する。トランジスタＱ５ｒＡは、逆方向シフト時に、単位シフトレジスタＳＲ1の出力信号Ｇ1の活性化に応じて、ノードＮ２Ａを放電してＬレベルにしトランジスタＱ４Ａをオフにさせることで、トランジスタＱ３ｒＡによるノードＮ１Ａの充電を高速化させる働きをする。そのため、トランジスタＱ５ｒＡも、トランジスタＱ６Ａよりオン抵抗が充分小さく設定される。なお、トランジスタＱ３ｒＡのオン抵抗が充分小さく、トランジスタＱ５ｒＡを設けなくてもノードＮ１Ａを高速に充電可能であれば、トランジスタＱ５ｒＡを設ける必要はない。
【０１６６】
次に、実施の形態３に係る逆方向スタートパルス生成回路３４の構成を説明する。図１４は、当該逆方向スタートパルス生成回路３４の構成例を示す回路図である。逆方向スタートパルス生成回路３４としても、１段の双方向シフトレジスタが用いられる。同図の如く、逆方向スタートパルス生成回路３４は、図１３の順方向スタートパルス生成回路３３と同様の構成を有している。
【０１６７】
逆方向スタートパルス生成回路３４の順方向入力端子ＩＮｎＢには、単位シフトレジスタＳＲmの出力信号Ｇmが入力され、逆方向入力端子ＩＮｒＢには、逆方向第１スタートパルスＳＰｒ１が入力される。逆方向第２スタートパルスＳＰｒ２は、出力端子ＯＵＴＢから出力される。
【０１６８】
クロック端子ＣＫＢには、単位シフトレジスタＳＲmのクロック端子ＣＫに供給されるクロック信号ＣＬＫ２に対し、逆方向シフト時に１水平期間だけ位相が進む（先に活性化する）クロック信号ＣＬＫ３が供給される。また第１および第２電圧信号端子Ｔ１Ｂ，Ｔ２Ｂには、それぞれ第１および第２電圧信号Ｖｎ，Ｖｒが供給される。
【０１６９】
単発パルスである逆方向第１スタートパルスＳＰｒ１の活性期間は、逆方向スタートパルス生成回路３４のクロック端子ＣＫＢに入力されるクロック信号ＣＬＫ３および単位シフトレジスタＳＲmのクロック端子ＣＫに供給されるクロック信号ＣＬＫ２の両方と活性期間が重ならないように設定される。ここでは、逆方向第１スタートパルスＳＰｒ１の活性期間は、クロック信号ＣＬＫ１の活性期間と重なるように設定される。
【０１７０】
図１４の如く、逆方向スタートパルス生成回路３４は、Ｎ型のトランジスタＱ１Ｂ，Ｑ２Ｂ，Ｑ３ｎＢ，Ｑ３ｒＢ，Ｑ４Ｂ，Ｑ６Ｂ，Ｑ５ｎＢ，Ｑ５ｒＢ，Ｑ７Ｂおよび容量素子Ｃ１Ｂから構成されている。
【０１７１】
トランジスタＱ１Ｂは、出力端子ＯＵＴＢとクロック端子ＣＫＢとの間に接続し、トランジスタＱ２Ｂは、出力端子ＯＵＴＢと第１電源端子Ｓ１との間に接続する。トランジスタＱ１Ｂのゲート（制御電極）が接続するノードを「ノードＮ１Ｂ」、トランジスタＱ２Ｂのゲートが接続するノードを「ノードＮ２Ｂ」と定義する。
【０１７２】
トランジスタＱ１Ｂのゲート・ソース間には、容量素子Ｃ１Ｂ（昇圧容量）が設けられている。容量素子Ｃ１Ｂは、トランジスタＱ１Ｂのゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
【０１７３】
トランジスタＱ３ｎＢは、順方向入力端子ＩＮｎＢに接続したゲートを有し、ノードＮ１Ｂと第１電圧信号端子Ｔ１Ｂとの間に接続する。またトランジスタＱ３ｒＢは、逆方向入力端子ＩＮｒＢに接続したゲートを有し、ノードＮ１Ｂと第２電圧信号端子Ｔ２Ｂとの間に接続する。トランジスタＱ４Ｂは、ノードＮ２Ｂに接続したゲートを有し、ノードＮ１Ｂと第１電源端子Ｓ１との間に接続する。
【０１７４】
トランジスタＱ６Ｂは、第２電源端子Ｓ２に接続したゲートを有し、第２電源端子Ｓ２とノードＮ２Ｂとの間に接続する。トランジスタＱ７Ｂは、トランジスタＱ６Ｂよりもオン抵抗が充分低く設定されており、ノードＮ１Ｂに接続したゲートを有し、ノードＮ２Ｂと第１電源端子Ｓ１との間に接続する。トランジスタＱ６Ｂ，Ｑ７Ｂは、ノードＮ１Ｂを入力端、ノードＮ２Ｂを出力端とするレシオ型のインバータを構成している。
【０１７５】
トランジスタＱ５ｎＢは、順方向入力端子ＩＮｎＢに接続したゲートを有し、ノードＮ２Ｂと第２電圧信号端子Ｔ２Ｂとの間に接続する。トランジスタＱ５ｎＢは、トランジスタＱ６Ｂよりオン抵抗が充分小さく設定される。トランジスタＱ３ｎＢのオン抵抗が充分小さく、トランジスタＱ５ｎＢを設けなくても、順方向シフト時にノードＮ１Ｂを高速に充電可能であれば、トランジスタＱ５ｎＢを設ける必要はない。
【０１７６】
またトランジスタＱ５ｒＢは、逆方向入力端子ＩＮｒＢに接続したゲートを有し、第１電圧信号端子Ｔ１ＢとノードＮ２Ｂとの間に接続する。トランジスタＱ５ｒＢも、トランジスタＱ６Ｂよりオン抵抗が充分小さく設定される。トランジスタＱ３ｒＢのオン抵抗が充分小さく、トランジスタＱ５ｒＢを設けなくても、逆方向シフト時にノードＮ１Ｂを高速に充電可能であれば、トランジスタＱ５ｒＢを設ける必要はない。
【０１７７】
以下、図１３の順方向スタートパルス生成回路３３、および図１４の逆方向スタートパルス生成回路３４の動作を説明する。
【０１７８】
まず、順方向シフト時における順方向スタートパルス生成回路３３の動作を説明する。図１５は、その動作を説明するための信号波形図である。順方向シフト時には、第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルに設定されるので、順方向スタートパルス生成回路３３の第１電圧信号端子Ｔ１Ａの電位はＶＤＤ，第２電圧信号端子Ｔ２Ａの電位はＶＳＳである。またクロック信号ＣＬＫ１〜ＣＬＫ３は、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ１…の順に活性化する。
【０１７９】
図１５における時刻ｔ0は、順方向シフト時に順方向第１スタートパルスＳＰｎ１が活性化する直前である。本実施の形態では、順方向第１スタートパルスＳＰｎ１の活性期間はクロック信号ＣＬＫ２の活性期間に重なるように設定されているので、時刻ｔ0では、クロック信号ＣＬＫ２の前に活性化するクロック信号ＣＬＫ１がＨレベルになっている。このときクロック信号ＣＬＫ２，ＣＬＫ３はＬレベルである。
【０１８０】
また時刻ｔ0の順方向スタートパルス生成回路３３は、ノードＮ１ＡがＬレベル（ＶＳＳ）、ノードＮ２ＡがＨレベル（ＶＤＤ−Ｖｔｈ）であるとする。よってトランジスタＱ１Ａはオフ、トランジスタＱ２Ａはオンになっており、順方向第２スタートパルスＳＰｎ２はＬレベルである。またゲート線駆動回路３０は、順方向第１スタートパルスＳＰｎ１の活性化に応じて動作を開始するので、この時点では最前段の単位シフトレジスタＳＲ1の出力信号Ｇ1はＬレベルである。
【０１８１】
時刻ｔ1でクロック信号ＣＬＫ１がＬレベルになるが、このとき順方向スタートパルス生成回路３３内の各ノードのレベル変化は無い。
【０１８２】
そして時刻ｔ2で、クロック信号ＣＬＫ２と共に順方向第１スタートパルスＳＰｎ１がＨレベルになると、トランジスタＱ５ｎＡ，Ｑ３ｎＡがオンになる。よってノードＮ２Ａは放電されてＬレベルになり、ノードＮ１Ａは充電されてＨレベルになる。ノードＮ２ＡがＬレベルになったことによりトランジスタＱ４Ａがオフになるので、ノードＮ１ＡのＨレベルの電位はＶＤＤ−Ｖｔｈになる。その結果、トランジスタＱ１Ａがオン、トランジスタＱ２Ａがオフとなるが、この時点ではクロック信号ＣＬＫ３はＬレベルなので、出力端子ＯＵＴＡはＬレベルのままである。またこのときトランジスタＱ７Ａもオンになっている。
【０１８３】
時刻ｔ3で、クロック信号ＣＬＫ２と共に順方向第１スタートパルスＳＰｎ１がＬレベルになると、トランジスタＱ５ｎＡがオフになるが、ノードＮ１Ａは高インピーダンス状態（フローティング状態）のＨレベルに維持される。このときトランジスタＱ５ｎＡもオフするが、ノードＮ１ＡがＨレベルに維持されることでトランジスタＱ７Ａはオンを維持するので、ノードＮ２Ａは低インピーダンスでＬレベルに維持される。
【０１８４】
時刻ｔ4でクロック信号ＣＬＫ３がＨレベルになると、そのレベル上昇が、非飽和領域でオン状態にあるトランジスタＱ１Ａを通して出力端子ＯＵＴＡに伝達され、当該出力端子ＯＵＴＡのレベルも上昇する。それにより順方向第２スタートパルスＳＰｎ２はＨレベルになる。
【０１８５】
この出力端子ＯＵＴＡの電位変化は、容量素子Ｃ１Ａを介する結合によりノードＮ１Ａのレベルを上昇させる。このノードＮ１Ａの昇圧作用によって、トランジスタＱ１Ａは出力端子ＯＵＴＡのレベルが上昇したときも非飽和領域での動作を継続でき、出力端子ＯＵＴＡをクロック信号ＣＬＫ３のＨレベルと同じ電位ＶＤＤにまで上昇させることができる。ノードＮ１Ａの寄生容量を無視すると、この昇圧後のノードＮ１Ａのレベルは、２・ＶＤＤ−Ｖｔｈになる。
【０１８６】
そして時刻ｔ5でクロック信号ＣＬＫ３がＬレベルになると、出力端子ＯＵＴＡはトランジスタＱ１Ａを通して放電されＬレベル（ＶＳＳ）になる。このとき容量素子Ｃ１Ａを介した結合により、ノードＮ１Ａのレベルも低下し、ノードＮ１Ａは昇圧される前（時刻ｔ3）と同じ電位ＶＤＤ−Ｖｔｈに戻る。
【０１８７】
時刻ｔ6でクロック信号ＣＬＫ１がＨレベルになると、最前段の単位シフトレジスタＳＲ1の出力信号Ｇ1が活性化される。よってトランジスタＱ３ｒＡがオンになり、ノードＮ１ＡはＬレベルになる。応じてトランジスタＱ７Ａがオフになるので、トランジスタＱ６Ａを流れる電流によりノードＮ２Ａが充電される。このときトランジスタＱ５ｒＡもオンするので、ノードＮ２Ａは、当該トランジスタＱ５ｒＡによっても充電される。トランジスタＱ５ｒＡは、トランジスタＱ６Ａよりもオン抵抗が低いため、ノードＮ２Ａは主にトランジスタＱ５ｒＡにより充電されることになる。
【０１８８】
その結果、ノードＮ２ＡはＨレベル（ＶＤＤ−Ｖｔｈ）になるので、トランジスタＱ２Ａ，Ｑ４Ａがオンになる。よってノードＮ１ＡはＬレベル（ＶＳＳ）になり、トランジスタＱ１Ａがオフになる。出力端子ＯＵＴＡは、オン状態のトランジスタＱ２ＡによりＬレベル（ＶＳＳ）に維持される。その結果、順方向スタートパルス生成回路３３は、上記の時刻ｔ0のときの状態にリセットされる。
【０１８９】
時刻ｔ7以降は、オン状態のトランジスタＱ６Ａにより、ノードＮ２ＡはＨレベルに維持される。それによってトランジスタＱ２Ａ，Ｑ４Ａがオンに維持されるため、ノードＮ１Ａおよび出力端子ＯＵＴＡは共にＬレベルに維持される。よって順方向第２スタートパルスＳＰｎ２は、次のフレーム期間の先頭で、再び順方向第１スタートパルスＳＰｎ１が活性化されるまでの間、低インピーダンスでＬレベルに維持される。
【０１９０】
次に、順方向スタートパルス生成回路３３の逆方向シフト時における動作を説明する。逆方向シフト時には、第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルに設定され、クロック信号ＣＬＫ１〜ＣＬＫ３は、ＣＬＫ３、ＣＬＫ２、ＣＬＫ１、ＣＬＫ３…の順に活性化する。
【０１９１】
逆方向シフト時には、第１電圧信号端子Ｔ１の電位がＶＳＳ、第２電圧信号端子Ｔ２の電位がＶＤＤになる。従って、逆方向入力端子ＩＮｒＡに入力される単位シフトレジスタＳＲ1の出力信号Ｇ1が活性化すると、トランジスタＱ３ｒＡがノードＮ１Ａを充電すると共にトランジスタＱ５ｒＡがノードＮ２Ａを放電する。それにより順方向スタートパルス生成回路３３は、トランジスタＱ１Ａがオン、トランジスタＱ２Ａがオフの状態になる。
【０１９２】
その状態でクロック信号ＣＬＫ３がＨレベルになると、順方向第２スタートパルスＳＰｎ２が活性化される。単位シフトレジスタＳＲ1の出力信号Ｇ1はクロック信号ＣＬＫ１に同期してＨレベルになり、クロック信号ＣＬＫ３はその１水平期間後にＨレベルになる。よって、逆方向シフト時の順方向第２スタートパルスＳＰｎ２は、単位シフトレジスタＳＲ1の出力信号Ｇ1に対し１水平期間遅れて活性化される。
【０１９３】
ここで、逆方向シフト時には、順方向第１スタートパルスＳＰｎ１は、順方向第２スタートパルスＳＰｎ２が活性化した１水平期間後に活性化される。よって逆方向シフト時の順方向スタートパルス生成回路３３においては、順方向第２スタートパルスＳＰｎ２を活性化した後、ノードＮ１ＡがトランジスタＱ３ｎＡにより放電されると共にノードＮ２ＡがトランジスタＱ５ｎＡによって充電される。
【０１９４】
それにより順方向スタートパルス生成回路３３は、トランジスタＱ１Ａがオフ、トランジスタＱ２Ａがオンの状態にリセットされ、以降、順方向第２スタートパルスＳＰｎ２をＬレベルに維持する。つまり、逆方向シフト時の順方向第１スタートパルスＳＰｎ１は、順方向スタートパルス生成回路３３をリセットするための信号として使用される。
【０１９５】
以上のように、順方向スタートパルス生成回路３３は、順方向シフト時には、順方向第２スタートパルスＳＰｎ２を、順方向入力端子ＩＮｎＡに入力される信号（順方向第１スタートパルスＳＰｎ１）に対し１水平期間だけ遅らせて活性化させる動作を行う。また逆方向シフト時には、順方向第２スタートパルスＳＰｎ２を、逆方向入力端子ＩＮｒＡに入力される信号（単位シフトレジスタＳＲ1の出力信号Ｇ1）に対し１水平期間だけ遅らせて活性化させる動作を行う。
【０１９６】
続いて、逆方向スタートパルス生成回路３４の動作を説明する。逆方向スタートパルス生成回路３４は、順方向スタートパルス生成回路３３と同様の回路構成を有しているため、その動作も順方向スタートパルス生成回路３３と同様である。
【０１９７】
即ち、逆方向スタートパルス生成回路３４は、順方向シフト時には、逆方向第２スタートパルスＳＰｒ２を、順方向入力端子ＩＮｎＢに入力される信号（最後段の単位シフトレジスタＳＲmの出力信号Ｇm）に対し１水平期間だけ遅らせて活性化させる動作を行う。また逆方向シフト時には、逆方向第２スタートパルスＳＰｒ２、逆方向入力端子ＩＮｒＢに入力される信号（逆方向第１スタートパルスＳＰｒ１）に対し１水平期間だけ遅らせて活性化させる動作を行う。
【０１９８】
なお、順方向シフト時には、逆方向第１スタートパルスＳＰｒ１は、逆方向第２スタートパルスＳＰｒ２が活性化した１水平期間後に活性化される。よって順方向シフト時の逆方向スタートパルス生成回路３４においては、逆方向第２スタートパルスＳＰｒ２を活性化した後、ノードＮ１ＢがトランジスタＱ３ｎＢにより放電されると共にノードＮ２ＢがトランジスタＱ５ｎＢによって充電される。
【０１９９】
それにより逆方向スタートパルス生成回路３４は、トランジスタＱ１Ｂがオフ、トランジスタＱ２Ｂがオンの状態にリセットされ、以降、逆方向第２スタートパルスＳＰｒ２をＬレベルに維持する。つまり、順方向シフト時の逆方向第１スタートパルスＳＰｒ１は、逆方向スタートパルス生成回路３４をリセットするための信号として使用される。
【０２００】
一方、逆方向シフト時には、逆方向スタートパルス生成回路３４は、逆方向第２スタートパルスＳＰｒ２の１水平期間後に活性化する単位シフトレジスタＳＲmの出力信号Ｇmによりリセットされる。
【０２０１】
次に、図１２のゲート線駆動回路３０に使用される単位シフトレジスタＳＲの構成について説明する。図１６は、本実施の形態に係る双方向単位シフトレジスタＳＲの回路図である。ゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、ここでは代表的に第ｎ段目の単位シフトレジスタＳＲnについて説明する。また各単位シフトレジスタＳＲを構成するトランジスタは全てＮ型ＴＦＴであるものとする。
【０２０２】
当該単位シフトレジスタＳＲnは、図１２に示した第１〜第４の入力端子ＩＮ１〜ＩＮ４、出力端子ＯＵＴ、クロック端子ＣＫ、および第１および第２電圧端子Ｔ１，Ｔ２の他に、低電位側電源電位ＶＳＳが供給される第１電源端子Ｓ１および高電位側電源電位ＶＤＤ１が供給される第２電源端子Ｓ２を有している。
【０２０３】
単位シフトレジスタＳＲnの出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とにより構成されている。即ちトランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給するトランジスタであり、トランジスタＱ２は、第１電源端子Ｓ１の電位を出力端子ＯＵＴに供給することで、当該出力端子ＯＵＴを放電するトランジスタである。ここで、トランジスタＱ１のゲートが接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」と定義する。
【０２０４】
トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。但し、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略してもよい。
【０２０５】
ノードＮ１と第１電圧信号端子Ｔ１との間に接続したトランジスタＱ３ｎは、第１電圧信号端子Ｔ１に入力される第１電圧信号ＶｎをノードＮ１に供給するためのトランジスタである。このトランジスタＱ３ｎのゲートが接続するノードを「ノードＮ３ｎ」と定義する。
【０２０６】
第１電圧信号端子Ｔ１とノードＮ３ｎとの間には、ゲートが第１入力端子ＩＮ１に接続したトランジスタＱ８ｎが接続している。当該トランジスタＱ８ｎは、第１入力端子ＩＮ１に入力される信号に基づいて、第１電圧信号ＶｎをノードＮ３ｎに供給するトランジスタである。ノードＮ３ｎと第２入力端子ＩＮ２との間には、容量素子Ｃ２ｎが接続する。この容量素子Ｃ２ｎは、第２入力端子ＩＮ２とノードＮ３ｎとの間の結合容量として機能すると共に、当該ノードＮ３ｎのレベルを安定化させるための安定化容量としても機能する。
【０２０７】
ノードＮ３ｎと第１電源端子Ｓ１との間には、当該単位シフトレジスタＳＲnの出力端子ＯＵＴに接続したゲートを有し、ノードＮ３ｎを放電するトランジスタＱ５ｎが接続される。なお、当該トランジスタＱ５ｎのゲートは、第４入力端子ＩＮ４（次段の出力端子ＯＵＴ）に接続させてもよい。
【０２０８】
上記のトランジスタＱ３ｎ，Ｑ５ｎ，Ｑ８ｎおよび容量素子Ｃ２ｎから成る回路は、順方向シフト時に、ゲート線ＧＬnの選択期間に出力信号Ｇnを活性化（プルアップ）するトランジスタＱ１を駆動する「順方向プルアップ回路」として機能する。
【０２０９】
一方、ノードＮ１と第２電圧信号端子Ｔ２との間に接続したトランジスタＱ３ｒは、第２電圧信号端子Ｔ２に入力される第２電圧信号ＶｒをノードＮ１に供給するためのトランジスタである。このトランジスタＱ３ｒのゲートが接続するノードを「ノードＮ３ｒ」と定義する。
【０２１０】
第２電圧信号端子Ｔ２とノードＮ３ｒとの間には、ゲートが第３入力端子ＩＮ３に接続したトランジスタＱ８ｒが接続している。当該トランジスタＱ８ｒは、第３入力端子ＩＮ３に入力される信号に基づいて、第２電圧信号ＶｒをノードＮ３ｒに供給するトランジスタである。ノードＮ３ｒと第４入力端子ＩＮ４との間には、容量素子Ｃ２ｒが接続する。この容量素子Ｃ２ｒは、第４入力端子ＩＮ４とノードＮ３ｒとの間の結合容量として機能すると共に、当該ノードＮ３ｒのレベルを安定化させるための安定化容量としても機能する。
【０２１１】
ノードＮ３ｒと第１電源端子Ｓ１との間には、当該単位シフトレジスタＳＲnの出力端子ＯＵＴに接続したゲートを有し、ノードＮ３ｒを放電するトランジスタＱ５ｒが接続される。当該トランジスタＱ５ｒのゲートは、第２入力端子ＩＮ２（前段の出力端子ＯＵＴ）に接続させてもよい。
【０２１２】
上記のトランジスタＱ３ｒ，Ｑ５ｒ，Ｑ８ｒおよび容量素子Ｃ２ｒから成る回路は、逆方向シフト時に、ゲート線ＧＬnの選択期間に出力信号Ｇnを活性化（プルアップ）するトランジスタＱ１を駆動する「逆方向プルアップ回路」として機能する。
【０２１３】
トランジスタＱ６は、ノードＮ２と第２電源端子Ｓ２との間に接続し、そのゲートはドレインと同じく第２電源端子Ｓ２に接続される（即ちトランジスタＱ６はダイオード接続されている）。トランジスタＱ７は、ノードＮ２と第１電源端子Ｓ１との間に接続し、ゲートはノードＮ１に接続される。トランジスタＱ６よりもオン抵抗が充分小さく設定されており、これらトランジスタＱ６，Ｑ７は、ノードＮ１を入力端、ノードＮ２を出力端とするレシオ型のインバータを構成している。当該インバータは、ゲート線ＧＬnの非選択期間に出力信号Ｇnを非活性化（プルダウン）するためのトランジスタＱ２を駆動する「プルダウン回路」として機能している。
【０２１４】
また図１６から分かるように、当該単位シフトレジスタＳＲnは、トランジスタＱ２の他にも、ノードＮ２にゲートが接続したトランジスタＱ４，Ｑ９ｎ，Ｑ９ｒを備えている。トランジスタＱ４はノードＮ１と第１電源端子Ｓ１との間に接続し、トランジスタＱ９ｎはノードＮ３ｎと第１電源端子Ｓ１との間に接続し、トランジスタＱ９ｒはノードＮ３ｒと第１電源端子Ｓ１との間に接続している。つまりトランジスタＱ２，Ｑ４，Ｑ９ｎ，Ｑ９ｒは、ノードＮ２がＨレベルになる期間（即ち非選択期間）にオンし、その間、出力端子ＯＵＴおよびノードＮ１，Ｎ３ｎ，Ｎ３ｒをそれぞれ低インピーダンスのＬレベルに維持するように動作する。
【０２１５】
図１７は、図１６に示した単位シフトレジスタＳＲの動作を示すタイミング図である。以下図１７を参照し、当該単位シフトレジスタＳＲの具体的な動作を説明する。ここでも、第ｎ段目の単位シフトレジスタＳＲnの動作を代表的に説明する。
【０２１６】
当該単位シフトレジスタＳＲnのクロック端子ＣＫには、クロック信号ＣＬＫ１が入力されるものとして説明を行う（例えば、図１２における単位シフトレジスタＳＲ1，ＳＲ4などがこれに該当する）。また、クロック信号ＣＬＫ１〜ＣＬＫ３、順方向の第１および第２スタートパルスＳＰｎ１，ＳＰｎ２、逆方向の第１および第２スタートパルスＳＰｒ１，ＳＰｒ２、並びに第１および第２電圧信号Ｖｎ，ＶｒのＨレベルの電位は、ハイ側電源電位ＶＤＤ１に等しくその値をＶＤＤとする（ＶＤＤ１＝ＶＤＤ）。また単位シフトレジスタＳＲnを構成する各トランジスタのしきい値電圧は全てＶｔｈであるとする。
【０２１７】
図１２の如く、最前の２段および最後の２段には例外的に順方向の第１および第２スタートパルスＳＰｎ１，ＳＰｎ２並びに逆方向の第１および第２スタートパルスＳＰｒ１，ＳＰｒ２が入力されるが、以下では単位シフトレジスタＳＲnの第１入力端子ＩＮ１には２つ前段の出力信号Ｇn-2が、第２入力端子ＩＮ２には直前段の出力信号Ｇn-1が、第３入力端子ＩＮ３には２つ後段の出力信号Ｇn+2が、第４入力端子ＩＮ４には次段の出力信号Ｇn+1が、それぞれ入力されるものとして説明を行う。
【０２１８】
また先に述べたように、トランジスタＱ５ｎのゲートは出力端子ＯＵＴおよび第４入力端子ＩＮ４のどちらに接続されていてもよく、同様にトランジスタＱ５ｒのゲートは出力端子ＯＵＴおよび第２入力端子ＩＮ２のどちらに接続されていてもよいが、ここではその両方とも出力端子ＯＵＴに接続しているものとして説明する。
【０２１９】
まず、ゲート線駆動回路３０が順方向シフト動作を行う場合を説明する。このとき図１２の電圧信号発生器３２は、第１電圧信号ＶｎをＨレベル（ＶＤＤ）にし、第２電圧信号ＶｒをＬレベル（ＶＳＳ）にする。
【０２２０】
ここで初期状態として、ノードＮ１，Ｎ３ｎ，Ｎ３ｒがＬレベル（ＶＳＳ）の状態を仮定する。このとき、トランジスタＱ６，Ｑ７から成るインバータ（プルダウン回路）の働きにより、ノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ）になる（以下、ノードＮ１がＬレベル、ノードＮ２がＨレベルの状態を「リセット状態」と称する）。また、クロック端子ＣＫ（クロック信号ＣＬＫ１）、第１〜第４入力端子ＩＮ１〜ＩＮ４のレベルはいずれもＬレベルであるとする。リセット状態では、トランジスタＱ１がオフ、トランジスタＱ２がオンであるので、出力端子ＯＵＴ（出力信号Ｇn）はクロック端子ＣＫ（クロック信号ＣＬＫ１）のレベルに関係なくＬレベルに保たれる。即ち、単位シフトレジスタＳＲnは非選択状態にある。
【０２２１】
その状態から、時刻ｔ11で、第１入力端子ＩＮ１に入力される２つ前段の出力信号Ｇn-2（第１段目の場合は順方向第１スタートパルスＳＰｎ１、第２段目の場合は順方向第２スタートパルスＳＰｎ２）がＨレベルになると、トランジスタＱ８ｎがオンになる。順方向シフトの際には第１電圧信号ＶｎはＨレベルであるので、トランジスタＱ８ｎがオンになるとノードＮ３ｎのレベルが上昇し、応じてトランジスタＱ３ｎがオンになる。
【０２２２】
このときノードＮ２はＨレベルなので、トランジスタＱ４，Ｑ９ｎもオンしているが、トランジスタＱ８ｎ，Ｑ３ｎはそれぞれトランジスタＱ４，Ｑ９ｎよりもオン抵抗が充分小さく設定されており、そのためノードＮ１，Ｎ３ｎのレベルはそれぞれ上昇する。応じてトランジスタＱ６，Ｑ７から成るインバータ（プルダウン回路）の出力が反転し、ノードＮ２がＬレベル（≒ＶＳＳ）になる。それによりトランジスタＱ４，Ｑ９ｎがオフになるので、ノードＮ１，Ｎ３ｎのレベル上昇速度が上がる。ノードＮ１，Ｎ３ｎはＨレベルになるが、この時点ではノードＮ３ｎの電位はＶＤＤ−Ｖｔｈになり、ノードＮ１のレベルは最大でもＶＤＤ−２×Ｖｔｈまでしか上昇しない（このようにノードＮ１がＨレベル、ノードＮ２がＬレベルとなった状態を「セット状態」と称す）。
【０２２３】
時刻ｔ12で、２つ前段の出力信号Ｇn-2がＬレベルになるとトランジスタＱ８ｎはオフするが、トランジスタＱ４，Ｑ９ｎもオフしているため、ノードＮ１，Ｎ３ｎはそれぞれフローティング状態でＨレベルに維持される。
【０２２４】
続いて時刻ｔ13で、第２入力端子ＩＮ２に入力される直前段の出力信号Ｇn-1（第１段目の場合は順方向第２スタートパルスＳＰｎ２）がＨレベルになると、容量素子Ｃ２ｎを介した結合によりノードＮ３ｎが昇圧される。容量素子Ｃ２ｎの容量値はノードＮ３ｎの寄生容量値よりも充分大きく設定されており、そのためノードＮ３ｎのレベルはそれまでの値（ＶＤＤ−Ｖｔｈ）から、ほぼ出力信号Ｇn-1の振幅分（ＶＤＤ）だけ上昇し、およそ２×ＶＤＤ−Ｖｔｈになる。
【０２２５】
この結果、トランジスタＱ３ｎのゲート（ノードＮ３ｎ）とドレイン（ノードＮ１）間の電圧は、トランジスタＱ３ｎが非飽和領城で動作する条件を満足するようになる。よってトランジスタＱ３ｎは非飽和領域で動作してノードＮ１を充電する。このときノードＮ１は高速で充電（プリチャージ）され、且つトランジスタＱ３ｎのしきい値電圧分の電圧損失を伴わないため、この充電によりノードＮ１のレベルはＶＤＤにまで上昇する。
【０２２６】
時刻ｔ14で、直前段の出力信号Ｇn-1がＬレベルになると、ノードＮ３ｎのレベルはＶＤＤ−Ｖｔｈに戻り、トランジスタＱ３ｎはオフになるが、ノードＮ１のレベルはフローティング状態でＶＤＤに維持される。またノードＮ３ｎのレベルもＶＤＤ−Ｖｔｈで維持される。
【０２２７】
そして時刻ｔ15で、クロック信号ＣＬＫ１がＨレベルになると、トランジスタＱ１を通して、そのレベルが出力端子ＯＵＴに伝達され、出力信号Ｇnのレベルが上昇する。出力端子ＯＵＴとノードＮ１との間は、容量素子Ｃ１およびトランジスタＱ１のチャネル容量を介して結合されるため、出力端子ＯＵＴのレベル上昇に伴ってノードＮ１は昇圧される。その結果、トランジスタＱ１は非飽和領域で動作し、出力信号Ｇnのレベルは、クロック信号ＣＬＫ１のＨレベルと同じＶＤＤにまで上昇する。なお、このノードＮ１の昇圧動作により、ノードＮ１のレベルはそれまでの値（ＶＤＤ）からさらに出力端子ＯＵＴの上昇分だけ高められ、最終的に２×ＶＤＤになる。
【０２２８】
また出力信号ＧnはトランジスタＱ５ｎのゲートに入力されるので、このときトランジスタＱ５ｎがオンになり、ノードＮ３ｎは放電（プルダウン）されてＬレベル（ＶＳＳ）になる。この時点でトランジスタＱ３ｎのゲート電位をＶＳＳにしておくことによって、後の時刻ｔ17にトランジスタＱ３ｎ，Ｑ３ｒを通して流れる貫通電流が生じることを避けることができる。
【０２２９】
なお、上記のようにトランジスタＱ５ｎのゲートには第４入力端子ＩＮ４を接続させてもよい（即ち、トランジスタＱ５ｎのゲートに次段の出力信号Ｇn+1を入力させてもよい）。この場合も上記の貫通電流はほぼ抑えられるが、トランジスタＱ３ｎがオフするのとトランジスタＱ３ｒがオンするのとが、時刻ｔ17でほぼ同時に行われることになるので、そのとき瞬時的な貫通電流が発生する恐れがある。
【０２３０】
時刻ｔ16で、クロック信号ＣＬＫ１がＬレベルになると、出力端子ＯＵＴはトランジスタＱ１を通して放電され、そのレベルはクロック信号ＣＬＫ１のレベル低下に追随してＬレベル（ＶＳＳ）になる。このときは時刻ｔ15の場合と反対に、容量素子Ｃ１およびトランジスタＱ１のチャネル容量を介した結合によって、ノードＮ１のレベルは、出力端子ＯＵＴのレベル下降分だけ引き下げられ、昇圧される前の値（ＶＤＤ）に戻る。
【０２３１】
時刻ｔ17でクロック信号ＣＬＫ２がＨレベルになると、次段の単位シフトレジスタＳＲn+1の選択期間に入る。即ち当該単位シフトレジスタＳＲnの第４入力端子ＩＮ４に入力される次段の出力信号Ｇn+1（第ｍ段目の場合は逆方向第２スタートパルスＳＰｒ２）がＨレベルになる。
【０２３２】
容量素子Ｃ２ｒの容量値は、容量素子Ｃ２ｎとノードＮ３ｎの寄生容量との関係と同様に、ノード４の寄生容量に対して充分大きく設定されている。よって容量素子Ｃ２ｎを介する結合により、ノードＮ３ｒのレベルはそれまでの値（ＶＳＳ）から、ほぼ次段の出力信号Ｇn+1の振幅分（ＶＤＤ）だけ上昇し、およそＶＤＤになる。するとトランジスタＱ３ｒがオンし、ノードＮ１が放電されてＬレベル（ＶＳＳ）になり、トランジスタＱ１がオフになる。応じてインバータ（プルダウン回路）の出力が反転してノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ）になり、トランジスタＱ２，Ｑ４がオンになる（即ち当該単位シフトレジスタＳＲnはリセット状態になる）。
【０２３３】
その結果、ノードＮ１および出力端子ＯＵＴが低インピーダンスのＬレベルになり、単位シフトレジスタＳＲnは非選択状態になる。またノードＮ２がＨレベルになったことによりトランジスタＱ９ｎ，Ｑ９ｒがオンになるので、ノードＮ３ｎ、Ｎ３ｒは共に低インピーダンスのＬレベルになる。その際ノードＮ３ｒは、トランジスタＱ９ｒのオン抵抗値と容量素子Ｃ２ｒの容量値で決まる時定数に応じた速度で放電されてＬレベルに変化する（図１７参照）。トランジスタＱ９ｒは、ノードＮ３ｒのＬレベルを維持する目的で設けられており大きな駆動能力は要求されないので、オン抵抗値は比較的大きく設定されている。よってノードＮ３ｒの放電には一定の時間を要する。
【０２３４】
ノードＮ３ｒがＬレベルになるとトランジスタＱ３ｒがオフになるが、このとき既にトランジスタＱ４がオンしているので、ノードＮ１のＬレベルは低インピーダンス状態で維持される。
【０２３５】
そして時刻ｔ18で、クロック信号ＣＬＫ２がＬレベルになるのと共に、次段の出力信号Ｇn+1がＬレベルになる。次段の出力信号Ｇn+1のレベルが低下するとき、容量素子Ｃ２ｒを介した第２入力端子ＩＮ２とノードＮ３ｒとの間の結合により、ノードＮ３ｒはＶＳＳを下回る電位に引き下げられる。しかし、トランジスタＱ９ｒがオンしているため、次段の出力信号Ｇn+1の低下が終了すると、ノードＮ３ｒの電位はすぐに電位ＶＳＳに戻る（図１７参照）。
【０２３６】
時刻ｔ19で、クロック信号ＣＬＫ３がＨレベルになると、今度は２段後の単位シフトレジスタＳＲn+2の選択期間になる。即ち当該単位シフトレジスタＳＲnの第３入力端子ＩＮ３に入力される２つ後段の出力信号Ｇn+2（第ｍ段目の場合は逆方向第１スタートパルスＳＰｒ１、第ｎ−１段目の場合は逆方向第２スタートパルスＳＰｒ２）がＨレベルになる。応じてトランジスタＱ８ｒがオンするが、ノードＮ３ｒは既にトランジスタＱ９ｒによってＬレベルに固定されているため、このときのトランジスタＱ８ｒの動作は、単位シフトレジスタＳＲnにおける信号のシフト動作には影響しない。
【０２３７】
以上の順方向シフトの動作をまとめると、単位シフトレジスタＳＲnは、第１および第２入力端子ＩＮ１，ＩＮ２の信号が非活性の間はリセット状態を維持する。リセット状態ではトランジスタＱ１がオフ、トランジスタＱ２がオンであるので、出力端子ＯＵＴ（ゲート線ＧＬn）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。
【０２３８】
そして第１入力端子ＩＮ１に入力される２つ前段の出力信号Ｇn-2が活性化すると、トランジスタＱ８ｎがオンになり、ノードＮ３ｎが充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じてトランジスタＱ３ｎがオンしてノードＮ１が充電される（第１の予備充電）。但しこのときの充電では、ノードＮ１のレベルは最大でもＶＤＤ−２×Ｖｔｈまでしか上昇しない。
【０２３９】
そして次に、第２入力端子ＩＮ２へ直前段の出力信号Ｇn-1が入力されると、ノードＮ３ｎは、容量素子Ｃ２ｎによって２×ＶＤＤ−Ｖｔｈのレベルへと昇圧される。応じてトランジスタＱ３ｎが非飽和領域で動作してノードＮ１を充電する（第２の予備充電）。よってノードＮ１のレベルはＶＤＤにまで高められる。
【０２４０】
その結果、単位シフトレジスタＳＲnは、ノードＮ１が充分に高いレベルにプリチャージされてのセット状態になる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフになるので、クロック端子ＣＫのクロック信号ＣＬＫ１がＨレベルになる期間、出力信号Ｇnが活性化される。そしてその後、第４入力端子ＩＮ４に入力される次段の出力信号Ｇn+1が活性化すると、元のリセット状態に戻る。
【０２４１】
この単位シフトレジスタＳＲnの順方向シフト時の動作と、先に説明した順方向スタートパルス生成回路３３および逆方向スタートパルス生成回路３４の順方向シフト時の動作とを踏まえると、図１２の構成のゲート線駆動回路３０の順方向シフト時の動作は、図１８に示すタイミング図のようになる。
【０２４２】
即ち、フレーム期間の先頭に対応するタイミングで順方向第１スタートパルスＳＰｎ１が活性化されると、順方向スタートパルス生成回路３３はその１水平期間後に順方向第２スタートパルスＳＰｎ２を活性化させる。するとそれを切っ掛けにして、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期したタイミングで（即ち１水平期間ごとに）、単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，…の出力信号Ｇ1，Ｇ2，Ｇ3…が順番に活性化される。それによりゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3…を順に駆動することができる。
【０２４３】
そして最後段の単位シフトレジスタＳＲmの出力信号Ｇmが活性化されると、逆方向スタートパルス生成回路３４はその１水平期間後に逆方向第２スタートパルスＳＰｒ２を活性化させる。それにより最後段の単位シフトレジスタＳＲmはリセット状態にされる。またその１水平期間後には、逆方向第１スタートパルスＳＰｒ１が活性化され、逆方向スタートパルス生成回路３４がリセットされる。
【０２４４】
次に、逆方向シフト時の単位シフトレジスタＳＲnの動作を説明する。逆方向シフト時には、第１電圧信号ＶｎはＬレベル（ＶＳＳ）、第２電圧信号ＶｒはＨレベル（ＶＤＤ）に設定される。その結果、順方向シフトのときとは反対に、トランジスタＱ３ｎがノードＮ１を放電するように機能し、トランジスタＱ３ｒがノードＮ１を充電するように機能するようになる。またトランジスタＱ８ｒはトランジスタＱ３ｒのゲート（ノードＮ３ｒ）を充電するように機能し、容量素子Ｃ２ｒはその充電後のノードＮ３ｒを昇圧するように機能するようになる。
【０２４５】
その結果、単位シフトレジスタＳＲnにおいては、順方向シフト時に対して、トランジスタＱ３ｎ，Ｑ８ｎおよび容量素子Ｃ２ｎ（順方向プルアップ回路）の動作と、トランジスタＱ３ｒ，Ｑ８ｒおよび容量素子Ｃ２ｒ（逆方向プルアップ回路）の動作とが、入れ替わることになる。
【０２４６】
よって逆方向シフト時の単位シフトレジスタＳＲnの動作は以下のようになる。即ち、単位シフトレジスタＳＲnは、第３および第４入力端子ＩＮ３，ＩＮ４の信号が非活性の間はリセット状態を維持する。リセット状態ではトランジスタＱ１がオフ、トランジスタＱ２がオンであるので、出力端子ＯＵＴ（ゲート線ＧＬn）は低インピーダンスのＬレベル（ＶＳＳ）に維持される。
【０２４７】
そして第３入力端子ＩＮ３に入力される２つ後段の出力信号Ｇn+2が活性化すると、トランジスタＱ８ｒがオンになり、ノードＮ３ｒが充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じてトランジスタＱ３ｒがオンしてノードＮ１が充電される。但しこのときの充電（第１の予備充電）では、ノードＮ１のレベルは最大でもＶＤＤ−２×Ｖｔｈまでしか上昇しない。
【０２４８】
しかし続いて第４入力端子ＩＮ４に次段の出力信号Ｇn+1が入力されると、ノードＮ３ｒは、容量素子Ｃ２ｒによって２×ＶＤＤ−Ｖｔｈのレベルへと昇圧される。応じてトランジスタＱ３ｒが非飽和領域で動作してノードＮ１の充電する（第２の予備充電）。それによりノードＮ１のレベルはＶＤＤにまで高められる。
【０２４９】
その結果、単位シフトレジスタＳＲnは、ノードＮ１が充分に高いレベルにされてのセット状態になる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフになるので、クロック端子ＣＫのクロック信号ＣＬＫ１がＨレベルになる期間、出力信号Ｇnが活性化される。そしてその後、第２入力端子ＩＮ２に直前段の出力信号Ｇn-1が入力されると、元のリセット状態に戻る。
【０２５０】
この単位シフトレジスタＳＲnの逆方向シフト時の動作と、先に説明した順方向スタートパルス生成回路３３および逆方向スタートパルス生成回路３４の逆方向シフト時の動作とを踏まえると、図１２の構成のゲート線駆動回路３０の逆方向シフト時の動作は、図１９に示すタイミング図のようになる。
【０２５１】
即ち、フレーム期間の先頭に対応するタイミングで逆方向第１スタートパルスＳＰｒ１が活性化されると、逆方向スタートパルス生成回路３４はそれに１水平期間遅れて逆方向第２スタートパルスＳＰｒ２を活性化させる。するとそれを切っ掛けにして、クロック信号ＣＬＫ３，ＣＬＫ２，ＣＬＫ１に同期したタイミングで（即ち１水平期間ごとに）、単位シフトレジスタＳＲm，ＳＲm-1，ＳＲm-2…の出力信号Ｇm，Ｇm-1，Ｇm-2…が順番に活性化される。それによりゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬm，ＧＬm-1，ＧＬm-2…を順に駆動することができる。
【０２５２】
そして最前段の単位シフトレジスタＳＲ1の出力信号Ｇ1が活性化されると、順方向スタートパルス生成回路３３はその１水平期間後に順方向第２スタートパルスＳＰｎ２を活性化させる。それにより最前段の単位シフトレジスタＳＲ1はリセット状態にされる。さらにその１水平期間後には、順方向第１スタートパルスＳＰｎ１が活性化され、順方向スタートパルス生成回路３３がリセットされる。
【０２５３】
以上のように、本実施の形態のゲート線駆動回路３０は、順方向第１スタートパルスＳＰｎ１に対し順方向シフト時に１水平期間遅れて活性化する順方向第２スタートパルスＳＰｎ２を生成する順方向スタートパルス生成回路３３と、逆方向第１スタートパルスＳＰｒ１に対して逆方向シフト時に１水平期間遅れて活性化する逆方向第２スタートパルスＳＰｒ２を生成する逆方向スタートパルス生成回路３４とを備える。従って、図１６のように、順方向シフト時および逆方向シフト時にそれぞれ２つの入力信号を必要とする単位シフトレジスタＳＲを用いてゲート線駆動回路３０を構成した場合でも、外部からは順方向第１スタートパルスＳＰｎ１と逆方向第１スタートパルスＳＰｒ１の２つのスタートパルスのみを入力すればよい。従って、装置のコストの低減に寄与できる。
【０２５４】
なお、図１３に示した順方向スタートパルス生成回路３３の構成、並びに図１４に示した順方向逆方向スタートパルス生成回路３４の構成は、それぞれ一例に過ぎない。順方向スタートパルス生成回路３３としては、順方向第２スタートパルスＳＰｎ２を、順方向シフト時には順方向第１スタートパルスＳＰｎ１に１水平期間遅れて活性化させ、且つ、逆方向シフト時には最前段の単位シフトレジスタＳＲ1の出力信号Ｇ1より１水平期間遅れて活性化させることが可能なものであれば、他の構成の回路を用いてもよい。同様に、逆方向スタートパルス生成回路３４としては、逆方向第２スタートパルスＳＰｒ２を、逆方向シフト時には逆方向第１スタートパルスＳＰｒ１に１水平期間遅れて活性化させ、且つ、逆方向シフト時には最後段の単位シフトレジスタＳＲmの出力信号Ｇmより１水平期間遅れて活性化させることが可能なものであれば、他の構成の回路を用いてもよい。
【０２５５】
また図１３の順方向スタートパルス生成回路３３では、順方向第２スタートパルスＳＰｎ２を活性化するときのトランジスタＱ１Ａのゲート（ノードＮ１Ａ）の電位の絶対値（２×ＶＤＤ−Ｖｔｈ）は、単位シフトレジスタＳＲが出力信号Ｇを活性化するときのトランジスタＱ１のゲート（ノードＮ１）の電位の絶対値（２×ＶＤＤ）ほど大きくならない。同様に、図１４の順方向逆方向スタートパルス生成回路３４では、逆方向第２スタートパルスＳＰｒ２を活性化するときのトランジスタＱ１Ｂのゲート（ノードＮ１Ｂ）の電位の絶対値（２×ＶＤＤ−Ｖｔｈ）は、単位シフトレジスタＳＲが出力信号Ｇを活性化するときのトランジスタＱ１のゲート（ノードＮ１）の電位の絶対値（２×ＶＤＤ）ほど大きくならない。しかし、順方向スタートパルス生成回路３３および逆方向スタートパルス生成回路３４は、ゲート線ＧＬを駆動するものではなく、高い駆動能力が要求されないので問題は無い。むしろ、図１３および図１４のように比較的シンプルな回路構成を用いることによって、回路面積の増大を抑制することができる。
【０２５６】
［第１の変更例］
図１６に示した単位シフトレジスタＳＲでは、プルダウン回路としてノードＮ１を入力端とするインバータ回路（トランジスタＱ６，Ｑ７）が用いられたが、本実施の形態ではそれに代えてノードＮ３ｎ，Ｎ３ｒを入力端とするＮＯＲ回路を用いる変更例を示す。
【０２５７】
図２０は、実施の形態３の第１の変更に係る単位シフトレジスタＳＲnを示す回路図である。当該単位シフトレジスタＳＲnは、図１６の回路に対し、トランジスタＱ７を２つのトランジスタＱ７ｎ，Ｑ７ｒに置き換えたものである。トランジスタＱ７ｎは、ノードＮ２と第１電源端子Ｓ１との間に接続し、そのゲートはノードＮ３ｒに接続される。トランジスタＱ７ｒもノードＮ２と第１電源端子Ｓ１との間に接続されるが、そのゲートはノードＮ３ｒに接続される。
【０２５８】
但し、図２０の構成を有する単位シフトレジスタＳＲnでは、トランジスタＱ５ｎのゲートには次段の出力信号Ｇn+1が入力され、トランジスタＱ５ｒのゲートには前段の出力信号Ｇn-1が入力される（その理由は後述する）。
【０２５９】
トランジスタＱ７ｎ，Ｑ７ｒは、それぞれトランジスタＱ６よりもオン抵抗が充分小さく設定されている。従って、ノードＮ３ｒ，Ｎ３ｒの両方がＬレベルでありトランジスタＱ７ｎ，Ｑ７ｒの両方がオフであるときはノードＮ２はＨレベルになるが、ノードＮ３ｒ，Ｎ３ｒの少なくとも片方でもＨレベルになるとノードＮ２はＬレベルになる。即ち、トランジスタＱ６，Ｑ７ｎ，Ｑ７ｒは、ノードＮ３ｒ，Ｎ３ｒを入力端とし、ノードＮ２を出力端とするＮＯＲ回路を構成している。
【０２６０】
図１７のタイミング図に示したように順方向シフトの場合には、ノードＮ３ｎのレベルはノードＮ１と同じタイミング（２つ前段の出力信号Ｇn-2が入力されるタイミング（時刻ｔ1））で立ち上がる。また逆方向シフトの場合（不図示）には、ノードＮ３ｒのレベルはノードＮ１と同じタイミング（２つ後段の出力信号Ｇn+2が入力されるタイミング）で立ち上がる。従って図２０の単位シフトレジスタＳＲnも、図１６の回路とほぼ同様の動作が可能であり、同様の効果を得ることができる。
【０２６１】
また、例えば順方向シフトの動作において、直前段の出力信号Ｇn-1の活性化に応じてノードＮ３ｎのレベルが上昇したとき、当該ノードＮ３ｎはノードＮ１よりも高いレベルになる。逆方向シフトの動作におけるノードＮ３ｒについても同様である。そのため、ゲートがノードＮ１に接続した図１６のトランジスタＱ７よりも、ゲートがノードＮ３ｎ，Ｎ３ｒに接続した図２０のトランジスタＱ７ｎ，Ｑ７ｒの方が駆動能力が高くなる。よって図２０の回路によれば、トランジスタＱ３がノードＮ１の充電を開始するときにノードＮ２をより確実にＬレベルにでき、動作の信頼性向上が向上する。
【０２６２】
但し、ノードＮ２を放電させるトランジスタが２個（トランジスタＱ７ｎ，Ｑ７ｒ）必要になるため、図１６の単位シフトレジスタＳＲnよりも回路の形成面積が大きくなる点に留意すべきである。
【０２６３】
さらに、図２０の単位シフトレジスタＳＲnでは、図１６の回路とは異なり、トランジスタＱ５ｎ，Ｑ５ｒのゲートに当該単位シフトレジスタＳＲnの出力信号Ｇnを供給してはならない点にも留意すべきである。仮に、図２０の回路のトランジスタＱ５ｎ，Ｑ５ｒのゲートに出力信号Ｇnが供給されていると、当該出力信号ＧnがＨレベルになる期間（選択期間）にトランジスタＱ７ｎ，Ｑ７ｒがオフになり、ノードＮ２がＨレベルになる。そうなると、出力信号Ｇnの活性期間にもかかわらずトランジスタＱ２がオンになり、当該出力信号Ｇnのレベルを低下させてしまう問題が生じる。これを防止するため、図２０の回路では、トランジスタＱ５ｎ，Ｑ５ｒのゲートに、それぞれ次段および直前段の出力信号Ｇn+1，Ｇn-1を供給している。
【０２６４】
［第２の変更例］
シフトレジスタを用いたゲート線駆動回路を備える表示装置において、表示パネルの解像度を高くするためには、シフトレジスタを駆動させるクロック信号の周波数を高くしてシフトレジスタの動作速度を速くする必要がある。しかしクロック信号が高周波数になると、そのパルス幅が狭くなりシフトレジスタの動作マージンが減少する。よってそのマージン減少を抑えるために、クロック信号のパルス幅は限界まで広く設定される。つまり各クロック信号の活性期間同士の間隔（例えば図１７の時刻ｔ12〜ｔ13の間隔）が非常に短く設定される。
【０２６５】
出力端子ＯＵＴの放電には一定の時間を要するため、各クロック信号の活性期間同士の間隔が非常に短くなると、例えば順方向シフト時であれば、単位シフトレジスタＳＲnの出力信号Ｇnのレベルが充分に下がる前に、次段の出力信号Ｇn+1のレベルが上昇し始めることがある。そのような場合、図１６や図２０の回路では次の問題が生じる。即ち、出力端子ＯＵＴが充分に放電される前にノードＮ３ｒのレベルが上昇し、トランジスタＱ３ｒがオンになってノードＮ１のレベルが下がる。それによりトランジスタＱ１の抵抗値が上がるため、出力信号Ｇnの立ち下がり速度（出力端子ＯＵＴの放電速度）が低下する問題が生じる。
【０２６６】
その対策の一つとしては、トランジスタＱ２のオン抵抗値を低く設定し、次段の出力信号Ｇn+1の立ち上がったときにトランジスタＱ２を通して出力端子ＯＵＴが速やかに放電されるようにすることが挙げられる。しかしトランジスタＱ２のオン抵抗を下げるには、そのゲート幅を広くする必要があり回路面積の増大を伴う。そこで本変更例では、回路面積の増大を抑制しつつ上記の問題を解決できる単位シフトレジスタの構成を示す。
【０２６７】
図２１は、実施の形態３の第２の変更例に係る単位シフトレジスタＳＲnの回路図である。当該単位シフトレジスタＳＲnは、図１６の回路に対し、容量素子Ｃ２ｎ，Ｃ２ｒに代えてトランジスタＱ１０ｎ，Ｑ１０ｒを設けると共に、ノードＮ１と第１電圧信号端子Ｔ１との間にトランジスタＱ１１ｎを、ノードＮ１と第２電圧信号端子Ｔ２との間にトランジスタＱ１１ｒを、それぞれ接続させたものである。トランジスタＱ１１ｎのゲートは第１入力端子ＩＮ１に接続され、トランジスタＱ１１ｒのゲートは第３入力端子ＩＮ３に接続される。
【０２６８】
トランジスタＱ１０ｎは、ゲートがノードＮ３ｎに接続され、２つの電流電極（ソースおよびドレイン）は共に第２入力端子ＩＮ２に接続される。電界効果トランジスタは、ゲート電極にしきい値電圧以上の電圧が印加されたときに、半導体基板内におけるゲート絶縁膜を介したゲート電極の直下に形成される導電性チャネルによりドレイン・ソース間が電気的に接続されることにより導通する素子である。従って、導通状態の電界効果トランジスタは、ゲート・チャネル間に一定の静電容量（ゲート容量）を有することとなる。即ち、半導体基板内のチャネルおよびゲート電極を両端子とし、ゲート絶縁膜を誘電体層とする容量素子としても機能することができる。
【０２６９】
従って、トランジスタＱ１０ｎは、ノードＮ３ｎと第２入力端子ＩＮ２との間の電圧に応じて選択的に容量素子として働く（ノードＮ３ｎが活性レベルの期間のみ容量素子として機能する）。
【０２７０】
一方、トランジスタＱ１０ｒは、ゲートがノードＮ３ｒに接続され、２つの電流電極（ソースおよびドレイン）は共に第４入力端子ＩＮ４に接続される。従って、トランジスタＱ１０ｒは、ノードＮ３ｒと第４入力端子ＩＮ４とを両端子とし、その間の電圧に応じて選択的に容量素子として働く（ノードＮ３ｒが活性レベルの期間のみ容量素子として機能する）。これらトランジスタＱ１０ｎ，Ｑ１０ｒのようにＭＯＳトランジスタのゲートとチャネルを両電極として用いた容量素子を「ＭＯＳ容量素子」と称する。
【０２７１】
図２１の単位シフトレジスタＳＲnの動作は、図１６とほぼ同じであるが、以下の点で異なる。例えば順方向シフトの場合、次段の出力信号Ｇn+1が活性化する直前（図１７の時刻ｔ17）ではノードＮ３ｒはＬレベルである。つまりＭＯＳ容量素子であるトランジスタＱ１０ｒはチャネルが形成されておらず容量素子として機能しない。よって次段の出力信号Ｇn+1がＨレベルになってもノードＮ３ｒのレベルは上昇せず、トランジスタＱ３ｒはオフを維持する。そのためこの時点ではノードＮ１は放電されず、トランジスタＱ１のオン抵抗は低く維持される。その後ノードＮ１は、２つ後段の出力信号Ｇn+2の活性化に応じてオンするトランジスタＱ１１ｒによって放電される。
【０２７２】
このように図２１の単位シフトレジスタＳＲnでは、ノードＮ１が放電されるタイミングが、図１６の回路の場合よりも１水平期間だけ遅れることになる。従って、出力端子ＯＵＴの放電開始からノードＮ１の放電開始までの間に約１水平期間のマージンが確保される。よって単位シフトレジスタＳＲnの出力信号Ｇnのレベルが充分に下がる前に、次段の出力信号Ｇn+1のレベルが上昇し始めることがあっても、上記の問題の発生を回避できる。
【０２７３】
説明は省略するが、もちろん逆方向シフト時においても同様の効果が得られる。また図２１の構成では、トランジスタＱ２のゲート幅を広げる必要が無いため、回路面積の増大も抑制される。
【０２７４】
なお、トランジスタＱ１１ｎ，Ｑ１１ｒはそれぞれノードＮ１の充電にも寄与する。例えば順方向シフト時には、トランジスタＱ１１ｒが２つ前段の出力信号Ｇn-2の活性化に応じてノードＮ１を最大ＶＤＤ−Ｖｔｈまで充電することができ、逆方向シフト時には、トランジスタＱ１１ｎが２つ後段の出力信号Ｇn+2の活性化に応じてノードＮ１を最大ＶＤＤ−Ｖｔｈまで充電することができる。そのため本変更例では、ノードＮ１の充電速度が向上するという効果も得られる。
【０２７５】
本変更例は図２０の単位シフトレジスタＳＲnに対しても適用可能である。その場合は、図２０の回路に対し、容量素子Ｃ２ｎ，Ｃ２ｒに代えてトランジスタＱ１０ｎ，Ｑ１０ｒを設けると共に、ノードＮ１と第１電圧信号端子Ｔ１との間にトランジスタＱ１１ｎを、ノードＮ１と第２電圧信号端子Ｔ２との間にトランジスタＱ１１ｒを、それぞれ接続させればよい。図２２にその回路図を示す。
【０２７６】
＜実施の形態４＞
上記の実施の形態３によれば、順方向シフト時および逆方向シフト時にそれぞれ２つの入力信号を必要とする単位シフトレジスタＳＲから成るゲート線駆動回路３０においても、外部から入力する必要があるスタートパルスは２つ（順方向第１スタートパルスＳＰｎ１と逆方向第１スタートパルスＳＰｒ１）のみでよい。
【０２７７】
本実施の形態では、さらに必要なスタートパルスを減らし、順方向シフト時および逆方向シフト時にそれぞれ２つの入力信号を必要とする単位シフトレジスタＳＲから成るゲート線駆動回路３０において、１つのスタートパルスのみを外部から供給すればよい形態を示す。
【０２７８】
図２３は、実施の形態４に係るゲート線駆動回路３０の構成を示すブロック図である。当該ゲート線駆動回路３０においては、順方向スタートパルス生成回路３３のさらに前段に逆方向リセット信号生成回路３５が設けられると共に、逆方向スタートパルス生成回路３４のさらに後段に順方向リセット信号生成回路３６が設けられる。またここでは、ゲート線駆動回路３０を構成する単位シフトレジスタＳＲは、実施の形態３又はその第１の変更例の単位シフトレジスタＳＲ（図１６又は図２０）であるとする。
【０２７９】
このゲート線駆動回路３０では、外部から入力されるスタートパルスとして、実施の形態１と同様に第１スタートパルスＳＰ１のみが入力される。第１スタートパルスＳＰ１は、順方向スタートパルス生成回路３３の順方向入力端子ＩＮｎＡと、単位シフトレジスタＳＲ1の第１入力端子ＩＮ１と、単位シフトレジスタＳＲmの第３入力端子ＩＮ３と、逆方向スタートパルス生成回路３４の逆方向入力端子ＩＮｒＢとに供給される。
【０２８０】
逆方向リセット信号生成回路３５は、逆方向シフト時に、順方向スタートパルス生成回路３３をリセットする（トランジスタＱ１Ａがオフ、トランジスタＱ２Ａがオンの状態にする）ための逆方向リセット信号ＲＳｒを生成する回路である。この逆方向リセット信号ＲＳｒは、実施の形態３における逆方向シフト時の順方向第１スタートパルスＳＰｎ１に相当する信号、即ち、逆方向シフト時に順方向スタートパルス生成回路３３が生成する順方向第２スタートパルスＳＰｎ２に対し１水平期間遅れて活性化する信号である。
【０２８１】
順方向リセット信号生成回路３６は、順方向シフト時に、逆方向スタートパルス生成回路３４をリセットする（トランジスタＱ１Ｂがオフ、トランジスタＱ２Ｂがオンの状態にする）ための順方向リセット信号ＲＳｎを生成する回路である。この順方向リセット信号ＲＳｎは、実施の形態３における順方向シフト時の逆方向第１スタートパルスＳＰｒ１に相当する信号、即ち、逆方向シフト時に逆方向スタートパルス生成回路３４が生成する逆方向第２スタートパルスＳＰｒ２に対し１水平期間遅れて活性化する信号である。
【０２８２】
図２４は、本実施の形態に係る順方向スタートパルス生成回路３３および逆方向リセット信号生成回路３５の構成を示す回路図である。
【０２８３】
同図の如く、本実施の形態の順方向スタートパルス生成回路３３は、図１３の回路（実施の形態１の順方向スタートパルス生成回路３３）に対し、当該順方向スタートパルス生成回路３３をリセットするためのトランジスタＱ８Ａ，Ｑ９Ａを設けたものである。トランジスタＱ８Ａは、逆方向リセット信号ＲＳｒを受けるリセット端子ＲＳＴＡに接続したゲートを有し、ノードＮ２Ａと第２電源端子Ｓ２との間に接続される。トランジスタＱ９Ａは、リセット端子ＲＳＴＡに接続したゲートを有し、ノードＮ１Ａと第１電源端子Ｓ１との間に接続される。
【０２８４】
当該順方向スタートパルス生成回路３３の動作は、基本的に図１３の回路と同様である。但し、逆方向リセット信号ＲＳｒが活性化すると、トランジスタＱ８Ａ，Ｑ９Ａがオンになり、ノードＮ１ＡがＬレベル、ノードＮ２ＢがＨレベルの状態になる。つまりトランジスタＱ１Ａがオフ、トランジスタＱ２Ａがオンの状態にリセットされ、順方向第２スタートパルスＳＰｎ２は低インピーダンスでＬレベルに固定される。
【０２８５】
一方、逆方向リセット信号生成回路３５も、図１３の回路と同様の構成を有している。図２４のトランジスタＱ１Ｃ，Ｑ２Ｃ，Ｑ３ｎＣ，Ｑ３ｒＣ，Ｑ４Ｃ，Ｑ５ｎＣ，Ｑ５ｒＣ，Ｑ６Ｃ，Ｑ７Ｃおよび容量素子Ｃ１Ｃは、それぞれ図１３のトランジスタＱ１Ａ，Ｑ２Ａ，Ｑ３ｎＡ，Ｑ３ｒＡ，Ｑ４Ａ，Ｑ５ｎＡ，Ｑ５ｒＡ，Ｑ６Ａ，Ｑ７Ａおよび容量素子Ｃ１Ａに相当する。
【０２８６】
但し、トランジスタＱ３ｎＣ，Ｑ５ｒＣのドレインは、第１電圧信号端子Ｔ１ではなく第２電源端子Ｓ２に接続される。またトランジスタＱ３ｒＣ，Ｑ５ｎＣのソースは、第２電圧信号端子Ｔ２ではなく、第１電源端子Ｓ１に接続される。
【０２８７】
具体的には図２４の如く、トランジスタＱ１Ｃは、逆方向リセット信号ＲＳｒの出力端子ＯＵＴＣとクロック端子ＣＫＣとの間に接続し、トランジスタＱ２Ｃは、出力端子ＯＵＴＣと第１電源端子Ｓ１との間に接続する。トランジスタＱ１Ｃのゲートが接続するノードを「ノードＮ１Ｃ」、トランジスタＱ２Ｃのゲートが接続するノードを「ノードＮ２Ｃ」と定義する。
【０２８８】
トランジスタＱ１Ｃのゲート・ソース間には、容量素子Ｃ１Ｃ（昇圧容量）が設けられている。容量素子Ｃ１Ｃは、トランジスタＱ１Ｃのゲート容量で置き換えることも可能である。
【０２８９】
トランジスタＱ３ｎＣは、入力端子ＩＮＣに接続したゲートを有し、ノードＮ１Ｃと第２電源端子Ｓ２との間に接続する。またトランジスタＱ３ｒＣは、リセット端子ＲＳＴＣに接続したゲートを有し、ノードＮ１Ｃと第１電源端子Ｓ１との間に接続する。トランジスタＱ４Ｃは、ノードＮ２Ｃに接続したゲートを有し、ノードＮ１Ｃと第１電源端子Ｓ１との間に接続する。
【０２９０】
トランジスタＱ６Ｃは、第２電源端子Ｓ２に接続したゲートを有し、第２電源端子Ｓ２とノードＮ２Ｃとの間に接続する。トランジスタＱ７Ｃは、ノードＮ１Ｃに接続したゲートを有し、ノードＮ２Ｃと第１電源端子Ｓ１との間に接続する。トランジスタＱ６Ｃ，Ｑ７Ｃは、ノードＮ１Ｃを入力端、ノードＮ２Ｃを出力端とするレシオ型のインバータを構成している。
【０２９１】
トランジスタＱ５ｎＣは、入力端子ＩＮＣに接続したゲートを有し、ノードＮ２Ｃと第１電源端子Ｓ１との間に接続する。またトランジスタＱ５ｒＣは、リセット端子ＲＳＴＣに接続したゲートを有し、第２電源端子Ｓ２とノードＮ２Ｃとの間に接続する。トランジスタＱ５ｎＣ，Ｑ５ｒＣは、トランジスタＱ３ｎＣ，Ｑ３ｒＣのオン抵抗が充分低い場合は省略可能である。
【０２９２】
図２４の如く、入力端子ＩＮＣには、順方向スタートパルス生成回路３３が出力する順方向第２スタートパルスＳＰｎ２が供給される。クロック端子ＣＫＣには、順方向スタートパルス生成回路３３のクロック端子ＣＫＡに供給されるクロック信号ＣＬＫ３に対し、逆方向シフト時に位相が１水平期間が遅れるクロック信号ＣＬＫ２が供給される。リセット端子ＲＳＴＣには、クロック端子ＣＫＣに供給されるクロック信号ＣＬＫ２に対し、逆方向シフト時に位相が１水平期間遅れるクロック信号ＣＬＫ１が供給される。
【０２９３】
図２４の逆方向リセット信号生成回路３５の動作原理は、図１３の同様である。但し、図１３の回路は１段の双方向単位シフトレジスタとして機能可能であったが、図２４の回路はトランジスタＱ３ｎＣ，Ｑ５ｒＣのドレインがハイ側電源電位ＶＤＤ１に固定され、トランジスタＱ３ｒＣ，Ｑ５ｎＣのソースがロー側電源電位ＶＳＳに固定されるため、入力端子ＩＮＣの信号が活性化した後に逆方向リセット信号ＲＳｒを活性化させる一方向のシフトみのが可能である。
【０２９４】
入力端子ＩＮＣには、逆方向リセット信号生成回路３５の次段にあたる順方向スタートパルス生成回路３３が出力する順方向第２スタートパルスＳＰｎ２が供給されるため、逆方向リセット信号生成回路３５は逆方向シフトのみを行うことになる。つまり逆方向リセット信号生成回路３５は、専ら逆方向シフト時に、順方向第２スタートパルスＳＰｎ２よりも１水平期間遅れて逆方向リセット信号ＲＳｒを活性化させる。
【０２９５】
なお、逆方向リセット信号生成回路３５は、順方向シフト時の順方向第２スタートパルスＳＰｎ２の活性化に応答して逆方向リセット信号ＲＳｒを活性化させることはない。順方向シフト時では、順方向第２スタートパルスＳＰｎ２が活性化するとトランジスタＱ１Ｃは一旦オンになるが、順方向シフト時のクロック信号ＣＬＫ１〜ＣＬＫ３の位相の関係から、逆方向リセット信号ＲＳｒが活性化される前に、トランジスタＱ３ｒＣがノードＮ１Ｃを放電し、トランジスタＱ１Ｃはオフに戻る。そのため順方向シフト時には、逆方向リセット信号ＲＳｒは活性化されない。
【０２９６】
一方、図２５は、本実施の形態に係る逆方向スタートパルス生成回路３４および順方向リセット信号生成回路３６の構成を示す回路図である。
【０２９７】
同図の如く、本実施の形態の逆方向スタートパルス生成回路３４は、図１４の回路（実施の形態１の逆方向スタートパルス生成回路３４）に対し、当該逆方向スタートパルス生成回路３４をリセットするためのトランジスタＱ８Ｂ，Ｑ９Ｂを設けたものである。トランジスタＱ８Ｂは、順方向リセット信号ＲＳｎを受けるリセット端子ＲＳＴＢに接続したゲートを有し、ノードＮ２Ｂと第２電源端子Ｓ２との間に接続される。トランジスタＱ９Ｂは、リセット端子ＲＳＴＢに接続したゲートを有し、ノードＮ１Ｂと第１電源端子Ｓ１との間に接続される。
【０２９８】
当該逆方向スタートパルス生成回路３４の動作は、基本的に図１４の回路と同様である。但し、順方向リセット信号ＲＳｎが活性化すると、トランジスタＱ８Ｂ，Ｑ９Ｂがオンになり、ノードＮ１ＢがＬレベル、ノードＮ２ＢがＨレベルの状態になる。つまりトランジスタＱ１Ｂがオフ、トランジスタＱ２Ｂがオンの状態にリセットされ、逆方向第２スタートパルスＳＰｒ２は低インピーダンスでＬレベルに固定される。
【０２９９】
一方、順方向リセット信号生成回路３６も、図１４の回路と同様の構成を有している。図２５のトランジスタＱ１Ｄ，Ｑ２Ｄ，Ｑ３ｎＤ，Ｑ３ｒＤ，Ｑ４Ｄ，Ｑ５ｎＤ，Ｑ５ｒＤ，Ｑ６Ｄ，Ｑ７Ｄおよび容量素子Ｃ１Ｄは、それぞれ図１４のトランジスタＱ１Ｂ，Ｑ２Ｂ，Ｑ３ｎＢ，Ｑ３ｒＢ，Ｑ４Ｂ，Ｑ５ｎＢ，Ｑ５ｒＢ，Ｑ６Ｂ，Ｑ７Ｂおよび容量素子Ｃ１Ｂに相当する。
【０３００】
但し、トランジスタＱ３ｎＤ，Ｑ５ｒＤのドレインは、第１電圧信号端子Ｔ１ではなく第２電源端子Ｓ２に接続される。またトランジスタＱ３ｒＤ，Ｑ５ｎＤのソースは、第２電圧信号端子Ｔ２ではなく、第１電源端子Ｓ１に接続される。
【０３０１】
具体的には図２５の如く、トランジスタＱ１Ｄは、順方向リセット信号ＲＳｎの出力端子ＯＵＴＤとクロック端子ＣＫＤとの間に接続し、トランジスタＱ２Ｄは、出力端子ＯＵＴＤと第１電源端子Ｓ１との間に接続する。トランジスタＱ１Ｄのゲートが接続するノードを「ノードＮ１Ｄ」、トランジスタＱ２Ｄのゲートが接続するノードを「ノードＮ２Ｄ」と定義する。
【０３０２】
トランジスタＱ１Ｄのゲート・ソース間には、容量素子Ｃ１Ｄ（昇圧容量）が設けられている。容量素子Ｃ１Ｄは、トランジスタＱ１のゲート容量で置き換えてもよい。
【０３０３】
トランジスタＱ３ｎＤは、入力端子ＩＮＤに接続したゲートを有し、ノードＮ１Ｄと第２電源端子Ｓ２との間に接続する。またトランジスタＱ３ｒＤは、リセット端子ＲＳＴＤに接続したゲートを有し、ノードＮ１Ｄと第１電源端子Ｓ１との間に接続する。トランジスタＱ４Ｄは、ノードＮ２Ｄに接続したゲートを有し、ノードＮ１Ｄと第１電源端子Ｓ１との間に接続する。
【０３０４】
トランジスタＱ６Ｄは、第２電源端子Ｓ２に接続したゲートを有し、第２電源端子Ｓ２とノードＮ２Ｄとの間に接続する。トランジスタＱ７Ｄは、ノードＮ１Ｄに接続したゲートを有し、ノードＮ２Ｄと第１電源端子Ｓ１との間に接続する。トランジスタＱ６Ｄ，Ｑ７Ｄは、ノードＮ１Ｄを入力端、ノードＮ２Ｄを出力端とするレシオ型のインバータを構成している。
【０３０５】
トランジスタＱ５ｎＤは、入力端子ＩＮＤに接続したゲートを有し、ノードＮ２Ｄと第１電源端子Ｓ１との間に接続する。またトランジスタＱ５ｒＤは、リセット端子ＲＳＴＤに接続したゲートを有し、第２電源端子Ｓ２とノードＮ２Ｄとの間に接続する。トランジスタＱ５ｎＤ，Ｑ５ｒＤは、トランジスタＱ３ｎＤ，Ｑ３ｒＤのオン抵抗が充分低い場合には省略してもよい。
【０３０６】
図２５の如く、入力端子ＩＮＤには、逆方向スタートパルス生成回路３４が出力する逆方向第２スタートパルスＳＰｒ２が供給される。クロック端子ＣＫＤには、逆方向スタートパルス生成回路３４のクロック端子ＣＫＤに供給されるクロック信号ＣＬＫ３に対し、順方向シフト時に位相が１水平期間が遅れるクロック信号ＣＬＫ１が供給される。リセット端子ＲＳＴＤには、クロック端子ＣＫＤに供給されるクロック信号ＣＬＫ１に対し、順方向シフト時に位相が１水平期間遅れるクロック信号ＣＬＫ２が供給される。
【０３０７】
図２５の回路の動作原理は、図１４の回路と同様である。但し、図１４の回路は１段の双方向単位シフトレジスタとして機能可能であったが、図２５の回路はトランジスタＱ３ｎＤ，Ｑ５ｒＤのドレインがハイ側電源電位ＶＤＤ１に固定され、トランジスタＱ３ｒＤ，Ｑ５ｎＤのソースがロー側電源電位ＶＳＳに固定されるため、順方向シフトのみが可能である。つまり順方向リセット信号生成回路３６は、専ら順方向シフト時に、逆方向第２スタートパルスＳＰｒ２よりも１水平期間遅れて順方向リセット信号ＲＳｎを活性化させる。
【０３０８】
なお、順方向リセット信号生成回路３６は、逆方向シフト時の逆方向第２スタートパルスＳＰｒ２の活性化に応答して順方向リセット信号ＲＳｎを活性化させることはない。逆方向シフト時では、逆方向第２スタートパルスＳＰｒ２が活性化するとトランジスタＱ１Ｄが一旦オンになるが、逆方向シフト時のクロック信号ＣＬＫ１〜ＣＬＫ３の位相の関係から、順方向リセット信号ＲＳｎが活性化される前に、トランジスタＱ３ｒＤがノードＮ１Ｄを放電し、トランジスタＱ１Ｄはオフに戻る。そのため順方向シフト時には、順方向リセット信号ＲＳｎは活性化されない。
【０３０９】
以上説明した順方向スタートパルス生成回路３３、逆方向スタートパルス生成回路３４、逆方向リセット信号生成回路３５および順方向リセット信号生成回路３６の動作を踏まえると、本実施の形態に係るゲート線駆動回路３０の順方向シフト時の動作は、図２６に示すタイミング図のようになる。
【０３１０】
即ち、フレーム期間の先頭に対応するタイミングで第１スタートパルスＳＰ１が活性化されると、順方向スタートパルス生成回路３３はその１水平期間後に順方向第２スタートパルスＳＰｎ２を活性化させる。するとそれを切っ掛けにして、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３に同期したタイミングで（即ち１水平期間ごとに）、単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3…の出力信号Ｇ1，Ｇ2，Ｇ3…が順番に活性化される。それによりゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3…を順に駆動することができる。
【０３１１】
そして最後段の単位シフトレジスタＳＲmの出力信号Ｇmが活性化されると、逆方向スタートパルス生成回路３４はその１水平期間後に逆方向第２スタートパルスＳＰｒ２を活性化させる。それにより最後段の単位シフトレジスタＳＲmはリセット状態にされる。
【０３１２】
また逆方向第２スタートパルスＳＰｒ２が活性化すると、順方向リセット信号生成回路３６はその１水平期間後に順方向リセット信号ＲＳｎを活性化させる。応じて逆方向スタートパルス生成回路３４がリセットされる。順方向リセット信号生成回路３６は、その後クロック信号ＣＬＫ２が活性化するのに応じてリセットされる。
【０３１３】
なお順方向シフト時の順方向スタートパルス生成回路３３は、実施の形態３の場合と同様に単位シフトレジスタＳＲ1の出力信号Ｇ1の活性化に応じてリセットされる。また上記したように、順方向シフト時には、逆方向リセット信号生成回路３５が出力する逆方向リセット信号ＲＳｒは活性化されない。
【０３１４】
ここで、第１スタートパルスＳＰ１は、図２３の如く最後段の単位シフトレジスタＳＲmの第３入力端子ＩＮ３と、逆方向スタートパルス生成回路３４の逆方向入力端子ＩＮｒＢにも供給される。実施の形態３での説明から分かるように、順方向シフト時の単位シフトレジスタＳＲmは第１および第２入力端子ＩＮ１，ＩＮ２の信号が活性化するのに応じて出力信号Ｇmを活性化させるのであり、第３入力端子ＩＮ３の信号が活性化してもそれに応じて出力信号Ｇmを活性化させることはない。そのため順方向シフト時の単位シフトレジスタＳＲmの動作は、第１スタートパルスＳＰ１の影響を受けない。
【０３１５】
同様に、順方向シフト時の逆方向スタートパルス生成回路３４は、順方向入力端子ＩＮｎＢの信号がＨレベルになるのに応じて逆方向第２スタートパルスＳＰｒ２を活性化させるのであり、逆方向入力端子ＩＮｒＢの信号が活性化してもそれに応じて逆方向第２スタートパルスＳＰｒ２を活性化させることはない。そのため、順方向シフト時の逆方向スタートパルス生成回路３４の動作は、第１スタートパルスＳＰ１の影響を受けない。
【０３１６】
一方、ゲート線駆動回路３０の逆方向シフト時の動作は、図２７に示すタイミング図のようになる。即ち、フレーム期間の先頭に対応するタイミングで第１スタートパルスＳＰ１が活性化されると、逆方向スタートパルス生成回路３４はその１水平期間後に逆方向第２スタートパルスＳＰｒ２を活性化させる。するとそれを切っ掛けにして、クロック信号ＣＬＫ３，ＣＬＫ２，ＣＬＫ１に同期したタイミングで（即ち１水平期間ごとに）、単位シフトレジスタＳＲm，ＳＲm-1，ＳＲm-2…の出力信号Ｇm，Ｇm-1，Ｇm-2…が順番に活性化される。それによりゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬm，ＧＬm-1，ＧＬm-2…を順に駆動することができる。
【０３１７】
そして最前段の単位シフトレジスタＳＲ1の出力信号Ｇ1が活性化されると、順方向スタートパルス生成回路３３はその１水平期間後に順方向第２スタートパルスＳＰｎ２を活性化させる。それにより最前段の単位シフトレジスタＳＲ1はリセット状態にされる。
【０３１８】
また順方向第２スタートパルスＳＰｎ２が活性化すると、逆方向リセット信号生成回路３５はその１水平期間後に逆方向リセット信号ＲＳｒを活性化させる。応じて順方向スタートパルス生成回路３３がリセットされる。逆方向リセット信号生成回路３５は、その後クロック信号ＣＬＫ１が活性化するのに応じてリセットされる。
【０３１９】
なお、逆方向シフト時の逆方向スタートパルス生成回路３４は、実施の形態３の場合と同様に単位シフトレジスタＳＲmの出力信号Ｇmの活性化に応じてリセットされる。また上記したように、逆方向シフト時には、順方向リセット信号生成回路３６が出力する順方向リセット信号ＲＳｎは活性化されない。
【０３２０】
ここで、第１スタートパルスＳＰ１は、図２３の如く最前段の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１と、順方向スタートパルス生成回路３３の順方向入力端子ＩＮｎＡにも供給される。実施の形態３での説明から分かるように、逆方向シフト時の単位シフトレジスタＳＲ1は第３および第４入力端子ＩＮ３，ＩＮ４の信号が活性化するのに応じて出力信号Ｇ1を活性化させるのであり、第１入力端子ＩＮ１の信号が活性化してもそれに応じて出力信号Ｇ1を活性化させることはない。そのため逆方向シフト時の単位シフトレジスタＳＲ1の動作は、第１スタートパルスＳＰ１の影響を受けない。
【０３２１】
同様に、逆方向シフト時の順方向スタートパルス生成回路３３は、逆方向入力端子ＩＮｒＡの信号がＨレベルになるのに応じて順方向第２スタートパルスＳＰｎ２を活性化させるのであり、順方向入力端子ＩＮｎＡの信号が活性化してもそれに応じて順方向第２スタートパルスＳＰｎ２を活性化させることはない。そのため、逆方向シフト時の順方向スタートパルス生成回路３３の動作は、第１スタートパルスＳＰ１の影響を受けない。
【０３２２】
以上のように、本実施の形態に係るゲート線駆動回路３０によれば、外部から１つのスタートパルス（第１スタートパルスＳＰ１）のみを入力することにより、順方向および逆方向シフトの両方の動作が可能である。
【０３２３】
［変更例］
以上の説明では、ゲート線駆動回路３０を構成する単位シフトレジスタＳＲが、実施の形態３又はその第１の変更例の単位シフトレジスタＳＲ（図１６又は図２０）であると仮定したが、実施の形態３の第２の変更例の単位シフトレジスタＳＲ（図２１又は図２２）を用いることも可能である。
【０３２４】
図２１および図２２の単位シフトレジスタＳＲは、自己の出力信号Ｇの活性化の２水平期間後にリセット状態になる必要があるが、図２３のゲート線駆動回路３０の構成では、順方向シフト時に最後段の単位シフトレジスタＳＲmをリセット状態にできず、逆方向シフト時には第１段目の単位シフトレジスタＳＲ1をリセット状態にできない。
【０３２５】
そのため図２１または図２２の単位シフトレジスタＳＲを用いる場合、順方向シフト時には単位シフトレジスタＳＲmが順方向リセット信号ＲＳｎの活性化に応じてリセット状態になり、逆方向シフト時には単位シフトレジスタＳＲ1が逆方向リセット信号ＲＳｒの活性化に応じてリセット状態になるように構成を変更する必要がある。
【０３２６】
具体的には、図２１および図２２の単位シフトレジスタＳＲ1，ＳＲmの構成を、次のように変更するとよい。例えば、単位シフトレジスタＳＲ1のトランジスタＱ１１ｎのゲートに逆方向リセット信号ＲＳｒを供給し、単位シフトレジスタＳＲmのトランジスタＱ１１ｒのゲートに順方向リセット信号ＲＳｎを供給するように変更する。その場合、単位シフトレジスタＳＲ1のトランジスタＱ１１ｎは、専ら逆方向リセット信号ＲＳｒの活性期間にノードＮ１を放電できればよいので、そのソースは、第１電圧信号端子Ｔ１ではなく第１電源端子Ｓ１に接続させてもよいし、あるいは逆方向リセット信号ＲＳｒと活性期間が重ならないクロック信号を供給してもよい。また単位シフトレジスタＳＲmのトランジスタＱ１１ｒは、専ら順方向リセット信号ＲＳｎの活性期間にノードＮ１を放電できればよいので、そのソースは、第２電圧信号端子Ｔ２ではなく第１電源端子Ｓ１に接続させてもよいし、あるいは順方向リセット信号ＲＳｎと活性期間が重ならないクロック信号を供給してもよい。
【０３２７】
また例えば、単位シフトレジスタＳＲ1に、逆方向リセット信号ＲＳｒの活性化に応じてノードＮ１を放電するトランジスタを別途設け、単位シフトレジスタＳＲmに、順方向リセット信号ＲＳｎの活性化に応じてノードＮ１を放電するトランジスタを別途設けてもよい。
【符号の説明】
【０３２８】
３０  ゲート線駆動回路、３１  クロック信号発生器、３２，３２１，３２２  スタートパルス生成回路、３３  順方向スタートパルス生成回路、３４  逆方向スタートパルス生成回路、３５  逆方向リセット信号生成回路、３６  順方向リセット信号生成回路、ＧＬ  ゲート線、ＳＰ１〜ＳＰ３  第１〜第３スタートパルス、ＳＲ  単位シフトレジスタ。
【図１】
2010033690.tif 000003
【図２】
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【図３】
2010033690.tif 000005
【図４】
2010033690.tif 000006
【図５】
2010033690.tif 000007
【図６】
2010033690.tif 000008
【図７】
2010033690.tif 000009
【図８】
2010033690.tif 000010
【図９】
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【図１０】
2010033690.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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