(57)【要約】【課題】複数のビット線を多重化して１個の端子あたり複数のビット線を対応させた場合においても正確にセル電流を測定できる半導体装置を提供する。【解決手段】第１のビット線及び第２のビット線からなるビット線対と、ビット線対に接続されたメモリセルと、を有する半導体装置は、第１及び第２の電源線と、第１のビット線を第１の電源線に制御可能に接続する第１の制御素子と、第１のビット線を第２の電源線に制御可能に接続する第２の制御素子と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のビット線及び第２のビット線からなるビット線対と、前記ビット線対に接続されたメモリセルと、を有する半導体装置であって、
第１及び第２の電源線と、
前記第１のビット線を前記第１の電源線に制御可能に接続する第１の制御素子と、
前記第１のビット線を前記第２の電源線に制御可能に接続する第２の制御素子と、
を有する半導体装置。
【請求項２】
複数対の前記ビット線対を備え、前記複数対のビット線対に共通に前記第１及び第２の電源線が設けられ、前記第１のビット線ごとに前記第１の制御素子を有し、前記第２のビット線ごとに前記第２の制御素子を有する、請求項１に記載の半導体装置。
【請求項３】
前記第２の電源線が高入力インピーダンス素子に接続される、請求項１または２に記載の半導体装置。
【請求項４】
前記第１の電源線の電流が検知され、前記第２の電源線の電圧が検知される、請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の電源線の電位が所定の電位になるように前記第１の電源線の電圧を制御しながら、前記第１の電源線の電流が測定される、請求項４に記載の半導体装置。
【請求項６】
第３及び第４の電源線と、
前記第２のビット線を前記第３の電源線に制御可能に接続する第３の制御素子と、
前記第２のビット線を前記第４の電源線に制御可能に接続する第４の制御素子と、
をさらに有する、請求項１に記載の半導体装置。
【請求項７】
複数対の前記ビット線対を備え、前記複数対のビット線対に共通に前記第１、第２、第３及び第４の電源線が設けられ、前記第１のビット線ごとに前記第１の制御素子を有し、前記第２のビット線ごとに前記第２の制御素子を有し、前記第３のビット線ごとに前記第３の制御素子を有し、前記第４のビット線ごとに前記第４の制御素子を有する、請求項７に記載の半導体装置。
【請求項８】
前記第２の電源線及び前記第４の電源線がそれぞれ高入力インピーダンス素子に接続される、請求項６または７に記載の半導体装置。
【請求項９】
前記第１の電源線及び前記第３の電源線の電流の少なくとも一方が検知され、前記第２の電源線及び前記第４の電源線の電圧の少なくとも一方が検知される、請求項６乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第２の電源線及び前記第４の電源線の電位がそれぞれの所定の電位になるように前記第１の電源線及び前記第３の電源線の電圧を制御しながら、前記第１の電源線及び前記第３の電源線の少なくとも一方の電流が測定される、請求項９に記載の半導体装置。
【請求項１１】
前記ビット線対ごとに設けられたセンスアンプを備える請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記ビット線対ごとに設けられたセンスアンプを備え、前記所定の電位を前記センスアンプの入力信号として、前記センスアンプの入力オフセットが測定される、請求項１１に記載の半導体装置。
【請求項１３】
請求項１乃至３のいずれか１項に記載の半導体装置の試験方法であって、
前記第２の電源線の電位が所定の電位になるように前記第１の電源線の電圧を制御しながら、前記第１の電源線の電流を測定する、試験方法。
【請求項１４】
請求項６乃至８のいずれか１項に記載の半導体装置の試験方法であって、
前記第２の電源線の電位が第１の所定の電位になり前記第４の電源線の電位が第２の所定の電位になるように前記第１の電源線及び前記第３の電源線の電圧を制御しながら、前記第１の電源線及び前記第３の電源線の少なくとも一方の電流を測定する、試験方法。
【請求項１５】
請求項４、５、９及び１０のいずれか１項に記載の半導体装置の試験方法であって、
検知された電流値を測定対象のメモリセルの特性値として、他の複数のメモリセルの測定特性との違いにより、当該測定対象のメモリセルの良・不良を評価する、試験方法。
【請求項１６】
前記ビット線へ流れ込む電流量と前記ビット線から流れ出る電流量とを前記メモリセルの特性値とする、請求項１５に記載の試験方法。
【請求項１７】
前記電圧を検知する電源線の電位が所定の電位になるように、前記電流を検知する電源線の電圧を制御しながら、前記電流を検知する電源線に流れる電流を測定する場合において、所定の電位による測定点として１点を用いる、請求項１５または１６に記載の試験方法。
【請求項１８】
請求項１２に記載の半導体装置の試験方法であって、
前記ビット線対において前記制御素子に最も近いメモリセルが動作している状態で前記入力オフセットを測定する試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルを有する半導体装置とその試験方法に関する。
【背景技術】
【０００２】
半導体装置には、ＳＲＡＭ（スタティック型ランダムアクセスメモリ）セルなどのメモリセルを有するものがある。このような半導体装置では、一般に複数のメモリセルを配列させてメモリセルアレイとしている。メモリセルアレイにおいては、第１のビット線と第２のビット線とからなるビット線対が複数対設けられ、ビット線対ごとに複数のメモリセルがそのビット線対に接続する。そして、ビット線対に接続した特定のメモリセルに１ビットの二値データを書き込む際には、例えば、書込むべきデータに応じてビット線対の第１及び第２のビット線間に電位差を与えた上で、ワード線などを用いて該当するメモリセルを選択し、そのメモリセルの状態を書込むべきデータに応じた状態とする。また、メモリセルからデータを読み出すときは、例えば、該当するメモリセルを選択した際に第１のビット線と第２のビット線との間に現れる電位差あるいは電流差を検出する。
【０００３】
半導体装置の試験の一環としてメモリセルアレイ部分の試験（メモリテスト）を行う際には、一般に、０／１（“０”及び“１”）の二値データからなるテストパタンをメモリセルに書き込み、書き込んだはずの値がそのメモリセルから正しく読み出せるかどうかを試験している。しかし、簡単な０／１のテストパタンを用いた試験だけでは、メモリセルアレイにおける機能故障は検出できても潜在的な故障は検出できない。そのため、同一テストパタンを繰り返し書き込む試験方法や、書き込み時や読み出し時に電源電圧値を変える試験手法を用いて、潜在的な故障を検出している。
【０００４】
しかしながら、近年、半導体装置製造プロセスの微細化が進行し、それに伴って、半導体装置における故障の原因も複雑化してきており、テストパタンに基づいたテスト手法では潜在的な故障を検出することが困難になってきている。そこで、メモリ評価のために、電圧値、電流値、遅延マージンのような物理量を直接測定し、メモリセルの良・不良を判定する手法が必要になり始めている。
【０００５】
特許文献１（特開２００６−７８２８９号公報）には、ＳＲＡＭを試験する際に動作不良のメモリセル内の個々のトランジスタの電気的特性を非破壊で測定するために、ワード線、ビット線、グランド線及び電源線などに対する制御回路を対応する外部制御回路に切り替える回路を設けることが開示されている。そして特許文献１は、トランスファゲートのような制御素子を介して、任意のメモリセルの電流を測定するを開示している。
【０００６】
特許文献２（特開平８−４５３００号公報）は、半導体メモリにおいて書き込んだデータを確認する試験を高速で行えるようにするために、ビット線対が第１のビット線及び第２のビット線によって構成されているとして、第１のトランジスタを介して第１のビット線が第１の電源線に接続し、第２のトランジスタを介して第２のビット線が第２の電源線に接続するように、２系統の電源線（第１の電源線及び第２の電源線）を設けることを開示している。
【０００７】
特許文献３（特開２００８−９１９０２号公報）は、セルの電圧−電流特性を測定し特性カーブの違いからセルの良・不良を判定する手法を開示している。この方法では、特性カーブにおける微妙な差異から小さな故障までも判別できる可能性が高いが、特性カーブを得るためには複数のレベルの入力信号で何度も電流測定を行う必要があり、テストに要する時間が長くなり、良・不良の選別に要する時間も長くなる。
【０００８】
特許文献４（特開２００３−３２３８００号公報）は、ＳＲＡＭセルを評価するために、センスアンプとともにビット線対に接続される差動電流評価回路を開示している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−７８２８９号公報
【特許文献２】特開平８−４５３００号公報
【特許文献３】特開２００８−９１９０２号公報
【特許文献４】特開２００３−３２３８００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら上述した各先行技術文献に記載の技術を用いて半導体装置の試験を行う際には、以下に述べるように、いくつかの課題が残されている。
【００１１】
第１に、メモリセルの数が多い場合に、正確なセル電流を測定できなくなることが挙げられる。メモリセルの電流をそれぞれ測定するためには、測定用の端子あるいはパッドにビット線が接続されるようにする必要がある。メモリセル数が多い場合には、ビット線対の数も多くなり、特許文献１などに実例が示されるように、セレクタあるいはトランスファーゲートを介して複数のビット線を１つの端子に集約する必要がある。すなわち、セレクタを制御することによって、複数のビット線のうちの任意に選択された１つを切替え可能に端子に電気的に接続できるようにする必要がある。しかしながら、各ビット線に対してそれぞれ接続されるセレクタ間での特性のバラツキにより、すべてのセルに対して同一のバイアス電圧が印加されるように困難である。これは、セレクタを介してセル電流を測定する場合、セル電流とセレクタの内部抵抗との積に比例した電圧降下がセレクタにおいて必ず生じるが、半導体装置製造時のプロセスに起因するばらつきにより、セレクタの内部抵抗はビット線ごとに異なっているためである。そのため、同一の電圧を端子に印加したとしても、選択したビット線に応じてビット線での電圧値が異なることとなり、ビット線ごとにメモリセルのバイアス条件が異なることとなる。メモリセルのバイアス条件が異なるため、正確なセル電流を測定できなくなる。特許文献２に示すように、２系統の電源線を用意し、一方の系統の電源線から一方のビット線に電圧を供給し、他方の系統の電源線から他方のビット線に電圧を供給する構成を採用したとしても、セレクタの内部抵抗のばらつきに起因する課題を解決することはできない。
【００１２】
特許文献３に示すように、セルの電圧−電流特性を測定し特性カーブの違いからセルの良・不良を判定する手法は、特性カーブにおける微妙な差異から小さな故障までも判別できる可能性が高いが、特性カーブを得るためには複数のレベルの入力信号で何度も電流測定を行う必要があり、テストに要する時間が長くなり、良・不良の選別に要する時間も長くなる、という課題を有する。
【００１３】
したがって本発明の目的は、複数のビット線を多重化して１個の端子あたり複数のビット線を対応させた場合においても正確にセル電流を測定できる半導体装置とそのような半導体装置における試験方法とを提供することにある。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、第１のビット線及び第２のビット線からなるビット線対と、ビット線対に接続されたメモリセルと、を有する半導体装置であって、第１及び第２の電源線と、第１のビット線を第１の電源線に制御可能に接続する第１の制御素子と、第１のビット線を第２の電源線に制御可能に接続する第２の制御素子と、を有する。
【００１５】
本発明の試験方法は、本発明の半導体装置の試験方法であって、第２の電源線の電位が所定の電位になるように第１の電源線の電圧を制御しながら、第１の電源線の電流を測定する。
【発明の効果】
【００１６】
本発明によれば、第１及び第２の電源線の一方において電圧を測定しつつ、他方からビット線に電流を供給してその電流を検出することができ、その結果、複数のビット線を多重化して１個の端子あたり複数のビット線を対応させた場合においても正確にセル電流を測定できる。例えば、第１及び第２の電源線の一方において電圧を測定してその測定結果を他方の電源線にフィードバックし、電圧測定値がビット線対によらずに一定になるようにすることにより、制御素子における電圧降下量のばらつきの影響を受けることなく、ビット線端の電圧を正確に測定できてこれを所定値に設定でき、このビット線端の電圧をセルに印加できるようになってその所定値における正確なセル電流を測定できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態の半導体装置の要部の構成を示すブロック図である。
【図２】半導体装置の試験方法を示すフロー図である。
【図３】実施例１の構成を示すブロック図である。
【図４】実施例２の構成の全体を示す回路図である。
【図５】実施例３の構成を示すブロック図である。
【発明を実施するための形態】
【００１８】
次に本発明の実施の形態について、図面を参照して説明する。
【００１９】
図１は、本発明の第１の実施形態の半導体装置の要部の構成を示すブロック図である。第１の実施形態の半導体装置は、例えば、ＳＲＡＭセルを有するメモリセルアレイと、メモリセルアレイに対する制御を行う各種の制御回路と、その他の論理回路などを同一の半導体基板上に形成したものであり、メモリセルアレイ部分は半導体装置内においてメモリマクロ１３として構成されている。本実施形態においてメモリマクロ１３は、各メモリセル１１のアナログ特性を評価できるように、アナログ特性評価端子を有するものとして構成されている。図１は、半導体装置におけるこのようなアナログ特性評価端子付きメモリマクロ１３を示すものである。
【００２０】
メモリマクロ１３は、多数のメモリセル１１と、制御素子２１〜２４と、複数のビット線ＢＴ１，ＢＴ２，…，ＢＢ１，ＢＢ２，…と、ビット線に対して電位を供給しかつ電流／電位測定に用いられる４本の電源線ＶＴ１，ＶＴ２，ＶＢ１，ＶＢ２とを備えている。ビット線ＢＴ１とその相補的なビット線ＢＢ１によって第１のビット線対ＢＴ１／ＢＢ１が構成され、同様に、ｉを２以上の整数として、ビット線ＢＴｉとＢＢｉとによってｉ番目のビット線対ＢＴｉ／ＢＢｉが構成されている。したがって各ビット線対は、符号ＢＴ１，ＢＴ２，…で表される第１のビット線と符号ＢＢ１，ＢＢ２，…で表される第２のビット線との２本のビット線で構成されていることになる。４本の電源線ＶＴ１，ＶＴ２，ＶＢ１，ＶＢ２は、複数対のビット線対に対して共通に設けられており、各メモリセル１１のアナログ特性を測定する際の特性評価用の端子として用いられるものである。
【００２１】
各ビット線対ごとにそれぞれ複数個のメモリセル１１が設けられており、各メモリセル１１は、対応するビット線対の第１のビット線と第２のビット線に接続している。
【００２２】
制御素子は、例えばトランスファゲートあるいはＭＯＳスイッチからなり、ビット線対ごとに４個の制御素子２１〜２４が設けられている。ここで任意の１つのビット線対ＢＴｉ／ＢＢｉ（ｉ≧１）に注目するとして、そのビット線対の第１のビット線ＢＴｉと電源線ＶＴ１との間に制御素子２１が設けられ、第１のビット線ＢＴｉと電源線ＶＴ２との間に制御素子２２が設けられ、第２のビット線ＢＢｉと電源線ＶＢ１との間に制御素子２３が設けられ、第２のビット線ＢＢｉと電源線ＶＢ２との間に制御素子２４が設けられている。ここでビット線ＢＴｉにおいて制御素子２１，２２が接続される方の端点をビット線端Ｖｂｔｉで表わし、ビット線ＢＢｉにおいて制御素子２３，２４が接続される方の端点をビット線端Ｖｂｂｉで表わすものとする。
【００２３】
すなわちこのメモリマクロ１３では、ビット線ごとにそのビット線の一端に２つの制御素子（制御素子２１，２２または制御素子２３，２４）を接続し、これら４つの制御素子２１〜２４からの出力を４本の電源線ＶＴ１，ＶＴ２，ＶＢ１，ＶＢ２に対して別々に接続している。ビット線ＢＴ１，ＢＴ２，…からの出力は、ビット線対ごとの制御素子２１，２２を介して電源線ＶＴ１，ＶＴ２に出力され、ビット線ＢＢ１，ＢＢ２，…からの出力は、ビット線対ごとの制御素子２３，２４を介して電源線ＶＢ１，ＶＢ２に出力されることになる。ここでは、１本のビット線は２つの制御素子を介して独立に２本の電源線に接続するが、ビット線あたりの制御素子の数を３以上として、１本のビット線がそれらの制御素子を介して独立に３本以上の電源線に接続する構成としてもよい。
【００２４】
次に、このように構成されたメモリマクロにおいて各メモリセル１１のアナログ特性を評価する手順を説明する。評価を行う際には、［１］まず、通常のメモリセルアクセス手順を用いて、評価対象となるメモリセルに対して“０”または“１”の値を書き込んだ後にそのメモリセルを通常の読み出し状態に設定し、［２］次に、評価対象となるメモリセルが接続されるビット線対と電源線ＶＴ１，ＶＴ２，ＶＢ１，ＶＢ２とが電気的に短絡状態となるように制御素子２１〜２４を制御し、［３］そして、電源線ＶＴ２（及び／またはＶＢ２）の電圧を測定しながら電源線ＶＴ１（及び／またはＶＢ１）に任意の電圧を印加し、電源線ＶＴ１（またはＶＢ１）に流れる電流を測定する。例えば、評価対象となるメモリセルに保持されている値が“１”の場合には、電源線ＶＴ１に電源電位ＶＤＤを印加し、電源線ＶＢ１に任意の電位を印加し、電源線ＶＢ１に流れる電流を測定する。また、メモリセルの保持値が“０”の場合には、電源線ＶＢ１に電源電位ＶＤＤを印加し、電源線ＶＴ１に任意の電位を印加し、電源線ＶＴ１に流れる電流を測定する。メモリセルの保持値が“１”の場合と“０”の場合の両方で電流測定を実施し、メモリセルのアナログ特性を評価する。本実施形態では、電源線ＶＢ２と電源線ＶＴ２の電圧を測定することによって、メモリセルに実際に印加される電圧を測定するようにしている。電源線ＶＢ２，ＶＴ２の電位測定は一般に高入力インピーダンスで行われるので、制御素子２２，２４における電圧降下量は実質的にゼロとなる。
【００２５】
単に電源線ＶＴ１（ＶＢ１）からメモリセルに電圧を印加し、流れる電流を測定するだけの関連技術における手法では、制御素子における電圧降下により、実際にビット線にかかる電圧（ビット線端Ｖｂｔｉ，Ｖｂｂｉの電圧）と外部から電源線ＶＴ１，ＶＢ１によりビット線に印加される電圧とが異なることになる。しかも半導体製造時のプロセスばらつきによって、制御素子ごとに電圧降下量がばらつくことになる。このためすべてのビット線対を通してメモリセルのバイアス状態を同一することができず、正確なセル電流を測定することができない。これに対して本実施形態では、ビット線端Ｖｂｔｉ，Ｖｂｂｉの電位を観測端子として用いられる電源線ＶＴ２，ＶＢ２により観測してビット線の実際の電位を観測し、所望の電位がビット線に印加されるように電源線ＶＴ１，ＶＢ１を制御することによって、制御素子によって生じる電圧降下やそのような電圧降下量のばらつきの影響をなくすことができるようになる。これにより、本実施形態によれば、すべてのビット線においてメモリセルのバイアス状態を同一にで、正確なセル電流を測定することができる。
【００２６】
上記の説明では、一方の電源線に電源電位ＶＤＤを印加し、他方の電源線における電流を計測することで、メモリセルのアナログ特性を評価している。同様に、電源電位ＶＤＤの代わりに接地電位ＧＮＤを印加することによってもメモリセルのアナログ特性を評価することができる。
【００２７】
上述したものでは、電源線ＶＴ２，ＶＢ２によって測定されたビット線端Ｖｂｔｉ，Ｖｂｂｉの電圧値に応じて，電源線ＶＴ１，ＶＢ１を介してビット線に印加される電圧を制御しているが、そのような制御を行わずにビット線端Ｖｂｔｉ，Ｖｂｂｉの電圧値を電源線ＶＴ２／ＶＢ２端子で測定するだけで、正確な測定バイアス状態から電流測定結果を補正する手法も考えられる。また、一定の電流を電源線ＶＴ１，ＶＢ１からメモリセルに印加し、ヒット線端Ｖｂｔｉ，Ｖｂｂｉの電圧値を電源線ＶＴ２，ＶＢ２によって測定し、測定された電圧に基づいてメモリセル特性を評価する手法も可能である。上記の説明において電源線ＶＴ１，ＶＢ１の役割と電源線ＶＴ２，ＶＢ２の役割を入れ替えても、同様の手法によってメモリセルの評価を行うことが可能である。
【００２８】
図２は、上述したメモリマクロ１３の全体を評価する際の処理手順を示している。メモリマクロ１３の全体の評価は、上記の手順において［１］の評価対象となるメモリセルを１個ずつ順番に変えながら、［２］及び［３］の処理実施することで実施できる（ステップ９１）。すべてのメモリセルの評価が終わると、測定されたアナログ値を解析し（ステップ９２）、その値に基づいて、異常な特性を示すメモリセルを故障セルとして選別する（ステップ９３）。なお、複数のメモリセルの評価が終わった段階で解析を実施することも可能である。このような評価を行う場合、関連技術の手法ではビット線に接続する電源線の電位を変えながら何度も電流測定を実施していたが、本実施形態では、制御素子における影響を補償することができるので、ビット線の電位を１点に固定して評価を実施することができる。評価に用いる電位は、あらかじめシミュレーションなどによって求めておく。評価に用いる電位を適切な値に固定することで、メモリセルのアナログ特性の評価を実現しつつ、測定回数を減らし、評価に要する時間すなわちテスト時間を削減することが可能になる。
【００２９】
以下、テスト時間を削減できることについてさらに詳しく説明する。
【００３０】
上述したように、セルの電圧−電流特性を測定し特性カーブの違いからセルの良・不良を判定する関連技術における手法（例えば特許文献３などに記載の手法）は、特性カーブにおける微妙な差異から小さな故障までも判別できる可能性が高いが、特性カーブを得るためには複数のレベルの入力信号で何度も電流測定を行う必要があり、テストに要する時間が長くなり、良・不良の選別に要する時間も長くなる、という課題を有する。セルの良・不良による特性カーブの差異は、セルに印加される電圧を正確に知ることができるのであれば、電圧における適切な１点での電流測定により判別可能であるが、関連技術においては、セルに印加される電圧値を正確に知ることができたかったために、特性カーブの全体を求めて良・不良を判定するようにしていた。本実施形態では、特性カーブにおいて良・不良を識別するために特徴的な入力レベル（すなわちビット線電位）をあらかじめシミュレーションなどによって求めておき、そのビット線電位の１点のみで電流などのアナログ測定を実施する。本実施形態では、制御素子における電圧降下などの影響を無視でき、セルに印加される電圧を正確に知ることができるので、ビット線電位の１点での電流測定によって、特性カーブを判別することができる。すなわち本実施形態では、特性カーブの特徴を１点で代表させることでたった１回の電流測定でセルの評価を実施でき、アナログ量を用いた評価を高速に実行することができる。
【００３１】
以下、本実施形態に基づく実施例を説明する。
【００３２】
実施例１：
図３は実施例１における構成を示している。実施例１は、２台の電流測定機能付き電源装置４１，４２を用いて、上述したアナログ特性評価端子を備えるメモリマクロ１３を評価する例である。電源装置４１，４２の各々は、所定の電圧値を出力するＦｏｒｃｅ端子と電圧測定を行うＳｅｎｓｅ端子とを備えている。Ｆｏｒｃｅ端子は低インピーダンス端子であって、メモリセルに対して電位を供給するためにためのものである。Ｓｅｎｓｅ端子は高インピーダンス端子である。一方の電源装置４１のＦｏｒｃｅ端子にはメモリマクロ１３の電源線ＶＢ１が接続され、Ｓｅｎｓｅ端子には電源線ＶＢ２が接続されている。他方の電源装置４２のＦｏｒｃｅ端子には電源線ＶＴ１が接続され、Ｓｅｎｓｅ端子には電源線ＶＴ２が接続されている。各電源装置４１，４２は、Ｓｅｎｓｅ端子が所望の任意の電圧になるようにＦｏｒｃｅ端子からの出力を制御する制御機能と、Ｆｏｒｃｅ端子に流れる電流量を測定する機能を有している。この電源装置４１，４２によれば、上記の［３］の処理の自動実行が可能であって、メモリセルのアナログ特性を容易に収集することができるようになる。なお、電流測定機能付き電源装置は、外部測定装置として設けられてもよいし、測定対象のメモリマクロ１３を有する半導体チップ内に設けられる回路であってもよい。なお、電圧入力に応じて出力端子電圧を制御する機能を有する装置であれば、ここで述べた電流測定機能付き電源装置を用いるのと同様の試験を行うことが可能である。
【００３３】
実施例２：
図３は実施例１における構成を示している。実施例２は、上述したアナログ特性評価端子を備えるメモリマクロ１３を評価するための構成であり、メモリマクロ１３と同一の半導体チップに設けられる電流測定補助回路１５と、パッド（ＰＡＤ）を介して電気的に接続される外部の電流測定装置３０とを使用するものである。この実施例では、メモリマクロ１３内の制御素子に該当する要素は、Ｎ型トランジスタで構成されている。ビット線ＢＴ１，ＢＴ２，…，ＢＢ１，ＢＢ２，…は、それぞれＮ型トランジスタのソースに接続する。Ｎ型トランジスタのドレインは、そこに接続するビット線に応じて、電源線ＶＴ１，ＶＴ２，ＶＢ１，ＶＢ２のいずれかに接続する。Ｎ型トランジスタを制御するために、ビット線対ごとに１本の制御信号が用意されており、ビット線対ごとの制御信号Ｃｔｒｌ１，Ｃｔｒｌ２，…は、そのビット線対に属するＮ型トランジスタのゲートに共通に供給されている。
【００３４】
電流測定補助回路は、固定参照電圧を発生する固定参照電圧生成回路１６と、２個の差動アンプ７１，７２と、差動アンプ７１，７２ごとに設けられるＰ型の電流源トランジスタ８１，８２と、Ｐ型の増幅トランジスタ１９と、３個のセレクタとによって構成されている。各増幅アンプ７１，７２の一方の入力端子には、それぞれセレクタを介して、電源電圧ＶＤＤまたは固定参照電圧生成回路１６からの固定参照電圧が供給されるようになっている。電源線ＶＢ２はアンプ７１の他方の入力端子に接続し、電源線ＶＢ１は電流源トランジスタ８１のドレインに接続する。電流源トランジスタ８１のゲートにはアンプ７１の出力が接続し、ソースには電源電圧ＶＤＤが供給されている。同様に、電源線ＶＴ１はアンプ７２の他方の入力端子に接続し、電源線ＶＴ２は電流源トランジスタ８２のドレインに接続する。電流源トランジスタ８２のゲートにはアンプ７２の出力が接続し、ソースには電源電圧ＶＤＤが供給されている。増幅トランジスタ１９のゲートにはセレクタを介してアンプ７１，７２のうちの一方の出力が供給される。増幅トランジスタ１９のドレインはパッドを介して外部の電流測定装置３０に接続し、ソースには電源電圧が供給されている。３個のセレクタは、図において“０”及び“１”で示すように、同一の制御信号ＳＥＬに同期して動作するようになっている。
【００３５】
この構成において、差動アンプ７１，７２の入力は一般に高入力インピーダンスであるから、電源線ＶＢ２，ＶＴ１は高インピーダンス端子に接続され、その電位がそれぞれ差動アンプ７１，７２で検出されることになる。また、電流源トランジスタ８１，８２のドレインは低出力インピーダンスであるので、電源線ＶＢ１，ＶＴ２は低インピーダンス端子に接続され、電流源トランジスタ８１，８２から電流が供給されるとともにその電流値が観測されることになる。
【００３６】
このような実施例において、ビット線ＢＴ１，ＢＢ１に接続するメモリセル１１を測定対象とするときは、制御信号Ｃｔｒｌ１を“１”にすることで、Ｎ型トランジスタを介してビット線ＢＴ１を電源線ＶＴ１，ＶＴ２に接続し、ビット線ＢＢ１を電源線ＶＢ１，ＶＢ２に接続することができる。このとき、ビット線ＢＢ１を介してメモリセルに流れる電流を測定するとすれば、制御信号ＳＥＬを“１”に設定し、それぞれのセレクタを図示“１”の方向へ接続する。これによりアンプ７１は、電源線ＶＢ２の電位が固定参照電圧になるように電流源トランジスタ８１のゲート電圧を制御するため、電流源トランジスタ８１に流れる電流は、メモリセルに流れる電流に等しくなる。一方、アンプ７２と電流源トランジスタ８２とによって、ビット線ＢＴ０には単に電源電位ＶＤＤが印加される。増幅トランジスタ１９には、メモリセル電流の一定倍（例えば１０倍）の電流が流れ、それを外部の電流測定装置３０で測定することによって、メモリセルの電流を測定できる。本実施例ではメモリセル電流を増幅してチップ外部に出力することで、外部の電流測定装置３０に必要な性能を低減できる。
【００３７】
上述したビット線ＢＢ１と対をなすビット線ＢＴ１を介してメモリセルに流れる電流を測定する場合には、制御信号ＳＥＬを“０”として各セレクタが“０”の方向に接続されるようにすればよく、そのようにすることによって上述と同様に測定を行うことができる。ビット線ＢＴ１，ＢＢ１とは異なるビット線対に接続するメモリセルの電流を測定する場合には、制御信号Ｃｔｒｌ１，Ｃｔｒｌ２，…によって該当するビット線対を選択し、その後、上述と同様の手順を実行すればよい。
【００３８】
以上の説明では、Ｐ型トランジスタによって電流源トランジスタを構成し、それによりメモリセルに電流をセルに流し込むこととしたが、電流源トランジスタとしてＮ型トランジスタを用いてメモリセルから電流を引き抜く形にしても、メモリセル特性を電流測定により評価することができる。またビット線ごとに設けられる制御素子は、Ｎ型トランジスタに限られるものではなく、Ｐ型トランジスタを用いてもよいし、あるいは、Ｎ型トランジスタとＰ型トランジスタとを組み合わせて使用してもよい。
【００３９】
実施例３：
図５は実施例３における構成を示している。実施例３は、図１に示した構成において、ビット線対ごとにセンスアンプ１０を接続したものである。センスアンプ１０は、ビット線において、制御素子２１〜２４から見て遠い方の端部に接続している。センスアンプ１０は、メモリセルからの通常のデータ読み出し時に利用する素子である。ここでは、図１の構成においてビット線端Ｖｂｔ１，Ｖｂｔ２，…，Ｖｂｂ１，Ｖｂｂ２，…に対して正確な電位を印加できること利用して、センスアンプ１０の入力電圧オフセットを検出する。
【００４０】
センスアンプの入力電圧オフセットは、センスアンプの一方の入力端子への入力電圧を固定し他方の入力端子への入力電圧を変化させてセンスアンプの出力を変化させたときの、入力電圧の差分として検出できる。このような検出方法を通常のビット線を利用して実施する場合、単にビット線に対して任意の電位を印加しただけでは、センスアンプの入力に任意の電圧を印加できない。これは、通常のメモリマクロの構造上、センスアンプを動作させるためにはビット線対に接続されたいずれかのメモリセルが必ず動作することになり、その動作するメモリセルにビット線から電流が流れることで、制御素子やビット線の抵抗成分によって電圧降下現象が生じるためである。このような電圧降下現象を回避するためには、メモリマクロにおいて、ヒット線対に接続されたすべのメモリセルを動作しないようなモードを新たに追加し、ビット線に電流が流れない状態を用意する必要があるが、そのようにメモリセルの制御系を修正するには大きな工数が必要となる。
【００４１】
これに対して実施例３に示す構成では、図１を用いて説明したように、メモリセルに電流が流れたとしても、ビット線端の位置において正確な電位を印加することが可能であるため、関連技術の手法よりもセンスアンプの入力に正確な電圧を印加することができる。またこのとき、ビット線端に一番近いメモリセルのみを動作させることで、ビット線の抵抗成分による電圧降下現象を最小限に抑えることが可能である。
【００４２】
このように、ビット線端に一番近いメモリセルのみを動作させ、ビット線に電圧を供給するための電源線ＶＴ１，ＶＢ１に印加する電圧値ではなく、電圧検出用の電源線ＶＴ２，ＶＢ２によって検出される電圧値を利用することで、センスアンプに印加される正確な電位を知ることができ、この電位を外部から制御することで、センスアンプの入力オフセット電圧を容易に検出することができるようになる。
【００４３】
以上、本発明の実施の形態の一例を説明したが、本発明は、例えば、半導体装置を出荷する際に不良品の選別を行う場合に適用することが可能である。
【符号の説明】
【００４４】
１０    センスアンプ
１１    メモリセル
１３    メモリマクロ
１５  電流補助回路
１６  固定参照電圧生成回路
１９  増幅トランジスタ
２１〜２４    制御素子
３０    電流測定装置
４１，４２    電源装置
７１，７２    アンプ
８１，８２  電流源トランジスタ
【図１】
2010165390.tif 000003
【図２】
2010165390.tif 000004
【図３】
2010165390.tif 000005
【図４】
2010165390.tif 000006
【図５】
2010165390.tif 000007