(57)【要約】【課題】本発明は、端子のオープンが発生してからそのオープンを検出するまでの異常判定時間と、端子が正常状態に復帰をしてからその復帰を検出するまでの正常復帰時間に違いを設けることができる、端子開放検出装置の提供を目的とする。【解決手段】端子２０の開放を検出する端子開放検出装置であって、端子２０の外部インピーダンスの増加に応じて電流の供給量が低下する電流源３０Ａから、ベース電流が供給されるトランジスタＱ１と、トランジスタＱ１のベース電荷の放電を制限するダイオードＤ１と、トランジスタＱ１のオンオフに連動する出力信号を出力するトランジスタＱ２とを備えることを特徴とする、端子開放検出装置。【選択図】図１
2010190604.tif 000002
【特許請求の範囲】
【請求項１】
端子の開放を検出する端子開放検出装置であって、
前記端子の外部インピーダンスの増加に応じて電流の供給量が低下する電流源から、ベース電流が供給されるトランジスタと、
前記トランジスタのベース電荷の放電を制限するダイオードと、
前記トランジスタのオンオフに連動する出力信号を出力する出力回路とを備えることを特徴とする、端子開放検出装置。
【請求項２】
前記トランジスタのベース−コレクタ間にコンデンサが挿入された、請求項１に記載の端子開放検出装置。
【請求項３】
前記ダイオードは、前記トランジスタに前記ベース電流を供給する供給経路に挿入される、請求項１又は２に記載の端子開放検出装置。
【請求項４】
請求項１から３のいずれか一項に記載の端子開放検出装置と、前記出力信号に基づく制御を行う制御手段とを備える、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、端子の開放を検出する端子開放検出装置及び該端子開放検出装置を備える半導体装置に関する。
【背景技術】
【０００２】
従来技術として、端子のオープン状態を検出することにより、スイッチング素子のスイッチング動作を停止させる保護を行う半導体装置が知られている（例えば、特許文献１参照）。この半導体装置は、特許文献１の図３に示されるように、端子のオープンが実際に起こってから一定期間経過した後に、そのオープンの検出を行うものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−２７４６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の開示技術のままでは、端子の状態がオープン状態から正常状態に復帰したとしても、正常状態への復帰を速やかに検出することができない。
【０００５】
そこで、本発明は、端子のオープンが発生してからそのオープンを検出するまでの異常判定時間と、端子が正常状態に復帰をしてからその復帰を検出するまでの正常復帰時間に違いを設けることができる、端子開放検出装置及び該端子開放検出装置を備える半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明に係る端子開放検出装置は、
端子の開放を検出する端子開放検出装置であって、
前記端子の外部インピーダンスの増加に応じて電流の供給量が低下する電流源から、ベース電流が供給されるトランジスタと、
前記トランジスタのベース電荷の放電を制限するダイオードと、
前記トランジスタのオンオフに連動する出力信号を出力する出力回路とを備えることを特徴とする。
【０００７】
また、上記目的を達成するため、本発明に係る半導体装置は、該端子開放検出装置と前記出力信号に基づく制御を行う制御手段とを備えるものである。
【発明の効果】
【０００８】
本発明によれば、端子のオープンが発生してからそのオープンを検出するまでの異常判定時間と、端子が正常状態に復帰をしてからその復帰を検出するまでの正常復帰時間に違いを設けることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態である半導体装置１００の構成図である。
【図２】端子開放検出装置１０の検出タイミングを示すタイミングチャートである。
【図３】定電流源３０と異なる他の構成例である。
【図４】端子開放検出装置の異常判定時間を長くするための構成例である。
【図５】端子開放検出回路の第１の比較例である。
【図６】端子開放検出回路の第２の比較例である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明を実施するための形態の説明を行う。図１は、本発明の実施形態である半導体装置１００の構成図である。半導体装置１００は、半導体装置１００の端子２０の開放故障及び開放故障からの復帰を検出する端子開放検出回路１０を、半導体集積回路（ＩＣ）として、備えている。半導体装置１００の外部部品との接続を可能にする端子２０には、半導体装置１００が実装される基板と同じ基板に実装された外付け抵抗３０Ｅが接続されている。すなわち、正常状態では、端子２０は外付け抵抗３０Ｅを介してグランドにショートされている。端子開放検出回路１０は、プリント基板実装時のはんだ不良や熱ストレスによるはんだクラックなどの異常が外付け抵抗３０Ｅに発生することによって、ＩＣの端子２０が開放状態となることを検出する。
【００１１】
ＩＣ端子の開放を検出する場合、ノイズ等の誤判定を防ぐために、端子２０が開放されている異常状態が一定時間継続した時に異常フラグを立てることが要求される。また、ＩＣ端子の開放状態が正常状態に復帰した場合、迅速に異常フラグを取り下げることが要求される。
【００１２】
図２は、端子開放検出回路１０の検出タイミングを示すタイミングチャートである。端子開放検出回路１０は、外付け抵抗３０Ｅのはんだクラック等の異常が発生することにより端子２０が開放すると、端子２０が開放した異常発生時点ｔ１から所定時間経過時に（検出タイミングｔ２で）、端子２０の開放を検出したことを表す異常フラグを出力する。異常発生時点ｔ１からその異常を検出する時点ｔ２までの異常判定時間を一定時間（例えば、５０μｓ）以上設けることによって、ノイズ等による誤作動を防止できる。そして、異常検出時点ｔ２の後、端子２０が開放されている異常状態から端子２０が開放されていない正常状態に端子２０の状態が復帰時点ｔ３で復帰をすると、端子開放検出回路１０は、その復帰を復帰時点ｔ３後に速やかに検出する。端子開放検出回路１０は、異常状態から正常状態への復帰を検出した検出時点ｔ４で、異常フラグを取り下げる。端子２０が正常状態に復帰してからその復帰を検出するまでの正常復帰時間（すなわち、ｔ３−ｔ４の期間）を短縮することによって、実際には正常状態であるにもかかわらず、異常状態であると誤認識されている時間を短くすることができる。
【００１３】
図２に示した動作を行う端子開放検出回路１０の構成と端子開放検出回路１０を備える半導体装置１００の構成について、図１を参照しながら詳細説明する。半導体装置１００には、端子開放検出回路１０と、電流源３０Ａと、オペアンプ３０Ｂと、オペアンプ３０Ｂの出力に応じて駆動する出力トランジスタ３０Ｃと、基準電源３０Ｄと、制御部４０とが集積化されている。電流源３０Ａと、電流源３０Ａの下流側にコレクタが接続された出力トランジスタ３０Ｃと、抵抗分割等によって基準電圧を生成する基準電源３０Ｄと、ｎｐｎ型の出力トランジスタ３０Ｃのエミッタと基準電源３０Ｃの基準電圧との電圧差を増幅するオペアンプ３０Ｂと、出力トランジスタ３０Ｃのエミッタに端子２０を介して接続された外付け抵抗３０Ｅとによって、定電流源３０が構成されている。
【００１４】
定電流源３０の構成要素である電流源３０Ａは、複数の電流供給経路を有し、トランジスタ３０Ｃに電流を供給する経路とトランジスタ３０Ｃ以外の回路素子に電流を供給する経路とを有する。電流源３０Ａは、端子２０の外部インピーダンスの増加に応じて電流の供給量が低下するカレントミラーである。図１における外部インピーダンスは、外付け抵抗３０Ｅの抵抗分に相当する。端子２０の外部インピーダンスが増加するにつれて端子２０から流れ出る電流の電流値は小さくなる。そして、端子２０の外部インピーダンスが無限大（つまり、端子２０が開放状態）になると、端子２０から電流は流れ出ない。つまり、電流源３０Ａは、端子２０から電流を流し出すことによって他の回路にも電流を供給することができるが、端子２０から電流を流しだすことができなければ他の回路への電流供給は停止する。
【００１５】
なお、定電流源３０は、ＩＣ端子に外付けされたＩＣ外付け抵抗とＩＣとの組み合わせによるＩＣ内部定電流発生回路であれば、図１の構成に限らない。
【００１６】
図３は、定電流源３０と異なる他の構成例である。図３の定電流源３０は、電流源３０Ａと、電流源３０Ａの下流側にコレクタが接続された出力トランジスタ３０Ｃと、抵抗分割等によって基準電圧を生成する基準電源３０Ｄと、基準電源３０の基準電圧がベースに供給されるＰＮＰトランジスタ３０Ｇと、出力トランジスタ３０ＣのベースとＰＮＰトランジスタ３０Ｇのエミッタとの接続点に定電流を供給する定電流源３０Ｆと、出力トランジスタ３０Ｃのエミッタに端子２０を介して接続された外付け抵抗３０Ｅとを備えることによって、定電流を供給する。
【００１７】
図１において、端子開放検出回路１０は、電流源３０Ａの複数の供給経路のうちの一の供給経路（トランジスタＱ３）からベース電流が供給される第１のトランジスタ（トランジスタＱ１）と、トランジスタＱ１のベース電荷の放電を制限するダイオードＤ１と、トランジスタＱ１のオンオフに連動する出力信号を出力する第２のトランジスタ（トランジスタＱ２）を含む出力回路とを備えている。
【００１８】
トランジスタＱ３のエミッタには、ＩＣの内部電源電圧が接続されている。また、トランジスタＱ３のコレクタとグランドと間に、抵抗Ｒ１と抵抗Ｒ２とを直接接続した分圧回路が設けられている。電流源３０ＡのトランジスタＱ３から流れ出る電流は、ダイオードＤ１を介して、トランジスタＱ１を駆動するベース電流として、トランジスタＱ１のベースに供給される。
【００１９】
ダイオードＤ１は、トランジスタＱ１にベース電流を供給する供給経路に挿入されている。ダイオードＤ１は、例えば、トランジスタのＰＮ接合部を流用すればよい。図１に例示されるように、トランジスタＱ１のベース電荷の放電が制限されるように、ダイオードＤ１を配置することによって、ダイオードＤ１を配置していない場合に比べ、トランジスタＱ１のオフ時間を長くすることができる。図１の場合、ダイオードＤ１のアノードは抵抗Ｒ１と抵抗Ｒ２との接続点に接続され、ダイオードＤ１のカソードはトランジスタＱ１のベースに接続される。
【００２０】
トランジスタＱ１のオンオフに連動する出力信号が、端子２０の開放／非開放を表すステータス信号として、制御部４０に対して出力される。ステータス信号を制御部４０に対して出力する出力回路として、定電流源ｉ１，ｉ２と、トランジスタＱ２が備えられている。トランジスタＱ１のコレクタとトランジスタＱ２のベースとの接続点が定電流源ｉ１の下流側に接続されている。定電流源ｉ２の下流側に接続されたトランジスタＱ２のコレクタが、制御部４０に接続されている。トランジスタＱ１の後段にトランジスタＱ２を設けることによって、トランジスタＱ１の出力の論理レベルが反転したステータス信号を制御部４０に対して出力させることができる。
【００２１】
なお、定電流源ｉ２とトランジスタＱ２とを削除し、定電流源ｉ１の下流側とトランジスタＱ１のコレクタとの接続点を制御部４０に接続する回路を、端子２０の開放／非開放を表すステータス信号を制御部４０に対して出力する出力回路としてもよい。この場合、端子２０の正常状態／異常状態を表す極性は、図２に示した極性に対して反転したものである。
【００２２】
制御部４０は、端子２０の開放／非開放に応じた制御をステータス信号の論理レベルに基づいて行う制御手段である。制御部４０は、端子２０が開放されている異常状態を表す論理レベルのステータス信号が入力された場合には、異常状態に応じた既定の動作を行い、端子２０が開放されていない正常状態を表す論理レベルのステータス信号が入力された場合には、正常状態に応じた既定の動作を行う。例えば、制御部４０がパワーＭＯＳやＩＧＢＴ等の半導体スイッチング素子を駆動する駆動信号を半導体装置１００の出力信号として出力するアプリケーションに使用される場合、端子２０が開放されている異常状態が検出された時点で、当該駆動信号の出力を停止させる。端子２０が開放されることによって、定電流源３０から規定の定電流を半導体装置１００内の各回路に供給することができないという異常状態に陥る。したがって、端子２０が開放されることにより定電流が正常に供給できない異常状態に、半導体スイッチング素子が駆動し続けることを防ぐことができる。
【００２３】
なお、制御部４０は、ステータス信号に応じてパルス信号を出力するトランジスタを含んだ回路でもよいし、メモリが配されたマイクロコンピュータ等の高級な回路素子でもよい。
【００２４】
続いて、半導体装置１００の動作について説明する。端子２０が開放されていない正常状態では、トランジスタＱ３がオンしていることにより、トランジスタＱ１はベース電流が注入されることによりオンしている。トランジスタＱ１のオンによりトランジスタＱ２はオフするので、正常状態を表すＨレベルのステータス信号が制御部４０に出力され続ける。逆に、端子２０が開放されている異常状態では、トランジスタＱ３がオフしていることにより、トランジスタＱ１はオフする。トランジスタＱ１のオフによりトランジスタＱ２はオンするので、異常状態を表すＬレベルのステータス信号が制御部４０に出力され続ける。
【００２５】
ここで、端子２０の開放により異常状態に転じたとき、トランジスタＱ１のベース電荷の放電はダイオードＤ１によって阻止される。そのため、トランジスタＱ１がオンからオフに転じるまでには長い時間（例えば、数〜数十μｓ）を要する。すなわち、ベース電荷の放電を阻止することによって、端子２０が開放する異常が実際に発生した時点からその異常を検出するまでの異常判定時間を長く確保することができる。異常判定時間の調整は、トランジスタＱ１のコレクタにつながる電流源ｉ１の電流値によって行うことができる。電流源ｉ１の電流値を大きくすることによって、異常判定時間を長くすることができる。また、ダイオードＤ１のアノードとグランド間を接続する抵抗Ｒ２の抵抗値によって、異常判定時間を調整してもよい。抵抗Ｒ２の抵抗値を大きくするにつれてベース電荷の放電時間は長くなるので、異常判定時間を長くすることができる。
【００２６】
また、異常判定時間を更に延長したい場合には、図４に示すように、トランジスタＱ１のベース−コレクタ間にコンデンサＣ１を接続するとよい。コンデンサＣ１は、トランジスタＱ１のミラー効果を利用することにより、トランジスタＱ１のベース−エミッタ間（図１の場合、エミッタはグランドに接続）にコンデンサを接続した場合に比べ、トランジスタＱ１の「直流電流増幅率hFE分の１」の容量とすることができる。したがって、トランジスタＱ１のベース−コレクタ間にコンデンサＣ１を挿入することによって、コンデンサＣ１の追加による実装面積の増加を抑えた上で、異常判定時間をコンデンサＣ１の容量に応じて延長することができる。
【００２７】
一方、トランジスタＱ１は、異常状態から正常状態に復帰すると、ベース電流が電流源３０ＡのトランジスタＱ３からダイオードＤ１の順方向に流れて供給されることによって、迅速にオフからオンにすることができる。
【００２８】
以上、上述の実施例によれば、端子２０の開放故障が発生してからその開放故障を検出するまでの異常判定時間と、端子２０が正常状態に復帰をしてからその復帰を検出するまでの正常復帰時間に違いを設け、異常判定時間より短い正常復帰時間を設定することができる。
【００２９】
また、上述の実施例によれば、比較的少ない素子数且つ小さい素子面積でＩＣ端子の開放検出の目的を果たし、ＩＣを安価にすることができる。例えば、図２に示した動作を行う端子解放検出回路として、端子開放検出回路１０以外でも、図５，６に示した構成が挙げられる。
【００３０】
図５の構成では、コンデンサＣ２と抵抗Ｒ３によって時定数を作り出し、異常判定時間を確保している。正常復帰は、抵抗Ｒ３に並行に設けたダイオードＤ２によって抵抗Ｒ３の抵抗分をキャンセルしてコンデンサＣ２を急速放電する。一方、図６の構成では、デジタル回路によりカウンタで時間計測するものである。デジタル回路用の基本クロック発生器（ＣＲ回路、セラロック、水晶などの発振回路）を必要とする。また、正常復帰は、カウンタをキャンセルする回路を設ける必要がある。
【００３１】
このように、図５の構成では、異常判定時間を確保するためにはコンデンサＣ２の容量と抵抗Ｒ３の抵抗値を大きくする必要があり、図６の構成では、異常判定時間を確保しつつ正常復帰時間を短縮するためには基本クロック発生器等の比較的大きな回路を設ける必要がある。したがって、いずれの構成の場合でも、回路規模が大きくなり、ＩＣチップ面積を増大させてしまう。これに対して、本発明に係る上述の実施例によれば、図５，６の構成に比べ素子数や素子面積を減らして、端子の開放を検出することができる。
【００３２】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００３３】
例えば、制御部４０は、半導体装置１００に内蔵されずに、半導体装置１００の外部に実装されるものでもよい。
【符号の説明】
【００３４】
Ｑ１〜Ｑ３  トランジスタ
Ｄ１  ダイオード
Ｃ１  コンデンサ
ｉ１，ｉ２  定電流源
１０  端子開放検出回路
２０  端子
３０Ａ  電流源
３０Ｂ  オペアンプ
３０Ｃ  出力トランジスタ
３０Ｄ  基準電源
３０Ｅ  外付け抵抗
３０Ｆ  定電流源
３０Ｇ  ＰＮＰトランジスタ
４０  制御部
１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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