(57)【要約】【課題】データ保持特性及び書き込み特性に優れ、簡単な回路で構成し得るメモリセルを提供する。【解決手段】セル情報を読み出すメモリセルＭＣ３を選択する読み出し専用ワード線ＷＬＲと、選択されたメモリセルからセル情報を読み出す読み出し専用ビット線ＢＬＲｚとを備えた半導体記憶装置において、セル情報を保持するセル部Ｃと、セル部の一対の出力ノードＮ１，Ｎ２を、書き込み動作時に電源電圧が供給される書き込み専用ワード線ＷＬｘに接続する一対のトランジスタＴＮ１１，ＴＮ１２とを備えたメモリセルＭＣ３と、一対のトランジスタＴＮ１１，ＴＮ１２のゲートに相補信号を書き込みデータとして入力する一対の書き込み専用ビット線ＢＬｘ，ＢＬｚとを備えた。【選択図】図１
2010079980.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを選択する読み出し用ワード線と、
選択されたメモリセルからセル情報を読み出す読み出し用ビット線と
を備えた半導体記憶装置において、
前記セル情報を保持するセル部と、前記セル部の一対の出力ノードを書き込み動作時に電源電圧が供給される書き込み用ワード線に接続する一対のトランジスタとを含むぜメモリセルと、
前記一対のトランジスタのゲートに相補信号を書き込みデータとして入力する一対の書き込み用ビット線と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記一対のトランジスタをＮチャネルＭＯＳトランジスタで構成し、書き込み動作時において選択された前記書き込み用ワード線に低電位側電源を供給することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
書き込み動作時において非選択となる前記書き込み用ワード線に高電位側電源より前記トランジスタのしきい値分低い電圧を供給することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記書き込み用ワード線を読み出し用ワード線と平行に配設し、読み出し用ビット線を前記ワード線と直交する方向に配設したことを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
読み出し用ビット線を前記ワード線と平行に配設し、前記読み出し用ビット線に読み出されたセル情報をセルアレイのワード線方向の端部で中継アンプを介してメインビット線に出力することを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリセルに書き込み専用ポート及び読み出し専用ポートを備えたＳＲＡＭに関するものである。
【背景技術】
【０００２】
図９は、従来のＳＲＡＭのメモリセルを示す。このメモリセルＭＣ１は、セル部Ｃが一対の転送ゲートＴＮ１，ＴＮ２を介してビット線ＢＬｚ，ＢＬｘに接続され、各転送ゲートＴＮ１，ＴＮ２がワード線ＷＬで開閉制御される。
【０００３】
そして、読み出し動作時にはワード線ＷＬが選択されてＨレベルとなると、セル部Ｃに保持されているセル情報が転送ゲートＴＮ１，ＴＮ２を介してビット線ＢＬｚ，ＢＬｘに読み出される。
【０００４】
また、書き込み動作時にはワード線ＷＬが選択されてＨレベルとなると、ビット線ＢＬｚ，ＢＬｘに供給される相補信号が書き込みデータとしてセル部Ｃに書き込まれる。
このようなメモリセルＭＣは、一つの読み出し及び書き込み用ポートを備えた１ＲＷセルとして動作する。
【０００５】
上記のようなメモリセルＭＣ１を多数備えたセルアレイでは、ワード線を選択するワードアドレスでＹ方向、ビット線対を選択するカラムアドレスでＸ方向の選択を行う。
図１０は、読み出し及び書き込み用ポートに加えて、読み出し専用ポートを備えたメモリセルＭＣ２を示す。図９に示すメモリセルＭＣ１に加えて、トランジスタＴＮ３，ＴＮ４と、読み出し専用ビット線ＢＬＲｚと、読み出し専用ワード線ＷＬＲを備えている。
【０００６】
読み出し専用ビット線ＢＬＲｚは、トランジスタＴＮ３，ＴＮ４を介して電源Ｖssに接続されトランジスタＴＮ３のゲートが読み出し専用ワード線ＷＬＲに接続され、トランジスタＴＮ４のゲートがセル部Ｃの一方の出力端子に接続されている。
【０００７】
そして、読み出し動作時に読み出し専用ワード線ＷＬＲが選択されてＨレベルとなるとトランジスタＴＮ３がオンされ、セル部Ｃに格納されているセル情報によりトランジスタＴＮ４のゲートがＨレベルとなると、読み出し専用ビット線ＢＬＲｚにＬレベルのセル情報が読み出される。また、セル部Ｃに格納されているセル情報によりトランジスタＴＮ４のゲートがＬレベルとなると、トランジスタＴＮ４がオフされているので、読み出し専用ビット線ＢＬＲｚがプリチャージレベルとなり、Ｈレベルのセル情報が読み出される。書き込み動作時の動作は、図９に示すメモリセルＭＣ１と同様である。
【０００８】
このような構成より、読み出し及び書き込み用ポートに加えて、読み出し専用ポートを備えた１ＲＷ−１Ｒセルとして動作する。
上記のようなメモリセルＭＣ１，ＭＣ２では、書き込み動作時に非選択状態となるカラムではビット線ＢＬｚ，ＢＬｘはほぼ電源ＶDDレベルのリセットレベルに保持され、選択されたワード線ＷＬに接続される他のカラムのメモリセルで書き込み動作が生じないようにしている。
【０００９】
一方、近年の電源電圧の低電圧化、高集積化及び大規模化にともなうトランジスタサイズの縮小により、トランジスタの物理特性のばらつき、具体的にはしきい値のばらつきが大きくなり、メモリセルでのデータ保持特性あるいは書き込み特性が低下する傾向にある。
【００１０】
例えば、転送ゲートの特性のばらつきにより、選択されたワード線に接続された非選択カラムのメモリセルで書き込み動作時にデータ（セル情報）が破壊されることがある。また、選択されたメモリセルで書き込みに要する時間が増大したり、あるいは書き込み不能となることがある。データ保持特性の向上と書き込み特性の向上とはトレードオフの関係にあり、一方の特性を向上させると他方の特性が低下する。
【００１１】
このような不具合を解決するために、次のような対策が講じられている。第一の対策は、書き込み動作時に非選択カラムのメモリセルでのデータの破壊を防止するために、選択されたワード線ＷＬの電位を電源ＶDDから所定電圧低下させたＶDD−αとする。この結果、転送ゲートの能力が低下してしきい値のばらつきが相対的に小さくなるため、非選択カラムでのデータの破壊が防止される。
【００１２】
第二の対策は、書き込み動作時に選択されたメモリセルでの書き込み動作を高速化するために、選択カラムの各メモリセルの電源ＶDDを降圧する。この結果、メモリセルのトランジスタの能力が、ビット線ＢＬｚ，ＢＬｘに接続される書き込みアンプの能力に対し相対的に低下するため、ビット線ＢＬｚ，ＢＬｘに供給される書き込みデータをメモリセルに書き込み易くなる。
【００１３】
第三の対策は、書き込み動作時に選択されたメモリセルでの書き込み動作を高速化するために、書き込み動作時に選択されたカラムのビット線ＢＬｚ，ＢＬｘに供給する相補信号の低電位側の信号電圧を電源Ｖssより低いＶss−αとする。この結果、ビット線ＢＬｚ，ＢＬｘに書き込みデータとして供給される相補信号の電位差が拡大され、メモリセルへの書き込み動作が高速化される。
【００１４】
しかし、第一の対策では電源ＶDDを降圧する降圧回路と、その降圧電圧を選択されたワード線に供給する選択回路とが必要となる。
同様に、第二の対策では電源ＶDDを降圧する降圧回路と、その降圧電圧を選択されたカラムのメモリセルに供給する選択回路とが必要となる。
【００１５】
また、第三の対策では電源Ｖssより低いＶss−αを発生する電源発生回路が必要となる。
従って、第一及び第二の対策では新たに降圧回路及び選択回路が必要となって複雑な制御が必要となるとともに、回路面積も増大する。第三の対策では、電源発生回路を形成するために、第一及び第二の対策に比してさらに回路面積が増大する。
【００１６】
一方、近年のコンパイルドＳＲＡＭでは、大容量化にともない、ブロック分割技術が導入されている。大容量化にともない、ビット線に接続されるメモリセルの数が増大すると、ビット線の寄生容量が増大する。すると、読み出し動作時に選択されたメモリセルからビット線にセル情報が読み出されるまでの速度が低下し、また消費電流も増大する。
【００１７】
そこで、近年のコンパイルドＳＲＡＭでは、図１１に示すように、各カラム（ｃｏｌ０〜ｃｏｌ３）のビット線を一定のワード数Ｎ毎に分割し、中継アンプＡｍｐを介して接続する構成となっている。
【００１８】
このような構成により、ビット線の容量増大による読み出し速度の低下が防止されている。
図１２は、８０ワードのメモリマクロを構成する場合の従来の手法を示す。セルアレイ１１の最小単位は、同図（ｂ）に示すように、８個のメモリセルＭＣを４カラムでレイアウトしたものである。
【００１９】
図１２（ａ）は、セルアレイ１１をＹ方向に１０個レイアウトして８０ワードのマクロを構成した場合を示す。そして、マクロのＹ方向端部に４カラム分の中継アンプＡｍｐがレイアウトされ、マクロに隣接してワードデコーダー１３がレイアウトされる。中継アンプ１２ａは各カラムのビット線に読み出されるセル情報をバッファリングしてメインビット線あるいは読み出し回路に出力する。
【００２０】
図１２（ｂ）は、セルアレイ１１をＹ方向に５個、Ｘ方向に２個レイアウトして８０ワードのマクロを８カラムで構成した場合を示す。８カラム分の中継アンプ１２ｂが備えられる。
【００２１】
図１２（ｃ）は、８０ワードのマクロを構成するために、セルアレイ１１をＹ方向に３個、Ｘ方向に４個レイアウトして１６カラムのマクロを構成した場合を示す。１６カラム分の中継アンプ１２ｃが備えられる。この場合には、１００ワードのマクロが構成され、２０ワードの余分なメモリセルとなる。
【００２２】
マクロを構成する場合には、同一ワード数のマクロであれば、マクロ形状が正方形に近いほど回路面積を小さくすることができるとともに、消費電流も低減することができる。また、ビット線が短いほど高速動作が可能となる。
【００２３】
しかし、固定された最小単位のセルアレイ１１をレイアウトしてマクロを構成する場合には、マクロ形状を正方形に近づけにくく、図１２（ｃ）に示すように、余分なセルアレイ１１ｘをレイアウトすることもある。また、図１２（ａ）〜（ｃ）に示すように、カラム数が異なるマクロに搭載される中継アンプ１２ａ〜１２ｃでは、カラム数の変化によりカラムデコード機能を変更する必要があり、カラム数が増大するにつれて、複雑な回路となる。
【特許文献１】特開昭５６−１６３５８６号公報
【特許文献２】特開平０１−２０４２９２号公報
【特許文献３】特開平１０−２０８４８４号公報
【特許文献４】特開２００３−１５１２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
図１０に示す１ＲＷ−１Ｒセルでは、メモリセルＭＣ２のデータ保持特性及び書き込み特性を確保するために、種々の対策が提案されているが、複雑な制御が必要であったり、回路面積が増大するという問題点がある。
【００２５】
また、書き込み動作時には、ビット線ＢＬｚ，ＢＬｘから転送ゲートＴＮ１，ＴＮ２を介してセル部Ｃに書き込みデータを供給する構成であるので、多数の非選択セルからのリーク電流の影響によりビット線ＢＬｚ，ＢＬｘの一方の電位が十分に低下しない。従って、書き込み速度が低下し、あるいは書き込みデータを正確に書き込むことができないことがある。
【００２６】
また、図１１に示すブロック分割技術では、各カラムにおいてビット線を分割する毎に中継アンプAmpが必要となるため、回路面積が増大する。また、読み出し動作及び書き込み動作時には選択カラムのビット線電位はアナログ相補信号となるため、これらを中継するために、メモリセルの読み出し動作あるいは書き込み動作のタイミングに合わせて中継アンプを動作させる必要があるため、その制御が複雑となるという問題点がある。
【００２７】
また、図１２に示すように、マクロをレイアウトする際、最小単位となるセルアレイのカラム数が固定されているため、このセルアレイをレイアウトして構成したマクロにおいて、回路面積や消費電流を効率よく低減することが困難であった。
【００２８】
特許文献１には、通常のＳＲＡＭセルが開示されている。
特許文献２には、読み出し専用ポートを備えたＳＲＡＭセルが開示されている。
特許文献３には、多数のブロックで構成されるメモリセルアレイからデータを読み出すためのデータ読み出し回路と、そのタイミング制御回路とが開示されている。
【００２９】
特許文献４には、図１１に示す中継アンプに相当するバンク制御回路を備えたＳＲＡＭが開示されている。
この発明の目的は、データ保持特性及び書き込み特性に優れ、簡単な回路で構成し得るメモリセルを提供することにある。また、マクロの回路面積の縮小及び消費電力の低減に寄与し得る半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００３０】
上記目的は、メモリセルを選択する読み出し用ワード線と、選択されたメモリセルからセル情報を読み出す読み出し用ビット線とを備えた半導体記憶装置において、前記セル情報を保持するセル部と、前記セル部の一対の出力ノードを書き込み動作時に電源電圧が供給される書き込み用ワード線に接続する一対のトランジスタとを含むぜメモリセルと、前記一対のトランジスタのゲートに相補信号を書き込みデータとして入力する一対の書き込み用ビット線とを備えた半導体記憶装置により達成される。
【発明の効果】
【００３１】
開示された半導体記憶装置では、データ保持特性及び書き込み特性に優れ、簡単な回路で構成し得るメモリセルを提供することができる。また、マクロの回路面積の縮小及び消費電力の低減に寄与し得る半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００３２】
以下、この発明を具体化した一実施形態を図面に従って説明する。図１はＳＲＡＭのメモリセルＭＣ３を示し、そのセル部Ｃはインバータ回路の入出力端子を互いに接続して構成される。そして、セル部Ｃは一対の出力端子の一方の電位がＨレベルとなり、他方の電位がＬレベルとなるデータを保持可能となっている。
【００３３】
前記セル部Ｃの一方の出力端子であるノードＮ１はＮチャネルＭＯＳトランジスタＴＮ１１を介して書き込み用ワード線ＷＬｘに接続され、他方の出力端子であるノードＮ２はＮチャネルＭＯＳトランジスタＴＮ１２を介して書き込み用ワード線ＷＬｘに接続されている。
【００３４】
前記トランジスタＴＮ１１のゲートはビット線ＢＬｘに接続され、前記トランジスタＴＮ１２のゲートはビット線ＢＬｚに接続されている。
また、前記ノードＮ２はＮチャネルＭＯＳトランジスタＴＮ１３のゲートに接続され、同トランジスタＴＮ１３のソースは電源Ｖssに接続されるとともに、ドレインはＮチャネルＭＯＳトランジスタＴＮ１４を介して読み出し用ビット線ＢＬＲｚに接続されている。前記トランジスタＴＮ１４のゲートは読み出し用ワード線ＷＬＲに接続されている。
【００３５】
このように構成されたメモリセルＭＣ３の動作を図２に従って説明する。読み出し動作は図１０に示す従来例と同様である。すなわち、読み出し用ワード線ＷＬＲがＨレベルとなると、トランジスタＴＮ１４がオンされる。すると、セル部Ｃの出力信号によりノードＮ２がＨレベルであれば、読み出し用ビット線ＢＬＲｚにＬレベルのセル情報が読み出される。
【００３６】
また、セル部Ｃの出力信号によりノードＮ２がＬレベルであれば、読み出し用ビット線ＢＬＲｚはプリチャージレベルとなって、Ｈレベルのセル情報が読み出される。
そして、カラム選択信号により当該カラムが選択されていれば、読み出し用ビット線ＢＬＲｚに読み出されたセル情報が読み出し回路を経て読み出しデータとして出力される。
【００３７】
書き込み動作時には、図２（ａ）に示すように、選択された書き込み用ワード線ＷＬｘにＬレベル（電源Ｖss）が供給される。この状態で、カラム選択信号により当該カラムが選択されると、ビット線ＢＬｘ，ＢＬｚに相補信号の書き込みデータＷＤが供給される。
【００３８】
すると、ビット線ＢＬｘがＨレベルでビット線ＢＬｚがＬレベルであると、ノードＮ１がＬレベルでノードＮ２がＨレベルとなるセル情報が書き込まれる。また、ビット線ＢＬｘがＬレベルでビット線ＢＬｚがＨレベルであると、ノードＮ１がＨレベルでノードＮ２がＬレベルとなるセル情報が書き込まれる。
【００３９】
このような構成により、ビット線ＢＬｘ，ＢＬｚに供給される書き込みデータＷＤにより、ノードＮ１，Ｎ２のいずれかにトランジスタＴＮ１１，ＴＮ１２を介して書き込み用ワード線ＷＬｘから電源Ｖssが供給されて、書き込み動作が行われる。
【００４０】
従って、選択セルでは非選択セルの影響を受けることなく、ノードＮ１，Ｎ２のいずれかに電源Ｖssが供給されるので、書き込み動作が高速に行われる。
また、選択されたメモリセルと同一カラムで、書き込み用ワード線ＷＬｘが選択されない非選択セルでは、図２（ｂ）に示すように、書き込み用ワード線ＷＬｘはＨレベルに固定される。
【００４１】
この状態で、ビット線ＢＬｘ，ＢＬｚに前記書き込みデータＷＤが供給されると、非選択セルではノードＮ１，Ｎ２のいずれかにノイズｎが発生し、このノイズｎにより非選択セルのセル情報の安定性を損なう可能性がある。
【００４２】
そこで、書き込み動作時に非選択セルのセル情報を安定して保持するために、図２（ｃ）に示すように、書き込み用ワード線ＷＬｘに電源ＶDDからＮチャネルＭＯＳトランジスタのしきい値分低下させたＶDD−αを供給する。
【００４３】
すると、非選択セルではトランジスタＴＮ１１，ＴＮ１２の駆動能力が低下するため、ノイズｎが低減される。
図３は、上記のようなメモリセルＭＣ３を使用してセルアレイを構成する場合の構成を示す。このメモリセルＭＣ３ではトランジスタＴＮ１４のゲートにカラム選択信号ＣＬが供給され、当該カラムの選択時のＨレベルのカラム選択信号ＣＬが供給される。読み出し用ビット線ＢＬＲｚは、書き込み用ワード線ＷＬｘと平行にＸ方向にレイアウトされる。
【００４４】
図４は、前記書き込み用ワード線ＷＬｘに選択信号を供給するワード線駆動回路１ａを示す。ワード線駆動回路１ａの出力回路は、電源ＶDDと電源Ｖssとの間にＮチャネルＭＯＳトランジスタＴＮ１５，ＴＮ１６が直列に接続され、そのトランジスタＴＮ１５，ＴＮ１６の接続ノードが前記書き込み用ワード線ＷＬｘに接続される。
【００４５】
ワード線駆動回路１ａの入力回路であるＮＡＮＤ回路２ａには、ワードデコーダーからデコード信号が入力され、ＮＡＮＤ回路２ａの出力信号がインバータ回路３ａ，３ｂを介して前記トランジスタＴＮ１５のゲートに入力される。また、インバータ回路３ｂの出力信号がインバータ回路３ｃを介して前記トランジスタＴＮ１５のゲートに入力される。このようなワード線駆動回路１ａは、各書き込み用ワード線ＷＬｘ毎にそれぞれ設けられる。
【００４６】
このように構成されたワード線駆動回路１ａでは、書き込み用ワード線ＷＬｘを非選択とするとき、デコード信号に基づいてＮＡＮＤ回路２ａの出力信号がＨレベルとなり、トランジスタＴＮ１５がオンされるとともに、トランジスタＴＮ１６がオフされる。すると、書き込み用ワード線ＷＬｘにＶDD−Ｖthnが供給される。
【００４７】
また、書き込み用ワード線ＷＬｘを選択するとき、デコード信号に基づいてＮＡＮＤ回路２ａの出力信号がＬレベルとなり、トランジスタＴＮ１５がオフされるとともに、トランジスタＴＮ１６がオンされる。すると、書き込み用ワード線ＷＬｘに電源Ｖssレベルが供給される。
【００４８】
図５は、ワード線駆動回路の別例を示す。このワード線駆動回路１ｂの出力回路は、電源ＶDDと電源Ｖssとの間にＰチャネルＭＯＳトランジスタＴＰ１とＮチャネルＭＯＳトランジスタＴＮ１７が直列に接続され、そのトランジスタＴＰ１，ＴＮ１７の接続ノードが前記書き込み用ワード線ＷＬｘに接続される。
【００４９】
ワード線駆動回路１ｂの入力回路であるＮＡＮＤ回路２ｂには、ワードデコーダーからデコード信号が入力され、ＮＡＮＤ回路２ｂの出力信号がインバータ回路３ｄ〜３ｆを介して前記トランジスタＴＰ１，ＴＮ１７のゲートに入力される。
【００５０】
このように構成されたワード線駆動回路１ｂでは、書き込み用ワード線ＷＬｘを非選択とするとき、デコード信号に基づいてＮＡＮＤ回路２ｂの出力信号がＨレベルとなり、トランジスタＴＰ１がオンされるとともに、トランジスタＴＮ１７がオフされる。すると、書き込み用ワード線ＷＬｘにＶDDレベルが供給される。
【００５１】
また、書き込み用ワード線ＷＬｘを選択するとき、デコード信号に基づいてＮＡＮＤ回路２ｂの出力信号がＬレベルとなり、トランジスタＴＰ１がオフされるとともに、トランジスタＴＮ１７がオンされる。すると、書き込み用ワード線ＷＬｘに電源Ｖssレベルが供給される。
【００５２】
図６は、上記のようなメモリセルＭＣ３を使用して構成したセルアレイを示す。同図に示すセルアレイはワードデコーダー３と４カラムのセルアレイ４と、セルアレイ４の一側に各ワード毎に設けられる第一の中継アンプ５とを備えている。
【００５３】
そして、選択されたカラムでは各メモリセルから読み出されたセル情報が読み出し用ビット線ＢＬＲｚを介して第一の中継アンプ５に出力される。
図７は、前記第一の中継アンプ５の具体的構成を示す。前記読み出し用ビット線ＢＬＲｚはＮチャネルＭＯＳトランジスタＴＮ１８のゲートに接続されるとともに、ＰチャネルＭＯＳトランジスタＴＰ２のドレインに接続される。
【００５４】
前記トランジスタＴＰ２のソースには電源ＶDDが供給され、ゲートには読み出し信号ＲＤが入力される。読み出し信号ＲＤは読み出し動作時にＨレベルとなり、読み出し動作時以外ではＬレベルとなる。従って、読み出し用ビット線ＢＬＲｚは、読み出し動作に先立って電源ＶDDレベルにプリチャージされる。
【００５５】
前記トランジスタＴＮ１８のドレインは、ＮチャネルＭＯＳトランジスタＴＮ１９を介してメインビット線ＭＢＬに接続される。メインビット線ＭＢＬは読み出し動作に先立って電源ＶDDレベルにプリチャージされる。
【００５６】
また、前記トランジスタＴＮ１９のゲートには読み出し用ワード線ＷＬＲｚが接続される。読み出し用ワード線ＷＬＲｚは、当該ワードが選択されるとＨレベルとなり、当該ワードが選択されないとき、Ｌレベルとなるようにワードデコーダー３で制御される。
【００５７】
そして、読み出し動作時に、読み出し用ワード線ＷＬＲｚが選択されてＨレベルとなると、読み出し用ビット線ＢＬＲｚにＨレベルのセル情報が読み出されているとき、メインビット線ＭＢＬにＬレベルのデータが読み出される。また、読み出し用ビット線ＢＬＲｚにＬレベルのセル情報が読み出されているとき、メインビット線ＭＢＬにＨレベルのデータが読み出される。
【００５８】
上記のようなセルアレイ４は、各ワード毎に設けられる第一の中継アンプ５をセルアレイ４の一側に設けたので、セルアレイのカラム数を任意に変更可能である。
図８は、８０個のメモリセルすなわち８０ワードのマクロを構成する際に、セルアレイのカラム数を変更した場合のマクロ形状を示す。図８（ａ）は、８ワードのメモリセルＭＣ３を４カラムで構成したセルアレイ７ａをＹ方向に１０個レイアウトして８０ワードのマクロを形成した場合を示す。各セルアレイ７ａに沿ってワードデコーダー３が併設され、各セルアレイ７ａの一側に前記メインビット線ＭＢＬ及び第一の中継アンプ５が設けられる。また、メインビット線ＭＢＬの一端は第二の中継アンプ８を介して他のマクロあるいは読み出し回路に接続される。
【００５９】
図８（ｂ）は、１０ワードのメモリセルＭＣ３を５カラムで構成したセルアレイ７ｂをＹ方向に８個レイアウトして８０ワードのマクロを形成した場合を示す。各セルアレイ７ｂに沿ってワードデコーダー３が併設され、各セルアレイ７ｂの一側に前記メインビット線ＭＢＬ及び第一の中継アンプ５が設けられる。
【００６０】
図８（ｃ）は、１６ワードのメモリセルＭＣ３を８カラムで構成したセルアレイ７ｃをＹ方向に５個レイアウトして８０ワードのマクロを形成した場合を示す。各セルアレイ７ｃに沿ってワードデコーダー３が併設され、各セルアレイ７ｃの一側に前記メインビット線ＭＢＬ及び第一の中継アンプ５が設けられる。
【００６１】
図８（ｄ）は、２０ワードのメモリセルＭＣ３を１０カラムで構成したセルアレイ７ｄをＹ方向に４個レイアウトして８０ワードのマクロを形成した場合を示す。各セルアレイ７ｄに沿ってワードデコーダー３が併設され、各セルアレイ７ｄの一側に前記メインビット線ＭＢＬ及び第一の中継アンプ５が設けられる。
【００６２】
上記のように構成されたでは、次に示す作用効果を得ることができる。
（１）書き込み動作時に、ビット線ＢＬｘ，ＢＬｚに供給される書き込みデータＷＤは各メモリセルＭＣ３のトランジスタＴＮ１１，ＴＮ１２のゲートに供給する。そして、書き込みデータＷＤにより相補動作するトランジスタＴＮ１１，ＴＮ１２の動作により、書き込み用ワード線ＷＬｘに供給される電源Vss（低電位側電源）レベルを該トランジスタＴＮ１１，ＴＮ１２を介してセル部ｃに供給して書き込み動作を行うようにした。従って、ビット線ＢＬｘ，ＢＬｚに非選択セルからのリーク電流が流れないので、書き込み速度を向上させることができる。
（２）ビット線ＢＬｘ，ＢＬｚに供給される電位でセル部Ｃに書き込み動作を行うのではなく、書き込み用ワード線ＷＬｘに供給される電源Ｖssをセル部Ｃに供給して書き込み動作を行うので、書き込み速度を向上させることができる。
（３）非選択状態の書き込み用ワード線ＷＬｘを電源VDD（高電位側電源）レベルとすることにより、選択されたカラム上の非選択セルで書き込み動作は行われない。
（４）非選択状態の書き込み用ワード線ＷＬｘをＶDD−αとすることにより、選択されたカラム上の非選択セルでのデータ保持特性を向上させることができる。
（５）この実施形態のメモリセルＭＣ３は、従来のメモリセルに対し素子数が増大することはない。
（６）メモリセルＭＣ３の読み出し動作及び書き込み動作に対するマージンを確保することができるので、設計が容易である。また、電源電圧の低電圧化に対応し易い。
（７）読み出し用ビット線ＢＬＲｚをＸ方向すなわちワード線方向にレイアウトしてセルアレイを構成し、そのセルアレイのＸ方向端部において、読み出し用ビット線ＢＬＲｚを第一の中継アンプ５に接続したので、各セルアレイのカラム数を任意に選択することができる。
（８）第一の中継アンプ５の出力端子を、Ｙ方向にレイアウトされるメインビット線ＭＢＬに接続して、読み出し用ビット線ＢＬＲｚに読み出されたセル情報を第一の中継アンプ５を介してメインビット線ＭＢＬに読み出すことができる。
（９）各セルアレイの第一の中継アンプ５は、セルアレイのカラム数に関わらず、同一回路で構成することができる。
（１０）各セルアレイのカラム数を任意に設定することができるので、複数のセルアレイを並べて所要のワード数を備えたマクロをレイアウトするとき、そのマクロの形状を正方形に近づけることが容易である。従って、マクロ面積を縮小することができるとともに、消費電流を低減し、かつビット線を短縮して書き込み速度及び読み出し速度を高速化することができる。
【００６３】
上記実施の形態は、以下に示す態様で実施することもできる。
・メモリセルＭＣ３のトランジスタＴＮ１１，ＴＮ１２をＰチャネルＭＯＳトランジスタとしてもよい。この場合には書き込み用ワード線ＷＬｘをその選択時に電源ＶDDレベルとする。
【００６４】
以下に、本発明の諸態様を付記としてまとめる。
（付記１）
メモリセルを選択する読み出し用ワード線と、
選択されたメモリセルからセル情報を読み出す読み出し用ビット線と
を備えた半導体記憶装置において、
前記セル情報を保持するセル部と、前記セル部の一対の出力ノードを書き込み動作時に電源電圧が供給される書き込み用ワード線に接続する一対のトランジスタとを含むぜメモリセルと、
前記一対のトランジスタのゲートに相補信号を書き込みデータとして入力する一対の書き込み用ビット線と
を備えたことを特徴とする半導体記憶装置。
（付記２）
前記一対のトランジスタをＮチャネルＭＯＳトランジスタで構成し、書き込み動作時において選択された前記書き込み用ワード線に低電位側電源を供給することを特徴とする付記１記載の半導体記憶装置。
（付記３）
書き込み動作時において非選択となる前記書き込み用ワード線に高電位側電源より前記トランジスタのしきい値分低い電圧を供給することを特徴とする付記２記載の半導体記憶装置。
（付記４）
前記書き込み用ワード線を読み出し用ワード線と平行に配設し、読み出し用ビット線を前記ワード線と直交する方向に配設したことを特徴とする付記１乃至３のいずれか１項に記載の半導体記憶装置。
（付記５）
読み出し用ビット線を前記ワード線と平行に配設し、前記読み出し用ビット線に読み出されたセル情報をセルアレイのワード線方向の端部で中継アンプを介してメインビット線に出力することを特徴とする付記１乃至３のいずれか１項に記載の半導体記憶装置。
（付記６）
前記メインビット線は、前記セルアレイの端部で前記書き込み専用ビット線と平行に配設したことを特徴とする付記５項記載の半導体記憶装置。
（付記７）
高電位側電源と低電位側電源との間に２つのＮチャネルＭＯＳトランジスタを直列に接続し、該トランジスタの接続ノードを前記書き込み専用ワード線に接続し、前記書き込み専用ワード線の選択時に高電位側のＮチャネルＭＯＳトランジスタのみをオンさせ、前記書き込み専用ワード線の非選択時に低電位側のＮチャネルＭＯＳトランジスタのみをオンさせるワード線駆動回路を備えたことを特徴とする付記３乃至６のいずれか１項に項記載の半導体記憶装置。
【図面の簡単な説明】
【００６５】
【図１】本発明のメモリセルを示す回路図である。
【図２】（ａ）〜（ｃ）は本発明のメモリセルの動作を示す波形図である。
【図３】本発明のメモリセルを示す回路図である。
【図４】ワード線駆動回路を示す回路図である。
【図５】ワード線駆動回路の別例を示す回路図である。
【図６】セルアレイを示す説明図である。
【図７】中継アンプを示す回路図である。
【図８】（ａ）〜（ｄ）はマクロのレイアウト図である。
【図９】従来のメモリセルを示す回路図である。
【図１０】従来のメモリセルを示す回路図である。
【図１１】従来のマクロを示すレイアウト図である。
【図１２】（ａ）〜（ｃ）は従来のマクロのレイアウト図である。
【符号の説明】
【００６６】
ＷＬＲ，ＷＬＲｚ      読み出し専用ワード線
ＭＣ３      メモリセル
ＢＬＲｚ      読み出し専用ビット線
Ｃ      セル部
ＷＬｘ      書き込み専用ワード線
ＴＮ１１，ＴＮ１２      トランジスタ
ＢＬｘ，ＢＬｚ      書き込み専用ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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