(57)【要約】【課題】集積度が高く大容量化が可能な不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】シリコン基板１１上にコントロールゲートとなる電極膜３２と絶縁膜３１とを交互に積層して積層体を形成し、この積層体にワード線方向に延びる複数本の溝３６を形成し、溝３６の内面上にメモリ膜４０を形成する。また、溝３６内にシリコンボディを埋め込み、電荷蓄積膜３８及びシリコンボディをワード線方向に沿って分断することにより、シリコンピラー４５を形成する。これにより、ビット線方向については、メモリセルの構成が簡略化されるため、シリコンピラー４５の配列周期を短くでき、メモリセル１個当たりの面積を小さくできる。【選択図】図２５
2010050127.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ複数の絶縁膜及び電極膜が交互に積層され、積層方向に対して直交する一方向に延びる溝が形成された積層体と、
前記溝の内部に前記一方向に沿って相互に離隔して配列された半導体ピラーと、
前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、
を備え、
前記電荷蓄積膜は、前記一方向に沿って分断されており、前記溝の内部における前記半導体ピラー間の部分と前記電極膜との間には設けられていないことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記積層方向から見て、前記半導体ピラーの形状は矩形であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記一方向における前記半導体ピラーの長さは、前記一方向に対して直交する方向における前記半導体ピラーの長さ以上であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
それぞれ複数の絶縁膜及び電極膜を交互に積層させて積層体を形成する工程と、
前記積層体に積層方向に対して直交する一方向に延びる溝を形成する工程と、
前記溝の内面上に電荷蓄積膜を形成する工程と、
前記溝の内部に半導体部材を埋め込む工程と、
前記電荷蓄積層及び前記半導体部材を前記一方向に沿って分断する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
前記分断する工程は、
マスク膜を形成する工程と、
前記積層方向に対して直交し、前記一方向に対して交差する他方向に延びるラインアンドスペース状のパターンを形成する工程と、
前記パターンの幅を縮小する工程と、
前記パターンをマスクとして前記マスク膜をエッチングする工程と、
前記エッチング後の前記マスク膜の側面上に側壁を形成する工程と、
前記マスク膜を除去する工程と、
前記側壁をマスクとしてエッチングを行い、前記電荷蓄積層及び前記半導体部材を選択的に除去する工程と、
を有することを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、複数の絶縁膜及び複数の電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性の半導体記憶装置として、フラッシュメモリは、今後より一層の大容量化と低コスト化を期待されている。フラッシュメモリを大容量化するための一般的な方法は、リソグラフィ等の加工技術を進歩させて構造を微細化し、メモリセルの集積度を増加させる方法である。しかしながら、加工技術の微細化は既に限界に達しつつあり、これまでのように加工技術の進歩のみに頼っていては、フラッシュメモリの容量を大幅に増加させることは困難である。
【０００３】
そこで新たに注目される技術として、３次元型フラッシュメモリがある。この技術によれば、メモリセルを３次元方向にも積層することで、大容量化を図ることができる（特許文献１参照。）。このような３次元型フラッシュメモリにおいては、平面構造の微細化によって平面内の集積度を向上させ、積層数の増加によって積層方向の集積度を向上させることができる。このため、３次元フラッシュメモリにおいても、より一層の大容量化を図るためには、平面構造を更に微細化することが有効である。
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、集積度が高く大容量化が可能な不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、それぞれ複数の絶縁膜及び電極膜が交互に積層され、積層方向に対して直交する一方向に延びる溝が形成された積層体と、前記溝の内部に前記一方向に沿って相互に離隔して配列された半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、を備え、前記電荷蓄積膜は、前記一方向に沿って分断されており、前記溝の内部における前記半導体ピラー間の部分と前記電極膜との間には設けられていないことを特徴とする不揮発性半導体記憶装置が提供される。
【０００７】
本発明の一態様によれば、それぞれ複数の絶縁膜及び電極膜を交互に積層させて積層体を形成する工程と、前記積層体に積層方向に対して直交する一方向に延びる溝を形成する工程と、前記溝の内面上に電荷蓄積膜を形成する工程と、前記溝の内部に半導体部材を埋め込む工程と、前記電荷蓄積層及び前記半導体部材を前記一方向に沿って分断する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、集積度が高く大容量化が可能な不揮発性半導体記憶装置及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
本実施形態に係る不揮発性半導体記憶装置は、３次元型フラッシュメモリである。本実施形態の特徴を概略的に言えば、コントロールゲートとなる電極膜と絶縁膜との積層体にワード線方向に延びる溝を形成し、この溝の内面上に電荷蓄積膜を形成し、溝内にシリコンボディを埋め込み、電荷蓄積膜及びシリコンボディをワード線方向に沿って分断することにより、シリコンピラーを形成することである。これにより、ビット線方向については、メモリセルの構成が簡略化されるため、メモリセル１個当たりの面積を小さくできる。また、このようにして製造された不揮発性半導体記憶装置においては、電荷蓄積膜はシリコンピラーから見てビット線方向のみに設けられており、ワード線方向に分断されている。これにより、ワード線方向に配列されたメモリセル間の干渉を防止できる。
【００１０】
以下、本実施形態を詳細に説明する。
先ず、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
図１乃至図５は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、
図６及び図７は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、
図８乃至図１０は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図であり、
図１１乃至図１３は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図であり、（ｄ）は（ａ）に示すＣ−Ｃ’線による断面図であり、
図１４乃至図１６は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図であり、
図１７は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示す部分Ｄの拡大図であり、
図１８は、図１７に示す状態の不揮発性半導体記憶装置を例示する模式的回路図であり、
図１９は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、図１７（ｂ）と同じ領域を示し、
図２０乃至図２６は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【００１１】
本実施形態に係る不揮発性半導体記憶装置の製造方法は、３つの工程に大別される。すなわち、
（１）シリコン基板上に複数の下部選択ゲートトランジスタを２次元マトリクス状に配列させて下部選択ゲートトランジスタ部を作製する工程、
（２）下部選択ゲートトランジスタ部の上に複数のメモリセルを３次元マトリクス状に配列させてメモリセル部を作製する工程、
（３）メモリセル部の上に複数の上部選択ゲートトランジスタを２次元マトリクス状に配列させて上部選択ゲートトランジスタ部を作製する工程、
である。
【００１２】
先ず、下部選択ゲートトランジスタ部の作製方法について説明する。
図１（ａ）及び（ｂ）に示すように、シリコン基板１１を用意し、このシリコン基板１１上に、例えばＴＥＯＳ（Tetra-Ethoxy-Silane：正珪酸四エチル（Si(OC2H5)4））を用いてシリコン酸化物を堆積させ、層間絶縁膜１２を形成する。次に、ポリシリコンを堆積させて、下部ゲート電極膜１３を形成する。そして、例えばシリコン窒化物からなる層間絶縁膜１４を形成する。その後、例えばＢＳＧ（Boron Silicate Glass：ボロンドープドシリコンガラス）からなるハードマスク１５を形成する。
【００１３】
次に、図２（ａ）及び（ｂ）に示すように、リソグラフィ法により、ハードマスク１５、層間絶縁膜１４、下部ゲート電極膜１３及び層間絶縁膜１２を加工する。これにより、ビット線方向に配列され、ワード線方向の延びる複数本の溝１６を形成する。なお、上述の各膜の積層方向、ワード線方向及びビット線方向は、相互に直交する方向である。このとき、リソグラフィの最小加工寸法をＦとすると、溝１６の幅は１．５Ｆとし、溝１６の配列周期は３．５Ｆとする。従って、溝１６間の距離は２Ｆとなる。溝１６の形状は、下方に行くほど狭いテーパ状となる。また、溝１６の底部にはシリコン基板１１が露出する。
【００１４】
次に、図３（ａ）及び（ｂ）に示すように、溝１６の内面上に、例えばシリコン窒化物からなり、厚さが例えば２０ｎｍのゲート絶縁膜１７を形成する。
【００１５】
次に、図４（ａ）及び（ｂ）に示すように、ゲート絶縁膜１７上に、例えばアモルファスシリコンからなるスペーサ膜１８を形成する。次に、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）及び希フッ酸処理を行い、溝１６の底部からスペーサ膜１８、ゲート絶縁膜１７及び自然酸化膜等を除去し、シリコン基板１１を露出させる。このとき、スペーサ膜１８は、希フッ酸からゲート絶縁膜１７を保護する保護膜として機能する。
【００１６】
次に、図５（ａ）及び（ｂ）に示すように、溝１６内からスペーサ膜１８（図４参照）を除去した後、シリコンで埋め戻し、溝１６内に半導体部材としてシリコンボディ１９を形成する。
【００１７】
次に、図６に示すように、ハードマスク１５（図５参照）上の全面に、マスク膜としてシリコン窒化膜２１を形成する。次に、シリコン窒化膜２１上にレジスト膜２２を形成する。レジスト膜２２は、ビット線方向、すなわち、溝１６が延びる方向（ワード線方向）に対して直交する方向に延びるラインアンドスペース状のパターンとし、その幅は１Ｆとし、配列周期は２Ｆとする。
【００１８】
次に、図７に示すように、レジスト膜２２をＣＤＥ（Chemical Dry Etching：化学的乾式エッチング）等により等方的にエッチングしてスリミングし、幅を０．５Ｆまで縮小する。このとき、隣り合うレジスト膜２２間の距離は１．５Ｆとなる。そして、このレジスト膜２２をマスクとしてＲＩＥを行い、シリコン窒化膜２１を加工する。これにより、シリコン窒化膜２１が、ビット線方向に延び、ライン部分の幅が０．５Ｆであり、配列周期が２Ｆであるラインアンドスペース状に加工される。その後、レジスト膜２２を除去する。
【００１９】
次に、図８（ａ）及び（ｂ）に示すように、パターニングされたシリコン窒化膜２１を覆うように、全面に例えばシリコン酸化膜を成膜する。次に、このシリコン酸化膜をエッチバックしてシリコン窒化膜２１の両側面上にのみ残留させ、シリコン窒化膜２１の両側面上に、シリコン酸化物からなる側壁２３を形成する。成膜するシリコン酸化膜の厚さは、この側壁２３の幅が０．５Ｆとなるような厚さとする。
【００２０】
次に、図９（ａ）及び（ｂ）に示すように、マスク膜としてのシリコン窒化膜２１をホットリン酸等を用いて除去する。これにより、ハードマスク１５上には側壁２３のみが残される。この結果、側壁２３により、配列周期が１Ｆであり、ライン及びスペースの幅がそれぞれ０．５Ｆであるラインアンドスペース状のパターンが実現される。
【００２１】
次に、図１０（ａ）及び（ｂ）に示すように、側壁２３をマスクとしてＲＩＥ及びウェットエッチングを施し、シリコンボディ１９及びゲート絶縁膜１７を選択的に除去する。このとき、ハードマスク１５もある程度除去されるが、ハードマスク１５は十分に厚いため最後まで残り、その下の下部ゲート電極膜１３等は加工されない。これにより、各溝１６内においてシリコンボディ１９が分断され、ワード線方向に一列に配列された複数本のシリコンピラー２５が形成される。各シリコンピラー２５の形状は、ワード線方向においては下方に行くほど広く、ビット線方向には下方に行くほど狭くなるようなテーパを持った略四角柱形状であり、上方から見ると、矩形である。また、各シリコンピラー２５から見てビット線方向、すなわち、各シリコンピラー２５と下部ゲート電極膜１３等との間には、ゲート絶縁膜１７が残留する。
【００２２】
次に、図１１（ａ）乃至（ｄ）に示すように、側壁２３（図１０参照）を除去する。
次に、図１２（ａ）乃至（ｄ）に示すように、シリコンピラー２５及びゲート絶縁膜１７を、ＲＩＥとウェットエッチング等の組合せによりリセスし、シリコンピラー２５及びゲート絶縁膜１７の上面をハードマスク１５の下面の位置まで低下させる。
次に、図１３（ａ）乃至（ｄ）に示すように、ハードマスク１５を除去する。そして、ＴＥＯＳ等により、溝１６内のシリコンピラー２５間の空間にシリコン酸化物２６を埋め込む。
【００２３】
これにより、各シリコンピラー２５と各下部ゲート電極膜１３との交差部分に、それぞれ縦型のトランジスタが形成され、これが下部選択ゲートトランジスタとなる。下部選択ゲートトランジスタが２次元マトリクス状に配列されることにより、全体として下部選択ゲートトランジスタ部ＬＳＧが作製される。
【００２４】
次に、下部選択ゲートトランジスタ部ＬＳＧの上方に、メモリセル部を形成する。以下、メモリセル部の作製方法について説明する。
図１４（ａ）乃至（ｃ）に示すように、例えばシリコン酸化物からなる絶縁膜３１と、例えばポリシリコンからなる電極膜３２とを相互に積層させて積層体を形成する。例えば、絶縁膜３１及び電極膜３２をそれぞれ４層ずつ成膜する。その後、シリコン酸化膜３３を形成し、シリコン窒化膜３４を形成する。次に、例えばシリコン窒化物又はＢＳＧからなるハードマスク３５を形成する。電極膜３２は、以後の工程において加工され、本実施形態に係る不揮発性半導体記憶装置のワード線となる導電膜である。
【００２５】
以後の作製方法は、上述の下部選択ゲートトランジスタ部の作製方法と共通する部分が多いため、共通部分については簡単に説明する。
図１５（ａ）乃至（ｃ）に示すように、ハードマスク３５、シリコン窒化膜３４、シリコン酸化膜３３、複数の電極膜３２及び複数の層間絶縁膜３１をエッチングして選択的に除去し、ワード線方向に延びる溝３６を形成する。溝３６の形状は、下方に行くほど狭いテーパ形状となる。溝３６は、溝１６の直上域に形成する。
【００２６】
次に、図１６（ａ）乃至（ｃ）に示すように、溝３６の内面上にブロック膜３７としてシリコン酸化膜を例えば５ｎｍの厚さに堆積させ、電荷蓄積膜３８としてシリコン窒化膜を例えば５ｎｍの厚さに堆積させ、トンネル膜３９としてシリコン酸化膜を例えば３．５ｎｍの厚さに堆積させる。ブロック膜３７、電荷蓄積膜３８及びトンネル膜３９により、メモリ膜４０が形成される。その後、溝３６内に半導体部材としてシリコンボディ４４を埋め込む。
【００２７】
次に、上述の側壁転写プロセスによって、溝３６内の電荷蓄積膜３８、トンネル膜３９及びシリコンボディ４４をワード線方向に沿って分断する。以下、この分断方法について説明する。
【００２８】
先ず、シリコン酸化物からなるマスク膜（図示せず）を形成し、ビット線方向に延びライン幅が１Ｆであり配列周期が２Ｆであるラインアンドスペース状のレジストパターン（図示せず）を形成し、ＣＤＥ等により、このレジストパターンのライン幅を縮小する。このとき、後述するサイドエッチング量を見込んで、レジストパターンのライン幅は０．５Ｆよりも細くする。次に、このレジストパターンをマスクとしてマスク膜をエッチングし、ビット線方向に延びライン幅が０．５Ｆ未満であり配列周期が２Ｆであるラインアンドスペース状のマスクパターン（図示せず）を形成する。
【００２９】
その後、レジストパターンを除去し、エッチング後のマスク膜の側面上に厚さが０．５Ｆにサイドエッチング量を加えた厚さの側壁４７（図１７（ａ）参照）を形成し、マスク膜を除去する。これにより、側壁４７により、ビット線方向に延び、ライン幅が０．５Ｆより太く、配列周期が１Ｆであるラインアンドスペース状のパターンを形成する。
【００３０】
次に、図１７（ａ）に示すように、側壁４７をマスクとしてＲＩＥを行う。このＲＩＥの条件は、シリコン酸化物及びシリコン窒化物のエッチングレートに対して、ポリシリコンのエッチングレートが十分に高くなるような条件とする。これにより、溝３６内のメモリ膜４０はほとんど除去されずに、シリコンボディ４４のみを選択的に除去することができる。この結果、シリコンボディ４４がワード線方向に沿って分断され、側壁４７の直下域にシリコンピラー４５が形成される。
【００３１】
次に、側壁４７を残したまま、希フッ酸によるウェットエッチングを行う。これにより、側壁４７間の開口部（以下、「マスク開口部」という）において、シリコン酸化物からなるトンネル膜３９が除去される。次に、側壁４７を残したまま、ホットリン酸によるウェットエッチングを行う。これにより、マスク開口部において、シリコン窒化物からなる電荷蓄積膜３８が除去される。
【００３２】
このとき、図１７（ｂ）に示すように、ウェットエッチングの等方性により、側壁４７の直下域において、トンネル膜３９及び電荷蓄積膜３８が両側方からサイドエッチングされる。例えば、電荷蓄積膜３８の膜厚が５ｎｍである場合、マスク開口部の電荷蓄積膜３８を十分に除去しようとすると、側壁４７の直下域においては、片側５ｎｍ又はそれ以上のサイドエッチングが入り、電荷蓄積膜３８におけるワード線方向の長さが短くなる。一方、ポリシリコンからなるシリコンピラー４５は、上述のウェットエッチングの影響はほとんど受けないため、サイドエッチングにより電荷蓄積膜３８が除去された部分間にもシリコンピラー４５が残留する。
【００３３】
この結果、図１８に示すように、１つのメモリセル内に、電荷蓄積膜を持ち電荷の書き込みによって閾値電圧をシフトさせることができるメモリトランジスタＴ１と、電荷蓄積膜を持たず電荷の書き込みによって閾値電圧をシフトさせることができない非閾値変化トランジスタＴ２とが形成され、相互に並列に接続される。この場合、このメモリセルに値「０」を書き込んでも、メモリトランジスタＴ１の閾値電圧は変化するが、非閾値変化トランジスタＴ２の閾値電圧は変化しない。このため、このメモリセルに対して読出動作を行うと、非閾値変化トランジスタＴ２が先にオンしてしまい、書き込まれた値が「１」であると判定され、誤読出が生じる可能性がある。
【００３４】
そこで、本実施形態においては、これを避けるために、ＲＩＥによってシリコンボディ４４を選択的に除去してシリコンピラー４５を形成した後、図１９に示すように、酸化処理を施す。これにより、シリコンピラー４５のワード線方向側の両側部が、上述の電荷蓄積膜３８のサイドエッチングに相当する深さだけマスク開口部側から酸化され、酸化部分４８となる。その後、側壁４７を除去する。これにより、ワード線方向において、シリコンピラー４５の幅が酸化部分４８が形成された分だけ細くなり、電荷蓄積膜３８の幅にほぼ等しくなる。この結果、メモリセルは図１９に示す領域Ｒ内に形成され、図１８に示す非閾値変化トランジスタＴ２は形成されなくなる。これにより、上述の誤読出の発生を防止できる。
【００３５】
なお、上述の如くシリコンピラー４５の両側部を酸化処理する替わりに、ＣＤＥによりシリコンピラー４５の両側部を除去（リセス）してもよい。この場合、ＣＤＥの条件は、シリコン酸化物及びシリコン窒化物のエッチングレートに対してシリコンのエッチングレートが高く、高い選択比でシリコンのみを除去できるような条件とする。これにより、メモリセルに残るシリコンピラー４５の幅を、電荷蓄積膜４８の幅と同じにする。
【００３６】
以上の方法により、図２０（ａ）乃至（ｃ）に示すように、溝３６内のシリコンボディ４４をワード線方向に分断し、シリコンピラー４５を形成すると共に、電荷蓄積膜３８及びトンネル膜３９をワード線方向に分断することができる。なお、上述の如く、側壁４７の幅は０．５Ｆよりも太く形成されているが、図１７（ｂ）に示す電荷蓄積膜３８及びトンネル膜３９のサイドエッチング並びに図１９に示すシリコンピラー４５の側面酸化により、電荷蓄積膜３８、トンネル膜３９及びシリコンピラー４５の幅は０．５Ｆまで減少する。この結果、ワード線方向において、ライン幅が０．５Ｆ、スペース幅が０．５Ｆの周期構造を実現することができる。そして、シリコンピラー４５はシリコンピラー２５の直上に位置し、シリコンピラー２５に結合される。また、上方から見て、シリコンピラー４５の形状は矩形である。
【００３７】
次に、図２１（ａ）乃至（ｃ）に示すように、シリコンピラー４５及びメモリ膜４０をＲＩＥとウェットエッチング等の組合せによりリセスして、シリコンピラー４５及びメモリ膜４０の上面をハードマスク３５（図２０参照）の下面の位置まで低下させる。その後、ハードマスク３５を除去する。
【００３８】
次に、図２２（ａ）乃至（ｃ）に示すように、シリコンピラー４５間にシリコン酸化物４６を埋め込む。これにより、各シリコンピラー４５と各電極膜３２との交差部分にそれぞれ縦型トランジスタが形成され、これがメモリセルとなる。そして、メモリセルが３次元マトリクス状に配列されることにより、全体としてメモリセル部ＭＳが作製される。
【００３９】
次に、上述の下部選択ゲートトランジスタＬＳＧの作製方法と同様な方法により、メモリセル部ＭＳ上に上部選択ゲートトランジスタ部ＵＳＧを作製する。
すなわち、図２３（ａ）乃至（ｃ）に示すように、メモリセル部ＭＳ上に例えばＴＥＯＳにより層間絶縁膜５２を形成し、例えばポリシリコンからなる上部ゲート電極膜５３を形成し、例えばシリコン窒化物からなる層間絶縁膜５４を形成する。
【００４０】
次に、図２４（ａ）乃至（ｃ）に示すように、ワード線方向に延びるライン状の溝５６を形成し、溝５６の内面上にゲート絶縁膜５７及びスペーサ膜（図示せず）を形成し、溝５６の底面からゲート絶縁膜５７を除去し、スペーサ膜を除去してシリコンボディを埋め込む。そして、側壁転写プロセス及びＲＩＥにより、シリコンボディ及びゲート絶縁膜５７をワード線方向に沿って分断してシリコンピラー６５を形成し、シリコンピラー６５間にシリコン酸化物６６を埋め込む。このとき、シリコンピラー６５はシリコンピラー４５の直上に形成し、シリコンピラー４５に結合させる。上方から見て、シリコンピラー６５の形状は矩形となる。
【００４１】
これにより、各シリコンピラー６５と各上部ゲート電極膜５３との交差部分に、それぞれ上部選択ゲートトランジスタが形成され、全体として上部選択ゲートトランジスタ部ＵＳＧが作製される。なお、下部選択ゲートトランジスタ部ＬＳＧ及び上部選択ゲートトランジスタ部ＵＳＧを作製する際には、ＲＩＥによりシリコンボディ等の分断が可能なので、上述のメモリセル部ＭＳを作製する際のようにウェットエッチングを行う必要がなく、サイドエッチングの問題は生じない。従って、シリコンピラーの両側部を酸化する工程は不要である。
【００４２】
次に、図２５（ａ）乃至（ｃ）に示すように、上部選択ゲートトランジスタ部ＵＳＧ及びメモリ部ＭＳにおける溝５６間の領域に、ワード線方向に延びる溝７０を形成する。溝７０の幅は１Ｆとする。すなわち、幅が２Ｆである溝５６間の帯状の領域内に、幅が１Ｆである溝７０を形成する。次に、溝７０内に例えばシリコン酸化物７１を埋め込む。これにより、上部選択ゲートトランジスタ部ＵＳＧの上部ゲート電極膜５３がビット線方向において分断されてワード線方向に延びるライン状の部材となる。上部ゲート電極膜５３は、ワード線方向に沿って配列されたシリコンピラーの列毎に設けられる。また、メモリセル部ＭＳの電極膜３２もビット線方向において分断されて、ワード線方向に延びるワード線となる。電極膜３２も、ワード線方向に沿って配列されたシリコンピラーの列毎に設けられる。
【００４３】
次に、図２６（ａ）乃至（ｃ）に示すように、上部選択ゲートトランジスタ部ＵＳＧ上に、金属からなり、ビット線方向に延びる複数本のビット線７５を形成する。ビット線７５は例えば上述の側壁転写プロセスによって、幅が０．５Ｆ、配列周期が１Ｆになるように形成する。これにより、ビット線７５はビット線方向に沿って配列されたシリコンピラー６５の列毎に形成され、各シリコンピラー６５の上端部に接続される。以上の工程により、本実施形態に係る不揮発性半導体記憶装置１が製造される。
【００４４】
このようにして製造された不揮発性半導体記憶装置１においては、シリコン基板１１上に、下部選択ゲートトランジスタ部ＬＳＧ、メモリセル部ＭＳ、上部選択ゲートトランジスタ部ＵＳＧがこの順に積層されており、メモリセル部ＭＳにおいては、それぞれ複数の絶縁膜３１及び電極膜３２が交互に積層された積層体が形成されている。そして、この積層体には、ワード線方向に延びる溝３６が形成され、溝３６の内部には、複数本のシリコンピラー４５が設けられている。各溝３６内においては、複数本のシリコンピラー４５がワード線方向に沿って一列に、且つ相互に離隔して配列されている。上方から見て、各シリコンピラー４５の形状は矩形である。そして、絶縁膜３１及び電極膜３２とシリコンピラー４５との間には、電荷蓄積膜３８を含むメモリ膜４０が設けられている。メモリ膜４０のうち電荷蓄積膜３８及びトンネル膜３９はワード線方向に沿って分断されており、各シリコンピラー４５から見てビット線方向のみに設けられており、ワード線方向には設けられていない。
【００４５】
同様に、下部選択ゲートトランジスタ部ＬＳＧにおいても、溝１６内にシリコンピラー２５がワード線方向に沿って相互に離隔して配列されている。シリコンピラー２５と下部ゲート電極膜１３等との間にはゲート電極膜１７が設けられている。ゲート電極膜１７はワード線方向に沿って分断されており、各シリコンピラー２５から見てビット線方向のみに設けられており、ワード線方向には設けられていない。
【００４６】
また、上部選択ゲートトランジスタ部ＵＳＧにおいても、溝５６内にシリコンピラー６５がワード線方向に沿って相互に離隔して配列されている。シリコンピラー６５と上部ゲート電極膜５３等との間にはゲート電極膜５７が設けられている。ゲート電極膜５７はワード線方向に沿って分断されており、各シリコンピラー６５から見てビット線方向のみに設けられており、ワード線方向には設けられていない。
【００４７】
次に、本実施形態の作用効果について説明する。
本実施形態に係る不揮発性半導体記憶装置１においては、図２に示す工程においてワード線方向に延びる溝１６を形成し、図３乃至図５に示す工程において溝１６内にゲート絶縁膜１７及びシリコンボディ１９を形成し、図６乃至図１０に示す工程において側壁転写プロセスによってシリコンボディ１９を１Ｆの周期で分断し、シリコンピラー２５を形成している。また、メモリセル部及び上部選択ゲートトランジスタ部も、同様な方法によって形成している。
【００４８】
このように、本実施形態によれば、シリコンピラーを形成するための空間を、ホール形状ではなくライン形状とすることにより、ライン方向（ワード線方向）については、電荷蓄積膜及びゲート絶縁膜並びにシリコンボディを単に分断するだけでよくなるため、リソグラフィ技術等の加工技術の限界まで微細化することが可能となる。例えば、側壁転写プロセスを駆使してシリコンピラーの配列周期を１Ｆとすることができ、この結果、ワード線方向におけるメモリセルの長さは１Ｆとなる。一方、図２に示す工程において、溝１６はビット線方向については３．５Ｆの配列周期で形成しているため、ビット線方向におけるメモリセルの長さは３．５Ｆとなる。従って、メモリセルの面積は３．５Ｆ２となる。
【００４９】
上述の効果を構成の観点から説明すれば、本実施形態においては、各シリコンピラーから見てワード線方向には電荷蓄積膜及びゲート絶縁膜が設けられていないため、ワード線方向については、電荷蓄積膜及びゲート絶縁膜を設けるためのスペースを確保する必要がない。このため、ワード線方向のメモリセルの長さを、シリコンピラー同士を分離できる最小の長さとすることができる。
【００５０】
また、本実施形態においては、ワード線方向において、電荷蓄積膜３８がシリコンピラー４５毎に分断されているため、ワード線方向におけるメモリセルの長さを短くしても、メモリセル間において電荷が電荷蓄積膜３８を介して移動してしまうことがない。これにより、ワード線方向に配列されたメモリセル間の干渉を防止できるため、電荷保持特性が良好で、誤書込が生じにくい。
【００５１】
更にまた、本実施形態においては、各シリコンピラーがビット線方向に向いた２面においてメモリ膜及びゲート絶縁膜に接しているため、１面のみでメモリ膜及びゲート絶縁膜に接する場合と比較して、メモリセルに対する情報の書込・読出特性及び上部・下部選択ゲートトランジスタの制御特性が優れている。
【００５２】
次に、本実施形態の比較例について説明する。
図２７は、本比較例に係る不揮発性半導体記憶装置を例示する平面図である。
図２７に示すように、本比較例に係る不揮発性半導体記憶装置１０１においては、複数本の電極膜１３２がワード線方向に延びており、電極膜１３２同士はシリコン酸化物１７１によって相互に分離されている。そして、電極膜１３２を貫くように、貫通ホール１５０が形成されており、この貫通ホール１５０の内部に、シリコンピラー１４５が設けられている。シリコンピラー１４５の周囲には、メモリ膜１４０が設けられている。メモリ膜１４０は、ブロック膜、電荷蓄積膜及びトンネル膜により形成されている。
【００５３】
そして、貫通ホール１５０の直径を最小加工寸法Ｆとすると、電極膜１３２の幅は、その内部に貫通ホール１５０を形成するために、２Ｆ以上とする必要がある。また、電極膜１３２間に設けるシリコン酸化物１７１の幅は、１Ｆ以上必要である。従って、本比較例に係る不揮発性半導体記憶装置においては、ワード線方向におけるメモリセルの最小長さは２Ｆとなり、ビット線方向におけるメモリセルの最小長さは３Ｆとなり、メモリセルの面積は６Ｆ２となる。
【００５４】
本比較例においては、貫通ホール１５０の側面上の全体にメモリ膜１４０を形成しているため、貫通ホール１５０の内径はメモリ膜１４０の膜厚の２倍よりも大きくなければならない。また、貫通ホール１５０内には、その形成プロセスの途中で、希フッ酸処理からメモリ膜中のシリコン酸化膜を保護するために、上述のスペーサ膜１８（図４参照）のような保護膜を形成する必要がある。このため、スペーサ膜の膜厚も考慮して貫通ホール１５０の内径を決定する必要がある。例えば、メモリ膜１４０の厚さを１５ｎｍとし、スペーサ膜の厚さを５ｎｍとする場合、貫通ホール１５０の内径は４０ｎｍよりも大きくする必要がある。このように、本比較例においては、最小加工寸法Ｆはリソグラフィ技術の限界によって決まるのではなく、メモリ膜の膜厚によって制限されてしまう。
【００５５】
上述の如く、本実施形態によれば、比較例では６Ｆ２となるメモリセルの面積を、３．５Ｆ２に縮小することができる。この結果、不揮発性半導体記憶装置の集積度を高め、大容量化を図ることができる。
【００５６】
次に、本発明の第２の実施形態について説明する。
図２８（ａ）は本実施形態に係る不揮発性半導体記憶装置を例示する平面図であり、（ｂ）は（ａ）に示す部分Ａを示す平面図である。
図２８（ａ）及び（ｂ）は、本実施形態に係る不揮発性半導体記憶装置のメモリセル部ＭＳを示している。
【００５７】
図２８（ａ）及び（ｂ）に示すように、本実施形態に係る不揮発性半導体記憶装置２の層構造は、前述の第１の実施形態と同様である。本実施形態においては、最小加工寸法Ｆを３０ｎｍとし、メモリ膜４０の厚さを１５ｎｍとしている。この場合、溝３６の幅は１．５Ｆであるから４５ｎｍとなり、メモリ膜４０の厚さは片側１５ｎｍであるから、シリコンピラー４５のビット線方向の幅は１５ｎｍ（＝４５ｎｍ−１５ｎｍ×２）となる。一方、シリコンピラー４５のワード線方向の幅は０．５Ｆであるから１５ｎｍ（＝３０ｎｍ／２）である。従って、上方から見て、シリコンピラー４５の形状は略正方形状となる。これにより、上方から見たシリコンピラー４５の形状をビット線方向を長手方向とする長方形状とする場合と比較して、シリコンピラー４５の全表面積に対する電極膜３２に対向する面の面積の割合が大きくなり、電極膜３２によるチャネルの制御性を向上させることができる。
【００５８】
また、メモリ膜４０の厚さを１５ｎｍとしたまま、最小加工寸法Ｆを３０ｎｍ未満とすれば、上方から見たシリコンピラー４５の形状はワード線方向を長手方向とする長方形状となり、チャネルの制御性をより一層向上させることができる。このように、ワード線方向におけるシリコンピラー４５の長さは、ビット線方向におけるシリコンピラーの長さ以上であることが好ましい。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００５９】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の各実施形態において説明した膜の他に、エッチングストッパ膜、拡散防止膜、上下の膜又は基板との間の整合性を改善するための下地膜等、プロセス上又は特性上の必要に応じて、種々の膜を設けることができる。また、各工程の間には、適宜、前処理工程、洗浄工程、加熱工程等を挿入することができる。更に、前述の下部選択ゲートトランジスタ部、メモリセル部、上部選択ゲートトランジスタ部の周囲には、必要な制御回路及び配線等を設けることができる。
【図面の簡単な説明】
【００６０】
【図１】（ａ）は本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図２】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図３】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図４】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図５】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図である。
【図６】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図である。
【図７】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図である。
【図８】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による工程断面図である。
【図９】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による工程断面図である。
【図１０】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による工程断面図である。
【図１１】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による工程断面図であり、（ｄ）は（ａ）に示すＣ−Ｃ’線による工程断面図である。
【図１２】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による工程断面図であり、（ｄ）は（ａ）に示すＣ−Ｃ’線による工程断面図である。
【図１３】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による工程断面図であり、（ｄ）は（ａ）に示すＣ−Ｃ’線による工程断面図である。
【図１４】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による工程断面図である。
【図１５】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による工程断面図である。
【図１６】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による工程断面図である。
【図１７】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示す部分Ｄの拡大図である。
【図１８】図１７に示す状態の不揮発性半導体記憶装置を例示する模式的回路図である。
【図１９】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図である。
【図２０】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による工程断面図である。
【図２１】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による工程断面図である。
【図２２】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による工程断面図である。
【図２３】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による工程断面図である。
【図２４】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による工程断面図である。
【図２５】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による工程断面図である。
【図２６】（ａ）は第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による工程断面図である。
【図２７】比較例に係る不揮発性半導体記憶装置を例示する平面図である。
【図２８】（ａ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置を例示する平面図であり、（ｂ）は（ａ）に示す部分Ａを示す平面図である。
【符号の説明】
【００６１】
１、２  不揮発性半導体記憶装置、１１  シリコン基板、１２  層間絶縁膜、１３  下部ゲート電極膜、１４  層間絶縁膜、１５  ハードマスク、１６  溝、１７  ゲート絶縁膜、１８  スペーサ膜、１９  シリコンボディ、２１  シリコン窒化膜、２２  レジスト膜、２３  側壁、２５  シリコンピラー、２６  シリコン酸化物、３１  絶縁膜、３２  電極膜、３３  シリコン酸化膜、３４  シリコン窒化膜、３５  ハードマスク、３６  溝、３７  ブロック膜、３８  電荷蓄積膜、３９  トンネル膜、４０  メモリ膜、４４  シリコンボディ、４５  シリコンピラー、４６  シリコン酸化物、４７  側壁、４８  酸化部分、５２  層間絶縁膜、５３  上部ゲート電極膜、５４  層間絶縁膜、５６  溝、５７  ゲート絶縁膜、６５  シリコンピラー、６６  シリコン酸化物、７０  溝、７１  シリコン酸化物、７５  ビット線、１０１  不揮発性半導体記憶装置、１３２  電極膜、１４０  メモリ膜、１４５  シリコンピラー、１５０  貫通ホール、１７１  シリコン酸化物、Ａ、Ｄ  部分、Ｆ  最小加工寸法、ＬＳＧ  下部選択ゲートトランジスタ部、ＭＳ  メモリセル部、Ｒ  領域、Ｔ１  メモリトランジスタ、Ｔ２  非閾値変化トランジスタ、ＵＳＧ  上部選択ゲートトランジスタ部
【図１】
2010050127.tif 000003
【図２】
2010050127.tif 000004
【図３】
2010050127.tif 000005
【図４】
2010050127.tif 000006
【図５】
2010050127.tif 000007
【図６】
2010050127.tif 000008
【図７】
2010050127.tif 000009
【図８】
2010050127.tif 000010
【図９】
2010050127.tif 000011
【図１０】
2010050127.tif 000012
【図１１】
2010050127.tif 000013
【図１２】
2010050127.tif 000014
【図１３】
2010050127.tif 000015
【図１４】
2010050127.tif 000016
【図１５】
2010050127.tif 000017
【図１６】
2010050127.tif 000018
【図１７】
2010050127.tif 000019
【図１８】
2010050127.tif 000020
【図１９】
2010050127.tif 000021
【図２０】
2010050127.tif 000022
【図２１】
2010050127.tif 000023
【図２２】
2010050127.tif 000024
【図２３】
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【図２４】
2010050127.tif 000026
【図２５】
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【図２６】
2010050127.tif 000028
【図２７】
2010050127.tif 000029
【図２８】
2010050127.tif 000030