(57)【要約】【課題】平坦性に優れ、リーク電流低減効果の高いコバルトシリサイドを提供する。【解決手段】半導体基板上のトランジスタの拡散層上にコバルトシリサイドを形成する工程を含む半導体装置の製造方法であって、少なくとも拡散層上に基板加熱を行うことなく第１のコバルト膜９をスパッタ成膜した後、２００〜３５０℃で第２のコバルト膜１０を積層し、シリサイド化を行う。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上のトランジスタの拡散層上にコバルトシリサイドを形成する工程を含む半導体装置の製造方法であって、
少なくとも前記拡散層上に基板加熱を行うことなく第１のコバルト膜をスパッタリングにより成膜した後、２００〜３５０℃で第２のコバルト膜をスパッタリングにより積層し、シリサイド化を行う半導体装置の製造方法。
【請求項２】
前記第１のコバルト膜を成膜した後、酸素を含む雰囲気に曝すことなく第２のコバルト膜を積層する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１及び第２のコバルト膜は、前記トランジスタ上に形成した層間絶縁膜に前記拡散層の一部を露出するコンタクホールを形成した後、該コンタクトホール内に積層される請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記シリサイド化は、熱処理してＣｏＳｉ膜を形成する第１熱処理工程と、未反応のコバルト膜を除去する除去工程と、前記ＣｏＳｉ膜を第１熱処理工程よりも高温で熱処理してＣｏＳｉ２膜を形成する第２熱処理工程を含む請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記コバルトシリサイドの形成された拡散層に接続する金属プラグを形成する工程を有する請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コバルトシリサイドの形成を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ製造において、コンタクト抵抗の増大によるＭＯＳＦＥＴの電流駆動能力の低下が課題となっている。コンタクトの高融点金属／Ｓｉ界面にバリアメタルとしてシリサイド膜を形成し、コンタクト抵抗を低減する方法が考案されている。
【０００３】
例えば、特許文献１には、絶縁膜にコンタクトホールを開孔後、金属薄膜を形成し、Ｎ２ガスあるいはＮＨ３等の窒素を含むガス雰囲気で熱処理を行ない、絶縁膜上では前記金属薄膜の少なくとも表面を窒化し、且つ、コンタクトホール底部では前記金属薄膜を主成分とした金属シリサイド膜とする方法が記載されている。この方法では、コンタクトホール底部のみをシリサイド化するため、続く、金属プラグの形成ではシリサイド膜上に選択的に金属膜を形成することができるとされている。
【０００４】
また、シリサイド化される金属として、従来はチタンが専ら使用されてきたが、構造の幅が０．２５ミクロン以下になると、チタンシリサイドのシート抵抗は増大することが知られている。そこで、チタンシリサイドに換えて、微細構造に適したコバルトシリサイドを用いることが提案されている。しかし、浅いソース／ドレインエリア上に形成される典型的なコバルトシリサイドはコバルトが基板中へ“スパイク”するという問題を抱えている。これは、ダイオードリークが大きいトランジスタは、特にデバイスがその“オフ状態”にある時により大きい電力を消費するため問題となる。これに加えて、このことはソース／ドレイン領域の深さが減少するとより問題となる。
【０００５】
特許文献２では、上記のダイオードリークを解消するため、コバルトを含む材料を、３００ないし５００℃付近の第１の温度で形成する工程、４５０ないし６５０℃付近の第２の温度において、１０ないし１２０秒間の時間、第１のアニール工程を実行して、コバルトを含む材料の一部分を、ソースおよびドレイン領域中の半導体基板の一部分およびゲート構造の一部分と反応させて、コバルトを含む材料の残りの部分を未反応のままとする工程、前記コバルトを含む材料の前記未反応部分を除去する工程、および７００ないし９００℃付近の第３の温度で、１０ないし１２０秒間の時間、第２のアニール工程を実行する工程、を含む方法が提案されている。
【０００６】
さらに、シリサイド化可能な金属層を形成した後、その表面を酸素透過能の小さいＴｉＮ等のキャップ層で覆い、シリサイド化可能金属層の酸化を防ぐ技術が知られている。例えば、特許文献３では、シリコン基板を２．０Ｅ−６〜１．２Ｅ−５Ｐａ（１．５Ｅ−８〜９Ｅ−８Ｔｏｒｒ）に真空排気した状態で、３３０〜３９５℃で加熱し、スパッタ法によりコバルト膜を全面に成膜した後、次に、大気に曝すことなくシリコン基板上に酸素透過性の小さなキャップ層、例えばＴｉＮ層を形成する。基板温度を４５０〜５５０℃に上昇させ、アニール処理により１次コバルトシリサイド膜を形成する。硫酸と過酸化水素の混合液により、Ｓｉと反応していないコバルト膜とキャップ層を除去し、その後、６５０℃以上の熱処理により２次コバルトシリサイド膜を形成する。
【０００７】
特許文献３では、基板温度３０℃でコバルトをスパッタリングした場合、リーク電流が広い範囲に亘って大幅に発生しているとしている。従って、リーク電流低減の観点からは、スパッタリング時に基板を加熱することはほぼ必須と考えられるとしている（特許文献３の［００４６］、［００４７］、図４（Ｂ）参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−１１２１５７号公報
【特許文献２】特開平１１−２３３４５６号公報
【特許文献３】特開２００４−１４０１８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
このように、従来は、シリサイド化するためのコバルト膜の成膜は、３００℃以上の温度で成膜されることが一般的であった。しかしながら、本発明者による検討によれば、３００℃以上の温度で成膜されたコバルト膜は、結晶粒界が大きく、平坦性が悪くなる。平坦性の悪いコバルト膜をシリサイド化しても、リーク電流の低減に限界があることが確認された。
【００１０】
一方、基板加熱することなく低温で成膜したコバルト膜は、上記の通り、リーク電流低減の観点からは採用され難いものである。
【課題を解決するための手段】
【００１１】
本発明者は、基板加熱することなく成膜されたコバルト膜と基板加熱して成膜されたコバルト膜を組み合わせることで、平坦性に優れ、リーク電流低減効果に優れたコバルトシリサイドが形成できることを見出した。
【００１２】
本発明の一実施形態によれば、半導体基板上のトランジスタの拡散層上にコバルトシリサイドを形成する工程を含む半導体装置の製造方法であって、少なくとも前記拡散層上に基板加熱を行うことなく第１のコバルト膜をスパッタリングにより成膜した後、２００〜３５０℃で第２のコバルト膜をスパッタリングにより積層し、シリサイド化を行う半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
平坦性に優れ、リーク電流低減効果に優れたコバルトシリサイドが形成できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態になる半導体装置の製造方法を例示する工程断面図である。
【図２】本発明の一実施形態になる半導体装置の製造方法を例示する工程断面図である。
【図３】本発明の一実施形態になる半導体装置の製造方法を例示する工程断面図である。
【図４】本発明の一実施形態になる半導体装置の製造方法を例示する工程断面図である。
【図５】本発明の一実施形態になる半導体装置の製造方法を例示する工程断面図である。
【図６】本発明の一実施形態になる半導体装置の製造方法を例示する工程断面図である。
【図７】本発明の一実施形態になる半導体装置の製造方法を例示する工程断面図である。
【図８】本発明の一実施形態になる半導体装置の製造方法を例示する工程断面図である。
【図９】室温でスパッタ成膜したコバルト膜の表面状態を示すＳＥＭ写真である。
【図１０】４００℃でスパッタ成膜したコバルト膜の表面状態を示すＳＥＭ写真である。
【図１１】リーク電流特性を示すグラフである。
【発明を実施するための形態】
【００１５】
まず、低温成膜されたコバルト膜の平坦性について説明する。図９は、アスペクト比約２．５（開口径約４００ｎｍ、深さ約１μｍ）のコンタクトホール内に１．３Ｅ−６〜１．０７Ｅ−５Ｐａ（１Ｅ−８〜８．０Ｅ−８Ｔｏｒｒ）に真空排気した状態で、基板温度を室温にして、スパッタ法によりコバルト膜を１０ｎｍ形成した時のコバルト膜の表面形状を示すＳＥＭ写真である。この時、ＤＣ  Ｐｏｗｅｒ  は３〜５ＫＷである。一方、図１０は、基板温度を４００℃としたときのコバルト膜の表面形状を示すＳＥＭ写真である。４００℃でコバルト膜をスパッタ成膜した場合、結晶粒界が大きく、平坦性が悪いことが分かる。これに対して、室温でスパッタ成膜した場合、結晶粒界はほとんど見られず、平坦性に優れることが分かる。
【００１６】
次に、本発明の半導体装置の製造方法について、具体例を挙げて説明する。
【００１７】
図１〜図８は、本発明の一実施形態になる半導体装置の製造方法を示す工程断面図であり、トランジスタの拡散層にコンタクトプラグを形成する場合の工程を示している。
【００１８】
まず、シリコン基板１上にリソグラフィとドライエッチングにより素子分離領域となる部分を溝状に加工する。シリコン基板１上部にＣＶＤ法により酸化膜を形成する。ＣＭＰまたはエッチングにより前記酸化膜表面を平坦にし、素子分離領域２を形成する。半導体基板１上部にゲート酸化膜３を熱酸化により形成する。ゲート酸化膜３上部にＣＶＤ法によりポリシリコン４を成膜し、その上部にタングステン膜５を成膜し、ポリメタルゲートを形成する。リソグラフィとドライエッチングによりポリメタルゲートをパターニングする。ゲート電極両脇のシリコン基板１上に拡散注入によってソース・ドレイン領域６を形成する。ＣＶＤ法によりゲート電極の周りをシリコン窒化膜７で覆い、エッチングによりゲート電極側面保護膜７を形成する。その後、層間絶縁膜８を成膜した後、ソース・ドレイン領域６の一方にコンタクトホールを形成する（図１）。
【００１９】
基板をＤＨＦに浸し、ソース・ドレイン領域６表面を、洗浄、水素終端する。１．３Ｅ−６〜１．０７Ｅ−５Ｐａ（１Ｅ−８〜８．０Ｅ−８Ｔｏｒｒ）に真空排気した状態で、基板温度を室温にして、スパッタ法により第１のコバルト膜９を１０ｎｍ形成する（図２）。ＤＣ  Ｐｏｗｅｒ  は３〜５ＫＷである。その後、大気に曝すことなく、基板温度を２００〜３５０℃にし、スパッタ法により第２のコバルト膜１０を４０ｎｍ形成する（図３）。その後、５００〜５５０℃の熱処理をする。第１のコバルト膜９と第２のコバルト膜１０の一部は基板のシリコンと反応しＣｏＳｉ膜１１を形成する（図４）。濃硫酸により未反応のコバルト膜を除去する（図５）。７００〜８００℃の熱処理によりＣｏＳｉ膜１１をＣｏＳｉ２膜１２に変換する（図６）。ＣＶＤ法により接着層として、ＴｉＮ層１３を成膜する（図７）。ＣＶＤ法により高融点金属のタングステン膜を成膜し、エッチバック等で平坦化することによりコンタクトプラグ１４を形成する（図８）。
【００２０】
第１のコバルト膜と第２のコバルト膜の膜厚については、特に制限はないが、平坦性を有効に達成するために、第１のコバルト膜は１ｎｍ以上の膜厚で成膜することが好ましい。
【００２１】
以上の説明では、コンタクトボトム部にシリサイドを形成する方法について説明したが、これに限定されず、層間絶縁膜８を成膜する前に、ソース・ドレイン領域６の両方をシリサイド化しても良い。また、ゲート電極がポリシリコンゲートである場合には、ゲート電極上にコバルトシリサイドを形成しても良い。
【００２２】
また、コバルトシリサイドの形成を２段階の熱処理により行っているが、これに限定されず、１段階の熱処理によりコバルト膜を直接ＣｏＳｉ２膜としても良い。
【００２３】
本実施形態により作製したコバルトシリサイド膜と、３５０℃でコバルト膜をスパッタ成膜した後、同様にシリサイド化したコバルトシリサイド膜について、リーク電流の評価を行った。結果を図１１に示す。図１１では、縦軸に累積確率（cumulative probability）を横軸にリーク電流（Ａ）を示す。白丸が本実施形態により作製したコバルトシリサイドであり、黒四角が３５０℃でコバルトを成膜した場合を示している。同図から明らかなように、本実施形態により作製したコバルトシリサイド膜は、従来法よりもリーク電流特性に優れていることが分かる。
【００２４】
上記効果が得られる理由は定かではないが、第１のコバルト膜と第２のコバルト膜とを積層したことにより、室温のみで成膜をしたコバルト膜（第１のコバルト膜のみ）に比べ表面が酸化されにくく、２００℃以上で成膜をしたコバルト膜（第２のコバルト膜のみ）に比べ、成膜初期に基板へ与えるチャージアップダメージの少ないコバルトシリサイド膜が形成できたことによるものと推察している。
【符号の説明】
【００２５】
１    シリコン基板
２    素子分離領域
３    ゲート酸化膜
４    ポリシリコン
５    タングステン膜（ポリメタルゲート）
６    ソース・ドレイン領域
７    シリコン窒化膜（サイドウォール）
８    層間絶縁膜
９    第１のコバルト膜
１０  第２のコバルト膜
１１  ＣｏＳｉ膜
１２  ＣｏＳｉ２膜
１３  ＴｉＮ層
１４  コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１１】
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【図９】
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【図１０】
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