(57)【要約】【課題】チャネル領域に歪みを印加することによりデバイス特性を改善した半導体装置を提供すること。【解決手段】第一半導体からなる半導体基板１と、半導体基板１上に形成されたゲート絶縁膜２と、ゲート絶縁膜２上に形成されたゲート電極３と、ゲート絶縁膜２を介したゲート電極３下のチャネル領域４と、チャネル領域４に隣接する不純物原子が注入されたソース／ドレイン拡散層領域５，６と、を有し、ソース／ドレイン拡散層領域５，６に第一半導体と格子定数の異なる第二半導体の結晶からなる一軸歪み誘発層７を含み、一軸歪み誘発層７の底部と半導体基板１との界面で格子不整合が起こっており、一軸歪み誘発層７を形成した際に生じる半導体基板１との格子整合に起因する歪みが緩和している。【選択図】図１
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【特許請求の範囲】
【請求項１】
第一半導体からなる半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜を介した前記ゲート電極下のチャネル領域と、前記チャネル領域に隣接する不純物原子が注入されたソース／ドレイン拡散層領域と、を有し、
前記ソース／ドレイン拡散層領域に前記第一半導体と格子定数の異なる第二半導体の結晶からなる一軸歪み誘発層を含み、
前記一軸歪み誘発層の底部と前記半導体基板との界面で格子不整合が起こっており、
前記一軸歪み誘発層を形成した際に生じる前記半導体基板との格子整合に起因する歪みが緩和している、半導体装置。
【請求項２】
前記半導体基板の表面と前記ゲート絶縁膜との間に、前記第一半導体と格子定数の異なる第三半導体からなる二軸歪みチャネル層を、さらに有し、前記二軸歪みチャネル層の底部と前記半導体基板との界面に格子不整合が起こっていない、請求項１に記載の半導体装置。
【請求項３】
前記一軸歪み誘発層の前記第二半導体と前記二軸歪みチャネル層の前記第三半導体とが同一の物質からなる、請求項２に記載の半導体装置。
【請求項４】
第一半導体からなる半導体基板と、前記半導体基板上の前記第一半導体と格子定数の異なる第三半導体からなる二軸歪みチャネル層と、前記二軸歪みチャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜を介した前記ゲート電極下のチャネル領域と、前記チャネル領域に隣接する不純物原子が注入されたソース／ドレイン拡散層領域と、を有し、
さらに、前記ソース／ドレイン拡散層領域に含まれる前記二軸歪みチャネル層上に前記第一半導体と格子定数の異なる第二半導体からなる一軸歪み誘発層を備え、
前記一軸歪み誘発層の底部と前記二軸歪みチャネル層との界面に格子不整合が起こっておらず、
前記二軸歪みチャネル層の底部と前記半導体基板との界面は、前記ソース／ドレイン拡散層領域では格子不整合が起こっており、
前記チャネル領域では格子不整合が起こっていない、半導体装置。
【請求項５】
前記一軸歪み誘発層の前記第三半導体と前記二軸歪みチャネル層の前記第二半導体とが同一の物質からなる、請求項４に記載の半導体装置。
【請求項６】
前記第二半導体の格子定数および前記第三半導体の格子定数が前記第一半導体の格子定数よりも大きい、請求項２または４に記載の半導体装置。
【請求項７】
第一半導体からなる半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜を介した前記ゲート電極下のチャネル領域と、前記チャネル領域に隣接する不純物原子が注入されたソース／ドレイン拡散層領域と、を有し、
前記ソース／ドレイン拡散層領域に前記第一半導体と格子定数の異なる第二半導体の結晶からなる一軸歪み誘発層を含み、
前記一軸歪み誘発層の厚さが前記第一半導体と前記第二半導体との間で格子不整合が生じない臨界膜厚以上である、半導体装置。
【請求項８】
前記半導体基板の表面と前記ゲート絶縁膜との間に前記第一半導体と格子定数の異なる第三半導体からなる二軸歪みチャネル層を、さらに有し、
前記二軸歪みチャネル層の厚さが前記第一半導体と前記第三半導体との間で格子不整合が生じない臨界膜厚未満である、請求項７に記載の半導体装置。
【請求項９】
前記一軸歪み誘発層の前記第二半導体と前記二軸歪みチャネル層の前記第三半導体とが同一の物質からなる、請求項８に記載の半導体装置。
【請求項１０】
第一半導体からなる半導体基板と、前記半導体基板上の前記第一半導体と格子定数の異なる第三半導体からなる二軸歪みチャネル層と、前記二軸歪みチャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜を介した前記ゲート電極下のチャネル領域と、前記チャネル領域に隣接する不純物原子が注入されたソース／ドレイン拡散層領域と、を有し、
さらに、前記ソース／ドレイン拡散層領域に含まれる前記二軸歪みチャネル層上に、前記第一半導体の格子定数との差の絶対値が、前記第一半導体と前記第三半導体との格子定数の差の絶対値以上であり、かつ、前記第一半導体の格子定数との差の符号が、前記第一半導体と前記第三半導体との格子定数の差の符号と同一である格子定数を持つ第二半導体からなる一軸歪み誘発層を備え、
前記二軸歪みチャネル層の厚さが、前記第一半導体と前記第三半導体との間で格子不整合が生じない臨界膜厚未満であり、
前記一軸歪み誘発層の厚さが、前記第三半導体と前記第二半導体との間で格子不整合が生じない臨界膜厚未満であり、
さらに、前記一軸歪み誘発層と前記二軸歪みチャネル層の厚さの和が、前記第一半導体と前記第三半導体との間で格子不整合が生じない臨界膜厚以上である、半導体装置。
【請求項１１】
前記一軸歪み誘発層の前記第三半導体と前記二軸歪みチャネル層の前記第二半導体とが同一の物質からなる、請求項１０に記載の半導体装置。
【請求項１２】
格子定数がａ１の物質１の基板上に格子定数がａ２の物質２の層が格子整合している場合の、格子不整合が生じない前記物質２の層の臨界膜厚ｈｃ１２が、前記物質２のポアソン比をν２、ｆ１２＝｜ａ２−ａ１｜／ａ１、ｂ１２＝（ａ１＋ａ２）／（２√２）として、
ｈｃ１２＝（１−ν２）／（１＋ν２）×ｂ１２×ｂ１２／（２０π√２）／（ａ２×ｆ１２×ｆ１２）×ｌｎ（ｈｃ１２／ｂ１２）
を充たす、請求項７，８，１０の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、チャネル領域に歪みを印加することにより動作速度を向上させた半導体装置に関する。
【背景技術】
【０００２】
近年の微細な電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor）では、そのチャネル領域に歪みを加えることによりデバイス性能を向上させる、歪みチャネル技術が用いられている。
【０００３】
ｎ型ＦＥＴに対してはチャネル領域に引張り歪みを、ｐ型ＦＥＴに対しては圧縮歪みを加えることにより、性能が向上することが、従来からよく知られており、強い歪みを印加するほど、より高いデバイス性能が期待される。
【０００４】
歪みとしては、ＦＥＴのソースからドレインへ向かう方向に対する一軸性の歪みと、ゲート絶縁膜界面と平行な面内の二軸性歪みとが多く用いられる。どちらの種類の歪みも、チャネル領域のエネルギーバンド構造を変化させることにより、移動度を向上させ、デバイス性能を改善することができる。
【０００５】
チャネル領域に一軸性の歪みを印加する方法としては、例えば、図７に示すように、Ｓｉ基板を用いたＦＥＴのソース／ドレイン領域に溝を掘り、溝部分にＳｉよりも格子定数の大きいＳｉＧｅ層をエピタキシャル成長させて埋め込み、両者の格子定数の違いを利用してチャネル領域に一軸性圧縮歪みを印加する方法があった（例えば、特許文献１，２参照）。
【０００６】
図７の構造では、基板Ｓｉよりも格子定数の大きいＳｉＧｅ層を、Ｓｉ基板のソース／ドレイン領域の溝部分に埋め込み歪み誘発層としてエピタキシャル成長させるが、この際に溝の底部分のＳｉとＳｉＧｅとが格子整合するため、ＳｉＧｅ層の下部には圧縮性の歪みが加わり、溝の底部分のＳｉ基板には引張り性の歪みが加わる。
【０００７】
その際、ソース／ドレイン領域の溝の底部分の基板Ｓｉでは、格子定数が引張り歪みによりチャネル領域の基板Ｓｉよりも大きくなっているため、チャネル領域にソース／ドレイン方向（ｘ方向）の応力σｘｘを基板Ｓｉを介して間接的に印加することができる。
【０００８】
また、ＳｉＧｅ層に印加された圧縮歪みは、ＳｉＧｅ層と基板Ｓｉとの界面での格子整合を保った状態であっても、溝の底部分から離れるにつれて部分的かつ緩やかに緩和する。このような界面での格子不整合を伴わない格子緩和により、ＳｉＧｅ層に隣接するＳｉチャネル領域へ、直接的に応力σｘｘが印加することができる。
【０００９】
また、別の方法として、図７に示すように、デバイス領域の表面を覆うようにＳｉ窒化膜を形成し、Ｓｉ窒化膜を膨張・収縮させることにより、チャネル領域に一軸性歪みを印加する方法があった（例えば、特許文献３，非特許文献１参照）。
【００１０】
図７の場合、ソース／ドレイン領域に表面から引張り歪みを印加することにより、チャネル領域に圧縮応力σｘｘを印加することができる。上述の二つの方法は、図７のように組合せて用いることができ、さらに強い一軸性歪みを印加することが可能である。
【００１１】
チャネル領域に二軸性の歪みを加える方法としては、例えば、図８に示すように、Ｓｉ基板上にＳｉよりも格子定数のＳｉＧｅ層をエピタキシャル成長させ、Ｓｉ基板との格子整合による二軸性圧縮歪みをＳｉＧｅ層に加えて、歪みの加わったＳｉＧｅ層をチャネルとして用いる、歪みＳｉＧｅ／Ｓｉヘテロチャネル技術などがあった（例えば、特許文献３，非特許文献１参照）。
【００１２】
この場合、基板のＳｉよりも格子定数の大きいＳｉＧｅを、Ｓｉ基板と格子定数が整合するようにエピタキシャル成長させるため、ＳｉＧｅ層にはｘ方向とゲートの幅方向（ｙ方向）の二軸性の圧縮応力が加わり、歪みＳｉＧｅ層となる。
【００１３】
また、上述の一軸性歪み技術と二軸性歪み技術とを組み合わせることにより、さらにデバイス性能を向上させることが可能であり(例えば、非特許文献２参照)、両者を組み合わせた歪み技術も報告されている(例えば、特許文献３、非特許文献１参照)。
【００１４】
二軸性歪みの大きさは基板の物質とチャネル層の物質の格子定数の差で決まるが、一軸性歪みの大きさに関しては、ソース／ドレイン領域の埋め込み歪み誘発層の形状や組成によって大きく変化する。
【００１５】
そのため、従来からチャネル領域の一軸性歪みを大きくするための技術が考えられている。例えば、埋め込み歪み誘発層を深く埋め込むことにより、チャネル領域に印加される歪みを大きくしようとする試みがある(例えば、特許文献１参照)。
【００１６】
また、チャネル領域に印加される歪みを大きくするために、歪み誘発層中に基板結晶原子との格子定数の差がより大きい層を挿入する工夫がある(例えば、特許文献２参照)。また、歪み誘発層を格子定数の異なる物質による多層構造にすることにより、歪み誘発層の厚さを結晶格子に転移の発生する臨界膜厚以下にする工夫もある(例えば、非特許文献３参照）。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００７−１８４４２７号公報
【特許文献２】特開２００８−０３４６５０号公報
【特許文献３】特開２００８−５０４６７７号公報
【特許文献４】特開２００２−２７０５０４号公報
【非特許文献】
【００１８】
【非特許文献１】W.-S. Liao et al., IEEE Electron Device Letters 29, 86 (2008).
【非特許文献２】S. Suthram et al., IEDM Technical Digest, 727 (2007).
【非特許文献３】R. People et al., Applied Physics Letters 47, 322 (1985).
【発明の概要】
【発明が解決しようとする課題】
【００１９】
従来の技術では、チャネル領域に一軸性圧縮歪みを加えるためにソース／ドレイン領域に埋め込み歪み誘起層を形成していたが、埋め込み歪み誘起層の厚さを転移が発生しない臨界膜厚以下にしていた。
【００２０】
例えば、Ｓｉ基板上のＳｉＧｅ埋め込み歪み誘発層を考えた場合、図９のように、ＳｉＧｅ層にはＳｉ基板との格子整合による圧縮歪みが加わっており、ＳｉＧｅ層の格子定数ａ２は、Ｓｉ基板との界面付近において基板Ｓｉの格子定数ａ１とほぼ同じ値になるが、ＳｉＧｅ層の厚さが臨界膜厚以下の場合には、基板ＳｉとＳｉＧｅ層との界面で格子整合が保たれる。
【００２１】
その場合、ＳｉＧｅ層中では基板Ｓｉとの格子整合による圧縮歪みが緩和されず残留し、ゲート絶縁膜界面付近においても、ＳｉＧｅ層の格子定数が隣接するチャネル領域のＳｉ層の格子定数とほぼ同じになり、チャネル領域にかかる一軸性歪みが弱められてしまう。
【００２２】
図１０は、Ｓｉ基板のソース／ドレイン領域にＳｉＧｅ埋め込み歪み誘発層を形成した場合の、シミュレーションによるｘ方向応力分布を示している。ＳｉＧｅ層／Ｓｉ基板界面付近での応力分布Ｂを見ると、ＳｉＧｅ層中に強い圧縮応力が加わっているため、Ｓｉチャネル領域に印加される応力が弱められている。
【００２３】
一方、基板表面付近の応力分布Ａでは、ＳｉＧｅ層中の応力が弱められ、Ｓｉチャネル領域に印加される応力が、ＳｉＧｅ層／Ｓｉ基板界面付近と比べると強くなっている。つまり、ＳｉＧｅ層中の結晶格子の歪みが緩和している方が、チャネル領域に強い応力を印加することができる。
【００２４】
以上のことから、チャネル領域に強い一軸性歪みを印加するためには、図１１のように、埋め込み歪み誘発層と基板との界面において格子不整合を発生させ、埋め込み歪み誘発層中の格子整合に起因する歪みを十分に緩和して、埋め込み歪み誘発層での格子定数ａ２を基板での格子定数ａ１との差を大きくする必要がある。
【課題を解決するための手段】
【００２５】
本発明の第一の半導体装置は、第一半導体からなる半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート絶縁膜を介したゲート電極下のチャネル領域と、チャネル領域に隣接する不純物原子が注入されたソース／ドレイン拡散層領域と、を有し、ソース／ドレイン拡散層領域に第一半導体と格子定数の異なる第二半導体の結晶からなる一軸歪み誘発層を含み、一軸歪み誘発層の底部と半導体基板との界面で格子不整合が起こっており、一軸歪み誘発層を形成した際に生じる半導体基板との格子整合に起因する歪みが緩和している。
【００２６】
本発明の第二の半導体装置は、第一半導体からなる半導体基板と、半導体基板上の第一半導体と格子定数の異なる第三半導体からなる二軸歪みチャネル層と、二軸歪みチャネル層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート絶縁膜を介したゲート電極下のチャネル領域と、チャネル領域に隣接する不純物原子が注入されたソース／ドレイン拡散層領域と、を有し、さらに、ソース／ドレイン拡散層領域に含まれる二軸歪みチャネル層上に第一半導体と格子定数の異なる第二半導体からなる一軸歪み誘発層を備え、一軸歪み誘発層の底部と二軸歪みチャネル層との界面に格子不整合が起こっておらず、二軸歪みチャネル層の底部と半導体基板との界面は、ソース／ドレイン拡散層領域では格子不整合が起こっており、チャネル領域では格子不整合が起こっていない。
【００２７】
本発明の第三の半導体装置は、第一半導体からなる半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート絶縁膜を介したゲート電極下のチャネル領域と、チャネル領域に隣接する不純物原子が注入されたソース／ドレイン拡散層領域と、を有し、ソース／ドレイン拡散層領域に第一半導体と格子定数の異なる第二半導体の結晶からなる一軸歪み誘発層を含み、一軸歪み誘発層の厚さが第一半導体と第二半導体との間で格子不整合が生じない臨界膜厚以上である。
【００２８】
本発明の第四の半導体装置は、第一半導体からなる半導体基板と、半導体基板上の第一半導体と格子定数の異なる第三半導体からなる二軸歪みチャネル層と、二軸歪みチャネル層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート絶縁膜を介したゲート電極下のチャネル領域と、チャネル領域に隣接する不純物原子が注入されたソース／ドレイン拡散層領域と、を有し、さらに、ソース／ドレイン拡散層領域に含まれる二軸歪みチャネル層上に、第一半導体の格子定数との差の絶対値が、第一半導体と第三半導体との格子定数の差の絶対値以上であり、かつ、第一半導体の格子定数との差の符号が、第一半導体と第三半導体との格子定数の差の符号と同一である格子定数を持つ第二半導体からなる一軸歪み誘発層を備え、二軸歪みチャネル層の厚さが、第一半導体と第三半導体との間で格子不整合が生じない臨界膜厚未満であり、一軸歪み誘発層の厚さが、第三半導体と第二半導体との間で格子不整合が生じない臨界膜厚未満であり、さらに、一軸歪み誘発層と二軸歪みチャネル層の厚さの和が、第一半導体と第三半導体との間で格子不整合が生じない臨界膜厚以上である。
【発明の効果】
【００２９】
本発明によれば、ＦＥＴのチャネル領域に強い一軸性歪みを印加することにより、デバイス特性を向上させることが可能である。その理由は、ソース／ドレイン領域の一軸歪み誘発層の底部と基板との界面で格子不整合が発生しており、一軸歪み誘発層内で基板との格子整合に起因する歪みが緩和されているため、隣接するチャネル領域へ強い一軸性歪みを印加することができるからである。さらに、本発明によれば、チャネル領域に強い二軸性歪みと一軸性歪みを同時に印加することにより、デバイス特性を向上させることが可能である。その理由は、チャネル領域の二軸歪みチャネル層の底部と基板との界面では格子不整合が発生していないため、チャネル領域の二軸歪みチャネル層では基板との格子整合に起因する二軸性歪みが緩和されおらず、さらに、ソース／ドレイン領域の一軸歪み誘発層の底部と基板との界面で格子不整合が発生しており、一軸歪み誘発層内の歪みが緩和されているため、隣接する二軸性歪みの残留しているチャネル領域へ強い一軸性歪みを印加することができるからである。
【図面の簡単な説明】
【００３０】
【図１】本発明の半導体装置の第一の実施の形態に係るＦＥＴの構造を示す模式的な断面図である。
【図２】本発明の半導体装置の第二の実施の形態に係るＦＥＴの構造を示す模式的な断面図である。
【図３】ｐ型ＦＥＴに対する一軸性歪みおよび二軸性歪みのデバイス特性改善効果を示す特性図である。
【図４】本発明の半導体装置の第二の実施の形態に係るＦＥＴの変形例を示す模式的な断面図である。
【図５】本発明の半導体装置の第三の実施の形態に係るＦＥＴの構造を示す模式的な断面図である。
【図６】本発明の半導体装置の第三の実施の形態に係るＦＥＴの変形例を示す模式的な断面図である。
【図７】従来技術によるチャネル領域に一軸性歪みを加えたＦＥＴの構造を示す模式的な断面図である。
【図８】従来技術によるＳｉ基板上の二軸性歪みＳｉＧｅ層をチャネルとして用いたＦＥＴを示す模式的な斜視図である。
【図９】Ｓｉ基板に格子整合させた一軸歪み誘発ＳｉＧｅ層とＳｉ基板との界面付近の結晶格子を示す模式図である。
【図１０】チャネル表面および一軸歪み誘発ＳｉＧｅ層とＳｉ基板との界面付近におけるソース／ドレイン方向の応力分布を示し、(ａ)は模式図、(ｂ)は特性図である。
【図１１】Ｓｉ基板との格子整合が解け、歪みが緩和した一軸歪み誘発ＳｉＧｅ層とＳｉ基板との界面付近の結晶格子を示す模式図である。
【発明を実施するための形態】
【００３１】
本発明の実施の形態を図面を参照して以下に説明する。ただし、本実施の形態に関して前述した従来例と同一の部分は、同一の名称を使用して詳細な説明は省略する。
【００３２】
＜第一の実施の形態＞
図１に本発明の第一の実施の形態の半導体装置の断面図を示す。本発明の第一の実施の形態の半導体装置は、半導体基板であるＳｉ基板１の上にゲート絶縁膜２とゲート電極３を備え、ゲート絶縁膜２を介したゲート電極３下のチャネル領域４と、チャネル領域４に隣接するソース拡散層領域５およびドレイン拡散層領域６を有している。
【００３３】
ｐ型ＦＥＴの場合、Ｓｉ基板１はｎ型Ｓｉであり、ゲート絶縁膜２は典型的には１ｎｍ程度のＳｉ酸化膜やＳｉ酸窒化膜、その他の高誘電体膜である。ゲート電極３は高濃度ｐ型Ｓｉ多結晶や金属により構成されている。
【００３４】
ソース拡散層領域５およびドレイン拡散層領域６にはｐ型不純物がサイドウォール絶縁層１２をマスクとしてイオン注入されている。ソース拡散層領域５およびドレイン拡散層領域６は一軸歪み誘発ＳｉＧｅ層７を含んでいる。
【００３５】
一軸歪み誘発ＳｉＧｅ層７は、ゲート電極３およびサイドウォール絶縁層１２の領域をマスクしてソース拡散層領域５およびドレイン拡散層領域６の表面をエッチングし、得られた溝の底部のＳｉ基板からＳｉＧｅ結晶をＣＶＤ(Chemical Vapor Deposition)法などによりエピタキシャル成長することにより形成する。
【００３６】
一軸歪み誘発ＳｉＧｅ層７の厚さｔＳＤは、一軸歪み誘発ＳｉＧｅ層７の格子定数とＳｉ基板１の格子定数との格子整合による歪みが緩和しない最大の厚さより厚い、つまりｔＳＤは臨界膜厚よりも厚く成長している。臨界膜厚は一軸歪み誘発ＳｉＧｅ層７のＳｉＧｅ組成によって異なり、ＳｉＧｅのＧｅ濃度が高くＳｉ基板との格子定数の違いが大きいほど薄くなる。
【００３７】
非特許文献３によると、Ｓｉ基板の厚さが無限に厚い場合には、臨界膜厚ｈｃは、基板結晶の格子定数をａ１、歪み誘発層結晶の格子定数をａ２とし、歪み誘発層結晶のポアソン比ν２、基板と歪み誘発層との格子不整合率ｆ１２＝｜ａ２−ａ１｜／ａ１、歪み誘発層に転移が発生した場合のバーガース・ベクトルの大きさｂ１２＝（ａ１＋ａ２）／（２√２）を用いて、
ｈｃ＝（１−ν２）／（１＋ν２）×ｂ１２×ｂ１２／（２０π√２）／（ａ２×ｆ１２×ｆ１２）×ｌｎ（ｈｃ／ｂ１２）
を充たす厚さであり、Ｇｅ濃度が３０％（Ｓｉ０．７Ｇｅ０．３）のＳｉＧｅ層をＳｉ基板上に成長させる場合にはｈｃ＝５０ｎｍ程度、Ｇｅ濃度が５０％（Ｓｉ０．５Ｇｅ０．５）の場合は１０ｎｍ程度である。
【００３８】
そのため、ｔＳＤはＳｉ０．７Ｇｅ０．３の場合は５０ｎｍ以上、Ｓｉ０．５Ｇｅ０．５の場合は１０ｎｍ以上にすればよい。また、臨界膜厚は溝の形状など、他の条件によっても変化するため、臨界膜厚が変化する場合には、それに合わせてｔＳＤを変えればよい。
【００３９】
一軸歪み誘発ＳｉＧｅ層７中のＳｉＧｅは、基板のＳｉよりも格子定数が大きいが、ｔＳＤが臨界膜厚未満の場合には、一軸歪み誘発ＳｉＧｅ層７のＳｉＧｅは基板Ｓｉと格子整合している。
【００４０】
この場合には、一軸歪み誘発ＳｉＧｅ層７中に基板との格子整合に起因する圧縮歪みが残留しているため、一軸歪み誘発ＳｉＧｅ層７中での格子定数は基板Ｓｉの格子定数に近い値になっている。
【００４１】
ソース／ドレイン領域における界面８から離れるにつれて界面での格子不整合を伴わない格子緩和が起こることにより、一軸歪み誘発ＳｉＧｅ層７でのＳｉＧｅは、ゲート絶縁膜界面付近ではＳｉよりも格子定数が多少は大きくなっているが、それでもＳｉＧｅ本来の値よりは小さい。
【００４２】
隣接するチャネル領域４への直接的な圧縮応力は、一軸歪み誘発ＳｉＧｅ層７での格子定数が大きく、Ｓｉとの差が大きいほど強くなるため、一軸歪み誘発ＳｉＧｅ層７に基板Ｓｉとの格子整合に起因する圧縮歪みが残留している場合には、チャネル領域４への圧縮応力は弱められる。
【００４３】
一方、本発明の半導体装置では、ｔＳＤを臨界膜厚以上にすることにより、ソース／ドレイン領域における界面８において、一軸歪み誘発ＳｉＧｅ層７とＳｉ基板１との間に格子不整合を発生させる。
【００４４】
この場合、一軸歪み誘発ＳｉＧｅ層７中の基板との格子整合に起因する圧縮歪みを確実に緩和することができ、一軸歪み誘発ＳｉＧｅ層７中の格子定数をＳｉＧｅ本来の値にすることができ、隣接するチャネル領域４に強い圧縮性一軸歪みを加えることができる。
【００４５】
その結果、ｐ型ＦＥＴではチャネル領域への一軸性圧縮歪みが強いほど、エネルギーバンド構造の変化が大きく、キャリアとなる正孔の有効質量が軽くなって移動度が向上するため、デバイス性能を改善することができる。
【００４６】
特に、図３に示すように、ｐ型Ｓｉ−ＦＥＴの場合、ソース／ドレイン方向を＜１１０＞結晶方向として、ソース／ドレイン方向の一軸性圧縮歪みを加えることが望ましい。また、一軸歪み誘発ＳｉＧｅ層７のＳｉＧｅの代わりにＧｅを用いてもよい。
【００４７】
以上の例ではＳｉをｐ型ＦＥＴの基板として用いているが、ＳｉＧｅやＧｅを基板材料として用いてもよい。その際には、歪み誘発層として、基板材料よりも格子定数の大きい物質を用いればよい。
【００４８】
ｎ型ＦＥＴでも同様にしてチャネル領域に強い一軸性歪みを印加することができる。ｎ型ＦＥＴの場合には、例えば、基板としてｐ型Ｓｉを用い、歪み誘発層にはＳｉＣなどの基板よりも格子定数の小さい物質を用いればよい。
【００４９】
ソース／ドレイン領域における界面８において、Ｓｉ基板１と一軸歪み誘発ＳｉＧｅ層７との間で格子不整合を発生させる際に、一軸歪み誘発ＳｉＧｅ層７自体に転移が発生し結晶格子が崩れないようにするため、予めソース／ドレイン領域における界面８に、ソース／ドレイン領域における界面８と平行な方向に均一な転移線を含む転移制御層を形成してもよい。
【００５０】
以上のように、本発明の第一の実施の形態によれば、ソース／ドレイン領域の歪み誘発層を臨界膜厚以上にすることにより基板との格子整合に起因する歪みを緩和し、チャネル領域に強いソース／ドレイン方向の一軸性歪みを加え、半導体装置のデバイス特性を改善することが可能である。
【００５１】
＜第二の実施の形態＞
図２に本発明の第二の実施の形態の半導体装置の断面図を示す。本発明の第二の実施の形態の半導体装置は、本発明の第一の実施の形態の半導体装置とは、チャネル領域４のゲート絶縁膜２とＳｉ基板１との間に、二軸歪みＳｉＧｅチャネル層９が含まれている点が異なり、その他の部分は同様である。
【００５２】
本発明の第二の実施の形態の半導体装置を製造するためには、Ｓｉ基板１上にＣＶＤ法を用いてＳｉＧｅ層をエピタキシャル成長させ、その上にゲート絶縁膜２およびゲート電極３を形成し、ソース拡散層領域５およびドレイン拡散層領域６をエッチングして溝を掘り、溝の底部からさらにＣＶＤ法を用いてＳｉＧｅ層をエピタキシャル成長させればよい。
【００５３】
二軸歪みＳｉＧｅチャネル層９の厚さｔｃｈは、二軸歪みＳｉＧｅチャネル層９のＳｉＧｅと基板Ｓｉとの格子不整合に起因する歪みが緩和しない臨界膜厚未満であり、チャネル領域における界面１０において、二軸歪みＳｉＧｅチャネル層９とＳｉ基板１との間には格子不整合は発生していない。そのため、二軸歪みＳｉＧｅチャネル層９にはゲート絶縁膜界面と平行な面内の二軸性圧縮歪みが加わっている。
【００５４】
一方、一軸歪み誘発ＳｉＧｅ層７の厚さｔＳＤは臨界膜厚以上であるため、ソース／ドレイン領域における界面８では、一軸歪み誘発ＳｉＧｅ層７とＳｉ基板との間で格子不整合が発生しており、一軸歪み誘発ＳｉＧｅ層７ではＳｉ基板１との格子整合に起因する歪みが緩和されている。
【００５５】
これを実現するためには、例えば、一軸歪み誘発ＳｉＧｅ層７および二軸歪みＳｉＧｅチャネル層９のＳｉＧｅをＳｉ０．５Ｇｅ０．５として無限に厚いＳｉ基板１に形成する場合、臨界膜厚が１０ｎｍ程度であるため、ｔＳＤは１５ｎｍ、ｔｃｈは５ｎｍになるようにＳｉ０．５Ｇｅ０．５をエピタキシャル成長させればよい。
【００５６】
以上の構造では、チャネル領域のＳｉＧｅ層には、Ｓｉ基板との格子整合による二軸性圧縮歪みに加え、一軸歪み誘発ＳｉＧｅ層７からのソース／ドレイン方向の一軸性圧縮歪みが加わることになり、二軸性歪みのみ、一軸性歪みのみの場合と比べて、大幅にデバイス特性を改善することができる。
【００５７】
図３はＳｉ基板上にＳｉ０．５Ｇｅ０．５層をエピタキシャル成長させた二軸性圧縮歪みＳｉＧｅ層をチャネルとして用いたｐ型歪みＳｉＧｅ−ＦＥＴと、ｐ型Ｓｉ−ＦＥＴに対し、チャネルにソース／ドレイン方向（＜１１０＞結晶方向）の一軸性圧縮応力（１ＧＰａ）を印加した場合の、オン電流のチャネル長依存性を示したシミュレーション結果である。
【００５８】
この図から分かるように、二軸性歪み、一軸性歪みのみの場合と比べて、二軸性歪みチャネルに＜１１０＞方向の一軸性歪みを加えることにより、大幅にオン電流を向上させることができる。
【００５９】
以上の例では、二軸歪みＳｉＧｅチャネル層９のＳｉＧｅの組成は、一軸歪み誘発ＳｉＧｅ層７のＳｉＧｅと同一の組成であったが、図４のように、異なる組成のＳｉＧｅを用いてもよく、基板Ｓｉよりも格子定数の大きいＳｉＧｅ以外の他の物質を用いてもよい。
【００６０】
また、ゲート絶縁膜界面の平坦性を改善するため、二軸歪みＳｉＧｅチャネル層９とゲート絶縁膜２との間に、典型的にはＳｉなどによるキャップ層を形成してもよい。また、ソース／ドレイン領域における界面８において、Ｓｉ基板１と一軸歪み誘発ＳｉＧｅ層７との間で格子不整合を発生させる際に、転移によって一軸歪み誘発ＳｉＧｅ層７の結晶格子が崩れないようにするため、ソース／ドレイン領域における界面８に転移制御層を形成してもよい。
【００６１】
以上ではｐ型ＦＥＴを例として挙げたが、ｎ型ＦＥＴにも適用することができる。その際には、一軸歪み誘発ＳｉＧｅ層７および二軸歪みＳｉＧｅチャネル層９には、基板物質よりも格子定数の小さい物質を用いて、チャネル領域に引張り歪みを加えればよい。
【００６２】
基板物質よりも格子定数の小さい物質としては、例えば、Ｓｉ基板に対してはＳｉＣなどを、また、ＳｉＧｅ基板に対してはＳｉなどを用いればよい。
【００６３】
＜第三の実施の形態＞
図５に本発明の第三の実施の形態の半導体装置の断面図を示す。
【００６４】
本発明の第三の実施の形態の半導体装置は、本発明の第二の実施の形態の半導体装置とは、一軸歪み誘発ＳｉＧｅ層７が二軸歪みＳｉＧｅチャネル層９上に形成されている点が異なり、その他の部分は同様である。
【００６５】
本発明の第三の実施の形態の半導体装置を製造するためには、Ｓｉ基板１上にＣＶＤ法を用いてＳｉＧｅ層をエピタキシャル成長させ、その上にゲート絶縁膜２、ゲート電極３およびサイドウォール絶縁層１２を形成し、ゲート電極３およびサイドウォール絶縁層１２をマスクした上で、ソース拡散層領域５およびドレイン拡散層領域６の表面からさらにＣＶＤ法を用いてＳｉＧｅ層をエピタキシャル成長させればよい。
【００６６】
二軸歪みＳｉＧｅチャネル層９の厚さｔｃｈは、二軸歪みＳｉＧｅチャネル層９のＳｉＧｅと基板Ｓｉとの格子不整合に起因する歪みが緩和しない臨界膜厚未満であり、チャネル領域におけるＳｉ基板との界面１０において、二軸歪みＳｉＧｅチャネル層９とＳｉ基板１との間に格子不整合は発生しておらず、チャネル領域のＳｉＧｅ層には、ゲート絶縁膜界面と平行な面内の二軸性圧縮歪みが加わっている。
【００６７】
一方、一軸歪み誘発ＳｉＧｅ層７の厚さは、二軸歪みＳｉＧｅチャネル層９の厚さｔｃｈとの厚さの和のｔＳＤが、二軸歪みＳｉＧｅチャネル層９のＳｉＧｅと基板Ｓｉとの格子不整合に起因する歪みが緩和しない臨界膜厚以上となる厚さである。
【００６８】
例えば、一軸歪み誘発ＳｉＧｅ層７および二軸歪みＳｉＧｅチャネル層９のＳｉＧｅをＳｉ０．５Ｇｅ０．５とした場合、Ｓｉ０．５Ｇｅ０．５と無限に厚い基板Ｓｉとの格子整合に起因する歪みに対する臨界膜厚が１０ｎｍ程度である。このため、ｔｃｈは５ｎｍ、一軸歪み誘発ＳｉＧｅ層７は１０ｎｍとして、ｔＳＤが１５ｎｍになるようにＳｉＧｅをエピタキシャル成長させればよい。
【００６９】
この場合、一軸歪み誘発ＳｉＧｅ層７および二軸歪みＳｉＧｅチャネル層９とが同じ物質からなるため、一軸歪み誘発ＳｉＧｅ層と二軸歪みＳｉＧｅチャネル層との界面１１では、当然、格子不整合は発生しない。
【００７０】
また、この場合、上述の第一の実施の形態や第二の実施の形態とは異なり、一軸歪み誘発ＳｉＧｅ層７を形成する際に、Ｓｉ基板１のソース拡散層領域５およびドレイン拡散層領域６をエッチングして溝を掘る工程を省略することが可能である。
【００７１】
上記の例では、一軸歪み誘発ＳｉＧｅ層７と二軸歪みＳｉＧｅチャネル層９とが同一の物質であったが、図６のように、一軸歪み誘発ＳｉＧｅ層７と二軸歪みＳｉＧｅチャネル層９は同一の物質、ＳｉＧｅ組成である必要はない。
【００７２】
その場合には、一軸歪み誘発ＳｉＧｅ層７と二軸歪みＳｉＧｅチャネル層９との間にも、一軸歪み誘発ＳｉＧｅ層と二軸歪みＳｉＧｅチャネル層との界面１１における格子整合による歪みが発生する。このため、一軸歪み誘発ＳｉＧｅ層７の厚さは、二軸歪みＳｉＧｅチャネル層９との格子不整合に起因する歪みが緩和しない臨界膜厚未満にする。
【００７３】
それと同時に、一軸歪み誘発ＳｉＧｅ層７の厚さは、ＳｉＧｅチャネル層９の厚さｔｃｈと合わせて、二軸歪みＳｉＧｅチャネル層９とＳｉ基板１との格子不整合に起因する歪みが緩和しない臨界膜厚以上にする。
【００７４】
例えば、一軸歪み誘発ＳｉＧｅ層７のＳｉＧｅがＳｉ０．３Ｇｅ０．７、二軸歪みＳｉＧｅチャネル層９のＳｉＧｅがＳｉ０．５Ｇｅ０．５とした場合、Ｓｉ０．５Ｇｅ０．５層の無限に厚いＳｉ基板との格子整合に起因する歪みに対する臨界膜厚が１０ｎｍ程度であるため、ｔｃｈは５ｎｍ、一軸歪み誘発ＳｉＧｅ層７は５ｎｍとすればよい。
【００７５】
この場合、二軸歪みＳｉＧｅチャネル層９が無限に厚い場合の一軸歪み誘発ＳｉＧｅ層７の臨界膜厚も、一軸歪み誘発ＳｉＧｅ層７が無限に厚い場合の二軸歪みＳｉＧｅチャネル層９の臨界膜厚も、ともに１００ｎｍ程度である。
【００７６】
二軸歪みＳｉＧｅチャネル層９、一軸歪み誘発ＳｉＧｅ層７ともに有限の値を持つ薄膜の場合には、互いの結晶格子が歪み得るため、片方が無限に厚い場合よりも界面での格子不整合は起こり難く、臨界膜厚は大きくなる。
【００７７】
そのため、一軸歪み誘発ＳｉＧｅ層と二軸歪みＳｉＧｅチャネル層との界面１１では格子不整合は発生しない。一方、二軸歪みＳｉＧｅチャネル層９では、一軸歪み誘発ＳｉＧｅ層７からの引張り歪みが印加されており、格子定数が通常のＳｉ０．５Ｇｅ０．５よりも大きくなっている。
【００７８】
そのため、二軸歪みＳｉＧｅチャネル層９と一軸歪み誘発ＳｉＧｅ層７の厚さの合計が、通常のＳｉ０．５Ｇｅ０．５のＳｉ基板に対する臨界膜厚１０ｎｍ以上であれば、ソース／ドレイン領域におけるＳｉ基板との界面８において格子不整合を発生させることが可能である。
【００７９】
さらに、チャネル領域においては、二軸歪みＳｉＧｅチャネル層９の厚さが臨界膜厚未満であり、一軸歪み誘発ＳｉＧｅ層７からの歪みも印加されていないため、チャネル領域におけるＳｉ基板との界面１０において、Ｓｉ基板１と格子整合が保たれている。
【００８０】
以上のことから、本発明第三の実施の形態では、Ｓｉ基板１のソース拡散層領域５およびドレイン拡散層領域６をエッチングして溝を掘る工程を省略して、二軸歪みＳｉＧｅチャネル層９のチャネル領域での二軸性歪みを維持しつつ、ソース／ドレイン領域での歪みを緩和し、チャネル領域に強い一軸性歪みを追加的に印加することができる。
【００８１】
そして、二軸性歪みのみ、一軸性歪みのみの場合と比べて、大幅にデバイス特性を改善することができる。その他の点については、上述の第二の実施の形態と同様である。
【００８２】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８３】
１  Ｓｉ基板
２  ゲート絶縁膜
３  ゲート電極
４  チャネル領域
５  ソース領域
６  ドレイン領域
７  一軸歪み誘発ＳｉＧｅ層
８  ソース／ドレイン領域における界面
９  二軸歪みＳｉＧｅチャネル層
１０  チャネル領域における界面
１１  一軸歪み誘発ＳｉＧｅ層と二軸歪みＳｉＧｅチャネル層との界面
１２  サイドウォール絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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