(57)【要約】【課題】Ｄｕｔｙ誤差を低減でき、高速なデータ入出力に有利な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、電気的に回路閾値を調節可能な第１インバータＩＮＶ１−１を備える入力バッファ１２と、前記第１インバータと共通の回路構成の第２インバータＩＮＶ１−２を備え、前記第２インバータの入力と出力とが短絡されることにより前記第１インバータの回路閾値を検出する回路閾値モニタ１３と、前記回路閾値モニタが検出した回路閾値に対応するパラメータ値を記憶するメモリ１１−２と、前記第１インバータに与えられる前記パラメータ値を、前記メモリから読み出すデータ読み出し回路１５とを具備する。【選択図】図１
2010282684.tif 000002
【特許請求の範囲】
【請求項１】
電気的に回路閾値を調節可能な第１インバータを備える入力バッファと、
前記第１インバータと共通の回路構成の第２インバータを備え、前記第２インバータの入力と出力とが短絡されることにより前記第１インバータの回路閾値を検出する回路閾値モニタと、
前記回路閾値モニタが検出した回路閾値に対応するパラメータ値を記憶するメモリと、
前記第１インバータに与えられる前記パラメータ値を、前記メモリから読み出すデータ読み出し回路とを具備すること
を特徴とする半導体記憶装置。
【請求項２】
前記回路閾値モニタの出力と基準電位とを比較し、これらが対応した時にカウント停止信号を出力するコンパレータと、
前記カウント停止信号が入力されるまでカウント動作を行なってパラメータ値を順次生成するカウンタ回路と、
前記パラメータ値を前記メモリに書込むデータ書込み回路とを更に具備すること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記パラメータ値を微調整するシフト回路と、
前記カウンタ回路の出力または前記シフト回路の出力を切り替えて出力するセレクタと、
前記セレクタの出力を、前記データ書込み回路、前記回路閾値モニタ、および前記入力バッファに出力する記憶回路とを更に具備すること
を特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記入力バッファは、前記第１インバータの次段に、前記第１インバータと共通の回路構成の第３インバータを更に備えること
を特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記入力バッファは、前記第１，第３インバータの出力に配置され、前記第１，第３インバータの出力の傾きを調節する手段を更に備えること
を特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置では、外部からの入力されるコントロール信号やデータ信号をＣＭＯＳレベルの“０”／“１”に増幅するために、入力バッファが配置される（例えば、特許文献１参照）。例えば、ＮＡＮＤ型フラッシュメモリ等の入力バッファの構成としては、インバータを有する回路構成が適用されるものがある。
【０００３】
この入力バッファでは、例えば、配線層マスクを接続または切断するによって、インバータが有するＰＭＯＳトランジスタとＮＭＯＳトランジスタのβ比を決定し、回路閾値電圧が補正される。ここで、β比とは、上記ＰＭＯＳトランジスタとＮＭＯＳトランジスタのチャネル幅（Ｗ）の比率として定義される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２１８６９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記入力バッファの構成およびその回路閾値の補正方法では、β比の調整が限定されるため、チップ毎のトランジスタの閾値バラツキや、使用される電源電圧が変わった場合等の個別要因には対処しきれない。そのため、入力バッファのＤｕｔｙ誤差が増大する。
【０００６】
ここで、Ｄｕｔｙ誤差とは、入力のＤｕｔｙレシオに対する出力のＤｕｔｙレシオのずれ（差分）として定義される。Ｄｕｔｙレシオとは、信号の”Ｈ”レベルの期間と”Ｌ”レベルの期間の時間比率として定義される。
【０００７】
入力バッファのＤｕｔｙ誤差が増大すると、セットアップ／ホールドマージン低下や、出力データウインドウのバラツキが発生するため、高速なデータ入出力をすることができない。そのため、半導体記憶装置の性能を大きく低下させしまう要因となる。
【課題を解決するための手段】
【０００８】
この発明の一態様に係る半導体記憶装置は、電気的に回路閾値を調節可能な第１インバータを備える入力バッファと、前記第１インバータと共通の回路構成の第２インバータを備え、前記第２インバータの入力と出力とが短絡されることにより前記第１インバータの回路閾値を検出する回路閾値モニタと、前記回路閾値モニタが検出した回路閾値に対応するパラメータ値を記憶するメモリと、前記第１インバータに与えられる前記パラメータ値を、前記メモリから読み出すデータ読み出し回路とを具備する。
【発明の効果】
【０００９】
この発明によれば、Ｄｕｔｙ誤差を低減でき、高速なデータ入出力に有利な半導体記憶装置が得られる。
【図面の簡単な説明】
【００１０】
【図１】この発明の第１の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。
【図２】第１の実施形態に係るインバータの構成例を示す等価回路図。
【図３】第１の実施形態に係るインバータの構成例を示す等価回路図。
【図４】第１の実施形態に係る回路閾値モニタの構成例を模式的に示す等価回路図。
【図５】第１の実施形態に係る半導体記憶装置のトリム値書き込み動作を示すフロー図。
【図６】第１の実施形態に係る半導体記憶装置のトリム値書き込み動作を説明するためのブロック図。
【図７】第１の実施形態に係る半導体記憶装置のトリム値読み出し動作を示すフロー図。
【図８】第２の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。
【図９】第２の実施形態に係るトリム値カウンタの構成例を示すブロック図。
【図１０】第２の実施形態に係るトリム値カウンタの動作を示すタイミングチャート図。
【図１１】第３の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。
【図１２】第３の実施形態に係る入力バッファの出力動作を示すタイミングチャート図。
【図１３】第３の実施形態に係る入力バッファの出力動作を示すタイミングチャート図。
【図１４】第４の実施形態に係る半導体記憶装置の全体構成例を示すブロック図。
【図１５】第４の実施形態に係る入力バッファの出力動作を示すタイミングチャート図。
【図１６】第５の実施形態に係る半導体記憶装置の入力バッファの構成例を示す等価回路図。
【図１７】第５の実施形態に係る半導体記憶装置の入力バッファの構成例を示す等価回路図。
【図１８】第５の実施形態に係る半導体記憶装置の入力バッファの構成例を示す等価回路図。
【図１９】第５の実施形態に係る入力バッファの出力動作を示すタイミングチャート図。
【図２０】変形例に係る半導体記憶装置の全体構成例を示すブロック図。
【図２１】比較例に係る半導体記憶装置の全体構成例を示すブロック図。
【図２２】比較例に係る入力バッファが有するインバータの構成例を示す等価回路図。
【図２３】比較例に係る入力バッファの出力動作を示すタイミングチャート図。
【図２４】比較例に係る入力バッファのＤｕｔｙ誤差によるセットアップエラーおよびホールドエラーを説明するためのタイミングチャート図。
【発明を実施するための形態】
【００１１】
以下、この発明の実施形態について図面を参照して説明する。以下、この説明においては、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを一例として挙げるが、これに限られるものではない。  
尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１２】
［第１の実施形態］  
［概要］  
まず、図１を用いて、第１の実施形態に係る半導体記憶装置の概要について説明する。  
図示するように、入力バッファ１２を構成するインバータとして、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのＷ（ゲート幅）の比を電気的に調節する機能（トリム機能）を有するインバータ（第１インバータ）ＩＮＶ１−１を備える。さらに、この第１インバータＩＮＶ１−１と、同等な共通の回路で構成されたインバータ（第２インバータ）ＩＮＶ１−２を備える回路閾値モニタ１３によって生成された回路閾値電圧が、電源電圧の１／２になる様に、装置外部からトリム値を入力する。
【００１３】
確定したトリム値（パラメータ値：Trim0〜n）は、メモリセルアレイ１１内のＲＯＭ領域１１−２に格納する。さらに、電源投入時などの実際にこの装置（チップ）１０を使用する前に、この値を読み出し、入力バッファ１２の第１インバータＩＮＶ１−１に与えることで、入力バッファ１２のβ比を最適な値に調節する。
【００１４】
このように、入力バッファ１２のＤｕｔｙ誤差を低減でき、高速なデータ入出力に有利な半導体記憶装置を提案するものである。
【００１５】
［詳細］  
次に、図１乃至図７を用いて、第１の実施形態に係る半導体記憶装置の詳細について説明する。
【００１６】
＜１.構成例＞  
１−１．全体構成例  
まず、図１を用い、第１の実施形態に係る半導体記憶装置の全体構成例について詳細に説明する。
【００１７】
図示するように、本例に係る半導体記憶装置は、メモリセルアレイ１１，入力バッファ１２，回路閾値モニタ１３，ＲＯＭ読出し回路１５，ＲＯＭ書込み回路１６，セレクタ１７，トリム値レジスタ１８，およびパッドＰＡ１，ＰＡ２を備える。また、この装置外部には、トリム値入力回路２１，および端子ＴＥ１，ＴＥ２が配置される。
【００１８】
メモリセルアレイ１１は、ワード線とビット線との交差位置にマトリクス状に配置される複数のメモリセルをそれぞれ有するメモリセル領域１１−１、ＲＯＭ領域１１−２を備える。  
メモリセル領域１１−１には、例えば、ユーザデータ等の一般データが記憶される。  
ＲＯＭ領域１１−２は、例えば、管理データ等が記憶されるメモリセルアレイ１１内に配置されるＲＯＭブロックと呼ばれる特別なセル領域である。さらに本例に係るＲＯＭ領域１１−２には、第１インバータＩＮＶ１−１の回路閾値と回路閾値モニタ１３が検出した回路閾値とが一致（対応）した際のトリム値（パラメータ値：Trim0〜n）が記憶される。ＲＯＭ領域１１−２の記憶するトリム値（パラメータ値：Trim0〜n）は、後述するように、ＲＯＭ読出し回路１５により読み出され、入力バッファ１２の第１インバータＩＮＶ１−１に与えられる。  
尚、トリム値（パラメータ値：Trim0〜n）を記憶するメモリは、本例のＲＯＭ領域１１−２に限られるものではない。例えば、メモリセルアレイ１０でない領域に配置されるヒューズ等であっても同様に適用可能である。
【００１９】
入力バッファ１２は、インバータ（第１インバータ）ＩＮＶ１−１と、インバータＩＮＶ０とを備える。
【００２０】
第１インバータＩＮＶ１−１は、トリム値（パラメータ値：Trim0〜n）が与えられることにより、電気的に回路閾値が調節可能であるように構成される。第１インバータＩＮＶ１−１の入力は、パッドＰＡ１を介して装置外部の入力端子ＴＥ１に接続され、出力はインバータＩＮＶ０の入力に接続され、上記トリム値（パラメータ値：Trim0〜n）が与えられる。インバータＩＮＶ０は、第１インバータＩＮＶ１−１の出力を反転し、入力バッファ１２のバッファ出力Buffoutとして出力する。この入力バッファ１２のバッファ出力Buffoutは、例えば、図示しないこの半導体記憶装置の制御回路（シーケンサ）等に与えられ、メモリセルアレイ１１のデータ入出力動作の際に使用される。
【００２１】
回路閾値モニタ１３は、第１インバータＩＮＶ１−１と共通の回路構成のインバータ（第２インバータ）ＩＮＶ１−２を備え、第２インバータＩＮＶ１−２の入力と出力とが短絡されることにより第１インバータＩＮＶ１−１の回路閾値を検出する。より具体的には、第２インバータＩＮＶ１−２は、上記トリム値（パラメータ値：Trim0〜n）が与えられ、短絡された入力および出力がパッドＰＡ２を介した端子ＴＥ２から回路閾値電圧Ｖthoutとして装置外部に出力して検出する。
【００２２】
ＲＯＭ読出し回路１５は、ＲＯＭ領域１１−２に記憶された上記トリム値（パラメータ値：Trim0〜n）を読出し、読出した上記トリム値を、セレクタ１７の入力端子（”０”）に出力する。
【００２３】
ＲＯＭ書込み回路１６は、トリム値レジスタ１８から出力され、確定したトリム値（パラメータ値：Trim0〜n）を、ＲＯＭ領域１１−２に書込む。
【００２４】
セレクタ１７の一方の入力（”０”）はＲＯＭ読出し回路１５の出力に接続され、他方の入力（”１”）は装置外部に設けられたトリム値入力回路２１の出力に接続され、図示しないメモリコントローラ等の制御回路からの選択信号ＳＥＬにより、いずれか一方をトリム値レジスタ１８に切り替えて出力する。
【００２５】
トリム値レジスタ（記憶回路）１８は、セレクタ１７の出力をトリム値（パラメータ値：Trim0〜n）として、ＲＯＭ書込み回路１６，入力バッファ１２の第１インバータＩＮＶ１−１，および回路閾値モニタ１３の第２インバータＩＮＶ１−２に出力する。上記のように、セレクタ１７の出力はトリム値レジスタ１８に入力され、トリム値レジスタ１８の出力（トリム値）はＲＯＭ書込み回路１６を介してＲＯＭ領域１１−２に与えられる一方で、トリム機能付き第１インバータＩＮＶ１−１，ＩＮＶ１−２で構成された入力バッファ１２と回路閾値モニタ１３に与えられている。  
パッドＰＡ１，ＰＡ２は、外部端子ＴＥ１，ＴＥ２に電気的に接続される。
【００２６】
１−２．第１，第２インバータＩＮＶ１−１，１−２の構成例  
次に、本例に係るトリム機能付き第１，第２インバータＩＮＶ１−１，１−２の構成例について説明する。  
１−２−１．ＮＭＯＳ調節方式  
図２を用いて、ＮＭＯＳ調節方式に係る第１，第２インバータＩＮＶ１−１，１−２の構成例について説明する。  
図示するように、第１，第２インバータＩＮＶ１−１，１−２は、ゲート幅Ｗが１５Ｗに固定されたＰＭＯＳトランジスタＰ−０と、ゲート幅が１Ｗ、１Ｗ、２Ｗ、４Ｗ、８Ｗの比にそれぞれ分割された５つのＮＭＯＳトランジスタＮ−０〜Ｎ−４と、ＮＭＯＳトランジスタＮ−０〜Ｎ−４のそれぞれに直列に挿入されたスイッチＮＭＯＳトランジスタＮ００〜Ｎ１３とによって構成されている。
【００２７】
ＰＭＯＳトランジスタＰ−０のソースには内部電源電圧Ｖｃｃが与えられ、ゲートには入力信号（ＩＮ）が与えられ、ドレインは出力端子ＯＵＴｎに接続される。
【００２８】
ＮＭＯＳトランジスタＮ−０〜Ｎ−４のソースはＮＭＯＳトランジスタＮ１０〜Ｎ１３のドレインにそれぞれ接続され、ドレインは出力端子ＯＵＴｎに接続され、ゲートには入力信号（ＩＮ）が与えられる。
【００２９】
最初のスイッチＮＭＯＳトランジスタＮ００のゲートには内部電源電圧Ｖｃｃが与えられるため、常時オンしている。尚、常時オンしている最初のＮＭＯＳトランジスタＮ００のゲート幅（１Ｗ）は、トリム信号が“０”の時に、最低限のＮＭＯＳトランジスタの１Ｗを確保するために設けられている。
【００３０】
一方、それ以外の４つのスイッチＮＭＯＳトランジスタＮ１０〜Ｎ１３のゲートには、４ビットのトリム信号（Trim0〜Trim3）がそれぞれ入力されている。ＮＭＯＳトランジスタＮ１０〜Ｎ１３のソースには、接地電源電圧Ｖｓｓが与えられる。
【００３１】
このように、上記の構成によれば、入力されるトリム信号（Trim0〜Trim3）の値に応じて、スイッチＮＭＯＳトランジスタＮ１０〜Ｎ１３がオン／オフする事で、ＰＭＯＳトランジスタＰ−０に対するＮＭＯＳトランジスタＮ−０〜Ｎ−４のゲート幅Ｗの値を、１Ｗから１６Ｗまで選択的に変化させることができる。
【００３２】
１−２−２．ＮＭＯＳ／ＰＭＯＳ調節方式  
図３を用いて、ＮＭＯＳ／ＰＭＯＳ調節方式に係る第１，第２インバータＩＮＶ１−１，１−２の構成例について説明する。この構成では、上記図２に示したＮＭＯＳ調節方式の回路に対して、更にＰＭＯＳのゲート幅Ｗも調節できるため、回路閾値調節の自由度を更に向上することできる。
【００３３】
図示するように、ＮＭＯＳ／ＰＭＯＳ調節方式に係る第１，第２インバータＩＮＶ１−１，１−２は、ＰＭＯＳトランジスタＰ−１〜Ｐ−４，Ｐ００〜Ｐ０７を更に備える点で、図２に示す構成と相違する。
【００３４】
ＰＭＯＳトランジスタＰ−１〜Ｐ４のゲートには入力信号（ＩＮ）が与えられ、ドレインは出力端子ＯＵＴｎに接続される。
【００３５】
ＰＭＯＳトランジスタＰ００〜Ｐ０７のドレインはＰＭＯＳトランジスタＰ−０〜Ｐ−４のソースにそれぞれ接続され、ドレインは出力端子ＯＵＴｎに接続される。最初のスイッチＰＭＯＳトランジスタＰ００のゲートには接地電源電圧Ｖｓｓが与えられるため、常時オンしている。尚、常時オンしているのは、上記と同様の理由からである。
【００３６】
一方、それ以外の４つのスイッチＰＭＯＳトランジスタＰ０４〜Ｎ０７のゲートには、４ビットのトリム信号（Trim4〜Trim7）がそれぞれ入力されている。
【００３７】
このように、上記の構成によれば、入力されるトリム信号（Trim0〜Trim7）の値に応じて、スイッチＮＭＯＳトランジスタＮ１０〜Ｎ１３およびスイッチＰＭＯＳトランジスタＰ０４〜Ｐ０７がオン／オフする事で、ＮＭＯＳトランジスタＮ−０〜Ｎ−４のゲート幅Ｗの値およびＰＭＯＳトランジスタＰ−０〜Ｐ−４のゲート幅Ｗの値を、１Ｗから１６Ｗまで選択的に変化させることができる。
【００３８】
１−３．回路閾値モニタの回路閾値の検出について  
次に、図４を用いて、本例に係る回路閾値モニタ１３の回路閾値の検出について説明する。  
図示するように、第２インバータＩＮＶ１−２の入力と出力を接続した短絡によって、インバータＩＮＶ１−２を構成するＰＭＯＳ、ＮＭＯＳトランジスタＰ１３、Ｎ１３（ここでは代表して示す）は、共に５極管動作で電流ｉｐと電流ｉｎを流している状態となる。これら２つの電流ｉｐ、ｉｎの電流値が互いに等しくなる時のゲート電圧が、回路閾値Ｖthoutとなるのである。
【００３９】
ここで、インバータＩＮＶ１−２の入力電圧がこの値よりも高くなると、ＮＭＯＳトランジスタＮ１３を流れる電流ｉｎが増えてＰＭＯＳトランジスタＰ１３の電流ｉｐが減るので、インバータＩＮＶ１−２の出力は“０”に遷移する。一方、入力がこの値よりも低くなると逆にＮＭＯＳトランジスタＮ１３電流ｉｎが減ってＰＭＯＳトランジスタの電流ｉｐが増えるので、インバータＩＮＶ１−２の出力は“１”に遷移する。このインバータＩＮＶ１−２の出力を、例えば、後述するメモリテスタ等により検出し、トリム値（パラメータ値）を決定する。
【００４０】
＜２.入力バッファの回路閾値電圧の補正方法（トリム値書込み／読出し動作）＞  
２−１．トリム値書込み動作  
まず、図５および図６を用い、第１の実施形態に係る半導体記憶装置のトリム値書込み動作について説明する。ここでは、図５のフロー図に沿って説明する。
【００４１】
（ステップＳＴ１−０）  
この動作は、例えば、半導体記憶装置の工場出荷時などのテスト工程等の際で行われる。
【００４２】
（ステップＳＴ１−１）  
まず、制御回路（図示せず）等から出力される選択信号ＳＥＬを“１”にする事で、セレクタ１７の入力をトリム値入力回路２１の出力に切り替え、セレクタ１７にトリム値を外部から入力できる状態にする。
【００４３】
（ステップＳＴ１−２）  
続いて、図６に示すように、このステップＳＴ１−２の際には、入力が回路閾値電圧出力Ｖthoutが接続され、出力がトリム値入力回路２１に接続されるメモリテスタ２２を配置し、回路閾値が１／２ＶｃｃＱに最も近づくトリム値を決定する。
【００４４】
より具体的には、メモリテスタ２２等を用いることによって、回路閾値モニタ１３の出力電圧Ｖthoutと、外部電源電圧ＶｃｃＱの１／２の電圧値を比較しながら、トリム値入力回路２１によってトリム値（パラメータ値：Trim 0〜Trim n）を順次入力していく。そして、回路閾値モニタ１３の出力電圧Ｖthoutの回路閾値が、１／２ＶｃｃＱに最も近づくトリム値（パラメータ値：Trim 0〜Trim n）を決定する。
【００４５】
（ステップＳＴ１−３）  
続いて、トリム値レジスタ１８から出力される上記決定したトリム値（パラメータ値：Trim 0〜Trim n）を、ＲＯＭ書込み回路１６により、ＲＯＭ領域１１−２に書き込んで記憶する。
【００４６】
２−２．トリム値読み出し動作  
次に、図７を用い、第１の実施形態に係る半導体記憶装置のトリム値読み出し動作について説明する。ここでは、図７のフロー図に沿って説明する。
【００４７】
（ステップＳＴ２−０）  
この動作は、例えば、半導体記憶装置を使用する前、例えば、パワーオン処理中等の際に行われる。
【００４８】
（ステップＳＴ２−１）  
まず、制御回路（図示せず）等から出力される選択信号ＳＥＬを“０”にする事で、セレクタ１７の入力をＲＯＭ読出し回路１５の出力に切り替え、セレクタ１７にトリム値をロードできる状態にする。
【００４９】
（ステップＳＴ２−２）  
続いて、記憶されたトリム値（パラメータ値：Trim 0〜Trim n）を、ＲＯＭ読出し回路１５によりＲＯＭ領域１１−２からセレクタ１７に読み出し、さらに、読み出したトリム値をトリム値レジスタ１８にロードする。
【００５０】
（ステップＳＴ２−３）  
続いて、ロードしたトリム値（パラメータ値：Trim 0〜Trim n）を、各入力バッファ１２が有する第１インバータＩＮＶ１−１に供給する。そのため、入力バッファ１２の回路閾値を、１／２ＶｃｃＱになる様な最適なβ比に調整することができる。
【００５１】
このように、本例に係る構成およびその補正方法によれば、装置毎（チップ毎）のトランジスタの回路閾値バラツキを補正し、どのチップにおいても入力バッファのＤｕｔｙを、例えば、５０％程度に揃える事が可能となる。そのため、Ｄｕｔｙ誤差を低減でき、高速なデータ入出力に有利である。
【００５２】
＜３．作用効果＞  
第１の実施形態に係る半導体記憶装置およびその回路閾値の補正方法によれば、少なくとも下記（１）乃至（２）の効果が得られる。  
（１）Ｄｕｔｙ誤差を低減でき、高速なデータ入出力に有利である。  
上記のように、第１の実施形態に係る半導体記憶装置は、電気的に回路閾値を調節可能な第１インバータＩＮＶ１−１を備える入力バッファ１２と、第１インバータＩＮＶ１−１と共通の回路構成の第２インバータＩＮＶ１−２を備え、第２インバータのＩＮＶ１−２入力と出力とが短絡されることにより第１インバータＩＮＶ１−１の回路閾値を検出する回路閾値モニタ１３と、第１インバータの回路閾値ＩＮＶ１−１と回路閾値モニタ１３が検出する回路閾値とが一致（対応）した際のパラメータ値（トリム値：Trim0〜Trim n）を記憶するメモリ１１−２と、第１インバータに与えられる上記パラメータ値をメモリ１１−２から読み出すデータ読み出し回路１５とを含むものである。
【００５３】
そのため、本例のようなインバータタイプの入力バッファ１２であっても、装置毎（チップ毎）のトランジスタの閾値バラツキや、使用される電源電圧条件によらず、入力バッファ１２の回路閾値を、電源電圧の中間電圧（１／２ＶｃｃＱ）近傍に近づける事ができる。従って、半導体記憶装置の入力が立ち上がる時、または立ち下がる時の遅延時間を等しくする事ができる。さらに、シリアルデータ入力時のセットアップ／ホールド時間のマージンを最大限確保する事ができる。
【００５４】
その結果、入力バッファ１２におけるＤｕｔｙ誤差を、最小に抑える事ができるので、シリアルデータ出力のデータウインドウのバラツキを抑える事が可能となる。例えば、Ｄｕｔｙを、５０％程度に揃える事が可能となる。そのため、Ｄｕｔｙ誤差を低減でき、高速なデータ入出力に有利である。
【００５５】
（２）アクセスのサイクルタイムを短縮化でき、高速化できる。  
本例に係る構成および動作を、例えば、次世代ＮＡＮＤ型フラッシュメモリに代表されるような、高速シリアルデータインターフェースを採用するデバイスに適用した場合、シリアルアクセスのサイクルタイムを短縮することができる。そのため、かかるデバイスのシリアルアクセスのサイクルタイムを短縮化でき、高速化できる。
【００５６】
このように、本例は、次世代ＮＡＮＤ型フラッシュメモリに代表されるような、高速シリアルデータインターフェースを採用するデバイスに対して有効な技術であると言える。
【００５７】
［第２の実施形態（回路閾値を自動で調節する一例）］  
次に、図８乃至図１０を用い、第２の実施形態に係る半導体記憶装置について説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００５８】
［概要］  
まず、図８を用いて、第１の実施形態に係る半導体記憶装置の概要について説明する。  
図示するように、本例は、第１の実施形態に対して装置外部からトリム値を入力するのではなく、装置内部にトリム値カウンタ２５とコンパレータＣＯＭを更に備える点で、上記第１の実施形態と相違する。さらに、トリム値カウンタ２５のカウンタ出力によって順次生成されるトリム値（Trim0〜Trim n）に応じた回路閾値モニタ１３からの回路閾値電圧Ｖthoutと１／２ＶｃｃＱとをコンパレータＣＯＭで比較する。このように、コンパレータＣＯＭの出力によってトリム値カウンタ２５のカウント動作を制御（ＳＴＯＰｎ）し、回路閾値電圧Ｖthoutが１／２ＶｃｃＱを超えた時のトリム信号の値をトリム値レジスタ１８に格納して、入力バッファ１２の回路閾値電圧として使用するものである。
【００５９】
［詳細］  
＜構成例＞  
全体構成例  
図８を用い、第２の実施形態に係る半導体記憶装置の全体構成例について詳細に説明する。
【００６０】
図示するように、メモリセルアレイ１１内にＲＯＭブロックと呼ばれる特別なセル領域１１−２を持ち、この領域１１−２に対するデータの書き込み回路１６と読み出し回路１５とを持っている。さらに、読み出し回路１５の出力はセレクタ１７の一方の入力端子（”０”）に接続され、もう一方の入力端子（”１”）にはトリム値カウンタ２５の出力が入力されている点で、上記第１の実施形態と相違する。
【００６１】
セレクタ１７の出力は、トリム値レジスタ１８に入力され、トリム値レジスタ１８の出力（トリム値）はＲＯＭ書き込み回路１６を介して、ＲＯＭ領域１１−２に与えられる一方で、トリム機能付きインバータＩＮＶ１−１、１−２を備える回路閾値モニタ１３と各入力バッファ１２に与えられている。
【００６２】
上記のように、本例に係る半導体記憶装置は、トリム値カウンタ２５，コンパレータＣＯＭ，分圧抵抗素子Ｒ１，Ｒ２，クックジェネレータＯＳＣ，パッドＰＡ３，および電源端子ＴＥ３を更に備えるものである。
【００６３】
コンパレータＣＯＭの入力（−）には回路閾値モニタ１３の出力電圧Ｖthoutが入力され、入力（＋）には抵抗分圧などで生成された電源電圧ＶｃｃＱの１／２の電圧が入力され、入力された電圧を比較してトリム値カウンタ２５を制御する。換言すれば、コンパレータＣＯＭは、回路閾値モニタ１３の出力（Ｖthout）と基準電位（１／２ＶｃｃＱ）とを比較し、これらが対応した時にカウント停止信号（ＳＴＯＰｎ）を出力するように構成される。詳細については、後述する。
【００６４】
トリム値カウンタ２５は、装置外部からはトリムイネーブル信号ＥＮＢが入力され、装置内部からはクロックジェネレータＯＳＣで生成されるクロック信号ＣＬＫおよびコンパレータＣＯＭの出力信号（カウント停止信号）ＳＴＯＰｎが入力される。トリム値カウンタ２５の出力は、セレクタの入力端子（”１”）に接続される。換言すれば、トリム値カウンタ２５は、カウント停止信号（ＳＴＯＰｎ）が入力されるまでカウント動作を行なってパラメータ値を順次生成するように構成される。詳細については、後述する。
【００６５】
抵抗素子Ｒ１、Ｒ２は、装置外部から端子ＴＥ３およびパッドＰＡ３を介して与えられる外部電源電圧ＶｃｃＱを、共通ノードにて、１／２ＶｃｃＱに分圧する。即ち、抵抗素子Ｒ１の一端はパッドＰＡ３に接続される。抵抗素子Ｒ２の一端は、抵抗素子Ｒ１の他端およびコンパレータの入力（＋）に接続され、他端は接地電源電圧Ｖｓｓに接続される。
【００６６】
入力バッファ１２および回路閾値モニタ１３等のその他の構成については、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略する。
【００６７】
トリム値カウンタの構成例  
次に、図９を用い、第２の実施形態に係るトリム値カウンタ２５の構成例について詳細に説明する。ここでは、４ビットのトリム信号（Trim0〜Trim3）で制御されているものを一例に挙げて説明する。
【００６８】
図示するように、本例に係るトリム値カウンタ２５は、５つのＤ−フリップフロップ（Ｄ−ＦＦ）回路ＦＦ０〜ＦＦ４、および３入力ＡＮＤゲートＡＮＤ１により構成される。
【００６９】
５つのＤ−フリップフロップ（Ｄ−ＦＦ）回路ＦＦ０〜ＦＦ４は、１つのリセット端子とクロック端子、およびデータ入力端子Ｄと正転出力端子Ｑ、反転出力端子Ｑｎをそれぞれ有する。
【００７０】
最初段のフリップフロップ回路ＦＦ４のデータ入力端子ＤにはコンパレータＣＯＭの出力ＳＴＯＰｎが入力され、クロック入力端子にはクロック信号ＣＬＫを反転した信号が入力され、正転出力ＱはＡＮＤゲートＡＮＤ１の１つの入力端子に接続されている。  
２段から５段のフリップフロップ回路ＦＦ０〜ＦＦ３は、それぞれデータ入力端子Ｄに自分自身の反転出力Ｑｎが接続され、このＱｎはそれぞれ次段のクロック入力端子にも接続されている。さらに、これら４つの反転出力Ｑｎは、それぞれトリム信号Trim０〜３として生成され、出力されている。  
また、５つのフリップフロップＦＦ０〜ＦＦ４のリセット端子には、リセット信号ＲＳＴｎが共通に入力されている。  
３入力ＡＮＤゲートＡＮＤ１の２つの入力には、クロック信号ＣＬＫおよびトリムイネーブル信号ＥＮＢが入力されている。またＡＮＤゲートＡＮＤ１の出力ＣＫは、２段目のフリップフロップ回路ＦＦ０のクロック入力端子に接続される。
【００７１】
＜入力バッファの回路閾値の補正方法（トリム値カウンタ動作）＞  
次に、第２の実施形態に係る半導体記憶装置のトリム値カウンタ動作について説明する。ここでは、図１０のタイミングチャート図に沿って説明する。尚、ここで説明するトリム値カウンタ動作は、工場出荷時などのテスト工程の際に行なっても良いし、ユーザーが実際にチップを使用する前、例えば、パワーオン処理後の電源電圧が安定したタイミングで自動的に行なわれる様に構成しても良い。
【００７２】
図示するように、最初に時刻ｔ０の際、選択信号ＳＥＬが”０”レベル、トリムイネーブル信号ＥＮＢが”０”レベルの状態で、ＲＳＴｎ信号を”０”レベルとすることによって、トリム値カウンタ２５のフリップフロップ回路ＦＦ０〜ＦＦ３が出力するトリム信号Trim０〜Trim３を一端”０”レベルにリセットする。
【００７３】
続いて、時刻ｔ１の際、トリムイネーブル信号ＥＮＢを“１”レベルにする事によって、トリム値カウンタ２５にクロック信号ＣＫが供給され、最初のＣＫの立ち上がりエッジで、トリム信号Trim０〜Trim３は、全て“１”レベルになる。
【００７４】
続いて、時刻ｔ２の際、セレクタの選択信号ＳＥＬを“１”レベルにすると、トリム信号Trim０〜Trim３が、トリム値レジスタ１８を経由して回路閾値モニタ１３に供給され、コンパレータＣＯＭは、回路閾値モニタ１３の出力である回路閾値電圧Ｖthoutと１／２ＶｃｃＱとを比較する。
【００７５】
続いて、時刻ｔ３以降においては、上記時刻ｔ１と同様の動作を、コンパレータＣＯＭが比較する回路閾値電圧が１／２ＶｃｃＱよりも高くなるまで、順次、同様に行う。
【００７６】
即ち、上記時刻ｔ１と同様に、クロック信号ＣＫの立ち上がりエッジで、トリム値カウンタ２５がトリム信号Trim０〜Trim３を順次カウントダウンすると、例えば、回路閾値モニタ１３内のトリム機能付きインバータＩＮＶ１−２のＮＭＯＳゲート幅Ｗが、ＰＭＯＳに対して相対的に小さくなっていくため、回路閾値電圧Ｖthoutは上昇していく。
【００７７】
本例では、時刻１１の際、１０回目のクロック信号ＣＫで、回路閾値電圧Ｖthoutが１／２ＶｃｃＱを越える。そのため、クロック信号ＣＫの立ち上がりエッジで、コンパレータＣＯＭの出力信号ＳＴＯＰｎが“０”となる。
【００７８】
続いて、時刻ｔ１２の際、本例のトリム値カウンタ２５が有するＳＴＯＰｎを受ける最初段のフリップフロップ回路ＦＦ４は、クロック信号ＣＬＫの立下りエッジで、３入力ＡＮＤゲートＡＮＤ１にＳＴＯＰｎの状態を供給する。そのため、続く１１回目以降のクロックＣＫは発生せず、トリム値カウンタ２５のカウント動作を停止することができる。
【００７９】
結果、この時刻ｔ１２の際のカウント値（”０”、”１”、”１”、”０”）は、トリム値レジスタ１８上に格納された状態で残ることになる。以降、トリム値レジスタ１８に格納されたトリム値（パラメータ値：Trim０〜Trim３（本例では、カウントした（”０”、”１”、”１”、”０”））を、上記第１の実施形態と同様に、入力バッファ１２が有する第１インバータＩＮＶ１−１に与える回路閾値として用いれば良い。
【００８０】
尚、上記トリム値カウンタ動作を、工場出荷時等のテスト工程の際等に行なう場合には、このタイミング（時刻ｔ１２以降において）で、トリム値レジスタ１８に格納されたトリム値をＲＯＭ書き込み回路１６に従って、ＲＯＭ領域１１−２に書き込んでおけばよい。また、上記トリム値カウンタ動作を、パワーオン処理後等の際に行なう場合には、ＲＯＭ領域１１−２に書き込む必要は特に無く、装置（チップ）の使用中はトリム値レジスタ１８に記憶された値を使えば良い。
【００８１】
＜作用効果＞  
上記のように、第２の実施形態に係る半導体記憶装置およびその動作によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、少なくとも下記（３）の効果が得られる。
【００８２】
（３）利便性および信頼性を向上することができる。  
上記のように、本例では、第１の実施形態に対して装置外部からトリム値を入力するのではなく、装置内部にトリム値カウンタ２５とコンパレータＣＯＭを更に備える。さらに、トリム値カウンタ２５のカウンタ出力によって順次生成されるトリム値（Trim0〜Trim n）に応じた回路閾値モニタ１３からの回路閾値電圧Ｖthoutと１／２ＶｃｃＱとをコンパレータＣＯＭで比較する。このように、コンパレータＣＯＭの出力によってトリム値カウンタ２５のカウント動作を制御（ＳＴＯＰｎ）し、回路閾値電圧Ｖthoutが１／２ＶｃｃＱを超えた時のトリム信号の値をトリム値レジスタ１８に格納して、入力バッファ１２に使用することができる。
【００８３】
そのため、トリム値の決定を、工場出荷時等のテスト工程の際等に限られず、ユーザが実際に装置を起動させるパワーオン処理後等の際においても行うことができる。この場合には、ＲＯＭ領域１１−２に書き込む必要は特に無く、装置（チップ）の使用中は、トリム値レジスタ１８に記憶されたトリム値（パラメータ値：Trim0〜Trim n）を使用することができる。
【００８４】
このように、ユーザが実際に装置を起動させるパワーオン処理後等の際のトリム値（パラメータ値：Trim0〜Trim n）を決定できることにより、より実使用時における装置の状態における入力バッファ１２の回路閾値を決定することができる。その結果、ユーザにおける利便性および信頼性を向上することができる点で更に有利である。  
［第３の実施形態（入力信号を微調整する一例）］  
次に、第３の実施形態に係る半導体記憶装置について、図１１乃至図１３を用いて説明する。この説明において、上記第２の実施形態と重複する部分の詳細な説明を省略する。
【００８５】
［概要］
この例は、図１１に示すように、第２の実施形態に対し、トリム値カウンタ２５で調節したトリム値（パラメータ値：Trim0〜Trim n）を、装置外部からのシフト信号（SHIFT）による制御によって微調整する手段としてシフト回路２９を更に実装したものである。
【００８６】
シフト回路２９は、トリム値レジスタのトリム値（Trim0〜Trim n）に対して＋１／−１の微調整を行う。そして、シフト回路２９の出力を、セレクタ２７を介して、トリム値レジスタ１８に戻す事によって、例えば、装置外部のメモリコントローラ等から供給される入力信号のＤｕｔｙが５０％からずれていた場合であっても、入力バッファ１２の出力のＤｕｔｙを５０％に近づけることができる。
【００８７】
［詳細］
＜構成例＞  
図１１を用い、第３の実施形態に係る半導体記憶装置の全体構成例について詳細に説明する。  
図示するように、本例に係る半導体記憶装置は、シフト回路２９を更に備え、セレクタ２７が第３入力端子まで有する点で、上記第２の実施形態と相違する。  
メモリセルアレイ１１内には、ＲＯＭ領域１１−２の特別なセル領域を持ち、この領域に対するデータ書込み回路１５、および読み出し回路１６を備えることは、同様である。読み出し回路１６の出力は、セレクタ２７の第１入力端子（”００”）に接続されている。セレクタの第２入力端子（”０１”）はトリム値カウンタ２５の出力が接続され、第３入力端子（”１０”）はシフト回路２９の出力が接続されている。
【００８８】
シフト回路２９は、装置外部（チップ外部）からの制御回路から入力される制御信号（ここではシフト信号SHIFT）によって制御され、トリム値レジスタのトリム値（Trim0〜Trim n）に対して＋１／−１の微調整を行った結果を、セレクタの第３入力端子（”１０”）に出力する。
【００８９】
セレクタ２７の出力は、トリム値レジスタ１８に入力され、トリム値レジスタ１８の出力（トリム値（パラメータ値：Trim0〜Trim n））は、書き込み回路１５を介してＲＯＭ領域１１−２に与えられる。さらに、トリム値レジスタ１８の出力（トリム値）は、トリム機能付きインバータＩＮＶ１−２で構成された回路閾値モニタ１３と各入力バッファ１２、およびシフト回路２９にも入力されている。
【００９０】
トリム値カウンタ２９には装置外部からトリムイネーブル信号ＥＮＢと、装置内部からはクロックジェネレータで生成されるクロック信号ＣＬＫ、およびコンパレータの出力ＳＴＯＰｎが入力されている。コンパレータの入力には回路閾値モニタの出力電圧と、抵抗分圧などで生成された電源電圧ＶｃｃＱの１／２の電圧が入力されている。
【００９１】
トリム値カウンタ２５によるトリム値（パラメータ値：Trim0〜Trim n）は、上記のように、工場出荷時などのテスト工程で行なっても良いし、ユーザが実際にチップを使用する前、例えばパワーオン処理後の電源電圧が安定したタイミングで自動的に行なわれる様に構成しても良い。
【００９２】
＜入力バッファの出力動作（バッファ出力）＞  
次に、図１２および図１３を用いて、第３の実施形態に係る半導体記憶装置の入力バッファ１２の出力動作（バッファ出力）について説明する。
【００９３】
ここで、システムの組み立て後、例えば、メモリコントローラ等から半導体記憶装置に供給される制御信号やデータ信号などのＤｕｔｙが５０％からずれていた場合には、たとえトリム値カウンタ２５によって入力バッファ１２の回路閾値を１／２ＶｃｃＱに合わせたとしても、入力バッファ１２の出力が入力信号のＤｕｔｙを保持してしまい、データ出力のウインドウがばらつくなどの現象が生じる可能性がある。図１２および図１３は、この現象を説明するためのものである。  
図１２は、入力信号のＤｕｔｙが５０％ずれており、且つ入力バッファ１２の回路閾値が１／２ＶｃｃＱに合っていた場合（Case (a)）を示すタイミングチャートである。
【００９４】
図１３は、本例に係るもので、入力信号のＤｕｔｙが５０％ずれており、図１２に対して回路閾値をやや低めにセットした場合（Case (a)）を示すタイミングチャートである。
【００９５】
図１２では、入力信号のＤｕｔｙのずれ（時刻ｔ１、ｔ２間における４３％、時刻ｔ２、ｔ３間における５７％）が、そのままバッファ出力に引き継がれている（４３％、５７％）。そのため、入力信号のＤｕｔｙが５０％からずれていた場合には、たとえトリム値カウンタ２５によって入力バッファ１２の回路閾値を１／２ＶｃｃＱに合わせたとしても、入力バッファ１２の出力が入力信号のＤｕｔｙを保持してしまい、データ出力のウインドウがばらつく可能性がある。
【００９６】
一方、図１３では、同様に入力信号のＤｕｔｙのずれ（時刻ｔ１、ｔ２間における４３％、時刻ｔ２、ｔ３間における５７％）が生じた場合であっても、バッファ出力を補正（５０％、５０％）することができることが分かる。
【００９７】
より具体的には、まず、上記と同様にして、トリム値カウンタ２５によるトリムで、入力バッファ１２の回路閾値を１／２ＶｃｃＱに合わせる。その後、セレクタ２７の選択信号ＳＥＬを“１０”にする事で、シフト回路２９の出力をトリム値レジスタ１８にロードできるようにする。
【００９８】
次に、例えば、データ出力のウインドウをモニタしながら、装置外部より、例えば、メモリコントローラ等の制御回路を用い、シフト信号（SHIFT）を入力する事によって、トリム値（パラメータ値：Trim0〜Trim n）を前後にシフトさせる微調整を行い、データ出力のウインドウが最適となるポイントを探す。そして、最終的に確定した値を、微調整後のトリム値（パラメータ値：Trim0〜Trim n）としてＲＯＭ領域１１−２に書き込む。さらに、チップ使用前のパワーオン処理などのタイミングで、この微調整後のトリム値（パラメータ値：Trim0〜Trim n）をトリム値レジスタ１８にロードする。
【００９９】
そのため、図１３に示すような入力信号のＤｕｔｙのずれ（時刻ｔ１、ｔ２間における４３％、時刻ｔ２、ｔ３間における５７％）が生じた場合であっても、入力バッファ１２のバッファ出力を補正（５０％、５０％）することができる。
【０１００】
＜作用効果＞  
上記のように、第３の実施形態に係る半導体記憶装置およびその動作によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。さらに、下記（４）に示す効果が得られる。
【０１０１】
（４）装置外部から供給される入力信号のＤｕｔｙずれをも補正し、出力のばらつきを防止できる。
【０１０２】
さらに、本例に係る半導体記憶装置は、シフト回路２９を更に備え、セレクタ２７が第３入力端子まで有する。
【０１０３】
そのため、例えば、データ出力のウインドウをモニタしながら、装置外部より、例えば、メモリコントローラ等の制御回路を用い、シフト信号（SHIFT）を入力する事によって、トリム値（パラメータ値：Trim0〜Trim n）を前後にシフトさせる微調整を行い、データ出力のウインドウが最適となるポイントを探すことができる。そして、最終的に確定した値を、微調整後のトリム値（パラメータ値：Trim0〜Trim n）としてＲＯＭ領域１１−２に書き込む。さらに、チップ使用前のパワーオン処理などのタイミングで、この微調整後のトリム値（パラメータ値：Trim0〜Trim n）をトリム値レジスタ１８にロードすることができる。
【０１０４】
従って、図１３に示すような入力信号のＤｕｔｙのずれ（時刻ｔ１、ｔ２間における４３％、時刻ｔ２、ｔ３間における５７％）が生じた場合であっても、入力バッファ１２のバッファ出力を補正（５０％、５０％）することができる。結果、メモリコントローラ等の装置外部から供給される入力信号のＤｕｔｙずれをも補正し、バッファ出力におけるＤｕｔｙを常に５０％に近づけることができる。
【０１０５】
［第４の実施形態（トリム後の動作条件の変化に対応できる一例）］  
次に、図１４および図１５を用いて、第４の実施形態に係る半導体記憶装置について説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。  
［概要］  
この例は、図１４に示すように、第４の実施形態に係る半導体記憶装置は、入力バッファ１２中の入力を受ける初段のトリム機能付き第１インバータＩＮＶ１−１の次段にも、第１インバータＩＮＶ１−１と同一の共通した回路構成を有するトリム機能付き第３インバータＩＮＶ１−３を更に備える点で、上記第１乃至第３の実施形態の実施形態と相違する。
【０１０６】
［詳細］
＜入力バッファの出力動作（バッファ出力）＞  
次に、図１５を用い、第４の実施形態に係る半導体記憶装置の入力バッファ１２の出力動作（バッファ出力）について説明する。
【０１０７】
ここで、上記のトリム値書込み動作を行なった後であっても、電圧、温度などの動作条件が変化し、立ち上がり遅延と立下り遅延が等しくなくなる場合がある。このような場合であっても、本例によれば、バッファ出力のＤｕｔｙを５０％とすることができる。
【０１０８】
例えば、図示するように、入力信号のＤｕｔｙが５０％であるにも関わらず、一段目（第１インバータＩＮＶ１−１）の出力について、時刻ｔ１の際の立ち上がり遅延ｔＤｒと、時刻ｔ３の際の立ち下がり遅延ｔＤｆが異なってしまったため、１段目出力のＤｕｔｙは６０％と４０％にずれてしまう。
【０１０９】
しかしながら、本例では、第１インバータＩＮＶ１−１の次段にも、第１インバータＩＮＶ１−１と同一の共通した回路構成を有するトリム機能付き第３インバータＩＮＶ１−３を更に備える。そのため、２段目の第３インバータＩＮＶ１−３は、１段目の第１インバータＩＮＶ１−１とは逆相の入力を受けるので、結果的に遅延時間の差をキャンセルすることができる。そのため、入力バッファ１２のＤｕｔｙを５０％に戻すことができる。
【０１１０】
＜作用効果＞  
上記のように、第４の実施形態に係る半導体記憶装置およびその動作によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、下記（５）に示す効果が得られる。
【０１１１】
（５）トリム後に、電圧、温度などの動作条件が変化した場合であっても、入力バッファ１２のＤｕｔｙを５０％に戻すことができる。
【０１１２】
上記のトリム値書込み動作を行なった後であっても、電圧、温度などの動作条件が変化し、立ち上がり遅延と立下り遅延が等しくなくなる場合がある。
【０１１３】
例えば、図１５に示したように、入力信号のＤｕｔｙが５０％であるにも関わらず、一段目（第１インバータＩＮＶ１−１）の出力について、時刻ｔ１の際の立ち上がり遅延ｔＤｒと、時刻ｔ３の際の立ち下がり遅延ｔＤｆが異なってしまったため、１段目出力のＤｕｔｙは６０％と４０％にずれてしまう。
【０１１４】
しかしながら、本例では、第１インバータＩＮＶ１−１の次段にも、第１インバータＩＮＶ１−１と同一の共通した回路構成を有するトリム機能付き第３インバータＩＮＶ１−３を更に備える。そのため、２段目の第３インバータＩＮＶ１−３は、１段目の第１インバータＩＮＶ１−１とは逆相の入力を受けるので、結果的に遅延時間の差をキャンセルすることができる。そのため、入力バッファ１２のＤｕｔｙを５０％に戻すことができる点で有利である。
【０１１５】
［第５の実施形態（トリム後の動作条件の変化に更に対応できる一例）］  
次に、図１６および図１９を用いて、第５の実施形態に係る半導体記憶装置について説明する。この説明において、上記第４の実施形態と重複する部分の詳細な説明を省略する。  
［概要］  
この例は、第５の実施形態に係る半導体記憶装置は、入力バッファ１２の１段目（第１インバータＩＮＶ１−１）の出力と２段目（第３インバータＩＮＶ１−３）の出力のそれぞれに、Ｓｌｅｗ  Ｒａｔｅ（第１、第２インバータＩＮＶ１−１、ＩＮＶ１−２の出力の傾き）を調節する素子を更に備える点で、上記第４の実施形態の実施形態と相違する。
【０１１６】
そのため、入力信号のＳｌｅｗ  Ｒａｔｅと１段目、２段目出力のＳｌｅｗ  Ｒａｔｅを極力等しく揃えるができる。よって、トリムを行なった後に電圧、温度などの動作条件が変わった場合であっても、入力バッファのバッファ出力のＤｕｔｙを５０％に補正できる。
【０１１７】
［詳細］  
＜構成例＞  
次に、図１６乃至図１８を用い、本例に係る入力バッファのいくつかの構成例について説明する。  
図１６に示す入力バッファ１２は、Ｓｌｅｗ  Ｒａｔｅを調節する素子として、キャパシタＣ１１，Ｃ１２を適用する例である。図示するように、キャパシタＣ１１の一端は、１段目（第１インバータＩＮＶ１−１）の出力および２段目（第３インバータＩＮＶ１−３）の入力に接続され、他端は接地電源電圧Ｖｓｓに接続される。キャパシタＣ１２の一端は、２段目（第３インバータＩＮＶ１−２）の入力に接続され、他端は出力端子（Buffout）および接地電源電圧Ｖｓｓに接続される。
【０１１８】
図１７に示す入力バッファ１２は、Ｓｌｅｗ  Ｒａｔｅを調節する素子として、抵抗素子Ｒ１１，Ｒ１２を適用する例である。図示するように、抵抗素子Ｒ１１は、１段目（第１インバータＩＮＶ１−１）の出力と２段目（第３インバータＩＮＶ１−３）の入力の間に直列に挿入される。抵抗素子Ｒ１２は、２段目（第３インバータＩＮＶ１−３）の出力と、出力端子（Buffout）の間に直列に挿入される。
【０１１９】
図１８に示す入力バッファ１２は、Ｓｌｅｗ  Ｒａｔｅを調節する素子として、定電流源Ｉ１〜Ｉ４を適用する例である。図示するように、定電流源Ｉ１の入力は電源電圧Ｖｃｃに接続され、出力は１段目の第１インバータＩＮＶ１−１を構成するトランジスタＰ１２−１のソースに接続される。定電流源Ｉ２の入力は１段目の第１インバータＩＮＶ１−１を構成するトランジスタＮ１２−１のソースに接続され、出力は接地電源電圧Ｖｓｓに接続される。定電流源Ｉ３の入力は電源電圧Ｖｃｃに接続され、出力は２段目の第３インバータＩＮＶ１−３を構成するトランジスタＰ１２−２のソースに接続される。定電流源Ｉ４の入力は２段目の第３インバータＩＮＶ１−３を構成するトランジスタＮ１２−２のソースに接続され、出力は接地電源電圧Ｖｓｓに接続される。
【０１２０】
上記のような構成によれば、入力信号のＳｌｅｗ  Ｒａｔｅと１段目、２段目出力のＳｌｅｗ  Ｒａｔｅを極力等しく揃えることができる。その結果、トリムを行なった後に電圧、温度などの動作条件が変わった場合であっても、遅延時間差を相殺する効果を更に高めることができ、入力バッファ出力のＤｕｔｙを５０％に補正できる。
【０１２１】
＜入力バッファの出力動作（バッファ出力）＞  
次に、図１９を用い、第５の実施形態に係る半導体記憶装置の入力バッファ１２の出力動作（バッファ出力）について説明する。図１９は、本例に係るＳｌｅｗ  Ｒａｔｅを揃える構成によって、遅延時間差の相殺効果が更に向上することを説明するためのタイミングチャート図である。
【０１２２】
（ａ）は、Ｓｌｅｗ  Ｒａｔｅ調節を行なっていない場合のバッファ出力である。図示するように、１段目における立ち上がり遅延ｔＤｒ１と立下り遅延ｔＤｆ１に対し、２段目の立ち上がり遅延ｔＤｒ２と立ち下がり遅延ｔＤｆ２の間に差がある。そのため、２段目の出力においても遅延時間差を完全には相殺しきれず、Ｄｕｔｙは改善するものの５５％と４５％に留まっている。
【０１２３】
一方、本例に係る（ｂ）は、Ｓｌｅｗ  Ｒａｔｅ補正を行なった場合のバッファ出力である。図示するように、１段目（第１インバータＩＮＶ１−１）と２段目（第３インバータＩＮＶ１−３）とがほぼ同じ入力条件で動作するため、入力が立ち上がった場合でも立下った場合でも、２段目の出力遅延時間は立ち上がり遅延ｔＤｒ1‘と立ち下がり遅延ｔＤｆ１’の和で等しくすることができる。そのため、結果的にバッファ出力のＤｕｔｙを５０％近くに更に補正する事ができる。
【０１２４】
＜作用効果＞  
上記のように、第５の実施形態に係る半導体記憶装置およびその動作によれば、少なくとも上記（１）、（２）、（５）と同様の効果が得られる。さらに、本例によれば、下記（６）の効果が得られる。
【０１２５】
（６）トリム後の動作条件の変化に更に対応できる。  
第５の実施形態に係る半導体記憶装置は、入力バッファ１２の１段目（第１インバータＩＮＶ１−１）の出力と２段目（第３インバータＩＮＶ１−３）の出力のそれぞれに、Ｓｌｅｗ  Ｒａｔｅを調節する素子を更に備える。
【０１２６】
そのため、入力信号のＳｌｅｗ  Ｒａｔｅと１段目、２段目出力のＳｌｅｗ  Ｒａｔｅを極力等しく揃えるができる。よって、トリムを行なった後に電圧、温度、電源電圧などの動作条件が変わった場合であっても、入力バッファのバッファ出力のＤｕｔｙを５０％に更に補正することができる。
【０１２７】
例えば、上記図１９（ｂ）に示したように、１段目（第１インバータＩＮＶ１−１）と２段目（第３インバータＩＮＶ１−３）とがほぼ同じ入力条件で動作するため、入力が立ち上がった場合でも立下った場合でも、２段目の出力遅延時間は立ち上がり遅延ｔＤｒ1‘と立ち下がり遅延ｔＤｆ１’の和で等しくすることができる。そのため、結果的にバッファ出力のＤｕｔｙを５０％近くに更に補正する事ができる点で有利である。
【０１２８】
［変形例（その他の一例）］  
次に、図２０を用い、変形例に係る半導体記憶装置について説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１２９】
本願に係る発明は、上記第１乃至第５の実施形態に説明した構成および方法に限られず、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。
【０１３０】
例えば、図２０に示す構成例では、入力バッファ１２の二段目のインバータとして、トリム機能を有する第１インバータＩＮＶ１−１と同様の共通な回路構成を有する第３インバータＩＮＶ１−３を更に備える点で、上記第２の実施形態と相違する。かかる構成および動作によれば、上記第２の実施形態や第４の実施形態と同様の作用効果が得られることは勿論である。
【０１３１】
このように、実施段階では、必要に応じ、開示される複数の構成要件の適宜な組み合わせにより、種々に変形することが可能である。
【０１３２】
［比較例（配線層マスクによって、入力バッファの回路閾値を調整する例）］  
次に、図２１乃至図２４を用いて、比較例に係る半導体記憶装置およびその動作について説明する。本比較例は、配線層マスクを接続または切断するによって、入力バッファが有するインバータの回路閾値を調整する一例に関する。尚、本比較例は、上記第１乃至第５の実施形態および変形例に係る半導体記憶装置およびその補正方法と比較するための、本願発明者による主観的な一例であって、例えば、出願時における客観的な従来例等を構成するものではない。
【０１３３】
＜構成例＞  
全体構成例  
まず、図２１を用いて、本比較例に係る半導体記憶装置の全体構成例について説明する。本例では、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを一例に挙げる。
【０１３４】
図示するように、比較例に係るＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１１および入力バッファ１１２を備える。
【０１３５】
比較例に係る入力バッファ１１２は、外部からの入力されるコントロール信号やデータ信号をＣＭＯＳレベルの“０”／“１”に増幅するためのものであり、インバータ型の回路構成が適用されている。
【０１３６】
入力バッファ１１２には、装置外部（チップ外部）の入力端子ＴＥ１１からパッドＰＡ１１を介して、コントロール信号やデータ信号等の外部入力信号が入力される。入力バッファ１１２は、１段もしくは複数段からなる複数のインバータＩＮＶ１１，ＩＮＶ１２によって構成されており、入力信号をＣＭＯＳレベルの“０”／“１”に増幅して、バッファ出力信号として出力する。
【０１３７】
この際、入力信号を直接受ける初段のインバータＩＮＶ１１は、セットアップ／ホールド時間などのタイミングマージン、およびＶＩＨ／ＶＩＬなどの電圧特性に影響を与えることから非常に重要な回路である。
【０１３８】
初段のインバータＩＮＶ１１の構成例  
次に、図２２を用いて、本比較例に係る初段のインバータＩＮＶ１１の構成例についてさらに詳しく説明する。
【０１３９】
図示するように、インバータＩＮＶ１１の回路構成は、通常のインバータに対して、ＰＭＯＳトランジスタＰ１１１〜Ｐ１１４、ＮＭＯＳトランジスタＮ１１１〜Ｎ１１４の双方を、１、２、４、８のＷ（ゲート幅）比（１Ｗ〜８Ｗ）で分割する。更に、それぞれの分割トランジスタＰ１１１〜Ｐ１１４、Ｎ１１１〜Ｎ１１４を接続または切断によって、出力ノード（Ｎｏｄｅ１〜Ｎｏｄｅ４）に接続、または切断する。このため、配線層マスクを差替える事によって、インバータのトランジスタＰ１１１〜Ｐ１１４、ＮＭＯＳトランジスタＮ１１１〜Ｎ１１４のＷ比を変え、インバータＩＮＶ１１が持つ回路閾値を調節する事ができる。
【０１４０】
例えば、本例では、配線層マスクＷＰ１〜ＷＰ４を、それぞれ出力ノード（Ｎｏｄｅ１〜Ｎｏｄｅ４）に接続している。そのため、ＰＭＯＳトランジスタのゲート幅が、８Ｗ＋２Ｗ＝１０Ｗ、ＮＭＯＳトランジスタのゲート幅が、４Ｗ＋１Ｗ＝５Ｗになる様に接続されており、結果、Ｗ比が２：１（これをβ比＝２という）となっている。
【０１４１】
このように、β比とは、上記ＰＭＯＳトランジスタとＮＭＯＳトランジスタのチャネル幅（Ｗ）の比率により定義される。
【０１４２】
通常、このβ比は、インバータの回路閾値が、入力のＶＩＨとＶＩＬの中間電位になる様に調節する。ＶＩＨは電源電圧ＶｃｃＱから０．２Ｖ程度低下した電圧、ＶＩＬは０．２Ｖ程度として定義されるので、ＶＩＨ／ＶＩＬの中間の電圧は、言い替えれば１／２ＶｃｃＱに等しい。この回路構成によって、入力バッファ１１２の回路閾値を１／２ＶｃｃＱに近づける事が可能である。
【０１４３】
しかしながら、この回路構成およびその回路閾値の補正方法では、配線層マスクによって、ＰＭＯＳトランジスタＰ１１１〜Ｐ１１４とＮＭＯＳトランジスタＮ１１１〜Ｎ１１４のβ比が決定される。そのため、β比の調整が限定され、装置毎のトランジスタの閾値バラツキや、使用される電源電圧が変わった場合等には対処しきれない。仮に、入力バッファ１１２の回路閾値が１／２ＶｃｃＱからずれていた場合の問題点に関して、以下の図２３および図２４を用いて説明する。
【０１４４】
＜入力バッファ１１２のバッファ出力動作＞  
図２３を用いて、比較例に係る入力バッファ１１２のバッファ出力動作について説明する。  
（ａ）は、入力バッファ１１２の回路閾値が１／２ＶｃｃＱよりも高い電位にある場合の動作例である。入力バッファ１１２を構成するインバータＩＮＶ１１の出力は、入力が回路閾値を横切った瞬間から遷移を開始するので、回路閾値が高い電位にある場合、入力の立ち上がりからの遅延が大きく、立下りからの遅延は小さくなる。この結果、Ｄｕｔｙ５０％の入力に対する、出力のＤｕｔｙは４７％／５３％となり、約３％のＤｕｔｙ誤差が発生する。
【０１４５】
このように、Ｄｕｔｙ誤差とは、入力のＤｕｔｙレシオに対する出力のＤｕｔｙレシオのずれ（差分）である、と定義される。Ｄｕｔｙレシオとは、信号の”Ｈ”レベルの期間と”Ｌ”レベルの期間の時間比率であると定義される。
【０１４６】
（ｂ）は、同じく入力バッファ１１２の回路閾値が高めにずれた場合で、かつ入力のＳｌｅｗ  Ｒａｔｅが小さい（傾きが寝ている）場合の動作例である。図示するように、回路閾値が同じ場合でも、入力のＳｌｅｗ  Ｒａｔｅが小さい場合にはＤｕｔｙの誤差が約１５％に拡大していることがわかる。
【０１４７】
ここで、Ｓｌｅｗ  Ｒａｔｅは、入力信号が単位時間内に変化する電圧で定義され、１Ｖ／ｎｓ程度の値で定義されている。しかしながら、近年のＮＡＮＤ型フラッシュメモリ等では、１つのパッケージの中にメモリコントローラチップと複数のＮＡＮＤチップを実装したスタックチップと呼ばれる形で提供される事が多い。そのため、メモリコントローラから見た負荷容量が大きく、供給される制御信号やデータ信号のＳｌｅｗ  Ｒａｔｅは規定よりも本例に示すように小さくなる傾向にある。
【０１４８】
（ｃ）は、入力バッファ１１２の回路閾値を１／２ＶｃｃＱに調整したとした場合の動作である。図示するように、回路閾値を正確に中間の電位にできれば、入力のＳｌｅｗ  Ｒａｔｅに関わらず出力のＤｕｔｙは常に５０％に保たれる。
【０１４９】
Ｄｕｔｙ誤差によるセットアップエラーおよびホールドエラーについて  
次に、図２４を用いて、本比較例に係る入力バッファ１１２のＤｕｔｙ誤差によるセットアップエラーおよびホールドエラーについて説明する。
【０１５０】
ここで、入力バッファ１１２の出力のＤｕｔｙを５０％に保つ事は回路の動作マージン確保にとって非常に重要である。例えば、近年のＮＡＮＤ型フラッシュメモリでは、データ入出力のスループットを上げるために、シリアルデータ入出力のサイクルタイムが短縮され、且つＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）方式のインターフェースが採用されはじめている。
【０１５１】
ＤＤＲ方式では、入力信号の立ち上がりエッジと立ち下りエッジの両方でデータをやり取りするため、例えば、読み出し時に／ＲＥ（Ｒｅａｄ  Ｅｎａｂｌｅ）入力バッファのＤｕｔｙが崩れると、出力データのウインドウがばらついて、コントローラ側におけるデータのセットアップ時間／ホールド時間のマージンを減少させ、最悪の場合には正しくデータを取り込むことが出来なくなる。
【０１５２】
さらに、ＮＡＮＤ型フラッシュメモリにとっても、このＤｕｔｙの誤差は、データ取込み時のセットアップ時間／ホールド時間のマージンに多大な影響を与える。
【０１５３】
例えば、図２４に示すように、入力バッファ１１２のＤｕｔｙ誤差が増大し、Ｄｕｔｙが崩れるという事は、入力が立ち上がる時と立下がる時で入力バッファ１１２が出力を出すまでの遅延時間に差があるという事である。尚、この例では、クロック入力の立ち上がりエッジと立下りエッジに対して、セットアップ時間ｔＳ、ホールド時間ｔＨでデータが入力されている。
【０１５４】
（ａ）は、立下り遅延の方が大きい場合（立上り遅延＜立下り遅延）を示している。  図示するように、立ち上がり遅延ｔＤＬＹ＿ｒｉｓｅよりも、立下り遅延ｔＤＬＹ＿ｆａｌｌの方が大きいので、データバッファ出力の立下りが遅れてセットアップエラー（setup error）が発生し、またクロックバッファ出力の立下りが遅れる事でホールドエラー（hold error）が発生する。
【０１５５】
（ｂ）は、立ち上がり遅延の方が大きい場合（立下り遅延＜立上り遅延）を示している。図示するように、立下り遅延ｔＤＬＹ＿ｆａｌｌよりも、立ち上がり遅延ｔＤＬＹ＿ｒｉｓｅの方が大きいので、クロックバッファ出力の立ち上がりが遅れる事でホールドエラー（setup error）が発生し、データバッファの立ち上がりが遅れる事でセットアップエラー（hold error）が発生する。
【０１５６】
ここで、提案されている高速インターフェースを搭載した次世代ＮＡＮＤ型フラッシュでは、シリアルデータ入出力のサイクルタイムが、例えば、１５ｎｓ程度のＤＤＲ方式であり、データのセットアップ／ホールドのタイミング規定は１．５ｎｓ程度になると予想されている。そのため、立ち上がり遅延と立下り遅延の差が、１．５ｎｓ以上あるような入力バッファでは正しくデータを取り込む事はできない。
【０１５７】
入力バッファの回路閾値を、常時、１／２ＶｃｃＱに揃える事ができれば立ち上がり遅延と立下り遅延を等しくできるので、チップ外部から供給された入力のセットアップ／ホールド時間をチップ内部でも保持する事ができるので最大限にマージンを確保することができる。
【０１５８】
しかしながら、上述した比較例に係る配線層マスクで回路閾値を調節する入力バッファ１１２の回路構成では、β比の調整が限定されるため、個々のチップ毎のトランジスタ閾値ばらつきや電源電圧に対処する事はできず、データ取り込みにおいて重大な性能低下の要因となっている。
【０１５９】
以上、比較例において説明した様に、入力バッファ１１２のＤｕｔｙ誤差は、例えば、次世代のＮＡＮＤ型フラッシュメモリ等の半導体記憶装置の性能向上にとって大きな妨げになっている。これを補正するためには、配線層オプションを差替えて入力バッファ１１２のβ比を適正に補正することが考えられるが、個々のチップ毎のトランジスタ閾値バラツキや使用される電源電圧等の個別要因には対処しきれない。
【０１６０】
したがって、比較例に係る構成およびその補正方法では、これら個別要因によって発生するＤｕｔｙ誤差に起因するセットアップ／ホールドマージン低下や出力データウインドウのバラツキが発生し、半導体記憶装置の性能を大きく低下させる要因となる。
【０１６１】
［本例が包含し得る態様］  
また、上記実施形態および変形例は、以下の態様を含む。  
（１）  電気的に回路閾値を調節可能な第１インバータを備える入力バッファと、前記第１インバータと共通の回路構成の第２インバータを備え、前記第２インバータの入力と出力とが短絡されることにより前記第１インバータの回路閾値を検出する回路閾値モニタと、前記回路閾値モニタが検出した回路閾値に対応するパラメータ値を記憶するメモリと、前記第１インバータに与えられる前記パラメータ値を、前記メモリから読み出すデータ読み出し回路とを含む半導体記憶装置。
【０１６２】
（２）  （１）の半導体記憶装置において、前記回路閾値モニタの出力と基準電位とを比較し、これらが対応した時にカウント停止信号を出力するコンパレータと、前記カウント停止信号が入力されるまでカウント動作を行なってパラメータ値を順次生成するカウンタ回路と、前記パラメータ値を前記メモリに書込むデータ書込み回路とを更に含む。
【０１６３】
（３）  （２）の半導体記憶装置において、前記パラメータ値を微調整するシフト回路と、前記カウンタ回路の出力または前記シフト回路の出力を切り替えて出力するセレクタと、前記セレクタの出力を、前記データ書込み回路、前記回路閾値モニタ、および前記入力バッファに出力する記憶回路とを更に含む。
【０１６４】
（４）  （１）乃至（３）の半導体記憶装置において、前記入力バッファは、前記第１インバータの次段に、前記第１インバータと共通の回路構成の第３インバータを更に備える。
【０１６５】
（５）  （４）の半導体記憶装置において、前記入力バッファは、前記第１，第３インバータの出力に配置され、前記第１，第３インバータの出力の傾きを調節する手段を更に備える。
【０１６６】
（６）  回路閾値モニタの出力と電源電圧の電圧値とを比較しながら、トリム値を順次入力するステップと、前記回路閾値モニタの出力が前記電圧値に最も近づくトリム値をパラメータ値として決定するステップと、前記決定したパラメータ値をメモリに記憶させるステップとを含む半導体記憶装置の回路閾値の補正方法。
【０１６７】
（７）  （６）の補正方法において、前記記憶されたパラメータ値を読み出し、記憶回路にロードするステップを更に含む。
【０１６８】
（８）  （７）の補正方法において、ロードした前記パラメータ値を、入力バッファが有する第１インバータの回路閾値として供給するステップを更に含む。
【０１６９】
（９）  （６）の補正方法は、前記半導体記憶装置のテスト工程の際に行われる。
【０１７０】
（１０）  （８）または（９）の補正方法は、前記半導体記憶装置のパワーオン処理の際に行われる。
【０１７１】
以上、第１乃至第５の実施形態、変形例、および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態、変形例、および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態、変形例、および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態、変形例、および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１７２】
１０…半導体記憶装置、１１…メモリセルアレイ、１１−１…メモリセル領域、１１−２…ＲＯＭ領域、１２…入力バッファ、１３…回路閾値モニタ、ＩＮＶ１−１…第１インバータ、ＩＮＶ１−２…第３インバータ、１５…ＲＯＭ読出し回路、１６…ＲＯＭ書込み回路、１７…セレクタ、１８…トリム値レジスタ、２１…トリム値入力回路。
【図１】
2010282684.tif 000003
【図２】
2010282684.tif 000004
【図３】
2010282684.tif 000005
【図４】
2010282684.tif 000006
【図５】
2010282684.tif 000007
【図６】
2010282684.tif 000008
【図７】
2010282684.tif 000009
【図８】
2010282684.tif 000010
【図９】
2010282684.tif 000011
【図１０】
2010282684.tif 000012
【図１１】
2010282684.tif 000013
【図１２】
2010282684.tif 000014
【図１３】
2010282684.tif 000015
【図１４】
2010282684.tif 000016
【図１５】
2010282684.tif 000017
【図１６】
2010282684.tif 000018
【図１７】
2010282684.tif 000019
【図１８】
2010282684.tif 000020
【図１９】
2010282684.tif 000021
【図２０】
2010282684.tif 000022
【図２１】
2010282684.tif 000023
【図２２】
2010282684.tif 000024
【図２３】
2010282684.tif 000025
【図２４】
2010282684.tif 000026