(57)【要約】【課題】信号出力タイミングを精度良く調整する。【解決手段】信号出力タイミングを調整する調整装置であって、第１の信号出力部から立上りエッジを有する信号を出力させるとともに第２の信号出力部から立下りエッジを有する信号を出力させる制御部と、第１の信号出力部から出力された信号および第２の信号出力部から出力された信号を合成した合成信号を取得する信号取得部と、立上りエッジと立下りエッジとが重なった合成波形を有する合成信号が信号取得部に取得されるように、第１の信号出力部の信号出力タイミングと第２の信号出力部の信号出力タイミングとのタイミング差を調整する調整部と、を備える調整装置を提供する。【選択図】図２
2010256091.tif 000002
【特許請求の範囲】
【請求項１】
信号出力タイミングを調整する調整装置であって、
第１の信号出力部から立上りエッジを有する信号を出力させるとともに第２の信号出力部から立下りエッジを有する信号を出力させる制御部と、
前記第１の信号出力部から出力された信号および前記第２の信号出力部から出力された信号を合成した合成信号を取得する信号取得部と、
前記立上りエッジと前記立下りエッジとが重なった合成波形を有する前記合成信号が前記信号取得部に取得されるように、前記第１の信号出力部の信号出力タイミングと前記第２の信号出力部の信号出力タイミングとのタイミング差を調整する調整部と、
を備える調整装置。
【請求項２】
前記信号取得部は、前記合成信号の論理値を異なる複数のタイミングのそれぞれで取得し、
前記調整部は、前記複数のタイミングのそれぞれで取得された前記合成信号の論理値に基づき、前記立上りエッジと前記立下りエッジとが重なった前記合成波形を有する前記合成信号を取得したか否かを判定する
請求項１に記載の調整装置。
【請求項３】
前記信号取得部は、異なる複数のしきい値のそれぞれと前記合成信号とを比較して前記合成信号の論理値を取得し、
前記調整部は、前記複数のしきい値のそれぞれと比較して取得された前記合成信号の論理値に基づき、前記立上りエッジと前記立下りエッジとが重なった前記合成波形を有する前記合成信号を取得したか否かを判定する
請求項１から２の何れかに記載の調整装置。
【請求項４】
前記制御部は、前記第１の信号出力部および前記第２の信号出力部から、指定されたレベルおよび指定されたタイミング差の前記立上りエッジを有する信号および前記立下りエッジを有する信号を出力させ、
前記信号取得部は、異なる複数のしきい値のそれぞれと前記合成信号とを、異なる複数のタイミングのそれぞれで比較して前記合成信号の論理値を取得し、
前記調整部は、
前記複数のタイミングのそれぞれにおいて前記複数のしきい値のそれぞれと比較して取得した複数の論理値のうち、所定の論理値となるポイント数を検出し、
前記ポイント数が予め定められた設定数となるように、前記第１の信号出力部の信号出力タイミングと前記第２の信号出力部の信号出力タイミングとのタイミング差を調整する
請求項１に記載の調整装置。
【請求項５】
前記調整部は、
Ｈ論理レベルおよびＬ論理レベルの中間レベルの合成信号を、前記複数のタイミングのそれぞれにおいて前記複数のしきい値のそれぞれと比較した場合に、所定の論理値となるポイント数を、前記設定数とする
請求項４に記載の調整装置。
【請求項６】
調整に先立って、
前記制御部は、前記中間レベルの信号を前記信号取得部に与え、
前記信号取得部は、前記複数のタイミングのそれぞれにおいて、前記複数のしきい値のそれぞれと前記中間レベルの信号とを比較して、前記中間レベルの信号の論理値を取得し、
前記調整部は、前記中間レベルの信号が前記所定の論理値となるポイント数を、前記設定数とする
請求項５に記載の調整装置。
【請求項７】
前記信号取得部は、前記合成信号の積分値を取得し、
前記調整部は、前記積分値が予め定められた値となるように、前記第１の信号出力部の信号出力タイミングと前記第２の信号出力部の信号出力タイミングとのタイミング差を調整する
請求項１に記載の調整装置。
【請求項８】
前記調整部は、
前記信号取得部の立上り応答が立下り応答より早いことを条件として、前記第１の信号出力部の信号出力タイミングを遅くしていく方向または前記第２の信号出力部の信号出力タイミングを早くしていく方向に調整し、
前記信号取得部が立上り応答が立下り応答より遅いことを条件として、前記第１の信号出力部の信号出力タイミングを早くしていく方向または前記第２の信号出力部の信号出力タイミングを遅くしてく方向に調整する
請求項１から７の何れかに記載の調整装置。
【請求項９】
前記調整部は、
前記第１の信号出力部における立上りエッジを有する信号の信号出力タイミングと前記第２の信号出力部における立下りエッジを有する信号の信号出力タイミングとを調整し、
前記第２の信号出力部における前記立下りエッジを有する信号の信号出力タイミングに基づいて、第３の信号出力部における立上りエッジを有する信号の信号出力タイミングを調整し、
前記第３の信号出力部における前記立上りエッジを有する信号の信号出力タイミングに基づいて、前記第１の信号出力部における立下りエッジを有する信号の信号出力タイミングを調整する
請求項１から７の何れかに記載の調整装置。
【請求項１０】
信号出力タイミングを調整する調整方法であって、
第１の信号出力部から立上りエッジを有する信号を出力させるとともに第２の信号出力部から立下りエッジを有する信号を出力させる制御ステップと、
前記第１の信号出力部から出力された信号および前記第２の信号出力部から出力された信号を合成した合成信号を、信号取得部により取得する信号取得ステップと、
前記立上りエッジと前記立下りエッジとが重なった合成波形を有する前記合成信号が前記信号取得部に取得されるように、前記第１の信号出力部の信号出力タイミングと前記第２の信号出力部の信号出力タイミングとのタイミング差を調整する調整ステップと、
を備える調整方法。
【請求項１１】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスを試験するための信号をそれぞれ出力する第１の信号出力部および第２の信号出力部と、
請求項１から９の何れかに記載の調整装置と、
を備える試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号出力タイミングを調整する調整装置、調整方法および試験装置に関する。
【背景技術】
【０００２】
半導体装置を試験する試験装置は、被試験デバイスに対して指定された波形の信号を指定されたタイミングに出力する。また、試験装置は、指定されたタイミングにおいて精度良く波形を出力できるように、試験に先立って、ドライバの信号出力タイミングを調整する（特許文献１）。また、試験装置は、差動信号を出力する場合には、ポジ側のドライバとネガ側のドライバのとの間における信号出力タイミングを調整する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−４３１２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ポジ側のドライバとネガ側のドライバとの間の信号出力タイミングを調整する場合、ポジ側のドライバおよびネガ側のドライバのそれぞれを一のコンパレータに接続する。そして、ポジ側のドライバから出力された立上りエッジおよびネガ側のドライバから出力された立下りエッジを、一のコンパレータが同一のタイミングにおいて取り込むように、タイミング調整を行う。
【０００５】
しかし、コンパレータは、通常、立上り応答と立下り応答とが一致していない。従って、以上のように調整をした場合、コンパレータの立上り応答と立下り応答との差の時間分、ポジ側のドライバの信号出力タイミングとネガ側のドライバの信号出力タイミングとの間にズレが生じる。このためにポジ側のドライバとネガ側のドライバとの間のタイミング調整を精度良く行なうには、精度の良いコンパレータを用いなければならなかった。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の第１の態様においては、信号出力タイミングを調整する調整装置であって、第１の信号出力部から立上りエッジを有する信号を出力させるとともに第２の信号出力部から立下りエッジを有する信号を出力させる制御部と、前記第１の信号出力部から出力された信号および前記第２の信号出力部から出力された信号を合成した合成信号を取得する信号取得部と、前記立上りエッジと前記立下りエッジとが重なった合成波形を有する前記合成信号が前記信号取得部に取得されるように、前記第１の信号出力部の信号出力タイミングと前記第２の信号出力部の信号出力タイミングとのタイミング差を調整する調整部と、を備える調整装置および調整方法を提供する。
【０００７】
本発明の第２の態様においては、被試験デバイスを試験する試験装置であって、前記被試験デバイスを試験するための信号をそれぞれ出力する第１の信号出力部および第２の信号出力部と、第１の形態の調整装置と、を備える試験装置を提供する。
【０００８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００９】
【図１】図１は、本実施形態に係る試験装置１０の機能構成を被試験デバイス２００とともに示す。
【図２】図２は、本実施形態に係る調整装置５０の構成を示す。
【図３】図３は、第１の信号出力部３１の構成の一例を示す。
【図４】図４は、本実施形態に係る信号取得部５８の構成の一例を示す。
【図５】図５は、本実施形態に係る第１の信号出力部３１の信号出力タイミングが、第２の信号出力部３２の信号出力タイミングより早い場合の波形の一例を示す。
【図６】図６は、本実施形態に係る第２の信号出力部３２の信号出力タイミングが、第１の信号出力部３１の信号出力タイミングより早い場合の波形の一例を示す。
【図７】図７は、本実施形態に係る第１の信号出力部３１の信号出力タイミングおよび第２の信号出力部３２の信号出力タイミングが一致している場合の波形の一例を示す。
【図８】図８は、複数のタイミングのそれぞれにおいて、複数のしきい値のそれぞれと比較して取得した合成信号の論理値の判定結果（シュム波形）の一例を示す。
【図９】図９は、本実施形態に係る第１の信号出力部３１の信号出力タイミングが、第２の信号出力部３２の信号出力タイミングより早い場合における、判定結果（シュム波形）の一例を示す。
【図１０】図１０は、本実施形態に係る第２の信号出力部３２の信号出力タイミングが、第１の信号出力部３１の信号出力タイミングより早い場合における、判定結果（シュム波形）の一例を示す。
【図１１】図１１は、本実施形態に係る第１の信号出力部３１の信号出力タイミングおよび第２の信号出力部３２の信号出力タイミングが一致している場合における、判定結果（シュム波形）の一例を示す。
【図１２】図１２は、本実施形態に係る調整装置５０の処理フローの一例を示す。
【図１３】図１３は、本実施形態に係る設定数の検出処理および調整処理のフローを示す。
【図１４】図１４は、本実施形態に係るレベルコンパレータ回路７８の立上り応答が立下り応答より速い場合の入力信号および出力信号を示す。
【図１５】図１５は、本実施形態に係るレベルコンパレータ回路７８の立下り応答が立上り応答より速い場合の入力信号および出力信号を示す。
【図１６】図１６は、本実施形態の第１変形例に係る調整装置５０の構成を示す。
【図１７】図１７は、本実施形態の第２変形例に係る調整装置５０の構成を示す。
【図１８】図１８は、第２変形例に係る調整装置５０の処理フローを示す。
【発明を実施するための形態】
【００１０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１１】
図１は、本実施形態に係る試験装置１０の機能構成を被試験デバイス２００とともに示す。試験装置１０は、被試験デバイス２００を試験する。試験装置１０は、デバイス搭載部２０と、本体部３０とを備える。
【００１２】
デバイス搭載部２０は、当該被試験デバイス２００を搭載する。デバイス搭載部２０は、本体部３０と被試験デバイス２００との間を接続する配線を有する。デバイス搭載部２０は、一例として、マザーボードおよびソケットボード等であってよい。
【００１３】
本体部３０は、一例として、第１の信号出力部３１と、第２の信号出力部３２と、信号取得部３６と、タイミング発生部３８と、パターン発生部４０と、判定部４２と、調整装置５０とを有する。第１の信号出力部３１および第２の信号出力部３２は、被試験デバイス２００を試験するための試験信号をそれぞれ出力する。なお、本体部３０は、第１の信号出力部３１および第２の信号出力部３２に加えて、更に、信号出力部を備えてもよい。
【００１４】
信号取得部３６は、試験信号に応じて被試験デバイス２００が出力する応答信号を取得する。なお、本体部３０は、信号取得部３６を複数個備えてもよい。
【００１５】
タイミング発生部３８は、試験信号を出力するタイミングを指定するタイミング信号を第１の信号出力部３１および第２の信号出力部３２に供給する。また、タイミング発生部３８は、応答信号を取得するタイミングを指定するストローブ信号を信号取得部３６に供給する。なお、本体部３０は、タイミング発生部３８を複数個備えてもよい。
【００１６】
パターン発生部４０は、試験信号の波形を指定するパターンを第１の信号出力部３１および第２の信号出力部３２に供給する。また、パターン発生部４０は、応答信号の期待値を発生する。判定部４２は、信号取得部３６により取得された被試験デバイス２００の応答信号の論理値と、パターン発生部４０が発生した応答信号の期待値とが一致するか否かを判定する。なお、本体部３０は、パターン発生部４０および判定部４２をそれぞれ複数個備えてもよい。
【００１７】
調整装置５０は、第１の信号出力部３１および第２の信号出力部３２の間の信号出力タイミングを、互いに誤差無いタイミングで信号を出力するように調整する。調整装置５０は、一例として、試験に先立ってまたは一定の期間毎に調整動作を実行する。
【００１８】
図２は、本実施形態に係る調整装置５０の構成を示す。調整装置５０は、タイミング発生部５２と、制御部５４と、合成部５６と、信号取得部５８と、判定部６０と、記憶部６２と、調整部６４とを有する。
【００１９】
タイミング発生部５２は、第１の信号出力部３１の信号出力タイミングおよび第２の信号出力部３２の信号出力タイミングを指定するタイミング信号を出力する。また、タイミング発生部５２は、信号取得部５８の信号取得タイミングを指定するストローブ信号を出力する。タイミング発生部５２は、試験装置１０の本体部３０内に備えられる何れかのタイミング発生部３８により実現されてもよい。
【００２０】
制御部５４は、波形を指定するパターンを第１の信号出力部３１および第２の信号出力部３２のそれぞれに供給して、第１の信号出力部３１から立上りエッジを有する信号を出力させるとともに第２の信号出力部３２から立下りエッジを有する信号を出力させる。即ち、制御部５４は、Ｌ論理レベルからＨ論理レベルへ変化する波形を有する信号を第１の信号出力部３１から出力させ、Ｈ論理レベルからＬ論理レベルへ変化する波形を有する信号を第２の信号出力部３２から出力させる。
【００２１】
なお、制御部５４は、第１の信号出力部３１から出力される信号の立上りエッジおよび第２の信号出力部３２から出力される信号の立下りエッジを、同一タイミングで発生させるパターンを与える。制御部５４は、試験装置１０の本体部３０内に備えられる何れかのパターン発生部４０により実現されてもよい。
【００２２】
合成部５６は、第１の信号出力部３１から出力された信号および第２の信号出力部３２から出力された信号を合成した合成信号を出力する。合成部５６は、一例として、第１の信号出力部３１が出力する信号を伝播する第１の信号線と、第２の信号出力部３２が出力信号を伝播する第２の信号線と、第１の信号線および第２の信号線との接続点から合成信号を外部へと出力する第３の信号線とを有する構成であってよい。合成部５６は、一例として、デバイス搭載部２０に代えて本体部３０に取り付けられる、校正用ボード等に形成された配線であってよい。
【００２３】
信号取得部５８は、合成部５６から出力された合成信号の論理値を取得する。信号取得部５８は、試験装置１０の本体部３０内に備えられる何れかの信号取得部３６により実現されてもよい。
【００２４】
信号取得部５８は、一例として、合成信号の論理値を異なる複数のタイミングのそれぞれで取得する。さらに、信号取得部５８は、一例として、異なる複数のしきい値のそれぞれと合成信号とを比較して合成信号の論理値を取得する。即ち、信号取得部５８は、異なる複数のしきい値のそれぞれと合成信号とを、異なる複数のタイミングのそれぞれで比較して合成信号の論理値を取得する。
【００２５】
判定部６０は、信号取得部５８により取得された論理値が所定の論理値であるか否かを判定する。判定部６０は、信号取得部５８により取得された論理値が所定の論理値である場合にはパス、所定の論理値ではない場合にはフェイルを出力する。判定部６０は、試験装置１０の本体部３０内に備えられる何れかの判定部４２により実現されてもよい。
【００２６】
記憶部６２は、判定部６０による判定結果を記憶する。記憶部６２は、一例として、複数のしきい値毎に複数のタイミングで比較して得られた複数の論理値の判定結果を記憶する。
【００２７】
調整部６４は、立上りエッジと立下りエッジとが重なった合成波形を有する合成信号が信号取得部５８に取得されるように、第１の信号出力部３１の信号出力タイミングと第２の信号出力部３２の信号出力タイミングとのタイミング差を調整する。調整部６４は、一例として、複数のタイミングのそれぞれで取得された合成信号の論理値に基づき、立上りエッジと立下りエッジとが重なった合成波形を有する合成信号を取得したか否かを判定する。また、調整部６４は、複数のしきい値のそれぞれと比較して取得された合成信号の論理値に基づき、立上りエッジと立下りエッジとが重なった合成波形を有する合成信号を取得したか否かを判定する。
【００２８】
図３は、第１の信号出力部３１の構成の一例を示す。なお、第２の信号出力部３２は、第１の信号出力部３１と構成が同一なので、説明を省略する。
【００２９】
第１の信号出力部３１は、一例として、タイミング調整回路７２と、フリップフロップ回路７４と、ドライブ回路７６とを含む。タイミング調整回路７２は、タイミング発生部５２から与えられたタイミング信号を遅延する。フリップフロップ回路７４は、制御部５４により発生されたパターンに応じた論理値を受け取る。そして、フリップフロップ回路７４は、タイミング調整回路７２により遅延されたタイミング信号により指定されるタイミングにおいて、取得した論理値を出力する。
【００３０】
ドライブ回路７６は、フリップフロップ回路７４から出力された論理値に応じたレベルの信号を、合成部５６へ供給する。例えば、ドライブ回路７６は、フリップフロップ回路７４からＨ論理の信号が与えられた場合にはＨ論理レベルの電圧の信号を出力する。また、ドライブ回路７６は、フリップフロップ回路７４からＬ論理の信号が与えられた場合にはＬ論理レベルの電圧の信号を出力する。
【００３１】
ここで、タイミング調整回路７２は、調整部６４により遅延量が調整される。タイミング調整回路７２の遅延量が変化すると、タイミング信号がフリップフロップ回路７４に与えられるタイミングが変化する。これにより、調整部６４は、第１の信号出力部３１による信号の出力タイミングを調整することができる。
【００３２】
図４は、信号取得部５８の構成の一例を示す。信号取得部５８は、一例として、レベルコンパレータ回路７８と、タイミング調整回路８０と、タイミングコンパレータ回路８２とを含む。
【００３３】
レベルコンパレータ回路７８は、合成部５６から合成信号を受けて、合成信号の論理値を出力する。タイミング調整回路８０は、タイミング発生部５２から与えられたストローブ信号を遅延する。タイミングコンパレータ回路８２は、レベルコンパレータ回路７８から出力された論理値を、タイミング調整回路８０により遅延されたストローブ信号のタイミングにおいて取得する。タイミングコンパレータ回路８２は、取得した論理値を判定部６０へと出力する。
【００３４】
また、レベルコンパレータ回路７８は、一例として、調整部６４からしきい値が与えられる。レベルコンパレータ回路７８は、与えられたしきい値に応じて合成信号の論理値を決定する。レベルコンパレータ回路７８は、一例として、合成信号の電圧がしきい値以上であればＨ論理の信号を出力し、合成信号の電圧がしきい値未満であればＬ論理の信号を出力する。
【００３５】
ここで、タイミング調整回路８０は、調整部６４により遅延量が調整される。タイミング調整回路８０の遅延量が変化すると、ストローブ信号がタイミングコンパレータ回路８２に与えられるタイミングが変化する。これにより、調整部６４は、信号取得部５８による合成信号の取得タイミングを調整することができる。
【００３６】
また、信号取得部５８は、複数の異なるタイミングにおいて合成信号の論理値を取得するマルチストローブ回路であってもよい。即ち、信号取得部５８は、複数のタイミング調整回路８０と、複数のタイミングコンパレータ回路８２を含む構成であってもよい。複数のタイミング調整回路８０は、ストローブ信号をそれぞれ異なる遅延量で遅延する。複数のタイミングコンパレータ回路８２は、対応するタイミング調整回路８０により遅延されたストローブ信号のタイミングにおいて、レベルコンパレータ回路７８から出力された論理値を取得する。
【００３７】
図５は、第１の信号出力部３１の信号出力タイミングが、第２の信号出力部３２の信号出力タイミングより早い場合の波形の一例を示す。図６は、第２の信号出力部３２の信号出力タイミングが、第１の信号出力部３１の信号出力タイミングより早い場合の波形の一例を示す。
【００３８】
第１の信号出力部３１は、図５および図６のＡに示されるように、Ｌ論理レベルからＨ論理レベルへ変化する立上りエッジを有する信号を出力する。また、第２の信号出力部３２は、図５および図６のＢに示されるように、Ｈ論理レベルからＬ論理レベルへ変化する立下りエッジを有する信号を出力する。
【００３９】
合成部５６は、図５および図６のＣに示されるように、第１の信号出力部３１からＬ論理レベルの信号が出力され、且つ、第２の信号出力部３２からＨ論理レベルの信号が出力されている期間において、Ｌ論理レベルとＨ論理レベルとの間の１／２のレベル（以下、中間レベル）の合成信号を出力する。また、合成部５６は、第１の信号出力部３１からＨ論理レベルの信号が出力され、且つ、第２の信号出力部３２からＬ論理レベルの信号が出力されている期間においても、中間レベルの合成信号を出力する。
【００４０】
さらに、合成部５６は、図５のＣに示されるように、第１の信号出力部３１の信号出力タイミングが第２の信号出力部３２より遅い場合、第１の信号出力部３１が出力した信号の立上りエッジから、第２の信号出力部３２が出力した信号の立下りエッジまでの期間において、Ｈ論理レベルより大きいレベルの合成信号を出力する。また、合成部５６は、図６のＣに示されるように、第２の信号出力部３２の信号出力タイミングが第１の信号出力部３１より遅い場合、第２の信号出力部３２が出力した信号の立下りエッジから、第１の信号出力部３１が出力した信号の立上りエッジまでの期間において、Ｌ論理レベルより小さいレベルの合成信号を出力する。
【００４１】
図７は、第１の信号出力部３１の信号出力タイミングおよび第２の信号出力部３２の信号出力タイミングが一致している場合の波形の一例を示す。図７のＡおよびＢに示されるように、第１の信号出力部３１の信号出力タイミングおよび第２の信号出力部３２の信号出力タイミングが一致している場合、第１の信号出力部３１が出力した信号の立上りエッジと第２の信号出力部３２が出力した信号の立下りエッジとが重なる。即ち、第１の信号出力部３１が出力した信号の立上りエッジと第２の信号出力部３２が出力した信号の立下りエッジとのタイミング差が０となる。
【００４２】
このような場合、合成部５６は全てのタイミングにおいて、中間レベルの合成信号を出力する。そこで、本実施形態において、調整部６４は、全てのタイミングにおいて中間レベルの合成信号が出力されるように、第１の信号出力部３１の信号出力タイミングと第２の信号出力部３２の信号出力タイミングとのタイミング差を調整する。これにより、調整部６４は、立上りエッジと立下りエッジとが重なった合成波形を有する合成信号が信号取得部５８に取得されるように、第１の信号出力部３１の信号出力タイミングと第２の信号出力部３２の信号出力タイミングとのタイミング差を調整することができる。
【００４３】
図８は、複数のタイミングのそれぞれにおいて、複数のしきい値のそれぞれと比較して取得した合成信号の論理値の判定結果（シュム波形）の一例を示す。なお、図８の例においては、取得された合成信号の論理値がＨ論理であればＰ（パス）、Ｈ論理でなければＦ（フェイル）である判定結果を示す。また、図９から図１１においても同様である。
【００４４】
信号取得部５８は、第１の信号出力部３１の信号出力タイミングおよび第２の信号出力部３２の信号出力タイミングのそれぞれがある一のタイミングに設定された状態において、合成信号の論理値を複数のしきい値により比較して取得する。図８の例においては、信号取得部５８は、０（Ｖ）以上および３（Ｖ）以下のレベル範囲内における０．５（Ｖ）ステップで設定された複数のしきい値のそれぞれと合成信号とを比較して、論理値を取得している。
【００４５】
また、信号取得部５８は、第１の信号出力部３１の信号出力タイミングおよび第２の信号出力部３２の信号出力タイミングのそれぞれがある一のタイミングに設定された状態において、合成信号の論理値を複数のタイミングにおいて取得する。図８の例においては、信号取得部５８は、基準位相から１０ｎｓ以上１５ｎ未満の時間範囲における０．５ｎ秒間隔で設定された複数のタイミングのそれぞれにおいて、合成信号の論理値を取得している。
【００４６】
ここで、合成信号を、指定された時間範囲における指定された時間間隔の複数のタイミングのそれぞれにおいて、指定されたレベル範囲における指定されたレベルステップの複数のしきい値のそれぞれと比較した場合、調整部６４は、指定されたポイント数の比較結果を取得することができる。例えば、図８に示される例においては、レベル方向に７個のしきい値が設定され、時間方向に１０個のタイミングが設定されるので、調整部６４は、７０ポイントの比較結果を取得することができる。
【００４７】
図９は、第１の信号出力部３１の信号出力タイミングが、第２の信号出力部３２の信号出力タイミングより早い場合における、判定結果（シュム波形）の一例を示す。図１０は、第２の信号出力部３２の信号出力タイミングが、第１の信号出力部３１の信号出力タイミングより早い場合における、判定結果（シュム波形）の一例を示す。
【００４８】
図９に示されるように、第１の信号出力部３１の信号出力タイミングが第２の信号出力部３２の信号出力タイミングより早い場合、合成信号にはＨ論理レベルより大きいレベルの期間が発生する。従って、当該期間は、パスと判定されるポイント数が他の期間と比較して多くなる。
【００４９】
図１０に示されるように、第２の信号出力部３２の信号出力タイミングが第１の信号出力部３１の信号出力タイミングより早い場合、合成信号にはＬ論理レベルより小さいレベルの期間が発生する。従って、当該期間は、フェイルと判定されるポイント数が他の期間と比較して多くなる。
【００５０】
図１１は、第１の信号出力部３１の信号出力タイミングおよび第２の信号出力部３２の信号出力タイミングが一致している場合における、判定結果（シュム波形）の一例を示す。第１の信号出力部３１の信号出力タイミングおよび第２の信号出力部３２の信号出力タイミングが一致している場合、合成部５６から、立上りエッジと立下りエッジとが重なった合成波形を有する合成信号が出力される。このような立上りエッジと立下りエッジとが重なった合成波形を有する合成信号は、全ての期間において中間レベルとなる。
【００５１】
この結果、図１１に示されるように、第１の信号出力部３１の信号出力タイミングおよび第２の信号出力部３２の信号出力タイミングが一致している場合、パスと判定されるポイント数が、全ての期間において同一となる。従って、このような合成信号を、指定された時間範囲における指定された時間間隔の複数のタイミングのそれぞれにおいて、指定されたレベル範囲における指定されたレベルステップの複数のしきい値のそれぞれと比較した場合、調整部６４は、所定の論理値と判定された判定結果を、所定ポイント数分取得することができる。
【００５２】
そこで、調整部６４は、合成信号の論理値を、指定された時間範囲における指定された時間間隔の複数のタイミングのそれぞれにおいて、指定されたレベル範囲における指定されたレベルステップの複数のしきい値のそれぞれと比較して取得した複数の論理値のうち、所定の論理値となるポイント数を検出する。そして、調整部６４は、ポイント数が予め定められた設定数となるように、第１の信号出力部３１の信号出力タイミングと第２の信号出力部３２の信号出力タイミングとのタイミング差を調整する。
【００５３】
調整部６４は、一例として、Ｈ論理レベルおよびＬ論理レベルの中間レベルの合成信号を、複数のタイミングのそれぞれにおいて複数のしきい値のそれぞれと比較した場合に、所定の論理値となるポイント数を、設定数とする。例えば、図１１に示される例においては、Ｌ論理レベルが０（Ｖ）、Ｈ論理レベルが３（Ｖ）および中間レベルが１．５（Ｖ）である。従って、この例においては、調整部６４は、設定数を４０ポイントとする。そして、調整部６４は、Ｈ論理となるポイント数（パスとなるポイント数）が、設定数である４０ポイントとなるように、第１の信号出力部３１の信号出力タイミングと第２の信号出力部３２の信号出力タイミングとのタイミング差を調整する。
【００５４】
このような調整部６４によれば、所定の論理値となるポイント数（パスのポイント数）を設定数となるように調整を行うので、立上りエッジと立下りエッジとが重なった合成波形を有する合成信号が取得されたか否かを容易に判定することができる。
【００５５】
図１２は、本実施形態に係る調整装置５０の処理フローの一例を示す。調整装置５０は、第１の信号出力部３１の信号出力タイミングおよび第２の信号出力部３２の信号出力タイミングのタイミング差を設定する毎に、ステップＳ１２からステップＳ２３までの処理を繰り返し実行する（Ｓ１１、Ｓ２４）。
【００５６】
まず、ステップＳ１２において、調整装置５０は、第１の信号出力部３１の信号出力タイミングと第２の信号出力部３２の信号出力タイミングとのタイミング差を設定する。調整装置５０は、一例として、第１の信号出力部３１または第２の信号出力部３２のうちの一方の信号出力タイミングを、所定時間間隔毎に順次に変更する。
【００５７】
続いて、調整装置５０は、しきい値毎に、ステップＳ１４からステップＳ２０までの処理を繰り返し実行する（Ｓ１３、Ｓ２１）。まず、ステップＳ１３において、調整装置５０は、信号取得部５８のしきい値を設定する。調整装置５０は、一例として、しきい値を、Ｌ論理レベルからＨ論理レベルまでの範囲において所定ステップ毎に順次に変更する。
【００５８】
続いて、調整装置５０は、ストローブタイミング毎に、ステップＳ１６からステップＳ１９までの処理を繰り返し実行する（Ｓ１５、Ｓ２０）。まず、ステップＳ１６において、調整装置５０は、信号取得部５８のストローブタイミングを設定する。調整装置５０は、一例として、ストローブタイミングを、所定の時間範囲において、所定時間間隔毎に順次に変更する。
【００５９】
続いて、ステップＳ１７において、制御部５４は、ステップＳ１２で設定されたタイミング差で、第１の信号出力部３１から立上りエッジを有する信号を出力させるとともに、第２の信号出力部３２から立下りエッジを有する信号を出力させる。さらに、ステップＳ１８において、信号取得部５８は、合成部５６により合成された合成信号をステップＳ１４で設定したしきい値でレベル比較して得られた論理値を、ステップＳ１６で設定したストローブタイミングで取得する。
【００６０】
続いて、ステップＳ１９において、判定部６０は、信号取得部５８により取得された論理値が、所定の論理値であるか否かを判定する。そして、判定部６０は、判定結果を記憶部６２に記憶させる。
【００６１】
そして、ステップＳ２０において、調整部６４は、全てのストローブタイミングについて処理を終了したか否かを判断する。全てのストローブタイミングについて処理を終了した場合には、調整部６４は、処理をステップＳ２１に進める。なお、調整部６４は、例えば、信号取得部５８が、複数のタイミングにおける合成信号の論理値を１回の取得処理で取得できるマルチストローブ回路である場合には、ステップＳ１６からステップＳ１９の処理を一回の処理で実行してもよい。
【００６２】
続いて、ステップＳ２１において、調整部６４は、全てのしきい値について処理を終了したか否かを判断する。全てのしきい値について処理を終了した場合には、調整部６４は、処理をステップＳ２２に進める。
【００６３】
続いて、ステップＳ２２において、調整部６４は、所定の時間範囲における所定間隔のストローブタイミングのそれぞれにおいて、所定のレベル範囲における所定ステップのしきい値のそれぞれで比較された合成信号の論理値が、所定の論理値となっているポイント数（パスのポイント数）を検出する。
【００６４】
続いて、ステップＳ２３において、調整部６４は、所定の論理値となっているポイント数（パスのポイント数）が設定値であるか否かを判断する。なお、設定値は、所定の１ポイントのみならず、所定の範囲のポイント数を表してもよい。即ち、図８から１１において示した例であれば、４０ポイントのみならず、例えば３８から４２ポイントの範囲を設定値としてもよい。
【００６５】
パスのポイント数が設定値となっている場合には、調整部６４は、当該フローを抜けて処理を終了する。パスのポイント数が設定値となっていない場合には、調整部６４は、処理をステップＳ１２に戻して、再度ステップＳ１２から処理を実行する。
【００６６】
以上のように本実施形態に係る調整装置５０によれば、第１の信号出力部３１から出力される立上りエッジを有する信号の信号出力タイミングと、第２の信号出力部３２から出力される立下りエッジを有する信号の信号出力タイミングとを、簡単に精度良く調整することができる。これにより、調整装置５０によれば、例えば、差動信号を出力する場合において、ポジ側のドライバから出力される信号と、ネガ側のドライバから出力される信号との間の信号出力タイミングを簡単に精度良く一致させることができる。
【００６７】
図１３は、設定数の検出処理および調整処理のフローを示す。調整部６４は、図１２のステップＳ１１からステップＳ２４までの調整の処理に先立って、設定数を検出する処理（ステップＳ１０）を実行してよい。
【００６８】
設定数の検出処理において（Ｓ１０）、まず、制御部５４は、中間レベルの信号を信号取得部５８に与える。制御部５４は、一例として、第１の信号出力部３１からＨ論理レベルの信号を出力させるとともに、第２の信号出力部３２からＬ論理レベルの信号を出力させることにより、中間レベルの合成信号を信号取得部５８に与える。制御部５４は、第１の信号出力部３１または第２の信号出力部３２の一方から中間レベルの信号を出力させてもよい。
【００６９】
更に、信号取得部５８は、指定された時間範囲における指定された時間間隔の複数のタイミングのそれぞれにおいて、指定されたレベル範囲における指定されたレベルステップの複数のしきい値のそれぞれと比較して、中間レベルの信号の論理値を取得する。そして、調整部６４は、このようにして取得した中間レベルの信号が所定の論理値となるポイント数（パスのポイント数）を検出して、設定数とする。以上の処理により、調整部６４は、正確な設定数を検出することができる。
【００７０】
図１４および図１５は、信号取得部３６内のレベルコンパレータ回路７８に入力されるパルス状の入力信号およびレベルコンパレータ回路７８から出力される出力信号の一例を示す。より詳しくは、図１４は、レベルコンパレータ回路７８の立上り応答が立下り応答より速い場合の入力信号および出力信号を示す。図１５は、レベルコンパレータ回路７８の立下り応答が立上り応答より速い場合の入力信号および出力信号を示す。
【００７１】
レベルコンパレータ回路７８の立上り応答と立下り応答とが一致していない場合、レベルコンパレータ回路７８は、パルス状の入力信号のパルス幅を狭めていくと、先のエッジが応答する前に後のエッジが入力されてしまい、ある一定のパルス幅以下の入力信号に対して応答をしなくなる可能性がある。このような場合、第１の信号出力部３１および第２の信号出力部３２の間の信号出力タイミングを正確に一致させることができない可能性がある。
【００７２】
そこで、調整部６４は、図１４に示されるように、信号取得部５８の立上り応答が立下り応答より早いことを条件として、第１の信号出力部３１の信号出力タイミングを遅くしていく方向、または、第２の信号出力部３２の信号出力タイミングを早くしていく方向に調整する。また、調整部６４は、図１５に示されるように、信号取得部５８が立上り応答が立下り応答より遅いことを条件として、第１の信号出力部３１の信号出力タイミングを早くしていく方向、または、第２の信号出力部３２の信号出力タイミングを遅くしてく方向に調整する。
【００７３】
これにより、調整部６４は、先のエッジが応答する前に後のエッジが入力されてレベルコンパレータ回路７８が応答しなくなることをなくすことができる。従って、調整部６４は、より精度良く第１の信号出力部３１および第２の信号出力部３２の間の信号出力タイミングを調整することができる。
【００７４】
図１６は、本実施形態の第１変形例に係る調整装置５０の構成を示す。本変形例に係る調整装置５０は、図２に示された調整装置５０と略同一の構成および機能を採るので、図２に示された調整装置５０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【００７５】
本変形例において、信号取得部５８は、積分部９０を含む。また、本変形例において、調整装置５０は、判定部６０を備えない構成であってよい。
【００７６】
積分部９０は、合成部５６から出力された合成信号を、指定された期間の間、積分する。これにより、信号取得部５８は、合成信号の積分値を取得することができる。そして、信号取得部５８は、取得した積分値を記憶部６２に記憶させる。なお、積分部９０は、一例として、タイミング発生部５２により発生されたタイミング信号に応じて積分期間を設定してもよい。
【００７７】
本変形例に係る調整部６４は、信号取得部５８が取得した積分値が予め定められた値となるように、第１の信号出力部３１の信号出力タイミングと第２の信号出力部３２の信号出力タイミングとのタイミング差を調整する。調整部６４は、一例として、図７に示されるような、中間レベルの合成信号を積分した積分値を予め定められた値としてよい。調整部６４は、一例として、調整処理に先立って、中間レベルの合成信号の積分値を検出して、予め定められた値を設定してもよい。
【００７８】
例えば図５に示された状態においては、合成信号の積分値は予め定められた値よりも大きくなるので、調整部６４は、第１の信号出力部３１の信号出力タイミングを遅くするかまたは第２の信号出力部３２の信号出力タイミングを早くして、合成信号の積分値を小さくする。また、例えば図６に示された状態においては、合成信号の積分値は予め定められた値より小さくなるので、調整部６４は、第１の信号出力部３１の信号出力タイミングを早くするかまたは第２の信号出力部３２の信号出力タイミングを遅くして、合成信号の積分値を小さくする。
【００７９】
このような本変形例に係る調整装置５０によれば、図２に示された調整装置５０と同様に、第１の信号出力部３１から出力される立上りエッジを有する信号の信号出力タイミングと、第２の信号出力部３２から出力される立下りエッジを有する信号の信号出力タイミングとを、簡単に精度良く調整することができる。
【００８０】
図１７は、本実施形態の第２変形例に係る調整装置５０の構成を示す。本変形例に係る調整装置５０は、図２に示された調整装置５０と略同一の構成および機能を採るので、図２に示された調整装置５０が備える部材と略同一の構成および機能の部材に同一の符号を付け、以下相違点を除き説明を省略する。
【００８１】
本変形例に係る調整装置５０は、第１の信号出力部３１における立上りエッジと立下りエッジとの間の信号出力タイミングを調整することができる。本変形例において、合成部５６は、第１の信号出力部３１が出力する信号、第２の信号出力部３２が出力する信号および第３の信号出力部３３が出力する信号を合成した合成信号を生成する。
【００８２】
図１８は、第２変形例に係る調整装置５０の処理フローを示す。まず、ステップＳ４１において、調整装置５０は、第１の信号出力部３１における立上りエッジを有する信号の信号出力タイミングと第２の信号出力部３２における立下りエッジを有する信号の信号出力タイミングとを一致させるべく調整する。この場合、調整装置５０は、図１２に示されるフローと同様に調整処理を実行する。
【００８３】
続いて、ステップＳ４２において、調整装置５０は、第２の信号出力部３２における立下りエッジを有する信号の信号出力タイミングに基づいて、第３の信号出力部３３における立上りエッジを有する信号の信号出力タイミングを調整する。この場合、調整装置５０は、第２の信号出力部３２における信号出力タイミングを固定し、第３の信号出力部３３の立上りエッジの信号出力タイミングを変化させて、図１２に示されるフローと同様に調整処理を実行する。
【００８４】
続いて、ステップＳ４３において、調整装置５０は、第３の信号出力部３３における立上りエッジを有する信号の信号出力タイミングに基づいて、第１の信号出力部３１における立下りエッジを有する信号の信号出力タイミングを調整する。この場合、調整装置５０は、第３の信号出力部３３における信号出力タイミングを固定し、第１の信号出力部３１の立下りエッジの信号出力タイミングを変化させて、図１２に示されるフローと同様に調整処理を実行する。以上の処理により、本変形例に係る調整装置５０は、第１の信号出力部３１における立上りエッジと立下りエッジとの間の信号出力タイミングを調整することができる。
【００８５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００８６】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００８７】
１０  試験装置、２０  デバイス搭載部、３０  本体部、３１  第１の信号出力部、３２  第２の信号出力部、３３  第３の信号出力部、３６  信号取得部、３８  タイミング発生部、４０  パターン発生部、４２  判定部、５０  調整装置、５２  タイミング発生部、５４  制御部、５６  合成部、５８  信号取得部、６０  判定部、６２  記憶部、６４  調整部、７２  タイミング調整回路、７４  フリップフロップ回路、７６  ドライブ回路、７８  レベルコンパレータ回路、８０  タイミング調整回路、８２  タイミングコンパレータ回路、９０  積分部、２００  被試験デバイス
【図１】
2010256091.tif 000003
【図２】
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【図３】
2010256091.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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