(57)【要約】【課題】ウェル電位固定用のウェル給電用素子を設ける際に、縦型ＭＯＳトランジスタ間に素子分離用の埋込絶縁層を必要とせず、素子分離用の埋込絶縁層の形成に必要な面積を削減して、半導体装置の高集積化を図る。【解決手段】半導体基板１に形成された第１導電型のウェル２内に、ウェル給電用素子Ｘと縦型ＭＯＳトランジスタＹとが備えられ、ウェル給電用素子Ｘは、ウェル２と同じ導電型のボディ領域からなるピラー部Ｐ１を有し、ピラー部Ｐ１の上部には、第１導電型のウェル２の濃度よりも高い濃度を有する第１導電型の第１不純物拡散層１３を備え、縦型ＭＯＳトランジスタＹは、ウェル２と同じ導電型のボディ領域からなるピラー部Ｐ２を有し、かつ縦型ＭＯＳトランジスタＹのピラー部Ｐ２の上部には、第２導電型の第２不純物拡散層７を備えることを特徴とする半導体装置を採用する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板に形成された第１導電型のウェル内に、ウェル給電用素子と縦型ＭＯＳトランジスタとが備えられ、
前記ウェル給電用素子は、前記ウェルと同じ導電型のボディ領域からなるピラー部を有し、前記ピラー部の上部には、第１導電型の前記ウェルの濃度よりも高い濃度を有する第１導電型の第１不純物拡散層を備え、
前記縦型ＭＯＳトランジスタは、前記ウェルと同じ導電型のボディ領域からなるピラー部を有し、かつ前記縦型ＭＯＳトランジスタの前記ピラー部の上部には、第２導電型の第２不純物拡散層を備えることを特徴とする半導体装置。
【請求項２】
半導体基板と、
半導体基板に形成された第１導電型のウェルと、
前記半導体基板に形成された素子分離用の埋込絶縁層と、
前記埋込絶縁層によって前記第１導電型のウェル内に区画して形成された活性領域と、
前記活性領域内に形成されたウェル給電用素子及び縦型ＭＯＳトランジスタとを備え、
前記ウェル給電用素子は、前記第１導電型のウェルから突出して形成されたボディ領域からなる凸形状のピラー部を有し、
前記縦型ＭＯＳトランジスタは、前記第１導電型のウェルから突出して形成されたボディ領域からなる凸形状のピラー部を有する
ことを特徴とする半導体装置。
【請求項３】
前記ウェル給電用素子の前記ピラー部は、前記ウェルの濃度よりも高い濃度を有する第１導電型の第１不純物拡散層をその上部に備え、前記縦型ＭＯＳトランジスタの前記ピラー部は、第２導電型の第２不純物拡散層をその上部に備えることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１不純物拡散層に、第１導電型の前記ウェルの電位を固定するコンタクトプラグが接続されていることを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１導電型のウェル内に設けた前記活性領域の表面に第２導電型の第３不純物拡散領域を備えることを特徴とする請求項１〜請求項４のいずれか１項記載の半導体装置。
【請求項６】
前記縦型ＭＯＳトランジスタの前記ピラー部が、前記第１導電型のウェルに複数形成されていることを特徴とする請求項１〜請求項５のいずれか１項記載の半導体装置。
【請求項７】
前記半導体基板内において、第１導電型の前記ウェルの底面が、前記埋込絶縁層の底面よりも深い位置に形成されていることを特徴とする請求項１〜請求項６のいずれか１項記載の半導体装置。
【請求項８】
前記半導体基板内において、第１導電型の前記ウェルの底面が、前記埋込絶縁層の底面よりも浅い位置に形成されていることを特徴とする請求項１〜請求項６のいずれか１項記載の半導体装置。
【請求項９】
前記半導体基板がＳＯＩ基板であり、ＳＯＩ基板を構成する半導体層によって前記ウェルが構成されていることを特徴とする請求項１〜請求項６のいずれか１項記載の半導体装置。
【請求項１０】
前記埋込絶縁層が、前記ＳＯＩ基板を構成する絶縁膜に接していることを特徴とする請求項９記載の半導体装置。
【請求項１１】
半導体基板に第１導電型のウェルを形成する工程と、
前記第１導電型のウェルの領域内に素子分離用の埋込絶縁層を設け、該埋込絶縁層によって区画された活性領域を形成する工程と、
前記第１導電型のウェルの一部をエッチングで除去することにより、前記第１導電型のウェルの領域内にウェル給電用素子のピラー部と、縦型ＭＯＳトランジスタのピラー部とを形成する工程と、
前記ウェル給電用素子の第１導電型のピラー部の上部に第１導電型の不純物を前記第１導電型のウェルの濃度より高濃度に拡散させて第１不純物拡散層を形成する工程と、
前記縦型ＭＯＳトランジスタのピラー部の上部に第２導電型の不純物を拡散させて第２不純物拡散層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記ウェル給電用素子のピラー部と、縦型ＭＯＳトランジスタのピラー部とを形成する工程の後に、
前記１導電型のウェルの領域内において、前記ウェル給電用素子のピラー部および前記縦型ＭＯＳトランジスタのピラー部を除く前記活性領域の表面に第２導電型の不純物を拡散させて第３不純物拡散層を形成する工程をさらに備えることを特徴とする請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウェル給電用素子と縦型ＭＯＳトランジスタとを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタを用いて、ＣＭＯＳ回路構成の半導体装置を形成する場合には、一導電型の半導体基板内に半導体基板とは異なる導電型のウェルを形成し、その中にＮ型あるいはＰ型のいずれか一方のＭＯＳトランジスタを配置することが一般に行われている。
その際には、ウェルの電位がフローティングとなって半導体装置が誤動作を起こすのを防止するために、ウェルにウェル電位固定用のコンタクトプラグを接続して、所定の電位を給電することが行われている（特許文献１）。
【０００３】
近年、半導体素子の微細化が進んだことにより、従来用いられていたプレーナ型のＭＯＳトランジスタに代えて、ピラー形状（柱形状）のボディ領域（チャネル領域）を備えた、縦型ＭＯＳトランジスタの開発が行われている（特許文献２）。
縦型ＭＯＳトランジスタを用いてＣＭＯＳ回路構成とする場合にも、ウェルの形成および、ウェル電位の固定が必要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１２４４５０号公報
【特許文献２】特開２００８−３００６２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
縦型ＭＯＳトランジスタを用いる場合に、ウェル電位固定のため、従来のプレーナ型トランジスタで用いられていたコンタクトプラグを介して給電する方式を適用すると、以下のような問題点のあることを、本発明者は見出した。
【０００６】
以下、この問題点を図１６及び図１７を用いて説明する。図１６は縦型ＭＯＳトランジスタとウェル電位固定用コンタクトプラグの配置を示す平面図であり、図１７は、図１６のＢ−Ｂ’線断面図を示す。
【０００７】
図１６及び図１７において、Ｐ型半導体基板にＮ型のウェルを形成し、そのＮ型のウェル内にＰ型の縦型ＭＯＳトランジスタを配置した構成を一例として説明する。
Ｐ型の半導体基板５１には、素子分離領域５３とＮ型のウェル５２が設けられている。素子分離領域５３は活性領域５５、５６を区画しており、活性領域は、Ｎ型のウェル５２の内部に配置されている。Ｐ０は縦型ＭＯＳトランジスタのボディ領域からなるピラー部で、活性領域のＮ型ウェル５２をピラー形状に残すようにエッチングして形成されている。符号５４はピラー部Ｐ０の表面を覆うように形成されたゲート絶縁膜である。符号５８はゲート電極で、ピラー部Ｐ０の側面部分を囲み、ゲート絶縁膜５４を介してボディ領域の表面と対向して形成されている。符号５５は、Ｐ型不純物拡散層で、トランジスタのソース又はドレインとして機能する。ピラー部Ｐ０の上部には、ドレイン又はソースとして機能するＰ型不純物拡散層５７が設けられている。ピラー部Ｐ０の内部は、Ｎ型ウェル５２と導通している。符号６０はピラー部Ｐ０を覆うように形成された層間絶縁層である。符号６１、６２はＰ型不純物拡散層５５、５７に接続するコンタクトプラグで、ソース又はドレインへの給電を行う。ゲート電極５８へ給電を行うためのコンタクトプラグは記載を省略した。
【０００８】
縦型ＭＯＳトランジスタに隣接する領域には、Ｎ型のウェルの電位を固定するためのコンタクトプラグ６３が設けられており、Ｎ型不純物拡散層５６と接続している。Ｎ型不純物拡散層５６は、素子分離の領域５３で区画されたＮ型のウェル内の活性領域にＮ型の不純物を高濃度で導入して形成したものである。Ｎ型不純物拡散層５６の濃度をＮ型ウェルの濃度よりも高くすることにより、コンタクトプラグとＮ型ウェル表面との接触抵抗を低減している。
【０００９】
このような配置とした半導体装置の問題点は、次の通りである。
第１に、ウェル電位固定のためには、ウェルの導電型と同じ導電型の不純物を高濃度に導入した不純物拡散層５６を縦型ＭＯＳトランジスタに隣接して配置する必要がある。ところが不純物拡散層５６は、縦型ＭＯＳトランジスタのソース及びドレインを形成する不純物拡散層領域と導電型が反対となるため、ウェル電位固定の不純物拡散層５６とソース及びドレインの不純物拡散層５５との間には素子分離用の領域５３を配置する必要がある。従って、素子分離用の領域（図１７のＳ）の配置が必要となり、半導体素子の面積が大きくなる。この面積の増大は、独立したウェルを複数配置する場合には特に顕著となり、縦型ＭＯＳトランジスタをプレーナ型から縦型に置き換えて、半導体素子の面積を小さくしようとする場合の阻害要因となる。
【００１０】
第２に、コンタクトプラグ６３を介した給電によってウェル電位を固定するために、素子分離用の領域の活性領域表面からの深さ（図１７のＤ２）よりもウェルの深さ（図１７のＤ１）を深くしておく必要がある。すなわち、素子分離用の領域でウェルが分断されないようにする必要がある。一方、素子分離用の領域の深さは、隣接するＭＯＳトランジスタ間の分離に必要な能力によって決定されており、必要以上に浅くすることはできない。このため、ウェルの深さは、素子分離用の領域の底部よりも深い位置まで到達するように形成する必要があり、回路設計に際して自由度の制約を受ける。すなわち、ウェルの深さを素子分離用の領域よりも浅く設定できないので、回路特性の向上（寄生容量の抑制）や調整を行うことが困難となる。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、半導体基板に形成された第１導電型のウェル内に、ウェル給電用素子と縦型ＭＯＳトランジスタとが備えられ、前記ウェル給電用素子は、前記ウェルと同じ導電型のボディ領域からなるピラー部を有し、前記ピラー部の上部には、第１導電型の前記ウェルの濃度よりも高い濃度を有する第１導電型の第１不純物拡散層を備え、前記縦型ＭＯＳトランジスタは、前記ウェルと同じ導電型のボディ領域からなるピラー部を有し、かつ前記縦型ＭＯＳトランジスタの前記ピラー部の上部には、第２導電型の第２不純物拡散層を備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、第１導電型のウェル内に縦型ＭＯＳトランジスタを配置する場合に、ウェル電位固定用のウェル給電用素子と縦型ＭＯＳトランジスタ間に素子分離用の埋込絶縁層を必要としない。従って、素子分離用の埋込絶縁層の形成に必要な面積を削減でき、半導体装置の高集積化を行うことができる。
【００１３】
また、第１導電型のウェルの深さを素子分離用の埋込絶縁層の底面より浅くなるように形成することが可能となる。従って、回路設計における電気特性の調整の手段として、第１導電型のウェルの深さの調整を用いることが可能となる。このため、回路設計の自由度が向上し、高性能な半導体装置の設計および製造が容易となる。
【００１４】
ＳＯＩ基板上に縦型ＭＯＳトランジスタを形成する場合においても、容易にウェル電位を固定できるので、高性能な半導体装置の製造が容易となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態の半導体装置のレイアウトを示す平面図
【図２】図１のＡ−Ａ’線断面図
【図３】シリコン表面からのＮ型のウェルの深さを素子分離用の埋込絶縁層の深さよりも浅くなるように設定した半導体装置の断面図
【図４】本発明の第１の実施形態である縦型ＭＯＳトランジスタと給電用素子とを備える半導体装置の製造方法を示す断面図
【図５】本発明の第１の実施形態である縦型ＭＯＳトランジスタと給電用素子とを備える半導体装置の製造方法を示す断面図
【図６】本発明の第１の実施形態である縦型ＭＯＳトランジスタと給電用素子とを備える半導体装置の製造方法を示す断面図
【図７】本発明の第１の実施形態である縦型ＭＯＳトランジスタと給電用素子とを備える半導体装置の製造方法を示す断面図
【図８】本発明の第１の実施形態である縦型ＭＯＳトランジスタと給電用素子とを備える半導体装置の製造方法を示す断面図
【図９】本発明の第１の実施形態である縦型ＭＯＳトランジスタと給電用素子とを備える半導体装置の製造方法を示す断面図
【図１０】本発明の第１の実施形態である縦型ＭＯＳトランジスタと給電用素子とを備える半導体装置の製造方法を示す断面図
【図１１】本発明の第１の実施形態である縦型ＭＯＳトランジスタと給電用素子とを備える半導体装置の製造方法を示す断面図
【図１２】本発明の第１の実施形態である縦型ＭＯＳトランジスタと給電用素子とを備える半導体装置の製造方法を示す断面図
【図１３】本発明の第１の実施形態である縦型ＭＯＳトランジスタと給電用素子とを備える半導体装置の製造方法を示す断面図
【図１４】本発明の第２の実施形態であるＳＯＩ（Silicon On Insulator）型の半導体装置の断面図
【図１５】本発明の第３の実施形態である３つの縦型トランジスタを活性領域内に配置した半導体装置の平面図
【図１６】従来の縦型ＭＯＳトランジスタとウェル電位固定用コンタクトプラグの配置を示す半導体装置の平面図
【図１７】図１６のＢ−Ｂ’線断面図
【発明を実施するための形態】
【００１６】
以下、本発明の第１の実施形態である半導体装置を図面を参照して詳述する。
図１は本実施形態の半導体装置のレイアウトを示す平面図であり、図２は、図１のＡ−Ａ’線断面図を示す。なお、簡略化のため、一部の要素は図２にのみ記載し、平面図への記載は省略した。
【００１７】
図１、２において、符号１は、Ｐ型（第２導電型）の半導体基板であり、半導体基板１上には、Ｎ型（第１導電型）のウェル２が設けられている。Ｎ型のウェル２はＮ型の不純物をイオン注入法にて半導体基板１に導入することで形成される。またＮ型のウェルの外周部分である半導体基板１との境界部分は、素子分離用の埋込絶縁層３と重なる位置に設けられている。
【００１８】
Ｎ型のウェル２には、素子分離用の埋込絶縁層３によって活性領域Ｋが区画されている。すなわち、埋込絶縁層３は、活性領域Ｋを囲むように配置されている。また、Ｎ型のウェル２は、その底面２ａが、埋込絶縁層３の底面３ａよりも深い位置に形成されている。
【００１９】
Ｎ型のウェル２の活性領域Ｋ内には、ウェル給電用素子Ｘと縦型ＭＯＳトランジスタＹとが設けられている。ウェル給電用素子Ｘにはウェル給電用素子のボディ領域からなる凸形状のピラー部Ｐ１が設けられ、縦型ＭＯＳトランジスタＹには縦型ＭＯＳトランジスタのチャネル領域を形成するボディ領域からなる凸形状のピラー部Ｐ２が設けられている。ピラー部Ｐ１及びピラー部Ｐ２のボディ領域は、共にＮ型のウェル２と同じＮ型の導電型である。ボディ領域のＮ型の不純物の濃度は、トランジスタのしきい値電圧調整のために、Ｎ型のウェル２の不純物濃度と異なっていてもよい。
【００２０】
ピラー部Ｐ１及びピラー部Ｐ２の外周面及びＮ型のウェル２の表面には、絶縁膜４が形成されている。縦型ＭＯＳトランジスタのピラー部Ｐ２の外周面に形成された絶縁膜４は、ゲート絶縁膜であり、ゲート絶縁膜４上に縦型ＭＯＳトランジスタのゲート電極８が形成されている。また、ピラー部Ｐ２の外周上面を囲むようにサイドウォール絶縁膜２３が配置されている。ゲート電極８は、コンタクトプラグ１５に接続されている。
【００２１】
縦型ＭＯＳトランジスタＹのピラー部Ｐ２の上端部及び下端外周領域のＮ型ウェル２の表面には、絶縁膜４を介してＰ型の不純物拡散層７（第２導電型の第２不純物拡散層）及びＰ型の不純物拡散層５（第２導電型の第３不純物拡散層）が形成されている。Ｐ型の不純物拡散層７及び５は、縦型ＭＯＳトランジスタのソース及びドレインとして機能する。ソース及びドレインには、コンタクトプラグ１１及びコンタクトプラグ１２を介してそれぞれ配線１１ａ、１２ａから給電が行われる。
【００２２】
ウェル給電用素子Ｘのピラー部Ｐ１の外周面上に絶縁膜４を介してウェル給電用素子のゲート電極８が形成されている。ウェル給電用素子のピラー部Ｐ１のゲート電極８は、ピラー部Ｐ１の外周上面を囲むようにサイドウォール絶縁膜２３を配置している。Ｎ型のウェル２には、ウェル給電用のピラー部Ｐ１を介してコンタクトプラグ１４に接続された配線１４ａから給電が行われ、そしてＮ型のウェル２は所定の電位に固定される。
【００２３】
ウェル給電用素子のピラー部Ｐ１の上端部にはコンタクトプラグ１４に接続されたＮ型の不純物拡散層１３（第１導電型の第１不純物拡散層）が形成され、ピラー部Ｐ１の下端外周領域のＮ型ウェル２の表面には絶縁膜４を介してＰ型の不純物拡散層５が形成されている。Ｎ型の不純物拡散層１３の濃度は、コンタクトプラグ１４との接触抵抗を低減させるために必要な濃度を有し、かつＮ型のウェル２の濃度よりも高い濃度を有している。
【００２４】
図２に示したように、本発明の半導体装置では、Ｎ型のウェル２への給電を行うためのコンタクトプラグ１４が、ピラー部Ｐ１を介してＮ型のウェル２の上面と接続している。この構造によって、Ｎ型のウェル２と同じ導電型で、コンタクトプラグ１４との接触抵抗を低減させるために必要な濃度のＮ型不純物拡散層１３を、ピラー部Ｐ１の上部に形成することが可能となる。Ｎ型の不純物拡散層１３とＰ型の不純物拡散層５とは、Ｎ型の不純物拡散層１３を形成する際のイオン注入のエネルギーの調整によって、容易に分離した状態に配置することが可能である。従って、ウェル給電用素子Ｘのピラー部Ｐ１と縦型ＭＯＳトランジスタＹのピラー部Ｐ２の間には素子分離用の埋込絶縁層３を配置する必要がない。従って、素子分離用の埋込絶縁層３の配置に必要な面積を削減し、半導体装置の高集積化が可能となる。
【００２５】
Ｎ型のウェル２内に素子分離用の埋込絶縁層３を設ける必要がないため、図３に示すように、活性領域表面（シリコン表面）からのＮ型のウェル２の深さＤ１が、埋込絶縁層３の深さＤ２よりも浅くなるように設定することが出来る。すなわち、Ｎ型のウェル２の底面２ａを、埋込絶縁層３の底面３ａよりも浅く形成しても良い。埋込絶縁層３の深さＤ２よりも浅くなるように設定してもＮ型のウェル２が埋込絶縁層３で分断されることが無い。
【００２６】
従って、半導体装置に所望の電気特性が満たされるように、Ｎ型のウェル２の深さを自由に設定することが可能となり、所望の電気特性を得るための調整および設計が容易となる。
さらに、深いＮ型のウェル２を形成するためには、エネルギーを変更した複数回のイオン注入を実施する必要がある。浅いＮ型のウェル２とする場合には、イオン注入回数が削減できるので、製造工程のコスト低減と言う効果も得られる。
【００２７】
このように本発明では、ウェル給電用素子Ｘのピラー部Ｐ１を介してＮ型のウェル２の電位を固定することにより、Ｎ型のウェル２の深さを自由に設定することが可能である。
【００２８】
以上の実施形態では、Ｎ型のウェルを形成する場合について説明したが、Ｐ型のウェルの場合にも本発明は適用可能である。
【００２９】
Ｐ型のウェル内にＮ型の縦型ＭＯＳトランジスタを配置する場合には、Ｐ型のウェルと接続するウェル給電用素子のピラー部の上部にＰ型のウェルと同じ導電型のＰ型不純物を高濃度で導入すればよい。また、縦型ＭＯＳトランジスタのピラー部の上部および下部周辺領域には、Ｎ型不純物を導入してソース及びドレインとすればよい。また、ＣＭＯＳ構成においてＮ型のウェルとＰ型のウェルを同一の半導体基板上に形成する場合においても、Ｎ型のウェルおよびＰ型のウェルの双方に、本発明を用いたウェルへの給電方法をそれぞれ適用すればよい。なお、各ピラー部の平面形状、各ピラー部と接続するコンタクトプラグの配置位置や、ピラー部とコンタクトプラグの接続構造等は一例であり、本願発明の主旨を逸脱しない範囲で変更が可能である。
【００３０】
ＣＭＯＳ構成としてＮ型およびＰ型の縦型ＭＯＳトランジスタを形成する場合には、Ｎ型縦型ＭＯＳトランジスタ用のピラー部の上部にソース電極及びドレイン電極として形成するＮ型不純物拡散層を形成する工程で、同時にウェル給電用素子のピラー部Ｐ１のＮ型の不純物拡散層１３を形成してもよい。
【００３１】
次に、本実施形態の半導体装置の製造方法について図４〜図１１を用いて説明する。
図４において、シリコンからなるＰ型の半導体基板１にリン等のＮ型不純物をイオン注入により導入することによりＮ型のウェル２を形成する。次に、ＳＴＩ（Shallow Trench Isolation）法を用い、活性領域Ｋを囲むようにパターニング形成した溝内にシリコン酸化層等の絶縁層を充填することで、活性領域Ｋを区画する素子分離用の埋込絶縁層３を形成する。Ｎ型のウェル２の底面２ａは、埋込絶縁層３の底面３ａより深く形成する。尚、埋込絶縁層３は、Ｎ型のウェル２よりも先に形成してもよい。また、トランジスタのしきい値電圧調整のため、あらかじめＮ型のウェル２の凸部（ピラー部に相当する領域）にイオン注入を実施してＮ型不純物濃度の調整を行っておいてもよい。
【００３２】
図５において、Ｎ型のウェル２上にシリコン窒化膜２１を用いてピラー部形成用のマスクパターンを形成し、シリコン窒化膜２１をマスクにしてシリコンのドライエッチングを行い、ピラー部Ｐ１およびピラー部Ｐ２を形成する。ピラー部Ｐ１とピラー部Ｐ２の平面形状、すなわちピラー部の直径は異なる寸法であってもよい。また、素子分離用の埋込絶縁層３の上面を保護するため、埋込絶縁層３上をマスク用のシリコン窒化膜２１のパターンで覆うようにして、シリコンのドライエッチングを行ってもよい。
【００３３】
図６において、図５のシリコン窒化膜２１のマスクパターンをマスクにして、イオン注入法にて半導体基板１のシリコン表面にフッ化ボロン等のＰ型不純物を導入してＰ型の不純物拡散層５を形成する。不純物拡散層５は、Ｎ型のウェル２の領域内において、ピラー部Ｐ１およびピラー部Ｐ２を除く活性領域Ｋの表面に形成される。
【００３４】
図７において、熱酸化を行ってピラー部Ｐ１およびピラー部Ｐ２の側面及び半導体基板１のシリコン表面上に熱酸化膜としての絶縁膜４を形成する。その後に、ピラー部Ｐ１、Ｐ２の絶縁膜４上に、不純物を導入した多結晶シリコンまたは高融点金属膜等を堆積し、次いで絶縁膜４の表面が露出するまでドライエッチングを行い、ピラー部Ｐ１、Ｐ２の側面の外周部分にサイドウォール形状のゲート電極８を形成する。素子分離の埋込絶縁層３の側壁部分にもゲート電極材料はサイドウォール状に残存するが、図面への記載は省略した。
【００３５】
図８において、ピラー部Ｐ１、Ｐ２の側面のサイドウォール形状のゲート電極８間にシリコン酸化膜等の絶縁膜を堆積して第１の層間絶縁膜１０ａを形成し、その表面をＣＭＰ（Chemical Mechanical Polishing）法にてシリコン窒化膜２１の上面が露出するまで研磨して平坦化する。この後に、ウェットエッチングを行って、マスク用のシリコン窒化膜２１を除去し、ピラー部Ｐ１およびＰ２の上面（シリコン面）を露出させる。
【００３６】
図９において、縦型ＭＯＳトランジスタのピラー部Ｐ２の上面を覆うようにフォトレジスト膜２２のマスクパターンを形成する。このマスクパターンをマスクにしてウェル給電用素子のピラー部Ｐ１の上部にリン等のＮ型不純物のイオン注入を行い、Ｎ型の不純物拡散層１３を形成する。Ｎ型の不純物拡散層１３を形成した後に、マスク用のフォトレジスト膜２２を除去する。
【００３７】
なお、ウェル給電用素子のピラー部Ｐ１は縦型ＭＯＳトランジスタ動作を行わないので、Ｎ型の不純物拡散層１３は、Ｐ型の不純物拡散層５と接触しない程度に深くまで形成することが、電気抵抗低減の観点から好ましい。従って、ウェル給電用素子のピラー部Ｐ１のＮ型不純物拡散層１３を形成する工程を独立して行う場合には、イオン注入のエネルギーが最適となるように設定すればよい。
【００３８】
図１０において、ウェル給電用素子のピラー部Ｐ１の上面を覆うようにフォトレジスト膜２３のマスクパターンを形成する。このマスクパターンをマスクにして縦型ＭＯＳトランジスタのピラー部Ｐ２の上部にフッ化ボロン等のＰ型不純物のイオン注入を行い、Ｐ型の不純物拡散層７を形成する。Ｐ型の不純物拡散層７の深さは、所望のトランジスタ特性を考慮し、最適となるように設定すればよい。Ｐ型の不純物拡散層７を形成した後に、マスク用のフォトレジスト膜２３は除去する。
【００３９】
図１１において、ピラー部Ｐ１及びピラー部Ｐ２の不純物拡散層７及び１３上にシリコン窒化膜を堆積した後にドライエッチングを行い、サイドウォール絶縁膜２３を形成する。サイドウォール絶縁膜２３は、ピラー部Ｐ１およびピラー部Ｐ２の外形と同じ形状で形成された、第１層間絶縁膜１０ａの開口の内壁部分に形成される。またピラー部Ｐ１およびピラー部Ｐ２の上面の中心近傍のシリコン面は露出している。
【００４０】
図１２において、第１層間絶縁膜１０ａ上にシリコン酸化膜等の絶縁膜を堆積して第２層間絶縁膜１０を形成し、表面をＣＭＰ（Chemical Mechanical Polishing）法にて研磨して平坦化する。次に、第２層間絶縁膜１０にスルーホールを設けてピラー部Ｐ１およびピラー部Ｐ２の不純物拡散層１３及び７の上面と接続するコンタクトプラグ１４および１１を多結晶シリコンやタングステン（Ｗ）等の金属膜を用いて形成する。ここで、サイドウォール絶縁膜２３をコンタクトプラグ形成の際のエッチングストッパーとして使用することにより、コンタクトプラグ１１、１４とゲート電極８の間の絶縁性を確保することができる。
【００４１】
この後に、図１に示したようにゲート電極８と接続するコンタクトプラグ１５を形成する。
また、図２に示したように、Ｐ型不純物拡散層５と接続するコンタクトプラグ１２を形成する。各コンタクトプラグ１１、１２、１４は、同時に形成してもかまわない。ウェル給電用素子のピラー部Ｐ１には、ゲート電極８に接続するコンタクトプラグを設ける必要は無い。この後に、各コンタクトプラグに接続する配線層１１ａ、１２ａ、１４ａをアルミ（Al）または銅（Cu)等で形成して、半導体装置が完成する。
【００４２】
図１３において、なお、図１０のピラー部Ｐ１およびピラー部Ｐ２の上面の中心近傍部分のみを露出させた状態で、シリコンの選択エピタキシャル成長を行い、コンタクトプラグ１１ｂおよび１４ｂを第１の層間絶縁膜１０ａの開口部分にあらかじめ形成しておいてもよい。この場合は、縦型ＭＯＳトランジスタのピラー部Ｐ２に接続するコンタクトプラグ１１の位置をピラー部Ｐ２の中心かずらして形成することが可能となる。従って、ゲート電極８と接続するコンタクトプラグ１３から離れる方向にコンタクトプラグ１１の位置をずらすことにより、コンタクトプラグ間の距離が広がり、製造が容易になる。
【００４３】
次に、本発明の第２の実施形態について説明する。第２の実施形態は、ＳＯＩ（Silicon On Insulator）型の半導体基板上に半導体素子を形成した例である。
【００４４】
ＳＯＩ基板以外の参照符号については、実施例１に説明したものと同じである。図１４は、ＳＯＩ（Silicon On Insulator）型の半導体の断面図を示す。符号３１がＳＯＩ基板であり、ＳＯＩ基板３１は、下層の支持基板３２ｃと、中間の絶縁層３２ｂと、上層の半導体層３２ａから構成されている。ＳＯＩ基板上に半導体素子を形成する場合には、半導体層３２ａの膜厚を薄くなるようにした結果、素子分離用の埋込絶縁層３が、絶縁層３２ｂと接触する場合がある。ウェル２ａは、埋込絶縁層３および絶縁層３２ａで囲まれた半導体層３２ａ内に形成される。従来のウェルへの給電方法では、このような場合にはウェル電位を固定することが不可能であった。
【００４５】
これに対して本発明では、ウェル２ａにウェル給電用素子のピラー部Ｐ１を介して電位を供給することが可能となる。従って、ウェル２ａがフローティング状態になるのを容易に回避でき、高性能の半導体装置を製造することができる。
【００４６】
次に、本発明の第３の実施形態について説明する。本実施形態は、活性領域Ｋ内に給電用素子のピラー部Ｐ１および縦型ＭＯＳトランジスタのピラー部Ｐ２をそれぞれ２つ以上配置した例である。
【００４７】
図１５は、ソース及びドレイン領域の一方を共通に接続した３つの縦型ＭＯＳトランジスタを活性領域Ｋ内に配置した平面図である。ここで、各ピラー部の位置のみを示し、ゲート電極等の記載は省略した。
【００４８】
素子分離用の埋込絶縁層４３は、活性領域Ｋを囲むように配置されている。符号４２はＮ型のウェル４２の外周部を示す。Ｐ１はウェル電位固定のための給電用素子のピラー部で、上述と同じ構造でウェル部４２に接続している。ピラー部Ｐ１〜Ｐ４が形成されている以外の活性領域Ｋの表面にはウェル部４２と反対導電型の不純物拡散層４５が形成され、各縦型ＭＯＳトランジスタに共通のソース及びドレインとなっている。不純物拡散層４５に導通するコンタクトプラグ４９を介してソース及びドレインに給電が行われる。
【００４９】
このように複数の縦型ＭＯＳトランジスタを配置する場合にも、本発明を適用することで、高集積化を実現することが可能となる。なお、ウェル給電用素子のピラー部の数も１つには限定されない。１つのウェル内に複数のウェル給電用素子のピラー部を配置してもよい。
【符号の説明】
【００５０】
１；半導体基板、２、２ａ、４２；ウェル、３、４３；素子分離用の埋込絶縁層、４；絶縁膜、８；ゲート電極、２０；サイドウォール絶縁膜、１１、１１ｂ、１２、１４、１４ｂ、４９；コンタクトプラグ、１１ａ、１２ａ、１４ａ：配線、５．７、１３、４５；不純物拡散層、１０、１０ａ；層間絶縁膜、２１；シリコン窒化膜、２２；フォトレジスト、３１；ＳＯＩ基板、Ｐ０〜Ｐ４；ピラー部、Ｋ；活性領域、Ｘ；ウェル給電用素子、Ｙ；縦型ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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