(57)【要約】【課題】精度の高いΔΣ型ＡＤ型変換器を実現できるＤＥＭを提供する。【解決手段】ΔΣ変調器に使用される本願発明のＤＥＭのアルゴリズムは、ΔΣ変調器を構成する量子化器、ＤＡ変換器の出力値に関係なく、ＤＡ変換器において使用開始するエレメントを所定の個数Ａ個シフトさせることを特徴とする。Ａとは１、又は、ＤＡ変換器のビット数Ｎ（Ｎは３以上の正の整数）に対して｛Ａ＜２Ｎ／４｝となる正の整数である。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＤＡ変換器に使用されるＤＥＭにおいて、
前記ＤＥＭはＤＡ変換器に入力されるデジタル信号およびＤＡ変換器の出力値に関係なく、前記ＤＡ変換器において使用開始するエレメントを所定の個数Ａ（Ａとは１、又は、ＤＡ変換器のビット数Ｎ（Ｎは３以上の正の整数）に対して｛Ａ＜２Ｎ／４｝となる正の整数である）個シフトさせることを特徴とするＤＥＭ。
【請求項２】
請求項１に記載のＤＥＭを備えたΔΣ変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＡ変換器に用いるＤＥＭに係り、特にΔΣ型ＡＤ変換器に使用するΔΣ変調器に関する。
【背景技術】
【０００２】
ＡＤ変換器には、逐次比較型やオーバーサンプル型など種々の形式のものが開発されている。一般に、ＡＤ変換器でアナログ入力信号をデジタル信号に変換する場合、サンプリング周波数を高くすれば、信号周波数近傍のＳ／Ｎ（Ｓｉｇｎａｌ  ｔｏ  Ｎｏｉｓｅ  Ｒａｔｉｏ）特性を向上させることができる。オーバーサンプル型ＡＤ変換器は、オーバーサンプル比（信号帯域の周波数に対するナイキスト（サンプリング周波数の１／２）周波数の比）を高くすることによりＳ／Ｎ特性を向上させた方式である。
【０００３】
オーバーサンプル型ＡＤ変換器の一つにΔΣ型ＡＤ変換器がある。このΔΣ型ＡＤ変換器はΔΣ変調器とデシメーションフィルタで構成され、ΔΣ変調器の性能がそのままΔΣ型ＡＤ変換器の性能に影響する。
【０００４】
ΔΣ変調器は、出力信号と入力信号との差を積分器で積分し、この積分器の出力が最小となるようにフィードバック制御するものである。ΔΣ変調器の特徴はノイズシェイピング特性であり、積分器の次数を増やすことにより、所望帯域のＳ／Ｎ特性をさらに改善でき、ΔΣ型ＡＤ変換器の精度を向上することができる。
【０００５】
また近年では広帯域かつ高精度であるΔΣ変調器の実現のため、量子化器のビット数を多くしているが、量子化器のビット数を上げると帰還経路上に設けられるＤＡ変換器のビット数も多くしなければならない。ＤＡ変換器のビット数が多くなると、ＤＡ変換器を構成する電流源や容量素子、抵抗素子などの単位要素の製造ばらつきにより変換誤差が生じ、それがそのまま入力に帰還されてΔΣ変調器の精度を低下させるという問題がある。
【０００６】
このＤＡ変換器を構成する電流源や容量素子、抵抗素子などの単位要素の製造ばらつきによる変換誤差を補正する技術として、ＤＥＭ(ダイナミック・エレメント・マッチング)が知られている。ＤＥＭとは、量子化器の出力信号をシフトさせることでＤＡ変換器の単位要素を平均化して使用し、ＤＡ変換器の精度を確保する技術である。
【０００７】
尚、本出願の発明に関連する先行技術文献情報としては、例えば、特許文献１が知られている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２６９９８
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、本研究者等が検討したところによると、一般的なＤＷＡ（データ・ウェイティッド・アベレージング）アルゴリズムのＤＥＭを使用したΔΣ変調器において、ＮＲＺ（Ｎｏｎ  Ｒｅｔｕｒｎ  Ｚｅｒｏ）方式のＤＡ変換器を用いると、グリッチと呼ばれるノイズが発生し、製造ばらつきによるＤＡ変換器の精度を改善するどころか逆に精度が劣化するという問題点があることが新たに分かってきた。ＤＷＡアルゴリズムとグリッチについては後に詳しく説明する。
本発明の目的は、帰還経路にあるＤＡ変換器においてＮＲＺ方式かつＤＥＭを使用した場合においても、精度の高いΔΣ変調器を実現することにある。
【課題を解決するための手段】
【００１０】
この目的を達成するために本発明のΔΣ変調器では、ＤＥＭのアルゴリズムを量子化器、ＤＡ変換器の出力値に関係なく、使用開始するエレメントを所定の個数Ａ個シフトさせるものとした。Ａとは１、又は、ＤＡ変換器のビット数Ｎ（Ｎは３以上の正の整数）に対して｛Ａ＜２Ｎ／４｝となる正の整数である。
【発明の効果】
【００１１】
上記Ａエレメントシフトアルゴリズムを用いることによって、グリッチを抑えつつＤＡ変換器の精度を確保することができ、結果としてΔΣ変調器として高い精度を実現する事ができる。
【図面の簡単な説明】
【００１２】
【図１】ΔΣ変調器のブロック図
【図２】ΔΣ変調器のブロック図
【図３ａ】ＤＥＭを用いない場合のＤＡ変換器の状態変化を表す回路図
【図３ｂ】ＤＷＡアルゴリズムを用いたＤＥＭを使用した場合のＤＡ変換器の状態変化を表す回路図
【図３ｃ】本願発明の１エレメントシフトアルゴリズムを用いたＤＥＭを使用した場合のＤＡ変換器の状態変化を表す回路図
【図４】ＤＥＭを設けないΔΣ変調器が理想的な特性を有していると仮定した場合のΔΣ変調器出力をＦＦＴ解析した結果
【図５】ＤＥＭを設けないΔΣ変調器において、ＤＡ変換器を構成する単位要素（電流源、容量素子、抵抗素子等）が製造ばらつきをもっている場合にΔΣ変調器出力をＦＦＴ解析した結果
【図６】ＤＷＡアルゴリズム制御のＤＥＭを設けたΔΣ変調器において、ＤＡ変換器を構成する単位要素（電流源、容量素子、抵抗素子等）が製造ばらつきをもっており、さらにグリッチが発生しないと仮定した場合のΔΣ変調器出力をＦＦＴ解析した結果
【図７】ＤＷＡアルゴリズム制御のＤＥＭを設けたΔΣ変調器において、ＤＡ変換器を構成する単位要素（電流源、容量素子、抵抗素子等）が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をＦＦＴ解析した結果
【図８】本願発明の１エレメントシフトアルゴリズム制御のＤＥＭを設けたΔΣ変調器において、ＤＡ変換器を構成する単位要素（電流源、容量素子、抵抗素子等）が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をＦＦＴ解析した結果
【図９】本願発明の２エレメントシフトアルゴリズム制御のＤＥＭを設けたΔΣ変調器において、ＤＡ変換器を構成する単位要素（電流源、容量素子、抵抗素子等）が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をＦＦＴ解析した結果
【図１０】本願発明の３エレメントシフトアルゴリズム制御のＤＥＭを設けたΔΣ変調器において、ＤＡ変換器を構成する単位要素（電流源、容量素子、抵抗素子等）が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をＦＦＴ解析した結果
【図１１】本願発明の４エレメントシフトアルゴリズム制御のＤＥＭを設けたΔΣ変調器において、ＤＡ変換器を構成する単位要素（電流源、容量素子、抵抗素子等）が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をＦＦＴ解析した結果
【発明を実施するための形態】
【００１３】
（実施の形態１）
以下、実施の形態１に係るΔΣ型変調器について説明する。
図１に示すΔΣ型変調器１００は、アナログ入力信号Ｖａと帰還信号Ｖｂとの差分をとる加算回路１０１と、加算回路の出力の積分を行なう積分器１０２と、積分器１０２の出力を量子化（ デジタル信号化）する量子化器１０３と、量子化器１０３の出力をＤＡ 変換して加算回路１０１へ供給するＤＡ変換器１０４により構成されている。
量子化器１０３は積分器１０２の出力電圧を２ のＮ 乗個（Ｎは量子化器１０３の分解能であり２ 以上の整数）の参照電圧と比較する電圧比較回路（図示せず）と、この電圧比較回路から得られる２のＮ 乗個の信号をラッチするラッチ回路（図示せず）とにより構成されている。そして、ラッチ回路にラッチされた電圧比較回路の出力信号がΔΣ変調器１００の出力信号となる。
【００１４】
図２に示すΔΣ型変調器２００は、図１で示されるΔΣ変調器１００の量子化器１０３とＤＡ 変換器１０４の間にＤＥＭ回路２０５を追加したものである。
図２のＤＥＭ回路２０５は、ＤＡ変換器２０４において構成する単位要素（電流源、容量素子、抵抗素子等）の製造ばらつきを、各エレメント（例えば、図３ａのＲ０、Ｒ１、Ｒ２・・・・、Ｒ７が、各エレメントに該当する）を平均して使用することによって補正するための回路である。
【００１５】
次に、ＤＥＭを使用しない場合と、もっとも一般的なアルゴリズムであるＤＷＡを使用したＤＥＭを用いた場合と、本願発明であるＡエレメントシフトアルゴリズムを使用したＤＥＭを用いた場合の３つの動作比較を、例として抵抗素子を使用した３ビットＤＡ変換器を使い説明する。ここではＡエレメントシフトアルゴリズムの例として１エレメントシフトアルゴリズム（Ａ＝１）を使って説明する。
【００１６】
量子化器の出力が（００００００１１）→（００００１１１１）→（０００１１１１１）と変化した場合を例に説明する。
ＤＥＭを使用しない場合（図１参照）のＤＡ変換器１０４への入力信号は、量子化器１０３の出力と同じく（００００００１１）→（００００１１１１）→（０００１１１１１）と変化する。このため、ＤＡ変換器１０４の各エレメント（図３ａのＲ０、Ｒ１、Ｒ２・・・・、Ｒ７が該当）の内、使用されるエレメントは、図３ａに示すように変化する。図３ａからも推測できるが、Ｒ０については使用される頻度が最も高くなり、Ｒ７については、使用される頻度が最も低くなるため、Ｒ０の抵抗値の製造バラツキが大きい場合、ＤＡ変換器１０４の精度が大きく劣化してしまう。半導体プロセスにおいては、抵抗値の製造バラツキが２０％程度あるため、精度の高いＤＡ変換器１０４を実現する事は困難である。
【００１７】
これに対し、従来のＤＷＡアルゴリズムを使用したＤＥＭを用いた場合、ＤＡ変換器２０４への入力信号は（００００００１１）→（００１１１１００）→（１１０００１１１）と変化する。このため、ＤＡ変換器２０４の使用エレメントは図３ｂに示すよう変化する。
【００１８】
図３ｂに示すように、ＤＷＡアルゴリズムを使用する事で、ＤＡ変換器２０４の各エレメントは、同確率で平均して使用されることとなる。これにより、図３ａに示したＤＥＭのないΔΣ変調器１００の場合のように、ＤＡ変換器１０４の使用されるエレメントが、Ｒ０に偏るといった課題を克服できる。
【００１９】
しかし、今回新たに、ＤＷＡアルゴリズムを用いたＮＲＺ方式のＤＡ変換器２０４を使用した場合、ＤＡ変換器２０４出力に現れるグリッチが大きくなることが分かった。グリッチとはＤＡ変換器２０４の出力が切り替わる際に発生するノイズのことである。
【００２０】
その発生原因について、図３ｂを用いて説明する。図３ｂにおいて、ＤＡ変換器２０４への入力信号が（００００００１１）から（００１１１１００）へ変化する際、ＤＡ変換器２０４の使用されるエレメントは、Ｒ０、Ｒ１が選択された状態から、Ｒ２、Ｒ３、Ｒ４、Ｒ５が選択された状態へ変化する事となる。この選択エレメントが切り替えられる期間において、Ｒ０、Ｒ１がグランドへ接続される前に、Ｒ２、Ｒ３、Ｒ４、Ｒ５が選択される状態が発生する場合が考えられる。この場合、一時的にＲ０、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５が選択される状態が発生し、ＤＡ変換器２０４の出力値に大きなグリッチが発生する。
【００２１】
更に、ＤＡ変換器２０４のエレメントの切り替わり数（図３ｂ中の各エレメントのスイッチの切り替わり数）が多いほど、発生するグリッチも大きくなる。その対策として今回発明した１エレメントシフトアルゴリズムではＤＷＡアルゴリズムと比較し、図３ｂ中のスイッチの切り替わり数を少なくでき、大きなグリッチの発生を抑圧できるため、ＤＡ変換器２０４の出力値の誤差を抑圧することができる。
【００２２】
次に、本願発明の実施の形態１における１エレメントシフトアルゴリズムを使用したＤＥＭ２０５を用いた場合について、図３ｃを用いて説明する。
【００２３】
図２の量子化器２０３の出力（１エレメントシフトアルゴリズムを使用したＤＥＭ２０５への入力）が、（００００００１１）→（００００１１１１）→（０００１１１１１）と変化した場合、ＤＥＭ２０５の出力（ＤＡ変換器２０４への入力）は、（００００００１１）→（０００１１１１０）→（０１１１１１００）と変化する事となる。そして、この場合、ＤＡ変換器２０４の使用エレメントは図３ｃのように変化する。つまり、図３ｃからも分かるように、量子化器２０３の出力が（００００００１１）の時は、最小ビットをＲ０が担い、量子化器２０３の出力が（０００１１１１０）の時は、最小ビットをＲ１が担い、量子化器２０３の出力が（０１１１１１００）の時は、最小ビットをＲ２が担っており、量子化器２０３の出力値が変化する毎に、最小ビットを担うＤＡ変換器２０４のエレメントが１つずつシフトする。特許請求の範囲における「ＤＡ変換器において使用開始するエレメントを所定の個数Ａ個シフトさせる」とは、上記のような状態を指している。
【００２４】
このような１エレメントシフトアルゴリズムを用いれば、従来のＤＷＡアルゴリズムを用いたΔΣ変調器２００よりも、発生するグリッチを抑圧できる。
【００２５】
例えば、図３ｃのように、ＤＡ変換器２０４への入力信号が（００００００１１）から（０００１１１１０）へ変化する場合、ＤＡ変換器２０４で使用されるエレメントは、Ｒ０、Ｒ１が選択された状態から、Ｒ１、Ｒ２、Ｒ３、Ｒ４が選択された状態へ変化する事となる。この選択エレメントが切り替えられる期間において、Ｒ０、Ｒ１がグランドへ接続される前に、Ｒ２、Ｒ３、Ｒ４、Ｒ５が選択される状態が発生すると、一時的にＲ０、Ｒ１、Ｒ２、Ｒ３、Ｒ４が選択される状態が発生する。しかし、ＤＷＡアルゴリズムを用いた場合には、一時的にＲ０、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５が選択された状態が発生していた事から、それよりも１エレメント分、グリッチを抑圧できる。
【００２６】
更に、例えば、ＤＥＭ２０５への入力が（００００１１１１）→（１１１１００００）と変化する場合には、グリッチの抑圧効果が更に大きくなる。
【００２７】
ＤＷＡアルゴリズムを用いた場合には、ＤＡ変換器２０４への入力信号が（００００１１１１）→（１１１１００００）と変化するため、ＤＡ変換器２０４で使用されるエレメントは、Ｒ０、Ｒ１、Ｒ２、Ｒ３が選択された状態から、Ｒ４、Ｒ５、Ｒ６、Ｒ７が選択された状態へ変化する事となる。この選択エレメントが切り替えられる期間において、Ｒ０、Ｒ１、Ｒ２、Ｒ３がグランドへ接続される前に、Ｒ４、Ｒ５、Ｒ６、Ｒ７が選択される状態が発生すると、一時的にＲ０、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７が選択される状態が発生し、大きなグリッチが発生する事となる。
【００２８】
これに対し、本願発明の１エレメントシフトアルゴリズムを用いれば、ＤＡ変換器２０４への入力信号が（００００１１１１）→（０００１１１１０）と変化するため、ＤＡ変換器２０４で使用されるエレメントは、Ｒ０、Ｒ１、Ｒ２、Ｒ３が選択された状態から、Ｒ１、Ｒ２、Ｒ３、Ｒ４が選択された状態へ変化する事となる。この選択エレメントが切り替えられる期間において、Ｒ０、Ｒ１、Ｒ２、Ｒ３がグランドへ接続される前に、Ｒ１、Ｒ２、Ｒ３、Ｒ４が選択される状態が発生すると、一時的にＲ０、Ｒ１、Ｒ２、Ｒ３、Ｒ４が選択される状態が発生する。しかし、この時に発生するグリッチは、ＤＷＡアルゴリズムを用いた場合と比較して３エレメント分も小さく、結果、精度の高いΔΣ変調器２００を実現する事が可能となる。
【００２９】
尚、前記説明においてはＤＥＭ２０５への入力が（００００００１１）→（００００１１１１）→（０００１１１１１）とした場合において、１エレメントシフトアルゴリズムを用いると（００００００１１）→（０００１１１１０）→（０１１１１１００）のように変化する例を示したが、（１００００００１）→（１１００００１１）→（１１０００１１１）というように使用エレメントの順序と使用開始エレメントをシフトさせる方向を逆としても良い。
【００３０】
図４は、ＤＥＭを設けないΔΣ変調器が理想的な特性を有していると仮定した場合に、ΔΣ変調器出力をＦＦＴ（高速フーリエ変換）解析した結果であり、横軸は周波数、縦軸は振幅を表している。また図４は、ΔΣ変調器の帯域を１０ＭＨｚとして設計し、約１ＭＨｚの信号を入力した場合の例であり、１０ＭＨｚ以下のノイズは小さくなっていることがわかる。
【００３１】
図５は、ＤＥＭを設けないΔΣ変調器において、ＤＡ変換器を構成する単位要素（電流源、容量素子、抵抗素子等）が製造ばらつきをもっている場合にΔΣ変調器出力をＦＦＴ解析した結果である。１０ＭＨｚの帯域内で入力信号の高調波がみられ、ΔΣ変調器の精度が劣化していることが分かる。
【００３２】
図６は、ＤＷＡアルゴリズム制御のＤＥＭを設けたΔΣ変調器において、ＤＡ変換器を構成する単位要素（電流源、容量素子、抵抗素子等）が製造ばらつきをもっており、さらにグリッチが発生しないと仮定した場合のΔΣ変調器出力をＦＦＴ解析した結果である。ＤＷＡアルゴリズム制御のＤＥＭによってΔΣ変調器の精度が改善されることが分かる。
【００３３】
図７は、ＤＷＡアルゴリズム制御のＤＥＭを設けたΔΣ変調器において、ＤＡ変換器を構成する単位要素（電流源、容量素子、抵抗素子等）が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をＦＦＴ解析した結果である。図５のＤＥＭを設けない場合よりもΔΣ変調器の精度が劣化していることが分かる。
【００３４】
図８は、本願発明の１エレメントシフトアルゴリズム制御のＤＥＭを設けたΔΣ変調器において、ＤＡ変換器を構成する単位要素（電流源、容量素子、抵抗素子等）が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をＦＦＴ解析した結果である。図４の理想状態と比較すると１０ＭＨｚの帯域のノイズは大きくなっているものの図５，図７と比較すると大きく改善されていることが分かる。
【００３５】
以上より、従来のＤＷＡアルゴリズム制御のＤＥＭを設けたΔΣ変調器と比較して、本願発明のΔΣ変調器が、良好な特性を有している事が分かる。
【００３６】
尚、図４、図５、図６、図７、図８、図９、図１０では４ビットのＤＡ変換器を使用した場合の例を示したが、本願発明はＤＡ変換器のビット数に制限はない。
図４、図５、図６、図７、図８は１エレメントシフトアルゴリズム制御のＤＥＭを設けたΔΣ変調器のシミュレーション結果である。
【００３７】
一方、図９はＤＡ変換器を４ビットとし、２エレメントシフトアルゴリズム制御のＤＥＭを設けたΔΣ変調器のシミュレーション結果（ＤＡ変換器を構成する単位要素（電流源、容量素子、抵抗素子等）が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をＦＦＴ解析した結果）、また図１０はＤＡ変換器を４ビットとし、３エレメントシフトアルゴリズム制御のＤＥＭを設けたΔΣ変調器のシミュレーション結果（ＤＡ変換器を構成する単位要素（電流源、容量素子、抵抗素子等）が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をＦＦＴ解析した結果）である。図９、図１０から分かる通り２エレメントシフトおよび３エレメントシフトアルゴリズムを使用してもグリッチの影響が少なく使用可能である。
【００３８】
更に、図１１には、ＤＡ変換器を４ビットとし、４エレメントシフトアルゴリズム制御のＤＥＭを設けたΔΣ変調器のシミュレーション結果（ＤＡ変換器を構成する単位要素（電流源、容量素子、抵抗素子等）が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をＦＦＴ解析した結果）を示す。図１１から分かる様に、４エレメントシフトアルゴリズムを使用した場合には、急激にグリッチの影響が顕在化し、Ｓ／Ｎ特性が急激に悪化する。
【００３９】
以上より、４ビットＤＡ変換器を用いた場合では、ΔΣ変調器が良好な特性を確保するためには、１エレメント、２エレメント、３エレメントシフトアルゴリズムが有効であるが、エレメントシフト量が４エレメント以上（ＤＡ変換器の全エレメントの１／４以上）をシフトさせるエレメントシフトアルゴリズムを用いた場合は、Ｓ／Ｎ特性が劣化することが判明した。
【００４０】
つまり、ＮビットＤＡ変換器を用いた場合は、Ａエレメントシフトアルゴリズム（Ａとは１、又は、ＤＡ変換器のビット数Ｎ（Ｎは３以上の正の整数）に対して｛Ａ＜２Ｎ／４｝となる正の整数である）が有効である。｛Ａ＜２Ｎ／４｝となる理由はＤＡ変換器の出力電圧範囲が同じである場合にＤＡ変換器ビット数によって１エレメントの重みが異なるため、切り替えエレメント数が同じでもＤＡ変換器のビット数によって発生するグリッチが異なるためである。
【００４１】
尚、Ｎ＝１、Ｎ＝２の場合には、Ａ＜１となり、エレメントシフト量が１より小さい数字となってしまうため、最もグリッチの影響の少ないエレメントシフト量＝１が選択されることとした。
尚、実施例においてはΔΣ変調器に本願発明のＤＥＭを使用したが、ＤＡ変換器とＤＥＭのみでも実施可能である。
【産業上の利用可能性】
【００４２】
本願発明のＤＥＭを用いれば、ΔΣ型ＡＤ変換器の精度を向上させる事ができるため、デジタルテレビ受信機等の数々のデジタル機器に用いる事ができる。
【符号の説明】
【００４３】
１００  従来のΔΣ変調器
１０１  加算回路
１０２  積分回路
１０３  量子化回路
１０４  ＤＡ変換回路
２００  本願のΔΣ変調器
２０１  加算回路
２０２  積分器
２０３  量子化器
２０４  ＤＡ変換器
２０５  ＤＥＭ
【図１】
2010245765.tif 000003
【図２】
2010245765.tif 000004
【図３ａ】
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【図３ｂ】
2010245765.tif 000006
【図３ｃ】
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【図４】
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【図５】
2010245765.tif 000009
【図６】
2010245765.tif 000010
【図７】
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【図８】
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【図９】
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【図１０】
2010245765.tif 000014
【図１１】
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