(57)【要約】【課題】従来の縦型ＭＯＳＦＥＴは、埋め込み絶縁膜の上部に、ドレイン領域，チャネル領域，ソース領域の各領域となるための専用の半導体膜を３つ積層しなければならない。また、チャネル長は、チャネル領域となる半導体膜の膜厚で決まっていた。【解決手段】本発明の縦型ＭＯＳＦＥＴは、埋め込み絶縁膜の上部には、ドレイン領域，チャネル領域，ソース領域の各領域となるための専用の半導体膜が必要ではなく、埋め込み絶縁膜の上部に半導体膜を少なくとも２つ積層すればよい。このため、これら半導体膜で生じる段差を少なくすることができる。また、チャネル領域を構成する半導体膜の膜厚に関係なく半導体膜に設ける拡散層の拡散深さでチャネル長を決めることができるため、チャネル長が異なるＭＯＳＦＥＴを容易に同一の半導体基板上に構成することができる。【選択図】図１
2010045240.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設ける埋め込み絶縁膜の上部に半導体膜を積層し、ソース領域、チャネル領域、ドレイン領域の各領域を半導体基板に対して垂直な方向に順番に配置してなる縦型ＭＯＳＦＥＴにおいて、
前記埋め込み絶縁膜の上部に、これと接するように一導電型の第１の半導体膜を設け、
前記第１の半導体膜の上部に反対導電型の第２の半導体膜を設け、
前記第１の半導体膜を前記ソース領域または前記ドレイン領域とするとき、前記第２の半導体膜に前記ドレイン領域または前記ソース領域となる拡散層を設け、該拡散層を設けない前記第２の半導体膜を前記チャネル領域とし、
前記第１の半導体膜と前記拡散層との間をチャネル長とすることを特徴とする縦型ＭＯＳＦＥＴ。
【請求項２】
前記第１の半導体膜と前記第２の半導体膜の一方または両方に前記ソース領域および前記ドレイン領域よりも不純物濃度が低い低濃度拡散層を、前記ソース領域または前記ドレイン領域と接して設け、
前記低濃度拡散層同士の間をチャネル長とすること特徴とする請求項１に記載の縦型ＭＯＳＦＥＴ。
【請求項３】
前記第２の半導体膜は、前記第１の半導体膜と対向しない側に段差部を有し、
前記段差部によって、前記ソース領域と前記ドレイン領域との間の距離を長くしたことを特徴とする請求項１または２に記載の縦型ＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いた縦構造のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｅｒ）に関するものである。
【背景技術】
【０００２】
従来より、半導体デバイスの性能の向上や製品歩留まりの改善のため、ＭＯＳＦＥＴなどの単体の半導体素子の占有面積を削減する寸法縮小化が進められている。
そのひとつの方法としてＭＯＳＦＥＴのソース領域，チャネル領域，ドレイン領域の各領域を半導体基板に対して垂直な方向に順番に配置するなどした構成の、いわゆる縦構造のＭＯＳＦＥＴが提案されている。
【０００３】
このような縦構造のＭＯＳＦＥＴは、半導体基板に対して垂直な方向にソース、チャネル、ドレインなどが並ぶため、半導体基板の表面と平行な方向にソース、チャネル、ドレインなどが並ぶように構成された一般的なＭＯＳＦＥＴと比べて、半導体基板を平面から見たときのＭＯＳＦＥＴが占有する面積を大幅に縮小することができる。つまり、空間を効果的に使用することができるのである。
このような縦構造のＭＯＳＦＥＴであっても、そのデバイス特性は、その一般的なＭＯＳＦＥＴと同等の性能を有することが望まれ、また再現性良く実現されることも要求されている。
【０００４】
なお、以後の説明においては、上述のような縦構造のＭＯＳＦＥＴを単に縦型ＭＯＳＦＥＴと呼称し、半導体基板の表面と平行な方向にソース、チャネル、ドレインなどが並ぶように構成された一般的なＭＯＳＦＥＴを便宜上、平面型ＭＯＳＦＥＴと呼称する。
【０００５】
さて、半導体基板上には、このような縦型ＭＯＳＦＥＴと平面型ＭＯＳＦＥＴとを混載することもできる。半導体デバイスとして望まれる電気特性や性能に応じて、それぞれの型のＭＯＳＦＥＴを用いればよいのである。これにより、新たな構成の半導体デバイスや、それらを組み合わせた回路を作り出すこともでき、縮小化を含めた利用の拡大が期待される。
【０００６】
これまで、一般的な単結晶シリコンを用いた半導体基板を用いた縦型ＭＯＳＦＥＴは、多くの提案を見るものであり、例えば、シリコン基板にトレンチ溝を設け、溝側壁に縦型ＭＯＳＦＥＴを作るという構成や、円柱や角柱上に切り出した半導体柱の側面に縦型ＭＯＳＦＥＴを設ける構成などが知られている。
しかしながら、いずれの構成においても、構造的にＭＯＳＦＥＴのソース、ドレイン、チャネルのいずれかの領域がシリコン基板に形成しているため、ＭＯＳＦＥＴの閾値などを制御する目的で、半導体基板にいわゆる基板電位を印加して電位制御しようとすると、この半導体基板に形成した全てのＭＯＳＦＥＴが影響を受けてしまうため、ＭＯＳＦＥＴ別に半導体基板の電位制御がしにくいという課題があった。
【０００７】
先般、拡散層リークを低減できるという優位な特徴を持つＳＯＩ基板を用いた半導体デバイスが製造されるようになり、その基板製造技術の進展から、優位さが確実なものとなっている。
ＳＯＩ基板を使用した半導体デバイスは、半導体素子を半導体基板上に設けた絶縁膜の上部に構成するため、半導体素子同士を電気的に分離することが簡単にできる。このため、前述のような半導体基板への電位制御が行いやすいという特徴も有している。
このような特徴を有するＳＯＩ基板を用いた半導体デバイスは、ＭＯＳＦＥＴだけでなく他の構造の半導体素子（例えば、バイポーラトランジスタ）などでも用いられるようになっている。
平面型ＭＯＳＦＥＴに比べて面積的に有利な縦型ＭＯＳＦＥＴも、ＳＯＩ基板を用いることができる（例えば、特許文献１参照。）。
【０００８】
特許文献１に示したＳＯＩ基板を用いた縦型ＭＯＳＦＥＴの構造を図４を用いて説明する。図４において、５０１は半導体基板、５０２は埋め込み絶縁膜、５０３は第１導電型の半導体膜でありドレイン領域、５０４は第２導電型の半導体膜でありチャネル領域、５０５は第１導電型の半導体膜でありソース領域、５０６はゲート絶縁膜、５０７はゲート電極、５０８はゲート端子、５０９はソース端子、５１０はボディコンタクト端子、５１１はドレイン端子である。
【０００９】
半導体基板５０１の上に埋め込み絶縁膜５０２を設けており、その上に、ドレイン領域５０３、チャネル領域５０４、ソース領域５０５の各半導体膜を積層している。これらの積層された半導体膜は、Ｎ型半導体やＰ型半導体で構成し、ＮＰＮあるいはＰＮＰの接合構成を積み重ねた構造である。これらの半導体膜の積層断面に、ゲート絶縁膜５０６を設け、さらにこれを介してゲート電極５０７が形成してある。
ドレイン領域５０３にはドレイン端子５１１が接続されており、チャネル領域５０４にはボディコンタクト端子５１０が接続されている。ソース領域５０５にはソース端子５０９が接続されている。ゲート電極５０７にはゲート端子５０８が接続されている。
【００１０】
特許文献１に示した従来技術は、上述の構成でＳＯＩ基板に縦型ＭＯＳＦＥＴを構成している。この構造では、チャネル領域５０４となる半導体膜の膜厚で、ＭＯＳＦＥＴのチャネル長（ソース領域とドレイン領域との間の距離）を決定している。このチャネル領域５０４にはボディコンタクト端子５１０が接続しているため、この端子からチャネル領域５０４に対していわゆる基板電位を印加することができ、ＭＯＳＦＥＴの閾値などの電気特性を制御することができる。
半導体基板５０１に複数のＭＯＳＦＥＴを形成しても、それぞれのＭＯＳＦＥＴは、このボディコンタクト端子５１０を介してチャネル領域５０４に個別に電位印加ができるから、それぞれのＭＯＳＦＥＴごとに電気特性を制御することができる。
【００１１】
【特許文献１】特開平１０−１８９７６４号公報（第２〜３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
特許文献１に示した従来技術は、半導体基板５０１上に設けた埋め込み絶縁膜５０２の上部に、ドレイン領域５０３とチャネル領域５０４とソース領域５０５となる各半導体膜を積層している。
このため、埋め込み絶縁膜５０２の上部には、ドレイン領域，チャネル領域，ソース領域の各領域となるための専用の半導体膜を３つ積層しなければならない。
【００１３】
ところで、半導体デバイスは、その表面が平坦になっているほど金属配線などの断線を防止することができる。特許文献１に示した従来技術は、半導体デバイスの表面（埋め込み絶縁膜５０２の上部）にＭＯＳＦＥＴを構成するには欠かせない半導体膜が３つ必要であり、半導体膜で生じる段差を少なくすることはできない。このため、平坦化が困難になっている。
【００１４】
また、特許文献１に示した従来技術は、チャネル領域５０４となる半導体膜の膜厚がそのままＭＯＳＦＥＴのチャネル長となる。
このため、半導体基板５０１上に複数のＭＯＳＦＥＴを形成するとき、チャネル領域５０４を構成する半導体膜を共有するＭＯＳＦＥＴ素子は、すべて同じチャネル長となってしまう。
これを回避するには、ドレイン領域５０３を構成する半導体膜の上部に設けるチャネル領域５０４を構成する半導体膜を、ＭＯＳＦＥＴごとに所定の膜厚として形成する必要がある。
つまり、チャネル長を変えたいＭＯＳＦＥＴごとにチャネル領域５０４の半導体膜の膜厚を変えなければならない。これでは多くの成膜工程やエッチング工程が必要になってしまい、半導体デバイスとして製造工程が長くなってしまうという問題がある。
【００１５】
本発明は、そのような問題点を解決するためになされたものであって、縦型ＭＯＳＦＥＴのドレイン領域またはソース領域を半導体膜に設ける拡散層とすることで、段差の少ない半導体デバイスとすると共に、チャネル長の制御を容易にするものである。
【課題を解決するための手段】
【００１６】
上記目的を実現するため、本発明の半導体装置は、以下の構造を採用するものである。
【００１７】
半導体基板上に設ける埋め込み絶縁膜の上部に半導体膜を積層し、ソース領域、チャネル領域、ドレイン領域の各領域を半導体基板に対して垂直な方向に順番に配置してなる縦型ＭＯＳＦＥＴにおいて、埋め込み絶縁膜の上部に、これと接するように一導電型の第１の半導体膜を設け、第１の半導体膜の上部に反対導電型の第２の半導体膜を設け、第１の半導体膜をソース領域またはドレイン領域とするとき、第２の半導体膜にドレイン領域またはソース領域となる拡散層を設け、この拡散層を設けない第２の半導体膜をチャネル領域とし、第１の半導体膜と拡散層との間をチャネル長とすることを特徴とする。
【００１８】
このような構成とすることによって、半導体膜の膜厚に関係なく拡散層の拡散深さでチャネル長を決めることができる。また、ドレイン領域，チャネル領域，ソース領域の各領域ごとに専用の半導体膜が必要ないため、これら半導体膜で生じる段差を少なくすることができる。
【００１９】
第１の半導体膜と第２の半導体膜の一方または両方にソース領域およびドレイン領域よりも不純物濃度が低い低濃度拡散層を、ソース領域またはドレイン領域と接して設け、低濃度拡散層同士の間をチャネル長とすることができる。
【００２０】
このような構成とすることによって、本発明の縦型ＭＯＳＦＥＴの耐圧を向上させることができる。
【００２１】
第２の半導体膜は、第１の半導体膜と対向しない側に段差部を有し、この段差部によって、ソース領域とドレイン領域との間の距離を長くすることができる。
【００２２】
このような構成とすることによって、本発明の縦型ＭＯＳＦＥＴの大きさを変化させることなく、チャネル長をより長くすることができる。
【発明の効果】
【００２３】
本発明の構造によれば、ＳＯＩ基板上に半導体膜を積層してなる縦型ＭＯＳＦＥＴであっても、ドレイン領域，チャネル領域，ソース領域の各領域となるための専用の半導体膜が必要ではなく、埋め込み絶縁膜の上部に半導体膜を少なくとも２つ積層すればよい。このため、ドレイン領域，チャネル領域，ソース領域の各領域ごとに専用の半導体膜が必要な場合に比べ、これら半導体膜で生じる段差を少なくすることができる。
また、チャネル領域を構成する半導体膜の膜厚に関係なく拡散層の拡散深さでチャネル
長を決めることができるため、チャネル長が異なるＭＯＳＦＥＴを容易に同一の半導体基板上に構成することができる。
【発明を実施するための最良の形態】
【００２４】
本発明は、半導体基板上に埋め込み絶縁膜を設け、その埋め込み絶縁膜に接するように第１の半導体膜を設け、さらにこの第１の半導体膜の上部に別の第２の半導体膜を積層してなるＳＯＩ構造の縦型ＭＯＳＦＥＴである。
埋め込み絶縁膜の上部に、これと接するように一導電型の第１の半導体膜を設け、その上部に反対導電型の第２の半導体膜を設けている。
第１の半導体膜をソース領域またはドレイン領域とするとき、第２の半導体膜にドレイン領域またはソース領域となる拡散層を設ける。この拡散層を設けない第２の半導体膜がチャネル領域となる。
ＭＯＳＦＥＴのチャネル長は、第１の半導体膜に設けるソース領域またはドレイン領域と、第２の半導体膜に設けるドレイン領域またはソース領域となる拡散層と、の間の距離で決まる。すなわち、チャネル長は、第１，第２の半導体膜の膜厚で決まるのではないのである。
【００２５】
本発明の縦型ＭＯＳＦＥＴは、第１の半導体膜または第２の半導体膜に設ける拡散層の拡散深さでチャネル長を決めることができる。これは、第２の半導体膜に拡散層を形成する際に、知られている不純物の注入手法（例えば、イオン注入法）を用いることで簡単に拡散層の拡散深さを調整できることから、半導体基板の上部（正確には、埋め込み絶縁膜の上部）に設けるＭＯＳＦＥＴごとに異なるチャネル長を設けることが容易にできるのである。
【００２６】
もちろん、第１，第２の半導体膜の一方または両方に低濃度拡散層を設け、それらをソース領域またはドレイン領域と接触してなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造としてもよい。この低濃度拡散層は、その不純物濃度がソース領域やドレイン領域の不純物濃度よりも低濃度となっている。
不純物濃度が低い領域とのＰＮ接合は、不純物濃度が高い領域のＰＮ接合より、その接合耐圧が高いため、縦型ＭＯＳＦＥＴの耐圧が向上するのである。このとき、ＭＯＳＦＥＴのチャネル長は、低濃度拡散層同士の距離で決まる。このような構成であっても、チャネル長は、第１，第２の半導体膜の膜厚で決まるものではないのである。
このようなＬＤＤ構造を構成する低濃度拡散層も、知られている不純物の注入手法を用いることができるため、容易に形成することができる。
【００２７】
また、チャネル領域を構成する第２の半導体膜の第１の半導体膜と対向しない側に段差部を設け、この段差部によってソース領域とドレイン領域との間の距離を長くし、チャネル長をより長くさせることができる。段差部によりソース領域とドレイン領域との間の距離が長くなるのであるから、本発明の縦型ＭＯＳＦＥＴの大きさを変えることなくチャネル長をより長くすることができるのである。
【００２８】
以下、本発明の実施形態を説明する。
本発明の縦型ＭＯＳＦＥＴは、第１，第２の半導体膜のどちらにソース領域やドレイン領域となる拡散層を形成してもよいのであるが、本発明の実施形態では、第１の半導体膜をソース領域とし、第２の半導体膜に拡散層を設け、その拡散層をドレイン領域とする例で説明する。
また、本発明の縦型ＭＯＳＦＥＴは、その導電型がＰ型であってもＮ型であってもかまわないのであるが、本発明の実施形態では、ソース領域およびドレイン領域の導電型がＮ型、チャネル領域の導電型がＰ型のＮチャネルＭＯＳＦＥＴを例にして説明する。
さらに、本発明の実施形態では、シリコン半導体を例にして説明するため、半導体基板
はシリコン半導体基板、埋め込み絶縁膜はシリコン酸化膜、この埋め込み絶縁膜の上部に設ける半導体膜は、シリコン半導体膜として説明する。
【実施例１】
【００２９】
［第１の実施形態の説明：図１］
本発明の縦型ＭＯＳＦＥＴの第１の実施形態を図１を用いて説明する。図１は、縦型ＭＯＳＦＥＴの断面の様子を模式的に示す断面図であって、説明に必要ない部分は簡略化または省略している。なお、図１（ａ）は縦型ＭＯＳＦＥＴのチャネル長が長い場合を示すものであり、図１（ｂ）は、チャネル長が短い場合を示すものである。
図１（ａ），（ｂ）において、１０１は半導体基板、１０２は埋め込み絶縁膜、１０３はＮ型の高濃度不純物を有する第１の半導体膜であり、ソース領域である。１０４はＰ型の不純物を有する第２の半導体膜であり、チャネル領域である。このチャネル領域１０４の不純物濃度は、縦型ＭＯＳＦＥＴが所定の閾値となるような濃度にしてある。１０５ａ，１０５ｂはチャネル領域１０４となる第２の半導体膜に設けるＮ型の高濃度不純物を有する拡散層であり、ドレイン領域である。１０５ｃはドレイン領域を構成する拡散層の底部である。１０６は第１，第２の半導体膜の側面に設けるゲート絶縁膜、１０７はポリシリコンや金属、金属シリサイドなどで構成するゲート電極である。
【００３０】
本発明の縦型ＭＯＳＦＥＴは、図示しないがソース領域１０３、チャネル領域１０４、ドレイン領域１０５ａ，１０５ｂと電気的に接続して電気信号の送受を行うための金属配線を有している。これら金属配線を設ける構造は、例えば、半導体素子の上部に層間絶縁膜を設け、その上部に金属配線を設ける。そして、層間絶縁膜に設けるコンタクトホールを介して半導体素子の各端子と接続するものである。しかして、このような構成はすでに知られているものであるから、図１（ａ），（ｂ）では、図面を簡略化して模式的な端子４０３，４０４，４０５，４０７を設ける様子として示している。
図１（ａ），（ｂ）において、４０３はソース領域１０３と電気的に接続するソース端子、４０４はチャネル領域１０４に電気的に接続するボディコンタクト端子、４０５はドレイン領域１０５ａ，１０５ｂと電気的に接続するドレイン端子、４０７はゲート電極１０７と電気的に接続するゲート端子である。
【００３１】
図１（ａ），（ｂ）に示すように、本発明の縦型ＭＯＳＦＥＴは、半導体基板１０１上に埋め込み絶縁膜１０２を設けている。この埋め込み絶縁膜１０２は、半導体基板１０１をシリコン半導体とすると、知られている酸化処理をしてなされるものである。もちろん、すでに半導体基板１０１の表面に埋め込み酸化膜１０２が形成された状態の半導体基板を用いてもよい。どちらの場合であっても、埋め込み酸化膜１０２の膜厚は、ＭＯＳＦＥＴの電気特性に影響がないように、所定の膜厚を有しており、例えば、０．４μｍ程度で形成している。
【００３２】
Ｎ型の高濃度不純物を有する、第１の半導体膜であるソース領域１０３は、埋め込み絶縁膜１０２と接するようにその表面に設けている。このソース領域１０３は、知られている製造方法を用いて所定の膜厚で形成する。特に限定しないが、ソース領域１０３となる第1の半導体膜は、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔａｔｉｏｎ  ｏｆ  ＯＸｙｇｅｎ）方式や張り合わせ方式で構成するＳＯＩ基板の初期シリコン膜を用いることができる。そしてその膜厚は、例えば、０．５〜１．０μｍ程度の厚さで形成している。
【００３３】
ソース領域１０３の上部には、Ｐ型の高濃度不純物を有する、第２の半導体膜を設けている。この第２の半導体膜も知られているエピタキシャル成長などの製造方法を用いて所定の膜厚で形成しており、特に限定しないが、例えば、０．５〜１．０μｍ程度で形成している。この第２の半導体膜は、チャネル領域１０４となる半導体膜であるが、その一部
に、Ｎ型の高濃度不純物を有する拡散層を設けており、これがドレイン領域１０５ａ，１０５ｂである。
この拡散層は、チャネル領域１０４に選択的にイオン注入などの知られている製造方法を用いて形成することができる。そして、その拡散層（ドレイン領域１０５ａ，１０５ｂ）の底部１０５ｃとソース領域１０３との間の距離がチャネル長となるのである。
【００３４】
ドレイン領域１０５ａ，１０５ｂとなる拡散層の拡散深さは、例えば、イオン注入法であれば、イオン注入時の加速電圧などを制御することにより自由に決めることができる。そのようにして底部１０５ｃの位置が決めるだけでこの縦型ＭＯＳＦＥＴのチャネル長が決まるのである。
図１（ａ）に示す例では、底部１０５ｃとソース領域１０３との間の距離が広く、チャネル長が長い。図１（ｂ）に示す例では、底部１０５ｃとソース領域１０３との間の距離が狭く、チャネル長が短い。ＭＯＳＦＥＴのチャネル長が短いとき、そのＭＯＳＦＥＴは、低耐圧，低消費電力，高速動作などの電気特性を示し、チャネル長が長いとき、そのＭＯＳＦＥＴは、動作速度は低下するものの低消費電力で耐圧確保ができる。このような傾向は、本発明の縦型ＭＯＳＦＥＴも同様である。
【００３５】
ドレイン領域１０５ａ，１０５ｂとなる拡散層は、制御よく形成できる。先の説明では、この拡散層の形成に用いるイオン注入時の加速電圧などを制御すると説明したが、加速電圧が一定であっても、イオン注入後の熱処理工程での処理時間や温度を変更するだけで、拡散深さを制御することができる。
このような拡散層の形成技術は、半導体装置の知られている製造方法を用いることができるため、その拡散深さの制御は、容易に行うことができるのである。換言すると、本発明の縦型ＭＯＳＦＥＴは、そのチャネル長を容易に決めることができるのである。
【００３６】
第１の半導体膜であるソース領域１０３およびその上部に積層する第２の半導体膜であるチャネル領域１０４（およびドレイン領域１０５ａ，１０５ｂ）の側面（図面でいうところの縦端面）には、ゲート絶縁膜１０６が形成してある。このゲート絶縁膜１０６は、例えば、シリコン酸化膜で形成することができる。特に限定しないが、第２の半導体膜を形成した後、酸化処理を行い、その全面にシリコン酸化膜を形成して、その後に不要部分をエッチング処理して形成するなど、知られている製造方法を用いて形成することができる。ゲート絶縁膜１０６は、例えば、５０〜１００Å程度で形成している。
【００３７】
ゲート絶縁膜１０６の側面には、ゲート電極１０７を形成している。このゲート電極１０７は、例えば、ポリシリコンで形成することができる。特に限定しないが、第２の半導体膜を形成し所定形状でゲート絶縁膜１０６を形成した後、ＣＶＤ法によりその全面にポリシリコンを形成して、その後に不要部分をエッチング処理して形成するなど、知られている製造方法を用いて形成することができる。ゲート電極１０７は、もちろん金属で形成してもよく、その材質に関係なく、他の半導体素子と接続する配線を兼ねていてもよい。
【００３８】
図１（ａ），（ｂ）に示すように、ソース領域１０３にはソース端子４０３が設けてあり、同様にチャネル領域１０４にはボディコンタクト端子４０４、ドレイン領域１０５ａ，１０５ｂにはドレイン端子４０５、ゲート電極１０７にはゲート端子４０７がそれぞれ設けてある。
これら各端子から電気信号の送受を行うことで、本発明の縦型ＭＯＳＦＥＴを動作させることができる。特に、ボディコンタクト端子４０４からチャネル領域１０４に印加する電圧信号を変えることにより、チャネル領域１０４に印加する電位（基板電位）を変えることができる。このようにすることで、ＭＯＳＦＥＴの閾値などの電気特性を制御することができる。
半導体基板１０１上に複数の縦型ＭＯＳＦＥＴを形成しても、それぞれの縦型ＭＯＳＦ
ＥＴは、このボディコンタクト端子４０４を介してチャネル領域１０４に個別に電位印加ができるから、それぞれの縦型ＭＯＳＦＥＴごとに電気特性を制御することができる。
【００３９】
以上の説明で明らかなように、本発明の縦型ＭＯＳＦＥＴは、埋め込み絶縁膜１０２の上部に、第１の半導体膜と第２の半導体膜との２つの半導体膜を重ねて設け、第１の半導体膜をソース領域１０３とし、第２の半導体膜をチャネル領域１０４としてその一部にドレイン領域１０５ａ，１０５ｂを構成する拡散層を設けている。この拡散層の底部１０５ｃとソース領域１０３との間の距離で縦型ＭＯＳＦＥＴのチャネル長が決まるのである。
埋め込み絶縁膜１０２の上部に設ける半導体膜が少なくとも２つで済むため、従来に比べ、これら半導体膜を合計した膜厚（総高さ）を低くすることができるのである。
また、チャネル長を決めるための半導体膜に設ける拡散層は、イオン注入法などを用いて半導体膜に選択的に設けることができるため、半導体基板上に複数のＭＯＳＦＥＴを設ける場合であっても、各ＭＯＳＦＥＴの拡散深さを自由に変えることができるのである。
【００４０】
また、以上の説明では、第１の半導体膜と第２の半導体膜とは、単層の半導体膜で構成する例を用いて説明したが、それに限定するものではない。それぞれ同一導電型の半導体膜を複数積層して、第１の半導体膜および第２の半導体膜としてもよい。
例えば、同一導電型の２つの半導体膜を積層して第２の半導体膜として形成したとしても、その２つの半導体膜の膜厚の合計を、そもそも第２の半導体膜を単層で形成する場合の膜厚と同一にすれば、第１の半導体膜と第２の半導体膜とを合計した膜厚（総高さ）が高くなることはないのである。
【００４１】
図１に示す本発明の縦型ＭＯＳＦＥＴは、各構成要素を説明しやすくするために、図面向かって左右方向に長く図示しているが、実際の縦型ＭＯＳＦＥＴでは、ソース領域，チャネル領域，ドレイン領域の各領域が半導体基板に対して縦方向に形成しているため、それら領域を横方向に形成する平面型ＭＯＳＦＥＴに比べて、その形状をより小さくすることができる。
【実施例２】
【００４２】
［第２の実施形態の説明：図２］
次に、本発明の縦型ＭＯＳＦＥＴの第２の実施形態を図２を用いて説明する。図２は、縦型ＭＯＳＦＥＴの断面の様子を模式的に示す断面図であって、図１と同様に説明に必要ない部分は簡略化または省略している。なお、すでに説明した構成については同一の番号を付与しており、その説明を省略することにする。
図２に示す本発明の縦型ＭＯＳＦＥＴの第２の実施形態は、ＬＤＤ構造を有するものである。第１，第２の半導体膜の一方または両方に低濃度拡散層を設け、それらをソース領域またはドレイン領域と接触してなるＬＤＤ構造とするものである。この低濃度拡散層は、その不純物濃度がソース領域やドレイン領域の不純物濃度よりも低濃度となっている。
平面型ＭＯＳＦＥＴでは、例えば、ドレイン領域側に低濃度拡散層を設けることでドレイン耐圧が向上することが知られており、ソース領域側にも低濃度拡散層を設けると、ＭＯＳＦＥＴとしてさらに耐圧が向上することが知られている。本発明の縦型ＭＯＳＦＥＴも同様である。図２に示す例では、第１，第２の半導体膜の両方に低濃度拡散層を設けている。
【００４３】
図２において、１１３はＮ型の高濃度不純物を有する第１の半導体膜のソース領域１０３に設けるＮ型の低濃度拡散層である。１１５はＰ型の高濃度不純物を有する第２の半導体膜のチャネル領域１０４に設けるＮ型の拡散層で構成するドレイン領域である。１１５ｃはドレイン領域を構成する拡散層の底部である。１１６は第１，第２の半導体膜の側面に設けるゲート絶縁膜である。１２５はＰ型の高濃度不純物を有する第２の半導体膜のチャネル領域１０４に設けるＮ型の低濃度拡散層であって、ドレイン領域１１５と接して設
けている。１２５ｃは低濃度拡散層１２５の底部である。
【００４４】
ソース領域１０３に設ける低濃度拡散層１１３とチャネル領域１０４に設けると共にドレイン領域１１５と接して設ける低濃度拡散層１２５とを有することで、ＬＤＤ構造を備える縦型ＭＯＳＦＥＴを構成する。そして、低濃度拡散層１１３と低濃度拡散層１２５とが対向する部分がチャネル長となる。
このような低濃度拡散層１１３，１２５も、イオン注入法などの知られている不純物の注入手法を用いることができるため、容易に形成することができる。
【００４５】
図２に示すように、本発明の縦型ＭＯＳＦＥＴの第２の実施形態では、ソース領域１０３とドレイン領域１１５とは、それぞれ低濃度拡散層１１３，１２５を介して電流が流れるため、ドレイン領域１１５の底部１１５ｃは、低濃度拡散層１２５の底部１２５ｃよりもソース領域１０３側に突出してはならない。
【００４６】
以上説明した本発明の縦型ＭＯＳＦＥＴの第２の実施形態では、第１，第２の半導体膜の両方に低濃度拡散層を設けているが、もちろんこれに限定するものではない。ＭＯＳＦＥＴの耐圧は、ＭＯＳＦＥＴを運用するシステムの仕様で決まるものであるから、例えば、ドレイン領域１１５側に低濃度拡散層１２５のみを設ける構成であってもかまわない。このような場合、その縦型ＭＯＳＦＥＴのチャネル長は、低濃度拡散層１２５とソース領域１０３との間の距離で決まるのである。
【００４７】
低濃度拡散層１１３，１２５は、その不純物の濃度分布が一様でなくてもかまわない。それら低濃度拡散層の不純物の濃度分布により縦型ＭＯＳＦＥＴの耐圧を変えることもできる。
例えば、低濃度領域１２５の不純物濃度を、低濃度拡散層１１３と対向する方向をより薄くし、ドレイン領域１１５と接する方向をより濃くするように、漸次不純物濃度が変わるようにするのである。このような低濃度拡散層の不純物の濃度分布は、欲するＭＯＳＦＥＴの耐圧などに合わせて自由に決めることができる。これにより、所定のドレイン耐圧を得ることができるのである。
また、このような所定の方向に向かって漸次不純物濃度が変わるような構成の低濃度拡散層であっても、知られているイオン注入法などの不純物導入の手法を用いて簡単に構成することができる。例えば、イオン注入するエリアをマスクで限定して、その所定のエリアごとに所定の不純物濃度になるようにイオン注入を繰り返せばよい。
【実施例３】
【００４８】
［第３の実施形態の説明：図３］
本発明の縦型ＭＯＳＦＥＴの第３の実施形態を図３を用いて説明する。図３は、縦型ＭＯＳＦＥＴの断面の様子を模式的に示す断面図であって、説明に必要ない部分は簡略化または省略している。なお、すでに説明した構成については同一の番号を付与しており、その説明を省略することにする。
図３に示す本発明の縦型ＭＯＳＦＥＴの第３の実施形態は、チャネル領域を構成する第２の半導体膜に段差を設ける構成である。この段差により、チャネル長をより長くさせている。
【００４９】
図３において、１１４はＰ型の不純物を有する第２の半導体膜であり、チャネル領域である。１２４はチャネル領域１１４の第２の半導体膜に設ける段差部である。１３５はチャネル領域１１４となる第２の半導体膜に設けるＮ型の高濃度不純物を有する拡散層であり、ドレイン領域である。１３５ｃはドレイン領域を構成する拡散層の底部である。１２６は第１，第２の半導体膜の側面に設けるゲート絶縁膜、１１７はポリシリコンや金属、金属シリサイドなどで構成するゲート電極である。
【００５０】
図３に示すように、本発明の縦型ＭＯＳＦＥＴの第３の実施形態では、チャネル領域１１４に段差部１２４を設けることで、ドレイン領域１３５は、ゲート絶縁膜１２６側で同一の平面を有していない。つまり、ドレイン領域１３５は、ゲート絶縁膜１２６より離れる方向に位置しており、ソース領域１０３とドレイン領域１３５との間の距離が長くなっている。つまり、チャネル長をより長くすることができるのである。
このため、ドレイン領域１３５の底部１３５ｃは、段差部１２４よりソース領域１０３側に突出してはならないのである。
【００５１】
本発明の縦型ＭＯＳＦＥＴの第３の実施形態は、すでに図１を用いて説明した本発明の縦型ＭＯＳＦＥＴの第１の実施形態と同じ大きさで、より長いチャネル長のＭＯＳＦＥＴを構成することができるのである。
【００５２】
以上説明した本発明の縦型ＭＯＳＦＥＴの各実施形態は、もちろん組み合わせて構成することができる。例えば、図３に示す縦型ＭＯＳＦＥＴの耐圧を向上させようとしたとき、図２に示す本発明の縦型ＭＯＳＦＥＴの第２の実施形態のＬＤＤ構造を用いればよいのである。このように、発明の主旨を逸脱しない範囲で、実施形態を自由に組み合わせることができる。
【産業上の利用可能性】
【００５３】
本発明の縦型ＭＯＳＦＥＴは、ＭＯＳＦＥＴのチャネル長を容易に制御することができると共に、ＳＯＩ基板の表面に設ける半導体膜による段差をより少なくすることができる。また、チャネル長が異なるＭＯＳＦＥＴを容易に同一の半導体基板上に構成することができる。このため、電気特性の異なるＭＯＳＦＥＴを混載してなる半導体デバイスに好適である。
【図面の簡単な説明】
【００５４】
【図１】本発明の縦型ＭＯＳＦＥＴの第１の実施形態の構造を説明する断面図である。
【図２】本発明の縦型ＭＯＳＦＥＴの第２の実施形態の構造を説明する断面図である。
【図３】本発明の縦型ＭＯＳＦＥＴの第３の実施形態の構造を説明する断面図である。
【図４】特許文献１に示した従来技術を説明する断面図である。
【符号の説明】
【００５５】
１０１  半導体基板
１０２  埋め込み絶縁膜
１０３  ソース領域（第１の半導体膜）
１０４  チャネル領域（第２の半導体膜）
１０５ａ，１０５ｂ，１１５，１３５  ドレイン領域（拡散層）
１０６  ゲート絶縁膜
１０７  ゲート電極
４０３  ソース端子
４０４  ボディコンタクト端子
４０５  ドレイン端子
４０７  ゲート端子
【図１】
2010045240.tif 000003
【図２】
2010045240.tif 000004
【図３】
2010045240.tif 000005
【図４】
2010045240.tif 000006