(57)【要約】【課題】半導体装置のサイズを小さくする。【解決手段】半導体装置１００は、一面に凹部が形成された基板１０２と、凹部１０２ａ内に配置され、凹部１０２ａ内でアンダーフィルにより基板１０２に接着された第１の半導体チップ１１０と、を含む。凹部１０２ａは、基板１０２の積層方向における第１の半導体チップ１１０が存在する領域の少なくとも一部の高さにおいて、平面視で、第１の半導体チップ１１０が配置されるチップ配置領域１５２と、チップ配置領域１５２の外周の少なくとも一部において、チップ配置領域１５２から突出した調整領域１５０とを有し、チップ配置領域１５２と非相似な形状に形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
一面に凹部が形成された基板と、
前記基板の前記凹部内に配置され、当該凹部内でアンダーフィルにより前記基板に接着された第１の半導体チップと、
を含み、
前記凹部は、前記基板の積層方向における前記第１の半導体チップが存在する領域の少なくとも一部の高さにおいて、平面視で、前記第１の半導体チップが配置されるチップ配置領域と、前記チップ配置領域の外周の少なくとも一部において、前記チップ配置領域から突出した調整領域とを有し、前記チップ配置領域と非相似な形状に形成された半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記凹部の前記調整領域は、前記チップ配置領域の外周に、当該チップ配置領域の外縁から不均等に突出して設けられた半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記凹部の前記調整領域は、前記チップ配置領域の外周の一部に突出して設けられた半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記第１の半導体チップは、平面視で矩形形状を有し、前記チップ配置領域は、前記第１の半導体チップの各辺に沿って当該第１の半導体チップの外周に形成された所定幅の領域を含み、前記調整領域は、前記第１の半導体チップの一部の辺から前記所定幅以上突出して設けられた半導体装置。
【請求項５】
請求項１から３いずれかに記載の半導体装置において、
前記凹部の前記チップ配置領域は、平面視で矩形形状を有し、前記調整領域は、前記チップ配置領域の角部から、当該チップ配置領域の各辺に対して斜め方向に突出して設けられた半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１の半導体チップ上に積層され、平面視で矩形形状を有する第２の半導体チップをさらに含み、
前記基板の一面にはステッチが設けられ、前記第２の半導体チップは、ボンディングワイヤを介して前記基板の前記ステッチと電気的に接続され、
前記第２の半導体チップは、前記第２の半導体チップの一辺が、前記チップ配置領域の一辺と平行に延在するように前記第１の半導体チップ上に積層された半導体装置。
【請求項７】
請求項１から５いずれかに記載の半導体装置において、
前記第１の半導体チップ上に積層され、平面視で矩形形状を有する第２の半導体チップをさらに含み、
前記基板の一面にはステッチが設けられ、前記第２の半導体チップは、ボンディングワイヤを介して前記基板の前記ステッチと電気的に接続され、
前記ステッチは、前記第２の半導体チップの一の辺に沿って、前記基板表面の前記凹部から距離を隔てて設けられ、
前記調整領域は、平面視で前記第２の半導体チップの前記一の辺と前記ステッチとの間の領域とは異なる箇所に設けられた半導体装置。
【請求項８】
請求項１から４いずれかに記載の半導体装置において、
前記第１の半導体チップ上に積層された第２の半導体チップをさらに含み、
前記基板の一面にはステッチが設けられ、前記第２の半導体チップは、ボンディングワイヤを介して前記基板の前記ステッチと電気的に接続され、
前記第１の半導体チップおよび前記第２の半導体チップは、それぞれ矩形形状を有し、
前記第２の半導体チップは、前記第２の半導体チップの一辺が、前記第１の半導体チップの一辺に対して斜めに延在するように前記第１の半導体チップ上に斜めに積層された半導体装置。
【請求項９】
請求項１から５いずれかに記載の半導体装置において、
前記第１の半導体チップ上に積層された第２の半導体チップをさらに含み、
前記基板の一面にはステッチが設けられ、前記第２の半導体チップは、ボンディングワイヤを介して前記基板の前記ステッチと電気的に接続された半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第２の半導体チップは、平面視で矩形形状を有し、
前記ステッチは、前記第２の半導体チップ一の辺に沿って、前記基板表面の前記凹部から距離を隔てて設けられた半導体装置。
【請求項１１】
請求項１から１０いずれかに記載の半導体装置において、
前記凹部は、前記第１の半導体チップが配置される底面から前記基板の前記一面までの全高さにおいて、同じ平面形状を有する半導体装置。
【請求項１２】
請求項１から１０いずれかに記載の半導体装置において、
前記凹部は、前記第１の半導体チップが配置される底面と前記基板の前記一面との間の途中の高さまでは平面視で前記チップ配置領域の形状を有し、前記途中の高さから前記一面までの高さにおいて、平面視で前記チップ配置領域と前記調整領域とを含む形状に形成された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
基板上に複数の半導体チップを積層する際、パッケージの膜厚を薄くするために、基板に凹部を設け、凹部内に半導体チップを搭載する構成がとられることがある。
【０００３】
特許文献１（特開平１０−２４２３８０号公報）には、基板に形成された凹部内に２つの素子が収容された構成の半導体装置が記載されている。ここでは、２つの素子は、９０°回転方向にずらして配置されている。また、２つの素子は、いずれもボンディングワイヤで基板に接続されている。
【０００４】
また、一方、基板の凹部内に一の半導体チップを収容して当該半導体チップを基板にフリップチップ接続し、上段の半導体チップをボンディングワイヤで基板に接続する構成がとられることもある。基板表面の凹部の周囲には、上段の半導体チップとボンディングワイヤで接続するためのステッチが設けられる。この場合、フリップチップ接続した下段の半導体チップは、アンダーフィルを用いて基板に固着させる。また、上段の半導体チップは、封止樹脂で封止して、ボンディングワイヤも封止樹脂で埋め込む。
【特許文献１】特開平１０−２４２３８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、下段の半導体チップをフリップチップ接続してアンダーフィルを塗布する構成において、アンダーフィルを塗布時に余剰なアンダーフィルが下段の半導体チップの表面に付着したり、凹部外部にはみ出したりするおそれがある。このようなアンダーフィルの流出が起こると、たとえば上段の半導体チップのマウント時の組立不良による製品不良が生じるため、アンダーフィルのはみ出しを防ぐようにする必要がある。しかし、余剰のアンダーフィルが生じないようにするために、アンダーフィルの量を少なくしようとすると、設計およびプロセスコントロールが必要であり、量産性が阻害されてしまう。そのため、従来、収容する下段の半導体パッケージの外縁に沿って大きめのマージンをとって凹部を形成していた。これにより、半導体装置の平面形状が大きくなり、サイズが大きくなるという問題があった。また、基板表面に設けるステッチの位置が制約されたり、ステッチの配置自由度や配線パターンの自由度が低下するという問題があった。
【課題を解決するための手段】
【０００６】
本発明によれば、
一面に凹部が形成された基板と、
前記基板の前記凹部内に配置され、当該凹部内でアンダーフィルにより前記基板に接着された第１の半導体チップと、
を含み、
前記凹部は、前記基板の積層方向における前記第１の半導体チップが存在する領域の少なくとも一部の高さにおいて、平面視で、前記第１の半導体チップが配置されるチップ配置領域と、前記チップ配置領域の外周の少なくとも一部において、前記チップ配置領域から突出した調整領域とを有し、前記チップ配置領域と非相似な形状に形成された半導体装置が提供される。
【０００７】
この構成によれば、最下段の第１の半導体チップを収容する凹部に余剰のアンダーフィルの這い上がりを防ぐための調整領域が設けられ、凹部が、第１の半導体チップとほぼ同形状のチップ配置領域と非相似の形状となるようになっている。そのため、余剰のアンダーフィルの流出箇所を制御することができ、チップ配置領域の外周に、調整領域を設けない箇所や、調整領域の幅を小さくした箇所を設けることができる。これにより、従来のように、収容する下段の半導体パッケージの外縁に沿って大きめのマージンをとって凹部を形成する必要がなく、半導体装置のサイズを小さくすることができる。また、たとえば第１の半導体チップの上に形成された２段目以降の第２の半導体チップとボンディングワイヤを介して接続するためのステッチを、凹部の調整領域を設けない箇所や、調整領域の幅を小さくした箇所近くに配置することにより、半導体装置のサイズを小さくすることができる。
【０００８】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【０００９】
本発明によれば、半導体装置のサイズを小さくすることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
図１は、本実施の形態における半導体装置１００の構成の一例を示す平面図である。図２は、図１のＡ−Ａ’ 断面図である。
半導体装置１００は、基板１０２と、基板１０２上にこの順で積層された第１の半導体チップ１１０および第２の半導体チップ１２０とを含む。本実施の形態において、第１の半導体チップ１１０および第２の半導体チップ１２０は、それぞれ、平面視で矩形形状を有する。第２の半導体チップ１２０は、第１の半導体チップ１１０上に、長軸の方向が同じとなる方向で積層されている。
【００１２】
図２に示すように、本実施の形態において、基板１０２は、基板１０４とその上に形成された基板１０６とにより構成される。基板１０２の基板１０４および基板１０６は、それぞれ、配線層を含む配線基板とすることができる。本実施の形態において、基板１０４および基板１０６は、複数の配線層が接続された多層配線基板とすることができる。以下、基板１０４と配線層１０６との積層構造を基板１０２として説明する。
【００１３】
基板１０２の一面（以下、表面とも言う。）には、ボンディングワイヤ１２２が接続されるステッチ１０８ａ、ステッチ１０８ｂ、ステッチ１０８ｃ、およびステッチ１０８ｄが設けられている。基板１０２の当該一面には、凹部１０２ａが形成されている。本実施の形態においては、凹部１０２ａは、基板１０６に設けられている。
【００１４】
本実施の形態において、第１の半導体チップ１１０は、基板１０２に形成された凹部１０２ａ内に配置されている。また、第１の半導体チップ１１０は、凹部１０２ａ内で、バンプ１１２を介してフリップチップ接続により基板１０２の配線と電気的に接続される。さらに、第１の半導体チップ１１０は、凹部１０２ａ内で、アンダーフィル１３２により、基板１０２に接着されている。
【００１５】
本実施の形態において、第２の半導体チップ１２０は、第１の半導体チップ１１０上に積層され、接着剤（不図示）を介して第１の半導体チップ１１０に接着される。第２の半導体チップ１２０の第１の半導体チップ１１０に接着される面と反対側の面（以下、表面とも言う。）には、ボンディングパッド（不図示）が設けられている。本例では、第２の半導体チップ１２０表面の四辺すべてに複数のボンディングパッドが設けられ、各ボンディングパッドにボンディングワイヤ１２２が接続された構成とすることができる。各辺のボンディングワイヤ１２２は、それぞれ、基板１０２表面に形成されたステッチ１０８ａ〜１０８ｄに接続される。各ステッチ１０８ａ〜１０８ｄは、それぞれ、第２の半導体チップの各辺に沿って、基板１０２表面の凹部１０２ａから距離を隔てて設けられている。図１では、説明の簡略化のために、各辺の端部のボンディングワイヤ１２２のみを示している。
【００１６】
基板１０２上には、第２の半導体チップ１２０、および第１の半導体チップ１１０を埋め込む封止樹脂１４０が形成されている。図１では、封止樹脂１４０を省略している。また、これ以降の他の平面図でも、封止樹脂１４０は省略している。基板１０２の一面と反対側の面には、半田ボール１３０が設けられている。
【００１７】
本実施の形態において、最下段の第１の半導体チップ１１０を収納する凹部１０２ａの形状を工夫している。
【００１８】
凹部１０２ａは、基板１０２の積層方向における第１の半導体チップ１１０が存在する領域の少なくとも一部の高さにおいて、平面視で、第１の半導体チップ１１０が配置されるチップ配置領域１５２と、チップ配置領域１５２の外周の少なくとも一部において、チップ配置領域１５２から突出した調整領域１５０とを有し、チップ配置領域１５２と非相似な形状に形成される。ここで、第１の半導体チップ１１０が存在する領域とは、第１の半導体チップ１１０が配置される底面から第１の半導体チップ１１０のバンプ１１２が設けられた面とは反対側の面（以下表面という。）より低い高さまでの領域とすることができる。これにより、第１の半導体チップ１１０の表面へのアンダーフィル１３２の這い上がりも防止することができる。
【００１９】
調整領域１５０は、第１の半導体チップ１１０をアンダーフィル１３２で基板１０２に接着する際に、第１の半導体チップ１１０の表面や基板１０２の表面に余剰のアンダーフィル１３２が這い上がらないように、余剰のアンダーフィル１３２を充分収容可能な大きさに形成される。
【００２０】
チップ配置領域１５２は、第１の半導体チップ１１０の各辺に沿って第１の半導体チップ１１０の外周に形成された所定幅の領域を含むことができる。この所定幅は、たとえば２５μｍ程度とすることができる。チップ配置領域１５２は、平面視で矩形形状を有する構成とすることができる。ここで、矩形形状とは、図５を参照して後述するように、角部が除去された形状等も含む。
【００２１】
調整領域１５０は、平面視で、チップ配置領域１５２の外周に、チップ配置領域１５２の外縁から不均等に突出して設けられた構成とすることができる。図１および図２に示した例では、調整領域１５０は、平面視で、チップ配置領域１５２の外周の一部に突出して設けられた構成とすることができる。本例において、調整領域１５０は、平面視で、第１の半導体チップ１１０の一部の辺から、チップ配置領域１５２の上記所定幅以上突出して設けられた形状を有する。
【００２２】
ここで、調整領域１５０は、第１の半導体チップ１１０上に積層される第２の半導体チップ１２０とボンディングワイヤ１２２を介して接続されるステッチ１０８ａ〜ステッチ１０８ｄのうちステッチ１０８ｃとチップ配置領域１５２との間の領域にのみ選択的に設けられた構成とすることができる。このように、調整領域１５０をチップ配置領域１５２の外周の一部にのみ突出した構成とすることにより、余剰のアンダーフィル１３２の流出箇所を制御することができ、その他の箇所には、調整領域１５０を設けないようにすることができる。これにより、たとえば、第１の半導体チップ１１０とステッチ１０８ａ、ステッチ１０８ｂ、およびステッチ１０８ｄとの間の距離を短くすることができ、基板１０２のサイズを小さくすることができる。
【００２３】
なお、ここでは、調整領域１５０は、チップ配置領域１５２とステッチ１０８ｃとの間の領域にのみ設けた構成としたが、調整領域１５０は、チップ配置領域１５２とステッチ１０８ａ〜ステッチ１０８ｄとの間の領域４箇所のうち、２箇所または３箇所に設けた構成とすることもできる。このような構成としても、第１の半導体チップ１１０を収容するための凹部をチップ配置領域１５２の全外周にわたって均等に大きめに形成する場合よりも、余剰のアンダーフィル１３２の流出箇所を制御することができ、全体として、半導体装置１００のサイズを小さくすることができる。
【００２４】
また、調整領域１５０は、アンダーフィル１３２を塗布する際に、アンダーフィル１３２の注入ノズル等の治具が充分入る領域を確保するように設けることができる。これにより、所望の位置にアンダーフィルを塗布することができ、未充填やボイドなどの不具合の発生を防ぐことができる。
【００２５】
また、本例において、凹部１０２ａは、第１の半導体チップ１１０が配置される底面から基板１０２表面の一面までの全高さにおいて、同じ平面形状を有する。つまり、調整領域１５０は、凹部１０２ａの全高さにわたって形成される。とくに制限されないが、凹部１０２ａの深さ（本実施の形態においては基板１０６の厚さ）は、たとえば３５０μｍ以下とすることができる。
【００２６】
次に、図１および図２に示した半導体装置１００の効果を説明する。
以上の構成により、最下段の第１の半導体チップ１１０を収容する凹部１０２ａに余剰のアンダーフィル１３２の這い上がりを防ぐための調整領域１５０が設けられ、凹部１０２ａが、第１の半導体チップ１１０とほぼ同じ形状のチップ配置領域１５２と非相似の形状となるようになっている。そのため、余剰のアンダーフィル１３２の流出箇所を制御することができ、チップ配置領域１５２の外周に、調整領域１５０を設けない箇所を設けることができる。これにより、第１の半導体チップ１１０の上に形成された２段目以降の第２の半導体チップ１２０とボンディングワイヤ１２２を介して接続するためのステッチ１０８ａ、ステッチ１０８ｂ、およびステッチ１０８ｄを凹部１０２ａの調整領域１５０を設けない箇所近くに配置することができる。そのため、半導体装置１００の高密度実装、低背化、配線自由度、およびパッケージ小型化を同時に実現することができる。
【００２７】
また、調整領域１５０を設けることにより、アンダーフィル１３２塗布時のアンダーフィル１３２の這い上がりを防止することができるので、アンダーフィル１３２の塗布条件範囲が広くなり、安定した生産性を得ることができる。さらに、アンダーフィル１３２の注入ノズル等の治具を凹部１０２ａ内に入れることができ、アンダーフィル１３２の塗布を良好に行うことができる。
【００２８】
図３は、本実施の形態における半導体装置１００の構成の他の例を示す平面図である。図４は、図３のＢ−Ｂ’断面図である。
本例において、凹部１０２ａの調整領域１５０は、基板１０２の積層方向における第１の半導体チップ１１０が存在する領域の一部の高さにのみ設けられる。凹部１０２ａは、第１の半導体チップ１１０が配置される底面と基板１０２の表面との間の途中の高さまでは平面視でチップ配置領域１５２の形状を有し、途中の高さから表面までの高さにおいて、平面視でチップ配置領域１５２と調整領域１５０とを有する形状に形成される。凹部１０２ａは、段差１０２ｂを有する構成とすることができる。
【００２９】
このような構成としても、図１および図２に示した半導体装置１００と同様の効果が得られる。なお、凹部１０２ａは、調整領域１５０において、さらに複数の段差を含む構成とすることもできる。
【００３０】
図５は、本実施の形態における半導体装置１００の構成の他の例を示す平面図である。図５のＡ−Ａ’断面図は、図２に示したのと同様の構成となる。
ここでは、凹部１０２ａのチップ配置領域１５２の角部の形状が、図１や図３に示した例と異なる。チップ配置領域１５２は、角部が除去された形状、角部が丸く縁取りされた形状や、または角部が面取りされた形状等とすることができる。図５には、チップ配置領域１５２の角部が除去され、平面視で十字形状を有する場合を示す。
【００３１】
このような構成としても、図１および図２に示した半導体装置１００と同様の効果が得られる。なお、凹部１０２ａは、図３および図４に示したように、調整領域１５０において段差を含む構成とすることもできる。
【００３２】
図６は、本実施の形態における半導体装置１００の構成の他の例を示す平面図である。
チップ配置領域１５２は、平面視で矩形形状を有する。第２の半導体チップ１２０は、第２の半導体チップ１２０の一辺が、チップ配置領域１５２の一辺と平行に延在するように第１の半導体チップ１１０上に積層される。
【００３３】
本例では、調整領域１５０は、平面視で第２の半導体チップ１２０とステッチ１０８ａ〜ステッチ１０８ｄとの間の領域とは異なる箇所に設けられる。ここでは、調整領域１５０は、チップ配置領域１５２の角部に設けられ、チップ配置領域１５２の角部から、チップ配置領域１５２の各辺に対して斜め方向に突出して設けられる。調整領域１５０は、図示したように、チップ配置領域１５２の全ての角部にそれぞれ形成された構成とすることもでき、また、一部にのみ形成された構成とすることもできる。
【００３４】
このような構成としても、図１および図２に示した半導体装置１００と同様の効果が得られる。さらに、このような構成によれば、調整領域１５０がボンディングワイヤ１２２が形成される箇所とは異なる箇所に設けられるため、第２の半導体チップ１２０の全ての側面において、ステッチ１０８ａ〜ステッチ１０８ｄを第２の半導体チップ１２０の近くに配置することができる。これにより、半導体装置１００をさらに小型化することができる。
【００３５】
図７は、図６に示した半導体装置１００の変形例を示す平面図である。
この例では、調整領域１５０は、図３および図４を参照して説明したのと同様、基板１０２の積層方向における第１の半導体チップ１１０が存在する領域の一部の高さにのみ設けられる。このような構成としても、図６に示した半導体装置１００と同様の効果が得られる。図７では、チップ配置領域１５２を図示していないが、チップ配置領域１５２は、図６と同様とすることができる。
【００３６】
図８は、図６に示した半導体装置１００の変形例を示す平面図である。
この例では、第２の半導体チップ１２０のサイズが大きく、第２の半導体チップ１２０は、基板１０２の凹部１０２ａ上に橋渡しされた構成となっている。このような構成としても、図６に示した半導体装置１００と同様の効果が得られる。また、この場合も、図７に示したのと同様に、調整領域１５０は段差として設けてもよい。図８では、チップ配置領域１５２を図示していないが、チップ配置領域１５２は、図６と同様とすることができる。
【００３７】
図９は、本実施の形態における半導体装置１００の構成のまた他の例を示す平面図である。
ここでは、第２の半導体チップ１２０は、第２の半導体チップ１２０の一辺が、第１の半導体チップ１１０の一辺に対して斜めに延在するように第１の半導体チップ１１０上に斜めに積層された構成とすることができる。
【００３８】
図示した例では、第２の半導体チップ１２０は、第１の半導体チップ１１０に対して４５°回転させた状態で配置されている。また、第２の半導体チップ１２０は、基板１０２に対しても４５°回転させた状態で配置されている。このような配置により、ステッチを従来とは異なる箇所に配置することもでき、ステッチの配置箇所に選択肢ができるため、基板１０２における配線パターンの自由度が向上する。このような構成において、ステッチ１０８ａ〜ステッチ１０８ｄは、基板１０２表面において、第２の半導体チップ１２０の各辺に沿って各辺に略平行に設けられる。つまり、本例において、ステッチ１０８ａ〜ステッチ１０８ｄは、それぞれ、第１の半導体チップ１１０の各辺および基板１０２の各辺に対して斜めに配置される。
【００３９】
また、基板１０２において、基板１０２表面のステッチに電解メッキを行うための引出配線は、基板１０２端部に引き出される。本例のような配置により、基板１０２のサイズを、第２の半導体チップ１２０を斜め配置しない構成の基板１０２のサイズと同じとすると、各ステッチから基板１０２端部までの距離は、約（√２）倍となる。これにより、基板１０２における配線パターンの自由度が向上する。
【００４０】
ここで、凹部１０２ａの調整領域１５０は、チップ配置領域１５２の各辺から突出して設けられ、平面視でチップ配置領域を中心とした十字形状に形成される。また、本例では、チップ配置領域１５２の角部は面取りされている。
【００４１】
このような構成としても、図１および図２に示した半導体装置１００と同様の効果が得られる。つまり、チップ配置領域１５２の外周に、調整領域１５０の幅を小さくした箇所を設けることができる。これにより、第１の半導体チップ１１０の上に形成された２段目以降の第２の半導体チップ１２０とボンディングワイヤ１２２を介して接続するためのステッチを凹部１０２ａの調整領域１５０の幅を小さくした箇所近くに配置することができる。また、ここでは、調整領域１５０がチップ配置領域１５２の四方の辺から突出して設けられた構成を示したが、一部の辺からのみ突出した構成とすることもできる。
【００４２】
図１０は、本実施の形態における半導体装置１００の構成のまた他の例を示す平面図である。
ここでも、第２の半導体チップ１２０は、第１の半導体チップ１１０に対して斜めに配置された構成とすることができる。ここでは、各ステッチ１０８ａ〜１０８ｄは、直線状ではなく、曲線状に形成される。凹部１０２ａの調整領域１５０は、チップ配置領域１５２の三方の辺から円弧形状に突出するとともに、残りの一辺から突出した矩形形状とを有する。このような構成とすることにより、ステッチを凹部１０２ａの外周に沿って配置することができる。このような構成としても、図９に示した半導体装置１００と同様の効果が得られる。
【００４３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４４】
たとえば、平面視における第１の半導体チップ１１０と第２の半導体チップ１２０とのサイズは、どのような組合せとしてもよい。たとえば、第１の半導体チップ１１０が第２の半導体チップ１２０より大きい構成とすることもでき、第１の半導体チップ１１０が第２の半導体チップ１２０よりも小さい構成とすることもできる。さらに、第１の半導体チップ１１０と第２の半導体チップ１２０との間や、第２の半導体チップ１２０の上に他の半導体チップがさらに積層された構成とすることもできる。
【００４５】
また、図１１に示したように、第２の半導体チップ１２０の四辺のうち、一部の辺（図示した例では２辺）の表面だけに複数のボンディングパッド（不図示）が略均等に設けられ、各ボンディングパッドとステッチとがボンディングワイヤ１２２で接続された構成とすることもできる。ステッチ（ステッチ１０８ｂ、ステッチ１０８ｄ）も、第２の半導体チップ１２０のボンディングパッドが設けられた辺に対応する箇所にのみ設けられる。このような構成において、調整領域１５０は、平面視で第２の半導体チップ１２０とステッチ１０８ｂおよびステッチ１０８ｄとの間の領域とは異なる箇所に設けられる。ここでは、調整領域１５０は、第２の半導体チップ１２０のボンディングパッドが設けられていない辺の側方に設けることができる。このような構成により、図６に示した半導体装置１００と同様の効果が得られる。
【００４６】
また、以上の実施の形態において、第１の半導体チップ１１０上に第２の半導体チップ１２０が積層された構成を示したが、半導体装置１００は、図１２および図１３に示すように、第１の半導体チップ１１０のみを含む構成とすることができる。図１３は、図１２のＣ−Ｃ’断面図である。このような構成としても、従来のように、収容する下段の半導体パッケージの外縁に沿って大きめのマージンをとって凹部を形成する必要がなく、半導体装置のサイズを小さくすることができる。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す平面図である。
【図２】図１のＡ−Ａ’ 断面図である。
【図３】本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。
【図４】図３のＢ−Ｂ’ 断面図である。
【図５】本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。
【図６】本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。
【図７】図６に示した半導体装置の変形例を示す平面図である。
【図８】図６に示した半導体装置の変形例を示す平面図である。
【図９】本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。
【図１０】本発明の実施の形態における半導体装置の構成の他の例を示す平面図である。
【図１１】図１に示した半導体装置の変形例を示す平面図である。
【図１２】図１に示した半導体装置の変形例を示す平面図である。
【図１３】図１２のＣ−Ｃ’断面図である。
【符号の説明】
【００４８】
１００ 半導体装置
１０２ 基板
１０２ａ 凹部
１０２ｂ 段差
１０４ 基板
１０６ 基板
１０８ａ ステッチ
１０８ｂ ステッチ
１０８ｃ ステッチ
１０８ｄ ステッチ
１１０ 第１の半導体チップ
１１２ バンプ
１２０ 第２の半導体チップ
１２２ ボンディングワイヤ
１３０ 半田ボール
１３２ アンダーフィル
１４０ 封止樹脂
１５０ 調整領域
１５２ チップ配置領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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