(57)【要約】【課題】炭化珪素半導体装置において、電界緩和領域の不純物濃度分布を適切に定めつつオン抵抗を低減する。【解決手段】半導体装置は、基板１と、第１ドリフト層２と、第２ドリフト層３と、第１ウェル領域４ａと、第２ウェル領域４ｂと、電流制御領域（ＪＦＥＴ領域）１５と、電界緩和領域（ＪＴＥ領域）８とを備える。第１ウェル領域４ａは、第２ドリフト層３の外周付近に隣接する端部および外周付近の下方の第１ドリフト層２に連なって配置される。電界緩和領域８は、第１ウェル領域４ａに隣接するように第１ドリフト層２に配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型不純物を含む炭化珪素からなる基板と、
第１濃度の第１導電型不純物を含む炭化珪素からなり前記基板上に配置された第１ドリフト層と、
前記第１濃度より高い第２濃度の第１導電型不純物を含む炭化珪素からなり前記第１ドリフト層上に配置される第２ドリフト層と、
外周方向に延在した第１ウェル領域と前記外周領域に隣接する端部を除く位置に配置された第２ウェル領域からなる第２導電型不純物のイオン注入によって形成された複数のウェル領域と、
前記ウェル領域にイオン注入された第２導電型不純物の濃度は、前記第２ドリフト層に相当する領域内で、前記ウェル領域の表面部分で前記第２濃度よりも低く、表面部分から前記基板側に深くなるに従い増加し、所定の深さ以上では前記第２濃度より高い炭化珪素半導体装置。
【請求項２】
第１導電型不純物を含む炭化珪素からなる基板と、
第１濃度の第１導電型不純物を含む炭化珪素からなり前記基板上に配置された第１ドリフト層と、
前記第１濃度より高い第２濃度の第１導電型不純物を含む炭化珪素からなり前記第１ドリフト層上に配置される第２ドリフト層と、
外周方向に延在した第１ウェル領域と前記外周領域に隣接する端部を除く位置に配置された第２ウェル領域からなる第２導電型不純物のイオン注入によって形成された複数のウェル領域と、
前記ウェル領域に注入された第２導電型不純物の濃度は、前記第２ドリフト層に相当する領域内で、前記ウェル領域の表面部分で前記第２濃度より高く、表面部分から前記基板側に深くなるに従い増加し、第２導電型不純物濃度ピークを有する炭化珪素半導体装置。
【請求項３】
第１導電型不純物を含む炭化珪素からなる基板と、
第１濃度の第１導電型不純物を含む炭化珪素からなり前記基板上に配置された第１ドリフト層と、
前記第１濃度より高い第２濃度の第１導電型不純物を含む炭化珪素からなり前記第１ドリフト層上に配置される第２ドリフト層と、
外周方向に延在した第１ウェル領域と前記外周領域に隣接する端部を除く位置に配置された第２ウェル領域からなる第２導電型不純物のイオン注入によって形成された複数のウェル領域と、
前記ウェル領域に注入された第２導電型不純物の濃度は、前記第２ドリフト層に相当する領域内で、前記ウェル領域の表面部分で前記第２濃度より高く、表面部分から前記基板側に深くなるに従い低下して、前記第２濃度より低い部位を形成し、さらに深くなるにつれて逆に濃度が増加して、前記第２濃度より高くなる部位を有する炭化珪素半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の炭化珪素半導体装置であって、
前記第２ドリフト層の前記第２濃度は、表面部分から前記基板側に深くなるに従い低くなり、前記第１ドリフト層との界面で当該第１ドリフト層の第１濃度に連続的に一致する炭化珪素半導体装置。
【請求項５】
請求項１乃至３のいずれか１項に記載の炭化珪素半導体装置であって、
前記第２ドリフト層の第２濃度は、表面部分から前記基板側に深くなるに従い高くなり、
前記第１濃度と第２濃度は、当該第１および第２ドリフト層の界面で不連続に変化する炭化珪素半導体装置。
【請求項６】
請求項１乃至３のいずれか１項に記載の炭化珪素半導体装置であって、
前記第２ドリフト層の第２濃度は、深さ方向に対してほぼ一定であり、
前記第１濃度と第２濃度は、当該第１および第２ドリフト層の界面で不連続に変化する炭化珪素半導体装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の炭化珪素半導体装置であって、
前記第１および第２ウェル領域間の前記第２ドリフト層に配置された電流制御領域をさらに備える炭化珪素半導体装置。
【請求項８】
請求項７に記載の炭化珪素半導体装置であって、
前記第２ドリフト層表面において前記電流制御領域・前記ウェル領域境界に配置され前記第２濃度より高い濃度の第１導電型不純物を含むエクステンション領域をさらに備える炭化珪素半導体装置。
【請求項９】
請求項８に記載の炭化珪素半導体装置であって、
前記エクステンション領域は、前記ウェル領域ならびに前記電流制御領域より浅い炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置に関し、特に、炭化珪素電界効果型トランジスタにおけるオン抵抗を低減し高性能化するための技術に関する。
【背景技術】
【０００２】
次世代の高耐圧低損失スイッチング素子として、縦型高耐圧炭化珪素電界効果型トランジスタが期待されている。本素子は、例えば特許文献１に示されているように、炭化珪素基板上に存在するドリフト層（第２エピ層）の基板表面近傍に、写真製版技術とイオン注入技術により作製されたウェル領域、ソース領域、及び一対のウェル領域に挟まれゲート電極下に存在するＪＦＥＴ領域（電流制御領域）を具備している。
【０００３】
炭化珪素半導体装置、特に縦型高耐圧炭化珪素電界効果型トランジスタの高性能化の一手段として微細化（例えばセルピッチの縮小化）が挙げられるが、ここではＪＦＥＴ長（ゲート電極下の一対のウェル領域間隔）も縮小させることが好ましい。しかし、微細化を進めると元々抵抗の高いＪＦＥＴ領域の抵抗が急増して素子のオン抵抗が増大するので、オン動作時のドレイン電流が減少し性能向上を果たすことができない。従って、本素子を高性能化するためには、オン抵抗を低減することが必要となる。
【０００４】
オン抵抗を低減する手法としては、特許文献１及び２に、ドリフト層を不純物濃度の異なる２層構造にする手法が開示されており、特許文献２に、ＪＦＥＴ領域に電流誘導層を設ける手法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２８６４１５号公報
【特許文献２】特開２００５−５５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高耐圧低損失スイッチング素子においては、ドリフト層のうち外周付近に位置する領域に、電界を緩和するための電界緩和領域（ＪＴＥ領域）を設ける必要がある。しかし、オン抵抗を低減するためにドリフト層の不純物濃度を高めた場合には、ドリフト層の不純物により電界緩和領域の不純物濃度が影響される。従って、電界緩和領域の不純物濃度分布を適切に定めることが困難であるという問題点があった。
【０００７】
本発明は、上記の問題点を解決するためになされたものであり、電界緩和領域の不純物濃度分布を適切に定めつつオン抵抗を低減できる炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の態様に係る炭化珪素半導体装置は、第１導電型不純物を含む炭化珪素からなる基板と、第１濃度の第１導電型不純物を含む炭化珪素からなり前記基板上に配置された第１ドリフト層と、前記第１濃度より高い第２濃度の第１導電型不純物を含む炭化珪素からなり前記第１ドリフト層上に配置される第２ドリフト層と、外周方向に延在した第１ウェル領域と前記外周領域に隣接する端部を除く位置に配置された第２ウェル領域からなる第２導電型不純物のイオン注入によって形成された複数のウェル領域と、前記ウェル領域にイオン注入された第２導電型不純物の濃度は、前記第２ドリフト層に相当する領域内で、前記ウェル領域の表面部分で前記第２濃度よりも低く、表面部分から前記基板側に深くなるに従い増加し、所定の深さ以上では前記第２濃度より高いものである。
【０００９】
本発明の第２の態様に係る炭化珪素半導体装置は、第１導電型不純物を含む炭化珪素からなる基板と、第１濃度の第１導電型不純物を含む炭化珪素からなり前記基板上に配置された第１ドリフト層と、前記第１濃度より高い第２濃度の第１導電型不純物を含む炭化珪素からなり前記第１ドリフト層上に配置される第２ドリフト層と、外周方向に延在した第１ウェル領域と前記外周領域に隣接する端部を除く位置に配置された第２ウェル領域からなる第２導電型不純物のイオン注入によって形成された複数のウェル領域と、前記ウェル領域に注入された第２導電型不純物の濃度は、前記第２ドリフト層に相当する領域内で、前記ウェル領域の表面部分で前記第２濃度より高く、表面部分から前記基板側に深くなるに従い増加し、第２導電型不純物濃度ピークを有するものである。
【００１０】
本発明の第３の態様に係る炭化珪素半導体装置は、第１導電型不純物を含む炭化珪素からなる基板と、第１濃度の第１導電型不純物を含む炭化珪素からなり前記基板上に配置された第１ドリフト層と、前記第１濃度より高い第２濃度の第１導電型不純物を含む炭化珪素からなり前記第１ドリフト層上に配置される第２ドリフト層と、外周方向に延在した第１ウェル領域と前記外周領域に隣接する端部を除く位置に配置された第２ウェル領域からなる第２導電型不純物のイオン注入によって形成された複数のウェル領域と、前記ウェル領域に注入された第２導電型不純物の濃度は、前記第２ドリフト層に相当する領域内で、前記ウェル領域の表面部分で前記第２濃度より高く、表面部分から前記基板側に深くなるに従い低下して、前記第２濃度より低い部位を形成し、さらに深くなるにつれて逆に濃度が増加して、前記第２濃度より高くなる部位を有するものである。
【発明の効果】
【００１１】
本発明によれば、電流制御領域における抵抗を低減することができる。また、第２ドリフト層から影響されることなく適切に電界緩和領域の不純物濃度分布を定めることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図７】実施の形態２に係る半導体装置における深さ方向の不純物濃度の分布を示すグラフである。
【図８】実施の形態２に係る半導体装置における深さ方向の不純物濃度の分布を示すグラフである。
【図９】実施の形態２に係る半導体装置における深さ方向の不純物濃度の分布を示すグラフである。
【図１０】実施の形態２に係る蓄積型の電界効果型トランジスタの構造を示す断面図である。
【図１１】実施の形態２に係る反転型の電界効果型トランジスタの構造を示す断面図である。
【図１２】実施の形態２に係る埋め込み型の電界効果型トランジスタの構造を示す断面図である。
【発明を実施するための形態】
【００１３】
（実施の形態１）
図１は、実施の形態１に係る半導体装置（スイッチング素子としての電界効果型トランジスタ）の構造を示す断面図である。なお、図１においては、基板の外周付近のみが示されており、基板の内周付近は図示を省略している。すなわち、図１においては、左側が基板の外周側に対応しており、右側が基板の内周側に対応している。
【００１４】
図１において、第１導電型不純物を含む炭化珪素からなる基板１の表面の全面には、第１導電型不純物を含む炭化珪素からなる第１ドリフト層２が形成されている。第１ドリフト層２の表面には、外周付近を除いて、第１導電型不純物を含む炭化珪素からなる第２ドリフト層３が全面に形成されている。第２ドリフト層３に含まれる第１導電型不純物の濃度（第２濃度）は、第１ドリフト層２に含まれる第１導電型不純物の濃度（第１濃度）に比較して、より高いものとする。
【００１５】
ウェル領域４ａは、第２ドリフト層３の前記外周付近に隣接する端部と前記外周付近の下方の第１ドリフト層２とに連なるように形成されている（第１ウェル領域）。また、第２ドリフト層３内には、ウェル領域４ａに隣接するようにＪＦＥＴ（Junction Field Effect Transistor）領域１５が形成され、ＪＦＥＴ領域１５に隣接するようにウェル領域４ｂが形成されている（第２ウェル領域）。すなわち、ＪＦＥＴ領域１５は、ウェル領域４ａ，４ｂ間に形成されている。このウェル領域４ａ，４ｂは、第１ドリフト層２および第２ドリフト層３に選択的に所定濃度（第３濃度）の第２導電型不純物を注入することにより形成されている。以下では、ウェル領域４ａ，４ｂを総称して単にウェル領域４とも呼ぶ。なお、ＪＦＥＴ領域１５は、上方に配置されたゲート電極１１によりオン動作時にスイッチング素子を流れるドレイン電流を制御するための電流制御領域として機能し、オフ動作時には空乏化してゲート絶縁膜１３にかかる電界を緩和する機能を有するものである。
【００１６】
第２ドリフト層３表面においては、ＪＦＥＴ領域１５・ウェル領域４ａ，４ｂ境界に、エクステンション領域９が形成されている。エクステンション領域９は、ＪＦＥＴ領域１５およびウェル領域４ａ，４ｂより浅く形成されている。また、エクステンション領域９に含まれる第１導電型不純物の濃度（第４濃度）は、第２ドリフト層３に含まれる第１導電型不純物の濃度（第２濃度）に比較して、より高いものとする。
【００１７】
ＪＦＥＴ領域１５上には、エピタキシャルチャネル領域１０およびゲート絶縁膜１３を介して、ゲート電極１１が形成されている。また、ウェル領域４ｂ内には、第１導電型のソース領域５および第２導電型のウェルコンタクト領域６が形成され、これらの上には、ソース電極１２が形成されている。また、第１ドリフト層２においては、ウェル領域４ａの外側に、ウェル領域４ａに隣接するようにＪＴＥ（Junction Termination Extension）領域（ガードリング領域）８が形成されている。このＪＴＥ領域８は、外周付近における電界を緩和するための電界緩和領域として機能するものである。また、第１ドリフト層２においては、ＪＴＥ領域８から離れ外周に接するように、第１導電型のフィールドストッパー領域７が形成されている。また、基板１の裏面の全面には、ドレイン電極１４が形成されている。
【００１８】
なお、上述したように、図１においては、基板１の内周付近は図示を省略しているが、実際には、基板１の内周へ向かって、図１に示されるようなＪＦＥＴ領域１５とウェル領域４ｂとの組が複数組繰り返して形成されている。すなわち、ウェル領域４ａは外周に最も近い位置のみに形成され、内周側にはウェル領域４ｂが形成される。
【００１９】
また、本発明に係る半導体装置においては、基板１の導電型はｎ型であることが好ましいので、以下では、第１導電型がｎ型であり第２導電型がｐ型である場合を例にとり説明を行うが、これに限らず、第１導電型がｐ型であり第２導電型がｎ型であってもよい。すなわち、第１導電型がｎ型であり第２導電型がｐ型である場合にはｎチャネルの電界効果型トランジスタが構成され、第１導電型がｐ型であり第２導電型がｎ型である場合にはｐチャネルの電界効果型トランジスタが構成される。
【００２０】
以下、図２〜６を用いて、図１の半導体装置の製造方法を説明する。
【００２１】
まず、図２に示されるように、第１導電型不純物を含む炭化珪素からなる基板１上に、エピタキシャル結晶成長法などにより、第１導電型不純物を含む炭化珪素からなる第１ドリフト層２を形成する。第１ドリフト層２においては、厚さは５〜５０μｍであればよく、不純物濃度（第１濃度）は１×１０15〜１×１０18ｃｍ-3であればよい。このように定めることで、数１００Ｖ〜３ｋＶ以上の耐圧を持つ縦型電界効果型トランジスタが実現できる。なお、より好ましくは、厚さは１０〜２０μｍであればよく、不純物濃度は１×１０15〜５×１０16ｃｍ-3であればよい。
【００２２】
基板１においては、面方位やポリタイプはいかなるものでも構わない。また、この基板１には、第１導電型の不純物が１×１０18ｃｍ-3以上ドーピングされていることが好ましい。また、基板１として予め第１ドリフト層２が形成されているものを準備することにより、第１ドリフト層２を形成する工程を省略してもよい。
【００２３】
次に、第１ドリフト層２上に、エピタキシャル結晶成長法などにより、第１導電型不純物を含む炭化珪素からなる第２ドリフト層３を形成する。この第２ドリフト層３の形成は、基板１上への第１ドリフト層２の形成に引き続いて行われることが好ましい。第２ドリフト層３においては、厚さは０．３〜１．０μｍであればよく、不純物濃度（第２濃度）は第１ドリフト層２よりも高ければよい。このように定めることで、作製される電界効果型トランジスタにおけるＪＦＥＴ領域１５の抵抗を低減できる。
【００２４】
なお、第２ドリフト層３においては、第１導電型の不純物が均一に分布していてもよく、あるいは第１ドリフト層２との界面近傍に第１導電型の不純物がより高濃度に分布されていてもよく、あるいは第１導電型の不純物濃度が異なる２層以上の層からなっていてもよい。
【００２５】
次に、図３に示されるように、第２ドリフト層３上において、外周付近の領域を除いて既存の写真製版技術を用いてレジストマスク（図示しない）を選択的に形成した後に、乾式もしくは湿式エッチングなどを行う。これにより、第２ドリフト層３のうち外周付近の領域が除去される。外周付近には、後の工程で、第２導電型のＪＴＥ領域８が形成されるが、第２ドリフト層３を除去しておくことにより、比較的に不純物濃度が高い第２ドリフト層３から影響されることなくＪＴＥ領域８の不純物濃度分布を定めることが可能となる。
【００２６】
なお、炭化珪素からなる基板１に写真製版技術を用いて素子を作製するためには、基板１の所定の位置に写真製版時の位置合わせ用のマーカーを形成する必要があるが、このマーカーはエッチング技術を用いて形成されることが好ましい。すなわち、マーカーの形成と同じ工程で上記の第２ドリフト層３のエッチングを行うことにより、製造工程および製造コストの増加を防ぐことが可能となる。
【００２７】
また、除去されずに残った第２ドリフト層３の端部においては、段差部１６が形成されるが、この段差部１６の形状は、テーパー形状となることが好ましい。すなわち、段差部１６周辺においては、後の工程で第２導電型不純物（イオン）の注入を行うことにより第２ドリフト層３の端部と第２ドリフト層３の端部の下方の第１ドリフト層２とに連なるようにウェル領域４ａが形成されるが、段差部１６をテーパー形状とすることで、段差部１６における第２導電型不純物の深さ方向における分布をなだらかにすることができる。これにより、電界集中による耐圧の低下を防ぐことが可能となる。また、段差部１６をテーパー形状とすることで、後の工程でエピタキシャルチャネル領域１０やゲート電極１１を形成するときに、段差部１６周辺にサイドウォールが形成される可能性を低くすることができる。これにより、素子の誤動作を低減することが可能となる。
【００２８】
次に、図４に示されるように、第１ドリフト層２および第２ドリフト層３上に、既存の写真製版技術を用いてレジストマスク２０を選択的に形成する。このレジストマスク２０は、ウェル領域４ａ，４ｂとなるべき領域上には形成されないものとする。そして、レジストマスク２０上方から第２導電型不純物（イオン）を注入することにより、第１ドリフト層２および第２ドリフト層３内において、選択的にウェル領域４ａ，４ｂを形成する。これにより、ウェル領域４間の第２ドリフト層３にＪＦＥＴ領域１５が配設される。
【００２９】
このイオン注入は、ウェル領域４ａが第２ドリフト層３を貫通し且つ第１ドリフト層２を貫通しないような深さ（例えば０．４〜１．５μｍ）になるように行われる。また、ウェル領域４ａ，４ｂに注入される第２導電型の不純物濃度（第３濃度）は、第２ドリフト層３における第１導電型の不純物濃度より高く（例えば１×１０17〜１×１０19ｃｍ-3）定められる。また、ウェル領域４ａは、段差部１６より外側へ延びて配置されることが好ましい。
【００３０】
次に、図５に示されるように、レジストマスク２０を除去しない状態で、基板１鉛直方向に対して所定の角度傾けた方向から第１導電型不純物（例えば、窒素イオンやリンイオン）を注入することにより、第１ドリフト層２および第２ドリフト層３内において、選択的にエクステンション領域９を形成する。ウェル領域４の形成に用いられたレジストマスク２０をそのまま用いるセルフアラインの手法を用いることで、ウェル領域４に関して対称性に優れたエクステンション領域９を形成できる。従って、素子の抵抗ばらつきを抑えるとともに、新たな写真製版工程の追加を不要とし製造コストの増加を防ぐことが可能となる。なお、エクステンション領域９は、セルフアラインの手法を用いることなく、既存の写真製版技術を用いて形成されてもよい。
【００３１】
このエクステンション領域９は、縦方向において、ＪＦＥＴ領域１５およびウェル領域４ａ，４ｂを貫通しないような深さに（すなわちＪＦＥＴ領域１５およびウェル領域４ａ，４ｂより浅く）形成されるとともに、横方向において、ＪＦＥＴ領域１５を介して隣り合うエクステンション領域９同士が接さないような幅に形成される。すなわち、エクステンション領域９が第２ドリフト層３を貫通し第１ドリフト層２に接するとトランジスタのオフリーク電流の増加や耐圧の減少をもたらす可能性があり、隣り合うエクステンション領域９同士が接するとゲート絶縁膜１３に高電界がかかりやすくトランジスタの耐圧低下やゲート絶縁膜１３の信頼性低下をもたらす可能性があるが、エクステンション領域９を上記のような深さおよび幅を有するように形成することにより、このような信頼性の低下を防止することが可能となる。
【００３２】
また、エクステンション領域９に注入される第１導電型不純物の濃度（第４濃度）は、第２ドリフト層３に注入される第１導電型不純物の濃度より高く且つウェル領域４ａ，４ｂにおける第２導電型不純物の濃度（第３濃度）より高くならない（例えば５×１０16〜９×１０18ｃｍ-3）ように定められる。このように不純物濃度を定めることにより、ＪＦＥＴ領域１５における抵抗を低減することが可能となる。
【００３３】
次に、図６に示されるように、既存の写真製版技術およびイオン注入技術を用いて、第１導電型のソース領域５、第２導電型のウェルコンタクト領域６、第２導電型のＪＴＥ領域８、および第１導電型のフィールドストッパー領域７を形成する。ＪＴＥ領域８は、第１ドリフト層２のうち、上方において第２ドリフト層３が除去された、ウェル領域４ａの外側の領域において、ウェル領域４ａに隣接するように形成される。また、フィールドストッパー領域７は、第１ドリフト層２のうち、上方において第２ドリフト層３が除去された、ウェル領域４ａの外側の領域において、ＪＴＥ領域８から離れ外周に接するように形成される。
【００３４】
また、ソース領域５は、ウェル領域４ｂを貫通しないような深さ（例えば１０ｎｍ〜０．５μｍ）に形成される。また、ソース領域５における第１導電型不純物の濃度は、ウェル領域４ａ，４ｂにおける第２導電型不純物の濃度より高く（例えば１×１０18〜１×１０21ｃｍ-3）定められる。
【００３５】
次に、基板１に、洗浄を施した後に、熱処理装置によって例えば１４００〜１８００℃の高温で例えば３０秒〜１時間程度熱処理を施すことで、注入イオンを電気的に活性化させる。以降は、既存の手法を用いて、エピタキシャルチャネル領域１０の形成、ゲート絶縁膜１３の形成、ゲート電極１１の形成、層間絶縁膜の堆積、ソース電極１２の形成、ドレイン電極１４の形成、および保護膜の形成等を順次行う。これにより、図１に示されるような半導体装置が完成する。
【００３６】
なお、図１に示されるように、エピタキシャルチャネル領域１０は、ウェル領域４ｂおよびソース領域５の一部や、エクステンション領域９、ＪＦＥＴ領域１５の上に１０〜１０００ｎｍ程度の厚さで形成されるが、あるいは、このエピタキシャルチャネル領域１０は、省略されてもよい。
【００３７】
このように、本実施の形態に係る半導体装置およびその製造方法では、第１ドリフト層２上に第１ドリフト層２より不純物濃度が高い第２ドリフト層３を形成し、この第２ドリフト層３にＪＦＥＴ領域１５を設けている。従って、ＪＦＥＴ領域１５における抵抗を低減することができる。
【００３８】
また、第２ドリフト層３のうち外周付近の領域が除去されるので、第２ドリフト層３から影響されることなく適切にＪＴＥ領域８の不純物濃度分布を定めることができる。
【００３９】
また、ＪＦＥＴ領域１５に隣接するように第２ドリフト層３より不純物濃度が高いエクステンション領域９を形成するので、ＪＦＥＴ領域１５における抵抗をさらに低減することができる。
【００４０】
（実施の形態２）
実施の形態１に係る半導体装置においては、ウェル領域４は、第２ドリフト層３より高い第３濃度の第２導電型不純物を注入することにより形成されるが、ウェル領域４および第２ドリフト層３の不純物濃度の分布を深さに応じて変化させることにより、電界効果型トランジスタの種類を変化させることが可能となる。
【００４１】
図７〜９は、図１の半導体装置におけるウェル領域４ｂの深さ方向の不純物濃度の分布を示すグラフである。ウェル領域４ｂにおいては、ソース領域５およびウェルコンタクト領域６が配置されていない領域（すなわちソース領域５・エクステンション領域９間に介在する領域）の表面付近にチャネル領域が形成され、このチャネル領域の特性に応じて電界効果型トランジスタの種類が変化する。図７は蓄積型の電界効果型トランジスタに対応しており、図８は反転型の電界効果型トランジスタに対応しており、図９は埋め込み型の電界効果型トランジスタに対応している。
【００４２】
また、図１０〜１２は、それぞれ、図７〜９に対応させて図１を拡大した断面図であり、蓄積型の電界効果型トランジスタ３１、反転型の電界効果型トランジスタ３２、および埋め込み型の電界効果型トランジスタ３３の構造を示している。図１０〜１２には、それぞれ、図１の半導体装置においてソース領域５とエクステンション領域９との間のウェル領域４ｂに形成される、蓄積型のチャネル領域４１、反転型のチャネル領域４２、および埋め込み型のチャネル領域４３が示されている。
【００４３】
図７〜９においては、横軸が、ウェル領域４ｂの深さ（ウェル領域４ｂ表面を基準とする）を表し、縦軸が、不純物濃度を表している。また、第１ドリフト層２および第２ドリフト層３における第１導電型不純物の濃度が実線で、ウェル領域４を形成するときに注入される第２導電型不純物の濃度が太線で示されている。すなわち、ウェル領域４ｂの導電型は、これらの差により定められる。
【００４４】
なお、実線においては、第１ドリフト層２の不純物濃度および第２ドリフト層３の不純物濃度が深さに依らず均一であり界面において不連続に変化する場合が示されているが、これに限らず、例えば、第２ドリフト層３の不純物濃度は、一点鎖線または二点鎖線で示されるように、深さに応じて変化してもよい。すなわち、第２ドリフト層３の不純物濃度は、一点鎖線で示されるように、深くなるほど低くなり界面で第１ドリフト層２の不純物濃度に連続的に一致してもよく、あるいは、二点鎖線で示されるように、深くなるほど高くなり界面で不連続に変化してもよい。
【００４５】
また、図７〜９のいずれにおいても、第１ドリフト層２と第２ドリフト層３との界面に相当する深さでは、ウェル領域４に注入される不純物の濃度は第１ドリフト層２および第２ドリフト層３の不純物の濃度より高い。
【００４６】
図７においては、ウェル領域４ｂに注入される不純物の濃度はウェル領域４ｂ表面では第２ドリフト層３の不純物の濃度より低いので、チャネル領域４１は第１導電型を示すことになる。
【００４７】
図８，９においては、ウェル領域４ｂに注入される不純物の濃度はウェル領域４ｂ表面では第２ドリフト層３の不純物の濃度より高いので、チャネル領域４２，４３は第２導電型を示すことになる。このようなウェル領域４ｂの不純物濃度は、例えば１×１０15〜１×１０17ｃｍ-3であればよい。図８では、第２ドリフト層３の不純物の濃度は全ての深さでウェル領域４に注入される不純物の濃度より低いので、全ての深さで第２導電型となる。一方、図９では、第２ドリフト層３の不純物の濃度がウェル領域４に注入される不純物の濃度より高くなる深さが存在するので、部分的に第１導電型となる。
【００４８】
図１０の電界効果型トランジスタ３１は、第２ドリフト層３内のウェル領域４ｂ表面近傍に、蓄積型のチャネル領域４１を有している。ウェル領域４ｂに注入される不純物の濃度はウェル領域４ｂ表面では第２ドリフト層３の不純物の濃度より低いので、チャネル領域４１は第１導電型となる。
【００４９】
図１１の電界効果型トランジスタ３２は、第２ドリフト層３内のウェル領域４ｂ表面近傍に、反転型のチャネル領域４２を有している。ウェル領域４ｂに注入される不純物の濃度はウェル領域４ｂ表面では第２ドリフト層３の不純物の濃度より高いので、チャネル領域４２は第２導電型となる。
【００５０】
図１２の電界効果型トランジスタ３３は、第２ドリフト層３内のウェル領域４ｂ表面近傍に領域４４を、領域４４の下に埋め込み型のチャネル領域４３を、それぞれ有している。ウェル領域４ｂに注入される不純物の濃度はウェル領域４ｂ表面では第２ドリフト層３の不純物の濃度より高く表面からやや深くなると第２ドリフト層３の不純物の濃度より低いので、領域４４は第２導電型となりチャネル領域４３は第１導電型となる。
【００５１】
このように、本実施の形態に係る半導体装置およびその製造方法では、ウェル領域４ｂおよび第２ドリフト層３の不純物濃度の分布を深さに応じて変化させることにより、チャネル構造（トランジスタ構造）を変化させ閾値やオン抵抗を変化させている。従って、用途に応じたさまざまな電界効果型トランジスタを、工程を特に追加することなく容易に製造することが可能となる。
【００５２】
また、図１０の電界効果型トランジスタ３１および図１２の電界効果型トランジスタ３２は、ウェル領域４ｂ表面付近で導電型が反転するので、チャネル移動度を向上させオン抵抗をより低減することができる。
【００５３】
また、図１０の電界効果型トランジスタ３１は、ウェル領域４ｂ表面付近で第１導電型を示すので、閾値電圧を低減することができる。
【００５４】
この発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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