(57)【要約】【課題】Ｎチャネル絶縁ゲート型電界効果トランジスタのシリコンのチャネル領域に引張応力を効果的に印加することを可能とし、また寄生トランジスタの移動度を高めることを可能にする。【解決手段】シリコン基板１１と、前記シリコン基板１１に区画された素子形成部１２と、前記素子形成部１２に形成されたＮチャネル絶縁ゲート型電界効果トランジスタ２０と、前記シリコン基板１１に形成されていて前記素子形成部１２の側部を囲む溝部１３と、前記溝部１３内に絶縁材料が埋め込まれて形成された素子分離部１４と、少なくとも前記Ｎチャネル絶縁ゲート型電界効果トランジスタ２０のチャネル長Ｌ方向と平行な前記溝部１３の側面に形成されたシリコンゲルマニウムエピタキシャル成長層１５を有する。【選択図】図１
2010010403.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板に区画された素子形成部と、
前記素子形成部に形成されたＮチャネル絶縁ゲート型電界効果トランジスタと、
前記シリコン基板に形成されていて前記素子形成部の側部を囲む溝部と、
前記溝部内に絶縁材料が埋め込まれて形成された素子分離部と、
少なくとも前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な前記溝部の側面に形成されたシリコンゲルマニウムエピタキシャル成長層を有する
半導体装置。
【請求項２】
前記シリコンゲルマニウムエピタキシャル成長層は、前記溝部の内面に形成されている
請求項１記載の半導体装置。
【請求項３】
前記シリコンゲルマニウムエピタキシャル成長層は、前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な前記溝部の第１側面にのみ形成されている
請求項１記載の半導体装置。
【請求項４】
前記シリコンゲルマニウムエピタキシャル成長層は、前記溝部の内面に形成されていて、
前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な前記溝部の第１側面に形成された前記シリコンゲルマニウムエピタキシャル成長層は、前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向に対して直角な方向と平行な前記溝部の第２側面に形成された前記シリコンゲルマニウムエピタキシャル成長層よりも厚く形成されている
請求項１記載の半導体装置。
【請求項５】
前記シリコンゲルマニウムエピタキシャル成長層は、前記溝部の内面に形成されていて、
前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な前記溝部の第１側面は前記シリコン基板の表面に対して垂直面に形成され、
前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向に対して直角な方向と平行な前記溝部の第２側面は前記シリコン基板の表面に対して傾斜面に形成され、
前記第１側面に形成された前記シリコンゲルマニウムエピタキシャル成長層は前記第２側面に形成された前記シリコンゲルマニウムエピタキシャル成長層よりも厚く形成されている
請求項１記載の半導体装置。
【請求項６】
前記シリコンゲルマニウムエピタキシャル成長層は、前記溝部の内面に形成されていて、
前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な前記溝部の第１側面は面が｛１００｝面に形成され、
前記第１側面に形成された前記シリコンゲルマニウムエピタキシャル成長層は、前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向に対して直角な方向と平行な前記溝部の第２側面に形成された前記シリコンゲルマニウムエピタキシャル成長層よりも厚く形成されている
請求項１記載の半導体装置。
【請求項７】
前記シリコンゲルマニウムエピタキシャル成長層は、前記溝部の内面に形成されていて、
前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な前記溝部の第１側面は面が｛１００｝面より高次である面に形成され、
前記第１側面に形成された前記シリコンゲルマニウムエピタキシャル成長層は、前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向に対して直角な方向と平行な前記溝部の第２側面に形成された前記シリコンゲルマニウムエピタキシャル成長層よりも厚く形成されている
請求項１記載の半導体装置。
【請求項８】
シリコン基板のＮチャネル絶縁ゲート型電界効果トランジスタが形成される素子形成部を被覆するマスク膜を形成する工程と、
前記マスク膜から露出された前記シリコン基板に前記素子形成部の側部を囲む溝部を形成する工程と、
エピタキシャル成長法によって、少なくとも前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な前記溝部の側面にシリコンゲルマニウムエピタキシャル成長層を形成する工程と、
前記溝部内に絶縁材料を埋め込んで素子分離部を形成する工程と、
前記素子形成部にＮチャネル絶縁ゲート型電界効果トランジスタを形成する工程を有する
半導体装置の製造方法。
【請求項９】
前記シリコンゲルマニウムエピタキシャル成長層は前記溝部の内面に形成される
請求項８記載の半導体装置の製造方法。
【請求項１０】
前記溝部を形成した後で、前記シリコンゲルマニウムエピタキシャル成長層を形成する前に、
前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向に対して直角な方向と平行な前記溝部の第２側面を被覆する側壁マスク膜を形成する工程を有し、
前記シリコンゲルマニウムエピタキシャル成長層を形成する工程で、前記シリコンゲルマニウムエピタキシャル成長層は前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な前記溝部の第１側面に形成される
請求項８記載の半導体装置の製造方法。
【請求項１１】
前記溝部は、
前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な前記溝部の第１の幅が、前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向に対して直角な方向と平行な前記溝部の第２の幅よりも広く形成され、
前記シリコンゲルマニウムエピタキシャル成長層は前記溝部の内面に形成され、
前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な前記溝部の第１側面に形成された前記シリコンゲルマニウムエピタキシャル成長層は、前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向に対して直角な方向と平行な前記溝部の第２側面に形成された前記シリコンゲルマニウムエピタキシャル成長層よりも厚く形成される
請求項８記載の半導体装置の製造方法。
【請求項１２】
前記溝部は、
前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な前記溝部の第１側面が前記シリコン基板の表面に対して垂直面に形成され、
前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向に対して直角な方向と平行な前記溝部の第２側面が前記シリコン基板の表面に対して傾斜面に形成され、
前記シリコンゲルマニウムエピタキシャル成長層は、前記溝部の内面に形成され、
前記第１側面に形成された前記シリコンゲルマニウムエピタキシャル成長層は前記第２側面に形成された前記シリコンゲルマニウムエピタキシャル成長層よりも厚く形成される
請求項８記載の半導体装置の製造方法。
【請求項１３】
前記溝部は、
前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な前記溝部の第１側面が｛１００｝面に形成され、
前記シリコンゲルマニウムエピタキシャル成長層は、前記溝部の内面に形成され、
前記第１側面に形成された前記シリコンゲルマニウムエピタキシャル成長層は、前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向に対して直角な方向と平行な前記溝部の第２側面に形成された前記シリコンゲルマニウムエピタキシャル成長層よりも厚く形成される
請求項８記載の半導体装置の製造方法。
【請求項１４】
前記溝部は、
前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な前記溝部の第１側面が｛１００｝面より高次である面に形成され、
前記シリコンゲルマニウムエピタキシャル成長層は、前記溝部の内面に形成され、
前記第１側面に形成された前記シリコンゲルマニウムエピタキシャル成長層は、前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向に対して直角な方向と平行な前記溝部の第２側面に形成された前記シリコンゲルマニウムエピタキシャル成長層よりも厚く形成される
請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
４５ｎｍノードプロセス以降の世代の半導体装置では、従来の単純なスケーリング則による性能向上が見込めなくなってきている。
そこで、移動度を向上させる技術として、チャネル部分にストレスを印加して、移動度を高める技術が近年よく用いられている。
【０００３】
ＮＭＯＳトランジスタでは、ソースとドレインを結ぶチャネル長方向に引張応力を印加することにより移動度が増すことがよく知られている。
一つの例としては、図１９に示すように、引張応力を増すストレスライナー膜１１１でＮＭＯＳＦＥＴ１１２の上を被覆することにより、また圧縮応力を増すストレスライナー膜１１３でＰＭＯＳＦＥＴ１１４の上を被覆することにより、それぞれのトランジスタの移動度を向上させている（例えば、非特許文献１参照。）。
【０００４】
しかしながら、ストレスライナー膜は、様々な技術と組み合わせて用いることが多く、現状では、ストレスライナー膜による応力のみでは、移動度を高めるブースト技術として不十分である。
【０００５】
さらにストレスを印加するために、図２０に示すように、ＮＭＯＳＦＥＴ２１１のソース／ドレイン領域となる拡散層２１２、２１３にシリコン（Ｓｉ）より格子状数の小さい炭化シリコン（ＳｉＣ）のエピタキシャル層を用いている。この炭化シリコンエピタキシャル層によって、チャネル領域２１４に引張応力を印加する方法が開示されている（例えば、非特許文献２参照。）。
なお、図２０は、（１）図の（２）図中のＤ−Ｄ’線断面図を示し、（２）図に平面図を示した。
【０００６】
しかしながら、炭化シリコン（ＳｉＣ）膜による引張応力は、膜中の炭素（Ｃ）の微妙な濃度調節で変化するので、エピタキシャル成長の条件設定が大変難しい。
【０００７】
また、応力を用いるのではなくチャネルの材料そのものを変更することにより移動度を向上させることができる。例えば、図２１に示すように、ＮＭＯＳトランジスタ３１１のチャネル領域３１２がシリコンゲルマニウム（以下、シリコンゲルマニウムはＳｉＧｅと記す）で形成されている。チャネル領域３１２にＳｉＧｅを用いることで、チャネル領域３１２がシリコン（Ｓｉ）で形成されていたものと比べて、移動度が高くなることが知られている（例えば、非特許文献３参照。）。
【０００８】
しかしながら、ＳｉＧｅをチャネルとして用いた場合、チャネルの表面を平坦にするのが難しい。これは、ＳｉＧｅをエピタキシャル成長で形成するため、これまで用いられてきたＭＯＳＦＥＴのシリコン（Ｓｉ）チャネルと比べて平坦性が悪くなるためである。
また、チャネルをＳｉＧｅで形成した場合、ゲート酸化膜の形成がシリコンチャネルとは異なる。ＳｉＧｅチャネルを現状のプロセスに適用しようとすると、既存のプロセスに対して大きな変更を加える必要がある。できれば、移動度を高めるブースト技術としては、現状あるプロセスに対して最小限のコストで導入できる技術が望まれる。
【０００９】
また、図２２に示すように、シリコン基板４１１の上層部に形成されたトレンチ４１２内に分離絶縁膜４１３を形成して、この分離絶縁膜４１３によりシリコン基板４１１の上層部をＭＯＳＦＥＴ形成領域として規定する。そしてトレンチ４１２の側壁に沿ってＳｉＧｅ層４１４をイオン注入により薄く形成し、このＳｉＧｅ層４１４内（トレンチ４１２内側）にホウ素（Ｂ）含有ＳｉＧｅ層４１５をイオン注入により形成する。これによって、逆狭チャネル効果を効果的に抑制することが可能なＳＴＩ（Shallow Trench Isolation）構造の半導体装置であることが開示されている（例えば、特許文献１参照。）。
【００１０】
しかしながら、ＳｉＧｅ層がイオン注入で形成されたものであるため、ＭＯＳＦＥＴ形成領域には、ＳｉＧｅ層によるストレスがかかりにくい。そもそも、上記ＳｉＧｅ層は、ＭＯＳＦＥＴ形成領域に形成されるチャネルへのストレス印加を目的としたものではないため、ＳｉＧｅ層にストレスを持たせる意図はない。
【００１１】
また、図２３に示すように、ｐ型シリコン基板５１１上にＳｉＧｅバッファー層５１２が形成され、そのＳｉＧｅバッファー層５１２に活性領域５１８を画定する素子分離溝５１６が表面に形成されている。ＳｉＧｅバッファー層５１２上にはＳｉＧｅ再成長バッファー層５２０が形成されている。上記素子分離溝５１６の側壁および上記活性領域５１８の上記ＳｉＧｅ再成長バッファー層５２０には、歪みシリコンチャネル層５２２が形成されている。さらに、上記素子分離溝５１６の側壁の歪みシリコンチャネル層５２２上には窒化シリコン膜５２４が形成され、上記素子分離溝５１６には素子分離絶縁膜５２６が埋め込まれている。
このような構成のＭＯＳＦＥＴでは、歪みシリコンチャネル層５２２に圧縮もしくは引張歪みが加えられ、活性領域端部におけるリーク電流パスの形成を抑制し、低消費電力で高速動作が可能であるとしている（例えば、特許文献２参照。）。
【００１２】
しかしながら、上記ＭＯＳＦＥＴのチャネル層はＳｉＧｅを用いており、シリコンチャネルへストレスを印加する構成ではない。またＳｉＧｅをチャネルとして用いた場合、チャネルの表面を平坦にするのが難しい。これは、ＳｉＧｅをエピタキシャル成長で形成するため、これまで用いられてきたＭＯＳＦＥＴのシリコン（Ｓｉ）チャネルと比べて平坦性が悪くなるためである。
また、チャネルをシリコンゲルマニウムで形成した場合、ゲート酸化膜の形成がシリコンチャネルとは異なる。シリコンゲルマニウムチャネルを現状のプロセスに適用しようとすると、既存のプロセスに対して大きな変更を加える必要がある。できれば、移動度を高めるブースト技術としては、現状あるプロセスに対して最小限のコストで導入できる技術が望まれる。
【００１３】
【特許文献１】特開２００４-３２７４９３号公報
【特許文献２】特開２００４-７９８７４号公報
【非特許文献１】E. Leobandung et al.著  「High Performance 65nm SOI Technology with Dual Stress Liner and low capacitance SRAM cell」2005 Symposium on VLSI Technology Digest of Technical Papers 8A-1  ２００５年
【非特許文献２】Kah-Wee Ang et al.著  「50 nm Silicon-On-Insulator N-MOSFET Featuring Multiple Stressors: Silicon-Carbon Source/Drain Regions and Tensile Stress Silicon Nitride Liner」2006 Symposium on VLSI Technology Digest of Technical Papers  ２００６年
【非特許文献３】P.W.Liu et al.著  「SiGe Channel CMOSFETs Fabricated on (110) Surfaces with TaC/HfO2 Gate Stacks」２００７  ＩＥＥＥ（Institute of Electrical and Electronics Engineers）  ２００７年
【発明の開示】
【発明が解決しようとする課題】
【００１４】
解決しようとする問題点は、Ｎチャネル絶縁ゲート型電界効果トランジスタのシリコンのチャネル領域に引張応力を効果的に印加することが困難な点である。
【００１５】
本発明は、Ｎチャネル絶縁ゲート型電界効果トランジスタのシリコンのチャネル領域に引張応力を効果的に印加することを可能にする。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、シリコン基板と、前記シリコン基板に区画された素子形成部と、前記素子形成部に形成されたＮチャネル絶縁ゲート型電界効果トランジスタと、前記シリコン基板に形成されていて前記素子形成部の側部を囲む溝部と、前記溝部内に絶縁材料が埋め込まれて形成された素子分離部と、少なくとも前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な前記溝部の側面に形成されたシリコンゲルマニウムエピタキシャル成長層を有する。
【００１７】
本発明の半導体装置では、シリコン基板からなる素子形成部の側部を囲む溝部の、少なくともＮチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な側面に、シリコンゲルマニウムエピタキシャル成長層が形成されている。シリコンゲルマニウムエピタキシャル成長層はシリコン（Ｓｉ）より格子状数が大きく、このシリコンゲルマニウムエピタキシャル成長層によって素子形成部には引張応力が印加される。
またシリコンゲルマニウムエピタキシャル成長層は、素子形成部に形成されるＮチャネル絶縁ゲート型電界効果トランジスタの大部分のシリコンチャネル部にストレスを与えるだけでなく、それ自身が移動度の高いチャネルとしての役割も果たす。
したがって、素子分離部と接する部分は寄生トランジスタとして、Ｎチャネル絶縁ゲート型電界効果トランジスタの特性を劣化させるが、シリコンゲルマニウムエピタキシャル成長層を形成したことによって、劣化していた寄生トランジスタ部分の移動度が高められる。このため、Ｎチャネル絶縁ゲート型電界効果トランジスタの特性劣化が抑制される。
また、Ｎチャネル絶縁ゲート型電界効果トランジスタが微細化していくにつれ、ゲート幅はより小さくなっていき、上記シリコンゲルマニウムエピタキシャル成長層によるストレスはより効く方向になる。
【００１８】
本発明の半導体装置の製造方法は、シリコン基板のＮチャネル絶縁ゲート型電界効果トランジスタが形成される素子形成部を被覆するマスク膜を形成する工程と、前記マスク膜から露出された前記シリコン基板に前記素子形成部の側部を囲む溝部を形成する工程と、エピタキシャル成長法によって、少なくとも前記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な前記溝部の側面にシリコンゲルマニウムエピタキシャル成長層を形成する工程と、前記溝部内に絶縁材料を埋め込んで素子分離部を形成する工程と、前記素子形成部にＮチャネル絶縁ゲート型電界効果トランジスタを形成する工程を有する。
【００１９】
本発明の半導体装置の製造方法では、シリコン基板からなる素子形成部の側部を囲む溝部の、少なくともＮチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な側面に、シリコンゲルマニウムエピタキシャル成長層を形成する。シリコンゲルマニウムエピタキシャル成長層はシリコン（Ｓｉ）より格子状数が大きく、このシリコンゲルマニウムエピタキシャル成長層によって素子形成部には引張応力が印加される。
またシリコンゲルマニウムエピタキシャル成長層は、素子形成部に形成されるＮチャネル絶縁ゲート型電界効果トランジスタの大部分のシリコンチャネル部にストレスを与えるだけでなく、それ自身が移動度の高いチャネルとしての役割も果たす。
したがって、素子分離部と接する部分は寄生トランジスタとして、Ｎチャネル絶縁ゲート型電界効果トランジスタの特性を劣化させるが、シリコンゲルマニウムエピタキシャル成長層を形成したことによって、劣化していた寄生トランジスタ部分の移動度が高められる。このため、Ｎチャネル絶縁ゲート型電界効果トランジスタの特性劣化が抑制される。
また、Ｎチャネル絶縁ゲート型電界効果トランジスタが微細化していくにつれ、ゲート幅はより小さくなっていき、上記シリコンゲルマニウムエピタキシャル成長層によるストレスはより効く方向になる。
また、上記シリコンゲルマニウムエピタキシャル成長層は、ゲート端部の一部に形成されるものであるため、素子形成部の大部分は、表面が平坦なシリコン基板となっているので既存のプロセスによくマッチする。
【発明の効果】
【００２０】
本発明の半導体装置は、Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネルに、シリコンゲルマニウムエピタキシャル成長層のストレスが直接的に印加されるので、チャネルに効果的に引張応力が印加される。これによって、このトランジスタの移動度を向上させ、オン電流を増加させることができるので、トランジスタ性能を高めることができるという利点がある。
【００２１】
本発明の半導体装置の製造方法は、Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネルに、シリコンゲルマニウムエピタキシャル成長層を形成することよって、チャネルに効果的に引張応力が印加されるようになる。これによって、このトランジスタの移動度を向上させ、オン電流を増加させることができるので、トランジスタ性能を高めることができるという利点がある。
【発明を実施するための最良の形態】
【００２２】
本発明の半導体装置に係る一実施の形態（第１実施例）を、図１の概略構成断面図および平面図によって説明する。なお、図１（１）には断面図を示し、図１（２）には平面図を示した。図（１）の断面図は図（２）のＡ−Ａ’線断面である。
【００２３】
図１（１）、（２）に示すように、シリコン基板１１には、素子形成部１２を区画する溝部１３が形成され、その溝部１３の内部を絶縁材料で埋め込んで形成された素子分離部１４が設けられている。
上記素子形成部１２には、Ｎチャネル絶縁ゲート型電界効果トランジスタ（以下、トランジスタと記す）２０が形成されている。このトランジスタ２０は、シリコン基板１１からなる素子形成部１２上に、ゲート絶縁膜２１を介してゲート電極２２が形成されている。このゲート電極２２は、素子形成部１２から素子分離部１４上に延長されて形成されている。また、ゲート電極２２の両側の上記素子形成部１２には、ソース・ドレイン領域２３、２４が形成されている。
そして、少なくとも上記トランジスタ２０のチャネル長Ｌ方向と平行な上記溝部１３の側面１３Ｓ（第１側面１３ＳＡ）にはシリコンゲルマニウムエピタキシャル成長層（以下、ＳｉＧｅエピ層と記す）１５が形成されている。図面では、溝部１３の内面にＳｉＧｅエピ層１５が形成されている構成を示した。したがって、上記トランジスタ２０のチャネル長方向に対して直角な方向と平行な上記溝部１３の側面１３Ｓ（第２側面１３ＳＢ）にも形成されている。
【００２４】
上記構成の半導体装置１では、シリコン基板１１からなる素子形成部１２の側部を囲む溝部１３の、トランジスタ２０のチャネル長方向と平行な側面１３Ｓ（特に第１側面１３ＳＡ）に、ＳｉＧｅエピ層１５が形成されている。ＳｉＧｅエピ層１５はシリコン（Ｓｉ）より格子状数が大きく、このＳｉＧｅエピ層１５によって素子形成部１２には引張応力が印加される。
【００２５】
またＳｉＧｅエピ層１５は、素子形成部１２に形成されるトランジスタ２０の大部分のシリコンチャネル部にストレスを与えるだけでなく、それ自身が移動度の高いチャネルとしての役割も果たす。
したがって、図２に示すように、上記ゲート電極２２下部の素子分離部１４と接する素子形成部１２の部分（図面で２点鎖線で示す部分）は寄生トランジスタ２０Ｐとして、トランジスタ２０の特性を劣化させる。しかし、上記実施例では、劣化していた寄生トランジスタ２０ＰのチャネルがＳｉＧｅエピ層１５に形成されることになるので、寄生トランジスタ２０Ｐの移動度が高められる。このため、トランジスタ２０の特性劣化が抑制される。
また、トランジスタ２０が微細化していくにつれ、ゲート幅はより小さくなっていき、上記ＳｉＧｅエピ層１５によるストレスはより効く方向になる。
【００２６】
なお、図２では、ＳｉＧｅエピ層１５を溝部１３の第１側面１３ＳＡに形成した構成を示したが、前記図１に示したように、溝部１３の内面全体にＳｉＧｅエピ層１５が形成されていても、寄生トランジスタ２０Ｐの特性改善効果は同様に得られる。
【００２７】
次に、本発明の半導体装置に係る一実施の形態（第２実施例）を、図３の概略構成断面図および平面図によって説明する。なお、図３（１）には断面図を示し、図３（２）には平面図を示した。図（１）の断面図は図（２）のＡ−Ａ’線断面である。
【００２８】
図３に示すように、シリコン基板１１には、素子形成部１２を区画する溝部１３が形成され、その溝部１３の内部を絶縁材料で埋め込んで形成された素子分離部１４が設けられている。
上記素子形成部１２には、Ｎチャネル絶縁ゲート型電界効果トランジスタ（以下、トランジスタと記す）２０が形成されている。このトランジスタ２０は、シリコン基板１１からなる素子形成部１２上に、ゲート絶縁膜２１を介してゲート電極２２が形成されている。このゲート電極２２は、素子形成部１２から素子分離部１４上に延長されて形成されている。また、ゲート電極２２の両側の上記素子形成部１２には、ソース・ドレイン領域２３、２４が形成されている。
そして、上記トランジスタ２０のチャネル長Ｌ方向と平行な上記溝部１３の側面１３Ｓ（第１側面１３ＳＡ）にはＳｉＧｅエピ層１５が形成されている。
【００２９】
上記構成の半導体装置２では、シリコン基板１１からなる素子形成部１２の側部を囲む溝部１３の、トランジスタ２０のチャネル長方向と平行な第１側面１３ＳＡに、ＳｉＧｅエピ層１５が形成されている。
ＳｉＧｅエピ層１５はシリコン（Ｓｉ）より格子状数が大きく、このＳｉＧｅエピ層１５によって素子形成部１２には引張応力が印加される。
また、上記ＳｉＧｅエピ層１５は第１側面１３ＳＡに形成され、上記トランジスタ２０のチャネル長方向に対して直角な方向と平行な上記溝部１３の側面１３Ｓ（第２側面１３ＳＢ）には形成されていない。もし、第２側面１３ＳＢにＳｉＧｅエピ層１５が形成された場合には、上記第１側面１３ＳＡに形成されたＳｉＧｅエピ層１５の引張応力を弱める方向に、素子形成部１２に圧縮応力を与えることになる。ただし、その圧縮応力は、上記引張応力よりも小さいので、上記引張応力が打ち消されることはない。
したがって、上記構成の半導体装置２では、より効率的にＳｉＧｅエピ層１５によって素子形成部１２には引張応力が印加される。
【００３０】
またＳｉＧｅエピ層１５は、素子形成部１２に形成されるトランジスタ２０の大部分のシリコンチャネル部にストレスを与えるだけでなく、それ自身が移動度の高いチャネルとしての役割も果たす。
したがって、前記図２を参照して説明したように、上記ゲート電極２２下部の素子分離部１４と接する素子形成部１２の部分（図面で２点鎖線で示す部分）は寄生トランジスタ２０Ｐとして、トランジスタ２０の特性を劣化させる。しかし、上記実施例では、劣化していた寄生トランジスタ２０ＰのチャネルがＳｉＧｅエピ層１５に形成されることになるので、寄生トランジスタ２０Ｐの移動度が高められる。このため、トランジスタ２０の特性劣化が抑制される。
また、トランジスタ２０が微細化していくにつれ、ゲート幅はより小さくなっていき、上記ＳｉＧｅエピ層１５によるストレスはより効く方向になる。
【００３１】
次に、本発明の半導体装置に係る一実施の形態（第３実施例）を、図４の概略構成断面図および平面図によって説明する。なお、図４（１）、（３）、（４）には断面図を示し、図４（２）には平面図を示した。図（１）の断面図は図（２）のＡ−Ａ’線断面である。また、図（３）の断面図は図（２）のＢ−Ｂ’線断面であり、図（４）の断面図は図（２）のＣ−Ｃ’線断面である。
【００３２】
図４（１）、（２）に示すように、シリコン基板１１には、素子形成部１２を区画する溝部１３が形成され、その溝部１３の内部を絶縁材料で埋め込んで形成された素子分離部１４が設けられている。
上記素子形成部１２には、トランジスタ２０が形成されている。このトランジスタ２０は、シリコン基板１１からなる素子形成部１２上に、ゲート絶縁膜２１を介してゲート電極２２が形成されている。このゲート電極２２は、素子形成部１２から素子分離部１４上に延長されて形成されている。また、ゲート電極２２の両側の上記素子形成部１２には、ソース・ドレイン領域２３、２４が形成されている。
そして、上記溝部１３の内面にはＳｉＧｅエピ層１５が形成されている。そして上記トランジスタ２０のチャネル長Ｌ方向と平行な上記溝部１３の側面１３Ｓ（第１側面１３ＳＡ）に形成されたＳｉＧｅエピ層１５は、上記トランジスタ２０のチャネル長Ｌ方向に対して直角な方向と平行な上記溝部１３の側面１３Ｓ（第２側面１３ＳＢ）に形成されたＳｉＧｅエピ層１５よりも厚く形成されている。
【００３３】
次に、上記のように、第１側面１３ＳＡに形成されたＳｉＧｅエピ層１５を、第２側面１３ＳＢに形成されたＳｉＧｅエピ層１５よりも厚く形成する手段を以下に説明する。
【００３４】
第１の手段を以下に説明する。
図４（３）に示すように、上記トランジスタ２０のチャネル長Ｌ方向と平行な上記溝部１３の第１側面１３ＳＡは上記シリコン基板１１の表面に対して垂直面に形成されている。
また、図４（４）に示すように、上記トランジスタ２０のチャネル長Ｌ方向に対して直角な方向と平行な上記溝部１３の第２側面１３ＳＢは上記シリコン基板１１の表面に対して傾斜面に形成されている。
通常、上記シリコン基板１１の表面に対して垂直面では、ＳｉＧｅエピ層１５の成長速度が速くなる。また、上記シリコン基板１１の表面に対して傾斜面では、ＳｉＧｅエピ層１５の成長速度が遅くなる。
このように、エピタキシャル成長時のＳｉＧｅエピ層１５の成長速度の差によって、第１側面１３ＳＡに形成されたＳｉＧｅエピ層１５は、第２側面１３ＳＢに形成されたＳｉＧｅエピ層１５よりも厚く形成されている。
【００３５】
次に、第２の手段を以下に説明する。
図５（１）の平面図、（２）の要部断面図に示すように、上記トランジスタ２０のチャネル長Ｌ方向と平行な上記溝部１３の第１側面１３ＳＡは上記シリコン基板１１の表面に対して垂直面、例えば第１側面１３ＳＡが｛１００｝面に形成されている。
通常、上記シリコン基板１１の｛１００｝面に対して垂直方向へのＳｉＧｅエピ層１５の成長速度が速くなる。また、上記シリコン基板１１の｛１００｝面になっていない第２側面１３ＳＢでは、第１側面１３ＳＡよりもＳｉＧｅエピ層１５の成長速度が遅くなる。
このように、エピタキシャル成長時のＳｉＧｅエピ層１５の成長速度の差によって、第１側面１３ＳＡに形成されたＳｉＧｅエピ層１５は、第２側面１３ＳＢに形成されたＳｉＧｅエピ層１５よりも厚く形成されている。
【００３６】
次に、第３の手段を以下に説明する。
図６（１）の平面図、（２）の要部断面図に示すように、上記トランジスタ２０のチャネル長方向と平行な上記溝部１３の第１側面１３ＳＡは上記シリコン基板１１の表面に対して垂直面、例えば第１側面１３ＳＡが｛１００｝面より高次である面に形成されている。
通常、上記シリコン基板１１の｛１００｝面より高次である面に対して垂直方向へのＳｉＧｅエピ層１５の成長速度が速くなる。また、上記シリコン基板１１の｛１００｝面より高次である面になっていない第２側面１３ＳＢでは、第１側面１３ＳＡよりもＳｉＧｅエピ層１５の成長速度が遅くなる。
このように、エピタキシャル成長時のＳｉＧｅエピ層１５の成長速度の差によって、第１側面１３ＳＡに形成されたＳｉＧｅエピ層１５は、第２側面１３ＳＢに形成されたＳｉＧｅエピ層１５よりも厚く形成されている。
【００３７】
上記構成の半導体装置３では、シリコン基板１１からなる素子形成部１２の側部を囲む溝部１３の、トランジスタ２０のチャネル長方向と平行な側面１３Ｓ（特に第１側面１３ＳＡ）に、ＳｉＧｅエピ層１５が形成されている。ＳｉＧｅエピ層１５はシリコン（Ｓｉ）より格子状数が大きく、このＳｉＧｅエピ層１５によって素子形成部１２には引張応力が印加される。
また、上記ＳｉＧｅエピ層１５は、上記トランジスタ２０のチャネル長方向に対して平行な第１側面１３ＳＡに厚く形成され、上記トランジスタ２０のチャネル長方向に対して直角な方向と平行な第２側面１３ＳＢに薄く形成されている。そのため、たとえ第２側面１３ＳＢに形成されたＳｉＧｅエピ層１５が、上記第１側面１３ＳＡに形成されたＳｉＧｅエピ層１５の引張応力を弱める方向に、素子形成部１２に圧縮応力を与えても、その影響は小さい。よって、その圧縮応力によって、上記引張応力が打ち消されることはなく、ＳｉＧｅエピ層１５が第１側面１３ＳＡに厚く形成された分、引張応力は大きくなる。
したがって、上記構成の半導体装置３では、より効率的にＳｉＧｅエピ層１５によって素子形成部１２には引張応力が印加される。
【００３８】
またＳｉＧｅエピ層１５は、素子形成部１２に形成されるトランジスタ２０の大部分のシリコンチャネル部にストレスを与えるだけでなく、それ自身が移動度の高いチャネルとしての役割も果たす。
したがって、前記図２を参照して説明したように、上記ゲート電極２２下部の素子分離部１４と接する素子形成部１２の部分（図面で２点鎖線で示す部分）は寄生トランジスタ２０Ｐとして、トランジスタ２０の特性を劣化させる。しかし、上記実施例では、劣化していた寄生トランジスタ２０ＰのチャネルがＳｉＧｅエピ層１５に形成されることになるので、寄生トランジスタ２０Ｐの移動度が高められる。このため、トランジスタ２０の特性劣化が抑制される。
また、トランジスタ２０が微細化していくにつれ、ゲート幅はより小さくなっていき、上記ＳｉＧｅエピ層１５によるストレスはより効く方向になる。
【００３９】
よって、チャネルに効果的に引張応力が印加される。これによって、このトランジスタの移動度を向上させ、オン電流を増加させることができるので、トランジスタ性能を高めることができるという利点がある。
【００４０】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を、図７〜図９の製造工程断面図および一部の平面図によって説明する。
【００４１】
図７（１）に示すように、シリコン基板１１上にマスク膜３１を形成する。上記マスク膜３１は、例えば、３層に形成される。例えば、酸化シリコン膜３２、ポリシリコン膜３３、窒化シリコン膜３４からなる。このマスク膜３１は３層に限らず、例えば酸化シリコン膜と窒化シリコン膜との２層構造であってもよい。
次に、上記マスク膜３１上にレジスト膜を形成した後、リソグラフィー技術によって、上記レジスト膜を加工し、Ｎチャネル絶縁ゲート型電界効果トランジスタが形成される素子形成部１２上方の上記マスク膜３１上にレジストマスク（図示せず）形成する。このレジストマスクをエッチングマスクに用いて、上記マスク膜３１を加工し、素子形成部１２上方に上記マスク膜３１を残す。
次いで、上記レジストマスクを除去する。
【００４２】
次に、図７（２）に示すように、上記マスク膜３１をエッチングマスクに用いて、上記シリコン基板１１に、上記素子形成部１２の側部を囲む溝部１３を形成する。
【００４３】
次に、図７（３）に示すように、エピタキシャル成長法によって、少なくとも上記Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な上記溝部１３の側面にシリコンゲルマニウムエピタキシャル成長層（以下、ＳｉＧｅエピ層と記す）１５を形成する。ここでは、一例として、上記シリコン基板１１が露出されている上記溝部１３の内面全域に、エピタキシャル成長法のよって、上記ＳｉＧｅエピ層１５を形成した。
【００４４】
上記エピタキシャル成長法では、シリコン基板１１のシリコン表面に選択的にエピタキシャル成長する、選択的エピタキシャル成長による。以下、選択エピタキシャル成長条件の一例を説明する。
原料ガスには、例えば、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、ゲルマン（ＧｅＨ4）（例えば１．５％Ｈ2希釈）、塩化水素（ＨＣｌ）、水素（Ｈ2）を用いる。
上記ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）は、例えば供給流量を１０ｃｍ3／ｍｉｎ〜８０ｃｍ3／ｍｉｎとする。
上記ゲルマン（ＧｅＨ4）（１．５％Ｈ2希釈）は、例えば供給流量を５０ｃｍ3／ｍｉｎ〜１００ｃｍ3／ｍｉｎとする。
上記塩化水素（ＨＣｌ）は、例えば供給流量を１０ｃｍ3／ｍｉｎ〜５０ｃｍ3／ｍｉｎとする。
上記水素（Ｈ2）は、例えば供給流量を１０ｃｍ3／ｍｉｎ〜５０Ｌ／ｍｉｎとする。
また、成膜時の処理温度は例えば６５０℃〜７５０℃に設定し、成膜時の雰囲気の圧力は例えば１．３３ｋＰａ〜６．６７ｋＰａに設定した。
【００４５】
またシリコンチャネル部へ十分ストレスが見込めるようにＳｉＧｅエピ層１５の膜厚は適切な厚さにする。例えば、ゲート線幅５００ｎｍに対してＳｉＧｅエピ層１５の厚さは５０ｎｍ程度とする。
【００４６】
次に、図８（４）に示すように、上記溝部１３内に絶縁材料を埋め込み、平坦化処理を行う。この平坦化処理は、例えば化学的機械研磨（ＣＭＰ）により行う。上記絶縁材料には、例えば酸化シリコンを用いる。
このようにして、上記溝部１３内に絶縁材料を埋め込んだ素子分離部１４を形成する。したがって、上記素子形成部１２は、素子分離部１４によって電気的に分離される。
【００４７】
次に、図８（５）に示すように、上記シリコン基板１１の素子形成部１２上の上記マスク膜３１〔前記図７参照〕の残部および余剰な上記絶縁材料等を除去し、シリコン基板１１表面を露出させる。次いで、洗浄等を行った後、シリコン基板１１の素子形成部１２上にゲート絶縁膜２１を形成する。上記ゲート絶縁膜２１は、例えば素子形成部１２表面を酸化させた熱酸化膜で形成してもよく、また化学的気相成長法もしくは原子層蒸着法によって形成してもよい。
また酸化シリコン膜以外に、いわゆる、高誘電率膜を用いることも可能である。例えば、高誘電率膜には、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）等があり、また、ハフニウムシリケート、ジルコニウムシリケート、ランタンシリケート、イットリウムシリケート、タンタルシリケート、アルミニウムシリケート、チタン酸ジルコニウム、酸化アルミニウムハフニウムもしくは酸化ジルコニウムハフニウム、またはこれら化合物の窒化物で形成される。
【００４８】
次に、図９（６）、図９（７）に示すように、上記素子形成部１２上に上記ゲート絶縁膜２１を介してゲート電極２２を形成する。ここでは、第１側面１３ＳＡに形成されたＳｉＧｅエピ層１５上を横切るように、上記ゲート電極２２は形成される。
その後、イオン注入によるエクステンション領域（図示せず）の形成、ゲート電極２２の側壁にサイドウォールスペーサ（図示せず）の形成、ゲート電極２２の両側における素子形成部１２にソース・ドレイン領域２３、２４の形成、等を行う。
このようにして、上記素子形成部１２にＮチャネル絶縁ゲート型電界効果トランジスタ２０が形成される。
【００４９】
上記半導体装置の製造方法の第１実施例では、シリコン基板１１からなる素子形成部１２の側部を囲む溝部１３の、少なくともＮチャネル絶縁ゲート型電界効果トランジスタ２０のチャネル長方向と平行な側面に、ＳｉＧｅエピ層１５を形成する。ＳｉＧｅエピ層１５はシリコン（Ｓｉ）より格子状数が大きく、このＳｉＧｅエピ層１５によって素子形成部１２には引張応力が印加される。
またＳｉＧｅエピ層１５は、素子形成部１２に形成されるＮチャネル絶縁ゲート型電界効果トランジスタ２０の大部分のシリコンチャネル部にストレスを与えるだけでなく、それ自身が移動度の高いチャネルとしての役割も果たす。
したがって、素子分離部１４と接する部分は寄生トランジスタとして、Ｎチャネル絶縁ゲート型電界効果トランジスタ２０の特性を劣化させるが、ＳｉＧｅエピ層１５を形成したことによって、劣化していた寄生トランジスタ部分の移動度が高められる。このため、Ｎチャネル絶縁ゲート型電界効果トランジスタ２０の特性劣化が抑制される。
また、Ｎチャネル絶縁ゲート型電界効果トランジスタ２０が微細化していくにつれ、ゲート電極２２の幅はより小さくなっていき、上記ＳｉＧｅエピ層１５によるストレスはより効く方向になる。
また、上記ＳｉＧｅエピ層１５は、ゲート電極２２の端部の一部に形成されるものであるため、素子形成部１２の大部分は、表面が平坦なシリコン基板１１となっているので既存のプロセスによくマッチする。
【００５０】
よって、チャネルに効果的に引張応力が印加されるようになる。これによって、このトランジスタの移動度を向上させ、オン電流を増加させることができるので、トランジスタ性能を高めることができるという利点がある。
【００５１】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を、図１０〜図１４の製造工程断面図および一部の平面図によって説明する。
【００５２】
図１０（１）に示すように、シリコン基板１１上にマスク膜３１を形成する。上記マスク膜３１は、例えば、３層に形成される。例えば、酸化シリコン膜３２、ポリシリコン膜３３、窒化シリコン膜３４からなる。このマスク膜３１は３層に限らず、例えば酸化シリコン膜と窒化シリコン膜との２層構造であってもよい。
次に、上記マスク膜３１上にレジスト膜を形成した後、リソグラフィー技術によって、上記レジスト膜を加工し、Ｎチャネル絶縁ゲート型電界効果トランジスタが形成される素子形成部１２上方の上記マスク膜３１上にレジストマスク（図示せず）形成する。このレジストマスクをエッチングマスクに用いて、上記マスク膜３１を加工し、素子形成部１２上方に上記マスク膜３１を残す。
次いで、上記レジストマスクを除去する。
【００５３】
次に、図１０（２）に示すように、上記マスク膜３１をエッチングマスクに用いて、上記シリコン基板１１に、上記素子形成部１２の側部を囲む溝部１３を形成する。
【００５４】
次に、図１０（３）に示すように、上記溝部１３のＮチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向に対して直角な方向と平行な上記溝部１３の第２側面１３ＳＢに側壁マスク膜３３を形成する。
この側壁マスク膜３３を形成するには、例えば、上記溝部１３の内面に、高密度プラズマ（ＨＤＰ）ＣＶＤ法によって酸化シリコン膜で形成する、もしくは、熱酸化法によって酸化シリコン膜で形成する。その酸化シリコン膜の膜厚は、例えば５０ｎｍ程度とする。
【００５５】
上記第２側面１３ＳＢ上を被覆するレジストマスク（図示せず）を形成し、それをエッチングマスクに用いて、露出している酸化シリコン膜を除去する。この除去方法は、例えばフッ酸によるウエットエッチングによって行う。
【００５６】
図１１（４）の断面図および（５）の平面図に示すように、エピタキシャル成長法によって、露出している上記溝部１３の第１側面１３ＳＡにＳｉＧｅエピ層１５を形成する。このとき、溝１３の底部にもＳｉＧｅエピ層１５が形成される。
【００５７】
上記エピタキシャル成長法では、シリコン基板１１のシリコン表面に選択的にエピタキシャル成長する、選択的エピタキシャル成長による。以下、選択エピタキシャル成長条件の一例を説明する。
原料ガスには、例えば、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、ゲルマン（ＧｅＨ4）（例えば１．５％Ｈ2希釈）、塩化水素（ＨＣｌ）、水素（Ｈ2）を用いる。
上記ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）は、例えば供給流量を１０ｃｍ3／ｍｉｎ〜８０ｃｍ3／ｍｉｎとする。
上記ゲルマン（ＧｅＨ4）（１．５％Ｈ2希釈）は、例えば供給流量を５０ｃｍ3／ｍｉｎ〜１００ｃｍ3／ｍｉｎとする。
上記塩化水素（ＨＣｌ）は、例えば供給流量を１０ｃｍ3／ｍｉｎ〜５０ｃｍ3／ｍｉｎとする。
上記水素（Ｈ2）は、例えば供給流量を１０ｃｍ3／ｍｉｎ〜５０Ｌ／ｍｉｎとする。
また、成膜時の処理温度は例えば６５０℃〜７５０℃に設定し、成膜時の雰囲気の圧力は例えば１．３３ｋＰａ〜６．６７ｋＰａに設定した。
【００５８】
またシリコンチャネル部へ十分ストレスが見込めるようにＳｉＧｅエピ層１５の膜厚は適切な厚さにする。例えば、ゲート線幅５００ｎｍに対してＳｉＧｅエピ層１５の厚さは５０ｎｍ程度とする。
【００５９】
ここで、上記第１側面１３ＳＡのみにＳｉＧｅエピ層１５を形成する別の技術を以下に説明する。
図１２（１）に示すように、上記溝部１３の内面の全面にＳｉＧｅエピ層１５を、例えば５０ｎｍ程度の厚さに成長させる。
【００６０】
次に、図１２（２）に示すように、上記ＳｉＧｅエピ層１５を形成した溝部１３上にレジスト膜を形成した後、リソグラフィー技術によって、上記レジスト膜を加工し、上記第１側面１３ＳＡ上を被覆するレジストマスク４１を形成する。それをエッチングマスクに用いて、露出しているＳｉＧｅエピ層１５を除去する。この除去方法は、例えばフッ硝酸、アンモニア加水もしくはドライエッチングにより行う。
【００６１】
次に、上記レジスト膜４１を除去する。この結果、図１２（３）に示すように、上記溝部１３の上記第１側面１３ＳＡにＳｉＧｅエピ層１５が形成される。このとき、溝部１３の底面にもＳｉＧｅエピ層１５が残される。
【００６２】
次に、図１３（４）に示すように、上記溝部１３内に絶縁材料を埋め込み、平坦化処理を行う。この平坦化処理は、例えば化学的機械研磨（ＣＭＰ）により行う。上記絶縁材料には、例えば酸化シリコンを用いる。
このようにして、上記溝部１３内に絶縁材料を埋め込んだ素子分離部１４を形成する。したがって、上記素子形成部１２は、素子分離部１４によって電気的に分離される。
【００６３】
次に、図１３（５）に示すように、上記シリコン基板１１の素子形成部１２上の上記マスク膜３１〔前記図７参照〕の残部および余剰な上記絶縁材料等を除去し、シリコン基板１１表面を露出させる。次いで、洗浄等を行った後、シリコン基板１１の素子形成部１２上にゲート絶縁膜２１を形成する。上記ゲート絶縁膜２１は、例えば素子形成部１２表面を酸化させた熱酸化膜で形成してもよく、また化学的気相成長法もしくは原子層蒸着法によって形成してもよい。
また酸化シリコン膜以外に、いわゆる、高誘電率膜を用いることも可能である。例えば、高誘電率膜には、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）等があり、また、ハフニウムシリケート、ジルコニウムシリケート、ランタンシリケート、イットリウムシリケート、タンタルシリケート、アルミニウムシリケート、チタン酸ジルコニウム、酸化アルミニウムハフニウムもしくは酸化ジルコニウムハフニウム、またはこれら化合物の窒化物で形成される。
【００６４】
次に、図１４（６）、図１４（７）に示すように、上記素子形成部１２上に上記ゲート絶縁膜２１を介してゲート電極２２を形成する。ここでは、第１側面１３ＳＡに形成されたＳｉＧｅエピ層１５上を横切るように、上記ゲート電極２２は形成される。
その後、イオン注入によるエクステンション領域（図示せず）の形成、ゲート電極２２の側壁にサイドウォールスペーサ（図示せず）の形成、ゲート電極２２の両側における素子形成部１２にソース・ドレイン領域２３、２４の形成、等を行う。
このようにして、上記素子形成部１２にＮチャネル絶縁ゲート型電界効果トランジスタ２０が形成される。
【００６５】
上記半導体装置の製造方法の第２実施例では、シリコン基板１１からなる素子形成部１２の側部を囲む溝部１３の、Ｎチャネル絶縁ゲート型電界効果トランジスタ２０のチャネル長方向と平行な第１側面１３ＳＡに、ＳｉＧｅエピ層１５を形成する。ＳｉＧｅエピ層１５はシリコン（Ｓｉ）より格子状数が大きく、このＳｉＧｅエピ層１５によって素子形成部１２には引張応力が印加される。
また、上記ＳｉＧｅエピ層１５は第１側面１３ＳＡに形成され、上記トランジスタ２０のチャネル長方向に対して直角な方向と平行な上記溝部１３の側面１３Ｓ（第２側面１３ＳＢ）には形成されていない。もし、第２側面１３ＳＢにＳｉＧｅエピ層１５が形成された場合には、上記第１側面１３ＳＡに形成されたＳｉＧｅエピ層１５の引張応力を弱める方向に、素子形成部１２に圧縮応力を与えることになる。ただし、その圧縮応力は、上記引張応力よりも小さいので、上記引張応力が打ち消されることはない。
したがって、上記構成の半導体装置２では、より効率的にＳｉＧｅエピ層１５によって素子形成部１２には引張応力が印加される。
【００６６】
またＳｉＧｅエピ層１５は、素子形成部１２に形成されるＮチャネル絶縁ゲート型電界効果トランジスタ２０の大部分のシリコンチャネル部にストレスを与えるだけでなく、それ自身が移動度の高いチャネルとしての役割も果たす。
したがって、素子分離部１４と接する部分は寄生トランジスタとして、Ｎチャネル絶縁ゲート型電界効果トランジスタ２０の特性を劣化させるが、ＳｉＧｅエピ層１５を形成したことによって、劣化していた寄生トランジスタ部分の移動度が高められる。このため、Ｎチャネル絶縁ゲート型電界効果トランジスタ２０の特性劣化が抑制される。
また、Ｎチャネル絶縁ゲート型電界効果トランジスタ２０が微細化していくにつれ、ゲート電極２２の幅はより小さくなっていき、上記ＳｉＧｅエピ層１５によるストレスはより効く方向になる。
また、上記ＳｉＧｅエピ層１５は、ゲート電極２２の端部の一部に形成されるものであるため、素子形成部１２の大部分は、表面が平坦なシリコン基板１１となっているので既存のプロセスによくマッチする。
【００６７】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を、図１５〜図１７の製造工程断面図および一部の平面図によって説明する。
【００６８】
図１５（１）に示すように、シリコン基板１１上にマスク膜３１を形成する。上記マスク膜３１は、例えば、３層に形成される。例えば、酸化シリコン膜３２、ポリシリコン膜３３、窒化シリコン膜３４からなる。このマスク膜３１は３層に限らず、例えば酸化シリコン膜と窒化シリコン膜との２層構造であってもよい。
【００６９】
次に、上記マスク膜３１のパターニングを、例えばレジストマスクを用いたリソグラフィー技術によって行う。
このとき、図１５（２）に示すように、後に素子形成部１２に形成されるＮチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な上記マスク膜３１の開口部の第１の幅ｄ１が、同Ｎチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向に対して直角な方向と平行な上記マスク膜３１の開口部の第２の幅ｄ２よりも広くなるように形成する。
【００７０】
次に、上記マスク膜３１をエッチングマスクに用いて、上記シリコン基板１１に、上記マスク膜３１に被覆された素子形成部１２の側部を囲む溝部１３を形成する。
【００７１】
この結果、図１５（３）に示すように、上記溝部１３の、後に素子形成部１２に形成されるＮチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と平行な第１側面１３ＳＡが、シリコン基板１１の表面に対して垂直な面に形成される。
また、図１５（４）に示すように、上記溝部１３の、後に素子形成部１２に形成されるＮチャネル絶縁ゲート型電界効果トランジスタのチャネル長方向と直角な方向と平行な第２側面１３ＳＢが、傾斜面に形成される。
【００７２】
一般に、エピタキシャル成長面がシリコン基板１１表面に対して垂直な面か、傾斜面かによって、エピタキシャル成長速度に差が生じ、シリコン基板１１表面に対して垂直な面は傾斜面よりもエピタキシャル成長速度が速くなることが知られている。これは、傾斜面であると、エピタキシャル成長の面方位が（００１）からずれるので成長速度が遅くなるからである。
したがって、所定時間のエピタキシャル成長では、垂直な面のほうが、傾斜面よりもエピタキシャル成長膜が厚く形成される。以下のエピタキシャル成長では、この原理を用いている。
【００７３】
次に、エピタキシャル成長法によって、露出している上記溝部１３の第１側面１３ＳＡ、第２側面１３ＳＢにＳｉＧｅエピ層１５を形成する。
【００７４】
上記エピタキシャル成長法では、シリコン基板１１のシリコン表面に選択的にエピタキシャル成長する、選択的エピタキシャル成長による。以下、選択エピタキシャル成長条件の一例を説明する。
原料ガスには、例えば、ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）、ゲルマン（ＧｅＨ4）（例えば１．５％Ｈ2希釈）、塩化水素（ＨＣｌ）、水素（Ｈ2）を用いる。
上記ジクロロシラン（ＳｉＨ2Ｃｌ2：ＤＣＳ）は、例えば供給流量を１０ｃｍ3／ｍｉｎ〜８０ｃｍ3／ｍｉｎとする。
上記ゲルマン（ＧｅＨ4）（１．５％Ｈ2希釈）は、例えば供給流量を５０ｃｍ3／ｍｉｎ〜１００ｃｍ3／ｍｉｎとする。
上記塩化水素（ＨＣｌ）は、例えば供給流量を１０ｃｍ3／ｍｉｎ〜５０ｃｍ3／ｍｉｎとする。
上記水素（Ｈ2）は、例えば供給流量を１０ｃｍ3／ｍｉｎ〜５０Ｌ／ｍｉｎとする。
また、成膜時の処理温度は例えば６５０℃〜７５０℃に設定し、成膜時の雰囲気の圧力は例えば１．３３ｋＰａ〜６．６７ｋＰａに設定した。
【００７５】
この結果、上記ＳｉＧｅエピ層１５は、上記溝部１３の内面に形成され、上記第１側面１３ＳＡに形成された上記ＳｉＧｅエピ層１５は上記第２側面１３ＳＢに形成された上記ＳｉＧｅエピ層１５よりも厚く形成される。
またシリコンチャネル部へ十分ストレスが見込めるように第１側面１３ＳＡに形成されるＳｉＧｅエピ層１５の膜厚は適切な厚さにする。例えば、ゲート線幅５００ｎｍに対してＳｉＧｅエピ層１５の厚さは５０ｎｍ程度とする。
【００７６】
次に、図１６（５）に示すように、上記溝部１３内に絶縁材料を埋め込み、平坦化処理を行う。この平坦化処理は、例えば化学的機械研磨（ＣＭＰ）により行う。上記絶縁材料には、例えば酸化シリコンを用いる。
このようにして、上記溝部１３内に絶縁材料を埋め込んだ素子分離部１４を形成する。したがって、上記素子形成部１２は、素子分離部１４によって電気的に分離される。
【００７７】
次に、図１６（６）に示すように、上記シリコン基板１１の素子形成部１２上の上記マスク膜３１〔前記図７参照〕の残部および余剰な上記絶縁材料等を除去し、シリコン基板１１表面を露出させる。次いで、洗浄等を行った後、シリコン基板１１の素子形成部１２上にゲート絶縁膜２１を形成する。上記ゲート絶縁膜２１は、例えば素子形成部１２表面を酸化させた熱酸化膜で形成してもよく、また化学的気相成長法もしくは原子層蒸着法によって形成してもよい。
また酸化シリコン膜以外に、いわゆる、高誘電率膜を用いることも可能である。例えば、高誘電率膜には、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）等があり、また、ハフニウムシリケート、ジルコニウムシリケート、ランタンシリケート、イットリウムシリケート、タンタルシリケート、アルミニウムシリケート、チタン酸ジルコニウム、酸化アルミニウムハフニウムもしくは酸化ジルコニウムハフニウム、またはこれら化合物の窒化物で形成される。
【００７８】
次に、図１７（７）、図１７（８）に示すように、上記素子形成部１２上に上記ゲート絶縁膜２１を介してゲート電極２２を形成する。ここでは、第１側面１３ＳＡに形成されたＳｉＧｅエピ層１５上を横切るように、上記ゲート電極２２は形成される。
その後、イオン注入によるエクステンション領域（図示せず）の形成、ゲート電極２２の側壁にサイドウォールスペーサ（図示せず）の形成、ゲート電極２２の両側における素子形成部１２にソース・ドレイン領域２３、２４の形成、等を行う。
このようにして、上記素子形成部１２にＮチャネル絶縁ゲート型電界効果トランジスタ２０が形成される。
【００７９】
次に、上記第１側面１３ＳＡに形成された上記ＳｉＧｅエピ層１５を、上記第２側面１３ＳＢに形成された上記ＳｉＧｅエピ層１５よりも厚く形成する別の手段を以下に説明する。
図１８（１）に示すように、上記トランジスタ２０のチャネル長方向と平行な上記溝部１３の第１側面１３ＳＡを、上記シリコン基板１１の表面に対して垂直面、すなわち｛１００｝面に形成する。
通常、上記シリコン基板１１の｛１００｝面に対して垂直方向へのＳｉＧｅエピ層１５の成長速度が速くなる。また、上記シリコン基板１１の｛１００｝面になっていない第２側面１３ＳＢ（図示せず）では、第１側面１３ＳＡよりもＳｉＧｅエピ層１５の成長速度が遅くなる。
このように、エピタキシャル成長時のＳｉＧｅエピ層１５の成長速度の差によって、第１側面１３ＳＡに形成されたＳｉＧｅエピ層１５は、第２側面１３ＳＢ（図示せず）に形成されたＳｉＧｅエピ層１５よりも厚く形成されている。
【００８０】
次に、上記第１側面１３ＳＡに形成された上記ＳｉＧｅエピ層１５を、上記第２側面１３ＳＢに形成された上記ＳｉＧｅエピ層１５よりも厚く形成するさらに別の手段を以下に説明する。
図１８（２）に示すように、上記トランジスタ２０のチャネル長方向と平行な上記溝部１３の第１側面１３ＳＡを、上記シリコン基板１１の表面に対して垂直面、すなわち｛１００｝面より高次である面に形成する。この高次である面は、例えば｛１１０｝面、｛１１１｝面、｛３１１｝面、｛５１１｝面等がある。
通常、上記シリコン基板１１の｛１００｝面より高次である面に対して垂直方向へのＳｉＧｅエピ層１５の成長速度が速くなる。また、上記シリコン基板１１の｛１００｝面より高次である面になっていない、例えば傾斜面になっている第２側面１３ＳＢ（図示せず）では、第１側面１３ＳＡよりもＳｉＧｅエピ層１５の成長速度が遅くなる。
このように、エピタキシャル成長時のＳｉＧｅエピ層１５の成長速度の差によって、第１側面１３ＳＡに形成されたＳｉＧｅエピ層１５は、第２側面１３ＳＢ（図示せず）に形成されたＳｉＧｅエピ層１５よりも厚く形成されている。
【００８１】
上記半導体装置の製造方法の第３実施例では、シリコン基板１１からなる素子形成部１２の側部を囲む溝部１３の内面にＳｉＧｅエピ層１５を形成する。そのとき、トランジスタ２０のチャネル長方向と平行な第１側面１３ＳＡに形成されるＳｉＧｅエピ層１５を厚く形成する。他方、トランジスタ２０のチャネル長方向に対して直角な方向と平行な第２側面１３ＳＢに形成されるＳｉＧｅエピ層１５を薄く形成する。ＳｉＧｅエピ層１５はシリコン（Ｓｉ）より格子状数が大きく、このＳｉＧｅエピ層１５によって素子形成部１２には引張応力が印加される。そのとき、効果的に引張応力が印加される第１側面１３ＳＡに形成されるＳｉＧｅエピ層１５を、第２側面１３ＳＢに形成されるＳｉＧｅエピ層１５よりも厚く形成しているので、溝部１３の内面にＳｉＧｅエピ層１５を均等な膜厚で形成した場合と比較して、素子形成部１２に印加される引張応力は大きなものとなる。
またＳｉＧｅエピ層１５は、素子形成部１２に形成されるＮチャネル絶縁ゲート型電界効果トランジスタ２０の大部分のシリコンチャネル部にストレスを与えるだけでなく、それ自身が移動度の高いチャネルとしての役割も果たす。
したがって、素子分離部１４と接する部分は寄生トランジスタとして、Ｎチャネル絶縁ゲート型電界効果トランジスタ２０の特性を劣化させるが、ＳｉＧｅエピ層１５を形成したことによって、劣化していた寄生トランジスタ部分の移動度が高められる。このため、Ｎチャネル絶縁ゲート型電界効果トランジスタ２０の特性劣化が抑制される。
また、Ｎチャネル絶縁ゲート型電界効果トランジスタ２０が微細化していくにつれ、ゲート電極２２の幅はより小さくなっていき、上記ＳｉＧｅエピ層１５によるストレスはより効く方向になる。
また、上記ＳｉＧｅエピ層１５は、ゲート電極２２の端部の一部に形成されるものであるため、素子形成部１２の大部分は、表面が平坦なシリコン基板１１となっているので既存のプロセスによくマッチする。
【００８２】
よって、チャネルに効果的に引張応力が印加されるようになる。これによって、このトランジスタの移動度を向上させ、オン電流を増加させることができるので、トランジスタ性能を高めることができるという利点がある。
【００８３】
上記各実施例において、シリコン基板１１表面上方からみた場合、すなわち、平面図で見た場合に、素子形成部１２の角部にもＳｉＧｅエピ層１５が形成されているが、この部分のＳｉＧｅエピ層１５は必ずしも必要ではない。ＳｉＧｅエピ層１５は、素子分離部１４が形成される溝部１３の第１側面１３ＳＡにおいて少なくともチャネル領域を包含していればよい。
【図面の簡単な説明】
【００８４】
【図１】本発明の半導体装置に係る一実施の形態（第１実施例）を示した概略構成断面図および平面図である。
【図２】寄生トランジスタを説明する平面図である。
【図３】本発明の半導体装置に係る一実施の形態（第２実施例）を示した概略構成断面図および平面図である。
【図４】本発明の半導体装置に係る一実施の形態（第３実施例）を示した概略構成断面図および平面図である。
【図５】第３実施例における変形例を示した平面図および要部断面図である。
【図６】第３実施例における変形例を示した平面図および要部断面図である。
【図７】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図８】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図および平面図である。
【図１０】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１１】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１２】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１３】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１４】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図および平面図である。
【図１５】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図１６】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図１７】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図および平面図である。
【図１８】第３実施例における変形例を示した要部断面図である。
【図１９】従来技術の一例を示した断面図である。
【図２０】従来技術の一例を示した断面図および平面図である。
【図２１】従来技術の一例を示した断面図である。
【図２２】従来技術の一例を示した断面図である。
【図２３】従来技術の一例を示した断面図である。
【符号の説明】
【００８５】
１…半導体装置、１１…シリコン基板、１２…素子形成部、１３…溝部、１４…素子分離部、１５…シリコンゲルマニウムエピタキシャル成長層、２０…Ｎチャネル絶縁ゲート型電界効果トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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