(57)【要約】【課題】PFC制御回路による同期整流を容易で、かつ、安定的に実現させる。【解決手段】PFC制御回路１０５がMOSFET１０３をオンにするように指示したとき、MOSFET１０４は同期してオフとされるの対して、そのタイミングから所定時間だけ遅延してMOSFET１０３はオンされる。また、PFC制御回路１０５がMOSFET１０３をオフにするように指示したとき、MOSFET１０３は同期してオフとされるの対して、MOSFET１０３のソース−ドレイン間電圧が充分な電圧となるまでの所定時間だけ遅延してMOSFET１０４がオンされる。本発明は、同期整流回路に適用することができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
交流電圧を全波整流する全波整流回路と、
前記全波整流回路により全波整流された出力に直列接続されたインダクタと、
前記インダクタの出力とグランドとの間の接続、または非接続を切り替える第１のスイッチング手段と、
前記インダクタの出力と直列に接続され、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のボディダイオードのアノード側が前記インダクタの出力と、負荷との間の接続、または非接続を切り替える第２のスイッチング手段と、
前記第１のスイッチング手段の動作を制御するオン信号またはオフ信号の出力信号を出力するPFC（Power Factor Control）制御回路と、
前記PFC制御回路の出力信号が前記第１のスイッチング手段のオン信号である場合、前記PFC制御回路の出力信号が出力されてから所定時間遅延させた後、オン信号を出力し、前記PFC制御回路の出力信号が前記第１のスイッチング手段のオフ信号である場合、前記PFC制御回路の出力信号と同期して、オフ信号を出力する第１の制御回路と、
前記第１の制御回路からのオン信号に基づいて、前記第１のスイッチング手段をオンに制御し、前記第１の制御回路からのオフ信号に基づいて、前記第１のスイッチング手段をオフに制御する第１のオンオフ制御回路と、
前記PFC制御回路の出力信号と同期して、前記PFC制御回路がオン信号の場合、オフ信号を出力し、前記PFC制御回路がオフ信号の場合、オン信号を出力する第２の制御回路と、
前記第２の制御回路からのオン信号に基づいて、前記第２のスイッチング手段をオンに制御し、前記第２の制御回路からのオフ信号に基づいて、前記第２のスイッチング手段をオフに制御する第２のオンオフ制御回路と
を備える力率改善回路。
【請求項２】
前記第１のスイッチング手段は、Nch-MOSFETのドレインとインダクタとが接続されている
請求項１に記載の力率改善回路。
【請求項３】
第２のスイッチング手段は、Nch-MOSFETである
請求項１に記載の力率改善回路。
【請求項４】
前記第１の制御回路は、
前記PFC制御回路の出力信号が前記第１のスイッチング手段のオン信号である場合、前記PFC制御回路の出力信号が出力されてから所定時間遅延させた後、オン信号を出力する、PFC制御回路の出力と、直列に接続された前記抵抗器を備え、
前記抵抗器の出力が、コンデンサを介してグランドと接続され、
前記抵抗器と並列にダイオードが接続され、前記ダイオードのカソードがPFC制御回路の出力と接続され、
前記コンデンサの充電電圧が所定の電圧より高くなったとき、前記オン信号を出力し、前記充電電圧が前記所定の電圧より低くなったとき、前記オフ信号を出力する
請求項１に記載の力率改善回路。
【請求項５】
前記第１の制御回路は、
前記コンデンサの充電電圧と、所定の電圧とを比較するコンパレータを備え、
前記コンパレータの比較結果の出力と同期して、前記コンデンサの電圧が所定の電圧より高くなったとき、前記オン信号を出力し、前記電圧が前記所定の電圧より低くなったとき、前記オフ信号を出力する
請求項４に記載の力率改善回路。
【請求項６】
前記第１のスイッチング手段がオフした事を検知するオフ検知回路を更に備え、
前記第２の制御回路は、前記オフ検知回路により前記第１のスイッチング手段がオフしたことが検知される場合、かつ、前記PFC制御回路から出力された出力信号がオフ信号である場合、オン信号を出力し、前記検知回路により前記第１のスイッチング手段がオフしたことが検知されない場合、または、前記PFC制御回路から出力された出力信号がオン信号である場合、オフ信号を出力する
請求項１に記載の力率改善回路。
【請求項７】
前記検知回路は、
前記第１のスイッチング手段の両端の電圧が、所定の電圧よりも高いとき、前記第１のスイッチング手段がオフの状態となったことを検知する
請求項６に記載の力率改善回路。
【請求項８】
第２のスイッチング手段をオン状態にする出力電圧よりも高い電圧を生成するチャージポンプ回路を更に備える
請求項１に記載の力率改善回路。
【請求項９】
前記チャージポンプ回路は、
前記PFC制御回路の供給電圧を基準に、ダイオードのアノードが接続され、カソードとインダクタの出力との間にコンデンサが接続されている
請求項８に記載の力率改善回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、力率改善回路に関し、特に、PFC回路による同期整流を容易で、かつ、安定的に実現できるようにした力率改善回路に関する。
【背景技術】
【０００２】
従来より、スイッチング電源において、入力電流の実効値を減らす方法として、力率改善回路が知られている。
【０００３】
図１は、従来の力率改善回路の構成を示している。
【０００４】
力率改善回路は、入力端子１ａ，１ｂ、ダイオードブリッジ１１、コンデンサ１２、昇圧回路１３、コンデンサ１４、および出力端子２ａ，２ｂより構成されている。力率改善回路は、主に入力端子１ａ，１ｂより供給される交流電源をダイオードブリッジ１１により整流して直流電源に変換すると共に、昇圧回路１３により昇圧しつつ、高周波スイッチングにより、電圧波形に対して相似形の電流波形を形成し、力率を改善して出力端子２ａ，２ｂより昇圧した電圧を出力する。
【０００５】
ダイオードブリッジ１１は、端子１ａ，１ｂより供給される交流電源を整流して、昇圧回路１３のインダクタ３１方向の出力端子から出力する。ダイオードブリッジ１１の出力端子は、インダクタ３１の一方の端部、およびコンデンサ１２の一方の端部に接続されている。インダクタ３１は、一方の端部がダイオードブリッジ１１の出力端子、およびコンデンサ１２の一方の端部に接続され、他方の端部が、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）３２のドレイン、およびダイオード３３のアノードに接続されている。MOSFET３２のドレインは、インダクタ３１の他方の端部、およびダイオード３３のアノードに接続されており、ソースは、接地されると共に出力端子２ｂに接続されており、ゲートは、PFC（Power Factor Control）制御回路３４に接続されている。
【０００６】
ダイオード３３のアノードは、インダクタ３１の他方の端部、およびMOSFET３２のドレインに接続され、カソードは、コンデンサ１４の一方の端部、および出力端子２ａに接続されている。コンデンサ１４の一方の端部は、ダイオード３３のカソード、および出力端子２ａに接続され、他方の端部は、接地されると共に出力端子２ｂに接続されている。
【０００７】
昇圧回路１３のPFC制御回路３４は、高周波制御によりMOSFET３２のオンまたはオフを制御して、インダクタ３１を介して出力される電流波形をサイン波に近似する。
【０００８】
次に、図１の力率改善回路の動作について説明する。
【０００９】
ダイオードブリッジ１１は、端子１ａ，１ｂより供給される交流電源を整流して、図２の最上段で示されるような直流電源とする。
【００１０】
MOSFET３２は、PFC制御回路３４によりオン、またはオフが高周波制御され、図２の上から４段目で示されるように、電圧波形に対して、相似形となるような電流波形を生成し、出力端子２ａ，２ｂより出力する。この際、インダクタ３１とダイオード３３により電圧が昇圧される。
【００１１】
すなわち、図１の力率改善回路は、入力電源の電圧を昇圧すると共に、入力電流の位相を電圧波形と相似の波形に成形することで力率を改善している。
【００１２】
この力率改善回路においては、ダイオード３３によりロス（電力損失）が発生することが知られている。
【００１３】
ダイオードのロスは平均電流×ダイオードの順方向電圧（VF）で決まり、単純にダイオードの順方向電圧がより小さければダイオードのロスは低減させることができるが、半導体の構造上の問題から、ダイオードの順方向電圧の下限には限界があるとされている。
【００１４】
そこで、従来より、ダイオードのロスを減らす事を目的として、同期整流が知られている。この技術はダイオードをMOSFETに置き換えることで、ロスを低減させる回路概念であり、単純に全てのダイオードに対して、同様の技術で可能に出来るものではない。
【００１５】
同期整流に関しては、例えば、フォワード型のDC-DC（Direct Current-Direct Current）コンバータにおいて、トランスの補助巻き線を利用して、同期整流を実現する技術が提案されている（特許文献１，２参照）。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００４−１８０３８６号公報
【特許文献２】特開平９−１５４２７６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、引用文献１に記載の技術の場合、PFCのコイルに補助巻き線を設け、同様に行うと安定したゲート電圧を供給できないのと同時に制御が困難となる。すなわち、力率改善回路の入力電圧は整流されているが、平滑されておらずサイン波となる。このため、力率改善回路のコイルに印加される電圧はAC入力電圧の位相によって変化するので、補助巻き線を設けたとしても、入力電圧の位相によって、補助巻き線の電圧が変化するため、制御を実現するには困難が伴う。
【００１８】
また、引用文献２の技術の場合、理想素子であれば実現できるが、MOSFETには、ゲート-ソース間やゲート-ドレイン間に1000pF程度の入力容量が存在し、それぞれのゲート信号が同時にHighになってしまう瞬間があり、過大な貫通電流が流れ、スイッチング電源が破壊されてしまう可能性があった。
【００１９】
本発明はこのような状況に鑑みてなされたものであり、特に、PFC回路による同期整流を容易で、かつ、安定的に実現できるようにするものである。
【課題を解決するための手段】
【００２０】
本発明の一側面の力率改善回路は、交流電圧を全波整流する全波整流回路と、前記全波整流回路により全波整流された出力に直列接続されたインダクタと、前記インダクタの出力とグランドとの間の接続、または非接続を切り替える第１のスイッチング手段と、前記インダクタの出力と直列に接続され、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のボディダイオード(MOSFETの構造上必ず内部に等価的に存在する寄生ダイオードの事である)のアノード側が前記インダクタの出力と、負荷との間の接続、または非接続を切り替える第２のスイッチング手段と、前記第１のスイッチング手段の動作を制御するオン信号またはオフ信号の出力信号を出力するPFC（Power Factor Control）制御回路と、前記PFC制御回路の出力信号が前記第１のスイッチング手段のオン信号である場合、前記PFC制御回路の出力信号が出力されてから所定時間遅延させた後、オン信号を出力し、前記PFC制御回路の出力信号が前記第１のスイッチング手段のオフ信号である場合、前記PFC制御回路の出力信号と同期して、オフ信号を出力する第１の制御回路と、前記第１の制御回路からのオン信号に基づいて、前記第１のスイッチング手段をオンに制御し、前記第１の制御回路からのオフ信号に基づいて、前記第１のスイッチング手段をオフに制御する第１のオンオフ制御回路と、前記PFC制御回路の出力信号と同期して、前記PFC制御回路がオン信号の場合、オフ信号を出力し、前記PFC制御回路がオフ信号の場合、オン信号を出力する第２の制御回路と、前記第２の制御回路からのオン信号に基づいて、前記第２のスイッチング手段をオンに制御し、前記第２の制御回路からのオフ信号に基づいて、前記第２のスイッチング手段をオフに制御する第２のオンオフ制御回路とを備える。
【００２１】
前記第１のスイッチング手段には、Nch-MOSFETのドレインとインダクタとが接続されるようにすることができる。
【００２２】
第２のスイッチング手段は、Nch-MOSFETとすることができる。
【００２３】
前記第１の制御回路には、前記PFC制御回路の出力信号が前記第１のスイッチング手段のオン信号である場合、前記PFC制御回路の出力信号が出力されてから所定時間遅延させた後、オン信号を出力する、PFC制御回路の出力と、直列に接続された前記抵抗器をもうけるようにさせることができ、前記抵抗器の出力が、コンデンサを介してグランドと接続され、前記抵抗器と並列にダイオードが接続され、前記ダイオードのカソードがPFC制御回路の出力と接続され、前記コンデンサの充電電圧が所定の電圧より高くなったとき、前記オン信号を出力し、前記充電電圧が前記所定の電圧より低くなったとき、前記オフ信号を出力するようにすることができる。
【００２４】
前記第１の制御回路には、前記コンデンサの充電電圧と、所定の電圧とを比較するコンパレータを設けるようにさせることができ、前記コンパレータの比較結果の出力と同期して、前記コンデンサの電圧が所定の電圧より高くなったとき、前記オン信号を出力し、前記電圧が前記所定の電圧より低くなったとき、前記オフ信号を出力させるようにすることができる。
【００２５】
前記第１のスイッチング手段がオフした事を検知するオフ検知回路を更に設けるようにさせることができ、前記第２の制御回路には、前記オフ検知回路により前記第１のスイッチング手段がオフしたことが検知される場合、かつ、前記PFC制御回路から出力された出力信号がオフ信号である場合、オン信号を出力し、前記検知回路により前記第１のスイッチング手段がオフしたことが検知されない場合、または、前記PFC制御回路から出力された出力信号がオン信号である場合、オフ信号を出力させるようにすることができる。
【００２６】
前記検知回路には、前記第１のスイッチング手段の両端の電圧が、所定の電圧よりも高いとき、前記第１のスイッチング手段がオフの状態となったことを検知させるようにすることができる。
【００２７】
第２のスイッチング手段をオン状態にする出力電圧よりも高い電圧を生成するチャージポンプ回路を更にもうけるようにさせることができる。
【００２８】
前記チャージポンプ回路には、前記PFC制御回路の供給電圧を基準に、ダイオードのアノードが接続され、カソードと前記インダクタの出力との間にコンデンサを接続することができる。
【００２９】
本発明の一側面の力率改善回路における、交流電圧を全波整流する全波整流回路とは、ダイオードブリッジであり、前記インダクタの出力とグランドとの間の接続、または非接続を切り替える第１のスイッチング手段とは、例えば、PFC制御回路により直接制御される第１のMOSFETであり、前記インダクタの出力と直列に接続され、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のボディダイオードのアノード側が前記インダクタの出力と、負荷との間の接続、または非接続を切り替える第２のスイッチング手段とは、例えば、第２のMOSFETであり、前記PFC制御回路の出力信号が前記第１のスイッチング手段のオン信号である場合、前記PFC制御回路の出力信号が出力されてから所定時間遅延させた後、オン信号を出力し、前記PFC制御回路の出力信号が前記第１のスイッチング手段のオフ信号である場合、前記PFC制御回路の出力信号と同期して、オフ信号を出力する第１の制御回路とは、例えば、PFC制御回路の出力信号に基づいて第１のMOSFETのオンまたはオフを制御する出力信号を出力する制御回路であり、前記第１の制御回路からのオン信号に基づいて、前記第１のスイッチング手段をオンに制御し、前記第１の制御回路からのオフ信号に基づいて、前記第１のスイッチング手段をオフに制御する第１のオンオフ制御回路とは、例えば、第１の制御回路の出力信号により第１のMOSFETをオンまたはオフするコンプリメンタリ回路からなるオンオフ回路であり、前記PFCの制御回路の出力信号と同期して、前記PFC制御回路がオン信号の場合、オフ信号を出力し、前記PFC制御回路がオフ信号の場合、オン信号を出力する第２の制御回路とは、例えば、第２のMOSFETのオン信号またはオフ信号を出力信号として出力する制御回路であり、前記第２の制御回路からのオン信号に基づいて、前記第２のスイッチング手段をオンに制御し、前記第２の制御回路からのオフ信号に基づいて、前記第２のスイッチング手段をオフに制御する第２のオンオフ制御回路とは、例えば、第２の制御回路からの出力信号に基づいて、第２のMOSFETをオンまたはオフに制御するコンプリメンタリ回路からなるオンオフ回路である。
【００３０】
すなわち、第１の制御回路は、PFC制御回路より第１のMOSFETのオンに制御する信号が供給されてくると、所定時間だけ遅延させて第１のMOSFETをオンの状態にさせ、オフに制御する信号が供給されてくると、同期してオフの状態にさせる。第２の制御回路は、PFC制御回路より第１のMOSFETをオンに制御する信号が供給されてくると、第２のMOSFETを同期してオフの状態にさせ、PFC制御回路より第１のMOSFETをオフに制御する信号が供給されてくると、同期して第２のMOSFETをオンの状態にさせる。
【００３１】
結果として、PFC制御回路により第１のMOSFETをオンさせる制御信号が供給される場合、第２のMOSFETの持つ固有容量により、第２のMOSFETのゲート−ソース間電圧が、充分に低減されるまで遅延させた後、第１のMOSFETをオンにさせるので、第１および第２のMOSFETが同時オンとなる状態を回避することができる。また、PFC制御回路により第１のMOSFETをオフにさせる制御信号が供給される場合、第１のMOSFETのドレイン−ソース間の電圧が充分に上昇された状態を検出した後、第２のMOSFETをオンの状態に制御することにより、やはり、第１および第２のMOSFETが同時オンとなる状態を回避することができる。また、第１のMOSFETをオフする時はPFC制御回路の出力信号と同期させる事で力率改善機能も有効に機能させることができる。
【発明の効果】
【００３２】
本発明によれば、PFC回路による同期整流を容易で、かつ、安定的に実現させることが可能となる。
【図面の簡単な説明】
【００３３】
【図１】従来の力率改善回路の構成を説明する図である。
【図２】従来の力率改善回路の動作を説明する図である。
【図３】本発明を適用した力率改善回路の動作を説明する一実施の形態の構成例を示す図である。
【図４】図３の力率改善回路の動作を説明する図である。
【図５】図３の力率改善回路の動作を説明する図である。
【発明を実施するための形態】
【００３４】
図３は、本発明を適用した力率改善回路の一実施の形態の構成例を示す図である。
【００３５】
図３の力率改善回路は、ダイオードブリッジ１０１、インダクタ１０２、Nch-MOSFET（Metal Oxide Semiconductor Field Effect Transistor）（以降、単にMOSFETと称する）１０３，１０４、PFC（Power Factor Control）制御回路１０５、制御回路１０６、オンオフ回路１０７、オフ検知回路１０８、制御回路１０９、チャージポンプ回路１１０、オンオフ回路１１１、コンデンサ１１２、負荷１１３、および直流電源１１４より構成されている。
【００３６】
ダイオードブリッジ１０１の出力端子は、インダクタ１０２の一方の端部に接続されており、４個のダイオードより構成されており、交流電源を全波整流して直流電源に変換し出力する。
【００３７】
インダクタ１０２の一方の端部は、ダイオードブリッジ１０１の出力端子に接続されており、他方の端部は、MOSFET１０３のドレイン、オフ検知回路１０８の抵抗１６１の一方の端部、チャージポンプ回路１１０のコンデンサ２０２の他方の端部、オンオフ回路１１１の抵抗２１７の他方の端部、抵抗２１８の一方の端部、およびMOSFET１０４のソースに接続されている。
【００３８】
MOSFET１０３のドレインは、インダクタ１０２の他方の端部、オフ検知回路１０８の抵抗１６１の一方の端部、チャージポンプ回路１１０のコンデンサ２０２の他方の端部、オンオフ回路１１１の抵抗２１７の他方の端部、抵抗２１８の一方の端部、およびMOSFET１０４のソースに接続されている。MOSFET１０３のソースは接地されており、ゲートは、オンオフ回路１０７のトランジスタ１５３のエミッタ、およびトランジスタ１５４のエミッタに接続されている。MOSFET１０３は、オンオフ回路１０７より供給される信号により高周波でオン、またはオフが制御されることにより、ダイオードブリッジ１０１により整流された直流電源の電流波形を電圧波形と相似形の波形とすることで、力率を改善する。
【００３９】
MOSFET１０４のドレインは、コンデンサ１１２の一方の端部、および負荷１１３の一方の端部に接続されている。MOSFET１０４のゲートは、抵抗２１８の他方の端部、ダイオード２１４のカソード、およびトランジスタ２１５のエミッタに接続されている。MOSFET１０４のソースは、インダクタ１０２の他方の端部、MOSFET１０３のドレイン、オフ検知回路１０８の抵抗１６１の一方の端部、チャージポンプ回路１１０のコンデンサ２０２の他方の端部、オンオフ回路１１１の抵抗２１７の他方の端部、および抵抗２１８の一方の端部に接続されている。MOSFET１０４は、図１におけるダイオード３３と同様に機能するものであり、オンオフ回路１１１より供給される信号により高周波でオン、またはオフが制御される。
【００４０】
PFC制御回路１０５は、制御回路１０６，１０９に接続されており、MOSFET１０３のオン、またはオフを制御する高周波の出力信号を発生し、制御回路１０６，１０９に供給する。
【００４１】
制御回路１０６は、タイミング制御回路１２１、および開放部１２２より構成されており、PFC制御回路１０５より供給されてくる出力信号に基づいて、MOSFET１０３をオン、またはオフに制御するオン信号またはオフ信号をオンオフ回路１０７に供給する。
【００４２】
タイミング制御回路１２１は、抵抗１３１、コンデンサ１３２、コンパレータ１３３、抵抗１３４、および抵抗１３５より構成されている。抵抗１３１の一方の端部は、PFC制御回路１０５、および開放部１２２のダイオード１４１のカソードに接続されており、他方の端部は、コンデンサ１３２の一方の端部、ダイオード１４１のアノード、およびコンパレータ１３３の比較入力端子に接続されている。コンデンサ１３２の一方の端部は、抵抗１３１の他方の端部、ダイオード１４１のアノード、およびコンパレータ１３３の比較入力端子に接続されており、他方の端部は接地されている。
【００４３】
コンパレータ１３３の比較入力端子（Vin+）には、抵抗１３１の他方の端部、コンデンサ１３２の一方の端部、およびダイオード１４１のアノードが接続されており、基準入力端子（Vin-）には、抵抗１３５の他方の端部、および抵抗１３４の一方の端部が接続されている。抵抗１３４の一方の端部は、コンパレータ１３３の基準入力端子、および抵抗１３５の他方の端部が接続されており、他方の端部は接地されている。コンパレータ１３３の出力端子は、オンオフ回路１０７の抵抗１５１の他方の端部、抵抗１５２の一方の端部、およびトランジスタ１５３のベースに接続されている。抵抗１３５の一方の端部は、電源１１４、抵抗１５１の一方の端部、トランジスタ１５３のコレクタ、抵抗１６３の一方の端部、抵抗１６６の一方の端部、およびダイオード２０１のアノードに接続されており、他方の端部は、コンパレータ１３３の基準入力端子、および抵抗１３４の一方の端部に接続されている。
【００４４】
このような構成により、タイミング制御回路１２１は、PFC制御回路１０５より出力信号がオン信号（Hi信号）であるとき、抵抗１３１を介して徐々にコンデンサ１３２を充電させる。コンパレータ１３３は、比較入力端子に供給されるコンデンサ１３２の充電電圧が、所定時間だけ掛けて上昇し、コンパレータ１３３の基準入力端子に入力されている電圧（電源１１４より供給される電圧が、抵抗１３５，１３４の抵抗値により分圧された電圧）を超えるタイミングで、出力端子よりオン信号をオンオフ回路１０７に供給する。
【００４５】
また、開放部１２２は、ダイオード１４１より構成されており、ダイオード１４１のカソードがPFC制御回路１０５、および抵抗１３１の一方の端部に接続されている。また、ダイオード１４１のアノードは、抵抗１３１の他方の端部、コンデンサ１３２の一方の端部、およびコンパレータ１３３の比較入力端子に接続されている。このような構成により、開放部１２２は、PFC制御回路１０５より出力信号がオフ信号（Low信号）であるとき、ダイオード１４１を介して瞬時にコンデンサ１３２に充電されている電圧を開放する。このとき、コンパレータ１３３は、比較入力端子に供給されるコンデンサ１３２の充電電圧が、瞬時に降下し、コンパレータ１３３の基準入力端子に入力されている電圧を下回るタイミングで、出力端子よりオフ信号をオンオフ回路１０７に供給する。
【００４６】
オンオフ回路１０７は、抵抗１５１，１５２、およびNPN型のトランジスタ１５３、およびPNP型のトランジスタ１５４より構成されている、コンプリメンタリ回路である。抵抗１５１の一方の端部は、電源１１４、抵抗１３５の一方の端部、トランジスタ１５３のコレクタ、抵抗１６３，１６６の一方の端部、およびダイオード２０１のアノードに接続されており、他方の端部は、トランジスタ１５３のベース、抵抗１５２の一方の端部、およびコンパレータ１３３の出力端子に接続されている。抵抗１５２の一方の端部は、抵抗１５１の他方の端部、トランジスタ１５３のベース、およびコンパレータ１３３の出力端子に接続されており、他方の端部は、トランジスタ１５４のベースに接続されている。
【００４７】
トランジスタ１５３のベースは、抵抗１５１の他方の端部、抵抗１５２の一方の端部、およびコンパレータ１３３の出力端子に接続されている。トランジスタ１５３のコレクタは、電源１１４、抵抗１３５の一方の端部、ダイオード２０１のアノード、抵抗１５１の一方の端部、および抵抗１６３，１６６の一方の端部に接続されている。トランジスタ１５３のエミッタは、MOSFET１０３のゲート、およびトランジスタ１５４のエミッタに接続されている。トランジスタ１５４のベースは、抵抗１５２の他方の端部に接続されており、コレクタは接地され、エミッタは、トランジスタ１５３のエミッタ、およびMOSFET１０３のゲートに接続されている。
【００４８】
オンオフ回路１０７は、このような構成により、制御回路１０６よりMOSFET１０３のオン信号が供給されると、トランジスタ１５３，１５４をオンの状態となるので、MOSFET１０３のゲート電圧をHiに制御することにより、MOSFET１０３をオンに制御すると共に、オフ信号が供給されるとトランジスタ１５３，１５４をオフの状態となるので、MOSFET１０３のゲート電圧をLowに制御することにより、MOSFET１０３をオフに制御する。
【００４９】
オフ検知回路１０８は、抵抗１６１乃至１６４、および抵抗１６６、並びにコンパレータ１６５より構成されており、MOSFET１０３がオフの状態であることを検知すると、制御回路１０９の重複防止回路１７１にMOSFET１０３のオフ検知信号を供給する。
【００５０】
抵抗１６１の一方の端部は、インダクタ１０２の他方の端部、MOSFET１０３のドレイン、コンデンサ２０２の他方の端部、抵抗２１７の他方の端部、抵抗２１８の一方の端部、およびMOSFET１０４のソースに接続されており、他方の端部は、抵抗１６２の一方の端部、およびコンパレータ１６５の基準入力端子に接続されている。抵抗１６２の一方の端部は、抵抗１６１の他方の端部、およびコンパレータ１６５の基準入力端子に接続されており、他方の端部は接地されている。抵抗１６３の一方の端部は、電源１１４、抵抗１３５の一方の端部、ダイオード２０１のアノード、抵抗１５１の一方の端部、トランジスタ１５３のコレクタ、抵抗１６６の一方の端部に接続されており、他方の端部は、抵抗１６４の一方の端部、およびコンパレータ１６５の比較入力端子に接続されている。
【００５１】
抵抗１６４の一方の端部は、抵抗１６３の他方の端部、およびコンパレータの比較入力端子に接続されており、他方の端部は接地されている。
【００５２】
コンパレータ１６５の比較入力端子は、抵抗１６３の他方の端部、および抵抗１６４の一方の端部に接続されており、基準入力端子は、抵抗１６１の他方の端部、および抵抗１６２の一方の端部に接続されている。コンパレータ１６５の出力端子は、制御回路１０９の重複防止回路１７１におけるコンデンサ１８１の一方の端部、および抵抗１８２の一方の端部に接続されている。
【００５３】
抵抗１６６の一方の端部は、電源１１４、抵抗１３５の一方の端部、ダイオード２０１のアノード、抵抗１５１の一方の端部、トランジスタ１５３のコレクタ、抵抗１６３の一方の端部に接続されており、他方の端部は、コンパレータ１６５の出力端子、コンデンサ１８１の一方の端部、および抵抗１８２の一方の端部に接続されている。
【００５４】
このような構成により、オフ検知回路１０８は、MOSFET１０３のドレイン−ソース間電位を抵抗１６１，１６２の中間電位として測定し、MOSFET１０３がオフとなった場合、すなわち、コンパレータ１６５の比較入力端子が０Vとならず、抵抗１６３，１６４の中間電位として設定される基準入力端子の電圧よりも高い電圧となったとき、出力端子よりオフ検知信号としてLowの信号を出力する。
【００５５】
制御回路１０９は、重複防止回路１７１，１７２より構成されている。
【００５６】
重複防止回路１７１は、コンデンサ１８１、抵抗１８２，１８３、およびトランジスタ１８４より構成されている。コンデンサ１８１は、一方の端部が抵抗１６６の他方の端部、コンパレータ１６５の出力端子、および抵抗１８２の一方の端部に接続されており、他方の端部は、抵抗１８２の他方の端部、抵抗１８３の一方の端部、およびトランジスタ１８４のベースに接続されている。
【００５７】
抵抗１８２の一方の端部は、一方の端部が抵抗１６６の他方の端部、コンパレータ１６５の出力端子、およびコンデンサ１８１の一方の端部に接続されており、他方の端部は、コンデンサ１８１の他方の端部、抵抗１８３の一方の端部、およびトランジスタ１８４のベースに接続されている。
【００５８】
抵抗１８３の一方の端部は、コンデンサ１８１の他方の端部、抵抗１８２の他方の端部、およびトランジスタ１８４のベースに接続されており、他方の端部は接地されている。
【００５９】
トランジスタ１８４のベースは、コンデンサ１８１の他方の端部、抵抗１８２の他方の端部、および抵抗１８３の一方の端部に接続されており、エミッタは接地され、コレクタは、トランジスタ１９４のコレクタ、抵抗２１１の他方の端部、抵抗２１２の一方の端部、およびトランジスタ２１３のベースに接続されている。
【００６０】
このような構成により、重複防止回路１７１は、オフ検知回路１０８よりオフ検知信号が供給されると、トランジスタ１８４をオフにすることにより、MOSFET１０４のオン信号としてHi信号をオンオフ回路１１１に供給し、それ以外のときオフ信号としてLow信号をオンオフ回路１１１に供給する。
【００６１】
重複防止回路１７２は、コンデンサ１９１、抵抗１９２，１９３、およびトランジスタ１９４より構成されている。コンデンサ１９１は、一方の端部がPFC制御回路１０５、および抵抗１９２の一方の端部に接続されており、他方の端部は、抵抗１９２の他方の端部、抵抗１９３の一方の端部、およびトランジスタ１９４のベースに接続されている。
【００６２】
抵抗１９２の一方の端部は、PFC制御回路１０５、およびコンデンサ１９１の一方の端部に接続されており、他方の端部は、コンデンサ１９１の他方の端部、抵抗１９３の一方の端部、およびトランジスタ１９４のベースに接続されている。
【００６３】
抵抗１９３の一方の端部は、コンデンサ１９１の他方の端部、抵抗１９２の他方の端部、およびトランジスタ１９４のベースに接続されており、他方の端部は接地されている。
【００６４】
トランジスタ１９４のベースは、コンデンサ１９１の他方の端部、抵抗１９２の他方の端部、および抵抗１９３の一方の端部に接続されており、エミッタは接地され、コレクタは、トランジスタ１８４のコレクタ、抵抗２１１の他方の端部、抵抗２１２の一方の端部、およびトランジスタ２１３のベースに接続されている。
【００６５】
このような構成により、重複防止回路１７２は、PFC制御回路１０５よりMOSFET１０３をオンに制御するための出力信号が供給されると、トランジスタ１９４をオンに制御し、MOSFET１０４のオフ信号としてLow信号をオンオフ回路１１１し、それ以外のときオン信号としてHi信号をオンオフ回路１１１に供給する。
【００６６】
尚、制御回路１０９における重複防止回路１７１，１７２のオン信号はHiの信号であり、オフ信号はLow（０Ｖ）の信号であるが、それぞれの出力信号は結束されているため、いずれかがオフ信号を出力している限り、オンオフ回路１１１へはオフ信号としてLow信号が出力され、いずれもが同時にオン信号であるときにのみ、オンオフ回路１１１へはオン信号としてHi信号が出力される。
【００６７】
チャージポンプ回路１１０は、ダイオード２０１、およびコンデンサ２０２により構成されている。ダイオード２０１のアノードは、電源１１４、抵抗１３５，１５１，１６３，１６６のそれぞれの一方の端部、およびトランジスタ１５３のコレクタに接続されており、カソードは、コンデンサ２０２の一方の端部、抵抗２１１の一方の端部、およびトランジスタ２１３のコレクタに接続されている。
【００６８】
コンデンサ２０２の一方の端部は、ダイオード２０１のカソード、抵抗２１１の一方の端部、およびトランジスタ２１３のコレクタに接続されており、他方の端部は、インダクタ１０２の他方の端部、MOSFET１０３のドレイン、抵抗１６１の一方の端部、抵抗２１７の他方の端部、抵抗２１８の一方の端部、およびMOSFET１０４のソースに接続されている。
【００６９】
チャージポンプ回路１１０は、このような構成により、トランジスタ２１３のコレクタ−エミッタ間、およびダイオード２１４を介してMOSFET１０４のゲートに一定の電圧を重畳した電圧を印加することにより、MOSFET１０４のゲート−ソース間の電圧が過度に上昇するのを防止し、MOSFET１０４を保護する。
【００７０】
オンオフ回路１１１は、抵抗２１１，２１２、トランジスタ２１３、ダイオード２１４、トランジスタ２１５、ダイオード２１６、および抵抗２１７，２１８より構成されている。抵抗２１１の一方の端部は、ダイオード２０１のカソード、コンデンサ２０２の一方の端部、およびトランジスタ２１３のコレクタに接続されており、他方の端部は、トランジスタ１８４，１９４のそれぞれのコレクタ、抵抗２１２の一方の端部、およびトランジスタ２１３のベースに接続されている。
【００７１】
抵抗２１２の一方の端部は、トランジスタ１８４，１９４のそれぞれのコレクタ、抵抗２１１の他方の端部、およびトランジスタ２１３のベースに接続されており、他方の端部は、トランジスタ２１５のベース、およびダイオード２１６のカソードに接続されている。
【００７２】
トランジスタ２１３のベースは、トランジスタ１８４，１９４のそれぞれのコレクタ、抵抗２１１の他方の端部、および抵抗２１２の一方の端部に接続されており、コレクタは、ダイオード２０１のカソード、コンデンサ２０２の一方の端部、および抵抗２１１の一方の端部に接続されており、エミッタは、ダイオード２１４のアノードに接続されている。
【００７３】
ダイオード２１４のアノードは、トランジスタ２１３のエミッタに接続されており、カソードは、抵抗２１８の他方の端部、トランジスタ２１５のエミッタ、MOSFET１０４のゲートに接続されている。
【００７４】
トランジスタ２１５のエミッタは、ダイオード２１４のカソード、抵抗２１８の他方の端部、MOSFET１０４のゲートに接続されており、ベースは、抵抗２１２の他方の端部、およびダイオード２１６のカソードに接続されており、コレクタは、ダイオード２１６のアノード、および抵抗２１７の一方の端部に接続されている。
【００７５】
ダイオード２１６のカソードは、抵抗２１２の他方の端部、およびトランジスタ２１５のベースに接続されており、アノードは、トランジスタ２１５のコレクタ、および抵抗２１７の一方の端部に接続されている。
【００７６】
抵抗２１７の一方の端部は、トランジスタ２１５のコレクタ、およびダイオード２１６のアノードに接続されており、他方の端部は、MOSFET１０４のソース、抵抗２１８の一方の端部、コンデンサ２０２の他方の端部、抵抗１６１の一方の端部、MOSFET１０３のドレイン、およびインダクタ１０２の他方の端部に接続されている。
【００７７】
抵抗２１８の一方の端部は、MOSFET１０４のソース、抵抗２１７の他方の端部、コンデンサ２０２の他方の端部、抵抗１６１の一方の端部、MOSFET１０３のドレイン、およびインダクタ１０２の他方の端部に接続されており、他方の端部は、ダイオード２１４のカソード、トランジスタ２１５のエミッタ、MOSFET１０４のゲートに接続されている。
【００７８】
オンオフ回路１１１は、このような構成により、制御回路１０９よりMOSFET１０４のオン信号が供給されると、トランジスタ２１３，２１５がオンの状態となるので、チャージポンプ回路１１０からの電圧を、MOSFET１０４のゲート電圧として印加することで、Hiに制御することにより、MOSFET１０４をオンに制御する。またオンオフ回路１１１は、制御回路１０９よりMOSFET１０４のオフ信号が供給されるとトランジスタ２１３，２１５がオフの状態となるので、チャージポンプ回路１１０からの電圧が遮断され、MOSFET１０４のゲート電圧をLowに制御することにより、MOSFET１０４をオフに制御する。
【００７９】
次に、図４，図５を参照して、図３の力率改善回路の動作について説明する。
【００８０】
尚、図４，図５において、実線は、PFC制御回路１０５の出力信号の波形を示し、点線はMOSFET１０３のゲート電圧を示す。また、図４において、一点鎖線は、コンパレータ１３３の比較入力端子の電圧を示し、２点差線は、基準入力端子の電圧を示している。さらに、図５において、１点鎖線は、MOSFET１０４のゲート電圧を示し、２点鎖線は、MOSFET１０３のソース−ドレイン間電圧である。また、図４における時刻ｔ１と図５における時刻ｔ１とは、表示位置がオフセットされているが、同一タイミングである。さらに、それぞれの図における波形レベルおよびオフセットも異なるが、ここでは、図４、および図５におけるそれぞれの波形の大小関係、およびタイミングについてのみを着目して説明するものとする。また、各波形は、実際に重なる部分があるが、説明の都合上多少上下にずらしている。
【００８１】
まず、PFC制御回路１０５が、図４の実線で示されるように、時刻ｔ１において、MOSFET１０３をオンにすることを指示する出力信号（Hi信号）を制御回路１０６，１０９に供給するとき、制御回路１０６のタイミング制御回路１２１は、図４の一点鎖線で示されるように、抵抗１３１を介してコンデンサ１３２を充電し、コンデンサ１３２の充電電圧、すなわち、コンパレータ１３３の比較入力端子の電圧を徐々に上昇させる。
【００８２】
時刻ｔ１乃至ｔ２において、コンデンサ１３２の充電電圧である、コンパレータ１３３の比較入力端子の電圧は、図４の２点鎖線で示される基準入力端子の電圧よりも低いため、出力端子よりLowのオフ信号が出力される。この結果、図４，図５の点線で示されるように、時刻ｔ１乃至ｔ２においては、オンオフ回路１０７において、トランジスタ１５３，１５４がオフの状態となるため、MOSFET１０３のゲートはLowの状態となり、MOSFETはオフの状態となっている。
【００８３】
そして、図４の一点鎖線で示されるように、コンデンサ１３２の充電電圧であるコンパレータ１３３の比較入力端子の電圧が上昇し、時刻ｔ２で示されるように、図４の２点鎖線で示されているコンパレータ１３３の基準入力端子に印加される電圧を越えると、コンパレータ１３３は、出力端子よりHiの信号を出力する。このため、オンオフ回路１０７におけるトランジスタ１５３，１５４がオンの状態となることにより、MOSFET１０３のゲートにHiの信号を出力することにより、点線で示されるように、MOSFET１０３がオンの状態となる。
【００８４】
このとき、制御回路１０９の重複防止回路１７２は、PFC制御回路１０５からHiの信号の供給を受けることにより、PFC制御回路１０５からのHiの信号を受けるタイミングと同期してトランジスタ１９４をオンとする。このため、オンオフ回路１１１におけるトランジスタ２１５がオンの状態となるので、MOSFET１０４のゲート電圧は、直前において、チャージポンプ回路１１０より供給されていた電圧が遮断され、オンとされていたHiの状態から、電圧が下降し、時刻ｔ２よりも前に、オフの状態となっている。さらに、MOSFET１０３がオンとされることにより、接地電位（０Ｖ）まで降下する。
【００８５】
すなわち、PFC制御回路１０５によりMOSFET１０３をオンの状態に制御する出力信号が出力された場合、MOSFET１０４は、同期してオフの状態とされると共に、コンデンサ１３２の容量により設定される所定時間だけ遅れてからMOSFET１０３はオンとされることにより、MOSFET１０３，１０４が同時にオンの状態とさせないようにすることができる。
【００８６】
一方、図４，図５における時刻ｔ３で示されるように、PFC制御回路１０５よりMOSFET１０３をオフの状態に制御する出力信号が出力された場合、すなわち、Low信号が出力された場合、制御回路１０６におけるタイミング制御回路１２１においては、コンデンサ１３２に充電された電圧が、開放部１２２のダイオード１４１を介して開放されることになるので、コンパレータ１３３の比較入力端子の電圧は、PFC制御回路１０５からの出力信号と同期して瞬時に０Vとなる。このため、コンパレータ１３３は、Low信号をオンオフ回路１０７に供給するので、オンオフ回路１０７のトランジスタ１５３，１５４がオフとなり、MOSFET１０３のゲート電圧も０Vに降下する。
【００８７】
結果として、PFC制御回路１０５からLow信号が出力される場合、そのタイミングに同期してMOSFET１０３もオフの状態に移行するので電流をサイン波に近似する力率改善機能も有効に機能する。
【００８８】
このとき、MOSFET１０３のソース−ドレイン間電圧は、内部の微小静電容量の影響により僅かながら電圧の上昇が遅れる。
【００８９】
オフ検出回路１０８のコンパレータ１６５は、基準入力端子に入力されるMOSFET１０３のソース−ドレイン間電圧に基づいた抵抗１６１，１６２による分圧電位と、比較入力端子に入力される電源１１４からの電源電圧を抵抗１６３，１６４による分圧電位とを比較し、MOSFET１０３のソース−ドレイン間電圧に基づいた分圧電位が、電源電圧に基づいた分圧電位よりも大きくなったとき、すなわち、MOSFET１０３が確実にオフしたタイミングにおいて、MOSFET１０３のオフを検出し、出力端子よりMOSFET１０３のオフを検出したことを示すオフ検知信号としてLow信号を出力する。
【００９０】
この結果、図５で示されるように、時刻ｔ４において、MOSFET１０３のオフを検出すると、オフ検知回路１０８のコンパレータ１６５はオフ検知信号であるLow信号を重複防止回路１７１に供給する。重複防止回路１７１は、このオフ検知信号に基づいて、トランジスタ１８４をオフとすることにより、オンオフ回路１１１に対してオンを指示する。
【００９１】
また、チャージポンプ回路１１０により電源電圧１１４を調整する事で一定電圧分重畳された電圧がMOSFET１０４のゲートに印加されるので、MOSFET１０４のゲート−ソース間の定格電圧以下に設定することで、MOSFET１０４のゲート−ソース間に過大な電圧を印加することを防止することができ、保護することが可能となる。
【００９２】
また、オンオフ回路１０７，１１１は、いずれもコンプリメンタリ回路として構成されているため、高速で動作することができるので、オン、またはオフの切替を高速で実現することが可能となる。
【００９３】
ところで、PFC制御回路１０５からLow信号が出力される場合、同期して制御回路１０９の重複防止回路１７２は、トランジスタ１９４がオフの状態とされる。しかしながら、PFC制御回路１０５からLow信号が出力された直後からオフ検知信号が出力されるまでは、重複防止回路１７１のトランジスタ１８４がオンとなっているため、オンオフ回路１１１は動作しない状態となっている。すなわち、オフ検知回路１０８、および重複防止回路１７１が存在しない場合、PFC制御回路１０５からLow信号が出力されるタイミングに同期してオンオフ回路１１１が動作して、MOSFET１０４がオンしてしまう恐れがあり、この場合、上述したMOSFET１０３の微小静電容量により僅かながら、MOSFET１０３，１０４が同時にオンとなる状態が発生する恐れがある。オフ検知回路１０８、および重複防止回路１７１は、MOSFET１０３が完全にオフとなる状態となるまで、オンオフ回路１１１の動作をさせないようにすることで、MOSFET１０４をオンにさせないようにすることができるので、MOSFET１０３，１０４が同時にオンとならないようにさせることができる。結果として、同期整流の動作を容易で、かつ、安定的に実現させることが可能となる。
【００９４】
尚、図５で示す通りMOSFET１０３のスイッチングスピードが速く、MOSFET１０４のスイッチングスピードが遅い場合、重複防止回路１７１が存在しない状態においても、PFC制御回路１０５からLow信号が出力されてからすぐにはMOSFET１０４はオンしない。このため、図５で示されるようなスイッチングスピードの条件が満たされれば、同時オンを防ぐ事は可能である。したがって、図５で示されるようなスイッチングスピードの条件を満たすといった周辺定数やMOSFETの選択によって、重複防止回路１７１やオフ検知回路１０８は、省略することもでき、更に安価にPFCの同期整流を実現する事が可能となる。
【００９５】
すなわち、以上の動作を纏めると、PFC制御回路１０５によりMOSFET１０３をオンに動作させる出力信号が出力された場合、制御回路１０６が所定時間（例えば、図５の時刻ｔ１乃至ｔ２）だけ遅延させてオンオフ回路１０７を動作させて、MOSFET１０３をオンにさせる。このとき、制御回路１０９の重複防止回路１７２は、トランジスタ１９４をオンにすることで、PFC制御回路１０５からの出力信号に同期してオンオフ回路１１１のトランジスタ２１５をオンする事でMOSFET１０４の動作を停止させる。
【００９６】
一方、PFC制御回路１０５よりMOSFET１０５をオフに動作させる出力信号が出力された場合、制御回路１０６は同期してオンオフ回路１０７を動作させて、MOSFET１０３をオフにさせる。このとき、制御回路１０９の重複防止回路１７２は、PFC制御回路１０５からの出力信号に同期してトランジスタ１９４をオフにする。また、オフ検知回路１０８は、MOSFET１０３のソース−ドレイン間電圧を計測し、所定電圧以上となる状態、すなわち、完全にMOSFET１０３がオフの状態となったとき、オフ検知信号（Low信号）を制御回路１０９の重複防止回路１７１に供給する。重複防止回路１７１は、このオフ検知信号に基づいて、トランジスタ１８４をオフにすることにより、オンオフ回路１１１の動作を開始させ、チャージポンプ回路１１０により昇圧された電圧をMOSFET１０４のゲートに印加し、MOSFET１０４をオンにする。しかしながら、上述したように、重複防止回路１７１やオフ検知回路１０８は周辺定数の選択次第で必ず必要というわけではない。
【００９７】
すなわち、PFC制御回路１０５がMOSFET１０３をオンにするように指示したとき、MOSFET１０４は同期してオフとされるの対して、そのタイミングから所定時間だけ遅延してMOSFET１０３はオンされる。また、PFC制御回路１０５がMOSFET１０３をオフにするように指示したとき、MOSFET１０３は同期してオフとされるの対して、MOSFET１０３のソース−ドレイン間電圧が充分な電圧となるまでの所定時間（例えば、図５の時刻ｔ３乃至ｔ４）だけ遅延してMOSFET１０４がオンされる。
【００９８】
結果として、MOSFET１０３，１０４は、いずれもオンの指示がなされてから所定時間だけ遅延してからオンされると共に、いずれもオフの指示がなされると同期してオフの状態とされるので、双方が同時にオンとされる状態が回避され、容易で、かつ、安定的に同期整流を実現することが可能となる。
【００９９】
以上の如く、本発明のPFC制御回路を用いた力率改善回路によれば、NチャネルMOSFETを利用することで電力損失を低減すると共に、１個のPFC制御回路からの信号に基づいて、２個のNチャンネルMOSFETの動作を切り替える際、瞬時にオフを実行させると共に、それぞれ所定の時間だけ遅らせてオンにさせるようにすることで、２個のNチャンネルMOSFETが同時にオンの状態にさせないようにすることが可能となる。結果として、２個のNチャンネルMOSFETが同時にオンとされることで発生する貫通電流により生じる事故を防止し、同期整流の制御を容易で、かつ、安定的に実現することが可能となる。
【符号の説明】
【０１００】
１０１  全波整流回路
１０２  インダクタ
１０３，１０４  Nch-MOSFET
１０５  PFC制御回路
１０６  制御回路
１０７  オンオフ回路
１０８  オフ検知回路
１０９  制御回路
１１０  チャージポンプ回路
１１１  オンオフ回路
【図１】
2010200410.tif 000003
【図２】
2010200410.tif 000004
【図３】
2010200410.tif 000005
【図４】
2010200410.tif 000006
【図５】
2010200410.tif 000007