(57)【要約】【課題】  オン特性に優れるとともにオフ電流の上昇を抑制した薄膜トランジスタを実現する。【解決手段】  基板上に配置された第１ゲート電極と、第１ゲート電極の上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜の上に一方側が非晶質シリコン層となり他方側が微結晶シリコン層となるように積層されたチャンネル層と、チャンネル層のチャンネル領域を挟んで配置されたソース電極およびドレイン電極と、チャンネル層の上に形成された第２ゲート絶縁膜と、第２ゲート絶縁膜の上に配置された第２ゲート電極とを備え、第１ゲート電極および第２ゲート電極のうち微結晶シリコン層側となる一方のゲート電極はソース電極またはドレイン電極との間にオフセット領域を有し、非晶質シリコン層側となる他方の電極はオフセット領域まで延在する薄膜トランジスタとした。【選択図】  図１
2010245162.tif 000002
【特許請求の範囲】
【請求項１】
基板上に配置された第１ゲート電極と、前記第１ゲート電極の上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜の上に一方側が微結晶シリコン層となり他方側が非晶質シリコン層となるように積層されたチャンネル層と、前記チャンネル層のチャンネル領域を挟んで配置されたソース電極およびドレイン電極と、前記チャンネル層の上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上に配置された第２ゲート電極とを備え、
前記第１ゲート電極および前記第２ゲート電極のうち前記微結晶シリコン層側にある一方のゲート電極と前記ソース電極または前記ドレイン電極との間にオフセット領域を有し、前記非晶質シリコン層側にある他方のゲート電極は前記オフセット領域の少なくとも一部と重なる領域に配置される薄膜トランジスタ。
【請求項２】
第１ゲート電極と第２ゲート電極とを接続する接続部を有する請求項１に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイなどに使用される薄膜トランジスタに関する。
【背景技術】
【０００２】
近年、薄膜トランジスタを用いた表示デバイスでは、ゲートドライバ一体型液晶ディスプレイや有機ＥＬ駆動回路内蔵ディスプレイなど、アレイ基板にある程度大きな規模の回路を作りこむことが行われている。これらのデバイスの回路部分では、大きいオン電流が必要であるため、高移動度の薄膜トランジスタが適している。このような薄膜トランジスタとして従来はコプレーナ型の低温ポリシリコン薄膜トランジスタが一般的であった。しかし、コプレーナ型低温ポリシリコン薄膜トランジスタの製造には、成膜したアモルファスシリコンをレーザーアニールして結晶化させる工程、イオン注入の工程、また注入した不純物を活性化させるアニール工程などが必要である。このような低温ポリシリコン薄膜トランジスタの製造プロセスは複雑である。これらの欠点を解消するため、従来の逆スタガ型の薄膜トランジスタ構造のまま、チャネル部のシリコンを微結晶として移動度の向上を図った微結晶薄膜トランジスタが開発されている。
【０００３】
たとえば特許文献１では、液晶ディスプレイ用の周辺駆動回路用薄膜トランジスタとしてチャネルを多結晶質及び微結晶、非晶質シリコンの３層積層構造とした逆スタガ構造とすることによりオン特性に優れた薄膜トランジスタを作製している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２２６６５６号広報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし微結晶シリコンは非晶質シリコンと比較してバンドギャップが狭く、微結晶シリコンで薄膜トランジスタを形成した場合、オフ電流の低減が困難であった。そこで、オン特性に優れるとともにオフ電流の上昇を抑制した薄膜トランジスタを実現することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の薄膜トランジスタは、基板上に配置された第１ゲート電極と、第１ゲート電極の上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜の上に一方側が微結晶シリコン層となり他方側が非晶質シリコン層となるように積層されたチャンネル層と、チャンネル層のチャンネル領域を挟んで配置されたソース電極およびドレイン電極と、チャンネル層の上に形成された第２ゲート絶縁膜と、第２ゲート絶縁膜の上に配置された第２ゲート電極とを備え、第１ゲート電極および第２ゲート電極のうち微結晶シリコン層側にある一方のゲート電極はソース電極またはドレイン電極との間にオフセット領域を有し、非晶質シリコン層側にある他方のゲート電極はオフセット領域の少なくとも一部と重なる領域に配置される薄膜トランジスタとした。
【発明の効果】
【０００７】
本発明の薄膜トランジスタは、非晶質シリコン層と微結晶シリコン層とが積層されたチャンネル層と、微結晶シリコン層側の一方のゲート電極とソース電極またはドレイン電極との間にオフセット領域を有し、非晶質シリコン層側の他方のゲート電極はオフセット領域の少なくとも一部と重なる領域に配置される。このため、薄膜トランジスタがオン状態となった際に、一方のゲート電極が形成された領域は高移動度の微結晶シリコン層により低抵抗となる。微結晶シリコン層側ではオフセット領域はゲート電極がないので高抵抗層であるが、反対側の非晶質シリコン層側に他方のゲート電極が配置されるので、電流は非晶質シリコン層側を迂回して流れる。また、薄膜トランジスタがオフの場合には、微結晶シリコン部分は通常のオフセット構造の薄膜トランジスタとして機能し、バンドギャップの狭さに起因するオフ電流の上昇を抑制できる。従ってオン特性に優れるとともにオフ電流の上昇を抑制した薄膜トランジスタを実現できる。
【図面の簡単な説明】
【０００８】
【図１】本実施の形態１の薄膜トランジスタの構造を示す断面図である。
【図２】本実施の形態１の薄膜トランジスタの動作を示す断面図である。
【図３】本実施の形態１の薄膜トランジスタの構造を示す上面図である。
【図４】本実施の形態２の薄膜トランジスタの構造を示す断面図である。
【図５】本実施の形態２の薄膜トランジスタの動作を示す断面図である。
【図６】本実施の形態３の薄膜トランジスタの構造を示す断面図である。
【図７】本実施の形態３の薄膜トランジスタの動作を示す断面図である。
【図８】本実施の形態３の薄膜トランジスタの構造を示す上面図である。
【発明を実施するための形態】
【０００９】
＜実施の形態１＞
図１は本実施の形態１の薄膜トランジスタの構造を示す断面図である。ガラスなどの絶縁性の基板１０の上に、たとえばモリブデンやタングステンなどの金属で構成される第１ゲート電極１、その第１ゲート電極１を覆う、たとえば非晶質の窒化ケイ素からなる第１ゲート絶縁膜２、第１ゲート絶縁膜２の上に非晶質シリコンで構成される第１チャネル層３、その第１チャネル層３の上に接する微結晶シリコンで構成される第２チャネル層４が順次積層される。第２チャネル層４の上の一部には導電性を付与するために不純物であるリンが添加された非晶質シリコンからなるソース・ドレイン層５、そのソース・ドレイン層５の上にたとえばアルミニウムなどの金属から構成されるソース電極６ａ、ドレイン電極６ｂが形成されている。
【００１０】
ソース・ドレイン層５およびソース電極６ａ、ドレイン電極６ｂはそれぞれソース領域とドレイン領域とに分割されて形成されており、ソース領域とドレイン領域との間にはソース・ドレイン層５およびソース・ドレイン電極６ａ、６ｂが形成されないチャンネル領域を有する。ソース・ドレイン層５およびソース電極６ａ、ドレイン電極６ｂ、これらが形成されていないチャンネル領域の第２チャネル層４の上はたとえば非晶質の窒化ケイ素からなる第２ゲート絶縁膜７によって覆われている。第２ゲート絶縁膜７は層間絶縁膜に兼用されてもよい。また図のように以上の構造の上を絶縁性の保護層１１で覆ってもよい。また、第２チャネル層４のチャンネル領域の厚みはソース・ドレイン領域に比べて薄くなっていてもよい。
【００１１】
チャンネル領域の第２チャネル層４の上には第２ゲート絶縁膜７を介して金属や透明導電膜などで構成される第２ゲート電極８が形成されている。この第２ゲート電極８のチャンネル方向の長さであるゲート長Ｇ２は、ソース領域とドレイン領域との間の間隔であるチャンネル領域の長さＬＣに比べて小さい。また、チャンネル領域の長さＬＣは基板側にある第１ゲート電極１のゲート長Ｇ１よりも少し短い。基板に垂直な方向から見た場合、チャンネル領域は第１ゲート電極１の形成された領域内に包含され、また第２ゲート電極８はチャンネル領域に包含される。また、第２チャネル層４側にソース電極６ａやドレイン電極６ｂが形成された領域と、第１チャネル層３側に形成された第１ゲート電極１が形成された領域とは一部重なる。第１ゲート電極１がチャンネル領域の長さＬＣより短いので、第１ゲート電極１とソース電極６ａやドレイン電極６ｂとの間にはゲート電極や低抵抗のソース・ドレイン層５がないオフセット領域ＯＦが存在する。図はオフセット領域ＯＦが第１ゲート電極１に対してソース電極６ａ側とドレイン電極６ｂ側との両側にある場合であるが、いずれか一方のみに形成されるように第１ゲート電極１を配置してもよい。
【００１２】
図２は本実施の形態１の薄膜トランジスタの動作を示す断面図である。図は薄膜トランジスタの第１ゲート電極１および第２ゲート電極８に正の電圧が印加され、トランジスタがオンとなった状態を示している。第１チャネル層３の第１ゲート電極１に対向する側である基板側には下部の第１ゲート電極１の正の電圧により反転層Ａが誘起される。また、第２チャネル層４の第２ゲート電極８に対向する側、つまり基板と反対側には上部の第２ゲート電極８の正の電圧により反転層Ｂが誘起される。図中に示した点線Ｌはこの状態で主として電流流れる電流経路を示している。
【００１３】
ソース電極６ａからドレイン電極６ｂへ流れる電流は、まずソース電極６ａからソース・ドレイン層５、微結晶シリコンからなる第２チャネル層４を経て、第２ゲート電極８が形成されていないオフセット領域ＯＦでチャンネル層の反対側の面の第１ゲート電極１側にできた第１チャンネル層の反転層Ａに入って流れる。次いで第２ゲート電極８の形成された領域では第２チャネル層４側にできた反転層Ｂを主に通過する。
【００１４】
本実施の形態１の薄膜トランジスタは、微結晶シリコンからなる第２チャネル層４側の第２ゲート電極８がチャンネル長さＬＣよりも短いため、チャンネル領域内に第２チャネル層４側に反転層ができないオフセット領域ＯＦを有する。オン状態でオフセット領域ＯＦは高抵抗であり、電流はこの領域を迂回して、下部の第１ゲート電極１により誘起された反転層Ａを経由する。第２ゲート電極８の形成された領域では、非晶質シリコンからなる第１チャネル層３の反転層Ａよりも微結晶シリコンからなる第２チャネル層４の反転層Ｂの方が低抵抗であるので、主として第２チャネル層４の反転層Ｂを流れる。ドレイン電極６ｂ側のオフセット領域ＯＦでも反転層Ａを経由した後、ドレイン電極６ｂに至る。
【００１５】
第１ゲート電極１および第２ゲート電極８へのオンまたはオフの電圧印加は同時に行われるとよい。たとえばトランジスタをオンにする際にはそれらのゲート電極に正の電圧を印加し、オフとする際には負電圧を印加するか、または電圧を印加しない。
【００１６】
図３は本実施の形態１の薄膜トランジスタの構造を説明する上面図である。なお図１は図３中の点線Ｚ−ＺＺの断面図に相当する。図３は微結晶シリコンからなる第２チャネル層４側から見た図であり、第２チャネル層４側はソース電極６ａとドレイン電極６ｂと第２ゲート電極８との間にオフセット領域ＯＦがあり、非晶質シリコンからなる第１チャネル層３側にある第１ゲート電極１は少なくともオフセット領域ＯＦと重なる領域に配置される。なお、図３は基板１に垂直な方向から見た場合の第１ゲート電極１、オフセット領域ＯＦ、第２ゲート電極８の重なりを示す図であり、ゲート絶縁膜２、７や保護膜１１、基板１０は省略した。また、上面からみたチャンネル層や各電極の形状や配置は種々の変更に可能である。ソース電極６ａには配線２１ａ、ドレイン電極６ｂには配線２１ｂ、ゲート電極１または８には配線２１ｃが接続され、それぞれの電極には配線２１ａ、２１ｂ、２１ｃを通じて電気信号が印加される。
【００１７】
第１ゲート電極１と第２ゲート電極８とは第１チャネル層３や第２チャネル層４が形成された領域より外側に延在し、その領域で相互に接続される接続部１７を有するようにしてもよい。第１ゲート電極１と第２ゲート電極８とが同じノードに接続されて、そのノードに同じ電圧を印加するようにするとオンオフの制御が簡単である。図には示さないが第２ゲート絶縁膜７に第１ゲート電極１に達するコンタクトホールを形成した後に第２ゲート電極８を形成すると、コンタクトホール内で第１ゲート電極１と第２ゲート電極８とが電気的に接続される接続部１７が形成される。また、このような接続部はコンタクトホールを用いた接続箇所に限らず、たとえば、さらに上層に配線層を形成し、その配線層によって第１ゲート電極１と第２ゲート電極８とを接続した部分であってもよい。
【００１８】
非晶質シリコンの第１チャネル層３、その上に接する微結晶シリコンの第２チャネル層４とは、シラン（ＳｉＨ４）ガスと水素（Ｈ２）ガスを原料にプラズマＣＶＤ装置を用いて連続的に成膜される。それらの成膜条件の一例を挙げると、微結晶シリコンの成膜条件は、雰囲気圧力４００Ｔｏｒｒ（すなわち約５３３３０Ｐａ）、シラン分圧と水素分圧との比比率は０．０５対９．９５、基板温度２００℃、投入電力密度は約３Ｗ／ｃｍ２であり、非晶質シリコンの成膜条件は、雰囲気圧力４００Ｔｏｒｒ（すなわち約５３３３０Ｐａ）、シラン分圧と水素分圧との比率は１．５対８．５、基板温度２００℃、投入電力密度は約３Ｗ／ｃｍ２）である。また、液晶表示用のＴＦＴ基板などでは第２ゲート絶縁膜７は層間絶縁膜と兼用が可能であり、第２ゲート電極８は画素電極やブラックマトリックス、上部配線などと兼用が可能である。このため、本構造の薄膜トランジスタは、通常の薄膜トランジスタと同じ生産コストで作成が可能である。
【００１９】
以上のように、本実施の形態１の薄膜トランジスタは、基板１０上に配置された第１ゲート電極１と、第１ゲート電極１の上に形成された第１ゲート絶縁膜２と、第１ゲート絶縁膜２の上に第１チャンネル層３である非晶質シリコン層と第２チャンネル層４である微結晶シリコン層とが積層されたチャンネル層と、そのチャンネル層のチャンネル領域を挟んで配置されたソース電極６ａおよびドレイン電極６ｂと、チャンネル層の上に形成された第２ゲート絶縁膜７と、第２ゲート絶縁膜７の上に配置された第２ゲート電極８とを備える。第１ゲート電極１および前記第２ゲート電極８のうち第２ゲート電極８は第２チャンネル層４の微結晶シリコン層側となる一方のゲート電極である。この第２ゲート電極８のゲート長Ｇ２はチャンネル領域の長さＬＣより短いので、チャンネル層には第２ゲート電極８とソース電極６ａまたはドレイン電極６ｂとの間にオフセット領域ＯＦを有する。また、第２ゲート電極８とチャンネル層を挟んで反対側にある第１ゲート電極１は第１チャンネル層３の非晶質シリコン層側となる他方のゲート電極である。第１ゲート電極１とチャンネル層を挟んで反対側にある第２ゲート電極８はチャンネル層の第１ゲート電極１のオフセット領域ＯＦまで延在する。第１ゲート電極のゲート長Ｇ１は第２ゲート電極のゲート長Ｇ２よりも長い構造としている。ソース電極６ａとドレイン電極６ｂとは微結晶シリコン層側に配置され、第１ゲート電極１が形成された領域はチャンネル領域を包含しており、チャンネル層の第１ゲート電極１が形成された面と反対側の面に形成されたソース・ドレイン電極の領域に部分的に重なっている。
【００２０】
このため、微結晶シリコン層側はチャンネル領域に比べてゲート長が短いゲートオフセット構造を有し、オン状態でも高抵抗のオフセット領域ＯＦを有する。上記のように、他方のゲート電極である第１ゲート電極１はオフセット領域の少なくとも一部と重なる領域に配置されるので、そのオフセット領域ＯＦに微結晶シリコン層表面と反対側の非晶質シリコン層表面側に反転層ができる。このため、高抵抗のオフセット部分を迂回してオン電流の低下をある程度抑えられる。一方、薄膜トランジスタがオフ状態となる時には第２ゲート電極はオフセット構造となっているため、ゲート電圧が負電圧時には、微結晶チャネル部とソース・ドレイン部との界面でのトンネル電流を抑制する。このため、本構造の薄膜トランジスタは、バンドギャップの狭い微結晶シリコンをチャネル材料に用いて、低いオフ電流と高いオン電流を両立できる。また、生産コストを上昇させずに高いオン電流と低いオフ電流の薄膜トランジスタが得られる。
【００２１】
＜実施の形態２＞
図４は本実施の形態２の薄膜トランジスタの構造を示す断面図である。実施の形態１の薄膜トランジスタと比べて、非晶質シリコン層と微結晶シリコン層とが積層されたチャンネル層、非晶質シリコン層側と微結晶シリコン層側とにゲート電極を有する点は同様であるが、それぞれの位置関係が異なる。基板側の第１チャンネル層３が微結晶シリコン層からなり、基板と反対側の第２チャンネル層４が非晶質シリコン層からなる。
【００２２】
ガラスなどの絶縁性の基板１０の上に、たとえばモリブデンやタングステンなどの金属で構成される第１ゲート電極１、その第１ゲート電極１を覆うたとえば非晶質の窒化ケイ素からなる第１ゲート絶縁膜２、第１ゲート絶縁膜２の上に微結晶シリコンで構成される第１チャネル層３、その第１チャネル層３の上に接する非晶質シリコンで構成される第２チャネル層４が順次積層される。第２チャネル層４の上の一部には導電性を付与するために不純物であるリンが添加された非晶質シリコンからなるソース・ドレイン層５、そのソース・ドレイン層５の上にたとえばアルミニウムなどの金属から構成されるソース電極６ａ、ドレイン電極６ｂが形成されている。
【００２３】
ソース電極６ａ、ドレイン電極６ｂはそれぞれソース領域とドレイン領域とに分割されて形成されており、ソース電極６ａとドレイン電極６ｂとの間のチャンネル領域にはソース・ドレイン層５およびソース・ドレイン電極６ａ、６ｂが形成されない領域を有する。また、ソース・ドレイン層５はソース電極側およびドレイン電極側の下部からチャンネル領域の上にも一部延在する。ソース・ドレイン層５およびソース・ドレイン電極６ａ、６ｂ、これらが形成されていないチャンネル領域の第２チャネル層４の上はたとえば非晶質の窒化ケイ素からなる第２ゲート絶縁膜７によって覆われている。第２ゲート絶縁膜７は層間絶縁膜にも兼用される。また図のように以上の構造を絶縁性の保護層１１で覆ってもよい。また、図のように第２チャネル層４のチャンネル領域の厚みはソース・ドレイン領域に比べて薄くなっていてもよい。
【００２４】
チャンネル領域の第２チャネル層４の上には第２ゲート絶縁膜７を介して金属や透明導電膜などで構成される第２ゲート電極８が形成されている。また、第２ゲート電極８はチャンネル領域よりもわずかに小さいが概ね全領域の上を覆うように形成されている。ソース電極とドレイン電極の間であるチャンネル領域の長さＬＣよりも第２ゲート電極８のゲート長Ｇ２はわずかに小さい。第２ゲート電極８はチャンネル領域のソース・ドレイン層５が形成されない領域のすべてと、ソース・ドレイン層５が形成された領域の大部分とを第２ゲート絶縁膜７を介して覆っている。一方、基板側の第１ゲート電極１のゲート長Ｇ１は第２ゲート電極８のゲート長Ｇ２よりも短い。図には示さないが、基板に垂直な方向から見た場合、第１ゲート電極１が形成された領域は、チャンネル層のソース・ドレイン層５が形成されない領域のすべてと、ソース・ドレイン層５が形成された領域の一部と重なっている。また、第１ゲート電極１が形成された領域とソース電極６ａまたはドレイン電極６ｂが形成された領域との間にオフセット領域ＯＦを有する。
【００２５】
図５は本実施の形態２の薄膜トランジスタの動作を示す断面図である。図は薄膜トランジスタの第１ゲート電極１および第２ゲート電極８に正の電圧が印加され、トランジスタがオンとなった状態を示している。第１チャネル層３の第１ゲート電極１に対向する側である基板側には下部の第１ゲート電極１の正の電圧により反転層Ｅが誘起される。また、第２チャネル層４の第２ゲート電極８に対向する側である基板と反対側には上部の第２ゲート電極８の正の電圧により反転層Ｆが誘起される。図中に示した点線Ｌはこの状態で主として電流流れる電流経路を示している。
【００２６】
ソース電極６ａからドレイン電極６ｂへ流れる電流は、まずソース電極６ａからソース・ドレイン層５を経て、第１ゲート電極１が形成されないオフセット領域ＯＦでは第２チャネル層４の反転層Ｆを流れる。これは、オフセット領域では微結晶シリコンからなる第１チャネル層３側の第１ゲート電極１がチャンネル長さＬＣよりも短いため、第１チャネル層３は反転層ができずにオン状態で高抵抗であるためである。そして、第１ゲート電極１が形成された領域では、第１チャネル層３の第１ゲート電極１側にできた反転層Ｅのほうが第２チャネル層４の第２ゲート電極８側にできた反転層Ｆよりも移動度が高く、低抵抗であるため主として反転層Ｅを通過する。ドレイン電極６ｂ側のオフセットの領域ＯＦでは再び反転層Ｆを流れた後、ドレイン電極６ｂに至る。
【００２７】
第１ゲート電極１および第２ゲート電極８が同じ電圧で駆動されるノードに接続されて制御されるようにするとオンオフの制御が簡単である。また、微結晶シリコンの第１チャネル層３、その上に接する非晶質シリコンの第２チャネル層４とはプラズマＣＶＤ装置で連続的に成膜することが可能である。また、液晶表示用のＴＦＴ基板などでは第２ゲート絶縁膜７は層間絶縁膜と兼用が可能であり、第２ゲート電極８は画素電極やブラックマトリックス、上部配線などと兼用が可能である。このため、本構造の薄膜トランジスタは、通常の薄膜トランジスタと同じ生産コストで作成が可能である。
【００２８】
以上のように、本実施の形態２の薄膜トランジスタでも実施の形態１と同様に、非晶質シリコン層と微結晶シリコン層とが積層されたチャンネル層と、そのチャンネル層のチャンネル領域を挟んで配置されたソース電極およびドレイン電極と、チャンネル層の微結晶シリコン層側に一方のゲート電極と非晶質シリコン層側に他方のゲート電極を有し、一方のゲート電極はソース電極またはドレイン電極との間にオフセット領域を有している。微結晶シリコン層は第１チャンネル層３、一方のゲート電極は第１ゲート電極１、非晶質シリコン層は第２チャンネル層４、他方のゲート電極は第２ゲート電極８である。第１ゲート電極１のゲート長Ｇ１はチャンネル領域のチャンネル方向の長さＬＣに比べて短く、第２ゲート電極のゲート長Ｇ２は第１ゲート電極のゲート長Ｇ１よりも長い構造となっている。また、ソース・ドレイン電極６は非晶質シリコン層側に配置されている。チャンネル領域は第２ゲート電極８が形成された領域よりわずかに大きく、その第２ゲート電極８が形成された領域を包含する。また、第２ゲート電極８が形成された領域は、そのチャンネル層の反対側に形成された第１ゲート電極が形成された領域を包含する。
【００２９】
実施の形態１と同様に、低抵抗な微結晶シリコンからなる層側にはゲートオフセットの構造であり、オン状態でも高抵抗の領域を有するが、他方のゲート電極である第２ゲート電極８はオフセット領域の少なくとも一部と重なる領域に配置されているため、非晶質シリコンからなる層側に反転層Ｆができて、電流がその反転層Ｆを経ることによりオン電流の低下はある程度抑えられる。一方、薄膜トランジスタがオフ状態である時には、第１ゲート電極１側はオフセット構造となっているため、たとえばゲート電圧が負電圧時には、微結晶チャネル部とソース・ドレイン部との界面でのトンネル電流を抑制する。このため、本構造の薄膜トランジスタは、バンドギャップの狭い微結晶シリコンをチャネル材料に用いて、低いオフ電流と高いオン電流を両立できる。また、生産コストを上昇させずに高いオン特性に優れるとともにオフ電流の上昇を抑制した薄膜トランジスタが得られる。
【００３０】
＜実施の形態３＞
本実施の形態３の薄膜トランジスタは実施の形態１の薄膜トランジスタの構成を基本として、第１ゲート電極１の形状が異なる形状とした。図６は本実施の形態３の薄膜トランジスタの構造を示す断面図である。また、図７は本実施の形態３の薄膜トランジスタの動作を示す断面図である。図８は本実施の形態３の薄膜トランジスタの構造を示す上面図である。図６は実施の形態１の図１、図７は実施の形態１の図２、図８は実施の形態１の図３に対応する図である。
【００３１】
本実施の形態３の薄膜トランジスタの第１ゲート電極１はチャンネル領域で第１ゲート電極１ａと１ｂとの２つに分割された構造を有する。第２ゲート電極８の形成される領域は第１ゲート電極１ａと１ｂと間に位置する領域とした。また、第１ゲート電極１ａと１ｂは第２ゲート電極８のオフセット領域ＬＣと部分的に重なる領域に形成されている。
【００３２】
本実施の形態３の薄膜トランジスタでは実施の形態１のように第１ゲート電極１が第２ゲート電極８の形成される領域を包含しないが、第１ゲート電極１ａ、１ｂによってオフセット領域ＬＣの非晶質シリコン側に反転層Ｊ、Ｋができるので実施の形態１と同様にオン電流の低下を抑える効果がある。
【００３３】
また、本実施の形態３では第１ゲート電極１を分割してソース電極側とドレイン電極側の２つのオフセット領域ＯＦのどちらにも形成するようにしたが、片側だけであってもよい。また、オフセット領域ＯＦの全領域と重なると低下を抑える効果が大きいが、オフ電流の上昇を抑制するには一部重ならないようにしてもよい。図６では第２ゲート電極８の形成される領域の両側に第１ゲート電極１ａ、１ｂと重ならない領域をわずかに設けた例である。また、第１ゲート電極１ａ、１ｂのいずれかが第２ゲート電極８の形成される領域と重なるように形成されていてもかまわない。また、図のように第１ゲート電極１ａ、１ｂのゲート長Ｇ１ａ、Ｇ１ｂをそれぞれソース電極側とドレイン電極側のオフセット領域の長さより長くしてソース電極が形成される領域、ドレイン電極が形成される領域と重なるようにしてもよい。また、第１ゲート電極１ａと１ｂとは図８のようにチャンネル層の外側で連結されているとよい。
【００３４】
なお、以上の実施の形態においてバンドギャップの狭い層として微結晶シリコン、それよりもバンドギャップの高い層として非晶質シリコンを用いた構造を示したが、たとえばシリコンの代わりにゲルマニウムやゲルマニウムを含有するシリコン、カーボンを含有するシリコンなどの他の材料を用いても同様な効果が得られる。また、第１ゲート電極１と第２ゲート電極とに同じ電位を同時に印加するようにしたが、たとえばそれぞれが対向するチャンネル層に適する異なる電位を印加してもよく、時間的にずらして印加するように構成してもよい。
【００３５】
また、以上の実施の形態のトランジスタの構造は従来の逆スタガ型の構造を基本にすると、チャンネル層をバンドギャップの異なる２層として、逆スタガ型のゲート電極の反対側にさらに別のゲート電極を加えた構造である。このチャンネル層の積層構造とゲート電極の配置をそのまま基板に対して上下反対の構造としても同様の効果が得られる。
【産業上の利用可能性】
【００３６】
本発明によれば、高いオン電流と低いオフ電流の薄膜トランジスタを実現できる。たとえばゲートドライバ一体型液晶ディスプレイや有機ＥＬ駆動回路内蔵ディスプレイなどに適用することにより、これらの製品の高性能化が実現できる。
【符号の説明】
【００３７】
１  第１ゲート電極、２  第１ゲート絶縁膜、３  第１チャネル層、４  第２チャネル層、５  ソース・ドレイン層、６ａ  ソース電極、６ｂ  ドレイン電極、７  第２ゲート絶縁膜、８  第２ゲート電極、１０  基板、１１  保護層、１７  接続部、ＯＦ  オフセット領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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