(57)【要約】【課題】  多層配線基板及び多層配線基板の試験方法に関し、目視を伴った破壊解析を要することなく欠陥識別パターンの評価を精度良く行う。【解決手段】  積層された複数の配線層と、前記各配線層に配置された欠陥識別用パターンと、前記各欠陥識別用パターンに対して設けられた入力部及び出力部と、前記各入力部に接続された入出力用信号線評価パターンとを含む。【選択図】          図１
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【特許請求の範囲】
【請求項１】
積層された複数の配線層と、
前記各配線層に配置された欠陥識別用パターンと、
前記各欠陥識別用パターンに対して設けられた入力部及び出力部と、
前記各入力部に接続された入出力用信号線評価パターンと、
を含むことを特徴とする多層配線基板。
【請求項２】
前記各配線層毎に配置された欠陥識別用パターンの出力部が共有されていることを特徴とする請求項１記載の多層配線基板。
【請求項３】
積層された複数の配線層にそれぞれ配置された欠陥識別用パターンに対する導通試験と、前記各欠陥識別用パターンに対して設けられた入力部と前記各入力部に接続された入出力用信号線評価パターンとの間の導通試験とを別個に行うことを特徴とする多層配線基板の試験方法。
【請求項４】
前記各欠陥識別用パターンに対して設けられた出力部を共有させ、前記共有させた出力部と、前記入力部とを前記各配線層毎に組み合わせて試験を実施することを特徴とする請求項３記載の多層配線基板の試験方法。
【請求項５】
前記欠陥識別用パターンの入力部と前記入出力用信号線評価パターン間の導通試験を前記配線層毎に最下層から順次行った後、前記欠陥識別用パターンに対する導通試験を前記配線層毎に最下層から順次行うことを特徴とする請求項３または４に記載の多層配線基板の試験方法。
【請求項６】
前記欠陥識別用パターンの入力部と前記入出力用信号線評価パターン間の導通試験を最下層の配線層に対して行った後、前記欠陥識別用パターンに対する導通試験を同じ配線層に対して行う工程を、前記配線層の積層次数を上げつつ繰り返すことを特徴とする請求項３または４に記載の多層配線基板の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体配線製造工程で発生した欠陥や異物を精度良く評価することができる多層配線基板及び多層配線基板の試験方法に関する。
【背景技術】
【０００２】
従来より、半導体配線製造工程で発生した欠陥や異物を見つける手法としては、半導体構造物中に欠陥検出用の識別パターンを配置し、電気的特性や電子ビーム照射時のコントラス像差異などによる異常検出が広く行われている。なお、この識別用パターンとしては、櫛形、蛇行パターン形状などが広く用いられている（例えば、特許文献１或いは特許文献２参照）。
【０００３】
このような欠陥検出評価は、製品をはじめＴＥＧ（ｔｅｓｔ  ｅｌｅｍｅｎｔ  ｇｒｏｕｐ）とよばれる評価用品種を主体に行なわれる場合が多い。
【特許文献１】特開２００７−２７８８２０号公報
【特許文献２】特開平０５−３４６４３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、近年においては、対象となる配線層数が１０層以上と多く、各配線層毎へ欠陥識別パターンを配置するには、欠陥識別パターンとは別に各配線層毎への入出力用信号線が多数必要となる。特に、入出力を特定層から行なうように設けた場合では、入出力用信号線自体が長配線の形状にならざるをえない。
【０００５】
この場合、入出力用信号線の途中にて欠陥や異物が存在した場合、故障検出を行いたい対象配線層での不良が存在しないにもかかわらず試験結果が不良となるため、真の不良箇所を見極めるには、目視を伴った破壊解析が必要となる。その結果、多くの工数と時間を費やすことになるという問題がある。
【０００６】
また、ＴＥＧにより欠陥検出評価を行う場合は、不要な配線層の製造を省略して、コストや時間的な無駄をなくしたい。しかし、任意の配線層を省略することは回路構成上成り立たなくなることを意味し、結果として、評価は実現不可能である。
【０００７】
したがって、本発明は、目視を伴った破壊解析を要することなく欠陥識別パターンの評価を精度良く行うことを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一観点からは、積層された複数の配線層と、前記各配線層に配置された欠陥識別用パターンと、前記各欠陥識別用パターンに対して設けられた入力部及び出力部と、前記各入力部に接続された入出力用信号線評価パターンと、を含むことを特徴とする多層配線基板が提供される。
【０００９】
また、本発明の別の観点からは、積層された複数の配線層にそれぞれ配置された欠陥識別用パターンに対する導通試験と、前記各欠陥識別用パターンに対して設けられた入力部と前記各入力部に接続された入出力用信号線評価パターンとの間の導通試験とを別個に行うことを特徴とする多層配線基板の試験方法が提供される。
【発明の効果】
【００１０】
開示の多層配線基板及び多層配線基板の試験方法によれば、欠陥識別用パターンの試験結果の精度の向上及び入出力信号線用評価パターンのスタックビア系評価への兼用が可能になる。また、同時に、任意の配線層の製造を省略した場合でも、欠陥識別用パターンの出力部と入力部をスタックビア構造を介して各配線層間で共有しているため、回路構成を維持することができる。
【００１１】
また、欠陥識別用パターンの出力部に対して入力部を配線層別にグループ分けすることによって、下層側パターンの追加配置が可能になり、それによって、評価精度を向上することができる。
【発明を実施するための最良の形態】
【００１２】
ここで、図１乃至図４を参照して、本発明の実施の形態を説明する。図１は、本発明の実施の形態の配線欠陥検出用多層配線構造の概念的構成図であり、欠陥識別用パターン部１０と入出力用信号評価パターン部２０から構成される。
【００１３】
欠陥識別用パターン部１０は、各積層次数の配線層毎に設けた欠陥識別用パターン
１１ｉと、各欠陥識別用パターン１１ｉに設けた入力部１３及び出力部１２とからなる。図においては、入力部１３及び出力部１２をそれぞれスタックビア構造１４，１５を介して取り出したパッド１６，１７として示しているが、パッドである必要はない。
【００１４】
また、この場合には、出力部１２を各欠陥識別用パターン１１ｉに対して共有する場合を図示しており、したがって、出力部１２のスタックビア構造１４には、各積層次数の配線層毎に設けた欠陥識別用パターン１１ｉの一端が接続される。なお、図においては便宜上、６層構造を示しており、欠陥識別用パターン１１１〜１１６を示している。
【００１５】
また、入力部１３を構成するスタックビア構造１５には、試験対象となる積層次数の配線層に設けた欠陥識別用パターン１１ｉが接続され、ここでは、第６層目の欠陥識別用パターン１１６の他端が接続される。なお、後述するように、他の位置に設けた出力部（図示を省略）と接続する第６層目の欠陥識別用パターン１１６より下層の欠陥識別用パターン１１ｉを接続しても良い。
【００１６】
また、入力部１３を構成するスタックビア構造１５は、試験対象となる積層次数の配線層に設けた欠陥識別用パターン１１ｉに対応する積層次数のスタックビア構造１５が設けらており、例えば、試験対象となる積層次数が第３層目であれば、スタックビア構造１５を構成するビアの数は２となる。
【００１７】
一方、入出力用信号評価パターン部２０は、各積層次数の配線層毎に設けた入出力用信号評価パターン２１ｉと、各入出力用信号評価パターン２１ｉの一端に設けられた入力部２２とからなり、各入出力用信号評価パターン２１ｉの他端は、欠陥識別用パターン部１０の入力部１３を構成するスタックビア構造１５接続される。
【００１８】
また、各入出力用信号評価パターン２１ｉの一端に設けられた入力部２２は、それぞれ各入出力用信号評価パターン２１ｉに対して複数個設け、入出力用信号評価パターン部２０の信頼性を確保する。
【００１９】
また、この入力部２２もスタックビア構造２３を介して取り出したパッド２４で構成され、図においては、第６層目の入出力用信号評価パターン２１６に対する入力部２２６を２個示している。また、第４層目の入出力用信号評価パターン２１４に対する入力部２２４は図示の便宜上１個しか示していないが、通常は他の積層次数の入出力用信号評価パターン２１ｉに対する入力部２２ｉと同数設ける。
【００２０】
この場合の第４層目の入出力用信号評価パターン２１４は、図示を省略した第４層目の欠陥識別用パターン１１４の他端が接続される入力部（１３４）を構成するビアを３個積層した構造のスタックビア構造に接続される。なお、図示は省略しているが、第１層目、第２層目、第３層目、或いは、第５層目に対する接続構造も同様である。これらの各入出力用信号評価パターン２１ｉは各積層次数の配線層毎に独立して設けられている。
【００２１】
このような、欠陥識別用パターン部１０はチップ内に多数箇所配置されており、各欠陥識別用パターン部１０に対して共通の入出力用信号評価パターン部が接続されるように、入出力用信号評価パターン部はチップ内にメッシュ状に配置される。
【００２２】
図２は、入出力用信号評価パターン部による試験評価方法の説明図であり、図２（ａ）は第４層目の試験評価方法、図２（ｂ）は第５層目の試験評価方法、図２（ｃ）は第６層目の試験評価方法を概念的に示したものであり、第３層目以下も同様である。なお、図においては、入出力用信号評価パターン２１ｉは簡略化して示している。
【００２３】
図２（ａ）に示すように、第４層目を試験評価する場合には、複数のパッド２４４から信号を入力してパッド１７４から出力を取り出して導通状態を評価する。この時、入出力用信号評価パターン２１４に対するパッド２４４は複数個（図においては４個）設けているので、仮に、複数の入力部２２４のスタックビア構造２３４のどれかに欠陥があったとしても全てのスタックビア構造２３４に欠陥がある可能性は非常に低い。
【００２４】
したがって、評価結果が非導通の場合には、入力部１３４を構成するスタックビア構造１５４のどこかに欠陥が発生していると評価する。また、図２（ｂ）及び図２（ｃ）に示す第５層目及び第６層目の場合も同様である。このような試験評価は積層次数が下層の配線層から順次行っていく。
【００２５】
図３は、欠陥識別用パターン部の試験評価方法の説明図であり、各欠陥識別用パターン１１ｉに共有されている出力部１２に対して、各欠陥識別用パターン１１ｉに対応する入力部１３ｉが、各欠陥識別用パターン１１ｉを介して接続されている。なお、第２層目以下も同様である。また、図においては、欠陥識別用パターン１１ｉは簡略化して示している。
【００２６】
図３に示すように、第３層目を試験評価する場合には、パッド１７３から信号を入力して出力部１２を構成するパッド１６から出力を取り出して導通状態を評価する。この時、評価結果が非導通の場合には、欠陥識別用パターン１１３に欠陥が発生していると評価する。なお、この試験評価も積層次数が下層の配線層から順次行っていく。
【００２７】
次に、図４を参照してグループ分けによる試験評価方法を説明する。図４はグループ分けを説明するための概念的配置図であり、図示を簡単にするために、第３層目の欠陥識別用パターン１１３に接続された出力部１２１〜１２４と、入力部１３３〜１３６との複数の対、図においては４つの対の入出力を図示している。このような複数の入出力部の対からなる同様の構成はチップ内に多数配置されている。
【００２８】
図における左端の出力部１２１と入力部１３３の対は、第３層目の欠陥識別用パターン１１３の両端に接続されて、入力部１３３に信号を入力して出力部１２１で出力を検出することによって、第３層目の欠陥識別用パターン１１３に欠陥が発生しているか否かを評価する。また、この入出力対はチップ内の他の位置に設けられた同様の構成とともにＧｒｏｕｐ−３Ｌを構成する。
【００２９】
また、Ｇｒｏｕｐ−３Ｌを構成する各入力部１３３は、チップ内のメッシュ状に配置された入出力用信号評価パターン部２０を構成する第３層目の入出力用信号評価パターン２１３に接続される。
【００３０】
図における左端から２番目の出力部１２２と入力部１３４の対も、第３層目の欠陥識別用パターン１１３の両端に接続されて、入力部１３４に信号を入力して出力部１２２で出力を検出することによって、第３層目の欠陥識別用パターン１１3 に欠陥が発生しているか否かを評価する。また、この入力部１３４は、第４層目の欠陥識別用パターン１１４を介して左端の出力部１２１とも接続されて、チップ内の他の位置に設けられた同様の構成とともに第４層目の欠陥識別用パターン１１４を評価するＧｒｏｕｐ−４Ｌを構成する。
【００３１】
また、Ｇｒｏｕｐ−４Ｌを構成する各入力部１３４も、チップ内のメッシュ状に配置された入出力用信号評価パターン部２０を構成する第４層目の入出力用信号評価パターン２１４に接続される。
【００３２】
図における左端から３番目の出力部１２３と入力部１３５の対も、第３層目の欠陥識別用パターン１１３の両端に接続されて、入力部１３５に信号を入力して出力部１２３で出力を検出することによって、第３層目の欠陥識別用パターン１１３に欠陥が発生しているか否かを評価する。また、この入力部１３５は、第５層目の欠陥識別用パターン１１５を介して左端の出力部１２１とも接続されて、チップ内の他の位置に設けられた同様の構成とともに第５層目の欠陥識別用パターン１１５を評価するＧｒｏｕｐ−５Ｌを構成する。
【００３３】
また、Ｇｒｏｕｐ−５Ｌを構成する各入力部１３５も、チップ内のメッシュ状に配置された入出力用信号評価パターン部２０を構成する第５層目の入出力用信号評価パターン２１５に接続される。
【００３４】
図における右端の出力部１２４と入力部１３６の対も、第３層目の欠陥識別用パターン１１ｉ3 の両端に接続されて、入力部１３６に信号を入力して出力部１２４で出力を検出することによって、第３層目の欠陥識別用パターン１１３に欠陥が発生しているか否かを評価する。また、この入力部１３６は、第６層目の欠陥識別用パターン１１６を介して左端の出力部１２１とも接続されて、チップ内の他の位置に設けられた同様の構成とともに第６層目の欠陥識別用パターン１１６を評価するＧｒｏｕｐ−６Ｌを構成する。
【００３５】
また、Ｇｒｏｕｐ−６Ｌを構成する各入力部１３６も、チップ内のメッシュ状に配置された入出力用信号評価パターン部２０を構成する第６層目の入出力用信号評価パターン２１６に接続される。
【００３６】
このように、一つの出力部１２１を各入力部１３３〜１３６で共有して、各積層次数の配線層に設けた欠陥識別用パターン１１ｉと接続する入力部１３ｉ毎にグループ化することによって、各入力部１３ｉに接続する欠陥識別用パターン１１ｉの下層側に欠陥識別用パターン１１ｉの積層次数ｉより次数の低い欠陥識別用パターン１１ｋ（ｋ＜ｉ）を追加配置することができる。
【００３７】
したがって、導通試験を行う入力部と出力部の組み合わせにより、異なる層の欠陥識別用パターン、例えば、２つの積層次数ｉ，ｋの配線層に設けた欠陥識別用パターン１１ｉ及び欠陥識別用パターン１１ｋの評価が可能になるため、評価精度が向上することになる。
【実施例１】
【００３８】
以上を前提として、次に、図５及び図６を参照して本発明の実施例１の配線欠陥試験方法を説明するが、欠陥識別用パターン及び入出力信号評価用パターンの配置は図４に示した通りである。図５は、本発明の実施例１の配線欠陥試験方法のフローチャートである。Ａ１．まず、最下層の入出力評価パターン部の評価を行う。ここでは、最下層の入出力評価パターン部を構成する入力部のパッド（パッドＣ）と、最下層の欠陥識別用パターン部を構成する入力パッド（パッドＢ）間の導通試験を行う。
Ａ２．次いで、導通試験結果（Ｐａｓｓ／Ｆａｉｌ情報）からＦＢＭ（Ｆａｉｌ  Ｂｉｔ  Ｍａｐ）を作成する。この導通試験結果は上述のように最下層の欠陥識別用パターン部の入力部を構成するスタックビア構造等の欠陥の有無を表す。
Ａ3 ．次いで、この導通試験を順次積層次数を順次上げて最上層まで行い、最上層の導通試験が終了すると、全ての積層次数の配線層の入出力評価パターン部に関するＦＢＭからなるデータＢが得られる。
【００３９】
次に入出力評価パターン部の評価を行う。
Ｂ１．まず、最下層の欠陥識別用パターン部の評価を行う。ここでは、最下層の欠陥識別用パターン部を構成する入力部のパッド（パッドＢ）と、最下層の欠陥識別用パターン部を構成する出力パッド（パッドＡ）間の導通試験を行う。
Ｂ２．次いで、導通試験結果（Ｐａｓｓ／Ｆａｉｌ情報）からＦＢＭ（Ｆａｉｌ  Ｂｉｔ  Ｍａｐ）を作成する。この導通試験結果は上述のように最下層の欠陥識別用パターンの欠陥の有無を表す。
Ｂ３．次いで、この導通試験を順次積層次数を上げて最上層まで行い、最上層の導通試験が終了すると、全ての積層次数の配線層の欠陥識別用パターン部に関するＦＢＭからなるデータＡが得られる。
【００４０】
最後に、最終的な結果判定を行う。
Ｃ．データＡとデータＢのマージ処理を行って欠陥層の判定を行う。
【００４１】
図６は、このようにして得られた判定結果の一例を示す説明図である。
Ｄ１．まず、パッドＢ−パッドＣ間の欠陥検査評価において、Ｇｒｏｕｐ−５Ｌで不良（Ｆａｉｌ）が不良発生している。したがって、欠陥識別用パターンにおける欠陥の有無に拘わらず、該当個所では欠陥識別用パターンについての５Ｌ検証は不可能となる。したがって、欠陥識別用パターンについての５Ｌ検証はチップ内の別位置に配置されているＧｒｏｕｐ−５Ｌにおいて評価実施する必要がある。
【００４２】
Ｄ２．次に、Ｇｒｏｕｐ−４Ｌでも不良が発生している。しかし、Ｇｒｏｕｐ−４ＬではパッドＢ−パッドＣ間の入出力信号評価パターン側では不良は発生していない（Ｐａｓｓ）ので、本位置において、４Ｌの欠陥識別用パターン或いはパッドＡに接続するスタックビア構造において不良が存在することになる。
【００４３】
このように、本発明の実施例１においては、欠陥識別用（パッドＡ−パッドＢ間）の試験評価と入出力信号線評価用（パッドＢ−パッドＣ間）の試験評価を分離して行っているので、欠陥識別用（パッドＡ−パッドＢ間）の試験評価を精度良く行うことができる。
【実施例２】
【００４４】
次に、図７を参照して本発明の実施例２の配線欠陥試験方法を説明する。図７は、本発明の実施例２の配線欠陥試験方法のフローチャートである。
Ａ．まず、最下層の入出力評価パターン部の評価を行う。ここでは、最下層の入出力評価パターン部を構成する入力部のパッドと、最下層の欠陥識別用パターン部を構成する入力パッド間の導通試験を行う。
Ｂ．次いで、導通試験結果（Ｐａｓｓ／Ｆａｉｌ情報）からＦＢＭ（Ｆａｉｌ  Ｂｉｔ  Ｍａｐ）を作成し、データＢに格納する。この導通試験結果は上述のように最下層の欠陥識別用パターン部の入力部を構成するスタックビア構造等の欠陥の有無を表す。
Ｃ．次いで、同じ最下層の欠陥識別用パターン部の評価を行う。ここでは、最下層の欠陥識別用パターン部を構成する入力部のパッドと、最下層の欠陥識別用パターン部を構成する出力パッド間の導通試験を行う。
Ｄ．次いで、導通試験結果（Ｐａｓｓ／Ｆａｉｌ情報）からＦＢＭ（Ｆａｉｌ  Ｂｉｔ  Ｍａｐ）を作成して、データＡに格納する。この導通試験結果は上述のように最下層の欠陥識別用パターンの欠陥の有無を表す。
Ｅ．次いで、最下層の配線層についてデータＡとデータＢのマージ処理を行って欠陥層に関する判定を行う。
Ｆ．次いで、この一連の２段階の導通試験を順次積層次数を順次上げて最上層まで行い、最上層の導通試験が終了すると、全ての積層次数の配線層の欠陥識別用パターン部の入力部を構成するスタックビア構造等の欠陥の有無に関するデータＢと欠陥識別用パターン部の欠陥に関するデータＡとが得られるともに最終的な判定結果が得られる。
なお、判定結果は上述の図６と同様に表される。
【００４５】
このように、本発明の実施例２においても、各積層次数毎に一連の２段階試験を行うか、試験種別の全積層次数について行うかの違いはあるものの、欠陥識別用（パッドＡ−パッドＢ間）の試験評価と入出力信号線評価用（パッドＢ−パッドＣ間）の試験評価を分離して行っているので、欠陥識別用（パッドＡ−パッドＢ間）の試験評価を精度良く行うことができる。
【実施例３】
【００４６】
次に、図８を参照して本発明の実施例３の欠陥識別用パターンの配置状態を説明する。図８は、本発明の実施例３の欠陥識別用パターンの概念的配置図であり、ここでも、図示を簡単にするために、出力部を共有する４つの入出力対を図示している。このような複数の入出力部の対からなる同様の構成はチップ内に多数配置されている。
【００４７】
図における左端の出力部１２１と入力部１３３の対は、第３層目の欠陥識別用パターン１１３の両端に接続されて、入力部１３３に信号を入力して出力部１２１で出力を検出することによって、第３層目の欠陥識別用パターン１１３に欠陥が発生しているか否かを評価する。また、この入出力対はチップ内の他の位置に設けられた同様の構成とともにＧｒｏｕｐ−３Ｌを構成する。
【００４８】
図における左端から２番目の出力部１２１と入力部１３４の対は第４層目の欠陥識別用パターン１１４の両端に接続されて、入力部１３４に信号を入力して出力部１２１で出力を検出することによって、第４層目の欠陥識別用パターン１１４に欠陥が発生しているか否かを評価する。この入出力対はチップ内の他の位置に設けられた同様の構成とともにＧｒｏｕｐ−４Ｌを構成する。
【００４９】
図における左端から３番目の出力部１２１と入力部１３５の対は第５層目の欠陥識別用パターン１１５の両端に接続されて、入力部１３５に信号を入力して出力部１２１で出力を検出することによって、第５層目の欠陥識別用パターン１１５に欠陥が発生しているか否かを評価する。この入出力対はチップ内の他の位置に設けられた同様の構成とともにＧｒｏｕｐ−５Ｌを構成する。
【００５０】
図における右端の出力部１２１と入力部１３６の対は第６層目の欠陥識別用パターン１１６の両端に接続されて、入力部１３６に信号を入力して出力部１２１で出力を検出することによって、第６層目の欠陥識別用パターン１１６に欠陥が発生しているか否かを評価する。この入出力対はチップ内の他の位置に設けられた同様の構成とともにＧｒｏｕｐ−６Ｌを構成する。
【００５１】
この本発明の実施例３においては、一つの入出力対に一つの欠陥識別用パターンしか接続していないが、欠陥識別用（パッドＡ−パッドＢ間）の試験評価と入出力信号線評価用（パッドＢ−パッドＣ間）の試験評価を分離して行っているので、欠陥識別用（パッドＡ−パッドＢ間）の試験評価を精度良く行うことができる。
【００５２】
以上、本発明の各実施例を説明してきたが、本発明は、各実施例に示した条件に限られるものではない。例えば、上記各実施例においては、入出力部をスタックビア構造を含むパッドとして示しているが、パッドを設けることは必須ではなく、例えば、メタル配線への直接的な接触で試験を行っても良く、或いは、論理回路からのアクセスなど手法を用いても良い。
【００５３】
また、上記実施例２においては、各配線層毎にデータＡとデータＢのマージ処理を行っているが、全配線層についてのデータＡとデータＢが全て揃ってからマージ処理を行っても良いものである。
【００５４】
ここで、実施例１乃至実施例３を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１）  積層された複数の配線層と、
前記各配線層に配置された欠陥識別用パターンと、
前記各欠陥識別用パターンに対して設けられた入力部及び出力部と、
前記各入力部に接続された入出力用信号線評価パターンと、
を含むことを特徴とする多層配線基板。
（付記２）  前記各配線層毎に配置された欠陥識別用パターンの出力部が共有されていることを特徴とする付記１記載の多層配線基板。
（付記３）  前記入出力用信号線評価パターンの入力部を、各配線層の入出力用信号線評価パターンに対して複数箇所設けたことを特徴とする付記１または２に記載の多層配線基板。
（付記４）  積層された複数の配線層にそれぞれ配置された欠陥識別用パターンに対する導通試験と、前記各欠陥識別用パターンに対して設けられた入力部と前記各入力部に接続された入出力用信号線評価パターンとの間の導通試験とを別個に行うことを特徴とする多層配線基板の試験方法。
（付記５）  前記各欠陥識別用パターンに対して設けられた出力部を共有させ、前記共有させた出力部と、前記入力部とを前記各配線層毎に組み合わせて試験を実施することを特徴とする付記４記載の多層配線基板の試験方法。
（付記６）  前記欠陥識別用パターンの入力部と前記入出力用信号線評価パターン間の導通試験を前記配線層毎に最下層から順次行った後、前記欠陥識別用パターンに対する導通試験を前記配線層毎に最下層から順次行うことを特徴とする付記４または５に記載の多層配線基板の試験方法。
（付記７）  前記欠陥識別用パターンの入力部と前記入出力用信号線評価パターン間の導通試験を最下層の配線層に対して行った後、前記欠陥識別用パターンに対する導通試験を同じ配線層に対して行う工程を、前記配線層の積層次数を上げつつ繰り返すことを特徴とする付記４または５に記載の多層配線基板の試験方法。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施の形態の配線欠陥検出用多層配線構造の概念的構成図である。
【図２】入出力用信号評価パターン部による試験評価方法の説明図である。
【図３】欠陥識別用パターン部の試験評価方法の説明図である。
【図４】グループ分けを説明するための概念的配置図である。
【図５】本発明の実施例１の配線欠陥試験方法のフローチャートである。
【図６】判定結果の一例を示す説明図である。
【図７】本発明の実施例２の配線欠陥試験方法のフローチャートである。
【図８】本発明の実施例３の欠陥識別用パターンの概念的配置図である。
【符号の説明】
【００５６】
１０  欠陥識別用パターン部
１１２〜１１６  欠陥識別用パターン
１２，１２１〜１２４  出力部
１３，１３３〜１３６  入力部
１４，１５，１５３〜１５６  スタックビア構造
１６，１７，１７３〜１７６  パッド
２０  入出力用信号評価パターン部
２１４〜２１６  入出力用信号評価パターン
２２，２２４〜２２６  入力部
２３，２３４〜２３６  スタックビア構造
２４  パッド
【図１】
2010045177.tif 000003
【図２】
2010045177.tif 000004
【図３】
2010045177.tif 000005
【図４】
2010045177.tif 000006
【図５】
2010045177.tif 000007
【図６】
2010045177.tif 000008
【図７】
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【図８】
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