(57)【要約】【課題】ソース−ドレイン間の耐圧を低下させることなく、占有面積の小さい半導体装置を提供する。【解決手段】本発明に係る半導体装置１００は、半導体基板１０と、半導体基板１０に形成された第１導電型の不純物領域からなる第１ウェル３０と、半導体基板１０に形成された第２導電型の不純物領域からなる第２ウェル３２と、を含み、平面視において、第１ウェル３０の一部と第２ウェル３２の一部とは、重なり部分４０をなし、半導体基板１０の厚み方向において、重なり部分４０は、第１導電型の不純物領域と、第２導電型の不純物領域とが、交互に配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された第１導電型の不純物領域からなる第１ウェルと、
前記半導体基板に形成された第２導電型の不純物領域からなる第２ウェルと、
を含み、
平面視において、前記第１ウェルの一部と前記第２ウェルの一部とは、重なり部分をなし、
前記半導体基板の厚み方向において、前記重なり部分は、前記第１導電型の不純物領域と、前記第２導電型の不純物領域とが、交互に配置されている、半導体装置。
【請求項２】
請求項１において、
前記重なり部分は、前記第１導電型の不純物領域と、前記第２導電型の不純物領域とが、交互に繰り返して配置されている、半導体装置。
【請求項３】
請求項１または２において、
前記第１ウェルおよび前記第２ウェルは、
前記半導体基板の厚み方向において、注入されている不純物の濃度分布を有し、
前記重なり部分は、前記第１ウェルの前記不純物の濃度のピークと、前記第２ウェルの前記不純物の濃度のピークと、を交互に有している、半導体装置。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記第１ウェルおよび前記第２ウェルは、レトログレードウェルである、半導体装置。
【請求項５】
請求項１ないし４のいずれかにおいて、
さらに、前記半導体基板に形成された第２導電型の不純物領域からなる第３ウェルを有し、
前記第３ウェルは、前記半導体基板の厚み方向において、前記第１ウェルおよび前記第２ウェルより深い形状であり、
前記第１ウェルおよび前記第２ウェルは、前記第３ウェルに形成されている、半導体装置。
【請求項６】
請求項１ないし５のいずれかにおいて、
さらに、前記第１ウェルに形成された第２導電型の不純物領域からなるソースと、
前記第２ウェルに形成された第２導電型の不純物領域からなるドレインと、
を有する、半導体装置。
【請求項７】
請求項６において、
前記重なり部分は、前記ソースと前記ドレインと間の電位差によって空乏層を形成する、半導体装置。
【請求項８】
請求項７において、
前記重なり部分は、前記第１ウェルと前記第２ウェルとの境界線のうち、前記半導体基板の厚み方向と直行する方向における第１境界線部分と、前記第１境界線部分と隣り合う第２境界線部分と、を有し、
前記第１境界線部分による第１空乏層部分と、前記第２境界線部分による第２空乏層部分とは、前記電位差によって繋がる、半導体装置。
【請求項９】
請求項１ないし８のいずれかにおいて、
前記半導体装置は、第２導電型のチャネルを有するＬＤＭＯＳトランジスタである、半導体装置。
【請求項１０】
請求項１ないし９のいずれかにおいて、
さらに、ＣＭＯＳ領域を区画する素子分離絶縁層を有し、
前記ＣＭＯＳ領域には、第２導電型の不純物領域からなる第４ウェルと、第１導電型の不純物領域からなる第５ウェルとが、形成されており、
前記第４ウェルおよび前記第５ウェルは、レトログレードウェルである、半導体装置。
【請求項１１】
半導体基板に第１導電型の不純物を注入して、第１ウェルを形成する工程と、
前記半導体基板に第２導電型の不純物を注入して、第２ウェルを形成する工程と、
を含み、
平面視において、前記第１ウェルの一部と前記第２ウェルの一部とは、重なり部分をなすように、前記不純物を注入し、
前記半導体基板の厚み方向において、前記重なり部分は、前記第１導電型の不純物領域と、前記第２導電型の不純物領域とが、交互に配置されるように前記不純物を注入する、半導体装置の製造方法。
【請求項１２】
請求項１１において、
前記第１ウェルを形成する工程および前記第２ウェルを形成する工程の前記不純物の注入は、高エネルギーイオン注入法によって行われる、半導体装置の製造方法。
【請求項１３】
請求項１１または１２において、
さらに、ＣＭＯＳ領域を区画する素子分離絶縁層を形成する工程と、
前記第２ウェルを形成すると同時に、前記ＣＭＯＳ領域に第２導電型の不純物を注入して、第４ウェルを形成する工程と、
前記第１ウェルを形成すると同時に、前記ＣＭＯＳ領域に第１導電型の不純物を注入して、第５ウェルを形成する工程と、
を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の機器の小型化や低消費電力化の要求に伴って、従来用いられていた電流駆動能力の優れたＮＰＮ型トランジスタに代わって、ＬＤＭＯＳ（Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）トランジスタが用いられるようになっている。
【０００３】
ＬＤＭＯＳトランジスタのソース−ドレイン間には高い電圧が印加される。そのため、ＬＤＭＯＳトランジスタの構造としては、ソース−ドレイン間の高い印加電圧に耐えうる構造が必要である。例えば、特許文献１には、Ｎ型のソースが形成されているＰ型のボディ部と、Ｎ型のドレインが形成されているＮ型のドリフト領域と、を離した構造のＬＤＭＯＳトランジスタが開示されている。
【特許文献１】特開２００４−２２７６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ソース−ドレイン間の耐圧を低下させることなく、占有面積の小さい半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置は、
半導体基板と、
前記半導体基板に形成された第１導電型の不純物領域からなる第１ウェルと、
前記半導体基板に形成された第２導電型の不純物領域からなる第２ウェルと、
を含み、
平面視において、前記第１ウェルの一部と前記第２ウェルの一部とは、重なり部分をなし、
前記半導体基板の厚み方向において、前記重なり部分は、前記第１導電型の不純物領域と、前記第２導電型の不純物領域とが、交互に配置されている。
【０００６】
本発明に係る半導体装置は、ソース−ドレイン間の耐圧を低下させることなく、占有面積を小さくすることができる。
【０００７】
本発明に係る半導体装置において、
前記重なり部分は、前記第１導電型の不純物領域と、前記第２導電型の不純物領域とが、交互に繰り返して配置されていることができる。
【０００８】
本発明に係る半導体装置において、
前記第１ウェルおよび前記第２ウェルは、
前記半導体基板の厚み方向において、注入されている不純物の濃度分布を有し、
前記重なり部分は、前記第１ウェルの前記不純物の濃度のピークと、前記第２ウェルの前記不純物の濃度のピークと、を交互に有していることができる。
【０００９】
本発明に係る半導体装置において、
前記第１ウェルおよび前記第２ウェルは、レトログレードウェルであることができる。
【００１０】
本発明に係る半導体装置において、
さらに、前記半導体基板に形成された第２導電型の不純物領域からなる第３ウェルを有し、
前記第３ウェルは、前記半導体基板の厚み方向において、前記第１ウェルおよび前記第２ウェルより深い形状であり、
前記第１ウェルおよび前記第２ウェルは、前記第３ウェルに形成されていることができる。
【００１１】
本発明に係る半導体装置において、
さらに、前記第１ウェルに形成された第２導電型の不純物領域からなるソースと、
前記第２ウェルに形成された第２導電型の不純物領域からなるドレインと、
を有することができる。
【００１２】
本発明に係る半導体装置において、
前記重なり部分は、前記ソースと前記ドレインと間の電位差によって空乏層を形成することができる。
【００１３】
本発明に係る半導体装置において、
前記重なり部分は、前記第１ウェルと前記第２ウェルとの境界線のうち、前記半導体基板の厚み方向と直行する方向における第１境界線部分と、前記第１境界線部分と隣り合う第２境界線部分と、を有し、
前記第１境界線部分による第１空乏層部分と、前記第２境界線部分による第２空乏層部分とは、前記電位差によって繋がることができる。
【００１４】
本発明に係る半導体装置において、
前記半導体装置は、第２導電型のチャネルを有するＬＤＭＯＳトランジスタであることができる。
【００１５】
本発明に係る半導体装置において、
さらに、ＣＭＯＳ領域を区画する素子分離絶縁層を有し、
前記ＣＭＯＳ領域には、第２導電型の不純物領域からなる第４ウェルと、第１導電型の不純物領域からなる第５ウェルとが、形成されており、
前記第４ウェルおよび前記第５ウェルは、レトログレードウェルであることができる。
【００１６】
本発明に係る半導体装置の製造方法は、
半導体基板に第１導電型の不純物を注入して、第１ウェルを形成する工程と、
前記半導体基板に第２導電型の不純物を注入して、第２ウェルを形成する工程と、
を含み、
平面視において、前記第１ウェルの一部と前記第２ウェルの一部とは、重なり部分をなすように、前記不純物を注入し、
前記半導体基板の厚み方向において、前記重なり部分は、前記第１導電型の不純物領域と、前記第２導電型の不純物領域とが、交互に配置されるように前記不純物を注入する。
【００１７】
本発明に係る半導体装置の製造方法において、
前記第１ウェルを形成する工程および前記第２ウェルを形成する工程の前記不純物の注入は、高エネルギーイオン注入法によって行われることができる。
【００１８】
本発明に係る半導体装置の製造方法において、
さらに、ＣＭＯＳ領域を区画する素子分離絶縁層を形成する工程と、
前記第２ウェルを形成すると同時に、前記ＣＭＯＳ領域に第２導電型の不純物を注入して、第４ウェルを形成する工程と、
前記第１ウェルを形成すると同時に、前記ＣＭＯＳ領域に第１導電型の不純物を注入して、第５ウェルを形成する工程と、
を有することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００２０】
１．  第１の実施形態
１．１．  第１の実施形態に係る半導体装置
図１は、第１の実施形態に係る半導体装置１００を模式的に示す断面図である。図２は、第１の実施形態に係る半導体装置１００を模式的に示す平面図である。
【００２１】
半導体装置１００は、図１に示すように、半導体基板１０と、第１ウェル３０と、第２ウェル３２と、重なり部分４０と、を含む。半導体装置１００は、さらに、素子分離絶縁層２０と、オフセット絶縁層２２と、第３ウェル３４と、反転防止ウェル３６と、重なり部分４２と、ソース５０ａと、ドレイン５０ｂと、不純物領域５０ｃと、ゲート絶縁層６０と、ゲート電極６２と、を有することができる。半導体装置１００は、例えば、第２導電型のチャネルを有するＬＤＭＯＳトランジスタである。以下、半導体装置１００をＬＤＭＯＳトランジスタとして説明する。なお、図２では、便宜上、半導体基板１０、第１ウェル３０、第２ウェル３２、第３ウェル３４、反転防止ウェル３６および重なり部分４０，４２以外の図示を省略している。
【００２２】
半導体基板１０は、第１導電型（例えばＰ型）のシリコン基板からなる。
【００２３】
第３ウェル３４は、図１に示すように、例えば、半導体基板１０に形成されている。第３ウェル３４は、第２導電型（例えばＮ型）の不純物領域からなる。第３ウェル３４は、半導体基板１０の厚み方向（Ｙ方向）において、第１ウェル３０および第２ウェル３２より深い形状である。第３ウェル３４は、半導体装置１００の耐圧を向上させることができる。
【００２４】
第１ウェル３０は、例えば、第３ウェル３４に形成されている。第１ウェル３０は、例えばＰ型の不純物領域からなる。第１ウェル３０は、ボディ領域となることができる。第１ウェル３０は、半導体装置１００のチャネル領域（図示せず）を有する。第１ウェル３０は、レトログレードウェルであることができる。第１ウェル３０は、Ｙ方向において、注入されている不純物の濃度分布を有することができる。ここで、図３は、第１ウェル３０の深さ方向（半導体基板１０の厚み方向、すなわち図１のＹ方向）における不純物の濃度分布を模式的に示すグラフである。横軸は、第１ウェル３０の表面からのＹ方向における距離（深さ）を示している。縦軸は、第１ウェル３０の不純物濃度を示している。第１ウェル３０は、図３に示すように、不純物濃度のピークを３つ有することができる。ただし、ピークの数は特に限定されるものではない。ここで、第１ウェル３０のうち、不純物濃度のピークを有している領域を第１領域３０ａとし、不純物濃度のピークを有していない領域を第２領域３０ｂとすると、第１ウェル３０は、図１および図３に示すように、３つの第１領域３０ａと、３つの第２領域３０ｂと、を有することができる。第１領域３０ａと第２領域３０ｂとは、図１に示すようにＹ方向において、交互に配置されていることができる。
【００２５】
第２ウェル３２は、図１に示すように、例えば、第３ウェル３４に形成されている。第２ウェル３２は、第１ウェル３０に対して半導体基板１０の厚み方向と直交する方向（Ｘ方向）に、第１ウェル３０と接して形成されている。第２ウェル３２は、例えばＮ型の不純物領域からなる。第２ウェル３２は、ドリフト領域となることができる。第２ウェル３２は、レトログレードウェルであることができる。第２ウェル３２は、例えば、第１ウェル３０と同様に、Ｙ方向において、不純物濃度のピークを３つ有する。すなわち、第２ウェル３２は、不純物濃度のピークを有している第１領域３２ａと、不純物濃度のピークを有していない第２領域３２ｂと、をそれぞれ交互に３つずつ有することができる。
【００２６】
第１ウェル３０の一部と第２ウェル３２の一部とは、図２に示すように平面視において、重なり部分４０をなしている。重なり部分４０は、図１に示すようにＹ方向において、第１ウェル３０の第１導電型の不純物領域と、第２ウェル３２の第２導電型の不純物領域とが、交互に配置されている。つまり、重なり部分４０は、スーパージャンクション構造を有することができる。より具体的には、重なり部分４０は、第１ウェル３０の第１領域３０ａと、第２ウェル３２の第１領域３２ａとが、交互に繰り返して配置されている。すなわち、重なり部分４０は、Ｙ方向において、第１ウェル３０の不純物濃度のピークと、第２ウェル３２の不純物濃度のピークと、を交互に有することができる。
【００２７】
ここで、第１ウェル３０と第２ウェル３２との境界、すなわち重なり部分４０における空乏層４１について説明する。図４は、半導体装置１００の一部を模式的に示す断面図であり、便宜上、第１ウェル３０、第２ウェル３２、重なり部分４０、空乏層４１、ゲート絶縁層６０およびゲート電極６２以外の図示を省略している。
【００２８】
重なり部分４０は、図４に示すように、ソース５０ａ−ドレイン５０ｂ間の電位差によって空乏層４１を形成することができる。重なり部分４０は、例えば、第１ウェル３０と第２ウェル３２との境界線のうち、Ｘ方向における第１境界線部分４０ａと、第１境界線部分４０ａと隣り合う第２境界線部分４０ｂと、を有することができる。第１境界線部分４０ａによる第１空乏層部分４１ａと、第２境界線部分４０ｂによる第２空乏層部分４１ｂとは、ソース５０ａ−ドレイン５０ｂ間の電位差を大きくすると、図４に示す矢印の方向に広がることができる。そして、電位差が所定の値を超えると、第１空乏層部分４１ａと第２空乏層部分４２ａとは、繋がることができる。すなわち、ソース５０ａ−ドレイン５０ｂ間の電位差に比して、幅の広い空乏層４１を得ることができる。そのため、第１ウェル３０−第２ウェル３２間（すなわち、ソース５０ａ−ドレイン５０ｂ間）の耐圧を向上させることができる。
【００２９】
反転防止ウェル３６は、図１に示すように、例えば、素子分離絶縁層２０の下であって、第３ウェル３４に形成されている。反転防止ウェル３６は、例えばＮ型の不純物領域からなる。第２ウェル３２は、レトログレードウェルであることができる。反転防止ウェル３６は、チャネルストッパとしての機能を有することができる。すなわち、第３ウェル３４の領域のうち、素子分離絶縁層２０近傍に位置する領域の導電型が、反転することを防止することができる。反転防止ウェル３６は、例えば、第２ウェル３２と同様に、Ｙ方向において、不純物濃度のピークを３つ有する。すなわち、反転防止ウェル３６は、不純物濃度のピークを有している第１領域３６ａと、不純物濃度のピークを有していない第２領域３６ｂと、をそれぞれ交互に３つずつ有することができる。反転防止ウェル３６の一部と第１ウェル３０の一部とは、図２に示すように平面視において、重なり部分４２をなしていることができる。重なり部分４２は、上述した重なり部分４０と同じ形状を有することができる。
【００３０】
素子分離絶縁層２０は、図１に示すように、半導体基板１０に形成されている。素子分離絶縁層２０は、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）層、セミリセスＬＯＣＯＳ層、トレンチ絶縁層からなる。図示の例では、素子分離絶縁層２０をＬＯＣＯＳ層としている。素子分離絶縁層２０は、半導体装置１００が形成されている領域を区画することができる。
【００３１】
オフセット絶縁層２２は、例えば、第２ウェル３２に形成されている。オフセット絶縁層２２上には、ゲート絶縁層６０およびゲート電極６２が形成されている。すなわち、半導体装置１００のゲートは、ドレイン側がオフセットされていることができる。これにより、半導体装置１００は、高い耐圧を有することができる。オフセット絶縁層２２は、例えば、ＬＯＣＯＳ層、セミリセスＬＯＣＯＳ層、トレンチ絶縁層からなる。図示の例では、オフセット絶縁層２２をＬＯＣＯＳ層としている。
【００３２】
ソース５０ａは、第１ウェル３０に形成されている。ドレイン５０ｂは、第２ウェル３２に形成されている。ソース５０ａおよびドレイン５０ｂは、例えばＮ型の不純物領域からなる。不純物領域５０ｃは、例えば、第１ウェル３０に形成されている。不純物領域５０ｃは、例えば第１ウェル３０のＰ型のコンタクトをとることができる。
【００３３】
ゲート絶縁層６０は、第１ウェル３０上、第２ウェル３２上およびオフセット絶縁層２２上に形成されている。ゲート絶縁層６０は、例えば、酸化シリコンからなる。ゲート電極６２は、ゲート絶縁層６０上に形成されている。ゲート電極６２は、例えば、ポリシリコンからなる。
【００３４】
半導体装置１００は、例えば、以下の特徴を有する。
【００３５】
半導体装置１００は、図２に示すように平面視において、第１ウェル３０の一部と第２ウェル３２の一部とが重なり部分４０をなしている。そのため、第１ウェル３０と第２ウェル３２とが離れている場合に比べて、第１ウェル３０−第２ウェル３２間の耐圧を低下させることなく（すなわち、ソース５０ａ−ドレイン５０ｂ間の耐圧を低下させることなく）、半導体装置１００の占有面積を小さくすることができる。詳細は後述する。
【００３６】
半導体装置１００は、重なり部分４０の面積（平面視における第１ウェル３０と第２ウェル３２との重なり量）で耐圧を変えることができる。そのため、製造プロセスの条件を変更することなく、容易に耐圧を変えることができる。詳細は後述する。
【００３７】
半導体装置１００は、重なり部分４０において、第１境界線部分４０ａによる第１空乏層部分４１ａと、第２境界線部分４０ｂによる第２空乏層部分４１ｂとが、繋がることができる。すなわち、ソース５０ａ−ドレイン５０ｂ間の電位差に比して、幅の広い空乏層４１を得ることができる。そのため、第１ウェル３０−第２ウェル３２間（すなわち、ソース５０ａ−ドレイン５０ｂ間）の耐圧を向上させることができる。
【００３８】
１．２．  第１の実施形態に係る半導体装置の製造方法
次に、第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図５〜図８は、第１の実施形態に係る半導体装置１００の製造工程を模式的に示す断面図である。
【００３９】
図５に示すように、半導体基板１０に、素子分離絶縁層２０とオフセット絶縁層２２とを形成する。素子分離絶縁層２０とオフセット絶縁層２２とは、同時に形成されることができる。素子分離絶縁層２０およびオフセット絶縁層２２は、例えば、ＬＯＣＯＳ法によって形成される。すなわち、例えば、半導体基板１０上に窒化シリコン膜（図示せず）を形成し、該窒化シリコン膜を所定の形状にパターニングした後、熱酸化することによって形成されることができる。
【００４０】
図６に示すように、半導体基板１０に第３ウェル３４を形成する。第３ウェル３４は、例えば、ドライブイン拡散法によって形成される。すなわち、まず、半導体基板１０上に所定のパターンを有するレジスト層Ｒ１を形成し、レジスト層Ｒ１をマスクとして、例えばＮ型の不純物を１回もしくは複数回にわたって半導体基板１０に注入する。その後、レジスト層Ｒ１を公知の方法により除去する。次に、注入されたＮ型の不純物を熱処理により熱拡散させる。これにより第３ウェル３４を形成することができる。
【００４１】
図７に示すように、第３ウェル３４に第１ウェル３０を形成することができる。第１ウェル３０は、高エネルギーイオン注入法によって形成される。すなわち、半導体基板１０上に所定のパターンを有するレジスト層Ｒ２を形成し、レジスト層Ｒ２をマスクとして、例えばＰ型の不純物を１回もしくは複数回にわたって半導体基板１０に注入することができる。不純物の注入は、例えば図３に示すように、Ｙ方向に不純物の濃度分布を有するように行われる。具体的には、例えば３つの不純物濃度のピークを有するように、不純物を注入する。その後、レジスト層Ｒ２を公知の方法により除去する。これにより、第１ウェル３０を形成することができる。
【００４２】
図８に示すように、第３ウェル３４に、第２ウェル３２および反転防止ウェル３６を形成することができる。第２ウェル３２および反転防止ウェル３６は、同時に形成されることができる。第２ウェル３２の一部は、平面視において第１ウェル３０の一部と重なり部分４０をなすように形成される。第２ウェル３２および反転防止ウェル３６は、高エネルギーイオン注入法によって形成される。すなわち、半導体基板１０上に所定のパターンを有するレジスト層Ｒ３を形成し、レジスト層Ｒ３をマスクとして、例えばＮ型の不純物を１回もしくは複数回にわたって半導体基板１０に注入することができる。不純物の注入は、例えば図３に示すように、Ｙ方向に不純物の濃度分布を有するように行われる。具体的には、例えば３つの不純物濃度のピークを有するように、不純物を注入する。第２ウェル３２の不純物濃度のピークは、Ｙ方向において、第１ウェル３０の不純物濃度のピークの位置と同じ位置にならないように、不純物を注入する。これにより、重なり部分４０では、第１ウェル３０のＰ型の不純物領域と、第２ウェル３２のＮ型の不純物領域とが交互に配置されることができる。すなわち、重なり部分４０では、第１ウェル３０のＰ型の不純物領域と、第２ウェル３２のＮ型の不純物領域とのうち、不純物濃度が大きい方の導電型（例えば不純物濃度のピークを有する方の導電型）の不純物領域が形成される。したがって、上述のように、Ｙ方向において、第１ウェルの不純物濃度のピークと第２ウェルの不純物濃度のピークとが、同じ位置にならないように不純物を注入することによって、Ｐ型の不純物領域とＮ型の不純物領域とが交互に配置される重なり部分４０を形成することができる。第１ウェル３０の一部と反転防止ウェル３６の一部とからなる重なり部分４２も、重なり部分４０と同様に形成されることができる。なお、第１ウェル３０を形成する工程と、第２ウェル３２および反転防止ウェル３６を形成する工程とでは、その順序を問わない。
【００４３】
図１に示すように、第１ウェル３０上、第２ウェル３２上およびオフセット絶縁層２２上に、ゲート絶縁層６０を形成する。ゲート絶縁層６０は、例えば、熱酸化法により形成される。次に、ゲート絶縁層６０上に、ゲート電極６２を形成する。ゲート電極６２の形成は、全面に例えばポリシリコン層（図示せず）を形成し、ポリシリコン層上に所定のパターンを有するレジスト層（図示せず）を形成する。その後、レジスト層をマスクとして、ポリシリコン層をパターニングする。
【００４４】
図１に示すように、第１ウェル３０および第２ウェル３２に、ソース５０ａおよびドレイン５０ｂを形成する。ソース５０ａおよびドレイン５０ｂは、同時に形成されることができる。ソース５０ａおよびドレイン５０ｂは、公知のリソグラフィ技術を用いてレジスト層（図示せず）を形成し、例えばＮ型の不純物を注入することにより形成される。また、例えば、第１ウェル３０にＰ型の不純物を注入して、不純物領域５０ｃを形成することができる。
【００４５】
以上の工程により、半導体装置１００を製造することができる。
【００４６】
半導体装置１００の製造方法では、平面視において、第１ウェル３０の一部と、第２ウェル３２の一部とが、重なり部分４０をなすように形成されることができる。そのため、第１ウェル３０と第２ウェル３２とが離れている場合に比べて、面積が小さい半導体装置１００を得ることができる。
【００４７】
１．３．  実験例
次に、半導体装置１００の実験例について、図面を参照しながら説明する。図９（Ａ）〜（Ｃ）は、実験例に用いたサンプルの一部を模式的に示す平面図である。図１０は、実験例の結果を模式的に示すグラフである。
【００４８】
まず、サンプルの製造方法について説明する。不純物濃度が７×１０１４ｃｍ−３であるＰ型の半導体基板１０に、ＬＯＣＯＳ法によって、素子分離絶縁層２０およびオフセット絶縁層２２を形成した。次に、半導体基板１０に、ドライブイン拡散法によって、Ｎ型の第３ウェル３４を形成した。第３ウェル３４の不純物濃度は、１．５×１０１６ｃｍ−３とした。次に、第３ウェル３４に、高エネルギーイオン注入法によって、Ｐ型の第１ウェル３０を形成した。第１ウェル３０は、Ｐ型の不純物を３回注入した。１回目の注入は、イオン種をＢ＋、加速電圧を７００ＫｅＶ、ドーズ量を１×１０１３ｃｍ−２とし、２回目の注入は、イオン種をＢ＋、加速電圧を１３０ＫｅＶ、ドーズ量を４×１０１２ｃｍ−２とし、３回目の注入は、イオン種をＢＦ２＋、加速電圧を８０ＫｅＶ、ドーズ量を１．８５×１０１２ｃｍ−２とした。次に、第３ウェル３４に、高エネルギーイオン注入法によって、Ｎ型の第２ウェル３２を形成した。第２ウェル３２は、Ｎ型の不純物を４回注入した。１回目の注入は、イオン種をＰ＋、加速電圧を１２００ＫｅＶ、ドーズ量を１×１０１３ｃｍ−２とし、２回目の注入は、イオン種をＰ＋、加速電圧を３８０ＫｅＶ、ドーズ量を４×１０１２ｃｍ−２とし、３回目の注入は、イオン種をＰ＋、加速電圧を１８０ＫｅＶ、ドーズ量を２×１０１２ｃｍ−２とし、４回目の注入は、イオン種をＡｓ＋、加速電圧を１８０ＫｅＶ、ドーズ量を３×１０１２ｃｍ−２とした。次に、第１ウェル３０上、第２ウェル３２上およびオフセット絶縁層２２上に、熱酸化法によって、ゲート絶縁層６０を形成した。次に、ゲート絶縁層６０上に、ポリシリコンからなるゲート電極６２を形成した。次に、第１ウェル３０および第２ウェル３２に、Ｎ型のソース５０ａおよびドレイン５０ｂを形成した。ソース５０ａおよびドレイン５０ｂの不純物濃度は、４×１０２０ｃｍ−３とした。
【００４９】
上記の製造方法によって、サンプルＳ１〜Ｓ５の５種類のサンプルを用意した。サンプルＳ１〜Ｓ５は、第１ウェル３０と第２ウェル３２との間の距離Ｌが異なっている。すなわち、サンプルＳ１，Ｓ２は、図９（Ａ）に示すように、第１ウェル３０と第２ウェル３２とが距離Ｌだけ離れており、それぞれ、Ｌ＝２μｍ、Ｌ＝１μｍに相当する。サンプルＳ３は、図９（Ｂ）に示すように、第１ウェル３０と第２ウェル３２とが接しており、Ｌ＝０μｍに相当する。サンプルＳ４，Ｓ５は、図９（Ｃ）に示すように、第１ウェル３０の一部と第２ウェル３２の一部とが重なり部分４０をなしており、それぞれ、Ｌ＝−１μｍ、Ｌ＝−２μｍに相当する。つまり、Ｌがマイナスの値の場合は、距離Ｌは、重なり部分４０の重なり量Ｌに相当している。
【００５０】
次に、サンプルＳ１〜Ｓ５を用いた実験結果について説明する。図１０の横軸は、第１ウェル３０と第２ウェル３２との距離Ｌを示している。図１０の縦軸は、第１ウェル３０と第２ウェル３２との間の耐圧Ｖを示している。耐圧Ｖは、ゲート電極６２の電圧を０Ｖとした状態で、ソース５０ａ−ドレイン５０ｂ間に電圧を徐々に印加させ、第１ウェル３０−第２ウェル３２間に１００ｎＡ流れたときのソース５０ａ−ドレイン５０ｂ間に印加している電圧である。
【００５１】
図１０に示すように、距離Ｌ＝−２μｍの耐圧Ｖと、距離Ｌ＝１〜２μｍの耐圧Ｖとは、同程度であることがわかった。すなわち、第１ウェル３０−第２ウェル３２間の耐圧を低下させることなく（つまり、ソース５０ａ−ドレイン５０ｂ間の耐圧を低下させることなく）、半導体装置１００の占有面積を小さくすることができることがわかった。
【００５２】
また、図１０に示すように、第１ウェル３０の一部と第２ウェル３２の一部とが重なり部分４０をなす場合（距離Ｌがマイナスの場合）には、距離Ｌの絶対値（重なり量Ｌ）が大きいほど耐圧Ｖが向上することがわかった。すなわち、半導体装置１００は、重なり部分４０の面積で耐圧を変えることができることがわかった。つまり、半導体装置１００は、製造プロセスの条件を変更することなく、容易に耐圧を変えることができることがわかった。
【００５３】
２．  第２の実施形態
２．１．  第２の実施形態に係る半導体装置
次に、第２の実施形態に係る半導体装置について説明する。図１１は、第２の実施形態に係る半導体装置１０００を模式的に示す断面図である。以下、半導体装置１０００が、ＬＤＭＯＳトランジスタである半導体装置１００を含む場合について説明する。なお、半導体装置１０００において、半導体装置１００の構成部材と同様の機能を有する部材については同一の符号を付し、その詳細な説明を省略する。
【００５４】
半導体装置１０００は、図１１に示すように、ＬＤＭＯＳ領域１１０と、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）領域２１０と、を区画する素子分離絶縁層２０を有することができる。
【００５５】
ＬＤＭＯＳ領域１１０には、半導体装置１００（ＬＤＭＯＳトランジスタ１００）が形成されている。ＬＤＭＯＳトランジスタ１００は、例えばＮ型のチャネル領域を有することができる。
【００５６】
ＣＭＯＳ領域２１０には、例えば、第１ＭＯＳトランジスタ２００および第２ＭＯＳトランジスタ２０２が形成されている。第１ＭＯＳトランジスタ２００は、例えばＮ型のチャネル領域を有することができる。第２ＭＯＳトランジスタ２０２は、例えばＰ型のチャネル領域を有することができる。
【００５７】
第１ＭＯＳトランジスタ２００は、第４ウェル３７と、ソース５２ａと、ドレイン５２ｂと、不純物領域５２ｃと、ゲート絶縁層６０と、ゲート電極６２と、を有することができる。
【００５８】
第４ウェル３７は、例えばＮ型の不純物領域からなる。第４ウェル３７は、レトログレードウェルであることができる。第４ウェル３７は、例えば、第２ウェル３２と同様に、Ｙ方向において、不純物濃度のピークを３つ有する。すなわち、第４ウェル３７は、不純物濃度のピークを有している第１領域３７ａと、不純物濃度のピークを有していない第２領域３７ｂと、をそれぞれ交互に３つずつ有することができる。
【００５９】
ソース５２ａおよびドレイン５２ｂは、第４ウェル３７に形成されている。ソース５２ａおよびドレイン５２ｂは、例えばＰ型の不純物領域からなる。不純物領域５２ｃは、例えば、第４ウェル３７に形成されている。不純物領域５２ｃは、例えば第４ウェル３７のＮ型のコンタクトをとることができる。ゲート絶縁層６０は、第４ウェル３７上に形成されている。ゲート電極６２は、ゲート絶縁層６０上に形成されている。
【００６０】
第２ＭＯＳトランジスタ２０２は、第５ウェル３８と、第６ウェル３９と、ソース５４ａと、ドレイン５４ｂと、不純物領域５４ｃと、ゲート絶縁層６０と、ゲート電極６２と、を有することができる。第２ＭＯＳトランジスタ２０２は、第６ウェル３９を有することができる以外は、基本的に第１ＭＯＳトランジスタ２００の導電型を反転させたものである。したがって、第６ウェル３９以外の説明は省略する。
【００６１】
第６ウェル３９は、半導体基板１０に形成されている。第６ウェル３９は、例えばＮ型の不純物領域からなる。第６ウェル３９は、Ｙ方向において、第４ウェル３７および第５ウェル３８より深い形状である。第６ウェル３９は、第２ＭＯＳトランジスタ２０２の耐圧を向上させることができる。なお、図示はしないが、第２ＭＯＳトランジスタ２０２は、第６ウェル３９を有していなくてもよい。
【００６２】
半導体装置１０００は、例えば、以下の特徴を有する。
【００６３】
半導体装置１０００は、半導体装置１００を有することができる。上述のように、半導体装置１００は、占有面積を小さくすることができる。したがって、半導体装置１０００では、その縮小された分の面積をＣＭＯＳ領域２１０として利用することができる。すなわち、半導体装置１０００は、全体として占有面積を小さくすることができる。
【００６４】
２．２．  第２の実施形態に係る半導体装置の製造方法
次に、第２の実施形態に係る半導体装置の製造方法について説明する。図１２は、第２の実施形態に係る半導体装置１０００の製造方法を模式的に示す断面図である。以下、半導体装置１０００が、ＬＤＭＯＳトランジスタである半導体装置１００を含む場合について説明する。なお、半導体装置１０００の製造方法において、半導体装置１００の製造方法の構成部材と同様の機能を有する部材については同一の符号を付し、その詳細な説明を省略する。
【００６５】
図１２に示すように、ＬＤＭＯＳ領域１１０と、ＣＭＯＳ領域２１０と、を区画するように素子分離絶縁層２０を形成する。
【００６６】
図１２に示すように、第３ウェル３４の形成と同時に、ＣＭＯＳ領域２１０に例えばＮ型の不純物を注入して、第６ウェル３９を形成する。
【００６７】
図１２に示すように、第２ウェル３２の形成と同時に、ＣＭＯＳ領域２１０に例えばＮ型の不純物を注入して、第４ウェル３７を形成する。また、第１ウェル３０の形成と同時に、例えば第６ウェル３９にＰ型の不純物を注入して、第５ウェル３８を形成する。
【００６８】
図１１に示すように、第４ウェル３７に例えばＰ型の不純物を注入して、第１ＭＯＳトランジスタ２００のソース５２ａおよびドレイン５２ｂを形成する。さらに、同時に第５ウェル３８に例えばＰ型の不純物を注入して、不純物領域５４ｃを形成することができる。また、ＬＤＭＯＳトランジスタ１００のソース５０ａおよびドレイン５０ｂの形成と同時に、第５ウェル３８に例えばＮ型の不純物を注入して、第２ＭＯＳトランジスタのソース５４ａおよびドレイン５４ｂの形成をする。さらに、同時に第４ウェル３７に例えばＮ型の不純物を注入して、不純物領域５２ｃを形成することができる。
【００６９】
以上の工程により、半導体装置１０００を製造することができる。
【００７０】
半導体装置１０００の製造方法では、半導体装置１００を形成することができる。上述のように、半導体装置１００は、占有面積を小さくすることができる。したがって、半導体装置１０００では、その縮小された分の面積をＣＭＯＳ領域２１０として利用することができる。すなわち、全体として占有面積が小さい半導体装置１０００を得ることができる。
【００７１】
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できよう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【図面の簡単な説明】
【００７２】
【図１】第１の実施形態に係る半導体装置を模式的に示す断面図。
【図２】第１の実施形態に係る半導体装置を模式的に示す平面図。
【図３】第１の実施形態に係る半導体装置のウェルにおける不純物の濃度分布を模式的に示すグラフ。
【図４】第１の実施形態に係る半導体装置の一部を模式的に示す断面図。
【図５】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図６】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図７】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図８】第１の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【図９】実験例に用いたサンプルの一部を模式的に示す断面図。
【図１０】実験例の結果を模式的に示すグラフ。
【図１１】第２の実施形態に係る半導体装置を模式的に示す断面図。
【図１２】第２の実施形態に係る半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
【００７３】
１０  半導体基板、２０  素子分離絶縁層、２２  オフセット絶縁層、
３０  第１ウェル、３２  第２ウェル、３４  第３ウェル、３６  反転防止ウェル、
３７  第４ウェル、３８  第５ウェル、３９  第６ウェル、
３０ａ，３２ａ，３６ａ，３７ａ，３８ａ  第１領域、
３０ｂ，３２ｂ，３６ｂ，３７ｂ，３８ｂ  第２領域、４０  重なり部分、
４０ａ  第１境界線部分、４０ｂ  第２境界線部分、４１  空乏層、
４１ａ  第１空乏層部分、４１ｂ  第２空乏層部分、４２  重なり部分、
５０ａ，５２ａ，５４ａ  ソース、５０ｂ，５２ｂ，５４ｂ  ドレイン、
５０ｃ，５２ｃ，５４ｃ  不純物領域、６０  ゲート絶縁層、６２  ゲート電極、
１００  半導体装置、１００  ＬＤＭＯＳトランジスタ、１１０  ＬＤＭＯＳ領域、
２００  第１ＭＯＳトランジスタ、２０２  第２ＭＯＳトランジスタ、
２１０  ＣＭＯＳ領域、１０００  半導体装置
【図１】
2010028054.tif 000003
【図２】
2010028054.tif 000004
【図３】
2010028054.tif 000005
【図４】
2010028054.tif 000006
【図５】
2010028054.tif 000007
【図６】
2010028054.tif 000008
【図７】
2010028054.tif 000009
【図８】
2010028054.tif 000010
【図９】
2010028054.tif 000011
【図１０】
2010028054.tif 000012
【図１１】
2010028054.tif 000013
【図１２】
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