(57)【要約】【課題】従来技術ではアスペクト比の高い微細な開孔を形成することが困難である。【解決手段】半導体基板上に第１の層間絶縁膜を形成し、この第１の層間絶縁膜に第１の開孔を形成し、この第１の層間絶縁膜上に、第１の開孔を充填しないように第２の層間絶縁膜を形成し、この第２の層間絶縁膜に、第１の開孔に接続する第２の開孔を形成する。【選択図】図３
2010040984.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜に第１の開孔を形成する工程と、
前記第１の層間絶縁膜上に、前記第１の開孔を充填しないように第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜に、前記第１の開孔に接続する第２の開孔を形成する工程とを含む半導体装置の製造方法。
【請求項２】
前記第１の開孔のアスペクト比が３０以下になるように、前記第１の開孔の所定の開口サイズに応じて前記第１の層間絶縁膜の厚みを設定し、
前記第２の開孔のアスペクト比が３０以下になるように、前記第２の開孔の所定の開口サイズに応じて前記第２の層間絶縁膜の厚みを設定する、請求項１に記載の半導体装置の製造方法。
【請求項３】
第２の層間絶縁膜をＰＥ−ＣＶＤにより形成する、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の開孔と前記第２の開孔とが接続してなる連結開孔の内表面を覆うように第１の導電膜を形成し、該第１の導電膜上に容量絶縁膜を形成し、該容量絶縁膜上に第２の導電膜を形成して、前記第１の導電膜、前記容量絶縁膜および前記第２の導電膜からなるキャパシタを形成する、請求項１から３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１の開孔と前記第２の開孔とが接続してなる連結開孔内に導電体を充填してプラグを形成する、請求項１から３のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
層間絶縁膜に貫通孔を形成する工程を有する半導体装置の製造方法であって、
前記層間絶縁膜は、複数回に分けて部分層間絶縁膜を積層することによって得られ、
前記貫通孔は、下層側の部分層間絶縁膜に開孔を形成し、該開孔を設けた部分層間絶縁膜上に該開孔を充填しないように上層側の部分層間絶縁膜を形成し、該上層側部分層間絶縁膜に前記開孔に接続する開孔を形成して得られる、半導体装置の製造方法。
【請求項７】
前記の各開孔のアスペクト比が３０以下になるように、前記の各開孔の所定の開口サイズに応じて前記の各部分層間絶縁膜の厚みを設定する、請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
微細化の進展に伴い、例えば設計ルール（Ｆ値）５０ｎｍ以降の世代におけるＤＲＡＭ等のメモリデバイスにおいては、各メモリセルのキャパシタ用電極の表面積を大きくすることが求められている。表面積の大きなキャパシタ用電極を形成する方法として、アスペクト比が高い微細な開孔内に導電膜を形成し、この導電膜をキャパシタ用電極に加工することが行われている。
【０００３】
しかしながら、アスペクト比が高くなるに従い、微細な開孔を制御性よく形成することは困難となる。すなわち、高いアスペクト比の開孔を通常のドライエッチングで形成しようとすると、エッチストップと呼ばれる現象が発生し、特に開孔の底部において所望の形状の孔部を形成することが困難となる。
【０００４】
アスペクト比が高いコンタクトプラグを形成する場合においても、アスペクト比の高い開孔（コンタクトホール）を形成する際に同様な問題が生じる。
【０００５】
コンタクトプラグの形成方法として、下層側プラグを形成した後、この下層側プラグ上に上層側プラグを形成して、プラグのスタック構造を作製する方法が提案されている。このようなプラグのスタック構造は、例えば特許文献１、特許文献２に記載されている。
【特許文献１】特開２００５−３３２９７８号公報
【特許文献２】特開２００４−３１１９１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の通りアスペクト比の高い開孔を形成することは容易ではなく、また、上記のようなスタック構造を形成する方法では、目的の構造を形成するための工程数が増加し、安価に半導体装置を製造することが難しいと言う問題があった。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によれば、半導体基板上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜に第１の開孔を形成する工程と、前記第１の層間絶縁膜上に、前記第１の開孔を充填しないように第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜に、前記第１の開孔に接続する第２の開孔を形成する工程とを含む半導体装置の製造方法が提供される。
【０００８】
本発明の他の実施形態によれば、層間絶縁膜に貫通孔を形成する工程を有する半導体装置の製造方法であって、前記層間絶縁膜は、複数回に分けて部分層間絶縁膜を積層することによって得られ、前記貫通孔は、下層側の部分層間絶縁膜に開孔を形成し、該開孔を設けた部分層間絶縁膜上に該開孔を充填しないように上層側の部分層間絶縁膜を形成し、該上層側部分層間絶縁膜に前記開孔に接続する開孔を形成して得られる、半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、製造工程数を抑えながら、アスペクト比の高い微細な開孔を容易に形成することができ、微細化に優れた半導体装置の製造方法を提供することができる。
【００１０】
本発明の一実施形態によれば、例えばフィーチャーサイズ（Ｆ値）５０ｎｍ以降の設計ルールで製造される半導体装置に必要とされるようなアスペクト比の大きな開孔を容易に形成することが可能となる。その結果、製造コストを抑えながら、アスペクト比の大きなコンタクトプラグや、表面積の大きなキャパシタ用電極を容易に形成することが可能となる。
【発明を実施するための最良の形態】
【００１１】
本発明の一実施形態は、一度のドライエッチングでは形成困難な高アスペクト比の開孔を形成する方法に関する。この方法においては、目的の高アスペクト比の開孔（ホールや溝）を形成する層間絶縁膜の堆積を２回以上に分けて行い、その毎に堆積膜（前記の層間絶縁膜を構成する堆積膜、以下「部分層間絶縁膜」という）に開孔を形成する。この開孔が設けられた部分層間絶縁膜上に、この開孔を充填しないように次の部分層間絶縁膜を形成し、次いでこの上層側の部分層間絶縁膜に前記開孔と接続する開孔を形成する。結果、上層側の開孔と下層側の開孔が連結され一体となって、上層側の部分層間絶縁膜と下層側の部分層間絶縁膜を貫通する目的の開孔（連結孔）が得られる。
【００１２】
例えば、層間絶縁膜の形成を、第１の層間絶縁膜の形成と第２の層間絶縁膜の形成の２回に分けて行う場合は、第１の層間絶縁膜に第１の開孔を形成後、第１の開孔の内部が第２の層間絶縁膜で埋め込まれないようにして、第１の層間絶縁膜上に第２の層間絶縁膜を形成する。その後に、第１の開孔上に位置し且つ第１の開孔に達するように、第２の開孔を第２の層間絶縁膜に形成する。その結果、第１の開孔と第２の開孔が一体となった目的の開孔（連結孔）を得ることができる。層間絶縁膜の形成を３回に分けて行う場合は、上記のようにして形成した第１の開孔と第２の開孔が埋め込まれないようにして、第２の層間絶縁膜上に第３の層間絶縁膜を形成し、この第３の層間絶縁膜に、第２の開孔上に位置し且つ第２の開孔に達するように第３の開孔を形成する。その結果、第１の開孔と第２の開孔と第３の開孔が一体となった目的の開孔（連結孔）を得ることができる。層間絶縁膜の形成を４回あるいはそれ以上に分けて行う場合も同様にしてさらに上層側に部分層間絶縁膜を形成し、これに開孔を形成して、目的の開孔（連結孔）を得ることができる。
【００１３】
ここで、下層側の部分層間絶縁膜に設けられた開孔を充填しないように上層側の部分層間絶縁膜を形成する際、この開孔の内部において閉塞しないのであれば、開孔内の側面に絶縁膜が形成されてもよい。この開孔内の側面に形成された絶縁膜は、必要に応じて、目的の開孔（連結孔）の形成後にウェットエッチングを行って除去することができる。
【００１４】
以下、本発明の実施例について図面を参照して説明する。なお、以下の説明において、開孔の開口サイズとは、開孔がホールの場合は開孔径を意味し、開孔が溝の場合はその長手方向に垂直な方向の幅を意味する。
【００１５】
［第１の実施例］
第１の実施例として、高アスペクト比の開孔を形成し、この開孔にコンタクトプラグを形成する場合の一例を説明する。以下に説明する開孔の形成方法は、コンタクトプラグを形成する場合に限定されるものではない。
【００１６】
まず、所望の不純物拡散層領域や配線層（図示せず）が形成された半導体基板１を用意する。
【００１７】
次に、図１に示すように、半導体基板１上にシリコン酸化膜（ＳｉＯ2）等の第１の層間絶縁膜２を形成した後、第１の層間絶縁膜２上に、リソグラフィー技術を用いてフォトレジスト膜３からなる開孔（ホール）パターンを形成し、次いでこの開孔パターンをマスクに用いてドライエッチングを行って第１の開孔４を形成する。ここで、第１の層間絶縁膜２の膜厚Ｈ１は、第１の開孔４の開口サイズを考慮し、通常のドライエッチングにて第１の層間絶縁膜２を貫通する所望の形状の開孔が形成できる範囲内にあらかじめ設定しておく。第１の開孔４の形成後にフォトレジスト膜３は除去する。
【００１８】
次に、図２に示すように、第１の層間絶縁膜２上に、シリコン酸化膜等の第２の層間絶縁膜５を形成する。ここで、第１の開孔４の上部開口部のサイズ（直径）が百数十ｎｍ程度以下の微細な寸法である場合には、ＰＥ−ＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などの段差被覆性の低い成膜方法を用いることで、第１の開孔４の内部に第２の層間絶縁膜５が充填される前に、第１の開孔４の開口上部を第２の層間絶縁膜５で塞ぐことが可能となる。従って、第１の開孔４の内部に第２の層間絶縁膜５が充填されるのを抑制した状態で、第１の層間絶縁膜２上に第２の層間絶縁膜５を形成することができる。具体的には、例えば、第２の層間絶縁膜５として、ＴＥＯＳ（テトラ・エトキシ・シラン）を用いたプラズマＣＶＤ法や、シラン（ＳｉＨ4）及び亜酸化窒素（Ｎ2Ｏ）を用いたプラズマＣＶＤ法によって、シリコン酸化膜を形成することができる。また、シリコン酸化膜にリンやボロンなどの不純物が添加されていてもよい。なお、第１の開孔４の内部に第２の層間絶縁膜５が形成されるのを完全に抑制する必要は無く、第１の開孔４内が閉塞されずに空洞部が残存していれば、第１の開孔４内の側面部に第２の層間絶縁膜５が付着しても問題ない。
【００１９】
第２の層間絶縁膜５の上面は必要に応じてＣＭＰ（化学的機械的研磨）等を用いて平坦化を行い、最終的に第２の層間絶縁膜５の膜厚が所望の厚みＨ２となるようにする。
【００２０】
次に、図３に示すように、第２の層間絶縁膜５上に、リソグラフィー技術を用いてフォトレジスト膜６からなる開孔パターンを形成する。その際、この開孔パターン（フォトレジスト膜６）は、その開口部と先に形成した第１の開孔４とが重なるように形成する。この重なり部分において、開孔パターンの開口サイズと第１の開孔４の開口サイズは必ずしも同一でなくてもかまわない。次いで、この開孔パターン（フォトレジスト膜６）をマスクに用いてドライエッチングを行うことで第２の開孔７を形成する。これにより、第１の開孔４と第２の開孔７が接続し、第１の層間絶縁膜２および第２の層間絶縁膜５を貫通する１つの貫通孔が形成される。ここで、第２の層間絶縁膜５の膜厚Ｈ２は、第２の開孔７の開口サイズを考慮し、通常のドライエッチングにて第２の層間絶縁膜５を貫通する所望の形状の開孔が形成できる範囲内にあらかじめ設定しておく。第２の開孔７の形成後にフォトレジスト膜６は除去する。
【００２１】
次に、図４に示すように、第１の開孔４及び第２の開孔７の内部を充填するように導電体膜８を形成する。具体的には、例えば、第１の開孔４及び第２の開孔７の内部および第２の層間絶縁膜５の上面を覆うようにＣＶＤ法を用いてタングステン（Ｗ）等の導電体膜８を形成した後に、層間絶縁膜５の上面の導電体膜８をＣＭＰ等で除去して、第１の開孔４及び第２の開孔７の内部にのみに導電体膜８を残す。この導電体膜８はコンタクトプラグとして機能する。導電体膜８は、窒化チタン（ＴｉＮ）等のバリア膜と他の導電膜を含む積層体であってもよい。
【００２２】
従来技術では、例えば、膜厚３．０μｍの層間絶縁膜に開口サイズ（直径）が６０ｎｍの開孔を形成する場合には、開孔のアスペクト比が５０となり、このような開孔を１回のエッチングで制御性よく形成することは困難であった。本実施例によれば、第１及び第２の層間絶縁膜の厚みを、例えばＨ１＝１．５μｍ、Ｈ２＝１．５μｍと設定することにより、第１及び第２の層間絶縁膜に開口サイズが６０ｎｍの開孔を形成する場合のアスペクト比は共に２５となるため、従来のドライエッチングによって容易に開孔を形成することができる。
【００２３】
互いに接続される各開孔を１回のエッチングで制御性よく形成する点から、各開孔のアスペクト比は３０以下であることが好ましく、２５以下であることがより好ましい。このようなアスペクト比が得られるように、各開孔の所定の開口サイズに応じて当該開孔が形成される層間絶縁膜の厚みを設定することができる。上記の例では、目的の開孔（連結孔）を二つの開孔を接続することで形成しているが、後述の第４の実施例のように三つ以上の複数の開孔を接続してもよく、より多くの開孔を接続することにより、開口サイズが小さくても、各開孔について所望のアスペクト比を確保しやすくなる。
【００２４】
なお、各層間絶縁膜に形成する各開孔のアスペクト比は必ずしも３０以下に限定されるものではない。すなわち、層間絶縁膜の材料や、使用するエッチング装置の性能向上等によって、開孔底部でエッチストップ現象を起こさずに、１回のエッチングで制御性よく開孔が形成できれば、アスペクト比が３０以上となるような開孔を各層間絶縁膜に形成してもよい。
【００２５】
本実施例においては、開孔を充填する導電体膜８の形成、並びに開孔外部の余分な導電膜の除去および上面の平坦化を、開孔の形成の度に行わずに済み、目的の開孔（連結孔）を形成した後に行うことでプラグを形成できる。そのため、製造コストを抑えながら、アスペクト比の大きなコンタクトプラグを形成することができる。
【００２６】
［第２の実施例］
第２の実施例として、高アスペクト比の開孔を形成し、この開孔を用いてＤＲＡＭ用キャパシタを形成する場合の一例を説明する。
【００２７】
先ず、トランジスタや配線（図示せず）が形成された半導体基板１０１を用意する。
【００２８】
次に、図５に示すように、半導体基板１０１上にシリコン酸化膜（ＳｉＯ2）等の層間絶縁膜１０２を形成し、所望の場所に開孔を形成後、不純物を導入した多結晶シリコン等の導体膜を埋設し、通常のフォトリソグラフィー技術とドライエッチング技術を用いて導体膜をパターニングする。その結果、容量コンタクトプラグ１０３が得られる。
【００２９】
その後に、シリコン窒化膜（Ｓｉ3Ｎ4）１０４をＬＰ−ＣＶＤ法、またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等で形成し、さらにシリコン酸化膜等の第１の層間絶縁膜１０５を形成する。
【００３０】
次に、図６に示すように、必要に応じてＣＭＰ等で第１の層間絶縁膜１０５の上面を平坦化した後、カーボン膜１０６と、その上にシリコン酸化膜系無機膜を用いて形成した中間マスク層１０７を形成する。次いで、リソグラフィー技術を用いてフォトレジスト膜１０８からなる開口パターンを形成する。カーボン膜１０６と中間マスク層１０７はドライエッチングに際してのハードマスクとして機能する。
【００３１】
次に、図７に示すように、フォトレジスト膜１０８をマスクにして中間マスク層１０７をパターニングし、さらに中間マスク層１０７をマスクにしてカーボン膜１０６をパターニングする。その際、フォトレジスト膜１０８自体もエッチングされて、最終的に消失する。
【００３２】
次に、図８に示すように、カーボン膜１０６をマスクにして第１の層間絶縁膜１０５とシリコン窒化膜１０４をパターニングして、メモリセルのストレージノード部に設けるキャパシタ下部電極の「型」となる第１の開孔１１０ａを容量コンタクトプラグ１０３上に形成する。また、同時にガードリングの「型」となる第１の溝１０９ａをＤＲＡＭのメモリセルアレイを囲むように形成する。この後に、カーボン膜１０６はアッシング法等により除去する。
【００３３】
次に、図９に示すように、第１の層間絶縁膜１０５の上に第２の層間絶縁膜１１１を形成する。このとき、ＰＥ−ＣＶＤ法などの段差被覆性の低い成膜方法を用い、第１の層間絶縁膜１０５に形成した第１の開孔１１０ａ及び第１の溝１０９ａの内部を埋め込まないように第２の層間絶縁膜１１１を形成する。具体的には、例えば、第２の層間絶縁膜１１１として、例えばＴＥＯＳ（テトラ・エトキシ・シラン）を用いたプラズマＣＶＤ法や、シラン（ＳｉＨ4）とＮ2Ｏを用いたプラズマＣＶＤ法によって、シリコン酸化膜などを形成することができる。なお、後に図１２を用いて説明するウェットエッチングによって所望の孔形状を得るために、リンやボロンなどの不純物を添加した層間絶縁膜を形成してもよい。また、孔の形状プロファイルを制御するために、この不純物の濃度を膜厚方向（基板表面に垂直方向）に変化させてもよい。
【００３４】
次に、図１０に示すように、第２の層間絶縁膜１１１の上面を必要に応じてＣＭＰなどで平坦化した後、その上にシリコン窒化膜１１２、カーボン膜１１３、中間マスク層１１４を形成する。次いで、通常のリソグラフィー技術を用いてフォトレジスト膜１１５からなる開口パターンを形成する。このとき、フォトレジスト膜１１５からなる開口パターンは、図６に示したフォトレジスト膜１０８からなる開口パターンと同一となるように形成する。露光時のアライメントは図８に示した開孔の開口パターンに対して行うことができる。すなわち、第１の開孔１１０ａと第１の溝１０９ａの直上にフォトレジスト膜１１５からなる開口パターンの開口が重なるように配置される。
【００３５】
次に、ドライエッチング技術を用いて、フォトレジスト膜１１５をマスクにして中間マスク層１１４をパターニングし、パターニングされた中間マスク層１１４をマスクにしてカーボン膜１１３をパターニングする。次に、図１１に示すように、パターニングされたカーボン膜１１３をマスクにしてシリコン窒化膜１１２と第２の層間絶縁膜１１１をパターニングし、第２の開孔１１０ｂと第２の溝１０９ｂを形成する。この後に、カーボン膜１１３はアッシング法等により除去する。第２の層間絶縁膜１１１に形成した開孔は、第１の層間絶縁膜１０５に形成した開孔の真上に形成され、その結果、上下の開孔が一体となって、シリコン窒化膜１１２と第２の層間絶縁膜１１１と第１の層間絶縁膜１０５とシリコン窒化膜１０４を貫通する開孔１１０および溝１０９が得られる。このとき、第１の層間絶縁膜１０５に形成した第１の開孔１１０ａの底部はドライエッチングに曝されるが、第１の層間絶縁膜１０５及び第２の層間絶縁膜１１１を貫通して一体となった開孔１１０のアスペクト比が高いため、特に問題となるほど開孔の底部にダメージは入らない。
【００３６】
この後にウェットエッチングを行って、図１２に示すように、エッチング条件を制御することにより開孔１１０と溝１０９の寸法を隣り合う開孔と接触しない範囲で拡大してもよい。
【００３７】
次に、図１３に示すように、開孔１１０及び溝１０９内の露出している面を導体膜１１７（例えば窒化チタン等）で被覆する。なお、溝１０９内に形成された導体膜１１７はガードリングとして機能する（後述）。
【００３８】
次に、図１４に示すように、開孔１１０及び溝１０９内の側壁と底部を被覆する導体膜１１７を残して、開孔および溝の外部のシリコン窒化膜１１２上の導体膜１１７を除去する。この除去は、ドライエッチングによるエッチバックを行ったり、保護用の絶縁体をあらかじめ開孔および溝に埋め込んだ後にＣＭＰを行ったりして実施することができる。ＣＭＰを行う場合には、ＣＭＰ実施後に保護用の絶縁体を除去する。
【００３９】
次に、図１５に示すように、フォトレジスト膜１２１からなるマスクを形成する。このマスクを用いてドライエッチングを行い、マスクの開口に対応する部分のシリコン窒化膜１１２を除去して開口１１８を形成する。この開口１１８は、図２４のメモリセルアレイ部の平面図に示すように、各メモリセル領域に存在するように複数設けられる。その後、フォトレジスト膜１２１を除去する。
【００４０】
次に、図１６に示すように、フォトレジスト膜１２２を、メモリセルアレイ領域が露出するように他の領域を覆い且つ溝１０９の内部が保護されるように形成する。次いで、弗酸を主成分とするエッチング薬液を用いて、開口１１８を通してウェットエッチングを行い、ガードリングに取り囲まれたメモリセルアレイ領域の第１の層間絶縁膜１０５と第２の層間絶縁膜１１１を除去する。
【００４１】
このようにすることで、図１６に示すように、開孔１１０内に設けた導体膜１１７の外側表面が露出する。結果、筒型の形状を有し、かつ筒の内側と外側の両方が露出したストレージノード用の下部電極１２０を得ることができる。一方、開孔１１０内の導体膜１１７と同時に溝１０９内に形成された導体膜１１７からなるガードリング１１６は、溝形状に応じてメモリセルアレイを取り囲むように配置される。このガードリング１１６は、前記のウェットエッチングにおいて、ガードリング外側（メモリセルアレイ領域の外側）の領域の第１の層間絶縁膜１０５と第２の層間絶縁膜１１１がエッチングされるのを防止する働きがある。溝１０９内のフォトレジスト膜１２２はガードリング１１６に亀裂やピンホールなどの欠陥があった場合に、エッチング液がメモリセルアレイ領域外側の領域に浸透するのを防止することができる。ウェットエッチングの後にフォトレジスト膜１２２を除去する。
【００４２】
次に、図１７に示すように、下部電極１２０（導体膜１１７）の露出面を容量絶縁膜１１９で被覆する。
【００４３】
次に、図１８に示すように、ストレージノード用の上部電極（プレート電極）１２５を容量絶縁膜１１９を被覆するように形成する。結果、下部電極１２０、容量絶縁膜１１９及び上部電極１２５からなるキャパシタが完成する。
【００４４】
ここで、第１の開孔１１０ａと第２の開孔１１０ｂのパターニングを行う際のフォトマスクの開口サイズは同じであってもよいし、異なるサイズであってもよい。
【００４５】
以下に、第１の開孔１１０ａを形成するフォトマスクの開口サイズと第２の開孔１１０ｂを形成するフォトマスクの開口サイズを同じにした場合に、第２の開孔１１０ｂの形成において、第１の開孔１１０ａに対してアライメントずれが発生した場合について説明する。
【００４６】
図１９に、第２の開孔１１０ｂの形成のためのパターニングにおいて紙面内で右方向にアライメントずれが発生し、この状態で第２の開孔１１０ｂを形成した際の構造断面図を示す。この状態において制御されたウェットエッチングを行って、開孔１１０と溝１０９の寸法を拡大することにより、図２０に示す構造が得られる。図２０に示すように、第２の開孔１１０ｂを形成するためのドライエッチングに際して、Ａで示した範囲の深さ部分において、第１の開孔１１０ａの上部も紙面内で右方向にずれた構造が形成される。したがって、アライメントずれが生じても、隣接する下段のプラグ電極と短絡しにくい。これに対して、従来のプラグ電極を積層する製造方法では、下段のプラグ上面の位置が固定されているため、上段のプラグ電極の形成においてアライメントずれを起こした場合には、上段のプラグ電極の底部と、下段の隣接するプラグ電極の上面とが短絡しやすくなる。
【００４７】
本実施例によれば、製造コストを抑えながら、容量値の大きなキャパシタを容易に形成することができる。本実施例の製造方法は、データ保持特性（リフレッシュ特性）に優れた高性能のＤＲＡＭの製造に適している。
【００４８】
［第３の実施例］
ＤＲＡＭ用キャパシタを第２の実施例と同様にして形成する際に、周辺回路領域にコンタクトプラグを形成する場合の一例について説明する。
【００４９】
第１の層間絶縁膜１０５に、キャパシタ下部電極を形成するための第１の開孔１１０ａおよびガードリングを形成するための第１の開孔１０９ａを形成する際に、周辺回路領域においてコンタクトプラグを形成するための第１の開孔５２０ａを所望の導電部上に同時に形成する。その後、第２の層間絶縁膜１１１に、図２１に示すように、メモリセルアレイ領域及びその周囲のガードリングを形成する領域においては、第２の実施例と同様にして第２の開孔１１０ｂ、１０９ｂを形成する。その際、コンタクトプラグ形成用の第１の開孔５２０ａの上部には開孔を形成しない。
【００５０】
次に、図２２に示すように、メモリセルアレイ領域においては第２の実施例と同様にして下部電極１２０、容量絶縁膜１１９及び上部電極１２０からなるキャパシタを形成し、メモリセルアレイ領域の周囲にガードリングを形成する。この後に上部電極１２５を覆うように第３の層間絶縁膜５２１を形成する。次いで、コンタクトプラグ形成用の第１の開孔５２０ａに達するように、第２の層間絶縁膜１１１と第３の層間絶縁膜５２１を貫通する第２の開孔５２０ｂを形成する。これにより、第１の開孔５２０ａと第２の開孔５２０ｂが接続して、１つの連続した開孔５２０となる。この開孔５２０内を充填するようにタングステン（Ｗ）等の導電体を設け、次いで開孔外部の余剰の導電体を除去してコンタクトプラグが完成する。
【００５１】
本実施例によれば、製造コストを抑えながら、容量値の大きなキャパシタを形成できるとともに、周辺回路領域にアスペクト比の高いコンタクトプラグを容易に形成することができる。
【００５２】
［第４の実施例］
以上に説明した実施例では、開孔の形成を２回行って目的の開孔（連結孔）を形成したが、３回以上行って目的の開孔（連結孔）を形成する場合の一例を説明する。
【００５３】
例えば開孔の形成を３回行って目的の開孔（連結孔）を形成する例を図２３を参照して説明する。第１の層間絶縁膜６０５に第１の開孔６１０ａ及び第１の溝６０９ａを形成した後、これらの開孔および溝の内部を埋め込まないように第２の層間絶縁膜６０６を形成する。次に、第２の層間絶縁膜６０６に、第１の開孔６１０ａに接続する第２の開孔６１０ｂと、第１の溝６０９ａに接続する第２の溝６０９ｂを同時に形成する。以上のプロセスは、第２の実施例と同様に行うことができる。次に、第２の層間絶縁膜の形成と同様にして、第１及び第２の開孔ならびに第１及び第２の溝の内部を埋め込まないように第３の層間絶縁膜６０７を形成する。次に、第２の開孔および第２の溝の形成と同様にして、第３の層間絶縁膜６０７に、第２の開孔６１０ｂに接続する第３の開孔６１０ｃと、第２の溝６０９ｂに接続する第３の溝６０９ｃを同時に形成する。結果、図２３に示すように、第１の開孔と第２の開孔と第３の開孔が接続した開孔６１０と、第１の溝と第２の溝と第３の溝が接続した溝６０９が得られる。なお、シリコン窒化膜６１２は、第２の実施例のシリコン窒化膜１１２に相当する。
【００５４】
最終的に形成された開孔および溝の内部へ所望の成膜が可能な限り、互いに接続させる開孔や溝の形成回数は特に制限されることはないため、所望のデバイス性能に応じて容量値の大きなキャパシタを容易に形成することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施例を説明するための第１の開口形成後の構造断面図である。
【図２】図１に示す構造の形成工程に続く工程後の構造断面図である。
【図３】図２に示す構造の形成工程に続く工程後の構造断面図である。
【図４】図３に示す構造の形成工程に続く工程後の構造断面図である。
【図５】本発明の第２の実施例を説明するための第１の層間絶縁膜形成後の構造断面図である。
【図６】図５に示す構造の形成工程に続く工程後の構造断面図である。
【図７】図６に示す構造の形成工程に続く工程後の構造断面図である。
【図８】図７に示す構造の形成工程に続く工程後の構造断面図である。
【図９】図８に示す構造の形成工程に続く工程後の構造断面図である。
【図１０】図９に示す構造の形成工程に続く工程後の構造断面図である。
【図１１】図１０に示す構造の形成工程に続く工程後の構造断面図である。
【図１２】図１１に示す構造の形成工程に続く工程後の構造断面図である。
【図１３】図１２に示す構造の形成工程に続く工程後の構造断面図である。
【図１４】図１３に示す構造の形成工程に続く工程後の構造断面図である。
【図１５】図１４に示す構造の形成工程に続く工程後の構造断面図である。
【図１６】図１５に示す構造の形成工程に続く工程後の構造断面図である。
【図１７】図１６に示す構造の形成工程に続く工程後の構造断面図である。
【図１８】図１７に示す構造の形成工程に続く工程後の構造断面図である。
【図１９】本発明の第２の実施例による効果を説明するための断面図である。
【図２０】本発明の第２の実施例による効果を説明するための断面図である。
【図２１】本発明の第３の実施例を説明するための断面図である。
【図２２】本発明の第３の実施例を説明するための断面図である。
【図２３】本発明の第４の実施例を説明するための断面図である。
【図２４】本発明の第２の実施例を説明するための平面図である。
【符号の説明】
【００５６】
１  半導体基板
２  第１の層間絶縁膜
３  フォトレジスト膜
４  第１の開孔
５  第２の層間絶縁膜
６  フォトレジスト膜
７  第２の開孔
８  導電体膜
１０１  半導体基板
１０２  層間絶縁膜
１０３  容量コンタクトプラグ
１０４  シリコン窒化膜
１０５  第１の層間絶縁膜
１０６  カーボン膜
１０７  中間マスク層
１０８  フォトレジスト膜
１０９ａ  第１の溝
１０９ｂ  第２の溝
１０９  溝
１１０ａ  第１の開孔
１１０ｂ  第２の開孔
１１０  開孔
１１１  第２の層間絶縁膜
１１２  シリコン窒化膜
１１３  カーボン膜
１１４  中間マスク層
１１５  フォトレジスト膜
１１６  ガードリング
１１７  導体膜
１１８  開口
１１９  容量絶縁膜
１２０  下部電極
１２１  フォトレジスト膜
１２２  フォトレジスト膜
１２５  上部電極
５２０ａ  第１の開孔
５２０ｂ  第２の開孔
５２０  開孔
５２１  第３の層間絶縁膜
６０５  第１の層間絶縁膜
６０６  第２の層間絶縁膜
６０７  第３の層間絶縁膜
６０９ａ  第１の溝
６０９ｂ  第２の溝
６０９ｃ  第３の溝
６０９  溝
６１０ａ  第１の開孔
６１０ｂ  第２の開孔
６１０ｃ  第３の開孔
６１０  開孔
６１２  シリコン窒化膜
【図１】
2010040984.tif 000003
【図２】
2010040984.tif 000004
【図３】
2010040984.tif 000005
【図４】
2010040984.tif 000006
【図５】
2010040984.tif 000007
【図６】
2010040984.tif 000008
【図７】
2010040984.tif 000009
【図８】
2010040984.tif 000010
【図９】
2010040984.tif 000011
【図１０】
2010040984.tif 000012
【図１１】
2010040984.tif 000013
【図１２】
2010040984.tif 000014
【図１３】
2010040984.tif 000015
【図１４】
2010040984.tif 000016
【図１５】
2010040984.tif 000017
【図１６】
2010040984.tif 000018
【図１７】
2010040984.tif 000019
【図１８】
2010040984.tif 000020
【図１９】
2010040984.tif 000021
【図２０】
2010040984.tif 000022
【図２１】
2010040984.tif 000023
【図２２】
2010040984.tif 000024
【図２３】
2010040984.tif 000025
【図２４】
2010040984.tif 000026