(57)【要約】【課題】抵抗特性のばらつきが少ない抵抗素子を低コストで形成することを可能とした半導体装置の製造方法及び半導体装置を提供する。【解決手段】ＳＯＩ領域のＳｉ基板１上にＳｉＧｅ層を形成する工程と、ＳｉＧｅ層上にＳｉ層１３を形成する工程と、Ｓｉ層１３及びＳｉＧｅ層を平面視で抵抗素子の形状に形成する工程と、Ｓｉ層１３及びＳｉＧｅ層の各側面にサイドウォール１７を形成する工程と、ＳｉＧｅ層を露出する溝部１９を形成する工程と、サイドウォール１７によりＳｉ層１３の側面が支えられた状態で、溝部１９を介してＳｉＧｅ層をエッチングすることにより、Ｓｉ層１３とＳｉ基板１との間に空洞部２１を形成する工程と、を含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１領域の半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層及び前記第１半導体層を平面視で抵抗素子の形状に形成する工程と、
前記第２半導体層及び前記第１半導体層の各側面に第１サイドウォールを形成する工程と、
前記第１半導体層を露出する溝部を形成する工程と、
前記第１サイドウォールにより前記第２半導体層の側面が支えられた状態で、前記溝部を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１半導体層を形成する工程の前に、前記半導体基板にＬＯＣＯＳ層を形成する工程、をさらに含み、
前記第１半導体層を形成する工程では、前記第１領域であって前記ＬＯＣＯＳ層が形成されていない領域の前記半導体基板上に、前記ＬＯＣＯＳ層と隣接するように前記第１半導体層を形成し、
前記サイドウォールを形成する工程では、前記第１半導体層に隣接する前記ＬＯＣＯＳ層上に前記第１サイドウォールを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＬＯＣＯＳ層を形成する工程では、前記抵抗素子を平面視で囲む形状に前記ＬＯＣＯＳ層を形成し、
前記第１半導体層を形成する工程では、前記第１半導体層を前記半導体基板上にのみ形成される選択的エピタキシャル成長法により形成し、
前記第２半導体層を形成する工程では、前記第２半導体層を前記第１半導体層上にのみ形成される選択的エピタキシャル成長法により形成する、ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
第２領域の前記半導体基板上に絶縁膜を介してトランジスターのゲート電極を形成する工程と、
前記ゲート電極の側面に第２サイドウォールを形成する工程と、をさらに含み、
前記第１サイドウォールを形成する工程と、前記第２サイドウォールを形成する工程とを同一のプロセスで同時に行うことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記空洞部内に絶縁層を形成する工程、をさらに含むことを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
第１領域の半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層上に第２半導体層を形成する工程と、
前記第２半導体層上に第３半導体層を形成する工程と、
前記第３半導体層上に第４半導体層を形成する工程と、
前記第４半導体層、前記第３半導体層、前記第２半導体層及び前記第１半導体層を平面視で抵抗素子の形状に形成する工程と、
前記第４半導体層、前記第３半導体層、前記第２半導体層及び前記第１半導体層の各側面に第１サイドウォールを形成する工程と、
前記第３半導体層及び前記第１半導体層を露出する溝部を形成する工程と、
前記第１サイドウォールにより前記第４半導体層及び前記第２半導体層の各側面が支えられた状態で、前記溝部を介して前記第３半導体層及び前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に第１空洞部を形成すると共に、前記第４半導体層と前記第２半導体層との間に第２空洞部を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板上に部分的に形成された絶縁層と、
前記絶縁膜上に形成された半導体層と、
前記半導体層及び前記絶縁層の各側面に形成されたサイドウォールと、を備え、
前記半導体層は、平面視で抵抗素子の形状に形成されていることを特徴とする半導体装置。
【請求項８】
半導体基板と、
前記半導体基板上に空洞部を介して形成された半導体層と、
前記半導体層及び前記空洞部の各側面に形成されたサイドウォールと、を備え、
前記半導体層は、平面視で抵抗素子の形状に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路において使用される抵抗部は通常、回路を構成するＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスター）の製造方法を利用して形成される。この抵抗部を構成する抵抗素子は、
〔ａ〕ＭＯＳＦＥＴのｐｏｌｙ−Ｓｉ（ポリシリコン）ゲート電極、もしくは、
〔ｂ〕Ｓｉ（シリコン）基板上の拡散層領域、を形成する際に同時に造りこまれる。これらのプロセス工程にて抵抗素子を形成することにより、実質的に製造工程を増やすことなく抵抗素子を形成することができ、且つＭＯＳＦＥＴと抵抗素子が同一基板上に混載できるという利点がある（例えば、特許文献１、２参照。）。
【０００３】
このようにＳｉ基板上に形成される抵抗素子に対して、半導体集積回路（特にアナログ回路）における性能および歩留まり向上のために抵抗値ばらつき抑制が求められる。これに加えて低消費電力に特化された集積回路などでは、使用環境の温度変動に対して抵抗部の特性変動が少ないことも要求される。
前述の〔ａ〕ｐｏｌｙ−Ｓｉで抵抗素子を形成する場合は、ＣＶＤ（Chemical Vapor Deposition）の成膜条件によって結晶界面の状態が異なる可能性があり、製造プロセス起因の抵抗値バラツキが発生する可能性がある。一方、〔ｂ〕Ｓｉ基板上の拡散層領域に抵抗素子を形成する場合は、基板のバルクＳｉ、つまり単結晶Ｓｉを使用するためにｐｏｌｙ−Ｓｉで懸念されるようなプロセス起因の抵抗値バラツキ発生の可能性は少なくなるものの、バルクＳｉ基板上に抵抗をつくるためには抵抗底部にＰＮ接合の形成が必要となる。抵抗底部にＰＮ接合を有すると、温度が変化したときにＰＮ接合部のリーク電流が変化するため、温度特性的に劣る素子となる傾向がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−５５７９３号公報
【特許文献２】特開平１１−１９５７１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、プロセス起因の抵抗値バラツキ抑制および温度特性向上を両立させる１つのアイデアとして、絶縁膜上に形成された薄膜のシリコン層（以下、「ＳＯＩ（Silicon On Insulator）層」ともいう。）に抵抗素子を形成することが考えられる。この方法は、下記〔ｃ〕〔ｄ〕の観点から有効と考えられる。
〔ｃ〕単結晶Ｓｉに抵抗素子を形成するため、プロセス起因のバラツキが少ない。
〔ｄ〕Ｓｉ層下部がＳｉＯ２層（以下、「ＢＯＸ層」ともいう。）で絶縁されているため、抵抗底部にＰＮ接合が無く、基板とのリークパスが発生しない。
【０００６】
このように、ＳＯＩ層に抵抗素子を形成することにより、プロセス起因のばらつき、および温度変化に対して強い抵抗素子を形成することが可能となる。しかしながら、この方法は、例えばＳＩＭＯＸ（Separation by Implanted Oxygen）法や、貼り合わせ法により形成された、コストが高いＳＯＩ基板を使用しなければならない。抵抗素子の性能向上とあわせて、低コスト化も非常に重要である。
そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、抵抗特性のばらつきが少ない抵抗素子を低コストで形成することを可能とした半導体装置の製造方法及び半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様に係る半導体装置の製造方法は、第１領域の半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、前記第２半導体層及び前記第１半導体層を平面視で抵抗素子の形状に形成する工程と、前記第２半導体層及び前記第１半導体層の各側面に第１サイドウォールを形成する工程と、前記第１半導体層を露出する溝部を形成する工程と、前記第１サイドウォールにより前記第２半導体層の側面が支えられた状態で、前記溝部を介して前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に空洞部を形成する工程と、を含むことを特徴とするものである。
【０００８】
ここで、「第１領域」とは、例えばＳＯＩ（Silicon On Insulator）構造が形成される領域、又は、ＳＯＮ（Slicon On Nothing）構造が形成される領域のことである。空洞部内に絶縁層が形成されて埋め込まれた構造がＳＯＩ構造であり、空洞部内が埋め込まれず空洞部が最後まで残された構造がＳＯＮ構造である。また、第１半導体層は例えばＳｉＧｅ（シリコンゲルマニウム）層であり、第２半導体層は例えばシリコン（Ｓｉ）層である。
このような方法であれば、例えば、バルクシリコンなどの半導体基板上に、ＳＯＩ構造、又は、ＳＯＮ構造の抵抗素子を形成することができる。これにより、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ない抵抗素子を低コストで形成することができる。
【０００９】
また、上記の方法において、前記第１半導体層を形成する工程の前に、前記半導体基板にＬＯＣＯＳ層を形成する工程、をさらに含み、前記第１半導体層を形成する工程では、前記第１領域であって前記ＬＯＣＯＳ層が形成されていない領域の前記半導体基板上に、前記ＬＯＣＯＳ層と隣接するように前記第１半導体層を形成し、前記サイドウォールを形成する工程では、前記第１半導体層に隣接する前記ＬＯＣＯＳ層上に前記第１サイドウォールを形成することを特徴としても良い。このような方法であれば、サイドウォールとＬＯＣＯＳ層の組み合わせにより、第２半導体層の側面をより強固に支持することができる。
【００１０】
また、上記の方法において、前記ＬＯＣＯＳ層を形成する工程では、前記抵抗素子を平面視で囲む形状に前記ＬＯＣＯＳ層を形成し、前記第１半導体層を形成する工程では、前記第１半導体層を前記半導体基板上にのみ形成される選択的エピタキシャル成長法により形成し、前記第２半導体層を形成する工程では、前記第２半導体層を前記第１半導体層上にのみ形成される選択的エピタキシャル成長法により形成する、ことを特徴としても良い。
このような方法であれば、例えばフォトリソグラフィーとエッチング技術により第２半導体層及び第１半導体層を部分的にエッチングしなくても（即ち、パターニングしなくても）、これらをその成膜過程で自動的に抵抗素子の形状に形成することができる。つまり、第２半導体層及び第１半導体層をセルフアラインで抵抗素子の形状に形成することができる。これにより、工程数の増加を抑制することができる。
【００１１】
また、上記の方法において、第２領域の前記半導体基板上に絶縁膜を介してトランジスターのゲート電極を形成する工程と、前記ゲート電極の側面に第２サイドウォールを形成する工程と、をさらに含み、前記第１サイドウォールを形成する工程と、前記第２サイドウォールを形成する工程とを同一のプロセスで同時に行うことを特徴としても良い。ここで、「第２領域」とは、第１半導体層や第２半導体層が形成されない領域のことであり、例えばバルク領域とも呼ばれる。このような方法であれば、工程数の増加を抑制しつつ、第１領域に抵抗素子を形成し、第２領域にトランジスターを形成することができる。
また、上記の方法において、前記空洞部内に絶縁層を形成する工程、をさらに含むことを特徴としても良い。このような方法であれば、ＳＯＩ構造の抵抗素子を形成することができる。ＳＯＩ構造は、ＳＯＮ構造と比べて、絶縁層により第２半導体層が下側から支えられるため、抵抗素子の強度を高めることができる。
【００１２】
本発明の別の態様に係る半導体装置の製造方法は、第１領域の半導体基板上に第１半導体層を形成する工程と、前記第１半導体層上に第２半導体層を形成する工程と、前記第２半導体層上に第３半導体層を形成する工程と、前記第３半導体層上に第４半導体層を形成する工程と、前記第４半導体層、前記第３半導体層、前記第２半導体層及び前記第１半導体層を平面視で抵抗素子の形状に形成する工程と、前記第４半導体層、前記第３半導体層、前記第２半導体層及び前記第１半導体層の各側面に第１サイドウォールを形成する工程と、前記第３半導体層及び前記第１半導体層を露出する溝部を形成する工程と、前記第１サイドウォールにより前記第４半導体層及び前記第２半導体層の各側面が支えられた状態で、前記溝部を介して前記第３半導体層及び前記第１半導体層をエッチングすることにより、前記第２半導体層と前記半導体基板との間に第１空洞部を形成すると共に、前記第４半導体層と前記第２半導体層との間に第２空洞部を形成する工程と、を含むことを特徴とするものである。ここで、第３半導体層は例えばＳｉＧｅ（シリコンゲルマニウム）層であり、第４半導体層は例えばＳｉ（シリコン）層である。
【００１３】
このような方法であれば、例えば、バルクシリコンなどの半導体基板上に、ＳＯＩ構造又はＳＯＮ構造の第１抵抗素子と、同じ構造の第２抵抗素子とを積層して形成することができる。これにより、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ない第１、第２抵抗素子を低コストで、且つ、集積度を高めて形成することができる。なお、第１抵抗素子及び第２抵抗素子は、それぞれ独立した抵抗素子として使用することができる。また、第１抵抗素子及び第２抵抗素子は、これらを導電部材を介して直列又は並列に接続することにより、１つの抵抗素子としても使用することができる。
【００１４】
本発明のさらに別の態様に係る半導体装置は、半導体基板と、前記半導体基板上に部分的に形成された絶縁層と、前記絶縁膜上に形成された半導体層と、前記半導体層及び前記絶縁層の各側面に形成されたサイドウォールと、を備え、前記半導体層は、平面視で抵抗素子の形状に形成されていることを特徴とするものである。このような構成であれば、例えば、バルクシリコンなどの半導体基板上に、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ないＳＯＩ構造の抵抗素子を実現することができる。
本発明のさらに別の態様に係る半導体装置は、半導体基板と、前記半導体基板上に空洞部を介して形成された半導体層と、前記半導体層及び前記空洞部の各側面に形成されたサイドウォールと、を備え、前記半導体層は、平面視で抵抗素子の形状に形成されていることを特徴とするものである。このような構成であれば、例えば、バルクシリコンなどの半導体基板上に、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ないＳＯＮ構造の抵抗素子を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態に係る半導体装置の製造方法を示す図。
【図２】第１実施形態に係る半導体装置の製造方法を示す図。
【図３】第１実施形態に係る半導体装置の構成例を示す図。
【図４】第１実施形態に係る抵抗素子の形状の一例を示す図。
【図５】第２実施形態に係る半導体装置の製造方法を示す図。
【図６】第２実施形態に係る半導体装置の構成例を示す図。
【図７】第２実施形態に係る抵抗素子の形状の一例を示す図。
【図８】第３実施形態に係る半導体装置の製造方法を示す図。
【図９】第３実施形態に係る半導体装置の製造方法を示す図。
【図１０】第３実施形態に係る半導体装置の構成例を示す図。
【図１１】第３実施形態に係る抵抗素子の形状の一例を示す図。
【図１２】第４実施形態に係る半導体装置の製造方法を示す図。
【図１３】第４実施形態に係る抵抗素子の形状の一例を示す図。
【図１４】その他の実施形態に係る半導体装置の構成例を示す図。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）第１実施形態
図１（ａ）〜図２（ｃ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す図である。また、図３（ａ）及び（ｂ）は、本発明の第１実施形態に係る半導体装置の構成例を示す図である。
【００１７】
まず始めに、図１（ａ）に示すように、バルクのＳｉ基板１を用意する。次に、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって、Ｓｉ基板１を部分的に熱酸化して素子分離層３を形成する。素子分離層３により平面視で囲まれた領域が、素子領域となる。次に、Ｓｉ基板１表面を例えば熱酸化して絶縁膜５を形成する。この絶縁膜５は、ゲート絶縁膜として機能する。そして、この絶縁膜５上に、ゲート電極の材料となる膜（例えば、ポリシリコン膜）を形成し、この膜をフォトリソグラフィー及びエッチング技術により部分的にエッチングする（即ち、パターニングする）。これにより、バルク領域のＳｉ基板１上に絶縁膜５を介してゲート電極７を形成する。次に、Ｓｉ基板１全体に熱酸化処理を施して、ゲート電極７の表面に絶縁膜９を形成する。この絶縁膜９は、ゲート電極７の表面を保護する保護膜として機能する。
【００１８】
次に、ＳＯＩ領域に形成された絶縁膜５をエッチングして除去し、ＳＯＩ領域のＳｉ基板１の表面を露出させる。そして、図１（ｂ）に示すように、Ｓｉ基板１の上方全面にＳｉＧｅ層１１とＳｉ層１３とを順次積層する。これらＳｉＧｅ層１１及びＳｉ層１３は、例えばエピタキシャル成長法で連続して形成する。ここでは、Ｓｉ層１３に所定の抵抗値を持たせるために、所定濃度の不純物をｉｎ−ｓｉｔｕで導入しても良い。或いは、ｉｎ−ｓｉｔｕではなく、これ以降の任意の工程で、Ｓｉ層１３に不純物をイオン注入しても良い。
なお、エピタキシャル成長法で形成される半導体膜の結晶構造は、その被成膜面（即ち、下地）の結晶構造に依存する。このため、ＳｉＧｅ層１１のうち、Ｓｉ基板１の表面に直に形成された部分は単結晶に形成され、素子分離層３や絶縁膜９上に形成された部分は多結晶（即ち、ポリ）、又は非晶質（即ち、アモルファス）に形成される。また、Ｓｉ層１３のうち、単結晶のＳｉＧｅ層１１上に形成された部分は単結晶に形成され、多結晶又は非晶質のＳｉＧｅ層１１上に形成された部分は多結晶又は非晶質に形成される。
【００１９】
次に、Ｓｉ層１３、ＳｉＧｅ層１１をパターニングする。これにより、図１（ｃ）に示すように、ＳＯＩ領域のＳｉ基板１上であって抵抗素子を形成する場所に、Ｓｉ層１３及びＳｉＧｅ層１１を残す。それ以外の場所（例えば、素子分離層３上、及び、バルク領域のＳｉ基板１上）からは、Ｓｉ層１３及びＳｉＧｅ層１１を取り除く。
次に、ゲート電極７をマスクに、バルク領域のＳｉ基板１に不純物をイオン注入して、例えばＬＤＤ（Lightly Doped Drain）構造のソース又はドレインの一部である、低濃度層１５を形成する。なお、このイオン注入工程では、ＳＯＩ領域の上方全体を図示しないフォトレジストで覆っても良いし、覆わなくても良い。例えば、Ｓｉ層１３に求められる抵抗値等に応じて、フォトレジストを形成するか否かを任意に選択することができる。
【００２０】
次に、例えばＣＶＤ法により、Ｓｉ基板１の上方全面にＳｉＯ２膜又はＳｉ３Ｎ４膜等の絶縁膜を堆積し、この絶縁膜をエッチバックする。これにより、図１（ｄ）に示すように、Ｓｉ層１３及びＳｉＧｅ層１１の側面にサイドウォール１７を形成すると共に、ゲート電極７の側面にサイドウォール１８を形成する。
次に、Ｓｉ層１３及びＳｉＧｅ層１１をパターニングして、Ｓｉ層及びＳｉＧｅ層を平面視で抵抗素子の形状に形成する。一例を示すと、例えば図４に示すように、Ｓｉ層１３及びＳｉＧｅ層１１を平面視でスリット状にエッチングして、これらを平面視で横方向に伸びる第１の部位Ｐ１と、縦方向に伸びる第２の部位Ｐ２とが交互に連なるような、抵抗素子の形状に形成する。なお、このパターニングにより、例えば図４に示すように、Ｓｉ層１３の側面の一部と、ＳｉＧｅ層１１の側面の一部とを露出させる溝部１９がＳｉ基板１上に形成される。このパターニングでは、ＳｉＧｅ層１１のエッチングを途中で止めてその一部をＳｉ基板１上に残してもよいし、Ｓｉ基板１をオーバーエッチングしてＳｉ基板１に凹部を形成するようにしてもよい。
【００２１】
次に、上記の溝部１９を介して、ＳｉＧｅ層１１をドライエッチング又はウェットエッチングして、Ｓｉ層１３下からＳｉＧｅ層１１を除去する。例えば、フッ硝酸溶液をＳｉ層１３及びＳｉＧｅ層１１のそれぞれの側面に接触させて、ＳｉＧｅ層１１を選択的にエッチングして除去する。これにより、図２（ａ）に示すように、Ｓｉ層１３とＳｉ基板１との間に空洞部２１を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ基板１やＳｉ層１３を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部２１の形成途中から、Ｓｉ層１３の側面はサイドウォール１７によって支持されることになる。
【００２２】
次に、ゲート電極７及びサイドウォール１８をマスクに、バルク領域のＳｉ基板１に不純物をイオン注入する。これにより、図２（ｂ）に示すように、例えばＬＤＤ構造を有するソース又はドレインの一部である、高濃度層１６を形成する。なお、このイオン注入工程では、ＳＯＩ領域の上方全体を図示しないフォトレジストで覆っても良いし、覆わなくても良い。例えば、Ｓｉ層１３に求められる抵抗値等に応じて、フォトレジストを形成するか否かを任意に選択することができる。
【００２３】
次に、図２（ｃ）に示すように、例えばＣＶＤなどの方法により、Ｓｉ基板１上の全面に絶縁層２３を形成して、空洞部２１や溝部１９（図４参照。）を埋め込むと共に、ＳＯＩ領域のＳｉ層１３や、バルク領域に形成されたゲート電極７等を覆う。次に、絶縁層２３の表面を例えばＣＭＰにより平坦化する。そして、絶縁層２３を部分的にエッチングして、ＳＯＩ領域に形成されているＳｉ層１３の両端部上と、バルク領域に形成されている高濃度層１６上と、ゲート電極７上とにそれぞれ開口部（図示せず）を形成する。さらに、これらの開口部内に例えばアルミニウム又はタングステン等の導電部材を埋め込んで、図３（ａ）及び（ｂ）に示すように、コンタクト電極２５ａ〜２５ｅを形成する。これにより、絶縁層２３とＳｉ層１３とを含むＳＯＩ構造の抵抗素子３０と、ＭＯＳＦＥＴ４０とがＳｉ基板１上に完成する。
【００２４】
このように、本発明の第１実施形態によれば、バルクのＳｉ基板１上にＳＯＩ構造の抵抗素子を形成することができる。これにより、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ない抵抗素子を、低コストで形成することができる。また、ＳＯＩ構造を形成する際にＳｉ層１３の側面を支えるサイドウォール１７を、ＭＯＳＦＥＴのサイドウォール１８と同一のプロセスで同時に形成することができる。これにより、工程数の増加を抑制しつつ、ＳＯＩ領域に抵抗素子３０を形成し、バルク領域にＭＯＳＦＥＴ４０を形成することができる。
【００２５】
この第１実施形態では、ＳＯＩ領域が本発明の「第１領域」に対応し、バルク領域が本発明の「第２領域」に対応し、Ｓｉ基板１が本発明の「半導体基板」に対応している。また、ＳｉＧｅ層１１が本発明の「第１半導体層」に対応し、Ｓｉ層１３が本発明の「第２半導体層」に対応している。さらに、サイドウォール１７が本発明の「第１サイドウォール」に対応し、サイドウォール１８が本発明の「第２サイドウォール」に対応している。また、溝部１９が本発明の「溝部」に対応している。
【００２６】
（２）第２実施形態
上記の第１実施形態では、エピタキシャル成長法により、Ｓｉ基板１上にＳｉＧｅ層１１及びＳｉ層１３をそれぞれ１層ずつ積層する場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、エピタキシャル成長法により、ＳｉＧｅ層及びＳｉ層をそれぞれ２層ずつ、或いは３層以上に積層しても良い。
図５（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造方法を示す工程図である。また、図６（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の構成例を示す図である。
【００２７】
図５（ａ）に示すように、この第２実施形態では、ＳｉＧｅ層１１上にＳｉ層１３を形成した後で、続いて、Ｓｉ層１３上にＳｉＧｅ層３１を形成し、さらに、ＳｉＧｅ層３１上にＳｉ層３３を形成する。これらＳｉＧｅ層１１、Ｓｉ層１３、ＳｉＧｅ層３１及びＳｉ層３３は、例えばエピタキシャル成長法により連続して形成する。次に、Ｓｉ層３３、ＳｉＧｅ層３１、Ｓｉ層１３及びＳｉＧｅ層１１をパターニングする。そして、図５（ｂ）に示すように、Ｓｉ層３３、ＳｉＧｅ層３１、Ｓｉ層１３及びＳｉＧｅ層１１の側面にサイドウォール３７を形成する。ここでは、サイドウォール３７と、ゲート電極７の側面に形成されるサイドウォール１８とを、同一プロセスにより同時に形成する。
【００２８】
次に、Ｓｉ層３３、ＳｉＧｅ層３１、Ｓｉ層１３及びＳｉＧｅ層１１をパターニングして、これらを例えば図７に示すような抵抗素子の形状に形成すると共に、その周囲に溝部３９を形成する。また、この第２実施形態では、上記のパターニングと並行して、或いは前後して、Ｓｉ層３３の一方の端部も除去して、その下にＳｉＧｅ３１層又はＳｉ層１３の表面を露出させておく。これは、Ｓｉ層１３に対して、コンタクト電極を形成するためのスペースを確保するためである。
【００２９】
次に、上記の溝部３９を介して、ＳｉＧｅ層１１、３１をドライエッチング又はウェットエッチングして、これらを除去する。例えば、フッ硝酸溶液をＳｉ層３３、ＳｉＧｅ層３１、Ｓｉ層１３及びＳｉＧｅ層１１のそれぞれの側面に接触させて、ＳｉＧｅ層１１、３１を選択的にエッチングして除去する。これにより、図５（ｂ）に示すように、Ｓｉ層１３とＳｉ基板１との間に空洞部２１を形成すると共に、Ｓｉ層３３とＳｉ層１３との間に空洞部４１を形成する。
【００３０】
次に、図５（ｃ）に示すように、例えばＣＶＤなどの方法により、Ｓｉ基板１上の全面に絶縁層２３を形成して、空洞部２１、４１や溝部３９を埋め込むと共に、ＳＯＩ領域のＳｉ層３３や、バルク領域に形成されたゲート電極７等を覆う。そして、絶縁層２３の表面を例えばＣＭＰにより平坦化する。続いて、絶縁層を部分的にエッチングして、ＳＯＩ領域に形成されているＳｉ層３３上と、バルク領域に形成されている高濃度層１６上と、ゲート電極７上とにそれぞれ開口部（図示せず）を形成する。
そして、図６（ａ）〜（ｃ）に示すように、これらの開口部内に例えばアルミニウム又はタングステン等の導電部材を埋め込んで、コンタクト電極４５ａ〜４５ｅと、接続電極４５ｆとを形成する。接続電極４５ｆは、Ｓｉ層１３、３３同士を電気的に接続するための電極である。これにより、ＳＯＩ領域に、絶縁層２３とＳｉ層１３とを含むＳＯＩ構造の抵抗素子３０と、絶縁層２３とＳｉ層３３とを含むＳＯＩ構造の抵抗素子５０と、が積層された構造が完成する。
【００３１】
このように、本発明の第２実施形態によれば、ＳＯＩ構造の抵抗素子３０、５０をＳＯＩ領域のＳｉ基板１上に積層することができ、これらの抵抗素子３０、５０を各々独立して、又は接続電極４５ｆを介して直列又は並列に接続することができる。これにより、抵抗素子の形成面積の更なる縮小が可能であり、半導体装置の集積度を高めることができる。
この第２実施形態では、ＳｉＧｅ層３１が本発明の「第３半導体層」に対応し、Ｓｉ層３３が本発明の「第４半導体層」に対応し、サイドウォール３７が本発明の「第１サイドウォール」に対応している。また、空洞部２１が本発明の「第１空洞部」に対応し、空洞部４１が本発明の「第２空洞部」に対応している。さらに、溝部３９が本発明の「溝部」に対応している。その他の対応関係は第１実施形態と同じである。
【００３２】
なお、上記の第１、第２実施形態では、素子分離層３を形成した後で、ＳＯＩ領域のＳｉ基板１上にＳＯＩ構造の抵抗素子３０を形成し、又は、積層された抵抗素子３０、５０を形成する場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、素子分離層３を形成する前に抵抗素子３０を形成し、又は、積層された抵抗素子３０、５０を形成しても良い。このような場合であっても、上記の第１、第２実施形態と同様の効果を得ることができる。
【００３３】
（３）第３実施形態
上記の第１実施形態では、エピタキシャル成長法により、Ｓｉ基板１の上方全面にＳｉＧｅ層１１及びＳｉ層１３を形成した後で、これら  ＳｉＧｅ層１１及びＳｉ層１３をパターニングする場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、単結晶のＳｉ基板１上にのみ半導体膜を選択的に成膜し、アモルファス構造の酸化膜上に半導体膜を成膜しないエピタキシャル成長法（即ち、選択的エピタキシャル成長法）により、ＳｉＧｅ層１１及びＳｉ層１３を形成しても良い。
【００３４】
図８（ａ）〜図９（ｃ）は、本発明の第３実施形態に係る半導体装置の製造方法を示す図である。また、図１０（ａ）及び（ｂ）は、本発明の第３実施形態に係る半導体装置の構成例を示す図である。
図８（ａ）に示すように、この第３実施形態においても、第１実施形態と同様、Ｓｉ基板１上に素子分離層３を形成し、素子分離層３により画定されたバルク領域のＳｉ基板１上に絶縁膜５を形成する。次に、絶縁膜５を介してＳｉ基板１上にゲート電極７を形成し、その後、ゲート電極７の表面に絶縁膜９を形成する。但し、この第３実施形態では、素子分離層３を、例えば図１１（ａ）に示すように、抵抗素子を平面視で囲む形状に形成する。
【００３５】
次に、ＳＯＩ領域に形成された絶縁膜５をエッチングして除去し、ＳＯＩ領域のＳｉ基板１の表面を露出させる。そして、図８（ｂ）に示すように、Ｓｉ基板１の露出している表面上にのみ、ＳｉＧｅ層１１とＳｉ層１３とを順次積層する。これらＳｉＧｅ層１１及びＳｉ層１３は、例えば選択的エピタキシャル成長法で連続して形成する。これにより、例えば図１１（ｂ）に示すように、Ｓｉ層１３及びＳｉＧｅ層１１は、その成膜過程で自動的に抵抗素子の形状に形成される。
【００３６】
次に、図８（ｃ）に示すように、ゲート電極７をマスクに、バルク領域のＳｉ基板１に不純物をイオン注入して、ソース又はドレインの一部である低濃度層１５を形成する。なお、このイオン注入工程では、ＳＯＩ領域の上方全体を図示しないフォトレジストで覆っても良いし、覆わなくても良い。例えば、Ｓｉ層１３に求められる抵抗値等に応じて、フォトレジストを形成するか否かを任意に選択することができる。
【００３７】
次に、例えばＣＶＤ法により、Ｓｉ基板１の上方全面にＳｉＯ２膜又はＳｉ３Ｎ４膜等の絶縁膜を堆積し、この絶縁膜をエッチバックする。これにより、Ｓｉ層１３及びＳｉＧｅ層１１の側面にサイドウォール１７を形成すると共に、ゲート電極７の側面にサイドウォール１８を形成する。図８（ｃ）に示すように、この第３実施形態では、素子分離層３の端部上にサイドウォール１７が形成され、素子分離層３とサイドウォール１７とによって、Ｓｉ層１３及びＳｉＧｅ層１１は両側から挟まれる形となる。
【００３８】
次に、図８（ｄ）に示すように、サイドウォール１７とその周辺の素子分離層３を部分的にエッチングして、Ｓｉ層１３の側面の一部と、ＳｉＧｅ層１１の側面の一部とを露出させる溝部１９を形成する。例えば図１１（ｃ）に示すように、ここでは、平面視でＳｉ層１３の両端部や中央部に隣接する位置に溝部１９を形成する。これは、後の工程でＳｉＧｅ層１１のエッチング残りが生じないようにするためである。
次に、上記の溝部１９を介して、ＳｉＧｅ層１１をドライエッチング又はウェットエッチングして、これを除去する。例えば、フッ硝酸溶液をＳｉ層１３及びＳｉＧｅ層１１のそれぞれの側面に接触させて、ＳｉＧｅ層１１を選択的にエッチングして除去する。これにより、図９（ａ）に示すように、Ｓｉ層１３とＳｉ基板１との間に空洞部２１を形成する。空洞部２１の形成途中から、サイドウォール１７と素子分離層３とによりＳｉ層１３の側面は支持されることとなる。
【００３９】
次に、ゲート電極７及びサイドウォール１８をマスクに、バルク領域のＳｉ基板１に不純物をイオン注入する。これにより、図９（ｂ）に示すように、ソース又はドレインの一部である高濃度層１６を形成する。なお、このイオン注入工程では、ＳＯＩ領域の上方全体を図示しないフォトレジストで覆っても良いし、覆わなくても良い。例えば、Ｓｉ層１３に求められる抵抗値等に応じて、フォトレジストを形成するか否かを任意に選択することができる。
【００４０】
次に、図９（ｃ）に示すように、例えばＣＶＤなどの方法により、Ｓｉ基板１上の全面に絶縁層２３を形成して、空洞部２１や溝部１９を埋め込むと共に、ＳＯＩ領域のＳｉ層１３や、バルク領域に形成されたゲート電極７等を覆う。そして、絶縁層２３の表面を例えばＣＭＰにより平坦化する。続いて、絶縁層を部分的にエッチングして、ＳＯＩ領域に形成されているＳｉ層１３上と、バルク領域に形成されている高濃度層１６上と、ゲート電極７上とにそれぞれ開口部（図示せず）を形成する。そして、図１０（ａ）及び（ｂ）に示すように、これらの開口部内に例えばアルミニウム又はタングステン等の導電部材を埋め込んで、コンタクト電極２５ａ〜２５ｅを形成する。これにより、抵抗素子３０とＭＯＳＦＥＴ４０とが完成する。
【００４１】
このように、本発明の第３実施形態によれば、第１実施形態と同様の効果を得ることができる。また、第１実施形態と比べて、Ｓｉ層１３及びＳｉＧｅ層１１をパターニングしなくても、これらをその成膜過程で自動的に抵抗素子の形状に形成することができる。つまり、Ｓｉ層１３及びＳｉＧｅ層１１をセルフアラインで抵抗素子の形状に形成することができる。これにより、工程数の増加を抑制することができる。
この第３実施形態における本発明との対応関係は、第１実施形態と同じである。
【００４２】
（４）第４実施形態
上記の第３実施形態では、選択的エピタキシャル成長法により、ＳｉＧｅ層１１及びＳｉ層１３をそれぞれ１層ずつ積層する場合について説明した。しかしながら、本発明はこれに限られることはない。例えば、選択的エピタキシャル成長法により、ＳｉＧｅ層１１及びＳｉ層１３をそれぞれ２層ずつ、或いは３層以上に積層しても良い。
図１２（ａ）〜（ｃ）は、本発明の第４実施形態に係る半導体装置の製造方法を示す工程図である。図１２（ａ）に示すように、この第２実施形態では、ＳｉＧｅ層１１上にＳｉ層１３を形成し、次に、Ｓｉ層１３上にＳｉＧｅ層３１を形成し、さらに、ＳｉＧｅ層３１上にＳｉ層３３を形成する。これら各層は、例えば選択的エピタキシャル成長法で連続して形成する。これにより、例えば図１３（ａ）に示すように、各層は、その成膜過程で自動的に抵抗素子の形状に形成される。
【００４３】
次に、図１２（ｂ）に示すように、Ｓｉ層３３、ＳｉＧｅ層３１、Ｓｉ層１３及びＳｉＧｅ層１１の側面にサイドウォール３７を形成する。
次に、サイドウォール３７とその周辺の素子分離層３を部分的にエッチングして、Ｓｉ層１３、３３の側面の一部と、ＳｉＧｅ層１１、３１の側面の一部とを露出させる溝部３９を形成する。ここでは、例えば図１３（ｂ）に示すように、平面視でＳｉ層３３の両端部や中央部に隣接する位置に溝部３９を形成する。また、この溝部３９の形成と並行して、或いは前後して、Ｓｉ層３３の一方の端部を除去して、その下にＳｉＧｅ層３１又はＳｉ層１３の表面を露出させておく。これは、Ｓｉ層１３に対するコンタクト電極を形成するためのスペースを確保するためである。
【００４４】
次に、上記の溝部３９を介して、ＳｉＧｅ層１１、３１をドライエッチング又はウェットエッチングして、これらを除去する。例えば、フッ硝酸溶液をＳｉ層３３、ＳｉＧｅ層３１、Ｓｉ層１３及びＳｉＧｅ層１１のそれぞれの側面に接触させて、ＳｉＧｅ層１１を選択的にエッチングして除去する。これにより、図１２（ｃ）に示すように、Ｓｉ層１３とＳｉ基板１との間に空洞部２１を形成すると共に、Ｓｉ層３３とＳｉ層１３との間に空洞部４１を形成する。
【００４５】
これ以降の工程は、例えば第２実施形態と同じである。即ち、Ｓｉ基板１上の全面に絶縁層２３を形成して、空洞部２１、４１や溝部３９を埋め込むと共に、ＳＯＩ領域のＳｉ層３３や、バルク領域に形成されたゲート電極７等を覆う。次に、絶縁層２３を平坦化し、さらに部分的にエッチングして、複数の開口部（図示せず）を形成する。続いて、これらの開口部内に例えばアルミニウム又はタングステン等の導電部材を埋め込んで、図６（ａ）〜（ｃ）に示したように、コンタクト電極４５ａ〜４５ｅと、接続電極４５ｆとを形成する。これにより、ＳＯＩ領域に、絶縁層２３とＳｉ層１３とを含むＳＯＩ構造の抵抗素子３０と、絶縁層２３とＳｉ層３３とを含むＳＯＩ構造の抵抗素子５０と、が積層された構造が完成する。
【００４６】
このように、本発明の第４実施形態によれば、第２実施形態と同様、ＳＯＩ構造の抵抗素子３０、５０をＳＯＩ領域のＳｉ基板１上に積層することができ、これらの抵抗素子３０、５０を各々独立して、又は接続電極４５ｆを介して直列又は並列に接続することができる。これにより、抵抗素子の形成面積の更なる縮小が可能であり、半導体装置の集積度を高めることができる。また、第３実施形態と同様、Ｓｉ層３３、ＳｉＧｅ層３１、Ｓｉ層１３及びＳｉＧｅ層１１をパターニングしなくても、これらをその成膜過程で自動的に抵抗素子の形状に形成することができるので、工程数の増加を抑制することができる。
この第４実施形態における本発明との対応関係は、第２実施形態と同じである。
【００４７】
（５）その他の実施形態
上記の第１〜第４実施形態では、絶縁層２３により空洞部２１を埋め込む場合について説明した。空洞部２１を埋め込むことにより、Ｓｉ層１３を下側から支えることができるため、抵抗素子の強度を高めることができる。しかしながら、本発明では、空洞部を必ずしも埋め込む必要はない。例えば、図１４（ａ）及び（ｂ）に示すように、抵抗素子３０´は、ＳＯＩ構造ではなく、ＳＯＮ構造であっても良い。
ＳＯＮ構造の場合も、上記の第１〜第４実施形態と同様、プロセスの変動や温度変化に対して強く、抵抗特性のばらつきが少ない抵抗素子を、低コストで形成することができる。また、ＳＯＩ構造の場合と比べて、抵抗素子の強度が低下する可能性があるものの、一方で、空洞部（即ち、空気層）２１の誘電率が低いため、抵抗素子の寄生容量をさらに低減できる可能性もある。
以上、本発明は、抵抗バラツキ抑制が特性向上につながるアナログデバイスに有効である。温度特性にシビアな特性を要求されるＩＣにも有効である。通常のＭＯＳＦＥＴ製造プロセスに本発明を容易に組み込むことができるため、Ｓｉ基板１を用いる半導体デバイス全般に適用可能である。
【符号の説明】
【００４８】
１  Ｓｉ基板、３  素子分離層、５  絶縁膜（ゲート絶縁膜）、７  ゲート電極、９  絶縁膜、１１、３１  ＳｉＧｅ層、１３、３３  Ｓｉ層、１５  低濃度層、１６  高濃度層、１７、１８  サイドウォール、２１  空洞部、２３  絶縁層、２５ａ〜２５ｅ、４５ａ〜４５ｅ  コンタクト電極、３０、５０  抵抗素子、４０  ＭＯＳＦＥＴ、４５ｆ  接続電極
【図１】
2010245093.tif 000003
【図２】
2010245093.tif 000004
【図３】
2010245093.tif 000005
【図４】
2010245093.tif 000006
【図５】
2010245093.tif 000007
【図６】
2010245093.tif 000008
【図７】
2010245093.tif 000009
【図８】
2010245093.tif 000010
【図９】
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【図１０】
2010245093.tif 000012
【図１１】
2010245093.tif 000013
【図１２】
2010245093.tif 000014
【図１３】
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【図１４】
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