(57)【要約】【課題】昇圧コンバータの電流制限回路において、コンパレータ入力端子の電圧の上昇を防止して、高耐圧の半導体構造を必要とせず、高精度な電流検出を可能とする。【解決手段】インダクタ２１に電流を流す主スイッチ２２と、電流検出回路４のコンパレータ４０との間に、主スイッチ２２と同型のトランジスタ６１，６２を２個直列に接続してなる分圧回路６を設ける。一方のトランジスタ６１は、分圧点Ｍと主スイッチ２２のドレイン端子との間に接続され、制御回路１０の出力信号により主スイッチ２２と同期してオンオフする副スイッチである。他のトランジスタ６２は、分圧点Ｍと主スイッチ２２のソース端子との間に接続され、ゲート端子がバイアス電圧に接続されて常時オンする検出抵抗トランジスタである。【選択図】図１
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【特許請求の範囲】
【請求項１】
昇圧コンバータの電流制限回路であって、
出力電圧を検出して目標値となるようにトランジスタからなる主スイッチをスイッチングする制御回路と、
前記主スイッチと同型のトランジスタを２個直列に接続してなる分圧回路と、
前記主スイッチと同型でゲート端子がバイアス電圧に接続された基準トランジスタと、
前記基準トランジスタのドレイン端子に接続されて定電流を流す定電流源と、
前記分圧回路の分圧点の電圧と、前記基準トランジスタのオン抵抗と前記定電流源の電流との積で表される電圧とを比較するコンパレータとを備え、
前記分圧回路は、
前記分圧回路の分圧点と前記主スイッチのドレイン端子との間に接続され、前記制御回路の出力信号により前記主スイッチと同期してスイッチングする副スイッチと、
前記分圧回路の分圧点と前記主スイッチのソース端子との間に接続され、ゲート端子がバイアス電圧に接続されて常時オンする検出抵抗トランジスタとを有し、
前記コンパレータは、比較結果を表す信号が所定のレベルになった場合に前記制御回路の出力を遮断するように電流制限信号を出力することを特徴とする電流制限回路。
【請求項２】
請求項１記載の電流制限回路において、
前記基準トランジスタと、前記副スイッチと、前記検出抵抗トランジスタとは、前記主スイッチと同型であり、かつオン抵抗値が前記主スイッチよりも大きいことを特徴とする電流制限回路。
【請求項３】
請求項１記載の電流制限回路において、
前記主スイッチと、前記基準トランジスタと、前記副スイッチと、前記検出抵抗トランジスタとは、同一チップ上で構成され、かつ互いに隣接して配置されることを特徴とする電流制限回路。
【請求項４】
請求項１記載の電流制限回路において、
前記主スイッチと、前記基準トランジスタと、前記検出抵抗トランジスタとの各々のソース端子は、同じ接地端子に接続されていることを特徴とする電流制限回路。
【請求項５】
請求項１記載の電流制限回路において、
前記主スイッチと、前記基準トランジスタと、前記副スイッチと、前記検出抵抗トランジスタとの各々をオンするゲート端子の電圧は、同じ電圧レベルに設定されることを特徴とする電流制限回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力直流電圧より高い出力電圧を供給する昇圧コンバータの電流制限回路に関するものである。
【背景技術】
【０００２】
バッテリー等を入力電源とし、その入力電圧より高い出力電圧を供給するスイッチング式の電源回路として昇圧コンバータがある。昇圧コンバータは、入力電源を一端に接続されたインダクタと、該インダクタの他端に接続されてオン時に該インダクタに入力電圧を印加させる主スイッチと、やはりインダクタの他端に接続されて主スイッチのオフ時に出力へ電流を流す整流器と、整流器を介して得られる電力を平滑して直流の出力電圧を供給する平滑コンデンサと、出力電圧を安定化制御するように主スイッチのオン時間とオフ時間とを調整しながらスイッチング制御する制御回路とから構成される。
【０００３】
昇圧コンバータにおいて、負荷の急激な増加や、目標出力電圧を上昇させる切り換えが発生した場合、出力電圧を制御するために主スイッチのオン時間が増加され、インダクタに流れる電流（以下、インダクタ電流という。）が急激に増加する。このようなインダクタ電流の増加から主スイッチやインダクタ等の構成部品を保護するために、インダクタ電流が所定の制限電流値を超えないように、インダクタ電流を検出し出力を遮断する電流制限回路が使用される。
【０００４】
通常動作範囲のインダクタ電流と制限電流値との間に十分なマージンがある場合には、電流制限回路は電流検出精度に余裕を持って設計できるが、構成部品の耐電流に過剰な性能を必要とする。これを避けるために制限電流値のマージンを小さく設定するには、インダクタ電流を高精度に検出する必要がある。
【０００５】
そこで、特許文献１では、昇圧コンバータの主スイッチと同型の基準トランジスタに定電流を流し、その基準トランジスタの両端に発生する電圧をコンパレータの基準入力とし、主スイッチのドレイン電圧を比較入力として、２つの入力電圧をコンパレータで比較することで、コンパレータの基準入力と比較入力との電圧の初期ばらつきや、温度変動をキャンセルして、電流検出精度を高める電流制限回路が開示されている。
【０００６】
図４に、従来の電流制限回路を有する昇圧コンバータの回路構成図を示す（特許文献１参照）。図４の昇圧コンバータにおいて、１は入力直流電源であり、入力直流電圧Ｖｉｎを出力する。２は昇圧回路であり、インダクタ２１と、主スイッチ２２と、整流ダイオード２３と、平滑コンデンサ２４とからなる昇圧型ＤＣ−ＤＣコンバータで、入力直流電圧Ｖｉｎから出力電圧Ｖｏを生成する。１０は制御回路であり、出力電圧Ｖｏを検出し、目標値となるように主スイッチ２２をスイッチングする信号を出力する。このスイッチング信号によって主スイッチ２２がオンすると、インダクタ２１には入力直流電圧Ｖｉｎが印加され、インダクタ電流の増加と共にエネルギーが蓄積される。主スイッチ２２がオフすると、整流ダイオード２３を介して平滑コンデンサ２４を充電するようにインダクタ電流は減少しながら流れる。このとき、インダクタ２１のエネルギーは放出される。このスイッチング動作を所定のスイッチング周期で繰り返すことによって、平滑コンデンサ２４から出力電圧Ｖｏを出力する。出力電圧Ｖｏは、スイッチング周期に占めるオン時間の割合（以下、デューティ比δという。）が大きいほど高くなり、Ｖｏ＝Ｖｉｎ／（１−δ）で表される。制御回路１０は、入出力条件の変動に対して出力電圧Ｖｏを安定化するように、デューティ比δを調整したスイッチング信号で主スイッチ２２を制御する。
【０００７】
図４において、４は電流検出回路であり、主スイッチ２２と同型の基準トランジスタ４１と定電流源４２とで生成する基準電圧と、主スイッチ２２とインダクタ２１との接続点電圧とを比較したコンパレータ４０の出力を電流制限信号として制御回路１０へ出力する。制御回路１０は入力された電流制限信号に基づき、インダクタ電流が制限電流値を越えようとすると主スイッチ２２を強制的にターンオフする。
【０００８】
今、制限電流値をＩＬＭ、主スイッチ２２のオン抵抗値をＲＯＮ１、基準トランジスタ４１のオン抵抗をＲＯＮ４、定電流源４２の電流値をＩＲ、インダクタ電流値をＩＬＸとすると、コンパレータ４０の比較入力電圧Ｖｍ及び基準入力電圧Ｖｃとは、
Ｖｍ＝ＩＬＸ×ＲＯＮ１            …（１）
Ｖｃ＝ＲＯＮ４×ＩＲ              …（２）
で表される。電流検出回路４は、Ｖｍ＞Ｖｃの場合に電流を制限するから、式（１）及び（２）より、制限電流値ＩＬＭは、
ＩＬＭ＝ＲＯＮ４／ＲＯＮ１×ＩＲ  …（３）
で表される。
【０００９】
主スイッチ２２と基準トランジスタ４１とは同型で、かつ主スイッチ２２のＭ倍のオン抵抗を持つトランジスタを基準トランジスタ４１に使用した場合、ＲＯＮ４／ＲＯＮ１＝Ｍとなるので、
ＩＬＭ＝Ｍ×ＩＲ                  …（４）
が成り立つ。
【００１０】
オン抵抗の比Ｍは精度良く設定できるうえ、主スイッチ２２と基準トランジスタ４１ととの各々のオン抵抗の初期ばらつき、電源変動、温度シフト等がキャンセルできる。
【特許文献１】特開２００８−１３１７６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図４の昇圧コンバータにおいて、主スイッチ２２のオフ時には、インダクタ２１の逆起電力により昇圧コンバータの出力電圧Ｖｏに整流ダイオード２３の順方向電圧ＶＦを加えた電圧（Ｖｏ＋ＶＦ）が、主スイッチ２２のドレイン端子に印加される。しかも従来は、電流検出回路４においてコンパレータ４０の比較入力端子が主スイッチ２２のドレイン端子に直接接続されていたため、コンパレータ４０の比較入力端子の耐圧は入力直流電圧Ｖｉｎより高く昇圧された出力電圧Ｖｏよりも高く設定しなくてはならない。このためコンパレータ４０に高耐圧な半導体構造が必要となり、回路規模やオフセット電圧の増大といった問題があった。
【００１２】
本発明は、上記従来の問題点を解決するもので、高耐圧な半導体構造を使用せず電流検出回路を構成し、回路規模やオフセット電圧の増大を防止して、電流検出回路の耐圧に関係なく出力電圧を設定することを可能とし、かつ高精度な電流検出を可能とすることを目的とする。
【課題を解決するための手段】
【００１３】
前記の課題解決を達成するため、本発明に係る電流制限回路は、昇圧コンバータの出力電圧よりも高いドレイン端子の耐圧を持つ主スイッチに対して、その主スイッチと同型でオン抵抗値が大きい基準トランジスタに定電流を流して、その両端に発生する電圧をコンパレータの基準入力とし、同様に、主スイッチと同型でオン抵抗の大きいトランジスタを２個直列に接続した分圧回路が、主スイッチのソース端子とドレイン端子との間に並列に接続され、その分圧点の電圧をコンパレータの比較入力とし、それら２つの入力電圧をコンパレータで比較することで、インダクタ電流を検出し制限する。しかも、分圧回路の分圧点と主スイッチのドレイン端子との間に接続したトランジスタは副スイッチとして主スイッチとオンオフを同期させ、分圧回路の分圧点と主スイッチのソース端子との間に接続したトランジスタは検出抵抗トランジスタとして常時オンしてその両端に発生する電圧を前記コンパレータの比較入力とするものである。
【発明の効果】
【００１４】
本発明に係る電流制限回路によると、昇圧コンバータの主スイッチと、分圧回路の副スイッチとのオンオフを同期させることで、主スイッチのオフ時に、主スイッチのドレイン端子と、電流検出回路のコンパレータ比較入力端子との接続が開放され、前記の課題であるコンパレータ比較入力端子の電圧上昇を防止して、高耐圧な半導体構造を使用せず電流検出回路を構成し、回路規模やオフセット電圧の増大を防止して、電流検出回路の耐圧に関係なく出力電圧を設定することが可能となる。
【００１５】
また、電流検出回路のコンパレータの基準入力電圧を生成する基準トランジスタと、比較入力端子の電圧を生成する分圧回路を構成する２個のトランジスタに、主スイッチと同型であり、かつオン抵抗値が主スイッチよりも大きいトランジスタを採用することで、各トランジスタのオン抵抗の初期ばらつきや、電源変動、温度変動をキャンセルして、電流検出精度の向上が可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態に係る昇圧コンバータの電流制限回路について、図面を参照しながら説明する。
【００１７】
図１は、本発明の実施形態に係る電流制限回路を有する昇圧コンバータの回路構成図である。図１において、１は入力直流電源であり、入力直流電圧Ｖｉｎを出力する。２は昇圧回路であり、インダクタ２１と、主スイッチ２２と、整流ダイオード２３と、平滑コンデンサ２４とからなる昇圧型ＤＣ−ＤＣコンバータで、入力直流電圧Ｖｉｎから出力電圧Ｖｏを生成する。
【００１８】
３は出力検出回路であり、出力電圧Ｖｏを抵抗３２及び３３で分圧し、この分圧電圧と基準電圧源３１が生成する基準電圧Ｖｒとを入力される誤差増幅器３０を有する。誤差増幅器３０は分圧電圧と基準電圧Ｖｒとの差電圧を増幅した誤差信号を出力する。
【００１９】
４は電流検出回路であり、分圧点Ｍに電流検出電圧を生成する分圧回路６と、主スイッチ２２と同型でオン抵抗の大きい基準トランジスタ４１と、基準トランジスタ４１に定電流を流す定電流源４２と、基準トランジスタ４１の両端に発生する基準電圧と分圧回路６の分圧点Ｍの電圧とを比較して電流制限信号を出力するコンパレータ４０とから構成される。分圧回路６は、主スイッチ２２と同型のトランジスタが２個直列に接続された構成を有し、その分圧点Ｍと主スイッチ２２のドレイン端子との間のトランジスタは主スイッチ２２と同期してオンオフする副スイッチ６１であり、分圧点Ｍと主スイッチ２２のソース端子との間のトランジスタは常時オンする検出抵抗トランジスタ６２である。
【００２０】
主スイッチ２２のオン時は、副スイッチ６１もオンし、分圧点Ｍには、主スイッチ２２のドレイン端子に発生するインダクタ電流と主スイッチ２２のオン抵抗との積で表されるドレイン電圧を副スイッチ６１と検出抵抗トランジスタ６２との各々のオン抵抗で分圧した電圧が出力される。また、主スイッチ２２のオフ時には、副スイッチ６１もオフし、分圧点Ｍには接地電圧が出力される。
【００２１】
５は変調回路であり、出力検出回路３の誤差信号と、電圧源５２が生成する最大デューティ電圧と、発振器５３が生成する三角波とを入力されるコンパレータ５１と、三角波の頂点で立つパルス信号でセットされ電流制限信号でリセットされるＳＲラッチ回路５４と、コンパレータ５１が出力する変調信号とＳＲラッチ回路５４が出力するラッチ信号とが入力されるＡＮＤ回路５５とから構成される。コンパレータ５１では、出力検出回路３の誤差信号と最大デューティ電圧とのうち低い方が三角波と比較されるので、出力される変調信号は最大デューティ比を越えない。ＡＮＤ回路５５の出力がスイッチング信号として主スイッチ２２及び副スイッチ６１をオンオフ制御して出力電圧Ｖｏを調整する。
【００２２】
なお、出力検出回路３と変調回路５とは、出力電圧Ｖｏを検出し、かつこれが目標値となるように主スイッチ２２のスイッチングを制御する信号を出力するための制御回路１０を構成する。
【００２３】
図２は、本発明の電流制限回路の動作を説明するための動作波形図であり、発振器５３の三角波、コンパレータ５１の変調信号、ＳＲラッチ回路５４のセット信号とラッチ信号、ＡＮＤ回路５５のスイッチング信号、主スイッチ２２のドレイン端子電圧、インダクタ電流、コンパレータ４０の比較入力電圧、電流検出回路４の出力である電流制限信号の各波形を示す。
【００２４】
以下に、図１と図２とを用いて、本発明の実施形態に係る電流制限回路の動作について説明する。
【００２５】
まず、時刻ｔ０で、変調回路５のＳＲラッチ回路５４にセット信号が入力される。ＳＲラッチ回路５４は、スイッチング周期毎に発振器５３で生成される三角波の頂点のタイミングで出力されるパルス信号でセットされる。出力検出回路３の誤差信号と電圧源５２の最大デューティ電圧とのうち低い方の電圧が発振器５３の三角波とコンパレータ５１で比較変調されるので、ＳＲラッチ回路５４にセット信号が入力されたタイミングでは、必ず変調信号は“Ｌ”を出力した状態となる。セット信号の入力により、ＳＲラッチ回路５４のラッチ信号は“Ｈ”となり、ＡＮＤ回路５５は変調信号をそのままスルーして“Ｌ”を出力し、主スイッチ２２はオフ状態である。
【００２６】
その後、時刻ｔ１で、出力検出回路３の誤差信号の電圧が発振器５３の三角波の電圧より高くなり、変調信号が“Ｈ”に変化すると、ラッチ信号は“Ｈ”出力を継続しているので、ＡＮＤ回路５５は変調信号をスルーして“Ｈ”を出力し主スイッチ２２がオンする。このとき、入力直流電圧Ｖｉｎからインダクタ２１にエネルギーが蓄積されてインダクタ電流は増加する。電流検出回路４では、主スイッチ２２のオンと同期して副スイッチ６１がオンされ、主スイッチ２２のオン抵抗とインダクタ電流との積で表される主スイッチ２２のドレイン端子電圧が分圧点Ｍに現れる。この分圧電圧を、基準トランジスタ４１に定電流源４２の定電流を流してその両端に発生する基準電圧とコンパレータ４０で比較してインダクタ電流を監視する。
【００２７】
昇圧コンバータの出力電流が過剰であると、変調信号が“Ｈ”を出力して主スイッチ２２がオン状態の時に、増加するインダクタ電流が時刻ｔ２で制限電流に達する。電流検出回路４は電流制限信号を出力してＳＲラッチ回路５４をリセットし、ＡＮＤ回路５５で変調信号を遮断、主スイッチ２２を強制的にオフしてインダクタ電流を制限する。その結果、インダクタ２１の逆起電力により主スイッチ２２のドレイン端子の電圧は、昇圧コンバータの出力電圧Ｖｏに整流ダイオード２３の順方向電圧ＶＦを加えた電圧（Ｖｏ＋ＶＦ）まで上昇する。このインダクタ電流の制限は、ＳＲラッチ回路５４に次のスイッチング周期のセット信号が入力される時刻ｔ３まで継続され、インダクタ電流は減少を続ける。
【００２８】
なお、通常動作においては、コンパレータ５１の変調信号が“Ｈ”を出力して主スイッチ２２がオンしている間にインダクタ電流が制限電流に達せず、出力検出回路３の誤差信号が三角波の電圧より低くなって、当該コンパレータ５１の変調信号が“Ｌ”を出力して主スイッチ２２がオフする。電流検出回路４は電流制限信号を出力せず、ＳＲラッチ回路５４にリセット信号は入力されずにスイッチング周期毎にセット信号が入力され続けるので、ＡＮＤ回路５５は変調信号をそのままスルーする。
【００２９】
図３（ａ）及び図３（ｂ）に、本発明の電流制限回路（ａ）と従来の電流制限回路（ｂ）とを比較した動作波形を示す。主スイッチ２２のオフ時には、インダクタ２１の逆起電力により主スイッチ２２のドレイン端子の電圧は、昇圧コンバータの出力電圧Ｖｏに整流ダイオード２３の順方向電圧ＶＦを加えた電圧（Ｖｏ＋ＶＦ）まで上昇する。
【００３０】
従来の電流制限回路では、電流検出回路４にてコンパレータ４０の比較入力端子が主スイッチ２２のドレイン端子に常に接続されるため、当該コンパレータ４０の比較入力電圧は、図３（ｂ）に示すとおり、主スイッチ２２のドレイン端子の電圧と同じ電圧まで上昇するので、当該コンパレータ４０の比較入力端子の耐圧Ｖｂよりも高い出力電圧Ｖｏの設定が不可能であった。つまり、昇圧コンバータの出力電圧ＶｏとしてＶｂ−ＶＦまでしか出力できなかった。
【００３１】
これに対し、本発明の電流制限回路では、副スイッチ６１がオフするので、主スイッチ２２のドレイン端子とコンパレータ４０の比較入力端子との接続が開放される結果、図３（ａ）に示すとおり、当該コンパレータ４０の比較入力端子が接地端子電圧０Ｖになるので、当該比較入力端子の電圧上昇が抑制される。昇圧コンバータは、コンパレータ４０の比較入力端子の耐圧Ｖｂよりも高い出力電圧Ｖｏの設定が可能となる。
【００３２】
また、制限電流値をＩＬＭ、主スイッチ２２のオン抵抗をＲＯＮ１、副スイッチ６１のオン抵抗をＲＯＮ２、検出抵抗トランジスタ６２のオン抵抗をＲＯＮ３、基準トランジスタ４１のオン抵抗をＲＯＮ４、定電流源４２の電流値をＩＲ、インダクタ電流値をＩＬＸとすると、コンパレータ４０の比較入力電圧Ｖｍ及び基準入力電圧Ｖｃは、
Ｖｍ＝ＩＬＸ×ＲＯＮ１／（１＋ＲＯＮ２／ＲＯＮ３）            …（５）
Ｖｃ＝ＲＯＮ４×ＩＲ                                          …（６）
で表される。電流検出回路４は、Ｖｍ＞Ｖｃの場合に電流を制限するから、式（５）及び（６）より、制限電流値ＩＬＭは、
ＩＬＭ＝ＲＯＮ４／ＲＯＮ１×（１＋ＲＯＮ２／ＲＯＮ３）×ＩＲ  …（７）
で表される。
【００３３】
主スイッチ２２、副スイッチ６１、検出抵抗トランジスタ６２、基準トランジスタ４１は全て同型とし、副スイッチ６１、検出抵抗トランジスタ６２、基準トランジスタ４１として、それぞれ主スイッチ２２のＬ倍（Ｌ＞１）、Ｋ倍（Ｋ＞１）、Ｍ倍（Ｍ＞１）のオン抵抗を持つトランジスタを使用した場合、ＲＯＮ４／ＲＯＮ１＝Ｍ、ＲＯＮ２／ＲＯＮ３＝Ｌ／Ｋとなるので、
ＩＬＭ＝Ｍ×（１＋Ｌ／Ｋ）×ＩＲ                              …（８）
となる。オン抵抗の比Ｋ、Ｌ及びＭはいずれも精度良く設定できるうえ、主スイッチ２２、副スイッチ６１、検出抵抗トランジスタ６２、基準トランジスタ４１の各々のオン抵抗の初期ばらつき、電源変動、温度変動がキャンセルできる。
【００３４】
なお、本発明の電流制限回路において、主スイッチ２２、副スイッチ６１、検出抵抗トランジスタ６２、基準トランジスタ４１は同一チップ上で構成され、かつ互いに隣接して配置されることが望ましく、主スイッチ２２の発熱によるチップ温度の上昇が各トランジスタで均一になり温度シフトをキャンセルすることができる。
【００３５】
また、本発明の電流制限回路において、主スイッチ２２、検出抵抗トランジスタ６２、基準トランジスタ４１の各々のソース端子は、同じ接地端子に接続されることが望ましく、主スイッチ２２に大電流が流れることによって発生する接地端子の浮きによる各トランジスタのゲート・ソース端子間電圧のシフトをキャンセルすることができる。
【００３６】
また、本発明の電流制限回路において、主スイッチ２２、副スイッチ６１、検出抵抗トランジスタ６２、基準トランジスタ４１の各々をオンするゲート端子の電圧は同じ電圧レベルに設定されることが望ましく、電源電圧の変動による各トランジスタのゲート・ソース端子間電圧のシフトをキャンセルすることができる。
【産業上の利用可能性】
【００３７】
以上説明したように、本発明は、入力電圧よりも高い電圧を出力する昇圧コンバータを使用する機器に有用である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施形態に係る電流制限回路を有する昇圧コンバータの回路構成図である。
【図２】本発明の実施形態に係る電流制限回路の動作説明図である。
【図３】本発明の実施形態（ａ）と従来例（ｂ）との動作比較図である。
【図４】従来の電流制限回路を有する昇圧コンバータの回路構成図である。
【符号の説明】
【００３９】
１  入力直流電源
２  昇圧回路
３  出力検出回路
４  電流検出回路
５  変調回路
６  分圧回路
１０  制御回路
２１  インダクタ
２２  主スイッチ
２３  整流ダイオード
２４  平滑コンデンサ
３０  誤差増幅器
３１  基準電圧源
３２  抵抗
３３  抵抗
４０  コンパレータ
４１  基準トランジスタ
４２  定電流源
５１  コンパレータ
５２  電圧源
５３  発振器
５４  ＳＲラッチ回路
５５  ＡＮＤ回路
６１  副スイッチ
６２  検出抵抗トランジスタ
【図１】
2010239832.tif 000003
【図２】
2010239832.tif 000004
【図３】
2010239832.tif 000005
【図４】
2010239832.tif 000006