(57)【要約】【課題】サンプルおよびホールド回路が不要で、ノイズ増加による画質劣化、面積増加、速度低下を防止可能な固体撮像素子およびカメラシステムを提供する。【解決手段】各行に配線される画素駆動線ｋおよび各列に配線される信号線ｖｓｌのうち、少なくとも一方は複数配線され、画素アレイ部１１０において、各行および各列に少なくとも一方に複数配線される画素駆動線および信号線の配線数と同等の数の複数の画素により画素群ＰＧが形成され、画素群ＰＧの複数の画素は、それぞれ複数配線の異なる配線に接続され、画素駆動部１２０は、画素群の複数の画素を、位相をずらしたタイミングで順に駆動してアナログ信号を対応する信号線ｖｓｌに読み出し、読み出し系回路は、画素群から複数の信号線に読み出されたアナログ信号を順次取り込み、取り込んだアナログ信号をデジタル信号に順次変換するアナログ・デジタル変換回路１４０−０，・・を含む。【選択図】図１
2010245955.tif 000002
【特許請求の範囲】
【請求項１】
光信号を電気信号に変換する光電変換機能を有する複数の画素が２次元アレイ状に配列された画素アレイ部と、
上記画素の行配列に対応して各行に配列された上記画素を駆動制御するための画素駆動線と、
上記画素の列配列に対応して各列に配列された上記画素の読み出し信号を読み出すための信号線と、
上記画素駆動線を通して読み出しを行うように画素を駆動する画素駆動部と、
上記信号線のアナログ信号をデジタル信号に変換する機能を有する読み出し系回路と、を有し、
上記各行に配線される画素駆動線および上記各列に配線される信号線のうち、少なくとも一方は複数配線され、
上記画素アレイ部において、
上記各行および上記各列に少なくとも一方に複数配線される上記画素駆動線および上記信号線の配線数と同等の数の複数の画素により画素群が形成され、
当該画素群の複数の画素は、それぞれ複数配線の異なる配線に接続され、
上記画素駆動部は、
上記画素群の複数の画素を、位相をずらしたタイミングで順に駆動してアナログ信号を対応する上記信号線に読み出し、
上記読み出し系回路は、
上記画素群から複数の上記信号線に読み出されたアナログ信号を順次取り込み、取り込んだアナログ信号をデジタル信号に順次変換するアナログ・デジタル変換回路を含む
固体撮像素子。
【請求項２】
上記画素駆動線が各行に複数配線され、上記画素群が複数列の複数の画素により形成され、
上記信号線が各列に１本ずつ配線され、
上記読み出し系回路は、
複数列で１つのアナログ・デジタル変換回路を共有している
請求項１記載の固体撮像素子。
【請求項３】
上記信号線が各列に複数配線され、上記画素群が複数行の複数の画素により形成され、
上記画素駆動線が各行に配線され、
上記読み出し系回路は、
各列の複数配線される信号線で、１つのアナログ・デジタル変換回路を共有している  請求項１記載の固体撮像素子。
【請求項４】
上記画素駆動線が各行に複数配線され、
上記信号線が各列に複数配線され、
上記画素群が、複数列の複数の画素および複数行の複数の画素により形成され、
上記読み出し系回路は、
複数列の複数の信号線で、１つのアナログ・デジタル変換回路を共有している
請求項３記載の固体撮像素子。
【請求項５】
上記アナログ・デジタル変換回路は、
複数段で形成され、順次入力を受け付けることが可能でパイプライン動作が可能なパイプライン型アナログ・デジタル変換回路により形成される
請求項１から４のいずれか一に記載の固体撮像素子。
【請求項６】
上記画素駆動部は、
上記画素駆動線の読み出し駆動を、上記パイプライン型アナログ・デジタル変換回路のスループットに相当する時間だけ順次ずらす
請求項５記載の固体撮像素子。
【請求項７】
光電変換機能を有す受光素子と周辺回路を積層構造とし、
上記読み出し系回路は、
上記受光素子の２次元配列ごとに上記アナログ・デジタル変換回路を共有する
請求項１から６のいずれか一に記載の固体撮像素子。
【請求項８】
光電変換機能を有する受光素子に対して、配線層とは反対側の面から光を照射する裏面照射型とし、
上記画素駆動線および上記信号線の少なくとも一方が受光素子領域上に配線される
請求項１から７のいずれか一に記載の固体撮像素子。
【請求項９】
固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、
上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換する光電変換機能を有する複数の画素が２次元アレイ状に配列された画素アレイ部と、
上記画素の行配列に対応して各行に配列された上記画素を駆動制御するための画素駆動線と、
上記画素の列配列に対応して各列に配列された上記画素の読み出し信号を読み出すための信号線と、
上記画素駆動線を通して読み出しを行うように画素を駆動する画素駆動部と、
上記信号線のアナログ信号をデジタル信号に変換する機能を有する読み出し系回路と、を含み、
上記各行に配線される画素駆動線および上記各列に配線される信号線のうち、少なくとも一方は複数配線され、
上記画素アレイ部において、
上記各行および上記各列に少なくとも一方に複数配線される上記画素駆動線および上記信号線の配線数と同等の数の複数の画素により画素群が形成され、
当該画素群の複数の画素は、それぞれ複数配線の異なる配線に接続され、
上記画素駆動部は、
上記画素群の複数の画素を、位相をずらして順に駆動してアナログ信号を対応する上記信号線に読み出し、
上記読み出し系回路は、
上記画素群から複数の上記信号線に読み出されたアナログ信号を順次取り込み、取り込んだアナログ信号をデジタル信号に順次変換するアナログ・デジタル変換回路を含む
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
固体撮像素子（イメージセンサ）としては、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）やＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などが広く実用に供されている。
【０００３】
このＣＣＤやＣＭＯＳイメージセンサなどの固体撮像素子では、従来、光電変換素子によって得られたアナログ信号を、固体撮像素子とは別のアナログ・デジタル変換装置を用いてデジタルデータに変換し記録をすることが主流であった。
現在では、高速化や小型化を目的として、固体撮像素子とアナログ・デジタル変換装置が同一チップや同一パッケージに集積されるようになっている。
【０００４】
高速化を実現する固体撮像素子として種々の装置が提案されている（たとえば特許文献１，２，３参照）
【０００５】
特許文献１に記載された固体撮像素子は、１つ、あるいは数個のアナログ・デジタル変換回路を集積するだけでなく、列並列に数１０００個に及ぶアナログ・デジタル変換回路を集積して高速化を実現している。
【０００６】
また、特許文献２に記載された固体撮像素子では、列並列のサンプルおよびホールド回路を有し、パイプライン型アナログ・デジタル変換回路を複数列で共有する構成で、高速化を実現している。
【０００７】
特許文献３に記載された固体撮像素子は、上記特許文献２と同様に、列並列のサンプルおよびホールド回路を有し、パイプライン型アナログ・デジタル変換回路で処理する技術が提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−３４００４４号公報
【特許文献２】特開２００６−８０８６１号公報
【特許文献３】特開２００３−２３４９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１に記載の固体撮像素子は、文献１の図１に例示されるように、列並列のアナログ・デジタル変換回路の集積では、数１０００個のアナログ・デジタル変換回路を集積する。
このため、この固体撮像素子では、高解像度化に伴いアナログ・デジタル（ＡＤ）変換回路の数も増加し、面積および消費電力が増加する。
また、この固体撮像素子は、単位ＡＤ変換回路を小型化するため、一般に高速であるが面積の大きなパイプライン型ＡＤ変換回路などを用いることは難しく、比較的低速な逐次比較型ＡＤ変換回路などが用いられる。
このため、この固体撮像素子では、並列化によって高速化を実現してはいるものの、面積・消費電力の増加と、高速化の限界が問題となっている。
【００１０】
特許文献２に記載された固体撮像素子は、列並列のサンプルおよびホールド回路を設けることで、ＡＤ変換回路を複数列で共有することができ、さらに撮像素子から信号を読み出す期間と、ＡＤ変換期間を重ねることができる。
ただし、上記特許文献１のような逐次比較型ＡＤ変換回路を用いると、各列のＡＤ変換が完了を待って次列の処理に移るため、並列数に応じて低速化してしまう。
【００１１】
また、特許文献２に記載された固体撮像素子では、パイプライン型ＡＤ変換回路を用いることで、高いスループットのＡＤ変換を実行し、複数列共有によって面積効率を上げながら、高速化を図っている。
しかし、追加されたアナログ信号のサンプルおよびホールド回路は、一般に大きな容量素子が各列に必要となるため、面積の増加は無視できない。
さらに、サンプルおよびホールド回路は熱雑音(ｋＴ/Ｃノイズ)を発生するため、サンプルおよびホールド素子を追加することは、画質を劣化させる。
ただし、全てのパイプライン段が常に動作しているわけではなく、読み出し期間やサンプルおよびホールド期間が長い場合には、ＡＤ変換回路の稼働率が下がり高速性能を十分に引き出せない。
【００１２】
特許文献３に記載の固体撮像素子においても、上述したような特許文献２に記載された固体撮像素子と同様の不利益がある。
【００１３】
つまり、複数列でＡＤ変換回路を共有した構成は、ＡＤ変換回路の面積・消費電力の低減や、高速なパイプライン型ＡＤ変換回路の適用が可能といった、メリットが挙げられる。
一方で、そのために必要なサンプルおよびホールド回路は、(1) 面積増加を伴うだけでなく、(2) ノイズ源となり画質を劣化させる。さらに、ＡＤ変換回路の稼働率が低くなり、(3) ＡＤ変換回路の高速性を十分に引き出せない、という問題が挙げられる。
【００１４】
本発明は、サンプルおよびホールド回路が不要で、ノイズ増加による画質劣化、面積増加、速度低下を防止可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換する光電変換機能を有する複数の画素が２次元アレイ状に配列された画素アレイ部と、上記画素の行配列に対応して各行に配列された上記画素を駆動制御するための画素駆動線と、上記画素の列配列に対応して各列に配列された上記画素の読み出し信号を読み出すための信号線と、上記画素駆動線を通して読み出しを行うように画素を駆動する画素駆動部と、上記信号線のアナログ信号をデジタル信号に変換する機能を有する読み出し系回路と、を含み、上記各行に配線される画素駆動線および上記各列に配線される信号線のうち、少なくとも一方は複数配線され、上記画素アレイ部において、上記各行および上記各列に少なくとも一方に複数配線される上記画素駆動線および上記信号線の配線数と同等の数の複数の画素により画素群が形成され、当該画素群の複数の画素は、それぞれ複数配線の異なる配線に接続され、上記画素駆動部は、上記画素群の複数の画素を、位相をずらして順に駆動してアナログ信号を対応する上記信号線に読み出し、上記読み出し系回路は、上記画素群から複数の上記信号線に読み出されたアナログ信号を順次取り込み、取り込んだアナログ信号をデジタル信号に順次変換するアナログ・デジタル変換回路を含む。
【００１６】
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換する光電変換機能を有する複数の画素が２次元アレイ状に配列された画素アレイ部と、上記画素の行配列に対応して各行に配列された上記画素を駆動制御するための画素駆動線と、上記画素の列配列に対応して各列に配列された上記画素の読み出し信号を読み出すための信号線と、上記画素駆動線を通して読み出しを行うように画素を駆動する画素駆動部と、上記信号線のアナログ信号をデジタル信号に変換する機能を有する読み出し系回路と、を含み、上記各行に配線される画素駆動線および上記各列に配線される信号線のうち、少なくとも一方は複数配線され、上記画素アレイ部において、上記各行および上記各列に少なくとも一方に複数配線される上記画素駆動線および上記信号線の配線数と同等の数の複数の画素により画素群が形成され、当該画素群の複数の画素は、それぞれ複数配線の異なる配線に接続され、上記画素駆動部は、上記画素群の複数の画素を、位相をずらして順に駆動してアナログ信号を対応する上記信号線に読み出し、上記読み出し系回路は、上記画素群から複数の上記信号線に読み出されたアナログ信号を順次取り込み、取り込んだアナログ信号をデジタル信号に順次変換するアナログ・デジタル変換回路を含む。
【発明の効果】
【００１７】
本発明によれば、サンプルおよびホールド回路が不要で、ノイズ増加による画質劣化、面積増加、速度低下を防止できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態に係る固体撮像素子の構成例を示す図である。
【図２】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図３】代表的なパイプライン型ＡＤ変換回路の構成例を示す図である。
【図４】本第１の実施形態に係るＣＭＯＳイメージセンサの画素読み出しおよびＡＤ変換動作のタイミングを示す第１図である。
【図５】本第１の実施形態に係るＣＭＯＳイメージセンサの画素読み出しおよびＡＤ変換動作のタイミングを示す第２図である。
【図６】本第１の実施形態に係るＣＭＯＳイメージセンサの全体的な駆動例を示す図であって、画素読み出し、マルチプレクサ回路の選択動作、およびＡＤ変換動作のタイミングを示す図である。
【図７】本発明の第２の実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示す図である。
【図８】本第２の実施形態に係るＣＭＯＳイメージセンサの画素読み出しおよびＡＤ変換動作のタイミングを示す図である。
【図９】本第２の実施形態に係るＣＭＯＳイメージセンサの全体的な駆動例を示す図である。
【図１０】本発明の第３の実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示す図である。
【図１１】本第３の実施形態に係るＣＭＯＳイメージセンサの全体的な駆動例を示す図である。
【図１２】本発明の第４の実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示す図である。
【図１３】基本的な裏面照射型のＣＭＯＳイメージセンサを示す簡略断面図である。
【図１４】本発明の実施形態によって改善できるノイズと面積について説明するための図である。
【図１５】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（固体撮像素子の第１の構成例）
２．第２の実施形態（固体撮像素子の第２の構成例）
３．第３の実施形態（固体撮像素子の第３の構成例）
４．第４の実施形態（固体撮像素子の第４の構成例）
５．第５の実施形態（カメラシステムの構成例）
【００２０】
＜１．第１実施形態＞
図１は、本発明の第１の実施形態に係る固体撮像素子の構成例を示す図である。
本実施形態では、固体撮像素子としてＣＭＯＳイメージセンサ１００を例に説明する。
【００２１】
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、画素駆動部としての行走査回路１２０、マルチプレクサ（ＭＵＸ）回路群１３０、パイプライン型ＡＤ変換回路群１４０、メモリ配列群１５０、および水平選択回路１６０を有する。
そして、マルチプレクサ（ＭＵＸ）回路群１３０、パイプライン型ＡＤ変換回路群１４０、メモリ配列群１５０、および水平選択回路１６０により読み出し系回路が構成される。
【００２２】
画素アレイ部１１０は、光電変換を行う複数の画素回路１１０ａがＭ行×Ｎ列の２次元アレイ状（マトリクス状）に配列されている。
図１では、１例として、画素回路１１０ａが１０×１０のマトリクス状に配列された画素アレイ部１１０を示している。
そして、本第１の実施形態においては、各画素行を駆動する水平画素駆動線ｋが各行に複数（ｋ０〜ｋ３）が配線され、水平画素駆動線ｋ０〜ｋ３は該当行のいずれかの画素にそれぞれ接続されている。
各行に複数配線される水平画素駆動線ｋ０〜ｋ３と同等の数の複数の画素回路１１０ａにより画素群ＰＧ０，ＰＧ１・・が形成される。
そして、画素群ＰＧ０，ＰＧ１・・の複数の画素回路１１０ａは、それぞれ異なる水平画素駆動配線ｋ０〜ｋ３に接続されている。
さらに、各列に画素の出力信号を読み出す垂直信号線ｖｓｌが配線されており、複数列で１つのＡＤ変換回路を共有している。
【００２３】
図２は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００２４】
この画素回路１１０ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子１１１を有する。
そして、画素回路１１０ａは、この１個の光電変換素子１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００２５】
光電変換素子１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、光電変換素子１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ１１２は、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００２６】
リセットトランジスタ１１３は、電源ラインＬＶＲＥＦとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＲＥＦの電位にリセットする。
【００２７】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線ｖｓｌに接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線ｖｓｌに出カする。
垂直信号線ｖｓｌを通じて、各画素から出力された電圧は、カラム読み出し系のマルチプレクサ回路群１３０の対応するマルチプレクサ回路に入力される。
【００２８】
画素アレイ部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として、各行の複数の配線である水平画素駆動線ｋ０〜ｋ３がそれぞれ形成される。
すなわち、水平画素駆動線ｋ０はリセット制御線ＬＲＳＴ０、転送制御線ＬＴＲＧ０、および選択制御線ＬＳＥＬ０の３本の制御線により形成される。
同様に、水平画素駆動線ｋ１はリセット制御線ＬＲＳＴ１、転送制御線ＬＴＲＧ１、および選択制御線ＬＳＥＬ１の３本の制御線により形成される。
水平画素駆動線ｋ２はリセット制御線ＬＲＳＴ２、転送制御線ＬＴＲＧ２、および選択制御線ＬＳＥＬ２の３本の制御線により形成される。
水平画素駆動線ｋ３はリセット制御線ＬＲＳＴ３、転送制御線ＬＴＲＧ３、および選択制御線ＬＳＥＬ３の３本の制御線により形成される。
【００２９】
本第１の実施形態の画素アレイ部１１０においては、各行に４本の水平画素駆動線ｋ０〜ｋ３が配線されている。
これに対応して、各行の連続する４列の画素回路１１０ａがそれぞれ異なる水平画素駆動線ｋ０〜ｋ３に接続される。そして、続いて連続する４列の画素回路がそれぞれ異なる水平画素駆動線ｋ０〜ｋ３に接続される。
図１において、第０行を例にすると、第０列の画素回路１１０ａ−０が水平画素駆動線ｋ０に接続され、第１列の画素回路１１０ａ−１が水平画素駆動線ｋ１に接続されている。さらに、第２列の画素回路１１０ａ−２が水平画素駆動線ｋ２に接続され、第３列の画素回路１１０ａ−３が水平画素駆動線ｋ３に接続されている。
第４列の画素回路１１０ａ−４が水平画素駆動線ｋ０に接続され、第５列の画素回路１１０ａ−５が水平画素駆動線ｋ１に接続されている。さらに、第６列の画素回路１１０ａ−６が水平画素駆動線ｋ２に接続され、第７列の画素回路１１０ａ−７が水平画素駆動線ｋ３に接続されている。
以下、同様の繰り返しとなる。
【００３０】
すなわち、本第１の実施形態においては、各行に複数ｘ本の水平画素駆動線が配線されている場合、各行において、連続するｘ列の画素回路を一つの行画素群ＰＧ０，ＰＧ１，・・として、各行画素群で各画素回路１１０ａが異なる水平画素駆動線に接続される。
そして、列方向の複数画素群を、重複期間の異なるタイミングで読み出し可能とする。
本第１の実施形態においては、読み出しの水平同期信号の位相を複数画素群の各画素でずらすことで、複数の画素読み出しで１つのＡＤ変換回路を共有するように構成される。
【００３１】
行走査回路１２０は、リセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬを含む水平画素駆動線ｋ０〜ｋ３を、列方向の複数画素群で、重複期間の異なるタイミングで読み出しされるように駆動する。
行走査回路１２０は、画素アレイ部１１０の中の任意の行に配置された画素回路１１０ａの動作を制御する。行走査回路１２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して各画素回路１１０ａを制御する。
【００３２】
マルチプレクサ回路群１３０は、画素アレイ部１１０の行画素群ＰＧ０，ＰＧ１、・・ごとに対応して配置されるマルチプレクサ回路１３０−０，１３０−１、・・を有する。
各マルチプレクサ回路１３０−０，１３０−１、・・・は、各行画素群ＰＧ０，ＰＧ１、・・・の各画素回路１１０ａに接続されるｘ本（本例では４本）の垂直信号線ｖｓｌがそれぞれ接続される。
前述したように、本第１の実施形態においては、各行に複数配線された水平画素駆動線ｋ０〜ｋ３の読み出し駆動のタイミングをずらすことから、ｘ本の垂直信号線ｖｓｌに読み出されるアナログ信号の読み出しタイミングがずれる。
各マルチプレクサ回路１３０−０，１３０−１、・・は、接続されたｘ本の垂直信号線ｖｓｌに読み出されるアナログ信号ＶＳＬを順次に選択して、パイプライン型ＡＤ変換回路群１４０の対応するＡＤ変換回路に転送する。
各マルチプレクサ回路１３０−０，１３０−１、・・は、ｘ本の垂直信号線ｖｓｌに接続されたスイッチＳＷ０〜ＳＷ３を有する。
スイッチＳＷ０〜ＳＷ３は、各行に複数配線された水平画素駆動線ｋ０〜ｋ３の読み出し駆動のタイミングに応じた選択信号ｍ０〜ｍ３により順次にオン、オフされる。
【００３３】
図１において、マルチプレクサ回路１３０−０のスイッチＳＷ０が第０列の垂直駆動線ｖｓｌ０に接続され、スイッチＳＷ１が第１列の垂直駆動線ｖｓｌ１に接続されている。さらに、マルチプレクサ回路１３０−０のスイッチＳＷ２が第２列の垂直駆動線ｖｓｌ２に接続され、スイッチＳＷ３が第３列の垂直駆動線ｖｓｌ３に接続されている。
マルチプレクサ回路１３０−１のスイッチＳＷ０が第４列の垂直駆動線ｖｓｌ４に接続され、スイッチＳＷ１が第５列の垂直駆動線ｖｓｌ５に接続されている。さらに、マルチプレクサ回路１３０−１のスイッチＳＷ２が第６列の垂直駆動線ｖｓｌ６に接続され、スイッチＳＷ３が第７列の垂直駆動線ｖｓｌ７に接続されている。
【００３４】
パイプライン型ＡＤ変換回路群１４０は、マルチプレクサ回路群１３０の行画素群ＰＧ０，ＰＧ１、・・ごとに対応して配置されるマルチプレクサ回路１３０−０，１３０−１、・・・に対応して配置されるＡＤ変換回路１４０−０，１４０−１、・・を有する。
各ＡＤ変換回路１４０−０，１４０−１、・・は、複数段で構成され、順次入力を受け付けることができる、いわゆるパイプライン動作が可能なＡＤ変換回路である。
【００３５】
図３は、代表的なパイプライン型ＡＤ変換回路の構成例を示す図である。
【００３６】
図３のパイプライン型ＡＤ変換回路は、ｎ段のステージ１４１−０〜１４１−n-1で構成される。
各ステージ１４１（−０〜−n-1）は、前段の出力をサンプルするサンプルおよびホールド回路（ＳＨＡ）１４１１、k−bitのＡＤ変換回路１４１２、k-bitのデジタルアナログ変換装置（DAC (Digital Analog converter)と略す）ＤＡＣ回路１４１３を有する。
さらに各ステージ１４１（−０〜−n-1）は、アナログ加減算回路１４１４、および増幅回路１４１５を有する。
【００３７】
各段の変換bit数は１bitから、閾値を２つ設けて３値で出力する１．５bit、閾値を３つ設けた２bitなど、さまざまな階調で構成することができ、ステージごとに異なっていることも多い。
たとえば、各段の変換bit数が１bitである場合、たとえば４段あるいは１６段のパイプライン構成とすることで、１６bitのＡＤ変換回路となる。この場合、初段の１bitのＡＤ変換が終了すれば、次段に信号が送られるため、次の入力信号を受け付けることが可能となる。
【００３８】
なお、水平画素駆動線ｋ０〜ｋ３の読み出し駆動を、パイプライン型ＡＤ変換回路のスループットに相当する時間だけ順次ずらすことが好ましい。
【００３９】
メモリ配列群１５０は、パイプライン型ＡＤ変換回路群１４０の各ＡＤ変換回路１４０−０，１４０−１、・・に対応してｍ個(本例では４個)のメモリＭ０〜Ｍ３を含むメモリ群１５０−０，１５０−１、・・に区分けされている。
各メモリ群１５０−０，１５０−１、・・の４個のメモリＭ０〜Ｍ３は、対応するＡＤ変換回路１４０−０，１４０−１、・・によるデジタルデータを記憶（ラッチ）する。
【００４０】
水平選択回路１６０は、水平走査回路１６１と、水平転送線１６２と、各メモリ群１５０−０，１５０−１、・・の各メモリＭ０〜Ｍ３の読み出しポートと水平転送線１６２との間に配置されたＬＳ１０〜ＬＳ１７、・・を有する。
また、水平選択回路１６０は、各スイッチＳＷ１０〜ＳＷ１７、・・を選択駆動するための選択線ＬＳ１０〜ＬＳ１７、・・を有する。
水平走査回路１６１は、選択線ＳＬ１０〜ＬＳ１７、・・を順次駆動して、各スイッチＳＷ１０〜ＳＷ１７、・・を順次オン、オフ制御し、各メモリ群１５０−０，１５０−１、・・の各メモリＭ０〜Ｍ３のデータを水平転送線１６２に読み出させる。
なお、水平転送線１６２を転送されたデータは、図示しないアンプ回路を経て信号処理回路に入力され、２次元画像が生成される。
【００４１】
図４は、本第１の実施形態に係るＣＭＯＳイメージセンサの画素読み出しおよびＡＤ変換動作のタイミングを示す第１図である。
図５は、本第１の実施形態に係るＣＭＯＳイメージセンサの画素読み出しおよびＡＤ変換動作のタイミングを示す第２図である。
また、図６は、本第１の実施形態に係るＣＭＯＳイメージセンサの全体的な駆動例を示す図である。図６は、画素読み出し、マルチプレクサ回路の選択動作、およびＡＤ変換動作のタイミングを示している。
前述したように、本第１の実施形態においては、各行に４本の水平画素駆動線ｋ０〜ｋ３が配線されている。また、ＡＤ変換回路を共有する出力信号を切り替えるマルチプレクサ（ＭＵＸ）回路１３０の選択信号（パルス信号）をｍ０〜ｍ３とする。
【００４２】
本第１の実施形態のＣＭＯＳイメージセンサ１００においては、各行に水平画素駆動線が複数配線され、垂直信号線は各列に１つ配線されている。
各行に複数（ここでは４）配線された水平画素駆動線ｋ０，ｋ１，ｋ２，ｋ３は、それぞれ異なる列の画素と接続され、行走査回路１２０により異なるタイミングで画素を駆動可能となっている。
【００４３】
行走査回路１２０の駆動により、図４〜図６に示すように、水平画素駆動線ｋ０，ｋ１，ｋ２，ｋ３よってｉ番目の画素行は、列ごとに異なる位相で読み出しが開始される。すなわち、行走査回路１２０は、位相ｐｈだけずらして画素群ＰＧの４画素を駆動し読み出す。
読み出しが終了したタイミングで、画素出力の列選択を行うマルチプレクサ回路１３０−１，１３０−１、・・によって選択されて、画素から読み出されたアナログ信号がパイプライン型ＡＤ変換回路１４０−０，１４０−１，・・に入力される。
【００４４】
本第１の実施形態においては、画素アレイ部１１０の複数列（本例では４）でＡＤ変換回路を共有しているが、行走査回路１２０等により、共有している画素の読み出しタイミングの位相がずらされている。
これにより、本第１の実施形態のＣＭＯＳイメージセンサ１００は、サンプルおよびホールド回路を不要とし、サンプルおよびホールド回路に相当する回路面積を削減し、サンプル＆ホールド回路で発生する熱雑音(ｋＴ/Ｃノイズ)による画質劣化がない。
また、サンプルおよびホールド期間が無く、読み出し時間に共有数を合わせることで、ＡＤ変換回路の稼働率を上げて高フレームレート化が可能である。
【００４５】
＜２．第２実施形態＞
図７は、本発明の第２の実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示す図である。
【００４６】
本第２の実施形態のＣＭＯＳイメージセンサ１００Ａが第１の実施形態のＣＭＯＳイメージセンサ１００と異なる点は、水平画素駆動線ｋは各行で１つ配線され、垂直信号線ｖｓｌが各列で複数本（この例では４）ずつ配線されていることにある。
【００４７】
ＣＭＯＳイメージセンサ１００Ａは、各列で垂直信号線が４本配線され、それぞれの垂直信号線ｖｓｌ０〜ｖｓｌ３を４行単位で各画素回路１１０ａに接続した構成例である。
各列に垂直信号線ｖｓｌ０〜ｖｓｌ３が配線され、垂直信号線ｖｓｌ０〜ｖｓｌ３でＡＤ変換回路を共有している。
この場合、列方向の連続する４画素で画素群ＰＧＡが構成され、行走査回路１２０Ａは画素群ＰＧＡの各画素を、位相をずらして駆動し読み出す。
【００４８】
図８は、本第２の実施形態に係るＣＭＯＳイメージセンサの画素読み出しおよびＡＤ変換動作のタイミングを示す図である。
また、図９は、本第２の実施形態に係るＣＭＯＳイメージセンサの全体的な駆動例を示す図である。図９は、画素読み出し、マルチプレクサ回路の選択動作、およびＡＤ変換動作のタイミングを示している。
【００４９】
前述したように、本第２の実施形態においては、一例として、各列に４本の垂直信号線ｖｓｌ０〜ｖｓｌ３が配線されている。また、ＡＤ変換回路を共有する出力信号を切り替えるマルチプレクサ（ＭＵＸ）回路１３０Ａ−０〜１３０Ａ−１０（Ｎ）の選択信号（パルス信号）をｍ０〜ｍ３とする。
マルチプレクサ回路１３０Ａ−０〜１３０Ａ−Ｎは、選択信号ｍ０〜ｍ３でスイッチが順次オンオフされて、垂直信号線ｖｓｌ０〜ｖｓｌ３に読み出されたアナログ信号を選択し、対応するＡＤ変換回路１４０Ａ−０〜１４０Ａ−１０（Ｎ）に出力する。
本第２の実施形態においては、各列の複数配線される垂直信号線ｖｓｌで、１つのＡＤ変換回路が共有されている。
【００５０】
たとえば、ｉ行目、(i+1)行目、(i+2)行目、(i+3)行目が位相の異なる重複したタイミングで読み出され、同一の画素列において垂直信号線ｖｓｌ０〜ｖｓｌ３にそれぞれ出力される。
読み出しタイミングにあわせてマルチプレクサ（ＭＵＸ）回路１３０Ａ−ｉで選択され、ＡＤ変換回路１４０Ａ−ｉに入力されることで、図８に示すような駆動が可能となる。
【００５１】
また、水平選択回路１６０Ａにおいて、各スイッチＳＷ１０Ａ〜ＳＷ１７Ａは４つのスイッチ群により形成される。
【００５２】
本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００５３】
＜３．第３実施形態＞
図１０は、本発明の第３の実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示す図である。
【００５４】
本第３の実施形態のＣＭＯＳイメージセンサ１００Ｂは、第１の実施形態のＣＭＯＳイメージセンサ１００と第２の実施形態のＣＭＯＳイメージセンサ１００Ａとを組み合わせた画素読み出し構成を有する。
【００５５】
本発明の実施形態においては、１つのパイプライン型ＡＤ変換回路を同一期間で共有する画素は、任意のｎ×ｍ画素の２次元配列となっていても構わない。
第３の実施形態のＣＭＯＳイメージセンサ１００Ｂにおいては、各行で水平画素駆動線ｋが複数本（この例では４）ずつ配線され、垂直信号線ｖｓｌが各列で複数本（この例では４）ずつ配線されている。
ＣＭＯＳイメージセンサ１００Ｂでは、たとえば４×４の画素群ＰＧＢ０に対し、図１０中で画素回路１１０ａに付した符号１→２→３の順番で位相をｐｈだけずらして読み出される。
同様に位相のずれた読み出し終了に合わせてマルチプレクサ回路１３０Ｂ−０でＡＤ変換回路１４０Ｂ−０への入力を選択する。
ＡＤ変換回路で変換されたデジタル信号はメモリ１５０Ｂ−０，１５０Ｂ−１に格納され、水平選択回路１６０Ｂで順次選択され出力される。
本第３の実施形態においては、複数列の複数の垂直信号線で、１つのアナログ・デジタル変換回路が共有されている。
【００５６】
図１１は、本第３の実施形態に係るＣＭＯＳイメージセンサの全体的な駆動例を示す図である。図１１は、画素読み出し、マルチプレクサ回路の選択動作、およびＡＤ変換動作のタイミングを示している。
【００５７】
ここでは、上述したように、ＡＤ変換回路１４０Ｂ−０，１４０Ｂ−１は１６ステージの構成とし、４×４画素を画素群ＰＧＢ０，ＰＧＢ１とする。
図１０に示すように、各行に４本の水平画素駆動線ｋ０，ｋ１，ｋ２，ｋ３が配線され、さらに各列に４本の垂直信号線ｖｓｌ０〜ｖｓｌ３が配線されている。
４×４の計16本となる垂直信号線ごとにマルチプレクサ（ＭＵＸ）回路１３０Ｂ−０，１３０Ｂ−１で選択されＡＤ変換回路１４０Ｂ−０，１４０Ｂ−１に入力される。マルチプレクサ回路１３０Ｂ−０，１３０Ｂ−１では、垂直信号線ｖｓｌを選択信号（パルス信号）ｍ０，ｍ１，ｍ２，・・，ｍ１５で選択する。
行走査回路１２０Ｂで、各行の水平画素駆動線ｋ０〜ｋ３を順次位相をずらしながら読み出し動作を開始し、読み出し終了のタイミングで選択信号ｍ０〜ｍ１５にて順次ＡＤ変換回路１４０Ｂ−０，１４０Ｂ−１へ入力する。
ＡＤ変換回路１４０Ｂ−０，１４０Ｂ−１に入力された信号は、初段のＡＤ ＳＴＡＧＥ#１で処理されたあと、次段以降のＡＤＳＴＡＧＥ(#２, #３...)転送される。
次段へ転送されれば、次の入力信号を受け付けることができるため、ＡＤ ＳＴＡＧＥのサイクルと、読み出しの位相ずれを一致させることでサンプルおよびホールド回路なしで、複数行によるＡＤ変換回路の共有と高速化を実現できる。
【００５８】
＜４．第４実施形態＞
図１２は、本発明の第４の実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示す図である。
【００５９】
本第４の実施形態のＣＭＯＳイメージセンサ１００Ｃは、マルチプレクサ回路群１３０Ｃ、ＡＤ変換回路群１４０Ｃ、メモリ群１５０Ｃ、および水平選択回路１６０Ｃを含む読み出し系回路の別の配置構成が採用される場合を示している。
【００６０】
ＡＤ変換回路等は画素配列の上下に配置しても構わないし、貫通ＶＩＡやバンプ接続による回路の積層構造(３次元構造)を用いて、２次元配列の画素単位でＡＤ変換回路を共有しても構わない。
３次元構造を用いて２次元配列の画素単位でＡＤ変換回路を共有することで、限られた配線数に対して並列度の高いＡＤ変換が可能となり、より高速な撮像が実現できる。
２層以上の積層構造において、画素アレイ部１１０Ｃ（受光素子部）以降のマルチプレクサ回路群１３０Ｃ、ＡＤ変換回路群１４０Ｃ、メモリ群１５Ｔ０Ｃ、および水平選択回路１６０Ｃを含む読み出し系回路などは、いずれの境界で層を分離しても構わない。
【００６１】
図１２のＣＭＯＳイメージセンサ１００Ｃでは、２つに分離した場合が例示されている。
【００６２】
以上、本発明の第１、第２、第３、および第４の実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）について説明した。
【００６３】
一般的なイメージセンサでは、受光部(フォトダイオード)に対して、配線層側から光を照射するため、各行・各列の配線数が増加すると、開口率が下がったり、光が配線層によって蹴られたりして、感度が低下する問題が起こりうる。
受光部に対して、配線層とは反対の面(以降、裏面)から光を照射する構造とすることで、配線数の増加による開口率の低下や面積増加を回避することができる。
【００６４】
図１３は、基本的な裏面照射型のＣＭＯＳイメージセンサを示す簡略断面図である。
【００６５】
このＣＭＯＳイメージセンサ２００は、フォトダイオード２１１が形成されるシリコン層２１０の一方の面側に配線層２２０を形成し、シリコン層２１０の他方の面側、すなわち、配線層２２０と反対の面（裏面）側から可視光を取り込む裏面照射型構造を有する。
これにより、受光面を配慮した配線が不要となり、配線の自由度を高めることができる。
なお、図１３において、２３０は基板支持材を、２４１はＳｉ０２からなる絶縁膜、２４２は遮光膜、２４２aは開口部、２４３は絶縁膜、２４４は色フィルタ、２４５はマイクロレンズを、それぞれ示している。
【００６６】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
固体撮像素子において、小面積・低ノイズで、高速なアナログ・デジタル変換が可能となる。
また、配線層とは逆の裏面から光を照射する、裏面照射型の撮像装置とすることで、水平画素駆動線または垂直信号線を、画素領域上に配線することができ、配線数の増加による開口率の低下や面積増加を回避することができる。
【００６７】
図１４（Ａ）および（Ｂ）は、本発明の実施形態によって改善できるノイズと面積について説明するための図である。
【００６８】
一例として、1画素の面積が２μｎ×２μｍの８００万画素(4000列×2000行)のイメージセンサとする。
サンプルおよびホールド回路に必要な容量は１μｍ^2あたり１ｆＦで形成できるとし、簡単のため素子間の分離や配線領域は無いものとする。
サンプルおよびホールド回路に用いた容量と、サンプルおよびホールド回路で発生するノイズ量、面積を図１４（Ａ）に示す。
また、読み出しノイズの典型値として１５０μVrmsとした場合、サンプルおよびホールド回路の画素領域に対する面積比率とノイズ比率を図１４（Ｂ）に示す。
【００６９】
容量を大きくすることでノイズを低減することはできるが、サンプルおよびホールド回路で発生するノイズは全ノイズの１０％〜３０％程度を占めており、顕著な画質劣化となる。
さらに、全体の１０％程度までノイズを抑えるには、撮像領域の数倍の面積を占めることになり現実的でない。
サンプルおよびホールド回路に使用できる面積は、現実的には撮像領域の２０％程度といえるため、３０％程度のノイズがサンプルおよびホールド回路によって増加していることになる。
本発明の実施形態は、サンプルおよびホールド回路を不要とする構成および駆動であるため、これらの面積増分、およびノイズ増分は無く、小面積・低ノイズで、高速な撮像を可能とする。
【００７０】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００７１】
＜５．第５の実施形態＞
図１５は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００７２】
本カメラシステム３００は、図１５に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，１００Ａ〜１００Ｃが適用可能な撮像デバイス３１０を有する。
さらに、カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
【００７３】
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
【００７４】
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００７５】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した撮像素子１００，１００Ａ〜１００Ｃを搭載することで、低消費電力で、高精度なカメラが実現できる。
【符号の説明】
【００７６】
１００，１００Ａ〜１００Ｃ・・・ＣＭＯＳイメージセンサ（固体撮像素子）、１１０，１１０Ａ〜１１０Ｃ・・・画素アレイ部、１１０ａ・・・画素回路、１２０，１２０Ａ〜１２０Ｃ・・・行走査回路（画素駆動部）、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、１３０，１３０Ａ〜１３０Ｃ・・・マルチプレクサ（ＭＵＸ）回路群、１４０，１４０Ａ〜１４０Ｃ・・・ＡＤ変換回路群、１５０，１５０Ａ〜１５０Ｃ・・・メモリ群、１６０，１６０Ａ〜１６０Ｃ・・・水平選択回路、２００・・・ＣＭＯＳイメージセンサ、２１０・・・シリコン層、２２０・・・配線層、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ、３４０・・・信号処理回路。
【図１】
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【図２】
2010245955.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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