(57)【要約】【課題】ＭＯＳトランジスタを作成する。【解決手段】ＭＯＳトランジスタであって、ゲート電極と、ゲート電極下地の頂部表面を有するチャンネル領域と、ゲート電極とチャンネル領域の頂部表面の間に挿入された誘電体スタックとを含み、前記誘電体スタックが、少なくとも高―ｋ材料を含む高―ｋ誘電体層と、少なくともケイ素および窒素を含む誘電体層と、前記高―ｋ誘電体層と前記誘電体層の間に配設された中間層とを含み、該中間層が、少なくとも前記高―ｋ材料、ケイ素および窒素を含み、前記ゲート電極がポリシリコンまたはポリシリコンゲルマニウムから作製される。【選択図】図３
2010245548.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタであって、
ゲート電極と、
ゲート電極下地の頂部表面を有するチャンネル領域と、
ゲート電極とチャンネル領域の頂部表面の間に挿入された誘電体スタックとを含み、
前記誘電体スタックが、
少なくとも高―ｋ材料を含む高―ｋ誘電体層と、
少なくともケイ素および窒素を含む誘電体層と、
前記高―ｋ誘電体層と前記誘電体層の間に配設された中間層とを含み、
該中間層が、少なくとも前記高―ｋ材料、ケイ素および窒素を含み、
前記ゲート電極がポリシリコンまたはポリシリコンゲルマニウムから作製される
ＭＯＳトランジスタ。
【請求項２】
前記誘電体スタックの結晶化温度が前記高―ｋ材料の結晶化温度よりも高い請求項１に記載のＭＯＳトランジスタ。
【請求項３】
前記誘電体スタックの結晶化温度が８００℃乃至１２００℃である請求項１または２に記載のＭＯＳトランジスタ。
【請求項４】
前記高―ｋ誘電体層、前記中間層、および前記誘電体層の順序の構成が、３乃至６０回繰り返されている請求項１〜３のいずれか一項に記載のＭＯＳトランジスタ。
【請求項５】
前記誘電体層が酸素をさらに含む請求項１〜４のいずれか一項に記載のＭＯＳトランジスタ。
【請求項６】
前記高―ｋ誘電体層が遷移金属酸化物または遷移金属オキシナイトライドからなる群から選択される化合物を含む請求項１〜５のいずれか一項に記載のＭＯＳトランジスタ。
【請求項７】
前記高―ｋ誘電体層が、ＺｒＯ２、ＨｆＯ２、ＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯｘＮｙ、ＨｆＮ、およびこれらの混合物からなる群から選択される化合物を含む請求項１〜６のいずれか一項に記載のＭＯＳトランジスタ。
【請求項８】
前記高―ｋ誘電体層の厚さが０．５ｎｍ乃至２０ｎｍである請求項１〜７のいずれか一項に記載のＭＯＳトランジスタ。
【請求項９】
前記誘電体層の厚さが０．５ｎｍ〜２０ｎｍである請求項１〜８のいずれか一項に記載のＭＯＳトランジスタ。
【請求項１０】
前記中間層が、Ｈｆおよび窒素、ケイ素、酸素を含む請求項１〜９のいずれか一項に記載のＭＯＳトランジスタ。
【請求項１１】
前記誘電体層がＳｉＮ、ＳｉＯＮおよびＳｉ３Ｎ４からなる群から選択される請求項１〜１０のいずれか一項に記載のＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路製造工程に関し、また高−ｋ材料の多層誘電体スタックを含む集積回路の形成に関し、特に、集積回路中でのこのような誘電体、および多層誘電体スタックを有するＭＯＳトランジスタに関する。
【背景技術】
【０００２】
本発明による多層誘電体スタックは、集積回路中の誘電体層である従来技術の二酸化ケイ素に取って代わる。
【０００３】
ゲート電極を有する高−ｋ誘電体を従来のＣＭＯＳゲートスタックに集積化するとき、２つの主要な工程／熱的安定性の問題に対処し、取り組む必要がある。すなわち、
（１）ポリシリコン堆積の間および／または後続の熱加工の間のいずれにおいても、高−ｋ誘電体とポリシリコンなどのゲート電極間の頂部界面での反応を低減すること、および／または、
（２）ゲート電極堆積工程と相互作用して、電気的漏洩の増加、および／またはドーパント／不純物の拡散通路になる酸素空位および粒界などの構造的な欠陥の形成を招く、結晶化による高−ｋ材料の一体性の低下を最小にすることが重要である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のＳｉＯ２−ベースのＣＭＯＳゲート誘電体材料（これは非晶質であり、ポリシリコンゲートと１００％互換性がある）の知識に基づけば、窒素はホウ素の拡散に対する抵抗を改善するために導入される重要な修正剤であることが知られている。同様に、高−ｋ誘電体において、ポリシリコンゲートからのドーパント（ホウ素）の拡散に対する安定性を向上させるには、金属−オキシナイトライド（ＭＯｘＮｙ）の使用または金属酸化物の窒化によって達成することができる（米国特許第６，２５１，７６１号）。米国特許第６，２５１，７６１号は、電子的有効厚さを低減させたゲート誘電体を含むゲートスタックについて記載している。高−ｋ誘電体はケイ素基板の上に堆積される。次のステップで、高−ｋ誘電体層の遠隔プラズマ窒化を行い、高−ｋ誘電体の上面を窒化物層へ変換する。導電層は窒化物層の上に形成され、ＣＭＯＳゲートスタックが完成する。
【０００５】
米国特許公開公報第２００２／０１３０３４０  Ａ１号は多層誘電体スタックを開示しており、これは、高−ｋ材料の層と挿入材料の層が交互にある。挿入材料として、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＮ、Ｓｉ３Ｎ４、ＳｉＯ２が使用できる。該挿入材料は原子層堆積、スパッタ、または蒸着によって堆積することができ、誘電体層上に挿入層が堆積される。各層は５０オングストローム未満の厚さであることが好ましい。この構造は高−ｋ材料の結晶化を抑制し防止する。
【課題を解決するための手段】
【０００６】
本発明の第１の態様において、誘電体スタックを集積回路構造体の中に形成する方法が開示され、該方法は、
半導体基板上に高−ｋ誘電体層を形成するステップと、
該高−ｋ誘電体層を有する半導体基板を、プラズマ化学気相成長法（ＰＥＣＶＤ）またはプラズマ原子層化学気相成長法（ＰＥＡＬＣＶＤ）において窒素含有気相反応物およびケイ素含有気相反応物で処理するステップとを含む。
【０００７】
本発明による工程で、窒素イオンもしくはラジカルなどの反応性の高い化学種およびケイ素化学種は、高−ｋ材料頂部の中に浸透し、それによって中間層の相互混合、高密度化、および形成を促進する。中間層は少なくとも高−ｋ材料と、ケイ素および窒素を含む。高反応性の化学種はプラズマ化学気相成長法（ＰＥＣＶＤ）またはプラズマ原子層化学気相成長法（ＰＥＡＬＣＶＤ）によって形成される。高反応性化学種はラジカルまたはイオンとすることができる。従って、ＰＥＣＶＤまたはＰＥＡＬＣＶＤを用いて、プラズマ中に形成された化学種は下地の高−ｋ誘電体層の頂部に浸透する。
【０００８】
ケイ素および窒素が両方存在することは、高−ｋ誘電体層と例えばゲート電極など任意の他の層との間の適合性（compatibility）に寄与する。
【０００９】
従来技術の方法に比べて、高−ｋ誘電体層と例えばゲート電極層との間で界面の層が形成されることが回避され、電気的特性の向上がもたらされる。
【００１０】
本発明の第１の態様の一実施形態として、前述のいずれかの実施形態の方法において、処理ステップが、少なくともケイ素と窒素を含むが高−ｋ材料を本質的に含まないかまたは全く含まない誘電体層を形成し、かつ、高−ｋ誘電体層と誘電体層との間に少なくとも高―ｋ材料、ケイ素および窒素を含む中間層が形成されることになる方法が開示されている。
【００１１】
好ましい実施形態として、誘電体層はＳｉＮ、ＳｉＯＮおよびＳｉ３Ｎ４からなる群から選択される。
【００１２】
本発明の第１の態様の他の実施形態として、前述のいずれかの実施形態の方法において、処理ステップが、高−ｋ誘電体層および誘電体層に隣接する中間層を形成し、該中間層は少なくとも高−ｋ材料、ケイ素および窒素を含む方法が開示される。中間層は高−ｋ誘電体層の頂部にあることが好ましい。処理ステップは、本質的に誘電体層を形成しないか、および／または全く誘電体層を形成しない（非常に薄い層の場合）。
【００１３】
本発明の第１の態様の一実施形態として、前述のいずれかの実施形態の方法において、高―ｋ誘電体層を有する基板をさらに酸素含有気相反応物で処理することを含む方法が開示される。この場合、形成された中間層もまた酸素を含む。
【００１４】
好ましい実施形態においては、ケイ素含有化合物または気相反応物は、ＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、ＳｉｘＨｙＣｌｚ、およびこれらの組み合わせからなる群から選択される。他の好ましい実施形態においては、窒素含有化合物は窒素、アンモニア、Ｎ２Ｈ４、ＮＯ、Ｎ２Ｏ、およびこれらの組み合わせからなる群から選択される。本発明の第１の態様のさらに他の実施形態においては、前述のいずれかの実施形態の方法において、シラン：窒素含有化合物の比は１：１〜１：１００００の範囲である方法が開示される。該比は１：１〜１：１０００であることが好ましい。
【００１５】
本発明の第１の態様の一実施形態として、前述のいずれかの実施形態の方法において、形成ステップと処理ステップを２乃至１００回、２乃至５０回、１０乃至５０回、１０乃至３０回、２乃至１０回繰り返すことをさらに含む方法が開示される。
【００１６】
本発明の第１の態様の一実施形態として、前述のいずれかの実施形態の方法において、高−ｋ誘電体層が、遷移金属もしくはランタニド酸化物および遷移金属もしくはランタニドオキシナイトライドからなる群から選択される高−ｋ材料を含む方法が開示される。好ましい実施形態においては、高−ｋ材料は、ＺｒＯ２、ＨｆＯ２、ＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯｘＮｙ、ＨｆＮ、ＬａｘＯｙ、ＬａＡｌＯ３、および／またはこれらの混合物からなる群から選択される。
【００１７】
本発明の好ましい実施形態として、形成ステップは半導体基板を原子層堆積工程で処理することを含む。
【００１８】
好ましい実施形態として、高−ｋ材料は、ＨｆＯ２、ＨｆＯｘＮｙ、ＨｆＮからなる群から選択される。
【００１９】
本発明の第１の態様の一実施形態として、前述のいずれかの実施形態の方法において、処理ステップは、プラズマ化学気相成長法（ＰＥＣＶＤ）のチャンバー中で３００〜６００℃の範囲の温度で行われる方法が開示される。
【００２０】
本発明の第１の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、処理ステップは、プラズマ原子層化学気相成長法（ＰＥＣＶＤ）のチャンバー中で３００〜６００℃の範囲の温度で行われる方法が開示される。高―ｋ誘電体層を有する半導体基板は前躯体化合物の交互パルスで処理され、該前躯体化合物は窒素含有気相反応物またはケイ素含有気相反応物である。
【００２１】
本発明の第１の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、処理ステップは、１０−３〜１００トルの範囲の圧力で行われる方法が開示される。圧力は反応物の組成に応じて変化できる。反応物としてＮ２の場合、圧力は０．０１乃至１００トルが好ましく、シラン反応物の場合、圧力は１乃至１００ミリトルである。
【００２２】
本発明の第１の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、処理ステップは、プラズマ中で１０１０〜１０１３／反応性化学種ｃｍ３の範囲のプラズマ密度で行われる方法が開示される。
【００２３】
本発明の第１の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、高−ｋ誘電体層の厚さは、０．０１ｎｍ〜２０ｎｍ、０．０５ｎｍ〜２０ｎｍ、０．１ｎｍ〜２０ｎｍ、０．３ｎｍ〜２０ｎｍ、０．５ｎｍ〜２０ｎｍの範囲である方法が開示される。誘電体層の厚さは０．０１ｎｍ〜２０ｎｍ、０．０５ｎｍ〜２０ｎｍ、０．１ｎｍ〜２０ｎｍ、０．３ｎｍ〜２０ｎｍ、０．５ｎｍ〜２０ｎｍである。該厚さは１ｎｍより薄い、０．５ｎｍより薄い、および０．３ｎｍより薄いことが好ましい。本発明の第１の態様の一実施形態によれば、誘電体層は０．０１ｎｍ乃至１ｎｍ、０．０１ｎｍ乃至０．５ｎｍ、０．０１乃至０．１ｎｍの厚さを有する。
【００２４】
本発明の第１の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、高−ｋ誘電体層の形成ステップは原子層堆積方法（ＡＬＤ）によって行われる方法が開示される。本発明の第１の態様のさらに他の実施形態として、前述のいずれかの実施形態の方法において、半導体基板を５００乃至１０００℃の温度でアニールするステップをさらに含む方法が開示される。基板は６００乃至９００℃の温度でアニールすることが好ましい。アニーリングのステップは各ステップの後に行うこともでき、または誘電体スタック形成の後に行うこともできる。
【００２５】
前記実施形態中で述べた方法は、誘電体スタックの上に導電層を堆積するステップをさらに含みうる。該導電層はケイ素を含みうる。導電層はポリシリコン、ポリシリコンゲルマニウム、または金属とすることができる。後続のステップにおいて、誘電体スタックおよび電極層がパターン形成され、所望の集積回路が形成される。
【００２６】
本発明の第２の態様においては、集積回路中の誘電体スタックが提供される。該誘電体スタックは、
少なくとも高−ｋ材料を含む高−ｋ誘電体層と、
前記高−ｋ誘電体操と前記誘電体層との間に配設された中間層とを含み、該中間層は高−ｋ材料、ケイ素および窒素を含む。
【００２７】
本発明の第２の態様の好ましい実施形態として、前述のいずれかの実施形態のデバイスにおいて、誘電体スタックが少なくともケイ素と窒素とを含む誘電体層をさらに含むデバイスが開示される。
【００２８】
本発明の第２の態様の一実施形態として、前述のいずれかの実施形態のデバイスにおいて、誘電体スタックは結晶化温度によって特徴付けられ、誘電体スタックの結晶化温度は高−ｋ材料の結晶化温度よりも高いデバイスが開示される。
【００２９】
本発明の第２の態様の好ましい実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、誘電体スタックの結晶化温度は８００℃乃至１２００℃である誘電体スタックが開示される。
【００３０】
本発明の他の実施形態において、中間層および誘電体層は、高−ｋ誘電体層を有する半導体基板をプラズマ化学気相成長法（ＰＥＣＶＤ）またはプラズマ原子層化学気相成長法（ＰＥＡＬＣＶＤ）において、窒素含有気相反応物およびケイ素含有気相反応物で処理することによって形成される。
【００３１】
本発明の第２の態様の他の実施形態において、高―ｋ層は、半導体基板を原子層堆積法で処理することによって形成される。
【００３２】
本発明の第２の態様の他の実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、高−ｋ誘電体層、中間層、および誘電体層の順序の層が３乃至６０回繰り返されている誘電体スタックが開示される。好ましい実施形態においては、誘電体スタックは、高―ｋ誘電体層とこれと隣接する１つの誘電体層との間に中間層が配設され、該中間層は誘電体材料、ケイ素および窒素を含む誘電体スタックが開示される。
【００３３】
他の実施形態においては、誘電体層および中間層がさらに酸素を含む。
【００３４】
本発明の第２の態様の他の実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、誘電体層は本質的に高―ｋ材料を含まない誘電体スタックが開示される。好ましい実施形態においては、中間層は高―ｋ材料、窒素およびケイ素と、任意選択的に酸素を含む。他の実施形態として、前述のいずれかの実施形態のスタックは、ＳｉＮ、ＳｉＯＮ、Ｓｉ３Ｎ４からなる群から選択される誘電体層を含む。
本発明の第２の態様の他の実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、高―ｋ誘電体層が遷移金属酸化物または遷移金属オキシナイトライドからなる群から選択される化合物を含む誘電体スタックが開示される。好ましい実施形態においては、高―ｋ誘電体層は、ＺｒＯ２、ＨｆＯ２、ＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯｘＮｙ、ＨｆＮ、および／またはこれらの混合物からなる群から選択される高―ｋ誘電体材料を含む。高―ｋ誘電体材料は、ＨｆＯ２、ＨｆＯｘＮｙ、ＨｆＮからなる群から選択されることがさらに好ましい。
【００３５】
本発明の第２の態様のさらに他の実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、高―ｋ誘電体層の厚さが０．５ｎｍ乃至２０ｎｍである誘電体スタックを開示する。
【００３６】
本発明の第２の態様のさらに他の実施形態として、前述のいずれかの実施形態の誘電体スタックにおいて、誘電体層の厚さは０．０１ｎｍ〜２０ｎｍ、０．０５ｎｍ〜２０ｎｍ、０．１ｎｍ〜２０ｎｍ、０．３ｎｍ〜２０ｎｍ、０．５ｎｍ〜２０ｎｍの範囲である。該厚さは１ｎｍより薄い、０．５ｎｍより薄い、０．３ｎｍより薄いことが好ましい。本発明の第２の態様の一実施形態において、誘電体層の厚さは０．０１ｎｍ乃至１ｎｍ、０．０１ｎｍ乃至０．５ｎｍ、０．０１ｎｍ乃至０．１ｎｍの厚さを有する。
【００３７】
本発明の一実施形態において、中間層はＨｆ、窒素、ケイ素、酸素を含む。
【００３８】
スタックの誘電体層は、ＳｉＮ、ＳｉＯＮ、Ｓｉ３Ｎ４からなる群から選択されることが好ましい。
【００３９】
本発明の第３の態様においては、ＭＯＳトランジスタが開示される。ＭＯＳトランジスタは、
ゲート電極と、
ゲート電極下地の頂部表面を有するチャンネル領域と、
ゲート電極とチャンネル領域の頂部表面の間に挿入された誘電体スタックとを含み、誘電体スタックは、少なくとも高―ｋ誘電体材料を含む高―ｋ誘電体層と、少なくともケイ素および窒素を含む誘電体層と、高―ｋ誘電体層と誘電体層の間の配設された中間層とを含み、中間層は高―ｋ材料、ケイ素および窒素を含む。
【００４０】
誘電体スタックは本発明の第２の態様に開示された形態を特徴とする。
【図面の簡単な説明】
【００４１】
【図１ａ】本発明の好ましい実施形態による誘電体スタックを形成する方法のフロー図である。
【図１ｂ】本発明の他の好ましい実施形態による誘電体スタックを形成する方法のフロー図である。
【図２】本発明の一実施形態による誘電体スタックの概要図である。
【図３】本発明の一実施形態による集積回路構造の概要図である。
【図４】本発明の好ましい実施形態による集積回路を形成する方法のフロー図である。
【図５ａ】様々な方法によって得たデバイスのキャパシタ漏れ実験の結果を示す図である。
【図５ｂ】様々な方法によって得たデバイスのキャパシタ漏れ実験の結果を示す図である。
【図５ｃ】様々な方法によって得たデバイスのキャパシタ漏れ実験の結果を示す図である。
【図５ｄ】様々な方法によって得たデバイスのキャパシタ漏れ実験の結果を示す図である。
【図６ａ】様々な方法によって得た誘電体スタックのＴＥＭ写真である。
【図６ｂ】様々な方法によって得た誘電体スタックのＴＥＭ写真である。
【図７】本発明のデバイスの好ましい実施形態のＴｏＦ−ＳＩＭＳ深さプロファイルを示す図である。
【図８ａ】様々な方法によって得たデバイスのＸ線−回折スペクトルを示す図である。
【図８ｂ】様々な方法によって得たデバイスのＸ線−回折スペクトルを示す図である。
【図８ｃ】様々な方法によって得たデバイスのＸ線−回折スペクトルを示す図である。
【図９】様々な方法によって得たｎ−ＭＯＳＦＥＴからのチャンネル電子移動度測定を示す図である。
【図１０】異なる方法によって得た３０個のダイオード／キャパシタデバイスのゲート漏洩電流の累積分布を示す図である。
【発明を実施するための形態】
【００４２】
添付の図面に関して本発明を以下に詳細に説明する。しかし、当業者であれば、本発明を実施するいくつかの他の等しい実施形態または他の方法を想起できることは明らかである。
【００４３】
本発明をＭＯＳトランジスタに関連して説明するが、当業者には、本発明の利点を他のトランジスタ構造およびメモリセルキャパシタなどの他の構造に適用できることは明らかであろう。特に、当業者であれば、界面において類似の電気的および物理的特性が望まれる他の状況を想起することができる。
【００４４】
本発明の目的のためには、プラズマＣＶＤまたはプラズマＡＬＣＶＤ方法は、少なくとも１種の化合物がプラズマ源で処理を受け、それによってラジカルまたはイオンなどの高反応性化学種を生成する工程であることを理解すべきである。
【００４５】
高―ｋ誘電体層という用語は、高―ｋ材料を含む層と理解すべきである。高―ｋ材料は酸化ケイ素の誘電率よりも大きな誘電率、好ましくは１０を超える誘電率を有する誘電体材料である。
【００４６】
高―ｋ材料は遷移金属酸化物もしくは遷移金属オキシナイトライド（酸窒化物）、希土類金属酸化物、希土類金属オキシナイトライドからなる群から選択される高―ｋ材料とすることができる。遷移金属は、例えばＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、ＴａなどＩＶ族またはＶ族金属とすることができる。希土類金属は、例えばＳｏ、Ｃｅ、Ｐｒ、Ｅｕなどのランタニドとすることができる。ランタニドはランタニド系の元素を意味する。また、高―ｋ材料は、ランタン酸化物、ネオジミウム酸化物、セリウム酸化物とすることができる。金属はハフニウム（Ｈｆ）であることが好ましい。高―ｋ材料はＺｒＯ２、ＨｆＯ２、ＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯｘＮｙ、ＨｆＮ、および／またはその混合物であることが好ましい。高―ｋ材料はＬａＡｌＯ３、ＺｒＯ２、またはＨｆＯ２であることが好ましく、ＺｒＯ２またはＨｆＯ２がさらに好ましく、ＨｆＯ２がさらに好ましい。
【００４７】
本発明の第１の態様において、誘電体スタックを形成する方法が提供され、該方法は、
高−ｋ誘電体層を半導体基板上に形成するステップと、
半導体基板をプラズマ化学気相成長方法（ＰＥＣＶＤ）またはプラズマ原子層化学気相成長法（ＰＥＡＬＣＶＤ）工程において窒素含有気相反応物およびケイ素含有気相反応物で処理するステップとを含む。
【００４８】
形成ステップおよび処理ステップは、積層構造が形成されるようにｎ回繰り返すことが好ましい。ｎは、２乃至１００回、３乃至７０回、３乃至６０回、３乃至５０回、３乃至４０回、２乃至３０回、２乃至２０回、２乃至１０回とすることができる。
【００４９】
方法は、誘電体層に隣接したゲート電極を堆積するステップをさらに含むことができる。ゲート電極は誘電体層の頂部に堆積されることが好ましい。ゲート電極は、ポリシリコンまたはポリＳｉＧｅ（ポリシリコンゲルマニウム）などの導電性又は半導電性材料とすることができる。
【００５０】
高―ｋ誘電体層はＡＬＤ、ＡＬＣＶＤ、ＭＯＣＶＤ（有機金属化学気相成長法）またはスパッタによって形成することができる。
【００５１】
プラズマ強化の効果は、プラズマによってイオン又はラジカルとして生成された窒素含有化学種の反応性が強化されることに帰することができる。イオン衝突またはラジカルから放出されるエネルギーは、ケイ素と窒素の高―ｋ誘電体層への相互混合、高密度化、および組み込みを促進することの助けとなる。ケイ素および窒素が両方存在することは、高―ｋ誘電体層とゲート電極間の適合性（コンパチビリティ）に貢献する。
【００５２】
高―ｋ誘電体層とゲート電極との間の誘電体層は、ポリシリコンと高―ｋ誘電体層との間の高温界面反応を最小にすることに貢献する。
【００５３】
図１ａは好ましい実施形態による誘電体スタックの形成の例示的順序を示す。順序は半導体基板とゲート電極との間のトランジスタゲート誘電体構造について示している。最初に、半導体基板は後続のＡＬＤ堆積のために処理することができる（１１）。それらの処理は、当業者に知られているように、表面に−ＯＨ基を形成するための水、アルコール、又はオゾン処理を含むことができる。続いて、ＡＬＤによって第１の高―ｋ誘電体層が半導体基板上に堆積される（１２）。誘電体層がＰＥＣＶＤによって第１の高―ｋ層上に堆積される（１３）。誘電体層は少なくともＳｉおよびＮを含む。これは同じ装置の異なる反応チャンバー中で行うことができる。この２つのステップの順序はｎ回繰り返すことができる（１４）。続いて、トランジスタゲート電極が誘電体層上に堆積される（１５）。
【００５４】
随意に、ゲート電極層を堆積する前に、堆積後アニールステップを実施して、フィルムの一体性をさらに高め、スタック中の個々の成分の相互混合を促進し、フィルムスタック中の酸素−窒素比をさらに最適化することができる。
【００５５】
図１ｂは、好ましい実施形態による誘電体スタックを形成する他の例示的順序を示す。順序は半導体基板とゲート電極との間のトランジスタゲート誘電体構造について示されている。最初に、当業者に公知のように、半導体基板は後続のＡＬＤ堆積のために処理することができる（１１）。続いて、ＡＬＤによって第１の高―ｋ誘電体層が半導体基板上に堆積される（１２）。誘電体層がＰＥＡＬＣＶＤによって第１の高―ｋ層上に堆積される（１３）。このステップ（１３）は、高―ｋ誘電体層を有する基板を後続の窒素含有気相反応物およびケイ素含有気相反応物で処理することを含む。誘電体層は少なくともＳｉおよびＮを含む。これは同じ装置の異なる反応チャンバー中で行うことができる。この２つのステップの順序はｎ回繰り返すことができる（１４）。続いて、トランジスタゲート電極が誘電体層上に堆積される（１５）。
【００５６】
随意に、ゲート電極層堆積の前に堆積後アニールステップを行って、フィルムの一体性をさらに高め、スタック中の個々の成分の相互混合を促進し、フィルムスタック中の酸素−窒素比をさらに最適化することができる。
【００５７】
本発明の第２の態様においては、集積回路用の誘電体スタックが開示される。一実施形態として、誘電体スタックはトランジスタゲート電極構造の一部がある。図２にそれらの構造の断面を示す。誘電体スタック（２４）は、少なくとも高―ｋ材料を含む高―ｋ誘電体層（２１）と、少なくともケイ素と窒素とを含む誘電体層（２３）と、高―ｋ誘電体層と誘電体層との間の中間層（２２）とを含み、中間層は、高―ｋ誘電体材料、ケイ素および窒素を含む。誘電体スタック（２４）はｎ回繰り返し使うことができる。
【００５８】
随意に、誘電体層を基板と高―ｋ誘電体層の間に堆積することができる。この層は上述の誘電体層と同じ特性を有することができる。
【００５９】
誘電体スタックの結晶化温度は高―ｋ誘電体層の結晶化温度よりも高く、６００℃よりも高く、７００℃よりも高く、好ましくは８００℃よりも高く、さらに好ましくは９００℃よりも高い。該結晶化温度は、８００℃乃至１２００℃、８００℃乃至１１００℃、好ましくは９００℃乃至１０００℃である。
【００６０】
ケイ素および窒素含有誘電体層は、ＨｆＯ２、ＨｆＯｘＮｙ、またはＨｆＳｉＯＮベースの単一誘電体層からなるあらゆる誘電体スタックに比べると、高―ｋ誘電体層と導電性層（例えばポリシリコンゲート電極）との間の界面反応を防止するため、最大の障壁を提供する。
【００６１】
図３は集積回路（ＩＣ）構造を示す。ＩＣ（３８）は半導体基板上であって活性領域（３６）の上方に形成される。ＩＣは、従来技術で知られている二酸化ケイ素誘電体層の代わりに誘電体スタック（３７）を含む。ＩＣはゲート電極（３５）と活性領域（３６）の上面の間に挿入された誘電体スタック（３７）を有する。誘電体スタックは、少なくとも高―ｋ材料を含む高―ｋ誘電体層（３２）と、少なくともケイ素および窒素を含む誘電体層（３４）と、高―ｋ誘電体層と誘電体層の間の中間層（３３）とからなり、中間層は高―ｋ材料、ケイ素および窒素を含む。
【００６２】
高―ｋ材料はＨｆＯ２またはＺｒＯ２であることが好ましく、誘電体層はＳｉ３Ｎ４またはＳｉｘＯｙＮｚからなることが好ましい。中間層はＰＥＣＶＤまたはＰＥＡＬＣＶＤ誘電体層堆積工程においてプラズマ作用によって生成されたＨｆＳｉＯＮからなることが好ましい。この層は、高―ｋ材料、ケイ素および窒素の混合物であることが好ましい。この層は高―ｋ材料、ケイ素および窒素の混合物であることが好ましい。
【００６３】
好ましい実施形態において、層３２、３３、３４が繰り返し使用される。
【００６４】
好ましい実施形態において、ゲート電極（３５）はポリシリコンであり、さらに好ましくはポリシリコンゲルマニウムである。
【００６５】
高―ｋ誘電体層の厚さは０．５ｎｍ乃至２０ｎｍ、０．５ｎｍ乃至１０ｎｍ、０．５ｎｍ乃至５ｎｍ、０．５ｎｍ乃至１ｎｍである。誘電体層の厚さは０．５ｎｍ乃至２０ｎｍ、０．５ｎｍ乃至１０ｎｍ、０．５ｎｍ乃至５ｎｍ、０．５ｎｍ乃至１ｎｍである。中間層の厚さは０．０１ｎｍ乃至２ｎｍ、０．０１ｎｍ乃至１ｎｍ、０．０１ｎｍ乃至０．５ｎｍとすることができる。
【００６６】
本発明は、金属−ケイ素オキシナイトライドの中間層を形成することによりケイ素と窒素を高―ｋ誘電体層に組み込み、それによって、構造全体の一体性の向上と熱安定性の強化がもたらされるという利点を有する。
【００６７】
本発明は、さらに、ゲート酸化物の厚さによって集積回路の収率が犠牲になることを最小にすることができる利点を有する。本発明で提供される誘電体スタックは、高―ｋ誘電体層からの漏れ電流低下の利点を維持しながら、等価酸化物厚さ（ＥＯＴ）に優れ、特に集積回路とトランジスタの縮小化を可能にするので有益である。
【００６８】
好ましい実施形態において、誘電体スタックの形成方法がある。誘電体スタックは、交互に配されたＨｆＯ２の層およびＳｉＮの層と、Ｈｆ、Ｓｉ、Ｎを含む中間層とを含む。該方法を図４に開示する。すなわち、該方法は、
ケイ素表面をＡＬＤ用に調製するステップ（４１）と、
原子層化学成長法（ＡＬＣＶＤ）によってケイ素基板上にＨｆＯ２の層を形成するステップ（４２）と、
ＨｆＯ２層を有するケイ素基板を、プラズマ化学気相成長法（ＰＥＣＶＤ）において窒素含有化学種およびケイ素含有化学種で処理するステップ（４３）と、ステップ（４２）と（４３）をｎ回繰り返す（ｎは０乃至１００の整数、好ましくは２乃至１００、３〜７０、３〜６０、３〜５０、３〜４０、３〜３０、または２〜１０）ステップと、次いで、
ポリシリコンゲート電極層を堆積するステップ（４５）とを含む。
【００６９】
この方法は、ＨｆＯ２、ＳｉＮの交互層、およびＨｆ、ＳｉおよびＮを含む中間層からなる誘電体スタックの形成をもたらす。本発明の目的のために、この誘電体スタックは［ＨｆＯ２／ＳｉＮ］×Ｚ積層スタックと呼ぶ。ＺはＨｆＯ２／ＳｉＮスタックが繰り返される回数を指す。この誘電体スタックは（１）ケイ素と窒素を高―ｋ材料に組み込むこと、（２）ＨｆＳｉＯＮを含む中間層を形成することによって得られる利点をもたらす。したがって、高―ｋ／ポリシリコン界面反応が防止され、その結果結晶化に対する高―ｋ材料の熱安定性が向上する。
【００７０】
（実施例１）
原子層ＣＶＤ（ＡＬＣＶＤ）による二酸化ハフニウム（ＨｆＯ２）またはハフニウムオキシナイトライド（ＨｆＯｘＮｙ）の堆積
第１のＨｆＯ２高―ｋ層の堆積は、開始のＳｉウェーハ表面を専用のＡＬＣＶＤ反応器中でＨｆＣｌ４とＨ２Ｏ前躯体のパルスに逐次的に露出するＡＬＣＶＤによって達成される。ＡＬＣＶＤはそれぞれＨｆＣｌ４およびＨ２Ｏ前躯体の露出サイクル中の自己制限的な表面反応によって、単一層（未満の）レベルまで正確にＨｆＯ２の厚さを制御することを可能にする。
【００７１】
代りに、第１のＨｆＯｘＮｙ高−ｋ誘電体の堆積は、専用のＡＬＣＶＤ反応器中でＨｆＣｌ４、Ｈ２Ｏおよび／またはＮＨ３前躯体に逐次的に露出することによって達成される。ＡＬＣＶＤのＨｆＯｘＮｙ誘電体中の酸素−窒素比は、前のＨｆＣｌ４露出サイクルの後、ＮＨ３に対するＨ２Ｏ前駆体のサイクル比を制御することによって変化させることができる。ＮＨ３前躯体のみを用いる場合、形成されたＡＬＣＶＤ層は純粋な窒化ハフニウム、ＨｆＮである。ＨｆＯ２またはＨｆＯｘＮｙを製造するのに使用することのできる他の前躯体は、テトラ−キス−ジエチルアミドハフニウム、ＴＤＥＡＨ、Ｈｆ［Ｎ（Ｃ２Ｈ５）２］４およびオゾン（Ｏ３）が挙げられる。
【００７２】
ＨｆＯ２またはＨｆＯｘＮｙの薄い誘電体層を製造する代わりの方法は、適切な前躯体またはターゲットでのＭＯＣＶＤまたは物理的（スパッタ）堆積である。
【００７３】
（実施例２）
プラズマＣＶＤ（ＰＥＣＶＤ）による窒化ケイ素（ＳｉＮ）の堆積
ＨｆＯ２高―ｋ誘電体の形成に続いて、ＰＥＣＶＤ中の遠隔Ｎ２−プラズマ＋希釈シラン（ＳｉＨ４）流を用いて、ＡＬＣＶＤ反応器ではクラスター化される、極薄の（酸）窒化ケイ素のキャップまたは中間層を容易に堆積することができる。この工程において、ケイ素および窒素化学種は下地の高―ｋ誘電体層の頂部に組み込まれる。上述のＣＶＤ工程を２回繰り返して、スタックの製作を完成する。
【００７４】
（実施例３）
堆積後アニール（ＰＤＡ）
堆積後アニールステップは、スタックの一体性をさらに高め、成分間の材料の相互混合を促進するために行われる。誘電体スタック組成物の窒素および酸素含有量に関する最終的な最適化は、適切なアニール温度と共に、酸化、または窒素化または不活性雰囲気のいずれかを選択することによって行うことができる。典型的な不活性ガス雰囲気はＮ２、Ａｒ、Ｈｅを含む。典型的な酸化雰囲気ガスはＯ２、ＮＯ、Ｎ２Ｏを含む。酸素のない典型的な窒素化ガス雰囲気はＮＨ３である。
【００７５】
（キャパシタ漏洩実験）
上述の方法によって得たデバイス構造について、キャパシタ漏洩実験を行った。ゲート電極は導電性ポリシリコンゲート電極である。実験の結果を図５および６に示す。
【００７６】
誘電体スタックを含むデバイスは以下の方法によって得られる。
【００７７】
（図５ａ−ステップの順序）
Ｓｉ基板をＯ３とＤＩ水の混合物で処理して−ＯＨ終端の表面を得るステップ、
続いてＳｉ基板をＡＬＤチャンバー中でＨｆＣｌ４とＨ２Ｏ前躯体（１サイクル）で処理し、これを総計８０サイクル繰り返し、厚さ約４ｎｍのＨｆＯ２の層を得るステップ、
ＨｆＯ２層を有するＳｉ基板を、ＰＥＣＶＤチャンバー中で６００℃で１５秒間シラン＋ＭＲＧ（マイクロウェーブラジカル発生器）Ｎ２プラズマで処理するステップ、
ポリシリコンゲート層を堆積するステップ、及び
ゲート電極を１０００℃で後アニールするステップ。
【００７８】
（図５ｂ−ステップの順序）
Ｓｉ基板をＯ３とＤＩ水の混合物で処理して−ＯＨ終端の表面を得るステップ、
続いてＳｉ基板をＡＬＤチャンバー中でＨｆＣｌ４とＨ２Ｏ前躯体（１サイクル）で処理し、これを総計８０サイクル繰り返し、厚さ約４ｎｍのＨｆＯ２の層を得るステップ、
ＨｆＯ２層を有するＳｉ基板を、Ｎ２プラズマなしに６００℃で１５秒間シランで処理するステップ、
ポリシリコンゲート層を堆積するステップ、及び
ゲート電極を１０００℃で後アニールするステップ。
【００７９】
（図５ｃ−ステップの順序）
Ｓｉ基板をＯ３とＤＩ水の混合物で処理して−ＯＨ終端の表面を得るステップ、
続いてＳｉ基板をＡＬＤチャンバー中でＨｆＣｌ４とＨ２Ｏ前躯体（１サイクル）で処理し、これを総計８０サイクル繰り返し、厚さ約４ｎｍのＨｆＯ２の層を得るステップ、
ＨｆＯ２層を有するＳｉ基板を、ＰＥＣＶＤチャンバー中で６００℃で１５秒間ＭＲＧＮ２プラズマで処理するステップ、
ポリシリコンゲート層を堆積するステップ、及び
ゲート電極を１０００℃で後アニールするステップ。
【００８０】
（図５ｄ−ステップの順序）
Ｓｉ基板をＯ３とＤＩ水の混合物で処理して−ＯＨ終端の表面を得るステップ、
続いてＳｉ基板をＡＬＤチャンバー中でＨｆＣｌ４とＨ２Ｏ前躯体（１サイクル）で処理し、これを総計８０サイクル繰り返し、厚さ約４ｎｍのＨｆＯ２の層を得るステップ、
ＨｆＯ２層を有するＳｉ基板を、Ｎ２で処理するステップ、
６００℃で１５秒間、堆積後アニール（ＰＤＡ）処理するステップ、
ポリシリコンゲート層を堆積するステップ、及び
ゲート電極を１０００℃で後アニールするステップ。
【００８１】
図５中の５１は１００×１００μｍ２のデバイス面積のデバイスを指し、５２は５０×５０μｍ２のデバイス面積のデバイスを指し、５３は３０×３０μｍ２のデバイス面積のデバイスを指す。
【００８２】
実験５ａは良好な面積縮小挙動を有する低漏洩電流キャパシタデバイスを示す。次の比較実験の組において、４ｎｍのＨｆＯ２への（ａ）シランと窒素プラズマ露出、（ｂ）シラン露出のみ、（ｃ）Ｎ２−プラズマ露出のみ、（ｄ）Ｎ２堆積後アニール（ＰＤＡ）、の効果が示されている。４ｎｍのＨｆＯ２へＮ２−プラズマ処理を行わない熱シラン露出（図５ｂ）は、図５ａと同じ低漏洩電流を達成しなかった。プラズマの強化効果は、プラズマによりイオンまたはラジカルのいずれかとして生成された窒素含有化学種の反応性が高められることに帰することができる。イオン衝突またはラジカルによって放出されたエネルギーは相互混合、高密度化、およびケイ素／窒素のＨｆＯ２高―ｋ誘電体への組み込みを促進する。ケイ素および窒素の両方が存在することは、Ｎ２−プラズマ処理だけ（図５ｃ）またはＮ２堆積後アニール処理（図５ｄ）がプラズマＣＶＤＳｉＮ−ＨｆＯ２制御（図５ａ）と同じ低漏洩電流を達成しないので、４ｎｍのＨｆＯ２誘電体のポリシリコン適合性を確立するのに貢献する。したがって、プラズマＣＶＤ法堆積工程によって、Ｎ２−プラズマ／シランプラズマからＨｆＯ２中へケイ素と窒素を組み込むことは、誘電体スタックが望ましい化学的組成物および構造／電気的一体性を有することに貢献する。
【００８３】
（界面反応の検討）
ポリシリコンゲートと高―ｋ材料の間の界面反応が減少する効果は図６のＴＥＭ断面写真に示されている。図６ａは誘電体スタックのＴＥＭを示す。誘電体スタックは以下の方法によって得られる。
Ｓｉ基板をＯ３とＤＩ水の混合物で処理して−ＯＨ終端表面を得ること、
続いてＳｉ基板をＡＬＤチャンバー中でＨｆＣｌ４とＨ２Ｏ前躯体（１サイクル）で処理し、これを総計８０サイクルまで繰り返し、厚さ約４ｎｍのＨｆＯ２の層を得ること、
ＨｆＯ２層を有するＳｉ基板を、ＰＥＣＶＤチャンバー中で、６００℃で１５秒間シラン＋ＭＲＧ（マイクロウェーブラジカル発生器）Ｎ２プラズマの混合物で処理すること、
ポリシリコンゲート層を堆積すること、
１０００℃でゲート電極を後アニールすること、を有する方法。
【００８４】
図６ａにおいて、６１はＨｆＯ２を指し、６２はＳｉＮ層を指し、６３はポリシリコンゲート電極を指す。誘電体スタックは図５ａに示す方法で得られた。図６ａは、ケイ素と窒素をＨｆＯ２の塊またはＨｆＯｘＮｙ高―ｋ誘電体層へ組み込むことによって、ハフニウム−ケイ素オキシナイトライド（ＨｆＳｉＯＮ）の中間層が形成され、構造全体の一体化が向上し、ポリシリコン（ゲート電極）との界面反応に対する熱的安定性の向上がもたらされる。中間層形成は、プラズマ化学気相成長法によるケイ素オキシナイトライドの堆積からプラズマ作用に起因して起きる。Ｈｆ、Ｏ、Ｓｉ、Ｎ成分の相対比率は、個々の層の厚さと堆積パラメーターによって調節することができる。
【００８５】
図６ｂは、下記の方法によって得られる誘電体スタックのＴＥＭ画像を示す。即ち、
Ｓｉ基板をＯ３とＤＩ水の混合物で処理して−ＯＨ終端表面を得ること、
続いてＳｉ基板をＡＬＤチャンバー中でＨｆＣｌ４とＨ２Ｏ前躯体（１サイクル）で処理し、これを総計８０サイクルまで繰り返し、厚さ約４ｎｍのＨｆＯ２の層を得ること、
ポリシリコンゲート層を堆積すること、
１０００℃でゲート電極を後アニールすること、を備えた方法。
【００８６】
図６ｂにおいて、６１はＨｆＯ２層を指し、６４は典型的に界面反応によるＨｆＯ２／ポリＳｉ界面である、灰色のコントラストの曇った層を指し、６３はポリシリコンゲート電極を指す。
【００８７】
図６ａにおけるＨｆＯ２層とポリシリコンゲート電極間のケイ素に富むＳｉＮ層６２は効果的な障壁を提供し、ＨｆＯ２、ＨｆＯｘＮｙまたはＨｆＳｉＯＭに基づくあらゆる単一層誘電体に比べて、ＨｆＯ２層とポリシリコン（ゲート電極）間の望ましくない界面反応を防止する。
【００８８】
高―ｋ層をケイ素と窒素に相互混合する実施例は、図７に示したＴｏＦＳＩＭＳ深さプロファイルに示されている。
【００８９】
誘電体スタックは、下記の方法によって得られる。即ち、
Ｓｉ基板をＯ３とＤＩ水の混合物で処理して−ＯＨ終端表面を得ること、
続いてＳｉ基板をＡＬＤチャンバー中でＨｆＣｌ４とＨ２Ｏ前躯体（１サイクル）で処理し、これを総計８０サイクルまで繰り返し、厚さ約４ｎｍのＨｆＯ２の層を得ること、
ＨｆＯ２層を有するＳｉ基板を、ＰＥＣＶＤチャンバー中で、６００℃で１５秒間シラン＋ＭＲＧ（マイクロウェーブラジカル発生器）Ｎ２プラズマの混合物で処理し、ＳｉＮ（厚さ約５ｎｍ）の層を得ること、
ポリシリコンゲート層を堆積すること、及び
１０００℃でゲート電極を後アニールすること、を有する方法。
【００９０】
ＴｏＦＳＩＭＳ深さプロファイルはＨｆＮ＋二次イオン（７４）の存在を示す。この図において、７１はＳｉを指し、７２はＨｆを指し、７３はＳｉＮ２を指し、ＨｆＯ２層とＳｉＮ層の間に中間のＨｆ（Ｓｉ）オキシナイトライド層が存在することを示している。
【００９１】
誘電体スタックの結晶化温度の実験結果を図８に示す。
【００９２】
ＺｒＯ２やＨｆＯ２などの二元酸化物は４５０乃至５５０℃の結晶化開始温度を有する。［ＨｆＯ２／ＳｉＮ］積層手法は結晶化開始温度を９００乃至１０００℃へ大きく高める。図８ａ〜ｃは、ＨｆＣｌ４／Ｈ２Ｏを３０サイクル（図８ａ）、２０サイクル（図８ｂ）、１５サイクル（図８ｃ）行った、０．５ｎｍのＳｉＮ（１０回繰り返し）を有する［ＨｆＯ２／ＳｉＮ］×１０積層構造のｘ−線回折スペクトルを示す。５〜１０度の２−θの角度間に位置する回折ピークは個々の積層された［ＨｆＯ２／ＳｉＮ］層からの反射を表す。増加するアニーリング温度の関数として、２９〜３１度の２−θ角度に位置する二次ｘ線回折ピークは９００℃またはそれ以上で現れ始め、［ＨｆＯ２／ＳｉＮ］積層体から相分離したＨｆＯ２の結晶化を示している。
【００９３】
誘電体スタックは、下記の方法によって得られた。即ち、
Ｓｉ基板をＯ３とＤＩ水の混合物で処理して−ＯＨ終端表面を得ること、
Ｓｉ基板をＡＬＤチャンバー中でＨｆＣｌ４とＨ２Ｏ前躯体（１サイクル）で処理し、これを総計ｙサイクルまで繰り返し、ＨｆＯ２の層を得て、続いて、
ＨｆＯ２層を有するＳｉ基板を、ＰＥＣＶＤチャンバー中で、５５０℃でシラン＋ＭＲＧ（マイクロウェーブラジカル発生器）Ｎ２プラズマの混合物で処理し、ＳｉＮの層を得るステップの順序を１０回実施する方法によって得られた。
【００９４】
ここで、ｙ＝３０（図８ａ）、ｙ＝２０（図８ｂ）、ｙ＝２０（図８ｃ）である。
【００９５】
図９は、誘電体スタックとして、ＨｆＯ２（９１）、ＨｆＯ２／ＳｉＮ（９２）、［ＨｆＯ２／ＳｉＮ］×２（ｚ＝２）積層体（９３）で作製したｎＭＯＳＦＥＴデバイスからのチャンネル電子移動度測定を示す。［ＨｆＯ２／ＳｉＮ］×２積層体（９３）およびＨｆＯ２／ＳｉＮ（９２）はＨｆＯ２参照（９１）に比べてより高いピークと全体の移動度を有することを見ることができる。
【００９６】
誘電体スタックは、下記の方法によって得られる。即ち、
Ｓｉ基板をＯ３とＤＩ水の混合物で処理して−ＯＨ終端表面を得ること、
Ｓｉ基板をＡＬＤチャンバー中でＨｆＣｌ４とＨ２Ｏ前躯体（１サイクル）で処理し（条件９１については総計８０サイクルまで、条件９２では６０サイクル、条件９３では２０サイクルまで）、ＨｆＯ２の層を得ること、
ＨｆＯ２層を有するＳｉ基板を、ＰＥＣＶＤチャンバー中で、５５０℃でシラン＋ＭＲＧ（マイクロウェーブラジカル発生器）Ｎ２プラズマの混合物で処理し、ポリシリコンゲート層（条件９２と９３についてのみ）のＳｉＮの堆積を得ること、及び
随意に、両方の処理ステップを１回繰り返す（条件９３についてのみ）こと、を含む方法によって得られる。
【００９７】
図１０は、３０のダイオード／キャパシタデバイスのサンプルについて、ゲート漏洩電流の累積分布を示す。デバイスは上述の方法（図９の条件９１、９２、９３）によって得られる。ＨｆＯ２／ＳｉＮおよび［ＨｆＯ２／ＳｉＮ］×２（ｚ＝２）デバイスの両方とも、１００％近い収率を与えるが、約３０％のＨｆＯ２デバイスが漏洩電流分布傾向を満足しない。
【符号の説明】
【００９８】
２１，３２  高―ｋ誘電体層、    ２２，３３  中間層、    ２３，３４  誘電体層、    ２４，３７  誘電体スタック、    ３１  半導体基板、    ３５  ゲート電極、    ３６  活性領域、    ３８  集積回路
【図１ａ】
2010245548.tif 000003
【図１ｂ】
2010245548.tif 000004
【図２】
2010245548.tif 000005
【図３】
2010245548.tif 000006
【図４】
2010245548.tif 000007
【図５ａ】
2010245548.tif 000008
【図５ｂ】
2010245548.tif 000009
【図５ｃ】
2010245548.tif 000010
【図５ｄ】
2010245548.tif 000011
【図７】
2010245548.tif 000012
【図８ａ】
2010245548.tif 000013
【図８ｂ】
2010245548.tif 000014
【図８ｃ】
2010245548.tif 000015
【図９】
2010245548.tif 000016
【図１０】
2010245548.tif 000017
【図６ａ】
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【図６ｂ】
2010245548.tif 000019