(57)【要約】【課題】本発明は、安定ているクロックを生成するために、ＤＬＬ回路のスマートパワーダウンモードを具現する半導体集積回路及びその制御方法を提供する。【解決手段】本発明の半導体集積回路は、スマートパワーダウン信号がイネーブルされると、周期的にイネーブルされるパルス信号であるバッファイネーブル信号を生成するＤＬＬ制御手段；及び、バッファイネーブル信号に応じて外部クロックの位相を制御して、出力クロックを生成するＤＬＬ回路を含む。【選択図】図１
2010045762.tif 000002
【特許請求の範囲】
【請求項１】
スマートパワーダウン信号がイネーブルされると、周期的にイネーブルされるパルス信号であるバッファイネーブル信号を生成するＤＬＬ制御手段；及び、
前記バッファイネーブル信号に応じて外部クロックの位相を制御して、出力クロックを生成するＤＬＬ回路を含むことを特徴とする半導体集積回路。
【請求項２】
前記ＤＬＬ制御手段は、スマートパワーダウン信号がディセーブルされると、ノーマルパワーダウン信号を駆動して前記バッファイネーブル信号を生成し、アクティブモード信号がディセーブルされると、前記バッファイネーブル信号をディセーブルさせることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記ＤＬＬ制御手段は、
前記スマートパワーダウン信号及び前記アクティブモード信号に応じて、バッファリングクロックを用いて制御クロックを生成するクロック制御部；
前記制御クロック、前記スマートパワーダウン信号及び前記ノーマルパワーダウン信号に応じて、クロックイネーブル信号を生成するパワーダウン制御部；及び、
前記クロックイネーブル信号及び前記アクティブモード信号に応じて、前記バッファイネーブル信号を生成するバッファ制御部を含むことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記クロック制御部は、前記スマートパワーダウン信号及び前記アクティブモード信号が全部イネーブルされる場合、前記バッファリングクロックを駆動して前記制御クロックを生成し、前記スマートパワーダウン信号がディセーブルされる場合又は前記アクティブモード信号がディセーブルされる場合、前記制御クロックをディセーブルさせることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記パワーダウン制御部は、前記スマートパワーダウン信号がイネーブルされると、周期的にパルス信号を発振させて前記クロックイネーブル信号を生成し、前記スマートパワーダウン信号がディセーブルされると、前記ノーマルパワーダウン信号を反転駆動して前記クロックイネーブル信号を生成することを特徴とする請求項３に記載の半導体集積回路。
【請求項６】
前記バッファ制御部は、前記アクティブモード信号がイネーブルされると、前記クロックイネーブル信号を前記バッファイネーブル信号として出力し、前記アクティブモード信号がディセーブルされると、前記バッファイネーブル信号をディセーブルさせることを特徴とする請求項３に記載の半導体集積回路。
【請求項７】
前記ＤＬＬ回路は、前記バッファイネーブル信号がイネーブルされると、活性化により前記外部クロックを用いた前記出力クロックの生成動作を行い、前記バッファイネーブル信号がディセーブルされると、前記外部クロックを用いた前記出力クロックの生成動作を中止することを特徴とする請求項１に記載の半導体集積回路。
【請求項８】
前記ＤＬＬ回路は、前記バッファイネーブル信号に応じて、前記外部クロックをバッファリングして基準クロックとして出力するクロック入力バッファを含み、前記基準クロックを遅延させて前記出力クロックを生成するが、前記出力クロックとデータ出力回路から出力されるデータとのタイミングがマッチされるように、前記基準クロックに対する遅延量を制御することを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
スマートパワーダウン信号及びアクティブモード信号に応じて、バッファリングクロックを用いて制御クロックを生成するクロック制御部；
前記制御クロック、前記スマートパワーダウン信号及びノーマルパワーダウン信号に応じて、クロックイネーブル信号を生成するパワーダウン制御部；
前記クロックイネーブル信号及び前記アクティブモード信号に応じて、バッファイネーブル信号を生成するバッファ制御部；及び、
前記バッファイネーブル信号に応じて、外部クロックをバッファリングして基準クロックとして出力するクロック入力バッファを含むことを特徴とする半導体集積回路。
【請求項１０】
前記クロック制御部は、前記スマートパワーダウン信号及び前記アクティブモード信号が全部イネーブルされる場合、前記バッファリングクロックを駆動して前記制御クロックを生成し、前記スマートパワーダウン信号がディセーブルされる場合又は前記アクティブモード信号がディセーブルされる場合、前記制御クロックをディセーブルさせることを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
前記パワーダウン制御部は、
前記制御クロックを既設定の分周比で分周して分周クロックを生成するクロック分周部；
前記分周クロックに応じて周期的にパルス信号を発振させて発振信号として出力する発振部；
前記スマートパワーダウン信号に応じて前記発振信号又は前記ノーマルパワーダウン信号を選択的に駆動して、前記クロックイネーブル信号を生成する選択部を含むことを特徴とする請求項９に記載の半導体集積回路。
【請求項１２】
前記選択部は、前記スマートパワーダウン信号がイネーブルされると、前記発振信号を駆動して前記クロックイネーブル信号を生成し、前記スマートパワーダウン信号がディセーブルされると、前記ノーマルパワーダウン信号を反転駆動して、前記クロックイネーブル信号を生成することを特徴とする請求項１１に記載の半導体集積回路。
【請求項１３】
前記バッファ制御部は、前記アクティブモード信号がイネーブルされると、前記クロックイネーブル信号を前記バッファイネーブル信号として出力し、前記アクティブモード信号がディセーブルされると、前記バッファイネーブル信号をディセーブルさせることを特徴とする請求項９に記載の半導体集積回路。
【請求項１４】
前記クロック入力バッファは、前記バッファイネーブル信号がイネーブルされると、活性化により前記外部クロックをバッファリングして基準クロックの生成動作を行い、前記バッファイネーブル信号がディセーブルされると、前記外部クロックをバッファリングして前記基準クロックの生成動作を中止することを特徴とする請求項９に記載の半導体集積回路。
【請求項１５】
遅延制御信号に応じて前記基準クロックを所定時間遅延させて、遅延クロックを生成する遅延ライン；
前記遅延クロックを駆動して、前記出力クロックを出力するクロックドライバ；
前記遅延クロックの出力経路に存在する遅延素子による遅延量をモデリングした遅延値を前記遅延クロックに付与して、フィードバッククロックを生成する遅延補償部；
前記基準クロック及び前記フィードバッククロックの位相を比較して、位相感知信号を生成する位相感知部；及び、
前記位相感知信号に応じて、前記遅延制御信号を生成する遅延制御部をさらに含むことを特徴とする請求項８又は請求項１４に記載の半導体集積回路。
【請求項１６】
前記スマートパワーダウン信号は、前記ＤＬＬ回路のパワーダウンモードを具現するが、周期的に前記ＤＬＬ回路を活性化させるための信号であって、フューズオプション又はテストモードを用いることにより具現される信号であることを特徴とする請求項１又は請求項９に記載の半導体集積回路。
【請求項１７】
前記アクティブモード信号は、アクティブコマンドの入力に応じてイネーブルされ、プリチャージコマンドの入力に応じてディセーブルされる信号であることを特徴とする請求項１又は請求項９に記載の半導体集積回路。
【請求項１８】
スマートパワーダウンモード時、アクティブモード信号に応じてバッファリングクロックを駆動して制御クロックを生成する段階；
前記制御クロックを用いて周期的にイネーブルされるバッファイネーブル信号を生成する段階；
前記バッファイネーブル信号に応じて周期的にＤＬＬ回路を活性化させる段階；
前記スマートパワーダウンモードが終了すれば、前記制御クロックをディセーブルさせる段階；及び、
ノーマルパワーダウンモードの実行の可否により、前記バッファイネーブル信号を生成して、前記ＤＬＬ回路の動作を制御する段階を含むことを特徴とする半導体集積回路の制御方法。
【請求項１９】
前記制御クロックを用いて前記バッファイネーブル信号を生成する段階は、
前記制御クロックを既設定の分周比で分周して、分周クロックを生成する段階；
前記分周クロックに応じて周期的にパルス信号を発振させて、発振信号として出力する段階；
前記発振信号を駆動してクロックイネーブル信号を生成する段階；及び、
前記クロックイネーブル信号及び前記アクティブモード信号に応じて、前記バッファイネーブル信号を生成する段階を含むことを特徴とする請求項１８に記載の半導体集積回路の制御方法。
【請求項２０】
前記ノーマルパワーダウンモードの実行の可否により、前記バッファイネーブル信号を生成して、前記ＤＬＬ回路の動作を制御する段階は、前記バッファイネーブル信号がイネーブルされると、前記ＤＬＬ回路を活性化させて出力クロックを生成し、前記バッファイネーブル信号がディセーブルされると、前記ＤＬＬ回路の動作を中止させる段階であることを特徴とする請求項１８に記載の半導体集積回路の制御方法。
【請求項２１】
前記アクティブモード信号は、アクティブコマンドの入力に応じてイネーブルされ、プリチャージコマンドの入力に応じてディセーブルされる信号であることを特徴とする請求項１８に記載の半導体集積回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びその制御方法に関し、特に、ＤＬＬ(Delay Locked Loop)回路を備える半導体集積回路及びその制御方法に関する。
【背景技術】
【０００２】
一般に、半導体集積回路に具備されるＤＬＬ回路は、外部クロックを変換して得た基準クロックに対し、一定の時間位相が進む内部クロックを提供するのに用いられる。ＤＬＬ回路は、半導体集積回路内で活用される内部クロックが、クロックバッファ及び伝送ラインを介して遅延されて外部クロックとの位相差が発生するこれにより、出力データアクセス時間が長くなる問題点を解決するために用いられる。ＤＬＬ回路は、このように有効データ出力区間を増加させるために、内部クロックの位相を外部クロックに対し所定時間進むように制御する機能を遂行する（例えば特許文献１）。
【０００３】
半導体集積回路は、電力消耗を減少させるためにパワーダウンモードを具現し、パワーダウンモードに進入する場合、内部の各領域への電源供給を遮断する。ＤＬＬ回路も、パワーダウンモードへの進入時、クロック入力バッファの動作を中止させることで、クロック生成動作を中止する構成を具備している。このために、パワーダウン進入の可否により、クロック入力バッファの動作の可否を決定するバッファ制御部が具備される。
【０００４】
このように、パワーダウンモードを具現する半導体集積回路において、パワーダウンモードの脱出時、ＤＬＬ回路の電源電圧はパワーダウンモードの進入前に比べて変動することがある。このように、ＤＬＬ回路の電源電圧の変動の他にも、ＤＬＬ回路は色々な要因により発生するノイズに影響を受けることができる。これにより、ＤＬＬ回路から出力されるクロックの位相及びデューティーサイクルが、パワーダウンモードの進入前に比べて変化することがある。つまり、このような現象は、ＤＬＬ回路の性能の低下によりデータ出力動作の不良率を上乗させる恐れがある。ＤＬＬ回路の性能の向上によりデータ出力動作の信頼性を確保するには、このような誤動作を克服しなければならないが、従来の技術では前述した誤動作の克服が容易でないという技術的な限界が存在した。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−４９５９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、前記問題点を解決するために案出されたもので、その目的は、安定したクロックを生成するために、ＤＬＬ回路のスマートパワーダウンモードを具現する半導体集積回路及びその制御方法を提供することにある。
【０００７】
本発明の他の目的は、スマートパワーダウンモードの具現において、電力効率を向上させる半導体集積回路及びその制御方法を提供することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、本発明の一実施例による半導体集積回路は、スマートパワーダウン信号がイネーブルされると、周期的にイネーブルされるパルス信号であるバッファイネーブル信号を生成するＤＬＬ制御手段；及び、前記バッファイネーブル信号に応じて外部クロックの位相を制御して、出力クロックを生成するＤＬＬ回路を含む。
【０００９】
また、本発明の他の実施例による半導体集積回路は、スマートパワーダウン信号及びアクティブモード信号に応じて、バッファリングクロックを用いて制御クロックを生成するクロック制御部；前記制御クロック、前記スマートパワーダウン信号及びノーマルパワーダウン信号に応じて、クロックイネーブル信号を生成するパワーダウン制御部；前記クロックイネーブル信号及び前記アクティブモード信号に応じて、バッファイネーブル信号を生成するバッファ制御部；及び、前記バッファイネーブル信号に応じて、外部クロックをバッファリングして基準クロックとして出力するクロック入力バッファを含む。
【００１０】
また、本発明のまた他の実施例による半導体集積回路の制御方法は、スマートパワーダウンモード時、アクティブモード信号に応じてバッファリングクロックを駆動して制御クロックを生成する段階；前記制御クロックを用いて周期的にイネーブルされるバッファイネーブル信号を生成する段階；前記バッファイネーブル信号に応じて周期的にＤＬＬ回路を活性化させる段階；前記スマートパワーダウンモードが終了すれば、前記制御クロックをディセーブルさせる段階；及び、ノーマルパワーダウンモードの実行の可否により、前記バッファイネーブル信号を生成して、前記ＤＬＬ回路の動作を制御する段階を含む。
【発明の効果】
【００１１】
本発明の半導体集積回路及びその制御方法は、ＤＬＬ回路のスマートパワーダウンモードの実行の可否により、ＤＬＬ回路の動作を制御する回路構成を選択的に活性化させることで、データ出力動作の安全性を確保して電力効率を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施例による半導体集積回路の構成を示すブロック図である。
【図２】図１に示すクロック制御部の詳細構成図である。
【図３】図１に示すクロック分周部の詳細構成図である。
【図４】図１に示す発振部の詳細構成図である。
【図５】図１に示す選択部の詳細構成図である。
【図６ａ】図１に示す導体集積回路の動作を説明するためのタイミング図である。
【図６ｂ】図１に示す導体集積回路の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１３】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図１は、本発明の一実施例による半導体集積回路の構成を示すブロック図である。
【００１４】
同図に示すように、本発明の一実施例による半導体集積回路は、ＤＬＬ制御手段１０及びＤＬＬ回路２０を含む。
【００１５】
ＤＬＬ制御手段１０は、バッファリングクロック(ｃｌｋ＿ｂｕｆ)、スマートパワーダウン信号(ｓｐｄｎ)、ノーマルパワーダウン信号(ｎｐｄｎ)及びアクティブモード信号(ａｃｔｍｄ)に応じて、バッファイネーブル信号(ｂｕｆｅｎ)を生成する。ＤＬＬ制御手段１０は、アクティブモード信号(ａｃｔｍｄ)がイネーブルされる場合、スマートパワーダウン信号(ｓｐｄｎ)がイネーブルされると、 バッファイネーブル信号(ｂｕｆｅｎ)を周期的にイネーブルされるパルス信号として具現し、スマートパワーダウン信号(ｓｐｄｎ)がディセーブルされると、ノーマルパワーダウン信号(ｎｐｄｎ)を駆動してバッファイネーブル信号(ｂｕｆｅｎ)を生成し、アクティブモード信号(ａｃｔｍｄ)がディセーブルされる場合、バッファイネーブル信号(ｂｕｆｅｎ)をディセーブルさせる。ＤＬＬ制御手段１０は、クロック制御部１１０、クロック分周部１２０、発振部１３０、選択部１４０及びバッファ制御部１５０を含む。
【００１６】
クロック制御部１１０は、スマートパワーダウン信号(ｓｐｄｎ)及びアクティブモード信号(ａｃｔｍｄ)に応じて、バッファリングクロック(ｃｌｋ＿ｂｕｆ)を用いて制御クロック(ｃｌｋ＿ｃｎｔ)を生成する。クロック分周部１２０は、制御クロック(ｃｌｋ＿ｃｎｔ)を既設定の分周比で分周して、分周クロック(ｃｌｋ＿ｄｉｖ)を生成する。発振部１３０は、分周クロック(ｃｌｋ＿ｄｉｖ)に応じて周期的にパルス信号を発振させて、発振信号(ｏｓｃ)として出力する。選択部１４０は、スマートパワーダウン信号(ｓｐｄｎ)に応じて、発振信号(ｏｓｃ)又はノーマルパワーダウン信号(ｎｐｄｎ)を選択的に駆動して、クロックイネーブル信号(ｃｌｋｅｎ)を生成する。バッファ制御部１５０は、クロックイネーブル信号(ｃｌｋｅｎ)及びアクティブモード信号(ａｃｔｍｄ)に応じて、バッファイネーブル信号(ｂｕｆｅｎ)を生成する。
【００１７】
クロック分周部１２０、発振部１３０及び選択部１４０は、パワーダウン制御手段１６０と言える。すなわち、パワーダウン制御手段１６０は、制御クロック(ｃｌｋ＿ｃｎｔ)、スマートパワーダウン信号(ｓｐｄｎ)及びノーマルパワーダウン信号(ｎｐｄｎ)に応じて、クロックイネーブル信号(ｃｌｋｅｎ)を生成する。
【００１８】
ＤＬＬ回路２０は、バッファイネーブル信号(ｂｕｆｅｎ)に応じて、基準クロック(ｃｌｋ＿ｒｅｆ)の位相を制御して、出力クロック(ｃｌｋ＿ｏｕｔ)を生成する。ＤＬＬ回路２０は、バッファイネーブル信号(ｂｕｆｅｎ)がイネーブルされると、活性化により外部クロック(ｃｌｋ＿ｅｘｔ)を用いた出力クロック(ｃｌｋ＿ｏｕｔ)の生成動作を行い、バッファイネーブル信号(ｂｕｆｅｎ)がディセーブルされると、外部クロック(ｃｌｋ＿ｅｘｔ)を用いた出力クロック(ｃｌｋ＿ｏｕｔ)の生成動作を中止する。ＤＬＬ回路２０は、クロック入力バッファ２１０、遅延ライン２２０、クロックドライバ２３０、遅延補償部２４０、位相感知部２５０及び遅延制御部２６０を含む。
【００１９】
クロック入力バッファ２１０は、バッファイネーブル信号(ｂｕｆｅｎ)に応じて外部クロック(ｃｌｋ＿ｅｘｔ)をバッファリングして、基準クロック(ｃｌｋ＿ｒｅｆ)として出力する。遅延ライン２２０は、遅延制御信号(ｄｌｃｎｔ)に応じて基準クロック(ｃｌｋ＿ｒｅｆ)を所定時間遅延させて、遅延クロック(ｃｌｋ＿ｄｌｙ)を生成する。クロックドライバ２３０は、遅延クロック(ｃｌｋ＿ｄｌｙ)を駆動して、出力クロック(ｃｌｋ＿ｏｕｔ)を出力する。遅延補償部２４０は、遅延クロック(ｃｌｋ＿ｄｌｙ）の出力経路に存在する遅延素子による遅延量をモデリングした遅延値を遅延クロック(ｃｌｋ＿ｄｌｙ)に付与して、フィードバッククロック(ｃｌｋ＿ｆｂ)を生成する。位相感知部２５０は、基準クロック(ｃｌｋ＿ｒｅｆ)及びフィードバッククロック(ｃｌｋ＿ｆｂ)の位相を比較して、位相感知信号(ｐｈｄｅｔ)を生成する。遅延制御部２６０は、位相感知信号(ｐｈｄｅｔ)に応じて遅延制御信号(ｄｌｃｎｔ)を生成する。
【００２０】
スマートパワーダウン信号(ｓｐｄｎ)は、スマートパワーダウンモード、すなわちＤＬＬ回路２０のパワーダウンモードを具現するが、周期的にＤＬＬ回路２０を活性化させることで、ＤＬＬ回路２０の出力クロック(ｃｌｋ＿ｏｕｔ)の位相のずれを防止のためのパワーダウンモードを具現したい場合にイネーブルされる信号である。スマートパワーダウン信号(ｓｐｄｎ)は、フューズオプション又はテストモードなどにより具現され得る。
【００２１】
アクティブモード信号(ａｃｔｍｄ）は、アクティブコマンドの入力に応じてイネーブルされ、プリチャージコマンドの入力に応じてディセーブルされる信号である。
【００２２】
このように構成された半導体集積回路において、クロック制御部１１０は、スマートパワーダウン信号(ｓｐｄｎ)及びアクティブモード信号(ａｃｔｍｄ)が全部イネーブルされる場合のみに、バッファリングクロック(ｃｌｋ＿ｂｕｆ)を駆動して、制御クロック(ｃｌｋ＿ｃｎｔ)を生成する。すなわち、スマートパワーダウンモードが実行され、半導体集積回路がアクティブモード動作を行う場合のみに、制御クロック(ｃｌｋ＿ｃｎｔ)がトグル(Toggle)できるようにする。その他、スマートパワーダウン信号(ｓｐｄｎ)がディセーブルされる場合又はアクティブモード信号(ａｃｔｍｄ)がディセーブルされる場合、すなわちスマートパワーダウンモードが実行されない場合又はプリチャージモードである場合には、制御クロック(ｃｌｋ＿ｃｎｔ)の電位レベルをローレベルに固定させる。
【００２３】
以後、クロック分周部１２０は、制御クロック(ｃｌｋ＿ｃｎｔ)を所定の分周比で分周して、分周クロック(ｃｌｋ＿ｄｉｖ)を生成する。このとき、前記分周比は、設計者により選択され得るが、ここでは３２であると仮定する。
【００２４】
発振部１３０は、分周クロック(ｃｌｋ＿ｄｉｖ)を用いて発振信号(ｏｓｃ)を生成する。このとき、発振信号(ｏｓｃ)は、周期的にトグルするパルス信号の形態として具現される。例えば、発振信号(ｏｓｃ)は、バッファリングクロック(ｃｌｋ＿ｂｕｆ)の５１２周期毎に１回ずつイネーブルされ、バッファリングクロック(ｃｌｋ＿ｂｕｆ)の６４周期に該当するイネーブル区間を有する形態として具現され得る。
【００２５】
選択部１４０は、スマートパワーダウン信号(ｓｐｄｎ)がイネーブルされると、発振信号(ｏｓｃ)を非反転駆動してクロックイネーブル信号(ｃｌｋｅｎ)を生成し、スマートパワーダウン信号(ｓｐｄｎ)がディセーブルされると、ノーマルパワーダウン信号(ｎｐｄｎ)を反転駆動してクロックイネーブル信号(ｃｌｋｅｎ)を生成する。すなわち、クロックイネーブル信号(ｃｌｋｅｎ)は、スマートパワーダウンモードが具現される場合、周期的にイネーブルされるパルス信号の形態として具現され、スマートパワーダウンモードが具現されない場合、ノーマルパワーダウンモードの具現の可否によりイネーブル又はディセーブルされる形態として具現される。
【００２６】
以後、バッファ制御部１５０は、アクティブモード信号(ａｃｔｍｄ)がイネーブルされると、クロックイネーブル信号(ｃｌｋｅｎ)をバッファイネーブル信号(ｂｕｆｅｎ)として出力する。これにより、バッファイネーブル信号(ｂｕｆｅｎ）は、プリチャージモードである場合にディセーブルされ、アクティブモードである場合にスマートパワーダウンモードの実行の可否によりイネーブル又はディセーブルされる。すなわち、バッファイネーブル信号(ｂｕｆｅｎ)は、アクティブモード時、スマートパワーダウンモードが実行されると、周期的に所定の区間イネーブルされるパルス信号の形態として具現され、スマートパワーダウンモードが実行されないと、ノーマルパワーダウンモードの実行の可否によりイネーブル又はディセーブルされる形態として具現される。
【００２７】
以後、ＤＬＬ回路２０は、バッファイネーブル信号(ｂｕｆｅｎ)のイネーブル又はディセーブルの可否により、クロック入力バッファ２１０が活性化又は非活性化されるので、その全体的な動作の可否が決定される。
【００２８】
このように、本発明の一実施例による半導体集積回路では、スマートパワーダウンモードの実行の可否により、クロックイネーブル信号(ｃｌｋｅｎ)が周期的にイネーブルされるパルス信号の形態として具現されたり、ノーマルパワーダウンモードの実行の可否により、イネーブル又はディセーブルされる形態として具現される。また、アクティブモードかプリチャージモードかにより、選択的にクロックイネーブル信号(ｃｌｋｅｎ)を用いてバッファイネーブル信号(ｂｕｆｅｎ)をイネーブル又はディセーブルさせる。
【００２９】
このような動作により、ＤＬＬ回路２０は、出力クロック(ｃｌｋ＿ｏｕｔ)が必要な区間のみで活性化できるため、半導体集積回路の電力効率が向上する。また、スマートパワーダウンモードが実行されない場合又はプリチャージモードである場合には、制御クロック(ｃｌｋ＿ｃｎｔ)の電位レベルをローレベルに固定させる構成を具備することで、不要な区間でクロック分周部１２０及び発振部１３０が活性化されないようにして、電力消耗を一層減少させることができる。
【００３０】
図２は、図１に示すクロック制御部の詳細構成図である。
同図に示すように、クロック制御部１１０は、第１のナンドゲート(ＮＤ１)及び第１のインバータ(ＩＶ１)を含む。
【００３１】
第１のナンドゲート(ＮＤ１)は、バッファリングクロック(ｃｌｋ＿ｂｕｆ)、スマートパワーダウン信号(ｓｐｄｎ)及びアクティブモード信号(ａｃｔｍｄ)の入力を受ける。第１のインバータ(ＩＶ１)は、第１のナンドゲート(ＮＤ１)の出力信号の入力を受け、制御クロック(ｃｌｋ＿ｃｎｔ)を出力する。
【００３２】
このような構成により、クロック制御部１１０は、スマートパワーダウン信号(ｓｐｄｎ)又はアクティブモード信号(ａｃｔｍｄ)がディセーブルされると、バッファリングクロック(ｃｌｋ＿ｂｕｆ)の入力に関係なしに、制御クロック(ｃｌｋ＿ｃｎｔ)をローレベルに固定させる。反面、スマートパワーダウン信号(ｓｐｄｎ)及びアクティブモード信号(ａｃｔｍｄ)が全部イネーブルされると、バッファリングクロック(ｃｌｋ＿ｂｕｆ)を駆動して制御クロック(ｃｌｋ＿ｃｎｔ)を生成する。よって、制御クロック(ｃｌｋ＿ｃｎｔ)は、スマートパワーダウンモード時、アクティブモードに進入する場合、周期的にトグルするクロック信号の形態として具現され得る。
【００３３】
図３は、図１に示すクロック分周部の詳細構成図であって、前述したように、制御クロック(ｃｌｋ＿ｃｎｔ)の周波数を３２に分けて分周クロック(ｃｌｋ＿ｄｉｖ)を生成する場合のクロック分周部を示す図である。
【００３４】
同図に示すように、クロック分周部１２０は、第１〜第５のクロック分周器(ＤＩＶ１〜ＤＩＶ５)を直列に連結して具現できる。このとき、第１のクロック分周器(ＤＩＶ１)は制御クロック(ｃｌｋ＿ｃｎｔ)の入力を受け、第５のクロック分周器(ＤＩＶ５)は分周クロック(ｃｌｋ＿ｄｉｖ)を出力する。それぞれのクロック分周器は、入力されるクロックの周波数を２分周して生成したクロックを出力するように構成され、公知のように、出力信号の反転信号のフィードバック入力を受けるフリップフロップを用いて容易に具現可能である。
【００３５】
図４は、図１に示す発振部の詳細構成図であって、前述したように、バッファリングクロック(ｃｌｋ＿ｂｕｆ)の５１２周期毎にイネーブルされ、バッファリングクロック(ｃｌｋ＿ｂｕｆ）の６４周期に該当するイネーブル区間を有する形態として具現される発振信号(ｏｓｃ)を生成する構成を示す図である。
【００３６】
同図に示すように、発振部１３０は、第１〜第８のフリップフロップ(ＦＦ１〜ＦＦ８)、第２のインバータ(ＩＶ２)、第２のナンドゲート(ＮＤ２)及び第３のインバータ(ＩＶ３)を含む。
【００３７】
第１〜第８のフリップフロップ(ＦＦ１〜ＦＦ８)は、分周クロック(ｃｌｋ＿ｄｉｖ)に応じて、前段から出力される信号をラッチさせて後段に伝達する。このとき、第１のフリップフロップ(ＦＦ１)には、第２のインバータ(ＩＶ２)の出力信号がフィードバックされて入力される。また、第１〜第８のフリップフロップ(ＦＦ１〜ＦＦ８)は、リセット信号(ｒｓｔ)により初期化され得る。
【００３８】
第２のインバータ(ＩＶ２)は、第８のフリップフロップ(ＦＦ８)の出力信号の入力を受ける。第２のナンドゲート(ＮＤ２)は、第６のフリップフロップ(ＦＦ６)の出力信号及び第２のインバータ(ＩＶ２)の出力信号の入力を受ける。第３のインバータ(ＩＶ３)は、第２のナンドゲート(ＮＤ２)の出力信号の入力を受け、発振信号(ｏｓｃ)を出力する。
【００３９】
分周クロック(ｃｌｋ＿ｄｉｖ)がバッファリングクロック(ｃｌｋ＿ｂｕｆ)の３２倍の周期を有するため、第１〜第８のフリップフロップ(ＦＦ１〜ＦＦ８）が行うシフト動作は、バッファリングクロック(ｃｌｋ＿ｂｕｆ)の３２周期単位に行われる。よって、第２のインバータ(ＩＶ２)の出力信号は、バッファリングクロック(ｃｌｋ＿ｂｕｆ)の２５６周期の間、ハイレベルの電位を有し、以後、バッファリングクロック(ｃｌｋ＿ｂｕｆ)の２５６周期の間、ローレベルの電位を有する形態として具現される。第２のナンドゲート(ＮＤ２)及び第３のインバータ(ＩＶ３)の論理積の演算により出力される発振信号(ｏｓｃ)は、第６のフリップフロップ(ＦＦ６)がハイレベルの信号を出力する時から、第８のフリップフロップ(ＦＦ８)がハイレベルの信号を出力するまでのみに、ハイレベルの電位を有することができる。発振信号(ｏｓｃ)がハイレベルの電位を有する区間は、バッファリングクロック(ｃｌｋ＿ｂｕｆ)の６４周期に対応する。
【００４０】
図５は、図１に示す選択部の詳細構成図である。
同図に示すように、選択部１４０は、第４のインバータ(ＩＶ４)、第５のインバータ(ＩＶ５)、第６のインバータ(ＩＶ６)、第１のパスゲート(ＰＧ１)及び第２のパスゲート(ＰＧ２)を含む。
【００４１】
第４のインバータ(ＩＶ４)は、発振信号(ｏｓｃ)の入力を受ける。第５のインバータ(ＩＶ５)は、スマートパワーダウン信号(ｓｐｄｎ)の入力を受ける。第１のパスゲート(ＰＧ１)は、スマートパワーダウン信号(ｓｐｄｎ)及び第５のインバータ(ＩＶ５)の出力信号に応じて、第４のインバータ(ＩＶ４)の出力信号を第１のノード(Ｎ１)に伝達する。第２のパスゲート(ＰＧ２)は、スマートパワーダウン信号(ｓｐｄｎ)及び第５のインバータ(ＩＶ５)の出力信号に応じて、ノーマルパワーダウン信号(ｎｐｄｎ)を第１のノード(Ｎ１)に伝達する。第６のインバータ(ＩＶ６)は、第１のノード(Ｎ１)に印加される電位の入力を受け、クロックイネーブル信号(ｃｌｋｅｎ)を出力する。
【００４２】
このような構成により、クロックイネーブル信号(ｃｌｋｅｎ)は、スマートパワーダウン信号(ｓｐｄｎ)がイネーブルされる場合、発振信号(ｏｓｃ)のような形態の波形を有することになり、スマートパワーダウン信号(ｓｐｄｎ)がディセーブルされる場合、ノーマルパワーダウン信号(ｎｐｄｎ)が反転された形態の波形を有することになる。
【００４３】
図６ａ及び図６ｂは、図１に示す導体集積回路の動作を説明するためのタイミング図である。
【００４４】
図６ａは、スマートパワーダウンモードが具現されて、スマートパワーダウン信号(ｓｐｄｎ)がイネーブルされた場合の各信号の波形を示す。分周クロック(ｃｌｋ＿ｄｉｖ)は、バッファリングクロック(ｃｌｋ＿ｂｕｆ)及び制御クロック(ｃｌｋ＿ｃｎｔ)の周期より３２倍大きい周期を有するものとする。第１〜第８のフリップフロップ(ＦＦ１〜ＦＦ８)の出力信号は、同図に示すように、分周クロック(ｃｌｋ＿ｄｉｖ)の一周期だけシフトされた形態の波形を有する。このとき、第１〜第８のフリップフロップ(ＦＦ１〜ＦＦ８)の出力信号のハイレベル区間は、バッファリングクロック(ｃｌｋ＿ｂｕｆ)及び制御クロック(ｃｌｋ＿ｃｎｔ)の２５６周期に該当する長さを有する。発振信号(ｏｓｃ)は、第６のフリップフロップ(ＦＦ６)の出力信号の立上がりエッジから、第８のフリップフロップ(ＦＦ８）の出力信号の立上がりエッジまでの区間だけハイレベルである形態となる。発振信号(ｏｓｃ)の周期は、バッファリングクロック(ｃｌｋ＿ｂｕｆ)及び制御クロック(ｃｌｋ＿ｃｎｔ)の５１２周期に該当し、発振信号(ｏｓｃ)のハイレベル区間は、バッファリングクロック(ｃｌｋ＿ｂｕｆ)及び制御クロック(ｃｌｋ＿ｃｎｔ)の６４周期に該当する長さを有する。スマートパワーダウンモードが実行される状態なので、クロックイネーブル信号(ｃｌｋｅｎ)は、発振信号(ｏｓｃ)のような波形を有することになる。
【００４５】
図６ｂは、スマートパワーダウンモードが実行されない場合又はプリチャージモードが具現される場合の各信号の波形を示す。この場合、制御クロック(ｃｌｋ＿ｃｎｔ)、第１〜第８のフリップフロップ(ＦＦ１〜ＦＦ８)の出力信号及び発振信号(ｏｓｃ)の波形は、全部ローレベルに固定された形態となる。このとき、クロックイネーブル信号(ｃｌｋｅｎ)は、ノーマルパワーダウン信号(ｎｐｄｎ)が反転された形態の波形を有する。
【００４６】
このように、本発明の一実施例による半導体集積回路は、スマートパワーダウンモードに進入すれば、周期的に所定区間イネーブルされるクロックイネーブル信号(ｃｌｋｅｎ)を生成する。反面、スマートパワーダウンモードでない場合又はプリチャージモードである場合には、制御クロック(ｃｌｋ＿ｃｎｔ)、第１〜第８のフリップフロップ(ＦＦ１〜ＦＦ８)の出力信号、第２のインバータ(ＩＶ２)の出力信号及び発振信号(ｏｓｃ)を全部ローレベルに固定させる。このとき、ノーマルパワーダウン信号(ｎｐｄｎ)がイネーブルされると、クロックイネーブル信号(ｃｌｋｅｎ)をディセーブルさせる。このような構成により、スマートパワーダウンモードが実行されない場合又はプリチャージモードである場合には、クロック分周部１２０及び発振部１３０を非活性化させて電力消耗を減少できる。
【００４７】
前述したように、本発明の半導体集積回路は、スマートパワーダウンモードを具現して、パワーダウンモードが実行されるＤＬＬ回路を周期的に活性化させ、これにより、出力クロックの位相変化を防止して、データ出力動作の信頼度を向上させる。また、ＤＬＬ回路を制御する回路構成において、スマートパワーダウンモード及びアクティブモードの実行の可否を感知して、不要な回路の電流消耗を遮断することで、電力効率を向上できる。
【００４８】
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【符号の説明】
【００４９】
１０  ＤＬＬ制御手段
２０  ＤＬＬ回路
１１０  クロック制御部
１２０  クロック分周部
１３０  発振部
１４０  選択部
１５０  バッファ制御部
【図１】
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【図２】
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【図３】
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【図４】
2010045762.tif 000006
【図５】
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【図６ａ】
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【図６ｂ】
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