(57)【要約】【課題】メモリセルの小面積化、高速化、低電源電圧動作の特性向上を実現する。【解決手段】メモリセル１００にて、読み出しビット線ＲＢＩＴを出力配線とする読み出し回路３０を、スイッチ用トランジスタ３１と、リセット用トランジスタ３２と、出力配線駆動用トランジスタ３３とで構成する。スイッチ用トランジスタ３１は、読み出しワード線/ＲＷＬ０の制御信号によって記憶回路１０のデータ保持ノードＭＤと出力配線駆動用トランジスタ制御線ＤＲとを接続する。リセット用トランジスタ３２は、リセット制御信号ＲＳＴによって制御線ＤＲをリセットする。出力配線駆動用トランジスタ３３は、制御線ＤＲに接続されたゲートと、読み出しビット線ＲＢＩＴに接続されたドレインと、グランド電源に接続されたソースとを有する。【選択図】図１
2010040145.tif 000002
【特許請求の範囲】
【請求項１】
出力配線を共有する複数のメモリセルを備えた半導体記憶装置であって、
前記複数のメモリセルの各々は、
データ保持ノードを有する記憶回路と、
前記記憶回路へのデータの書き込みを行う書き込み回路と、
前記記憶回路からのデータの読み出しを行う読み出し回路とを備え、
前記読み出し回路は、
第１の制御信号によって前記データ保持ノードと制御線とを接続するスイッチ用トランジスタと、
第２の制御信号によって前記制御線をリセットするリセット用トランジスタと、
前記制御線に接続されたゲートと、前記出力配線に接続されたドレインと、電源に接続されたソースとを有する出力配線駆動用トランジスタとを備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記スイッチ用トランジスタは、前記第１の制御信号に接続されたゲートと、前記データ保持ノードに接続されたソースと、前記制御線に接続されたドレインとを有する第１導電型トランジスタを含み、
前記リセット用トランジスタは、前記第２の制御信号に接続されたゲートと、前記制御線に接続されたドレインと、電源に接続されたソースとを有する第２導電型トランジスタを含み、
前記出力配線駆動用トランジスタは、前記制御線に接続されたゲートと、前記出力配線に接続されたドレインと、電源に接続されたソースとを有する第２導電型トランジスタを含むことを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置において、
前記記憶回路内にて前記データ保持ノードをドライブする第１導電型トランジスタのゲート幅は、前記リセット用トランジスタを構成する第２導電型トランジスタのゲート幅より大きいことを特徴とする半導体記憶装置。
【請求項４】
請求項２記載の半導体記憶装置において、
前記記憶回路内にて前記データ保持ノードをドライブする第１導電型トランジスタのゲート長は、前記リセット用トランジスタを構成する第２導電型トランジスタのゲート長より短いことを特徴とする半導体記憶装置。
【請求項５】
請求項２記載の半導体記憶装置において、
前記リセット用トランジスタを構成する第２導電型トランジスタの閾値電圧は、前記記憶回路を構成するトランジスタの閾値電圧より高いことを特徴とする半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置において、
前記複数のメモリセルが共有する出力配線はビット線であり、
同一のビット線に接続された前記複数のメモリセルは、前記第２の制御信号を共有することを特徴とする半導体記憶装置。
【請求項７】
請求項１記載の半導体記憶装置において、
前記スイッチ用トランジスタへ前記第１の制御信号を供給するワード線を複数のメモリセルが共有し、
同一のワード線に接続された前記複数のメモリセルは、前記第２の制御信号を共有することを特徴とする半導体記憶装置。
【請求項８】
請求項１記載の半導体記憶装置において、
前記リセット用トランジスタは、前記記憶回路の初期化を行う機能を更に有することを特徴とする半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置において、
前記リセット用トランジスタのゲート幅は、前記記憶回路を構成するトランジスタのゲート幅より大きいことを特徴とする半導体記憶装置。
【請求項１０】
請求項８記載の半導体記憶装置において、
前記初期化のデータと反対のデータを前記記憶回路に書き込むための書き込み用トランジスタを更に備えたことを特徴とする半導体記憶装置。
【請求項１１】
請求項１記載の半導体記憶装置において、
前記記憶回路内の１対のデータ保持ノードのそれぞれに前記読み出し回路が接続され、それぞれの読み出し回路の出力配線を入力とするセンスアンプを更に備えたことを特徴とする半導体記憶装置。
【請求項１２】
請求項１記載の半導体記憶装置において、
前記リセット用トランジスタは、データ読み出しに先立って前記出力配線の降圧を行う機能を更に有することを特徴とする半導体記憶装置。
【請求項１３】
請求項１記載の半導体記憶装置において、
前記記憶回路に複数の書き込み回路と複数の読み出し回路とが接続されていることを特徴とする半導体記憶装置。
【請求項１４】
請求項１記載の半導体記憶装置において、
前記データ保持ノードと前記スイッチ用トランジスタとの間に介在した少なくとも１段のインバータを更に備えたことを特徴とする半導体記憶装置。
【請求項１５】
請求項１記載の半導体記憶装置において、
前記リセット用トランジスタの電源が第３の制御信号によって制御されることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にメモリセルの読み出し回路に関するものである。
【背景技術】
【０００２】
マルチポート構成の半導体記憶装置が知られている。例えば、記憶回路と、１つの書き込み回路と、２つの読み出し回路とを備えたメモリセルを採用し、各読み出し回路はビット線とグランド電源との間に２段以上のトランジスタを直列に接続してなり、グランド側のトランジスタのゲートに記憶回路のデータ保持ノードを接続し、他の１つのトランジスタのゲートにワード線を接続する構成が一般的となっている（特許文献１参照）。
【特許文献１】特開平５−１２８７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記従来の半導体記憶装置によれば、ビット線をフル振幅させるには各読み出し回路にそれぞれ大きいサイズの多段直列トランジスタが必要になり、メモリセルの面積増大を招く。
【０００４】
更に、高速化のためにトランジスタのサイズを大きくしていくと、ビット線長の増大、ビット線に付随するトランジスタの拡散容量の増大を招く。これにより、トランジスタサイズを大きくしても、読み出し速度が頭打ちになってしまう。
【０００５】
更に、プロセスの微細化に伴い、低電源電圧での多段直列トランジスタの速度劣化が顕著となってきており、低電源電圧での読み出し速度劣化が大きな課題となってきている。
【０００６】
近年、微細化プロセスへの対応や、ＳＯＣ（silicon on chip）用メモリでの小面積化、高速化、マルチポート化の要求が強まっており、以上の課題の重要性が増している。
【０００７】
本発明は、このような事情に鑑みてなされたものであり、メモリセルの小面積化、高速化、低電源電圧動作の特性向上を実現できる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明は、出力配線を共有する複数のメモリセルを備えた半導体記憶装置において、前記複数のメモリセルの各々は、データ保持ノードを有する記憶回路と、前記記憶回路へのデータの書き込みを行う書き込み回路と、前記記憶回路からのデータの読み出しを行う読み出し回路とを備え、前記読み出し回路は、第１の制御信号によって前記データ保持ノードと制御線とを接続するスイッチ用トランジスタと、第２の制御信号によって前記制御線をリセットするリセット用トランジスタと、前記制御線に接続されたゲートと、前記出力配線に接続されたドレインと、電源に接続されたソースとを有する出力配線駆動用トランジスタとを備えることとしたものである。
【発明の効果】
【０００９】
本発明によれば、読み出し回路を構成するスイッチ用トランジスタとリセット用トランジスタと出力配線駆動用トランジスタとのうち、出力配線（例えば、ビット線）と電源との間に挿入されるのは出力配線駆動用トランジスタのみであり、比較的小さいサイズのトランジスタで実現できる。
【００１０】
特に、マルチポート構成の半導体記憶装置の場合に、読み出し回路のトランジスタサイズ削減効果によるメモリセルの面積削減効果が大きい。また、配線本数が多いマルチポート構成の半導体記憶装置においては、配線チャネルのオーバーヘッドが不要という効果も大きい。
【００１１】
更に、直列１段トランジスタでのビット線駆動が可能となったこと、メモリセルが小さくなることによるビット線長の短縮効果、ビット線駆動用トランジスタのサイズ削減によるビット線負荷容量低減効果などにより、ビット線遷移を高速にでき、読み出し速度の高速化が可能となる。これは、速度のみならず、低電源電圧動作における速度性能の確保、大容量化による速度性能の確保という点でも効果が高く、メモリの大容量化、低電源電圧動作による動作電力の削減などが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係る半導体記憶装置の実施形態を、図面を用いて詳細に説明する。
【００１３】
《実施形態１》
図１は、本発明の実施形態１に係る半導体記憶装置の回路図である。図１の半導体記憶装置は、書き込みビット線ＷＢＩＴ及び読み出しビット線ＲＢＩＴを共有する複数のメモリセル１００を備える。各メモリセル１００は、データを記憶する記憶回路１０と、記憶回路１０へのデータの書き込みを行う書き込み回路２０と、記憶回路１０からのデータの読み出しを行う読み出し回路３０とを備える。
【００１４】
記憶回路１０は、第１のインバータを構成するＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２と、第２のインバータを構成するＰＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ１４とを有する。第１のインバータの出力ノードがＴＲＵＥ側データ保持ノードＭＤとして第２のインバータの入力に接続され、第２のインバータの出力ノードがＢＡＲ側データ保持ノード/ＭＤとして第１のインバータの入力に接続されている。
【００１５】
書き込み回路２０は、書き込みビット線ＷＢＩＴと記憶回路１０のＢＡＲ側データ保持ノード/ＭＤとの間に挿入されたＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２を有する。ＮＭＯＳトランジスタ２２のゲートは書き込みワード線ＷＷＬ０に接続されており、この書き込みワード線ＷＷＬ０はインバータ２３を介してＰＭＯＳトランジスタ２１のゲートに接続されている。
【００１６】
読み出し回路３０は、スイッチ用トランジスタ３１と、リセット用トランジスタ３２と、出力配線駆動用トランジスタ３３とを備える。スイッチ用トランジスタ３１は、読み出しワード線/ＲＷＬ０に接続されたゲートと、記憶回路１０のＴＲＵＥ側データ保持ノードＭＤに接続されたソースと、出力配線駆動用トランジスタ制御線ＤＲに接続されたドレインとを有するＰＭＯＳトランジスタである。リセット用トランジスタ３２は、リセット制御信号ＲＳＴに接続されたゲートと、出力配線駆動用トランジスタ制御線ＤＲに接続されたドレインと、グランド電源に接続されたソースとを有するＮＭＯＳトランジスタである。出力配線駆動用トランジスタ３３は、出力配線駆動用トランジスタ制御線ＤＲに接続されたゲートと、読み出しビット線ＲＢＩＴに接続されたドレインと、グランド電源に接続されたソースとを有するＮＭＯＳトランジスタである。
【００１７】
図１の構成は、同一の読み出しビット線ＲＢＩＴに接続された複数のメモリセル１００でリセット制御信号ＲＳＴを共有することを特徴とする。図１中のＷＷＬ１及び/ＲＷＬ１は、それぞれ他のワードのための書き込みワード線及び読み出しワード線である。ＣＬＫはクロック信号、ＲＥは読み出しイネーブル信号、ＣＬＲは全ビットクリア信号、４１はインバータ、４２はリセット制御信号ＲＳＴをドライブするＮＡＮＤゲートである。また、/ＰＣはプリチャージ制御信号、４５は読み出しビット線ＲＢＩＴに接続されたプリチャージ用トランジスタである。
【００１８】
図２のタイミング図を使って、図１の回路の動作を説明する。クロック信号ＣＬＫがＬＯＷからＨＩＧＨに変化する際に読み出しイネーブル信号ＲＥがアクティブ（ＨＩＧＨ）であると、そのサイクルは読み出しサイクルとして動作し、クロック信号ＣＬＫがＬＯＷからＨＩＧＨになった後、リセット制御信号ＲＳＴがＨＩＧＨからＬＯＷに変化する。これにより出力配線駆動用トランジスタ制御線ＤＲがフローティングになる。その後、入力アドレスからいずれかの読み出しワード線/ＲＷＬ０が一意に選択されて、当該読み出しワード線/ＲＷＬ０がＨＩＧＨからＬＯＷに変化する。そのＨＩＧＨからＬＯＷに変化したワード線/ＲＷＬ０を受けるスイッチ用トランジスタ３１がオンする。
【００１９】
そのとき、記憶回路１０のＴＲＵＥ側データ保持ノードＭＤがＨＩＧＨであれば、出力配線駆動用トランジスタ制御線ＤＲがＬＯＷからＨＩＧＨに変化し、出力配線駆動用トランジスタ３３によって、読み出しビット線ＲＢＩＴがディスチャージされる。記憶回路１０のＴＲＵＥ側データ保持ノードＭＤがＬＯＷであれば、出力配線駆動用トランジスタ制御線ＤＲはＬＯＷのまま、出力配線駆動用トランジスタ３３はオフのままで、読み出しビット線ＲＢＩＴはＨＩＧＨ状態に保たれる。
【００２０】
その後、読み出しワード線/ＲＷＬ０がＬＯＷからＨＩＧＨに変化し、スイッチ用トランジスタ３１がオフする。その後、リセット制御信号ＲＳＴがＬＯＷからＨＩＧＨに変化し、リセット用トランジスタ３２がオンすることによって、出力配線駆動用トランジスタ制御線ＤＲがＬＯＷにリセットされる。
【００２１】
次に、全ビットクリア動作について説明する。クロック信号ＣＬＫがＬＯＷからＨＩＧＨに変化する際に全ビットクリア信号ＣＬＲがアクティブ（ＨＩＧＨ）であると、そのサイクルは全ビットクリアサイクルとなる。全ビットクリアサイクルでは、リセット制御信号ＲＳＴがＨＩＧＨのままに保たれ、出力配線駆動用トランジスタ制御線ＤＲはＬＯＷに固定される。その後、クリアしたいワードの読み出しワード線/ＲＷＬ０がＨＩＧＨからＬＯＷに変化し、当該変化した読み出しワード線/ＲＷＬ０を受けるスイッチ用トランジスタ３１がオンになる。この際、出力配線駆動用トランジスタ制御線ＤＲがＬＯＷに固定されているので、記憶回路１０のＴＲＵＥ側データ保持ノードＭＤに対してＬＯＷ書き込みが行われる。ＬＯＷ書き込みが完了した後、読み出しワード線/ＲＷＬ０がＨＩＧＨになり、スイッチ用トランジスタ３１がオフして全ビットクリアが終了する。
【００２２】
本実施形態によれば、読み出し時の誤書き込みに対する安全性が高く、高速読み出しが可能なメモリセル１００を小面積で、かつ配線チャネルのオーバーヘッド無しに実現できる。
【００２３】
また、読み出しビット線ＲＢＩＴの負荷が大きい場合でも速度劣化が少ないので、メモリの大容量化も可能となる。更に、電源電圧が低い状態での動作において速度劣化が少ないため、低電源電圧動作による省電力化も可能となる。
【００２４】
なお、読み出しイネーブルＲＥと全ビットクリア信号ＣＬＲとが同時にオンする場合は、読み出し動作とクリア動作とが同時に発生し、アドレスを一意に選択することで、特定ワードのクリアと読み出しとを１サイクルで実現することも可能となる。
【００２５】
また、記憶回路１０のＴＲＵＥ側データ保持ノードＭＤをＨＩＧＨにドライブするＰＭＯＳトランジスタ１１のゲート幅に比べて、リセット用トランジスタ３２のゲート幅を大きくすることでクリア動作の高速化、安定化を実現することができる。あるいは、リセット用トランジスタ３２のゲート長をＰＭＯＳトランジスタ１１のゲート長より短くすることでも同様の効果が得られる。
【００２６】
互いに隣接する複数のメモリセル１００でリセット用トランジスタ３２を共有することも可能である。また、プリチャージ制御信号/ＰＣの反転信号をリセット制御信号ＲＳＴとして利用することも可能である。
【００２７】
《実施形態２》
図３は、本発明の実施形態２に係る半導体記憶装置の回路図である。図３の構成は、同一の書き込みワード線ＷＷＬ及び同一の読み出し書き込みワード線/ＲＷＷＬに接続された複数のメモリセル１００でリセット制御信号ＲＳＴを共有することを特徴とする。図３中のＷＢＩＴ０及びＲＢＩＴ０はそれぞれビット０のための書き込みビット線及び読み出しビット線であり、ＷＢＩＴ１及びＲＢＩＴ１はそれぞれビット１のための書き込みビット線及び読み出しビット線である。/ＰＣ０及び/ＰＣ１はプリチャージ制御信号である。
【００２８】
図３の構成では、リセット用トランジスタ３２を使って記憶回路１０の初期化を行ってから、書き込み回路２０を使って所望データの書き込みを行う。この構成のメリットは、書き込み前にリセット用トランジスタ３２を使って書き込み対象の読み出し書き込みワード線/ＲＷＷＬ上の記憶回路１０を初期化するため、書き込み回路２０としては、初期化したデータと反対のデータを書き込む機能だけを持てばよいため、書き込み回路２０の素子数を低減できる。
【００２９】
図４のタイミング図を使って、図３の回路の動作を説明する。まず、読み出し動作について説明する。読み出しサイクルでは、クロック信号ＣＬＫがＬＯＷからＨＩＧＨになった後、リセット制御信号ＲＳＴがＨＩＧＨからＬＯＷに変化する。これにより出力配線駆動用トランジスタ制御線ＤＲがフローティングになる。その後、入力アドレスからいずれかの読み出し書き込みワード線/ＲＷＷＬが一意に選択されて、当該読み出し書き込みワード線/ＲＷＷＬがＨＩＧＨからＬＯＷに変化する。そのＨＩＧＨからＬＯＷに変化した読み出し書き込みワード線/ＲＷＷＬを受けるスイッチ用トランジスタ３１がオンする。
【００３０】
そのとき、記憶回路１０のＴＲＵＥ側データ保持ノードＭＤがＨＩＧＨであれば、出力配線駆動用トランジスタ制御線ＤＲがＬＯＷからＨＩＧＨに変化し、出力配線駆動用トランジスタ３３によって、読み出しビット線ＲＢＩＴ０がディスチャージされる。記憶回路１０のＴＲＵＥ側データ保持ノードＭＤがＬＯＷであれば、出力配線駆動用トランジスタ制御線ＤＲはＬＯＷのまま、出力配線駆動用トランジスタ３３はオフのままで、読み出しビット線ＲＢＩＴ０はＨＩＧＨ状態に保たれる。
【００３１】
その後、読み出し書き込みワード線/ＲＷＷＬがＬＯＷからＨＩＧＨに変化し、スイッチ用トランジスタ３１がオフする。その後、リセット制御信号ＲＳＴがＬＯＷからＨＩＧＨに変化し、リセット用トランジスタ３２がオンすることによって、出力配線駆動用トランジスタ制御線ＤＲがＬＯＷにリセットされる。
【００３２】
次に、書き込み動作について説明する。書き込みサイクルでは、クロック信号ＣＬＫがＬＯＷからＨＩＧＨになった後でも、リセット制御信号ＲＳＴはＨＩＧＨのままで、出力配線駆動用トランジスタ制御線ＤＲがＬＯＷにドライブされた状態が維持される。その後、入力アドレスからいずれかの読み出し書き込みワード線/ＲＷＷＬが一意に選択されて、当該読み出し書き込みワード線/ＲＷＷＬがＨＩＧＨからＬＯＷに変化する。そのＨＩＧＨからＬＯＷに変化した読み出し書き込みワード線/ＲＷＷＬを受けるスイッチ用トランジスタ３１がオンする。このとき、記憶回路１０のＴＲＵＥ側データ保持ノードＭＤへＬＯＷデータが書き込まれる。その後、読み出し書き込みワード線/ＲＷＷＬが閉じ、上記で選択されたワードの書き込みワード線ＷＷＬがＬＯＷからＨＩＧＨに変化する。このとき書き込みデータがＨＩＧＨであれば、書き込みビット線ＷＢＩＴ０がＬＯＷになっており、書き込みワード線ＷＷＬがオンしたタイミングで、記憶回路１０のＴＲＵＥ側データ保持ノードＭＤにＨＩＧＨデータが書き込まれる。書き込みデータがＬＯＷであれば、書き込みビット線ＷＢＩＴ０がＨＩＧＨになっており、記憶回路１０のＴＲＵＥ側データ保持ノードＭＤはＬＯＷデータのまま変化しない。その後、書き込みワード線ＷＷＬがＨＩＧＨからＬＯＷに変化し、書き込み動作を終了する。
【００３３】
なお、記憶回路１０のＴＲＵＥ側データ保持ノードＭＤをＨＩＧＨにドライブするＰＭＯＳトランジスタ１１のゲート幅に比べて、リセット用トランジスタ３２のゲート幅を大きくすることでクリア動作の高速化、安定化を実現することができる。あるいは、リセット用トランジスタ３２のゲート長をＰＭＯＳトランジスタ１１のゲート長より短くすることでも同様の効果が得られる。
【００３４】
《実施形態３》
図５は、本発明の実施形態３に係る半導体記憶装置の回路図である。図５において、５０は読み出し書き込み回路である。読み出し書き込み回路５０は、読み出し時及び書き込み時に記憶回路１０のＴＲＵＥ側データ保持ノードＭＤと出力配線駆動用トランジスタ制御線ＤＲとを接続するスイッチ用トランジスタ３１と、出力配線駆動用トランジスタ制御線ＤＲをリセットする機能だけでなく記憶回路１０を初期化する機能を有するリセット用トランジスタ３２と、読み出しビット線ＲＢＩＴに接続された出力配線駆動用トランジスタ３３とに加えて、記憶回路１０に初期化時と反対のデータを書き込むための書き込み用トランジスタ５１を有する。/ＲＷＷＬ０及び/ＲＷＷＬ１は、読み出し書き込みワード線である。また、ＤＩは入力データ信号、ＷＥは書き込みイネーブル信号、ＰＬＳはパルス信号であり、６１及び６３はＡＮＤゲート、６２はＮＡＮＤゲートである。
【００３５】
図５の構成のメリットは、高速読み出しが可能であるということ以外に、読み出しワード線と書き込みワード線とを読み出し書き込みワード線/ＲＷＷＬ０に統合できるため、ワード線方向の配線混雑度が少なく、配線律束によるレイアウト拡大を抑制できる。特に、メモリセル１００がビット線方向に短い場合に有効である。また、読み出し書き込みワード線/ＲＷＷＬ０に付随するカップリング容量を低減できるため、当該読み出し書き込みワード線/ＲＷＷＬ０の遷移を高速化できる。
【００３６】
図６のタイミング図を使って、図５の回路の動作を説明する。まず、読み出し動作について説明する。読み出しサイクルでは、クロック信号ＣＬＫがＬＯＷからＨＩＧＨになった後、リセット制御信号ＲＳＴがＨＩＧＨからＬＯＷに変化する。これにより出力配線駆動用トランジスタ制御線ＤＲがフローティングになる。その後、入力アドレスからいずれかの読み出し書き込みワード線/ＲＷＷＬ０が一意に選択されて、当該読み出し書き込みワード線/ＲＷＷＬ０がＨＩＧＨからＬＯＷに変化する。そのＨＩＧＨからＬＯＷに変化した読み出し書き込みワード線/ＲＷＷＬ０を受けるスイッチ用トランジスタ３１がオンする。
【００３７】
そのとき、記憶回路１０のＴＲＵＥ側データ保持ノードＭＤがＨＩＧＨであれば、出力配線駆動用トランジスタ制御線ＤＲがＬＯＷからＨＩＧＨに変化し、出力配線駆動用トランジスタ３３によって、読み出しビット線ＲＢＩＴがディスチャージされる。記憶回路１０のＴＲＵＥ側データ保持ノードＭＤがＬＯＷであれば、出力配線駆動用トランジスタ制御線ＤＲはＬＯＷのまま、出力配線駆動用トランジスタ３３はオフのままで、読み出しビット線ＲＢＩＴはＨＩＧＨ状態に保たれる。
【００３８】
その後、読み出し書き込みワード線/ＲＷＷＬ０がＬＯＷからＨＩＧＨに変化し、スイッチ用トランジスタ３１がオフする。その後、リセット制御信号ＲＳＴがＬＯＷからＨＩＧＨに変化し、リセット用トランジスタ３２がオンすることによって、出力配線駆動用トランジスタ制御線ＤＲがＬＯＷにリセットされる。
【００３９】
次に、書き込み動作について説明する。書き込みサイクルでは、クロック信号ＣＬＫがＬＯＷからＨＩＧＨになった後でも、リセット制御信号ＲＳＴはＨＩＧＨのままで、出力配線駆動用トランジスタ制御線ＤＲがＬＯＷにドライブされた状態が維持される。その後、入力アドレスからいずれかの読み出し書き込みワード線/ＲＷＷＬ０が一意に選択されて、当該読み出し書き込みワード線/ＲＷＷＬ０がＨＩＧＨからＬＯＷに変化する。そのＨＩＧＨからＬＯＷに変化した読み出し書き込みワード線/ＲＷＷＬ０を受けるスイッチ用トランジスタ３１がオンする。このとき、記憶回路１０のＴＲＵＥ側データ保持ノードＭＤへＬＯＷデータが書き込まれる。その後、パルス信号ＰＬＳがＬＯＷからＨＩＧＨに変化したとき、入力データ信号ＤＩがＨＩＧＨであれば、書き込みビット線ＷＢＩＴがＨＩＧＨからＬＯＷに変化すると同時に、リセット制御信号ＲＳＴがＨＩＧＨからＬＯＷに変化する。これにより、リセット用トランジスタ３２がオフし、書き込み用トランジスタ５１がオンして、出力配線駆動用トランジスタ制御線ＤＲがＬＯＷからＨＩＧＨに変化する。そのとき、スイッチ用トランジスタ３１を介して記憶回路１０にＨＩＧＨデータが書き込まれる。その後、読み出し書き込みワード線/ＲＷＷＬ０がＬＯＷからＨＩＧＨに変化し、スイッチ用トランジスタ３１がオフして書き込み動作が終了する。
【００４０】
なお、更なる速度向上のため、ＰＭＯＳトランジスタからなるスイッチ用トランジスタ３１に代えて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの並列回路を採用することも可能である。
【００４１】
《実施形態４》
図７は、本発明の実施形態４に係る半導体記憶装置の回路図である。図７によれば、個々のメモリセル１００において、記憶回路１０内の１対のデータ保持ノードＭＤ，/ＭＤに対応して１対の読み出し回路３０ａ，３０ｂが設けられ、１対の書き込みビット線ＷＢＩＴ，/ＷＢＩＴと、１対の読み出しビット線ＲＢＩＴ，/ＲＢＩＴとが更に設けられる。７１〜７４はＡＮＤゲート、７５及び７６はＮＯＲゲートである。１対の読み出しビット線ＲＢＩＴ，/ＲＢＩＴに接続されたセンスアンプ８０は、センスアンプイネーブル信号ＳＡＥに応答して動作し出力データ信号ＤＯを供給する。図８は、図７中のセンスアンプ８０の回路図である。
【００４２】
図７の構成は、更なる高速化のために、データ読み出し動作に先立ってリセット用トランジスタ３２が読み出しビット線ＲＢＩＴ，/ＲＢＩＴの降圧を行うことを特徴とする。ＳＲＣは、リセット用トランジスタ３２のソース電源線である。
【００４３】
図９のタイミング図を使って、図７の回路の動作を説明する。まず、読み出し動作について説明する。読み出しサイクルでは、クロック信号ＣＬＫがＬＯＷからＨＩＧＨになった後、リセット用トランジスタ３２のソース電源線ＳＲＣがグランドレベルから電源電圧レベルへ昇圧される。これにより、１対の出力配線駆動用トランジスタ制御線ＤＲ，/ＤＲがいずれも電源電圧レベルからＮＭＯＳトランジスタの閾値電圧だけ低い電圧に変化するので、１対の出力配線駆動用トランジスタ３３がややオン状態になり、１対の読み出しビット線ＲＢＩＴ，/ＲＢＩＴが共にディスチャージされる。ある一定レベルまでディスチャージされたとき、ソース電源線ＳＲＣがＨＩＧＨからＬＯＷに変化し、ディスチャージが中断される。その後、入力アドレスからいずれかの読み出し書き込みワード線/ＲＷＷＬ０が一意に選択されて、当該読み出し書き込みワード線/ＲＷＷＬ０がＨＩＧＨからＬＯＷに変化する。そのＨＩＧＨからＬＯＷに変化した読み出し書き込みワード線/ＲＷＷＬ０を受けるスイッチ用トランジスタ３１がオンすることにより、読み出しビット線ＲＢＩＴ，/ＲＢＩＴにメモリセル１００の記憶データの情報が伝播する。そして、これら読み出しビット線ＲＢＩＴ，/ＲＢＩＴの信号変化がセンスアンプ８０で増幅されて出力される。その後、読み出し書き込みワード線/ＲＷＷＬ０がオフし、読み出し動作を終了する。
【００４４】
次に、書き込み動作について説明する。書き込みサイクルでは、クロック信号ＣＬＫがＬＯＷからＨＩＧＨに変化したとき、入力データ信号ＤＩがＨＩＧＨであれば、書き込みビット線ＷＢＩＴがＨＩＧＨからＬＯＷに変化し、反転書き込みビット線/ＷＢＩＴがＨＩＧＨのままに保たれる。その後、入力アドレスからいずれかの読み出し書き込みワード線/ＲＷＷＬ０が一意に選択されて、当該読み出し書き込みワード線/ＲＷＷＬ０がＨＩＧＨからＬＯＷに変化する。そのＨＩＧＨからＬＯＷに変化した読み出し書き込みワード線/ＲＷＷＬ０を受けるスイッチ用トランジスタ３１がオンする。このとき、記憶回路１０のＴＲＵＥ側データ保持ノードＭＤへＬＯＷデータが書き込まれる。
【００４５】
一方、入力データ信号ＤＩがＬＯＷであれば、書き込みビット線ＷＢＩＴがＨＩＧＨのままに保たれ、反転書き込みビット線/ＷＢＩＴがＨＩＧＨからＬＯＷに変化し、読み出し書き込みワード線/ＲＷＷＬ０が選択されたとき、記憶回路１０のＴＲＵＥ側データ保持ノードＭＤへＨＩＧＨデータが書き込まれる。その後、書き込みイネーブル信号ＷＥがＨＩＧＨからＬＯＷに変化し、書き込み動作を終了する。
【００４６】
《実施形態５》
図１０は、本発明の実施形態５に係る半導体記憶装置の回路図である。メモリセル１００にて、１つの記憶回路１０に対し複数の書き込み回路２０と複数の読み出し回路３０とが接続されていることを特徴とし、面積削減の大きな効果が得られる。また、各ポートの読み出しワード線/ＲＷＬが読み出し回路３０のリセット制御信号を兼ねるようになっている。
【００４７】
《実施形態６》
図１１は、本発明の実施形態６に係る半導体記憶装置の回路図である。図１１によれば、記憶回路１０のデータ保持ノードと読み出し回路３０のスイッチ用トランジスタ３１との間に介在した少なくとも１段のインバータ８５を更に備える。
【００４８】
読み出しサイクルにおいて、読み出しワード線/ＲＷＬがＨＩＧＨからＬＯＷに変化すると、スイッチ用トランジスタ３１がオンし始め、リセット用トランジスタ３２がオフし始める。インバータ８５を設けない場合には、記憶回路１０のデータ保持ノードから、スイッチ用トランジスタ３１とリセット用トランジスタ３２とを貫通して、リセット用トランジスタ３２のソースグランド電源へ電流が流れ、記憶回路１０のデータを破壊する危険がある。そこで、記憶回路１０とスイッチ用トランジスタ３１との間にインバータ８５を設けることで、貫通電流による記憶回路１０のデータ破壊を防止する。
【００４９】
なお、図１１ではスイッチ用トランジスタ３１とリセット用トランジスタ３２との制御信号が共通化されている例で説明したが、スイッチ用トランジスタ３１とリセット用トランジスタ３２との制御信号が別々の場合でも、デバイスばらつきなどの影響で制御タイミングがずれた場合に、上述した貫通電流が流れる危険性があある。そのような場合でも、インバータ８５を挿入することで、貫通電流による記憶回路１０のデータ破壊を防止することができる。
【００５０】
《実施形態７》
図１２は、本発明の実施形態７に係る半導体記憶装置の回路図である。図１２によれば、貫通電流による記憶回路１０のデータ破壊を防止するため、リセット用トランジスタ３２のソース電源線ＳＲＣ上にソース電源線制御用トランジスタ９０を設け、リセット用トランジスタ３２の電源をソース電源線制御信号ＣＮＴで制御する。
【００５１】
読み出しサイクルでは、読み出しワード線/ＲＷＬがＨＩＧＨからＬＯＷに変化すると、スイッチ用トランジスタ３１がオンし始め、リセット用トランジスタ３２がオフし始める。一方、ソース電源線制御信号ＣＮＴをＬＯＷに保持することにより、ソース電源線制御用トランジスタ９０がオフするので、ソース電源線ＳＲＣがフローティングになる。スイッチ用トランジスタ３１がオンし始め、かつリセット用トランジスタ３２がオフし始めたとき、ソース電源線ＳＲＣがフローティングになっているので、スイッチ用トランジスタ３１及びリセット用トランジスタ３２には貫通電流が流れず、記憶回路１０のＴＲＵＥ側データ保持ノードＭＤに対する誤書き込みを防止できる。面積削減のため、ソース電源線制御用トランジスタ９０を複数の記憶回路１０で共用することも可能である。
【００５２】
なお、図１２の記憶回路１０内にてＴＲＵＥ側データ保持ノードＭＤをドライブするＰＭＯＳトランジスタ１１のゲート幅を、リセット用トランジスタ３２を構成するＮＭＯＳトランジスタのゲート幅より大きくしておけば、ソース電源線制御用トランジスタ９０を設けなくとも、貫通電流による記憶回路１０のデータ破壊を防止できる。ＰＭＯＳトランジスタ１１のゲート長を、リセット用トランジスタ３２を構成するＮＭＯＳトランジスタのゲート長より短くしておいても、同様の効果が得られる。リセット用トランジスタ３２を構成するＮＭＯＳトランジスタの閾値電圧を、記憶回路１０を構成するトランジスタ１１の閾値電圧より高くしておいても、同様の効果が得られる。ここに、閾値電圧とは、出力にある一定の電流が流れるまでの入力電圧の変化量である。すなわち、閾値電圧が高いとは、出力にある一定以上の電流が流れるまでに、大きな入力電圧の変化を要するという意味である。
【００５３】
以上、本発明の実施形態１〜７にてスイッチ用トランジスタ３１はＰＭＯＳトランジスタ、リセット用トランジスタ３２はＮＭＯＳトランジスタ、出力配線駆動用トランジスタ３３はＮＭＯＳトランジスタでそれぞれ構成された例を示したが、スイッチ用トランジスタ３１はＮＭＯＳトランジスタ、リセット用トランジスタ３２はＰＭＯＳトランジスタ、出力配線駆動用トランジスタ３３はＰＭＯＳトランジスタという構成も可能である。
【産業上の利用可能性】
【００５４】
以上説明してきたとおり、本発明に係る半導体記憶装置は、メモリセルの小面積化、高速化、低電源電圧動作の特性向上を実現でき、特にレジスタファイルなどのマルチポートメモリとして有用である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態１に係る半導体記憶装置の構成を示す回路図である。
【図２】図１の半導体記憶装置の動作を示すタイミング図である。
【図３】本発明の実施形態２に係る半導体記憶装置の構成を示すブロック図である。
【図４】図３の半導体記憶装置の動作を示すタイミング図である。
【図５】本発明の実施形態３に係る半導体記憶装置の構成を示すブロック図である。
【図６】図５の半導体記憶装置の動作を示すタイミング図である。
【図７】本発明の実施形態４に係る半導体記憶装置の構成を示すブロック図である。
【図８】図７中のセンスアンプの詳細構成例を示す回路図である。
【図９】図７の半導体記憶装置の動作を示すタイミング図である。
【図１０】本発明の実施形態５に係る半導体記憶装置の構成を示す回路図である。
【図１１】本発明の実施形態６に係る半導体記憶装置の構成を示す回路図である。
【図１２】本発明の実施形態７に係る半導体記憶装置の構成を示す回路図である。
【符号の説明】
【００５６】
１０  記憶回路
２０  書き込み回路
３０  読み出し回路
３１  スイッチ用トランジスタ
３２  リセット用トランジスタ
３３  出力配線駆動用トランジスタ
４５  プリチャージ用トランジスタ
５０  読み出し書き込み回路
５１  書き込み用トランジスタ
８０  センスアンプ
８５  インバータ
９０  ソース電源線制御用トランジスタ
１００  メモリセル
ＣＬＫ  クロック信号
ＣＬＲ  全ビットクリア信号
ＣＮＴ  ソース電源線制御信号
ＤＩ，/ＤＩ  入力データ信号
ＤＯ  出力データ信号
ＤＲ  出力配線駆動用トランジスタ制御線
ＭＤ，/ＭＤ  記憶回路データ保持ノード
ＰＬＳ  パルス信号
ＲＢＩＴ，/ＲＢＩＴ  読み出しビット線
ＲＢＩＴ０，ＲＢＩＴ１  読み出しビット線
ＲＥ  読み出しイネーブル信号
ＲＳＴ  リセット制御信号
ＳＡＥ  センスアンプイネーブル信号
ＳＲＣ  ソース電源線
ＷＢＩＴ，/ＷＢＩＴ  書き込みビット線
ＷＢＩＴ０，ＷＢＩＴ１  書き込みビット線
ＷＥ  書き込みイネーブル信号
ＷＷＬ，ＷＷＬ０，ＷＷＬ１  書き込みワード線
/ＰＣ，/ＰＣ０，/ＰＣ１  プリチャージ制御信号
/ＲＷＬ，/ＲＷＬ０，/ＲＷＬ１  読み出しワード線
/ＲＷＷＬ，/ＲＷＷＬ０，/ＲＷＷＬ１  読み出し書き込みワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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