(57)【要約】【課題】データ保持電力供給電圧の変動を低減するメモリアーキテクチャを提供する。【解決手段】集積回路構造は、アクティブ電力供給線とデータ保持電力供給線とを含む。メモリマクロが、アクティブ電力供給線およびデータ保持電力供給線に接続される。メモリマクロは、メモリセルアレイとスイッチとを含む。スイッチは、メモリセルアレイをアクティブ電力供給線に接続することと、メモリセルアレイをデータ保持電力供給線に接続することとの間で、接続を切り換えるように構成される。データ保持電力供給線は、メモリマクロの外部に存在する。【選択図】図２
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【特許請求の範囲】
【請求項１】
アクティブ電力供給線と、
データ保持電力供給線と、
前記アクティブ電力供給線および前記データ保持電力供給線に接続される第１メモリマクロとを含む集積回路構造であって、前記メモリマクロは、
メモリセルアレイと、
前記メモリセルアレイを前記アクティブ電力供給線に接続することと、前記メモリセルアレイを前記データ保持電力供給線に接続することとの間で、接続を切り換えるように構成されるスイッチとを含み、前記データ保持電力線は第１メモリマクロの外部に存在する、集積回路構造構造。
【請求項２】
前記第１メモリマクロの内部から前記第１メモリマクロの外部に接続する低リークモード制御ピンと、
前記低リークモード制御ピンと前記スイッチとの間に接続される制御ロジック回路とを更に含み、前記制御ロジック回路は、前記低リークモード制御ピン上の信号に基づいて前記スイッチを動作するように構成される、請求項１に記載の集積回路構造。
【請求項３】
半導体チップにおける全ての第１メモリマクロは、前記データ保持電力供給線と前記アクティブ電力供給線とに接続される、請求項３に記載の集積回路構造。
【請求項４】
前記第１メモリマクロは、メモリコンパイラチップ内に位置する、請求項３に記載の集積回路構造。
【請求項５】
前記データ保持電力供給線は、前記アクティブ電力供給線の第２断面積より小さい第１断面積を有する、請求項１に記載の集積回路構造。
【請求項６】
前記第２断面積は、前記第１断面積の約１０倍よりも多く大きい、請求項５に記載の集積回路構造。
【請求項７】
前記データ保持電力供給線は、前記アクティブ電力供給線により伝えられる第２正電圧より低い第１正電圧を伝える、請求項１に記載の集積回路構造。
【請求項８】
前記スイッチは、
前記アクティブ電力供給線を前記メモリアレイに接続する第１スイッチと、
前記データ保持電力供給線を前記メモリアレイに接続する第２スイッチとを含む、請求項１に記載の集積回路構造。
【請求項９】
前記アクティブ電力供給線と前記データ保持電力供給線とに接続される第２メモリマクロを更に含む、請求項１に記載の集積回路構造。
【請求項１０】
前記第１メモリマクロは、前記第２メモリマクロと同一である、請求項９に記載の集積回路構造。
【請求項１１】
前記第１メモリマクロは、前記第２メモリマクロと異なる、請求項９に記載の集積回路構造。
【請求項１２】
第１アクティブ電力供給線と、
前記第１アクティブ電力供給線から切り離された第２アクティブ電力供給線と、
第１データ保持電力供給線と、
前記第１データ保持電力供給線から切り離された第２データ保持電力供給線と、
前記第１アクティブ電力供給線および前記第１データ保持電力供給線に接続される第１メモリマクロとを含む集積回路構造であって、前記第１メモリマクロは、
第１メモリセルアレイと、
前記第１メモリセルアレイを前記第１アクティブ電力供給線および前記第１データ保持電力供給線に接続する第１スイッチとを含み、前記第１データ保持電力供給線は前記第１メモリマクロの外部に存在し、前記集積回路構造はさらに、
前記第２アクティブ電力供給線および前記第２データ保持電力供給線に接続される第２メモリマクロを含み、前記第２メモリマクロは、
第２メモリセルアレイと、
前記第２メモリセルアレイを前記第２アクティブ電力供給線および前記第２データ保持電力供給線に接続する第２スイッチを含み、前記第２データ保持電力供給線は前記第２メモリマクロの外部に存在する、集積回路構造。
【請求項１３】
前記第１アクティブ電力供給線および前記第１データ保持電力供給線は第１の複数のメモリマクロに接続され、前記第２アクティブ電力供給線および前記第２データ保持電力供給線は第２の複数のメモリマクロに接続される、請求項１２に記載の集積回路構造。
【請求項１４】
前記第１アクティブ電力供給線は、前記第１データ保持電力供給線の断面積より大きい断面積を有する、請求項１２に記載の集積回路構造。
【請求項１５】
前記第１データ保持電力供給線は、前記第２データ保持電力供給線と異なる電圧を伝える、請求項１２に記載の集積回路構造。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、２００９年４月３日に出願された「超低リークメモリアーキテクチャ（Ultra-Low Leakage Memory Architecture)」という名称を有する米国仮特許出願第６１／１６６，５５６号の利益を請求し、当該仮特許出願はここに参照により援用される。
【０００２】
発明の詳細な説明
本発明は、一般的に集積回路に関し、特に電力を提供するメモリアーキテクチャに関し、より特定的には、データ保持電力供給電圧の変動を低減することに関する。
【背景技術】
【０００３】
多くの電子適用例、特に例えばモバイル通信デバイスなどのポータブル電子デバイスでは、電力消費を削減することがそれぞれの集積回路の設計で鍵となる要件の１つである。電力消費を削減するための方法の１つは、デュアルオペレーションモードを用いることである。デュアルオペレーションモードにおいて、集積回路の通常動作では、必要とされる高い性能を達成するよう集積回路を駆動するのに十分な高さである通常動作電圧VDDが用いられ得る。性能領域において要求が高くない動作では、低減された動作電圧（データ保持電圧、ゲートVDD（gated-VDD）としても知られる）が、集積回路に電力を提供するのに用いられ得る。動作電圧VDDより低いデータ保持電圧下では、消費される電力が少ない。データ保持電圧は、集積回路の性能の劣化を招くが、例えばパワーダウンモードまたは待機モードなどの特定の動作では問題にならない。
【０００４】
従来、データ保持電圧は、メモリマクロに埋め込まれた、埋め込み電圧レギュレータによって提供される。図１は、動作電圧VDDとデータ保持電圧とを提供できる従来の回路を示している。電力供給線１００は、動作電圧VDDを伝える。PMOSトランジスタP1およびP2は、動作電圧VDDまたはデータ保持電圧がメモリマクロ１０２に供給されるかどうかを制御するのに用いられる。PMOSトランジスタP1のゲートに低電圧を供給し、PMOSトランジスタP2のゲートに高電圧を供給することで、動作電圧VDDがメモリマクロ１０２のSRAM周辺ロジックおよびセルアレイに提供される。逆にPMOSトランジスタP1のゲートに高電圧を供給し、PMOSトランジスタP2のゲートに低電圧を供給することで、ダイオードD1の電圧降下を差し引いた電圧VDDと等しいデータ保持電圧が、メモリマクロ１０２のSRAM周辺ロジックとセルアレイとに提供される。図１では、ダイオードD1は、埋め込み電圧レギュレータである。
【０００５】
しかし、従来の回路は欠点を有する。電圧降下Vdiodeとデータ保持電圧とは、プロセスの変動および温度の変動によって影響を受ける。例えば、SS（slow-slow）プロセスコーナー（PMOSおよびNMOSトランジスタの両方が、性能が低く、電力消費が低いということを意味する）で動作する１つの回路のデータ保持電圧gated-VDDは、第１値に等しいデータ保持電圧であり得る。しかし、同じ回路設計を有するが、FF(fast-fast)プロセスコーナー（NMOSトランジスタとPMOSトランジスタとが高速であるという意味）で動作するもう１つの回路は、第１値と異なる第２値を有するデータ保持電圧を有する。データ保持電圧の変動は、２つの結果のうちのいずれか１つを招く可能性がある。すなわち、データ保持電圧が高過ぎる場合、メモリマクロ１０２のリーク電流が高くなるため、データ保持電圧を有する目的にそぐわなくなる。データ保持電圧が低過ぎる場合、メモリマクロ１０２に格納されたデータが失われる。
【０００６】
またダイオードD1の電圧降下Vdiodeは、ダイオードD1を流れる電流Idiodeにも関係している。電流Idiodeの変動は、電圧降下Vdiodeの変動を招くとともに、その逆も同様である。よって、ダイオードD1を流れる電流Idiodeが変動すると、データ保持電圧は変動する。また、電流Idiodeは、メモリマクロ１０２のリーク電流によって決定される。よって、異なる設計、例えば異なる大きさを有する異なるメモリマクロは異なるリーク電流を有し得、これは、電流Idiodeと電圧降下Vdiodeとに影響を与える。これは、電圧降下Vdiodeに対する電流Idiodeの影響を低減するには、簡易なダイオードよりも複雑な電圧レギュレータが必要となることを意味する。よって、先行技術の上述した欠点を克服するための方法および構造が必要とされている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
データ保持電力供給電圧の変動を減少するメモリアーキテクチャを提供する。
【課題を解決するための手段】
【０００８】
本発明の一局面に基づくと、集積回路構造は、アクティブ電力供給線とデータ保持電力供給線とを含む。メモリマクロは、アクティブ電力供給線およびデータ保持電力供給線に接続される。メモリマクロは、メモリセルアレイおよびスイッチを含む。スイッチは、メモリセルアレイをアクティブ電力供給線に接続することと、メモリセルアレイをデータ保持電力供給線に接続することとの間で、接続を切り換えるように構成される。データ保持電力供給線は、メモリマクロの外部に存在する。
【０００９】
本発明の別の局面に基づくと、集積回路構造は、アクティブ電力供給線と、データ保持電力供給線と、アクティブ電力供給線およびデータ保持電力供給線に接続される第１および第２メモリマクロを含む。第１メモリマクロおよび第２メモリマクロの各々は、メモリセルアレイと、メモリセルアレイをアクティブ電力供給線に接続することと、メモリセルアレイをデータ保持電力供給線に接続することとの間で、接続を切り換えるように構成されるスイッチと、スイッチに結合された低リークモード制御ピンとを含む。スイッチは、アクティブ電力供給線およびデータ保持電力供給線の１つを、低リークモード制御ピン上の信号に基づいてメモリセルアレイに接続するように構成される。
【００１０】
本発明のさらに別の局面に基づくと、集積回路構造は、第１アクティブ電力供給線と、第１アクティブ電力供給線から切り離された第２アクティブ電力供給線と、第１データ保持電力供給線と、第１データ保持電力供給線から切り離された第２データ保持電力供給線とを含む。第１メモリマクロは、第１アクティブ電力供給線および第１データ保持電力供給線に接続される。第１メモリマクロは、第１メモリセルアレイと、第１メモリセルアレイを第１アクティブ電力供給線および第１データ保持電力供給線に接続する第１スイッチとを含む。第１データ保持電力供給線は、第１メモリマクロの外部に存在する。第２メモリマクロは、第２アクティブ電力供給線および第２データ保持電力供給線に接続される。第２メモリマクロは、第２メモリセルアレイと、第２メモリセルアレイを第２アクティブ電力供給線および第２データ保持電力供給線に接続する第２スイッチとを含む。第２データ保持電力供給線は、第２メモリマクロの外部に存在する。
【発明の効果】
【００１１】
本発明の有利な特徴は、データ保持電力供給電圧の変動の低減、したがって、リーク電流を増大させることのないデータ保持能力の改善を含む。さらに、電力供給アーキテクチャの設計は簡素化される。
【００１２】
本発明およびその利点のさらなる完全な理解のために、添付の図面と併せて、以下の記載を参照する。
【図面の簡単な説明】
【００１３】
【図１】データ保持電力供給電圧を局所的に発生させるための埋め込み電圧レギュレータを含む従来のメモリアーキテクチャを示す図である。
【図２】外部のアクティブ電力供給電圧と外部のデータ保持電力供給電圧とを受けるメモリマクロを示す図である。
【図３】同じアクティブ電力供給線および同じデータ保持電力供給線に接続された複数のメモリマクロを示す図である。
【図４】アクティブ電力供給線とデータ保持電力供給線とを各々が共有する、メモリマクロの２つのグループを含む半導体チップを示す図である。
【発明を実施するための形態】
【００１４】
本発明の実施例の作製および利用を以下に詳細に論じる。しかしながら、これらの実施例は、様々な具体的な文脈において実施され得る多くの適用可能な発明概念を提供するものであると理解されるべきである。論じられる具体的な実施例は単に、この発明を作製および利用する具体的な方法を例示するだけであり、この発明の範囲を限定するものではない。
【実施例】
【００１５】
メモリマクロに電力を提供するための新規なメモリ供給アーキテクチャが提供される。実施例の変形例および動作を論じる。本発明の様々な図および例示的な実施例を通じて、同様の符号が同様の要素を示すよう用いられる。
【００１６】
図２は、メモリマクロMAC1を含む実施例を示している。ある実施例では、メモリマクロMAC1は、１つ以上のメモリセルアレイと、メモリセルアレイにアクセスするための周辺ロジック回路とを含む。周辺ロジック回路は、例えばデコーダ、ドライバ、および入力／出力回路などの制御回路を含み得る。ある実施例では、メモリセルアレイは、SRAMセルを含むスタティックランダムアクセスメモリ（static random access memory; SRAM）アレイである。他の実施例では、メモリセルアレイは、埋め込みダイナミックランダムアクセスメモリ（embedded dynamic random access memory; eDRAM）アレイのような他のタイプのメモリセルアレイであってもよい。
【００１７】
メモリマクロMAC1は、電力供給線PS1およびPS2に接続される。電力供給線PS1は、例えば読み込みおよび書き込み動作といったアクティブ動作のためにメモリマクロMAC1をサポートするのに十分高い電力供給電圧VDDを伝える。よって、電力供給電圧VDDは、アクティブ電力供給電圧とも呼ばれる。電力供給線PS2は、電力供給電圧VDDより低い電力供給電圧VDD’を伝える。電力供給電圧VDD’は、例えばデータ保持といった非アクティブ動作のためにメモリマクロMAC1をサポートするのに用いられる。よって、電力供給電圧VDD’は、データ保持電力供給電圧とも呼ばれる。例示的な実施例では、データ保持電力供給電圧VDD’は、NMOSトランジスタのしきい値電圧Vthと70%*VDDとの間の電圧差（これより大きなまたはより小さい電圧差も用いることができる）だけアクティブ電力供給電圧VDDより低い。
【００１８】
ある実施例では、同じチップにおける複数のメモリマクロ、または更には全てのメモリマクロ（図示せず。図３を参照）が、同じ電力供給線PS1および同じデータ保持電力供給線PS2を共有する。他の実施例では、同じチップにおける全てのメモリマクロが、同じ電力供給線PS1と複数のデータ保持電力供給線PS2とを共有し、データ保持電力供給線PS2の１つは、１つより多いメモリマクロによって共有され得る。この実施例では、異なるデータ保持電力供給線PS2は、同じ電圧または異なる電圧を有してもよい。アクティブ電力供給電圧VDDは、電圧発生器VG1によって発生され得、データ保持電力供給電圧VDD’は、電圧発生器VG2によって発生され得る。電圧発生器VG1およびVG2は、両方ともメモリマクロMAC1の外部にある。データ保持電力供給電圧VDD’は、アクティブ電力供給電圧VDDを調整することで発生されてもよく、または発生されなくてもよい。電圧発生器VG2は、実質的にプロセス、電圧、および／または温度（process, voltage, temperature; PVT）の変動のない複雑な回路として設計され得る。しかし、電圧発生器VG2は複数のメモリマクロに電力を提供するので、電圧発生器VG2が比較的大きなチップ面積を占有しても、チップ領域の犠牲は少ない。
【００１９】
図２を再度参照して、スイッチSWは、メモリマクロMAC1内に埋め込まれ、アクティブ電力供給電圧VDDまたはデータ保持電力供給電圧VDD’のいずれかをメモリマクロMAC1におけるメモリセルアレイと、場合によっては周辺ロジック回路とに接続する機能を有する。ある実施例では、スイッチSWは、アクティブ電力供給線PS1とメモリセルアレイとの間に接続された第１スイッチSW-Aと、データ保持電力供給線PS2とメモリセルアレイとの間に接続された第２スイッチSW-Bとを含む。スイッチSW-AおよびSW-Bは、逆のロジックで動作される。即ち、スイッチSW-Aが、（アクティブ電力供給線PS1をメモリセルアレイに接続するよう）オンにされると、スイッチSW-Bがオフにされる。その逆も同様である。よって、スイッチSW-AおよびSW-Bの動作を制御する制御ロジック回路CLは、インバータ（図示せず）を含み得る。例示的な実施例では、スイッチSW-AおよびSW-Bは、PMOSトランジスタであるが、他のタイプのスイッチが用いられてもよい。
【００２０】
制御ロジック回路CLは、低リークモード制御ピンPin-1（以下制御ピンPin-1という）に接続され得る。制御ピンPin-1は、メモリマクロMAC1の外部に接続される。制御ピンPin-1には、ロジックローまたはロジックハイ信号が提供され、メモリマクロMAC1が、読み込みおよび書き込み動作が行われ得るアクティブモード下か、またはデータ保持モード下で動作されるべきかを制御する。制御ピンPin-1がアクティブモードを示す場合、制御ロジック回路CLとスイッチSWとは、アクティブ電力供給電圧VDDをメモリセルアレイに接続するよう動作される。逆に制御ピンPin-1がデータ保持モードを示す場合、制御ロジック回路CLおよびスイッチSWは、データ保持電力供給電圧VDD’をメモリセルアレイに接続するよう動作される。データ保持モードの間、低減されたデータ保持電力供給電圧VDD’により、メモリマクロMAC1が消費するリーク電流は低減される。
【００２１】
データ保持電力供給電圧VDD’は、データ保持の目的のためのものである。データ保持の時間の間、メモリマクロMAC1のメモリセルは、データを保持するために、主にリーク電流からなる非常に少ない電流しか必要としない。他方、読み込みおよび書き込み動作をサポートするためには、アクティブ電力供給線PS1は、相対的に高い電流を提供する必要がある。ほぼ一定の電圧VDDをアクティブ電力供給線PS1に接続される全てのマクロに提供するためにアクティブ電力供給線PS1上の望ましくない電圧降下を減少するには、アクティブ電力供給線PS1は、データ保持電力供給線PS2よりもはるかに幅が広くなければならない。例示的な実施例では、電力供給線PS1によって提供される電力は、データ保持電力供給線PS2によって提供される電力よりも１０倍、更には１００倍、、大きくてもよい。よって、アクティブ電力供給線PS1の断面積S1は、データ保持電力供給線PS２の断面積S２の約１０倍、または更には約１００倍より多く、大きくなり得る。面積S1およびS2は、アクティブ電力供給線PS1およびデータ保持電力供給線PS2の長手方向に垂直な面でそれぞれ測定される。
【００２２】
図３は、複数のメモリマクロを含むメモリ回路１００を示している。当該実施例は、メモリコンパイラチップの一部分であり得るメモリコンパイラであってもよい。アクティブ電力供給線PS1およびデータ保持電力供給線PS2は、複数のメモリマクロに接続される。簡便さのため、メモリマクロMAC1およびメモリマクロMAC2のみが示される。メモリマクロMAC1とメモリマクロMAC2とは、互いに同一であってもよく、または互いに異なってもよい。例えば、メモリマクロMAC1およびMAC2は、メモリアレイのサイズ、メモリアレイの数、および／または周辺ロジック回路の設計などで異なり得る。メモリマクロMAC1と同様に、メモリマクロMAC2もスイッチSW’と、制御ロジック回路CL’と、低リークモード制御ピンPin-2とを含む。メモリマクロMAC2の動作は、メモリマクロMAC1と本質的に同じであるため、ここでは繰り返さない。
【００２３】
なお、スイッチSWおよびSW’をメモリマクロMAC1およびMAC2にそれぞれ埋め込むことにより、スイッチSWおよびSW’のサイズは、メモリマクロMAC1およびMAC2の設計およびサイズにも関係するメモリマクロMAC1およびMAC2のリーク電流に基づき、それぞれカスタマイズされ得る。よって、スイッチSWおよびSW’は、占有するチップ面積をできるだけ小さくしながら、同時にメモリマクロMAC1およびMAC2のデータを保持するのに十分な電流をそれぞれ伝導することができる。
【００２４】
図４は、メモリチップ２００内のメモリコンパイラ適用例であってもよいさらに別の実施例を示している。この実施例では、メモリマクロの２つ以上のグループが存在する。第１グループのメモリマクロは、メモリマクロMAC1およびMAC2を含み、電力供給線PS1およびPS2に接続される。電圧発生器VG1およびVG2は、電力供給線PS1およびPS2のためのアクティブ電力供給電圧とデータ保持電力供給電圧とをそれぞれ発生する。第２グループのメモリマクロは、メモリマクロMAC3およびMAC4を含み、電力供給線PS1’およびPS2’に接続される。電圧発生器VG1’およびVG2’は、電力供給線PS1’およびPS2’のためのアクティブ電力供給電圧とデータ保持電力供給電圧とをそれぞれ発生する。アクティブ電力供給線PS1およびPS1’は、互いに接続されてもよく、または互いから切り離されてもよい。データ保持電力供給線PS2およびPS2’は、互いに接続されてもよく、または互いから切り離されてもよい。ある実施例では、アクティブ電力供給線PS1およびPS1’は、異なるアクティブ電力供給電圧を伝え、データ保持電力供給線PS2およびPS2’は、同じまたは異なるデータ保持電力供給電圧を伝えてもよい。代替的な実施例では、データ保持電力供給線PS2およびPS2’は、異なるデータ保持電力供給電圧を伝え、アクティブ電力供給線PS1およびPS1’は、同じまたは異なるアクティブ電力供給電圧を伝えてもよい。メモリマクロを異なるグループにグループ分けすることで、異なるアクティブ電力供給電圧、および／または異なるデータ保持電力供給電圧を必要とする異なるメモリが同じメモリコンパイラ適用例内に内蔵されながら、それでも最適な動作電圧を維持することができる。
【００２５】
本発明の実施例は、いくつかの有利な特徴を有する。PVTの変動にあまり影響されない外部のデータ保持電力供給電圧を提供することで、メモリのデータ保持能力を犠牲にすることなく、メモリのリーク電流が低減され得る。また、複数のメモリマクロ間でデータ保持電力供給電圧を共有することで、チップ面積の犠牲を実質的に招かない。
【００２６】
以上、本発明およびその利点を詳細に記載したが、特許請求の範囲によって規定される本発明の精神及び範囲から逸脱しない限りにおいては、様々な変更、置換、および修正がなされ得ると理解されるべきである。さらに、本願の範囲は、明細書に記載されたプロセス、機器、製造、物質組成、手段、方法、およびステップの特定の実施例に限定されるものではない。当業者ならば、本願明細書に記載される対応する実施例と実質的に同様の機能または実質的に同様の結果を達成する現存または将来開発されるプロセス、機器、製造、物質組成、装置、方法とステップが、本発明に従って用いられてもよいということを本発明の開示内容から容易に理解するであろう。よって、特許請求の範囲は、このようなプロセス、機器、製造、物質組成、手段、方法、およびステップを自身の範囲内に含むよう意図される。また、各請求項は、個別の実施例を構成し、様々な請求項および実施例の組み合わせはこの発明の範囲内である。
【符号の説明】
【００２７】
P1、P2  PMOSトランジスタ
D1  ダイオード
CL、CL’制御ロジック回路
SW、SW’SW-A、SW-B  スイッチ
VG1、VG2、VG1’、VG2’電圧発生器
PS1、PS2、PS1’、PS2’電力供給線
Pin-1、Pin-2  制御ピン
MAC1、MAC２  メモリマクロ
１００  電力供給線
１０２  メモリマクロ
【図１】
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【図２】
2010263194.tif 000004
【図３】
2010263194.tif 000005
【図４】
2010263194.tif 000006
【外国語明細書】
2010263194000001.pdf