(57)【要約】【課題】半導体集積回路装置において、レギュレータ回路の内部電圧ＶＤＤの跳ね上がりを生ずることなく、短い起動時間で目標電圧に安定させることができる技術を提供する。【解決手段】レギュレータ回路において、電源投入時刻から早く内部電圧ＶＤＤを目標電圧に到達させて跳ね上がりなどがなく安定させるために、起動が早く跳ね上がりはないが精度の荒い電流源ＩＲＥＦ−１で回路を駆動する。また、起動時に、内部電圧ＶＤＤが安定したら、起動が早く跳ね上がりはないが精度の荒い電流源ＩＲＥＦ−１から、バイアス回路から生成される、起動が遅く初期に跳ね上がりがあるが精度の高い電流源ＩＲＥＦ−２によって判定回路１０７を制御するように切り替える。【選択図】図１
2010026793.tif 000002
【特許請求の範囲】
【請求項１】
レギュレータ回路を有する半導体集積回路装置であって、
前記レギュレータ回路は、電源投入時に目標電流を超えずに目標電流に到達する第１電流源と、前記第１電流源より電源投入時の起動が遅く出力電流が目標電流を超えてから目標電流に到達し、目標電流に対する精度が前記第１電流源より高い第２電流源と、前記第１及び第２電流源で生成された電流が流れる制御回路と、を備え、
前記レギュレータ回路の起動時に、まず、前記第１電流源により前記制御回路が制御され、次に、前記第１電流源から前記第２電流源に切り替えられ、前記第２電流源により前記制御回路が制御されることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記レギュレータ回路から出力される電圧が目標電圧に到達した後に、突入電流制限モードからレギュレータ動作モードに切り替えられることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記制御回路は、突入電流を制限するための信号を生成する回路であることを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記第１電流源は、複数のトランジスタを直列接続することにより構成されることを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、
前記第１電流源は、抵抗により構成されることを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、
前記第１電流源は、ワイドラー型電流源であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、その装置のレギュレータ回路部分の構成に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討した技術として、半導体集積回路装置においては、例えば、以下の技術が考えられる。
【０００３】
クレジットカードや公衆電話のプリペイドカード等において、各種情報を記録するのにＩＣ（集積回路）チップを埋め込んだＩＣカードが利用されることがある。ＩＣカードには接触型と非接触型と２つのタイプがあり、接触型ＩＣカードでは電源電圧や情報の入出力がカード表面に形成された端子パッドを介して行われる。接触型ＩＣカードでは、複数世代の読取装置に対応するため入力される外部電源は１．８〜５Ｖと幅を広くする必要があり、ＩＣチップにはこのような外部電源から内部回路に必要な内部電源電圧を生成するレギュレータ回路を備えるのが一般的である。
【０００４】
ＩＣカード用のレギュレータ回路としては、例えば、外部電源である電源電圧Ｖｃｃをソース端子に受けて、内部電源として供給される電圧ＶＤＤをドレイン端子から出力する出力制御ＭＯＳトランジスタと、電圧ＶＤＤを分圧した帰還電圧と基準電圧とを比較して出力制御ＭＯＳトランジスタのゲートを制御する差動増幅器などを備えた回路が用いられている。
【０００５】
なお、このような半導体集積回路装置に関する技術としては、例えば、下記特許文献１及び特許文献２に記載された技術などが挙げられる。
【０００６】
特許文献１に記載されたレギュレータ回路は、出力電圧の低下を検知して制御信号を出力して過負荷保護動作を行う過負荷検出回路と、レギュレータ回路を起動するイネーブル信号を遅延する遅延回路と、この遅延回路で遅延されたイネーブル信号と過負荷検出回路からの制御信号との論理積をとるＡＮＤ素子とを備えている。そして、イネーブル信号をオンしてレギュレータ回路を起動するとき、イネーブル信号が遅延回路で遅延されて出力されるまでの期間、出力制限手段への制御信号をブロックして、出力制限手段による過負荷保護動作を中断するものである。このような構成により、低消費電流化の効果を確保しながら、電源の起動特性の良いレギュレータ回路を実現している。
【０００７】
特許文献２に記載されたレギュレータ回路は、電流量の制限される経路に接続された電流制限用ＭＯＳと、その電流制限用ＭＯＳを出力制御ＭＯＳとカレントミラー接続させるスイッチと、電源投入時から一定期間上記スイッチをオン状態とする時定数回路とを備えている。さらに、帰還電圧の出力ノードに、帰還電圧がある電圧幅以上に変動するのを阻止する電圧クランプ手段を設けている。このような構成により、電源投入時の過大な流入電流を抑止し、外部電源や内部回路の負荷が急激に変動した場合でも出力電圧の過大な変動を抑止することの出来るレギュレータ回路を実現している。
【特許文献１】特開２００２−１４０１２２号公報
【特許文献２】特開２００３−３３０５５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、前記のような半導体集積回路装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００９】
例えば、基準電圧発生回路（以下「ＢＧＲ」と称する）からレファレンスを受けて内部電圧（以下「ＶＤＤ」と称する）を生成するレギュレータ（以下「ＲＥＧ」と称する）において、起動時にＶＤＤが安定するまで時間が長くなるとＩＣチップ全体の起動時間も長くなってしまい、起動時間の早さを要求する顧客のニーズを満足させることができなくなる。逆に、ＶＤＤを目標電圧まで早く立ち上げ過ぎると突入電流やＶＤＤの跳ね上がり等の問題が生じる。また、ＢＧＲからのレファレンスは、精度は高いが起動が遅く、起動時に跳ね上がりが生じ、レファレンスの跳ね上がり時間を見えなくするためのマスク信号も、プロセスばらつき・電圧変動・温度変動によってマスク時間がばらついてレファレンスの跳ね上がり期間をマスクしきれない場合がある。そのため、ＲＥＧは、突入電流制限をかけつつ、跳ね上がりなどを生じることなく短い起動時間でＶＤＤを目標電圧に安定させることが困難になる。
【００１０】
そこで、これらの問題の影響を受けずに突入電流制限をかけながらＶＤＤを早く安定させる回路構成が必要になった。
【００１１】
また、特許文献１では、レギュレータ回路を起動するイネーブル信号を遅延させた信号と、出力電圧の低下を検知して発行される信号との論理積をとって出力への電流供給を切り替えて起動が早いレギュレータを実現している。しかし、電流供給能力が大きい出力ＭＯＳと電流供給能力が小さい出力ＭＯＳを切り替えるだけなので、確かに出力電圧の立ち上がり時間は早くなるが、そのときに瞬間的に大きな過電流（突入電流）が流れ、回路の配線のＥＭ（エレクトロ・マイグレーション）を越えてしまう可能性がある。
【００１２】
そこで、本発明の目的は、半導体集積回路装置において、レギュレータ回路の内部電圧ＶＤＤの跳ね上がりを生ずることなく、短い起動時間で目標電圧に安定させることができる技術を提供することにある。
【００１３】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される実施例のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、代表的な実施例による半導体集積回路装置は、電源投入時刻から目標電圧値を超えることなく早く内部電圧ＶＤＤを目標電圧に到達させて安定させるために、「電源投入時の起動が早く目標電流を超えない第１電流源」で回路を駆動する。
【００１６】
また、起動時に、内部電圧ＶＤＤが安定したら「電源投入時の起動が早く目標電流を超えないが電流源」から、バイアス回路から生成される「電源投入時の起動が遅く目標電流値を超えてから目標電流値に到達するが第１電流源よりも精度の高い第２電流源」によって回路を制御するように切り替えるという２種類の電流源を用いる。
【発明の効果】
【００１７】
代表的な実施例によれば、レギュレータ回路から出力される内部電圧ＶＤＤについて、跳ね上がりを生ずることなく、短い起動時間で目標電圧に安定させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、特にことわらない限り、端子名を表す記号は同時に配線名、信号名も兼ね、電源の場合はその電圧値も兼ねるものとする。
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
（実施の形態１）
図１は本発明の実施の形態１による半導体集積回路装置において、レギュレータ回路の概略構成を示す概念図、図２はＲＥＧ制御回路の構成例を示す回路図、図３はＲＥＧ（レギュレータ）の構成例を示す回路図、図４はＲＥＧ制御回路及びＲＥＧの詳細な構成例を示す回路図、図５は判定回路内の増幅器（ａｍｐ１１）の構成例を示す図、図６はＲＥＧ内の増幅器（ａｍｐ２１）の構成例を示す図、図７はレギュレータ回路の動作例を示す波形図である。
【００２１】
まず、図１により、本実施の形態１による半導体集積回路装置の概略構成を説明する。本実施の形態１の半導体集積回路装置は、外部電源である電源電圧Ｖｃｃから内部電圧ＶＤＤを生成するレギュレータ回路を含み、例えば周知の半導体製造技術によって１個の半導体チップ上に形成される。
【００２２】
本実施の形態１による半導体集積回路装置は、例えば、レギュレータ段（ＲＥＧＵＬＡＴＯＲ）１０１、基準電圧発生回路（ＢＧＲ）１０２、パワーオンリセット回路（ＰＯＲ）１０３、演算回路（ＣＰＵ）１０４、電流源ＩＲＥＦ−３などから構成されている。レギュレータ段（ＲＥＧＵＬＡＴＯＲ）１０１は、ＲＥＧ制御回路１０５、ＲＥＧ回路１０６、電流源ＩＲＥＦ−２などから構成されている。ＲＥＧ制御回路１０５は、判定回路１０７、スイッチｓｗ１，ｓｗ２、電流源ＩＲＥＦ−１，ＩＲＥＦ−２などから構成されている。
【００２３】
電流源ＩＲＥＦ−１は、ＲＥＧ制御回路１０５内に設けられた電流源であり、電流源ＩＲＥＦ−２と比べて目標電流値に対する精度は低いが、ＩＲＥＦ−２よりも電源投入時の起動が速くて目標電流を超えずに目標電流に到達する電流源である。電流源ＩＲＥＦ−１は図４に示すようにトランジスタｍｐ３１〜ｍｐ３５が直列接続され、これらのトランジスタのゲートに図７中に示す１ＰＯＲｂ信号が入力されてＯＮし、電流を生成する。このときトランジスタｍｐ３１〜ｍｐ３５は抵抗と等価であるため、電源電圧Ｖｃｃが０Ｖよりも上がれば電流を流し始め、目標電流を超えることなく電源投入時に速い起動時間を実現できる。しかし、トランジスタで抵抗を等価的に実現しているために製造ばらつきに大きく影響されてしまい、目標電流に対する精度が低くなる。ここで目標電流とは、回路が安定に動作しているときの電流値（図７及び図１３のＲＥＧ動作モード期間の電流値）のことをいう。
【００２４】
電流源ＩＲＥＦ−２は、ＢＧＲ１０２から生成される電流源で、電流源ＩＲＥＦ−１と比べて目標電流値に対する精度は高いが、ＩＲＥＦ−１よりも電源投入時の目標電流値を超えてから目標電流値に到達する電流源である。電流源ＩＲＥＦ−２はＢＧＲによって生成されるため、ＶｃｃがＢＧＲが動作できる電圧値に到達してから起動し、電流源ＩＲＥＦ−１に比べて電源投入時の起動が遅くなる。しかし、電流源ＩＲＥＦ−２は図７中に示すＢＧＲが生成する目標電圧に対する精度が高いＶＲＥＦ−１を用いて生成されるために、目標電流に対する精度が高い。
【００２５】
ＲＥＧ制御回路１０５は、ＢＧＲ１０２からｂｇｒｍａｓｋ信号、電圧ＶＲＥＦ−１、電流ＩＲＥＦ−２を受け、ＰＯＲ１０３からＰＯＲ信号を受け、起動時はＩＲＥＦ−１を用いてＲＥＧ制御回路１０５中の判定回路１０７を駆動し、突入電流制限を行う。ＲＥＧ制御回路１０５によってｂｇｒｍａｓｋ信号を遅延させ、ＰＯＲ信号が起動する前にＲＥＧ回路１０６にＳｉｇｎａｌ信号を与えて突入電流制限モードからＲＥＧ動作モードに切り替え、内部電圧ＶＤＤを起動させる。その後、ＰＯＲ信号によってＩＲＥＦ−１からＩＲＥＦ−２に切り替える。ＲＥＧ回路１０６は内部電圧ＶＤＤを生成する。内部電圧ＶＤＤは、半導体集積回路装置内のＣＰＵ１０４等の内部回路に供給される。
【００２６】
ＢＧＲ１０２は基準電圧を発生する。ＢＧＲ１０２は、レファレンス電圧ＶＲＥＦ−１，ＶＲＥＦ−２、ｂｇｒｍａｓｋ信号、電流源ＩＲＥＦ−２，ＩＲＥＦ−３を生成する。ＰＯＲ１０３はＰＯＲ信号（パワーオンリセット信号）を生成する。
【００２７】
次に、図２〜図７により、本実施の形態１による半導体集積回路装置の回路構成例を説明する。
【００２８】
図２は、本発明の半導体集積回路装置において、ＲＥＧ制御回路の構成を示す回路図である。図２中のトランジスタｍｎ１１は、ＰＯＲ信号起動前（スイッチｓｗ１がオン）はＩＲＥＦ−１を、ＰＯＲ信号起動後（スイッチｓｗ２がオン）はＩＲＥＦ−２を流す電流源であり、トランジスタｍｎ１１，ｍｎ１２，ｍｎ１３はカレントミラーを構成している。トランジスタｍｎ１４，ｍｎ１５は、それぞれトランジスタｍｐ１１のゲート、ノードｎｅｔ２が電源投入時に中間電位になるのを防止するためのものである。
【００２９】
図７は、本発明の半導体集積回路装置において、ＲＥＧ制御回路の動作例を示す波形である。ＰＯＲ信号が起動する前のＰＯＲ期間において、ｂｇｒｍａｓｋが起動するまでのｍａｓｋ期間では、ｍｐ１２によってｎｅｔ２がＶｃｃに引き上げられる。ｂｇｒｍａｓｋが起動してｍａｓｋ期間が終わると、ｍｎ１４がオフし、Ｃ１１にＩＲＥＦ−２が注入されてｎｅｔ１の電位が時間経過と共に上がっていく。ｍａｓｋ期間終わってからｎｅｔ１の電位がＶＲＥＦ−１の電位に到達するまでの期間では、増幅器ａｍｐ１１によってトランジスタｍｐ１１のゲート電位が引き下げられてｍｐ１１の電流が増加しようと変化するが、ｍｎ１３には目標電流値を超えないＩＲＥＦ−１をカレントミラーした電流Ｉ３が流れるので、ｍｐ１１を流れる電流がＩ３よりも大きくならないようにｎｅｔ２の電位が引きあがり、ｎｅｔ２の電位はＮＯＲ１１の論理スレッショルド以上で安定するため、ＮＯＲ１１の出力ＳｉｇｎａｌにはＬ（ロウレベル）が出力され、図３のｍｐ２２をオンさせて突入電流を制限（突入電流制限モード）。ここで、突入電流とは、電源投入時にチャージ作用によって目標電流値を超える過大電流のことをいう。
【００３０】
ｎｅｔ１の電位がＶＲＥＦ−１よりも高くなると、ａｍｐ１１によってｍｐ１１のゲート電位が引き上げられ、ｍｐ１１を流れる電流が絞られてｍｎ１３を流れる電流Ｉ３よりも小さくなり、ｎｅｔ２の電位がＮＯＲ１１の論理スレッショルド以下に下がる。このとき、ＮＯＲ１１にはｂｇｒｍａｓｋｂのＬ信号が入力されているため、ＮＯＲ１１の出力ＳｉｇｎａｌにはＨ（ハイレベル）が出力され、図３のｍｐ２２をオフさせてＲＧＥモードに切り替わる。
【００３１】
ＰＯＲ信号起動後は、ＰＯＲｂがＨ信号となってｍｐ３１〜ｍｐ３５がオフしてＩＲＥＦ−１がオフし、ＰＯＲ信号起動後にはＩＲＥＦ−２は十分安定しているので、目標電流値に対する精度がＩＲＥＦ−１よりも高いＩＲＥＦ−２に切り替えてＩＲＥＦ−１をオフさせ、ＲＥＧ動作モードを継続する。
【００３２】
図４に示すように、電流源ＩＲＥＦ−１はトランジスタｍｐ３１〜ｍｐ３５により構成される。また、トランジスタｍｐ３６，ｍｐ３７，ｍｐ３８は、ＢＧＲ１０２からのレファレンス電流ＩＲＥＦ−２をモニタするＰＭＯＳトランジスタである。スイッチｓｗ１，ｓｗ２はＰＯＲ信号のタイミングによってトランジスタｍｎ１１に流す電流をＩＲＥＦ−１からＩＲＥＦ−２に切り替える。
【００３３】
図５に、判定回路１０７内に用いた増幅器ａｍｐ１１の一例を示す。
【００３４】
トランジスタｍｐ８１とトランジスタｍｐ８２はカレントミラーを構成する。トランジスタｍｎ８１とトランジスタｍｎ８２は差動対を構成する。トランジスタｍｎ８３は増幅器ａｍｐ１１の電流を決めるものである。
【００３５】
図６に、ＲＥＧ回路１０６に用いた増幅器ａｍｐ２１の一例を示す。
【００３６】
トランジスタｍｎ９１とトランジスタｍｎ９３、トランジスタｍｎ９２とトランジスタｍｎ９４、トランジスタｍｐ９４とトランジスタｍｐ９５は、それぞれカレントミラーを構成する。トランジスタｍｐ９１とトランジスタｍｐ９２は差動対を構成する。トランジスタｍｐ９３は増幅器ａｍｐ２１の電流を決めるものである。
【００３７】
次に、本実施の形態１の特徴を分りやすくするために、前提技術として、電流源ＩＲＥＦ−２のみをレファレンスとする場合について、説明する。
【００３８】
図１３は、本発明の前提として検討した半導体集積回路装置において、ＲＥＧ制御回路の構成を示す回路図、図１４は、その動作例を示す波形図である。なお、図１３は、電流源ＩＲＥＦ−２のみをレファレンスとする場合におけるＲＥＧ制御回路の構成、図１４は、起動時に電流ＩＲＥＦ−２のみをレファレンスとした場合のシーケンスを示す。
【００３９】
図１３および図１４について、ＰＯＲ（パワーオンリセット）信号が起動する前のＰＯＲ期間において目標電流値に対する精度がＩＲＥＦ−１よりも高いが電源投入時の起動が遅く目標電流値を超えてから目標電流値に到達する電流源ＩＲＥＦ−２をレファレンス電流としたときに、ｂｇｒｍａｓｋ信号が起動するまでのｍａｓｋ期間中でＩＲＥＦ−２が目標電流値を超えている期間をマスクできない場合を考える。ｂｇｒｍａｓｋが起動するまでのｍａｓｋ期間では、ｍｐ１２によってｎｅｔ２がＶｃｃに引き上げられる。ｂｇｒｍａｓｋが起動してｍａｓｋ期間が終わると、ｍｎ１４がオフし、Ｃ１１にＩＲＥＦ−２が注入されてｎｅｔ１の電位が時間経過と共に上がっていく。ｍａｓｋ期間終わってからｎｅｔ１の電位がＶＲＥＦ−１の電位に到達するまでの期間において、増幅器ａｍｐ１１によってトランジスタｍｐ１１のゲート電位が引き下げられてｍｐ１１の電流が増加しようと変化するが、このとき、ｍｎ１３には目標電流値を超えてから目標電流値に到達する電流ＩＲＥＦ−２をカレントミラーした電流Ｉ３が流れるため、ＩＲＥＦ−２が目標電流値を超えている期間にｍｐ１１を流れる電流よりもｍｎ１３の電流Ｉ３が大きくなってｎｅｔ２の電位がＮＯＲ１１の論理スレッショルド以下に引き下げられる。このときＮＯＲ１１にはｂｇｒｍａｓｋｂのＬ信号が入力されているため、ＮＯＲ１１の出力ＳｉｇｎａｌにはＨ（ハイレベル）が出力され、図３のｍｐ２２をオフしてＲＥＧモードへ移行してしまい、ＶＤＤに跳ね上がりが生じる。その後、ＩＲＥＦ−２が目標電流値に到達すると、ｍｐ１１を流れる電流よりもｍｎ１３の電流Ｉ３が小さくなってｎｅｔ２の電位が引きあがり、再びｎｅｔ２の電位がＮＯＲ１１の論理スレッショルド以上になるため、ＮＯＲ１１の出力ＳｉｇｎａｌにはＬ（ロウレベル）が出力され、再び図３のｍｐ２２をオンさせて突入電流制限モードを継続できる。
【００４０】
ノードｎｅｔ１の電位が電圧ＶＲＥＦ−１の電位よりも高くなると、トランジスタｍｐ１１のゲート電位が上がってトランジスタｍｐ１１のドレイン・ソース間電流が絞られ、ノードｎｅｔ２の電位がＮＯＲゲートＮＯＲ１１の論理スレッショルド以下となってＳｉｇｎａｌ信号の出力がＨとなり、ＰＯＲ信号起動前に図３のトランジスタｍｐ２２をオフさせてＲＥＧ動作モードに切り替わる。
【００４１】
本実施の形態１による半導体集積回路装置の特徴をまとめると以下のようになる。
【００４２】
起動の初期にＢＧＲからのレファレンス電流（精度は高いが起動が遅くて跳ね上がりあり、例えばＩＲＥＦ−２）ではなく、ＲＥＧ制御回路内に設けた電流源（精度は荒いが起動が早くて跳ね上がりなし、例えばＩＲＥＦ−１）を、判定回路などを動作させるための初期バイアスとして利用し、突入電流制限をかけつつＶＤＤを早く立ち上げる。そして、ＶＤＤが目標電圧到達後に突入電流制限動作モードからＲＥＧ動作モードに切り替えてＶＤＤを安定させ、電流源をＢＧＲからのレファレンス電流（例えばＩＦＥＦ−２）に切り替える。
【００４３】
すなわち、ＢＧＲ１０２からのｂｇｒｍａｓｋ信号（ｂｇｒｍａｓｋｂ信号）を遅延させる判定回路１０７内の増幅器ａｍｐ１１の動作電流に対して、起動時にはレファレンス電流（ＩＲＥＦ−２）をモニタせず、ＲＥＧ制御回路１０５内に設けた精度が荒くても起動が早くて跳ね上がらない電流源ＩＲＥＦ−１を用いる。これによってｂｇｒｍａｓｋ信号の時間が短くなってレファレンスの跳ね上がりをマスクしきれない場合であっても電流制限モードを継続してＶＤＤの跳ね上がりを防ぐことができる。その後、ＢＧＲ１０２からのｂｇｒｍａｓｋ信号を遅延させて生成する切り替え信号によって、外部からパワーオンリセット信号（ＰＯＲ信号）が発行される前に電流制限モードからＲＥＧ動作モードに切り替えてＶＤＤを起動する。ＶＤＤ起動後、外部からのパワーオンリセット信号によってレファレンス電流（ＩＲＥＦ−２）をモニタすると同時にＲＥＧ制御回路１０５内の電流源ＩＲＥＦ−１をオフさせる。
【００４４】
したがって、本実施の形態１の半導体集積回路装置によれば、レギュレータ回路の内部電圧ＶＤＤの跳ね上がりを生ずることなく、短い起動時間で目標電圧に安定させることができる。
【００４５】
（実施の形態２）  
図８は、本発明の実施の形態２による半導体集積回路装置において、電流源ＩＲＥＦ−１の他の構成例を示す回路図である。
【００４６】
図８により、電流源ＩＲＥＦ−１の生成方法の変形例を説明する。前記実施の形態１の図４では、複数のｐ型ＭＯＳトランジスタで電流源ＩＲＥＦ−１を構成していたが、本実施の形態２の図８では、抵抗Ｒ４１により電流源ＩＲＥＦ−１を生成している。本実施の形態２では、この電流源ＩＲＥＦ−１をＩＲＥＦ−１ａとする。
【００４７】
電源が投入され、電源電圧Ｖｃｃが上がると抵抗Ｒ４１に電流が流れる。この構成では、電源電圧Ｖｃｃが少しでも上がれば抵抗Ｒ４１に電流が流れるため、非常に起動時間が早い電流源を実現することができる。  
【００４８】
（実施の形態３）
図９は、本発明の実施の形態３による半導体集積回路装置において、電流源ＩＲＥＦ−１の他の構成例を示す回路図である。
【００４９】
図９により、電流源ＩＲＥＦ−１の生成方法の変形例を説明する。前記実施の形態１の図４では、複数のｐ型ＭＯＳトランジスタで電流源ＩＲＥＦ−１を構成していたが、本実施の形態３の図９では、トランジスタｍｐ４１〜ｍｐ４３，ｍｎ４１，ｍｎ４２及び抵抗Ｒ４１により電流源ＩＲＥＦ−１を生成している。本実施の形態３では、この電流源ＩＲＥＦ−１をＩＲＥＦ−１ｂとする。
【００５０】
図９に示す電流源はワイドラー型電流源である。この電流源は電源電圧Ｖｃｃが上がれば電流が流れ始め、起動が早い。したがって、前記実施の形態１の電流源ＩＲＥＦ−１として使うことができる。トランジスタｍｎ４１とトランジスタｍｎ４２のゲート幅の比は１：Ｎ（Ｎは２以上の自然数）である。
【００５１】
（実施の形態４）
図１０は、本発明の実施の形態４による半導体集積回路装置において、電流源ＩＲＥＦ−１の他の構成例を示す回路図である。
【００５２】
図１０により、電流源ＩＲＥＦ−１の生成方法の変形例を説明する。前記実施の形態１の図４では、複数のｐ型ＭＯＳトランジスタで電流源ＩＲＥＦ−１を構成していたが、本実施の形態４の図１０では、トランジスタｍｐ６１〜ｍｐ６５，ｍｎ６１，ｍｎ６２、トランジスタＢｉｐ６１〜６３、増幅器ａｍｐ６１及び抵抗Ｒ９１，Ｒ６２により電流源ＩＲＥＦ−１を生成している。本実施の形態４では、この電流源ＩＲＥＦ−１をＩＲＥＦ−１ｃとする。
【００５３】
トランジスタｍｐ６１〜６４、トランジスタｍｎ６１〜６２、トランジスタＢｉｐ６１〜６３、抵抗Ｒ９１，Ｒ６２及び増幅器ａｍｐ６１で構成される回路は、基準電圧発生回路（ＢＧＲ；バンドギャップレファレンス）の一例である。トランジスタＢｉｐ６１，Ｂｉｐ６２，Ｂｉｐ６３の比は１：Ｎ：１である（Ｎは２以上の自然数）。このような構成により、ノードｎｅｔ６１に温度依存性がない基準電圧が出力される。
【００５４】
図１０の構成では、電源電圧Ｖｃｃが投入されてから上記の基準電圧発生回路が安定するとＩＲＥＦ−１ｃも安定するため、基準電流として起動に時間がかかる。
【００５５】
（実施の形態５）
図１１は、本発明の実施の形態５による半導体集積回路装置において、電流源ＩＲＥＦ−２の他の構成例を示す回路図である。
【００５６】
図１１により、電流源ＩＲＥＦ−２の生成方法の変形例を説明する。本実施の形態５の図１１では、トランジスタｍｐ６１〜ｍｐ６４，ｍｐ７１，ｍｐ７２，ｍｎ６１，ｍｎ６２，ｍｎ７１，ｍｎ７２、トランジスタＢｉｐ６１〜６３、増幅器ａｍｐ６１，ａｍｐ７１及び抵抗Ｒ９１，Ｒ６２，Ｒ７１により電流源ＩＲＥＦ−２を生成している。本実施の形態５では、この電流源ＩＲＥＦ−２をＩＲＥＦ−２ａとする。
【００５７】
トランジスタｍｐ７１〜７２、トランジスタｍｎ７１〜７２、抵抗Ｒ７１及び増幅器ａｍｐ７１は、図１０の基準電圧発生回路がノードｎｅｔ６１に出力する基準電圧をレファレンスとして不帰還を行い、基準電流を生成する回路である。
【００５８】
図１１の構成では、電源を投入してから、まず前段の基準電圧発生回路が安定し、次に基準電圧が安定してから後段の基準電流を生成する回路が安定してから基準電流が安定するため、起動に時間がかかる。しかし、図１１の構成では、基準電圧をレファレンスとして不帰還を行って基準電流を生成するため、精度は高い。前記実施の形態１の電流源ＩＲＥＦ−２に相当する。
【００５９】
最後に、電流源ＩＲＥＦ−１（実施の形態１）、電流源ＩＲＥＦ−１ａ（実施の形態２）、電流源ＩＲＥＦ−１ｂ（実施の形態３）、電流源ＩＲＥＦ−１ｃ（実施の形態４）及び電流源ＩＲＥＦ−２ａ（実施の形態５）の起動時間の関係を、図１２に示す。図１２に示すように、起動時間の早い順に並べると、ＩＲＥＦ−１ａ（図８）、ＩＲＥＦ−１（図４）、ＩＲＥＦ−１ｂ（図９）、ＩＲＥＦ−１ｃ（図１０）、ＩＲＥＦ−２ａ（図１１）となる。
【００６０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６１】
本発明は、一般的に起動時間が早いことが要求されるレギュレータ回路を搭載した半導体集積回路に効果的である。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態１による半導体集積回路装置において、レギュレータ回路の概略構成を示す概念図である。
【図２】本発明の実施の形態１による半導体集積回路装置において、ＲＥＧ制御回路の構成例を示す回路図である。
【図３】本発明の実施の形態１による半導体集積回路装置において、ＲＥＧ（レギュレータ）の構成例を示す回路図である。
【図４】本発明の実施の形態１による半導体集積回路装置において、ＲＥＧ制御回路及びＲＥＧの詳細な構成例を示す回路図である。
【図５】本発明の実施の形態１による半導体集積回路装置において、判定回路内の増幅器（ａｍｐ１１）の構成例を示す図である。
【図６】本発明の実施の形態１による半導体集積回路装置において、ＲＥＧ内の増幅器（ａｍｐ２１）の構成例を示す図である。
【図７】本発明の実施の形態１による半導体集積回路装置において、レギュレータ回路の動作例を示す波形図である。
【図８】本発明の実施の形態２による半導体集積回路装置において、電流源ＩＲＥＦ−１の他の構成例を示す回路図である。
【図９】本発明の実施の形態３による半導体集積回路装置において、電流源ＩＲＥＦ−１の他の構成例を示す回路図である。
【図１０】本発明の実施の形態４による半導体集積回路装置において、電流源ＩＲＥＦ−１の他の構成例を示す回路図である。
【図１１】本発明の実施の形態５による半導体集積回路装置において、電流源ＩＲＥＦ−２の他の構成例を示す回路図である。
【図１２】本発明の実施の形態１〜５による半導体集積回路装置において、電流源ＩＲＥＦの起動時間の関係を示す図である。
【図１３】本発明の前提として検討した半導体集積回路装置において、ＲＥＧ制御回路の構成を示す回路図である。
【図１４】本発明の前提として検討した半導体集積回路装置において、ＲＥＧ制御回路の動作例を示す波形図である。
【符号の説明】
【００６３】
１０１    レギュレータ段（ＲＥＧＵＬＡＴＯＲ）
１０２    基準電圧発生回路（ＢＧＲ）
１０３    パワーオンリセット回路（ＰＯＲ）
１０４    演算回路（ＣＰＵ）
１０５    ＲＥＧ制御回路
１０６    ＲＥＧ回路
１０７    判定回路
ａｍｐ１１〜ａｍｐ７１    増幅器
ＩＲＥＦ−１，ＩＲＥＦ−１ａ，ＩＲＥＦ−１ｂ，ＩＲＥＦ−１ｃ，ＩＲＥＦ−２，ＩＲＥＦ−２ａ，ＩＲＥＦ−３  電流源
ｍｎ１１〜ｍｎ９４，ｍｐ１１〜ｍｐ９５，Ｂｉｐ６１〜６３    トランジスタ
ｎｅｔ１〜ｎｅｔ６１    ノード
ＮＯＲ１１    ＮＯＲゲート
Ｒ１１〜Ｒ９１    抵抗
ｓｗ１〜ｓｗ２    スイッチ
ＶＤＤ    内部電圧
Ｖｃｃ    電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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