(57)【要約】【課題】特性や信頼性に優れた半導体装置を提供する。【解決手段】領域１００に第１導電型のＭＩＳトランジスタが形成され、領域２００に第２導電型のＭＩＳトランジスタが形成される半導体装置の製造方法であって、領域１００の半導体基板１上に、シリコン酸化膜３及び上層絶縁膜４が当該順序で積層された構造を形成する工程と、上層絶縁膜４上および領域２００の半導体基板１上に形成されたシリコン酸化膜９上にキャップ層１０を形成する工程と、キャップ層１０上に上層絶縁膜１１を形成する工程と、領域２００の上層絶縁膜１１上にレジストパターン１３を形成する工程と、レジストパターン１３をマスクとして用いて上層絶縁膜１１及びキャップ層１０を除去して、レジストパターン１３の下に上層絶縁膜１１及びキャップ層１０を残す工程と、レジストパターン１３を除去する工程と、上層絶縁膜上４及び上層絶縁膜１１上にゲート電極を形成する工程と、を備える。【選択図】      図８
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【特許請求の範囲】
【請求項１】
第１の領域に第１導電型のＭＩＳトランジスタが形成され、第２の領域に第２導電型のＭＩＳトランジスタが形成される半導体装置の製造方法であって、
前記第１の領域の半導体基板上に、第１のシリコン酸化膜および第１の上層絶縁膜が当該順序で積層された構造を形成する工程と、
前記第１の上層絶縁膜上および前記第２の領域の半導体基板上に形成された第２のシリコン酸化膜上に、キャップ層を形成する工程と、
前記キャップ層上に、第２の上層絶縁膜を形成する工程と、
前記第２の領域の前記第２の上層絶縁膜上に、レジストパターンを形成する工程と、
前記レジストパターンをマスクとして用いて前記第２の上層絶縁膜および前記キャップ層を除去して、前記レジストパターンの下に前記第２の上層絶縁膜および前記キャップ層を残す工程と、
前記レジストパターンを除去する工程と、
前記第１の領域の前記第１の上層絶縁膜上および前記第２の領域の前記第２の上層絶縁膜上にそれぞれ、ゲート電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記レジストパターンを形成する工程またはその後に、前記レジストパターンおよび前記レジストパターンに覆われていない部分をアルカリ性溶液または水にさらすことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の上層絶縁膜および前記第２の上層絶縁膜は、少なくとも金属および酸素を主成分として含有する絶縁膜で形成されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記キャップ層はＬａ、Ａｌ、Ｓｃ、Ｓｒ、Ｅｒ、Ｍｎ、Ｍｇ、Ｔｂ、Ｙｂ、Ｙ 、Ｄｙ、Ｐｔ、Ｗ、Ｒｕ、ＴａおよびＣの少なくとも一つを含有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
半導体基板上のシリコン酸化膜上にキャップ層を形成する工程と、
前記キャップ層上に上層絶縁膜を形成する工程と、
前記上層絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして用いて前記上層絶縁膜および前記キャップ層を除去して、前記レジストパターンの下に前記上層絶縁膜および前記キャップ層を残す工程と、
前記レジストパターンを除去する工程と、
前記上層絶縁膜上にゲート電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、高誘電体材料を含むゲート絶縁膜と金属材料を含むゲート電極（メタルゲート）を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）が提案されている。このようなＦＥＴを用いることによって、ゲート電極の空乏化の改善や、高誘電体材料によるリーク電流の低減をはかることができる。しかしながら、所望の閾値電圧を得ることが困難であるという問題がある。
【０００３】
上記問題を解決する技術として、ゲート絶縁膜の上部にキャップ層を設け、キャップ層中の金属元素を拡散させる方法が提案されている（例えば非特許文献１参照）。これにより、所望の閾値電圧を有するＦＥＴを形成することが可能である。しかしながら、従来は必ずしも最適な製造方法が確立されているとは言えなかった。そのため、特性や信頼性に優れた半導体装置を得ることが困難であった。
【非特許文献１】M.Kadoshima 他著.,”Fermi-level pinning position modulation by Al-containing metal gate for cost-effective dual-metal/dual-high-k CMOS” 2007 Symposium on VLSI Technology Digest of Technical Papers, 2007年6月12日 pp.66-67
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は特性や信頼性に優れた半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００５】
本発明の第一の視点に係る半導体装置の製造方法は、第１の領域に第１導電型のＭＩＳトランジスタが形成され、第２の領域に第２導電型のＭＩＳトランジスタが形成される半導体装置の製造方法であって、前記第１の領域の半導体基板上に、第１のシリコン酸化膜および第１の上層絶縁膜が当該順序で積層された構造を形成する工程と、前記第１の上層絶縁膜上および前記第２の領域の半導体基板上に形成された第２のシリコン酸化膜上に、キャップ層を形成する工程と、前記キャップ層上に、第２の上層絶縁膜を形成する工程と、前記第２の領域の前記第２の上層絶縁膜上に、レジストパターンを形成する工程と、前記レジストパターンをマスクとして用いて前記第２の上層絶縁膜および前記キャップ層を除去して、前記レジストパターンの下に前記第２の上層絶縁膜および前記キャップ層を残す工程と、前記レジストパターンを除去する工程と、前記第１の領域の前記第１の上層絶縁膜上および前記第２の領域の前記第２の上層絶縁膜上にそれぞれ、ゲート電極を形成する工程と、を備えることを特徴とする。
【０００６】
本発明の第二の視点に係る半導体装置の製造方法は、半導体基板上のシリコン酸化膜上にキャップ層を形成する工程と、前記キャップ層上に上層絶縁膜を形成する工程と、前記上層絶縁膜上にレジストパターンを形成する工程と、前記レジストパターンをマスクとして用いて前記上層絶縁膜および前記キャップ層を除去して、前記レジストパターンの下に前記上層絶縁膜および前記キャップ層を残す工程と、前記レジストパターンを除去する工程と、前記上層絶縁膜上にゲート電極を形成する工程と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、特性や信頼性に優れた半導体装置を得ることが可能である。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態の詳細を図面を参照して説明する。
【０００９】
まず、本実施形態を説明する前に、本実施形態の比較例について説明する。図１及び図２は比較例の基本的なメタルゲートを使用したＣＭＩＳＦＥＴの製造方法の一部を模式的に示した断面図である。
【００１０】
図１に示すように、半導体基板１にはＳＴＩ（shallow trench isolation）型の素子分離領域２が形成されている。この素子分離領域２によりＰ型ＭＩＳＦＥＴが形成される第１の領域１００とＮ型ＭＩＳＦＥＴが形成される第２の領域２００とが区画されている。このような構造を有する基板に対し、全面に例えば厚さ１ｎｍ程度のＳｉＯ２膜３を形成し、ＳｉＯ２膜３上に厚さ２ｎｍ程度のＨｉｇｈ−Ｋ絶縁膜であるＨｆＳｉＯＮ膜４を形成する。その結果、ＳｉＯ２膜３およびＨｆＳｉＯＮ膜４からなるゲート絶縁膜５が形成される。さらに、ゲート絶縁膜５上に厚さ１ｎｍ程度のＬａＯｘ膜（キャップ層）６を堆積する。このキャップ層は、仕事関数の最適化を図り、所望のＭＩＳＦＥＴの閾値電圧を得るために設けられた膜である。次に、リソグラフィ技術により、レジストパターン７をキャップ層６上に形成する。その後、レジストパターン７をマスクとして用いてキャップ層６を除去する。
【００１１】
しかし、ＬａＯｘ膜は水溶性の材料であり、かつレジストパターンに対する密着性が悪い。そのため、図２に示すように、現像工程やその後の洗浄工程などでレジストパターン７の端からエッチングが大きく進行する。その結果、例えば、レジストパターン７が剥がれるといった問題が生じる。
【００１２】
また、領域１００をＮ型ＦＥＴ形成領域、領域２００をＰ型ＦＥＴ形成領域とし、キャップ層としてＡｌＯｘを用いた場合にも、ＡｌＯｘはアルカリ性溶液に対して可溶であるので、アルカリ性現像液により同様の問題が発生する。
【００１３】
（第１の実施形態）
図３〜１１は、本実施形態に係る半導体装置の基本的な製造方法を模式的に示した断面図である。
【００１４】
図３に示すように、半導体基板（シリコン基板）１にはＳＴＩ型の素子分離領域２が形成されている。この素子分離領域２によりＰ型ＭＩＳＦＥＴが形成される第１の領域１００とＮ型ＭＩＳＦＥＴが形成される第２の領域２００とが区画されている。
【００１５】
次に、図４に示すように、全面に厚さ１ｎｍ程度のＳｉＯ２膜（第１のシリコン酸化膜）３を形成し、シリコン酸化膜３上に厚さ２ｎｍ程度のＨｆＳｉＯＮ膜（第１の上層絶縁膜）４を形成する。その結果、シリコン酸化膜３および上層絶縁膜４からなるゲート絶縁膜５が形成される。
【００１６】
次に、図５に示すように、リソグラフィ技術によりゲート絶縁膜５上にレジストパターン８を形成し、このレジストパターンをマスクとして用いてゲート絶縁膜５をフッ酸などの薬液でエッチングして除去する。このエッチング時の薬液に酸化性の物質（例えばオゾン等）を添加することで、半導体基板１の領域２００に位置する部分上には厚さ１ｎｍ程度のケミカルシリコン酸化膜（第２のシリコン酸化膜）９が形成される。その後、レジストパターン８を除去する。なお、ゲート絶縁膜５のエッチングを行う際に、領域２００に形成されたシリコン酸化膜３を除去せずに残しておき、これを第２のシリコン酸化膜９として用いてもよい。また、レジストパターン８を除去した後に行う洗浄工程で半導体基板１の表面に形成される自然酸化膜をシリコン酸化膜９として用いてもよい。このようにして、図５に示すように、領域１００の半導体基板上に、第１のシリコン酸化膜３および第１の上層絶縁膜４が積層された構造が形成される。また、領域２００の半導体基板上には、第２のシリコン酸化膜９が形成される。なお、本実施形態では、素子分離領域２上にもシリコン酸化膜３および上層絶縁膜４が形成されるが、領域１００の半導体基板上に形成されていれば、素子分離領域２上には形成されなくても良い。
【００１７】
次に、図６に示すように、Ｎ型ＭＩＳＦＥＴのゲート絶縁膜のキャップ層１０として厚さ１ｎｍ程度のＬａＯｘ膜を全面に形成する。これにより、シリコン酸化膜９および上層絶縁膜４は、キャップ層１０で覆われる。
【００１８】
次に、図７に示すように、厚さ２．５ｎｍ程度のＨｆＳｉＯＮ膜（第２の上層絶縁膜）１１をキャップ層１０上に形成する。
【００１９】
次に、図８に示すように、リソグラフィ技術によって領域２００の上層絶縁膜１１上にレジストパターン１３を形成する。なお、本実施形態では、素子分離領域２上にもレジストパターン１３が形成されているが、領域２００にレジストパターン１３が形成されていれば、素子分離領域２上には形成しなくてもよい。レジストパターン１３を形成した後、水を用いて現像液の洗浄を行う。その後、レジストパターン１３をマスクとして用いてドライエッチング等を行うことで、キャップ層１０を残して上層絶縁膜１１のみを選択的に除去する。キャップ層１０を残すことで、上層絶縁膜４はエッチングされずに残る。その後、レジストパターン１３をマスクとして用いて、キャップ層１０を希塩酸でエッチングして除去する。希塩酸を用いることで、上層絶縁膜４をエッチングせず、キャップ層１０のみを選択的にエッチングすることができる。このようにして、シリコン酸化膜９、キャップ層１０および上層絶縁膜１１からなるゲート絶縁膜１２が第２の領域２００に形成される。
【００２０】
次に、図９に示すように、レジストパターン１３を例えばアッシングで除去し、さらに洗浄を行う。
【００２１】
次に、図１０に示すように、ゲート電極膜１４としてメタルゲート材料を全面に形成する。
【００２２】
次に、図１１に示すように、ゲート電極膜１４のパターニングを行うことにより、第１の領域１００には、第１のシリコン酸化膜３と、第１のシリコン酸化膜３上に形成された上層絶縁膜４と、上層絶縁膜４上に形成されたゲート電極１４とを有するゲート構造が得られ、第２の領域２００には、第２のシリコン酸化膜９と、第２のシリコン酸化膜９上に形成されたキャップ層１０と、キャップ層１０上に形成された第２の上層絶縁膜１１と、第２の上層絶縁膜１１上に形成されたゲート電極１４とを有するゲート構造が得られる。その後、ソースドレイン用の不純物の導入及び活性化のための熱処理等の導入を経て、本実施形態の半導体装置が得られる。
【００２３】
上記実施形態によれば、キャップ層１０上に上層絶縁膜１１を形成した後に、上層絶縁膜１１上にレジストパターン１３を形成する。このため、レジストパターン１３の形成時のリソグラフィ工程において、キャップ層１０は上層絶縁膜１１によって保護されているため、洗浄水等にさらされない。また、キャップ層１０と、レジストパターン１３の密着性が良いため、キャップ層１０のウェットエッチングや、エッチング後の洗浄において、キャップ層１０のサイドエッチングを抑制することが可能である。その結果、キャップ層１０の不良や、キャップ層１０上のレジストパターン１３の剥がれを抑制することが可能であり、良好なゲート絶縁膜を有する半導体装置を提供することが可能である。
【００２４】
（第２の実施形態）
第１の実施形態では、Ｎ型ＦＥＴにキャップ層を形成する方法を説明したが、本実施形態では、Ｐ型ＦＥＴにキャップ層を形成する方法を説明する。なお、基本的な構造及び基本的な製造方法は、第１の実施形態と同様である。したがって、第１の実施形態で説明した事項及び第１の実施形態から容易に類推可能な事項についての説明は省略する。
【００２５】
図１２〜２０は、本実施形態に係る半導体装置の基本的な製造方法を模式的に示した断面図である。
【００２６】
図１２に示すように、半導体基板１には素子分離領域２が形成されている。この素子分離領域２によりＮ型ＭＩＳＦＥＴが形成される第１の領域１００とＰ型ＭＩＳＦＥＴが形成される第２の領域２００とが区画されている。
【００２７】
次に、図１３に示すように、全面に厚さ１ｎｍ程度の第１のシリコン酸化膜３を形成し、シリコン酸化膜３上に厚さ２ｎｍ程度の第１の上層絶縁膜４を形成する。その結果、シリコン酸化膜３および上層絶縁膜４からなるゲート絶縁膜５が形成される。
【００２８】
次に、図１４に示すように、リソグラフィ技術によりゲート絶縁膜５上にレジストパターン１５を形成し、このレジストパターン１５をマスクとして用いてゲート絶縁膜５を薬液でエッチングして除去する。この薬液に酸化性の物質を添加することで、領域２００の半導体基板１上には厚さ１ｎｍ程度の第２のシリコン酸化膜１６が形成される。その後、レジストパターン１５を除去する。このようにして、図１４に示すように、領域１００の半導体基板１上に、第１のシリコン酸化膜３および第１の上層絶縁膜４が積層された構造が形成される。また、領域２００の半導体基板１上には、第２のシリコン酸化膜１６が形成される。
【００２９】
次に、図１５に示すように、Ｐ型ＭＩＳＦＥＴのゲート絶縁膜のキャップ層１７として厚さ１ｎｍ程度のＡｌＯｘ膜を全面に形成する。これにより、シリコン酸化膜１６および上層絶縁膜４は、キャップ層１７で覆われる。
【００３０】
次に、図１６に示すように、厚さ２．５ｎｍ程度の第２の上層絶縁膜１８、ＨｆＳｉＯＮ膜をキャップ層１７上に形成する。
【００３１】
次に、図１７に示すように、リソグラフィ技術によって領域２００の上層絶縁膜１８上にアルカリ性の現像液を用いてレジストパターン２０を形成する。レジストパターン２０を形成した後、水を用いて現像液の洗浄を行う。その後、レジストパターン２０をマスクとして用いてドライエッチング等を行うことで、キャップ層１７を残して上層絶縁膜１８のみを選択的に除去する。その後、レジストパターン２０をマスクとして用いて、キャップ層１７を希塩酸でエッチングして除去する。このようにして、シリコン酸化膜１６、キャップ層１７および上層絶縁膜１８からなるゲート絶縁膜１９が第２の領域２００に形成される。
【００３２】
次に、図１８に示すように、レジストパターン２０を例えばアッシングで除去し、さらに洗浄を行う。
【００３３】
次に、図１９に示すように、ゲート電極膜２１としてメタルゲート材料を全面に形成する。
【００３４】
次に、図２０に示すように、ゲート電極膜２１のパターニングを行うことにより、第１の領域１００には、第１のシリコン酸化膜３と、第１のシリコン酸化膜３上に形成された上層絶縁膜４と、上層絶縁膜４上に形成されたゲート電極２１とを有するゲート構造が得られ、第２の領域２００には、第２のシリコン酸化膜１６と、第２のシリコン酸化膜１６上に形成されたキャップ層１７と、キャップ層１７上に形成された第２の上層絶縁膜１８と、第２の上層絶縁膜１８上に形成されたゲート電極２１とを有するゲート構造が得られる。その後、ソースドレイン用の不純物の導入および活性化の為の熱処理等を経て、本実施形態の半導体装置が得られる。
【００３５】
上記第２の実施形態によれば、キャップ層１７上に上層絶縁膜１８を形成した後に、上層絶縁膜１８上にレジストパターン２０を形成する。このため、レジストパターン２０形成時のリソグラフィ工程において、キャップ層１７は上層絶縁膜１８によって保護されているため、現像液（アルカリ性現像液）等にさらされない。また、キャップ層１７と、レジストパターン２０の密着性が良いため、第１の実施形態と同様に、キャップ層１７のウェットエッチングや、エッチング後の洗浄において、キャップ層１７のサイドエッチングを抑制することが可能である。その結果、キャップ層１７の形成不良や、キャップ層１７上のレジストパターン２０の剥がれを抑制することが可能であり、良好なゲート絶縁膜を有する半導体装置を提供することが可能である。
【００３６】
なお、上述した各実施形態では、キャップ層の材料としてＬａＯｘおよびＡｌＯｘを用いたが、キャップ層の材料として、Ｌａ、Ａｌ、Ｓｃ、Ｓｒ、Ｅｒ、Ｍｎ、Ｍｇ、Ｔｂ、Ｙｂ、Ｙ 、Ｄｙ、Ｐｔ、Ｗ、Ｒｕ、ＴａおよびＣの少なくとも一つを含有することで、同様の効果を得ることが可能である。
【００３７】
また、上述した各実施形態では、上層絶縁膜の材料としてＨｆＳｉＯＮを用いたが、上層絶縁膜の材料としては比誘電率が３．９（シリコン酸化膜の比誘電率）以上の高誘電体膜（Ｈｉｇｈ−ｋ膜）、例えばＨｆＯ膜、ＨｆＯＮ膜、ＺｒＯ膜、ＺｒＯＮ膜、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＺｒＳｉＯ膜、ＺｒＳｉＯＮ膜、ＨｆＺｒＯ膜、ＨｆＺｒＯＮ膜、ＨｆＺｒＳｉＯ膜、ＨｆＺｒＳｉＯＮ膜、ＨｆＡｌＳｉＯＮ膜、ＺｒＡｌＳｉＯＮ膜等を用いる事が可能である。一般的には、少なくとも、金属および酸素を主成分として含有する絶縁膜を用いることが可能である。
【００３８】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態の比較例に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２】本発明の実施形態の比較例に係る半導体装置の問題点を模式的に示した断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１０】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１１】本発明の第１の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１６】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１７】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１８】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図１９】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２０】本発明の第２の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【符号の説明】
【００４０】
１…半導体基板、      ２…素子分離領域、      ３…第１のシリコン酸化膜
４…第１の上層絶縁膜、      ５…第１のゲート絶縁膜
６、１０、１７…キャップ層、      ７、８、１３、１５、２０…レジストパターン
９、１６…第２のシリコン酸化膜、      １１、１８…第２の上層絶縁膜
１２、１９…第２のゲート絶縁膜、      １４、２１…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2010118406.tif 000018
【図１７】
2010118406.tif 000019
【図１８】
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【図１９】
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【図２０】
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