(57)【要約】【課題】複数の疑似ランダム（ＰＮ）段数をサポートする伝送路試験回路の効率的な提供を可能にする。【解決手段】信号経路の正常性を確認する伝送路試験回路において、この伝送路試験回路内の自己同期擬似ランダムパターン生成部１０は、（ｄ−１）段シフトレジスタ１１−１、（ｂ−ｄ）段シフトレジスタ１１−２、及び（ａ−ｂ＋１）段シフトレジスタ１１−３からなる計ａ段のシフトレジスタで構成されている。これにより、ＰＮａ段（生成多項式：Ｘａ＋Ｘｂ＋１）、及びＰＮｃ段（生成多項式：Ｘｃ＋Ｘｄ＋１）（但し、ａ＞ｂ＞ｃ＞ｄ）の２種類の試験段数の伝送路試験を実施することが可能であり、共用されるｃ段のレジスタ分だけ回路を削減できる。従って、伝送路試験回路の回路規模を縮小できる。【選択図】図１
2010045583.tif 000002
【特許請求の範囲】
【請求項１】
ｉ種類（但し、ｉ；２以上の整数）の生成多項式からそれぞれ生成されるｊ段（但し、ｊ；２以上の整数）の疑似ランダムパターンにおける前記ｉ種類の試験段数の伝送路試験を行う伝送路試験回路であって、
ｋ段（但し、ｋ；２以上の整数）のシフトレジスタを有し、伝送路から送られてくる前記ｉ種類の疑似ランダムパターンの信号を入力し、この入力信号に対応した自己同期疑似ランダムパターンの信号を生成し、前記ｉ種類の疑似ランダムパターンを選択するためのパターン選択信号に基づき、前記ｋ段のシフトレジスタにおける特定の段数の出力信号を選択して出力する自己同期疑似ランダムパターン生成部と、
前記自己同期疑似ランダムパターン生成部の出力信号と前記入力信号とを比較して一致／不一致の比較結果を出力する比較手段と、
を有することを特徴とする伝送路試験回路。
【請求項２】
請求項１記載の伝送路試験回路において、
前記ｉ種類の生成多項式からそれぞれ生成される前記ｊ段の疑似ランダムパターンは、
生成多項式（Ｘａ＋Ｘｂ＋１）から生成されるａ段の疑似ランダムパターンと、生成多項式（Ｘｃ＋Ｘｄ＋１）（但し、ａ，ｂ，ｃ，ｄ；正の整数、ａ＞ｂ＞ｃ＞ｄ）から生成されるｃ段の疑似ランダムパターンと、の２種類であり、
前記自己同期疑似ランダムパターン生成部は、
（ｄ−１）段シフトレジスタ、（ｂ−ｄ）段シフトレジスタ、及び（ａ−ｂ＋１）段シフトレジスタからなる合計ａ段の前記シフトレジスタを有し、前記伝送路から送られてくる前記ａ段の疑似ランダムパターンの第１の入力信号又は前記ｃ段の疑似ランダムパターンの第２の入力信号を入力し、前記第１又は第２の入力信号に対応した前記自己同期疑似ランダムパターンの信号を生成し、前記ａ段の疑似ランダムパターン又は前記ｃ段の疑似ランダムパターンを選択するための前記パターン選択信号に基づき、前記（ｄ−１）段シフトレジスタにおける（ｄ−１）段目の前記出力信号、又は前記（ｂ−ｄ）段シフトレジスタにおける（ｂ−ｄ）段目の前記出力信号のいずれか一方を選択して出力し、
前記比較手段は、
前記自己同期疑似ランダムパターン生成部の出力信号と前記第１又は第２の入力信号とを比較して一致／不一致の前記比較結果を出力することを特徴とする伝送路試験回路。
【請求項３】
請求項１記載の伝送路試験回路において、
前記ｉ種類の生成多項式からそれぞれ生成される前記ｊ段の疑似ランダムパターンは、
生成多項式（Ｘａ＋Ｘｂ＋１）から生成されるａ段の疑似ランダムパターンと、生成多項式（Ｘｃ＋Ｘｄ＋１）から生成されるｃ段の疑似ランダムパターンと、生成多項式（Ｘｅ＋Ｘｆ＋１）（但し、ａ，ｂ，ｃ，ｄ，ｅ，ｆ；正の整数、ａ＞ｂ＞ｃ＞ｄ＞ｅ＞ｆ）から生成されるｅ段の疑似ランダムパターンとの３種類であり、
前記自己同期疑似ランダムパターン生成部は、
（ａ−ｂ＋１）段シフトレジスタ、（ｂ−ｄ）段シフトレジスタ、（ｄ−ｆ）段シフトレジスタ、及び（ｆ−１）段シフトレジスタからなる合計ａ段の前記シフトレジスタを有し、前記伝送路から送られてくる前記ａ段の疑似ランダムパターンの第１の入力信号、前記ｃ段の疑似ランダムパターンの第２の入力信号、又は前記ｅ段の疑似ランダムパターンの第３の入力信号を入力し、前記第１、第２又は第３の入力信号に対応した前記自己同期疑似ランダムパターンの信号を生成し、前記ａ段の疑似ランダムパターン、前記ｃ段の疑似ランダムパターン、又は前記ｅ段の疑似ランダムパターンを選択するための前記パターン選択信号に基づき、前記（ａ−ｂ＋１）段シフトレジスタにおける（ａ−ｂ＋１）段目の前記出力信号、前記（ｂ−ｄ）段シフトレジスタにおける（ｂ−ｄ）段目の前記出力信号、又は前記（ｄ−ｆ）段シフトレジスタにおける（ｄ−ｆ）段目の前記出力信号のいずれか１つを選択して出力し、
前記比較手段は、
前記自己同期疑似ランダムパターン生成部の出力信号と前記第１、第２又は第３の入力信号とを比較して一致／不一致の前記比較結果を出力することを特徴とする伝送路試験回路。
【請求項４】
請求項１又は２記載の伝送路試験回路は、更に、
前記比較結果が「一致」の場合にはカウント動作を行い、このカウント値が所定の値になると同期判定信号を出力する同期判定手段を有し、
前記同期判定信号に基づき、前記自己同期疑似ランダムパターン生成部への前記第１又は第２の入力信号の入力を切り替えることを特徴とする伝送路試験回路。
【請求項５】
請求項３記載の伝送路試験回路は、更に、
前記比較結果が「一致」の場合にはカウント動作を行い、このカウント値が所定の値になると同期判定信号を出力する同期判定手段を有し、
前記同期判定信号に基づき、前記自己同期疑似ランダムパターン生成部への前記第１、第２又は第３の入力信号の入力を切り替えることを特徴とする伝送路試験回路。
【請求項６】
請求項４又は５記載の伝送路試験回路は、更に、
異なる前記試験段数へ変更する際に、前記パターン選択信号の変化を検出して前記同期判定手段をリセットするリセット手段を有することを特徴とする伝送路試験回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、疑似ランダム（Pseudo  Random  Noise、以下「ＰＮ」という。）パターンを用いて伝送路のビット誤りの有無を確認する伝送路試験回路に関するものである。
【背景技術】
【０００２】
従来、ＰＮパターンを用いた伝送路試験回路に関する技術は、例えば、次のような文献等に記載されている。
【０００３】
【特許文献１】特開平０５−２０６９９１号公報
【特許文献２】特許２８９９８６９号公報
【０００４】
この特許文献１の図４には、伝送路を経た送受信機間のディジタル信号の品質を測定するために、送信機側より送出されたＰＮパターンを受信機側にて正常性を検査するような伝送路試験回路の技術が記載されている。この技術は、受信したｎ段のＰＮパターンをＰＮパターン生成回路に入力することにより、同じパターンを生成し、ＰＮパターン生成回路の出力信号と受信信号との排他的論理和（以下「ＥＸＯＲ」という。）を取ることにより、ビット誤りの検出を行うことが可能となるものである。
【０００５】
しかし、この伝送路試験回路では、伝送路上でバースト的なビット誤りが発生した場合に、ＰＮパターン生成回路内へ誤り信号が伝播し、その後のＰＮパターン生成回路の出力信号において断続的な誤りパターンが生成されてしまうという問題がある。
【０００６】
この問題を解決する手段として、特許文献２の図１に記載されているように、スリップ判定信号により動作する入力切り替え用のスイッチを有するＰＮパターン生成回路を設けることにより、解決することが可能である。この技術は、受信信号と受信機内のＰＮパターン生成回路との同期が取れるまでは、受信信号をＰＮパターン生成回路に入力し続け、同期判定が行われた後は、ＰＮパターン生成回路の出力側を入力側へ接続するようにスイッチを切り替えることにより、ＰＮパターン生成回路内の自己生成同期信号と受信信号との比較に切り替えるというものである。この方式であれば、受信信号にバースト的な誤りが含まれていたとしても、比較の元となる自己生成同期信号に影響を与えないため、継続して試験が可能となる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の伝送路試験回路に使用されるＰＮパターンは、（２ｎ−１）個の２進符号列で１周期をなし、有名なものとしてはＰＮ１５（生成多項式Ｘ１５＋Ｘ１４＋１）やＰＮ２３（生成多項式Ｘ２３＋Ｘ１８＋１）等のものがある。ＰＮパターンを使用した伝送路試験回路は、今日至る分野で使用されているが、伝送装置等の通信機器等においては、ＩＴＵ−Ｔ（国際電気通信連合、電気通信標準化部門）等で規格として定められたものがあり、装置の仕様によっては複数のＰＮ段数をサポート（例えば、ＰＮ１５及びＰＮ２３等を搭載）しなければならない場合がある。この例を図４（ａ）、（ｂ）に示す。
【０００８】
図４（ａ）、（ｂ）は、複数のＰＮ段数をサポートするための従来の伝送路試験回路を示す概略の構成図である。
【０００９】
この伝送路試験回路は、図４（ａ）に示す生成多項式Ｘａ＋Ｘｂ＋１用の試験回路１と、図４（ｂ）に示す生成多項式Ｘｃ＋Ｘｄ＋１用の試験回路２（但し、ａ＞ｂ＞ｃ＞ｄ）とを有している。試験回路１では、（ｂ−１）段シフトレジスタ１ａと（ａ−ｂ＋１）段シフトレジスタ１ｂとが縦続接続され、この（ａ−ｂ＋１）段シフトレジスタ１ｂの１段目出力信号と（ａ−ｂ＋１）段目出力信号とが、ＥＸＯＲゲート１ｃで比較され、この比較結果が（ｂ−１）段シフトレジスタ１ａに入力される構成になっている。
【００１０】
更に、試験回路２では、（ｄ−１）段シフトレジスタ２ａと（ｃ−ｄ＋１）段シフトレジスタ２ｂとが縦続接続され、この（ｃ−ｄ＋１）段シフトレジスタ２ｂの１段目出力信号と（ｃ−ｄ＋１）段目出力信号とが、ＥＸＯＲゲート２ｃで比較され、この比較結果が（ｄ−１）段シフトレジスタ２ａに入力される構成になっている。
【００１１】
なお、試験回路１，２は、好ましくは、バースト的なビット誤り対策として、特許文献２の技術を用いた前記方式が採用されるが、説明を簡単にするために、図示が省略されている。
【００１２】
しかしながら、このような図４（ａ）、（ｂ）の伝送路試験回路では、生成多項式毎に別々の試験回路１，２が必要になるため、試験回路１におけるａ段のシフトレジスタと、試験回路２におけるｃ段のシフトレジスタとを設けなければならず、回路規模が大きくなるという課題があった。
【００１３】
本発明の目的は、このような課題を解決し、複数のＰＮ段数をサポートする伝送路試験回路の効率的な提供を可能にするものである。
【課題を解決するための手段】
【００１４】
本発明の伝送路試験回路は、ｉ種類（但し、ｉ；２以上の整数）の生成多項式からそれぞれ生成されるｊ段（但し、ｊ；２以上の整数）のＰＮパターンにおける前記ｉ種類の試験段数の伝送路試験を行う伝送路試験回路であって、自己同期疑似ランダムパターン生成部（以下「自己同期ＰＮパターン生成部」という。）と、比較手段とを有している。
【００１５】
ここで、前記自己同期ＰＮパターン生成部は、ｋ段（但し、ｋ；２以上の整数）のシフトレジスタを有し、伝送路から送られてくる前記ｉ種類のＰＮパターンの信号を入力し、この入力信号に対応した自己同期ＰＮパターンの信号を生成し、前記ｉ種類のＰＮパターンを選択するためのパターン選択信号に基づき、前記ｋ段のシフトレジスタにおける特定の段数の出力信号を選択して出力するものである。更に、前記比較手段は、前記自己同期ＰＮパターン生成部の出力信号と前記入力信号とを比較して一致／不一致の比較結果を出力するものである。
【発明の効果】
【００１６】
本発明によれば、複数の種類のＰＮパターンを同一の自己同期ＰＮパターン生成部内の複数段のシフトレジスタで実現することが可能であり、それぞれの自己同期ＰＮパターン生成回路を分ける必要がないので、共用可能なレジスタ分だけ回路を削減できる。従って、伝送路試験回路の回路規模を縮小できる。
【発明を実施するための最良の形態】
【００１７】
本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１８】
（実施例１の構成）
図１は、本発明の実施例１における伝送路試験回路を示す概略の構成図である。
【００１９】
本実施例１の伝送路試験回路は、Ｘａ＋Ｘｂ＋１の生成多項式から生成されるａ段の擬似ランダムパターンと、Ｘｃ＋Ｘｄ＋１（但し、ａ，ｂ，ｃ，ｄ；正の整数、ａ＞ｂ＞ｃ＞ｄ）の生成多項式から生成されるｃ段の擬似ランダムパターンとを同一の回路で実現するものであって、自己同期ＰＮパターン生成部１０を有している。自己同期疑似ランダムパターン１０は、（ｄ＋１）段シフトレジスタ１１−１、（ｂ−ｄ）段シフトレジスタ１１−２、及び（ａ−ｂ＋１）段シフトレジスタ１１−３と、２入力１出力の２つのＥＸＯＲゲート１２−１，１２−２と、２入力１出力の３つのセレクタ１３−１〜１３−３とを有し、シフトレジスタ１１−１、セレクタ１３−１、シフトレジスタ１１−２、セレクタ１３−２、シフトレジスタ１１−３、ＥＸＯＲゲート１２−２、及びセレクタ１３−３からなる第１のループと、シフトレジスタ１１−１、セレクタ１３−１、シフトレジスタ１１−２、ＥＸＯＲゲート１２−１、及びセレクタ１３−３からなる第２のループとにより構成されている。
【００２０】
この自己同期疑似ＰＮパターン生成部１０には、２入力１出力の論理和（以下「ＯＲ」という。）ゲート２１、２入力１出力のセレクタ２２、比較手段（例えば、２入力１出力のＥＸＯＲゲート）２３、２入力１出力の論理積（以下「ＡＮＤ」という。）ゲート２４、及びビットエラー誤り検出用のエラー検出部２５が接続されている。更に、ＥＸＯＲゲート２３の出力側には、同期判定手段（例えば、同期判定部）３０及び同期検出部３３が接続されている。同期判定部３０は、前方保護段数カウンタである同期判定カウンタ３１、及びデコーダ３２により構成されている。同期判定カウンタ３１は、例えば、正論理のリセット信号によりリセットされる。同期検出部３３は、バースト的なビット誤りが発生すると同期検出ができなくなるので、結果的に、バースト的なビット誤りの発生を検出する機能を有している。
【００２１】
この伝送路試験回路では、例えば、送信機より送られてきたＰＮパターンのａ段（以下単に「ＰＮａ段」という。）又はＰＮパターンのｃ段（以下単に「ＰＮｃ段」という。）の受信信号ＩＮが入力部に入力される。この受信信号入力部は、自己同期ＰＮパターン生成部１０内にあるセレクタ１３−１及びセレクタ１３−２の共に０側入力端子に接続されている。セレクタ１３−２の選択信号入力端子は、同期判定部３０内におけるデコーダ３２の出力端子に接続されている。セレクタ１３−１の選択信号入力端子は、ＯＲゲート２１の出力端子に接続され、このＯＲゲート２１の一方の入力端子が、デコーダ３２の出力端子に接続され、このＯＲゲート２１の他方の反転入力端子が、パターン選択信号ＳＩの入力部に接続されている。
【００２２】
自己同期ＰＮパターン生成部１０において、シフトレジスタ１１−１の（ｄ−１）段目出力端子が、セレクタ１３−１の１側入力端子へ接続されている。セレクタ１３−１の出力端子は、シフトレジスタ１１−２の１段目の入力端子へ接続されている。シフトレジスタ１１−２の（ｂ−ｄ）段目出力端子は、セレクタ１３−２の１側入力端子へ接続されており、又、シフトレジスタ１１−２の１段目出力端子及び（ｃ−ｄ＋１）段目出力端子は、ＥＸＯＲゲート１２−１の入力端子へ共に接続されている。セレクタ１３−２の出力端子は、シフトレジスタ１１−３の１段目の入力端子に接続されている。シフトレジスタ１１−３の１段目出力端子及び（ａ−ｂ＋１）段目出力端子は、ＥＸＯＲゲート１２−２の入力端子へ共に接続されている。ＥＸＯＲゲート１２−１の出力端子は、セレクタ１３−３の１側入力端子へ接続され、ＥＸＯＲゲート１２−２の出力端子は、セレクタ１３−３の０側入力端子へ接続され、セレクタ１３−３の出力端子は、シフトレジスタ１１−１の１段目の入力端子へ接続されている。
【００２３】
セレクタ２２の１側入力端子には、シフトレジスタ１１−１の（ｄ−１）段目出力端子が接続されており、セレクタ２２の０側入力端子には、シフトレジスタ１１−２の（ｂ−ｄ）段目出力端子が接続されている。ＥＸＯＲゲート２３の入力端子には、セレクタ２２の出力端子及び受信信号ＩＮの入力部が接続されている。ＥＸＯＲゲート２３の出力端子及びデコーダ３２の出力端子は、ＡＮＤゲート２４の入力端子へ共に接続されている。又、ＥＸＯＲゲート２３の出力端子は、同期判定部３０内の同期判定カウンタ３１のカウンタリセット入力端子にも接続されている。同期判定カウンタ３１の出力端子は、デコーダ３２に接続され、このデコーダ３２から同期判定信号Ｓ３２を出力するための出力端子が、同期検出部３３及びその他前記記載の各箇所へ接続されている。ＡＮＤゲート２４の出力端子は、エラー検出部２５へ接続されている。
【００２４】
（実施例１の動作）
本実施例１における初期状態（ａ）、ＰＮａ段の受信信号ＩＮが入力される場合の動作（ｂ）、及びＰＮｃ段の受信信号ＩＮが入力される場合の動作（ｃ）を説明する。
【００２５】
（ａ）  初期状態
入力されるＰＮａ段又はＰＮｃ段の受信信号ＳＩにおいて、ａ段又はｃ段のどちらの信号が入力されてくるかについては、予め送信機側の設定と合わせられている。初期状態では、同期判定部３０にて同期判定がなされていない状態であり、シフトレジスタ１１−１〜１１−３には全てが“０”ではない状態が設定されているものとする。又、同期判定部３０内の同期判定カウンタ３１の初期値は“０”であり、デコーダ３２は同期判定カウンタ３１が所望の前方保護段数分のカウント値を出力した際に“１”をデコードするよう予め設定されているものとする。
【００２６】
（ｂ）  ＰＮａ段の受信信号ＩＮが入力される場合の動作
ＰＮａ段の受信信号ＩＮが入力される場合、パターン選択信号ＳＩとして予め“０”が入力される。この場合、ＯＲゲート２１は必然的に“１”を出力するので、セレクタ１３−１は１側入力を選択し、又、セレクタ１３−２，１３−３，２２は０側入力を選択する。これにより、自己同期ＰＮパターン生成部１０のブロックとしては、セレクタ１３−２の０側入力端子より受信信号ＩＮが入力され、シフトレジスタ１１−３、ＥＸＯＲゲート１２−２、セレクタ１３−３、シフトレジスタ１１−１、セレクタ１３−１、シフトレジスタ１１−２を通り信号がシフトされ、セレクタ２２の０側入力端子へ入力される。
【００２７】
セレクタ２２の出力信号は、受信信号ＩＮと共にＥＸＯＲゲート２３へ入力され、受信信号ＩＮとの比較が行われる。このＥＸＯＲゲート２３の２つの入力端子に同じ信号が入力されている限り、このＥＸＯＲゲート２３の出力信号は“０”となるため、同期判定カウンタ３１がカウントアップされる。同期判定カウンタ３１が所定の値となった際、デコーダ３２から出力された同期判定信号Ｓ３２が、同期検出部３３、セレクタ１３−２、ＯＲゲート２１、及びＡＮＤゲート２４に通知される。同期判定信号Ｓ３２を受けて、セレクタ１３−２は入力の選択が１側へ切り替わり、自己同期ＰＮパターン生成部１０はシフトレジスタ１１−１〜１１−３をループする回路となって、自己が生成したＰＮパターンをセレクタ２２の０側入力端子へ供給し続ける。又、ＡＮＤゲート２４は同期判定信号Ｓ３２が入力されている間、ＥＸＯＲゲート２３から出力されるバースト的なエラーを示す信号を検出することができる。
【００２８】
（ｃ）  ＰＮｃ段の受信信号ＩＮが入力される場合の動作
ＰＮｃ段の受信信号ＩＮが入力される場合、パターン選択信号ＳＩとして予め“１”が入力される。この場合、ＯＲゲート２１への入力は“０”を示すので、セレクタ１３−１は同期判定信号Ｓ３２が入力されるまで“０”側入力を選択し、又、セレクタ１３−３，２２は１側入力を選択する。これにより、自己同期ＰＮパターン生成部１０のブロックとしては、シフトレジスタ１１−２、ＥＸＯＲゲート１２−１、セレクタ１３−３、及びシフトレジスタ１１−１を通り信号がシフトされ、セレクタ２２の１側入力端子へ入力される。
【００２９】
セレクタ２２の出力信号は、受信信号ＩＮと共にＥＸＯＲゲート２３へ入力され、受信信号ＩＮとの比較が行われる。ＥＸＯＲゲート２３の２つの入力端子に同じ信号が入力されている限り、このＥＸＯＲゲート２３の出力信号は“０”となるため、同期判定カウンタ３１がカウントアップされる。同期判定カウンタ３１が所定の値となった際、デコーダ３２から出力された同期判定信号Ｓ３２が、同期検出部３３、セレクタ１３−２、ＯＲゲート２１、及びＡＮＤゲート２４に通知される。同期判定信号Ｓ３２を受けて、ＯＲゲート２１の出力信号は“１”となるため、セレクタ１３−１は入力の選択が１側へ切り替わり、自己同期ＰＮパターン生成部１０はシフトレジスタ１１−１，１１−２をループする回路となって、自己が生成したＰＮパターンをセレクタ２２の１側入力端子へ供給し続ける。又、ＡＮＤゲート２４は、同期判定信号Ｓ３２が入力されている間、ＥＸＯＲゲート２３から出力されるバースト的なエラーを示す信号を検出することができる。
【００３０】
（実施例１の適用例）
図２は、図１の具体的な適用例を示す伝送路試験回路の構成図である。
【００３１】
この伝送路試験回路では、ＰＮ２３段（生成多項式Ｘ２３＋Ｘ１８＋１）及びＰＮ１５段（生成多項式Ｘ１５＋Ｘ１４＋１）、即ちａ＝２３、ｂ＝１８、ｃ＝１５、ｄ＝１４を適用した場合の例が示されている。
【００３２】
（実施例１の効果）
本実施例１によれば、ＰＮａ段及びＰＮｃ段のＰＮパターンを同一の自己同期ＰＮパターン生成部１０内のａ段のシフトレジスタ１１−１〜１１−３で実現することが可能であり、それぞれの自己同期ＰＮパターン生成回路を分ける必要がないので、共用されるｃ段のレジスタ分だけ回路を削減できる。従って、伝送路試験回路の回路規模を縮小できる。
【実施例２】
【００３３】
（実施例２の構成）
図３は、本発明の実施例２における伝送路試験回路を示す概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３４】
本実施例２の伝送路試験回路では、同期判定カウンタ３１のリセット端子に、リセット手段（例えば、リセット回路）４０が接続されている。リセット回路４０は、異なる試験段数へ変更する際に、入力されるパターン選択信号ＳＩの変化を検出して同期判定カウンタ３１をリセットする回路であり、シフトレジスタ４１、２入力１出力のＥＸＯＲゲート４２、及び２入力１出力のＯＲゲート４３により構成されている。
【００３５】
ここで、パターン選択信号ＳＩの入力部は、シフトレジスタ４１及びＥＸＯＲゲート４２の各入力端子に接続され、そのシフトレジスタ４１の出力端子が、ＥＸＯＲゲート４２のもう一方の入力端子に接続されている。ＥＸＯＲゲート４２の出力端子は、ＯＲゲート４３の入力端子へ接続されている。ＯＲゲート４３のもう一方の入力端子は、ＥＸＯＲゲート２３の出力端子に接続され、このＯＲゲート４３の出力端子が、同期判定部３０内の同期判定カウンタ３１のリセット端子に接続されている。その他の構成は、実施例１と同様である。
【００３６】
（実施例２の動作）
実施例１においては、試験（例えば、ＰＮａ段の試験）の途中で別のＰＮ段数の試験（例えば、ＰＮｃ段の試験）に切り替える際に、同期判定カウンタ３１がリセットされないので、同期判定が解除されない。そのため、切り替える前のＰＮ段数のパターンを元に新たなＰＮ段数のパターンが自己同期ＰＮパターン生成部１０内で自己生成され、入力される受信信号ＩＮとは異なるＰＮパターンが生成され続けてしまうという不都合な点がある。
【００３７】
そこで、本実施例２では、このような不都合な点を解消するために、パターン選択信号ＳＩを切り替えた際に、シフトレジスタ４１及びＥＸＯＲゲート４２により、このＥＸＯＲゲート４２からリセットパルスＳ４２を発生させ、ＯＲゲート４３を経由して同期判定カウンタ３１のリセット端子へ与えることにより、一度同期判定状態を解除することが可能になる。これにより、自己同期ＰＮパターン生成部１０は、セレクタ１３−１又は１３−２の０側入力端子より受信信号ＩＮを入力することが可能となり、再度新たなＰＮ段数のパターンで自己同期ＰＮパターンを生成することが可能となる。
【００３８】
（実施例２の効果）
本実施例２によれば、リセット回路４０を設け、パターン選択信号ＳＩの変化を検出することにより、同期判定状態を解除しているので、新たなＰＮ段数の試験を円滑に始めることが可能となる。
【００３９】
（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【００４０】
（ａ）  図２の適用例では、ＰＮ２３段及びＰＮ１５段の２種類の試験段数の伝送路試験について説明したが、他の種類（例えば、ＰＮ９、ＰＮ１１、ＰＮ２９、ＰＮ３１等）の試験段数の伝送路試験についても、回路構成を変更することにより適用が可能である。又、３種類以上のＰＮ段数をサポートする場合についても、回路構成を変更することにより、適用が可能である。
【００４１】
３種類のＰＮ段数をサポートする場合は、図１中の自己同期ＰＮパターン生成部１０を次のように構成すれば良い。例えば、
【００４２】
生成多項式  Ｘａ＋Ｘｂ＋１から生成されるＰＮａ段
生成多項式  Ｘｃ＋Ｘｄ＋１から生成されるＰＮｃ段
【００４３】
生成多項式  Ｘｅ＋Ｘｆ＋１から生成されるＰＮｅ段（但し、ａ＞ｂ＞ｃ＞ｄ＞ｅ＞ｆ）という３つのＰＮ段数をサポートする場合、ａ−ｂ＋１段の第１のシフトレジスタ、ｂ−ｄ段の第２のシフトレジスタ、ｄ−ｆ段の第３のシフトレジスタ、及び、ｆ−１段の第４のシフトレジスタを設け、合計ａ段のシフトレジスタで、３つのＰＮ段数を実現できる。この場合、第１のシフトレジスタにおける１段目及び（ａ−ｂ＋１）段目の出力側に第１のＥＸＯＲゲートを設け、第２のシフトレジスタにおける１段目及び（ｃ−ｄ＋１）段目の出力側に第２のＥＸＯＲゲートを設け、第３のシフトレジスタにおける１段目及び（ｅ−ｆ＋１）段目の出力側に第３のＥＸＯＲゲートを設け、第１、第２及び第３のＥＸＯＲゲートの出力信号を、３入力１出力のパターン選択用セレクタ（図１中のセレクタ１３−３に相当）に入力すれば、それぞれのＰＮパターンを選択できることになる。
【００４４】
（ｂ）  図１〜図３の伝送路試験回路は、図示以外の回路構成に変更したり、あるいは、プロセッサを用いたプログラム制御（即ち、ソフトウェア）により、その伝送路試験回路と同様の機能を実現する構成にしても良い。
【００４５】
（ｃ）  実施例１、２では、伝送装置の受信機側に内蔵する伝送路試験回路について説明したが、本発明の伝送路試験回路は、伝送装置を初めとする通信機器、ひいてはディジタル機器全般における信号経路の正常性を確認する手段として適用が可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例１における伝送路試験回路を示す概略の構成図である。
【図２】図１の具体的な適用例を示す伝送路試験回路の構成図である。
【図３】本発明の実施例２における伝送路試験回路を示す概略の構成図である。
【図４】複数のＰＮ段数をサポートするための従来の伝送路試験回路を示す概略の構成図である。
【符号の説明】
【００４７】
１０      自己同期ＰＮパターン生成部
１１−１〜１１−３      シフトレジスタ
１２−１，１２−２，２３      ＥＸＯＲゲート
１３−１〜１３−３，２２      セレクタ
３０      同期判定部
４０      リセット回路
【図１】
2010045583.tif 000003
【図２】
2010045583.tif 000004
【図３】
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【図４】
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