(57)【要約】【課題】簡単な回路でラッシュカレントを抑制し、安定した電源電圧の供給を可能にする。【解決手段】  入力電源線と出力電源線との間の導通を制御する１つ以上の第１のトランジスタＴＰ１と、前記入力電源線と前記出力電源線との間の導通を制御する１つ以上の第２のトランジスタＴＰ２と、前記第１のトランジスタに接続された第１の制御線に前記１つ以上の第１のトランジスタを駆動するための第１の制御信号を供給する第１のバッファＢ１と、前記第１の制御線を介して前記第１の制御信号が供給されて前記１つ以上の第２のトランジスタを駆動するための第２の制御信号を発生して前記１つ以上の第２のトランジスタに接続された第２の制御線に供給する第２のバッファＢ２と、前記第１の制御線と前記出力電源線との間に接続された１つ以上のコンデンサＣ１とを具備したことを特徴とする。【選択図】図１
2010245403.tif 000002
【特許請求の範囲】
【請求項１】
入力電源線と出力電源線との間の導通を制御する１つ以上の第１のトランジスタと、
前記入力電源線と前記出力電源線との間の導通を制御する１つ以上の第２のトランジスタと、
前記１つ以上の第１のトランジスタに接続された第１の制御線に前記１つ以上の第１のトランジスタを駆動するための第１の制御信号を供給する第１のバッファと、
前記第１の制御線を介して前記第１の制御信号が供給されて前記１つ以上の第２のトランジスタを駆動するための第２の制御信号を発生して前記１つ以上の第２のトランジスタに接続された第２の制御線に供給する第２のバッファと、
前記第１の制御線と前記出力電源線との間に接続された１つ以上のコンデンサと
を具備したことを特徴とする半導体集積回路装置。
【請求項２】
前記第１のバッファは、前記第１の制御線に接続されて前記第１の制御信号の遷移の時定数を規定する抵抗成分を含むことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記１つ以上のコンデンサを含み前記第１の制御線に接続される容量成分は、前記第１の制御信号の遷移の時定数に基づいて設定されることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記第２のバッファからの前記第２の制御信号によって前記１つ以上の第２のトランジスタがオンとなる場合には、前記第１の制御信号を前記１つ以上の第１のトランジスタをオンにするためのレベルに強制的に変化させるドライブ回路を具備したことを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路装置。
【請求項５】
前記第１のバッファは、前記抵抗成分の抵抗値が前記入力電源線の電源電圧に応じて可変であることを特徴とする請求項２に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、待機状態にある論理ブロックを電源遮断させる低消費電力化技術等に利用して有効な半導体集積回路装置に関するものである。
【背景技術】
【０００２】
従来、半導体集積回路装置においては、種々の低消費電力化技術が採用されている。例えば、待機状態の論理ブロックへの電源供給を遮断する電源スイッチが採用されて電力消費が削減されることがある。即ち、半導体集積回路装置内部の電源（以下、仮想電源ともいう）としての仮想電源線と半導体集積回路装置の外部の電源（外部電源）との間に電源スイッチを設け、外部電源からの仮想電源線への電力供給を制御するのである。
【０００３】
待機状態の論理ブロックと活性化している論理ブロックとには、相互に異なる電源スイッチによって電力が供給される。ところで、待機状態の論理ブロックを活性化させために電源スイッチをオンにする瞬間にラッシュカレントが生じることがある。ラッシュカレントが発生すると、外部電源の電源電圧が変動し、他の活性化している論理ブロックへの電力供給も不安定となって、論理ブロックが誤動作する虞がある。
【０００４】
そこで、特許文献１においては、ラッシュカレントを防止する技術が開示されている。特許文献１の技術は、電源スイッチとしてトランジスタを採用し、トランジスタのゲートとドレインとの間をコンデンサによって接続することでラッシュカレントの発生を防止する。更に、特許文献１の技術は、制御回路を設けて、電源電圧が３０％立上るのに経過する時間と６０％立ち上がるのに経過する時間との差から、１００％立ち上がるのに要する時間を予想して、トランジスタを完全にオンさせることで、確実な電力供給を可能にしながら低消費電力化を図っている。
【０００５】
しかしながら、一括制御の電源スイッチをコンデンサで制御するのでは、電源電圧の立ち上がりの傾きを緩やかに制御するための微妙な調整が極めて困難であり、特許文献１の技術ではラッシュカレントの制御が困難である。また、特許文献１の技術では、主スイッチを完全にオンさせるタイミングを電源の立ち上がりから予想するための回路を要し、回路規模が大きいという問題点もあった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−３４６６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、簡単な回路でラッシュカレントを抑制し、安定した電源電圧の供給を可能にすることができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体集積回路装置は、入力電源線と出力電源線との間の導通を制御する１つ以上の第１のトランジスタと、前記入力電源線と前記出力電源線との間の導通を制御する１つ以上の第２のトランジスタと、前記１つ以上の第１のトランジスタに接続された第１の制御線に前記１つ以上の第１のトランジスタを駆動するための第１の制御信号を供給する第１のバッファと、前記第１の制御線を介して前記第１の制御信号が供給されて前記１つ以上の第２のトランジスタを駆動するための第２の制御信号を発生して前記１つ以上の第２のトランジスタに接続された第２の制御線に供給する第２のバッファと、前記第１の制御線と前記出力電源線との間に接続された１つ以上のコンデンサとを具備したことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、簡単な回路でラッシュカレントを抑制し、安定した電源電圧の供給を可能にすることができるという効果を有する。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施の形態に係る半導体集積回路装置を示す回路図。
【図２】横軸に時間をとり縦軸に電圧又は電流をとって、第１の実施の形態の動作を説明するための波形図。
【図３】第１の実施の形態の変形例を示す回路図。
【図４】図１の回路をＬＳＩ上に構成する場合のレイアウトを示す配置図。
【図５】図１の回路をＬＳＩ上に構成する場合のレイアウトを示す配置図。
【図６】図３の回路をＬＳＩ上に構成する場合のレイアウトを示す配置図。
【図７】本発明の第２の実施の形態を示す回路図。
【図８】横軸に時間をとり縦軸に電圧又は電流をとって、第２の実施の形態の動作を説明するための波形図。
【図９】図７の回路の具体回路の一例を示す回路図。
【図１０】図７の回路をＬＳＩ上に構成する場合のレイアウトを示す配置図。
【図１１】図７の回路をＬＳＩ上に構成する場合のレイアウトを示す配置図。
【図１２】図７の回路をＬＳＩ上に構成する場合のレイアウトを示す配置図。
【図１３】本発明の第３の実施の形態を示す回路図。
【図１４】横軸に時間をとり縦軸に電圧又は電流をとって、第３の実施の形態の動作を説明するための波形図。
【図１５】仮想基準電位線ＶＳＳＶに対する電力制御装置を示す回路図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１２】
（第１の実施の形態）
図１は本発明の第１の実施の形態に係る半導体集積回路装置を示す回路図である。図１の半導体集積回路装置は電源制御装置を構成する。半導体集積回路装置の外部に設けられた電源からの電源電圧は入力電源線としての電源線ＶＤＤを介して半導体集積回路装置に供給される。半導体集積回路装置内には、内部のロジック回路（図示省略）に電源電圧を供給するための仮想電源線ＶＤＤＶが設けられている。出力電源線としての仮想電源線ＶＤＤＶには、図示しないロジック回路が接続されている。
【００１３】
本実施の形態においては、電源線ＶＤＤと仮想電源線ＶＤＤＶとの間には、複数の電源スイッチ部Ｕ１及び複数の電源スイッチ部Ｕ２が設けられている。電源スイッチ部Ｕ１は電源線ＶＤＤと仮想電源線ＶＤＤＶとの間にドレイン・ソース路が接続されたＰＭＯＳトランジスタＴＰ１，ＴＰ２及びコンデンサＣ１によって構成される。トランジスタＴＰ１は、ゲートが制御線ＰＣ１に接続され、制御線ＰＣ１を介して供給される第１の制御信号によって、ドレイン・ソース路の導通が制御されるようになっている。
【００１４】
制御線ＰＣ１はバッファＢ２の入力端に接続され、バッファＢ２の出力端は制御線ＰＣ２に接続されている。バッファＢ２は制御線ＰＣ１を介して供給される第１の制御信号が閾値を超えることによって出力を反転させた第２の制御信号を制御線ＰＣ２に出力するようになっている。トランジスタＴＰ２は、ゲートが制御線ＰＣ２に接続され、制御線ＰＣ２を介して供給される第２の制御信号によって、ドレイン・ソース路の導通が制御されるようになっている。
【００１５】
また、電源スイッチ部Ｕ２は、電源線ＶＤＤと仮想電源線ＶＤＤＶとの間にドレイン・ソース路が接続されたＰＭＯＳトランジスタＴＰ１，ＴＰ２によって構成される。電源スイッチ部Ｕ２におけるトランジスタＴＰ１，ＴＰ２の構成は、電源スイッチ部Ｕ１におけるトランジスタＴＰ１，ＴＰ２の構成と同様である。
【００１６】
本実施の形態においては、電源スイッチ部Ｕ１には、制御線ＰＣ１と仮想電源線ＶＤＤＶとの間にコンデンサＣ１が設けられている。制御線ＰＣ１と仮想電源線ＶＤＤＶとの間の合成容量は、コンデンサＣ１の容量×電源スイッチ部Ｕ１の数によって与えられる。本実施の形態においては、電源スイッチ部Ｕ１の個数は、後述するように、制御線ＰＣ１と仮想電源線ＶＤＤＶとの間において必要な合成容量によって決定される。
【００１７】
また、トランジスタＴＰ２のトランジスタサイズは、トランジスタＴＰ１のトランジスタサイズよりも大きなサイズに設定されている。これにより、定常状態においてはトランジスタＴＰ２によって仮想電源線ＶＤＤＶに十分な電力が供給されると共に、後述するように、仮想電源線ＶＤＤＶへの電力供給の開始時には、トランジスタＴＰ１によってラッシュカレントを抑制しながら、徐々に電源電圧が立上るようになっている。
【００１８】
制御線ＰＣ１に供給する第１の制御信号はバッファＢ１から与えられる。バッファＢ１は、インバータＩ１，Ｉ２、ＰＭＯＳトランジスタＴＰ３及び複数個のＮＭＯＳトランジスタＴＮ１によって構成されている。インバータＩ１には、図示しないロジック回路への電力供給を制御するための電力制御信号が供給される。インバータＩ１は電力制御信号を反転させた反転信号ＰＥをインバータＩ２に出力し、インバータＩ２は反転信号ＰＥを反転させて出力する。
【００１９】
電源線ＶＤＤと基準電位点との間には、トランジスタＴＰ３のドレイン・ソース路及び複数のトランジスタＴＮ１の各ドレイン・ソース路が直列接続されている。複数のトランジスタＴＮ１によってオン抵抗部ＶＲが構成される。トランジスタＴＰ３のドレインとトランジスタＴＮ１のドレインとの接続点に制御線ＰＣ１が接続されるようになっている。トランジスタＴＰ３及び各トランジスタＴＮ１のゲートには、インバータＩ２からの電力制御信号が印加される。
【００２０】
次に、このように構成された実施の形態の動作について図２を参照して説明する。図２は横軸に時間をとり縦軸に電圧又は電流をとって、第１の実施の形態の動作を説明するための波形図である。図２のＶＤＤは電源線ＶＤＤの電圧、ＶＤＤＶは仮想電源線ＶＤＤＶの電圧、ＰＥは反転信号の電圧、ＰＣ１は第１の制御信号の電圧、ＰＣ２は第２の制御信号の電圧を示している。また、図２のＩ（ＶＤＤ）は、電源線ＶＤＤの電流、Ｉ（ＴＰ１）はトランジスタＴＰ１のドレイン電流、Ｉ（ＴＰ２）はトランジスタＴＰ２のドレイン電流を示している。
【００２１】
いま、図１の電力制御装置によって電力供給が制御されるロジック回路が待機状態であるものとする。この状態では、電力制御信号はローレベル（以下、Ｌレベルという）である。インバータＩ１からの反転信号ＰＥはハイレベル（以下、Ｈレベルという）であり、インバータＩ２からの電力制御信号はＬレベルである。
【００２２】
インバータＩ２の出力はトランジスタＴＰ３，ＴＮ１のゲートに供給され、トランジスタＴＰ３はオンであり、トランジスタＴＮ１はオフである。従って、制御線ＰＣ１に現れる第１の制御信号及び制御線ＰＣ２に現れる第２の制御信号は、いずれもＨレベルである。このため、トランジスタＴＰ１，ＴＰ２がオフであり、各電源スイッチＵ１及びＵ２は導通が遮断されて、電源線ＶＤＤからの電力は仮想電源線ＶＤＤＶに供給されない。
【００２３】
ここで、ロジック回路を活性化するために、電力制御信号がＬレベルからＨレベルに変化するものとする。図２に示すように、反転信号ＰＥは、時刻ｔ０のタイミングでＨレベルからＬレベルに比較的急峻に変化する。これにより、バッファＢ１を構成するトランジスタＴＰ３はオフ、トランジスタＴＮ１はオンとなり、制御線ＰＣ１の第１の制御信号はＨレベルからＬレベルに遷移する。
【００２４】
第１の制御信号は、制御線ＰＣ１に接続された容量成分と抵抗成分とに基づく時定数（以下、第１の制御信号の遷移の時定数という）で変化する。制御線ＰＣ１に接続される容量成分としては、複数のコンデンサＣ１、複数のトランジスタＴＰ１のゲート容量がある。また、制御線ＰＣ１に接続される抵抗成分としては、複数のトランジスタＴＮ１により構成されるオン抵抗部ＶＲのオン抵抗がある。即ち、第１の制御信号は、複数のコンデンサＣ１、複数のトランジスタＴＰ１のゲート容量及び複数のトランジスタＴＮ１のオン抵抗に基づいて定まる第１の制御信号の遷移の時定数に従って、ＨレベルからＬレベルに遷移する。
【００２５】
図２の（ｔ０−ｔ１）期間に示すように、第１の制御信号がＨレベルからＬレベルを変化すると、トランジスタＴＰ１が徐々にオンとなり、電源線ＶＤＤから仮想電源線ＶＤＤＶに電流が流れ始め、仮想電源線ＶＤＤＶの電圧が上昇を始める。本実施の形態においては、第１の制御信号の遷移の時定数を適宜設定しており、第１の制御信号のレベルは比較的ゆっくり変化する。
【００２６】
第１の制御信号はバッファＢ２を介して制御線ＰＣ２に供給される。バッファＢ２は、入力が閾値を超えることによって出力を反転させるので、時刻ｔ１の段階ではＨレベル出力を維持する。従って、この期間においてトランジスタＴＰ２はオフである。
【００２７】
仮想電源線ＶＤＤＶの電圧が徐々に上昇し、時刻ｔ１に到達すると、制御線ＰＣ１，電源線ＶＤＤＶ間に接続されたコンデンサＣ１によって、制御線ＰＣ１の第１の制御信号の電圧上昇が抑制され、第１の制御信号のＨレベルからＬレベルへのレベル変化が抑制される。
【００２８】
こうして、時刻ｔ１からしばらくの所定期間においては、第１の制御信号のレベルは殆ど変化せず、従って、制御線ＰＣ１に接続された各トランジスタＴＰ１は完全なオン状態とならずに、少しだけ導通した状態を維持する。即ち、電源線ＶＤＤから仮想電源線ＶＤＤＶに流れる電流は少なく、図２のＩ（ＴＰ１）及びＩ（ＶＤＤ）に示すように、ラッシュカレントは十分に抑制される。
【００２９】
仮想電源線ＶＤＤＶの電圧は緩やかに上昇し、時刻ｔ２の少し前の時刻において、仮想電源線ＶＤＤＶの電圧は電源線ＶＤＤの電圧に近づいて電圧変化が著しく小さくなる。このタイミングで制御線ＰＣ１の第１の制御信号のレベルが第１の制御信号の遷移の時定数に応じて再び低下し始める。
【００３０】
第１の制御信号のレベルが十分に低下した略時刻ｔ２に近いタイミングで、トランジスタＴＰ１が略完全にオンとなる。また、第１の制御信号のレベルが閾値を超えることで、バッファＢ２がオンとなって、時刻ｔ２のタイミングで制御線ＰＣ２の第２の制御信号がＨレベルからＬレベルに急峻に変化する。
【００３１】
これにより、各トランジスタＴＰ２がオンとなり、トランジスタＴＰ１，ＴＰ２のドレイン・ソース路を介して電源線ＶＤＤから仮想電源線ＶＤＤＶに電流が流れて、仮想電源線ＶＤＤＶの電圧は電源線ＶＤＤの電圧に略一致する。なお、図２に示すように、定常状態ではトランジスタＴＰ２に流れる電流Ｉ（ＴＰ２）の方がトランジスタＴＰ１に流れる電流Ｉ（ＴＰ１）よりも十分に大きい。
【００３２】
即ち、本実施の形態においては、仮想電源線ＶＤＤＶと制御線ＰＣ１との間にコンデンサＣ１を設けることによって、仮想電源線ＶＤＤＶの電圧上昇に伴って、第１の制御信号のレベル変化を抑制するフィードバック制御が行われる。これにより、仮想電源線ＶＤＤＶの電圧上昇中の比較的長い期間において、トランジスタＴＰ１のゲート電位は中間電位にとどまるので、トランジスタＴＰ１のドレイン・ソース路に流れる電流が抑制され、仮想電源線ＤＶＶＤに接続されているロジック回路の電源立ち上げ時に生じるラッシュカレントが抑制される。
【００３３】
また、コンデンサＣ１によって第１の制御信号のレベル変化が抑制されるので、仮想電源線ＶＤＤＶの立ち上がりからトランジスタＴＰ２がオンとなるまでの十分な遅延時間が生成される。トランジスタＴＰ２がオンすることによって仮想電源線ＶＤＤＶの立ち上がりが完了するので、仮想電源線ＶＤＤＶがゆっくりと立ち上がることになりラッシュカレントが抑制される。
【００３４】
また、トランジスタＴＰ１のゲート電圧が、仮想電源線ＶＤＤＶの電圧遷移が始まるトランジスタＴＰ１の閾値付近の中間電圧に十分な時間とどまることになるので、製造ばらつきで閾値が変動した場合でも、ばらつきに拘わらず同等のオン電流の状態が保持される。従って、本実施の形態では、素子の製造ばらつきに拘わらず、設計通りの動作が可能となる。
【００３５】
ところで、仮想電源線ＶＤＤＶの電圧遷移の開始からトランジスタＴＰ２がオンとなって、仮想電源線ＶＤＤＶの電圧が電源線ＶＤＤの電圧に到達するまでの遅延時間は、制御線ＰＣ１の第１の制御信号の変化の速度によって決定される。この変化の速度は、コンデンサＣ１の容量と、第１の制御信号の遷移の時定数とによって決定される。コンデンサＣ１は、一端が仮想電源線ＶＤＤＶに接続されて、端子電圧は０Ｖから電源線ＶＤＤと同等の電位まで遷移する。従って、コンデンサＣ１の見かけ上の容量は実際の容量の２倍に相当し、比較的小さな容量でトランジスタＴＰ２をオンさせるまでの十分な遅延時間を得ることができる。
【００３６】
ラッシュカレントを抑制することを考慮した場合には、トランジスタＴＰ２をオンさせるまでの必要な遅延時間としては、１マイクロ秒オーダーの時間が考えられる。従って、例えば、コンデンサＣ１の容量を３ｐＦ、バッファＢ１の出力がＬレベルの場合の複数のトランジスタＴＮ１によるオン抵抗を１６０ｋΩ程度に設定する。これにより、トランジスタＴＰ２がオンするまでの遅延時間を１マイクロ秒オーダーにすることができる。
【００３７】
このように本実施の形態においては、ゲート幅が異なる２種類のトランジスタを用い、ゲート幅が小さいトランジスタによって電源電圧を緩やかに立ち上げやすくすると共に、電源スイッチ部Ｕ１，Ｕ２の個数の設定によって、第１の制御信号の遷移の時定数を適宜設定することで、仮想電源線の電源電圧変化が所望の速度となるように制御する。更に、制御線と仮想電源線との間にコンデンサを設けることで、第１の制御信号をフィードバック制御してゲート幅が小さいトランジスタのゲートに中間電位を比較的長い時間供給し続けてドレイン電流の流れを抑制することでラッシュカレントの発生を防止する。
【００３８】
また、仮想電源線の電源電圧の立ち上がりが略終了すると、第１の制御信号の立ち下がりが再開されて第２の制御信号が反転し、ゲート幅が大きいトランジスタがオンとなって、仮想電源線の電源電圧が電源線の電圧に到達する。従って、本実施の形態においては、電源電圧の立ち上がりを検出する回路は不要であり、簡単な構成で、ラッシュカレントを抑制しながら、安定的に電源電圧の供給が可能である。
【００３９】
（変形例）
図３は第１の実施の形態の変形例を示す回路図である。
【００４０】
図１の実施の形態においては、トランジスタＴＰ１とトランジスタＴＰ２とのゲート幅を相互に変えることで、電源立ち上げ時にゲート幅が小さいトランジスタＴＰ１をオンにして緩やかに電圧を変化させ、電源電圧の立ち上がりの終了時にゲート幅が大きいトランジスタＴＰ２をオンにして確実な電力供給を可能にした。
【００４１】
しかし、トランジスタＴＰ１とトランジスタＴＰ２のゲート幅を同一にした場合でも、トランジスタＴＰ１の個数よりもトランジスタＴＰ２の個数を増やすことで、ゲート幅を変化させる場合と同様の効果を得ることができる。
【００４２】
図３の変形例は、トランジスタＴＰ１の個数とトランジスタＴＰ２の個数とが相互に異なる点が第１の実施の形態と異なる。トランジスタＴＰ１の個数（コンデンサＣ１の個数）とトランジスタＴＰ２の個数を適宜設定することで、第１の実施の形態と同様の作用効果を得ることができる。
【００４３】
なお、図１及び図３の例では、トランジスタＴＰ１と同数のコンデンサＣ１を設ける例を示している。電源線ＶＤＤと仮想電源線ＶＤＤＶとの間の容量は、コンデンサＣ１の容量×コンデンサＣ１の個数によって決定される。従って、コンデンサＣ１の容量を大きくすることで、コンデンサＣ１の個数を減らしても良く、例えば、１つのコンデンサＣ１のみを設けるようにしてもよい。コンデンサＣ１は、トランジスタのゲート容量及び配線容量等を含み制御線ＰＣ１に接続される合成容量が、第１の制御信号の遷移の時定数を適宜の値にするために必要な容量となるように、設けられる必要がある。
【００４４】
また同様に、トランジスタＴＰ１，ＴＰ２についても、ゲート幅を適宜設定することで、各１つずつのトランジスタＴＰ１，ＴＰ２のみを設けることも可能である。
【００４５】
また、図１及び図３の例では、第１の制御信号の遷移の時定数を決定するオン抵抗としては、トランジスタＴＮ１を複数直列接続することによって得ているが、オン抵抗を得るための構成はどのようなものであってもよい。例えば、トランジスタを並列に接続してもよく、トランジスタ以外の素子を用いてもよい。
【００４６】
図４及び図５は図１の回路をＬＳＩ上に構成する場合のレイアウトを示す配置図であり、図６は図３の回路をＬＳＩ上に構成する場合のレイアウトを示す配置図である。
【００４７】
仮想電源線ＶＤＤＶから電源供給を受けるロジック回路１１の構成領域の１辺又は複数の辺に渡って素子を配置する。
【００４８】
図４は図１の回路の配置を示している。図４のＢ１，Ｂ２は、夫々図１のバッファＢ１，Ｂ２の形成領域に対応し、図４のＴＰ１，ＴＰ２は図１のトランジスタＴＰ１，ＴＰ２の形成領域に対応し、図４のＣ１は図１のコンデンサＣ１の形成領域に対応する。これらのバッファＢ１，Ｂ２、トランジスタＴＰ１，ＴＰ２及びコンデンサＣ１が、電力供給の対象のロジック回路１１の構成領域の一辺に沿って設けられている。
【００４９】
図４ではロジック回路１１の１辺の一端にバッファＢ１及びコンデンサＣ１を配置する。また、ロジック回路１１の１辺に沿って、バッファＢ１の隣からトランジスタＴＰ１，ＴＰ２を順次繰返し配置する。ロジック回路１１の１辺の他端にバッファＢ２を配置する。
【００５０】
また、バッファＢ１の出力端を図示しない制御線ＰＣ１を介してコンデンサＣ１の一端及び各トランジスタＴＰ１のゲートに接続する。そして、制御線ＰＣ１をバッファＢ２の入力端に接続し、バッファＢ２の出力端は、図示しない制御線ＰＣ２を介して各トランジスタＴＰ２のゲートに接続する。
【００５１】
図５は素子をロジック回路１１の上下の辺に配置した例を示している。図５の上辺には、紙面左側から順に、コンデンサＣ、バッファＢ１、トランジスタＴＰ１，ＴＰ２，ＴＰ１，ＴＰ２，…を配置する。一方、図５の下辺には、紙面左側から順に、バッファＢ２、トランジスタＴＰ２，ＴＰ１，ＴＰ２，ＴＰ１，…を配置する。
【００５２】
また、図６は図３の回路の配置を示している。図６のＢ１，Ｂ２は、夫々図３のバッファＢ１，Ｂ２の形成領域に対応し、図６のＴＰ１，ＴＰ２は図３のトランジスタＴＰ１，ＴＰ２の形成領域に対応し、図６のＣ１は図３のコンデンサＣ１の形成領域に対応する。これらのバッファＢ１，Ｂ２、トランジスタＴＰ１，ＴＰ２及びコンデンサＣ１が、電力供給の対象のロジック回路１１の構成領域の一辺に沿って設けられている。
【００５３】
図６ではロジック回路１１の１辺の一端にバッファＢ１及びコンデンサＣ１を配置する。また、ロジック回路１１の１辺に沿って、バッファＢ１の隣から複数のトランジスタＴＰ１を配置する。そして、バッファＢ１の出力端を図示しない制御線ＰＣ１を介してコンデンサＣ１の一端及び各トランジスタＴＰ１のゲートに接続する。
【００５４】
また、トランジスタＴＰ１に続けてバッファＢ２を配置する。バッファＢ２に続けて複数のトランジスタＴＰ２を配置する。制御線ＰＣ１をバッファＢ２の入力端に接続し、バッファＢ２の出力端は、図示しない制御線ＰＣ２を介して各トランジスタＴＰ２のゲートに接続する。
【００５５】
なお、図４及び図６の例では、複数のコンデンサＣ１を１カ所に構成した例を示したが、複数の領域に分割して構成してもよい。
【００５６】
（第２の実施の形態）
図７は本発明の第２の実施の形態を示す回路図である。図７において図１と同一の構成要素には同一符号を付して説明を省略する。
【００５７】
第１の制御信号の遷移の時定数は、制御線ＰＣ１に接続されたオン抵抗を大きくするほど大きな値にすることができる。しかし、トランジスタＴＰ１のゲートのリーク電流によっては、比較的大きな抵抗値のオン抵抗が制御線ＰＣ１に接続されることで、第１の制御信号が基準電位まで低下せずに、トランジスタＴＰ２がオンした後もトランジスタＴＰ１が完全にオンしないことが考えられる。
【００５８】
仮に、トランジスタＴＰ１のゲートのリーク電流及びオン抵抗の影響によって、第１の制御信号が基準電位に到達しない場合には、バッファＢ２に貫通電流が流れて、電力消費量が増大することも考えられる。
【００５９】
そこで、本実施の形態においては、トランジスタＴＰ２のオン後に、トランジスタＴＰ１を完全にオンさせるためのドライブ回路１２を付加する。本実施の形態はドライブ回路１２を付加した点が第１の実施の形態と異なるのみである。
【００６０】
ドライブ回路１２はＮＭＯＳトランジスタＴＮ２及びノア回路ＮＯＲ１によって構成されている。ノア回路ＮＯＲ１には制御線ＰＣ２から第２の制御信号が与えられると共にインバータＩ１からの反転信号ＰＥも与えられる。ノア回路ＮＯＲ１は、第２の制御信号と反転信号ＰＥとのノア演算を行って、演算結果をトランジスタＴＮ２のゲートに与える。トランジスタＴＮ２は、ドレインが制御線ＰＣ１に接続され、ソースが基準電位点に接続されており、ノア回路ＮＯＲ１の出力がＨレベルになることによって導通する。これにより、第１の制御信号に対する駆動力を強化して、第１の制御信号を完全にＬレベルに遷移させるようになっている。
【００６１】
次に、このように構成された実施の形態の動作について図８を参照して説明する。図８は横軸に時間をとり縦軸に電圧又は電流をとって、第２の実施の形態の動作を説明するための波形図である。図８のＶＤＤは電源線ＶＤＤの電圧、ＶＤＤＶは仮想電源線ＶＤＤＶの電圧、ＰＥは反転信号の電圧、ＰＣ１は第１の制御信号の電圧、ＰＣ２は第２の制御信号の電圧を示している。また、図８のＩ（ＶＤＤ）は、電源線ＶＤＤの電流、Ｉ（ＴＰ１）はトランジスタＴＰ１のドレイン電流、Ｉ（ＴＰ２）はトランジスタＴＰ２のドレイン電流を示している。
【００６２】
電力制御信号がＬレベルからＨレベルに変化し、第１の制御信号がＨレベルからＬレベルに遷移してバッファＢ２の閾値を超えることで、バッファＢ２の出力が急峻に反転するまでの動作は、第１の実施の形態と同様である。制御線ＰＣ２の第２の制御信号がＨレベルからＬレベルに急峻に変化することによって、各トランジスタＴＰ２はオンとなる。
【００６３】
本実施の形態においては、第２の制御信号はノア回路ＮＯＲ１にも与えられている。図８に示すように、時刻ｔ０以降、反転信号ＰＥはＬレベルであり、第２の制御信号がＬレベルになることによって、ノア回路ＮＯＲ１の出力はＨレベルになる。これにより、トランジスタＴＮ２がオンとなり、制御線ＰＣ１は基準電位点に接続されて、図８に示すように、第１の制御信号は急峻に基準電位まで低下する。
【００６４】
これにより、トランジスタＴＰ１は強制的に完全なオン状態となる。即ち、全てのトランジスタＴＰ１，ＴＰ２が完全にオンとなって、トランジスタＴＰ１，ＴＰ２のドレイン・ソース路を介して電源線ＶＤＤから仮想電源線ＶＤＤＶに電流が流れて、仮想電源線ＶＤＤＶの電圧は電源線ＶＤＤの電圧に略一致する。
【００６５】
このように本実施の形態においては、第１の実施の形態と同様の効果が得られると共に、トランジスタＴＰ２のオン時には、第１の制御信号は確実に基準電位まで低下するので、バッファＢ２において貫通電流が流れることを防止して、消費電力が増大することを抑制することができる。また、第２の制御信号を用いた簡単な回路によって、トランジスタＴＰ１をオンさせるための信号を生成しており、本実施の形態においても比較的小さい回路規模で構成することができる。
【００６６】
図９は図７の回路の具体回路の一例を示す回路図である。
【００６７】
第２の制御信号を生成するバッファＢ２は、比較的急峻に第２の制御信号を反転させて、トランジスタＴＰ２を完全にオンにする必要がある。各トランジスタＴＰ２をオンさせるためのバッファＢ２の駆動力が不足する場合には、制御線ＰＣ２の各部にバッファを追加するようにしてもよい。図９はこの点を考慮して、制御線ＰＣ２にバッファＢ３を追加した例を示している。なお、図９においては、図７の各部に対応した回路部を破線にて囲って示してある。
【００６８】
図１０及び図１１は図７の回路をＬＳＩ上に構成する場合のレイアウトを示す配置図である。
【００６９】
図１０及び図１１のＢ１，Ｂ２は、夫々図７のバッファＢ１，Ｂ２の形成領域に対応し、図１０及び図１１のＵ１，Ｕ２は図７の電源スイッチ部Ｕ１，Ｕ２の形成領域に対応し、図１０及び図１１のＤＲＶは図７のドライブ回路１２の形成領域に対応する。これらのバッファＢ１，Ｂ２、電源スイッチ部Ｕ１，Ｕ２及びドライブ回路１２が、電力供給の対象のロジック回路１１の構成領域の一辺に沿って設けられている。
【００７０】
図１０ではロジック回路１１の１辺に沿って、バッファＢ１、ドライブ回路１２、複数の電源スイッチ部Ｕ１、電源スイッチ部Ｕ２、バッファＢ２の順に配置する。制御線ＰＣ１（図示省略）はロジック回路１１の一辺の一端に配置されたバッファＢ１とドライブ回路１２の出力端から電源スイッチ部Ｕ１のトランジスタＴＰ１のゲートへの接続や電源スイッチ部Ｕ２のトランジスタＴＰ１のゲートへの接続を経由してロジック回路１１の一辺の一端に配置されたバッファＢ２の入力端に至り、制御線ＰＣ２（図示省略）はバッファＢ２の出力端から電源スイッチ部Ｕ２のトランジスタＴＰ２のゲートへの接続や電源スイッチ部Ｕ１のトランジスタＴＰ２のゲートへの接続を経由してドライブ回路１２の入力端に至る。なお、図１０では、電源スイッチ部Ｕ１はコンデンサＣ１を含む構成である。
【００７１】
図１１の例は、図１０の配置を図３の構成に適用して、複数のトランジスタＴＰ１を相互に隣接配置すると共に、複数のトランジスタＴＰ２を相互に隣接配置した例である。
【００７２】
図１２の例は、図１０の配置を図９の構成に適用して、ロジック回路１１の上辺と下辺とに渡って配置する際にバッファ３を適宜配置した例である。なお、図１２においても、電源スイッチ部Ｕ１はコンデンサＣ１を含む構成である。
【００７３】
（第３の実施の形態）
図１３は本発明の第３の実施の形態を示す回路図である。図１３において図１と同一の構成要素には同一符号を付して説明を省略する。
【００７４】
本実施の形態は第１及び第２の実施の形態におけるオン抵抗部ＶＲに代えてオン抵抗部ＶＲ２を採用した点が上記各実施の形態と異なる。
【００７５】
電源線ＶＤＤの電源電圧が変化すると、図１等のオン抵抗部ＶＲのオン抵抗も変化してしまう。オン抵抗が変化すると、第１の制御信号の遷移の時定数が変化し、ラッシュカレントを抑制する最適な制御ができなくなってしまう。そこで、本実施の形態においては、電源電圧に応じてオン抵抗を制御可能なオン抵抗部ＶＲ２を採用することで、第１の制御信号の遷移の時定数を最適値に維持することを可能にする。
【００７６】
図１３において、オン抵抗部ＶＲ２は、複数のトランジスタＴＮ１及びＮＭＯＳトランジスタＴＮ１１，ＴＮ１２，…，ＴＮ１ｎ（ｎは自然数）によって構成される。複数のトランジスタＴＮ１はカスコード接続され、各トランジスタＴＮ１の各ソースは、夫々トランジスタＴＮ１１，ＴＮ１２，…，ＴＮ１ｎのドレインに接続される。トランジスタＴＮ１１，ＴＮ１２，…，ＴＮ１ｎのソースは共通接続されて基準電位点に接続される。複数のトランジスタＴＮ１は、ゲートにインバータＩ２からＨレベルの電力制御信号が供給されることでオンとなる。
【００７７】
トランジスタＴＮ１１，ＴＮ１２，…，ＴＮ１ｎの各ゲートには、抵抗制御信号ＣＴ１，ＣＴ２，…，ＣＴｎが与えられる。抵抗制御信号ＣＴ１，ＣＴ２，…，ＣＴｎは、いずれか１つの抵抗制御信号のみがＨレベルであり、他の抵抗制御信号はＬレベルである。トランジスタＴＮ１１，ＴＮ１２，…，ＴＮ１ｎのうちＨレベルとなった抵抗制御信号が供給されるトランジスタのみがオンとなって、オンとなったトランジスタのドレインと基準電位点とを接続する。
【００７８】
従って、トランジスタＴＮ１１がオンの場合には、トランジスタＴＮ１１，ＴＮ１２，…，ＴＮ１ｎのうちｍ番目のトランジスタＴＮ１ｍ（ｍは自然数）がオンになると、制御線ＰＣ１と基準電位点との間には、（ｍ＋１）個のＮＭＯＳトランジスタが接続されたことと等価となり、（ｍ＋１）個のトランジスタに基づくオン抵抗が得られる。
【００７９】
抵抗制御信号ＣＴ１，ＣＴ２，…，ＣＴｎは、電源線ＶＤＤの電圧が高い程、オン抵抗部ＶＲ２のオン抵抗を大きくするように値が設定され、電源線ＶＤＤの電圧が低い程、オン抵抗部ＶＲ２のオン抵抗を小さくするように値が設定される。
【００８０】
次に、このように構成された実施の形態の動作について図１４を参照して説明する。図１４は横軸に時間をとり縦軸に電圧をとって、第３の実施の形態の動作を説明するための波形図である。図１４のＶＤＤＶは仮想電源線ＶＤＤＶの電圧、ＰＥは反転信号の電圧、ＰＣ１は第１の制御信号の電圧、ＰＣ２は第２の制御信号の電圧を示している。図１４の上側の波形は電源線ＶＤＤの電圧が１．１Ｖの場合において抵抗制御信号ＣＴ４のみをＨレベルにし、他の抵抗制御信号をＬレベルにした例を示し、図１４の下側の波形は電源線ＶＤＤの電圧が０．９Ｖの場合において抵抗制御信号ＣＴ２のみをＨレベルにし、他の抵抗制御信号をＬレベルにした例を示している。なお、図１４は第２の実施の形態に適用した波形を示している。
【００８１】
電源線ＶＤＤの電圧が１．１Ｖの場合には、抵抗制御信号ＣＴ４のみをＨレベルにする。これにより、トランジスタＴＮ１４がオンとなり、オン抵抗部ＶＲ２は５個のＮＭＯＳトランジスタによるオン抵抗となる。また、電源線ＶＤＤの電圧が０．９Ｖの場合には、抵抗制御信号ＣＴ２のみをＨレベルにする。これにより、トランジスタＴＮ１２がオンとなり、オン抵抗部ＶＲ２は３個のＮＭＯＳトランジスタによるオン抵抗となる。
【００８２】
トランジスタのオン抵抗は電源電圧が高いほど小さくなり、電源電圧が低い程大きくなる。従って、電源電圧ＶＤＤの電圧が高い場合には、オン抵抗部ＶＲ２のオン抵抗も小さくなろうとし、電源電圧が低い場合にはオン抵抗は大きくなろうとする。
【００８３】
しかし、本実施の形態においては、抵抗制御信号によって、電源線ＶＤＤの電源電圧が高い場合、例えば１．１Ｖの場合には、オン抵抗部ＶＲ２は、５個のトランジスタによってオン抵抗が下がらないようにする。また、電源線ＶＤＤの電源電圧が低い場合、例えば０．９Ｖの場合には、オン抵抗部ＶＲ２は、３個のトランジスタによってオン抵抗が上がらないようにする。こうして、オン抵抗部ＶＲ２は、電源線ＶＤＤの電圧の変化に拘わらず、略一定のオン抵抗を維持する。
【００８４】
これにより、本実施の形態においては、図１４に示すように、仮想電源線ＶＤＤＶの電圧の立ち上がりからの第１の制御信号の変化は、電源線ＶＤＤの電圧の変化に拘わらず略同様となる。
【００８５】
このように本実施の形態においては、上記各実施の形態と同様の効果が得られると共に、電源線ＶＤＤの電源電圧が変化する場合でも、第１の制御信号の遷移の時定数を常に最適な値に維持させて、確実にラッシュカレントを抑制することができる。
【００８６】
なお、上記各実施の形態においては、電源線ＶＤＤの電圧から仮想電源線ＶＤＤＶに電力を供給する例について説明したが、基準電位線ＶＳＳの基準電位をＬＳＩ内の仮想基準電位線ＶＳＳＶに供給する電源制御装置にも適用可能であることは明らかである。
【００８７】
図１５はこの場合の回路を示す回路図である。図１５において図１と同一の構成要素には同一符号を付して説明を省略する。
【００８８】
図１５においては、図１の電源スイッチ部Ｕ１，Ｕ２に代えて電源スイッチ部Ｕ１１，Ｕ１２を採用する。電源スイッチ部Ｕ１１，Ｕ１２は、ＰＭＯＳトランジスタＴＰ１，ＴＰ２に代えて基準電位線ＶＳＳに接続されたＮＭＯＳトランジスタを採用する。また、図１５の例では、制御線ＰＣ１に接続されるオン抵抗部ＶＲ１は、電源線ＶＤＤと制御線ＰＣ１との間にカスコード接続された複数のＮＭＯＳトランジスタによって構成される。
【００８９】
他の構成及び作用効果は図１の実施の形態と同様である。
【００９０】
なお、図１５の回路は図１の例に適用した例を示しているが、上記各実施の形態に適用可能であることは明らかである。
【符号の説明】
【００９１】
Ｉ１，Ｉ２…インバータ、Ｕ１，Ｕ２…電源スイッチ部、Ｂ１，Ｂ２…バッファ、ＶＲ…オン抵抗部、ＴＮ１…ＮＭＯＳトランジスタ、ＴＰ１，ＴＰ２…ＰＭＯＳトランジスタ、Ｃ１…コンデンサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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