(57)【要約】【課題】特性劣化を生ずることなく、半導体装置における外部端子の割り当て変更を可能とする。【解決手段】マイクロコンピュータ（４０）は、複数の外部端子（５１−１，５１−２，５２−１，５２−２，５３−１，５３−２）と、上記外部端子を介して入力又は出力されるデータを取り扱うデータ系機能部（１１，１２）と、上記外部端子を介して入力又は出力されるクロック信号を取り扱うクロック系機能部（１３）とを含む。このとき、上記データ系機能部及び上記クロック系機能部に対する上記外部端子の割り当ての変更を可能とする端子割り当て変更回路（２１〜２３）を設ける。互いに端子割り当て仕様が異なる半導体装置間で、外部端子の配列順番を整合させることができるので、特性劣化を生ずることはない。【選択図】図１
2010010427.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ外部との間で信号の入出力を可能とする複数の外部端子と、
上記外部端子を介して入力又は出力されるデータを取り扱うデータ系機能部と、
上記外部端子を介して入力又は出力されるクロック信号を取り扱うクロック系機能部と、を含む半導体装置であって、
上記データ系機能部及び上記クロック系機能部に対する上記外部端子の割り当ての変更を可能とする端子割り当て変更回路を含むことを特徴とする半導体装置。
【請求項２】
上記半導体装置は、ＣＰＵと、上記ＣＰＵによってアクセス可能なレジスタとを含み、
上記端子割り当て変更回路は、上記レジスタの設定情報に応じて上記外部端子の割り当てを変更する請求項１記載の半導体装置。
【請求項３】
上記端子割り当て変更回路は、それぞれ上記複数の外部端子に通ずる複数の信号伝達経路を選択的に上記データ系機能部に結合可能な第１経路選択回路と、
それぞれ上記複数の外部端子に通ずる複数の信号伝達経路を選択的に上記クロック系機能部に結合可能な第２経路選択回路と、を含む請求項１又は２に記載の半導体装置。
【請求項４】
上記外部端子を、送信系と受信系とに切り替え可能な送受信回路を含む請求項１乃至３の何れか１項に記載の半導体装置。
【請求項５】
上記外部端子について、相補レベルにおけるポジティブとネガティブとの端子割り当てを変更可能なポジティブ・ネガティブ選択回路を含む請求項１乃至４の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、さらにはそれにおける複数の外部端子の機能割り当て変更技術に関する。
【背景技術】
【０００２】
複数の半導体装置間で例えば差動高速シリアル信号を通信する場合、当該半導体装置間の接続部周辺の回路や伝送路の特性が重要とされ、配線の交差などがないように半導体装置におけるの端子位置をあわせておく必要がある。半導体装置間で配線の交差などが生じた場合、伝送路の特性悪化により、差動高速シリアル信号のやり取りが不可能になる虞があるためである。
【０００３】
シリアル伝送制御装置、コンピュータシステム、および、シリアル伝送制御方法に関する従来技術として、例えば特許文献１を挙げることができる。
【０００４】
【特許文献１】特開２００５−１８２４８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のように、半導体装置における外部端子毎に信号データの割り当てや、必要機能が異なる場合、接続先と端子順番をあわせておかないと、インピーダンス不整合による波形品質の低下やＥＭＩ（電磁気妨害）の増大などの特性劣化が生じる。半導体装置間の接続部周辺の内部回路や伝送路で信号の順番を入れ替えることは特性上困難なため、通常はそれぞれの端子機能はひとつに決まってしまう。
【０００６】
このため、互いに端子割り当て仕様が異なる半導体装置間で、高速シリアル通信の必要性を生じた場合には、特性劣化を生ずることなく複数の接続先と接続することは困難とされている。
【０００７】
また、半導体装置のパッケージでの実装方法（Face-Up/Face-Down）が変わると、外部端子の接続順番が入れ替わるため、端子の配列順番が整合しなくなることから、半導体チップの作り替え作り替えが必要になる。このことは、半導体装置の製造コストの低下を阻害する。
【０００８】
尚、特許文献１によれば、差動信号対を利用した端子の配置変更が可能とされるが、上記課題を解決するものではない。
【０００９】
本発明の目的は、特性劣化を生ずることなく、半導体装置における外部端子の割り当て変更を可能とする技術を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【００１２】
すなわち、マイクロコンピュータは、それぞれ外部との間で信号の入出力を可能とする複数の外部端子と、上記外部端子を介して入力又は出力されるデータを取り扱うデータ系機能部と、上記外部端子を介して入力又は出力されるクロック信号を取り扱うクロック系機能部とを含む。このとき、上記データ系機能部及び上記クロック系機能部に対する上記外部端子の割り当ての変更を可能とする端子割り当て変更回路を設ける。互いに端子割り当て仕様が異なる半導体装置間で、外部端子の配列順番を整合させることができるので、特性劣化を生ずることはない。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１４】
すなわち、特性劣化を生ずることなく、半導体装置における外部端子の割り当て変更を可能とする技術を提供することができる。
【発明を実施するための最良の形態】
【００１５】
１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１６】
〔１〕本発明の代表的な実施の形態に係るマイクロコンピュータ（４０）は、それぞれ外部との間で信号の入出力を可能とする複数の外部端子（５１−１，５１−２，５２−１，５２−２，５３−１，５３−２）と、上記外部端子を介して入力又は出力されるデータを取り扱うデータ系機能部（１１，１２）と、上記外部端子を介して入力又は出力されるクロック信号を取り扱うクロック系機能部（１３）とを含む。このとき、上記データ系機能部及び上記クロック系機能部に対する上記外部端子の割り当ての変更を可能とする端子割り当て変更回路（２１〜２３）を設ける。上記端子割り当て変更回路は、上記データ系機能部及び上記クロック系機能部に対する上記外部端子の割り当ての変更を可能とする。上記の構成によれば、互いに端子割り当て仕様が異なる半導体装置間で、外部端子の配列順番を整合させることができるので、特性劣化を生ずることはない。
【００１７】
〔２〕上記〔１〕において、上記半導体装置に、ＣＰＵ（１１１）と、上記ＣＰＵによってアクセス可能なレジスタ１１３とを設ける。このとき、上記端子割り当て変更回路は、上記レジスタの設定情報に応じて上記外部端子の割り当てを変更するように構成することができる。
【００１８】
〔３〕上記〔１〕又は〔２〕において、上記端子割り当て変更回路は、それぞれ上記複数の外部端子に通ずる複数の信号伝達経路を選択的に上記データ系機能部に結合可能な第１経路選択回路（２１，２２）と、それぞれ上記複数の外部端子に通ずる複数の信号伝達経路を選択的に上記クロック系機能部に結合可能な第２経路選択回路（２３）とを含んで構成することができる。
【００１９】
〔４〕上記〔１〕乃至〔３〕において、上記外部端子を、送信系と受信系とに切り替え可能な送受信回路（４１〜４３）を設けることができる。
【００２０】
〔５〕上記〔１〕乃至〔４〕において、上記外部端子について、相補レベルにおけるポジティブとネガティブとの端子割り当てを変更可能なポジティブ・ネガティブ選択回路（３１〜３３）を設けることができる。
【００２１】
２．実施の形態の説明
次に、実施の形態について更に詳述する。
【００２２】
＜実施の形態１＞
図４には、本発明にかかる半導体装置の一例とされるマイクロコンピュータ（マイクロプロセッサ、データプロセッサ、あるいはデータ処理装置などと称されることもある）が示される。図４に示されるマイクロコンピュータ４０は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成され、ユーザシステムにおいて、通信相手である他の半導体装置４５との間で差動高速シリアル通信が可能に結合される。マイクロコンピュータ４０は、特に制限されないが、予め設定されたプログラムに従って所定の演算処理を実行可能なＣＰＵ（中央処理装置）１１１、バス１１２を介して上記ＣＰＵ１１１によってアクセス可能なレジスタ１１３、及び外部端子５１−１，５１−２，５２−１，５２−２，５３−１，５３−２を介して他の半導体装置４５との間で各種信号のやり取りを可能とする入出力回路４４を含む。上記半導体装置４５は外部端子４６−１，４６−２，４７−１，４７−２，４８−１，４８−２を含む。上記マイクロコンピュータ４０の外部端子５１−１，５１−２，５２−１，５２−２，５３−１，５３−２と、上記半導体装置４５の外部端子４６−１，４６−２，４７−１，４７−２，４８−１，４８−２とは、それぞれ専用の信号伝送路によって結合される。上記マイクロコンピュータ４０における外部端子５１−１，５１−２，５２−１，５２−２，５３−１，５３−２は、上記半導体装置４５の外部端子４６−１，４６−２，４７−１，４７−２，４８−１，４８−２の配列に応じて、機能変更が可能とされる。その外部端子の機能割り当ては、レジスタ１１３に設定された情報に従って入出力回路４４によって変更可能とされる。
【００２３】
図１には、上記入出力回路４４の構成例が示される。
【００２４】
上記入出力回路４４は、データＡ／Ｂ及びクロック選択回路２１〜２６、Ｐ／Ｎ（ポジティブ・ネガティブ）選択回路３１〜３３、及び送受信アナログ回路４１〜４３を含んで成る。送受信アナログ回路４１〜４３は送信回路や受信回路を含んで成る。
【００２５】
図１において、データＡ用機能部１１やデータＢ用機能部１２、クロック用機能部１３、データＡ制御部１４、データＢ制御部１５、クロック制御部１６は、マイクロコンピュータ４０内の各種機能の一例である。データＡ用機能部１１やデータＢ用機能部１２は、データ系機能部の一例とされる。データＡ用機能部１１は、外部端子を介して入力又は出力されるデータＡを取り扱う回路とされ、データＢ用機能部１１は、外部端子を介して入力又は出力されるデータＢを取り扱う回路とされる。クロック用機能部１３は、外部端子を介して入力又は出力されるクロック信号を取り扱うクロック系機能部の一例とされ、例えばクロック信号を生成するクロック生成回路とされる。データＡ制御部１４は、データＡの入力又は出力を制御する。データＢ制御部１４は、データＢの入力又は出力を制御する。クロック制御部１６はクロック信号の入力又は出力を制御する。
【００２６】
データＡ／Ｂ及びクロック選択回路２１〜２３は、信号伝送路の選択機能を有し、データＡ用機能部１１やデータＢ用機能部１２、クロック用機能部１３に対する外部端子５１−１，５１−２，５２−１，５２−２，５３−１，５３−２の割り当てを変更する機能を有する。つまり、データＡ用機能部１１に、外部端子５１−１，５１−２，５２−１，５２−２，５３−１，５３−２を選択的に割り当てることができる。また、データＢ用機能部１１に、外部端子５１−１，５１−２，５２−１，５２−２，５３−１，５３−２を選択的に割り当てることができる。さらに、クロック用機能部１３に、外部端子５１−１，５１−２，５２−１，５２−２，５３−１，５３−２を選択的に割り当てることができる。このような意味で、データＡ／Ｂ及びクロック選択回路２１〜２３を、端子割り当て変更回路と称する。この端子割り当て変更回路（データＡ／Ｂ及びクロック選択回路２１〜２３）の選択動作は、マイクロコンピュータ４０内のレジスタ１１３から出力される制御信号ＣＮＴ２によって決定される。
【００２７】
Ｐ／Ｎ選択回路３１〜３３は、上記外部端子５１−１，５１−２，５２−１，５２−２，５３−１，５３−２について、相補レベルにおけるポジティブとネガティブとの端子割り当ての変更を可能とする。例えば外部端子５１−１，５１−２によって、相補レベルの信号の入出力を可能とする外部端子対とされるとき、Ｐ／Ｎ選択回路３１によって、外部端子５１−１をポジティブとし、外部端子５１−２をネガティブに設定することができ、その逆に外部端子５１−１をネガティブとし、外部端子５１−２をポジティブに設定することができる。このことは他の外部端子について同様である。Ｐ／Ｎ選択回路３１〜３３の選択動作は、マイクロコンピュータ４０内のレジスタ１１３から出力される制御信号ＣＮＴ１によって決定される。
【００２８】
データＡ／Ｂ及びクロック選択回路２４〜２６は、上記データＡ制御部１４、データＢ制御部、及びクロック制御部１６の制御信号の供給先を送受信アナログ回路４１〜４３の何れかに選択する機能を有する。この選択動作は、マイクロコンピュータ４０内のレジスタ１１３から出力される制御信号ＣＮＴ３によって決定される。
【００２９】
送受信アナログ回路４１〜４３は、外部端子を介して信号の送信を行う送信系と、外部端子を介して信号の受信を行う受信系とに切り替えることができる。この切替は、データＡ／Ｂ及びクロック選択回路２４〜２６を介して選択的に伝達された制御信号によって行われる。
【００３０】
次に、上記の構成の動作について説明する。
【００３１】
マイクロコンピュータ４０の接続先である半導体装置４５が、図２に示されるような端子配列とされる場合の入出力回路４４内の状態は以下の通りである。
【００３２】
半導体装置４５において、外部端子４６−１がデータＡ（ポジティブ）に割り当てられ、外部端子４６−２がデータＡ（ネガティブ）に割り当てられる。また、外部端子４７−１がデータＢ（ポジティブ）に割り当てられ、外部端子４７−２がデータＢ（ネガティブ）に割り当てられる。さらに、外部端子４８−１がクロック（ポジティブ）に割り当てられ、外部端子４８−２がクロック（ネガティブ）に割り当てられる。かかる場合には、データＡ／Ｂ及びクロック選択回路２１〜２６、Ｐ／Ｎ（ポジティブ・ネガティブ）選択回路３１〜３３での選択動作により、マイクロコンピュータ４における外部端子５１−１，５１−２，５２−１，５２−２，５３−１，５３−２の割り当てが、図２に示されるように、上記半導体装置４５における外部端子の割り当てに対応するように設定される。
【００３３】
マイクロコンピュータ４０の接続先である半導体装置４５が、図３に示されるような端子配列とされる場合の入出力回路４４内の状態は以下の通りである。
【００３４】
半導体装置４５において、外部端子４６−１がデータＡ（ポジティブ）に割り当てられ、外部端子４６−２がデータＡ（ネガティブ）に割り当てられる。また、外部端子４７−１がクロック（ネガティブ）に割り当てられ、外部端子４７−２がクロック（ポジティブ）に割り当てられる。さらに、外部端子４８−１がデータＢ（ポジティブ）に割り当てられ、外部端子４８−２がデータＢ（ネガティブ）に割り当てられる。かかる場合には、データＡ／Ｂ及びクロック選択回路２１〜２６、Ｐ／Ｎ（ポジティブ・ネガティブ）選択回路３１〜３３での選択動作により、マイクロコンピュータ４における外部端子５１−１，５１−２，５２−１，５２−２，５３−１，５３−２の割り当てが、図３に示されるように、上記半導体装置４５における外部端子の割り当てに対応するように設定される。
【００３５】
この実施の形態１によれば、以下の作用効果を得ることができる。
【００３６】
（１）マイクロコンピュータ４０は、ユーザシステムにおいて、データＡ／Ｂ及びクロック選択回路２１〜２６、Ｐ／Ｎ（ポジティブ・ネガティブ）選択回路３１〜３３での選択動作により、マイクロコンピュータ４における外部端子５１−１，５１−２，５２−１，５２−２，５３−１，５３−２の割り当てを、半導体装置４５における外部端子の割り当てに対応するように変更することができる。
【００３７】
（２）上記（１）の作用効果により、ユーザシステムにおいて、端子配列順番の不整合に起因する特性劣化を回避することができる。また、端子配列順番の不整合に起因して半導体チップの作り替えを行わずに済む。
【００３８】
＜実施の形態２＞
マイクロコンピュータ４０が、図５に示されるようにパッケージに対してチップ上面（Ｆａｃｅ−Ｕｐ）となるように実装される場合と、図６に示されるようにパッケージに対してチップ下面（Ｆａｃｅ−Ｄｏｗｎ）となるように実装される場合とでは、外部端子の配列順が異なる。このため、図５に示されるようにパッケージに対してチップ上面（Ｆａｃｅ−Ｕｐ）となるように実装されたマイクロコンピュータ４０を搭載するように設計されたユーザシステムにおいては、図６に示されるようにパッケージに対してチップ下面（Ｆａｃｅ−Ｄｏｗｎ）となるように実装されたマイクロコンピュータ４０を搭載することはできない。しかし、マイクロコンピュータ４０の内部構成を図１に示されるのと同様にして外部端子の機能割り当ての変更を行うことで、図５に示されるようにパッケージに対してチップ上面（Ｆａｃｅ−Ｕｐ）となるように実装されたマイクロコンピュータ４０を搭載するように設計されたユーザシステムにおいて、図６に示されるようにパッケージに対してチップ下面（Ｆａｃｅ−Ｄｏｗｎ）となるように実装されたマイクロコンピュータ４０を搭載することができるようになる。
【００３９】
＜実施の形態３＞
図７には、別の構成例が示される。
【００４０】
図７に示されるように、半導体装置に含まれる送信回路７３が相補レベルの信号を外部端子７４，７５を介して送信するように構成されている場合、上記送信回路７３の前段に、レジスタ１１３などに設定された制御信号ＣＮＴ１により動作制御されるＰ／Ｎ（ポジティブ・ネガティブ）選択回路７２を設ける。入力信号ＩＮ１と、それがインバータ７１で論理反転された信号ＩＮ２とがＰ／Ｎ選択回路７２に入力され、このＰ／Ｎ選択回路７２の出力信号ＯＵＴ１，ＯＵＴ２が送信回路７３の入力端子に伝達される。出力端子７４，７５を介して出力される信号のポジティブ、ネガティブの関係は、Ｐ／Ｎ選択回路７２によって変更することができる。差動高速シリアル通信においては、送信回路７３の出力側で、出力信号のポジティブ、ネガティブの関係を変更するのは特性劣化を招く。これに対して、Ｐ／Ｎ選択回路７２によって出力信号のポジティブ、ネガティブの関係を変更するようにすれば、差動高速シリアル通信における特性劣化を防ぐことなく、外部端子７４，７５の割り当てを変更することができる。
【００４１】
また、図８に示されるように、半導体装置において、ドライバ８３及び送信回路８４を介して外部端子８７，８８を介して相補レベルの信号を送信する第１送信部と、ドライバ８５及び送信回路８６を介して外部端子８９，９０を介して相補レベルの信号を送信する第２送信部とが設けられる場合に、Ａ／Ｂ選択回路８１，８２を設けることで、送信データの入れ替えを行うことができる。Ａ／Ｂ選択回路８１は、ＡデータとＢデータとを選択的にドライバ８３に伝達することができ、Ａ／Ｂ選択回路８２は、ＡデータとＢデータとを選択的にドライバ８５に伝達することができる。Ａ／Ｂ選択回路８１，８２は、レジスタ１１３などに設定された制御信号ＣＮＴ２により動作制御される。かかる構成により、差動高速シリアル通信における特性劣化を伴うことなく、外部端子８７，８８，８９，９０の割り当てを変更することができる。
【００４２】
＜実施の形態４＞
図９に示されるように、外部端子９３，９４を介して相補レベルの信号が受信回路９２によって取り込まれる場合に、受信回路９２の後段にＰ／Ｎ（ポジティブ・ネガティブ）選択回路９１を設け、このＰ／Ｎ選択回路９１により、受信信号のポジティブ、ネガティブの関係を変更することができるので、入力端子９３，９４の割り当てを変更することができる。
【００４３】
また、図１０に示されるように、外部端子１０７，１０８を介して相補レベルの信号が受信回路１０５によって取り込まれ、バッファ１０３によってバッファリングされ、外部端子１０９，１１０を介して相補レベルの信号が受信回路１０６によって取り込まれ、バッファ１０４によってバッファリングされる場合において、Ａデータ、Ｂデータの振り分けを可能とするＡ／Ｂ選択回路１０１，１０２を設ける。Ａ／Ｂ選択回路１０１，１０２は、レジスタ１１３などに設定された制御信号ＣＮＴ２により動作制御される。Ａ／Ｂ選択回路１０１，１０２によってＡデータ、Ｂデータの振り分けが行われることで、入力端子１０７〜１１０の割り当てを変更することができる。
【００４４】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体装置に適用することができる。
【図面の簡単な説明】
【００４６】
【図１】本発明にかかる半導体装置の一例とされるマイクロコンピュータにおける主要部の構成例ブロック図である。
【図２】図１に示される構成の動作を示すブロック図である。
【図３】図１に示される構成の動作を示すブロック図である。
【図４】上記マイクロコンピュータの全体的な構成例ブロック図である。
【図５】上記マイクロコンピュータにおける主要部の別の構成例説明図である。
【図６】上記マイクロコンピュータにおける主要部の別の構成例説明図である。
【図７】上記マイクロコンピュータにおける主要部の別の構成例ブロック図である。
【図８】上記マイクロコンピュータにおける主要部の別の構成例ブロック図である。
【図９】上記マイクロコンピュータにおける主要部の別の構成例ブロック図である。
【図１０】上記マイクロコンピュータにおける主要部の別の構成例ブロック図である。
【符号の説明】
【００４７】
１１  データＡ機能部
１２  データＢ機能部
１３  クロック用機能部
２１〜２６  データＡ／Ｂ及びクロック選択回路
３１〜３３  Ｐ／Ｎ選択回路
４０  マイクロコンピュータ
４１〜４３  送受信アナログ回路
５１−１，５１−２，５２−１，５２−２，５３−１，５３−２  外部端子
【図１】
2010010427.tif 000003
【図２】
2010010427.tif 000004
【図３】
2010010427.tif 000005
【図４】
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【図５】
2010010427.tif 000007
【図６】
2010010427.tif 000008
【図７】
2010010427.tif 000009
【図８】
2010010427.tif 000010
【図９】
2010010427.tif 000011
【図１０】
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