(57)【要約】【課題】  モアレ低減を課題とする。【解決手段】  水平方向及び垂直方向に配列された複数の光電変換部と、加算後の信号の重心が各信号間で等ピッチになるように、前記複数の光電変換部からの同色の色成分を有する信号を加算する加算手段とを有することを特徴とする撮像装置。【選択図】  図３
2010051025.tif 000002
【特許請求の範囲】
【請求項１】
水平方向及び垂直方向に配列されるとともに、各々が光電変換部と、該光電変換部に蓄積された電荷に基づく信号を出力する画素増幅部と、を有する複数の画素と、
前記画素で生じるノイズを除去するノイズ除去部と、
前記複数の画素の各々に対応して設けられたベイヤー配列のカラーフィルタと、を有する撮像装置であって、
前記撮像装置は加算モードを備え、
前記加算モードにおいては、
前記画素配列において、隣接する５行×５列の画素からなる領域が複数あり、一の前記５行×５列の画素からなる領域の中心の画素は、他の前記５行×５列の画素からなる領域の中心の画素に対して行あるいは列に沿った方向に２画素開けて隣接しており、
各前記５行×５列の画素からなる領域においては、前記５行×５列の画素からなる領域の１、３、５行目であってかつ１、３、５列目にある画素からの信号を加算すること、
を特徴とする撮像装置。
【請求項２】
前記複数の画素の、列に対応して設けられた複数の列増幅部を有することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記撮像装置は、前記複数の画素からの信号を加算するモードと、
前記複数の画素からの信号を加算しないモードと、で動作可能であって、前記複数の画素からの信号を加算するモードにおける前記列増幅部のゲインは、前記複数の画素からの信号を加算しないモードよりも高いことを特徴とする請求項２に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被写体像を撮像する撮像装置に関する。
【背景技術】
【０００２】
近年静止画像撮影を主用途とするデジタルスチルカメラは最大画素数１０００万画素の撮像素子が使用されるようになり、また動画像撮影を主用途とするムービーカメラでも数百万画素の撮像素子が使用されるようになった。上記用途においては、高解像度が必要な高精細撮影では高画素数で、低解像度で良い場合は低画素数で撮影するのが一般的である。その時、高精細撮影では撮像素子からほぼ全画素信号が読み出され、低解像度撮影ではカメラの電池消耗を防ぐため、あるいは撮影枚数を増やすため、画素信号の間引き読み出しや、画素信号の間引きと加算の両方を行なった読み出しが行なわれている（例えば、特許文献１、特許文献２参照）。
【０００３】
特許文献１に示される実施例（公報の図３）では、４×４画素を単位として同一色を間引いて読み出し加算をしている。
【０００４】
特許文献２に示される実施例（公報の図１）では、４×４画素を１グループとして、加算前の各色の空間的色配置と、加算後の各色の空間的配置が同じになるように複数の画素信号を加算をしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−２４７６８９号公報
【特許文献２】特開平２００１−３６９２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、４×４画素の中で利用される有効画素数が少ない事である。近年の撮像素子は高画素化により単位画素サイズが小さくなり感度不足が従来以上に指摘されている。デジタルスチルカメラでは暗い被写体の撮影ではストロボ発光で感度不足は補えるが、動画像撮影では高価でかつ重い光源を使う訳にはいかずノイズが多い。また、画素信号の間引きにより画像のサンプリング周波数低下によるモアレが発生して画質劣化が甚だしい。
【０００７】
特許文献２では、１グループ内での画素信号の加算数を増やし感度は向上しているが、まだ利用していない（捨てている）画素信号があるのが問題である。また、１グループ内で加算前後での各色の空間的色配置が同じになるように複数の画素信号を加算をしているが、撮像画像を拡大してみると少しモアレが発生している問題がある。
【０００８】
上述の様に従来技術では画素信号を間引きしたために感度向上が不十分であり、かつ、空間的色配列は同じであるがモアレが発生するという課題があった。
【０００９】
本発明は従来技術の課題を解決し、高精細画像と、それより低解像度の画像を良画質で撮影できるカラー撮像装置と撮像システムを提供する事を目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、水平方向及び垂直方向に配列された複数の光電変換部と、加算後の信号の重心が各信号間で等ピッチになるように、前記複数の光電変換部からの同色の色成分を有する信号を加算する加算手段とを有することを特徴とする撮像装置を提供する。
【発明の効果】
【００１１】
本発明によれば画素信号の加算を各色信号の空間的サンプリング重心を一致させたので、モアレが低減出来た。また画素信号の加算により感度を向上させ、高速読み出しと低電力駆動が可能となった。さらに加算回路を小さく構成できたので撮像素子を安価に供給できる。
【図面の簡単な説明】
【００１２】
【図１】画素信号加算前の各色の配置例図である。
【図２】画素信号の加算後の色配置と各色毎の加算信号を示す説明図である。
【図３】撮像装置を構成する撮像素子ブロック図である。
【図４】撮像領域からの画素信号読み出し信号処理回路の一部回路図である。
【図５】加算する複数行単位での信号読み出す説明図である。
【図６】画面内で加算後信号を読み出す説明図である。
【図７】メカニカルシャッタを利用した場合の説明図である。
【図８】画素信号の読み出しと加算タイミング図である。
【図９】システム図である。
【図１０】画素部の単位画素回路図である。
【図１１】共通アンプ画素構成例図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００１４】
図１は、画素信号加算前の各色の配置例図である。図２は、画素信号の加算後の色配置と各色毎の加算信号を示す図である。
【００１５】
まず図１においての色配置例は、撮像素子の各ホトダイオード上にカラーフィルタＧ（緑）、Ｒ（赤）、Ｂ（青）が構成されているものとする。この例では、Ｇが市松状に、ＲとＢが線順次状に、別の言い方をすればＲ，Ｇ，Ｇ，Ｂの２×２＝４画素が一単位画素色配列として２次元上に配置されている。
【００１６】
本実施の形態の画素信号の加算読み出し撮影モードでは、図２−Ａに示す様に図１と同じ色配置になるように撮像素子内で画素信号が加算され、メモリされたのち撮像素子から読み出される。図２の実施例では同一色３×３＝９画素の加算例である。図２−ＢはＲｉｊ信号の加算でありｍ行、ｍ＋２行、ｍ＋４行のそれぞれＲｎ列，Ｒｎ＋２列、Ｒｎ＋４列の信号が加算される。同様に図２−ＣはＧｉ，ｊ＋１信号の加算、図２−ＤはＧｉ＋１，ｊ信号の加算、図２−ＥはＢｉ＋１，ｊ信号の加算を示す図である。この場合各色は空間的にオーバラップして加算されるが、この事により加算された各色信号間の空間的サンプリングの重心が等ピッチになり、さらに全ての画素信号が利用される。従って、空間サンプリングのずれによる画像のモアレはなくなり、また、感度（特に光ショットノイズ）は√９＝３倍改善される。例えば５００万画素数の撮像素子に本発明を応用すれば、加算後では約ＶＧＡ相当の画素数となり、高感度で高速度撮影の読み出しが可能となる。さらに低解像度が必要であれば５×５あるいは７×７と加算画素数を増しても良い。そうすればさらに高感度になる効果がある。加算画素数を増やしても後述する加算回路のメモリＣＡを加算行数分増やすだけで良い。
【００１７】
次に撮像素子の内部構成例について説明する。図３は本実施の形態の撮像装置の撮像素子ブロック図である。図において撮像領域には後述する図１０のような光電変換するホトダイオードと画素アンプなどからなる画素部がマトリックス状に配置接続されている。この撮像領域の画素部は垂直走査回路（Ｖ．ＳＲ）１０からの複数の駆動パルスにより制御される。撮像領域の奇数番目の垂直信号線はＣＤＳ，増幅回路２０−１に接続され、偶数番目の垂直信号線はＣＤＳ，増幅、メモリ回路２０−２に接続される。以後、図において撮像領域の上下の回路は同一の構成であるので、下方の回路ブロックについて説明する。画素部からの信号はＣＤＳ，増幅回路、メモリ１回路２０−１で画素部のノイズが除去され、信号成分のみが増幅されたのちメモリ１に一時蓄積される。本撮像装置が加算読み出しモードではなく、全画素読み出しモードの場合はメモリ１の信号は水平走査回路（Ｈ．ＳＲ）からの走査パルスφｈｎ（φｈｎ（１）、φｈｎ（２）、φｈｎ（３））により制御され、出力信号線に読み出される。加算読み出しモードの場合は、メモリ１の信号は加算回路３０−１に導かれる。加算回路３０−１ではメモリ１からの同一色の信号が加算される。加算された信号はメモリ２に一時蓄積後、水平走査回路（Ｈ．ＳＲ）からの走査パルスφｈｎ（ａ）により制御され、出力信号線に読み出される。
【００１８】
図１０に画素部の単位画素回路図、図４に撮像領域からの画素信号読み出し信号処理回路の一部回路図、図８に画素信号の加算タイミング図を示す。これらの図を利用して画素部からの信号読み出しと信号加算を説明するが、図４実施例では図３撮像ブロック図の中で３×３画素の加算例図を示す。
【００１９】
図１０の画素部は光電変換部であるホトダイオードＰＤ，ＰＤからの信号電荷の転送を制御する転送スイッチＭＴＸ，ＭＴＸに接続された画素アンプＭＳＦ、ＭＳＦのゲート部（フローティングディフュジョン）の残留電荷をリセットするリセットスイッチＭＲＥＳ、画素アンプから信号の転送を制御するセレクトスイッチＭＳＥＬからなる。画素アンプの電流源スイッチＭＲＶは撮像領域の外部に設けている。
【００２０】
図４の読み出し信号処理回路について説明する。垂直信号線に接続された容量ＣとクランプスイッチＭＣ、基準電圧源ＶＲ、増幅器Ａｍｐからなる回路が画素部のノイズを除去するＣＤＳ回路である。ＣＤＳされた３列の信号を一時蓄積するのがメモリ１回路のメモリ容量ＣＴ１、ＣＴ２，ＣＴ３である。メモリ１の３つの信号を加算し一時蓄積するのがメモリ容量ＣＡ１である。同様に異なる水平画素行の加算信号を一時蓄積するのがメモリ容量ＣＡ２，ＣＡ３である。これらメモリ容量ＣＡ１，ＣＡ２，ＣＡ３の信号を加算し一時蓄積するのがメモリ２回路の容量ＣＴ２である。
【００２１】
次ぎに図８のタイミングを使って説明する。任意の露光期間が過ぎるとまず各回路部のノードにある残留電荷が各パルスの制御でリセットされる。時刻ｔ１に画素アンプＭＳＦのゲート部がパルスφＲＥＳにより、メモリ１回路がパルスφＣ１，φＴＳ１により、加算部容量ＣＡ１，ＣＡ２，ＣＡ３，ＣＴ２がパルスφＡＤ４、φＣ２，φＡＤ５によりそれぞれリセットされる。時刻ｔ２ではパルスφＣ１のＯＦＦ時に画素アンプノイズがクランプ容量Ｃにクランプされ、パルスφＴＸによりホトダイオードの電荷が画素アンプを経てクランプ容量に入力される。
【００２２】
その結果画素ノイズはＣＤＳ除去され、増幅器Ａｍｐを経てメモリ１に一時蓄積される。今、垂直走査を図１におけるｍ行の走査とすれば、垂直信号線Ｖ１、Ｖ２、Ｖ３からの信号がメモリ容量ＣＴ１にはＲｍ，ｎ、ＣＴ２にはＲｍ，ｎ＋２，ＣＴ３にはＲｍ，ｎ＋４の信号がそれぞれ一時蓄積されたことになる。
【００２３】
時刻ｔ３ではパルスφＳＥＬ、φＴＳ１のＯＦＦによりｍ行画素の光電変換信号の転送が終了する。時刻ｔ４ではパルスφＴＳ２，φＡＤ１によりメモリ１の信号が加算メモリ容量ＣＡ１で加算される。
【００２４】
同様な走査と動作により時刻ｔ５ではｍ＋２行の画素信号がメモリ容量ＣＡ２に、時刻ｔ６ではｍ＋４行画素の信号がメモリ容量ＣＡ３に加算され一時蓄積される。時刻ｔ７ではメモリ容量ＣＡ１，ＣＡ２，ＣＡ３の信号がパルスφＡＤ４，φＡＤ５によりメモリ容量ＣＴ２ｎに加算される。この結果メモリ容量ＣＴ２ｎには９画素分のＲ信号が加算され加算信号Ｒｉ，ｊを得たことになる。
【００２５】
同様な動作でメモリＣＴ２ｎ＋１に９画素分のＧ信号が加算され加算信号Ｇｉ＋１，ｊを得る事ができる。この実施例では垂直方向２画素分のメモリ容量を設けているが、メモリ２は加算画素数分、例えばＶＧＡ相当数あっても良い。これは撮像システムの考え方による。全画面の画素を高速転送して任意の単位で加算しメモリ２に一時蓄積し、その信号を順次読み出しても良い。本実施の形態では図４のように、メモリ１を利用して全画素読み出しモードと加算読み出しモードに対応しており、また特に、３×３＝９画素の複数多画素の加算にも関わらずメモリ１を利用して加算を行なっているのでメモリ数が少なくて良い。これは撮像素子サイズを小さくするのに効果的である。
【００２６】
上述の９画素の加算読み出しモードでは感度が３倍（対光ショットノイズ）改善されるので、システムとしては露光量制御を行い、入射光量を約１／３に設定する。これは各ホトダイオードでの光電変換信号が１／３になる事を意味する。もし撮像素子がＣＣＤの場合は、入射光量が１／３でも９画素電荷加算により加算後の信号電荷量は３倍になる。従ってこのままでは信号の飽和が問題になる。感度と飽和特性がトレードオフになる欠点がある。
【００２７】
本実施の形態のＣＭＯＳセンサーでは信号電圧の平均値加算であるので、容量分割による信号レベルの低下を無視すれば、９画素信号の加算後も信号レベルは約１／３となる。この事は信号の飽和が３倍強化された事を意味する。しかし、信号がレベルが小さいと言う事は水平出力線に接続される（図４では省略）出力アンプのノイズがクローズアップされることになる。そこで、本発明では加算読み出しモード時、ＣＤＳ後の増幅回路Ａｍｐのアンプゲインを全画素読み出しモード時の約３倍に設定した。この結果、出力アンプのノイズを軽減する事が出来、画素信号加算による感度アップと読み出し画素数を少なくしたことによる高速読み出し、高ダイナミックレンジの維持及び低電力化を達成した。
【００２８】
加算読み出しモードでの信号読み出し方法の実施例を図５、図６、図７に示す。
図５は加算する複数行単位での信号読み出し例である。これは加算する行単位で画素から信号を読み出し、信号のメモリと加算を行なう。その後メモリから１水平走査期間に信号を外部に出力するものである。図６は、撮像領域の全画素を全面一括リセットし、露光終了後、全画面の画素信号を任意の加算単位で加算後、複数のメモリ２に、例えばＶＧＡ相当の加算画素を一時蓄積し、メモリ２から順次信号を出力するものである。図７はメカニカルシャッタを利用した場合で、撮像領域の全画素を全面一括リセットし、メカニカルシャッタで露光終了後、任意の加算単位で画素信号を加算後メモリ２から１水平走査期間に信号を外部に出力するものである。
【００２９】
撮像領域の画素部としては、図１０で一つのホトダイオードに対し一つの画素アンプ構成を上述したが、他の画素部実施例として図１１に共通アンプ画素構成を示す。これは一つの画素アンプに対し２つのポトダーオードを構成した例である。一つのアンプに対し複数のホトダイ―オードを配置させると一つのホトダイオードに対する画素アンプの面積が小さくなり、結果的にホトダイオードの開口率が向上する効果がある。
【００３０】
図９に上記撮像素子を用いたシステム概略図を示す。同図のように光学系７１を通って入射した被写体光はセンサー７２上に結像する。センサーに配置されている画素により光情報は電気信号に変換される。その電気信号は信号処理回路７３によって予め決められた方法によって信号変換処理される。信号処理された信号は記録系、通信系７４により情報記録装置により記録あるいは情報伝達される。記録あるいは転送された信号は再生系、表示系で再生や表示が行なわれる。センサー７２、信号処理回路７３はタイミング制御回路７５により制御され、タイミング制御回路７５、記録系、通信系７４、再生系、表示系７７はシステムコントロール回路７６により制御される。タイミング制御回路７５により全画素読み出しモードか加算読み出しモードかを選択する。
【００３１】
前述した全画素読み出しモードと加算読み出しモードでは水平と垂直駆動パルスが異なる。従って読み出しモード毎にセンサーの駆動タイミング、信号処理回路の解像度処理、記録系の記録画素数を変える必要がある。これらの制御はシステムコントロール回路で各読み出しモード応じて行なわれる。また、読み出しモードで加算により感度が異なる。これはシステムコントロール回路で絞り（不図示）制御を行い、また、タイミング制御回路からの制御パルス（不図示）でセンサーの増幅回路Ａｍｐゲインを上げるように切り替えて適正信号を得る。
【００３２】
本システムにより高精細撮影では全画素読み出しを行い、低解像度撮影では高感度、高速読み出し、高画質が可能となった。
【符号の説明】
【００３３】
７１  光学系
７２  センサー
７３  信号処理回路
７４  記録系、通信系
７５  タイミング制御回路
７６  システムコントロール回路
７７  再生系、表示系
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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