(57)【要約】【課題】半導体装置の出力容量を低減させる。【解決手段】ドレイン領域（Ｐ型ウェル領域５以外の素子領域）下方に位置する半導体基板１領域に複数の貫通孔１３を形成する。このような構成によれば、ドレイン領域と半導体基板１の対向面積を小さくすることができるので、ドレイン・基板間容量Cdsubが低下し、結果として、SOI型LDMOSFETの出力容量Cossを低減させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と第１絶縁層を介して半導体基板上に形成された第１導電型半導体層とからなるＳＯＩ基板と、
前記第１導電型半導体層の表面に露出するように第１導電型半導体層内に形成された第１導電型ドレイン領域と、
前記第１導電型ドレイン領域と離間して前記第１導電型半導体層の表面から前記第１絶縁層に達するように第１導電型半導体層内に形成された第２導電型ウェル領域と、
前記第２導電型ウェル領域に内包され、且つ、前記第１導電型半導体層の表面に露出するように第１導電型半導体層内に形成された第１導電型ソース領域と、
前記第１導電型ドレイン領域と電気的に接続されたドレイン電極と、
前記第１導電型ソース領域と電気的に接続されたソース電極と、
前記第１導電型ドレイン領域と前記第１導電型ソース領域との間に介在する前記第２導電型ウェル領域の表面上に第２絶縁層を介して形成されたゲート電極とを備え、
ドレイン領域下方に位置する前記半導体基板領域に複数の貫通孔が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数の貫通孔が前記半導体基板の面内方向にハニカム状に配置されていることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置において、
前記複数の貫通孔の内部に絶縁材料が充填されていることを特徴とする半導体装置。
【請求項４】
半導体基板と第１絶縁層を介して半導体基板上に形成された第１導電型半導体層とからなるＳＯＩ基板と、
前記第１導電型半導体層の表面に露出するように第１導電型半導体層内に形成された第１導電型ドレイン領域と、
前記第１導電型ドレイン領域と離間して前記第１導電型半導体層の表面から前記第１絶縁層に達するように第１導電型半導体層内に形成された第２導電型ウェル領域と、
前記第２導電型ウェル領域に内包され、且つ、前記第１導電型半導体層の表面に露出するように第１導電型半導体層内に形成された第１導電型ソース領域と、
前記第１導電型ドレイン領域と電気的に接続されたドレイン電極と、
前記第１導電型ソース領域と電気的に接続されたソース電極と、
前記第１導電型ドレイン領域と前記第１導電型ソース領域との間に介在する前記第２導電型ウェル領域の表面上に第２絶縁層を介して形成されたゲート電極とを備え、
少なくともドレイン領域の下方に位置する前記半導体基板領域が前記ドレイン電極表面に電気的に接続されたドレインパッドの下方に対応する領域を除いて除去されていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ドレインパッドの下方に対応する前記半導体基板領域はその他の半導体基板領域と連続的に繋がっていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ドレインパッドの下方に対応する前記半導体基板領域はその他の半導体基板領域と近接して連続的に繋がっていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、SOI(Silicon On Insulator)基板を利用した横型二重拡散MOS電界効果トランジスタ、いわゆるSOI型LDMOSFET(Lateral Double Diffused MOSFET)に関する。
【背景技術】
【０００２】
従来より、信号や電力をオン／オフするスイッチング素子として半導体リレーが知られている。半導体リレーは、発光ダイオード等の発光素子，フォトダイオード等の受光素子，及び受光素子の出力によりオン／オフされる半導体スイッチング素子とがパッケージに内蔵されたものである。半導体スイッチング素子としては、入力信号に対する出力信号のオフセットがなく、且つ、高耐圧のパワーMOSFETが一般的に用いられている。
【０００３】
半導体リレーに用いられる半導体スイッチング素子は、オフ時の高周波信号遮断性能に関係するリレーの出力端子間容量を小さくすることが望ましく、この出力端子間容量を決定する主成分は上述のパワーMOSFETの出力容量となる。このような背景から近年、従来のVDMOSFET(Vertical Double Diffuesed MOSFET)よりも出力容量の低減化及び集積化による小型化が可能なSOI基板を利用したLDMOSFET、いわゆるSOI型LDMOSFETを半導体スイッチング素子として用いることが提案されている（特許文献１参照）。
【特許文献１】特開平11-186555号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
SOI型LDMOSFETの寄生容量にはゲート・ドレイン間容量Cgd，ゲート・ソース間容量Cgs，ドレイン・ソース間容量Cds，ドレイン・基板間容量Cdsub，及びソース・基板間容量Cssubがあり、SOI型LDMOSFETの出力容量Cossはゲート・ドレイン間容量Cgd，ドレイン・ソース間容量Cds，及びドレイン・基板間容量Cdsubの和(Cgd+Cds+Cdsub)となる。しかしながら従来のSOI型LDMOSFETでは、ドレイン・基板間容量Cdsubが無視できる大きさではないことから、出力容量Cossをさらに低減することが困難であった。
【０００５】
本発明は、上記課題を解決するためになされたものであり、出力容量を低減させた半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１の態様に係る半導体装置は、半導体基板と第１絶縁層を介して半導体基板上に形成された第１導電型半導体層とからなるＳＯＩ基板と、第１導電型半導体層の表面に露出するように第１導電型半導体層内に形成された第１導電型ドレイン領域と、第１導電型ドレイン領域と離間して第１導電型半導体層の表面から第１絶縁層に達するように第１導電型半導体層内に形成された第２導電型ウェル領域と、第２導電型ウェル領域に内包され、且つ、第１導電型半導体層の表面に露出するように第１導電型半導体層内に形成された第１導電型ソース領域と、第１導電型ドレイン領域と電気的に接続されたドレイン電極と、第１導電型ソース領域と電気的に接続されたソース電極と、第１導電型ドレイン領域と第１導電型ソース領域との間に介在する第２導電型ウェル領域の表面上に第２絶縁層を介して形成されたゲート電極とを備え、ドレイン領域下方に位置する半導体基板領域に複数の貫通孔が形成されていることを特徴とする。
【０００７】
本発明の第２の態様に係る半導体装置は、半導体基板と第１絶縁層を介して半導体基板上に形成された第１導電型半導体層とからなるＳＯＩ基板と、第１導電型半導体層の表面に露出するように第１導電型半導体層内に形成された第１導電型ドレイン領域と、第１導電型ドレイン領域と離間して第１導電型半導体層の表面から第１絶縁層に達するように第１導電型半導体層内に形成された第２導電型ウェル領域と、第２導電型ウェル領域に内包され、且つ、第１導電型半導体層の表面に露出するように第１導電型半導体層内に形成された第１導電型ソース領域と、第１導電型ドレイン領域と電気的に接続されたドレイン電極と、第１導電型ソース領域と電気的に接続されたソース電極と、第１導電型ドレイン領域と第１導電型ソース領域との間に介在する第２導電型ウェル領域の表面上に第２絶縁層を介して形成されたゲート電極とを備え、少なくともドレイン領域下方に位置する半導体基板領域がドレイン電極表面に電気的に接続されたドレインパッドの下方に対応する領域を除いて除去されていることを特徴とする。
【発明の効果】
【０００８】
本発明に係る半導体装置によれば、ドレイン領域と半導体基板の対向面積が小さくなるので、ドレイン・基板間容量が低下し、結果として、出力容量を低減することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、本発明の第１及び第２の実施形態となる半導体装置の構成について説明する。
【００１０】
〔第１の実施形態〕
始めに、図１，図２を参照して、本発明の第１の実施形態となる半導体装置の構成について説明する。
【００１１】
本発明の第１の実施形態となる半導体装置は、単結晶シリコンにより形成された半導体基板１と、半導体基板１の一表面側に形成されたシリコン酸化膜等の絶縁層２と、絶縁層２表面に形成されたＮ型シリコン層等のＮ型半導体層３とからなるSOI構造を有する。Ｎ型半導体層３には、表面に露出するように形成されたＮ＋型ドレイン領域４と、Ｎ＋型ドレイン領域４と離間して表面から絶縁層２に達するように形成されたＰ型ウェル領域５が形成されている。Ｐ型ウェル領域５には、表面に露出するように形成されたＮ＋型ソース領域６と、Ｎ＋型ソース領域６と離間して表面に露出するように形成されたＰ＋ボディコンタクト領域７が形成されている。
【００１２】
Ｎ型半導体層３表面には、絶縁膜８を介してドレイン電極９が形成され、このドレイン電極９はＮ＋型ドレイン領域４と電気的に接続されている。Ｐ型ウェル領域５表面には、絶縁膜１０を介してソース電極１１が形成され、このソース電極１１はＮ＋型ソース領域６及びＰ＋ボディコンタクト領域７と電気的に接続されている。Ｎ＋型ドレイン領域４とＮ＋型ソース領域６との間に介在するＰ型ウェル領域５の表面上には絶縁層（図示せず）を介してゲート電極１２が形成されている。ドレイン電極９，ソース電極１１，及びゲート電極１２表面にはそれぞれ、対応する電極と電気的に接続されたドレイン電極パッドＤ，ソース電極パッドＳ，及びゲート電極パッドＧが形成されている。
【００１３】
このように本発明の第１の実施形態となる半導体装置はいわゆるSOI型LDMOSFETにより構成されている。このSOI型LDMOSFETの出力容量Cossはゲート・ドレイン間容量Cgd，ドレイン・ソース間容量Cds，及びドレイン・基板間容量Cdsubの和(Cgd+Cds+Cdsub)となる。そこで本発明の第１の実施形態となる半導体装置では、図１に示すように、ドレイン領域（Ｐ型ウェル領域５以外の素子領域）の下方に位置する半導体基板１領域に複数の貫通孔１３を形成している。このような構成によれば、ドレイン領域と半導体基板１の対向面積を小さくすることができるので、ドレイン・基板間容量Cdsubが低下し、結果として、SOI型LDMOSFETの出力容量Cossを低減させることができる。
【００１４】
なおこのような構成であっても、複数の貫通孔１３は小さい孔を複数個配列した構造であるので、半導体基板１はドレイン電極パッドＤにワイヤ配線をボンディングする際に加わる上下方向の力に十分耐え得る強度を有する。但し、図３に示すように複数の貫通孔１３をハニカム状（六角形形状）に配置することにより、半導体基板１の強度を高めるようにしてもよい。また図４に示すように、ＰＳＧ膜やＴＥＯＳ膜を形成する際等に使用される絶縁材料１４を貫通孔１３内に充填することにより、半導体基板１の強度をさらに高めるようにしてもよい。
【００１５】
〔第２の実施形態〕
次に、図５，図６を参照して、本発明の第２の実施形態となる半導体装置の構成について説明する。
【００１６】
本発明の第２の実施形態となる半導体装置の構成は、半導体基板１の構成のみが上記第１の実施形態となる半導体装置の構成と異なる。そこで以下では、半導体基板１の構成についてのみ説明し、その他の部位の説明は省略する。本実施形態では、ドレイン領域下方に位置する半導体基板１領域（領域１５）が、ドレイン電極パッドＤ直下に対応する半導体基板１領域を除いて除去されている。このような構成によれば、本発明の第１の実施形態となる半導体装置と同様に、ドレイン領域と半導体基板１の対向面積を小さくすることができるので、ドレイン・基板間容量Cdsubが低下し、結果として、SOI型LDMOSFETの出力容量Cossを低減させることができる。
【００１７】
なおこのような構成であっても、ドレイン電極パッドＤの直下に対応する半導体基板１領域は除去されていないので、半導体基板１はドレイン電極パッドＤにワイヤ配線をボンディングする際に加わる上下方向の力に十分耐え得る強度を有する。但し図７に示すようにドレイン電極パッドＤ直下に対応する半導体基板１を周囲の半導体基板１領域と連続的に繋げることにより、半導体基板１の強度を高めるようにしてもよい。またこの場合、図８に示すようにドレイン電極パッドＤの位置を周囲の半導体基板１領域と近接して配置することが望ましい。このような構成によれば、ドレイン領域と半導体基板１の対向面積をより小さくすることができるので、半導体基板１の強度を保ちながらSOI型LDMOSFETの出力容量Cossを低減させることができる。
【００１８】
以上、本発明者らによってなされた発明を適用した実施の形態について説明したが、この実施の形態による本発明の開示の一部をなす記述及び図面により本発明は限定されることはない。すなわち、上記実施の形態に基づいて当業者等によりなされる他の実施の形態、実施例及び運用技術等は全て本発明の範疇に含まれる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態となる半導体装置の構成を示す断面図である。
【図２】本発明の第１の実施形態となる半導体装置の構成を示す上面図である。
【図３】本発明の第１の実施形態となる半導体装置の第１変形例の構成を示す上面図である。
【図４】本発明の第１の実施形態となる半導体装置の第２変形例の構成を示す断面図である。
【図５】本発明の第２の実施形態となる半導体装置の構成を示す断面図である。
【図６】本発明の第２の実施形態となる半導体装置の構成を示す上面図である。
【図７】本発明の第２の実施形態となる半導体装置の第１変形例の構成を示す上面図である。
【図８】本発明の第２の実施形態となる半導体装置の第２変形例の構成を示す上面図である。
【符号の説明】
【００２０】
１：半導体基板
２：絶縁層
３：Ｎ型半導体層
４：Ｎ＋型ドレイン領域
５：Ｐ型ウェル領域
６：Ｎ＋ソース領域
７：Ｐ＋ボディコンタクト領域
８，１０：絶縁膜
９：ドレイン電極
１１：ソース電極
１２：ゲート電極
Ｄ：ドレイン電極パッド
Ｓ：ソース電極パッド
Ｇ：ゲート電極パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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