(57)【要約】【課題】ノイズの少ないＦＭ受信装置を提供する。【解決手段】アンテナと、発振回路と、位相比較回路と、チャージポンプ回路と、ループフィルタと、ＶＣＯと、ＶＣＯ発振信号を所定の周波数ごとに分周し分周発振信号を生成する第１の分周回路と、ＶＣＯ発振信号を所定の周波数ごとに分周し局部発振信号を生成する第２の分周回路とを備え、ＶＣＯはＬＣ共振回路を含まない構成のものであり、分周発振信号を位相比較回路の入力信号とするものであって、局部発振信号と電波の信号より、複数の中間周波数信号を生成するミキサと、中間周波数信号をＡ／Ｄ変換するＡ／Ｄ変換器と、Ａ／Ｄ変換器より出力された信号のうち、複数の中間周波数信号に対応するいずれか一つを選択し復調するデジタル復調器と、を備えたことを特徴とするＦＭ受信装置を提供することにより上記課題を解決する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
ＦＭ周波数の帯域の電波を受信するアンテナと、
基準となる周波数信号を発生する発振回路と、
前記周波数信号と入力信号との位相差に応じた位相差信号を生成する位相比較回路と、
前記位相差信号に基づいてチャージポンプ信号を生成するチャージポンプ回路と、
前記チャージポンプ信号を平滑化し制御信号を生成するループフィルタと、
前記制御信号に基づいた周波数のＶＣＯ発振信号を生成するＶＣＯと、
前記ＶＣＯ発振信号を所定の周波数ごとに分周し分周発振信号を生成する第１の分周回路と、
前記ＶＣＯ発振信号を所定の周波数ごとに分周し局部発振信号を生成する第２の分周回路と、
を備え、前記ＶＣＯはＬＣ共振回路を含まない構成のものであり、前記分周発振信号を前記位相比較回路の入力信号とするものであって、
前記局部発振信号と前記アンテナから受信した電波の信号より、複数の中間周波数信号を生成するミキサと、
前記複数の中間周波数信号をＡ／Ｄ変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器より出力された信号のうち、前記複数の中間周波数信号に対応するいずれか一つを選択し復調するデジタル復調器と、
を備えたことを特徴とするＦＭ受信装置。
【請求項２】
前記局部発振信号に含まれる信号の周波数間隔は、前記ＦＭ周波数帯域の所定の周波数ごとに割り当てられた周波数間隔の２倍であることを特徴とする請求項２に記載のＦＭ受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＭ受信装置に関する。
【背景技術】
【０００２】
一般に、ＦＭ受信装置等ではＰＬＬシンセサイザ回路が用いられている。ＦＭ受信機等では、高周波のＦＭ信号を受信し、これを信号処理しやすい中間周波数帯域に変換するためにＦＭ信号と中間周波数分の差の周波数を持つ信号を電圧制御発振器（ＶＣＯ）より発生させる必要がある。
【０００３】
このため、参照クロックの位相とＶＣＯにおいて発振させた発振信号を分周した比較信号の位相とを比較し、それによって得られた位相誤差信号を基にチャージポンプを動作させ、このチャージポンプの動作により得られたＶＣＯ制御電圧をもとにＶＣＯにおける発振周波数を制御している。
【０００４】
特許文献１及び２には、このようなＰＬＬシンセサイザ回路やＦＭ受信機に関する技術が開示されている。
【０００５】
図６に、一般的なＰＬＬシンセサイザ回路を用いたＦＭ受信装置の構成を示す。この図に示されるように、一般的なＰＬＬシンセサイザ回路を用いたＦＭ受信装置は、アンテナ１０１より受信した受信信号を増幅するための低雑音アンプ１０２と、中間周波数にダウンコンバートするミキサ１０３と、ダウンコンバートするための局部発振信号を生成するＰＬＬシンセサイザ回路１０４と、ダウンコンバートされた信号についてアナログフィルタ１０５を介した後、処理し復調する不図示のベースバンド部等から構成されている。ＰＬＬシンセサイザ回路１０４は、参照クロックを生成する発振器１０６と、位相周波数比較機（ＰＦＤ）１０７と、チャージポンプ（ＣＰ）１０８と、ローパスフィルタにより構成されるループフィルタ（ＬＰＦ）１０９と、ＶＣＯ１１０と、１／Ｎの周波数に分周するための整数分周器１１１から構成されている。
【０００６】
日本においては、ＦＭ放送の周波数は、０．１ＭＨｚ毎に割り当てられているため、例えば、アンテナ１０１より８０．３ＭＨｚの電波を受信した場合、ＰＬＬシンセサイザ回路１０４から出力される８０．０ＭＨｚの局部発振信号をミキサ１０３に入力することにより、０．３ＭＨｚの中間周波数信号が出力される。このため、中間周波数が単一で固定（上記例では、０．３ＭＨｚ）であれば、ＰＬＬシンセサイザ回路１０４における出力の周波数は、０．１ＭＨｚ毎に出力することが必要である。従って、このＰＬＬシンセサイザ回路１０４における発振器１０６において発振させる参照クロックは１００ｋＨｚ（０．１ＭＨｚ）となる。
【０００７】
また、ＦＭ放送の受信を行うための受信装置において、良好な受信状態を維持するためには、通常受信、復調した後の音声信号の信号対雑音比（Ｓ／Ｎ比）は、６０ｄＢ以上であることが望ましい。一般的に、ベースバンド部のＦＭ変復調におけるＳ／Ｎ比が抑えられてしまうのは、送信機及び受信機における局部発振信号の位相雑音である。局部発振信号は、ＰＬＬシンセサイザ回路により生成されるものであり、局部発振信号の位相雑音は、一般的にはＰＬＬシンセサイザ回路内部の電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）の位相雑音特性に最も大きく左右される。
【０００８】
このため、ＦＭ送受信機に用いられるＶＣＯとしては、位相差雑音特性が良い構成であることが好ましく、インダクタ（Ｌ）と容量（Ｃ）からなるＬＣ共振回路を有している場合が多い。ＦＭ送受信機におけるＰＬＬシンセサイザ回路または、これを含む半導体回路においては、ＬＣ共振回路のインダクタに関しては、チップ内部に一体として形成されることなく、外付けの部品として実装する場合がある。これは、ＦＭ放送の周波数が７６〜１０８ＭＨｚであり、ＶＣＯ出力として求められる周波数も、同様の７６〜１０８ＭＨｚまたはその倍数であり、非常に低周波であるため、インダクタンスが数百ｎＨ程度の大きなインダクタが必要である。よって、特性を維持した状態でインダクタをチップ内部に内蔵することが困難となるからである。また、近年では、ＶＣＯにおいて２〜３ＧＨｚ程度の高い周波数信号を生成し、分周して局部発振信号を生成する方法や、性能上の損失を犠牲にしてでも、小型化等のためインダクタをチップ内部に形成することが行われている。
【特許文献１】特開２００５−１３６６７２号公報
【特許文献２】特開２００８−１１８５２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、ＬＣ共振回路により構成されるＣＶＯ回路においては、前述のとおりインダクタを外付け部品として実装するか、チップ内に集積する必要がある。インダクタを外付けにした場合においては、部品点数が増加してしまい、また、製造する際に組み立て、検査の工程も増加するため、ＦＭ受信機等の価格が高価なものとなってしまうといった問題を有している。また、ＶＣＯの一部であるインダクタがチップの入出力パッドを通して外部に実装されるため雑音が混在しやすくなり、ＶＣＯの位相雑音特性が低下してしまうといった問題点も有している。
【００１０】
一方、インダクタをチップ内に集積すると、一般にインダクタ自体が大きな面積を占めてしまい、これにより、チップ全体の面積も大きくなり、製造単価を上昇させてしまう。また、現在の集積回路の製造技術では、用いられる周波数が高周波である場合、インダクタの配線損失やウエハにおいて生じる渦電流による損失等により、特性の良いインダクタを作ることができず、その結果ＶＣＯの位相雑音特性が低下してしまうという問題も有していた。
【００１１】
このため、十分に低い位相雑音特性を満足した上で、インダクタを含まない構成、即ち、ＬＣ共振回路を含まない構成のＶＣＯにより、ＰＬＬシンセサイザ回路が構成されることが、位相雑音特性上好ましい。
【００１２】
本発明は、このような問題に対しなされたものであり、インダクタを含まない構成のＶＣＯにおいて、位相雑音特性を向上させることが可能なＰＬＬシンセサイザ回路及びＦＭ受信装置を提供するものである。
【課題を解決するための手段】
【００１３】
本発明は、ＦＭ周波数の帯域の電波を受信するアンテナと、基準となる周波数信号を発生する発振回路と、前記周波数信号と入力信号との位相差に応じた位相差信号を生成する位相比較回路と、前記位相差信号に基づいてチャージポンプ信号を生成するチャージポンプ回路と、前記チャージポンプ信号を平滑化し制御信号を生成するループフィルタと、前記制御信号に基づいた周波数のＶＣＯ発振信号を生成するＶＣＯと、前記ＶＣＯ発振信号を所定の周波数ごとに分周し分周発振信号を生成する第１の分周回路と、前記ＶＣＯ発振信号を所定の周波数ごとに分周し局部発振信号を生成する第２の分周回路と、を備え、前記ＶＣＯはＬＣ共振回路を含まない構成のものであり、前記分周発振信号を前記位相比較回路の入力信号とするものであって、前記局部発振信号と前記アンテナから受信した電波の信号より、複数の中間周波数信号を生成するミキサと、前記複数の中間周波数信号をＡ／Ｄ変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器より出力された信号のうち、前記複数の中間周波数信号に対応するいずれか一つを選択し復調するデジタル復調器と、を備えたことを特徴とする。
【００１４】
また、本発明は、前記局部発振信号に含まれる信号の周波数間隔は、前記ＦＭ周波数帯域の所定の周波数ごとに割り当てられた周波数間隔の２倍であることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、インダクタを含まない構成のＶＣＯにおいて、位相雑音特性を向上させることが可能なＰＬＬシンセサイザ回路及びＦＭ受信装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
次に、本発明におけるＰＬＬシンセサイザ回路及びＦＭ受信装置の実施の形態について説明する。
【００１７】
最初に、図１及び図６に基づき発明者が本実施の形態に至るまでに検討及び考察した内容について説明する。
【００１８】
通常、ＰＬＬシンセサイザ回路１０４においては、ループフィルタ１０９によって応答特性、安定性が決定される。ＰＬＬシンセサイザ回路１０４におけるループフィルタ１０９の帯域とスプリアス及びＶＣＯ１１０に起因するＰＬＬシンセサイザ回路１０４の出力における位相雑音との関係は、ループフィルタ１０９の帯域を狭くする程、スプリアスは減衰するが、ＶＣＯ１１０に起因する位相雑音は増大する。また、ループフィルタ１０９の帯域を広くする程、スプリアスは増大するが、ＶＣＯ１１０に起因する位相雑音は減衰する。
【００１９】
ここで、図１に用いられるループフィルタ１０９の周波数の帯域とＶＣＯ１１０に起因する位相雑音（シングルサイドバンド位相雑音：ＳＳＢ位相雑音）との関係を示す。具体的には、帯域が２０ｋＨｚのループフィルタと、帯域が４０ｋＨｚのループフィルタと、帯域が８０ｋＨｚのループフィルタを各々用いた場合の周波数と位相雑音の関係を示すものである。一般に、ＶＣＯ１１０に起因する位相雑音は、キャリアからの周波数オフセット（横軸）が高い領域では、周波数オフセットの増加に従い減少するが、ループフィルタ１０９の帯域以下では一定値以上の値となる。図に示されるように、ループフィルタ１０９の帯域が、８０ｋＨｚ、４０ｋＨｚ、２０ｋＨｚの順に狭帯化するに従い、ＶＣＯ１１０に起因する位相雑音が大きくなる。
【００２０】
このような、ＰＬＬシンセサイザ回路１０４のループフィルタ１０９の帯域と、スプリアス及びＶＣＯ１１０に起因する位相雑音との関係になることは、以下に説明される。
【００２１】
主要なスプリアス発生の原因のひとつとしては、定常状態でチャージポンプ１０８によって参照クロックと同じ同期で生じる誤差出力が挙げられる。これは、参照クロック周波数と同じ周波数オフセットを有するスプリアスとして観測される。このスプリアスは参照クロックと整数分周回路１１１からの出力である信号とが、ほぼ同期した定常状態において、チャージポンプ１０８の電流原の電流値に微小な誤差が生じることや、チャージポンプ１０８の切り替え時に瞬間的に流れる過剰な電流によって誤差が生じることによるものである。このスプリアスは、ＰＬＬシンセサイザ回路１０４の内部の帰還によって減衰させることが可能であり、ループフィルタ１０９の帯域は、このスプリアスを十分に減衰できるように設定されている。
【００２２】
一方、ＶＣＯ１１０に起因する位相雑音は、周波数オフセットが、ループフィルタ１０９の帯域以下では減衰し、帯域外の高周波ではそのまま出力されることによるものである。よって、同じＶＣＯ１１０を用いてもループフィルタ１０９の帯域を広くすればするほど、ＰＬＬシンセサイザ回路１０４の位相雑音を低減することができる。よって、ＰＬＬシンセサイザ回路１０４において発振器１０６により発生させる参照クロック周波数を高くし、スプリアスの発生原因である誤差を低減する機能をチャージポンプ１０８が有すれば、ループフィルタ１０９をより広帯域化することができる。
【００２３】
ここで、中間周波数を単一固定ではなく、複数の中間周波数の中から選択することができるものとすれば、ＰＬＬシンセサイザ回路１０４の周波数が一定であっても、中間周波数を変化させることにより選局することが可能である。具体的には、参照クロックの周波数を高く設定することによりＰＬＬシンセサイザ回路１０４の切り替えステップの周波数幅を広げることができるのである。また、ＰＬＬシンセサイザ回路１０４で生じるスプリアスの発生源であるチャージポンプ１０８で、電流源の電流値を補正する回路やスイッチ切り替えの瞬間に流れる電流を減少する回路を用いれば、発生するスプリアスを低減することができ、ループフィルタ１０９の帯域をより広くできるようになる。
【００２４】
以上の考えに基づき、本発明はスプリアスを低減させ、かつ、ＶＣＯ１１０に起因する位相雑音を減衰させることを可能としたものである。
【００２５】
（第１の実施の形態）
図２に、第１の実施の形態におけるＰＬＬシンセサイザ回路及びＦＭ受信装置のブロック図を示す。本実施の形態におけるＰＬＬシンセサイザ回路は、インダクタを含まない構成、即ち、ＬＣ共振回路を含まない構成のものである。
【００２６】
本実施の形態におけるＦＭ受信装置は、アンテナ１１より受信した受信信号を増幅するための低雑音アンプ１２と、中間周波数にダウンコンバートするミキサ１３と、ダウンコンバートするための局部発振信号を生成するＰＬＬシンセサイザ回路１４と、ダウンコンバートされた信号において余分な周波数成分を除去するためのアナログフィルタ１５と、ダウンコンバートされた信号であるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器１６と、Ａ／Ｄ変換器１６により変換されたデジタル信号において、高長波成分となるノイズ成分を除去するためのデジタルフィルタ１７と、デジタル復調器１８により構成されている。
【００２７】
また、本実施の形態におけるＰＬＬシンセサイザ回路１４は、参照クロックとなる周波数信号を生成する発振器２１と、位相周波数比較器（ＰＦＤ）２２と、位相周波数比較器２２の出力である位相差信号に基づいてチャージポンプ信号を生成するチャージポンプ（ＣＰ）２３と、チャージポンプ信号の高周波成分を除去し制御信号を生成するためのローパスフィルタにより構成されるループフィルタ（ＬＰＦ）２４と、制御信号である電圧値に基づいた周波数のＶＣＯ発振信号を生成するＶＣＯ２５と、ＶＣＯ発振信号を１／Ｎの周波数に分周し分周発振信号を生成するための第１の分周回路である整数分周器２６と、整数分周器２６とは別に、ＶＣＯ２５からの出力を１／４の周波数に分周するための第２の分周回路である出力分周器２７により構成されている。第１の分周回路である整数分周器２６からの出力は、位相周波数比較器２２に入力することによりフィードバックがかけられ、発振器２１より入力した参照クロックとなる周波数信号との位相差が比較されて位相差信号として出力される。尚、ＶＣＯ２５には、ＬＣ共振回路は含まれてはいない。
【００２８】
本実施の形態では、発振器２１において８００ＭＨｚの周波数の周波数信号を発生させることにより、ＰＬＬシンセサイザ回路１４の出力周波数は、０．２ＭＨｚごとの周波数が出力される。一方、アンテナ１１において、受信した電波の周波数が８０．３ＭＨｚの電波と、８０．４ＭＨｚの電波である場合、ＰＬＬシンセサイザ回路１４から出力される８０．０ＭＨｚの信号をミキサ１３に入力することにより、０．３ＭＨｚと０．４ＭＨｚの中間周波数信号が生成される。この生成された２つの中間周波数信号は、アナログフィルタ１５、Ａ／Ｄ変換器１６、デジタルフィルタ１７を介した後、デジタル復調器１８に入力される。デジタル復調器１８では、０．３ＭＨｚと０．４ＭＨｚの中間周波数信号に対応する信号のうちいずれか一つを選択することにより選局され復調される。
【００２９】
次に、本実施の形態におけるＰＬＬシンセサイザ回路１４のチャージポンプ２３の構成について説明する。本実施の形態におけるチャージポンプ２３は、電流源となるＰ型ＦＥＴ３１と、ＵＰスイッチとなるＰ型ＦＥＴ３２と、ＤＯＷＮ（図中ＤＷ）スイッチとなるＮ型ＦＥＴ３３と、電流源となるＮ型ＦＥＴ３４とを直列に接続した構成のものである。この構成のチャージポンプ２３は、ＵＰスイッチとなるＰ型ＦＥＴ３２がオン状態となっている間は、チャージポンプ２３の出力（ＣＰＯＵＴ）からは電流が供給され、ＤＯＷＮ（ＤＷ）スイッチとなるＮ型ＦＥＴ３３がオン状態となっている間は、チャージポンプ２３の出力（ＣＰＯＵＴ）より電流が引き抜かれる。
【００３０】
（第２の実施の形態）
第２の実施の形態は、第１の実施の形態におけるチャージポンプ２３の構成が異なる構成のものである。
【００３１】
図４に基づき、本実施の形態におけるチャージポンプ２３の構成について説明する。
【００３２】
本実施の形態におけるチャージポンプ２３は、電流源となるＰ型ＦＥＴ４１と、ＵＰスイッチとなるＰ型ＦＥＴ４２と、ＤＯＷＮ（ＤＷ）スイッチとなるＮ型ＦＥＴ４３と、電流源となるＮ型ＦＥＴ４４とを直列に接続し、Ｐ型ＦＥＴ４２及びＮ型ＦＥＴ４３と補完的に作用するＰ型ＦＥＴ４５及びＮ型ＦＥＴ４６が設けられている。Ｐ型ＦＥＴ４５の入力には、ＵＰスイッチとなるＰ型ＦＥＴ４２に入力される信号の反転信号が、Ｎ型ＦＥＴ４６の入力には、ＤＯＷＮ（ＤＷ）スイッチとなるＮ型ＦＥＴ４３に入力される信号の反転信号が、それぞれ入力されている。
【００３３】
このような構成にすることにより、ＵＰスイッチとなるＰ型ＦＥＴ４２がオン状態となるときは、Ｐ型ＦＥＴ４５はオフ状態となり、ＵＰスイッチとなるＰ型ＦＥＴ４２がオフ状態となるときは、Ｐ型ＦＥＴ４５はオン状態となる。同様に、ＤＯＷＮ（ＤＷ）スイッチとなるＮ型ＦＥＴ４３がオン状態となるときは、Ｎ型ＦＥＴ４６はオフ状態となり、ＤＯＷＮ（ＤＷ）スイッチとなるＮ型ＦＥＴ４３がオフ状態となるときは、Ｎ型ＦＥＴ４６はオン状態となる。これにより、電流源となるＰ型ＦＥＴ４１及びＮ型ＦＥＴ４４には一定の電流が流れるため、Ｐ型ＦＥＴ４１及びＮ型ＦＥＴ４４におけるドレイン電圧は各々一定に保たれ、オン、オフのスイッチ切り替え時に、電流源となるＰ型ＦＥＴ４１及びＮ型ＦＥＴ４４におけるドレイン−ソース間の寄生容量により過剰な電流が流れることを防ぐことが可能となる。
【００３４】
また、アンプ４７が設けられており、アンプ４７の一方の入力は、Ｐ型ＦＥＴ４２とＮ型ＦＥＴ４３との接点と接続されており、アンプ４７の出力は、Ｐ型ＦＥＴ４５とＮ型ＦＥＴ４６との接点とアンプ４７の他方の入力と接続されている。これにより、アンプ４７によってノード５３とノード５４とにおける電圧の値は同一に保たれるため、Ｐ型ＦＥＴ４２及びＮ型ＦＥＴ４３と、Ｐ型ＦＥＴ４５及びＮ型ＦＥＴ４６とは、どちらも常に同じ動作点を保つことが可能となる。
【００３５】
さらに、Ｐ型ＦＥＴ４８と、Ｐ型ＦＥＴ４９と、Ｎ型ＦＥＴ５０と、Ｎ型ＦＥＴ５１とを直列に接続したレプリカ回路が設けられている。このレプリカ回路は、Ｐ型ＦＥＴ４１のゲートとＰ型ＦＥＴ４８のゲートが接続されており、Ｎ型ＦＥＴ４４のゲートとＮ型ＦＥＴ５１のゲートが接続されている。また、アンプ５２が設けられており、アンプ５２の一方の入力は、Ｐ型ＦＥＴ４５とＮ型ＦＥＴ４６との接点と接続されており、他方の入力は、Ｐ型ＦＥＴ４９とＮ型ＦＥＴ５０との接点と接続されており、アンプ５２の出力は、Ｐ型ＦＥＴ４１のゲート及びＰ型ＦＥＴ４８のゲートと接続されている。
【００３６】
このようなレプリカ回路が設けられていない場合には、電流源となるＰ型ＦＥＴ４１及びＮ型ＦＥＴ４４の電流値は、チャネル長変調効果の影響により、出力ノード５３の電圧値により異なってくるため、チャージポンプの出力（ＣＰＯＵＴ）における吐き出し電流と吸い込み電流とが異なるため定常誤差を生じてしまう。しかしながら、上述のようなレプリカ回路を設けることによりノード５５における電圧とノード５４における電圧とを同一の値となるように、アンプ５２を用いて制御することが可能となり、定常誤差の発生を防ぐことができる。具体的には、アンプ５２により、電流原であるＰ型ＦＥＴ４１とＰ型ＦＥＴ４８を制御し、電流原であるＰ型ＦＥＴ４１と電流原であるＮ型ＦＥＴ４４の電流値を常に同一に保つことが可能となる。
【００３７】
次に、図５に第１の実施の形態において用いたチャージポンプの出力波形（ｉｐ１）と、第２の実施の形態において用いたチャージポンプの出力波形（ｉｐ２）とを示す。具体的には、参照クロックと整数分周器２６からの出力とが、位相周波数比較器２２に完全に同期して入力した場合におけるチャージポンプの出力波形である。出力電流が常にゼロとすることによりスプリアスの発生を防ぐ理想的な動作である。第２の実施の形態におけるチャージポンプの方が、出力電流は少なくなっており、スプリアスは低減される。
【００３８】
以上、本発明の実施に係る形態について説明したが、上記内容は、発明の内容を限定するものではない。
【図面の簡単な説明】
【００３９】
【図１】帯域の異なるループフィルタとＶＣＯにおける位相雑音との関係図
【図２】第１の実施の形態におけるＰＬＬシンセサイザ回路の構成図
【図３】第１の実施の形態において用いるチャージポンプの回路図
【図４】第２の実施の形態において用いるチャージポンプの回路図
【図５】本発明において用いたチャージポンプの出力波形図
【図６】従来のＰＬＬシンセサイザ回路の構成図
【符号の説明】
【００４０】
１１    アンテナ
１２    低雑音アンプ
１３    ミキサ
１４    ＰＬＬシンセサイザ回路
１５    アナログフィルタ
１６    Ａ／Ｄ変換器
１７    デジタルフィルタ
１８    デジタル復調器
２１    発振器
２２    位相周波数比較器（ＰＦＤ）
２３    チャージポンプ（ＣＰ）
２４    ループフィルタ（ＬＰＦ）
２５    ＶＣＯ
２６    整数分周器
２７    出力分周器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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