(57)【要約】      （修正有）【課題】ディジタルーアナログ変換器における直流オフセット補正のための方法及び装置を提供する。【解決手段】負のディジタル帰還ループは送信に先立ってアナログ送信信号から直流オフセットエラーを取り除くために使用される。ディジタル帰還ループは、ディジタル直流オフセット補正回路と、加算器とを含む。アナログーディジタル変換器は関連する再構成フィルタ(reconstruction filter)の出力に配置される。アナログ送信信号はディジタル化され、濾波され、オフセット補正信号を発生するために補正回路によってディジタル処理される。オフセット補正信号は、ディジタルアナログ変換に先立って入力ディジタルーべ一スバンド信号に加えられ、これによって望ましくない直流オフセットエラーを送信信号から取り除く。【選択図】図５
2010045792.tif 000002
【特許請求の範囲】
【請求項１】
下記を具備する、通信装置においてベースバンド送信信号から直流オフセットエラーを取り除くための直流オフセット補正回路、該装置はディジタル・べ一スバンド入力信号を受信し、該入力信号は送信ディジタルーアナログ変換器によってアナログ信号に変換され、そして該アナログ信号はベースバンド送信信号を生成するために再構成フィルタにより濾波される：
ａ)送信信号をディジタル帰還信号に変換するために配置されたアナログーディジタル（Ａ／Ｄ）変換器、
ｂ)Ａ／Ｄ変換器に有効に作用するように結合された少なくとも１つの入力を有する直流オフセット補正ディジタル信号処理ブロック、該オフセット補正ブロックは直流オフセットエラーと名目上等しい直流オフセット補正信号を生成するためにディジタル帰還信号を処理する、及び
ｃ）オフセット補正ブロックに有効に作用するように連結された加算器、該加算器は入力信号を受信するための第１の入力とオフセット補正信号を受信するための第２の入力とを有し、該補正信号は入力信号に加えられ、それにより送信信号から直流オフセットエラーを取り除く。
【請求項２】
該Ａ／Ｄ変換器は１ビヅト微分比較器を具備する、請求項１の直流オフセット補正回路。
【請求項３】
該比較器は送信信号のサインのディジタル化された表示を含むディジタル帰還信号を発生する、請求項２の直流オフセット補正回路。
【請求項４】
該オフセット補正ディジタル信号処理ブロックは送信信号のサインを積分するための手段を具備する、請求項３の直流オフセット補正回路。
【請求項５】
該積分するための手段はバイナリーアップ／ダウン・カウンタを具備する、請求項４の直流オフセット補正回路。
【請求項６】
該オフセット補正ディジタル信号処理ブロヅクは下記を具備する、請求項３の直流オフセット補正回路：
ｄ）入力信号及び送信信号に答えるエラー信号を発生するための決定ブロック、該エラー信号はいかなる与えられた瞬間でも入力信号と送信信号との相関的サインを表示する、及び
ｅ）エラー信号を積分するための積分器手段。
【請求項７】
該決定ブロックは下記真理表を実行する論理装置を具備し、
【表１】
2010045792.tif 000013
そして該エラー信号は積分器手段への入力として供給される、請求項６の直流オフセット補正回路。
【請求項８】
該積分器手段はバイナリ・アップ／ダウン・カウンタを具備し、及び該カウンタはエラー信号が正の時は増加され、及び該カウンタはエラー信号が負の時は減少される、請求項７の直流オフセット補正回路。
【請求項９】
該加算器は８ビットディジタル加算器を具備する、請求項１の直流オフセット補正回路。
【請求項１０】
該補正回路はソフトウェア命令を実行することが可能で、ゼロ交差時間遅延カウンタを有するプロセッサを具備し、及び該ソフトウェア命令は与えられた瞬間に入力信号のサインを送信信号のサインと比較し、及び該プロセッサ増加，減少は該比較結果に基づく時間遅延カウンタに影響を及ぼさない、請求項１の直流オフセット補正回路。
【請求項１１】
下記手段を具備する、通信装置においてベースバンド送信信号から直流オフセットエラーを取り除くための直流オフセット補正回路、該装置はディジタル・ベースバンド入力信号を受信し、該入力信号は送信Ｄ／Ａ変換器によりアナログ信号に変換され、及び該アナログ信号は送信信号を形成するために再構成フィルタによって濾波される：
ｆ）送信信号をディジタル帰還信号に変換するための変換手段、
ｇ）直流オフセットエラーに名目上等しい直流オフセット補正信号を作るために、ディジタル帰還信号をディジタル処理するための、変換手段に連結された、オフセット補正手段、
ｈ)オフセット補正手段に連結された加算器手段、該加算器手段は入力信号を受信するための第１の入力とオフセット補正信号を受信するための第２の入力とを有し、該補正信号は入力信号に加えられ、それによって送信信号から直流オフセットエラーを取り除く。
【請求項１２】
該オフセット補正手段は下記手段を具備する、請求項１１の直流オフセット補正回路：
ｉ）入力信号及び送信信号に答えるエラー信号を発生するための決定手段、該エラー信号はいかなる与えられた瞬間でも入力信号と送信信号との相関サインの表示である、及びエラー信号を積分するための、決定手段に連結された、積分器手段。
【請求項１３】
下記工程を含む、入力信号を受信する通信装置において送信信号に賦課された直流オフセットエラーを取り除くための方法、該入力信号はアナログ信号に変換され、続いて送信信号を作る装置内で濾波される、
ｉ）送信信号をディジタル帰還信号に変換する、
ｊ）直流オフセットエラーと名目上等しい直流オフセット補正信号を形成するためにディジタル帰還信号を処理する；及び直流オフセット補正信号を入力信号に加え、それによって直流オフセットエラーを送信信号から取り除く。
【請求項１４】
該処理工程（ｂ）は時間の終わりまでディジタル帰還信号を積分する工程を具備する、請求項１３の方法。
【請求項１５】
該処理工程（ｂ）は下記工程を具備する、請求項１３の方法、
ｋ）入力信号の最上位ビットを受信する、
ｌ) ディジタル帰還信号を受信する、
ｍ）入力信号の最上位ビットをデイジタル帰還信号と比較する、及び
ｎ）比較工程(Ｃ)の結果に基づいてカウンタを計時する。
【請求項１６】
下記を具備する、通信装置において汎用プロセッサーで実行するコンピュータプログラム、該装置はディジタル入力信号を受信し、入力信号をアナログ信号に変換し、そして送信信号を作るためにアナログ信号を濾波し、及び該装置は直流オフセットエラーを送信信号に導入する、
ｏ）送信信号をディジタル帰還信号に変換するための第１の命令セット、
ｐ）直流オフセットエラーと名目上等しい直流オフセット補正信号を形成するためにディジタル帰還信号を処理するための第２の命令セット、及び直流オフセット補正信号を入力信号に加え、それによって直流オフセットエラーを送信信号から取り除くための第３の命令セット。
【請求項１７】
該プログラムは通信装置における特定用途向け集積回路により実行される、請求項１６のコンピュータ・プログラム。
【請求項１８】
該プログラムはフィールド・プログラマブル・ゲートアレイ装置により実行される、請求項１６のコンピュータ・プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタルーアナログ変換器に関し、そしてより詳しくはディジタルーアナログ変換器における直流オフセットエラーの補正に関する。
【背景技術】
【０００２】
一般に“ＤＡＣｓ”あるいは“Ｄ−ｔｏ−Ａ”と呼ばれるディジタルーアナログ変換器は、常に情報をディジタル領域からアナログ領域に変換していた。ＤＡＣｓは典型的にディジタル信号をアナログ値のレンジに変換する。ＤＡＣｓは対応する数の離散アナログ出力値によって限られた数の異なるディジタル入力コードを示す。既存のＤＡＣｓにより調節される入力コードフォーマットの例は、単純バイナリ，２の補数バイナリ，及びバイナリコード化されたデシマルを含む。
【０００３】
ディジタルーアナログ変換器を実施するための幾つかの技術は周知の技術である。ディジタルーアナログ変換器はディジタル無線通信を含む広い種々様々の適用範囲で使用される。例えば、ＤＡＣｓはディジタル無線セルラ電話においてディジタル音声信号をベースバンドアナログ信号（即ち、直流に近い周波数の信号）に変換するために使用される。図１Ａ及び１Ｂは、例示的なディジタル無線セルラ電話機９００のブロック図を示し、このセルラ電話機９００はディジタルコード化された音声信号を濾波されたベースバンドアナログ信号に変換するためにＤＡＣｓを使用している。セルラ電話機９００は、次のＴＩＡ仕様書に従って製造される。この仕様書は「デュアル・モード・ワイドバンド・スペクトラム拡散セルラーシステムのための移動局―基地局適合標準」とタイトルを付けられ、１９９５年５月に電気通信工業協会（ＴＩＡ）によって発行されたＴ１Ａ／ＥＩＡ／ＩＳ−９５−Ａで、今後ＩＳ−９５仕様書”として参照される。
【０００４】
図１Ａ及び図１Ｂに示されるように、例示的なディジタルセルラ電話機９００は、主としてユーザインターフェイス部９１６，移動局モデム（ＭＳＭ）特定用途向け集積回路（ＡＳＩＣ）９１４，べ一スバンドーアナログＡＳＩＣ９１２，それぞれ受信用増幅器９０２及び送信用増幅器９０４・アップ変換器９１８電力増幅器及びドライバ９２０，アンテナ９０６、デュプレクサ９０８と、低雑音増幅器（ＬＮＡ）及びミキサ回路９１０から成る。セルラ電話機９００及びその構成部品は、下記の関連し共通して譲渡された出願書類により詳細が記述されており、それは米国出願番号０８／７８９，１０８，表題「Ｈｉｇｈ ＤｙｎａｌｍｉｃＲａｎｇｅ Ｖａｒｉａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ （高ダイナミック領域可変利得増幅器）」，１９９７年１月２７日出願で、ここに参考文献として組み込まれる。セルラ電話機９００の大部分の構成部品の機能及び動作を理解することは、本発明を理解する上で必須ではなく、したがってこの中には記述されていない。しかしながら、ＭＳＭ９１４及びベースバンドアナログＡＳＩＣ９１２の要約説明は、１つの例示的応用及び本発明の動作環境を理解するのに有用である。
【０００５】
ＭＳＭ９１４は、音声コード化，復号化，インターリービング，データ変調，拡散及び濾波を含むセルラ電話機９００の多様な機能を実行する。例えば、情報が電話機９００からＣＤＭＡ基地局に送信（逆方向リンク送信）される時、音声情報はボコーダ９５０によって先ずコード化され、変調器インターリーバ回路９５２に転送され、そこでデータがコード化，インターリーブ，変調，拡散及び濾波される。ディジタル化され変調されたデータはもっと先の処理を行うためのベースバンド・アナログＡＳＩＣ９１２（図１Ｂ）内の１対のＤＡＣ９５４，９５６に供給される。ＭＳｇ９１４は、ＣＤＭＡ波形のベースバンド変調ディジタル表示をベースバンドーアナログＡＳＩＣ９１２内のＤＡＣ９５４，９５６に供給する。ベースバンド・ディジタル信号の周波数範囲は直流（即ち０Ｈｚ）と約６３０ｋＨｚとの間である。ベースバンド・アナログＡＳＩＣ９１２(ＤＡＣ９５４，９５６の動作に大いに帰する)は、ＭＳＭ９１４から受信された変調ディジタルデータをベースバンドアナログ信号に変換する。ベースバンドアナログＡＳＩＣ９１２は、ＤＡＣ９５４，９５６により発生されたべ一スバンドーアナログ信号を濾波し、そして濾波された信号をアナログ中間周波（ＩＦ）信号に“アップ変換”する。ＩＦ信号は送信用自動利得制御（ＡＧＣ）増幅器９０４に供給され、さらに無線基地局への最後の送信のために処理される。
【０００６】
ＤＡＣ９５４，９５６の動作のより良い理解は、ベースバンドーアナログＡＳＩｃ９１２の送信部のより詳細な説明により得ることができる。図１ＢのベースバンドアナログＡＳＩＣ９１２の送信部１００の１実施例が図２に示されている。図２に示されるように、送信部は主として１対の送信ＤＡＣ１０２（各々同位相変調されたベースバンドディジタル信号（Ｉ）及び直交相変調されたベースバンド・ディジタル信号（Ｑ）用），１対のＣＤＭＡフイルタ１０４、１０６及び送信アップ変換器回路１０８から成る。周知の直交位相変調スキームは図２に示された送信部１００のＣＤＭＡ経路内でＩＦ周波数にアップ変換するために好適に使用される。したがって、ＭＳＭ ＡＳＩＣ９１４から受信されたベースバンド・ディジタル信号のディジタルーアナログ変換を実行するために２つのＤＡＣが必要である。ＩＤＡＣ−１０は受信したベースバンドディジタル同位相信号をベースバンド・アナログ同位相信号に変換する。
【０００７】
同様に、ＱＤＡＣ１１２は受信したベースバンド・ディジタル直交位相信号をベースバンド・アナログ直交位相信号に変換する。図２に示される実施例において、送信ＤＡＣ１０２は、ベースバンド・アナログＡＳＩＣ９１２上のそのほかの場所で発生されるかも知れない外部雑音により引き起こされる有害な影響を減らすために別の出力を有する。
【０００８】
ＩチャネルＣＤＭＡフィルタ１０４及びＱチャネルＣＤＭＡフィルタ１０６は、ＤＡＣ１１０及び１１２によって発生される不要な雑音をそれぞれ取り除く。ＣＤＭＡフィルタ１０４，１０６は送信ＤＡＣ１０２によって発生されるベースバンド・アナログ信号に平滑機能を行う繰り返し防止(anti-alias)フィルタから構成され、それによってＤＡＣ１０２により持ち込まれるいかなる高周波要素も取り除く。同様に送信ＤＡＣ１０２，ＣＤＭＡフィルタ１０４，１０６は、図２に示されるように別の出力を有する。ＣＤＭＡフィルタ１０４，１０６の出力は、送信アップ変換器１０８に入力され、送信アップ変換器１０８はベースバンドアナログ信号をさらに先の処理及びＣＤＭＡ基地局への最後の送信のためのＩＦ周波数に変換する。
【０００９】
不都合にも、図２に示されている送信部１００は、信号がセルラ電話機回路構成の残りに出力される前に関心のある送信信号の中に加えられた直流オフセットのような明白なエラー（今後、“オフセット誘発エラー(offset induced errors)と呼ぶ）を持ち込む。特に、そして図２を再び参照して、オフセット誘発エラーは、送信ＤＡＣ１０２により、またＣＤＭＡフィルタ１０４と１０６とにおける能動構成要素により、送信信号に賦課され得る。ＣＤＭＡフィルタ１０４及び１０６は比較的複雑(complex)であり得るので、誘発されたオフセットエラーは意義があるものとなり得る。不都合にも、信号路に、そして特別にミキサ１１４，１１６の入力に持ち込まれたオフセットエラーは、搬送信号を送信アップ変換回路１０８の出力で発生されたＩＦ信号内に出現させることができる。ある搬送波抑圧仕様書を満たすために、送信部１００によって持ち込まれたオフセット誘発エラーを減らすかまたは除去することが必要である。不幸にも、過去においてはオフセット誘発エラーを除去することは難かしいことが判明した。オフセットの大きさはベースバンドアナログＡＳＩＣ９１４の動作特性（即ち、電圧，温度等）により幅広く変化するので、エラーを除去することは困難であることが判明した。したがって、送信ミキサ１１４，１１６の入力に現われる直流オフセットエラーを減らすかまたは除去することが可能な方法及び装置が必要となる。
【００１０】
直流オフセットを減らすことへの従前の技術アプローチは図３に示される。従前の技術は、ＣＤＭＡフィルタ１０４，１０６の出力で生ずるエラーを減らすためにヒューズベースの直流オフセットエラー補正回路１２０を使用している。エラー補正回路１２０は主として一連のヒューズと、ミキサ１１４，１１６の入力で信号にエラー調整を加えることができる比較的小さいＤＡＣとから成る。エラー補正回路は設計者が選択された名目上の(nominal)条件下でフィルタ出力での直流オフセットを測定することを可能とする。周知のヒューズ切断技術を使用し、選択された名目上の条件下で補正回路１２０内のヒューズがとんでエラーがゼロに減らされる。不都合にも、この技術は静的なエラー補正の解を提供する。一度ヒューズがとぶと、ＡＳＩＣ９１２の一様でない動作条件の下ではエラーは補正され得ない。例えば、ＡＳＩＣ９１２の電圧及び温度は時間の終わりまで変化するので、補正回路１２０の静的な設定にもかかわらず直流オフセットが持ち込まれる。ヒューズがとんだ名目上の条件下で曾て使用可能であった装置は、ある動作環境の下で使用不能になり、このようにべースバンド・アナログＡＳＩＣ９１２のイールド（ｙｉｅｌｄ）特性を逆に用いている。
【００１１】
さらに、図３に示されている従前の技術アプローチは、不都合にもＡＳＩＣ９１２の製作に付加的な製造及び試験工程を持ち込む。図３の従前の技術アプローチを使用して、ＡＳＩＣ９１２の製造業者はオフセットエラーを測定し、オフセットエラーを除去するためにヒューズを切断し、そしてヒューズが正確に切断されたことを確めるためその結果をテストしなければならない。この工程は、ＡＳＩＣ９１２の製作に追加時間を加え、そしてその結果としてＡＳＩＣの製造コストを増加させる。したがって、改良された直流オフセットエラー補正方法及び装置が必要であり、その方法及び装置はヒューズの使用またはヒューズ切断技術を必要としないものである。さらに、改良されたエラー補正方法及び装置は、ＡＳＩＣ９１２が動作しなければならないすべての動作条件の下で送信部１００によって持ち込まれたエラーを動的にモニタし補正する要がある。
【００１２】
直流オフセットエラーを減らすためのもう１つの技術は図４に示されている。図４に示されているように、アナログ帰還ループ補正回路１２２は、ＣＤＭＡフィルタ１０４と１０６の出力で生ずる直流オフセットエラーを測定して抑制するために使用される。アナログ帰還ループ１２２は、関心のあるアナログ信号から直流オフセットエラーを識別するアナログフイルタを含む。また帰還ループは、積分用のキャパシタを通して直流オフセットエラーを積分するために配置された積分器を含む。積分器の利得を適当に選ぶことにより、積分器はＣＤＭＡフィルタ及び送信ＤＡＣ１０２によって信号経路に持ち込まれた望ましくない直流エラーと名目上(nominally)等しい値の直流相殺信号を発生する。直流相殺信号は送信ＤＡＣ１０２によって発生されたアナログ信号に加えられ、それによって望ましくないフィードスルー（ｆｅｅｄ−ｔｈｒｏｕｇｈ）な直流を除去する。この従前の技術アプローチ（受信されたＲＦ信号経路という面で）のもっと詳しい説明は、１９９７年４月１日，Ｗｉｌｓｏｎ他により発行され、そして本発明の所有者に譲渡され、これにより引用されてここに組み込まれる米国特許番号５，６１７，０６０の図９及び図１０に参考として与えられている。
【００１３】
不都合にも、アナログ帰還ループはＡＳＩＣ装置内で実施することは非常に困難であることが判明した。ＣＤＭＡフィルタ１０４，１０６の出力に発生された関心のあるアナログ信号は直流に非常に近いレベルを有している。したがって、フィルタのコーナー周波数は、非常に低くなるに違いない関心のある信号から直流オフセットエラーを区別するのが常である。コーナー(corner)周波数（Ｗpole）はキャパシタンス（Ｃ）によって割り算された相互コンダクタンス（ｇm）に比例するので、相互コンダクタンスｇmは非常に小さく抑えられねばならないか、またはその代りにＣの値は比較的大きくされねばならない。あいにく、ｇmの値を制御することは非常に困難であり、相互コンダクタンスをいかに小さくすることができるかには制限がある。さらに物理的及びコスト的制約は、集積回路の環境（大きいキャパシティは集積回路の大きい面積を占有し、したがって集積回路のコストを上昇させる）において、Ｃの値をいかに大きくなし得るかを制限する。１つの可能性のある解は、集積回路の外測に配置された構成要素を使用してＣを実施することであるが、このアプローチは回路板の電流漏洩をもたらすので望ましくない。したがって、集積回路内で容易に実施される直流補正方法及び装置を供給することが望ましく、この方法及び装置はヒューズ切断の使用を要さず、直流オフセットが持ち込まれたときそれを動的に且つフレキシブルにモニタして補正することができる。本発明はこのような直流補正方法及び装置を供給するものである。
【発明の概要】
【００１４】
本発明は、通信装置において通信信号に賦課された直流オフセットエラーを適応するように補正するための新奇な方法及び装置である。本発明は、帰還ループ補正回路と、送信ディジタルーアナログ変換器（ＤＡＣｓ）によって無線周波数のアナログ送信信号に賦課された直流オフセットエラーを測定して抑制するための方法と、関連するアナログ再構成フィルタとを含む。本発明に従って、負のディジタル帰還ループは送信に先立ってアナログ送信信号から直流オフセットエラーを取り除くために使用される。好ましい実施例においては、ディジタル帰還ループは１対のアナログーディジタル変換器（同位相（１）チャネル用と直交（Ｑ）チャネル用とにそれぞれ１つ）と、１つのディジタル直流オフセット補正回路と、１対の加算器とを含む。各アナログーディジタル変換器は関連する再構成フィルタ(reconstruction filter)の出力に配置される。アナログ送信信号はディジタル化され、濾波され、そしてＩ及びＱの両チャネル用のオフセット補正信号を発生するために補正回路によってディジタル処理される。オフセット補正信号は、送信ＤＡＣ及び再構成フィルタによって信号経路内に持ち込まれた望ましくない直流オフセットエラーに名目上等しい。オフセット補正信号は、ディジタルアナログ変換に先立って入力ディジタルーべ一スバンド信号に加えられ、これによって望ましくない直流オフセットエラーを送信信号から取り除く。
【００１５】
好ましい１実施例では、アナログーディジタル変換器は１ビットの微分比較器から成り、これは再構成フィルタによるアナログ送信信号出力のサインを表示するディジタル信号を発生する。ディジタル直流オフセット補正装置は、選択されたディジタル信号処理技術を使用して微分比較器によるディジタル信号出力を処理する。１実施例において、オフセット補正回路は“サインビット”ディジタル信号処理技術を使用し、それによって微分比較器により発生されたサインビットは連続的に積分される。この実施例では、オフセット補正回路はアナログ送信信号のサインを積分するために配置されたＩチャネル積分器及びＱチャネル積分器から成る。１実施例では、積分器はバイナリーアップ／ダウン・カウンタから成る。アナログ送信信号のサインはカウンタの方向（増加または減少）を制御する。所定の時間間隔の間の計数の後、カウンタは負の値（負帰還ループによる）を含み、その絶対値は送信信号に賦課された直流オフセットエラーと名目上等しい。カウンタの値は直流オフセットエラーを補償するためにディジタル・ベースバンド信号に連続的に加えられる。
【００１６】
本発明の好ましい実施例は、ディジタルーべ一スバンド信号と、帰還オフセット補正信号を作り出す再構成フィルタによる関連する送信信号出力との両方のサイン特性を使用する。好ましい技術は、再構成フィルタによる送信信号出力にディジタル・ベースバンド信号と非常に類似した静的な特性を持たせる。この技術に従って、積分器はベースバンド信号の立ち上がりエッジとその関連した濾波された信号の立ち上がりエリジとの間の時間遅れとして定義される立ち上がりエッジ時間遅れを測定するために配置される。同様に、ベースバンド信号の立ち下がりエッジとその関連した濾波された信号の立ち下がりエッジとの間の時間遅れとして定義される立ち下がりエッジ時間遅延も測定される。これらの“ゼロ交差”時間遅延はディジタル入力信号と濾波された信号との相関(relative)サインを分析することにより測定される。ディジタル入力信号のサインはベースバンド信号の最上位ビット（ＭＳＢ）から得られる。濾波された信号のサインはアナログーディジタル変換器の出力から得られ、好ましい実施例におけるこの変換器は１ビットの微分比較器から成る。カウンタはゼロ交差時間遅れに接近した時間をカウントするために使用される。ゼロ交差時間遅れは、送信信号内に現われる直流オフセットエラーを評価するために本発明により使用される。
【図面の簡単な説明】
【００１７】
【図１Ａ】ディジタルコード化された音声信号を濾波されたベースバンド・アナログ信号に変換するためにディジタルーアナログ変換器を使用した例示的ディジタル無線セルラ電話機のブロック図を示す。
【図１Ｂ】ディジタルコード化された音声信号を濾波されたベースバンド・アナログ信号に変換するためにディジタルーアナログ変換器を使用した例示的ディジタル無線セルラ電話機のブロック図を示す。
【図２】図１Ｂに示されたベースバンド・アナログＡＳＩＣの送信部のブロック図である。
【図３】“ヒューズ・ベース”の直流オフセットエラー補正回路を使用している図２のＣＤＭＡフィルタの出力で生じるオフセット誘発エラーを減少させるための従前の技術アプローチを示す。
【図４】アナログ直流オフセットエラー補正回路を使用している図２のＣＤＭＡフィルタの出力で生じるオフセット誘発エラーを減少させるためのもう１つの従前の技術アプローチを示す。
【図５】ディジタル直流オフセット補正回路を含む本発明の好ましい実施例のブロック図を示す。
【図６】オフセット補正信号がサインビツト−ディジタル信号処理技術を使用して発生される本発明の代わりの実施例の簡易化したブロック図を示す。
【図７】図５の直流オフセットェラー補正回路によって処理された信号の一例を示す。
【図８】オフセット補正信号がＭＳＢディジタル信号処理技術を使用して発生される本発明の好ましい実施例の簡易化したブロック図を示す。
【図９】フィルタリング前後の例示的ＣＤＭＡ信号の表示を示す。
【図１０】サインビット・ディジタル信号処理技術が信号内に現われる直流オフセットエラーを補正するために使用されるとき、図５の比較器によって出力されるディジタル化された信号の一例を示す。
【図１１】ＭＳＢディジタル信号処理技術が信号内に現われる直流オフセットエラーを補正するために使用されるとき、図５の比較器によって出力されるディジタル化された信号の一例を示す。
【発明を実施するための形態】
【００１８】
本発明の特徴、対象及び長所は、その中及び至る所で確認する参照コードを有する図面に関連して、下に述べる詳細説明からもっと明白になるであろう。  
この明細書の至る所に示された好ましい実施例及び諸例は、本発明に関する制限としてよりも寧ろ例として考えるべきである。本発明の好ましい実施例のブロック図は図５に示されている。図５に示されるように、本発明は送信ＤＡＣ１０２，ＣＤＭＡフィルタ１０４と１０６，及び送信アップ変換器１０８を含んでいる。送信ＤＡＣ１０２，ＣＤＭＡフィルタ１０４，１０６，及び送信アップ変換器１０８のすべての機能は図２乃至４に関して上述した通りである。図５に示されるように、ディジタル帰還ループ直流オフセット補正回路２２２は、図４に関して上述した従前の技術のアナログ帰還ループ補正回路１２２と交換された。補正回路２２２は、図５に示されるように、それぞれ信号線２４２，２４４を経由して１対のＩ及びＱアナログーディジタル変換器２２４，２２６の出力にそれぞれ有効に(operatively)適切に作用するように接続される入力を含む。補正回路２２２の出力は、図５に示されるように、１対のＩ及びＱチャネル加算器２２８，２３０の第１の入力にそれぞれ接続される。
【００１９】
図２乃至４に関して上述したように、ＣＤＭＡフィルタ１０４，１０６は送信ＤＡＣ１０２による出力である送信信号を平滑化し、それによって送信ＤＡＣ１０２により持ち込まれた送信信号から望ましくない高周波成分及び量子化雑音を取り除く。本発明の１実施例は中間周波(ＩＦ)までの信号を送信するため周知の直交変調構成を使用する。エラーを引き起こすオフセットは送信ＤＡＣ１０２の動作により、そしてＣＤＭＡフィルタ１０４及び１０６内の能動部品により造られる。ミキサ１１４，１１６の入力に現われる直流オフセットエラーは、送信アップ変換回路１０８の出力で発生されたＩＦ信号内に再現している搬送信号を導くことができる。図５に示された本発明の好ましい実施例は、ミキサ１１４，１１６の入力で現われるオフセット誘発エラーを減らすべく新規な技術を使用している。直流オフセット補正回路２２２は、ある搬送波抑制基準に従うためにエラーを誘発するオフセットを取り除くか減らすかする。ディジタル帰還ループ直流オフセット補正回路２２２とその関連回路構成との動作及び機能は、ここでもっと詳細に記述される。
【００２０】
ＣＤＭＡフィルタ１０４，１０６によるアナログ送信信号出力はアナログーディジタル変換器２２４，２２６によってそれぞれディジタル化され、そして信号線２４２，２４４をそれぞれ経由して補正回路２２２にディジタル入力として供給される。好ましい実施例において、アナログーディジタル変換器２２４，２２６は１ビット微分比較器を構成する。変換器２２４，２２６の二者択一の実施は常に本発明を実施することであり、そして本発明の範囲内にあることかもしれないが、１ビット微分比較器は実施が非常に容易であり、エラー補正ループに非常に小さい直流オフセットを持ち込むだけなので、むしろ選ばれる。１ビット比較器はＣＤＭＡフィルタ１０４，１０６によるＣＤＭＡ信号出力の動的特性(dynamics)を適切に表現する。ＣＤＭＡ信号は特性において）本質的に対称的であり（本質的にそれらは濾波されたバイナリ波形である。したがって、それらは１ビット比較器と一緒に使用するための良い候補である。結論的に、ＣＤＭＡ信号の本来の特性により、非常に小さい量子化雑音が比較器２２４，２２６によって低周波で持ち込まれる。したがって、比較器２２４，２２６は、直流帰還ループに送信信号内に現われる直流オフセットエラーを測定し補正させることを可能にするために送信信号についての十分な情報を作る。
【００２１】
比較器２２４，２２６の出力は送信信号のサインのディジタル表示を含む。例えば、比較器２２４は、濾波されたＩ送信信号（１チャネルＣＤＭＡフィルタ１０４により濾波された）が正（即ち、正のサインを有する）ならば論理“１”を発生し、もし濾波されたＩ送信信号が負ならば論理“０”を発生する。一度ディジタル領域に変換されると、ディジタル直流補正回路２２２は信号を処理するために種々のディジタル技術を使用することができる。２つの例示的な技術が図６及び８を参照して下記に詳述されるが、これらのディジタル信号処理技術は、幾つかの代わりのディジタル処理手段が使用され得ることを評価するであろう。例えば、補正回路は、有限インパルス応答（Ｆ工Ｒ）フィルタ，無限インパルス応答（ＨＢ）フイルターまたは最小二乗平均法を使用した適応フィルタを代わりに使用してもよい。
【００２２】
補正回路２２２は本発明のデイジタル処理技術の１つを使用して信号線２４２，２４４経由で入力された信号を処理し、そして同位相（Ｉ）及び直交（Ｑ）チャネルの両方のためのオフセット補正信号を発生する。Ｉ及びＱオフセット補正信号はそれぞれ信号線２３２，２３４によって１対の８ビット加算器２２８，２３０の第１の入力に供給される。オフセット補正信号は送信ＤＡＣ１１０，１１２により変換される前にディジタルＩ及びＱチヤネルーベースバンド信号に加えられる。図５に示される実施例において、送信ＤＡＣ１０２は９ビットーディジタルーアナログ変換器から成る。この実施例では、送信ＤＡＣ１０２のレンジは従前技術の送信ＤＡＣ１０２〈図４を参照して上述〉のレンジと比べて１ゾットだけ拡張された。この１ビットレンジ拡張は、ある場合に必要であり、信号の特性によるであろう。１ビットの拡張は、図５に示されるように８ビット・ベースバンド信号及び８ビット補正信号の両方のために認める必要がある。しかしながら、代わりの実施例において、送信ＤＡＣｓ１０２は、特にベースバンド信号が７ビットまたは７．５ビットから成るときには、８ビットーディジタルーアナログ変換器を含んでもよい。
【００２３】
図５に示されるように、Ｉチャネルオフセット補正信号はＩ−加算器２２８によりＩチャネルーディジタル・ベースバンド信号に加えられる。Ｉ加算器２２８の９ビット出力は９ビットＩＤＡＣ１１０に入力として供給される、同様に、Ｑオフセット補正信号はＱ加算器２３０によりＱチャネル・ディジタル・ベースバンド信号に加えられる。Ｑ加算器２３０の９ビット出力はＱＤＡＣ１１２に入力として供給される。このようにして、入力線２３８（Ｉ入力）及び２４０（Ｑ入力）に現われているベースバンド信号は、それぞれ１チャネルＣＤＭＡフィルタ１０４及びＱチャネルＣＤＭＡフィルタ１０６によって持ち込まれた直流オフセットエラーの効果を中和するために、本質的に信号線２３２（Ｉオフセヅト）及び２３４（Ｑオフセット）にそれぞれ現われているオフセット補正信号によりシフトされる。
【００２４】
好都合にも本発明は、アナログ／ディジタル変換及びオフセットエラー補正の目的の両方のために同じＤＡＣｌｌＯ，１１２を使用する。好都合にもこのＤＡＣ“再使用”はオフセットエラー補正に関連する回路構成の総量を減らす。このように、本発明の方法及び装置を使用して実行されるオフセットエラー補正は、オフセットエラー補正用にささげられたＤＡＣを使用する他のアプローチと比較してコスト及び複雑さが減少する。加えるに、信号変換及びオフセットエラー補正の両方に同一のＤＡＣを使用するので、本発明は好都合にも関連するＤＡＣミスマッチのいかなる問題も示さない。いつもディジタル補正回路２２２を実施するために使用される２つの例示的技術は、ここで図６乃至８を参照してより詳細に記述される。
【００２５】
オフセット補正信号を発生するためのサインビット・ディジタル信号処理技術
図６は本発明の代わりの実施例の簡易化したブロック図を示し、それによって図５を参照して上述したオフセット補正信号Ｉオフセット及びＱオフセットは“サインビッドディジタル信号処理技術を使用して発生される。示されている代わりの実施例において、図５の直流オフセット補正回路２２２は１対の積分器２４６，２４８から成る。積分器２４６，２４８は送信信号のサインのディジタル表示を連続的に積分する。
【００２６】
もっと特別に、そして図５及び６を共に参照して、積分器２４６は１チャネルＣＤＭＡフィルタ１０４によって発生されたＩチャネル送信信号のディジタル化されたサインを積分する。同様に、積分器２４８はＱチャネルＣＤＭＡフィルタ１０６によって発生されたＱチャネル送信信号のディジタル化されたサインを積分する。図５を参照して上述したように、ＣＤＭＡフィルタ１０４，１０６による濾波された送信信号（１及びＱの両チャネル）出力はＣＤＭＡ信号であるので、それらは本質的に直流について対称的である。したがって、１ビット比較器２２４，２２６（図５）によるディジタル化されたサイン信号出力は論理０のように等しい数の論理１から成る。即ち、どのオフセット誘発エラーの欠落においても、比較器はＣＤＭＡ信号の対称的性質により０と同数の１を出力する。しかしながら、上述したように、オフセット誘発エラーは送信信号内に現われ、それによって比較器２２４，２２６はわずかにバイアスされた出力（即ち、それらは直流シフトのサインにより、１よりわずかに多い０か、またはその逆を出力する）を発生する。積分器２４６，２４８はこのバイアスを検出し、そしてアナログ信号に変換される前のディジタル・ベースバンド信号からオフセットを引き去る（即ち、直流オフセットエラーの負を加える）ことにより補正する。
【００２７】
１実施例において、積分器２４６，２４８はバイナリーアップ／ダウン・カウンタを具備する。信号線２４２、２４４上の論理値入力はカウント方向を命令する。例えば、１実施例では、もし比較器２２４のディジタル化された出力が負のＩ−送信信号（即ち、比較器２２４が論理“０”を出力）を示すならば、その時は０が信号線２４２を経由してカウンタ２４６に入力され、そしてそれによってカウンタ２４６は次のクロックサイクルでカウントアップすることを命令されるであろう。対照的に、もし比較器２２４のディジタル化された出力が正のＩ−送信信号を示し、そしてそれによって論理１がカヴンタ２４６に入力されるならば、カウンタ２４６は次のクロックサイクルでカウントダウンするであろう。どんな便利な時計もカウンタ２４６、２４８をカウント(計時)するために使用することができる。しかしながら、帰還ループの動作は、カウンタ２４６，２４８を計時するのに使用されるクロック信号のレートに多少左右されるので、選択されたカウントはシステムの要求条件に十分に合う周波数を持たねばならない。１つの実施例では、カウンタはベースバンド信号を計時するのに使用されるＩクロック（ＩＣＬＫ）及びＱクロック（ＱＣＬＫ）信号を使用して計時される。代わりに、送信信号に同期しないどんなクロック信号が使用されてもよい。さらに、ＩＣＬＫまたはＱＣＬＫの倍数のクロック信号がクロック信号を分割しあるいは乗る算数することにより使用されてもよい。
【００２８】
もしも正のオフセット誘発エラーが送信信号内に現われるならば、比較器２２４，２２６は負のサイン値よりもより正のサイン値(即ち、１以上)を生ずるであろう。カウンタは論理１を受信するとカウントダウンし、そして論理０を受信するとカウントアップする。その結果として、積分器２４６，２４８は、もしも正のオフセットエラーが送信信号内に現われるならば、カウントアップするよりももっと頻繁にカウントダゥンするであろう。したがって、カウンタは直流オフセットの負の表示値を含むであろう。これらの負の値は正の直流オフセットを補正するためにベースバンド信号に加えられる。それによって正のオフセットはカウンタ出力を減少させ（即ちカウンタは減少され）、一方で負のオフセットはカウンタ出力を増加させる（即ちカウンタは増加される）。したがって、正のオフセットエラーが検出された時、アナログ領域への変換前にはもっと少ない量が入力信号に加えられる。対照的に、負のオフセットエラーが検出された時、負の直流オフセットエラーを補正するため入力信号にもっと多い量が加えられる。
【００２９】
積分器２４８は積分器２４６と全く同じ機能を果たし、ディジタル化されたＱ送信信号を積分する。カウンタ出力は信号線２３２（Ｉオフセット）及び２３４（Ｑオフセット）上に供給される。図５を参照して上述したように、１チャネルオフセット補正信号（積分器２４６による出力）は１チャネル・ディジタルーベースバンド信号に加えられる。同様に、Ｑチャネルオフセット補正信号（積分器２４８による出力）はＱチャネル・ディジタル・ベースバンド信号に加えられる。このようにして、入力線２３８（１入力）及び２４０（Ｑ入力）上に現われているディジタル・ベースバンド信号は、それによってオフセット誘発エラーを埋め合わせているそれらそれぞれの積分器の出力によって補正される。
【００３０】
１実施例において、積分器２４６，２４８のｚ変換型は、次のｚ変換方程式に従って作られる積分器から成る：（２-n）／１−Ｚ-1。本質的に図６に示されている直流オフセット補正回路２２２はアナログ積分器回路のディジタル類似物である。不都合にも、図６に示されている直流オフセット補正回路２２２の実施に関して２，３の問題点がある。第１に、コーナー周波数１は非常に低く押さえられねばならない。さらに、送信信号は比較的長時間に渡って積分されねばならない。その結果として、積分器２４６，２４８を実施するために使用されるカウンタは比較的大きくなければならない。図６の補正回路を使用している図５の帰還ループは非直線手法における入力ベースバンド信号の低周波成分に従うことを試みるので、それはＣＤＭＡ信号を直流に近いものにゆがめ、壊す傾向にある。したがって、直流オフセット補正信号を発生するための改良された方法及び装置が望まれ、図７及び８を参照して以下に記述される。
【００３１】
オフセット補正信号を発生するためのＭＳＢディジタル信号処理技術一本発明の望ましい実施例
直流オフセット補正信号を発生するための望ましい装置及び方法は、図７及び８を参照して以下に記述される。要するに、好ましい技術は、信号線２３８（１入力）及び２４０（Ｑ入力）（図５）上のベースバンド信号入力のサイン特性と、帰還オフセット補正信号を作り出すためにＣＤＭＡフィルタ１０４，１０６による（そしてそれぞれ比較器２２４，２２６によってディジタル化された）関連する送信信号出力のサイン特性とを使用する。その技術は、ミキサ１１４，１１６への入力として準備された送信信号に、加算器２２８，２３０への入力として準備されたディジタル・ベースバンド信号と非常に類似した静特性を持たせる。図７は図５の直流補正回路によって処理された信号の一例を示す。図７に示されている信号は説明のみの目的のために簡略化されている。
【００３２】
図７に示されているように、送信ＤＡＣ１０２（図５）への入力である例示的な信号は正弦波として示される。この信号は“原”信号４００（即ち、原信号はＣＤＭＡフィルタ１０４または１０６により濾波される前に現われる信号と同じである）に当てはまる。ＣＤＭＡフィルタ（１０４または１０６）によって濾波された後、原信号４００は濾波された信号４０２として図７に示されるように、シフトされ、そして遅延される。濾波された信号４０２の振幅は、上述したようにＣＤＭＡフィルタ１０４，１０６によって持ち込まれる直流オフセット４０４によりシフトされる。本直流オフセット補正方法及び装置の好ましい実施例は、直流オフセット４０４が原信号４００及び濾波された信号４０２のゼロ交差時間遅れ(zero crossing time delays)の立上がりエッジと立下がりエッジとの間の差を測定することによって評価され得るという観察の長所を獲得する。ゼロ交差時間遅れの立上がりエッジと立下がりエッジとの間の差は、原信号４００上に賦課された直流オフセットエラー４０４に比例する。
【００３３】
したがって、原信号４００と濾波された信号４０２との立上がりエッジ間の時間遅れ（図７に立上がりエッジ遅れ４０６として示された），及び濾波された信号４０２と原信号４００との立下がりエッジ間の時間遅れ（図７に立下がりエッジ遅れ４０８として示された）を測定することにより、直流オフセットエラーは測定され、そしてその後補正されることが可能である。図８を参照してさらに詳細に後述するように、時間遅れ４０６、４０８は異なる時間時点で原信号４００及び濾波された信号４０２の相関(relative)サインを解析することによって測定される。
【００３４】
例えば、立上がりエッジ・ゼロ交差時間遅れ４０６は、原信号４００がサインを負から正に変更する時の第１の瞬間（即ち、信号４００が立上がりエッジでゼロ交差する瞬間）にカウンタをスタートさせ、そしてその後濾波された信号４０２がサインを負から正に変更する時の第２の瞬間（即ち、信号４０２が立上がりエッジでゼロ交差する瞬間）にカウンタを停止することにより測定することができる。同様に、立下がりエッジ・ゼロ交差時間遅れ４０８は、濾波された信号４０２がサインを正から負に変更する時の第３の瞬間（即ち、信号４０２が立下がりエッジでゼロ交差する瞬間）にカウンタをスタートさせ、そしてその後原信号４００がサインを正から負に変更する時の第４の瞬間（即ち、信号４００が立下がりエッジでゼロ交差する瞬間）にカウンタを停止することにより測定することができる。立上がりエッジ遅れ４０６は正の直流オフセットによって短かくされ、負の直流オフセットによって長くされる（図７に示された例では遅延４０６は長くされている）。対照的に、立下がりエッジ遅れ４０８は正の直流オフセットによって長くされ、負の直流オフセットによって短かくされる（即ち、濾波された信号４０２の立下がりエッジは、直流オフセットが増加されるような信号４００のそれの後に現われるであろう）。好ましい補正技術は、送信信号内に現われる直流オフセツトエラーを決定するためにゼロ交差時間遅れ間の差を測定する。
【００３５】
本発明の好ましい実施例においては、図６の直流補正回路２２２は、図７を参照して上述した観察の長所を獲得するために修正され得る。本発明の好ましい実施倒の簡略化されたブロック図は図８に示される。図８に示されるように、図６の補正回路２２２は、１チャネル決定ブロック２５０及びＱチャネル決定ブロック２５２を含むべく修正された。決定ブロック２５０，２５２は、信号線２３８、２４０（図５）上でベースバンド信号入力のサインをＣＤＭＡフィルタ１０４，１０６による送信信号出力のサインとそれぞれ比較する。ベースバンドと送信信号との相関サインにより、決定ブロック２５０，２５２は積分器２４６，２４８にカウントアップまたはカウントダウン、あるいはまた何もしないことを命令するために出力を発生する。１実施例では、積分器２４６，２４８はバイナリーアップ／ダウン・カウンタから成る。したがって決定ブロック２５０，２５２は、それらのそれぞれのＩチャネル及びＱチャネルのための次の直流オフセット補正アルゴリズムを実行する： ・もし、ベースバンド信号及び送信信号が同じサインを有するならば一何もしない。 ・もし、ベースバンド信号が正で、そして送信信号が負であれば一カウソトアツプー ・もし、ベースバンド信号が負で、そして送信信号が正であれば一カウントダウン よって、好ましい実施例では、決定ブロック２５０，２５２は次の真理表に従って実行される:
【表１】
2010045792.tif 000003
【００３６】
このように、決定ブロックはカウンタ２４６，２４８にそれらの関連するベースバンド信号及び送信信号のゼロ交差の間だけ計数命令（即ち、カウントアップまたはカウントダウン）を発行する。カウンタ２４６，２４８はベースバンド信号及び濾波された送信信号のゼロ交差の間の時間遅れをカウントするためにこの手法において使用される。大部分に対して（即ち、ベースバンド信号及び濾波された信号が共に同じサイン，共に正または共に負を有する時）決定ブロックはカウンタに何もしないこと(即ち、決定ブロックによる“エラー信号”出力が“０”に等しい)を命令する。しかしながら、ゼロ交差の間、カウンタは直流オフセットエラーの方向により、カウントアップまたはダウンのいずれかをするよう命令される。
【００３７】
図７を参照して上述したように、ゼロ交差時間遅れはこれによって送信信号内に現われる直流オフセットエラーを評価するのに使用される。もし送信信号内にオフセット誘発エラーが現われるならば、カウンタはオフセットエラーによって送信信号上に賦課されたゼロ交差時間遅れを突き止めるであろう。したがって、カウンタは直流オフセットエラーの表示である値を含む。これらの値はベースバンド信号内に現われる直流オフセツトを補正するためにベースバンド信号に連続的に加えられる。このように、入力線２３８（Ｉ入力）及び２４０（Ｑ入力）上に現われるディジタルーべ一スバンド信号はそれらのそれぞれのカウンタ２３２，２３４の出力によって補正され、それによってオフセット誘発エラーを埋め合わせている。
【００３８】
選択されたベースバンド信号のどの与えられた瞬間でのサインも、関連する加算器への入力である選ばれたディジタル・ベースバンド信号の最上位ビット（ＭＳＢ）を監視することにより獲得される。例えば、加算器２２８（図５）への入力であるＩチャネル・ベースバンド信号のＭＳＢは、Ｉチャネル・ベースバンド信号のサインのディジタル化された表示を供給する。Ｉチャネルベースバンド信号のＭＳＢは信号線２５４を経由してＩチャネル決定ブロック２５２の第１の入力に供給される。同様に、Ｑチャネル・ベースバンド信号のＭＳＢは、信号線２５６を経由してＱチャネル決定ブロック２５２の第１の入力に供給される。
【００３９】
図５及び６を参照して上述したように、選択された送信信号のサインは選択された比較器から得られる。例えば、ＣＤＭＡフィルタ１０４による出力であるＩチャネル送信信号のサインは比較器２２４から得られる比較器２２４はＩチャネル送信信号のサインのディジタル化された表示を発生する。したがって、Ｉチャネル送信信号のサインは信号線２４２を経由してＩチャネル決定ブロック２５０の第２の入力に供給される。同様に、Ｑチャネル送信信号のサインは信号線２４４を経由してＱチャネル決定ブロック２５２の第２の入力に供給される。
【００４０】
決定ブロック２５０，２５２の包含(inclusion)以上に、図８の補正回路２２２は、図６を参照して上述した補正回路２２２と同様の動作を行う。その結果として、補正回路２２２の両例を実施するのに同じハードウェアを使用することができる。好都合にも、両例はそれによって同じ集積回路内で実施可能であり、そしてシステムのオフセットエラー補正動作の要求条件を満たすために有効(operatively)に作用するように選ばれることが可能である。図８に示された補正方法及び装置は、図６の方法及び装置以上の確かな利点を有する。例えば、カウンタ２４６，２４８は大部分の時間働かないので（ベースバンド及び送信信号のサインが大部分の時間同じであるので）、図８の好ましい装置は図６の補正回路が必要とするよりも少ない電力でよい。同様に、図８の装置はベースバンド信号及び送信信号のゼロ交差時間遅れをカウントするだけ（それは通常非常に小さい）なので、カウンタ２４６，２４８は図６のカウンタと比較して小さい。図６を参照した上述のアプローチとは対照的に、好ましいアプローチは関心のある信号が直流であるかまたは直流に近い時にオフセットエラーを測定する。したがってく積分器２４６，２４８を実施するのに使用されるカウンタは比較的小さくすることができる。その結果として、本発明が集積回路内で実施される時に、補正回路２２２が占有を必要とする表面積は減少する。それにより関連する製造コストも減少される。
【００４１】
さらに、図８の好ましい補正アプローチは、図６のアプローチよりも非常に少ない帰還ループ内の雑音及びひずみを持ち込む。図６に示される補正回路と対照して、図８の補正回路はベースバンド信号の直流特性については何の前提も設けない。図６の最初のアプローチは、ベースバンド信号が少しの直流成分も含まないと仮定している。実際に図６のアプローチは、ベースバンド信号を間接に分析するだけである。これと対照して、図８の回路は入力ベースバンド信号の直流の内容についていかなる仮定も設けず、そしてこれらの信号を直接分析する。結論として、図８のアプローチはベースバンド信号をもっと正確に追跡し、そして濾波する。直流補正は送信ＤＡＣ及びＣＤＭＡフィルタ１０４，１０６によって持ち込まれる直流オフセットにのみ適用される。好都合にも、図８のアプローチを使用することにより、直流補正は、もしそのような成分があるならば、ベースバンド信号内にある直流成分には適用されない。
【００４２】
一度補正がベースバンド信号になされると、図８の直流補正回路２２２の出力は新しい直流オフセットエラーが検出されるまで相対的に静止のままである。これとは対照的に、図６の回路２２２は静止ではなく、補正点の周りに集中する(converge)ことを連続的に試みるであろう。その結果として、図８の直流オフセット補正回路は図６のそれが持ち込むよりも少ない雑音とひずみとをシステムに持ち込む。
【００４３】
図５の直流オフセットループ（即ち加算器２２８，２３０，送信ＤＡＣ１０２，ＣＤＭＡフィルタ１０４，１０６，比較器２２４，２２６，及び直流オフセット補正回路２２２から構成されている帰還“ループ”）の数学的解析は、本発明の好ましい実施例及び代わりの実施例の動作をもっと完全に記述するために以下に準備される。
【００４４】
直流オフセットループ解析
図５の直流オフセットループは、帰還経路内への１ビット比較器２２４，２２６の使用により高度に非直線性である。したがって、あるループ特性（例えば、ループ時間定数）は信号次第であり、そして必然的に量を測定することは困難である。次の解析は、図６及び図８の補正回路を共に使用した時オフセットループのループ時間定数を予言するためにＣＤＭＡ信号の特性を使用する。
【００４５】
図９は濾波前６００及び濾波後６０２の例示的ＣＤＭＡ信号の見本を示す。図９の例示的信号６００に示されているように、ＣＤＭＡ信号は本質的に濾波された任意ビットの流れである。これは信号値が大きな正値または大きな負値のいずれであるかに大部分の時間を費やすであろうことを意味する。二つの間の移行（ゼロ交差）は、直流オフセットループに対しＣＤＭＡ送信フィルタ１０４，１０６によって持ち込まれた直流オフセットを測定するための唯一の機会を与える。解析を扱い易くするため、信号の勾配はゼロ交差を通過するように一定であると仮定する。この仮定は厳密には正確ではないが、しかしほどよい近似である。したがってゼロ交差での勾配は次のように計算することができる：
もし、Ｖ＝Ａ？ｃｏｓ（ω？ｔ） なら、
ｄＶ／ｄｔ ＝−Ａ？ω？ｓｉｎ（ω？ｔ）
および │ｄＶ／ｄｔ│＝Ａ？ωMAX 
信号はＣＤＭＡ信号であるので、それは６３０ｋＨｚに帯域制限される。したがって、ωMAX＝２？π？６３０？１０3。振幅Ａを見積るため、予め濾波された信号は半分のスケール（士６４最下位ビット（ＬＳＢ））であり、そして最大レート６３０ｋＨｚに留まる（ｔｏｇｇｌｅ）。その結果として、
【数１】
2010045792.tif 000004
【００４６】
したがって：送信クロ１ツクは約５ＭＨｚで走るので、
【数２】
2010045792.tif 000005
【００４７】
もし直流オフセットエラーが送信ＤＡＣ１０２またはＣＤＭＡフィルタ１０４、１０６のどちらかによって持ち込まれるならば、エラーは出力送信信号に加えられて現われるであろう。エラーはゼロ交差を遅らせる（または進ませる）であろう。オフセットが小さいと仮定すれば、この遅れは次のように計算することができる：
【数３】
2010045792.tif 000006
【００４８】
ここで△ＶはＬＳＢにおける直流オフセットエラーである。この遅れは図６乃至８を参照して上述した２つの直流オフセット補正技術の観点から、今試験することができる。図１０は、上述したサインビット・ディジタル信号処理技術が信号内に現われる直流オフセットエラーを補正するために使用される時、比較器（２２４または２２６，図５）により出力されるディジタル化された信号の１例を示す。図６を参照して上述したサインビット技術が使用される時、正の直流オフセットは比較器出力信号を、より長い時間間隔の間は＋１のままにさせ、より短かい時間間隔の間は一１のままにさせる。図６を参照して上述したように、サインビット技術は比較器の出力を積分する。１信号サイクル（即ち、２ゼロ交差）を超えると、積分器は Ｔ＋２△Ｔに等しい時間間隔の間はカウントダウンし、そしてそれは Ｔ−２△Ｔに等しい時間間隔の間はカウントアップする。ここでＴはサイクルの周期である。このように積分器の出力における変化は次のように計算することができる：
【数４】
2010045792.tif 000007
【００４９】
積分器の出力は、２ゼロ交差（“ＺＣ”）ごとに直流オフセットエラーに比例する値を変更する。
【００５０】
図１１は、上述したＭＳＢディジタル信号処理技術が信号内に現われる直流オフセットエラーを補正するために使用される時、比較器（２２４または２２６，図５）により出力されるディジタル化された信号の１例を示す。図７、８を参照して上述したＭＳＢ技術が使用される時、積分器（例えば、図８のカウンタ２４６）はゼロ交差ごとに２△ｔよりもむしろ１△ｔをカウントするだけなので、２つの相違点の要因がある。一般に：
【数５】
2010045792.tif 000008
【００５１】
ここで“ＵＳＥ ＭＳＢ”はＭＳＢ技術用には１、そしてサインビット技術用には０である。
【００５２】
クロックサイクルごとのゼロ交差数は今決定され得る。好ましい１実施例では、クロックはナイキスト・レート（Ｎｙｑｕｉｓｔ ｒａｔｅ）の２倍の周波数、またはＣＤＭＡ通信システム内で使用される時は「チップ」レートの４倍の周波数で走る。ＣＤＭＡ信号はランダム・データ信号から成る。その結果として、チップ間で起こっているゼロ交差の確率は である。したがつて、平均では、ゼロ交差は２チップごとに起こり、そしてこのように８クロックサイクルごとに起こる。結論として：
【数６】
2010045792.tif 000009
【００５３】
帰還は負であり、そして直流オフセットエラーに比例する。積分器の出力における変化が直流オフセット中の変化と同じであるとすると、以下になる：
【数７】
2010045792.tif 000010
【００５４】
これは容易に解くことができる１次微分方程式である。解は次の形態を有する：
【数８】
2010045792.tif 000011
【００５５】
上の方程式から関心項目は時間定数τである。これはＴclk/αに等しい。したがって、オフセットループのループ時間定数は次のように表わすことができる：
【数９】
2010045792.tif 000012
【００５６】
本発明の装置は、なるべくなら図１Ａ及び１Ｂを参照して前述したものと同様のディジタル・セルラ電話機におい使用されるＡＳＩＣ内で実施されるのがよい。あるいはまた、この発明は関心のある信号に賦課された直流オフセットエラーを除去することが望ましい装置またはシステムにおいて使用することが可能である。本発明の直流オフセット補正方法及び装置は、ハードウェア（即ち“ハードワイヤされた（ｈａｒｄＭｒｅｄ）”において実施されてもよく、あるいはそれは移動局におけるマイクロプロセッサまたは他のデータ処理装置により実行されるソフトウェアによって実施されてもよい。あるいはまた、この方法はステートマシーン（ｓｔａｔｅ ｍａｃｈｉｈｅ）、現状態一次状態(present-next state)のディスクリート(discrete)論理，またはフィールド・プログラム可能ゲートアレイ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）装置のようないずれかの便宜的な又は望ましい連続した装置を使用して実施されることができる。
【００５７】
要約して、この発明は関心のある信号内に現われる直流オフセットエラーを検出し、測定し、そして補正する手段を含んでいる。本発明は好都合にも１枚のＡＳＩＣ内で容易に実施され、従前の技術の直流オフセット補正アプローチで必要としたようなヒューズ切断を必要とせず、そして関心のある信号に持ち込まれるような直流オフセットエラーを動的に且つ柔軟にモニタし補正する。本発明はＣＤＭＡシステムのような広帯域無線ディジタル通信システムにおいて特に有用であり、しかしながらそれはＰＣＳ及び他のディジタルセルラ通信システムにおいても効用を見つける。
【００５８】
本発明の多くの実施例が記述された。にもかかわらず、種々の変更が本発明の精神及び範囲から逸脱すること無しになされてもよいことは理解されるであろう。例えば、図５のＣＤＭＡフィルタ１０４，１０６によって出力される送信信号を変換する手段は、代わりの実施例において，１ビットよりも大きい分解能（ｒｅｓｏｌｕｔｉｏｎ）を有するアナログーディジタル変換器を含んでもよい。しかしながら、直流オフセット補正の実行に加えられた価値は、高い分解能のＡ／Ｄ変換器の使用に関連する複雑さ及びコストの増加によってたぶん正当化されない。したがって、上述したように、好ましいＡ／Ｄ変換器は１ビット比較器から成る。
【００５９】
さらに、直流オフセット補正回路２２２（図６及び８）における変換された送信信号をディジタル処理するための手段は、代わりの実施例においては、システムの望ましい集中特性により比較的複雑なディジタル信号処理技術を含むかもしれない。例えば、複数段階の積分を含むもっと複雑な積分器が使用され得る。同様に、幾つかの代わりの実施例では、帰還信号（即ち）ＣＤＭＡフィルタによる送信信号出力はＣＤＭＡフィルタの多数の段階でタップにつなぐことができる。ＣＤＭＡフィルタ１０４、１０６はフィルタチェーンの１っ以上の段階でタップにつなぐことが可能な多段アクティブーフィルタから成る。したがって、本発明の１つの代わりの実施例においては、サイン情報は直流補正回路２２２によってＣＤＭＡフィルタチェーンの多数の点でサンプリングされる。必然的に、この代わりの直流補正回路は一サイン情報タップの増加数と一致する増加数の入力を含む。
【００６０】
もう１つの代わりの実施例では、図６及び８のカウンタ２４６，２４８は、カウンタがＩチャネル（ＩＣＬＫ）（またはＱチャネル（ＱＣＬＫ））信号クロックを使用して計時する時に起こり得る潜在的バイアス問題を小さくするために、少なくとも２つの選択的計時技術を使用して計時される。時間を越えて、クロック信号（ＩＣＬＫまたはＱＣＬＫ）はディジタル・ベースバンド信号とクロック信号変化との間の相関性によりバイアスされたものになるかもしれない。このバイアスはカウンタ２４６，２４８をミスカウントさせ、必然的に入力ベースバンド信号のゼロ交差とそれに関連する出力送信信号との間の時間遅れの測定を不正確にさせる。このように、本発明の１つの代わりの実施例に従って、カウンタ２４６，２４８は１チャネルクロックとＱチャネルクロックを任意に交換して計時される。カウンタクロック信号を（ＣＤＭＡディジタル−ベ一スバンド信号を使用して）任意に選択することにより、クロック信号はランダム化され、そしてバイアスが起こり得る間隔は２のファクターにより減少される。
【００６１】
あるいは、各ディジタル・ベースバンド信号チャネルは反対側の信号チャネルを使用して混乱される(dithered)。このように、入力ディジタルーベースバンド信号が直流に接近する点はランダム化される。この代わりの実施例では、１チャネルーベースバンド信号の何％かがＱチャネルーベースバンド信号に加えられる（例えば、１実施例では、Ｉチャネル・ベースバンド信号の１０％がＱチャネル・ベースバンド信号に加えられる）。同様に、Ｑチャネル・ベースバンド信号の何％かがＩチャネル・ベースバンド信号に加えられる（例えば、１実施例では、Ｑチャネル・ベースバンド信号の１０％がＩチャネル・ベースバンド信号に加えられる）。この代わりの実施例を使用して、ＣＤＭＡフィルタによるその結果としての送信信号出力は、たとえＩチャネル及びＱチャネルーベースバンド信号が直流オフセットエラーを含むとしても、ゼロに集中するであろう。実際問題として、ＱＣＬＫ，ＩＣＬＫのクロック変化とそれらに関連するそれぞれの信号のゼロ交差に従って、関心のある信号に関して望ましくないバイアスを示すことからクロック信号を保護するために、十分なランダム性が現れるので、これら代わりのアプローチはいずれも不必要である。
【００６２】
よって、この発明は特定の例示された実施例によっては制限されず、しかし付加された請求範囲によってのみ制限されることは理解されるべきである。
【図１Ａ】
2010045792.tif 000014
【図１Ｂ】
2010045792.tif 000015
【図２】
2010045792.tif 000016
【図３】
2010045792.tif 000017
【図４】
2010045792.tif 000018
【図５】
2010045792.tif 000019
【図６】
2010045792.tif 000020
【図７】
2010045792.tif 000021
【図８】
2010045792.tif 000022
【図９】
2010045792.tif 000023
【図１０】
2010045792.tif 000024
【図１１】
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【手続補正書】
【提出日】平成21年9月24日(2009.9.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
下記を具備する、通信装置においてベースバンド送信信号から直流オフセットエラーを取り除くための直流オフセット補正回路、該装置はディジタル・ベースバンド入力信号を受信し、該入力信号は送信ディジタルーアナログ変換器によってアナログ信号に変換され、そして該アナログ信号はベースバンド送信信号を生成するために再構成フィルタにより濾波される：
ａ)送信信号のサインのディジタル化された表示を形成することにより送信信号をディジタル帰還信号に変換するために配置された１ビット微分比較器を具備する、アナログーディジタル（Ａ／Ｄ）変換器、
ｂ)Ａ／Ｄ変換器に有効に結合された少なくとも１つの入力を有する直流オフセット補正ディジタル信号処理ブロック、該オフセット補正ブロックは直流オフセットエラーと名目上等しい直流オフセット補正信号を生成するためにディジタル帰還信号を処理する、前記処理ブロックは下記を具備する：
i)入力信号及び送信信号に答えるエラー信号を発生するための決定ブ
ロック、該エラー信号はいかなる与えられた瞬間でも入力信号と送信
信号との相関的サインを表示する、及び
ii）エラー信号を積分するための積分器手段、及び
ｃ）オフセット補正ブロックに有効に結合された加算器、該加算器は入力信号を受信するための第１の入力とオフセット補正信号を受信するための第２の入力とを有し、該補正信号は入力信号に加えられ、それにより送信信号から直流オフセットエラーを取り除く。
【請求項２】
該決定ブロックは下記真理表を実行する論理装置を具備し、
【表１】
2010045792.tif 000026
そして、該エラー信号は積分器手段への入力として供給される、請求項１の直流オフセット補正回路。
【請求項３】
該積分器手段はバイナリ・アップ／ダウン・カウンタを具備し、及び該カウンタはエラー信号が正の時は増加され、及び該カウンタはエラー信号が負の時は減少される、請求項２の直流オフセット補正回路。
【請求項４】
下記手段を具備する、通信装置においてベースバンド送信信号から直流オフセットエラーを取り除くための直流オフセット補正回路、該装置はディジタル・ベースバンド入力信号を受信し、該入力信号は送信Ｄ／Ａ変換器によりアナログ信号に変換され、及び該アナログ信号はベースバンド送信信号を形成するために再構成フィルタによって濾波される：
ａ)送信信号のサインのディジタル化された表示を形成することにより送信信号をディジタル帰還信号に変換するために配置された１ビット微分比較器を具備する、アナログーディジタル（Ａ／Ｄ）変換器、
ｂ)Ａ／Ｄ変換器に有効に結合された少なくとも１つの入力を有する直流オフセット補正ディジタル信号処理ブロック、該オフセット補正ブロックは直流オフセットエラーに名目上等しい直流オフセット補正信号を作るために、ディジタル帰還信号をディジタル処理する、
ｃ)オフセット補正ブロックに有効に連結された加算器、該加算器は入力信号を受信するための第１の入力とオフセット補正信号を受信するための第２の入力とを有し、該補正信号は入力信号に加えられ、それによって送信信号から直流オフセットエラーを取り除く、
ｄ）ソフトウエア命令を実行することが可能で、ゼロ交差時間遅延カウンタを有するプロセッサ、該ソフトウェア命令は与えられた瞬間に入力信号のサインを送信信号のサインと比較し、及び該プロセッサは、該比較器の結果に基いて時間遅延カウンタを増加，減少、或いは影響を及ぼさない。
【請求項５】
下記手段を具備する、通信装置においてベースバンド送信信号から直流オフセットエラーを取り除くための直流オフセット補正回路、該装置はディジタル・ベースバンド入力信号を受信し、該入力信号は送信Ｄ／Ａ変換器によりアナログ信号に変換され、及び該アナログ信号は送信信号を形成するために再構成フィルタによって濾波される：該オフセット補正手段は下記を具備する
ａ)送信信号をディジタル帰還信号に変換するための変換手段、
ｂ)該変換手段に結合され、直流オフセットエラーに名目上等しい直流オフセット補正信号を作るためにディジタル帰還信号をディジタル処理するためのオフセット補正手段、
i)入力信号及び送信信号に答えるエラー信号を発生するための決定手
段、該エラー信号はいかなる与えられた瞬間でも入力信号と送信信号
との相関的サインを表示する、及び
ii）該決定手段に連結されたねエラー信号を積分するための積分器手段、
及び
ｃ)オフセット補正手段に連結された加算器、該加算器手段は入力信号を受信するための第１の入力と、オフセット補正信号を受信するための第２の入力とを有し、該補正信号は入力信号に加えられ、それによって送信信号から直流オフセットエラーを取り除く。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正の内容】
【００６２】
よって、この発明は特定の例示された実施例によっては制限されず、しかし付加された請求範囲によってのみ制限されることは理解されるべきである。  
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］下記を具備する、通信装置においてベースバンド送信信号から直流オフセットエラーを取り除くための直流オフセット補正回路、該装置はディジタル・べ一スバンド入力信号を受信し、該入力信号は送信ディジタルーアナログ変換器によってアナログ信号に変換され、そして該アナログ信号はベースバンド送信信号を生成するために再構成フィルタにより濾波される：
ａ)送信信号をディジタル帰還信号に変換するために配置されたアナログーディジタル（Ａ／Ｄ）変換器、
ｂ)Ａ／Ｄ変換器に有効に作用するように結合された少なくとも１つの入力を有する直流オフセット補正ディジタル信号処理ブロック、該オフセット補正ブロックは直流オフセットエラーと名目上等しい直流オフセット補正信号を生成するためにディジタル帰還信号を処理する、及び
ｃ）オフセット補正ブロックに有効に作用するように連結された加算器、該加算器は入力信号を受信するための第１の入力とオフセット補正信号を受信するための第２の入力とを有し、該補正信号は入力信号に加えられ、それにより送信信号から直流オフセットエラーを取り除く。
［２］該Ａ／Ｄ変換器は１ビヅト微分比較器を具備する、上記［１］の直流オフセット補正回路。
［３］該比較器は送信信号のサインのディジタル化された表示を含むディジタル帰還信号を発生する、上記［２］の直流オフセット補正回路。
［４］該オフセット補正ディジタル信号処理ブロックは送信信号のサインを積分するための手段を具備する、上記［３］の直流オフセット補正回路。
［５］該積分するための手段はバイナリーアップ／ダウン・カウンタを具備する、上記［４］の直流オフセット補正回路。
［６］該オフセット補正ディジタル信号処理ブロヅクは下記を具備する、上記［３］の直流オフセット補正回路：
ｄ）入力信号及び送信信号に答えるエラー信号を発生するための決定ブロック、該エラー信号はいかなる与えられた瞬間でも入力信号と送信信号との相関的サインを表示する、及び
ｅ）エラー信号を積分するための積分器手段。
［７］該決定ブロックは下記真理表を実行する論理装置を具備し、
【表２】
2010045792.tif 000027
そして該エラー信号は積分器手段への入力として供給される、上記［６］の直流オフセット補正回路。
［８］該積分器手段はバイナリ・アップ／ダウン・カウンタを具備し、及び該カウンタはエラー信号が正の時は増加され、及び該カウンタはエラー信号が負の時は減少される、上記［７］の直流オフセット補正回路。
［９］該加算器は８ビットディジタル加算器を具備する、上記［１］の直流オフセット補正回路。
［１０］該補正回路はソフトウェア命令を実行することが可能で、ゼロ交差時間遅延カウンタを有するプロセッサを具備し、及び該ソフトウェア命令は与えられた瞬間に入力信号のサインを送信信号のサインと比較し、及び該プロセッサ増加，減少は該比較結果に基づく時間遅延カウンタに影響を及ぼさない、上記［１］の直流オフセット補正回路。
［１１］下記手段を具備する、通信装置においてベースバンド送信信号から直流オフセットエラーを取り除くための直流オフセット補正回路、該装置はディジタル・ベースバンド入力信号を受信し、該入力信号は送信Ｄ／Ａ変換器によりアナログ信号に変換され、及び該アナログ信号は送信信号を形成するために再構成フィルタによって濾波される：
ｆ）送信信号をディジタル帰還信号に変換するための変換手段、
ｇ）直流オフセットエラーに名目上等しい直流オフセット補正信号を作るために、ディジタル帰還信号をディジタル処理するための、変換手段に連結された、オフセット補正手段、
ｈ)オフセット補正手段に連結された加算器手段、該加算器手段は入力信号を受信するための第１の入力とオフセット補正信号を受信するための第２の入力とを有し、該補正信号は入力信号に加えられ、それによって送信信号から直流オフセットエラーを取り除く。
［１２］該オフセット補正手段は下記手段を具備する、上記［１１］の直流オフセット補正回路：
ｉ）入力信号及び送信信号に答えるエラー信号を発生するための決定手段、該エラー信号はいかなる与えられた瞬間でも入力信号と送信信号との相関サインの表示である、及びエラー信号を積分するための、決定手段に連結された、積分器手段。
［１３］下記工程を含む、入力信号を受信する通信装置において送信信号に賦課された直流オフセットエラーを取り除くための方法、該入力信号はアナログ信号に変換され、続いて送信信号を作る装置内で濾波される、
ｉ）送信信号をディジタル帰還信号に変換する、
ｊ）直流オフセットエラーと名目上等しい直流オフセット補正信号を形成するためにディジタル帰還信号を処理する；及び直流オフセット補正信号を入力信号に加え、それによって直流オフセットエラーを送信信号から取り除く。
［１４］該処理工程（ｂ）は時間の終わりまでディジタル帰還信号を積分する工程を具備する、上記［１３］の方法。
［１５］該処理工程（ｂ）は下記工程を具備する、上記［１３］の方法、
ｋ）入力信号の最上位ビットを受信する、
ｌ) ディジタル帰還信号を受信する、
ｍ）入力信号の最上位ビットをデイジタル帰還信号と比較する、及び
ｎ）比較工程(Ｃ)の結果に基づいてカウンタを計時する。
［１６］下記を具備する、通信装置において汎用プロセッサーで実行するコンピュータプログラム、該装置はディジタル入力信号を受信し、入力信号をアナログ信号に変換し、そして送信信号を作るためにアナログ信号を濾波し、及び該装置は直流オフセットエラーを送信信号に導入する、
ｏ）送信信号をディジタル帰還信号に変換するための第１の命令セット、
ｐ）直流オフセットエラーと名目上等しい直流オフセット補正信号を形成するためにディジタル帰還信号を処理するための第２の命令セット、及び直流オフセット補正信号を入力信号に加え、それによって直流オフセットエラーを送信信号から取り除くための第３の命令セット。
［１７］該プログラムは通信装置における特定用途向け集積回路により実行される、上記［１６］のコンピュータ・プログラム。
［１８］該プログラムはフィールド・プログラマブル・ゲートアレイ装置により実行される、上記［１６］のコンピュータ・プログラム。
【外国語明細書】
2010045792000001.pdf