(57)【要約】【課題】  ＩＧＢＴのオン抵抗の低減と、ＦＷＤのリカバリ特性と両立を図った半導体装置を提供する。【解決手段】  半導体層内の第１領域に形成され、第１トレンチ領域と、第１トレンチ領域内に形成される第１ゲートと、半導体層の厚さ方向に離間して配設されるエミッタ及びコレクタとを有し、第１ゲートの電位を制御することにより、半導体層の厚さ方向に流れる電流を制御するＩＧＢＴと、半導体層内の第１領域に隣り合う第２領域内に形成され、第２トレンチ領域と、第２トレンチ領域内に形成される第２ゲートと、半導体層の厚さ方向に離間して配設されるベース及びコレクタと、第２トレンチの底部に形成され、第２ゲートによって電位が制御される結晶欠陥領域又はライフタイム制御領域とを有するＦＷＤとを含み、ＦＷＤのオフ時に、第２ゲートの電位を制御することにより、半導体層内の残留キャリアを結晶欠陥領域又はライフタイム制御領域で収集する。【選択図】図１
2010263149.tif 000002
【特許請求の範囲】
【請求項１】
半導体層内の第１領域に形成され、第１トレンチ領域と、前記第１トレンチ領域内に形成される第１ゲートと、前記半導体層の厚さ方向に離間して配設されるエミッタ及びコレクタとを有し、前記第１ゲートの電位を制御することにより、前記半導体層の厚さ方向に流れる電流を制御するＩＧＢＴと、
前記半導体層内の前記第１領域に隣り合う第２領域内に形成され、第２トレンチ領域と、前記第２トレンチ領域内に形成される第２ゲートと、前記半導体層の厚さ方向に離間して配設されるベース及びコレクタと、前記第２トレンチの底部に形成され、前記第２ゲートによって電位が制御される結晶欠陥領域又はライフタイム制御領域とを有するＦＷＤと
を含み、
前記ＦＷＤのオフ時に、前記第２ゲートの電位を制御することにより、前記半導体層内の残留キャリアを前記結晶欠陥領域又は前記ライフタイム制御領域で収集する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）とＦＷＤ（Free  Wheeling  Diode）とを含む半導体装置に関する。
【背景技術】
【０００２】
従来より、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）とフリーホイールダイオード（ＦＷＤ）を同一の半導体層内に形成した半導体装置があった。このような半導体装置として、ＩＧＢＴ領域とＦＷＤ領域の両方のドリフト層内に幅方向にわたる低ライフタイム層を形成した半導体装置があった（例えば、特許文献１参照）。
【０００３】
また、半導体層の積層方向における下側から電子等の照射を行い、ＦＷＤ領域のドリフト層内に再結合領域を形成することにより、ＦＷＤのリカバリ時にドリフト層内のキャリアをトラップし、ＦＷＤのリカバリ特性を向上させた半導体装置があった（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３１７７５１号公報
【特許文献２】特開２００７−１０３７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＩＧＢＴ領域とＦＷＤ領域の両方のドリフト層内に幅方向にわたる低ライフタイム層を形成した半導体装置では、ＩＧＢＴ領域のドリフト層に低ライフタイム層が存在することにより、ＩＧＢＴのオン抵抗が増大し、損失が増大するという課題があった。
【０００６】
また、ＦＷＤ領域のドリフト層内に再結合領域を形成する半導体装置では、相隣接するＩＧＢＴ領域とＦＷＤ領域のうち、ＦＷＤ領域だけを選択して再結合領域を形成するため、マスクのパターニングが必要になり、工程数が増えてコストが嵩むという課題があった。また、再結合領域がドリフト層全体の中で幅方向に点在するため、ＦＷＤのリカバリ特性の向上を十分に図れないという課題があった。
【０００７】
そこで、本発明は、ＩＧＢＴのオン抵抗の低減と、十分なＦＷＤのリカバリ特性の確保との両立を図った半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一局面の半導体装置は、半導体層内の第１領域に形成され、第１トレンチ領域と、前記第１トレンチ領域内に形成される第１ゲートと、前記半導体層の厚さ方向に離間して配設されるエミッタ及びコレクタとを有し、前記第１ゲートの電位を制御することにより、前記半導体層の厚さ方向に流れる電流を制御するＩＧＢＴと、前記半導体層内の前記第１領域に隣り合う第２領域内に形成され、第２トレンチ領域と、前記第２トレンチ領域内に形成される第２ゲートと、前記半導体層の厚さ方向に離間して配設されるベース及びコレクタと、前記第２トレンチの底部に形成され、前記第２ゲートによって電位が制御される結晶欠陥領域又はライフタイム制御領域とを有するＦＷＤとを含み、前記ＦＷＤのオフ時に、前記第２ゲートの電位を制御することにより、前記半導体層内の残留キャリアを前記結晶欠陥領域又は前記ライフタイム制御領域で収集する。
【発明の効果】
【０００９】
本発明によれば、ＩＧＢＴのオン抵抗の低減と、十分なＦＷＤのリカバリ特性の確保との両立を図った半導体装置を提供できるという特有の効果が得られる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１の半導体装置の断面構造を示す図である。
【図２】実施の形態１の半導体装置１００の製造方法を段階的に示す図である。
【図３】実施の形態２の半導体装置の製造方法を示す図である。
【図４】実施の形態２の変形例の半導体装置の製造方法を示す図である。
【図５】実施の形態３の半導体装置の製造方法を示す図である。
【図６】実施の形態４の半導体装置の製造方法を示す図である。
【図７】実施の形態５の半導体装置の製造方法を示す図である。
【図８】実施の形態６の半導体装置の製造方法を示す図である。
【図９】実施の形態７の半導体装置及び製造方法を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の半導体装置を適用した実施の形態について説明する。
【００１２】
［実施の形態１］
図１は、実施の形態１の半導体装置の断面構造を示す図である。
【００１３】
実施の形態１の半導体装置１００は、半導体層の内部に形成されるＩＧＢＴ１０とＦＷＤ２０とを含む。ＩＧＢＴ１０とＦＷＤ２０は、それぞれ、半導体層内の隣り合う領域内に形成されている。ここで、図１には、一組のＩＧＢＴ１０及びＦＷＤ２０を示すが、実際には、半導体装置１００は、複数組のＩＧＢＴ１０及びＦＷＤ２０を含み、モータに代表されるような電気負荷を駆動するために用いられる。以下、ＩＧＢＴ１０及びＦＷＤ２０の構造と製造方法について説明する。
【００１４】
ＩＧＢＴ１０とＦＷＤ２０が形成される半導体層は、シリコンウエハ（半導体基板）に不純物（典型的には、リン（Ｐ））を注入することによって作製されるｎドリフト層１０１と、ｎドリフト層１０１の上層部に不純物（典型的には、ボロン（Ｂ））を注入することによって形成されるｐベース層１０２とを含む。
【００１５】
すなわち、ＩＧＢＴ１０とＦＷＤ２０は、ｎドリフト層１０１及びｐベース層１０２の内部の隣り合う領域（第１領域、第２領域）内に形成されている。
【００１６】
ＩＧＢＴ１０は、ｐベース層１０２の上面からｎドリフト層１０１の上層部に達するトレンチ１０３Ａ内に形成されたゲート電極１１０を含む。
【００１７】
ゲート電極１１０は、トレンチ１０３Ａ内に形成されるゲート酸化層１０４Ａを介して形成されている。
【００１８】
また、ＦＷＤ２０は、ｐベース層１０２の上面からｎドリフト層１０１の上層部に達するトレンチ１０３Ｂ内に形成されたゲート電極１２０を含む。
【００１９】
ゲート電極１２０は、トレンチ１０３Ｂ内に形成されるゲート酸化層１０４Ｂを介して形成されている。
【００２０】
なお、ゲート酸化膜１０４Ａ及び１０４Ｂは、例えば、熱酸化処理による酸化をトレンチ１０３Ａ及び１０３Ｂの内部表面に行うことによって形成される。また、ゲート電極１１０と１２０は、例えば、ポリシリコンによって構成される。
【００２１】
ＦＷＤ２０内のトレンチ１０３Ｂの下部のｎドリフト層１０１内には、結晶欠陥層１３０が形成されている。この結晶欠陥層１３０は、トレンチ１０３Ｂの下部のｎドリフト層１０１内にのみ形成され、ＩＧＢＴ１０内には形成されない。結晶欠陥層１３０の作製方法については、後述する。
【００２２】
また、ゲート電極１２０には、スイッチ１３１を介して外部電源１３２が接続されており、スイッチ１３１が閉成されると、ゲート電極１２０に負電圧が印加されるように構成されている。スイッチ１３１の開閉、及び負電圧を印加することによる作用・効果については後述する。
【００２３】
ｐベース層１０２の上層部には、ｐ＋コンタクト層１０５とｎ＋拡散層１０６が形成されている。ｐ＋コンタクト層１０５は、ｐベース層１０２の表面から不純物（典型的には、ボロン（Ｂ））を注入することにより、ｐベース層１０２よりも不純物濃度が高く設定される半導体領域である。また、ｎ＋拡散層１０６は、例えば、ｐ＋コンタクト層１０５を形成した後に、不純物（典型的には、ヒ素（Ａｓ））を注入することにより、導電型をｎ型にした半導体領域である。ここでは、ｎ＋拡散層１０６の方がｎドリフト層１０１よりも不純物濃度が高いため、導電型をｎ＋型として示す。
【００２４】
このようなｐ＋コンタクト層１０５及びｎ＋拡散層１０６は、ＩＧＢＴ１０内では、ゲート電極１１０が形成されるトレンチ１０３Ａの両側にｎ＋拡散層１０６が配設され、ｎ＋拡散層１０６に隣接してｐ＋コンタクト層１０５が配設されるように形成されている。また、ＦＷＤ２０内では、ゲート電極１２０が形成されるトレンチ１０３Ｂの両側にｐ＋コンタクト層１０５が配設されている。
【００２５】
なお、ＩＧＢＴ１０内のｐ＋コンタクト層１０５は、ラッチアップを防止するためのコンタクト層として機能し、ｎ＋拡散層１０６は、電子を注入するための拡散層として機能する。また、ＦＷＤ２０内のｐ＋コンタクト層１０５は、ＦＷＤ２０のベースとして機能する。
【００２６】
また、ｎドリフト層１０１の下層部には、ｐコレクタ層１０７及びｎコレクタ層１０８が形成される。ｐコレクタ層１０７は、ｎドリフト層１０１の裏面（図１中の下面）から不純物（典型的には、ボロン（Ｂ））を注することによって形成される。また、ｎコレクタ層１０８は、ｎドリフト層１０１の裏面（図１中の下面）から不純物（典型的には、リン（Ｐ））を注入することによって作製される。
【００２７】
ｐコレクタ層１０７は、ｎドリフト層１０１のうち、ＩＧＢＴ１０に含まれる領域内に形成され、ＩＧＢＴ１０のコレクタとなる半導体層である。
【００２８】
また、ｎコレクタ層１０８は、ｎドリフト層１０１のうち、ＦＷＤ２０に含まれる領域内に形成され、ＦＷＤ２０のコレクタとなる半導体層である。
【００２９】
ここで、ＩＧＢＴ１０及びＦＷＤ２０の動作を説明するために、一例として、半導体装置１００は４組のＩＧＢＴ１０及びＦＷＤ２０を含み、モータを駆動するブリッジ回路を構成しているとする。すなわち、４組のＩＧＢＴ１０及びＦＷＤ２０を含むブリッジ回路の一対の中点の間にモータが接続され、ブリッジ回路は直流電源から供給される直流電圧を交流電圧に変換してモータを交流駆動するように構成されているものとする。
【００３０】
このような半導体装置１００において、ブリッジ回路の対角上に存在するＩＧＢＴ１０のエミッタ・コレクタ間にコレクタの電位が高くなるようにバイアスを印加した状態で、ゲート電極１１０にゲート電圧を印加すると、ゲート１１０の近傍にチャネルが形成され、ＩＧＢＴ１０内でｎドリフト層１０１からｐベース層１０２に向かう方向に電流が流れる。これにより、対角上に位置する２つのＩＧＢＴ１０を通じてモータに電流が供給される。
【００３１】
また、対角上に位置する２つのＩＧＢＴ１０のうちの一方のＩＧＢＴ１０のゲート電極１１０へのゲート電圧の印加を遮断することにより、一方のＩＧＢＴ１０がオフにされると、このＩＧＢＴ１０内でｎドリフト層１０１からｐベース層１０２に流れる電流が零になる。
【００３２】
このとき、ブリッジ回路に接続されているモータに誘導起電力が生じ、この誘導起電力は、オンにされているＩＧＢＴ１０及びモータと閉回路を構成するＦＷＤ２０のｎドリフト層１０１とｐベース層１０２に印加される。これにより、ＦＷＤ２０がオンになり、ＦＷＤ２０内のｐベース層１０２からｎドリフト層１０１に向かう方向に電流が流れる。
【００３３】
このような動作を繰り返すことにより、ブリッジ回路に含まれるＦＷＤ２０は、いずれかのＩＧＢＴ１０のオフに伴ってオンにされ、モータにはブリッジ回路から交流電圧が供給される。
【００３４】
ところで、実施の形態１の半導体装置１００では、上述のようにＦＷＤ２０がオフされるタイミングで、スイッチ１３１を閉成し、ゲート電極１２０に負電圧を印加する。また、ＦＷＤ２０がオンされるタイミングで、スイッチ１３１を開放し、ゲート電極１２０への負電圧の印加を遮断する。スイッチ１３１の開閉制御は、ＩＧＢＴ１０のオン／オフ制御とともに、実施の形態１の半導体装置１００を駆動するための駆動装置によって行ってもよく、又はＩＧＢＴ１０のオン／オフ制御とは別に制御を行う駆動回路によって行ってもよい。
【００３５】
ＦＷＤ２０のオフ時に印加される負電圧は、結晶欠陥層１３０に印加されるため、ＦＷＤ２０をオフにする際に、ＦＷＤ２０内のｎドリフト層１０１内に残留する残留キャリアである正孔を結晶欠陥層１３０に収集して迅速に消滅させることができる。
【００３６】
このため、ＦＷＤ２０が迅速にオフされるので、ＦＷＤ２０のリカバリ特性を向上させることができる。
【００３７】
また、上述のように、結晶欠陥層１３０は、ＦＷＤ２０内のゲート電極１２０の下部にのみ形成され、ＩＧＢＴ１０内には形成されないので、従来の半導体装置と異なり、ＩＧＢＴ１０のオン抵抗は増大しない。また、ＦＷＤ２０のオン抵抗を従来よりも低減させることができる。
【００３８】
従って、実施の形態１によれば、ＩＧＢＴ１０のオン抵抗を増大させることなく、ＦＷＤ２０のリカバリ特性を向上させた半導体装置１００を提供することができる。
【００３９】
また、実施の形態１の半導体装置１００は、従来の半導体装置のように、裏面プロセス用のパターニングを行う工程を追加することなく製造することができる。以下、製造方法について説明する。
【００４０】
図２は、実施の形態１の半導体装置１００の製造方法を段階的に示す図である。
【００４１】
まず、図２（ａ）に示すように、ｎドリフト層１０１の上にマスクとしてシリコン酸化膜１５１を成膜した状態で、異方性エッチングを行うことにより、トレンチ１０３Ａ及び１０３Ｂを形成する。なお、マスクとしてのシリコン酸化膜１５１の代わりに、シリコン窒化膜、又はレジストを形成してもよい。
【００４２】
次に、トレンチ１０３Ａ及び１０３Ｂの内部表面に熱酸化処理を行い、ゲート酸化層１０４Ａ及び１０４Ｂを形成した後に、ＩＧＢＴ１０を形成する領域に有機膜等のレジスト１５２を塗布することにより、図２（ｂ）に示す状態になる。
【００４３】
レジスト１５２は、ＩＧＢＴ１０を形成する領域にだけ形成され、ＦＷＤ２０を形成する領域には形成されないようにパターニングされている。
【００４４】
また、レジスト１５２は、ＦＷＤ２０を形成する領域のトレンチ１０３Ｂの底部に後の工程で不活性イオン等の打ち込みを行う際に、ＩＧＢＴ１０を形成する領域のトレンチ１０３Ａの底部に不活性イオンが届かないようにトレンチ１０３Ａの底部を保護できる厚さを有することが必要となる。
【００４５】
なお、レジスト１５２の代わりに、シリコン酸化膜、又はシリコン窒化膜等を形成してもよい。
【００４６】
次に、シリコン酸化膜１５１及びレジスト１５２を遮蔽膜として用い、不活性イオンをトレンチ１０３Ｂ内に照射することにより、図２（ｃ）に示すように、トレンチ１０３の底部のｎドリフト層１０１内に、結晶欠陥層１３０を形成する。
【００４７】
なお、このとき、不活性イオンの飛程が長すぎてトレンチ１０３Ｂの底部よりもｎドリフト層１０１の深部に結晶欠陥層１３０が形成されてしまう場合は、図２（ｄ）に示すように、トレンチ１０３Ｂの底部に有機膜等のレジスト、又はシリコン酸化膜で構成されるバッファ層１５３を形成することにより、結晶欠陥層１３０が形成される深さを調節すればよい。
【００４８】
次に、図２（ｃ）に示す状態からシリコン酸化膜１５１及びレジスト１５２を除去することにより（あるいは、（図２（ｄ）に示す状態からシリコン酸化膜１５１、レジスト１５２、及びバッファ層１５３を除去することにより）、図２（ｅ）に示すように、トレンチ１０３Ａ及び１０３Ｂと、ｎドリフト層１０１の上面が剥き出しの状態にする。
【００４９】
この後に、ｐベース層１０２、ゲート酸化層１０４Ａ、ゲート酸化層１０４Ｂ、ｐ＋コンタクト層１０５、ｎ＋拡散層１０６、ｐコレクタ層１０７、ｎコレクタ層１０８、ゲート電極１１０、及びゲート電極１２０を形成することにより、図２（ｆ）に示す半導体装置１００が得られる。
【００５０】
図２（ｆ）に示す半導体装置１００は、図１に示す半導体装置１００と同一であるため、ＩＧＢＴ１０をオンするとき（すなわち、ＦＷＤ２０をオフにするとき）に、スイッチ１３１（図１参照）を閉成し、ゲート電極１２０に負電圧を印加する。また、ＩＧＢＴ１０をオフにするときは、スイッチ１３１（図１参照）を開放し、ゲート電極１２０への負電圧の印加を遮断する。
【００５１】
ＦＷＤ２０のオフ時に印加される負電圧は、結晶欠陥層１３０に印加されるため、ＦＷＤ２０をオフにする際に、ＦＷＤ２０内のｎドリフト層１０１内に残留する残留キャリアである正孔を結晶欠陥層１３０に収集して迅速に消滅させることができる。これにより、ＦＷＤ２０は迅速にオフされる。
【００５２】
従って、ＩＧＢＴ１０のオン抵抗を増大させることなく、ＦＷＤ２０のリカバリ特性を向上させることができる。
【００５３】
以上、実施の形態１によれば、ＩＧＢＴ１０のオン抵抗を増大させることなく、ＦＷＤ２０のリカバリ特性を向上させた半導体装置１００を提供することができる。
【００５４】
なお、結晶欠陥層１３０を形成するために打ち込む不活性イオンとしては、例えば、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、又はキセノン（Ｘｅ）を挙げることができる。また、不活性イオンの代わりに、プロトン、電子、ヘリウム（Ｈｅ）、又は酸素（Ｏ２）を用いてもよい。
【００５５】
［実施の形態２］
図３は、実施の形態２の半導体装置の製造方法を示す図である。
【００５６】
実施の形態２の半導体装置は、結晶欠陥層１３０の作製方法が実施の形態１の半導体装置の製造方法と異なる。その他は実施の形態１の半導体装置１００と同一であるため、同一の構成要素には同一符号を付し、その説明を省略する。
【００５７】
図３（ａ）に示す状態は、図２（ａ）に示す状態と同一であり、ｎドリフト層１０１の上にマスクとしてシリコン酸化膜１５１を成膜した後に、異方性エッチングを行うことにより、トレンチ１０３Ａ及び１０３Ｂを形成した状態である。
【００５８】
次に、シリコン酸化膜１５１を除去した後に、図３（ｂ）に示すように、トレンチ１０３Ａ及び１０３Ｂがすべて埋まり、かつ、ｎドリフト層１０１の上面に所定の厚さを有するシリコン窒化膜（ＳｉＮ）１５４を成膜する。なお、シリコン窒化膜１５４を成膜の代わりに、シリコンゲルマニウム（ＳｉＧｅ）膜、又はシリコンカーバイド（ＳｉＣ）膜を形成してもよい。
【００５９】
ここで、シリコン窒化膜１５４を形成する前に、トレンチ１３０Ａの内部表面に保護膜として、例えばシリコン酸化膜を形成しておいてもよい。これは、後に形成するＩＧＢＴ１０の電気的特性をさらに良好にする場合に有効的な処置である。
【００６０】
次に、シリコン窒化膜１５４を異方性エッチング処理によってエッチバックし、トレンチ１３０Ａ及び１３０Ｂの底部にのみ、部分的にシリコン窒化膜１５４Ａ及び１５４Ｂを残す。この状態は、図３（ｃ）に示す状態となる。
【００６１】
さらに、ＦＷＤ２０が形成される領域をマスクで覆ってトレンチ１０３Ａ内のシリコン窒化膜１５４Ａを除去すると、図３（ｄ）に示すように、トレンチ１０３Ｂの底部にのみシリコン窒化膜１５４Ｂが残された状態になる。
【００６２】
続いて、熱処理を行うことにより、トレンチ１０３Ｂ内のシリコン窒化膜１５４Ｂを結晶化させると、結晶化が生じる際に、シリコン窒化膜１５４Ｂとｎドリフト層１０１の界面に応力が生じるため、この応力により、トレンチ１０３Ｂの底部のｎドリフト層１０１内の結合に欠陥が生じ、図３（ｅ）に示すように、結晶欠陥層１３０が形成される。
【００６３】
結晶欠陥層を形成した後は、トレンチ１０３Ｂの底部で結晶化されたシリコン窒化膜１５４Ｂを除去することにより、図３（ｆ）に示すように、トレンチ１０３Ａ及び１０３Ｂと、ｎドリフト層１０１の上面が剥き出しの状態を得る。
【００６４】
この後に、ｐベース層１０２、ゲート酸化層１０４Ａ、ゲート酸化層１０４Ｂ、ｐ＋コンタクト層１０５、ｎ＋拡散層１０６、ｐコレクタ層１０７、ｎコレクタ層１０８、ゲート電極１１０、及びゲート電極１２０を形成することにより、図３（ｇ）に示す半導体装置１００が得られる。なお、図３（ｅ）の状態からｐベース層１０２、ゲート酸化層１０４Ａ、ゲート酸化層１０４Ｂ、ｐ＋コンタクト層１０５、ｎ＋拡散層１０６、ｐコレクタ層１０７、ｎコレクタ層１０８、ゲート電極１１０、及びゲート電極１２０等を形成する際に、熱処理を行う場合は、結晶欠陥層１３０が消失しない程度の温度条件で行えばよい。
【００６５】
図３（ｇ）に示す半導体装置１００は、図１に示す半導体装置１００と同一であるため、ＩＧＢＴ１０をオンするとき（すなわち、ＦＷＤ２０をオフにするとき）に、スイッチ１３１（図１参照）を閉成し、ゲート電極１２０に負電圧を印加する。また、ＩＧＢＴ１０をオフにするときは、スイッチ１３１（図１参照）を開放し、ゲート電極１２０への負電圧の印加を遮断する。
【００６６】
ＦＷＤ２０のオフ時に印加される負電圧は、結晶欠陥層１３０に印加されるため、ＦＷＤ２０をオフにする際に、ＦＷＤ２０内のｎドリフト層１０１内に残留する残留キャリアである正孔を結晶欠陥層１３０に収集して迅速に消滅させることができる。これにより、ＦＷＤ２０は迅速にオフされる。
【００６７】
このため、ＩＧＢＴ１０のオン抵抗を増大させることなく、ＦＷＤ２０のリカバリ特性を向上させた半導体装置１００を提供することができる。
【００６８】
尚、図３（ｅ）に示す工程の後に、シリコン窒化膜１５４Ｂを除去することなく残した状態で、ゲート酸化膜１０４Ｂ及びゲート電極１２０を形成してもよい。
【００６９】
この場合、半導体装置１００の構造は、図４に示すようになるが、このようにトレンチ１０３Ｂの底部にシリコン窒化膜１５４Ｂを残した状態でも、トレンチ１０３Ｂの底部のシリコン窒化膜１５４Ｂを除去して形成した半導体装置と同様に、ＩＧＢＴ１０のオン抵抗を増大させることなく、ＦＷＤ２０のリカバリ特性を向上させた半導体装置１００を提供することができる。
【００７０】
［実施の形態３］
図５は、実施の形態３の半導体装置の製造方法を示す図である。
【００７１】
実施の形態３の半導体装置は、結晶欠陥層１３０の作製方法が実施の形態１、２の半導体装置の製造方法と異なる。その他は、実施の形態１乃至３の半導体装置と同一であるため、同一の構成要素には同一符号を付し、その説明を省略する。
【００７２】
図５（ａ）に示すように、ｎドリフト層１０１の上にマスクとしてシリコン酸化膜１５１を成膜した状態で、異方性エッチングを行うことにより、トレンチ１０３Ａ及び１０３Ｂを形成する。
【００７３】
このとき、トレンチ１０３Ｂの幅をトレンチ１０３Ａの幅よりも所定の幅だけ細く設定する。
【００７４】
異方性エッチングは、一般に幅が細い方がエッチング速度が速いため、実施の形態３では、これを利用してトレンチ１０３Ａよりもトレンチ１０３Ｂを細く深く形成する。
【００７５】
次に、トレンチ１０３Ａ及び１０３Ｂの内部及びｎドリフト層１０１の上面にシリコン窒化膜１５４をし、さらに異方性エッチング処理を行うことにより、トレンチ１０３Ａ内のシリコン窒化膜１５４がすべて除去されるまで、エッチバックする。
【００７６】
これにより、ｎドリフト層１０１の上面及びトレンチ１０３Ａ内のシリコン窒化膜１５４がすべて除去され、トレンチ１０３Ｂの底部にのみシリコン窒化膜１５４Ｂが残る。
【００７７】
なお、シリコン窒化膜１５４をエッチバックする際のエッチングレートは、トレンチ１０３Ｂの底部にのみシリコン窒化膜１５４Ｂが残るように調節すればよい。
【００７８】
この後は、実施の形態２の図３（ｄ）以降と同様に、熱処理によってシリコン窒化膜１５４Ｂを結晶化することにより、トレンチ１０３Ｂの底部のｎドリフト層１０１内に、結晶欠陥層１３０を形成することができる。
【００７９】
さらに、ｐベース層１０２、ゲート酸化層１０４Ａ、ゲート酸化層１０４Ｂ、ｐ＋コンタクト層１０５、ｎ＋拡散層１０６、ｐコレクタ層１０７、ｎコレクタ層１０８、ゲート電極１１０、及びゲート電極１２０を形成することにより、半導体装置が得られる。
【００８０】
実施の形態３の半導体装置は、トレンチ１０３Ｂがトレンチ１０３Ａよりも幅細くかつ深く形成されていること以外は、図１、図２（ｆ）、及び図３（ｇ）に示す半導体装置と同一である。
【００８１】
このため、ＩＧＢＴ１０をオンするとき（すなわち、ＦＷＤ２０をオフにするとき）に、スイッチ１３１（図１参照）を閉成し、ゲート電極１２０に負電圧を印加する。また、ＩＧＢＴ１０をオフにするときは、スイッチ１３１（図１参照）を開放し、ゲート電極１２０への負電圧の印加を遮断する。
【００８２】
ＦＷＤ２０のオフ時に印加される負電圧は、結晶欠陥層１３０に印加されるため、ＦＷＤ２０をオフにする際に、ＦＷＤ２０内のｎドリフト層１０１内に残留する残留キャリアである正孔を結晶欠陥層１３０に収集して迅速に消滅させることができる。これにより、ＦＷＤ２０は迅速にオフされる。
【００８３】
このため、ＩＧＢＴ１０のオン抵抗を増大させることなく、ＦＷＤ２０のリカバリ特性を向上させた半導体装置１００を提供することができる。
【００８４】
また、実施の形態３の半導体装置は、トレンチ１０３Ｂがトレンチ１０３Ａよりも幅細くかつ深いため、実施の形態２で図３（ｄ）に示したように、ＦＷＤ２０が形成される領域をマスクで覆ってトレンチ１０３Ａ内のシリコン窒化膜１５４Ａを除去する工程を省くことができ、製造工程の簡略化を図ることができる。
【００８５】
なお、トレンチ１０３Ｂの底部のシリコン窒化膜１５４Ｂを除去せずに残しておいてもよい。この場合の半導体装置の構造は、図４に示す半導体装置のトレンチ１０３Ｂを細くかつ深くしたものとなる。
【００８６】
［実施の形態４］
図６は、実施の形態４の半導体装置の製造方法を示す図である。
【００８７】
実施の形態４の半導体装置は、結晶欠陥層１３０の作製方法が実施の形態１乃至３の半導体装置の製造方法と異なる。
【００８８】
実施の形態３では、トレンチ１０３Ｂをトレンチ１０３Ａよりも幅細くかつ深く形成することにより、異方性エッチングのエッチング速度の差を利用してマスクで覆ってトレンチ１０３Ａ内のシリコン窒化膜１５４Ａを除去する工程を省くことができる形態について説明した。
【００８９】
これに対して、実施の形態４の半導体装置は、トレンチ１０３Ａと１０３Ｂの深さは同一であるが、トレンチ１０３Ｂの方が幅広くすることにより、シリコン窒化膜１５４のエッチング速度の違いを利用してトレンチ１０３Ｂの底部にのみ、シリコン窒化膜１５４Ｂを残すところが実施の形態３と異なる。
【００９０】
その他の構成は、基本的に実施の形態１乃至３の半導体装置と同一であるため、同一の構成要素には同一符号を付し、その説明を省略する。
【００９１】
図６（ａ）に示すように、ｎドリフト層１０１の上にマスクとしてシリコン酸化膜１５１を成膜した状態で、異方性エッチングを行うことにより、トレンチ１０３Ａ及び１０３Ｂを形成する。
【００９２】
このとき、トレンチ１０３Ｂの幅をトレンチ１０３Ａの幅よりも所定の幅だけ広く設定する。
【００９３】
実施の形態４では、トレンチ１０３Ａ及び１０３Ｂが同一の深さを有し、かつ、トレンチ１０３Ａよりもトレンチ１０３Ｂの方が幅広くなるように異方性エッチングの条件を調整して、エッチバックによりトレンチ１０３Ａ及び１０３Ｂを形成する。
【００９４】
次に、トレンチ１０３Ａ及び１０３Ｂの内部及びｎドリフト層１０１の上面にシリコン窒化膜１５４をし、さらに異方性エッチング処理を行うことにより、トレンチ１０３Ａ内の窒化膜１５４がすべて除去されるまで、エッチバックする。
【００９５】
そして、さらに異方性エッチングの条件を調整することにより、図６（ｂ）に示すように、ｎドリフト層１０１の上面及びトレンチ１０３Ａ内のシリコン窒化膜１５４をすべて除去し、トレンチ１０３Ｂの底部にのみシリコン窒化膜１５４Ｂを残す。
【００９６】
この後は、実施の形態２の図３（ｄ）以降と同様に、熱処理によってシリコン窒化膜１５４Ｂを結晶化することにより、トレンチ１０３Ｂの底部のｎドリフト層１０１内に、結晶欠陥層１３０を形成することができる。
【００９７】
さらに、ｐベース層１０２、ゲート酸化層１０４Ａ、ゲート酸化層１０４Ｂ、ｐ＋コンタクト層１０５、ｎ＋拡散層１０６、ｐコレクタ層１０７、ｎコレクタ層１０８、ゲート電極１１０、及びゲート電極１２０を形成することにより、半導体装置が得られる。
【００９８】
実施の形態４の半導体装置は、トレンチ１０３Ｂがトレンチ１０３Ａよりも幅広く形成されていること以外は、図１、図２（ｆ）、及び図３（ｇ）に示す半導体装置と同一である。
【００９９】
このため、ＩＧＢＴ１０をオンするとき（すなわち、ＦＷＤ２０をオフにするとき）に、スイッチ１３１（図１参照）を閉成し、ゲート電極１２０に負電圧を印加する。また、ＩＧＢＴ１０をオフにするときは、スイッチ１３１（図１参照）を開放し、ゲート電極１２０への負電圧の印加を遮断する。
【０１００】
ＦＷＤ２０のオフ時に印加される負電圧は、結晶欠陥層１３０に印加されるため、ＦＷＤ２０をオフにする際に、ＦＷＤ２０内のｎドリフト層１０１内に残留する残留キャリアである正孔を結晶欠陥層１３０に収集して迅速に消滅させることができる。これにより、ＦＷＤ２０は迅速にオフされる。
【０１０１】
このため、ＩＧＢＴ１０のオン抵抗を増大させることなく、ＦＷＤ２０のリカバリ特性を向上させた半導体装置１００を提供することができる。
【０１０２】
また、実施の形態４の半導体装置は、トレンチ１０３Ｂがトレンチ１０３Ａよりも幅広いため、実施の形態２で図３（ｄ）に示したように、ＦＷＤ２０が形成される領域をマスクで覆ってトレンチ１０３Ａ内のシリコン窒化膜１５４Ａを除去する工程を省くことができ、製造工程の簡略化を図ることができる。
【０１０３】
なお、トレンチ１０３Ｂの底部のシリコン窒化膜１５４Ｂを除去せずに残しておいてもよい。この場合の半導体装置の構造は、図４に示す半導体装置のトレンチ１０３Ｂを幅広くしたものとなる。
【０１０４】
［実施の形態５］
図７は、実施の形態５の半導体装置の製造方法を示す図である。
【０１０５】
実施の形態４の半導体装置は、結晶欠陥層１３０の作製方法が実施の形態１乃至４の半導体装置の製造方法と異なる。
【０１０６】
実施の形態４では、実施の形態４の半導体装置は、トレンチ１０３Ｂの幅をトレンチ１０３Ａと１０３Ｂよりも広くすることにより、シリコン窒化膜１５４のエッチング速度の違いを利用してトレンチ１０３Ｂの底部にのみ、シリコン窒化膜１５４Ｂを残した。
【０１０７】
これに対して、実施の形態５の半導体装置は、実施の形態４の場合よりもさらに幅の広いトレンチ１０３Ｂを有することにより、結晶欠陥層１３０の作製方法が実施の形態４と異なる。
【０１０８】
その他の構成は、基本的に実施の形態１乃至４の半導体装置と同一であるため、同一の構成要素には同一符号を付し、その説明を省略する。
【０１０９】
図７（ａ）に示すように、トレンチ１０３Ｂの幅をトレンチ１０３Ａの幅よりも所定の幅だけ広く形成した上に、シリコン窒化膜１５４を成膜する。このトレンチ１０３Ｂの幅は、十分に広い幅に設定されているため、トレンチ１０３Ｂはシリコン窒化膜１５４によって埋め尽くされていない。
【０１１０】
次に、図７（ｂ）に示すように、トレンチ１０３Ｂ内のシリコン窒化膜１５４の上にのみ、レジスト１５２を塗布する。
【０１１１】
シリコン酸化膜１５１を異方性エッチングによりエッチバックすることにより、図７（ｃ）に示すように、トレンチ１０３Ｂの底部にのみシリコン窒化膜１５４Ｂとレジスト１５２を残す。
【０１１２】
さらに、レジスト１５２を除去した後に、熱処理を行うと、シリコン窒化膜１５４Ｂが結晶化され、ｎドリフト層１０１との界面に結晶欠陥層１３０が形成される。
【０１１３】
この後は、ｐベース層１０２、ゲート酸化層１０４Ａ、ゲート酸化層１０４Ｂ、ｐ＋コンタクト層１０５、ｎ＋拡散層１０６、ｐコレクタ層１０７、ｎコレクタ層１０８、ゲート電極１１０、及びゲート電極１２０を形成することにより、実施の形態５の半導体装置が得られる。
【０１１４】
実施の形態５の半導体装置は、トレンチ１０３Ｂがトレンチ１０３Ａよりも幅広く形成されていること以外は、図１、図２（ｆ）、及び図３（ｇ）に示す半導体装置と同一である。
【０１１５】
このため、ＩＧＢＴ１０をオンするとき（すなわち、ＦＷＤ２０をオフにするとき）に、スイッチ１３１（図１参照）を閉成し、ゲート電極１２０に負電圧を印加する。また、ＩＧＢＴ１０をオフにするときは、スイッチ１３１（図１参照）を開放し、ゲート電極１２０への負電圧の印加を遮断する。
【０１１６】
ＦＷＤ２０のオフ時に印加される負電圧は、結晶欠陥層１３０に印加されるため、ＦＷＤ２０をオフにする際に、ＦＷＤ２０内のｎドリフト層１０１内に残留する残留キャリアである正孔を結晶欠陥層１３０に収集して迅速に消滅させることができる。これにより、ＦＷＤ２０は迅速にオフされる。
【０１１７】
このため、ＩＧＢＴ１０のオン抵抗を増大させることなく、ＦＷＤ２０のリカバリ特性を向上させた半導体装置１００を提供することができる。
【０１１８】
また、実施の形態５の半導体装置は、トレンチ１０３Ｂがトレンチ１０３Ａよりも幅広いため、実施の形態２で図３（ｄ）に示したように、ＦＷＤ２０が形成される領域をマスクで覆ってトレンチ１０３Ａ内のシリコン窒化膜１５４Ａを除去する工程を省くことができ、製造工程の簡略化を図ることができる。
【０１１９】
なお、トレンチ１０３Ｂの底部のシリコン窒化膜１５４Ｂを除去せずに残しておいてもよい。この場合の半導体装置の構造は、図４に示す半導体装置のトレンチ１０３Ｂを幅広くしたものとなる。
【０１２０】
［実施の形態６］
図８は、実施の形態６の半導体装置の製造方法を示す図である。
【０１２１】
実施の形態６の半導体装置は、結晶欠陥層１３０の作製方法が実施の形態１乃至５の半導体装置の製造方法と異なる。
【０１２２】
図８（ａ）に示すように、実施の形態６では、ｎドリフト層１０１に酸素イオンを注入する。このイオン注入は、後の工程で形成されるトレンチ１０３Ｂの底部が位置する領域に酸素イオン注入層１５５が形成されるように、例えば、１ｅ１８／ｃｍ２程度の注入量で行えばよい。
【０１２３】
次に、熱処理を行うことにより、酸素イオン注入層１５５をシリコン酸化層１５５Ａに変化させる。この熱処理は、例えば、１１００℃〜１３００℃で数時間程度行えばよい。
【０１２４】
この熱処理により、図８（ｂ）に示すように、シリコン酸化層１５５Ａの周囲のｎドリフト層１０１内で欠陥が生じ、結晶欠陥層１３０が形成される。
【０１２５】
次に、図８（ｃ）に示すように、異方性エッチングにより、トレンチ１０３Ａ及び１０３Ｂを形成する。
【０１２６】
このとき、トレンチ１０３Ｂの底部にシリコン酸化層１５５Ａが残存している場合は、希フッ酸等を用いて除去することにより、図８（ｄ）に示す状態が得られる。
【０１２７】
この後は、ｐベース層１０２、ゲート酸化層１０４Ａ、ゲート酸化層１０４Ｂ、ｐ＋コンタクト層１０５、ｎ＋拡散層１０６、ｐコレクタ層１０７、ｎコレクタ層１０８、ゲート電極１１０、及びゲート電極１２０を形成することにより、図８（ｅ）に示す半導体装置が得られる。
【０１２８】
実施の形態６の半導体装置は、結晶欠陥層１３０の形成方法が異なる以外は、図１、図２（ｆ）、及び図３（ｇ）に示す半導体装置と同一である。
【０１２９】
このため、ＩＧＢＴ１０をオンするとき（すなわち、ＦＷＤ２０をオフにするとき）に、スイッチ１３１（図１参照）を閉成し、ゲート電極１２０に負電圧を印加する。また、ＩＧＢＴ１０をオフにするときは、スイッチ１３１（図１参照）を開放し、ゲート電極１２０への負電圧の印加を遮断する。
【０１３０】
ＦＷＤ２０のオフ時に印加される負電圧は、結晶欠陥層１３０に印加されるため、ＦＷＤ２０をオフにする際に、ＦＷＤ２０内のｎドリフト層１０１内に残留する残留キャリアである正孔を結晶欠陥層１３０に収集して迅速に消滅させることができる。これにより、ＦＷＤ２０は迅速にオフされる。
【０１３１】
このため、ＩＧＢＴ１０のオン抵抗を増大させることなく、ＦＷＤ２０のリカバリ特性を向上させた半導体装置１００を提供することができる。
【０１３２】
また、実施の形態６の半導体装置は、酸素イオン注入と熱処理によって結晶欠陥層１３０を形成するため、実施の形態２で図３（ｄ）に示したように、ＦＷＤ２０が形成される領域をマスクで覆ってトレンチ１０３Ａ内のシリコン窒化膜１５４Ａを除去する工程を省くことができ、製造工程の簡略化を図ることができる。
【０１３３】
［実施の形態７］
図９は、実施の形態７の半導体装置及び製造方法を示す図である。
【０１３４】
実施の形態７の半導体装置は、結晶欠陥層の代わりにライフタイム制御層を含む点が実施の形態１乃至６の半導体装置と異なる。このため、製造方法も実施の形態１乃至６とは一部において異なる。
【０１３５】
図９（ａ）に示すように、実施の形態７の半導体装置は、トレンチ１０３Ｂの底部にライフタイム制御層１５６を含む。このため、トレンチ１０３Ｂの下側のｎドリフト層１０１内には、結晶欠陥層１３０は形成されていない。
【０１３６】
ライフタイム制御層１５６としては、例えば、窒化シリコン（ＳｉＮ）又はポリシリコンのように、ｎドリフト層１０１よりも欠陥密度が高い層を用いればよく、実施の形態１乃至６の結晶欠陥層１３０と同様に、負電圧が印加されることにより、正孔を迅速に消滅させることができる層であればよい。
【０１３７】
ライムタイム制御層１５６は、図２（ｂ）に示すゲート酸化層１０４Ａ、１０４Ｂを形成する前に、ＩＧＢＴ１０が形成される領域にのみレジスト１５２を形成した状態で、トレンチ１０３Ｂの底部に、例えば、窒化シリコン（ＳｉＮ）又はポリシリコンを成膜することによって作製することができる。
【０１３８】
その後は、ゲート酸化層１０４Ａ、１０４Ｂを熱酸化によって形成し、さらに、ｐベース層１０２、ｐ＋コンタクト層１０５、ｎ＋拡散層１０６、ｐコレクタ層１０７、ｎコレクタ層１０８、ゲート電極１１０、及びゲート電極１２０を形成することにより、図９（ｂ）に示す半導体装置７００が得られる。ここで、ゲート酸化膜形成の熱酸化処理等により最終的に形成される結晶欠陥層１３０もＦＷＤ２０のリカバリ特性向上に有効に働く。
【０１３９】
このような半導体装置７００において、ＩＧＢＴ１０をオンするとき（すなわち、ＦＷＤ２０をオフにするとき）に、スイッチ１３１（図１参照）を閉成し、ゲート電極１２０に負電圧を印加する。また、ＩＧＢＴ１０をオフにするときは、スイッチ１３１（図１参照）を開放し、ゲート電極１２０への負電圧の印加を遮断する。
【０１４０】
ＦＷＤ２０のオフ時に印加される負電圧は、ライフタイム制御層１５６に印加されるため、ＦＷＤ２０をオフにする際に、ＦＷＤ２０内のｎドリフト層１０１内に残留する残留キャリアである正孔をライフタイム制御層１５６に収集して迅速に消滅させることができる。これにより、ＦＷＤ２０は迅速にオフされる。
【０１４１】
このため、結晶欠陥層１３０の代わりにライフタイム制御層１５６を含む実施の形態７の半導体装置においても、ＩＧＢＴ１０のオン抵抗を増大させることなく、ＦＷＤ２０のリカバリ特性を向上させた半導体装置１００を提供することができる。
【０１４２】
なお、以上の実施の形態１乃至７では、導電型がｎ型のドリフト層を含む半導体装置について説明したが、各領域の導電型を変更するとともに、ｐ型のドリフト層を含む半導体装置を提供することもできる。この場合、半導体装置の駆動に際しては、各端子に印加する電圧の極性を反転させればよい。
【０１４３】
以上、本発明の例示的な実施の形態の半導体装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【０１４４】
１０  ＩＧＢＴ
２０  ＦＷＤ
１００、７００  半導体装置
１０１  ｎドリフト層
１０２  ｐベース層
１０３Ａ、１０３Ｂ  トレンチ
１０４Ａ、１０４Ｂ  ゲート酸化層
１０５  ｐ＋コンタクト層
１０６  ｎ＋拡散層
１０７  ｐコレクタ層
１０８  ｎコレクタ層
１１０、１２０  ゲート電極
１３０  結晶欠陥層
１５１  シリコン酸化膜
１５２  レジスト
１５３  バッファ層
１５４、１５４Ａ、１５４Ｂ  シリコン窒化膜
１５５  酸素イオン注入層
１５５Ａ  シリコン酸化層
１５６  ライフタイム制御層
【図１】
2010263149.tif 000003
【図２】
2010263149.tif 000004
【図３】
2010263149.tif 000005
【図４】
2010263149.tif 000006
【図５】
2010263149.tif 000007
【図６】
2010263149.tif 000008
【図７】
2010263149.tif 000009
【図８】
2010263149.tif 000010
【図９】
2010263149.tif 000011