(57)【要約】【課題】従来の半導体装置は、空乏層に段差が生じることにより耐圧が低下する等の問題があった。【解決手段】本発明にかかる半導体装置は、半導体基板上に設けられたＮ−型エピタキシャル層２と、Ｎ−型エピタキシャル層２表面に設けられたＰ型ベース層９と、Ｐ型ベース層９を貫通してＮ−型エピタキシャル層２に達するトレンチ６内部に、ゲート酸化膜７を介して設けられたポリシリコン層８と、Ｐ型ベース層９の表面に設けられたＮ＋型のソース領域１０と、隣り合うトレンチ６間のＰ型ベース層９に設けられたＰ＋型ベースコンタクト層１４と、を備え、Ｐ型ベース層９とＮ−型エピタキシャル層２との界面は、トレンチ６近傍にＮ−型エピタキシャル層２側に突出した突出部９ｂを有し、突出部９ｂの幅がＰ＋型ベースコンタクト層１４の位置に基づいて決定される。このような構成により、空乏層を平坦化して耐圧を向上させることができる。【選択図】図１
2010245256.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲート構造を有する半導体装置であって、
半導体基板上に設けられた第１導電型のドレイン層と、
前記ドレイン層表面に設けられた第２導電型のベース層と、
前記ベース層を貫通して前記ドレイン層に達するトレンチ内部に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ベース層の表面に設けられた第１導電型のソース層と、
隣り合う前記トレンチ間の前記ベース層に設けられた第２導電型のベースコンタクト層と、を備え、
前記ベース層と前記ドレイン層との界面は、
前記トレンチ近傍に前記ドレイン層側に突出した突出部を有し、
当該突出部の幅が前記ベースコンタクト層の位置に基づいて決定された半導体装置。
【請求項２】
前記界面の平坦な領域が、前記ベースコンタクト層の直下に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の主面の法線方向から見て、前記ベースコンタクト層の形成領域が、前記界面の平坦な領域と略一致することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ベース層は、
垂直イオン注入法によって第２導電型の不純物イオンを注入することにより形成されたことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
隣り合う前記トレンチ間に、前記ソース層を貫通して前記ベース層に達するトレンチ型のコンタクトを備え、
当該コンタクトの底部に前記ベースコンタクト層が形成されていることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
トレンチゲート構造を有する半導体装置の製造方法であって、
半導体基板上に第１導電型のドレイン層を形成し、
前記ドレイン層にゲート電極用のトレンチを形成し、
前記ドレイン層表面に、前記トレンチ近傍に前記ドレイン層側に突出した突出部を有する第２導電型のベース層を形成し、
前記トレンチ内部に、ゲート絶縁膜を介して前記ゲート電極を形成し、
前記ベース層の表面に第１導電型のソース層を形成し、
隣り合う前記トレンチ間の前記ベース層に、前記突出部の幅に応じた位置に第２導電型のベースコンタクト層を形成する半導体装置の製造方法。
【請求項７】
前記ドレイン層にゲート電極用の前記トレンチを形成し、
前記半導体基板の表面及び前記トレンチ内壁に、前記突出部に対応する領域の膜厚が他の部分の膜厚よりも薄いイオン透過膜を形成し、
前記イオン透過膜を用いて第２導電型の不純物イオンをイオン注入し、
前記ドレイン層表面に前記ベース層を形成し、
前記イオン透過膜を除去する請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ドレイン層にゲート電極用の前記トレンチを形成し、
前記半導体基板の表面及び前記トレンチ内壁に絶縁膜を形成し、
前記突出部に対応する領域が開口されたエッチングマスクを前記絶縁膜上に形成し、
前記エッチングマスクを用いてライトエッチングをすることにより、前記絶縁膜の膜厚を選択的に薄くして前記イオン透過膜を形成する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ドレイン層にゲート電極用の前記トレンチを形成し、
前記半導体基板の表面及び前記トレンチ内壁にイオン注入保護膜として絶縁膜を形成し、
前記突出部に対応する領域が開口されたイオン注入マスクを前記絶縁膜上に形成し、
前記イオン注入マスクを用いて、所定深さまで第２導電型の不純物イオンを注入するための第１のイオン注入をし、
前記イオン注入マスクを除去し、
前記第１のイオン注入よりも浅い深さまで前記第２導電型の不純物イオンを注入するための第２のイオン注入をし、
前記ドレイン層表面に前記ベース層を形成する請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記ベース層と前記ドレイン層との界面の平坦な領域が前記ベースコンタクト層の直下にくるように、当該ベースコンタクト層を形成する請求項６〜９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板の主面の法線方向から見て、前記ベースコンタクト層の形成領域が前記界面の平坦な領域と略一致するように、当該ベースコンタクト層を形成する請求項６〜１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
垂直イオン注入法によって前記第２導電型の不純物イオンを注入する請求項７〜１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記ベース層の表面に前記ソース層を形成し、
隣り合う前記トレンチ間に、前記ソース層を貫通して前記ベース層に達するトレンチ型のコンタクトを形成し、
前記コンタクトの底部に前記ベースコンタクト層を形成する請求項６〜１２のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にトレンチゲート構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
例えば、トレンチゲート構造を有する縦型パワーＭＯＳＦＥＴなどの半導体装置では、セルの高密度化や短チャネル化が進められている。それに伴って、ゲートトレンチの間隔は狭くなり、ベース層は、より浅く形成されるようになっている。
【０００３】
従来の半導体装置の一例としての縦型パワーＭＯＳＦＥＴが、特許文献１に開示されている。図７は特許文献１に開示された縦型パワーＭＯＳＦＥＴである。なお、この縦型パワーＭＯＳＦＥＴは、半導体基板表面に形成されたソース領域と半導体基板上に形成されたソース電極とを接続するコンタクトプラグを有する。図７（ａ）は縦型パワーＭＯＳＦＥＴのセルの配列を示す平面図であり、層間酸化膜やソース電極を除去した状態を示す。図７（ｂ）は図７（ａ）のＸ−Ｘ'線における縦断面図である。
【０００４】
図７において、１はＮ＋型のシリコン基板、２はＮ−型のエピタキシャル層、６はゲートトレンチ（以降、単にトレンチと呼ぶ）、７はゲート酸化膜、８はポリシリコン層、９はＰ型のベース層、１０はＮ＋型のソース領域、１１は層間酸化膜、１２はコンタクトホール、１４はＰ＋型のベースコンタクト領域、１６はバリアメタル、１７はコンタクトプラグ、１８はソース電極、１９はドレイン電極、２０はＭＯＳＦＥＴセル（以降、単にセルと呼ぶ）、４０は縦型パワーＭＯＳＦＥＴである。
【０００５】
図７（ａ）に示すように、各セル２０はトレンチ６によって分離形成されている。また、各セル２０の中央にはコンタクトホール１２が配置されている。
【０００６】
図７（ｂ）に示すように、シリコン基板１上に形成されたエピタキシャル層２の表面にベース層９が形成されている。また、ベース層９の表面には、ソース領域１０が形成されている。ソース領域１０およびベース層９を貫通してエピタキシャル層２に達するトレンチ６が形成されている。そして、その内部にはゲート酸化膜７を介してポリシリコン層８が埋め込まれている。
【０００７】
ゲート電極となるポリシリコン層８上には層間酸化膜１１が形成されている。そして、隣り合うトレンチ６の間には、ソース領域１０を貫通してベース層９に達する所定深さのコンタクトホール１２が形成されている。
【０００８】
また、コンタクトホール１２の底部周辺にはベースコンタクト領域１４が形成されている。コンタクトホール１２内には層間酸化膜１１上にまで延在するＴｉＮ（窒化チタン）からなるバリアメタル１６が堆積されている。
【０００９】
また、コンタクトホール１２の内部には、Ｗ（タングステン）からなるコンタクトプラグ１７が形成されている。そして、その表面上にはソース電極１８が形成されている。また、シリコン基板１の裏面にはドレイン電極１９が形成されている。
【００１０】
上記のような縦型パワーＭＯＳＦＥＴ４０では、ゲート電極に所定電圧が印加されると、ゲート電極に対向するベース層９が反転してチャネル領域となり、ドレイン電流が流れる。
【００１１】
次に、上記の縦型パワーＭＯＳＦＥＴ４０の製造方法を、図８、図９を用いて説明する。なお、図８、図９は各製造工程完了後のデバイス断面図である。
【００１２】
先ず、図８（ａ）に示すように、Ｎ＋型シリコン基板１上に成長させたＮ−型エピタキシャル層２上に、所定のエッチングマスク（図示せず）を形成する。そして、シリコンエッチングを行うことにより、トレンチ６を形成する。
【００１３】
次に、犠牲酸化膜（図示せず）を酸素雰囲気、約１１００℃で成長させる。そして、これをエッチング除去することにより、トレンチ６の開口部コーナおよび底部コーナを丸める。その後、熱酸化により１０〜１００ｎｍ程度のゲート酸化膜７を基板表面およびトレンチ６内面に形成する。さらに、ＣＶＤ法によりポリシリコンを堆積する。
【００１４】
その後、ポリシリコンを低抵抗にするため、Ｐ（リン）やＡｓ（砒素）の拡散を行う。そして、このポリシリコンをエッチバックしてトレンチ６の内部にポリシリコン層８を形成する。これがゲート電極となる。
【００１５】
次に、図８（ｂ）に示すように、Ｂ（ボロン）のイオン注入および熱処理（１１００〜１１５０℃、数１０分）を行う。それにより、トレンチ６よりも浅い深さのＰ型ベース層９を形成する。その後、Ｐ型ベース層９の表面の所定領域に、Ａｓ（砒素）のイオン注入および熱処理（８００〜９００℃、数分〜数１０分）を行う。それにより、Ｎ＋型ソース領域１０を形成する。
【００１６】
次に、図８（ｃ）に示すように、ＣＶＤ法により層間酸化膜１１を堆積する。その後、所定のレジストマスク（図示せず）を形成し、層間酸化膜１１をプラズマエッチングする。さらに、ソース領域１０を貫通してベース層９に達する深さまでプラズマエッチングすることにより、コンタクトホール１２を形成する。その後、ＣＶＤ法により酸化膜１３を堆積後、ＢＦ２のイオン注入および熱処理を行う。それにより、コンタクトホール１２の底部周辺にＰ＋型のベースコンタクト領域１４を形成する。
【００１７】
次に、酸化膜１３を除去後、図９（ｄ）に示すように、スパッタ法によりＴｉＮ（窒化チタン）からなるバリアメタル１６を形成する。その後、ＣＶＤ法によりＷ（タングステン）を堆積する。そして、これをエッチバックして、コンタクトホール１２内にコンタクトプラグ１７を形成する。
【００１８】
次に、図９（ｅ）に示すように、その上にスパッタ法により、ＡｌＳｉ（アルミシリコン）を堆積後、パターニングによりソース電極１８を形成する。最後に、蒸着法によりドレイン電極１９を形成する。
【００１９】
しかしながら、上記のような縦型パワーＭＯＳＦＥＴ４０には、以下の問題点があった。問題点について図１０を参照して説明する。
【００２０】
図７に示す縦型パワーＭＯＳＦＥＴにおいて、セルの高密度化や短チャネル化に伴って、トレンチ６の間隔が狭くなり、ベース層９がより浅く形成されるようになった。それにより、図１０に示すように、Ｐ型ベース層９の深さと、Ｐ＋型ベースコンタクト領域１４の深さと、の差（図中のａ寸法）が小さくなった。そのため、Ｐ型ベース層９とＰ＋型ベースコンタクト層１４とがかなり接近するようになった。
【００２１】
このように、Ｐ＋型ベースコンタクト領域１４の深さが、Ｐ型ベース層９の深さと接近すると、高濃度であるＰ＋型ベースコンタクト領域１４の直下に形成される空乏層３０が深くなる。つまり、Ｎ−型エピタキシャル層２に形成される空乏層３０のうち、Ｐ＋型ベースコンタクト層１４の直下の空乏層３０がより深く（紙面の下方向）まで形成される。それにより、Ｐ＋型ベースコンタクト領域１４の直下領域と、それ以外の領域とでは空乏層３０の深さに差異が生じた。そして、その差異による段差の屈曲部３０ａに電界集中が発生し、耐圧が低下するという問題があった。
【００２２】
次に、特許文献２に開示された縦型パワーＭＯＳＦＥＴおよびその製造方法を、図１１を参照して説明する。図１１（ａ）はデバイスの断面図である。また、図１１（ｂ）はベース層の形成方法の説明図である。
【００２３】
図１１（ａ）において、５０は縦型パワーＭＯＳＦＥＴ、５１はＮ＋型のシリコン基板、５２はＮ−型のエピタキシャル層（ドレイン領域）、５７はゲートトレンチ（以降、単にトレンチと呼ぶ）、５９は埋め込み酸化膜、６０はゲート酸化膜、６１はＰ型のベース層、６１ａはベース層６１の基板表面に沿った領域、６１ｂはベース層６１のトレンチ側壁に沿った領域、６３はゲート電極、６４はＰ＋型のベースコンタクト領域、６５はＮ＋型のソース領域、６６は層間絶縁膜、６７はソース電極である。
【００２４】
この縦型パワーＭＯＳＦＥＴ５０は、図７の縦型パワーＭＯＳＦＥＴ４０のようなコンタクトプラグを有しておらず、ベースコンタクト領域６４は基板表面層に設けられている。そして、ソース電極６７はソース領域６５およびベースコンタクト領域６４に直接コンタクトして層間絶縁膜６６上に設けられている。
【００２５】
また、トレンチ５７の底部には、厚い埋め込み酸化膜５９が設けられている。この埋め込み酸化膜５９は、ゲート電極６３とエピタキシャル層５２との対向部分に生じる寄生容量Ｃｇｄを低減させる役目をする。
【００２６】
また、Ｐ型のベース層６１は、基板表面に沿ったベース層６１ａとトレンチ５７の側壁に沿ったベース層６１ｂとからなる。このベース層６１は、図１１（ｂ）に示すように、埋め込み酸化膜５９を注入マスクとして、回転斜めイオン注入法（入射角度θ）によって形成される。このとき、基板を回転させるのは、トレンチ５７の両側壁に均等に不純物イオンを注入するためである。
【００２７】
しかしながら、特許文献２には、Ｐ型ベース層６１とＰ＋型ベースコンタクト領域６４との不純物濃度差によって生じる空乏層の段差に関する記載はない。さらに、トレンチ側壁に沿ったＰ型ベース層６１ｂと、Ｐ＋型ベースコンタクト領域６４との位置関係に関する記載はない。つまり、特許文献１の場合と同様に、空乏層の段差による耐圧の低下に関する認識がなく、問題解決に対する技術的な示唆も記載されていない。
【００２８】
また、上記のような回転斜めイオン注入法を用いて製造する縦型パワーＭＯＳＦＥＴ５０には、以下の問題があった。
【００２９】
先ず、一つ目の問題点は、斜めイオン注入の場合、図１１（ｂ）から明らかなように、イオン入射角θはトレンチ開口寸法の制約を受けるために一定以上に大きくすることができない。それに伴い、トレンチ側壁に沿ったＰ型ベース層６１ｂの幅（図１１（ｂ）中のｗ寸法）を一定以上にすることができなかった。
【００３０】
次に、二つ目の問題点を、図１２を参照して説明する。図１２（ａ）、（ｂ）は、基板の半回転毎の状態を模式的に示す断面図である。回転斜めイオン注入では、図１２（ａ）のような状態と、図１２（ｂ）のような状態とが半回転毎に繰り返される。それにより、トレンチ５７の両側壁に注入される不純物イオンの均等化を図っている。
【００３１】
ところが、図１２（ａ）の状態では、図中の左側壁には不純物イオンが一定量注入されるが、右側壁にはほとんど注入されない。一方、半回転後の図１２（ｂ）の状態では、右側壁には一定量の不純物イオンが注入されるが、左側壁にはほとんど注入されない。
【００３２】
つまり、回転斜めイオン注入法では、基板が回転することによりトレンチ５７の両側壁にほぼ均等に不純物イオンが注入される。しかし、トレンチ側壁には不純物イオンが断続的にしか注入されないため、垂直イオン注入法と比較してイオン注入作業時間が増加するという問題があった。
【００３３】
その他、特許文献３には、エッチングにより形成された溝を含む領域を選択酸化し、この溝の側面をチャネル部とする構成を有する半導体装置において、ゲート絶縁膜の寿命を向上させた半導体装置が提案されている。
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】特開２００３−３１８３９６号公報
【特許文献２】特開２００１−２８４５８８号公報
【特許文献３】特開平９−１５３６１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００３５】
上述のように、従来の半導体装置は、空乏層に段差が生じることにより耐圧が低下する等の問題があった。
【課題を解決するための手段】
【００３６】
本発明にかかる半導体装置は、トレンチゲート構造を有する半導体装置であって、半導体基板上に設けられた第１導電型のドレイン層（例えば、本発明の実施の形態１におけるＮ−型エピタキシャル層２）と、前記ドレイン層表面に設けられた第２導電型のベース層（例えば、本発明の実施の形態１におけるＰ型ベース層９）と、前記ベース層を貫通して前記ドレイン層に達するトレンチ内部に、ゲート絶縁膜を介して設けられたゲート電極（例えば、本発明の実施の形態１におけるポリシリコン層８）と、前記ベース層の表面に設けられた第１導電型のソース層（例えば、本発明の実施の形態１におけるＮ＋型のソース領域１０）と、隣り合う前記トレンチ間の前記ベース層に設けられた第２導電型のベースコンタクト層（例えば、本発明の実施の形態１におけるＰ＋型ベースコンタクト層１４）と、を備え、前記ベース層と前記ドレイン層との界面は、前記トレンチ近傍に前記ドレイン層側に突出した突出部（例えば、本発明の実施の形態１におけるＰ型ベース層９の突出部９ｂ）を有し、当該突出部の幅が前記ベースコンタクト層の位置に基づいて決定される。
【００３７】
さらに、本発明にかかる半導体装置の製造方法は、トレンチゲート構造を有する半導体装置の製造方法であって、半導体基板上に第１導電型のドレイン層（例えば、本発明の実施の形態１におけるＮ−型エピタキシャル層２）を形成し、前記ドレイン層にゲート電極（例えば、本発明の実施の形態１におけるポリシリコン層８）用のトレンチを形成し、前記ドレイン層表面に、前記トレンチ近傍に前記ドレイン層側に突出した突出部を有する第２導電型のベース層（例えば、本発明の実施の形態１におけるＰ型ベース層９）を形成し、前記トレンチ内部に、ゲート絶縁膜を介して前記ゲート電極を形成し、前記ベース層の表面に第１導電型のソース層（例えば、本発明の実施の形態１におけるＮ＋型のソース領域１０）を形成し、隣り合う前記トレンチ間の前記ベース層に、前記突出部の幅に応じた位置に第２導電型のベースコンタクト層（例えば、本発明の実施の形態１におけるＰ＋型ベースコンタクト層１４）を形成する。
【００３８】
上述のような構成及び製造方法により、空乏層を平坦化して耐圧を向上させることができる。
【発明の効果】
【００３９】
本発明により、空乏層を平坦化して耐圧を向上させた半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態１にかかる縦型パワーＭＯＳＦＥＴのセル部の平面図およびＹ−Ｙ'線における断面図である。
【図２】本発明の実施の形態１にかかる縦型パワーＭＯＳＦＥＴの製造方法を説明する断面図である。
【図３】本発明の実施の形態１にかかる縦型パワーＭＯＳＦＥＴの製造方法を説明する断面図である。
【図４】本発明の実施の形態１にかかる縦型パワーＭＯＳＦＥＴの製造方法を説明する断面図である。
【図５】本発明の実施の形態１にかかる縦型パワーＭＯＳＦＥＴの製造方法を説明する断面図である。
【図６】本発明の実施の形態２にかかる縦型パワーＭＯＳＦＥＴの製造方法を説明する断面図である。
【図７】従来の縦型パワーＭＯＳＦＥＴのセル部の平面図およびＸ−Ｘ'線における断面図である。
【図８】従来の縦型パワーＭＯＳＦＥＴの製造方法を説明する断面図である。
【図９】従来の縦型パワーＭＯＳＦＥＴの製造方法を説明する断面図である。
【図１０】従来の縦型パワーＭＯＳＦＥＴ（図７）の課題を説明する断面図である。
【図１１】従来の他の縦型パワーＭＯＳＦＥＴおよび製造方法を説明する断面図である。
【図１２】従来の他の縦型パワーＭＯＳＦＥＴ（図１１）の課題を説明する断面図である。
【発明を実施するための形態】
【００４１】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００４２】
実施の形態１
本発明の実施の形態について図面を参照して説明する。図１は、本発明の実施の形態における半導体装置の一例としての縦型パワーＭＯＳＦＥＴを示す図である。なお、図１に示す半導体装置は、回転斜めイオン注入法を用いることなく、ベース層の下方に生じる空乏層を平坦化することにより耐圧を向上させたことを特徴とする。
【００４３】
この縦型パワーＭＯＳＦＥＴは、半導体基板表面に形成されたソース領域と半導体基板上に形成されたソース電極とを接続するコンタクトプラグを有する。また、ゲートトレンチの底部には、ゲート-ドレイン間の寄生容量Ｃｇｄを低減させるための厚い埋め込み酸化膜が配置されている。
【００４４】
図１（ａ）は縦型パワーＭＯＳＦＥＴのセルの配列を示す平面図であり、層間酸化膜やソース電極を除去した状態を示す。図１（ｂ）は図１（ａ）のＹ−Ｙ'線における断面図である。なお、図７と同一部分には同一符号を付し説明を省略する。
【００４５】
図１において、１はＮ＋型のシリコン基板、２はＮ−型のエピタキシャル層（第１導電型のドレイン層）、６はゲートトレンチ（以降、単にトレンチと呼ぶ）、７はゲート酸化膜（ゲート絶縁膜）、８はポリシリコン層（ゲート電極）、９はＰ型のベース層（第２導電型のベース層）、９ａはベース層９の平坦部、９ｂはベース層９の突出部、１０はＮ＋型のソース領域（第１導電型のソース層）、１１は層間酸化膜、１２はコンタクトホール、１４はＰ＋型のベースコンタクト領域（第２導電型のベースコンタクト層）、１６はバリアメタル、１７はコンタクトプラグ、１８はソース電極、１９はドレイン電極、２０はＭＯＳＦＥＴセル、３０は空乏層、５９は埋め込み酸化膜、１００は本発明の縦型パワーＭＯＳＦＥＴである。
【００４６】
図１（ａ）に示すように、各ＭＯＳＦＥＴセル２０はトレンチ６によって分離形成されている。また、各ＭＯＳＦＥＴセル２０の中央にはコンタクトホール１２が配置されている。
【００４７】
図１（ｂ）に示すように、シリコン基板１上に形成されたエピタキシャル層２の表面にベース層９が形成されている。また、ベース層９の表面には、ソース領域１０が形成されている。ソース領域１０およびベース層９を貫通してエピタキシャル層２に達するトレンチ６が形成されている。そして、その内部にはゲート酸化膜７を介してポリシリコン層８が埋め込まれている。
【００４８】
ゲート電極となるポリシリコン層８上には層間酸化膜１１が形成されている。そして、隣り合うトレンチ６の間には、ソース領域１０を貫通してベース層９に達する所定深さのコンタクトホール１２が形成されている。
【００４９】
また、コンタクトホール１２の底部周辺にはベースコンタクト領域１４が形成されている。コンタクトホール１２内には層間酸化膜１１上にまで延在するＴｉＮ（窒化チタン）からなるバリアメタル１６が堆積されている。
【００５０】
また、コンタクトホール１２の内部には、Ｗ（タングステン）からなるコンタクトプラグ１７が形成されている。そして、その表面上にはソース電極１８が形成されている。また、シリコン基板１の裏面にはドレイン電極１９が形成されている。
【００５１】
この縦型パワーＭＯＳＦＥＴ１００では、ポリシリコン層８に接続されたゲート電極（不図示）に閾値電圧以上の電圧が印加された場合、トレンチ６の側壁に接するＰ型ベース層９が反転してチャネルを形成する。それにより、ソース−ドレイン間に電流が流れる。具体的には、オン時の電流経路には、ソース電極１８、コンタクトプラグ１７、バリアメタル１６、Ｎ＋型のソース領域１０、Ｐ型ベース層９におけるチャネル領域、Ｎ−型エピタキシャル層２、Ｎ＋型シリコン基板１、ドレイン電極１９が存在する。
【００５２】
一方、オフ時（ゲート電極に電圧を加えない状態）は、ドレイン電極１９とソース電極１８に高電圧をかけることが可能である。このとき、Ｎ−型エピタキシャル層２とＰ型ベース層９とのＰＮ接合に空乏層が形成される。このＰＮ接合が耐圧を超えた場合、ブレークダウンしてアバランシェ電流がソース−ドレイン間に流れる。
【００５３】
ここで、本発明の縦型パワーＭＯＳＦＥＴ１００が、従来の縦型パワーＭＯＳＦＥＴ４０（図７）と異なる点は、Ｐ型のベース層９がトレンチ６近傍に深さ方向に突出する突出部９ｂを有している点である。そして、突出部９ｂの端Ｔは、Ｐ＋型のベースコンタクト領域１４の端Ｃに、深さ方向（紙面の下方向）に見て、略一致している。つまり、Ｐ＋型のベースコンタクト領域１４の形成領域が、Ｐ型ベース層９とＮ−型エピタキシャル層２との界面における平坦な領域と深さ方向に見て略一致している。なお、トレンチ６側壁と接する部分のベース層９ａ、９ｂの深さは、ポリシリコン層８の深さより浅い。
【００５４】
この突出部９ｂの存在によって、突出部９ｂの下方に形成される空乏層３０が深くなる。つまり、Ｎ−型エピタキシャル層２に形成される空乏層３０のうち、ベース層９の突出部９ｂの直下の空乏層３０が深くまで形成される。それにより、Ｐ型ベース層９とＰ＋型ベースコンタクト領域１４との不純物濃度差によって生じる空乏層３０の段差が緩和され、空乏層３０が平坦化される。その結果、電界集中が起こることを防止できる。
【００５５】
後述するが、本発明の縦型パワーＭＯＳＦＥＴ１００のベース層９は、回転斜めイオン注入法を用いることなく形成される。そのため、トレンチ開口寸法に制約されることなく、ベース層９の突出部９ｂの幅（紙面の横方向）を決めることができる。つまり、突出部９ｂの端Ｔがベースコンタクト領域１４の端Ｃに達するように突出部９ｂを形成することができる。
【００５６】
なお、本発明の実施の形態１にかかる縦型パワーＭＯＳＦＥＴ１００は、トレンチ６側壁が一定のテーパ角αを有するテーパ状トレンチを備える。これは、トレンチ６を埋め込み酸化膜やポリシリコンで埋め込む際の埋め込み性を良くするためである。但し、本発明の実施の形態１にかかる縦型パワーＭＯＳＦＥＴ１００は、これに限らず、ストレート状トレンチにも適宜変更可能である。
【００５７】
次に、本発明の実施の形態１にかかる縦型パワーＭＯＳＦＥＴ１００の製造方法を、図２〜図５を参照して説明する。図２〜図５は、各製造工程完了後のデバイス断面図である。
【００５８】
先ず、図２（ａ）に示すように、Ｎ＋型のシリコン基板１上に成長させたＮ−型のエピタキシャル層２に、一定のテーパ角α（基板面と側壁との成す角８６°〜８７°程度）を有するトレンチ６を形成する。
【００５９】
テーパ角αを有するトレンチの形成は、基板表面上に所定のエッチングマスクを形成後、シリコンエッチングを施す際のプラズマエッチング条件を適宜調整することにより実現可能である。テーパ角αを設ける理由は、トレンチ６を埋め込み酸化膜やポリシリコンで埋め込む際の埋め込み性を良くするためである。
【００６０】
次に、トレンチ６内壁に犠牲酸化膜（図示せず）を形成する。そして、これを除去することにより、開口部コーナおよび底部コーナを丸める。その後、ＣＶＤ法により、全面に対し埋め込み酸化膜となるＮＳＧ膜５９ａを形成する。
【００６１】
次に、図２（ｂ）に示すように、ＮＳＧ膜５９ａをエッチバックして、トレンチ６底部に所定厚さの埋め込み酸化膜５９を形成する。
【００６２】
次に、イオン透過膜を形成する。イオン透過膜は、イオン注入の際のダメージを緩和させると共に、イオン注入深さを調整する役目をする。イオン透過膜は、例えば、シリコン酸化膜からなる。そして、トレンチ６開口部近傍の所定領域における膜厚が、他の基板表面における膜厚よりも薄い膜厚となっている。以下にイオン透過膜の形成方法を説明する。
【００６３】
先ず、図２（ｃ）に示すように、基板表面およびトレンチ６内壁にＣＶＤ法により、シリコン酸化膜１１５ａ（例えば膜厚２０ｎｍ程度；図中のｔ１）を形成する。次に、図３（ｄ）に示すように、シリコン酸化膜１１５ａ上にトレンチ６開口部近傍の所定領域が開口されたレジストマスクＲＭを形成する。
【００６４】
ここで、レジストマスクＲＭを開口する所定領域とは、次に行うイオン注入工程において、他の領域よりも深くイオン注入する領域である。つまり、この所定領域は、その下方（紙面の下方向）に、後述するＰ型ベース層９の突出部９ｂを形成する領域である。より詳細には、この所定領域は、ベース層９の突出部９ｂの端（図１（ｂ）中の端Ｔ）が、後工程で形成するベースコンタクト領域の端（図１（ｂ）中の端Ｃ）と深さ方向に見て略一致するように調整される。つまり、Ｐ＋型のベースコンタクト領域１４の形成領域と、Ｐ型ベース層９とＮ−型エピタキシャル層２との界面における平坦な領域とが、深さ方向に見て略一致するように調整される。なお、ベース層９の突出部９ｂの端は、イオン注入後に施す熱処理によって広がることを考慮する必要がある。
【００６５】
次に、図３（ｅ）に示すように、レジストマスクＲＭをエッチングマスクとして、ライトエッチング（ウェットエッチングまたはドライエッチング）を行う。それにより、選択的にシリコン酸化膜１１５ａの膜厚を薄く（例えば膜厚１４ｎｍ程度；図中のｔ２）する。このようにして、イオン透過膜１１５を形成する。
【００６６】
次に、図４（ｆ）に示すように、このイオン透過膜１１５を用いて、所定の注入エネルギでＰ型の不純物イオンの垂直イオン注入を行う。それにより、エピタキシャル層２の上にＰ型ベース層９を形成する。なお、垂直イオン注入は、不純物イオンが結晶軸に沿って深く侵入するチャネリングを抑制するために、入射角度≒７°程度で行うイオン注入を含む。
【００６７】
このとき、イオン透過膜１１５の膜厚の薄い部分（膜厚ｔ２）を透過した不純物イオンは、膜厚の厚い部分（膜厚ｔ１）を透過した不純物イオンよりも、より深く注入される。このため、Ｐ型のベース層９は、膜厚の厚い部分（膜厚ｔ１）を透過した不純物イオンによって形成された平坦部９ａと、膜厚の薄い部分（膜厚ｔ２）を透過した不純物イオンによって形成された突出部９ｂとからなる。
【００６８】
次に、図４（ｇ）に示すように、例えば、９５０℃〜１０００℃、６０分〜１２０分程度の熱処理（所謂、押し込み拡散）を施す。
【００６９】
この熱処理は、深さ方向において、Ｐ型ベース層９ａ、９ｂを所定の深さまで広げる。また、この熱処理は、横方向において、Ｐ型ベース層９ａ、９ｂをトレンチ６側壁に沿ったチャネル領域として形成する。さらに、Ｐ型ベース層９ａ、９ｂを突出部９ｂの端Ｔが所定位置に達するまで広げる。それにより、突出部９ｂの端Ｔを、後工程で形成するベースコンタクト領域１４の端と、深さ方向に見て略一致させる。つまり、Ｐ型ベース層９とＮ−型エピタキシャル層２との界面における平坦な領域を、後工程で形成するＰ＋型のベースコンタクト領域１４の形成領域と、深さ方向に見て略一致させる。ここで、Ｐ型ベース層９ａ、９ｂはトレンチ６側壁と接するが、埋め込み酸化膜５９の上面よりも浅い位置で接するようにする。
【００７０】
次に、イオン透過膜１１５を除去した後、図５（ｈ）に示すように、Ｈ２ＯおよびＯ２雰囲気、９００℃で熱酸化して、ゲート酸化膜７（膜厚５０ｎｍ程度）を形成する。次に、ＣＶＤ法によりポリシリコンを堆積する。その後、低抵抗化のため、Ｐ（リン）やＡｓ（砒素）の拡散を行う。そして、このポリシリコンをエッチバックして、トレンチ６内部にゲート電極としてのポリシリコン層８を形成する。
【００７１】
次に、Ｐ型ベース層９の表面の所定領域に、Ａｓ（砒素）のイオン注入および熱処理を行う。それにより、Ｎ＋型のソース領域１０を形成する。次に、その上にＣＶＤ法により層間酸化膜１１を堆積する。その後、所定パターンのレジストマスク（図示せず）を形成する。そして、層間酸化膜１１をプラズマエッチングする。それにより、ベース層９に達するコンタクトホール１２を形成する。
【００７２】
その後、ＣＶＤ法により酸化膜１３を堆積後、ＢＦ２のイオン注入および熱処理を行う。それにより、コンタクトホール１２の底部周辺にＰ＋型ベースコンタクト領域１４を形成する。ここで、Ｐ＋型のベースコンタクト領域１４の端Ｃは、突出部９ｂの端Ｔと深さ方向に見て、略一致する。つまり、Ｐ＋型のベースコンタクト領域１４の形成領域が、Ｐ型ベース層９とＮ−型エピタキシャル層２との界面における平坦な領域と深さ方向に見て略一致する。
【００７３】
次に、この酸化膜１３を除去した後、図５（ｉ）に示すように、スパッタ法によりＴｉＮ（窒化チタン）からなるバリアメタル１６を形成する。その後、ＣＶＤ法によりＷ（タングステン）を堆積する。そして、これをエッチバックして、コンタクトホール１２内にコンタクトプラグ１７を形成する。
【００７４】
次に、その上にスパッタ法により、ＡｌＳｉ（アルミシリコン）を堆積する。その後、フォトリソグラフィ法およびエッチングによるパターニングによりソース電極１８を形成する。最後に、シリコン基板１の裏面に、蒸着法によりドレイン電極１９を形成する。
【００７５】
上記のような製造方法によると、回転斜めイオン注入法を用いないので、トレンチ開口寸法の制約を受けない。したがって、ベース層９の突出部９ｂの端Ｔを、ベースコンタクト領域１４の端Ｃと深さ方向にみて略一致するように設定できる。つまり、Ｐ＋型のベースコンタクト領域１４の形成領域と、Ｐ型ベース層９とＮ−型エピタキシャル層２との界面における平坦な領域とが、深さ方向に見て略一致するように設定することができる。
【００７６】
突出部９ｂの端Ｔの位置の設定は、イオン透過膜を形成するためのマスクパターンを変更するだけで良いため簡便である。また、回転斜めイオン注入法を用いないので、イオン注入作業時間の増加を抑制することができる。
【００７７】
このように、本発明の実施の形態１にかかる半導体装置およびその製造方法によると、ベース層９の下方に生じる空乏層３０を平坦化することにより、耐圧を向上させた半導体装置およびその製造方法を提供することができる。さらに、回転斜めイオン注入法を用いないので、Ｐ型ベース層９の突出部９ｂの端Ｔを任意に調整することができる。したがって、Ｎ−型エピタキシャル層２に形成される空乏層３０の平坦化を調整することが可能である。
【００７８】
なお、本発明の実施の形態１では、トレンチ６底部に埋め込み酸化膜５９を設ける構成の場合を例に説明したが、これに限られない。埋め込み酸化膜５９を設けない構成にも適宜変更可能である。
【００７９】
実施の形態２
本発明の実施の形態１に示す半導体装置の製造方法では、Ｐ型ベース層９の突出部９ｂを、部分的に膜厚の薄いイオン透過膜１１５を用いて形成する方法について説明した。一方、本発明の実施の形態２に示す半導体装置の製造方法では、それとは異なる方法について図６（ａ）、（ｂ）を用いて説明する。なお、図６（ａ）、（ｂ）は、本発明の実施の形態１の半導体装置の製造工程における図３（ｄ）、（ｅ）、図４（ｆ）に対応する。
【００８０】
図６（ａ）に示すように、まず、イオン注入の際の保護膜（シリコン酸化膜）１２０を形成する。その上に、Ｐ型ベース層９の突出部９ｂに対応する領域を開口したレジストマスクＲＭを形成する。そして、そのレジストマスクＲＭをイオン注入マスクとして、第１のイオン注入を行う。それにより、突出部９ｂを形成するための所定深さまで不純物イオンを注入する。
【００８１】
その後、図６（ｂ）に示すように、イオン注入マスクを除去する。そして、第２のイオン注入を行う。それにより、第１のイオン注入よりも浅い深さまで不純物イオンを注入する。このような半導体装置の製造方法においても、本発明の実施の形態１に示す製造方法と同様の効果を得ることができる。また、本発明の実施の形態１に示す場合と同様の半導体装置を提供することができる。なお、突出部９ｂの上方領域のみが多くのドーズ量（概ね２倍）が注入される格好となるが問題ないレベルである。
【００８２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記発明の実施の形態における半導体装置の製造方法では、各工程において温度条件等に制限が設けられていたが、これに限られない。空乏層３０の平坦化を実現できるものであれば、趣旨を逸脱しない範囲で温度条件等を適宜変更可能である。
【００８３】
また、上記発明の実施の形態では、突出部９ｂの端Ｔと、Ｐ＋型のベースコンタクト領域１４の端Ｃと、が深さ方向に見て略一致する場合を例に説明した。つまり、Ｐ＋型のベースコンタクト領域１４の形成領域と、Ｐ型ベース層９とＮ−型エピタキシャル層２との界面における平坦な領域とが、深さ方向に見て略一致する場合を例に説明した。しかし、これに限られない。Ｐ＋型ベースコンタクト層１４に基づいて突出部９ｂが調整されることにより、空乏層３０の段差が緩和される（電界集中が緩和される）のであれば、必ずしも突出部９ｂの端Ｔと、Ｐ＋型のベースコンタクト領域１４の端Ｃと、が深さ方向に見て略一致する必要はない。
【００８４】
また、上記発明の実施の形態では、ＮチャネルＭＯＳＦＥＴ構造について説明したが、これに限られない。例えば、導電型を逆にしたＰチャネルＭＯＳＦＥＴ構造にも適宜変更可能である。
【符号の説明】
【００８５】
１  Ｎ＋型シリコン基板
２  Ｎ−型エピタキシャル層
６  トレンチ
７  ゲート酸化膜
８  ポリシリコン層
９  Ｐ型ベース層
９ａ  Ｐ型ベース層９の平坦部
９ｂ  Ｐ型ベース層９の突出部
１０  Ｎ＋型のソース領域
１１  層間酸化膜
１２  コンタクトホール
１３  酸化膜
１４  Ｐ＋型ベースコンタクト層
１６  バリアメタル
１７  コンタクトプラグ
１８  ソース電極
１９  ドレイン電極
２０  ＭＯＳＦＥＴセル
３０  空乏層
５９  埋め込み酸化膜
５９ａ  ＮＧＳ膜
１００  縦型パワーＭＯＳＦＥＴ
１１５  イオン透過膜
１１５ａ  シリコン酸化膜
１２０  シリコン酸化膜
ＲＭ  レジストマスク
【図１】
2010245256.tif 000003
【図２】
2010245256.tif 000004
【図３】
2010245256.tif 000005
【図４】
2010245256.tif 000006
【図５】
2010245256.tif 000007
【図６】
2010245256.tif 000008
【図７】
2010245256.tif 000009
【図８】
2010245256.tif 000010
【図９】
2010245256.tif 000011
【図１０】
2010245256.tif 000012
【図１１】
2010245256.tif 000013
【図１２】
2010245256.tif 000014