(57)【要約】【課題】本発明は、簡単な構成で、かつプルアップ／プルダウン抵抗に流れる電流を押さえることが可能なプルアップ回路、プルダウン回路及び集積回路を提供することを課題とする。【解決手段】プルアップ抵抗となるＰＭＯＳトランジスタＴｒ１のゲートに、入力が信号線４ａと接続されたインバータＩＮＶ１の出力を入力する。またパワーオンリセット回路３から出力されるＰＯＲ＿ＯＵＴ信号から電源投入時の初期値を生成し、信号線４ａに与える初期値生成部１１ａを接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源により信号線をプルアップするプルアップ回路において
パワーオンリセット回路からの出力信号に基づき、前記電源と前記信号線との間のＯＮ／ＯＦＦを切替える初期値生成部と、
入力が前記信号線に接続されるインバータ部と、
前記電源と前記信号線との間に設けられ、入力が前記インバータ部の出力に接続されるプルアップトランジスタ部と
を備えることを特徴とするプルアップ回路。
【請求項２】
前記初期値生成部及び前記プルアップトランジスタ部は、ＰＭＯＳトランジスタにより構成され、前記インバータ部の出力は前記ＰＭＯＳトランジスタのゲートと接続されることを特徴とする請求項１に記載のプルアップ回路。
【請求項３】
接地により信号線をプルダウンするプルダウン回路において
パワーオンリセット回路からの出力信号に基づき、前記接地と前記信号線との間のＯＮ／ＯＦＦを切替える初期値生成部と、
入力が前記信号線に接続されるインバータ部と、
前記接地と前記信号線との間に設けられ、入力が前記インバータ部の出力に接続されるプルダウントランジスタ部と
を備えることを特徴とするプルダウン回路。
【請求項４】
前記初期値生成部及び前記プルダウントランジスタ部は、ＮＭＯＳトランジスタにより構成され、前記インバータ部の出力は前記ＮＭＯＳトランジスタのゲートに接続されることを特徴とする請求項３に記載のプルダウン回路。
【請求項５】
請求項１に記載のプルアップ回路若しくは請求項３に記載のプルダウン回路の何れかを用いてプルアップ若しくはプルダウンされた信号線を少なくとも１つを備える集積回路。
【請求項６】
前記パワーオンリセット回路をさらに備える請求項５に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号線のプルアップ若しくはプルダウンを制御する技術に関する。
【背景技術】
【０００２】
集積回路内では、トランジスタのＯＮ抵抗を信号線のプルアップ抵抗若しくはプルダウン抵抗として用いることが一般的に行われている。
しかし、例えばプルアップ抵抗を用いた場合、信号線の入力がローレベルとなったとき、このプルアップ抵抗に電流が流れてしまい、消費電力が大きくなってしまうという問題がある。
【０００３】
これに対して、特許文献１にはプルアップ抵抗やプルダウン抵抗をトランジスタで構成し、このトランジスタのゲートにフリップフロップで生成した制御信号を入力して、トランジスタのＯＮ／ＯＦＦを切替えて流れる電流を制御する構成が開示されている。
【０００４】
また特許文献２には、パルス発生回路を設け、このパルス発生回路の出力から生成される信号をプルアップ抵抗として用いているＰＭＯＳトランジスタのゲートに入力して、プルアップ抵抗を制御する構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭５７−２０６１３１号公報
【特許文献２】特開平４−２２９７１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし特許文献１や特許文献２の構成では、制御信号を生成するのにフリップフロップやパルス発生回路を設ける必要があり、回路構成の規模が大きく、かつ複雑になってしまうという問題点がある。
【０００７】
そこで本発明は、簡単な構成で、かつプルアップ／プルダウン抵抗に流れる電流を抑えることが可能なプルアップ回路、プルダウン回路及び集積回路を提供する。
【課題を解決するための手段】
【０００８】
本発明によるプルアップ回路は、電源で信号線をプルアップするプルアップ回路において、パワーオンリセット回路からの出力信号に基づいて、前記電源と前記信号線との間のＯＮ／ＯＦＦを切替える初期値生成部と、前記信号線に入力を接続するインバータ部と、前記電源と前記信号線との間に設けられ、ゲート若しくはベースに前記インバータ部の出力を接続するプルアップトランジスタ部と、を備えることを特徴とする。
【０００９】
また本発明によるプルダウン回路は、接地で信号線をプルダウンするプルダウン回路において、パワーオンリセット回路からの出力信号に基づいて、前記接地と前記信号線との間のＯＮ／ＯＦＦを切替える初期値生成部と、前記信号線に入力を接続するインバータ部と、前記接地と前記信号線との間に設けられ、ゲート若しくはベースに前記インバータ部の出力を接続するプルダウントランジスタ部と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、簡単な構成でプルアップ回路やプルダウン回路を構成することが出来る。
また、信号線をプルアップ若しくはプルダウンする必要があるとき以外は、プルアップトランジスタ部若しくはプルダウントランジスタ部にはほとんど電流が流れないので、消費電力を抑えることが出来る。
【図面の簡単な説明】
【００１１】
【図１】本実施形態におけるプルアップ回路の構成を示す図である。
【図２】初期値生成部の具体例を示した本実施形態のプルアップ回路の構成例を示す図である。
【図３】電源投入時の本実施形態のプルアップ回路の各部の電圧変化を示す図である。
【図４】信号線の入力ＩＮの初期値としてＬレベルが外部から入力された状態での、電源投入時の本実施形態のプルアップ回路の各部の電圧変化を示す図である。
【図５】本実施形態におけるプルダウン回路の構成を示す図である。
【図６】初期値生成部の具体例を示した本実施形態のプルダウン回路の構成例を示す図である。
【図７】初期値生成部の具体例を示した本実施形態のプルダウン回路の構成例を示す図である。
【図８】信号線の入力ＩＮの初期値としてＨレベルが外部から入力された状態での、電源投入時の本実施形態のプルダウン回路の各部の電圧変化を示す図である。
【図９】本実施形態のプルアップ回路やプルダウン回路を備える信号線を有する集積回路の構成例を示す図である。
【図１０】本実施形態の集積回路の別構成例を示す図である。
【図１１】本実施形態におけるプルアップ回路構成に容量を接続した図である。
【図１２】本実施形態におけるプルダウン回路構成に容量を接続した図である。
【発明を実施するための形態】
【００１２】
以下に図面を参照しながら本発明の一実施形態について説明する。
図１は、本実施形態におけるプルアップ回路１ａの構成を示す図である。
同図において本実施形態のプルアップ回路１ａは、プルアップ対象の信号線４ａと電源電圧ＶＤＤとの間をドレイン−ソース間で結ぶＰＭＯＳトランジスタＴｒ１を設け、このＰＭＯＳトランジスタＴｒ１をプルアップ抵抗として用いている。そしてこのトランジスタのゲートには、入力が信号線４ａと接続されたインバータＩＮＶ１の出力が入力されている。この構成により、信号線４ａがＬレベルとなったときには、ＰＭＯＳトランジスタＴｒ１はＯＦＦとなり、プルアップ抵抗の役割を果たすＰＭＯＳトランジスタＴｒ１に電流が流れるのを防ぐ。
【００１３】
また信号線４ａには、電源投入時の初期値を与える初期値生成部１１ａが接続されている。この初期値生成部１１ａは、パワーオンリセット回路３から出力されるパワーオンリセット（ＰＯＲ＿ＯＵＴ）信号から、電源投入時に信号線４ａに与える初期値電圧としてＨレベルを生成し、信号線４ａに与える。
【００１４】
このパワーオンリセット回路３は、デジタル回路において、電源投入時にリセットを行う信号（ＰＯＲ＿ＯＵＴ）を生成し出力する。マイコンなどの論理回路では、電源投入時に状態が安定しないため、パワーオンリセット回路３から出力されるこのＰＯＲ＿ＯＵＴ信号で電源立ち上げ時の初期化を行う。このＰＯＲ＿ＯＵＴ信号は、電源投入直後の一定期間はＬレベルで、その後Ｈレベルとなる。初期値生成部１１ａは、このＰＯＲ＿ＯＵＴ信号から信号線４ａに与える初期値電圧を生成する。
【００１５】
図２は、初期値生成部１１ａの具体例を示した本実施形態のプルアップ回路１ａの構成例を示す図である。
同図において、初期値生成部１１ａは、電源電圧ＶＤＤと信号線４ａとの間をドレイン−ソース間で結ぶＰＭＯＳトランジスタＴｒ２よりなる。そしてこのＰＭＯＳトランジスタＴｒ２のゲートには、パワーオンリセット回路３からのＰＯＲ＿ＯＵＴ信号が入力されている。
【００１６】
この図２の回路の動作の詳細を、図３及び図４を参照しながら以下に説明する。
図３は、電源投入時の図２のプルアップ回路１ａの各部の電圧変化を示す図である。
図３（ａ）は電源電圧ＶＤＤ、同図（ｂ）はＰＯＲ＿ＯＵＴ信号、同図（ｃ）は信号線４ａの電圧ＩＮ、同図（ｄ）はインバータＩＮＶ１の出力電圧ＩＮＶ１＿ＯＵＴの電源投入時の変化を示している。
【００１７】
図３（ａ）に示すように電源が投入され、電源電圧ＶＤＤが一定値まで上昇し一定期間経って値が安定するまでは、ＰＭＯＳトランジスタＴｒ２はＯＮ状態にあり、図３（ｂ）に示すように信号線４ａの電圧レベルは電源電圧ＶＤＤの値に伴って上昇する。そして電源電圧ＶＤＤが一定値まで上昇し、一定期間経って値が安定すると、図３（ｂ）に示すようにＰＯＲ＿ＯＵＴ信号がＬレベルからＨレベルに変化する。このＰＯＲ＿ＯＵＴ信号のＬレベル−＞Ｈレベルの変化によって、ＰＭＯＳトランジスタＴｒ２はＯＮからＯＦＦとなる。これによって電源電圧ＶＤＤと信号線４ａがＰＭＯＳトランジスタＴｒ２を介して接続されていたのが遮断される。
【００１８】
これにより、ＰＭＯＳトランジスタＴｒ２がＯＮの間は、信号線４ａはＰＭＯＳトランジスタＴｒ２によってプルアップされるので、図３（ｃ）に示すように、図３（ａ）の電源電圧ＶＤＤに連動して上昇してゆく。
【００１９】
この電圧ＩＮを入力としているインバータＩＮＶ１の出力は、図３（ｄ）に示すように、入力ＩＮの上昇に従い上昇してゆく。そしてＰＭＯＳトランジスタＴｒ２がＯＦＦとなる前に入力ＩＮの電圧値がインバータＩＮＶ１の閾値を超え、その結果インバータＩＮＶ１の出力はＬレベルとなり、ＰＭＯＳトランジスタＴｒ１はＯＮとなって信号線４ａをプルアップする。
【００２０】
このように本実施形態のプルアップ回路１ａでは、プルアップ抵抗となるＰＭＯＳトランジスタＴｒ１はＯＮとなって、信号線４ａはプルアップされる。
次に図４を参照しながら信号線４ａに外部からＬレベルが加えられているときの本実施形態のプルアップ回路１ａの動作について説明する。
【００２１】
図４は、信号線４ａの入力ＩＮにＬレベルが外部から入力された状態での、電源投入時の図２のプルアップ回路１ａの各部の電圧変化を示す図である。
図４（ａ）は電源電圧ＶＤＤ、同図（ｂ）はＰＯＲ＿ＯＵＴ信号、同図（ｃ）は信号線４ａの電圧ＩＮ、同図（ｄ）はインバータＩＮＶ１の出力電圧ＩＮＶ１＿ＯＵＴの電源投入時の変化を示している。
【００２２】
図３の場合と同様、図４（ａ）に示すように電源が投入され、電源電圧ＶＤＤが一定値まで上昇し一定期間経って値が安定すると、図４（ｂ）に示すようにＰＯＲ＿ＯＵＴ信号がＬレベルからＨレベルに変化する。このＰＯＲ＿ＯＵＴ信号のＬレベル−＞Ｈレベルの変化によって、ＰＭＯＳトランジスタＴｒ２はＯＮからＯＦＦとなる。これによって電源電圧ＶＤＤと信号線４ａがＰＭＯＳトランジスタＴｒ２を介して接続されていたのが遮断される。
【００２３】
一方信号線４ａの電圧ＩＮは、Ｌレベルが外部から入力されているため、図４（ｃ）に示すようにＬレベルで一定となる。そしてこの電圧ＩＮを入力としているインバータＩＮＶ１の出力は、インバータＩＮＶ１の入力電圧がＬレベル一定なので、図４（ｄ）に示すようになる。インバータＩＮＶ１の出力は、電源が投入時にはその電源電圧ＶＤＤとも連動するので、図４（ｄ）に示すように電源電圧ＶＤＤが一定の値以上になるまでは出力電圧ＩＮＶ１＿ＯＵＴはＬレベル（例えば０Ｖ）のままで、電源電圧ＶＤＤが一定の値以上となると出力電圧ＩＮＶ１＿ＯＵＴは電源電圧ＶＤＤの値と同じになる。そして電源電圧ＶＤＤが、Ｈレベル（例えば３．Ｖ）に達すると、出力電圧ＩＮＶ１＿ＯＵＴもＨレベルになる。そして図４（ｄ）において、インバータＩＮＶ１の出力電圧ＩＮＶ１＿ＯＵＴが、電源電圧ＶＤＤとなると、ＰＭＯＳトランジスタＴｒ１はＯＦＦとなり、ソース−ドレイン間に電流は流れない。
【００２４】
このように、本実施形態のプルアップ回路１ａでは、信号線４ａの入力ＩＮの初期値としてＬレベルが外部から入力された状態であっても、プルアップ抵抗となるＰＭＯＳトランジスタＴｒ１には、ほとんど電流が流れない。
【００２５】
このように本実施形態のプルアップ回路１ａは、簡単な構成で実現できる。また信号線４ａをプルアップする必要があるとき以外は、ＰＭＯＳトランジスタＴｒ１はＯＦＦとなる。そのため信号線１ａの入力電圧ＩＮに外部からＬレベルが与えられても、プルアップ抵抗の役割を果たすＰＭＯＳトランジスタＴｒ１に電流が流れるのを防ぎ、消費電力を押さえることが出来る。
【００２６】
次に本実施形態のプルダウン回路について説明する。
図５は本実施形態におけるプルダウン回路１ｂの構成を示す図である。
同図のプルダウン回路１ｂは、プルダウン対象の信号線４ｂと接地との間をドレイン−ソース間で結ぶＮＭＯＳトランジスタＴｒ３を設け、このＮＭＯＳトランジスタＴｒ３をプルダウン抵抗として用いている。そしてこのトランジスタＴｒ３のゲートには、出力が信号線４ａと接続されたインバータＩＮＶ４の入力が接続されている。この構成により信号線４ｂがＨレベルとなったときには、ＮＭＯＳトランジスタＴｒ３はＯＦＦとなり、プルダウン抵抗の役割を果たすＮＭＯＳトランジスタＴｒ３に電流が流れるのを防ぐ。
【００２７】
また信号線４ｂには、電源投入時の初期値を与える初期値生成部１１ｂが接続されている。この初期値生成部１１ｂは、図１の初期値生成部１１ａと同様パワーオンリセット回路３からのパワーオンリセット信号から電源投入時に信号線４ｂに与える初期値電圧としてＬレベルを生成する。
【００２８】
図６は、初期値生成部１１の具体例を示した本実施形態のプルダウン回路１ｂの構成例を示す図である。
同図において、初期値生成部１１ｂは、接地（ＧＮＤ）と信号線４ｂとの間をドレイン−ソース間で結ぶＮＭＯＳトランジスタＴｒ４、及びパワーオンリセット回路３からのＰＯＲ＿ＯＵＴ信号を入力とし、出力がＮＭＯＳトランジスタＴｒ４のゲートに接続されているインバータＩＮＶ５よりなる。
【００２９】
この図６の回路の動作の詳細を、図７及び図８を参照しながら以下に説明する。
図７は、電源投入時の図２のプルダウン回路１ｂの各部の電圧変化を示す図である。
図７（ａ）は電源電圧ＶＤＤ、図７（ｂ）はＰＯＲ＿ＯＵＴ信号、図７（ｃ）は信号線４ｂの電圧ＩＮ、図７（ｄ）はインバータＩＮＶ４の出力電圧ＩＮＶ４＿ＯＵＴそれぞれの電源投入時の変化を示している。
【００３０】
図７（ａ）に示すように電源が投入され、電源電圧ＶＤＤが一定値まで上昇して値が安定するまで、図７（ｂ）に示すように、ＰＯＲ＿ＯＵＴ信号はＬレベル（例えば０Ｖ）であり、ＮＭＯＳトランジスタＴｒ４はＯＮとなって信号線４ｂをＬレベルに保つ。そして電源電圧ＶＤＤが一定値まで上昇し一定期間経って値が安定すると、図３（ｂ）や図４（ｂ）と同様、図７（ｂ）に示すようにＰＯＲ＿ＯＵＴ信号がＬレベルからＨレベル（例えば３．３Ｖ）に変化する。このＰＯＲ＿ＯＵＴ信号のＬレベル−＞Ｈレベルの変化によって、ＮＭＯＳトランジスタＴｒ４はＯＮからＯＦＦとなる。これによって、接地ＧＮＤと信号線４ｂがＮＭＯＳトランジスタＴｒ４を介して接続されていたのが遮断される。
【００３１】
ＮＭＯＳトランジスタＴｒ４がＯＮの間、信号線４ｂの電圧ＩＮは、図７（ｃ）に示すように、Ｌレベル一定となる。そしてこの電圧ＩＮを入力としているインバータＩＮＶ４の出力はＨレベルとなるが、電源投入時は電源電圧ＶＤＤがまだ低いので、図７（ｄ）に示すように電源電圧ＶＤＤの値が一定の値以上になるまでＬレベル（例えば０Ｖ）を出力し、一定の値以上となると、電源電圧ＶＤＤの値の変動に比して上昇してゆき、電源電圧ＶＤＤの値がＨレベル（例えば３．３Ｖ）になると、そのままＨレベルの電圧値で一定となる。
【００３２】
この図７（ｄ）に示したインバータＩＮＶ４の出力ＩＮＶ４＿ＯＵＴによって、ＮＭＯＳトランジスタＴｒ３はＯＮ／ＯＦＦが切替えられるが、出力電圧ＩＮＶ４＿ＯＵＴがＬレベルのときはＮＭＯＳトランジスタＴｒ３はＯＦＦとなり、出力電圧ＩＮＶ４＿ＯＵＴが上昇するとＮＭＯＳトランジスタＴｒ３はＯＮとなる。このＮＭＯＳトランジスタＴｒ３がＯＮになるのは、ＮＭＯＳトランジスタＴｒ４がＯＦＦになるより前なので、ＰＯＲ＿ＯＵＴ信号がＨレベルになっても信号線４ｂはＬレベルにプルダウンされ続ける。
【００３３】
これにより、本実施形態のプルダウン回路１ｂでは、初期値生成部１１ｂによって信号線４ｂにＬレベルが与えられ、これによりプルダウン抵抗となるＰＭＯＳトランジスタＴｒ３はＯＮとなって、信号線４ａはプルダウンされる。
【００３４】
次に図８を参照しながら信号線４ｂの入力電圧に外部からＨレベルが加えられているときの本実施形態のプルダウン回路１ｂの動作について説明する。
図８は、信号線４ｂの入力ＩＮの初期値としてＨレベルが外部から入力された状態での、電源投入時の図６のプルアップ回路１ａの各部の電圧変化を示す図である。
【００３５】
図８（ａ）は電源電圧ＶＤＤ、図８（ｂ）はＰＯＲ＿ＯＵＴ信号、図８（ｃ）は信号線４ｂの電圧ＩＮ、図８（ｄ）はインバータＩＮＶ４の出力電圧ＩＮＶ４＿ＯＵＴの電源投入時の変化を示している。
【００３６】
図７の場合と同様、図８（ａ）に示すように電源が投入されると電源電圧ＶＤＤが上昇してゆき、その間は同図（ｂ）に示すようにＰＯＲ＿ＯＵＴ信号はＬレベルとなり、ＮＭＯＳトランジスタＴｒ４はＯＮとなる。そして電源電圧ＶＤＤの値がＨレベルまで上昇し一定期間経って値が安定すると、図８（ｂ）に示すようにＰＯＲ＿ＯＵＴ信号がＬレベルからＨレベルに変化する。このＰＯＲ＿ＯＵＴ信号のＬレベル−＞Ｈレベルの変化によって、ＮＭＯＳトランジスタＴｒ４はＯＮからＯＦＦとなる。これによって電源接地ＧＮＤと信号線４ｂがＮＭＯＳトランジスタＴｒ４を介して接続されていたのが遮断される。
【００３７】
一方信号線４ａの電圧ＩＮは、Ｈレベルが外部から入力されているため、図８（ｃ）に示すように電源電圧ＶＤＤの変化と共に上昇してゆく。そしてこの電圧ＩＮを入力としているインバータＩＮＶ１の出力は、図８（ｄ）に示すように、入力電圧ＩＮがインバータＩＮＶ３の閾値までは上昇し、閾値を超えるとＬレベルとなる。そしてＮＭＯＳトランジスタＴｒ３は、インバータＩＮＶ４の出力電圧ＩＮＶ４＿ＯＵＴがＬレベルでない期間はＯＮとなるが、出力電圧ＩＮＶ４＿ＯＵＴがＬレベルとなるとＯＦＦとなる。
【００３８】
よって本実施形態のプルダウン回路１ｂは、入力電圧ＩＮにＨレベルが加えられても、消費電力を小さく押さえることが出来る。
このように本実施形態のプルダウン回路１ｂも、簡単な構成で実現でき、また信号線４ｂをプルダウンする必要があるとき以外は、ＮＭＯＳトランジスタＴｒ３はＯＦＦとなる。そのため信号線１ｂの入力電圧ＩＮに外部からＨレベルが加えられても、プルダウン抵抗の役割を果たすＮＭＯＳトランジスタＴｒ３に電流が流れるのを防ぎ、消費電力を押さえることが出来る。
【００３９】
次に本実施形態のプルアップ回路１ａやプルダウン回路１ｂを備える集積回路について説明する。
図９は、本実施形態のプルアップ回路１ａやプルダウン回路１ｂを備える信号線４ａ及び４ｂ有する集積回路の構成例を示す図である。
【００４０】
同図の集積回路１００ａは、本実施形態のプルアップ回路１ａ−１〜１ａ−ｎでプルアップされた信号線４ａ−１〜４ａ−ｎが接続されているピン５ａ−１〜５ａ−ｎ、及び本実施形態のプルアップ回路１ｂ−１〜１ｂ−ｍでプルダウンされた信号線４ｂ−１〜４ｂ−ｍが接続されているピン５ｂ−１〜５ｂ−ｍ、及びパワーオンリセット回路３を備えている。
【００４１】
パワーオンリセット回路３は、論理集積回路等では、電源立ち上げ時の誤動作を防止するために集積回路１００ａ内部にパワーオンリセット回路３を備え、このパワーオンリセット回路３から出力されるＰＯＲ＿ＯＵＴ信号が各プルアップ回路１ａ−１〜１ａ−ｎ及びプルダウン回路１ｂ−１〜１ｂ−ｍに供給されている。
【００４２】
図１０は、本実施形態のプルアップ回路１ａやプルダウン回路１ｂを備える信号線４ａ及び４ｂ有する集積回路の別構成例を示す図である。
同図の集積回路１００ｂは、図９の集積回路１００ａと同様、本実施形態のプルアップ回路１ａ−１〜１ａ−ｎでプルアップされた信号線４ａ−１〜４ａ−ｎが接続されているピン５ａ−１〜５ａ−ｎ、及び本実施形態のプルアップ回路１ｂ−１〜１ｂ−ｍでプルダウンされた信号線４ｂ−１〜４ｂ−ｍが接続されているピン５ｂ−１〜５ｂ−ｍを備えている。そしてこの集積回路１００ｂは、パワーオンリセット回路３を内部に備えておらず、集積回路１００ｂ外部にあるパワーオンリセット回路３から出力されるＰＯＲ＿ＯＵＴ信号を入力するピン６を備え、このピン６から入力されたＰＯＲ＿ＯＵＴ信号が集積回路１００ｂ内部の各プルアップ回路１ａ−１〜１ａ−ｎ及びプルダウン回路１ｂ−１〜１ｂ−ｍに供給される。
【００４３】
以上のように本実施形態のプルアップ回路１ａ及びプルダウン回路１ｂは、簡単な構成で実現でき、かつ消費電力を押さえることが出来る。
なお上記例では、プルアップ回路１ａ及びプルダウン回路１ｂに用いるトランジスタＴｒ１〜Ｔｒ４にＭＯＳトランジスタを用いる例を示したが、本実施形態のプルアップ回路１ａ及びプルダウン回路１ｂのトランジスタＴｒ１〜Ｔｒ４には、バイポーラトランジスタを用いても良い。
【００４４】
また図１１または図１２のように、図１の信号線４ａまたは図５の信号線４ｂとＧＮＤとの間に安定化用（ノイズ低減用）の容量をつなげても良い。
【符号の説明】
【００４５】
１ａ  プルアップ回路
１ｂ  プルダウン回路
３    パワーオンリセット回路
４ａ、４ｂ  信号線
５、６  ピン
１１ａ、１１ｂ  初期値生成部
１００  集積回路
ＩＮＶ１〜ＩＮＶ４  インバータ
Ｔｒ１、Ｔｒ２  ＰＭＯＳトランジスタ
Ｔｒ３、Ｔｒ４  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2010263563.tif 000012
【図１１】
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【図１２】
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