(57)【要約】【課題】差動増幅器の出力をＰＮＰ型トランジスタのベース入力とする回路構成において、ＰＮＰ型トランジスタの電流増幅率ｈＦＥが変動した場合においても、ＰＮＰ型トランジスタの出力電流の変動を最小限の範囲に抑える。【解決手段】差動増幅器は、差動対を形成するＮＰＮ型トランジスタＴ１、Ｔ２と、ＮＰＮ型トランジスタＴ１、Ｔ２の共通接続されたエミッタに接続された定電流源１０と、を備える。この差動増幅器の出力信号がＰＮＰ型トランジスタＴ３のベースに印加される。そして、ＮＰＮ型トランジスタＴ１、Ｔ２のエミッタと定電流源１０の間にコレクタが接続され、ＰＮＰ型トランジスタＴ３のｈＦＥの変動を補償するためのＰＮＰ型トランジスタＴ４が設けられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ベースに第１の入力信号が印加される第１のトランジスタと、ベースに第２の入力信号が印加される第２のトランジスタと、前記第１及び第２のトランジスタの共通接続されたエミッタに接続された第１の定電流源と、を備え、前記第１の入力信号と前記第２の入力信号の差を増幅した出力信号を出力する差動増幅器と、
前記出力信号がベースに印加された出力用の第３のトランジスタと、
前記エミッタと前記第１の定電流源の間にコレクタが接続され、前記第３のトランジスタの電流増幅率の変動を補償するための第４のトランジスタと、を備えることを特徴とするトランジスタ回路。
【請求項２】
前記第３のトランジスタと前記第４のトランジスタは同一の半導体チップ上で同時に製造され、それらのトランジスタサイズが同じであることを特徴とする請求項１に記載のトランジスタ回路。
【請求項３】
前記第４のトランジスタにベース電流を供給するための第２の定電流源を備えることを特徴とする請求項１に記載のトランジスタ回路。
【請求項４】
前記第１及び第２の定電流源は、バンドギャップ型基準電流発生回路を用いて形成されたことを特徴とする請求項３に記載のトランジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ回路に関し、特に、トランジスタの電流増幅率の変動を補償する機能を備えたトランジスタ回路に関する。
【背景技術】
【０００２】
差動増幅器の出力信号をトランジスタのベースに印加した構成のトランジスタ回路は増幅回路として種々のＩＣに広く応用することができる。
【０００３】
図７はそのようなトランジスタ回路の構成を示す図である。図示のように、このトランジスタ回路は、差動トランジスタ対を形成するＮＰＮ型トランジスタＴ１、Ｔ２と、負荷抵抗Ｒ１、Ｒ２と、ＮＰＮ型トランジスタＴ１、Ｔ２にエミッタ電流Ｉ１、Ｉ２を流すための定電流源１からなる差動増幅器と、ＮＰＮ型トランジスタＴ１のコレクタから得られる差動増幅器の出力信号がベースに印加された、ＰＮＰ型トランジスタＴ３、即ち出力トランジスタから構成されている。前記ＮＰＮ型トランジスタＴ１、Ｔ２のベースには、それぞれ入力電圧Ｖin1、Ｖin2が印加される。
【０００４】
さらに詳しくは、定電流源１はＮＰＮ型トランジスタＴ１、Ｔ２の共通接続されたエミッタと接地の間に接続されている。また、負荷抵抗Ｒ１の一端はＮＰＮ型トランジスタＴ１のコレクタに接続され、他端には電源電圧Ｖccが印加されている。負荷抵抗Ｒ２の一端はＮＰＮ型トランジスタＴ２のコレクタに接続され、他端には電源電圧Ｖccが印加されている。ＰＮＰ型トランジスタＴ３のエミッタには電源電圧Ｖccが印加され、そのベースは、負荷抵抗Ｒ１とＮＰＮ型トランジスタＴ１の接続点に接続され、そのコレクタからコレクタ電流、即ち出力電流ＩＯＵＴが取り出されるようになっている。
【０００５】
上述のトランジスタ回路によれば、差動増幅器により入力電圧Ｖin1、Ｖin2の差が増幅された出力信号が得られ、さらにこの出力信号はＰＮＰ型トランジスタＴ３により電流増幅される。
【０００６】
この場合、ＰＮＰ型トランジスタＴ３から出力される出力電流ＩＯＵＴは、ベース電流ＩＢＰ×ＰＮＰ型トランジスタＴ３の電流増幅率（以下、ｈＦＥという）となる。ＮＰＮ型トランジスタＴ１、Ｔ２への入力電流ＩＩＮ１、ＩＩＮ２の値に応じて、ＮＰＮ型トランジスタＴ１、Ｔ２のエミッタ電流Ｉ１、Ｉ２が変化し、それに伴ってＰＮＰ型トランジスタＴ３のベース電流ＩＢＰも変化する。定電流源１に流れる定電流ＩはＩ１とＩ２の電流量の和となる一定の電流量である。（Ｉ＝Ｉ１＋Ｉ２）
【０００７】
なお、トランジスタのｈＦＥの設計値に対する変動を補償する電流増幅率補償回路については、特許文献１に記載されている。
【特許文献１】特開平６−６９７２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＰＮＰ型トランジスタＴ３のｈＦＥは、ウエハ製造工程でのベース層となるエピタキシャル層の不純物濃度のバラツキ、エミッタ層形成のための不純物濃度や拡散温度のバラツキ等により変動する。またＰＮ接合等の表面に形成された酸化膜の品質によっても低電流領域のｈＦＥが低下する場合もある。更に、製品の動作環境、即ち、周囲温度や動作周波数によってもｈＦＥが変動する場合がある。
【０００９】
ｈＦＥが設計値に対して前記種々の原因で変動した場合には、それに伴ってＰＮＰ型トランジスタＴ３のコレクタ電流、即ち出力電流ＩＯＵＴも変動することになり、上述のトランジスタ回路の種々の応用回路において、仕様規格を満たすことができない場合が生じる。
【００１０】
本発明においてはトランジスタのｈＦＥが変動した場合にも、差動増幅器の出力信号を受けるトランジスタのコレクタ電流の変動が少ないトランジスタ回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明のトランジスタ回路は、ベースに第１の入力信号が印加される第１のトランジスタと、ベースに第２の入力信号が印加される第２のトランジスタと、前記第１及び第２のトランジスタの共通接続されたエミッタに接続された第１の定電流源と、を備え、前記第１の入力信号と前記第２の入力信号の差を増幅した出力信号を出力する差動増幅器と、前記出力信号がベースに印加された出力用の第３のトランジスタと、前記エミッタと前記第１の定電流源の間にコレクタが接続され、前記第３のトランジスタの電流増幅率の変動を補償するための第４のトランジスタと、を備えることを特徴とする。
【発明の効果】
【００１２】
本発明のトランジスタ回路によれば、トランジスタのｈＦＥがウエハ製造工程等のバラツキにより変動した場合にも出力電流の変動を抑えることができ、応用製品の安定生産が可能となる。
【発明を実施するための最良の形態】
【００１３】
［第１の実施形態］
本発明の第１の実施形態によるトランジスタ回路について図１を参照して説明する。本実施形形態の回路においても、従来回路と同様に差動増幅器の出力がＰＮＰ型トランジスタＴ３のベースに接続されており、ベース電流ＩＢＰのｈＦＥ倍のコレクタ電流がＰＮＰ型トランジスタＴ３の出力電流ＩＯＵＴとして流れる点は変わらない。本実施形態においては、種々の理由によりｈＦＥが変動した場合にもＰＮＰ型トランジスタＴ３のコレクタ電流、即ち出力電流ＩＯＵＴの変動を最小限にするため以下の方策を採用している。
【００１４】
即ち、図７の従来回路に対して、ｈＦＥ補償用のＰＮＰ型トランジスタＴ４が新たに設けられている。その他の構成は従来回路と同じなので、ここで繰り返して説明することはしない。ＰＮＰ型トランジスタＴ４のコレクタは、ＮＰＮ型トランジスタＴ１、Ｔ２の共通接続されたエミッタと定電流源１０との間に接続される。ＰＮＰ型トランジスタＴ４のエミッタには電源電圧Ｖccが印加され、そのベースと接地の間には別の定電流源１１が接続されている。定電流源１１の電流はＰＮＰ型トランジスタＴ４のベース電流になる。
【００１５】
ＰＮＰ型トランジスタＴ４のコレクタ電流Ｉ０は、定電流源１０に流れ込む。ＰＮＰ型トランジスタＴ４のコレクタ電流Ｉ０は、ベース電流×ＰＮＰ型トランジスタＴ４のｈＦＥとなる。したがって、定電流源１０を流れる定電流Ｉは差動増幅器を流れるエミッタ電流Ｉ１、Ｉ２にＰＮＰ型トランジスタＴ４のコレクタ電流Ｉ０を加えたもので、全体として一定の電流Ｉとなる。（Ｉ＝Ｉ０＋Ｉ１＋Ｉ２）出力トランジスタであるＰＮＰ型トランジスタＴ３にはこの状態で、差動増幅器の出力信号に対応する出力電流ＩＯＵＴが流れている。
【００１６】
ここで、ＰＮＰ型トランジスタＴ３の電流増幅率ｈＦＥが何らかの事情により、設計値から変動した場合、図７に示した従来回路の場合はその分だけ出力電流ＩＯＵＴが変動することになる。これに対して、本実施形態の回路においては、ＰＮＰ型トランジスタＴ３、Ｔ４が、同一の半導体チップ上で同時に製造されていれば、そのウエハ製造工程のバラツキによりＰＮＰ型トランジスタＴ３のｈＦＥが変動した場合、ＰＮＰ型トランジスタＴ４のｈＦＥも同様に変動することになる。
【００１７】
ＰＮＰ型トランジスタＴ３のｈＦＥが低い値に変動した場合、ＰＮＰ型トランジスタＴ４のｈＦＥも低い値となる。そうすると、ＰＮＰ型トランジスタＴ４から定電流源１０に流れるコレクタ電流Ｉ０はその分減少することになり、一方で定電流源１１は一定の電流値Ｉに制御されるので、結果的に差動増幅器に流れるエミッタ電流Ｉ１、Ｉ２が増加することなる。
【００１８】
この場合、負荷抵抗Ｒ１の両端にかかる電圧は、ＰＮＰ型トランジスタＴ３のベース・エミッタ間電圧ＶＢＥＰと等しく、ほぼ一定値であることから、負荷抵抗Ｒ１に流れる電流値、ＶＢＥＰ／Ｒ１もほぼ一定である。つまり、Ｉ１＝ＶＢＥＰ／Ｒ１＋ＩＢＰである。ここで、Ｒ１は負荷抵抗Ｒ１の抵抗値である。すると、上述のようにエミッタ電流Ｉ１が増加すると、ＰＮＰ型トランジスタＴ３のベース電流ＩＢＰは増加することになる。
【００１９】
ところで、ＰＮＰ型トランジスタＴ３のコレクタ電流である出力電流ＩＯＵＴはベース電流ＩＢＰと電流増幅率ｈＦＥの積であるから、ｈＦＥは低い値になる一方で、ベース電流ＩＢＰが増加することから、出力電流ＩＯＵＴの変動は最小限の範囲に収まり、所望の電流増幅率補償回路を実現することができる。
【００２０】
逆に、ｈＦＥが設計値より高い値に変動した場合は、ＰＮＰ型トランジスタＴ４のコレクタ電流Ｉ０は大きくなり、定電流源１０では電流値Ｉを一定にするため差動増幅器に流れるエミッタ電流Ｉ１、Ｉ２が減少する。従って、Ｉ１の減少により、ＰＮＰ型トランジスタＴ３のベース電流ＩＢＰが減少し、結果的にｈＦＥ増加分による出力電流ＩＯＵＴの増大を抑制することができる。
【００２１】
上述のように、ＰＮＰ型トランジスタＴ３のｈＦＥが変動した場合、ＰＮＰ型トランジスタＴ４のｈＦＥも同様に変動すること、つまり２つのトランジスタのｈＦＥのマッチングが取れていることがＰＮＰ型トランジスタＴ３のｈＦＥの変動を補償する上で大変重要である。したがって、そのようなマッチングをより向上させるためには、ＰＮＰ型トランジスタＴ３、Ｔ４は同じトランジスタサイズを有していることが好ましく、また、同じ半導体チップ上で同じ向きに配置されていることが好ましい。
【００２２】
図２は、そのようなトランジスタの構成の一例を図示したものであり、ＰＮＰ型トランジスタＴ３、Ｔ４に対応した、ベース領域Ｂ、エミッタ領域Ｅ、コレクタ領域Ｃの各領域のレイアウトパターンを示している。このように、両者のレイアウトパターンは同じサイズを有している。（つまり、同じトランジスタサイズを有している）また、両者のレイアウトパターンは半導体チップ上で同じ向きに配置されている。
【００２３】
また、定電流源１０、１１は、その電流値の温度による変動を抑制するために、バンドギャップ型基準電流発生回路を用いて形成されていることが好ましい。以下、そのような定電流源１０、１１の構成について図３に基づいて説明する。図示のように、バンドギャップ型基準電流発生回路はカレントミラーを形成した一対のＰＮＰ型トランジスタＴ５、Ｔ６と、ＮＰＮ型トランジスタＴ７と、ＮＰＮ型トランジスタＴ８と、抵抗Ｒと（その抵抗値Ｒとする）、ＰＮＰ型トランジスタＴ６とカレントミラーを形成した出力段のＰＮＰ型トランジスタＴ９とを備えている。抵抗Ｒは、温度上昇に対してその抵抗値も上昇する。
【００２４】
ここで、ＮＰＮ型トランジスタＴ７は同じサイズのＮＰＮ型トランジスタを互いにｍ個並列接続してなり、ＮＰＮ型トランジスタＴ８は同じサイズのＮＰＮ型トランジスタを互いにｎ個並列接続してなる。ｎはｍより大きな自然数である。
【００２５】
そして、出力段のＰＮＰ型トランジスタＴ９から温度依存性がほぼ除去された基準電流ＩＲＥＦが得られる。基準電流ＩＲＥＦは、（１／Ｒ）×（ｋＴ／ｑ）×ｌｎ（ｎ／ｍ）で表される。ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量である。
【００２６】
出力段のＰＮＰ型トランジスタＴ９にＮＰＮ型トランジスタＴ１０が直列に接続される。そして、ＮＰＮ型トランジスタＴ１０とそれぞれカレントミラーを形成するＮＰＮ型トランジスタＴ１１、Ｔ１２を設け、ＮＰＮ型トランジスタＴ１１を定電流源１０として用い、ＮＰＮ型トランジスタＴ１２を定電流源１１として用いればよい。定電流源１０の電流値は、ＮＰＮ型トランジスタＴ１０とＮＰＮ型トランジスタＴ１１のトランジスタサイズの比によって決定することができ、定電流源１１の電流値は、ＮＰＮ型トランジスタＴ１０とＮＰＮ型トランジスタＴ１２のトランジスタサイズの比によって決定することができる。
【００２７】
［第２の実施形態］
本発明の第２の実施形態によるトランジスタ回路について図４を参照して説明する。本実施形態は、第１の実施形態によるトランジスタ回路に対して、もう１つの出力トランジスタ、即ちＰＮＰ型トランジスタＴ１３を追加したものである。
【００２８】
ＰＮＰ型トランジスタＴ１３のベースには、ＮＰＮ型トランジスタＴ２のコレクタから得られる差動増幅器の第２の出力信号が印加され、エミッタには電源電圧Ｖccが印加され、そのコレクタから第２の出力電流ＩＯＵＴ２が取り出されるようになっている。一方、ＰＮＰ型トランジスタＴ３のコレクタからは第１の出力電流ＩＯＵＴ１が取り出される。
【００２９】
この場合、差動対を形成しているＮＰＮ型トランジスタＴ１、Ｔ２のベースには、それぞれ入力電圧Ｖin1、Ｖin2が印加されるが、入力電圧Ｖin1、Ｖin2は、図５に示すように、中心の直流バイアス電位に対して、互いに極性が反転した差動信号になっていることが差動増幅器の増幅率を向上させる上で好ましい。この結果、ＮＰＮ型トランジスタＴ１のコレクタから得られる第１の出力信号とＮＰＮ型トランジスタＴ２のコレクタから得られる第２の出力信号とは互いに逆極性の差動信号となる。
【００３０】
このような構成のトランジスタ回路においても、第１の実施形態と同様にｈＦＥの変動を補償することができる。
【００３１】
すなわち、ＰＮＰ型トランジスタＴ３のベース電流をＩＢＰ１とすると、負荷抵抗Ｒ１の両端にかかる電圧は、ＰＮＰ型トランジスタＴ３のベース・エミッタ間電圧ＶＢＥＰと等しく、ほぼ一定値であることから、負荷抵抗Ｒ１に流れる電流値、ＶＢＥＰ／Ｒ１もほぼ一定である。つまり、Ｉ１＝ＶＢＥＰ／Ｒ１＋ＩＢＰ１である。
【００３２】
前述のように、ＰＮＰ型トランジスタＴ３のｈＦＥが低い値に変動すると、エミッタ電流Ｉ１が増加する。すると、ＰＮＰ型トランジスタＴ３のベース電流ＩＢＰ１は増加することになる。これにより、ｈＦＥの減少による出力電流ＩＯＵＴ１の変動を補償することができる。
【００３３】
また、ＰＮＰ型トランジスタＴ３のｈＦＥが高い値に変動した場合は、エミッタ電流Ｉ１が減少する。このＩ１の減少により、ＰＮＰ型トランジスタＴ３のベース電流ＩＢＰ１が減少し、ｈＦＥの増加による出力電流ＩＯＵＴの変動を補償することができる。
【００３４】
同様に、ＰＮＰ型トランジスタＴ１３のベース電流をＩＢＰ２とすると、負荷抵抗Ｒ２の両端にかかる電圧は、ＰＮＰ型トランジスタＴ１３のベース・エミッタ間電圧ＶＢＥＰと等しく、ほぼ一定値であることから、負荷抵抗Ｒ２に流れる電流値、ＶＢＥＰ／Ｒ２もほぼ一定である。つまり、Ｉ２＝ＶＢＥＰ／Ｒ２＋ＩＢＰ２である。
【００３５】
そして、前述のように、ＰＮＰ型トランジスタＴ１３のｈＦＥが低い値に変動すると、エミッタ電流Ｉ２が増加する。すると、ＰＮＰ型トランジスタＴ１３のベース電流ＩＢＰ２は増加することになる。これにより、ｈＦＥの減少による出力電流ＩＯＵＴ２の変動を補償することができる。
【００３６】
また、ＰＮＰ型トランジスタＴ１３のｈＦＥが高い値に変動した場合は、エミッタ電流Ｉ２が減少する。このＩ２の減少により、ＰＮＰ型トランジスタＴ１３のベース電流ＩＢＰ２が減少し、ｈＦＥの増加による出力電流ＩＯＵＴ２の変動を補償することができる。
【００３７】
［第３の実施形態］
本発明の第３の実施形態によるトランジスタ回路について図６を参照して説明する。本実施形態は、第１の実施形態によるトランジスタ回路において、トランジスタの導電型を逆転させたものである。つまり、ＰＮＰ型をＮＰＮ型に、ＮＰＮ型をＰＮＰ型に変更したものであるが、第１の実施形態と同様にｈＦＥの補償効果が得られる。
【００３８】
図示のように、このトランジスタ回路は、差動トランジスタ対を形成するＰＮＰ型トランジスタＴ２１、Ｔ２２と、負荷抵抗Ｒ３、Ｒ４と、定電流源１２からなる差動増幅器と、ＰＮＰ型トランジスタＴ２１のコレクタから得られる差動増幅器の出力信号がベースに印加された、ＮＰＮ型トランジスタＴ２３、即ち出力トランジスタと、ｈＦＥの補償用のＮＰＮ型トランジスタＴ２４から構成されている。前記ＰＮＰ型トランジスタＴ２１、Ｔ２２のベースには、それぞれ入力電圧Ｖin1、Ｖin2が印加される。
【００３９】
さらに詳しくは、定電流源１２はＰＮＰ型トランジスタＴ２１、Ｔ２２の共通接続されたエミッタと電源電圧Ｖccの間に接続されている。また、負荷抵抗Ｒ３はＰＮＰ型トランジスタＴ１に直列に接続され、その一端は接地されている。負荷抵抗Ｒ４はＰＮＰ型トランジスタＴ２２に直列に接続され、その一端は接地されている。
【００４０】
ＮＰＮ型トランジスタＴ２４のコレクタは、ＰＮＰ型トランジスタＴ２１、Ｔ２２の共通接続されたエミッタと定電流源１２との間に接続される。ＮＰＮ型トランジスタＴ２４のエミッタには接地され、そのベースと電源電圧Ｖccを供給する電源線の間には別の定電流源１３が接続されている。定電流源１３の電流はＮＰＮ型トランジスタＴ２４のベース電流になる。
【００４１】
定電流源１０はＮＰＮ型トランジスタＴ２４のコレクタにコレクタ電流Ｉ０を供給する。また、定電流源１０は差動増幅器を流れるエミッタ電流Ｉ１、Ｉ２を供給する。ＮＰＮ型トランジスタＴ２４のコレクタ電流Ｉ０は、ベース電流×ＮＰＮ型トランジスタＴ２４のｈＦＥとなる。
【００４２】
したがって、定電流源１２を流れる定電流Ｉは、差動増幅器を流れるエミッタ電流Ｉ１、Ｉ２にＮＰＮ型トランジスタ２４のコレクタ電流Ｉ０を加えたもので、全体として一定の電流Ｉとなる。（Ｉ＝Ｉ０＋Ｉ１＋Ｉ２）出力トランジスタであるＮＰＮ型トランジスタＴ２３にはこの状態で、差動増幅器の出力信号に対応する出力電流ＩＯＵＴが流れている。これは、第１の実施形態の回路と同様である。
【００４３】
したがって、このトランジスタ回路においても同様のｈＦＥの補償効果が得られる。
即ち、ＮＰＮ型トランジスタＴ２３のｈＦＥが低い値に変動した場合、ＮＰＮ型トランジスタＴ２４のｈＦＥも低い値となる。そうすると、ＮＰＮ型トランジスタＴ２４のコレクタ電流Ｉ０はその分減少することになり、一方で定電流源１２は一定の電流値Ｉに制御されるので、結果的に差動増幅器に流れるエミッタ電流Ｉ１、Ｉ２が増加することになる。
【００４４】
この場合、負荷抵抗Ｒ３の両端にかかる電圧は、ＮＰＮ型トランジスタＴ２３のベース・エミッタ間電圧ＶＢＥＮと等しく、ほぼ一定値であることから、負荷抵抗Ｒ３に流れる電流値、ＶＢＥＮ／Ｒ１もほぼ一定である。つまり、Ｉ１＝ＶＢＥＮ／Ｒ３＋ＩＢＮである。ここで、Ｒ３は負荷抵抗Ｒ３の抵抗値である。すると、上述のようにエミッタ電流Ｉ１が増加すると、ＮＰＮ型トランジスタＴ２３のベース電流ＩＢＮは増加することになる。
【００４５】
ＮＰＮ型トランジスタＴ２３のコレクタ電流である出力電流ＩＯＵＴはベース電流ＩＢＮと電流増幅率ｈＦＥの積であるから、ｈＦＥは低い値になる一方で、ベース電流ＩＢＮが増加することから、出力電流ＩＯＵＴの変動は最小限の範囲に収まり、所望の電流増幅率補償回路を実現することができる。
【００４６】
逆に、ｈＦＥが設計値より高い値に変動した場合は、ＮＰＮ型トランジスタＴ２４のコレクタ電流Ｉ０は大きくなり、定電流源１２では電流値Ｉを一定にするため差動増幅器に流れるエミッタ電流Ｉ１、Ｉ２が減少する。エミッタ電流Ｉ１の減少により、ＮＰＮ型トランジスタＴ２３のベース電流ＩＢＮが減少し、結果的にｈＦＥ増加分による出力電流ＩＯＵＴの増大を抑制することができる。
【００４７】
尚、本実施形態においても、第２の実施形態のように、もう１つの出力トランジスタ、即ちＰＮＰ型トランジスタを追加する等の変更を加えることができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施形態によるトランジスタ回路の回路図である。
【図２】トランジスタ回路の定電流源の回路図である。
【図３】ＰＮＰ型トランジスタのレイアウトパターンを示す平面図である。
【図４】本発明の第２の実施形態によるトランジスタ回路の回路図である。
【図５】差動増幅器の入力電圧の波形図である。
【図６】本発明の第３の実施形態によるトランジスタ回路の回路図である。
【図７】従来例のトランジスタ回路の回路図である。
【符号の説明】
【００４９】
１０，１１，１２，１３  定電流源
Ｔ１，Ｔ２  ＮＰＮ型トランジスタ
Ｔ３，Ｔ４  ＰＮＰ型トランジスタ
Ｒ１，Ｒ２  負荷抵抗
Ｔ５，Ｔ６，Ｔ９  ＰＮＰ型トランジスタ
Ｔ７，Ｔ８，Ｔ１１，Ｔ１２  ＮＰＮ型トランジスタ
Ｔ２１，Ｔ２２  ＰＮＰ型トランジスタ
Ｔ２３，Ｔ２４  ＮＰＮ型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2010045426.tif 000008
【図７】
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