(57)【要約】【課題】微細化に対応してＩＳＳＧ酸化法を用いてＯＮＯ絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することを目的とする。【解決手段】ＩＳＳＧ酸化法を用いてＯＮＯ絶縁膜の上部酸化膜および周辺トランジスタのゲート絶縁膜を形成するプロセスにおいて、高温アニールにより半導体基板１上に窒素１２を偏析させた状態で、高電圧系トランジスタのゲート絶縁膜をＩＳＳＧ法を用いて形成することにより、周辺回路を構成する前記高圧系ゲート絶縁膜として酸窒化層１３を形成することができ、微細化に対応してＩＳＳＧ酸化法を用いてＯＮＯ絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができる。【選択図】図１
2010040792.tif 000002
【特許請求の範囲】
【請求項１】
セルアレイ領域および高電圧トランジスタが形成される第１の周辺回路領域ならびに低電圧トランジスタが形成される第２の周辺回路領域からなる不揮発性半導体記憶装置を製造するに際し、
半導体基板上全面にトンネル酸化膜およびシリコン窒化膜を順次に形成する工程と、
前記シリコン窒化膜形成後に１０００〜１１００℃、３０分以上の高温アニール処理する工程と、
前記第１の周辺回路領域および前記第２の周辺回路領域上の前記トンネル酸化膜および前記シリコン窒化膜を除去する工程と、
前記第１の周辺回路領域の前記半導体基板上にＩＳＳＧ法を用いて第１のゲート絶縁膜を形成する工程と、
前記シリコン窒化膜上にＩＳＳＧ法を用いて上部酸化膜を形成する工程と、
前記第２の周辺回路領域の前記半導体基板上にＩＳＳＧ法を用いて第２のゲート絶縁膜を形成する工程と、
前記セルアレイ領域に前記トンネル酸化膜および前記シリコン窒化膜ならびに前記上部酸化膜をゲート絶縁膜とするトランジスタ，前記第１の周辺回路領域に前記第１のゲート絶縁膜をゲート絶縁膜とするトランジスタ，前記第２の周辺回路領域に前記第２のゲート絶縁膜をゲート絶縁膜とするトランジスタを形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記高温アニール処理が１０００℃、１時間の熱処理であることを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリセルアレイ領域と高電圧および低電圧トランジスタが形成される周辺回路領域からなる不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、微細化に伴い、不揮発性半導体記憶装置の周辺回路を構成するＭＯＳ型電界効果トランジスタ部におけるホットキャリアによるゲート絶縁膜の劣化、信頼性低下が課題となっている。そのため、周辺回路を構成するトランジスタのゲート絶縁膜に酸窒化層を形成することで、ホットキャリアを抑制し、ゲート絶縁膜の劣化による信頼性低下の対策を行っている。
【０００３】
以下、図面を用いて従来の不揮発性半導体記憶装置の製造方法について説明する。
まず、図１３〜図１８を参照しながら、従来の第１の不揮発性半導体記憶装置の製造方法について説明する。
【０００４】
図１３〜図１８は従来の第１の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
図において、ａは不揮発性半導体記憶装置のセルアレイ領域、ｂは不揮発性半導体記憶装置における高電圧系トランジスタが形成される周辺回路領域、ｃは不揮発性半導体記憶装置における低電圧系トランジスタが形成される周辺回路領域を示す。
【０００５】
まず、図１３に示すように、半導体基板１上に約３００ｎｍ深さの溝を形成した後にＣＭＰ法などを用いてシリコン酸化膜を埋め込んだ素子分離膜１０を形成し、前記半導体基板１の全面にパイロ酸化法などの熱酸化により形成された約５ｎｍ膜厚のシリコン酸化膜からなるトンネル酸化膜２、ＣＶＤ法により形成された約１５ｎｍ膜厚のシリコン窒化膜３、および約１０００℃、一時間のパイロ酸化法により形成された約１２ｎｍ膜厚のシリコン酸化膜からなる上部酸化膜４からなるメモリセルのＯＮＯ絶縁膜（トンネル酸化膜２、シリコン窒化膜３、上部酸化膜４）を形成する。
【０００６】
このとき、上部酸化膜４を形成するための約１０００℃、一時間のパイロ酸化法により、シリコン窒化膜３中の窒素がトンネル酸化膜２内に拡散し、前記半導体基板１の全面に窒素１２が導入される。
【０００７】
次に、図１４に示すように、セルアレイ領域ａのみを覆う第１のレジストマスク５を形成し、前記第１のレジストマスク５をマスクとして、約２０ｎｍ膜厚のゲート絶縁膜を有する高電圧系トランジスタが形成される周辺回路領域ｂおよび、約３ｎｍ膜厚のゲート絶縁膜を有する低電圧系トランジスタが形成される周辺回路領域ｃ上にあるＯＮＯ絶縁膜（トンネル酸化膜２、シリコン窒化膜３、上部酸化膜４）を選択的に除去する。
【０００８】
このとき、約１０００℃、一時間のパイロ酸化法により、前記半導体基板１の全面に導入された窒素１２は周辺回路領域ｂおよびｃ上にあるＯＮＯ絶縁膜（トンネル酸化膜２、シリコン窒化膜３、上部酸化膜４）を選択的に除去した後も、前記半導体基板１の表面上にある。
【０００９】
また、約１５ｎｍ膜厚で堆積したシリコン窒化膜３は、約１０００℃、一時間のパイロ酸化法により、約６ｎｍに仕上がる。最終的に、ＯＮＯ絶縁膜は、約５ｎｍ膜厚のシリコン酸化膜からなるトンネル酸化膜２、約６ｎｍ膜厚のシリコン窒化膜３、約１２ｎｍ膜厚のシリコン酸化膜からなる上部酸化膜４から構成され、シリコン窒化膜の誘電率はシリコン酸化膜の約２倍の誘電率を有するため、シリコン酸化膜に換算したＯＮＯ絶縁膜の膜厚としては、下式のように約２０ｎｍとなる。
【００１０】
５ｎｍ（トンネル酸化膜２）＋６ｎｍ（シリコン窒化膜３）÷２
＋１２ｎｍ（上部酸化膜４）＝２０ｎｍ
次に、図１５に示すように、約１９ｎｍ膜厚のシリコン酸化膜からなる第１のゲート絶縁膜６を、セルアレイ領域ａ、周辺回路領域ｂ、および周辺回路領域ｃ上に、約９００℃のパイロ酸化法により形成する。
【００１１】
このとき、セルアレイ領域ａ上は、シリコン窒化膜３があるためにほとんど酸化されず、上部酸化膜４の膜厚はほとんど変化しない。さらに、約１０００℃、一時間のパイロ酸化法により前記半導体基板１の全面に導入された窒素１２は、第１のゲート絶縁膜６中に拡散し、前記半導体基板１からほぼ消失する。
【００１２】
次に、図１６に示すように、セルアレイ領域ａおよび周辺回路領域ｂを覆う第２のレジストマスク７を形成し、前記第２のレジストマスク７をマスクとして周辺回路領域ｃ上にある第１のゲート絶縁膜６を除去し、前記半導体基板１を露出させる。このとき、周辺回路領域ｃの前記半導体基板１には、約１０００℃、一時間のパイロ酸化法により前記半導体基板１の全面に導入された窒素１２は第１のゲート絶縁膜６中に拡散したために、すでに前記半導体基板１上からは消失している。
【００１３】
次に、図１７に示すように、約３ｎｍ膜厚のシリコン酸化膜からなる第２のゲート絶縁膜８を、セルアレイ領域ａ、周辺回路領域ｂ、周辺回路領域ｃ上に、約８５０℃のパイロ酸化法により形成する。このとき、セルアレイ領域ａ上は、シリコン窒化膜３があるため、ほとんど酸化されず、上部酸化膜４の膜厚はほとんど変化しない。また、周辺回路領域ｂにある約１９ｎｍ膜厚のシリコン酸化膜からなる第１のゲート絶縁膜６は、わずかに増加し、約２０ｎｍ膜厚のシリコン酸化膜となる。
【００１４】
以上説明した工程により、セルアレイ領域ａ上にはシリコン酸化膜換算で約２０ｎｍ膜厚のメモリセルのゲート絶縁膜（約５ｎｍのトンネル酸化膜２、約６ｎｍのシリコン窒化膜３、約１２ｎｍの上部酸化膜４）、周辺回路領域ｂ上には約２０ｎｍ膜厚で窒素１２を含む第１のゲート絶縁膜６、周辺回路領域ｃ上には約３ｎｍ膜厚で窒素を含まない第２のゲート絶縁膜８が形成される。ここで前記周辺回路領域ｂの第１のゲート絶縁膜はメモリ素子のプログラム又は消去電圧に耐えられる厚い厚さを有することが望ましい。
【００１５】
その後、図１８に示すように、ゲート電極９、ソース、ドレイン形成工程が行われるが、これらの工程の説明は一般的な半導体装置の製造方法であるので、説明を省略する（例えば、特許文献１参照）。
【００１６】
次に、図１９〜図２７を用いて従来の第２の半導体記憶装置の製造方法について説明する。
図１９〜図２７は従来の第２の不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【００１７】
図において、ａは不揮発性半導体記憶装置のセルアレイ領域、ｂは不揮発性半導体記憶装置における高電圧系トランジスタが形成される周辺回路領域、ｃは不揮発性半導体記憶装置における低電圧系トランジスタが形成される周辺回路領域を示す。
【００１８】
従来の第１の製造方法では、上部酸化膜４、第１のゲート絶縁膜６、第２のゲート絶縁膜８をパイロ酸化法で形成したが、従来の第二の製造方法はＩＳＳＧ（ｉｎ−ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ）法で形成する。
【００１９】
一般的に、ＩＳＳＧ法で形成されたシリコン酸化膜はパイロ酸化法で形成されたシリコン酸化膜よりも品質がよく、微細化プロセスでよく用いられる。一方、パイロ酸化法ではシリコン窒化膜上のシリコン酸化膜はほとんど形成されないが、ＩＳＳＧ法ではシリコン窒化膜上もシリコン基板である半導体基板１上と同程度の膜厚のシリコン酸化膜が形成されるため、特に、ＭＯＮＯＳメモリに適用する際には注意が必要である。
【００２０】
まず、図１９に示すように、半導体基板１上に約３００ｎｍ深さの溝を形成した後にＣＭＰ法などを用いてシリコン酸化膜を埋め込んだ素子分離膜１０を形成し、前記半導体基板１の全面に約５ｎｍ膜厚のシリコン酸化膜からなるトンネル酸化膜２、約１５ｎｍ膜厚のシリコン窒化膜３、および約７００℃で形成するＴＥＯＳ等のＣＶＤ酸化膜からなる約３０ｎｍ膜厚の犠牲酸化膜２０を形成する。
【００２１】
このとき、シリコン窒化膜３を形成した後の熱処理が最大７００℃程度なので、半導体基板１上に窒素は偏析しない。
次に、図２０に示すように、セルアレイ領域ａのみを覆う第１のレジストマスク５を形成し、前記第１のレジストマスク５をマスクとして、前記犠牲酸化膜２０を選択的に除去する。
【００２２】
次に、図２１に示すように、セルアレイ領域ａ上にある犠牲酸化膜２０をマスクとして、周辺回路領域ｂおよび周辺回路領域ｃ上にあるシリコン窒化膜３およびトンネル酸化膜２を除去する。
【００２３】
次に、図２２に示すように、約１４ｎｍ膜厚の第３のゲート絶縁膜１０１を、ＩＳＳＧ法を用いて約１０００℃、６０秒で形成する。このとき、セルアレイ領域ａ上には約３０ｎｍ膜厚の厚い犠牲酸化膜２０があるため、シリコン窒化膜３はほとんど酸化されない。
【００２４】
次に、図２３に示すように、セルアレイ領域ａ上のみを開口する第３のレジストマスク１１を形成し、セルアレイ領域ａ上の犠牲酸化膜２０を除去する。
次に、図２４に示すように、約１１ｎｍ膜厚の上部酸化膜４を、ＩＳＳＧ法をもちいて、約１０００℃、６０秒で形成する。
【００２５】
このとき、前記第３のゲート絶縁膜１０１は、約１９ｎｍに増加する。
次に、図２５に示すように、セルアレイ領域ａおよび周辺回路領域ｂを覆う第２のレジストマスク７を形成し、周辺回路領域ｃ上にある前記第３のゲート絶縁膜１０１を除去する。
【００２６】
次に、図２６に示すように、約３ｎｍ膜厚のシリコン酸化膜からなる第４のゲート絶縁膜１０２を、セルアレイ領域ａ、周辺回路領域ｂ、周辺回路領域ｃ上に、約８５０℃、６０秒のＩＳＳＧ法により形成する。このとき、セルアレイ領域ａ上の上部酸化膜４の膜厚は約１２ｎｍに増加し、前記第３のゲート絶縁膜１０１は約２０ｎｍに増加する。また、約１５ｎｍ膜厚で形成したシリコン窒化膜３は、計３回のＩＳＳＧ酸化を経て、約６ｎｍの膜厚となる。
【００２７】
以上に説明した工程により、セルアレイ領域ａ上にはシリコン酸化膜換算で約２０ｎｍ膜厚のメモリセルのゲート絶縁膜（約５ｎｍのトンネル酸化膜２、約６ｎｍのシリコン窒化膜３、約１２ｎｍの上部酸化膜４）、周辺回路領域ｂ上には約２０ｎｍ膜厚で窒素を含まない第３のゲート絶縁膜１０１、周辺回路領域ｃ上には約３ｎｍ膜厚で窒素を含まない第４のゲート絶縁膜１０２が形成される。
【００２８】
その後、図２７に示すように、ゲート電極９、ソース、ドレイン形成工程が行われるが、これらの工程の説明は一般的な半導体装置の製造方法であるので、説明を省略する。
【特許文献１】特開２００２−３２４８６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２９】
上記した従来例における第１の不揮発性半導体記憶装置の製造方法では、ゲート絶縁膜をパイロ酸化法で形成するため、微細化に適さないという問題点があった。
また、上記した従来例における第２の不揮発性半導体記憶装置の製造方法では、微細化に対応可能なＩＳＳＧ酸化法を用いてＯＮＯ絶縁膜の上部酸化膜および周辺トランジスタのゲート絶縁膜を形成するために、メモリセルのゲート絶縁膜の上部酸化膜を形成する際に、熱処理によりシリコン窒化膜から窒素が拡散することによる基板への窒素の偏析が形成されないため、高電圧系トランジスタのゲート絶縁膜にも、低電圧系トランジスタのゲート絶縁膜にも酸窒化層が形成されない。
【００３０】
低電圧系トランジスタは、ホットキャリア寿命よりも移動度の低下影響が大きいため、酸窒化層の形成が無いほうが望ましいが、高電圧系トランジスタは、ホットキャリア寿命が厳しいため、ゲート絶縁膜にも酸窒化層が形成されたほうが好ましい。
【００３１】
したがって、上記した従来例における第２の不揮発性半導体記憶装置の製造方法では、高圧系トランジスタのゲート絶縁膜にも酸窒化層が形成されないため、ホットキャリア寿命が短くなり、信頼性が劣化するという問題点があった。
【００３２】
前記に鑑み、本発明は、微細化に対応してＩＳＳＧ酸化法を用いてＯＮＯ絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することを目的とする。
【課題を解決するための手段】
【００３３】
前記の目的を達成するため、本発明の不揮発性半導体記憶装置の製造方法は、セルアレイ領域および高電圧トランジスタが形成される第１の周辺回路領域ならびに低電圧トランジスタが形成される第２の周辺回路領域からなる不揮発性半導体記憶装置を製造するに際し、半導体基板上全面にトンネル酸化膜およびシリコン窒化膜を順次に形成する工程と、前記シリコン窒化膜形成後に１０００〜１１００℃、３０分以上の高温アニール処理する工程と、前記第１の周辺回路領域および前記第２の周辺回路領域上の前記トンネル酸化膜および前記シリコン窒化膜を除去する工程と、前記第１の周辺回路領域の前記半導体基板上にＩＳＳＧ法を用いて第１のゲート絶縁膜を形成する工程と、前記シリコン窒化膜上にＩＳＳＧ法を用いて上部酸化膜を形成する工程と、前記第２の周辺回路領域の前記半導体基板上にＩＳＳＧ法を用いて第２のゲート絶縁膜を形成する工程と、前記セルアレイ領域に前記トンネル酸化膜および前記シリコン窒化膜ならびに前記上部酸化膜をゲート絶縁膜とするトランジスタ，前記第１の周辺回路領域に前記第１のゲート絶縁膜をゲート絶縁膜とするトランジスタ，前記第２の周辺回路領域に前記第２のゲート絶縁膜をゲート絶縁膜とするトランジスタを形成する工程とを有することを特徴とする。
【００３４】
また、前記高温アニール処理が１０００℃、１時間の熱処理であることを特徴とする。
以上により、微細化に対応してＩＳＳＧ酸化法を用いてＯＮＯ絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができる。
【発明の効果】
【００３５】
本発明に係る半導体装置の製造方法によると、ＩＳＳＧ酸化法を用いてＯＮＯ絶縁膜の上部酸化膜および周辺トランジスタのゲート絶縁膜を形成するプロセスにおいて、高温アニールにより半導体基板上に窒素を偏析させた状態で、高電圧系トランジスタのゲート絶縁膜をＩＳＳＧ法を用いて形成することにより、周辺回路を構成する前記高圧系ゲート絶縁膜中に酸窒化層を形成することができ、微細化に対応してＩＳＳＧ酸化法を用いてＯＮＯ絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができる。
【発明を実施するための最良の形態】
【００３６】
本発明の製造方法で製造された不揮発性半導体記憶装置の構造について図１を用いて説明する。
図１は本発明の不揮発性半導体記憶装置の構造を示す断面図である。ここで、ａは不揮発性半導体記憶装置のセルアレイ領域、ｂは不揮発性半導体記憶装置における高電圧系トランジスタが形成される周辺回路領域、ｃは不揮発性半導体記憶装置における低電圧系トランジスタが形成される周辺回路領域を示す。
【００３７】
図１に示すように、本発明のＩＳＳＧ酸化法を用いた製造方法で製造された不揮発性半導体記憶装置は、メモリセルアレイが形成されるセルアレイ領域ａと、高電圧系トランジスタが形成される周辺回路領域ｂ，低電圧系トランジスタが形成される周辺回路領域ｃとからなり、周辺回路領域ｂにおける高電圧系トランジスタのゲート絶縁膜として窒素１２が析出される酸窒化層１３を形成する構成である。高電圧系トランジスタのゲート絶縁膜として窒素１２が析出される酸窒化層１３を用いることにより、微細化に対応してＩＳＳＧ酸化法を用いてＯＮＯ絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができる。
【００３８】
以下、本発明の不揮発性半導体記憶装置の製造方法について図２〜図１２を参照しながら説明する。
図２〜図１１は本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図である。図１２は本発明の不揮発性半導体記憶装置のゲート電極における窒素分布を示す図であり、図１２（ａ）は高電圧系トランジスタが形成される周辺回路領域における窒素分布、図１２（ｂ）は低電圧系トランジスタが形成される周辺回路領域における窒素分布である。
【００３９】
まず、図２に示すように、半導体基板１上に約３００ｎｍ深さの溝を形成した後にＣＭＰ法などを用いてシリコン酸化膜を埋め込んだ素子分離膜１０を形成し、前記半導体基板１の全面に約５ｎｍ膜厚のシリコン酸化膜からなるトンネル酸化膜２、約１５ｎｍ膜厚のシリコン窒化膜３、および約７００℃で形成するＴＥＯＳ等のＣＶＤ酸化膜からなる約３０ｎｍ膜厚の犠牲酸化膜２０を形成する。
【００４０】
このとき、シリコン窒化膜３を形成した後の熱処理が最大７００℃程度なので、半導体基板１上に窒素は偏析しない。
次に、ここで半導体基板上に窒素を偏析させることを目的とした、１０００℃、約１時間の高温アニールを加える。この熱処理により、図３に示すように、シリコン窒化膜３中の窒素がトンネル酸化膜２中に拡散し、半導体基板１上に窒素１２が偏析する。
【００４１】
なお、この高温アニールは、犠牲酸化膜２０の形成直後に限定されず、シリコン窒化膜３を堆積してから、周辺回路領域ｂおよび周辺回路領域ｃ上からシリコン窒化膜３を除去するまでの工程中に加えればよい。
【００４２】
高温アニール条件も、１０００℃、約１時間は目安であって、１０００℃〜１１００℃、３０分以上ならば十分に、シリコン窒化膜３中の窒素がトンネル酸化膜２中に拡散し、半導体基板１上に窒素１２が偏析する。
【００４３】
次に、図４に示すように、セルアレイ領域ａのみを覆う第１のレジストマスク５を形成し、前記第１のレジストマスク５をマスクとして、前記犠牲酸化膜２０を選択的に除去する。
【００４４】
次に、図５に示すように、セルアレイ領域ａ上にある犠牲酸化膜２０をマスクとして、周辺回路領域ｂおよび周辺回路領域ｃ上にあるシリコン窒化膜３およびトンネル酸化膜２を除去する。
【００４５】
このとき、半導体基板１上に偏析させた窒素１２は残存する。
次に、図６に示すように、約１４ｎｍ膜厚の第３のゲート絶縁膜となる酸窒化層１３を、ＩＳＳＧ法をもちいて約１０００℃、６０秒で形成する。このとき、セルアレイ領域ａ上には約４０ｎｍ膜厚の厚い犠牲酸化膜２０があるため、シリコン窒化膜３はほとんど酸化されない。
【００４６】
また、半導体基板１上に偏析させた窒素１２はゲート絶縁膜中に拡散することにより酸窒化層１３を形成し、半導体基板１上からほぼ消失する。
次に、図７に示すように、セルアレイ領域ａ上のみを開口する第３のレジストマスク１１を形成し、セルアレイ領域ａ上の犠牲酸化膜２０を除去する。
【００４７】
次に、図８に示すように、約１１ｎｍ膜厚の上部酸化膜４を、ＩＳＳＧ法をもちいて、約１０００℃、６０秒で形成する。
このとき、前記第３のゲート絶縁膜である酸窒化層１３は、約１９ｎｍに増加する。
【００４８】
次に、図９に示すように、セルアレイ領域ａおよび周辺回路領域ｂを覆う第２のレジストマスク７を形成し、周辺回路領域ｃ上にある前記第３のゲート絶縁膜である酸窒化層１３を除去する。
【００４９】
このとき、前述したとおり、窒素１２は第３のゲート絶縁膜である酸窒化層１３中に拡散しているために、前記半導体基板１上からは消失しており、周辺回路領域ｃの前記半導体基板１には、約１０００℃、一時間の高温アニールにより前記半導体基板１の全面に導入された窒素１２がない。
【００５０】
次に、図１０に示すように、セルアレイ領域ａ、周辺回路領域ｂ、周辺回路領域ｃ上を、約８５０℃、６０秒のＩＳＳＧ法により酸化し、周辺回路領域ｃ上に約３ｎｍ膜厚のシリコン酸化膜からなる第４のゲート絶縁膜１０２を形成する。このとき、セルアレイ領域ａ上の上部酸化膜４の膜厚は約１２ｎｍに増加し、前記第３のゲート絶縁膜である酸窒化層１３は約２０ｎｍに増加する。また、約１５ｎｍ膜厚で形成したシリコン窒化膜３は、計３回のＩＳＳＧ酸化を経て、約６ｎｍの膜厚となる。
【００５１】
以上に説明した工程により、セルアレイ領域ａ上にはシリコン酸化膜換算で約２０ｎｍ膜厚のメモリセルのゲート絶縁膜（約５ｎｍのトンネル酸化膜２、約６ｎｍのシリコン窒化膜３、約１２ｎｍの上部酸化膜４）、周辺回路領域ｂ上には約２０ｎｍ膜厚の窒素を含む酸窒化層１３である第３のゲート絶縁膜、周辺回路領域ｃ上には約３ｎｍの窒素を含まない第４のゲート絶縁膜１０２が形成される。図１２のＳＩＭＳ結果に示すように、前記第３のゲート絶縁膜は半導体基板とゲート酸化膜の界面に窒素の偏析が確認できるが、前記第４のゲート絶縁膜は半導体基板とゲート酸化膜の界面に窒素の偏析は確認できない。
【００５２】
その後、図１１に示すように、ゲート電極９、ソース、ドレイン形成工程が行われるが、これらの工程の説明は一般的な半導体装置の製造方法であるので、説明を省略する。
以上のように、半導体基板１上にトンネル酸化膜２およびシリコン窒化膜３を順に堆積した後、高温アニールにより半導体基板１上に窒素１２を偏析させ、高電圧系トランジスタが形成される周辺回路領域ｂのゲート絶縁膜のみを窒素１２が拡散されるようにＩＳＳＧ法を用いて形成することにより、微細化に対応してＩＳＳＧ酸化法を用いてＯＮＯ絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができる。また、低圧系トランジスタは移動度の低下を抑制するために、ゲート絶縁膜中には酸窒化層を形成しないようにすることができる。
【産業上の利用可能性】
【００５３】
本発明は、微細化に対応してＩＳＳＧ酸化法を用いてＯＮＯ絶縁膜および周辺トランジスタのゲート絶縁膜を形成した場合でも、高電圧系トランジスタでのホットキャリア寿命の短縮を低減して信頼性を確保することができ、メモリセルアレイ領域と高電圧および低電圧トランジスタが形成される周辺回路領域からなる不揮発性半導体記憶装置の製造方法等に有用である。
【図面の簡単な説明】
【００５４】
【図１】本発明の不揮発性半導体記憶装置の構造を示す断面図
【図２】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図３】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図４】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図５】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図６】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図７】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図８】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図９】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図１０】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図１１】本発明の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図１２】本発明の不揮発性半導体記憶装置のゲート電極における窒素分布を示す図
【図１３】従来の第１の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図１４】従来の第１の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図１５】従来の第１の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図１６】従来の第１の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図１７】従来の第１の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図１８】従来の第１の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図１９】従来の第２の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図２０】従来の第２の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図２１】従来の第２の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図２２】従来の第２の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図２３】従来の第２の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図２４】従来の第２の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図２５】従来の第２の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図２６】従来の第２の不揮発性半導体記憶装置の製造方法を示す工程断面図
【図２７】従来の第２の不揮発性半導体記憶装置の製造方法を示す工程断面図
【符号の説明】
【００５５】
１    半導体基板
２    トンネル酸化膜
３    シリコン窒化膜
４    上部酸化膜
５    第１のレジストマスク
６    第１のゲート絶縁膜
７    第２のレジストマスク
８    第２のゲート絶縁膜
９    ゲート電極
１０    素子分離膜
１１    第３のレジストマスク
１２    窒素
１３    酸窒化層
１０１    第３のゲート絶縁膜
１０２    第４のゲート絶縁膜
ａ    セルアレイ領域
ｂ    周辺回路領域（高圧系トランジスタ領域）
ｃ    周辺回路領域（低圧系トランジスタ領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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