(57)【要約】【課題】柱状構造物を狭ピッチ化する際に端部処理の問題を解決可能な不揮発性記憶装置の製造方法を提供すること。【解決手段】被加工膜上において、メモリセルアレイ形成領域内には、格子状に配列された断面略円状の柱状のメタル層１５と、側壁膜１４のすき間の窪み部にメタル層１５ａを形成する。メモリセルアレイ形成領域１１外には、メタル層１５よりも長寸の長軸を有する断面長尺の柱状のメタル層１５ｂ，１５ｃと、断面略方形の柱状のメタル層１５ｄなどを形成する。レジスト端１７がメタル層１５ｂ，１５ｃの長軸を横断するようにしてリソグラフィを行い、メタル層１５ｇなどを取り除き、さらに側壁膜１４を取り除いた後、メタル層１５，１５ａなどをハードマスクとして被加工膜を加工する。【選択図】図１１
2010245441.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延在する複数の第１の配線と前記第１方向に交差する第２方向に延在する複数の第２の配線とのクロスポイントにメモリセルが配線間に挟持されて形成されたメモリセルアレイを有する不揮発性記憶装置の製造方法であって、
被加工膜上のメモリセルアレイ形成領域内で、前記第１方向および前記第２方向に実質的に等間隔で配列され格子状に配置された複数の断面略円状または略正多角形状の第１の柱状体を形成し、前記第１方向における前記第１の柱状体の配列のうちの少なくとも一部の配列については、前記第１の柱状体の断面よりも長寸の長軸を有する断面長尺状の第２の柱状体をその長軸を前記第１方向に一致させかつ当該配列端に連なるようにして前記メモリセルアレイ形成領域外に形成するとともに、前記第２方向における前記第１の柱状体の配列のうちの少なくとも一部の配列については、前記第１の柱状体の断面よりも長寸の長軸を有する断面長尺状の第３の柱状体をその長軸を前記第２方向に一致させかつ当該配列端に連なるようにして前記メモリセルアレイ形成領域外に形成する第１の工程と、
前記各柱状体で囲まれた領域に窪み部が形成されるように、前記各柱状体の側壁に側壁膜を形成する第２の工程と、
前記各柱状体を選択的に除去する第３の工程と、
前記各柱状体を除去して形成された穴部および前記窪み部に埋め込み材を埋め込んで埋め込み層を形成する第４の工程と、
前記第２および第３の柱状体を除去して形成された穴部内の埋め込み層を横断するようにレジスト端を配置して、リソグラフィにより前記メモリセルアレイ形成領域外における前記レジスト端から外側の埋め込み層を除去するとともに、前記側壁膜を除去する第５の工程と、
前記外側の埋め込み層と前記側壁膜を除去した後、前記埋め込み層をマスクとして、前記被加工膜をエッチングして前記メモリセルを形成する第６の工程と、
を含むことを特徴とする不揮発性記憶装置の製造方法。
【請求項２】
前記第１の工程では、前記第１方向と前記第２方向とが直交し、前記第１の柱状体を前記第１方向および前記第２方向により規定される仮想正方格子点上ならびに各格子の面心上にそれぞれ形成し、前記第１方向における前記第１の柱状体の配列のうちその配列端から当該配列端と対向する前記メモリセルアレイ形成領域の一端縁までの距離がより長い配列については前記第２の柱状体を形成するとともに、前記第２方向における前記第１の柱状体の配列のうちその配列端から当該配列端と対向するメモリセルアレイ形成領域の一端縁までの距離がより長い配列については前記第３の柱状体を形成することを特徴とする請求項１に記載の不揮発性記憶装置の製造方法。
【請求項３】
前記第１の工程では、前記メモリセルアレイ形成領域の角部に対向するように前記メモリセルアレイ形成領域外に断面略方形状の第４の柱状体を形成することを特徴とする請求項２に記載の不揮発性記憶装置の製造方法。
【請求項４】
前記各柱状体を選択的に除去した後前記埋め込み層を形成する前に、前記側壁膜をリフローさせもしくはウェット処理によりエッチングしまたは酸化し酸化した部分を除去することにより、前記窪み部のかどを取り丸くすることを特徴とする請求項１〜３のいずれか１項に記載の不揮発性記憶装置の製造方法。
【請求項５】
前記埋め込み材をポリシリコンとし、前記側壁膜を除去した後前記被加工膜をエッチングする前に、前記埋め込み層を酸化し酸化した部分を除去することにより前記埋め込み層のかどを取り丸くすることを特徴とする請求項１〜３のいずれか１項に記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置の製造方法に関する。
【背景技術】
【０００２】
近時、可変抵抗素子の抵抗値変化を利用することにより情報を記憶する抵抗変化型の半導体記憶装置（ＲｅＲＡＭ：Resistive Random Access Memory）が注目されている。ＲｅＲＡＭでは、ビット線とワード線との各クロスポイント（交点）に、可変抵抗素子とダイオードとが積層された柱状構造物（ピラー）を立設することによりメモリセルアレイを構成している。また、ＲｅＲＡＭの微細化を進めるためには、ピラーの狭ピッチ化が必要となる。
【０００３】
ところで、狭ピッチ化の技術としては、ラインアンドスペースパターンを形成するものとして、側壁転写加工技術が実用化されている。側壁転写加工技術では、狭ピッチ化領域の端部の処理としていわゆるループカットが必要となるが、このような端部の処理はピラーの狭ピッチ化に際して課題となり得る。また、ピラーを狭ピッチ化する技術で実用化されたものはなく、ピラーの反転パターンであるホールを狭ピッチで形成する方法としては特許文献１で提案されたものがあるが、ここでは端部処理に関しては考慮されていない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−４５３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、柱状構造物を狭ピッチ化する際に端部処理の問題を解決可能な不揮発性記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、第１方向に延在する複数の第１の配線と前記第１方向に交差する第２方向に延在する複数の第２の配線とのクロスポイントにメモリセルが配線間に挟持されて形成されたメモリセルアレイを有する不揮発性記憶装置の製造方法であって、被加工膜上のメモリセルアレイ形成領域内で、前記第１方向および前記第２方向に実質的に等間隔で配列され格子状に配置された複数の断面略円状または略正多角形状の第１の柱状体を形成し、前記第１方向における前記第１の柱状体の配列のうちの少なくとも一部の配列については、前記第１の柱状体の断面よりも長寸の長軸を有する断面長尺状の第２の柱状体をその長軸を前記第１方向に一致させかつ当該配列端に連なるようにして前記メモリセルアレイ形成領域外に形成するとともに、前記第２方向における前記第１の柱状体の配列のうちの少なくとも一部の配列については、前記第１の柱状体の断面よりも長寸の長軸を有する断面長尺状の第３の柱状体をその長軸を前記第２方向に一致させかつ当該配列端に連なるようにして前記メモリセルアレイ形成領域外に形成する第１の工程と、前記各柱状体で囲まれた領域に窪み部が形成されるように、前記各柱状体の側壁に側壁膜を形成する第２の工程と、前記各柱状体を選択的に除去する第３の工程と、前記各柱状体を除去して形成された穴部および前記窪み部に埋め込み材を埋め込んで埋め込み層を形成する第４の工程と、前記第２および第３の柱状体を除去して形成された穴部内の埋め込み層を横断するようにレジスト端を配置して、リソグラフィにより前記メモリセルアレイ形成領域外における前記レジスト端から外側の埋め込み層を除去するとともに、前記側壁膜を除去する第５の工程と、前記外側の埋め込み層と前記側壁膜を除去した後、前記埋め込み層をマスクとして、前記被加工膜をエッチングして前記メモリセルを形成する第６の工程と、を含むことを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【０００７】
本発明によれば、メモリセルを構成する柱状構造物を狭ピッチ化する際に端部処理の問題を解決できるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施の形態におけるＲｅＲＡＭのメモリセルアレイの構成を示す図である。
【図２】図２は、メモリセルアレイの三次元積層構造を示す図である。
【図３】図３は、第１の実施の形態にかかる不揮発性記憶装置の製造工程を示す上面図である。
【図４】図４は、図３におけるＡ−Ａ線による断面図である。
【図５】図５は、図３に続く上面図である。
【図６】図６は、図５のＡ−Ａ線による断面図である。
【図７】図７は、図５に続く上面図である。
【図８】図８は、図７のＡ−Ａ線による断面図である。
【図９】図９は、図７に続く上面図である。
【図１０】図１０は、図９のＡ−Ａ線による断面図である。
【図１１】図１１は、図９においてレジスト端の配置を示した図である。
【図１２】図１２は、図１０に続く断面図である。
【図１３】図１３は、図１２に続く断面図である。
【図１４】図１４は、第２の実施の形態において、図５に続く上面図である。
【図１５】図１５は、図１４に続く上面図である。
【図１６】図１６は、第４の実施の形態における上面図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性記憶装置の製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【００１０】
（第１の実施の形態）
以下では、本実施の形態における不揮発性記憶装置として、クロスポイント型のＲｅＲＡＭを一例として説明する。なお、本実施の形態はＮＡＮＤメモリなどにも同様に適用することができる。
【００１１】
図１は、本実施の形態におけるＲｅＲＡＭのメモリセルアレイの構成を示す図である。図１に示すように、本実施の形態においては、行方向および列方向にそれぞれ複数延設されたワード線ＷＬ（第１の配線）およびビット線ＢＬ（第２の配線）の各交差点（クロスポイント）に、整流素子Ｄと可変抵抗素子ＶＲとが積層されたメモリセルＭが配置されている。また、可変抵抗素子ＶＲは、一端がビット線ＢＬに接続され、他端が整流素子Ｄを介してワード線ＷＬに接続されている。可変抵抗素子ＶＲは、抵抗変化材料として例えば金属酸化物膜を含み、整流素子Ｄは例えばポリシリコンを材料とするダイオードである。
【００１２】
図２は、メモリセルアレイの三次元積層構造を示す図である。図２に示すように、上下に間隔をおいて直交配置されたビット線ＢＬとワード線ＷＬとが、ダイオードＤと可変抵抗素子ＶＲとが積層された柱状構造物（ピラー）によって接続されている。
【００１３】
次に、ＲｅＲＡＭの製造工程について図３〜図１３を参照して説明する。図３は、本実施の形態にかかる不揮発性記憶装置の製造工程を示す上面図であり、図４は、図３におけるＡ−Ａ線による断面図である。図５は、図３に続く上面図であり、図６は、図５のＡ−Ａ線による断面図である。図７は、図５に続く上面図であり、図８は、図７のＡ−Ａ線による断面図である。図９は、図７に続く上面図であり、図１０は、図９のＡ−Ａ線による断面図である。また、図１１は、図９においてレジスト端の配置を示した図である。また、図１２は、図１０に続く断面図、図１３は、図１２に続く断面図である。
【００１４】
まず、半導体基板（図示せず）上に公知の方法でトランジスタ群（図示せず）を形成し、その上層にこれらの配線（図示せず）を形成する。
【００１５】
次に、図４において、上記配線上に層間絶縁膜１を堆積し、公知のダマシン・プロセスで層間絶縁膜１上にワード線２を形成する。つづいて、ワード線２の形成された層間絶縁膜１上に、ダイオードとなるポリシリコン膜３を堆積する。さらに、このポリシリコン膜３上に可変抵抗素子の材料となる金属酸化膜４を堆積する。ポリシリコン膜３および金属酸化膜４は被加工膜を形成する。さらに、この金属酸化膜４上に、マスク材となるＡＰＦ（アモルファスカーボン）５とシリコン窒化膜６をこの順に堆積する。つづいて、このシリコン窒化膜６上に、レジスト７〜１０を形成する（図３、図４）。なお、レジスト７〜１０は形状の違いによって異なる符号を付与したものである。また、これらは相互に離隔している。
【００１６】
図３に示すように、シリコン窒化膜６上のメモリセルアレイ形成領域１１には、複数個の略円形状のレジスト７（一部７ａ〜７ｄと記載）が二次元的に配置されている。詳細には、レジスト７は、Ｘ方向（第１の方向）に実質的に等間隔Ｄで配列されかつＸ方向と直交するＹ方向（第２の方向）に実質的に等間隔Ｄで配列された仮想正方格子の格子点上および各格子の面心上に配置されている。例えば、レジスト７ａ，７ｂ，７ｃ，７ｄは正方格子の各格子点上にそれぞれ配置され、これらの面心にはＡ−Ａ線上の一方のレジスト７が配置されている。この面心上の点と前記各格子点との距離ｄ＝Ｄ／√２は、例えばリソグラフィの限界により決まる最小間隔である。なお、図３では、メモリセルアレイ形成領域１１の一部のみを示しており、実際には図示しない他の領域に同様にレジスト７〜１０が形成されているものとする。また、ワード線ＷＬ、ビット線ＢＬとの対応では、例えば、Ｘ方向は行方向に、Ｙ方向は列方向に相当する。
【００１７】
また、Ｘ方向に配列されたレジスト７の配列端に連なるようにして、メモリセルアレイ形成領域１１の外部には長尺状のレジスト８が形成され、図示例では、レジスト８は例えば長円状である。詳細には、配列端から間隔Ｄの位置にレジスト７を配置する代わりに、同じ位置にその一端部を配置させかつその長軸をＸ方向に一致させてレジスト８を形成する。また、レジスト８の長軸の長さは、レジスト７の直径よりも長く、好ましくはその直径の２倍よりも長いものとする。なお、図３では、メモリセルアレイ形成領域１１の端縁１２ａ，１２ｂが示されており、端縁１２ａはＹ方向に平行であり、端縁１２ｂはＸ方向に平行である。
【００１８】
一方、例えばレジスト７ａ，７ｂを含むＸ方向の配列については、配列端に連なる位置にレジスト８に相当するものが形成されていない。Ｘ方向の配列の延長線上にレジスト８を形成するか否かは次のようにして決める。まず、メモリセルアレイ形成領域１１の端縁１２ａとの関係で上記両配列（すなわち、レジスト７ａ，７ｂを含む一方の配列と、配列の延長線上にレジスト８が形成された他方の配列。）を比較するとわかるように、一方の配列の配列端（レジスト７の中心）から端縁１２ａまでの距離は、他方の配列の配列端（レジスト７ｂの中心）から端縁１２ａまでの距離よりも長い。そこで、配列端と端縁１２ａとの間の距離がより長い（短くない）配列については、レジスト８を形成するものとする。
【００１９】
Ｙ方向の配列についてもＸ方向の配列と同様であり、配列端に連なるようにして、メモリセルアレイ形成領域１１外には例えば長円状である長尺状のレジスト９が形成されている。また、配列端とこれに対向する端縁１２ｂとの間の距離に基づき、上記と同様にしてレジスト９の形成の有無を決めている。
【００２０】
また、メモリセルアレイ形成領域１１外であって、メモリセルアレイ形成領域１１領域の角部と対向する位置には、例えば略方形状のレジスト１０が形成されている。レジスト１０のＸ方向の長さはレジスト８のＸ方向の長さと略同じであり、レジスト１０のＹ方向の長さはレジスト９のＹ方向の長さと略同じである。
【００２１】
次に、このレジスト７〜１０をマスクとしてシリコン窒化膜６およびＡＰＦ５をＲＩＥ（Reactive Ion Etching）法により除去する。つづいて、レジスト７〜１０を除去した後、たとえば燐酸でボイルすることにより、ＡＰＦ５上のシリコン窒化膜６を取り除く。これにより、図５、図６に示すように、図３のレジスト７〜１０のパターンに対応した柱状のＡＰＦ５が形成される。すなわち、メモリセルアレイ形成領域１１内に形成されたＡＰＦ５は、断面（または平面視で）略円状の柱状体（第１の柱状体）であり、メモリセルアレイ形成領域１１外に形成されたＡＰＦ５は、長軸がＸ方向に延伸する断面長尺状の柱状体（第２の柱状体）、長軸がＹ方向に延伸する断面長尺状の柱状体（第３の柱状体）、および断面略方形状の柱状体（第４の柱状体）である。なお、図３のレジスト７の形状を例えば略正多角形状とし、メモリセルアレイ形成領域１１内に形成されるＡＰＦ５の断面を略正多角形状とすることもできる。
【００２２】
次に、ＡＰＦ５のパターンが形成された金属酸化膜４上に、側壁用にあらためてシリコン窒化膜を堆積し、エッチバックすることで芯材であるＡＰＦ５の側壁にのみシリコン窒化膜からなる側壁膜１４を残す（図７、図８）。図７、図８に示すように、側壁膜１４のすき間に窪み部１３が形成されていることがわかる。例えば第１の柱状体（ＡＰＦ５）に囲まれた領域には、側壁膜１４のすき間に平面視で略方形状の窪み部１３が形成されている。また、符号は付していないが、例えば第２の柱状体（ＡＰＦ５）間にはＸ方向に延伸する溝状の窪み部が形成されている。換言すれば、芯材としてのＡＰＦ５によって囲まれた領域に窪み部１３が形成されるように側壁膜１４を形成する。
【００２３】
次に、アッシングによりＡＰＦ５を選択的に除去する。つづいて、ＡＰＦ５の抜けた跡（すなわち、柱状の穴部（図示せず））および窪み部１３などに、ＴｉＮ（窒化チタン）などのバリアメタル膜を形成した後、Ｗ（タングステン）などのメタル材を埋め込んで埋め込み層としてのメタル層１５を形成する。さらに、ＣＭＰ（Chemical Mechanical Polishing）をすることによりメタル層１５の上面を平坦化する（図１０）。
【００２４】
ここで、図９に示すように、メモリセルアレイ形成領域１１内には、断面略円状の柱状のメタル層１５と、窪み部１３に埋め込まれたメタル層１５ａとが形成されている。一方、メモリセルアレイ形成領域１１外には、Ｘ方向の長軸を有する断面長尺の柱状のメタル層１５ｂと、Ｙ方向の長軸を有する断面長尺の柱状のメタル層１５ｃと、断面略方形の柱状のメタル層１５ｄと、メタル層１５ｂ間またはメタル層１５ｂ，１５ｄ間にて埋め込まれたメタル層１５ｅと、メタル層１５ｃ間またはメタル層１５ｃ，１５ｄ間にて埋め込まれたメタル層１５ｆと、メタル層１５，１５ａ〜１５ｆを取り囲むように埋め込まれたメタル層１５ｇとが形成されている。
【００２５】
このように、メタル層１５，１５ａからなる配列（アレイ）に連なるように、メタル層１５ｂ〜１５ｆが形成され、さらにこれらを取り囲むようにメタル層１５ｇが形成されることがわかる。また、メタル層１５ｇは、各メタル層１５ｅ、１５ｆとつながってアレイを取り囲むため、ショートの原因となる。そこで、ショートを防ぐためにメタル層１５ｇを除去する必要がある。
【００２６】
そこで、アレイ外に形成されたメタル層１５ｇを取り除くため、リソグラフィを行う。そのため、メモリセルアレイ形成領域１１（図３）を含みかつ図１１のようにレジスト端１７がメタル層１５ｂ，１５ｃの長軸を横断するようなレジストによりアレイ内を覆い、他の領域を開口する。このようにすれば、リソグラフィの位置ずれに対して余裕ができる。すなわち、レジスト端１７は多少の位置ずれに対して同様にメタル層１５ｂ，１５ｃ上を横断する。
【００２７】
次に、このレジストをマスクとしてメタル材をエッチングする。これにより、アレイを取り囲むように形成されたメタル層１５ｇを取り除くことができるので、ショートは起こらない。
【００２８】
つづいて、ＲＩＥ法または燐酸によるボイルにより、シリコン窒化膜からなる側壁膜１４を取り除く（図１２）。さらにメタル層１５をハードマスクとして下地の金属酸化膜４およびポリシリコン膜３をエッチングする（図１３）。
【００２９】
以上の方法により、高密度に配列されたダイオード付のＲｅＲＡＭ素子であるピラー（柱状構造物）３０，３０ａ，３０ｂを形成することができる（図１３）。図１３において、ピラー３０はメタル層１５をマスクとして形成され、ピラー３０ａはメタル層１５ａをマスクとして形成され、ピラー３０ｂはレジスト端１７から外側が取り除かれたメタル層１５ｂをマスクとして形成されたものである。ピラー３０ｂのＸ方向の長さは、メタル層１５ｂの長寸およびレジスト端１７の配置に対応して、ピラー３０，３０ａのＸ方向の長さよりも長くなっている。
【００３０】
これらのうち、ピラー３０，３０ａがメモリセルアレイ領域内のメモリセルとなり、ピラー３０，３０ａ間の間隔（ピッチ）は、メタル層１５，１５ａ間の間隔（ピッチ）であるｄ／√２となっている（図１１）。すなわち、リソグラフィの限界を超えて高密度に配列されたアレイを形成できることがわかる。
【００３１】
さらに、ピラー３０，３０ａ，３０ｂ間にＨＤＰ（High Density Plasma）、ＣＶＤ（Chemical Vapor Deposition）法などにより酸化膜を埋め込み、ワード線２と直交するようにビット線を形成し、また配線間をつなぐビアを形成することによりＲｅＲＡＭデバイスを作成する（図１、図２）。
【００３２】
ここで比較のため、図３のレジスト８，９をレジスト７と同じ大きさおよび形状とした場合を想定する。このとき、図９，１０において、メタル層１５ｂ，１５ｃはメタル層１５に、メタル層１５ｅ，１５ｆはメタル層１５ａにそれぞれ置き換えられる。また、アレイ外の最外周には図９と同様にメタル層１５ｇが形成される。そのため、このメタル層１５ｇを除去してショートを防ぐ必要がある。そこでリソグラフィにおいては、レジスト端をアレイ端部におけるメタル層１５間に配置し、メタル層１５ｇの除去を行う。しかしながら、メタル層１５間の間隔が狭いため、位置ずれにより、レジスト端がメタル層１５間に配置されず、メモリセルアレイ形成領域１１外のメタル層１５上にのってしまう場合がある。このような場合、リソグラフィによってメタル層１５が部分的に切られて残ることとなる。そして、このように部分的に切り取られたメタル層１５をマスクとしてピラーを形成すると、そのピラーは剥がれやすくなり、ゴミになるおそれがある。
【００３３】
本実施の形態においては、メモリセルアレイの端部に、レジスト７の直径よりも長寸の長軸を有する断面長尺状の柱状体（第２の柱状体、第３の柱状体）を形成し、これらをもとにメタル層１５ｂ、１５ｃ等を形成し、さらに、レジスト端１７がメタル層１５ｂ，１５ｃを横断するようにしたので、ピラー３０ｂの配列方向の長さが確保され、したがって、ピラー３０ｂの倒壊のおそれが減少し、ごみの発生が抑制される。また、メタル層１５ｇを除去したので、ショートの発生を防止できる。
【００３４】
なお、メタル層１５ｂ，１５ｃの断面の長軸の長さは、レジスト７の直径の２倍よりも長いことが好ましい。このようにしてメタル層１５ｂ，１５ｃ等を形成し、レジスト端をこれらの長軸の中央付近を横断するように配置すれば、ピラー３０ｂのＸ方向の長さが少なくともピラー３０の直径と同程度となり、ピラー３０ｂが倒壊しやすいということはなくなる。
【００３５】
また、本実施の形態によれば、リソグラフィの限界を超えて高密度に（間隔ｄ／√２）ピラー３０，３０ａが配列されたメモリセルアレイを形成できる。
【００３６】
なお、レジスト７の配置は図３の配置に限定されず、第１方向およびこれに交差する第２方向に実質的に等間隔で配列された格子状の配置であればよく、たとえば図３における面心上の位置でのレジスト７の形成を省略することもできる。そして、Ｘ方向における第１の柱状体の配列のうち少なくとも一部の配列については断面長尺状の第２の柱状体を形成し、また、Ｙ方向における第１の柱状体の配列のうち少なくとも一部の配列については断面長尺状の第３の柱状体を形成すればよい。
【００３７】
また、メモリセルアレイ形成領域１１の角部に対向するようにメモリセルアレイ形成領域１１外に断面略方形状の第４の柱状体を形成することにより、パターン配列の不規則性に起因して角部直近の第２または第３の柱状体がリソグラフィおよびエッチング加工のときにＹ方向またはＸ方向に広がることや、溝状の窪み部に埋め込んで形成すべきメタル層１５ｅ，１５ｆが角部近傍ではＸ方向およびＹ方向に広がって形成されてしまうことを防止できる。
【００３８】
（第２の実施の形態）
本実施の形態では、窪み部１３の形状を丸くすることを行う。具体的には、側壁材をリフローさせることにより、窪み部１３のかどを取り丸くする。図１４は、本実施の形態において図５に続く上面図であり、図１５は、図１４に続く上面図である。
【００３９】
以下では、第１の実施の形態と同様に、ダイオードを用いたクロスポイント型のＲｅＲＡＭの製造過程を例にとって詳細に説明する。まず、半導体基板上に公知の方法でトランジスタ群を形成し、その上層にこれらの配線を形成する。
【００４０】
次に、図４において、上記配線上に層間絶縁膜１を堆積し、公知のダマシン・プロセスで層間絶縁膜１上にワード線２を形成する。つづいて、ワード線２の形成された層間絶縁膜１上に、ダイオードとなるポリシリコン膜３を堆積する。さらに、このポリシリコン膜３上に可変抵抗素子の材料となる金属酸化膜４を堆積する。さらに、この金属酸化膜４上に、マスク材となるＡＰＦ５とシリコン窒化膜６をこの順に堆積する。次に、リソグラフィを行う。シリコン窒化膜６上に、レジスト７〜１０を形成し（図３、図４）、このレジスト７〜１０をマスクとしてシリコン窒化膜６およびＡＰＦ５をＲＩＥ法により除去する。つづいて、レジスト７〜１０を除去した後、たとえば燐酸でボイルすることにより、ＡＰＦ５上のシリコン窒化膜６を取り除く（図５、図６。以下、この段階を「シリコン窒化膜除去」という。）。ここまでは、第１の実施の形態と同じである。
【００４１】
つづいて、本実施の形態では、側壁用にシリコン窒化膜ではなくボロンもしくはリンまたはその両方がドープされたシリコン酸化膜を堆積する。次に、公知の方法、すなわちエッチバックにより芯材としてのＡＰＦ５の側壁にのみシリコン酸化膜からなる側壁膜２０を残す（図１４）。図１４では、図７と同様に、窪み部１３の四隅に鋭いかどが形成されている。
【００４２】
次に、アッシングによりＡＰＦ５を除去する。つづいて、本実施の形態では、高温（例えば８００℃程度であり、７００〜１０００℃程度の範囲）下で、ドープされたシリコン酸化膜からなる側壁膜２０をリフローさせる。この結果として、窪み部１３のかどが取れ丸くなる（図１５）。図１５において、穴部３５，３６，３７，３８は、それぞれ第１の実施の形態で説明した第１〜第４の柱状体を除去して形成されたものである。つづいて、ＡＰＦ５の抜けた跡（穴部３５，３６，３７，３８）および窪み部１３に、ＴｉＮ（窒化チタン）などのバリアメタル膜を形成した後、Ｗ（タングステン）などのメタル材を埋め込んで埋め込み層としてのメタル層１５を形成する。さらに、ＣＭＰ（Chemical Mechanical Polishing）をすることによりメタル層１５の上面を平坦化する（図１０）。以下、第１の実施の形態と同様にしてＲｅＲＡＭデバイスを作成する。
【００４３】
本実施の形態によれば、側壁膜２０をリフローさせることにより、窪み部１３のかどが取れて丸くなるので、この窪み部１３を利用して形成したピラーの電気特性に不均一性が生ずることがなくなる。
【００４４】
（第３の実施の形態）
本実施の形態では、窪み部１３の形状を丸くする別の方法について説明する。具体的には、側壁材をウェット処理により溶かすことで、窪み部１３のかどを取り丸くする。以下では、第１の実施の形態と同様に、ダイオードを用いたクロスポイント型のＲｅＲＡＭの製造過程を例にとって詳細に説明する。また、図１４、図１５を用いて説明する。なお、第２の実施の形態で示した「シリコン窒化膜除去」までの工程は同様であるので、これに続く工程から説明する。
【００４５】
つづいて、側壁膜２０としてシリコン酸化膜を堆積する（図１４）。第２の実施の形態と異なり、本実施の形態では、必ずしもボロンおよび／またはリンがシリコン酸化膜にドープされている必要はない。次に、エッチバックを行うこと、およびアッシングにより芯材であるＡＰＦ５を除去することは、第２の実施の形態と同じである。
【００４６】
次に、本実施の形態では、ウェット処理により、シリコン酸化膜である側壁膜２０のかどを丸める。具体的には例えば希フッ酸を用いる。その結果、第２の実施の形態と同様に、窪み部１３のかどが取れ、上面視で図１５のようになる。以下、第２の実施の形態と同様にしてＲｅＲＡＭデバイスを作成する。
【００４７】
本実施の形態によれば、側壁膜２０をウェット処理することにより、窪み部１３のかどが取れて丸くなるので、この窪み部１３を利用して形成したピラーの電気特性に不均一性が生ずることがなくなる。
【００４８】
（第４の実施の形態）
本実施の形態では、窪み部１３にポリシリコンを埋め込んだ後、このポリシリコンを酸化してかどを取り丸くする。以下では、第１の実施の形態と同様に、ダイオードを用いたクロスポイント型のＲｅＲＡＭの製造過程を例にとって詳細に説明する。なお、第２の実施の形態で示した「シリコン窒化膜除去」までの工程は同様であるので、これに続く工程から説明する。
【００４９】
つづいて、本実施の形態では、第１の実施の形態と同じく、側壁用にシリコン窒化膜を堆積する。さらにエッチバックすることで、芯材としてのＡＰＦ５の側壁にのみシリコン窒化膜からなる側壁膜１４を残す（図７）。
【００５０】
次に、アッシングによりＡＰＦ５を除去する。つづいて、本実施の形態では、ポリシリコンを芯材（ＡＰＦ５）の抜けた跡（穴部）および窪み部１３に埋め込む。すなわち、本実施の形態では、ポリシリコンを埋め込み材として埋め込み層が形成される。その後、第１の実施の形態と同様にＣＭＰをすることにより、芯材の抜けた跡（穴部）および窪み部１３にのみポリシリコンを残すようにする。
【００５１】
つづいて、本実施の形態では、ＲＩＥまたは燐酸によるボイルなどの方法を用いて、シリコン窒化膜からなる側壁膜１４を取り除く。さらにつづいて、本実施の形態では、ポリシリコンの酸化を行う。酸化は熱酸化またはプラズマ酸化で、例えば、熱酸化の場合、炉で７００℃から１１００℃程度、ＩＳＳＧ（In Situ Steam Generation）で９００℃から１１００℃程度、プラズマ酸化の場合はＳＰＡ（Slot Plane Antenna）という装置で２００℃から６００℃程度の温度で酸素または水蒸気雰囲気中で行う。ここで、ＩＳＳＧはウェット酸化を行うための装置である。
【００５２】
さらに、ポリシリコンの酸化した部分を例えば希フッ酸により溶かし取る。このようにすれば、ポリシリコンのかどが取れて丸くなる。その後、レジスト端１７を第１の実施の形態と同様に配置し、リソグラフィにより開口部分にあるポリシリコンを除去する。図１６は、このときの上面図であり、かどが取れ丸くなったポリシリコン層２１が金属酸化膜４上に形成されていることがわかる。
【００５３】
つづいて、このポリシリコン層２１をマスクとして金属酸化膜４およびポリシリコン膜３をエッチングし、以下、第１の実施の形態と同様にしてＲｅＲＡＭデバイスを作成する。
【００５４】
本実施の形態においては、窪み部１３に埋め込んだポリシリコンを酸化し、酸化された部分を取り除くことにより、ポリシリコンのかどを取り丸くする。これにより、このポリシリコンをマスクとして形成されたピラーの電気特性に不均一性が生ずることがなくなる。
【００５５】
（第５の実施の形態）
本実施の形態では、窪み部１３の形状を丸くするさらに別の方法について説明する。具体的には、側壁膜自体を酸化してかどを取り丸くする。以下では、第１の実施の形態と同様に、ダイオードを用いたクロスポイント型のＲｅＲＡＭの製造過程を例にとって詳細に説明する。なお、第２の実施の形態で示した「シリコン窒化膜除去」までの工程は同様であるので、これに続く工程から説明する。
【００５６】
つづいて、本実施の形態では、芯材であるＡＰＦ５に対する側壁材としてポリシリコンを堆積する。そしてエッチバックすることで、ＡＰＦ５の側壁にのみポリシリコン膜からなる側壁膜を残す。
【００５７】
次に、アッシングによりＡＰＦ５を除去する。つづいて、本実施の形態では、側壁膜、すなわちポリシリコン膜の酸化を行う。酸化は熱酸化またはプラズマ酸化で、例えば、熱酸化の場合、炉で７００℃から１１００℃程度、ＩＳＳＧ（In Situ Steam Generation）で９００℃から１１００℃程度、プラズマ酸化の場合はＳＰＡ（Slot Plane Antenna）という装置で２００℃から６００℃程度の温度で酸素または水蒸気雰囲気中で行う。
【００５８】
さらに、側壁膜の酸化した部分を例えば希フッ酸により溶かしとる。このようにすれば、窪み部１３もかどが取れて丸くなる。この丸くなった窪み部１３および芯材の抜けた穴部にメタル層を埋め込み、第１の実施の形態と同様にして、ＲｅＲＡＭデバイスを作成する。このとき、ポリシリコンからなる側壁膜の除去には、ＲＩＥ法またはコリンなどのアルカリ液によるウエット処理を適用すればよい。
【００５９】
本実施の形態によれば、側壁膜を酸化し、酸化された部分を取り除くことにより、窪み部１３のかどが取れて丸くなるので、この窪み部１３を利用して形成したピラーの電気特性に不均一性が生ずることがない。
【符号の説明】
【００６０】
１  層間絶縁膜、  ２  ワード線、  ３  ポリシリコン膜、４  金属酸化膜
５  ＡＰＦ、６  シリコン窒化膜、７〜１０  レジスト
１１  メモリセルアレイ形成領域、１２ａ，ｂ  端縁、１３  窪み部
１４，２０  側壁膜、１５  メタル層、１７  レジスト端
２１  ポリシリコン層、３０  ピラー、３５〜３８  穴部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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