(57)【要約】【課題】パワーデバイス駆動回路において、高電位側基準電位（仮想接地電位ＶＳ）に発生する負電圧のアンダーシュートによる高電位側電源電圧の低下を確実に抑制する。【解決手段】共通接地ノード（ＣＯＭ）と仮想接地ノード（ＶＳ）の間に高耐圧ダイオードＤ３を高電圧制御回路（ＨＶＩＣ）内部に共通の基板領域を利用して設ける。【選択図】図１
2010263116.tif 000002
【特許請求の範囲】
【請求項１】
高電位側および低電位側パワーデバイスを駆動する半導体装置であって、
前記低電位側パワーデバイスを駆動する低電位側回路が配置される低電位領域と、
前記低電位領域と同一半導体基板領域上に形成され、高電圧が印加されて前記高電位側パワーデバイスを駆動する高電位側回路が配置される高電位領域、
前記高電位領域に配置され、前記高電位側および低電位側パワーデバイスの接続ノードに結合され、前記高電位回路に対する仮想接地電位を供給する仮想接地電極パッド、
前記低電位側回路および高電位側回路に対し共通に接地電位を供給する共通接地電極パッド、および
前記半導体基板領域上に形成され、カソードが前記仮想接地電極パッドに電気的に接続され、アノードが前記共通接地電極パッドに電気的に接続される高耐圧ダイオードを備える、半導体装置。
【請求項２】
前記半導体基板領域は、第１の導電型を有し、
前記高耐圧ダイオードは、前記高電位領域および前記低電位領域の間に配置され、
前記高耐圧ダイオードは、
前記半導体基板領域上に形成され、前記高耐圧ダイオードのカソードとなる第２導電型の第１の半導体領域と、
前記第１の半導体領域を囲むように形成されるとともに前記半導体基板領域に到達するように形成されて前記高耐圧ダイオードのアノードとなる第１導電型の第２の半導体領域とを備え、前記第２の半導体領域は、前記第１の半導体領域を前記低電位領域および前記高電位領域の前記半導体基板領域上に形成される第２導電型の半導体領域と電気的に分離する、請求項１記載の半導体装置。
【請求項３】
前記半導体基板領域は、第１の導電型を有し、
前記高耐圧ダイオードは、
前記半導体基板領域上に前記高電位領域を囲むように形成されて前記高耐圧ダイオードのカソードとなる第２導電型の第１の半導体領域と、
前記第１の半導体領域を囲むように形成されるとともに前記半導体基板領域に到達するように形成されて前記高耐圧ダイオードのアノードとなる第１導電型の第２の半導体領域とを備え、
前記高電位領域は、前記第１の半導体領域と離れて前記半導体基板領域上に形成されて前記高電位側回路のハイ側電源電圧が印加される第１導電型の第３の半導体領域を含む、請求項１記載の半導体装置。
【請求項４】
前記高耐圧ダイオードは、
前記仮想接地電極パッドを構成する電極に接して前記半導体基板領域上に形成され、前記仮想接地電極と電気的に接続され前記高耐圧ダイオードのカソードとなる第１導電型の第１の半導体領域を備え、前記半導体基板領域が第２導電型を有し前記高耐圧ダイオードのアノードとなる、請求項１記載の半導体装置。
【請求項５】
前記カソード電極は、前記仮想接地電極下部に前記第１の半導体領域表面に接触する形成される電極部分と前記第１の半導体領域上に絶縁膜を介して形成されるプレート部分とを有する導電膜を備える、請求項４記載の半導体装置。
【請求項６】
前記アノードは、前記半導体基板領域裏面に形成される金属膜をさらに備える、請求項２または３に記載の半導体装置。
【請求項７】
前記アノードは、さらに、前記金属膜に電気的に接続され、前記半導体装置を載置するとともに前記共通接地電圧を伝達するリードフレームをさらに備える、請求項６記載の半導体装置。
【請求項８】
前記半導体基板領域は、前記カソードとなる半導体領域との間のＰＮ接合に逆バイアス電圧が印加されたときに形成される空乏層の幅の最大値とほぼ等しい膜厚を有する、請求項１から５のいずれかに記載の半導体装置。
【請求項９】
前記高耐圧ダイオードは、前記半導体基板領域と前記金属膜との間に形成され、前記半導体基板領域よりも高濃度の第１導電型の第４の半導体領域をさらに備える、請求項６または７に記載の半導体装置。
【請求項１０】
前記半導体基板領域の膜厚は、前記第４の半導体領域が設けられない場合に前記高耐圧ダイオードのカソードとなる半導体領域との間のＰＮ接合に逆バイアス電圧が印加されるときに形成される空乏層の最大幅の１／２倍から２／３倍の間の膜厚に設定される、請求項９記載の半導体装置。
【請求項１１】
前記高耐圧ダイオードは、
前記仮想接地電極パッドを構成する電極配線に接するように前記半導体基板領域上に形成され、前記仮想接地電極パッドの電極配線と電気的に接続され、前記高耐圧ダイオードのカソードとなる第１導電型の第１の半導体領域を備え、前記第１の半導体領域は前記仮想接地電極パッドの電極下部の少なくとも１つの領域において互いにスリット領域により分離され、
前記スリット領域において前記半導体基板領域が前記仮想接地電極配線と電気的に接続され、
前記半導体基板領域が前記高耐圧ダイオードのアノードとなる、請求項１記載の半導体装置。
【請求項１２】
前記半導体基板領域は第１の導電型を有し、
前記高耐圧ダイオードは、
前記半導体基板領域上に前記高電位領域を囲むように形成され、前記高耐圧ダイオードのカソードとなる第２導電型の第１の半導体領域と、
前記第１の半導体領域上に前記高電位領域を囲むように形成され、前記第１の半導体領域と電気的に接続されてカソード電極となる金属膜と、
前記金属膜下部に前記半導体基板領域に内部まで到達するように形成され、前記カソードとなる前記第１の半導体領域より高不純物濃度の第２の半導体領域と、
前記第１の半導体領域を囲むように形成されるとともに前記半導体基板領域に到達するように形成され、前記金属膜の配置領域と離れて配置され前記高耐圧ダイオードのアノードとなる第１導電型の第３の半導体領域とを備え、
前記第１および第２の半導体領域は、前記高電位側回路のハイ側電源電圧が印加される第２導電型の半導体領域と離れて配置される、請求項１記載の半導体装置。
【請求項１３】
前記高耐圧ダイオードは、前記仮想接地電極パッドを構成する電極配線に接して前記半導体基板領域上に形成され、前記仮想接地電極パッドの電極配線と電気的に接続されて前記高耐圧ダイオードのカソードとなる第１導電型の第１の半導体領域と、
前記第１の半導体領域下部に前記半導体基板領域内部にまで到達するように形成される第１導電型の前記第１の半導体領域よりも高濃度の第１の半導体領域を備え、
前記半導体基板領域が第２導電型を有し、かつ前記高耐圧ダイオードのアノードとなる、請求項１記載の半導体装置。
【請求項１４】
前記高耐圧ダイオードは、
前記仮想接地電極パッドを構成する電極配線に接して前記半導体基板領域上に形成され、前記仮想接地電極パッドの電極配線と電気的に接続されて前記高耐圧ダイオードのカソードとなる第１導電型の第１の半導体領域と、
前記第１の半導体領域に電気的に接続されるように形成されてカソード電極および前記仮想接地電極パッドとして機能する金属膜とを備え、
前記半導体基板領域が第２導電型を有して前記高耐圧ダイオードのアノードとなり、
前記第１の半導体領域は、前記高電位側回路のハイ側電源電圧が印加される第１導電型の高電位半導体領域と離れて配置され、
前記金属膜は前記高電位半導体領域上にまで絶縁膜を介して配置される部分を有する、請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、パワーデバイスをプッシュプル態様で駆動する半導体装置に関する。
【背景技術】
【０００２】
大電力を取扱うＩＧＢＴ(絶縁ゲートバイポーラトランジスタ)などのパワーデバイスは、電力モータ駆動用途などにおいて広く用いられている。パワーデバイス（パワートランジスタ）は、２つのパワーデバイスが交互に負荷を駆動するハーフブリッジ回路、および４つのパワートランジスタで負荷を交互に駆動するＨブリッジ回路などの形態で利用されることが多い。
【０００３】
このようなパワーデバイスは、より多くの電流を高速でスイッチングすることが要求される。高速で大電流をスイッチングする際のブリッジ回路の寄生容量により生じる問題およびその改善手法が、非特許文献１（International Rectified DESIGN TIPS, DT92-1J, “パワーＩＣによる大電力・高周波ドライブ時のノイズ問題の解決について”、L. Kiraly, http://www.irf-japan.com/technical-info/designtp/dt92-1j.pdf）および非特許文献２（International Rectified DESIGN TIPS, DT97-3J, “制御ＩＣによって駆動されるパワー段の過渡時の注意点”、C. Chey, et al., http://www.irf-japan.com/technical-info/designtp/dt97-3j.pdfに示されている。これらの非特許文献１および２においては、ハイサイドパワートランジスタおよびローサイドパワートランジスタの接続点に結合される基準電位（仮想接地電位ノード）と接地ノード（共通接地ノード）との間に、逆方向にダイオードが接続される。すなわち、ダイオードは、高圧制御ＩＣの外部において、カソードが仮想接地端子（ＶＳ端子）に接続され、アノードが共通接地端子（ＧＮＤ）に接続される。
【０００４】
これらの非特許文献１および２は、配線およびパッドに起因する寄生インダクタンス成分が存在し、この寄生インダクタンスが存在する場合の問題を解消する構成を開示する。すなわち、ブリッジ構成において、負荷が誘導性負荷の場合、ハイ側パワートランジスタのターンオフ時、ロー側パワートランジスタのフリーホイールダイオードを流れる電流により、スパイク状ノイズが発生する。このフリーホイールダイオードのターンオン遅延と順方向電圧降下により、配線の寄生インダクタンス成分により、仮想接地ノード（ＶＳ）の電位が接地電位（ＧＮＤ）よりも低くなる。ハイ側パワートランジスタを駆動する回路の電源電圧を供給するブートストラップ電源ノードは、この仮想接地ノードとデカップルキャパシタを介して結合される。また、ダイオードが電源ノードとブートストラップ電源ノードとの間に順方向に接続される。デカップルキャパシタにより、ブートストラップ電源（ＶＢ）をフローティング電源状態に維持して、ブートストラップ電源ノード（ＶＢ）と仮想接地ノード（ＶＳ）の間の電圧Ｖｂｓを一定に維持することを図る。
【０００５】
しかしながら、上述のように、仮想接地ノード（ＶＳ）に負のスパイク状ノイズが発生すると、デカップルキャパシタによりブートストラップ電源ノード（ＶＢ）の電位が低下し、電源のダイオードがオン状態となり、電源ノードから大電流が制御回路に流入し、制御回路（ＩＣ）が破壊される。この現象を防止するために、高速高耐圧のダイオードを仮想接地ノード（ＶＳ）と共通接地ノード（ＣＯＭ）との間に接続して、仮想接地ノードの最低電位を接地電圧レベルにクランプする。このクランプ動作により、ブートストラップ電源（ＶＢ）の電位を接地電圧以上の電圧レベルに維持して、ハイサイドパワートランジスタターンオフ時のスパイク状ノイズにより電源ダイオードが順方向にバイアスされるのを防止する。応じて、電源ノードから大電流が流れ、最終的に、制御回路（ＩＣ）が破壊するのを防止することを図る。
【０００６】
また、仮想接地電位のノイズ（ＶＳアンダーシュート）による駆動装置内におけるブートストラップ電源と共通接地の間の寄生ダイオードが破壊されるのを防止することを図る構成が、特許文献１（特開２００５−１６０１７７号公報）に示されている。この特許文献１においては、仮想接地ノード（ＶＳ）と共通接地ノード（ＣＯＭ）との間に負荷回路が接続される。この負荷回路に対し並列に、ダイオードおよびサーミスタの直列体が接続される。このダイオードとしては、順方向導通時間がフリーホイールダイオードよりも短くかつ順方向電圧が小さいダイオードが用いられ、そのカソードが仮想接地ノードに接続され、アノードがサーミスタに接続される。サーミスタとしては、正の温度特性を有するサーミスタが用いられる。負荷回路に対しては、さらに並列にコンデンサが接続される。
【０００７】
この特許文献１においては、負荷回路に対して並列に接続されるコンデンサは、スイッチング損失およびノイズ低減用のコンデンサとして用いられる。ローサイドパワートランジスタのターンオフ時に、フリーホイールダイオードの導通前に、ダイオードおよびサーミスタの直列体に電流を流す。これにより、その後、コンデンサに負荷電流が流れるのを防止し、仮想接地ノード(ＶＳ)にアンダーシュートが生じるのを防止する。
【０００８】
また、同様、仮想接地ノードにおける負のスパイク状のノイズ（ＶＳアンダーシュート）を抑制することを図る構成が、特許文献２（特開２００５−１６０２６８号公報）に示されている。この特許文献２においては、ハイサイドパワートランジスタのターンオフ時に仮想接地ノード回生電圧が発生するのを抑制するために、仮想接地ノードと共通接地ノードの間にダイオードを逆方向に接続するとともに、仮想接地ノードに対し抵抗およびコンデンサの並列体を配置する。
【０００９】
特許文献２は、ハイサイドパワートランジスタのターンオフ時に、ローサイドパワートランジスタに対して接続されるフリーホイールダイオードが導通する時、このダイオードを高速でオン状態として、仮想接地ノードに大きな負電位が発生するのを防止するとともに、抵抗によりコンデンサに充電された電荷を放電し、コンデンサのサージ吸収効果が低下するのを回避することを図る。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−１６０１７７号公報
【特許文献２】特開２００５−１６０２６８号公報
【非特許文献】
【００１１】
【非特許文献１】International Rectifier, DESIGN TIPS, DT92-1J, “パワーＩＣによる大電力・高周波ドライブ時のノイズ問題の解決について”、L. Kiraly, http://www.irf-japan.com/technical-info/designtp/dt92-1j.pdf
【非特許文献２】International Rectifier, DESIGN TIPS, DT97-3J, “制御ＩＣによって駆動されるパワー段の過渡時の注意点”、C. Chey et al., http://www.irf-japan.com/technical-info/designtp/dt97-3j.pdf
【発明の概要】
【発明が解決しようとする課題】
【００１２】
これらの先行技術文献（特許文献１および２ならびに非特許文献１および２）においては、すべて、仮想接地電位をクランプする高耐圧ダイオードは、駆動ＩＣ(制御回路)の外部に配置される。この配置の場合、ダイオードは、外部の配線を介して制御回路（ＩＣ）の端子（パッド）に結合される。ダイオードの外部接続のための配線およびパッドに寄生インダクタンス成分は、できるだけ小さくすることが要求される。これは、電流変化時のインダクタンス成分によるノイズが、このインダクタンス値に比例するためである。
【００１３】
しかしながら、制御回路の外部にクランプ用のダイオードを接続する場合、配線寄生インダクタンス成分を小さくすることに対しては、以下のように、レイアウト上大きな制約が生じる。すなわち、パワートランジスタを効率よく駆動するという制御ＩＣ(制御回路)の本来の目的ために、これらのパワートランジスタは、優先的に制御ＩＣの直近に配置される。したがって、この制御ＩＣの保護動作（ＶＳアンダーシュートの制限)を目的とする高耐圧のクランプ用のダイオードは、制御ＩＣから比較的遠い場所に配置されることになる。このため、クランプ用のダイオードの配線長が長くなり、寄生インダクタンス成分が本質的に大きくなり、仮想接地電位の負のアンダーシュート（ＶＳアンダーシュート)が大きくなる可能性が高くなる。
【００１４】
このクランプ用ダイオードに対する配線の寄生インダクタンス成分の影響を抑制するために、制御ＩＣの仮想接地電位ノードとパワートランジスタの接続ノードの間にインダクタンス成分を挿入することが考えられる。しかしながら、前述のように、高耐圧制御ＩＣとパワートランジスタとは、直近に配置されることが望ましい。加えて、パワートランジスタ駆動時、このような追加のインダクタンス成分は、高周波動作時に大きな抵抗成分として作用し、高速スイッチング動作を妨げる要因となる。したがって、このような追加のインダクタンス成分を仮想接地ノードとパワートランジスタの間の接続ノード（中点ノード）の間にインダクタンス成分を接続するのは好ましくない。
【００１５】
したがって、制御ＩＣ外部に、仮想接地電位ノードのアンダーシュート（ＶＳアンダーシュート）を低減するためにダイオードを接続することは、有効な手段であるものの、改善すべき問題点は多く存在する。
【００１６】
それゆえ、この発明の目的は、仮想接地電位ノードのアンダーシュートを、回路動作に悪影響を及ぼすことなく、また回路レイアウト面積を増大させることなく確実に抑制することのできる半導体装置を提供することである。
【課題を解決するための手段】
【００１７】
この発明に係る半導体装置は、低電位パワートランジスタを駆動する低電圧回路が配置される低電圧領域と、この低電圧領域と同一半導体基板に形成され、高電圧が供給されて高電位側パワートランジスタを駆動する高電圧回路が配置される高電圧領域と、高電圧領域に配置され、高電圧側および低電圧側のパワートランジスタの接続ノードに結合され、この高電圧領域の仮想接地電位を供給する仮想接地電極と、この低電圧回路および高電圧回路に対し共通に接地電圧を供給する共通接地電極と、この半導体基板に形成され、カソード電極が仮想接地電極に接続され、アノード電極が共通接地電極に接続されるダイオードを備える。
【発明の効果】
【００１８】
仮想接地電位のアンダーシュートを抑制するダイオードは、制御ＩＣを構成する半導体装置内部に設けている。したがって、外部に配線を配置する必要がなく、寄生インダクタンス成分の増大を抑制でき、確実に、回路誤動作を防止することができる。
【図面の簡単な説明】
【００１９】
【図１】この発明に従うパワーデバイス駆動用高耐圧制御回路のトランジスタ接続態様を示す図である。
【図２】図１に示す半導体装置の動作を示す信号波形図である。
【図３】この発明の実施の形態１に従う半導体装置の平面レイアウトを概略的に示す図である。
【図４】図３に示す線Ｌ４−Ｌ４に沿った断面構造を概略的に示す図である。
【図５】図３に示す線Ｌ５−Ｌ５に沿った断面構造を概略的に示す図である。
【図６】図３に示す線Ｌ６−Ｌ６に沿った断面構造を概略的に示す図である。
【図７】図３に示す線Ｌ７−Ｌ７に沿った断面構造を概略的に示す図である。
【図８】この発明の実施の形態２に従う半導体装置の平面レイアウトを概略的に示す図である。
【図９】図８に示す線Ｌ９−Ｌ９に沿った断面構造を概略的に示す図である。
【図１０】この発明の実施の形態３に従う半導体装置の平面レイアウトを概略的に示す図である。
【図１１】図１０に示す線Ｌ１１−Ｌ１１に沿った断面構造を概略的に示す図である。
【図１２】この発明の実施の形態４に従う高耐圧ダイオードの断面構造を概略的に示す図である。
【図１３】この発明の実施の形態５に従う高耐圧ダイオードの断面構造を概略的に示す図である。
【図１４】この発明の実施の形態５に従う半導体装置のパッケージアセンブリの態様を概略的に示す図である。
【図１５】この発明の実施の形態６に従う高耐圧ダイオードの断面構造を概略的に示す図である。
【図１６】この発明の実施の形態７に従う高耐圧ダイオードの断面構造を概略的に示す図である。
【図１７】高濃度Ｐ型半導体層が設けられていない場合の空乏層の分布および電界空乏層の分布を示す図である。
【図１８】図１６に示す高耐圧ダイオードにおける空乏層の分布および印加電界の分布を示す図である。
【図１９】この発明の実施の形態８に従う高耐圧ダイオードの断面構造を概略的に示す図である。
【図２０】この発明の実施の形態９に従う高耐圧ダイオードの断面構造を概略的に示す図である。
【図２１】この発明の実施の形態９に従う高耐圧ダイオードの変更例の断面構造を概略的に示す図である。
【図２２】この発明の実施の形態１０に従う高耐圧ダイオードの断面構造を概略的に示す図である。
【発明を実施するための形態】
【００２０】
［実施の形態１］
図１は、この発明に従うパワーデバイス駆動用の半導体装置の外部接続態様を示す図である。図１において、高耐圧制御回路（半導体装置）ＨＶＩＣが、ローサイドパワートランジスタＱ１およびハイサイドパワートランジスタＱ２のオン／オフを設定する。パワートランジスタＱ１およびＱ２は、一例として、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）で構成され、ドレインおよびソースの間に、それぞれ、フリーホイールダイオードＤ１およびＤ２が逆並列に接続される。
【００２１】
パワートランジスタＱ１およびＱ２の電源として、高電圧源ＨＶが設けられる。高電圧源ＨＶは、正電極がパワートランジスタＱ２のドレインノードに結合され、負電極がパワートランジスタＱ１のソースノードに結合される。パワートランジスタＱ１およびＱ２のドレインおよびソース配線それぞれにおいて、寄生インダクタンス成分Ｌ１−Ｌ４が存在する。
【００２２】
パワートランジスタＱ１およびＱ２の接続ノード（中点ノードと以下称す）ＰＡと高電圧源の負電極との間に負荷回路ＬＤが接続される。負荷回路ＬＤは、一例として、インダクタンス成分ＬＬと抵抗成分ＲＬの直列体を含む。
【００２３】
高耐圧制御回路ＨＶＩＣは、ブートストラップ電源ノードＶＢと、ハイサイド制御信号出力ノードＨＯと、仮想接地電位ノードＶＳと電源ノードＶＣＣとローサイド制御信号ノードＬＯと共通接地ノードＣＯＭとを、外部接続ノードとして有する。ブートストラップ電源ノードＶＢは、ダイオードＤＢを介して電源ノードＶＣＣに結合され、ダイオードＤＢの導通時、ダイオードＤＢを介して電源電圧ＶＣＣが供給される。ブートストラップ電源ノードＶＢの電圧ＶＢ（ノードとそこに与えられる電圧を同一符号で示す）を用いて、ハイ側制御信号出力ノードＨＯに出力される高電圧レベルの制御信号が生成される。
【００２４】
ブートストラップ電源ノードＶＢと仮想接地電位ノードＶＳの間にコンデンサＣＢが接続される。コンデンサＣＢにより、ブートストラップ電源ノードＶＢをフローティング状態に設定し、ハイ側信号出力ノードＨＯの基準電位となる仮想接地電位ノードＶＳの電圧ＶＳとブートストラップ電源ノードＶＢの電圧ＶＢの差Ｖｂｓを一定に保持する。
【００２５】
ハイ側制御信号出力ノードＨＯは、抵抗素子Ｒ１を介してハイサイドパワートランジスタＱ２のゲートに接続される。仮想接地電位ノードＶＳは、中点ノードＰＡに接続される。この仮想接地電位ノードＶＳと中点ノードＰＡの間の配線には、寄生インダクタンス成分ＬＤ３が存在する。仮想接地電位ノードＶＳは、ブートストラップ電源ノードＶＢの電位に対する基準電位を与える。
【００２６】
電源ノードＶＣＣが電源ノードに接続され、ローサイド制御信号出力ノードＬＯは、ローサイドパワートランジスタＱ１のゲートに抵抗素子Ｒ２を介して接続される。この電源ノードＶＣＣと共通接地ノードＣＯＭの間にデカップリングコンデンサＣＬが接続される。共通接地ノードＣＯＭには、接地電圧ＧＮＤが供給される。
【００２７】
さらに、高耐圧制御回路ＨＶＩＣ内部において、共通接地ノードＣＯＭと仮想接地電位ノードＶＳの間に高耐圧ダイオードＤ３が接続される。高耐圧ダイオードＤ３は、カソードが仮想接地ノードＶＳに接続され、アノードが共通接地ノードＣＯＭに接続される。この高耐圧ダイオードＤ３を、高耐圧制御回路ＨＶＩＣ内部に設けることにより、このダイオードＤ３の配線の寄生インダクタンス成分等の影響をできるだけ排除する。
【００２８】
図２は、図１に示す高耐圧制御回路ＨＶＩＣの動作を示す信号波形図である。以下、図２を参照して、図１に示す高耐圧制御回路ＨＶＩＣの動作について説明する。
【００２９】
時刻ｔ１において、ハイサイド制御信号出力ノードＨＯからの制御信号がＨレベルに立上がる。応じて、ハイサイドパワートランジスタＱ２がオン状態となり、高電圧源ＨＶから電流を負荷回路ＬＤに供給する。ハイサイドパワートランジスタＱ２から中点ノードＰＡへの電流供給に応じて、仮想接地電位ノードＶＳの電位が上昇し、応じて、デカップルコンデンサＣＢによる容量結合により、ブートストラップ電源ノードＶＢの電位も上昇する。この場合、コンデンサＣＢにより、電圧ＶＢおよびＶＳの差は、一定に保持される。
【００３０】
このとき、ブートストラップ電源ノードＶＢの電圧は、電源電圧ＶＣＣ以上であり、ダイオードＤＢは、オフ状態にある。コンデンサＣＢからブートストラップ電源ノードＶＢに電流(電荷）が供給される。
【００３１】
時刻ｔ２において、ハイサイド制御信号出力ノードＨＯからの制御信号がＬレベル（オフ状態）に駆動される。応じて、ハイサイドパワートランジスタＱ２がオフ状態へ移行し、負荷回路ＬＤへのドレイン電流の供給を停止する。しかしながら、負荷回路ＬＤにおいてはインダクタンス成分ＬＬが存在しており、このインダクタンス成分ＬＬは、インダクタンス値に応じて電流を駆動し続ける。
【００３２】
このとき、ローサイドパワートランジスタＱ１に対して設けられているフライホイールダイオードＤ１がオン状態となり、負荷回路ＬＤに対して電流を供給する。負荷回路ＬＤに対してフライホイールダイオードＤ１を介して供給される電流は、ローサイドパワートランジスタＱ１のソースおよびドレイン配線に存在する寄生インダクタンス成分Ｌ１およびＬ２を介して接地電位ＧＮＤから供給されるため、中点ノードＰＡの電位は、接地電位（ＧＮＤ）よりも低くなる。
【００３３】
この電流供給に応じて、仮想接地電位ノードＶＳの電位が負電位となる。この場合、コンデンサＣＢによる容量結合により、ブートストラップ電源ノードＶＢの電位が接地電圧ＧＮＤ以下となると、高耐圧電源サイドダイオードＤＢが順方向にバイアスされ、ブートストラップ電源ノードＶＢに電源ノードＶＣＣから電流が流れ込むこととなる。本実施の形態１の高耐圧制御回路ＨＶＩＣにおいては、内部にダイオードＤ３が共通接地ノードＣＯＭと仮想接地電位ノードＶＳの間に順方向に接続されている。従って、仮想接地電位ノードＶＳの電位が負電位となると、クランプ用の高耐圧ダイオードＤ３がオン状態となり、仮想接地電位ノードＶＳに電流を供給し、仮想接地電位ノードＶＳの電圧レベルを、共通接地ノードＣＯＭの接地電圧ＧＮＤから自身の順方向降下電圧（Ｖｆ）低い電圧レベル、ＧＮＤ−Ｖｆにクランプする。
【００３４】
これにより、ブートストラップ電源ノードＶＢの電位が接地電位以下に低下するのを防止することができ、応じて、高耐圧ダイオードＤＢがオン状態となるのを抑制できる。また、ブートストラップ電源ノードＶＢをフローティング電源状態に維持することができ、誤動作を回避することができる。
【００３５】
クランプ用の高耐圧ダイオードＤ３は、高耐圧制御回路ＨＶＩＣ内部に設けられており、その配線抵抗およびインダクタンスは十分小さい。また、中点ノードＰＡと仮想接地電位ノードＶＳの間の外部配線に、インダクタンス成分ＬＤ３が存在していても、その配線長を十分に短くすることができ、インダクタンス値を十分小さくすることができる。また、高耐圧制御回路ＨＶＩＣとパワートランジスタＱ２およびＱ１をできるだけ近接して配置することができ、これらのパワートランジスタＱ１およびＱ２を高速でスイッチング動作させることができる。
【００３６】
図３は、この発明の実施の形態１に従う高耐圧制御回路ＨＶＩＣの平面レイアウトを概略的に示す図である。図３において、高耐圧制御回路ＨＶＩＣは、図１に示すローサイドパワートランジスタＱ１を駆動する低電位側ロジック回路１と、図１に示すハイサイドパワートランジスタＱ２を駆動する高電位側ロジック回路２とを含む。これらの低電位側ロジック回路１と光電位側ロジック回路２の間に、低電位側ロジック回路１からの低電位制御信号のレベルシフトを行なうＮチャネルＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の形成領域３Ａおよび３Ｂと、仮想接地電位ノードの電位をクランプする高耐圧ダイオードの形成領域４とが設けられる。
【００３７】
低電位側ロジック回路１に対しては、電源電圧ＶＣＣが供給される電源パッド５と、共通接地ノードＣＯＭに結合されるパッド６と、ローサイド制御信号出力ノードＬＯに結合されるパッド８が設けられる。
【００３８】
低電位側ロジック回路１は、図示しないコントローラ（マイクロプロセッサ等）からの制御信号に従って、図１に示すローサイドパワートランジスタＱ１のゲート電位を駆動するとともに、ハイサイドパワートランジスタＱ２のゲート電位を制御するための低電位制御信号を生成する。
【００３９】
形成領域３Ａおよび３Ｂにそれぞれ形成されるレベルシフトＮチャネルＭＯＳＦＥＴは、低電位側ロジック回路１からの低電位制御信号に従って、レベルシフト配線１９を介して流れるドレイン電流に従って、高電位側ロジック回路２内においてブートストラップ電源電圧ＶＢレベルの信号が生成される。
【００４０】
高電位側ロジック回路２に対して、ブートストラップ電源ノードＶＢに結合されるパッド１２と、仮想接地電位ノードＶＳに結合される仮想接地パッド１１と、ハイサイド制御信号出力ノードＨＯに結合される出力パッド１３が設けられる。高電位側ロジック回路２は、高耐圧ＮチャネルＭＯＳＦＥＴ３Ａおよび３Ｂ(領域とそこに形成されるトランジスタを同一符号で示す)を介してドレイン電流の形で伝達されるレベルシフトされた信号に従ってハイサイドパワートランジスタＱ２に対するゲート信号を生成して、出力パッド１３（ハイサイド制御信号出力ノードＨＯ）を介して出力する。
【００４１】
高電位側ロジック回路２およびパッド１１−１３は、高耐圧電位島９内部において高耐圧分離領域１０に囲まれる領域ＨＶＬＲに形成される。高耐圧分離領域１０は、たとえばＰＮ接合分離を行なう高耐圧ダイオード構造で実現され、ＮチャネルＭＯＳＦＥＴ形成領域３Ａおよび３Ｂと高電位側ロジック回路形成領域ＨＶＬＲとを分離して、高電位側ロジック回路２動作時の高電圧が他の領域に悪影響を及ぼすのを防止する。
【００４２】
高耐圧ＮチャネルＭＯＳＦＥＴ３Ａおよび３Ｂは、同一の構造を有するため、図３においては、対応する構成要素に同一参照番号を付す。これらのレベルシフト用高耐圧ＭＯＳＦＥＴ３Ａおよび３Ｂの各々は、中心部に形成されるドレイン領域１５と、ドレイン領域１５を囲むように同心円状に形成されるドリフト領域１６と、ドリフト領域１６を囲むように円周状に形成されるゲート電極１７と、ゲート電極外部に円周状に形成されるソース領域１８とを含む。
【００４３】
ドレイン領域１５にレベルシフト配線１９が接続され、低電位側ロジック回路１からの低電位のゲート信号をゲート電極１７に受け、このゲート信号をドレイン電流に変換して（ブートストラップ電源ＶＢから供給される電流）高電位側ロジック回路２へ伝達する。高耐圧ＭＯＳＦＥＴ３Ａおよび３Ｂ各々のソース領域１８へは、共通接地パッド６からの共通接地電圧（ＧＮＤ）が供給される。高耐圧ＭＯＳＦＥＴ３Ａおよび３Ｂを同心円状に形成することにより、チャネル幅を広くして、大きなドレイン電流を流す。
【００４４】
ダイオード形成領域４に形成される高耐圧ダイオード４(形成領域とダイオードを同一符号で示す)は、図１に示すクランプ用の高耐圧ダイオードＤ３に対応し、高耐圧ＮチャネルＭＯＳＦＥＴ３Ａおよび３Ｂと同様、ＭＯＳトランジスタ構造で実現される。すなわち、高耐圧ダイオード形成領域４においては、中心部にカソード領域２０が形成され、このカソード領域２０を囲むようにドリフト領域２１が形成される。ドリフト領域２１を囲むようにゲート電極２２が形成され、このゲート電極外部に円周状にアノード領域２３が形成される。アノード領域２３が、内部配線７を介して共通接地パッド６に結合される。カソード領域２０は、内部配線２４を介して仮想接地パッド１１に結合される。この高耐圧ダイオード形成領域４において、ゲート電極２２は接続されず、電界緩和用および空乏層確保用のフィールドプレートとして利用される。
【００４５】
図３に示すように、高耐圧制御回路ＨＶＩＣにおいては、内部配線長をできるだけ短くするため、ロジック回路１および２に近接して、高耐圧ＭＯＳＦＥＴ３Ａおよび３Ｂが配設される。これらの高耐圧ＭＯＳＦＥＴ３Ａおよび３Ｂと同様、ロジック回路１および２に近接してＭＯＳＦＥＴ３Ａおよび３Ｂと同一のトランジスタ構造を利用して、クランプ用高耐圧ダイオード形成領域４内に高耐圧ダイオードＤ３を形成する。これにより、高耐圧ダイオードＤ３の配線７および２４の長さを短くでき、その寄生インダクタンス成分を低減して、確実に仮想接地ノードＶＳのアンダーシュート（ＶＳアンダーシュート）を抑制することができる。
【００４６】
また、この高耐圧ダイオード４(Ｄ３)は、レベルシフト用のＭＯＳＦＥＴ３Ａおよび３Ｂと同一構造を有しており、同一製造工程でレベルシフト用ＭＯＳＦＥＴ３Ａおよび３Ｂと高耐圧ダイオード４(Ｄ３)を形成することができる。
【００４７】
図４は、図３に示す線Ｌ４−Ｌ４に沿った断面構造を概略的に示す図である。図４において、この高耐圧制御回路ＨＶＩＣは、Ｐ型半導体基板（半導体基板領域）２９上に形成される。Ｐ型半導体基板２９表面に、Ｎ型半導体層３０ａおよび３０ｂが形成される。このＮ型半導体層３０ａおよび３０ｂは、それぞれ、たとえばエピタキシャル成長法を用いて形成され、ＲＥＳＵＲＦ構造を有する高耐圧の半導体層である。
【００４８】
Ｎ型半導体層３０ａおよび３０ｂは、Ｎ型半導体層の表面からＰ型半導体基板２９に到達するように形成される高濃度Ｐ型不純物領域３２により分離される。Ｎ型半導体層３０ａ表面に、互いに間をおいてＮ型ドレイン不純物領域３３およびＰ型不純物領域３５ａが配置される。ドレイン不純物領域３３に対して、たとえばアルミニウムで形成される第１ドレイン電極配線３６が接続される。ドレイン不純物領域３３は、第１ドレイン電極配線３６にＮ型半導体層３０ａに生成された空乏層が接触するのを防止するため、およびドレイン電極配線３６に対するコンタクト抵抗を低減するために設けられる。
【００４９】
これらの不純物領域３３および３５ａの間のＮ型半導体層３０ａ表面に、たとえば局所酸化膜（ＬＯＣＯＳ膜）で形成される素子分離膜３７ａが形成される。Ｎ型不純物領域３５表面に、Ｎ型不純物領域３４が形成される。Ｎ型不純物領域３４は、高耐圧ＮチャネルＭＯＳトランジスタ３Ａのソース領域を構成する。
【００５０】
素子分離膜３７ａ上にポリシリコンゲート膜３８ａ−３８ｃが間をおいて配置される。ポリシリコンゲート膜３８ａは、素子分離膜３７ａ上から、ドレイン不純物領域３３上にまで延在し、また、上部のメタル配線３９ａに電気的に結合される。メタル配線３９ａおよびポリシリコンゲート膜３８ａは、ドレイン不純物領域３３近傍における高電界を抑制するフィールドプレートとして機能する。ポリシリコンゲート膜３８ｂおよび３８ｃは、同様、フィールドプレートとして機能し、フローティング状態に維持され、その容量結合により、素子分離膜３７ａ下部の表面電界を安定化させるとともに、確実に、高耐圧ＮチャネルＭＯＳＦＥＴ３Ａのオフ時の空乏層の広がりを確保する。
【００５１】
第１ドレイン電極配線３６上に接続するようにレベルシフト配線１９が形成される。このレベルシフト配線１９は、図の右方向にドレイン不純物領域３３から連続的に延在して高耐圧分離領域１０を越えて図３に示す高電側ロジック回路にまで到達するように配設される。レベルシフト配線１９は、高耐圧ＮチャネルＭＯＳＦＥＴ３Ａがオン状態のとき、そのドレイン電流が、図示しない高電位側ロジック回路部における不純物領域の拡散抵抗に流れ、低電圧のゲート信号が、この拡散抵抗における電圧降下によりレベルシフトされて高電圧のゲート信号に変換される。
【００５２】
レベルシフト配線１９下部に形成されるメタル配線３９ｂは、シールド配線として機能し、レベルシフト配線１９が伝達する電圧が素子分離膜３７ａ下部に形成される空乏層に悪影響を及ぼすのを防止する。
【００５３】
一方、Ｐ型不純物領域３５ａ表面上に、図示しないゲート絶縁膜を介してゲート電極配線４０が形成される。このゲート電極配線４０は、素子分離膜３７ａ上でメタル配線４１に電気的に結合される。このメタル配線４１に、図示しないプロセッサからの制御信号(ゲート信号)が伝達される。このゲート信号に従って、Ｐ型不純物領域３５ａ表面に選択的にチャネルが形成され、ソース不純物領域３４とＮ型半導体層３０ａとが電気的に結合され、電子がソース不純物領域３４からドレイン不純物領域３３方向にＮ型半導体層（ドリフト層）３０ａを介して流れる。
【００５４】
このゲート電極配線４１も、レベルシフト配線１９に対するシール配線としての機能を有し、ゲート電極配線４０は、素子分離膜３７ａ上にまで延在するように形成され、フィールドプレートとして機能する。
【００５５】
レベルシフト配線１９とメタル配線３９ａ−３９ｂおよびメタル配線４１とポリシリコンゲート膜３８ａ−３８ｃおよびゲート電極配線４０の間には層間絶縁膜４２が配設され、各配線を電気的に分離する。
【００５６】
Ｎ型半導体層３０ｂ表面に素子分離膜３７ｂが形成され、また、素子分離膜３７ｂに関して分離用Ｐ型不純物領域３２と対向する領域において、Ｎ型半導体層３０ｂの表面にＮ型不純物領域４３が設けられる。Ｎ型不純物領域４３へは、後に説明するように、ブートストラップ電源電圧ＶＢが供給される。Ｎ型不純物領域４３からのブートストラップ電源電圧ＶＢをＮ型半導体層３０ｂに供給することにより、Ｐ型不純物領域３２とＮ型半導体層３１ｂの間のＰＮ接合を逆バイアス状態に設定し、そのＲＥＳＵＲＦ構造により高耐圧ＮチャネルＭＯＳＦＥＴ３Ａと高耐圧電位島に形成される高電位側ロジック回路のトランジスタとを分離する。
【００５７】
素子分離膜３７ｂ表面上にフィールドプレートとして機能するゲート電極配線３８ｄ−３８ｇが設けられる。これらのポリシリコンゲート膜３８ｄおよび３８ｇは、それぞれ上層のメタル配線３９ｃおよび３９ｅに電気的に結合される。ポリシリコンゲート膜３８ｄおよび３８ｇは、それぞれ、Ｐ型不純物領域３２およびＮ型不純物領域４３表面まで延在するように形成され、この領域における高電界を緩和するとともに、空乏層を確実に形成する。また、ポリシリコンゲート膜３８ｅおよび３８ｆは、それぞれフローティング状態であり、その容量結合により、素子分離膜３７ｂ下部に、確実に空乏層を形成する。またメタル配線３９ｃ−３９ｅは、シールド配線として機能し、レベルシフト配線１９の高電圧のゲート電極配線３８ｄ−３８ｇのフィールドプレート機能に対し悪影響を及ぼすのを抑制する。
【００５８】
上述のように、Ｎ型半導体層３０ａおよび３０ｂは、リサーフ（ＲＥＳＵＲＦ）構造とされ、空乏層がＮ型半導体層３０ａおよび３０ｂ全体に形成され（トランジスタがオフ状態のとき）、高耐圧構造を実現する。
【００５９】
図５は、図３に示す線Ｌ５−Ｌ５に沿った断面構造を概略的に示す図である。図５においては、図４に示す高耐圧ＮチャネルＭＯＳトランジスタ(３Ａ)の断面構造が示される。図５において、図４に示す高耐圧ＮチャネルＭＯＳトランジスタ３Ａの構成要素と対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６０】
図５において、その中央領域において、ドレイン不純物領域３３がＮ型半導体層３０ａ表面に形成される。このＮ型半導体層３０ａは、Ｐ型半導体基板２９上に形成される。ドレイン不純物領域３３に対して第１ドレイン電極配線３６が電気的に接続され、第１ドレイン電極配線３６は、第２メタル配線で構成されるレベルシフト配線１９に電気的に接続される。
【００６１】
ドレイン不純物領域３３を囲むように円周状に素子分離膜３７ａが形成される。ＮチャネルＭＯＳＦＥＴ３Ａは、図３に示すように、ドレイン不純物領域３３を中心として同心円状に形成されるため、図５においては、主として、ドレイン不純物領域３３から左側の領域に参照番号を付す。各構成要素は、図５においては、ドレイン不純物領域３３を中心として、同心円状に形成される。
【００６２】
素子分離膜３７ａ上に、互いに間をおいてポリシリコンゲート膜３８ａ−３８ｃおよびゲート電極配線４０の一部が形成され、フィールドプレートとして機能する。ゲート電極配線４０は、Ｎ型半導体層３０ａ上に形成されるＰ型不純物領域３５ａ表面上にまで延在するように形成される。Ｐ型不純物領域３５ａ表面にＮ型不純物領域３４が形成される。Ｐ型不純物領域３５ａおよびＮ型不純物領域３４両者に電気的に接続するようにソース電極配線４４が形成される。これにより、ソース不純物領域３４およびＭＯＳＦＥＴ３Ａの基板領域(バックゲート)となるＰ型不純物領域３５ａが、同一電位に設定される。
【００６３】
Ｐ型不純物領域３５ａに隣接して、分離用Ｐ型不純物領域３２が形成され、その表面にＰ型不純物領域３５ｂが形成される。高耐圧ＮチャネルＭＯＳＦＥＴ３Ａの形成領域は、この分離用Ｐ型不純物領域３２およびＰ型不純物領域３５ｂとＮ型半導体層３０ａとで構成されるＰＮダイオード構造により、他の回路構成要素から電気的に分離される。ＭＯＳＦＥＴ３Ａのオフ状態のときには、ＰＮ接合が逆バイアス状態とされ、Ｎ型半導体層３０ａに空乏層が形成される(レベルシフト配線１９により高電圧ＶＢが伝達され、Ｐ型半導体基板２９は、接地電圧ＧＮＤが供給される）。
【００６４】
ソース電極配線４４と同一配線層のたとえばアルミニウム配線により、素子分離膜３７ａ上層に電極配線４１およびシールドメタル配線３９ａおよび３９ｂが形成される。電極配線４１は、ゲート電極配線４０に電気的に接続される。これらの不純物領域および各導電層（メタル配線、ゲート電極配線およびポリシリコン膜）は、層間絶縁膜４２により分離される。
【００６５】
ソース電極配線４４は円周状に形成されており、ＭＯＳＦＥＴ３Ａのオン状態のとき、ソース領域(ソース不純物領域３４)から注入された電子が、Ｐ型不純物領域３５ａ表面に形成されたチャネルおよびＮ型半導体層３０ａを介してドレイン不純物領域３３へ移動する。
【００６６】
図５に示す構造において、フィールドプレートとして機能するポリシリコンゲート膜３８ａ−３８ｃおよびゲート電極配線４０の形状により、トランジスタがオフ状態のとき、Ｎ型半導体層３０ａをリサーフ構造に設定することができ）、高耐圧構造が実現される。また、電極配線３８ａがＮ型半導体層３０ａ表面上および素子分離膜３７ａ上に形成されており、トランジスタのオン状態のときのドレイン高電界が緩和される。
【００６７】
図６は、図３に示す線Ｌ６−Ｌ６に沿った断面構造を概略的に示す図である。図６において、高耐圧分離領域１０における構成要素は、図４に示す高耐圧分離領域の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６８】
高電位側ロジック回路形成領域ＨＶＬＲにおいて、Ｎ型半導体層３１ｂに隣接してＮ型半導体層３１ｃが形成される。高耐圧分離領域１０の端部においてＮ型半導体層３０ｂ表面に形成されたＮ型不純物領域４３は、Ｎ型半導体層３１ｃ上にまで延在して配置される。このＮ型半導体層３１ｃは、高電位ロジック回路形成領域ＨＶＬＲの基板領域を構成し、ＲＥＳＵＲＦ構造とはされず、高ブートストラップ高電圧ＶＢが印加される。
【００６９】
Ｎ型半導体層３１ｃ表面に、Ｎ型不純物領域４３およびＮ型半導体層３１ｃ両者に接するようにＮ型不純物領域５３ｃが形成され、また、Ｐ型不純物領域５０ａおよび５０ｂが互いに間をおいて形成される。Ｎ型不純物領域５３ｃとＰ型不純物領域５０ａとは素子分離領域により互いに分離される。素子分離領域を介してＰ型不純物領域５０ｂと離れて、Ｎ型半導体層３１ｃ表面にＰ型ウェル領域５２が形成される。Ｐ型ウェル領域５２の表面に、互いに間をおいてＮ型不純物領域５３ａおよび５３ｂが形成される。Ｎ型不純物領域５３ｂと素子分離領域により分離されて、Ｐ型ウェル領域５２表面にＰ型不純物領域５０ｃが形成される。
【００７０】
Ｐ型不純物領域５０ａおよび５０ｂの間のＮ型半導体層３１ｃ表面上にゲート電極５１ａが形成される。Ｐ型不純物領域５０ａがメタル配線５４ａを介してＮ型不純物領域５３ｃに電気的に接続される。ゲート電極配線５１ａならびにＰ型不純物領域５０ａおよび５０ｂにより、ＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）が形成され、メタル配線５４ａにブートストラップ電源電圧ＶＢが伝達される。半導体層３０ｂおよび３１ｃに、Ｎ型不純物領域５３ｃおよび４３を介してそれぞれこのブートストラップ電源電圧ＶＢが伝達される。
【００７１】
Ｎ型不純物領域５３ａおよび５３ｂの間のＰ型ウェル領域５２の表面上に図示しないゲート絶縁膜を介してゲート電極５１ｂが形成される。Ｎ型不純物領域５３ａおよび５３ｂとゲート電極５１ｂにより、ＮチャネルＭＯＳトランジスタが形成される。Ｎ型不純物領域５３ａは、メタル配線５４ｂを介してＰ型不純物領域５０ｂに結合される。Ｎ型不純物領域５３ｂが、メタル配線５４ｃを介してＰ型不純物領域５０ｃに結合される。メタル配線５４ｃは、図３に示す仮想接地パッド１１に結合され、Ｐ型ウェル領域５２は、Ｐ型不純物領域５０ｃを介して仮想接地電位ＶＳにバイアスされる。
【００７２】
この高電位側ロジック回路形成領域ＨＶＬＲにおいては、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタによりインバータが形成され、ゲート電極配線５１ａおよび５１ｂに与えられるレベルシフトされた信号に従って、ブートストラップ高電圧ＶＢまたは仮想接地電位ＶＳレベルの制御信号が出力される。
【００７３】
高電圧レベルのブートストラップ電源電圧ＶＢがＮ型半導体層３０ｂに伝達されても、分離用Ｐ型不純物領域３２とＮ型半導体層３０ｂの間のＰＮ接合が逆バイアス状態であり、Ｎ型半導体層３０ｂ全体に空乏層が広がり、高耐圧のリサーフ(ＲＥＳＵＲＦ)構造が実現される。
【００７４】
図７は、図３に示す線Ｌ７−Ｌ７に沿った断面構造を示す図である。この図７においては、この発明の実施の形態１に従うクランプ用の高耐圧ダイオードＤ３の断面構造が示される。図７に示すように高耐圧ダイオード（Ｄ３）は、高耐圧ＮチャネルＭＯＳＦＥＴ３Ａおよび３Ｂと同様、Ｐ型半導体基板２９上に形成される。Ｐ型半導体基板２９表面にＮ型半導体層３０ｄが形成される。Ｎ型半導体層３０ｄを囲むように、Ｐ型不純物領域３２Ａが形成され、このＰ型不純物領域３２Ａ表面にＰ型不純物領域３５ｃが形成される。Ｐ型不純物領域３２Ａは、半導体基板２９に到達するように形成される。Ｎ型半導体層３０ｄは、Ｐ型分離領域(Ｐ型不純物領域)３２Ａとその表面に形成されるＰ型不純物領域３５ｃとにより、他の領域の素子から分離される。
【００７５】
Ｐ型不純物領域３５ｃに隣接して、Ｎ型半導体層３０ｄ表面にＰ型不純物領域３５Ａが形成される。Ｐ型不純物領域３５Ａに接して、アノード電極配線６０が形成される。不純物領域３５Ａおよび３３Ａの間のＮ型半導体層３０ｄ表面に素子分離領域３７ｃが形成される。素子分離領域３７ｃに関してＰ型不純物領域３５Ａと対向してＮ型不純物領域３３Ａが形成される。Ｎ型不純物領域３３Ａが、ダイオード形成領域４(ダイオード素子Ｄ３）の中心領域に形成され、不純物領域３５Ａが、Ｎ型不純物領域３３Ａと同心円状にリング状に形成される。Ｎ型不純物領域３３Ａに接して電極配線６３Ａが形成され、電極配線６３Ａに電気的に接続されるようにメタル配線６４Ａが形成される。メタル配線６４Ａおよび電極配線６３Ａにより、高耐圧ダイオードのカソード電極が形成される。
【００７６】
素子分離膜３１ｄ上にポリシリコンゲート膜６１ａ−６１ｄが、それぞれ不純物領域３３Ａを中心とする同心円状に形成され、フィールドプレートとして機能する。ポリシリコンゲート膜６１ａおよび６１ｄは、それぞれ、メタル配線６２ａおよび６２ｃに電気的に接続される。ポリシリコンゲート膜６１ｂおよび６１ｃは、それぞれ、フローティング状態に設定され、それらの上層にメタル配線６２ｂが形成される。
【００７７】
アノード電極配線６０は、共通接地ノードＣＯＭを介して共通接地電圧ＧＮＤを受ける。ゲート電極配線に相当するポリシリコンゲート膜６１ａは、フローティング状態に設定され、ポリシリコンゲート膜６１ａは、単にフィールドプレートとして機能するだけである。
【００７８】
Ｎ型半導体層３０ｄは、リサーフ構造を有しており、高耐圧構造である。Ｎ型不純物領域３３Ａは、カソード電極６３Ａに対するコンタクト抵抗を低減し、かつＮ型半導体層３１ｄに形成される空乏層が直接カソード電極配線６３Ａに接触するのを防止する。Ｐ型不純物領域３５Ａは高濃度不純物領域であり、アノード電極配線６０に対するコンタクト抵抗を低減するとともに、高耐圧ＰＮダイオードのＰＮ接合を形成する。このダイオード形成領域（４）においても、層間絶縁膜６５により、各電極配線、ポリシリコン膜および不純物領域が分離される。
【００７９】
カソード電極配線６４Ａは、図３に示すように、高耐圧分離領域１０を越えて延在し、高電位側ロジック回路形成領域ＨＶＬＲに配置される仮想接地電位パッド（１１）に電気的に接続され、仮想接地電位ＶＳを受ける。アノード電極配線６０は、図３に示すように、ダイオード形成領域４に近接して配置される共通接地ノードＣＯＭに結合されるパッド６に結合される。
【００８０】
高耐圧制御回路ＨＶＩＣの内部における配線を用いて、高耐圧ＰＮダイオードが端子ＣＯＭおよびＶＳ間に接続され、ダイオード接続配線の寄生インダクタンス成分を十分に低減することができ、確実に、カソードの電位ＶＳが低下するのを抑制することができる。
【００８１】
また、図３に示すように、高耐圧ダイオードＤ３は、低電位側ロジック回路および高耐圧電位島領域９の間に、高耐圧ＮチャネルＭＯＳＦＥＴ３Ａおよび３Ｂと同様、近接して配置されており、高耐圧制御回路ＨＶＩＣのレイアウト面積の増大を抑制することができる。また、その製造工程においても、アノードを構成するＰ型不純物領域３５Ａは、他のレベルシフト用ＮチャネルＭＯＳＦＥＴのソース領域形成時と同様の工程を用いて形成され、単にダイオード領域においては、ソース不純物領域となるＮ型不純物領域がＰ型不純物領域３５Ａ表面に形成されないだけである。したがって、高耐圧ダイオードは、レベルシフト用のＮチャネルＭＯＳＦＥＴ３Ａおよび３Ｂと、実質的に同一製造工程で形成することができる。
【００８２】
以上のように、この発明の実施の形態１に従えば、仮想接地電位ノードのアンダーシュート抑制用の高耐圧ダイオードを、高耐圧制御回路(ＩＣ)内部に設けており、寄生インダクタンス成分を低減して、確実に、ＶＳアンダーシュート成分を抑制することができ、安定にかつ高速でパワートランジスタのオン／オフを制御する制御回路(パワーデバイス駆動回路)を実現することができる。
【００８３】
［実施の形態２］
図８は、この発明の実施の形態２に従う高耐圧制御回路ＨＶＩＣの平面レイアウトを概略的に示す図である。図８に示す高耐圧制御回路ＨＶＩＣの構成において、ＶＳクランプ用の高耐圧ダイオードが、高電位側ロジック回路１２が形成される高耐圧電位島領域９内部に配置される高耐圧分離領域１０を利用して形成される。すなわち、高耐圧分離領域１０において、クランプ用の高耐圧ダイオード(Ｄ３)のアノード電極７０が、高耐圧分離領域１０の全周に沿って連続的に延在してトラック形状に形成される。高耐圧分離領域１０内部に、カソード電極７２がトラック形状に連続的に形成される。カソード電極７２と高電位側ロジック回路領域７６の間に、スリット領域７４が設けられる。このスリット領域７６４により、高耐圧ダイオード(Ｄ３)を形成するＮ型半導体層と高電位側ロジック回路２を形成するＮ型半導体層とが分離される。
【００８４】
アノード電極７０は、共通接地パッド６に内部配線７を介して結合され、共通接地ノードＣＯＭからの共通接地電位ＧＮＤを受ける。カソード電極７２は、後に説明するように高電位側ロジック回路形成領域７６に設けられるブートストラップ電源電圧ＶＢを高電位島領域９に供給する不純物領域と結合される。
【００８５】
図８に示す高耐圧制御回路ＨＶＩＣの他の構成は、図３に示す高耐圧制御回路ＨＶＩＣの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００８６】
図８に示すように、ＶＳクランプ（ＶＳアンダーシュート防止)用の高耐圧ダイオードを高電位島領域９内に分離領域１０を利用して形成する。これにより、クランプ用の高耐圧ダイオードを別途設けるための面積が不要となり、高耐圧制御回路ＨＶＩＣのレイアウト面積を低減することができる。
【００８７】
また、高耐圧ダイオード(Ｄ３)が、高耐圧分離領域１０を用いて形成されるため、そのレイアウトサイズを大きくすることができ、電流供給能力(通電能力)を十分大きくすることができ、負サージ入力時におけるクランプ動作を確実に行なうことができる。
【００８８】
図９は、図８に示す線Ｌ９−Ｌ９に沿った断面構造を概略的に示す図である。図９において、高耐圧分離領域１０は、Ｐ型半導体基板２９表面に形成されるＮ型半導体層３０ｂを含む。高耐圧分離領域１０は、図６に示す構成と同様、Ｐ型分離領域（分離用Ｐ型不純物領域)３２に対し、アノード電極配線８０が電気的に接続される。Ｐ型分離領域３２は、表面領域においても高濃度に不純物が注入され、アノード電極配線８０に対するコンタクト抵抗を低減するとともに空乏層がアノード電極配線８０に接触するのを防止する。
【００８９】
Ｎ型半導体層３０ｂ表面上に、素子分離膜３７ｂが形成される。素子分離膜３７ｂ上に、フィールドプレートとして機能するポリシリコンゲート膜３８ｄ−３８ｇが互いに間をおいて形成される。ポリシリコンゲート膜３８ｄおよび３８ｇは、それぞれ、電極配線３９ｃおよび３９ｄと電気的に接続され、フィールドプレートとして機能するとともに、不純物領域３２および８１近傍における高電界を緩和する。
【００９０】
高濃度Ｎ型不純物領域８１は、Ｎ型半導体層３０ｂ表面に、素子分離膜３７ｂに関してＰ型分離領域３２と対向して形成される。Ｎ型不純物領域８１に電気的に接続するようにカソード電極配線８２が、形成される。カソード電極配線８２は、さらに、第２メタル電極配線８３に電気的に接続される。第２メタル電極配線８３は、素子分離膜３７ｃ上にわたって、パッド１１が形成されるパッド領域にまで延在して配設され、パッド１１の電極配線８４に電気的に接続される。
【００９１】
パッド電極配線８４は、パッド１１を構成し、仮想接地電位ＶＳを受ける。Ｎ型半導体層３０ｂは、リサーフ構造とされ、Ｐ型分離領域３２およびＮ型半導体層３０ｂにより、高耐圧ＰＮダイオードが形成される。
【００９２】
高耐圧電位島領域９を構成するＮ型半導体層３１ｄは、高耐圧分離領域１０のＮ型半導体層３１ｂとスリット領域７４により分離して配置される。
【００９３】
Ｎ型半導体層３１ｄには、実施の形態１において説明したように、高電位側ロジック回路の電源電圧ＶＢが供給され、一方、Ｎ型半導体層３１ｂには、パッド１１を介して仮想接地電位ＶＳが供給される。スリット領域７４を設けることにより、高電圧ＶＢが印加されるＮ型半導体層３０ｂと仮想接地電位ＶＳが供給されるＮ型半導体層３１ｄとを電気的に分離することができ、それぞれ個々に電圧ＶＢおよびＶＳを供給することができる。これにより、高耐圧分離領域１０を利用してＶＳクランプ用の高耐圧ダイオードを配置することができ、高耐圧制御回路ＨＶＩＣのレイアウト面積を低減することができる。
【００９４】
また、Ｐ型分離領域３２およびＮ型半導体層３０ｂは、図８に示すように、トラック形状に、高電位側ロジック回路領域７４を囲むように形成され、そのサイズを十分に大きくすることができ、十分な電流供給能力を有し、高速で、パッド１１の電位ＶＳのアンダーシュートを吸収することができる。
【００９５】
［実施の形態３］
図１０は、この発明の実施の形態３に従う高耐圧制御回路ＨＶＩＣの平面レイアウトを概略的に示す図である。この図１０に示す高耐圧制御回路ＨＶＩＣにおいては、共通接地ノードＣＯＭに結合される共通接地パッド６は、内部配線７Ａを介して低電位側ロジック回路１に結合される。共通接地ノードＣＯＭからの接地電圧ＧＮＤは、高耐圧制御回路ＨＶＩＣが形成されるＰ型半導体基板（２９）に供給される。
【００９６】
ＶＳクランプ用の高耐圧ダイオードは、仮想接地電圧ＶＳを供給する仮想接地電位パッド１１に形成される。この仮想接地電位パッド１１において、カソード電極領域８８が形成される。カソード電極配線８８の外周にスリット領域８６が設けられ、仮想接地パッド１１が結合するＮ型不純物領域と高電位側ロジック回路形成領域（高耐圧電位島領域）７６の基板領域を形成するＮ型半導体層とが、分離される。図１０に示す高耐圧制御回路ＨＶＩＣの他の構成は、図８に示す高耐圧制御ＨＶＩＣの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９７】
高電位側ロジック回路形成領域７６において、高耐圧ダイオードを囲むようにスリット領域８６が設けられる。これにより、クランプ用高耐圧ダイオードのカソードが接続されるＮ型不純物領域と高電位側ロジック回路領域７６の基板領域となるＮ型半導体層とを電気的に分離して、個々に電圧を供給することができる。
【００９８】
図１１は、図１０に示す線Ｌ１１−Ｌ１１に沿った断面構造を概略的に示す図である。図１１において、パッド１１の配置領域において、Ｐ型半導体基板２９表面にＮ型不純物領域９０が形成され、Ｎ型不純物領域９０表面に高濃度Ｎ型不純物領域９２が形成される。このＮ型不純物領域９２表面上に電気的に接続するように第１電極配線９３が形成され、この第１電極配線９３上にさらに、第２電極配線９４が形成され、第１および第２電極配線９３および９４が電気的に接続される。電極配線９３および９４がパッド１１を構成するとともに高耐圧ダイオードＤ３のカソード電極を構成し、ボンディングワイヤを介して仮想接地電位ノードＶＳに接続される。Ｎ型不純物領域９２は、第１電極配線９３との間のコンタクト抵抗を低減するために設けられる。
【００９９】
Ｎ型不純物領域９０およびＰ型半導体基板２９の間のＰＮ接合により、高耐圧ダイオードが形成される。Ｐ型半導体基板２９上にＮ型不純物領域９０とスリット領域８６により分離されてＮ型半導体層９５が設けられる。このＮ型半導体層９５は、高電位島領域９のＰ型トランジスタを形成する基板領域として利用され、高電圧ＶＢが基板バイアス電圧として印加される。スリット領域８６を設けることにより、Ｎ型不純物領域９０および９５に個々に電圧ＶＳおよびＶＢを供給することができる。すなわち、スリット領域８６によりＮ型半導体層９０の周囲を囲むことにより、Ｐ型半導体基板２９とＮ型半導体層９０および９５との間のＰＮ接合分離より、Ｎ型半導体層９０および９５を電気的に分離することができる。
【０１００】
図１１に示すように、高耐圧ダイオードＤ３の構造においては、Ｎ型半導体層９０表面に高濃度Ｎ型不純物領域９２が形成され、上部のパッドを構成する電極配線９３および９４に、直接電気的に接続される。したがって、高耐圧ダイオードＤ３のカソード電極は、内部配線を介することなく直接にボンディングワイヤ（図示せず）に接続され、寄生抵抗を最も小さくすることができる。
【０１０１】
なお、素子分離膜３７ｄは、パッド１１形成領域を囲むように形成され、また、その上部に、層間絶縁膜９６が配線および素子の分離のために設けられる。
【０１０２】
また、電極配線９３および９４は、素子分離膜３７ｄ上にまで延在して、素子分離領域においてフィールドプレートの機能を有し、Ｎ型半導体層９０表面に高電界が発生するのを抑制する。
【０１０３】
また、パッド１１の領域の電極配線９４は、図１０に示すように、内部配線を介して高電位側ロジック回路２の内部に仮想接地電圧ＶＳを伝達する。
【０１０４】
以上のように、この発明の実施の形態３に従えば、仮想接地電圧パッド領域下部に直接ＶＳクランプ用の高耐圧ダイオードを形成している。従って、高耐圧ダイオードの配線長を最も短くでき、応じて寄生抵抗および寄生インダクタンス成分を小さくすることができる。
【０１０５】
［実施の形態４］
図１２は、この発明の実施の形態４に従う高耐圧ダイオードＤ３の断面構造を概略的に示す図である。この図１２に示す高耐圧ダイオードの構造は、図９に示す高電圧ダイオードの構成と、以下の点でその構造が異なる。すなわち、Ｐ型半導体基板２９の裏面に、裏面金属電極１００が形成される。この図１２に示す高耐圧ダイオードの他の構成は、図９に示す高耐圧ダイオードの断面構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。また、実施の形態４における高耐圧制御回路ＨＶＩＣの平面レイアウトは、図８に示す平面レイアウトと同じとなる。図１２に示す高耐圧ダイオードの構造は図９に示す高耐圧ダイオードの構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１０６】
図１２に示す高耐圧ダイオードの構造においては、Ｐ型分離領域３２がアノードとして機能し、応じて、Ｐ型半導体基板２９がアノードとして機能する。Ｐ型半導体基板２９と裏面金属電極１００とは電気的に結合される。したがって、アノード電極配線８０からＰ型分離領域３２を介してＰ型半導体基板２９へ流れる電流が、裏面金属電極１００を介して流れる。この裏面金属電極１００を介して流れる電流は、さらに、カソード電極配線８２下部の領域において、Ｎ型半導体層３１ｂを介してＮ型不純物領域８１に流れる。電流が流れる経路において２つのダイオードＤ３ａおよびＤ３ｂの並列体が等価的に配置され、大きな電流が流れる。
【０１０７】
また、裏面金属電極１００により、Ｐ型半導体基板２９の寄生抵抗成分を低減することができる。応じて、Ｐ型半導体基板２９の寄生抵抗成分による電流制限が抑制され、大きな電流を供給することができ、負のサージ入力時のＶＳクランプをより確実に行なうことができる。
【０１０８】
［実施の形態５］
図１３は、この発明の実施の形態５に従う高耐圧制御回路ＨＶＩＣの高耐圧ダイオード部分の断面構造を概略的に示す図である。図１３に示す高耐圧ダイオードは、以下の点で、図１２に示す高耐圧ダイオードとその構成が異なる。すなわち、Ｐ型半導体基板２９の裏面に形成される裏面金属電極１００に対してさらに、金属リードフレーム１１０が付着される。この金属リードフレーム１１０は、共通接地ノードＣＯＭに接続される。図１３に示す高耐圧ダイオードの他の構造は、図１２に示す高耐圧ダイオードの構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１０９】
この図１３に示すダイオード構造の場合、ＶＳアンダーシュート発生時（負のサージ入力時）、裏面金属電極１００に加えて、さらに、共通接地電圧（ＧＮＤ）レベルに維持される金属リードフレーム１１０を介してカソード電極配線８２に電流が流れる。したがって、Ｐ型半導体基板２９とＮ型半導体層３１ｂの間に形成される高耐圧ダイオードＤ３ｃの通電能力を図１２に示すダイオードに比べてより大きくすることができ、確実に、負のサージを吸収することができ、仮想接地電位ＶＳのアンダーシュートを低減することができる。
【０１１０】
図１４は、この発明の実施の形態５に従う高耐圧制御回路のチップアセンブリの態様を概略的に示す図である。図１４において、高耐圧制御回路ＨＶＩＣと外部との間での信号／電圧を送受するためにリードフレームが、ＩＣチップ１３０を囲むように配置される。ＩＣチップ１３０は、高耐圧制御回路ＨＶＩＣが形成されたチップである。
【０１１１】
リードフレームにおいては、リードＦＲ１−ＦＲ４が、ＩＣチップ１３０の一方側に配置され、また、リードＦＲ５−ＦＲ８がＩＣチップ１３０の他方側に整列して配置される。リードＦＲ１およびＦＲ３は、共通接地端子ＣＯＭを構成し、リードＦＲ２は、ローサイド制御信号出力端子ＬＯを構成する。リードＦＲ４は電源電圧ＶＣＣを供給する電源端子を構成する。リードＦＲ５は、仮想接地端子ＶＳを構成する。リードＦＲ６は、ハイサイド制御信号出力端子ＨＯを構成する。リードＦＲ７は、共通接地端子ＣＯＭを構成し、リードＦＲ８が、ブートストラップ電源端子ＶＢを構成する。
【０１１２】
これらのリードＦＲ１−ＦＲ８は、その先端部のパッド部においてボンディングワイヤＢＷによりＩＣチップ１３０表面に形成されるパッドＰＤに電気的に接続される。ＩＣチップ１３０は、これまでの実施の形態において説明した高耐圧制御回路ＨＶＩＣのいずれかを構成し、ダイパッド部ＤＰＤ上に配置される。このダイパッド部ＤＰＤは、リードＦＲ３およびＦＲ７と一体的に形成されるかまたは電気的に接続され、矩形形状に整形される。ダイパッド部ＤＰＤが、図１３に示すリードフレーム１１０に相当する。
【０１１３】
リードにおいて貫通孔が設けられているのは、寄生インダクタンス成分を低減して電源ノイズを低減するためである。貫通孔が設けられた共通接地端子ＣＯＭを構成するリードＦＲ１は、ＩＣチップ１３０表面に形成されるパッドＰＤに電気的に接続され、高耐圧制御回路ＨＶＩＣに共通接地電位（ＧＮＤ）を安定に伝達する。
【０１１４】
図１４に示すように、ＩＣチップ１３０をパッケージに実装してパワートランジスタ駆動用の制御回路装置１２０を形成する前に、外部との信号／電圧の送受のためにリードが配設される。ダイパッド部ＤＰＤは、一例として以下の構造を有していてもよい。制御回路装置１２０に対して必要な信号／電圧を伝達するリードフレームのみが設けられ、特別なチップ（ダイ）を配置するダイパッドは設けられない。共通接地端子ＣＯＭを構成するリードフレームを、その中央部において折り曲げ、凹部形状に形成してダイパッド部ＤＰＤを形成して、ＩＣチップ１３０を載置する。
【０１１５】
ＩＣチップの裏面は、例えば、はんだを介してリードフレームのダイパッド部ＤＰＤ（１１０）に電気的に接続される。したがって、端子ＣＯＭとして、ＩＣチッ１３０の裏面全体にわたってリードフレームが配設され、その配線面積は十分大きく、大きな電流を流すことができる。
【０１１６】
図１４に示すように、チップアセンブリ時においては、リードフレームに、この高耐圧制御回路ＨＶＩＣを構成するＩＣチャープ１３０が配置され、その裏面がたとえばはんだなどにより電気的にリードフレーム（ダイパッド部ＤＰＤ）に接続される。したがって、何ら余分の構成を追加することなく、確実に、高耐圧ダイオードの電流供給能力を大きくすることができ、高速でＶＳアンダーシュート発生時に仮想接地電圧ＶＳを所定電位レベルにクランプすることができる。
【０１１７】
なお、図１４においては、所定の電圧／信号を伝達するリードを凹部形状に形成してダイパッド部を形成している。しかしながら、このリードとダイパッドおｔが別々に設けられて、薄型パッケージを形成するピン配置（リードフレーム）であってもよい。
【０１１８】
［実施の形態６］
図１５は、この発明の実施の形態６に従う半導体装置の高耐圧ダイオード部分の断面構造を概略的に示す図である。図１５に示す高耐圧ダイオードの構成自体は、図１２に示す高耐圧ダイオードの断面構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１１９】
図１５において、アノード電極配線８０には、共通接地端子ＣＯＭを介して共通接地電位ＧＮＤが供給される。一方、カソード電極配線８２は、第２電極配線８３を介して仮想接地電位ＶＳを供給するパッド１１に結合される。この場合、パッド１１は、高電位分離島９内の高電位側ロジック回路が設けられる領域に形成され、Ｎ型半導体層３１ｄには、ブートストラップ電源電圧ＶＢが供給される。
【０１２０】
通常の状態においては、Ｐ型半導体基板２９とＮ型半導体層３０ｂおよび３１ｄの間のＰＮ接合は、逆バイアス状態にある。この場合、ＰＮ接合において空乏層が形成され、この空乏層は、低不純物濃度の領域に大きく広がる。この場合、半導体層３０ｂとＰ型半導体基板２９の間の電圧は、ＶＳ−ＧＮＤであり、一方、半導体層３１ｄおよびＰ型半導体基板２９の間のＰＮ接合に印加される電圧は、ＶＢ−ＧＮＤである。仮想接地電圧ＶＳは、ブートストラップ電源電圧ＶＢよりも低い電圧レベルである（図２参照）。したがって、Ｎ型半導体層３１ｄとＰ型半導体基板２９の間のＰＮ接合の逆バイアス電圧が、Ｎ型半導体層３０ｂとＰ型半導体基板２９との間のＰＮ接合の逆バイアス電圧よりも大きくなる。一般に、空乏層の幅ＷＤとＰＮ接合に印加される電圧Ｖの関係は、次式で表わされる：
【０１２１】
【数１】
2010263116.tif 000003
【０１２２】
ここで、εｓは、半導体基板を構成するシリコンの誘電率を示し、ｑは素電荷量（電子１個の電荷量）である。ＮＡは、Ｐ型半導体基板２９の不純物濃度である。Ｐ型半導体基板２９の不純物濃度ＮＡは、Ｎ型半導体層３１ｄの不純物濃度ＮＤよりも十分に小さい値である。
【０１２３】
Ｐ型半導体基板２９は、高耐圧ダイオードＤ３（Ｄ３ａ，Ｄ３ｂ）のアノードである。裏面金属電極１００を介して電流が流れる場合、Ｐ型半導体基板２９の厚み方向に寄生抵抗が生じる。この寄生抵抗は、できるだけ小さくする必要があり、したがって、Ｐ型半導体基板２９の厚みはできるだけ薄くする必要がある。しかしながら、空乏層がＰ型半導体基板２９全体にわたって広がり、裏面金属電極１００と空乏層とが接触すると、大きな電流が流れる。
【０１２４】
したがって、Ｐ型半導体基板２９の最小膜厚は、空乏層幅ＷＤの最大値ＷＤｍａｘにより規定される。Ｐ型半導体基板２９の膜厚を、厚み方向の寄生抵抗成分を最小にするように、空乏層幅の最大値ＷＤｍａｘにほぼ等しい膜厚に設定する。これにより、Ｐ型半導体基板２９の寄生抵抗成分を最小値に設定でき、通電能力が向上し、パッド１１の仮想接地電位ＶＳを、負のサージ発生時においても確実にクランプすることができる。
【０１２５】
なお、図１５においては、半導体基板２９の裏面に裏面金属電極１００が形成されている。しかしながら、図１３に示すように、この裏面金属電極１００に対し、さらにリードフレーム（１１０）が形成される構成であっても、同様の効果を得ることができる。
【０１２６】
［実施の形態７］
図１６は、この発明の実施の形態７に従う半導体装置の高耐圧ダイオードの断面構造を概略的に示す図である。この図１６に示す高耐圧ダイオードの構造は、以下の点で、図１５に示す高耐圧ダイオードの構造と異なる。すなわち、Ｐ型半導体基板２９と裏面金属電極１００の間に高濃度Ｐ型半導体層１３５が設けられる。この図１６に示す高耐圧ダイオードの他の構成は、図１５に示す高耐圧ダイオードの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１２７】
図１７は、図１６に示す高濃度Ｐ型半導体層１３５が設けられていない場合のＰ型半導体基板２９およびＮ型半導体層３１ｄにおける空乏層の広がりおよびその電界分布を示す図である。図１７において、Ｎ型半導体層３１ｄに電源Ｖの正電極が接続され、裏面金属電極１００に電源Ｖの負電極が接続され、共通接地電圧ＧＮＤが供給される。
【０１２８】
Ｐ型半導体基板２９の不純物濃度は、Ｎ型半導体層３１ｄの不純物濃度よりも小さく、空乏層がＰ型半導体基板２９において大きく広がる。Ｎ型半導体層３１ｄにおいては、空乏層が少し広がるだけである。この場合、空乏層端１３６ａおよび１３６ｂ内においては、電荷は存在しないため、電界Ｅは均一に印加され、ＰＮ接合部分で、電界Ｅは最大値Ｅｍを取る。Ｐ型半導体基板２９において空乏層端１３１ｂとＰＮ接合の間の空乏層幅ＷＤの領域においては、電界Ｅが直線的に最大値Ｅｍから接地電位ＧＮＤまで低下する。Ｎ型半導体層３１ｄにおける空乏層の広がりを無視し、空乏層端１３６ａが、ほぼＰＮ接合の位置にあるとすると、電界Ｅと空乏層の幅ＷＤと印加電圧Ｖの関係は次式で表わされる：
Ｖ＝Ｅｍ・ＷＤ／２      …（２）
式（２）に示すように、空乏層内における電界強度Ｅの積分値が、印加電圧Ｖとなり、ほぼ、図１７に示す電界強度Ｅの直線ＬＬ１により囲まれる三角形の面積に等しくなる。
【０１２９】
図１８は、この発明の実施の形態７に従う高耐圧ダイオードの空乏層分布および電界強度分布を示す図である。図１８に示すように、Ｐ型半導体基板２９と裏面金属電極１１０の間に高濃度Ｐ型半導体層１３５が設けられる。この構造の場合、Ｐ型半導体基板２９において広がった空乏層は、高濃度Ｐ型半導体層１３５において急激に消滅する。したがって、この場合、Ｐ型半導体基板２９およびＰ型半導体層１３５における空乏層の幅ＷＤは、ほぼ、Ｐ型半導体基板２９の膜厚により決定される。
【０１３０】
図１７に示すような高濃度Ｐ型半導体層１３５が設けられていない場合の電界分布直線ＬＬ１が囲む面積と図１８に示す折れ線ＬＬ２が囲む面積が同じ場合、電圧Ｖとして同じ大きさの電圧をＰＮ接合に印加することができる。この場合、図１７に示す高耐圧ダイオードと同じ電圧を保持するのに必要とされるＰ型半導体基板２９の厚さは、裏面高濃度Ｐ型半導体層１３５が設けられていない場合に比べてほぼ１／２倍程度の厚みに設定することができる。Ｐ型半導体基板２９の厚さを、図１７に示すような構造の場合の約１／２倍に設定することにより、Ｐ型半導体基板２９の寄生抵抗成分を低減できる。応じて、通電能力が向上し、ＶＳアンダーグランド発生時に、高速かつ確実に、仮想接地電位ＶＳを所定電圧にクランプすることができる。
【０１３１】
なお、この半導体基板２９の厚さとしては、図１７に示す構造の高耐圧ダイオードのＰ型半導体基板２９の厚みの１／２倍以上かつ２／３倍以下の厚みに設定することにより、必要とされる耐圧特性を維持しつつ、寄生抵抗成分を低減することができる。
【０１３２】
なお、この図１６に示す高耐圧ダイオードの構造においても、図１３に示す構成のように、裏面金属電極１１０にさらに、リードフレームが電気的に接続された構成が用いられてもよい。
【０１３３】
［実施の形態８］
図１９は、この発明の実施の形態８に従う半導体装置の高耐圧ダイオードの断面構造を概略的に示す図である。この図１９に示す高耐圧ダイオードの平面レイアウトは、図１０に示す半導体装置の平面レイアウトのそれと同じである。
【０１３４】
図１９に示す高耐圧ダイオードは、図１１に示す高耐圧ダイオードと以下の点で、その構成が異なる。すなわち、ＶＳパッド１１が配置されるパッド領域の半導体基板２９表面に、Ｎ型半導体層１４０ａおよび１４０ｂが間をおいて配置される。これらのＮ型半導体層１４０ａおよび１４０ｂの間のスリット領域１４４においては、Ｐ型半導体基板２９の主面が露出する。Ｎ型半導体層１４０ａおよび１４０ｂとＰ型半導体基板２９とに接するように、電極配線９３が形成され、この電極配線９３上に電極配線９４が配置される。これらの電極配線９３および９４は、その終端が、高耐圧電位島領域７６のＮ型半導体層９５とパッド領域とを分離するスリット領域８６にまで延在する。
【０１３５】
この図１９に示す高耐圧ダイオードの他の構造は、図１１に示す高耐圧ダイオードの構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１３６】
スリット領域８６の幅およびスリット領域１４４の幅はともに等しく、幅Ｗに設定される。
【０１３７】
図１９に示す高耐圧ダイオード構造において、電極配線９３がＰ型半導体基板２９と電気的に接触しており、ショットキ接合を形成し、この部分においてショットキダイオードＳＤが形成される。また、スリット領域８６および１４４の幅を等しくＷに設定することにより、スリット領域１４４とＮ型半導体層１４０ａおよび１４０ｂとの境界領域において電界集中が発生するのを防止して、耐圧特性を維持する。
【０１３８】
カソード電極を形成する領域内において、スリット領域１４４は、図１０に示すパッド１１の領域下部に複数個設けることも可能であり、その形状も矩形形状およびストライプ形状等いずれの形状も取ることが可能である。
【０１３９】
電極配線９３および９４がＰ型半導体基板２９の主面と接触する領域（コンタクト領域）において、その両側にＮ型半導体層１４０ａおよび１４０ｂが必ず配置される。スリット領域１４４端部においてＰＮ接合を設けることにより、耐圧劣化を防止することができる。また、電極配線９３およびＰ型半導体基板２９の間にショットキ接合を導入している。ショットキダイオードのビルトイン電位は、ＰＮ接合ダイオードよりも小さくすることができる。ダイオードにおいては、流れる電流に応じて指数関数的に順方向降下電圧ＶＦが変化する。この場合、流れる電流が小さい低電流領域で、ＰＮ接合のビルトイン電位による順方向降下電圧ＶＦが比較的大きい場合、高耐圧ダイオード（ＰＮ接合ダイオード）が導通せず、高速でＶＳクランプ動作を行なうことができなくなる。しかしながら、このショットキダイオードＳＤを利用することにより、そのビルトイン電位が小さく、応じて、順方向降下電圧を低減でき、高速かつ確実に、仮想接地電位ＶＳをクランプすることができる。
【０１４０】
なお、図１９に示す構成において、Ｎ型半導体層１４０ａおよび１４０ｂ表面に、高濃度Ｎ型不純物領域が電極に対する抵抗低減および空乏層との接触防止のために設けられていてもよい。
【０１４１】
［実施の形態９］
図２０は、この発明の実施の形態９に従う半導体装置の高耐圧ダイオードの断面構造を概略的に示す図である。図２０に示す高耐圧ダイオードの構造は、以下の点で、図９に示す高耐圧ダイオードとその構造が異なる。すなわち、カソード電極配線８２に接続される高濃度Ｎ型不純物領域８１下部に、Ｎ型半導体層３０ｂを横切ってＰ型半導体基板２９に到達するように高濃度Ｎ型埋込不純物領域１５０が設けられる。この図２０に示す高耐圧ダイオードの他の構造は、図９に示す高耐圧ダイオードの構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４２】
図２０に示す高耐圧ダイオードの構造においては、高濃度Ｎ型埋込不純物領域１５０をＮ型不純物領域８１下部からＰ型半導体基板２９に到達するように形成している。したがって、カソード電極領域において電流が流れる経路の寄生抵抗をより低減することができる。これにより、クランプ用の高耐圧ダイオードの通電能力が改善され、ＶＳパッド１１の仮想接地電位ＶＳに負サージが入力されても確実にクランプすることできる。
【０１４３】
［変更例］
図２１は、この発明の実施の形態９の変更例の高耐圧ダイオードの断面構造を概略的に示す図である。この図２１に示す高耐圧ダイオードは、以下の点で、図１１に示す高耐圧ダイオードとその構造が異なる。すなわち、ＶＳパッド１１の領域において高濃度Ｎ型不純物領域９２下部に、Ｎ型半導体層９０を越えてＰ型半導体基板２９内部にまで延在するように高濃度Ｎ型埋込不純物領域１５０Ｂが設けられる。この図２１に示す高耐圧ダイオードの他の構造は、図１１に示す高耐圧ダイオードとその構造が同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４４】
図２１に示す構成においても、高濃度Ｎ型埋込不純物領域１５０Ｂが設けられており、高耐圧ダイオードＤ３のＶＳパッド領域におけるカソード領域の寄生抵抗を低減することができる（Ｐ型半導体基板２９およびＮ型半導体層９０の寄生抵抗成分を低減する）。これにより、通電能力が改善され、確実に、仮想接地電位ＶＳを所定電位にクランプすることができる。
【０１４５】
なお、図２０および図２１に示す構成において埋込不純物領域１５０Ａおよび１５０Ｂは、上層の高濃度Ｎ型不純物領域８１と離れて形成されるように示す。しかしながら、これらの埋込不純物領域１５０Ａおよび１５０Ｂは、上層の高濃度Ｎ型不純物領域８１および９２とそれぞれ接触するように形成されてもよい。
【０１４６】
［実施の形態１０］
図２２は、この発明の実施の形態１０に従う半導体装置の高耐圧ダイオードの断面構造を概略的に示す図である。この図２２に示す高耐圧ダイオードの構造は、以下の点で、図１１に示す高耐圧ダイオードの構造と異なる。すなわち、高耐圧ダイオードＤ３のカソード電極を形成する電極配線９３Ａは、スリット領域８６を越えて外部のＮ型半導体層９５上部にまで形成される。この図２２に示す高耐圧ダイオードの他の構造は、図１１に示す高耐圧ダイオードの構造と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１４７】
スリット領域８６においては、Ｐ型半導体基板２９の主面がＮ型半導体層９０および９５の間に配置される。いま、ＶＳ（仮想接地電位）パッド１１に供給される仮想接地電位ＶＳが、共通接地電位ＧＮＤレベルにある状態を考える。このとき、Ｎ型半導体層９５においては、ブートストラップ電源電圧ＶＢが供給されており、空乏層がＰ型半導体基板２９とＮ型半導体層９５の間のＰＮ接合の部分において発生する。すなわち、Ｎ型半導体層９５底部に空乏層端１３６ｄが存在し、一方、Ｐ型半導体基板２９表面にＮ型半導体層９５に沿って空乏層端１３６ｅが広がってくる。
【０１４８】
この空乏層は、Ｎ型半導体層９５から高耐圧ダイオードＤ３のカソード領域のＮ型半導体層９０に向かって伸びていく。空乏層端１３６ｅが、Ｎ型半導体層９０に到達した場合、Ｎ型半導体層９５および９０の間が空乏層で連結され、パンチスルー状態となる。この場合、ブートストラップ電源電圧ＶＢレベルのＮ型半導体層９５から共通接地電圧ＧＮＤレベルのパッド１１との間でリーク電流が発生する可能性がある。このような状態においても、空乏層端１３６ｅがＮ型半導体層９５からＮ型半導体層９０へ延在するのを防止するために、第１カソード電極配線９３Ａをスリット領域８６上にまで延在するように配置する。これにより、第１カソード電極配線９３Ａが接地電圧ＧＮＤレベルのとき、Ｐ型半導体基板２９表面にホールが引寄せられる形となり、空乏層端１３６ｅが広がるのを抑制する。
【０１４９】
以上のように、この発明の実施の形態１０に従えば、高電位島領域の基板領域となるＮ型半導体層と高耐圧ダイオードのカソード電極とを分離するスリット領域上にまで、カソード電極配線を延在させて配置している。これにより、高耐圧ダイオードのＮ型半導体層と高耐圧電位島領域の基板領域となる半導体層の間に空乏層が広がってパンチスルーが生じるのを防止することができ、安定に動作する高耐圧ダイオードＤ３を実現することができる。
【０１５０】
なお、この実施の形態１０において、高耐圧ダイオードとしてショットキーダイオードが形成される実施の形態８のクランプ用高耐圧ダイオート構造が用いられてもよい。
【産業上の利用可能性】
【０１５１】
この発明に係る半導体装置は、ブリッジ接続されるパワートランジスタを駆動する回路に適用することができ、安定にかつ確実にパワートランジスタを駆動することのできる回路を実現することができる。
【符号の説明】
【０１５２】
Ｑ１，Ｑ２  パワートランジスタ、ＨＶＩＣ  高耐圧制御回路、Ｄ３  高耐圧ダイオード、１  低電位側ロジック回路、２  高電位側ロジック回路、３Ａ，３Ｂ  ＮチャネルＭＯＳＦＥＴ形成領域、４  高耐圧ダイオード形成領域、５  電源パッド、６  共通接地パッド、７  内部配線、８  ローサイド制御信号出力パッド、９  高耐圧電位島領域、１０  高耐圧分離領域、１１  仮想接地パッド、１２  ブートストラップ電源パッド、１３  ハイサイド制御信号出力パッド、２０  カソード領域、２２  ゲート、２３  アノード領域、２９  Ｐ型半導体基板２９ａ，３０ｂ  高耐圧Ｎ型半導体層、３１ｃ  高電位分離島用Ｎ型半導体層、３２  Ｐ型分離領域、３３Ａ  Ｎ型不純物領域、３５Ａ  Ｐ型不純物領域、６０，６３Ａ，６４Ａ  電極配線、７０  アノード電極、７２  カソード電極、７４  スリット領域、７６  高電位側ロジック回路形成領域、８２  カソード電極、８６  スリット領域、９０  Ｎ型半導体層、９２  高濃度Ｎ型半導体層、９３，９４  電極配線、９５  Ｎ型半導体層、１００  裏面金属電極、１１０  リードフレーム、ＦＲ１−ＦＲ８  リード、ＤＰＤ  ダイパッド部、１３０  高濃度Ｐ型半導体層、１４４  スリット領域、１４０ａ，１４０ｂ  Ｎ型半導体層、ＳＤ  ショットキダイオード、１５０Ａ，１５０Ｂ  高濃度Ｎ型埋込半導体層、９３Ａ  ゲート電極配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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