(57)【要約】【課題】カラムＡＤＣにおいて水平方向での画素加算を実現し、水平出力する情報量の低減を図る。【解決手段】水平加算モードにおいて、２つのコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｈ”レベルのときに２桁目のカウント部３２２ｉをクロックＣＫに同期して１クロック周期で１カウント動作させる。これにより、カラム処理部１３Ａ内で水平方向の２画素加算を実現し、感度を維持しつつ水平出力する情報量を半分に低減する。【選択図】図５
2010028781.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を含む単位画素が行列状に配置された画素アレイ部に対して、画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を傾斜状の参照信号と比較することによって当該アナログ信号の大きさに対応した時間情報を持つ比較結果を出力するコンパレータと、
前記コンパレータから出力される前記時間情報を基に、１クロック周期で最下位桁に１を加算するカウント動作を行うことによってそのカウント値を前記アナログ信号の大きさに応じたディジタル信号として出力するカウンタと、
加算モードのときに、２つの画素列に対応した２つのコンパレータと２つのカウンタとを単位として、前記２つのコンパレータの比較結果の両方が第１論理のときに前記２つのカウンタの一方のカウンタの２桁目に１を加算し、前記２つのコンパレータの比較結果の片方が第１論理のときに前記一方のカウンタの１桁目に１を加算し、前記２つのコンパレータの比較結果の両方が第２論理のときに前記一方のカウンタの１桁目および２桁目に１を加算しない制御を行う制御部と
を備えた固体撮像装置。
【請求項２】
前記制御部は、加算モードのときに、前記２つのカウンタの他方のカウンタの各桁のカウント動作を停止する
請求項１記載の固体撮像装置。
【請求項３】
光電変換素子を含む単位画素が行列状に配置された画素アレイ部に対して、画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を傾斜状の参照信号と比較することによって当該アナログ信号の大きさに対応した時間情報を持つ比較結果を出力するコンパレータと、
前記コンパレータから出力される前記時間情報を基に、１クロック周期で最下位桁に１を加算するカウント動作を行うことによってそのカウント値を前記アナログ信号の大きさに応じたディジタル信号として出力するカウンタと、
加算モードのときに、３つ以上の画素列に対応した３つ以上のコンパレータと３つ以上のカウンタとを単位として、前記３つ以上のコンパレータの比較結果および前記３つ以上のカウンタの１つのカウンタの１桁目および２桁目の値を基に、当該１つのカウンタの１桁目〜３桁目に１を加算するか否かの制御を行う制御部と
を備えた固体撮像装置。
【請求項４】
前記制御部は、加算モードのときに、前記１つのカウンタ以外のカウンタの各桁のカウント動作を停止する
請求項３記載の固体撮像装置。
【請求項５】
光電変換素子を含む単位画素が行列状に配置された画素アレイ部に対して、画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を傾斜状の参照信号と比較することによって当該アナログ信号の大きさに対応した時間情報を持つ比較結果を出力するコンパレータと、
前記コンパレータから出力される前記時間情報を基に、１／２クロック周期で最下位桁に１を加算するカウント動作を行うことによってそのカウント値を前記アナログ信号の大きさに応じたディジタル信号として出力するカウンタと、
加算モードのときに、２つの画素列に対応した２つのコンパレータと２つのカウンタとを単位として、前記２つのコンパレータの比較結果の両方が第１論理のときに前記カウンタの一方のカウンタの２桁目に１／２クロック周期ごとに１を加算し、前記２つのコンパレータの比較結果の片方が第１論理のときに前記一方のカウンタの１桁目に１クロック周期ごとに１を加算し、前記２つのコンパレータの比較結果の両方が第２論理のときに前記一方のカウンタの２桁目に１を加算しない制御を行う制御部と
を備えた固体撮像装置。
【請求項６】
前記一方のカウンタの２桁目のカウント部は、前記２つのコンパレータの比較結果の片方が第１論理のときにクロックに同期した信号をクロック端子に受け、前記２つのコンパレータの比較結果の両方が第１論理のときにクロックに同期した信号をセット端子とリセット端子に受けるフリップフロップを有する
請求項５記載の固体撮像装置。
【請求項７】
前記一方のカウンタの２桁目のカウント部において、前記フリップフロップのクロック端子、セット端子およびリセット端子に入力される信号は、他方のカウンタの最下位桁のカウント部からの信号である
請求項６記載の固体撮像装置。
【請求項８】
前記一方のカウンタの１桁目のカウント部は、前記２つのコンパレータの比較結果の両方が第１論理のときにクロックを通し、少なくとも片方が第２論理のときに現在の信号レベルを保持する回路と、前記２つのコンパレータの比較結果の少なくとも片方が第１論理のときにクロックを通過し、両方が第２論理のときに現在の信号を保持する回路とを有し、これら２つの回路から、前記２つのコンパレータの比較結果の片方が第１論理のときのみにクロックを出力し、片方のみが第１論理の状態が始まるときに出力が必ず第１論理への変化から始まるようにする
請求項５記載の固体撮像装置。
【請求項９】
前記制御部は、加算モードのときに、前記２つのカウンタの他方のカウンタの２桁目以降のカウント動作を停止する
請求項５記載の固体撮像装置。
【請求項１０】
光電変換素子を含む単位画素が行列状に配置された画素アレイ部に対して、画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を傾斜状の参照信号と比較することによって当該アナログ信号の大きさに対応した時間情報を持つ比較結果を出力するコンパレータと、
前記コンパレータから出力される前記時間情報を基にカウント動作を行うことによってそのカウント値を前記アナログ信号の大きさに応じたディジタル信号として出力するカウンタと、
加算モードのときに、２つの画素列に対応した２つのコンパレータと２つのカウンタとを単位として、前記２つのコンパレータの比較結果の両方が第１論理のときに前記２つのカウンタの一方のカウンタの１桁目のカウント部を１／２クロック周期でカウントさせ、前記２つのコンパレータの比較結果の片方が第１論理のときに前記１桁目のカウント部を１クロック周期でカウントさせ、前記２つのコンパレータの比較結果の両方が第２論理のときに前記１桁目のカウント部のカウントを停止する制御を行う制御部と
を備えた固体撮像装置。
【請求項１１】
前記１桁目のカウント部は、１／２クロック周期でカウント動作を行う第１カウント部と、１クロック周期でカウント動作を行う第２カウント部とを有し、
前記制御部は、前記２つのコンパレータの比較結果の両方が第１論理のときに第１カウント部をカウント動作させ、前記２つのコンパレータの比較結果の片方が第１論理のときに前記第２カウント部をカウント動作させ、前記２つのコンパレータの比較結果の両方が第２論理のときに前記第１，第２カウント部の両方を停止させる
請求項１０記載の固体撮像装置。
【請求項１２】
光電変換素子を含む単位画素が行列状に配置された画素アレイ部に対して、画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を傾斜状の参照信号と比較することによって当該アナログ信号の大きさに対応した時間情報を持つ比較結果を出力するコンパレータと、
前記コンパレータから出力される前記時間情報を基に、１クロック周期で最下位桁に１を加算するカウント動作を行うことによってそのカウント値を前記アナログ信号の大きさに応じたディジタル信号として出力するカウンタとを備えた固体撮像装置の信号処理に当たって、
加算モードのときに、２つの画素列に対応した２つのコンパレータと２つのカウンタとを単位として、前記２つのコンパレータの比較結果の両方が第１論理のときに前記２つのカウンタの一方のカウンタの２桁目に１を加算し、前記２つのコンパレータの比較結果の片方が第１論理のときに前記一方のカウンタの１桁目に１を加算し、前記２つのコンパレータの比較結果の両方が第２論理のときに前記一方のカウンタの１桁目および２桁目に１を加算しない
固体撮像装置の信号処理方法。
【請求項１３】
光電変換素子を含む単位画素が行列状に配置された画素アレイ部に対して、画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を傾斜状の参照信号と比較することによって当該アナログ信号の大きさに対応した時間情報を持つ比較結果を出力するコンパレータと、
前記コンパレータから出力される前記時間情報を基に、１クロック周期で最下位桁に１を加算するカウント動作を行うことによってそのカウント値を前記アナログ信号の大きさに応じたディジタル信号として出力するカウンタとを備えた固体撮像装置の信号処理に当たって、
加算モードのときに、３つ以上の画素列に対応した３つ以上のコンパレータと３つ以上のカウンタとを単位として、前記３つ以上のコンパレータの比較結果および前記３つ以上のカウンタの１つのカウンタの１桁目および２桁目の値を基に、当該１つのカウンタの１桁目〜３桁目に１を加算するか否かを制御する
固体撮像装置の信号処理方法。
【請求項１４】
光電変換素子を含む単位画素が行列状に配置された画素アレイ部に対して、画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を傾斜状の参照信号と比較することによって当該アナログ信号の大きさに対応した時間情報を持つ比較結果を出力するコンパレータと、
前記コンパレータから出力される前記時間情報を基に、１／２クロック周期で最下位桁に１を加算するカウント動作を行うことによってそのカウント値を前記アナログ信号の大きさに応じたディジタル信号として出力するカウンタとを備えた固体撮像装置の信号処理に当たって、
加算モードのときに、２つの画素列に対応した２つのコンパレータと２つのカウンタとを単位として、前記２つのコンパレータの比較結果の両方が第１論理のときに前記カウンタの一方のカウンタの２桁目に１／２クロック周期ごとに１を加算し、前記２つのコンパレータの比較結果の片方が第１論理のときに前記一方のカウンタの１桁目に１クロック周期ごとに１を加算し、前記２つのコンパレータの比較結果の両方が第２論理のときに前記一方のカウンタの２桁目に１を加算しない
固体撮像装置の信号処理方法。
【請求項１５】
光電変換素子を含む単位画素が行列状に配置された画素アレイ部に対して、画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を傾斜状の参照信号と比較することによって当該アナログ信号の大きさに対応した時間情報を持つ比較結果を出力するコンパレータと、
前記コンパレータから出力される前記時間情報を基にカウント動作を行うことによってそのカウント値を前記アナログ信号の大きさに応じたディジタル信号として出力するカウンタとを備えた固体撮像装置の信号処理に当たって、
加算モードのときに、２つの画素列に対応した２つのコンパレータと２つのカウンタとを単位として、前記２つのコンパレータの比較結果の両方が第１論理のときに前記２つのカウンタの一方のカウンタの１桁目のカウント部を１／２クロック周期でカウントさせ、前記２つのコンパレータの比較結果の片方が第１論理のときに前記１桁目のカウント部を１クロック周期でカウントさせ、前記２つのコンパレータの比較結果の両方が第２論理のときに前記１桁目のカウント部のカウントを停止する
固体撮像装置の信号処理方法。
【請求項１６】
固体撮像装置と、
入射光を前記固体撮像装置の撮像面上に結像する光学系とを具備し、
前記固体撮像装置は、
光電変換素子を含む単位画素が行列状に配置された画素アレイ部に対して、画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を傾斜状の参照信号と比較することによって当該アナログ信号の大きさに対応した時間情報を持つ比較結果を出力するコンパレータと、
前記コンパレータから出力される前記時間情報を基に、１クロック周期で最下位桁に１を加算するカウント動作を行うことによってそのカウント値を前記アナログ信号の大きさに応じたディジタル信号として出力するカウンタと、
加算モードのときに、２つの画素列に対応した２つのコンパレータと２つのカウンタとを単位として、前記２つのコンパレータの比較結果の両方が第１論理のときに前記２つのカウンタの一方のカウンタの２桁目に１を加算し、前記２つのコンパレータの比較結果の片方が第１論理のときに前記一方のカウンタの１桁目に１を加算し、前記２つのコンパレータの比較結果の両方が第２論理のときに前記一方のカウンタの１桁目および２桁目に１を加算しない制御を行う制御部とを備えた
撮像装置。
【請求項１７】
固体撮像装置と、
入射光を前記固体撮像装置の撮像面上に結像する光学系とを具備し、
前記固体撮像装置は、
光電変換素子を含む単位画素が行列状に配置された画素アレイ部に対して、画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を傾斜状の参照信号と比較することによって当該アナログ信号の大きさに対応した時間情報を持つ比較結果を出力するコンパレータと、
前記コンパレータから出力される前記時間情報を基に、１クロック周期で最下位桁に１を加算するカウント動作を行うことによってそのカウント値を前記アナログ信号の大きさに応じたディジタル信号として出力するカウンタと、
加算モードのときに、３つ以上の画素列に対応した３つ以上のコンパレータと３つ以上のカウンタとを単位として、前記３つ以上のコンパレータの比較結果および前記３つ以上のカウンタの１つのカウンタの１桁目および２桁目の値を基に、当該１つのカウンタの１桁目〜３桁目に１を加算するか否かの制御を行う制御部とを備えた
撮像装置。
【請求項１８】
固体撮像装置と、
入射光を前記固体撮像装置の撮像面上に結像する光学系とを具備し、
前記固体撮像装置は、
光電変換素子を含む単位画素が行列状に配置された画素アレイ部に対して、画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を傾斜状の参照信号と比較することによって当該アナログ信号の大きさに対応した時間情報を持つ比較結果を出力するコンパレータと、
前記コンパレータから出力される前記時間情報を基に、１／２クロック周期で最下位桁に１を加算するカウント動作を行うことによってそのカウント値を前記アナログ信号の大きさに応じたディジタル信号として出力するカウンタと、
加算モードのときに、２つの画素列に対応した２つのコンパレータと２つのカウンタとを単位として、前記２つのコンパレータの比較結果の両方が第１論理のときに前記カウンタの一方のカウンタの２桁目に１／２クロック周期ごとに１を加算し、前記２つのコンパレータの比較結果の片方が第１論理のときに前記一方のカウンタの１桁目に１クロック周期ごとに１を加算し、前記２つのコンパレータの比較結果の両方が第２論理のときに前記一方のカウンタの２桁目に１を加算しない制御を行う制御部とを備えた
撮像装置。
【請求項１９】
固体撮像装置と、
入射光を前記固体撮像装置の撮像面上に結像する光学系とを具備し、
前記固体撮像装置は、
光電変換素子を含む単位画素が行列状に配置された画素アレイ部に対して、画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を傾斜状の参照信号と比較することによって当該アナログ信号の大きさに対応した時間情報を持つ比較結果を出力するコンパレータと、
前記コンパレータから出力される前記時間情報を基にカウント動作を行うことによってそのカウント値を前記アナログ信号の大きさに応じたディジタル信号として出力するカウンタと、
加算モードのときに、２つの画素列に対応した２つのコンパレータと２つのカウンタとを単位として、前記２つのコンパレータの比較結果の両方が第１論理のときに前記２つのカウンタの一方のカウンタの１桁目のカウント部を１／２クロック周期でカウントさせ、前記２つのコンパレータの比較結果の片方が第１論理のときに前記１桁目のカウント部を１クロック周期でカウントさせ、前記２つのコンパレータの比較結果の両方が第２論理のときに前記１桁目のカウント部のカウントを停止する制御を行う制御部とを備えた
撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の信号処理方法および撮像装置に関し、特に、いわゆるカラムＡＤＣ（アナログ-ディジタル変換)方式の固体撮像装置、当該固体撮像装置の信号処理方法および当該固体撮像装置を用いた撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置の一方式として、Ｘ−Ｙアドレス型固体撮像装置の一種である増幅型固体撮像装置、例えばＣＭＯＳ型（ＭＯＳ型を含む）の固体撮像装置（以下、「ＣＭＯＳイメージセンサ」と記述する）がある。このＣＭＯＳイメージセンサにおいて、カラム方式と呼ばれる技術が知られている。カラム方式では、光電変換素子を含む画素が行列状に２次元配置されてなる画素アレイ部に対して、画素列ごとに独立のカラム処理部が設けられている。そして、画素アレイ部の各画素から信号（画素信号）を画素行ごとに順次読み出してカラム処理部に一旦保持し、所定のタイミングで１行分の画素信号を順次読み出す。
【０００３】
また、カラム方式の一種として、ＡＤ変換（アナログ−ディジタル変換）機能をカラム処理部に持たせたカラムＡＤＣ方式がある。このカラムＡＤＣ方式では、アナログ画素信号をランプ（ＲＡＭＰ）波形の参照信号とコンパレータで比較することによって画素信号の大きさに対応した時間軸方向に大きさ（パルス幅）を持つパルス信号を生成する。そして、このパルス信号のパルス幅の期間において所定のクロックをカウンタでカウントし、そのカウント値を画素信号の大きさに応じたディジタル信号とすることによってＡＤ変換を行なう。
【０００４】
このようなカラムＡＤＣ方式のＣＭＯＳイメージセンサにおいて、フレームレートを上げる方法として、画素情報を間引いて（飛ばして）読み出すいわゆる間引き読み出しがある。しかし、間引き読み出しを行うと、光電変換して電荷を蓄積したにも拘わらず、当該蓄積した電荷が捨てられる画素があるために感度が低下する。この感度低下の問題を解決するために、従来は、単位画素から出力されるアナログの画素信号をカラムＡＤＣでディジタル値に変換するとともに、当該ディジタル値を垂直方向における複数の画素間で加算して読み出すようにしている（例えば、特許文献１参照）。
【０００５】
【特許文献１】特開２００５−２７８１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に記載の従来技術は、垂直方向においてだけ間引き読み出しおよび画素加算を実現するものであるために、フレームレートを上げるにも限界がある。水平方向においても間引き読み出しおよび画素加算を実現できれば、フレームレートをさらに上げることができる。ここで、水平方向における間引き読み出しおよび画素加算を実現する場合について考える。
【０００７】
水平方向において、間引き読み出しおよび画素加算を実現する方法としては、全ての画素列からの情報を水平出力した後、ディジタル信号処理部で画素加算を行う方法が考えられる。しかし、この方法だと、水平出力する情報量が減らないことから、フレームレートを向上できるのは、垂直方向の画素加算でフレームレートを上げた分だけであり、十分なフレームレートの向上が望めない。
【０００８】
そこで、本発明は、カラムＡＤＣにおいて水平方向での画素加算を実現し、水平出力する情報量の低減を可能にした固体撮像装置、当該固体撮像装置の信号処理方法および当該固体撮像装置を用いた撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明による固体撮像装置は、
光電変換素子を含む単位画素が行列状に配置された画素アレイ部に対して、画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を傾斜状の参照信号と比較することによって当該アナログ信号の大きさに対応した時間情報を持つ比較結果を出力するコンパレータと、
前記コンパレータから出力される前記時間情報を基に、１クロック周期で最下位桁に１を加算するカウント動作を行うことによってそのカウント値を前記アナログ信号の大きさに応じたディジタル信号として出力するカウンタと、
加算モードのときに、２つの画素列に対応した２つのコンパレータと２つのカウンタとを単位として、前記２つのコンパレータの比較結果の両方が第１論理のときに前記２つのカウンタの一方のカウンタの２桁目に１を加算し、前記２つのコンパレータの比較結果の片方が第１論理のときに前記一方のカウンタの１桁目に１を加算し、前記２つのコンパレータの比較結果の両方が第２論理のときに前記一方のカウンタの１桁目および２桁目に１を加算しない制御を行う制御部と
を備えている。
【００１０】
そして、上記構成の固体撮像装置は、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器において、その撮像素子（撮像デバイス）として用いられる。
【００１１】
上記構成の固体撮像装置または当該固体撮像装置を用いた撮像装置において、２つのカウンタの一方のカウンタで、２つのコンパレータの比較結果が共に第１論理（“Ｈ”レベルまたは“Ｌ”レベル）のときに２桁目に１を加算する。すなわち、クロックに同期して１クロック周期で１カウントする。これにより、カラム処理部内で水平方向の２画素加算を行うことができる。また、２つのコンパレータの比較結果の両方が第２論理のときは、１桁目および２桁目に１を加算しないようにする。
【００１２】
本発明による固体撮像装置の信号処理方法は、
光電変換素子を含む単位画素が行列状に配置された画素アレイ部に対して、画素列に対応して設けられ、前記単位画素から垂直信号線を通して出力されるアナログ信号を傾斜状の参照信号と比較することによって当該アナログ信号の大きさに対応した時間情報を持つ比較結果を出力するコンパレータと、
前記コンパレータから出力される前記時間情報を基に、１クロック周期で最下位桁に１を加算するカウント動作を行うことによってそのカウント値を前記アナログ信号の大きさに応じたディジタル信号として出力するカウンタとを備えた固体撮像装置において、
加算モードのときに、２つの画素列に対応した２つのコンパレータと２つのカウンタとを単位として、前記２つのコンパレータの比較結果の両方が第１論理のときに前記２つのカウンタの一方のカウンタの２桁目に１を加算し、前記２つのコンパレータの比較結果の片方が第１論理のときに前記一方のカウンタの１桁目に１を加算し、前記２つのコンパレータの比較結果の両方が第２論理のときに前記一方のカウンタの１桁目および２桁目に１を加算しない。
【００１３】
２つのカウンタの一方のカウンタで、２つのコンパレータの比較結果が共に第１論理（“Ｈ”レベルまたは“Ｌ”レベル）のときに２桁目に１を加算する。すなわち、クロックに同期して１クロック周期で１カウントする。これにより、カラム処理部内で水平方向の２画素加算を行うことができる。また、２つのコンパレータの比較結果の両方が第２論理のときは、１桁目および２桁目に１を加算しないようにする。
【発明の効果】
【００１４】
本発明によれば、カラム処理部内で水平方向の２画素加算を行うことができることにより、感度を維持しつつ水平出力する情報量を半分に低減できるために、フレームレートの向上および消費電力の低減を図ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
［システム構成］
図１は、本発明が適用される固体撮像装置、例えばＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。
【００１７】
図１に示すように、本適用例に係るＣＭＯＳイメージセンサ１０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部としては、例えば垂直駆動部１２、カラム処理部１３、水平駆動部１４およびシステム制御部１５が設けられている。
【００１８】
画素アレイ部１１には、入射する可視光をその光量に応じた電荷量に光電変換する光電変換素子を含む図示せぬ単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素の具体的な構成については後述する。
【００１９】
画素アレイ部１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図１では、画素駆動線１６について１本として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
【００２０】
垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成されている。ここでは、具体的な構成については図示を省略するが、垂直駆動部１２は、読出し走査系と掃出し走査系とを有する構成となっている。読出し走査系は、信号を読み出す単位画素について行単位で順に選択走査を行う。
【００２１】
一方、掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行して当該読出し行の単位画素の光電変換素子から不要な電荷を掃き出す（リセットする）掃出し走査を行う。この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００２２】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
【００２３】
垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１７の各々を通してカラム処理部１３に供給される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素２０から出力されるアナログ信号をディジタル信号に変換しつつ読み出すＡＤ変換機能を有する信号読出し回路部である。このカラム処理部１３の詳細な回路構成および回路動作については後述する。
【００２４】
水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３でディジタル化された画素信号が順番に出力される。
【００２５】
システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１２、カラム処理部１３および水平駆動部１４などの駆動制御を行う。
【００２６】
（単位画素の回路構成）
図２は、単位画素２０の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る単位画素２０は、光電変換素子、例えばフォトダイオード２１と、例えば転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタとを有する構成となっている。
【００２７】
ここでは、４つのトランジスタ２２〜２５として、例えばＮチャネルのＭＯＳトランジスタを用いている。ただし、ここで例示した転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００２８】
この単位画素２０に対して、画素駆動線１６として、例えば、転送線１６１、リセット線１６２および選択線１６３の３本の駆動配線が同一画素行の各画素について共通に設けられている。これら転送線１６１、リセット線１６２および選択線１６３の各一端は、垂直駆動部１２の各画素行に対応した出力端に、画素行単位で接続されている。
【００２９】
フォトダイオード２１は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。増幅トランジスタ２４のゲート電極と電気的に繋がったノード２６をＦＤ（フローティングディフュージョン）部と呼ぶ。
【００３０】
転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ部２６との間に接続されている。転送トランジスタ２２のゲート電極には、高レベル（例えば、Ｖｄｄレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）の転送パルスφＴＲＦが転送線１６１を介して与えられる。これにより、転送トランジスタ２２はオン状態となり、フォトダイオード２１で光電変換された光電荷をＦＤ部２６に転送する。
【００３１】
リセットトランジスタ２３は、ドレイン電極が画素電源Ｖｄｄに、ソース電極がＦＤ部２６にそれぞれ接続されている。リセットトランジスタ２３のゲート電極には、ＨｉｇｈアクティブのリセットパルスφＲＳＴがリセット線１６２を介して与えられる。これにより、リセットトランジスタ２３はオン状態となり、フォトダイオード２１からＦＤ部２６への信号電荷の転送に先立って、ＦＤ部２６の電荷を画素電源Ｖｄｄに捨てることによって当該ＦＤ部２６をリセットする。
【００３２】
増幅トランジスタ２４は、ゲート電極がＦＤ部２６に、ドレイン電極が画素電源Ｖｄｄにそれぞれ接続されている。そして、増幅トランジスタ２４は、リセットトランジスタ２３によってリセットした後のＦＤ部２６の電位をリセット信号（リセットレベル）Ｖｒｅｓｅｔとして出力する。増幅トランジスタ２４はさらに、転送トランジスタ２２によって信号電荷を転送した後のＦＤ部２６の電位を光蓄積信号（信号レベル）Ｖｓｉｇとして出力する。
【００３３】
選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に、ソース電極が垂直信号線１７にそれぞれ接続されている。選択トランジスタ２５のゲート電極には、Ｈｉｇｈアクティブの選択パルスφＳＥＬが選択線１６３を介して与えられる。これにより、選択トランジスタ２５はオン状態となり、単位画素２０を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線１７に中継する。
【００３４】
なお、選択トランジスタ２５については、画素電源Ｖｄｄと増幅トランジスタ２４のドレインとの間に接続した回路構成を採ることも可能である。
【００３５】
また、単位画素２０としては、上記構成の４つのトランジスタからなる画素構成のものに限られるものではない。例えば、増幅トランジスタ２４と選択トランジスタ２５とを兼用した３つのトランジスタからなる画素構成のものなどであっても良く、その画素回路の構成は問わない。
【００３６】
上記構成のＣＭＯＳイメージセンサ１０において、本発明は、ＡＤ変換機能を持つカラム処理部１３の回路構成および回路動作を特徴としている。以下に、カラム処理部１３の具体的な実施例について説明する。
【００３７】
（ＡＤ変換機能を持つカラム処理部の基本構成）
ＡＤ変換機能を持つカラム処理部１３の具体的な実施例について説明する前に、当該カラム処理部１３の基本的な構成および動作について説明する。
【００３８】
図３は、ＡＤ変換機能を持つカラム処理部１３の基本構成を示すブロック図である。ここでは、ｉ列目，ｉ＋１列目の２つの画素列についての回路構成を示している。ここで、２つの画素列ｉ，ｉ＋１は隣り合う画素列であることから、奇数列（または、偶数列）の画素列と偶数列（または、奇数列）の画素列とも言える。
【００３９】
図３に示すように、カラム処理部１３は、２つの画素列ｉ，ｉ＋１の各々に対応して設けられたコンパレータ３１ｉ，３１ｉ＋１とカウンタ３２ｉ，３２ｉ＋１とを有する構成となっている。
【００４０】
コンパレータ３１ｉ，３１ｉ＋１は、垂直信号線１７ｉ，１７ｉ＋１を通して入力されるアナログの画素信号Ｖｓｉｇ（ｉ），Ｖｓｉｇ（ｉ＋１）を各一方の入力とし、ＲＡＭＰ波形（傾斜状波形）の参照信号ＲＥＦを各他方の入力とする。参照信号ＲＥＦは、参照信号生成部（図示せず）から与えられる。コンパレータ３１ｉ，３１ｉ＋１は両入力を比較し、例えば、参照信号ＲＥＦに対して画素信号Ｖｓｉｇ（ｉ），Ｖｓｉｇ（ｉ＋１）が低いときに“Ｈ”レベル、高いときに“Ｌ”レベルの比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）を出力する。“Ｈ”レベルの比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）は、画素信号Ｖｓｉｇ（ｉ），Ｖｓｉｇ（ｉ＋１）の大きさに対応した時間軸方向に大きさ（時間情報／パルス幅）を持つパルス信号である。
【００４１】
カウンタ３２ｉ，３２ｉ＋１は、コンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が“Ｈ”レベルの期間において一定の周期のクロックＣＫに同期してカウント動作を行う。このカウント動作により、カウンタ３２ｉ，３２ｉ＋１は、カウント値を画素信号Ｖｓｉｇ（ｉ），Ｖｓｉｇ（ｉ＋１）の大きさに応じたディジタル信号として出力する。より具体的には、図４に示すように、カウンタ３２ｉ，３２ｉ＋１は、比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が“Ｈ”レベルのときはクロックＣＫに同期して１ずつカウントし、比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が“Ｌ”レベルのときはカウントしない。
【００４２】
上述したＡＤ変換機能を持つカラム処理部１３の基本構成を踏まえて、本発明の実施例１〜３に係るカラム処理部１３Ａ〜１３Ｃについて以下に説明する。
【００４３】
（実施例１）
図５は、実施例１に係るカラム処理部１３Ａの構成を示すブロック図であり、図中、図３と同等部分には同一符号を付して示している。ここでは、２つの画素列を単位とし、ｉ列目，ｉ＋１列目の２つの画素列についての回路構成を示している。
【００４４】
本実施例１に係るカラム処理部１３Ａは、２つの画素列ｉ，ｉ＋１の各々に対応して設けられたコンパレータ３１ｉ，３１ｉ＋１とカウンタ３２ｉ，３２ｉ＋１とを有する点では上述したカラム処理部１３と同じである。そして、カウンタ３２ｉ，３２ｉ＋１としては、カウンタのカウント動作の基準となるクロックＣＫの１周期で最下位桁に１が加算（１カウント）されるＳＤＲ(Single Data Rate)カウンタが用いられている。また、コンパレータ３１ｉ，３１ｉ＋１の構成および動作についても上述したカラム処理部１３の場合と同じである。
【００４５】
コンパレータ３１ｉ，３１ｉ＋１は、垂直信号線１７ｉ，１７ｉ＋１を通して入力されるアナログの画素信号Ｖｓｉｇ（ｉ），Ｖｓｉｇ（ｉ＋１）と、参照信号生成部（図示せず）から与えられるＲＡＭＰ波形の参照信号ＲＥＦとを比較する。そして、例えば、参照信号ＲＥＦに対して画素信号Ｖｓｉｇ（ｉ），Ｖｓｉｇ（ｉ＋１）が低いときに“Ｈ”レベル、高いときに“Ｌ”レベルの比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）を出力する。“Ｈ”レベルの比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）は、画素信号Ｖｓｉｇ（ｉ），Ｖｓｉｇ（ｉ＋１）の大きさに対応した時間軸方向に大きさ（パルス幅）を持つパルス信号である。
【００４６】
カウンタ３２ｉ，３２ｉ＋１は、１桁（最下位桁）目のカウント部３２１ｉ，３２１ｉ＋１、２桁目のカウント部３２２ｉ，３２２ｉ＋１、３桁目のカウント部３２３ｉ，３２３ｉ＋１、…を有する構成となっている。
【００４７】
実施例１に係るカラム処理部１３Ａは、コンパレータ３１ｉ，３１ｉ＋１およびカウンタ３２ｉ，３２ｉ＋１に加えて加算制御部３３を有している。加算制御部３３は、水平方向の画素加算を行う水平加算モードのときにアクティブ（例えば、“Ｈ”レベル）状態になる加算モード信号ＡＤＤ＿ＭＯＤＥに応答して動作状態となる。そして、加算制御部３３は、コンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の論理に基づいて、ｉ列目のカウンタ３２ｉの１桁目，２桁目のカウント部３２１ｉ，３２２ｉのカウント動作の制御を行う。
【００４８】
その具体例として、図６に示すように、コンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｌ”レベル（論理“０”）のときを考える。このとは、加算制御部３３は、ｉ列目のカウンタ３２ｉの１桁目のカウント部３２１ｉのクロックＣＫに同期したカウント動作を停止することで、ｉ列目のカウンタ３２ｉをカウント動作させないようにする。
【００４９】
コンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の一方が“Ｈ”レベル（論理“１”）のときには、当該“Ｈ”レベルの期間において、加算制御部３３は次の制御を行う。すなわち、加算制御部３３は、ｉ列目のカウンタ３２ｉの１桁目のカウント部３２１ｉをクロックＣＫに同期して１クロック周期で１ずつカウント動作させる制御を行う。これにより、ｉ列目のカウンタ３２ｉからは、ｉ行目、ｉ＋１行目の一方の画素列の画素から出力される画素信号の大きさに応じたディジタル値が出力される。
【００５０】
コンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｈ”レベルのときには、当該“Ｈ”レベルの期間において、加算制御部３３は次の制御を行う。すなわち、加算制御部３３は、ｉ列目のカウンタ３２ｉの２桁目のカウント部３２２ｉをクロックＣＫに同期して１クロック周期で１ずつカウント動作させる制御を行う。ここで、ｉ列目のカウンタ３２ｉにおいて、２桁目のカウント部３２２ｉをクロックＣＫに同期して１ずつカウント動作させるということは、１桁目のカウント部３２１ｉをクロックＣＫに同期して２ずつカウント動作させることと同じことである。
【００５１】
すなわち、１桁目のカウント部３２１ｉが２カウントすると桁上げが発生し、２桁目のカウント部３２２ｉが１カウントすることになる。また、１桁目のカウント部３２１ｉが２カウントするということは、ｉ行目、ｉ＋１行目の両方の画素列における同一行に属する２つの画素、即ち水平方向で隣り合う同色の２つの画素から出力される２つの画素信号を加算したことになる。
【００５２】
したがって、コンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｈ”レベルのときに、ｉ列目のカウンタ３２ｉからは、水平方向で隣り合う２つの画素の各画素信号を加算した信号の大きさに応じたディジタル値が出力される。これは、当該“Ｈ”レベルの期間において、加算制御部３３による制御の下に、２桁目のカウント部３２２ｉをクロックＣＫに同期して１クロック周期で１ずつカウント動作させることによる。
【００５３】
なお、水平加算モードのとき、加算制御部３３は、対とする２つのカウンタ３２ｉ，３２ｉ＋１のうち、画素加算に使わない方のカウンタのカウント動作、本例ではカウンタ３２ｉ＋１の各桁のカウント部のカウント動作を停止する制御を行う。こうすることによって消費電力を節約できる。
【００５４】
上記構成の実施例１に係るカラム処理部１３Ａの動作は、要約すると次の通りである。例えば図６に示すように、ｉ列目の画素信号Ｖｓｉｇ（ｉ）がｉ＋１列目の画素信号Ｖｓｉｇ（ｉ＋１）よりも大きいとした場合に、最初の状態では２つのコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｈ”レベルである。このため、当該“Ｈ”レベルにおいて、２桁目のカウント部３２２ｉがクロックＣＫに同期して１クロック周期で１ずつカウントする１カウント動作（１を加算する動作）を行う。これにより、水平方向で隣り合う同色の２つの画素間で画素加算が行われ、ｉ列目のカウンタ３２ｉからは画素加算後のディジタル値が出力される。
【００５５】
次に、ランプ波形の参照信号ＲＥＦがある程度低くなると、２つのコンパレータ３１ｉ，３１ｉ＋１の一方、本例ではコンパレータ３１ｉの比較結果Ｖｃｏ（ｉ）が“Ｌ”レベルになる。このため、他方のコンパレータ３１ｉ＋１の比較結果Ｖｃｏ（ｉ＋１）が“Ｈ”レベルの期間において、ｉ列目のカウンタ３２ｉの１桁目のカウント部３２１ｉがクロックＣＫに同期して１クロック周期で１カウント動作を行う。このときは画素加算が行われず、ｉ列目のカウンタ３２ｉからはｉ＋１列目の画素の信号の大きさに応じたディジタル値が出力される。
【００５６】
ランプ波形の参照信号ＲＥＦがさらに低くなり、コンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｌ”レベルになると、ｉ列目のカウンタ３２ｉでのカウント動作は行われなくなる。
【００５７】
以上の動作が、画素アレイ部１１の各画素２０で光電変換が行われない場合の暗信号、光電変換が行われたときの輝度信号の両方に対して行われる。
【００５８】
図７に、画素アレイ部１１の色フィルタ配列の一例を示す。このＲ（赤）Ｇ（緑）Ｂ（青）のベイヤー配列に対して、本実施例１に係るカラム処理部１３Ａを用いる。これにより、画素Ｂ２２と画素Ｂ４２の各暗信号・輝度信号同士、次いで画素Ｂ２４と画素Ｂ４４の各暗信号・輝度信号同士、…という具合に同一行に属する同色の画素について水平方向２の画素加算を行うことができる。
【００５９】
なお、図７のベイヤー配列に対して、コンパレータ３１およびカウンタ３２からなるＡＤ変換回路は、隣り合う２つの画素列を単位として１つずつ設けられる。そして、コンパレータ３１には２つの画素列の一方が切替えスイッチ（図示せず）によって選択的に入力されることになる。
【００６０】
上述したように、水平加算モードにおいて、コンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｈ”レベルのときに２桁目のカウント部３２２ｉを１クロック周期で１カウント動作させることで、以下の効果を得ることができる。すなわち、カラム処理部１３Ａ内で水平方向の２画素加算を実現できることで、感度を維持しつつ水平出力する情報量を半分に低減できるために、フレームレートの向上および消費電力の低減を図ることができる。
【００６１】
しかも、水平加算モードのときには、画素加算に使わない方のカウンタのカウント動作を停止するようにしているために、さらなる低消費電力化を図ることができる。また、本実施例１に係るカラム処理部１３Ａの技術によって水平加算された画素Ｂ２２と画素Ｂ４２の輝度信号情報−暗信号情報と、画素Ｂ２４と画素Ｂ４４の輝度信号情報−暗信号情報とを従来技術（例えば、特許文献１の技術）によって垂直加算することもできる。こうすることにより、水平・垂直の両方向における２画素加算を実現できるために、フレームレートのさらなる向上を図ることができる。
【００６２】
なお、本実施例１では、第１論理を“Ｈ”レベルとし、第２論理を“Ｌ”レベルとしている。そして、コンパレータ３１ｉ，３１ｉ＋１が、参照信号ＲＥＦに対して画素信号Ｖｓｉｇ（ｉ），Ｖｓｉｇ（ｉ＋１）が低いときに“Ｈ”レベル、高いときに“Ｌ”レベルの比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）を出力するとしたが、その論理が逆であっても良い。すなわち、参照信号ＲＥＦに対して画素信号Ｖｓｉｇ（ｉ），Ｖｓｉｇ（ｉ＋１）が低いときに“Ｌ”レベル（第１論理）、高いときに“Ｈ”レベル（第２論理）の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）を出力する構成であっても良い。
【００６３】
この場合は、コンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｌ”レベルのときに、当該“Ｌ”レベルにおいて、２桁目のカウント部３２２ｉがクロックＣＫに同期して１クロック周期で１カウントする動作を行うようにする。そして、比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｈ”レベルのときに、ｉ列目のカウンタ３２ｉのカウント動作を停止するようにすれば良い。
【００６４】
＜実施例１の変形例＞
実施例１では、２つの画素列ｉ，ｉ＋１を単位として、水平方向における同一行に属する同色の２つの画素について２画素加算を行うとした。この実施例１の変形例として、図８に示すように、３つの画素列ｉ−１，ｉ，ｉ＋１を単位として、水平方向における同一行に属する同色の３つの画素中２画素について２画素加算を行う構成を採ることも可能である。
【００６５】
実施例１の技術を用いて水平方向３画素中２画素加算を行うことで、本技術を使わない水平方向３画素中２画素加算の場合に比べて感度を維持しつつ水平出力の情報量を半分にできるために、フレームレートの向上および消費電力の低減を図ることができる。また、従来技術（例えば、特許文献１の技術）との組合せにより、実施例１の場合と同様に垂直方向における画素加算も可能である。
【００６６】
この変形例に係るカラム処理部１３Ａ´の構成を採る場合には、水平加算モードのときに、ｉ列目のカウンタ３２ｉの各桁のカウント部だけを動作させ、残りの２つの画素列ｉ−１，ｉ＋１のカウンタ３２ｉ−１，３２ｉ＋１についてはカウント動作を停止させる。この制御を行うことにより、さらなる低消費電力化を図ることができる。
【００６７】
また、同一行に属する同色の３つの画素中２画素について画素加算を行い、加算を行わないｉ−１列の１画素については、カウンタ３２ｉ−１のカウント動作にて通常のＡＤ変換を行い、水平出力後にディジタル信号処理部で加算する方法を採ることも考えられる。この場合、水平・垂直方向３×３画素フル加算を行う場合に対して、感度を維持しつつ水平出力の情報量を２／３にすることができるために、ある程度のフレームレートの向上が見込める。
【００６８】
（実施例２）
図９は、実施例２に係るカラム処理部１３Ｂの構成を示すブロック図であり、図中、図３と同等部分には同一符号を付して示している。ここでは、３つの画素列を単位とし、ｉ−１列目，ｉ列目，ｉ＋１列目の３つの画素列についての回路構成を示している。
【００６９】
本実施例２に係るカラム処理部１３Ｂは、３つの画素列ｉ−１，ｉ，ｉ＋１の各々に対応して設けられたコンパレータ３１ｉ−１，３１ｉ，３１ｉ＋１とカウンタ３２ｉ−１，３２ｉ，３２ｉ＋１とを有している。そして、水平方向における同一行に属する同色の３画素中３画素加算を実現する。本カラム処理部１３Ｂにおいても、カウンタ３２ｉ−１，３２ｉ，３２ｉ＋１として、ＳＤＲカウンタを用いている。また、コンパレータ３１ｉ，３１ｉ＋１の構成および動作についても先述したカラム処理部１３の場合と同じである。
【００７０】
実施例１に係るカラム処理部１３Ａの場合は、水平方向の２画素加算であることから、２画素の信号を加算するときに、１桁目のカウント部３２１ｉの値に関係なく無条件に、２桁目のカウント部３２２ｉで１カウントすることで２画素加算を実現できた。これに対して、３画素加算の場合は、１桁目，２桁目のカウント部３２１ｉ，３２２ｉによって１桁目〜３桁目のカウント部３２１ｉ〜３２３ｉで１カウント（１を加算）する必要があるか否かが変わってくる。
【００７１】
そこで、本実施例２に係るカラム処理部１３Ｂにおいて次のような制御を行う。加算制御部３３は、同一行に属する同色の３画素に対応するコンパレータ３１ｉ−１，３１ｉ，３１ｉ＋１の各比較結果Ｖｃｏ（ｉ−１），Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）と、１桁目，２桁目のカウント部３２１ｉ，３２２ｉの各値Ｒ１，Ｒ２とを入力とする。そして、これら入力に基づいて加算制御部３３は、１桁目〜３桁目のカウント部３２１ｉ〜３２３ｉでクロックＣＫに同期して１クロック周期で１カウント動作を行うか否かを制御する。
【００７２】
図１０に、コンパレータ３１ｉ−１，３１ｉ，３１ｉ＋１の各比較結果Ｖｃｏ（ｉ−１），Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）およびカウント部３２１ｉ，３２２ｉの各値Ｒ１，Ｒ２と、１桁目〜３桁目のカウント部３２１ｉ〜３２３ｉに対する制御との関係を示す。
【００７３】
図１０において、（Ａ）は１桁目のカウント部３２１ｉの値の変化を、（Ｂ）は２桁目のカウント部３２２ｉの値の変化を、（Ｃ）は３桁目のカウント部３２３ｉの値の変化をそれぞれ示している。なお、図１０では、コンパレータ３１ｉ−１，３１ｉ，３１ｉ＋１の各比較結果Ｖｃｏ（ｉ−１），Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）およびカウント部３２１ｉ，３２２ｉの各値Ｒ１，Ｒ２を、“Ｌ”レベルを論理“０”で、“Ｈ”レベルを論理“１”で記載している。
【００７４】
（Ａ）１桁目のカウント部３２１ｉについて
コンパレータ３１ｉ−１，３１ｉ，３１ｉ＋１の各比較結果Ｖｃｏ（ｉ−１），Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の論理が「０００」、「１１０」、「０１１」、「１０１」のときは、カウント部３２１ｉ，３２２ｉの各値Ｒ１，Ｒ２に関係なくカウント禁止とする。比較結果Ｖｃｏ（ｉ−１），Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の論理が「１００」、「０１０」、「１１１」、「００１」のときは、カウント部３２１ｉ，３２２ｉの各値Ｒ１，Ｒ２に関係なくクロックＣＫに同期して１クロック周期で１カウント動作を行う。
【００７５】
（Ｂ）２桁目のカウント部３２２ｉについて
コンパレータ３１ｉ−１，３１ｉ，３１ｉ＋１の各比較結果Ｖｃｏ（ｉ−１），Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の論理が「０００」のときは、カウント部３２１ｉ，３２２ｉの各値Ｒ１，Ｒ２に関係なくカウント禁止とする。比較結果Ｖｃｏ（ｉ−１），Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の論理が「１１０」、「０１１」、「１０１」のときは、カウント部３２１ｉ，３２２ｉの各値Ｒ１，Ｒ２に関係なくクロックＣＫに同期して１クロック周期で１カウント動作を行う。
【００７６】
そして、Ｖｃｏ（ｉ−１），Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の論理が「１００」、「０１０」、「００１」のときは、Ｒ１，Ｒ２が「００」または「０１」でカウント禁止とし、Ｒ１，Ｒ２が「１０」または「１１」で１カウント動作を行う。さらに、Ｖｃｏ（ｉ−１），Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の論理が「１１１」のときは、Ｒ１，Ｒ２が「１０」または「１１」でカウント禁止とし、Ｒ１，Ｒ２が「００」または「０１」で１カウント動作を行う。
【００７７】
（Ｃ）３桁目のカウント部３２３ｉについて
コンパレータ３１ｉ−１，３１ｉ，３１ｉ＋１の各比較結果Ｖｃｏ（ｉ−１），Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の論理が「０００」のときは、カウント部３２１ｉ，３２２ｉの各値Ｒ１，Ｒ２に関係なくカウント禁止とする。そして、Ｖｃｏ（ｉ−１），Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の論理が「１００」、「０１０」、「００１」のときは、Ｒ１，Ｒ２が「００」、「１０」または「０１」でカウント禁止とし、Ｒ１，Ｒ２が「１１」で１カウント動作を行う。
【００７８】
また、Ｖｃｏ（ｉ−１），Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の論理が「１１０」、「０１１」、「１０１」のときは、Ｒ１，Ｒ２が「００」または「１０」でカウント禁止とし、Ｒ１，Ｒ２が「１１」または「０１」で１カウント動作を行う。さらに、Ｖｃｏ（ｉ−１），Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の論理が「１１１」のときは、Ｒ１，Ｒ２が「００」でカウント禁止とし、Ｒ１，Ｒ２が「１０」、「１１」または「０１」で１カウント動作を行う。
【００７９】
なお、水平加算モードのとき、加算制御部３３は、組とする３つのカウンタ３２ｉ−１，３２ｉ，３２ｉ＋１のうち、画素加算に使わないカウンタのカウント動作を停止する制御を行うようにすれば、低消費電力化を図ることができる。本例の場合には、カウンタ３２ｉ−１，３２ｉ＋１の各桁のカウント部のカウント動作を停止する制御を行うようにすれば良い。
【００８０】
ここで、図１１に示すベイヤー配列において、加算中心を一定間隔にすると、信号処理用半導体ＤＳＰ(Digital Signal Processor)での処理が簡単になるので、加算中心の間隔を一定にするのが好ましい。何故ならば、３画素加算では、最終画像の代表座標点の色と元の色が同じためである。因みに、２画素加算では、最終画像の代表座標点の色と元の色が異なる。
【００８１】
図１１に示すベイヤー配列では、画素Ｂ４４と画素Ｂ６４と画素８４とを加算し、次いで、画素Ｒ１１と画素Ｒ３１と画素Ｒ５１とを加算する、というような順番で水平方向の３画素加算を行う。この３画素加算により、水平方向の加算中心（本例では、画素Ｂ６４と画素Ｒ３１とが加算中心）を一定の３画素間隔にすることができる。
【００８２】
なお、実施例１の場合と同様に、図１１のベイヤー配列に対して、コンパレータ３１およびカウンタ３２からなるＡＤ変換回路は、隣り合う２つの画素列を単位として１つずつ設けられる。そして。コンパレータ３１には２つの画素列の一方が切替えスイッチ（図示せず）によって選択的に入力される。
【００８３】
このとき、水平方向の加算中心を一定の３画素間隔にする画素加算を実行するに当たっては次のようにすれば良い。すなわち、隣り合う８本の画素列に対応した４個のＡＤ変換回路ｉ−２，ｉ−１，ｉ，ｉ＋１を単位とする。そして、赤（Ｒ）の画素の信号を読み出すときは一方側の３個のＡＤ変換回路ｉ−２，ｉ−１，ｉを用い、青（Ｂ）の画素の信号を読み出すときは他方側の３個のＡＤ変換回路ｉ−１，ｉ，ｉ＋１を用いるようにすれば良い。
【００８４】
また、図１１に示すベイヤー配列に対して、本実施例２に係るカラム処理部１３Ｂを用いることで、同一行に属する同色の画素について水平方向の３画素加算を行うことができる。具体的には、先ず、画素Ｂ４４と画素Ｂ６４と画素８４の各暗信号・輝度信号同士の３画素加算を行う。次いで、画素Ｂ４６と画素Ｂ６６と画素Ｂ８６との各暗信号・輝度信号同士の３画素加算を行う。次いで、画素Ｂ４８と画素Ｂ６８と画素Ｂ８８との各暗信号・輝度信号同士の３画素加算を行う。以降、同様にして、同一行に属する同色の画素について水平方向の３画素加算を行う。
【００８５】
上述したように、水平加算モードにおいて、コンパレータ３１ｉ−１，３１ｉ，３１ｉ＋１の各比較結果Ｖｃｏ（ｉ−１），Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）と、カウンタ３２ｉの１桁目，２桁目のカウント部３２１ｉ，３２２ｉの各値Ｒ１，Ｒ２とを用いる。そして、これらに基づいて１桁目〜３桁目のカウント部３２１ｉ〜３２３ｉでクロックＣＫに同期して１クロック周期で１カウント動作を行うか（１を加算するか）否かの制御を行うことで、以下の効果を得ることができる。すなわち、カラム処理部１３Ｂ内で水平方向の３画素加算を実現できることで、感度を維持しつつ水平出力する情報量を１／３に低減できるために、フレームレートの向上および消費電力の低減を図ることができる。
【００８６】
しかも、水平加算モードのときには、画素加算に使わないカウンタのカウント動作を停止するようにしているために、さらなる低消費電力化を図ることができる。また、本実施例２に係るカラム処理部１３Ｂの技術によって水平加算された輝度信号情報−暗信号情報同士を従来技術（例えば、特許文献１の技術）によって垂直加算することもできる。具体的には、画素Ｂ４４と画素Ｂ６４と画素Ｂ８４の輝度信号情報−暗信号情報と、画素Ｂ４６と画素Ｂ６６と画素Ｂ８６の輝度信号情報−暗信号情報と、画素Ｂ４８と画素Ｂ６８と画素Ｂ８８の輝度信号情報−暗信号情報とを垂直加算する。こうすることにより、水平・垂直の両方向における３画素加算を実現できるために、フレームレートのさらなる向上を図ることができる。
【００８７】
なお、本実施例２では、コンパレータ３１ｉ−１，３１ｉ，３１ｉ＋１が、参照信号ＲＥＦに対して画素信号Ｖｓｉｇ（ｉ−１），Ｖｓｉｇ（ｉ），Ｖｓｉｇ（ｉ＋１）が低いときに“Ｈ”レベル、高いときに“Ｌ”レベルの比較結果Ｖｃｏ（ｉ−１），Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）を出力するとしたが、その論理が逆であっても良い。すなわち、参照信号ＲＥＦに対して画素信号Ｖｓｉｇ（ｉ−１），Ｖｓｉｇ（ｉ），Ｖｓｉｇ（ｉ＋１）が高いときに“Ｈ”レベル、低いときに“Ｌ”レベルの比較結果Ｖｃｏ（ｉ−１），Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）を出力する構成であっても良い。
【００８８】
また、本実施例２では、３つの画素列に対応した３つのコンパレータ３１ｉ−１，３１ｉ，３１ｉ＋１と３つのカウンタ３２ｉ−１，３２ｉ，３２ｉ＋１とを単位とした。そして、３つのコンパレータ３１ｉ−１，３１ｉ，３１ｉ＋１の比較結果および３つのカウンタ３２ｉ−１，３２ｉ，３２ｉ＋１の１つのカウンタ３２ｉの１桁目および２桁目の値を基に、当該１つのカウンタ３２ｉの１桁目〜３桁目に１を加算するか否かの制御を行うとした。しかし、３つの画素列を単位とする場合に限られるものではなく、基本的に３つの画素列を単位とする場合と同様の考え方で、４つ以上の画素列を単位とする場合にも適用可能である。
【００８９】
（実施例３）
図１２は、実施例３に係るカラム処理部１３Ｃの構成を示すブロック図であり、図中、図３と同等部分には同一符号を付して示している。ここでは、ｉ列目，ｉ＋１列目の２つの画素列についての回路構成を示している。
【００９０】
本実施例３に係るカラム処理部１３Ｃは、２つの画素列ｉ，ｉ＋１の各々に対応して設けられたコンパレータ３１ｉ，３１ｉ＋１とカウンタ３２ｉ，３２ｉ＋１とを有する点では実施例１に係るカラム処理部１３Ａと同じである。以下、画素列ｉを偶数列、画素列ｉ＋１を奇数列と呼ぶ場合もある。
【００９１】
実施例１に係るカラム処理部１３Ａでは、カウンタ３２ｉ，３２ｉ＋１として、クロックＣＫの１周期で最下位桁に１が加算（１カウント）されるＳＤＲカウンタを用いるようにしていた。これに対し、実施例３に係るカラム処理部１３Ｃでは、カウンタ３２ｉ，３２ｉ＋１として、クロックＣＫの１／２周期で最下位桁に１が加算されるＤＤＲ(Double Data Rate)カウンタを用いているようにしている。ＤＤＲカウンタを用いることにより、ＳＤＲカウンタを用いる場合に比較して、クロックＣＫの１／２クロックの速度で同じＡＤ変換動作を実現できる利点がある。
【００９２】
そして、本実施例３に係るカラム処理部１３Ｃにおいて、カウンタ３２ｉは、加算制御部３３による制御の下に次のような動作を行うことを特徴としている。すなわち、カウンタ３２ｉにおいて、２つのコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｈ”レベルのときに２桁目のカウント部３２２ｉがクロックＣＫに同期して１／２クロック周期で１カウント動作を行う。また、比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の片方のみが“Ｈ”レベルのときに２桁目のカウント部３２２ｉがクロックＣＫに同期して１クロック周期で１カウント動作を行う。そして、比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｌ”レベルのときに２桁目のカウント部３２２ｉがカウント動作を行わない。
【００９３】
なお、図１２には、本実施例３に係るカラム処理部１３Ｃの概念をブロック図にて簡略化して示しているに過ぎない。
【００９４】
＜偶数列のＬＳＢ回路＞
図１３は、ＬＳＢ（Least Significant Bit）カウント部（偶数列ＬＳＢ回路）３２１ｉの具体的な回路構成の一例を示すブロック図である。本例に係るＬＳＢカウント部３２１ｉは、ラッチ４０，４１，４２、第１正転／反転回路４３、インバータ４４，４５、第２正転／反転回路４６およびアップ／ダウン制御部４７を有する構成となっている。
【００９５】
ラッチ回路４０は、加算制御部３３から与えられる制御信号ＣＯＢ０に応答してクロックＣＫをラッチする。ラッチ回路４１は、加算制御部３３から与えられる制御信号ＣＯＢ１に応答してクロックＣＫをラッチする。ラッチ回路４１でラッチされたクロックＣＫは、第１正転／反転回路４３の入力ノードＬＴに与えられる。ラッチ回路４２でラッチされたクロックＣＫは制御信号ａｆｆとして、またインバータ４５で反転されて反転制御信号ａｆｆｘとして第１正転／反転回路４３に供給される。
【００９６】
ここで、加算制御部３３の具体的な構成について説明する。加算制御部３３は、ＯＲ回路３３１とＡＮＤ回路３３２を有する構成となっている。ＯＲ回路３３１は、２つのコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）を２入力とし、これら比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の少なくとも一方が“Ｈ”レベルのときに制御信号ＣＯＢ０を出力する。ＡＮＤ回路３３２は、２つのコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）を２入力とし、これら比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｈ”レベルのときに制御信号ＣＯＢ１を出力する。
【００９７】
これにより、ラッチ回路４０は、コンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の少なくとも一方が“Ｈ”レベルのときに、ＯＲ回路３３１から出力される制御信号ＣＯＢ０に応答してクロックＣＫをラッチする。ラッチ回路４１は、２つのコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｈ”レベルのときに、ＡＮＤ回路３３２から出力される制御信号ＣＯＢ１に応答してクロックＣＫをラッチする。
【００９８】
第１正転／反転回路４３は、ラッチ回路４０でラッチ後のクロックＣＫについて、極性をそのままの状態（正転）で転送（正転転送）するか、反転させて転送（反転転送）するかの制御を行う。その制御は、ラッチ回路４１から与えられる制御信号ａｆｆおよび反転制御信号ａｆｆｘに基づいて行われる。
【００９９】
図１４に、第１正転／反転回路４３の入力ノードＬＴの電位、反転制御信号ａｆｆｘの電位および第１正転／反転回路４３の出力ノードＦＯの電位の変化の様子を示す。
【０１００】
図１４（Ａ）と図１４（Ｂ）とは、２つのコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｈ”レベルの状態から片方だけが“Ｈ”レベルの状態に移行するときのタイミングが異なっている。具体的には、図１４（Ａ）と図１４（Ｂ）とは、入力ノードＬＴに与えられるクロックＣＫの１／２クロック分だけタイミングがずれている。
【０１０１】
ここで、２つのコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｌ”レベルのときの出力ノードＦＯの値（“Ｈ”レベル／“Ｌ”レベル）がＬＳＢカウント部３２１ｉ最終的なカウント結果となる。そして、比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｈ”レベルの状態から片方だけが“Ｈ”レベルの状態へ移行するときのタイミングが１／２クロック分ずれるということは、カウント値が“１”違うことを意味する。
【０１０２】
図１４（Ａ）において、２つの比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｈ”レベルのときは、反転制御信号ａｆｆｘは入力ノードＬＴに与えられるクロックＣＫと同相のクロックとなる。そして、制御信号ａｆｆおよび反転制御信号ａｆｆｘによる制御により、第１正転／反転回路４３は、入力ノードＬＴの“Ｌ”レベルを正転転送し、“Ｈ”レベルを反転転送する。これにより、出力ノードＦＯの電位は常に“Ｌ”レベルになる。
【０１０３】
２つの比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の片方だけが“Ｈ”レベルのときは、反転制御信号ａｆｆｘは両方が“Ｈ”レベルの状態からの移行時の“Ｌ”レベルがそのまま保持される。そして、制御信号ａｆｆおよび反転制御信号ａｆｆｘによる制御により、第１正転／反転回路４３は常に正転転送となる。これにより、入力ノードＬＴに与えられるクロックＣＫがそのまま出力ノードＦＯに伝達される。
【０１０４】
２つの比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｌ”レベルのときは、反転制御信号ａｆｆｘは片方だけが“Ｈ”レベルの状態からの移行時の“Ｌ”レベルがそのまま保持される。そして、制御信号ａｆｆおよび反転制御信号ａｆｆｘによる制御により、第１正転／反転回路４３は常に正転転送となる。これにより、入力ノードＬＴの“Ｌ”レベルがそのまま出力ノードＦＯに伝達される。
【０１０５】
なお、ここでは、２つの比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の片方だけが“Ｈ”レベルの状態から両方が“Ｌ”レベルの状態に移行するときに、入力ノードＬＴの電位が“Ｌ”レベルに固定の場合を例に挙げたが、“Ｈ”レベルに固定の場合もある。この場合は、入力ノードＬＴの“Ｈ”レベルがそのまま“Ｈ”レベルとして出力ノードＦＯに伝達される。
【０１０６】
２つの比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の片方だけが“Ｈ”レベルのときは、反転制御信号ａｆｆｘは両方が“Ｈ”レベルの状態からの移行時の“Ｈ”レベルがそのまま保持される。そして、制御信号ａｆｆおよび反転制御信号ａｆｆｘによる制御により、第１正転／反転回路４３は常に反転転送となる。これにより、入力ノードＬＴに与えられるクロックＣＫが反転されて出力ノードＦＯに伝達される。
【０１０７】
２つの比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｌ”レベルのときは、反転制御信号ａｆｆｘは片方だけが“Ｈ”レベルの状態からの移行時の“Ｈ”レベルがそのまま保持される。そして、制御信号ａｆｆおよび反転制御信号ａｆｆｘによる制御により、第１正転／反転回路４３は常に反転転送となる。これにより、入力ノードＬＴの“Ｌ”レベルが反転されて出力ノードＦＯに伝達される。
【０１０８】
なお、ここでは、２つの比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の片方だけが“Ｈ”レベルの状態から両方が“Ｌ”レベルの状態に移行するときに、入力ノードＬＴの電位が“Ｌ”レベルに固定の場合を例に挙げたが、“Ｈ”レベルに固定の場合もある。この場合は、入力ノードＬＴの“Ｈ”レベルが反転されて“Ｌ”レベルとして出力ノードＦＯに伝達される。
【０１０９】
第２正転／反転回路４６は、第１正転／反転回路４３で正転転送または反転転送され、インバータ４４で反転されたクロックＣＫについて、再度正転転送するか反転転送するかの制御を行う。その制御はラッチ回路４２のラッチ内容に基づいて行われる。ラッチ回路４２は、制御信号ＦＬＩＰＬＳＢを“Ｌ”→“Ｈ”→“Ｌ”と変化させる際に“Ｌ”→“Ｈ”に変化したときの第２正転／反転回路４５の出力側のノードＰＤの電位の状態（“Ｈ”レベル／“Ｌ”レベル）を保持する。制御信号ＦＬＩＰＬＳＢは、ラッチ回路４２および後述するラッチ回路６２１（図１６参照）を制御するための信号であり、図１のシステム制御部１５で生成される。
【０１１０】
カウンタ３２ｉは、暗信号と輝度信号とをカウントする。このとき、制御信号ＦＬＩＰＬＳＢは、暗信号についてカウント終了時の状態をラッチし、輝度信号のカウントをクロックＣＫの“Ｌ”→“Ｈ”の変化で開始するか、“Ｈ”→“Ｌ”の変化で開始するかを制御する。ここで、制御信号ＦＬＩＰＬＳＢは、状態をラッチするタイミングを決定する。したがって、制御信号ＦＬＩＰＬＳＢは、一例として、暗信号をカウントし終わった後、輝度信号をカウントし始める前に“Ｌ”→“Ｈ”→“Ｌ”と変化する。
【０１１１】
これにより、第２正転／反転回路４６は、制御信号ＦＬＩＰＬＳＢが“Ｌ”→“Ｈ”に変化し、その後“Ｈ”→“Ｌ”と再び“Ｌ”レベルになったときに、インバータ４４を介して入力されるクロックＣＫについて、正転転送するか反転転送するかを制御する。
【０１１２】
この第２正転／反転回路４６の作用により、画素２０から光電変換が行われない状態で出力される暗信号をＡＤ変換し終わった状態でノードＰＤの電位が“Ｈ”レベルの場合には、ノードＰＤの電位が“Ｈ”→“Ｌ”の変化から始まるように制御できる。また、暗信号をＡＤ変換し終わった状態でノードＰＤの電位が“Ｌ”レベルの場合には、ノードＰＤの電位が“Ｌ”→“Ｈ”の変化から始まるように制御できる。
【０１１３】
アップ／ダウン制御部４７は、アップカウントにするかダウンカウントにするかの制御を行う。１段目のカウント部３２１ｉの出力であるアップ／ダウン制御部４７の出力ＣＯＵＴは、２段目のカウント部３２２ｉに伝達される。
【０１１４】
＜２段目のカウント部＞
図１５は、画素列ｉの２段目のカウント部３２２ｉの回路構成の一例を示すブロック図である。本例に係る２段目のカウント部３２２ｉは、２段縦続接続されたフリップフロップ（ＦＦ）５１，５２と、アップ／ダウン制御部５３と、カウンタの記憶内容を保持する保持部５４とを有し、１段目のカウント部３２１ｉの出力ＣＯＵＴを入力ＣＩＮとしている。入力ＣＩＮは、インバータ５５で反転されて逆相クロックｘｃｋとして、インバータ５６でさらに反転されて正相クロックｃｋとしてフリップフロップ５１，５２に与えられる。
【０１１５】
フリップフロップ５１，５２は、セット（ＳＥＴ）端子に入力される制御信号ＲＨＡ，ＸＲＬＡと、リセット（ＲＥＳＥＴ）端子に入力される制御信号ＲＨＢ，ＸＲＬＢとによって記憶状態を外部から制御可能な構成となっている。アップ／ダウン制御部５３は、アップカウントにするかダウンカウントにするかを制御する。ここで、アップカウントモードは輝度信号をＡＤ変換する際に用い、ダウンカウントモードは暗信号をＡＤ変換する際に用いる。
【０１１６】
保持部５４は、アップカウントとダウンカウントとを切り替える際にフリップフロップ５１，５２によるカウンタの記憶内容を保持する。アップカウントとダウンカウントとを切り替える際は、制御信号ＣＴＨＬＤを“Ｈ”レベル、制御信号ｘＣＴＨＬＤを“Ｌ”レベルとし、カウンタの記憶内容が変化しないようにする。
【０１１７】
入力ＣＩＮに基づく正相クロックｃｋおよび逆相クロックｘｃｋは、偶数列ｉのコンパレータ３１ｉの比較結果Ｖｃｏ（ｉ）と共に、制御クロック生成部５７に入力される。制御クロック生成部５７は、加算制御部３３のＡＮＤ回路３３２から出力される制御信号ＣＯＢ１およびクロックｃｋ，ｘｃｋの論理に基づいて制御パルスＣＧ１，ＣＧ２およびそれらの反転制御パルスＸＣＧ１，ＸＣＧ２を生成する。
【０１１８】
具体的には、逆相クロックｘｃｋと制御信号ＣＯＢ１の両方が“Ｈ”レベルの場合は制御パルスＣＧ１を“Ｈ”レベル、反転制御パルスＸＣＧ１を“Ｌ”レベルとする。それ以外の場合は、制御パルスＣＧ１を“Ｌ”レベル、反転制御パルスＸＣＧ１を“Ｈ”レベルとする。また、正相クロックｃｋと制御信号ＣＯＢ１の両方が“Ｈ”レベルの場合は制御パルスＣＧ２を“Ｈ”レベル、反転制御パルスＸＣＧ２を“Ｌ”レベルとする。それ以外の場合は、制御パルスＣＧ２を“Ｌ”レベル、反転制御パルスＸＣＧ２を“Ｈ”レベルとする。これら制御パルスＣＧ１，ＸＣＧ１およびＣＧ２，ＸＣＧ２はＦＦ制御部５８に与えられる。
【０１１９】
ＦＦ制御部５８は、制御パルスＣＧ１，ＸＣＧ１およびＣＧ２，ＸＣＧ２に基づいて先述した制御信号ＲＨＡ，ＸＲＬＡと制御信号ＲＨＢ，ＸＲＬＢを生成してフリップフロップ５１，５２の記憶状態を外部から制御する。具体的には、制御パルスＣＧ１が“Ｈ”レベル、制御パルスＸＣＧ１が“Ｌ”レベルの場合は、制御信号ＲＨＡ，ＸＲＬＡとして奇数列ｉ＋１の１段目のカウント部３２１ｉ＋１の値ＬＳＢ２ＩＮを出力する。また、制御パルスＣＧ１が“Ｌ”レベル、制御パルスＸＣＧ１が“Ｈ”レベルの場合は、制御信号ＲＨＡとして外部から与えられる制御信号ＲＨを、制御信号ＸＲＬＡとして外部から与えられる制御信号ＸＲＬをそれぞれ出力する。
【０１２０】
制御パルスＣＧ２が“Ｈ”レベル、制御パルスＸＣＧ２が“Ｌ”レベルの場合は、制御信号ＲＨＢ，ＸＲＬＢとして奇数列ｉ＋１の１段目のカウント部３２１ｉ＋１の値ＬＳＢ２ＩＮを出力する。また、制御パルスＣＧ２が“Ｌ”レベル、制御パルスＸＣＧ２が“Ｈ”レベルの場合は、制御信号ＲＨＢとして外部から与えられる制御信号ＲＨを、制御信号ＸＲＬＢとして外部から与えられる制御信号ＸＲＬをそれぞれ出力する。
【０１２１】
ここで、水平非加算モード時、水平加算モード時のうち、コンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の少なくとも一方が“Ｌ”レベルとなる期間では、制御信号ＲＨＡ，ＲＨＢとして制御信号ＲＨが出力される。また、制御信号ＸＲＬＡ，ＸＲＬＢとして制御信号ＸＲＬが出力される。この状態では、外部から与えられる制御信号ＲＨ，ＸＲＬによってフリップフロップ５１，５２の状態を初期化することができる。
【０１２２】
制御信号ＲＨ，ＸＲＬを共に“Ｈ”レベルにすることにより、フリップフロップ５１，５２の各出力ノードｓｌａ１，ｍｓａ１の各電位を共に“Ｌ”レベルに初期化することができる。また、制御信号ＲＨ，ＸＲＬを共に“Ｌ”レベルにすることにより、フリップフロップ５１，５２の各出力ノードｓｌａ１，ｍｓａ１の各電位を共に“Ｈ”レベルに初期化することができる。初期化動作ではない通常動作のときは制御信号ＲＨを“Ｌ”レベルとし、制御信号ＸＲＬを“Ｈ”レベルとして用いる。
【０１２３】
水平非加算モード時、水平加算モード時のうち、コンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の少なくとも一方が“Ｌ”レベルとなる期間に、制御信号ＲＨを“Ｌ”レベル、制御信号ＸＲＬを“Ｈ”レベルとする。これにより、入力ＣＩＮとして１段目のカウント部３２１ｉの出力ＣＯＵＴを受け取る通常のカウンタの２桁目のカウント部３２２ｉとして動作する。したがって、水平加算モード時に２つのコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の片方のみが“Ｈ”レベルのときにカウンタの２桁目に１クロック周期ごとに１が加算されるように動作（１カウント動作）する。
【０１２４】
また、２つのコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｌ”レベルの場合は入力ＣＩＮが“Ｈ”レベルまたは“Ｌ”レベルに固定される。したがって、水平加算モード時に２つのコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｌ”レベルの場合にカウンタの２桁目に加算されないように動作する。
【０１２５】
水平加算モード時のうちコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｈ”レベルとなる期間は、以下のように動作する。逆相クロックｘｃｋが“Ｈ”レベル、正相クロックｃｋが“Ｌ”レベルの場合は、制御信号ＲＨＡ，ＸＲＬＡとして奇数列ｉ＋１の１段目のカウント部３２１ｉ＋１の値ＬＳＢ２ＩＮが出力される。そして、フリップフロップ５１の出力ノードｓｌａ１に当該値ＬＳＢ２ＩＮの逆の値を代入（セット）する。これにより、フリップフロップ５１の内部のノードｓｌａ０も書き換え、ｓｌａ１→ｍｓａ０→ｍｓａｌ→ｄｉｎと論理反転して転送し、ノードｍｓａ０，ｍｓａ１，ｄｉｎも書き換え、２段目のカウント部３２２ｉの値ＬＳＢ２ＯＵＴも書き換えることができる。
【０１２６】
逆相クロックｘｃｋが“Ｌ”レベル、正相クロックｃｋが“Ｈ”レベルの場合は、制御信号ＲＨＢ，ＸＲＬＢとして奇数列ｉ＋１の１段目のカウント部３２１ｉ＋１の値ＬＳＢ２ＩＮが出力される。そして、フリップフロップ５２の出力ノードｍｓａ１に当該値ＬＳＢ２ＩＮの逆の値を代入（セット）する。こうすることで、フリップフロップ５２の内部のノードｍｓａ０も書き換えることができる。また、ｍｓａｌ→ｄｉｎ→ｓｌａ０→ｓ１ａ１と論理反転して転送することで、ノードｄｉｎ，ｓｌａ０，ｓｌａ１も書き換えることができ、２段目のカウント部３２２ｉの値ＬＳＢ２ＯＵＴも書き換えることができる。
【０１２７】
したがって、水平加算モード時のうちコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｈ”レベルとなる期間は、カウント部３２１ｉ＋１の値ＬＳＢ２ＩＮをカウント部３２２ｉの値ＬＳＢ２ＯＵＴに書き込むことができる。コンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｈ”レベルのときに、奇数列ｉ＋１の１段目のカウント部３２１ｉ＋１の値ＬＳＢ２ＩＮに、カウンタの２桁目に１／２クロック周期ごとに1が加算されるように動作させる。すると、２つのコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｈ”レベルのときにカウンタの２桁目に１／２クロック周期ごとに１が加算されるように動作させることができる。
【０１２８】
＜奇数列のＬＳＢ回路＞
図１６は、画素列ｉ＋１のＬＳＢカウント部（奇数列ＬＳＢ回路）３２１ｉ＋１の具体的な回路構成の一例を示すブロック図である。本例に係るＬＳＢカウント部３２１ｉ＋１は、ラッチ部６１、整合制御部６２、停止制御部６３、アップ／ダウン制御部６４および選択部６５を有する構成となっている。
【０１２９】
ラッチ部６１には、加算制御部３３のＡＮＤ回路３３２から出力される制御信号ＣＯＢ２とクロックＣＫとが入力される。ラッチ部６１は、制御信号ＣＯＢ２が“Ｈ”レベルから“Ｌ”レベルに遷移したときの状態を保持する。
【０１３０】
ここで、制御信号ＣＯＢ２は、ＬＳＢカウント部３２１ｉで用いる制御信号ＣＯＢ１に対応する信号である。制御信号ＣＯＢ１は、加算を行わない場合に常に“Ｌ”レベルになる。これに対して、制御信号ＣＯＢ２は、加算を行わない場合にコンパレータ３１ｉ＋１の比較結果Ｖｃｏ（ｉ＋１）になる。
【０１３１】
整合制御部６２は、前回のカウント結果との整合性を取るために出力を“Ｈ”レベルから始めるか“Ｌ”レベルから始めるかを制御し、また、そのための情報をラッチ回路６２１に保持する。具体的には、整合制御部６２は、制御信号ＦＬＩＰＬＳＢが“Ｌ”→“Ｈ”→“Ｌ”と変化する際に“Ｌ”→“Ｈ”に変化したときのノードＬＡＴＩＮ１の電位（“Ｈ”レベル／“Ｌ”レベル）の状態を見る。そして、この状態により、制御信号ＦＬＩＰＬＳＢを“Ｈ”→“Ｌ”と再び“Ｌ”レベルとしたときにノードＬＴの信号をノードＦＯに正転転送するか反転転送するかを制御する。
【０１３２】
停止制御部６３は、加算モード時に２桁目以降のカウント部３２２ｉ＋１，…を停止させるように制御する。具体的には、停止制御部６３は、加算モード信号ＡＤＤ＿ＭＯＤＥが“Ｈ”レベル、反転加算モード信号ＸＡＤＤ＿ＭＯＤＥが“Ｌ”レベルのときにノードＰＤを負側の電源電位ＶＳＳに接続し、ノードＰＤの電位を“Ｌ”レベルに固定する。こうすることにより、加算モード時にカウンタの奇数列ｉ＋１のＬＳＢカウント部３２１ｉ＋１から２桁目以降を停止させる。これによって消費電力を節約できる。
【０１３３】
アップ／ダウン制御部６４は、アップ／ダウン切替え制御信号ＵＤＳＬ，ＸＵＤＳＬによってアップカウントにするかダウンカウントにするかの制御を行う。
【０１３４】
選択部６５は、整合制御部６２のノードＬＡＴＩＮ１に奇数列ｉ＋１の１段目のカウント部３２１ｉ＋１の値ＬＳＢ２ＩＮを伝達するか、偶数列ｉの２段目のカウント部３２２ｉの値ＬＳＢ２ＯＵＴを伝達するかを選択する。
【０１３５】
具体的には、選択部６５は、加算モード信号ＡＤＤ＿ＭＯＤＥが“Ｌ”レベル、反転加算モード信号ＸＡＤＤ＿ＭＯＤＥが“Ｈ”レベルのときに、ノードＬＡＴＩＮ１に対して奇数列ｉ＋１の１段目のカウント部３２１ｉ＋１の値ＬＳＢ２ＩＮを伝達する。したがって、水平非加算モード時には通常のカウンタＬＳＢ回路として動作し、奇数列ｉ＋１のＬＳＢから２桁目のカウント部３２２ｉ＋１に入力される。
【０１３６】
また、選択部６５は、加算モード信号ＡＤＤ＿ＭＯＤＥが“Ｈ”レベル、反転加算モード信号ＸＡＤＤ＿ＭＯＤＥが“Ｌ”レベルのときに、ノードＬＡＴＩＮ１に対して偶数列ｉの２段目のカウント部３２２ｉの値ＬＳＢ２ＯＵＴを伝達する。したがって、水平加算モード時にもＬＳＢ回路として動作するが、奇数列ｉ＋１の１段目のカウント部３２１ｉ＋１の値ＬＳＢ２ＩＮは、偶数列ｉの１桁目のカウント部３２１ｉから２桁目のカウント部３２２ｉに入力する。
【０１３７】
これにより、１段目のカウント部３２１ｉ＋１の値ＬＳＢ２ＩＮは、制御信号ＲＨＡ，ＸＲＬＡ，ＲＨＢ，ＸＲＬＢ（図１５参照）としてフリップフロップ５１，５２の中に直接代入される。このようにして、２つの比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｈ”レベルのときに、偶数列ｉのカウンタ３２ｉの２桁目のカウント部３２２ｉに１／２クロック周期ごとに１が加算されるように動作（１カウント動作）させることができる。
【０１３８】
整合制御部６２および選択部６５の作用により、水平非加算モード時は、暗信号をＡＤ変換し終わった状態で奇数列ｉ＋１の１段目のカウント部３２１ｉ＋１の値ＬＳＢ２ＩＮが“Ｈ”の場合は、当該値ＬＳＢ２ＩＮが“Ｈ”→“Ｌ”の変化から始まる制御となる。暗信号をＡＤ変換し終わった状態でカウント部３２１ｉ＋１の値ＬＳＢ２ＩＮが“Ｌ”の場合は、当該値ＬＳＢ２ＩＮが“Ｌ”→“Ｈ”の変化から始まる制御となる。
【０１３９】
水平加算モード時は、暗信号をＡＤ変換し終わった状態で偶数列ｉの２段目のカウント部３２２ｉの値ＬＳＢ２ＯＵＴが“Ｈ”の場合は、当該値ＬＳＢ２ＯＵＴが“Ｈ”→“Ｌ”の変化から始まる制御となる。暗信号をＡＤ変換し終わった状態でカウント部３２２ｉの値ＬＳＢ２ＯＵＴが“Ｌ”の場合は、当該値ＬＳＢ２ＯＵＴが“Ｌ”→“Ｈ”の変化から始まる制御となる。
【０１４０】
なお、水平加算モード時において、偶数列ｉの１段目のカウント部３２１ｉ中のラッチ回路４２は暗信号をカウント終了後、輝度信号をカウント開始までの間、最下位ビットを記憶する。また、奇数列ｉ＋１の１段目のカウント部３２１ｉ＋１の中のラッチ回路６２１は、暗信号をカウント終了後、輝度信号をカウント開始までの間、最下位ビットから２ビット目を記憶する。
【０１４１】
以上説明した本実施例３に係るカラム処理部１３Ｃによれば、実施例１，２に係るカラム処理部１３Ａ，１３Ｂと同様に、カラム処理部１３Ｃ内で水平方向の画素加算を行うことによって感度を維持しつつ水平出力する情報量を低減できる。したがって、フレームレートの向上および消費電力の低減を図ることができる。これに加えて、以下のような作用効果を得ることができる。
【０１４２】
本実施例３に係るカラム処理部１３Ｃでは、２つのコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の片方のみが“Ｈ”レベルのときにクロックＣＫに同期したクロックｃｋ，ｘｃｋをクロック端子に受ける。そして、比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｈ”レベルのときにセット端子とリセット端子にクロックＣＫに同期した制御信号ＲＨ，ＸＲＬを受ける２つのフリップフロップ５１，５２を用いるようにしている。これにより、比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｈ”レベルのときにカウンタ３２ｉの２桁目のカウント部３２２ｉをクロックＣＫの１／２クロック周期で１カウント動作させることができる。また、比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の片方のみが“Ｈ”レベルのときにカウンタ３２ｉの２桁目のカウント部３２２ｉをクロックＣＫの１クロック周期で１カウント動作させることができる。
【０１４３】
また、２つのコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｈ”レベルのときにクロックＣＫを通し、少なくとも片方が“Ｌ”レベルのときに現在の信号レベルを保持する回路（図１３のラッチ回路４１）を持っている。さらに、比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の少なくとも片方が“Ｈ”レベルのときにクロックＣＫを通し、両方が“Ｌ”レベルのときに現在の信号レベルを保持する回路（図１３のラッチ回路４０）を持っている。そして、これら２つの回路から、比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の片方のみが“Ｈ”レベルのときにのみクロックＣＫを出力し、片方のみが“Ｈ”レベルの状態が始まるときに出力が必ず“Ｈ”レベルへの立ち上がりから始まるようにしている。これにより、比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｈ”レベルで終了し、片方が“Ｌ”レベルの状態が開始する際に、クロックＣＫの立ち上がりを最初に出力するようにすることができる。
【０１４４】
さらに、カウンタ３２ｉの２桁目のカウント部３２２ｉに１／２クロック周期ごとに１カウント動作するコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｈ”レベルの場合にＬＳＢ回路として動作する回路を専用に持たない。同様に、カウンタ３２ｉの２桁目のカウント部３２２ｉに１クロック周期ごとに１カウント動作するコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の片方のみが“Ｈ”レベルの場合にＬＳＢ回路として動作する回路を専用に持たない。
【０１４５】
すなわち、上記２つの回路の部位を専用に持つのではなく、偶数列ｉの非加算モード時にＬＳＢ回路として動作する回路の部位と、奇数列ｉ＋１の非加算モード時にＬＳＢ回路として動作する回路の部位とを用いる構成を採っている。これにより、極めて少ないトランジスタ数増加（例えば、加算しない場合に比べて２画素列当たり７８トランジスタ増加）で水平方向画素加算機能を持たせた構成にできるために、回路の占有面積を非常に小さくできる。
【０１４６】
ここで、偶数列ｉの非加算モード時にＬＳＢ回路として動作する回路の部位は、偶数列の１桁目のカウント部３２１ｉである。このカウント部３２１ｉは、加算モード時に比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の片方のみが“Ｈ”レベルの場合にＬＳＢ回路として動作する回路の機能を持っている。また、奇数列ｉ＋１の非加算モード時にＬＳＢ回路として動作する回路の部位は、奇数列の１桁目のカウント部３２１ｉ＋１である。このカウント部３２１ｉ＋１は、加算モード時に比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｈ”レベルの場合にＬＳＢ回路として動作する回路の機能を持っている。
【０１４７】
なお、本実施例３においても、実施例１の場合と同様に、水平加算モードのとき、加算制御部３３は、対とする２つのカウンタ３２ｉ，３２ｉ＋１のうち、画素加算に使わない方のカウンタのカウント動作を停止する制御を行うことで、消費電力を節約できる。
【０１４８】
（実施例４）
図１７は、実施例４に係るカラム処理部１３Ｄの構成を示すブロック図であり、図中、図３と同等部分には同一符号を付して示している。ここでも、ｉ列目，ｉ＋１列目の２つの画素列についての回路構成を示している。
【０１４９】
本実施例４に係るカラム処理部１３Ｄは、２つの画素列ｉ，ｉ＋１の各々に対応して設けられたコンパレータ３１ｉ，３１ｉ＋１とカウンタ３２ｉ，３２ｉ＋１とを有する点では実施例１に係るカラム処理部１３Ａと同じである。
【０１５０】
実施例１に係るカラム処理部１３Ａでは、カウンタ３２ｉ，３２ｉ＋１の全ての桁について、クロックＣＫの１周期で１カウントのカウント動作を行うＳＤＲカウンタを用いるようにしていた。これに対し、本実施例４に係るカラム処理部１３Ｄでは、２つのカウンタ３２ｉ，３２ｉ＋１の一方、例えばカウンタ３２ｉについては次のような構成を採っている。
【０１５１】
すなわち、一方のカウンタ３２ｉにおいて、１桁目のカウント部３２１ｉについては、第１カウント部としてのＤＤＲカウンタ３２１１と、第２カウント部としてのＳＤＲカウンタ３２１２とを併用する構成を採っている。
【０１５２】
ＤＤＲカウンタ３２１１は、１／２クロック周期で１カウントのカウント動作を行う。ＳＤＲカウンタ３２１２は、１クロック周期で１カウントのカウント動作を行う。２桁目以降のカウント部３２２ｉ，３２３ｉ，…としては、実施例１の場合と同様にＳＤＲカウンタが用いられる。
【０１５３】
他方のカウンタ３２ｉ＋１においては、１桁目のカウント部３２１ｉ＋１として、ＤＤＲカウンタが用いられる。２桁目以降のカウント部３２２ｉ＋１，３２３ｉ＋１，…としては、実施例１の場合と同様にＳＤＲカウンタが用いられる。
【０１５４】
そして、加算制御部３３は、加算モードのときに、カウンタ３２ｉの１桁目のカウント部３２１ｉを、２つのコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）に基づいて次のように制御することを特徴としている。その制御のタイミング関係を図１８に示す。
【０１５５】
加算制御部３３は、比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｈ”レベルのときは、１桁目のカウント部３２１ｉを１／２クロック周期でカウント動作をさせる。また、比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の片方のみが“Ｈ”レベルのときは、１桁目のカウント部３２１ｉを１クロック周期でカウント動作をさせる。さらに、比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｌ”レベルのときは、１桁目のカウント部３２１ｉのカウント動作を停止する。
【０１５６】
より具体的には、加算制御部３３は、比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が“Ｈ”レベルのときは、ＤＤＲカウンタ３２１１をカウント動作させることにより、倍速（倍数）カウントにて画素加算を行わせる。比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の片方が“Ｈ”レベルから“L”レベルに反転した時点でカウント動作をＤＤＲカウンタ３２１１からＳＤＲカウンタ３２１２に切り換えることで、通常カウントを行わせる。
【０１５７】
ここで、１桁目のカウント部３２１ｉのみを立ち下がり同期にすることで、同一のクロック内でＤＤＲカウンタ３２１１からＳＤＲカウンタ３２１２に切り換わるのを無くすことができる。そして、比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）の両方が反転した時点で１桁目のカウント部３２１ｉのカウント動作を停止する。
【０１５８】
上述したように、水平加算モードにおいて、コンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｈ”レベルのときに、カウンタ３２ｉの１桁目のカウント部３２１ｉを倍速カウントさせることで、以下の効果を得ることができる。すなわち、カラム処理部１３Ｄ内でＡＤ変換の時間を増やすことなく、水平方向の２画素加算を実現できることで、感度を維持しつつ水平出力する情報量を半分に低減できるために、フレームレートの向上および消費電力の低減を図ることができる。
【０１５９】
なお、本実施例４では、第１論理を“Ｈ”レベルとし、第２論理を“Ｌ”レベルとしている。そして、コンパレータ３１ｉ，３１ｉ＋１が、参照信号ＲＥＦに対して画素信号Ｖｓｉｇ（ｉ），Ｖｓｉｇ（ｉ＋１）が低いときに“Ｈ”レベル、高いときに“Ｌ”レベルの比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）を出力するとしたが、その論理が逆であっても良い。すなわち、参照信号ＲＥＦに対して画素信号Ｖｓｉｇ（ｉ），Ｖｓｉｇ（ｉ＋１）が低いときに“Ｌ”レベル（第１論理）、高いときに“Ｈ”レベル（第２論理）の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）を出力する構成であっても良い。
【０１６０】
（水平・垂直両方の画素加算）
以上説明した実施例１〜３では、基本的に、水平方向の画素加算について説明したが、垂直方向の画素加算を併用することによってフレームレートのさらなる向上を図ることができる。図１９に、水平・垂直２×２画素加算を行う場合のコンパレータ３１ｉ，３１ｉ＋１と画素の関係を示す。同図に示すように、カラー対応の場合、２つの画素列を単位としてコンパレータ３１が１個ずつ配置され、２本の画素列とコンパレータ３１ｉ，３１ｉ＋１との間に設けられた切替えスイッチＳＷｉ，ＳＷｉ＋１によって２本の画素列を適宜に切り替えるようになる。
【０１６１】
水平・垂直両方向の画素加算を行う場合の処理手順の一例について、図２０のフローチャートを用いて以下に説明する。
【０１６２】
最初にカウンタ３２ｉ，３２ｉ＋１を初期化する（ステップＳ１１）。次に、切替えスイッチＳＷｉ，ＳＷｉ＋１によって画素Ｂ２２，Ｂ４２をコンパレータ３１ｉ，３１ｉ＋１と接続し、画素Ｂ２２，Ｂ４２の暗信号情報を垂直信号線１７に読み込む（ステップＳ１２）。次に、画素Ｂ２２，Ｂ４２の暗信号情報の合計をＡＤ変換してカウンタ３２ｉに減算する（ステップＳ１３）。次に、画素Ｂ２２，Ｂ４２をコンパレータと接続し、画素Ｂ２２，Ｂ４２の輝度情報を垂直信号線１７に読み込む（ステップＳ１４）。次に、画素Ｂ２２，Ｂ４２の輝度情報の合計をＡＤ変換しカウンタに加算する（ステップＳ１５）。
【０１６３】
次に、切替えスイッチＳＷｉ，ＳＷｉ＋１によって画素Ｂ２４，Ｂ４４をコンパレータ３１ｉ，３１ｉ＋１と接続し、画素Ｂ２４，Ｂ４４の暗信号情報を垂直信号線１７に読み込む（ステップＳ１６）。次に、画素Ｂ２４，Ｂ４４の暗信号情報の合計をＡＤ変換しカウンタ３２ｉに減算する（ステップＳ１７）。次に、画素Ｂ２４，Ｂ４４をコンパレータ３１ｉ，３１ｉ＋１と接続し、画素Ｂ２４，Ｂ４４の輝度情報を垂直信号線１７に読み込む（ステップＳ１８）。次に、画素Ｂ２４，Ｂ４４の輝度情報の合計をＡＤ変換してカウンタ３２ｉに加算する（ステップＳ１９）。
【０１６４】
その後、カラム処理部１３の外部に転送する（ステップＳ２０）。水平転送を待っている間に記憶状態を保持するラッチを具備する場合は処理工程の並列処理が可能となる。すなわち、カウンタ３２ｉ，３２ｉ＋１を初期化してから画素Ｂ２４，Ｂ４４の輝度情報の合計をＡＤ変換してカウンタ３２ｉに加算するまでの工程（ステップＳ１１〜Ｓ１９）と、外部に転送する工程（ステップＳ２０）とを並列に処理することができる。このようにして並列処理を行うようにすれば、並列処理を行わない場合に比べてフレームレートは高くすることができる。
【０１６５】
以上のようにすることで、従来の垂直方向の画素加算の技術（例えば、特許文献１記載の技術）との組み合わせにより、垂直信号線１７に対して水平・垂直両方向の画素加算が実現できる。この手法は、水平・垂直３×３画素加算等にも容易に拡張できる。また、画素内のフローティングディフュージョンに複数の画素の電荷を蓄えることによる垂直方向の画素加算の技術とも組み合わせることができ、この場合も水平・垂直両方向の画素加算が実現できる。
【０１６６】
以上では、加算制御部３３による制御の下に実行される画素加算を行う場合を中心に説明したが、当然のことながら、本発明に係るＣＭＯＳイメージセンサは、画素加算を行わない場合にも適用できる。そして、画素加算を行わない場合には、加算制御部３３から出力される制御信号ＣＯＢ０，ＣＯＢ１，ＣＯＢ２については、ＣＯＢ０＝Ｖｃｏ（ｉ）、ＣＯＢ１＝“Ｌ”レベル、ＣＯＢ２＝Ｖｃｏ（ｉ＋１）となる。すなわち、ＣＯＢ０＝Ｖｃｏ（ｉ）、ＣＯＢ１＝“Ｌ”レベル、ＣＯＢ２＝Ｖｃｏ（ｉ＋１）になることで、画素加算を行わない場合の処理となる。
【０１６７】
なお、画素加算を行うときと画素加算を行わないときで制御信号ＣＯＢ０，ＣＯＢ１，ＣＯＢ２を切り替える必要があるが、説明の簡略化のために、本明細書中ではこれらの切り替えのための回路については省略されている。
【０１６８】
［変形例］
上記実施形態では、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。ただし、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像装置全般に対して適用可能である。
【０１６９】
さらに、本発明は、画素アレイ部の各画素を行単位で順に走査して選択行の各画素から信号を読み出す固体撮像装置に限らず、画素単位で任意の画素を選択して、当該選択画素から画素単位で信号を読み出すＸ−Ｙアドレス型の固体撮像装置にも適用可能である。
【０１７０】
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１７１】
また、本発明は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
【０１７２】
［撮像装置］
図２１は、本発明に係る撮像装置の構成の一例を示すブロック図である。図２１に示すように、本発明に係る撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子１０２、カメラ信号処理回路であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
【０１７３】
レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１０２として、先述した実施例１〜３に係るカラム処理部を有するＣＭＯＳイメージセンサが用いられる。
【０１７４】
表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１７５】
操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６および操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【図面の簡単な説明】
【０１７６】
【図１】本発明が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。
【図２】単位画素の回路構成の一例を示す回路図である。
【図３】ＡＤ変換機能を持つカラム処理部の基本構成を示すブロック図である。
【図４】基本構成に係るカラム処理部の動作の概念図である。
【図５】実施例１に係るカラム処理部の構成を示すブロック図である。
【図６】実施例１に係るカラム処理部の動作の概念図である。
【図７】実施例１に係るカラム処理部の動作説明に用いる色フィルタ配列の一例を示す図である。
【図８】実施例１の変形例に係るカラム処理部の構成を示すブロック図である。
【図９】実施例２に係るカラム処理部の構成を示すブロック図である。
【図１０】３つのコンパレータの各比較結果Ｖｃｏ（ｉ−１），Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）およびカウンタの１桁目，２桁目のカウント部の各値Ｒ１，Ｒ２と、１桁目〜３桁目のカウント部に対する制御との関係を示す図である。
【図１１】実施例２に係るカラム処理部の動作説明に用いる色フィルタ配列の一例を示す図である。
【図１２】実施例３に係るカラム処理部の構成を示すブロック図である。
【図１３】画素列ｉのＬＳＢカウント部（偶数列ＬＳＢ回路）の具体的な回路構成の一例を示すブロック図である。
【図１４】ノードＬＴの電位、反転制御パルスａｆｆｘおよびノードＦＯの電位の変化の様子を示すタイミング波形図である。
【図１５】画素列ｉの２段目のカウント部の回路構成の一例を示すブロック図である。
【図１６】画素列ｉ＋１のＬＳＢカウント部（奇数列ＬＳＢ回路）の具体的な回路構成の一例を示すブロック図である。
【図１７】実施例４に係るカラム処理部の構成を示すブロック図である。
【図１８】実施例４に係るカラム処理部における制御のタイミング関係を示すタイミングチャートである。
【図１９】水平・垂直２×２画素加算を行う場合のコンパレータと画素の関係を示す図である。
【図２０】水平・垂直両方向の画素加算を行う場合の処理手順の一例を示すフローチャートである。
【図２１】本発明に係る撮像装置の構成の一例を示すブロック図である。
【符号の説明】
【０１７７】
１０…ＣＭＯＳイメージセンサ、１１…画素アレイ部、１２…垂直駆動部、１３（１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ）…カラム処理部、１４…水平駆動部、１５…システム制御部、１６…画素駆動線、１７（１７−１，１７−２，１７−３）…垂直信号線、２０…単位画素、３１ｉ，３１ｉ＋１…コンパレータ、３２ｉ，３２ｉ＋１…カウンタ、３３…加算制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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