(57)【要約】【課題】メモリチップの高コスト化、及びチップ面積の増大を抑制しつつ、メモリの信頼性を高める。【解決手段】この不揮発性半導体記憶システムは、電気的に書き換え可能な不揮発性メモリセルを配列してなるメモリセルアレイを備えたメモリチップ２１と、不揮発性メモリでの各動作の制御を行うメモリコントローラ２２とを備えている。メモリチップは、データ読み出し、書き込み又は消去の動作に関するメモリセルのステータスを示すステータス情報を出力する。メモリコントローラ２２は、ステータス情報に基づき制御信号の切替を指示する。【選択図】図１
2010040144.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な不揮発性メモリセルを配列してなるメモリセルアレイを備えた不揮発性メモリと、
前記不揮発性メモリでの各動作の制御を行うコントローラと
を備え、
前記不揮発性メモリは、
前記不揮発性メモリセルに対する読み出し、書き込み又は消去の動作に関する前記不揮発性メモリセルのステータスを示すステータス情報を出力するステータス出力部を備え、
前記コントローラは、
前記不揮発性メモリにおける所定の動作のための制御信号を出力する制御信号生成部と、
前記ステータス情報に基づき前記制御信号生成部に対し前記制御信号の切替を指示する制御信号切替部と
を備えたことを特徴とする不揮発性半導体記憶システム。
【請求項２】
前記ステータス出力部は、
データ書き込み又は消去時のフェイルビット数を出力し、
前記制御信号切替部は、前記フェイルビット数に基づいて前記制御信号を切り替えることを特徴とする不揮発性半導体記憶システム。
【請求項３】
前記ステータス出力部は、前記メモリセルアレイ中の所定の領域毎の前記フェイルビット数を出力し、
前記制御信号切替部は、前記制御信号を、前記所定の領域毎の前記フェイルビット数に従って、前記所定の領域毎に切り替えることを特徴とする請求項２記載の不揮発性半導体記憶システム。
【請求項４】
前記所定の領域毎に設けられ、前記制御信号切替部からの指示に従って、前記メモリセルに印加される電圧の大きさを変えることのできる電圧制御回路を備えたことを特徴とする請求項３記載の不揮発性半導体記憶システム。
【請求項５】
前記制御信号生成部は、
前記データ書き込み・消去・読み出し時において前記メモリセルに印加する電圧を指示する制御信号を生成する
ことを特徴とする請求項１記載の不揮発性半導体記憶システム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶システムに関する。
【背景技術】
【０００２】
データを不揮発に記憶可能な記録媒体として、例えばＮＡＮＤ型フラッシュメモリが知られている。
【０００３】
ＮＡＮＤ型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したＮＡＮＤセルユニットを配列して構成される。各ＮＡＮＤセルユニットの両端はそれぞれ選択ゲートトランジスタを介してビット線とソース線に接続される。
【０００４】
ＮＡＮＤセルユニット内のメモリセルの制御ゲートはそれぞれ異なるワード線に接続される。ＮＡＮＤ型フラッシュメモリは、複数のメモリセルがソース、ドレインを共有して直列接続され、また選択ゲートトランジスタ、ビット線コンタクト、ソース線コンタクトを複数のメモリセルで共有するため、単位メモリセルのサイズを小さくすることができる。
【０００５】
また、ワード線やメモリセルの素子領域の形状が単純なストライプ状に近いため微細化に向いており、大容量のフラッシュメモリが実現されている。近年は、いわゆるＳＳＤ（Solid-State-Drive）に利用され、パーソナルコンピュータ等においてハードディスクドライブに代わる大容量記憶媒体として期待されている。
【０００６】
ＮＡＮＤ型フラッシュメモリでは、データ書き込みと消去は、多くのセルで同時にＦＮトンネル電流を流すことにより行われる。具体的に、１ワード線を共有するメモリセルの集合を１ページ又は２ページとして、データ書き込みはページ単位で行われる。データ消去は、ワード線及び選択ゲート線を共有するＮＡＮＤセルユニットの集合として定義されるブロック単位で行われる。
【０００７】
ところで、１つのメモリセルに対し書き込み・消去が繰り返し行われると、電荷蓄積膜にトラップされた電荷が流出し難くなり、このため、消去動作を同じ回数繰り返してもメモリセルの閾値電圧が容易には低下しない一方、逆に書き込み動作では、閾値電圧が容易に上昇するという現象が生じる。このため、消去／書き込み回数の違いにより、セル間で特性のばらつきが生じ、信頼性が低下するという問題がある。この問題は、セルの微細化の進展により、より深刻になりつつある。
【０００８】
このような問題に鑑み、例えば特許文献１では、消去／書き換え回数に依存したメモリセルの特性劣化状態をブロック単位又はページ単位で管理する制御回路を備えている。しかしながら、このような制御回路をメモリチップ毎に搭載する場合には、例えば複数のメモリチップの高コスト化、及びチップ面積の増大を招く。
【特許文献１】特開２００８−４７２７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、メモリチップの高コスト化、及びチップ面積の増大を抑制しつつ、メモリの信頼性を高めることを可能とした不揮発性半導体記憶システムを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る不揮発性半導体記憶システムは、電気的に書き換え可能な不揮発性メモリセルを配列してなるメモリセルアレイを備えた不揮発性メモリと、前記不揮発性メモリでの各動作の制御を行うコントローラとを備え、前記不揮発性メモリは、前記不揮発性メモリセルに対する読み出し、書き込み又は消去の動作に関する前記不揮発性メモリセルのステータスを示すステータス情報を出力するステータス出力回路を備え、前記コントローラは、前記不揮発性メモリにおける所定の動作のための制御信号を出力する制御信号生成部と、前記ステータス情報に基づき前記制御信号生成部に対し前記制御信号の切替を指示する制御信号切替部と
を備えたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、メモリチップの高コスト化、及びチップ面積の増大を抑制しつつ、メモリの信頼性を高めることを可能とした不揮発性半導体記憶システムを提供することができる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１３】
[第１の実施の形態]
図１は、本発明の第１の実施の形態による不揮発性半導体記憶システムが適用されるメモリカード２０の構成を示す。ただし、本発明の適用はメモリカードに限られるものではなく、携帯電話端末、ＳＳＤ、音楽プレーヤなどにも適用可能である。
【００１４】
このメモリカード２０は、ＮＡＮＤ型フラッシュメモリチップ２１（以下、単にメモリチップ２１ということもある）とその読み出し／書き込みを制御するメモリコントローラ２２によりモジュールを構成する。
【００１５】
ＮＡＮＤ型フラッシュメモリチップ２１は、単数又は複数のメモリチップから構成される。図１では複数のメモリチップが設けられている場合を示しているが、その場合も一つのメモリコントローラ２２で制御され得る。
【００１６】
メモリチップ２１は、メモリコントローラ２２との間で、各種制御信号、及び読み出しデータ／書き込みデータ等のやり取りを行う。
【００１７】
メモリコントローラ２２は、メモリチップ２１を外部から制御するものであり、入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７を介して、コマンドやアドレスの入力、データの授受を行う。
【００１８】
また、メモリチップ２１は、メモリコントローラ２２に対し、データの読み出し動作、書き込み動作及び消去動作に関するメモリセルのステータス（状態）を示すステータス情報を送信する。メモリコントローラ２２は、このステータス情報に従ってメモリチップ２１を制御する。
【００１９】
メモリコントローラ２２は、メモリチップ２１との間でデータ転送を行うためのＮＡＮＤフラッシュインタフェース２３、ホストデバイス（図示せず）との間でデータ転送を行うためのホストインタフェース２５、読み出し／書き込みデータ等を一時保持するバッファＲＡＭ２６、データ転送制御の他メモリカード全体の動作制御を行うＭＰＵ２４、ＮＡＮＤ型フラッシュメモリチップ２１内のファームウェア（ＦＷ）の読み出し／書き込みのシーケンス制御等に用いられるハードウェアシーケンサ２７、ＲＡＭ２８、ＲＯＭ２９を有する１チップコントローラである。
【００２０】
メモリカード２０に電源が投入されると、フラッシュメモリチップ２１内に格納されているファームウェア（制御プログラム）を自動的に読み出す初期化動作（パワーオン・イニシャルセットアップ動作）が行われ、これがデータレジスタとしてのＲＡＭ２８に転送される。この読み出し制御は、ハードウェアシーケンサ２７により行われる。
【００２１】
ＲＡＭ２８上にロードされたファームウェアにより、ＭＰＵ２４は、各種テーブル、制御信号を生成するための制御信号生成部３１、及び前述のステータス情報に従って制御信号を切り替える制御信号切替部３２等をＲＡＭ２８上に作成する。またＭＰＵ２４は、ホストからのコマンドを受けて、フラッシメモリチップ２１をアクセスし、またデータ転送制御を行う。なお、メモリコントローラ２２内には、メモリチップ２１の読み出しデータのエラー検出と訂正を行うＥＣＣ回路が設けられている。
【００２２】
図２は、この発明の実施の形態によるＮＡＮＤ型フラッシュメモリチップ２１の機能ブロック構成を示し、図３はそのメモリセルアレイ１とカラム制御回路２の構成を示す。
【００２３】
図２に示すように、このＮＡＮＤ型フラッシュメモリチップ２１は、メモリセルアレイ１と、カラム制御回路２と、ロウ制御回路３と、ソース線制御回路４と、Ｐウエル制御回路５と、データ入出力バッファ６と、コマンド・アドレスインターフェース７と、ステートマシン８と、フェイルビットカウンタ９と、マルチプレクサ１０を備えている。
【００２４】
メモリセルアレイ１は、ここでは、独立制御可能な複数のメモリプレーンＰｌａｎｅ１からなり、ここでは２つのプレーンＰｌａｎｅ１、Ｐｌａｎｅ２からなるものとする。さらに、１つのメモリプレーンＰｌａｎｅは、複数のカラムＣｏｌ．ｉからなる。
【００２５】
カラム制御回路２は、メモリセルアレイ１のビット線ＢＬに接続されてデータ読み出し及び書き込みのためビット線ＢＬを駆動する。なお、カラム制御回路２は、各カラムＣｏｌ．ｉに対応してカラム電圧制御回路２ｃを備えている。カラム電圧制御回路２ｃは、各カラムＣｏｌ.ｉに独立に設定される電圧制御信号に応じて、各カラムＣｏｌ．ｉに供給する各種電圧を制御する。
【００２６】
ロウ制御回路３は、メモリセルアレイ１のワード線ＷＬ及び選択ゲート線Ｓ１、Ｓ２に接続されてこれらを駆動する。
【００２７】
ソース線電圧制御回路４は、動作モードに応じてメモリセルアレイ１の共通ソース線ＣＥＬＳＲＣの電圧制御を行う。Ｐウェル電圧制御回路５は、動作モードに応じてメモリセルアレイ１が形成されたｐ型ウェルの電圧制御を行う。
【００２８】
データ入出力バッファ６は、外部から書き込み用に転送されたデータをカラム制御回路２に供給するために一時保持すると共に、カラム制御回路２から読み出されたデータを一時保持する機能を有する。コマンド・アドレスインタフェース７は、メモリコントローラ２２から入力される制御信号に基づいて、入出力端子を介して与えられるコマンドを受け取り、これを内部コントローラであるステートマシン８に転送する。
【００２９】
また、コマンド・アドレスインタフェース７にステータス出力コマンドをコントローラから与えることで、メモリセルのステータス情報をメモリコントローラ２２に向けて出力する。マルチプレクサ１０には、フェイルビットカウンタ９からのフェイルビット数などのチップ内部ステータス信号が入力され、コマンド・アドレスインターフェース７からの信号が選択制御信号として入力される。マルチプレクサ１０は、選択制御信号の値に応じてチップ内部ステータス信号を選択して、データ入出力バッファ８を介してメモリコントローラー２２に向けて出力する。
【００３０】
ステートマシン８は、コマンド・アドレスインタフェース７から供給されたコマンドをデコードし、指示された動作制御を行う。具体的にステートマシン８は、コマンドに基づいて、入出力端子から与えられる書き込みデータとアドレスデータとを区別し、書き込みデータをカラムアドレスデータに対応するページバッファ回路２ａに、ロウアドレスデータをロウ制御回路３にそれぞれ転送する制御を行い、またシーケンサ８ａによりデータ書き込み、読み出し及び消去の動作制御を行う。
【００３１】
メモリセルアレイ１は、図３に示すように、ＮＡＮＤセルユニットＮＵを配列して構成される。各ＮＡＮＤセルユニットＮＵは、複数の（図の例では１６個の）直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ１５を有する。その両端はそれぞれ、選択トランジスタＳ１、Ｓ２を介してビット線ＢＬｉｊ及び共通ソース線ＣＥＬＳＲＣに接続されている。ＮＡＮＤセルユニットＮＵ内のメモリセルＭ０−Ｍ１５の制御ゲートは、それぞれ異なるワード線ＷＬ０−ＷＬ１５に接続され、選択トランジスタＳ１、Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＤ、ＳＧＳに接続されている。
【００３２】
１ワード線に沿って配列されたメモリセルの集合は、データ読み出し及び書き込みの単位となる１ページ（又は２ページ）を構成する。また、１ワード線に沿って配列されたＮＡＮＤセルユニットの集合は、通常データ消去の単位となる１ブロックを構成する。
【００３３】
カラム制御回路２は、図３に示すように、メモリセルアレイ１のビット線ＢＬｉｊに接続されてデータ読み出し及び書き込みを行うセンスアンプ回路兼データ保持回路（以下、ページバッファ回路という）２ａとカラムゲート回路２ｂとを含む。ページバッファ回路２ａは、１ページ分の読み出しデータ又は書き込みデータを保持するセンスアンプ兼レジスタＰ／Ｂｉｊを備えている。
【００３４】
図４は、ページバッファ回路２ａの構成を示している。ページバッファ回路２ａは、クロックトインバータ２２４，２２５を逆並列接続したラッチ回路５１４を有する。このラッチ回路５１４の二つのデータノードＮ１，Ｎ２のうち、クロックトインバータ２４の入力ノードであるＮ１が、ビット線ＢＬのデータが転送されるノードとなる。
【００３５】
ノードＮ１は、転送用ＮＭＯＳトランジスタ２２３を介してセンスノードＮｓｅｎに接続されている。センスノードＮｓｅｎは、クランプ用ＮＭＯＳトランジスタ２２１を介してビット線ＢＬに接続される。クランプ用トランジスタ２２１は、ビット線の電圧をクランプする働きと、プリセンスアンプとしての働きを有する。センスノードＮｓｅｎにはまた、このセンスノードＮｓｅｎとビット線ＢＬをプリチャージするためのプリチャージ用ＮＭＯＳトランジスタ２２２が接続されている。
【００３６】
クランプ用トランジスタ２２１のゲートＢＬＣＬＡＭＰを制御するために、前述のカラム電圧制御回路２ｃが設けられている。カラム電圧制御回路２ｃは、クランプ電圧Ｖｃｌａｍｐを発生する電圧発生回路２ｄと、そのクランプ電圧によりトランジスタ２２１を駆動するドライバ２ｅとを有する。
【００３７】
データ読み出しモードでは、メモリセルアレイ１の選択ページのデータがページバッファ回路２ａに読み出される。ページバッファ回路２ａに読み出されたデータは、カラム選択信号ＣＳＬｉにより順次選択されるカラムゲート回路２ｂにより、１バイトずつデータ線ＤＩＯ０−ＤＩＯ７をシリアル転送され、データ入出力バッファ６を介して外部入出力端子Ｉ／Ｏ０−Ｉ／Ｏ７に出力される。
【００３８】
データ書き込みモードでは、入出力端子Ｉ／Ｏから書き込みデータが１バイトずつシリアル入力され、ページバッファ回路２ａに１ページ分の書き込みデータがロードされる。この１ページの書き込みデータは、メモリセルアレイ１の選択ページに同時に書き込まれる。
【００３９】
また、フェイルビットカウンタ９は、カラム制御回路２内のページバッファ回路２ａに接続されて、ページバッファ回路２ａが保持するデータの“０”又は“１”ビットの数を検出する機能を有する。換言するとフェイルビットカウンタ９は、ページバッファ回路２ａ内に構成されるベリファイ判定回路の判定結果に基づいて、フェイルビット数検出を行うものである。
【００４０】
フェイルビットカウンタ９により検出されるフェイルビット数は、コントローラ２２からコマンド・アドレスインターフェース７に入力されたコマンドに応じて、データ入出力バッファ６を介してメモリコントローラ２２に転送される。このフェイルビット数は、メモリセルのステータス情報としてメモリコントローラ２２に転送される。メモリコントローラ２２は、このステータス情報としてのフェイルビット数に基づき、メモリチップ２１に出力すべき制御信号を適宜切り替える。
【００４１】
フェイルビットカウンタ９の具体的構成を、図５及び図６に示す。
【００４２】
図５は、フェイルビットカウンタ９が、ページバッファ回路２ａのカラム毎に設けられたベリファイ判定信号線ＣＯＭ０−ＣＯＭｉに基づいて、カラムＣｏｌ．ｉ毎のフェイルビット数のカウントを行う場合の構成例を示しており、図６は、一カラム分のセンスアンプＰ／Ｂｉ０〜Ｐ／Ｂｉ７に着目したベリファイ判定回路５１５の構成を示している。
フェイルビットカウンタ９は、図５に示すように、電圧検出回路３０と、論理ゲート４０とから構成される。
【００４３】
電圧検出回路３０は、各カラムＣｏｌ．ｉ毎に検出ユニット２０を備えており、各検出ユニット２０は、インバータ３２１と、ＰＭＯＳトランジスタ３２４と、ＮＭＯＳトランジスタ３２５、３２６とを備えている。各検出ユニット２０は、それぞれベリファイ判定信号線ＣＯＭｉに接続されている。
【００４４】
ＰＭＯＳトランジスタ３２４は、ソースに所定の電源電圧を接続され、ドレインにＮＭＯＳトランジスタ３２５のドレインを接続され、ゲートにベリファイ判定信号線ＣＯＭｉを接続されている。ＮＭＯＳトランジスタ３２５のソースは接地されている。また、ＮＭＯＳトランジスタ３２５のゲートは、フェイルビットカウンタ９を動作させる場合に”Ｈ”とされる信号ＤＲＳが入力される。
【００４５】
また、ＮＭＯＳトランジスタ３２６のゲートは、両トランジスタ３２４、３２５の接続ノード、すなわちＰＭＯＳトランジスタ３２４のドレインに接続されている。ＮＭＯＳトランジスタ３２６のソースは接地され、ドレインはインバータ３２１の入力端子に接続されている。
【００４６】
論理ゲート４０は、各インバータ３２１の出力信号を入力端子に供給され、各カラムＣｏｌ．ｉ毎のフェイルビット数を示すステータス信号を出力する。
【００４７】
図６に示すように、ベリファイ判定回路５１５は、各センスアンプＰ／Ｂｉｊ内のラッチ回路５１４（インバータ２２４、２２５からなる）のデータノードＮ２にゲートが接続されたＮＭＯＳトランジスタ５２８と、このＮＭＯＳトランジスタ５２８を活性化するためのＮＭＯＳトランジスタ５２９と、各センスアンプＰ／Ｂｉｊ内のＮＭＯＳトランジスタ５２８のドレインに共通接続されたベリファイ判定信号線ＣＯＭｉを有する。
【００４８】
ベリファイ判定信号線ＣＯＭｉは各カラムＣｏｌ．ｉの８個のラッチ回路５１４に共通に配設されている。例えば、１ページが８×６６＝５２８ビットにより構成されるものとして、６６カラム分の判定信号線ＣＯＭｉ（即ち、ｉ＝０〜６５）が配置される。各ラッチ回路５１４の一方のデータノードＮ１は、ビット線ＢＬに接続される。ベリファイ判定信号線ＣＯＭｉには、ベリファイ判定に先立ってこれを“Ｈ”レベルにプリチャージするためのＰＭＯＳトランジスタ５２７が接続されている。
ページバッファ回路２ａが保持する１ページ＝５２８ビットのデータ状態を検出するために、各センスアンプＰ／Ｂｉ０−Ｐ／Ｂｉ７のＮＭＯＳトランジスタ５２９のゲートには、制御信号ＶＦＹ０−ＶＦＹ７が入力される。これらの制御信号ＶＦＹ０−ＶＦＹ７は、全カラムＣｏｌ．ｉ（例えば６６カラム）のフェイルビット判定に共通に用いられる。
【００４９】
フェイルビット数検知動作時には、ＰＭＯＳトランジスタ５２７により、信号線ＣＯＭｉを“Ｈ”レベル（＝ＶＤＤ）にプリチャージした後、制御信号ＶＦＹ０−ＶＦＹ７のいずれかを“Ｈ”にする。例えば、制御信号ＶＦＹ０を“Ｈ”にすると、６６個のセンスアンプＰ／Ｂｉ０において同時に、そのノードＮ２のデータに基づいて、パス又はフェイルが判定される。即ちベリファイ読み出し結果が“Ｐａｓｓ”，“Ｆａｉｌ”の時、ノードＮ２がそれぞれ“Ｌ”，“Ｈ”になるものとすると、”Ｐａｓｓ”のセンスアンプではトランジスタ５２８はオフを保ち、信号線ＣＯＭｉは放電されない。”Ｆａｉｌ”のセンスアンプでは、ＮＭＯＳトランジスタ５２８と５２９のパスにより、信号線ＣＯＭｉが放電されて信号線ＣＯＭｉの電位が低下する。
【００５０】
以下、判定信号線ＣＯＭｉをプリチャージして、制御信号ＶＦＹ１−７のいずれかを順次“Ｈ”にすることを繰り返せば、それぞれ６６×８ビット＝５２８個のセンスアンプデータのパス又はフェイルを論理ゲート４０において判定できる。論理ゲート４０は、この判定の結果を集計して、各カラム毎のフェイルビット数を判定し、ステータス信号として出力する。
【００５１】
図２で、フェイルビットカウンタ９からのフェイルビット数は、コントローラからチップ内部のコマンド・アドレスインターフェース７に入力されたフェイルビット出力コマンドによって出力され、データバスから８のデータ入出力バッファを介してメモリコントローラ２２に出力される。
【００５２】
メモリコントローラ２２からチップ内部のコマンド・アドレスインターフェース７に入力されたフェイルビット出力コマンドは、選択制御信号としてマルチプレクサ１０に入力され、フェイルビットカウンタ９からのフェイルビット数が、データ入出力バッファ６を介してメモリコントローラ２２に出力される。
【００５３】
メモリコントローラ２２内の制御信号生成部３１は、ホストデバイス（図示せず）からの命令に従い、メモリチップ２１に対し、書き込み、読み出し、消去等の為の制御信号を生成し出力する。
【００５４】
しかし、フェイルビットカウンタ９から所定のステータス信号を受領した場合には、制御信号切替部３２は、制御信号生成部３１に対し、制御信号の切替を指令する。これにより、カラム電圧制御回路２ｃが出力する、トランジスタ２２１のクランプ電圧が変更される。このように、フェイルビット数に応じてカラムＣｏｌ毎に独立にクランプ電圧を制御して、ビット線ＢＬのプリチャージ電圧をカラム毎に、フェイルビット数に応じて変更することが可能になる。これにより、”Ｆａｉｌ”と判定されていたメモリセルを”Ｐａｓｓ”とすることが可能になり、結果としてメモリの信頼性を高めることができる。
【００５５】
[第２の実施の形態]
次に、本発明の第２の実施の形態を、図７を参照して説明する。半導体記憶システムの全体構成は図１、図２に示したのと略同様であるので、詳細な説明は省略する。この実施の形態では、メモリセルに対する書き込みを実行し、ステータス信号をメモリチップ２１から受領した後における動作において、第１の実施の形態と異なっている。図７は、この実施の形態における動作を示すフローチャートである。
【００５６】
まず、メモリコントローラ２２は、ホストデバイス（図示せず）から、書き込みコマンド、メモリチップ２１中での書き込み先の論理アドレス、及び書き込むべきデータを受領する（Ｓ１１）。
【００５７】
続いてメモリコントローラ２２は、ＲＡＭ２８に保持されたメモリセルＭＣに関する情報（セル特性情報）から、書き込み先の物理アドレス（チップ番号、ブロック、ページ等）を決定し、書き込み制御電圧（書き込み電圧の初期値、ステップアップ値、書き込みベリファイ電圧）等を決定する（Ｓ１２）。
【００５８】
そして、書き込み対象のメモリチップ２１に対し、書き込みコマンド、アドレス、データ、及び書き込み制御電圧を指示する制御信号を送信する（Ｓ１３）。
【００５９】
メモリチップ２１では、この制御信号を受けて、指示された書き込み制御電圧により、指定されたアドレスに対するデータ書き込みを実行する（Ｓ１４）。書き込みの実行後、書き込みに関するステータス信号をメモリコントローラ２２に送信する（Ｓ１５）。なお、ステータス信号に含まれるステータス情報としては、例えば第１の実施の形態のようなフェイルビット数の他、
・書き込み／消去動作の最中であることを示すビジー信号、
・書き込み／消去パルス電圧の印加回数、
・ベリファイ動作におけるＰａｓｓ／Ｆａｉｌ情報
等が挙げられる。
【００６０】
また、ステータス情報の区分単位は、メモリチップ２１全体を一単位としてもよいし、図２に示すプレーンを一単位としてもよい。または、更に細分化して、ブロック、ページ単位でステータス情報を生成し、メモリコントローラ２２に供給することも可能である。
【００６１】
メモリチップ２２では、ステータス信号に基づき、メモリチップ２１のステータスを確認する（Ｓ１６）。そして、このステータスに応じた、４通りの手法を実行する。
【００６２】
書き込みが比較的良好に行われている第１の状態の場合には、書き込み実行後、書き込みの完了を確認するための書き込みベリファイ電圧を変更するよう設定を行い、Ｓ１３に戻る（Ｓ１７）。
【００６３】
この第１の状態よりも書き込みの完了の程度が悪い第２の状態の場合には、書き込み実行後、指定されたワード線（またはブロック）のメモリセルに書き込むデータを、４値データ（２ビット／セル）から２値データ（１ビット／セル）に変更するなど、ビット数を低減させる変更を行う（Ｓ１８）。
【００６４】
第２の状態よりも更に悪い第３の状態の場合には、書き込み実行後、その指定されたワード線（又はブロック）のメモリセルの使用を禁止する（Ｓ１９）。なお、ステータスの確認の結果、データの書き込みのステータスが良好である（問題なし）と判断される場合には、そのステータス情報をメモリコントローラ２２内の例えばＲＡＭ２８に格納し、そのステータス情報から得られるセル特性情報を必要に応じてＲＡＭ２８に格納する（Ｓ２０）。
【００６５】
このように、書き込みのステータスに応じて、そのメモリセルへの書き込み動作を変更することができる。複数のメモリチップ２１がある場合、メモリチップ毎に異なる制御を実行することができ、しかも複数のメモリチップ２１を単一のメモリコントローラ２２で実行することができる。
【００６６】
なお、図７では、データの書き込みの場合について説明したが、図８に示すように、データ消去の動作を行う場合であっても、同様の対処を行うことが可能である。また、読み出し動作を行う場合であっても、メモリチップ２１からステータス情報を受領して、そのステータス情報に応じて、例えば図９に示すように、問題があれば読み出し電圧を変えるよう設定の変更を行い（Ｓ３７）、問題なければエラー訂正（ＥＣＣ）後のデータをメモリシステムの外部（ホストデバイス等）に出力して終了する、等の動作を実行することが可能である。
【００６７】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施の形態による不揮発性半導体記憶システムが適用されるメモリカード２０の構成を示すブロック図である。
【図２】第１の発明の実施の形態によるＮＡＮＤ型フラッシュメモリチップ２１の機能ブロック構成を示したブロック図である。
【図３】図２のメモリセルアレイ１とカラム制御回路２の構成を示す。
【図４】ページバッファ回路２ａの構成を示している。
【図５】フェイルビットカウンタ９の具体的構成を示す回路図である。
【図６】フェイルビットカウンタ９の具体的構成を示す回路図である。
【図７】本発明の第２の実施の形態の動作を示すフローチャートである。
【図８】本発明の第２の実施の形態の動作を示すフローチャートである。
【図９】本発明の第２の実施の形態の動作を示すフローチャートである。
【符号の説明】
【００６９】
１・・・メモリセルアレイ、  ２・・・カラム制御回路、  ３・・・ロウ制御回路、  ４・・・ソース線制御回路、  ５・・・Ｐウエル制御回路、  ６・・・データ入出力バッファ、  ７・・・コマンド・アドレスインタフェース、  ８・・・ステートマシン、  ９・・・フェイルビットカウンタ、１０・・・マルチプレクサ、  ２０・・・メモリカード、  ２１・・・ＮＡＮＤ型フラッシュメモリチップ、  ２２・・・メモリコントローラ、  ２３・・・ＮＡＮＤフラッシュインタフェース、  ２４・・・ＭＰＵ、  ２５・・・ホストインタフェース、  ２６・・・バッファＲＡＭ、  ２７・・・ハードウェアシーケンサ、  ２８・・・ＲＡＭ、  ２９・・・ＲＯＭ。
【図１】
2010040144.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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