(57)【要約】  【課題】電界集中が発生しにくく、信頼性の高い耐圧構造を有する半導体装置を提供すること。  【解決手段】ｐ基板１０の表面層にＮwell層９を形成し、Ｎwell層９の表面層にｎ形の高電位領域８、ｐ形の低電位領域１２およびＰoffset領域１４を形成し、ｐ基板１０の表面側には、絶縁酸化膜１８を介して、第１導電形薄膜層４と第２導電形薄膜層５の繰り返しからなる渦巻き状薄膜層６を複数形成し、ｐ基板１０の裏面側には、裏面側電極１１を形成する。この構造において、低電位側電極３を基準にして、高電位側電極２に正電位ＶS を印加すると、渦巻き状の薄膜層６の高電位側電極２と接続する端にも電位ＶS が印加され、この渦巻き状の薄膜層には均一な電位分布が形成される。【選択図】        図１０
2010245549.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁膜上に、互いに離して形成された第１電極と第２電極とを有し、前記半導体基板が第１導電形であって、該半導体基板の表面層に第１導電形の第１領域と第２導電形の第２領域が離して形成され、前記第１領域と前記第２領域の間の前記半導体基板の表面層に、前記第１領域から離し、且つ、前記第２領域に接するように第２導電形の第３領域が形成され、前記第１領域と前記第１電極とが接続し、前記第２領域と前記第２電極とが接続される半導体装置において、両端がそれぞれ第１電極、第２電極に接続され、且つ、第１電極を取り囲む渦巻き状の薄膜層が、前記絶縁膜上に複数形成され、該渦巻き状の薄膜層が、第１電極の各辺を始点、第２電極の各角部を終点として形成されることを特徴とする半導体装置。
【請求項２】
前記渦巻き状の薄膜層は、直列に複数個のｐｎダイオードが形成され、前記半導体装置の耐圧をＶB 、前記ｐｎダイオードの降伏電圧をＶｚ 、前記渦巻き状の薄膜層の中のｐｎダイオードを形成するｐｎ接合で、逆阻止状態にあるｐｎ接合の数をｍとすると、ＶB ＜ＶZ ×ｍを満足することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、プレーナ型の横型および縦型の半導体装置に関し、特に、その半導体装置の耐圧構造に関する。
【背景技術】
【０００２】
バイポーラトランジスタ、パワーＭＯＳＦＥＴおよびＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に代表されるパワーデバイスにおいて、数十から数千ボルトの耐圧構造（耐圧をもつ箇所の構造）が必要とされる。また、これらのパワーデバイスを駆動するために、近年、高耐圧ＩＣの開発が盛んに行われ、この高耐圧ＩＣもまたパワーデバイスと同等の耐圧が要求される。
【０００３】
図７は、Ｄｏｕｂｌｅ  ＲＥＳＵＲＦ構造と抵抗性フィールドプレート構造を組み合わせた構造で、同図（ａ）は要部断面図で、同図（ｂ）は電位分布である。この耐圧構造は、高耐圧ＩＣの代表的な構造である。
【０００４】
図７（ａ）において、ｐ基板３５の表面層にＮwell領域３４が設けられている。このＮwell領域３４の表面層に高電位領域３３、低電位領域３７およびＰoffset領域３９がそれぞれ形成されている。高電位領域３３上と低電位領域３７上には、高電位側電極３２と低電位側電極３８がそれぞれ形成され、ｐ基板３５上に形成される絶縁酸化膜４１上に高比抵抗の抵抗性フィールドプレートである薄膜抵抗層４０が形成され、この薄膜抵抗層４０により高電位側電極３２と低電位側電極３８とが電気的に接続されている。また、低電位側電極３８と裏面側電極３６は、ｐ基板３５の終端部で電気的に接続している。尚、３５ａはｐ基板層である。
【０００５】
図７（ｂ）において、低電位側電極３８を基準（例えば、ＧＮＤ）として、高電位側電極３２に正電位ＶS を印加したときの、チップ表面の電位分布の様子を図示している。
【０００６】
電位分布は抵抗性フィールドプレート４０の両端面付近で歪みが大きく、電界が集中している。そのために、この個所で耐圧が低下する。
【０００７】
図８は半導体内部の空乏層の拡がりを示した図である。図８の空乏層の拡がりを示した半導体装置の要部断面図は、図７（ａ）の要部断面図と同一である。従って、図中の符号は図７（ａ）と同じである。
【０００８】
図８において、低電位側電極３８と裏面側電極３６を基準にして、高電位側電極３２に正電位ＶS が印加されると、逆バイアスが印加される２つのｐｎ接合から空乏層４７、４８が拡張していく。
【０００９】
１つのｐｎ接合は、Ｎwell領域３４とＰoffset領域３９、低電位領域３７のｐｎ接合であり、もう一つのｐｎ接合は、Ｎwell領域３４とｐ基板層３５ａのｐｎ接合である。
【００１０】
一般的に、絶縁酸化膜４１と半導体界面の固定電荷の影響で、半導体表面の空乏層内部には電界の集中が起き易く、これがデバイスの破壊につながる。
【００１１】
抵抗性フィールドプレート構造は、高電位側電極３２に電位ＶS を印加すると、薄膜抵抗層４０にも電位ＶS が印加され、薄膜抵抗層４０には、電位ＶS と薄膜抵抗層４０の抵抗値に応じた電流が流れる。これによって、薄膜抵抗層４０に、均一な電位分布が生じれば、この電位分布による電界が、絶縁酸化膜４１を介し、半導体層に影響を及ぼし、半導体層表面の空乏層の中の電界集中を緩和することができる。その結果、高い耐圧を安定して確保することができる。
【００１２】
従来の構造においては、高電位領域３３と低電位領域３７との間に大きな漏れ電流が発生しないように、フィールドプレートである薄膜抵抗層４０には、数ＭΩｃｍの高比抵抗の層、例えば、ノンドープアモルファスシリコンや酸素ドープポリシリコン（ＳＩＰＯＳ）が使用されてきた。
【００１３】
しかしながら、数ＭΩｃｍの高比抵抗の層を安定して形成することは、この層に入り込む不純物を極めて小さく抑制しなければならず、製造は極めて困難である。また、場所による比抵抗の値にばらつきが発生しやすい。
【００１４】
この薄膜抵抗層４０の抵抗値が低い場合には、抵抗値のばらつきは小さくなるが、大きな漏れ電流が流れるため、発生損失が大きくなり、デバイスが破壊し易くなる。また、抵抗値が高すぎる場合は、抵抗値のばらつきが発生して、漏れ電流は不均一に流れ易くなり、高電位領域３３と低電位領域３７の間に、均一な電位分布を形成することが困難となり、半導体層の空乏層中に電界集中箇所が生じで、耐圧が低下する可能性がある。
【００１５】
これらの問題点を解決するために、前記の薄膜抵抗層４０の抵抗値を低くして、ばらつきを抑え、この薄膜抵抗層４０を、島状のベース電極４３（高電位側電極）とそれを取り囲む外周電極４４（低電位側電極）との間に、渦巻き状に形成し、長い薄膜抵抗層（渦巻き状の薄膜抵抗層４５）でベース電極４３と外周電極４４を接続することで、抵抗値を増大させる、図９のような構造が特許文献１に開示されている。
【００１６】
この構造では、渦巻き状の薄膜抵抗層４５の比抵抗を小さくして、ばらつきを抑制し、渦巻き状の薄膜抵抗層４５の端から端の間の抵抗値を大きくして、漏れ電流を抑制している。また、ベース電極４３と外周電極４４とを直線で結ぶ線上の電位分布は、渦巻き状の薄膜抵抗層４５の渦巻きの回数分だけ、階段状に変化するが、回数を多くすれば、階段の落差は小さくなり、平均的な電位勾配は一定となる。
【００１７】
この構造によれば、外周電極４４とベース電極４３を電気的に接続する渦巻き状の薄膜抵抗層４５の比抵抗の値を、従来構造の抵抗性フィールドプレートに比べ、低い値として実現できるというものである。これによって、抵抗性フィールドプレートよりも抵抗値の制御が容易になる利点を有する。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平４−３３２１７３号公報
【特許文献２】米国特許第５４７５２５８号明細書
【特許文献３】米国特許第５７２９０４４号明細書
【特許文献４】米国特許第５３８２８２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかし、この渦巻き状の薄膜抵抗層４５を形成する場合、半導体装置のチップサイズが大きくなると、前記渦巻き状の薄膜抵抗層４５の距離が長くなり、抵抗値が大きくなる。チップサイズによらず同一の漏れ電流を流すには、チップサイズが大きくなると、渦巻き状の薄膜抵抗層４５の幅を広げる必要があり、必然的に周辺に配置される耐圧構造の幅が大きくなる。
【００２０】
従って、同一の耐圧を有する半導体装置でも、電流容量によって、つまり、活性領域の面積の変化によって、耐圧構造の幅を変える必要がある。これは、同一の耐圧系列の半導体装置を製作する場合、製造コスト上、不都合である。
【００２１】
また、渦巻き状の薄膜抵抗層４５として採用する薄膜の比抵抗の値が、比較的低い値に設定できるようになったとはいえ、まだまだ、均一な比抵抗の値を渦巻き状の抵抗層に沿って、得ることは困難である。そのため、渦巻き状の薄膜抵抗層４５に場所によって抵抗値のばらつきが発生して、耐圧構造部で局部的に電界が集中し、素子耐圧の低下を招く。また、この抵抗値は温度に対する変動が大きく、デバイスに、この渦巻き状の抵抗層を用いることは、信頼性の確保の観点からも困難である。
【００２２】
また、特許文献２にパワーＭＯＳＦＥＴのゲート・ドレイン間の絶縁膜上にツェナーダイオードを形成することが開示されているが、ソース・ドレイン間の電位分布を均一化させるには、十分でない。
【００２３】
また、特許文献３に、半導体基板内にｐ領域、ｎ領域を設けて金属で接続し、ダイオードを直列に形成することが開示されているが、この特許文献３の構造では、横型デバイスで広く適用されているＲＥＳＵＲＦ構造との組合せは困難であり、従って、横型デバイスには不向きである。
【００２４】
また、特許文献４に、縦型デバイスを対象として、活性領域の外周部の不活性領域上に、多数のダイオードを渦巻き状に直列接続することが開示されている。この特許文献４では、横型デバイスで、しかも活性領域上にこの構造を配置することは開示されておらず、また、渦巻き状の直列ダイオードの数は、素子に定格電圧になるように選定されている。従って、定格電圧付近の電圧が素子に印加された場合は、大きな漏れ電流が流れるという不都合を生じる。
【００２５】
前記のことから、横型および縦型の双方の半導体装置に適用できて、フィールドプレートの様な働きをするダイオードを多数個直列した構造で、漏れ電流が小さく、且つ、十分に電位分布の均一化が図れる耐圧構造の提案は未だ成されていない。
【００２６】
この発明の目的は、前記の課題を解決して、電界集中が発生しにくく、信頼性の高い耐圧構造を有する横型および縦型構造の半導体装置を提供することにある。
【課題を解決するための手段】
【００２７】
前記の目的を達成するために、半導体基板上に形成された絶縁膜上に、互いに離して形成された第１電極と第２電極とを有し、前記半導体基板が第１導電形であって、該半導体基板の表面層に第１導電形の第１領域と第２導電形の第２領域が離して形成され、前記第１領域と前記第２領域の間の前記半導体基板の表面層に、前記第１領域から離し、且つ、前記第２領域に接するように第２導電形の第３領域が形成され、前記第１領域と前記第１電極とが接続し、前記第２領域と前記第２電極とが接続される半導体装置において、両端がそれぞれ第１電極、第２電極に接続され、且つ、第１電極を取り囲む渦巻き状の薄膜層が、前記絶縁膜上に複数形成され、該渦巻き状の薄膜層が、第１電極の各辺を始点、第２電極の各角部を終点として形成される構成とする。
【００２８】
また、前記渦巻き状の薄膜層は、直列に複数個のｐｎダイオードが形成され、前記半導体装置の耐圧をＶB 、前記ｐｎダイオードの降伏電圧をＶｚ 、前記渦巻き状の薄膜層の中のｐｎダイオードを形成するｐｎ接合で、逆阻止状態にあるｐｎ接合の数をｍとすると、ＶB ＜ＶZ ×ｍを満足するようにするとよい。
【００２９】
前記第１導電形領域および前記第２導電形領域の不純物濃度が１×１０18ｃｍ-3以上であるとよい。
【００３０】
前記ポリシリコンが、ｐ形不純物もしくはｎ形不純物を１×１０18ｃｍ-3以上ドーピングして形成されると好ましい。
【００３１】
前記絶縁膜の厚みを０．０１以上で１０μｍ以下とするとよい。
【００３２】
前記のように、例えば、ｎ形ポリシリコンにｐ形領域を離して複数個形成することで、ｐ形領域とｎ形領域が交互に形成される。このｐ形領域とｎ形領域でｐｎダイオードを形成する。そうすると、例えば、ｐ1 ｎ1 ｐ2 ｎ2 ・・・と並んだ構造で薄膜層が形成されることになる。この最初のｐ1 ｎ1 で第１のｐｎダイオードが形成され、つぎのｎ1 ｐ2 で第２のｐｎダイオードが形成され、つぎのｐ2 ｎ2 で第３のｐｎダイオードが形成される。これは第１のｐｎダイオードと第２のダイオードは逆直列接続されたこととなり、また、第２のｐｎダイオードと第３のｐｎダイオードも逆直列に接続されたことになる。つまり、薄膜層は互いに逆直列に接続されたｐｎダイオードが、直列に複数個接続された構造となる。
【００３３】
また、前記のｎ1 とｐ2 を金属膜などで接続すると、ｐ1 ｎ1 のｐｎダイオードとｐ2 ｎ2 のｐｎダイオードとが順直列に接続されたことになる。つまり、薄膜層はｐｎダイオードが順直列に複数個接続された構造となる。
【００３４】
このｐｎダイオードをツェナーダイオードとするために、ノンドープのポリシリコンに１×１０18ｃｍ-3以上の第１導電形の不純物をドープして、第１導電形ポリシリコンを形成する。この第１導電形ポリシリコンに、不純物濃度が１×１０18ｃｍ-3以上である第２導電形領域を形成して、ツェナーダイオードを形成する。勿論、この不純物濃度が１０18ｃｍ-3から１０19ｃｍ-3ではアバランシェ降伏とツェナー降伏が混在し、１０19ｃｍ-3以上でツェナー降伏が支配的になると推定される。
【００３５】
このように、ツェナーダイオードを直列接続（逆直列または順直列）し、渦巻き状の薄膜層とすることで、第１電極と第２電極の間を直線で結ぶ線上で均等な電位分布が得られ、電界集中を防止できる。
【００３６】
図５はポリシリコンを用いたツェナーダイオードの電圧・電流特性である。逆バイアスの領域では、ｐｎ接合の逆方向電圧を増加させていくと、所定の電圧（ツェナー電圧：ＶZ ）以上で、急激に電流が流れる、所謂、降伏現象が現れる。前記のように、ツェナーダイオードにより形成した、渦巻き状の薄膜層は、低電位側電極を基準にして、高電位側電極に電圧ＶS を印加すると、ＶS の大きさで、ツェナーダイオードの逆阻止状態は非降伏状態と降伏状態の２つの状態に分かれる。
【００３７】
個々のツェナーダイオードのツェナー電圧をＶZ 、薄膜層の中のツェナーダイオードを形成するｐｎ接合で、逆阻止状態にあるｐｎ接合の数をｍとすると、（１）ＶS ＜ｍ・ＶZ のとき（ツェナーダイオードは非降伏状態）
ｐｎ接合の逆方向の漏れ電流ＩS が渦巻き状の薄膜層に流れる。高濃度の不純物をドープしたポリシリコンに形成された個々のツェナーダイオードは、比較的漏れ電流ＩS が大きく、均一な電圧・電流特性を有するために、渦巻き状の薄膜層は、渦巻きに沿って均一な電位分布となる。尚、不純物濃度を高くすると、濃度制御が容易になり、面内の濃度のばらつきは小さくなり、抵抗値のばらつきが小さくなる。
（２）ＶS ≧ｍ・ＶZ のとき（ツェナーダイオードは降伏状態）
ｐｎ接合の逆方向に過大な電流が流れ、その状態が長時間続くと渦巻き状の薄膜層は発熱して破壊に至る。
【００３８】
ツェナーダイオードの個数を増やして、半導体装置の所望の耐圧より、渦巻き状の薄膜層に形成されたツェナーダイオード全数を合わせたツェナー電圧を高くなるように設定すれば、前記の（１）項の非降伏状態で使用できる。この非降伏状態でツェナーダイオードを動作させることで、ツェナーダイオードを破壊させずに、渦巻き状の薄膜層の電位分布を均一化できる。また、渦巻き状の薄膜層を流れる漏れ電流はツェナーダイオードの逆阻止時の電圧・電流特性で決まり、この漏れ電流は、ツェナーダイオードの数が変わらなければ、渦巻き状の薄膜層の長さによる影響は少ない。つまり、薄膜層の占める大きさによる影響は少ない。また、温度の変化に対する、漏れ電流の変動も、従来の高抵抗の渦巻き状の抵抗層の変動に比べて、大幅に小さく、安定した電位分布が形成できる。
【００３９】
図６は、渦巻き状の薄膜層に沿っての電界分布で、同図（ａ）は電界分布の模式図で、図（ｂ）は同図（ａ）の拡大図と渦巻き状の薄膜層の図で、同図（ｃ）は電位分布を示す図である。
【００４０】
同図（ａ）、（ｂ）において、電界は渦巻き状の薄膜層に形成されたｐｎ接合でＥMAX となり、空乏層が広がっていない箇所でＥMIN となる。また、ｐｎ接合が順バイアスされている箇所でも小さな電界は存在するがそれは省略した。また、ＥMIN は空乏層が広がらない領域での漏れ電極による電圧降下で生ずる電界である。
【００４１】
同図（ｃ）において、渦巻き状の薄膜層に沿っての電位は、Ｖs からＧＮＤに向かった勾配が一定となり、図７（ｂ）に示した理想的な電位分布となる。拡大すると階段状に電位が降下しているが、ツェナーダイオードの数が多いため、極めて小さなステップとなる。
【００４２】
また、前記薄膜層を複数本形成すると、例えば、複数本ある薄膜層の内１本が溶断しても、他の薄膜層で電位分布の均一化を図ることができる。
【発明の効果】
【００４３】
この発明によれば、島状領域の周囲を外周部に向かって周回し、高電位領域と低電位領域を電気的に接続する渦巻き状の薄膜層が絶縁膜上に複数形成され、該渦巻き状の薄膜層が、第１電極の各辺を始点、第２電極の各角部を終点として形成されることで、つぎのような効果がある。
【００４４】
耐圧構造部の耐圧は、ツェナーダイオードの数で決まり、薄膜層の幅に対する依存性は極めて小さく、そのため、同一耐圧ではチップサイズに渦巻き状の幅を一定にできる。このことによって、同一耐圧の素子系列を製造する場合、製造コストが、従来の抵抗薄膜層（フィールドプレートや渦巻き状の抵抗薄膜層）に比べて大幅に低減できる。
【００４５】
また、ツェナーダイオードの逆耐圧特性を利用しているので、温度依存性が小さく、そのため、耐圧を安定して得ることができる。
【００４６】
また渦巻き状の薄膜層を形成するポリシリコンの不純物濃度を１×１０18ｃｍ-3以上と高濃度とすることで、個々のツェナーダイオードの電圧・電流特性を揃えることができる。そうすることで、高電位領域から低電位領域への電位勾配を均一化し、高い耐圧を得ることができる。
【００４７】
また、薄膜層を複数本とすることで、素子耐圧に対する信頼性が向上する。
【図面の簡単な説明】
【００４８】
【図１】この発明の第１参考例の半導体装置における耐圧構造部で、（ａ）は要部平面図、（ｂ）は同図（ａ）のＡ−Ａ線で切断した要部断面図
【図２】チップ表面の電位分布の様子を示したもので、（ａ）は半導体装置の要部断面図、（ｂ）はチップ表面の電位分布図
【図３】この発明の第２参考例の半導体装置における耐圧構造部の要部平面図
【図４】この発明の第３参考例の半導体装置における耐圧構造部の要部断面図
【図５】ポリシリコンを用いたツェナーダイオードの電圧・電流特性を示す図
【図６】渦巻き状の薄膜層に沿っての電界分布で、（ａ）は電界分布の模式図で、（ｂ）は（ａ）の拡大図と渦巻き状の薄膜層の図で、（ｃ）は電位分布を示す図
【図７】従来の耐圧構造部である、Ｄｏｕｂｌｅ  ＲＥＳＵＲＦ構造と抵抗性フィールドプレート構造を組み合わせた構造で、（ａ）は要部断面図、（ｂ）は電位分布図
【図８】半導体内部の空乏層の拡がりを示した図
【図９】従来の耐圧構造部で、渦巻き状の薄膜抵抗層４５の要部平面図
【図１０】この発明の第１実施例の半導体装置における耐圧構造部の要部平面図
【図１１】この発明の第５参考例の半導体装置における要部断面図
【図１２】この発明の第６参考例の半導体装置における要部断面図
【発明を実施するための形態】
【００４９】
図１は、この発明の第１参考例の半導体装置における耐圧構造部で、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＡ−Ａ線で切断した要部断面図である。
【００５０】
この参考例では、外側の電極を基準（ＧＮＤ）として、内側の島状に存在する電極に高電位をかけるものとするが、これとは逆に、内側を基準にして、外側の電極に高電位をかける場合でも、渦巻き状の薄膜層６の効果は同じである。
【００５１】
図１（ａ）において、プレーナ型の半導体装置１は、その表面側表面の中心部に高電位側電極２と、その高電位側電極２の外周側の低電位側電極３と、高電位側電極２と低電位側電極３との間で高電位側電極２の周囲を３重に周回して、高電位側電極２と低電位側電極３とを電気的に接続する、第１導電形薄膜層４および第２導電形薄膜層５の繰り返しからなる渦巻き状の薄膜層６を有する。
【００５２】
図１（ｂ）において、ｐ基板１０の表面層にＮwell層９を形成し、Ｎwell層９の表面層にｎ形の高電位領域８、ｐ形の低電位領域１２およびＰoffset領域１４を形成する。また、ｐ基板１０の表面側には、絶縁酸化膜１８を介して、第１導電形薄膜層４と第２導電形薄膜層５の繰り返しからなる渦巻き状薄膜層６で形成される。この渦巻き状の薄膜層６のＡ−Ａ線にある箇所を１５、１６、１７として示す。
【００５３】
一方、ｐ基板１０の裏面側には、裏面側電極１１を形成する。低電位側電極３はチップ終端部にあり、この終端部のダイシング面５６には歪み層が形成され、この歪み層で、電圧阻止能力がなくなるために、低電位側電極３と裏面側電極１１は電気的に接続され、共に電位的にＧＮＤとなる。勿論、このダイシング面５６に加え、チップ終端部の露出面全体をｐ層とすることで、低電位側電極３と裏面側電極１１をさらに強く電気的に接続させることができる。
【００５４】
前記の渦巻き状の薄膜層６は、例えば、ノンドープのポリシリコンに第１導電形および第２導電形の不純物を導入して、第１導電形薄膜層４および第２導電形薄膜層５を交互に形成して得ることができる。また、別の例として、第１導電形ポリシリコンに第２導電形不純物を選択的に離して導入して、第１導電形薄膜層４および第２導電形薄膜層５を交互に形成して得ることもできる。例えば、第１導電形薄膜層４をｎ層とし、第２導電形薄膜層５をｐ層とした場合のｐｎダイオードの逆直列状態を５１に示す。尚、図では白抜き部が第１導電形薄膜層４で、ハッチング部が第２導電形薄膜層５として示したが、書き切れないので、矢印イの方向に一つ置きに示されるハッチング部を省略した。
【００５５】
この構造において、低電位側電極３を基準にして、高電位側電極２に正電位ＶS を印加すると、渦巻き状の薄膜層６の高電位側電極２と接続する端にも電位ＶS が印加され、この渦巻き状の薄膜層には均一な電位分布が形成される。
【００５６】
図２は、チップ表面の電位分布の様子を示したもので、同図（ａ）は半導体装置の要部断面図、同図（ｂ）はチップ表面の電位分布である。電位勾配が生ずる箇所はＰoffset層表面である。
【００５７】
同図（ａ）は図１（ｂ）の上部を描いた図である。また同図（ｂ）は図１（ａ）のＡ−Ａ線上に沿って、高電位側電極２から低電位側電極３に向かっての電位分布を示した図である。渦巻き状の薄膜層６をＡ−Ａ線で切断した断面で表すと１５、１６、１７で示される。この渦巻き状の薄膜層１５、１６、１７にかかる電位をＶ15、Ｖ16、Ｖ17とする。高電位側電極２から低電位側電極３に向かっての電位は、平均的な勾配が一定となる。そのため、Ｎwell層９、Ｐoffset層１４および図示しないｐ基板層１０ａに形成される空乏層内の電界は緩和され、半導体装置１を高耐圧化することができる。
【００５８】
つぎに、渦巻き状の薄膜層６に沿って、印加される電位について図１（ａ）を用いて説明する。
【００５９】
半導体装置の耐圧が、例えば、６００Ｖの場合、ツェナーダイオードを形成するｐｎ接合５５で、逆阻止状態にあるｐｎ接合５５の数をｍ＝４００個、接合部ダイオードの降伏電圧であるツェナー電圧を全て等しく、ＶZ ＝４Ｖとなるようツェナーダイオードの耐圧を設定する。こうすると、ツェナーダイオードの全電圧＝４Ｖ×４００＝１６００Ｖとなり、半導体装置１の耐圧６００Ｖに対して十分余裕があり、ツェナーダイオードが降伏することはなく、従って、発熱で破壊することもない。また、一個のツェナーダイオードに印加される電圧は６００Ｖ÷４００＝１．５Ｖと低く、高電位側電極２から低電位側電極３に、渦巻き状の薄膜層６に沿って、この１．５Ｖの電位ステップで電位は均一に低下し、均一な電位分布が得られる。
【００６０】
また、前記のＶZ を７Ｖに設定した場合は、ｍが２３０個程度で、一個のツェナーダイオードに印加される電圧が２．６Ｖ程度と低くなり、高電位側電極２から低電位側電極３に、渦巻き状の薄膜層６に沿って、この２．６Ｖの電位ステップで電位は均一に低下し、均一な電位分布が得られることになる。
【００６１】
ツェナーダイオードを形成するポリシリコンの濃度（第１導電形薄膜層の濃度および第２導電形薄膜層の濃度）は高いために、ツェナーダイオードの電圧・電流特性のばらつきは小さくなる。実測では、漏れ電流に対する各ツェナーダイオードが分担する電圧のばらつきは１０％以内で、渦巻き状の薄膜層に沿う電位分布の均一性は、ポリシリコンの濃度を高めることで向上する。
【００６２】
従って、ツェナーダイオードを降伏させることなく、渦巻き状の薄膜層６に沿って安定した電位分布を得ることができ、半導体装置の耐圧を向上できる。
【００６３】
また、図１では、渦巻き状の薄膜層６を内側の高電位側電極２の周囲を３重に周回としたが、特に、チップサイズや半導体装置１の耐圧で周回の回数は変わる。但し、周回の回数が多い程、高電位側電極２と低電位側電極３を直線で結ぶ線上（例えばＡ−Ａ線上）の電位分布の均一性が向上するので好ましい。
【００６４】
また、ツェナーダイオードの個数もここでは４００個としたが、全体のツェナー電圧が半導体装置１の耐圧以上になるように個数を設定すればよい。また、渦巻き状の薄膜層６の形状もこの渦巻き状の薄膜層６が取り巻く電極形状（例えば、高電位側電極２の形状）に合わせてよく、円形でも多角形でもよい。さらに、渦巻き状の薄膜層６の材質についは、この参考例ではポリシリコンとしたが、単結晶シリコンやＧａＡｓおよびＳｉＣなどの半導体材料を用いてもよい。また、始点から終点に達する渦巻きの本数は、参考例では１本で示したが、複数本、並設しても構わない。
【００６５】
前記した実施例は、ｐｎダイオードが逆直列に多数接続された例である。つぎに、ｐｎダイオードが順直列に接続され実施例を説明する。
【００６６】
図３は、この発明の第２参考例の半導体装置における耐圧構造部の要部平面図である。
【００６７】
この図は、渦巻き状の薄膜層６に形成されるｐｎ接合５５を一つ置きに金属膜５３で短絡し、すべてのツェナーダイオードであるｐｎダイオードが順直列に形成されている点が図１（ａ）と異なる。この金属膜５３の材質はアルミニウムなど、デバイスの電極を形成するときに用いる材質でよい。また、形成されるｐｎダイオードは、図中の５２に示すように逆阻止状態となるように、順方向のｐｎ接合上に金属膜５３を形成する。尚、矢印ロの方向で、金属膜５３がｐｎ接合５５が一つ置きに配置されるが、省略した。
【００６８】
前記した第１参考例では、横型のプレーナ型の半導体装置の耐圧構造部を示したが、縦型の半導体装置の耐圧構造の場合でも、チップの活性領域から、横方向に空乏層が拡張していくタイプの半導体装置では、前記したツェナーダイオードの繰り返しからなる渦巻き状の薄膜層が適用できる。つぎに、縦型の半導体装置に渦巻き状の薄膜層を適用した参考例について説明する。
【００６９】
図４は、この発明の第３参考例の半導体装置における耐圧構造部の要部断面図である。
【００７０】
ｎ- 層２３の裏面側にｎ+ 層２２を形成し、表面側に低電位領域２５となるｐウエル領域、この低電位領域を取り囲むようにガードリングとなるｐ領域２９、３０、３１をそれぞれ形成し、チップの終端部には、高電位領域２０となるｐ領域を形成する。低電位領域２５となるｐウエル領域には図示しない活性領域（例えば、ＭＯＳＦＥＴでいうとゲート部やソース部が占めている領域のこと）が形成される。低電位領域２５上に低電位側電極２６、高電位領域２０上に高電位側電極１９が形成され、裏面のｎ+ 層上には裏面側電極２１が形成される。裏面側電極２１と高電位側電極１９はダイシング面４５で電気的に接続されている。
【００７１】
また、ガードリングのｐ領域２９、３０、３１は、ｐウエル領域２５をリング状に取り囲んでいる。高電位側電極１９と低電位側電極２６とを電気的に接続する渦巻き状の薄膜層２７が半導体基板上の絶縁酸化膜２８を介して形成されている。
【００７２】
ここで、裏面側電極２１に電位ＶS をかけると、高電位側電極１９と低電位側電極２６の間に、電位ＶS がかかり、ツェナーダイオードの直列接続構造となっている渦巻き状の薄膜層２７には、漏れ電流が流れて、電位分布が形成される。この電位分布による電界が、半導体基板に形成される空乏層２４を均一に広げ、電界集中を緩和し、半導体装置の耐圧を向上させる。
【００７３】
この発明の第４参考例の半導体装置で、図１の渦巻き状の薄膜層を形成する第１導電形層および第２導電形層の不純物濃度がそれぞれ１×１０18ｃｍ-3以上にする。このように不純物濃度を高くすることで、第１導電形薄膜層と第２導電形薄膜層で形成されるｐｎダイオードはツェナーダイオードとなる。これらの第１導電形薄膜層と第２導電形薄膜層の不純物濃度を高くすることで、ツェナーダイオードの逆阻止時の電圧・電流特性のばらつきを小さく抑制でき、渦巻き状の薄膜層に沿って均一な電位勾配を形成できる。また、渦巻き状の薄膜層にツェナーダイオード群を形成することで、抵抗性の薄膜層と比べて、電位分布の温度依存性を小さくできる。
【００７４】
この発明の第４参考例の半導体装置で、半導体基板上に、絶縁酸化膜を介して渦巻き状の薄膜層を形成する場合の絶縁酸化膜の膜厚を０．０１から１０μｍとする。０．０１μｍより薄い場合は、製造条件のばらつきなどで半導体基板と渦巻き状の薄膜層が接触する場合が生ずる恐れが出てくる。一方、１０μｍを超えると、絶縁酸化膜の形成に長時間かかかり、半導体基板上に形成される絶縁酸化膜の厚さが厚くなりすぎて、渦巻き状の薄膜層の電位を効果的に半導体基板の表面に伝えにくくなる。そのため、デバイス構造としては好ましくない。また、製造コストも当然上昇する。
【００７５】
前記のように、この発明の渦巻き状の薄膜層は、ツェナーダイオードの繰り返し構造となっており、逆阻止状態にあるダイオードの個数ｍと個々のツェナーダイオードのツェナー電圧ＶZ の積（ｍ×ＶZ ）が半導体装置の耐圧より十分大きいように設計しておけば、高電位側電極と低電位側電極間に耐圧以下の電圧を印加したとき、渦巻き状の薄膜層には、ダイオードの逆方向の漏れ電流ＩS が流れ、薄膜層に沿って均一な電位分布が生じ、それに従って、第１導電形薄膜層もしくは第２導電形薄膜層で、キャリアの移動が起こり、空乏層が拡張する。これによって、電界集中が緩和され、耐圧を向上できる。
【００７６】
従来のフィールドプレートや渦巻き状の抵抗層に比べ、この発明は、渦巻き状の薄膜層の第１導電形もしくは第２導電形の不純物濃度、ツェナーダイオードの個数、薄膜層の材質の最適化によって、薄膜層の大きさ（幅、長さ）や温度の変化による漏れ電流ＩS の変動を大幅に小さくでき、安定した耐圧を得ることができる。
【００７７】
図１０は、この発明の第１実施例の半導体装置における耐圧構造部の要部平面図である。薄膜層が４本渦巻き状に形成されている。渦巻き状の薄膜層は第１導電形薄膜層と第２導電形薄膜層から形成され、図１（ａ）との違いは、渦巻き状の薄膜層が複数本（図１０では、第１渦巻き状の薄膜層６ａ、第２渦巻き状の薄膜層６ｂ、第３渦巻き状の薄膜層６ｃおよび第４渦巻き状の薄膜層６ｄの４本）形成されている点である。薄膜層を複数本とすることで、例えば、１本の薄膜層が切れても、他の健全な薄膜層によって電位分布の均一化が図られて、素子耐圧に対する信頼性が向上する。
【００７８】
尚、第１実施例の半導体装置の要部断面図およびチップ表面の電位分布の様子は、図２（ａ）および（ｂ）と同じであるので説明を省略する。
【００７９】
図１１は、この発明の第５参考例の半導体装置における要部断面図である。これは、第１参考例で示した耐圧構造を高耐圧横形ＮＭＯＳ（ｎチャネルＭＯＳＦＥＴ）に適用した例である。
【００８０】
ｐ基板５７のＮwell領域５８を形成し、Ｎwell領域５８の表面層に選択的にｐ- 領域６０、Ｐoffset領域６７を形成し、また、Ｐwell領域６１、６４を形成する。つぎに、絶縁酸化膜６９、７０であるＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）を形成する。そのつぎに、図示しないゲート酸化膜を介してポリシリコンでゲート電極７２を形成し、絶縁酸化膜７０上にポリシリコン膜７５、８４および渦巻き状の薄膜層を形成する。この渦巻き状の薄膜層８３は第１参考例で説明したものと同等である。当然、前記したように、この渦巻き状の薄膜層８３は多数のｐｎダイオード（ツェナーダイオードなど）で構成されている。
【００８１】
つぎに、ソース領域となるｎ+ 領域６３、６５、ドレイン領域となるｎ+ 領域６８を形成し、このとき、渦巻き状の薄膜層８３の図示しないｎ+ 領域も形成し、またフィールドプレートとなるポリシリコン膜７５、８４をｎ形の低抵抗層とする。
【００８２】
つぎに、コンタクトをとるために、ｐ+ 領域５９、６２、６６を形成し、このとき、渦巻き状の薄膜層８３の図示しないｐ+ 領域も形成する。
【００８３】
つぎに、図示しないＰＳＧ（リン・ガラス）などの絶縁膜を表面に被覆し、コンタクト孔を形成した後、ソース電極７１、７３およびドレイン電極７４を形成し、裏面に裏面側電極８５を形成する。
【００８４】
この高耐圧横型ＮＭＯＳは、オン状態のとき、主電流である電子流が活性領域２０１を、ソース側（ｎ+ 領域６３、６５）からドレイン側（ｎ+ 領域６８）に流れる構造である。渦巻き状の薄膜層８３が、主電流が流れる活性領域２０１の上に形成されていることで、阻止状態でのドレイン側からソース側への電位分布を均一化できて、素子耐圧の信頼性を向上させることができる。さらに、ソース・ドレイン間の距離が低減できて、オン抵抗の低減を図ることができると共に、素子占有面積を小さくできる利点も生じる。
【００８５】
図１２は、この発明の第６参考例の半導体装置における要部断面図である。これは、第１参考例で示した耐圧構造を、高耐圧横型ＰＭＯＳ（ｐチャネルＭＯＳＦＥＴ）に適用した例である。ここでは、構造の詳細な説明は省略するが、渦巻き状の薄膜層１０４は、図１１と同様に、活性領域２０２の上に形成されている。この場合も第５参考例で説明した効果と同様の効果が期待できる。
【符号の説明】
【００８６】
１    半導体装置
２    高電位側電極
３    低電位側電極
４    第１導電形薄膜層
５    第２導電形薄膜層
６    渦巻き状の薄膜層
６ａ〜６ｄ  第１〜第４渦巻き状の薄膜層
８    高電位領域
９    Ｎwell領域
１０    ｐ基板
１０ａ  ｐ基板層
１１    裏面側電極
１２    低電位領域
１４    Ｐoffset領域
１５、１６、１７    渦巻き状の薄膜層
１８    絶縁酸化膜
１９    高電位側電極
２０    高電位領域
２１    裏面側電極
２２    ｎ+ 層
２３    ｎ- 層
２４    空乏層
２５    低電位領域
２６    低電位側電極
２７    渦巻き状の薄膜層
２８    絶縁酸化膜
２９、３０、３１    ｐ領域
５３    金属膜
５５    ｐｎ接合
５６    ダイシング面
【図１】
2010245549.tif 000003
【図２】
2010245549.tif 000004
【図３】
2010245549.tif 000005
【図４】
2010245549.tif 000006
【図５】
2010245549.tif 000007
【図６】
2010245549.tif 000008
【図７】
2010245549.tif 000009
【図８】
2010245549.tif 000010
【図９】
2010245549.tif 000011
【図１０】
2010245549.tif 000012
【図１１】
2010245549.tif 000013
【図１２】
2010245549.tif 000014