(57)【要約】【課題】レジストポイゾニングの発生を抑制する信頼性の高い半導体装置を実現する。【解決手段】ビアホール１１１を形成した後に溝１１４を形成する工程において、ビアホール１１１の形成領域に露光を行う工程と、配線溝の形成領域に露光を行う工程が含まれる。すなわち、ビアホール１１１を形成した後にビアホール１１１内に化学増幅型レジスト１０８が埋設されても、その後再びビアホール１１１の形成領域に露光が行われるため、ビアホール１１１の内部に十分な露光がされるようになる。これにより、ビアホール１１１内の感光領域、すなわち領域１１２および領域１１３が現像液で除去され、ビアホール１１１の内壁面の少なくとも一部が露出し、所望の構造の溝１１４が得られる。【選択図】図２
2010010270.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に被エッチング膜を形成する工程と、
前記被エッチング膜上に凹部を形成する工程と、
前記被エッチング膜の上部に化学増幅型レジスト膜を形成する工程と、
前記化学増幅型レジスト膜を露光現像してパターニングし、前記凹部の内壁面の少なくとも一部が露出する開口部を形成する工程と、
パターニングされた前記化学増幅型レジスト膜をマスクとして前記被エッチング膜をエッチングして、配線溝を形成する工程と、
を含み、
開口部を形成する前記工程は、
前記凹部の形成領域に露光を行う工程と、前記配線溝の形成領域に露光を行う工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製法方法において、
前記凹部の形成領域に露光を行う前記工程を、２回以上行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製法方法において、
前記凹部の形成領域に露光を行う前記工程は、
前記配線溝の形成領域に露光を行う前記工程の後に行うことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製法方法において、
前記凹部の形成領域に露光を行う前記工程は、
前記配線溝の形成領域に露光を行う前記工程の前に行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置において、デュアルダマシンプロセスに関し、特に上下層の配線接続を行うビアを先に形成するいわゆるビアファースト法によるビア及び配線溝のパターンが形成されている。
【０００３】
ビアファースト法を用いて配線構造を形成する場合、レジスト材料として、化学増幅型レジストが使用される。このとき、配線パターンの露光／現像時に光学的な解像性の起因ではなく、化学増幅型レジストを阻害する外的因子、例えば基板からのアミンまたはそれに類した化合物が化学増幅型レジスト中へ拡散することなどにより、化学増幅型レジストの解像不良が起こる。これを、レジストポイゾニングという。
【０００４】
レジストポイゾニングが起こると、層間絶縁膜を所望の形状に加工することができず、ＥＭ（Ｅｌｅｃｔｒｏ  Ｍｉｇｒａｔｉｏｎ）やＳＩＶ（Ｓｔｒｅｓｓ  Ｉｎｄｕｃｅｄ  Ｖｏｉｄ）などの配線不良を引き起こす場合があり、形成された半導体チップの信頼性が低下するといった問題があった。
【０００５】
ここで、このレジストポイゾニングが発生する様子について、以下に説明する。図７（ａ）〜図８（ｂ）は、化学増幅型レジストを用いたビアファースト法により配線およびビアを形成する際に、レジストポイゾニングが起こる様子を示す工程断面図である。
【０００６】
まず、下層配線層４０１上に第一エッチングストッパ膜４０２、第一層間絶縁膜４０３、第二エッチングストッパ膜４０４、第二層間絶縁膜４０５、および第三層間絶縁膜４０６を積層する。つづいて、既知のリソグラフィー技術およびエッチング技術により、第三層間絶縁膜４０６、第二層間絶縁膜４０５、第二エッチングストッパ膜４０４、および第一層間絶縁膜４０３にビアホール４１１を形成する（図７（ａ））。
【０００７】
つづいて、第三層間絶縁膜４０６および第一エッチングストッパ膜４０２上に反射防止膜４０７を形成する（図７（ｂ））。このとき、ビアホール４１１内の一部が反射防止膜４０７により埋められる。
【０００８】
つづいて、反射防止膜４０７上に化学増幅型レジスト４０８を塗布する（図７（ｃ））。このとき、ビアホール４１１内部、上面およびその周囲が化学増幅型レジスト４０８により覆われる。
【０００９】
つづいて、化学増幅型レジスト４０８に、ビアホール４１１に接続する配線溝を形成するための開口パターン４１２を転写し、現像処理する（図８（ａ））。その後、反射防止膜４０７を除去し、次いで、第三層間絶縁膜４０６および第二層間絶縁膜４０５をエッチングにより除去する（図８（ｂ））。
【００１０】
このとき、図８（ａ）に示すように、ビアホール４１１内部、上面およびその周囲において化学増幅型レジスト４０８が除去されず、部分的に残存してしまう。そのため、図８（ｂ）に示すように、配線溝４１３がパターン通りに形成されず、ビアホール４１１の上面およびその周囲に第三層間絶縁膜４０６および第二層間絶縁膜４０５の残存フェンス４１４が形成された状態となる。
【００１１】
残存フェンス４１４は、その後のＯ２プラズマアッシングおよび有機系剥離液による処理においても除去されず、配線溝４１３中に残存してしまう。これにより、ＥＭ（Ｅｌｅｃｔｒｏ  Ｍｉｇｒａｔｉｏｎ）やＳＩＶ（Ｓｔｒｅｓｓ  Ｉｎｄｕｃｅｄ  Ｖｏｉｄ）などの配線不良を引き起こし形成された半導体装置４００の信頼性が低下する。
【００１２】
このような残存フェンス４１４が発生する原因は、レジスト感度が低下した化学増幅型レジスト４０８が除去されず、部分的に残存してしまうことにある。より詳細には、基板または層間絶縁膜に微量に含まれるアミンまたはそれに類した化合物が、ビアホール４１１内にある化学増幅型レジスト４０８中へ拡散し、露光によって化学増幅型レジスト４０８中に発生する酸と中和反応を起こすことによって、化学増幅型レジスト４０８のレジスト感度を低下させる。これにより、レジスト感度が低下した化学増幅型レジスト４０８は、除去されずビアホール４１１内に残存して、残存フェンス４１４が発生する原因となる。
【００１３】
このような問題が起こる可能性のある層間膜は、窒素を含む絶縁膜（ＳｉＯＮ、ＳｉＣＮなど）、膜内にポアを含むＬｏｗ−ｋ膜が挙げられる。窒素を含む絶縁膜はエッチングストッパとして使われる可能性が将来に亘って（先端のＬｏｗ−ｋ絶縁膜構造においても）ある。ポアを含むＬｏｗ−ｋ膜の場合、クリーンルーム雰囲気に存在するアミンがポア内に取り込まれる場合や、洗浄工程で取り込まれたアミン／アンモニア成分が残る場合の可能性がある。
【００１４】
特許文献１には、デュアルダマシン構造の製造方法として、次のことが開示されている。すなわち、配線及びビアホールを埋込む層の絶縁膜として電子線照射に感光する有機絶縁材料を用い、ビアに相当する部分の露光と配線に対応する部分の露光を続けて行い、現像することによって配線及びビアホールに対応する凹部を形成する方法が開示されている。
【００１５】
また、本発明に関連する背景技術として特許文献２乃至４がある。
【特許文献１】特開２００１−０９３９７７号公報
【特許文献２】特開２００３−３０９１７２号公報
【特許文献３】特開２００５−０１０６３３号公報
【特許文献４】特開２００６−１３３３１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、特許文献１で説明した方法では、層間膜に感光性（電子線に対して）の有機絶縁材料を使い、電子線のエネルギーを制御することによって、感光させる深さをビア深さ相当あるいは配線深さ相当に制御している。そのため、有機絶縁材料は、層間絶縁膜としても使えるという特性を持たせるため、レジストにくらべて微細なパターンが形成できないことが多かった。
【００１７】
また、配線溝の形成工程では、露光によって有機絶縁材料の膜厚の１／２程度の配線溝を制御性よく作製する必要があるが、レジスト厚さ方向の感光度を急峻に変化させることができないため、配線パターンの太さや配線位置によらずに制御性良く形成することが困難であった。
【００１８】
更には、デバイスの微細化が進むにつれて層間絶縁膜の誘電率は小さくなる傾向にあるが、その低誘電率化と所望の感光性の両立も困難であるなどの問題があった。
【課題を解決するための手段】
【００１９】
本発明による半導体装置の製造方法は、
半導体基板の上部に被エッチング膜を形成する工程と、
前記被エッチング膜上に凹部を形成する工程と、
前記被エッチング膜の上部に化学増幅型レジスト膜を形成する工程と、
前記化学増幅型レジスト膜を露光現像してパターニングし、前記凹部の内壁面の少なくとも一部が露出する開口部を形成する工程と、
パターニングされた前記化学増幅型レジスト膜をマスクとして前記被エッチング膜をエッチングして、配線溝を形成する工程と、
を含み、
開口部を形成する前記工程は、
前記凹部の形成領域に露光を行う工程と、前記配線溝の形成領域に露光を行う工程と、を含むことを特徴とする。
【００２０】
この半導体装置の製造方法においては、凹部を形成した後に開口部を形成する工程において、凹部の形成領域に露光を行う工程と、配線溝の形成領域に露光を行う工程が含まれる。すなわち、凹部を形成した後に凹部内に化学増幅型レジスト膜が埋設されても、その後再び凹部の形成領域に露光が行われるため、凹部の内部に十分な露光がされるようになる。これにより、凹部内の感光領域が現像液で除去され、凹部の内壁面の少なくとも一部が露出し、所望の構造の配線溝が得られるようになる。
かかる半導体装置の製造方法によれば、レジストポイゾニングの発生が抑制され高い信頼性の半導体装置が製造できる。
【発明の効果】
【００２１】
本発明によれば、レジストポイゾニングの発生を抑制する信頼性の高い半導体装置の製造方法が実現される。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照しつつ、本発明による半導体装置の製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００２３】
（第一実施形態）
本実施形態は、化学増幅型レジスト組成物を用いたビアファースト法によるデュアルダマシンプロセスに関する。図１（ａ）〜図３（ａ）は、本発明の第一実施形態に係る半導体装置の製造工程を示す工程断面図である。また、図３（ａ）は、図３（ｂ）のＡ−Ａ'断面図である。
【００２４】
まず、半導体基板１１０上に、下層配線層１０１、第一エッチングストッパ膜１０２、第一層間絶縁膜１０３、第二エッチングストッパ膜１０４、第二層間絶縁膜１０５、および第三層間絶縁膜１０６をこの順で積層させる。
その後、ビア形成用マスクを用いて露光を行うリソグラフィー技術と、加工技術（ドライエッチングなど）を用いて、第三層間絶縁膜１０６、第二層間絶縁膜１０５、第二エッチングストッパ膜１０４、および第一層間絶縁膜１０３にビアホール１１１を形成する（図１（ａ））。
【００２５】
つづけて、第三層間絶縁膜１０６および第一エッチングストッパ膜１０２上に反射防止膜１０７を形成する（図１（ｂ））。このとき、ビアホール１１１内の一部は反射防止膜１０７により埋められる。
【００２６】
つづけて、反射防止膜１０７上に化学増幅型レジスト１０８を塗布する（図１（ｃ））。
【００２７】
その後、化学増幅型レジスト１０８に、ビアホール１１１に接続する配線溝を形成するための配線溝形成用マスクを用いて、露光を行った。これにより、配線溝パターンに対応した領域１１２が露光される（図２（ａ））。
この際、第二エッチングストッパ膜１０４、第二層間絶縁膜１０５、第三層間絶縁膜１０６などがアミン成分を含んでいたとすると、露光によって化学増幅型レジスト１０８中に発生する酸と中和反応を起こすことによって、化学増幅型レジスト１０８のレジスト感度が低下した領域が形成される。すなわち、ビアホール１１１内で化学増幅型レジスト１０８と被エッチング膜とが接した領域１１３が露光不十分な領域となる。
【００２８】
続いて、図１（ａ）の加工で用いたビア形成用マスクを用いて露光を行うことにより、ビアホール１１１部分に露光して、ビアパターンに対応した領域１１３を十分に感光させることができる（図２（ｂ））。
【００２９】
この後、現像を行うことにより、感光領域、すなわち領域１１２および領域１１３が現像液で除去される。これにより、図２（ｃ）に示すように、ビアホール１１１の内壁面の少なくとも一部が露出した開口部、すなわち溝１１４が形成される。
【００３０】
続いて、反射防止膜１０７を除去し、次いで、第三層間絶縁膜１０６、第二層間絶縁膜１０５および第二エッチングストッパ膜１０４をエッチングにより除去する剥離工程を行い、デュアルダマシン配線に対応した溝構造を有する半導体装置１００が実現できる（図３（ａ）、（ｂ））。
【００３１】
化学増幅型レジスト１０８のリソグラフィーに用いる光源として、たとえばＫｒＦ、ＡｒＦ、Ｆ２、ＥＵＶまたはＥＢ等を用いることができる。
【００３２】
第三層間絶縁膜１０６は、たとえば、ＳｉＯ２膜、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ膜等とすることができる。また、第二層間絶縁膜１０５および第一層間絶縁膜１０３は、ＳｉＯ２膜や、ＨＳＱ膜、ＭＳＱ膜、ＭＨＳＱ膜、梯子型水素化シロキサン膜、ＳｉＬＫ（登録商標）膜、ＳｉＯＦ膜、ＳｉＯＣ膜や、ＳｉＯＮ膜、ＢＣＢ（ベンゾシクロブテン）膜等の低誘電率材料により構成された低誘電率膜とすることができる。このうち、第一層間絶縁膜１０３を低誘電率膜とした場合、膜の密度がＳｉＯ２膜に比べて小さく、アミン化合物等の有機塩基を吸蔵しやすいが、化学増幅型レジスト１０８の効果がより一層好適に発揮され、レジストパターンの感度および解像度を好適に確保することができる。
【００３３】
第二エッチングストッパ膜１０４および第一エッチングストッパ膜１０２は、たとえばＳｉＣ膜、ＳｉＮ膜、ＳｉＯＮ膜、またはＳｉＣＮ膜とすることができる。このうち、第二エッチングストッパ膜１０４または第一エッチングストッパ膜１０２が窒化膜である場合、第二層間絶縁膜１０５または第一層間絶縁膜１０３中にアミン化合物等の塩基成分が侵入しやすいが、これらの膜を用いた場合に化学増幅型レジスト１０８を適用することにより、さらに化学増幅型レジスト１０８中の塩の作用が好適に発揮される。また、化学増幅型レジスト１０８は、配線溝やビア等となる凹部が形成された絶縁膜上にレジストパターンを形成する工程において、より一層好適に用いることができる。また、第二エッチングストッパ膜１０４はエッチングの条件の制御により必ずしも必要ではない。
【００３４】
本実施形態による半導体装置の製造方法の効果について説明する。
半導体装置１００の製造方法においては、ビアホール１１１を形成した後に溝１１４を形成する工程において、ビアホール１１１の形成領域に露光を行う工程と、配線溝の形成領域に露光を行う工程が含まれる。すなわち、ビアホール１１１を形成した後にビアホール１１１内に化学増幅型レジスト１０８が埋設されても、その後再びビアホール１１１の形成領域に露光が行われるため、ビアホール１１１の内部に十分な露光がされるようになる。これにより、ビアホール１１１内の感光領域、すなわち領域１１２および領域１１３が現像液で除去され、ビアホール１１１の内壁面の少なくとも一部が露出し、所望の構造の溝１１４が得られる。
かかる半導体装置１００の製造方法によれば、レジストポイゾニングの発生が抑制された信頼性の高い半導体装置の製造方法が実現できる。
【００３５】
図４（ａ）は、本実施形態による半導体装置の製造方法による半導体装置１００の平面のＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による画像を示す図、図４（ｂ）は、従来の半導体装置の平面のＳＥＭによる画像を示す図である。なお、図４において、配線パターンの幅は約０．１μｍである。
図４（ａ）および（ｂ）を比較すると、特に配線溝１１４の先端側のビアホール１１１において、半導体装置１００の開口が従来の半導体装置の開口よりも大きいことが顕著であった。すなわち、本実施形態による半導体装置の製造方法によって、レジストポイゾニングの発生が抑制できたことが示された。
【００３６】
（第二実施形態）
図３（ａ）の配線構造は、デュアルダマシン法のうち、いわゆるトレンチファースト法によっても作製することができる。そこで、以下、トレンチファースト法により形成される配線構造について図５および図６を参照して説明する。なお、本実施形態において、第一の実施形態と同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００３７】
図５，６は、本発明の第二実施形態に係る半導体装置の製造工程を示す工程断面図である。
【００３８】
図５（ａ）は、この図１（ｃ）と同一の構造である。まず、第一の実施形態と同様にして、反射防止膜１０７および化学増幅型レジスト１０８が順に塗布された、ビアホール１１１を有する構造を得ることができる。
【００３９】
次に、図１（ａ）の加工で用いたビア形成用マスクを用いて露光を行うことにより、ビアホール１１１部分に露光して、ビアパターンに対応した領域２１２を十分に感光させることができる（図５（ｂ））。
【００４０】
その後、化学増幅型レジスト１０８に、ビアホール１１１に接続する配線溝を形成するための配線溝形成用マスクを用いて、配線溝パターンに対応した領域２１３を露光する（図５（ｃ））
【００４１】
この後、現像を行うことにより、感光領域、すなわち領域２１２および領域２１３が現像液で除去される。これにより、図６（ａ）に示すように、ビアホール１１１の内壁面の少なくとも一部が露出した開口部、すなわち溝２１４が形成される。
【００４２】
図６（ａ）は、この図２（ｃ）と同一の構造であり、以下第一の実施形態と同様にしてデュアルダマシン配線に対応した溝構造を有する半導体装置２００が実現できる（図６（ｂ））。
【００４３】
本実施形態においても、レジストポイゾニングの発生を抑制するのに適した構造の半導体装置の製造方法が実現されている。本実施形態のその他の効果は、上記実施形態と同様である。
【００４４】
本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。上記実施例において、ビア形成用マスクを用いた露光により、ビアホールの内壁面の一部が露出した例を説明したが、ビアホールの内壁面の全面または底面が露出してもよい。また、ビアホールの形成領域に行う露光は何回行ってもよい。ビアホールの形成領域に行う露光には、ビア形成用マスクを用いてもよい。また、ビアホールの形成領域に露光後、配線溝の形成領域に露光し、さらにその後ビアホール形成領域に露光を行ってもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の第一実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図２】本発明の第一実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図３】本発明の第一実施形態に係る半導体装置の製造工程を示す工程断面図（ａ）、および平面図（ｂ）である。
【図４】本実施形態による半導体装置の製造方法による半導体装置１００の平面のＳＥＭによる画像を示す図（ａ）、および従来の半導体装置の平面のＳＥＭによる画像を示す図（ｂ）である。
【図５】本発明の第二実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図６】本発明の第二実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図７】従来の半導体装置の製造工程を示す工程断面図である。
【図８】従来の半導体装置の製造工程を示す工程断面図である。
【符号の説明】
【００４６】
１００    半導体装置
１０１    下層配線層
１０２    第一エッチングストッパ膜
１０３    第一層間絶縁膜
１０４    第二エッチングストッパ膜
１０５    第二層間絶縁膜
１０６    第三層間絶縁膜
１０７    反射防止膜
１０８    化学増幅型レジスト
１１０    半導体基板
１１１    ビアホール
１１２    領域
１１３    領域
１１４    溝
２００    半導体装置
２１２    領域
２１３    領域
２１４    溝
【図１】
2010010270.tif 000003
【図２】
2010010270.tif 000004
【図３】
2010010270.tif 000005
【図４】
2010010270.tif 000006
【図５】
2010010270.tif 000007
【図６】
2010010270.tif 000008
【図７】
2010010270.tif 000009
【図８】
2010010270.tif 000010