(57)【要約】【課題】耐ＰＡＮ性を有し、ノーマリーオフで、高移動度、低オフ電流値、低閾値電圧、またＳ値が低く高い動作安定性を示す高性能な薄膜トランジスタ、及びその製造方法を提供する。【解決手段】インジウム元素（Ｉｎ）、ガリウム元素（Ｇａ）、亜鉛元素（Ｚｎ）及び錫元素（Ｓｎ）の合計（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）に対する、各元素の原子比が下記の関係を満たす酸化物半導体からなる酸化物焼結体。  ０．１８＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．７９  ０．０００１０＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７  ０．０６０＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４９  ０．１２＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０【選択図】図１
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【特許請求の範囲】
【請求項１】
インジウム元素（Ｉｎ）、ガリウム元素（Ｇａ）、亜鉛元素（Ｚｎ）及び錫元素（Ｓｎ）の合計（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）に対する、各元素の原子比が下記の関係を満たす酸化物半導体からなる酸化物焼結体。
０．１８＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．７９
０．０００１０＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．０６０＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４９
０．１２＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
【請求項２】
前記各元素の原子比が下記の関係を満たす酸化物半導体からなる請求項１に記載の酸化物焼結体。
０．１８＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．６２
０．０００１０＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．０９０＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４９
０．１２＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
【請求項３】
請求項１又は２に記載の酸化物焼結体からなるスパッタリングターゲット。
【請求項４】
インジウム元素（Ｉｎ）、ガリウム元素（Ｇａ）、亜鉛元素（Ｚｎ）及び錫元素（Ｓｎ）の合計（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）に対する、各元素の原子比が下記の関係を満たす酸化物半導体からなる薄膜トランジスタ。
０．１８＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．７９
０．０００１０＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．０６０＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４９
０．１２＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
【請求項５】
前記各元素の原子比が下記の関係を満たす酸化物半導体からなる請求項４に記載の薄膜トランジスタ。
０．１８＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．６２
０．０００１＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．０９０＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４９
０．１２＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
【請求項６】
成膜工程を請求項１又は２に記載の酸化物焼結体からなるターゲットを用いるスパッタリングで実施し、スパッタリング中の酸素濃度を２〜２０体積％として、酸化物半導体膜を形成する、請求項４又は５に記載の薄膜トランジスタの製造方法。
【請求項７】
前記酸化物半導体膜を、酸素の存在下に、１５０〜４５０℃で０．１〜１２００分間熱処理する請求項６に記載の薄膜トランジスタの製造方法。
【請求項８】
チャンネルエッチ型の薄膜トランジスタの製造方法である請求項６又は７に記載の薄膜トランジスタの製造方法。
【請求項９】
エッチストッパー型の薄膜トランジスタの製造方法である請求項６又は７に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物焼結体、薄膜トランジスタ、及びその製造方法に関する。
【背景技術】
【０００２】
公知のアモルファスＩＧＺＯは薄膜トランジスタとして良好な特性を示すことが知られているが、通常Ａｌのエッチング液として用いられている、りん酸、酢酸、硝酸及び水の混合溶液（以後ＰＡＮ液とする）に対する耐性がなく、ディスプレイの製造プロセスが困難となる恐れがあった。
特許文献１ではＩＧＺＯ＋Ｓｎの薄膜トランジスタが開示されているが、全ての領域において、Ｏｎ／Ｏｆｆ比が高く、高移動度、低閾値電圧、さらにＳ値の低い薄膜トランジスタとならないおそれがあった。
【特許文献１】特開２００７−１２３６９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、耐ＰＡＮ性を有し、ノーマリーオフで、高移動度、低オフ電流値、低閾値電圧、またＳ値が低く高い動作安定性を示す高性能な薄膜トランジスタ、及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００４】
上記目的を達成するため、本発明者らは鋭意研究を行い、インジウム元素（Ｉｎ）、ガリウム元素（Ｇａ）、亜鉛元素（Ｚｎ）及び錫元素（Ｓｎ）の合計（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）に対する、各元素の原子比が所定の関係を満たす酸化物半導体からなる酸化物焼結体をスパッタリングターゲットとして用いて製造された薄膜トランジスタが、上記目的を達成できることを見出し、本発明を完成させた。
【０００５】
即ち、本発明は、下記の酸化物焼結体、スパッタリングターゲット、薄膜トランジスタ及び薄膜トランジスタの製造方法を提供する。
１．インジウム元素（Ｉｎ）、ガリウム元素（Ｇａ）、亜鉛元素（Ｚｎ）及び錫元素（Ｓｎ）の合計（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）に対する、各元素の原子比が下記の関係を満たす酸化物半導体からなる酸化物焼結体。
０．１８＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．７９
０．０００１０＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．０６０＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４９
０．１２＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
２．前記各元素の原子比が下記の関係を満たす酸化物半導体からなる１に記載の酸化物焼結体。
０．１８＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．６２
０．０００１０＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．０９０＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４９
０．１２＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
３．１又は２に記載の酸化物焼結体からなるスパッタリングターゲット。
４．インジウム元素（Ｉｎ）、ガリウム元素（Ｇａ）、亜鉛元素（Ｚｎ）及び錫元素（Ｓｎ）の合計（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）に対する、各元素の原子比が下記の関係を満たす酸化物半導体からなる薄膜トランジスタ。
０．１８＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．７９
０．０００１０＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．０６０＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４９
０．１２＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
５．前記各元素の原子比が下記の関係を満たす酸化物半導体からなる４に記載の薄膜トランジスタ。
０．１８＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．６２
０．０００１＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．０９０＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４９
０．１２＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
６．成膜工程を請求項１又は２に記載の酸化物焼結体からなるターゲットを用いるスパッタリングで実施し、スパッタリング中の酸素濃度を２〜２０体積％として、酸化物半導体膜を形成する、４又は５に記載の薄膜トランジスタの製造方法。
７．前記酸化物半導体膜を、酸素の存在下に、１５０〜４５０℃で０．１〜１２００分間熱処理する６に記載の薄膜トランジスタの製造方法。
８．チャンネルエッチ型の薄膜トランジスタの製造方法である６又は７に記載の薄膜トランジスタの製造方法。
９．エッチストッパー型の薄膜トランジスタの製造方法である６又は７に記載の薄膜トランジスタの製造方法。
【発明の効果】
【０００６】
本発明によれば、耐ＰＡＮ性を有し、ノーマリーオフで、高移動度、低オフ電流値、低閾値電圧、またＳ値が低く高い動作安定性を示す高性能な薄膜トランジスタを与える酸化物焼結体、薄膜トランジスタ及びその製造方法が提供される。
【発明を実施するための最良の形態】
【０００７】
Ｉ．酸化物焼結体
本発明の酸化物焼結体は、インジウム元素（Ｉｎ）、ガリウム元素（Ｇａ）、亜鉛元素（Ｚｎ）及び錫元素（Ｓｎ）の合計（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）に対する、各元素の原子比が下記の関係を満たす酸化物半導体からなることを特徴とする。
０．１８＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．７９
０．０００１０＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．０６０＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４９
０．１２＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
【０００８】
好ましくは、上記各元素の原子比が下記の関係を満たす酸化物半導体からなる。
０．１８＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．６２
０．０００１０＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．０９０＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４９
０．１２＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
【０００９】
より好ましくは、上記各元素の原子比が下記の関係を満たす酸化物半導体からなる。
０．１８＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．６０
０．０３＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．０９０＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４６
０．１２＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
【００１０】
特に好ましくは、上記各元素の原子比が下記の関係を満たす酸化物半導体からなる。
０．２５＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．６０
０．０３０＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２２
０．１０＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．３８
０．１３＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
各元素の原子比が上記の範囲の酸化物焼結体をスパッタリングターゲットとして用いれば、電界効果移動度が高く、Ｓ値が低く、オン・オフ比が高くさらに動作安定性に優れた薄膜トランジスタが得られる。
【００１１】
また、上記各元素の原子比が下記の関係を満たす酸化物半導体からなる酸化物焼結体をスパッタリングターゲットとして用いれば、特に高移動度を示す薄膜トランジスタが得られる傾向がある。
０．３３＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．７９
０．０００１＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．０６＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．１３＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
【００１２】
本発明の酸化物焼結体は、インジウム元素（Ｉｎ）、ガリウム元素（Ｇａ）、亜鉛元素（Ｚｎ）及び錫元素（Ｓｎ）を含み、以下（１）〜（３）のいずれかの条件を満たすことが好ましい。
（１）Ｇａ２Ｉｎ６Ｓｎ２Ｏ１６及び／又は（Ｇａ、Ｉｎ）２Ｏ３で表される化合物を含む。
（２）Ｇａ２Ｉｎ６Ｓｎ２Ｏ１６で表される化合物、及びＩｎ２Ｏ３で表される化合物を含む。
（３）Ｇａ２．４Ｉｎ５．６Ｓｎ２Ｏ１６で表される化合物、及びＩｎ２Ｏ３で表される化合物を主成分として含む。
【００１３】
本発明の酸化物焼結体が上記（１）〜（３）のいずれかの条件を満たす場合に、スパッタリング時の異常放電の発生を低減でき、また、得られる酸化物半導体膜の耐ＰＡＮ性が向上する。
本発明の酸化物半導体膜は、薄膜トランジスタ、ディスプレイの駆動回路、抵抗変化型メモリー、ＲＦＩＤタグ等に好適に使用できる。
【００１４】
本発明の酸化物焼結体は、例えば、酸化インジウム、酸化ガリウム、酸化亜鉛及び酸化錫の各粉体を混合し、この混合物を粉砕、焼結することにより製造できる。
原料粉について、酸化インジウム粉の比表面積を８〜１０ｍ２／ｇ、酸化ガリウム粉の比表面積を５〜１０ｍ２／ｇ、酸化亜鉛粉の比表面積を２〜４ｍ２／ｇ、酸化錫粉の比表面積を８〜１０ｍ２／ｇとすることが好ましい。又は、酸化インジウム粉のメジアン径を１〜２μｍ、酸化ガリウム粉のメジアン径を１〜２μｍ、酸化亜鉛粉のメジアン径を０．８〜１．６μｍ、酸化錫粉のメジアン径を１〜２μｍとすることが好ましい。
尚、酸化インジウム粉の比表面積と酸化ガリウム粉の比表面積が、ほぼ同じである粉末を使用することが好ましい。これにより、より効率的に粉砕混合できる。具体的には、比表面積の差を５ｍ２／ｇ以下にすることが好ましい。比表面積が違いすぎると、効率的な粉砕混合ができず、焼結体中に酸化ガリウム粒子が残る場合がある。
【００１５】
原料粉において、酸化インジウム粉、酸化ガリウム粉、酸化亜鉛粉及び酸化錫粉の配合比（酸化インジウム粉：酸化ガリウム粉：酸化亜鉛粉：酸化錫粉）は、各元素の原子比が上述した割合となるように調整すればよいが、例えば、重量比で５７：５：１９：１９となるように秤量することが好ましい。
尚、酸化インジウム粉、酸化ガリウム粉、酸化亜鉛粉及び酸化錫粉を含有する混合粉体を使用する限り、焼結体の特性を改善する他の成分を添加してもよい。
【００１６】
混合粉体を、例えば、湿式媒体撹拌ミルを使用して混合粉砕する。このとき、粉砕後の比表面積が原料混合粉体の比表面積より１．５〜２．５ｍ２／ｇ増加する程度か、又は粉砕後の平均メジアン径が０．６〜１μｍとなる程度に粉砕することが好ましい。このように調整した原料粉を使用することにより、仮焼工程を全く必要とせずに、高密度の酸化物焼結体を得ることができる。また、還元工程も不要となる。
尚、原料混合粉体の比表面積の増加分が１．０ｍ２／ｇ未満又は粉砕後の原料混合粉の平均メジアン径が１μｍを超えると、焼結密度が十分に大きくならない場合がある。一方、原料混合粉体の比表面積の増加分が３．０ｍ２／ｇを超える場合又は粉砕後の平均メジアン径が０．６μｍ未満になると、粉砕時の粉砕器機等からのコンタミ（不純物混入量）が増加する場合がある。
【００１７】
ここで、各粉体の比表面積はＢＥＴ法で測定した値である。各粉体の粒度分布のメジアン径は、粒度分布計で測定した値である。これらの値は、粉体を乾式粉砕法、湿式粉砕法等により粉砕することにより調整できる。
【００１８】
粉砕工程後の原料をスプレードライヤー等で乾燥した後、成形する。成形は公知の方法、例えば、加圧成形、冷間静水圧加圧が採用できる。
【００１９】
次いで、得られた成形物を焼結して焼結体を得る。焼結は、１４００〜１６００℃で２〜２０時間実施することが好ましい。これによって、密度が６．０ｇ／ｃｍ３以上である焼結体を得ることができる。１４００℃未満では、密度が向上せず、また、１６００℃を超えると亜鉛が蒸散し、焼結体の組成が変化したり、蒸散により焼結体中にボイド（空隙）が発生したりする場合がある。
また、焼結は酸素を流通することにより酸素雰囲気中で実施するか、加圧下にて実施するのがよい。これにより亜鉛の蒸散を抑えることができ、ボイド（空隙）のない焼結体が得られる。
このようにして製造した焼結体は、密度が６．０ｇ／ｃｍ３以上と高いため、使用時におけるノジュールやパーティクルの発生が少ないことから、膜特性に優れた酸化物半導体膜を作製することができる。
得られた焼結体中には、Ｇａ２Ｉｎ６Ｓｎ２Ｏ１６が主に生成している。
【００２０】
本発明の酸化物焼結体は、研磨等の加工を施すことにより物理成膜用ターゲットとなる。具体的には、焼結体を、例えば、平面研削盤で研削して表面粗さＲａを５μｍ以下とする。さらに、ターゲットのスパッタ面に鏡面加工を施して、平均表面粗さＲａが１０００オングストローム以下としてもよい。この鏡面加工（研磨）は機械的な研磨、化学研磨、メカノケミカル研磨（機械的な研磨と化学研磨の併用）等の、すでに知られている研磨技術を用いることができる。例えば、固定砥粒ポリッシャー（ポリッシュ液：水）で＃２０００以上にポリッシングしたり、又は遊離砥粒ラップ（研磨材：ＳｉＣペースト等）にてラッピング後、研磨材をダイヤモンドペーストに換えてラッピングすることによって得ることができる。このような研磨方法には特に制限はない。
得られた物理成膜用ターゲットをバッキングプレートへボンディングすることにより、各種装置に装着して使用できる。物理成膜法としては、例えば、スパッタリング法、ＰＬＤ（パルスレーザーディポジション）法、真空蒸着法、イオンプレーティング法等が挙げられる。
【００２１】
尚、物理成膜用ターゲットの清浄処理には、エアーブローや流水洗浄等を使用できる。エアーブローで異物を除去する際には、ノズルの向い側から集塵機で吸気を行なうとより有効に除去できる。
エアーブローや流水洗浄の他に、超音波洗浄等を行なうこともできる。超音波洗浄では、周波数２５〜３００ＫＨｚの間で多重発振させて行なう方法が有効である。例えば周波数２５〜３００ＫＨｚの間で、２５ＫＨｚ刻みに１２種類の周波数を多重発振させて超音波洗浄を行なうのがよい。
【００２２】
尚、物理成膜用ターゲットをスパッタリングターゲットとして使用する場合、ターゲットのバルク抵抗は、２０ｍΩｃｍ未満であることが好ましく、１０ｍΩｃｍ未満がより好ましく、５ｍΩｃｍ未満がさらに好ましく、２ｍΩｃｍ未満が特に好ましい。２０ｍΩｃｍ以上の場合、長い時間ＤＣスパッタリングを続けたときに、異常放電によりスパークが発生し、ターゲットが割れたり、スパークにより飛び出した粒子が成膜基板に付着し、酸化物半導体膜としての性能を低下させたりする場合がある。
尚、バルク抵抗は抵抗率計を使用し、四探針法により測定した値である。
【００２３】
ＩＩ．薄膜トランジスタ
本発明の薄膜トランジスタは、インジウム元素（Ｉｎ）、ガリウム元素（Ｇａ）、亜鉛元素（Ｚｎ）及び錫元素（Ｓｎ）の合計（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）に対する、各元素の原子比が下記の関係を満たす酸化物半導体からなることを特徴とする。
０．１８＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．７９
０．０００１０＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．０６０＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４９
０．１２＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
【００２４】
好ましくは、上記各元素の原子比が下記の関係を満たす酸化物半導体からなる。
０．１８＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．６２
０．０００１＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．０９０＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４９
０．１２＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
【００２５】
より好ましくは、上記各元素の原子比が下記の関係を満たす酸化物半導体からなる。
０．１８＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．６０
０．０３＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．０９０＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４６
０．１２＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
【００２６】
特に好ましくは、上記各元素の原子比が下記の関係を満たす酸化物半導体からなる。
０．２５＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．６０
０．０３０＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２２
０．１０＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．３８
０．１３＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
各元素の原子比が上記の範囲であれば、電界効果移動度が高く、Ｓ値が低く、オン・オフ比が高く、さらに動作安定性に優れた薄膜トランジスタが得られる。
【００２７】
また、上記各元素の原子比が下記の関係を満たす酸化物半導体からなる酸化物焼結体をスパッタリングターゲットとして用いれば、特に高移動度を示す薄膜トランジスタが得られる傾向がある。
０．３３＜Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．７９
０．０００１＜Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．０６＜Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．２７
０．１３＜Ｓｎ／（Ｉｎ＋Ｇａ＋Ｚｎ＋Ｓｎ）＜０．４０
【００２８】
ＩＩＩ．薄膜トランジスタの製造方法
本発明の薄膜トランジスタの製造方法は、成膜工程を上記本発明の酸化物焼結体からなるターゲットを用いるスパッタリングで実施し、スパッタリング中の酸素濃度を２〜２０体積％として、酸化物半導体膜を形成することを特徴とする。
また、得られた酸化物半導体膜を、酸素の存在下に、１５０〜４５０℃で０．１〜１２００分間熱処理することが好ましい。その理由は、熱処理により半導体膜中の欠陥準位を低減し、オフ電流値が低減し、さらに動作の安定性が向上するからである。さらに半導体膜のスパッタ成膜時に絶縁膜に生じたダメージが回復する。
半導体膜の加熱処理には、酸素の存在下に電気加熱炉、ランプアニール装置、レーザーアニール装置、熱風加熱装置、接触加熱装置等を用いることができる。
１５０℃未満では、半導体膜中の欠陥密度、及び絶縁膜へのダメージを十分に低減できない場合があり、４５０℃超では、基板や半導体膜にダメージを与える場合がある。熱処理温度は、１８０℃〜３５０℃がさらに好ましく、特に２００℃〜３００℃が好ましい。
また、熱処理時間が０．１分未満では、熱処理時間が短すぎて膜の欠陥密度や絶縁膜へのダメージが十分低減できない場合があり、１２００分超では時間が掛かりすぎ生産的ではない。熱処理時間は、１分〜６００分がさらに好ましく、特に５分〜６０分が好ましい。
尚、半導体膜の結晶化及び／又は酸化処理は、半導体膜の形成後、すぐに実施してもよく、また、ソース・ドレイン電極等、他の構成部材の形成後に実施してもよい。
【００２９】
以下、酸化物半導体膜からなる薄膜トランジスタの製造方法について説明する。
物理成膜用ターゲットを用いてスパッタリング等の製膜法を行うことにより、基板等の対象物に、Ｉｎ、Ｇａ、Ｚｎ及びＳｎの酸化物を主成分とする酸化物半導体膜を形成することができる。この酸化物半導体膜は非晶質であり、安定した半導体特性と良好な耐ＰＡＮ性を示す。従って、薄膜トランジスタ（ＴＦＴ）の半導体層（活性層）を構成する材料として好適である。本発明の酸化物半導体膜を使用することにより、エッチング剤の選択が広がるため、ＴＦＴの構造や製造工程の自由度を高めることができる。
尚、本発明の薄膜トランジスタでは、上述した酸化物半導体膜を活性層として含んでいればよく、その他の部材（例えば、絶縁膜、電極等）や構造については、ＴＦＴ分野における公知の部材、構造を採用できる。
【００３０】
本発明の薄膜トランジスタでは、活性層の厚さは、通常、０．５〜５００ｎｍであり、好ましくは１〜１５０ｎｍであり、より好ましくは３〜８０ｎｍであり、特に好ましくは１０〜６０ｎｍである。この理由は、０．５ｎｍより薄いと工業的に均一に成膜することが難しいからである。一方、５００ｎｍより厚いと成膜時間が長くなり工業的に採用できないからである。また、３〜８０ｎｍの範囲内にあると、電界効果移動度やｏｎ−ｏｆｆ比等ＴＦＴ特性が特に良好である。
【００３１】
薄膜トランジスタのチャンネル幅Ｗとチャンネル長Ｌの比Ｗ／Ｌは、通常、０．１〜１００であり、好ましくは１〜２０であり、特に好ましくは２〜８である。この理由は、Ｗ／Ｌが１００を越えると漏れ電流が増えたり、ｏｎ−ｏｆｆ比が低下したりするおそれがあるからである。また、０．１より小さいと電界効果移動度が低下したり、ピンチオフが不明瞭になったりするおそれがあるからである。
【００３２】
チャンネル長Ｌは通常０．１〜１０００μｍであり、好ましくは１〜１００μｍであり、さらに好ましくは２〜１０μｍである。この理由は、０．１μｍ以下では工業的に製造が難しく、また、ショートチャンネル効果が現れたり、漏れ電流が大きくなるおそれがあるからである。また、１０００μｍ以上では素子が大きくなりすぎたり、駆動電圧が大きくなる等好ましくないからである。
【００３３】
薄膜トランジスタのゲート絶縁膜の材料は、特に制限がなく、本発明の効果を失わない範囲で、一般に用いられているものを任意に選択できる。例えば、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３，ＰｂＴｉ3，ＢａＴａ2Ｏ6，ＳｒＴｉＯ3，ＡｌＮ、ＳｉＯＮ等の酸化物を用いることができる。これらのなかでも、ＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３を用いるのが好ましく、より好ましくはＳｉＯ２，ＳｉＮｘ，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３であり、特に好ましくはＹ２Ｏ３である。これらの酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ２でもＳｉＯｘでもよい）。
このようなゲート絶縁膜は、異なる２層以上の絶縁膜を積層した構造でもよい。また、ゲート絶縁膜は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質か、非晶質であることが好ましい。
【００３４】
ソース電極やドレイン電極の材料は、特に制限がなく、本発明の効果を失わない範囲で、一般に用いられている、金属やその合金、あるいは、酸化物導電体材料等を任意に選択できる。
【００３５】
活性層を成膜する際、スパッタ法としては、ＤＣスパッタ法、ＤＣマグネトロンスパッタ法、ＡＣスパッタ法、ＡＣマグネトロンスパッタ法、ＲＦスパッタ法、ＲＦマグネトロンスパッタ法、対向ターゲットスパッタ法、シリンドリカルターゲットスパッタ法、ＥＣＲスパッタ法等を利用することができる。また、真空蒸着法としては、抵抗加熱法、電子ビーム加熱法、パルスレーザーデポジション（ＰＬＤ）法等を利用することができる。さらに、イオンプレーティング法としては、ＡＲＥ法、ＨＤＰＥ法を利用することができる。また、ＣＶＤ法としては、熱ＣＶＤ法、プラズマＣＶＤ法が利用できる。
これらの中でも、工業的には放電が安定し安価で大型化が容易なＤＣマグネトロンスパッタ法、あるいはＡＣマグネトロンスパッタ法が好ましく、ＤＣマグネトロンスパッタ法が特に好ましい。また、コスパッタ、反応性スパッタ、ＤＣ／ＲＦ重畳スパッタを利用してもよい。
【００３６】
スパッタ法を用いる場合、背圧の到達圧力を、通常５×１０−２Ｐａ以下とする。この理由は、５×１０−２Ｐａより大きいと、雰囲気ガス中の不純物により電界効果移動度が低下するおそれがあるからである。
このような不具合をより有効に回避するためには、到達圧力は、好ましくは５×１０−３Ｐａ以下、より好ましくは５×１０−４Ｐａ以下、さらに好ましくは１×１０−４Ｐａ以下であり、５×１０−５Ｐａ以下であるのが特に好ましい。
背圧が上記到達圧力に達した後、Ａｒと酸素の混合ガスを雰囲気ガスとして、そのときの酸素濃度が２〜２０体積％で含有されていることが好ましい。酸素分圧が２体積％より小さいと抵抗が低く、半導体膜が得られない可能性がある。また２０体積％より高いと電界効果移動度が低下したり、キャリア濃度が不安定となったりするおそれがある。また、ウェットエッチング時に残渣が発生するおそれがある。
スパッタ圧力（全圧）は、好ましくは１×１０−１〜３Ｐａであり、投入電力は、好ましくは５０〜１５０Ｗであり、より好ましくは１００Ｗである。好ましい成膜時間は、１５〜３５分間であり、より好ましくは２５分である。また、Ｓ−Ｔ距離は、好ましくは５０〜１４０ｎｍであり、より好ましくは１００ｍｍである。
【００３７】
また、スパッタ時の基板・ターゲット間距離（Ｓ−Ｔ距離）は、通常１５０ｍｍ以下、好ましくは１１０ｍｍ、特に好ましくは８０ｍｍ以下である。この理由は、Ｓ−Ｔ距離が短いとスパッタ時に基板がプラズマに曝されることにより、酸素の活性化が期待できるからである。また、１５０ｍｍより長いと、成膜速度が遅くなり工業化に適さなくなるおそれがあるからである。
【００３８】
通常、基板温度２５０℃以下で物理成膜する。基板温度が２５０℃より高いと後処理の効果が十分に発揮されず、低キャリア濃度、高移動度に制御することが困難となるおそれがある。このような不具合をより有効に回避するためには、基板温度は、好ましくは２００℃以下、より好ましくは１５０℃以下、さらに好ましくは１００℃以下であり、特に好ましくは５０℃以下である。
【００３９】
本発明の薄膜トランジスタの製造方法は、チャンネルエッチ型の薄膜トランジスタ又はエッチストッパー型の薄膜トランジスタの製造に適しており、特にチャンネルエッチ型の薄膜トランジスタの製造に適している。
本発明のスパッタリングターゲットを用いて作製した半導体膜は耐ＰＡＮ性を有するのでエッチストッパー型（半導体層を保護する層を設けることで直接エッチング液に触れない構成）のみならずチャンネルエッチ型（半導体層がエッチング液にさらされる構成）の構成でも好適に薄膜トランジスタを作製できる。
【００４０】
図１は、本発明の薄膜トランジスタの実施形態を示す概略断面図である。
薄膜トランジスタ１は、基板１０及びゲート絶縁膜３０の間にゲート電極２０を挟持しており、ゲート絶縁膜３０上には半導体膜４０が活性層として積層されている。さらに、半導体膜４０の端部付近を覆うようにしてソース電極５０及びドレイン電極５２がそれぞれ設けられている。半導体膜４０、ソース電極５０及びドレイン電極５２で囲まれた部分にチャンネル部６０を形成している。
尚、図１の薄膜トランジスタ１はいわゆるチャンネルエッチ型薄膜トランジスタである。本発明の薄膜トランジスタは、チャンネルエッチ型薄膜トランジスタに限定されず、本技術分野で公知の素子構成を採用できる。
【００４１】
図２は、本発明の薄膜トランジスタの他の実施形態を示す概略断面図である。尚、上述した薄膜トランジスタ１と同じ構成部材には同じ番号を付し、その説明を省略する。
薄膜トランジスタ２は、エッチストッパー型の薄膜トランジスタである。薄膜トランジスタ２は、チャンネル部６０を覆うようにエッチストッパー７０が形成されている点を除き、上述した薄膜トランジスタ１と同じ構成である。半導体膜４０の端部付近及びエッチストッパー７０の端部付近を覆うようにしてソース電極５０及びドレイン電極５２がそれぞれ設けられている。
【００４２】
本発明では半導体膜４０に、酸化インジウム、酸化ガリウム、酸化亜鉛、及び酸化錫インジウムからなる、本発明の酸化物焼結体より得られた半導体薄膜を用いることにより、薄膜中や絶縁膜−半導体膜界面におけるトラップ密度を低減することができる。その結果、Ｓ値を低減することができる。
【実施例】
【００４３】
続いて、本発明を実施例と比較例を対比しながら説明する。尚、本実施例は本発明の好適例を示すものであり、本発明が実施例に制限されるものではない。従って、本発明には技術思想に基づく変形又は他の実施例が包含される。
【００４４】
実施例１
（１）酸化物焼結体
原料粉として比表面積が６ｍ２／ｇである酸化インジウム粉と比表面積が６ｍ２／ｇである酸化ガリウム粉と比表面積が３ｍ２／ｇである酸化亜鉛粉と比表面積が６ｍ２／ｇである酸化錫粉を、重量比で５７：５：１９：１９（金属原子の原子比：４９．９：６．６：２８．８：１５．３）となるように秤量し、湿式媒体撹拌ミルを使用して混合粉砕した。媒体には１ｍｍφのジルコニアビーズを使用した。
粉砕後の比表面積を原料混合粉の比表面積より２ｍ２／ｇ増加させた後、スプレードライヤーで乾燥させた。
この混合粉を金型に充填しコールドプレス機にて加圧成形し、さらに酸素を流通させながら酸素雰囲気中１４５０℃の高温で８時間焼結した。
【００４５】
これによって、仮焼工程を行うことなく、密度が６．２３ｇ／ｃｍ３である酸化物焼結体を得た。焼結体の密度は、一定の大きさに切り出した焼結体の重量と外形寸法より算出した。
この焼結体を、Ｘ線回折により分析したところ、Ｇａ２Ｉｎ６Ｓｎ２Ｏ１６で表される化合物を主成分とし、ＩｎＧａＺｎＯ４及びＩｎ２Ｏ３で表される化合物が存在することが確認できた。
尚、ターゲットのＸ線回折測定（ＸＲＤ）の測定条件は以下の通りであった。
・装置：（株）リガク製Ｕｌｔｉｍａ−III
・Ｘ線：Ｃｕ−Ｋα線（波長１．５４０６Å、グラファイトモノクロメータにて単色化）
・２θ−θ反射法、連続スキャン（１．０°／分）
・サンプリング間隔：０．０２°
・スリット  ＤＳ、ＳＳ：２／３°、ＲＳ：０．６ｍｍ
焼結体のバルク抵抗を、抵抗率計（三菱油化製、ロレスタ）を使用し四探針法により測定した結果、０．９５ｍΩｃｍであった。
【００４６】
（２）スパッタリングターゲット
（１）で作製した焼結体を研磨等の加工を施してスパッタリングターゲットを作製した。
【００４７】
（３）酸化物半導体膜
（２）で作製したターゲットを、スパッタリング法の一つであるＲＦマグネトロンスパッタリング成膜装置（神港精機(株)製）に装着し、ガラス基板（コーニング１７３７）上に酸化物半導体膜を成膜した。
スパッタ条件は、基板温度；２５℃（室温）、到達圧力；５×１０−４Ｐａ、雰囲気ガス；Ａｒ  ９８体積％、酸素  ２体積％、スパッタ圧力（全圧）；１×１０−１Ｐａ、投入電力１００Ｗ、成膜時間２５分間、Ｓ−Ｔ距離１００ｍｍとした。
【００４８】
成膜後、得られた薄膜を、電気加熱炉中、３００℃、１時間の条件で加熱処理した。
【００４９】
この結果、ガラス基板上に膜厚が５０ｎｍの透明な導電性の酸化物半導体膜が形成された透明導電ガラスを得た。
尚、酸化物半導体膜の成膜時には、ほとんど異常放電が発生しなかった。理由は明確ではないが、Ｇａ２Ｉｎ６Ｓｎ２Ｏ１６がＩｎＧａＺｎＯ４の異常成長を抑制したためと思われる。
【００５０】
酸化物半導体膜について、耐ＰＡＮ性を評価した。具体的には、約３０℃のＰＡＮエッチング液（リン酸約９１．４ｗｔ％、硝酸約３．３ｗｔ％、酢酸約５．３ｗｔ％）にてエッチング処理し、その際のエッチング速度を評価した。
エッチング速度が１０ｎｍ／分以下である場合を、耐ＰＡＮ性あり（○）と評価し、エッチング速度が１０ｎｍ／分を超える場合を耐ＰＡＮ性なし（×）と評価した。
【００５１】
また、ＡＣホール測定機（東洋テクニカ(株)製）で測定した電子キャリア密度は２．９×１０１７ｃｍ−３、ホール移動度は１６ｃｍ２／Ｖｓであった。
【００５２】
（４）薄膜トランジスタ
図３に示すチャンネルエッチ型の薄膜トランジスタを作製した。
１００ｎｍ厚みの熱酸化膜（ＳｉＯ２膜）付きの導電性シリコン基板１０を使用した。熱酸化膜がゲート絶縁膜３０として機能し、導電性シリコン部がゲート電極２０として機能する。
ゲート絶縁膜３０上に、スパッタリング法で５０ｎｍの半導体膜４０を成膜した。スパッタリングは、背圧が５×１０−４Ｐａとなるまで真空排気したあと、アルゴン９．０ｓｃｃｍ、酸素１．０ｓｃｃｍを流しながら、圧力を０．２Ｐａに調整し、Ｔ−Ｓ間距離を１０ｃｍ、基板温度を室温とし、スパッタパワー１００Ｗにて行った。
【００５３】
半導体膜４０の上に金属マスクを設置し、ソース・ドレイン電極間間隙（Ｌ）が１００μｍ、幅（Ｗ）が１０００μｍのチャンネル部６０が形成されるように、チャンネル部６０の両端部付近に、金を蒸着してソース電極５０及びドレイン電極５２を形成した。
その後、熱風加熱炉内で、空気中、３００℃で１時間熱処理し、薄膜トランジスタを作製した。
酸化物焼結体の金属元素の原子％、耐ＰＡＮ性、薄膜トランジスタの性能を表１に示す。
【００５４】
薄膜トランジスタの性能は、電界効果移動度、Ｏｎ／Ｏｆｆ比、閾値電圧及びＳ値について下記方法で評価した。
【００５５】
電界効果移動度は薄膜トランジスタの伝達曲線（Ｖｄ−Ｉｄ曲線）において接線の傾きと絶縁膜のキャパシタンスから求めた。
【００５６】
Ｏｎ／Ｏｆｆ比は伝達曲線において電流の最大値と最小値の比と定義される。
【００５７】
閾値電圧の決定には様々な方法が用いられるが、本発明において閾値電圧は伝達曲線（Ｉｄ−Ｖｇ）のグラフのＸ切片から求めた。尚、本発明においてノーマリーオフとは、閾値電圧の値が負である場合と定義する。
【００５８】
Ｓ値（Ｖ／ｄｅｃ）は伝達曲線（Ｉｄ−ＶｄのＬｏｇ曲線）の立ち上がり部分の傾きの逆数と定義する。傾きが急峻であるほどＳ値が小さく、スイッチング特性が良いことを示す。
【００５９】
実施例２、３及び比較例１〜３
金属原子の原子比（原子％）、条件を表１に記載の通りに変更した以外は実施例１と同様にして酸化物焼結体を作製し、ターゲットを作製し、酸化物半導体膜を作製し、薄膜トランジスタを製造した。酸化物半導体膜の耐ＰＡＮ性、薄膜トランジスタの性能を評価した結果を表１に示す。
【００６０】
実施例４
図５に示すエッチストッパー型の薄膜トランジスタを、フォトレジスト法にて作製した。
熱酸化膜（ＳｉＯ２膜）付きの導電性シリコン基板１０上に、実施例１と同様にして、酸化インジウム、酸化ガリウム、酸化亜鉛、および酸化錫の組成が重量比で５７：５：１９：１９のターゲットを用いて、スパッタリング法で５０ｎｍの半導体膜４０を成膜した。
その後、エッチストッパーとなる層として、ＳｉＯ２をＲＦスパッタにて、酸素分圧１５％、アルゴン８５％の条件にて、３００ｎｍ成膜した。
このＳｉＯ２付き半導体膜上にレジストを塗布し、８０℃で１５分間プレベークした。その後、マスクを通してＵＶ光（光強度：３００ｍＪ／ｃｍ２）をレジスト膜に照射し、その後、３ｗｔ％のテトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）にて現像した。純水で洗浄後、レジスト膜を１３０℃で１５分ポストベークし、ＣＦ４を用いたドライエッチングによりＳｉＯ２をエッチングして所望の形状のエッチストッパー７０を形成した。
その後、半導体膜４０、ゲート絶縁膜（熱酸化膜）３０及びエッチストッパー７０上に、モリブデン金属膜を３００ｎｍ成膜した。
【００６１】
モリブデン金属膜にレジストを塗布し、８０℃で１５分間プレベークした。その後、マスクを通してＵＶ光（光強度：３００ｍＪ／ｃｍ２）をレジスト膜に照射し、その後、３ｗｔ％のテトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）にて現像した。純水で洗浄後、レジスト膜を１３０℃で１５分ポストベークし、所望の形状のソース・ドレイン電極形状のレジストパターンを形成した。
【００６２】
レジストパターン付き基板を、燐酸・酢酸・硝酸の混合酸で処理することで、モリブデン金属膜をエッチングし、ソース電極５０及びドレイン電極５２を形成した。同時に、半導体膜４０のゲート絶縁膜３０に接する部分も同時にエッチングした。その後レジストを剥離し、純水で洗浄しエアーブローして乾燥させ、薄膜トランジスタ（チャンネル部６０のソース・ドレイン電極間間隙（Ｌ）が１０００μｍ、幅（Ｗ）が２００μｍ）を作製した。
その後、この薄膜トランジスタを熱風加熱炉内で空気中、３００℃で１時間熱処理した。
【００６３】
実施例４で作製した酸化物半導体膜の耐ＰＡＮ性、薄膜トランジスタの性能について評価した結果を表１に示す。
また、実施例４で作製した薄膜トランジスタについて、閾値電圧のシフト量（Ｖ）（Ｖｇ＝２０Ｖ、１００ｍｉｎ）を下記方法で測定した。結果を表１に示す。閾値電圧のシフト量はゲート電極に２０Ｖ電圧を１００分間印加した後のシフト電圧（Ｖｔｈ）と定義した。
【００６４】
さらに、実施例４で作製した薄膜トランジスタの伝達曲線を図４に示す。
伝達曲線とは、ゲート電圧（Ｖｇｓ）とドレイン電流（Ｉｄｓ）の関係を示したものである。図４はゲート電圧を−１０Ｖから２０Ｖまで変化させたときのドレイン電流を示している。
【００６５】
【表１】
2010118407.tif 000003
【産業上の利用可能性】
【００６６】
本発明の薄膜トランジスタは、ディスプレイ用パネル、ＲＦＩＤタグ、Ｘ線ディテクタパネル、指紋センサ、フォトセンサ等のセンサ等に好適に使用できる。
本発明の薄膜トランジスタの製造方法は、特に、チャンネルエッチ型の薄膜トランジスタの製造に適している。
【図面の簡単な説明】
【００６７】
【図１】本発明のチャンネルエッチ型薄膜トランジスタの実施形態を示す概略断面図である。
【図２】本発明のエッチストッパー型薄膜トランジスタの実施形態を示す概略断面図である。
【図３】実施例１〜３及び比較例１〜３で作製したチャンネルエッチ型薄膜トランジスタの概略断面図である。
【図４】実施例４で作製した薄膜トランジスタの伝達曲線を示す図である。
【図５】実施例４で作製したエッチストッパー型薄膜トランジスタの概略断面図である。
【符号の説明】
【００６８】
１０  基板
２０  ゲート電極
３０  ゲート絶縁膜
４０  半導体膜
５０  ソース電極
５２  ドレイン電極
６０  チャンネル部
７０  エッチストッパー
【図１】
2010118407.tif 000004
【図２】
2010118407.tif 000005
【図３】
2010118407.tif 000006
【図４】
2010118407.tif 000007
【図５】
2010118407.tif 000008