(57)【要約】【課題】ノイズ対策による耐圧低下を抑制し、かつ、高速動作できること。【解決手段】ｐ型半導体基板５１上に形成されたディープｎ型ウェル５３と、ディープｎ型ウェル５３上に形成されたｐ型ウェル５６と、ｐ型ウェル５６内に形成されたｐ型半導体領域５８と、ｐ型半導体領域５８よりもｐ型ウェル５６の表面側に形成されたｎ型半導体ソース領域６０ｂ及びｎ型半導体ドレイン領域６０ａと、ｐ型半導体領域５８とドレイン領域６０ａとの間においてドレイン領域６０ａと接触して形成され、ｐ型ウェル５６よりもｐ型不純物濃度が低濃度である第１の低濃度ｐ型半導体領域５７ｂと、ソース領域６０ｂとドレイン領域６０ａとの間に形成されたゲート電極５９ｎと、を備える半導体装置である。【選択図】図１
2010045226.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型半導体基板上に形成されたディープｎ型ウェルと、
前記ディープｎ型ウェル上に形成されたｐ型ウェルと、
前記ｐ型ウェル内に形成されたｐ型半導体領域と、
前記ｐ型半導体領域よりも前記ｐ型ウェルの表面側に形成されたｎ型半導体ソース領域及びｎ型半導体ドレイン領域と、
前記ｐ型半導体領域と前記ドレイン領域との間において前記ドレイン領域と接触して形成され、前記ｐ型ウェルよりもｐ型不純物濃度が低濃度である第１の低濃度ｐ型半導体領域と、
前記ソース領域と前記ドレイン領域との間に形成されたゲート電極と、を備える半導体装置。
【請求項２】
前記基板主面の垂直方向から見て、前記ゲート電極の形成領域と前記第１の低濃度ｐ型半導体領域の形成領域とが、重ならないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板主面の垂直方向から見て、前記第１の低濃度ｐ型半導体領域の形成領域が、前記ドレイン領域の形成領域を、包含していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ｐ型半導体領域と前記ソース領域との間において前記ソース領域と接触して形成され、前記ｐ型ウェルよりもｐ型不純物濃度が低濃度である第２の低濃度ｐ型半導体領域をさらに備えることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記基板主面の垂直方向から見て、前記ゲート電極の形成領域と前記第２の低濃度ｐ型半導体領域の形成領域とが、重ならないことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記基板主面の垂直方向から見て、前記第２の低濃度ｐ型半導体領域の形成領域が、前記ソース領域の形成領域を、包含していることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記ｐ型半導体領域は、前記ｐ型ウェルよりもｐ型不純物濃度が高濃度であることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に２種以上の電源電圧を有する半導体装置に関する。
【背景技術】
【０００２】
複数のリニア電圧レギュレータ、スイッチング電源及びこれらを制御する制御回路を内蔵し、システム全体を制御する半導体装置（以下、システム電源系の半導体装置と称す）では、外部からのノイズ対策が必須である。このノイズ対策として、電界効果トランジスタ（以下、単にトランジスタとも称す）を構成するウェルの下層にディープｎ型ウェルを形成する手法が広く知られている。ところが、ディープｎ型ウェルの形成により、ｎ型トランジスタ部のドレイン領域と間の空乏層によるパンチスルーが発生するなどの耐圧低下が問題となってきている。ここで、ディープｎ型ウェルとは、半導体装置に形成されるｎ型ウェルの中で、最も深い位置に形成されるｎ型ウェルである。
【０００３】
他方、近年はシステム電源系の半導体装置の動作の高速化が求められている。そのため、ノイズ対策による耐圧低下を抑制し、かつ、高速動作できる半導体装置の実現が求められている。
【０００４】
特許文献１には、２０Ｖ以上の高耐圧のトランジスタにおいて、ノイズ対策による耐圧低下を防止する技術が開示されている。以下、ＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳ、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳ、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳなどと略す。
【０００５】
図４は、特許文献１の図１であって、３５Ｖ系高耐圧駆動回路１の断面図である。３５Ｖ系高耐圧駆動回路１は、ｐ型半導体基板３の主面に形成されており、ｐ型第１ウェル４に形成された第１高耐圧用ｎＭＩＳ５とｎ型第２ウェル６に形成された第２高耐圧用ｐＭＩＳ７とを備える。
【０００６】
第１高耐圧用ｎＭＩＳ５は、ｐ型第１ウェル４に形成された一対のｎ型第１半導体領域１２及びこれを囲むｎ型第４ウェル１０からなるｎ型ソース・ドレインを有している。ｎ型第４ウェル１０はｎ型第１半導体領域１２よりも低濃度の領域であり、素子分離２０を囲むように形成され、第１高耐圧用ｎＭＩＳ５のゲート電極１４の下まで伸びて形成されている。
【０００７】
また、ｎ型ソース・ドレイン間の基板３には、しきい値電圧制御層１５が形成され、その上にゲート絶縁膜１３及びゲート電極１４が設けられている。また、ｎ型ソース・ドレインの平面横方向の周辺には、ｐ型第２半導体領域１６からなる枠形状のｐ型ガードリングが設けられており、このｐ型ガードリングはｐ型第３ウェル８で囲まれている。また、ｐ型第１ウェル４とｐ型半導体基板３との間はｎ型第１分離領域１７によって分離されている。
【０００８】
さらに、ｎ型第４ウェル１０とｎ型第１分離領域１７との間であって、ｐ型第２半導体領域１６からなるｐ型ガードリングの平面幅のほぼ中央から内側のｐ型第１ウェル４に、ｐ型埋め込み層１８が形成されている。このｐ型埋め込み層１８を設けることにより、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０からの空乏層の広がりを抑えて、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０とｎ型第１分離領域１７との間の耐圧を２０Ｖ以上とすることができる。ここで、ｎ型第１分離領域１７が、上述のディープｎ型ウェルに相当する。
【０００９】
なお、第２高耐圧用ｐＭＩＳ７は、ｎ型第２ウェル６に形成された一対のｐ型第２半導体領域１６及びこれを囲むｐ型第３ウェル８からなるｐ型ソース・ドレインを有している。ｐ型ソース・ドレイン間の基板３には、しきい値電圧制御層２２が形成され、その上にゲート絶縁膜１３及びゲート電極１４が設けられている。また、ｐ型第２分離領域１９はｐ型第１ウェル４の下に形成されている。
【００１０】
特許文献１に記載の技術は、３５Ｖ高耐圧における技術であるが、例えば、システム電源系の半導体装置のような７Ｖ以下の低耐圧にも適用可能である。
【００１１】
しかし、特許文献１の技術を、高速動作が要求されるシステム電源系の半導体装置に適用した場合、ｐ型第１ウェル４に形成されたソースとゲート電極との間に存在する寄生容量及びｐ型第１ウェル４に形成されたドレインとゲート電極との間に存在する寄生容量により、トランジスタの動作速度を高速化できない。
【００１２】
高速動作が要求されるシステム電源系の半導体装置などの７Ｖ以下の低耐圧のトランジスタが高速動作できない理由について、図を用いて説明する。図５は、特許文献１の技術を７Ｖ以下の低耐圧の半導体装置に適用した場合を想定したｎ型トランジスタ部の例である。ｎ型トランジスタ部は、半導体基板１、半導体基板１上に形成されたディープｎウェル１７、ディープｎウェル１７上に形成されたｐ型ウェル４、ｐ型ウェル４内に形成されたｐ型半導体領域１８、ソース領域１２ｂ、ドレイン領域１２ａ、ｐ型ウェル４上に形成されたゲート絶縁膜１３及びゲート電極１４を備える。なお、図４におけるｎ型第４ウェル１０及びｐ型第３ウェル８は、低耐圧トランジスタの場合、設ける必要はないものと考えられる。
【００１３】
図６は、図５のｎ型トランジスタ部の等価回路図である。図５のｎ型半導体ソース領域１２ｂは図６のソース端子Ｓに、ドレイン領域１２ａは図６のドレイン端子Ｄに対応している。また、ソース領域１２ｂとｎ型半導体ドレイン領域１２ａの間にあるゲート電極１４は図６のゲート端子Ｇに対応している。図６において、電源制御電流源ｇｍｖｇはｎ型トランジスタ部を制御する電流源である。
【００１４】
図６に示したゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、ドレイン・ソース間容量Ｃｄｓを用いてトランジスタの動作速度τ１を表すと次の式１となる。
τ１＝（Ｃｇｓ＋（１−ｇｍ×Ｒｄｓ）×Ｃｇｄ）×Ｒｇ＋Ｃｄｓ×Ｒｄｓ
・・・（式１）
ここで、ｇｍは相互コンダクタンス、Ｒｄｓはドレイン・ソース間抵抗、Ｒｇはゲート抵抗を表す。
【００１５】
式１において、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、ドレイン・ソース間容量Ｃｄｓは、動作速度τを決定する因子として支配的である。また、トランジスタのチャネル長及びチャネル幅を一定とした場合、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、ドレイン・ソース間容量Ｃｄｓの大部分はＰＮ接合に起因するため、ｐ型ウェル４の不純物濃度に大きく依存する。
【００１６】
なお、特許文献２には、ｐ型ウェル内に異なる不純物濃度を有する２つのｐ型半導体領域を備えた半導体装置が開示されている。
【特許文献１】特開２００７−０１９２００号公報
【特許文献２】特開２００１−２０３２７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
以上説明したように、特許文献１に記載の技術では、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ及びドレイン・ソース間容量Ｃｄｓを小さくできないため、トランジスタの動作速度を高速化できないという問題があった。
【課題を解決するための手段】
【００１８】
本発明の一態様は、
ｐ型半導体基板上に形成されたディープｎ型ウェルと、
前記ディープｎ型ウェル上に形成されたｐ型ウェルと、
前記ｐ型ウェル内に形成されたｐ型半導体領域と、
前記ｐ型半導体領域よりも前記ｐ型ウェルの表面側に形成されたｎ型半導体ソース領域及びｎ型半導体ドレイン領域と、
前記ｐ型半導体領域と前記ドレイン領域との間において前記ドレイン領域と接触して形成され、前記ｐ型ウェルよりもｐ型不純物濃度が低濃度である第１の低濃度ｐ型半導体領域と、
前記ソース領域と前記ドレイン領域との間に形成されたゲート電極と、を備える半導体装置である。
【００１９】
ディープｎ型ウェルにより、外部からのノイズの影響を低減することができ、ｐ型半導体領域により、耐圧低下を抑制することができ、かつ、低濃度ｐ型半導体領域により、トランジスタの動作速度を向上させることができる。
【発明の効果】
【００２０】
本発明によれば、ノイズ対策による耐圧低下を抑制し、かつ、高速動作できる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２１】
実施の形態１
以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の実施の形態１に係る半導体装置の断面図である。図２は、本発明の実施例１の半導体装置のｎ型トランジスタ部の平面図であり、図２のＩ−Ｉ断面図が図１のＩ−Ｉ間の断面に対応する。
【００２２】
実施の形態１に係る半導体装置は、ｐ型半導体基板５１、ディープｐ型ウェル５２、ディープｎ型ウェル５３、ｐ型ウェル５４、５６、ｎ型ウェル５５、６４、低濃度ｐ型半導体領域５７ａ、５７ｂ、ｐ型半導体領域５８、６１、６１ｃ、ｎ型半導体領域６０、６０ｃ、ｎ型半導体ドレイン領域６０ａ、ｎ型半導体ソース領域６０ｂ、ｐ型半導体ドレイン領域６１ａ、ｐ型半導体ソース領域６１ｂ、絶縁酸化膜６２を備える。
【００２３】
ｐ型半導体基板５１上には、島状のディープｎ型ウェル５３とディープｎ型ウェル５３の外周部にディープｐ型ウェル５２が形成されている。
ディープｐ型ウェル５２の表面側にはｐ型ウェル５４が形成されている。ｐ型ウェル５４内には、ｐ型半導体領域６１が形成されている。
【００２４】
一方、ディープｎ型ウェル５３上には、島状のｐ型ウェル５６、ｎ型ウェル６４が形成されている。さらに、ディープｎ型ウェル５３上には、ｐ型ウェル５６及びｎ型ウェル６４の外周部にｎ型ウェル５５が形成されている。
【００２５】
ｎ型ウェル５５の表面側には、ｎ型半導体領域６０が形成されている。また、ｐ型ウェル５６の表面側には、ｎ型半導体ドレイン領域６０ａ、ｎ型半導体ソース領域６０ｂ及びｐ型半導体領域６１ｃが形成されている。ここで、ｐ型半導体領域６１ｃはｎ型半導体ソース領域６０ｂに隣接して形成されている。そして、ｎ型半導体ドレイン領域６０ａとｎ型半導体ソース領域６０ｂとの間のｐ型半導体基板５１表面上には、ゲート絶縁膜６３ｎ及びゲート電極５９ｎが形成されている。
【００２６】
ｎ型半導体ドレイン領域６０ａの下側には、これに接触するように、低濃度ｐ型半導体領域５７ａが形成されている。また、図２に示すように、低濃度ｐ型半導体領域５７ａは、ｐ型半導体基板５１の主面の垂直方向から見て、ｎ型半導体ドレイン領域６０ａを包含するように形成されている。
【００２７】
同様に、ｎ型半導体ソース領域６０ｂの下側には、これに接触するように、低濃度ｐ型半導体領域５７ｂが形成されている。また、図２に示すように、低濃度ｐ型半導体領域５７ｂは、ｐ型半導体基板５１の主面の垂直方向から見て、ｎ型半導体ソース領域６０ｂを包含するように形成されている。
【００２８】
ｐ型ウェル５６内の低濃度ｐ型半導体領域５７ａ、５７ｂより深い領域すなわちｐ型半導体基板５１側には、ｐ型半導体領域５８が形成されている。ｐ型ウェル５６に形成されたｐ型半導体領域５８、低濃度ｐ型半導体領域５７ａ、５７ｂ、ｎ型半導体ドレイン領域６０ａ、ｎ型半導体ソース領域６０ｂ、ｐ型半導体領域６１ｃ、ゲート絶縁膜６３ｎ及びゲート電極５９ｎからｎ型トランジスタ部６６が構成されている。
【００２９】
一方、ｎ型ウェル６４上にはｐ型半導体ドレイン領域６１ａ、ｐ型半導体ソース領域６１ｂ及びｎ型半導体領域６０ｃが形成されている。ここで、ｎ型半導体領域６０ｃは、ｐ型半導体ソース領域６１ｂに隣接して形成されている。また、ｐ型半導体ドレイン領域６１ａとｐ型半導体ソース領域６１ｂとの間のｐ型半導体基板５１表面上には、ゲート絶縁膜６３ｐ及びゲート電極５９ｐが形成されている。
【００３０】
ｎ型ウェル６４に形成されたｐ型半導体ドレイン領域６１ａ、ｐ型半導体ソース領域６１ｂ、ｎ型半導体領域６０ｃ、ゲート絶縁膜６３ｐ及びゲート電極５９ｐからｐ型トランジスタ部６５が構成されている。
【００３１】
ｎ型半導体領域６０とｐ型半導体領域６１とは、絶縁酸化膜６２により電気的に分離されている。また、ｎ型トランジスタ部６６とｐ型トランジスタ部６５も、絶縁酸化膜６２により電気的に分離されている。
【００３２】
各領域及び各ウェルのうち、不純物濃度が最も高い領域は、ｎ型半導体領域６０、ｎ型半導体ドレイン領域６０ａ、ｎ型半導体ソース領域６０ｂ、ｐ型半導体領域５８、６１、ｐ型半導体ドレイン領域６１ａ及びｐ型半導体ソース領域６１ｂである。以下、ｐ型ウェル５４、５６とｎ型ウェル５５、６４、ディープｐ型ウェル５２とディープｎ型ウェル５３、低濃度ｐ型半導体領域５７ａ、５７ｂ、ｐ型半導体基板５１の順に低くなる。また、各領域及びウェルの寄生容量の大きさもこの順序で小さくなっている。
【００３３】
各領域や各ウェルは、所定の形状にパターニングされたマスクを用いてｐ型やｎ型の不純物をイオン注入すること等により形成することができる。
【００３４】
本発明では、ｎ型トランジスタ部６６の下に形成されたディープｎ型ウェル５３を備えるため、外部からのノイズの影響を低減することができる。また、ｐ型ウェル５６内のｐ型半導体領域５８を備えるため、ディープｎ型ウェル５３とｎ型半導体ドレイン領域６０ａ及びｎ型半導体ソース領域６０ｂと間のパンチスルーなどによる耐圧低下を抑制することができる。さらに、ｐ型半導体領域５８とｎ型半導体ドレイン領域６０ａ及びｎ型半導体ソース領域６０ｂと間に、それぞれ低濃度ｐ型半導体領域５７ａ及び５７ｂを備えるため、トランジスタの動作速度を向上させることができる。
【００３５】
次に、本発明によるトランジスタの動作速度の向上の原理について説明する。図３は、図１のｎ型トランジスタ部６６についての寄生素子を含んだ等価回路図である。図１のｎ型半導体ソース領域６０ｂは図３のソース端子Ｓに、ｎ型半導体ドレイン領域６０ａは図３のドレイン端子Ｄに対応している。また、ｎ型半導体ソース領域６０ｂとｎ型半導体ドレイン領域６０ａの間にあるゲート電極５９ｎは図３のゲート端子Ｇに対応している。図３において、電源制御電流源ｇｍｖｇ１はｎ型トランジスタ部６６を制御する電流源である。
【００３６】
図３に示したゲート・ソース間容量Ｃｇｓ１、ゲート・ドレイン間容量Ｃｇｄ１、ドレイン・ソース間容量Ｃｄｓ１を用いてトランジスタの動作速度τ２を表すと次の式２となる。
τ２＝（Ｃｇｓ１＋（１−ｇｍ×Ｒｄｓ）×Ｃｇｄ１）×Ｒｇ＋Ｃｄｓ１×Ｒｄｓ
・・・（式２）
ここで、ゲート・ソース間容量Ｃｇｓ１、ゲート・ドレイン間容量Ｃｇｄ１、ドレイン・ソース間容量Ｃｄｓ１の大きさは、ｎ型半導体ドレイン領域６０ａ及びｎ型半導体ソース領域６０ｂを囲む低濃度ｐ型半導体領域の不純物濃度に依存している。
【００３７】
従来、ｎ型半導体ドレイン領域及びｎ型半導体ソース領域を囲むｐ型ウェルの不純物濃度は１×１０１８ｃｍ−３程度であるのに対し、本発明におけるｎ型半導体ドレイン領域６０ａ及びｎ型半導体ソース領域６０ｂを囲む低濃度ｐ型半導体領域５７ａ及び５７ｂの不純物濃度は１×１０１５ｃｍ−３程度で構成できる。ここで、一般に、容量値は不純物濃度の０．５乗に比例した値である。
【００３８】
本発明では、ｎ型半導体ドレイン領域６０ａ及びｎ型半導体ソース領域６０ｂを囲む領域に低濃度ｐ型半導体領域５７ａ及び５７ｂを形成したことにより、以下の式３の関係が成り立つ。
Ｃｇｓ１＜Ｃｇｓ、Ｃｇｄ１＜Ｃｇｄ、Ｃｄｓ１＜Ｃｄｓ・・・（式３）
従って、式１及び式２及び式３より、τ２＜τ１が成り立つ。これは本発明により、ゲート・ソース間容量Ｃｇｓとゲート・ドレイン間容量Ｃｇｄとドレイン・ソース間容量Ｃｄｓを小さくすることができ、トランジスタの動作速度を向上できることを示している。
【００３９】
なお、実施の形態１では、ｐ型半導体領域５８とｎ型半導体ドレイン領域６０ａ及びｎ型半導体ソース領域６０ｂと間に、それぞれ低濃度ｐ型半導体領域５７ａ及び５７ｂを備えるが、ドレイン側だけに低濃度ｐ型半導体領域５７ａのみを備えていてもよい。これにより、少なくともＣｇｄ１＜Ｃｇｄ、Ｃｄｓ１＜Ｃｄｓとなり、高速化を達成することができる。
【００４０】
以上説明したように、本発明では、ｎ型トランジスタ部６６の下に形成されたディープｎ型ウェル５３を備えるため、外部からのノイズの影響を低減することができる。また、ｐ型ウェル５６内のｐ型半導体領域５８を備えるため、ディープｎ型ウェル５３とｎ型半導体ドレイン領域６０ａ及びｎ型半導体ソース領域６０ｂと間のパンチスルーなどによる耐圧低下を抑制することができる。さらに、ｐ型半導体領域５８とｎ型半導体ドレイン領域６０ａ及びｎ型半導体ソース領域６０ｂと間に、それぞれ低濃度ｐ型半導体領域５７ａ及び５７ｂを備えるため、トランジスタの動作速度を向上させることができる。
【００４１】
さらに、本発明では、低濃度ｐ型半導体領域５７ａ及び５７ｂを設けたことにより、ｎ型半導体ドレイン領域６０ａとディープｎ型ウェルとの間に形成される寄生トランジスタのインピーダンスが抑えられる。そのため、ラッチアップ発生のトリガとなる寄生トランジスタのベース・エミッタ間が順バイアスされにくくなり、ラッチアップ耐量を向上させることもできる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例１の半導体装置の断面図である。
【図２】本発明の実施例１の半導体装置のｎ型トランジスタ部の平面図である。
【図３】本発明の実施例１の半導体装置のｎ型トランジスタ部の等価回路図である。
【図４】特許文献１に記載の半導体装置の断面図である。
【図５】特許文献１に記載の半導体装置を７Ｖ以下の低耐圧に応用した場合のｎ型トランジスタ部の断面図である。
【図６】図５のｎ型トランジスタ部の等価回路図である。
【符号の説明】
【００４３】
５１  ｐ型半導体基板
５２  ディープｐ型ウェル
５３  ディープｎ型ウェル
５４、５６  ｐ型ウェル
５５、６４  ｎ型ウェル
５７ａ、５７ｂ  低濃度ｐ型半導体領域
５８、６１、６１ｃ  ｐ型半導体領域
５９ｎ、５９ｐ  ゲート電極
６０、６０ｃ  ｎ型半導体領域
６０ａ  ｎ型半導体ドレイン領域
６０ｂ  ｎ型半導体ソース領域
６１ａ  ｐ型半導体ドレイン領域
６１ｂ  ｐ型半導体ソース領域
６２  絶縁酸化膜
６３ｎ、６３ｐ  ゲート絶縁膜
６５  ｐ型トランジスタ部
６６  ｎ型トランジスタ部
Ｇ  ゲート端子
Ｄ  ドレイン端子
Ｓ  ソース端子
Ｒｇ  ゲート抵抗
Ｒｄｓ  ドレイン・ソース間抵抗
Ｃｇｓ、Ｃｇｓ１  ゲート・ソース間容量
Ｃｇｄ、Ｃｇｄ１  ゲート・ドレイン間容量
Ｃｄｓ、Ｃｄｓ１  ドレイン・ソース間容量
ｇｍｖｇ、ｇｍｖｇ１  電源制御電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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