(57)【要約】【課題】回路規模の増大を抑制しつつ、不要輻射のノイズレベルを低減するクロック発生回路、電源供給システム及びクロック信号の周波数変更方法を提供すること。【解決手段】分周回路３０は、クロック発生部が生成したクロック信号ＣＬＫを分周して第１〜第３分周信号Ｓｂ１〜Ｓｂ３を生成してパルス制御部３１に出力する。パルス制御部３１は、分周回路３０からの第１〜第３分周信号Ｓｂ１〜Ｓｂ３に基づいて、電流制御部３２の第５トランジスタＴｒ５及び第６トランジスタＴｒ６をオン・オフしてクロック発生部のノードＮ１に第１調整電流Ｉａ１を流し込んだり、又は、ノードＮ１から第２調整電流Ｉａ２を引き込んだりする。【選択図】図３
2010263498.tif 000002
【特許請求の範囲】
【請求項１】
周波数が時間の経過と共に変更するクロック信号を生成するクロック発生回路であって、
前記クロック発生回路は、
充放電コンデンサを備え、その充放電コンデンサに充放電する時間を周期とするクロック信号を生成するクロック発生部と、
前記充放電コンデンサの充放電電流を制御する電流制御部を含み、その電流制御部にて前記充放電コンデンサの充放電時間を制御して前記クロック信号の周期を変更する電流量調整部と
を有することを特徴とするクロック発生回路。
【請求項２】
請求項１に記載のクロック発生回路であって、
前記電流量調整部は、
前記クロック信号を入力し、前記電流制御部が前記クロック信号に同期して前記充放電コンデンサの充放電電流を変更させる信号を生成するパルス制御部を設けたことを特徴とするクロック発生回路。
【請求項３】
請求項２に記載のクロック発生回路であって、
前記電流量調整部は、
フリップフロップで構成され、前記クロック信号を分周する分周回路を設け、
前記パルス制御部は、前記分周回路のフリップフロップの段数に応じた周期において、前記充放電コンデンサの充放電電流を切り換える順序を設定することを特徴とするクロック発生回路。
【請求項４】
請求項２又は３に記載のクロック発生回路であって、
前記電流制御部は、
前記充放電コンデンサの高電位側と電源線との間に抵抗を並列接続された第１抵抗部、及び、前記充放電コンデンサの高電位側とグランド線との間に抵抗を並列接続された第２抵抗部を有し、
前記パルス制御部は、前記電流制御部の第１抵抗部の抵抗値を変更することで前記充放電コンデンサの充放電電流を大きくする方向に制御し、前記第２抵抗部の抵抗値を変更することで前記充放電コンデンサの充放電電流を小さくする方向に制御することを特徴とするクロック発生回路。
【請求項５】
ＤＣ−ＤＣコンバータと、前記ＤＣ−ＤＣコンバータにクロック信号を供給する請求項１〜４のいずれか１つに記載のクロック発生回路とを有することを特徴とする電源供給システム。
【請求項６】
クロック発生回路が生成するクロック信号の周波数変更方法であって、
充放電コンデンサに充放電する時間を周期とするクロック信号を生成し、
前記クロック信号に同期して、前記充放電コンデンサの充放電電流を変更して前記充放電コンデンサの充放電時間を制御すること
を特徴とするクロック信号の周波数変更方法。
【発明の詳細な説明】
【技術分野】
【０００１】
クロック発生回路、電源供給システム及びクロック信号の周波数変更方法に関するものである。
【背景技術】
【０００２】
可搬性の電子機器（例えば、ノートパソコン、携帯ゲーム機など）には、ＤＣ−ＤＣコンバータが搭載されている。ＤＣ−ＤＣコンバータは、リチウムイオン電池や乾電池などからの入力電圧を昇圧・降圧して所望の電圧レベルの出力電圧を生成し、その出力電圧を電源として電子機器内の半導体装置の電子部品（負荷）に供給する。
【０００３】
ところで、ＤＣ−ＤＣコンバータは、クロック発生回路からのクロック信号が入力される。ＤＣ−ＤＣコンバータは、入力されたクロック信号の周期に基づいて、スイッチング素子をオン・オフ制御して電池からの入力電圧を昇圧・降圧して所望の出力電圧を生成している。
【０００４】
近年、この種の可搬性の電子機器は、ワンセグ受信機や無線通信機を搭載する場合がある。この場合、ワンセグ受信機や無線通信機は、クロック信号及びＤＣ−ＤＣコンバータから発生するスイッチングノイズの不要輻射により悪影響が及ぼされ、精度良く受信することができないという問題があった。
【０００５】
そこで、従来、クロック信号の周波数をわずかに変動させて、不要輻射のノイズレベルを低減させる機能を設けたクロック発生回路であるスペクトラム拡散クロック発生回路（ＳＳＣＧ：ｓｐｒｅａｄ  ｓｐｅｃｔｒｕｍ  ｃｌｏｃｋ  ｇｅｎｅｒａｔｏｒ）が用いられている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３１８７９７公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のスペクトラム拡散クロック発生回路では、擬似乱数のデータに基づいてクロック信号の周波数を変動させるための回路をクロック発生回路に追加しなくてはいけない。また、一般的なスペクトラム拡散クロック発生回路では、クロック信号の周波数を変動させるため、クロック信号を別の周波数のクロック信号と足し合わせていた。つまり、スペクトラム拡散クロック発生回路は、クロック信号の周波数を変動させるため、２つのクロック発生回路が必要となっていた。
【０００８】
このクロック発生回路、電源供給システム及びクロック信号の周波数変更方法は、回路規模の増大を抑制しつつ、不要輻射のノイズレベルを低減することを目的とする。
【課題を解決するための手段】
【０００９】
開示のクロック発生回路は、周波数が時間の経過と共に変更するクロック信号を生成するクロック発生回路であって、前記クロック発生回路は、充放電コンデンサを備え、その充放電コンデンサに充放電する時間を周期とするクロック信号を生成するクロック発生部と、前記充放電コンデンサの充放電電流を制御する電流制御部を含み、その電流制御部にて前記充放電コンデンサの充放電時間を制御して前記クロック信号の周期を変更する電流量調整部とを有するようにした。
【発明の効果】
【００１０】
開示されたクロック発生回路、電源供給システム及びクロック信号の周波数変更方法は、回路規模の増大を抑制しつつ、不要輻射のノイズレベルを低減することができる。
【図面の簡単な説明】
【００１１】
【図１】本実施形態の電源供給システムの概略構成図である。
【図２】本実施形態のクロック発生回路のブロック図である。
【図３】本実施形態の電流量調整部の回路図である。
【図４】本実施形態の電流量調整部の動作を示す説明図である。
【図５】（ａ）、（ｂ）は、クロック発生部の特性図である。
【図６】別例の電流制御部の回路図である。
【発明を実施するための形態】
【００１２】
以下、第１実施形態を図１〜図５に従って説明する。
図１に示す電源供給システム１０は、ＤＣ−ＤＣコンバータ１１及びクロック発生回路１２を有している。
【００１３】
ＤＣ−ＤＣコンバータ１１は、コンバータ部１５、制御回路１６を含んでいる。
コンバータ部１５は、ＰチャネルＭＯＳトランジスタよりなるメイン側トランジスタＴ１、ＮチャネルＭＯＳトランジスタよりなる同期側トランジスタＴ２を有している。また、コンバータ部１５は、外付け部品として、平滑回路１７を構成するチョークコイルＬ１及び平滑用コンデンサＣ１を設けている。
【００１４】
メイン側トランジスタＴ１は、そのゲートに制御回路１６から第１制御信号Ｓｃ１が入力される。メイン側トランジスタＴ１は、そのソースに電源供給システム１０に内蔵した電池Ｂから入力電圧ＶＩＮが供給されるとともに、そのドレインが同期側トランジスタＴ２のドレイン及び平滑回路１７に接続されている。
【００１５】
同期側トランジスタＴ２は、そのゲートに制御回路１６から第２制御信号Ｓｃ２が入力されるとともに、そのソースにグランド線ＧＬが接続されている。
そして、ＤＣ−ＤＣコンバータ１１は、第１及び第２制御信号Ｓｃ１，Ｓｃ２に基づいて、メイン側トランジスタＴ１及び同期側トランジスタＴ２が相補的にオン・オフすることによって、入力電圧ＶＩＮが降圧されて出力電圧Ｖｏとして外部出力端子Ｔｏから負荷Ｚ１に供給される。この出力電圧Ｖｏは、メイン側トランジスタＴ１のオン時間とオフ時間の比（デューティー比）を変化することにより予め定めた目標電圧に制御される。
【００１６】
制御回路１６は、クロック発生回路１２からクロック信号ＣＬＫが入力される。制御回路１６は、入力されたクロック信号ＣＬＫの周期に基づいて、メイン側トランジスタＴ１及び同期側トランジスタＴ２を相補的にオン・オフさせる第１及び第２制御信号Ｓｃ１，Ｓｃ２を生成し、コンバータ部１５に出力する。つまり、制御回路１６は、クロック信号ＣＬＫの周期に基づいて、メイン側トランジスタＴ１及び同期側トランジスタＴ２のオン時間とオフ時間の比（デューティー比）を制御している。
【００１７】
詳述すると、制御回路１６は、クロック発生回路１２から高い周波数のクロック信号ＣＬＫを入力すると、メイン側トランジスタＴ１及び同期側トランジスタＴ２を早くスイッチングさせる。反対に、制御回路１６は、クロック発生回路１２から低い周波数のクロック信号ＣＬＫを入力すると、メイン側トランジスタＴ１及び同期側トランジスタＴ２を遅くスイッチングさせる。
【００１８】
従って、ＤＣ−ＤＣコンバータ１１では、クロック信号ＣＬＫの周波数に応じて、メイン側トランジスタＴ１及び同期側トランジスタＴ２のスイッチング動作によって発生する不要輻射の基本周波数が変化する。つまり、ＤＣ−ＤＣコンバータ１１は、高い周波数のクロック信号ＣＬＫを入力すると、不要輻射の基本周波数が高くなる。反対に、ＤＣ−ＤＣコンバータ１１は、低い周波数のクロック信号ＣＬＫを入力すると、不要輻射の基本周波数が低くなる。
【００１９】
図２は、クロック発生回路１２のブロック図を示す。図２に示すように、クロック発生回路１２は、クロック発生部２０、電流量調整部２１を有している。
クロック発生部２０は、ＮチャネルＭＯＳトランジスタよりなる第１及び第２トランジスタＴｒ１，Ｔｒ２、ＰチャネルＭＯＳトランジスタよりなる第３及び第４トランジスタＴｒ３，Ｔｒ４、電流設定抵抗ＲＴ、充放電コンデンサＣＴ、第１及び第２コンパレータ回路２３，２４を含んでいる。
【００２０】
第１トランジスタＴｒ１は、そのソースが電流設定抵抗ＲＴを介してグランド線ＧＬに接続され、そのドレインが第３トランジスタＴｒ３のドレインに接続されている。第１トランジスタＴｒ１は、そのゲートに予め設定された電流設定電圧Ｖｒが入力される。
【００２１】
このような構成により、第１トランジスタＴｒ１のドレイン電流Ｉ１は、電流設定電圧Ｖｒ及び電流設定抵抗ＲＴに応じた電流値になる。つまり、第１トランジスタＴｒ１のドレイン電流Ｉ１は、電流設定電圧Ｖｒが高くなるほど、その電流値が大きくなり、反対に、第１トランジスタＴｒ１のドレイン電流Ｉ１は、電流設定電圧Ｖｒが低くなるほど、その電流値が小さくなる。
【００２２】
また、第１トランジスタＴｒ１のドレイン電流Ｉ１は、電流設定抵抗ＲＴが大きくなるほど、その電流値が小さくなり、反対に、第１トランジスタＴｒ１のドレイン電流Ｉ１は、電流設定抵抗ＲＴが小さくなるほど、その電流値が大きくなる。
【００２３】
従って、第１トランジスタＴｒ１のドレイン電流Ｉ１を目標電流値にするような電流設定電圧Ｖｒ及び電流設定抵抗ＲＴに予め設定している。
第３トランジスタＴｒ３は、そのドレイン及びゲートが第４トランジスタＴｒ４のゲートに接続され、そのソースに電源電圧ＶＤＤが供給されている。第４トランジスタＴｒ４は、そのドレインが充放電コンデンサＣＴを介してグランド線ＧＬに接続され、そのソースに電源電圧ＶＤＤが供給されている。
【００２４】
すなわち、第３及び第４トランジスタＴｒ３，Ｔｒ４は、カレントミラーを構成している。従って、第３及び第４トランジスタＴｒ３，Ｔｒ４のドレイン電流Ｉ３，Ｉ４は、第３及び第４トランジスタＴｒ３，Ｔｒ４のサイズ比に基づく電流値になっている。
【００２５】
例えば、第３及び第４トランジスタＴｒ３，Ｔｒ４のサイズ比が１対１になっている場合には、第３及び第４トランジスタＴｒ３，Ｔｒ４のドレイン電流Ｉ３，Ｉ４は同じ電流値になる。この場合、第３及び第４トランジスタＴｒ３，Ｔｒ４のドレイン電流Ｉ３，Ｉ４は、第１トランジスタＴｒ１のドレイン電流Ｉ１（目標電流値）と同じ値となる。
【００２６】
このような構成により、充放電コンデンサＣＴに第４トランジスタＴｒ４のドレイン電流Ｉ４（充放電電流）が供給されて充電され、時間が経過するとともに充放電コンデンサＣＴの第４トランジスタＴｒ４側の電圧、つまり、第４トランジスタＴｒ４及び充放電コンデンサＣＴの接続点（ノードＮ１）の電圧であるクロック設定電圧Ｖｃが上昇していく。
【００２７】
従って、クロック設定電圧Ｖｃは、第４トランジスタＴｒ４のドレイン電流Ｉ４（充放電電流）、つまり、第１トランジスタＴｒ１のドレイン電流（目標電流値）に応じて、上昇する速度が変化する。換言すると、クロック設定電圧Ｖｃは、第１トランジスタＴｒ１のドレイン電流Ｉ１（目標電流値）が大きいほど早く上昇し、反対に、クロック設定電圧Ｖｃは、第１トランジスタＴｒ１のドレイン電流Ｉ１（目標電流値）が小さいほど遅く上昇する。つまり、クロック設定電圧Ｖｃは、第１トランジスタＴｒ１のドレイン電流Ｉ１（目標電流値）によって予め設定された上昇速度になっている。
【００２８】
第１コンパレータ回路２３は、その非反転入力端子にクロック設定電圧Ｖｃが入力され、その反転入力端子に予め設定された第１基準電圧Ｖｓ１が入力される。第１コンパレータ回路２３は、入力されたクロック設定電圧Ｖｃ及び第１基準電圧Ｖｓ１を比較し、その比較結果である接地信号Ｖｇを第２トランジスタＴｒ２のゲートに出力する。すなわち、第１コンパレータ回路２３は、クロック設定電圧Ｖｃが第１基準電圧Ｖｓ１より小さいと、Ｌレベルの接地信号Ｖｇを第２トランジスタＴｒ２に出力する。反対に、第１コンパレータ回路２３は、クロック設定電圧Ｖｃが第１基準電圧Ｖｓ１以上のとき、Ｈレベルの接地信号Ｖｇを第２トランジスタＴｒ２に出力する。
【００２９】
第２トランジスタＴｒ２は、そのドレインがノードＮ１に接続され、そのソースがグランド線ＧＬに接続されている。そして、第２トランジスタＴｒ２は、Ｌレベルの接地信号Ｖｇを入力すると、ノードＮ１をグランド線ＧＬに接続しない。この結果、クロック設定電圧Ｖｃは上昇し続ける。反対に、第２トランジスタＴｒ２は、Ｈレベルの接地信号Ｖｇを入力すると、ノードＮ１をグランド線ＧＬに接続して充放電コンデンサＣＴに充電されている電荷を放電する。この結果、クロック設定電圧Ｖｃはグランドレベルまで下降する。
【００３０】
このようにして、クロック設定電圧Ｖｃは、グランドレベルから徐々に上昇して第１基準電圧Ｖｓ１に達すると、グランドレベルに下降する。従って、クロック設定電圧Ｖｃがグランドレベルから第１基準電圧Ｖｓ１に達するまでの時間は、クロック設定電圧Ｖｃの上昇速度に応じた時間になる。この結果、クロック設定電圧Ｖｃがグランドレベルから徐々に上昇して第１基準電圧Ｖｓ１に達してグランドレベルに下降する周期は、クロック設定電圧Ｖｃの上昇速度に応じた時間となる。つまり、クロック設定電圧Ｖｃが第１トランジスタＴｒ１のドレイン電流Ｉ１（目標電流値）に基づいた上昇速度になっているため、クロック設定電圧Ｖｃの変動する周期は第１トランジスタＴｒ１のドレイン電流Ｉ１（目標電流値）に基づいた周期となっている。
【００３１】
第２コンパレータ回路２４は、反転入力端子にノードＮ１の電圧値であるクロック設定電圧Ｖｃが入力され、非反転入力端子に予め設定された第１基準電圧Ｖｓ１より低い第２基準電圧Ｖｓ２が入力される。第２コンパレータ回路２４は、クロック設定電圧Ｖｃ及び第２基準電圧Ｖｓ２を比較し、その比較結果であるクロック信号ＣＬＫをＤＣ−ＤＣコンバータ１１及び電流量調整部２１に出力する。すなわち、第２コンパレータ回路２４は、クロック設定電圧Ｖｃが第２基準電圧Ｖｓ２より小さいとき、Ｈレベルのクロック信号ＣＬＫを出力する。反対に、第２コンパレータ回路２４は、クロック設定電圧Ｖｃが第２基準電圧Ｖｓ２以上のとき、Ｌレベルのクロック信号ＣＬＫを出力する。
【００３２】
言い換えると、第２コンパレータ回路２４は、クロック設定電圧Ｖｃの変動する周期において、クロック設定電圧Ｖｃがグランドレベルから第２基準電圧Ｖｓ２になるまでＨレベルのクロック信号ＣＬＫを出力し、クロック設定電圧Ｖｃが第２基準電圧Ｖｓ２から第１基準電圧Ｖｓ１までＬレベルのクロック信号ＣＬＫを出力する。
【００３３】
このように、第２コンパレータ回路２４は、クロック設定電圧Ｖｃの変動する周期と同じ周期の矩形波であって、第２基準電圧Ｖｓ２に応じたデューティー比のクロック信号ＣＬＫを生成している。換言すると、クロック信号ＣＬＫの周波数は、クロック設定電圧Ｖｃと同じ周波数になるため、第１トランジスタＴｒ１のドレイン電流Ｉ１（目標電流値）に応じた周波数となる。つまり、クロック信号ＣＬＫは、第１トランジスタＴｒ１のドレイン電流Ｉ１（目標電流値）を設定する電流設定電圧Ｖｒ及び電流設定抵抗ＲＴに基づいて、予め設定された周波数（本実施形態では１．４ＭＨｚ）になっている。
【００３４】
本実施形態では、上記のように構成したクロック発生回路１２に電流量調整部２１を設けている。電流量調整部２１は、クロック発生部２０の充放電コンデンサＣＴを充電する第４トランジスタＴｒ４のドレイン電流Ｉ４（充放電電流）を制御し、クロック信号ＣＬＫの周波数を３種類の周波数に変更させるためのものである。
【００３５】
そして、本実施形態では、クロック発生回路１２は、３種類の周波数（１．３５ＭＨｚ、１．４ＭＨｚ、１．４５ＭＨｚ）のクロック信号ＣＬＫを交互に生成し出力するようになっている。
【００３６】
図５（ａ）は、電流量調整部２１を備えないクロック発生部２０から発生する不要輻射のノイズレベルについてシミュレーションした結果であって、クロック発生部２０から発生する不要輻射のノイズレベルＰ１［ｄＢＰ／Ｈｚ］を示す。
【００３７】
図５（ａ）に示すように、不要輻射のノイズレベルＰ１は、クロック発生部２０が生成するクロック信号ＣＬＫの発振周波数ｆ＝１．４ＭＨｚにおいて最大値（Ｐ１＝−５［ｄＢＰ／Ｈｚ］）となり、発振周波数ｆ＝１．４ＭＨｚから離れるほど小さくなる。実際には、このクロック信号ＣＬＫの発振周波数の高調波成分の影響により、ワンセグ受信機及び無線通信機の受信感度が低下する。従って、電流量調整部２１を備えないクロック発生部２０では、クロック信号ＣＬＫから発生する不要輻射のノイズレベル高く、ワンセグ受信機や無線通信機は受信データを精度良く受信することができない。
【００３８】
そこで、本実施形態では、クロック発生部２０に電流量調整部２１を設けてクロック発生回路１２を構成している。
図３は、電流量調整部２１の回路図を示す。図３に示すように、電流量調整部２１は、分周回路３０、パルス制御部３１、電流制御部３２を有している。
【００３９】
分周回路３０は、第１〜第３Ｄ−フリップフロップ回路（Ｄ−ＦＦ回路）Ａ１〜Ａ３を含んでいる。
第１Ｄ−ＦＦ回路Ａ１は、そのクロック入力端子ＣＫにクロック発生部２０からクロック信号ＣＬＫが入力される。第１Ｄ−ＦＦ回路Ａ１は、そのデータ入力端子Ｄ及び反転出力端子ＸＱが互いに接続されている。第１Ｄ−ＦＦ回路Ａ１は、その出力端子Ｑから出力される第１分周信号Ｓｂ１をパルス制御部３１、第２Ｄ−ＦＦ回路Ａ２のクロック入力端子ＣＫに出力する。
【００４０】
そして、第１Ｄ−ＦＦ回路Ａ１は、クロック信号ＣＬＫがＬレベルからＨレベルに立ち上がる毎に、第１分周信号Ｓｂ１をＬレベルからＨレベル、又は、ＨレベルからＬレベルに遷移させる。従って、第１Ｄ−ＦＦ回路Ａ１は、クロック信号ＣＬＫを２分周した第１分周信号Ｓｂ１を生成している。
【００４１】
第２Ｄ−ＦＦ回路Ａ２は、そのクロック入力端子ＣＫに第１Ｄ−ＦＦ回路Ａ１から第１分周信号Ｓｂ１が入力される。第２Ｄ−ＦＦ回路Ａ２は、そのデータ入力端子Ｄ及び反転出力端子ＸＱが互いに接続されている。第２Ｄ−ＦＦ回路Ａ２は、その出力端子Ｑから出力される第２分周信号Ｓｂ２をパルス制御部３１、第３Ｄ−ＦＦ回路Ａ３のクロック入力端子ＣＫに出力する。
【００４２】
そして、第２Ｄ−ＦＦ回路Ａ２は、第１分周信号Ｓｂ１がＬレベルからＨレベルに立ち上がる毎に、第２分周信号Ｓｂ２をＬレベルからＨレベル、又は、ＨレベルからＬレベルに遷移させる。つまり、第２Ｄ−ＦＦ回路Ａ２は、第１分周信号Ｓｂ１を２分周した第２分周信号Ｓｂ２を生成している。従って、第２分周信号Ｓｂ２は、クロック信号ＣＬＫを４分周した信号となっている。
【００４３】
第３Ｄ−ＦＦ回路Ａ３は、そのクロック入力端子ＣＫに第２Ｄ−ＦＦ回路Ａ２から第２分周信号Ｓｂ２が入力される。第３Ｄ−ＦＦ回路Ａ３は、そのデータ入力端子Ｄ及び反転出力端子ＸＱが互いに接続されている。第３Ｄ−ＦＦ回路Ａ３は、その出力端子Ｑから出力される第３分周信号Ｓｂ３をパルス制御部３１に出力する。
【００４４】
そして、第３Ｄ−ＦＦ回路Ａ３は、第２分周信号Ｓｂ２がＬレベルからＨレベルに立ち上がる毎に、第３分周信号Ｓｂ３をＬレベルからＨレベル、又は、ＨレベルからＬレベルに遷移させる。つまり、第３Ｄ−ＦＦ回路Ａ３は、第２分周信号Ｓｂ２を２分周した第３分周信号Ｓｂ３を生成している。従って、第３分周信号Ｓｂ３は、クロック信号ＣＬＫを８分周した信号となっている。
【００４５】
パルス制御部３１は、第１〜第３インバータ回路３５〜３７、第１〜第４アンド回路３８〜４１、ノア回路４２、及び、オア回路４３を有している。第１インバータ回路３５は、分周回路３０から第１分周信号Ｓｂ１が入力され、入力された第１分周信号Ｓｂ１を反転して第１反転分周信号ＢＳｂ１として第２及び第４アンド回路３９，４１に出力する。第２インバータ回路３６は、分周回路３０から第２分周信号Ｓｂ２が入力され、入力された第２分周信号Ｓｂ２を反転して第２反転分周信号ＢＳｂ２として第２及び第４アンド回路３９，４１に出力する。第３インバータ回路３７は、分周回路３０から第３分周信号Ｓｂ３が入力され、入力された第３分周信号Ｓｂ３を反転して第３反転分周信号ＢＳｂ３として第３及び第４アンド回路４０，４１に出力する。
【００４６】
第１アンド回路３８は、分周回路３０から第１〜第３分周信号Ｓｂ１〜Ｓｂ３がそれぞれ入力される。第１アンド回路３８は、入力された第１〜第３分周信号Ｓｂ１〜Ｓｂ３が共にＨレベルのとき、Ｈレベルの第１論理信号ＳＬ１をノア回路４２に出力する。
【００４７】
第２アンド回路３９は、分周回路３０から第３分周信号Ｓｂ３、第１及び第２インバータ回路３５，３６から第１及び第２反転分周信号ＢＳｂ１，ＢＳｂ２がそれぞれ入力される。第２アンド回路３９は、入力された第３分周信号Ｓｂ３、第１及び第２反転分周信号ＢＳｂ１，ＢＳｂ２が共にＨレベルのとき、Ｈレベルの第２論理信号ＳＬ２をオア回路４３に出力する。
【００４８】
第３アンド回路４０は、分周回路３０から第１及び第２分周信号Ｓｂ１，Ｓｂ２、第３インバータ回路３７から第３反転分周信号ＢＳｂ３がそれぞれ入力される。第３アンド回路４０は、入力された第１及び第２分周信号Ｓｂ１，Ｓｂ２、第３反転分周信号ＢＳｂ３が共にＨレベルのとき、Ｈレベルの第３論理信号ＳＬ３をオア回路４３に出力する。
【００４９】
第４アンド回路４１は、第１及び第３インバータ回路３５〜３７から第１〜第３反転分周信号ＢＳｂ１〜ＢＳｂ３がそれぞれ入力される。第４アンド回路４１は、入力された第１〜第３反転分周信号ＢＳｂ１〜ＢＳｂ３が共にＨレベルのとき、Ｈレベルの第４論理信号ＳＬ４をノア回路４２に出力する。
【００５０】
このような構成により、図４に示すように、第１〜第４アンド回路３８〜４１は、クロック信号ＣＬＫに同期して規則的に第１〜第４論理信号ＳＬ１〜ＳＬ４を出力する。具体的には、クロック信号ＣＬＫがＬレベルからＨレベルに８回立ち上がる時間を１周期としている。その周期において、１回目にクロック信号ＣＬＫがＬレベルからＨレベルへ立ち上がると（時刻ｔ１）、Ｈレベルの第１論理信号ＳＬ１、Ｌレベルの第２〜第４論理信号ＳＬ２〜ＳＬ４を出力する。
【００５１】
２回目、３回目にクロック信号ＣＬＫがＬレベルからＨレベルへ立ち上がると（時刻ｔ２，ｔ３）、Ｌレベルの第１〜第４論理信号ＳＬ１〜ＳＬ４を出力する。４回目にクロック信号ＣＬＫがＬレベルからＨレベルへ立ち上がると（時刻ｔ４）、Ｌレベルの第１、第３、第４論理信号ＳＬ１，ＳＬ３，ＳＬ４、Ｈレベルの第２論理信号ＳＬ２を出力する。５回目にクロック信号ＣＬＫがＬレベルからＨレベルへ立ち上がると（時刻ｔ５）、Ｌレベルの第１、第２、第４論理信号ＳＬ１，ＳＬ２，ＳＬ４、Ｈレベルの第３論理信号ＳＬ３を出力する。
【００５２】
６回目、７回目にクロック信号ＣＬＫがＬレベルからＨレベルへ立ち上がると（時刻ｔ６，ｔ７）、Ｌレベルの第１〜第４論理信号ＳＬ１〜ＳＬ４を出力する。８回目にクロック信号ＣＬＫがＬレベルからＨレベルへ立ち上がると（時刻ｔ８）、Ｌレベルの第１〜第３論理信号ＳＬ１〜ＳＬ３、Ｈレベルの第４論理信号ＳＬ４を出力する。
【００５３】
すなわち、１回目にクロック信号ＣＬＫがＬレベルからＨレベルへ立ち上がると（時刻ｔ１）、第１論理信号ＳＬ１がＨレベルになる。４回目にクロック信号ＣＬＫがＬレベルからＨレベルへ立ち上がると（時刻ｔ４）、第２論理信号ＳＬ２がＨレベルになる。５回目にクロック信号ＣＬＫがＬレベルからＨレベルへ立ち上がると（時刻ｔ５）、第３論理信号ＳＬ３がＨレベルになる。８回目にクロック信号がＬレベルからＨレベルへ立ち上がると（時刻ｔ８）、第４論理信号ＳＬ４がＨレベルになる。
【００５４】
そして、第１〜第４アンド回路３８〜４１は、クロック信号ＣＬＫがＬレベルからＨレベルに８回立ち上がる毎に上記のような第１〜第４論理信号ＳＬ１〜ＳＬ４の出力を繰り返していく。
【００５５】
ノア回路４２は、第１及び第４アンド回路３８，４１から第１及び第４論理信号ＳＬ１，ＳＬ４が入力される。ノア回路４２は、入力された第１又は第４論理信号ＳＬ１，ＳＬ４が共にＬレベルのとき、Ｈレベルの第１電流制御信号Ｓｉ１を電流制御部３２に出力する。オア回路４３は、第２及び第３アンド回路３９，４０から第２及び第３論理信号ＳＬ２，ＳＬ３が入力される。オア回路４３は、入力された第２又は第３論理信号ＳＬ２，ＳＬ３のいずれかがＨレベルのとき、Ｈレベルの第２電流制御信号Ｓｉ２を電流制御部３２に出力する。
【００５６】
このような構成により、ノア回路４２及びオア回路４３は、図４に示すように、クロック信号ＣＬＫに同期して規則的に第１及び第２電流制御信号Ｓｉ１，Ｓｉ２を出力する。
詳しくは、クロック信号ＣＬＫがＬレベルからＨレベルに８回立ち上がる時間を１周期としている。その周期において、１回目にクロック信号ＣＬＫがＬレベルからＨレベルへ立ち上がると（時刻ｔ１）、共にＬレベルの第１及び第２電流制御信号Ｓｉ１，Ｓｉ２を出力する。２回目、３回目にクロック信号ＣＬＫがＬレベルからＨレベルへ立ち上がると（時刻ｔ２，ｔ３）、Ｈレベルの第１電流制御信号Ｓｉ１、Ｌレベルの第２電流制御信号Ｓｉ２を出力する。４回目、５回目にクロック信号ＣＬＫがＬレベルからＨレベルへ立ち上がると（時刻ｔ４，ｔ５）、共にＨレベルの第１及び第２電流制御信号Ｓｉ１，Ｓｉ２を出力する。６回目、７回目にクロック信号ＣＬＫがＬレベルからＨレベルへ立ち上がると（時刻ｔ６，ｔ７）、Ｈレベルの第１電流制御信号Ｓｉ１、Ｌレベルの第１及び第２電流制御信号Ｓｉ２を出力する。８回目にクロック信号ＣＬＫがＬレベルからＨレベルへ立ち上がると（時刻ｔ８）、共にＬレベルの第１及び第２電流制御信号Ｓｉ１，Ｓｉ２を出力する。
【００５７】
つまり、ノア回路４２、オア回路４３は、クロック信号ＣＬＫがＬレベルからＨレベルに２回立ち上がる毎に、共にＬレベルの第１及び第２電流制御信号Ｓｉ１，Ｓｉ２を出力し、次に、Ｈレベルの第１電流制御信号Ｓｉ１、Ｌレベルの第２電流制御信号Ｓｉ２を出力し、続いて、共にＨレベルの第１及び第２電流制御信号Ｓｉ１，Ｓｉ２を出力し、さらに、Ｈレベルの第１電流制御信号Ｓｉ１、Ｌレベルの第２電流制御信号Ｓｉ２を出力する。そして、ノア回路４２、オア回路４３は、クロック信号ＣＬＫがＬレベルからＨレベルに２回立ち上がる毎に、上記のような第１及び第２電流制御信号Ｓｉ１，Ｓｉ２の出力を繰り返していく。
【００５８】
電流制御部３２は、ＰチャネルＭＯＳトランジスタよりなる第５トランジスタＴｒ５、ＮチャネルＭＯＳトランジスタよりなる第６トランジスタＴｒ６、第１及び第２抵抗Ｒ１，Ｒ２を有している。
【００５９】
第５トランジスタＴｒ５は、そのドレインが第１抵抗Ｒ１及び第２抵抗Ｒ２を介して第６トランジスタＴｒ６のドレインに接続され、そのソースに電源電圧ＶＤＤが供給される。第５トランジスタＴｒ５は、そのゲートに第１電流制御信号Ｓｉ１が入力される。第６トランジスタＴｒ６は、そのソースがグランド線ＧＬに接続され、そのゲートに第２電流制御信号Ｓｉ２が入力される。そして、第１抵抗Ｒ１と第２抵抗Ｒ２の接続点であるノードＮ２は、クロック発生部２０のノードＮ１と接続されている。
【００６０】
そして、第５トランジスタＴｒ５は、パルス制御部３１からの第１電流制御信号Ｓｉ１に応じて、第１抵抗Ｒ１を介してクロック発生部２０のノードＮ１に第１調整電流Ｉａ１を流し込む。つまり、第５トランジスタＴｒ５は、Ｌレベルの第１電流制御信号Ｓｉ１を入力すると、オンしてクロック発生部２０のノードＮ１に第１調整電流Ｉａ１を流し込む。反対に、第５トランジスタＴｒ５は、Ｈレベルの第１電流制御信号Ｓｉ１を入力すると、オフしてクロック発生部２０のノードＮ１に第１調整電流Ｉａ１を流し込まない。
【００６１】
一方、第６トランジスタＴｒ６は，パルス制御部３１からの第２電流制御信号Ｓｉ２に応じて、第２抵抗Ｒ２を介してクロック発生部２０のノードＮ１から第２調整電流Ｉａ２を引き込む。反対に、第６トランジスタＴｒ６は、Ｌレベルの第２電流制御信号Ｓｉ２を入力すると、オフしてクロック発生部２０のノードＮ１から第２調整電流Ｉａ２を引き込まない。
【００６２】
このような構成により、電流制御部３２は、パルス制御部３１から出力される第１及び第２電流制御信号Ｓｉ１，Ｓｉ２に応じて、クロック発生部２０のノードＮ１に第１調整電流Ｉａ１を流し込んだり、又は、クロック発生部２０のノードＮ１から第２調整電流Ｉａ２を引き込んだりする。換言すると、電流制御部３２は、パルス制御部３１からＬレベルの第１電流制御信号Ｓｉ１を入力すると、クロック発生部２０のノードＮ１に第１調整電流Ｉａ１を流し込み、ノードＮ１の電圧値であるクロック設定電圧Ｖｃが上昇する速度を早くする。つまり、クロック設定電圧Ｖｃが第１基準電圧Ｖｓ１に達する時間が短くなる。反対に、電流制御部３２は、パルス制御部３１からＨレベルの第２電流制御信号Ｓｉ２を入力すると、クロック発生部２０のノードＮ１から第２調整電流Ｉａ２を引き込み、ノードＮ１の電圧値であるクロック設定電圧Ｖｃが上昇する速度を遅くする。その結果、クロック設定電圧Ｖｃが第１基準電圧Ｖｓ１に達する時間が長くなる。
【００６３】
従って、電流制御部３２がＬレベルの第１電流制御信号Ｓｉ１を入力すると、クロック発生部２０のクロック設定電圧Ｖｃの変動する周期が短くなり、反対に、電流制御部３２がＨレベルの第２電流制御信号Ｓｉ２を入力すると、クロック発生部２０のクロック設定電圧Ｖｃの変動する周期が長くなる。
【００６４】
この結果、電流制御部３２が共にＬレベルの第１及び第２電流制御信号Ｓｉ１，Ｓｉ２を入力すると、第２コンパレータ回路２４から出力されるクロック信号ＣＬＫの周波数が１．４５ＭＨｚとなる。また、電流制御部３２がＨレベルの第１電流制御信号Ｓｉ１、Ｌレベルの第２電流制御信号Ｓｉ２を入力すると、第２コンパレータ回路２４から出力されるクロック信号ＣＬＫの周波数が１．４０ＭＨｚとなる。さらに、電流制御部３２が共にＨレベルの第１及び第２電流制御信号Ｓｉ１，Ｓｉ２を入力すると、第２コンパレータ回路２４から出力されるクロック信号ＣＬＫの周波数が１．３５ＭＨｚとなる。
【００６５】
すなわち、クロック発生回路１２は、電流制御部３２の第１及び第２調整電流Ｉａ１，Ｉａ２に応じて、３種類の周波数に変更するクロック信号ＣＬＫを生成する。
これにより、図４に示すように、電流制御部３２は、クロック信号ＣＬＫがＬレベルからＨレベルに２回立ち上がる毎に、１．４５ＭＨｚ→１．４０ＭＨｚ→１．３５ＭＨｚ→１．４０ＭＨｚの順でクロック信号ＣＬＫの周波数を変更し、これを繰り返すことになる。
【００６６】
図５（ｂ）は、上記の電流量調整部２１を備えたクロック発生部２０の不要輻射のノイズレベルについてシミュレーションした結果であって、クロック発生部２０から発生する不要輻射のノイズレベルＰ２［ｄＢＰ／Ｈｚ］を示す。
【００６７】
図５（ｂ）に示すように、不要輻射のノイズレベルＰ２は、クロック発生部２０が生成するクロック信号ＣＬＫの周波数ｆ＝１．３５、１．４、１．４５ＭＨｚ付近において最大値（Ｐ１＝約−１０［ｄＢＰ／Ｈｚ］）となり、クロック信号ＣＬＫの周波数ｆ＝１．３５、１．４、１．４５ＭＨｚから離れるほど小さくなる。
【００６８】
これに対して、上記のように、電流量調整部２１を備えないクロック発生部２０は、図５（ａ）に示すようにクロック信号ＣＬＫの周波数ｆ＝１．４ＭＨｚ付近において最大値（Ｐ１＝約−５［ｄＢＰ／Ｈｚ］）になっている。
【００６９】
つまり、クロック発生回路１２は３種類の周波数のクロック信号ＣＬＫを生成することでクロック信号ＣＬＫの周波数を拡散している。実際にはクロック信号ＣＬＫの高調波成分のピーク値も拡散される。従って、ひとつの周波数のクロック信号ＣＬＫを生成するクロック発生部２０から発生する不要輻射のノイズレベルに比べて、クロック発生回路１２から発生する不要輻射のノイズレベルを低くすることができる。すなわち、ワンセグ受信機及び無線通信機の受信感度の向上につながる。
【００７０】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）電流制御部３２は、クロック発生部２０のノードＮ１に第１調整電流Ｉａ１を流し込んだりノードＮ１から第２調整電流Ｉａ２を引き込んだりした。従って、クロック発生回路１２は、クロック発生部２０の回路構成を変更せずにクロック信号ＣＬＫの周波数を３種類に拡散することができる。この結果、クロック発生回路１２は、小規模な回路変更によりクロック信号ＣＬＫの周波数を拡散することができ、さらに、回路規模の増大を低減することができる。
【００７１】
（２）電流量調整部２１は、クロック発生部２０から出力されるクロック信号ＣＬＫに同期して、クロック信号ＣＬＫを３種類の周波数に変更するようにした。従って、クロック発生部２０に電流量調整部２１を追加するだけでクロック信号ＣＬＫの周波数を変更することができ、クロック信号ＣＬＫと異なる周波数のクロック信号を生成するクロック発生部を新たに追加しなくてもよく、回路規模の増大を抑制することができる。
【００７２】
尚、上記実施の形態は、以下の態様で実施してもよい。
・上記実施形態において、クロック発生回路１２は、３種類の周波数のクロック信号ＣＬＫを生成していた。これに限らず、２種類以上の周波数であればクロック発生回路１２が生成するクロック信号ＣＬＫの周波数の種類は特に制限されない。
【００７３】
これに伴い、パルス制御部３１は、第１及び第２電流制御信号Ｓｉ１，Ｓｉ２を生成していたが、クロック信号ＣＬＫの周波数の種類が増加した数の電流制御信号を生成することになる。例えば、７種類の周波数のクロック信号ＣＬＫを生成する場合、パルス制御部３１は、第１〜第６電流制御信号Ｓｉ１〜Ｓｉ６を生成することになる。また、電流制御部３２は、第１及び第２調整電流Ｉａ１，Ｉａ２を生成していたが、クロック信号ＣＬＫの周波数の種類が増加した数の調整電流の電流値を制御することになる。例えば、クロック発生回路１２が７種類のクロック信号ＣＬＫの周波数を生成する場合、電流制御部３２は、第１調整電流Ｉａ１を３種類の電流値にて制御し、第２調整電流Ｉａ２を３種類の電流値にて制御する。つまり、電流制御部３２は、調整電流を６種類の電流値にて制御することになる。
【００７４】
このとき、電流制御部３２ａは図６に示すように構成される。
電流制御部３２ａは、第１抵抗部として第５トランジスタＴｒ５及び第１抵抗Ｒ１の直列回路に対して、ＰチャネルＭＯＳトランジスタよりなる第７トランジスタＴｒ７及び第３抵抗Ｒ３の直列回路、及び、ＰチャネルＭＯＳトランジスタよりなる第８トランジスタＴｒ８及び第４抵抗Ｒ４の直列回路が並列接続されている。また、電流制御部３２ａは、第２抵抗部として第６トランジスタＴｒ６及び第２抵抗Ｒ２の直列回路に対して、ＮチャネルＭＯＳトランジスタよりなる第９トランジスタＴｒ９及び第５抵抗Ｒ５の直列回路、及び、ＮチャネルＭＯＳトランジスタよりなる第１０トランジスタＴｒ１０及び第６抵抗Ｒ６の直列回路が並列接続されている。
【００７５】
そして、電流制御部３２ａは、パルス制御部３１からの第１、第３及び第４電流制御信号Ｓｉ１，Ｓｉ３，Ｓｉ４に応じて第５、第７及び第８トランジスタＴｒ５，Ｔｒ７，Ｔｒ８をオン・オフして電源線ＬＶ及びノードＮ１間の抵抗値を増減することで第１調整電流Ｉａ１の電流量を３段階で変更している。また、電流制御部３２ａは、パルス制御部３１からの第２、第５及び第６電流制御信号Ｓｉ２，Ｓｉ５，Ｓｉ６に応じて第６、第９及び第１０トランジスタＴｒ６，Ｔｒ９，Ｔｒ１０をオン・オフしてグランド線ＧＬ及びノードＮ１間の抵抗値を増減することで第２調整電流Ｉａ２の電流量を３段階に変更している。
【００７６】
・上記実施形態において、クロック発生部２０には第１コンパレータ回路２３及び第２コンパレータ回路２４を用いているが、充放電コンデンサＣＴを使用しているクロック発生回路であれば、クロック信号ＣＬＫを出力する方法は特に制限されない。
【００７７】
・上記実施形態において、ＤＣ−ＤＣコンバータ１１は入力電圧ＶＩＮを電池Ｂから供給されていたが、入力電圧ＶＩＮを供給する電源供給装置であれば特に制限されない（例えば、ＡＣアダプタ等）。
【００７８】
・上記実施形態では、入力電圧ＶＩＮを降圧した出力電圧Ｖｏを生成する降圧型のＤＣ−ＤＣコンバータに具体化したが、入力電圧ＶＩＮを昇圧した出力電圧Ｖｏを生成する昇圧型のＤＣ−ＤＣコンバータに具体化してもよい。
【００７９】
・上記実施形態では、同期整流方式のＤＣ−ＤＣコンバータに具体化したが、非同期整流方式のＤＣ−ＤＣコンバータに具体化してもよい。
・上記実施形態では、クロック発生回路１２は、クロック信号ＣＬＫがＬレベルからＨレベルに８回立ち上がる時間を１周期として、その１周期においてクロック信号ＣＬＫが３種類の周波数を生成する順番を設定し、これを繰り返していた。これに限らず、３種類の周波数のクロック信号ＣＬＫを生成する順番を設定する周期は特に制限されない。
【００８０】
・上記実施形態では、クロック発生回路１２は、クロック信号ＣＬＫがＬレベルからＨレベルに２回立ち上がる毎に、１．４５ＭＨｚ→１．４０ＭＨｚ→１．３５ＭＨｚ→１．４０ＭＨｚの順でクロック信号ＣＬＫの周波数を変更して生成していた。これに限らず、クロック信号ＣＬＫの３種類の周波数を生成する順番は特に制限されない。これに加え、クロック信号ＣＬＫの各周波数を生成する回数も特に制限されない。
【符号の説明】
【００８１】
１０  電源供給システム
１１  ＤＣ−ＤＣコンバータ
１２  クロック発生回路
２０  クロック発生部
２１  電流量調整部
３０  分周回路
３２  電流制御部
ＣＬＫ  クロック信号
ＣＴ  充放電コンデンサ
Ｒ１〜Ｒ６  抵抗（第１〜第６抵抗）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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