(57)【要約】【課題】寄生抵抗が大きい場合においても、フィン構造を有する電界効果トランジスタのゲインを向上させる。【解決手段】複数のフィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９が互いに並行に配置し、フィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８にそれぞれ跨るようにしてゲート電極Ｇ１１、Ｇ１２をフィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８の両側面にそれぞれ形成し、フィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８にそれぞれ跨るようにしてゲート電極Ｇ１１、Ｇ１２に並列されたゲート電極Ｇ１３、Ｇ１４をフィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８の両側面にそれぞれ形成し、フィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８に跨るようにしてゲート電極Ｇ１３、Ｇ１４に並列されたゲート電極Ｇ１５をフィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８の両側面に形成する。【選択図】      図１
2010040630.tif 000002
【特許請求の範囲】
【請求項１】
互いに並行に配置された半導体領域からなるＮ本（Ｎは２以上の整数）のフィンと、
前記フィンに跨るようにして前記Ｎ本のフィンの両側面に形成されたゲート電極と、
前記ゲート電極を間にして前記Ｎ本のフィンにそれぞれ形成されたソース／ドレイン層と、
Ｍ（Ｍは２以上Ｎ以下の整数）本のフィンにそれぞれ形成された第１のコンタクトを介して前記ソース／ドレイン層の一方に接続された第１の配線と、
Ｋ（ＫはＭより小さな整数）本のフィンにそれぞれ形成された第２のコンタクトを介して前記ソース／ドレイン層の他方に接続された第２の配線とを備えることを特徴とする半導体装置。
【請求項２】
互いに並行に配置された半導体からなるＮ本（Ｎは２以上の整数）のフィンと、
前記フィンに跨るようにして前記Ｎ本のフィンの両側面に形成された第１のゲート電極と、
前記フィンに跨るようにして前記Ｎ本のフィンの両側面に前記第１のゲート電極と並行に形成された第２のゲート電極とを備え、
前記第２のゲート電極は前記第１のゲート電極よりもゲート長が大きく、前記第２のゲート電極を持つトランジスタにて定電流源が構成されていることを特徴とする半導体装置。
【請求項３】
互いに並行に配置された半導体からなるＮ本（Ｎは２以上の整数）のフィンと、
前記フィンに跨るようにして前記Ｎ本のフィンの両側面に形成された第１のゲート電極と、
前記フィンに跨るようにして前記Ｎ本のフィンの両側面に前記第１のゲート電極と並行に形成され、前記第１のゲート電極よりもゲート長が大きな第２のゲート電極とを備え、
前記第１のゲート電極を持つ第１の電界効果トランジスタのソース／ドレイン層のコンタクトが形成されるフィンの本数は、前記第２のゲート電極を持つ第２の電界効果トランジスタのソース／ドレイン層のコンタクトが形成されるフィンの本数よりも多いことを特徴とする半導体装置。
【請求項４】
前記第２の電界効果トランジスタのドレインコンダクタンスをＧ、前記第１の電界効果トランジスタの相互コンダクタンスをｇｍ、ドレイン抵抗をｒｄｓ、ドレイン側の寄生抵抗をＲとすると、
Ｇ×Ｒ＜ｇｍ×ｒｄｓ
という関係を満たすことを特徴とする請求項３に記載の半導体装置。
【請求項５】
互いに並行に配置された半導体からなるＮ本（Ｎは２以上の整数）のフィンと、
前記フィンの外側に並行に配置された少なくとも１本分のダミーフィンと、
前記フィンに跨るようにして前記Ｎ本のフィンの両側面に形成されたゲート電極と、
前記ゲート電極を間にして前記Ｎ本のフィンにそれぞれ形成されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路では、スケーリング則に従ってゲート長を縮小したり、ゲート絶縁膜を薄膜化したりすることで、電界効果トランジスタの高性能化や高集積化が図られている。ただし、電界効果トランジスタのゲート長が３０ｎｍ以下になると、ショートチャネル効果の影響が大きくなり、カットオフ特性が劣化する。このため、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上やバルク基板上にフィンを形成し、このフィンに跨るようにゲート電極を作製することで、フィンの両側面にチャネルが形成されるようにしたダブルゲート型トランジスタが提案されている。
このようなダブルゲート型トランジスタは、しきい値電圧のばらつきが小さい上に、出力抵抗を大きくとることができ、デジタル素子と混載した時のコストダウンを図れるという点から、ベースバンド用（低周波用）アナログ回路素子への応用が検討されている。
【０００３】
また、例えば、特許文献１には、フィン部分間を相互接続する半導体層をゲート電極の両側に位置するフィン部分の上面及び側面に結晶成長し、このゲート電極の両側のフィン部分及び半導体層に不純物を導入してソース／ドレイン層を形成することで、フィンＦＥＴにおけるフィン部分の寄生抵抗を低減するとともに、フィンＦＥＴのソース・チャネル間及びドレイン・チャネル間の抵抗のばらつきを低減する方法が開示されている。
【０００４】
しかしながら、ダブルゲート型トランジスタでは、フィンの幅が非常に細く、寄生抵抗が大きい上に、フィンの幅のばらつきも存在する。このため、チャネルがバルク基板に形成されるバルクトランジスタと同様の設計手法を用いることで、ダブルゲート型トランジスタにてベースバンド用アナログ回路素子を形成した場合、十分なゲインが得られなかったり、アナログ回路の特性がばらついたりするという問題があった。
【０００５】
【特許文献１】特開２００６−２６９９７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、寄生抵抗が大きい場合においても、フィン構造を有する電界効果トランジスタのゲインを向上させることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、互いに並行に配置された半導体からなるＮ本（Ｎは２以上の整数）のフィンと、前記フィンに跨るようにして前記Ｎ本のフィンの両側面に形成されたゲート電極と、前記ゲート電極を間にして前記Ｎ本のフィンにそれぞれ形成されたソース／ドレイン層と、Ｍ（Ｍは２以上Ｎ以下の整数）本のフィンにそれぞれ形成された第１のコンタクトを介して前記ソース／ドレイン層の一方に接続された第１の配線と、Ｋ（ＫはＭより小さな整数）本のフィンにそれぞれ形成された第２のコンタクトを介して前記ソース／ドレイン層の他方に接続された第２の配線とを備えることを特徴とする半導体装置を提供する。
【０００８】
また、本発明の一態様によれば、互いに並行に配置された半導体からなるＮ本（Ｎは２以上の整数）のフィンと、前記フィンに跨るようにして前記Ｎ本のフィンの両側面に形成された第１のゲート電極と、前記フィンに跨るようにして前記Ｎ本のフィンの両側面に前記第１のゲート電極と並行に形成された第２のゲート電極とを備え、前記第２のゲート電極は前記第１のゲート電極よりもゲート長が大きく、前記第２のゲート電極を持つトランジスタにて定電流源が構成されていることを特徴とする半導体装置を提供する。
【０００９】
また、本発明の一態様によれば、互いに並行に配置された半導体からなるＮ本（Ｎは２以上の整数）のフィンと、前記フィンに跨るようにして前記Ｎ本のフィンの両側面に形成された第１のゲート電極と、前記フィンに跨るようにして前記Ｎ本のフィンの両側面に前記第１のゲート電極と並行に形成され、前記第１のゲート電極よりもゲート長が大きな第２のゲート電極とを備え、前記第１のゲート電極を持つ第１の電界効果トランジスタのソース／ドレイン層のコンタクトが形成されるフィンの本数は、前記第２のゲート電極を持つ第２の電界効果トランジスタのソース／ドレイン層のコンタクトが形成されるフィンの本数よりも多いことを特徴とする半導体装置を提供する。
【００１０】
また、本発明の一態様によれば、互いに並行に配置された半導体からなるＮ本（Ｎは２以上の整数）のフィンと、前記フィンの外側に並行に配置された少なくとも１本分のダミーフィンと、前記フィンに跨るようにして前記Ｎ本のフィンの両側面に形成されたゲート電極と、前記ゲート電極を間にして前記Ｎ本のフィンにそれぞれ形成されたソース／ドレイン層とを備えることを特徴とする半導体装置を提供する。
【発明の効果】
【００１１】
本発明によれば、寄生抵抗が大きい場合においても、フィン構造を有する電界効果トランジスタのゲインを向上させることが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
【００１３】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置のレイアウト構成を示す平面図である。
図１において、複数のフィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９が互いに並行に配置されている。なお、フィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９の幅は互いに等しく、フィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９の間隔も互いに等しいことが好ましい。また、フィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９の本数の合計は、偶数であることが好ましい。また、フィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９の材質としては半導体を用いることができ、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＧａＩｎＡｓＰなどの中から選択することができる。
【００１４】
そして、フィンｆ１３〜ｆ１８には、これらのフィンｆ１３〜ｆ１８に跨るようにしてゲート電極Ｇ１１がフィンｆ１３〜ｆ１８の両側面に形成されている。また、フィンｆ２３〜ｆ２８には、これらのフィンｆ２３〜ｆ２８に跨るようにしてゲート電極Ｇ１２がフィンｆ２３〜ｆ２８の両側面に形成されている。
【００１５】
また、ゲート電極Ｇ１１、Ｇ１２には、所定の間隔を隔ててゲート電極Ｇ１３、Ｇ１４がそれぞれ並行に配置されている。そして、フィンｆ１３〜ｆ１８には、これらのフィンｆ１３〜ｆ１８に跨るようにしてゲート電極Ｇ１３がフィンｆ１３〜ｆ１８の両側面に形成されている。また、フィンｆ２３〜ｆ２８には、これらのフィンｆ２３〜ｆ２８に跨るようにしてゲート電極Ｇ１４がフィンｆ２３〜ｆ２８の両側面に形成されている。
さらに、ゲート電極Ｇ１３、Ｇ１４には、所定の間隔を隔ててゲート電極Ｇ１５が並行に配置されている。そして、フィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８には、これらのフィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８に跨るようにしてゲート電極Ｇ１５がフィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８の両側面に形成されている。
【００１６】
なお、ゲート電極Ｇ１１、Ｇ１２、Ｇ１５は、ゲート電極Ｇ１３、Ｇ１４よりもゲート長を長くすることができ、ゲート電極Ｇ１１、Ｇ１２、Ｇ１５を持つトランジスタの飽和領域におけるドレイン抵抗が実質的に無限大に等しくなるように設定することが好ましい。また、ゲート電極Ｇ１３、Ｇ１４のゲート長は、相互コンダクタンスを増大させ、ゲインを上昇させるために、できる限り短くすることが好ましく、例えば、３０ｎｍ以下に設定することができる。
【００１７】
また、ゲート電極Ｇ１１〜Ｇ１５の両側のフィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８には、ソース／ドレイン層がそれぞれ形成されている。ここで、ゲート電極Ｇ１１、Ｇ１３の間のフィンｆ１３〜ｆ１８に形成されたソース／ドレイン層はゲート電極Ｇ１１、Ｇ１３にて共有されている。また、ゲート電極Ｇ１２、Ｇ１４の間のフィンｆ２３〜ｆ２８に形成されたソース／ドレイン層はゲート電極Ｇ１２、Ｇ１４にて共有されている。さらに、ゲート電極Ｇ１３とゲート電極Ｇ１５の間のフィンｆ１３〜ｆ１８に形成されたソース／ドレイン層はゲート電極Ｇ１３、Ｇ１５にて共有されている。さらに、ゲート電極Ｇ１４とゲート電極Ｇ１５の間のフィンｆ２３〜ｆ２８に形成されたソース／ドレイン層はゲート電極Ｇ１４、Ｇ１５にて共有されている。
【００１８】
そして、ゲート電極Ｇ１１の側方のドレイン側のフィンｆ１３、１５は、コンタクトＣ１１をそれぞれ介して配線Ｈ１１に接続されるとともに、ゲート電極Ｇ１２の側方のドレイン側のフィンｆ２３、２５は、コンタクトＣ１２をそれぞれ介して配線Ｈ１１に接続されている。また、ゲート電極Ｇ１１の側方のソース側のフィンｆ１３〜ｆ１８は、コンタクトＣ１３をそれぞれ介して配線Ｈ１２に接続されている。また、ゲート電極Ｇ１２の側方のソース側のフィンｆ２３〜ｆ２８は、コンタクトＣ１４をそれぞれ介して配線Ｈ１３に接続されている。
【００１９】
また、ゲート電極Ｇ１５の側方のドレイン側のフィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８は、コンタクトＣ１５、Ｃ１６をそれぞれ介して配線Ｈ１４に接続されている。また、ゲート電極Ｇ１５の側方のソース側のフィンｆ１４〜ｆ１６、ｆ２４〜ｆ２６は、コンタクトＣ１７、Ｃ１８をそれぞれ介して配線Ｈ１５に接続されている。なお、配線Ｈ１１〜Ｈ１５の材料としては、ＡｌやＣｕなどの金属を用いることができる。
【００２０】
ここで、コンタクトＣ１１〜Ｃ１５の配置は、それぞれ左右対称であることが好ましい。また、ゲート電極Ｇ１１、Ｇ１２の配置は、互いに左右対称であることが好ましく、ゲート電極Ｇ１３、Ｇ１４の配置は、互いに左右対称であることが好ましく、配線Ｈ１２、Ｈ１３の配置は、互いに左右対称であることが好ましい。また、コンタクトＣ１１〜Ｃ１５は、フィンｆ１３〜ｆ１８、ｆ２３〜ｆ２８上に形成された埋め込み配線を用いることができる。
【００２１】
また、フィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９のうち、両端に配置されたフィンｆ１１〜ｆ１２、ｆ２１、ｆ２２は、ダミーフィンとして用いることができ、電界効果トランジスタとして使用されないようにすることができる。
【００２２】
図２は、図１のＢ部分の概略構成を示す斜視図である。
図２において、半導体基板１１上には絶縁層１２が形成され、絶縁層１２上にはフィンｆ２６〜ｆ２８が並行に配置されている。そして、フィンｆ２６〜ｆ２８には、これらのフィンｆ２６〜ｆ２８に跨るようにして、ゲート電極Ｇ１４がゲート絶縁膜１３ａ〜１３ｃをそれぞれ介してフィンｆ２６〜ｆ２８の両側面に形成されている。また、フィンｆ２６〜ｆ２８の上面とゲート電極Ｇ１４との間には、上部絶縁膜１４ａ〜１４ｃが形成されている。
【００２３】
ここで、フィンｆ２６〜ｆ２８には、不純物をドープしないようにすることで、フィンｆ２６〜ｆ２８に形成されるチャネルを完全空乏化し、イントリンシックチャネルデバイスとして動作させることができる。ここで、フィンｆ２６〜ｆ２８に形成される電界効果トランジスタのしきい値を調整するために、ゲート電極Ｇ１４の材料として、チタンナイトライド、タンタルカーボン、ランタン系材料、アルミ系材料、マグネシウム系材料などの金属化合物を単体としてまたは組み合わせて用いることができる。
【００２４】
図３は、図１の半導体装置の等価回路を示す図である。これはＣＭＦＢ（コモンモードフィードバック）回路などに用いられるものである。
図３において、電界効果トランジスタ２５のドレインには、抵抗２３を介して定電流源２１が接続され、電界効果トランジスタ２６のドレインには、抵抗２４を介して定電流源２２が接続されている。また、電界効果トランジスタ２５、２６のソースには、定電流源２７が共通に接続されている。
【００２５】
ここで、定電流源２１は、図１のゲート電極Ｇ１１およびフィンｆ１３〜ｆ１８にて構成することができる。また、定電流源２２は、図１のゲート電極Ｇ１２およびフィンｆ２３〜ｆ２８にて構成することができる。また、電界効果トランジスタ２５は、図１のゲート電極Ｇ１３およびフィンｆ１３〜ｆ１８にて構成することができる。また、電界効果トランジスタ２６は、図１のゲート電極Ｇ１４およびフィンｆ２３〜ｆ２８にて構成することができる。また、定電流源２７は、図１のゲート電極Ｇ１５およびフィンｆ１３〜ｆ１９、ｆ２３〜ｆ２９にて構成することができる。また、抵抗２３は、ゲート電極Ｇ１１、Ｇ１３間のフィンｆ１３〜ｆ１８の寄生抵抗に対応させることができる。また、抵抗２４は、ゲート電極Ｇ１２、Ｇ１４間のフィンｆ２３〜ｆ２８の寄生抵抗に対応させることができる。
【００２６】
そして、図１の配線Ｈ１１は電源電位Ｖｄｄに接続され、配線Ｈ１５は電源電位Ｖｓｓに接続される。そして、ゲート電極Ｇ１３、Ｇ１４に入力電圧Ｖｉｎ１、Ｖｉｎ２をそれぞれ印加することで、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が配線Ｈ１２、Ｈ１３からそれぞれ出力され、差動増幅器として動作させることができる。
【００２７】
ここで、図３の電界効果トランジスタ２５、２６としてダブルゲート型トランジスタを用いることで、ゲート長を短くした場合においても、ショートチャネル効果を抑制することが可能となり、カットオフ特性の劣化を抑制しつつ、ゲインを上昇させることが可能となる。また、ダブルゲート型トランジスタはイントリンシックチャネルデバイスなので、しきい値電圧のばらつきを低減することができ、電界効果トランジスタ２５、２６を差動動作させた場合のマッチング特性を向上させることができる。
【００２８】
また、フィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９の幅は細いため、１本当たりのフィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９の寄生抵抗は大きいが、フィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９の本数を増やすことで、ゲート電極Ｇ１１、Ｇ１３間の寄生抵抗およびゲート電極Ｇ１２、Ｇ１４間の寄生抵抗を低減させることができ、ゲインの低下を抑制することができる。なお、ゲート電極Ｇ１１、Ｇ１３間の寄生抵抗を低減させるために、ゲート電極Ｇ１１、Ｇ１３間の間隔はできる限り狭い方が好ましく、ゲート電極Ｇ１１、Ｇ１３と配線Ｈ１２は重なるようにしてもよい。また、ゲート電極Ｇ１２、Ｇ１４間の寄生抵抗を低減させるために、ゲート電極Ｇ１２、Ｇ１４間の間隔はできる限り狭い方が好ましく、ゲート電極Ｇ１２、Ｇ１４と配線Ｈ１３は重なるようにしてもよい。
【００２９】
また、ゲート電極Ｇ１３、Ｇ１４のゲート長よりも、ゲート電極Ｇ１１、Ｇ１２、Ｇ１５のゲート長を長くすることにより、ダブルゲート型トランジスタを図３の定電流源２１〜２３として用いることが可能となり、電界効果トランジスタ２５、２６に定電流を供給する定電流源２１〜２３を同一のフィンに形成することができる。
【００３０】
また、フィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９を等間隔に配置することで、直線とスペースの単純な繰り返しからなるパターンにてトランジスタを形成することができる。このため、フィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９の寸法管理を容易化することが可能となり、フィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９の寸法制御性を向上させることが可能となることから、差動型アナログ回路のマッチング特性を向上させることができる。
【００３１】
また、フィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９の本数を偶数にすることで、対称性を高めることが可能となるとともに、側壁転写プロセスにてフィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９を形成することができ、フィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９の配列ピッチを小さくすることができる。
【００３２】
また、フィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９のうち、両端に配置されたフィンｆ１１、ｆ１２、ｆ２１、ｆ２２をダミーフィンとして用いることで、規則性が保たれている領域のみに電界効果トランジスタを作製することができ、しきい値などのＤＣ特性のばらつきを低減させることが可能となるとともに、ショートチャネル効果の劣化を抑制することができる。
例えば、両端に配置されたフィンｆ１１、ｆ１２、ｆ２１、ｆ２２の部分では、フィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９が規則正しく配列された領域から素子分離領域に変化し、パターン配列の規則性が破られる。そして、規則性のあるパターンから孤立パターンに近いような状態に急に変化する部分では、エッチングの状態が変化し、フィンｆ１１、ｆ１２、ｆ２１、ｆ２２の根元が太くなるようなテーパー形状になる。また、リソグラフィー時においても、両端に配置されたフィンの寸法は、内側に配置されたフィンの寸法とずれるようになる。
従って、パターン配列の規則性が破られるような領域に電界効果トランジスタが作製されないようにすることで、電界効果トランジスタの特性を向上させることができる。
【００３３】
また、配線Ｈ１２〜Ｈ１４に接続されるコンタクトＣ１３〜Ｃ１６の個数を配線Ｈ１１、Ｈ１５に接続されるコンタクトＣ１１、Ｃ１２、Ｃ１７、Ｃ１８の個数よりも多くすることで、図３の電界効果トランジスタ２５、２６に流れる電流の有効チャネル幅（＝フィンの本数×フィンの高さ×２）を広くしつつ、図３の定電流源２１〜２３に流れる電流の有効チャネル幅を狭くすることができる。このため、定電流源２１〜２３の（ドレイン）コンダクタンスを低減させつつ、電界効果トランジスタ２５、２６に流れる電流を増大さ
せることができ、電界効果トランジスタ２５、２６の高速化を図ることができる。
【００３４】
また、コンタクトＣ１１〜Ｃ１５の配置をそれぞれ左右対称にすることで、例えば、コンタクトＣ１１を介してフィンｆ１４、ｆ１６に流入した電流が図３の電界効果トランジスタ２５のドレイン全体に広がる電流経路を短くすることができ、配線１１に接続されるコンタクトＣ１１の個数を制限した場合においても、遅延時間の増大を抑制することができる。
【００３５】
なお、上述した実施形態では、フィンｆ１１〜ｆ１９、ｆ２１〜ｆ２９のうち、両端に配置されたフィンｆ１１、ｆ１２、ｆ２１、ｆ２２をダミーフィンとして用いる方法について説明したが、ダミーフィンは、両端に配置されたフィンｆ１１、ｆ１２、ｆ２１、ｆ２２を２本ずつ用いる方法の他、両端に配置されたフィンを１本ずつ用いるようにしてもよいし、両端に配置されたフィンを３本以上ずつ用いるようにしてもよい。
【００３６】
また、上述した実施形態では、配線Ｈ１１に接続されるコンタクトＣ１１、Ｃ１２をフィンｆ１４、ｆ１６、ｆ２４、ｆ２６のみにそれぞれ形成する方法について説明したが、配線Ｈ１１に接続されるコンタクトＣ１１、Ｃ１２の個数は、必ずしも２個ずつに限定されることなく、配線Ｈ１２、Ｈ１３にそれぞれ接続されるコンタクトＣ１３、Ｃ１４の個数よりもそれぞれ多ければいくつでもよい。例えば、配線Ｈ１１に接続されるコンタクトＣ１１、Ｃ１２をフィンｆ１５、ｆ２５のみにそれぞれ形成するようにしてもよいし、フィンｆ１３、ｆ１５、ｆ１７、ｆ２３、ｆ２５、ｆ２７のみにそれぞれ形成するようにしてもよい。
【００３７】
また、上述した実施形態では、配線Ｈ１５に接続されるコンタクトＣ１７、Ｃ１８をフィンｆ１４、ｆ１６、ｆ２４、ｆ２６のみにそれぞれ形成する方法について説明したが、配線Ｈ１５に接続されるコンタクトＣ１７、Ｃ１８の個数は、必ずしも２個ずつに限定されることなく、配線Ｈ１４に接続されるコンタクトＣ１５、Ｃ１６の個数よりもそれぞれ多ければいくつでもよい。例えば、配線Ｈ１５に接続されるコンタクトＣ１７、Ｃ１８をフィンｆ１５、ｆ２５のみにそれぞれ形成するようにしてもよいし、フィンｆ１３、ｆ１５、ｆ１７、ｆ２３、ｆ２５、ｆ２７のみにそれぞれ形成するようにしてもよい。
【００３８】
以下、図３の回路のゲインＡと抵抗２３、２４の抵抗値Ｒ１との関係について数式を用いて説明する。
この回路の入力電圧をＶｉｎ１、Ｖｉｎ２、出力電圧をＶｏｕｔ１、Ｖｏｕｔ２とすると、図３の回路の基本方程式は、以下の（１）式〜（７）式で与えることができる。
【数１】
2010040630.tif 000003
【数２】
2010040630.tif 000004
【数３】
2010040630.tif 000005
【数４】
2010040630.tif 000006
【数５】
2010040630.tif 000007
【数６】
2010040630.tif 000008
【数７】
2010040630.tif 000009
ただし、定電流源２１〜２３の（ドレイン）コンダクタンスをそれぞれＧ１、Ｇ２、Ｇ３、定電流源２１〜２３に流れる電流をそれぞれＩ１、Ｉ２、Ｉ１＋Ｉ２とした。また、Ｖｄｄは電源電位、ｇｍは、電界効果トランジスタ２５、２６の相互コンダクタンス、Ｖａは、電界効果トランジスタ２５、２６のソース電位、Ｖｂ１、Ｖｂ２は、それぞれ電界効果トランジスタ２５、２６のドレイン電位、ｒｄｓは、電界効果トランジスタ２５、２６のＩｄ−Ｖｄ特性における傾きである。なお、Ｉｄは、電界効果トランジスタ２５、２６のドレイン電流、Ｖｄは、電界効果トランジスタ２５、２６のドレイン電圧である。
【００３９】
この（１）式〜（７）式の基本方程式からＩ１、Ｉ２を解き、入力電圧をＶｉｎ１、Ｖｉｎ２と出力電圧をＶｏｕｔ１、Ｖｏｕｔ２との関係を最終的に求める。
まず、（１）式、（４）式および（５）式から、以下の（８）式および（９）式が得られる。
【数８】
2010040630.tif 000010
【数９】
2010040630.tif 000011
【００４０】
次に、（２）式および（３）式を用いて（８）式および（９）式からＶｂ１、Ｖｂ２を消去すると、以下の（１０）式および（１１）式が得られる。
【数１０】
2010040630.tif 000012
【数１１】
2010040630.tif 000013
【００４１】
次に、（１０）式および（１１）式をＩ１、Ｉ２で整理すると、以下の（１２）式および（１３）式が得られる。
【００４２】
【数１２】
2010040630.tif 000014
【数１３】
2010040630.tif 000015
【００４３】
次に、（１２）式および（１３）式を行列とベクトル形式で書くと、以下の（１４）式が得られる。
【数１４】
2010040630.tif 000016
【００４４】
次に、（１４）式からＩ１、Ｉ２を解くと、以下の（１５）式が得られる。
【数１５】
2010040630.tif 000017
ただし、αは、以下の（１６）式にて定義した。
【数１６】
2010040630.tif 000018
【００４５】
また、（６）式および（７）式をＩ１、Ｉ２について解き、行列とベクトル形式に直すと、以下の（１７）式が得られる。
【数１７】
2010040630.tif 000019
【００４６】
そして、（１５）式と（１７）式とからＩ１、Ｉ２を消去すると、以下の（１８）式が得られる。
【数１８】
2010040630.tif 000020
ただし、βは、以下の（１９）式にて定義した。
【数１９】
2010040630.tif 000021
また、Ｍは、以下の（２０）式にて定義した。
【数２０】
2010040630.tif 000022
【００４７】
そして、（１８）式からＶｏｕｔ１、Ｖｏｕｔ２を解くと、以下の（２１）式および（２２）式が得られる。
【数２１】
2010040630.tif 000023
【数２２】
2010040630.tif 000024
ただし、ａ、ｂは、以下の（２３）式にて定義した。
【数２３】
2010040630.tif 000025
【００４８】
次に、（２１）式および（２２）式から差動電圧Ｖｏｕｔ２−Ｖｏｕｔ１を求めると、以下の（２４）式が得られる。
【数２４】
2010040630.tif 000026
【００４９】
そして、この回路のゲインＡをＡ＝｜（Ｖｏｕｔ２−Ｖｏｕｔ１）／（Ｖｉｎ２−Ｖｉｎ１）｜とすると、ゲインＡは、（２４）式から（２５）式のように表すことができる。
【数２５】
2010040630.tif 000027
【００５０】
この（２５）式から、定電流源２１〜２３の（ドレイン）コンダクタンスと抵抗２３、２４が無視できない場合、ゲインＡを大きくするには、ｇｍ×ｒｄｓを大きくするか、Ｇ１を小さくするか、Ｒ１を小さくすればよいことが判る。
また、Ｇ１×Ｒ１＜ｇｍ×ｒｄｓという条件を満たせば、抵抗２３、２４が無視できない場合においても、ゲインＡを大きくすることができる。
【００５１】
（第２実施形態）
図４は、本発明の第２実施形態に係る半導体装置のレイアウト構成を示す平面図である。
図４において、複数のフィンｆ３１〜ｆ３８、ｆ４１〜ｆ４８が互いに並行に配置されている。なお、フィンｆ３１〜ｆ３８、ｆ４１〜ｆ４８の幅は互いに等しく、フィンｆ３１〜ｆ３８、ｆ４１〜ｆ４８の間隔も互いに等しいことが好ましい。また、フィンｆ３１〜ｆ３８、ｆ４１〜ｆ４８の本数の合計は、偶数であることが好ましい。また、フィンｆ３１〜ｆ３８、ｆ４１〜ｆ４８の材質としては半導体を用いることができ、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅ、ＧａＩｎＡｓＰなどの中から選択することができる。
【００５２】
そして、フィンｆ３３〜ｆ３８、ｆ４３〜ｆ４８には、これらのフィンｆ３３〜ｆ３８、ｆ４３〜ｆ４８に跨るようにしてゲート電極Ｇ２１がフィンｆ３３〜ｆ３８、ｆ４３〜ｆ４８の両側面に形成されている。
【００５３】
また、ゲート電極Ｇ２１には、所定の間隔を隔ててゲート電極Ｇ２２、Ｇ２３が並行に配置されている。そして、フィンｆ３３〜ｆ３７には、これらのフィンｆ３３〜ｆ３７に跨るようにしてゲート電極Ｇ２２がフィンｆ３３〜ｆ３７の両側面に形成されている。また、フィンｆ４３〜ｆ４７には、これらのフィンｆ４３〜ｆ４７に跨るようにしてゲート電極Ｇ２３がフィンｆ４３〜ｆ４７の両側面に形成されている。
さらに、ゲート電極Ｇ２２、Ｇ２３には、所定の間隔を隔ててゲート電極Ｇ２４が並行に配置されている。そして、フィンｆ３３〜ｆ３７、ｆ４３〜ｆ４７には、これらのフィンｆ３３〜ｆ３７、ｆ４３〜ｆ４７に跨るようにしてゲート電極Ｇ２４がフィンｆ３３〜ｆ３７、ｆ４３〜ｆ４７の両側面に形成されている。
【００５４】
なお、ゲート電極Ｇ２１は、ゲート電極Ｇ２２〜Ｇ２４よりもゲート長を長くすることができ、ゲート電極Ｇ２１を持つトランジスタの飽和領域におけるドレイン抵抗が実質的に無限大に等しくなるように設定することが好ましい。また、ゲート電極Ｇ２２〜Ｇ２４のゲート長は、相互コンダクタンスを増大させ、ゲインを上昇させるために、できる限り短くすることが好ましく、例えば、３０ｎｍ以下に設定することができる。
【００５５】
また、ゲート電極Ｇ２１〜Ｇ２４の両側のフィンｆ３４〜ｆ３７、ｆ４４〜ｆ４７には、ソース／ドレイン層がそれぞれ形成されている。ここで、ゲート電極Ｇ２１、Ｇ２２の間のフィンｆ３４〜ｆ３７に形成されたソース／ドレイン層はゲート電極Ｇ２１、Ｇ２２にて共有されている。また、ゲート電極Ｇ２１、Ｇ２３の間のフィンｆ４４〜ｆ４７に形成されたソース／ドレイン層はゲート電極Ｇ２１、Ｇ２３にて共有されている。さらに、ゲート電極Ｇ２２とゲート電極Ｇ２４の間のフィンｆ３４〜ｆ３７に形成されたソース／ドレイン層はゲート電極Ｇ２２、Ｇ２４にて共有されている。さらに、ゲート電極Ｇ２３とゲート電極Ｇ２４の間のフィンｆ４４〜ｆ４７に形成されたソース／ドレイン層はゲート電極Ｇ２３、Ｇ２４にて共有されている。
【００５６】
そして、ゲート電極Ｇ２１の側方のドレイン側のフィンｆ３４〜ｆ３７、ｆ４４〜ｆ４７は、コンタクトＣ２１、Ｃ２２をそれぞれ介して配線Ｈ２１に接続されている。また、ゲート電極Ｇ２１の側方のソース側のフィンｆ３４〜ｆ３７は、コンタクトＣ２３を介して配線Ｈ２３に接続されるとともに、ゲート電極Ｇ２１の側方のソース側のフィンｆ４４〜ｆ４７は、コンタクトＣ２４を介して配線Ｈ２４に接続されている。また、ゲート電極Ｇ２４の側方のソース側のフィンｆ３４〜ｆ３７、ｆ４４〜ｆ４７は、コンタクトＣ２５、Ｃ２６をそれぞれ介して配線Ｈ２７に接続されている。
【００５７】
また、ゲート電極Ｇ２１は、コンタクトＣ２７、Ｃ２８をそれぞれ介して配線Ｈ２２に接続されている。また、ゲート電極Ｇ２２は、コンタクトＣ２９を介して配線Ｈ２５に接続されるとともに、ゲート電極Ｇ２３は、コンタクトＣ３０を介して配線Ｈ２５に接続されている。また、ゲート電極Ｇ２４は、コンタクトＣ３１を介して配線Ｈ２６に接続されている。なお、配線Ｈ２１〜Ｈ２７の材料としては、ＡｌやＣｕなどの金属を用いることができる。
【００５８】
ここで、コンタクトＣ２２〜Ｃ２６の配置は、それぞれ左右対称であることが好ましい。また、ゲート電極Ｇ２２、Ｇ２３の配置は、互いに左右対称であることが好ましく、配線Ｈ２３、Ｈ２４の配置は、互いに左右対称であることが好ましい。また、コンタクトＣ２１〜Ｃ２６は、フィンｆ３４〜ｆ３７、ｆ４４〜ｆ４７上に形成された埋め込み配線を用いることができる。
【００５９】
また、フィンｆ３１〜ｆ３８、ｆ４１〜ｆ４８のうち、両端に配置されたフィンｆ３１〜ｆ３２、ｆ４１、ｆ４２は、ダミーフィンとして用いることができ、電界効果トランジスタとして使用されないようにすることができる。
【００６０】
図５は、図４の半導体装置の等価回路を示す図である。これはｍｉｘｅｒ(ミキサー）回路などに用いられるものである。
図５において、電界効果トランジスタ３５、３６のドレインには、抵抗３３、３４がそれぞれ接続され、電界効果トランジスタ３５、３６のソースには、電界効果トランジスタ３７のドレインが共通に接続されている。なお、抵抗３３、３４は、定電流源にて構成することができる。
【００６１】
ここで、抵抗３３は、図４のゲート電極Ｇ２１およびフィンｆ３４〜ｆ３７にて構成することができる。また、抵抗３４は、図４のゲート電極Ｇ２１およびフィンｆ４４〜ｆ４７にて構成することができる。また、電界効果トランジスタ３５は、図４のゲート電極Ｇ２２およびフィンｆ３４〜ｆ３７にて構成することができる。また、電界効果トランジスタ３６は、図４のゲート電極Ｇ２３およびフィンｆ４４〜ｆ４７にて構成することができる。また、電界効果トランジスタ３７は、図４のゲート電極Ｇ２４およびフィンｆ３４〜ｆ３７、ｆ４４〜ｆ４７にて構成することができる。
【００６２】
そして、図４の配線Ｈ２１は電源電位Ｖｄｄに接続され、配線Ｈ２７は電源電位Ｖｓｓに接続される。そして、ゲート電極Ｇ２２、Ｇ２３に入力電圧Ｖｉｎ１、Ｖｉｎ２をそれぞれ印加するとともに、ゲート電極Ｇ２４に入力電圧ＩＮ２を印加することで、出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が配線Ｈ２３、Ｈ２４からそれぞれ出力される。この結果、入力電圧ＩＮ１＝Ｖｉｎ１−Ｖｉｎ２２と入力電圧ＩＮ２との積が出力電圧ＯＵＴ＝Ｖｏｕｔ１−Ｖｏｕｔ２として出力され、ミキサ(掛算器)として動作させることができる。
【００６３】
ここで、図５の電界効果トランジスタ３５〜３７としてダブルゲート型トランジスタを用いることで、ゲート長を短くした場合においても、ショートチャネル効果を抑制することが可能となり、カットオフ特性の劣化を抑制しつつ、ゲインを上昇させることが可能となるとともに、しきい値電圧のばらつきを低減することができ、電界効果トランジスタ３５、３６を差動動作させた場合のマッチング特性を向上させることができる。
【００６４】
また、ゲート電極Ｇ２２、Ｇ２３を複数のフィンｆ３４〜ｆ３７、ｆ４４〜ｆ４７にそれぞれ跨らせることで、ゲート電極Ｇ２１、Ｇ２２間の寄生抵抗およびゲート電極Ｇ２１、Ｇ２３間の寄生抵抗を低減させることができ、ゲインの低下を抑制することができる。なお、ゲート電極Ｇ２１、Ｇ２２間の寄生抵抗を低減させるために、ゲート電極Ｇ２１、Ｇ２３間の間隔はできる限り狭い方が好ましく、ゲート電極Ｇ２１、Ｇ２２と配線Ｈ２３は重なるようにしてもよい。また、ゲート電極Ｇ２１、Ｇ２３間の寄生抵抗を低減させるために、ゲート電極Ｇ２１、Ｇ２３間の間隔はできる限り狭い方が好ましく、ゲート電極Ｇ２１、Ｇ２３と配線Ｈ２４は重なるようにしてもよい。
【００６５】
また、ゲート電極Ｇ２２〜Ｇ２４のゲート長よりも、ゲート電極Ｇ２１のゲート長を長くすることにより、ダブルゲート型トランジスタを図４の抵抗３３、３４として用いることが可能となり、電界効果トランジスタ３５、３６にそれぞれ接続された抵抗３３、３４を同一のフィンに形成することができる。
【００６６】
また、フィンｆ３１〜ｆ３８、ｆ４１〜ｆ４８を等間隔に配置することで、フィンｆ３１〜ｆ３８、ｆ４１〜ｆ４８の寸法制御性を向上させることが可能となることから、差動型アナログ回路のマッチング特性を向上させることができる。
【００６７】
また、フィンｆ３１〜ｆ３８、ｆ４１〜ｆ４８の本数の合計を偶数にすることで、対称性を高めることが可能となるとともに、側壁転写プロセスにてフィンｆ３１〜ｆ３８、ｆ４１〜ｆ４８を形成することができ、フィンｆ３１〜ｆ３８、ｆ４１〜ｆ４８の配列ピッチを小さくすることができる。
【００６８】
また、フィンｆ３１〜ｆ３８、ｆ４１〜ｆ４８のうち、両端に配置されたフィンｆ１１、ｆ１２、ｆ２１、ｆ２２をダミーフィンとして用いることで、規則性が保たれている領域のみに電界効果トランジスタを作製することができ、しきい値などのＤＣ特性のばらつきを低減させることが可能となるとともに、ショートチャネル効果の劣化を抑制することができる。
【００６９】
また、配線Ｈ２３、Ｈ２４、Ｈ２７に接続されるコンタクトＣ２３〜Ｃ２６の個数を配線Ｈ２１に接続されるコンタクトＣ２１、Ｃ２２の個数よりも多くすることで、抵抗３３、３４のコンダクタンスを低減させつつ、電界効果トランジスタ３５、３６に流れる電流を増大させることができ、電界効果トランジスタ３５、３６の高速化を図ることができる。
【００７０】
また、コンタクトＣ２１〜Ｃ２６の配置をそれぞれ左右対称にすることで、例えば、コンタクトＣ２１を介してフィンｆ３４、ｆ３６に流入した電流が図５の電界効果トランジスタ３５のドレイン全体に広がる電流経路を短くすることができ、配線２１に接続されるコンタクトＣ２１の個数を制限した場合においても、遅延時間の増大を抑制することができる。
【００７１】
なお、上述した実施形態では、フィンｆ３１〜ｆ３８、ｆ４１〜ｆ４８のうち、両端に配置されたフィンｆ３１、ｆ３２、ｆ４１、ｆ４２をダミーフィンとして用いる方法について説明したが、ダミーフィンは、両端に配置されたフィンｆ３１、ｆ３２、ｆ４１、ｆ４２を２本ずつ用いる方法の他、両端に配置されたフィンを１本ずつ用いるようにしてもよいし、両端に配置されたフィンを３本以上ずつ用いるようにしてもよい。
【００７２】
また、上述した実施形態では、配線Ｈ２１に接続されるコンタクトＣ２１、Ｃ２２をフィンｆ３４、ｆ３６、ｆ４４、ｆ４６のみにそれぞれ形成する方法について説明したが、配線Ｈ２１に接続されるコンタクトＣ２１、Ｃ２２の個数は、必ずしも２個ずつに限定されることなく、配線Ｈ２３、Ｈ２４にそれぞれ接続されるコンタクトＣ２３、Ｃ２４の個数よりもそれぞれ多ければいくつでもよい。
【００７３】
（第３実施形態）
図６−１〜図９−１は、本発明の第３実施形態に係るフィン構造の製造方法を示す平面図、図６−２〜図９−２は、図６−１〜図９−１のＡ１−Ａ１´線〜Ａ４−Ａ４´線でそれぞれ切断した断面図である。
図６−１および図６−２において、半導体基板５１上には、絶縁層５２を介して半導体層５３が形成されている。なお、絶縁層５２を介して半導体層５３が形成された半導体基板５１としては、例えば、ＳＯＩ基板を用いることができる。
そして、第１の材料からなるダミーパターンＲ１を半導体層５３上に形成する。なお、ダミーパターンＲ１は、所定の間隔で互いに並行に配置された直線パターンを用いることができる。ここで、ダミーパターンＲ１の間隔は、絶縁層５２上に形成されるフィン５４の幅をＦ、フィン５４の間隔をＨとすると、２×Ｆ＋Ｈとすることができる。
【００７４】
次に、図７−１および図７−２に示すように、ダミーパターンＲ１間の隙間が埋め込まれるようにして半導体層５３上に第２の材料からなる絶縁膜を形成する。そして、ＲＩＥなどの異方性エッチングを用いて絶縁膜をエッチングすることで、ダミーパターンＲ１の側壁に側壁パターンＲ２、Ｒ３を形成する。なお、側壁パターンＲ２、Ｒ３の膜厚は、半導体層５３上に形成された絶縁膜の膜厚とエッチング時間により制御することができる。
【００７５】
次に、図８−１および図８−２に示すように、第１の材料と第２の材料との選択比の違いを利用してダミーパターンＲ１のエッチングを行うことで、側壁パターンＲ２、Ｒ３を半導体層５３上に残したまま、ダミーパターンＲ１を半導体層５３上から除去する。
【００７６】
次に、図９−１および図９−２に示すように、側壁パターンＲ２、Ｒ３をエッチングマスクとして、ＲＩＥなどの異方性エッチングを半導体層５３に行うことで、絶縁層５２上にフィン５４を形成する。
これにより、リソグラフィーの限界解像度の２倍のピッチでフィン５４を形成することが可能となり、フィン５４の密度を高めることができる。
【００７７】
そして、絶縁層５２上にフィン５４が形成されると、フィン５４に跨るようにしてフィン５４の両側面にゲート絶縁膜を介してゲート電極を形成し、コンタクトを介してフィン５４のソース／ドレイン層を配線に接続することで、図１または図４のダブルゲート型トランジスタを作製することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１実施形態に係る半導体装置のレイアウト構成を示す平面図。
【図２】図１のＢ部分の概略構成を示す斜視図。
【図３】図１の半導体装置の等価回路を示す図。
【図４】本発明の第２実施形態に係る半導体装置のレイアウト構成を示す平面図。
【図５】図４の半導体装置の等価回路を示す図。
【図６−１】本発明の第３実施形態に係るフィン構造の製造方法を示す平面図。
【図６−２】図６−１のＡ１−Ａ１´線で切断した断面図。
【図７−１】本発明の第３実施形態に係るフィン構造の製造方法を示す平面図。
【図７−２】図６−２のＡ２−Ａ２´線で切断した断面図。
【図８−１】本発明の第３実施形態に係るフィン構造の製造方法を示す平面図。
【図８−２】図６−３のＡ３−Ａ３´線で切断した断面図。
【図９−１】本発明の第３実施形態に係るフィン構造の製造方法を示す平面図。
【図９−２】図６−４のＡ４−Ａ４´線で切断した断面図。
【符号の説明】
【００７９】
ｆ１１〜ｆ１９、ｆ２１〜ｆ２９、ｆ３１〜ｆ３８、ｆ４１〜ｆ４８、５４  フィン、Ｇ１１〜Ｇ１５、Ｇ２１〜Ｇ２４  ゲート電極、Ｈ１１〜Ｈ１５、Ｈ２１〜Ｈ２７  配線、Ｃ１１〜Ｃ１８、Ｃ２１〜Ｃ３０  コンタクト  １１、５１  半導体基板、１２、５２  絶縁層、１３ａ〜１３ｃ  ゲート絶縁膜、１４ａ〜１４ｃ  上部絶縁膜、２１、２２、２７  定電流源、２３、２４、３３、３４  抵抗、２５、２６、３５〜３７  電界効果トランジスタ、５３  半導体層、Ｒ１  ダミーパターン、Ｒ２、Ｒ３  側壁パターン
【図１】
2010040630.tif 000028
【図２】
2010040630.tif 000029
【図３】
2010040630.tif 000030
【図４】
2010040630.tif 000031
【図５】
2010040630.tif 000032
【図６−１】
2010040630.tif 000033
【図６−２】
2010040630.tif 000034
【図７−１】
2010040630.tif 000035
【図７−２】
2010040630.tif 000036
【図８−１】
2010040630.tif 000037
【図８−２】
2010040630.tif 000038
【図９−１】
2010040630.tif 000039
【図９−２】
2010040630.tif 000040