(57)【要約】【課題】高精度のデルタシグマＡ／Ｄコンバータの提供。【解決手段】入力信号と出力側からの第１のフィードバック信号とに基づいて、第１の信号を生成する第１の積分回路と、前記第１の信号を第１の被変換信号に変換する第１の信号変換回路と、補償信号を生成し、当該補償信号を前記第１のフィードバック信号よりも早いタイミングで出力側からフィードバックされる第２のフィードバック信号に応じて出力するループ遅延補償回路と、前記第１の被変換信号と前記補償信号とを加算する加算回路と、前記加算回路からの出力信号に基づいて、デジタル信号を生成する比較器と、を備えたデルタシグマＡ／Ｄコンバータ。前記ループ遅延補償回路は、前記補償信号を生成する補償用信号変換回路を備え、前記補償用信号変換回路と前記第１の信号変換回路との変換係数の温度による変化率が実質的に等しいことを特徴とする。【選択図】図１
2010239372.tif 000002
【特許請求の範囲】
【請求項１】
入力信号と出力側からの第１のフィードバック信号とに基づいて、第１の信号を生成する第１の積分回路と、
前記第１の信号を第１の被変換信号に変換する第１の信号変換回路と、
補償信号を生成し、当該補償信号を前記第１のフィードバック信号よりも早いタイミングで出力側からフィードバックされる第２のフィードバック信号に応じて出力するループ遅延補償回路と、
前記第１の被変換信号と前記補償信号とを加算する加算回路と、
前記加算回路からの出力信号に基づいて、デジタル信号を生成する比較器と、を備えたデルタシグマＡ／Ｄコンバータであって、
前記ループ遅延補償回路は、前記補償信号を生成する補償用信号変換回路を備え、
前記補償用信号変換回路と前記第１の信号変換回路との変換係数の温度による変化率が実質的に等しいことを特徴とするデルタシグマＡ／Ｄコンバータ。
【請求項２】
前記補償用信号変換回路は、ゲート端子に参照信号が与えられ、前記補償信号を生成する第１のＭＯＳトランジスタを備え、
前記第１の信号変換回路は、ゲート端子に前記第１の信号が与えられる第２のＭＯＳトランジスタを備え、
前記補償用信号変換回路と前記第１の信号変換回路との変換係数の比が、前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとのゲート幅の比から定まることを特徴とする請求項１に記載のデルタシグマＡ／Ｄコンバータ。
【請求項３】
前記補償用信号変換回路の回路構成と、前記第１の信号変換回路の回路構成とが、同一であることを特徴とする請求項２に記載のデルタシグマＡ／Ｄコンバータ。
【請求項４】
前記第１の信号に基づいて、第２の信号を生成する第２の積分回路と、
前記第２の信号を第２の被変換信号に変換する第２の信号変換回路と、を更に備え、
前記加算回路において、前記第２の信号も加算され、かつ、
前記補償用信号変換回路と前記第２の信号変換回路との変換係数の温度による変化率が実質的に等しいことを特徴とする請求項１〜３のいずれか一項に記載のデルタシグマＡ／Ｄコンバータ。
【請求項５】
前記補償用信号変換回路が、一対の前記第１のＭＯＳトランジスタを備える差動型の電流・電圧変換回路であることを特徴とする請求項２〜４のいずれか一項に記載のデルタシグマＡ／Ｄコンバータ。
【請求項６】
前記補償用信号変換回路が、
前記一対の第１のＭＯＳトランジスタにより生成される電流の差を出力する第１のカレントミラーを更に備えることを特徴とする請求項５に記載のデルタシグマＡ／Ｄコンバータ。
【請求項７】
前記補償用信号変換回路が、
前記第１のカレントミラーから出力される電流に基づいて、第１のミラー電流を生成する第２のカレントミラーを更に備えることを特徴とする請求項６に記載のデルタシグマＡ／Ｄコンバータ。
【請求項８】
前記補償用信号変換回路が、
前記第１のミラー電流に基づいて、第２のミラー電流を生成する第３のカレントミラーを更に備えることを特徴とする請求項７に記載のデルタシグマＡ／Ｄコンバータ。
【請求項９】
前記第２のフィードバック信号を出力する第１のラッチ回路と、
前記第１のフィードバック信号を出力する第２のラッチ回路と、を更に備えることを特徴とする請求項１〜８のいずれか一項に記載のデルタシグマＡ／Ｄコンバータ。
【請求項１０】
連続時間型であることを特徴とする請求項１〜９のいずれか一項に記載のデルタシグマＡ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマＡ／Ｄコンバータに関し、特に連続時間デルタシグマＡ／Ｄコンバータに関する。
【背景技術】
【０００２】
高精度のアナログ／デジタル（Ａ／Ｄ）コンバータは、回路が複雑かつ構成部品数が多く、回路面積の大型化、消費電力の増大を招く。近年、オーバーサンプリング技術により、構成部品数が少なくても高精度化が可能なデルタシグマ（ΔΣ）Ａ／Ｄコンバータの開発が活発であり、様々な回路方式が検討されている。ΔΣＡ／Ｄコンバータでは、一般的に、出力デジタル変換信号を入力のアナログ信号にフィードバックし、周波数特性を変調して、所望の変換帯域、精度を確保する。ΔΣＡ／Ｄコンバータでは、変換信号帯域より数十倍の高速クロックが必要となる。そのため、回路も高速化が要求されるが、ＭＯＳトランジスタの高速化により実現可能となった。
【０００３】
特許文献１の図１には、ΔΣＡ／Ｄコンバータの構成例が開示されている。このΔΣＡ／Ｄコンバータでは、複数の積分回路から構成されるフィルタ回路の出力に、量子化器が接続されている。量子化器からの出力信号はエンコーダを介して出力されるとともに、Ｄ／Ａコンバータを介してフィルタ回路へフィードバックされる。
【０００４】
ここで、特許文献１に開示されたΔΣＡ／Ｄコンバータは離散時間型である。一方、離散時間型よりも低消費電力であって、高速高周波信号に適した連続時間型が注目されている。連続時間ΔΣＡ／Ｄコンバータでは、量子化器の出力信号をサンプリングしてからフィルタ回路へフィードバックされるまでのループ遅延（ＥＬＤ：Excess Loop Delay）は、ほとんど０であると仮定されている。しかしながら、サンプリングクロックが高速になると、ＥＬＤが無視できなくなる。
【０００５】
非特許文献１の図２には、このＥＬＤを補償した構成が開示されている。図６は、非特許文献１の図２に開示された連続時間ΔΣＡ／Ｄコンバータのブロック図である。この連続時間ΔΣＡ／Ｄコンバータは、加算回路１〜３、積分回路４〜６、電圧・電流変換回路Ｋ４〜Ｋ７、Ｋｚ、内部ＡＤＣ（Ａ／Ｄコンバータ）、２つのＤＡＣ（Ｄ／Ａコンバータ）−Ａ、Ｂ、２つのＤ−ＬＡＴＣＨ（Ｄラッチ）を備えている。
【０００６】
この連続時間ΔΣコンバータでは、電圧・電流変換回路Ｋ４〜Ｋ７によりアナログ入力信号ＩＮ及び積分回路４〜６の出力信号を電流信号に変換し、内部ＡＤＣの前段の加算回路３において電流を加算する。すなわち、この連続時間ΔΣコンバータは、フィードフォワード型である。
【０００７】
量子化器である内部ＡＤＣは、加算回路３の出力信号を５ｂｉｔのデジタル値に変換し、デジタル出力信号ＯＵＴを出力する。ＤＡＣ−Ａは、デジタル出力信号ＯＵＴに応じたアナログ電流を加算回路１にフィードバックする。また、ＤＡＣ−Ｂは、デジタル出力信号ＯＵＴに応じたアナログ電流を加算回路３へフィードバックし、内部ＡＤＣの遅延補償を行っている。
【０００８】
ここで、内部Ａ／ＤコンバータＡＤＣの出力信号ＯＵＴは、加算回路３から入力される信号の振幅等により遅延時間が大きく変動する。この変動を少なくするため、ＤＡＣ−Ａには、２つのＤ−ＬＡＴＣＨを介して内部ＡＤＣの出力信号ＯＵＴがフィードバックされる。他方、出力信号ＯＵＴから入力信号ＩＮへのフィードバックが定常的に１クロック遅延し、サンプリング時点から次のサンプリング時点までの期間はフィードバックが行われない。この問題を補償するため、出力信号ＯＵＴがＤＡＣ−Ａよりも半クロックだけ早く入力されるＤＡＣ−Ｂを設け、内部ＡＤＣの直前の加算回路３へフィードバックしている。
【０００９】
ＤＡＣ−Ｂからの信号は、ＤＡＣ−Ａからの信号と異なり、積分回路３〜６へは入力されない。そのため、ＤＡＣ−Ｂによるフィードバックの影響は、ＤＡＣ−Ａのフィードバックが行われないサンプリング時点から次のサンプリング時点までの期間に限定される。従って、ＤＡＣ−Ａ及びＤＡＣ−Ｂを組み合わせても、系としては問題なく動作する。ここで、ＤＡＣ−Ｂのフィードバック係数は、インパルス応答等価法を用いて計算することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−４１９９２号公報
【非特許文献】
【００１１】
【非特許文献１】Yan, S.、他１名、「A continuous-time ΣΔ modulator with 88-dB dynamic range and 1.1-MHz signal bandwidth」、IEEE Journal of Solid-State Circuits、２００４年１月、Ｖｏｌ．３９、Ｎｏ．１、ｐ．７５−８６
【発明の概要】
【発明が解決しようとする課題】
【００１２】
非特許文献１では、ＤＡＣ−Ｂとして、ＤＡＣ−Ａと同様のカレントスイッチ型の回路が用いられている。ここで、電圧・電流変換回路Ｋ４−Ｋ７の加算係数は、温度変動により変化する。しかしながら、非特許文献１では、電圧・電流変換回路Ｋ４〜Ｋ７の変換特性に応じて、ＤＡＣ−Ｂからの出力電流を変化させていない。そのため、補償係数が設計値からずれてしまい、却って連続時間ΔΣＡ／Ｄコンバータ全体としての精度が悪化するという問題があった。
【課題を解決するための手段】
【００１３】
本発明に係るデルタシグマＡ／Ｄコンバータは
入力信号と出力側からの第１のフィードバック信号とに基づいて、第１の信号を生成する第１の積分回路と、
前記第１の信号を第１の被変換信号に変換する第１の信号変換回路と、
補償信号を生成し、当該補償信号を前記第１のフィードバック信号よりも早いタイミングで出力側からフィードバックされる第２のフィードバック信号に応じて出力するループ遅延補償回路と、
前記第１の被変換信号と前記補償信号とを加算する加算回路と、
前記加算回路からの出力信号に基づいて、デジタル信号を生成する比較器と、を備えたデルタシグマＡ／Ｄコンバータであって、
前記ループ遅延補償回路は、前記補償信号を生成する補償用信号変換回路を備え、
前記補償用信号変換回路と前記第１の信号変換回路との変換係数の温度による変化率が実質的に等しいことを特徴とするものである。
【００１４】
前記補償用信号変換回路と前記第１の信号変換回路との変換係数の温度による変化率が実質的に等しいことにより、高精度のデルタシグマＡ／Ｄコンバータを提供することができる。
【発明の効果】
【００１５】
本発明によれば、高精度のデルタシグマＡ／Ｄコンバータを提供することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１に係るデルタシグマＡ／Ｄコンバータのブロック図である。
【図２】実施の形態１に係るＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１及びその周辺の回路図である。
【図３】実施の形態１に係るデルタシグマＡ／Ｄコンバータの動作を示すタイミングチャートである。
【図４】実施の形態１に係るＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１のトランジスタを用いた具体的回路構成の一例である。
【図５】実施の形態２に係るＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１のトランジスタを用いた具体的回路構成の一例である。
【図６】非特許文献１の図２に開示された連続時間ΔΣＡ／Ｄコンバータのブロック図である。
【発明を実施するための形態】
【００１７】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１８】
（実施の形態１）
図１は、本発明の第１の実施の形態に係る連続時間ΔΣＡ／Ｄコンバータのブロック図である。この連続時間ΔΣＡ／Ｄコンバータは、２個の積分回路ＩＴＦ１、ＩＴＦ２、２個の加算回路ＡＤＤ１、ＡＤＤ２、２個の電圧・電流変換回路ＶＩＣ１、ＶＩＣ２、コンパレータＣＭＰ、ＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１、フィードバックＤ／ＡコンバータＤＡＣ２、２個のＤラッチＤＬ１、ＤＬ２を備えている。なお、一例として積分回路が２個の場合について説明するが、積分回路、加算回路などの個数は任意である。
【００１９】
加算回路ＡＤＤ１は、入力信号ＩＮとフィードバックＤ／ＡコンバータＤＡＣ２により出力信号ＯＵＴからアナログ変換されたフィードバック信号（第１のフィードバック信号）を加算する。
積分回路ＩＴＦ１（第１の積分回路）は、加算回路ＡＤＤ１から出力された信号を積分し、入力電圧信号Ｖｉｎ１（第１の信号）を出力する。この入力電圧信号Ｖｉｎ１は電圧・電流変換回路ＶＩＣ１（第１の信号変換回路）を介して電流（第１の被変換信号）に変換され、加算回路ＡＤＤ２へフィードフォワードされる。
積分回路ＩＴＦ２（第２の積分回路）は、積分回路ＩＴＦ１から出力された入力電圧信号Ｖｉｎ１を積分し、入力電圧信号Ｖｉｎ２（第２の信号）を出力する。この入力電圧信号Ｖｉｎ２は電圧・電流変換回路ＶＩＣ２（第２の信号変換回路）を介して電流（第２の被変換信号）に変換され、加算回路ＡＤＤ２へ入力される。
【００２０】
加算回路ＡＤＤ２は、上記電圧・電流変換回路ＶＩＣ１、ＶＩＣ２から出力された電流と、ＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１からフィードバックされたＥＬＤ補償電流ＩＥＬＤとを加算し、出力電圧信号Ｖｏｕｔを出力する。
コンパレータ（比較器）ＣＭＰは、加算回路ＡＤＤ２からの出力された出力電圧信号Ｖｏｕｔを量子化する。ここで、本実施の形態に係るコンパレータＣＭＰは、クロック信号ＣＬＫの立ち上がりエッジでサンプリングする。
【００２１】
ＤラッチＤＬ１は、コンパレータＣＭＰと逆のクロックエッジでデータをラッチする。また、ＤラッチＤＬ２は、コンパレータと同じクロックエッジでデータをラッチする。ＤラッチＤＬ２から出力信号ＯＵＴが出力される。
【００２２】
ＥＬＤ補償Ｄ／Ａコンバータ（ループ遅延補償回路）ＤＡＣ１は、ＤラッチＤＬ１からフィードバックされたデジタル信号（第２のフィードバック信号）に基づいて、ＥＬＤ補償電流ＩＥＬＤを生成し、加算回路ＡＤＤ２へ出力する。
フィードバックＤ／ＡコンバータＤＡＣ２は、出力信号ＯＵＴに基づいて、フィードバック信号を生成し、加算回路ＡＤＤ１へ出力する。
【００２３】
図２は、図１における電圧・電流変換回路ＶＩＣ１、ＶＩＣ２、加算回路ＡＤＤ２、ＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１についての回路図である。ここで、ＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１は、差動スイッチ回路ＳＷ１、電圧・電流変換回路ＶＩＣ３（補償用信号変換回路）を備えている。
【００２４】
図２に示すように、電圧・電流変換回路ＶＩＣ１の（＋）（−）両出力端子は、それぞれ負荷抵抗ＲＬを介して電源ＶＤＤに接続されている。同様に、電圧・電流変換回路ＶＩＣ２の（＋）（−）両出力端子は、それぞれ負荷抵抗ＲＬを介して電源ＶＤＤに接続されている。また、電圧・電流変換回路ＶＩＣ１、ＶＩＣ２の（＋）出力端子同士、（−）出力端子同士が互いに接続されている。そして、電圧・電流変換回路ＶＩＣ１、ＶＩＣ２の（−）出力端子と負荷抵抗ＲＬとの間のノードから差動出力電圧信号Ｖｏｕｔ（＋）が、電圧・電流変換回路ＶＩＣ１、ＶＩＣ２の（＋）出力端子と負荷抵抗ＲＬとの間のノードから差動出力電圧信号Ｖｏｕｔ（−）が出力される。
【００２５】
ここで、積分回路ＩＴＦ１、ＩＴＦ２から出力される差動入力電圧信号Ｖｉｎ１、Ｖｉｎ２は、それぞれ電圧・電流変換回路ＶＩＣ１、ＶＩＣ２により差動電流信号に変換される。そして、（−）出力端子の電流同士、（＋）出力端子の電流同士が加算される。各加算電流は、負荷抵抗ＲＬにより電圧信号に変換され、差動出力電圧信号Ｖｏｕｔ（＋）、Ｖｏｕｔ（−）として出力される。
【００２６】
電圧・電流変換回路ＶＩＣ１、ＶＩＣ２では、（＋）入力端子の電圧が（−）入力端子の電圧より高い場合、（−）出力端子から電流が出力され、（＋）出力端子へ電流が吸い込まれる。具体的には、電圧・電流変換回路ＶＩＣ１の差動入力電圧信号Ｖｉｎ１が正の場合、出力電圧信号Ｖｏｕｔ（＋）が上がり、出力電圧信号Ｖｏｕｔ（−）が下がる。
【００２７】
電圧・電流変換回路ＶＩＣ３は、電圧・電流変換回路ＶＩＣ１、ＶＩＣ２と同一構成である。この入力端子には、ＥＬＤ補償用のＥＬＤ参照電圧Ｖｒｅｆが入力される。この参照電圧Ｖｒｅｆの値は、当該ΔΣＡ／Ｄコンバータ内のフィルタのインパルス応答が等しくなるように設定され、入力信号ＩＮの範囲から一義的に決定される。すなわち、電圧・電流変換回路ＶＩＣ１〜ＶＩＣ３の特性値とは無関係である。
【００２８】
ＥＬＤ参照電圧Ｖｒｅｆ（参照信号）は電圧・電流変換回路ＶＩＣ３により差動電流信号に変換される。ここで、（＋）出力端子の電流と（−）出力端子の電流とが加算され、ＥＬＤ補償電流ＩＥＬＤ（補償信号）が生成される。ここで、ＤラッチＤＬ１の出力信号ＳＥＬＤに応じて、差動スイッチ回路ＳＷ１がＥＬＤ補償電流ＩＥＬＤの接続先を切り替える。そのため、ＥＬＤ補償電流ＩＥＬＤは、電圧・電流変換回路ＶＩＣ１、ＶＩＣ２の（−）出力端子の加算電流又は（＋）出力端子の加算電流へ加算される。これにより、出力電圧信号Ｖｏｕｔが補正される。
【００２９】
具体的には、加算回路ＡＤＤ２の差動出力電圧信号Ｖｏｕｔが正の場合、コンパレータＣＭＰは'１'を出力し、負の場合、'０'を出力する。そして、ＤラッチＤＬ１の出力信号ＳＥＬＤ＝１の場合、ＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１は出力電圧信号Ｖｏｕｔ（＋）側からＥＬＤ補償電流ＩＥＬＤを引き込み、出力電圧信号Ｖｏｕｔ（＋）を低くするように動作する。一方、ＤラッチＤＬ１の出力信号ＳＥＬＤ＝０の場合、出力電圧信号Ｖｏｕｔ（−）側からＥＬＤ補償電流ＩＥＬＤを引き込み、出力電圧信号Ｖｏｕｔ（−）を低くするように動作する。すなわち、ＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１は、加算回路ＡＤＤ２の出力電圧信号Ｖｏｕｔが正であれば、負の方向に、逆に負であれば、正の方向に、ネガティブフィードバックする。ここで、フィードバック量は、ＥＬＤ補償電流ＩＥＬＤにより決まる。
【００３０】
次に、数式を用いて本実施の形態の原理について説明する。図１のＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１を設けた場合、加算回路ＡＤＤ２は次の式（１）を満たす。
Ｖｏｕｔ＝ａ１・Ｖｉｎ１＋ａ２・Ｖｉｎ２−ＡＥＬＤ・ｓ・・・（１）
式（１）において、ａ１、ａ２は積分回路ＩＴＦ１、ＩＴＦ２の出力加算係数、ＡＥＬＤはＥＬＤ補償係数である。また、ｓは、ＤラッチＤＬ１からの出力信号ＳＥＬＤに応じた値であり、１又は−１である。具体的には、加算回路ＡＤＤ２の出力電圧信号Ｖｏｕｔが正の場合すなわちＳＥＬＤ＝１の場合にｓ＝１，加算回路ＡＤＤ２の出力電圧信号Ｖｏｕｔが負の場合すなわちＳＥＬＤ＝０の場合にｓ＝−１となる。
【００３１】
また、図３に示すように、加算回路ＡＤＤ２の出力電圧信号Ｖｏｕｔは、コンパレータＣＭＰによりクロック信号ＣＬＫの立ち上がりエッジでサンプリングされる。そして、ＤラッチＤＬ１の出力信号ＳＥＬＤは、このサンプリングから時間τ経過後、出力される。出力加算係数ａ１、ａ２及びＥＬＤ補償係数ＡＥＬＤの値は、時間τにより決まる。ここで時間τの値は、回路として実現しやすいように、半クロックとされることが多い。
【００３２】
次に、（１）式を図２に当てはめると、（２）式を得る。
Ｖｏｕｔ＝ＲＬ・［ｇｍ１・（Ｖｉｎ１ｐ−Ｖｉｎ１ｎ）＋ｇｍ２・（Ｖｉｎ２ｐ−Ｖｉｎ２ｎ）
−ｇｍ３・（Ｖｒｅｆｐ−Ｖｒｅｆｎ）・ｓ］・・・（２）
ここで、Ｖｉｎ１ｐ、Ｖｉｎ１ｎは、それぞれ電圧・電流変換回路ＶＩＣ１の（＋）入力端子、（−）入力端子に与えられる電圧である。Ｖｉｎ２ｐ、Ｖｉｎ２ｎ、Ｖｒｅｆｐ、Ｖｒｅｆｎについても同様である。ここで、Ｖｉｎ１＝Ｖｉｎ１ｐ−Ｖｉｎ１ｎ、Ｖｉｎ２＝Ｖｉｎ２ｐ−Ｖｉｎ２ｎ、Ｖｒｅｆ＝Ｖｒｅｆｐ−Ｖｒｅｆｎである。また、（１）式と比較して、ａ１＝ｇｍ１・ＲＬ、ａ２＝ｇｍ２・ＲＬ、ＡＥＬＤ＝ｇｍ３・ＲＬ・Ｖｒｅｆとなる。よって、電圧・電流変換回路ＶＩＣ１、ＶＩＣ２、ＶＩＣ３の変換係数ｇｍ１、ｇｍ２、ｇｍ３、ＥＬＤ参照電圧Ｖｒｅｆの値を適切な値とすればよい。
【００３３】
ここで、図２における電圧・電流変換回路ＶＩＣ１、ＶＩＣ２の変換係数ｇｍ１、ｇｍ２はトランジスタの特性で定まり、温度やトランジスタの特性ばらつきで変化する。このため、ＥＬＤ参照電圧ＶｒｅｆによるＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１の補償量も、変換係数ｇｍ１、ｇｍ２の特性ばらつきに応じて変化させる必要がある。
【００３４】
本実施の形態では、電圧・電流変換回路ＶＩＣ３も電圧・電流変換回路ＶＩＣ１、ＶＩＣ２と同一回路構成であるため、（２）式における変換係数ｇｍ３も変換係数ｇｍ１、ｇｍ２と同様に変化する。すなわち、温度が変化しても変換係数ｇｍ１、ｇｍ２、ｇｍ３の比は一定である。これについて、以下に詳細に説明する。
【００３５】
電圧・電流変換回路ＶＩＣ１、ＶＩＣ２、ＶＩＣ３の変換係数ｇｍ１、ｇｍ２、ｇｍ３の比は、電圧・電流変換回路ＶＩＣ１、ＶＩＣ２、ＶＩＣ３のそれぞれにおいてゲート端子に電圧信号が入力されるＭＯＳトランジスタのゲート幅の比により定まる。
【００３６】
また、温度Ｔ０における変換係数ｇｍ１、ｇｍ２、ｇｍ３の値をそれぞれ、ｇｍ１０、ｇｍ２０、ｇｍ３０とし、温度Ｔ１における変換係数ｇｍ１、ｇｍ２、ｇｍ３の値をそれぞれ、ｇｍ１１、ｇｍ２１、ｇｍ３１とすると、以下の式（３）が成立する。
ｇｍ１１＝α１ｇｍ１０
ｇｍ２１＝α２ｇｍ２０
ｇｍ３１＝α３ｇｍ３０・・・（３）
ここで、α１、α２、α３は変換係数ｇｍ１、ｇｍ２、ｇｍ３の温度による変化率であって、正の実数である。
【００３７】
ここで、電圧・電流変換回路ＶＩＣ１、ＶＩＣ２、ＶＩＣ３における変化率α１、α２、α３は実質的に等しい値となるように設計されている。すなわち、α１＝α２＝α３＝αとなる。従って、温度が変化しても変換係数ｇｍ１、ｇｍ２、ｇｍ３の比は一定とすることができる。なお、本実施の形態では、電圧・電流変換回路ＶＩＣ１、ＶＩＣ２、ＶＩＣ３のそれぞれにおいてゲート端子に電圧信号が入力されるＭＯＳトランジスタは、ゲート幅が異なるのみである。
【００３８】
ここで、温度Ｔ０における出力電圧信号ＶｏｕｔをＶｏｕｔ０、温度Ｔ１における出力電圧信号ＶｏｕｔをＶｏｕｔ１とすると、式（２）、（３）から次式（４）を得る。
Ｖｏｕｔ１＝αＶｏｕｔ０・・・（４）
【００３９】
加算回路ＡＤＤ２の出力電圧信号Ｖｏｕｔは、コンパレータＣＭＰの入力信号であって、その値が正であるか負であるかのみが問題となる。式（４）において、αは正の実数であって、Ｖｏｕｔ０とＶｏｕｔ１とに正負の変化は生じない。そのため、温度変化はΔΣＡ／Ｄコンバータの精度に影響しない。以上説明したとおり、本実施の形態により、温度変化に対し、ΔΣＡ／Ｄコンバータとして高い精度を維持しつつ、ＥＬＤ補償することができる。
【００４０】
図４は、実施の形態１に係るＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１のトランジスタを用いた具体的回路構成の一例である。ＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１は、電圧・電流変換回路ＶＩＣ１、ＶＩＣ２と同じ構成の電圧・電流変換回路ＶＩＣ３、カレントミラーＣＭ１、ＣＭ２、ＣＭ３及び差動スイッチ回路ＳＷ１ａを備えている。
【００４１】
図４に示すように、電圧・電流変換回路ＶＩＣ３は、カレントソースＣＳ１、ＣＳ２、ＮＭＯＳトランジスタＮ１、Ｎ２、抵抗Ｒ１を備えている。カレントソースＣＳ１、ＣＳ２の一端は共に接地されている。カレントソースＣＳ１、ＣＳ２の他端は、それぞれＮＭＯＳトランジスタＮ１、Ｎ２のソースに接続され、かつ、抵抗Ｒ１を介して互いに接続されている。ＮＭＯＳトランジスタＮ１、Ｎ２のドレインは、それぞれカレントミラーＣＭ１を構成するＰＭＯＳトランジスタＰ１、Ｐ２のドレインに接続されている。ＮＭＯＳトランジスタＮ１、Ｎ２のゲートには、それぞれＥＬＤ参照電圧Ｖｒｅｆｎ、Ｖｒｅｆｐが与えられている。
【００４２】
カレントミラーＣＭ１は、ＰＭＯＳトランジスタＰ１、Ｐ２から構成されている。ＰＭＯＳトランジスタＰ１、Ｐ２のソースは共に電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＰ１、Ｐ２のゲートは互いに接続され、かつ、ＰＭＯＳトランジスタＰ１のドレインに接続されている。
【００４３】
カレントミラーＣＭ２は、ＰＭＯＳトランジスタＰ３、Ｐ４から構成されている。ＰＭＯＳトランジスタＰ３、Ｐ４のソースは共に電源ＶＤＤに接続されている。ＰＭＯＳトランジスタＰ３、Ｐ４のゲートは互いに接続され、かつ、ＰＭＯＳトランジスタＰ３のドレイン及びカレントミラーＣＭ１を構成するＰＭＯＳトランジスタＰ２のドレインに接続されている。ＰＭＯＳトランジスタＰ４のドレインは、カレントミラーＣＭ３を構成するＮＭＯＳトランジスタＮ３のドレインに接続されている。
【００４４】
カレントミラーＣＭ３は、ＮＭＯＳトランジスタＮ３、Ｎ４から構成されている。ＮＭＯＳトランジスタＮ３、Ｎ４のソースは共に接地されている。ＮＭＯＳトランジスタＮ３、Ｎ４のゲートは互いに接続され、かつ、ＮＭＯＳトランジスタＮ３のドレインに接続されている。ＮＭＯＳトランジスタＮ４のドレインは、差動スイッチ回路ＳＷ１ａを構成するＮＭＯＳトランジスタＮ５、Ｎ６のソースに共通に接続されている。
【００４５】
差動スイッチ回路ＳＷ１ａは、ＮＭＯＳトランジスタＮ５、Ｎ６及びインバータＩＮＶ１から構成されている。ＮＭＯＳトランジスタＮ５、Ｎ６のドレインはそれぞれＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１の出力ＯＵＴ（−）、ＯＵＴ（＋）に接続されている。ＮＭＯＳトランジスタＮ５のゲートには、ＤラッチＤＬ１の出力信号ＳＥＬＤのインバータＩＮＶ１による反転信号が入力される。ＮＭＯＳトランジスタＮ６のゲートには、ＤラッチＤＬ１の出力信号ＳＥＬＤが入力される。
【００４６】
具体的には、ＤラッチＤＬ１の出力信号ＳＥＬＤ＝１の場合、ＮＭＯＳトランジスタＮ５がオフ、ＮＭＯＳトランジスタＮ６がオンとなる。一方、ＤラッチＤＬ１の出力信号ＳＥＬＤ＝０の場合、ＮＭＯＳトランジスタＮ５がオン、ＮＭＯＳトランジスタＮ６がオフとなる。
【００４７】
次に動作について説明する。ＥＬＤ参照電圧Ｖｒｅｆ（Ｖｒｅｆｐ、Ｖｒｅｆｎ）により電圧・電流変換回路ＶＩＣ３の差動出力に電流差が生じる。カレントミラーＣＭ１を介して、この差動の電流差がカレントミラーＣＭ２に入力される。このカレントミラーＣＭ２の出力電流は、さらにカレントミラーＣＭ３により折り返えされる。そして、差動スイッチ回路ＳＷ１ａにより、カレントミラーＣＭ３の出力電流の出力先が、ＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１の出力ＯＵＴ（＋）又は出力ＯＵＴ（−）のいずれかに切り替えられる。
【００４８】
本実施の形態では、電圧・電流変換回路ＶＩＣ３が電圧・電流変換回路ＶＩＣ１、ＶＩＣ２と同じ構成であるため、電圧・電流変換回路ＶＩＣ１、ＶＩＣ２の変換係数ｇｍ１、ｇｍ２の変動に伴い、電圧・電流変換回路ＶＩＣ３の変換係数ｇｍ３も変動する。そのため、各カレントミラーＣＭ１〜ＣＭ３に流れる電流値もこれに合わせて変動する。この電流を加算回路ＡＤＤ２にフィードバックすることで安定動作のＥＬＤ補償が可能となる。本構成は、トランジスタの縦積み段数が、カレントソースＣＳ１、ＣＳ２も入れて３段と少ない。そのため、低電圧動作向きの回路と言える。
【００４９】
（実施の形態２）
次に、図５を参照して本発明の第２の実施の形態について説明する。
図５は、実施の形態２に係るＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１のトランジスタを用いた具体的回路構成の一例である。ＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１は、電圧・電流変換回路ＶＩＣ３及び差動スイッチ回路ＳＷ１ｂを備えている。図５に示すように、電圧・電流変換回路ＶＩＣ３は、図４の電圧・電流変換回路ＶＩＣ３と同一構成であるため、説明を省略する。
【００５０】
差動スイッチ回路ＳＷ１ｂは、４つのＰＭＯＳトランジスタＰ５〜Ｐ８及びインバータＩＮＶ１から構成されている。ＰＭＯＳトランジスタＰ５、Ｐ６のドレインは、共通にＮＭＯＳトランジスタＮ１のドレインに接続されている。ＰＭＯＳトランジスタＰ５、Ｐ６のソースはそれぞれ出力ＯＵＴ（−）、ＯＵＴ（＋）に接続されている。ＰＭＯＳトランジスタＰ５のゲートには、ＤラッチＤＬ１の出力信号ＳＥＬＤのインバータＩＮＶ１による反転信号が入力される。ＰＭＯＳトランジスタＰ６のゲートには、ＤラッチＤＬ１の出力信号ＳＥＬＤが入力される。
【００５１】
具体的には、ＤラッチＤＬ１の出力信号ＳＥＬＤ＝１の場合、ＰＭＯＳトランジスタＰ６、Ｐ７がオフ、ＰＭＯＳトランジスタＰ５、Ｐ８がオンとなる。一方、ＤラッチＤＬ１の出力信号ＳＥＬＤ＝０の場合、ＰＭＯＳトランジスタＮ５がＰ６、Ｐ７がオン、ＰＭＯＳトランジスタＰ５、Ｐ８がオフとなる。
【００５２】
ＰＭＯＳトランジスタＰ７、Ｐ８のドレインは、共通にＮＭＯＳトランジスタＮ２のドレインに接続されている。ＰＭＯＳトランジスタＰ７、Ｐ８のソースはそれぞれ出力ＯＵＴ（−）、ＯＵＴ（＋）に接続されている。ＰＭＯＳトランジスタＰ７のゲートには、ＤラッチＤＬ１の出力信号ＳＥＬＤが入力される。ＰＭＯＳトランジスタＰ８のゲートには、ＤラッチＤＬ１の出力信号ＳＥＬＤのインバータＩＮＶ１による反転信号が入力される。
【００５３】
本実施の形態に係る電圧・電流変換回路ＶＩＣ３も、電圧・電流変換回路ＶＩＣ１、ＶＩＣ２と同じ構成である。ＥＬＤ参照電圧Ｖｒｅｆｐ、Ｖｒｅｆｎにより生成された差動出力電流が、ＤラッチＤＬ１の出力信号ＳＥＬＤにより、そのままＥＬＤ補償Ｄ／ＡコンバータＤＡＣ１の出力ＯＵＴ（−）、ＯＵＴ（＋）から出力されるか、左右交差して出力ＯＵＴ（＋）、ＯＵＴ（−）から出力される。
【００５４】
本実施の形態でも、電圧・電流変換回路ＶＩＣ１、ＶＩＣ２の変換係数ｇｍ１、ｇｍ２の変動に伴い、電圧・電流変換回路ＶＩＣ３の変換係数ｇｍ３も変動する。そのため、電圧・電流変換回路ＶＩＣ１の出力電流差もこれに合わせて変動する。この出力電流差を加算回路ＡＤＤ２にフィードバックすることで安定動作のＥＬＤ補償が可能となる。本構成は、図４の構成に比べ、電流パスが減っているため、低電流となる。一方、トランジスタの縦積み段数が３段であることに加え、負荷抵抗ＲＬによる電圧降下を考慮する必要がある。そのため、図４の回路構成に比べると高電圧向きの回路と言える。
【００５５】
なお、上記実施の形態１、２における、電圧・電流変換回路ＶＩＣ１〜ＶＩＣ３を、電圧信号を電圧信号に変換する変換回路あるいは電流信号を電流信号に変換する変換回路に置き換えることも原理的には可能である。
【符号の説明】
【００５６】
ＡＤＤ１、ＡＤＤ２  加算回路
ＣＭ１〜ＣＭ３  カレントミラー
ＣＭＰ  コンパレータ
ＣＳ１、ＣＳ２  カレントソース
ＤＡＣ１  ＥＬＤ補償Ｄ／Ａコンバータ
ＤＡＣ２  フィードバックＤ／Ａコンバータ
ＤＬ１、ＤＬ２  Ｄラッチ
ＩＴＦ１、ＩＴＦ２  積分回路
ＩＮＶ１  インバータ
Ｎ１〜Ｎ６  ＮＭＯＳトランジスタ
Ｐ１〜Ｐ８  ＰＭＯＳトランジスタ
Ｒ１  抵抗
ＲＬ  負荷抵抗
ＳＷ１、ＳＷ１ａ、ＳＷ１ｂ  スイッチ回路
ＶＩＣ１、ＶＩＣ２、ＶＩＣ３  電圧・電流変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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