(57)【要約】【課題】パワートランジスタにＳＢＤを内蔵して順方向電圧Ｖｆ特性を改善しつつ、ＳＢＤにおいて漏れ電流Ｉｄｓｓを改善することができる半導体装置及びその製造方法を提供する。【解決手段】半導体装置１において、パワートランジスタセルＴ１は、第１の一段目トレンチ４１１及び第１の二段目トレンチ４１２を連結した第１のトレンチ４１を備え、第１の一段目トレンチ４１１の内壁に沿った第１の半導体領域（ドリフト層）３に均一幅を有する第２の半導体領域（ボディ領域）５１を備える。パワートランジスタセルＴ１に隣り合うパワートランジスタＴ２は、第２の一段目トレンチ４２１及び第２の二段目トレンチ４２２を連結した第２のトレンチ４２を備え、第２の一段目トレンチ４２１の内壁に沿った第１の半導体領域（ドリフト層）３に均一幅を有する第３の半導体領域（ボディ領域）５２を備える。【選択図】図１
2010010583.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の第１の半導体領域と、
前記第１の半導体領域の一主面からこの第１の半導体領域の内部に延伸する第１の一段目トレンチ及びこの第１の一段目トレンチに連接され更に前記第１の半導体領域の内部に延伸する第１の二段目トレンチを有する第１のトレンチと、
前記第１のトレンチに隣り合って配設され、前記第１の半導体領域の一主面からこの第１の半導体領域の内部に延伸する第２の一段目トレンチ及びこの第２の一段目トレンチに連接され更に前記第１の半導体領域の内部に延伸する第２の二段目トレンチを有する第２のトレンチと、
前記第１の半導体領域の内部の前記第１のトレンチと前記第２のトレンチとの間に配設され、前記第１のトレンチの前記第１の一段目トレンチの内壁に沿って均一幅を有する前記第１の導電型とは逆の第２の導電型の第２の半導体領域と、
前記第１の半導体領域の内部の前記第１のトレンチと第２のトレンチとの間に前記第２の半導体領域に隣り合い離間して配設され、前記第２のトレンチの前記第２の一段目トレンチの内壁に沿って均一幅を有する前記第２の導電型の第３の半導体領域と、
前記第１の半導体領域の一主面側において前記第２の半導体領域に配設された前記第１の導電型の第４の半導体領域と、
前記第１の半導体領域の一主面側において前記第３の半導体領域に配設された前記第１の導電型の第５の半導体領域と、
前記第１のトレンチの内壁において前記第２の半導体領域に沿って配設された第１のゲート絶縁膜と、
前記第２のトレンチの内壁において前記第３の半導体領域に沿って配設された第２のゲート絶縁膜と、
前記第１のトレンチの内部に前記第１のゲート絶縁膜を介して配設された第１のゲート電極と、
前記第２のトレンチの内部に前記第２のゲート絶縁膜を介して配設された第２のゲート電極と、
前記第２の半導体領域、前記第３の半導体領域、第４の半導体領域及び前記第５の半導体領域に電気的に接続されるとともに、前記第２の半導体領域と前記第３の半導体領域との間において前記第１の半導体領域にショットキー接続された電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第２の半導体領域は、前記第１の一段目トレンチの前記第１の半導体領域の一主面側の一端から前記第１の二段目トレンチに連接される他端まで均一幅を有し、前記第３の半導体領域は、前記第２の一段目トレンチの前記第１の半導体領域の一主面側の一端から前記第２の二段目トレンチに連接される他端まで均一幅を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体領域は、前記第１の一段目トレンチの内壁を起点としてこの内壁から前記第１の半導体領域の内部に均一拡散量を有し、前記第３の半導体領域は、前記第２の一段目トレンチの内壁を起点としてこの内壁から前記第１の半導体領域の内部に均一拡散量を有していることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第２の半導体領域又は前記第３の半導体領域の均一幅の前記第１の半導体領域の一主面から深さ方向の長さは、前記第２の半導体領域又は前記第３の半導体領域の前記第１の半導体領域の一主面からの深さの０．７倍以上に設定されることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第２の半導体領域と前記第３の半導体領域との間において、前記第１の半導体領域の一主面側の不純物密度に対してそれよりも内部側の不純物密度が高く設定されていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
第１の導電型の第１の半導体領域を形成する工程と、
前記第１の半導体領域の一主面からこの第１の半導体領域の内部に延伸する第１の一段目トレンチを形成し、この第１の一段目トレンチに隣り合って前記第１の半導体領域の一主面からこの第１の半導体領域の内部に延伸する第２の一段目トレンチを形成する工程と、
前記第１の一段目トレンチの内壁から前記第１の半導体領域内部に前記第１の導電型とは逆の第２の導電型の不純物を導入し、前記第１の一段目トレンチの内壁から均一幅を有する第２の半導体領域を形成し、前記第２の一段目トレンチの内壁から前記第１の半導体領域内部に前記第２の導電型の不純物を導入し、前記第２の一段目トレンチの内壁から均一幅を有する第３の半導体領域を形成する工程と、
前記第１の一段目トレンチに連接され更に前記第１の半導体領域の内部に延伸する第１の二段目トレンチを形成し、前記第１の一段目トレンチ及び前記第１の二段目トレンチを有する第１のトレンチを形成し、
前記第２の一段目トレンチに連接され更に前記第１の半導体領域の内部に延伸する第２の二段目トレンチを形成し、前記第２の一段目トレンチ及び前記第２の二段目トレンチを有する第２のトレンチを形成する工程と、
前記第１の半導体領域の一主面側において前記第２の半導体領域に前記第１の導電型の第４の半導体領域を形成し、前記第１の半導体領域の一主面側において前記第３の半導体領域に前記第１の導電型の第５の半導体領域を形成する工程と、
前記第１のトレンチの内壁において前記第２の半導体領域に沿って第１のゲート絶縁膜を形成し、前記第２のトレンチの内壁において前記第３の半導体領域に沿って第２のゲート絶縁膜を形成する工程と、
前記第１のトレンチの内部に前記第１のゲート絶縁膜を介して第１のゲート電極を形成し、前記第２のトレンチの内部に前記第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、
前記第２の半導体領域、前記第３の半導体領域、前記第４の半導体領域及び前記第５の半導体領域に電気的に接続され、前記第２の半導体領域と前記第３の半導体領域との間において前記第１の半導体領域にショットキー接続された電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にパワートランジスタとショットキーバリアダイオード（ＳＢＤ）とが１チップに組み込まれた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワートランジスタが組み込まれた半導体装置（半導体チップ）においては、大電流化の要求に併せて低オン抵抗化が要求されている。更に、順方向に対しても大電流に対応したパワートランジスタの開発が要求されている。
【０００３】
下記特許文献１には、パワーＭＯＳＦＥＴにショットキーバリアダイオード（ＳＢＤ）が内蔵され、順方向電圧Ｖｆ特性が改善された半導体装置が開示されている。この開示された半導体装置は、複数のパワーＭＯＳＦＥＴセル毎のベース領域間にドリフト層を露出させ、このドリフト層とソース電極（又はエミッタ電極）とをショットキー接触させたものである。つまり、パワーＭＯＳＦＥＴのオフ時に、ベース領域とドリフト層とのｐｎ接合部からドリフト層側に生成される空乏層が、隣り合うパワーＭＯＳＦＥＴセル同士で重なり合い、電界緩和効果によってＳＢＤに高電圧が印加されないので、順方向電圧Ｖｆを下げることができる。
【特許文献１】特開２００３−１７７０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述の特許文献１に開示された半導体装置においては、以下の点について配慮がなされていなかった。パワーＭＯＳＦＥＴのベース領域がドリフト層の表面からの不純物の拡散により形成されているので、ベース領域の断面形状特にＳＢＤを生成する側面形状は不純物を等方的に拡散した円弧形状により形成されている。このため、隣り合うパワーＭＯＳＦＥＴセルのそれぞれのベース領域からドリフト層に生成される空乏層は、ドリフト層の表面側だけで重なり合い、ドリフト層のバルク側においては重なりを持っていない。このような空乏層の重なり状態においては、パワーＭＯＳＦＥＴのオフ時にＳＢＤにおける漏れ電流Ｉｄｓｓが増大する。
【０００５】
本発明は上記課題を解決するためになされたものである。従って、本発明は、パワートランジスタにＳＢＤを内蔵して順方向電圧Ｖｆ特性を改善しつつ、ＳＢＤにおいて漏れ電流Ｉｄｓｓを改善することができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の実施の形態に係る第１の特徴は、半導体装置において、第１の導電型の第１の半導体領域と、第１の半導体領域の一主面からこの第１の半導体領域の内部に延伸する第１の一段目トレンチ及びこの第１の一段目トレンチに連接され更に第１の半導体領域の内部に延伸する第１の二段目トレンチを有する第１のトレンチと、第１のトレンチに隣り合って配設され、第１の半導体領域の一主面からこの第１の半導体領域の内部に延伸する第２の一段目トレンチ及びこの第２の一段目トレンチに連接され更に第１の半導体領域の内部に延伸する第２の二段目トレンチを有する第２のトレンチと、第１の半導体領域の内部の第１のトレンチと第２のトレンチとの間に配設され、第１のトレンチの第１の一段目トレンチの内壁に沿って均一幅を有する第１の導電型とは逆の第２の導電型の第２の半導体領域と、第１の半導体領域の内部の第１のトレンチと第２のトレンチとの間に第２の半導体領域に隣り合い離間して配設され、第２のトレンチの第２の一段目トレンチの内壁に沿って均一幅を有する第２の導電型の第３の半導体領域と、第１の半導体領域の一主面側において第２の半導体領域に配設された第１の導電型の第４の半導体領域と、第１の半導体領域の一主面側において第３の半導体領域に配設された第１の導電型の第５の半導体領域と、第１のトレンチの内壁において第２の半導体領域に沿って配設された第１のゲート絶縁膜と、第２のトレンチの内壁において第３の半導体領域に沿って配設された第２のゲート絶縁膜と、第１のトレンチの内部に第１のゲート絶縁膜を介して配設された第１のゲート電極と、第２のトレンチの内部に第２のゲート絶縁膜を介して配設された第２のゲート電極と、第２の半導体領域、第３の半導体領域、第４の半導体領域及び第５の半導体領域に電気的に接続されるとともに、第２の半導体領域と第３の半導体領域との間において第１の半導体領域にショットキー接続された電極とを備える。
【０００７】
更に、第１の特徴に係る半導体装置において、第２の半導体領域は、第１の一段目トレンチの第１の半導体領域の一主面側の一端から第１の二段目トレンチに連接される他端まで均一幅を有し、第３の半導体領域は、第２の一段目トレンチの第１の半導体領域の一主面側の一端から第２の二段目トレンチに連接される他端まで均一幅を有することが好ましい。
【０００８】
更に、第１の特徴に係る半導体装置において、第２の半導体領域は、第１の一段目トレンチの内壁を起点としてこの内壁から第１の半導体領域の内部に均一拡散量を有し、第３の半導体領域は、第２の一段目トレンチの内壁を起点としてこの内壁から第１の半導体領域の内部に均一拡散量を有していることが好ましい。
【０００９】
更に、第１の特徴に係る半導体装置において、第２の半導体領域又は第３の半導体領域の均一幅の第１の半導体領域の一主面から深さ方向の長さは、第２の半導体領域又は第３の半導体領域の第１の半導体領域の一主面からの深さの０．７倍以上に設定されることが好ましい。
【００１０】
更に、第１の特徴に係る半導体装置において、第２の半導体領域と第３の半導体領域との間において、第１の半導体領域の一主面側の不純物密度に対してそれよりも内部側の不純物密度が高く設定されていることが好ましい。
【００１１】
本発明の実施の形態に係る第２の特徴は、半導体装置の製造方法において、第１の導電型の第１の半導体領域を形成する工程と、第１の半導体領域の一主面からこの第１の半導体領域の内部に延伸する第１の一段目トレンチを形成し、この第１の一段目トレンチに隣り合って第１の半導体領域の一主面からこの第１の半導体領域の内部に延伸する第２の一段目トレンチを形成する工程と、第１の一段目トレンチの内壁から第１の半導体領域内部に第１の導電型とは逆の第２の導電型の不純物を導入し、第１の一段目トレンチの内壁から均一幅を有する第２の半導体領域を形成し、第２の一段目トレンチの内壁から第１の半導体領域内部に第２の導電型の不純物を導入し、第２の一段目トレンチの内壁から均一幅を有する第３の半導体領域を形成する工程と、第１の一段目トレンチに連接され更に第１の半導体領域の内部に延伸する第１の二段目トレンチを形成し、第１の一段目トレンチ及び第１の二段目トレンチを有する第１のトレンチを形成し、第２の一段目トレンチに連接され更に第１の半導体領域の内部に延伸する第２の二段目トレンチを形成し、第２の一段目トレンチ及び第２の二段目トレンチを有する第２のトレンチを形成する工程と、第１の半導体領域の一主面側において第２の半導体領域に第１の導電型の第４の半導体領域を形成し、第１の半導体領域の一主面側において第３の半導体領域に第１の導電型の第５の半導体領域を形成する工程と、第１のトレンチの内壁において第２の半導体領域に沿って第１のゲート絶縁膜を形成し、第２のトレンチの内壁において第３の半導体領域に沿って第２のゲート絶縁膜を形成する工程と、第１のトレンチの内部に第１のゲート絶縁膜を介して第１のゲート電極を形成し、第２のトレンチの内部に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、第２の半導体領域、第３の半導体領域、第４の半導体領域及び第５の半導体領域に電気的に接続され、第２の半導体領域と第３の半導体領域との間において第１の半導体領域にショットキー接続された電極を形成する工程とを備える。
【発明の効果】
【００１２】
本発明によれば、パワートランジスタにＳＢＤを内蔵して順方向電圧Ｖｆ特性を改善しつつ、ＳＢＤにおいて漏れ電流Ｉｄｓｓを改善することができる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【００１４】
また、以下に示す実施の形態はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１５】
（第１の実施の形態）
本発明の第１の実施の形態は、トレンチ構造を有する縦型パワートランジスタを搭載した電力用半導体装置及びその製造方法に本発明を適用した例を説明するものである。
【００１６】
［半導体装置の構造］
図１に示すように、第１の実施の形態に係る半導体装置１は、第１の導電型の第１の半導体領域３と、第１の半導体領域３の一主面３Ａからこの第１の半導体領域３の内部に延伸する第１の一段目トレンチ４１１及びこの第１の一段目トレンチ４１１に連接され更に第１の半導体領域３の内部に延伸する第１の二段目トレンチ４１２を有する第１のトレンチ４１と、第１のトレンチ４１に隣り合って配設され、第１の半導体領域３の一主面３Ａからこの第１の半導体領域３の内部に延伸する第２の一段目トレンチ４２１及びこの第２の一段目トレンチ４２１に連接され更に第１の半導体領域３の内部に延伸する第２の二段目トレンチ４２２を有する第２のトレンチ４２と、第１の半導体領域３の内部の第１のトレンチ４１と第２のトレンチ４２との間に配設され、第１のトレンチ４１の第１の一段目トレンチ４１１の内壁に沿って均一幅を有する第１の導電型とは逆の第２の導電型の第２の半導体領域５１と、第１の半導体領域３の内部の第１のトレンチ４１と第２のトレンチ４２との間に第２の半導体領域５１に隣り合い離間して配設され、第２のトレンチ４２の第２の一段目トレンチ４２１の内壁に沿って均一幅を有する第２の導電型の第３の半導体領域５２と、第１の半導体領域３の一主面３Ａ側において第２の半導体領域５１に配設された第１の導電型の第４の半導体領域６１と、第１の半導体領域３の一主面３Ａ側において第３の半導体領域５２に配設された第１の導電型の第５の半導体領域６２と、第１のトレンチ４１の内壁において第２の半導体領域５１に沿って配設された第１のゲート絶縁膜７１と、第２のトレンチ４２の内壁において第３の半導体領域５２に沿って配設された第２のゲート絶縁膜７２と、第１のトレンチ４１の内部に第１のゲート絶縁膜７１を介して配設された第１のゲート電極８１と、第２のトレンチ４２の内部に第２のゲート絶縁膜７２を介して配設された第２のゲート電極８２と、第２の半導体領域５１、第３の半導体領域５２、第４の半導体領域６１及び第５の半導体領域６２に電気的に接続されるとともに、第２の半導体領域５１と第３の半導体領域５２との間において第１の半導体領域３にショットキー接続された電極９とを備える。
【００１７】
ここで、第１の実施の形態において、第１の導電型はｎ型であり、第２の導電型はｐ型である。但し、本発明においては、これらの導電型は反転させてもよい。
【００１８】
第１の半導体領域３は、主にパワートランジスタＴのドリフト層（ドレイン領域又はコレクタ領域）として機能する。この第１の半導体領域３は、それと同一の第１の導電型を有しかつ第１の半導体領域３の不純物密度に比べて高い不純物密度を有する基板２の主面２Ａ上に配設される。基板２にはここではｎ型シリコン単結晶基板が使用され、このシリコン単結晶基板は例えば１０18atoms／cm3−１０19atoms／cm3の不純物密度に設定される。第１の半導体領域３は例えば基板２の主面２Ａ上に成長させたエピタキシャル層である。このエピタキシャル層は、例えば１０14atoms／ｃｍ3−１０16atoms／cm3の不純物密度に設定される。このエピタキシャル層の厚さ（膜厚）は例えば５μm−８０μmに設定される。
【００１９】
第１のトレンチ４１はパワートランジスタセルＴ１の縦型構造を構築する。第１のトレンチ４１の第１の一段目トレンチ４１１は、第１の半導体領域３の一主面３Ａから深さ方向に向かって（基板２の主面２Ａに向かって）配設され、ほぼ均一な溝幅を有している。第１の二段目トレンチ４１２は、第１の一段目トレンチ４１１に連結され、更に深さ方向に向かってほぼ均一な溝幅を有している。第１の一段目トレンチ４１１及び第１の二段目トレンチ４１２は、いずれも製造プロセスにおいてリアクティブイオンエッチング（ＲＩＥ）法等の異方性エッチングにより形成され、溝幅に対して溝深さを大きく（アスペクト比を大きく）している。ここでは、第１の一段目トレンチ４１１の溝幅は第１の二段目トレンチ４１２の溝幅と同等に設定されているが、本発明においては、第１の一段目トレンチ４１１の溝幅は第１の二段目トレンチ４１２の溝幅に対して大きく設定してもよい。
【００２０】
第１の一段目トレンチ４１１は、第２の半導体領域５１の第１の一段目トレンチ４１１の内壁からの幅寸法を均一化し、この第２の半導体領域５１の側面を第１の半導体領域３の一主面３Ａから深さ方向に向かってフラットな形状に生成する機能を有する。第１の実施の形態において、第１の一段目トレンチ４１１は、溝幅を例えば０．４μm−０．６μmに設定し、溝深さを例えば１．０μm−１．４μmに設定される。第１の二段目トレンチ４１２は、溝幅を第１の一段目トレンチ４１１の溝幅とほぼ同一の寸法に設定し、溝深さを例えば０．６μm−１．０μmに設定される。
【００２１】
第２のトレンチ４２はパワートランジスタセルＴ１に隣り合って配列される他のパワートランジスタセルＴ２の縦型構造を構築する。第２のトレンチ４２の第２の一段目トレンチ４２１は第１のトレンチ４１の第１の一段目トレンチ４１１と同一構造並びに同一溝幅及び溝深さにより構成され、第２の二段目トレンチ４２２は第１の二段目トレンチ４１２と同一構造並びに同一溝幅及び溝深さにより構成されている。
【００２２】
第２の半導体領域５１は、パワートランジスタセルＴ１のｐ型ボディ領域（ｐ型ベース領域）として機能する。第２の半導体領域５１は、第１のトレンチ４１の第１の一段目トレンチ４１１の内壁において第１の半導体領域３に第２の導電型不純物（ここでは、ｐ型不純物）を導入しているので、第１の一段目トレンチ４１１の内壁を不純物の拡散の起点として等方的な拡散量（拡散距離）、特に等しい横方向拡散量を持って構成されている。つまり、第１の一段目トレンチ４１１の溝深さと同等の寸法において、第２の半導体領域５１の側面のフラットな寸法が維持される。換言すれば、第１の一段目トレンチ４１１の第１の半導体領域３の一主面３Ａ側の一端から、第１の一段目トレンチ４１１の第１の二段目トレンチ４１２に連結される他端まで、第２の半導体領域５１の側面のフラットな形状が維持されている（均一溝幅により形成されている）。
【００２３】
同様に、第３の半導体領域５２は、パワートランジスタセルＴ２のｐ型ボディ領域（ｐ型ベース領域）として機能する。第３の半導体領域５２は、第２のトレンチ４２の第２の一段目トレンチ４２１の内壁において第１の半導体領域３に第２の導電型不純物を導入しているので、第２の一段目トレンチ４２１の内壁を不純物の拡散の起点として等方的な拡散量（拡散距離）、特に等しい横方向拡散量を持って構成されている。つまり、第２の一段目トレンチ４２１の溝深さと同等の寸法において、第３の半導体領域５２の側面のフラットな寸法が維持される。換言すれば、第２の一段目トレンチ４２１の第１の半導体領域３の一主面３Ａ側の一端から、第２の一段目トレンチ４２１の第２の二段目トレンチ４２２に連結される他端まで、第３の半導体領域５２の側面のフラットな形状が維持されている（均一溝幅により形成されている）。
【００２４】
第２の半導体領域５１は、例えば１０17atoms／ｃｍ3−１０18atoms／cm3の不純物密度に設定される。第１の半導体領域３の不純物密度等の条件によって変動し、必ずしもこれらの数値に限定されるものではないが、第２の半導体領域５１の幅は例えば０．４μm−０．６μmに設定され、第２の半導体領域５１の第１の半導体領域３の一主面３Ａからの深さ（ｐｎ接合深さｘｊ）は第１の一段目トレンチ４１１の溝深さよりも深く第１の二段目トレンチ４１２の溝深さよりも浅い例えば１．２μm−１．６μmに設定される。第３の半導体領域５２の不純物密度、幅並びに深さは第２の半導体領域５１の不純物密度、幅並びに深さと同様である。また、第２の半導体領域５１の側面とそれに隣り合う第３の半導体領域５２の側面との間の離間距離は例えば０．２μm−０．４μmに設定され、この離間距離は第１の半導体領域３の一主面３Ａから第１の一段目トレンチ４１１及び第２の一段目トレンチ４２１の溝深さまで均一に維持される。
【００２５】
第４の半導体領域６１は、パワートランジスタセルＴ１のｎ型ソース領域（ｎ型エミッタ領域）として機能する。第４の半導体領域６１は図２に示すように例えば１０19atoms／ｃｍ3−１０20atoms／cm3の不純物密度に設定され、ｐｎ接合深さは例えば０．２μm−０．４μmに設定される。第５の半導体領域６２は、パワートランジスタセルＴ２のｎ型ソース領域（ｎ型エミッタ領域）として機能する。第５の半導体領域６２の不純物密度及びｐｎ接合深さは第４の半導体領域６１の不純物密度及びｐｎ接合深さと同様である。
【００２６】
第１のゲート絶縁膜７１は、第１のトレンチ４１の内壁、具体的には第１の一段目トレンチ４１１の内壁、第１の二段目トレンチ４１２の内壁及び底面に沿って配設されている。第１のゲート絶縁膜７１はパワートランジスタセルＴ１のゲート絶縁膜として機能し、この第１のゲート絶縁膜７１には例えばシリコン酸化膜が使用される。同様に、第２のゲート絶縁膜７２は、第２のトレンチ４２の内壁、具体的には第２の一段目トレンチ４２１の内壁、第２の二段目トレンチ４２２の内壁及び底面に沿って配設されている。第２のゲート絶縁膜７２はパワートランジスタセルＴ２のゲート絶縁膜として機能し、この第２のゲート絶縁膜７２には同様に例えばシリコン酸化膜が使用される。
【００２７】
第１のゲート電極８１はパワートランジスタセルＴ１のゲート電極として使用され、第２のゲート電極８２はパワートランジスタセルＴ２のゲート電極として使用される。第１のゲート電極８１、第２のゲート電極８２にはいずれも例えば抵抗値を減少する不純物がドープされたシリコン多結晶膜が使用される。
【００２８】
パワートランジスタセルＴ１は、第１の実施の形態において、前述の第１の半導体領域３、第１のトレンチ４１、第２の半導体領域５１、第４の半導体領域６１、第１のゲート絶縁膜７１、第１のゲート電極８１を備え、トレンチ構造を有する縦型の絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）である。ここで、ＩＧＦＥＴとは、第１のゲート絶縁膜７１を酸化膜とするＭＯＳＦＥＴ、第１のゲート絶縁膜７１を絶縁膜とするＭＩＳＦＥＴのいずれも含む意味において使用される。同様に、パワートランジスタセルＴ２は、前述の第１の半導体領域３、第２のトレンチ４２、第３の半導体領域５２、第５の半導体領域６２、第２のゲート絶縁膜７２、第２のゲート電極８２を備え、トレンチ構造を有する縦型のＩＧＦＥＴである。
【００２９】
図１にはパワートランジスタセルＴ１及びＴ２の２個のセルしか示していないが、実際にパワートランジスタセルＴ１の図１中左側、パワートランジスタセルＴ２の図１中右側にも、パワートランジスタセルＴ１とＴ２との関係を持つ複数のパワートランジスタセルＴｎが配列されている。そして、これらのパワートランジスタセルＴｎは電気的に並列に接続され、パワートランジスタＴが構築される。
【００３０】
電極９には、第１の実施の形態において、例えばアロイスパイクを防止するシリコンやエレクトロマイグレーションを防止する銅が添加されアルミニウム合金膜が使用される。電極９は、第２の半導体領域５１及び第３の半導体領域５２に接続され、ソース電極（又はエミッタ電極）として機能するとともに、第２の半導体領域５１と第３の半導体領域５２との間において第１の半導体領域３の一主面３Ａにショットキー接続され（ショットキー接触をなし）、ショットキーバリアダイオードＤを構築する。ショットキーバリアダイオードＤは、電極９をアノード電極として使用し、第１の半導体領域３をカソード電極として使用する。なお、電極９にショットキー接続をなす第１の半導体領域３の一主面３Ａの表面濃度（不純物密度）は例えば１０16atoms／ｃｍ3以下に、比抵抗値は例えば０．５Ω・ｃｍ以上に設定される。
【００３１】
電極１０上にはパッシベーション膜１０が配設されている。パッシベーション膜１０には例えばシリコン窒化膜又はポリイミド樹脂膜を実用的に使用することができる。
【００３２】
［半導体装置の電気的特性］
前述の第１の実施の形態に係る半導体装置１においては、以下の通り、順方向電圧（順方向耐圧又はソース−ドレイン間耐圧）Ｖｆ特性を改善しつつ、漏れ電流Ｉｄｓｓ特性を改善することができる。
【００３３】
図３は第１の実施の形態に係る半導体装置１をモデル化した断面構造を示す。これに対して、図４は、比較例１であり、隣り合うパワートランジスタセルＴ１、Ｔ２間にショットキーバリアダイオードを配設していない半導体装置をモデル化した断面構造を示す。図５は、比較例２であり、隣り合うパワートランジスタセルＴ１、Ｔ２間にショットキーバリアダイオードを配設しているものの、ドリフト層の表面から拡散によりｐ型ボディ領域が形成された半導体装置をモデル化した断面構造を示す。
【００３４】
図６は順方向電圧Ｖｆと順方向電流Ｉとの関係を示すグラフである。図６に示すように、図４に示す比較例１に対して、図３に示す第１の実施の形態に係る半導体装置１においては、ショットキーバリアダイオードＤを備えているので、順方向電圧Ｖｆを下げることができる。具体的には、常用範囲の２０Ａ−３０Ａにおいて、第１の実施の形態に係る半導体装置１の順方向電圧Ｖｆを比較例１に対して約１．０Ｖ−０．４Ｖ下げることができる。
【００３５】
図７は逆バイアス電圧（ソース−ドレイン間耐圧）ＢＶｄｓｓと漏れ電流Ｉｄｓｓとの関係を示すグラフである。図３に示す第１の実施の形態に係る半導体装置１においては、パワートランジスタセルＴ１の第２の半導体領域（ｐ型ボディ領域）５１の側面並びに隣り合うパワートランジスタセルＴ２の第３の半導体領域（ｐ型ボディ領域）５２の側面をフラットな形状にし、第１の半導体領域（ｎ型ドリフト層）３の一主面３Ａから深さ方向にフラットな形状を維持している。この結果、パワートランジスタセルＴ１及びＴ２のオフ時、第２の半導体領域５１の側面と第１の半導体領域３とのｐｎ接合界面から第１の半導体領域３側に延びる空乏層３１と、第３の半導体領域５２の側面と第１の半導体領域３とのｐｎ接合界面から第１の半導体領域３側に延びる空乏層３２との重なり合いが、第１の半導体領域３の一主面３Ａから深さ方向に増加する。この空乏層３１と３２とが重なり合った領域はショットキーバリアダイオードＤの領域に相当し、空乏層３１及び３２によって漏れ電流経路が遮断される。
【００３６】
図７に示すように、図５に示す比較例２に対して、第１の実施の形態に係る半導体装置１においては、漏れ電流Ｉｄｓｓを低減することができる。更に、第１の実施の形態に係る半導体装置１においては、第２の半導体領域５１及び第３の半導体領域５２の第１の半導体領域３の一主面３Ａから接合深さｘｊが０．５μm、０．７μm、０．８μm、０．９μmと順次増加し、第２の半導体領域５１及び第３の半導体領域５２の断面形状が矩形に近づくに従って、漏れ電流Ｉｄｓｓを更に減少することができる。
【００３７】
使用される回路構成によるが、一般的には待機電力を小さくし電力消費を抑えるために、漏れ電流Ｉｄｓｓは極力減少することが望ましい。例えば、交流−直流コンバータのスイッチング電源回路における主スイッチ素子として漏れ電流Ｉｄｓｓは１桁μＡ以内に設定するという要求があるが、第１の実施の形態に係る半導体装置１においては、図７に示すように、この要求をクリアすることができる。同一の用途で使用した場合、第１の実施の形態に係る半導体装置１においては、比較例２に比べて２０倍−３０倍の電力消費を抑えることができる。
【００３８】
ここで、漏れ電流Ｉｄｓｓを１桁μＡ以内に設定するには、図３に示すように、第２の半導体領域５１又は第３の半導体領域５２の均一幅Ｗの第１の半導体領域３の一主面３Ａからの深さ方向の長さＬｆを、第２の半導体領域５１又は第３の半導体領域５２の第１の半導体領域３の一主面３Ａからの接合深さＬａ（＝ｘｊ）の０．７倍以上に設定することが好ましい。
【００３９】
［半導体装置の製造方法］
前述の第１の実施の形態に係る半導体装置１の製造方法は以下の通りである。
【００４０】
まず、最初に第１の導電型を有する基板２の主面２Ａ上にそれよりも低不純物密度に設定された第１の導電型を有する第１の半導体領域３が形成される（図８参照。）。ここで、この製造プロセスの段階は前処理工程であり、基板２はダイシング工程前のウェーハ状態にある。
【００４１】
次に、第１の半導体領域３の一主面３Ａ上にマスク１１が形成される（図８参照。）。このマスク１１は第１のトレンチ４１の形成領域及び第２のトレンチ４２の形成領域に開口を有する。マスク１１には例えばシリコン酸化膜を使用することができる。
【００４２】
マスク１１をエッチングマスクとして使用し、マスク１１の開口から露出する第１の半導体領域３が一主面３Ａから深さ方向に向かってエッチングにより除去される（図８参照。）。この結果、第１のトレンチ４１の形成領域において第１の一段目トレンチ４１１が形成され、同一工程において、第２のトレンチ４２の形成領域において第２の一段目トレンチ４２１が形成される。エッチングには例えばＲＩＥ等の異方性エッチングが使用される。
【００４３】
図８に示すように、マスク１１をイオン注入マスクとして使用し、マスク１１の開口から露出する第１の一段目トレンチ４１１の内壁（及び底面）及び第２の一段目トレンチ４２１の内壁（及び底面）に沿った第１の半導体領域３の表面層に第２の導電型不純物５３が導入される。第２の導電型不純物５３は第１の実施の形態においてイオン注入法を使用して導入される（注入される）。第１の一段目トレンチ４１１の内壁及び第２の一段目トレンチ４２１の内壁に沿った第１の半導体領域３の表面層に第２の導電型不純物５３を導入するために、ウェーハを載置するテーブルの回転軸の軸方向に対してイオン注入方向に傾斜角度を有する斜めイオン注入法が使用される。なお、符号は特に付けないが、不純物の導入に伴う第１の半導体領域３の表面層のダメージを緩和するために、不純物の導入に先立ち、例えばシリコン酸化膜からなる薄い膜厚のバッファ膜が形成される。以下、このバッファ膜についての説明は省略する。
【００４４】
図９に示すように、マスク１１を再びエッチングマスクとして使用し、マスク１１の開口から露出する第１の一段目トレンチ４１１の底面及び第２の一段目トレンチ４２１の底面において第１の半導体領域３が更に深さ方向に向かってエッチングにより除去される。この結果、第１のトレンチ４１の形成領域において第１の一段目トレンチ４１１に連接された第１の二段目トレンチ４１２が形成され、この第１の一段目トレンチ４１１及び第１の二段目トレンチ４１２を有する第１のトレンチ４１が形成される。同一工程により、第２のトレンチ４２の形成領域において第２の一段目トレンチ４２１に連接された第２の二段目トレンチ４２２が形成され、この第２の一段目トレンチ４２１及び第２の二段目トレンチ４２２を有する第２のトレンチ４２が形成される。エッチングには例えばＲＩＥ等の異方性エッチングが使用される。
【００４５】
図１０に示すように、第１のトレンチ４１の第１の一段目トレンチ４１１の内壁及び第２のトレンチ４２の第２の一段目トレンチ４２１の内壁に沿って第１の半導体領域３の表面層に導入された第２の導電型不純物５３に活性化処理（ドライブイン拡散処理）が行われる。この結果、第１の一段目トレンチ４１１の内壁に沿ってこの内壁から均一幅を有する第２の半導体領域５１が形成されるとともに、第２の一段目トレンチ４２１の内壁に沿ってこの内壁から均一幅を有する第３の半導体領域５２が形成される。前述のように、第１の一段目トレンチ４１１の内壁を起点として等方的に第２の導電型不純物５３が拡散されるので、第２の半導体領域５１の側面は、第１の半導体領域３の一主面３Ａから深さ方向に向かってフラットな形状を持って形成される。同様に、第２の一段目トレンチ４２１の内壁を起点として等方的に第２の導電型不純物５３が拡散されるので、第３の半導体領域５２の側面は、第１の半導体領域３の一主面３Ａから深さ方向に向かってフラットな形状を持って形成される。
【００４６】
マスク１１が除去され、引き続き第１のトレンチ４１の第１の一段目トレンチ４１１の内壁、第１の二段目トレンチ４１２の内壁及び底面に沿って第２の半導体領域５１の表面及び第１の半導体領域３の表面が露出されるとともに、第２のトレンチ４２の第２の一段目トレンチ４２１の内壁、第２の二段目トレンチ４２２の内壁及び底面に沿って第３の半導体領域５２の表面及び第１の半導体領域３の表面が露出される（図１１参照。）。
【００４７】
引き続き、第１のトレンチ４１内の露出された第２の半導体領域５１の表面上及び第１の半導体領域３の表面上に第１のゲート絶縁膜７１が形成されるとともに、第２のトレンチ４２内の露出された第３の半導体領域５２の表面上及び第１の半導体領域３の表面上に第２のゲート絶縁膜７２が形成される（図１１参照。）。
【００４８】
図１１に示すように、第１のトレンチ４１の内部に第１のゲート絶縁膜７１を介して第１のゲート電極８１が形成されるとともに、第２のトレンチ４２の内部に第２のゲート電極７２を介して第２のゲート電極８２が形成される。第１のゲート電極８１及び第２のゲート電極８２には、例えばＣＶＤ法を使用して成膜されたシリコン多結晶膜が使用される。このシリコン多結晶膜は、成膜後にエッチングバック法を使用して余分な部分を除去し、第１のトレンチ４１、第２のトレンチ４２のそれぞれの内部に残される。第１のトレンチ４１の内部に残されたシリコン多結晶膜は第１のゲート電極８１として機能し、第２のトレンチ４２の内部に残されたシリコン多結晶膜は第２のゲート電極として機能する。なお、第４の半導体領域６１及び第５の半導体領域６２を形成するために、第１のゲート電極８１は第１のトレンチ４１の開口に満たない膜厚により形成され、第２のゲート電極８２は第２のトレンチ４２の開口に満たない膜厚により形成される。
【００４９】
次に、第１の半導体領域３の一主面３Ａ上にマスク１２が形成される（図１２参照。）。このマスク１２は第１のトレンチ４１の領域及び第２のトレンチ４２の領域に開口を有する。マスク１２には例えばフォトリソグラフィ技術を使用して形成されたレジスト膜を使用することができる。
【００５０】
図１２に示すように、マスク１２をイオン注入マスクとして使用し、マスク１２の開口から露出する第１の一段目トレンチ４１１の内壁に沿った第２の半導体領域５１の表面層及び第２の一段目トレンチ４２１の内壁に沿った第２の半導体領域５２の表面層に第１の導電型不純物６３が導入される。第１の導電型不純物６３は第１の実施の形態において斜めイオン注入法を使用して導入される。また、第１の導電型不純物６３は第１のゲート電極８１及び第２のゲート電極８２にも導入される。この後、マスク１２が除去され、引き続き活性化処理が行われ、第１の導電型不純物６３から第４の半導体領域６１及び第５の半導体領域６２が形成される（図１３参照。）。
【００５１】
第４の半導体領域６１が形成されると、パワートランジスタセルＴ１が完成し、第５の半導体領域６２が形成されると、パワートランジスタセルＴ２が完成する。つまり、パワートランジスタＴが実質的に完成する。
【００５２】
次に、符号は特に付けないが、第１の半導体領域３の一主面３Ａ上、第２の半導体領域５１上、第３の半導体領域５２上、第４の半導体領域６１上、第５の半導体領域６２上、第１のトレンチ４１の内部の第１のゲート電極８１上及び第２のトレンチ４２の内部の第２のゲート電極８２上に層間絶縁膜が形成される（図１３参照。）。そして、第２の半導体領域５１上、第３の半導体領域５２上、第４の半導体領域６１上、第５の半導体領域６２上のそれぞれの一部の領域において層間絶縁膜に開口（コンタクト孔）が形成される。同一工程において、第２の半導体領域５１とそれに隣り合う第３の半導体領域５２との間の第１の半導体領域３の一主面３Ａ上にも開口が形成される。
【００５３】
図１３に示すように、層間絶縁膜上にその開口を通して第２の半導体領域５１、第３の半導体領域５２、第４の半導体領域６１、第５の半導体領域６２のそれぞれに電気的に接続されるとともに、第２の半導体領域５１とそれに隣り合う第３の半導体領域５２との間の第１の半導体領域３の一主面３Ａにショットキー接続される電極９が形成される。電極９には、例えばスパッタリング法を使用して成膜されたアルミニウム合金膜を使用することができる。電極９が形成されると、第１の半導体領域３をアノード領域、電極９をカソード領域とするショットキーバリアダイオードＤが完成する。
【００５４】
この後、前述の図１に示すように、電極９上にパッシベーション膜１０が形成される。これら一連の製造工程が終了すると、第１の実施の形態に係る半導体装置１を製造することができる。
【００５５】
このように構成される第１の実施の形態に係る半導体装置１においては、パワートランジスタＴにショットキーバリアダイオードＤを内蔵して順方向電圧Ｖｆ特性を改善することができ、ショットキーバリアダイオードＤにおいて漏れ電流Ｉｄｓｓを改善することができる。
【００５６】
更に、第１の実施の形態に係る半導体装置１の製造方法においては、第１のトレンチ４１の第１の一段目トレンチ４１１を形成した後に、第１の一段目トレンチ４１１の内壁に沿った第１の半導体領域３に第２の導電型不純物５３を導入し、この第２の導電型不純物５３の横方向拡散を利用して第２の半導体領域２を形成し、第２のトレンチ４２の第２の一段目トレンチ４２１を形成した後に、第１の一段目トレンチ４１１の内壁に沿った第１の半導体領域３に第２の導電型不純物５３を導入し、この第２の導電型不純物５３の横方向拡散を利用して第２の半導体領域２を形成したので、第２の半導体領域５１の側面と第３の半導体領域５２の側面とを第１の半導体領域３の一主面３Ａから深さ方向に向かってフラットな形状にすることができる。
【００５７】
（第２の実施の形態）
本発明の第２の実施の形態は、前述の第１の実施の形態に係る半導体装置１において、ショットキーバリアダイオードＤの特性を変えた例を説明するものである。
【００５８】
図１４に示すように、第２の実施の形態に係る半導体装置１は、パワートランジスタセルＴ１の第２の半導体領域５１とそれに隣り合うパワートランジスタセルＴ２の第３の半導体領域５２との間のショットキーバリアダイオードＤのカソード電極側の領域において、第１の半導体領域３の一主面３Ａ側の不純物密度に対してそれよりも内部側の不純物密度を高く設定している。つまり、第１の半導体領域３の一主面３Ａから若干深い領域に、第１の導電型を有し第１の半導体領域３の不純物密度に比べて高い不純物密度を有する第６の半導体領域３５が配設されている。
【００５９】
このように構成される第２の実施の形態に係る半導体装置１においては、ショットキーバリアダイオードＤのカソード電極側の電流経路の抵抗値を減少することができるので、より一層順方向電圧Ｖｆ特性を改善することができる。
【００６０】
（その他の実施の形態）
上記のように、本発明を第１の実施の形態及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。例えば、本発明は、トレンチ構造を有するＩＧＢＴ（insulated gate bipolar transistor）を搭載した電力用半導体装置及びその製造方法に適用することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１の実施の形態に係る半導体装置の要部断面図である。
【図２】図１に示す半導体装置をモデル化した概略断面図である。
【図３】第１の実施の形態に係る比較例１の半導体装置をモデル化した概略断面図である。
【図４】第１の実施の形態に係る比較例２の半導体装置をモデル化した概略断面図である。
【図５】第１の実施の形態に係る半導体装置の順方向電圧と順方向電流との関係を示すグラフである。
【図６】第１の実施の形態に係る半導体装置の逆バイアス電圧と漏れ電流との関係を示すグラフである。
【図７】第１の実施の形態に係る半導体装置の製造方法を説明する第１の工程断面図である。
【図８】第２の工程断面図である。
【図９】第３の工程断面図である。
【図１０】第４の工程断面図である。
【図１１】第５の工程断面図である。
【図１２】第６の工程断面図である。
【図１３】本発明の第２の実施の形態に係る半導体装置の要部断面図である。
【符号の説明】
【００６２】
１…半導体装置
２…基板
３…第１の半導体領域
３Ａ…一主面
３１、３２…空乏層
３５…第６の半導体領域
４１…第１のトレンチ
４１１…第１の一段目トレンチ
４１２…第１の二段目トレンチ
４２…第２のトレンチ
４２１…第２の一段目トレンチ
４２２…第２の二段目トレンチ
５１…第２の半導体領域
５２…第３の半導体領域
６１…第４の半導体領域
６２…第５の半導体領域
７１…第１のゲート絶縁膜
７２…第２のゲート絶縁膜
８１…第１のゲート電極
８２…第２のゲート電極
９…電極
Ｔ…パワートランジスタ
Ｔ１、Ｔ２…パワートランジスタセル
Ｄ…ショットキーバリアダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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