(57)【要約】【課題】利得の線形性を保つ増幅装置を提供する。【解決手段】ステップ的に利得を変更可能である第1増幅部（91〜97）と、第1増幅部（91〜97）に直列に接続され、ステップ的に利得を変更可能である第2増幅部99と、第1増幅部（91〜97）および第2増幅部99の利得設定を制御する利得制御部100と、を備える。第1増幅部（91〜97）は、入力信号を所望レベルに増幅するために必要な利得レンジの間でステップ的に利得が可変である。第2増幅部99は、第1増幅部よりも狭い利得レンジの間でステップ的に利得が可変である。利得制御部100は、第2増幅部を第1増幅部よりも優先的に使用して利得設定の変更を行う。【選択図】図１
2010245666.tif 000002
【特許請求の範囲】
【請求項１】
レベルが変化する入力信号を所定の所望レベルに増幅して出力する増幅装置であって、
ステップ的に利得を変更可能である第1増幅部と、
前記第1増幅部に直列に接続され、ステップ的に利得を変更可能である第2増幅部と、
前記第1増幅部および前記第2増幅部の利得設定を制御する利得制御部と、を備え、
前記第1増幅部は、前記入力信号を前記所望レベルに増幅するために必要な利得レンジの間でステップ的に利得が可変であり、
前記第2増幅部は、前記第1増幅部よりも狭い利得レンジの間でステップ的に利得が可変であり、
前記利得制御部は、前記第2増幅部を前記第1増幅部よりも優先的に使用して利得設定の変更を行う
ことを特徴とする増幅装置。
【請求項２】
請求項1に記載の増幅装置において、
前記第2増幅部の利得ステップは、前記第1増幅部の利得ステップと同じかまたは小さい
ことを特徴とする増幅装置。
【請求項３】
請求項1または請求項2に記載の増幅装置の制御方法であって、
前記利得制御部は、
前記利得制御部は、前記第1増幅部を制御する第1制御信号と前記第2増幅部を制御する第2制御信号とを出力し、
増幅装置の利得設定を変化させる際に、前記第2増幅部を優先的に使用し、
所望の利得設定への変更時に、変更後の第2制御信号の信号値が当該第2制御信号の上限値と下限値との間に入ると判断した場合は、前記第1制御信号の信号値を保持して前記第2制御信号を更新し、
所望の利得設定への変更時に、前記第2制御信号がオーバーフローまたはアンダーフローする場合、前記第2制御信号の信号値を保持し、前記第1制御信号を更新する
ことを特徴とする増幅装置の制御方法。
【請求項４】
請求項1または請求項2に記載の増幅装置の制御方法であって、
前記利得制御部は、
前記利得制御部は、前記第1増幅部を制御する第1制御信号と前記第2増幅部を制御する第2制御信号とを出力し、
増幅装置の利得設定を変化させる際に、前記第2増幅部を優先的に使用し、
所望の利得設定への変更時に、変更後の第2制御信号の信号値が当該第2制御信号の上限値と下限値との間に入ると判断した場合は、前記第1制御信号の信号値を保持して前記第2制御信号を更新し、
所望の利得設定への変更時に、前記第2制御信号がオーバーフローまたはアンダーフローする場合、前記第2制御信号の信号値を予め定められた所定値に設定し、前記第1制御信号を更新する
ことを特徴とする増幅装置の制御方法。
【請求項５】
請求項4に記載の増幅装置の制御方法において、
前記第2制御信号の信号値の予め定められた所定値は、前記第2増幅部を利得レンジの中間値に設定する値である
ことを特徴とする増幅装置の制御方法。
【請求項６】
請求項4に記載の増幅装置の制御方法において、
前記第2制御信号の信号値の予め定められた所定値は、
増幅装置の利得を上げる場合には、前記第2増幅部を利得レンジの最大値に設定する値であり、
増幅装置の利得を下げる場合には、前記第2増幅部を利得レンジの最小値に設定する値である
ことを特徴とする増幅装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅装置およびその制御方法に関する。
【背景技術】
【０００２】
デジタルテレビ用の中間周波数（以下IFという）方式受信装置11の一般的構成を図11に示す。アンテナ（不図示）で受信されたRF信号は入力端子1に入力され、低雑音増幅器（Low Noise Amplifier；以下LNAという）2で増幅された後、ダウンコンバージョンミキサ3でダウンコンバージョンされる。
ここで、ローカル信号入力端子4からダウンコンバージョンミキサ3に入力されるローカル信号は、所望RF信号のキャリア周波数より中間周波数だけ高い周波数に設定する。
【０００３】
ダウンコンバージョンミキサ3から出力されるIF信号は、チャネル選択のためのローパスフィルタ（以下LPFという）5、利得可変増幅器6およびアナログ／ディジタルコンバータ（以下ADCという）7を通して、ディジタル信号に変換される。変換されたディジタル信号は、IQミキサ8で信号周波数IQにダウンコンバージョンされ、ベースバンド信号処理部（BB）9で処理される。
また、ゲイン設定部10は、処理された結果のうち受信信号のタイムスロット、ビットエラーレートデータおよび受信強度等に基づき、適宜、LNA 2、利得可変増幅器6の利得を制御する。
【０００４】
以上述べたIF方式受信装置では、チャネル信号以外の成分を濾波する前にIF信号へのダウンコンバージョンが行われる。そのため、妨害波の存在などを考慮すると、ダウンコンバージョンミキサ3よりも前段で充分な利得を稼ぐことができない。従ってダウンコンバージョン後のIFの所望波の強度は基本的に弱い。
この強度の弱い所望波がADC7のダイナミックレンジに適合するように利得可変増幅器6の利得を設定する必要がある。
このとき利得可変増幅器6に要求される特性として、可変利得範囲が広いこと、入力ダイナミックレンジが広いことが挙げられる。
【０００５】
ここで、利得可変増幅器6には以下の2種類のタイプが良く知られている。
1つは、利得を制御電圧に対して連続的に変化させるValuable Gain Amplifierタイプ（以下VGAと呼ぶ）である。
もう1つは、利得をロジック制御でステップ状に変化させるProgrammable Gain Amplifierタイプ（以下PGAと呼ぶ）である。
【０００６】
VGAの代表回路を図12に示す。
図12に示す回路は、トランジスタQ1とQ2とからの信号電流をトランジスタQ3、Q4と、トランジスタQ5、Q6とに分流するとともに、その分流比が制御電圧にしたがって変化し、利得を変化させる。
図12の回路方式では、トランジスタの特性そのもので利得を制御するので、温度による利得特性変化やトランジスタの製造ばらつきを考慮した設計が必要である。
また入力信号レベルが大きいと出力信号の歪みが大きくなってしまうことや、利得が稼ぎにくく最大出力レベルが小さいことなどの欠点がある。
【０００７】
PGAの代表回路を図13に示す。
図13に示す回路では、オペアンプの反転増幅回路を縦続接続することにより利得を得ている。
初段の増幅器A1の利得は、入力抵抗R11と帰還抵抗R12、R13の比で決定される。
たとえばR12＝R11、R13＝39.81×R11とする。そして、利得切換スイッチS11がR12側に接続した場合、R12／R11＝1となる。すると、増幅器A1による利得は0dBとなる。また、切換スイッチS11がR13側に接続した場合、R13／R11＝39.81となる。すると、増幅器A1による利得は32dBとなる。よって、増幅器A1は、利得切換スイッチS11の設定によって利得を0dBと32dBとに切り替え可能な利得切換増幅器となる。
【０００８】
上記に示したようにオペアンプ単体の利得が十分に大きいならば、増幅回路の利得は入力抵抗と帰還抵抗の比のみで決定する。
【０００９】
オペアンプ以外のPGAとして図14に差増増幅器を使用した回路を示す。
この回路の利得は、
（R1×（R2＋2×R3）／（R2×2×R3）
となる。
【００１０】
ゆえに、差動増幅器の利得は抵抗比のみで設定することができる。
現在の半導体製造技術を用いれば、同一IC内での抵抗比の誤差は数％未満が可能であるため、図13、図14の増幅回路は安定的な利得を得られる。また図13、図14の回路構成は帰還回路となっているため歪み特性が良く、利得設定によらず最大出力レベルはほぼ一定となる特徴がある。
【００１１】
図13において、初段の増幅器A1と同様に2段目の増幅器A2をオペアンプA21、入力抵抗R21、帰還抵抗R22、R23、利得切換スイッチS21で構成し、3段目の増幅器A3をオペアンプA31、入力抵抗R31、帰還抵抗R32、R33、利得切換スイッチS31で構成する。4段目以降も同様に構成する。
このとき、各増幅器（A1、A2・・）の増幅利得を1dBから2のn乗倍（n＝1〜6）の利得になるようにそれぞれの帰還抵抗を設定する。すると、利得切換スイッチS11〜S61を選択制御することにより、増幅装置全体の利得を1dBから64dBまで1dBステップで離散的に設定することができる。
【００１２】
上記に述べた例からもわかるようにPGA型の増幅器の利得は抵抗比で設定することができる。
しかし、実際の回路には帰還抵抗やエミッタ抵抗に接続されている利得切換スイッチのオン抵抗（Rs）が含まれている。
図13において、実際の回路には、R12´＝R12＋Rs11、R13´＝R13＋Rs11となるスイッチのオン抵抗がある。同様に、図14において、エミッタに接続されている抵抗R3´＝R3＋Rs÷2となるスイッチのオン抵抗が含まれる。
【００１３】
このようなスイッチのオン抵抗は、温度やバイアス条件、製造ばらつきによって数分の一から数十倍に変動する。増幅利得が小さい場合はスイッチのオン抵抗は帰還抵抗やエミッタ抵抗に比べて十分に小さいので問題にはならない。
しかし増幅利得が大きい場合は帰還抵抗やエミッタ抵抗が小さくなるので利得に影響を与え、設計どおりの利得を得られない場合がある。
【００１４】
ここで、本明細書における制御データと設定利得とについて説明する。
本明細書では、利得小となる制御設定を"0"、利得大となる制御設定を"1"と定義する。
例えば、図15において、A=0101111と表記されているものは増幅器51と増幅器53は利得小の設定、増幅器52と増幅器54〜57は利得大の設定であることを示す。
図15において、各増幅器51〜57の増幅利得を0.5dBから2のn乗倍（n＝1〜7）の利得になるように設定し、増幅器51〜57を直列に接続する。
図15において、0dBと32dBとで利得切換ができる2ステート増幅器51については、0／（32＋α）dBと記載している。これは、増幅器51は利得が大きいため、スイッチ抵抗などの影響を強く受けやすく、設定値（ここでは32dB）からのずれが比較的顕著に現れることを明示したものである。
【００１５】
図13や図15に示す従来型のPGA可変利得増幅装置では、各増幅器単体を構成する素子の特性やレイアウト起因のよる利得誤差が生じやすい。
これらの利得誤差は、利得設定がA=0111111からA=1000000に変化するような全ビット反転時に影響が顕著に現れる。
図16は、増幅装置全体の利得設定を徐々に大きくしていく場合の利得を示す図である。
図17は、図16中において全ビット反転時の利得変化を拡大して示す図である。
【００１６】
図16に示すように増幅装置全体の利得設定を徐々に大きくしていくとき、蓄積された利得誤差の大きさがPGAの利得ステップに対して無視できない大きさになると、図17に示すように増幅装置全体の利得変化の線形性を保つことができなくなる。
図17では、31.5dB（A＝0111111）から32dB（A=1000000）に利得設定を変更する場合において、増幅器51が有するずれαが利得ステップに対して無視できないほどであり、0.5dBの利得調整がうまくできない。さらに、これ以降、ずれαを含んだ非線形な特性カーブを描くことになる。
また全ビット反転以外の場合でも、A=0011111からA=0100000のように、ある程度以上の桁数が反転するケースでも同様の問題が生じる。
【００１７】
利得変化の線形性がない場合、所望の利得が得られないので、利得制御回路は最適利得を得ようとして利得の上げ下げ制御を繰り返すこととなる。そのため信号レベルが安定せず、信号処理が不可となってしまう。ゆえにPGA型の可変利得増幅装置では信号処理が不可にならないよう、利得の線形性を保つ回路方式が必要となる。
【００１８】
ここで、従来技術として、特開平11-251851号公報（特許文献1）に開示の技術を例に挙げる。
特許文献1に開示される利得制御アンプは、図13、図15と同様に複数の増幅器を縦続接続した構成を採用している。
ただし、設定利得が利得切換スイッチのオン抵抗の影響を受けないように各増幅器を図18に示す回路構成としている。これにより、並列接続された二つのアンプの動作・不動作を切り換えることによって利得を制御することとし、オペアンプの負帰還ラインを切り替えるスイッチを排除した構成としている。
【００１９】
図18の回路構成およびその動作について説明する。
図18において、トランジスタQ9、Q10のエミッタが、定電流源用トランジスタQ18のコレクタに接続されて第1の差動増幅器81が構成される。トランジスタQ11、Q12のエミッタが定電流源用のトランジスタQ20のコレクタに接続されて第2の差動増幅器82が構成される。入力信号は入力端子から抵抗R4、R5を介してトランジスタQ9、Q12のベースに供給される。トランジスタQ9、Q12のコレクタがトランジスタQ13のコレクタに接続され、トランジスタQ10、Q11のコレクタがトランジスタQ14のコレクタに接続される。
【００２０】
トランジスタQ13、Q14はトランジスタQ13を入力側とし、かつ、電源ラインを基準電位点としてカレントミラー回路83を構成している。
この時R4=R5とすると、差動アンプ81、82は入力信号および出力信号に対して並列接続したことになる。
【００２１】
トランジスタQ10、Q11、Q14のコレクタ出力がドライブ回路を通じて出力用のトランジスタQ15、Q16のベースに供給される。トランジスタQ15、Q16はプッシュプル接続されて出力信号が取り出される。また、出力端子とトランジスタQ9、Q12のベースとの間に負帰還用の抵抗R6、R7が接続されている。
【００２２】
2つの差動増幅器81、82の動作・不動作を切り換え制御するための切り換え回路がカレントミラー回路84と85で構成される。トランジスタQ17〜Q19により、トランジスタQ17を入力側とし、かつ、接地を基準電位点としてカレントミラー回路84が構成されている。トランジスタQ17のベースが利得制御端子に接続される。
また、トランジスタQ20、Q21により、トランジスタQ21を入力側とし、かつ、接地を基準電位点とするカレントミラー回路85が構成されている。トランジスタQ21に抵抗R8を通じて所定の大きさの電流が供給されるとともに、トランジスタQ19のコレクタがトランジスタQ21に接続される。
【００２３】
以上の構成において利得制御端子が"H"の時にはトランジスタQ17がオンになるので、トランジスタQ18がオンになり、トランジスタQ17、Q18がトランジスタQ18を定電流源とする差動増幅器81として動作する。
一方、トランジスタQ17がオンの時には、トランジスタQ19もオンになるので、トランジスタQ20はオフとなり、トランジスタQ11、Q12は差動増幅器82として動作しない。
このときの利得は抵抗R6と抵抗R4の比で決まる。
【００２４】
利得制御端子が"L"レベルの時には、トランジスタQ17がオフとなるので、トランジスタQ18がオフになり、トランジスタQ9、Q10は差動増幅器81として動作しない。
一方、トランジスタQ17がオフのときは、トランジスタQ19もオフになるので、トランジスタQ20がオンとなる。これにより、トランジスタQ11、Q12はトランジスタQ20を定電流源とする差動増幅器82として動作する。この時の利得は抵抗R5と抵抗R7の比で決まる。
【００２５】
また、増幅装置全体の利得の線形性を保つ方法として、利得変化に重なりをもたせる事と制御の工夫とを組み合わせる方法が考えられる。
各増幅器の利得設定に増幅器間で重なりを持たせ、図19に示すように、利得が小から大に変化するときはGain upのライン、利得が大から小に変化するときはGain downのラインの利得設定となるように利得制御にヒステリシスを持たせることで、増幅装置全体の利得は線形性を保つことができる。
図19では、全ビット反転（A＝0111111→A＝1000000）を挟むところで増幅器の利得設定に重なりを持たせている。
このような利得設定の重なりを他のビット反転の箇所（例えば、A＝0011111→A＝0100000）でも設定しておく。
しかし、この方法は利得の重なりが増えるにしたがって所望の可変利得範囲を得るために増幅器の段数を増やす必要がある。これはチップ面積の拡大、消費電流の増加となってしまう問題点がある。
【００２６】
また、特開2003−158435号公報（特許文献2）には、増幅装置に必要とされる入力ダイナミックレンジを狭くして増幅装置の利得線形性を確保するとともに、設計の複雑さや高コストを回避するための構成が開示されている。
特許文献2では、信号の入力端子と可変利得アンプとの間に可変減衰器を設けている。そして、利得調整の際に、可変利得アンプだけでなく、この可変減衰器も同時に制御する。これにより、可変利得アンプの利得可変幅を抑えるとともに、可変減衰器以降の周辺回路のダイナミックレンジを狭くして線形性調整などの設計を簡易にしている。
さらに、特許文献2では、可変利得アンプの利得を制御するにあたって、利得粗調整制御信号と、この利得粗調整制御信号をフィードバック制御によって微調整する利得微調整制御信号と、を使用し、セレクタを使って選択するとしている。
【００２７】
また、特開2002−353756号公報（特許文献3）には、AGCアンプのAGC特性カーブを線形補間によって補ってゲイン制御を行うことが記載されている。
ただし、AGC特性が急なカーブを描く場合には線形補間にも限界があり、また、大きな利得を得るために複数のAGCアンプを調整するには非常に手間がかかる。
そこで、複数のAGCアンプのそれぞれのAGC特性に基づいた線形補間テーブルを作成する際に、あるAGCアンプのゲインの過不足分を補正するように他のAGCアンプの線形補間テーブルを構成する。
たとえば、第1AGCアンプと第2AGCアンプとを実際に組み合わせ、実際に送信電力値（出力電力値）を測定しながら、互いのアナログ的なバラつきを吸収するように調整制御してDACコードを求める。
これにより、AGCアンプのゲイン−コントロール電圧特性が急なカーブを描くような領域にも近似性が高まり、その結果AGCアンプのダイナミックレンジを有効に使うことができる。
【先行技術文献】
【特許文献】
【００２８】
【特許文献１】特開平11-251851号公報
【特許文献２】特開2003−158435号公報
【特許文献３】特開2002−353756号公報
【発明の概要】
【発明が解決しようとする課題】
【００２９】
確かに、図18に示した特許文献1の構成であればスイッチ抵抗の影響がないので、各増幅器（オペアンプ）の利得は設計通りとでき、増幅装置全体としての利得の線形性を保つことができる。
しかしながら、特許文献1の回路構成では各増幅器を構成する差動増幅器の数がそれぞれ2倍となってしまうため、チップ面積が大きくなってしまう。
【００３０】
また、可変減衰器によって信号を減衰させてしまう特許文献2の構成は、入力信号が十分に強度を持っている場合には適用できるが、もともと弱い入力信号を大きく増幅させるような目的では適用できない問題がある。
また、粗調整信号の他に、フィードバック制御による微調整信号を生成して可変利得アンプを微調整するとしているが、可変利得アンプ自体に設計値からの誤差が含まれていた場合には、どんなに微調整しても所望の利得に設定することはできず、最悪の場合にはフィードバック制御が発振して制御不能に陥ることになる。
【００３１】
また、特許文献3の構成では、複数（二つ以上）のAGCアンプのそれぞれの特性を事前評価し、さらに、組み合わせた状態で実際に線形性を保持するようにコントロール電圧を調整して求めなければならない。あまりに作業量がおおく、また、調整も困難である。さらに、このような作業を現物ごとに行うことはおよそ無理である。
【課題を解決するための手段】
【００３２】
本発明の増幅装置は、レベルが変化する入力信号を所定の所望レベルに増幅して出力する増幅装置であって、ステップ的に利得を変更可能である第1増幅部と、前記第1増幅部に直列に接続され、ステップ的に利得を変更可能である第2増幅部と、前記第1増幅部および前記第2増幅部の利得設定を制御する利得制御部と、を備え、前記第1増幅部は、前記入力信号を前記所望レベルに増幅するために必要な利得レンジの間でステップ的に利得が可変であり、前記第2増幅部は、前記第1増幅部よりも狭い利得レンジの間でステップ的に利得が可変であり、前記利得制御部は、前記第2増幅部を前記第1増幅部よりも優先的に使用して利得設定の変更を行うことを特徴とする。
【発明の効果】
【００３３】
このような構成において、第1増幅部に加えて、利得レンジが狭い第2増幅部を備えている。この第2増幅部は、利得レンジを狭く設計している。ゆえに、第2増幅部は、利得切換スイッチのオン抵抗や製造ばらつきやチップレイアウト起因による利得ずれが小さいようにできる。そして、増幅装置の利得変更にあたっては、設計値からのずれが小さい第2増幅部を優先的に使用することにより、利得レンジが大きいことによってずれ分が大きい第1増幅部による利得変更の頻度を減らし、増幅装置全体の利得の線形性を保つ効果がある。
【図面の簡単な説明】
【００３４】
【図１】本発明の第1実施形態の構成を示す図。
【図２】第1実施形態において、利得制御部の動作手順を示すフローチャート。
【図３】従来例の回路構成（図15）で動作したときの時間変化に対する増幅装置の利得変化の一例を示す図。
【図４】第1実施形態の回路構成で動作したときの時間変化に対する増幅装置の利得変化の一例を示す図。
【図５】第1実施形態の具体的な動作例および効果を説明するための図。
【図６】第1実施形態の具体的な動作例および効果を説明するための図。
【図７】従来回路において、全ビット反転時にロジック回路のスキューの影響が発生する場合を例示した図。
【図８】第1実施形態の回路構成において、ロジック回路のスキューが発生した場合を例示した図。
【図９】第2実施形態における利得制御部の動作手順を示すフローチャート。
【図１０】第3実施形態における利得制御部の動作手順を示すフローチャート。
【図１１】デジタルテレビ用の中間周波数方式受信装置の一般的構成を示す図。
【図１２】VGAの代表回路を示す図。
【図１３】PGAの代表回路を示す図。
【図１４】PGAとして差増増幅器を使用した回路を示す図。
【図１５】2ステート増幅器51〜57を縦続接続した増幅装置を示す図。
【図１６】背景技術の説明において、増幅装置の利得設定を徐々に大きくしていく場合の利得変化を示す図。
【図１７】図16中における全ビット反転時の利得変化を拡大して示す図。
【図１８】特許文献1に開示されている増幅器の回路構成を示す図。
【図１９】背景技術において、各増幅器の利得設定に増幅器間で重なりを持たせた場合を示す図。
【発明を実施するための形態】
【００３５】
以下、図面を参照して本発明の実施の形態について説明する。
（第1実施形態）
図1に本発明の第1実施形態の構成を示す。
第1実施形態として、最小0dBから最大63.5dBまで0.5dB刻みで利得設定が可能な回路構成を示す。
第1実施形態に係る増幅装置90は、7つの2ステート増幅器91〜97と、補正用増幅器99と、利得制御部100と、を備える。
7つの2ステート増幅器91〜97は、次のような利得切換設定となっている。
すなわち、
0dBと32dBとで利得切換ができる2ステート増幅器91、
0dBと16dBとで利得切換ができる2ステート増幅器92、
0dBと8dBとで利得切換ができる2ステート増幅器93、
0dBと4dBとで利得切換ができる2ステート増幅器94、
0dBと2dBとで利得切換ができる2ステート増幅器95、
0dBと1dBとで利得切換ができる2ステート増幅器96、
0dBと0.5dBとで利得切換ができる2ステート増幅器97、
である。
【００３６】
ここで、図1において、0dBと32dBとで利得切換ができる2ステート増幅器91については、0／（32＋α）dBと記載している。増幅器91は利得が大きいため、スイッチ抵抗などの影響を強く受けやすく、設定値（ここでは32dB）からのずれが比較的顕著に現れることを明示したものである。
【００３７】
ここに、増幅器91〜97によって、ステップ的に利得を変更可能である第1増幅部が構成されている。そして、この第1増幅部は、入力信号を所望レベルに増幅するために必要な利得レンジを有し、かつ、必要な増幅ステップ間隔でステップ的に利得が可変である。
【００３８】
補正用増幅器99は、0dBから3.5dBまで0.5dBステップで利得切換できる8ステート増幅器である。
補正用増幅器99の設定利得のレンジは第１増幅部より小さく、利得の最大値も第1増幅部よりも小さく、利得を決める抵抗値に対して切換スイッチのオン抵抗Rsは十分に小さい。ゆえに補正用増幅器99の利得は精度良く設定することが可能となっている。また、第１増幅部（増幅器91〜97）による利得可変ステップと補正用増幅器99による利得可変ステップとは同じになっている。
【００３９】
ここに、補正用増幅器99により、第2増幅部が構成されている。
【００４０】
2ステート増幅器91〜97と補正用増幅器99とは、縦続接続されている。
【００４１】
なお、本実施形態では、第1増幅部（増幅器91〜97）による利得可変ステップと補正用増幅器99による利得可変ステップとが同じになっている場合を例にして説明するが、補正用増幅器（第2増幅部）の利得ステップは、第1増幅部（増幅器91〜97）の利得ステップと同じか小さくすることが好ましい。
また、第1増幅部（増幅器91〜97）を0dBから最大63.5dBまで0.5dB刻みで７ビットとし、補正用増幅器（第2増幅部）99を0dBから3.5dBまで0.5dBステップで3ビットとして説明するが、第1増幅部（91〜97）としては、増幅装置90として必要な利得レンジおよびステップに応じて適宜設定されるものである。
また、補正用増幅器（第2増幅部）99の利得レンジは、設計値からのずれが大きくならない範囲で適宜設定されるものである。
【００４２】
利得制御部100は、2ステート増幅器91〜97の利得を制御する利得設定ロジック回路101と、補正用増幅器99の利得を制御する補正ロジック回路102と、で構成されている。
ここで、利得設定ロジック回路101から出力される利得制御信号をAで表わす。
ここに、Aは7ビットの制御信号である（A＝（A1、A2、A3、A4、A5、A6、A7））。
また、補正ロジック回路102から出力される利得制御信号をBで表わす。
ここに、Bは3ビットの制御信号である（B＝（B1、B2、B3））。
補正ロジック回路102における利得制御信号Bと利得設定との関係は表1に示す設定とする。
初期状態として、利得制御信号Aは任意の値、利得制御信号Bは利得可変範囲の中心（B=100）に設定する。
【００４３】
【表１】
2010245666.tif 000003
【００４４】
なお、本第1実施形態では、利得設定ロジック回路101からの利得制御信号Aは7ビットとし、補正ロジック回路102からの利得制御信号Bは3ビットとしているが、利得制御信号Aおよび利得制御信号Bは増幅器（91−97、99）に求められる可変利得範囲と利得ステップとに応じて任意に設定できることはもちろんである。
【００４５】
図示しないアンテナで受信された信号は、入力端子から入力され、増幅装置90を介して所望の信号レベルに増幅され出力端子から出力される。
通常、アンテナから入力されたテレビ信号の強度は外乱の影響により常に変動している。
ゆえに増幅装置90は、後段のADC（不図示）に入力されるベースバンド信号が常に一定強度になるよう利得設定の変更を行う。
【００４６】
利得設定の変更時において、利得制御部100は、図2に示すフローチャートに従って動作する。
利得制御部100は、利得設定制御信号を受けて、増幅器91〜97、99の利得設定の変更を行うか否かを判断し（ST100）、利得の変更を行う場合（ST100：YES）、次のように制御信号A、Bの更新を行う。
このとき、利得制御部100は、補正用増幅器99による利得変更を優先的に行う。すなわち、利得制御部100は、現在の利得設定から利得を変更した場合に補正用増幅器99に与える利得制御信号Bがオーバーフローするか否かを判断する（ST110）。
【００４７】
利得変更しても利得制御信号Bがオーバーフローしない場合（ST110：YES）、続いて、利得変更した場合に利得制御信号Bがアンダーフローするか否かを判断する（ST120）。
利得変更しても利得制御信号Bがアンダーフローしない場合（ST120：YES）、増幅器91〜97に与える制御信号Aのデータはそのまま保持し（ST130）、補正ロジック回路102からの制御信号Bのデータを更新して補正用増幅器99の利得設定を変更することで増幅装置90の利得設定を行う。
【００４８】
一方、所望の利得設定に対して利得制御信号Bの値がオーバーフローあるいはアンダーフローとなるならば（ST110、ST120：NO）、所望の利得設定に対して制御信号Aのデータが最適になるよう更新する（ST160）。
このとき制御信号Bのデータは保持し（ST150）、補正用増幅器99の利得設定を変更せずに増幅装置90の利得設定を行う。
【００４９】
このような構成を備える第1実施形態の動作および効果を従来技術（図15）との対比によって説明する。
まず、図3は、従来例の回路構成（図15）で動作したときの時間変化に対する増幅装置の利得変化の一例を示す図である。
アンテナから入力されたテレビ信号レベルの強弱を一定レベルで出力させるため、図15の増幅器51〜57の利得設定変更を頻繁に行っている。
この時、全ビット反転を超える利得設定では全ビット反転することが必要になる。
図15の例でいうと、31.5dBから32dBに利得設定を変更する場合には全ビット反転が必要になる。
ここで、利得設定がA=0111111からA=1000000に変化するような全ビット反転時には、各増幅器がもつ設計値からのずれが顕著に影響する。すると、制御の線形性を保つことが難しくなるため、発振したり制御不能に陥りやすくなってしまう。
【００５０】
これに対し、図4は、本第1実施形態の増幅装置90の回路構成で動作したときの時間変化に対する増幅装置の利得変化の一例を示す図である。
図4では、増幅装置90全体の利得を示すラインLABと、利得設定ロジック回路101によって制御される増幅器91〜97による利得を示すラインLAと、を示している。
図4のラインLAに示されるように、所望の利得に対して利得設定ロジック回路101で制御する増幅器91〜97の動作回数は従来例より少なくなっている。そして、補正ロジック回路102で制御する補正用増幅器99のみを動作させることにより、従来例で全ビット反転が必要となる利得設定に対しても、全ビット反転せずに所望の利得を得ることができる（ラインLAB参照）。
この時、補正用増幅器99は設定利得が小さいので、利得を決める抵抗値に対して切換スイッチのオン抵抗Rsは十分に小さい。
ゆえに補正用増幅器99の利得は精度良く設定することが可能である。
【００５１】
このように第１実施形態によれば、まとまった桁数のビット反転回数を非常に少なくすることができる。これにより、まとまった桁数のビット反転時に問題となる設計値からのずれの影響が小さくなる。したがって、線形制御性を保つために必要とされていた増幅器の利得設定の重なりや、大きなチップ面積、大きな消費電流等の問題を回避することができる。
【００５２】
さらに、図5、図6を参照して、本第1実施形態の具体的な動作例および効果を説明する。
ここで、増幅器91の利得が設計値に対してαdB大きくなっているとする。
また、この具体例では、次回の所望の利得が現在の合成利得（A＝0111111、B＝100）よりも0.5dB高くなった場合を考える。
【００５３】
このとき、単純に利得設計値に基づいて制御するとすると、全ビット反転を行ってA＝1000000すればよいとも考えられる。
しかし、増幅器91の利得は設計値に対してαdB高くなっているので、単純に全ビット反転を行ってしまうと増幅器91が設計値からのずれとして持つαdB分が顕著に影響する（図6中の従来方式を参照）。
特に、増幅器91の設定利得が大きい分、スイッチ抵抗などが大いに影響し、ずれαdBは無視できない大きさである。したがって、全ビット反転では所望の利得を大きく超えてしまうため、利得の下げ、上げを繰り返し行う発振状態に陥ることもあり、さらには制御不能に陥る危険もある。このように、単純な全ビット反転では所望の利得に対して設定不可となる。
【００５４】
この点、本第1実施形態では、図5および図6に示すように、増幅器91〜97までの合成利得を保持(A=0111111)し、補正制御ロジック回路102をB=100からB=101に変化させることで利得補正用増幅器99の利得を0.5dB上げる。
すると、増幅装置90は、所望の利得設定を実現することができる。
【００５５】
なお、補正用増幅器99は、増幅器92〜97が有する利得ずれに対しても同様の動作を行うので増幅装置90の利得は線形性を保つことができる。すなわち、増幅器92〜97が設定利得からずれを含んでいた場合には、そのずれ分を補正するように補正用増幅器99で正確な微調整を行うことができ、増幅装置90全体の利得としては線形性を保たせることができる。
【００５６】
また、本第1実施形態によれば、A=0111111からA=1000000に変化する全ビット反転時において信号波形の乱れを抑えることができる効果もある。
図15に示す従来例では、A=0111111からA=1000000に変化するような全ビット反転時において、ロジック回路のスキューの影響により瞬間的に最大増幅設定(A=1111111)あるいは最小増幅設定(A=0000000)の状態が生じる場合がある。
入力端子には常にベースバンド信号が入力されているので、増幅器の遅延の影響によって乱れた波形となり、出力信号の精度が劣化してしまう。
ここで、図7は、A=0111111からA=1000000に変化するような全ビット反転時において、ロジック回路のスキューの影響により瞬間的に最大増幅設定(A=1111111)となる場合を例示した図である。
増幅器52から57の反転切替が遅延した場合、または、増幅器51の切り替えが早かった場合、最大増幅設定(A=1111111)となる重なり時間が生じる。
すると、最大増幅設定(A=1111111)となる重なり時間では信号が最大の増幅を受けてしまい、出力信号波形が大きく乱れてしまう。
【００５７】
この点、本第1実施形態では、補正ロジック回路102の値を変更して補正用増幅器99のみ動作させるので、ロジック回路のスキューによる利得変化の影響は少なく、ベースバンド信号は図8に示すように精度が劣化しにくい特徴がある。
たとえば、図8に示すように、補正ロジック回路102の値を変更して補正用増幅器99のみ動作させる場合、補正用増幅器99の動作が所定の切り替えタイミングT2よりも早いタイミングであるT1で切り替わったとしても、重なり時間（T1−T2）の間の利得ずれが0.5dBあるだけで、出力信号の波形に対する影響は微々たるものである。
このように、本第1実施形態では、全ビット反転等のある程度のまとまった桁数の反転回数を極めて少なくできるので、論理遅延等があったとしてもその影響を極めて小さくすることができる。
【００５８】
（第2実施形態）
次に、本発明の第2実施形態について説明する。
第2実施形態の基本的構成は第1実施形態に同様であるが、第2実施形態では、増幅器91〜97（第1増幅部）の利得を変更する場合には補正用増幅器99の利得を所定の設定値に戻すことに特徴を有する。
図9は、第2実施形態における利得制御部の動作手順を示すフローチャートである。
初期設定として、補正ロジック回路102からの利得制御信号BをB＝100に設定する（ST90）。
なお、利得設定ロジック回路101からの利得制御信号Aについては、任意の値でよい。
【００５９】
所望の利得設定に対して利得制御信号Bの値がオーバーフローおよびアンダーフローしないならば（ST110、ST120：YES）、増幅器91〜97に与える制御信号Aのデータはそのまま保持し（ST130）、補正ロジック回路102からの制御信号Bのデータを更新して補正用増幅器99の利得設定を変更することで増幅装置90の利得設定を行う。
この点は、前記第1実施形態と同じである。
【００６０】
ここで、所望の利得設定に対して利得制御信号Bの値がオーバーフローあるいはアンダーフローとなるならば（ST110、ST120：NO）、所望の利得設定に対して制御信号Aのデータが最適になるよう更新する（ST160）。
このとき、本第2実施形態では、制御信号Bのデータを初期設定に戻す。すなわち、補正ロジック回路102からの利得制御信号BをB＝100に戻す。
【００６１】
このように第2実施形態では、補正ロジック回路102からの利得制御信号Bを所定値に戻し、補正用増幅器99の利得を所定値に設定するステップを制御ループの中に組み込んでいる。
これにより、次回の利得設定時に補正用増幅器99を用いて調整できる利得変化範囲を設定することができる。例えば上記に説明したように、B=100に戻す（ST151）とするならば、補正用増幅器99の利得変化範囲は上下おなじ範囲となる。
ここで、たとえば、B＝111やB＝110の状態で保持されたままになっていた場合に増幅装置90の利得を上に変更しようとすると、Bの値がオーバーフローしてしまう可能性が高くなる。すると、増幅器91〜97による利得変更に頼るしかなく、0.5dBや1dB程度の調整でも増幅器91〜97の全ビット反転が発生する可能性が高くなってしまう。
この点、第2実施形態によれば、補正用増幅器99によって利得調整できる範囲を確保しておくことができる。
したがって、増幅装置90の利得変更をAの全ビット反転だけで調整しなければならい事態をますます少なくすることができる。
【００６２】
ここで、第2実施形態の変形例として、B＝100に再設定することに代えて、B=000に再設定するようにしてもよい。
B＝000に再設定するようにすると、利得を上げる方向にのみ補正用増幅器99の利得変化範囲を設定することができる。
または、B=111に再設定するようにしてもよい。
B＝111に再設定するようにすると、利得を下げる方向にのみ補正用増幅器99の利得変化範囲を設定することができる。
なお、Bの再設定値は、増幅装置90の用途や増幅器91〜97の特性に応じて適宜設定されるものである。
【００６３】
（第3実施形態）
次に、本発明の第3実施形態について説明する。
第3実施形態の基本的構成は第1実施形態に同様であるが、第3実施形態では、増幅器91〜97（第1増幅部）の利得を変更する場合に、補正用増幅器99の利得を最大値または最小値に変更することに特徴を有する。
図10は、第3実施形態における利得制御部100の動作手順を示すフローチャートである。
所望の利得設定に対して利得制御信号Bの値がオーバーフローおよびアンダーフローしないならば（ST110、ST120：YES）、増幅器91〜97に与える制御信号Aのデータはそのまま保持し（ST130）、補正ロジック回路102からの制御信号Bのデータを更新して補正用増幅器99の利得設定を変更することで増幅装置90の利得設定を行う。
この点は、前記第1実施形態と同じである。
【００６４】
ここで、所望の利得設定に対して利得制御信号Bの値がオーバーフローあるいはアンダーフローとなるならば（ST110、ST120：NO）、所望の利得設定に対して制御信号Aのデータが最適になるよう更新する（ST160）。
このとき、本第3実施形態では、利得の変更方向に応じて制御信号Bのデータを設定変更する。すなわち、増幅器91〜97による利得を上げる方向への変更である場合（ST152：YES）、補正用増幅器99の利得を最大利得に設定する（ST153）。すなわち、B＝111にする。
逆に、増幅器91〜97による利得を下げる方向への変更である場合（ST152：NO）、Bの値を最小利得に設定にする（ST154）。すなわち、B＝000にする。
【００６５】
このように第3実施形態では、増幅器91〜97の利得を上げるときには、補正用増幅器99を最大利得にし、補正用増幅器99による下げ方向の調整可能範囲を確保する。
これにより、増幅器91〜97の誤差によって所望利得からずれて上がり過ぎた分を補正用増幅器99によって迅速に下げ方向に補正できる能力を確実に確保することができる。
また、増幅器91〜97の利得を下げるときには、補正用増幅器99を最小利得にし、補正用増幅器99による上げ方向の調整可能範囲を確保する。
これにより、増幅器91〜97の誤差によって所望利得からずれて下がり過ぎた分を補正用増幅器99によって迅速に上げ方向に補正できる能力を確実に確保することができる。
このような構成によれば、増幅器91〜97が有する誤差分を補正用増幅器99によって迅速に確実に補正調整することができる。
したがって、線形制御性を保つために必要とされていた増幅器の利得設定の重なりや、大きなチップ面積、大きな消費電流等の問題を回避することができる。
【００６６】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００６７】
1…入力端子、2…LNA、3…ダウンコンバージョンミキサ、4…ローカル信号入力端子、5…LPF、6…利得可変増幅器、7…ADC、8…IQミキサ、9…ベースバンド信号処理部（BB）、10…ゲイン設定部、11…受信装置、51〜57…増幅器、81、82…差動増幅器、83、84、85…カレントミラー回路、90…増幅装置、91〜97…増幅器、99…補正用増幅器、100…利得制御部、101…利得設定ロジック回路、102…補正ロジック回路。
【図１】
2010245666.tif 000004
【図２】
2010245666.tif 000005
【図３】
2010245666.tif 000006
【図４】
2010245666.tif 000007
【図５】
2010245666.tif 000008
【図６】
2010245666.tif 000009
【図７】
2010245666.tif 000010
【図８】
2010245666.tif 000011
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2010245666.tif 000019
【図１７】
2010245666.tif 000020
【図１８】
2010245666.tif 000021
【図１９】
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