(57)【要約】【課題】効率の低下を抑制しつつ小型化を達成することが可能な半導体モジュールおよび当該半導体モジュールを構成する半導体装置を提供する。【解決手段】第１の半導体装置１０および第２の半導体装置２０は、導電体からなる回路板２と、回路板２の主面２Ａに形成された第１の搭載領域２１上に配置されたＦＥＴ３と、回路板２の主面２Ａに形成され、第１の搭載領域２１とは離れた第２の搭載領域２２上に配置されたＳＢＤ４とを備えている。そして、回路板２の第１の搭載領域２１と第２の搭載領域２２との間には、回路板２の厚みが小さくなった領域である溝部５が形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
導電体からなる回路板と、
前記回路板の主面に形成された第１の搭載領域上に配置された電界効果トランジスタと、
前記回路板の主面に形成され、前記第１の搭載領域とは離れた第２の搭載領域上に配置されたショットキーバリアダイオードとを備え、
前記回路板の前記第１の搭載領域と前記第２の搭載領域との間には、前記回路板の厚みが小さくなった領域である溝部が形成されている、半導体装置。
【請求項２】
前記溝部には、前記回路板を構成する導電体よりも熱伝導率の小さい材料からなる断熱部材が配置されている、請求項１に記載の半導体装置。
【請求項３】
前記電界効果トランジスタは炭化珪素からなる半導体層を含み、
前記ショットキーバリアダイオードは窒化ガリウムからなる半導体層を含んでいる、請求項１または２に記載の半導体装置。
【請求項４】
絶縁体からなる絶縁基板と、
前記絶縁基板の主面に形成された第１の領域上に配置された第１の半導体装置と、
前記絶縁基板の主面に形成され、前記第１の領域とは離れた第２の領域上に配置された第２の半導体装置と、
前記第１の領域と前記第２の領域との間に配置された端子部とを備え、
前記第１の半導体装置および前記第２の半導体装置の少なくともいずれか一方は、請求項１〜３のいずれか１項に記載の半導体装置であり、
前記第１の半導体装置および前記第２の半導体装置の少なくともいずれか一方は、前記端子部と電気的に接続されている、半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体モジュールに関し、より特定的には、電界効果トランジスタとショットキーバリアダイオードとを備えた半導体装置および半導体モジュールに関するものである。
【背景技術】
【０００２】
半導体モジュールにおいては、複数の半導体素子が回路内の所定の位置に搭載され、それらが電気的に接続されることにより、特定の機能を発揮する。たとえば、パワー半導体モジュールであるインバータは、スイッチング素子としての電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）や絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ；ＩＧＢＴ）と整流素子としてのダイオードとが組み合わされて構成される。そして、スイッチング素子のスイッチング機能により、入力された直流電流の向きを周期的に変化させ、直流電流を交流電流に変換する機能を果たすことができる（たとえば特許文献１および２参照）。
【特許文献１】特開２００７−１４２０７３号公報
【特許文献２】特開２００６−１００６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
以下、従来のインバータについて説明する。図１２は、従来の３相インバータの一例を示す概略平面図である。図１２を参照して、従来の３相インバータ１００は、放熱板１０９と、放熱板１０９上に配置された絶縁体からなる絶縁基板１０６と、絶縁基板１０６上に配置された回路板１０２と、回路板１０２上に隣接して搭載されたダイオード１０４およびＦＥＴ１０３とを備えている。また、３相インバータ１００は、絶縁基板１０６上に配置され、プラス側端子に対応するＰ端子１６１およびマイナス側端子に対応するＮ端子１６２と、Ｕ、Ｖ、およびＷの３相にそれぞれに対応するＵ端子１５１、Ｖ端子１５２およびＷ端子１５３とを備えている。そして、半導体素子であるダイオード１０４およびＦＥＴ１０３、端子であるＰ端子１６１、Ｎ端子１６２、Ｕ端子１５１、Ｖ端子１５２およびＷ端子１５３は、所望の回路を構成するように、配線１０７により電気的に接続されている。
【０００４】
この３相インバータ１００は、Ｕ端子１５１、Ｖ端子１５２およびＷ端子１５３のそれぞれに対応するＦＥＴ１０３のスイッチングを繰り返すことにより、入力された直流電流を交流電流に変換するとともに、Ｕ端子１５１、Ｖ端子１５２およびＷ端子１５３のそれぞれに対応するＦＥＴ１０３のスイッチングのタイミングを所定の時間ずらすことにより、３つの異なった位相を含む３相の交流電流を出力することができる。
【０００５】
ここで、上記半導体素子であるダイオードとしては、たとえば損失の小さいショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ；ＳＢＤ）を採用することができる。
【０００６】
一方、近年、パワー半導体モジュールなどの半導体モジュールは、性能の向上だけでなく、小型化も求められる傾向にある。そのため、上述の３相インバータ１００においては、同一の回路板１０２上に搭載されるＦＥＴ１０３とダイオード１０４とをできる限り近接して配置することが望ましい。しかしながら、３相インバータ１００を動作させた場合、ＦＥＴ１０３が発熱し、この熱が回路板１０２を介してダイオード１０４に伝達される。ここで、ダイオード１０４としてＳＢＤが採用された場合、ＳＢＤは多数キャリアデバイスであり、オン抵抗の温度係数が正の値を有するため、伝達された熱によりオン抵抗が上昇する。その結果、３相インバータ１００の効率が低下するという問題が生じる。
【０００７】
これに対し、ＦＥＴ１０３を搭載する回路板１０２とダイオード１０４を搭載する回路板１０２とを分離することにより、ＦＥＴ１０３において発生した熱がダイオード１０４に伝達されることを回避するという対策が有効であるとも考えられる。しかし、この場合、分離された回路板１０２を別途電気的に接続する必要があるため、配線用のパッドを絶縁基板上に形成する必要が生じる。ここで、パワー半導体モジュールである３相インバータ１００は大電流を取り扱う場合が多いため、配線用のパッドと回路板１０２とを接続する導線（たとえばアルミニウム製ワイヤー）が多数本必要であり、配線用のパッドの面積もこれに応じて大きくする必要がある。その結果、３相インバータ１００の小型化が妨げられることとなる。このように、従来の半導体モジュールでは、効率の低下を抑制しつつ小型化を達成することが難しいという問題があった。
【０００８】
そこで、本発明の目的は、効率の低下を抑制しつつ小型化を達成することが可能な半導体モジュールおよび当該半導体モジュールを構成する半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明に従った半導体装置は、導電体からなる回路板と、回路板の主面に形成された第１の搭載領域上に配置された電界効果トランジスタ（ＦＥＴ）と、回路板の主面に形成され、上記第１の搭載領域とは離れた第２の搭載領域上に配置されたショットキーバリアダイオード（ＳＢＤ）とを備えている。そして、回路板の第１の搭載領域と第２の搭載領域との間には、回路板の厚みが小さくなった領域である溝部が形成されている。
【００１０】
本発明の半導体装置においては、ＦＥＴが搭載される第１の搭載領域とＳＢＤが搭載される第２の搭載領域との間に溝部が形成されている。これにより、ＦＥＴからＳＢＤへの熱の伝達が抑制される。その結果、ＦＥＴとＳＢＤとを同一の回路板上において近接して配置しても、温度上昇によるＳＢＤのオン抵抗の上昇を抑制することができる。したがって、本発明の半導体装置を用いて半導体モジュールを構成することにより、効率の低下を抑制しつつ小型化を達成することが可能な半導体モジュールを提供することができる。
【００１１】
上記半導体装置においては、溝部には、回路板を構成する導電体よりも熱伝導率の小さい材料からなる断熱部材が配置されていてもよい。
【００１２】
これにより、ＦＥＴが搭載される第１の搭載領域とＳＢＤが搭載される第２の搭載領域との間の熱の伝達を確実に抑制し、温度上昇によるＳＢＤのオン抵抗の上昇を有効に抑制することができる。
【００１３】
ここで、上記断熱部材は空気よりも熱伝導率の小さい材料からなることが、より好ましい。上記溝部が空洞状態の場合、すなわち上記溝部の内部に空気が存在している場合、当該空気により、第１の搭載領域から第２の搭載領域への熱の伝達が抑制される。したがって、上記断熱部材が空気よりも熱伝導率の小さい材料からなることにより、上記溝部が空洞状態の場合よりもさらに、温度上昇によるＳＢＤのオン抵抗の上昇を抑制することができる。また、上記断熱部材は、上記溝部に配置されていればよく、その配置の態様は特に制限されないが、溝部の少なくとも一部を充填するように断熱部材が配置されることが好ましい。これにより、第１の搭載領域から第２の搭載領域への熱の伝達を一層有効に抑制することができる。第１の搭載領域から第２の搭載領域への熱の伝達をより確実に抑制するためには、上記溝部は上記断熱部材によりその全体が充填されていることが好ましい。
【００１４】
上記半導体装置において好ましくは、電界効果トランジスタは炭化珪素（ＳｉＣ）からなる半導体層を含み、ショットキーバリアダイオードは窒化ガリウム（ＧａＮ）からなる半導体層を含んでいる。
【００１５】
従来の珪素（Ｓｉ）からなる半導体層を含む半導体素子に比べて、Ｓｉよりもバンドギャップが大きい半導体であるワイドバンドギャップ半導体からなる半導体層を含む半導体素子は、低損失化を達成することができる。そのため、上記ＦＥＴ、ＳＢＤなどの半導体素子は、ワイドバンドギャップ半導体からなる半導体層を含むことが好ましい。ここで、代表的なワイドバンドギャップ半導体として、ＳｉＣ、ＧａＮなどを挙げることができる。このうち、ＧａＮはＳｉＣに比べて、材料の物性上、低損失な半導体素子を構成することができる。しかし、ＧａＮからなる半導体層上には、良質な絶縁膜を形成することが難しいという問題がある。そのため、ＧａＮからなる半導体層を含む酸化膜電界効果トランジスタ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）などのＦＥＴの製造は容易ではない。そのため、ＦＥＴがＳｉＣからなる半導体層を含み、ＳＢＤがＧａＮからなる半導体層を含むことにより、高効率な半導体モジュールを構成することが可能となる。
【００１６】
本発明に従った半導体モジュールは、絶縁体からなる絶縁基板と、絶縁基板の主面に形成された第１の領域上に配置された第１の半導体装置と、絶縁基板の主面に形成され、第１の領域とは離れた第２の領域上に配置された第２の半導体装置と、第１の領域と第２の領域との間に配置された端子部とを備えている。そして、第１の半導体装置および第２の半導体装置の少なくともいずれか一方は、上記本発明の半導体装置である。さらに、第１の半導体装置および第２の半導体装置の少なくともいずれか一方は、上記端子部と電気的に接続されている。
【００１７】
本発明の半導体モジュールは、上記本発明の半導体装置を備えている。これにより、半導体モジュールの効率の低下を抑制しつつ小型化を達成することができる。さらに、本発明の半導体モジュールは、第１の半導体装置が配置される第１の領域と第２の半導体装置が配置される第２の領域との間に端子部が配置され、当該端子部と上記第１の半導体装置および第２の半導体装置の少なくともいずれか一方とが電気的に接続されている。これにより、上記端子部に接続された半導体装置において発生した熱が、端子部に伝達されて排出されるため、半導体装置に含まれる半導体素子の温度上昇に伴う効率低下が抑制される。以上のように、本発明の半導体モジュールによれば、効率の低下を抑制しつつ小型化を達成することが可能な半導体モジュールを提供することができる。
【発明の効果】
【００１８】
以上の説明から明らかなように、本発明の半導体装置および半導体モジュールによれば、効率の低下を抑制しつつ小型化を達成することが可能な半導体モジュールおよび当該半導体モジュールを構成する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
【００２０】
（実施の形態１）
図１は、本発明の一実施の形態である実施の形態１における半導体モジュールの構成を示す概略平面図である。また、図２は、図１の線分ＩＩ−ＩＩに沿う概略断面図である。まず、図１および図２を参照して、実施の形態１における半導体モジュールおよび半導体装置について説明する。
【００２１】
図１および図２を参照して、実施の形態１における半導体モジュールとしての３相インバータ１は、絶縁体からなる絶縁基板６と、絶縁基板６の主面６Ａに形成された第１の領域６３上に配置された第１の半導体装置１０と、絶縁基板６の主面６Ａに形成され、第１の領域６３とは離れた第２の領域６４上に配置された第２の半導体装置２０と、主面６Ａの第１の領域６３および第２の領域６４とは離れた領域上に配置されたプラス側端子に対応するＰ端子６１およびマイナス側端子に対応するＮ端子６２と、Ｕ、Ｖ、およびＷの３相にそれぞれに対応するＵ端子５１、Ｖ端子５２およびＷ端子５３とを備えている。さらに、３相インバータ１は、絶縁基板６において、第１の半導体装置１０および第２の半導体装置２０が配置される側の主面６Ａとは反対側の主面６Ｂ上に接触して配置された金属板８と、金属板８の絶縁基板６とは反対側の主面上に接触して配置された放熱板９とを備えている。
【００２２】
第１の半導体装置１０および第２の半導体装置２０は、それぞれ導電体からなる回路板２と、回路板２の主面２Ａ上に隣接して配置された複数の（３つの）ＦＥＴ３および複数の（３つの）ＳＢＤ４とを備えている。そして、回路板２のＦＥＴ３が搭載された領域とＳＢＤ４が搭載された領域との間には、回路板２の厚みが小さくなった領域である溝部５が形成されている。この溝部５は、回路板２の主面２Ａに沿って、一方の端部から他方の端部に至るように、直線状に形成されている。そして、半導体素子であるＳＢＤ４およびＦＥＴ３、端子であるＰ端子６１、Ｎ端子６２、Ｕ端子５１、Ｖ端子５２およびＷ端子５３は、所望のインバータの回路を構成するように、配線７により電気的に接続されている。
【００２３】
ここで、放熱板９は、熱伝導率の高い素材である金属、たとえば銅（Ｃｕ）、銅合金、アルミニウム（Ａｌ）などからなり、ヒートシンクとして機能する。金属板８は、絶縁基板６の主面６Ａ上において回路板２が配置される位置に対応する主面６Ｂ上に配置される。これにより、金属板８は、絶縁基板６の反りを抑制するとともに、第１の半導体装置１０および第２の半導体装置２０において発生した熱を放熱板９に伝達する機能を果たす。なお、金属板８は、たとえば銅、銅合金、アルミニウムなどの熱伝導率の高い金属からなっている。
【００２４】
また、絶縁基板６は、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（アルミナ；Ａｌ２Ｏ３）、窒化ケイ素（Ｓｉ３Ｎ４）などの絶縁体からなっており、絶縁性を確保しつつ、第１の半導体装置１０および第２の半導体装置２０等を保持する機能を有している。回路板２は、たとえば銅、銅合金、アルミニウムなどからなっており、導電性を確保しつつＳＢＤ４およびＦＥＴ３を保持する機能を有している。さらに、ＦＥＴ３は、ＳｉＣからなる半導体層を含むＳｉＣ−ＦＥＴである。また、ＳＢＤは、ＧａＮからなる半導体層を含むＧａＮ−ＳＢＤである。
【００２５】
すなわち、実施の形態１における半導体装置としての第１の半導体装置１０および第２の半導体装置２０は、導電体からなる回路板２と、回路板２の主面２Ａに形成された第１の搭載領域２１上に配置されたＦＥＴ３と、回路板２の主面２Ａに形成され、第１の搭載領域２１とは離れた第２の搭載領域２２上に配置されたＳＢＤ４とを備えている。そして、回路板２の第１の搭載領域２１と第２の搭載領域２２との間には、回路板２の厚みが小さくなった領域である溝部５が形成されている。
【００２６】
また、実施の形態１における半導体モジュールとしての３相インバータ１は、絶縁体からなる絶縁基板６と、絶縁基板６の主面６Ａに形成された第１の領域６３上に配置された第１の半導体装置１０と、絶縁基板６の主面６Ａに形成され、第１の領域とは離れた第２の領域６４上に配置された第２の半導体装置２０と、第１の領域６３と第２の領域６４との間に配置された端子部としてのＵ端子５１、Ｖ端子５２およびＷ端子５３とを備えている。そして、第１の半導体装置１０および第２の半導体装置２０は、Ｕ端子５１、Ｖ端子５２およびＷ端子５３と電気的に接続されている。
【００２７】
実施の形態１における３相インバータ１は、Ｕ端子５１、Ｖ端子５２およびＷ端子５３のそれぞれに対応するＦＥＴ３のスイッチングを繰り返すことにより、入力された直流電流を交流電流に変換するとともに、Ｕ端子５１、Ｖ端子５２およびＷ端子５３のそれぞれに対応するＦＥＴ３のスイッチングのタイミングを所定の時間ずらすことにより、３つの異なった位相を含む３相の交流電流を出力することができる。
【００２８】
ここで、実施の形態１における第１の半導体装置１０および第２の半導体装置２０においては、回路板２のＦＥＴ３が搭載される第１の搭載領域２１とＳＢＤ４が搭載される第２の搭載領域２２との間に溝部５が形成されている。これにより、ＦＥＴ３からＳＢＤ４への熱の伝達が抑制されている。その結果、ＦＥＴ３とＳＢＤ４とを同一の回路板２上において近接して配置しても、温度上昇によるＳＢＤ４のオン抵抗の上昇を抑制することが可能となっている。また、ＦＥＴ３およびＳＢＤ４に、それぞれ低損失な素子であるＳｉＣ−ＦＥＴおよびＧａＮ−ＳＢＤを採用することで、高い効率を確保することが可能となっている。
【００２９】
そして、本実施の形態における３相インバータ１は、上記本実施の形態における第１の半導体装置１０および第２の半導体装置２０を備えているため、効率の低下を抑制しつつ小型化を達成することが可能となっている。さらに、３相インバータ１は、第１の半導体装置１０が配置される第１の領域６３と第２の半導体装置２０が配置される第２の領域６４との間にＵ端子５１、Ｖ端子５２およびＷ端子５３が配置され、これらと第１の半導体装置１０および第２の半導体装置２０とが電気的に接続されている。そのため、３相インバータ１の動作により発生した熱が、Ｕ端子５１、Ｖ端子５２およびＷ端子５３に伝達されて排出されるため、ＳＢＤ４の温度上昇に伴う効率低下が抑制されている。特に、本実施の形態においては、発熱量の大きいＦＥＴ３が配線７によりＦＥＴ３の近傍に配置されたＵ端子５１、Ｖ端子５２またはＷ端子５３と接続されているため、ＦＥＴ３において発生した熱がＳＢＤ４に伝達される前に効率よく外部に排出される。さらに、本実施の形態においては、溝部５により分断されて形成された回路板２の領域のそれぞれが、隣接して配置されたＰ端子６１、Ｎ端子６２、Ｕ端子５１、Ｖ端子５２およびＷ端子５３の少なくともいずれか１つと接続されている。そのため、第１の半導体装置１０および第２の半導体装置２０において発生した熱が、効率よく外部に排出される。その結果、本実施の形態における３相インバータ１は、効率の低下を抑制しつつ小型化を達成することができる。
【００３０】
なお、本実施の形態においては、回路板２に溝部５が形成されることにより配線抵抗が上昇するとも考えられる。ここで、たとえば回路板２として厚さ１ｍｍ、幅５ｍｍの銅板を採用し、当該銅板に幅２ｍｍ、深さ０．９ｍｍの溝部５を形成した場合を想定し、銅の電気抵抗率を１．６７×１０６Ωｃｍとして抵抗値を算出すると、溝部５が形成される幅２ｍｍの銅板の抵抗値は６．７×１０−６Ωから６．７×１０−５Ωへと変化する。つまり、溝部５を形成することにより、当該領域の回路板２の抵抗値は１０倍に上昇する。しかし、この抵抗値に対してＦＥＴ３およびＳＢＤ４の素子抵抗は３桁以上も高い。そのため、溝部５の形成による配線抵抗の上昇は、３相インバータ１の効率にはほとんど影響を与えない。
【００３１】
また、溝部５の形状は、特に限定されるものではないが、ＦＥＴ３が搭載された第１の搭載領域２１とＳＢＤ４が搭載された第２の搭載領域２２との電気的な接続状態に与える影響を抑制する観点から、溝部５の深さと幅とで決定できる抵抗値が、素子抵抗の１％以下となるように溝部５の形状が決定されることが好ましく、０．１％以下となるように決定されることがより好ましい。
【００３２】
次に、実施の形態１における半導体装置および半導体モジュールの製造方法として、上記３相インバータ１の製造方法について説明する。図３は、実施の形態１における半導体装置および半導体モジュールの製造方法の概略を示すフローチャートである。また、図４〜図８は、実施の形態１における半導体装置および半導体モジュールの製造方法を説明するための概略断面図である。なお、図４〜図８は、上記図２に対応する断面を示している。
【００３３】
図３を参照して、実施の形態１における半導体装置および半導体モジュールの製造方法においては、まず、工程（Ｓ１０）として絶縁基板準備工程が実施される。具体的には、図４を参照して、Ａｌ２Ｏ３、ＡｌＮなどのセラミックスからなり、平板状の形状を有する絶縁基板６が準備される。
【００３４】
次に、工程（Ｓ２０）として、金属板接合工程が実施される。具体的には、工程（Ｓ１０）において準備された絶縁基板６の主面６ＡにＣｕ、Ｃｕ合金などの導電性の高い金属からなり、平板状の形状を有する回路板２が配置され、接合される。また、工程（Ｓ２０）においては、回路板２が接合された絶縁基板６の主面６Ａとは反対側の主面６Ｂに、回路板２と同様の材料および形状を有する金属板８が、回路板２が接合された位置に対応するように配置され、接合される。これにより、絶縁基板６の反りが抑制されるとともに、放熱板９（図２参照）への熱の伝達を確保することができる。
【００３５】
次に、工程（Ｓ３０）として、溝部形成工程が実施される。具体的には、図５を参照して、まず回路板２が接合された側の絶縁基板６の主面６Ａおよび回路板２の主面２Ａに、レジストが塗布されることによりマスク層９１が形成される。次に、マスク層９１に対して露光および現像が実施されることにより、溝部５を形成すべき回路板２の領域に対応する開口９１Ａが、マスク層９１に形成される。そして、開口９１Ａが形成されたマスク層９１をマスクとし、たとえば塩化第二鉄（ＦｅＣｌ３）などを用いたウェットエッチングにより、回路板２に所望の形状を有する溝部５が形成される。その後、マスク層９１が除去されることにより、工程（Ｓ３０）は完了する。
【００３６】
次に、図３を参照して、工程（Ｓ４０）として、端子形成工程が実施される。具体的には、図６を参照して、回路板２が接合された側の絶縁基板６の主面６Ａ上に、Ｕ端子５１などの端子が形成される。ここで、図６においてはＵ端子５１のみが図示されているが、この工程（Ｓ４０）においては、図１に示すように、Ｐ端子６１、Ｎ端子６２、Ｕ端子５１、Ｖ端子５２およびＷ端子５３が絶縁基板６の主面６Ａ上に形成される。これらの端子は、たとえば複数の配線７を接続可能な程度の主面の面積を有するＣｕ板を、主面６Ａ上の所望の位置に接合することにより形成することができる。
【００３７】
次に、工程（Ｓ５０）として半導体素子搭載工程が実施される。具体的には、図７を参照して、回路板２の主面２Ａにおいて溝部５が形成された領域以外の領域である第１の搭載領域２１上にＳｉＣ−ＦＥＴであるＦＥＴ３が搭載される。また、溝部５から見て第１の搭載領域２１とは反対側の主面２Ａの領域である第２の搭載領域２２上にＧａＮ−ＳＢＤであるＳＢＤ４が搭載される。ＦＥＴ３およびＳＢＤ４は、たとえば回路板２に対してはんだなどを用いたダイボンディングにより接合することができる。
【００３８】
次に、工程（Ｓ６０）として配線形成工程が実施される。具体的には、図８を参照して、絶縁基板６の主面６Ａ上に配置された回路板２、Ｕ端子５１などの端子、ＦＥＴ３およびＳＢＤ４が、所望の回路を構成するように配線７により電気的に接続される。配線７は、たとえばアルミニウムなどから構成されるワイヤーとすることができる。以上の工程（Ｓ１０）〜（Ｓ６０）により、絶縁基板６上に、溝部５が形成された回路板２、ＦＥＴ３およびＳＢＤ４を含む第１の半導体装置１０および第２の半導体装置２０が完成する。
【００３９】
そして、図３を参照して、工程（Ｓ７０）として、放熱板接合工程が実施される。具体的には、図８および図２を参照して、金属板８の絶縁基板６の側とは反対側の主面が、別途準備された放熱板９に接合される。放熱板９は、たとえば銅、銅合金、アルミニウムなどからなり、平板状の形状を有している。また、放熱板９は、放熱効率を向上させるため、複数のフィンを有していてもよい。以上の工程により、実施の形態１における半導体モジュールとしての３相インバータ１が完成する。
【００４０】
（実施の形態２）
次に、本発明の一実施の形態である実施の形態２について説明する。図９は、実施の形態２における半導体モジュールの概略断面図である。なお、図９は、実施の形態１における図２に対応する断面図である。
【００４１】
図９および図２を参照して、実施の形態２における第１の半導体装置１０、第２の半導体装置２０および３相インバータ１は、基本的には実施の形態１の場合と同様の構成を有し、同様に動作するとともに同様の効果を奏する。しかし、実施の形態２における第１の半導体装置１０、第２の半導体装置２０および３相インバータ１は、溝部５の内部の構成において実施の形態１とは異なっている。
【００４２】
すなわち、実施の形態２における３相インバータ１に含まれる第１の半導体装置１０および第２の半導体装置２０においては、溝部５が回路板２を構成する導電体（たとえばＣｕ）よりも熱伝導率の小さい材料からなる断熱部材３１により充填されている。これにより、ＦＥＴ３が搭載される第１の搭載領域２１とＳＢＤ４が搭載される第２の搭載領域２２との間の熱の伝達が確実に抑制され、温度上昇によるＳＢＤ４のオン抵抗の上昇が有効に抑制されている。ここで、断熱部材３１を構成する材料としては、たとえば酸化ジルコニウム（ＺｒＯ２）など、熱伝導率の小さい材料を採用することができる。
【００４３】
次に、実施の形態２における第１の半導体装置１０、第２の半導体装置２０および３相インバータ１の製造方法について説明する。図１０は、実施の形態２における半導体装置および半導体モジュールの製造方法の概略を示すフローチャートである。また、図１１は、実施の形態２における半導体装置および半導体モジュールの製造方法を説明するための概略断面図である。なお、図１１は、実施の形態１における図２に対応する断面を示している。
【００４４】
図１０および図３を参照して、実施の形態２においては、工程（Ｓ９０）として断熱部材埋め込み工程が実施される点において、実施の形態１とは異なっている。つまり、実施の形態２における半導体装置および半導体モジュールの製造方法においては、まず、実施の形態１の場合と同様に工程（Ｓ１０）〜（Ｓ２０）が実施される。そして、工程（Ｓ３０）も基本的には実施の形態１の場合と同様に実施されるが、実施の形態２においては、図１０および図１１を参照して、ウェットエッチング終了後にマスク層９１を除去することなく、その後工程（Ｓ９０）が実施される。
【００４５】
この工程（Ｓ９０）においては、まず、工程（Ｓ３０）においてマスクとして使用されたマスク層９１を除去することなく、スパッタリングなどの物理蒸着法、あるいは化学蒸着法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）により、ＺｒＯ２などの熱伝導率の小さい材料からなる断熱層９２が形成される。これにより、溝部５が断熱層９２により完全に充填される。次に、レジストからなるマスク層９１が、当該マスク層９１上の断熱層９２とともに除去される（リフトオフ）。これにより、図９に示すように、溝部５を充填する断熱部材３１が形成される。その後、図１０を参照して、工程（Ｓ４０）〜（Ｓ７０）が実施の形態１の場合と同様に実施されることにより、実施の形態２における第１の半導体装置１０、第２の半導体装置２０および３相インバータ１が完成する。
【００４６】
なお、上記実施の形態においては、回路板２と端子（Ｐ端子６１、Ｎ端子６２、Ｕ端子５１、Ｖ端子５２、Ｗ端子５３）とがワイヤー状の配線７により接続されている状態を図示して説明したが、本発明の半導体装置および半導体モジュールはこれに限られない。たとえば、回路板２と端子とは、熱伝導率の高い導体、たとえばＣｕなどからなる金属板などにより接続されてもよい。これにより、第１の半導体装置１０および第２の半導体装置２０において発生した熱を、一層効率よく外部に排出することができる。
【００４７】
また、上記実施の形態においては、半導体モジュールの一例として３相インバータについて説明したが、本発明の半導体モジュールはこれに限られず、コンバータ、インテリジェントパワーモジュールなどであってもよい。さらに、上記実施の形態においては、本発明のＦＥＴおよびＳＢＤの半導体層を形成する材料としてＳｉＣおよびＧａＮが採用される場合について説明したが、本発明の半導体装置および半導体モジュールはこれに限られず、Ｓｉの他、ガリウムヒ素（ＧａＡｓ）やダイヤモンドなどＳｉＣおよびＧａＮ以外のワイドバンドギャップ半導体が採用されてもよい。
【００４８】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００４９】
本発明の半導体装置および半導体モジュールは、電界効果トランジスタとショットキーバリアダイオードとを備えた半導体装置および半導体モジュールに、特に有利に適用され得る。
【図面の簡単な説明】
【００５０】
【図１】実施の形態１における半導体モジュールの構成を示す概略平面図である。
【図２】図１の線分ＩＩ−ＩＩに沿う概略断面図である。
【図３】実施の形態１における半導体装置および半導体モジュールの製造方法の概略を示すフローチャートである。
【図４】実施の形態１における半導体装置および半導体モジュールの製造方法を説明するための概略断面図である。
【図５】実施の形態１における半導体装置および半導体モジュールの製造方法を説明するための概略断面図である。
【図６】実施の形態１における半導体装置および半導体モジュールの製造方法を説明するための概略断面図である。
【図７】実施の形態１における半導体装置および半導体モジュールの製造方法を説明するための概略断面図である。
【図８】実施の形態１における半導体装置および半導体モジュールの製造方法を説明するための概略断面図である。
【図９】実施の形態２における半導体モジュールの概略断面図である。
【図１０】実施の形態２における半導体装置および半導体モジュールの製造方法の概略を示すフローチャートである。
【図１１】実施の形態２における半導体装置および半導体モジュールの製造方法を説明するための概略断面図である。
【図１２】従来の３相インバータの一例を示す概略平面図である。
【符号の説明】
【００５１】
１  ３相インバータ、２  回路板、２Ａ  主面、３  ＦＥＴ、４  ＳＢＤ、５  溝部、６  絶縁基板、６Ａ，６Ｂ  主面、７  配線、８  金属板、９  放熱板、１０  第１の半導体装置、２０  第２の半導体装置、２１  第１の搭載領域、２２  第２の搭載領域、３１  断熱部材、５１  Ｕ端子、５２  Ｖ端子、５３  Ｗ端子、６１  Ｐ端子、６２  Ｎ端子、６３  第１の領域、６４  第２の領域、９１  マスク層、９１Ａ  開口、９２  断熱層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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