(57)【要約】      （修正有）【課題】隣接するシェアードコンタクト間の短絡が発生するおそれの少ないＳＲＡＭセルを有する半導体装置を提供する。【解決手段】半導体基板と、半導体基板上に形成された、トランスファトランジスタＴ、ドライバトランジスタＤおよびロードトランジスタＬをそれぞれ２つずつ含むＳＲＡＭセル１０と、ＳＲＡＭセル１０上に形成された層間絶縁膜と、トランスファトランジスタＴの第１のゲート電極１２ａ、および，ドライバトランジスタＤとロードトランジスタＬに共有される第２のゲート電極１２ｂと、第２のゲート電極１２ｂと、ロードトランジスタＬのソース・ドレイン領域１１ｅとの両方に接続される、層間絶縁膜中に形成されたシェアードコンタクト１４と、を有し、ＳＲＡＭセル１０内において、２つの第２のゲート電極１２ｂがそれらのゲート長方向に重なりをもたないように配置される。【選択図】図１
2010045136.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された、トランスファトランジスタ、ドライバトランジスタおよびロードトランジスタをそれぞれ２つずつ含むＳＲＡＭセルと、
前記ＳＲＡＭセル上に形成された層間絶縁膜と、
前記トランスファトランジスタの第１のゲート電極、および前記ドライバトランジスタと前記ロードトランジスタに共有される第２のゲート電極と、
前記第２のゲート電極と、前記ロードトランジスタのソース・ドレイン領域との両方に接続される、前記層間絶縁膜中に形成されたシェアードコンタクトと、
を有し、
前記ＳＲＡＭセル内において、２つの前記第２のゲート電極がそれらのゲート長方向に重なりをもたないように配置される、
半導体装置。
【請求項２】
前記シェアードコンタクトの長手方向が、前記第２のゲート電極のゲート幅方向と実質的に平行である、
請求項１に記載の半導体装置。
【請求項３】
前記シェアードコンタクトの長手方向が、前記第２のゲート電極のゲート幅方向と（９０×ｎ）°（ｎは自然数）以外の角度をなす、
請求項１に記載の半導体装置。
【請求項４】
前記シェアードコンタクトの断面形状は、内角が前記ＳＲＡＭセルの中心部に向いた略Ｌ字形状である、
請求項１に記載の半導体装置。
【請求項５】
前記シェアードコンタクトが接続される前記ロードトランジスタのソース・ドレイン領域および前記第２のゲート電極は、前記ロードトランジスタのソース・ドレイン領域が前記第２のゲート電極のゲート幅方向の同一直線状に位置しないように配置される、
請求項３または４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置として、所定のトランジスタのゲート電極とソース・ドレイン領域に共通に接続されるシェアードコンタクトを有するＳＲＡＭセルが形成された半導体装置が知られている（例えば、特許文献１参照）。
【０００３】
このような特許文献１等に記載の従来の半導体装置によれば、シェアードコンタクトを用いることにより、ＳＲＡＭセルを微細化することができる。
【特許文献１】特開２００７−８０９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、隣接するシェアードコンタクト間の短絡が発生するおそれの少ないＳＲＡＭセルを有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板と、前記半導体基板上に形成された、トランスファトランジスタ、ドライバトランジスタおよびロードトランジスタをそれぞれ２つずつ含むＳＲＡＭセルと、前記ＳＲＡＭセル上に形成された層間絶縁膜と、前記トランスファトランジスタの第１のゲート電極、および前記ドライバトランジスタと前記ロードトランジスタに共有される第２のゲート電極と、前記第２のゲート電極と、前記ロードトランジスタのソース・ドレイン領域との両方に接続される、前記層間絶縁膜中に形成されたシェアードコンタクトと、を有し、前記ＳＲＡＭセル内において、２つの前記第２のゲート電極がそれらのゲート長方向に重なりをもたないように配置される半導体装置を提供する。
【発明の効果】
【０００６】
本発明によれば、隣接するシェアードコンタクト間の短絡が発生するおそれの少ないＳＲＡＭセルを有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
〔第１の実施の形態〕
（半導体装置の構成）
図１（ａ）は、本発明の第１の実施の形態に係る半導体装置のＳＲＡＭセルを概略的に表す上面図であり、図１（ｂ）は、図１（ａ）のＳＲＡＭセルを（マトリクス）アレイ配置した状態を示す上面図である。
【０００８】
本実施の形態においては、６トランジスタ型のＳＲＡＭについて説明する。６トランジスタ型のＳＲＡＭは、１つのセルにｎ型のトランスファトランジスタ、ｎ型のドライバトランジスタ、ｐ型のロードトランジスタをそれぞれ２つずつ有する。
【０００９】
本実施の形態に係る半導体装置は、６トランジスタ型のＳＲＡＭセル１０を有し、ＳＲＡＭセル１０は、ｎ型のトランスファトランジスタＴ、ｎ型のドライバトランジスタＤ、およびｐ型のロードトランジスタＬの３種類のトランジスタと、ソース・ドレイン領域１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅと、ゲート電極１２ａ、１２ｂと、ソース・ドレイン領域１１ａ、１１ｂ、１１ｃ、１１ｄ、およびゲート電極１２ａに接続されるコンタクト１３と、ゲート電極１２ｂとソース・ドレイン領域１１ｅに共通して接続されるシェアードコンタクト１４と、ゲート電極１２ａ、１２ｂの下に形成されるゲート絶縁膜１５と、ゲート電極１２ａ、１２ｂの側面に形成されるゲート側壁１６と、を含む。
【００１０】
また、トランスファトランジスタＴ、ドライバトランジスタＤ、ロードトランジスタＬは、半導体基板１上に形成され、素子分離領域２により、互いに電気的に分離される。
【００１１】
ソース・ドレイン領域１１ａは、トランスファトランジスタＴとドライバトランジスタＤに共有される。また、ソース・ドレイン領域１１ｂは、隣接する２つのトランスファトランジスタＴに共有される。また、ソース・ドレイン領域１１ｃは、隣接する２つのドライバトランジスタＤに共有される。また、ソース・ドレイン領域１１ｄは、隣接する２つのロードトランジスタＬに共有される。また、ソース・ドレイン領域１１ｅは、１つのロードトランジスタＬに属する。
【００１２】
ゲート電極１２ａは、トランスファトランジスタＴに属する。また、ゲート電極１２ｂは、ドライバトランジスタＤとロードトランジスタＬに共有される。
【００１３】
また、ＳＲＡＭセル１０上には、後述する層間絶縁膜３が形成される。ここで、ＳＲＡＭセル１０中の隣接する２つのゲート電極１２ａ間の領域、および隣接するゲート電極１２ａとゲート電極１２ｂの間の領域は、アスペクト比の高い溝であるため、層間絶縁膜３を隙間なく埋め込むことが困難であり、溝の底部に層間絶縁膜３が存在しない空隙が形成される場合がある。
【００１４】
図２は、図１（ａ）の切断線Ａ−Ａにおける切断面を矢印の方向に見た断面図であり、隣接するゲート電極１２ａとゲート電極１２ｂの間の領域に空隙１７が形成された場合の断面を表す。ＳＲＡＭセル１０上に形成される層間絶縁膜３は、ＳｉＯ２等の絶縁材料からなり、ＣＶＤ法等により形成される。なお、層間絶縁膜３は、例えば、ＳｉＮ膜上にＳｉＯ２膜を積層した構造のような積層構造であってもよい。
【００１５】
各ＳＲＡＭセル１０内において、２つのゲート電極１２ｂは、それらのゲート長方向（図１（ａ）、（ｂ）中の上下方向）に重なりをもたないように配置される。このため、隣接する２つのゲート電極１２ｂ間の領域には、空隙１７が形成されない。
【００１６】
ソース・ドレイン領域１１ｅおよびゲート電極１２ｂは、ソース・ドレイン領域１１ｅの一部がゲート電極１２ｂのゲート幅方向の同一直線状に位置するように配置される。そして、長手方向が前ゲート電極１２ｂのゲート幅方向と実質的に平行になるように配置されたシェアードコンタクト１４が、ソース・ドレイン領域１１ｅおよびゲート電極１２ｂに接続される。
【００１７】
なお、図１（ａ）、（ｂ）においては、簡略化のため、ゲート側壁１６、層間絶縁膜３の図示を省略する。
【００１８】
半導体基板１には、Ｓｉ基板等の、Ｓｉを主成分とするＳｉ系結晶からなる基板を用いることができる。また、素子分離領域２は、ＳｉＯ２等の絶縁材料からなる。
【００１９】
ソース・ドレイン領域１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅに含まれる導電型不純物は、ｎ型不純物としてＡｓ、Ｐ等、ｐ型不純物としてＢ、ＢＦ２等のｐ型不純物が用いられる。
【００２０】
ゲート電極１２ａ、１２ｂは、例えば、導電型不純物を含むＳｉ系多結晶からなる。ゲート電極１２ａ、１２ｂに含まれる導電型不純物には、ｎ型不純物としてＡｓ、Ｐ等、ｐ型不純物としてＢ、ＢＦ２等のｐ型不純物が用いられる。なお、ゲート電極１２ａ、１２ｂの表面にシリサイド層が形成されていてもよい。また、ゲート電極１２ａ、１２ｂは、全体がシリサイド化したフルシリサイド電極であってもよい。また、ゲート電極１２ａ、１２ｂは、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ、Ｎｉ等やこれらの化合物等からなるメタルゲート電極であってもよい。また、メタルゲート電極部とＳｉ系多結晶電極部の積層構造を有してもよい。
【００２１】
コンタクト１３は、ソース・ドレイン領域１１ｂ、１１ｃ、１１ｄ、またはゲート電極１２ａと上層の配線とを電気的に接続する。また、シェアードコンタクト１４は、ゲート電極１２ｂおよびソース・ドレイン領域１１ｅと上層の配線とを電気的に接続する。コンタクト１３およびシェアードコンタクト１４は、例えば、Ｗ、Ｃｕ、Ａｌ、Ａｕ、Ａｇ等の金属からなる。
【００２２】
ゲート絶縁膜１５は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、Ｈｉｇｈ−ｋ材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ２等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ２等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００２３】
ゲート側壁１６は、例えばＳｉＮからなる単層構造や、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００２４】
以下に、比較例として、従来の構造の６トランジスタ型のＳＲＡＭを有する半導体装置について説明する。比較例にかかる半導体装置は、本実施の形態に係る半導体装置とは、ドライバトランジスタとロードトランジスタに共有されるゲート電極の配置において異なる。なお、各部材の構成は、本実施の形態に係る半導体装置と同様であるとする。
【００２５】
図３（ａ）は、比較例に係る半導体装置のＳＲＡＭセルを概略的に表す上面図であり、図３（ｂ）は、図３（ａ）のＳＲＡＭセルを（マトリクス）アレイ配置した状態を示す上面図である。また、図４（ａ）は、図３（ａ）の切断線Ｂ−Ｂにおける切断面を矢印の方向に見た断面図であり、図４（ｂ）は、図３（ａ）の切断線Ｃ−Ｃにおける切断面を矢印の方向に見た断面図である。
【００２６】
比較例に係る半導体装置は、ｎ型のトランスファトランジスタＴ、ｎ型のドライバトランジスタＤ、およびｐ型のロードトランジスタＬの３種類のトランジスタと、ソース・ドレイン領域２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅと、ゲート電極２２ａ、２２ｂと、ソース・ドレイン領域２１ａ、２１ｂ、２１ｃ、２１ｄ、およびゲート電極２２ａに接続されるコンタクト２３と、ゲート電極２２ｂとソース・ドレイン領域２１ｅに共通して接続されるシェアードコンタクト２４と、ゲート電極２２ａ、２２ｂの下に形成されるゲート絶縁膜２５と、ゲート電極２２ａ、２２ｂの側面に形成されるゲート側壁２６と、を有する。
【００２７】
また、トランスファトランジスタＴ、ドライバトランジスタＤ、ロードトランジスタＬは、半導体基板１上に形成され、素子分離領域２により、互いに電気的に分離される。
【００２８】
ソース・ドレイン領域２１ａは、トランスファトランジスタＴとドライバトランジスタＤに共有される。また、ソース・ドレイン領域２１ｂは、隣接する２つのトランスファトランジスタＴに共有される。また、ソース・ドレイン領域２１ｃは、隣接する２つのドライバトランジスタＤに共有される。また、ソース・ドレイン領域２１ｄは、隣接する２つのロードトランジスタＬに共有される。また、ソース・ドレイン領域２１ｅは、１つのロードトランジスタＬに属する。
【００２９】
ゲート電極２２ａは、トランスファトランジスタＴに属する。また、ゲート電極２２ｂは、ドライバトランジスタＤとロードトランジスタＬに共有される。
【００３０】
この比較例に係る半導体装置においては、本実施の形態に係る半導体装置と異なり、各ＳＲＡＭセル２０内において、２つのゲート電極２２ｂは、それらのゲート長方向に重なりをもつように配置される。このため、ＳＲＡＭセル２０上に層間絶縁膜３を形成すると、ＳＲＡＭセル２０中の隣接する２つのゲート電極２２ａ間の領域、および隣接するゲート電極２２ａとゲート電極２２ｂの間の領域の他に、隣接する２つのゲート電極１２ｂ間の領域にも、空隙が形成される場合がある。
【００３１】
隣接する２つのゲート電極１２ｂ間の領域に空隙が形成されると、隣接する２つのシェアードコンタクト２４の間隔が小さいため、シェアードコンタクト２４を形成する際に、空隙内にシェアードコンタクト２４の材料（例えばＷ）が流入し、隣接する２つのシェアードコンタクト２４を短絡させるおそれがある。この領域を短絡発生領域２７として、図３（ａ）、（ｂ）中に示す。
【００３２】
なお、図３（ａ）、（ｂ）においては、簡略化のため、ゲート側壁２６、層間絶縁膜３の図示を省略するが、短絡発生領域２７の位置を概略的に示す。
【００３３】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、各ＳＲＡＭセル１０内において、２つのゲート電極１２ｂは、それらのゲート長方向に実質的に重なりをもたないように配置されるため、隣接する２つのゲート電極１２ｂ間の領域に空隙１７が形成されない。これにより、隣接する２つのシェアードコンタクト１４が短絡することを防止できる。
【００３４】
なお、本実施の形態においては、隣接する２つのゲート電極１２ｂ間の領域に空隙１７が形成されないとしたが、不連続な少量の空隙であれば、形成されてもよい。この場合、シェアードコンタクト１４の材料が空隙に流入したとしても、隣接する２つのシェアードコンタクト１４を電気的に接続するおそれがないためである。
【００３５】
〔第２の実施の形態〕
本発明の第２の実施の形態は、シェアードコンタクトの配置等において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略する。
【００３６】
（半導体装置の構成）
図５は、本発明の第２の実施の形態に係る半導体装置のＳＲＡＭセルを概略的に表す上面図である。
【００３７】
本実施の形態においては、第１の実施の形態におけるソース・ドレイン領域１１ｅ、ゲート電極１２ｂ、およびシェアードコンタクト１４の代わりに、それぞれソース・ドレイン領域３１ｅ、ゲート電極３２ｂ、およびシェアードコンタクト３４が形成される。その他の部材については、第１の実施の形態と同様である。なお、ソース・ドレイン領域３１ｅ、ゲート電極３２ｂ、およびシェアードコンタクト３４の材料、機能はソース・ドレイン領域１１ｅ、ゲート電極１２ｂ、およびシェアードコンタクト１４と同等である。
【００３８】
シェアードコンタクト３４は、その長手方向が、ゲート電極３２ｂのゲート幅方向と（９０×ｎ）°（ｎは自然数）以外の角度をなすように配置される。このため、ソース・ドレイン領域３１ｅの一部がゲート電極３２ｂのゲート幅方向の同一直線状に位置するようにソース・ドレイン領域３１ｅおよびゲート電極３２ｂを配置しなくても、シェアードコンタクト３４を両者に接続することができる。
【００３９】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、ソース・ドレイン領域３１ｅの面積を第１の実施の形態におけるソース・ドレイン領域１１ｅの面積よりも小さくすることができるため、ソース・ドレイン領域とその下に形成されるウェル（図示しない）との間の接合容量を小さくすることができる。
【００４０】
〔第３の実施の形態〕
本発明の第３の実施の形態は、シェアードコンタクトの形状および配置等において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略する。
【００４１】
（半導体装置の構成）
図６は、本発明の第３の実施の形態に係る半導体装置のＳＲＡＭセルを概略的に表す上面図である。
【００４２】
本実施の形態においては、第１の実施の形態におけるソース・ドレイン領域１１ｅ、ゲート電極１２ｂ、およびシェアードコンタクト１４の代わりに、それぞれソース・ドレイン領域４１ｅ、ゲート電極４２ｂ、およびシェアードコンタクト４４が形成される。その他の部材については、第１の実施の形態と同様である。なお、ソース・ドレイン領域４１ｅ、ゲート電極４２ｂ、およびシェアードコンタクト４４の材料、機能はソース・ドレイン領域１１ｅ、ゲート電極１２ｂ、およびシェアードコンタクト１４と同等である。
【００４３】
シェアードコンタクト４４の断面形状は、内角がＳＲＡＭセル１０の中心部に向いたＬ字形状である。このため、ソース・ドレイン領域４１ｅの一部がゲート電極４２ｂのゲート幅方向の同一直線状に位置するようにソース・ドレイン領域４１ｅおよびゲート電極４２ｂを配置しなくても、シェアードコンタクト４４を両者に接続することができる。なお、シェアードコンタクト４４の断面のＬ字形状の内角は直角でなくてもよい。
【００４４】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、ソース・ドレイン領域４１ｅの面積を第１の実施の形態におけるソース・ドレイン領域１１ｅの面積よりも小さくすることができるため、ソース・ドレイン領域とその下に形成されるウェル（図示しない）との間の接合容量を小さくすることができる。
【００４５】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００４６】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００４７】
【図１】（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置のＳＲＡＭセル、およびアレイ配置したＳＲＡＭセルを概略的に表す上面図である。
【図２】図１（ａ）の切断線Ａ−Ａにおける切断面を矢印の方向に見た断面図である。
【図３】（ａ）、（ｂ）は、比較例に係る半導体装置のＳＲＡＭセル、およびアレイ配置したＳＲＡＭセルを概略的に表す上面図である。
【図４】（ａ）は、図３（ａ）の切断線Ｂ−Ｂにおける切断面を矢印の方向に見た断面図であり、図４（ｂ）は、図３（ａ）の切断線Ｃ−Ｃにおける切断面を矢印の方向に見た断面図である。
【図５】本発明の第２の実施の形態に係る半導体装置のＳＲＡＭセルを概略的に表す上面図である。
【図６】本発明の第３の実施の形態に係る半導体装置のＳＲＡＭセルを概略的に表す上面図である。
【符号の説明】
【００４８】
１  半導体基板。  ３  層間絶縁膜。  １１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ、３１ｅ、４１ｅ  ソース・ドレイン領域。  １２ａ、１２ｂ、２２ａ、２２ｂ、３２ｂ、４２ｂ  ゲート電極。  １３、２３、３３  コンタクト。  １４、２４、３４、４４  シェアードコンタクト。  １７  空隙。  １０、２０、３０  ＳＲＡＭセル。  Ｔ  トランスファトランジスタ。  Ｄ  ドライバトランジスタ。  Ｌ  ロードトランジスタ。
【図１】
2010045136.tif 000003
【図２】
2010045136.tif 000004
【図３】
2010045136.tif 000005
【図４】
2010045136.tif 000006
【図５】
2010045136.tif 000007
【図６】
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