(57)【要約】【課題】効率的なメモリアクセス動作を実現できるメモリアクセス制御回路を提供する。【解決手段】メモリアクセス制御回路は、レジスタを第１の状態に設定して第１の一連のアドレスを送信し、レジスタを第２の状態に設定して第２の一連のアドレスを送信するアドレス送信部と、レジスタを第３の状態に設定して第１の一連のデータを受信して遅延させることなくデータ処理し、レジスタを第４の状態に設定して第２の一連のデータを受信して所定の遅延時間だけ遅延させてからデータ処理するデータ受信部と、アドレス送信部からの第１の一連のアドレスの送信終了に応答してレジスタの状態をバックアップ部に退避させるとともに第２の状態をレジスタに復帰させ、データ受信部による第１の一連のデータのデータ処理終了に応答して、前記所定の遅延時間を利用してレジスタの状態をバックアップ部に退避させるとともに第４の状態をレジスタに復帰させることを特徴とする。【選択図】図２
2010118023.tif 000002
【特許請求の範囲】
【請求項１】
第１の内部レジスタを備え、前記第１の内部レジスタの状態を第１の状態に設定して第１の一連のアドレスを送信し、前記第１の内部レジスタの状態を第２の状態に設定して第２の一連のアドレスを送信するアドレス送信部と、
第２の内部レジスタを備え、前記第２の内部レジスタの状態を第３の状態に設定して前記第１の一連のアドレスに対応する第１の一連のデータを受信するとともに前記受信した第1の一連のデータを遅延させることなくデータ処理し、前記第２の内部レジスタの状態を第４の状態に設定して前記第２の一連のアドレスに対応する第２の一連のデータを受信するとともに前記受信した第２の一連のデータを所定の遅延時間だけ遅延させてから前記データ処理するデータ受信部と、
第１のバックアップ部と、
第２のバックアップ部と
を含み、前記アドレス送信部からの前記第１の一連のアドレスの送信終了に応答して前記第１の内部レジスタの状態を前記第１のバックアップ部に退避させるとともに前記第１のバックアップ部から前記第２の状態を前記第１の内部レジスタに復帰させ、前記データ受信部による前記第１の一連のデータの前記データ処理終了に応答して、前記所定の遅延時間を利用して前記第２の内部レジスタの状態を前記第２のバックアップ部に退避させるとともに前記第２のバックアップ部から前記第４の状態を前記第２の内部レジスタに復帰させることを特徴とするメモリアクセス制御回路。
【請求項２】
前記アドレス送信部からの前記第１の一連のアドレスの送信終了を示す終了信号を前記アドレス送信部から受け取り遅延させる遅延回路を更に含み、前記データ受信部は前記遅延回路により遅延された前記終了信号に応答して、前記受信した第２の一連のデータを前記所定の遅延時間だけ遅延させることを特徴とする請求項１記載のメモリアクセス制御回路。
【請求項３】
前記データ処理は、前記受信した第1の一連のデータ及び前記受信した第２の一連のデータをメモリに格納する処理であることを特徴とする請求項１又は２記載のメモリアクセス制御回路。
【請求項４】
前記遅延回路はＦＩＦＯであることを特徴とする請求項２記載のメモリアクセス制御回路。
【請求項５】
前記データ受信部は、
セレクタと、
受信したデータを遅延させることなく前記セレクタに供給する第１のデータ経路と、
受信したデータを前記所定の遅延時間だけ遅延させて前記セレクタに供給する第２のデータ経路と
を含み、前記セレクタは前記遅延回路により遅延された前記終了信号が到来する前は前記第１のデータ経路のデータを選択し、該終了信号が到来した後は前記第２のデータ経路のデータを選択することを特徴とする請求項２乃至４いずれか一項記載のメモリアクセス制御回路。
【請求項６】
前記データ受信部は、
直列接続された複数個のフリップフロップを含み、受信したデータを前記フリップフロップにより順次遅延させるシフトレジスタと、
前記複数個のフリップフロップのそれぞれの出力データを受け取るセレクタと、
前記遅延回路により遅延された前記終了信号に応答してカウントを開始するカウンタと
を含み、前記セレクタは前記カウンタのカウンタ値に応じて前記複数個のフリップフロップの何れかの出力データを選択することを特徴とする請求項２乃至４いずれか一項記載のメモリアクセス制御回路。
【請求項７】
前記アドレス送信部の前記第１の内部レジスタの状態の遷移を制御する第１の制御部と、
前記データ受信部の前記第２の内部レジスタの状態の遷移を制御する第２の制御部と
を含み、前記第１の制御部と前記第２の制御部とはそれぞれ別個に設けられていることを特徴とする請求項１乃至６いずれか一項記載のメモリアクセス制御回路。
【請求項８】
前記第１の制御部は前記第１の内部レジスタの状態を順番に４つの状態に遷移させ、前記４つの状態はそれぞれ、第１の画像データの読出しアドレスを送信する状態、第２の画像データの読出しアドレスを送信する状態、第３の画像データの読出しアドレスを送信する状態、及び前記第１乃至第３の画像データに基づいて生成した第４の画像データを書き込むアドレスを送信する状態であることを特徴とする請求項７記載のメモリアクセス制御回路。
【請求項９】
前記第１の画像データは入力画像データであり、前記第２の画像データは出力先画像データであり、前記第３の画像データはアルファマップであり、前記第４の画像データは前記入力画像データと前記出力先画像データとを前記アルファマップによりアルファブレンドした出力画像データであることを特徴とする請求項８記載のメモリアクセス制御回路。
【請求項１０】
外部メモリから画像データを読み出すメモリアクセス制御回路と
前記メモリアクセス制御回路が読み出した画像データを処理する画像処理部と
を含み、前記メモリアクセス制御回路は、
第１の内部レジスタを備え、前記第１の内部レジスタの状態を第１の状態に設定して第１の一連のアドレスを送信し、前記第１の内部レジスタの状態を第２の状態に設定して第２の一連のアドレスを送信するアドレス送信部と、
第２の内部レジスタを備え、前記第２の内部レジスタの状態を第３の状態に設定して前記第１の一連のアドレスに対応する第１の一連のデータを受信するとともに前記受信した第1の一連のデータを遅延させることなくデータ処理し、前記第２の内部レジスタの状態を第４の状態に設定して前記第２の一連のアドレスに対応する第２の一連のデータを受信するとともに前記受信した第２の一連のデータを所定の遅延時間だけ遅延させてから前記データ処理するデータ受信部と、
第１のバックアップ部と、
第２のバックアップ部と
を含み、前記アドレス送信部からの前記第１の一連のアドレスの送信終了に応答して前記第１の内部レジスタの状態を前記第１のバックアップ部に退避させるとともに前記第１のバックアップ部から前記第２の状態を前記第１の内部レジスタに復帰させ、前記データ受信部による前記第１の一連のデータの前記データ処理終了に応答して、前記所定の遅延時間を利用して前記第２の内部レジスタの状態を前記第２のバックアップ部に退避させるとともに前記第２のバックアップ部から前記第４の状態を前記第２の内部レジスタに復帰させることを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般にメモリアクセスを制御する回路及び画像処理装置に関し、詳しくは画像データ処理用にメモリアクセスを制御する回路及び画像処理装置に関する。
【背景技術】
【０００２】
グラフィックス描画装置のブレンド処理では、現在の出力先画像ＤＳＴと新たな入力画像ＳＲＣとの間で所定の演算を行い、その演算結果を出力画像ＤＳＴとしてメモリに格納する。ブレンド処理の演算の種類としては、置換（ＤＳＴ＝ＳＲＣ）、乗算（ＤＳＴ＝ＤＳＴｘＳＲＣ）、アルファブレンド（ＤＳＴ＝（１−α）ＤＳＴ＋αＳＲＣ）等がある。置換の場合には、入力画像が次のフレームでの出力画像になる。またアルファブレンドの場合には、現在の出力先画像と新たな入力画像とを重ね合わせた半透明な画像が次のフレームでの出力画像になる。
【０００３】
ブレンド処理において、グラフィックス描画装置のメモリインタフェース部は、外部メモリに格納された画像データを一定量ずつ読出し、読み出した一定量の画像データを一旦ＲＡＭに格納する。入力画像ＳＲＣ、出力先画像ＤＳＴ、及びアルファマップＡＬＰ（各画素毎のα値を規定した画像データ）それぞれについて一定量の画像データがＲＡＭに格納されると、これらの画像データはブレンド処理部に渡され、ブレンド処理が実行される。ブレンド処理により生成された一定量の出力画像データは、メモリインタフェース部により、外部メモリに新たな出力画像ＤＳＴの一部として格納される。上記の読出し、ブレンド、及び書込み処理を、ＲＡＭの容量に応じた一定量の画像データに対して繰り返し実行することで、画像全体のブレンド処理が完了する。
【０００４】
入力画像ＳＲＣ、出力先画像ＤＳＴ、及びアルファマップＡＬＰの読出し、及び新たな出力画像ＤＳＴの書込みは、メモリインタフェース部内に設けられたステートマシンである制御部により制御される。制御部がＳＲＣ状態の時に入力画像ＳＲＣが外部メモリから読み出され、ＤＳＴ状態の時に出力先画像ＤＳＴが外部メモリから読み出され、ＡＬＰ状態の時にアルファマップＡＬＰが外部メモリから読み出される。次に制御部がＷ＿ＤＳＴ状態になると、ブレンド処理の結果である出力画像が外部メモリに書き込まれる。具体的には、制御部の状態に応じて、メモリインタフェース部のアドレス送信部とデータ受信部とが動作することにより、画像データの読出し及び書込みが実行される。
【０００５】
図１は、アドレス送信部の出力するアドレス及びデータ受信部の受信するデータとのタイミング関係を示すタイミング図である。図１において、アドレス送信部が送信する読出しアドレスＳＲＣ−ＡＤＤに応答して、メモリから入力画像データＳＲＣ−ＤＡＴＡが読み出される。同様に、読出しアドレスＤＳＴ−ＡＤＤ及びＡＬＰ−ＡＤＤに応答して、それぞれ出力先画像データＤＳＴ−ＤＡＴＡ及びアルファマップデータＡＬＰ−ＤＡＴＡが読み出される。またアドレス送信部が送信する書込みアドレスＷ＿ＤＳＴ−ＡＤＤに、次の出力画像ＤＳＴ（図示せず）が書き込まれる。
【０００６】
図１において、ある画像に対してアドレス送信部が送信するアドレスと次の画像に対してアドレス送信部が送信するアドレスとの間には、時間間隔１０が存在する。即ち例えば入力画像ＳＲＣを読み出すために送信するアドレスＳＲＣ−ＡＤＤと出力先画像ＤＳＴを読み出すために送信するアドレスＤＳＴ−ＡＤＤとの間には時間間隔１０が存在する。これは、上記の制御部の状態遷移が、読出しデータのＲＡＭへの書込みが終了した時点で行なわれるためである。例えばアドレス送信部がアドレスＳＲＣ−ＡＤＤを送信すると、メモリ読出し動作に要する所定の遅延時間後にデータ受信部が入力画像ＳＲＣを受信する。データ受信部は、受信する画像データを逐次ＲＡＭに格納していき、入力画像ＳＲＣを受信終了した直後にはＲＡＭへの書込みを終了する。このＲＡＭへの書込み終了に応答して、制御部がＳＲＣ状態からＤＳＴ状態に遷移し、アドレス送信部によるアドレスＤＳＴ−ＡＤＤの送信が開始される。この状態遷移のタイミングが図１において矢印１１として示されている。
【０００７】
図１に示す時間間隔１０の間に、アドレス送信部は内部レジスタのレジスタ値をバックアップすることができる。このバックアップしたレジスタ値は、次の同一状態の動作を再開するときに内部レジスタに復元される。例えば、ＳＲＣ状態の動作においてバックアップされたレジスタ値は、次のＳＲＣ状態の動作を再開するときに復元される。また同様に、図１に示す読出しデータ間の時間間隔１２の間に、データ受信部は、内部レジスタのレジスタ値をバックアップすることができる。その意味において、送信アドレスの間や受信データの間に時間間隔１０や１２が存在することは無駄ではない。しかしながら図１に示すようにデータ受信部の動作が終了してから矢印１１で示す状態遷移をする構成では、時間間隔１０及び１２が必要以上に長いものとなり、効率的なデータ読出し動作ができないという問題がある。
【特許文献１】特開平８−３２９２３３号公報
【特許文献２】特開２００２−１２３８２７号公報
【特許文献３】特開平６−１３１２４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
以上を鑑みると、効率的なメモリアクセス動作を実現できるメモリアクセス制御回路が望まれる。
【課題を解決するための手段】
【０００９】
メモリアクセス制御回路は、第１の内部レジスタを備え、前記第１の内部レジスタの状態を第１の状態に設定して第１の一連のアドレスを送信し、前記第１の内部レジスタの状態を第２の状態に設定して第２の一連のアドレスを送信するアドレス送信部と、第２の内部レジスタを備え、前記第２の内部レジスタの状態を第３の状態に設定して前記第１の一連のアドレスに対応する第１の一連のデータを受信するとともに前記受信した第１の一連のデータを遅延させることなくデータ処理し、前記第２の内部レジスタの状態を第４の状態に設定して前記第２の一連のアドレスに対応する第２の一連のデータを受信するとともに前記受信した第２の一連のデータを所定の遅延時間だけ遅延させてから前記データ処理するデータ受信部と、第１のバックアップ部と、第２のバックアップ部とを含み、前記アドレス送信部からの前記第１の一連のアドレスの送信終了に応答して前記第１の内部レジスタの状態を前記第１のバックアップ部に退避させるとともに前記第１のバックアップ部から前記第２の状態を前記第１の内部レジスタに復帰させ、前記データ受信部による前記第１の一連のデータの前記データ処理終了に応答して、前記所定の遅延時間を利用して前記第２の内部レジスタの状態を前記第２のバックアップ部に退避させるとともに前記第２のバックアップ部から前記第４の状態を前記第２の内部レジスタに復帰させることを特徴とする。
【００１０】
画像処理装置は、外部メモリから画像データを読み出すメモリアクセス制御回路と、前記メモリアクセス制御回路が読み出した前記画像データを処理する画像処理部とを含み、前記メモリアクセス制御回路は、第１の内部レジスタを備え、前記第１の内部レジスタの状態を第１の状態に設定して第１の一連のアドレスを送信し、前記第１の内部レジスタの状態を第２の状態に設定して第２の一連のアドレスを送信するアドレス送信部と、第２の内部レジスタを備え、前記第２の内部レジスタの状態を第３の状態に設定して前記第１の一連のアドレスに対応する第１の一連のデータを受信するとともに前記受信した第１の一連のデータを遅延させることなくデータ処理し、前記第２の内部レジスタの状態を第４の状態に設定して前記第２の一連のアドレスに対応する第２の一連のデータを受信するとともに前記受信した第２の一連のデータを所定の遅延時間だけ遅延させてから前記データ処理するデータ受信部と、第１のバックアップ部と、第２のバックアップ部とを含み、前記アドレス送信部からの前記第１の一連のアドレスの送信終了に応答して前記第１の内部レジスタの状態を前記第１のバックアップ部に退避させるとともに前記第１のバックアップ部から前記第２の状態を前記第１の内部レジスタに復帰させ、前記データ受信部による前記第１の一連のデータの前記データ処理終了に応答して、前記所定の遅延時間を利用して前記第２の内部レジスタの状態を前記第２のバックアップ部に退避させるとともに前記第２のバックアップ部から前記第４の状態を前記第２の内部レジスタに復帰させることを特徴とする。
【発明の効果】
【００１１】
本願開示の少なくとも１つの実施例によれば、第１の状態でのアドレス送信部からの第１の一連のアドレスを送信終了すると、この送信終了に応答して、バックアップ部からアドレス送信部のレジスタに第２の状態を復帰させる。これにより、直ちに第２の一連のアドレスを送信することが可能となり、効率的なメモリアクセス動作を実現できる。また受信した第１の一連のデータを遅延させることなくデータ処理するとともに、受信した第２の一連のデータを所定の遅延時間だけ遅延させてからデータ処理する。これにより、この所定の遅延時間を利用して、データ受信部の内部レジスタの状態をバックアップ部に退避させることが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１３】
図２は、メモリアクセス制御回路の構成の一例を示す図である。図２のメモリアクセス制御回路は、アドレス送信部２０、データ受信部２１、バックアップ部２２、バックアップ部２３、制御部２４、制御部２５、及びＦＩＦＯ２６を含む。このメモリアクセス制御回路は、外部メモリ１５に格納された画像データを一定量ずつ読出し、読み出した一定量の画像データを一旦外部ＲＡＭ１６に格納する。入力画像ＳＲＣ、出力先画像ＤＳＴ、及びアルファマップＡＬＰそれぞれについて一定量の画像データがＲＡＭに格納されると、これらの画像データはブレンド処理部１７に渡され、ブレンド処理が実行される。ブレンド処理により生成された一定量の出力画像データは、メモリアクセス制御回路により、外部メモリ１５に新たな出力画像ＤＳＴの一部として格納される。上記の読出し、ブレンド、及び書込み処理を、外部ＲＡＭ１６の容量に応じた一定量の画像データに対して繰り返し実行することで、画像全体のブレンド処理が完了する。なお図２に示される各部は、共通のクロック信号に同期して動作する。
【００１４】
入力画像ＳＲＣ、出力先画像ＤＳＴ、及びアルファマップＡＬＰの読出し、及び新たな出力画像ＤＳＴの書込みは、メモリアクセス制御回路内に設けられたステートマシンである制御部２４及び２５により制御される。制御部２４がアドレス送信部２０の状態遷移を制御し、制御部２５がデータ受信部２１の状態遷移を制御する。
【００１５】
アドレス送信部２０は、レジスタ３０、データ書込み部３１、データ要求生成部３２、状態終了信号生成部３３、及びアドレス生成回路３４を含む。制御部２４の出力する状態信号がＳＲＣ状態を示す時に、入力画像ＳＲＣを読み出すアドレスがアドレス生成回路３４から外部メモリ１５に送出される。制御部２４の出力する状態信号がＤＳＴ状態を示す時に、出力先画像ＤＳＴを読み出すアドレスがアドレス生成回路３４から外部メモリ１５に送出される。また制御部２４の出力する状態信号がＡＬＰ状態を示す時に、アルファマップＡＬＰを読み出すアドレスがアドレス生成回路３４から外部メモリ１５に送出される。また制御部２４の出力する状態信号がＷ＿ＤＳＴ状態を示す時に、ブレンド処理部１７によるブレンド処理後のデータを書き込むアドレスがアドレス生成回路３４から外部メモリ１５に送出される。なおアドレス生成回路３４は、有効アドレスを送出している間、アドレス有効無効信号を有効を示す値に設定する。アドレス出力が無効値である間、アドレス生成回路３４は、アドレス有効無効信号を無効を示す値に設定する。またブレンド処理後のデータを送出するデータ書込み部３１は、有効データを送出している間、データ有効無効信号を有効を示す値に設定する。データ出力が無効値である間、データ書込み部３１は、データ有効無効信号を無効を示す値に設定する。
【００１６】
レジスタ３０は、開始アドレス、Ｘカウンタ値、Ｙカウンタ値、ＲＡＭカウンタ値を格納する。これらの各レジスタ値の詳細については後程説明する。例えばレジスタ３０の状態をＳＲＣ用のレジスタ値状態に設定して、一連のＳＲＣ読出しアドレスがアドレス送信部２０から外部メモリ１５に送信される。また例えばレジスタ３０の状態をＤＳＴ用のレジスタ値状態に設定して、一連のＤＳＴ読出しアドレスがアドレス送信部２０から外部メモリ１５に送信される。一連のＳＲＣ読出しアドレスの送信終了に応答して、レジスタ３０のＳＲＣ用のレジスタ値状態をバックアップ部２２にＳＲＣ用のレジスタ値として退避させる。それとともに、バックアップ部２２からＤＳＴ用のレジスタ値状態をレジスタ３０に復帰させる。バックアップ部２２に退避されたＳＲＣ用のレジスタ値は、次回のＳＲＣ状態でのＳＲＣ読出しアドレス送出時に、バックアップ部２２からレジスタ３０に復帰される。このようにバックアップ部２２へのレジスタ値の退避及びバックアップ部２２からのレジスタ値の復帰により、各状態（ＳＲＣ状態、ＤＳＴ状態、ＡＬＰ状態、Ｗ＿ＤＳＴ状態）の動作を前回終了した状態から再開することができる。
【００１７】
バックアップ部２２へのレジスタ値退避のタイミングは、状態終了信号生成部３３が生成する状態終了信号が示すタイミングである。状態終了信号生成部３３は、現在の状態で送信すべき一連の読出しアドレスの最後のアドレスがアドレス生成回路３４から送信されると、アドレス送信終了に伴う状態終了を示す状態終了信号を出力する。この状態終了信号は、バックアップ部２２、ＦＩＦＯ２６、及び制御部２４に供給される。制御部２４は状態終了信号に応答して内部状態を遷移させ、それに伴い出力状態信号の示す状態が変化する。制御部２４は、内部状態が遷移する毎に状態開始信号をアサートする。なお制御部２４の内部状態は、ＳＲＣ→ＤＳＴ→ＡＬＰ→Ｗ＿ＤＳＴの順に遷移する。
【００１８】
データ受信部２１は、データ処理部３５、レジスタ３６、データ遅延回路３７、及び初期化信号生成部３８を含む。制御部２５の出力する状態信号がＳＲＣ状態を示す時に、データ受信部２１は、外部メモリ１５から読み出された入力画像ＳＲＣを受信する。制御部２５の出力する状態信号がＤＳＴ状態を示す時に、データ受信部２１は、外部メモリ１５から読み出された出力先画像ＤＳＴを受信する。また制御部２５の出力する状態信号がＡＬＰ状態を示す時に、データ受信部２１は、外部メモリ１５から読み出されたアルファマップＡＬＰを受信する。これらの受信画像データは、データ遅延回路３７及びデータ処理部３５を介して外部ＲＡＭ１６に格納される。制御部２５の出力する状態信号がＷ＿ＤＳＴ状態を示す時に、データ受信部２１は、外部ＲＡＭ１６から画像データＳＲＣ、ＤＳＴ、及びＡＬＰを読み出してブレンド処理部１７に供給する。
【００１９】
データ受信部２１が外部メモリ１５から画像データを受信するとき、データ受信部２１は外部メモリ１５が出力するデータ有効無効信号を参照する。データ有効無効信号は、外部メモリ１５の出力データが有効値の時に有効を示す値をとり、外部メモリ１５の出力データが無効値の時に無効を示す値をとる。データ受信部２１のデータ処理部３５は、有効データのみを外部ＲＡＭ１６に書き込むように動作する。
【００２０】
レジスタ３６は、現在の状態で外部ＲＡＭ１６に書ききれなかったデータを保持している。例えばＳＲＣ状態の終了時において、レジスタ３６のレジスタ値の状態は、ＳＲＣ状態で外部ＲＡＭ１６に書ききれなかったＳＲＣデータである。ＳＲＣ状態の終了時において、このレジスタ３６のレジスタ値をバックアップ部２３にＳＲＣ用のデータとして退避させる。それとともに、ＳＲＣ状態の次のＤＳＴ状態に備えるために、バックアップ部２３からＤＳＴ用のレジスタ値状態（即ち前回のＤＳＴ状態で書ききれなかったＤＳＴデータ）をレジスタ３６に復帰させる。
【００２１】
図２のメモリアクセス制御回路では、アドレス送信部２０のレジスタ３０のレジスタ値状態の遷移を制御する制御部２４とデータ受信部２１のレジスタ３６のレジスタ値状態の遷移を制御する制御部２５とは、それぞれ別個に設けられている。これにより、アドレス送信部２０はある状態（例えばＳＲＣ状態）でのアドレス送信動作が終了すると、直ちに次の状態（例えばＤＳＴ状態）でのアドレス送信動作を開始することができる。従って、図１のようにアドレス送信間で長い時間間隔１０があいてしまう場合と比較して、効率的なデータ読出し動作を実現することができる。但し、レジスタ３０のレジスタ値をバックアップ部２２に退避させる必要があるので、次の状態のアドレス送信動作を直ちに開始させるのではなく、レジスタ値の退避に要する時間分遅らせてから開始させる必要がある。
【００２２】
データ受信部２１においても、同様にレジスタ３６のレジスタ値をバックアップ部２３に退避させる時間を確保する必要がある。しかしながら外部メモリ１５は共通バスに接続されており、図２のメモリアクセス回路よりも優先順位の高い他の回路が外部メモリ１５に割込みアクセスした場合等は、外部メモリ１５からのデータ読出しが遅れることになる。またアドレス送信部２０が送出する外部メモリ１５の読出しアドレスが、それまでとは別のページやブロックに移動した場合などにも、外部メモリ１５からのデータ読出しが遅れることになる。このようなデータ読出しの遅れにより、例えばＳＲＣ状態でのアドレス送信と次のＤＳＴ状態でのアドレス送信との間に時間間隔を空けていても、読み出された入力画像ＳＲＣの画像データと出力先画像ＤＳＴの画像データとの間には間隔が無くなってしまう場合がある。このように、ある状態での読出しデータと次の状態での読出しデータとの間に間隔が無くなると、レジスタ３６のレジスタ値をバックアップ部２３に退避させる時間が無くなってしまう。
【００２３】
以上を鑑みて、図２に示すメモリアクセス制御回路は、データ遅延回路３７により読出しデータ間に所望の時間間隔を空けるような構成となっている。データ遅延回路３７は、例えば入力画像ＳＲＣの読出しデータについては、遅延させることなくそのままデータ処理部３５に供給してデータ処理（ＲＡＭへの書込み処理）させる。次の出力先画像ＤＳＴの画像データについては、データ遅延回路３７は、所定の遅延時間だけ遅延させてからデータ処理部３５に供給してデータ処理（ＲＡＭへの書込み処理）させる。この所定の遅延時間を利用して、レジスタ３６の現在の状態のレジスタ値をバックアップ部２３に退避させるとともに、バックアップ部２３から次の状態のレジスタ値をレジスタ３６に復帰させることができる。
【００２４】
この際、データ遅延回路３７は、ＦＩＦＯ２６により遅延されたアドレス送信部２０からの状態終了信号を利用する。アドレス送信部２０は、読出しアドレスを１つ送信する毎にＮＵＬＬ値（例えば０）をＦＩＦＯ２６に格納していき、最後の読出しアドレスを送信した時に非ＮＵＬＬ値（例えば１）の状態終了信号をＦＩＦＯ２６に格納する。ＦＩＦＯ２６の段数としては、アドレス送信部２０が送信したアドレスに対応する読出しデータをデータ受信部２１が受信するまでに、アドレス送信部２０が送信可能なアドレスの数の最大値とすればよい。このような最大値に設定すれば、ＦＩＦＯ２６がオーバーフローしてしまうことがない。またＦＩＦＯ２６がそれ以下の段数であったとしても、ＦＩＦＯ２６がＦＵＬＬ状態になったらアドレス送信を抑制するような機能を設ければよい。
【００２５】
データ受信部２１は、外部メモリ１５から有効な読出しデータを１つ読み込む毎に、ＦＩＦＯ２６の格納データを１つ読み出す。その結果、データ受信部２１は、現在の状態での最後の読出しデータを取込んだときに、ＦＩＦＯ２６から状態終了信号を読み出すことになる。データ受信部２１のデータ遅延回路３７は、ＦＩＦＯ２６から読み出した状態終了信号に応答して、それ以降に外部メモリ１５から受信した読出しデータを所定の遅延時間だけ遅延させる。
【００２６】
図３は、データ遅延回路３７の構成の一例を示す図である。図３のデータ遅延回路３７は、セレクタ４０、フリップフロップ４１及び４２、及びシフトレジスタ４３乃至４５を含む。シフトレジスタ４３乃至４５は、共通のクロック信号に同期して動作する。図３に示すデータ遅延回路３７では、受信データを遅延させることなくセレクタ４０に供給する第１のデータ経路が設けられている。更に、受信データをシフトレジスタ４３により第１の所定の遅延時間だけ遅延させてセレクタ４０に供給する第２のデータ経路が設けられている。また更に、受信データをシフトレジスタ４３及び４４により第２の所定の遅延時間だけ遅延させてセレクタ４０に供給する第３のデータ経路が設けられている。また受信データの各経路に並行して、状態終了信号ＤＴＰを同様に遅延・選択するデータ経路が設けられている。
【００２７】
セレクタ４０の選択動作は、選択制御信号ｓｅｌ＿１及びｓｅｌ＿２により制御される。セレクタ４０は、選択制御信号ｓｅｌ＿１が“０”かつｓｅｌ＿２が“０”の時は上記第１のデータ経路のデータｄ＿０を選択し、ｓｅｌ＿１が“１”かつｓｅｌ＿２が“０”の時は上記第２のデータ経路のデータｄ＿１を選択し、ｓｅｌ＿１が“１”かつｓｅｌ＿２が“１”の時は上記第３のデータ経路のデータｄ＿２を選択する。選択制御信号ｓｅｌ＿１はフリップフロップ４１により生成され、選択制御信号ｓｅｌ＿２はフリップフロップ４２及びシフトレジスタ４５により生成される。フリップフロップ４１、４２、及びシフトレジスタ４５は、初期化信号ＩＮＩＴのアサートにより初期化される。
【００２８】
図４は、図３のデータ遅延回路３７の動作を示すタイミング図である。図４に示される例では、受信データはＳＲＣ、ＤＳＴ、及びＡＬＰが間隙無く連続して供給される。このように受信データが連続したままでは、各状態（ＳＲＣ状態、ＤＳＴ状態、ＡＬＰ状態）間の遷移時にレジスタ３６の内容をバックアップ部２３に退避させる時間的余裕がない。そこで図３のデータ遅延回路３７により、間隙が挿入された受信データＤ＿ＤＡＴＡを生成する。具体的には、状態終了信号ＤＴＰが到来するまでの期間、セレクタ４０は遅延のない受信データｄ＿０を選択出力する。状態終了信号ＤＴＰが到来した後、セレクタ４０は第１の所定時間遅延した受信データｄ＿１を選択出力する。具体的には、状態終了信号ＤＴＰによりフリップフロップ４１がセットされ、選択制御信号ｓｅｌ＿１が“１”になり、遅延後の受信データｄ＿１が選択出力される。またその後、次の状態終了信号ＤＴＰの到来から上記第１の所定時間経過した後は、セレクタ４０は第２の所定時間遅延した受信データｄ＿２を選択出力する。具体的には、次の状態終了信号ＤＴＰによりフリップフロップ４２がセットされてｐｒｅ＿ｓｅｌ＿２が“１”になり、その後、シフトレジスタ４３と同一の遅延量を有するシフトレジスタ４５による遅延時間後に選択制御信号ｓｅｌ＿２が“１”になる。選択制御信号ｓｅｌ＿２が“１”になることにより、遅延後の受信データｄ＿２が選択出力される。この結果、セレクタ４０の出力データＤ＿ＴＡＴＡは、図４に示すように、ＳＲＣ、ＤＳＴ、及びＡＬＰの間に間隙が適宜挿入されたデータとなる。
【００２９】
このデータＤ＿ＴＡＴＡがデータ遅延回路３７からデータ処理部３５（図２参照）に供給され、データ処理（データ書込み処理）の対象となる。なおデータ遅延回路３７においては、受信データとして読出しデータだけでなくデータ有効無効信号も同様に遅延させるようにしてよい。この遅延されたデータ有効無効信号をデータ処理部３５に供給することにより、データ処理部３５は有効なデータのみをデータ処理（データ書込み処理）の対象とすることができる。
【００３０】
図５は、データ遅延回路３７の構成の別の一例を示す図である。図５のデータ遅延回路３７は、セレクタ５０、フリップフロップ５１−１乃至５１−１２、ＯＲ回路５２、及びカウンタ５３を含む。フリップフロップ５１−１乃至５１−１２は直列接続されて共通のクロック信号に同期して動作し、受信データ及び状態終了信号ＤＴＰを順次遅延させるシフトレジスタとして機能する。なお図５の構成例では１２個のフリップフロップが設けられているが、この個数は任意の所望の個数であってよい。セレクタ５０は、複数個のフリップフロップ５１−１乃至５１−１２のそれぞれの出力データを、選択対象データとして受け取る。カウンタ５３は、セレクタ５０から出力される状態終了信号に応答してカウントを開始する。またセレクタ５０は、カウンタ５３のカウンタ値に応じて複数個のフリップフロップ５１−１乃至５１−１２の何れかの出力データを選択する。
【００３１】
図６は、図５のデータ遅延回路３７の動作を示すタイミング図である。図６に示される例では、クロック信号ＣＬＫの各サイクルに同期して受信した受信データをＡ、Ｂ、Ｃ、Ｄ、・・・として示してある。初期状態ではカウンタ５３のカウンタ値は０であり、セレクタ５０は遅延のない受信データ及び状態終了信号ＤＴＰを選択して出力する。この結果、受信データのデータＡ〜Ｃは、そのままのタイミングでセレクタ５０の出力データＤ＿ＤＡＴＡに現れる。また状態終了信号ＤＴＰも、そのままのタイミングでセレクタ５０から出力される（図６に「状態終了信号（遅延後）」として示される）。このセレクタ５０から出力される状態終了信号（遅延後）に応答して、カウンタ５３がカウントアップを開始する。カウンタ５３がカウントアップしている間、セレクタ５０は、選択するフリップフロップ出力として１サイクルずつ遅れたものを順次選択していく。その結果、セレクタ５０の出力データＤ＿ＤＡＴＡには同一の受信データＣが連続して現れることになる。その後、データの遅延を停止させたいタイミングで、信号ｃｈａｎｇｅ＿１乃至ｃｈａｎｇｅ＿３のいずれか１つをＨＩＧＨにする。図６の例では、まずｃｈａｎｇｅ＿１がＨＩＧＨになり、これに応答してカウンタ５３がカウントアップ動作を停止する。カウンタ５３のカウントアップ動作の停止に伴い、セレクタ５０の出力データＤ＿ＤＡＴＡは受信データのデータ遷移に追従してＣ、Ｄ、Ｅ・・・と変化していく。以降、同様にして状態終了信号（遅延後）によるカウント動作開始と、ｃｈａｎｇｅ＿１乃至ｃｈａｎｇｅ＿３によるカウント動作の停止が行なわれる。
【００３２】
図７は、グラフィクス処理装置の具体的なシステム構成を示す図である。図７において図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図７のグラフィクス処理装置は、外部メモリ１５、外部ＲＡＭ１６、ブレンド処理部１７、メモリアクセス制御回路６０、メモリコントローラ６１、ＣＰＵ６２、及びコマンド解釈部６３を含む。メモリアクセス制御回路６０は、図２に示すアドレス送信部２０、データ受信部２１、バックアップ部２２、バックアップ部２３、制御部２４、及び制御部２５を含む。
【００３３】
まずＣＰＵ６２が、描画する画像の座標とサイズとに関する画像情報をコマンド解釈部６３に供給する。コマンド解釈部６３は、メモリアクセス制御回路６０の制御部２４及び２５に開始信号を供給するとともに、画像の座標とサイズとに関する画像情報をアドレス送信部２０に供給する。これらの供給信号及び情報に応じて、メモリアクセス制御回路６０は、メモリコントローラ６１を介して外部メモリ１５から画像データを読み出し、読み出した画像データをブレンド処理部１７へ渡し、ブレンド処理後の画像データを外部メモリ１５へ書き込む。これらの処理が完了した時点で、アドレス送信部２０の制御部２４が終了信号をコマンド解釈部６３へ送信する。この終了信号に応答して、コマンド解釈部６３は終了信号をＣＰＵ６２へ送信する。ＣＰＵ６２は、終了信号の受信により、画像描画処理を終了する。
【００３４】
図８はアドレス送信部２０及びバックアップ部２２の構成の一例を示す図である。アドレス送信部２０は、レジスタ３０、レジスタ更新制御部７０、リードライト制御部７１、データ並び替え部７２、アドレス計算部７３、Ｘカウント部７４、Ｙカウント部７５、ＲＡＭ容量計算部７６、及び終了判定部７７を含む。バックアップ部２２は、セレクタ７８−１乃至７８−６、及びレジスタ７９−１乃至７９−４を含む。アドレス送信部２０には、制御部２４から状態開始信号と状態信号とが供給される。またブレンド処理部１７から、ブレンド処理後のデータと当該データの有効無効を示すデータ有効無効信号とが供給される。またコマンド解釈部６３から、画面Ｘサイズ、描画Ｘサイズ、描画Ｙサイズ、及びＲＡＭ上限値が供給される。バックアップ部２２には、制御部２４から状態信号が供給される。またコマンド解釈部６３から、開始信号、入力画像ＳＲＣの開始メモリアドレスであるＳＲＣベースアドレス、出力先画像ＤＳＴの開始メモリアドレスであるＤＳＴベースアドレス、及びアルファマップＡＬＰの開始メモリアドレスであるＡＬＰベースアドレスが供給される。
【００３５】
図９は、アドレス送信部２０の動作を示すフローチャートである。ステップＳ１で、レジスタ更新制御部７０が状態開始信号を受信したか否かを判定する。受信した場合には、ステップＳ２に進み、受信していない場合にはステップＳ３に進む。ステップＳ２では、レジスタ更新制御部７０による制御の下で、バックアップ部２２からのレジスタ値をレジスタ３０に書き込む。具体的には、制御部２４からの状態信号により、現在の状態（例えばＳＲＣ状態）に対応するレジスタ７９−１乃至７９−４のうちの１つ（例えばＳＲＣ状態に対応するレジスタ７９−１）が、セレクタ７８−６により選択される。セレクタ７８−６により選択されたレジスタの出力するレジスタ値が、レジスタ更新制御部７０からの書込み指示信号によりレジスタ３０に書き込まれる。
【００３６】
ステップＳ３で、現在の状態がＷ＿ＤＳＴ状態であるか否かが判定される。現在の状態がＷ＿ＤＳＴ状態である場合、ステップＳ４で、データ並び替え部７２が有効なデータを受信したか否かを判定する。有効なデータを受信していない場合には処理を終了する。有効なデータを受信した場合、ステップＳ５で、データ並び替え部７２がデータを並べ替える。このデータの並び替えにより、外部メモリ１５に格納するために適した出力フォーマットになるように、ブレンド処理後のデータを並べ替える。なおステップＳ３で現在の状態がＷ＿ＤＳＴ状態でないと判断された場合には、ステップＳ４とＳ５とをスキップしてステップＳ６に進む。
【００３７】
ステップＳ６で、アドレス計算部７３がアドレス計算を行ない、計算したアドレスを送信する。この時、現在の状態がＷ＿ＤＳＴ状態であれば、リードライト制御部７１がライト信号を送信し、それ以外の状態の場合には、リードライト制御部７１がリード信号を送信する。これにより所望のアドレスに対するデータ書込み又はデータ読出しが実行される。ここで送信するアドレス値は、レジスタ３０に格納されている開始アドレス値にＸカウンタ値を加算することにより求められる。Ｘカウンタ値を順次１ずつ増加しながらアドレス値を送信することで、Ｘ方向の各画素に対応するメモリアクセスを実行する。Ｘカウンタ値が順次増加され、描画Ｘサイズに到達すると、開始アドレス値に画面Ｘサイズを加算することにより、次のライン（次のＹ座標）の開始アドレスを求める。次のラインに移動する毎にＹカウンタ値は１増加され、Ｘカウンタ値は０に初期化される。
【００３８】
ステップＳ７で、ＲＡＭ容量を計算する。具体的には、ＲＡＭ容量計算部７６が、リードされるデータの数（＝送信するアドレス数）をＲＡＭカウンタ値として計数し、ＲＡＭ上限値と比較する。ＲＡＭ上限値を超える分の数については、次回のＲＡＭカウンタ値として用いる。次にステップＳ８で、終了判定（終了条件の有無の検出）を行なう。Ｘカウンタ値をカウントするＸカウント部７４が、Ｘカウンタ値と描画Ｘサイズとを比較して、Ｘカウンタ値が描画Ｘサイズに到達したか否かを示す判定値を終了判定部７７に供給する。同様に、Ｙカウンタ値をカウントするＹカウント部７５が、Ｙカウンタ値と描画Ｙサイズとを比較して、Ｙカウンタ値が描画Ｙサイズに到達したか否かを示す判定値を終了判定部７７に供給する。またＲＡＭ容量計算部７６が、ＲＡＭカウンタ値がＲＡＭ上限値以上であるか否かを示す判定値を終了判定部７７に供給する。ＲＡＭカウンタ値がＲＡＭ上限値以上であれば、終了判定部７７はステップＳ９において終了と判断し、ステップＳ１０において状態終了信号を送信する（状態終了信号をアサートする）。またＸカウンタ値が描画Ｘサイズに到達し且つＹカウンタ値が描画Ｙサイズに到達すると、終了判定部７７はステップＳ９において終了と判断し、ステップＳ１０において状態終了信号を送信する（状態終了信号をアサートする）。以上でアドレス送信部２０のアドレス送信処理を終了する。
【００３９】
なお終了判定部７７が状態終了信号を送信すると、この状態終了信号がバックアップ開始信号としてバックアップ部２２に供給される。このバックアップ開始信号は、状態信号が示す状態（例えばＳＲＣ状態）に対応するレジスタ（例えばＳＲＣ状態に対応するレジスタ７９−１）に、デマルチプレクサ７８−５により選択的に供給される。バックアップ開始信号を受け取ったレジスタは、アドレス送信部２０のレジスタ３０からのレジスタ値を格納する。これによりアドレス送信部２０のレジスタ３０のレジスタ値が退避される。なお開始信号は、各画像データの一番最初のデータを読み出す時にのみアサートされる信号である。この開始信号がアサート状態の時には、バックアップ開始信号を受け取ったレジスタは、レジスタ３０からのレジスタ値ではなく外部からのＳＲＣベースアドレス、ＤＳＴベースアドレス、及びＡＬＰベースアドレスを格納する。
【００４０】
図１０は、データ受信部２１及びバックアップ部２３の構成の一例を示す図である。図１０において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。データ受信部２１は、データ処理部３５及びデータ遅延回路３７を含む。データ処理部３５は、レジスタ（データ並べ替えレジスタ）３６、アドレス計算部８０、リードライト制御部８１、及びリードアドレス比較部８２を含む。バックアップ部２３は、デマルチプレクサ８８−１及びセレクタ８８−２、及びレジスタ８９−１乃至８９−３を含む。データ受信部２１には、制御部２５から状態開始信号と状態信号とが供給される。また外部メモリ１５からの読出しデータとデータ有効無効信号とが供給される。またＦＩＦＯ２６から読み出した状態終了信号ＤＴＰが供給される。初期化信号ＩＮＩＴは外部から供給されてもよいし、図２に示すように内部で初期化信号生成部３８により生成してもよい。またデータ受信部２１は、外部ＲＡＭ１６からＳＲＣデータ、ＤＳＴデータ、ＡＬＰデータ、及びこれらのデータの有効／無効を示すＲＡＭデータ有効無効信号が供給される。バックアップ部２３には、制御部２５から状態信号が供給される。
【００４１】
図１１は、データ受信部２１の動作を示すフローチャートである。ステップＳ１で、データ処理部３５が状態開始信号を受信したか否かを判定する。受信した場合には、ステップＳ２に進み、受信していない場合にはステップＳ３に進む。ステップＳ２では、バックアップ部２３からのレジスタ値をレジスタ３６に書き込む。具体的には、制御部２５からの状態信号により、現在の状態（例えばＳＲＣ状態）に対応するレジスタ８９−１乃至８９−３のうちの１つ（例えばＳＲＣ状態に対応するレジスタ８９−１）が、セレクタ８８−２により選択される。セレクタ８８−２により選択されたレジスタの出力するレジスタ値が、レジスタ３６に書き込まれる（復帰される）。
【００４２】
ステップＳ３で、現在の状態がＷ＿ＤＳＴ状態であるか否かが判定される。現在の状態がＷ＿ＤＳＴ状態でない場合、ステップＳ４で、データ遅延回路３７がデータ有効無効信号、読出しデータ、及び状態終了信号を遅延させる。ステップＳ５で、レジスタ３６によりデータを並べ替える。このデータの並び替えにより、ＲＡＭへ格納するデータ単位である１ワードのデータ枠に、データ遅延回路３７から受け取った有効な画像データのみを詰めていく。なおバックアップ部２３から復帰した前回書き残したデータは、一番最初にＲＡＭへ書き込むべきデータとなる。ステップＳ６で、データ処理部３５がデータ遅延回路３７から状態終了信号を受け取ったか否かを判定する。状態終了信号を受け取った場合、ステップＳ７でリードアドレス比較部８２を介して状態終了信号を制御部２５に送信すると共に、ステップＳ８でその時のＲＡＭアドレスをリードアドレス比較部８２に保持する。その後、ステップＳ１０に進む。またステップＳ６で状態終了信号を受け取っていないと判断した場合、ステップＳ９で１ワード分のデータが揃ったか否かを判断する。１ワード分のデータが揃った場合、ステップＳ１０に進む。１ワード分のデータが揃っていない場合、処理を終了してから再度データ受信処理を実行する。
【００４３】
ステップＳ１０で、レジスタ３６からＲＡＭアクセス有効無効信号及びＲＡＭデータを外部ＲＡＭ１６に出力する。またそれと同時に、アドレス計算部８０により計算したＲＡＭアドレスを外部ＲＡＭ１６に出力する。この時、状態信号が示す状態がＷ＿ＤＳＴ状態以外であるので、リードライト制御部８１は、ライト信号を外部ＲＡＭ１６に出力している。これにより、外部ＲＡＭ１６に対する画像データの書込みが実行される。ステップＳ１６で、ＲＡＭアドレスをカウントアップする。
【００４４】
ステップＳ３で現在の状態がＷ＿ＤＳＴ状態であると判断された場合、ステップＳ１１で、アドレス送信部２０のデータ要求生成部３２（図２参照）からアドレス計算部８０がデータ要求を受信したか否かを判断する。データ要求を受信していない場合には処理を終了する。データ要求を受信すると、ステップＳ１２で、アドレス計算部８０により計算したＲＡＭアドレスを外部ＲＡＭ１６に出力する。この時、状態信号が示す状態がＷ＿ＤＳＴ状態であるので、リードライト制御部８１は、リード信号を外部ＲＡＭ１６に出力する。ステップＳ１３で、ライト時に保持したアドレスとリードアドレスとを比較する。ステップＳ１４でアドレスが一致すると判断されると、ステップＳ１５で状態終了信号を送信する。これにより、外部ＲＡＭ１６からの画像データの読出しが完了する。なお読み出されたデータは、そのままデータ受信部２１からブレンド処理部１７に供給される。その後ステップＳ１６でＲＡＭアドレスをカウントアップし、データ受信部２１の処理を終了する。
【００４５】
なおデータ受信部２１が状態終了信号を送信すると、この状態終了信号がバックアップ開始信号としてバックアップ部２３に供給される。このバックアップ開始信号は、状態信号が示す状態（例えばＳＲＣ状態）に対応するレジスタ（例えばＳＲＣ状態に対応するレジスタ８９−１）に、デマルチプレクサ８８−１により選択的に供給される。バックアップ開始信号を受け取ったレジスタは、データ受信部２１のレジスタ３６からのレジスタ値を格納する。これによりデータ受信部２１のレジスタ３６のレジスタ値が退避される。
【００４６】
図１２は、ブレンド処理部１７の動作を示すフローチャートである。ステップＳ１で、データ受信部２１から受け取ったデータが有効か否か判断する。有効データである場合には、ステップＳ２で、例えばアルファブレンド処理ＤＳＴ＝（１−ＡＬＰ）ＤＳＴ＋ＡＬＰ・ＳＲＣを実行する。ブレンド処理としては、これに限られず、置換や乗算等の種々の処理があり得る。ステップＳ３で、ブレンド処理後のデータと当該データの有効／無効を示す有効無効信号とをアドレス送信部２０に出力する。以上でブレンド処理部１７の処理を終了する。
【００４７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００４８】
【図１】アドレス送信部の出力するアドレス及びデータ受信部の受信するデータとのタイミング関係を示すタイミング図である。
【図２】メモリアクセス制御回路の構成の一例を示す図である。
【図３】データ遅延回路の構成の一例を示す図である。
【図４】図３のデータ遅延回路の動作を示すタイミング図である。
【図５】データ遅延回路の構成の別の一例を示す図である。
【図６】図５のデータ遅延回路の動作を示すタイミング図である。
【図７】グラフィクス処理装置の具体的なシステム構成を示す図である。
【図８】アドレス送信部及びバックアップ部の構成の一例を示す図である。
【図９】アドレス送信部の動作を示すフローチャートである。
【図１０】データ受信部及びバックアップ部の構成の一例を示す図である。
【図１１】データ受信部の動作を示すフローチャートである。
【図１２】ブレンド処理部の動作を示すフローチャートである。
【符号の説明】
【００４９】
１５  外部メモリ
１６  外部ＲＡＭ
１７  ブレンド処理部
２０  アドレス送信部
２１  データ受信部
２２、２３  バックアップ部
２４、２５  制御部
２６  ＦＩＦＯ
【図１】
2010118023.tif 000003
【図２】
2010118023.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010118023.tif 000010
【図９】
2010118023.tif 000011
【図１０】
2010118023.tif 000012
【図１１】
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【図１２】
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