(57)【要約】【課題】電子部品を実装後にアンダーフィル樹脂を充填する際に、その流動性を高めて充填を行い易くするとともに、ボイドの発生を抑制し、不要な領域にまで樹脂が流出するのを防ぐことができるダム構造を実現し、そのダム構造をそのための追加的な工程及びそれに伴うコストを必要とせずに容易に形成すること。【解決手段】電子部品の実装面側に形成された最外層の配線層１５（導体層１６）を覆うように絶縁層１７Ａを形成した後、所要の形状にパターニングしたマスクＲ２を用いて、露出している絶縁層１７Ａの部分を、配線層１５の一部に画定されるパッドＰ１の表面が露出するまで段差状に除去して凹部ＤＰ１を形成する。【選択図】図５
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【特許請求の範囲】
【請求項１】
電子部品を実装するのに用いられる配線基板の製造方法であって、
前記配線基板の前記電子部品の実装面側に最外層の配線層を形成する工程と、
前記配線層を覆うように絶縁層を形成する工程と、
前記絶縁層の前記電子部品の実装エリアに対応する部分に、前記電子部品のサイズよりも大きいサイズで当該絶縁層部分を、前記配線層の一部に画定されるパッドの表面が露出するまで段差状に除去して凹部を形成する工程とを含むことを特徴とする配線基板の製造方法。
【請求項２】
前記凹部を形成する工程において、当該絶縁層部分をブラスト加工により除去してその底面が平坦な凹部を形成するとともに、該凹部の底面に前記パッドの表面を露出させることを特徴とする請求項１に記載の配線基板の製造方法。
【請求項３】
前記最外層の配線層を形成する工程と、前記絶縁層を形成する工程との間に、
前記配線層の一部に画定されるパッドの部分のみを他の配線部分よりも厚く形成する工程を含むことを特徴とする請求項２に記載の配線基板の製造方法。
【請求項４】
前記最外層の配線層を形成する工程の前に、
前記配線層の下層の絶縁層を形成する工程と、
前記下層の絶縁層の、前記パッドの位置に対応する部分を残して他の絶縁層部分を厚さ方向に所要量だけ除去し、当該部分に凸部を有した絶縁層を形成する工程とを含み、
該形成された凸部を有した絶縁層上に前記配線層が段差状に形成されていることを特徴とする請求項２に記載の配線基板の製造方法。
【請求項５】
前記凸部を有した絶縁層を形成する工程において、当該他の絶縁層部分をブラスト加工により除去することを特徴とする請求項４に記載の配線基板の製造方法。
【請求項６】
前記凹部を形成する工程において、該凹部を前記電子部品の実装エリア全体に亘って形成することを特徴とする請求項２に記載の配線基板の製造方法。
【請求項７】
前記凹部を形成する工程において、該凹部を前記電子部品の実装エリアの周囲に沿ってその内側に環状に形成することを特徴とする請求項２に記載の配線基板の製造方法。
【請求項８】
電子部品を実装するのに用いられる配線基板であって、
前記配線基板を保護する最外層の絶縁層を有し、該絶縁層の前記電子部品の実装エリアに対応する部分に、前記電子部品のサイズよりも大きいサイズで当該絶縁層部分が段差状に除去されてなる凹部が形成されており、
前記絶縁層で覆われた配線層の一部にパッドの部分が画定され、該パッドの表面が前記凹部内の前記絶縁層の表面と同一面上に露出するとともに、該パッドの側面が当該絶縁層によって覆われていることを特徴とする配線基板。
【請求項９】
前記配線層の一部に画定されるパッドの部分のみが他の配線部分よりも厚く形成されていることを特徴とする請求項８に記載の配線基板。
【請求項１０】
さらに、前記配線層の下層の絶縁層を有し、該絶縁層において前記パッドの位置に対応する部分が他の絶縁層部分よりも厚く形成されており、
前記配線層は、前記パッドの位置に対応する絶縁層部分が厚く形成された絶縁層上に段差状に形成されていることを特徴とする請求項８に記載の配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子等の電子部品（チップ）をフリップチップ実装するのに用いられる配線基板の製造方法及び配線基板に関する。
【０００２】
かかる配線基板は、半導体チップを搭載するパッケージとしての機能を果たすという点で、以下の記述では便宜上、「半導体パッケージ」ともいう。
【背景技術】
【０００３】
配線基板上に半導体チップをフリップチップ接続した構造では、チップと基板との接続信頼性を確保するために、チップと基板との間隙にアンダーフィル樹脂を充填して補強するのが一般的である。この補強効果を奏するためには、アンダーフィル樹脂をチップと基板の間隙からわずかに周囲へ溢れさせ、断面的に見たときにチップを頂上として広がる山裾を形成するように充填を行う。つまり、チップ・基板間から溢れ出た樹脂がチップ側壁部を這い上がってフィレット部が形成されるように樹脂充填を行う必要がある。
【０００４】
チップ・基板間に充填されるアンダーフィル樹脂は、その粘性に応じて、充填後の樹脂の流動性が低くなったり（粘性が高い場合）、あるいは高くなったりする（粘性が低い場合）。このため、チップ・基板間のエリア内での樹脂の流れ方（挙動）や、チップ・基板間から溢れ出た樹脂の周囲への広がり範囲に影響が及ぼされる。
【０００５】
アンダーフィル樹脂は、チップ・基板間の小さな隙間（現状の技術では５０μｍ程度）に毛細管現象によって浸透させるものであるが、その流動性が低いと、樹脂は流れにくくなるため、チップ・基板間の開口部のチップ外周に沿った部分（樹脂の注入口）から開口部の内側に樹脂が流動する過程で、内側に充填された樹脂内にボイド（気泡）が形成されてしまう可能性が高い。ボイドが形成されると、十分な接合強度が得られないので、チップと配線基板との接続信頼性が低下する。また、樹脂充填後の加熱（硬化）処理によりボイド内の空気が膨張し、樹脂にクラックが生じたりするおそれもある。
【０００６】
このようなボイドが発生しないようにするには、流動性の高いアンダーフィル樹脂を使用すればよい。しかし、流動性が高いと樹脂は流れやすくなるため、チップ・基板間から溢れ出た樹脂の流れ出しの範囲が必要以上に拡大されるおそれがある。その場合、チップ周辺に配置されている他の回路素子やパッド等に悪影響を及ぼすことになる。特に、昨今のように高密度実装が一般化されている配線基板についてはその影響は一層顕著である。そこで、チップ・基板間から溢れ出た樹脂の流れ出しの範囲を制限する（つまり、必要以上に拡がらないようにする）ために種々の技術が提案されている。
【０００７】
その技術の典型的な一例として、下記の特許文献１、特許文献２などにも記載されているように、基板上でチップの実装エリアの周辺にダム構造（壁状に隆起した部分、もしくは溝状に凹んだ部分）を作製する方法がある。かかるダム構造を作製する方法としては、感光性絶縁樹脂（ソルダレジスト）をフォトリソグラフィ技術を用いてパターニングする方法や、スクリーン印刷法により絶縁樹脂を塗布する方法、板状部材を枠状に成形して貼り付ける方法などが用いられる。
【０００８】
一方、流動性の高いアンダーフィル樹脂を使用しても、チップ周囲の開口部から注入された樹脂が内側に流動して充填される領域（チップに対向する側の基板表面）に凹凸があった場合には、この凹凸部分の近傍においてボイドが発生する可能性がある。例えば、最外層の絶縁層（ソルダレジスト層）から露出するパッドの表面とその絶縁層の表面との間に段差がある場合である。従って、ボイドの発生を効果的に抑制するためには、アンダーフィル樹脂が流動する基板表面は平坦となっているのが望ましい。
【０００９】
これに関連する技術の一例は、下記の特許文献３に記載されている。この文献に記載された技術では（図８参照）、帯状配線導体５ａ及びその上に形成された導電突起１２（パッドに相当）をソルダレジスト層用の樹脂６ａで被覆した後、この樹脂６ａを導電突起１２の上面が露出するまで研磨してソルダレジスト層６を形成することで、導電突起１２の上面がソルダレジスト層６の上面と実質的に同じ平面で露出する配線基板１０を得るようにしている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−１８６２１３号公報
【特許文献２】特開平５−２８３４７８号公報
【特許文献３】特開２００６−３４４６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述したように従来のチップ実装用の配線基板においては、基板上でチップ実装エリアの周辺にダム構造を形成しておくことで、アンダーフィル樹脂の充填時にチップ・基板間から溢れ出た樹脂が必要以上に拡がらないようにしている。そして、そのダム構造を作製しようとすると、基板の最外層の絶縁層（ソルダレジスト層）を形成した後に、その上にダム部を形成するための追加的なプロセス（感光性絶縁樹脂をフォトリソグラフィによりパターニングしたり、印刷法により絶縁樹脂を塗布したり、枠状に成形した板状部材を貼り付けたりするなど）を必要としていた。
【００１２】
つまり、ダム構造を形成するためのプロセスを別途必要とし、またそのための材料も必要となるため、製造工程及びそれに伴うコストが増大するといった問題があった。
【００１３】
かかる問題は、上記の特許文献３に記載されているような、アンダーフィル樹脂が流動する基板表面が平坦となっている配線基板においても同様に起こり得る。すなわち、この配線基板において同様のダム構造を作製するためには、最外層の絶縁層（ソルダレジスト層）の上面をパッド（導電突起）の上面と合わせるための処理（ソルダレジスト層用の樹脂で導電突起を被覆→この樹脂を導電突起の上面が露出するまで研磨）を行った後に、その上にダム部を形成するためのプロセスを別途必要とする。
【００１４】
本発明は、かかる従来技術における課題に鑑み創作されたもので、電子部品を実装後にアンダーフィル樹脂を充填する際に、その流動性を高めて充填を行い易くするとともに、ボイドの発生を抑制し、不要な領域にまで樹脂が流出するのを防ぐことができるダム構造を実現し、そのダム構造をそのための追加的な工程及びそれに伴うコストを必要とせずに容易に形成することができる配線基板の製造方法及び配線基板を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の従来技術の課題を解決するため、本発明の基本形態によれば、電子部品を実装するのに用いられる配線基板の製造方法であって、前記配線基板の前記電子部品の実装面側に最外層の配線層を形成する工程と、前記配線層を覆うように絶縁層を形成する工程と、前記絶縁層の前記電子部品の実装エリアに対応する部分に、前記電子部品のサイズよりも大きいサイズで当該絶縁層部分を、前記配線層の一部に画定されるパッドの表面が露出するまで段差状に除去して凹部を形成する工程とを含むことを特徴とする配線基板の製造方法が提供される。
【００１６】
また、本発明の他の形態によれば、上記の形態に係る配線基板の製造方法によって製造される配線基板が提供される。この配線基板は、電子部品を実装するのに用いられる配線基板であって、前記配線基板を保護する最外層の絶縁層を有し、該絶縁層の前記電子部品の実装エリアに対応する部分に、前記電子部品のサイズよりも大きいサイズで当該絶縁層部分が段差状に除去されてなる凹部が形成されており、前記絶縁層で覆われた配線層の一部にパッドの部分が画定され、該パッドの表面が前記凹部内の前記絶縁層の表面と同一面上に露出するとともに、該パッドの側面が当該絶縁層によって覆われていることを特徴とする。
【発明の効果】
【００１７】
本発明に係る配線基板の製造方法によれば、凹部内に電子部品を実装して本配線基板との間隙にアンダーフィル樹脂を充填する際に、凹部内においてパッドの表面と絶縁層の表面が同一面となっている（つまり、電子部品周囲の開口部から注入されたアンダーフィル樹脂が内側に流動して充填される領域に凹凸が無く平坦となっている）ので、当該領域でのアンダーフィル樹脂の流動性が高められる。これにより、樹脂の充填が行い易くなるとともに、ボイドの発生を効果的に抑制することができる。その結果、電子部品と本配線基板の間に十分な接合強度が得られ、接続信頼性が向上する。
【００１８】
また、アンダーフィル樹脂が充填される領域（凹部）のサイズが電子部品のサイズよりも大きいので、樹脂充填後に電子部品と本配線基板との間隙から周囲に流れ出したアンダーフィル樹脂は、凹部の段差部分で堰き止めることができる。つまり、電子部品と本配線基板との間隙から溢れ出た樹脂の周囲への流れ出しを所定の範囲内に止め、これにより、周辺に配置されている他の回路素子やパッド等に悪影響が及ぼされるのを防ぐことができる。
【００１９】
また、電子部品の実装面側の最外層の配線層を覆うように形成された絶縁層に対し、電子部品の実装エリアに対応する絶縁層部分を段差状に除去することで、ダム機能を有する凹部を形成できると同時に、その凹部内において露出するパッドの表面と絶縁層の表面が同一面となる（凹凸が無く平坦な）構造を作製することができる。つまり、従来のプロセスで必要とされていた追加的な工程及びそれに伴うコストを必要とせずに、所要のダム構造を容易に形成することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態に係る配線基板（半導体パッケージ）の構成を示す図である。
【図２】図１の配線基板に半導体素子（電子部品）を実装した状態を示す断面図である。
【図３】図１の配線基板の製造方法の工程（その１）を示す断面図である。
【図４】図３の製造工程に続く工程（その２）を示す断面図である。
【図５】図４の製造工程に続く工程（その３）を示す断面図である。
【図６】本発明の第２の実施形態に係る配線基板（半導体パッケージ）の構成を示す図である。
【図７】図６の配線基板に半導体素子（電子部品）を実装した状態を示す断面図である。
【図８】図６の配線基板の製造方法の工程（その１）を示す断面図である。
【図９】図８の製造工程に続く工程（その２）を示す断面図である。
【図１０】本発明の第３の実施形態に係る配線基板（半導体パッケージ）の構成を示す図である。
【図１１】図１０の配線基板に半導体素子（電子部品）を実装した状態を示す断面図である。
【図１２】図１０の配線基板の製造方法の工程（その１）を示す断面図である。
【図１３】図１２の製造工程に続く工程（その２）を示す断面図である。
【図１４】図１３の製造工程に続く工程（その３）を示す断面図である。
【図１５】本発明の第４の実施形態に係る配線基板（半導体パッケージ）の構成を示す図である。
【図１６】図１５の配線基板に半導体素子（電子部品）を実装した状態を示す断面図である。
【図１７】図１５の配線基板の製造方法の工程（その１）を示す断面図である。
【図１８】図１７の製造工程に続く工程（その２）を示す断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。
【００２２】
（第１の実施形態…図１〜図５参照）
図１は本発明の第１の実施形態に係る配線基板（半導体パッケージ）の構成を示したものであり、（ａ）はその配線基板を上面から見たときの構成、（ｂ）は（ａ）のＡ−Ａ’線に沿って縦断面的に見たときの構成、（ｃ）は（ａ）のＢ−Ｂ’線に沿って縦断面的に見たときの構成をそれぞれ示している。
【００２３】
この第１の実施形態に係る配線基板（半導体パッケージ）１０は、図示のようにペリフェラル型の端子配列を有した半導体集積回路素子（破線で示す半導体チップ１）をフリップチップ実装するのに用いられる。
【００２４】
本実施形態の配線基板１０は、一般的なビルドアップ法を用いて作製される多層配線板を基本構成としている。図示の例では、支持基材としてのコア基板１１の両面に、それぞれ所要の形状にパターニングされた１層目の配線層（配線パターン）１２が形成されている。両面の各配線パターン１２は、コア基板１１の所要の箇所に形成されたスルーホールＴＨの内面に被着された導体（めっき膜）を介して電気的に接続されている。また、スルーホールＴＨの内部には絶縁材料（樹脂）１３が充填されている。
【００２５】
さらに、コア基板１１の両面には、それぞれ配線層１２を覆うように絶縁層（樹脂層）１４が形成され、各絶縁層１４上に、それぞれ所要の形状にパターニングされた２層目の配線層（配線パターン）１５が形成されている。各配線パターン１５は、その下層の絶縁層１４において所要の箇所に形成されたビアホールＶＨの内部に充填された導体（ビア）を介してその下層の配線層１２に電気的に接続されている。本実施形態では、この２層目の配線層１５は最外層の配線層を構成する。なお、図示の例では示していないが、絶縁層１４と配線層１５の間には、後述するようにシード層が介在されている。
【００２６】
最外層の各配線層１５には、それぞれ所要の箇所に外部接続用のパッドＰ１，Ｐ２の部分が画定されている。さらに、半導体チップ１が実装される側（図示の例では上側）の配線層１５のパッドＰ１の部分上には、本実施形態を特徴付ける導体層１６が積層されている。つまり、この導体層１６がその下層の配線層１５の部分に積層されて一体化されることで、パッドＰ１の部分のみが他の配線部分よりも厚く形成されている。
【００２７】
さらに、半導体チップ１が実装される側の最表面には、保護膜としてのソルダレジスト層（最外層の絶縁層）１７が形成されており、このソルダレジスト層１７には、本発明を特徴付ける凹部ＤＰ１が形成されている。この凹部ＤＰ１は、後述するように所要の厚さに形成されたソルダレジスト層の当該部分をブラスト処理等で削り取る（当該部分の厚さを減少させる）ことにより形成される。つまり、同じソルダレジスト層１７の一部に、段差状に削られてその底面が平坦となっている凹部ＤＰ１が設けられている。この凹部ＤＰ１は、チップ実装エリアを規定し、実装される半導体チップ１のサイズ（図１（ａ）に示すように平面視したときに正方形で、１辺の長さがＷ１）よりも僅かに大きいサイズ（同様に正方形で、１辺の長さがＷ２）で形成されている。
【００２８】
この凹部（チップ実装エリア）ＤＰ１内においてパッドＰ１（導体層１６）は露出し、かつ、パッドＰ１の表面が凹部ＤＰ１内のソルダレジスト層１７の表面と同一面となるように形成されている。このパッドＰ１には、図中破線で示すようにチップ１の電極端子がはんだバンプ等を介してフリップチップ接続されるようになっている。
【００２９】
このように、一方の面側の最外層の絶縁層（ソルダレジスト層）１７に、チップ１のサイズよりも大きいサイズの凹部ＤＰ１を形成しておくことで、本パッケージ１０にチップ１を搭載してその間隙にアンダーフィル樹脂を充填したときに、その間隙から周囲に流れ出した樹脂を堰き止めるための「ダム」として機能させることができる。
【００３０】
同様に、半導体チップ１が実装される側と反対側の最表面にも、保護膜としてのソルダレジスト層（最外層の絶縁層）１７が形成されている。このソルダレジスト層１７は、最外層の配線層１５の所要の箇所に画定されたパッドＰ２の部分を露出させてその表面を覆うように形成されている。このソルダレジスト層１７から露出するパッドＰ２には、本パッケージ１０をマザーボード等に実装する際に使用されるはんだボール等の外部接続端子が接合されるようになっている。
【００３１】
本実施形態に係る配線基板（半導体パッケージ）１０を構成する各部材の具体的な材料や大きさ、厚さ等については、後述するプロセスに関連させて具体的に説明する。
【００３２】
図２は、本実施形態の配線基板１０に電子部品としての半導体素子（チップ）１を実装した状態（半導体装置１０ａとして構成した場合）の断面構造を示している。
【００３３】
半導体チップ１は、図示のようにチップ実装面側のソルダレジスト層１７に形成された凹部ＤＰ１内において露出するパッドＰ１（導体層１６）に、その電極端子２（はんだバンプ等）を介してフリップチップ接続されている。さらに、その凹部ＤＰ１内に搭載されたチップ１と配線基板１０との間隙にアンダーフィル樹脂３（熱硬化性のエポキシ系樹脂等）を充填し、熱硬化させて、チップ１を配線基板１０に固定化している。
【００３４】
一方、チップ実装面側と反対側の面（外部接続端子接合面）のソルダレジスト層１７から露出するパッドＰ２（配線層１５）には、必要に応じてはんだボールやピン等の外部接続端子がリフロー等により接合される。なお、このパッドＰ２には必ずしもはんだボール等の外部接続端子を接合しておく必要はなく、図示のように、パッドＰ２自体を外部接続端子として利用したＬＧＡ（ランド・グリッド・アレイ）の形態としてもよい。
【００３５】
次に、第１の実施形態に係る配線基板（半導体パッケージ）１０を製造する方法について、その製造工程の一例を示す図３〜図５を参照しながら説明する。
【００３６】
先ず最初の工程では（図３（ａ）参照）、本配線基板１０のベースとなる基板を用意する。このベース基板には、一般的なプリント配線基板において用いられている銅張積層板を使用する。すなわち、プリプレグ（補強材のガラス布にエポキシ系樹脂、ポリイミド系樹脂等の熱硬化性樹脂を含浸させ、半硬化状態にした接着シート）を所要枚数重ね、その両面に銅箔を重ねて加熱・加圧したものを、コア基板１１として使用する。次に、このコア基板１１の所要の箇所に、ドリル加工によりスルーホールＴＨを形成した後、このスルーホールＴＨの内面を含めてコア基板１１の両面（銅箔上）に、無電解銅（Ｃｕ）めっき及び電解Ｃｕめっきを順次施す（Ｃｕめっき膜の被着）。さらに、スルーホールＴＨの内部に樹脂１３を充填した後、コア基板１１の両面に被着されたＣｕめっき膜を、サブトラクティブ法により、それぞれ所要の形状にパターニング（エッチング加工）して、１層目の配線層（配線パターン）１２を形成する。
【００３７】
次の工程では（図３（ｂ）参照）、コア基板１１の両面に、それぞれ配線層１２を覆うようにして、エポキシ系樹脂やポリイミド系樹脂等からなる絶縁層１４を形成する。例えば、エポキシ系樹脂フィルムをコア基板１１及び配線層１２上にラミネートし、この樹脂フィルムを１３０〜１５０℃の温度で加熱しながらプレスを行い硬化させることにより、樹脂層（絶縁層１４）を形成することができる。
【００３８】
次の工程では（図３（ｃ）参照）、両面の各樹脂層（絶縁層）１４の所定の箇所に、炭酸ガスレーザ、エキシマレーザ等による穴明け処理により、それぞれ下層の配線層（パッドの部分）１２に達するビアホールＶＨを形成する。図示の例では、上面及び下面ともに３個ずつ、ビアホールＶＨが形成されている。絶縁層１４が感光性樹脂を用いて形成されている場合には、レーザ加工の代わりに、フォトリソグラフィ技術を用いてビアホールＶＨを形成することも可能である。レーザ加工によりビアホールＶＨを形成すると、その底面（配線層１２上）に、レーザ照射の際の熱によって溶融した樹脂の一部が樹脂残渣（スミア）となって付着する場合が多い。スミアが付着していると、配線層１２とその上に形成される導体層（配線層）との間に導通不良をひき起こす要因となる。
【００３９】
次の工程では（図３（ｄ）参照）、先ず、ビアホールＶＨの底面（配線層１２上）に付着している樹脂残渣（スミア）を除去するための処理（デスミア）を行う。例えば、過マンガン酸カリウム法を用いて行う。このデスミアにより配線層１２の表面を完全に露出させた後、無電解Ｃｕめっきにより、ビアホールＶＨの底面に露出している配線層１２上も含めて全面（絶縁層１４上）にシード層（めっき給電層）ＳＤを形成する。
【００４０】
次の工程では（図４（ａ）参照）、両面の各シード層ＳＤ上に、それぞれビアホールＶＨの内部を充填（ビアを形成）して下層の配線層（パッドの部分）１２に接続される２層目の配線層（配線パターン）１５を形成する。この配線層１５は、例えば、セミアディティブ法により形成される。
【００４１】
具体的には、先ず、シード層ＳＤ上に、パターニング材料を使用してめっき用のレジストマスクを形成し、その所要の箇所を開口する。すなわち、形成すべき配線層１５の形状に従ってパターニングされた開口部を有するレジスト層（図示せず）を形成する。
【００４２】
パターニング材料としては、感光性のドライフィルム（レジスト材料をポリエステルのカバーシートとポリエチレンのセパレータシートの間に挟んだ構造のもの）、又は液状のフォトレジスト（ノボラック系樹脂、エポキシ系樹脂等の液状レジスト）を用いることができる。例えば、ドライフィルムを使用する場合には、シード層ＳＤ上にドライフィルムを熱圧着により貼り付け、このドライフィルムを、所要の形状にパターニングされたマスク（図示せず）を用いて紫外線（ＵＶ）照射による露光を施して硬化させ、さらに所定の現像液を用いて当該部分をエッチング除去し、所要の配線層１５の形状に応じた開口部を有するレジスト層（図示せず）を形成する。液状のフォトレジストを用いた場合にも、同様の工程を経てレジスト層を形成することができる。
【００４３】
次に、このレジスト層（レジストマスク）の開口部から露出しているシード層（Ｃｕ）ＳＤ上に、このシード層ＳＤを給電層として利用した電解Ｃｕめっきにより、配線層（配線パターン）１５を形成する。そして、レジストマスクを除去する。例えば、レジストマスクとしてドライフィルムを使用した場合には、水酸化ナトリウムやモノエタノールアミン系などのアルカリ性の薬液を用いて除去することができる。また、レジストマスクとしてノボラック系樹脂、エポキシ系樹脂等の液状レジストを使用した場合には、アセトンやアルコール等を用いて除去することができる。
【００４４】
これにより、図４（ａ）に示すように２層目の配線層（配線パターン）１５が形成されたことになる。この段階では、シード層ＳＤは除去せずに残しておく。
【００４５】
本実施形態では、上述したように２層目の配線層１５は最外層の配線層を構成するが、必要に応じて、更なる多層化を図ってもよい。この場合、図３（ｂ）〜図４（ａ）の工程で行った処理と同様にして、所要の層数となるまで絶縁層と配線層を交互に積層する。
【００４６】
次の工程では（図４（ｂ）参照）、両面の各シード層ＳＤ及び各配線層１５上に、それぞれパターニング材料を使用してレジストマスクを形成し、チップ実装面側（図示の例では上側）のレジストマスクについては、その所要の箇所を開口する（開口部ＯＰ１を備えたレジスト層Ｒ１の形成）。この開口部ＯＰ１は、形成すべきパッドＰ１（配線層１５の一部に画定される部分）の形状に従ってパターニングされる。形成すべきパッドＰ１の形状は、本実施形態では「矩形」である（図１（ａ）参照）。
【００４７】
パターニング材料としては、図４（ａ）の工程で使用した感光性のドライフィルム、もしくは液状のフォトレジストを用いることができる。また、レジスト層Ｒ１のパターニングの方法についても、図４（ａ）の工程で行った処理と基本的に同じであるので、ここではその説明は省略する。
【００４８】
次の工程では（図４（ｃ）参照）、両面のレジスト層Ｒ１をマスクにして、チップ実装面側のレジスト層Ｒ１の開口部ＯＰ１から露出している配線層１５のパッドＰ１の部分上に、その下層のシード層（Ｃｕ）ＳＤを給電層として利用した電解Ｃｕめっきを施し、導体層１６を形成する。つまり、この導体層（Ｃｕ）１６をその下層の配線層（Ｃｕ）１５の部分上に積層して一体化させることでパッドＰ１を構成し、これにより、パッドＰ１の部分のみを他の配線部分（配線層１５）よりも厚く形成している。
【００４９】
次の工程では（図４（ｄ）参照）、図４（ａ）の工程で行った処理と同様にして、両面のレジストマスク（図４（ｃ）のレジスト層Ｒ１）を除去し、さらに、露出しているシード層（Ｃｕ）ＳＤをエッチングする。例えば、硫酸と過酸化水素水の混合水溶液などを用いたウエットエッチングにより除去する。
【００５０】
これにより、図示のように両面に２層目の配線層（配線パターン）１５が形成され、さらにチップ実装面側のパッドＰ１の部分のみが他の配線部分（配線層１５）よりも厚く形成された構造体が形成されたことになる。なお、図示の簡単化のため、次の工程以降においてはシード層ＳＤの図示を省略している。
【００５１】
次の工程では（図５（ａ）参照）、両面に形成された配線層１５（導体層１６も含む）を覆うように、それぞれソルダレジスト層１７Ａ及び１７を形成する。この場合、チップ実装面側のソルダレジスト層１７Ａについては、図示のように全体を覆うように形成し、外部接続端子接合面側のソルダレジスト層１７については、配線層１５の所要の箇所に画定されるパッドＰ２の部分を露出させてその表面を覆うように形成する。各ソルダレジスト層１７，１７Ａは、例えば、ソルダレジストフィルムをラミネートし、又は液状のソルダレジストを塗布することにより形成され、さらに外部接続端子接合面側のソルダレジスト層１７については、当該レジストをパッドＰ２の形状に応じてパターニングすることにより形成される。これにより、外部接続端子接合面側のソルダレジスト層１７の開口部からパッドＰ２が露出する。
【００５２】
チップ実装面側に形成されるソルダレジスト層１７ＡのパッドＰ１上の部分の厚さは、形成すべきダム（凹部ＤＰ１）の深さを規定するので、搭載すべきチップの大きさやチップ実装時にアンダーフィル樹脂を充填したときにその間隙から周囲に流れ出す樹脂の量などを適宜勘案して選定される。
【００５３】
なお、反対側のパッドＰ２には、本パッケージ１０をマザーボード等に実装する際に使用されるはんだボールやピン等の外部接続端子が接合されるので、コンタクト性を良くするために金（Ａｕ）めっきを施しておくのが望ましい。その場合、パッド（Ｃｕ）Ｐ２にニッケル（Ｎｉ）めっきを施してからＡｕめっきを施す。つまり、Ｎｉ層とＡｕ層の２層構造からなる導体層（図示せず）をパッドＰ２上に形成する。
【００５４】
次の工程では（図５（ｂ）参照）、チップ実装面側のソルダレジスト層１７Ａ上にレジストマスクを形成し、その所要の箇所を開口する（開口部ＯＰ２を備えたレジスト層Ｒ２の形成）。この開口部ＯＰ２は、形成すべき凹部ＤＰ１の形状に従ってパターニングされる。
【００５５】
レジストマスクの材料としては、図４（ａ）の工程で使用した感光性のドライフィルムもしくは液状のフォトレジスト、あるいは耐ブラスト処理の特性を有するドライフィルムタイプのレジストマスクを用いることができる。また、レジスト層Ｒ２のパターニングの方法についても、図４（ａ）の工程で行った処理と基本的に同じであるので、ここではその説明は省略する。
【００５６】
次の工程では（図５（ｃ）参照）、そのレジスト層Ｒ２をマスクにして、そのレジスト層Ｒ２の開口部ＯＰ２から露出しているソルダレジスト層１７Ａの部分に対し、ブラスト処理を施す（図中、イメージ的に点線部分で示している）。すなわち、ソルダレジスト層１７Ａの露出している部分を、ブラスト加工により段差状に削り取る（当該部分の厚さを全体的に減少させる）ことで、その底面が平坦な凹部ＤＰ１を形成し、その平坦な底面（ソルダレジスト層１７の表面）に各パッドＰ１の表面を一括して露出させている。
【００５７】
本実施形態では、ソルダレジスト層１７Ａの表面をウエットブラスト法により加工している。このウエットブラスト法は、加工する材料の展性によって加工レートが異なり、相対的に脆性の大きい材料（硬化した樹脂など）は加工レートが大きく、相対的に脆性の小さい材料（金属など）は加工レートが小さくなる。従って、その加工量（削るべきソルダレジスト層の厚さ）と加工レートを適宜調整することにより、ソルダレジスト層１７Ａの露出している部分をウエットブラスト法により加工すると、その形成された凹部ＤＰ１の底面に各パッドＰ１の表面を精度良く露出させることができる。
【００５８】
なお、ウエットブラスト法以外に、ドライブラスト（サンドブラスト）法やプラズマエッチング法など、他の加工法を用いることも可能である。ただし、十分な選択比が確保できる点、高い加工精度が得られる点、作業効率に優れる点などから、ウエットブラスト法を用いることが望ましい。
【００５９】
最後の工程では（図５（ｄ）参照）、図４（ａ）の工程で行ったレジストマスクの除去処理と同様にして、レジストマスク（図５（ｃ）のレジスト層Ｒ２）を除去する。さらにチップ実装面側のソルダレジスト層１７の表面に露出しているパッドＰ１に、プリコートはんだ（図示せず）を被着させる。このはんだは、出荷先の便宜等を考慮して、実装されるチップの電極端子（はんだバンプ等）と接続し易くするために設けられる。
【００６０】
以上の工程により、第１の実施形態に係る配線基板（半導体パッケージ）１０が製造されたことになる。
【００６１】
以上説明したように、第１の実施形態（図１〜図５）によれば、チップ実装面側の最外層の絶縁層（ソルダレジスト層１７）の所定の箇所に、実装するチップ１のサイズＷ１よりも大きいサイズＷ２で凹部ＤＰ１が形成され、その凹部ＤＰ１内においてフリップチップ接続用のパッドＰ１が露出し、そのパッドＰ１の表面が凹部ＤＰ１内のソルダレジスト層１７の表面（チップ実装後に充填されるアンダーフィル樹脂３が流動する基板表面）と同一面となるように形成されている。
【００６２】
従って、凹部ＤＰ１内に実装された半導体チップ１と配線基板１０との間隙にアンダーフィル樹脂３を充填する際に（図２参照）、凹部ＤＰ１内においてパッドＰ１の表面とソルダレジスト層１７の表面が同一面となっている（つまり、チップ周囲の開口部から注入されたアンダーフィル樹脂３が内側に流動して充填される領域に凹凸が無く平坦となっている）ので、当該領域でのアンダーフィル樹脂３の流動性が高められる。これにより、樹脂の充填がスムーズに行えるとともに、ボイドの発生も効果的に抑制される。その結果、チップ１と配線基板１０の間に十分な接合強度が得られ、接続信頼性が向上する。
【００６３】
また、アンダーフィル樹脂３が充填される領域（凹部ＤＰ１）のサイズがチップ１のサイズよりも大きいので（図１（ａ）においてＷ２＞Ｗ１）、樹脂充填後にチップ１と配線基板１０との間隙から周囲に流れ出した樹脂３は、図２に示すように凹部ＤＰ１の段差部分（ダム）で堰き止めることができる。つまり、チップ・基板間から溢れ出たアンダーフィル樹脂３の周囲への流れ出しを所定の範囲内に止め、これにより、チップ周辺に配置されている他の回路素子やパッド等に悪影響が及ぼされるのを防ぐことができる。
【００６４】
従来の技術では、本実施形態における凹部ＤＰ１と同等の機能を有するダム構造を形成しようとすると、基板の最外層の絶縁層（ソルダレジスト層）を形成した後に、その上にダム部を形成するための追加的なプロセス（感光性絶縁樹脂をフォトリソグラフィによりパターニングしたり、スクリーン印刷法により絶縁樹脂を塗布したり、板状部材を枠状に成形して貼り付けたりするなど）を必要としていた。また、最外層の配線層の一部に画定されるパッドの部分を最外層の絶縁層（ソルダレジスト層）の表面と同一面に露出させようとすると、前述した特許文献３（図８）に記載されているように、帯状配線導体５ａ及び導電突起１２（パッド）をソルダレジスト層用の樹脂６ａでいったん被覆した後、この樹脂６ａを導電突起１２の上面が露出するまで研磨する必要があった。さらに、このように基板表面が平坦となっている配線基板において同様のダム構造を作製するためには、更にその上にダム部を形成するためのプロセスを別途必要としていた。
【００６５】
これに対し、本実施形態に係るプロセスによれば（図５（ａ）〜（ｃ）参照）、チップ実装面側の最外層の配線層１５及び導体層１６（パッドＰ１の部分）を覆うように形成されたソルダレジスト層１７Ａに対し、所要の形状にパターニングされたマスク（レジスト層Ｒ２）を用いてブラスト処理を施し、ソルダレジスト層１７Ａの当該部分を段差状に加工除去することで、ダム機能を有する凹部ＤＰ１を形成できると同時に、その凹部ＤＰ１内において露出するパッドＰ１の表面とソルダレジスト層１７の表面が同一面となる（凹凸が無く平坦な）構造を作製することができる。つまり、従来のプロセスで必要とされていた追加的な工程及びそれに伴うコストを必要とせずに、所要のダム構造を容易に形成することが可能となる。
【００６６】
（第２の実施形態…図６〜図９参照）
図６は本発明の第２の実施形態に係る配線基板（半導体パッケージ）の構成を示したものである。同様に、（ａ）はその配線基板を上面から見たときの構成、（ｂ）は（ａ）のＡ−Ａ’線に沿って縦断面的に見たときの構成をそれぞれ示している。
【００６７】
この第２の実施形態に係る配線基板（半導体パッケージ）２０は、第１の実施形態に係る配線基板１０（図１）の構成と比べて、実装される半導体チップ１ａの端子配列（マトリクス型）に合わせてフリップチップ接続用のパッドＰ３（その形状は「円形」である）がマトリクス状に配列されている点で相違している。他の構成については、第１の実施形態の配線基板１０の構成と基本的に同じである。
【００６８】
すなわち、本実施形態の配線基板２０においても同様に、コア基板２１と、このコア基板２１に形成されたスルーホールＴＨ（内面に被着されたＣｕめっき膜）を介してコア基板２１の両面に形成された配線層２２と、スルーホールＴＨの内部に充填された樹脂２３と、コア基板２１の両面に配線層２２を覆って形成された絶縁層（樹脂層）２４と、各絶縁層２４に形成されたビアホールＶＨ（内部に充填された導体）を介して下層の配線層２２に接続されるよう形成された配線層２５と、チップ実装面側の配線層２５のパッドＰ３の部分上に積層された導体層２６とを備えている。そして、この導体層２６はその下層の配線層２５の部分と一体化されることで、パッドＰ３の部分のみが他の配線部分よりも厚く形成されている。
【００６９】
さらに、チップ実装面側に形成されたソルダレジスト層（最外層の絶縁層）２７には、実装されるチップ１ａのサイズＷ１よりも大きいサイズＷ２でチップ実装エリアを規定する凹部ＤＰ２が形成され、その凹部ＤＰ２内においてパッドＰ３が露出し、かつ、パッドＰ３の表面が凹部ＤＰ２内のソルダレジスト層２７の表面と同一面となるように形成されている。チップ実装面側と反対側の面にも、最外層の配線層２５の一部に画定されたパッドＰ４の部分を露出させてその表面を覆うようにソルダレジスト層（最外層の絶縁層）２７が形成されている。
【００７０】
図７は、本実施形態の配線基板２０に電子部品としての半導体素子（チップ）１ａを実装した状態（半導体装置２０ａとして構成した場合）の断面構造を示している。本実施形態についても同様に、半導体チップ１ａは、チップ実装面側のソルダレジスト層２７に形成された凹部ＤＰ２内において露出するパッドＰ３（導体層２６）に、その電極端子２ａを介してフリップチップ接続されている。さらに、その凹部ＤＰ２内に搭載されたチップ１ａと配線基板２０との間隙にアンダーフィル樹脂３ａが充填され、熱硬化されて、チップ１ａが配線基板２０に固定化されている。一方、反対側の面のソルダレジスト層２７から露出するパッドＰ４（配線層２５）には、必要に応じてはんだボールやピン等の外部接続端子がリフロー等により接合される。
【００７１】
次に、第２の実施形態に係る配線基板（半導体パッケージ）２０を製造する方法について、その製造工程の一例を示す図８及び図９を参照しながら説明する。第１の実施形態に係るプロセス（図３〜図５）の各工程で行った処理との重複的な説明を避けるため、相違する処理についてのみ簡潔に説明する。
【００７２】
先ず、図３（ａ）〜（ｄ）の工程で行った処理と同じ処理を経て作製された構造体に対し、最初の工程では（図８（ａ）参照）、図４（ａ）の工程で行った処理と同様にして、セミアディティブ法により、両面の各シード層ＳＤ上に、それぞれビアホールＶＨの内部を充填（ビアを形成）して下層の配線層（パッドの部分）２２に接続される２層目の配線層（配線パターン）２５を形成する。
【００７３】
次の工程では（図８（ｂ）参照）、図４（ｂ）の工程で行った処理と同様にして、両面の各シード層ＳＤ及び各配線層２５上に、それぞれレジストマスクを形成し、チップ実装面側のレジストマスクについては、その所要の箇所を開口する（開口部ＯＰ３を備えたレジスト層Ｒ３の形成）。この開口部ＯＰ３は、形成すべきパッドＰ３（配線層２５の一部に画定される部分）の形状（本実施形態では「円形」）に従ってパターニングされる。
【００７４】
次の工程では（図８（ｃ）参照）、図４（ｃ）の工程で行った処理と同様にして、両面のレジスト層Ｒ３をマスクにして、チップ実装面側のレジスト層Ｒ３の開口部ＯＰ３から露出している配線層２５のパッドＰ３の部分上に、その下層のシード層（Ｃｕ）ＳＤを給電層として利用した電解Ｃｕめっきを施し、導体層２６を形成する。つまり、この導体層（Ｃｕ）２６をその下層の配線層（Ｃｕ）２５の部分上に積層して一体化させることでパッドＰ３を構成し、これにより、パッドＰ３の部分のみを他の配線部分（配線層２５）よりも厚く形成している。
【００７５】
次の工程では（図８（ｄ）参照）、図４（ｄ）の工程で行った処理と同様にして、両面のレジストマスク（図８（ｃ）のレジスト層Ｒ３）を除去し、さらに、露出している部分のシード層（Ｃｕ）ＳＤをエッチングする。
【００７６】
これにより、図示のように両面に２層目の配線層２５が形成され、さらにチップ実装面側のパッドＰ３の部分のみが他の配線部分（配線層２５）よりも厚く形成された構造体が形成されたことになる。同様に、図示の簡単化のため、次の工程以降においてはシード層ＳＤの図示を省略している。
【００７７】
次の工程では（図９（ａ）参照）、図５（ａ）の工程で行った処理と同様にして、両面に形成された配線層２５（導体層２６も含む）を覆うように、それぞれソルダレジスト層２７Ａ及び２７を形成する。すなわち、チップ実装面側のソルダレジスト層２７Ａについては、図示のように全体を覆うように形成し、外部接続端子接合面側のソルダレジスト層２７については、配線層２５の所要の箇所に画定されるパッドＰ４の部分を露出させてその表面を覆うように形成する。チップ実装面側に形成されるソルダレジスト層２７ＡのパッドＰ３上の部分の厚さは、形成すべきダム（凹部ＤＰ２）の深さを規定するので、搭載すべきチップの大きさやチップ実装時にアンダーフィル樹脂を充填したときにその間隙から周囲に流れ出す樹脂の量などを適宜勘案して選定される。また、反対側のパッドＰ４には、必要に応じてＮｉめっき及びＡｕめっきをこの順に施しておく。
【００７８】
次の工程では（図９（ｂ）参照）、図５（ｂ）の工程で行った処理と同様にして、チップ実装面側のソルダレジスト層２７Ａ上に、レジストマスクを形成し、その所要の箇所を開口する（開口部ＯＰ４を備えたレジスト層Ｒ４の形成）。この開口部ＯＰ４は、形成すべき凹部ＤＰ２の形状に従ってパターニングされる。
【００７９】
次の工程では（図９（ｃ）参照）、図５（ｃ）の工程で行った処理と同様にして、そのレジスト層Ｒ４をマスクにして、そのレジスト層Ｒ４の開口部ＯＰ４から露出しているソルダレジスト層２７Ａの部分に対し、ブラスト処理を施す。すなわち、ソルダレジスト層２７Ａの露出している部分を、ブラスト加工により段差状に削り取る（当該部分の厚さを全体的に減少させる）ことで、その底面が平坦な凹部ＤＰ２を形成し、その平坦な底面（ソルダレジスト層２７の表面）に各パッドＰ３の表面を一括して露出させる。
【００８０】
最後の工程では（図９（ｄ）参照）、図５（ｄ）の工程で行った処理と同様にして、レジストマスク（図９（ｃ）のレジスト層Ｒ４）を除去する。さらに、チップ実装面側のソルダレジスト層２７の表面に露出しているパッドＰ３に、プリコートはんだ（図示せず）を被着させる。
【００８１】
以上の工程により、第２の実施形態に係る配線基板（半導体パッケージ）２０が製造されたことになる。
【００８２】
この第２の実施形態（図６〜図９）においても、第１の実施形態（図１〜図５）の場合と比べて、フリップチップ接続用のパッドＰ３の配列（第１の実施形態ではペリフェラル型であったが、この第２の実施形態ではマトリクス型となっている点）において相違しているものの、その基本的な構成（チップ実装面側のソルダレジスト層２７に、チップ実装エリア全体に亘り凹部ＤＰ２が形成され、その凹部ＤＰ２内において露出するパッドＰ３の表面とソルダレジスト層２７の表面が同一面にあり、パッドＰ３の部分のみが他の配線部分よりも厚く形成されている点）及びプロセスは第１の実施形態の場合と同じであるので、同様の作用効果を奏することができる。
【００８３】
（第３の実施形態…図１０〜図１４参照）
図１０は本発明の第３の実施形態に係る配線基板（半導体パッケージ）の構成を示したものである。同様に、（ａ）はその配線基板を上面から見たときの構成、（ｂ）は（ａ）のＡ−Ａ’線に沿って縦断面的に見たときの構成、（ｃ）は（ａ）のＢ−Ｂ’線に沿って縦断面的に見たときの構成をそれぞれ示している。
【００８４】
この第３の実施形態に係る配線基板（半導体パッケージ）３０は、第１の実施形態に係る配線基板１０（図１）の構成と比べて、チップ実装面側の最外層の配線層３５が段差状に（３次元配線の態様で）形成され、その段差状の配線層３５の上の部分にフリップチップ接続用のパッドＰ５が画定されている点、この配線層３５の下層の絶縁層（樹脂層）３４においてパッドＰ５の位置に対応する部分（凸部３４ａ）が他の絶縁樹脂部分よりも厚く形成されている点で相違している。つまり、この第３の実施形態では、第１、第２の各実施形態のようにフリップチップ接続用のパッドＰ１、Ｐ３の部分のみを他の配線部分よりも厚く形成するのではなく、フリップチップ接続用のパッドＰ５の直下の絶縁層３４の部分（凸部３４ａ）を相対的に厚く形成することで、パッドＰ５の部分のみを他の配線部分よりも高い位置に形成している。他の構成については、第１の実施形態の配線基板１０の構成と基本的に同じである。
【００８５】
すなわち、本実施形態の配線基板３０においても同様に、コア基板３１と、このコア基板３１に形成されたスルーホールＴＨ（内面に被着されたＣｕめっき膜）を介してコア基板３１の両面に形成された配線層３２と、スルーホールＴＨの内部に充填された樹脂３３と、コア基板３１の両面に配線層３２を覆って形成された絶縁層（樹脂層）３４と、各絶縁層３４に形成されたビアホールＶＨ（内部に充填された導体）を介して下層の配線層３２に接続されるよう形成された配線層３５とを備えている。そして、チップ実装面側の絶縁層３４については、上述したようにパッドＰ５の位置に対応する部分が他の絶縁樹脂部分よりも厚く形成されており（凸部３４ａ）、この凸部３４ａの存在により、この絶縁層３４上の配線層３５は段差状に形成され、この段差状の配線層３５の上の部分にパッドＰ５が画定されている。
【００８６】
さらに、チップ実装面側に形成されたソルダレジスト層（最外層の絶縁層）３７には、実装されるチップ１のサイズＷ１よりも大きいサイズＷ２でチップ実装エリアを規定する凹部ＤＰ３が形成され、その凹部ＤＰ３内においてパッドＰ５が露出し、かつ、パッドＰ５の表面が凹部ＤＰ３内のソルダレジスト層３７の表面と同一面となるように形成されている。チップ実装面側と反対側の面にも、最外層の配線層３５の一部に画定されたパッドＰ６の部分を露出させてその表面を覆うようにソルダレジスト層（最外層の絶縁層）３７が形成されている。
【００８７】
図１１は、本実施形態の配線基板３０に電子部品としての半導体素子（チップ）１を実装した状態（半導体装置３０ａとして構成した場合）の断面構造を示している。本実施形態についても同様に、半導体チップ１は、チップ実装面側のソルダレジスト層３７に形成された凹部ＤＰ３内において露出するパッドＰ５（配線層３５）に、その電極端子２を介してフリップチップ接続されている。さらに、その凹部ＤＰ３内に搭載されたチップ１と配線基板３０との間隙にアンダーフィル樹脂３が充填され、熱硬化されて、チップ１が配線基板３０に固定化されている。一方、反対側の面のソルダレジスト層３７から露出するパッドＰ６（配線層３５）には、必要に応じてはんだボールやピン等の外部接続端子がリフロー等により接合される。
【００８８】
次に、第３の実施形態に係る配線基板（半導体パッケージ）３０を製造する方法について、その製造工程の一例を示す図１２〜図１４を参照しながら説明する。同様に、第１の実施形態に係るプロセス（図３〜図５）の各工程で行った処理との重複的な説明を避けるため、相違する処理についてのみ簡潔に説明する。
【００８９】
先ず、図３（ａ）の工程で行った処理と同じ処理を経て作製された構造体に対し、最初の工程では（図１２（ａ）参照）、図３（ｂ）の工程で行った処理と同様にして、コア基板３１の両面に、それぞれ配線層３２を覆うようにして樹脂層（絶縁層）３４Ａ及び３４を形成する。この場合、チップ実装面側の絶縁層３４Ａについては、反対側の絶縁層３４の厚さ（例えば、３０μｍ程度）と比べて所定の厚さ分だけ厚く（例えば、５０〜６０μｍ程度）形成する。この厚くする分の「所定の厚さ」は、後述する絶縁層３４に形成すべき凸部３４ａの高さを規定する。
【００９０】
次の工程では（図１２（ｂ）参照）、図５（ｂ）の工程で行った処理と同様にして、チップ実装面側の絶縁層３４Ａ上に、レジストマスク（レジスト層Ｒ５）を形成する。このレジスト層Ｒ５は、形成すべき凸部３４ａの形状に従って、その凸部３４ａが形成される位置に対応する部分のみが残存するようパターニングされる。
【００９１】
次の工程では（図１２（ｃ）参照）、図５（ｃ）の工程で行った処理と同様にして、そのレジスト層Ｒ５をマスクにして、そのレジスト層Ｒ５から露出している絶縁層３４Ａの部分に対し、ブラスト処理を施す。すなわち、絶縁層３４Ａの露出している部分を、ブラスト加工により段差状に削り取る（当該部分の厚さを全体的に減少させる）ことで、そのレジスト層Ｒ５で覆われた部分（絶縁層３４Ａの一部）をそのまま残し、その部分（凸部３４ａ）が他の絶縁樹脂部分よりも厚くなっている絶縁層３４を形成する。
【００９２】
次の工程では（図１３（ａ）参照）、図５（ｄ）の工程で行った処理と同様にして、レジストマスク（図１２（ｃ）のレジスト層Ｒ５）を除去した後、図３（ｃ）の工程で行った処理と同様にして、両面の各樹脂層（絶縁層）３４の所定の箇所に、炭酸ガスレーザ、エキシマレーザ等による穴明け処理により、それぞれ下層の配線層（パッドの部分）３２に達するビアホールＶＨを形成する。図示の例では、上面及び下面ともに３個ずつ、ビアホールＶＨが形成されている。
【００９３】
次の工程では（図１３（ｂ）参照）、図３（ｄ）及び図４（ａ）の工程で行った処理と同様にして、ビアホールＶＨの底面（配線層３２上）に付着している樹脂残渣（スミア）を除去するためのデスミア処理を行った後、無電解Ｃｕめっきにより、ビアホールＶＨの底面に露出している配線層３２上も含めて全面（絶縁層３４上）にシード層（めっき給電層）ＳＤを形成する。さらに、両面の各シード層ＳＤ上に、それぞれパターニング材料を使用してめっき用のレジストマスクを形成し、形成すべき配線層３５の形状に従ってパターニングされた開口部を有するレジスト層Ｒ６を形成する。
【００９４】
次の工程では（図１３（ｃ）参照）、図４（ａ）の工程で行った処理と同様にして、両面の各レジスト層Ｒ６の開口部から露出しているシード層（Ｃｕ）ＳＤ上に、このシード層ＳＤを給電層として利用した電解Ｃｕめっきにより、それぞれビアホールＶＨの内部を充填（ビアを形成）して下層の配線層（パッドの部分）３２に接続される２層目の配線層（配線パターン）３５を形成する。さらに図４（ｄ）の工程で行った処理と同様にして、両面のレジストマスク（図１３（ｂ）のレジスト層Ｒ６）を除去し、露出している部分のシード層（Ｃｕ）ＳＤをエッチングする。
【００９５】
これにより、図示のように両面に２層目の配線層３５が形成され、さらにチップ実装面側の配線層３５については、その下層の絶縁層３４において凸部３４ａ（図１３（ａ）参照）が形成されている箇所に対応する部分の配線が段差状に形成され、その段差状の配線層３５の上の部分にパッドＰ５が画定された構造体が形成されたことになる。同様に、図示の簡単化のため、次の工程以降においてはシード層ＳＤの図示を省略している。
【００９６】
次の工程では（図１３（ｄ）参照）、図５（ａ）の工程で行った処理と同様にして、両面に形成された配線層３５を覆うように、それぞれソルダレジスト層３７Ａ及び３７を形成する。すなわち、チップ実装面側のソルダレジスト層３７Ａについては、図示のように全体を覆うように形成し、外部接続端子接合面側のソルダレジスト層３７については、配線層３５の所要の箇所に画定されるパッドＰ６の部分を露出させてその表面を覆うように形成する。チップ実装面側に形成されるソルダレジスト層３７ＡのパッドＰ５上の部分の厚さは、形成すべきダム（凹部ＤＰ３）の深さを規定するので、搭載すべきチップの大きさやチップ実装時にアンダーフィル樹脂を充填したときにその間隙から周囲に流れ出す樹脂の量などを適宜勘案して選定される。同様に、反対側のパッドＰ６には、必要に応じてＮｉめっき及びＡｕめっきをこの順に施しておく。
【００９７】
次の工程では（図１４（ａ）参照）、図５（ｂ）の工程で行った処理と同様にして、チップ実装面側のソルダレジスト層３７Ａ上に、レジストマスクを形成し、その所要の箇所を開口する（開口部ＯＰ７を備えたレジスト層Ｒ７の形成）。この開口部ＯＰ７は、形成すべき凹部ＤＰ３の形状に従ってパターニングされる。
【００９８】
次の工程では（図１４（ｂ）参照）、図５（ｃ）の工程で行った処理と同様にして、そのレジスト層Ｒ７をマスクにして、そのレジスト層Ｒ７の開口部ＯＰ７から露出しているソルダレジスト層３７Ａの部分に対し、ブラスト処理を施す。すなわち、ソルダレジスト層３７Ａの露出している部分を、ブラスト加工により段差状に削り取る（当該部分の厚さを全体的に減少させる）ことで、その底面が平坦な凹部ＤＰ３を形成し、その平坦な底面（ソルダレジスト層３７の表面）に各パッドＰ５の表面を一括して露出させる。
【００９９】
最後の工程では（図１４（ｃ）参照）、図５（ｄ）の工程で行った処理と同様にして、レジストマスク（図１４（ｂ）のレジスト層Ｒ７）を除去する。さらに、チップ実装面側のソルダレジスト層３７の表面に露出しているパッドＰ５に、プリコートはんだ（図示せず）を被着させる。
【０１００】
以上の工程により、第３の実施形態に係る配線基板（半導体パッケージ）３０が製造されたことになる。
【０１０１】
この第３の実施形態（図１０〜図１４）においても、第１の実施形態（図１〜図５）の場合と比べて、フリップチップ接続用のパッドＰ５の形態（第１の実施形態では、パッドＰ１の部分のみを他の配線部分よりも厚く形成していたが、この第３の実施形態では、パッドＰ５の直下の絶縁層３４の部分を厚く形成することで、パッドＰ５の部分のみを他の配線部分よりも高い位置に形成している点）において相違しているものの、その基本的な構成（チップ実装面側のソルダレジスト層３７に、チップ実装エリア全体に亘り凹部ＤＰ３が形成され、その凹部ＤＰ３内において露出するパッドＰ５の表面とソルダレジスト層３７の表面が同一面にある点）及びプロセスは第１の実施形態の場合と同様であるので、同様の作用効果を奏することができる。
【０１０２】
（第４の実施形態…図１５〜図１８参照）
図１５は本発明の第４の実施形態に係る配線基板（半導体パッケージ）の構成を示したものである。同様に、（ａ）はその配線基板を上面から見たときの構成、（ｂ）は（ａ）のＡ−Ａ’線に沿って縦断面的に見たときの構成、（ｃ）は（ａ）のＢ−Ｂ’線に沿って縦断面的に見たときの構成をそれぞれ示している。
【０１０３】
この第４の実施形態に係る配線基板（半導体パッケージ）４０は、第１の実施形態に係る配線基板１０（図１）の構成と比べて、チップ実装面側のソルダレジスト層４７の所定の箇所（チップ実装エリア）に形成される凹部ＤＰ４が、チップ実装エリア全体に亘って形成されるのではなく、図１（ａ）に示すようにチップ実装エリア（Ｗ２）の周囲に沿ってその内側に環状に設けられており、この環状の凹部ＤＰ４内においてフリップチップ接続用のパッドＰ７が露出している点で相違している。他の構成については、第１の実施形態の配線基板１０の構成と基本的に同じである。
【０１０４】
すなわち、本実施形態の配線基板４０においても同様に、コア基板４１と、このコア基板４１に形成されたスルーホールＴＨ（内面に被着されたＣｕめっき膜）を介してコア基板４１の両面に形成された配線層４２と、スルーホールＴＨの内部に充填された樹脂４３と、コア基板４１の両面に配線層４２を覆って形成された絶縁層（樹脂層）４４と、各絶縁層４４に形成されたビアホールＶＨ（内部に充填された導体）を介して下層の配線層４２に接続されるよう形成された配線層４５とを備えている。
【０１０５】
さらに、チップ実装面側に形成されたソルダレジスト層（最外層の絶縁層）４７には、実装されるチップ１のサイズＷ１よりも大きいサイズＷ２でチップ実装エリアを規定し、チップ実装エリアの周囲に沿ってその内側に環状に形成された凹部ＤＰ４が設けられ、その凹部ＤＰ４内においてパッドＰ７が露出し、かつ、パッドＰ７の表面が凹部ＤＰ４内のソルダレジスト層４７の表面と同一面となるように形成されている。チップ実装面側と反対側の面にも、最外層の配線層４５の一部に画定されたパッドＰ８の部分を露出させてその表面を覆うようにソルダレジスト層（最外層の絶縁層）４７が形成されている。
【０１０６】
図１６は、本実施形態の配線基板４０に電子部品としての半導体素子（チップ）１を実装した状態（半導体装置４０ａとして構成した場合）の断面構造を示している。本実施形態についても同様に、半導体チップ１は、チップ実装面側のソルダレジスト層４７に形成された環状の凹部ＤＰ４内において露出するパッドＰ７（配線層４５）に、その電極端子２を介してフリップチップ接続されている。さらに、その凹部ＤＰ４内に搭載されたチップ１と配線基板４０との間隙にアンダーフィル樹脂３が充填され、熱硬化されて、チップ１が配線基板４０に固定化されている。一方、反対側の面のソルダレジスト層４７から露出するパッドＰ８（配線層４５）には、必要に応じてはんだボールやピン等の外部接続端子がリフロー等により接合される。
【０１０７】
次に、第４の実施形態に係る配線基板（半導体パッケージ）４０を製造する方法について、その製造工程の一例を示す図１７及び図１８を参照しながら説明する。同様に、第１の実施形態に係るプロセス（図３〜図５）の各工程で行った処理との重複的な説明を避けるため、相違する処理についてのみ簡潔に説明する。
【０１０８】
先ず、図３（ａ）〜（ｃ）の工程で行った処理と同じ処理を経て作製された構造体に対し、最初の工程では（図１７（ａ）参照）、ビアホールＶＨの底面（配線層４２上）に付着している樹脂残渣（スミア）を除去するためのデスミア処理を行った後、無電解Ｃｕめっきにより、ビアホールＶＨの底面に露出している配線層４２上も含めて全面（絶縁層４４上）にシード層（めっき給電層）ＳＤを形成する。
【０１０９】
次の工程では（図１７（ｂ）参照）、図４（ａ）の工程で行った処理と同様にして、セミアディティブ法により、両面の各シード層ＳＤ上に、それぞれビアホールＶＨの内部を充填（ビアを形成）して下層の配線層（パッドの部分）４２に接続される２層目の配線層（配線パターン）４５を形成する。
【０１１０】
次の工程では（図１７（ｃ）参照）、図５（ａ）の工程で行った処理と同様にして、両面に形成された配線層４５を覆うように、それぞれソルダレジスト層４７Ａ及び４７を形成する。すなわち、チップ実装面側のソルダレジスト層４７Ａについては、図示のように全体を覆うように形成し、外部接続端子接合面側のソルダレジスト層４７については、配線層４５の所要の箇所に画定されるパッドＰ８の部分を露出させてその表面を覆うように形成する。チップ実装面側に形成されるソルダレジスト層４７Ａの配線層４５上の部分の厚さは、形成すべきダム（凹部ＤＰ４）の深さを規定するので、搭載すべきチップの大きさやチップ実装時にアンダーフィル樹脂を充填したときにその間隙から周囲に流れ出す樹脂の量などを適宜勘案して選定される。同様に、反対側のパッドＰ８には、必要に応じてＮｉめっき及びＡｕめっきをこの順に施しておく。
【０１１１】
次の工程では（図１８（ａ）参照）、図５（ｂ）の工程で行った処理と同様にして、チップ実装面側のソルダレジスト層４７Ａ上に、レジストマスクを形成し、その所要の箇所を開口する（開口部ＯＰ８を備えたレジスト層Ｒ８の形成）。この開口部ＯＰ８は、形成すべき環状の凹部ＤＰ４の形状に従ってパターニングされる。
【０１１２】
次の工程では（図１８（ｂ）参照）、図５（ｃ）の工程で行った処理と同様にして、そのレジスト層Ｒ８をマスクにして、そのレジスト層Ｒ８の開口部ＯＰ８から露出しているソルダレジスト層４７Ａの部分に対し、ブラスト処理を施す。すなわち、ソルダレジスト層４７Ａの露出している部分を、ブラスト加工により段差状に削り取る（当該部分の厚さを全体的に減少させる）ことで、その底面が平坦な環状の凹部ＤＰ４を形成し、その平坦な底面（ソルダレジスト層４７の表面）に各パッドＰ７の表面を一括して露出させる。
【０１１３】
最後の工程では（図１８（ｃ）参照）、図５（ｄ）の工程で行った処理と同様にして、レジストマスク（図１８（ｂ）のレジスト層Ｒ８）を除去する。さらに、チップ実装面側のソルダレジスト層４７の表面に露出しているパッドＰ７に、プリコートはんだ（図示せず）を被着させる。
【０１１４】
以上の工程により、第４の実施形態に係る配線基板（半導体パッケージ）４０が製造されたことになる。
【０１１５】
この第４の実施形態（図１５〜図１８）においても、第１の実施形態（図１〜図５）の場合と比べて、フリップチップ接続用のパッドＰ７が露出している凹部ＤＰ４の形状（第１の実施形態ではチップ実装エリア全体に亘って形成していたが、この第４の実施形態ではチップ実装エリアの周囲に沿ってその内側に環状に形成している点）において相違しているものの、その基本的な構成（チップ実装面側のソルダレジスト層４７に凹部ＤＰ４が形成され、その凹部ＤＰ４内において露出するパッドＰ７の表面とソルダレジスト層４７の表面が同一面にある点）及びプロセスは第１の実施形態の場合と同様であるので、同様の作用効果を奏することができる。
【０１１６】
上述した第１〜第４の各実施形態では、配線基板１０（２０，３０，４０）の形態として、一般的なビルドアップ法を用いて作製されるコア基板（支持基材）を有した配線板を例にとって説明したが、本発明の要旨からも明らかなように、配線基板の形態がこれに限定されないことはもちろんである。要は、チップ実装面側の最外層の絶縁層（ソルダレジスト層）の所定の箇所に、実装するチップのサイズ（外形）よりも大きいサイズ（外形）で凹部ＤＰ１（ＤＰ２，ＤＰ３，ＤＰ４）が形成され、その凹部内においてフリップチップ接続用のパッドが露出し、かつ、パッドの表面がソルダレジスト層の表面（チップ実装後に充填されるアンダーフィル樹脂が流動する基板表面）と同一面となるように形成されている配線基板であれば十分である。
【０１１７】
例えば、支持基材を含まない「コアレス基板」と呼ばれている配線基板についても、本発明は同様に適用することが可能である。この「コアレス基板」は、複数の配線層が絶縁層（樹脂層）を介在させて積層され、各樹脂層に形成されたビアホール（に充填された導体：ビア）を介して層間接続された構造を有している。かかるコアレス基板の作製方法については、本願の出願人が以前に提案した技術（例えば、特開２００７−１５８１７４号公報）を利用することができる。
【符号の説明】
【０１１８】
１，１ａ…半導体素子（チップ／電子部品）、
３，３ａ…アンダーフィル樹脂、
１０，２０，３０，４０…配線基板（半導体パッケージ）、
１２, １５, ２２，２５，３２，３５，４２，４５…配線層（配線パターン）、
１４，２４，３４，４４…樹脂層（絶縁層）、
１６，２６…導体層（パッド）、
１７，２７，３７，４７…ソルダレジスト層（最外層の絶縁層／保護膜）、
３４ａ…凸部（絶縁層の厚く形成されている部分）、
ＤＰ１，ＤＰ２，ＤＰ３，ＤＰ４…凹部（ダム構造）、
Ｐ１〜Ｐ８…（外部接続用の）パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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