(57)【要約】【課題】動作信頼性が高い不揮発性半導体記憶装置を提供する。【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体を設ける。電極膜１４は、Ｘ方向に延びる複数本の制御ゲート電極ＣＧに分断する。また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧ１〜ＣＧ４を貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。そして、最上層の制御ゲート電極ＣＧ４に、他の制御ゲート電極ＣＧ１〜ＣＧ３とは異なる電位を印加する。【選択図】図１
2010118530.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記電極膜が分断されて一方向に延びる複数本の制御ゲート電極となっている積層体と、
前記積層体上に設けられ、前記一方向に延びる複数本の選択ゲート電極と、
前記積層体の積層方向に延び、前記制御ゲート電極及び前記選択ゲート電極を貫く複数本の半導体ピラーと、
前記一方向に延び、一部の前記半導体ピラーの上端部に接続された複数本のソース線と、
前記一方向に対して交差する方向に延び、残りの前記半導体ピラーの上端部に接続された複数本のビット線と、
上端部が前記ソース線に接続された１本の前記半導体ピラーの下端部と上端部が前記ビット線に接続された他の１本の前記半導体ピラーの下端部とを相互に接続する接続部材と、
前記制御ゲート電極と前記半導体ピラーとの間に設けられた電荷蓄積層と、
前記選択ゲート電極と前記半導体ピラーとの間に設けられたゲート絶縁膜と、
を備え、
最上層の前記制御ゲート電極には、他の前記制御ゲート電極とは異なる電位を印加可能であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記電極膜が分断されて一方向に延びる複数本の制御ゲート電極となっている積層体と、
前記積層体上に設けられ、前記一方向に延びる複数本の選択ゲート電極と、
前記積層体の積層方向に延び、前記制御ゲート電極及び前記選択ゲート電極を貫く複数本の半導体ピラーと、
前記一方向に延び、一部の前記半導体ピラーの上端部に接続された複数本のソース線と、
前記一方向に対して交差する方向に延び、残りの前記半導体ピラーの上端部に接続された複数本のビット線と、
上端部が前記ソース線に接続された１本の前記半導体ピラーの下端部と上端部が前記ビット線に接続された他の１本の前記半導体ピラーの下端部とを相互に接続する接続部材と、
前記制御ゲート電極と前記半導体ピラーとの間に設けられた電荷蓄積層と、
前記選択ゲート電極と前記半導体ピラーとの間に設けられたゲート絶縁膜と、
前記制御ゲート電極のうち、最上像の前記制御ゲート電極以外の他の前記制御ゲート電極に対して制御電位を印加する第１の電位発生回路と、
前記最上層の制御ゲート電極に対して前記制御電位とは異なる電位を印加する第２の電位発生回路と、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
データの書込動作時において、前記最上層の制御ゲート電極には、前記最上層の制御ゲート電極と同じ前記半導体ピラーによって貫かれた前記選択ゲート電極の電位と、前記最上層の制御ゲート電極と同じ前記半導体ピラーによって貫かれた前記他の制御ゲート電極の電位との中間の電位が印加されることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記積層体の積層方向において、前記選択ゲート電極と前記最上層の制御ゲート電極との間の距離は、前記制御ゲート電極間の距離以下であることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
相互に接続された一対の前記半導体ピラーの下部及び前記接続部材は、同じ材料により一体的に形成されていることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来より、フラッシュメモリ等の半導体記憶装置は、シリコン基板の表面にメモリセルを２次元的に集積させることにより作製されてきた。このような半導体記憶装置のビット単価を低減して大容量化を図るためには、メモリセルの高集積化が必要であるが、近年、その高集積化もコスト的、技術的に困難になってきている。
【０００３】
高集積化の限界をブレークスルーする技術として、メモリセルを積層して３次元的に集積させる方法がある。但し、単純に一層ずつ積層して加工していく方法では、積層数の増加に伴って工程数が増加してしまい、コストが増加してしまう。特に、トランジスタ構造をパターニングするためのリソグラフィ工程の増加がコストの増加の主な要因となる。このため、積層化による１ビット当たりのチップ面積の低減は、チップ平面における微細化ほどにはビット単価の低減に繋がらず、大容量化の方法としては問題がある。
【０００４】
この問題に鑑み、本発明者等は、一括加工型３次元積層メモリを提案した（例えば、特許文献１参照。）。この技術においては、シリコン基板上に、上下方向に延びるシリコンピラーをチャネルとした選択トランジスタを形成し、その上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部に、選択トランジスタのシリコンピラーに接続されるように、新たにシリコンピラーを埋設する。これにより、各電極膜とシリコンピラーとの交差部分にメモリトランジスタが形成される。そして、その上に更に選択トランジスタを形成する。
【０００５】
この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積層に対して電荷を出し入れし、情報を記憶させることができる。この技術によれば、積層体を一括加工して貫通ホールを形成しているため、電極膜の積層数が増加してもリソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
【０００６】
しかしながら、このような一括加工型３次元積層メモリにおいては、メモリトランジスタに蓄積されたデータを読み出すためには、シリコンピラーにセンス電流を流す必要がある。そして、データの読み出しの信頼性を担保するためには、シリコンピラーにおける選択トランジスタのボディ部分とメモリトランジスタのボディ部分との間の接続部分の抵抗を十分に小さくする必要がある。しかしながら、この接続部分はポリシリコン同士のコンタクト界面を含んでおり、コンタクト抵抗を低減することは極めて困難である。
【０００７】
【特許文献１】特開２００７−２６６１４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、動作信頼性が高い不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記電極膜が分断されて一方向に延びる複数本の制御ゲート電極となっている積層体と、前記積層体上に設けられ、前記一方向に延びる複数本の選択ゲート電極と、前記積層体の積層方向に延び、前記制御ゲート電極及び前記選択ゲート電極を貫く複数本の半導体ピラーと、前記一方向に延び、一部の前記半導体ピラーの上端部に接続された複数本のソース線と、前記一方向に対して交差する方向に延び、残りの前記半導体ピラーの上端部に接続された複数本のビット線と、上端部が前記ソース線に接続された１本の前記半導体ピラーの下端部と上端部が前記ビット線に接続された他の１本の前記半導体ピラーの下端部とを相互に接続する接続部材と、前記制御ゲート電極と前記半導体ピラーとの間に設けられた電荷蓄積層と、前記選択ゲート電極と前記半導体ピラーとの間に設けられたゲート絶縁膜と、を備え、最上層の前記制御ゲート電極には、他の前記制御ゲート電極とは異なる電位を印加可能であることを特徴とする不揮発性半導体記憶装置が提供される。
【００１０】
本発明の他の一態様によれば、それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記電極膜が分断されて一方向に延びる複数本の制御ゲート電極となっている積層体と、前記積層体上に設けられ、前記一方向に延びる複数本の選択ゲート電極と、前記積層体の積層方向に延び、前記制御ゲート電極及び前記選択ゲート電極を貫く複数本の半導体ピラーと、前記一方向に延び、一部の前記半導体ピラーの上端部に接続された複数本のソース線と、前記一方向に対して交差する方向に延び、残りの前記半導体ピラーの上端部に接続された複数本のビット線と、上端部が前記ソース線に接続された１本の前記半導体ピラーの下端部と上端部が前記ビット線に接続された他の１本の前記半導体ピラーの下端部とを相互に接続する接続部材と、前記制御ゲート電極と前記半導体ピラーとの間に設けられた電荷蓄積層と、前記選択ゲート電極と前記半導体ピラーとの間に設けられたゲート絶縁膜と、前記制御ゲート電極のうち、最上像の前記制御ゲート電極以外の他の前記制御ゲート電極に対して制御電位を印加する第１の電位発生回路と、前記最上層の制御ゲート電極に対して前記制御電位とは異なる電位を印加する第２の電位発生回路と、を備えたことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１１】
本発明によれば、動作信頼性が高い不揮発性半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図３は、本実施形態に係る不揮発性半導体記憶装置を例示する回路図である。
なお、図１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。また、図３は、制御ゲート電極を共有する一対のメモリストリングを示している。
【００１３】
本実施形態に係る不揮発性半導体記憶装置の特徴は、シリコンピラーと制御ゲート電極との交差部分にメモリトランジスタが設けられた一括加工型の３次元積層型記憶装置において、１対のシリコンピラーによりＵ字ピラーが構成されており、最上段のメモリトランジスタがダミートランジスタとして機能することである。以下、この不揮発性半導体記憶装置の構成を詳細に説明する。
【００１４】
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１１が設けられている。シリコン基板１１には、メモリセルが形成されるメモリセル形成領域と、周辺回路が形成される周辺回路領域（図示せず）とが設定されている。周辺回路領域は、メモリセル形成領域の周囲に配置されている。
【００１５】
メモリセル形成領域においては、シリコン基板１１上に絶縁膜１０が形成されており、その上に導電膜、例えば、ポリシリコン膜１２が形成されており、これがバックゲートＢＧとなっている。バックゲートＢＧ上には、それぞれ複数の電極膜１４と絶縁膜１５とが交互に積層されている。そして、それぞれ複数の電極膜１４及び絶縁膜１５により、積層体ＭＬが構成されている。
【００１６】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち各層の積層方向をＺ方向とする。
【００１７】
電極膜１４は例えばポリシリコンからなり、Ｙ方向に沿って分断され、Ｘ方向に延びる複数本の制御ゲート電極ＣＧとなっている。上方、すなわち、Ｚ方向から見て、各層の電極膜１４は同じパターンでパターニングされており、従って、制御ゲート電極ＣＧは、Ｘ方向から見てマトリクス状に配列されている。図１乃至図３においては、下からｎ番目（ｎは自然数）の電極膜１４に形成された制御ゲート電極ＣＧを、「制御ゲート電極ＣＧｎ」と表記している。本実施形態で示す例では、積層体ＭＬにおける電極膜１４の積層数は４であるから、積層体ＭＬの最上層の電極膜１４に形成された制御ゲート電極（以下、「最上層の制御ゲート電極」という）は制御ゲート電極ＣＧ４である。一方、絶縁膜１５は例えばシリコン酸化物（ＳｉＯ２）からなり、電極膜１４同士を絶縁する層間絶縁膜として機能する。
【００１８】
積層体ＭＬ上には、絶縁膜１６、導電膜１７及び絶縁膜１８がこの順に成膜されている。導電膜１７は例えばポリシリコンからなり、Ｙ方向に沿って分断され、Ｘ方向に延びる複数本の選択ゲート電極ＳＧとなっている。選択ゲート電極ＳＧは、各制御ゲート電極ＣＧ４の直上域に２本ずつ設けられている。すなわち、選択ゲート電極ＳＧは制御ゲート電極ＣＧと同じ方向（Ｘ方向）に延びているが、配列周期は半分である。なお、後述するように、選択ゲート電極ＳＧには、ビット線側の選択ゲート電極ＳＧｂとソース線側の選択ゲート電極ＳＧｓとがある。
【００１９】
そして、Ｚ方向（積層方向）において、選択ゲート電極ＳＧと最上層の制御ゲート電極ＣＧ４との間の距離ａは、積層体ＭＬの各層の制御ゲート電極ＣＧ間の距離ｂとの間で、ａ＜２ｂの関係を満たしている。好ましくは、距離ａは距離ｂ以下である。すなわち、ａ≦ｂである。
【００２０】
絶縁膜１８上には絶縁膜１９が設けられており、絶縁膜１９上には、Ｘ方向に延びるソース線ＳＬが設けられている。ソース線ＳＬは、Ｙ方向に沿って配列された複数本の制御ゲート電極ＣＧ４のうち、１つおきの制御ゲート電極ＣＧ４の直上域に配置されている。また、絶縁膜１９上には、ソース線ＳＬを覆うように絶縁膜２０が設けられており、絶縁膜２０上には、Ｙ方向に延びる複数本のビット線ＢＬが設けられている。ソース線ＳＬ及びビット線ＢＬは、それぞれ金属膜により形成されている。
【００２１】
そして、積層体ＭＬを貫くように、各層の積層方向（Ｚ方向）に延びる複数本の貫通ホール２１が形成されている。各貫通ホール２１は各段の制御ゲート電極ＣＧを貫き、下端はバックゲートＢＧに到達している。また、貫通ホール２１はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。そして、制御ゲート電極ＣＧはＸ方向に延びているため、Ｘ方向に配列された貫通ホール２１は、同一の制御ゲート電極ＣＧを貫いている。また、Ｙ方向における貫通ホール２１の配列周期は、制御ゲート電極ＣＧの配列周期の半分である。これにより、Ｙ方向に配列された貫通ホール２１は２個で１組となり、同じ組に属する貫通ホール２１は同じ制御ゲート電極ＣＧを貫いている。
【００２２】
また、バックゲートＢＧの上層部分内には、１本の貫通ホール２１の下端部を、この貫通ホール２１から見てＹ方向に１列分離隔した他の１本の貫通ホール２１の下端部に連通させるように、連通孔２２が形成されている。これにより、Ｙ方向において隣り合う一対の貫通ホール２１と、それらを相互に連通させる連通孔２２とにより、１本の連続したＵ字孔２３が形成されている。積層体ＭＬ内には、複数本のＵ字孔２３が形成されている。
【００２３】
Ｕ字孔２３の内面上には、ＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）２４が設けられている。ＯＮＯ膜２４においては、外側から順に、絶縁性のブロック層２５、電荷蓄積層２６、絶縁性のトンネル層２７が積層されている。ブロック層２５はバックゲートＢＧ、制御ゲート電極ＣＧ及び絶縁膜１５に接している。ブロック層２５及びトンネル層２７は、例えばシリコン酸化物からなり、電荷蓄積層２６は、例えばシリコン窒化物からなる。
【００２４】
また、Ｕ字孔２３の内部には、不純物がドープされた半導体材料、例えば、ポリシリコンが埋め込まれている。これにより、Ｕ字孔２３の内部には、Ｕ字シリコン部材３３が設けられている。Ｕ字シリコン部材３３のうち、貫通ホール２１内に位置する部分はシリコンピラー３１となっており、連通孔２２内に位置する部分は接続部材３２となっている。シリコンピラー３１の形状はＺ方向に延びる柱状であり、例えば円柱状である。また、接続部材３２の形状はＹ方向に延びる柱形であり、例えば四角柱形である。Ｕ字シリコン部材３３を構成する２本のシリコンピラー３１及び１本の接続部材３２は一体的に形成されており、従って、Ｕ字シリコン部材３３は、その長手方向に沿って切れ目無く連続的に形成されている。更に、Ｕ字シリコン部材３３は、ＯＮＯ膜２４によってバックゲートＢＧ及び制御ゲート電極ＣＧから絶縁されている。
【００２５】
また、絶縁膜１６、選択ゲート電極ＳＧ及び絶縁膜１８には、複数の貫通ホール５１が形成されている。各貫通ホール５１は各貫通ホール２１の直上域に形成されており、各貫通ホール２１に連通されている。ここで、選択ゲート電極ＳＧはＸ方向に延びているため、Ｘ方向に配列された貫通ホール５１は、同一の選択ゲート電極ＳＧを貫いている。また、Ｙ方向における貫通ホール５１の配列周期は、選択ゲート電極ＳＧの配列周期と同じであり、配列の位相も同じである。従って、Ｙ方向に配列された複数本の貫通ホール５１は、選択ゲート電極ＳＧと１対１で対応し、相互に異なる選択ゲート電極ＳＧを貫いている。
【００２６】
貫通ホール５１の内面上には、ゲート絶縁膜２８が形成されている。また、貫通ホール５１の内部には、例えばポリシリコンが埋め込まれており、シリコンピラー３４となっている。シリコンピラー３４の形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。シリコンピラー３４の下端部は、その直下域に形成されたシリコンピラー３１の上端部に接続されている。更に、シリコンピラー３４は、ゲート絶縁膜２８によって制御ゲート電極ＳＧから絶縁されている。そして、Ｕ字シリコン部材３３と、その上端部に接続された一対のシリコンピラー３４により、Ｕ字ピラー３０が構成されている。
【００２７】
以下、Ｕ字ピラー３０と、制御ゲート電極ＣＧ、選択ゲート電極ＳＧ、ソース線ＳＬ及びビット線ＢＬとの位置関係を説明する。
Ｕ字ピラー３０は、Ｙ方向において隣り合う一対のシリコンピラー３４及び３１が、接続部材３２によって相互に接続されて構成されている。一方、制御ゲート電極ＣＧ、選択ゲート電極ＳＧ及びソース線ＳＬはＸ方向に延びており、ビット線ＢＬはＹ方向に延びている。そして、Ｕ字ピラー３０と制御ゲート電極ＣＧのＹ方向における配列周期は同じであるが、位相が半周期分ずれているため、各Ｕ字ピラー３０に属する一対のシリコンピラー３１、すなわち、接続部材３２によって相互に接続された２本のシリコンピラー３１は、相互に異なる制御ゲート電極ＣＧを貫いている。一方、Ｙ方向において隣り合う２本のＵ字ピラー３０に属する２本のシリコンピラー３１であって、隣り合う２本のシリコンピラー３１は、共通の制御ゲート電極ＣＧを貫いている。
【００２８】
また、Ｙ方向に配列された複数本のシリコンピラー３４は相互に異なる選択ゲートＳＧを貫いており、従って、各Ｕ字ピラー３０に属する１対のシリコンピラー３４も、相互に異なる選択ゲート電極ＳＧを貫いている。一方、Ｘ方向に配列された複数本のＵ字ピラー３０は、共通の１対の選択ゲートＳＧを貫いている。
【００２９】
更に、各Ｕ字ピラー３０に属する一対のシリコンピラー３４のうち、１本のシリコンピラー３４は絶縁膜１９内に埋設されたソースプラグＳＰを介してソース線ＳＬに接続されており、他の１本のシリコンピラー３４は絶縁膜１９及び２０内に埋設されたビットプラグＢＰを介してビット線ＢＬに接続されている。従って、Ｕ字ピラー３０は、ビット線ＢＬとソース線ＳＬとの間に接続されている。図１乃至図３においては、Ｕ字ピラー３０が貫く選択ゲート電極ＳＧのうち、ビット線側に配置された選択ゲート電極ＳＧを選択ゲート電極ＳＧｂと表記し、ソース線側に配置された選択ゲート電極ＳＧを選択ゲート電極ＳＧｓと表記する。そして、Ｘ方向に配列されたＵ字ピラー３０は、共通のソース線に接続され、相互に異なるビット線ＢＬに接続されている。ここで、Ｘ方向におけるＵ字ピラー３０の配列周期は、ビット線ＢＬの配列周期と同じであるため、Ｘ方向において、Ｕ字ピラー３０とビット線ＢＬとは１対１で対応している。一方、Ｙ方向に配列されたＵ字ピラー３０は、２本１組で各ソース線ＳＬに接続され、共通のビット線ＢＬに接続されている。
【００３０】
そして、図１乃至図３に示すように、装置１においては、シリコンピラー３１がチャネルとして機能し、制御ゲート電極ＣＧがゲート電極として機能することにより、シリコンピラー３１と制御ゲート電極ＣＧとの交差部分に、縦型のメモリトランジスタ３５が形成される。各メモリトランジスタ３５は、シリコンピラー３１と制御ゲート電極ＣＧとの間に配置された電荷蓄積層２６に電子を蓄積することにより、メモリセルとして機能する。積層体ＭＬ内には、複数本のシリコンピラー３１がＸ方向及びＹ方向に沿ってマトリクス状に配列されているため、複数のメモリトランジスタ３５が、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。
【００３１】
また、シリコンピラー３４と選択ゲート電極ＳＧとの交差部分には、シリコンピラー３４をチャネルとし、選択ゲート電極ＳＧをゲート電極とし、ゲート絶縁膜２８をゲート絶縁膜とした選択トランジスタ３６が形成される。この選択トランジスタ３６も、上述のメモリトランジスタ３５と同様に、縦型トランジスタである。
【００３２】
更に、接続部材３２とバックゲートＢＧとの間には、ＯＮＯ膜２４が介在するため、接続部材３２をチャネルとし、バックゲートＢＧをゲート電極とし、ＯＮＯ膜２４をゲート絶縁膜としたバックゲートトランジスタ３７が形成される。すなわち、バックゲートＢＧは、電界によって接続部材３２の導通状態を制御する電極として機能する。
【００３３】
この結果、図３に示すように、各Ｕ字ピラー３０に沿って、ビット線ＢＬとソース線ＳＬとの間に接続されたメモリストリング３８が構成される。メモリストリング３８においては、両端部に選択トランジスタ３６が設けられ、中央部にバックゲートトランジスタ３７が設けられ、各選択トランジスタ３６とバックゲートトランジスタ３７との間に、電極膜１４の積層数と同数のメモリトランジスタ３５が直列に接続される。すなわち、積層体ＭＬ内に３次元的に配列された複数のメモリトランジスタ３５は、Ｕ字シリコン部材３３毎にメモリストリング３８としてまとめられる。本実施形態においては、電極膜１４の積層数は４であるため、各選択トランジスタ３６とバックゲートトランジスタ３７との間に直列に接続されたメモリトランジスタ３５は４個であり、１本のメモリストリング３８に設けられたメモリトランジスタ３５は８個である。
【００３４】
一方、装置１における周辺回路領域には、制御電位発生回路４１、緩衝電位発生回路４２及び選択電位発生回路４３が設けられている。制御電位発生回路４１は、制御ゲート電極ＣＧ１〜ＣＧ３に対して接続可能となっており、制御ゲート電極ＣＧ１〜ＣＧ３に対してメモリトランジスタ３５を制御するための制御電位を印加する。制御電位発生回路４１と制御ゲート電極ＣＧ１〜ＣＧ３との間には、スイッチ（図示せず）が介在していてもよい。また、制御電位発生回路４１は、制御ゲート電極ＣＧ１〜ＣＧ３と同じ数だけ設けられていて一対一で接続されていてもよく、制御ゲート電極ＣＧ１〜ＣＧ３の数よりも少ない数だけ設けられていて、スイッチを介して切替えて接続されてもよい。
【００３５】
緩衝電位発生回路４２は、最上層の制御ゲート電極ＣＧ４に対して接続可能となっており、最上層の制御ゲート電極ＣＧ４に対して、制御電位発生回路４１が他の制御ゲート電極ＣＧ１〜ＣＧ３に対して印加する電位（制御電位）とは異なる電位（緩衝電位）を印加する。緩衝電位発生回路４２と制御ゲート電極ＣＧ４との間には、スイッチ（図示せず）が介在していてもよい。また、緩衝電位発生回路４２は、制御ゲート電極ＣＧ４と同じ数だけ設けられていて一対一で接続されていてもよく、制御ゲート電極ＣＧ４の数よりも少ない数だけ設けられていて、スイッチを介して切替えて接続されてもよい。
【００３６】
選択電位発生回路４３は、選択ゲート電極ＳＧに対して接続可能となっており、選択ゲート電極ＳＧに対して選択トランジスタ３６をオン状態又はオフ状態とする選択電位を印加する回路である。選択電位発生回路４３と選択ゲート電極ＳＧとの間には、スイッチ（図示せず）が介在していてもよい。また、選択電位発生回路４３は、選択ゲート電極ＳＧと同じ数だけ設けられていて一対一で接続されていてもよく、選択ゲート電極ＳＧの数よりも少ない数だけ設けられていて、スイッチを介して切替えて接続されてもよい。
【００３７】
次に、上述の如く構成された本実施形態に係る不揮発性半導体記憶装置１の動作について説明する。
図４は、本実施形態に係る不揮発性半導体記憶装置１の動作において、各電極及び配線に印加する電位を示す図である。
本実施形態においては、積層体ＭＬ内に形成されたメモリトランジスタ３５のうち、最上層以外の電極膜１４に形成されたメモリトランジスタ３５をメモリセルとして使用し、データを記憶させる。一方、最上層の電極膜１４に形成されたメモリトランジスタ３５は、電界緩衝用のダミートランジスタとして使用し、データの記憶には使用しない。
【００３８】
以下の説明では、メモリトランジスタ３５はｎチャネル型の電界効果トランジスタであるものとする。また、メモリトランジスタ３５において、電荷蓄積層２６に電子が蓄積され、閾値が正にシフトした状態を値「０」とし、電荷蓄積層２６に電子が蓄積されておらず、閾値がシフトしていない状態を値「１」とする。更に、データの書込及び読出の対象となるメモリトランジスタ３５（以下、「選択セル」という）は、上端部がビット線ＢＬに接続されたシリコンピラーにおける下から３段目のメモリトランジスタであるものとする。すなわち、ソース線ＳＬの直下域から外れた領域に配置された下から３層目の制御ゲート電極ＣＧ３が選択セルのゲート電極となる。
【００３９】
（書込動作）
データの書込は、Ｘ方向に配列された複数個の選択セルに対して同時に行う。図１に示すように、これらの複数個の選択セルは、相互に異なるメモリストリング３８に属しているが、同一の制御ゲート電極ＣＧ３を共有している。また、これらの選択セルが属する複数本のメモリストリング３８は、相互に異なるビット線ＢＬに接続されているが、共通の選択ゲート電極ＳＧを貫いており、共通のソース線ＳＬに接続されている。
【００４０】
先ず、書込対象となるメモリトランジスタ３５（選択セル）が属するメモリストリング３８（以下、「選択ストリング」という）のＹ座標を選択する。具体的には、図４に示すように、選択ストリングの選択ゲート電極ＳＧｂに対して選択ゲート電位Ｖｓｇを印加し、選択ゲート電極ＳＧｓに対してオフ電位Ｖｏｆｆを印加する。また、非選択のメモリストリング３８の選択ゲート電極ＳＧｂ及びＳＧｓに対してオフ電位Ｖｏｆｆを印加する。オフ電位Ｖｏｆｆとは、そのゲート電極が構成するトランジスタがオフ状態となるような電位であり、例えば、基準電位Ｖｓｓである。基準電位Ｖｓｓは、例えば接地電位（０Ｖ）である。選択ゲート電位Ｖｓｇとは、その選択ゲート電極ＳＧが構成する選択トランジスタ３６の導通状態が、シリコンピラーの電位（ボディ電位）によって決定されるような電位であり、例えば、基準電位Ｖｓｓよりも高い電位である。更に、バックゲートＢＧの電位はオン電位Ｖｏｎとする。オン電位Ｖｏｎとは、そのゲート電極が構成するトランジスタがオン状態となるような電位であり、例えば、電源電位Ｖｄｄ（例えば、３．０Ｖ）である。
【００４１】
これにより、選択ストリングのビット線側の選択トランジスタ３６は、ビット線ＢＬの電位によってオン状態とオフ状態とが切り替わる状態となり、ソース線側の選択トランジスタ３６はオフ状態となる。また、非選択のメモリストリング３８の選択トランジスタ３６は全てオフ状態となる。更に、全てのメモリストリング３８のバックゲートトランジスタ３７がオン状態となる。
【００４２】
次に、ビット線ＢＬのうち、値「０」を書き込む選択セルが接続されたビット線ＢＬには基準電位Ｖｓｓ（例えば、０Ｖ）を印加し、値「１」を書き込む選択セルが接続されたビット線ＢＬには電源電位Ｖｄｄ（例えば、３．０Ｖ）を印加する。一方、全てのソース線ＳＬに電源電位Ｖｄｄを印加する。
【００４３】
この状態で、選択ストリングにおける選択セルの位置を選択する。具体的には、選択セルを構成する制御ゲート電極ＣＧ、例えば、ソース線ＳＬの直下域から外れた領域に配置された下から３層目の制御ゲート電極ＣＧ３の電位を書込電位Ｖｐｇｍ（例えば、１８Ｖ）に昇圧させ、それ以外の制御ゲート電極ＣＧの電位を中間電位Ｖｐａｓｓ（例えば、１０Ｖ）とする。書込電位Ｖｐｇｍは、シリコンピラー３１からＯＮＯ膜２４の電荷蓄積層２６に対して電子を注入することができる十分に高い電位であり、基準電位Ｖｓｓ及び選択ゲート電位Ｖｓｇよりも高い電位である。すなわち、Ｖｓｓ＜Ｖｓｇ＜Ｖｐｇｍである。また、中間電位Ｖｐａｓｓは基準電位Ｖｓｓよりは高い電位であるが、書込電位Ｖｐｇｍよりは低い電位である。すなわち、Ｖｓｓ＜Ｖｐａｓｓ＜Ｖｐｇｍである。
【００４４】
そして、このとき、緩衝電位発生回路４１が、最上層の制御ゲート電極ＣＧ４に対して、非選択のメモリストリング３８の選択ゲート電極ＳＧｂ及びＳＧｓに印加するオフ電位Ｖｏｆｆ（例えば、０Ｖ）と、制御ゲート電極ＣＧ３に印加する書込電位Ｖｐｇｍ（例えば、１８Ｖ）との間の緩衝電位、例えば、中間電位Ｖｐａｓｓ（例えば、１０Ｖ）を印加する。
【００４５】
これにより、値「０」を書き込む選択セルについては、ビット線ＢＬの電位が基準電位Ｖｓｓ（例えば、０Ｖ）であり、ビット線側の選択ゲート電極ＳＧｂの電位が基準電位Ｖｓｓよりも高い選択ゲート電位Ｖｓｇであるため、ビット線側の選択トランジスタ３６のソース電位とゲート電位との電位差が閾値を超え、この選択トランジスタ３６はオン状態となる。この結果、選択セルのボディ電位Ｖｂｏｄｙは基準電位Ｖｓｓに近くなる。また、制御ゲート電極ＣＧ３の電位は書込電位Ｖｐｇｍ（例えば、１８Ｖ）である。従って、選択セルにおけるゲート電位とボディ電位との差（Ｖｐｇｍ−Ｖｂｏｄｙ）は十分に大きくなり、この電位差によって高温の電子が生成され、シリコンピラー３１からトンネル層２７を介して電荷蓄積層２６に注入される。これにより、この選択セルに値「０」が書き込まれる。
【００４６】
一方、値「１」を書き込む選択セルについては、ビット線ＢＬの電位が電源電位Ｖｄｄ（例えば、３．０Ｖ）であり、ビット線側の選択ゲート電極ＳＧｂの電位が基準電位Ｖｓｓよりも高い選択ゲート電位Ｖｓｇであるため、ビット線側の選択トランジスタ３６のソース電位とゲート電位との電位差は小さく、この選択トランジスタ３６はバックゲート効果によりオフ状態となる。これにより、シリコンピラー３１はフローティング状態となり、選択セルのボディ電位Ｖｂｏｄｙは、中間電位Ｖｐａｓｓ（例えば、１０Ｖ）が印加された制御ゲート電極ＣＧとのカップリングにより、高い値に維持される。このため、選択セルにおける制御ゲート電極ＣＧ３の書込電位Ｖｐｇｍ（例えば、１８Ｖ）とボディ電位Ｖｂｏｄｙとの差（Ｖｐｇｍ−Ｖｂｏｄｙ）は小さくなり、電荷蓄積層２６に電子は注入されない。この結果、この選択セルに値「１」が書き込まれる。
【００４７】
また、非選択のメモリストリング３８においては、両端部の選択トランジスタ３６が共にオフ状態となるため、シリコンピラー３１の電位はフローティング状態となる。この場合、シリコンピラー３１のボディ電位Ｖｂｏｄｙは、制御ゲート電極ＣＧに印加する電位及びその昇圧レートと、選択ゲート電極の電位とにより制御することができ、高い電位に維持することができる。この結果、メモリトランジスタ３５におけるゲート電位とボディ電位との差（Ｖｐｇｍ−Ｖｂｏｄｙ）は小さくなり、電荷蓄積層２６には電子が注入されず、元の値が保持される。
【００４８】
このとき、非選択のメモリストリングのボディ電位Ｖｂｏｄｙを高い値に維持するためには、選択トランジスタ３６のオフ電流が十分に低い必要がある。本実施形態に係る装置１においては、緩衝電位発生回路４１が最上層の制御ゲート電極ＣＧ４に対して中間電位Ｖｐａｓｓを印加しているため、非選択のメモリストリング３８において、オフ状態となっている選択トランジスタ３６と書込電位Ｖｐｇｍが印加されているメモリトランジスタ３５との間の電界を緩和することができる。これにより、選択トランジスタ３６のオフ電流を低減することができる。この結果、選択ゲート電極ＳＧと最上層の制御ゲート電極ＣＧ４との間の距離ａが短い場合であっても、非選択のメモリストリング３８に属し書込電位Ｖｐｇｍが印加されているメモリトランジスタ３５の電荷蓄積層２６に電子が注入されることがなく、誤書込の発生を抑制することができる。
【００４９】
また、最上層の制御ゲート電極ＣＧ４に中間電位Ｖｐａｓｓを印加することにより、この最上層の制御ゲート電極ＣＧ４と書込電位Ｖｐｇｍが印加されている制御ゲート電極ＣＧ３とにより形成される電界によって、シリコンピラー内において生じた電子・正孔対のうちのマイノリティキャリアを捕捉し、マイノリティキャリアが選択トランジスタに流入することを抑制することができる。すなわち、メモリトランジスタ３５がｎ型トランジスタである場合は、マイノリティキャリアである正孔電流が選択トランジスタ３６に流入することを抑制できる。これにより、マイノリティキャリアに起因する選択トランジスタのカットオフ特性の劣化を防止することができる。
【００５０】
これに対して、仮にダミートランジスタを設けないと、非選択のメモリストリングのうち、少なくとも選択ストリングとの間で制御ゲート電極を共有するメモリストリングにおいては、オフ電位Ｖｏｆｆ（例えば、０Ｖ）が印加された選択ゲート電極ＳＧと書込電位Ｖｐｇｍ（例えば、１８Ｖ）が印加された制御ゲート電極ＣＧ３との間で強い電界が形成されてしまう。この電界は、書込電位Ｖｐｇｍが印加された制御ゲート電極ＣＧが最上層の制御ゲート電極ＣＧ４であり、距離ａが短い場合に、特に強くなる。この結果、高温の電子が生成され、制御ゲート電極ＣＧ４が構成するメモリトランジスタ３５の電荷蓄積層２６に電子が注入されてしまう。これにより、本来、書込対象としていない非選択のメモリストリングのメモリトランジスタ３５に、誤って値「０」が書き込まれてしまう。
【００５１】
（読出動作）
図４に示すように、バックゲートＢＧにオン電位Ｖｏｎを印加して、バックゲートトランジスタ３７をオン状態とする。また、選択ストリングの選択ゲート電極ＳＧｓ及びＳＧｂにオン電位Ｖｏｎ（例えば、３．０Ｖ）を印加して、選択トランジスタ３６をオン状態とする。一方、非選択のメモリストリング３８の選択ゲート電極ＳＧｓ及びＳＧｂにはオフ電位Ｖｏｆｆ（例えば、０Ｖ）を印加して、選択トランジスタ３６をオフ状態とする。
【００５２】
そして、選択セルの制御ゲート電極ＣＧ３に対して、選択セルの値によって導通状態が異なるような電位を印加する。この電位は、選択セルの値が「０」、すなわち、電荷蓄積層２６に電子が蓄積されていて閾値が正にシフトしている場合はボディに電流が流れず、選択セルの値が「１」、すなわち、電荷蓄積層２６に電子が蓄積されておらず閾値がシフトしていなければボディに電流が流れるような電位であり、例えば、基準電位Ｖｓｓ（例えば、０Ｖ）である。また、選択セル以外のメモリトランジスタ３５を構成する制御ゲート電極ＣＧ１及びＣＧ２、並びに、ダミートランジスタとして最上層のメモリトランジスタ３５を構成する制御ゲート電極ＣＧ４に対して、これらのメモリトランジスタ３５がその値によらずオン状態となるような読出電位Ｖｒｅａｄ（例えば、４．５Ｖ）を印加する。
【００５３】
この状態で、各ビット線ＢＬに電位Ｖｂｌ（例えば、０．７Ｖ）、各ソース線ＳＬに基準電位Ｖｓｓ（例えば、０Ｖ）を印加する。この結果、選択セルの値が「１」であれば選択ストリングに電流が流れ、選択セルの値が「０」であれば選択ストリングに電流が流れない。従って、ビット線ＢＬから選択ストリングを介してソース線ＳＬに流れる電流を検出するか、ビット線ＢＬの電位降下を検出することにより、選択セルの値を読み出すことができる。なお、非選択のメモリストリング３８については、選択トランジスタ３６がオフ状態であるため、メモリトランジスタ３５に記憶された値に拘わらず、電流は流れない。
【００５４】
（消去動作）
データの消去は、複数本のメモリストリング３８からなるブロック単位で行う。
図４に示すように、バックゲートＢＧにオン電位Ｖｏｎを印加して、バックゲートトランジスタ３７をオン状態とする。また、消去対象となるブロックの全ての制御ゲート電極ＣＧに基準電位Ｖｓｓ（例えば、０Ｖ）を印加する。このとき、ダミートランジスタとして使用する最上層のメモリトランジスタ３５の制御ゲート電極ＣＧ４も、他の制御ゲート電極ＣＧ１〜ＣＧ３と同様に、基準電位Ｖｓｓとする。更に、ビット線ＢＬ及びソース線ＳＬの電位を消去電位Ｖｅｒａｓｅ（例えば、１５Ｖ）に昇圧する。更にまた、選択ゲート電極ＳＧｂ及びＳＧｓに消去電位Ｖｅｒａｓｅよりも低い選択ゲート電位Ｖｓｇを印加する。すなわち、Ｖｓｇ＜Ｖｅｒａｓｅとする。
【００５５】
これにより、ビット線ＢＬ及びソース線ＳＬの電位は消去電位Ｖｅｒａｓｅ（例えば、１５Ｖ）となり、選択ゲート電極ＳＧｂ及びＳＧｓの電位は選択ゲート電位Ｖｓｇとなるため、ビット線ＢＬと選択ゲート電極ＳＧｂとの電位差、及び、ソース線ＳＬと選択ゲート電極ＳＧｓとの電位差によるバンド間トンネリングによってホール電流が発生し、シリコンピラー３１の電位、すなわち、ボディ電位が昇圧する。一方、消去対象となるブロック（選択ブロック）の制御ゲート電極ＣＧには基準電位Ｖｓｓ（例えば、０Ｖ）が印加されているため、シリコンピラー３１と制御ゲート電極ＣＧとの間の電位差により、ホールがメモリトランジスタ３５の電荷蓄積層２６に注入され、電荷蓄積層２６内の電子が対消滅する。この結果、データが消去される。なお、ホール電流の注入によりボディ電位が上昇するため、電荷蓄積層２６に十分なホールを注入するためには、消去電位Ｖｅｒａｓｅと選択ゲート電位Ｖｓｇとの電位差を十分にとる必要がある。
【００５６】
一方、消去対象としないブロック（非選択のブロック）においては、選択ゲート電極ＳＧｂ及びＳＧｓの電位をビット線ＢＬ及びソース線ＳＬの電位に近い電位まで昇圧させて、ビット線ＢＬ又はソース線ＳＬに接続された拡散層と選択ゲート電極ＳＧｂ又はＳＧｓとの間の電界を弱め、ホール電流が発生しないようにする。又は、制御ゲート電極ＣＧの電位をシリコンピラー３１と同時に昇圧させて、シリコンピラー３１内のホールが電荷蓄積層２６に注入されないようにする。これにより、非選択のブロックにおいては、メモリトランジスタ３５に既に書き込まれている値がそのまま保持される。
【００５７】
次に、本実施形態に係る不揮発性半導体記憶装置１の製造方法について説明する。
図５乃至図１３は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
なお、図５乃至図１３は、図２と同じ断面を示している。
【００５８】
先ず、図５に示すように、シリコン基板１１を用意する。このシリコン基板１１には、メモリセル形成領域が設定されており、メモリセル形成領域の周囲には周辺回路領域（図示せず）が設定されている。そして、周辺回路領域において、制御電位発生回路４１、緩衝電位発生回路４２及び選択電位発生回路４３（いずれも図３参照）等の周辺回路を形成するための素子分離膜を形成する。次に、周辺回路領域において、高耐圧トランジスタのための厚膜ゲート絶縁膜と低耐圧トランジスタのための薄膜ゲート絶縁膜を作り分ける。このとき、メモリセル形成領域においても、シリコン基板１１上に絶縁膜１０を形成する。
【００５９】
次に、絶縁膜１０上に、導電膜としてのポリシリコン膜１２を例えば２００ｎｍの厚さに堆積させる。そして、メモリセル形成領域において、ポリシリコン膜１２の上層部分に対してフォトリソグラフィ及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を行い、ポリシリコン膜１２の上面にＹ方向に延びる短冊状の溝５２を複数本形成する。溝５２はＸ方向及びＹ方向に沿ってマトリクス状に配列させる。溝５２は、ポリシリコン膜１２の上面に形成された凹部である。
【００６０】
次に、図６に示すように、例えば、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によりシリコン窒化膜を堆積させることにより、ポリシリコン膜１２上に犠牲膜５３を成膜する。このとき、犠牲膜５３は溝５２内にも埋め込まれる。次に、犠牲膜５３及びポリシリコン膜１２を例えばフォトリソグラフィ及びＲＩＥにより加工する。これにより、メモリセル形成領域においてポリシリコン膜１２をブロック毎に分断し、各ブロックにポリシリコン膜１２からなる平板状のバックゲートＢＧを形成すると共に、周辺回路領域においてポリシリコン膜１２からなるゲート電極を形成する。
【００６１】
その後、周辺回路領域において、シリコン酸化物からなるスペーサを形成し、イオン注入を行って拡散層を形成する。次に、周辺回路領域において、層間絶縁膜を堆積させ、平坦化し、上面がポリシリコン膜１２の上面と同じ高さになるようにリセスする。次に、犠牲膜５３をリセスして、ポリシリコン膜１２上から除去し、溝５２の内部のみに残留させる。
【００６２】
次に、図７に示すように、メモリセル形成領域において、バックゲートＢＧ（ポリシリコン膜１２）上に、例えばシリコン酸化物からなる絶縁膜１５と、例えばポリシリコンからなる電極膜１４とを、交互に堆積させ、積層体ＭＬを形成する。
【００６３】
次に、図８に示すように、例えばＲＩＥにより、積層体ＭＬにＺ方向に延びる複数本の貫通ホール２１を一括で形成する。このとき、貫通ホール２１はＸ方向及びＹ方向に沿ってマトリクス状に配列させる。また、貫通ホール２１の底部は溝５２内に埋め込まれた犠牲膜５３の両端部に到達するようにする。これにより、各犠牲材５３に対して、それぞれＹ方向において隣り合う２本の貫通ホール２１を到達させる。
【００６４】
次に、図９に示すように、貫通ホール２１を介してウェットエッチングを行い、溝５２内の犠牲膜５３（図８参照）を除去する。これにより、溝５２が連通孔２２となり、連通孔２２とその両端部に連通された２本の貫通ホール２１により、１本の連続したＵ字孔２３が形成される。
【００６５】
次に、図１０に示すように、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を連続的に堆積させる。これにより、Ｕ字孔２３の内面上に、シリコン酸化膜からなるブロック層２５、シリコン窒化膜からなる電荷蓄積層２６、シリコン酸化膜からなるトンネル層２７がこの順に積層され、ＯＮＯ膜２４が形成される。
【００６６】
次に、全面にアモルファスシリコンを堆積させる。これにより、Ｕ字孔２３内にアモルファスシリコンが埋め込まれ、Ｕ字シリコン部材３３が形成される。Ｕ字シリコン部材３３は、貫通ホール２１内に埋め込まれた一対のシリコンピラー３１と、連通孔２２内に埋め込まれた１本の接続部材３２とから構成される。その後、積層体ＭＬ上に堆積されたアモルファスシリコン、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を除去する。
【００６７】
次に、図１１に示すように、積層体ＭＬを例えばＲＩＥによって加工し、積層体ＭＬに溝５４を形成する。溝５４は、接続部材３２に接続された２本のシリコンピラー３１の間の領域をつなぐようにＸ方向に延び、最下層の絶縁膜１５まで到達するように形成する。溝５４によって電極膜１４はＹ方向に沿って分断され、Ｘ方向に延びる複数本の制御ゲート電極ＣＧとなる。
【００６８】
次に、図１２に示すように、積層体ＭＬ上に絶縁膜１６を堆積させて平坦化する。絶縁膜１６は溝５４内にも埋め込まれる。次いで、例えばアモルファスシリコンからなる導電膜１７を堆積し、エッチングしてメモリセル領域のみに残留させる。
【００６９】
次に、例えば、導電膜１７上にレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしたエッチングとレジスト膜のスリミングとを繰り返すことにより、積層体ＭＬを階段状に加工する。これにより、上方（Ｚ方向）から見て、各段の制御ゲート電極ＣＧのＸ方向両端部がそれより上段の制御ゲート電極ＣＧによって覆われなくなり、後の工程において、上方から各段の制御ゲート電極ＣＧに対してコンタクトを形成することが可能となる。次に、階段状に加工した積層体ＭＬを覆うように、例えばシリコン窒化物からなるエッチングストッパ膜（図示せず）を成膜し、その上に層間絶縁膜（図示せず）を形成し、上面を平坦化する。これにより、積層体ＭＬの周囲が層間絶縁膜によって埋め込まれる。
【００７０】
その後、導電膜１７上に絶縁膜１８を形成する。そして、絶縁膜１８、導電膜１７及び絶縁膜１６を貫通し、積層体ＭＬ内の貫通ホール２１の上端に到達するように、貫通ホール５１を形成する。
【００７１】
次に、図１３に示すように、全面に絶縁膜を堆積させ、アモルファスシリコンを堆積させる。そして、アモルファスシリコン及び絶縁膜をエッチバックして、貫通ホール５１内にのみ残留させる。これにより、貫通ホール５１の内面上にゲート絶縁膜２８が形成されると共に、アモルファスシリコンが埋め込まれる。次に、温度が例えば６００℃の熱処理を行い、貫通ホール５１内のアモルファスシリコンを結晶化させてポリシリコンとする。そして、このポリシリコンに対して、ヒ素（Ａｓ）を例えば加速電圧を４０ｋｅＶ、ドーズ量を３×１０１５ｃｍ−２としてイオン注入し、ドレイン拡散層（図示せず）を形成する。これにより、貫通ホール５１内にシリコンピラー３４が形成される。シリコンピラー３４はシリコンピラー３１に接続される。
【００７２】
次に、絶縁膜１８及び導電膜１７に対してＲＩＥ等の加工を行い、Ｙ方向において隣り合うシリコンピラー３４間の領域に、Ｘ方向に延びる溝５５を形成する。これにより、導電膜１７をＹ方向に沿って分断し、Ｘ方向に延びる複数本の選択ゲート電極ＳＧを形成する。
【００７３】
次に、図２に示すように、絶縁膜１８上に絶縁膜１９を形成し、絶縁膜１９内にソースプラグＳＰを埋設すると共に、絶縁膜１９上にＸ方向に延びるソース線ＳＬを形成する。このとき、ソース線ＳＬはソースプラグＳＰを介して、一部のシリコンピラー３４のドレイン拡散層に接続される。また、積層体ＭＬの周囲に設けられた層間絶縁膜（図示せず）に、上方から各制御ゲート電極ＣＧ及び各選択ゲート電極ＳＧに接続されるコンタクト（図示せず）を形成する。次に、絶縁膜１９上に、ソース線ＳＬを覆うように絶縁膜２０を形成する。次に、絶縁膜２０及び１９内にビットプラグＢＰを埋設すると共に、絶縁膜２０上にＹ方向に延びるビット線ＢＬを形成する。このとき、ビット線ＢＬはビットプラグＢＰを介して、残りのシリコンピラー３４のドレイン拡散層に接続される。これにより、不揮発性半導体記憶装置１が製造される。
【００７４】
次に、本実施形態の効果について説明する。
本実施形態によれば、積層体ＭＬにおける最上層以外の制御ゲート電極ＣＧ１〜ＣＧ３が制御電位発生回路４１に接続されており、最上層の制御ゲート電極ＣＧ４が緩衝電位発生回路４２に接続されているため、最上層の制御ゲート電極ＣＧ４に対して、他の制御ゲート電極ＣＧ１〜ＣＧ３とは異なる電位を印加することができる。これにより、書込動作時において、最上層のメモリトランジスタ３５をダミートランジスタとして使用することができる。すなわち、最上層の制御ゲート電極ＣＧ４に対して、非選択のメモリストリング３８の選択ゲート電極ＳＧｂ及びＳＧｓに印加するオフ電位Ｖｏｆｆ（例えば、０Ｖ）と、制御ゲート電極ＣＧ３に印加する書込電位Ｖｐｇｍ（例えば、１８Ｖ）との中間の電位を印加することができる。この結果、非選択のＵ字ピラー３０内における選択トランジスタ３６とメモリトランジスタ３５との間の電界を緩和し、選択されていないメモリストリングにおいて誤書込が発生することを抑制できる。
【００７５】
また、この電界の緩和により、Ｚ方向における選択ゲート電極ＳＧと最上層の制御ゲート電極ＣＧ４との間の距離ａを短くし、例えば、Ｚ方向における制御ゲート電極ＣＧ間の距離ｂ以下とすることができる。この結果、シリコンピラーにおける選択トランジスタ３６とメモリトランジスタ３５との間の部分（接続部分）の抵抗を低減し、データの読み出しを容易にすることができる。換言すれば、本実施形態においては、最上層のメモリトランジスタ３５をダミートランジスタとすることにより、データの読み出しを容易にするために距離ａを短くして接続部分の抵抗を低減しても、接続部分内の電界が強くなることを抑制し、選択ストリングと制御ゲート電極を共有する非選択のメモリストリングにおいて、誤書込が発生することを抑制できる。このように、本実施形態によれば、データの誤書込を防止できると共に読み出しが容易である動作信頼性が高い不揮発性半導体記憶装置を実現することができる。
【００７６】
なお、接続部分の抵抗を低減するためには、距離ａを短くする代りに、接続部分の不純物濃度を高くすることも考えられる。しかしながら、この方法では、電界により加速された電子によってシリコンピラー内で電子・正孔対が発生し、このうち正孔がマイノリティキャリアとなり、選択トランジスタ３６のカットオフ特性を低下させてしまうという問題がある。この結果、選択トランジスタ３６のオフ電流が増加し、シリコンピラーのボディ電位を保つことが難しくなる。また、接続部分の不純物濃度を高くすると、消去動作時において、不純物が正孔を電荷蓄積層に注入する際の電位バリアとなってしまい、消去動作が困難になる。
【００７７】
更に、本実施形態によれば、メモリストリング３８をＵ字形のＵ字ピラー３０によって形成しているため、メモリストリング３８の両端部に設けるダミートランジスタとして、最上層のメモリトランジスタ３５を用いることができる。これにより、ダミートランジスタの制御ゲート電極ＣＧ４を共通化することができ、ダミートランジスタを形成するためのプロセスの増大を抑えることができる。
【００７８】
更にまた、本実施形態においては、Ｕ字シリコン部材３３が、Ｕ字孔２３の内部にポリシリコンを埋め込むことにより、一体的に切れ目なく形成されている。このため、例えば特許文献１に記載された積層型記憶装置とは異なり、貫通ホール２１の下部においてシリコン同士のコンタクトをとる必要がない。従って、先に形成されたシリコン部材の表面から自然酸化膜等を除去するためにフッ酸処理等の前処理を行う必要がなく、この前処理によって電荷蓄積層が損傷を受けることがない。この結果、電荷蓄積層の信頼性が高く、また、電荷蓄積層の膜構成の自由度が高い不揮発性半導体記憶装置を実現することができる。
【００７９】
更にまた、本実施形態によれば、特許文献１に記載された積層型記憶装置とは異なり、ソース線をシリコン基板中に形成された拡散層ではなく、積層体ＭＬの上方に配置された金属配線として形成することができる。これにより、ソース線の抵抗を低減することができ、データの読み出しが容易になる。また、ソース線を拡散層によって形成することにより、この拡散層に含まれる不純物が気相中に脱離してシリコンピラーの堆積中に再付着し、シリコンピラーの不純物濃度を増加させてしまうことがない。このため、シリコンピラーの不純物濃度の増加によりトランジスタのカットオフ特性が低下することがない。更に、ソース線を積層体ＭＬ上に配置することにより、ソース線に接続するためのビアを浅くすることができ、ビアの作製が容易になる。また、これにより、ビアを細くすることができるため、シリコンピラー毎に複数本のソース線を形成することができる。
【００８０】
更にまた、本実施形態によれば、メモリストリングをＵ字形に形成して積層体ＭＬの上方にソース線を配置することにより、ソース線側の選択ゲート電極ＳＧｓも積層体ＭＬの上方に配置することができる。これにより、上層配線を選択ゲート電極ＳＧｓに接続するためのビアが短くてすみ、アスペクト比を低く抑えたまま細くすることができる。この結果、ソース線側の選択ゲート電極ＳＧｓをビット線側の選択ゲート電極ＳＧｂと同様にシリコンピラー毎に分断することができ、相互に独立して駆動することができる。これにより、装置１の動作の自由度が向上する。例えば、読出動作時において、全てのメモリストリングではなく、選択ストリングのシリコンピラーのみをソース線ＳＬに接続することができる、これにより、読出時のディスターブ時間を短縮することができる。
【００８１】
以上、実施形態を参照して本発明を説明したが、本発明はこの実施形態に限定されるものではない。例えば、前述の実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の実施形態においては、電位発生回路４１〜４３以外の周辺回路については説明を省略したが、実際には、メモリトランジスタ等を駆動するための各種の回路が設けられている。また、前述の実施形態においては、エッチングストッパ膜、拡散防止膜等のプロセス膜については説明を省略したが、プロセス上の必要に応じてこれらのプロセス膜を適宜形成することができる。更に、前述の各工程の間に、適宜、平坦化工程及び洗浄工程等を設けることができる。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。
【図２】本発明の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
【図３】本発明の実施形態に係る不揮発性半導体記憶装置を例示する回路図である。
【図４】本発明の実施形態に係る不揮発性半導体記憶装置の動作において、各電極及び配線に印加する電位を示す図である。
【図５】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図６】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図７】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図８】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図９】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１０】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１１】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１２】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１３】本発明の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【符号の説明】
【００８３】
１  不揮発性半導体記憶装置、１０  絶縁膜、１１  シリコン基板、１２  ポリシリコン膜、１４  電極膜、１５、１６、１８、１９、２０  絶縁膜、１７、導電膜、２１  貫通ホール、２２  連通孔、２３  Ｕ字孔、２４  ＯＮＯ膜、２５  ブロック層、２６  電荷蓄積層、２７  トンネル層、２８  ゲート絶縁膜、３０  Ｕ字ピラー、３１  シリコンピラー、３２  接続部材、３３  Ｕ字シリコン部材、３４  シリコンピラー、３５  メモリトランジスタ、３６  選択トランジスタ、３７  バックゲートトランジスタ、３８  メモリストリング、４１  制御電位発生回路、４２  緩衝電位発生回路、４３  選択電位発生回路、５１  貫通ホール、５２、５４、５５  溝、５３  犠牲膜、ａ、ｂ  距離、ＢＧ  バックゲート、ＢＬ  ビット線、ＢＰ  ビットプラグ、ＣＧ、ＣＧ１、ＣＧ２、ＣＧ３、ＣＧ４  制御ゲート電極、ＭＬ  積層体、ＳＧ、ＳＧｂ、ＳＧｓ  選択ゲート電極、ＳＬ  ソース線、ＳＰ  ソースプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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