(57)【要約】【課題】メモリセルの閾値電圧の散布を改善し、メモリセルの耐久性を増加させることができるメモリ装置を提供する。【解決手段】本発明のメモリ装置は、メモリセルアレイ、制御部、及びプログラミング部を備える。メモリセルアレイは、第１メモリセル及び第２メモリセルを有する。制御部は、第１メモリセルが消去された回数、第１メモリセルが消去された後に経過した時間、第２メモリセルが消去された回数、及び第２メモリセルが消去された後に経過した時間に基づいて第１メモリセル及び第２メモリセルのうちのいずれか１つを選択する。プログラミング部は、選択されたメモリセルにデータをプログラムする。【選択図】図１
2010040165.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの第１メモリセルを有するメモリセルアレイと、
前記第１メモリセルが消去された回数、前記第１メモリセルが消去された後に経過した時間に基づいて前記第１メモリセルを選択するか否かを決定する制御部と、
前記制御部が前記第１メモリセルを選択する場合、前記第１メモリセルにデータをプログラムするプログラミング部と、を備えることを特徴とするメモリ装置。
【請求項２】
前記メモリセルアレイは、第２メモリセルを更に有し、
前記制御部は、前記第１メモリセルが消去された回数、前記第１メモリセルが消去された後に経過した時間、前記第２メモリセルが消去された回数、及び前記第２メモリセルが消去された後に経過した時間に基づいて前記第１メモリセル及び前記第２メモリセルのうちのいずれか１つを選択し、
前記プログラミング部は、前記制御部が前記第２メモリセルを選択する場合、前記第２メモリセルにデータをプログラミングすることを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記制御部は、
前記第１メモリセルが消去された回数及び前記第１メモリセルが消去された後に経過した時間に基づいて第１パラメータを生成し、前記第２メモリセルが消去された回数及び前記第２メモリセルが消去された後に経過した時間に基づいて第２パラメータを生成し、前記第１パラメータ及び前記第２パラメータに基づいて前記第１メモリセル及び前記第２メモリセルのうちのいずれか１つを選択することを特徴とする請求項２に記載のメモリ装置。
【請求項４】
前記制御部は、
前記第１メモリセルが消去された回数が大きいほど前記第１パラメータを大きく調整し、前記第１メモリセルが消去された後に経過した時間が長いほど前記第１パラメータを小さく調整し、前記第２メモリセルが消去された回数が大きいほど前記第２パラメータを大きく調整し、前記第２メモリセルが消去された後に経過した時間が長いほど前記第２パラメータを小さく調整することを特徴とする請求項３に記載のメモリ装置。
【請求項５】
前記制御部は、
前記第１パラメータが前記第２パラメータよりも大きければ、前記第２メモリセルを選択することを特徴とする請求項４に記載のメモリ装置。
【請求項６】
前記制御部は、
前記第１パラメータが前記第２パラメータよりも大きければ、前記第２メモリセルを選択することを特徴とする請求項３に記載のメモリ装置。
【請求項７】
前記制御部は、
前記第１メモリセルが消去された回数と前記第２メモリセルが消去された回数との差が第３閾値以下であれば、前記第１メモリセルが消去された後に経過した時間及び前記第２メモリセルが消去された後に経過した時間を比較し、前記比較に基づいて前記第１メモリセル及び前記第２メモリセルのうちのいずれか１つを選択することを特徴とする請求項２に記載のメモリ装置。
【請求項８】
前記制御部は、
前記第１メモリセルが消去された後に経過した時間が、前記第２メモリセルが消去された後に経過した時間よりも第４閾値以上長ければ、前記第１メモリセルを選択することを特徴とする請求項７に記載のメモリ装置。
【請求項９】
前記制御部は、
前記第１メモリセルが消去された後に経過した時間及び前記第２メモリセルが消去された後に経過した時間をメタデータとして格納することを特徴とする請求項２に記載のメモリ装置。
【請求項１０】
前記制御部は、
モニタリングセルの閾値電圧変化をモニタし、前記モニタされた結果に基づいて前記第１メモリセルが消去された後に経過した時間及び前記第２メモリセルが消去された後に経過した時間を推定することを特徴とする請求項２に記載のメモリ装置。
【請求項１１】
前記第１メモリセルが消去された回数が第１閾値よりも大きい場合、前記制御部は、前記第１メモリセルが消去された後に経過した時間が第２閾値以上になる前までは前記第１メモリセルを選択しないことを特徴とする請求項１に記載のメモリ装置。
【請求項１２】
前記第１メモリセルが消去された回数が第１閾値以上でない場合、前記制御部は、前記第１メモリセルを選択することを特徴とする請求項１に記載のメモリ装置。
【請求項１３】
前記第１メモリセルが消去された回数が前記第１閾値よりも大きく、前記第１メモリセルが消去された後に経過した時間が第２閾値以上である場合、前記制御部は、前記第１メモリセルを選択することを特徴とする請求項１に記載のメモリ装置。
【請求項１４】
前記第１メモリセルが消去された回数が第１閾値よりも大きくない場合、前記制御部は、前記第１メモリセルを選択し、
前記第１メモリセルが消去された回数が第１閾値よりも大きく、前記第１メモリセルが消去された後に経過した時間が第２閾値よりも大きい場合、前記制御部は、前記第１メモリセルを選択することを特徴とする請求項１に記載のメモリ装置。
【請求項１５】
前記第１メモリセルが消去された回数が第１閾値よりも大きい場合、前記制御部は、前記第１メモリセルが消去された後に経過した時間が第２閾値以上となる前までは前記第１メモリセルを選択しないことを特徴とする請求項１４に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関し、より詳細には、メモリセルの閾値電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）を変更することによってデータを格納するメモリ装置に関する。
【背景技術】
【０００２】
電源が消えても格納された情報を継続して格納することができるストレージ（Ｓｔｏｒａｇｅ）の１つとして、最近では不揮発性（ｎｏｎ−ｖｏｌａｔｉｌｅ）半導体メモリが広く用いられている。不揮発性メモリの代表的なものとしてフラッシュメモリを挙げることができるが、フラッシュメモリは従来のハードディスクドライブ（Ｈａｒｄ  Ｄｉｓｋ  Ｄｒｉｖｅ：ＨＤＤ）と比べてサイズが小さく、電力消耗が小さく、読み取り速度を高めることができるという利点を有する。最近では、大容量のフラッシュメモリを用いてＨＤＤを代替するためのＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）が提案されている。
【０００３】
フラッシュメモリの種類の代表的なものとしては、ＮＡＮＤ方式のフラッシュメモリとＮＯＲ方式のフラッシュメモリなどを挙げることができる。ＮＡＮＤ方式とＮＯＲ方式は、セルアレイの構成及び動作方式によって区別することができる。
【０００４】
フラッシュメモリは多数のメモリセルの配列でなされ、１つのメモリセルは１つ以上のデータビットを格納することができる。１つのメモリセルは、コントロールゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）及びフローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）を含み、コントロールゲート及びフローティングゲートの間には絶縁体（ｉｎｓｕｌａｔｏｒ）が挿入され、フローティングゲート及びサブストレート（ｓｕｂｓｔｒａｔｅ）の間にも絶縁体が挿入される。
【０００５】
フラッシュメモリのメモリセルにデータを格納する過程をプログラムと言い、プログラム又はデータを消去する（ｅｒａｓｅ）過程は、ホットキャリア効果（ｈｏｔ  ｃａｒｒｉｅｒ  ｅｆｆｅｃｔ）又はＦ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌｉｎｇ、Ｆ−Ｎ  ｔｕｎｎｅｌｉｎｇ）メカニズムによって実行される。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記メモリセルにおける更なる改善を図るためになされたものであって、メモリセルが消去された後に経過した時間に更に基づいてウェアレベリング（ｗｅａｒ  ｌｅｖｅｌｉｎｇ）を実行することで、メモリセルの耐久性（ｅｎｄｕｒａｎｃｅ）を増加させるメモリ装置を提供することを目的とする。
また、本発明は、メモリセルが回復する時間を保障することで、メモリセルの閾値電圧の歪み（ｄｉｓｔｏｒｔｉｏｎ）を減らすことを他の目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明の一特徴によるメモリ装置は、メモリセルアレイと、制御部と、プログラミング部と、を備える。メモリセルアレイは、少なくとも１つの第１メモリセルを有する。制御部は、前記第１メモリセルが消去された回数、前記第１メモリセルが消去された後に経過した時間に基づいて前記第１メモリセルを選択するか否かを決定する。プログラミング部は、前記制御部が前記第１メモリセルを選択する場合、前記第１メモリセルにデータをプログラムする。
【０００８】
前記メモリセルアレイは、第２メモリセルを更に有し、前記制御部は、前記第１メモリセルが消去された回数、前記第１メモリセルが消去された後に経過した時間、前記第２メモリセルが消去された回数、及び前記第２メモリセルが消去された後に経過した時間に基づいて前記第１メモリセル及び前記第２メモリセルのうちのいずれか１つを選択し、前記プログラミング部は、前記制御部が前記第２メモリセルを選択する場合、前記第２メモリセルにデータをプログラミングする。
【０００９】
前記制御部は、前記第１メモリセルが消去された回数及び前記第１メモリセルが消去された後に経過した時間に基づいて第１パラメータを生成し、前記第２メモリセルが消去された回数及び前記第２メモリセルが消去された後に経過した時間に基づいて第２パラメータを生成し、前記第１パラメータ及び前記第２パラメータに基づいて前記第１メモリセル及び前記第２メモリセルのうちのいずれか１つを選択する。
前記制御部は、前記第１メモリセルが消去された回数が大きいほど前記第１パラメータを大きく調整し、前記第１メモリセルが消去された後に経過した時間が長いほど前記第１パラメータを小さく調整し、前記第２メモリセルが消去された回数が大きいほど前記第２パラメータを大きく調整し、前記第２メモリセルが消去された後に経過した時間が長いほど前記第２パラメータを小さく調整する。
前記制御部は、前記第１パラメータが前記第２パラメータよりも大きければ、前記第２メモリセルを選択する。
【発明の効果】
【００１０】
本発明のメモリ装置によれば、メモリセルが消去された後に経過した時間に更に基づいてウェアレベリングを実行することで、メモリセルの耐久性を増加させることができる。
また、本発明によれば、メモリセルが回復する時間を保障することで、メモリセルの閾値電圧の歪みを減らすことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態によるメモリ装置１００を示す図である。
【図２】図１に示すメモリ装置１００のプログラム過程によって形成される散布の一例を示す図である。
【図３】図１に示すメモリ装置１００のデータ判定過程の一例を示す図である。
【図４】本発明の一実施形態によるウェアレベリング方法を示すフローチャートである。
【図５】本発明の一実施形態によるウェアレベリング方法を示すフローチャートである。
【図６】本発明の実施形態によるメモリ装置を示す図である。
【図７】本発明の更に他の実施形態によるメモリ装置を示す図である。
【図８】本発明の更に他の実施形態によるメモリ装置を示す図である。
【図９】本発明の実施形態において、図７に示すカード２３３０にホストシステム２４１０が連結された装置を示す図である。
【図１０】本発明の更に他の実施形態によるメモリ装置を示す図である。
【図１１】本発明の更に他の実施形態によるメモリ装置を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明のメモリ装置を実施するための形態の具体例を、図面を参照しながら詳細に説明する。しかし、本発明がこれらの実施形態によって制限又は限定されることはない。図中、同じ参照符号は同じ部材を示す。
【００１３】
本発明の実施形態は、メモリセルの閾値電圧を変化させてデータを格納するメモリ装置に適用することができる。このような種類のメモリ装置の例としては、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などがある。
【００１４】
不揮発性メモリ装置のメモリセルは、格納されるデータの密度（ｄｅｎｓｉｔｙ）によってシングルレベルセル又はマルチレベルセルに分類することができる。
【００１５】
シングルレベルセル（ｓｉｎｇｌｅ−ｌｅｖｅｌ  ｃｅｌｌ：ＳＬＣ）メモリは、１つのメモリセルに１ビットのデータを格納するメモリである。シングルレベルセルメモリは、シングルビットセル（ｓｉｎｇｌｅ−ｂｉｔ  ｃｅｌｌ：ＳＢＣ）メモリとも呼ばれる。シングルレベルセルメモリのメモリセル（シングルレベルセル）にデータを格納する過程はプログラム過程とも呼ばれ、メモリセルの閾値電圧を変化させる。例えば、シングルレベルセルに論理「１」のデータが格納された場合には、シングルレベルセルは１．０Ｖｏｌｔの閾値電圧を有し、論理「０」のデータが格納された場合には、シングルレベルセルは３．０Ｖｏｌｔの閾値電圧を有するものとすることができる。
【００１６】
複数のシングルレベルセル間の微細な電気的特性の差により、同じデータがプログラムされたシングルレベルセルそれぞれに形成された閾値電圧は、一定の範囲の散布（ｄｉｓｔｒｉｂｕｔｉｏｎ）を有するようになる。例えば、メモリセルから読み取られた電圧が０．５〜１．５Ｖｏｌｔの場合には、メモリセルに格納されたデータは論理「１」であり、メモリセルから読み取られた電圧が２．５〜３．５Ｖｏｌｔの場合には、メモリセルに格納されたデータは論理「０」と判定することができる。メモリセルに格納されたデータは、読み取り動作時のメモリセルの電流／電圧の差によって区分される。
【００１７】
マルチレベルセル（ｍｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌ：ＭＬＣ）メモリは、１つのメモリセルに２ビット以上のデータをプログラムできるメモリである。マルチレベルセルメモリは、マルチビットセル（ｍｕｌｔｉ−ｂｉｔ  ｃｅｌｌ：ＭＢＣ）メモリとも呼ばれる。マルチレベルセルメモリは、格納されるデータの密度を高めることができるため、大容量メモリの実現に有利である。しかし、１つのメモリセルにプログラムされるビットの数が増加するほど信頼性は低下し、読み取り失敗率（ｒｅａｄ  ｆａｉｌｕｒｅ  ｒａｔｅ）は増加するようになる。１つのメモリセルにｍ個のビットをプログラムするためには、２ｍ個の閾値電圧のうちのいずれか１つがメモリセルに形成されなければならない。メモリセル間の微細な電気的特性の差により、同じデータがプログラムされたメモリセルの閾値電圧は、一定の範囲の散布を形成する場合がある。このとき、ｍ個のビットによって生成され得る２ｍ個のデータ値それぞれに１つずつの閾値電圧散布が対応する。
【００１８】
しかしながら、メモリの電圧ウィンドウ（ｖｏｌｔａｇｅ  ｗｉｎｄｏｗ）は制限されているため、ｍの増加によって隣接したビット間の閾値電圧の２ｍ個の散布間の距離は減少し、散布間の距離が更に減れば散布どうしが重なる場合がある。散布どうしが重なれば、読み取り失敗率が増加する恐れがある。
【００１９】
図１は、本発明の一実施形態によるメモリ装置１００を示す図である。
【００２０】
図１を参照すると、メモリ装置１００は、メモリセルアレイ１１０と、制御部１２０と、プログラミング部１３０とを備える。
【００２１】
メモリセルアレイ１１０は、複数のメモリセルを含むことができる。
【００２２】
複数のメモリセルそれぞれは、行（ｒｏｗ）及び列（ｃｏｌｕｍｎ）で識別することができ、１つの行に含まれるメモリセルは、１つのワードライン（ｗｏｒｄ  ｌｉｎｅ）に連結することができる。１つの列に含まれるメモリセルは、１つのビットライン（ｂｉｔ  ｌｉｎｅ）に連結することができる。
【００２３】
メモリセルは、金属（ｍｅｔａｌ）又はポリシリコン（ｐｏｌｙ−ｓｉｌｉｃｏｎ）で形成されたゲート端子を有し、ゲート端子及びチャンネルの間に浮遊ゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ：ＦＧ）を有することもできる。浮遊ゲート（ＦＧ）は、金属又はポリシリコンで形成することができる。
【００２４】
メモリ装置１００は、メモリセルのＦＧにキャリア（ｃａｒｒｉｅｒ）を格納することができる。ＦＧにキャリアが格納されれば、メモリセルの閾値電圧が変化する。
【００２５】
ＦＧにキャリアを格納する方法としては、Ｆ−Ｎトンネリング又はホットキャリア効果（ＨＣＥ）を用いることができる。このとき、キャリアの例としては、電子（ｅｌｅｃｔｒｏｎ）又は正孔（ｈｏｌｅ）などを挙げることができる。
【００２６】
メモリセルに格納されるデータの値に基づき、プログラミング部１３０は、目標閾値電圧を決定することができる。プログラミング部１３０は、メモリセルの閾値電圧が目標閾値電圧に対応するまでＦＧにキャリアを格納する動作を繰り返し実行する。メモリセルに格納されたデータを消去するために、プログラミング部１３０は、メモリセルのＦＧに格納されたＦＧを除去する。
【００２７】
プログラミング部１３０がデータを格納するためにメモリセルのＦＧにキャリアを格納する過程をプログラム過程と言い、データを消去するためにメモリセルのＦＧに格納されたＦＧを除去する過程を消去過程と言う。
【００２８】
メモリ装置１００がメモリセルにデータを格納（プログラム）するためには、メモリセルを消去する必要がある。メモリ装置１００がメモリセルにデータをプログラムしてメモリセルを消去するサイクルをＰ／Ｅ  ｃｙｃｌｅとも言う。
【００２９】
メモリセルがプログラム過程及び消去過程を繰り返して経験するほど、メモリセルの電荷保有特性（ｃｈａｒｇｅ  ｒｅｔｅｎｔｉｏｎ  ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）は劣化（ｄｅｇｒａｄｅｄ）することがある。プログラム過程はＦＧにキャリアが蓄積される過程に対応し、消去過程はＦＧからキャリアが出ていく過程に対応する。
【００３０】
プログラム及び消去過程が繰り返されることにより、ＦＧ及びＦＧ周辺の絶縁体の間の境界は損傷（ｄａｍａｇｅ）することがある。又は、ＦＧ及びチャンネル（ｃｈａｎｎｅｌ）の間の絶縁体が損傷することがある。このような損傷により、ＦＧに蓄積されたキャリアが自然な拡散（ｄｉｆｆｕｓｉｏｎ）によって流失（ｌｏｓｔ）したり、漏れ経路（ｌｅａｋｉｎｇ  ｐａｔｈ）が形成されてＦＧから出ていったりする。
【００３１】
電荷保有特性が劣化すれば、プログラムされたメモリセルの閾値電圧が所望しない変化を起こすことがある。このような所望しない変化により、メモリセルに格納されたデータが汚染（ｃｏｒｒｕｐｔｅｄ）されることがある。
【００３２】
メモリ装置１００は、複数のメモリセルのうちからデータがプログラムされる目標メモリセルを選択する際に、複数のメモリセルそれぞれの消去された回数に基づいて目標メモリセルを選択することができる。メモリ装置１００は、複数のメモリセルのうちから消去された回数が最も少ないメモリセルを目標メモリセルとして選択することができる。
【００３３】
メモリ装置１００は、複数のメモリセルそれぞれが消去された回数を平準化（ｅｑｕａｌｉｚｅ）することができる。このように複数のメモリセルそれぞれが消去された回数を平準化する過程をウェアレベリング（ｗｅａｒ  ｌｅｖｅｌｉｎｇ）とも言う。
【００３４】
メモリ装置１００によって同時に消去されるメモリセルの集合を消去ブロック（ｅｒａｓｅ  ｂｌｏｃｋ）又はブロック（ｂｌｏｃｋ）とも言う。１つのブロックに含まれる複数のメモリセルが消去された回数は同じであるため、メモリ装置１００はブロック単位でウェアレベリングを実行することができる。
【００３５】
説明の便宜上、メモリセルアレイ１１０に含まれる複数のメモリセルのうち、第１メモリセル及び第２メモリセルについて記述する。
【００３６】
メモリ装置１００は、第１メモリセルが消去された回数及び第１メモリセルが消去された後に経過した時間に基づいて第１メモリセルに対するウェアレベリングを実行することができる。また、メモリ装置１００は、第２メモリセルが消去された回数及び第２メモリセルが消去された後に経過した時間に基づいて第２メモリセルに対するウェアレベリングを実行することができる。
【００３７】
制御部１２０は、第１メモリセルが消去された回数、第１メモリセルが消去された後に経過した時間、第２メモリセルが消去された回数、及び第２メモリセルが消去された後に経過した時間に基づいて第１メモリセル及び第２メモリセルのうちのいずれか１つを選択する。
【００３８】
プログラミング部１３０は、選択されたメモリセルにデータをプログラムする。
【００３９】
制御部１２０は、第１メモリセルが消去された回数及び第１メモリセルが消去された後に経過した時間に基づいて第１パラメータを生成し、第２メモリセルが消去された回数及び第２メモリセルが消去された後に経過した時間に基づいて第２パラメータを生成する。
【００４０】
制御部１２０は、第１メモリセルが消去された回数が大きいほど第１パラメータを大きく調整し、第１メモリセルが消去された後に経過した時間が長いほど第１パラメータを小さく調整し、第２メモリセルが消去された回数が大きいほど第２パラメータを大きく調整し、第２メモリセルが消去された後に経過した時間が長いほど第２パラメータを小さく調整する。
【００４１】
制御部１２０は、第１メモリセルが消去された後に経過した時間ｔ１に対する関数ｆ（ｔ１）を設定することができる。関数ｆ（ｔ１）は、ｎｏ  ｄｉｍｅｎｓｉｏｎである結果を提供する関数であり得る。制御部１２０は、第１メモリセルが消去された回数からｆ（ｔ１）を減算（ｓｕｂｔｒａｃｔ）した値を第１パラメータとして生成する。このとき、第１パラメータは、第１メモリセルの効果的な（ｅｆｆｅｃｔｉｖｅ）Ｐ／Ｅ  ｃｙｃｌｅとして見なすことができる。
【００４２】
同様に、制御部１２０は、第２メモリセルが消去された後に経過した時間ｔ２に対する関数ｆ（ｔ２）を設定することができる。制御部１２０は、第２メモリセルが消去された回数からｆ（ｔ２）を減算した値を第２パラメータとして生成する。このとき、第２パラメータは、第２メモリセルの効果的なＰ／Ｅ  ｃｙｃｌｅとして見なすことができる。
【００４３】
制御部１２０は、第１パラメータが第２パラメータよりも大きければ第２メモリセルを選択し、第１パラメータが第２パラメータよりも小さければ第１メモリセルを選択する。
【００４４】
制御部１２０は、第１メモリセルが消去された回数が第１閾値以上である場合に、第１メモリセルが消去された後に経過した時間が第２閾値以上となるまで第１メモリセルを選択しない。これにより、メモリ装置１００は、第１メモリセルが消去過程を経た後に損傷（ｄａｍａｇｅ）した第１メモリセルが回復する時間を保障することができる。第１メモリセルは、第２閾値に対応する時間内に回復するため、第１メモリセルの電荷保有特性（ｃｈａｒｇｅ  ｒｅｔｅｎｔｉｏｎ  ｃｈａｒａｃｔｅｒｉｓｔｉｃ）は向上する。
【００４５】
第２閾値に対応する時間内に、第１メモリセルのＦＧ及び絶縁体の間の境界面は損傷から回復することができる。同様に、第１メモリセルのＦＧ及びチャンネルの間の絶縁体も損傷から回復することができる。
【００４６】
このとき、第１閾値が大きいほど第２閾値が大きくなるように設定することができる。制御部１２０は、第１メモリセルが消去された回数が大きいほど第１メモリセルが消去された後に再び用いられるまで長い時間を付与することができる。
【００４７】
第１メモリセルが消去された後に経過した時間ｔ１が増加することにより、第１メモリセルの回復程度は非線形（ｎｏｎ−ｌｉｎｅａｒ）に増加する。メモリ装置１００は、時間ｔ１の増加による第１メモリセルの回復程度に基づいてｆ（ｔ１）を決定することができる。
【００４８】
制御部１２０は、第１メモリセルが消去された回数が、第２メモリセルが消去された回数と同じであったり類似していたりすれば(例えば、第１メモリセルが消去された回数と第２メモリセルが消去された回数との差が第３閾値以下であれば)、第１メモリセルが消去された後に経過した時間及び第２メモリセルが消去された後に経過した時間を比較する。第３閾値は、設定に応じて変形することができる。例えば、第３閾値は、第１メモリセルが消去された回数又は第２メモリセルが消去された回数の１０％の値として決定することもできる。ただし、これは例示的なものに過ぎず、本発明はこれに限定されるものではない。
【００４９】
第１メモリセルが消去された回数と第２メモリセルが消去された回数との差が第３閾値以下である場合に、制御部１２０は、第１メモリセルが消去された後に経過した時間及び第２メモリセルが消去された後に経過した時間を比較する。
【００５０】
第１メモリセルが消去された後に経過した時間が、第２メモリセルが消去された後に経過した時間よりも長く、その差が第４閾値以上であれば、第１メモリセルが選択されるようになる。一方、第４閾値は、第３閾値に対応して調節することができる。
【００５１】
制御部１２０は、第１メモリセルが消去された後に経過した時間を第１メモリセルに対するメタデータ（ｍｅｔａ  ｄａｔａ）として格納することができる。また、制御部１２０は、第２メモリセルが消去された後に経過した時間を第２メモリセルに対するメタデータとして格納することができる。
【００５２】
メモリセルアレイ１１０は、１つ以上のモニタリングセルを含むことができる。モニタリングセルは、実効的なデータを格納せずにテストデータを格納することができる。メモリ装置１００は、モニタリングセルの閾値電圧をモニタすることができる。メモリ装置１００は、モニタリングセルの閾値電圧の変化傾向を追跡し、メモリセルが消去された後に経過した時間を推定する。
【００５３】
例えば、第１ブロックが第１メモリセルを含み、第２ブロックが第２メモリセルを含む場合を仮定する。第１ブロックは第１モニタリングセルを含み、第２ブロックは第２モニタリングセルを含む。
【００５４】
メモリ装置１００は、第１モニタリングセルの閾値電圧の変化傾向に基づいて第１メモリセルが消去された後に経過した時間を推定することができ、第２モニタリングセルの閾値電圧の変化傾向に基づいて第２メモリセルが消去された後に経過した時間を推定することができる。
【００５５】
図２は、図１に示すメモリ装置１００のプログラム過程によって形成される散布の一例を示す図である。
【００５６】
プログラミング部１３０は、データ「１１」が格納されるメモリセルの目標閾値電圧を電圧レベル２１１で決定することができる。プログラミング部１３０は、決定された目標閾値電圧に基づいてメモリセルの閾値電圧を調整する。
【００５７】
複数のメモリセルそれぞれの特性が微細に異なるため、データ「１１」が格納されたメモリセルの閾値電圧は散布２１０を形成する。
【００５８】
同様に、プログラミング部１３０のプログラム過程により、データ「１０」が格納されたメモリセルの閾値電圧は散布２２０を形成し、データ「００」が格納されたメモリセルの閾値電圧は散布２３０を形成し、データ「０１」が格納されたメモリセルの閾値電圧は散布２４０を形成する。
【００５９】
プログラミング部１３０は、データ「１０」が格納されるメモリセルの目標閾値電圧を電圧レベル２２１で決定することができる。プログラミング部１３０は、データ「１０」が格納される複数のメモリセルそれぞれの閾値電圧を目標閾値電圧以上になるまで増加させる。プログラミング部１３０がデータ「１０」が格納されるメモリセルすべての閾値電圧を電圧レベル２２１以上になるように増加させれば、データ「１０」が格納されたメモリセルの閾値電圧は散布２２０を形成する。
【００６０】
プログラミング部１３０は、データ「００」が格納されるメモリセルの目標閾値電圧を電圧レベル２３１で決定し、データ「０１」が格納されるメモリセルの目標閾値電圧を電圧レベル２４１で決定することができる。
【００６１】
プログラミング部１３０がデータ「００」が格納されるメモリセルすべての閾値電圧を電圧レベル２３１以上になるように増加させれば、データ「００」が格納されたメモリセルの閾値電圧は散布２３０を形成する。
【００６２】
プログラミング部１３０がデータ「０１」が格納されるメモリセルすべての閾値電圧を電圧レベル２４１以上になるように増加させれば、データ「０１」が格納されたメモリセルの閾値電圧は散布２４０を形成する。
【００６３】
散布２１０は、閾値電圧状態Ｐ０に対応するとも言える。同様に、散布２２０、散布２３０、及び散布２４０はそれぞれＰ１、Ｐ２、及びＰ３に対応する。
【００６４】
メモリ装置１００は、目標閾値電圧に基づいてプログラム後の散布２１０〜２４０を予測する。従って、メモリ装置１００は、複数の基準閾値電圧区間（ｒｅｆｅｒｅｎｃｅ  ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ  ｉｎｔｅｒｖａｌ）を設定し、複数の基準閾値電圧区間それぞれに対して判定データを割り当てる（ａｓｓｉｇｎ）。
【００６５】
図３は、図１に示すメモリ装置１００のデータ判定（ｄｅｃｉｓｉｏｎ）過程の一例を示す図である。
【００６６】
散布３１０は、データ「１１」がプログラムされた複数のメモリセルの閾値電圧の散布である。散布３２０、散布３３０、及び散布３４０はそれぞれデータ「１０」、「００」、及び「０１」がプログラムされた複数のメモリセルの閾値電圧の散布である。
【００６７】
メモリ装置１００は、同時に多数のメモリセルの閾値電圧を測定することができる。例えば、メモリ装置１００は、同時に多数のメモリセルの閾値電圧が読み取りレベル（ｒｅａｄ  ｌｅｖｅｌ）３２１よりも高いか否かを測定する。
【００６８】
メモリ装置１００は、読み取りレベル３１１、読み取りレベル３２１、又は読み取りレベル３３１を用いて複数のメモリセルそれぞれの閾値電圧の範囲を決定する。メモリ装置１００は、読み取りレベル３１１、読み取りレベル３２１、及び読み取りレベル３３１によって区分される４つの閾値電圧区間それぞれに対して判定データを割り当てる。
【００６９】
メモリ装置１００は、読み取りレベル３１１よりも低い閾値電圧を有するメモリセルに格納されたデータを「１１」として判定することができる。このとき、読み取りレベル３１１よりも低い閾値電圧に対応する基準閾値電圧区間にデータ「１１」が割り当てられたものと判定する。
【００７０】
メモリ装置１００は、読み取りレベル３１１よりも高くて読み取りレベル３２１よりも低い閾値電圧を有するメモリセルに格納されたデータを「１０」として判定することができる。このとき、読み取りレベル３１１よりも高くて読み取りレベル３２１よりも低い閾値電圧に対応する基準閾値電圧区間にデータ「１０」が割り当てられたものと判定する。
【００７１】
メモリ装置１００は、読み取りレベル３２１よりも高くて読み取りレベル３３１よりも低い閾値電圧を有するメモリセルに格納されたデータを「００」として判定することができる。
【００７２】
メモリ装置１００は、読み取りレベル３３１よりも高い閾値電圧を有するメモリセルに格納されたデータを「０１」として判定することができる。
【００７３】
メモリ装置１００は、２ビットのデータを判定するために３つの読み取りレベル３１１、３２１、３３１を用いることができる。このような読み取り方法をｉｎｔｅｇｒａｌ  ｒｅａｄと言い、各閾値電圧区間には判定データを割り当てることができる。このときの判定方法を硬判定（ｈａｒｄ  ｄｅｃｉｓｉｏｎ）とも言う。
【００７４】
メモリ装置１００は、ｉｎｔｅｇｒａｌ  ｒｅａｄよりも多くの読み取りレベルを用いて複数のメモリセルそれぞれの閾値電圧の範囲を決定することもできる。このような読み取り方法をｆｒａｃｔｉｏｎａｌ  ｒｅａｄとも言う。メモリ装置１００は、３つの読み取りレベル３１１、３２１、３３１だけでなく、図に示していない複数の読み取りレベルを更に用い、複数のメモリセルそれぞれに格納されたデータを確率（ｐｒｏｂａｂｉｌｉｔｙ）で示すことができる。このときの判定方法を軟判定（ｓｏｆｔ  ｄｅｃｉｓｉｏｎ）とも言う。
【００７５】
メモリセルが消去された回数の増加によってメモリセルの損傷が増加し、従ってメモリセルのＦＧに蓄積されたキャリアの量が変化し得ることは上述したとおりである。このときのキャリアの量の変化は所望しない変化であり、所望しない変化によってメモリセルにデータがプログラムされた後にメモリセルの閾値電圧が変化することがある。
【００７６】
メモリセルにデータがプログラムされた後にメモリセルの閾値電圧が変化して予測された基準閾値電圧区間を逸脱すれば、データ判定過程でエラーが発生することがある。
【００７７】
メモリ装置１００は、メモリセルが消去された後にメモリセルが損傷から回復する時間を保障することにより、メモリセルの閾値電圧の所望しない変化を減らすことができる。メモリ装置１００は、メモリセルの閾値電圧の変化を減らすことにより、データ判定過程のエラーを減らすことができる。
【００７８】
メモリ装置１００は、メモリセルが消去された回数だけでなく、メモリセルが消去された後に経過した時間に更に基づいてウェアレベリングを実行することにより、メモリセルの耐久性（ｅｎｄｕｒａｎｃｅ）を増加させることができる。
【００７９】
図４は、本発明の一実施形態によるウェアレベリング方法を示すフローチャートである。
【００８０】
図４を参照すると、ウェアレベリング方法は、第１メモリセルが消去された回数及び第１メモリセルが消去された後に経過した時間に基づいて第１パラメータを生成する（ステップＳ４１０）。
【００８１】
ウェアレベリング方法は、第２メモリセルが消去された回数及び第２メモリセルが消去された後に経過した時間に基づいて第２パラメータを生成する（ステップＳ４２０）。
【００８２】
ウェアレベリング方法は、第１パラメータ及び第２パラメータに基づいて第１メモリセル及び第２メモリセルのうちのいずれか１つを選択する（ステップＳ４３０）。
【００８３】
ウェアレベリング方法は、第１メモリセル及び第２メモリセルのうちの選択されたメモリセルにデータをプログラムする（ステップＳ４４０）。
【００８４】
ステップＳ４１０は、ステップＳ４２０が実行される間に並列的に実行することができる。
【００８５】
ステップＳ４１０で、ウェアレベリング方法は、第１メモリセルが消去された回数が大きいほど第１パラメータを大きく調整する。また、ウェアレベリング方法は、ステップＳ４１０で、第１メモリセルが消去された後に経過した時間が長いほど第１パラメータを小さく調整する。
【００８６】
ステップＳ４２０で、ウェアレベリング方法は、第２メモリセルが消去された回数が大きいほど第２パラメータを大きく調整する。また、ウェアレベリング方法は、ステップＳ４２０で、第２メモリセルが消去された後に経過した時間が長いほど第２パラメータを小さく調整する。
【００８７】
ウェアレベリング方法は、ステップＳ４３０で第１パラメータが第２パラメータよりも大きければ、第２メモリセルを選択する。
【００８８】
図５は、本発明の一実施形態によるウェアレベリング方法を示すフローチャートである。
【００８９】
図５を参照すると、ウェアレベリング方法は、メモリセルが消去された回数が第１閾値よりも大きいか否かを判定する（ステップＳ５１０）。
【００９０】
ウェアレベリング方法は、メモリセルが消去された回数が第１閾値よりも大きければ、メモリセルが消去された後に経過した時間が第２閾値よりも小さいか否かを判定する（ステップＳ５２０）。
【００９１】
ウェアレベリング方法は、メモリセルが消去された後に経過した時間が第２閾値よりも小さければ、現在のメモリセルを除いた残りのメモリセルのうちから１つを選択する（ステップＳ５４０）。
【００９２】
ウェアレベリング方法は、ステップＳ５４０で選択された新しいメモリセルに対してステップＳ５１０を実行する。
【００９３】
ウェアレベリング方法は、メモリセルが消去された後に経過した時間が第２閾値以上であれば、メモリセルにデータをプログラムする（ステップＳ５３０）。
【００９４】
また、ウェアレベリング方法は、メモリセルが消去された回数が第１閾値以下であれば、メモリセルにデータをプログラムする（ステップＳ５３０）。
【００９５】
図６は、本発明の実施形態によるメモリ装置を示す図である。
【００９６】
図６に示すように、本実施形態は、メモリ制御部２２２０に連結されたメモリ２２１０を含む。メモリ２２１０は、上述した多様な実施形態のメモリ装置のうちのいずれか１つとすることができる。メモリ制御部２２２０は、メモリ２２１０の動作を制御するための入力信号を提供することができる。
【００９７】
図７は、本発明の更に他の実施形態によるメモリ装置を示す図である。
【００９８】
本実施形態は、図６の実施形態と類似しているが、メモリ２２１０及びメモリ制御部２２２０がカード（ｃａｒｄ）２３３０形態で実現されるという特徴がある。例えば、カード２３３０は、フラッシュメモリカードのようなメモリカードとすることができる。明白なように、カード２３３０は、ユーザ電子装置、例えば、デジタルカメラ、パーソナルコンピュータなどに用いられるためのある産業的標準を満たすあるカードともすることができる。ここで、メモリ制御部２２２０は、他の（例えば、外部の）装置からカード２３３０によって受信される制御信号に基づいてメモリ２２１０を制御することができる。
【００９９】
図８は、本発明の更に他の実施形態によるメモリ装置を示す図である。
【０１００】
図８に示すように、メモリ２２１０は、ホストシステム２４１０に連結することができる。ホストシステム２４１０は、パーソナルコンピュータ、デジタルカメラなどの処理システム（ｐｒｏｃｅｓｓｉｎｇ  ｓｙｓｔｅｍ）とすることができる。ホストシステム２４１０は、メモリ２２１０を制御可能な格納媒体（ａ  ｒｅｍｏｖａｂｌｅ  ｓｔｏｒａｇｅ  ｍｅｄｉｕｍ）として用いることができる。また、ホストシステム２４１０は、メモリ２２１０の動作を制御するための入力信号を提供することもできる。
【０１０１】
図９は、本発明の実施形態において、図７に示すカード２３３０にホストシステム２４１０が連結された装置を示す図である。
【０１０２】
本実施形態において、ホストシステム２４１０は、制御信号をカード２３３０に適用し、メモリ制御部２２２０がメモリ２２１０の動作を制御するようになる。
【０１０３】
図１０は、本発明の更に他の実施形態によるメモリ装置を示す図である。
【０１０４】
図１０に示すように、メモリ２２１０は、コンピュータ２６１０内の中央処理装置（ＣＰＵ）２６２０に連結することができる。例えば、コンピュータ２６１０を用いたシステムは、パーソナルコンピュータ（ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ）、パーソナルデータアシスタント（ｐｅｒｓｏｎａｌ  ｄａｔａ  ａｓｓｉｓｔａｎｔ）などとすることができる。また、メモリ２２１０は、ＣＰＵ２６２０にデータバス（ｄａｔａ  ｂｕｓ）などを介して直接連結することができる。ここで、図１０では、明確な説明のために、コンピュータ２６１０を用いたシステムに含まれる全体構成要素は示しておらず、このような点は、当技術が属する分野において通常の知識を有する者であれば、明白に理解することができる。
【０１０５】
図１１は、本発明の更に他の実施形態によるメモリ装置を示す図である。
【０１０６】
ここで、図１１は、上述した実施形態以外の他の移動型メモリ装置（ｐｏｒｔａｂｌｅ  ａｐｐｌｉｃａｔｉｏｎ  ｏｆ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）を示す。図に示すように、本実施形態は、メモリ３０１０を含み、メモリ３０１０は、上述した多様な実施形態を介して記述されたものとすることができる。本実施形態又は上述した実施形態において、メモリ３０１０は、１つ又はそれ以上の集積回路ダイ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ  ｄｉｅｓ、ＩＣ  ｄｉｅｓ）を含むことができ、この場合、ダイ（ｄｉｅ）のそれぞれは、多様な実施形態にしたがって動作するメモリアレイを含むことができる。このようなＩＣ  ｄｉｅは、通常的なＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）モジュール内に整列された別途の独立メモリ装置とすることができ、又はオン−チップ機能（ｏｎ−ｃｈｉｐ  ｆｕｎｃｔｉｏｎａｌｉｔｉｅｓ）と共に集積することができる。後者の場合には、メモリ３０１０は、Ｉ／Ｏプロセッサ又は上述したマイクロコントローラの一部とすることができる。
【０１０７】
以上で説明した移動型装置（ｐｏｒｔａｂｌｅ  ａｐｐｌｉｃａｔｉｏｎ）の実施形態は、移動型ノートブックコンピュータ、デジタルスチールカメラ、及び／又はデジタルビデオカメラ、パーソナルデジタルアシスタント、モバイル（セルラー）携帯電話端末機、ナビゲーション装置、ＧＰＳシステム、オーディオ及び／又はビデオプレーヤなどが可能である。勿論、メモリ３０１０の応用例には、非移動型（ｎｏｎ−ｐｏｒｔａｂｌｅ）装置も可能である。このような場合は、大規模ネットワークサーバ、又は不揮発性メモリ装置（ａ  ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）を用いる他のコンピューティング装置などの例がある。
【０１０８】
図１１に示すように、本実施形態によるメモリ装置は、メモリ３０１０をコード（ｃｏｄｅ）又はコードの実行のためのプログラムメモリとして用いるプロセッサ又はＣＰＵ３５１０を含むことができる。また、メモリ３０１０は、コード及びデータの不揮発性格納（ｎｏｎ−ｖｏｌａｔｉｌｅ  ｓｔｏｒａｇｅ）のための大規模格納装置として用いることができる。また、例示的な移動装置は、他の装置、例えば、パーソナルコンピュータ又はコンピュータネットワークと、Ｉ／Ｏインターフェース３５１５を介して通信することができる。Ｉ／Ｏインターフェース３５１５は、コンピュータに内在するバス、高速デジタル通信送信ライン、又はアンガイド送信（ｕｎｇｕｉｄｅｄ  ｔｒａｎｓｍｉｓｓｉｏｎｓ）でのアクセスを提供することができる。プロセッサとメモリ３０１０の間の通信、及びプロセッサ３５１０とＩ／Ｏインターフェース２５１５の間の通信は、図１１に示すバス３５００によって図示された通常的なコンピュータバス構造を用いて実行することができる。しかし、本発明はこのような一部の例示的な構造に限定されるものではない。例えば、メモリ３０１０は、図７の実施形態によって代替することができ、プロセッサ３５１０との通信は、メモリ制御部（図示せず）を介して実行することができる。更に、Ｉ／Ｏインターフェース３５１５は、メモリ制御部を介してメモリ３０１０と通信することもでき、又はメモリ制御部が存在しない場合には、Ｉ／Ｏインターフェース３５１５がメモリ３０１０と直接通信することもできる。移動型装置の実施形態では、上述した構成要素は、電源バス３５２５を介してバッテリ３５２０によって駆動することができる。
【０１０９】
以上、図面を参照しながら本発明を実施するための形態について説明したが、本発明は、上述の実施形態に限られるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１１０】
１００    メモリ装置
１１０    メモリセルアレイ
１２０    制御部
１３０    プログラミング部
２１０、２２０、２３０、２４０、３１０、３２０、３３０、３４０    散布
２１１、２２１、２３１、２４１、    電圧レベル
３１１、３２１、３３１    読み取りレベル
２２１０、３０１０    メモリ
２２２０    メモリ制御部
２３３０    カード
２４１０    ホストシステム
２６１０    コンピュータ
２６２０    ＣＰＵ
３５００    バス
３５１０    プロセッサ（又はＣＰＵ）
３５１５    Ｉ／Ｏインターフェース
３５２０    バッテリ
３５２５    電源バス
【図１】
2010040165.tif 000003
【図２】
2010040165.tif 000004
【図３】
2010040165.tif 000005
【図４】
2010040165.tif 000006
【図５】
2010040165.tif 000007
【図６】
2010040165.tif 000008
【図７】
2010040165.tif 000009
【図８】
2010040165.tif 000010
【図９】
2010040165.tif 000011
【図１０】
2010040165.tif 000012
【図１１】
2010040165.tif 000013