(57)【要約】【課題】本発明は、薬液処理やエッチング工程の影響を受けず、設計通りの耐圧特性を得ることができる半導体装置及び半導体装置の製造方法を提供することを目的とする。【解決手段】周囲が素子分離領域７０で囲まれたアクティブエリア８０を有し、該アクティブエリア上にゲート１０が延在し、該ゲートと前記素子分離領域とで周囲が囲まれて前記アクティブエリアが露出したアクティブエリア露出部８５を有する半導体装置１５０であって、  該ゲートの隣に略平行に延在して配置され、前記アクティブエリア露出部に形成されたソース３０と、  該ソースを側方及び下方から覆い、前記アクティブエリア露出部を包含して前記ゲート及び前記素子分離領域に到達するように形成されたボディ層５０と、  該ソースの延在方向の延長上にある前記ボディ層の外側に、前記ボディ層を側方及び下方から覆うように形成された前記ボディ層と同じ導電型の追加不純物層６０と、を有することを特徴とする。【選択図】  図１
2010045137.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に周囲が素子分離領域で囲まれたアクティブエリアを有し、該アクティブエリア上にゲートが延在し、該ゲートと前記素子分離領域とで周囲が囲まれて前記アクティブエリアが露出したアクティブエリア露出部を有する半導体装置であって、
該ゲートの隣に該ゲートと略平行に延在して配置され、前記アクティブエリア露出部を含んで前記半導体基板上に形成されたソースと、
該ソースを側方及び下方から覆い、前記アクティブエリア露出部を包含して前記ゲート及び前記素子分離領域に到達するように形成されたボディ層と、
該ソースの延在方向の延長上にある前記ボディ層の外側に、前記ボディ層を側方及び下方から覆うように形成された前記ボディ層と同じ導電型の追加不純物層と、を有することを特徴とする半導体装置。
【請求項２】
前記追加不純物層は、前記アクティブエリア露出部と前記素子分離領域とに跨るように下方から前記ボディ層を覆うことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記追加不純物層は、前記ボディ層の側方及び下方を前記素子分離領域の存在する三方から覆うように形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ソースの延在方向の延長上にある前記ボディ層と前記追加不純物層の厚さの和は、前記ボディ層の前記ソースより前記ゲート側にある領域の横方向の厚さよりも厚いことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記ボディ層には、前記ソースに隣接してバックゲートが形成されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記追加不純物層は、前記ボディ層を形成する前後の、前記ボディ層と同じ導電型の拡散層を前記半導体基板に形成する工程に付随して形成されたことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記ゲートに関して前記ソースと反対側の前記アクティブエリアには、ドレインが形成されていることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記ソースはＮ型拡散層であり、前記ボディ層及び前記追加不純物層はＰ型拡散層であるＮチャネル型ＤＭＯＳトランジスタであることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
周囲が素子分離領域で囲まれたアクティブエリアを有し、該アクティブエリア上にゲートが延在し、該ゲートと前記素子分離領域とで周囲が囲まれて前記アクティブエリアが露出したアクティブエリア露出部を有する半導体基板に、ボディ層を形成する工程を含む半導体装置の製造方法であって、
前記素子分離領域と前記アクティブエリア露出部の境界部分に、不純物注入及び熱拡散を行って追加不純物層を形成する工程と、
前記アクティブエリア露出部に、前記素子分離領域及び前記ゲートのセルフアラインで不純物注入を行い、熱拡散により前記素子分離領域及び前記ゲートに到達するように前記追加不純物層と同じ導電型のボディ層を形成する工程と、
前記ボディ層に、ソースを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
周囲が素子分離領域で囲まれたアクティブエリアを有し、該アクティブエリア上にゲートが延在し、該ゲートと前記素子分離領域とで周囲が囲まれて前記アクティブエリアが露出したアクティブエリア露出部を有する半導体基板に、ボディ層を形成する工程を含む半導体装置の製造方法であって、
前記アクティブエリア露出部に、前記素子分離領域及び前記ゲートのセルフアラインで不純物注入を行い、熱拡散により前記素子分離領域及び前記ゲートに到達するように前記ボディ層を形成する工程と、
前記素子分離領域上にレジストを設け、前記素子分離領域と前記アクティブエリア露出部の境界部分に不純物注入を行い、レジストを除去して熱拡散により追加不純物層を形成する工程と、
前記ボディ層に、ソースを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体基板上に周囲が素子分離領域で囲まれたアクティブエリアを有する半導体装置に関する。
【背景技術】
【０００２】
従来から、低オン抵抗で高耐圧を実現できる半導体装置として、ＤＭＯＳ（Double Diffused Metal Oxide Semiconductor）トランジスタが知られている。かかるＤＭＯＳトランジスタにおいて、半導体基板の表面にソースを形成する際には、既に半導体基板の表面上に形成されたゲート電極の側面に形成された側壁をマスクとして機能させ、自己整合的にソースを形成するようにした技術が知られている（例えば、特許文献１参照）。
【０００３】
図９は、従来のＮチャネルＬＤＭＯＳ（Laterally Diffused MOS、横方向拡散ＭＯＳ）トランジスタの平面構成を示した図である。図９において、半導体基板１３０上に、素子領域であるアクティブエリア８０と、アクティブエリア８０の周囲を囲むＬＯＣＯＳ（Local Oxidation of Silicon）７０とが形成されている。アクティブエリア８０とＬＯＣＯＳ７０を跨ぐようにして、半導体基板１３０の表面上にゲート１０が延在して形成され、ゲート１０の片側にはドレイン２０、もう一方にはソース３０及びバックゲート４０が隣接して形成されている。ゲート１０及びＬＯＣＯＳ７０は、半導体基板１３０の表面を覆うように形成されるので、ソース３０及びバックゲート４０の周辺端部は、ゲート１０及びＬＯＣＯＳ７０により覆われる。よって、ゲート１０及びＬＯＣＯＳ７０に覆われていないソース３０及びバックゲート４０の大部分は露出し、アクティブエリア露出部８５を構成する。ゲート１０及びソース３０及びバックゲート４０の周囲は、ボディ層５０に囲まれている。ボディ層５０は、アクティブエリア露出部８５を平面視的に包含し、端部は、ＬＯＣＯＳ７０及びゲート１０に到達する広さの領域を有して形成されている。なお、ドレイン２０及びソース３０はＮ型拡散層で構成され、バックゲート４０及びボディ層５０は、Ｐ型拡散層で構成されている。
【０００４】
図１０は、図９に示した従来のＮチャネルＬＤＭＯＳトランジスタのＸ−Ｘ'断面図である。半導体基板１３０の表面は、素子分離領域であるＬＯＣＯＳ７０と、素子形成領域であるアクティブエリア８０から構成されている。アクティブエリア８０とＬＯＣＯＳ７０に跨るようにゲート１０が形成され、ＬＯＣＯＳ７０を介してゲート１０の右側にドレイン２０が形成され、左側にソース３０及びバックゲート４０がゲート１０に隣接して形成されている。ドレイン２０、ソース３０及びバックゲート４０は、ゲート１０及びＬＯＣＯＳ７０のセルフアラインで形成されるため、その領域のアクティブエリア８０はゲート１０及びＬＯＣＯＳ７０の開口部分となって露出され、アクティブエリア露出部８５を構成している。また、ソース３０及びバックゲート４０を下方及び側方から覆うように、半導体基板１３０にボディ層５０が形成されている。ボディ層５０の左側端部は、ＬＯＣＯＳ７０に到達しＬＯＣＯＳ７０の下方まで形成され、右端部は、ゲート１０の下方に到達して形成されている。また、ドレイン２０を側方及び下方から覆うように、ドリフト層９０が形成されている。ドレイン２０及びボディ層５０の下方には、Ｎ型エピタキシャル層１００が形成され、更にその下方には、Ｎ型埋め込み層１１０が存在する。Ｎ型エピタキシャル層１００及びＮ型埋め込み層１１０は、Ｐ型半導体基板１２０上に形成されている。
【０００５】
図９及び図１０において、従来のＬＤＭＯＳは、ＬＯＣＯＳ７０形成、ゲート１０形成、ボディ層５０形成、ドレイン２０／ソース３０層形成、バックゲート４０形成の順で作製されるが、ボディ層５０、ドレイン２０／ソース３０層は、上述のようにゲート１０とＬＯＣＯＳ７０をマスクとしたセルフアラインで形成される。図９及び図１０において示されているボディ層５０のＡ部も、かかるセルフアラインで形成され、ＤＭＯＳ耐圧を決めるパターメータの一つとなっている。そして、ボディ層５０、ドレイン２０／ソース３０層は、セルフアラインで形成されているため、本来、図９に示すＡ部とＢ部は同寸法、同耐圧が得られるはずである。
【特許文献１】特開平７−１７６６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の従来技術の構成及び製造方法では、実際には、ボディ形成工程とドレイン／ソース形成工程との間に、多くの薬液処理やエッチング工程が存在するため、図９に示したＢ部のソース３０の延在方向のＬＯＣＯＳ７０を後退させてしまい、Ｂ部のボディ層５０を挟むソース３０−Ｎ型エピタキシャル層１００の距離の方がＡ部よりも短くなってしまい、ＤＭＯＳの耐圧がＢ部によって制約されてしまうという問題があった。
【０００７】
図１１は、図９に示した従来のＮチャネルＬＤＭＯＳトランジスタのＹ−Ｙ'断面を示した図である。図１１において、ソース３０の延在方向についてもボディ層５０が側方及び下方からソース３０を覆い、ＬＯＣＯＳ７０まで到達した状態が示されている。ここで、ＬＯＣＯＳ７０が後退すると、ソース３０のセルフアラインによる端部が設計上よりも延びてしまい、ボディ層５０のＢ部の厚さが設計上よりも短くなってしまう。つまり、Ａ部とＢ部は設計上同じ厚さを有する筈であるが、Ａ部は設計通りの厚さを有し、Ｂ部は設計上の厚さよりも薄く形成されてしまう。そうすると、Ａ部よりもソース３０−Ｎ型エピタキシャル層１００間距離の短いＢ部は、Ａ部に比較してパンチスルーが発生し易く、耐圧が低くなる。よって、ＬＤＭＯＳ耐圧は、Ｂ部によって制約され、ボディ工程の最適化だけで所望のＤＭＯＳ仕様を得るのは困難であるという問題があった。また、薬液処理、エッチング工程のバラツキがＤＭＯＳ耐圧へ与える影響は大きく、製品歩留まりの悪化を招くという問題があった。
【０００８】
そこで、本発明は、薬液処理やエッチング工程の影響を受けず、設計通りの耐圧特性を得ることができる半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、第１の発明に係る半導体装置（１５０）は、半導体基板（１３０）上に周囲が素子分離領域（７０）で囲まれたアクティブエリア（８０）を有し、該アクティブエリア（８０）上にゲート（１０）が延在し、該ゲート（１０）と前記素子分離領域（７０）とで周囲が囲まれて前記アクティブエリア（８０）が露出したアクティブエリア露出部（８５）を有する半導体装置（１５０）であって、
該ゲート（１０）の隣に該ゲート（１０）と略平行に延在して配置され、前記アクティブエリア露出部（８５）を含んで前記半導体基板上に形成されたソース（３０）と、
該ソース（３０）を側方及び下方から覆い、前記アクティブエリア露出部（８５）を包含して前記ゲート（１０）及び前記素子分離領域（７０）に到達するように形成されたボディ層（５０）と、
該ソース（１０）の延在方向の延長上にある前記ボディ層（５０）の外側に、前記ボディ層（５０）を側方及び下方から覆うように形成された前記ボディ層（５０）と同じ導電型の追加不純物層（６０）と、を有することを特徴とする。
【００１０】
これにより、追加不純物層によりソースの延在方向の耐圧が向上するので、設計通りソース−ドレイン間に存在するボディ層の厚さで半導体装置の耐圧を制御することができるとともに、薬液処理やエッチング工程のバラツキによる影響を低減させることができる。
【００１１】
第２の発明は、第１の発明に係る半導体装置（１５０）において、
前記追加不純物層（６０）は、前記アクティブエリア露出部（８５）と前記素子分離領域（７０）とに跨るように下方から前記ボディ層（５０）を覆うことを特徴とする。
【００１２】
これにより、追加不純物層が十分な広さと深さを有してボディ層を覆うことができ、半導体装置の耐圧を確実に設計通りに制御することができるとともに、薬液処理やエッチング工程のバラツキによる影響を小さくすることができる。
【００１３】
第３の発明は、第１又は第２の発明に係る半導体装置（１５０）において、
前記追加不純物層（６０）は、前記ボディ層（５０）の側方及び下方を前記素子分離領域（７０）の存在する三方から覆うように形成されていることを特徴とする。
【００１４】
これにより、追加不純物層でボディ層の外側を全方向から確実に覆ってボディ層と同じ導電型の不純物層の厚みを全体に亘って厚くすることができ、耐圧を確実に制御することができるとともに、薬液処理やエッチング工程の影響をカットすることができる。
【００１５】
第４の発明は、第１〜３のいずれかの発明に係る半導体装置（１５０）において、
前記ソース（３０）の延在方向の延長上にある前記ボディ層（５０）と前記追加不純物層（６０）の厚さの和は、前記ボディ層（５０）の前記ソース（３０）より前記ゲート（１０）側にある領域の横方向の厚さよりも厚いことを特徴とする。
【００１６】
これにより、ソースの延在方向のボディ層と不純物層の厚さが、耐圧を制御するソース−ドレイン間に存在するボディ層の厚さよりも小さくなるので、ソースの延在方向のボディ層により制約を受けるおそれを無くすことができる。
【００１７】
第５の発明は、第１〜４のいずれかの発明に係る半導体装置（１５０）において、
前記ボディ層（５０）には、前記ソース（３０）に隣接してバックゲート（４０）が形成されていることを特徴とする。
【００１８】
第６の発明は、第１〜５のいずれかの発明に係る半導体装置（１５０）において、
前記追加不純物層（６０）は、前記ボディ層（５０）を形成する前後の、前記ボディ層（５０）と同じ導電型の拡散層を前記半導体基板（１３０）に形成する工程に付随して形成されたことを特徴とする。
【００１９】
これにより、半導体基板上の他の素子の形成時に、ボディ層と同じ導電型の拡散層を形成するときに同時に追加不純物層を形成することができ、追加不純物層を形成するための工程を新たに単独で設ける必要が無くなる。
【００２０】
第７の発明は、第１〜６のいずれかの発明に係る半導体装置（１５０）において、
前記ゲート（１０）に関して前記ソース（３０）と反対側の前記アクティブエリア（８０）には、ドレイン（２０）が形成されていることを特徴とする。
【００２１】
第８の発明は、第１〜７のいずれかの発明に係る半導体装置（１５０）において、
前記ソース（３０）はＮ型拡散層であり、前記ボディ層（５０）及び前記追加不純物層（６０）はＰ型拡散層であるＮチャネル型ＤＭＯＳトランジスタであることを特徴とする。
【００２２】
第９の発明に係る半導体装置（１５０）の製造方法は、周囲が素子分離領域（７０）で囲まれたアクティブエリア（８０）を有し、該アクティブエリア（８０）上にゲート（１０）が延在し、該ゲート（１０）と前記素子分離領域（７０）とで周囲が囲まれて前記アクティブエリア（８０）が露出したアクティブエリア露出部（８５）を有する半導体基板（１３０）に、ボディ層（５０）を形成する工程を含む半導体装置の製造方法であって、
前記素子分離領域（７０）と前記アクティブエリア露出部（８５）の境界部分に、不純物注入及び熱拡散を行って追加不純物層（６０）を形成する工程と、
前記アクティブエリア露出部に、前記素子分離領域（７０）及び前記ゲート（１０）のセルフアラインで不純物注入を行い、熱拡散により前記素子分離領域（７０）及び前記ゲート（１０）に到達するように前記追加不純物層（６０）と同じ導電型のボディ層（５０）を形成する工程と、
前記ボディ層（５０）に、ソース（３０）を形成する工程と、を含むことを特徴とする。
【００２３】
これにより、ボディ層形成前の工程で、半導体基板上の他の素子の製造工程においてボディ層と同じ導電型の拡散層を形成する工程が存在する場合には、当該工程を行う際に併せて追加不純物層を形成することができ、追加不純物層形成のために単独の新たな工程を設けることなく耐圧が設計通りに制御できる半導体装置を製造することができる。
【００２４】
第１０の発明に係る半導体装置（１５０）の製造方法は、周囲が素子分離領域（７０）で囲まれたアクティブエリア（８０）を有し、該アクティブエリア（８０）上にゲート（１０）が延在し、該ゲート（１０）と前記素子分離領域（７０）とで周囲が囲まれて前記アクティブエリア（８０）が露出したアクティブエリア露出部（８５）を有する半導体基板（１３０）に、ボディ層（５０）を形成する工程を含む半導体装置（１５０）の製造方法であって、
前記アクティブエリア露出部（８５）に、前記素子分離領域（７０）及び前記ゲート（１０９のセルフアラインで不純物注入を行い、熱拡散により前記素子分離領域（７０）及び前記ゲート（１０）に到達するように前記ボディ層（５０）を形成する工程と、
前記素子分離領域（７０）上にレジスト（１４０）を設け、前記素子分離領域（７０）と前記アクティブエリア露出部（８５）の境界部分に不純物注入を行い、レジスト（１４０）を除去して熱拡散により追加不純物層（６０）を形成する工程と、
前記ボディ層（５０）に、ソース（３０）を形成する工程と、を含むことを特徴とする。
【００２５】
これにより、ボディ層形成後に、半導体基板上の他の素子の製造工程でボディ層と同じ導電型の拡散層を形成する工程が存在する場合には、その際に併せて追加不純物層を形成することができ、追加不純物層の形成のために新たな単独の工程を設けることなく耐圧設計仕様を満足する半導体装置を確実に製造することができる。
【００２６】
なお、上記括弧内の符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。
【発明の効果】
【００２７】
本発明によれば、半導体装置の耐圧を、設計通りに制御することができる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【実施例１】
【００２９】
図１は、本発明を適用した実施例１に係る半導体装置１５０の平面構成の一例を示した図である。なお、実施例１において、図９乃至図１１で説明した構成要素と同様の構成要素については、同一の参照符号を付している。
【００３０】
図１において、半導体基板１３０上には、アクティブエリア８０と、アクティブエリア８０の周囲を囲む素子分離領域であるＬＯＣＯＳ７０とが備えられている。ＬＯＣＯＳ７０は、絶縁膜で構成された素子分離領域であり、例えば、シリコン酸化膜（ＳｉＯ２）等で構成されてもよい。これにより、各アクティブエリア８０間を絶縁する。図１において、アクティブエリア８０とＬＯＣＯＳ７０は、透過的に示されており、太線枠で囲まれた部分がアクティブエリア８０であり、それ以外の部分は、ＬＯＣＯＳ７０で覆われ、アクティブエリア８０の周辺が囲まれている。つまり、図１中左側のゲート１０、ソース３０、バックゲート４０、ボディ層５０を含むアクティブエリア８０と、図１中右側のドレイン２０を含む領域が、アクティブエリア８０を構成し、それ以外の部分は、ＬＯＣＯＳ７０により素子分離領域が形成されていることになる。
【００３１】
本実施例に係る半導体装置１５０は、ゲート１０と、ドレイン２０と、ソース３０と、バックゲート４０と、ボディ層５０と、追加不純物層６０とを有する。本実施例においては、半導体装置１５０が、ＮチャネルＬＤＭＯＳに適用された例を挙げて説明する。
【００３２】
ゲート１０は、アクティブエリア８０と、ＬＯＣＯＳ７０とに跨るように、延在して半導体基板１３０の表面上に配置される。ゲート１０は、例えば、多結晶のポリシリコンで形成され、周囲が多結晶ポリシリコンの酸化膜で覆われて形成されてもよい。
【００３３】
ドレイン２０は、ゲート１０に略平行に延在して、ＬＯＣＯＳ７０を介して半導体基板１３０の表面に形成される。ドレイン２０は、四方の端部がＬＯＣＯＳ７０で覆われているが、大部分はアクティブエリア８０に含まれ、露出される。ドレイン２０は、例えば、Ｎ型高濃度拡散層により構成されてもよい。
【００３４】
ソース３０は、ゲート３０の隣に、ゲート３０に略平行に延在して、半導体基板１３０上に形成される。ソース３０は、ゲート１０及びＬＯＣＯＳ７０をマスクとしてセルフアラインで形成されるので、その大半がアクティブエリア８０のアクティブエリア露出部８５に形成されるが、不純物注入後に熱拡散により広がるので、ゲート１０及びＬＯＣＯＳ７０の方にまで端部が延びて形成される。ソース３０は、例えば、高濃度Ｎ型拡散層で構成されてよい。
【００３５】
バックゲート４０は、ソース３０に隣接して延在して半導体基板１３０上に形成される。バックゲート４０も、ＬＯＣＯＳ７０によるセルフアラインで構成されるので、大半がアクティブエリア８０のアクティブエリア露出部８５に形成されている。なお、バックゲート４０は、必要に応じて設けられてよい。
【００３６】
ボディ層５０は、ソース３０及びバックゲート４０を側方及び下方から覆うように、平面視的にはソース３０及びバックゲート４０を包含するように形成される。よって、ボディ層５０は、ゲート１０よりも下方で、かつソース３０及びバックゲート４０よりも下方に配置される。ボディ層５０は、ソース２０及びバックゲート４０を側方及び下方から覆い、その端部はゲート１０及びＬＯＣＯＳ７０の下方にまで到達するように構成される。ボディ層５０は、ＮチャネルＬＤＭＯＳの場合、Ｐ型拡散層で構成されてよい。
【００３７】
追加不純物層６０は、ボディ層５０の外側を覆うように構成される。図１においては、ボディ層５０のゲート１０側を除いたＬＯＣＯＳ７０の存在する三方向から、ボディ層５０を側方から覆うように構成されている。追加不純物層６０は、ボディ層と同じ導電型で構成され、ＮチャネルＤＭＯＳの場合には、Ｐ型不純物層で構成される。これにより、ソース３０の延在方向について、ボディ層５０のＰ型拡散層を厚くしたような構成となり、ボディ層５０が削れていても、これを十分に補うことができる。
【００３８】
図２は、図１に係る半導体装置１５０のＸ−Ｘ'断面の構成を示した図である。図２において、半導体基板１３０の表面には、ＬＯＣＯＳ７０とアクティブエリア８０が形成されている。そして、ゲート１０は、アクティブエリア８０とドレイン２０側のＬＯＣＯＳ７０に跨るように配置されている。
【００３９】
ドレイン２０は、ＬＯＣＯＳ７０を介して、ゲート１０に略平行に半導体基板１３０表面付近のアクティブエリア８０に形成されている。ドレイン２０も、ＬＯＣＯＳ７０によりセルフアラインで形成される。よって、ドレイン２０の大部分は、アクティブエリア露出部８５に形成されている。ドレイン２０は、側方及び下方からドリフト層９０で覆われている。ドレイン２０は、高濃度Ｎ型拡散層から構成されるが、ドリフト層９０は、ドレイン２０よりも濃度の薄いＮ型拡散層により構成されてよく、例えば、低濃度Ｎ型拡散層（Ｎ−）で構成されてもよい。
【００４０】
ソース３０は、ゲート１０の横に隣接して半導体基板１３０の表面付近に形成される。また、ソース３０の横には、バックゲート４０が隣接してゲート１０と反対側に形成される。ソース３０はＮ型高濃度拡散層で構成され、バックゲート４０はＰ型高濃度拡散層で構成される。ソース３０のゲート１０側はゲート１０をマスクとし、バックゲート４０のゲート１０と反対側はＬＯＣＯＳ７０をマスクとして不純物注入がなされ、セルフアライメントで形成されるため、ソース３０及びバックゲート４０は、アクティブエリア露出部８５とほぼ一致した領域に形成される。ソース３０及びバックゲート４０とも、不純物注入後、熱拡散により横方向に拡大するため、ソース３０のゲート１０側の端部はゲート１０の下、バックゲート４０のＬＯＣＯＳ側の端部は左端のＬＯＣＯＳ７０の下に少し入り込む形状となってもよい。
【００４１】
ボディ層５０は、ソース３０及びバックゲート４０を、側方及び下方から覆うように形成される。ボディ層５０は、バックゲート４０より濃度の薄いＰ型拡散層で構成される。ボディ層５０は、アクティブエリア露出部８５を側方及び下方から囲んで平面視的にも包含し、左側の端部は、ＬＯＣＯＳ７０の下方に到達する程度にまで延びて存在する。また、ボディ層５０の右側の端部は、ゲート１０の下方に到達するまで延在する。そして、ボディ層５０のソース３０よりゲート１０側にあるＡ部は、半導体装置１５０の耐圧のパラメータとなる重要な因子である。この、ボディ層５０のソース３０−ドレイン２０間に存在するＡ部の厚さにより、半導体装置１５０の耐圧が制御される。Ａ部の厚さについては、ボディ層５０を形成した後、ゲート１０をマスクとするセルフアラインによりソース３０を形成することにより、適切にその厚さを制御することができる。
【００４２】
追加不純物層６０は、ＬＯＣＯＳ７０が後退し、アクティブエリア露出部８５が拡大してしまい、ソース３０が設計上よりも長く形成されたときにも、パンチスルーの発生を防ぎ、耐圧を低下させないようにするための不純物層である。追加不純物層６０は、ボディ層５０の補完層的な役割を果たす。よって、追加不純物層６０は、ボディ層５０と同じＰ型拡散層で構成される。追加不純物層６０は、ボディ層５０と同程度か、ボディ層５０よりも薄い濃度のＰ型拡散層で構成されてよい。
【００４３】
なお、図２においては、追加不純物層６０は、ソース３０と離れた反対側に形成されている。パンチスルーは、ソース３０とＮ型エピタキシャル層１００との間で発生する現象なので、図２に示す追加不純物層６０は、パンチスルーを防ぐ役割を担っていない。よって、図２に示す追加不純物層６０は、存在しなくてもよく、ソース３０の延在方向にのみ備えられていればよい。しかしながら、実際の半導体装置１５０の製造時において、ボディ層５０の三方を包囲するように追加不純物層６０を形成することは容易であるため、本実施例においては、ゲート長方向（ゲート１０の延在方向）にも追加不純物層６０を形成した例を示している。
【００４４】
Ｎ型エピタキシャル層１００は、エピタキシャル成長により形成されたＮ型の低濃度不純物層である。Ｎ型エピタキシャル層１００の半導体基板１３０の表面付近のソース３０−ドレイン２０間は、ゲート１０に正電圧が印加されたときに、ボディ層５０が開き、チャネルとなって電流が流れる。本実施例においては、Ｎ型エピタキシャル層１００を適用した例を挙げているが、Ｎ側ウェル層が適用されてもよい。
【００４５】
埋め込み層１１０は、Ｐ型半導体基板１２０とＮ型エピタキシャル層１００との間に埋め込まれたＮ型拡散層である。埋め込み層１１０は、必要に応じて設けられてよく、例えば、実施例１に係る半導体装置１５０を縦側のＤＭＯＳとして構成した場合には、ドリフト層９０を深さ方向に延長して深化層として埋め込み層１１０に接触又はその近くまで形成し、複数のドレイン２０から出力電流を吸い上げるような構成としてもよい。
【００４６】
Ｐ型半導体基板１２０は、Ｐ型の半導体で形成された基板であり、例えば、シリコンで形成されたＰ型半導体の基板が適用されてもよい。
【００４７】
図３は、図１に係る半導体装置１５０のＹ−Ｙ'断面の構成を示した図である。図３において、ソース３０がアクティブエリア８０を通過して延在し、ボディ層５０の厚さＢ１が短くなっている。しかしながら、ボディ層５０の外側に、ボディ層５０の側方及び下方を覆うように、厚さＢ２の追加不純物層６０が形成されている。よって、実質的なソース３０とＮ型エピタキシャル層６０間のＢ部の距離は、ボディ層５０の厚さＢ１と、追加不純物層６０の厚さＢ２との和（Ｂ１＋Ｂ２）となり、Ａ部よりも厚い十分な厚さを有しており、パンチスルーのおそれが無くなっている。よって、半導体装置１５０の耐圧は、設計通り図２のＡ部で制御することができる。
【００４８】
なお、追加不純物層６０は、ソース３０の延長上のボディ層５０の外側に設けられ、横方向（水平方向）において、Ｂ部の厚さがＡ部よりも厚くなるように形成されていればよいが、図３に示すように、ある程度の深さも有し、ボディ層５０を側方及び下方から覆うように形成されていることが好ましい。そして、ボディ層５０の下方においては、追加不純物層６０は、ＬＯＣＯＳ７０とアクティブエリア８０の境界ＢＬにまで延在し、ＬＯＣＯＳ７０とアクティブエリア８０とに跨って形成されることが更に好ましい。ソース３０とＮ型エピタキシャル層６０との間のパンチスルーは、横方向のみでなく、斜め下方にも発生するおそれがあるので、これを防ぐべく、図３に示すように、追加不純物層６０は、深く広く形成し、アクティブエリア８０とＬＯＣＯＳ７０の境界領域のＢＬ付近までカバーすることが好ましいからである。
【００４９】
なお、上述のように、追加不純物層６０は、ボディ層５０と同程度以下の薄い濃度のＰ型拡散層で形成されてよく、薄い濃度である程度の深さと広さを有して形成されることが好ましい。
【００５０】
図４は、実施例１に係る半導体装置１５０と、半導体基板１３０上に形成された他の素子の断面図の一例を示した図である。図４（ａ）は、実施例１に係る半導体装置１５０の横断面図であり、図４（ｂ）は、半導体基板１３０に形成されたＮチャネルＭＯＳトランジスタ１６０の横断面図である。
【００５１】
図４（ａ）は、図２において示した断面図と同様の構成であるので、同一の参照符号を付して、その説明を省略する。一方、図４（ｂ）は、実施例１に係る半導体装置１５０が形成された半導体基板１３０の他の位置に形成されたＮチャネルＭＯＳトランジスタ１６０を示している。図４（ｂ）において、ゲート１１、その両側にドレイン２１及びソース３１が形成され、ドレイン２１及びソース３１を側方及び下方から覆うようにＰ型ウェル層６１が形成されている。その下方には、半導体装置１５０と同様に、Ｎチャネルエピタキシャル層１００、埋め込み層１１１及びＰ型半導体基板１２０が備えられている。
【００５２】
このように、半導体装置１５０を形成する半導体基板１３０には、通常、ＮチャネルＭＯＳトランジスタ１６０等の他の素子を形成する場合が多い。このような場合に、例えば、図４（ｂ）に示すように、Ｐ型ウェル層６１を形成する工程がある場合には、このＰ型ウェル層６１を形成するのに付随して、半導体装置１５０の追加不純物層６０も形成するようにすればよい。これにより、追加不純物層６０を形成する工程を独立して追加することなく、他の素子形成の際に併せて追加不純物層６０を形成することができ、容易に本実施例に係る半導体装置１５０を製造することができる。
【００５３】
なお、追加不純物層６０の形成のタイミングは、ボディ層５０の形成前でも形成後でもよく、他の素子においてＰ型拡散層を形成するタイミングに合わせることができる。図４の場合では、ＮチャネルＭＯＳトランジスタ１６０のＰ型ウェル層６１の形成タイミングに合わせて、本実施例に係る半導体装置１５０の追加不純物層６０を形成すればよい。
【００５４】
このように、本実施例に係る半導体装置１５０によれば、ソース３０の延長方向のボディ層５０の外側に、ボディ層５０と同じ導電型の追加不純物層６０を形成することにより、ソース３０とＮ型エピタキシャル層１００との間のソース３０の延在方向のパンチスルーの発生を防ぎ、設計通りの耐圧を実現することができる。また、追加不純物層６０の形成は、新たな独立した工程を設けることなく、既存の工程に付随して行うことができる。更に、半導体装置１５０の耐圧が、薬液処理、エッチング工程のバラツキ等の影響を受けないため、不良率が少なくなり、製品歩留まりを向上させることができる。
【実施例２】
【００５５】
実施例２においては、図５及び図６を用いて、実施例１に係る半導体装置１５０の製造方法の一例について説明する。
【００５６】
図５は、半導体基板１３０にボディ層５０を形成してから、他のデバイスを形成した工程までの製造工程の一例を示した図である。
【００５７】
図５（ａ）は、ボディ層形成工程を示した図である。図５（ａ）において、Ｐ型半導体基板１２０上に、埋め込み層１１０が形成され、その上にＮ型エピタキシャル層１００が形成されている。そして、Ｎ型エピタキシャル層６０には、Ｎ型ドリフト層９０、追加不純物層６０及びボディ層５０が形成されている。半導体基板１３０の表面は、アクティブエリア８０とＬＯＣＯＳ７０が形成され、アクティブエリア８０とＬＯＣＯＳ７０に跨ってゲート１０が形成されている。ゲート１０とＬＯＣＯＳ７０の間は、アクティブエリア露出部８５が半導体基板１３０の表面に露出している。
【００５８】
追加不純物層６０は、ボディ層５０の形成前に形成されている。このように、追加不純物層６０を、ボディ層５０形成前に存在するＰ型不純物層形成工程の際に形成し、それから半導体装置１５０のドレイン２０、ソース３０、バックゲート４０等を形成するような製造方法の手順としてもよい。追加不純物層６０は、ボディ層５０の形成前に、ＬＯＣＯＳ７０とアクティブエリア８０の境界部に不純物が注入することにより行われる。これは、他のデバイス形成工程に付随して行われてよい。その際、ＬＯＣＯＳ７０上にはレジストが設けられ、ＬＯＣＯＳ７０を貫通して、不純物が半導体基板１３０の表面付近に留まるエネルギーに調整してイオン注入が行われ、追加不純物層がＬＯＣＯＳ７０とアクティブエリア８０の境界の下方に形成される。
【００５９】
ボディ層５０の形成は、ゲート１０と、ＬＯＣＯＳ７０のセルフアラインにより行われる。ゲート１０及びＬＯＣＯＳ７０をマスクとし、開口部であるアクティブエリア露出部８５に不純物が注入される。不純物注入後、熱拡散を行うと、ボディ層５０は左右に拡大し、ＬＯＣＯＳ７０とゲート１０の下方にまで到達する。
【００６０】
図５（ｂ）は、他のデバイス形成工程を示した模式図である。他のデバイスは、ホトリソグラフィ、エッチング、イオン注入、拡散等の工程を経て形成される。この間、特にエッチング工程や薬液洗浄処理の際に、ＬＯＣＯＳ７０が削れて後退する現象が発生する。
【００６１】
図５（ｃ）は、ＬＯＣＯＳ７０が後退した状態を示した図である。ＬＯＣＯＳ７０は、ゲート１０に対して逆方向（横方向）と、延在するゲート幅方向（縦方向）の双方に後退することになる。これにより、アクティブエリア８０のアクティブエリア露出部８５の領域が拡大する。
【００６２】
図６は、図５の次の工程であるソース／ドレイン形成工程とバックゲート形成工程を示した図である。
【００６３】
図６（ａ）は、ソース／ドレイン形成工程を示した図である。図６（ａ）において、アクティブエリア露出部８５のソース３０を形成する領域に、右側はゲート１０、奥は後退したＬＯＣＯＳ７０のセルフアラインで、不純物注入を行う。なお、左側は、レジスト１４０を設ける。奥のＬＯＣＯＳ７０は後退しているため、ソース３０の延在方向の露出面積は拡大し、ボディ層５０の端部付近までソース３０が形成される。しかしながら、ボディ層５０の奥には、更に外側に図５（ａ）で既に形成された追加不純物層６０が存在するため、ソース３０とＮ型エピタキシャル層１００の距離は短くならない。
【００６４】
また、ドレイン２０についても、ＬＯＣＯＳ７０のセルフアラインにより、不純物注入がなされる。
【００６５】
図６（ｂ）は、バックゲート形成工程を示した図である。レジスト１４０を除去し、ソース３０上にレジスト１４０を設け、左側のＬＯＣＯＳ７０をマスクとして、セルフアラインにより不純物を注入する。これにより、Ｐ型不純物層からなるバックゲート４０が形成される。不純物注入後は、熱拡散により、ソース３０とバックゲート４０を適切なＰＮ接合として形成する。これにより、実施例１に係る半導体装置１５０が完成する。
【００６６】
実施例２に係る半導体装置１５０の製造方法によれば、ボディ層５０の形成前にＰ型不純物層を半導体基板１３０に形成する工程が存在した場合には、追加不純物層６０をボディ層５０の形成前に形成し、その後は通常の半導体装置１５０の製造工程を実行することができる。
【実施例３】
【００６７】
実施例３においては、図７及び図８を用いて、ボディ層５０形成後に追加不純物層６０を形成する本実施例に係る半導体装置１５の製造方法について説明する。
【００６８】
図７は、ボディ層形成工程及び他のデバイス形成工程を示した図である。図７（ａ）は、ボディ層形成工程を示した図である。図５（ａ）とは、追加不純物層６０が形成されていない点で異なっているが、他の構成要素は、図５（ａ）と同様であるので、個々の構成要素の説明は省略する。
【００６９】
図７（ａ）において、ボディ層５０の形成は、ゲート１０と、ＬＯＣＯＳ７０をマスクとして、セルフアライメントにより不純物注入が実行されて行われる。不純物注入後は、熱拡散により、ボディ層５０は、ゲート１０の下方とＬＯＣＯＳ７０の下方にまで拡大する。
【００７０】
図７（ｂ）は、他のデバイス形成工程の模式図である。図７（ｂ）の工程は、図５（ｂ）と同様の工程であるので、その説明を省略する。
【００７１】
図７（ｃ）は、図７（ｂ）の工程、特にエッチング工程と薬液処理により、ＬＯＣＯＳ７０が後退した状態を示した図である。追加不純物層６０が存在しない点を除いては、図５（ｃ）と同様の内容であるので、その説明を省略する。
【００７２】
図８は、追加不純物層形成工程を示した図である。図８（ａ）は、追加不純物層６０の不純物注入工程を示した図である。図８（ａ）において、左端のＬＯＣＯＳ７０上と、アクティブエリア８０の上に、レジスト１４０が設けられている。この工程の場合、セルフアラインを行うゲート１０やＬＯＣＯＳ７０は存在しないため、通常のレジスト１４０を用いて、追加不純物層６０を形成する領域に、イオン注入を行う。
【００７３】
図８（ｂ）は、熱拡散工程を示した図である。図８（ｂ）において、レジスト１４０を除去して、熱拡散により追加不純物層６０を形成する。これにより、ボディ層５０を側方及び下方から覆う追加不純物層６０が形成される。
【００７４】
これ以降は、図６において説明した、ソース／ドレイン形成工程と、バックゲート形成工程を実行することにより、実施例１に係る半導体装置１５０が完成する。その内容は、図６において説明した内容と同様であるので、その説明を省略する。
【００７５】
このように、実施例３に係る半導体装置１５０の製造方法によれば、他のデバイスのＰ型拡散層を形成する工程が、ボディ層５０の形成後に存在する場合においても、耐圧の制御を適切に行える半導体装置１５０を製造することができる。
【００７６】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００７７】
特に、実施例１乃至３においては、本実施例に係る半導体装置１５０を、ＮチャネルＬＤＭＯＳに適用した場合を例に挙げて説明したが、各々のＮ型半導体及びＰ型半導体を逆にし、ドレイン２０、ソース３０、ドリフト層９０、Ｎ型エピタキシャル層１００、埋め込み層１１０をＰ型拡散層とし、バックゲート４０、ボディ層５０、追加不純物層６０をＮ型拡散層とし、Ｐ型半導体基板１２０をＮ型半導体基板とすることにより、本実施例に係る半導体装置１５０を、ＰチャネルＬＤＭＯＳに適用することができる。
【００７８】
また、実施例１において説明したように、ドリフト層９０を、埋め込み層１１０付近に延びる深化層とし、複数のドレイン２０からの電流を埋め込み層１１０でまとめて吸い上げるようにすれば、縦型のＮチャネルＤＭＯＳに本実施例に係る半導体装置１５０及びその製造方法を適用することができる。その際、Ｎチャネルのみならず、Ｎ型半導体とＰ型半導体を逆にすることにより、縦型のＰチャネルＤＭＯＳにも同様に本実施例に係る半導体装置１５０及びその製造方法を適用することができる。
【図面の簡単な説明】
【００７９】
【図１】実施例１に係る半導体装置１５０の平面構成の一例を示した図である。
【図２】図１に係る半導体装置１５０のＸ−Ｘ'断面の構成を示した図である。
【図３】図１に係る半導体装置１５０のＹ−Ｙ'断面の構成を示した図である。
【図４】実施例１に係る半導体装置１５０と他の素子の断面図の一例を示した図である。図４（ａ）は、実施例１に係る半導体装置１５０の横断面図である。図４（ｂ）は、ＮチャネルＭＯＳトランジスタ１６０の断面図である。
【図５】ボディ層形成工程から他のデバイス形成工程までの製造工程例を示した図である。図５（ａ）は、ボディ層形成工程を示した図である。図５（ｂ）は、他のデバイス形成工程を示した模式図である。図５（ｃ）は、ＬＯＣＯＳ７０が後退した状態を示した図である。
【図６】ソース／ドレイン形成工程とバックゲート形成工程を示した図である。図６（ａ）は、ソース／ドレイン形成工程を示した図である。図６（ｂ）は、バックゲート形成工程を示した図である。
【図７】ボディ層５０形成及び他デバイス形成工程を示した図である。図７（ａ）は、ボディ形成工程を示した図である。図７（ｂ）は、他のデバイス形成工程の模式図である。図７（ｃ）は、ＬＯＣＯＳ７０が後退した状態を示した図である。
【図８】追加不純物層形成工程を示した図である。図８（ａ）は、不純物注入工程を示した図である。図８（ｂ）は、熱拡散工程を示した図である。
【図９】従来のＮチャネルＬＤＭＯＳトランジスタの平面構成図である。
【図１０】図９に示した従来のＮチャネルＬＤＭＯＳのＸ−Ｘ'断面図である。
【図１１】図９に示した従来のＮチャネルＬＤＭＯＳのＹ−Ｙ'断面図である。
【符号の説明】
【００８０】
１０、１１    ゲート
２０、２１    ドレイン
３０、３１    ソース
４０    バックゲート
５０    ボディ層
６０    追加不純物層
６１    Ｐ型ウェル層
７０    ＬＯＣＯＳ
８０    アクティブエリア
８５    アクティブエリア露出部
９０    ドリフト層
１００    Ｎ型エピタキシャル層
１１０、１１１    埋め込み層
１２０    Ｐ型半導体基板
１３０    半導体基板
１４０    レジスト
１５０    半導体装置
１６０    ＮチャネルＭＯＳトランジスタ
【図１】
2010045137.tif 000003
【図２】
2010045137.tif 000004
【図３】
2010045137.tif 000005
【図４】
2010045137.tif 000006
【図５】
2010045137.tif 000007
【図６】
2010045137.tif 000008
【図７】
2010045137.tif 000009
【図８】
2010045137.tif 000010
【図９】
2010045137.tif 000011
【図１０】
2010045137.tif 000012
【図１１】
2010045137.tif 000013