(57)【要約】【課題】従来は、２つの入出力端子間に高域通過回路と低域通過回路を並列接続し、2つの単極双投スイッチで、高域通過回路と低域通過回路を切り替え通過位相の違いで所要の移相量を得るが、単極双投スイッチによる損失増大、スイッチとフィルタを2個ずつ要しサイズが増大する。【解決手段】２つの入出力端子間に第1のスイッチング素子とキャパシタの直列回路と、第1のインダクタと第2のインダクタの直列回路を並列接続し、第1のインダクタと第2のインダクタとの接続点とグランドとの間に第2のスイッチング素子を接続してなる。【選択図】図１
2010028440.tif 000002
【特許請求の範囲】
【請求項１】
第1の入出力端子と、第2の入出力端子を有し、
この第1の入出力端子と、第2の入出力端子との間に接続された第1のスイッチング素子とキャパシタの直列回路と、
この直列回路に並列接続された第1のインダクタと第2のインダクタの直列回路と、
この第1のインダクタと第2のインダクタとの接続点とグランドとのあいだに接続された第2のスイッチング素子
を備えたことを特徴とする移相器。
【請求項２】
第1の入出力端子と、第2の入出力端子を有し、
この第1の入出力端子と、第2の入出力端子との間に接続された第1のスイッチング素子と第1のインダクタの直列回路と、
この直列回路に並列接続された第1のキャパシタと第2のキャパシタの直列回路と、
この第1のキャパシタと第2のキャパシタとの接続点とグランドとのあいだに接続された第2のスイッチング素子と、
この第2のスイッチング素子に並列接続された第2のインダクタ
を備えたことを特徴とする移相器。
【請求項３】
第1のスイッチング素子と第2のスイッチング素子のうち少なくとも何れか一方に、並列インダクタが接続されたことを特徴とする請求項１記載の移相器。
【請求項４】
第1のスイッチング素子に、並列インダクタが接続されたことを特徴とする請求項２記載の移相器。
【請求項５】
第1のスイッチング素子と第2のスイッチング素子のうち少なくとも何れか一方に、並列抵抗が接続されたことを特徴とする請求項１から４の何れかに記載の移相器。
【請求項６】
第1のスイッチング素子と第2のスイッチング素子のうち少なくとも1つに、並列キャパシタが接続されたことを特徴とする請求項１から５の何れかに記載の移相器。
【請求項７】
移相量が180度となるように回路定数が設定されたことを特徴とする請求項１から６の何れかに記載の移相器。
【請求項８】
請求項１から７に記載の移相器が複数個備えられて構成されたことを特徴とする多ビットの移相器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、小型かつ低損失な移相器に関するものである。
【背景技術】
【０００２】
図１５は”2000年電子情報通信学会ソサイエティ大会、c-2-19、講演論文集No.1, p.46”に掲載された従来の移相器を示す図である。本回路は入出力端子1a、1bの間に高域通過回路(HPF)9と低域通過回路(LPF)8を並列に設け、2つの単極双投スイッチ10a、10bによって、信号経路を高域通過回路(HPF)9、あるいは低域通過回路(LPF)8に切り替え、これらの通過位相の違いによって所要の移相量を得るものである。
【０００３】
【非特許文献１】電子情報通信学会ソサイエティ大会、c-2-19、講演論文集、2000年,No.1, p.46
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のような従来の移相器には、単極双投スイッチを要することによる損失増大、さらに2つのスイッチと2つのフィルタを要することによるサイズの増大という課題があった。
【課題を解決するための手段】
【０００５】
この発明に係る移相器は、第1の入出力端子と、第2の入出力端子を有し、
この第1の入出力端子と、第2の入出力端子との間に接続された第1のスイッチング素子とキャパシタの直列回路と、
この直列回路に並列接続された第1のインダクタと第2のインダクタの直列回路と、
この第1のインダクタと第2のインダクタとの接続点とグランドとのあいだに接続された第2のスイッチング素子を備える。
【発明の効果】
【０００６】
この発明に係る移相器は、スイッチング素子の開閉により、LPFまたはHPFとしての動作を示すため、これらの通過位相の違いにより、所要の移相量を得ることができ、従来回路で必要であった2つの単極双投スイッチが不要となるため低損失化が可能である。さらにスイッチとフィルタを個別に配置する必要がないため小形化も可能となる。
【発明を実施するための最良の形態】
【０００７】
実施の形態１．
図１は、この発明の実施の形態１による移相器の構成を示す図である。1aは第1の入出力端子、1bは第2の入出力端子、2aは第1のスイッチング素子、2bは第2のスイッチング素子、3aは第1のキャパシタ、4aは第1のインダクタ、4bは第2のインダクタ、6はグランドである。この発明の実施の形態1では、第1、第2のスイッチング素子2a、2bに電界効果トランジスタを用いた例を示している。
【０００８】
第1のスイッチング素子2aと第1のキャパシタ3aが直列接続されて、第1の入出力端子1aと第2の入出力端子1bの間に接続される。第1のインダクタ4aと第2のインダクタ4bも直列接続され、第1の入出力端子1aと第2の入出力端子1bの間に上記第1のスイッチング素子2aと第1のキャパシタ3aの直列回路に並列接続される。
また、第1のインダクタ4aと第2のインダクタ4bの接続点とグランド6間に第2のスイッチング素子2bが接続される。
【０００９】
次に第1、第2のスイッチング素子2a、2bの動作について説明する。
第1、第2のスイッチング素子2a、2bは、スイッチが閉じた状態では高周波において等価的に抵抗とみなすことができ、スイッチが開いた状態では等価的にキャパシタとみなすことができる。
【００１０】
次にこの発明の実施の形態１による移相器の動作について説明する。
図２は、この発明の実施の形態１による移相器の第1の状態を示す図であり、全てのスイッチング素子2a、2bが閉じた状態を示している。50aは第1のスイッチング素子2aが等価的に持つ抵抗、50bは第2のスイッチング素子2bが等価的に持つ抵抗である。ここで、前記の抵抗値が十分に小さい場合、本回路は直列キャパシタ3aとシャントインダクタ4aおよび4bから構成されるπ形回路とみなすことができ、このとき本回路はHPF(高域通過回路)として動作する。
【００１１】
図３はこの発明の実施の形態１による移相器の第2の状態を示す図であり、全てのスイッチング素子2a、2bが開いた状態を示している。30aは第1のスイッチング素子2aが等価的に持つキャパシタ、30bは第2のスイッチング素子2bが等価的に持つキャパシタである。キャパシタ30aが所要周波数で十分インピーダンスが高くオープンとみなせる場合、本回路は直列インダクタ4aおよび4bとシャントキャパシタ30bから構成されるT形回路とみなすことができ、このとき本回路はLPF(低域通過回路)として動作する。
【００１２】
以上のように、この発明の実施の形態１による移相器は、第1、第2のスイッチング素子2a、2bの開閉により、LPFまたはHPFとしての動作を示すため、これらの通過位相の違いにより、所要の移相量を得ることができる。
【００１３】
上記のとおり、この発明の実施の形態１によれば、従来回路で必要であった2つの単極双投スイッチが不要となるため低損失化が可能であり、さらにスイッチとフィルタを個別に配置する必要がないため小形化が可能となる。
【００１４】
実施の形態２．
図４はこの発明の実施の形態２による移相器の構成を示した図である。1aは第1の入出力端子、1bは第2の入出力端子、2aは第1のスイッチング素子、2bは第2のスイッチング素子、3bは第1のキャパシタ、3cは第2のキャパシタ、4cは第1のインダクタ、4dは第2のインダクタ、6はグランドである。
【００１５】
第1のスイッチング素子2aと第1のインダクタ4cが直列接続されて、第1の入出力端子1aと第2の入出力端子1bの間に接続される。
第1のキャパシタ3bと第２のキャパシタ3cも直列接続され、第1の入出力端子1aと第2の入出力端子1bの間で上記第1のスイッチング素子2aと第1のインダクタ4cの直列回路に並列接続される。
また、第1のキャパシタ3bと第２のキャパシタ3cの接続点とグランド6間に第2のスイッチング素子2bが接続され、この第2のスイッチング素子2bと並列に第2のインダクタ4dが接続される。
【００１６】
図５はこの発明の実施の形態２による移相器の第1の状態を示す図であり、全てスイッチング素子2a、2bが閉じた状態を示している。50aは第1のスイッチング素子2aが等価的に持つ抵抗、50bは第2のスイッチング素子2bが等価的に持つ抵抗である。ここで、前記の抵抗値が十分に小さい場合、直列インダクタ4cとシャントキャパシタ3bおよび3cから構成されるπ形回路とみなすことができ、このとき本回路はLPFとして動作する。
【００１７】
図６はこの発明の実施の形態２による移相器の第2の状態を示す図であり、全てのスイッチング素子2a、2bが開いた状態を示している。30aは第1のスイッチング素子2aが等価的に持つキャパシタ、30bは第2のスイッチング素子2bが等価的に持つキャパシタである。キャパシタ30aおよび30bが所要周波数で十分インピーダンスが高くオープンとみなせる場合、本回路は直列キャパシタ3bおよび3cとシャントインダクタ4dから構成されるT形回路とみなすことができ、このとき本回路はHPFとして動作する。
【００１８】
以上のように、この発明の実施の形態２による移相器は、第1、第2のスイッチング素子2a、2bの開閉により、HPFまたはLPFとしての動作を示すため、これらの通過位相の違いにより、所要の移相量を得ることができる。
【００１９】
上記のとおり、この発明の実施の形態２によれば、従来回路で必要であった。2の単極双投スイッチが不要となるため低損失化が可能であり、さらにスイッチとフィルタを個別に配置する必要がないため小形化が可能となる。
【００２０】
実施の形態３．
図７はこの発明の実施の形態３による移相器の構成を示す図である。この発明の実施の形態３による移相器は、この発明の実施の形態１による移相器において第1のスイッチング素子2aに並列インダクタ4eを接続した構成である。
【００２１】
ここで、第1のスイッチング素子2aを開いた状態において、第1のスイッチング素子2aが等価的に持つキャパシタ（図３の30aに相当）と並列インダクタ4eが所要周波数で並列共振するように回路定数が設定されているものとする。
【００２２】
以上のように構成することで、この発明の実施の形態３による移相器は、第1のスイッチング素子2aが開いた状態における遮断性を高くすることができるので、第2の状態におけるLPFの動作を良好にすることができ、結果として移相器の移相量特性を良好にすることが可能となる。
【００２３】
実施の形態４．
図８はこの発明の実施の形態４による移相器の構成を示す図である。この発明の実施の形態４による移相器は、この発明の実施の形態２による移相器において第1のスイッチング素子2aに並列インダクタ4eを接続した構成である。
【００２４】
ここで、第1のスイッチング素子2aを開いた状態において、第1のスイッチング素子2aが等価的に持つキャパシタ（図６の30aに相当）と並列インダクタ4eが所要周波数で並列共振するように回路定数が設定されているものとする。
【００２５】
以上のように構成することで、この発明の実施の形態４による移相器は、第1のスイッチング素子2aが開いた状態における遮断性を高くすることができるので、第2の状態におけるHPFの動作を良好にすることができ、結果として移相器の移相量特性を良好にすることが可能となる。
【００２６】
実施の形態５．
図９はこの発明の実施の形態５による移相器の構成を示す図である。この発明の実施の形態５による移相器は、この発明の実施の形態１による移相器において第1のスイッチング素子2aに並列抵抗5aを接続した構成である。
【００２７】
この場合、全てのスイッチング素子2a、2bが開いた第2の状態における入出力端子1aとキャパシタ3a間に接続された第1のスイッチング素子2aが等価的に持つキャパシタは上記の並列抵抗5aの損失を持つことになる。
【００２８】
以上のように構成することで、この発明の実施の形態５による移相器は、上記並列抵抗5aによって第2の状態における回路の損失を任意に決めることができるので、これを第1の状態における回路の損失と等しくすることで、第1、第2の両状態間の損失差を低減することが可能となる。
【００２９】
また、第2のスイッチング素子2bに並列抵抗を接続した場合でも上記と同等の効果が得られる。
【００３０】
実施の形態６．
図１０はこの発明の実施の形態６による移相器の構成を示す図である。この発明の実施の形態６による移相器は、この発明の実施の形態２による移相器において第1のスイッチング素子2aに並列抵抗5aを接続した構成である。
【００３１】
この場合、全てのスイッチング素子2a、2bが開いた第2の状態における入出力端子1aとインダクタ4c間に接続された第1のスイッチング素子2aが等価的に持つキャパシタは上記の並列抵抗5aの損失を持つことになる。
【００３２】
以上のように構成することで、この発明の実施の形態６による移相器は、上記並列抵抗5aによって第2の状態における回路の損失を任意に決めることができるので、これを第1の状態における回路の損失と等しくすることで、第1、第2の両状態間の損失差を低減することが可能となる。
【００３３】
また、第2のスイッチング素子2bに並列抵抗を接続した場合でも上記と同等の効果が得られる。
【００３４】
実施の形態７．
図１１はこの発明の実施の形態７による移相器の構成を示す図である。この発明の実施の形態７による移相器は、この発明の実施の形態１による移相器において第1のスイッチング素子2aに並列キャパシタ3dを接続した構成である。
【００３５】
この場合、全てのスイッチング素子2a、2bが開いた第2の状態における入力端子1aとキャパシタ3a間のキャパシタは、第1のスイッチング素子2aが等価的に持つキャパシタと並列キャパシタ3dとの合成容量となる。
【００３６】
以上のように構成することで、この発明の実施の形態７における移相器は、第2の状態における第1のスイッチング素子2aが等価的に持つキャパシタを小さくすることができるため、この第1のスイッチング素子の物理的寸法を小さくすることができ、結果として、回路の小形化が可能となる。
【００３７】
また、第2のスイッチング素子2bに並列キャパシタを接続した場合でも上記と同等の効果が得られる。
【００３８】
実施の形態８．
図１２はこの発明の実施の形態８による移相器の構成を示す図である。 この発明の実施の形態８による移相器は、この発明の実施の形態２による移相器において第1のスイッチング素子2aに並列キャパシタ3dを接続した構成である。
【００３９】
この場合、全てのスイッチング素子2a、2bが開いた第2の状態における入力端子1aとキャパシタ3a間に接続されたキャパシタは、第1のスイッチング素子2aが等価的に持つキャパシタと並列キャパシタ3dとの合成容量となる。
【００４０】
以上のように構成することで、この発明の実施の形態８における移相器は、第2の状態における第1のスイッチング素子2aが等価的に持つキャパシタを小さくすることができるため、この第1のスイッチング素子の物理的寸法を小さくすることができ、結果として、回路の小形化が可能となる。
【００４１】
また、第2のスイッチング素子2bに並列キャパシタを接続した場合でも上記と同等の効果が得られる。
【００４２】
実施の形態９．
図１３はこの発明の実施の形態９による移相器の構成と、所要の移相量を得つつ整合をとるための設計式を示す図である。この発明の実施の形態９による式は、実施の形態1による移相器において、全てのスイッチング素子2a、2bが閉じた第1の状態（ａ）、および全てのスイッチング素子2a、2bが開いた第2の状態（ｂ）における素子値を示したものである。
全てのスイッチング素子2a、2bが閉じた（ａ）の第1の状態では、直列キャパシタ3aの素子値をＣH、シャントインダクタ4aおよび4bの素子値をＬHとする。次に、スイッチング素子が全て開いた（ｂ）第2の状態では、直列インダクタ4aおよび4bの素子値をＬL、シャントキャパシタ30bの素子値をＣLとする。
【００４３】
この場合、所要移相量φm＝180°であればＬH＝ＬLとなり、両状態におけるインダクタの素子値が同値となる。
【００４４】
以上のように、この発明の実施の形態９による移相器は所要移相量を180°とすることで両状態において整合をとることが可能となり、結果として、移相器の低損失化が可能となる。
【００４５】
また、この発明の実施の形態２による移相器においても上記と同等の効果が得られる。
【００４６】
実施の形態１０．
図１４は、この発明の実施の形態１０による多ビット移相器の構成を示す図である。7aおよび7bは単ビット移相器である。ここではこの発明の実施の形態１による移相器を単ビット移相器7aおよび7bとして用いた例を示している。
【００４７】
この発明の実施の形態１から１０では、スイッチング素子として電界効果トランジスタを用いた場合について述べたが、バイポーラトランジスタ、PINダイオード、バラクタダイオード、MEMSスイッチを用いた場合でも同等の効果が得られる。
【産業上の利用可能性】
【００４８】
この発明に係る移相器は、アレーアンテナシステムなどに用いられる移相器に適用される。
【図面の簡単な説明】
【００４９】
【図１】この発明の実施の形態１による移相器の構成図である。
【図２】この発明の実施の形態１による移相器の第1の状態を示す図である。
【図３】この発明の実施の形態１による移相器の第2の状態を示す図である。
【図４】この発明の実施の形態２による移相器の構成図である。
【図５】この発明の実施の形態２による移相器の第1の状態を示す図である。
【図６】この発明の実施の形態２による移相器の第2の状態を示す図である。
【図７】この発明の実施の形態３による移相器の構成図である。
【図８】この発明の実施の形態４による移相器の構成図である。
【図９】この発明の実施の形態５による移相器の構成図である。
【図１０】この発明の実施の形態６による移相器の構成図である。
【図１１】この発明の実施の形態７による移相器の構成図である。
【図１２】この発明の実施の形態８による移相器の構成図である。
【図１３】この発明の実施の形態９による移相器の構成と、所要の移相量を得つつ整合をとるための設計式を示す図である。
【図１４】この発明の実施の形態１０による多ビット移相器の構成図である。
【図１５】従来の移相器の構成図である。
【符号の説明】
【００５０】
1a；第1の入出力端子、1b；第2の入出力端子、2a；第1のスイッチング素子、2b；第2のスイッチング素子、3a、3b；第1のキャパシタ、3c；は第2のキャパシタ、3d；並列キャパシタ、4a、4c；第1のインダクタ、4b、4d；第2のインダクタ、4e；並列インダクタ、5a；並列抵抗、6；グランド、7a、7b；単ビット移相器、30a；第1のスイッチング素子の等価キャパシタ、30b；第2のスイッチング素子の等価キャパシタ、50a；第1のスイッチング素子の等価抵抗、50b；第2のスイッチング素子の等価抵抗。
【図１】
2010028440.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2010028440.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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