(57)【要約】【課題】動作信頼性を向上させる半導体記憶装置を提供すること。【解決手段】基板１０上にゲート膜を介在して形成された蓄積層と、前記蓄積層上に形成された第１絶縁膜１６と、前記第１絶縁膜１６上に形成された制御ゲート１７とを含むゲート電極と、ソース及びドレインとして機能する不純物拡散層１３とを備えた複数のメモリセルと、前記ゲート電極１７の側面上に形成され、少なくとも前記第１絶縁膜の側面を被覆するように、且つ前記第１絶縁膜と前記制御ゲートとの間に形成されたバリア膜１８、１９と、前記基板１０上に形成され、隣接する前記メモリセルの前記ゲート電極１７間を埋設する第２絶縁膜２１とを具備し、前記バリア膜は、前記メモリセルのアニール時に前記第１絶縁膜１６への前記第２絶縁膜２１及び前記制御ゲート１７を構成する原子が拡散することを防止する材料を用いて形成される。【選択図】図３
2010040994.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介在して形成され、電荷を蓄積する電荷蓄積層と、前記電荷蓄積層上に、前記ゲート絶縁膜よりも誘電率の高い材料を用いて形成された第１絶縁膜と、前記第１絶縁膜上に形成された制御ゲートとを含むゲート電極と、ソース及びドレインとして機能する不純物拡散層とを備えた複数のメモリセルトランジスタと、
前記ゲート電極の側面上に形成され、少なくとも前記第１絶縁膜の側面を被覆するように、且つ前記第１絶縁膜と前記制御ゲートとの間に形成されたバリア膜と、
前記半導体基板上に形成され、隣接する前記メモリセルトランジスタの前記ゲート電極間に形成された第２絶縁膜と
を具備し、前記バリア膜は、前記メモリセルトランジスタのアニール時に前記第１絶縁膜への前記第２絶縁膜及び前記制御ゲートを構成する原子が拡散することを防止する材料を用いて形成される
ことを特徴とする半導体記憶装置。
【請求項２】
半導体基板上にゲート絶縁膜を介在して形成され、電荷を蓄積する電荷蓄積層と、前記電荷蓄積層上に、前記ゲート絶縁膜よりも誘電率の高い材料を用いて形成された第１絶縁膜と、前記第１絶縁膜上に形成された制御ゲートとを含むゲート電極と、ソース及びドレインとして機能する不純物拡散層とを備えた複数のメモリセルトランジスタと、
前記ゲート電極の側面上に形成され、少なくとも前記第１絶縁膜の側面を被覆するように、且つ前記第１絶縁膜と前記制御ゲートとの間に形成された金属膜と、
前記ゲート電極の側面上に形成され、少なくとも前記第１絶縁膜の側面を被覆するように形成されたバリア膜と、
前記半導体基板上に形成され、隣接する前記メモリセルトランジスタの前記ゲート電極間に形成された第２絶縁膜と
を具備し、前記バリア膜は、前記制御ゲートから前記ゲート絶縁膜に達する電界の拡散を防止する材料を用いて形成される
ことを特徴とする半導体記憶装置。
【請求項３】
前記電荷蓄積層は絶縁膜である
ことを特徴とする請求項１、又は２記載の半導体記憶装置。
【請求項４】
前記第１絶縁膜は、結晶化ＬａＡｌＯ、又はＡｌリッチ非晶質ＬａＡｌＯのいずれかであり、前記バリア膜は、Ａｌ２Ｏ３である
ことを特徴とする請求項１、又は２記載の半導体記憶装置。
【請求項５】
前記第１絶縁膜が非晶質ＬａＡｌＯで形成され、前記バリア膜は、膜厚が４ｎｍ以上のＡｌ２Ｏ３で形成される
ことを特徴とする請求項１、又は２記載の半導体記憶装置。
【請求項６】
半導体基板上に、ゲート絶縁膜を介在して電荷蓄積層を形成する工程と、
前記電荷蓄積層上に、オフアクシススパッタリング法を用いて、前記ゲート絶縁膜よりも誘電率が高い材料からなる第１絶縁膜を形成する工程と、
前記第１絶縁膜上にバリア膜を形成する工程と、
前記バリア膜上に導電膜を形成する工程と、
前記導電膜、バリア膜、第１絶縁膜、及び電荷蓄積層をパターニングして、ゲート電極を形成する工程と、
前記半導体基板の表面に不純物をイオン注入することにより、ソース及びドレインを形成して、前記ゲート電極並びに前記ソース及びドレインを備えたメモリセルトランジスタを形成する工程と、
前記ゲート電極における前記第１絶縁膜の側面に第２絶縁膜を形成する工程と、
前記半導体基板上に、前記メモリセルトランジスタを被覆する第３絶縁膜を形成する工程と、
前記バリア膜により、前記導電膜を構成する原子が前記第１絶縁膜に拡散することを防止し、且つ前記第２絶縁膜により、前記第３絶縁膜を構成する原子が前記第１絶縁膜に拡散することを防止しつつ、前記メモリセルトランジスタをアニールする工程と
を具備することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置、及びその製造方法に関する。例えば、ゲート電極の構造に関するものである。
【背景技術】
【０００２】
従来からＮＡＮＤ型フラッシュメモリのメモリセルには、電荷蓄積層とブロック層と制御ゲートとを含む積層ゲートを備えたＭＯＮＯＳ構造が採用されている。ＭＯＮＯＳ構造においてブロック層として機能する絶縁膜には、誘電率、高バリアハイトな物性を示す材料が採用されてきている（特許文献１参照）。これには、ブロック層に課された役割として、以下二つの理由があるからである。
【０００３】
まず一つ目に、電荷が蓄積されている絶縁膜から、該電荷が抜けないようにする障壁として機能する際、ブロック層の物理的膜厚は大きいことが要求される。
【０００４】
そして、二つ目に、ゲート絶縁膜に、ゲート電極の制御ゲートに印加された電圧が、十分伝わるようブロック層の膜厚は電気的に小さいことが要求される。
【０００５】
そこで、これら２つの要求から例えばＡｌ２Ｏ３が材料として挙げられる。
【０００６】
しかしより一層優れたデータ保持特性等の観点からは、より誘電率の高い材料を用いることが好ましかった。
【特許文献１】特開２００６−２２９２３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、動作信頼性を向上させる半導体記憶装置、及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００８】
この発明の一態様に係る半導体記憶装置は、半導体基板上にゲート絶縁膜を介在して形成され、電荷を蓄積する電荷蓄積層と、前記電荷蓄積層上に、前記電荷蓄積層よりも誘電率の高い材料を用いて形成された第１絶縁膜と、前記第１絶縁膜上に形成された制御ゲートとを含むゲート電極と、ソース及びドレインとして機能する不純物拡散層とを備えた複数のメモリセルトランジスタと、前記ゲート電極の側面上に形成され、少なくとも前記第１絶縁膜の側面を被覆するように、且つ前記第１絶縁膜と前記制御ゲートとの間に形成されたバリア膜と、前記半導体基板上に形成され、隣接する前記メモリセルトランジスタの前記ゲート電極間を埋設する第２絶縁膜とを具備し、前記バリア膜は、メモリセルトランジスタのアニール時に前記第１絶縁膜への前記第２絶縁膜及び前記制御ゲートを構成する原子が拡散することを防止する材料を用いて形成される。
【０００９】
また、この発明の一態様に係る半導体記憶装置の製造方法は、半導体基板上に、ゲート絶縁膜を介在して電荷蓄積層を形成する工程と、前記電荷蓄積層上に、前記電荷蓄積層よりも誘電率が高い材料を用いて第１絶縁膜を形成する工程と、前記第１絶縁膜上に、オフアクシススパッタリング法を用いてバリア膜を形成する工程と、前記バリア膜上に導電膜を形成する工程と、前記導電膜、バリア膜、第１絶縁膜、及び電荷蓄積層をパターニングして、ゲート電極を形成する工程と、前記半導体基板の表面に不純物をイオン注入することにより、ソース及びドレインを形成して、前記ゲート電極並びに前記ソース及びドレインを備えたメモリセルトランジスタを形成する工程と、前記ゲート電極における前記第１絶縁膜の側面に第２絶縁膜を形成する工程と、前記半導体基板上に、前記メモリセルトランジスタを被覆する第３絶縁膜を形成する工程と、前記バリア膜により、前記導電膜を構成する原子が前記第１絶縁膜に拡散することを防止し、且つ前記第２絶縁膜により、前記第３絶縁膜を構成する原子が前記第１絶縁膜に拡散することを防止しつつ、前記メモリセルトランジスタをアニールする工程とを具備する。
【発明の効果】
【００１０】
本発明によれば、動作信頼性を向上させる半導体記憶装置、及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
この発明の第１の実施形態に係る半導体記憶装置、及びその製造方法について、図１を用いて説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１３】
＜ＮＡＮＤ型フラッシュメモリの全体構成例＞  
まず、半導体記憶装置の全体構成例について、図１を用いて説明する。図１は本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。
【００１４】
図示するように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、電圧発生回路２、ロウデコーダ３、カラムデコーダ４を備えている。
【００１５】
メモリセルアレイ１は、データ保持可能な複数の不揮発性のメモリセルを備えている。そしてメモリセルは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたｎチャネルＭＯＳトランジスタである。メモリセルの制御ゲートはワード線として機能し、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。
【００１６】
電圧発生回路２は電圧を発生し、発生した電圧をロウデコーダ３に供給する。
【００１７】
カラムデコーダ４は、図示せぬ制御部から与えられたカラムアドレスに基づいてメモリセルアレイ１のカラム方向を選択する。すなわち、ビット線ＢＬを選択する。
【００１８】
ロウデコーダ３は、データの書き込み動作時、読み出し動作時、及び消去時において、図示せぬ制御部から与えられたロウアドレスに基づいてメモリセルアレイ１のロウ方向を選択する。つまり、制御部から与えられるロウアドレスに基づいてセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ１５に対し電圧を印加する。
【００１９】
＜メモリセルアレイ１の構成例＞  
次にメモリセルアレイ１の構成の詳細について図１を参照しつつ説明する。
【００２０】
メモリセルアレイ１は、データを保持可能な不揮発性のメモリセルが直列接続された複数のＮＡＮＤセル５を備えている。ＮＡＮＤセル５の各々は、例えば１６個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、例えばＭＯＮＯＳ型の積層ゲートを備えたｎチャネルＭＯＳトランジスタである。ＭＯＮＯＳ型の積層ゲートは、次のような構成を有する。すなわち積層ゲートは、ｐ型半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された絶縁膜と、該絶縁膜上に形成された制御ゲートとを有する。なお、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００２１】
同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬ１５のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ１５を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎ（ｎは自然数）に共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセル５を選択出来るのであればいずれか一方のみが設けられていても良い。
【００２２】
図１では、１行のＮＡＮＤセル５のみを図示している。しかし、メモリセルアレイ１内には複数行のＮＡＮＤセル５が設けられても良い。この場合、同一列にあるＮＡＮＤセル５は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のＮＡＮＤセル５は一括してデータが消去され、この単位をメモリブロックと呼ぶ。
【００２３】
＜メモリセルアレイの詳細について＞  
次に図２を用いて上記構成のメモリセルアレイ１の平面構成について説明する。図２はメモリセルアレイ１の平面図である。
【００２４】
図２に示すように、ｐ型半導体基板１０中には第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数設けられている。隣接する素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。ｐ型半導体基板１０上には、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ１、ＳＧＳ１が形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域には、電荷蓄積層１５が設けられている。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ１、ＳＧＳ１と素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線ＷＬとセレクトゲート線との間の素子領域ＡＡには、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
【００２５】
第１方向で隣接するセレクトゲート線ＳＧＤ１間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、第１方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。また第１方向で隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上には、コンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は図示せぬソース線ＳＬに接続される。
【００２６】
次に図３を用いて、上記構成のメモリセルアレイ１の断面構成について説明する。図３は図２においてＡ−Ａ線に沿ったＮＡＮＤセル５の断面図を示している。
【００２７】
図示するように、ｐ型半導体基板１０の表面領域内にｎ型ウェル領域１１が形成されている。ｎ型ウェル領域１１の表面領域内にはｐ型ウェル領域１２が形成されている。ｐ型ウェル領域１２上にはゲート絶縁膜１４が形成され、ゲート絶縁膜１４上に、メモリセルトランジスタＭＴのゲート電極、及び選択トランジスタＳＴ１、ＳＴ２が形成されている。メモリセルトランジスタＭＴのゲート電極は、ＭＯＮＯＳ構造を有した積層構造である。積層構造はゲート絶縁膜１４上に絶縁膜１５、絶縁膜１６、絶縁膜１８、及び多結晶シリコン層１７が順次形成されている。そして、絶縁膜１６は、例えば絶縁膜１４に用いられる材料よりも誘電率の高い材料を用いて形成されている。また、多結晶シリコン層１７の表面は、金属シリサイド化されている。また、選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜１４上に多結晶シリコン層２０を備えている。多結晶シリコン層２０も、その表面はシリサイド化されている。以下、多結晶シリコン層２０を単にゲート電極２０と呼ぶことがある。
【００２８】
ここで、ゲート絶縁膜１４については、ＳｉＯ２とＳｉＮとＳｉＯ２との３層膜、ＳｉＯ２とＡｌ２Ｏ３とＳｉＯ２との３層膜、ＳｉＯＮとＳｉＯ２との２層膜、ＳｉＯ２と２ｎｍ以下の膜厚のＳｉとＳｉＯ２との３層膜を適用することができる。
【００２９】
絶縁膜１５については、ＳｉＮまたは、ＨｆＡｌＯ、ＨｆＯＮ、ＨｆＳｉＮ、Ａｌ２Ｏ３とＳｉＮとの積層膜を適用することができる。また、メモリセルトランジスタＭＴのゲート電極の側壁には、絶縁膜１９が形成されている。すなわち、絶縁膜１５、絶縁膜１６、絶縁膜１８及び多結晶シリコン層１７の側面に、絶縁膜１９が形成されている。なお、絶縁膜１９は少なくとも絶縁膜１６の側面全面を被覆していれば良く、絶縁膜１５及び多結晶シリコン層１７の側面には必ずしも必要では無い。更に絶縁膜１９は、選択トランジスタＳＴ１、ＳＴ２のゲート電極２０の側面にも形成されていても良い。
【００３０】
なお、絶縁膜１８、及び絶縁膜１９の材料は同一の材質からなり、例えば、ＡＬＤ（Atomic Layer Deposition）法を用いて形成されたＡｌ２Ｏ３膜である。更に、絶縁膜１６は、例えばオフアクシススパッタ法を用いて形成されたＬａＡｌＯ膜である。また、オフアクシススパッタ法を用いたＬａＡｌＯ膜の製造方法については後述する。
【００３１】
上記説明したメモリセルトランジスタＭＴにおいて、絶縁膜１５は、電荷を蓄積する電荷蓄積層として機能し、絶縁膜１６は、電荷を絶縁膜１５に閉じこめるためのブロック層として機能し、多結晶シリコン層１７は制御ゲートとして機能する。また、絶縁膜１８は、アニール時に多結晶シリコン層１７を構成するシリコン原子が絶縁膜１６へ拡散することを防ぐバリア層として機能する。多結晶シリコン層１７は、図２における第１方向に直交する第２方向で隣接するもの同士で共通接続されており、制御ゲート電極（ワード線ＷＬ）として機能する。以下、絶縁膜１５、１６、１８、１９、及び多結晶シリコン層１７を、それぞれ電荷蓄積層１５、ブロック層１６、バリア層１８、側壁１９、及び制御ゲート１７と呼ぶことがある。選択トランジスタＳＴ１、ＳＴ２においても、多結晶シリコン層２０は第２方向で隣接するもの同士で共通接続されている。そして、ゲート電極２０が、セレクトゲート線ＳＧＳ、ＳＧＤのいずれかとして機能する。なお、制御ゲート１７は、例えば、Ｎｉ、Ｃｏ、Ｗ、Ａｌ、ＴａＮ等の高融点金属とのシリサイド層、または、ポリシリコンとこのシリサイド層とのポリサイド構造でもよい。
【００３２】
ゲート電極間に位置するウェル領域１２表面内には、ｎ型不純物拡散層１３が形成されている。不純物拡散層１３は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋不純物拡散層１７、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるトランジスタが形成されている。
【００３３】
ｐ型半導体基板１０上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２１が形成されている。層間絶縁膜２１中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１３に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２１表面には、コンタクトプラグＣＰ２に接続される金属配線層２２が形成されている。金属配線層２２はソース線ＳＬの一部として機能する。また層間絶縁膜２１中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１３に達するコンタクトプラグＣＰ３に接続される金属配線層２３が形成されている。層間絶縁膜２１上には層間絶縁膜２４が形成されている。層間絶縁膜２４上には層間絶縁膜２５が形成されている。層間絶縁膜２５上には金属配線層２６が形成されている。金属配線層２６はビット線ＢＬとして機能する。層間絶縁膜２４、２５中には、その上面で金属配線層２６に接し、底面で金属配線層２３に接するコンタクトプラグＣＰ４が形成されている。そして、コンタクトプラグＣＰ３、金属配線層２３、及びコンタクトプラグＣＰ４が、図２においてコンタクトプラグＣＰ１として機能する。また、金属配線層２６上に、絶縁膜２７が形成されている。
【００３４】
＜メモリセルアレイ１の製造方法＞  
次に、メモリセルアレイ１の製造方法について図４乃至図９を用いて説明する。図４乃至図９は、本実施形態に従ったメモリセルアレイ１の製造工程を順次示す断面図である。
【００３５】
まず、図４に示すように、まずｐ型半導体基板１０におけるメモリセルアレイ１の形成予定領域の表面上に犠牲酸化膜を形成する。犠牲酸化膜は、イオン注入に際に半導体基板１０の上面を保護するためのものである。その後、半導体基板１０の表面内にｎ型ウェル領域１１を形成し、ｎ型ウェル領域１１の表面内にｐ型ウェル領域１２を形成する。
【００３６】
次に、犠牲酸化膜を剥離した後、半導体基板１０の表面に、例えばＳｉＯ２を材料に用いたゲート絶縁膜１４を形成する。その後、ゲート絶縁膜１４上に絶縁膜１５、及び絶縁膜１６を順次形成する。また、絶縁膜１５は例えば、ＳｉＮを材料に形成される。絶縁膜１６の形成にあたっては、オフアクシススパッタ法（off-axis sputtering）を用いて成膜する。オフアクシススパッタ法については後述する。なお、絶縁膜１６は例えば、結晶化ＬａＡｌＯ、Ａｌリッチ非晶質ＬａＡｌＯ、又は非晶質ＬａＡｌＯのいずれか材料を用いることができる。なお、絶縁膜１６には、誘電率が一番高い結晶化ＬａＡｌＯを用いた方がより好ましい。
【００３７】
次に図５に示すように、引き続き絶縁膜１６上に例えば、ＡＬＤ法を用いてバリア層１８を形成し、その後多結晶シリコン層１７、及びマスク材として機能する絶縁膜３０を順次形成する。
【００３８】
次に、フォトリソグラフィー工程とドライエッチング工程とにより、絶縁膜３０、多結晶シリコン層１７、及び絶縁膜１５、１６、１８を、ゲート電極のパターンにパターニングして、図６に示す構成を得る。すなわち、半導体基板１０上に絶縁膜１５によって形成された電荷蓄積層、絶縁膜１６によって形成されたブロック層、Ａｌ２Ｏ３を材料としたバリア層１８、及び多結晶シリコン層１７によって形成された制御ゲートを含む積層ゲートが完成する。また、上記多結晶シリコン層１７上には、絶縁膜３０が残存する。そして、この絶縁膜３０をマスク材として、フォトリソグラフィー工程によりマスクパターンを形成する。その後、メモリセルトランジスタＭＴのゲート電極を加工後、このゲート電極をマスクとしてイオン注入工程により、ウェル領域１２内に不純物を注入することにより、ソース及びドレインとして機能する不純物拡散層１３を形成する。イオン注入工程は、トランジスタに対して適切な注入量、イオン種、及び加速電圧を用いて行われる。
【００３９】
次に、ＡＬＤ法を用いて絶縁膜３０を含んだゲート電極の上面、及び側壁に絶縁膜１９を形成する。その後、図７に示すように例えばＲＩＥ法等の異方性エッチングを用いて、ゲート電極の側壁部のみに絶縁膜１９を形成させ、側壁１９を得る。なお、バリア膜１８、及び側壁１９を形成する材料は同一の材質からなる。すなわち、側壁１９もＡｌ２Ｏ３を材料として形成される。
【００４０】
また、絶縁膜１６に結晶化ＬａＡｌＯを使用する場合には、側壁１９の膜厚は２[ｎｍ]以上であればよい。また、非晶質ＬａＡｌＯの場合、非晶質ＬａＡｌＯがＡｌリッチか否かで、側壁１９の膜厚が異なる。すなわちＬａｘＡｌｙＯｚの組成比Ｘ、Ｙにおいて、Ｙ＝１に対してＸ≧１（Ｘ／Ｙ≧１）の場合、側壁１９は４[ｎｍ]以上の膜厚を必要とする。一方、Ｙ＝１に対してＸ＜１（Ｙ／Ｘ＞１）の場合（この組成比で構成される場合、Ａｌリッチ非晶質ＬａＡｌＯと呼ぶ）、側壁１９の膜厚は２[ｎｍ]以上であればよい。
【００４１】
絶縁膜１６に非晶質ＬａＡｌＯを用いる場合、半導体基板をアニールした際に、絶縁膜１６を構成するＬａ原子と側壁１９を構成するＡｌ２Ｏ３のＡｌ原子とが混ざりやすい。すなわち、非晶質ＬａＡｌＯを構成するＬａとＡｌの組成比が同じか、またはＬａよりもＡｌの組成比が小さい場合、側壁１９を構成するＡｌ２Ｏ３のＡｌが絶縁膜１６に拡散してしまう。このため、絶縁膜１６において、非晶質ＬａＡｌＯを構成するＬａよりもＡｌの組成比を多く、または結晶化ＬａＡｌＯとすることで、膜厚が２[ｎｍ]であってもＡｌ２Ｏ３は側壁１９として機能することができる。
【００４２】
次に図８に示すように、ゲート電極間に例えばＳｉＯ２を材料とする層間絶縁膜２１を形成する。その後、温度が約１０００℃の条件下で半導体基板をアニールすることにより、不純物拡散層１３を固定化する。
【００４３】
次に、図９に示すように、全面に例えば、ＳｉＯ２からなる層間絶縁膜２１を埋め込み、ＣＭＰ法によりゲート電極の制御ゲート１７をストッパとして、層間絶縁膜２１、及び絶縁膜３０を除去する。以上の工程を経ることで、図９のメモリセルトランジスタＭＴが得られる。
【００４４】
そして、ｐ型半導体基板１０上に、上記メモリセルトランジスタＭＴを被覆するようにして更に層間絶縁膜２１を形成する。また、層間絶縁膜２１上に、例えばタングステンやモリブデンなど高融点金属の特性を持つコンタクトプラグＣＰ１、ＣＰ２や、例えば、アルミニウムなどが用いられた金属配線層が形成される。これにより、図３に示すメモリセルトランジスタＭＴを得ることが出来る。
【００４５】
＜ブロック層１６の成膜方法＞  
次に、上記ＬａＡｌＯを材料にブロック層１６が形成される際に採用される成膜方法について図１０を用いて説明する。図１０は、ブロック層１６を成膜するスパッタリング装置である。すなわち、ブロック層１６の成膜手段には主にスパッタリング法を使用する。以下、スパッタリング法について説明する。  
スパッタリング法には、基板とターゲットとの配置により、オンアクシススパッタ法、又はオフアクシススパッタ法がある。オンアクシススパッタ法では、スパッタターゲットは基板の臨める角度に配置される。これに対し、図４に示すオフアクシススパッタ法の場合には、ターゲット４１は基板４０の臨めない角度、すなわち基板４０に対して垂直の位置関係に設置される。すなわち、ターゲット４１は基板４０の法線方向に対して、角度９０°≦θ＜１８０°の稼動範囲を有し、ターゲット４１表面に対する法線と基板４０の法線との角度θが、特にθ＝９０°の場合をオフアクシススパッタ法と呼ぶ。これによって、オフアクシススパッタ法では、ターゲットからの高速に加速されたイオンや中性原子の膜への侵入を避けることが出来る。なお、図１０におけるスパッタ装置において、ターゲット４１が基板４０と対向する場合、すなわちターゲット４１が角度θ＝１８０°傾いた場合、オンアクシススパッタ法として機能する。但し、オフアクシススパッタ法は、θ＝９０°に限られず、基板４０とターゲット４１とが対向してさえいなければよい。つまり、０°＜θ＜１８０°であればよい。より好ましくはθ＝９０°である。
【００４６】
また、オンアクシススパッタ法とオフアクシススパッタ法の特徴は以下の通りである。オンアクシススパッタ法であると、成膜時に高速に加速された粒子、又はイオンはほぼ垂直に膜の中に入射して、結合が十分に進行する前に次の堆積が進んでしまう。これに対し、オフアクシススパッタ法であると、粒子、又はイオンは膜の中に入射されることはない。
【００４７】
次に、オフアクシススパッタ法を用いて、特にブロック層１６を形成する結晶化ＬａＡｌＯ膜の成膜方法について図１０を用いて説明する。図示するように、基板４０の法線方向と、Ｌａ、Ａｌ、及びＯが供給されたターゲット４１の法線方向とが直交する位置にそれぞれを配置する。すなわちターゲット４１の角度θ＝９０°とする。図示するオフアクシススパッタ法において、ターゲット４１は、例えばＬａｘＡｌｙＯｚ（ｘ、ｙ、ｚはそれぞれ組成比）ターゲットである。例えば、ＬａｘＡｌｙＯｚターゲットを用いて、例えば、温度６００℃程度のＡｒ雰囲気中でスパッタリングを行えばよい。
【００４８】
その結果、Ｌａイオン、Ａｌイオン、及びＯイオンはそれぞれ基板表面を拡散し、結合することにより、ＬａとＡｌの組成比が１：１の結晶化ＬａＡｌＯ膜が形成される。なお、ＬａＡｌＯの組成比、及びＡｒ雰囲気中の温度を変えることでＡｌリッチ非晶質ＬａＡｌＯ膜や非晶質ＬａＡｌＯ膜を形成することも出来る。なお、図１０ではターゲット４１のみを用いてオフスパッタリング法の説明をしたが、もう１つターゲットを設けてもよい。すなわちターゲット４１と対向し、基板４０の法線に対し垂直な関係に位置するターゲットをもう１つ設け、スパッタリングを行ってもよい。
【００４９】
＜この実施形態に係る効果＞  
上記のように第１の実施形態に係る半導体記憶装置、及びその製造方法によれば、動作信頼性を向上できる。本効果につき、比較例に挙げる半導体記憶装置と比較しつつ、以下詳細に説明する。
【００５０】
比較例として、例えばゲート電極のブロック層にＡｌ２Ｏ３を用いたメモリセルトランジスタＭＴを挙げる。上述したように、ブロック層には電気的距離が短く、物理的距離が長い材料を必要とされる。比較例に挙げるように、Ａｌ２Ｏ３の誘電率であるとブロック層として十分機能しない場合がある。つまり、ゲート電極の制御ゲートに印加した電圧がゲート絶縁膜１４へと十分伝わらず、メモリセルトランジスタＭＴのオン・オフ比が十分取れていないといった問題があった。また、ここでのオン・オフ比とは、例えば、メモリセルトランジスタＭＴのゲート電極の制御ゲート１７に電圧を印加することで、メモリセルトランジスタＭＴに接続されたビット線ＢＬ、及びソース線ＳＬが導通した際に流れる最小の電流値（以下、Ｉｍｉｎ）と、非導通であっても流れてしまう最大の電流値（以下、Ｉｍａｘ）との比率である。つまり、この比率（Ｉｍｉｎ／Ｉｍａｘ）の値が小さくなる程、セル特性が悪化する。更には、ゲート絶縁膜１４に印加される電界が、該ゲート絶縁膜の中心部に比べ、端部に向かうほど弱くなっていた。すなわち、制御ゲートからゲート絶縁膜１４に向かう電界が拡散してしまっていた。
【００５１】
そこで、Ａｌ２Ｏ３よりも誘電率、及びバリアハイトが高く上記２つの条件を満たす材料をブロック層に用いることが望まれ、その材料の１つとしてＬａＡｌＯが挙げられる。しかし、近年に至るまでＬａＡｌＯの成膜方法が確立されていなかった。
【００５２】
そこで本実施形態では、オフアクシススパッタ法を用いることで、ＬａＡｌＯの成膜を可能とした。
【００５３】
しかしながら単に、ブロック層としてＬａＡｌＯ膜を成膜しても下記の問題が生じる。つまり、元々ＬａＡｌＯには、熱が加えられるとＳｉＯ２と混じやすいといった特性がある。すなわち、ＬａＡｌＯ自体は、ブロック層として使用する価値はあったが、メモリセルトランジスタＭＴの信頼性向上の点で問題があった。このため、例えば図９における工程において、ゲート電極の側壁として機能する絶縁膜１９、及び絶縁膜１６と制御ゲート１７との間に形成された絶縁膜１８が形成されていない場合にアニールすると以下の問題が起きる。
【００５４】
このアニール時に上記ＬａＡｌＯ膜とＳｉを含む材料との接触があると、ＬａＡｌＯ膜へ多結晶シリコン層１７、及び層間絶縁膜２１を構成する原子が拡散してしまう。このため、ＬａＡｌＯを材料とするブロック層１６の誘電率が下がってしまい、等価換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）が増加してしまう。ここで等価換算膜厚とは、材料をシリコン酸化膜に換算した膜厚のことである。すなわち、例えばシリコン酸化膜より誘電率の高い材料であればＥＯＴを小さく出来る。もしブロック膜１６へ多結晶シリコン層１７、及び層間絶縁膜２１を構成する原子が拡散されるとブロック膜１６部分の実質的な誘電率が低下し、等価換算膜厚は増加することになる。
【００５５】
これにより、制御ゲートに所定の電圧を印加したとしても、制御ゲートから発生する電界がゲート絶縁膜１４に対し十分に印加されない。その結果、メモリセルトランジスタＭＴの書き込み、消去、読み出し動作時において、不安定になるという問題が生じる。
【００５６】
しかしながら、本実実施形態に係る半導体記憶装置、及びその製造方法であると、上記問題を解決し、半導体記憶装置の動作信頼性を向上することが出来る。以下、詳細に説明する。
【００５７】
本実施形態に係る半導体記憶装置であると図３、及び図９に示すように、アニール時（例えば、図８で説明したアニール工程）にＬａＡｌＯ膜１６と層間絶縁膜２１を形成する材料のＳｉＯ２、又は多結晶シリコン層１７とが混じない様、バリア膜１８、及び側壁１９をゲート電極の側壁に形成した。これにより、アニール時にＬａＡｌＯ膜１６と、Ｓｉを含む材料とが混じることから防ぐことができる。よって本実施形態では、バリア膜１８、及び側壁１９がブロック膜１６を多結晶シリコン層１７、層間絶縁膜２１から保護するため、ブロック膜１６の等価換算膜厚の増加を防止出来る。つまり、ブロック膜１６の等価換算膜厚をできるだけ薄くすることが出来る。もちろん、上記ＬａＡｌＯ膜１６とＳｉを含む材料とが混じることから防止できるのは図８におけるアニール時だけではない。アニール工程は、絶縁膜を緻密化させ絶縁性を高めるなど、半導体装置の製造工程における全てのアニール工程を含むものであり、側壁１９を形成したのち、半導体基板１０は複数回のアニール工程を経る。これらのアニール工程でも上記ＬａＡｌＯ膜１６とＳｉを含む材料とが混じることから防止できる。
【００５８】
更には、ゲート電極の側壁に絶縁膜１９を形成することで、ゲート絶縁膜１４に印加される電界が、拡散することから防止することができる。つまり、ゲート絶縁膜１４の中心部と該絶縁膜１４の端部とにおける電界の大きさをほぼ一定に保つことができる。これは、絶縁膜１９を形成するＡｌ２Ｏ３膜の誘電率の大きさに起因するものである。すなわち、側壁１９を形成するＡｌ２Ｏ３膜は、ゲート電極を構成する各部材よりも（絶縁膜１８を除く）誘電率が大きいため、ゲート絶縁膜１４に掛かる電界が拡散しにくくなり、該ゲート絶縁膜１４に電界が集中する。これにより、メモリセルトランジスタＭＴのオン・オフ比が十分取ることが出来、動作信頼性の向上を得ることが出来る。
【００５９】
＜第２の実施形態＞  
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態においても、上記第１の実施形態同様、ＮＡＮＤフラッシュメモリを例に挙げて説明する。本実施形態は、上記第１の実施形態における図９の絶縁膜１５が、隣接するメモリセルトランジスタＭＴ間で共通接続されたものである。その他の構成は、上記実施形態と同一である。その為、以下では、図１１を用いて上記実施形態と異なる点についてのみ説明する。なお、上記第１の実施形態と同様の構造は同じ参照番号を付しその説明を省略する。
【００６０】
図示するように、制御ゲート１７が形成されている領域をＡ１、制御ゲート１７が形成されていない領域をＡ２と呼ぶことにする。すると、絶縁膜１５は領域Ａ１だけでなく、領域Ａ２のゲート絶縁膜１４上にも形成されており、両領域Ａ１、Ａ２における絶縁膜１５は互いに接続されている。すなわち、領域Ａ２において、絶縁膜１５の表面は絶縁膜１６から露出していると言える。但し、領域Ａ２における絶縁膜１５は、実質的に電荷蓄積層として機能するものでは無く、電荷蓄積層として機能するのは領域Ａ１における絶縁膜１５である。
【００６１】
また、図１１の例であると、絶縁膜１５の膜厚は領域Ａ１と領域Ａ２とにおいてほぼ同一、または、領域Ａ２の方がやや薄くなっている。その他の構成は、上記第１の実施形態で説明した通りであるため説明を省略する。
【００６２】
次に第２の実施形態に係る半導体記憶装置における構成の製造工程について説明する。上記第２の実施形態に係る半導体記憶装置の製造工程は、上記第１の実施形態における図６の工程において、絶縁膜１６を取り除いた後、ドライエッチングをストップさせる。
【００６３】
その後、第１の実施形態と同様の工程を経て、第１の実施形態の図７において絶縁膜１５をエッチングストッパとしてゲート電極の側壁にのみ絶縁膜１９を形成する。また、例えば絶縁膜１５にＳｉＮを材料として用いた場合、ＲＩＥ法等の異方性エッチングにおいて、ＳｉＮはＡｌ２Ｏ３を材料に形成される絶縁膜１９とはエッチングの選択比が取りやすい。その結果、領域Ａ２に形成された絶縁膜１９にオーバーエッチングを施しても、絶縁膜１５がストッパとして機能し、領域Ａ２における基板１０がエッチングされることはなく、いわゆるガウジングを防止することができる。すなわち、セル電流の減少を防ぐことができる。
【００６４】
また、絶縁膜１９にオーバーエッチングを施した場合、絶縁膜１５も多少は削られるため、領域Ａ１、Ａ２とで、絶縁膜１５の膜厚は異なり、領域Ａ１における膜厚が領域Ａ２よりも大きくなる場合もある。その後の工程は、第１の実施形態と同様であるため省略する。
【００６５】
＜変形例その１＞  
更に、上記第１の実施形態の変形例を図１２に示す。図１２に、上記第１の実施形態の変形例に係る半導体記憶装置におけるＭＯＮＯＳ構造の断面図を示す。以下では、上記第１の実施形態と異なる点についてのみ説明する。
【００６６】
図１２に示すように、上記第１の実施形態における図９において絶縁膜１８を金属膜３１に置き換えたものである。そして、多結晶シリコン層１７は、下部が多結晶シリコン層３２で上部が金属シリサイド化されたパーシャルシリサイド構造である。また、金属膜３１は例えば、Ｔａ、ＴａＮ、Ｗ、ＷＮｘ、Ｐｔ、ＲｕＯ、Ｔｉ、ＴｉＮＴｉ３Ａｌ、Ｔｉ２ＡｌＮ、Ｎｉ、Ｈｆ、Ｎｂ、Ｍｏ、ＲｕＯ２、Ｉｒ、Ｃｏ、Ｃｒなどの仕事関数が高い金属で形成される。その他の構成は、上記第１の実施形態と同一である為、説明を省略する。
【００６７】
＜変形例その１に係るメモリセルアレイ１の製造方法＞  
この変形例に係る構成の製造工程は上記実施形態で説明した図５において、絶縁膜１６上に金属膜３１を形成すれば良い。すなわち、バリア膜１８に代えて金属膜３１を形成すれば良い。
【００６８】
なお、上記第１の実施形態に係る変形例その１に示す半導体記憶装置は、上記第２の実施形態に示す半導体記憶装置にも適用することもできる。すなわち、図１２において、絶縁膜１５が、隣接するメモリセルトランジスタＭＴ間で共通接続されていてもよい。
【００６９】
＜変形例その２＞  
また更に、本実施形態の変形例を図１３に示す。図１３を用いて、本実施形態の変形例に係る半導体記憶装置におけるＭＯＮＯＳ構造の断面図を示す。以下では、本実施形態と異なる点についてのみ説明する。
【００７０】
図示するように、図１３は、図１１において、絶縁膜１８を金属膜３１に置き換えたものである。その他の構成は、上記実施形態と同一である為、説明を省略する。また、金属膜３１は例えば、ＴａＮなどで形成される。また、多結晶シリコン層１７の表面は、金属シリサイド化されている。
【００７１】
なお変形例その２に係る構成の製造工程は、本実施形態の製造工程を経る前に、上記変形例その１の製造工程と同様、図５において、絶縁膜１６上に金属膜３１を形成すれば良い。その後の製造工程は、本実施形態に係る半導体記憶装置の製造工程と同一であるので説明を省略する。
【００７２】
なお、上記第２の実施形態に係る変形例その２に示す半導体記憶装置は、上記第１の実施形態に示す半導体記憶装置にも適用することもできる。すなわち、図１３において、絶縁膜１５が、隣接するメモリセルトランジスタＭＴ間で共通接続されていなくてもよい。
【００７３】
＜変形例に係る効果＞  
上記変形例その１、及びその２に係る半導体記憶装置であっても、上記本実施形態に係る半導体記憶装置と同様の効果を得ることが出来る。すなわち、絶縁膜１８を金属層３１に置き換えたとしても、金属層３１がバリア層として機能するため、アニール時にＬａＡｌＯを材料に形成された絶縁膜１６と、多結晶シリコン層１７とが混じることがない。なお、絶縁膜１６と層間絶縁膜２１とが混じることがないのは第1の実施形態から明らかである。なお、絶縁膜１６の上面に高仕事関数を有する金属膜３１を形成することにより、絶縁膜１６と制御ゲートとの界面準位、すなわちバリアハイトが高くなる。つまり、半導体基板側に高電圧を加えた時に制御ゲートから電荷を蓄積する絶縁膜１５へのリークを減らすことができる。すなわち、消去特性を改善できる。
【００７４】
また、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００７５】
【図１】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの平面図。
【図３】図２におけるＡ−Ａ線方向に沿った断面図。
【図４】この発明の第１の実施形態に係る半導体記憶装置の第１製造工程を示す断面図。
【図５】この発明の第１の実施形態に係る半導体記憶装置の第２製造工程を示す断面図。
【図６】この発明の第１の実施形態に係る半導体記憶装置の第３製造工程を示す断面図。
【図７】この発明の第１の実施形態に係る半導体記憶装置の第４製造工程を示す断面図。
【図８】この発明の第１の実施形態に係る半導体記憶装置の第５製造工程を示す断面図。
【図９】この発明の第１の実施形態に係る半導体記憶装置の第６製造工程を示す断面図。
【図１０】この発明の第１の実施形態に係るオフアクシススパッタ装置。
【図１１】この発明の第２の実施形態の変形例に係る半導体記憶装置の断面図である。
【図１２】この発明の第１の実施形態の変形例に係る半導体記憶装置の断面図である。
【図１３】この発明の第２の実施形態の変形例に係る半導体記憶装置の断面図である。
【符号の説明】
【００７６】
１…メモリセルアレイ、２…電圧発生回路、３…ロウデコーダ、４…カラムデコーダ、５…ＮＡＮＤセル、１０…ｐ型半導体基板、１１…ｎ型ウェル領域、１２…ｐ型ウェル領域、１３…Ｎ型純物層、１４…ゲート絶縁膜、１５…電荷蓄積層、１６…ブロック層、１７…制御ゲート、１８…絶縁膜（バリア層）、１９絶縁膜（側壁）、２０…制御ゲート、２１…層間絶縁膜、２２、２３…金属配線層、２４…層間絶縁膜、２５…絶縁膜、２６…金属配線層（ＢＬ線）、２７…絶縁膜、３０…マスク材、３１…金属膜、４０…基板、４１…ターゲット
【図１】
2010040994.tif 000003
【図２】
2010040994.tif 000004
【図３】
2010040994.tif 000005
【図４】
2010040994.tif 000006
【図５】
2010040994.tif 000007
【図６】
2010040994.tif 000008
【図７】
2010040994.tif 000009
【図８】
2010040994.tif 000010
【図９】
2010040994.tif 000011
【図１０】
2010040994.tif 000012
【図１１】
2010040994.tif 000013
【図１２】
2010040994.tif 000014
【図１３】
2010040994.tif 000015