(57)【要約】      （修正有）【課題】配線抵抗の面内ばらつきを低減することが可能な半導体装置の製造方法を提供する。【解決手段】低誘電率膜１０１上にキャップ絶縁膜１０２を形成し、キャップ絶縁膜および低誘電率膜の上部をエッチングして、配線層１０５ａを形成する領域にキャップ絶縁膜を貫通して低誘電率膜にトレンチ１０３を形成する。トレンチ内およびキャップ絶縁膜上に、バリアメタル膜１０４と導電性材料を成膜する。バリアメタル膜をストッパとして導電性材料を第１のＣＭＰにより平坦化する。次に、導電性材料に対する濡れ性が低誘電率膜に対する濡れ性よりも高いスラリーを用いた第２のＣＭＰにより、導電体層、バリアメタル膜およびキャップ絶縁膜を研磨する。このとき、キャップ絶縁膜は途中まで研磨する。残ったキャップ絶縁膜をエッチング除去する。この後、バリア膜、層間絶縁膜を形成する。【選択図】図３Ｆ
2010010449.tif 000002
【特許請求の範囲】
【請求項１】
低誘電率膜中に配線層を形成するための半導体装置の製造方法であって、
前記低誘電率膜上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜および前記低誘電率膜の上部をエッチングして、前記配線層を形成する領域に前記第１の絶縁膜を貫通して前記低誘電率膜にトレンチを形成する工程と、
前記トレンチ内および前記第１の絶縁膜上に、第１のバリアメタル膜を成膜する工程と、
前記第１のバリアメタル膜の表面に導電性材料を成膜することにより、前記第１のバリアメタル膜が成膜された前記トレンチ内に前記導電性材料を埋め込んで導電体層を形成する工程と、
スラリーを用いたＣＭＰにより、前記導電体層、前記第１のバリアメタル膜および前記第１の絶縁膜を研磨して、前記第１の絶縁膜中まで平坦化することにより、前記トレンチ内に前記配線層を形成する工程と、
前記ＣＭＰによる平坦化の後に残った前記第１の絶縁膜を、選択的にエッチングする工程と、備える
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記導電性材料は、Ｃｕであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜中まで平坦化する前記ＣＭＰのスラリーは、前記導電性材料に対する濡れ性が前記低誘電率膜に対する濡れ性よりも高いことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜は、ウエットエッチングにより選択的にエッチングされることを特徴とする請求項１ないし３の何れかに半導体装置の製造方法。
【請求項５】
前記低誘電率膜の上面に形成されたダメージ層を、前記第１の絶縁膜とともに選択的にエッチングする
ことを特徴とする請求項１ないし４の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低誘電率膜（Ｌｏｗ−ｋ膜）を用いたダマシン配線構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化によって、ＲＣ（Ｒ：Ｒｅｓｉｓｔａｎｃｅ、Ｃ：Ｃａｐａｃｉｔａｎｃｅ）遅延が問題となっている。
【０００３】
この問題に対する対策の１つとして層間絶縁膜に低誘電率膜（Ｌｏｗ−ｋ膜）を適用し、線間容量および層間容量を低減することでＲＣ遅延を小さくする検討が進められている（例えば、特許文献１参照。）。
【特許文献１】特開２００７−２２０９３４
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、面内の配線抵抗のばらつきを低減することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る実施例に従った半導体装置の製造方法は、低誘電率膜中に配線層を形成するための半導体装置の製造方法であって、
前記低誘電率膜上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜および前記低誘電率膜の上部をエッチングして、前記配線層を形成する領域に前記第１の絶縁膜を貫通して前記低誘電率膜にトレンチを形成する工程と、
前記トレンチ内および前記第１の絶縁膜上に、第１のバリアメタル膜を成膜する工程と、
前記第１のバリアメタル膜の表面に導電性材料を成膜することにより、前記第１のバリアメタル膜が成膜された前記トレンチ内に前記導電性材料を埋め込んで導電体層を形成する工程と、
スラリーを用いたＣＭＰにより、前記導電体層、前記第１のバリアメタル膜および前記第１の絶縁膜を研磨して、前記第１の絶縁膜中まで平坦化することにより、前記トレンチ内に前記配線層を形成する工程と、
前記ＣＭＰによる平坦化の後に残った前記第１の絶縁膜を、選択的にエッチングする工程と、備えることを特徴とする。
【発明の効果】
【０００６】
本発明の半導体装置の製造方法によれば、配線抵抗の面内ばらつきを低減することができる。
【発明を実施するための最良の形態】
【０００７】
（比較例）
図１Ａないし図１Ｈは、比較例の半導体装置の製造方法の各工程の断面を示す断面図である。また、図２は、比較例における疎な配線パターンが形成された領域のＣＭＰ削り量が配線密度依存性を有する断面を示す断面図である。
【０００８】
なお、図１Ａから図１Ｈの密配線パターン形成領域Ｘは、ウェハ面内において配線パターンの面密度が大きい領域を表す。一方、疎配線パターン形成領域Ｙは、ウェハ面内において配線パターンの面密度が小さい領域を表す。
【０００９】
先ず、半導体基板（図示せず）上に形成された低誘電率膜１上に、例えば、ＰＣＶＤ（Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、キャップ膜２を形成する（図１Ａ）。なお、このＰＣＶＤにより、低誘電率膜１の上面は、プラズマダメージを受け、ダメージ層１ａが形成される。ここで、キャップ膜２は、低誘電率膜１中にダマシン配線形状を形成する場合、後にトレンチを形成するリソグラフィ工程のリワークを考慮して形成されるものである。すなわち、このリワークにおいて、レジスト膜をアッシャにより除去する際に、キャップ膜２は、該アッシャによるＬｏｗ−ｋ膜へのダメージを抑制する。
【００１０】
次に、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、キャップ膜２および低誘電率膜１の上部をエッチングして、後に配線層を形成する領域にトレンチ３を形成する（図１Ｂ）。なお、このＲＩＥにより、低誘電率膜１のトレンチ３の内面部分がプラズマダメージを受け、この部分にもダメージ層１ａが形成される。
【００１１】
次に、例えば、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、トレンチ３内およびキャップ膜２上に、バリアメタル膜４を成膜する（図１Ｃ）。このバリアメタル膜４は、後に形成される導電性材料が、低誘電率膜１に拡散するのを防止する。
【００１２】
次に、シード層をバリアメタル膜４の表面に形成した後、例えば、電界メッキ等により、該シード層の表面にＣｕを成膜させる。これにより、バリアメタル膜４が成膜されたトレンチ３内に、Ｃｕによる導電体層５が形成される（図１Ｄ）。
【００１３】
そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、バリアメタル膜４をストッパとして、導電体層５を研磨して、平坦化する（図１Ｅ）。
【００１４】
そして、タッチアップＣＭＰにより、バリアメタル膜４、キヤップ膜２、ダメージ層１ａを研磨し、平坦化する（図１Ｆ）。これにより、配線層６ａ、６ｂが形成される。
【００１５】
ここで、疎配線パターン形成領域Ｙにおいて、低誘電率膜１は、後述するＬｏｗ−ｋ膜の削り量の配線疎密パターン依存性により、必要以上に（６０ｎｍ程度）削られてしまうこととなる。すなわち、疎配線パターン形成領域Ｙの配線層６ｂの膜厚は、密配線パターン形成領域Ｘの配線層６ａの膜厚よりも、薄くなる。
【００１６】
次に、配線層６ａ、６ｂの上面に、バリアメタル膜７を形成する（図１Ｇ）。
【００１７】
次に、絶縁膜であるＩＬＤ（ｉｎｔｅｒ−Ｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ）膜８を形成する（図１Ｈ）。なお、ＩＬＤ膜８の上面には、密配線パターン形成領域Ｘと疎配線パターン形成領域Ｙとの間で低誘電率膜１上面に形成された段差に応じた段差が、形成されることとなる。
【００１８】
ここで、既述のＬｏｗ−ｋ膜の削り量の配線疎密パターン依存性には、少なくとも２つの要因が考えられる。
【００１９】
１つの要因は、タッチアップＣＭＰにおいて、Ｌｏｗ−ｋ膜との濡れ性が小さくＣｕとの濡れ性が大きいスラリーを適用していることにより、スラリーに含まれる研粒が、疎に配置されたＣｕ配線パターン上に集まることにある。もう１つの要因は、ＲＩＥ、ＰＥＣＶＤによるプラズマダメージを受けたＬｏｗ−ｋ膜のＣＭＰ研磨レートが、Ｌｏｗ−ｋ膜のダメージを受けてない部分と比較して早いことである。
【００２０】
これらの２つの要因が重なり、疎な配線パターンが形成された領域は、局所的にＣＭＰの研摩レートが上昇する。すなわち、疎な配線パターンほど削り込み量が大きくなる。これにより、図２に示すような、疎な配線パターンが形成された領域のＣＭＰ削り量が配線密度依存性を有する断面が形成される。
【００２１】
このため、疎な配線パターンが形成された領域の配線層の膜厚がより薄くなる傾向がある。特に、Ｌｏｗ−ｋ膜は、誘電率が低くなるほど（k値が３以下）、この傾向は強くなる。
【００２２】
例えば、密配線パターン形成領域Ｘが１０ｕｍ角程度の局所的な配線パターンの割合が５０%に近い領域では、この傾向は殆ど現れない。一方、疎配線パターン形成領域Ｙが１０ｕｍ角程度の局所的な配線パターンの割合が１０%以下である領域とすると、この傾向が顕著に表れる。
【００２３】
このように、Ｌｏｗ−ｋ膜の削り量の配線疎密パターン依存性により、配線層の高さのばらつきが生じる。これにより、金属配線（Ｃｕ）の抵抗ばらつきが増大するという問題が生じ得る。
【００２４】
また、将来的により低いk値を持つＬｏｗ−ｋ膜を適用する場合には、Ｌｏｗ−ｋ膜自体をＣＭＰすることが困難になると考えられる。
【００２５】
そこで、本発明に係る実施例では、配線抵抗の面内ばらつきを低減することが可能な半導体装置の製造方法を提案する。
【００２６】
以下、本発明に係る実施例について図面に基づいて説明する。
【実施例１】
【００２７】
図３Ａないし図３Ｉは、実施例１に係る半導体装置の製造方法の各工程の断面を示す断面図である。
【００２８】
なお、図３Ａないし図３Ｉにおいて、比較例と同様に、密配線パターン形成領域Ｘは、ウェハ面内において配線パターンの面密度が大きい領域を表す。一方、疎配線パターン形成領域Ｙは、ウェハ面内において配線パターンの面密度が小さい領域を表す。例えば、密配線パターン形成領域Ｘを１０ｕｍ角程度の局所的な配線パターンの割合が５０%に近い領域とし、疎配線パターン形成領域Ｙを１０ｕｍ角程度の局所的な配線パターンの割合が１０%以下である領域とする。このように、ウェハ面内において、配線層の面密度が異なる領域があるものとする。
【００２９】
先ず、半導体基板（図示せず）上に形成された低誘電率膜１０１上に、例えば、ＰＣＶＤにより、キャップ膜（絶縁膜）１０２を形成する（図３Ａ）。
【００３０】
なお、この低誘電率膜１０１には、ＳｉＣｏ、ＳｉＣｏＨ等のｋ値が３未満の膜が適用される。また、このＰＣＶＤにより、低誘電率膜１０１の上面は、プラズマダメージを受け、ダメージ層１ａが形成される。また、キャップ膜２には、例えば、ＴＥＯＳ膜（ＳｉＯ２膜）が選択される。
【００３１】
次に、ＲＩＥにより、キャップ膜１０２および低誘電率膜１０１の上部をエッチングして、後に配線層１０５ａを形成する領域に、キャップ膜１０２を貫通して低誘電率膜１０１にトレンチ１０３を形成する（図３Ｂ）。なお、このＲＩＥにより、低誘電率膜１０１の少なくともトレンチ１０３の内面部分がプラズマダメージを受け、この部分にもダメージ層１ａが形成される。
【００３２】
次に、例えば、ＰＥＣＶＤにより、トレンチ１０３内およびキャップ膜１０２上に、バリアメタル膜１０４を成膜する（図３Ｃ）。このバリアメタル膜１０４は、後に形成される導電性材料が、低誘電率膜１０１に拡散するのを防止する。
【００３３】
なお、バリアメタル膜１０４には、例えば、ＴａあるいはＴａＮ／Ｔａ積層が選択される。
【００３４】
次に、バリアメタル膜１０４の表面にシード層を形成後さらにその上面に、例えば、電界メッキ等により、導電性材料（ここでは、例えば、Ｃｕ）を成膜させる。これにより、バリアメタル膜１０４が成膜されたトレンチ１０３内に、導電性材料を埋め込んで導電体層１０５を形成する（図３Ｄ）。
【００３５】
次に、ＣＭＰ（１回目）により、バリアメタル膜１０４をストッパとして、導電体層１０５を平坦化する（図３Ｅ）。
【００３６】
なお、この１回目のＣＭＰのスラリーおよび研磨条件には、例えば、スラリー：ＣＭＳ７５０１／７５５２（ＪＳＲ社製)と過硫酸アンモニウム、流量：３００ｃｃ／ｍｉｎ、研磨パッド：ＩＣ１０００(ニッタ・ハース社製)、荷重：３００ｇｆ／ｃｍ２、キャリア/テーブル回転数：１００ｒｐｍ、研磨時間：１２０ｓｅｃが選択される。
【００３７】
次に、ＣＭＰ（２回目）により、導電体層１０５、バリアメタル膜１０４およびキャップ膜１０２を研磨して、キャップ膜１０２中まで平坦化する。これにより、トレンチ１０３内に配線層１０５ａを形成する（図３Ｆ）。平坦化後のキャップ膜１０２の膜厚は、例えば、４０ｎｍ程度である。
【００３８】
この２回目のＣＭＰのキャップ膜１０２に対する研磨を途中で止めることにより、低誘電率膜１０１は露出しない。これにより、前述のＣＭＰ削り量の配線密度依存の発生を回避することができる。すなわち、この時点において、密配線パターン形成領域Ｘの配線層１０５ａの膜厚と、疎配線パターン形成領域Ｙの配線層１０５ａの膜厚とは、等しい。
【００３９】
なお、この２回目のＣＭＰには、導電性材料（ここでは、Ｃｕ）に対する濡れ性が低誘電率膜に対する濡れ性よりも高いスラリーを用いる。この２回目のＣＭＰのスラリーおよび研磨条件には、例えば、スラリー：ＣＭＳ８４０１／８４５２（ＪＳＲ社製)と過水、流量：３００ｃｃ／ｍｉｎ、研磨パッド：ＩＣ１０００(ニッタ・ハース社製)、荷重：３００ｇｆ／ｃｍ２、キャリア/テーブル回転数：１００ｒｐｍ、研磨時間：６０ｓｅｃが選択される。
【００４０】
次に、２回目のＣＭＰによる平坦化の後に残ったキャップ膜１０２を、例えば、ＤＨＦ（希フッ酸）等を用いたウエットエッチングにより、選択的にエッチングする（図３Ｇ）。
【００４１】
これにより、配線層１０５ａは、エッチングされない。すなわち、疎な配線パターンが形成された領域の配線層１０５ａがＣＭＰにより必要以上に研磨されて、配線層１０５ａの膜厚がより薄くなるのを防止できる。すなわち、配線抵抗の面内ばらつきを低減することができる。
【００４２】
なお、ここでは、ＰＣＶＤにより低誘電率膜１０１の上面に形成されたダメージ層１０１ａも、キャップ膜１０２とともに選択的にエッチングする。これにより、バリアメタル膜１０４の周辺（ダメージ層１０１ａが存在していた部分）に、凹部１０１ｂが形成される。
【００４３】
なお、残ったキャップ膜１０２を選択的にエッチングするこのエッチバックプロセスは、低誘電率膜１０１へのダメージを考慮する必要があるが、ウエットエッチングに代えて、ＲＩＥを選択してもよい。
【００４４】
そして、キャップ膜１０２を選択的にエッチングした後、少なくとも配線層１０５ａの上面に、ＰＥＣＶＤにより、後に形成される膜への配線層６ａ、６ｂからの導電性材料（ここではＣｕ）の拡散を防止するバリアメタル膜１０７を形成する（図３Ｈ）。なお、バリアメタル膜１０７には、例えば、ＳｉＣＮ膜が選択される。
【００４５】
次に、絶縁膜であるＩＬＤ（ｉｎｔｅｒ−Ｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ）膜１０８を形成する（図３Ｉ）。このＩＬＤ膜１０８には、例えば、低誘電率膜１０１と同様の膜が選択される。なお、ＣＭＰ削り量の配線密度依存が発生しないので、ＩＬＤ膜８の上面の密配線パターン形成領域Ｘと疎配線パターン形成領域Ｙとの間の段差は、既述の比較例の段差よりも小さくなる。
【００４６】
ここで、配線層１０５ａの上側壁部に、k値が高いバリアメタル膜（ストッパ膜）１０７が存在する。特に、密配線パターン形成領域Ｘにおいて、若干のk値上昇が予想される。しかし、ＩＬＤ膜１０８の成膜時に、バリアメタル膜１０７の段差形状に起因したエアギャップが形成され得る。この場合、密配線パターン形成領域Ｘにおける配線容量の低減効果が見込める。
【００４７】
なお、バリアメタル膜１０７に代えて、ＣＭＰ後の後処理により選択的にＣｕ配線上部にバリアメタルを形成する工程を適用して、バリアメタル膜を配線層（Ｃｕ）上部に形成し、そのままＩＬＤ膜（Ｌｏｗ−ｋ膜）１０８を成膜してもよい。すなわち、本発明は、ストッパ膜適用の有無に限定されない。原理的に、低誘電率膜１０１をＣＭＰで研磨しないようにするというコンセプトのもと適用されるものである。
【００４８】
なお、既述の図３Ｆで説明したように、キャップ膜１０２中でＣＭＰによる研磨を止める。したがって、キャップ膜１０２を、例えば、上方に配置されＣＭＰの研磨レートが早い上部膜と、下方に配置されＣＭＰの研磨レートが遅い下部膜と、を含む積層構造にしてもよい。これにより、ＣＭＰによるキャップ膜１０２の研摩量の制御性を向上することができる。
【００４９】
さらに、キャップ膜１０２の該下部膜には、ウエットエッチングによる除去性が良好である特性を持つようにしてもよい。これにより、後のウエットエッチングによるキャップ膜１０２の除去性を向上することができる。
【００５０】
以上のように、本実施例に係る半導体装置の製造方法によれば、配線抵抗の面内ばらつきを低減することができる。
【図面の簡単な説明】
【００５１】
【図１Ａ】比較例の半導体装置の製造方法の工程の断面を示す断面図である。
【図１Ｂ】図１Ａに続く、比較例の半導体装置の製造方法の工程の断面を示す断面図である。
【図１Ｃ】図１Ｂに続く、比較例の半導体装置の製造方法の工程の断面を示す断面図である。
【図１Ｄ】図１Ｃに続く、比較例の半導体装置の製造方法の工程の断面を示す断面図である。
【図１Ｅ】図１Ｄに続く、比較例の半導体装置の製造方法の工程の断面を示す断面図である。
【図１Ｆ】図１Ｅに続く、比較例の半導体装置の製造方法の工程の断面を示す断面図である。
【図１Ｇ】図１Ｆに続く、比較例の半導体装置の製造方法の工程の断面を示す断面図である。
【図１Ｈ】図１Ｇに続く、比較例の半導体装置の製造方法の工程の断面を示す断面図である。
【図２】疎な配線パターンが形成された領域のＣＭＰ削り量が配線密度依存性を有する断面を示す断面図である。
【図３Ａ】実施例１に係る半導体装置の製造方法の工程の断面を示す断面図である。
【図３Ｂ】図３Ａに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す断面図である。
【図３Ｃ】図３Ｂに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す断面図である。
【図３Ｄ】図３Ｃに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す断面図である。
【図３Ｅ】図３Ｄに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す断面図である。
【図３Ｆ】図３Ｅに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す断面図である。
【図３Ｇ】図３Ｆに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す断面図である。
【図３Ｈ】図３Ｇに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す断面図である。
【図３Ｉ】図３Ｈに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す断面図である。
【符号の説明】
【００５２】
１、１０１  低誘電率膜（Ｌｏｗ−ｋ膜）
１ａ、１０１ａ  ダメージ層
１０１ｂ  凹部
２  絶縁膜（キャップ膜）
３、１０３  トレンチ
４、１０４、８、１０８  バリアメタル膜
５、５ａ、１０５  導電体層
６ａ、６ｂ、１０５ａ  配線層
７  バリアメタル膜
８、１０８  絶縁膜（層間絶縁膜）
１０９  エアギャップ
Ｘ  密配線パターン形成領域
Ｙ  疎配線パターン形成領域
【図１Ａ】
2010010449.tif 000003
【図１Ｂ】
2010010449.tif 000004
【図１Ｃ】
2010010449.tif 000005
【図１Ｄ】
2010010449.tif 000006
【図１Ｅ】
2010010449.tif 000007
【図１Ｆ】
2010010449.tif 000008
【図１Ｇ】
2010010449.tif 000009
【図１Ｈ】
2010010449.tif 000010
【図２】
2010010449.tif 000011
【図３Ａ】
2010010449.tif 000012
【図３Ｂ】
2010010449.tif 000013
【図３Ｃ】
2010010449.tif 000014
【図３Ｄ】
2010010449.tif 000015
【図３Ｅ】
2010010449.tif 000016
【図３Ｆ】
2010010449.tif 000017
【図３Ｇ】
2010010449.tif 000018
【図３Ｈ】
2010010449.tif 000019
【図３Ｉ】
2010010449.tif 000020