(57)【要約】【課題】消費電流を抑制しつつ、出力電圧の立ち上がり時間を短縮可能な負荷駆動回路を提供する。【解決手段】負荷駆動回路は、制御信号のレベルに応じた電流値のバイアス電流を生成するバイアス電流回路と、入力信号が一方の論理レベルとなると、バイアス電流が上昇した後に下降するよう、制御信号のレベルを制御する制御回路と、入力信号が一方の論理レベルとなると、負荷を駆動するための出力電圧を、バイアス電流の電流値に応じた時間で高い論理レベルとなるよう上昇させ、入力信号が他方の論理レベルとなると、出力電圧を低い論理レベルとなるよう低下させる駆動回路と、を備える。【選択図】図１
2010028392.tif 000002
【特許請求の範囲】
【請求項１】
制御信号のレベルに応じた電流値のバイアス電流を生成するバイアス電流回路と、
入力信号が一方の論理レベルとなると、前記バイアス電流が上昇した後に下降するよう、前記制御信号のレベルを制御する制御回路と、
前記入力信号が前記一方の論理レベルとなると、負荷を駆動するための出力電圧を、前記バイアス電流の電流値に応じた時間で高い論理レベルとなるよう上昇させ、前記入力信号が他方の論理レベルとなると、前記出力電圧を低い論理レベルとなるよう低下させる駆動回路と、
を備えることを特徴とする負荷駆動回路。
【請求項２】
請求項１に記載の負荷駆動回路であって、
前記バイアス電流回路は、
前記入力信号が前記一方の論理レベルとなると、前記制御信号のレベルに応じた電流値の前記バイアス電流を生成し、前記入力信号が前記他方の論理レベルとなると、前記バイアス電流の生成を停止すること、
を特徴とする負荷駆動回路。
【請求項３】
請求項１または請求項２に記載の負荷駆動回路であって、
前記制御回路は、
定電流を生成する定電流回路と、
前記入力信号が前記他方の論理レベルとなると、前記定電流でコンデンサを充電し、前記入力信号が前記一方の論理レベルとなると、前記コンデンサからの放電電流と、前記定電流との和に応じて、前記バイアス電流が上昇した後に下降するよう、前記制御信号のレベルを制御する制御信号出力回路と、
を含むことを特徴とする負荷駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷駆動回路に関する。
【背景技術】
【０００２】
スイッチング電源回路やインバータ回路では、一般的に、パワーＭＯＳをスイッチングすることにより入力電圧の変換を行っている。パワーＭＯＳのスイッチングには、電流駆動能力の高い負荷駆動回路が用いられることが多い。図３は、パワーＭＯＳを駆動するための負荷駆動回路の一般的な構成を示す図である（例えば、特許文献１参照）。負荷駆動回路１００は、入力電圧ＩＮに応じて、電流駆動能力の高いＡＢ級出力回路２３０の出力電圧ＯＵＴを変化させる回路である。負荷駆動回路１００は、ＮＰＮトランジスタＱ１００、ＰＮＰトランジスタＱ１１０、電流源２００,２１０、スイッチ２２０、及びＡＢ級出力回路２３０を含んで構成される。ＡＢ級出力回路２３０は、ＮＰＮトランジスタＱ１２０,Ｑ１３０、ＰＮＰトランジスタＱ１４０,Ｑ１５０、及びダイオード３００,３１０を含んで構成される。なお、負荷駆動回路１００は集積回路であることとする。
【０００３】
負荷駆動回路１００の入力であるＮＰＮトランジスタＱ１００のベース電極に、ハイレベル（以下、Ｈレベル）の入力電圧ＩＮが印加されると、ＮＰＮトランジスタＱ１００と電流源２００とはインバータを構成するため、ＮＰＮトランジスタＱ１２０はオフする。したがって、ＰＮＰトランジスタＱ１５０はオフする。また、スイッチ２２０は、Ｈレベルの入力信号ＩＮに応じてオンするため、ＰＮＰトランジスタＱ１１０には、電流源２１０の電流Ｉ１が流れることとなる。そして、ＰＮＰトランジスタＱ１１０及びＰＮＰトランジスタＱ１４０はカレントミラー回路を構成するため、ＰＮＰトランジスタＱ１４０は、電流Ｉ１に応じた電流をＮＰＮトランジスタＱ１３０に供給する。これにより、ＮＰＮトランジスタＱ１３０はオンするため、出力電圧ＯＵＴはＨレベルとなる。一方、入力電圧ＩＮがローレベル（以下、Ｌレベル）となると、ＮＰＮトランジスタＱ１２０はオンする。また、スイッチ２２０はオフするため、ＰＮＰトランジスタ１１０がオフし、ＰＮＰトランジスタＱ１４０もオフする。したがって、出力電圧ＯＵＴはＬレベルとなる。なお、ダイオード３００,３１０は、ＮＰＮトランジスタＱ１２０がオンした場合に、ＮＰＮトランジスタＱ１３０が早くオフするよう、ＮＰＮトランジスタＱ１３０のベース電極の電圧を低下させるための素子である。
【特許文献１】特開２００７−１４２８１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前述のように、負荷駆動回路１００において、入力電圧ＩＮに応じて出力電圧ＯＵＴをＨレベルとするには、ＮＰＮトランジスタＱ１３０をオンする必要がある。ＮＰＮトランジスタＱ１３０は、ＡＢ級出力回路２３０の電流駆動能力を高めるため、サイズが大きく設計されている。これにより、ＮＰＮトランジスタＱ１３０の寄生容量は大きくなる。このため、入力電圧ＩＮがＨレベルになった後に、出力電圧ＯＵＴがＨレベルになるまでの時間は、図４に示すように、電流源２１０の電流Ｉ１が小さい場合は、電流Ｉ１が大きい場合より長くなる。したがって、出力電圧ＯＵＴの立ち上がり時間を短縮するためには、電流源２１０の電流Ｉ１を大きくしなければならず、負荷駆動回路１００の消費電流が増加するという問題があった。
【０００５】
本発明は上記課題を鑑みてなされたものであり、消費電流を抑制しつつ、出力電圧の立ち上がり時間を短縮可能な負荷駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の負荷駆動回路は、制御信号のレベルに応じた電流値のバイアス電流を生成するバイアス電流回路と、入力信号が一方の論理レベルとなると、前記バイアス電流が上昇した後に下降するよう、前記制御信号のレベルを制御する制御回路と、前記入力信号が前記一方の論理レベルとなると、負荷を駆動するための出力電圧を、前記バイアス電流の電流値に応じた時間で高い論理レベルとなるよう上昇させ、前記入力信号が他方の論理レベルとなると、前記出力電圧を低い論理レベルとなるよう低下させる駆動回路と、を備えることとする。
【発明の効果】
【０００７】
消費電流を抑制しつつ、出力電圧の立ち上がり時間を短縮可能な負荷駆動回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
本明細書および添付図面の記載の記載により、少なくとも以下の事項が明らかとなる。  
図１は、本発明の一実施形態である負荷駆動回路１０の構成を示す図である。負荷駆動回路１０は、負荷を駆動するための出力電圧ＯＵＴを、入力電圧ＩＮに応じて変化させる回路であり、出力制御回路２０、及びＡＢ級出力回路２１を含んで構成される。なお、本実施形態の負荷駆動回路１０の出力電圧ＯＵＴは、例えば、スイッチング電源の出力電圧を制御するためのパワーＭＯＳ（不図示）のゲートに印加されることとする。また、負荷駆動回路１０は、集積回路であることとする。また、負荷駆動回路１０に入力される入力電圧ＩＮは、論理レベルを示す信号であることとする。
【０００９】
出力制御回路２０は、入力電圧ＩＮの論理レベルに応じて、ＡＢ級出力回路２１の駆動電流の電流値を制御するための制御電圧Ｖ１と、ＡＢ級出力回路２１の出力電圧ＯＵＴを変化させるための制御電圧Ｖ２とを出力する回路である。出力制御回路２０は、抵抗３０,３１、電流源３２,３３、コンデンサ３４、ＮＰＮトランジスタＱ１〜Ｑ４、及びＰＮＰトランジスタＱ５〜Ｑ７を含んで構成される。
【００１０】
電流源３２及びＮＰＮトランジスタＱ１はインバータを構成することから、抵抗３０の一端に印加される入力電圧ＩＮがＨレベルとなると、ＮＰＮトランジスタＱ１のコレクタ電極の電圧は、Ｌレベルとなる。一方、入力電圧ＩＮがＬレベルとなると、ＮＰＮトランジスタＱ１のコレクタ電極の電圧は、Ｈレベルとなる。なお、ＮＰＮトランジスタＱ１のコレクタ電極の電圧を制御電圧Ｖ２とする。
【００１１】
ＰＮＰトランジスタＱ５,Ｑ６は、カレントミラー回路を構成する。本実施形態では、ＰＮＰトランジスタＱ５,Ｑ６のサイズは同じであることとする。したがって、ＰＮＰトランジスタＱ６は、電流源３３と同じ電流値の電流をコレクタ電流として出力する。なお、本実施形態では、電流源３３の電流を電流Ｉ１とするため、ＰＮＰトランジスタＱ６のコレクタ電流（定電流）も電流Ｉ１となる。
【００１２】
ＮＰＮトランジスタＱ３,Ｑ４は、カレントミラー回路を構成する。本実施形態では、ＮＰＮトランジスタＱ３,Ｑ４のサイズは同じであることとする。また、ＮＰＮトランジスタＱ３,Ｑ４の夫々のエミッタ電極は、ＮＰＮトランジスタＱ２のコレクタ電極と接続され、ＮＰＮトランジスタＱ３,Ｑ４の夫々のベース電極は、コンデンサ３４の一端に接続される。ここで、抵抗３１、コンデンサ３４、及びＮＰＮトランジスタＱ２〜Ｑ４からなる回路の動作を説明する。まず、抵抗３１の一端に印加される入力電圧ＩＮがＬレベルとなると、ＮＰＮトランジスタＱ２はオフする。このため、ＮＰＮトランジスタＱ３,Ｑ４からなるカレントミラー回路には電流が流れず、ＰＮＰトランジスタＱ６からの電流Ｉ１は、コンデンサ３４に充電される。したがって、コンデンサ３４の充電電圧は、電源電圧ＶＤＤに近いレベル、具体的には、電源電圧ＶＤＤからＰＮＰトランジスタＱ６のベース−エミッタ間電圧だけ低いレベルまで上昇する。また、ＮＰＮトランジスタＱ３,Ｑ４の夫々のベース電極は、コンデンサ３４の一端に接続されていることから、ＮＰＮトランジスタＱ３,Ｑ４のベース電極の電圧も、電源電圧ＶＤＤに近いレベルまで上昇する。なお、以下、本実施形態では、ＮＰＮトランジスタＱ３,Ｑ４の夫々のベース電極と、コンデンサ３４の一端とが接続されたノードの電圧を制御電圧Ｖｃｏｎｔ（制御信号）とする。
【００１３】
次に、抵抗３１の一端に印加される入力電圧ＩＮがＨレベルとなると、ＮＰＮトランジスタＱ２はオンする。ＮＰＮトランジスタＱ２がオンすると、ＮＰＮトランジスタＱ３,Ｑ４の夫々のエミッタ電極は、ＮＰＮトランジスタＱ２のオン抵抗を介してグランドＧＮＤに接続される。したがって、入力電圧ＩＮがＨレベルとなると、コンデンサ３４の放電が開始されることとなる。コンデンサ３４の放電が開始されると、制御電圧Ｖｃｏｎｔは、電源電圧ＶＤＤに近いレベルから低下する。そして、最終的に制御電圧Ｖｃｏｎｔは、電流Ｉ１に基づいて定まる電圧、すなわち、ダイオード接続されたＮＰＮトランジスタＱ３に電流Ｉ１が供給される際のＮＰＮトランジスタＱ３のベース電極の電圧まで低下することとなる。したがって、ＮＰＮトランジスタＱ４のコレクタ電流は、ＮＰＮトランジスタＱ２がオフからオンに変化すると、まず生成が停止された状態から、制御電圧Ｖｃｏｎｔに応じたレベルの電流値まで上昇する。そして、ＮＰＮトランジスタＱ４のコレクタ電流は、最終的に電流Ｉ１となるまで減少する。なお、本実施形態では、ＮＰＮトランジスタＱ４のコレクタ電流（バイアス電流）を電流Ｉ２とする。ＮＰＮトランジスタＱ４のコレクタ電流である電流Ｉ２は、ダイオード接続されたＰＮＰトランジスタＱ７のシンク電流となることから、ＰＮＰトランジスタＱ７のベース電極の電圧である制御電圧Ｖ１は、電流Ｉ２に応じて変化することとなる。なお、本実施形態における、ＮＰＮトランジスタＱ２,Ｑ４、ＰＮＰトランジスタＱ７が本発明のバイアス電流回路に相当し、ＮＰＮトランジスタＱ２,Ｑ３、ＰＮＰトランジスタＱ６が本発明の制御回路に相当する。また、ＰＮＰトランジスタＱ６が本発明の定電流回路に相当し、ＮＰＮトランジスタＱ２,Ｑ３が本発明の制御信号出力回路に相当する。
【００１４】
ＡＢ級出力回路２１（駆動回路）は、制御電圧Ｖ２がＬレベルとなると、制御電圧Ｖ１のレベルに応じた立ち上がり時間で出力電圧ＯＵＴをＨレベルとし、制御電圧Ｖ２がＨレベルとなると、出力電圧ＯＵＴをＬレベルとする回路である。ＡＢ級出力回路２１は、抵抗４０〜４３、ＮＰＮトランジスタＱ１０〜Ｑ１５、及びＰＮＰトランジスタＱ１６,Ｑ１７を含んで構成される。なお、本実施形態では、ＮＰＮトランジスタＱ１４,１５の夫々は、負荷を直接駆動するトランジスタであるため、サイズが大きいトランジスタであることとする。
【００１５】
ＰＮＰトランジスタＱ７,Ｑ１６は、カレントミラー回路を構成する。また、本実施形態において、ＰＮＰトランジスタＱ７,Ｑ１６は同じサイズのトランジスタであることとするため、ＰＮＰトランジスタＱ１６のコレクタ電流は電流Ｉ２となる。
【００１６】
ＮＰＮトランジスタＱ１３は、ＰＮＰトランジスタＱ１６からの電流Ｉ２に応じて、サイズの大きいＮＰＮトランジスタＱ１５を駆動するためのトランジスタである。具体的には、ＮＰＮトランジスタＱ１３のベース電極に電流Ｉ２が供給されると、ＮＰＮトランジスタＱ１３は電流Ｉ２を増幅して、ＮＰＮトランジスタＱ１５に出力する。したがって、ＮＰＮトランジスタＱ１５は、電流Ｉ２の電流値に応じた時間でオンすることとなる。
【００１７】
ＮＰＮトランジスタＱ１０は、制御電圧Ｖ２のレベルに応じて、電流Ｉ２をＮＰＮトランジスタＱ１３に供給する否かを制御するとともに、ＰＮＰトランジスタＱ１７の導通状態を制御するトランジスタである。
【００１８】
ＰＮＰトランジスタＱ１７は、ＮＰＮトランジスタＱ１０の導通状態に応じて、サイズの大きいＮＰＮトランジスタＱ１４を駆動するためのトランジスタである。具体的には、ＮＰＮトランジスタＱ１０がオンしている場合、ＰＮＰトランジスタＱ１７はオンする。そして、ＰＮＰトランジスタＱ１７は、出力電圧ＯＵＴが印加されている負荷からのシンク電流を増幅してＮＰＮトランジスタＱ１４に供給する。その結果、ＮＰＮトランジスタＱ１４は、負荷からのシンク電流に応じた時間でオンすることとなる。一方、ＮＰＮトランジスタＱ１０がオフしている場合は、ＰＮＰトランジスタＱ１７はオフするため、ＮＰＮトランジスタＱ１４もオフする。なお、抵抗４０,４１の夫々は、例えば、負荷駆動回路１０を起動または停止する際に、ＮＰＮトランジスタＱ１３,Ｑ１５のベース電極の電圧が不定になることを防ぐための抵抗である。同様に、抵抗４２,４３の夫々は、ＰＮＰトランジスタＱ１７、ＮＰＮトランジスタＱ１４のベース電極の電圧が不定になることを防ぐための抵抗である。また、ダイオード接続されたＮＰＮトランジスタＱ１１,１２は、ＮＰＮトランジスタＱ１０がオフからオンに変化した際に、ＮＰＮトランジスタＱ１３を短時間でオフするための素子である。具体的には、ＮＰＮトランジスタＱ１０がオンとなると、ＮＰＮトランジスタＱ１３のベース電極の電圧は、ダイオード接続されたＮＰＮトランジスタＱ１１,１２とＮＰＮトランジスタＱ１０のオン抵抗を解してグラントＧＮＤと接続されることとなる。このため、ダイオード接続されたＮＰＮトランジスタＱ１１,１２が無い場合よりも、ＮＰＮトランジスタＱ１３を早くオフすることができる。
【００１９】
ここで、ＡＢ級出力回路２１の動作について説明する。制御電圧Ｖ２がＬレベルの場合、ＮＰＮトランジスタＱ１０はオフするため、電流Ｉ２は、ＮＰＮトランジスタＱ１３に供給される。ＮＰＮトランジスタＱ１３は、電流Ｉ２を増幅して、ＮＰＮトランジスタＱ１５に供給することから、ＮＰＮトランジスタＱ１５は、電流Ｉ２の電流値に応じた時間でオンすることとなる。また、ＮＰＮトランジスタＱ１０がオフすると、ＰＮＰトランジスタＱ１７及びＮＰＮトランジスタＱ１４はオフする。したがって、出力電圧ＯＵＴは電流Ｉ２の電流値に応じた時間でＨレベルとなる。
【００２０】
一方、制御電圧Ｖ２がＨレベルの場合、ＮＰＮトランジスタＱ１０がオンするため、電流Ｉ２は、ダイオード接続されたＮＰＮトランジスタＱ１１,１２を介して、グランドＧＮＤに流れる。その結果、前述の動作とは逆に、ＮＰＮトランジスタＱ１３,Ｑ１５はオフする。また、ＰＮＰトランジスタＱ１７、ＮＰＮトランジスタＱ１４はオンする。したがって、出力電圧ＯＵＴはＬレベルとなる。
【００２１】
ここで、図２を参照しつつ、負荷駆動回路１０の動作を説明する。本実施形態では、時刻Ｔ０に負荷駆動回路１０が起動され、時刻Ｔ１にＨレベルとなる方形波が入力電圧ＩＮとして入力されることとする。また、時刻Ｔ１までは、入力電圧ＩＮはＬレベルであることとし、電流Ｉ１を、例えば２μＡとする。まず、時刻Ｔ０に負荷駆動回路１０が起動されると、電流源３２,３３が電流の生成を開始する。入力電圧ＩＮはＬレベルであるため、ＮＰＮトランジスタＱ２はオフし、コンデンサ３４は、ＰＮＰトランジスタＱ６から出力される２μＡの電流で充電される。また、ＰＮＰトランジスタＱ７及びＰＮＰトランジスタＱ１６の電流Ｉ２はゼロとなる。さらに、制御電圧Ｖ２はＨレベルとなるため、ＡＢ級出力回路２１の出力電圧ＯＵＴはＬレベルとなる。
【００２２】
つぎに、時刻Ｔ１となると、入力電圧ＩＮのレベルはＨレベルとなるため、ＮＰＮトランジスタＱ２がオンし、コンデンサ３４の放電が開始される。なお、時刻Ｔ０から時刻Ｔ１までの間に、コンデンサ３４は充電されるため、制御電圧Ｖｃｏｎｔは、電源電圧ＶＤＤに近いレベルまで上昇している。したがって、時刻Ｔ１において、ＮＰＮトランジスタＱ２がオンすると、ＮＰＮトランジスタＱ４には、高いレベルの制御電圧Ｖｃｏｎｔに応じた電流Ｉ２が流れることとなる。本実施形態では、時刻Ｔ１における電流Ｉ２を、例えば１００μＡであることとする。前述のように、ＰＮＰトランジスタＱ７,Ｑ１６はカレントミラー回路を構成するため、ＰＮＰトランジスタＱ１６のコレクタ電流Ｉ２も同様に変化する。したがって、ＰＮＰトランジスタＱ１６は、入力電圧ＩＮのレベルがＨレベルとなると、まず１００μＡの電流をＮＰＮトランジスタＱ１３に供給する。ＮＰＮトランジスタＱ１３は、１００μＡの電流を増幅してＮＰＮトランジスタＱ１５に出力することから、寄生容量の大きいＮＰＮトランジスタＱ１５であっても、短時間でオンすることが可能となる。その結果、出力電圧ＯＵＴも短時間でＨレベルとなる。
【００２３】
また、前述のように、制御電圧Ｖｃｏｎｔのレベルは、ダイオード接続されたＮＰＮトランジスタＱ３に、電流Ｉ１の２μＡが供給されることにより決定される電圧まで低下する。ＮＰＮトランジスタＱ３,Ｑ４は、電流比が１対１のカレントミラー回路として動作するため、結果的に電流Ｉ２は、２μＡまで低下することとなる。そして、時刻Ｔ２に入力電圧ＩＮがＬレベルとなると、前述した時刻Ｔ０の場合と同様に、電流Ｉ２はゼロとなり、出力電圧ＯＵＴはＬレベルとなる。なお、時刻Ｔ２以降は、入力電圧ＩＮのレベルに応じて前述の動作が繰り替えされることとなる。
【００２４】
以上に説明した構成からなる本実施形態の負荷駆動回路１０においては、入力電圧ＩＮがＨレベルとなると、ＮＰＮトランジスタＱ２,Ｑ３が制御電圧Ｖｃｏｎｔを制御し、ＮＰＮトランジスタＱ４のコレクタ電流である電流Ｉ２をゼロから１００μＡに増加させている。また、ＰＮＰトランジスタＱ１６にも電流Ｉ２が流れることから、電流Ｉ２は、ＮＰＮトランジスタＱ１３で増幅された後に、ＮＰＮトランジスタＱ１５に供給される。したがって、寄生容量の大きいＮＰＮトランジスタＱ１５であっても、入力電圧ＩＮがＨレベルとなると、ＮＰＮトランジスタＱ１５は１００μＡに応じた電流で駆動されるため、短時間でオンすることとなる。その結果、ＡＢ級出力回路２１の出力電圧ＯＵＴを、短時間で立ち上げることが可能となる。また、本実施形態では、ＮＰＮトランジスタＱ４のコレクタ電流である電流Ｉ２の電流値を１００μＡに増加させた後、電流Ｉ１の電流値である２μＡまで低下させている。したがって、例えば、入力電圧ＩＮがＨとなる期間に電流Ｉ２を常に１００μＡとする場合と比較すると、消費電流を低減しつつ、同じ立ち上がり時間で出力電圧ＯＵＴを変化させることが可能である。
【００２５】
また、本実施形態の負荷駆動回路１０は、入力電圧ＩＮがＬレベルの場合、ＮＰＮトランジスタＱ１０をオンすることにより、負荷からのシンク電流でＰＮＰトランジスタＱ１７をオンしている。したがって、出力制御回路２０がＡＢ級出力回路２１に電流Ｉ２を供給する必要はないため、電流Ｉ２の生成を停止することができ、消費電流の削減が可能である。
【００２６】
また、本実施形態では、入力電圧ＩＮがＬレベルの間に、電流Ｉ１でコンデンサ３４を充電することにより、制御電圧Ｖｃｏｎｔを電源電圧ＶＤＤに近いレベルとしている。そして、入力電圧ＩＮがＨレベルとなると、制御電圧Ｖｃｏｎｔを電源電圧ＶＤＤに近いレベルから、電流Ｉ１に基づいて定まる電圧へと低下させている。このように本実施形態では、コンデンサ３４を充放電することにより、制御電圧Ｖｃｏｎｔを変化させ、ＮＰＮトランジスタＱ４のコレクタ電流である電流Ｉ２を変化させている。ＮＰＮトランジスタＱ４のベース電極の電圧である制御電圧Ｖｃｏｎｔを変化させることは、例えば、２つの異なる電圧を生成する電圧生成回路（不図示）からの２つの電圧を、スイッチ（不図示）で切り替え、ＮＰＮトランジスタＱ４のベース電極に印加することも可能である。しかしながら、ＮＰＮトランジスタＱ４のベース電極に直接印加する電圧を切り替える場合は、切り替えるタイミングを生成する回路等を更に設けなければならい。したがって、本実施形態と、例えば、ＮＰＮトランジスタＱ４のベース電極に直接印加する電圧を切り替える場合を比較すると、回路規模を小さくすることが可能である。
【００２７】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００２８】
例えば、本実施形態では、コンデンサ３４は、集積回路である負荷駆動回路１０に含まれることとしたが、外付けであっても良い。
【００２９】
また、本実施形態では、ＡＢ級出力回路２１を用いることとしたが、例えばＢ級出力や、他の一般的な出力回路であっても良い。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態である負荷駆動回路１０の構成を示す図である。
【図２】負荷駆動回路１０の動作を説明するための図である。
【図３】一般的な負荷駆動回路１００の構成を示す図である。
【図４】負荷駆動回路１００の動作を説明するための図である。
【符号の説明】
【００３１】
１０  負荷駆動回路
２０  制御回路
２１  ＡＢ級出力回路
３０、３１、４０〜４２  抵抗
３２、３３  電流源
３４  コンデンサ
Ｑ１〜Ｑ４、Ｑ１０〜Ｑ１５  ＮＰＮトランジスタ
Ｑ５〜Ｑ７、Ｑ１６、Ｑ１７  ＰＮＰトランジスタ
【図１】
2010028392.tif 000003
【図２】
2010028392.tif 000004
【図３】
2010028392.tif 000005
【図４】
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