(57)【要約】【課題】  従来の転写技術には分離層での分離において効率が低く、コストがかかる。【解決手段】  分離層上に形成された半導体層を有する半導体基板を用意する工程と、前記分離層の端面が傾斜面又は曲面となるように、少なくとも前記半導体層を各領域毎に分離独立させる分離独立工程と、分離独立された複数の前記半導体層を、支持基板に貼り合わせることにより、貼り合わせ構造体を得る工程と、前記傾斜面又は前記曲面に露出する前記分離層の少なくとも一部を除去して、前記貼り合せ構造体を前記分離層に沿って分離することにより、前記半導体層が移設された支持基板を得る工程とを含む半導体装置の製造方法。【選択図】  図１
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【特許請求の範囲】
【請求項１】
分離層上に形成された半導体層を有する半導体基板を用意する工程と、
前記分離層の端面が傾斜面又は曲面となるように、少なくとも前記半導体層を各領域毎に分離独立させる分離独立工程と、
分離独立された複数の前記半導体層を、支持基板に貼り合わせることにより、貼り合わせ構造体を得る工程と、
前記傾斜面又は前記曲面に露出する前記分離層の少なくとも一部を除去して、前記貼り合せ構造体を前記分離層に沿って分離することにより、前記半導体層が移設された支持基板を得る工程と、
を含む半導体装置の製造方法。
【請求項２】
前記端面にある前記分離層の少なくとも一部を除去した後、加圧された流体を付与して、前記半導体層を前記半導体基板から剥離する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記支持基板を貫通する貫通溝を介して、エッチング液又は加圧された流体を付与して、前記半導体層を前記半導体基板から剥離する請求項１に記載の半導体装置の製造方法。
【請求項４】
前記支持基板に移設された前記半導体層を、更に別の基板に移設する工程を含む請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記半導体層には集積回路が作製されており、前記支持基板には前記集積回路よりチップサイズの大きな別の集積回路が作製されており、それら集積回路の接合パッド同士を接合する工程を含む請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記半導体層に作製された集積回路は、前記集積回路の接合パッドに接続された貫通電極を有する請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ、フラッシュメモリ等の半導体メモリや、ＣＰＵやＤＳＰ等の論理ＩＣに好適に用いられる半導体装置の製造方法に関する。特に集積回路（ＩＣ）が作製されたチップを複数積層してパッケージ化した、いわゆる３次元実装された半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ回路が作製された半導体層を、ハンドル基板に転写して３次元実装されたＩＣを製造する方法は、非特許文献１に記載されている。一例を挙げると、シリコンウエハの表面に多孔質シリコンからなる分離層を形成し、その上に単結晶シリコンからなる半導体層をエピタキシャル成長させ、その半導体層にＣＭＯＳ回路を作製する。
【０００３】
続いて、ＣＭＯＳ回路が作製された半導体層をハンドル基板に貼り合わせ、分離層において分離を行い、半導体層をハンドル基板に転写する。この工程を複数回繰り返すことにより、ＣＭＯＳ回路が作製された半導体層を複数、ハンドル基板上に、積層する。
【０００４】
特許文献１には、バックサイドリセスが形成させたハンドル基板に、トランジスタが作製された半導体層をポリマーフィルムを介して接着し、当該半導体層をハンドル基板に転写するプロセスが記載されている。そして、このプロセスを繰り返して積層されたトランジスタを得ている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６６３８８３５号明細書
【非特許文献】
【０００６】
【非特許文献１】Ｐｒｏｃｅｅｄｉｎｇ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｗａｓｈｉｎｇｔｏｎ  ＤＣ，ＵＳＡ，Ｄｅｃ．２００５，Ｈｉｒｏｙｕｋｉ  Ｓａｎｄａ  ｅｔ  ａｌ．「Ｆａｂｒｉｃａｔｉｏｎ  ａｎｄ  Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｏｆ  ＣＭＯＳＦＥＴｓ  ｏｎ  Ｐｏｒｏｕｓ  Ｓｉｌｉｃｏｎ  ｆｏｒ  Ｎｏｖｅｌ  Ｄｅｖｉｃｅ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ」
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の転写技術には未だに改善の余地があり、特にチップサイズの大きな集積回路チップ上に、チップサイズの小さな集積回路チップ或いは機能素子を積層させた構造の半導体装置の製造方法の技術分野においては、転写技術の改善は重要である。
【０００８】
本発明は、このような背景技術に鑑みてなされたものであり、転写技術を改良し、低コストで３次元実装された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の骨子は、分離層２上に形成された半導体層３を有する半導体基板１を用意する工程と、前記分離層の端面１１２が傾斜面又は曲面となるように、少なくとも前記半導体層を各領域毎に分離独立させる分離独立工程と、分離独立された複数の前記半導体層を、支持基板１１１に貼り合わせ貼り合わせ構造体を得る工程と、前記傾斜面又は前記曲面に露出する前記分離層の少なくとも一部を除去して、前記貼り合せ構造体を前記分離層に沿って分離することにより、前記半導体層が移設された支持基板を得る工程と、を含む半導体装置の製造方法である。
【発明の効果】
【００１０】
本発明によれば、共通の支持基板に、複数の半導体層と複数の分離層と少なくとも１つの半導体基板が貼り合わされて作製された貼り合わせ構造体を、各分離層において、順次または同時に効率よく分離することができる。こうして、低コストで３次元実装された半導体装置を製造できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態による半導体装置の製造方法を説明するための模式的断面図である。
【図２】別の実施形態による半導体装置の製造方法を説明する為の模式的断面図である。
【図３】積層チップの模式的断面図である。
【発明を実施するための形態】
【００１２】
まず、図１を参照して、本発明の半導体装置の製造方法に用いられる分離独立方法とその後の貼り合わせ工程を説明する。
【００１３】
第１の基板については後述するものとし、第２の半導体基板１の表面には、分離層２と、転写される半導体層３とが形成される。半導体層３としては、単結晶半導体が好ましく用いられ、必要に応じて、第１の半導体基板と同様に半導体層３に、第２の集積回路７と、接合パッド６とが作製される。
【００１４】
第２の集積回路７が作製された半導体層３を有する半導体基板１に、ダイとなる島状領域の少なくとも１側面（端面）１１２が傾斜するように溝を形成する分離独立工程を施す。具体的には、ダイシングブレードを、半導体層３の表面側から、切断すべき基板の表面に対して４５度乃至８０度程度に斜めに配置し、半導体層を削りながらカットする。傾斜の向きは、貼り合わせ面側に向かって小さくなる向きでも大きくなる向きでもよい。また、全て同じ傾斜（同じ向き）でダイシングしても良い。全てを同じ傾斜でダイシングすることにより、無駄領域を最小限に抑えられる。
【００１５】
支持基板１１１は、後に半導体層３が一時的に転写される支持基板であり、シリコンウエハ、ガラス、樹脂フィルム、金属フィルムなどであり得る。
【００１６】
基板１１は、後に半導体層３が永久的に転写される半導体基板であり、シリコンウエハ、ガラス、樹脂フィルム、金属フィルムなどであり得る。好ましくは、基板１１として第１の半導体基板を用意し、その半導体基板１１の表面側に第１の集積回路１７を周知の半導体製造プロセスにより作製する。ここでは、ＭＯＳトランジスタ一などの機能素子を作製した後、絶縁層の成膜とエッチング、配線となる金属層の成膜とＣＭＰにより、配線パターンを形成しておく。そして、外部と電気的の接続を得るための接合パッド１６を最表面に形成する。こうして、第１の集積回路１７を作製しておく。  図１（ａ）に示すように、傾斜した端面１１２を有する集積回路チップの島状領域を半導体層３が内側になるように、支持基板１１１の表面と貼り合わせる。この時、必要に応じて、接着剤を介して、半導体層３の表面側と基板１１１の表面側とを貼り合わせることも好ましいものである。分離独立工程は、貼り合わせ面側に向かってチップサイズが小さくなるように半導体層を有する半導体基板に溝を形成する。半導体基板の少なくとも一部と分離層と半導体層からなるダイシング端面を傾斜させるように溝を形成すると良い。
【００１７】
そして、半導体基板１に、貼り合わせ構造体を分離層２において分離するために、分離作用が生じる方向に力を加える。こうすると、分離層２に亀裂が生じ、半導体基板１が剥離し、集積回路が作製された半導体層３が支持基板１１１側に残る。
【００１８】
ここで、分離層２にシリコンなどの多孔質体からなる層を用いた場合には、陽極化成により形成された細孔が傾斜面に開口を持つので、この開口からエッチング液が多孔質体内に浸透し選択的にエッチングが進行する。こうして、チップの傾斜した端面１１２においては、分離層となる多孔質体が一部除去され凹部が形成されるので、そこに加圧された流体を付与すると流体の楔作用で、多孔質層内に多孔質層に沿って亀裂が生じ半導体基板１と半導体層３とが分離される。この際、チップを飛散させないためにパネルを接着したり、チップの形状に合わせたくぼみを形成したパネルを押し当てる等のチップ保持板を用いることが効果的である。水流を阻害しないようメッシュ状のチップ保持板であるとなお良い。
【００１９】
また、分離層が異なる孔密度を持つ複数の多孔質層からなる場合は、加圧された流体を付与すると、異なる孔密度の境界面で分離される。分離された半導体チップの裏面と基板表面には、夫々、多孔度の異なる多孔質層が残存し、それが保護層となって、流体分離中にクラックが素子、回路内へ進行、伝播するのを阻止することが可能となる。
【００２０】
シリコンなどの多孔質体は陽極化成によって、ウエハ全面に表面に垂直方向に電流を化成溶液中で流すことにより形成される。陽極化成を行う際には、Ｐ＋型又はＮ＋型の基板を用いるか、少なくとも陽極化成する領域がＰ＋型又はＮ＋型となるようにＰ型又はＮ型の不純物をドープしておくことが好ましい。本発明においては特にＰ＋型の基板を用いるか、少なくとも陽極化成する領域がＰ＋型となるようにＰ型の不純物をドープしておくことが好ましい。また、上記Ｐ＋型又はＮ＋型の領域抵抗率を調整して導電性を高め、必要に応じて多孔質層の一部を残存させて、チップ化した際に電磁波等のノイズに対するシールドとして機能させることもできる。その孔は表面から先端まで連続に連結され、その形成方向は電流の流通方向を一致する。即ち、多孔質層の孔はウエハ表面に垂直の方向に成長するため、細孔の成長方向には、著しいエッチング速度の増速現象が観察され、その加速されたエッチング速度はＨＦ溶液を用いると孔の無い結晶シリコンに対して、十万倍に達することが、発明者等によって発見されている。
【００２１】
しかしながら、孔に垂直方向、即ち、ウエハの端面への方向には、孔壁が存在し、その孔壁は結晶シリコンで形成されているため、殆どエッチングが進行しない。つまり、このエッチング速度の著しい異方性は、分離層の端面を傾斜して一部の多孔質層の孔の先端を傾斜面に露出させることにより極めて重要な役割を果たす。流体を複数の多孔質層界面へ導入するためには、接着層に接合する界面を分離することを避け、そのトリガーを与える、導入空隙を形成することが最も効果的であることを見出した。よって、この流体の初期導入のための空隙形成に、傾斜面への多孔質層の選択的エッチングが有効である。
【００２２】
或いは、流体を用いなくとも傾斜面１１２にある多孔質体からなる分離層を横方向に選択的にエッチングして半導体層３と基板１とを分離してもよい。
【００２３】
以下、実施形態を参照して本発明の半導体装置の製造方法について説明する。
【００２４】
（実施形態１）
第１の半導体基板１１としてバルクシリコンウエハ、エピタキシャルシリコンウエハのような半導体基板を用意する。そして、図１（ａ）の符号１０に示すように周知の製造プロセスにより半導体基板１１の表面側に、複数の第１の集積回路１７を作製する。ここで云う、第１の集積回路とは、後にチップ（ダイ）となる一つの集積回路部分である。例えば、ＣＰＵやＤＳＰなどの論理ＩＣである。
【００２５】
一方、図１（ａ）の符号１００に示すように、第２の半導体基板として、バルクシリコンウエハのような第２の半導体基板１に多孔質シリコンのような分離層２を形成し、分離層２上に複数、好ましくは３つ以上の第２の集積回路７を作製したウエハを用意する。ここで云う第２の集積回路とは、ＤＲＡＭやフラッシュメモリなどの半導体メモリであり得る。半導体メモリであれば、第２の集積回路は、多数のメモリセルと、メモリセルを選択する選択回路、メモリセルから信号を読み出したり、メモリセルに信号を書き込むための信号処理回路等を含む。
【００２６】
また、ＭＯＳトランジスタのような能動素子及び多数のＭＯＳトランジスタを接続する多層配線を形成した後、半導体層にスルーホールやビアホールと呼ばれる貫通孔を形成する。その貫通孔の内壁表面に絶縁膜を形成して絶縁性内壁表面とし、貫通孔内に導電体を充填して、貫通電極を形成する（スルーシリコンビア技術）。この時、エッチング時間を調整して、溝の深さＤｔを半導体層３の厚さｔ３よりも小さくする。Ｄｔ＜ｔ３、つまり、溝４内の導電層の底が分離層２に到達しない程度に浅く形成する。半導体層３の厚さｔ３は１．０μｍ以上２０μｍ以下、より好ましくは１．０μｍ以上１０μｍ以下の範囲から選択しうる。例えば、ＣＭＯＳ回路を作製する場合には、１．０μｍ以上、２．０μｍ以下であり、メモリ構造を作製する場合には、種々の記憶電荷を保持する容量によって異なるが、１．０μｍ以上、１０．０μｍ以下である。穴又は溝の深さＤｔは、半導体層３の厚さの半分以上であって、溝の下方に半導体層３の２０分の１以下厚さの残留部を残すことが好ましいものである。つまり、ｔ３／２≦Ｄｔ＜ｔ３／２０×１を満足するように設計するとよい。導電体としては、スズ（Ｓｎ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、金（Ａｕ）及びアルミニウム（Ａｌ）のうちのいずれか一つ、またはこれらのうちの少なくとも一つ以上で作製された合金で形成すると良い。
【００２７】
その後、はんだや金からなる接合パッドを形成する。こうして、図１（ａ）に示す構造体１００が得られる。図では判りやすいように、貫通電極や接合パッドの位置を集積回路のチップの内側に描いているが、通常、貫通電極や接合パッドは、集積回路のチップの周辺部分に複数設けられる。本発明において貫通電極とは、各チップの集積回路の配線と接続されており、チップ同士を積層した場合は、配線と電気的に接続できる機能を有するものを示す。具体的には、電源供給ライン、入出力ライン、クロック信号ライン、グランドラインになり得る。
【００２８】
そして、ダイシングソーを用いて隣接する集積回路７の間に溝９を形成するダイシングにより、各集積回路チップの島状領域毎に分離独立させる。この時、ダイシングブレードを半導体層の表面、つまり半導体基板の表面に対して斜めに傾斜させた姿勢でダイシングを行う。こうして、第２の集積回路のチップサイズ対応したダイであって、端面１１２が傾斜したダイを複数得ることができる。また、分離層２の端面は、曲面であってもよい。
【００２９】
一方、支持基板１１１の表面に接着材を付与しておき、支持基板１１１と島状の半導体層３の接合パッド６側を、向かい合わせにする。そして、間に接着剤を介在させて、半導体層３と支持基板１１１とを接着する。
【００３０】
本発明において用いることができる好ましい接着剤としては、低粘度、低不純物、高耐候性、低脱ガス、低収縮性、１６０℃における耐熱性、高接着力、低熱膨張率、高熱伝導率、高体積抵抗率を満たす接着剤を選択することが好ましい。これらの条件を満たす接着剤としては、例えば、アクリル系、メタクリル系（アクリレート系）、エポキシ系（酸無水物硬化剤）、ポリイミド系、ポリイミドアミド系（ポロイミド＝ナイロン変性系）の接着剤を挙げることができる。そしてこれらの接着剤を接合表面（基板又はチップ表面）に塗布し、一定のタック性を残した状態で乾燥した後、所定の荷重をかけて、所定の温度で熱処理を行う。また、接着剤の代わりまたは接着剤に加えて、接着剤として機能するフィルム（ホットメルトシート）を用いて接着することも可能である。本発明においては例えば日立化成工業株式会社製のダイボンディングフィルム、ＦＨシリーズ、ＤＦシリーズ、ＨＳシリーズ、アンダーフィル用フイルム、ＵＦシリーズ等を使用することができる。
【００３１】
また、貼りあわせの接着剤と導通の両方を兼ねるものとして、厚さ方向に対しては電気的に短絡して、横方向に対しては隣接する接合パッド間を絶縁する異方性導電フィルムやペーストを用いてもよい。
【００３２】
２つの基板１、１１１が接合された構造体の側面、具体的には第１の半導体基板と分離層と半導体層とからなる島状領域の傾斜した側面１１２において、分離層の露出部を部分的に除去する。
【００３３】
続いて、エッチング液又は研磨粒子を含まない高圧の水流を吹き付ける。そして、分離層２において、半導体層３を第２の半導体基板１から剥離する。こうして、半導体基板１が除去され、集積回路７が作製された半導体層３が、半導体基板１から支持基板１１１上に転写される。
【００３４】
分離方法は、上述したようないわゆるウォータージェット法に限らず、窒素等の高圧ガスを吹き付けるガスジェット法でもよく、要するに楔の作用をもつ流体を吹き付ければよい。或いは、金属などの固体からなる楔を２枚の半導体基板間に打ち込んで機械的に分離してもよい。図に示すようにダイの端面は傾斜面になっているので、分離層としてシリコンの多孔質体を用いる場合には、分離層の露出した側面には多数の開口が存在するため、エッチングが選択的に進行する。半導体層と支持基板との間には窪み（凹部）が形成されている。よって、この部分に楔を挿入することにより、２枚の半導体基板が互いに離れるような方向の力ベクトルを加えれば、両者は機械的強度の低い分離層２において分離される。勿論、始めに、固体の楔で貼り合わせ構造体の分離を開始し、次いで、流体の楔で貼り合わせ構造体を完全に分離してもよい。
【００３５】
ここで、分離後の分離層２は、半導体基板１側、又は支持基板１１１上に移設された半導体層３側、或いは両者の側に残留し得る。特に、分離層として多孔質体の多孔度が異なる少なくとも２つの多孔質層の積層体を用いれば、多孔質層の界面に近い部分であって相対的に多孔度の高い多孔質層に亀裂が形成され、当該多孔質層の界面に沿って分離がなされる。これにより、残留多孔質層の厚さは、集積回路が作製される半導体基板表面部分の全体に亘って均一な厚さとなる。
【００３６】
エッチング液の例としては、フッ化水素と過酸化水素とを含む混合溶液、フッ化水素とフッ化アンモニウムと過酸化水素とを含む混合溶液が挙げられる。流体の楔作用を用いることなくエッチングのみで分離する手法を用いることもできる。この場合には、転写された半導体層３の露出面には多孔質体からなる分離層は殆ど残留しないこともありうる。
【００３７】
分離層２が残留する場合には、必要に応じて、上述した混合溶液を用いてエッチング等により残留分離層を除去し、半導体層の裏面を露出させる。そして、貫通電極が露出するまで、半導体層の裏面をエッチングし、貫通電極を露出させた後、はんだや金などにより接合パッドを形成する。
【００３８】
その後、支持基板１１１から更に半導体３を構造体１０上に移設する。図１（ｂ）に示すように、大小２つのチップサイズの集積回路７、１７が積層された積層チップが得られる。この方法では、一旦、支持基板１１１に移設された半導体層３が、更に構造体１０上に移設される。よって、小チップの裏面と大チップの表面側が向き合って接合され、それらの面における接合パッド同士が接合されている。また、半導体基板１１では、図に示すように隣接する領域にも同様の構造体が形成される。集積回路の積層数が２層でよい場合には、この構造体を垂直配置されたダイシングソーにより、隣接する集積回路間の領域に溝を形成して貼り合わせ構造体を切断し、各集積回路をチップ状に分離独立させるダイシングを行う。
【００３９】
こうして、少なくともチップサイズの小さい第１の集積回路７とチップサイズの大きい第２の集積回路１７とを有する積層チップ、即ち３次元実装された半導体装置が製造できる。
【００４０】
（実施形態２）
本実施形態は、第２の半導体基板１を共通とし、その基板上に形成された分離層２と分離層上の半導体層３とを含むチップ領域の端面を傾斜面１１２にする。そして、そこに露出する分離層３の露出部を部分的に除去した後、支持基板に形成された貫通溝１９から流体を吹き付けて分離を行う形態である。
【００４１】
図２（ａ）に示すように、分離層２と半導体層３とを形成した後、角度可変スピンドルモーター３１４によりダイシングブレード３１５を図中右方向に倒して溝を形成した後、図中左方向に倒して溝を形成することにより、傾斜面１１２を有する分離溝を形成する。この際、分離溝によって形成される端面は曲面であってもよい。
【００４２】
こうして、半導体層３と分離層２とを、各島状の領域毎に分離独立させる。図２（ｂ）に示すように、分離溝からエッチング液を導入し、傾斜面１１２に露出した分離層を部分的に除去する。エッチングは分離層を選択的にエッチングするため横方向に進行する。図２（ｃ）に示すように、半導体層３の表面に、間に熱エネルギーや光エネルギーにより剥離可能となる両面接着性シートを介して、支持基板１１と貼り合わせる。図２（ｄ）に示すように、支持基板１１に貫通溝１９を形成し、そこを介して加圧された流体を分離層の露出部分に向けて付与する。図２（ｅ）に示すように、流体の楔作用により、貼り合わせ構造体を分離層２において分離する。こうして、始め半導体基板１の表面に形成されていた半導体層は、支持基板１１側に転写される。
【００４３】
この後、支持基板に形成された分離溝１９を利用して支持基板をダイシングする。分離後に半導体層３に残留する分離層２は、必要に応じて、支持基板のダイシングの前又は後にエッチング等で除去することができる。
【００４４】
こうしてダイシングされた半導体層３を有する支持基板１１には、紫外線などのエネルギー照射により分離可能な接着シートが含まれているので、この支持基板１１に移設された半導体層３は、更に別の基板に移設可能である。
【００４５】
（実施形態３）
まず、前述した実施形態２において得られる図２（ｅ）の構造体と同じ構造体を、前述した図１（ｂ）の符号１０に示すような，集積回路が作製された半導体基板１１に更に移設することも可能である。
【００４６】
この後、金属や、セラミックスや、金属配線が作成された絶縁性シートなどからなる実装基板上にダイシングされた積層チップは、ダイボンディングされ、パッケージ化される。
【００４７】
いずれの図も、縦方向を拡大して描いているが、実際には厚さ（図中縦方向の長さ）より、チップサイズ（図中横方向の長さ）の方がかなり大きい。
【００４８】
以上の実施形態において、第１の半導体基板１１や、各半導体層３に作製される集積回路７、１７は、同一の回路でもよく、別の回路でもよい。より好ましくは集積回路１７を相対的に回路規模の大きな別の回路とする。集積回路７としては、ＤＲＡＭのような記憶保持動作が必要な半導体メモリや、フラッシュメモリと称されるＥＥＰＲＯＭ、ＭＲＡＭ等の不揮発性半導体メモリが好ましく用いられる。また、積層数も、図示した２層に限らす、８層以上、より好ましくは１２層以上であり得る。一方、集積回路１７は、集積回路７又は２７より回路規模の大きな上述した論理ＩＣであることが好ましいものである。
更に、半導体基板１１を薄層化することもできる。
【００４９】
（実施形態４）
図３は、本発明の半導体装置の製造方法により得られた積層チップの一部拡大図である。この実施形態では、上述した集積回路が作製された半導体層を３回以上、移設して積層チップを製造する。
【００５０】
図３は、そのうち、チップサイズの小さい３つの集積回路が積層された部分の断面を示している。図３の下方には、不図示のチップサイズの大きな集積回路チップがあり、それに図３に示す構造体が積層されたものが、本実施形態の積層チップである。
【００５１】
半導体メモリなどの小チップサイズの集積回路７が作製された半導体層３には、貫通電極４と接合パッドとしてのはんだバンプ８が形成されている。その上には、同じ半導体メモリからなる集積回路２７が作製された半導体層２３が積層され、半導体層２３には、貫通電極２４と接合パッドとしてのはんだバンプ２８が形成されている。
【００５２】
更にその上に、半導体メモリからなる集積回路３７が作製された半導体層３３が積層されている。貫通電極３４は、下方の貫通電極２４、４上に積層されるように配置され、互いに導通をとるように短絡している。それぞれの半導体層３、２３、３３の部分では、貫通孔内壁が絶縁膜で形成されているので、各半導体層と貫通孔内部でショートすることはない。一方、残留させた多孔質体からなる分離層３２は、高濃度のほう素を含むシリコンからなる低抵抗層であるため、分離層と貫通電極３４とを互いに短絡させることにより、分離層として用いた多孔質体からなる低抵抗層３２を、電気シールド層として利用することにより、積層チップの誤動作や静電破壊等を防止することができる。貫通電極３４とそれに繋がる貫通電極４、２４は、各半導体層のＰ型ボディ部分を相互に電気的に短絡させるボディコンタクトである。このボディコンタクトは、ｐＭＯＳトランジスタのＮ型半導体ウエルが形成されるところのＰ型のボディ部分（分離された半導体層の共通部分）を、不図示の配線層を通じて電気的に互いに短絡させるとともに、接地される。この多孔質体からなる層３２に代えて、高濃度ドープのＰ＋半導体層又は金属層を設けることもできる。
【符号の説明】
【００５３】
１  半導体基板
２  分離層
３  半導体層
１１１  支持基板
１１２  端面
【図１】
2010245287.tif 000003
【図２】
2010245287.tif 000004
【図３】
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