(57)【要約】【課題】ＳｉＧｅ混晶層を有する半導体装置において、高い高周波特性と安定した低いベースコンタクト抵抗とを得られるようにする。【解決手段】半導体装置は、Ｎ型のコレクタ層１ａと、コレクタ層１ａの上に形成され、Ｐ型ＳｉＧｅ層３ｂを含む真性ベース層となるＳｉＧｅエピ膜３と、ＳｉＧｅエピ膜３の周囲に形成され、Ｐ型の多結晶シリコン層及びＰ型の多結晶シリコンゲルマニウム層を含むベース引き出し電極４と、ＳｉＧｅエピ膜３の上部に形成されたＮ型のエミッタ層８とを有している。真性ベース層の上部には、Ｓｉ−Ｃａｐ層３ｃが形成されており、エミッタ層８は、Ｓｉ−Ｃａｐ層３ｃの上部に形成された上部エミッタ領域８ｂと、該上部エミッタ領域８ｂの下側に該上部エミッタ領域８ｂと接して形成された下部エミッタ領域８ａとにより構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体からなるコレクタ層と、
前記コレクタ層の上に形成され、第２導電型の単結晶シリコンゲルマニウム層を含む真性ベース層と、
前記真性ベース層の周囲に形成され、第２導電型の多結晶シリコン層及び第２導電型の多結晶シリコンゲルマニウム層を含むベース引き出し電極と、
前記真性ベース層の上部に形成された第１導電型のエミッタ層とを備え、
前記真性ベース層の上部には、シリコン層が形成されており、
前記エミッタ層は、前記シリコン層の上部に形成された上部エミッタ領域と、該上部エミッタ領域の下側に該上部エミッタ領域と接して形成された下部エミッタ領域とにより構成されていることを特徴とする半導体装置。
【請求項２】
前記コレクタ層は、前記エミッタ層の下方の領域に選択的に形成され、第１導電型で且つ深さ方向に不純物濃度が高くなるレトログレード領域を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリコン層は、ノンドープのエピタキシャル成長により形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記エミッタ層は、不純物濃度プロファイルが前記上部エミッタ領域と前記下部エミッタ領域とによって２つのピークを持つことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記シリコン層は、その膜厚が５０ｎｍ以上であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記シリコン層は、その膜厚が２００ｎｍ以下であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記ベース引き出し電極は、その膜厚が８０ｎｍ以上であることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記下部エミッタ領域は、不純物としてヒ素が導入され、前記上部エミッタ領域は、不純物としてリンが導入されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にベース層がエピタキシャル成長によって形成されたシリコンゲルマニウム（ＳｉＧｅ）へテロ接合を有する半導体装置に関する。
【背景技術】
【０００２】
シリコンバイポーラトランジスタは、微細加工技術及びセルフアライン技術の進展により高速化が図られており、より一層の高性能化を目指して、ベース層をエピタキシャル成長により形成するエピベース構造が注目されている。
【０００３】
特に近年、エピタキシャル成長により形成されたＳｉＧｅ混晶半導体をベース層に用いるＳｉＧｅヘテロ接合バイポーラトランジスタ（ＳｉＧｅ−ＨＴＢ）の研究及び開発が盛んに行われている。なかでも、シリコン層の上にＳｉエピタキシャル膜又はＳｉＧｅエピタキシャル膜を成長するだけでなく、酸化膜若しくは窒化膜等の絶縁膜の上にもＳｉ又はＳｉＧｅからなる多結晶膜を同時に成長させる非選択エピタキシャル成長技術が、トランジスタの高性能化を実現する技術として有望視されている。例えば、下記の特許文献１、特許文献２及び特許文献３には、ＳｉＧｅヘテロ接合バイポーラトランジスタ及びその製造方法が示されている。
【０００４】
図９及び図１０は、従来の非選択エピタキシャル成長技術を用いたバイポーラトランジスタの代表的な断面構造及び不純物濃度プロファイルを示している。
【０００５】
以下、図９及び図１０を用いて、非選択エピタキシャル成長技術によるバイポーラトランジスタの構成及びその製造方法を説明する。
【０００６】
まず、図９に示すように、Ｐ型シリコン（Ｓｉ）からなる半導体基板１１４の上部に形成された埋め込み層であるＮ＋型不純物層１１５の上にＮ−型エピタキシャル層であるコレクタ層１０１を形成する。続いて、浅い素子分離領域１０２及び深い素子分離領域１１６を選択的に形成する。
【０００７】
次に、化学的気相成長（ＣＶＤ）法により、素子分離領域１０２を含むコレクタ層１０１の上に第１のシリコン酸化膜１１８を堆積し、その後、堆積された第１のシリコン酸化膜１１８におけるベース形成領域の上側にベース開口部Ａを選択的に形成する。
【０００８】
次に、例えば電子線エピタキシ（ＭＢＥ）法等により、ベース開口部Ａから露出するコレクタ層１０１及び素子分離領域１０２の上に、ＳｉＧｅエピ膜１０３を形成する。ここで、ＳｉＧｅエピ膜１０３は、コレクタ層１０１側から順次形成された、ノンドープのＳｉバッファ層１０３ａ、Ｐ型ＳｉＧｅ層１０３ｂ及びノンドープのＳｉ−Ｃａｐ層１０３ｃからなる積層構造を持つ。また、図１０に示すように、Ｐ型ＳｉＧｅ層１０３ｂには、濃度が１×１０１８ｃｍ−３から５×１０１９ｃｍ−３程度のボロン（Ｂ）がドープされており、コレクタ層１０１側からＳｉ−Ｃａｐ層１０３ｃ側にＧｅ濃度が減少するＧｅ傾斜組成構造を採る。ここで、ノンドープのＳｉバッファ層１０３ａの膜厚は、例えば１０ｎｍである。また、Ｐ型ＳｉＧｅ層１０３ｂにおけるＧｅ濃度のピーク値は、例えば２０ａｔｏｍ％であり、その膜厚は例えば２０ｎｍである。また、ノンドープＳｉ−Ｃａｐ層１０３ｃの膜厚は、例えば２０ｎｍである。このとき、非選択エピタキシャル成長技術を用いることにより、コレクタ層１０１の上には単結晶のＳｉＧｅエピ膜１０３が成長し、一方、酸化シリコンからなる素子分離領域１０２の上には多結晶のベース引き出し電極１０４が成長する。
【０００９】
次に、ＳｉＧｅエピ膜１０３及びベース引き出し電極１０４の上の全面に第２のシリコン酸化膜１０５を堆積し、その後、堆積された第２のシリコン酸化膜１０５におけるエミッタ形成領域の上側にエミッタ開口部Ｂを選択的に形成する。
【００１０】
次に、エミッタ開口部Ｂを含む第２のシリコン酸化膜１０５の上にＮ型ポリシリコン膜を堆積し、Ｎ型ポリシリコン膜をパターニングして、エミッタ電極１０７を形成する。
【００１１】
次に、ベース引き出し電極１０４をパターニングし、続いて、急速熱処理（ＲＴＡ）等の熱処理を行って、エミッタ電極１０７に含まれるＮ型不純物をエミッタ開口部Ｂから真性ベース層となるＳｉＧｅエピ膜１０３に固相拡散させてエミッタ層１０８を形成し、エミッタ−ベース接合を形成する。このとき、図１０に示すように、エミッタ層１０８は、Ｓｉ−Ｃａｐ層１０３ｃとＰ型ＳｉＧｅ層１０３ｂとの界面において、Ｐ型ＳｉＧｅ層１０３ｂとのＰＮ接合が形成される。
【００１２】
その後は、エミッタ電極１０７及びベース引き出し電極１０４の各側面にサイドウォール１１０を形成し、続いて、ベース引き出し電極１０４及びエミッタ電極１０７の各上部にシリサイド層１０９を自己整合的に形成する。
【００１３】
次に、シリサイド層１０９が形成された半導体基板１１４の全面を覆うように層間絶縁膜１１１を堆積し、その後、エミッタ電極１０７及びベース引き出し電極１０４とそれぞれシリサイド層１０９を介して電気的に接続されるコンタクトプラグ１１２を形成する。その後は、層間絶縁膜１１１の上に、各コンタクトプラグ１１２と接続される金属配線１１３を形成して、図９に示すＳｉＧｅ−ＨＢＴを得る。
【００１４】
このように、非選択エピタキシャル成長技術を用いて形成されたＳｉＧｅ−ＨＢＴは、（１）ベース層として作用するＳｉＧｅエピ膜１０３と同時に形成された、素子分離領域１０２上の多結晶膜をベース引き出し電極１０４として用いることができるため、ＳｉＧｅエピ膜１０３とベース引き出し電極１０４との接触部におけるコンタクト抵抗を低減することができ、すなわちベース抵抗を低減できる。（２）ベース引き出し電極１０４及びエミッタ電極１０７の上部に自己整合的にシリサイド層１０９が形成されており、特に、ベース引き出し電極１０４の上部にシリサイド層１０９を形成することにより、ベースコンタクト抵抗を低減することができ、すなわちベース抵抗を低減できる、という利点がある。
【００１５】
このように、非選択エピタキシャル成長技術を用いて製造されたＳｉＧｅ−ＨＢＴは、ベース抵抗を低減することにより、高周波特性、特にトランジスタ特性の性能指標の１つである最大発振周波数ｆmaxを飛躍的に向上させることが可能となる。
【特許文献１】特開２００２−２８９８３４公報
【特許文献２】特開平０５−１７５２２２公報
【特許文献３】特開平０６−０６９４３４公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、前記従来の非選択エピタキシャル成長技術を用いるＳｉＧｅ−ＨＢＴは、以下のような問題がある。
【００１７】
非選択エピタキシャル成長技術によるＳｉＧｅ−ＨＢＴにおいては、ＳｉＧｅエピ膜１０３（ベース層）とベース引き出し電極１０４とは同時に（一体に）形成されるが、ＳｉＧｅエピ膜１０３の膜厚はデバイス設計から決定されるため、ＳｉＧｅエピ膜１０３及びベース引き出し電極１０４のうちベース引き出し電極１０４の膜厚のみを厚くすることは極めて困難である。特に、バイポーラトランジスタの動作を高速化するには、ベース層の薄膜化が有効である。従って、ベース層を薄くすればする程、ベース引き出し電極１０４の膜厚も薄くなってしまう。
【００１８】
一方、コバルト等のシリコンによるシリサイド反応は、シリコン中にコバルトが拡散してシリコンと反応することによりシリサイド層１０９が形成される。このため、安定したコンタクト抵抗を実現するには、シリサイド層１０９の形成に十分な厚さを持つシリコン多結晶層が必要となる。また、ＳｉＧｅ−ＨＢＴのベース引き出し電極１０４は、シリサイド層１０９の形成に必要なシリコン多結晶が十分に存在しない場合は、ＳｉＧｅエピ膜１０３にまでシリサイド反応が及んでしまい、ゲルマニウム（Ｇｅ）によってシリサイド反応が阻害されてしまう。これを回避するために、シリサイド層１０９自体を薄く形成した場合は、コンタクト抵抗にばらつきが生じる。
【００１９】
また、他の方法として、Ｓｉ−Ｃａｐ層１０３ｃを厚くするという方法がある。この方法は、Ｇｅによるシリサイド反応の阻害を避けながら、シリサイド層１０９の形成に十分なシリコンを供給することができるため、安定なコンタクト抵抗を実現することは可能である。
【００２０】
しかしながら、この場合、Ｓｉ−Ｃａｐ層１０３ｃを厚くしない従来の方法と同程度の小さいベース幅を実現するには、エミッタ電極１０７からの不純物拡散のためのＲＴＡを高温で行う必要がある。ところが、ＳｉＧｅエピ膜１０３は、コレクタ層１０１との界面に格子不整合による歪みが内在しており、ＲＴＡにより歪みが緩和することによる格子欠陥が発生してトランジスタ特性が劣化しまうことから、ＲＴＡを十分に高温化することができない。このため、Ｓｉ−Ｃａｐ層１０３ｃの厚膜化により、結果的にベース幅が大きくなってしまい、高周波特性を低下させてしまう。
【００２１】
以上説明したように、非選択エピタキシャル成長技術によりベース層及びベース引き出し電極を一体に形成する従来のＳｉＧｅ−ＨＢＴは、ベース層を厚くするとベースコンタクト抵抗は安定するものの高周波特性が劣化し、ベース層を薄くすると高周波特性は向上するもののベース引き出し電極の上に形成されるシリサイド層が安定せずベースコンタクト抵抗が不安定となり、従って、高い高周波特性と、ベースコンタクト抵抗の低減とを両立できないという問題がある。
【００２２】
本発明は、前記従来の問題を解決し、高い高周波特性と、安定した低いベースコンタクト抵抗とを両立できるようにすることを目的とする。
【課題を解決するための手段】
【００２３】
前記の目的を達成するため、本発明は、半導体装置を、ベース層の上部に形成されるシリコン層（Ｓｉ−Ｃａｐ層）の厚さを厚くすると共に該シリコン層に形成されるエミッタ層を２層に分けて形成する構成とする。
【００２４】
具体的に、本発明に係る半導体装置は、第１導電型の半導体からなるコレクタ層と、コレクタ層の上に形成され、第２導電型の単結晶シリコンゲルマニウム層を含む真性ベース層と、真性ベース層の周囲に形成され、第２導電型の多結晶シリコン層及び第２導電型の多結晶シリコンゲルマニウム層を含むベース引き出し電極と、真性ベース層の上部に形成された第１導電型のエミッタ層とを備え、真性ベース層の上部には、シリコン層が形成されており、エミッタ層はシリコン層の上部に形成された上部エミッタ領域と該上部エミッタ領域の下側に該上部エミッタ領域と接して形成された下部エミッタ領域とにより構成されていることを特徴とする。
【００２５】
本発明の半導体装置によると、エミッタ層はシリコン層の上部に形成された上部エミッタ領域と該上部エミッタ領域の下側に該上部エミッタ領域と接して形成された下部エミッタ領域とにより構成されているため、シリコン層を厚く形成したとしても、熱処理量を増大させることなくベース幅を従来と同等の寸法に維持することができる。これにより、高い高周波特性を実現しながら、ベース引き出し電極の上に安定したシリサイド層が形成できるため、ベースコンタクト抵抗を確実に低減することができる。
【００２６】
本発明の半導体装置において、コレクタ層は、エミッタ層の下方の領域に選択的に形成され、第１導電型で且つ深さ方向に不純物濃度が高くなるレトログレード領域を有していることが好ましい。
【００２７】
本発明の半導体装置において、シリコン層はノンドープのエピタキシャル成長により形成されていることが好ましい。
【００２８】
本発明の半導体装置において、エミッタ層は不純物濃度プロファイルが上部エミッタ領域と下部エミッタ領域とによって２つのピークを持つことが好ましい。
【００２９】
本発明の半導体装置において、シリコン層は、その膜厚が５０ｎｍ以上であることが好ましい。
【００３０】
また、本発明の半導体装置において、シリコン層はその膜厚が２００ｎｍ以下であることが好ましい。
【００３１】
本発明の半導体装置において、ベース引き出し電極はその膜厚が８０ｎｍ以上であることが好ましい。
【００３２】
本発明の半導体装置において、下部エミッタ領域は、不純物としてヒ素が導入され、上部エミッタ領域は、不純物としてリンが導入されていることが好ましい。
【発明の効果】
【００３３】
本発明に係る半導体装置は、エミッタ層を２層構造としたことにより高い高周波特性を実現しながら、ベース引き出し電極に安定したシリサイド層を形成できるため、ベースコンタクト抵抗を安定化することができる。
【発明を実施するための最良の形態】
【００３４】
（第１の実施形態）
本発明の第１の実施形態について図面を用いて説明する。
【００３５】
本発明の第１の実施形態に係る半導体装置は、真性ベース層を構成するＳｉ−Ｃａｐ層の厚さを比較的大きくし、且つ、真性ベース層の内部に形成されるエミッタ層をイオン注入による深い接合部を持つ下部エミッタ領域とエミッタ電極からの不純物拡散（固相拡散）による浅い接合部を持つ上部エミッタ領域とによって構成することを特徴とする。
【００３６】
図１は本発明の第１の実施形態に係る半導体装置であって、ＳｉＧｅヘテロ接合バイポーラトランジスタ（ＳｉＧｅ−ＨＴＢ）の断面構成を示している。
【００３７】
図１に示すように、Ｐ型シリコン（Ｓｉ）からなる半導体基板１４の上部には、厚さが５００ｎｍ程度の埋め込み層であるＮ＋型不純物層１５が形成されており、該Ｎ＋型不純物層１５の上には、厚さが４００ｎｍ程度のＮ−型エピタキシャル層１が形成されている。
【００３８】
Ｎ−型エピタキシャル層１には、トランジスタ形成領域を規制し、該Ｎ−型エピタキシャル層１及びその下のＮ＋型不純物層１５を貫通する第１の素子分離領域（ディープトレンチ）１６が形成されてる。また、Ｎ−型エピタキシャル層１の上部には、該Ｎ−型エピタキシャル層１にコレクタ層１ａ及びＮ＋型のコレクタウォール層１７との領域を規制する第２の素子分離領域（シャロウトレンチ）２が形成されている。
【００３９】
コレクタ層１ａの上には、真性ベース層となり且つ単結晶からなるＳｉＧｅエピ膜３が形成されている。
【００４０】
ＳｉＧｅエピ膜３は、コレクタ層１ａ側から順次結晶成長した、ノンドープのＳｉバッファ層３ａ、Ｐ型ＳｉＧｅ層３ｂ及びノンドープのＳｉ−Ｃａｐ層３ｃからなる積層構造を持つ。Ｐ型ＳｉＧｅ層３ｂは、濃度が１×１０１８ｃｍ−３から５×１０１９ｃｍ−３程度のボロン（Ｂ）がドープされており、図２の不純物濃度プロファイルに示すように、コレクタ層１ａ側からＳｉ−Ｃａｐ層３ｃ側にＧｅ濃度が減少するＧｅ傾斜組成構造を採る。
【００４１】
Ｓｉバッファ層３ａ、Ｐ型ＳｉＧｅ層３ｂ及びＳｉ−Ｃａｐ層３ｃの各膜厚及びＰ型ＳｉＧｅ層３ｂの不純物濃度は、トランジスタに要求される使用電圧及び使用周波数によって決定され、Ｓｉバッファ層３ａの膜厚は例えば１０ｎｍであり、Ｐ型ＳｉＧｅ層３ｂのＧｅ濃度のピーク値は、例えば２０ａｔｏｍ％であり、その膜厚は例えば２０ｎｍであり、そのＰ型不純物濃度は例えば１×１０１９ｃｍ−３である。また、Ｓｉ−Ｃａｐ層３ｃの膜厚は、例えば７０ｎｍである。
【００４２】
ＳｉＧｅエピ膜３の上には、エミッタ開口部Ｂを有する第２のシリコン酸化膜５を介在させ、且つＮ型不純物であるリン（Ｐ）がドープされたＮ型ポリシリコンからなるエミッタ電極７が形成されている。
【００４３】
第１の実施形態の特徴として、ＳｉＧｅエピ膜３のＳｉ−Ｃａｐ層３ｃにおけるエミッタ開口部Ｂの下側の領域にはＮ型不純物であるリン（Ｐ）又はヒ素（Ａｓ）がイオン注入されてなる下部エミッタ領域８ａがＰ型ＳｉＧｅ層３ｂと接するように形成され、下部エミッタ領域８ａの上には、該下部エミッタ領域８ａと接し、且つ、エミッタ電極７にドープされたリン（Ｐ）が固相拡散された上部エミッタ領域８ｂが形成されている。従って、本実施形態においては、Ｐ型ＳｉＧｅ層３ｂと接する下部エミッタ領域８ａとエミッタ電極７と接する上部エミッタ領域８ｂとからエミッタ層８が形成されている。
【００４４】
ＳｉＧｅエピ膜３の周囲には、該ＳｉＧｅエピ膜３と一体に形成された単結晶シリコン（一部はＳｉＧｅ）からなり、且つボロンがドープされた外部ベース領域３ｄが形成され、さらに外部ベース領域３ｄの周囲で且つ第２の素子分離領域２の上には、ＳｉＧｅエピ膜３と一体に形成され且つ多結晶シリコン（一部はＳｉＧｅ）からなるベース引き出し電極４が形成されている。
【００４５】
なお、ベース引き出し電極４の周囲で第２の素子分離領域２の上には、ベース形成領域を規制するベース開口部Ａを有する第１のシリコン酸化膜１８が残存している。
【００４６】
ベース引き出し電極４及びエミッタ電極７の各側面には、酸化シリコン等の絶縁膜からなるサイドウォール１０がそれぞれ形成されている。
【００４７】
また、外部ベース領域３ｄ、ベース引き出し電極４、エミッタ電極７及びコレクタウォール層１７の上部には、コバルトシリサイド（ＣｏＳｉ）等のシリサイド層９がそれぞれ形成されている。ここで、図３に、第２の素子分離領域２、ベース引き出し電極４、エミッタ電極７、エミッタ層８及びコレクタウォール層１７の平面構成（レイアウト）を示す。
【００４８】
ベース引き出し電極４及びエミッタ電極７を含め半導体基板１４の上には、酸化シリコン等からなる層間絶縁膜１１が形成されており、該層間絶縁膜１１には、ベース引き出し電極４、エミッタ電極７及びコレクタウォール層１７の各シリサイド層９と電気的に接続されたタングステン（Ｗ）等からなるコンタクトプラグ１２が形成されている。層間絶縁膜１１の上には、各コンタクトプラグ１２と接続される金属配線１３が形成されている。
【００４９】
以下、前記のように構成されたＳｉＧｅ−ＨＴＢの製造方法について図４及び図５を参照しながら説明する。ここでは、発明の要部であるコレクタ層１ａ及びその上方の真性ベース層であるＳｉＧｅエピ膜３、エミッタ層８及びエミッタ電極７の形成方法について説明する。
【００５０】
まず、図４（ａ）に示すように、Ｐ型シリコン（Ｓｉ）からなる半導体基板１４の上部に形成された埋め込み層であるＮ＋型不純物層１５の上にＮ−型エピタキシャル層１を形成する。続いて、トレンチ技術及び酸化膜埋め込み技術を用いて、第１の素子分離領域１６及び第２の素子分離領域２を選択的に形成する。これにより、Ｎ−型エピタキシャル層１には、素子分離領域２に囲まれたコレクタ層１ａが形成される。
【００５１】
続いて、ＣＶＤ法により、第２の素子分離領域２を含むＮ−型エピタキシャル層１の上に第１のシリコン酸化膜１８を堆積し、リソグラフィ法及びウエットエッチング法により、第１のシリコン酸化膜１８におけるコレクタ層１ａの上側部分を開口することにより、ベース形成領域を規制するベース開口部Ａを形成する。
【００５２】
次に、図４（ｂ）に示すように、電子線エピタキシ（ＭＢＥ）法、超高真空（ＵＨＶ）−ＣＶＤ法又は低圧（ＬＰ）−ＣＶＤ法により、第１のシリコン酸化膜１８の上並びに該第１のシリコン酸化膜１８のベース開口部から露出する第２の素子分離領域２及びコレクタ層１ａの上に、ＳｉＧｅエピ膜３を形成する。前述したように、ＳｉＧｅエピ膜３は、コレクタ層１ａ側から、ノンドープのＳｉバッファ層３ａ、Ｐ型ＳｉＧｅ層３ｂ及びノンドープのＳｉ−Ｃａｐ層３ｃからなる。このとき、非選択エピタキシャル成長技術を用いることにより、コレクタ層１ａを構成するシリコンの上には単結晶となるエピタキシャル膜（ＳｉＧｅエピ膜３）が成長し、第２の素子分離領域２及び第１のシリコン酸化膜１８の上には、多結晶膜（ベース引き出し電極４）が成長する。
【００５３】
次に、図４（ｃ）に示すように、ＣＶＤ法により、ＳｉＧｅエピ膜３及びベース引き出し電極４の上に第１のシリコン酸化膜５を堆積する。続いて、リソグラフィ法により形成した、エミッタ形成領域に開口部を持つレジストパターン６をマスクとして、第２のシリコン酸化膜５をエッチングすることにより、第２のシリコン酸化膜５にエミッタ形成領域を規制するエミッタ開口部Ｂを形成する。
【００５４】
次に、図４（ｄ）に示すように、レジストパターン６をマスクとして、ＳｉＧｅエピ膜３のＳｉ−Ｃａｐ層３ｃに、リン（Ｐ）又はヒ素（Ａｓ）をイオン注入することにより、Ｎ型の下部エミッタ領域８ａ（深いエミッタ層）を形成する。
【００５５】
次に、図４（ｅ）に示すように、レジストパターン６を除去した後、エミッタ開口部Ｂを含む第２のシリコン酸化膜５の上に、Ｎ型ポリシリコン膜７Ａを堆積する。
【００５６】
次に、図５（ａ）に示すように、リソグラフィ法及びエッチング法により、堆積したＮ型ポリシリコン膜７Ａを、図示しないレジストパターンをマスクとしてＳｉＧｅエピ膜３の両側部に外部ベース領域３ｄが形成されるようにパターニングして、Ｎ型ポリシリコン膜７Ａからエミッタ電極７を形成する。その後、エミッタ電極７のパターニングに用いたレジストパターンをマスクとして、イオン注入法によりベース引き出し電極４及び外部ベース領域３ｄにボロン（Ｂ）を注入する。続いて、レジストパターンを除去した後、再度、リソグラフィ法及びエッチング法により、ベース引き出し電極４を所定の形状にパターニングする。その後、急速熱処理（ＲＴＡ）等の熱処理を行うことにより、エミッタ電極７から、第２のシリコン酸化膜５のエミッタ開口部Ｂを通してＮ型不純物（例えばリン）を真性ベース層となるＳｉＧｅエピ膜３のＳｉ−Ｃａｐ層３ｃに固相拡散させる。これにより、下部エミッタ領域８ａの上部に上部エミッタ領域８ｂが形成される。ここで、エミッタ電極７のＮ型不純物の濃度とＲＴＡの熱処理条件とを最適化することにより、上部エミッタ領域８ｂと下部エミッタ領域８ａとが部分的に重なるように形成することができる。
【００５７】
なお、下部エミッタ領域８ａにおけるイオン注入は、上記のＲＴＡを行った後に、ノンドープのＳｉ−Ｃａｐ層３ｃとＰ型ＳｉＧｅ層３ｂとの界面において下部エミッタ領域８ａがＰ型ＳｉＧｅ層３ｂとＰＮ接合を形成する注入条件を設定することが望ましい。Ｓｉ−Ｃａｐ層３ｃの膜厚は７０ｎｍであり、例えば、リン（Ｐ）を加速エネルギーが２０ｋｅＶで、ドーズ量が５×１０１４ｃｍ−２の注入条件でイオン注入することにより、所望の下部エミッタ領域８ａを形成することができる。さらに、エミッタ電極７にはＮ型不純物としてリン（Ｐ）が５×１０２０ｃｍ−３の濃度でドープされており、９００℃の温度で１５秒間のＲＴＡ処理を行うことにより、所望の上部エミッタ領域８ｂを形成することができる。
【００５８】
なお、第１の実施形態においては、第２のシリコン酸化膜５を除去してからイオン注入を行ったが、該第２のシリコン酸化膜５を除去する前にイオン注入を行うことにより、下部エミッタ領域８ａを形成しても構わない。
【００５９】
次に、図５（ｂ）に示すように、パターニングされたベース引き出し電極４及びエミッタ電極７を覆うように全面にわたって酸化シリコン等からなる絶縁膜を堆積し、その後、ドライエッチにより、堆積した絶縁膜に対してエッチバックを行うことにより、エミッタ電極７及びベース引き出し電極４の各側面に絶縁膜からなるサイドウォール１０を形成する。続いて、例えばコバルト（Ｃｏ）を用いたサリサイド技術により、ベース引き出し電極４及びエミッタ電極７及びコレクタウォール層（図示せず）の上部にシリサイド層９を自己整合的に形成する。
【００６０】
次に、図５（ｃ）に示すように、シリサイド層９が形成されたベース引き出し電極４及びエミッタ電極７を覆うように全面にわたって、例えば酸化シリコンからなる層間絶縁膜を堆積する。その後、リソグラフィ法及びドライエッチング法により、堆積した層間絶縁膜１１におけるベース引き出し電極４、エミッタ電極７及びコレクタウォール層の上部に形成されたシリサイド層９をそれぞれ露出するコンタクトホールを形成し、形成された各コンタクトホールに、スパッタ法又はＣＶＤ法により、例えばタングステンを充填して、コンタクトプラグ１２を形成する。その後、層間絶縁膜１１の上に、各コンタクトプラグ１２と接続される金属配線１３を形成することにより、図１に示すＳｉＧｅ−ＨＴＢが形成される。
【００６１】
このように、第１の実施形態によると、ＳｉＧｅ−ＨＢＴにおける真性ベース層を構成するＳｉＧｅエピ膜３の上部に設けるＳｉ−Ｃａｐ層３ｃの厚さを従来よりも大きくすることにより、ＳｉＧｅエピ膜３と一体に形成されるベース引き出し電極４の膜厚を大きくすることができる。これにより、ベース引き出し電極４において、シリサイド層９とベース引き出し電極４の内部にドープされたＧｅとの間隔が大きくなるため、ベース引き出し電極４の上部に厚いシリサイド層９を安定して形成できるので、ベースコンタクト抵抗を低減でき且つその安定化を図ることができる。
【００６２】
上述したように、従来のＳｉＧｅ−ＨＢＴは、Ｓｉ−Ｃａｐ層１０３ｃを厚くした場合に、電流増幅率、最大遮断周波数及び最大発振周波数等の高周波特性を高く維持するには、エミッタ電極１０７からの不純物拡散によりエミッタ層１０８を形成する際の熱処理量を増大させて、ベース幅を従来と同等に小さく設定する必要がある。しかしながら、従来のＳｉＧｅ−ＨＢＴにおいて熱処理量を増大させた場合は、Ｇｅのプロファイルが崩れたり、結晶欠陥が発生したりして、トランジスタ特性の劣化を招く。
【００６３】
これに対し、第１の実施形態においては、エミッタ拡散層は、エミッタ開口部Ｂからのイオン注入によって形成された下部エミッタ領域８ａと、エミッタ電極７からの不純物拡散により形成された上部エミッタ領域８ｂとの２層で形成されている。この構成により、エミッタ層８の形成時に熱処理量を増大させることなく、ベース幅を従来と同等の値に維持することができるため、電流増幅率及び高周波特性を低下させることはない。
【００６４】
また、第１の実施形態のように、エミッタ層８を２層により形成した場合は、エミッタ層８の側面の面積が増大する。一般に、エミッタ層８の側面の面積の増大はエミッタ／ベース間の寄生容量を増大させるため、高周波特性を低下させてしまう。しかしながら、本実施形態においては、Ｓｉ−Ｃａｐ層３ｃをノンドープ層としているため、エミッタ層８の側面ではＳｉ−Ｃａｐ層３ｃ側に空乏層が十分に広がっている。従って、エミッタ／ベース間の寄生容量の増大を抑えることができる。
【００６５】
また、第１の実施形態においては、イオン注入とエミッタ電極７からの固相拡散とによってエミッタ層８を形成するため、エミッタ電極７からの固相拡散のみにより深いエミッタ層（下部エミッタ量８ａ）を形成する場合と比べて、エミッタ層８を低濃度とすることができ、これにより、さらにエミッタ／ベース間の寄生容量を低減することが可能となる。
【００６６】
また、エミッタ電極７からの固相拡散により上部エミッタ領域８ｂを形成するため、Ｎ型不純物の固相拡散時に、Ｓｉ−Ｃａｐ層３ｃの表面の酸化膜（自然酸化膜）を十分に破壊することができる。これにより、エミッタ層８とＳｉ−Ｃａｐ層３ｃとの界面抵抗（エミッタ抵抗の一部）を低減することもできる、このため、界面抵抗（エミッタ抵抗）の増大による高周波特性劣化を生じさせることもない。
【００６７】
さらに、図２に示したように、エミッタ層８を２つのピークを持つ不純物濃度プロファイルとしているため、エミッタ層８の低濃度化と界面抵抗の低減とを、特に効果的に実現することができる。
【００６８】
ここで、Ｇｅによるシリサイド反応の阻害を生じさせないためには、Ｓｉ−Ｃａｐ層３ｃの膜厚は５０ｎｍ以上であることが望ましい。
【００６９】
また、ベースポリシリコン電極４の膜厚が厚くなると、ＳｉＧｅ−ＨＢＴ部分の段差（エミッタ電極７とコレクタウォール層１７及びベース引き出し電極４とコレクタウォール層１７との段差）が大きくなる。このため、ＳｉＧｅ−ＨＢＴの加工の安定性の面から、Ｓｉ−Ｃａｐ層３ｃは２００ｎｍ以下であることが望ましい。
【００７０】
逆に、ベース引き出し電極４の膜厚を小さくすると、該ベース引き出し電極４を構成するポリシリコンの表面モフォロジが低下するため、シリサイド層９を均一に形成することが困難となる。この点から、ベース引き出し電極４の総膜厚は、８０ｎｍ以上であることが望ましい。
【００７１】
また、ＳｉＧｅ−ＨＢＴの性能の向上を図るには、下部エミッタ領域８ａにドープするＮ型不純物をヒ素（Ａｓ）とし、上部エミッタ領域８ｂにドープするＮ型不純物をリン（Ｐ）とすることが望ましい。なぜなら、下部エミッタ領域８ａの不純物をヒ素とすることにより、熱処理による不純物濃度プロファイルの広がりを抑制することができるからである。また、エミッタ電極７を構成するポリシリコンには、ヒ素よりもリンの方が高濃度にドープすることができるからである。その上、エミッタ電極７における不純物濃度が高い程、界面酸化膜が破壊されやすくなって、界面抵抗の低減効果が大きくなるからである。従って、エミッタ電極７のポリシリコンにドープされる不純物がリンの場合、すなわち、上部エミッタ領域８ｂにドープされる不純物がリンの場合の方が、エミッタ電極７とＳｉ−Ｃａｐ層３ｃとの界面抵抗をより低減することが可能となる。
【００７２】
以上説明したように、第１の実施形態によると、複雑な製造工程を採ることなく、高い遮断周波数を持ち、且つ安定したシリサイド層９を有するＳｉＧｅ−ＨＢＴを実現することができる。  
【００７３】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を用いて説明する。
【００７４】
本発明の第２の実施形態に係る半導体装置は、第１の実施形態に係るエミッタ層８を２層とする構成に加え、コレクタ層１ａにおけるエミッタ層８の下方にレトログレードコレクタ領域を備えていることを特徴とする。
【００７５】
図６は本発明の第２の実施形態に係る半導体装置であって、ＳｉＧｅヘテロ接合バイポーラトランジスタ（ＳｉＧｅ−ＨＴＢ）の断面構成を示している。図６において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００７６】
図６に示すように、第２の実施形態に係るＳｉＧｅ−ＨＴＢは、コレクタ層１ａにおけるエミッタ層８の下方の領域にＮ型のレトログレードコレクタ領域１９が形成されている。
【００７７】
以下、第２の実施形態の特徴であるレトログレードコレクタ領域１９の形成方法を図面を参照しながら説明する。
【００７８】
図７（ａ）に示すように、第１の実施形態と同様に、例えばＣＶＤ法により、ＳｉＧｅエピ膜３及びベース引き出し電極４の上に第１のシリコン酸化膜５を堆積する。続いて、リソグラフィ法により形成した、エミッタ層形成領域に開口部を持つレジストパターン６をマスクとして、第２のシリコン酸化膜５をエッチングすることにより、第２のシリコン酸化膜５にエミッタ開口部Ｂを形成する。続いて、レジストパターン６をマスクとして、リン（Ｐ）又はヒ素（Ａｓ）をイオン注入することにより、レトログレードウエル領域１９を形成する。このときのイオン注入条件は、例えばリンを用いた場合、加速エネルギーは２５０ｋｅＶであり、ドーズ量は３×１０１３ｃｍ−２である。
【００７９】
次に、図７（ｂ）に示すように、再度レジストパターン６をマスクとして、ＳｉＧｅエピ膜３のＳｉ−Ｃａｐ層３ｃに、リン（Ｐ）又はヒ素（Ａｓ）をイオン注入することにより、Ｎ型の下部エミッタ領域８ａ（深いエミッタ層）を形成する。
【００８０】
この後は、第１の実施形態に示した図４（ｅ）及び図５（ａ）〜（ｃ）と同様の製造工程を経て、図６に示すＳｉＧｅ−ＨＴＢを得る。
【００８１】
上記の製造方法により、第２の実施形態に係るＳｉＧｅ−ＨＴＢは、ＳｉＧｅエピ膜３及びコレクタ層１ａに、図８に示すような不純物濃度プロファイルを得る。
【００８２】
以上のように、第２の実施形態に係るＳｉＧｅ−ＨＢＴは、第１の実施形態に係る構成に加え、複雑な製造工程を追加することなく、コレクタ層１ａにレトログレードコレクタ領域１９を形成することができる。
【００８３】
従って、第２の実施形態においては、コレクタ層１ａをレトログレードコレクタ構成とすることにより、第１の実施形態の効果を得られると共に、レトログレードコレクタ領域１９を設けることによる効果、すなわち真性ベース層（ＳｉＧｅエピ膜３）からコレクタ層１ａへのキャリアの走行時間を短縮できるという効果を得ることができる。このため、第１の実施形態に係るＳｉＧｅ−ＨＴＢよりもさらに高周波特性を向上することができる。言い換えれば、複雑な製造工程を採ることなく、第１の実施形態の効果に加え、さらに高い高周波特性を有する高性能なＳｉＧｅ−ＨＢＴを得ることができる。
【００８４】
なお、第１の実施形態及び第２の実施形態においては、ＳｉＧｅバイポーラトランジスタの導電型をＮＰＮ型として説明したが、本発明はＮＰＮ型に限られず、ＰＮＰ型のＳｉＧｅバイポーラトランジスタに対しても適用可能である。
【産業上の利用可能性】
【００８５】
本発明に係る半導体装置は、高い高周波特性とベースコンタクト抵抗の安定化を図ることができ、特にベース層がエピタキシャル成長によって形成されたＳｉＧｅへテロ接合を有する半導体装置等に有用である。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置のエミッタ層及び真性ベース層における不純物濃度プロファイルを示すグラフである。
【図３】本発明の第１の実施形態に係る半導体装置のエミッタ電極、エミッタ層及びベース引き出し電極等を示す平面図である。
【図４】（ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図５】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図６】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図７】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法の要部を示す工程順の断面図である。
【図８】本発明の第２の実施形態に係る半導体装置のエミッタ層、真性ベース層及びコレクタ層における不純物濃度プロファイルを示すグラフである。
【図９】従来のＳｉＧｅヘテロ接合バイポーラトランジスタ（ＳｉＧｅ−ＨＴＢ）を示す断面図である。
【図１０】従来のＳｉＧｅ−ＨＴＢのエミッタ層及び真性ベース層における不純物濃度プロファイルを示すグラフである。
【符号の説明】
【００８７】
１    Ｎ−型エピタキシャル層
１ａ  コレクタ層
２    第２の素子分離領域（シャロートレンチ）
３    ＳｉＧｅエピ膜
３ａ  Ｓｉバッファ層
３ｂ  Ｐ型ＳｉＧｅ層
３ｃ  Ｓｉ−Ｃａｐ層
３ｄ  外部ベース領域
４    ベース引き出し電極
５    第２のシリコン酸化膜
６    レジストパターン
７    エミッタ電極
７Ａ  Ｎ型ポリシリコン膜
８    エミッタ層
８ａ  下部エミッタ領域
８ｂ  上部エミッタ領域
９    シリサイド層
１０  サイドウォール
１１  層間絶縁膜
１２  コンタクトプラグ
１３  金属配線
１４  半導体基板
１５  Ｎ＋型不純物層
１６  第１の素子分離領域（ディープトレンチ）
１７  コレクタウォール層
１８  第１のシリコン酸化膜
１９  レトログレードコレクタ領域
Ａ    ベース開口部
Ｂ    エミッタ開口部
【図１】
2010010456.tif 000003
【図２】
2010010456.tif 000004
【図３】
2010010456.tif 000005
【図４】
2010010456.tif 000006
【図５】
2010010456.tif 000007
【図６】
2010010456.tif 000008
【図７】
2010010456.tif 000009
【図８】
2010010456.tif 000010
【図９】
2010010456.tif 000011
【図１０】
2010010456.tif 000012