(57)【要約】【課題】  リーク電流の低減に基づいた低暗電流と素子容量の低減による高速応答及び高い受光感度を備えたｐｉｎ型受光素子を提供する。【解決手段】  ＩｎＰ等からなる半導体基板２０上に、ＳｉドープしたＧａＩｎＡｓからなるｎ型半導体層３０、アンドープＧａＩｎＡｓからなるｉ型半導体層３１及びＺｎドープＧａＩｎＡｓからなるｐ型半導体層３２が順次積層されており、ｉ型半導体層３１及びｐ型半導体層３２の周囲はメサ型に形成されており、そのメサ部の周囲にはパッシベーション半導体層４０を有している。さらに、ｐ型半導体層３２のメサ中央部の受光領域の厚みｈ２は、その周囲の厚みｈ１よりも薄くなっている。このような構造のｐｉｎ型受光素子では、低い暗電流特性を保持しながら、空乏層容量が低減し応答速度が格段に向上する。さらに、ｐ型半導体層３２での光吸収が低減され、受光感度も大幅に向上する。【選択図】  図１
2010239166.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板上に形成され、第１導電型の不純物をドープして構成された第１の半導体層と、
この第１の半導体層上に形成され、第１の半導体材料に不純物を故意にドープしないで構成され第２の半導体層と、
この第２の半導体層上に形成され、前記第１の半導体材料に前記第１導電型とは異なる第２導電型の不純物をドープして構成された第３の半導体層であって、前記第２の半導体層と前記第３の半導体層は一つのメサ部を形成しており、前記第２の半導体層の厚さは前記メサ部において一様であり、前記第３の半導体層は前記メサ部周囲における厚さが前記メサ部中央における厚さよりも厚く形成されており、
前記第１ないし第３の半導体層を覆うように形成され、前記第１の半導体材料よりも大きいバンドギャップエネルギーを有する第２の半導体材料に、不純物を故意にドープしないで構成された第４の半導体層と
を備えることを特徴とするｐｉｎ型受光素子。
【請求項２】
前記第１の半導体材料はＧａＩｎＡｓであり、前記第２の半導体材料はＩｎＰであることを特徴とする請求項１に記載のｐｉｎ型受光素子。
【請求項３】
前記半導体基板と前記第１ないし第４の半導体層とを覆うように形成された絶縁体層をさらに備えることを特徴とする請求項１又は請求項２に記載のｐｉｎ型受光素子。
【請求項４】
前記第１導電型をｎ型であり、前記第２導電型をｐ型であることを特徴とする請求項１ないし請求項３のいずれか一つに記載のｐｉｎ型受光素子。
【請求項５】
前記第３の半導体層の厚みが薄い領域に、前記第３の半導体層上にオーミック接触して形成された第１の電極層を備えることを特徴とする請求項１ないし請求項４のいずれか一つに記載のｐｉｎ型受光素子。
【請求項６】
前記第３の半導体層の厚みが厚い領域に、前記第３の半導体層上にオーミック接触して形成された第１の電極層を備えることを特徴とする請求項１ないし請求項４のいずれか一つに記載のｐｉｎ型受光素子。
【請求項７】
前記第３の半導体層において、メサ部周囲の厚みｈ１が、０．２μｍ≦ｈ１≦０．５μｍの範囲にあることを特徴とする請求項１ないし請求項６のいずれか一つに記載のｐｉｎ型受光素子。
【請求項８】
前記第３の半導体層において、メサ部中央の厚みｈ２が、０．０２μｍ＜ｈ２≦０．２５μｍの範囲にあることを特徴とする請求項１ないし請求項７のいずれか一つに記載のｐｉｎ型受光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光情報伝送系に用いられるｐｉｎ型半導体受光素子に関する。
【背景技術】
【０００２】
ｐｉｎ型受光素子は、光ファイバ通信用の受光デバイスとして用いられる。特に、光電子集積回路に用いられる受光デバイスとして、メサ構造を備えたｐｉｎ型受光素子が形成されている。光電子集積回路は、通信システムの高速化・大容量化に対応する光機能および高性能でかつ低コストの光デバイスを実現するために、光デバイスと電子回路を同一基板上に形成したデバイスである。メサ構造を備えたｐｉｎ型受光素子は、現在、光通信分野で広く用いられているプレーナ構造よりも、集積の容易さや素子間の絶縁の容易さなどの点で優れている。また、メサ型のｐｉｎ受光素子は、ｐｉｎ構造をドーピングの均一性の高いエピタキシャル成長で形成するため、ウエハの大口径化が容易であり、低コスト化が期待できる。また、メサ型では動作に寄与しない不要な部分を除去しているため素子容量が小さく高速応答が可能であるといった特徴を有する。
【０００３】
メサ型のｐｉｎ受光素子では、メサ部のｐｎ接合領域および半導体層表面が露出するために、他の受光素子に比べて表面リーク電流に基づく暗電流が大きい。この暗電流を低減するために、メサ部の側面を絶縁体保護膜やＩｎＰパッシベーション半導体膜で被覆する構造がとられている。特に、このＩｎＰパッシベーション構造による方法では、格段に暗電流を低減することができる。たとえば先行技術として、文献“１９９６年電子情報通信学会総合大会論文集エレクトロニクス１、ＳＣ−２−３、ｐｐ．４３５−４３６、１９９６）、および“特開平０９−２１３９８８”などに詳細に記載されている。
【０００４】
図１１に、従来のＩｎＰパッシベーション構造を備えたメサ型のｐｉｎ受光素子の素子構造を示した。ＩｎＰ半導体基板２０上にｎ型半導体層３０／ｉ型半導体層３１／ｐ型半導体層３２が順次積層される。ｉ型半導体層３１及びｐ型半導体層３２は同一の第１の半導体材料で構成されている。ここでは、たとえば第１の半導体材料としてＧａＩｎＡｓを用いている。メサ型に形成された光信号光の受光層の表面を第１の半導体材料よりバンドギャップエネルギーの大きなノンドープ−ＩｎＰ材料で覆った構造となっている。これにより、メサ型に形成されたｉ型半導体層３１及びｐ型半導体層３２のメサ表面は、いわゆるワイドバンドギャップ半導体層に対する良好な半導体ヘテロ接合になる。このバンドギャップエネルギーの異なる半導体−半導体からなる半導体ヘテロ接合の界面準位密度は、半導体−絶縁体保護膜の界面準位密度に比べて非常に低いため、界面準位に基づくリーク電流が低減できるため、格段に暗電流を小さくすることができる。
【０００５】
また、文献“１９９６年電子情報通信学会総合大会論文集エレクトロニクス１、ＳＣ−２−３、ｐｐ．４３５−４３６、１９９６）によれば、ＩｎＰパッシベーション構造によるメサ型のｐｉｎ受光素子の応答速度は、受光径が１００μｍφの素子において、−１Ｖ以下の比較的低電圧駆動でも、２ＧＨｚ前後の高い応答速度を有している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０９−２１３９８８
【非特許文献】
【０００７】
【非特許文献１】“１９９６年電子情報通信学会総合大会論文集エレクトロニクス１、ＳＣ−２−３、ｐｐ．４３５−４３６、１９９６）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、最近の光通信システムでは、大容量化、高速化の要求が急速な勢いで高まっており、半導体光デバイスの動作速度・応答速度をさらに高速化する必要がある。図１１に示されたＩｎＰパッシベーション構造によるメサ型のｐｉｎ受光素子構造では、次世代光伝送の主力となるであろう４０ＧＨｚ程度の高速光通信用受光デバイスに用いることは困難である。ＩｎＰパッシベーション構造によるメサ型のｐｉｎ受光素子の応答速度は、主に、素子抵抗Ｒと素子容量Ｃとの積ＣＲで決まるＣＲ時定数によって制限されている。特に、図１１に示された従来の構造では、ｐ型半導体層からｐ型不純物である亜鉛（Ｚｎ）がｉ型半導体層中に拡散し、空乏層容量が大きくなることから、さらなる高速化が困難であるという問題がある。
【０００９】
また、メサ型のｐｉｎ受光素子の応答速度の高速化のために、素子の素子容量を低減するための手段として、メサ型受光素子のメサ径を小さくする必要があるが、これに伴って当然、受光径も小さくなるので、受光感度も小さくなるという問題がある。
【００１０】
本願発明者等は、試行錯誤を繰り返し、多数のｐｉｎ型受光素子を試作した結果、メサ径を小さくすることに加えて、ｐｉｎ型受光素子の素子容量を低減し、受光感度を向上させる手段として、ｐ型半導体層の厚みを薄くする方法を見出した。しかし、ｐ型半導体層の厚みを薄くすることによって、素子の暗電流が徐々に増加し、素子特性が劣化するといった問題が、新たに生じることがわかった
【００１１】
そこで、本発明は、メサ型のｐｉｎ受光素子の暗電流を増加させることなく、素子の素子容量の低減による応答速度の向上と受光感度の向上を同時に実現し、かつ他の電子デバイスとモノリシックに集積化が容易な光伝送システム用受光素子を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明のうちで請求項１記載のｐｉｎ型受光素子は、（ａ）半導体基板と、（ｂ）この半導体基板上に形成され、第１導電型の不純物をドープして構成された第１の半導体層と、（ｃ）この第１の半導体層上に形成され、第１の半導体材料に不純物を故意にドープしないで構成された第２の半導体層と、（ｄ）この第２の半導体層上に形成され、第１の半導体材料に第１導電型とは異なる第２の導電型の不純物をドープして構成された第３の半導体層とであって、第２の半導体層と第３の半導体層は一つのメサ部を形成しており、第２の半導体層の厚さはメサ部において一様であり、第３の半導体層は、メサ部周囲における厚さがメサ部中央における厚さよりも厚く形成されていて、（ｅ）第１ないし第３の半導体層を覆うように形成され、第１の半導体材料よりも大きいバンドギャップエネルギーを有する第２の半導体材料に、不純物を故意にドープしないで構成された第４の半導体層を備えていることを特徴としたものである。
【００１３】
このようなｐｉｎ型受光素子においては、メサ周辺近傍では、第２及び第３の半導体層を構成する第１の半導体材料よりも大きいバンドギャップエネルギーを有する第２の半導体材料に、不純物を故意にドープしないで構成された第４の半導体層が、第１ないし第３の半導体層を覆うように形成されている。したがって、このような構造では、従来のメサ型のＩｎＰパッシベーション構造と同様の構造が実現されており、第１の半導体層と第３の半導体層との間におけるｐｎ接合領域の界面は、界面準位密度の少ない、いわゆるワイドバンドギャップ半導体層に対する良好なヘテロ接合になっている。これにより、第３の半導体層が均一の厚みで形成された従来のＩｎＰパッシベーション構造を有するメサ型ｐｉｎ受光素子と同様に、第２及び第３の半導体層の壁面に沿って、界面準位密度に基づいてメサ表面を流れるリーク電流を格段に低減できる。さらに、メサ表面を流れるリーク電流は、メサ周囲近傍領域の第３の半導体層の厚みに関係しており、メサ周辺近傍の第３の半導体層の厚みのみを所定の厚み以上にすることで、十分にこのリーク電流を低減することができる。
【００１４】
さらに、本発明に係わるｐｉｎ型受光素子では、メサ部中央の第３の半導体層の厚みが薄い構造を備えているので、入射信号光に対する第３の半導体層での光吸収が低減され、主にフォトキャリアが生成される第２の半導体層へ到達する信号光量が増大することにより、受光感度が向上する。
【００１５】
また、本発明に係わるｐｉｎ型受光素子では、メサ部中央の第３の半導体層の厚みが薄い構造を備えることによって、製造工程中に第３の半導体層から第２の半導体層中への不純物の拡散を抑制でき、素子の素子容量を低減することができる。
【００１６】
メサ型のｐｉｎ受光素子の応答速度は、素子抵抗と素子容量で決まるＣＲ時定数によって制限されているため、電子とホールの走行時間で決まる素子の動作速度限界までは達していない。したがって本願発明のｐｉｎ型受光素子において、応答速度を４０ＧＨｚ程度の高周波帯域まで拡大することは、十分可能である
【００１７】
請求項２記載のｐｉｎ型受光素子は、請求項１記載のｐｉｎ型受光素子において、第１の半導体材料をＧａＩｎＡｓとするとともに、第２の半導体材料をＩｎＰとすることを特徴とする。
【００１８】
請求項３記載のｐｉｎ型受光素子は、請求項１記載のｐｉｎ型受光素子において、半導体基板と第１ないし第４の半導体層とを覆うように形成された絶縁体層をさらに備えることを特徴とする。
【００１９】
請求項４記載のｐｉｎ型受光素子は、請求項１ないし請求項３のいずれか一つに記載のｐｉｎ型受光素子において、第１導電型をｎ型とするとともに、第２導電型をｐ型とすることを特徴とする。
【００２０】
請求項５記載のｐｉｎ型受光素子は、請求項１ないし請求項４のいずれか一つに記載のｐｉｎ型受光素子において、第３の半導体層の厚みが薄い領域に、第３の半導体層上にオーミック接触して形成された第１の電極層を備えることを特徴とする。これにより、第３の半導体層の厚みが薄い領域を、メサ周辺部領域まで形成することができるため、受光面積を広くすることが可能となる。このため、比較的受光感度を大きくし易く、かつ光ファイバを通して信号光を受信させるときに、光ファイバとメサ型ｐｉｎ−ＰＤとの位置合わせを容易にすることができる。
【００２１】
請求項６記載のｐｉｎ型受光素子は、請求項１ないし請求項４のいずれか一つに記載のｐｉｎ型受光素子において、第３の半導体層の厚みが厚い領域に、第３の半導体層上にオーミック接触して形成された第１の電極層を備えることを特徴とする。これは、第３の半導体層が厚い周辺部に電極を形成することにより、第１の電極層と、第１の半導体層及び第２の半導体層との間におけるｐｎ接合領域との距離を大きくできるため、いっそう暗電流を小さくすることができる。さらに、第１の電極層下の第３の半導体層の厚みを厚くすることで、さらに素子容量が低減することができる。素子容量の低減と暗電流の抑制に基づいて素子特性を格段に向上させることができる。
【００２２】
請求項７記載のｐｉｎ型受光素子は、請求項１ないし請求項６のいずれか一つに記載のｐｉｎ型受光素子において、第３の半導体層のメサ部周囲の厚みｈ１が、０．２μｍ≦ｈ１≦０．５μｍの範囲にあることを特徴とする。
【００２３】
これは、第３の半導体層のメサ部周囲の厚みｈ１が０．２μｍ以上あれば、第２及び第３の半導体層の壁面に沿って、界面準位密度に基づいてメサ表面を流れるリーク電流を十分抑制できることが実験により明らかにされた。また、逆に、第３の半導体層のメサ部周囲の厚みｈ１の厚みが増すと素子容量も増加する。このため、第３の半導体層のメサ部周囲の厚みｈ１を０．５μｍ以下にすることで、素子容量の増加を抑制できる。
【００２４】
請求項８記載のｐｉｎ型受光素子は、請求項１ないし請求項７のいずれか一つに記載のｐｉｎ型受光素子において、第３の半導体層のメサ部中央の厚みｈ２が、０．０２μｍ＜ｈ２≦０．２５μｍの範囲にあることを特徴とする。
【００２５】
これは、メサ部中央の第３の半導体層の層厚ｈ２を０．２５μｍより薄くすることによって受光感度の向上および素子容量の低減が得られるが、同時に素子抵抗が大きくなる。そのため、第２の半導体層中で生成された正孔が第３の半導体層を走行し、第１の電極層まで到達するための走行時間が長くなり、感度の低下及び周波数特性の劣化の原因となる。メサ部中央の第３の半導体層の層厚ｈ２を０．０２μｍ以上にすることで、素子抵抗の増加およびこれにともなう感度の低下及び周波数特性の劣化を抑制できる。
【発明の効果】
【００２６】
以上、詳細に説明したように、本発明のｐｉｎ型受光素子においては、第１のメサ部の第３の半導体層において、メサ中央部の受光領域の厚みのみを薄くすることによって、素子容量が低減される。したがって、受光素子の応答速度を制限しているＣＲ時定数を小さくできるので、高速応答特性が得られる。さらに、第３の半導体層での信号光の光吸収が減少し、第２の半導体層に到達する光量が増加するため、受光感度も向上する。
【００２７】
また、メサ部周辺の第３の半導体層の厚みを厚い状態で保持することにより、従来のＩｎＰパッシベーション半導体層を備えたｐｉｎ型受光素子と同様に、ｉ型半導体層及びｐ型半導体層の各壁面に沿って流れるリーク電流が低減できる
【００２８】
したがって、本発明のｐｉｎ型受光素子において、暗電流を抑制しながら、素子容量の低減および受光感度の向上に基づいて素子特性が向上するという効果を提供することができる。
【００２９】
次に、本発明のｐｉｎ型受光素子の製造方法においては、メサ型に加工された第３の半導体層のメサ周辺領域は厚い第１の半導体材料が形成され、受光領域であるメサ型の中央領域のみ第３の半導体層の厚みが薄い構造が、簡単に再現性よく実現される。さらに、第１の半導体材料で共に構成された第２及び第３半導体層の周囲に、ワイドバンドギャップ半導体層である第４の半導体層を形成する。そのため、第４の半導体層の結晶性が比較的良好に保持されるとともに、ｐｎ接合領域の配置が、第１ないし第３の半導体層を形成する工程のみに基づいて決定される。したがって、第４の半導体層によってｐｎ接合領域を完全に被覆させるという効果を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施形態に係るｐｉｎ型受光素子の構造を示す断面図である。
【図２】本発明の第２の実施形態に係るｐｉｎ型受光素子の構造を示す断面図である。
【図３】図１のｐｉｎ型受光素子の製造工程を順次示す断面図である。
【図４】図１のｐｉｎ型受光素子における図３に後続する製造工程を順次示す断面図である。
【図５】図１のｐｉｎ型受光素子及び図２のｐｉｎ型受光素子におけるｐ型半導体層の厚みと素子の素子容量の関係についての実験結果を示すグラフである。
【図６】図１のｐｉｎ型受光素子及び図２のｐｉｎ型受光素子におけるｐ型半導体層の厚みと素子の受光感度の関係についての実験結果を示すグラフである。
【図７】図２のｐｉｎ型受光素子におけるバイアス電圧―暗電流特性を示すグラフである。
【図８】図１のｐｉｎ型受光素子及び図２のｐｉｎ型受光素子におけるｐ型半導体層の厚みと素子の暗電流の関係についての実験結果を示すグラフである。
【図９】従来のＩｎＰパッシベーション半導体層を備えたｐｉｎ型受光素子におけるｐ型半導体層の厚みと素子の素子容量及び受光感度の関係についての実験結果を示すグラフである。
【図１０】従来のＩｎＰパッシベーション半導体層を備えたｐｉｎ型受光素子におけるｐ型半導体層の厚みと素子の暗電流の関係についての実験結果を示すグラフである。
【図１１】従来のＩｎＰパッシベーション半導体層を備えたｐｉｎ型受光素子の構造を示す断面図である。
【発明を実施するための形態】
【００３１】
以下、本発明に係る諸々の実施形態の構成および作用について、図１ないし図４を参照して説明する。なお、図面の説明においては同一の要素には同一の符号を付し、重複する説明を省略する。また、図面の寸法比率は、説明のものと必ずしも一致していない。
【００３２】
（第１の実施形態）
図１に示すように、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ１が、第１ないし第３の半導体層としてｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を、半導体基板２０上に順次積層して構成されている。ｉ型半導体層３１及びｐ型半導体層３２は、メサ型にそれぞれ形成され、円錐台状の第１のメサ部を一体として構成している。周辺が第１のメサ部を形成するｐ型半導体層３２は、メサ周辺部のみ厚く、メサ中央部の受光領域が所定の厚みに薄く形成されている。また、ｎ型半導体層３０の周辺は、メサ型に形成された円錐台状の第２のメサ部を構成している。この第２のメサ部は、第１のメサ部の底面下にｉ型半導体層３１との接合面より外側のｎ型半導体層３０の周辺に、第１のメサ部と連続せずに単独で構成している。
【００３３】
また、第２のメサ部の頂面上には、第２の電極層として所定パターンのｎ型電極層６０が、ｎ型半導体層３０に対してオーミック接触して形成されている。第１のメサ部の中央の厚みの薄いｐ型半導体層３２の頂面上には、第１の電極層として所定パターンのｐ型電極層６１が、ｐ型半導体層３２に対してオーミック接触して形成されている。第１のメサ部のｐ型半導体層の厚みが厚い部分と薄い部分を含む頂面及び側壁上と、第２のメサ部の頂面上とには、すなわち、ｐ型半導体層３２、ｉ型半導体層３１及びｎ型半導体層３０の周囲には、第４の半導体層としてパッシベーション半導体層４０が形成されている。
【００３４】
さらに、半導体基板２０の表面上と、ｎ型半導体層３０の側壁上と、パッシベーション半導体層４０の表面上を被覆する絶縁体層として、第１のパッシベーション絶縁体層８０が形成されている。ただし、第１のパッシベーション絶縁体層８０は、ｎ型電極層６０及びｐ型電極層６１の表面上にそれぞれ開口を有している。
【００３５】
なお、半導体基板２０は、Ｆｅを濃度約０．７〜０．８ｗｔ・ｐｐｍでドープした直径３インチ径で厚み６００μｍの半絶縁性のＩｎＰで構成されている。ｎ型半導体層３０は、第１導電型の不純物としてＳｉを濃度約４×１０１８ｃｍ−３でドープしたｎ型のＧａＩｎＡｓで構成されており、層厚約５００ｎｍを有する。なお、ｎ型半導体層３０を構成する材料としては、ＩｎＰまたはＧａＩｎＡｓＰなどのＩｎＰ基板に格子整合する材料を用いてもよい。ｉ型半導体層３１は、第１の半導体材料としてＧａＩｎＡｓを用いることにより、故意に不純物をドープしない高抵抗性すなわちｉ型のＧａＩｎＡｓで構成されており、層厚約２．５μｍを有する。ただし、一般に、ｉ型半導体層３１は、比較的低濃度で含む不純物によって実質的に第１導電型を有するｎ−型のＧａＩｎＡｓで構成されている。ｐ型半導体層３２は、第１の半導体材料としてＧａＩｎＡｓを用いることにより、第１導電型とは異なる第２導電型の不純物としてＺｎを濃度約１×１０１９ｃｍ−３でドープしたｐ型のＧａＩｎＡｓで構成されており、メサ部周辺領域の層厚ｈ１が約３００ｎｍで、受光領域であるメサ中央部領域の層厚ｈ２が約５０ｎｍを有する。特に、ｐ型半導体層の層厚ｈ１については、暗電流を十分抑制するためには２００ｎｍ以上の層厚とすることが望ましい。また、逆に、ｐ型半導体層の層厚ｈ１の厚みが増すと素子容量も増加するため、素子容量の増加を抑制するためには５００ｎｍ以下にすることが望ましい。一方、ｐ型半導体層の層厚ｈ２を薄くすることによって受光感度の向上および素子容量の低減が得られるが、同時に素子抵抗が大きくなる。そのため、ｉ型半導体層３１中で生成された正孔がｐ型半導体層３２を走行しｐ型電極層６１まで到達するための走行時間が長くなり、感度の低下及び周波数特性の劣化の原因となるため、ｐ型半導体層の層厚ｈ２としては、２０ｎｍ〜２５０ｎｍの層厚にすることが望ましい。
【００３６】
また、パッシベーション半導体層４０は、第１の半導体材料より大きいバンドギャップエネルギーを有する第２の半導体材料としてＩｎＰを用いることにより、故意に不純物をドープしない高抵抗性すなわちｉ型のＩｎＰで構成されており、層厚約１０〜５００ｎｍを有するが、メサ部表面を完全に覆うために、３００ｎｍ以上の厚みにするのが望ましい。ｎ型電極層６０は、ＡｕＧｅ／Ｎｉで構成されており、ＡｕＧｅ領域及びＮｉ領域の各層厚として約１００ｎｍ及び約３０ｎｍをそれぞれ有する。ｐ型電極層６１は、Ｔｉ／Ｐｔ／Ａｕで構成されており、Ｔｉ領域、Ｐｔ領域及びＡｕ領域の各層厚として約２０ｎｍ、約４０ｎｍ及び約１００ｎｍをそれぞれ有する。第１のパッシベーション絶縁体層８０はＳｉＮで構成されており、層厚約１００〜２００ｎｍを有する。
【００３７】
ここで、ｉ型半導体層３１及びｐ型半導体層３２は、第１の半導体材料としてバンドギャップエネルギー約０．７５ｅＶを有するＧａＩｎＡｓで共に構成されているが、それぞれ異なる導電型を有する。パッシベーション半導体層４０は、ｉ型半導体層３１及びｐ型半導体層３２を構成する第１の半導体材料よりも大きいバンドギャップエネルギーを有する第２の半導体材料として、バンドギャップエネルギー約１．３５ｅＶを有するＩｎＰで構成され、高抵抗性を有する。
【００３８】
続いて、第１の実施形態によるｐｉｎ−ＰＤ１の製造工程について説明する。まず、図３（ａ）に示すように、通常の有機金属気相成長（ＭＯＶＰＥ；Metal Organic Vapor Phase Epitaxy）法に基づいて、半導体基板２０の表面上にｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を、順次積層して形成する。ＩＩＩ族原料としてトリエチルガリウム（ＴＥＧ；Tri-ethyl Gallium）及びトリメチルインジウム（ＴＭＩ；Tri-methyl Indium）、を、Ｖ族原料としてアルシン（ＡｓＨ３；Arsine）及びホスフィン（ＰＨ３；Phosphine）を用いた。また、ドーパント不純物の原料としては、ｎ型半導体に対してはシラン（Ｓｉ２Ｈ６）が使用でき、ｐ型半導体に対してはジエチル亜鉛（ＤＥＺ；Di-ethyl Zinc）が使用できる。上記のガスを適宜所定の流量で供給することにより、所望の厚さ、混晶組成およびキャリア濃度が実現される。ｎ型半導体層３０ないしｐ型半導体層３２の成長温度は適宜設定されて良いが、結晶性を考慮すれば、いずれの層についても６００℃〜７００℃が好ましい。
【００３９】
続いて、図３（ｂ）に示すように、通常のフォトリソグラフィ技術に基づいて、ｐ型半導体層３２の第１のメサ部形成領域上に円状パターンの第１のマスクを形成する。次に、通常のウエットエッチング法に基づいて、第１のマスクから露出したｐ型半導体層３２の周辺領域及びｉ型半導体層３１の周辺領域を、ｉ型半導体層３１とｎ型半導体層３０の界面が露出するまでリン酸（Ｈ３ＰＯ４）系のエッチング液で除去する。そのため、ｐ型半導体層３２及びｉ型半導体層３１はメサ型に順次加工され、第１のメサ部が形成される。
【００４０】
続いて、図３（ｃ）に示すように、通常のフォトリソグラフィ技術に基づいて、メサ部頂面上に同心円上の第２のマスクを形成する。次に、通常のウエットエッチング法に基づいて、第２のマスクから露出したｐ型半導体層３２のメサ中央部領域をリン酸（Ｈ３ＰＯ４）系のエッチング液により、ｐ型半導体層３２を所定の厚みだけ残して、エッチングする。そのため、ｐ型半導体層３２のメサ周辺部は当初の厚膜を維持した状態で、メサ中央部の信号光受光領域のｐ型半導体層３２のみが薄くエッチングされた凹状の形状５０が形成される。
【００４１】
続いて、図３（ｄ）に示すように、通常のＭＯＶＰＥ法に基づいて、ｐ型半導体層３２、及びｉ型半導体層３１の各表面上、つまり少なくとも第１のメサ部の周囲に、パッシベーション半導体層４０を形成する。
【００４２】
ここで、第１のメサ部のｐ型半導体層３２及びｉ型半導体層３１が同一の半導体材料であるＧａＩｎＡｓで構成されていることから、パッシベーション半導体層４０を形成する際に、ｐ型半導体層３２及びｉ型半導体層３１の構成材料から元素を蒸発させないために行う処置が容易である。すなわち、ＧａＩｎＡｓの蒸発を防止するためには、反応ガスにおけるＡｓの分圧を制御すればよい。そのため、これらｐ型半導体層３２及びｉ型半導体層３１の周囲においては、パッシベーション半導体層４０のエピタキシャル成長が良好かつ容易になる。
【００４３】
仮に、第１のメサ部のｐ型半導体層３２及びｉ型半導体層３１が相互に異なる半導体材料で構成されている場合、例えばＧａＩｎＡｓ及びＩｎＰという複数の半導体材料が存在すると、これらの構成材料から元素を蒸発させないために行う処置が複雑になる。すなわち、ＧａＩｎＡｓ及びＩｎＰの蒸発をそれぞれ防止するためには、反応ガスにおけるＡｓの分圧とＰの分圧とをバランスさせて制御する必要がある。そのため、これらｐ型半導体層３２及びｉ型半導体層３１の周囲においては、パッシベーション半導体層４０の良好なエピタキシャル成長が困難になるので、ｐ型半導体層３２及びｉ型半導体層３１を同一の半導体材料で構成することが望ましい。
【００４４】
続いて、ｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２とこれら層の表面上に形成された、パッシベーション半導体層４０との結晶界面を整え、再成長界面の界面準位をさらに低減するために、５５０〜７００℃の温度で９０分〜１２０分の熱処理を行う。これにより、ｐ型半導体層３２に接合するパッシベーション半導体層４０及びｉ型半導体層３１の各界面領域に、ｐ型半導体層３２から第２導電型の不純物としてＺｎを拡散してドープさせる。そのため、ｐ型半導体層３２に接合するパッシベーション半導体層４０及びｉ型半導体層３１の各界面領域に、不純物拡散領域が形成される。これによってパッシベーション半導体層４０とｐ型半導体層３２との間におけるヘテロ接合領域付近では、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の界面は、パッシベーション半導体層４０内のホモ接合になる。そのため、ｉ型半導体層３１及びｐ型半導体層３２の壁面に沿って流れるリーク電流がいっそう低減することができる。なお、このようにｐ型半導体層３２からパッシベーション半導体層４０及びｉ型半導体層３１に拡散させる第２の導電型の不純物としては、Ｚｎに限定する必要は何らなく、例えば、Ｂｅ、Ｍｎ，Ｃｄ等の第２導電型を示す元素であれば良いが、拡散しやすい元素の方が好ましい。
【００４５】
この後、図４（ａ）に示すように、パッシベーション半導体層４０の表面に所定パターンの第３のマスクを形成し、この第３のマスクから露出したパッシベーション半導体層４０の内側領域を塩酸（ＨＣｌ）系のエッチング液で除去する。これにより、ｐ型半導体層３２の所定領域には、ｐ型電極層形成領域として露出される。また、同時に、ｎ型半導体層３０の所定領域は、ｎ型電極層形成領域として露出される。このとき、ｎ型半導体層３０上に形成されたパッシベーション半導体層４０で第１のメサ部の周囲領域の第２のメサ部形成領域も除去され、ｎ型半導体層３０が露出される。
【００４６】
続いて、図４（ｂ）に示すように、通常のフォトリソグラフィ技術に基づいて、ｎ型半導体層３０の第２のメサ部形成領域上に円状パターンの第４のマスクを形成する。そして、通常のウエットエッチング法に基づいて、第４のマスクから露出したｎ型半導体層３０の周辺領域をリン酸（Ｈ３ＰＯ４）系のエッチング液で除去する。これにより、ｎ型半導体層３０はメサ型に順次加工され、第２のメサ部が形成される。なお、この工程で、図示しない同一基板上に作製された電子素子とメサ型のｐｉｎ受光素子との素子分離が行われる。
【００４７】
この後、通常のウエットエッチング法に基づいて、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の周囲を、塩酸系（ＨＣｌ）系またはフッ酸（ＨＦ）系のいずれかの洗浄液に浸漬する。これにより、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の露出された各表面は、酸化膜や各種の不純物などが除去され、洗浄される。
【００４８】
なお、このような表面処理を行う洗浄液としては、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０を構成する各半導体材料に対してほとんどエッチングすることなく、非常に小さいエッチング速度で反応するものであって、実質的にこれらの半導体材料の表面に存在する酸化膜、各種の不純物等のみに反応するものが望ましい。
【００４９】
その後、図４（ｃ）に示したように、通常のプラズマ化学気相蒸着（ＣＶＤ；Chemical Vapor Deposition）法に基づいて、半導体基板２０、ｎ型半導体層３０、ｉ型半導体層３１、ｐ型半導体層３２及びパッシベーション半導体層４０の露出された各表面上に、第１のパッシベーション絶縁体層８０を形成する。
【００５０】
さらに、通常のフォトリソグラフィ技術に基づいて、第１のパッシベーション絶縁体層８０の表面上に所定パターンの第５のマスクを形成し、この第５のマスクから露出した第１のパッシベーション絶縁体層８０の内側領域を除去する。それにより、ｎ型電極層６０及びｐ型電極層６１が形成されるｎ型半導体層３０およびｐ型半導体層３２の表面は、各種配線層形成領域としてそれぞれ露出される。
【００５１】
続いて、上記の工程で露出されたｎ型半導体層３０およびｐ型半導体層３２の所定領域に、ｎ型電極層６０及びｐ型電極層６１を形成する方法について説明する。通常のネガレジストを塗布し、通常のフォトリソグラフィ技術に基づいて、このネガレジストの表面上に所定パターンの第６のマスクを形成し、この第６のマスクから露出したｐ型半導体層３２の所定領域に、通常の真空蒸着法に基づいて、ｐ型電極層６１を形成する。その後、ｐ型電極層６１を形成する以外の領域にデポした金属は、通常のリフトオフ法を用いてレジストを除去する際に同時に除去され、ｐ型電極パターンが形成される。同様に、通常のネガレジストを塗布し、通常のフォトリソグラフィ技術に基づいて、このネガレジストの表面上に所定パターンの第７のマスクを形成し、この第７のマスクから露出したｎ型半導体層３０の所定領域に、通常の真空蒸着法に基づいて、ｎ型半導体層３０の露出した所定領域にｎ型電極層６０を形成する。この時、ｎ型電極層６０を形成する以外の領域にデポした金属は、通常のリフトオフ法を用いてレジストを除去する際に同時に除去され、ｎ型パターン電極が形成され、図６（ｃ）に示したｐｉｎ型受光素子が完成される。
【００５２】
このような製造工程においては、第１の半導体材料であるＧａＩｎＡｓで共に構成されたｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２の周囲に、第１の半導体材料よりも大きいバンドギャップエネルギーを有する第２の半導体材料であるＩｎＰで構成されたパッシベーション半導体層４０を形成する。これにより、パッシベーション半導体層４０は、同一の半導体材料で構成されたｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２の表面上に、ワイドバンドギャップ半導体層として形成される。
【００５３】
これにより、パッシベーション半導体層４０を構成する第２の半導体材料は、ｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を構成する第１の半導体材料に対する格子整合を一定に保持してエピタキシャル成長するので、比較的良好な結晶性で形成される。また、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の配置は、パッシベーション半導体層４０を形成する工程に依存しないので、ｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を形成する工程のみに基づいて決定される。したがって、パッシベーション半導体層４０によってｐｎ接合領域を完全に被覆させることができる。
【００５４】
次に、ｐｉｎ−ＰＤ１の作用について説明する。このｐｉｎ−ＰＤ１においては、第１のメサ部のｐ型半導体層３２において、メサ中央部の受光領域の厚みｈ２を薄くしてあるので、第１のメサ部のｐ型半導体層３２からｉ型半導体層３１への亜鉛（Ｚｎ）不純物の拡散が抑制されるため、空乏層容量が低減する。したがって、素子のＣＲ時定数が低減し、応答速度が向上できる。さらに、第１のメサ部のｐ型半導体層３２において、メサ中央部の受光領域の厚みｈ２を薄くすることによって、入射信号光に対するｐ型半導体層３２での光吸収が低減され、ｉ型半導体層３１への信号光量が増加するため、このｉ型半導体層３１でのフォトキャリアの生成が増大する。このことによって、メサ型のｐｉｎ受光素子の受光感度は、さらに向上する。
【００５５】
また、第１のメサ中央部のｐ型半導体層３２を凹状に形成した受光領域として、第１のメサ部の周辺部領域まで形成することができるので、受光面積を広くすることが可能となるため、比較的受光感度を大きくし易く、かつ光ファイバを通して信号光を受信させるときに、光ファイバとメサ型ｐｉｎ−ＰＤとの位置合わせを容易にすることができる。
【００５６】
一方、ｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２を構成する第１の半導体材料であるＧａＩｎＡｓよりも大きいバンドギャップエネルギーを有する第２の半導体材料として、ＩｎＰに不純物を故意にドープしないで構成されたパッシベーション半導体層４０を、ｎ型半導体層３０、ｉ型半導体層３１及びｐ型半導体層３２の周囲に形成されている。これにより、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の界面は、界面準位の少ない良好なパッシベーション半導体層４０に対するヘテロ接合になる。したがって、ｉ型半導体層３１及びｐ型半導体層３２の各壁面に沿って流れるリーク電流が低減できる。
【００５７】
特に、第１のメサ部のｐ型半導体層３２においては、メサ中央部の受光領域の厚みｈ２のみを薄くし、メサ周辺部領域のｐ型半導体層３２の厚みｈ１を、所定の厚みを維持しながら厚く保たれている。したがって、ｉ型半導体層３１及びｐ型半導体層３２の各壁面に沿って流れるリーク電流を十分低減できる程度に、ｎ型半導体層３０とｐ型半導体層３２との間におけるｐｎ接合領域の界面からｐ型半導体層３２の第１のメサ部周辺の頂面上までの距離を十分大きくとれるので、暗電流の抑制に基づいて素子特性を向上させることができる。
【００５８】
（第２の実施形態）
次に、本発明に係るｐｉｎ型受光素子の第２の実施形態について説明する。図２に示すように、ｐｉｎ型受光素子としてｐｉｎ−ＰＤ２は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして構成されている。ただし、第１のメサ部のｐ型半導体層３２の凹状にエッチングして厚みを薄くしたメサ中央部の受光領域は、上記第１の実施形態のｐｉｎ−ＰＤ１よりも径を小さくしｐ型電極層６１の内側に形成されている。
【００５９】
この所定パターンのｐ型電極層６１は、第２の電極層として、第１のメサ部の周辺の厚みの厚いｐ型半導体層３２の頂面上に、ｐ型半導体層３２に対してオーミック接触して形成されている。
【００６０】
次に、ｐｉｎ−ＰＤ２の製造工程について説明する。このｐｉｎ−ＰＤ２は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして製造される。ただし、ｐｉｎ−ＰＤ１では、第１のメサ部頂上のｐ型半導体層３２のメサ中央部領域のみをエッチングする工程において、図３（ｃ）に示したとおり第１のメサ部頂面上に形成された同心円状の第２のマスクは、比較的大きな同心円状のパターンを有している。この結果、その後のエッチング工程において、メサ部周辺近傍までｐ型半導体層３２が薄くエッチングされ、比較的大きな同心円の凹状の形状５０が形成される。これに対して、ｐｉｎ−ＰＤ２においては、第１のメサ部頂面上に形成された同心円状の第２のマスクは、第２のマスクから露出したｐ型半導体層３２のメサ中央部領域のエッチング工程で形成された凹状の形状の径が小さいパターンを有する。したがって、その後に続いて行われるｐ型電極層形成工程において、ｐ型半導体層３２のｐ型電極層６１が、エッチングされずに残ったメサ周辺部の厚膜を維持した領域に形成されるだけの領域を確保できる。
【００６１】
次に、ｐｉｎ−ＰＤ２の作用について説明する。このｐｉｎ−ＰＤ２は、上記第１の実施形態のｐｉｎ−ＰＤ１とほぼ同様にして作用する。ただし、第１のメサ部のｐ型半導体層の厚みが厚い周辺部に電極を形成することにより、ｐ型電極層６１とｎ型半導体層３０及びｐ型半導体層３２との間におけるｐｎ接合領域との距離が大きいために、上記第１の実施形態のｐｉｎ−ＰＤ１に比べて、いっそう暗電流を小さくすることができる。さらに、ｐ型電極層下のｐ型半導体層の厚みを厚くすることで、さらに素子容量が低減できる。以上の素子容量の低減と暗電流の抑制に基づいて素子特性を格段に向上させることができる。
【実施例】
【００６２】
以下、本発明に係る実施例について、図５ないし図１０を参照して説明する。まず、本発明者らは、メサ型のｐｉｎ受光素子の構造と素子特性の関係を調べるために、メサ型のｐｉｎ受光素子のｐ型半導体層の厚さとｐｉｎ受光素子の素子容量、受光感度及び暗電流の関係について実験検討を行った。その結果を以下に説明する。
【００６３】
図１１に示した従来のｐｉｎ型受光素子においては、信号光はｐ型半導体層で大きな光吸収を受けるので、ｐ型半導体層の厚みを薄くすることによって、このｐ型半導体層での信号光の吸収を減少させ、電子と正孔から成るフォトキャリアが主に生成されるｉ型半導体層まで到達する光量を大きくすることによって、受光感度の改善が達成される。そこで、ｐｉｎ型受光素子の受光感度を改善させるために、ｐ型半導体層の厚みの異なるｐｉｎ型受光素子を多数試作し、その素子特性を評価した。
【００６４】
図９に、第１の半導体材料としてＧａＩｎＡｓを用いたｐｉｎ型受光素子において、ｐ型半導体層の厚みに対する受光感度の関係についての実験結果を示す。合わせて、同図９には、ｐ型半導体層の厚みに対する素子容量の関係も示した。ここで、図９においては、横軸にｐ型半導体層の厚みを設定し、縦軸に素子の受光感度及び静電容量の値を設定した。また、ｐｉｎ受光素子の受光感度を丸黒点で、素子容量を四角黒点で示す。また、図１０に、ｐ型半導体層の厚みに対する暗電流の関係についての実験結果を示した。このときのｐｉｎ型受光素子の受光径は１００μｍであり、測定条件として素子容量測定時の印加電圧が−３Ｖ、暗電流測定時の印加電圧が−５Ｖで、素子を暗所に置いて測定して得られた値をそれぞれプロットした。また、図１０においては、同様に横軸にｐ型半導体層の厚みを設定し、縦軸に暗電流の値を設定した。
【００６５】
図９に示したように、メサ領域のｐ型半導体層の厚みを薄くすることによって、受光感度が向上していることがわかる。さらに、従来の図１１に示したｐｉｎ型受光素子の課題であった素子の素子容量も低下することがわかった。ｐ型−ＧａＩｎＡｓ層の厚みを従来の２５０ｎｍから５０ｎｍに薄くすることによって、素子の素子容量を約２／３に低減することができた。これは、ｐ型半導体層の厚みを薄くすることにより、ｐ型半導体層にドープされた不純物である亜鉛（Ｚｎ）がｉ型半導体層中に拡散することが抑制されたためと考えられる。
【００６６】
上記のように、メサ領域のｐ型半導体層の厚みを薄くすることによって、ｐｉｎ型受光素子の受光感度の向上および素子容量の低減に基づく素子特性の向上が得られる。この素子の素子容量の低減と受光感度の向上のためには、メサ型のｐｉｎ受光素子において、信号光を受光するメサ中央部の窓領域の厚みのみを薄くすればよい。
【００６７】
次に、ｐ型半導体層の厚みと暗電流の関係を調査した。図１０に示したように、メサ領域のｐ型半導体層の厚みを均一に薄くした場合、素子の暗電流が徐々に増加する。
【００６８】
しかし、本願発明による上記第１の実施形態及び第２の実施形態のｐｉｎ型受光素子においては、メサ部周辺のｐ型半導体層の厚みを所定の厚み以上に保つことで、電流の増加が抑制でき、かつｐ型半導体層の厚みを薄くすることにる素子容量の低減と受光感度の向上に基づく素子特性の向上も達成できることがわかった。
【００６９】
第１のメサ部周辺のｐ型半導体層の厚みｈ１を厚くし、メサ部中央のｐ型半導体層の厚みｈ２を薄くした上記第１の実施形態及び第２の実施形態のｐｉｎ型受光素子に対して、同様にｐｉｎ受光素子の構造と素子特性の関係を調べるために、上記第１の実施形態及び第２の実施形態のｐｉｎ型受光素子のｐ型半導体層の厚さとｐｉｎ受光素子の素子容量、受光感度及び暗電流の関係について実験検討を行った。その結果を以下に説明する。
【００７０】
上記の第１の実施形態及び第２の実施形態の記載と略同一に第１のメサ中央部に形成した受光領域のｐ型半導体層の厚みを薄くし、凹状に形成したｐｉｎ型受光素子において、第１のメサ中央部のｐ型半導体層の厚みｈ２を変えたときの素子の素子容量の値を測定した結果を図５に示す。測定したそれぞれのｐｉｎ型受光素子の受光径は５０μｍである。測定は、素子に−３Ｖのバイアス電圧を印加して行った。図５においては、横軸にメサ中央部のｐ型半導体層の厚みｈ２を設定し、縦軸に素子の静電容量の値を設定した。また、第１の実施形態のｐｉｎ型受光素子の実験結果を丸黒点で示し、第２の実施形態のｐｉｎ型受光素子の実験結果を丸白点で示す。
【００７１】
図５に示すように、第１の実施形態及び第２の実施形態のｐｉｎ型受光素子のいずれにおいても、第１のメサ中央部のｐ型半導体層の厚みｈ２を薄くすることによって、素子の素子容量が低減している。従来の第１のメサ部のｐ型半導体層の厚みが均一でかつ厚みが２５０ｎｍと厚膜の構造を備えたＩｎＰパッシベーション半導体層付きのｐｉｎ型受光素子の素子容量の典型値は０．４７ｐＦである。したがって、例えば、第１のメサ中央部のｐ型半導体層の厚みｈ２が５０ｎｍの厚みの第１の実施形態のｐｉｎ型受光素子の素子容量は、従来のＩｎＰパッシベーション半導体層を備えたｐｉｎ型受光素子の約８７％程度に低減される。特に、第２の実施形態のｐｉｎ型受光素子においては、第１の実施形態のｐｉｎ型受光素子に比較して、さらに約２％程度、素子容量が減少する。
【００７２】
上記の実験結果から、第１の実施形態及び第２の実施形態のｐｉｎ型受光素子のいずれにおいても、第１のメサ中央部のｐ型半導体層の厚みｈ２を薄くすることによって素子の素子容量が低減されていることが分かる。
【００７３】
同様に、上記の実施例で述べたｐｉｎ受光素子を用いて、第１のメサ中央部のｐ型半導体層の厚みｈ２に対する受光感度の関係について測定した結果を図６に示す。図６においては、横軸にメサ中央部のｐ型半導体層の厚みｈ２を設定し、縦軸にｐｉｎ型受光素子の受光感度の値を設定した。また、第１の実施形態のｐｉｎ型受光素子の実験結果を丸黒点で示し、第２の実施形態のｐｉｎ型受光素子の実験結果を丸白点で示す。
【００７４】
図６に示すように、第１の実施形態及び第２の実施形態のｐｉｎ型受光素子のいずれにおいても、ほぼ同様に、第１のメサ中央部のｐ型半導体層の厚みｈ２を薄くすることによって、ｐｉｎ型受光素子の受光感度が大幅に向上する。特に、メサ中央部のｐ型半導体層の厚みｈ２を約１２５ｎｍ以下にすることで、大きな受光感度が得られることが分かる。
【００７５】
次に、上記の第１の実施形態及び第２の実施形態の記載と略同一のメサ型のｐｉｎ受光素子に対して、第１のメサ中央部に受光領域のｐ型半導体層の厚みのみを薄くし、メサ部の周辺領域のｐ型半導体層の厚みは、従来のように厚膜のままにした構造を備えることによって、従来のメサ部のｐ型半導体層の厚みが均一であるＩｎＰパッシベーション半導体層を備えたｐｉｎ型受光素子と同様の暗電流の抑制が行われることを確認する実験を行った。ここで、２種類の対比するｐｉｎ型受光素子としては、第２の実施形態の記載と略同一に第１のメサ中央部に形成した受光領域のｐ型半導体層の厚みのみをｈ２＝９０ｎｍまで薄くし、凹状に形成したｐｉｎ型受光素子と、第１のメサ部のｐ型半導体層の厚みが均一である点のみで第１の実施形態の記載とは異なるものとを、それぞれ試作した。
【００７６】
これら２種類のｐｉｎ型受光素子をそれぞれ暗所に設置した上で、各電流−電圧特性を測定した結果を図７に示す。図７においては、横軸にバイアス電圧の電圧値を設定するとともに、縦軸に暗電流の電流値を設定した。また、第１のメサ中央部に形成した受光領域のｐ型半導体層の厚みのみを薄くし、凹状に形成したｐｉｎ型受光素子の特性曲線を実線で示し、従来のｐ型半導体層の厚みが均一でかつ厚膜のｐｉｎ型受光素子の特性曲線を点線で示す。
【００７７】
図７に示すように、第１のメサ中央部に形成した受光領域のｐ型半導体層の厚みのみを薄くし、メサ部の周辺領域を厚膜のまま残した構造にすることにより、従来のメサ部のｐ型半導体層の厚みが均一でかつ厚膜であるＩｎＰパッシベーション半導体層を備えたｐｉｎ型受光素子と同様の低い暗電流特性が得られている。ここでは、第２の実施形態のｐｉｎ型受光素子の電流−電圧特性を示したが、第１の実施形態のｐｉｎ型受光素子についても、同様の低い暗電流特性が得られている。
【００７８】
そのため、本願の第１の実施形態及び第２の実施形態のｐｉｎ型受光素子においては、従来のメサ部のｐ型半導体層の厚みが均一でかつ厚膜であるＩｎＰパッシベーション半導体層を備えたｐｉｎ型受光素子と同様に、暗電流の発生がパッシベーション半導体層の形成に基づいて抑制されていることが分る。
【００７９】
図５及び図６と同様に、上記の実施例で述べたｐｉｎ受光素子を用いて、第１のメサ中央部のｐ型半導体層の厚みｈ２に対する暗電流の関係について測定した結果を図８に示す。測定は、素子に−５Ｖのバイアス電圧を印加して行った。図８においては、横軸にメサ中央部のｐ型半導体層の厚みｈ２を設定し、縦軸にｐｉｎ型受光素子の暗電流の値を設定した。また、第１の実施形態のｐｉｎ型受光素子の実験結果を丸黒点で示し、第２の実施形態のｐｉｎ型受光素子の実験結果を丸白点で示す。
【００８０】
図８に示すように、第２の実施形態のｐｉｎ型受光素子においては、第１の実施形態のｐｉｎ型受光素子と同様のパッシベーション半導体層の形成に基づく暗電流の低減に加えて、メサ部のｐ型半導体層が厚い周辺部に電極を形成したことにより、いっそう暗電流が低減されていることがわかる。
【符号の説明】
【００８１】
１，２…ｐｉｎ型受光素子、２０…半導体基板、３０…第１の半導体層、  ３１…第２の半導体層、３２…第３の半導体層、４０…第４の半導体層、６０…第１の電極層、６１…第２の電極層、８０…第１のパッシベーション絶縁体層、ｈ１…メサ周辺部における第３の半導体層の厚み、ｈ２…メサ中央部における第３の半導体層の厚み
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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