(57)【要約】【課題】本発明は、コンタクト抵抗の安定性を確保して、コンタクト抵抗にばらつきを抑えることを可能にする。【解決手段】基板１１のシリコン領域１２上に第１金属シリサイド層１３を形成する工程と、前記基板１１上に前記第１金属シリサイド層１３を被覆する絶縁膜１４を形成する工程と、前記絶縁膜１４に前記第１金属シリサイド層１３に通じるコンタクトホール１５を形成する工程と、前記コンタクトホール１５の内面および前記絶縁膜１４上にシリサイド化される第２金属層１６を形成する工程と、前記第２金属層１６と前記コンタクトホール１５の底部のシリコンとを反応させて前記第１金属シリサイド層１３上に第２金属シリサイド層１７を形成する工程とを有する。【選択図】図１
2010010402.tif 000002
【特許請求の範囲】
【請求項１】
基板のシリコン領域上に第１金属シリサイド層を形成する工程と、
前記基板上に前記第１金属シリサイド層を被覆する絶縁膜を形成する工程と、
前記絶縁膜に前記第１金属シリサイド層に通じるコンタクトホールを形成する工程と、
前記コンタクトホールの内面および前記絶縁膜上にシリサイド化される金属層を形成する工程と、
前記金属層と前記コンタクトホールの底部のシリコンとを反応させて前記第１金属シリサイド層上に第２金属シリサイド層を形成する工程とを有する
半導体装置の製造方法。
【請求項２】
前記第１金属シリサイド層および前記第２金属シリサイド層は、コバルトシリサイドもしくはニッケルシリサイドからなる
請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２金属シリサイド層を形成した後、前記金属層の未反応な部分を除去する工程と、
前記コンタクトホールの内部にチタン膜を介して導電膜を形成する工程と、
熱処理によって、前記第１金属シリサイド層および前記第２金属シリサイド層と前記チタン膜とを酸化還元反応させる工程とを有する
請求項１記載の半導体装置の製造方法。
【請求項４】
シリコン基板に光電変換部を有する画素部と、前記画素部から出力された信号電荷を処理するロジック部を形成する工程と、
前記ロジック部のシリコン領域上に第１金属シリサイド層を形成する工程と、
前記シリコン基板上に前記第１金属シリサイド層を被覆する絶縁膜を形成する工程と、
前記絶縁膜に前記第１金属シリサイド層に通じる第１コンタクトホールと、前記画素部のコンタクト領域に通じる第２コンタクトホールを形成する工程と、
前記第１コンタクトホールの内面、前記第２コンタクトホールの内面および前記絶縁膜上にシリサイド化される金属層を形成する工程と、
前記金属層と、前記第１コンタクトホールの底部のシリコンおよび前記第２コンタクトホールの底部のシリコンとを反応させて前記第１金属シリサイド層上に第２金属シリサイド層を形成するとともに前記第２コンタクトホールの底部に第３金属シリサイド層を形成する工程とを有する
固体撮像装置の製造方法。
【請求項５】
前記第１金属シリサイド層、前記第２金属シリサイド層および前記第３金属シリサイド層は、コバルトシリサイドもしくはニッケルシリサイドからなる
請求項４記載の固体撮像装置の製造方法。
【請求項６】
前記第２金属シリサイド層および前記第３金属シリサイド層を形成した後、前記金属層の未反応な部分を除去する工程と、
前記第１コンタクトホールおよび前記第２コンタクトホールのそれぞれの内部に前記チタン膜を介して導電膜を形成する工程と、
熱処理によって、前記第１コンタクトホールの底部で前記第１金属シリサイド層および前記第２金属シリサイド層と前記チタン膜とを酸化還元反応させ、前記第２コンタクトホールの底部で前記第３金属シリサイド層と前記チタン膜とを酸化還元反応させる工程とを有する
請求項４記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンタクト部に金属シリサイド層を有する半導体装置の製造方法および固体撮像装置の製造方法に関するものである。
【背景技術】
【０００２】
従来の半導体装置として、ＭＯＳトランジスタを図１２の模式的断面図によって説明する。
図１２に示すように、ＭＯＳトランジスタ３０１では、例えば、シリコン基板３１１上にゲート絶縁膜３１２を介してゲート電極３１３が形成されている。そのゲート電極３１３の両側のシリコン基板３１１には低濃度拡散層３２１、３２２を介してソース・ドレイン領域３２３、３２４が形成されている。また、ゲート電極３１３の両側にはサイドウォール３１４，３１５が形成されている。各ソース・ドレイン領域３２３、３２４上には金属シリサイド層３２５、３２６が形成されている。さらに上記シリコン基板３１１上には、上記構成のＭＯＳトランジスタ３０１を被覆する層間絶縁膜３３１が形成されている。この層間絶縁膜３３１には、上記ソース・ドレイン領域３２３、３２４等に通じるコンタクトホール３３２、３３３等が形成されている。図示はしていないが、ゲート電極３１３等に通じるコンタクトホールも形成されている。これらのコンタクトホール３３２、３３３には配線３４１、３４２が形成されている。
【０００３】
上記ＭＯＳトランジスタ３０１では、ソース・ドレイン領域３２３、３２４上に金属シリサイド層３２５、３２６が形成されているため、金属シリサイド層を形成しない場合よりコンタクト抵抗が低減される。
しかしながら、コンタクトホール３３２、３３３の微細化にともなって、コンタクト抵抗の安定性が不十分なことがあり、コンタクト抵抗にばらつきを生じることがあった。
【０００４】
また、従来の固体撮像装置として、例えばＣＭＯＳセンサのロジック部では、コンタクトの低抵抗化のために、コンタクトが形成されるシリコン領域上に金属シリサイド層が形成されていた。例えば、ロジック部のＭＯＳトランジスタでは、上記図１２によって説明したのと同様に、ＭＯＳトランジスタのソース・ドレイン領域上に金属シリサイド層が形成されていた（例えば、特許文献１参照。）。
しかしながら、コンタクトホールの微細化にともなって、コンタクト抵抗の安定性が不十分なことがあり、コンタクト抵抗にばらつきを生じることがあった。
【０００５】
また、上記固体撮像装置の画素部のコンタクト部に金属シリサイド層を形成した場合、画素部の光電変換部に対する汚染（コンタミネーション）が懸念され、その汚染による撮像特性の悪化が懸念されていた。
【０００６】
また、従来のＣＭＯＳセンサでは、その画素部におけるシ領域に対するコンタクトは、コンタクト形成時にコンタクトホール内面に形成されるチタンバリア膜を用いて、低抵抗化を行っていた。
しかし、チタンバリア膜を用いる方法では、コンタクトホールの微細化にともなって、シリコン領域に対する低抵抗化に限界があり、その結果、転送レートも悪化してきていた。
【０００７】
【特許文献１】特開２００３−２７３３４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、コンタクトホールの微細化にともなって、コンタクト抵抗の安定性が不十分なことがあり、コンタクト抵抗にばらつきを生じる点である。
【０００９】
本発明は、コンタクト抵抗の安定性を確保して、コンタクト抵抗にばらつきを抑えることを可能にする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、基板のシリコン領域上に第１金属シリサイド層を形成する工程と、前記基板上に前記第１金属シリサイド層を被覆する絶縁膜を形成する工程と、前記絶縁膜に前記第１金属シリサイド層に通じるコンタクトホールを形成する工程と、前記コンタクトホールの内面および前記絶縁膜上にシリサイド化される金属層を形成する工程と、前記金属層と前記コンタクトホールの底部のシリコンとを反応させて前記第１金属シリサイド層上に第２金属シリサイド層を形成する工程とを有する。
【００１１】
本発明の半導体装置では、コンタクトホールの底部に第１金属シリサイド層と第２金属シリサイド層の２層の金属シリサイド層が形成されることで、トランジスタ特性を変動させることなく、安定した金属シリサイド層が形成される。
【００１２】
本発明の、固体撮像装置は、シリコン基板に光電変換部を有する画素部と、前記画素部から出力された信号電荷を処理するロジック部を形成する工程と、前記ロジック部のシリコン領域上に第１金属シリサイド層を形成する工程と、前記シリコン基板上に前記第１金属シリサイド層を被覆する絶縁膜を形成する工程と、前記絶縁膜に前記第１金属シリサイド層に通じる第１コンタクトホールと、前記画素部のコンタクト領域に通じる第２コンタクトホールを形成する工程と、前記第１コンタクトホールの内面、前記第２コンタクトホールの内面および前記絶縁膜上にシリサイド化される金属層を形成する工程と、前記金属層と、前記第１コンタクトホールの底部のシリコンおよび前記第２コンタクトホールの底部のシリコンとを反応させて前記第１金属シリサイド層上に第２金属シリサイド層を形成するとともに前記第２コンタクトホールの底部に第３金属シリサイド層を形成する工程とを有する。
【００１３】
本発明の固体撮像装置では、第１コンタクトホールの底部に第１金属シリサイド層と第２金属シリサイド層の２層の金属シリサイド層が形成される。これによって、トランジスタ特性を変動させることなく、安定した金属シリサイド層が形成され、コンタクト抵抗のばらつきが抑制される。また、画素部では、第２コンタクトホールの底部にのみ第３金属シリサイド層が形成されるので、画素部のコンタクト抵抗の低抵抗化が図れる。また、第３金属シリサイド層が形成される工程では、シリコン基板上に形成された絶縁膜によって、シリコン基板に形成された光電変換部は被覆されているので、第３金属シリサイド層を形成する工程によって光電変換部を汚染することがない。
【発明の効果】
【００１４】
本発明の半導体装置は、トランジスタ特性を変動させることなく、安定した金属シリサイド層が形成されるので、コンタクト抵抗のばらつきを抑制することができるという利点がある。
【００１５】
本発明の固体撮像装置は、ロジック部において、トランジスタ特性を変動させることなく、安定した金属シリサイド層が形成されるので、コンタクト抵抗のばらつきを抑制することができるという利点がある。また画素部において、コンタクト抵抗の低抵抗化が図れるので、画素部からの画像情報（光電変換した信号電荷）の転送レートを高速化することができるという利点がある。また、コンタクト抵抗を低減できるので、素子の微細化が図れる。さらに画素部の第２コンタクトホールの底部のみに第３金属シリサイド層を形成するときに、光電変換部への汚染を防止することができるので、光電変換特性を損なうことがなく、高品質に画素部を形成することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の半導体装置の製造方法に係る一実施の形態（実施例）を、図１の製造工程断面図および図２、３のフローチャートによって説明する。
【００１７】
図１（１）に示すように、基板１１のシリコン領域１２上に第１金属シリサイド層１３を形成する。例えば、基板１１にシリコン基板を用いる。そのシリコン基板に形成された例えば活性領域が上記シリコン領域１２となる。もしくは、図示はしないが、基板１１にＳＯＩ（Silicon on insulator）基板を用いる。このＳＯＩ基板のシリコン層が上記シリコン領域１２となる。もしくは、図示はしないが、基板１１上にゲート絶縁膜を介して形成されたポリシリコンからなるゲート電極を上記シリコン領域１２とすることもできる。
以下、一例として、シリコン基板からなる基板１１に活性領域からなるシリコン領域１２を有する場合について説明する。
【００１８】
ついで、通常のシリサイド化工程により、上記シリコン領域１２表面にシリサイド化するための第１金属層（図示せず）を形成した後、熱処理を行って、上記第１金属層の金属と上記シリコン領域１２のシリコンとを反応させて、第１金属シリサイド層１３を形成する。
上記第１金属層には、例えばコバルトもしくはニッケルを用いる。また、金属シリサイドを形成することができる上記他の金属を用いることもできる。例えば、ハフニウム、チタン、モリブデン、タングステン等のいわゆる高融点金属や、白金等を用いることができる。
【００１９】
一例として、上記第１金属層を、スパッタリングによってコバルトで形成する。例えばコバルトを８ｎｍの膜厚に形成する。次いで、スパッタリングによって、窒化チタン膜（図示せず）を、例えば２０ｎｍの膜厚に形成する。
次いで、急速加熱処理（ＲＴＡ:Rapid Thermal Annealing）によって、上記第１金属層と下地のシリコンとを反応させて、コバルトシリサイドからなる第１金属シリサイド層１３を形成する。この急速加熱処理は、例えばランプアニールにより行う。その加熱条件は、一例として、５００℃、３０秒である。
その後、上記窒化チタン膜（図示せず）、第１金属層（図示せず）を除去する。
さらに、急速加熱処理（ＲＴＡ:Rapid Thermal Annealing）によって、コバルトシリサイドを安定化させる。この急速加熱処理は、例えばランプアニールにより行う。その加熱条件は、一例として、８５０℃、３０秒である。
上記熱処理条件は、シリサイド化される第１金属層の材質、膜厚等によって、適宜、変更される。また、ランプアニールに限定されず、他の熱処理方法を用いることもできる。
なお、窒化チタン膜を形成せずに、第１金属層をシリサイド化することもできる。
【００２０】
上記第１金属シリサイド層１３を形成した後、シリサイド反応しなかった上記第１金属層を除去する。
【００２１】
次に、上記基板１１上に、上記第１金属シリサイド層１３を被覆する絶縁膜１４を形成する。この絶縁膜１４は、例えば、窒化シリコン膜と酸化シリコン膜で形成される。
【００２２】
例えば、図２のフローチャートに示すように、「第１金属シリサイド層の形成」Ｓ１１後、「第１絶縁膜の形成」Ｓ１２を行う。この「第１絶縁膜の形成」Ｓ１２は、上記基板１１上に、上記第１金属シリサイド層１３を被覆する第１絶縁膜を形成する。この第１絶縁膜は、例えば窒化シリコン膜で形成され、例えば５０ｎｍの膜厚に形成される。成膜方法にはＣＶＤ法を用い、成膜温度は例えば４００℃に設定される。
【００２３】
次いで、「第２絶縁膜の形成」Ｓ１３を行う。この「第２絶縁膜の形成」Ｓ１３は、上記第１絶縁膜上に第２絶縁膜を形成する。この第２絶縁膜は、例えば酸化シリコン膜で形成され、例えば６５０ｎｍの膜厚に形成される。成膜方法にはＣＶＤ法を用い、成膜温度は例えば４８０℃に設定される。
【００２４】
次いで、「平坦化」Ｓ１４で上記第２絶縁膜の表面の平坦化を行う。この平坦化には、例えば化学的機械研磨（ＣＭＰ）を用いる。
【００２５】
次いで、「第１熱処理」Ｓ１５で、第１熱処理を行う。この第１熱処理は、例えば急速加熱処理（ＲＴＡ:Rapid Thermal Annealing）により行い、例えば４５０℃の窒素雰囲気で熱処理を行う。
【００２６】
次いで、「第３絶縁膜の形成」Ｓ１６を行う。この「第３絶縁膜の形成」Ｓ１６では、上記第２絶縁膜上に第３絶縁膜を形成する。この第３絶縁膜は、例えば酸化シリコン膜で形成され、例えば２５０ｎｍの膜厚に形成される。成膜方法にはＣＶＤ法を用い、成膜温度は例えば４００℃に設定される。
このようにして、上記絶縁膜１４を形成する。
【００２７】
次に、「コンタクトホールの形成」Ｓ１７を行う。この「コンタクトホールの形成」Ｓ１７では、レジスト塗布、リソグラフィ技術によりコンタクトホールを形成するためのレジストマスク（図示せず）を形成する。
次いで、そのレジストマスクを用いて上記絶縁膜１４をエッチングし、上記第１金属シリサイド層１３に通じるコンタクトホール１５を形成する。
なお、上記絶縁膜１４は一部を有機絶縁膜で形成することも可能である。絶縁膜１４の最上層が有機絶縁膜で形成されている場合には、上記マスクは酸化シリコン、窒化シリコン等の無機材料、もしくは有機絶縁膜に対してエッチング選択性を有する有機膜で形成される。
また、上記エッチングでは、初めに酸化シリコンからなる第３絶縁膜、第２絶縁膜をエッチングし、窒化シリコンからなる第１絶縁膜上でエッチングを一旦停止させる。このエッチングでは、エッチングガスに例えばフッ化炭素系ガスを用いることができる。その後、第３絶縁膜、第２絶縁膜に対して第１絶縁膜を選択的にエッチング除去して、コンタクトホール１５を完成させる。このエッチングでは、エッチングガスに例えばフッ化炭素系ガスを用いることができる。このようにエッチングすることで、コンタクトホール１５の下地へのエッチングダメージを最小限にすることができる。
上記コンタクトホール１５を形成した後、上記レジストマスクを除去する。
その後、「第２金属シリサイド層の形成」Ｓ１８を行う。この「第２金属シリサイド層の形成」Ｓ１８を、図１および図３のフローチャートによって以下に説明する。
【００２８】
次に、図１（２）および図３に示すように、「前処理」Ｓ２１を行う。この「前処理」Ｓ２１は、例えば、次に第２金属層が形成されるコンタクトホール１５底面の自然酸化膜、有機物等を除去する。例えば上記リソグラフィ工程後の後洗浄工程で代用することもできる。
【００２９】
次に、「第２金属層の形成」Ｓ２２を行う。この「第２金属層の形成」Ｓ２２では、上記コンタクトホール１５の内面および上記絶縁膜１４上にシリサイド化される第２金属層１６を形成する。この第２金属層１６は、例えば、上記第１金属シリサイド層１３を形成するために用いた第１金属層と同様なものを用いる。
例えば、上記第２金属層１６には、コバルトもしくはニッケルを用いる。また、金属シリサイドを形成することができる上記記載した金属を用いることもできる。
【００３０】
一例として、上記第２金属層１６を、スパッタリングによってコバルトで形成する。例えばコバルトを８ｎｍの膜厚に形成する。次いで、スパッタリングによって、窒化チタン膜（図示せず）を、例えば２０ｎｍの膜厚に形成する。
【００３１】
次に、図１（３）および図３に示すように、「第１熱処理」Ｓ２３を行う。この「第１熱処理」Ｓ２３では、上記第２金属層１６（前記図１（２）参照）と上記コンタクトホール１５の底部のシリコンとを反応させて上記第１金属シリサイド層１３上に第２金属シリサイド層１７を形成する。
例えば、急速加熱処理（ＲＴＡ:Rapid Thermal Annealing）によって、上記第２金属層１６と下地のシリコンとを反応させて、コバルトシリサイドからなる第２金属シリサイド層１７を形成する。この急速加熱処理は、例えばランプアニールにより行う。その加熱条件は、一例として、５００℃、３０秒である。
【００３２】
その後、「未反応第２金属層の除去」Ｓ２４を行う。この「未反応第２金属層の除去」Ｓ２４では、上記窒化チタン膜（図示せず）、シリサイド化していない未反応な第２金属層１６（前記図１（２）参照）を除去する。
【００３３】
さらに、「第２熱処理」Ｓ２５を行う。この「第２熱処理」Ｓ２５では、急速加熱処理（ＲＴＡ:Rapid Thermal Annealing）によって、コバルトシリサイド（ＣｏＳｉ）を安定化させて、ＣｏＳｉ2を形成する。この急速加熱処理は、例えばランプアニールにより行う。その加熱条件は、一例として、８５０℃、３０秒である。
上記熱処理条件は、シリサイド化される第２金属層１６（前記図１（２）参照）の材質、膜厚等によって、適宜、変更される。また、ランプアニールに限定されず、他の熱処理方法を用いることもできる。
なお、窒化チタン膜を形成せずに、第２金属層１６をシリサイド化することもできる。
【００３４】
また、上記第２金属シリサイド層１７の形成工程は、上記第１金属シリサイド層１３の形成工程にも、適用できる。
【００３５】
次に、図１（４）に示すように、上記コンタクトホール１５の内面および上記絶縁膜１４上に、バリア膜１８を形成する。さらにコンタクトホール１５の内部を埋め込むように導電膜１９を形成する。上記バリア膜１８は、例えば、チタン膜と、窒化チタン膜もしくは窒化タンタル膜との積層膜で形成される。上記導電膜１９は、例えばタングステンで形成される。
【００３６】
その後、図示はしないが、上記絶縁膜１４上の余剰な導電膜１９、バリア膜１８等を除去して、コンタクトホール１５の内部にバリア膜１８を介して導電膜１９からなるプラグを形成する。
そして、熱処理を行うことによって、第２金属シリサイド層１７（第１金属シリサイド層１３も含む）とバリア膜１８であるチタンとの間で自然酸化還元反応が起こり、低抵抗なコンタクトを得ることができる。
【００３７】
上記実施例におけるシリサイド化のメカニズムについて、図４の模式的断面図によって説明する。
【００３８】
図４（１）に示すように、コンタクトホール１５の底部および絶縁膜１４の表面に第２金属層１６（図面ではコンタクトホール１５の底部のみ記載した。）を形成する。
その後、図４（２）に示すように、熱処理を行う。この熱処理は、例えば、５００℃、３０秒である。この熱処理では、第１金属シリサイド層１３中のシリコンを上記第２金属層１６中に供給する。それとともに、シリコン領域１２中のシリコンが第１金属シリサイド層１３中に供給される。
上記第１金属シリサイド層１３のシリコンの第２金属層１６への供給と、上記シリコン領域１２のシリコンの第１金属シリサイド層１３への供給は、段階的に進行する。
しかしながら、上記反応は、極わずかであるため、第２金属層１６の第１金属シリサイド層１３側の層が金属シリサイド化されるだけであり、図４（３）に示すように、上記第２金属層１６がシリサイド化された第２金属シリサイド層１７の部分を含めても第１金属シリサイド層１３の膜厚にほとんど影響しない。
【００３９】
次に、上記半導体装置の製造方法によるシリサイド化技術を、絶縁ゲート型電界効果トランジスタのソース・ドレイン領域に適用した。そして、オン電流としきい値電圧との関係を調べた。その結果を図５に示す。図５では、白抜きの丸印は、本発明の製造方法によってコバルトシリサイド層で第１金属シリサイド層１３と第２金属シリサイド層１７を形成したトランジスタ（以下本発明のトランジスタという）である。黒塗りの丸印は、本発明の製造方法によってコバルトシリサイド層で第１金属シリサイド層１３と第２金属シリサイド層１７を形成したが、第２金属シリサイド層１７を形成した後の第２熱処理を行わなかったトランジスタ（以下第１比較例のトランジスタという）である。白抜きの三角印は、従来の製造方法によってコバルトシリサイド層で第１金属シリサイド層１３のみを形成したトランジスタ（以下第２比較例のトランジスタという）である。
【００４０】
図５に示すように、本発明のトランジスタも、第１、第２比較例のトランジスタも、オン電流−しきい値電圧特性に差は認められなかった。すなわち、本発明の半導体装置の製造方法を絶縁ゲート型電界効果トランジスタのソース・ドレイン領域に適用しても、ソース・ドレイン領域に対する第２金属シリサイド層１７の付き抜けは生じておらず、リーク電流等の問題が生じないことが判った。
【００４１】
次に、上記本発明のトランジスタ、第１、第２比較例のトランジスタについて、コンタクト抵抗のばらつきσとコンタクト抵抗値との関係を調べた。その結果を図６によって説明する。図６では、白抜きの四角印は、本発明の製造方法によってコバルトシリサイド層で第１金属シリサイド層１３と第２金属シリサイド層１７を形成したトランジスタ（以下本発明のトランジスタという）である。白抜きの丸印は、本発明の製造方法によってコバルトシリサイド層で第１金属シリサイド層１３と第２金属シリサイド層１７を形成したが、第２金属シリサイド層１７を形成した後の第２熱処理を行わなかったトランジスタ（以下第１比較例のトランジスタという）である。三角印は、従来の製造方法によってコバルトシリサイド層で第１金属シリサイド層１３のみを形成したトランジスタ（以下第２比較例のトランジスタという）である。
【００４２】
図６に示すように、コンタクト抵抗のばらつき状態が同一の場合、本発明のトランジスタが最もコンタクト抵抗の低減効果が最も大きいことが判った。
また、第１比較例に示したように第２熱処理を行わなくても２回のシリサイド化工程を行うことによって、第２比較例のようにシリサイド化工程が１回の場合より、コンタクト抵抗のばらつき状態が同一の場合、コンタクト抵抗の低減効果が大きくなっていた。
【００４３】
よって、本発明の半導体装置の製造方法のごとく、第１金属シリサイド層１３と第２金属シリサイド層１７を形成することで、１回のシリサイド化工程のみの場合より、コンタクト抵抗を大幅に低減できる。したがって、トランジスタの動作速度の向上が図れる。また、コンタクト抵抗を低減できるので、コンタクト抵抗を維持した状態でコンタクト面積の縮小化が図れる。これによって、トランジスタの縮小化が図れる。
【００４４】
上記半導体装置の製造方法では、上記第１金属シリサイド層１３および上記第２金属シリサイド層１７をコバルトシリサイドで形成したが、ニッケルシリサイドで形成することもできる。
【００４５】
上記第１金属シリサイド層１３および上記第２金属シリサイド層１７をニッケルシリサイドで形成する場合には、以下のようにする。
【００４６】
上記第１金属層、第２金属層をコバルト層で形成する代わりにニッケル層で形成する。
【００４７】
例えば、前記図１（２）および図７のフローチャートに示すように、「前処理」Ｓ３１を行う。この「前処理」Ｓ３１は、例えば、次に形成する第２金属層が形成されるシリコン領域１２表面の自然酸化膜、有機物等を除去する。例えば上記リソグラフィ工程後の後洗浄工程で代用することもできる。
【００４８】
次に、「第２金属層の形成」Ｓ３２を行う。この「第２金属層の形成」Ｓ３２では、上記コンタクトホール１５の内面および上記絶縁膜１４上にシリサイド化される第２金属層１６を形成する。この第２金属層１６は、例えば、上記第１金属シリサイド層１３を形成するために用いた第１金属層と同様なものを用いる。
例えば、上記第２金属層１６には、ニッケルを用いる。例えば、スパッタリングによってニッケルを例えば１０ｎｍの膜厚に形成する。次いで、スパッタリングによって、窒化チタン膜（図示せず）を、例えば２０ｎｍの膜厚に形成する。
【００４９】
次に、前記図１（３）および図７に示すように、「第１熱処理」Ｓ３３を行う。この「第１熱処理」Ｓ３３では、上記第２金属層１６（前記図１（２）参照）と上記コンタクトホール１５の底部のシリコンとを反応させて上記第１金属シリサイド層１３上に第２金属シリサイド層１７を形成する。
例えば、急速加熱処理（ＲＴＡ:Rapid Thermal Annealing）によって、上記第２金属層１６と下地のシリコンとを反応させて、ニッケルシリサイドからなる第２金属シリサイド層１７を形成する。この急速加熱処理は、例えばランプアニールにより行う。その加熱条件は、一例として、３５０℃、３０秒である。
【００５０】
その後、「未反応第２金属層の除去」Ｓ３４を行う。この「未反応第２金属層の除去」Ｓ３４では、上記窒化チタン膜（図示せず）、シリサイド化していない未反応な第２金属層１６（前記図１（２）参照）を除去する。
【００５１】
さらに、「第２熱処理」Ｓ３５を行う。この「第２熱処理」Ｓ３５では、急速加熱処理（ＲＴＡ:Rapid Thermal Annealing）によって、ニッケルシリサイド（ＮｉＳｉ）を安定化させて、ＮｉＳｉ2を形成する。この急速加熱処理は、例えばランプアニールにより行う。その加熱条件は、一例として、５００℃、３０秒である。
上記熱処理条件は、シリサイド化される第２金属層１６の膜厚等によって、適宜、変更される。また、ランプアニールに限定されず、他の熱処理方法を用いることもできる。
なお、窒化チタン膜を形成せずに、第２金属層１６をシリサイド化することもできる。
【００５２】
また、上記ニッケルシリサイド層の形成工程は、上記第１金属シリサイド層１３の形成工程にも、適用できる。
【００５３】
次に、本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を、図８の模式的断面図および図９〜図１０の製造工程断面図によって説明する。
【００５４】
まず、図８に示すように、シリコン基板１１１に、光電変換部１２１、転送部１２２、画素内トランジスタ１２３等を有する画素部１１２と、この画素部１１２から出力された信号電荷を処理する複数のトランジスタ１３１、１３２等で構成されるロジック部１１３を形成する。
【００５５】
そのとき、上記ロジック部１１３の各トランジスタ１３１、１３２等のソース・ドレイン領域１３３〜１３６のそれぞれに、第１金属シリサイド層１４１〜１４４を形成する。
【００５６】
次いで、上記画素部１１２、ロジック部１１３を被覆する絶縁膜１５１を形成する。
さらに、上記絶縁膜１５１に、ロジック部１１３のトランジスタ１３１のソース・ドレイン領域１３４、トランジスタ１３２のゲート電極１３８等に通じる第１コンタクトホール１５２、１５３を形成する。また、画素部１１２のコンタクト領域である、転送部１２２のゲート電極１２４、画素内トランジスタ１２３のソース・ドレイン領域１２６等に通じる第２コンタクトホール１５４、１５５を形成する。上記第１コンタクトホール１５２、１５３、第２コンタクトホール１５４、１５５は、例えば同時に形成される。
【００５７】
その後、上記ロジック部１１３に形成された第１コンタクトホール１５２、１５３等の各底部に第２金属シリサイド層１６１、１６２を形成する。それと同時に、上記画素部１１２に形成される第２コンタクトホール１５４、１５５等の各底部に第３金属シリサイド層１６５、１６６を形成する。
【００５８】
なお、上記絶縁膜１５１には、コンタクトホールが図示されていないソース・ドレイン領域、ゲート電極等にも、そのソース・ドレイン領域、ゲート電極等に通じるコンタクトホールが形成される。また、それらのコンタクトホールの底部に、上記同様に第２金属シリサイド層が形成される。
【００５９】
以下、上記第２金属シリサイド層１６１、１６２、第３金属シリサイド層１６５、１６６の詳しい形成方法を、図９〜図１０によって説明する。図面では、各図面の左側に、代表して画素内トランジスタのソース・ドレイン領域１２６を示し、各図面の右側に、代表してロジック部のトランジスタのソース・ドレイン領域１３４を示した。
【００６０】
まず、図９（１）に示すように、通常のシリサイド化工程により、ロジック部のシリコン領域であるトランジスタのソース・ドレイン領域１３４上に、シリサイド化するための第１金属層（図示せず）を形成した後、熱処理を行って、上記第１金属層の金属と上記ソース・ドレイン領域１３４のシリコンとを反応させて、第１金属シリサイド層１４２を形成する。
上記第１金属層には、例えばコバルトもしくはニッケルを用いる。また、金属シリサイドを形成することができる上記他の金属を用いることもできる。例えば、ハフニウム、チタン、モリブデン、タングステン等のいわゆる高融点金属や、白金等を用いることができる。
【００６１】
一例として、上記第１金属層を、スパッタリングによってコバルトで形成する。例えばコバルトを８ｎｍの膜厚に形成する。次いで、スパッタリングによって、窒化チタン膜（図示せず）を、例えば２０ｎｍの膜厚に形成する。
次いで、急速加熱処理（ＲＴＡ:Rapid Thermal Annealing）によって、上記第１金属層と下地のシリコンとを反応させて、コバルトシリサイドからなる第１金属シリサイド層１４２を形成する。この急速加熱処理は、例えばランプアニールにより行う。その加熱条件は、一例として、５００℃、３０秒である。
その後、上記窒化チタン膜（図示せず）、第１金属層（図示せず）を除去する。
さらに、急速加熱処理（ＲＴＡ:Rapid Thermal Annealing）によって、コバルトシリサイドをＣｏＳｉ2に改質して安定化させる。この急速加熱処理は、例えばランプアニールにより行う。その加熱条件は、一例として、８５０℃、３０秒である。
上記熱処理条件は、シリサイド化される第１金属層の材質、膜厚等によって、適宜、変更される。また、ランプアニールに限定されず、他の熱処理方法を用いることもできる。
なお、窒化チタン膜を形成せずに、第１金属層をシリサイド化することもできる。
【００６２】
上記第１金属シリサイド層１４２を形成した後、シリサイド反応しなかった上記第１金属層を除去する。
【００６３】
次に、上記シリコン基板１１１上に、上記第１金属シリサイド層１４２を被覆する絶縁膜１５１を形成する。この絶縁膜１５１は、例えば、窒化シリコン膜と酸化シリコン膜で形成される。
例えば、上記シリコン基板１１１上に、上記第１金属シリサイド層１４２を被覆する第１絶縁膜を形成する。この第１絶縁膜は、例えば窒化シリコン膜で形成され、例えば５０ｎｍの膜厚に形成される。成膜方法にはＣＶＤ法を用い、成膜温度は例えば４００℃に設定される。
次いで、上記第１絶縁膜上に第２絶縁膜を形成する。この第２絶縁膜は、例えば酸化シリコン膜で形成され、例えば６５０ｎｍの膜厚に形成される。成膜方法にはＣＶＤ法を用い、成膜温度は例えば４８０℃に設定される。
次いで、上記第２絶縁膜の表面の平坦化を行う。この平坦化には、例えば化学的機械研磨（ＣＭＰ）を用いる。
次いで、熱処理を行う。この熱処理は、例えば急速加熱処理（ＲＴＡ）により行い、例えば４５０℃の窒素雰囲気で熱処理を行う。
次いで、上記第２絶縁膜上に第３絶縁膜を形成する。この第３絶縁膜は、例えば酸化シリコン膜で形成され、例えば２５０ｎｍの膜厚に形成される。成膜方法にはＣＶＤ法を用い、成膜温度は例えば４００℃に設定される。
このようにして、上記絶縁膜１５１を形成する。
【００６４】
次に、レジスト塗布、リソグラフィ技術によりコンタクトホールを形成するためのレジストマスク（図示せず）を形成する。次いで、そのレジストマスクを用いて、上記絶縁膜１５１をエッチングし、上記ソース・ドレイン領域１２６に通じる第２コンタクトホール１５５を形成する。同時に、上記第１金属シリサイド層１４２に通じる第１コンタクトホール１５２を形成する。
なお、上記絶縁膜１５１は一部を有機絶縁膜で形成することも可能である。絶縁膜１５１の最上層が有機絶縁膜で形成されている場合には、上記マスクは酸化シリコン、窒化シリコン等の無機材料、もしくは有機絶縁膜に対してエッチング選択性を有する有機膜で形成される。
また、上記エッチングでは、初めに酸化シリコンからなる第３絶縁膜、第２絶縁膜をエッチングし、窒化シリコンからなる第１絶縁膜上でエッチングを一旦停止させる。このエッチングでは、エッチングガスに例えばフッ化炭素系ガスを用いることができる。その後、第３絶縁膜、第２絶縁膜に対して第１絶縁膜を選択的にエッチング除去して、第１コンタクトホール１５２、第２コンタクトホール１５５を完成させる。このエッチングでは、エッチングガスに例えばフッ化炭素系ガスを用いることができる。このようにエッチングすることで、第１コンタクトホール１５２、第２コンタクトホール１５５の下地へのエッチングダメージを最小限にすることができる。
上記第１コンタクトホール１５２、第２コンタクトホール１５５を形成した後、上記レジストマスクを除去する。
【００６５】
次に、図９（２）に示すように、上記第１コンタクトホール１５２、第２コンタクトホール１５５の内面および上記絶縁膜１５１上にシリサイド化される第２金属層１６を形成する。この第２金属層１６は、例えば、上記第１金属シリサイド層１４２を形成するために用いた第１金属層と同様なものを用いる。
一例として、上記第２金属層１６を、スパッタリングによってコバルトで形成する。例えばコバルトを８ｎｍの膜厚に形成する。次いで、スパッタリングによって、窒化チタン膜（図示せず）を、例えば２０ｎｍの膜厚に形成する。
【００６６】
次に、図１０（３）に示すように、次いで、第１熱処理（例えばＲＴＡ:Rapid Thermal Annealing）によって、上記第２金属層１６（前記図９（２）参照）と上記第１コンタクトホール１５２、第２コンタクトホール１５５の底部のシリコンとを反応させて上記第１金属シリサイド層１４２上に第２金属シリサイド層１６１を形成する。同時に、上記ソース・ドレイン領域１２６上に第３金属シリサイド層１６６を形成する。
この第１熱処理は、例えばランプアニールにより行う。その加熱条件は、一例として、５００℃、３０秒である。
その後、上記窒化チタン膜（図示せず）、上記第２金属層１６を除去する。この除去加工には、例えばウエットエッチングを用いる。
さらに、第２熱処理（例えばＲＴＡ:Rapid Thermal Annealing）によって、コバルトシリサイドを安定化させる。この第２熱処理は、例えばランプアニールにより行う。その加熱条件は、一例として、８５０℃、３０秒である。
上記熱処理条件は、シリサイド化される上記第２金属層１６の材質、膜厚等によって、適宜、変更される。また、ランプアニールに限定されず、他の熱処理方法を用いることもできる。
なお、窒化チタン膜を形成せずに、上記第２金属層１６をシリサイド化することもできる。
【００６７】
次に、図１０（４）に示すように、上記第１コンタクトホール１５２、第２コンタクトホール１５５の内面および上記絶縁膜１５１上に、バリア膜１８を形成する。さらに上記第１コンタクトホール１５２、第２コンタクトホール１５５の内部を埋め込むように導電膜１９を形成する。上記バリア膜１８は、例えば、チタン膜と、窒化チタン膜もしくは窒化タンタル膜との積層膜で形成される。上記導電膜１９は、例えばタングステンで形成される。
【００６８】
その後、図示はしないが、上記絶縁膜１５１上の余剰な導電膜１９、バリア膜１８等を除去して、上記第１コンタクトホール１５２、第２コンタクトホール１５５の内部にバリア膜１８を介して導電膜１９からなるプラグを形成する。
そして、熱処理を行うことによって、第２金属シリサイド層１６１、第３金属シリサイド層１６６とバリア膜１８であるチタンとの間で自然酸化還元反応が起こり、低抵抗なコンタクトを得ることができる。
【００６９】
上記固体撮像装置の製造方法では、画素部１１２の第１コンタクトホール１５２の底部のみのシリサイド化が可能となる。このとき、第１コンタクトホール１５２以外の画素部１１２は、絶縁膜１５１に被覆されているので、例えば、光電変換部１２１が汚染されることがない。また、ロジック部１１３では、第２金属シリサイド層１６１が第１金属シリサイド層１４２上に形成されても、前記半導体装置の製造方法で説明したように、接合リーク（ジャンクションリーク）やオン電流（Ｉon）などのトランジスタ特性に影響を与えることはない。また、画素部では形成されたシリサイドとバリアメタルであるチタン（Ｔｉ）との間で自然酸化還元反応が起こり、低抵抗なコンタクトを得ることができる。
【００７０】
上記説明では、ロジック部１１３に形成されているトランジスタは、ＭＯＳトランジスタである。このＭＯＳトランジスタの代わりに、例えばバイポーラトランジスタ、縦型ＭＯＳトランジスタであっても、それらのトランジスタのシリコン領域もしくはシリコンを含む領域にコンタクトを形成する場合に、本発明の半導体装置の製造方法を適用することができる。
【００７１】
ここで、ＣＭＯＳ型固体撮像装置の一例にして、画素部とロジック部の一例を、図１１の回路構成図によって説明する。
【００７２】
図１１に示すように、固体撮像装置（ＣＭＯＳ型イメージセンサ）２０１は、光電変換素子を含む画素２１１が行列状に２次元配置されてなる画素部２１０と、その周辺回路として、制御信号線を独立に制御する駆動回路２２１、画素用垂直走査回路２２３、タイミング発生回路２２５、水平走査回路２２７等のロジック部２２０を有する構成となっている。
【００７３】
画素２１１の行列状配列に対して、列毎に出力信号線２４１が配線され、画素２１１の各行毎に制御信号線が配線されている。これらの制御信号線は、例えば、転送制御線２４２、リセット制御線２４３および選択制御線２４４が配線されている。さらに、画素２１１の各々に、リセット電圧を供給するリセット線２４５が配線されている。
【００７４】
画素２１１の回路構成の一例が示されている。本回路例に係る単位画素は、受光部２３１に光電変換素子として例えばフォトダイオードを備え、例えば転送トランジスタ２３２、リセットトランジスタ２３３、増幅トランジスタ２３４および選択トランジスタ２３５の４つのトランジスタを有する画素回路となっている。ここでは、転送トランジスタ２３２、リセットトランジスタ２３３、増幅トランジスタ２３４および選択トランジスタ２３５として、例えばＮチャネルのＭＯＳトランジスタを用いている。これらのトランジスタを前記説明では画素内トランジスタ１２３〔例えば、前記図８参照〕と称している。
【００７５】
転送トランジスタ２３２は、受光部２３１のフォトダイオードのカソード電極と電荷電圧変換部であるフローティングディフュージョン部２３６との間に接続され、受光部２３１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲート電極（制御電極）に転送パルスが与えられることによってフローティングディフュージョン部２３６に転送する。
【００７６】
リセットトランジスタ２３３は、リセット線２４５にドレイン電極が、フローティングディフュージョン部２３６にソース電極がそれぞれ接続され、受光部２３１からフローティングディフュージョン部２３６への信号電荷の転送に先立って、ゲート電極にリセットパルスＲＳＴが与えられることによってフローティングディフュージョン部２３６の電位をリセット電圧Ｖｒｓｔにリセットする。
【００７７】
増幅トランジスタ２３４は、フローティングディフュージョン部２３６にゲート電極が、画素電源Ｖｄｄにドレイン電極がそれぞれ接続され、リセットトランジスタ２３３によってリセットされた後のフローティングディフュージョン部２３６の電位をリセットレベルとして出力し、さらに転送トランジスタ２３２によって信号電荷が転送された後のフローティングディフュージョン部２３６の電位を信号レベルとして出力する。
【００７８】
選択トランジスタ２３５は、例えば、ドレイン電極が増幅トランジスタ２３４のソース電極に接続され、ソース電極が出力信号線２４１に接続されている。そしてゲート電極に選択パルスＳＥＬが与えられることによってオン状態となり、画素２１１を選択状態として増幅トランジスタ２３４から出力される信号を出力信号線２４１に出力する。なお、選択トランジスタ２３５については、画素電源Ｖｄｄと増幅トランジスタ２３４のドレイン電極との間に接続した構成を採ることも可能である。
【００７９】
駆動回路２２１は、画素部２１０の読み出し行の各画素２１１の信号を読み出す読み出し動作を行う構成となっている。
【００８０】
画素用垂直走査回路２２３は、シフトレジスタもしくはアドレスデコーダ等によって構成され、リセットパルス、転送パルスおよび選択パルス等を適宜発生することで、画素部２１０の各画素２１１を電子シャッタ行と読み出し行それぞれについて行単位で垂直方向（上下方向）に走査しつつ、電子シャッタ行に対してはその行の画素２１１の信号掃き捨てを行うための電子シャッタ動作を行う。そして、駆動回路２２１による読み出し走査よりもシャッタ速度に対応した時間分だけ前に同じ行（電子シャッタ行）に対して電子シャッタ動作を行う。
【００８１】
水平走査回路２２７は、シフトレジスタあるいはアドレスデコーダ等によって構成され、画素部２１０の画素列ごとに順に水平走査する。
タイミング発生回路２２５は、駆動回路２２１、画素用垂直走査回路２２３等の動作の基準となるタイミング信号や制御信号が生成される。
【００８２】
上記固体撮像装置（ＣＭＯＳ型イメージセンサ）２０１の構成は一例であって、上記構成に限定されるものではない。画素部２１０とロジック部２２０とを有する構成で、画素部２１０とロジック部２２０とにトランジスタを有する固体撮像装置であればいかなる構成の固体撮像装置にも本発明を適用することができる。
【図面の簡単な説明】
【００８３】
【図１】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図２】絶縁膜の形成プロセスのフローチャートである。
【図３】金属シリサイド層（コバルトシリサイド層）の形成プロセスのフローチャートである。
【図４】シリサイド化のメカニズムを示した模式的断面図である。
【図５】オン電流としきい値電圧の関係を示した図面である。
【図６】コンタクト抵抗のばらつきσとコンタクト抵抗値との関係を示した図面である。
【図７】金属シリサイド層（ニッケルシリサイド層）の形成プロセスのフローチャートである。
【図８】本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した概模式的断面図である。
【図９】本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１０】本発明の固体撮像装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１１】ＣＭＯＳ型固体撮像装置の一例を示した回路構成図である。
【図１２】従来のＭＯＳトランジスタを示した模式的断面図である。
【符号の説明】
【００８４】
１１…基板、１２…シリコン領域、１３…第１金属シリサイド層、１４…絶縁膜、１５…コンタクトホール、１６…第２金属層、１７…第２金属シリサイド層
【図１】
2010010402.tif 000003
【図２】
2010010402.tif 000004
【図３】
2010010402.tif 000005
【図４】
2010010402.tif 000006
【図５】
2010010402.tif 000007
【図６】
2010010402.tif 000008
【図７】
2010010402.tif 000009
【図８】
2010010402.tif 000010
【図９】
2010010402.tif 000011
【図１０】
2010010402.tif 000012
【図１１】
2010010402.tif 000013
【図１２】
2010010402.tif 000014