(57)【要約】【目的】スイッチング周波数を変えてもオン期間Ｔｏｎの生成精度に影響を与えることがない発振回路、およびそれを用いたスイッチング電源装置を提供する。【構成】この発明の発振回路は台形波を生成し、発振回路外部からの制御信号により台形波が所定時間同じ値を保持する第２期間の所定時間を変更して台形波の周期を可変とするので、それぞれの周期における台形波の立ち上がりおよび立ち下りの傾きを一定にできる。従い、この発明の発振回路を用いたこの発明のスイッチング電源装置が台形波と誤差信号からスイッチング素子のオン期間Ｔｏｎを生成するとき、スイッチング周波数が変わってもオン期間Ｔｏｎの生成精度を一定に保つことができる。【選択図】図２
2010245675.tif 000002
【特許請求の範囲】
【請求項１】
台形波を生成する発振回路であって、
前記台形波が第１の基準電圧から第２の基準電圧まで第１の傾きで増加する第１期間、前記台形波が前記第２の基準電圧に達すると所定時間同じ値を保持する第２期間、および前記台形波が前記所定時間経過後に第２の傾きで前記第１の基準電圧まで減少する第３期間からなる周期を有し、
前記所定時間が前記発振回路に対する制御信号により可変であることを特徴とする発振回路。
【請求項２】
タイミングコンデンサ、第１の定電流源および第２の定電流源を有し、前記タイミングコンデンサの両端電圧を前記台形波とし、前記第１期間は前記タイミングコンデンサが前記第１の定電流源により充電され、前記第３の期間は前記タイミングコンデンサが前記第２の定電流源により放電される期間であることを特徴とする請求項１に記載の発振回路。
【請求項３】
前記台形波が第２の基準電圧に達するとトリガーされて前記所定時間を規定する遅延回路を有し、該遅延回路の出力により前記第３の期間が開始することを特徴とする請求項１または２に記載の発振回路。
【請求項４】
前記遅延回路が積分コンデンサを第３の定電流源により充電または放電を行う積分回路を有し、前記所定時間が前記積分回路の出力が前記積分コンデンサ放電時の電圧から第３の基準電圧に達するまでの時間であり、前記積分コンデンサの容量値または／かつ前記第３の定電流源の定電流値が前記制御信号により制御されることを特徴とする請求項３に記載の発振回路。
【請求項５】
複数のコンデンサを有し、前記制御信号により前記複数のコンデンサが取捨選択されて前記積分回路を構成することを特徴とする請求項４に記載の発振回路。
【請求項６】
複数の定電流源を有し、前記制御信号により前記複数の定電流源が取捨選択されて前記第３の定電流源を構成することを特徴とする請求項４または５に記載の発振回路。
【請求項７】
前記遅延回路が、前記制御信号によりカウント値がプリセットされるカウンタであることを特徴とする請求項３に記載の発振回路。
【請求項８】
スイッチング素子をスイッチングして所定の出力電圧を得るスイッチング電源回路であって、出力電圧と設定電圧との差を増幅した誤差信号を生成する誤差増幅器、請求項１ないし７のいずれか１項記載の発振回路、および誤差信号と前記発振回路の出力を比較するＰＷＭコンパレータを有し、該ＰＷＭコンバレータの出力に基づき前記スイッチング素子のスイッチングを制御することを特徴とするスイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数を変化させることができる発振回路、およびそれを用いたスイッチング電源装置に関する。
【背景技術】
【０００２】
まず、図８により従来のスイッチング電源装置の構成例について説明する。図８は入力電圧Ｖｉより出力電圧Ｖｏを生成して負荷ＲＬに供給するＰＷＭ（パルス幅変調）方式の降圧型ＤＣ−ＤＣコンバータである。このＤＣ−ＤＣコンバータはオペアンプ（演算増幅器）からなる誤差増幅器１，発振回路２，ＰＷＭコンパレータ３，スイッチング素子としてのＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）Ｑ１，転流素子としてのダイオードＤ１，ＰＷＭコンパレータ３の出力に従いスイッチング素子Ｑ１を駆動するドライブ回路４，インダクタＬ，出力コンデンサＣｏ，電圧設定用のフィードバック手段となる抵抗Ｒ１およびＲ２，出力電圧を設定するための基準電圧Ｖｒｅｆを発生する基準電圧源５，並びに入力電圧Ｖｉを供給する直流入力電源６を有している。誤差増幅器１の非反転入力端子には基準電圧Ｖｒｅｆが入力され、反転入力端子には出力電圧Ｖｏを抵抗Ｒ１，Ｒ２で分圧したフィードバック信号ＶFBが入力されている。また、出力端子と反転入力端子の間には位相補償素子として抵抗Ｒ３およびコンデンサＣ１からなる直列回路が接続されている。ＰＷＭコンパレータ３の非反転入力端子には誤差増幅器１の出力信号Ｖｅｒｒが入力され、反転入力端子には発振回路２の出力信号Ｖｏｓｃが入力される。発振回路２の出力信号Ｖｏｓｃの波形は三角波である。ＰＷＭコンパレータ３は誤差増幅器１の出力信号Ｖｅｒｒと三角波Ｖｏｓｃを比較し、三角波Ｖｏｓｃの信号レベルの方が小さければＨ（ハイレベル）を、三角波Ｖｏｓｃの信号レベルの方が大きければＬ（ローレベル）をＰＷＭ信号としてドライブ回路４に出力する。スイッチング素子Ｑ１のドレインおよびダイオードＤ１のカソードは互いに接続されるとともにインダクタＬの一端に接続されている。またスイッチング素子Ｑ１のソースおよびダイオードＤ１のアノードはそれぞれ直流入力電源６の高電位側端子および低電位側端子に接続されている。インダクタＬの他端は負荷ＲＬに接続されている。インダクタＬの他端と直流入力電源６の低電位側端子の間には出力コンデンサＣｏおよび抵抗Ｒ１，Ｒ２の直列回路が並列に接続されている。抵抗Ｒ１とＲ２の接続点の電位は、上述のようにフィードバック信号ＶFBとして誤差増幅器１の反転入力端子へ入力される。
【０００３】
以下、簡単にこのＤＣ−ＤＣコンバータの動作を説明する。誤差増幅器１は基準電圧Ｖｒｅｆとフィードバック信号ＶFBの差を増幅した誤差信号ＶｅｒｒをＰＷＭコンパレータ３に入力する。ＰＷＭコンパレータ３はＶｅｒｒと三角波Ｖｏｓｃを比較することにより、周期は一定であるが１周期内のＨとＬの割合が誤差増幅器１の出力により変化する方形波のスイッチング信号（ＰＷＭ信号）をドライブ回路４を介してスイッチング素子Ｑ１のゲートに出力する。すなわち、（Ｖｒｅｆ−ＶFB）が大きい（小さい）ほど１周期内のスイッチング素子Ｑ１がオン（導通）する期間が長く（短く）なるような方形波パルスを発生し、インダクタＬに蓄積するエネルギを大きく（小さく）することにより出力電圧Ｖｏを一定に保つ。また、抵抗Ｒ１，Ｒ２はフードバック信号生成回路を構成し、抵抗Ｒ３，コンデンサＣ１，誤差増幅器１および基準電圧源５は誤差増幅回路を構成している。
【０００４】
スイッチング素子Ｑ１のオン期間およびオフ期間をそれぞれＴｏｎおよびＴｏｆｆ、スイッチング周期をＴｓ（＝Ｔｏｎ＋Ｔｏｆｆ）とすると、従来の降圧型ＤＣ−ＤＣコンバータの入力電圧Ｖｉと出力電圧Ｖｏの関係は次の（１）式となる。
Ｖｏ＝（Ｔｏｎ／Ｔｓ）Ｖｉ＝Ｄ・Ｖｉ  （１）
ここで、Ｄ＝Ｔｏｎ／Ｔｏｆｆは時比率であり、オン期間Ｔｏｎとスイッチング周期Ｔｓの比である。
近年、スイッチング電源装置のスイッチング動作に起因するスイッチングノイズが問題となっている。特に、スイッチング周波数が一定であると、当該スイッチング周波数およびその高調波にノイズスペクトルが集中してしまうので、その影響が大きくなる。これを回避するために、スイッチング周波数を決定する三角波Ｖｏｓｃの周期Ｔｓをランダムに変化させてノイズスペクトルを拡散させることが提案されている（例えば、特許文献１，２参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２６６７８０号公報
【特許文献２】特開２００３−３２４９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図９に出力である三角波の周期Ｔｓを変化させることのできる発振回路の構成例、図１０にそのタイミングチャートを示す。図９において１０，１１は外部からの制御信号Ｉｓｉｇによってその電流値ＩｏｓｃＨ，ＩｏｓｃＬを変化させる定電流源、ＭＰ１はＰチャネルＭＯＳトランジスタ、ＭＮ１はＮチャネルＭＯＳトランジスタ、Ｃｔはタイミングコンデンサ、２０，２１はコンパレータ、および３０はＲＳフリップフロップである。定電流源１０、ＰチャネルＭＯＳトランジスタＭＰ１、ＮチャネルＭＯＳトランジスタＭＮ１および定電流源１１は直列に接続されるとともに、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１のゲートが接続されていて、これにより両者が相補的にオンオフ（一方がオンなら他方がオフ）する。ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１の接続点は、タイミングコンデンサの一端、コンパレータ２０の非反転端子およびコンパレータの反転端子に接続されている。また、この接続点の電位Ｖｏｓｃが発振回路の出力となる。コンパレータ２０の反転入力端子には第１の基準電圧ＶｔｈＨが入力され、コンパレータ２１の非反転入力端子には第２の基準電圧ＶｔｈＬが入力されている。第１の基準電圧ＶｔｈＨと第２の基準電圧ＶｔｈＬの間には、ＶｔｈＨ＞ＶｔｈＬという関係がある。コンパレータ２０の出力端子はＲＳフリップフロップ３０のセット端子Ｓに接続され、コンパレータ２１の出力端子はＲＳフリップフロップ３０のリセット端子Ｒに接続されている。フリップフロップの出力端子Ｑ（出力端子Ｑから出力される信号をＱ出力とする）は、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１のゲートに接続されている。
【０００７】
フリップフロップの出力端子ＱからＬが出力されていると、ＰチャネルＭＯＳトランジスタＭＰ１がオン、ＮチャネルＭＯＳトランジスタＭＮ１がオフで、定電流源１０の定電流ＩｏｓｃＨによりタイミングコンデンサＣｔが充電され、電圧Ｖｏｓｃは直線的に増加する。タイミングコンデンサＣｔの容量値もＣｔで表すと、電圧Ｖｏｓｃの増加の傾きはＩｏｓｃＨ／Ｃｔである。フリップフロップの出力端子ＱからＨが出力されていると、ＰチャネルＭＯＳトランジスタＭＰ１がオフ、ＮチャネルＭＯＳトランジスタＭＮ１がオンで、定電流源１１の定電流ＩｏｓｃＬによりタイミングコンデンサＣｔの電荷が放電され、電圧Ｖｏｓｃは直線的に減少する。電圧Ｖｏｓｃの減少の傾きはＩｏｓｃＬ／Ｃｔである。
電圧Ｖｏｓｃが増加を続けているときに第１の基準電圧ＶｔｈＨに達するとコンパレータ２０の出力がＨに反転し、これによりＲＳフリップフロップ３０がセットされてＱ出力がＨとなる。すると、上記のように電圧Ｖｏｓｃは直線的に減少していき、第２の基準電圧ＶｔｈＬに達すると、コンパレータ２１の出力がＨに反転し、これによりＲＳフリップフロップ３０がリセットされてＱ出力がＬとなる。これにより、電圧Ｖｏｓｃが再び増加を開始する。以上の動作を繰り返すことにより、電圧Ｖｏｓｃは第１の基準電圧ＶｔｈＨと第２の基準電圧ＶｔｈＬの間で振動する三角波となる。
【０００８】
制御信号Ｉｓｉｇにより電流値ＩｏｓｃＨ，ＩｏｓｃＬを変化させると電圧Ｖｏｓｃの増減の傾きが変化するので、その周期Ｔｓ、すなわちスイッチング周波数を変えることができる。その様子を図１０に示す。図１０は、制御信号Ｉｓｉｇにより電流値ＩｏｓｃＨおよびＩｏｓｃＬをそれぞれＩｏｓｃＨ１，ＩｏｓｃＨ２，ＩｏｓｃＨ３（ＩｏｓｃＨ１＞ＩｏｓｃＨ２＞ＩｏｓｃＨ３）およびＩｏｓｃＬ１，ＩｏｓｃＬ２，ＩｏｓｃＬ３（ＩｏｓｃＬ＞ＩｏｓｃＬ２＞ＩｏｓｃＬ３）に変化させたときの電圧Ｖｏｓｃの波形である。電流値ＩｏｓｃＨ，ＩｏｓｃＬが小さくなるにつれて電圧Ｖｏｓｃの増減の傾きが小さくなり、周期Ｔｓが長くなる。すなわち、スイッチング周波数が低くなる（図１０における各周期のスイッチング周波数ｆ１，ｆ２，ｆ３は、ｆ１＞ｆ２＞ｆ３となる。）。
ここで、周期Ｔｓが長くなるとオン期間Ｔｏｎの生成精度が悪くなるという問題が生じる。オン期間Ｔｏｎは、図８のＰＷＭコンパレータ３が誤差信号Ｖｅｒｒと三角波Ｖｏｓｃを比較することによって決定しているが、三角波Ｖｏｓｃの傾きが小さくなって三角波が寝てくると、誤差信号Ｖｅｒｒと三角波Ｖｏｓｃが等しくなる点の検出に誤差が乗りやすくなる。すなわち、ノイズやＰＷＭコンパレータ３０のオフセット電圧の影響で誤差信号Ｖｅｒｒが少しずれただけでも、オン期間Ｔｏｎが大きく変わってしまうことになる。従い、スイッチング周期をさほど大きくは変えられないという問題が生じる。
【０００９】
本発明は上記の点に鑑みてなされたものであり、その目的は上記の課題を解決して、スイッチング周波数を変えてもオン期間Ｔｏｎの生成精度に影響を与えることがない発振回路、およびそれを用いたスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【００１０】
そこで、上記課題を解決するために、請求項１に係る発明は、台形波を生成する発振回路であって、前記台形波が第１の基準電圧から第２の基準電圧まで第１の傾きで増加する第１期間、前記台形波が前記第２の基準電圧に達すると所定時間同じ値を保持する第２期間、および前記台形波が前記所定時間経過後に第２の傾きで前記第１の基準電圧まで減少する第３期間からなる周期を有し、前記所定時間が前記発振回路に対する制御信号により可変であることを特徴とする。
請求項２に係る発明は、請求項１に係る発明において、タイミングコンデンサ、第１の定電流源および第２の定電流源を有し、前記タイミングコンデンサの両端電圧を前記台形波とし、前記第１期間は前記タイミングコンデンサが前記第１の定電流源により充電され、前記第３の期間は前記タイミングコンデンサが前記第２の定電流源により放電される期間であることを特徴とする。
【００１１】
請求項３に係る発明は、請求項１または２に係る発明において、前記台形波が第２の基準電圧に達するとトリガーされて前記所定時間を規定する遅延回路を有し、該遅延回路の出力により前記第３の期間が開始することを特徴とする。
請求項４に係る発明は、請求項３に係る発明において、前記遅延回路が積分コンデンサを第３の定電流源により充電または放電を行う積分回路を有し、前記所定時間が前記積分回路の出力が前記積分コンデンサ放電時の電圧から第３の基準電圧に達するまでの時間であり、前記積分コンデンサの容量値または／かつ前記第３の定電流源の定電流値が前記制御信号により制御されることを特徴とする。
請求項５に係る発明は、請求項４に係る発明において、複数のコンデンサを有し、前記制御信号により前記複数のコンデンサが取捨選択されて前記積分回路を構成することを特徴とする。
【００１２】
請求項６に係る発明は、請求項４または５に係る発明において、複数の定電流源を有し、前記制御信号により前記複数の定電流源が取捨選択されて前記第３の定電流源を構成することを特徴とする。
請求項７に係る発明は、請求項３に係る発明において、前記遅延回路が、前記制御信号によりカウント値がプリセットされるカウンタであることを特徴とする。
請求項８に係る発明は、スイッチング素子をスイッチングして所定の出力電圧を得るスイッチング電源回路であって、出力電圧と設定電圧との差を増幅した誤差信号を生成する誤差増幅器、請求項１ないし７のいずれか１項にかかる発明の発振回路、および誤差信号と前記発振回路の出力を比較するＰＷＭコンパレータを有し、該ＰＷＭコンバレータの出力に基づき前記スイッチング素子のスイッチングを制御することを特徴とする。
【発明の効果】
【００１３】
この発明の発振回路は台形波を生成し、発振回路外部からの制御信号により台形波が所定時間同じ値を保持する第２期間の所定時間を変更して台形波の周期を可変とするので、それぞれの周期における台形波の立ち上がりおよび立ち下りの傾きを一定にできる。従い、この発明の発振回路を用いたこの発明のスイッチング電源装置が台形波と誤差信号からスイッチング素子のオン期間Ｔｏｎを生成するとき、スイッチング周波数が変わってもオン期間Ｔｏｎの生成精度を一定に保つことができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る発振回路の基本構成を示す図である。
【図２】本発明に係る発振回路から出力される台形波信号を示す図である。
【図３】図１に示す遅延回路の構成例を示す図である。
【図４】図３に示す電流可変の定電流源の構成例を示す図である。
【図５】図３に示す電流可変の定電流源の別の構成例を示す図である。
【図６】図３に示す容量可変のコンデンサの構成例を示す図である。
【図７】図１に示す遅延回路の別の構成例を示す図である。
【図８】スイッチング電源装置の構成例を示す図である。
【図９】三角波を生成する発振回路の構成例を示す図である。
【図１０】図９に示す発振回路の出力信号を示すタイミングチャートで、周期が変わる三角波を示すものである。
【発明を実施するための形態】
【００１５】
本発明の実施の形態について、以下説明する。図１は本発明に係る発振回路の基本構成を示す図である。図８のスイッチング電源装置の発振回路２を図１に示す発振回路に置き換えることにより、本発明に係るスイッチング電源装置が構成される。また、図２は、図１の発振回路から出力される台形波信号Ｖｄｏｓｃを示す図である。
図１の発振回路は図９に示す三角波を生成する従来の発振回路に対し、ＮチャネルＭＯＳトランジスタＭＮ２およびディレイ回路５０を追加するとともに、その電流値ＩｏｓｃＨ，ＩｏｓｃＬを変化させる定電流源１０，１１を、電流値が固定の定電流源４０，４１に置き換えたものである。その他の部位は図９のものと共通であり、図９と同じ符号を付して、詳細な説明は省略する。遅延回路５０は、入力信号ＤＬＹｉｎの立ち上がりを制御信号ＤＬＹｃｏｎｔで指定される所定時間だけ遅延させて信号ＤＬＹｏｕｔとして出力するものである。入力信号ＤＬＹｉｎの立ち下がりの遅延は必要ではない。遅延回路５０が入力信号ＤＬＹｉｎの立ち上がりのみを遅延し、立ち下がりは遅延させないものであれば、ＮチャネルＭＯＳトランジスタＭＮ１は不要である。タイミングコンデンサＣｔの両端電圧（積分電圧）Ｖｄｏｓｃが、本発振回路の出力信号であり、後述のように台形波となる。
【００１６】
図１に示す発振回路の動作について説明する。今、ＲＳフリップフロップのＱ出力がＬであるとすると、ＰチャネルＭＯＳトランジスタＭＰ１がオン、ＮチャネルＭＯＳトランジスタＭＮ１がオフで、タイミングコンデンサＣｔが定電流源４０からの定電流ＩｏｓｃＨで充電されている。タイミングコンデンサＣｔの両端電圧Ｖｄｏｓｃが第１の基準電圧ＶｔｈＨに達すると、図９の発振回路と同様にＲＳフリップフロップ３０のＱ出力がＨとなる。すると、ＰチャネルＭＯＳトランジスタＭＰ１がオフ、ＮチャネルＭＯＳトランジスタＭＮ１がオンとなる。また、ＲＳフリップフロップ３０のＱ出力がＨとなっても制御信号ＤＬＹｃｏｎｔで指定される所定時間が経過していないと遅延回路５０の出力はＬのままであり、ＮチャネルＭＯＳトランジスタＭＮ２はオフとなっている。すると、タイミングコンデンサＣｔは定電流源４０，４１のいずれとも接続されていない状態となり、タイミングコンデンサＣｔは充電も放電もされないから電圧Ｖｄｏｓｃは一定の値を保つ。制御信号ＤＬＹｃｏｎｔで指定される所定時間が経過すると遅延回路５０は入力信号ＤＬＹｉｎのＨレベルを出力信号ＤＬＹｏｕｔに伝えるから、ＮチャネルＭＯＳトランジスタＭＮ２がオンする。すると、タイミングコンデンサＣｔが定電流源４１に接続されて、コンデンサＣｔは定電流ＩｏｓｃＬで放電される。
【００１７】
次に電圧Ｖｄｏｓｃが第２の基準電圧ＶｔｈＬに達すると、図９の発振回路と同様にＲＳフリップフロップ３０のＱ出力がＬとなり、ＰチャネルＭＯＳトランジスタＭＰ１がオン、ＮチャネルＭＯＳトランジスタＭＮ１がオフとなり、次の発振周期に移行する。図２に示すように、このような動きをする電圧信号Ｖｄｏｓｃは台形波となる（厳密にいえば、上記所定時間がゼロのときは三角波となる。）。台形波Ｖｄｏｓｃの１周期において、定電流源４０の定電流ＩｏｓｃＨによりタイミングコンデンサが第２の基準電圧ＶｔｈＬから第１の基準電圧ＶｔｈＨまで充電されている期間を第１期間、電圧Ｖｄｏｓｃが第１の基準電圧ＶｔｈＨに留まっている期間を第２期間、定電流源４１の定電流ＩｏｓｃＬによりタイミングコンデンサが第１の基準電圧ＶｔｈＨから第２の基準電圧ＶｔｈＬまで放電されている期間を第３期間とする。第１期間において電圧Ｖｄｏｓｃが上昇するときの傾き（第１の傾き）は定電流ＩｏｓｃＨの電流値とコンデンサＣｔの容量値によって定まり、発振回路の周期には無関係となる。また、第３期間において電圧Ｖｄｏｓｃが減少するときの傾き（第２の傾き）は定電流ＩｏｓｃＬの電流値とコンデンサＣｔの容量値によって定まり、発振回路の周期には無関係となる。なお、遅延回路５０が入力信号ＤＬＹｉｎの立ち下がりを遅延させないものであれば、ＲＳフリップフロップ３０のＱ出力がＬになると即座にＮチャネルＭＯＳトランジスタＭＮ２がオフするので、ＮチャネルＭＯＳトランジスタＭＮ１は不要である。遅延回路５０が入力信号ＤＬＹｉｎの立ち下がりを遅延させるものであると、その遅延の間、タイミングコンデンサＣｔが定電流源４０，４１の両方に接続されてしまうので、それを防ぐためにはＮチャネルＭＯＳトランジスタＭＮ１は必要である。
【００１８】
図２に示すように、制御信号ＤＬＹｃｏｎｔで遅延回路５０の遅延時間である第２期間を変更することにより台形波Ｖｄｏｓｃの周期、すなわち周波数を可変とすることができる。周期は可変であるが、第１期間における台形波Ｖｄｏｓｃの傾き、および第３期間における台形波Ｖｄｏｓｃの傾きは一定である。上述のように、図８のスイッチング電源装置の発振回路２を図１に示す発振回路に置き換えることにより、本発明に係るスイッチング電源装置が構成されるので、本発明に係るスイッチング電源装置は誤差信号Ｖｅｒｒと三角波Ｖｏｓｃが等しくなる点の検出精度を常に一定することができ、スイッチング周波数を変えてもオン期間Ｔｏｎの生成精度に影響を与えることがない。
図３は遅延回路５０の構成例を示す図である。図３において、５１はコンパレータ、５２は定電流源、５３は積分コンデンサ、ＭＮ３はＮチャネルＭＯＳトランジスタ、５４はインバータである。定電流源５２と積分コンデンサ５３は直列に接続されている。また、積分コンデンサ５３にはＮチャネルＭＯＳトランジスタＭＮ３が並列に接続され、ＮチャネルＭＯＳトランジスタＭＮ３のゲートには、インバータ５４を介して遅延回路５０への入力信号ＤＬＹｉｎが印加されている。コンパレータ５１の非反転入力端子は定電流源５２と積分コンデンサ５３との接続点に接続されている。コンパレータ５１の反転入力端子には第３の基準電圧Ｖ０が入力されている。コンパレータ５１の出力が、遅延回路５０の出力信号ＤＬＹｏｕｔを与える。定電流源５２の定電流値または／かつ積分コンデンサ５３の容量値は可変であり、遅延回路５０の制御信号ＤＬＹｃｏｎｔにより決定される。
【００１９】
この遅延回路の動作について説明する。信号ＤＬＹｉｎは図１のＲＳフリップフロップ３０のＱ出力であり、信号Ｖｄｏｓｃが増加中でまだ第１の基準電圧ＶｔｈＨに達していないときはＬである。このときは図３のＮチャネルＭＯＳトランジスタＭＮ３がオンしているので、積分コンデンサ５３は放電状態でその両端電圧Ｖｄｌｙはゼロ（ボルト）の初期状態となっている。Ｖ０＞０であるから、コンパレータ５１の出力はＬである。信号Ｖｄｏｓｃが第１の基準電圧ＶｔｈＨに達すると信号ＤＬＹｉｎがＨとなり、ＮチャネルＭＯＳトランジスタＭＮ３がオフして定電流源５２の定電流が積分コンデンサ５３を充電していく（積分コンデンサ５３が定電流源５２の定電流を積分していく）。これにより積分コンデンサ５３の両端電圧Ｖｄｌｙは直線的に増加する。そしてＶｄｌｙが第３の基準電圧Ｖ０に達するとコンパレータ５１の出力が反転し、信号ＤＬＹｏｕｔがＨとなる。すなわち、この回路は、信号ＤＬＹｉｎをＴｄｌｙ＝Ｖ０＊（積分コンデンサ５３の容量値）／（定電流源５２の定電流値）で与えられる時間Ｔｄｌｙだけ遅延させて出力信号ＤＬＹｏｕｔとして出力するものである。この遅延時間Ｔｄｌｙは、積分コンデンサ５３の容量値または／かつ定電流源５２の定電流値を変えることにより変更できる。すなわち、制御信号ＤＬＹｃｏｎｔによりスイッチング周期（スイッチング周波数）を変更することができる。なお、時間Ｔｄｌｙだけ遅延するのは信号ＤＬＹｉｎの立ち上がりだけである。信号ＤＬＹｉｎが立ち下がると、トランジスタＭＮ３がオンし、直ちにコンデンサが放電されてコンパレータ５１の出力が反転するので、遅延は生じない。
【００２０】
図４は電流可変の定電流源５２の構成例を示す図である。電流可変の定電流源５２はｎ個の定電流源Ｉ１〜Ｉｎとｎ個のＰチャネルＭＯＳトランジスタＭＰ４１〜ＭＰ４ｎを有している。ＰチャネルＭＯＳトランジスタＭＰ４１〜ＭＰ４ｎのソースはそれぞれ定電流源Ｉ１〜Ｉｎに接続され、ＰチャネルＭＯＳトランジスタＭＰ４１〜ＭＰ４ｎのドレインは共通接続されていて、図４には図示しない積分コンデンサ５３に接続されている。制御信号ＤＬＹｃｏｎｔはｎビットの信号ＤＬＹｃｏｎ１〜ＤＬＹｃｏｎｎで構成され、ｎビットの信号ＤＬＹｃｏｎ１〜ＤＬＹｃｏｎｎはそれぞれＰチャネルＭＯＳトランジスタＭＰ４１〜ＭＰ４ｎに接続されている。この構成により、ＰチャネルＭＯＳトランジスタＭＰ４１〜ＭＰ４ｎのうち、ｎビットの信号ＤＬＹｃｏｎ１〜ＤＬＹｃｏｎｎのうち信号の値がＬであるものに対応するものがオンして、当該トランジスタに接続されている定電流源の定電流が積分コンデンサ５３に供給される。従い、制御信号ＤＬＹｃｏｎｔにより定電流源５２の定電流値を変更することができる。
【００２１】
図５は電流可変の定電流源５２の別の構成例を示す図である。図５の定電流源５２は、オペアンプＯＰＡ、ＰチャネルＭＯＳトランジスタＭＰ３，ＭＰ４、ＮチャネルＭＯＳトランジスタＭＮ４および抵抗Ｒを有している。オペアンプＯＰＡの非反転入力端子には制御信号ＤＬＹｃｏｎｔが入力され、反転入力端子はＮチャネルＭＯＳトランジスタＭＮ４と抵抗Ｒの接続点に接続されている。ＰチャネルＭＯＳトランジスタＭＰ４，ＮチャネルＭＯＳトランジスタＭＮ４および抵抗Ｒが直列に接続されるとともに、ＰチャネルＭＯＳトランジスタＭＰ４のゲートはＰチャネルＭＯＳトランジスタＭＰ４のドレインに接続されている。ＰチャネルＭＯＳトランジスタＭＰ４のゲートはまたＰチャネルＭＯＳトランジスタＭＰ４のゲートにも接続されて、ＰチャネルＭＯＳトランジスタＭＰ３とＭＰ４はカレントミラー回路を構成している。ＰチャネルＭＯＳトランジスタＭＰ４のドレインは、図５には図示しない積分コンデンサ５３に接続されている。
【００２２】
オペアンプＯＰＡの２つの入力端子が仮想短絡していることにより抵抗Ｒには電圧ＤＬＹｃｏｎｔが印加され、電圧ＤＬＹｃｏｎｔに比例した電流がながれる。抵抗Ｒの電流はＰチャネルＭＯＳトランジスタＭＰ３に流れ、ＰチャネルＭＯＳトランジスタＭＰ３とＭＰ４がカレントミラー回路を構成していることから、定電流源５２は制御信号ＤＬＹｃｏｎｔの値に比例した電流を供給するものとなっている。
図６は、図３に示す容量可変の積分コンデンサ５３の構成例を示す図である。容量可変の積分コンデンサ５３はｎ個のコンデンサＣ１１〜Ｃ１ｎ、ｎ個のＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮ５ｎを有している。ＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮ５ｎのソースはそれぞれコンデンサＣ１１〜Ｃ１ｎに接続され、ＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮ５ｎのドレインは共通接続されていて、図４には図示しない定電流源５２に接続されている。制御信号ＤＬＹｃｏｎｔはｎビットの信号ＤＬＹｃｏｎ１〜ＤＬＹｃｏｎｎで構成され、ｎビットの信号ＤＬＹｃｏｎ１〜ＤＬＹｃｏｎｎはそれぞれＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮｎに接続されている。この構成により、ＮチャネルＭＯＳトランジスタＭＮ５１〜ＭＮｎのうち、ｎビットの信号ＤＬＹｃｏｎ１〜ＤＬＹｃｏｎｎのうち信号の値がＨであるものに対応するものがオンして、当該トランジスタに接続されているコンデンサが定電流源５２に接続される。従い、制御信号ＤＬＹｃｏｎｔにより積分コンデンサ５３の容量値を変更することができる。
【００２３】
図７は、図１に示す遅延回路５０の別の構成例を示す図である。この遅延回路５０はプリセットカウンタからなっている。制御信号ＤＬＹｃｏｎｔはｎビットのデジタルデータであり、プリセットカウンタは入力信号ＤＬＹｉｎの立ち上がりで制御信号ＤＬＹｃｏｎｔの値を読み込んでカウンタ値としてプリセットする。プリセットカウンタには定周期のクロックφがクロック信号として入力されていて、このクロック信号φによりダウンカウントする。読み込んだ制御信号ＤＬＹｃｏｎｔの値を初期値としてダウンカウントし、カウント値がゼロとなると、その出力ＤＬＹｏｕｔをＨにする。すなわち、この遅延回路５０は、入力信号ＤＬＹｉｎの立ち上がりに対し（クロック信号φの周期×制御信号ＤＬＹｃｏｎｔの値）の遅延を与えるものである。なお、入力信号ＤＬＹｉｎはプリセットカウンタのリセット端子ＲＥＳＥＴＢ（この端子への入力がＬになるとプリセットカウンタはリセットされる）にも入力されているので、入力信号ＤＬＹｉｎがＬになると出力信号ＤＬＹｏｕｔは遅延なくＬとなる。
【００２４】
遅延回路５０の遅延時間である第２期間に要求される生成精度が高いものでなければ、遅延回路は信号ＤＬＹｉｎを入力とする抵抗と容量からなる時定数回路、および当該時定数回路の出力を入力とするインバータで構成し、時定数回路の抵抗値または／かつ容量値を制御信号ＤＬＹｃｏｎｔで可変とする回路でもよい。この場合、抵抗値を可変とする回路は図４の回路において定電流源Ｉ１〜Ｉｎを抵抗に置き換え、各抵抗の定電流源Ｉ１〜Ｉｎと接続されていない側に信号ＤＬＹｉｎを入力すればよく、容量値を可変とする回路は図６と同様であるので、図示は省略する。なお、本構成の場合、遅延回路は信号ＤＬＹｉｎの立ち上がりばかりでなく、立ち下がりも遅延させる。
【符号の説明】
【００２５】
１  誤差増幅器
２  発振回路
３  ＰＷＭコンパレータ
４  ドライブ回路
５  基準電圧源
６  直流入力電源
１０，１１，４０，４１  定電流源
２０，２１  コンパレータ
３０  ＲＳフリップフロップ
５０  遅延回路
５１  コンパレータ
５２  （電流値可変の）定電流源
５３  （容量値可変の）積分コンデンサ
５４  インバータ
Ｃ１，Ｃ１１〜Ｃ１ｎ  コンデンサ
Ｃｏ  出力コンデンサ
Ｃｔ  タイミングコンデンサ
Ｄ  時比率
Ｄ１  ダイオード
Ｉ１〜Ｉｎ  定電流源
Ｖｉ  入力電圧
Ｖｏ  出力電圧
Ｌ  インダクタ
ＭＰ１，ＭＰ２１〜ＭＰ２ｎ，ＭＰ３，ＭＰ４  ＰチャネルＭＯＳトランジスタ
ＭＮ１〜ＭＮ４，ＭＮ５１〜ＭＮ５ｎ  ＮチャネルＭＯＳトランジスタ
ＯＰＡ  オペアンプ
Ｑ１  スイッチング素子（ＰチャネルＭＯＳトランジスタ）
Ｒ，Ｒ１〜Ｒ３  抵抗
ＲＬ  負荷
Ｔｏｎ  オン期間
Ｔｏｆｆ  オフ期間
Ｔｓ  スイッチング周期
Ｖｅｒｒ  誤差信号
ＶFB フィードバック信号
Ｖｏｓｃ  発振回路２の出力信号（三角波）
Ｖｄｏｓｃ  本発明に係る発振回路の出力信号（台形波）
Ｖｒｅｆ  出力電圧を設定するための基準電圧
ＶｔｈＨ  第１の基準電圧
ＶｔｈＬ  第２の基準電圧
Ｖ０  第３の基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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