(57)【要約】【課題】  ラッチアップの発生を抑えるレイアウト構成を採用しながら構成できるラッチアップの発生を検出する検出回路と、正電位を遮断することなくラッチアップからの回復を行うことができる回復手段とを有した半導体集積回路を提供すること。【解決手段】  半導体基板のＰ型領域３上に形成されたｎチャネルＭＯＳトランジスタ７と、前記ｎチャネルＭＯＳトランジスタ７でのラッチアップの発生を検出するラッチアップ検出回路とを備え、前記ラッチアップ検出回路が、前記ｎチャネルＭＯＳトランジスタ７とソース５，１０およびバックゲート８とが共通に接続されたｎＭＯＳトランジスタ構造体１２と、前記ｎＭＯＳトランジスタ構造体１２のドレイン９に流れる電流を検出する電流検出手段１５とを有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板のＰ型領域上に形成されたｎチャネルＭＯＳトランジスタと、
前記ｎチャネルＭＯＳトランジスタでのラッチアップの発生を検出するラッチアップ検出回路とを備え、
前記ラッチアップ検出回路が、前記ｎチャネルＭＯＳトランジスタとソースおよびバックゲートとが共通に接続されたｎＭＯＳトランジスタ構造体と、前記ｎＭＯＳトランジスタ構造体のドレインに流れる電流を検出する電流検出手段とを有することを特徴とする半導体集積回路。
【請求項２】
前記電流検出手段が、一端が前記ｎＭＯＳトランジスタ構造体のドレインに接続され、他端が半導体集積回路の正電源電圧に接続された抵抗体である請求項１に記載の半導体集積回路。
【請求項３】
前記電流検出手段が、前記ｎＭＯＳトランジスタ構造体のドレインに接続された、電流検出回路である請求項１に記載の半導体集積回路。
【請求項４】
前記半導体基板のＰ型領域が、Ｐ型基板層である請求項１から３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記半導体基板のＰ型領域が、Ｐ型基板層内のＮ型拡散層に形成されたＰ型拡散層である請求項１から３のいずれか１項に記載の半導体集積回路。
【請求項６】
前記ｎＭＯＳトランジスタ構造体のゲートが、前記ｎＭＯＳトランジスタ構造体のソースおよびバックゲートと接続されている請求項１から５のいずれか１項に記載の半導体集積回路。
【請求項７】
互いに接続された、前記ｎＭＯＳトランジスタ構造体のゲート、ソース、バックゲートに、負電圧が印加される請求項６に記載の半導体集積回路。
【請求項８】
前記ｎチャネルＭＯＳトランジスタのドレインが、半導体集積回路の入力端子または出力端子に接続される請求項１から７のいずれか１項に記載の半導体集積回路。
【請求項９】
半導体基板のＰ型領域上に形成されたｎチャネルＭＯＳトランジスタと、
前記ｎチャネルＭＯＳトランジスタでのラッチアップの発生を検出するラッチアップ検出回路と、
前記ｎチャネルＭＯＳトランジスタに負電位を供給する負電圧発生回路と、
前記ラッチアップ検出回路でラッチアップの発生が検出されたときに、前記負電圧発生回路からの負電位の供給を停止させ、その後負電位の供給を再開させる制御ブロックとを備えたことを特徴とする半導体集積回路。
【請求項１０】
前記ラッチアップ検出回路が、前記ｎチャネルＭＯＳトランジスタとソースおよびバックゲートとが共通に接続されたｎＭＯＳトランジスタ構造体を有する請求項９に記載の半導体集積回路。
【請求項１１】
前記ｎチャネルＭＯＳトランジスタのソースおよびバックゲートと、前記ｎＭＯＳトランジスタ構造体のソースおよびバックゲートに、前記負電圧発生回路が供給する負電位が印加される請求項１０に記載の半導体集積回路。
【請求項１２】
前記制御ブロックが、前記負電圧発生回路からの負電位の供給を停止させた後、所定時間が経過したときに負電位の供給を再開させる請求項９から１１のいずれか１項に記載の半導体集積回路。
【請求項１３】
前記制御ブロックが、前記ラッチアップ検出回路がラッチアップからの回復を検出したときに、前記負電圧発生回路からの負電位の供給を再開させる請求項９から１１のいずれか１項に記載の半導体集積回路。
【請求項１４】
前記ラッチアップ検出回路が、
前記負電圧発生回路から供給される負電位に関連した電位と、第１の基準電位とを比較する第１の比較器と、
前記負電圧発生回路から供給される負電位に関連した電位と、前記第１の基準電位よりも低い第２の基準電位とを比較する第２の比較器との少なくとも２つの比較器を有し、
前記第１の比較器および前記第２の比較器からの出力に基づいて、ラッチアップの発生とラッチアップからの回復を検出する請求項１３に記載の半導体集積回路。
【請求項１５】
前記制御ブロックが、遅延回路を有し、前記ラッチアップ検出回路がラッチアップからの回復を検出した後の一定期間、前記負電圧発生回路からの負電位の供給を行わせない請求項１４に記載の半導体集積回路。
【請求項１６】
前記負電圧発生回路が、前記負電位の充電の停止と、低い充電能力での前記負電位の充電と、高い充電能力での前記負電位の充電とを切り替えることができ、
前記ラッチアップ検出回路が、前記負電圧発生回路から供給される負電位に関連した電位と、第１の基準電位とを比較する第１の比較器と、前記負電圧発生回路から供給される負電位に関連した電位と、前記第１の基準電位よりも低い第２の基準電位とを比較する第２の比較器との少なくとも２つの比較器を有し、
前記制御ブロックが、前記制御ブロック内の信号を遅延させる遅延ブロックと、前記制御ブロックから前記負電圧発生回路への出力信号をある一定の時間固定するタイマ回路とを有し、
前記制御ブロックは、前記第１の比較器および前記第２の比較器からの出力に基づいて、前記負電位が前記第２の基準電位であることを検出すると、前記負電圧発生回路による前記負電位の充電を停止し、その後、前記第１の比較器および前記第２の比較器からの出力に基づいて、前記負電位が前記第１の基準電位となったことを検知すると、前記遅延回路での遅延期間の後の前記タイマ回路が前記出力信号を固定する間は、前記負電圧発生回路によって低い充電能力で前記負電位の充電を行い、前記タイマ回路が前記出力信号を固定する前記一定の時間が終了した後は、前記負電圧発生回路によって高い充電能力で前記負電位の充電を行う請求項９に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にラッチアップの発生を検出する機能を有する半導体集積回路、また、ラッチアップが発生したときにラッチアップから回復させる機能を有する半導体集積回路に関する。
【背景技術】
【０００２】
近年、回路システムのアプリケーションの多様化により、正電位と接地電位（ＧＮＤ）との間で動作する回路ブロックと、正電位と負電位との間で動作する回路ブロックとを、同一の半導体基板上に構成することが増えてきている。この構成には、Ｐ型基板（Ｐ−ｓｕｂ）層内にＮ型拡散（Ｎ−ｗｅｌｌ）層を形成し、さらにＮ型拡散層内にＰ型拡散（Ｐ−ｗｅｌｌ）層を形成した、いわゆるトリプルウェル構造の半導体集積回路を用いることが一般的である。
【０００３】
また、ＣＭＯＳ集積回路では、同一の半導体基板上のＰ型拡散層にｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）が形成され、Ｎ型拡散層にｐチャネルＭＯＳトランジスタ（ＰＭＯＳ）が形成されている。
【０００４】
上記したトリプルウェル構造の半導体集積回路での、正電位と負電位との間で動作する回路ブロックでは、Ｐ型基板層に接地電位、Ｎ型拡散層に通常は電源電圧電位である正電位、Ｐ型拡散層に通常は最低電位である負電位が与えられる。また回路構成によっては、Ｐ型拡散層に形成されるｎチャネルＭＯＳトランジスタのソースに負電位を接続し、ドレインを半導体集積回路の入力端子または出力端子と接続して半導体集積回路の外部と接続させる場合がある。このとき、Ｎ型拡散層に正電位を与えることによって、チャンネルストッパの役割を持たせることができ、Ｐ型基板層よりもｎチャネルＭＯＳトランジスタの各端子の電位が低くなった場合でも、寄生ダイオードがオンとなることを防いで通常の回路動作を行うことができる。しかし、ｎチャネルＭＯＳトランジスタのドレインに、Ｐ型拡散層に供給される電位であるバックゲート電圧よりも低い電位が印加されると、接地電位に接続されたＰ型基板層から負電位に対して異常電流が継続して流れる状態である、ラッチアップが発生する可能性がある。
【０００５】
このようなラッチアップが発生する原理について、図１４と図１５を用いて説明する。
【０００６】
図１４は、一般的なトリプルウェル構造のｎチャネルＭＯＳトランジスタを含む半導体集積回路の断面構成図である。図１４に示すように、トリプルウェル構造の半導体集積回路では、Ｐ型基板層１０１にＮ型拡散層１０２が形成され、Ｎ型拡散層１０２にＰ型拡散層１０３が形成されている。
【０００７】
Ｐ型拡散層１０３にはＮ型不純物が注入されてドレイン１０４とソース１０５が形成され、ドレイン１０４とソース１０５との間の基板上には、図示しない絶縁膜を介してゲート１０６が形成され、ｎチャネルＭＯＳトランジスタ１０７を構成する。また、ソース１０５の近傍には、Ｐ型コンタクト領域であるバックゲート１０８が形成されている。
【０００８】
ここで、ｎチャネルＭＯＳトランジスタのソース１０５と、バックゲート１０８とは負電位ＶＳＳに接続される。また、Ｐ型基板層１０１は高濃度不純物領域１１０を介して接地電位に接続され、Ｎ型拡散層１０２は高濃度不純物領域１０９を介して電源電圧電位ＶＤＤに接続される。さらに、ｎチャネルＭＯＳトランジスタ１０７のドレイン１０４は半導体集積回路の外部につながる端子Ａと接続される。
【０００９】
このとき、図１４に示した半導体集積回路では、ｎチャネルＭＯＳトランジスタのドレイン１０４とソース１０５とをダブルエミッタとし、Ｎ型拡散層１０２に印加される電源電圧電位ＶＤＤをコレクタ、Ｐ型拡散層１０３をベースとするダブルエミッタの寄生ｎｐｎトランジスタ１１１，Ｐ型基板層１０１をエミッタ、Ｐ型拡散層１０３をコレクタ、Ｎ型拡散層１０２をベースとする寄生ｐｎｐトランジスタ１１２が形成される。また、Ｐ型基板層１０１と接地電位（ＧＮＤ）との間には寄生抵抗１１３が、Ｎ型拡散層１０２と印加される電源電圧電位ＶＤＤとの間には寄生抵抗１１４が、Ｐ型拡散層１０３とバックゲート１０８との間には寄生抵抗１１５が形成される。
【００１０】
図１５は、図１４に示したｎチャネルＭＯＳトランジスタを含む半導体集積回路の寄生素子によるサイリスタ構造を示している。図１５において、ダブルエミッタの寄生ｎｐｎトランジスタ１１１の端子Ａに、ＶＳＳよりも低い電圧が印加されると、寄生ｎｐｎトランジスタ１１１は、ベース−エミッタ(端子Ａ)間の電圧が広がってオンする。なお、このオンし始めのときのベース電流は、負電位ＶＳＳより供給されると考えられる。
【００１１】
寄生ｎｐｎトランジスタ１１１のコレクタ電流は、Ｎ型拡散層１０２の寄生抵抗１１４を介しＶＤＤから電流を流し、寄生ｐｎｐトランジスタ１１２のベース電流を引き込む。さらに、端子Ａの印加電圧が下がると、寄生ｎｐｎトランジスタ１１１のコレクタ電流が増え、寄生ｐｎｐトランジスタ１１２のベース電位が下がり、寄生ｐｎｐトランジスタ１１２がオンする。寄生ｐｎｐトランジスタ１１２のエミッタ電流はＰ型基板層１０１の寄生抵抗１１３を介し、接地電位（ＧＮＤ）より流れる。また、寄生ｐｎｐトランジスタ１１２のコレクタ電流は、Ｐ型拡散層１０３の寄生抵抗１１５と寄生ｎｐｎトランジスタ１１１のベースに流れる。
【００１２】
ついには、寄生ｎｐｎトランジスタ１１１のベース電位が上がり、端子Ａの印加がなくなっても、寄生ｎｐｎトランジスタ１１１の負電位ＶＳＳに接続されたエミッタに対して電流が流れ続ける、ラッチアップの状態に達する。このとき、ラッチアップが継続し続ける条件として、負電位の電圧レベルがある。半導体プロセスの種類により異なるが、一般にＶＳＳが−１Ｖ以下のときに、ラッチアップが継続する恐れがある。
【００１３】
このようなラッチアップの発生を防止するために、Ｎ型拡散層１０２の寄生抵抗１１４や、Ｐ型拡散層１０３の寄生抵抗１１５の抵抗値を低くするように、半導体基板上におけるレイアウト構造的な配慮が行われる。しかし、このような半導体基板上のレイアウトによる対策は、使用される半導体プロセスの特性によって効果が異なり、ラッチアップの発生を十分に防止できない場合がある。
【００１４】
このような事情から、ラッチアップの発生を検出する手段を設け、ラッチアップからの回復を図る技術が提案されている（特許文献１参照）。以下、図１６と図１７を用いて、特許文献１に記載されたラッチアップの発生を検出する検出手段の構成を説明する。
【００１５】
図１６は、特許文献１におけるラッチアップの発生を検出する手段の構成を示す、ＣＭＯＳ集積回路の断面構成図である。図１６に示すＣＭＯＳ集積回路は、Ｐ型基板層１２１に、Ｎ型拡散層１２２が設けられている。
【００１６】
Ｎ型拡散層１２２にＰ型不純物を注入して、ソース１２３、ドレイン１２４が形成され、ソース１２３とドレイン１２４との間のゲート１２５とによって、ｐチャネルＭＯＳトランジスタ１２６が構成される。一方、Ｐ型基板層１２１には、Ｎ型不純物が注入されて、ソース１２７，ドレイン１２８が形成され、ソース１２７とドレイン１２８との間のゲート１２９とによって、ｎチャネルＭＯＳトランジスタ１３０が構成されている。
【００１７】
また、図１６に示すように、Ｎ型拡散層１２２は、高濃度不純物領域１３１を介して電源電圧電位ＶＤＤと接続され、ＶＤＤはｐチャネルＭＯＳトランジスタ１２６のソースに接続される。また、Ｐ型基板層１２１は、高濃度不純物領域１３３を介して接地電位（ＧＮＤ）と接続され、ｎチャネルＭＯＳトランジスタ１３０のソース１２７も接地電位に接続される。そして、ｐチャネルＭＯＳトランジスタ１２６のドレイン１２４と、ｎチャネルＭＯＳトランジスタ１３０のドレイン１２８とが接続されて、ＣＭＯＳ集積回路の出力端子Ｖｏｕｔと接続される。
【００１８】
このような図１６に示す特許文献１に記載のＣＭＯＳ集積回路において、Ｎ型拡散層１２２の、ｐチャネルＭＯＳトランジスタ１２６と高濃度不純物領域１３１との間にＮコンタクト領域１３２を形成し、また、Ｐ型基板層１２１の、ｎチャネルＭＯＳトランジスタ１３０と高濃度不純物領域１３３との間にＰコンタクト領域１３４を形成する。
【００１９】
このとき、ＣＭＯＳ集積回路には、ｐチャネルＭＯＳトランジスタ１２６のソース１２３をエミッタとし、Ｎ型拡散層１２２をベースとし、Ｐ型基板層１２１をコレクタとする第１の寄生ｐｎｐトランジスタ１４１と、ｐチャネルＭＯＳトランジスタ１２６のドレイン１２４をエミッタとし、Ｎ型拡散層１２２をベースとし、Ｐ型基板層１２１をコレクタとする第２の寄生ｐｎｐトランジスタ１４２とが生成される。また、ｎチャネルＭＯＳトランジスタ１３０のソース１２７をエミッタとし、Ｐ型基板層１２１をベースとし、Ｎ型拡散層１２２をコレクタとする第１の寄生ｎｐｎトランジスタ１４４と、ｎチャネルＭＯＳトランジスタ１３０のドレイン１２８をエミッタとし、Ｐ型基板層１２１をベースとし、Ｎ型拡散層１２２をコレクタとする第２の寄生ｎｐｎトランジスタ１４３とが生成される。
【００２０】
さらに、Ｎ型拡散層１２２の高濃度不純物領域１３１とＮコンタクト領域１３２との間に、拡散抵抗として抵抗成分１４５が形成され、Ｎコンタクト領域１３２とＮ型拡散層１２２との間には、寄生抵抗１４６が形成される。また、Ｐ型基板層１２１の高濃度不純物領域１３３とＰコンタクト領域１３４との間に、拡散抵抗として抵抗成分１４７が形成され、Ｐコンタクト領域１３４とＰ型基板層１２１との間には、寄生抵抗１４８が形成される。
【００２１】
図１７は、図１６に示したＣＭＯＳ集積回路に生じる寄生素子のサイリスタ構造を示している。
【００２２】
このとき、出力端子Ｖｏｕｔの電位が電源電圧電位ＶＤＤよりも高くなった場合、第２の寄生ｐｎｐトランジスタ１４２のエミッタからトリガ電流が流れ込み、この電流が寄生抵抗１４８を流れることで電圧降下が生じる。この電圧降下によって、第１の寄生ｎｐｎトランジスタ１４４のベース電位が上昇し、第１の寄生ｎｐｎトランジスタ１４４がＯＮとなる。第１の寄生ｎｐｎトランジスタ１４４がＯＮとなると、第１の寄生ｎｐｎトランジスタ１４４のコレクタ電流が、抵抗成分１４５と寄生抵抗１４６を流れる。このとき、Ｎコンタクト領域１３２に接続されたＮ型拡散層１２２の検出端子の電位Ｖｎｗに電圧降下が現れ、この電圧降下によりラッチアップの発生を検出できる。同様に、Ｐコンタクト領域１３４に接続されたＰ型基板層１２１の検出端子の電位Ｖｐ−ｓｕｂに電圧降下が現れることで、ラッチアップの発生を検出できる。
【００２３】
そして、特許文献１に記載のＣＭＯＳ集積回路は、ラッチアップの発生が検出されると、電源電圧電位ＶＤＤを０Ｖに下げて遮断し、ラッチアップ状態を停止して、ラッチアップから回復させるというものである。
【特許文献１】特開平９−１１６０２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
上記従来構成のＣＭＯＳ集積回路では、ラッチアップが発生したときのラッチアップ電流によるＮ型拡散層１２２の抵抗成分１４５や、Ｐ型基板層１２１の抵抗成分１４７の電位降下をラッチアップの検出に用いている。このため、上記従来のＣＭＯＳ集積回路において、ラッチアップの発生をより確実に検出するためには、Ｎ型拡散層１２２の抵抗成分１４５や、Ｐ型基板層１２１の抵抗成分１４７を大きな値とすることが必要となる。しかし、このことは、ラッチアップの発生を防止するためのレイアウト構造的な配慮と相反することになり、ラッチアップの発生を正確に検出するために、ラッチアップを発生させやすい構造を採用することになるという問題が生じる。
【００２５】
また、上記従来のＣＭＯＳ集積回路では、ラッチアップからの回復手段として、電源電圧電位ＶＤＤを遮断するというものであるが、ＶＤＤを遮断するとことは、半導体集積回路の全ての回路ブロックに影響を与えることが考えられる。例えば、複数のシステムが電源電圧電位と接地電位と間で動作する回路ブロックである制御ロジックで、それぞれの制御ロジックでの動作モードを設定しているとき、電源電圧電位ＶＤＤを遮断してしまうと、ラッチアップが発生する前の動作モードが、ラッチアップの回復後に変化してしまったり、回路ブロックの各システムの動作に影響を及ぼしたりするという課題が生じる恐れがある。
【００２６】
本発明はこのような従来技術の課題を解決するものであり、ラッチアップの発生を抑えるレイアウト構成を採用しながら構成できるラッチアップの発生を検出する検出回路と、正電位を遮断することなくラッチアップからの回復を行うことができる回復手段とを有した半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００２７】
上記課題を解決するため、本発明の半導体集積回路は、半導体基板のＰ型領域上に形成されたｎチャネルＭＯＳトランジスタと、前記ｎチャネルＭＯＳトランジスタでのラッチアップの発生を検出するラッチアップ検出回路とを備え、前記ラッチアップ検出回路が、前記ｎチャネルＭＯＳトランジスタとソースおよびバックゲートとが共通に接続されたｎＭＯＳトランジスタ構造体と、前記ｎＭＯＳトランジスタ構造体のドレインに流れる電流を検出する電流検出手段とを有することを特徴とする。
【００２８】
また、本発明の半導体集積回路は、半導体基板のＰ型領域上に形成されたｎチャネルＭＯＳトランジスタと、前記ｎチャネルＭＯＳトランジスタでのラッチアップの発生を検出するラッチアップ検出回路と、前記ｎチャネルＭＯＳトランジスタに負電位を供給する負電圧発生回路と、前記ラッチアップ検出回路でラッチアップの発生が検出されたときに、前記負電圧発生回路からの負電位の供給を停止させ、その後負電位の供給を再開させる制御ブロックとを備えたことを特徴とする。
【発明の効果】
【００２９】
本発明の半導体集積回路によれば、ラッチアップの発生を抑えるレイアウト構成を採用しながら、ラッチアップの発生を検出することができ、また、ラッチアップの発生を検出した際には、負電位のみの遮断により、他の回路システムへの悪影響を及ぼすことなくラッチアップからの回復を図ることができる。
【発明を実施するための最良の形態】
【００３０】
本発明の半導体集積回路は、半導体基板のＰ型領域上に形成されたｎチャネルＭＯＳトランジスタと、前記ｎチャネルＭＯＳトランジスタでのラッチアップの発生を検出するラッチアップ検出回路とを備え、前記ラッチアップ検出回路が、前記ｎチャネルＭＯＳトランジスタとソースおよびバックゲートとが共通に接続されたｎＭＯＳトランジスタ構造体と、前記ｎＭＯＳトランジスタ構造体のドレインに流れる電流を検出する電流検出手段とを有する。
【００３１】
このようにすることで、ラッチアップの発生を検出する検出対象であるｎチャネルＭＯＳトランジスタにレイアウト的な変更を生じさせずに、ラッチアップの発生を検出することができる。このため、ラッチアップの発生を抑制するレイアウト構成を採用しつつ、ラッチアップの検出ができる半導体集積回路を実現することができる。
【００３２】
上記本発明にかかる半導体集積回路では、前記電流検出手段が、一端が前記ｎＭＯＳトランジスタ構造体のドレインに接続され、他端が半導体集積回路の正電源電圧に接続された抵抗体であることが好ましい。また、前記電流検出手段が、前記ｎＭＯＳトランジスタ構造体のドレインに接続された、電流検出回路であることが好ましい。
【００３３】
このようにすることで、ラッチアップ検出回路におけるｎＭＯＳトランジスタ構造体のドレイン電流を検出することができる。
【００３４】
また、前記半導体基板のＰ型領域が、Ｐ型基板層である、もしくは、前記半導体基板のＰ型領域が、Ｐ型基板層内のＮ型拡散層に形成されたＰ型拡散層であるとすることができる。
【００３５】
さらに、前記ｎＭＯＳトランジスタ構造体のゲートが、前記ｎＭＯＳトランジスタ構造体のソースおよびバックゲートと接続されていることが好ましい。
【００３６】
また、互いに接続された、前記ｎＭＯＳトランジスタ構造体のゲート、ソース、バックゲートに、負電圧が印加されることが好ましい。
【００３７】
さらに、前記ｎチャネルＭＯＳトランジスタのドレインが、半導体集積回路の入力端子または出力端子に接続されるものとすることができる。
【００３８】
また、本発明の半導体集積回路は、半導体基板のＰ型領域上に形成されたｎチャネルＭＯＳトランジスタと、前記ｎチャネルＭＯＳトランジスタでのラッチアップの発生を検出するラッチアップ検出回路と、前記ｎチャネルＭＯＳトランジスタに負電位を供給する負電圧発生回路と、前記ラッチアップ検出回路でラッチアップの発生が検出されたときに、前記負電圧発生回路からの負電位の供給を停止させ、その後負電位の供給を再開させる制御ブロックとを備える。
【００３９】
このようにすることで、ラッチアップからの回復を、ｎチャネルＭＯＳトランジスタに供給される負電位を遮断することにより行うことができ、半導体集積回路に形成された他の回路ブロックに悪影響を与えることなく、ラッチアップから回復させることができる。
【００４０】
また、前記ラッチアップ検出回路が、前記ｎチャネルＭＯＳトランジスタとソースおよびバックゲートとが共通に接続されたｎＭＯＳトランジスタ構造体を有することが好ましい。このようにすることで、ラッチアップの発生を抑制するレイアウト構成を採用しつつ、ラッチアップの検出ができ、さらに、半導体集積回路の負電圧との接続がない他の回路ブロックに悪影響を与えることなく、ラッチアップからの回復ができる。
【００４１】
また、前記ｎチャネルＭＯＳトランジスタのソースおよびバックゲートと、前記ｎＭＯＳトランジスタ構造体のソースおよびバックゲートに、前記負電圧発生回路が供給する負電位が印加されるものとすることができる。
【００４２】
さらに、前記制御ブロックが、前記負電圧発生回路からの負電位の供給を停止させた後、所定時間が経過したときに負電位の供給を再開させることが好ましい。このようにすることで、ラッチアップからの回復をより確実にして、動作を再開させることができる。
【００４３】
また、前記制御ブロックが、前記ラッチアップ検出回路がラッチアップからの回復を検出したときに、前記負電圧発生回路からの負電位の供給を再開させることが好ましい。このようにすることで、ラッチアップからの回復を確認した後に、動作を再開させることができる。
【００４４】
また、前記ラッチアップ検出回路が、前記負電圧発生回路から供給される負電位に関連した電位と、第１の基準電位とを比較する第１の比較器と、前記負電圧発生回路から供給される負電位に関連した電位と、前記第１の基準電位よりも低い第２の基準電位とを比較する第２の比較器との少なくとも２つの比較器を有し、前記第１の比較器および前記第２の比較器からの出力に基づいて、ラッチアップの発生とラッチアップからの回復を検出することが好ましい。このようにすることで、負電位の値に基づいて、ラッチアップの発生とラッチアップからの回復をより確実に検出することかできる。
【００４５】
なお、ここで、負電圧発生回路から供給される負電位に関連した電位とは、負電圧発生回路から供給される負電位そのものと、その他に、負電圧発生回路から供給される負電位の変動に伴って変化する電位をも含む概念である。
【００４６】
さらに、前記制御ブロックが、遅延回路を有し、前記ラッチアップ検出回路がラッチアップからの回復を検出した後の一定期間、前記負電圧発生回路からの負電位の供給を行わせないことが好ましい。このようにすることで、ラッチアップの発生が検出された後の動作の再開を、より確実にラッチアップから回復した状態で開始することができる。
【００４７】
また、前記負電圧発生回路が、前記負電位の充電の停止と、低い充電能力での前記負電位の充電と、高い充電能力での前記負電位の充電とを切り替えることができ、前記ラッチアップ検出回路が、前記負電圧発生回路から供給される負電位に関連した電位と、第１の基準電位とを比較する第１の比較器と、前記負電圧発生回路から供給される負電位に関連した電位と、前記第１の基準電位よりも低い第２の基準電位とを比較する第２の比較器との少なくとも２つの比較器を有し、前記制御ブロックが、前記制御ブロック内の信号を遅延させる遅延ブロックと、前記制御ブロックから前記負電圧発生回路への出力信号をある一定の時間固定するタイマ回路とを有し、前記制御ブロックは、前記第１の比較器および前記第２の比較器からの出力に基づいて、前記負電位が前記第２の基準電位であることを検出すると、前記負電圧発生回路による前記負電位の充電を停止し、その後、前記第１の比較器および前記第２の比較器からの出力に基づいて、前記負電位が前記第１の基準電位となったことを検知すると、前記遅延回路での遅延期間の後の前記タイマ回路が前記出力信号を固定する間は、前記負電圧発生回路によって低い充電能力で前記負電位の充電を行い、前記タイマ回路が前記出力信号を固定する前記一定の時間が終了した後は、前記負電圧発生回路によって高い充電能力で前記負電位の充電を行うものとすることが好ましい。
【００４８】
以下、本発明にかかる半導体集積回路について、図面を参照しながら説明する。
【００４９】
（第１の実施形態）
図１は本実施形態にかかる半導体集積回路の、ｎチャネルＭＯＳトランジスタと、このｎチャネルＭＯＳトランジスタでのラッチアップの発生を検出するラッチアップ検出回路とが形成されている部分の部分拡大断面図である。
【００５０】
本実施形態の半導体集積回路は、Ｐ型基板（Ｐ−ｓｕｂ）層１にＮ型拡散（Ｎ−ｗｅｌｌ）層２が形成され、Ｎ型拡散層２にＰ型拡散（Ｐ−ｗｅｌｌ）層３が形成された、いわゆるトリプルウェル構造となっている。
【００５１】
トリプルウェル構造のＰ型拡散層３に、Ｎ型不純物が注入されたドレイン４とソース５が形成され、ドレイン４とソース５との間の基板上には、図示しない絶縁膜を介してゲート６が形成され、ｎチャネルＭＯＳトランジスタ７を構成している。また、ソース５の近傍には、Ｐ型コンタクト領域であるバックゲート８が形成されている。
【００５２】
Ｐ型拡散層３のｎチャネルＭＯＳトランジスタ７に近接して、ｎＭＯＳトランジスタ構造体１２が形成されている。このｎＭＯＳトランジスタ構造体１２は、ｎチャネルＭＯＳトランジスタと同じ構成になっていて、Ｎ型不純物が注入されたドレイン９と、ソース１０と、ドレイン９とソース１０との間の基板上に図示しない絶縁膜上に形成されたゲート１１とを有している。このように、構成としてはｎチャネルＭＯＳトランジスタと全く同じであるが、半導体集積回路における回路素子としてのトランジスタとしては機能せず、近接するｎチャネルＭＯＳトランジスタ７でのラッチアップの発生を検出するためにのみ形成されているものであるため、本明細書ではこの構成のことをｎＭＯＳトランジスタ構造体１２と称する。そして、このｎＭＯＳトランジスタ構造体１２は、そのソース１０がｎチャネルＭＯＳトランジスタ７のソース５と共通接続され、さらにｎチャネルＭＯＳトランジスタ７のバックゲート８を、共通のバックゲートとし、これら全てが共通接続されている。
【００５３】
ｎＭＯＳトランジスタ構造体１２のドレイン９に接続された端子Ｂと、半導体集積回路の電源電圧電位ＶＤＤとの間には、ｎＭＯＳトランジスタ構造体１２のドレイン９に流れる電流を検出する電流検出手段としての抵抗体１５が接続されている。
【００５４】
ここで、ｎチャネルＭＯＳトランジスタ７のソース５と、これと共通接続されたｎＭＯＳトランジスタ構造体１２のソース１０、さらに、ｎＭＯＳ構造体１２のゲート１１および、ｎチャネルＭＯＳトランジスタ７とｎＭＯＳトランジスタ構造体１２のバックゲート８は、全て負電位ＶＳＳに接続される。また、Ｐ型基板層１は高濃度不純物領域１４を介して接地電位（ＧＮＤ）に接続され、Ｎ型拡散層２は高濃度不純物領域１３を介して正電位である電源電圧電位ＶＤＤに接続される。さらに、ｎチャネルＭＯＳトランジスタ７のドレイン４は半導体集積回路の外部につながる、入力端子または出力端子となる端子Ａと接続される。
【００５５】
このとき、本実施形態の半導体集積回路では、ｎチャネルＭＯＳトランジスタ７のドレイン４とソース５とをダブルエミッタとし、Ｎ型拡散層２に印加される電源電圧電位ＶＤＤをコレクタ、Ｐ型拡散層１０３をベースとするダブルエミッタの寄生ｎｐｎトランジスタ２１が形成される。また、ｎＭＯＳトランジスタ構造体１２のソース１０をエミッタ、ドレイン９をコレクタ、Ｐ型拡散層３をベースとする寄生ｎｐｎトランジスタ２２と、Ｐ型基板層１をエミッタ、Ｐ型拡散層３をコレクタ、Ｎ型拡散層２をベースとする寄生ｐｎｐトランジスタ２３が形成される。また、Ｐ型基板層１と接地電位（ＧＮＤ）との間には寄生抵抗２４が、Ｎ型拡散層２と印加される電源電圧電位ＶＤＤとの間には寄生抵抗２５が、Ｐ型拡散層３とバックゲート８との間には寄生抵抗２６が形成される。
【００５６】
図２は、図１に示した本実施形態の半導体集積回路の、寄生素子によるサイリスタ構造を示している。図２において、ダブルエミッタの寄生ｎｐｎトランジスタ２１の端子Ａに、ＶＳＳよりも低い電圧が印加されると、寄生ｎｐｎトランジスタ２１は、ベース−エミッタ(端子Ａ)間の電圧が広がりオンする。なお、このオンし始めのときのベース電流は、負電位ＶＳＳより供給されると考えられる。
【００５７】
寄生ｎｐｎトランジスタ２１のコレクタ電流は、Ｎ型拡散層２の寄生抵抗２５を介しＶＤＤから電流を流し、寄生ｐｎｐトランジスタ２３のベース電流を引き込む。さらに、端子Ａの印加電圧が下がると、寄生ｎｐｎトランジスタ２１のコレクタ電流が増え、寄生ｐｎｐトランジスタ２３のベース電位が下がり、寄生ｐｎｐトランジスタ２３がオンする。寄生ｐｎｐトランジスタ２３のコレクタ電流はＰ型基板層１の寄生抵抗２４を介し、接地電位（ＧＮＤ）より流れる。また、寄生ｐｎｐトランジスタ２３のエミッタ電流は、Ｐ型拡散層３の寄生抵抗２６と寄生ｎｐｎトランジスタ２１のベースに流れる。
【００５８】
その結果、寄生ｎｐｎトランジスタ２１のベース電位が上がり、端子Ａからの電圧印加がなくなっても、寄生ｎｐｎトランジスタ２１の負電位ＶＳＳに接続されたエミッタ端子に対して電流が流れ続ける、ラッチアップの状態に達する。このように、図１４に示した従来のトリプルウェル構成の半導体集積回路と同様の原理で、外部に接続される入出力端子と接続される端子Ａに、負電位であるＶＳＳよりも低い電位が印加されることで、ｎチャネルＭＯＳトランジスタ７に、ラッチアップが発生する。
【００５９】
ラッチアップが発生すると、Ｐ型拡散層３の寄生抵抗２６を流れる電流が大きくなり、寄生ｎｐｎトランジスタ２２のベース−エミッタ間の電圧が広がって、寄生ｎｐｎトランジスタ２２がオンする。
【００６０】
このとき、端子Ｂに電流が流れるようになるため、電流検出手段である抵抗１５で電圧降下が生じる。たとえば、抵抗体１５の抵抗値をある程度高い値としておくことにより、Ｂ点の電位はほぼＶＳＳと等しくなる。一方、ｎチャネルＭＯＳトランジスタ７でラッチアップが発生していないときは、寄生ｎｐｎトランジスタ２２はオンしていないため、端子Ｂに流れる電流は０であり、端子Ｂの電位はＶＤＤ電位と同じとなる。このように、Ｂ点の電位がほぼＶＳＳと等しいときにはラッチアップが発生していると判断し、Ｂ点の電位がＶＤＤと等しいときにはラッチアップが発生していないと判断することができる。したがって、本実施形態の半導体集積回路では、ｎチャネルＭＯＳトランジスタ７が形成されているのと同じＰ型拡散層３に形成したｎＭＯＳトランジスタ構造体１２と、電流検出手段である抵抗体１５とによって形成されるラッチアップ検出回路によって、ｎチャネルＭＯＳトランジスタ７でのラッチアップの発生を検出することができる。
【００６１】
図３に、本実施形態の半導体集積回路におけるラッチアップ検出回路の構成例を示す。
【００６２】
図３（ａ）は、上記した図１および図２で示した実施形態における、ラッチアップ検出回路１６の構成例である。図３（ａ）に示すように、ラッチアップ発生の検出対象であるｎチャネルＭＯＳトランジスタ７と同じＰ型拡散層３に形成され、ソースとバックゲートとを共通に接続されたｎＭＯＳトランジスタ構造体１２と、このｎＭＯＳトランジスタ構造体１２のドレインに一端が接続され、半導体集積回路の電源電圧電位に他端が接続された抵抗体１５とが、ラッチアップ検出回路１６を構成している。
【００６３】
この図３（ａ）に示したラッチアップ検出回路１６では、上記したように抵抗体１５の電位を測定し、この電位がＶＤＤと同じであればラッチアップが発生していないと判断し、抵抗体１５の電位がＶＳＳと同じであれば、ラッチアップが発生していると判断することができる。
【００６４】
図３（ｂ）は、本実施形態の半導体集積回路に適用できるラッチアップ検出回路１６の他の構成例を示す回路ブロック図である。図３（ｂ）に示すように、この別の構成のラッチアップ検出回路１６は、ラッチアップ検出対象であるｎチャネルＭＯＳトランジスタ７と同じＰ型拡散層３に形成され、ソースとバックゲートとを共通に接続されたｎＭＯＳトランジスタ構造体１２と、このｎＭＯＳ構造体１２のドレインに接続された電流検出手段としての電流検出回路１７とで構成されている。
【００６５】
なお、この図３（ｂ）に示したラッチアップ検出回路１６の構成例における、電流検出手段である電流検出回路１７としては、例えばカレントミラー型の電流検出回路を使用することができる。そして、この電流検出回路１７で、Ｂ点で電流が流れているかいないかを検出し、Ｂ点で電流が流れていなければラッチアップが発生していないと判断し、Ｂ点で電流が流れていればラッチアップが発生していると判断することで、ｎチャネルＭＯＳトランジスタ７でのラッチアップの発生を検出することができる。
【００６６】
上記した本実施形態にかかるラッチアップ検出回路１６は、ラッチアップ発生の検出対象であるｎチャネルＭＯＳトランジスタ７自体の構造に影響を与えることなく、ラッチアップの発生を検出することができる。このため、ｎチャネルＭＯＳトランジスタ７の設計において、ラッチアップの発生が抑制できるよう、Ｎ型拡散層２の寄生抵抗２５とＰ型拡散層３の寄生抵抗２６とが、より低い抵抗値となるようなレイアウト構造的な配慮を行いつつ、ラッチアップの発生を確実に検出することができる。
【００６７】
なお、本実施形態にかかるラッチアップ検出回路１６の、Ｐ型拡散層３に形成されたｎＭＯＳトランジスタ構造体１２は、ｎチャネルＭＯＳトランジスタ７と同じ構成であり、また、電流検出手段である抵抗体１５や電流検出回路１７は、いずれも半導体基板上に形成される回路素子として、容易に形成できるものである。したがって、本実施形態で示したラッチアップ検出回路１６は、半導体集積回路を作成する際に、その回路構成や回路配置を規定するマスクパターンを修正するだけで容易に形成することができ、大幅なコスト増などの弊害を招くことがない。
【００６８】
また、上記本実施形態では、ＶＳＳを負電位とする場合について説明したが、本発明のラッチアップ検出回路１６はこの場合に限られない。ＶＳＳの電位が、正か負かに関係なく、トリプルウェル構造の半導体集積回路であって、Ｐ型拡散層３上に構成されているｎチャネルＭＯＳトランジスタ７のソース５にラッチアップ電流が流れ込む構成のものであれば、本発明を適用して、ラッチアップの発生を検出することができる。
【００６９】
（第２の実施形態）
次に、本発明の半導体集積回路の第２の実施形態として、本発明の半導体集積回路をＣＭＯＳ集積回路に適用した場合について説明する。図４は、本発明の第２の実施形態であるＣＭＯＳ集積回路の、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタ、ならびに、ｎチャネルＭＯＳトランジスタでのラッチアップの発生を検出するラッチアップ検出回路とが形成されている部分の拡大断面構成図である。
【００７０】
図４に示すように、本実施形態のＣＭＯＳ集積回路は、Ｐ型基板（Ｐ−ｓｕｂ）層３１にＮ型拡散（Ｎ−ｗｅｌｌ）層３２が形成されて構成されている。
【００７１】
Ｎ型拡散層３２にＰ型不純物を注入して、ソース３３、ドレイン３４が形成されている。ソース３３とドレイン３４との間の基板上に、図示しない絶縁膜を介してゲート３５が形成されて、ｐチャネルＭＯＳトランジスタ３６が構成される。
【００７２】
Ｐ型基板層３１には、Ｎ型不純物が注入されて、ソース３７，ドレイン３８が形成され、ソース３７とドレイン３８との間に、図示しない絶縁膜を介して形成されたゲート３９とによって、ｎチャネルＭＯＳトランジスタ４０が構成されている。また、ソース３７近傍には、Ｐ型コンタクト領域であるバックゲート４１が形成されている。
【００７３】
Ｐ型基板層１上のｎチャネルＭＯＳトランジスタ４０に近接して、ｎＭＯＳトランジスタ構造体４５が形成されている。このｎＭＯＳトランジスタ構造体４５は、ｎチャネルＭＯＳトランジスタ４０と同じ構成になっていて、Ｎ型不純物が注入されたソース４２と、ドレイン４３と、ソース４２とドレイン４３との間の基板上に図示しない絶縁膜を介して形成されたゲート４４とを有している。このｎＭＯＳトランジスタ構造体４５も、第１の実施形態として説明したトリプルウェル構造の半導体集積回路に形成されたものと同じく、構成としてはｎチャネルＭＯＳトランジスタ４０と全く同じであるが、半導体集積回路における回路素子としてのトランジスタとしては機能せず、近接するｎチャネルＭＯＳトランジスタ４０でのラッチアップの発生を検出するためにのみ形成されているものである。
【００７４】
ｎＭＯＳトランジスタ構造体４５は、そのソース４２がｎチャネルＭＯＳトランジスタ４０のソース３７と共通接続され、さらにｎチャネルＭＯＳトランジスタ４０のバックゲート４１を、共通のバックゲートとしている。
【００７５】
ｎＭＯＳトランジスタ構造体４５のドレイン４３に接続された端子Ｂと、半導体集積回路の電源電圧電位ＶＤＤとの間には、ｎＭＯＳトランジスタ構造体４５のドレイン４３に流れる電流を検出する電流検出手段としての抵抗体４７が接続されている。
【００７６】
この図４に示すＣＭＯＳ集積回路は、ｐチャネルＭＯＳトランジスタ３６のソース３３と、Ｎ型拡散層３２のＮコンタクト領域４６とが正電位である電源電圧電位ＶＤＤと接続される。また、Ｐ型基板層３１のｎチャネルＭＯＳトランジスタ４０のソース３７と、バックゲート４１、ｎＭＯＳトランジスタ構造体４５のソース４２、ゲート４４が接地電位（ＧＮＤ）と接続される。ｐチャネルＭＯＳトランジスタ３６のドレイン３４と、ｎチャネルＭＯＳトランジスタ４０のドレイン３８とが、ＣＭＯＳ集積回路の出力端子Ｖｏｕｔと接続される。
【００７７】
このとき、ＣＭＯＳ集積回路には、ｐチャネルＭＯＳトランジスタ３６のソース３３をエミッタとし、Ｎ型拡散層３２をベースとし、Ｐ型基板層３１をコレクタとする第１の寄生ｐｎｐトランジスタ５１と、ｐチャネルＭＯＳトランジスタ３６のドレイン３４をエミッタとし、Ｎ型拡散層３２をベースとし、Ｐ型基板層３１をコレクタとする第２の寄生ｐｎｐトランジスタ５２とが生成される。また、ｎチャネルＭＯＳトランジスタ４０のソース３７をエミッタとし、Ｐ型基板層３１をベースとし、Ｎ型拡散層３２をコレクタとする第１の寄生ｎｐｎトランジスタ５４と、ｎチャネルＭＯＳトランジスタ４０のドレイン３８をエミッタとし、Ｐ型基板層３１をベースとし、Ｎ型拡散層３２をコレクタとする第２の寄生ｎｐｎトランジスタ５３とが生成される。
【００７８】
さらに、ｎＭＯＳトランジスタ構造体４５のソース４２をエミッタ、ドレイン４３をコレクタ、Ｐ型拡散層３１をベースとする第３の寄生ｎｐｎトランジスタ５５が形成される。また、Ｎ型拡散層３２のＮコンタクト領域４６とＮ型拡散層３２との間には、寄生抵抗５６が、バックゲート４１とＰ型基板層３１との間には、寄生抵抗５７が形成される。
【００７９】
図５は、図４に示したＣＭＯＳ集積回路に生じる寄生素子のサイリスタ構造を示している。
【００８０】
出力端子Ｖｏｕｔの電位が電源電圧電位ＶＤＤよりも高くなった場合、第２の寄生ｐｎｐトランジスタ５２のエミッタからトリガ電流が流れ込み、この電流が寄生抵抗５７を流れることで電圧降下が生じる。この電圧降下によって、第２の寄生ｎｐｎトランジスタ５４のベース電位が上昇し、第２の寄生ｎｐｎトランジスタ５４がオンとなる。第２の寄生ｎｐｎトランジスタ５４がオンとなると、第２の寄生ｎｐｎトランジスタ５４のコレクタ電流が寄生抵抗５６を流れるようになり、第２の寄生ｎｐｎトランジスタ５４がオン状態のままとなってラッチアップが発生する。
【００８１】
ラッチアップが発生すると、第３の寄生ｎｐｎトランジスタ５５のベース電位が上昇して、第３の寄生ｎｐｎトランジスタ５５がオンされ、端子Ｂに電流が流れる。このように、第２の実施形態であるＣＭＯＳ集積回路においても、上記した第１の実施形態の場合と同様に、ｎチャネルＭＯＳトランジスタ４０にラッチアップが発生したことを、同じＰ型基板層３１に形成し、ソースとバックゲートを共通接続したｎＭＯＳトランジスタ構造体４５のドレインに流れる電流によって検出することができる。
【００８２】
ｎＭＯＳトランジスタ構造体４５のドレインに流れる電流は、図４に示した、ｎＭＯＳトランジスタ構造体４５のドレインに一端が接続され、半導体集積回路の正電源電位に他端が接続された電流検出手段の一例である抵抗体４７での電位が、ＶＤＤと同じであればラッチアップが発生していないと判断し、ＶＳＳと同じであれば、ラッチアップが発生していると判断することができる。
【００８３】
なお、この第２の実施形態では図示しての説明を省略するが、ｎＭＯＳトランジスタ構造体とラッチアップ検出回路を構成する電流検出手段としては、第１の実施形態について図３（ｂ）として示したのと同じく、ｎＭＯＳ構造体４５のドレイン４３に接続されたカレントミラー回路などの電流検出回路を用いることができる。そして、この電流検出回路で、ｎＭＯＳ構造体４５のドレイン４３に接続された端子Ｂで電流が流れているかいないかを検出し、端子Ｂで電流が流れていなければラッチアップが発生していないと判断し、端子Ｂで電流が流れていればラッチアップが発生していると判断することで、ｎチャネルＭＯＳトランジスタでのラッチアップの発生を検出することができる。
【００８４】
このように、本発明の第２の実施形態においても、ラッチアップ発生の検出対象であるｎチャネルＭＯＳトランジスタの構造に依存することなく、近接して設けたｎＭＯＳトランジスタ構造体４５と電流検出手段４７によって、ｎチャネルＭＯＳトランジスタ４０でのラッチアップの発生を検出することができる。このため、Ｎ型拡散層３２での寄生抵抗５６やＰ型基板層３１での寄生抵抗５７の抵抗値を低くするような、ラッチアップの発生を防止するレイアウト構造的な配慮を並行して行いないながら、ラッチアップの発生を確実に検出することができる。
【００８５】
なお、上記の第２の実施形態では、Ｐ型基板層３１上にＮ型拡散層３２を形成した基板構成としたが、本発明はこれに限らず、ｎチャネルＭＯＳトランジスタ４０をＰ型拡散層上に形成したＣＭＯＳ集積回路にも適用することができる。
【００８６】
また、本発明は、その他の半導体集積回路であって、Ｐ型基板層やＰ型拡散層などの半導体基板のＰ型領域に形成されたｎチャネルＭＯＳトランジスタのソースに、ラッチアップ電流が流れ込む構成を有するものであれば同様に適用でき、ｎチャネルＭＯＳトランジスタでのラッチアップを容易かつ確実に検出することができる。
【００８７】
（第３の実施形態）
次に、本発明の半導体集積回路の第３の実施形態として、本発明の半導体集積回路でのラッチアップからの回復を行う構成について図面を用いて説明する。
【００８８】
図６は、本発明の第３の実施形態である半導体集積回路の、ｎチャネルＭＯＳトランジスタ７でのラッチアップの発生を検出し、ラッチアップから回復させる回路構成を示す回路ブロック図である。また、図７は、本実施形態の半導体集積回路のラッチアップ検出回路６１と、制御ブロック６２との詳細な構成を示すブロック図である。
【００８９】
図６に示すように、本実施形態の半導体集積回路は、Ｐ型基板層またはＰ型拡散層  などの半導体基板のＰ型領域に形成された、ｎチャネルＭＯＳトランジスタ７と、このｎチャネルＭＯＳトランジスタ７でのラッチアップの発生を検出するラッチアップ検出回路６１，ラッチアップ検出回路６１からの出力信号に応じて半導体集積回路の負電位ＶＳＳのオンオフを制御する制御ブロック６２，制御ブロック６２からの制御信号に基づいて負電位ＶＳＳの生成と停止とを行う負電圧発生回路６３とを有している。
【００９０】
ラッチアップ検出回路６１は、ｎチャネルＭＯＳトランジスタ７でのラッチアップの発生を検出する回路であれば特に制限はない。なお、本実施形態では、図７に具体的構成例を示すように、上記第１の実施形態で説明した、検出対象であるｎチャネルＭＯＳトランジスタ７とソースおよびバックゲートが共通接続されたｎＭＯＳトランジスタ構造体１２と、ｎＭＯＳトランジスタ構造体１２のドレイン（図中のＢ端子）での電流を検出する電流検出手段としての抵抗体１５とを有するラッチアップ検出回路６１を用いて説明する。この、ラッチアップ検出回路６１は、電源電圧ＶＤＤ１と負電圧発生回路６３の出力である負電位ＶＳＳ間で動作する。
【００９１】
制御ブロック６２は、ラッチアップ検出回路６１の出力である端子Ｂに接続されたインバータ６４，インバータの出力に接続されたタイマ回路６５、タイマ回路６５の出力Ｃと、負電圧の発生と起動停止のモード制御を行うモード制御端子Ｄの出力信号とが入力されるＮＡＮＤ回路６６、ＮＡＮＤ回路６６の出力Ｇとモード制御端子Ｄの出力信号が入力されるＡＮＤ回路６７とを有している。この制御ブロック６２は、電源電圧ＶＤＤ２と接地電位（ＧＮＤ）間で動作し、ラッチアップ検出回路６１の出力である端子Ｂの出力を入力信号として、出力端子ＥにＨｉ／Ｌｏの制御電圧を出力する。このとき、Ｈｉは制御ブロック６２の電源電圧ＶＤＤ２であり、Ｌｏは接地電位（ＧＮＤ）レベルである。
【００９２】
負電圧発生回路６３は、制御ブロック６２の出力端子Ｅ点に接続されていて、制御ブロック６２からの出力信号がＨｉの時に負電位ＶＳＳを生成して出力する。負電位発生回路はＶＤＤ３を電源とし、たとえば反転チャージポンプ回路などで構成される。
【００９３】
なお、端子Ａは、半導体集積回路の入出力端子と接続され、半導体集積回路の外部回路に接続される。
【００９４】
制御ブロック６２に用いられるタイマ回路６５の構成例を、図８に示す。図８に示すとおり、タイマ回路６５は、たとえばシフトレジスタ６８と、ＯＲ回路６９とで構成することができる。シフトレジスタ６８は、一般的なフリップフロップ形式で、クロックパルス（ＣＬＫ） を使用したものとして構成される。
【００９５】
このような構成のタイマ回路６５では、ＯＲ回路６９で、入力信号と、シフトレジスタ６８で遅延させた入力信号とのＯＲをとることで、入力信号がＨｉの時にＨｉを出力し、入力信号がＨｉからＬｏになった後もある一定時間Ｈｉを出力し、その後Ｌｏを出力させることができる。なお、遅延時間は、フリップフロップの数や、クロックパルスの周波数により適宜所望のものに変えることができる。
【００９６】
以上のように構成された本実施例の半導体集積回路について、以下その動作を説明する。図９は、本実施形態にかかる半導体集積回路での動作を示すタイムチャートである。図９のＡ〜Ｅは、図６および図７におけるＡ〜Ｅ各点での電圧を示し、ＶＳＳは負電圧発生回路６３の出力である負電位である。
【００９７】
時刻Ｔ１において、端子Ｄの制御電圧がＨｉになると、制御ブロック６２の出力ＥはＨｉを出力し、負電圧発生回路６３がＶＳＳ端子に対して負電位の充電を開始する。
【００９８】
時刻Ｔ２において、外部端子に接続されるＡ点に負電位ＶＳＳよりも低い電圧が印加されて、ラッチアップが発生するものとし、その際、ラッチアップ検出回路６１の出力Ｂは、ほぼＶＳＳと等しい負の電圧−Ｖを出力する。なお、Ｂの電位は、ラッチアップが継続しているＴ２からＴ３の期間、０Ｖよりも低い負の電位となる。
【００９９】
出力Ｂが負の電位であることを受け、制御ブロック６２では、通常時Ｌｏを出力するタイマ回路６５の出力がＨｉとなる。本実施形態では、タイマの遅延設定期間をＴ３からＴ４までの期間の時間幅としているため、ラッチアップ検出回路６１の出力Ｂが負の値になるＴ２でタイマ回路６５の出力ＣはＨｉとなり、ラッチアップ検出回路６１の出力Ｂが負でなくなるＴ３以降もＴ４までの間は、タイマ回路６５の出力ＣはＨｉを継続し、その後Ｌｏに復帰する。
【０１００】
タイマ回路６５の出力ＣがＨｉの間、制御ブロック６２の出力ＥはＬｏとなり、制御ブロック６２の出力ＥがＬｏの期間は、負電圧発生回路６３は出力端子であるＶＳＳへの負電圧の充電を停止する。負電圧の充電が停止されている間、ラッチアップ電流とその他の回路からの電流がＶＳＳに流れ込むためにＶＳＳの値は、所定の値である−Ｖから上昇する。半導体集積回路の製造プロセスに起因する回路特性によっても異なるが、ＶＳＳの値がたとえば−１Ｖよりも高い値となると、ラッチアップが停止する。図９ではこの時の電圧をＶｌａｔとし、このときの時間はＴ３である。
【０１０１】
本実施形態の半導体集積回路では、ラッチアップが停止すると考えられる電位Ｖｌａｔとなってから、十分な余裕を得てラッチアップからの完全な回復を図るための期間を、制御ブロック６２のタイマ回路６５でＴ３からＴ４までと設定している。この時刻Ｔ４となると、端子Ｃの電圧がＬｏに戻り、制御信号Ｅはもとの制御電圧Ｈｉを負電圧発生回路６３に伝達し、負電圧発生回路６３はその出力ＶＳＳへの負電位の充電を再開する。
【０１０２】
本実施形態の半導体集積回路では、このようにして、ラッチアップの発生を検出した後、負電位であるＶＳＳを一旦停止し、ラッチアップ状態から完全に回復するための裕度期間を経た後に、ＶＳＳの供給を再開して、ラッチアップからの回復を図ることができる。このようにして、ラッチアップからの回復を確実なものとすることができるとともに、ラッチアップからの回復のための手段として、半導体集積回路の駆動電源である電源電圧電位ＶＤＤを遮断することがない。このため、本実施形態の半導体集積回路では、負電位に繋がる回路ブロック以外、例えば正電源−ＧＮＤ間で動作する動作モードを設定している回路ブロックなどを、遮断してしまうことに起因する悪影響を生じさせることがない。
【０１０３】
なお、負電圧発生回路６３は、負電位ＶＳＳの供給とその停止を行うことができるものであれば、本実施形態にかかる半導体集積回路上に形成されたものであっても、他の半導体集積回路などの回路基板上に形成されたものであっても、いずれでもかまわない。
【０１０４】
（第４の実施形態）
次に、本発明の半導体集積回路の第４の実施形態として、本発明の半導体集積回路でのラッチアップからの回復を行う別の構成について図面を用いて説明する。
【０１０５】
図１０は、本発明の第４の実施形態である半導体集積回路の、ｎチャネルＭＯＳトランジスタ７でのラッチアップの発生を検出し、ラッチアップから回復させる別の回路構成を示す回路ブロック図である。また、図１１は、本実施形態の半導体集積回路のラッチアップ検出回路７１と、制御ブロック７２との詳細な構成例を示す回路ブロック図である。
【０１０６】
図１０に示すように、本実施形態の半導体集積回路は、Ｐ型基板層またはＰ型拡散層などの半導体基板のＰ型領域に形成されたｎチャネルＭＯＳトランジスタ７と、このｎチャネルＭＯＳトランジスタ７でのラッチアップの発生を検出するラッチアップ検出回路７１，ラッチアップ検出回路７１からの出力信号に応じて半導体集積回路の負電位ＶＳＳのオンオフを制御する制御ブロック７２，制御ブロック７２からの制御信号に基づいて負電位ＶＳＳの生成と停止とを行う負電圧発生回路７３とを有している。すなわち、回路ブロックの基本的な構成は、上記図６を用いて説明した第３の実施形態にかかる半導体集積回路の回路構成と同じである。
【０１０７】
なお、本実施形態の半導体集積回路において、端子Ａは半導体集積回路の入出力端子と接続され、半導体集積回路の外部回路に接続される端子であり、ｎチャネルＭＯＳトランジスタ７でのラッチアップ発生のトリガとなる電圧が入力される可能性のある端子である。
【０１０８】
ラッチアップ検出回路７１は、電源電圧ＶＤＤ１と負電圧発生回路の出力ＶＳＳとの間で動作する。
【０１０９】
制御ブロック７２は、電源電圧ＶＤＤ２と接地電位（ＧＮＤ）間で動作し、ラッチアップ検出回路７１の出力端子Ｇと負電位の発生と起動停止のモード制御を行う制御端子Ｄが接続される。制御ブロック７２は、端子Ｌと端子Ｆとの２つの出力端子を有していて、端子Ｌは、負電圧発生回路７３に接続され、端子Ｆは、負電圧発生回路７３とラッチアップ検出回路７１に接続される。
【０１１０】
負電圧発生回路７３は、電源電圧ＶＤＤ３と接地電位（ＧＮＤ）に接続され、負電圧発生回路７３の出力が負電位ＶＳＳである。負電圧発生回路７３は、制御ブロック７２の出力端子Ｌと出力端子Ｆとを制御信号とし、たとえば、制御信号Ｌに基づいて負電圧充電のオンとオフの制御を行い、制御信号Ｆに基づいて、充電能力の高低の切り替え制御ができるチャージポンプ回路を利用することができる。
【０１１１】
図１１に示すように、本実施形態のラッチアップ検出回路７１は、ＶＳＳと第１の基準電位ＶＲＥＦ１との比較を行う第１の比較器７６，ＶＳＳと第２の基準電位ＶＲＥＦ２（ただし、ＶＲＥＦ１＞ＶＲＥＦ２とする）との比較を行う第２の比較器７７，２端子が反転入力の３入力端子のＮＡＮＤ回路７８を有している。３入力端子のＮＡＮＤ回路７８に、比較器７６の出力がそのまま入力され、比較器７７の出力が反転入力される。このとき、もう一つの反転入力である、後述する制御ブロック７２のタイマ回路７５の出力がＬｏである場合には、ＮＡＮＤ回路７８は、ＶＳＳがＶＲＥＦ１とＶＲＥＦ２との間にあるときに、Ｈｉを出力する。
【０１１２】
制御ブロック７２は、ＡＮＤ回路７４，タイマ回路７５，遅延回路７９、ＮＯＲ回路８０、１端子が反転入力の２端子入力ＡＮＤ回路８１、ＶＳＳと接地電位（ＧＮＤ）間とのショート/オープンを切り替えるショートスイッチ８２とを有している。
【０１１３】
遅延回路７９は、たとえばＣＲの時定数を用いた遅延器や、インバータの多段接続等で構成されるものでよく、ラッチアップ検出回路７１の出力である端子Ｇが入力端子となる。遅延回路７９の出力ＨをＡＮＤ回路８１の正転入力、遅延回路７９の入力ＧをＡＮＤ回路８１の反転入力に接続し、ＡＮＤ回路８１の出力がＨｉである場合には、ショートスイッチ８２をオンし、ＡＮＤ回路８１の出力がＬｏである場合には、ショートスイッチ８２をオフする。
【０１１４】
また、遅延回路７９の入出力端子ＨをＮＯＲ回路８０に接続し、ＮＯＲ回路８０の出力Ｋを、負電圧のオンオフを制御する制御端子Ｄとともに、ＡＮＤ回路７４の入力に接続する。
【０１１５】
ＡＮＤ回路７４の出力Ｌは、負電圧発生回路７３と、タイマ回路７５に接続する。タイマ回路７５は、入力ＬがＬｏからＨｉに変わると、ある一定の時間はＨｉを出力し、その後Ｌｏ出力に転じる。入力ＬがＬｏの時は、タイマ回路７５の出力はＬｏである。タイマ回路７５の出力Ｆは、負電圧発生回路７３と、ラッチアップ検出回路７１のＮＡＮＤ回路７８の反転入力に接続される。
【０１１６】
図１２に、本実施形態にかかる半導体集積回路の、制御ブロック７２に用いられるタイマ回路７５の構成例を示す。図１２に示すように、本実施形態のタイマ回路７５は、２つのセット形Ｄ-フリップフロップ８３，８４と、リセット形Ｄ-フリップフロップ８５、さらに、ＡＮＤ回路８６とを有している。
【０１１７】
２つのセット形Ｄ-フリップフロップ８３，８４は、いずれも反転出力とＤ入力を接続し、セット端子に入力信号Ｌを接続している。また、最初のセット形Ｄ-フリップフロップ８３のＣＫ端子にクロックパルスが入力され、次段のセット形Ｄ-フリップフロップ８４のＣＫ端子に、最初のセット形Ｄ-フリップフロップ８３の正転出力を繋ぐ構成で、クロックの分周回路を構成できる。
【０１１８】
リセット形Ｄ-フリップフロップ８５は、分周したクロックパルスをＣＫ端子に接続し、リセット端子を入力信号Ｌに接続し、Ｄ入力を電源電圧ＶＤＤに接続する。リセット形Ｄ-フリップフロップ８５の反転出力と入力信号とが、ＡＮＤ回路８６に入力される。
【０１１９】
このように構成することで、ＡＮＤ回路８６の出力Ｆは、入力信号ＬがＬｏからＨｉに変化すると、すぐにＬｏからＨｉとなり、ある一定の時間以上入力信号ＬがＨｉとなっていても、一定の時間が経過すると出力ＦはＬｏになる。また、入力信号ＬがＬｏからＨｉに変化後、上記のある一定の時間内に入力信号ＬがＬｏになった場合には、直ちに出力がＬｏとなる。なお、上記したタイマ回路７５の動作におけるある一定の時間の長さは、セット形Ｄ-フリップフロップの個数や、クロックパルスの周波数により調整することができる。
【０１２０】
上記した本実施形態の半導体集積回路について、その動作を説明する。図１３は、本実施形態にかかる半導体集積回路での動作を示すタイムチャートである。図１３のＡ、Ｄ、Ｆ、Ｇ、Ｈ、Ｊ、Ｋ、Ｌは、図１０および図１１における各点での電圧を示し、ＶＳＳは負電圧発生回路７３の出力である負電位である。
【０１２１】
ＶＳＳが０Ｖのとき、ＮＯＲ回路８０の出力ＫはＨｉに定まっており、その状態の時刻Ｔ１において、端子Ｄの制御電圧がＨｉになると、制御ブロック７２の出力ＬがＨｉとなり、制御ブロック７２のもう一つの出力Ｆもタイマ回路７２で定められたある一定の時間の間Ｈｉを出力し、負電圧発生回路７３はＶＳＳ端子に対し負電位の充電を開始する。ここで制御ブロック７２の出力ＬがＨｉ、かつＦがＨｉ期間であるとき、負電圧発生回路７３の充電能力は低い充電能力であり、また、制御ブロック７２の出力ＦがＨｉである期間で負電位は充分充電される。また、制御ブロック７２の出力ＦがＨｉの期間が終了してＬｏ出力になり、かつ制御ブロック７２の出力ＬがＨｉであるときは負電圧発生回路７３の充電能力は高い充電能力である。
【０１２２】
時刻Ｔ２において、外部端子に接続されるＡ点に負電位ＶＳＳよりも低い電圧が印加されることで、ラッチアップが発生する。ラッチアップが発生すると、異常電流がＶＳＳに流れ込むためにＶＳＳの電位が上昇し、時刻Ｔ５でＶＳＳが第２の基準電位ＶＲＥＦ２よりも高くなって、ＮＡＮＤ回路７８の出力ＧがＨｉになる。
【０１２３】
その後、時刻Ｔ６でＶＳＳが第１の基準電位ＶＲＥＦ１を超えるまで、ＮＡＮＤ回路７８の出力ＧがＨｉである期間が続く。なお、第１の基準電位ＶＲＥＦ１は、ラッチアップが停止するのに充分高い電圧であるように設定する。
【０１２４】
ＮＡＮＤ回路７８の出力Ｇは、遅延回路７９に入力され、所定の遅延時間、本実施形態の場合はＴ６からＴ７までの間、遅延が加えられる。遅延回路７９の入出力が入力されるＮＯＲ回路８０の出力Ｋは、時刻Ｔ５からＴ７までの間Ｌｏとなり、ＡＮＤ回路７４の出力ＬがＬｏとなる。このため、負電圧発生回路７３はＴ５からＴ７までの間、負電位の充電を停止する。また、ＡＮＤ回路８１の出力Ｊは、時刻Ｔ６からＴ７までの間のＨｉとなり、ＶＳＳと接地電位とのショート/オープンの切り替えを行うショートスイッチ８２がオンして、ＶＳＳは接地電位レベルになる。ＶＳＳを接地電位レベルにすることにより、ラッチアップは完全に停止する。
【０１２５】
時刻Ｔ７では、ＮＯＲ回路８０の出力ＫはＨｉになり、制御信号ＤはＨｉのままであるので、ＡＮＤ回路７４の出力Ｌは再度Ｈｉになる。このとき、負電圧発生回路７３につながる端子Ｌと端子Ｆは、時刻Ｔ１で制御信号ＤがＬｏからＨｉに変位したときと同じ制御となり、負電圧発生回路７３は負電位の充電を再開し、通常状態に復帰する。
【０１２６】
このように、本実施形態の半導体集積回路においても、ラッチアップの停止を負電位ＶＳＳの制御だけで行い、正の電源電圧の遮断などを行っていない。このため、負電位に繋がる回路ブロック以外を遮断してしまうことに起因する悪影響を生じさせることがない。
【０１２７】
また、ＶＳＳの電位を監視して、ＶＳＳ電位と、第１の基準電位ＶＲＥＦ１および第２の基準電位ＶＲＥＦ２とを比較することで、ラッチアップの発生のみならず、ラッチアップが停止したことを確実に把握した上で、ラッチアップからの回復処理を停止して定常動作に復帰することができる。
【０１２８】
さらに、本実施形態では、負電圧発生回路７３として充電能力を変化させることができるチャージポンプを用い、制御ブロック７２の出力である信号Ｆに基づいて充電能力の高低の切り替え制御を行っている。このように本実施形態の半導体集積回路では、負電圧発生回路７３の起動時は充電能力の低いモードとしているため、負電圧ＶＳＳと例えば接地電位等がショートしていても、大電流が流れて負電圧発生回路７３が損傷することがない。また、負電位の充電開始から一定時間が経ち、充電能力を増しても負電位がある一定電圧以上の電圧にならない場合には、ラッチアップの発生を検出する検出回路が働いて、負電圧発生回路７３を停止させて負電位の充電を停止する。したがって、本実施形態の半導体集積回路では、仮にＶＳＳと接地電位がショートしていても、大電流を流し続けることはなく、ラッチアップの発生を検出することができる同時に、負電位を供給する負電圧発生回路の保護にも効果を奏することができる。
【０１２９】
なお、本実施形態の説明では、比較器７６、７７の入力端子の片側が直接負電位ＶＳＳに接続された構成を用いたが、本発明の半導体集積回路はこの構成に限られるものではなく、負電位ＶＳＳの変動に伴って変化する負電位に関連した電位を用いて、所定の第１および第２の基準電位との比較を行ってもよい。
【産業上の利用可能性】
【０１３０】
本発明にかかる半導体集積回路は、ｎチャネルＭＯＳトランジスタを搭載した半導体集積回路として有用である。
【図面の簡単な説明】
【０１３１】
【図１】本発明の第１の実施形態にかかる半導体集積回路の部分拡大断面構成図である。
【図２】本発明の第１の実施形態にかかる半導体集積回路のサイリスタ構造を示す等価回路図である。
【図３】本発明の第１の実施形態にかかる半導体集積回路のラッチアップ検出回路の構成例を示す回路ブロック図であり、（ａ）は、電流検出手段が抵抗体である場合、（ｂ）は、電流検出手段が電流検出回路である場合である。
【図４】本発明の第２の実施形態にかかる半導体集積回路の部分拡大断面構成図である。
【図５】本発明の第２の実施形態にかかる半導体集積回路のサイリスタ構造を示す等価回路図である。
【図６】本発明の第３の実施形態にかかる半導体集積回路の、ラッチアップの発生を検出してラッチアップを停止させる回路構成を示すブロック構成図である。
【図７】本発明の第３の実施形態にかかる半導体集積回路の、ラッチアップ検出回路と、制御ブロックとの詳細な回路構成の例を示すブロック図である。
【図８】本発明の第３の実施形態にかかる半導体集積回路の、タイマ回路の構成例を示すブロック図である。
【図９】本発明の第３の実施形態にかかる半導体集積回路の動作を示すタイムチャートである。
【図１０】本発明の第４の実施形態にかかる半導体集積回路の、ラッチアップの発生を検出してラッチアップを停止させる回路構成を示すブロック構成図である。
【図１１】本発明の第４の実施形態にかかる半導体集積回路の、ラッチアップ検出回路と、制御ブロックとの詳細な回路構成の例を示すブロック図である。
【図１２】本発明の第４の実施形態にかかる半導体集積回路の、タイマ回路の構成例を示すブロック図である。
【図１３】本発明の第４の実施形態にかかる半導体集積回路の動作を示すタイムチャートである。
【図１４】従来のトリプルウェル構造の半導体集積回路の部分拡大断面構成図である。
【図１５】従来のトリプルウェル構造の半導体集積回路のサイリスタ構造を示す等価回路図である。
【図１６】従来のＣＭＯＳ集積回路の部分拡大断面構成図である。
【図１７】従来のＣＭＯＳ集積回路のサイリスタ構造を示す等価回路図である。
【符号の説明】
【０１３２】
１    Ｐ型基板（Ｐ−ｓｕｂ）層（Ｐ型領域）
２    Ｎ型拡散（Ｎ−ｗｅｌｌ）層
３    Ｐ型拡散（ｐ−ｗｅｌｌ）層（Ｐ型領域）
４    ドレイン
５    ソース
６    ゲート
７    ｎチャネルＭＯＳトランジスタ
８    バックゲート
９    ドレイン
１０  ソース
１１  ゲート
１２  ｎＭＯＳトランジスタ構造体
１５  抵抗体（電流検出手段）
【図１】
2010045182.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2010045182.tif 000007
【図６】
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【図７】
2010045182.tif 000009
【図８】
2010045182.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2010045182.tif 000017
【図１６】
2010045182.tif 000018
【図１７】
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