(57)【要約】【課題】対応可能な信号伝送速度の範囲が広い受信機を提供することを目的とする。【解決手段】並列比較型ＡＤコンバータは、第１基準信号と入力信号との電圧差を増幅する第１増幅回路と、第２基準信号と前記入力信号との電圧差を増幅する第２増幅回路と、前記第１増幅回路の第１出力電圧と、前記第２増幅回路の第２出力電圧とを抵抗分割し、前記抵抗分割された電圧値の論理値を判定する判定回路と、前記第１増幅回路及び前記第２増幅回路の増幅利得を制御する制御信号線とを有する。【選択図】図８
2010028308.tif 000002
【特許請求の範囲】
【請求項１】
第１基準信号と入力信号との電圧差を増幅する第１増幅回路と、
第２基準信号と前記入力信号との電圧差を増幅する第２増幅回路と、
前記第１増幅回路の第１出力電圧と、前記第２増幅回路の第２出力電圧とを抵抗分割し、前記抵抗分割された電圧値の論理値を判定する判定回路と、
前記第１増幅回路及び前記第２増幅回路の増幅利得を制御する制御信号線と
を有することを特徴とするＡＤコンバータ。
【請求項２】
前記制御信号線は、前記判定回路の判定タイミングを規定するクロックの周波数に応じて制御されることを特徴とする請求項１記載のＡＤコンバータ。
【請求項３】
前記第１増幅回路及び前記第２増幅回路は、前記クロックに基づいて増幅の開始タイミングが制御されることを特徴とする請求項２記載のＡＤコンバータ。
【請求項４】
前記入力信号のデータレートを検出するデータレート検出回路をさらに有し、前記クロックの前記周波数は、前記データレート検出回路により検出された前記入力信号の前記データレートに応じて制御されることを特徴とする請求項２又は３記載のＡＤコンバータ。
【請求項５】
前記データレート検出回路により検出された前記入力信号の前記データレートに応じたアナログ信号を生成するＤＡ変換器をさらに有し、前記アナログ信号により前記制御信号線を介して前記第１増幅回路及び前記第２増幅回路の増幅利得を制御することを特徴とする請求項４記載のＡＤコンバータ。
【請求項６】
前記第１基準信号とテスト信号との電圧差を増幅する第３増幅回路と
前記第２基準信号と前記テスト信号との電圧差を増幅する第４増幅回路と、
前記第３増幅回路の第３出力電圧と、前記第４増幅回路の第４出力電圧とを抵抗分割し、前記抵抗分割された電圧値の論理値を判定するテスト判定回路と、
をさらに含み、前記制御信号線の制御信号により前記第３増幅回路及び前記第４増幅回路の増幅利得を制御し、前記テスト判定回路の判定した論理値に応じて前記制御信号を生成することを特徴とする請求項１記載のＡＤコンバータ。
【請求項７】
前記第１増幅回路及び前記第２増幅回路の各々は差動増幅回路であり、前記差動増幅回路の差動信号出力である２つの信号の間の抵抗値を前記制御信号線により制御することにより、前記増幅利得を制御することを特徴とする請求項１乃至６のいずれか一項記載のＡＤコンバータ。
【請求項８】
前記第１増幅回路及び前記第２増幅回路の各々は差動増幅回路であり、前記差動増幅回路の電流源に流れる電流量を前記制御信号線により制御することにより、前記増幅利得を制御することを特徴とする請求項１乃至６のいずれか一項記載のＡＤコンバータ。
【請求項９】
データ信号を受信するデータ受信端と、
第１基準信号と前記データ信号との電圧差を増幅する第１増幅回路と、
第２基準信号と前記データ信号との電圧差を増幅する第２増幅回路と、
前記第１増幅回路の第１出力電圧と、前記第２増幅回路の第２出力信電圧とを抵抗分割し、前記抵抗分割された電圧値の論理値を判定する判定回路と、
前記第１増幅回路及び前記第２増幅回路の増幅利得を制御する制御信号線と、
を有することを特徴とするデータ受信装置。
【請求項１０】
第１増幅回路及び第２増幅回路にデータ信号を入力する工程と、
前記データ信号のデータレートに基づいて、前記第１増幅回路及び前記第２増幅回路の増幅利得を制御する工程と、
前記第１増幅回路の第１出力信号と、前記第２増幅回路の第２出力信号とを抵抗分割し、前記抵抗分割した電圧値の論理値を判定する工程と
を有することを特徴とするデータ受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願の開示は、一般にアナログ・デジタル変換器に関し、詳しくは並列比較型のアナログ・デジタル変換器に関する。
【背景技術】
【０００２】
高速信号伝送システムにおいて、送信機は、低速のパラレルデータをマルチプレクサによりシリアルデータに変換し、伝送線路の特性インピーダンスと同一の出力インピーダンスを有するドライバにより、変換後のシリアルデータを伝送線路に送出する。送出されたデータは、伝送線路を伝搬し、受信機に入力される。伝送線路の特性により、受信機が受信する入力受信波形が、例えば高周波成分の損失により、劣化する。受信機は、ＡＤコンバータ（アナログ・デジタル変換器）により、アナログ信号である入力受信をサンプルし、デジタル信号に変換する。更に受信機は、伝送線路特性の推定や補償を行うイコライザー（等化回路）により、伝送線路で波形が劣化した受信信号に対して、波形整形処理（等化処理）を行う。波形整形された信号は、デシジョン・ラッチ回路により０／１判定され、更にデマルチプレクサによりシリアルデータからパラレルデータへと変換される。
【０００３】
伝送システムの各規格においては、仕様によりデータレートが定義されており、従来は使用する規格毎に最適化した受信機を開発していた。しかしコスト削減のためには、受信機として対応可能なデータレートが広く、複数の規格に対応できることが好ましい。またＨＤＭＩ（High-Definition Multimedia Interface）のように、数百Ｍｂｐｓから数Ｇｂｐｓまでの広い範囲のデータレートに対して対応可能であることを要求する規格も策定されている。
【特許文献１】特開平５−２１８８７１号公報
【特許文献２】特開２００６−８７０６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上を鑑みると、対応可能な信号伝送速度の範囲が広い受信機が望まれる。
【課題を解決するための手段】
【０００５】
並列比較型ＡＤコンバータは、第１基準信号と入力信号との電圧差を増幅する第１増幅回路と、第２基準信号と前記入力信号との電圧差を増幅する第２増幅回路と、前記第１増幅回路の第１出力電圧と、前記第２増幅回路の第２出力電圧とを抵抗分割し、前記抵抗分割された電圧値の論理値を判定する判定回路と、前記第１増幅回路及び前記第２増幅回路の増幅利得を制御する制御信号線とを有することを特徴とする。
【０００６】
またデータ受信装置は、データ信号を受信するデータ受信端と、第１基準信号と前記データ信号との電圧差を増幅する第１増幅回路と、第２基準信号と前記データ信号との電圧差を増幅する第２増幅回路と、前記第１増幅回路の第１出力電圧と、前記第２増幅回路の第２出力信電圧とを抵抗分割し、前記抵抗分割された電圧値の論理値を判定する判定回路と、前記第１増幅回路及び前記第２増幅回路の増幅利得を制御する制御信号線とを有することを特徴とする。
【０００７】
またデータ受信方法は、第１増幅回路及び第２増幅回路にデータ信号を入力する工程と、前記データ信号のデータレートに基づいて、前記第１増幅回路及び前記第２増幅回路の増幅利得を制御する工程と、前記第１増幅回路の第１出力信号と、前記第２増幅回路の第２出力信号とを抵抗分割し、前記抵抗分割した電圧値の論理値を判定する工程とを有することを特徴とする。
【発明の効果】
【０００８】
少なくとも１つの実施例の構成によれば、増幅回路の増幅利得を制御することにより増幅利得を適切な値に設定することができる。この構成により、相対時に高速な信号伝送速度の場合と相対時に低速な信号伝送速度とで、それぞれの伝送速度に応じた適切な増幅利得を設定することにより、広い範囲の信号伝送速度に対して対応可能な受信機を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１０】
図１は、信号伝送システムの構成の一例を示す図である。図１において、送信機１０は、低速のパラレルデータをマルチプレクサ（ＭＵＸ）２１によりシリアルデータに変換し、伝送線路の特性インピーダンスと同一の出力インピーダンスを有するドライバ２２により、変換後のシリアルデータを伝送線路１１に送出する。送出されたデータは、伝送線路１１を伝搬し、受信機１２に入力される。伝送線路１１の特性により、受信機１２が受信する入力受信波形が、例えば高周波成分の損失により、劣化する。受信機１２は、アナログ・デジタル変換器（ＡＤＣ）２３により、アナログ信号である入力受信をサンプルし、デジタル信号に変換する。更に受信機１２は、等化回路（ＥＱ）２４により、伝送線路で波形が劣化した受信信号に対して、波形整形処理（等化処理）を行う。波形整形された信号は、判定・非多重化回路２５のデシジョン・ラッチ機能（Ｄ／Ｌ）により０／１判定され、更に判定・非多重化回路２５のデマルチプレクサ機能（ＤＭＵＸ）によりシリアルデータからパラレルデータへと変換される。また受信デジタル信号に基づいてクロック復元回路（ＣＲＵ）２６が受信データに同期したクロック信号を生成し、このクロック信号に同期してアナログ・デジタル変換器２３が動作する。
【００１１】
図１に示すような信号伝送システムでは、信号伝送速度を広帯域化するために、アナログ・デジタル変換器２３が広帯域で動作する必要がある。数Ｇｂｐｓのような高速で動作するためには、アナログ・デジタル変換器２３としては、並列に一括してＡＤ変換を処理可能なフラッシュ型（並列比較型）が有利である。
【００１２】
図２は、一般的なフラッシュ型のアナログ・デジタル変換器の構成の一例を示す図である。図２のアナログ・デジタル変換器は、抵抗素子列３０、複数Ｍ個のコンパレータ３１−１乃至３１−Ｍ、及びエンコーダ３２を含む。出力がＮビットのデジタル信号である場合、即ち、エンコーダ３２の出力信号線がＮ本である場合、入力電圧Ｖｉｎを２Ｎ分割する分解能が得られる。抵抗素子列３０は、直列に接続した複数の抵抗素子を含む。この抵抗素子列３０により、参照電圧Ｖｒｅｆの分圧値としてＭ（＝２Ｎ−１）個の異なる基準電圧Ｖｒｅｆ−１乃至Ｖｒｅｆ−Ｍを、抵抗素子間のノードに生成する。Ｍ（＝２Ｎ−１）個のコンパレータ３１−ｘ（ｘ：１〜Ｍの整数）が、抵抗素子列３０から供給される対応する基準電圧Ｖｒｅｆ−ｘと入力電圧Ｖｉｎとを比較する。各コンパレータ３１−ｘは、対応する基準電圧Ｖｒｅｆ−ｘと入力電圧Ｖｉｎとの比較結果に応じた出力信号をエンコーダ３２に供給する。例えば、各コンパレータ３１−ｘは、対応する基準電圧Ｖｒｅｆ−ｘより入力電圧Ｖｉｎが大きければ１を出力し、対応する基準電圧Ｖｒｅｆ−ｘより入力電圧Ｖｉｎが小さければ０を出力する。エンコーダ３２は、Ｍ個のコンパレータ３１−１乃至３１−Ｍの出力をエンコードすることにより、エンコード値としてＮビットのデジタル信号を出力する。
【００１３】
図２に示すようなフラッシュ型のアナログ・デジタル変換器は、上記のように各比較処理を並行に実行することで、逐次比較型のアナログ・デジタル変換器よりも高速にＡＤ変換処理を実行することができる。しかし図２の構成では、数多く（２Ｎ−１個）のコンパレータが入力電圧Ｖｉｎに接続されているために、入力信号の変化を遅くするように作用する容量値が大きく、入力信号の動作周波数の上限が低い周波数に制限されてしまう。
【００１４】
図３は、フラッシュ型のアナログ・デジタル変換器において入力信号に結合される容量値を削減した構成を示す図である。図３では、Ｎビット出力のフラッシュ型のアナログ・デジタル変換器の一部として、３つの比較処理に対応する回路部分を抜き出して示している。これら３つの比較処理は、図３の比較回路３６−１乃至３６−３により行なわれ、例えば図２のコンパレータ３１−１乃至３１−３により行なわれる比較処理に対応する。なお図２では１つのコンパレータ３１−ｘ（ｘ：１〜Ｍの整数）により比較処理を実行するものとして示してあるが、実際には図３に示すように増幅回路と比較回路とのペアで比較処理を実行する。即ち例えば、増幅回路３５−１により入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ−１との差電圧を増幅し、この増幅された差電圧が０Ｖ以上であるか０Ｖ以下であるかを比較回路３６−１により比較判定する。また増幅回路３５−３により入力電圧Ｖｉｎと基準電圧Ｖｒｅｆ−３との差電圧を増幅し、この増幅された差電圧が０Ｖ以上であるか０Ｖ以下であるかを比較回路３６−３により比較判定する。なお後述するように、各増幅回路及び比較回路は、クロック信号に同期して動作する。
【００１５】
図３の構成では、空白領域Ａとして示すように、比較回路３６−２に対応する増幅回路は設けられていない。その代わり、増幅回路３５−１の出力である差電圧と、増幅回路３５−１の出力である差電圧とを、直列接続された抵抗素子３７及び３８により抵抗分割する。ここで抵抗素子３７及び３８は同一の抵抗値を有するものとする。このように抵抗分割された電圧値が０Ｖ以上であるか０Ｖ以下であるかを、比較回路３６−２により比較判定する。仮に各比較処理に対応して増幅器と比較回路との対を設ける構成とすると、空白領域Ａとして示す位置にも増幅回路が設けられ、この増幅回路により、Ｖｒｅｆ−１とＶｒｅｆ−３との間のＶｒｅｆ−２（図２参照）と入力電圧Ｖｉｎとの差電圧を増幅することになる。この場合、入力電圧Ｖｉｎに結合される増幅回路の数が３つとなるが、図３の構成のように抵抗分割する構成とすれば、入力電圧Ｖｉｎに結合される増幅回路の数を削減することができる。
【００１６】
図４は、図３の回路構成を適用したフラッシュ型のアナログ・デジタル変換器の全体構成を示す図である。図４において、図２及び図３と同一の構成要素は同一の番号で参照し、その説明は省略する。図４の構成では、図２に示すＭ個の基準電圧Ｖｒｅｆ−１乃至Ｖｒｅｆ−Ｍについて比較処理を実行するコンパレータ３１−１乃至３１−Ｍを、図３に示す構成で置き換えてある。即ち、１つおきの基準電圧Ｖｒｅｆ−１、Ｖｒｅｆ−３、・・・、Ｖｒｅｆ−Ｍに対応して増幅回路３５−１、３５−３、・・・、３５−Ｍを設け、これら増幅回路の出力電圧を抵抗素子列により抵抗分割する。この抵抗分割により、基準電圧Ｖｒｅｆ−２、Ｖｒｅｆ−４、・・・に対応する位置の比較対象電圧を補間電圧として生成する。これら補間電圧を含めた全体でＭ個の比較対象電圧について、電圧値が０Ｖ以上であるか０Ｖ以下であるかを、比較回路３６−１乃至３６−Ｍにより比較判定する。このような回路構成を図１に示す信号伝送システムのアナログ・デジタル変換器２３として用いることにより、入力電圧Ｖｉｎに結合される容量値、即ち入力信号に対する容量負荷の量を、約半分にすることが可能となる。即ち、アナログ・デジタル変換器２３の動作可能な信号周波数をより高くすることが可能となる。なお図３及び図４において、図示の単純化のために、各増幅回路に入力される信号Ｖｉｎ及びＶｒｅｆ−ｘ並びに各増幅回路から出力される信号は単相信号で示されている。しかし各信号は差動信号であってもよく、以下の説明では差動信号である場合について各信号を記述する。
【００１７】
図３に示す増幅回路３５−１や３５−３のような増幅回路としては、常時動作して入力信号に対する増幅率が固定のものとしてスタティックに定義される増幅回路ではなく、ダイナミックアンプが用いられる。ダイナミックアンプは、クロック信号に同期して駆動され、時間と共に増幅率が変化する特性を有する。
【００１８】
図５は、ダイナミックアンプである増幅回路の出力波形を模式的に示す図である。図５において横軸はダイナミックアンプの動作開始からの経過時間を示し、縦軸はダイナミックアンプの出力電圧を示す。ダイナミックアンプの出力は一般に差動出力であり、図５に示す出力電圧は、例えば差動出力のプラス側の信号電圧Ｖ＋から差動出力のマイナス側の信号電圧Ｖ−を引いた電圧に相当する。図５に示すように、クロック信号に同期して動作を開始すると、ダイナミックアンプの出力電圧は例えば上昇していき、所定の時間が経過すると電源電圧により決まる上限に到達して飽和する。この飽和状態における出力信号は、入力信号値に対応した０／１の情報を示すのみであり、入力信号の電圧値の大小に関する情報を含んでいない。このような飽和現象により、図３の比較回路３６−２による比較判定動作が正常に行なわれない場合が発生する。
【００１９】
図６は、図３の比較回路３６−２による比較判定動作が正常に行なわれる場合を示す図である。図６において横軸はダイナミックアンプの動作開始からの経過時間を示し、縦軸はダイナミックアンプの出力電圧を示す。電圧波形Ｖ１は増幅回路３５−１の出力電圧を示し、電圧波形Ｖ２は増幅回路３５−１の出力電圧を示す。また電圧波形Ｖｄｉｖは、増幅回路３５−１の出力電圧Ｖ１と増幅回路３５−３の出力電圧Ｖ２とを抵抗素子３７及び３８により分割した補間電圧を示す。
【００２０】
図６において、時間Ｔ１がクロック信号の立ち上がりエッジのタイミングを示し、この時間Ｔ１でクロック信号がＨＩＧＨになり、ダイナミックアンプである増幅回路３５−１及び３５−２の動作が開始する。時間Ｔ２がクロック信号の立ち下りエッジのタイミングを示し、この時間Ｔ２で比較回路３６−２がサンプル動作を実行し、補間電圧Ｖｄｉｖの正負が判定される。図６に示すように正常動作の場合、クロック信号の立ち下りのタイミングである時間Ｔ２では、増幅回路３５−１及び３５−２の出力電圧Ｖ１及びＶ２が飽和する前の電圧上昇過程にある。従って、時間Ｔ２に一致するサンプルタイミングＳＰ１の位置で補間電圧Ｖｄｉｖをサンプルして判定すると、正しい判定結果が得られる。この例の場合、電圧Ｖ１の振幅の方が電圧Ｖ２の振幅よりも大きいので、比較回路３６−２の出力信号は、入力信号である補間信号Ｖｄｉｖが０Ｖ以上であることを示す信号値、例えば１になる。逆に電圧Ｖ１の振幅の方が電圧Ｖ２の振幅よりも小さい場合には、比較回路３６−２の出力信号は、入力信号である補間信号Ｖｄｉｖが０Ｖ以下であることを示す信号値、例えば０になる。
【００２１】
図７は、図３の比較回路３６−２による比較判定動作が正常に行なわれない場合を示す図である。図７において、各参照符号の意味する内容は図６の場合と同様である。図７に示す動作例では、図６に示す動作例と比較してクロック信号の周波数が低く、クロック信号の立ち下りのタイミングである時間Ｔ２が、各電圧波形に対して相対的に遅くなっている。この場合、クロック信号の立ち下りのタイミングである時間Ｔ２では、増幅回路３５−１及び３５−２の出力電圧Ｖ１及びＶ２が既に飽和した状態にある。従って、時間Ｔ２に一致するサンプルタイミングＳＰ２の位置で補間電圧Ｖｄｉｖをサンプルして判定しても、このタイミングでの補間電圧Ｖｄｉｖは殆どゼロとなっているため、判定結果はノイズにより決定される値となってしまう。即ち、比較回路３６−２の出力信号が１になるか０になるかは、電圧Ｖ１の振幅と電圧Ｖ２の振幅との大小関係に依存するのではなく、完全にノイズに依存することになってしまう。この場合、アナログ・デジタル変換器の出力の最下位ビットがノイズにより失われることになる。
【００２２】
上記のような飽和状態によるＡＤ変換出力の誤差の問題を解決するためには、図１に示す信号伝送システムのアナログ・デジタル変換器２３が、クロック信号の周波数に関わらずに、図６のような動作条件で動作する必要がある。これは、アナログ・デジタル変換器２３の増幅利得を、受信データのデータレート、例えばクロック信号周波数に応じて制御する構成とすればよい。
【００２３】
図８は、アナログ・デジタル変換器２３の増幅利得を受信データのデータレートに応じて制御する構成を明示的に示した図である。図８において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図８においては、アナログ・デジタル変換器２３の増幅利得の制御に直接に関係しない構成、例えば図１の等化回路２４や判定・非多重化回路２５は図示を省略してある。
【００２４】
アナログ・デジタル変換器２３には、制御信号線４０が設けられている。後述するように、この制御信号線４０を介してアナログ・デジタル変換器２３に印加する制御信号により、アナログ・デジタル変換器２３内部の増幅回路の増幅利得を制御することができる。アナログ・デジタル変換器２３は、前述したように、図３及び図４に示す構成を有する。即ちアナログ・デジタル変換器２３は、第１基準信号（Ｖｒｅｆ−１）と入力信号Ｖｉｎとの電圧差を増幅する第１増幅回路３５−１と、第２基準信号（Ｖｒｅｆ−３）と入力信号Ｖｉｎとの電圧差を増幅する第２増幅回路３５−３とを含む。また第１増幅回路３５−１の第１出力電圧と、第２増幅回路３５−３の第２出力電圧とを抵抗分割し、抵抗分割された電圧値の論理値を判定する判定回路３６−２が設けられる。このような構成において、制御信号線４０により、第１増幅回路３５−１及び第２増幅回路３５−３の増幅利得を制御する。
【００２５】
この際、制御信号線４０は、判定回路３６−２の判定タイミングを規定するクロックの周波数に応じて制御される。即ち、図６の動作条件に比較して図７の動作条件のようにクロック信号の周波数が低い場合には、制御信号線４０を介して印加する制御信号により、第１増幅回路３５−１及び第２増幅回路３５−３の増幅利得を低下させる。その結果、図７の動作条件において、電圧Ｖ１及びＶ２の波形の変化が緩慢になり、サンプルタイミングＳＰ２の位置で電圧Ｖ１及びＶ２が飽和していない動作条件を作り出すことができる。従って、サンプルタイミングＳＰ２の位置で補間電圧Ｖｄｉｖをサンプルして判定すると、正しい判定結果が得られることになる。
【００２６】
図９は、増幅回路の構成の一例を示す図である。図９に示す回路構成が、図３及び図４に示す増幅回路３５−１乃至３５−Ｍの各増幅回路として用いられる。図９の増幅回路は、ＮＭＯＳトランジスタ４１乃至４６及びＰＭＯＳトランジスタ４７乃至５２を含む。ＮＭＯＳトランジスタ４１、４２、及び４５並びにＰＭＯＳトランジスタ４８及び４９で１つの差動増幅器を構成する。この差動増幅器により、差動入力信号のプラス側電圧Ｖｉｎ＋と差動基準電圧のプラス側電圧Ｖｒ＋との差に応じた電圧を、出力端子５３及び５４に生成する。またＮＭＯＳトランジスタ４３、４４、及び４６並びにＰＭＯＳトランジスタ４８及び４９でもう一つの差動増幅器を構成する。この差動増幅器により、差動入力信号のマイナス側電圧Ｖｉｎ−と差動基準電圧のマイナス側電圧Ｖｒ−との差に応じた電圧を、出力端子５３及び５４に生成する。これら２つの差動増幅器は並列に接続されており、同時に動作することにより、プラス側の差電圧とマイナス側の差電圧に応じた出力電圧が、出力電圧Ｖｏ−及びＶｏ＋として出力端子５３及び５４に生成される。
【００２７】
ＮＭＯＳトランジスタ４５及び４６のゲートにはクロック信号ｃｌｋが印加される。クロック信号ｃｌｋがＨＩＧＨになると、ＮＭＯＳトランジスタ４５及び４６が導通して増幅回路が動作する。クロック信号ｃｌｋがＬＯＷになると、ＮＭＯＳトランジスタ４５及び４６が非導通となり増幅回路は動作停止状態となる。クロック信号ｃｌｋがＬＯＷとなった動作停止状態では、ＰＭＯＳトランジスタ４７及び５０が導通し、出力端子５３及び５４がＨＩＧＨ側の電源電圧にクランプされる。また同時に、クロック信号ｃｌｋのＬＯＷによりＰＭＯＳトランジスタ５１が導通し、出力端子５３及び５４同士を電気的に接続して同電位にする。
【００２８】
ＰＭＯＳトランジスタ５２のソース／ドレインの一端が出力端子５３に結合され、ソース／ドレインの他端が出力端子５４に結合される。またＰＭＯＳトランジスタ５２のゲートには制御信号線４０が接続されている。この制御信号線４０を介してＰＭＯＳトランジスタ５２のゲートに印加する制御信号ｃｏｎｔｒｏｌの電圧を変化させることにより、出力端子５３及び５４の間を結合する抵抗値を変化させることができる。このようにして、差動増幅回路の差動信号出力である２つの信号の間、即ち出力端子５３及び５４のＶｏ−とＶｏ＋との間を結合する抵抗値を制御信号線４０により制御することにより、差動増幅回路の増幅利得を制御することができる。上記抵抗値が大きくなれば、出力端子５３及び５４の間に電圧差が生じやすくなり、増幅利得が増大する。逆に抵抗値が小さくなれば、出力端子５３及び５４の間に電圧差が生じ難くなり、増幅利得が低下する。
【００２９】
図１０は、増幅回路の構成の別の一例を示す図である。図１０に示す回路構成を、図３及び図４に示す増幅回路３５−１乃至３５−Ｍの各増幅回路として用いてもよい。図１０において、図９と同一の構成要素は同一の番号で参照し、その説明は省略する。図１０の増幅回路は、ＮＭＯＳトランジスタ４１乃至４４、ＰＭＯＳトランジスタ４７乃至５１、及び電流源４５Ａ及び４６Ａを含む。図９の構成と比較して、ＮＭＯＳトランジスタ４５及び４６が、電流源４５Ａ及び４６Ａで置き換えられている点が異なる。また図１０では、ＰＭＯＳトランジスタ５２が取り除かれている。電流源４５Ａ及び４６Ａには、制御信号線４０を介して制御信号ｃｏｎｔｒｏｌが供給されており、制御信号ｃｏｎｔｒｏｌに応じて内部電流源トランジスタに流れる電流量を制御することにより、増幅回路の増幅利得を制御する。
【００３０】
図１１は、図１０に示す電流源の構成の一例を示す図である。図１０に示す電流源４５Ａ及び４６Ａの各々を、図１１に示す回路構成により実現してよい。図１１の電流源は、複数ｎ個のインバータ６０−１乃至６０−ｎ、複数ｎ個のトランスファーゲート６１−１乃至６１−ｎ、複数ｎ個のＮＭＯＳトランジスタ６２−１乃至６２−ｎ、複数ｎ個のＮＭＯＳトランジスタ６３−１乃至６３−ｎを含む。ＮＭＯＳトランジスタ６３−１乃至６３−ｎのドレインに接続されるノード６４は、電流源４５Ａの場合、図１０のＮＭＯＳトランジスタ４１及び４２のソース端に接続される。また電流源４６Ａの場合には、ノード６４は、図１０のＮＭＯＳトランジスタ４３及び４４のソース端に接続される。
【００３１】
制御信号線４０は複数の信号線により構成され、制御信号ｃｏｎｔｒｏｌは複数ビットの信号となる。ｃｏｎｔｒｏｌ信号のｘ番目のビットがＨＩＧＨになると、トランスファーゲート６１−ｘが導通し、ＮＭＯＳトランジスタ６２−ｘは非導通となる。この状態では、ＮＭＯＳトランジスタ６３−ｘが図１０に示す増幅回路の電流源トランジスタとして機能する。ｃｏｎｔｒｏｌ信号のｘ番目のビットがＬＯＷになると、トランスファーゲート６１−ｘが非導通となり、ＮＭＯＳトランジスタ６２−ｘは導通する。この状態においてＮＭＯＳトランジスタ６３−ｘは、非導通状態であり電流源トランジスタとして機能しない。制御信号線４０のｎ本の信号線のうちの何本をＨＩＧＨに設定するかに応じて、増幅回路の電流源トランジスタに流れる電流量を調整することができる。即ち、制御信号線４０のｎ本の信号線のうちのｍ本をＨＩＧＨに設定すると、ｍ個のＮＭＯＳトランジスタ６３−ｘが導通状態となり、トランジスタ一個あたりのＯＮ状態のドレイン電流のｍ倍の量の電流が増幅回路に流れることになる。なお制御信号線４０のｎ本の信号線のうちで、ＨＩＧＨに設定したｍ本以外の残りの信号線はＬＯＷに設定する。このようにして増幅回路の電流源に流れる電流量を調整することにより、増幅回路の増幅利得を制御することが可能となる。
【００３２】
図１２は、比較回路の構成の一例を示す図である。図３及び図４に示す比較回路３６−１乃至３６−Ｍの各々を、図１２に示す回路構成により実現してよい。図１２に示すＮＭＯＳトランジスタ７１乃至７６、ＮＡＮＤ回路７７及び７８、及び抵抗素子Ｒ１及びＲ２を含む。ＮＭＯＳトランジスタ７１乃至７３及び抵抗素子Ｒ１及びＲ２により、差動入力段を構成する。ＮＭＯＳトランジスタ７２及び７３のゲートには、差動入力信号ｄ及びｄｘが印加される。この差動入力信号ｄ及びｄｘは、図３及に示す比較回路３６−１のように対応する増幅回路が存在する場合にはその増幅回路の出力であり、例えば図９のＶｏ＋及びＶｏ−に相当する。また図３及に示す比較回路３６−２のように対応する増幅回路が存在しない場合には、隣接する２つの増幅回路の差動出力であるＶｏ＋及びＶｏ−を抵抗分割した差動信号である。クロック信号ｃｌｋがＨＩＧＨのときに、上記差動入力段が動作して、差動入力信号ｄ及びｄｘを増幅する。クロック信号ｃｌｋがＨＩＧＨからＬＯＷに立ち下がると、反転クロック信号ｃｌｋｘがＬＯＷからＨＩＧＨになり、ＮＭＯＳトランジスタ７４乃至７６からなる回路が動作し、差動入力段の出力を確定させる。またＮＡＮＤ回路７７及び７８からなるラッチ回路が、確定された差動入力段の出力をラッチして保持する。ＮＡＮＤ回路７７の出力ｏｕｔが、図４に示すエンコーダ３２に供給される。このようにして、判定回路（比較回路）による判定タイミングは、クロック信号ｃｌｋの立ち下りのタイミングとなる。即ち、クロック信号ｃｌｋが判定回路の判定タイミングを規定する。
【００３３】
図１３は、増幅利得を制御する制御信号を設定する構成の一例を示す図である。図１３において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１３においては、アナログ・デジタル変換器２３の増幅利得の制御に直接に関係しない構成、例えば図１の等化回路２４は図示を省略してある。
【００３４】
図１３に示す構成においては、レジスタ２７が受信機１２に設けられる。受信機１２のユーザは、受信機１２を使用する規格に応じたデータレートが分かっているので、そのデータレートに応じたコードを受信機１２のレジスタ２７に設定する。レジスタ２７に設定されたコードは、複数本の制御信号線４０を介して、アナログ・デジタル変換器２３の各増幅回路に供給される。この場合の増幅回路は例えば図１０及び図１１に示す構成であり、複数本の制御信号線４０を介して供給されるコードに応じて、増幅回路に流れる電流量を調整して増幅利得を制御する。
【００３５】
図１４は、増幅利得を制御する制御信号を設定する構成の別の一例を示す図である。図１４において、図１３と同一の構成要素は同一の番号で参照し、その説明は省略する。図１４に示す構成においては、レジスタ２７Ａ及びデジタル・アナログ変換器（ＤＡＣ）２８が受信機１２に設けられる。受信機１２のユーザは、受信機１２を使用する規格に応じたデータレートが分かっているので、そのデータレートに応じたコードを受信機１２のレジスタ２７Ａに設定する。デジタル・アナログ変換器２８は、レジスタ２７Ａに設定されたコードをデジタル・アナログ変換して、コードに応じた電圧を有するアナログ信号を生成する。このアナログ信号は、一本の制御信号線４０を介して、アナログ・デジタル変換器２３の各増幅回路に供給される。この場合の増幅回路は例えば図９に示す構成であり、制御信号線４０を介して供給されるアナログ信号の電圧値に応じて、増幅回路の差動出力間の結合抵抗値を調整して増幅利得を制御する。
【００３６】
図１５は、増幅利得を制御する制御信号を設定する構成の更に別の一例を示す図である。図１５において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１５においては、アナログ・デジタル変換器２３の増幅利得の制御に直接に関係しない構成、例えば図１の等化回路２４は図示を省略してある。
【００３７】
図１３に示す構成においては、調整回路２９が受信機１２に設けられる。クロック復元回路（ＣＲＵ）２６が、受信データ信号に基づいてクロック信号を復元し、復元したクロック信号ｃｌｋをアナログ・デジタル変換器２３と判定・非多重化回路２５とに供給する。クロック復元回路２６は、受信データ信号のデータレートに一致する周波数を有し且つ受信データ信号に対して適切な位相を有するクロック信号ｃｌｋを生成するものであり、受信データ信号のデータレートを検出するデータレート検出回路として機能する。クロック復元回路２６は、検出されたデータレートを示す信号を調整回路２９に供給する。調整回路２９は、検出されたデータレートに応じた制御信号を生成し、制御信号線４０を介して制御信号をアナログ・デジタル変換器２３に供給する。
【００３８】
図１６は、調整回路２９の構成の一例を示す図である。図１６（ａ）に示すように、調整回路２９は、変換テーブル８０及びデジタル・アナログ変換器８１を含む。変換テーブル８０には、クロック復元回路２６から受信データ信号のデータレートに応じたコードが供給されるものとする。図１６（ｂ）に変換テーブル８０の一例を示す。変換テーブル８０には、複数の入力コードと複数の出力コードとが一対一に対応付けて格納されている。変換テーブル８０は、ある入力コードが供給されると、その入力コードに対応する出力コードを出力する。デジタル・アナログ変換器８１は、変換テーブル８０から供給されるコードをデジタル・アナログ変換して、コードに応じた電圧を有するアナログ信号を生成する。このアナログ信号は、一本の制御信号線４０を介して、アナログ・デジタル変換器２３の各増幅回路に供給される。この場合の増幅回路は例えば図９に示す構成であり、制御信号線４０を介して供給されるアナログ信号の電圧値に応じて、増幅回路の差動出力間の結合抵抗値を調整して増幅利得を制御する。なお図１０及び図１１に示す構成の増幅回路を用いる場合には、デジタル・アナログ変換器８１を設ける必要がない。
【００３９】
図１７は、判定・非多重化回路２５のデマルチプレクサの構成の一例を示す図である。図１８は、図１７に示す判定・非多重化回路２５の動作を示す信号波形図である。図１７に示すように判定・非多重化回路２５は、Ｄフリップフロップ９１乃至９６を含む。Ｄフリップフロップ９１乃至９３により、入力データＩ＿Ｄａｔａの偶数番目のデータを検出して、第１の出力データＯ＿Ｄａｔａ１として出力する。またＤフリップフロップ９４乃至９５により、入力データＩ＿Ｄａｔａの奇数番目のデータを検出して、第２の出力データＯ＿Ｄａｔａ２として出力する。またＤフリップフロップ９６により、入力クロック信号ｃｌｋを２分周して、出力クロック信号Ｏ＿ＣＬＫとして出力する。このようなデマルチプレクサの構成により、１：２の非多重化処理を実現することができる。
【００４０】
図１９は、１：４の非多重化処理を実現する回路の構成の一例を示す図である。図１９に示す１：２非多重化回路（１：２ＤＭＵＸ）９７乃至９９は、各々が図１７に示す回路構成を有する。１：２非多重化回路９７により１：２に非多重化し、その非多重化後の２つの信号をそれぞれ１：２非多重化回路９８及び９９により更に非多重化する。この構成により、１：４の非多重化処理を実現することが可能となる。
【００４１】
図２０は、クロック復元回路２６の構成の一例を示す図である。クロック復元回路２６は、位相検出器１０１、チャージポンプ１０２、周波数検出器１０３、チャージポンプ１０４、ローパスフィルタ１０５、電圧制御発振器（ＶＯＣ）１０６、ローパスフィルタ１０７、アナログ・デジタル変換器（ＡＤＣ）１０８、及び加算器１０９を含む。位相検出器１０１及び周波数検出器１０３に供給されるサンプルデータは、アナログ・デジタル変換器２３から出力されるデータである。
【００４２】
位相検出器１０１は、サンプルデータとクロック信号ｃｌｋとの位相差を検出し、検出位相差を示す信号を出力する。チャージポンプ１０２は、位相検出器１０１から供給される検出位相差を示す信号に基づいて、内部の容量素子の充電電圧を上昇又は下降させる。例えば、検出位相差を示す信号が、クロック信号ｃｌｋの所定エッジよりも前にサンプルデータのデータ遷移点が有ることを示す場合には、例えば充電電圧を下降させる。また例えば、検出位相差を示す信号が、クロック信号ｃｌｋの所定エッジよりも後にサンプルデータのデータ遷移点が有ることを示す場合には、例えば充電電圧を上昇させる。ローパスフィルタ１０５は、チャージポンプ１０２の上記充電電圧である出力電圧を含む電圧信号を積分して、ノイズに影響されない低周波成分を抽出する。電圧制御発振器１０６は、ローパスフィルタ１０５の出力電圧に応じた周波数で発振することにより、クロック信号ｃｌｋを生成する。このクロック信号ｃｌｋは、位相検出器１０１による位相差検出に用いられる。このフィードバック制御により、クロック信号ｃｌｋの位相が適切な位相値に調整される。
【００４３】
図２１は、周波数検出器１０３の構成の一例を示す図である。周波数検出器１０３は、Ｄフリップフロップ１１１乃至１１８、ＸＯＲ回路１１９乃至１２３、Ｄフリップフロップ１２４乃至１２７、及びＡＮＤ回路１２８及び１２９を含む。Ｄフリップフロップ１１１乃至１１４は、クロック信号ｃｌｋの位相０°のタイミング、位相９０°のタイミング、位相１８０°のタイミング、及び位相２７０°のタイミングにおいて、それぞれサンプルデータを取り込む、Ｄフリップフロップ１１１乃至１１４は、Ｄフリップフロップ１１１乃至１１４がそれぞれ取り込んだ４つのデータを、位相０°のタイミングで取り込み直すことにより、４つのデータの有効タイミングを揃える。ＸＯＲ回路１１９は、位相０°のタイミングのデータと位相９０°のタイミングのデータとの排他的論理和を演算することにより、両データの論理値が異なる場合に１となる出力信号Ａを生成する。ＸＯＲ回路１２０は、位相９０°のタイミングのデータと位相１８０°のタイミングのデータとの排他的論理和を演算することにより、両データの論理値が異なる場合に１となる出力信号Ｂを生成する。ＸＯＲ回路１２１は、位相１８０°のタイミングのデータと位相２７０°のタイミングのデータとの排他的論理和を演算することにより、両データの論理値が異なる場合に１となる出力信号Ｃを生成する。ＸＯＲ回路１２２は、位相２７０°のタイミングのデータと次サイクルの位相０°のタイミングのデータとの排他的論理和を演算することにより、両データの論理値が異なる場合に１となる出力信号Ｄを生成する。ＸＯＲ回路１２３は、信号Ａ乃至Ｄの排他的論理和を演算することにより、信号Ａ乃至Ｄのうちで１である信号の数が奇数である場合に１となる出力信号を生成する。即ち例えば、クロック信号ｃｌｋの１サイクルの期間において、データ遷移が一度だけ生じる場合にＸＯＲ回路１２３の出力は１となる。
【００４４】
ＸＯＲ回路１２３の出力が０から１に変化する場合に、Ｄフリップフロップ１２４は信号Ｂを取り込む。再度ＸＯＲ回路１２３の出力が０から１に変化すると、Ｄフリップフロップ１２４の出力はＤフリップフロップ１２５に取り込まれる。同様にして、ＸＯＲ回路１２３の出力が０から１に変化する場合に、Ｄフリップフロップ１２６は信号Ｃを取り込む。再度ＸＯＲ回路１２３の出力が０から１に変化すると、Ｄフリップフロップ１２６の出力はＤフリップフロップ１２７に取り込まれる。
【００４５】
ＡＮＤ回路１２８は、Ｄフリップフロップ１２４の出力とＤフリップフロップ１２７の出力が共に１の場合に、周波数上昇を指示する信号Ｆｕｐをアサートする。即ち、過去においては位相１８０°と位相２７０°との間にデータ遷移点が存在し、現在においては位相９０°と位相１８０°との間にデータ遷移点が存在する場合には、周波数が低すぎると判断できる。従ってこの場合には、周波数上昇を指示する信号Ｆｕｐをアサートする。ＡＮＤ回路１２９は、Ｄフリップフロップ１２６の出力とＤフリップフロップ１２５の出力が共に１の場合に、周波数下降を指示する信号Ｆｄｏｗｎをアサートする。即ち、過去においては位相９０°と位相１８０°との間にデータ遷移点が存在し、現在においては位相１８０°と位相２７０°との間にデータ遷移点が存在する場合には、周波数が高すぎると判断できる。従ってこの場合には、周波数下降を指示する信号Ｆｄｏｗｎをアサートする。
【００４６】
図２０に戻り、チャージポンプ１０４は、周波数検出器１０３から供給される信号Ｆｕｐ及びＦｄｏｗｎに基づいて、内部の容量素子の充電電圧を上昇又は下降させる。ローパスフィルタ１０５は、上記充電電圧であるチャージポンプ１０４の出力電圧を含む電圧信号を積分して、ノイズに影響されない低周波成分を抽出する。電圧制御発振器１０６は、ローパスフィルタ１０５の出力電圧に応じた周波数で発振することにより、クロック信号ｃｌｋを生成する。このクロック信号ｃｌｋは、周波数検出器１０３による周波数検出に用いられる。このフィードバック制御により、クロック信号ｃｌｋの周波数が適切な値に調整される。
【００４７】
またローパスフィルタ１０７は、上記充電電圧であるチャージポンプ１０４の出力電圧である電圧信号を積分して、ノイズに影響されない低周波成分を抽出する。このローパスフィルタ１０７の出力である電圧信号は、受信データから抽出した周波数、即ち受信データのデータレートに応じた電圧値となる。アナログ・デジタル変換器１０８は、ローパスフィルタ１０７の出力アナログ電圧をデジタル値に変換する。このデジタル信号は、複数本の制御信号線４０を介して、アナログ・デジタル変換器２３の各増幅回路に供給される。この場合の増幅回路は例えば図１０及び図１１に示す構成であり、制御信号線４０を介して供給されるデジタル信号値に応じて、増幅回路の電流源を流れる電流の量を調整して増幅利得を制御する。なお図９に示す構成の増幅回路を用いる場合には、アナログ・デジタル変換器１０８を設ける必要がない。
【００４８】
なおアナログ・デジタル変換器２３の出力信号は、複数ビットのデジタルデータとなる。クロック復元回路２６へ入力するサンプルデータとしては、アナログ・デジタル変換器２３の出力データの複数ビットのうちで、最上位ビット（ＭＳＢ）のみを使用すればよい。なおこの際、伝送線路１１（図１参照）のロスが大きく入力信号が劣化して、アナログ・デジタル変換器２３の最上位ビットから正しく受信データを抽出できない場合には、伝送線路１１の周波数特性と逆特性のアナログフィルタ１３０を、アナログ・デジタル変換器２３の前に設ける構成としてよい。図２２は、アナログ・デジタル変換器２３の前段にアナログフィルタ１３０を設けた構成の一例を示す。
【００４９】
図２３は、増幅利得を制御する制御信号を設定する構成の更に別の一例を示す図である。図２３において、図１及び図２０と同一の構成要素は同一の番号で参照し、その説明は省略する。図２３に示すように、図２０に示す構成を有するクロック復元回路２６により、アナログ・デジタル変換器２３に入力される前の受信データ信号からクロック信号ｃｌｋを復元するように構成してもよい。この際、伝送線路１１（図１参照）のロスが大きく入力信号が劣化して、入力信号から正しく受信データを抽出できない場合には、伝送線路１１の周波数特性と逆特性のアナログフィルタ１３０を、アナログ・デジタル変換器２３の前に設ける構成としてよい。図２４は、アナログ・デジタル変換器２３の前段にアナログフィルタ１３０を設けた構成の一例を示す。
【００５０】
図２５は、増幅利得を制御する制御信号を設定する構成の更に別の一例を示す図である。図２５において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図２５においては、アナログ・デジタル変換器２３の増幅利得の制御に直接に関係しない構成、例えば図１の等化回路２４は図示を省略してある。
【００５１】
図２５に示す構成においては、調整回路１４０が受信機１２に設けられる。クロック復元回路（ＣＲＵ）２６が、受信データ信号に基づいてクロック信号を復元し、復元したクロック信号ｃｌｋをアナログ・デジタル変換器２３と判定・非多重化回路２５とに供給する。クロック復元回路２６は、受信データ信号のデータレートに一致する周波数を有し且つ受信データ信号に対して適切な位相を有するクロック信号ｃｌｋを生成する。調整回路１４０は、クロック復元回路２６が生成したクロック信号ｃｌｋに応じた制御信号を生成し、制御信号線４０を介して制御信号をアナログ・デジタル変換器２３に供給する。
【００５２】
図２６は、調整回路１４０の構成の一例を示す図である。調整回路１４０は、動作試験回路１４１とデジタル・アナログ変換回路（ＤＡＣ）１４２とを含む。動作試験回路１４１は、増幅回路１５１及び１５２、比較回路１５３乃至１５５、抵抗素子１５６及び１５７、振幅調整回路１５８、及びカウンタ制御回路１５９を含む。増幅回路１５１及び１５２、比較回路１５３乃至１５５、及び抵抗素子１５６及び１５７は、図３に示す増幅回路３５−１及び３５−３、比較回路３６−１乃至３６−３、抵抗素子３７及び３８と同一の構成を有する。この構成により、動作試験回路１４１は、アナログ・デジタル変換器２３のアナログ・デジタル変換動作を模擬するレプリカ回路として機能する。
【００５３】
増幅回路１５１は第１基準電圧と振幅調整回路１５８の出力電圧との電圧差を増幅する。増幅回路１５２は第２基準電圧と振幅調整回路１５８の出力電圧との電圧差を増幅する。ここで第１基準電圧及び第２基準電圧は、図４に示すＶｒｅｆ−１及びＶｒｅｆ−３であってよい。或いは他の２つの隣接する基準電圧Ｖｒｅｆ−ｘ（ｘ：１〜Ｍ−２の整数）及びＶｒｅｆ−ｘ＋２であってよい。
【００５４】
増幅回路１５１の出力電圧と増幅回路１５２の出力電圧とを抵抗素子列１５６及び１５７により抵抗分割し、抵抗分割された電圧値の論理値を比較回路１５４により判定する。比較回路１５４による判定結果を示す出力電圧信号は、振幅調整回路１５８により振幅調整され、増幅回路１５１及び１５２に入力される。この振幅調整回路１５８による振幅調整により、振幅調整回路１５８から増幅回路１５１及び１５２に入力される信号は、増幅回路１５１及び１５２に使用する基準電圧に応じた適切な振幅となるように設定される。
【００５５】
比較回路１５４の出力は負論理出力となっている。従って、振幅調整回路１５８を介した増幅回路１５１及び１５２の入力へのフィードバックにより、適切な増幅動作及び判定動作が行なわれた場合には、比較回路１５４の出力信号が０と１とを交互に繰り返す信号となる。カウンタ制御回路１５９は、比較回路１５４の出力信号が０と１との間で遷移する回数をカウントする。カウンタ制御回路１５９は、クロック信号ｃｌｋにより計時される所定の時間長の間に上記遷移回数が何回発生したかを示すカウント値を、デジタル・アナログ変換回路１４２に供給する。デジタル・アナログ変換回路１４２は、カウント値をデジタル・アナログ変換して、アナログ信号の制御信号ｃｏｎｔｒｏｌを生成して制御信号線４０に送出する。動作試験回路１４１及びアナログ・デジタル変換器２３は、制御信号線４０を介して供給される制御信号ｃｏｎｔｒｏｌに応じて増幅回路の増幅利得を調整する。
【００５６】
動作試験回路１４１において適切な増幅動作及び判定動作が行なわれている場合には、比較回路１５４の出力信号が０と１とを交互に繰り返す信号となり、所定の期間中での遷移回数は例えばＹ回となる。カウント値がＹ回よりも少ない場合には、クロック信号ｃｌｋに対して相対的に増幅回路の増幅動作が速く、アナログ・デジタル変換器２３及び動作試験回路１４１において適切な増幅動作及び判定動作が行なわれていないと考えられる。従ってこの場合には、制御信号ｃｏｎｔｒｏｌに応じて増幅回路の増幅利得を下げるように調整すればよい。なおこの場合の増幅回路は例えば図９に示す構成であり、制御信号線４０を介して供給されるアナログ信号の電圧値に応じて、増幅回路の差動出力間の結合抵抗値を調整して増幅利得を制御する。なお図１０及び図１１に示す構成の増幅回路を用いる場合には、デジタル・アナログ変換回路１４２の代わりに例えば図１６（ｂ）に示す構成と同様なデータ変換テーブルを設けてよい。
【００５７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００５８】
なお本発明は、以下の内容を含むものである。
（付記１）
第１基準信号と入力信号との電圧差を増幅する第１増幅回路と、
第２基準信号と前記入力信号との電圧差を増幅する第２増幅回路と、
前記第１増幅回路の第１出力電圧と、前記第２増幅回路の第２出力電圧とを抵抗分割し、前記抵抗分割された電圧値の論理値を判定する判定回路と、
前記第１増幅回路及び前記第２増幅回路の増幅利得を制御する制御信号線と
を有することを特徴とするＡＤコンバータ。
（付記２）
前記制御信号線は、前記判定回路の判定タイミングを規定するクロックの周波数に応じて制御されることを特徴とする付記１記載のＡＤコンバータ。
（付記３）
前記第１増幅回路及び前記第２増幅回路は、前記クロックに基づいて増幅の開始タイミングが制御されることを特徴とする付記２記載のＡＤコンバータ。
（付記４）
前記入力信号のデータレートを検出するデータレート検出回路をさらに有し、前記クロックの前記周波数は、前記データレート検出回路により検出された前記入力信号の前記データレートに応じて制御されることを特徴とする付記２記載のＡＤコンバータ。
（付記５）
前記データレート検出回路により検出された前記入力信号の前記データレートに応じたアナログ信号を生成するＤＡ変換器をさらに有し、前記アナログ信号により前記制御信号線を介して前記第１増幅回路及び前記第２増幅回路の増幅利得を制御することを特徴とする付記４記載のＡＤコンバータ。
（付記６）
前記第１基準信号とテスト信号との電圧差を増幅する第３増幅回路と
前記第２基準信号と前記テスト信号との電圧差を増幅する第４増幅回路と、
前記第３増幅回路の第３出力電圧と、前記第４増幅回路の第４出力電圧とを抵抗分割し、前記抵抗分割された電圧値の論理値を判定するテスト判定回路と、
をさらに含み、前記制御信号線の制御信号により前記第３増幅回路及び前記第４増幅回路の増幅利得を制御し、前記テスト判定回路の判定した論理値に応じて前記制御信号を生成することを特徴とする付記１記載のＡＤコンバータ。
（付記７）
前記第１増幅回路及び前記第２増幅回路の各々は差動増幅回路であり、前記差動増幅回路の差動信号出力である２つの信号の間の抵抗値を前記制御信号線により制御することにより、前記増幅利得を制御することを特徴とする付記１記載のＡＤコンバータ。
（付記８）
前記第１増幅回路及び前記第２増幅回路の各々は差動増幅回路であり、前記差動増幅回路の電流源に流れる電流量を前記制御信号線により制御することにより、前記増幅利得を制御することを特徴とする付記１記載のＡＤコンバータ。
（付記９）
データ信号を受信するデータ受信端と、
第１基準信号と前記データ信号との電圧差を増幅する第１増幅回路と、
第２基準信号と前記データ信号との電圧差を増幅する第２増幅回路と、
前記第１増幅回路の第１出力電圧と、前記第２増幅回路の第２出力信電圧とを抵抗分割し、前記抵抗分割された電圧値の論理値を判定する判定回路と、
前記第１増幅回路及び前記第２増幅回路の増幅利得を制御する制御信号線と、
を有することを特徴とするデータ受信装置。
（付記１０）
前記データ信号に基づいてクロックを生成するクロック再生回路をさらに有し、前記クロック再生回路が生成した前記クロックの周波数に応じて前記増幅利得を制御することを特徴とする付記９記載のデータ受信装置。
（付記１１）
第１増幅回路及び第２増幅回路にデータ信号を入力する工程と、
前記データ信号のデータレートに基づいて、前記第１増幅回路及び前記第２増幅回路の増幅利得を制御する工程と、
前記第１増幅回路の第１出力信号と、前記第２増幅回路の第２出力信号とを抵抗分割し、前記抵抗分割した電圧値の論理値を判定する工程と
を有することを特徴とするデータ受信方法。
（付記１２）
前記データ信号に基づきクロックを生成する工程をさらに有し、前記抵抗分割した電圧値の論理値を判定する工程は前記クロックに基づき行われることを特徴とする付記１１記載のデータ受信方法。
（付記１３）
前記第１増幅回路及び前記第２増幅回路は、前記クロックに基づいて増幅の開始タイミングが制御されることを特徴とする付記１２記載のデータ受信方法。
【図面の簡単な説明】
【００５９】
【図１】信号伝送システムの構成の一例を示す図である。
【図２】一般的なフラッシュ型のアナログ・デジタル変換器の構成の一例を示す図である。
【図３】フラッシュ型のアナログ・デジタル変換器において入力信号に結合される容量値を削減した構成を示す図である。
【図４】図３の回路構成を適用したフラッシュ型のアナログ・デジタル変換器の全体構成を示す図である。
【図５】ダイナミックアンプである増幅回路の出力波形を模式的に示す図である。
【図６】図３の比較回路による比較判定動作が正常に行なわれる場合を示す図である。
【図７】図３の比較回路による比較判定動作が正常に行なわれない場合を示す図である。
【図８】アナログ・デジタル変換器の増幅利得を受信データのデータレートに応じて制御する構成を明示的に示した図である。
【図９】増幅回路の構成の一例を示す図である。
【図１０】増幅回路の構成の別の一例を示す図である。
【図１１】図１０に示す電流源の構成の一例を示す図である。
【図１２】比較回路の構成の一例を示す図である。
【図１３】増幅利得を制御する制御信号を設定する構成の一例を示す図である。
【図１４】増幅利得を制御する制御信号を設定する構成の別の一例を示す図である。
【図１５】増幅利得を制御する制御信号を設定する構成の更に別の一例を示す図である。
【図１６】調整回路の構成の一例を示す図である。
【図１７】判定・非多重化回路のデマルチプレクサの構成の一例を示す図である。
【図１８】図１７に示す判定・非多重化回路の動作を示す信号波形図である。
【図１９】１：４の非多重化処理を実現する回路の構成の一例を示す図である。
【図２０】クロック復元回路の構成の一例を示す図である。
【図２１】周波数検出器の構成の一例を示す図である。
【図２２】アナログ・デジタル変換器の前段にアナログフィルタを設けた構成の一例を示す図である。
【図２３】増幅利得を制御する制御信号を設定する構成の更に別の一例を示す図である。
【図２４】アナログ・デジタル変換器の前段にアナログフィルタを設けた構成の一例を示す図である。
【図２５】増幅利得を制御する制御信号を設定する構成の更に別の一例を示す図である。
【図２６】調整回路の構成の一例を示す図である。
【符号の説明】
【００６０】
１０  送信機
１１  伝送線路
１２  受信機
２１  マルチプレクサ
２２  ドライバ
２３  アナログ・デジタル変換器
２４  等化回路
２５  判定・非多重化回路
２６  クロック復元回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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