(57)【要約】      （修正有）【課題】ソース・ドレイン領域のシリサイド化後に選択的エッチングを不要とする電界効果トランジスタ製造方法を提供する。【解決手段】ａ）チャネル、ゲート及びハード・マスク１１８を含んでなる構造物を基板，誘電体層１０８の上に作るステップと、ｂ）前記構造物とトランジスタの周囲領域を完全に覆う誘電体を形成するステップと、ｃ）上記誘電体部分に、チャネルの側壁を露出させる二つの穴を形成するステップと、ｄ）上記各穴の各壁部の上に第１の金属層１３２を蒸着するステップと、ｅ）前記側壁をシリサイド化するステップと、ｆ）前もってシリサイド化した部分に接してトランジスタのソース電極１３６とドレイン電極１３８を形成するように、第１の金属層の上に第２の金属層を蒸着するステップと、ｇ）ハード・マスクに対しては阻止される、第２の金属層の化学機械研磨を行なうステップと、を有する製造方法。【選択図】図１Ｉ
2010010662.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタ（１００）を製造するための方法であり、
ａ）トランジスタのチャネル（１０２）、チャネルの上に配置されたゲート（１１４）及びゲートの上に配置されたハード・マスク（１１８）を形成する、半導体材料の少なくとも一部分を含んでなる構造物を基板（１０８，１１０）の上に作るステップと、
ｂ）前記構造物とトランジスタのソース（１３６）とドレイン（１３８）の位置に対応する基板の領域と前記位置の周囲領域を完全に覆い、基板に接触する面と反対側に概ね平らな面（１２１）を有する少なくとも一つの誘電体部分を形成するステップと、
前記ステップｂ）は、
-  前記構造物とトランジスタ（１００）のソース（１３６）とドレイン（１３８）の位置とその周囲領域を完全に覆う第１の誘電体層（１２０）を蒸着するステップと、
-  前記第１の誘電体層（１２０）の上に第２の誘電体層（１２２）を蒸着するステップと、
-  前記第１の誘電体層（１２０）に対しては阻止される、前記第２の誘電体層（１２２）の化学機械研磨を行なうステップと、を使用し、
ｃ）前記誘電体部分に、前記ソースとドレインの位置が穴の底壁部を形成し、前記チャネルの側面が露出されるように、前記構造部の両側に二つの穴（１２８）を形成するステップと、
ｄ）少なくとも前記各穴の各壁部の上に、前記チャネルの前記側壁を少なくとも覆う第１の金属層（１３２）を蒸着するステップと、
ｅ）前記チャネルの前記側壁をシリサイド化するステップと、
ｆ）前もってシリサイド化した部分に連結してトランジスタのソースとドレインを形成するように、前記第１の金属層の上に第２の金属層（１３４）を蒸着するステップと、
ｇ）前記ハード・マスクに対しては阻止される、前記第２の金属層の化学機械研磨を行なうステップと、
を少なくとも有する方法。
【請求項２】
前記チャネル（１０２）を形成する前記半導体材料の一部分は、ＳＯＩ型基板（１０８、１１０）の半導体表面層の一部分であり、前記ソース（１３６）とドレイン（１３８）の位置は、前記半導体表面層のエッチングによって露出された、前記基板（１０８、１１０）の誘電体層の領域である、請求項１に記載の方法。
【請求項３】
ステップｃ）で形成される二つの穴（１２８）は、前記ソースとドレインの位置にある前記第２の誘電体層（１２２）の部分のリソグラフィーとエッチングによって、さらに前記第２の誘電体層（１２２）からの残存部分（１２６）で覆われていない前記第１の誘電体層（１２０）の部分を取り除くことによって得られる、請求項１または請求項２に記載の方法。
【請求項４】
ステップｄ）において、前記第１の金属層（１３２）は、前記構造物の上と前記周囲領域にある誘電体部分の上にも蒸着される、請求項１から請求項３のいずれかに記載の方法。
【請求項５】
前記第１の金属層（１３２）の上に、チタン、窒化チタン、およびタングステンのうち少なくとも１つを基にした層を蒸着するステップを、ステップｅ）とステップｆ）の間にさらに含む、請求項１から請求項４のいずれかに記載の方法。
【請求項６】
前記第２の金属層（１３４）の上に酸化物層を蒸着するステップを、ステップｆ）の後にさらに含む、請求項１から請求項５のいずれかに記載の方法。
【請求項７】
前記第１の金属層（１３２）は、プラチナ、ニッケル、エルビウム、イッテルビウム、コバルト、およびチタンのうち少なくとも１つを基にする、請求項１から請求項６のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属製である、または少なくとも金属と金属／半導体合金を基にしているソースとドレインを有する電界効果トランジスタ、例えば、ＭＯＳ（金属酸化膜半導体）トランジスタを製造するための方法に関係する。本発明はまた、ダブルゲート・トランジスタの製造にも適用可能である。
【背景技術】
【０００２】
金属製のソースとドレインを有するＭＯＳを製造するための一つの周知の方法は、ＳＯＩ（semiconductor on insulator）基板の活性層に形成されたソース、チャネル及びドレイン、ゲート並びにゲートの周囲に形成されたスペーサを備える古典的なＭＯＳトランジスタを最初に製造することである。金属層が、次に、ウエハー（または基板）の全表面上に蒸着され、これにより完全にトランジスタを覆う。次のステップは、活性層の半導体と蒸着された金属の間の直接接触している領域に、半導体がシリコンで作られている場合はシリサイドと呼ばれる、金属／半導体合金の部分を形成するためにアニーリングを行なう。
【０００３】
しかし、このような方法は、トランジスタ内での短絡（例えば、ドレインとソース間）及び基板上に存在するその他のトランジスタとの短絡を防止するために、シリサイド領域を形成した後に、半導体とは反応しない金属部分の選択的な除去を必要とする。例えば、使用される金属がコバルトであるとすれば、選択的除去は、ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏを基にした化学溶液を使用して行なわれる。この選択的除去を行なう必要があることが、金属／半導体合金を形成するために使用可能な金属の選択を制限する。というのは、使用される金属は、トランジスタ中のその他の物質は残して選択的に除去可能であるような特性をもたなければならないからである。
【０００４】
さらに、活性層中へのシリサイドの浸透は、シリコンの活性層の初期の厚さのばらつきに非常に影響を受け、これらのばらつきは次には形成されたシリサイドの部分に発生し、こうして製造されたトランジスタの特性に強いばらつきを生じさせる。
【０００５】
特許文献１では、トランジスタ上に蒸着された第１の金属層を発端にして、トランジスタのソースとドレインの部分でシリサイド形成が行なわれ、次に、ソースとドレインの電気的接触をその後に形成できるように、第２の金属層がウエハーの全表面上に蒸着される。この方法のこの段階では、ウエハー上に存在するすべてのトランジスタは、内部的に短絡され（ゲートの上を通りソースとドレインの上にかかる金属層を通じたソースとドレイン間の接触）、かつ互いに短絡されている。化学機械研磨（ＣＭＰ）が内部短絡を除去するために行なわれ、トランジスタ・ゲート上に存在するハード・マスクに対しては阻止されるこの研磨によって、ソースとドレインを電気的に接続する金属層の部分を取り除く。トランジスタ間の短絡は、活性領域外に位置された金属層の部分をエッチングすることによって除去される。
【０００６】
ＣＭＰ工程の後に、（トランジスタ間の短絡を除去するために）金属層をエッチングすることを考えると、存在するその他の物質、例えば、ＳｉＯ２またはＳｉ３Ｎ４を基にするゲート上に存在するハード・マスク、またはゲート材料は残して選択的に金属をエッチングできなければならないので、これらの金属層をなす金属の特質には制約がある。例えば、タングステンはその低い抵抗率とシリコンとのよい融和性により、この第２の金属層を形成するのに適当な物質であるにもかかわらず、第２の金属層を形成するためにタングステンは使用できない。その理由は、タングステンは、酸化物をもエッチングする塩化物またはフッ化物溶液により化学的にエッチング可能であるからである。したがって、このようなエッチングは、このエッチング中に、保護されていないゲート・スペーサに損傷を与える可能性がある。
【０００７】
ＣＭＰ工程の前に金属層をエッチングするとすれば、第２の金属層の厚さは、ウエハー全面にわたり一定にならないであろう。特に、工程を経るにつれて、言い換えれば、ゲートの外面周囲で金属層の厚さがより大きくなり、その結果、いくつかのゲートの周囲に、エッチング工程を行なった後に存在するソース／ドレイン短絡を維持し得る金属スペーサの形成が起こり得る。
【０００８】
特許文献２は、トランジスタ上に蒸着された第１の金属層を発端にして、トランジスタ・チャネルの側壁がシリサイド化されるＭＯＳトランジスタを製造するための方法を記述する。第２の金属層が、次に、トランジスタのソースとドレインを形成するために、ウエハーの全表面上に蒸着される。
【０００９】
この場合も、この方法は、必然的に、活性領域外に位置された金属層の部分のエッチングによってトランジスタ間の短絡を除去する必要があることを意味し、特許文献１について前に述べたのと同様の問題を引き起こす。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】国際公開第０１／９５３８３号パンフレット
【特許文献２】国際公開第０１／７１８１８（Ａ１）号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の一つの目的は、少数のステップからなり、チャネルに接触した金属／半導体合金の部分の製造後に金属の選択的エッチングを実施する必要のない、金属製のソースとドレインを有するトランジスタを製造するための費用のかからない方法を提案することである。
【課題を解決するための手段】
【００１２】
これをなすために、一つの実施形態は、
ａ）トランジスタのチャネル、チャネルの上に配置されたゲート及びゲートの上に配置されたハード・マスクを形成する、半導体材料の少なくとも一部分を含んでなる構造物を基板の上に作るステップと、
ｂ）前記構造物とトランジスタのソースとドレインの位置に対応する基板の領域と前記位置の周囲領域を完全に覆い、基板に接触する面と反対側に概ね平らな面を有する少なくとも一つの誘電体部分を形成するステップと、
ｃ）上記誘電体部分に、ソースとドレインの位置が穴の底壁部を形成し、上記半導体材料部分の側壁、すなわち、チャネルの側面が露出されるように、前記構造部の両側に一つずつ二つの穴を形成するステップと、
ｄ）少なくとも上記各穴の各壁部の上に、チャネルの前記側壁を少なくとも覆う第１の金属層を蒸着するステップと、
ｅ）チャネルの前記側壁をシリサイド化するステップと、
ｆ）前もってシリサイド化した部分に連結してトランジスタのソースとドレインを形成するように、第１の金属層の上に第２の金属層を蒸着するステップと、
ｇ）ハード・マスクに対しては阻止される、第２の金属層の化学機械研磨を行なうステップと、
を少なくとも有する電界効果トランジスタを製造するための方法またはプロセスを提案する。
【００１３】
この方法の使用によって得られたトランジスタのソースとドレインは、例えば、シリコン、ゲルマニウムまたはシリコン−ゲルマニウム合金などのチャネルを形成するために使用された材料と金属との合金を基にした部分からなる。このような合金は、それがシリコンと金属との合金である場合はシリサイドと呼ばれ、それがゲルマニウムと金属との合金である場合はゲルマナイドと呼ばれ、それがシリコン−ゲルマニウムと金属との合金である場合はシリサイド−ゲルマナイドと呼ばれる。半導体と金属のいずれかの合金を示すために、「シリサイド」という用語を本文書の残りの部分を通して使用することにする。
【００１４】
本方法はシリサイドの部分とトランジスタのソースとドレインの部分を形成するために使用する金属の選択に制限を課さないので、特に、このようなトランジスタ構造はトランジスタのソースとドレインへのアクセス抵抗を低減するという利点をもつ。これは、シリサイドを形成するために半導体と反応しなかった金属が、トランジスタのソースとドレインの残りの部分を形成するために使用された金属に対して極めて小さい抵抗率を有する場合に特に有利である。
【００１５】
チャネルがＰドープ半導体を基にする場合は、第１の金属層は、好ましくは、プラチナまたはイリジウムまたはその両方を基にし得る。チャネルがＮドープ半導体を基にする場合は、第１の金属層は、好ましくは、エルビウムまたはイッテルビウムまたはその両方、またはニッケルを基にし得る。広義には、第一の金属層は、プラチナ、ニッケル、エルビウム、イッテルビウム、コバルト、チタンおよびイリジウムのうち少なくとも１つを基にし得る。
【００１６】
このような金属の使用は、従来技術によるプロセスで使用されるタングステンとＴｉＮからなる二重層と比較して有利な点をもつ。シリサイドと接触しているＴｉＮは、タングステンに対するバリア層を形成し、その他の金属、例えば、プラチナ（ρ＝９４×１０−９Ωｍ）またはニッケル（ρ＝７０×１０−９Ωｍ）に比較して高い抵抗率を有する（電気抵抗ρが約２０００×１０−９Ωｍに等しい）。したがって、トランジスタにより出力される電流が増大され得る。
【００１７】
このトランジスタ製造方法は、どのような金属と併用しても、特に、エッチングすることができない金属またはシリサイドまたはその両方を形成するために半導体と反応しなかった残留金属に対して選択的に除去できないシリサイドと併用しても、金属製のソースとドレインを有するトランジスタを製造するために使用可能である。
【００１８】
本発明は、単一ゲート・トランジスタにも、ダブルゲート・トランジスタにも同じように適用できる。本発明また高性能（ＨＰ）トランジスタにも適用できる。
【００１９】
最後に、本方法は、同一基板上で異なるチャネル材料（例えば、ＳｉとＧｅ）を有する複数のトランジスタの製造に適合し、これらの複数のトランジスタに共通の第１の金属層の選択的除去のための化学反応に依存しない。
【００２０】
半導体材料の一部分は、ＳＯＩ型基板の半導体表面層の一部分であり得ると共に、ソースとドレインの位置は、半導体表面層のエッチングによって露出されたＳＯＩ基板の誘電体層の領域であり得る。
【００２１】
ステップｂ）において誘電体部分は、以下のステップの使用によって形成され得る。
【００２２】
-  前記構造物とトランジスタのソースとドレインの位置とその周囲領域を完全に覆う第１の誘電体層を蒸着するステップ、
-  第１の誘電体層の上に第２の誘電体層を蒸着するステップ、
-  第１の誘電体層に対しては阻止される、第２の誘電体層の化学機械研磨を行なうステップ。
【００２３】
ステップｃ）において二つの穴は、ソースとドレインの位置にまたはその上にある第２の誘電体層の部分のリソグラフィーとエッチングによって、さらに第２の誘電体層からの残存部分で覆われていない第１の誘電体層の部分を取り除くことによって形成され得る。
【００２４】
ステップｃ）において二つの穴は、ソースとドレインの位置を覆う誘電体部分の領域のリソグラフィーとエッチングによって形成され得る。
【００２５】
ステップｄ）において、上記金属層は、上記構造物の上と上記周囲領域にある誘電体部分の上にも蒸着される。
【００２６】
本方法は、第１の金属層の上に、チタン、窒化チタン、およびタングステンのうち少なくとも１つを基にした層を蒸着するステップを、ステップｅ）とステップｆ）の間にさらに含むことができる。
【００２７】
本方法は、第２の金属層の上に酸化物層を蒸着するステップを、ステップｆ）の後にさらに含むことができる。
【図面の簡単な説明】
【００２８】
【図１Ａ】本発明のある特定の実施形態による、金属製のソースとドレインを有するトランジスタを製造するための方法における各ステップを示す。
【図１Ｂ】本発明のある特定の実施形態による、金属製のソースとドレインを有するトランジスタを製造するための方法における各ステップを示す。
【図１Ｃ】本発明のある特定の実施形態による、金属製のソースとドレインを有するトランジスタを製造するための方法における各ステップを示す。
【図１Ｄ】本発明のある特定の実施形態による、金属製のソースとドレインを有するトランジスタを製造するための方法における各ステップを示す。
【図１Ｅ】本発明のある特定の実施形態による、金属製のソースとドレインを有するトランジスタを製造するための方法における各ステップを示す。
【図１Ｆ】本発明のある特定の実施形態による、金属製のソースとドレインを有するトランジスタを製造するための方法における各ステップを示す。
【図１Ｇ】本発明のある特定の実施形態による、金属製のソースとドレインを有するトランジスタを製造するための方法における各ステップを示す。
【図１Ｈ】本発明のある特定の実施形態による、金属製のソースとドレインを有するトランジスタを製造するための方法における各ステップを示す。
【図１Ｉ】本発明のある特定の実施形態による、金属製のソースとドレインを有するトランジスタを製造するための方法における各ステップを示す。
【図２Ａ】これも本発明のある特定の実施形態による、金属製のソースとドレインを有するダブルゲート・トランジスタを製造するための方法における各ステップを示す。
【図２Ｂ】これも本発明のある特定の実施形態による、金属製のソースとドレインを有するダブルゲート・トランジスタを製造するための方法における各ステップを示す。
【図２Ｃ】これも本発明のある特定の実施形態による、金属製のソースとドレインを有するダブルゲート・トランジスタを製造するための方法における各ステップを示す。
【図２Ｄ】これも本発明のある特定の実施形態による、金属製のソースとドレインを有するダブルゲート・トランジスタを製造するための方法における各ステップを示す。
【発明を実施するための形態】
【００２９】
本発明は、添付の図面を参照して、単に情報として与えられた、全く限定的ではない実施例の説明を読んだ後によりよく理解されるであろう。
【００３０】
以下に説明する様々な図面の同一、類似また同等の部分は、図面間の相互参照を容易にするために同一の参照番号をもつ。
【００３１】
各図面をより容易に理解可能にするために、各図面に示した様々な部分は、すべてが必ずしも同じ大きさで示されていない。
【００３２】
多様な可能性（変形や実施形態）は、互いに排他的ではないものと理解されなければならず、それらを一緒に取り合わせることができる。
【００３３】
一つの特定の実施形態による、金属製のソースとドレインを有するＭＯＳトランジスタ１００を製造するための方法における各ステップを示す図１Ａ〜図１Ｉを参照されたい。
【００３４】
この実施形態では、トランジスタ１００は、ＳＯＩ基板から製造される。一つの変形では、トランジスタ１００は、例えば、シリコンを基にしたような、半導体を基にしたバルク基板から、または絶縁体上のゲルマニウム型の基板または絶縁体上のシリコンとゲルマニウムを基にした合成物から製造可能である。
【００３５】
図１Ａに示すように、第１のステップは、ＳＯＩ基板を発端にしたＭＯＳトランジスタの製造のための標準的ステップを適用することである。チャネル１０２及びトランジスタ１００のソースとドレインの各位置に対応する部分１０４と１０６が、それぞれに、薄い層であり得る、好ましくは、ＳＯＩ型基板のシリコンまたはゲルマニウムまたはその両方を基にし得る活性層中に、特に画定される。この活性層は、例えば、ＳｉＯ２を基にした誘電体層１０８、及びシリコンなどの半導体を基にしたバルク層１１０の上に蒸着される。
【００３６】
トランジスタ１００はまた、ＨｆＯ２などの高い誘電率（「High-K」、言い換えれば、４以上の誘電率）をもつ誘電材料を基にし得るゲート誘電体１１２、例えば、ドープされたポリシリコンまたは金属またはその両方を基にしたゲート１１４、及びゲート１１４の側面に形成されたスペーサ１１６を含んでなる。これらのスペーサ１１６は、例えばＳｉＯ２の第１層とＳｉＮの第２層を具備する。
【００３７】
トランジスタ１００はまた、ゲート１１４の上に形成されたハード・マスク１１８を含んでなる。このハード・マスク１１８は、酸化物または窒化物半導体を基にし得る、または、例えばＳｉＯ２／Ｓｉ３Ｎ４の二重層などの酸化物と窒化物半導体からなる二重層によって形成され得る。このハード・マスク１１８の役割は、後で説明する。
【００３８】
トランジスタ１００の活性領域及びゲートは、リソグラフィー及びエッチングによって製造可能である。ゲートが画定された後、ゲート１１４の下の伸張領域を形成するために、ＬＬＤ（「光ドープされたドレイン」）とＬＤＳ（「光ドープされたソース」）の注入部（図示せず）が形成され得るが、場合によりこれに先立ちスペーサの製造とゲート１１４の下に位置されないシリコンの厚さを増加するために意図された選択エピタキシーが行なわれ得る。これらの注入部は、次に、アニーリングによって熱的に活性化され得る。
【００３９】
図１Ｂに示すように、次のステップは、活性層の上記部分１０４と１０６をスペーサ１１６とハード・マスク１１８は残して選択的にエッチングすることである。活性層がシリコンを基にする場合、このエッチングは、例えば、高圧（例えば、６５ｍＴｏｒｒ）のＨｅ／Ｏ２雰囲気の下でＨｂｒを用いたプラズマ・エッチングにより行なえる。チャネル１０２、ゲート誘電体１１２、ゲート１１４、スペーサ１１６及びハード・マスク１１８によって構成された構造物が基板上に得られる。
【００４０】
次のステップは、前述した構造物と誘電体層１０８の上に、適合した方法で、例えば、ＳｉＮなどの窒化物半導体を基にした層１２０を蒸着することである。この層１２０は、例えば、ＣＶＤ（化学蒸着）によって蒸着され得る。
【００４１】
層１２０が蒸着された後、例えば、ＳｉＯ２を基にした誘電体層１２２が蒸着されるが、これはシラン型化合物を用いたＨＤＰ（高密度プラズマ）型蒸着によって得ることができる（図１Ｃ）。誘電体層１２２の物質は、好ましくは、容易に研磨できるものが選ばれる。次のステップは、層１２０に対しては（ハード・マスク１１８の上の層１２０の部分に対しては）阻止される、この層１２２のＣＭＰである。その結果生じるものは、基板上に形成されたすべての要素を覆い、誘電体層１０８の側に位置された面と反対側に概ね平らな面１２１をもつ誘電体部分である。
【００４２】
層１２０はまた、後で行なうエッチングの際の阻止層として、本方法の残りの部分で使用される（これは図１Ｅを参照して説明する）。したがって、層１２０の厚さの選択は、後で行なわれる、層１２０がその阻止層として使用されるエッチングの選択性と、前に形成された層１２２に対するＣＭＰの選択性に依存する。阻止層１２０は、その厚さが、例えば、約１０ｎｍから５０ｎｍの間であることが可能であり、また例えば、約５０ｎｍに等しくてもよい。
【００４３】
図１Ｄに示すように、例えば、樹脂を基にしたマスク１２４が蒸着され、このマスクは、本方法の残りの部分で誘電体層１０８上に作られることになるトランジスタ１００のソースとドレインの位置を定める。次のステップは、誘電体層１２２のマスク１２４によって被覆されていない領域を電子ビームまたはフォトリソグラフィーによって露光することである。
【００４４】
次のステップは、層１２０に対しては阻止される、誘電体層１２２のエッチングである（図１Ｅ）。トランジスタ１００のソースとドレインが作られることになる位置の（図１Ａに示した古い部分１０４と１０６の位置に対応する）層１２２の部分は、したがって除去されて、トランジスタ１００の絶縁領域に対応する周囲領域に配置された誘電体層１２２の残存部分１２６の間のこれら位置の上に穴１２８を形成する。このエッチングは、例えば、プラズマ・エッチングであってもよいし、あるいは、例えば、ＢＯＥ８０：１型溶液を使用する、プラズマ・エッチングと湿式化学エッチングの組合せであってもよい。その後、樹脂マスク１２４は除去される。
【００４５】
図１Ｆに示すように、基板上に前に製造された構造物（チャネル＋ゲート＋ゲート誘電体＋ハード・マスク＋スペーサ）の外面上と穴１２８の底部に位置された阻止層１２０の部分が、次に、例えば、Ｏ２プラズマとＳＣ１（「standard clean 1」、言い換えれば、アンモニア、過酸化水素水、水の混合物）化学物質型溶液を合成したエッチングによって除去される。トランジスタ絶縁領域にある層１２２の残存部分１２６の下に位置された阻止層１２０の残存部分１３０は、保持される。このようにして、トランジスタ１００のソースとドレインの位置に形成された底壁部を有する穴１２８が得られる。トランジスタ１００のソースとドレインに接触することになるチャネル１０２の側面も、層１２０を除去することによって露出される。
【００４６】
次のステップは、トランジスタ１００全体の上に、具体的には、穴１２８の壁部の上に、残存する誘電体部分１２６の上に、基板上に前に形成された構造物の上に、そして、前に露出されたチャネル１０２の側面の上に、適合した方法で第１の金属層１３２を蒸着することである（図１Ｇ）。この層１３２の金属が、チャネル１０２の半導体と合金を形成することになる。具体的には、この第１の金属層１３２は、以下のものを基にし得る。
【００４７】
-  シリコンのチャネル１０２を有するＰＭＯＳ型トランジスタ１００の場合には、イリジウムまたはプラチナまたはその両方、
-  シリコンのチャネル１０２を有するＮＭＯＳ型トランジスタ１００の場合には、ニッケル、エルビウム、及びイッテルビウムのうち少なくとも１つを含む全ての組み合わせ、
-  シリコン−ゲルマニウムのチャネル１０２を有するＰＭＯＳ型トランジスタ１００の場合には、プラチナ。
【００４８】
この合金を形成するために使用される金属の選択は、層１３２の金属とチャネル１０２の半導体の間のバリアの高さ、ドープ剤を分離できる能力、可積分性（言い換えれば、トランジスタ製造プロセスにおいてそれを使用できる能力）などのいくつかの基準に基づく。層１３２の金属は、シリサイドを形成するためにチャネル１０２の半導体と結合可能であり、かつ、トランジスタ１００中のその他の物質に対比して選択的にまたは非選択的にエッチングされ得る。
【００４９】
金属の第１層１３２の厚さは、前もって露出したチャネル１０２の側面がスペーサ１１６の下に所要の距離にわたりシリサイド化されることが可能であるように選ばれる。例えば、プラチナを基にした層１３２をＰＶＤ（物理蒸着）によって蒸着することができ、その厚さは約９ｎｍに等しくなり得る。このような層１３２は、チャネル１０２の厚さが約１０ｎｍに等しいとき、チャネル１０２の側面の上に約４ｎｍに等しいプラチナの厚さと約１５ｎｍに等しい距離にわたりスペーサ１１６の下に浸透するシリサイドを生じさせることができる。層１３２がニッケルを基にする場合、その厚さは約９ｎｍに等しくなり得る。
【００５０】
次のステップは、チャネル１０２に所要の合金を形成するためにシリサイド化した部分をアニーリングすることである（例えば、プラチナを基にした層１３２の場合、窒素雰囲気下で約４５０°Ｃに等しい温度でアニーリングを行なう）。
【００５１】
さらに、トランジスタ１００がチャネル１０２に近接した伸張領域（ＬＤＤ／ＬＤＳ）を有するときには、金属の第１層１３２は、これらの伸張領域とのシリサイドを基にした電気的接触を次に形成する。
【００５２】
次のステップは、穴１２８を埋めるために、第１の金属層１３２の上に第２の金属層１３４を蒸着することである。この第２の金属層１３４は、トランジスタ１００全体を覆うように蒸着される。この層１３４の金属の特質は、穴１２８を埋めることができるその能力とその低い抵抗の関数として選択され、この層がトランジスタ１００のソースとドレインを形成するように設計される。有利には、この第２の金属層１３４は、ＷＦ６前駆体から始めるＣＶＤによって蒸着されたタングステンに基づくことができ、場合によりこれに先立ち、フッ素の分散に対するバリア（図示せず）の役割を果たすＴｉ／ＴｉＮまたはＴｉＮ層の蒸着が行なわれ、または、その後のＣＭＰを容易にするために第２の金属層１３４の上への酸素ベースのキャッピング層（図示せず）の蒸着、またはそれら両方の蒸着が第２の金属層の蒸着に続いて行なわれる。
【００５３】
図１Ｉでは、第１の金属層１３２、第２の金属層１３４、及び場合によっては、図１Ｈを参照して上述したステップ中に蒸着されたその他の層に対して、ハード・マスク１１８に対しては阻止されるＣＭＰが行なわれる。その結果得られるものは、したがって、第１の金属層１３２の残存部分と共に、トランジスタ１００のソースとドレインをそれぞれ形成する金属の部分１３６と１３８である。ＣＭＰの前に、酸化物を基にした層が第２の金属層１３４の上に蒸着される場合には、このキャッピング層は、第２の金属層１３４の低い領域にくぼみを生じさせる寄生現象とこの層１３４の高い領域の浸食を制限する。
【００５４】
本方法は、ＣＭＯＳトランジスタを製造するために特に適用できる。例えば、チャネルとソースの接合部とチャネルとドレインの接合部に作られた第１の型のシリサイドを有する一つまたは複数の第１のＮＭＯＳトランジスタを製造し、上記接合部に別の型のシリサイドを有する一つまたは複数の第２のＰＭＯＳトランジスタを形成する。これは、各型のトランジスタに対応するそれぞれの穴１２８を連続してエッチングすることによって行なわれる。例えば、最初のステップは、ＰＭＯＳトランジスタ用の穴１２８のエッチングと同トランジスタの金属の第１層１３２を形成するための適切な金属の蒸着（例えば、イリジウムまたはプラチナまたはその両方）である。これに続いて、ＮＭＯＳトランジスタ用の穴１２８を作るために第２のリソグラフィーとエッチングを行ない、同トランジスタの金属の第１層１３２を形成するために適切な金属（例えば、ニッケル）が次に蒸着される。次のステップは、シリサイド化した部分のアニーリングであり、最後に、すべてのトランジスタの穴１２８を埋めるために金属が蒸着され（ＰＭＯＳトランジスタとＮＭＯＳトランジスタに共通の第２の金属層１３４）、各トランジスタを互いに電気的に隔離するために、そして各トランジスタのソースとドレインを電気的に隔離するために、ＣＭＰが行なわれる。
【００５５】
金属製のソースとドレインを有するトランジスタを製造するための本方法は、トランジスタのソース領域とドレイン領域における半導体の厚さをエッチングすることができるならば、すべての電界効果トランジスタの構成に適用でき、特にダブルゲート・トランジスタに適用できる。
【００５６】
ダブルゲート・トランジスタを製造するために、一つの特定の実施形態による、金属製のソースとドレインを有するダブルゲート・トランジスタ２００を製造するための方法における各ステップを示す図２Ａ〜図２Ｄを参照されたい。
【００５７】
この実施形態では、トランジスタ２００は、ＳＯＩ基板から製造される。しかし、前述したトランジスタ１００と同様に、トランジスタ２００は、例えば、シリコンを基にしたようなバルク半導体を基にした基板から、または絶縁体上のゲルマニウム型の基板、または絶縁体上のシリコンとゲルマニウムを基にした合金から製造可能である。
【００５８】
図２Ａは、誘電体層１０８の上に、チャネル２０２、２個のゲート誘電体２１２と２４２，２個のゲート２１４と２４０、ゲート２４０の側面に形成されたスペーサ２１６、ゲート２４０の側面に形成されたスペーサ２４４及びゲート２１４の上に形成されたハード・マスク２１８からなる構造物を形成するために、例えば、層のボンディングとエッチングによって、ＳＯＩ基板を発端にしたダブルゲート・ＭＯＳトランジスタの製造のための標準的ステップを最初に適用することを示す。
【００５９】
したがって、前述したトランジスタ１００と異なり、トランジスタ２００は、追加のバック・ゲート２４０、ゲート誘電体２４２及びこのバック・ゲート２４０に付随したスペーサ２４４を含んでなることが、図からわかる。
【００６０】
トランジスタ１００の製造と同様に、次のステップは、前述した構造物の上と誘電体層１０８の上に、適合した方法で層１２０を蒸着することである。層１２０の蒸着後、誘電体層１２２が蒸着される（図２Ｂ）。次のステップは、層１２０に対しては（ハード・マスク２１８の上に位置された層１２０の部分に対しては）阻止される、この層１２２のＣＭＰであり、これにより、基板上に形成されたすべての要素を覆い、誘電体層１０８の側に位置された面と反対側に概ね平らな面１２１をもつ誘電体部分を形成する。
【００６１】
次に、第１の実施形態と同様の方法で、本方法の残りの部分で誘電体層１０８上に作られることになるトランジスタ２００のソースとドレインの位置に、誘電体層１２０、１２２に開けられた穴１２８が形成される。図２Ｃでは、誘電体層１２２の残存部分１２６と層１２０の残存部分１３０が、トランジスタ２００の絶縁領域に対応した周囲領域に配置される。
【００６２】
その結果得られるものは、したがって、トランジスタ２００のソースとドレインの位置に形成された底壁部を有する穴１２８である。さらに、層１２０を除去することによって、トランジスタ２００のソースとドレインに接触されることになるチャネル２０２の側壁が露出される。
【００６３】
図２Ｄでは、トランジスタ１００の場合と同様の方法で、金属層１３２を形成することによってトランジスタ２００は完成され、金属層１３２の残存部分と共に、金属部分２３６、２３８がトランジスタ２００のソースとドレインを形成する。トランジスタ２００のソースとドレインに接触する部分のチャネル２０２に所要の合金を形成するために、シリサイド化した部分のアニーリングが行なわれる。
【００６４】
本発明はまた、ＬＤＤ、ＬＤＳの注入とスペーサの製造後に、バルク半導体基板上にトランジスタ用の金属製のソースとドレインを製造することにも適用できる。これを実現するための方法のステップは、チャネルを形成する（ソースとドレイン部分での）半導体エッチング・ステップが、埋め込まれた酸化物１０８に対して阻止されるところまでエッチングすることが、ＬＤＤ接合部とＬＤＳ接合部の深さに相当する厚さの分だけ基板をエッチングすることに置き換えられることを除き、ＳＯＩ基板上にトランジスタ１００と２００を製造するための方法のステップと同様である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【外国語明細書】
2010010662000001.pdf