(57)【要約】【課題】ＥＳＤ耐性に優れ、保護素子の新たな作製を要さない半導体装置を提供する。【解決手段】この発明にかかる半導体装置は、主電流を制御するゲート端子２２に接続されたゲート電極と、主電流を流すドレイン端子２１に接続されたドレイン電極と、主電流を流すソース端子２３に接続されたソース電極とを有する主ＭＯＳＦＥＴ素子３１と、ゲート端子２２に接続されたゲート電極と、ドレイン端子２１に接続されたドレイン電極と、電流検出用のセンスソース端子２４に接続されたソース電極とを有するセンスＭＯＳＦＥＴ素子３２と、ソース端子２３に接続されたゲート電極と、ドレイン端子２１に接続されたドレイン電極と、センスソース端子２４に接続されたソース電極およびボディ電極とを有するＥＳＤ保護素子Ａ３３と、ゲート端子２２に接続されたカソード電極と、センスソース端子２４に接続されたアノード電極とを有するＥＳＤ保護素子Ｄ４１とを備える。【選択図】図１
2010263032.tif 000002
【特許請求の範囲】
【請求項１】
主電流を制御するゲート端子に接続された第１ゲート電極と、前記主電流を流すドレイン端子に接続された第１ドレイン電極と、前記主電流を流すソース端子に接続された第１ソース電極とを有する第１ＭＯＳＦＥＴと、
前記ゲート端子に接続された第２ゲート電極と、前記ドレイン端子に接続された第２ドレイン電極と、電流検出用のセンスソース端子に接続された第２ソース電極とを有する第２ＭＯＳＦＥＴと、
前記ソース端子に接続された第３ゲート電極と、前記ドレイン端子に接続された第３ドレイン電極と、前記センスソース端子に接続された第３ソース電極およびボディ電極とを有する第３ＭＯＳＦＥＴと、
前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第１ダイオード素子と、
を備える半導体装置。
【請求項２】
主電流を制御するゲート端子に接続された第１ゲート電極と、前記主電流を流すドレイン端子に接続された第１ドレイン電極と、前記主電流を流すソース端子に接続された第１ソース電極とを有する第１ＭＯＳＦＥＴと、
前記ゲート端子に接続された第２ゲート電極と、前記ドレイン端子に接続された第２ドレイン電極と、電流検出用のセンスソース端子に接続された第２ソース電極とを有する第２ＭＯＳＦＥＴと、
抵抗を介し前記センスソース端子に接続された第３ゲート電極と、前記ドレイン端子に接続された第３ドレイン電極と、前記センスソース端子に接続された第３ソース電極およびボディ電極とを有する第３ＭＯＳＦＥＴと、
前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第１ダイオード素子と、
を備える半導体装置。
【請求項３】
主電流を制御するゲート端子に接続された第１ゲート電極と、前記主電流を流すドレイン端子に接続された第１ドレイン電極と、前記主電流を流すソース端子に接続された第１ソース電極とを有する第１ＭＯＳＦＥＴと、
前記ゲート端子に接続された第２ゲート電極と、前記ドレイン端子に接続された第２ドレイン電極と、電流検出用のセンスソース端子に接続された第２ソース電極とを有する第２ＭＯＳＦＥＴと、
前記センスソース端子に接続された第３ゲート電極と、フローティングであるボディ電極と、前記ドレイン端子に接続された第３ドレイン電極と、前記センスソース端子に接続された第３ソース電極とを有する第３ＭＯＳＦＥＴと、
前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第１ダイオード素子と、
を備える半導体装置。
【請求項４】
主電流を制御するゲート端子に接続された第１ゲート電極と、前記主電流を流すドレイン端子に接続された第１ドレイン電極と、前記主電流を流すソース端子に接続された第１ソース電極とを有する第１ＭＯＳＦＥＴと、
前記ゲート端子に接続された第２ゲート電極と、前記ドレイン端子に接続された第２ドレイン電極と、電流検出用のセンスソース端子に接続された第２ソース電極とを有する第２ＭＯＳＦＥＴと、
前記センスソース端子に接続された第３ゲート電極と、前記ソース端子に接続されたボディ電極と、前記ドレイン端子に接続された第３ドレイン電極と、前記センスソース端子に接続された第３ソース電極とを有する第３ＭＯＳＦＥＴと、
前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第１ダイオード素子と、
を備える半導体装置。
【請求項５】
前記第１ダイオード素子の前記アノード電極側にアノード電極を配置し、前記第１ダイオード素子と逆直列に接続される第２ダイオード素子と、
前記第１ダイオード素子のアノード電極と、前記第２ダイオード素子のアノード電極との間に配置されたアノード端子とをさらに備えた、
請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記第１、第２、第３ＭＯＳＦＥＴおよび前記第１、第２ダイオード素子は、
シリコンまたは炭化珪素基板上に形成された、第１導電型のドリフト層上に形成されるとともに、
前記ドリフト層の表面内に個別かつ選択的に形成された第２導電型のウェル層と、
前記ウェル層の表面内に選択的に形成された、第１導電型の拡散層とを備え、
前記第１、第２、第３ＭＯＳＦＥＴは、
前記ドリフト層と前記拡散層に挟まれた前記ウェル層上に、ゲート絶縁膜を介して形成されたゲート電極をさらに備える、
請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
各前記ウェル層および各前記拡散層は、それぞれ同時に拡散され形成される、
請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に例えばモータ等を駆動するスイッチング素子としての電力半導体デバイスの過電流、過温度保護に関する。
【背景技術】
【０００２】
モータ等を駆動するスイッチング素子である電力半導体デバイスとして、シリコンＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やシリコンＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  ゲート  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が挙げられる。近年では、炭化珪素ＭＯＳＦＥＴの適用も検討されている。いずれも、絶縁ゲート型半導体装置である。
【０００３】
このようなＭＯＳＦＥＴやＩＧＢＴで、負荷短絡時の過電流、過電圧を検出する高機能化の要求がある。例えば、過電流を検出するため、主電流を制御するＭＯＳＦＥＴ素子（主ＭＯＳＦＥＴ素子と略す）に対して、並列に電流検出用のＭＯＳＦＥＴ素子（センスＭＯＳＦＥＴ素子と略す）を同一基板上に配置する構造が提案されている。主ＭＯＳＦＥＴ素子とセンスＭＯＳＦＥＴ素子はほぼ同一構造のものであるが、主ＭＯＳＦＥＴ素子は５０Ａ前後の電流を扱うのに対して、センスＭＯＳＦＥＴ素子では、５ｍＡ前後の電流を扱う。それ故、センスＭＯＳＦＥＴ素子の物理的なサイズは極めて小さくなる。サイズが極めて小さいことに起因し、センスＭＯＳＦＥＴ素子のゲート端子とセンスソース端子間で、サージ（静電気放電（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃ−Ｄｉｓｃｈａｒｇｅ））が混入する場合に、ゲート絶縁膜が破壊する現象がみられる。このようなＥＳＤは、例えば、ゲート端子やセンスソース端子へのワイヤボンディング時や、ハンドリング時に発生することがある。
【０００４】
このＥＳＤによる破壊を防止するため、ゲート端子とセンスソース端子間にツェナーダイオード素子等のＥＳＤ保護素子を配置する構造が提案されている。このような構造は、特許文献１の図１〜図６に示されている。センスＭＯＳＦＥＴ素子のドレイン端子とセンスソース端子間に対しても、ドレイン端子とセンスソース端子間にもツェナーダイオード素子をＥＳＤ保護素子として配置する構造が提案されている。このような構造は、特許文献１の図６に示されている。
【０００５】
また、センスＭＯＳＦＥＴ素子を持たない、絶縁ゲート型半導体装置において、ゲート端子とドレイン端子間に、ＥＳＤ保護素子とは異なるが、ドレイン端子とソース端子間の過電圧に対するゲート端子の保護素子としてのツェナーダイオード素子とダイオード素子を直列に配置している構造が、特許文献２の図１に示されている。このような保護素子はスナバ素子と呼ばれるものである。このスナバ素子を構成する、直列接続されたツェナーダイオード素子とダイオード素子で、ダイオード素子を感温ダイオード素子として使用することも示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平３−０１６２６９号公報
【特許文献２】特開平１１−３４０４５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述の特許文献１において、主ＭＯＳＦＥＴ素子と並列に配置されるセンスＭＯＳＦＥＴ素子が同一基板上に作製され、センスＭＯＳＦＥＴ素子に対するＥＳＤ保護素子としてツェナーダイオード素子が必要とされる。特許文献２においてもツェナーダイオード素子が必要とされる。このようなツェナーダイオード素子はポリシリコンで作られるのが一般的であるが、半導体基板内にも作られることもある。しかしながら、ツェナーダイオード素子を作るための製造プロセスが別途必要であった。よって半導体装置の作製コストが増加するという問題があった。
【０００８】
本発明の目的は上記の問題を解決すべく、ツェナーダイオード素子が不要で、ＥＳＤ耐性に優れるセンスＭＯＳＦＥＴ素子を搭載した半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
この発明の第１の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第１ゲート電極と、前記主電流を流すドレイン端子に接続された第１ドレイン電極と、前記主電流を流すソース端子に接続された第１ソース電極とを有する第１ＭＯＳＦＥＴと、前記ゲート端子に接続された第２ゲート電極と、前記ドレイン端子に接続された第２ドレイン電極と、電流検出用のセンスソース端子に接続された第２ソース電極とを有する第２ＭＯＳＦＥＴと、前記ソース端子に接続された第３ゲート電極と、前記ドレイン端子に接続された第３ドレイン電極と、前記センスソース端子に接続された第３ソース電極およびボディ電極とを有する第３ＭＯＳＦＥＴと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第１ダイオード素子とを備える。
【００１０】
また、この発明の第２の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第１ゲート電極と、前記主電流を流すドレイン端子に接続された第１ドレイン電極と、前記主電流を流すソース端子に接続された第１ソース電極とを有する第１ＭＯＳＦＥＴと、前記ゲート端子に接続された第２ゲート電極と、前記ドレイン端子に接続された第２ドレイン電極と、電流検出用のセンスソース端子に接続された第２ソース電極とを有する第２ＭＯＳＦＥＴと、抵抗を介し前記センスソース端子に接続された第３ゲート電極と、前記ドレイン端子に接続された第３ドレイン電極と、前記センスソース端子に接続された第３ソース電極およびボディ電極とを有する第３ＭＯＳＦＥＴと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第１ダイオード素子とを備える。
【００１１】
また、この発明の第３の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第１ゲート電極と、前記主電流を流すドレイン端子に接続された第１ドレイン電極と、前記主電流を流すソース端子に接続された第１ソース電極とを有する第１ＭＯＳＦＥＴと、前記ゲート端子に接続された第２ゲート電極と、前記ドレイン端子に接続された第２ドレイン電極と、電流検出用のセンスソース端子に接続された第２ソース電極とを有する第２ＭＯＳＦＥＴと、前記センスソース端子に接続された第３ゲート電極と、フローティングであるボディ電極と、前記ドレイン端子に接続された第３ドレイン電極と、前記センスソース端子に接続された第３ソース電極とを有する第３ＭＯＳＦＥＴと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第１ダイオード素子とを備える。
【００１２】
また、この発明の第４の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第１ゲート電極と、前記主電流を流すドレイン端子に接続された第１ドレイン電極と、前記主電流を流すソース端子に接続された第１ソース電極とを有する第１ＭＯＳＦＥＴと、前記ゲート端子に接続された第２ゲート電極と、前記ドレイン端子に接続された第２ドレイン電極と、電流検出用のセンスソース端子に接続された第２ソース電極とを有する第２ＭＯＳＦＥＴと、前記センスソース端子に接続された第３ゲート電極と、前記ソース端子に接続されたボディ電極と、前記ドレイン端子に接続された第３ドレイン電極と、前記センスソース端子に接続された第３ソース電極とを有する第３ＭＯＳＦＥＴと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第１ダイオード素子とを備える。
【発明の効果】
【００１３】
この発明の第１の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第１ゲート電極と、前記主電流を流すドレイン端子に接続された第１ドレイン電極と、前記主電流を流すソース端子に接続された第１ソース電極とを有する第１ＭＯＳＦＥＴと、前記ゲート端子に接続された第２ゲート電極と、前記ドレイン端子に接続された第２ドレイン電極と、電流検出用のセンスソース端子に接続された第２ソース電極とを有する第２ＭＯＳＦＥＴと、前記ソース端子に接続された第３ゲート電極と、前記ドレイン端子に接続された第３ドレイン電極と、前記センスソース端子に接続された第３ソース電極およびボディ電極とを有する第３ＭＯＳＦＥＴと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第１ダイオード素子とを備えることにより、ＥＳＤ保護素子である第３ＭＯＳＦＥＴ、および第１ダイオード素子は、第１ＭＯＳＦＥＴを形成する工程により作製可能であり、新たにツェナーダイオード素子等のＥＳＤ保護素子を作製する必要が無く、ＥＳＤ耐性を確保したセンスＭＯＳＦＥＴ素子を備える半導体装置を作製するコストを減らすことが可能となる。
【００１４】
また、この発明の第２の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第１ゲート電極と、前記主電流を流すドレイン端子に接続された第１ドレイン電極と、前記主電流を流すソース端子に接続された第１ソース電極とを有する第１ＭＯＳＦＥＴと、前記ゲート端子に接続された第２ゲート電極と、前記ドレイン端子に接続された第２ドレイン電極と、電流検出用のセンスソース端子に接続された第２ソース電極とを有する第２ＭＯＳＦＥＴと、抵抗を介し前記センスソース端子に接続された第３ゲート電極と、前記ドレイン端子に接続された第３ドレイン電極と、前記センスソース端子に接続された第３ソース電極およびボディ電極とを有する第３ＭＯＳＦＥＴと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第１ダイオード素子とを備えることにより、ＥＳＤ保護素子である第３ＭＯＳＦＥＴ、および第１ダイオード素子は、第１ＭＯＳＦＥＴを形成する工程により作製可能であり、新たにツェナーダイオード素子等のＥＳＤ保護素子を作製する必要が無く、ＥＳＤ耐性を確保したセンスＭＯＳＦＥＴ素子を備える半導体装置を作製するコストを減らすことが可能となる。また、ＥＳＤストレスに対して第３ＭＯＳＦＥＴのゲート電極がフローティングとなるため、ＥＳＤ保護素子として十分な機能を有することができる。
【００１５】
また、この発明の第３の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第１ゲート電極と、前記主電流を流すドレイン端子に接続された第１ドレイン電極と、前記主電流を流すソース端子に接続された第１ソース電極とを有する第１ＭＯＳＦＥＴと、前記ゲート端子に接続された第２ゲート電極と、前記ドレイン端子に接続された第２ドレイン電極と、電流検出用のセンスソース端子に接続された第２ソース電極とを有する第２ＭＯＳＦＥＴと、前記センスソース端子に接続された第３ゲート電極と、フローティングであるボディ電極と、前記ドレイン端子に接続された第３ドレイン電極と、前記センスソース端子に接続された第３ソース電極とを有する第３ＭＯＳＦＥＴと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第１ダイオード素子とを備えることにより、ＥＳＤ保護素子である第３ＭＯＳＦＥＴ、および第１ダイオード素子は、第１ＭＯＳＦＥＴを形成する工程により作製可能であり、新たにツェナーダイオード素子等のＥＳＤ保護素子を作製する必要が無く、ＥＳＤ耐性を確保したセンスＭＯＳＦＥＴ素子を備える半導体装置を作製するコストを減らすことが可能となる。また、ＥＳＤストレスに対して第３ＭＯＳＦＥＴのボディ電極がフローティングとなるため、ＥＳＤ保護素子として十分な機能を有することができる。
【００１６】
また、この発明の第４の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第１ゲート電極と、前記主電流を流すドレイン端子に接続された第１ドレイン電極と、前記主電流を流すソース端子に接続された第１ソース電極とを有する第１ＭＯＳＦＥＴと、前記ゲート端子に接続された第２ゲート電極と、前記ドレイン端子に接続された第２ドレイン電極と、電流検出用のセンスソース端子に接続された第２ソース電極とを有する第２ＭＯＳＦＥＴと、前記センスソース端子に接続された第３ゲート電極と、前記ソース端子に接続されたボディ電極と、前記ドレイン端子に接続された第３ドレイン電極と、前記センスソース端子に接続された第３ソース電極とを有する第３ＭＯＳＦＥＴと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第１ダイオード素子とを備えることにより、ＥＳＤ保護素子である第３ＭＯＳＦＥＴ、および第１ダイオード素子は、第１ＭＯＳＦＥＴを形成する工程により作製可能であり、新たにツェナーダイオード素子等のＥＳＤ保護素子を作製する必要が無く、ＥＳＤ耐性を確保したセンスＭＯＳＦＥＴ素子を備える半導体装置を作製するコストを減らすことが可能となる。また、ＥＳＤストレスに対して第３ＭＯＳＦＥＴのボディ電極がフローティングとなるため、ＥＳＤ保護素子として十分な機能を有することができる。
【図面の簡単な説明】
【００１７】
【図１】この発明の実施の形態１に従うセンスＭＯＳＦＥＴ素子を搭載した電力半導体デバイスの等価回路を示す図である。
【図２】図１に示す電力半導体デバイスの一断面図を模式的に示す図である。
【図３】図１に示す電力半導体デバイスを上面からみて模式的に示す図である。
【図４】この発明の実施の形態１を補足説明するためのＥＳＤ保護素子を搭載しない電力半導体デバイスの等価回路を示す図である。
【図５】この発明の実施の形態１に従う電力半導体デバイスを、モータ等を駆動するための一般的な適用例として示す図である。
【図６】この発明の実施の形態１に従うセンスＭＯＳＦＥＴ素子を搭載した他の構成の電力半導体デバイスの等価回路を示す図である。
【図７】この発明の実施の形態２に従うセンスＭＯＳＦＥＴ素子を搭載した電力半導体デバイスの等価回路を示す図である。
【図８】図７に示す電力半導体デバイスの一断面図を模式的に示す図である。
【図９】この発明の実施の形態２に従うセンスＭＯＳＦＥＴ素子を搭載した他の構成の電力半導体デバイスの等価回路を示す図である。
【図１０】この発明の実施の形態３に従うセンスＭＯＳＦＥＴ素子を搭載した電力半導体デバイスの等価回路を示す図である。
【図１１】図１０に示す電力半導体デバイスの一断面図を模式的に示す図である。
【図１２】この発明の実施の形態３に従う電力半導体デバイスを、モータ等を駆動するための一般的な適用例として示す図である。
【発明を実施するための形態】
【００１８】
＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
図１は、この発明の実施の形態１に従うセンスＭＯＳＦＥＴ素子を搭載した半導体装置である電力半導体デバイス６１の等価回路を示す図である。
【００１９】
実施の形態１の電力半導体デバイス６１は、主電流を流すドレイン端子（Ｄ）２１、主電流を制御するゲート端子（Ｇ）２２、主電流を流すソース端子（Ｓ）２３、電流検出用のセンスソース端子（ＳＳ）２４を有している。主電流を制御する第１ＭＯＳＦＥＴである主ＭＯＳＦＥＴ素子３１と、過電流を検出する第２ＭＯＳＦＥＴであるセンスＭＯＳＦＥＴ素子３２とは同一基板上に作製され、センスＭＯＳＦＥＴ素子３２は主ＭＯＳＦＥＴ素子３１に対して並列に接続される。
【００２０】
すなわち、センスＭＯＳＦＥＴ素子３２のゲート電極（第２ゲート電極）と主ＭＯＳＦＥＴ素子３１のゲート電極（第１ゲート電極）とは共通のゲート端子２２に接続され、センスＭＯＳＦＥＴ素子３２のドレイン電極（第２ドレイン電極）と主ＭＯＳＦＥＴ素子３１のドレイン電極（第１ドレイン電極）とは共通のドレイン端子２１に接続される。ただし、主ＭＯＳＦＥＴ素子３１のソース電極（第１ソース電極）はソース端子２３に接続されるが、センスＭＯＳＦＥＴ素子３２のソース電極（第２ソース電極）はセンスソース端子２４に接続される。
【００２１】
主ＭＯＳＦＥＴ素子３１はセルと呼ばれる多数のＭＯＳＦＥＴで構成され、センスＭＯＳＦＥＴ素子３２は同一構造のセルで数個のＭＯＳＦＥＴから構成される。セル数に比例して、主ＭＯＳＦＥＴ素子３１は、５０Ａ前後の電流を扱い、センスＭＯＳＦＥＴ素子３２は、５ｍＡ前後の電流を扱う。セル数の比は、１００００：１程度である。
【００２２】
センスＭＯＳＦＥＴ素子３２のセルと同一構造のセルで構成される第３ＭＯＳＦＥＴ、即ち、ＥＳＤ保護素子Ａ３３のそのドレイン電極（第３ドレイン電極）は、センスＭＯＳＦＥＴ素子３２と主ＭＯＳＦＥＴ素子３１に対して、共通のドレイン端子２１に並列に接続される。また、ＥＳＤ保護素子Ａ３３のソース電極（第３ソース電極）およびボディ電極はセンスソース端子２４に接続され、ゲート電極（第３ゲート電極）はソース端子２３に接続される。
【００２３】
ゲート端子２２とセンスソース端子２４間に第１ダイオード素子、即ち、ＥＳＤ保護素子Ｄ４１が配置される。ＥＳＤ保護素子Ｄ４１は、カソード電極がゲート端子２２に接続され、アノード電極がセンスソース端子２４に接続される。
【００２４】
図２は、図１の等価回路に対して電力半導体デバイス６１の一断面図を模式的に示したものである。また図３は、上面からみた電力半導体デバイス６１を模式的に示したものである。
【００２５】
図２を参照し、シリコン基板又は炭化珪素基板１上に電力半導体デバイス６１が作製される。主ＭＯＳＦＥＴ素子３１はセルと呼ばれる、数万個以上の多数のＭＯＳＦＥＴ１１ａで構成され、センスＭＯＳＦＥＴ素子３２は数個のＭＯＳＦＥＴ１１ｂで構成され、第３ＭＯＳＦＥＴ素子、即ち、ＥＳＤ保護素子Ａ３３は数十個のＭＯＳＦＥＴ１１ｃで構成される。
【００２６】
シリコン基板又は炭化珪素基板１は第１導電型であって、ＭＯＳＦＥＴ１１ａ、１１ｂ、１１ｃのドレイン電極（第１、第２、第３ドレイン電極）となる。その基板１上に、第１導電型のドリフト層２が形成される。
【００２７】
ドリフト層２の表面内に、ＭＯＳＦＥＴ１１ａのボディとなる第２導電型のウェル層３ａ、およびＭＯＳＦＥＴ１１ｂのボディとなる第２導電型のウェル層３ｂ、ならびにＭＯＳＦＥＴ１１ｃのボディとなる第２導電型のウェル層３ｃが個別に選択的に形成される。第２導電型のウェル層３ａ，３ｂ，３ｃの濃度は、炭化珪素基板１を用いる場合には、１０17〜１０19／ｃｍ3の濃度となる。
【００２８】
各ウェル層３ａ，３ｂ，３ｃの表面内に、ＭＯＳＦＥＴ１１ａのソース電極（第１ソース電極）となる第１導電型の拡散層４ａ、およびＭＯＳＦＥＴ１１ｂのソース電極（第２ソース電極）となる第１導電型の拡散層４ｂ、ならびにＭＯＳＦＥＴ１１ｃのソース電極（第３ソース電極）となる第１導電型の拡散層４ｃが選択的に形成される。また、各ウェル層３ａ，３ｂ，３ｃ中に、ＭＯＳＦＥＴ１１ａのボディ電極となる第２導電型の拡散層５ａ、ＭＯＳＦＥＴ１１ｂのボディ電極となる第２導電型の拡散層５ｂ、ＭＯＳＦＥＴ１１ｃのボディ電極となる第２導電型の拡散層５ｃが形成される。
【００２９】
ここで第１ダイオード素子であるＥＳＤ保護素子Ｄ４１は、図示はしないが追加の製造プロセスを必要とせず、ドリフト層中に形成されるＭＯＳＦＥＴ１１ａのボディとなる第２導電型のウェル層３ａと、ソース電極となる第１導電型の拡散層４ａとで作成することができる。
【００３０】
すなわち、ＥＳＤ保護素子Ａ３３を構成するＭＯＳＦＥＴ１１ｃおよびＥＳＤ保護素子Ｄ４１は、主ＭＯＳＦＥＴ素子３１を構成するＭＯＳＦＥＴ１１ａと同工程で形成される。
【００３１】
ドリフト層２が主表面に面した領域を、ウェル層３ａ，３ｂ，３ｃ、ソース電極である拡散層４ａ，４ｂ，４ｃで挟む領域上に、ＭＯＳＦＥＴ１１ａのゲート絶縁膜７ａ、ゲート電極８ａ（第１ゲート電極）、ＭＯＳＦＥＴ１１ｂのゲート絶縁膜７ｂ、ゲート電極８ｂ（第２ゲート電極）、ＭＯＳＦＥＴ１１ｃのゲート絶縁膜７ｃ、ゲート電極８ｃ（第３ゲート電極）が形成される。ゲート電極８ａ，８ｂ，８ｃは通常、第１導電型のポリシリコンで作製されているが、第２導電型のポリシリコンで作成しても良い。ＭＯＳＦＥＴ１１ａ〜１１ｃ間には、酸化膜等で作製される素子分離領域６が形成されている。
【００３２】
ＭＯＳＦＥＴ１１ａ、１１ｂ、１１ｃのドレイン電極（第１、第２、第３ドレイン電極）は図１におけるドレイン端子２１に接続される。ＭＯＳＦＥＴ１１ａのゲート電極８ａ（第１ゲート電極）とＭＯＳＦＥＴ１１ｂのゲート電極８ｂ（第２ゲート電極）は図１におけるゲート端子２２に接続される。ＭＯＳＦＥＴ１１ｃのゲート電極８ｃ（第３ゲート電極）は図１におけるソース端子２３に接続される。
【００３３】
ＭＯＳＦＥＴ１１ａのソース電極となる拡散層４ａとボディ電極となる拡散層５ａは図１におけるソース端子２３に接続され、ＭＯＳＦＥＴ１１ｂの拡散層４ｂと拡散層５ｂ、ＭＯＳＦＥＴ１１ｃの拡散層４ｃと拡散層５ｃは、図１におけるセンスソース端子２４に接続される。
【００３４】
ゲート端子２２、ソース端子２３、センスソース端子２４は、図３の上面から見た模式図に示すような、外部回路と接続するためのワイヤボンディング用のゲートＰＡＤ（２２ＰＡＤ）、ソースＰＡＤ（２３ＰＡＤ）、センスソースＰＡＤ（２４ＰＡＤ）に接続されている。センスソースＰＡＤ（２４ＰＡＤ）下部に、図１におけるセンスＭＯＳＦＥＴ素子３２、ＥＳＤ保護素子Ａ３３、ＥＳＤ保護素子Ｄ４１が形成されている。
【００３５】
図４（ｃ）はＥＳＤ保護素子Ａ３３とＥＳＤ保護素子Ｄ４１が搭載されていない電力半導体デバイス６０の等価回路図である。併せて、ゲート端子（Ｇ）２２とセンスソース端子（ＳＳ）２４間にＥＳＤストレス印加装置１００を接続した構成を示すものである。ＥＳＤストレス印加装置１００は、例えば、ＨＢＭ（Ｈｕｍａｎ  Ｂｏｄｙ  Ｍｏｄｅｌ）に基づく電圧サージを印加する装置である。図４（ａ）は、センスＭＯＳＦＥＴ素子３２を搭載する（図４（ｃ））電力半導体デバイス６０のＨＢＭストレス印加試験結果であり、４ｋＶのＨＢＭストレスを、ゲート端子２２とセンスソース端子２４間に、および図４（ｂ）は、同ＨＢＭストレス印加試験結果であり、ドレイン端子２１とセンスソース端子２４間に印加した場合のセンスＭＯＳＦＥＴ素子３２の破壊、若しくは劣化の有無を示したものである。なお、ゲート端子２２とセンスソース端子２４にＨＢＭストレスを印加する場合に、ドレイン端子２１とソース端子２３には何も接続しない状態、即ちＯＰＥＮとしている。電力半導体デバイス６０をハンドリングする場合やワイヤボンディングする場合を想定しているためである。
【００３６】
図４（ａ）から、ゲート端子２２に＋４ｋＶを印加した場合に破壊、もしくは劣化は無く、−４ｋＶを印加した場合は完全な破壊が見られた。＋４ｋＶで破壊、もしくは劣化が無いのは、主ＭＯＳＦＥＴ素子３１とセンスＭＯＳＦＥＴ素子３２のドレイン端子２１が共通であることから、＋４ｋＶが印加されても、主ＭＯＳＦＥＴ素子３１の入力容量が極めて大きいため、センスＭＯＳＦＥＴ素子３２のゲート絶縁膜には、５ＭＶ／ｃｍ以下の電界強度が印加されるに留まるためである。一方、−４ｋＶが印加される場合は、センスＭＯＳＦＥＴ素子３２のゲート絶縁膜には、１０ＭＶ／ｃｍ以上の電界強度が印加され、破壊に至る。
【００３７】
また、図４（ｂ）からは、＋４ｋＶ、−４ｋＶのいずれにおいても破壊が認められた。これは上記のゲート絶縁膜の破壊とは異なり、ＭＯＳＦＥＴ素子のドレイン電極部のＰＮ接合の熱的な破壊によるものである。
【００３８】
即ち図４（ａ）から、ゲート端子２２に負のＥＳＤストレスが印加され、センスソース端子２４への放電の場合にＥＳＤ保護素子が必要不可欠であり、ダイオード素子であればこの要求を必要最小限で満たすことがわかる。即ち、第１ダイオード素子であるＥＳＤ保護素子Ｄ４１を配置すればよいこととなる（図１）。前述のようにこの第１ダイオード素子は、追加の製造プロセスを必要とせず、ドリフト層中に形成されるＭＯＳＦＥＴ１１ａのボディとなる第２導電型のウェル層３ａと、ソース電極となる第１導電型の拡散層４ａとで作成することができる。すなわち第１ダイオード素子であるＥＳＤ保護素子Ｄ４１は、基板１上に形成された、第１導電型のドリフト層２上に形成され、ドリフト層２の表面内に個別かつ選択的に形成された第２導電型のウェル層３ａと、ウェル層３ａの表面内に選択的に形成された、第１導電型の拡散層４ａとを備えるものである。
【００３９】
ただし、主ＭＯＳＦＥＴ素子、およびセンスＭＯＳＦＥＴ素子に印加されるゲート制御電圧範囲は、−０．８Ｖ〜２０Ｖ程度となる。
【００４０】
更に、図４（ｂ）から、ドレイン端子２１とセンスソース端子２４間には双方向のＥＳＤストレスに対して耐性を有する保護素子が必要で、即ち、数十個のセルで構成されるＥＳＤ保護素子Ａ３３を配置すれば良い（図１）。前述のとおりＥＳＤ保護素子Ａ３３は、構成するウェル層３ｃ、および拡散層４ｃが、主ＭＯＳＦＥＴ素子３１におけるウェル層３ａ、および拡散層４ａと同工程で拡散され、形成されるものである。また、ＥＳＤ保護素子Ｄ４１も、ウェル層３ａ、および拡散層４ａと同工程で拡散される。
【００４１】
＜Ａ−２．動作＞
第１ダイオード素子であるＥＳＤ保護素子Ｄ４１の動作としては、ゲート端子２２に正のＥＳＤストレスが印加された場合には、電流を流さず（動作せず）、ゲート端子２２に負のＥＳＤストレスが印加された場合には、センスソース端子２４からゲート端子２２の方向へ電流を流し、センスＭＯＳＦＥＴ素子３２のゲート絶縁膜にかかる電界を緩和する。
【００４２】
第３ＭＯＳＦＥＴであるＥＳＤ保護素子Ａ３３の動作としては、ドレイン端子２１に負のＥＳＤストレスが印加された場合は、ボディ（第２導電型のウェル層３ｃ）とドレイン電極（シリコン基板または炭化珪素基板１）間の寄生ダイオード素子の順方向動作により放電する。数十個のセルで構成されるため、ＥＳＤストレスに対して十分な電流の放電能力があるためである。
【００４３】
一方、正のＥＳＤストレスが印加された場合は、ＥＳＤ保護素子Ａ３３のゲート電極は、接続されたソース端子２３がＯＰＥＮとなっているためＥＳＤストレスに対して容量結合状態となり、ドレイン端子２１に印加されるＥＳＤストレス電圧値に応じて、ゲート電圧が上昇し、ゲート電圧に応じたオン電流により放電する。同様に、数十個のセルで構成されるため、上記のオン電流がＥＳＤストレスに対して十分な放電能力となっているためである。
【００４４】
図５は実施の形態１の電力半導体デバイス６１を、モータ等を駆動するための一般的な適用例として示したものである。
【００４５】
センスソース端子２４とソース端子２３間に抵抗素子７１を接続する。５ｍＡ程度のセンスＭＯＳＦＥＴ素子３２を流れる電流は、抵抗素子７１を経由して、ソース端子２３に流れ込む。センスソース端子２４とゲート端子２２間には図示しない短絡保護回路が配置されており、抵抗素子間の電圧値Ｖ１により、電力半導体デバイスの短絡による破壊に対して電力半導体デバイス６１が保護される。一方、ゲート端子２２とソース端子２３には、２個のツェナーダイオード素子７２を逆直列で接続する。このツェナーダイオード素子７２は電力半導体デバイス６１を外的なサージから保護するために配置するもので、例えば、システムレベルＥＳＤと呼ばれる規格を満たすために配置されるものである。
【００４６】
＜Ａ−３．変形例＞
前述の電力半導体デバイス６１では、第３ＭＯＳＦＥＴであるＥＳＤ保護素子Ａ３３のゲート電極はソース端子（Ｓ）２３に接続されているが、センスソース端子（ＳＳ）２４に接続することも可能である。
【００４７】
図６は、その場合の電力半導体デバイス６２の等価回路を示す図である。センスソース端子２４への接続は、高抵抗素子５１を介して行われる。すなわちゲート電極（第３ゲート電極）が抵抗を介してセンスソース端子２４に接続され、ドレイン電極（第３ドレイン電極）がドレイン端子２１に接続され、ソース電極（第３ソース電極）およびボディ電極がセンスソース端子２４に接続されている。ＥＳＤ保護素子以外の構成に関しては、図１に示すものと同様であるので説明を省略する。
【００４８】
高抵抗素子５１は、ゲート電極８ａ〜８ｃと同じ第１導電型のポリシリコンで作製され、抵抗値は１ｋΩ以上の値を有する。
【００４９】
この場合の動作は、前述した第３ＭＯＳＦＥＴであるＥＳＤ保護素子Ａ３３の動作とほぼ同様であるが、本構成ではゲート電極が１ｋΩ以上の高抵抗素子５１により、ＥＳＤストレスに対してゲートがフローティングとなるため、ドレイン端子２１に正のＥＳＤストレスが印加された場合、バイポーラ動作のオン電流により効果的に流すことができ、ＥＳＤ保護素子として十分な機能を有することとなる。
【００５０】
なお、ドレイン端子２１に負のＥＳＤストレスが印加された場合には、図１のＥＳＤ保護素子Ａ３３と同様に、寄生ダイオード素子の順方向動作により放電する。
【００５１】
＜Ａ−４．効果＞
この発明にかかる実施の形態１によれば、半導体装置において、主電流を制御するゲート端子２２に接続された第１ゲート電極であるゲート電極と、主電流を流すドレイン端子２１に接続された第１ドレイン電極であるドレイン電極と、主電流を流すソース端子２３に接続された第１ソース電極であるソース電極とを有する第１ＭＯＳＦＥＴである主ＭＯＳＦＥＴ素子３１と、ゲート端子２２に接続された第２ゲート電極であるゲート電極と、ドレイン端子２１に接続された第２ドレイン電極であるドレイン電極と、電流検出用のセンスソース端子２４に接続された第２ソース電極であるソース電極とを有する第２ＭＯＳＦＥＴであるセンスＭＯＳＦＥＴ素子３２と、ソース端子２３に接続された第３ゲート電極であるゲート電極と、ドレイン端子２１に接続された第３ドレイン電極であるドレイン電極と、センスソース端子２４に接続された第３ソース電極であるソース電極およびボディ電極とを有する第３ＭＯＳＦＥＴであるＥＳＤ保護素子Ａ３３と、ゲート端子２２に接続されたカソード電極と、センスソース端子２４に接続されたアノード電極とを有する第１ダイオード素子であるＥＳＤ保護素子Ｄ４１とを備えることで、ＥＳＤ保護素子Ａ３３、およびＥＳＤ保護素子Ｄ４１は、主ＭＯＳＦＥＴ素子３１を形成する工程により作製可能であり、新たにツェナーダイオード素子等のＥＳＤ保護素子を作製する必要が無く、ＥＳＤ耐性を確保したセンスＭＯＳＦＥＴ素子３２を備える半導体装置を作製するコストを減らすことが可能となる。電力半導体デバイス６１のハンドリング時などにＥＳＤサージが印加された場合、センスＭＯＳＦＥＴ素子３２が破壊されることが防止できるＥＳＤ耐性を備える。
【００５２】
更に、第３ＭＯＳＦＥＴであるＥＳＤ保護素子Ａ３３は、通常の動作時においては電流が流れない構成であり、センスＭＯＳＦＥＴ素子３２用のセンスソースＰＡＤ（２４ＰＡＤ）下部に配置でき、ＥＳＤ保護素子追加による電力半導体デバイスサイズの増大を抑えることができる。
【００５３】
また、この発明にかかる実施の形態１によれば、半導体装置において、主電流を制御するゲート端子２２に接続された第１ゲート電極であるゲート電極と、主電流を流すドレイン端子２１に接続された第１ドレイン電極であるドレイン電極と、主電流を流すソース端子２３に接続された第１ソース電極であるソース電極とを有する第１ＭＯＳＦＥＴである主ＭＯＳＦＥＴ素子３１と、ゲート端子２２に接続された第２ゲート電極であるゲート電極と、ドレイン端子２１に接続された第２ドレイン電極であるドレイン電極と、電流検出用のセンスソース端子２４に接続された第２ソース電極であるソース電極とを有する第２ＭＯＳＦＥＴであるセンスＭＯＳＦＥＴ素子３２と、抵抗を介しセンスソース端子２４に接続された第３ゲート電極であるゲート電極と、ドレイン端子２１に接続された第３ドレイン電極であるドレイン電極と、センスソース端子２４に接続された第３ソース電極であるソース電極およびボディ電極とを有する第３ＭＯＳＦＥＴであるＥＳＤ保護素子Ａ３３と、ゲート端子２２に接続されたカソード電極と、センスソース端子２４に接続されたアノード電極とを有する第１ダイオード素子であるＥＳＤ保護素子Ｄ４１とを備えることで、ＥＳＤ保護素子Ａ３３、およびＥＳＤ保護素子Ｄ４１は、主ＭＯＳＦＥＴ素子３１を形成する工程により作製可能であり、新たにツェナーダイオード素子等のＥＳＤ保護素子を作製する必要が無く、ＥＳＤ耐性を確保したセンスＭＯＳＦＥＴ素子３２を備える半導体装置を作製するコストを減らすことが可能となる。また、ゲート端子２２とセンスソース端子２４間のＥＳＤストレスに対してＥＳＤ保護素子Ａ３３のゲート電極がフローティングとなるため、ＥＳＤ保護素子として十分な機能を有することができる。
【００５４】
また、この発明にかかる実施の形態１によれば、半導体装置において、第１、第２、第３ＭＯＳＦＥＴである主ＭＯＳＦＥＴ素子３１、センスＭＯＳＦＥＴ素子３２、ＥＳＤ保護素子Ａ３３および前記第１ダイオード素子であるＥＳＤ保護素子Ｄ４１は、シリコンまたは炭化珪素基板１上に形成された、第１導電型のドリフト層２上に形成されるとともに、ドリフト層２の表面内に個別かつ選択的に形成された第２導電型のウェル層３ａ，３ｂ，３ｃと、ウェル層３ａ，３ｂ，３ｃの表面内に選択的に形成された、第１導電型の拡散層４ａ，４ｂ，４ｃとを備え、主ＭＯＳＦＥＴ素子３１、センスＭＯＳＦＥＴ素子３２、ＥＳＤ保護素子Ａ３３は、ドリフト層２と第１導電型の拡散層４ａ，４ｂ，４ｃに挟まれたウェル層３ａ，３ｂ，３ｃ上に、ゲート絶縁膜７ａ，７ｂ，７ｃを介して形成されたゲート電極８ａ，８ｂ，８ｃをさらに備えることで、ＥＳＤ保護素子Ａ３３、およびＥＳＤ保護素子Ｄ４１は、主ＭＯＳＦＥＴ素子３１を形成する工程により作製可能であり、新たにツェナーダイオード素子等のＥＳＤ保護素子を作製する必要が無く、ＥＳＤ耐性を確保したセンスＭＯＳＦＥＴ素子３２を備える半導体装置を作製するコストを減らすことが可能となる。
【００５５】
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
図７、図８は、この発明の実施の形態２に従うセンスＭＯＳＦＥＴ素子３２を搭載した電力半導体デバイス６３の等価回路を示す図、および一断面図を模式的に示したものである。
【００５６】
この図７、図８に示す電力半導体デバイス６３の構成は、図１のＥＳＤ保護素子Ａ３３の構成が異なるものであり、その他の構成は図１に示すものと同様であって、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００５７】
本実施の形態２では、ＥＳＤ保護素子Ａ３３の代わりに、第３ＭＯＳＦＥＴとしてＥＳＤ保護素子Ｂ３４を適用する。ＥＳＤ保護素子Ｂ３４のゲート電極は、センスソース端子２４に接続される。ドレイン電極はドレイン端子２１へ、ソース電極はセンスソース端子２４へそれぞれ接続されている。
【００５８】
図８において、ＭＯＳＦＥＴ１１ｃのボディ電極となる第２導電型の拡散層５ｃは形成されていない（図２参照）。即ち、ＭＯＳＦＥＴ１１ｃのボディ（ボディ電極）が電気的にフローティングとなっている。また、ＭＯＳＦＥＴ１１ｃのソース電極（第３ソース電極）である拡散層４ｃ、およびゲート電極８ｃ（第３ゲート電極）はセンスソース端子２４に接続され、ドレイン電極（第３ドレイン電極）であるシリコン基板又は炭化珪素基板１は、ドレイン端子２１に接続される。その他の構成に関しては、図２に示したものと同様であり、説明は省略する。
【００５９】
＜Ｂ−２．動作＞
次に、ＥＳＤ保護素子Ｂ３４の動作について説明する。基本的な動作は、実施の形態１の図６で示した、ＥＳＤ保護素子Ａ３３と同じであるが、ドレイン端子への正、負双方のＥＳＤストレスに対して、バイポーラ動作のオン電流での放電となる。ドレイン端子へ正のＥＳＤストレスが印加された場合について説明すると、ボディ（ボディ電極）が電気的にフローティングとなっているため、ＥＳＤストレス、即ち、１００ｎｓ程度のパルスに対してはボディ電位が上昇することで、バイポーラ動作のオン電流により効果的に流すことができるのである。即ち、ＥＳＤ保護素子として十分な機能を有することとなる。
【００６０】
＜Ｂ−３．変形例＞
前述の電力半導体デバイス６３では、第３ＭＯＳＦＥＴであるＥＳＤ保護素子Ｂ３４のボディ（ボディ電極）は電気的にフローティングとなっているが、図９に示すようにボディ（ボディ電極）を主ＭＯＳＦＥＴ素子３１のボディ（ボディ電極）に接続することも可能である。言い換えれば、ＭＯＳＦＥＴ１１ｃのボディとなる第２導電型のウェル層３ｃを、図８に図示しない領域で、第２導電型のウェル層３ａと重なる領域を形成し、ＭＯＳＦＥＴ１１ａのボディ電極５ａに接続することである。つまり、ボディ電極はソース端子２３に接続されることになる。なお図７に示す場合と同様に、ゲート電極（第３ゲート電極）がセンスソース端子２４に接続され、ドレイン電極（第３ドレイン電極）がドレイン端子２１に接続され、ソース電極（第３ソース電極）がセンスソース端子２４に接続されている。
【００６１】
図９は、この場合の電力半導体デバイス６４の等価回路を示す図である。前述のＥＳＤ保護素子Ｂ３４のボディ電極の接続以外の構成は図７に示したものと同様であるので、説明を省略する。またこの場合の動作は、ボディをフローティングにした図７の場合と同様であるので、説明を省略する。
【００６２】
＜Ｂ−４．効果＞
この発明にかかる実施の形態２によれば、半導体装置において、主電流を制御するゲート端子２２に接続された第１ゲート電極であるゲート電極と、主電流を流すドレイン端子２１に接続された第１ドレイン電極であるドレイン電極と、主電流を流すソース端子２３に接続された第１ソース電極であるソース電極とを有する第１ＭＯＳＦＥＴである主ＭＯＳＦＥＴ素子３１と、ゲート端子２２に接続された第２ゲート電極であるゲート電極と、ドレイン端子２１に接続された第２ドレイン電極であるドレイン電極と、電流検出用のセンスソース端子２４に接続された第２ソース電極であるソース電極とを有する第２ＭＯＳＦＥＴであるセンスＭＯＳＦＥＴ素子３２と、センスソース端子２４に接続された第３ゲート電極であるゲート電極と、フローティングであるボディ電極と、ドレイン端子２１に接続された第３ドレイン電極であるドレイン電極と、センスソース端子２４に接続された第３ソース電極であるソース電極とを有する第３ＭＯＳＦＥＴであるＥＳＤ保護素子Ｂ３４と、ゲート端子２２に接続されたカソード電極と、センスソース端子２４に接続されたアノード電極とを有する第１ダイオード素子であるＥＳＤ保護素子Ｄ４１とを備えることで、ＥＳＤ保護素子Ｂ３４、およびＥＳＤ保護素子Ｄ４１は、主ＭＯＳＦＥＴ素子３１を形成する工程により作製可能であり、新たにツェナーダイオード素子等のＥＳＤ保護素子を作製する必要が無く、ＥＳＤ耐性を確保したセンスＭＯＳＦＥＴ素子３２を備える半導体装置を作製するコストを減らすことが可能となる。また、ゲート端子２２とセンスソース端子２４間のＥＳＤストレスに対してＥＳＤ保護素子Ｂ３４のボディ電極がフローティングとなるため、ＥＳＤ保護素子として十分な機能を有することができる。
【００６３】
また、この発明にかかる実施の形態２によれば、半導体装置において、主電流を制御するゲート端子２２に接続された第１ゲート電極であるゲート電極と、主電流を流すドレイン端子２１に接続された第１ドレイン電極であるドレイン電極と、主電流を流すソース端子２３に接続された第１ソース電極であるソース電極とを有する第１ＭＯＳＦＥＴである主ＭＯＳＦＥＴ素子３１と、ゲート端子２２に接続された第２ゲート電極であるゲート電極と、ドレイン端子２１に接続された第２ドレイン電極であるドレイン電極と、電流検出用のセンスソース端子２４に接続された第２ソース電極であるソース電極とを有する第２ＭＯＳＦＥＴであるセンスＭＯＳＦＥＴ素子３２と、センスソース端子２４に接続された第３ゲート電極であるゲート電極と、ソース端子２３に接続されたボディ電極と、ドレイン端子２１に接続された第３ドレイン電極であるドレイン電極と、センスソース端子２４に接続された第３ソース電極であるソース電極とを有する第３ＭＯＳＦＥＴであるＥＳＤ保護素子Ｂ３４と、ゲート端子２２に接続されたカソード電極と、センスソース端子２４に接続されたアノード電極とを有する第１ダイオード素子であるＥＳＤ保護素子Ｄ４１とを備えることで、ＥＳＤ保護素子Ｂ３４、およびＥＳＤ保護素子Ｄ４１は、主ＭＯＳＦＥＴ素子３１を形成する工程により作製可能であり、新たにツェナーダイオード素子等のＥＳＤ保護素子を作製する必要が無く、ＥＳＤ耐性を確保したセンスＭＯＳＦＥＴ素子３２を備える半導体装置を作製するコストを減らすことが可能となる。また、ゲート端子２２とセンスソース端子２４間のＥＳＤストレスに対してＥＳＤ保護素子Ｂ３４のボディ電極がフローティングとなるため、ＥＳＤ保護素子として十分な機能を有することができる。
【００６４】
＜Ｃ．実施の形態３＞
＜Ｃ−１．構成＞
図１０は、この発明の実施の形態３に従うセンスＭＯＳＦＥＴ素子を搭載した電力半導体デバイス６５の等価回路を示す図である。図１０に示す電力半導体デバイス６５の構成は、図１のＥＳＤ保護素子Ｄ４１の構成が異なるものであり、その他の構成は図１に示すものと同様であるので、その詳細説明は省略する。
【００６５】
本実施の形態３では、ＥＳＤ保護素子Ｄ４１の代わりに、ＥＳＤ保護素子Ｅ４２を適用する。ＥＳＤ保護素子Ｅ４２は、２対のダイオード素子（第１、第２ダイオード素子）が近接して逆直列で接続される形態を有している。第１、第２ダイオード素子のアノード電極側がお互いに接続され、他方をゲート端子（Ｇ）２２、もう一方がセンスソース端子（ＳＳ）２４に接続される。アノード電極の接続点に、アノード端子（Ａ）２５が配置される。アノード端子２５とセンスソース端子２４間のダイオード素子は、感温ダイオード素子４３として機能するものである。
【００６６】
図１１は、図１０の等価回路に対して、電力半導体デバイス６５の一断面図を模式的に示したものである。
【００６７】
シリコン基板又は炭化珪素基板１上のドリフト層２中に、ＭＯＳＦＥＴ１１ａのボディとなる第２導電型のウェル層３ａと同じ、第２導電型のウェル層３ｄが形成される。ウェル層３ｄ中に、ダイオード素子のカソード電極となる第１導電型の２個の拡散層４ｄが一定の距離（Ｄ１）を離して対向して配置される。また、ウェル層３ｄ中にアノード電極となる第２導電型の拡散層５ｄが形成される。ウェル層３ｄ、第１導電型の拡散層４ｄ、第２導電型の拡散層５ｄとも、ウェル層３ａ〜３ｃ、同拡散層４ａ〜４ｃ、同拡散層５ａ〜５ｃと同じ工程で形成される。すなわち、第１、第２ダイオード素子としてのＥＳＤ保護素子Ｅ４２は、基板１上に形成された、第１導電型のドリフト層２上に形成され、ドリフト層２の表面内に個別かつ選択的に形成された第２導電型のウェル層３ｄと、ウェル層３ｄの表面内に選択的に形成された、第１導電型の拡散層４ｄとを備えるものである。
【００６８】
アノード電極となる拡散層５ｄはアノード端子（Ａ）２５に接続され、カソード電極となる拡散層４ｄはそれぞれゲート端子（Ｇ）２２、センスソース端子（ＳＳ）２４に接続される。
【００６９】
＜Ｃ−２．動作＞
次に、ＥＳＤ保護素子Ｅ４２の動作について説明する。基本的な動作としては、図７におけるＥＳＤ保護素子Ｂ３４と同じで、第２導電型のウェル層３ｄにアノード端子が接続されているものの、電力半導体デバイス６５のハンドリング時においては、ボディであるウェル層３ｄが電気的にフローティングとなっているため、バイポーラ動作によりＥＳＤストレスを放電することができる。
【００７０】
図１２は実施の形態３の電力半導体デバイス６５を、モータ等を駆動するための一般的な適用例として示したものである。
【００７１】
図５と異なる点は、アノード端子２５が追加されたことで、アノード端子２５とセンスソース端子２４間に図示しない過温度保護回路が配置されることである。過温度保護回路は、感温ダイオード素子４３に一定電流、例えば１０μＡを供給することで、電力半導体デバイス６５の温度上昇に起因する破壊に対して、電力半導体デバイス６５を保護する働きを有する。具体的には、電力半導体デバイス６５がオン動作中で、デバイス自体の温度変動に対して、アノード端子２５とセンスソース端子２４間に発生する電圧値Ｖ２がある一定値を下回る場合に、電力半導体デバイス６５をオフする機能を持たせることが可能であることである。
【００７２】
なお、過電流を検出するセンスＭＯＳＦＥＴ素子３２に流れる電流は５ｍＡ程度であるのに対して、感温ダイオード素子４３に流れる電流は１０μＡであるので、抵抗素子間に発生するＶ１値に対する、感温ダイオード素子４３に流れる電流に対する寄与成分は無視できる。
【００７３】
＜Ｃ−３．効果＞
この発明にかかる実施の形態３によれば、半導体装置において、第１ダイオード素子であるＥＳＤ保護素子Ｄ４１のアノード電極側にアノード電極を配置し、第１ダイオード素子であるＥＳＤ保護素子Ｄ４１と逆直列に接続される第２ダイオード素子である感温ダイオード素子４３と、第１ダイオード素子であるＥＳＤ保護素子Ｄ４１のアノード電極と、第２ダイオード素子である感温ダイオード素子４３のアノード電極との間に配置されたアノード端子２５とをさらに備えたことで、ＥＳＤサージが印加された場合でもセンスＭＯＳＦＥＴ素子３２が破壊されることを、逆直列に接続したダイオード素子であるＥＳＤ保護素子Ｅ４２により防止できる。
【００７４】
更に、電力半導体デバイス６５がオン動作中に、逆直列に接続したダイオード素子（ＥＳＤ保護素子Ｅ４２）の他方を感温ダイオード素子として用いることができ、電力半導体デバイス６５の過温度に対する保護が可能となる。ＥＳＤ保護素子Ｅ４２の一部を感温ダイオード素子として使用することができるので、小型の電力半導体デバイスを提供することもできる。
【００７５】
また、この発明にかかる実施の形態３によれば、半導体装置において、第１、第２、第３ＭＯＳＦＥＴである主ＭＯＳＦＥＴ素子３１、センスＭＯＳＦＥＴ素子３２、ＥＳＤ保護素子Ａ３３および前記第１ダイオード素子であるＥＳＤ保護素子Ｄ４１、感温ダイオード素子４３は、シリコンまたは炭化珪素基板１上に形成された、第１導電型のドリフト層２上に形成されるとともに、ドリフト層２の表面内に個別かつ選択的に形成された第２導電型のウェル層３ａ，３ｂ，３ｃ，３ｄと、ウェル層３ａ，３ｂ，３ｃ，３ｄの表面内に選択的に形成された、第２導電型の拡散層５ａ，５ｂ，５ｃ，５ｄとを備え、主ＭＯＳＦＥＴ素子３１、センスＭＯＳＦＥＴ素子３２、ＥＳＤ保護素子Ａ３３は、ドリフト層２と拡散層５ａ，５ｂ，５ｃに挟まれたウェル層３ａ，３ｂ，３ｃ上に、ゲート絶縁膜７ａ，７ｂ，７ｃを介して形成されたゲート電極８ａ，８ｂ，８ｃをさらに備えることで、ＥＳＤサージが印加された場合でもセンスＭＯＳＦＥＴ素子３２が破壊されることを、逆直列に接続したダイオード素子であるＥＳＤ保護素子Ｅ４２により防止できる。
【００７６】
なお、本実施の形態３では、実施の形態１における第３ＭＯＳＦＥＴであるＥＳＤ保護素子Ａ３３を用いた形態で示したが、実施の形態２における第３ＭＯＳＦＥＴであるＥＳＤ保護素子Ｂ３４を用いた形態での実施も可能である。
【符号の説明】
【００７７】
１  シリコン基板又は炭化珪素基板、２  ドリフト層、３ａ，３ｂ，３ｃ，３ｄ  第２導電型のウェル層、４ａ，４ｂ，４ｃ，４ｄ  第１導電型の拡散層、５ａ，５ｂ，５ｃ，５ｄ  第２導電型の拡散層、６  素子分離領域、７ａ，７ｂ，７ｃ  ゲート絶縁膜、８ａ，８ｂ，８ｃ  ゲート電極、１１ａ，１１ｂ，１１ｃ  ＭＯＳＦＥＴ、２１  ドレイン端子、２２  ゲート端子、２３  ソース端子、２４  センスソース端子、２５  アノード端子、３１  主ＭＯＳＦＥＴ素子、３２  センスＭＯＳＦＥＴ素子、３３  ＥＳＤ保護素子Ａ、３４  ＥＳＤ保護素子Ｂ、４１  ＥＳＤ保護素子Ｄ、４２  ＥＳＤ保護素子Ｅ、４３  感温ダイオード素子、５１  高抵抗素子、６０，６１，６２，６３，６４，６５  電力半導体デバイス、７１  抵抗素子、７２  ツェナーダイオード素子、１００  ＥＳＤストレス印加装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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