(57)【要約】【課題】不純物濃度を高精度に制御する。【解決手段】本発明の半導体基板の製造方法は、第１不純物が注入された第１領域と第２不純物が注入された第２領域とが面方向において周期的に形成された半導体層を有する半導体基板の製造方法である。第１不純物が注入された試験領域を有する試験用半導体層をイオン注入によって形成するとともに、試験領域における第１不純物の濃度の面内均一性を評価してイオンビームの照射方向と少なくとも第１不純物の濃度の面内均一性との相関関係を調査する試験工程（Ｓ２１〜２４）と、試験工程（Ｓ２１〜２４）で得られた相関関係に基づいて、本形成用基板対するイオンビームの照射方向を設定し、この照射方向から本形成用基板に第１不純物を注入する処理を含み第１領域と第２領域とを有する半導体層を形成する本形成工程と、を有している。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１不純物が注入された第１領域と第２不純物が注入された第２領域とが面方向において周期的に形成された半導体層を有する半導体基板の製造方法であって、
試験用基板に少なくとも前記第１不純物が注入された試験領域を有する試験用半導体層をイオン注入によって形成するとともに、前記試験領域における第１不純物の濃度の面内均一性を評価して前記イオン注入において前記試験用基板に対するイオンビームの照射方向と少なくとも前記第１不純物の濃度の面内均一性との相関関係を調査する試験工程と、
前記試験工程で得られた前記相関関係に基づいて、本形成用基板に対するイオンビームの照射方向を設定し、該照射方向から前記本形成用基板に前記第１不純物を注入する処理を含み、前記本形成用基板に前記第１領域と前記第２領域とを有する半導体層を形成する本形成工程と、を有していることを特徴とする半導体基板の製造方法。
【請求項２】
前記試験工程では、前記試験用基板に対するイオンビームの照射方向と前記試験用基板の結晶方向とがなす角度を変更しつつ、前記相関関係を調査することを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項３】
前記本形成工程では、前記本形成用基板上にエピタキシャル膜を形成する処理と、前記エピタキシャル膜において前記第１領域と対応する部分に前記第１不純物をイオン注入するとともに前記第２領域と対応する部分に前記第２不純物をイオン注入するイオン注入処理とを交互に複数回数行って、複数の前記エピタキシャル膜からなる前記半導体層を形成することを特徴とする請求項１又は２に記載の半導体基板の製造方法。
【請求項４】
前記試験工程では、前記試験用半導体層の膜厚を前記エピタキシャル膜と略一致させるとともに、該試験用半導体層の電気抵抗を計測することにより前記試験領域における第１不純物の濃度の面内均一性を評価することを特徴とする請求項３に記載の半導体基板の製造方法。
【請求項５】
第１不純物が注入された第１領域と第２不純物が注入された第２領域とが面方向において周期的に形成された半導体基板の製造方法であって、
シリコン基板の上方にエピタキシャル膜を形成する処理と、前記エピタキシャル膜における前記第１領域と対応する部分に前記第１不純物をイオン注入するとともに前記第２領域と対応する部分に前記第２不純物をイオン注入するイオン注入処理と、を交互に行うことにより複数の前記エピタキシャル膜からなる半導体層を形成する工程を含み、
前記イオン注入において、前記シリコン基板の法線方向に対して７°の角度をなし、かつ前記シリコン基板の（１１０）面と５０°以上５４°以下の角度をなす方向からイオンビームを照射することを特徴とする半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法に関するものであり、特に半導体基板に不純物をイオン注入するプロセスにおいて不純物濃度の面内均一性を向上させる技術に関する。
【背景技術】
【０００２】
従来からインバータや電源スイッチ等のパワーデバイスには、縦型金属酸化膜半導体（以下、縦型ＭＯＳ）が用いられている。縦型ＭＯＳは、半導体基板の厚み方向に電流が流れるものである。縦型ＭＯＳには、オフ時に高抵抗（高耐圧）であり、かつオン時に低抵抗（低損失）となる特性が求められている。高耐圧かつ低損失な縦型ＭＯＳとしては、特許文献１に開示されているものがある。
【０００３】
特許文献１の縦型スーパージャンクションＭＯＳデバイス（以下、ＳＪＭＯＳと称す）は、ドレイン領域となるｎ+シリコン基板上に形成されたエピタキシャル膜と、エピタキシャル膜上に部分的に設けられたソース領域とを有している。エピタキシャル膜は、平面方向にｐ型領域、ｎ型領域が交互に並んだｐ／ｎコラム構造になっており、ｎ型領域上にゲート絶縁膜、ゲート電極が設けられている。このような構成によれば、オフ時にｐ型領域とｎ型領域との界面全体に空乏層が広がり、電界が特定部分に集中することがないので、絶縁破壊しにくくなり高耐圧になる。また、高耐圧になる分だけｎ型領域を低抵抗化しても耐圧を確保できるので、オン時の低損失化が可能になる。このようなＳＪＭＯＳにあっては、ｐ型領域とｎ型領域とで不純物濃度を高精度に一致させることにより、格段に高耐圧化することが可能である。
【０００４】
ところで、ＳＪＭＯＳは、ｐ／ｎコラム構造を有する半導体基板を母材にして製造されている。特許文献１には、ｎ型のエピタキシャル膜にトレンチを形成した後にトレンチをｐ型のエピタキシャル膜で埋め込むことにより、ｐ／ｎコラム構造する方法が開示されている。この他にも、ｎ+シリコン基板上にエピタキシャル膜を形成した後に、イオン注入法により部分的にｐ型不純物、ｎ型不純物を注入して、ｐ／ｎコラム構造を形成する方法もある。いずれの方法であっても、ｐ型領域とｎ型領域とで不純物濃度を高精度に制御することが極めて重要である。
【特許文献１】特開２００７−９６１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
イオン注入法によりｐ／ｎコラム構造を形成する場合に、不純物濃度を高精度に制御するためには、均一な面内分布で不純物を注入することが重要である。そのためには、例えば面方位が（１００）のシリコン基板にエピタキシャル膜を形成した後、（０１０）方向と４５°の角度をなす方向からイオン注入すればよいとされている。近年、ＳＪＭＯＳにはさらなる高耐圧化が求められており、これに応えるためには４５°の方向からイオン注入する手法では、不純物濃度の面内均一性が不十分である。
【０００６】
本発明は、前記事情に鑑み成されたものであって、不純物濃度の面内均一性を向上させることが可能な半導体基板の製造方法を提供することを目的の１つとする。
【課題を解決するための手段】
【０００７】
本発明の半導体基板の製造方法は、第１不純物が注入された第１領域と第２不純物が注入された第２領域とが面方向において周期的に形成された半導体層を有する半導体基板の製造方法であって、試験用基板に少なくとも前記第１不純物が注入された試験領域を有する試験用半導体層をイオン注入によって形成するとともに、前記試験領域における第１不純物の濃度の面内均一性を評価して前記イオン注入において前記試験用基板に対するイオンビームの照射方向と少なくとも前記第１不純物の濃度の面内均一性との相関関係を調査する試験工程と、前記試験工程で得られた前記相関関係に基づいて、本形成用基板に対するイオンビームの照射方向を設定し、該照射方向から前記本形成用基板に前記第１不純物を注入する処理を含み、前記本形成用基板に前記第１領域と前記第２領域とを有する半導体層を形成する本形成工程と、を有していることを特徴とする。
【０００８】
第１領域における第１不純物の濃度と第２領域における第２不純物の濃度との濃度比の許容範囲は、半導体基板を用いて製造されるデバイスの特性等により定まる。また、試験工程を行うことにより、イオンビームの照射方向と第１不純物の濃度の面内均一性との相関関係が既知となる。濃度比の誤差範囲は、少なくとも第１不純物の濃度の面内均一性に依存しており、この面内均一性とイオンビームの照射方向との相関関係を既知にしているので、本形成工程において濃度比の誤差範囲が許容範囲内に収まるようにイオンビームの照射方向を設定することできる。これにより、第１領域と第２領域とで濃度比を高精度に制御することができ、良好な半導体基板を製造することが可能になる。
【０００９】
また、前記試験工程では、前記試験用基板に対するイオンビームの照射方向と前記試験用基板の結晶方向とがなす角度を変化させて、前記相関関係を調査することが好ましい。
このようにすれば、第１不純物の面内均一性に対する、イオンビームの照射方向と試験用基板の結晶方向とがなす角度の影響を既知とすることができる。これにより、例えばチャネリングの低減効果が高くなるようなイオンビームの照射方向を知ることができ、このような照射方向とすることで第１不純物の面内均一性を高めることができる。
【００１０】
また、前記本形成工程では、前記本形成用基板上にエピタキシャル膜を形成する処理と、前記エピタキシャル膜において前記第１領域と対応する部分に前記第１不純物をイオン注入するとともに前記第２領域と対応する部分に前記第２不純物をイオン注入するイオン注入処理とを交互に複数回数行って、複数の前記エピタキシャル膜からなる前記半導体層を形成することが好ましい。
【００１１】
前記のように、本発明によれば第１不純物の濃度と第２不純物の濃度との濃度比を高精度に制御することができるので、複数のエピタキシャル膜の各々において濃度比を高精度に制御することができる。これにより、複数のエピタキシャル膜からなる半導体層においても濃度比が高精度になり、良好な半導体基板を製造することが可能になる。また、複数のエピタキシャル膜からなる半導体層を形成するので、当然ながら各々のエピタキシャル膜は半導体層よりも膜厚が薄くなる。したがって、各々のエピタキシャル膜において、第１不純物や第２不純物を注入する注入深さが浅くなり、第１不純物や第２不純物の濃度が厚み方向において均一になる。よって、同じ厚みの半導体層を単層のエピタキシャル膜で構成する場合よりも、第１不純物や第２不純物の濃度が半導体層の厚み方向において均一になる。また、形成するエピタキシャル膜の数を調整することにより半導体層の厚みを調整することができるので、厚み方向で濃度が均一であり、かつ所望の厚みの半導体層を形成することが可能になる。
【００１２】
また、前記試験工程では、前記試験用半導体層の膜厚を前記エピタキシャル膜と略一致させるとともに、該試験用半導体層の電気抵抗を計測することにより前記試験領域における第１不純物の濃度の面内均一性を評価することが好ましい。
試験用半導体層とエピタキシャル膜とで膜厚を揃えることにより、本形成工程における半導体層の形成条件に則した相関関係が得られるので、得られる半導体基板における濃度比を高精度化することができる。また、試験用半導体層の電気抵抗を計測することにより面内均一性を評価するので、二次イオン質量分析法（ＳＩＭＳ）よりも短時間かつ高精度で評価を行うことができる。
【００１３】
本発明の半導体基板の製造方法は、第１不純物が注入された第１領域と第２不純物が注入された第２領域とが面方向において周期的に形成された半導体基板の製造方法であって、シリコン基板の上方にエピタキシャル膜を形成する処理と、前記エピタキシャル膜における前記第１領域と対応する部分に前記第１不純物をイオン注入するとともに前記第２領域と対応する部分に前記第２不純物をイオン注入するイオン注入処理と、を交互に行うことにより複数の前記エピタキシャル膜からなる半導体層を形成する工程を含み、前記イオン注入において、前記シリコン基板の法線方向に対して７°の角度をなし、かつ前記シリコン基板の（１１０）面と５０°以上５４°以下の角度をなす方向からイオンビームを照射することを特徴とする。
【００１４】
詳しくは［発明を実施するための最良の形態］で説明するが、このようにすれば各々のエピタキシャル膜における第１不純物や第２不純物の面内均一性が格段に向上するので、第１不純物の濃度と第２不純物の濃度との濃度比の誤差範囲が狭くなる。したがって、第１領域と第２領域とで濃度を高精度に一致させることが可能になり、格段に高耐圧の縦型金属酸化膜半導体を製造可能な良好な半導体基板となる。
【発明の効果】
【００１５】
本発明によれば、第１不純物や第２不純物の濃度を高精度に制御することが可能になるので、第１不純物の濃度と第２不純物の濃度との濃度比の誤差範囲を狭くすることが可能になり、第１領域と第２領域とで不純物濃度を高精度に一致させることが可能になる。本発明により得られた半導体基板を用いれば、縦型金属酸化膜半導体を高耐圧化することができる。また、高耐圧化される分に応じて半導体層を低抵抗化すれば、耐圧を確保しつつ縦型金属酸化膜半導体を低損失化することもできる。このように、本発明によれば、良好な縦型金属酸化膜半導体を製造可能な良好な半導体基板を製造することが可能になる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。実施形態の説明に先立ち、まず本発明により得られる半導体基板の一例と、これを用いて製造される縦型金属酸化膜半導体の一例を説明する。
【００１７】
図１（ａ）は、本発明による半導体基板の一例を示す断面模式図であり、図１（ｂ）は、縦型金属半導体（以下、ＳＪＭＯＳと称す）の一例を示す断面模式図である。
図１（ａ）に示すように、本例の半導体基板１は、本形成用基板であるｎ型のシリコン基板１０と、シリコン基板１０上に形成された半導体層１１とからなっている。ここでは、シリコン基板１０として面方位が（１００）の４°オフ基板を用いている。
【００１８】
半導体層１１は、第１不純物としてリンを注入されたｎピラー（第１領域）１１１と、第２不純物としてボロンを注入されたｐピラー（第２領域）１１２とを有している。ｎピラー１１１とｐピラー１１２とは、シリコン基板１０の面方向において交互かつ周期的に並んでいる。本例の半導体層１１は、複数のエピタキシャル膜１１Ａが積層されて実質的に一体となった構造になっている。複数のエピタキシャル膜１１Ａの各々は、リンを注入された部分とボロンを注入された部分とを有している。リンを注入された部分が半導体層１１の厚み方向に積層されることによりｎピラー１１１が構成されており、ボロンを注入された部分が積層されることによりｐピラー１１２が構成されている。
【００１９】
図１（ｂ）に示すように、本例のＳＪＭＯＳ２は、半導体層１１の表層に設けられた複数のｐウェル２１と、ｐウェル２１の周縁部を覆うとともにｐウェル２１の間に設けられたゲート絶縁膜２４と、ゲート絶縁膜２４上に設けられたゲート電極２５とを有している。ｐウェル２１表層におけるゲート絶縁膜２４の周縁部に、ｎ型不純物領域２２が設けられており、ｎ型不純物領域２２（ここでは中央部）にｐ型不純物領域２３が設けられている。ｎ型不純物領域２２はソース領域として機能し、ｐ型不純物領域２３はソースコンタクト領域として機能する。また、シリコン基板１０はドレイン領域として機能する。
【００２０】
このような構成のＳＪＭＯＳ２において、ｎ型不純物領域２２とシリコン基板１０との間が電圧印加状態であり、ゲート電極２５が電圧印加状態であると、ゲート電極２５と重なる部分のｐウェル２１がチャネル領域となる。これにより、ｎ型不純物領域２２とシリコン基板１０との間に、チャネル領域とｎピラー１１１とを介して電流が流れる。
【００２１】
一方、ｎ型不純物領域２２とシリコン基板１０との間が電圧印加状態であり、ゲート電極２５が電圧無印加状態であると、半導体層１１の厚み方向に縦電界が生じるとともに、ｎピラー１１１とｐピラー１１２とに横電界が生じる。この横電界によりｎピラー１１１とｐピラー１１２との界面から空乏層が広がる。ｎピラー１１１が空乏層で満たされることにより、ｎピラー１１１を漏れ電流が流れることが防止される。
【００２２】
通常の縦型ＭＯＳは、半導体層の厚み方向の抵抗値により漏れ電流を低減するが、これに加えてＳＪＭＯＳ２は、空乏層により漏れ電流を防止するので、格段に高耐圧にすることができる。また、空乏層により漏れ電流を防止するので、耐圧を確保しつつ半導体層１１の厚み方向の抵抗値を低くすることも可能であり、オン抵抗を低減することもできる。このようなＳＪＭＯＳ２にあっては、ｎピラー１１１とｐピラー１１２とで不純物濃度が均一になっていることが極めて重要である。不純物濃度が異なっている部分があると、ｎピラー１１１とｐピラー１１２とでキャリア数のバランスが崩れることにより、電界が特定部分に集中して絶縁破壊しやすくなり、耐圧が下がってしまうからである。
【００２３】
次に、半導体基板１に基づいて、本発明に係る半導体基板の製造方法の一実施形態を説明する。図２は、本実施形態の半導体基板の製造方法を概略して示すフローチャートである。図２に示すように、本実施形態では、ステップＳ１でピラー濃度の許容範囲を規定し（規定工程）、これとは別にステップＳ２（Ｓ２１〜２４）でピラー濃度の面内均一性とイオンビームの照射方向との相関関係を調査する（試験工程）。次いで、規定工程で得られた許容範囲と試験工程で得られた相関関係に基づいて、ステップＳ３（Ｓ３２、Ｓ３３１〜３３６、Ｓ３４〜Ｓ３７）におけるイオンビームの照射方向を設定し、半導体層１１を形成する（本形成工程）ことにより、半導体基板１を製造する。以下、各ステップについて詳しく説明する。
【００２４】
図３は、ステップＳ１において許容範囲を規定する方法を示す説明図である。図３の説明図に用いたグラフにおいて、縦軸はＳＪＭＯＳ２の耐圧を示しており、横軸は、ｎピラー１１１の不純物濃度に対するｐピラー１１２の不純物濃度の濃度比（ピラー濃度比）を示している。このようなピラー濃度に対する耐圧の特性曲線は、試験を行うこと等により得られる。
【００２５】
図３に示すように、耐圧はｎピラー１１１とｐピラー１１２とで不純物濃度が等しい場合、すなわちピラー濃度比が１である場合に最大となる。ＳＪＭＯＳ２に要求される耐圧（設計耐圧）は、これを用いるデバイスの特性やマージンを設定すること等により定まり、耐圧の特性曲線と設計耐圧とが交わる点を求めることにより許容範囲を規定することができる。実際の半導体基板１において、ピラー濃度比はｎピラー１１１の不純物濃度の誤差とｐピラー１１２の不純物濃度の誤差とにより定まる。したがって、ピラー濃度比が許容範囲内になるため必要なｎピラー１１１の不純物濃度の誤差範囲と、ｐピラー１１２の不純物濃度の誤差範囲とが定まる。ここでは、例えば、ピラー濃度比の許容範囲を０．９５以上１．０５以下（±５％）とし、ｎピラー１１１の不純物濃度の誤差範囲を後述する表面抵抗率での換算値で、設定値に対して±４％とする。
【００２６】
また、図２に示したように、ステップＳ２（Ｓ２１〜２４）を行うことによりピラー濃度の面内均一性とイオンビームの照射方向との相関関係を調査する。
まず、試験用基板に試験用半導体層を形成し、試験用半導体層に所定の照射方向から第１不純物をイオン注入する（ステップＳ２１）。そして、第１不純物の濃度の面内均一性を評価する（ステップＳ２２）。そして、別の試験用基板を用意し、照射方向を変更（ステップＳ２３）した後に、ステップＳ２１、Ｓ２２を行う。このようにステップＳ２１〜２３を適宜繰り返すことにより、第１不純物の濃度の面内均一性を評価する（ステップＳ２４）。以下、ステップＳ２について詳しく説明する。
【００２７】
図４（ａ）〜（ｃ）は、試験工程を模式的に示す工程図である。
まず、図４（ａ）に示すように試験用基板にイオン注入する。ここでは、試験用基板として本形成用基板と同様のシリコン基板１５を用いるとともに、試験工程と本形成工程とでイオン注入深さを同じにし、第１不純物としてリンをイオン注入する。なお、試験用基板に、後述する本形成工程と同様のエピタキシャル膜を形成し、このエピタキシャル膜にリンを注入して試験工程を行ってもよい。イオン注入は、イオンビームの照射方向とシリコン基板１５の結晶方向とがなす角度を制御しつつ行う。注入エネルギーとしては、例えば１４０ｋｅＶに設定する。以下、角度の制御方法を説明する。
【００２８】
図５（ａ）、（ｂ）は、イオン注入においてイオンビームの照射方向に対するシリコン基板１５の配置を示す図であり、図５（ａ）は照射方向から見た正面図、図５（ａ）は、照射方向の側方から見た側面図である。なお、図５（ａ）、（ｂ）に示したＸＹＺ直交座標系において、ビームの照射方向をＺ方向としており、シリコン基板１５の法線方向Ｄ２とイオンビームＢの入射方向とがなす角度を傾斜角φとする。また、Ｚ方向に直交する面において互いに直交する２方向をそれぞれＸ方向、Ｙ方向とする。例えば、Ｚ方向とＸ方向が水平方向であり、Ｙ方向が鉛直方向である。
【００２９】
図５（ａ）に示すように、シリコン基板１５には、オリフラ１５Ａが設けられている。オリフラ１５Ａに直交する方向Ｄ１は、シリコン基板１５をＸＹ面に投影した状態で、すなわち図５（ａ）に示した正面図においてシリコン基板１５の（１１０）面に直交している。オリフラ１５Ａに直交する方向Ｄ１とＹ方向とがなす角度をツイスト角θ（ここでは、Ｙ方向から方向Ｄ１までの時計回りの角度）とする。
【００３０】
本実施形態では、傾斜角φを７°に設定し、ツイスト角θを制御することにより、照射方向及び結晶方向がなす角度を制御する。ここでは、イオン注入装置としてイオンビームＢを移動させて走査するビームスキャン型のものを用いるが、シリコン基板１５を移動させて走査するメカスキャン型のものを用いてもよい。ビームスキャン型の場合には、走査領域の中心を通るイオンビームの光軸を照射方向と定義する。ここでは、４°オフ基板を用い傾斜角φを７°としているが、その他の角度のオフ基板をもちいてもよいし、傾斜角φについても適宜変更可能である。いずれの場合であっても、照射方向と結晶方向とを対応づけて試験工程を行えばよい。
【００３１】
次いで、図４（ｂ）に示すように、熱処理（アニール）によりリンをシリコン基板１５中で活性化（ドライブイン）する。例えば、Ｎ２雰囲気、基板温度９００℃で３０分程度の熱処理を行えばよい。本形成工程と同じイオン注入深さにしているので、エピタキシャル膜１１Ａと同様の試験用半導体層１６が得られる。
【００３２】
次いで、図４（ｃ）に示すように、リンを熱拡散させた試験用半導体層１６の電気抵抗を測定した後、測定値を解析してリンの面内均一性を評価する。ここでは、試験用半導体層１６表面の４９点において四探針測定器３により表面抵抗率（ρＳ）を測定する。そして、測定値の最大値（ＭＡＸ）及び最小値（ＭＩＮ）を用いて不純物濃度の面内ばらつき量Ｑ［％］を以下の式（１）で定義し、面内ばらつき量Ｑにより面内均一性を評価する。面内ばらつき量Ｑが小さいほど、リンの濃度が面内で均一である（面内均一性が高い）ことを示す。
Ｑ＝（ＭＡＸ‐ＭＩＮ）／（ＭＡＸ＋ＭＩＮ）×１００  ・・・（１）
【００３３】
試験用半導体層１６においてリン（不純物）の濃度が高くなるほどキャリア数が多くなり、表面抵抗率が低くなるので、不純物濃度と表面抵抗率との間には相関関係が成り立つ。不純物濃度と表面抵抗率との相関関係を示す校正曲線等を調べておき、測定された表面抵抗率を不純物濃度に換算して面内均一性を評価してもよい。また、電気抵抗の測定方法としては、四探針法に代えて二端子法や四端子法を用いてもよいし、面内均一性を評価する手法としては、各種統計手法を用いてもよい。例えば面内ばらつき量Ｑに代えて、標準偏差等により評価してもよい。
【００３４】
通常、不純物濃度の測定には、二次イオン質量分析法（ＳＩＭＳ）が用いられている。ＳＩＭＳによれば、半導体層の厚み方向における不純物濃度の分布を測定可能であるものの、測定時間が長いことや測定誤差が比較的高い（例えば５〜１０％程度）こと等のデメリットもある。半導体基板１にあっては、複数のエピタキシャル膜１１Ａからなる半導体層１１において、１つのエピタキシャル層１１Ａの厚みとしては半導体層１１よりも薄くなる。したがって、イオン注入深さの精度が高くなり厚み方向の分布を知る必要がなくなることに加え、イオン注入深さが浅くなることにより電気抵抗の測定により不純物濃度を知ることが可能になる。電気抵抗を測定することにより、ＳＩＭＳよりも格段に短時間かつ高精度（例えば測定誤差が１％程度）に不純物濃度を評価することができる。
また、イオンビームＢの照射方向と試験用基板の結晶方向とがなす角度（例えばツイスト角θ）を変更しつつ、試験用半導体層の形成と面内均一性の評価とを繰り返すことにより、照射方向及び結晶方向がなす角度と面内均一性との相関関係が既知となる。
【００３５】
図６（ａ）、（ｂ）は、前記のようにして得られた相関関係の一例を示すグラフである。図６（ａ）は、表面抵抗率の最大値、最小値、平均値をそれぞれツイスト角θに対してプロットしたものである。また、図６（ｂ）は、前記の式（１）により定義される面内ばらつき量Ｑをツイスト角θに対してプロットしたものである。
【００３６】
図６（ａ）に示すように、不純物濃度（表面抵抗率）の最大値、最小値、平均値は、それぞれがツイスト角θに対して依存性を有している。最大値は、ツイスト角θが増加するにつれて緩やかに減少する傾向にあり、最小値は、ツイスト角θが５０°〜５４°付近で最大となった後に急激に低下する。これは、チャネリングを防止する効果がツイスト角θに依存しているためと考えられる。
【００３７】
図６（ｂ）に示すように、ツイスト角θが４０°よりも大きくなるにつれて面内ばらつき量Ｑが小さくなり、ツイスト角θが５４°よりも大きくなるにつれて面内ばらつき量Ｑが急激に大きくなる。チャネリング防止効果が高くなると、不純物濃度の最小値（ＭＩＮ）が高くなり最大値（ＭＡＸ）に近づくことにより、面内ばらつき量Ｑが小さくなると考えられる。
【００３８】
このような相関関係と、前記したｎピラー１１１に許容される不純物濃度の誤差範囲とを比較することにより、ツイスト角θに許容される範囲が求まる。また、図６によれば、ツイスト角θが５０°以上５４°以下である範囲において、面内ばらつき量がほぼ最小になることが分かり、この範囲内にツイスト角θを設定することで設計耐圧を最大化することもできる。
【００３９】
図７（ａ）、ツイスト角θを４５°にした比較例１〜１２における表面抵抗率のばらつきを示すグラフであり、図７（ｂ）はツイスト角θを５２°にした実施例１〜１２の表面抵抗値のばらつきを示すグラフである。図７（ａ）、（ｂ）において、比較例１〜１２は試験日が異なるものであり、実施例１〜１２についても同様である。試験用半導体層の面方向において４９箇所で表面抵抗率を測定し、測定値の平均値をマーク、誤差範囲をエラーバーで示している。
【００４０】
通常は、ツイスト角θを４５°にしてイオン注入を行えばよいとされている。しかしながら、図７（ａ）、（ｂ）によれば、ツイスト角θを５２°にすると誤差範囲が狭くなることが明らかである。なお、比較例１〜１２の全てのサンプル（サンプル数５８８）における抵抗率の平均値に対する標準偏差は１．２％であったが、実施例１〜１２全てのサンプル（サンプル数５８８）における抵抗率の平均値に対する標準偏差は０．９％程度であった。
【００４１】
このようにして得られた範囲からツイスト角θを設定し（ステップＳ３１）、これを用いて本形成工程を行う。図７（ａ）〜（ｄ）、図８（ａ）〜（ｄ）、図９（ａ）〜（ｄ）は、本形成工程を概略して示す工程図である。
まず、図７（ａ）に示すように、ｎ型のシリコン基板１０の裏面側に低温酸化膜（ＬＴＯ）１２を形成した後、シリコン基板１０上にエピタキシャル膜１１Ａを形成する（ステップＳ３２）。ＬＴＯ１２は、シリコン基板１０の裏面側を保護するものである。シリコン基板１０裏面に後の工程でエッチング等により凹凸を生じることが防止され、凹凸による位置精度の低下が防止される。
【００４２】
エピタキシャル膜１１Ａの形成方法、形成材料としては公知のものを用いることができる。例えば、シリコン基板１０を載置した成膜室内に原料ガスを供給して、シリコン基板１０上にシリコンをエピタキシャル成長法により結晶成長させて、エピタキシャル膜１１Ａを形成する。原料ガスの具体例としては、モノシランや、ジシラン等が挙げられる。また、原料ガスとして、第１不純物（例えば、リン）や第２不純物（例えば、ボロン）を含んだものを用いて、不純物を含有したエピタキシャル膜を形成してもよい。
【００４３】
次いで、図７（ｂ）に示すように、シリコン基板１０の表面を熱酸化してスルー酸化膜１３を形成する。スルー酸化膜１３は、シリコン基板１０の表面を保護するとともに、ボロンの注入深さを調整するものである。なお、スルー酸化膜１３を形成する前にエピタキシャル膜１１Ａに凹部を設けておき、この凹部をアライメントマークとして用いてもよい。例えば、後にレジストパターンを形成する際にフォトマスクとの位置合わせ等に用いることができる。
【００４４】
次いで、図７（ｃ）に示すように、ボロン注入用のマスクパターンＲ１を形成する（ステップＳ３３１）。ここでは、マスクパターンＲ１として、公知のレジスト技術及びフォトリソグラフィ法を用いてレジストマスクを形成する。そして、図７（ｄ）に示すように、エピタキシャル膜１１Ａにイオン注入法によりボロン（第２不純物）１１２Ａを注入（ステップＳ３３２）した後、図８（ａ）に示すようにマスクパターンＲ１を除去する（ステップＳ３３３）。
【００４５】
次いで、図８（ｂ）に示すように、リン注入用のマスクパターンＲ２を形成するとともに、リンを注入する部分のスルー酸化膜１３を除去する（ステップＳ３３４）。マスクパターンＲ２としては、ボロン注入用のもの同様にレジストマスクを用いればよい。そして、図８（ｃ）に示すように、エピタキシャル膜１１Ａにイオン注入法によりリン（第１不純物）１１１Ａを注入（ステップＳ３３５）した後、図８（ｄ）に示すようにマスクパターンＲ２を除去する（ステップＳ３３６）。
【００４６】
次いで、適宜洗浄処理を行った後、図９（ａ）に示すように熱処理（アニール）によりリン１１１Ａ及びボロン１１２Ａをエピタキシャル膜１１Ａ中で活性化（ドライブ）する（ステップＳ３４）。これにより、リン１１１Ａが熱拡散（一次拡散）してリン拡散部１１１Ｂとなり、ボロン１１２Ａが熱拡散してボロン拡散部１１２Ｂとなる。この熱処理における条件は、試験工程における熱処理（図４（ａ）参照）と同じにすることが好ましく、例えばＮ２雰囲気、基板温度９００℃で３０分程度の熱処理を行えばよい。熱処理の条件を揃えることにより、ツイスト角θと面内ばらつき量Ｑとの相関関係が、試験工程と本形成工程とで高精度に一致するようになる。
【００４７】
次いで、図９（ｂ）に示すようにスルー酸化膜１３を除去する。次いで、ステップＳ３２、Ｓ３３１〜Ｓ３３６、Ｓ３４を所定の回数繰り返すことにより、図９（ｃ）に示すようにエピタキシャル膜１１Ａを所定の数だけ積層する。積層が終了した（ステップ３５）後に、図９（ｄ）に示すように、積層された複数のエピタキシャル膜１１Ａを熱処理して、各々のエピタキシャル膜１１Ａのリン拡散部１１１Ｂ、ボロン拡散部１１２Ｂをさらに熱拡散（２次拡散）させる（ステップＳ３６）。これにより、複数のエピタキシャル膜１１Ａで厚み方向に複数のリン拡散部１１１Ｂが一体となりｎピラー１１１となる。また、ボロン拡散部１１２Ｂも同様に厚み方向において一体となることによりｐピラー１１２となる。これにより、半導体層１１が得られる。また、ＬＴＯ１２を除去すること等の後処理を行うことにより、図１（ａ）に示した半導体基板１が得られる（ステップ３７）。
【００４８】
以上のような本発明の製造方法によれば、試験工程Ｓ２１〜Ｓ２４を行うことによりツイスト角（照射方向）θと面内ばらつき量（面内均一性）Ｑとの相関関係を調査しているので、面内ばつき量Ｑが許容範囲に収まるようなツイスト角θを設定することができる。このようなツイスト角θを用いて本形成工程においてイオン注入することにより、ｎピラー（第１領域）におけるリン（第１不純物）の濃度とｐピラー（第２領域）におけるボロン（第２不純物）とのピラー濃度比を高精度にすることができる。
【００４９】
これにより、第１領域と第２領域とで濃度比を高精度に一致させることが可能になり、
得られた半導体基板１を用いると、格段に高耐圧のＳＪＭＯＳ（縦型金属酸化膜半導体）２を製造することが可能になる。特にツイスト角θを５０°〜５４°に設定することにより、ｎピラーとｐピラーとで濃度比を高精度に一致させることができ、格段に高耐圧化することができる。このように、本発明によれば、良好な半導体基板を製造することが可能になる。
【００５０】
本発明の製造方法により得られた半導体基板１を用いて製造されたＳＪＭＯＳ２は、格段に高耐圧化されるので、ＳＪＭＯＳ２により各種パワーデバイスを構成すれば、高性能なパワーデバイスとなる。また、例えば耐圧増加量の一部又は全部に対応する量だけ半導体層１１の低抵抗化することにより、耐圧を確保するとともにオン抵抗を低減することもできる。これにより、ＳＪＭＯＳ２が低損失のものとなり、ＳＪＭＯＳ２を用いたパワーデバイスを低消費電力化することができる。
【図面の簡単な説明】
【００５１】
【図１】（ａ）は、半導体基板の断面図、（ｂ）は、ＳＪＭＯＳの断面図である。
【図２】半導体基板の製造方法の一実施形態を概略して示すフローチャートである。
【図３】ピラー濃度比の許容範囲を規定する方法を示す説明図である。
【図４】（ａ）〜（ｄ）は、試験工程を模式的に示す工程図である。
【図５】照射方向とシリコン基板の配置を示す（ａ）正面図、（ｂ）側面図である。
【図６】ツイスト角θに対する面内ばらつき量Ｑの一例を示すグラフである。
【図７】（ａ）、（ｂ）はそれぞれ比較例、実施例の表面抵抗率を示すグラフである。
【図８】（ａ）〜（ｄ）は、本形成工程を示す工程図である。
【図９】（ａ）〜（ｄ）は、図７（ｄ）から続く工程図である。
【図１０】（ａ）〜（ｄ）は、図８（ｄ）から続く工程図である。
【符号の説明】
【００５２】
１・・・半導体基板、１０・・・シリコン基板（本形成用基板）、１１・・・半導体層、１１Ａ・・・エピタキシャル膜、１５・・・シリコン基板（試験用基板）、１６・・・試験用半導体層、１１１・・・ｎピラー（第１領域）、１１１Ａ・・・リン（第１不純物）、１１２・・・ｐピラー（第２領域）、１１２Ａ・・・ボロン（第２不純物）、２・・・ＳＪＭＯＳ（縦型金属酸化膜半導体）、Ｓ１・・・規定工程、Ｓ２１〜Ｓ２４・・・試験工程、Ｓ３１、Ｓ３２、Ｓ３３１〜Ｓ３３６、Ｓ３４〜Ｓ３７・・・本形成工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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