(57)【要約】【課題】回路規模が小さくて遅延が少なく且つ特性に与える素子バラツキの影響が小さいDC-DCコンバータの異常電流防止回路を提供する。【解決手段】検出抵抗12の電圧は通常時(正常時)には負電圧であるが異常時に逆電流が生じた場合には正電圧が現れるようになる。電流コンパレータ30は検出抵抗12の電圧を監視し、検出抵抗12の電圧が負電圧の間はハイ出力をＡＮＤ回路20に送ってドライバ10の出力信号がローサイド側スイッチ素子14,19に伝わるようにし、検出抵抗12の電圧が正電圧になると電流コンパレータ30の出力電圧はローになり、ローサイド側スイッチ素子14,19を強制的にOFFにする。電流コンパレータ30は従来の電圧コンパレータに比べ出力電流値を大きくすることができ、異常電流発生の判定に遅延が生じず速度が極めて速くなり、且つ変化幅を大きく取ることができる。【選択図】図１
2010045947.tif 000002
【特許請求の範囲】
【請求項１】
降圧同期整流DC-DCコンバータにおいて、ローサイドに設けたNch MOSFETの異常電流を検出するために該Nch MOSFETに相似形の第二のNch MOSFETを並列に接続し、該第二のNch MOSFETのソースとグランド間に検出抵抗を接続し、該検出抵抗の両端電圧を電流コンパレータに入力し、該電流コンパレータは入力された電圧を電流に変換して基準電流と比較することにより異常電流を判定することを特徴とする異常電流防止回路。
【請求項２】
前記電流コンパレータは、ダイオード接続されるとともにソースが入力端子に接続された第一のNch MOSFETと、ゲートが該第一のNch MOSFETのゲートに接続された第二のNch MOSFETで構成される第一のカレントミラーと、ダイオード接続された第一のPch MOSFETとゲートが該第一のPch MOSFETのゲートに接続された第二のPch MOSFETで構成される第二のカレントミラーと、前記第一のカレントミラーの前記第一のNch MOSFETのドレインと前記第二のカレントミラーの前記第一のPch MOSFETのドレインに同じ基準電流を流す電流源とを備え、前記第一のカレントミラーの前記第二のNch MOSFETのドレインと前記第二のカレントミラーの前記第二のPch MOSFETのドレインを接続し、その接続点に少なくとも１個以上のインバータを接続し、該インバータの出力を電流コンパレータの出力端子に接続して、前記第二のカレントミラーの出力電流と前記入力端子の電圧によって決まる前記第一のカレントミラーの出力電流との大小関係により前記電流コンパレータの出力を定めることを特徴とする請求項１に記載の異常電流防止回路。
【請求項３】
前記基準電流を流す電流源をフローティング電流源で構成したことを特徴とする請求項１または２に記載の異常電流防止回路。
【請求項４】
前記フローティング電流源を、ジャンクションFET、デプレッションＭＯＳまたはピンチ抵抗により構成したことを特徴とする請求項３に記載の異常電流防止回路。
【請求項５】
昇圧型DC-DCコンバータにおいて、第一のスイッチ素子である第一のNch MOSFETと、該Nch MOSFETと相似形の第二のNch MOSFETとを並列に接続し、該第二のNch MOSFETのソースとグランド間に検出抵抗を接続し、該検出抵抗の両端電圧を電流コンパレータに入力し、該電流コンパレータは入力された電圧を電流に変換して基準電流と比較することにより異常電流を判定し、異常電流と判定された場合には前記第一及び第二のNch MOSFETをオフすることを特徴とする異常電流防止回路。
【請求項６】
前記電流コンパレータは、ダイオード接続されるとともにソースが入力端子に接続された第一のNch MOSFETと、ゲートが該第一のNch MOSFETのゲートに接続された第二のNch MOSFETで構成される第一のカレントミラーと、ダイオード接続された第一のPch MOSFETとゲートが該第一のPch MOSFETのゲートに接続された第二のPch MOSFETで構成される第二のカレントミラーと、前記第一のカレントミラーの前記第一のNch MOSFETのドレインと前記第二のカレントミラーの前記第一のPch MOSFETのドレインに同じ基準電流を流す電流源とを備え、前記第一のカレントミラーの前記第二のNch MOSFETのドレインと前記第二のカレントミラーの前記第二のPch MOSFETのドレインを接続し、その接続点に少なくとも１個以上のインバータを接続し、該インバータの出力を電流コンパレータの出力端子に接続して、前記第二のカレントミラーの出力電流と前記入力端子の電圧によって決まる前記第一のカレントミラーの出力電流との大小関係により前記電流コンパレータの出力を定めることを特徴とする請求項５に記載の異常電流防止回路。
【請求項７】
前記基準電流を流す電流源をフローティング電流源で構成したことを特徴とする請求項５または６に記載の異常電流防止回路。
【請求項８】
前記フローティング電流源を、ジャンクションFET、デプレッションＭＯＳまたはピンチ抵抗により構成したことを特徴とする請求項７に記載の異常電流防止回路。
【請求項９】
降圧型DC-DCコンバータにおいて、第一のスイッチ素子である第一のPch MOSFETと、該Pch MOSFETと相似形の第二のPch MOSFETとを並列に接続し、該第二のPch MOSFETのソースと電源間に検出抵抗を接続し、該検出抵抗の両端電圧を電流コンパレータに入力し、該電流コンパレータは入力された電圧を電流に変換して基準電流と比較することにより異常電流を判定し、異常電流と判定された場合には前記第一及び第二のPch MOSFETをオフすることを特徴とする異常電流防止回路。
【請求項１０】
前記電流コンパレータは、ダイオード接続されるとともにソースが入力端子に接続された第一のPch MOSFETと、ゲートが該第一のPch MOSFETのゲートに接続された第二のPch MOSFETで構成される第一のカレントミラーと、ダイオード接続された第一のNch MOSFETとゲートが該第一のNch MOSFETのゲートに接続された第二のNch MOSFETで構成される第二のカレントミラーと、前記第一のカレントミラーの前記第一のPch MOSFETのドレインと前記第二のカレントミラーの前記第一のNch MOSFETのドレインに同じ基準電流を流す電流源とを備え、前記第一のカレントミラーの前記第二のPch MOSFETのドレインと前記第二のカレントミラーの前記第二のNch MOSFETのドレインを接続し、その接続点に少なくとも１個以上のインバータを接続し、該インバータの出力を電流コンパレータの出力端子に接続して、前記第二のカレントミラーの出力電流と前記入力端子の電圧によって決まる前記第一のカレントミラーの出力電流との大小関係により前記電流コンパレータの出力を定めることを特徴とする請求項９に記載の異常電流防止回路。
【請求項１１】
前記電流コンパレータは、ダイオード接続されるとともにソースが入力端子に接続された第一のPch MOSFETと、ゲートが該第一のPch MOSFETのゲートに接続された第二のPch MOSFETで構成され、該第二のPch MOSFETのソースが第一の電源端子に接続される第一のカレントミラーと、ダイオード接続されるとともにソースが第二の電源端子に接続された第三のPch MOSFETと、ゲートが前記第三のPch MOSFETのゲートにソースが前記第二の電源端子に接続された第四のPch MOSFETで構成される第二のカレントミラーと、前記第一のカレントミラーの出力電流を折り返すNch MOSFETで構成された第三のカレントミラーと、前記第一のカレントミラーの前記第一のPch MOSFETのドレインと前記第二のカレントミラーの前記第三のPch MOSFETのドレインに同じ基準電流を流す電流源とを備え、
前記第三のカレントミラーの出力電流が前記入力端子の電圧によって決まり、前記第二のカレントミラーの出力電流が前記基準電流によって決まり、前記第三と前記第二のカレントミラーの出力端子が接続されることによって前記第三と前記第二のカレントミラー出力電流を比較し、その接続点に少なくとも１個以上のインバータを接続し、該インバータの出力から前記第三と前記第二のカレントミラー出力電流の比較結果を出力することを特徴とする請求項９に記載の異常電流防止回路。
【請求項１２】
前記カレントミラーに基準電流を流す電流源をフローティング電流源で構成したことを特徴とする請求項９ないし１１のいずれか１項に記載の異常電流防止回路。
【請求項１３】
前記フローティング電流源を、ジャンクションFET、デプレッションＭＯＳまたはピンチ抵抗により構成したことを特徴とする請求項１２に記載の異常電流防止回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エネルギーが蓄積されたインダクタからの逆電流やインダクタの過電流などの異常電流の有無を判定して、異常電流が有った場合にはこれを防止するDC-DCコンバータの異常電流防止回路に関するものである。
【背景技術】
【０００２】
図１６は、異常電流の一つである逆電流の有無を判定し、逆電流が有る場合にはこれを防止する従来の逆流防止回路を含んでなる同期整流(Synchronous Rectification)型降圧(buck)DC-DCコンバータの構成を示す図である。図１６において、101は入力電源端子(VIN端子)、102は図示しない負荷に供給される出力電圧(OUTPUT)を抵抗R3(117)と抵抗R2(118)で分圧して検出する帰還電圧が入力される帰還電圧入力端子(FB-IN端子)、103はインダクタL1(115)のエネルギー蓄積/放出(以下では、エネルギー蓄積を‘充電’、エネルギー放出を‘放電’と呼ぶ)を制御する回路の出力端子(OUT端子)、104はグランド端子(GND端子)、105はクロック信号を出力する発振器(OSC)、106は発振器(OSC)105の出力によりトリガーをかけられてランプ信号Vrampを生成する鋸歯状波発生回路(Ramp Generator)、108は帰還電圧と基準電圧VREF1(107)を比較して誤差信号Verrorを出力する誤差増幅器(Error Amp)、109は誤差増幅器108の出力Verrorと鋸歯状波発生回路106の出力Vrampとを比較して制御信号をパルス幅に変換して出力するPWM(Pulse-Width Modulation)比較器(PWM Comp)、110はインダクタL1(115)の充電期間を制御するハイサイド側スイッチ素子(Q31)113とローサイド側スイッチ素子(Q32)114およびスイッチ素子(Q33)119を駆動するドライバ、111は検出抵抗112の電圧をGND電位と比較して逆電流の有無を判定する電圧コンパレータ、112はローサイド側のスイッチ素子114,119がオン(ON)している期間にインダクタンス電流が逆流していることを検出する抵抗、116は出力電圧を得るための平滑コンデンサ(Cout)、120はインダクタL1(115)から逆電流が流れている場合にローサイド側のスイッチ素子114,119をオフ（OFF）にするＡＮＤ回路である。なお、ハイサイド側スイッチ素子(Q31)113は、Pch MOSFETで構成され、ローサイド側スイッチ素子(Q32)114およびスイッチ素子(Q33)119は、Nch MOSFETで構成されている。Pch MOSFETは、Ｐチャネル金属酸化膜半導体電界効果トランジスタ(P-channel metal oxide semiconductor field effect transistor )の略であり、Nch MOSFETは、Ｎチャネル金属酸化膜半導体電界効果トランジスタ(N-channel metal oxide semiconductor field effect transistor )の略である。
【０００３】
図１６において、DC-DCコンバータの出力電圧OUTPUTは抵抗R3(117)と抵抗R2(118)で分割されて帰還電圧端子102に印加されている。この帰還電圧と基準電圧VREF1(107)は誤差増幅器108で比較され、誤差信号VerrorとしてPWM比較器109に伝えられる。PWM比較器109は誤差信号Verrorと鋸歯状波発生回路106の出力であるVrampを比較して、Verror＞Vrampのときは、ハイサイド側スイッチ素子113をONに、Verror＜Vrampのときは、ローサイド側のスイッチ素子114,119をONにするような出力信号をドライバ110に送る。ドライバ110はPWM比較器109の出力信号に基づいてスイッチ素子を駆動するが、ハイサイド側スイッチ素子113とローサイド側スイッチ素子114,119を基本的には相補的にON/OFF（両者のON/OFFを逆に）させるとともに、同時にONすることがない（デッドタイムを設ける）ようにNon-Overlap機能を有している。
【０００４】
ハイサイド側スイッチ素子113がONのときには、インダクタL1(115)は電源101より充電され、またローサイド側のスイッチ素子114,119がONのときには、インダクタL1(115)は負荷とローサイド側スイッチ素子114,119を通して放電する。この充放電サイクルにおいて出力電圧OUTPUTが低い場合には、誤差増幅器108の出力電圧Verrorは高くなり、その結果ハイサイド側スイッチ素子113のONデューティ(Duty)比が大きくなり、ローサイド側のスイッチ素子114,119のON期間は短くなり、出力電圧OUTPUTを上げる方向に作用する。一方、出力電圧OUTPUTが高い場合には逆のことが起こり、ハイサイド側スイッチ素子113のONデューティ(Duty)比は小さくなり、ローサイド側のスイッチ素子114,119のON期間は長くなり、出力電圧OUTPUTを下げる方向に作用する。このサイクルを繰り返すことにより帰還電圧端子102の電圧と基準電圧107が常に等しくなるように制御回路が作用し、出力電圧OUTPUTは以下の式（１）で表される値に制御される。
【０００５】
Vout = VREF1*(1+R3/R2)      （１）
（ただし、VREF1は基準電圧107の電圧）
図１６においてローサイド側のスイッチ素子114,119のON期間が長くなった場合に、インダクタ115のエネルギーがなくなると、平滑コンデンサ116からローサイド側スイッチ素子114,119を介してインダクタ115が充電されるようになる。こうなると、インダクタ115のインダクタンス電流は逆に流れることになり逆流が起きる。検出抵抗112の電圧は、通常時は負電圧であるが、逆電流が生じた場合には正電圧が現れる。この逆電流が流れることになると、逆電流は平滑コンデンサ116に蓄積された電荷が供給源であるため、平滑コンデンサ116の両端電圧である出力電圧は急速に低下する。平滑コンデンサ116に蓄積された電荷をインダクタ115に逆流させるということは、平滑コンデンサ116に蓄積したエネルギーを捨てることになり、そのままDC-DCコンバータの電力損失となるから、逆電流になるローサイド側スイッチ素子114,119をOFFにして逆電流が流れないようにしなければならない。この役割を果たすのが電圧コンパレータ111とＡＮＤ回路120であり、電圧コンパレータ111は検出抵抗112の電圧をGNDレベルと比較し、検出抵抗112の電圧が負電圧の間はハイ出力をＡＮＤ回路120に送ってドライバ110の出力信号がローサイド側スイッチ素子114,119に伝わるようにし、検出抵抗112の電圧が正電圧になると電圧コンパレータ111の出力電圧はローになり、ローサイド側スイッチ素子114,119を強制的にOFFにする。
【０００６】
電圧コンパレータ111による逆電流検出動作は、電圧コンパレータ自身の遅延時間が無い場合は理想的な動作をすることが期待できるが、実際には、電圧コンパレータが遅延時間を有することは避けられず、理想的な動作をすることが望めない。発明者がシミュレーションを行ったところ、通常構成の電圧コンパレータの遅延時間は200〜300nsであった。200〜300nsの遅れ時間はローサイド側スイッチ素子114,119をOFFするタイミングが遅延時間だけ遅れることになり、その分、インダクタ115に逆電流が流れる。DC-DCコンバータにおける最近の傾向はクロック周波数が1 MHz以上に上がっている、すなわちスイッチング周期が1000ns以下となっていることから、この影響はより重大なものになっている。すなわち、DC-DCコンバータの出力電圧の変動が大きくなり、したがって効率の低下も招くことになる。
【０００７】
上記説明においては、エネルギーが蓄積されたインダクタからの逆電流について説明したが、一例として、図１６に用いている電圧コンパレータをそのまま昇圧(boost)型DC-DCコンバータに適用した場合におけるインダクタの過電流についてもほぼ同様の問題がある。
【０００８】
図１７は、異常電流の一つである過電流の有無を判定し過電流が有る場合にはこれを防止する従来の過電流防止回路を含んでなる昇圧(boost)型のDC-DCコンバータの構成を示す図である。図１７において、201は入力電源端子(VIN端子)、202は図示しない負荷に供給される出力電圧(OUTPUT)を抵抗R3(217)と抵抗R2(218)で分圧して検出する帰還電圧が入力される帰還電圧入力端子(FB-IN端子)、203はインダクタL1(215)のエネルギー蓄積/放出(以下では、エネルギー蓄積を‘充電’、エネルギー放出を‘放電’と呼ぶ)を制御する回路の出力端子(OUT端子)、204はグランド端子(GND端子)、205はクロック信号を出力する発振器(OSC)、206は発振器(OSC)205の出力によりトリガーをかけられてランプ信号Vrampを生成する鋸歯状波発生回路(Ramp Generator)、208は帰還電圧と基準電圧VREF1(207)を比較して誤差信号Verrorを出力する誤差増幅器(Error Amp)、209は誤差増幅器208の出力Verrorと鋸歯状波発生回路206の出力Vrampとを比較して制御信号をパルス幅に変換して出力するPWM(Pulse-Width Modulation)比較器(PWM Comp)、210は電圧コンパレータ211の過電流検出信号でセットされＡＮＤ回路220に信号を送ってスイッチ素子(Q32)214およびスイッチ素子(Q33)219をオフ(OFF)するラッチ(Latch)素子、211は検出抵抗R1(212)の電圧を基準電圧VREF2(221)と比較して過電流の有無を判定する電圧コンパレータ(Comparator)、212はスイッチ素子214,219がオン(ON)している期間のインダクタンス電流を検出する抵抗、213は昇圧された出力電圧(OUTPUT)が電源201側に逆流しないように阻止するダイオード(D1)、216は出力電圧(OUTPUT)を得るための平滑コンデンサ(Cout)、220はインダクタL1(215)の充電期間を制御するスイッチ素子214,219を駆動するＡＮＤ回路である。
【０００９】
図１７においてスイッチ素子214およびスイッチ素子219がONしている状態では電源201からインダクタ215に充電電流が流れエネルギーが蓄積される。またスイッチ素子214,219がOFFしている状態では、インダクタ215に蓄えられたエネルギーはダイオード213を介して出力側の平滑コンデンサ216及び負荷に供給される。DC-DCコンバータの出力電圧(OUTPUT)は、抵抗R3(217)と抵抗R2(218)で分割されて帰還電圧端子202に印加され、この帰還電圧と基準電圧VREF1(207)は誤差増幅器208で比較され、誤差信号VerrorとしてPWM比較器209に伝えられる。PWM比較器209は誤差信号Verrorと鋸歯状波発生回路206の出力であるVrampを比較して、Verror＞Vrampのときは、スイッチ素子214,219をONに、Verror＜Vrampのときは、スイッチ素子214,219をOFFにするような出力信号をＡＮＤ回路220に送る。
【００１０】
いま出力電圧(OUTPUT)が低い場合には、誤差増幅器208の出力電圧Verrorは高くなり、スイッチ素子214,219のONデューティ(Duty)比は大きくなり、スイッチ素子214,219のOFF期間が短くなり、出力電圧を上げる方向に作用する（昇圧型DC-DCコンバータの連続モード・定常時では、スイッチ素子214,219のON期間とOFF期間をそれぞれTon,Toffとすると、出力電圧(OUTPUT)=VIN*(Ton+Toff)/Toffとなる。）。一方、出力電圧(OUTPUT)が高い場合には逆のことが起こり、ONデューティ(Duty)比は小さくなり、スイッチ素子214,219のOFF期間が長くなり、出力電圧を下げる方向に作用する。このサイクルを繰り返すことにより帰還電圧端子202の電圧と基準電圧207が常に等しくなるように制御回路が作用し、出力電圧は上述した式（１）で表される値に制御される。
【００１１】
図１７においてスイッチ素子214,219のON期間が長くなった場合に、インダクタ215に流れる電流が時間とともに大きくなり、スイッチ素子214,219のドレイン電流が最大定格を超してしまうとスイッチ素子214が破壊する可能性が高くなる。通常、最大定格になる前にドレイン電流に対して制限を掛けるために、スイッチ素子214と相似形でゲート幅が1/Nのスイッチ素子219を並列に接続し、ソースとGND(グランド)間に検出抵抗R1(212)を入れてスイッチ素子214のドレイン電流を電圧コンパレータ211でモニタするよう構成している。スイッチ素子219を使用する理由としては、スイッチ素子214のソース・GND間に検出抵抗R1(212)を接続した場合は、ドレイン電流が大きいため検出抵抗212の抵抗値は１Ω以下の小さな抵抗としなければならなくなり、このような抵抗はＩＣで製作できないからである。
【００１２】
検出抵抗212の電圧はスイッチ素子214,219のONの期間のインダクタンス電流に比例した電圧となり、電圧コンパレータ211で基準電圧VRER2(221)と比較して基準電圧VRER2(221)を超えると過電流と判定されて電圧コンパレータ211の出力（CP OUT）がロー(Low)に反転して、ラッチ(Latch)素子210の出力D0がロー(Low)になるようにセットする。なお、ラッチ(Latch)素子210の出力D0は、事前にReset信号によりハイ(High)とされている。すると出力D0はＡＮＤ回路20のもう一方の入力端子に接続されているのでスイッチ素子214，219をOFFにしてドレイン電流(過電流)が流れないようにする。この動作はクロック信号の１サイクル毎に行われるのが普通で、毎回Reset信号でラッチ(Latch)素子210をリセットしている。
【００１３】
このようにして過電流を防止しているが、図１６の逆電流検出における電圧コンパレータ111でも説明したように、図１７の電圧コンパレータ211の過電流検出動作は、電圧コンパレータ自身の遅延時間が無い場合は理想的な動作をすることが期待できるが、実際には、電圧コンパレータが遅延時間を有することは避けられず、理想的な動作をすることが望めないため、スイッチ素子214が破壊する可能性が高くなる。そのため遅れ時間の分だけ過電流の設定値を下げるなどのマージンを広げる対策が必要となる。マージンを広げる対策の一つは、スイッチ素子214のサイズを大きくすることであり、また別の対策としては遅れ時間を短縮するために電圧コンパレータのバイアス電流を増やすことである。
【００１４】
このように現状では電圧コンパレータを用いてインダクタからの逆電流やインダクタの過電流などの異常電流の有無を判定しているが、下記に示す特許文献１では、異常電流の一つである逆電流が流れるのを防止する電流方向検出回路を提案し、この電流方向検出回路を電圧ではなく電流モード（動作を決める信号が電圧ではなく電流）で動作させ、回路規模を小さく且つ遅延を小さくして動作させ得るとしている。
【特許文献１】特開２００５−２３７０９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述した従来の電圧コンパレータにおける遅れ時間は、一般にＩＣの製造プロセスに起因する素子特性のバラツキで変動するので、かなりのマージンを取る必要があり、したがって図１６及び図１７に示すスイッチ素子のサイズが必要以上に大きくなってコスト上昇を招くという課題があった。また従来の電圧コンパレータにおける遅れ時間を短縮するためにバイアス電流を増やすようにした場合には、消費電力が増えて効率が低下するという課題があった。
【００１６】
さらに上記特許文献１に示された逆流防止機能を有する電流方向検出回路では、特性に与える素子バラツキの影響が大きいため特性が安定しないという課題がある。
そこで本発明は、回路規模が小さくて遅延が少なく、且つ特性に与える素子バラツキの影響が小さいDC-DCコンバータの異常電流防止回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記課題を解決するために、本発明の一態様は、降圧同期整流DC-DCコンバータにおいて、ローサイドに設けたNch MOSFETの電流を検出するために該Nch MOSFETに相似形の第二のNch MOSFETを並列に接続し、該第二のNch MOSFETのソースとグランド間に検出抵抗を接続し、該検出抵抗の両端電圧を電流コンパレータに入力し、該電流コンパレータは入力された電圧を電流に変換して基準電流と比較することにより異常電流を判定することを特徴とする。その場合において、前記電流コンパレータは、ダイオード接続されるとともにソースが入力端子に接続された第一のNch MOSFETと、ゲートが該第一のNch MOSFETのゲートに接続された第二のNch MOSFETで構成される第一のカレントミラーと、ダイオード接続された第一のPch MOSFETとゲートが該第一のPch MOSFETのゲートに接続された第二のPch MOSFETで構成される第二のカレントミラーと、前記第一のカレントミラーの前記第一のNch MOSFETのドレインと前記第二のカレントミラーの前記第一のPch MOSFETのドレインに同じ基準電流を流す電流源とを備え、前記第一のカレントミラーの前記第二のNch MOSFETのドレインと前記第二のカレントミラーの前記第二のPch MOSFETのドレインを接続し、その接続点に少なくとも１個以上のインバータを接続し、該インバータの出力を電流コンパレータの出力端子に接続して、前記第二のカレントミラーの出力電流と前記入力端子の電圧によって決まる前記第一のカレントミラーの出力電流との大小関係により前記電流コンパレータの出力を定めることが望ましい。
【００１８】
また本発明の別の態様は、昇圧型DC-DCコンバータにおいて、第一のスイッチ素子である第一のNch MOSFETと、該Nch MOSFETと相似形の第二のNch MOSFETとを並列に接続し、該第二のNch MOSFETのソースとグランド間に検出抵抗を接続し、該検出抵抗の両端電圧を電流コンパレータに入力し、該電流コンパレータは入力された電圧を電流に変換して基準電流と比較することにより異常電流を判定し、異常電流と判定された場合には前記第一及び第二のNch MOSFETをオフすることを特徴とする。その場合において、前記電流コンパレータは、ダイオード接続されるとともにソースが入力端子に接続された第一のNch MOSFETと、ゲートが該第一のNch MOSFETのゲートに接続された第二のNch MOSFETで構成される第一のカレントミラーと、ダイオード接続された第一のPch MOSFETとゲートが該第一のPch MOSFETのゲートに接続された第二のPch MOSFETで構成される第二のカレントミラーと、前記第一のカレントミラーの前記第一のNch MOSFETのドレインと前記第二のカレントミラーの前記第一のPch MOSFETのドレインに同じ基準電流を流す電流源とを備え、前記第一のカレントミラーの前記第二のNch MOSFETのドレインと前記第二のカレントミラーの前記第二のPch MOSFETのドレインを接続し、その接続点に少なくとも１個以上のインバータを接続し、該インバータの出力を電流コンパレータの出力端子に接続して、前記第二のカレントミラーの出力電流と前記入力端子の電圧によって決まる前記第一のカレントミラーの出力電流との大小関係により前記電流コンパレータの出力を定めることが望ましい。
【００１９】
さらに本発明の別の態様は、降圧型DC-DCコンバータにおいて、第一のスイッチ素子である第一のPch MOSFETと、該Pch MOSFETと相似形の第二のPch MOSFETとを並列に接続し、該第二のPch MOSFETのソースと電源間に検出抵抗を接続し、該検出抵抗の両端電圧を電流コンパレータに入力し、該電流コンパレータは入力された電圧を電流に変換して基準電流と比較することにより異常電流を判定し、異常電流と判定された場合には前記第一及び第二のPch MOSFETをオフすることを特徴とする。その場合において、前記電流コンパレータは、ダイオード接続されるとともにソースが入力端子に接続された第一のPch MOSFETと、ゲートが該第一のPch MOSFETのゲートに接続された第二のPch MOSFETで構成される第一のカレントミラーと、ダイオード接続された第一のNch MOSFETとゲートが該第一のNch MOSFETのゲートに接続された第二のNch MOSFETで構成される第二のカレントミラーと、前記第一のカレントミラーの前記第一のPch MOSFETのドレインと前記第二のカレントミラーの前記第一のNch MOSFETのドレインに同じ基準電流を流す電流源とを備え、前記第一のカレントミラーの前記第二のPch MOSFETのドレインと前記第二のカレントミラーの前記第二のNch MOSFETのドレインを接続し、その接続点に少なくとも１個以上のインバータを接続し、該インバータの出力を電流コンパレータの出力端子に接続して、前記第二のカレントミラーの出力電流と前記入力端子の電圧によって決まる前記第一のカレントミラーの出力電流との大小関係により前記電流コンパレータの出力を定めることが望ましい。さらに上記の場合において、前記電流コンパレータは、ダイオード接続されるとともにソースが入力端子に接続された第一のPch MOSFETと、ゲートが該第一のPch MOSFETのゲートに接続された第二のPch MOSFETで構成され、該第二のPch MOSFETのソースが第一の電源端子に接続される第一のカレントミラーと、ダイオード接続されるとともにソースが第二の電源端子に接続された第三のPch MOSFETと、ゲートが前記第三のPch MOSFETのゲートにソースが前記第二の電源端子に接続された第四のPch MOSFETで構成される第二のカレントミラーと、前記第一のカレントミラーの出力電流を折り返すNch MOSFETで構成された第三のカレントミラーと、前記第一のカレントミラーの前記第一のPch MOSFETのドレインと前記第二のカレントミラーの前記第三のPch MOSFETのドレインに同じ基準電流を流す電流源とを備え、前記第三のカレントミラーの出力電流が前記入力端子の電圧によって決まり、前記第二のカレントミラーの出力電流が前記基準電流によって決まり、前記第三と前記第二のカレントミラー出力端子が接続されることによって前記第三と前記第二のカレントミラー出力電流を比較し、その接続点に少なくとも１個以上のインバータを接続し、該インバータの出力から前記電流比較の結果を出力することが望ましい。
【発明の効果】
【００２０】
本発明は電流コンパレータにより過電流又は逆電流などの異常電流を防止しているので、例えば過電流防止に使用した場合にはスイッチ素子に流れる異常電流を高速に制限してスイッチ素子の破壊を防ぐとともに、スイッチ素子に無駄なマージンを取る必要性がなくなるので半導体による素子製作上の面積効率が高まりコストを削減することができる。また逆流防止に使用した場合にはインダクタンス電流の逆電流が実質的に流れなくなり、出力電圧の変動が少なく安定した動作が実現できるとともに効率も改善でき低消費電力化に貢献することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を実施するための最良の形態について、図面を参照して詳細に説明する。
［実施例１］
図１は、本発明の実施形態に係る異常電流防止回路およびそれを含んでなる同期整流(Synchronous Rectification)型降圧(buck)DC-DCコンバータの構成を示す図である。図１において、1は入力電源端子(VIN端子)、2は図示しない負荷に供給される出力電圧(OUTPUT)を抵抗R3(17)と抵抗R2(18)で分圧して検出する帰還電圧が入力される帰還電圧入力端子(FB-IN端子)、3はインダクタL1(15)のエネルギー蓄積/放出(以下では、エネルギー蓄積を‘充電’、エネルギー放出を‘放電’と呼ぶ)を制御する回路の出力端子(OUT端子)、4はグランド端子(GND端子)、5はクロック信号を出力する発振器(OSC)、6は発振器(OSC)5の出力によりトリガーをかけられてランプ信号Vrampを生成する鋸歯状波発生回路(Ramp Generator)、8は帰還電圧と基準電圧VREF1(7)を比較して誤差信号Verrorを出力する誤差増幅器(Error Amp)、9は誤差増幅器8の出力Verrorと鋸歯状波発生回路6の出力Vrampとを比較して制御信号をパルス幅に変換して出力するPWM(Pulse-Width Modulation)比較器(PWM Comp)、10はインダクタL1(15)の充電期間を制御するハイサイド側スイッチ素子(Q31)13とローサイド側スイッチ素子(Q32)14およびスイッチ素子(Q33)19を駆動するドライバ、12はローサイド側のスイッチ素子14,19がオン(ON)している期間にインダクタンス電流が逆流していることを検出する抵抗、16は出力電圧を得るための平滑コンデンサ(Cout)、20はインダクタL1(15)から逆電流が流れている場合にローサイド側のスイッチ素子14,19をオフ（OFF）にするＡＮＤ回路、30は検出抵抗12の電圧を監視して逆電流の有無を判定する電流コンパレータである。
【００２２】
図１において、DC-DCコンバータの出力電圧OUTPUTは抵抗R3(17)と抵抗R2(18)で分割されて帰還電圧端子2に印加されている。この帰還電圧と基準電圧VREF1(7)は誤差増幅器8で比較され、誤差信号VerrorとしてPWM比較器9に伝えられる。PWM比較器9は誤差信号Verrorと鋸歯状波発生回路6の出力であるVrampを比較して、Verror＞Vrampのときは、ハイサイド側スイッチ素子13をONに、Verror＜Vrampのときは、ローサイド側のスイッチ素子14,19をONにするような出力信号をドライバ10に送る。ドライバ10はPWM比較器9の出力信号に基づいてスイッチ素子を駆動するが、ハイサイド側スイッチ素子13とローサイド側スイッチ素子14,19を基本的には相補的にON/OFF（両者のON/OFFを逆に）させるとともに、同時にONすることがない（デッドタイムを設ける）ようにNon-Overlap機能を有している。
【００２３】
ハイサイド側スイッチ素子13がONのときには、インダクタL1(15)は電源1より充電され、またローサイド側のスイッチ素子14,19がONのときには、インダクタL1(15)は負荷とローサイド側スイッチ素子14,19を通して放電する。この充放電サイクルにおいて、出力電圧OUTPUTが低い場合には、誤差増幅器8の出力電圧Verrorは高くなり、その結果ハイサイド側スイッチ素子13のONデューティ(Duty)比が大きくなり、ローサイド側のスイッチ素子14,19のON期間は短くなり、出力電圧OUTPUTを上げる方向に作用する。一方、出力電圧OUTPUTが高い場合には逆のことが起こり、ハイサイド側スイッチ素子13のONデューティ(Duty)比は小さくなり、ローサイド側のスイッチ素子14,19のON期間は長くなり、出力電圧OUTPUTを下げる方向に作用する。このサイクルを繰り返すことにより帰還電圧端子2の電圧と基準電圧7が常に等しくなるように制御回路が作用し、出力電圧OUTPUTは上述の式（１）で表される値に制御される。
【００２４】
図１においてローサイド側のスイッチ素子14,19のON期間が長くなった場合に、インダクタ15のエネルギーがなくなると、平滑コンデンサ16からローサイド側スイッチ素子14,19を介してインダクタ15が充電されるようになる。こうなると、インダクタ15のインダクタンス電流は逆に流れることになり逆流が起きる。検出抵抗12の電圧は通常時は負電圧であるが、逆電流が生じた場合には正電圧が現れる。この逆電流が流れることになると、逆電流は平滑コンデンサ16に蓄積された電荷が供給源であるため、平滑コンデンサ16の両端電圧である出力電圧は急速に低下する。平滑コンデンサ16に蓄積された電荷をインダクタ15に逆流させるということは、平滑コンデンサ16に蓄積したエネルギーを捨てることになり、そのままDC-DCコンバータの電力損失となるから、逆電流になるローサイド側スイッチ素子14,19をOFFにして逆電流が流れないようにしなければならない。この役割を果たすのが電流コンパレータ30とＡＮＤ回路20であり、電流コンパレータ30は検出抵抗12の電圧を監視し、検出抵抗12の電圧が負電圧の間はハイ出力をＡＮＤ回路20に送ってドライバ10の出力信号がローサイド側スイッチ素子14,19に伝わるようにし、検出抵抗12の電圧が正電圧になると電流コンパレータ30の出力電圧はローになり、ローサイド側スイッチ素子14,19を強制的にOFFにする。
【００２５】
図２は、図１に示した電流コンパレータ30の具体例を示す回路図である。図３は図２に示した電流コンパレータ30の電流比較動作を説明する図である。図２のIN端子31は図１の検出抵抗R1(12)とスイッチ素子19との接続点に接続され、OUT端子42はＡＮＤ回路20に、VCC端子は電源端子1に、GND端子はGND4にそれぞれ接続される。図２の定電流源I2(32)の電流値は異常電流(ここでは逆電流)が流れたことを判定するための基準電流値に設定される。ここで代表的な値として10μAとする。IN端子31の電位がGNDレベルの場合は、定電流源I2(32)の電流はNch MOSFET Q3(33)とNch MOSFET Q4 (34)で構成される第一のカレントミラー回路43でそのまま折り返されて定電流源I2(32)の電流に等しい電流がNch MOSFET Q4(34)に流れる。また、定電流源I2(32)の電流がPch MOSFET Q5(35)とPch MOSFET Q6(36)で構成される第二のカレントミラー回路44でも折り返されて、定電流源I2(33)の電流に等しい電流がPch MOSFET Q6(36)に流れる。この状態は図３に示すＢ点に当たる。図３はNch MOSFET Q4(34)及びPch MOSFET Q6(36)のドレイン電流Idsとソース・ドレイン間電圧Vdsの関係を示したもので、Nch MOSFET Q4(34)のIdsが破線で、Pch MOSFET Q6(36)のIdsが実線でそれぞれ示されている。いま、Nch MOSFET Q4(34)とPch MOSFET Q6(36)のドレイン電流Idsは同じ値なので図２のNch MOSFET Q4(34)とPch MOSFET Q6(36)のドレイン電圧Vo 1(41)は図３のＢ点となる。なお、IN端子31の電位がGNDレベルであるということは検出抵抗R1(12)に電流が流れていないということであり、ローサイド側のスイッチ素子(Q32)14及びスイッチ素子(Q33)19に流れる電流が通常のものから逆電流に切り換わる瞬間に相当する（厳密に言えば、スイッチ素子(Q33)19に10μAの電流が流れていて、逆電流に切り換わる直前の状態である。）。
【００２６】
次に図１において、ローサイド側のスイッチ素子(Q32)14及びスイッチ素子(Q33)19がONしていて逆電流が流れていない状態では、検出抵抗R1(12) とスイッチ素子19との接続点の電圧はGND電位より低い負電圧状態にあり、従いNch MOSFET Q3(33)ののソース電位は負電圧となっている。一方、Nch MOSFET Q4(34)のソース電位はGND電位であるから、Nch MOSFET Q4(34)のソース・ゲート間電圧(VGS)はNch MOSFET Q3(33)のソース・ゲート間電圧(VGS)（定電流源I2(33)の電流を流すのに必要なソース・ゲート間電圧）より小さくなるので、Nch MOSFET Q4(34)の電流は定電流源I2(33)の電流、すなわちPch MOSFET Q6(36)のドレイン電流より小さくなる。この状態は図３ではＡ点の状態であり、ドレイン電圧Vo 1(41)はハイ(High)で、図２の電流コンパレータ30の出力端子(OUT)42の電圧もハイ(High)である。よって図１でローサイド側のスイッチ素子(Q32)14およびスイッチ素子(Q33)19はONに保たれる。なお、電流コンパレータ30の出力端子(OUT)42は、Pch MOSFET Q7(37)及びNch MOSFET Q8(38)からなる第一のインバータとPch MOSFET Q10(40)及びNch MOSFET Q9(39)からなる第二のインバータとで構成される２段構成のインバータから出力される。具体例では２段構成のインバータを例示しているが、段数はこの例に限定されることなく適宜設定することができる。
【００２７】
図１でローサイド側のスイッチ素子(Q32)14およびスイッチ素子(Q33)19がONしているときにスイッチ素子(Q32)14に異常電流である逆電流が流れると、図３のIN端子31はGND電位より高い電圧となる。これにより、上記とは逆に、Nch MOSFET Q4(34)のソース・ゲート間電圧(VGS)はNch MOSFET Q3(33)のソース・ゲート間電圧(VGS)（定電流源I2(33)の電流を流すのに必要なソース・ゲート間電圧）より大きくなるので、Nch MOSFET Q4(34)の電流は基準電流I2(32) の電流、すなわちPch MOSFET Q6(36)のドレイン電流より大きくなる。この状態が図３ではＣ点の状態であり、ドレイン電圧Vo 1(41)はロー(Low)で、図２の電流コンパレータ30の出力端子(OUT)42の電圧もロー(Low)となって、図１でＡＮＤ回路20にロー(Low)電圧が送られ、ローサイド側のスイッチ素子(Q32)14およびスイッチ素子(Q33)19がOFFとなる。こうして異常電流(逆電流)が流れるのを防止して効率を改善できるとともに、出力電圧の変動が少なく安定した動作が実現できる。
【００２８】
以上の説明から明らかなように、本発明の実施形態に係る異常電流防止回路は、図３に示すように、Nch MOSFET Q4(34)とPch MOSFET Q6(36)の直列回路でそれぞれの電流を直接比較し、その大小関係でNch MOSFET Q4(34)とPch MOSFET Q6(36)のドレイン電圧Vo 1(41)が定まるため、電圧で比較している図１６および図１７の従来構成の異常電流防止回路と比べて出力電流値を大きくすることができ、異常電流発生の判定に遅延が生じず速度が極めて速くなり、且つ変化幅が格段に大きいという特徴がある。このため上述したように異常電流が流れるのを速やかに防止して効率も改善するとともに、出力電圧の変動が少なく安定した動作が実現できる。
【００２９】
ここで本発明の実施形態に係る異常電流防止回路の特性をより明らかにするために、逆流防止機能を実現するシミュレーション回路を設計して示したのが図４である。この図４に示したシミュレーション回路において、各種パラメータ（TT/SS/FF）を変えてMOS Vthバラツキおよび定電流源I2(32)の電流バラツキに対するドレイン電圧Vo1(41)、出力電圧Vout(42)の変化の様子を表示したものが図５である。なお、図５の（Ａ），（Ｂ）に示した波形図は、上から順に、図４に示したシミュレーション回路における、スイッチ素子Q32の電流値I(Q32)14、ポイント21の電流値I(R1)21、ポイント23の電圧値VR2(23)、Vo1（ポイント41）の電圧値Vo1(41)、および出力電圧Vout(42)をプロットしたものである。
【００３０】
図４に示すシミュレーション回路において、電流源I1(24)の電流は、図１に示した同期整流型降圧DC-DCコンバータのハイサイド側スイッチ素子(Q31)13がオフ、ローサイド側スイッチ素子(Q32)14がオンの時に、インダクタL1(15)に流れる電流を表している。なお、ハイサイド側スイッチ素子(Q31)13がオン、ローサイド側スイッチ素子(Q32)14がオフの場合のシミュレーション回路は本明細書では用意されていない。いまハイサイド側スイッチ素子(Q31)13がオフ、ローサイド側同期整流スイッチ素子(Q32)14および(Q33)19がオンとなっている状態なので、図５の（Ａ），（Ｂ）に示されるようにインダクタ電流I(Q32)（スイッチ素子Q32のゲート幅はスイッチ素子Q33のゲート幅よりはるかに大きいので、スイッチ素子Q32に流れる電流は電流源I1(24)の電流、すなわちインダクタL1(15)に流れる電流にほぼ等しい）は直線的に下がっていく。電流源I1(24)に付してある矢印の方向は、DC-DCコンバータとして正の方向の電流を表している。これと反対方向に流れると、出力電流が逆流することになる。なお、パラメータ（TT/SS/FF）を変化させてMOS Vthバラツキおよび定電流源I2(32)バラツキを観る場合、パラメータ（TT/SS/FF）における記号T,S,FはそれぞれT=Typ、S=Slow、F=Fastの略である。また、TT/SS/FFのように各２つあるのは、シミュレーションに使われているPch MOSFETとNch MOSFETがともにT=Typ、S=SlowまたはF=Fastの場合を示すためである。図５に示すパラメータ値としては、製造ラインのバラツキの範囲の平均値、上限値および下限値が使用されている。図５の（Ａ）に示されるように、パラメータ（TT/SS/FF）を変化させて、MOS Vthバラツキに対するドレイン電圧Vo1(41)、出力端子(OUT)42におけるVout電圧の変化（バラツキ）を観ると、Vo1，Voutともに変動がないことが分かる。また図５の（Ｂ）に示されるように、定電流源I2(32)の電流値のバラツキに対するドレイン電圧Vo1(41)、出力端子(OUT)42におけるVout電圧の変化（バラツキ）を観ると、Vo1，Voutともに変動がないことが分かる。
【００３１】
図６は、上記特許文献１で提案された回路における異常電流防止回路の特性をより明らかにするために、逆流防止機能を実現するシミュレーション回路を設計して示したものである。この図６に示したシミュレーション回路において、図５と同様、図７は各種パラメータ（TT/SS/FF）を変えてMOS Vthバラツキおよび定電流源I2(304)の電流（電流コンパレータの基準電流を決める電流）バラツキに対するドレイン電圧Vo1(305)、出力電圧Vout(306)の変化の様子を表示した図である。なお、図７の（Ａ），（Ｂ）に示した波形図は、上から順に図６に示したシミュレーション回路のスイッチ素子Q32の電流値I(Q32)314、ポイント302の電流値I(R1)302、ポイント303の電圧値VR2(303)、Vo1（ポイント305）の電圧値Vo1(305)、および出力電圧Vout(306)をプロットしたものである。パラメータ（TT/SS/FF）における記号T,S,Fは図４、図５と同様であるため、その説明を省略する。
【００３２】
図７の（Ａ）に示されるように、パラメータ（TT/SS/FF）を変化させてMOS Vthバラツキに対するドレイン電圧Vo1(305)、出力端子(OUT)306におけるVout電圧の変化（バラツキ）を観ると、Vo1，Voutともに図５と比べてかなりの変動があることが分かる。また図７の（Ｂ）に示されるように、定電流源I2(304)バラツキに対するドレイン電圧Vo1(305)、出力端子(OUT)306におけるVout電圧の変化（バラツキ）を観ると、Vo1，Voutともに図５と比べてかなりの変動があることが分かる。
【００３３】
図８〜図１１は、図２，図４に示された本発明の電流コンパレータで使用される基準電流を供給する定電流源の構成例を示す図である。そして図８〜図１０は、フローティング定電流源で当該定電流源を構成した場合の例を示す図であり、一般にFETを用いてフローティング定電流源を実現する原理は、FETのソース・ドレイン間電圧がある程度大きくなると（飽和領域に入って）、FETに流れる電流はソース・ゲート間電圧(VGS)で決まる定電流となる、という知見によっている。そして図８は、ジャンクション(接合形)FETを用いて構成されたフローティング定電流源の構成を示し、図９は、ピンチ抵抗を用いて構成されたフローティング定電流源の構成を示し、図１０は、通常のMOSFETだけを用いて構成されたフローティング定電流源の構成を示している。なお‘フローティング定電流源’という用語は、本明細書では、一端が電源やGNDに接続されている通常の定電流源と区別するために、両端子ともフローティング（電位を固定させずに変動し得る）状態にして定電流性を保つデバイスという意味で用いられる。
【００３４】
図８は、ジャンクションFETを用いて構成された本発明のフローティング定電流源の構成例を示しているが、ジャンクションFETをデプレッションMOSFETに置き換えて構成することもできる。図８においてジャンクションFET Q11(45)のソースおよびゲートは、Nch MOSFET Q3(33)のドレインに接続され、ジャンクションFET Q11(45)のドレインはPch MOSFET Q5(35)のドレインに接続されている（ジャンクションFETをデプレッションMOSFETに置き換える場合の接続も同じである）。なお、図８でジャンクションFET (Q11)45（またはデプレッションMOSFET）の構成を除けばその余の回路構成は、図４に示した逆流防止機能を実現するシミュレーション回路と同様なのでその説明を省略する。
【００３５】
図９は、ピンチ抵抗を用いて構成された本発明のフローティング定電流源の構成例を示している。図９においてピンチ抵抗(R)46の一端は、Nch MOSFET Q3(33)のドレインに接続され、ピンチ抵抗(R)46の他端はPch MOSFET Q5(35)のドレイン接続されている。なお、図９でピンチ抵抗(R)46の構成を除けばその余の回路構成は、図４に示した逆流防止機能を実現するシミュレーション回路と同様なのでその説明を省略する。
【００３６】
図８及び図９において、Nch MOSFET Q3(33)から電流検知用の抵抗R2(22)に流れる電流がジャンクションFET(デプレッションMOS) Q11(45)かピンチ抵抗(R)46で決まる電流であり、電流コンパレータとしての出力電圧Vo1(41)を決定するNch MOSFET Q4(34)とPch MOSFET Q6(36)のドレイン電流Idsが同じ電流源を基にして決まることから、電流源の素子バラツキの影響を受けにくい。これについては後述する。
【００３７】
図１０は、通常のMOSFETだけを用いて構成された本発明のフローティング定電流源の構成例を示している。図１０に示す、通常のMOSFETだけを用いて構成されたフローティング定電流源は、図８、図９に示すフローティング定電流源に比べて複雑な回路構成となる。図１０では、通常の定電流源(IREF)58がPch MOSFET Q25(55)のドレインとGND端子62間に接続されており、図示されている各カレントミラー回路による折り返しにより、定電流I24(=IREF)が出力端子(OUT1)60を介してNch MOSFET Q24(54)のドレインに吸い込まれ、出力端子(OUT2)61に吐き出される。出力端子(OUT1)60が図４のPch MOSFET Q5 (35)のドレインに接続されるとともに、出力端子(OUT2)61が図４のNch MOSFET Q3(33)のドレインに接続される。こうして通常の定電流源(IREF)58および通常のMOSFETだけを用いてフローティング定電流源を実現することもできる。
【００３８】
図１１は、図２，図４に示された本発明の電流コンパレータで使用される基準電流を供給する定電流源の構成例を示す図であり、本例ではフローティング定電流源を用いずに定電流源を構成したものである。図１１に示す定電流源では、Pch MOSFET Q13(47) とPch MOSFET Q14(48)とでカレントミラーを構成し、当該カレントミラーを構成しているPch MOSFET Q13(47)のドレインとGNDの間に通常の定電流源(I2)32’を接続する。またPch MOSFET Q13(47)とPch MOSFET Q6(36)とで別のカレントミラーを構成する。Nch MOSFET Q3(33)とNch MOSFET Q4(34)とで更に別のカレントミラーを構成し、入力端IN(23)は当該カレントミラーを構成しているNch MOSFET Q3(33)のソースに接続される。通常の定電流源(I2)32’に流れる電流に等しい電流がPch MOSFET Q6(36)およびNch MOSFET Q3(33)に流れるため、Pch MOSFET Q6(36)のドレインとNch MOSFET Q4(34)のドレインとの接続点において本電流コンパレータの電流比較が行われる（当該接続点の電位が、Pch MOSFET Q6(36)のドレイン電流とNch MOSFET Q4(34)のドレイン電流との大小関係で定まる）。そしてVo1(41)に得られるドレイン電圧が上述したようにPch MOSFET Q7(37), Nch MOSFET Q8(38)で構成される第一のインバータとPch MOSFET Q10(40), Nch MOSFET Q9(39)で構成される第二のインバータから成る２段のインバータを介して出力端子(OUT)42に導かれる。
【００３９】
以上までの説明を踏まえて本発明の電流コンパレータに用いている基準電流(I2)バラツキに対するNch MOSFET Q4のドレインに流れる出力電流(Iout)の変動について解析的に検討を行う。上記した基準電流(I2)とIoutの関係は、電流検出抵抗R2(22)を含めて、下式のように表される。この場合において、MOSFETのドレイン・ソース間電流Ids、ゲート・ソース間電圧Vgs、閾値電圧Vthの関係を求めるMOSFET動作の飽和時の一般式から求められる。なおβは、Nch MOSFET Q3(33)とNch MOSFET Q4(34)の相互コンダクタンス係数である（Ids=(β/2)*(Vgs−Vth)2  →  Vgs=√(Ids*2 /β)+Vth)。なお、簡単化のために、Nch MOSFET Q33(19)に流れる電流はゼロとする。
【００４０】
図４に示す本実施例シミュレーション回路の場合：
Vgs(Q3)+I2*R2=Vgs(Q4)                      (2)
√(I2*2 /β)+Vth+ I2*R2=√(Iout*2/β)+Vth    (3)
√(I2*2/β) + I2*R2=√(Iout*2/β)              (4)
ここでIoutはQ4のIdsを示す。
【００４１】
図６に示す特許文献１に係るシミュレーション回路の場合：
Vgs(Q3)= Vgs(Q4)+Iout*R2                    (5)
√(I2*2/β)+Vth=√(Iout*2/β) +Vth +Iout*R2  (6)
√(I2*2/β) =√(Iout*2/β) +Iout*R2            (7)
上記それぞれのシミュレーション回路のI2とIoutの関係式を見ると、図４に示す本実施例シミュレーション回路の場合は、I2*R2の項が存在するのに対し、図６に示す特許文献１に係るシミュレーション回路の場合は、Iout*R2の項が存在する。これより、図４に示す本実施例シミュレーション回路の場合はI2の変化がほぼそのままIoutの変化として表出するが、図６に示す特許文献１に係るシミュレーション回路の場合はIout*R2の分だけ負帰還がかかる形になり、Ioutの変化分が少なくなることが分かる。
【００４２】
ここで、上記それぞれのシミュレーション回路を見ると、両方共にPch MOSFET Q6の電流（Ids）と電流検知回路のIoutであるNch MOSFET Q4の電流（Ids）との比較で出力電圧Vo1(41)の値が決まるため、もし上記シミュレーション回路でI2(IREF)の電流値がバラついた場合、Pch MOSFET Q6の電流はI2のバラツキと同じだけ変動するので、Nch MOSFET Q4の電流（Ids）も同じだけ変動すればVo1、Vout（検知レベル）は変化無しとなるはずである。
【００４３】
本実施例シミュレーション回路は上記の式(4)で示すとおりNch MOSFET Q4の電流（Ids）はほぼI2のバラツキと同じ変動となるが、図６に示す特許文献１に係るシミュレーション回路は上記の式(7)で示すとおりNch MOSFET Q4の電流（Ids）はIout*R2の分だけ変動幅が小さくなるため検知レベルが変動する結果となる。
【００４４】
この結果を反映したのが図５及び図７の波形図であり、本実施例シミュレーション回路は特許文献１に係るシミュレーション回路に比べて素子バラツキに対し安定な特性が得られているのが分かる。
【００４５】
なお、本実施例シミュレーション回路においても、上記の式(4)に示すI2*R2の分だけわずかに変動する要素が存在する。図１２は、本発明に係る逆流防止機能を実現するシミュレーション回路の他の構成例を示す図である。図１２に示すように、Pch MOSFET Q5(35)側にも電流検出抵抗R2(22)と同じ抵抗値の抵抗R3(49)を挿入して上述した変動分を完全に補正したものである。しかし、実用上はこのような抵抗R3(49)が無くても問題は生じない。図１２の回路は、上記抵抗R3(49)の追加構成を除けば、その余の構成は図４に示したものと同じであるためその説明を省略する。また総じて各シミュレーション回路において、W,Lに数値を記入しているがこれらはシミュレーションのための単なる例示であって、これに限定するものではない。
［実施例２］
以上における説明は、降圧(buck)型DC-DCコンバータにおける逆電流防止回路の実施例について説明したが、図１３に示す昇圧(boost)型のDC-DCコンバータにおける過電流防止回路の場合でも上述した実施例に示したものと同様の電流コンパレータを適用することが可能である。すなわち図１３は、昇圧(boost)型のDC-DCコンバータにおける過電流防止回路の実施例を示す図であり、図１７に示した従来の過電流防止回路において、検出抵抗R1(212)の電圧を基準電圧VREF2(221)と比較して過電流の有無を判定する電圧コンパレータ211に代えて、電流検出抵抗R1(12)を流れる電流を所定の基準電流と比較して過電流の有無を判定する電流コンパレータ30を備えている。電流コンパレータ30を用いて過電流を検出する場合は、図４に示す回路において、ポイント23の電圧値VR2(23)が過電流を検出する値になったときにPch MOSFET Q6(36)のドレイン電流とNch MOSFET Q4(34)のドレイン電流が等しくなるよう、両者のサイズのバランスを崩しておけばよい。より具体的にはPch MOSFET Q6(36)より電流が流れやすくするように、Nch MOSFET Q4(34)のサイズ（ゲート幅／ゲート長）を大きくしておく。この構成により、過電流でない状態から過電流状態に移行すると電流コンパレータ30からの出力が切り換わるようになる。
［実施例３］
図１４は、降圧(buck)型のDC-DCコンバータにおける過電流防止回路の実施例を示す図であり、過電流検出の対象となるハイサイド(Hi-Side)のスイッチ素子(Q31)14’が電源１側に接続されているため、異常電流(過電流)検出抵抗R4(12’)もスイッチ素子(Q34)19’のソースと電源１との間に接続される。なおスイッチ素子(Q31)14’およびスイッチ素子(Q34)19’は上記した図１のスイッチ素子Q32,Q33と異なりPch MOSFETで構成される。そのため電流コンパレータ30の入力端子の位置が上述の昇圧型DC-DCコンバータにおける電流コンパレータと異なり、異常電流(過電流)検出抵抗R4(12’)とスイッチ素子(Q34)19’のソースの接続点に変更される。
【００４６】
図１５Ａは、降圧(buck)型のDC-DCコンバータの過電流防止に用いる電流コンパレータの構成を示す図である。図１５Ａにおいては、VCC（入力電源端子(VIN端子)1に同じ）とVREGの２種類の電源端子を持って構成する。図１５Ａに示す電流コンパレータは、図１４に示す降圧型のDC-DCコンバータの電源１の電圧が通常6V以上になる場合に使用される。図１４に示す降圧型のDC-DCコンバータの電源電圧が6V以上になる場合は、発振器5からPWM比較器9およびその他のDC-DCコンバータにおける基本制御回路は5V出力のレギュレータ(図示せず)の出力VREGを電源とする場合が多い。このため図１５Ａに示すように電流コンパレータの電流検出部であるPch MOSFET Q30とPch MOSFET Q35だけは6V以上のVCC端子を電源とし、残りの回路は5VのVREGを電源とする。この構成により、Pch MOSFET Q30とPch MOSFET Q35とによって構成される第一のカレントミラー51の出力電流はNch MOSFET Q40とNch MOSFET Q41とで構成される第三のカレントミラー53で折り返され、基準電流32もPch MOSFET Q37とPch MOSFET Q38とによって構成される第二のカレントミラー52で折り返されてPch MOSFET Q38とNch MOSFET Q41のドレインに流れる電流で電流比較を行うようにしている。Pch MOSFETとNch MOSFETが入れ替わっていることと、電源が２つあるためカレントミラーの数を増やしている以外、基本的な動作は図２と同様なので、詳細な説明は省略する。なお、電流コンパレータ31の入力端子INの電圧値が過電流を検出する値になったときにPch MOSFET Q38のドレイン電流とNch MOSFET Q41のドレイン電流が等しくなるよう、両者のサイズのバランスを崩しておくのは実施例２と同様である。
【００４７】
図１５Ｂは、降圧(buck)型のDC-DCコンバータに用いる別の電流コンパレータの構成を示す図である。図１５Ｂにおいては、図１５Ａと異なり、VCCのみの電源端子を持って構成するため、図１５Ａにおける第二のカレントミラー52および第三のカレントミラー53が図１５Ｂにおいては第一のカレントミラー63および第二のカレントミラー64となるだけで、その余の構成は図１５Ａと同じ構成となっている。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態に係る異常電流防止回路およびそれを含んでなる同期整流型降圧DC-DCコンバータの構成を示す図である。
【図２】図１に示した電流コンパレータの具体例を示す回路図である。
【図３】図２に示した電流コンパレータの電流比較動作を説明する図である。
【図４】本発明に係る逆流防止機能を実現するシミュレーション回路の構成例を示す図である。
【図５】図４においてMOS Vthおよび定電流源I2にバラツキを設けたときのドレイン電圧、出力電圧の変化の様子を表示した図である。
【図６】従来の逆流防止機能を実現するシミュレーション回路の構成例を示す図である。
【図７】図６においてMOS Vthおよび定電流源I2にバラツキを設けたときのドレイン電圧、出力電圧の変化の様子を表示した図である。
【図８】ジャンクションFETを用いて構成された本発明のフローティング定電流源の構成例を示す図である。
【図９】ピンチ抵抗を用いて構成された本発明のフローティング定電流源の構成例を示す図である。
【図１０】通常のMOSFETだけを用いて構成された本発明のフローティング定電流源の構成例を示す図である。
【図１１】フローティング定電流源を用いずに本発明の電流コンパレータで使用される基準電流を供給する定電流源を構成した例を示す図である。
【図１２】本発明に係る逆流防止機能を実現するシミュレーション回路の他の構成例を示す図である。
【図１３】本発明の実施形態に係る異常電流(過電流)防止回路およびそれを含んでなる昇圧DC-DCコンバータの構成を示す図である。
【図１４】本発明の実施形態に係る異常電流(過電流)防止回路およびそれを含んでなる降圧DC-DCコンバータの構成を示す図である。
【図１５Ａ】図１４に示す降圧型のDC-DCコンバータに用いる電流コンパレータの構成を示す図である。
【図１５Ｂ】図１４に示す降圧型のDC-DCコンバータに用いる別の電流コンパレータの構成を示す図である。
【図１６】従来の逆流防止回路を含んでなる同期整流型降圧DC-DCコンバータの構成を示す図である。
【図１７】従来の過電流防止回路を含んでなる昇圧型のDC-DCコンバータの構成を示す図である。
【符号の説明】
【００４９】
１  入力電源端子(VIN端子) 
２  帰還電圧入力端子(FB-IN端子)
３  出力端子(OUT端子)
４  グランド端子(GND端子)
５  発振器(OSC)
６  鋸歯状波発生器(Ramp Gen)
７  基準電圧(VREF1)
８  誤差増幅器(Error Amp)
９  PWM比較器(PWM Comp)
10  ドライバ(Driver)/ラッチ(Latch)素子
12、12'  電流検出抵抗
13  ハイサイド側スイッチ素子
14  (ローサイド側)スイッチ素子
15  インダクタ
16  平滑コンデンサ
17  抵抗
18  抵抗
19  (ローサイド側)スイッチ素子
20  ＡＮＤ回路
22  電流検出抵抗
30  電流コンパレータ
【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図３】
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【図９】
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【図１２】
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