(57)【要約】      （修正有）【課題】回路規模を小さくできる半導体記憶装置の読出回路及び半導体記憶装置を提供する。【解決手段】データをシリアル出力端子２０からシリアルに読み出す半導体記憶装置の読出回路の複数個のセンスアンプにおいて、アドレス確定前の所定時においてアドレス確定時に選択される可能性を有するバイトセレクタが４個である場合、合計４個のセンスアンプＡ１〜Ａ４だけが必要になるので、読出回路及び半導体記憶装置の回路規模が小さくなる。【選択図】図２
2010118102.tif 000002
【特許請求の範囲】
【請求項１】
データをシリアル出力端子からシリアルに読み出す半導体記憶装置の読出回路において、
アドレスに基づき、所定の複数個のメモリセルからの第１〜第８データ信号をそれぞれ出力する複数個のバイトセレクタと、
アドレス確定前においてアドレス確定時に選択される可能性を有する複数個の前記バイトセレクタからの各前記第１データ信号を同時にそれぞれセンスし、前記アドレス確定時に確定したアドレスに対応する前記バイトセレクタからの前記第２〜第８データ信号をそれぞれセンスする複数個のセンスアンプと、
アドレス確定後に、各前記第１データ信号の中の前記確定したアドレスに対応する前記バイトセレクタからの前記第１データ信号を選択して読み出し、前記第２〜第８データ信号を順次選択して読み出すセレクタ回路と、
を備えることを特徴とする半導体記憶装置の読出回路。
【請求項２】
前記複数個のセンスアンプは、
前記アドレス確定前において前記アドレス確定時に選択される可能性を有する複数個の前記バイトセレクタからの各前記第１データ信号を同時にそれぞれセンスし、前記確定したアドレスに対応する前記バイトセレクタからの前記第２〜第４データ信号を同時にそれぞれセンスし、前記確定したアドレスに対応する前記バイトセレクタからの前記第５〜第６データ信号を同時にそれぞれセンスし、前記確定したアドレスに対応する前記バイトセレクタからの前記第７〜第８データ信号を同時にそれぞれセンスする、
ことを特徴とする請求項１記載の半導体記憶装置の読出回路。
【請求項３】
前記アドレス確定前は、前記アドレスを確定するために必要な複数個のビットの内の下位２ビット以外のアドレス信号が入力した時であることを特徴とする請求項１記載の半導体記憶装置の読出回路。
【請求項４】
前記センスアンプは、４個使用されることを特徴とする請求項３記載の半導体記憶装置の読出回路。
【請求項５】
前記複数個のセンスアンプからの信号をそれぞれラッチする複数個のラッチ、
をさらに備えることを特徴とする請求項１記載の半導体記憶装置の読出回路。
【請求項６】
前記複数個のバイトセレクタと前記複数個のセンスアンプとの間に設けられるスイッチ回路、
をさらに備えることを特徴とする請求項１記載の半導体記憶装置の読出回路。
【請求項７】
前記半導体記憶装置は、電気的に書き換え可能であることを特徴とする請求項１記載の半導体記憶装置の読出回路。
【請求項８】
複数のメモリセルが行配列され、ロウデコーダ及びカラムデコーダによって所定の行のメモリセルが選択されるメモリアレイと、
入力信号に含まれる命令及びアドレスデータを取り込み、前記ロウデコーダ及び前記カラムデコーダを介して前記アドレスデータに対応する行のメモリセルにアクセスする制御回路と、
前記メモリアレイの出力ビット線と前記制御回路の出力信号線に接続され、前記アドレスデータに対応する行のメモリセルのデータをシリアルに出力する読出回路と、を備えた半導体記憶装置であって、
前記読出回路は、
前記出力ビット線に接続され、前記アドレスデータが確定する前に、確定後のアドレスデータに対応する可能性のある行のメモリセルのデータを出力する複数個のバイトセレクタと、
前記複数個のバイトセレクタと１対１に対応して接続された複数個のセンスアンプと、
前記複数個のバイトセレクタと前記複数個のセンスアンプの間に設けられた複数個のスイッチ回路と、
前記複数個のセンスアンプに接続され、アドレスデータが確定した後に前記複数個のセンスアンプの出力を切り替えて出力するセレクタ回路と、を備え
前記アドレスデータが確定した後に、確定したアドレスデータに対応する前記バイトセレクタの１番目のデータ信号を前記スイッチ回路が選択して読み出し、その後２番目以降のデータ信号を前記複数個のスイッチ回路が順次選択して読み出すことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データをシリアル出力端子からシリアルに読み出す半導体記憶装置の読出回路及び半導体記憶装置に関する。
【背景技術】
【０００２】
現在、半導体記憶装置において、高速動作がよく要求される。高速動作に伴い、メモリセルのデータが高速で読み出されることがよく要求される。
【０００３】
ここで、データをシリアル出力端子からシリアルに読み出す従来の半導体記憶装置の読出回路について説明する。図４は、従来の読出回路を示す図である。
【０００４】
アドレス確定前で、アドレスを確定するために必要な複数個のビットの内の下位２ビット以外のアドレス信号が入力すると、スイッチ回路ＳＷ＿Ａ及びセンスアンプＡ１〜Ａ４が使用され、同時に複数個のデータ信号Ｄ７がそれぞれ読み出される。その後、アドレス確定前で、アドレスを確定するために必要な複数個のビットの内の下位１ビット以外のアドレス信号が入力すると、スイッチ回路ＳＷ＿Ｂ及びセンスアンプＡ５〜Ａ６が使用され、同時に複数個のデータ信号Ｄ６がそれぞれ読み出される。
【０００５】
アドレス確定時で、アドレスを確定するために必要な全てのビットのアドレス信号が入力すると、センスアンプＡ７〜Ａ１２が使用され、同時にデータ信号Ｄ５〜Ｄ０がそれぞれ読み出される。また、複数個のデータ信号Ｄ７〜Ｄ６の中から選択されたデータ信号Ｄ７〜Ｄ６及びデータ信号Ｄ５〜Ｄ０が、シリアル出力端子２００から順次読み出される（例えば、特許文献１参照）。
【特許文献１】特表２００２−５１５６２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の読出回路では、複数個のデータ信号Ｄ７をそれぞれ読み出す４個のセンスアンプＡ１〜Ａ４と複数個のデータ信号Ｄ６をそれぞれ読み出す２個のセンスアンプＡ５〜Ａ６とデータ信号Ｄ５〜Ｄ０をそれぞれ読み出す６個のセンスアンプＡ７〜Ａ１２とが必要になる。つまり、合計１２個のセンスアンプが必要になる。よって、回路規模が大きくなってしまう。
【０００７】
本発明は、上記課題に鑑みてなされ、回路規模を小さくできる半導体記憶装置の読出回路及び半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明は、上記課題を解決するため、データをシリアル出力端子からシリアルに読み出す半導体記憶装置の読出回路において、アドレスに基づき、所定の複数個のメモリセルからの第１〜第８データ信号をそれぞれ出力する複数個のバイトセレクタと、アドレス確定前においてアドレス確定時に選択される可能性を有する複数個の前記バイトセレクタからの各前記第１データ信号を同時にそれぞれセンスし、前記アドレス確定時に確定したアドレスに対応する前記バイトセレクタからの前記第２〜第８データ信号をそれぞれセンスする複数個のセンスアンプと、アドレス確定後に、各前記第１データ信号の中の前記確定したアドレスに対応する前記バイトセレクタからの前記第１データ信号を選択して読み出し、前記第２〜第８データ信号を順次選択して読み出すセレクタ回路と、を備えることを特徴とする半導体記憶装置の読出回路を提供する。
【０００９】
また、本発明は、上記課題を解決するため、複数のメモリセルが行配列され、ロウデコーダ及びカラムデコーダによって所定の行のメモリセルが選択されるメモリアレイと、入力信号に含まれる命令及びアドレスデータを取り込み、ロウデコーダ及びカラムデコーダを介してアドレスデータに対応する行のメモリセルにアクセスする制御回路と、メモリアレイの出力ビット線と制御回路の出力信号線に接続され、アドレスデータに対応する行のメモリセルのデータをシリアルに出力する読出回路とを備えた半導体記憶装置であって、読出回路は、  出力ビット線に接続され、アドレスデータが確定する前に、確定後のアドレスデータに対応する可能性のある行のメモリセルのデータを出力する複数個のバイトセレクタと、複数個のバイトセレクタと１対１に対応して接続された複数個のセンスアンプと、複数個のバイトセレクタと複数個のセンスアンプの間に設けられた複数個のスイッチ回路と、複数個のセンスアンプに接続され、アドレスデータが確定した後に複数個のセンスアンプの出力を切り替えて出力するセレクタ回路とを備え、アドレスデータが確定した後に、確定したアドレスデータに対応するバイトセレクタの１番目のデータ信号を前記スイッチ回路が選択して読み出し、その後２番目以降のデータ信号を複数個のスイッチ回路が順次選択して読み出すことを特徴とする半導体記憶装置を提供する。
【発明の効果】
【００１０】
本発明では、データをシリアル出力端子からシリアルに読み出す半導体記憶装置の読出回路の複数個のセンスアンプにおいて、アドレス確定前の所定時においてアドレス確定時に選択される可能性を有するバイトセレクタが４個である場合、合計４個のセンスアンプだけが必要になるので、読出回路及び半導体記憶装置の回路規模が小さくなる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態を、図面を参照して説明する。
【００１２】
まず、半導体記憶装置の構成について説明する。図１は、半導体記憶装置を示す図である。
【００１３】
［要素］半導体記憶装置は、クッロク端子３１、シリアル入力端子３２及びシリアル出力端子２０を有する。また、半導体記憶装置は、制御回路３３、カラムデコーダ３４、ロウデコーダ３５、メモリアレイ３６及び読出回路３７を有する。メモリアレイ３６は、複数個のメモリセル（図示せず）を有する。
【００１４】
［要素の接続関係］シリアル入力端子３２に入力する入力信号は、制御回路３３及びカラムデコーダ３４に入力する。クロック信号は、制御回路３３に入力する。制御回路３３は、カラムデコーダ３４、ロウデコーダ３５及び読出回路３７を制御する。カラムデコーダ３４、ロウデコーダ３５及び読出回路３７は、メモリアレイ３６の複数個のメモリセルに対応してメモリアレイ３６にそれぞれ接続される。読出回路３７は、データをシリアル出力端子２０に出力する。
【００１５】
次に、半導体記憶装置の動作について説明する。
【００１６】
［データが書き込まれる時の動作］制御回路３３は、クロック端子３１に入力するクロック信号に同期し、シリアル入力端子３２に入力する入力信号を取り込む。入力信号は、命令、アドレス及びデータを有する。制御回路３３は、命令及びアドレスを認識し、メモリアレイ３６の所定のメモリセルを選択するためのロウデコーダ３５及びカラムデコーダ３４を介して意図されるアドレスに対応するメモリセルにアクセスする。その後、データがそのメモリセルに書き込まれる。
【００１７】
［データが読み出される時の動作］制御回路３３は、クロック端子３１に入力するクロック信号に同期し、シリアル入力端子３２に入力する入力信号を取り込む。入力信号は、命令及びアドレスを有する。制御回路３３は、命令及びアドレスを認識し、メモリアレイ３６の所定のメモリセルを選択するためのロウデコーダ３５及びカラムデコーダ３４を介して意図されるアドレスに対応するメモリセルにアクセスする。その後、データがそのメモリセルから読出回路３７を介して読み出される。そのデータはシリアル出力端子２０から出力する。
【００１８】
次に、読出回路３７の構成について説明する。図２は、読出回路を示す図である。
【００１９】
［要素］読出回路３７は、代表的な信号線とし、バスビット線１０、ビット線ｂｉｔ０〜ｂｉｔ６及びビット線ｂｉｔ７＿１〜ｂｉｔ７＿４を備える。また、読出回路３７は、バイトセレクタＢ０〜Ｂ３、スイッチＳＷ０〜ＳＷ６、スイッチＳＷ７＿１〜ＳＷ７＿４、センスアンプＡ１〜Ａ４、ラッチＬ１〜Ｌ４及びセレクタＳＬ１〜ＳＬ５を備える。
【００２０】
［要素の接続関係］バイトセレクタＢ０〜Ｂ３はバスビット線１０にそれぞれ接続される。バイトセレクタＢ０は、第０〜第６出力端子をビット線ｂｉｔ０〜ｂｉｔ６にそれぞれ接続され、第７出力端子をビット線ｂｉｔ７＿１に接続される。バイトセレクタＢ１は、第０〜第６出力端子をビット線ｂｉｔ０〜ｂｉｔ６にそれぞれ接続され、第７出力端子をビット線ｂｉｔ７＿２に接続される。バイトセレクタＢ２は、第０〜第６出力端子をビット線ｂｉｔ０〜ｂｉｔ６にそれぞれ接続され、第７出力端子をビット線ｂｉｔ７＿３に接続される。バイトセレクタＢ３は、第０〜第６出力端子をビット線ｂｉｔ０〜ｂｉｔ６にそれぞれ接続され、第７出力端子をビット線ｂｉｔ７＿４に接続される。スイッチＳＷ０は、ビット線ｂｉｔ０とセンスアンプＡ４の入力端子との間に設けられる。スイッチＳＷ１は、ビット線ｂｉｔ１とセンスアンプＡ３の入力端子との間に設けられる。スイッチＳＷ２は、ビット線ｂｉｔ２とセンスアンプＡ４の入力端子との間に設けられる。スイッチＳＷ３は、ビット線ｂｉｔ３とセンスアンプＡ３の入力端子との間に設けられる。スイッチＳＷ４は、ビット線ｂｉｔ４とセンスアンプＡ４の入力端子との間に設けられる。スイッチＳＷ５は、ビット線ｂｉｔ５とセンスアンプＡ３の入力端子との間に設けられる。スイッチＳＷ６は、ビット線ｂｉｔ６とセンスアンプＡ１の入力端子との間に設けられる。スイッチＳＷ７＿１は、ビット線ｂｉｔ７＿１とセンスアンプＡ１の入力端子との間に設けられる。スイッチＳＷ７＿２は、ビット線ｂｉｔ７＿２とセンスアンプＡ２の入力端子との間に設けられる。スイッチＳＷ７＿３は、ビット線ｂｉｔ７＿３とセンスアンプＡ３の入力端子との間に設けられる。スイッチＳＷ７＿４は、ビット線ｂｉｔ７＿４とセンスアンプＡ４の入力端子との間に設けられる。信号ｓ０〜ｓ６は、スイッチＳＷ０〜ＳＷ６のゲートにそれぞれ入力する。信号ｓ７＿１〜ｓ７＿４は、スイッチＳＷ７＿１〜ＳＷ７＿４のゲートにそれぞれ入力する。センスアンプＡ１〜Ａ４は、出力端子をラッチＬ１〜Ｌ４の入力端子にそれぞれ接続される。信号ｃｌｋ２は、ラッチＬ１〜Ｌ４のクロック端子にそれぞれ入力する。セレクタＳＬ１は、第１入力端子をラッチＬ１の出力端子に接続され、第２入力端子をラッチＬ２の出力端子に接続され、第３入力端子をラッチＬ３の出力端子に接続され、第４入力端子をラッチＬ４の出力端子に接続される。セレクタＳＬ２は、入力端子をセンスアンプＡ１の出力端子に接続される。セレクタＳＬ３は、入力端子をラッチＬ３の出力端子に接続される。セレクタＳＬ４は、入力端子をラッチＬ４の出力端子に接続される。セレクタＳＬ５は、入力端子をセレクタＳＬ１の出力端子に接続される。信号ｓｅｌ１〜ｓｅｌ５は、セレクタＳＬ１〜ＳＬ５の制御端子にそれぞれ入力する。セレクタＳＬ２〜ＳＬ５は、出力端子をシリアル出力端子２０に接続される。
【００２１】
［要素の機能］バイトセレクタＢ０〜Ｂ３は、アドレスに基づき、所定の複数個のメモリセルからのデータ信号Ｄ７〜Ｄ０をそれぞれ出力する。センスアンプＡ１〜Ａ４は、アドレス確定前においてアドレス確定時に選択される可能性を有するバイトセレクタＢ０〜Ｂ３からの各データ信号Ｄ７を同時にそれぞれセンスし、確定したアドレスに対応するバイトセレクタからのデータ信号Ｄ６〜Ｄ４を同時にそれぞれセンスし、確定したアドレスに対応するバイトセレクタからのデータ信号Ｄ３〜Ｄ２を同時にそれぞれセンスし、確定したアドレスに対応するバイトセレクタからのデータ信号Ｄ１〜Ｄ０を同時にそれぞれセンスする。ラッチＬ１〜Ｌ４は、センスアンプＡ１〜Ａ４からの信号をそれぞれラッチする。セレクタＳＬ１〜ＳＬ５は、アドレス確定後に、各データ信号Ｄ７の中の確定したアドレスに対応するバイトセレクタからのデータ信号Ｄ７を選択して読み出し、データ信号Ｄ６〜Ｄ０を順次選択して読み出す。
【００２２】
なお、半導体記憶装置は、電気的に書き換え可能であり、例えば、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）である。
【００２３】
次に、読出回路３７の動作について説明する。図３は、シリアル出力端子のデータを示すタイミングチャートである。
【００２４】
ここで、命令は、１〜８周期目のクロック信号の８クロックに対応する８個の命令信号の合計である。アドレスは、９〜２４周期目のクロック信号の１６クロックに対応する１６個のアドレス信号ａ０〜ａ１５の合計である。データは、２５〜３２周期目のクロック信号の８クロックに対応する８個のデータ信号Ｄ０〜Ｄ７の合計である。
【００２５】
［データが読み出される時の動作（概略について）］命令信号が１〜８周期目のクロック信号の８クロックに対応して制御回路３３にそれぞれ入力し、命令が８周期目のクロック信号の立上りで確定する。アドレス信号が９〜２４周期目のクロック信号の１６クロックに対応して制御回路３３にそれぞれ入力し、アドレスが２４周期目のクロック信号の立上りで確定する。２４〜３１周期目のクロック信号の立下りにより、このアドレスに対応するデータがシリアル出力端子２０からシリアルに読み出される。
【００２６】
［データが読み出される時の動作（データ信号Ｄ７について）］バスビット線１０のデータ信号は、バイトセレクタＢ０〜Ｂ３で選択され、ビット１線ｂｉｔ０〜ｂｉｔ６またはビット線ｂｉｔ７＿１〜ｂｉｔ７＿４に出力している。ここで、２２周期目のクロック信号の立上りで、９〜２２周期目のクロック信号の１４クロックに対応するアドレス信号ａ１５〜ａ２が入力すると、つまり、アドレスを確定するために必要な１６ビットの内の下位２ビット以外の上位１４ビットのアドレス信号ａ１５〜ａ２が入力すると、１４ビットは確定するが２ビットは確定しないので、アドレス確定前においてアドレス確定時に選択される可能性を有するアドレスは４（＝２2）通り存在する。制御回路３３は、これらの４アドレスに対応するバイトセレクタＢ０〜Ｂ３をそれぞれ選択する。バイトセレクタＢ０〜Ｂ３は、４アドレス分の各データ信号Ｄ７をビット線ｂｉｔ７＿１〜ｂｉｔ７＿４にそれぞれ出力する。この時、制御回路３３は、信号ｓ０〜ｓ６及び信号ｓ７＿１〜ｓ７＿４によってスイッチＳＷ０〜ＳＷ６がオフしてスイッチＳＷ７＿１〜ＳＷ７＿４がオンするよう動作する。つまり、ビット線ｂｉｔ７＿１〜ｂｉｔ７＿４は、センスアンプＡ１〜Ａ４の入力端子にスイッチＳＷ７＿１〜ＳＷ＿４を介してそれぞれ接続する。よって、２２周期目のクロック信号の立上りで、センスアンプＡ１〜Ａ４への信号ｍ１〜ｍ４は、バイトセレクタＢ０〜Ｂ３の各データ信号Ｄ７にそれぞれなる。
【００２７】
信号ｍ１〜ｍ４（バイトセレクタＢ０〜Ｂ３の各データ信号Ｄ７）は、スイッチＳＷ０〜ＳＷ６がオフしてスイッチＳＷ７＿１〜ＳＷ７＿４がオンし続けることによって２４周期目のクロック信号の立上りまで固定され、２３周期目のクロック信号の立下りで信号ｃｌｋ２によってラッチＬ１〜Ｌ４に信号ｒ１〜ｒ４としてそれぞれラッチされる。
【００２８】
その後、２４周期目のクロック信号の立上りで、アドレスが確定する。この時、この確定したアドレスにバイトセレクタＢ０が対応するとする。２４周期目のクロック信号の立下りで、バイトセレクタＢ０〜Ｂ３からのラッチされた各データ信号Ｄ７の内のバイトセレクタＢ０からのデータ信号Ｄ７（ラッチＬ１からの信号ｒ１）は、信号ｓｅｌ１〜ｓｅｌ５によってセレクタＳＬ１及びセレクタＳＬ５を介してシリアル出力端子２０から出力する。
【００２９】
［データが読み出される時の動作（データ信号Ｄ６〜Ｄ４について）］その後、制御回路３３は、信号ｓ０〜ｓ６及び信号ｓ７＿１〜ｓ７＿４によってスイッチＳＷ４〜ＳＷ６がオンしてスイッチＳＷ０〜ＳＷ３及びスイッチＳＷ７＿１〜ＳＷ７＿４がオフするよう動作する。つまり、ビット線ｂｉｔ６〜ｂｉｔ４は、センスアンプＡ１及びセンスアンプＡ３〜Ａ４の入力端子にスイッチＳＷ６〜ＳＷ４を介してそれぞれ接続する。よって、２４周期目のクロック信号の立上りで、センスアンプＡ１及びセンスアンプＡ３〜Ａ４への信号ｍ１及び信号ｍ３〜ｍ４は、バイトセレクタＢ０のデータ信号Ｄ６〜Ｄ４にそれぞれなる。
【００３０】
信号ｍ１及び信号ｍ３〜ｍ４（バイトセレクタＢ０のデータ信号Ｄ６〜Ｄ４）は、スイッチＳＷ４〜ＳＷ６がオンしてスイッチＳＷ０〜ＳＷ３及びスイッチＳＷ７＿１〜ＳＷ７＿４がオフし続けることによって２６周期目のクロック信号の立上りまで固定され、２５周期目のクロック信号の立下りで信号ｃｌｋ２によってラッチＬ１及びラッチＬ３〜Ｌ４に信号ｒ１及び信号ｒ３〜ｒ４としてそれぞれラッチされる。
【００３１】
２５周期目のクロック信号の立下りで、バイトセレクタＢ０からのデータ信号Ｄ６（ラッチＬ１に入力する信号）は、ラッチＬ１にラッチされると共に信号ｓｅｌ２によってセレクタＳＬ２を介してシリアル出力端子２０から出力する。その後、２６周期目のクロック信号の立下りで、バイトセレクタＢ０からのデータ信号Ｄ５（ラッチＬ３からの信号ｒ３）は、信号ｓｅｌ１〜ｓｅｌ５によってセレクタＳＬ３を介してシリアル出力端子２０から出力する。その後、２７周期目のクロック信号の立下りで、バイトセレクタＢ０からのデータ信号Ｄ４（ラッチＬ４からの信号ｒ４）は、信号ｓｅｌ１〜ｓｅｌ５によってセレクタＳＬ４を介してシリアル出力端子２０から出力する。
【００３２】
［データが読み出される時の動作（データ信号Ｄ３〜Ｄ２について）］その後、制御回路３３は、信号ｓ０〜ｓ６及び信号ｓ７＿１〜ｓ７＿４によってスイッチＳＷ２〜ＳＷ３がオンしてスイッチＳＷ０〜ＳＷ１とスイッチＳＷ４〜ＳＷ６とスイッチＳＷ７＿１〜ＳＷ７＿４とがオフするよう動作する。つまり、ビット線ｂｉｔ３〜ｂｉｔ２は、センスアンプＡ３〜Ａ４の入力端子にスイッチＳＷ３〜ＳＷ２を介してそれぞれ接続する。よって、２６周期目のクロック信号の立上りで、センスアンプＡ３〜Ａ４への信号ｍ３〜ｍ４は、バイトセレクタＢ０のデータ信号Ｄ３〜Ｄ２にそれぞれなる。
【００３３】
信号ｍ３〜ｍ４（バイトセレクタＢ０のデータ信号Ｄ３〜Ｄ２）は、スイッチＳＷ２〜ＳＷ３がオンしてスイッチＳＷ０〜ＳＷ１とスイッチＳＷ４〜ＳＷ６とスイッチＳＷ７＿１〜ＳＷ７＿４とがオフし続けることによって２８周期目のクロック信号の立上りまで固定され、２７周期目のクロック信号の立下りで信号ｃｌｋ２によってラッチＬ３〜Ｌ４に信号ｒ３〜ｒ４としてそれぞれラッチされる。
【００３４】
２８周期目のクロック信号の立下りで、バイトセレクタＢ０からのデータ信号Ｄ３（ラッチＬ３からの信号ｒ３）は、信号ｓｅｌ１〜ｓｅｌ５によってセレクタＳＬ３を介してシリアル出力端子２０から出力する。その後、２９周期目のクロック信号の立下りで、バイトセレクタＢ０からのデータ信号Ｄ２（ラッチＬ４からの信号ｒ４）は、信号ｓｅｌ１〜ｓｅｌ５によってセレクタＳＬ４を介してシリアル出力端子２０から出力する。
【００３５】
［データが読み出される時の動作（データ信号Ｄ１〜Ｄ０について）］上記のデータ信号Ｄ３〜Ｄ２についての動作と同様に、３０周期目のクロック信号の立下りで、バイトセレクタＢ０からのデータ信号Ｄ１（ラッチＬ３からの信号ｒ３）は、信号ｓｅｌ１〜ｓｅｌ５によってセレクタＳＬ３を介してシリアル出力端子２０から出力する。その後、３１周期目のクロック信号の立下りで、バイトセレクタＢ０からのデータ信号Ｄ０（ラッチＬ４からの信号ｒ４）は、信号ｓｅｌ１〜ｓｅｌ５によってセレクタＳＬ４を介してシリアル出力端子２０から出力する。
【００３６】
［効果］このようにすると、データをシリアル出力端子２０からシリアルに読み出す半導体記憶装置の読出回路３７の複数個のセンスアンプにおいて、アドレス確定前の所定時においてアドレス確定時に選択される可能性を有するバイトセレクタが４個である場合、合計４個のセンスアンプＡ１〜Ａ４だけが必要になるので、読出回路３７及び半導体記憶装置の回路規模が小さくなる。
【００３７】
また、高速動作が要求され、アドレスが確定してからクロック信号の１／２周期が経過した後にデータが読み出されるとすると、センスアンプでの読出処理時間がクロック信号の１／２周期に間に合わなくなりやすい。しかし、図３に示すように、センスアンプでの読出処理時間はクロック信号の３／２周期であるので、読出回路３７及び半導体記憶装置は高速動作しやすくなる。
【００３８】
［補足］なお、バイトセレクタは説明の便宜上４個図示されている。具体的には、アドレスを確定するために必要な１６ビットの内の下位２ビット以外の上位１４ビットのアドレス信号ａ１５〜ａ２が入力すると、１４ビットは確定するが２ビットは確定しないので、アドレス確定前においてアドレス確定時に選択される可能性を有するアドレスは４（＝２2）通り存在する。これらの４アドレスに対応するバイトセレクタＢ０〜Ｂ３だけが図示されている。
【００３９】
また、アドレスを確定するために必要な１６ビットの内の下位２ビット以外の上位１４ビットのアドレス信号ａ１５〜ａ２が入力すると、１４ビットは確定するが２ビットは確定しないので、アドレス確定前においてアドレス確定時に選択される可能性を有するアドレスは４（＝２2）通り存在する。これらの４アドレスに対応するバイトセレクタＢ０〜Ｂ３に対応し、図２では、４個のセンスアンプが設けられている。しかし、下位３ビット以外の上位１３ビットのアドレス信号ａ１５〜ａ３が入力し、アドレス確定前においてアドレス確定時に選択される可能性を有するアドレスが８（＝２3）通り存在するようにしても良い。これらの８アドレスに対応する８個のバイトセレクタに対応し、図示しないが、８個のセンスアンプが設けられるようにしても良い。
【図面の簡単な説明】
【００４０】
【図１】半導体記憶装置を示す図である。
【図２】読出回路を示す図である。
【図３】シリアル出力端子のデータを示すタイミングチャートである。
【図４】従来の読出回路を示す図である。
【符号の説明】
【００４１】
１０  バスビット線
Ｂ０〜Ｂ３  バイトセレクタ
ｂｉｔ０〜ｂｉｔ６、ｂｉｔ７＿１〜ｂｉｔ７＿４  ビット線
ｓ０〜ｓ６、ｓ７＿１〜ｓ７＿４、ｍ１〜ｍ４  信号
ｒ１〜ｒ４、ｃｌｋ２、ｓｅｌ１〜ｓｅｌ５  信号
ＳＷ０〜ＳＷ６、ＳＷ７＿１〜ＳＷ７＿４  スイッチ
Ａ１〜Ａ４  センスアンプ
Ｌ１〜Ｌ４  ラッチ
ＳＬ１〜ＳＬ５  セレクタ
２０  シリアル出力端子
【図１】
2010118102.tif 000003
【図２】
2010118102.tif 000004
【図３】
2010118102.tif 000005
【図４】
2010118102.tif 000006