(57)【要約】【課題】ＩＧＢＴ、ＭＯＳＦＥＴやダイオードなどのパワー半導体装置において、高速ターンオフとソフトスイッチングを両立させること。【解決手段】ｎ型主半導体層１において、ｐチャネル層２とｎ+型フィールドストップ層５の間の領域に、ｎ型低濃度ベース層１４およびそれよりも不純物濃度の低いｎ型極低濃度ベース層１５が、ｎ型主半導体層１の第一主面に垂直に交互に繰り返し設けられる。このような半導体装置の作成用基板の製造は、まず、ｎ型主半導体層１に、トレンチを形成し、イオン注入および熱処理により、トレンチの底面に活性層を形成する。この活性層が、ｎ+型フィールドストップ層５である。次いで、トレンチをｎ型主半導体層１の不純物濃度よりも低い不純物濃度の半導体で埋める。これにより、ｎ型低濃度ベース層１４およびｎ型極低濃度ベース層１５が形成される。【選択図】図１９
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【特許請求の範囲】
【請求項１】
半導体基板の第一主面に、一部が開口するマスクを形成するマスク工程と、
前記半導体基板の、前記マスクの開口部分に露出する半導体部分をエッチングして、前記半導体基板の第一主面に複数のトレンチを形成するトレンチ形成工程と、
前記トレンチの底面の半導体層に、ドーパントをイオン注入するイオン注入工程と、
前記ドーパントが注入された不純物層を活性化し、隣接する不純物層をつなげる活性化工程と、
前記トレンチを半導体で埋める埋め込み工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記埋め込み工程の後、前記半導体基板の第一主面を平坦にする第１の平坦化工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の平坦化工程の後、前記半導体基板の第二主面を平坦にする第２の平坦化工程をさらに含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２の平坦化工程において、平坦化された前記半導体基板の厚さが１５０μｍ以下であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記トレンチ形成工程の後、前記イオン注入工程の前に、前記トレンチの側壁および底面に酸化膜を形成する工程と、
前記イオン注入工程の後、前記活性化工程の前に、前記酸化膜を除去する工程と、
をさらに含むことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記酸化膜の厚さは、３０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記活性化工程の後、前記埋め込み工程の前に、前記マスクを除去する工程をさらに含むことを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
【請求項８】
前記ドーパントが前記半導体基板と同一導電型であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置の製造方法。
【請求項９】
前記半導体は、前記半導体基板と同一導電型であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置の製造方法。
【請求項１０】
前記半導体は、前記半導体基板の不純物濃度と同程度の不純物濃度であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記半導体は、前記半導体基板の不純物濃度とは異なる不純物濃度であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記半導体は、前記半導体基板とは異なる導電型であることを特徴とする請求項１〜８のいずれか一つに記載の半導体装置の製造方法。
【請求項１３】
前記半導体は、珪素を主成分とする単結晶半導体層であることを特徴とする請求項１〜１２のいずれか一つに記載の半導体装置の製造方法。
【請求項１４】
第一主面および第二主面を有し、前記第一主面に垂直な方向に不純物濃度が繰り返し増減する濃度分布を有する第１導電型の主半導体層と、
前記主半導体層の前記第一主面側に設けられた第２導電型のアノード層と、
前記アノード層の表面に設けられたアノード電極と、
前記主半導体層の前記第二主面側に設けられた第１導電型のカソード層と、
前記カソード層の表面に設けられたカソード電極と、
前記主半導体層と前記カソード層の間に設けられた、前記主半導体層よりも高濃度で、前記第一主面に垂直な方向に不純物濃度が繰り返し増減する第１導電型高濃度層と、
を備えることを特徴とする半導体装置。
【請求項１５】
前記主半導体層における不純物濃度の分布は、相対的に不純物濃度の高い低濃度半導体層と相対的に不純物濃度の低い極低濃度半導体層がストライプ状に交互に繰り返す分布であることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記極低濃度半導体層と前記アノード層との接合面の幅は、前記極低濃度半導体層と前記カソード層との接合面の幅よりも広いことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
第一主面および第二主面を有し、前記第一主面に垂直な方向に不純物濃度が繰り返し増減する濃度分布を有する第１導電型の主半導体層と、
前記主半導体層の前記第一主面側に設けられた第２導電型のチャネル層と、
前記チャネル層の表面に選択的に設けられた第１導電型のソース領域と、
前記チャネル層と前記ソース領域上に絶縁層を介して設けられたゲート電極と、
前記チャネル層と前記ソース領域に接するように設けられたソース電極と、
前記主半導体層の前記第二主面側に設けられた第１導電型のドレイン層と、
前記ドレイン層の表面に設けられたドレイン電極と、
前記主半導体層と前記ドレイン層の間に設けられた、前記主半導体層よりも高濃度で、前記第一主面に垂直な方向に不純物濃度が繰り返し増減する第１導電型高濃度層と、
を備えることを特徴とする半導体装置。
【請求項１８】
第一主面および第二主面を有し、前記第一主面に垂直な方向に不純物濃度が繰り返し増減する濃度分布を有する第１導電型の主半導体層と、
前記主半導体層の前記第一主面側に設けられた第２導電型のチャネル層と、
前記チャネル層の表面に選択的に設けられた第１導電型のエミッタ領域と、
前記チャネル層と前記エミッタ領域上に絶縁層を介して設けられたゲート電極と、
前記チャネル層と前記エミッタ領域に接するように設けられたエミッタ電極と、
前記主半導体層の前記第二主面側に設けられた第２導電型のコレクタ層と、
前記コレクタ層の表面に設けられたコレクタ電極と、
前記主半導体層と前記コレクタ層の間に設けられた、前記主半導体層よりも高濃度で、前記第一主面に垂直な方向に不純物濃度が繰り返し増減する第１導電型高濃度層と、
を備えることを特徴とする半導体装置。
【請求項１９】
前記主半導体層における不純物濃度の分布は、相対的に不純物濃度の高い低濃度半導体層と相対的に不純物濃度の低い極低濃度半導体層がストライプ状に交互に繰り返す分布であることを特徴とする請求項１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関し、特にＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やダイオードなどのパワー半導体デバイスを構成する半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、パワー半導体デバイスは、無接点スイッチとして用いられる。そのため、パワー半導体デバイスには、発生損失が小さいことが望まれており、低オン電圧化および低スイッチング損失化が進められている。パワー半導体デバイスのオン電圧とスイッチング（ターンオフ）損失には、トレードオフの関係があることが知られている。このトレードオフの関係は、ＩＧＢＴではオン電圧−ターンオフ損失トレードオフ特性と呼ばれ、ダイオードでは順電圧−逆回復損失トレードオフ特性と呼ばれる。
【０００３】
これらのトレードオフ特性は、パワーデバイスの発生損失の指標であり、改善することが要求されている。周知の改善方法では、オン電圧−ターンオフ損失トレードオフ特性とソフトスイッチング性が相反することが多いため、これらを両立させることが課題となる。特に、ターンオフ損失の低減には、高速スイッチング性能が影響するため、高速スイッチング性能とソフトスイッチング性の両立が重要である。
【０００４】
そこで、ＩＧＢＴのトレードオフ特性とソフトスイッチング特性を両立させる方法として、次のような方法が提案されている。第１の主面と第２の主面との間に複数のｎ又はｐドーピングされた層が存在するｎドーピングされたシリコン層、第１の主面に配置されていて、かつ第１のメタライゼーションにより形成されるカソード並びに、第２の主面を被覆する第２のメタライゼーションにより形成されるアノードを有し、その際、第２の主面から見て層が、ｐドーピングされたアノード帯域、これに接していて、シリコン層よりも高いドーピング濃度を有するｎドーピングされた停止層及びこれに接しているシリコン層を包含する殊には高い逆方向電圧用のパワー半導体素子において、シリコンの価電子帯端及び伝導帯端の間に存在し、シリコンの伝導帯端に対して２００ｍｅＶを上回る差を有するドナー準位を少なくとも有する少なくとも１種のドーパントで停止層がドーピングされていることを特徴とする、殊には高い逆方向電圧用のパワー半導体素子であり、ドーピング物質としてイオウ又はセレンを使用することが記載されている（例えば、特許文献１参照。）。
【０００５】
また、別の方法として、ドリフト領域内にｎ+バッファ領域を形成し、定格電圧を印加したときに第１ｎ-ドリフト領域に広がる空乏層の先端をｎ+バッファ領域内で停止するように、第１ｎ-ドリフト領域の幅とｎ+バッファ領域の不純物ドーズ量を所定の値に決め、さらに第２ｎ-ドリフト領域の幅を所定の値にすることで、ターンオフ損失と定常損失を合わせた総合損失の低減を図り、ターンオフ時の電圧・電流波形の振動を抑制する方法が提案されている（例えば、特許文献２参照。）。
【０００６】
一方、ダイオードのトレードオフ特性を改善する方法として、第１、第２主面を有する第１導電型の第１半導体層と、上記第１半導体層の上記第１主面上に形成された上記第１半導体層よりも不純物濃度の高い第１導電型の第２半導体層と、上記第１半導体層の上記第２主面上に形成された第２導電型の第３半導体層とを備え、耐圧保持状態において上記第１、第３半導体層が形成するｐｎ接合から延びる空乏層による電界が、殆ど上記第１半導体層中に存在し、上記空乏層が上記第２半導体層にまで達する様に、上記第１、第３半導体層の不純物濃度と厚みが選ばれ、上記ｐｎ接合から上記第２半導体層へ向かう方向に従って、上記方向に垂直な上記第１半導体層の少なくとも一部の断面積が減少する方法が提案されている（例えば、特許文献３参照。）。
【０００７】
そして、ダイオードのトレードオフ特性とソフトスイッチング特性を両立させる方法として、ｐｉｎダイオードのｎ型ドリフト層内にｎ型バッファ層を形成し、ｐ型アノード層と第１のｎ型ドリフト層のｐｎ接合から、ｎ型バッファ層の最短距離と、ｎ型バッファ層の幅を所定の値に設定することで、耐圧を確保しながら高速化・低損失化とソフトリカバリー化の間のトレードオフの改善を図る方法が提案されている（例えば、特許文献４参照。）。
【０００８】
また、別の方法として、第１導電型の第１半導体層と、該第１半導体層の一方の主面に形成され、該第１半導体層より高濃度の第２導電型の第２半導体層と、前記第１半導体層の他方の主面に形成され、該第１半導体層より高濃度の第１導電型の第３半導体層とを具備する半導体装置において、前記第１半導体層の不純物濃度が極大となる箇所が少なくとも１か所あり、該第１半導体層の不純物濃度が、前記極大となる箇所から前記第２半導体層および前記第３半導体層の双方に向かって傾きをもって減少する方法が提案されている（例えば、特許文献５参照。）。
【０００９】
また、次のような方法も提案されている。ｎ-型第１半導体層となるｎ-型ＦＺウェハー中に酸素を導入した後、ＦＺウェハーの表面にｐ型第２半導体層およびアノード電極を形成する。アノード電極の側からＦＺウェハーにプロトンを照射して、ＦＺウェハー中に結晶欠陥を導入する。熱処理を行って、ＦＺウェハー中の結晶欠陥を回復させることにより、第１半導体層内の一部のネットドーピング濃度をＦＺウェハーの当初のネットドーピング濃度よりも高くし、所望のブロードバッファ構造を形成する。これによって、高速・低損失であり、かつソフトなスイッチング特性を有する半導体装置を、ＦＺバルクウェハーを用いて安価に、かつ制御性および歩留まりをよく作製する（例えば、特許文献６参照。）。
【００１０】
【特許文献１】特表２００２−５２０８８５号公報
【特許文献２】特開２００４−１９３２１２号公報
【特許文献３】特許第２５７３７３６号公報
【特許文献４】特開２００３−１５２１９８号公報
【特許文献５】特開２００３−３１８４１２号公報
【特許文献６】国際公開第２００７／０５５３５２号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、ＩＧＢＴの作製に関して上述した特許文献１の技術では、半導体基板内部の、フィールドストップ領域や半導体基板よりも高濃度な領域を形成するために、６００℃を超える比較的高温での熱拡散処理を必要とする。そのため、特に薄いウェハーを適用するデバイスでは、ウェハーを薄くすることによって、その後の工程、例えばメタライゼーション工程において、ウェハーに割れやひびが生じてしまう恐れがある。また、半導体基板の内部に、半導体基板よりも高濃度な領域のみを形成することは難しい。さらに、その高濃度領域はｎ型高濃度領域に限定されてしまう。
【００１２】
一方、ダイオードの作製に関して上述した特許文献６の技術では、半導体基板の内部に形成した高濃度領域の濃度は、半導体基板の主面に垂直な方向に一定となる。そのため、半導体基板の内部に、半導体基板の主面に垂直な方向に濃度が異なるような分布をもつ高濃度領域を形成するためには、例えば、メタルマスクなどの位置合わせ精度の比較的低い方法を採用しなければならない。さらに、この技術においても、半導体基板の内部に形成できる高濃度領域は、ｎ型高濃度領域に限定されてしまう。また、上述した特許文献３、特許文献５または特許文献６の技術では、半導体基板内部の、カソード領域や半導体基板よりも高濃度な領域に空乏層が達したときに、電圧上昇率（ｄＶ／ｄｔ）が増加してしまいソフトスイッチング特性を得ることができないなどの問題が生じてしまう。
【００１３】
この発明は、上述した従来技術による問題点を解消するため、トレードオフ特性を改善し、同時にソフトスイッチング特性を得ることができる半導体装置およびその製造方法を提供することを目的とする。また、この発明は、ｎ型半導体基板およびｐ型半導体基板の双方に適用可能であり、半導体基板内部に形成される高不純物領域の導電型はｎ型またはｐ型によらずそれぞれ適用可能である半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、以下の特徴を有する。まず、半導体基板の第一主面に、一部が開口するマスクを形成するマスク工程を行う。次いで、前記半導体基板の、前記マスクの開口部分に露出する半導体部分をエッチングして、前記半導体基板の第一主面に複数のトレンチを形成するトレンチ形成工程を行う。次いで、前記トレンチの底面の半導体層に、ドーパントをイオン注入するイオン注入工程を行う。次いで、前記ドーパントが注入された不純物層を活性化し、隣接する不純物層をつなげる活性化工程を行う。次いで、前記トレンチを半導体で埋める埋め込み工程を行う。
【００１５】
また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記埋め込み工程の後、前記半導体基板の第一主面を平坦にする第１の平坦化工程をさらに含むことを特徴とする。
【００１６】
また、請求項３の発明にかかる半導体装置の製造方法は、請求項１または２に記載の発明において、さらに、前記第１の平坦化工程の後、前記半導体基板の第二主面を平坦にする第２の平坦化工程を行う。
【００１７】
また、請求項４の発明にかかる半導体装置の製造方法は、請求項３に記載の発明において、前記第２の平坦化工程において、平坦化された前記半導体基板の厚さが１５０μｍ以下であることを特徴とする。
【００１８】
また、請求項５の発明にかかる半導体装置の製造方法は、請求項１〜４のいずれか一つに記載の発明において、さらに、前記トレンチ形成工程の後、前記イオン注入工程の前に、前記トレンチの側壁および底面に酸化膜を形成する工程を行う。次いで、前記イオン注入工程の後、前記活性化工程の前に、前記酸化膜を除去する工程を行う。
【００１９】
また、請求項６の発明にかかる半導体装置の製造方法は、請求項５に記載の発明において、前記酸化膜の厚さは、３０ｎｍ以上１００ｎｍ以下であることを特徴とする。
【００２０】
また、請求項７の発明にかかる半導体装置の製造方法は、請求項１〜６のいずれか一つに記載の発明において、さらに、前記活性化工程の後、前記埋め込み工程の前に、前記マスクを除去する工程を行う。
【００２１】
また、請求項８の発明にかかる半導体装置の製造方法は、請求項１〜７のいずれか一つに記載の発明において、前記ドーパントが前記半導体基板と同一導電型であることを特徴とする。
【００２２】
また、請求項９の発明にかかる半導体装置の製造方法は、請求項１〜８のいずれか一つに記載の発明において、前記半導体は、前記半導体基板と同一導電型であることを特徴とする。
【００２３】
また、請求項１０の発明にかかる半導体装置の製造方法は、請求項９に記載の発明において、前記半導体は、前記半導体基板の不純物濃度と同程度の不純物濃度であることを特徴とする。
【００２４】
また、請求項１１の発明にかかる半導体装置の製造方法は、請求項９に記載の発明において、前記半導体は、前記半導体基板の不純物濃度とは異なる不純物濃度であることを特徴とする。
【００２５】
また、請求項１２の発明にかかる半導体装置の製造方法は、請求項１〜８のいずれか一つに記載の発明において、前記半導体は、前記半導体基板とは異なる導電型であることを特徴とする。
【００２６】
また、請求項１３の発明にかかる半導体装置の製造方法は、請求項１〜１２のいずれか一つに記載の発明において、前記半導体は、珪素を主成分とする単結晶半導体層であることを特徴とする。
【００２７】
また、請求項１４の発明にかかる半導体装置は、以下の特徴を有する。第一主面および第二主面を有し、前記第一主面に垂直な方向に不純物濃度が繰り返し増減する濃度分布を有する第１導電型の主半導体層と、前記主半導体層の前記第一主面側に設けられた第２導電型のアノード層と、前記アノード層の表面に設けられたアノード電極と、前記主半導体層の前記第二主面側に設けられた第１導電型のカソード層と、前記カソード層の表面に設けられたカソード電極と、前記主半導体層と前記カソード層の間に設けられた、前記主半導体層よりも高濃度で、前記第一主面に垂直な方向に不純物濃度が繰り返し増減する第１導電型高濃度層と、を備える。
【００２８】
また、請求項１５の発明にかかる半導体装置は、請求項１４に記載の発明において、前記主半導体層における不純物濃度の分布は、相対的に不純物濃度の高い低濃度半導体層と相対的に不純物濃度の低い極低濃度半導体層がストライプ状に交互に繰り返す分布であることを特徴とする。
【００２９】
また、請求項１６の発明にかかる半導体装置は、請求項１５に記載の発明において、前記極低濃度半導体層と前記アノード層との接合面の幅は、前記極低濃度半導体層と前記カソード層との接合面の幅よりも広いことを特徴とする。
【００３０】
また、請求項１７の発明にかかる半導体装置は、以下の特徴を有する。第一主面および第二主面を有し、前記第一主面に垂直な方向に不純物濃度が繰り返し増減する濃度分布を有する第１導電型の主半導体層と、前記主半導体層の前記第一主面側に設けられた第２導電型のチャネル層と、前記チャネル層の表面に選択的に設けられた第１導電型のソース領域と、前記チャネル層と前記ソース領域上に絶縁層を介して設けられたゲート電極と、前記チャネル層と前記ソース領域に接するように設けられたソース電極と、前記主半導体層の前記第二主面側に設けられた第１導電型のドレイン層と、前記ドレイン層の表面に設けられたドレイン電極と、前記主半導体層と前記ドレイン層の間に設けられた、前記主半導体層よりも高濃度で、前記第一主面に垂直な方向に不純物濃度が繰り返し増減する第１導電型高濃度層と、を備える。
【００３１】
また、請求項１８の発明にかかる半導体装置は、以下の特徴を有する。第一主面および第二主面を有し、前記第一主面に垂直な方向に不純物濃度が繰り返し増減する濃度分布を有する第１導電型の主半導体層と、前記主半導体層の前記第一主面側に設けられた第２導電型のチャネル層と、前記チャネル層の表面に選択的に設けられた第１導電型のエミッタ領域と、前記チャネル層と前記エミッタ領域上に絶縁層を介して設けられたゲート電極と、前記チャネル層と前記エミッタ領域に接するように設けられたエミッタ電極と、前記主半導体層の前記第二主面側に設けられた第２導電型のコレクタ層と、前記コレクタ層の表面に設けられたコレクタ電極と、前記主半導体層と前記コレクタ層の間に設けられた、前記主半導体層よりも高濃度で、前記第一主面に垂直な方向に不純物濃度が繰り返し増減する第１導電型高濃度層と、を備える。
【００３２】
また、請求項１９の発明にかかる半導体装置は、請求項１８に記載の発明において、前記主半導体層における不純物濃度の分布は、相対的に不純物濃度の高い低濃度半導体層と相対的に不純物濃度の低い極低濃度半導体層がストライプ状に交互に繰り返す分布であることを特徴とする。
【００３３】
上述した各請求項の発明によれば、活性化工程において活性化された不純物層（以下、拡散層とする）は、イオン注入および熱処理によりトレンチの底面に形成され隣接する不純物層がつながるため、ドーパントの種類によらず、所望の不純物濃度と深さ方向の幅で拡散層を形成することができる。また、トレンチの深さを変えることで、第１導電型半導体基板内の所望の位置に拡散層を形成することができる。また、トレンチに埋める半導体の導電型および不純物濃度を変更することで、半導体装置の設計に合わせて半導体基板を作製することができる。これにより、半導体装置の設計の自由度が高い半導体基板を作製することができる。また、従来の半導体基板の作製方法に比べて、半導体基板を薄くしてからの工程数を削減することができる。これにより、ウェハーの割れやひびなどを低減できる。また、第１導電型半導体基板の主面に垂直な方向に濃度分布を持たせることで、低濃度半導体層によって、ターンオフ時に空間電荷領域の広がりを抑制することができる。そして、極低濃度半導体層によって、ターンオフ時に空間電荷領域を押し広げ、電子および正孔を速く排出することができる。これにより、トレードオフ特性を改善し、同時にソフトスイッチング特性を得ることができる。
【発明の効果】
【００３４】
本発明にかかる半導体装置および半導体装置の製造方法によれば、トレードオフ特性を改善し、同時にソフトスイッチング特性を得ることができるという効果を奏する。また、半導体装置の製造工程数を削減することができ、半導体装置の設計の自由度が高い半導体基板を作製することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３５】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００３６】
（実施の形態１）
図１は、本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、この半導体装置は、フィールドストップ領域を有するトレンチゲート型ＩＧＢＴである。低濃度のｎ型主半導体層１の第一主面側の表面領域および第二主面側の表面領域に、それぞれ、ｐチャネル層（チャネル領域）２および高濃度のｐ型コレクタ層３が設けられている。ｎ型主半導体層１の、ｐチャネル層２とｐ型コレクタ層３の間の領域は、不純物濃度が一様なｎ型ベース層４である。ｎ型ベース層４とｐ型コレクタ層３の間には、ｎ+型フィールドストップ層５が設けられている。
【００３７】
ｐチャネル層２の表面領域には、ｎ+エミッタ領域６が選択的に設けられている。ｎ型主半導体層１の第一主面側の表面領域には、複数のトレンチ７がストライプ状に設けられている。各トレンチ７は、ｎ+エミッタ領域６に隣接し、ｎ型主半導体層１の第一主面からｐチャネル層２を貫通してｎ型ベース層４に達する。各トレンチ７内には、ゲート絶縁膜８を介してゲート電極９が設けられている。
【００３８】
ｎ型主半導体層１の第一主面上には、層間絶縁膜１０がゲート電極９を覆うように設けられている。ｎ型主半導体層１の第一主面上には、金属膜からなるエミッタ電極１１が層間絶縁膜１０を覆い、かつｎ+エミッタ領域６に接するように設けられている。ｐチャネル層２の表面領域には、ｐ+型ボディ領域１２が選択的に設けられている。エミッタ電極１１は、ｐ+型ボディ領域１２を介して、ｐチャネル層２に電気的に接続している。ｐ型コレクタ層３の表面には、金属膜からなるコレクタ電極１３が設けられている。エミッタ電極１１の上に窒化膜やアモルファスシリコン膜やポリイミド膜などのパッシベーション膜が設けられることがあるが、図１では省略されている。
【００３９】
図２は、本発明にかかる半導体装置の製造過程を示すフローチャートである。まず、図２に示すように、ｎ型半導体基板を準備する（ステップＳ１）。次いで、ｎ型半導体基板の第一の主面に、一部が開口したマスク酸化膜を成膜する（ステップＳ２）。次いで、このマスク酸化膜をマスクにして、ｎ型半導体基板にトレンチを形成する（ステップＳ３）。次いで、トレンチの底面に、ｎ型半導体基板の第一主面に直角な方向からドーパントをイオン注入する（ステップＳ５）。次いで、ｎ型半導体基板に熱処理を行うことで、ドーパントが注入された不純物層を活性化する（ステップＳ６）。次いで、トレンチをｎ型半導体基板の不純物濃度と同程度の不純物濃度のｎ型単結晶半導体層で埋める（ステップＳ８）。次いで、ｎ型半導体基板の第一主面から上に突出したｎ型単結晶半導体層およびマスク酸化膜を除去して、ｎ型半導体基板を平坦化する（ステップＳ９）。なお、実施の形態１において、トレンチの内面（トレンチの側壁および底面）にスクリーニング熱酸化膜を形成する工程（ステップＳ４）は行われない。また、マスク酸化膜の除去は、マスク酸化膜の除去工程（ステップＳ７）では行われず、ｎ型半導体基板の平坦化工程（ステップＳ９）で行われる。そのため、実施の形態１において、ステップＳ４およびステップＳ７の工程は行われない。
【００４０】
図３〜図７は、本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。上述したステップＳ１およびＳ２の工程において、図３に示すように、まず、出発基板として第１のｎ型半導体基板２１を用意し、フォトマスクと第１のｎ型半導体基板２１との位置合わせのためのマーカー（以下、アラインメントターゲットとする）を形成した後、その第一主面にマスク酸化膜２２を成膜する。そして、フォトリソグラフィおよびエッチングを行って、第１のマスク酸化膜２２の一部を除去し、第１のｎ型半導体基板２１の一部を露出させる。例えば、第１のマスク酸化膜２２をストライプ状に残し、第１のｎ型半導体基板２１の第一主面をストライプ状に露出させる。次いで、上述したステップＳ３の工程において、図４に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などの異方性エッチングを行って、第１のｎ型半導体基板２１に深いトレンチ２３を形成する。次いで、例えば希フッ酸（ＤＨＦ：Ｄｉｌｕｔｅｄ  Ｈｙｄｒｏｆｌｕｏｒｉｃ  Ａｃｉｄ）やバッファードフッ酸（ＢＨＦ：Ｂｕｆｆｅｒｅｄ  Ｈｙｄｒｏｇｅｎ  Ｆｌｕｏｒｉｄｅ）などを用いて、トレンチ２３の内面（トレンチ２３の側壁および底面）を洗浄する。
【００４１】
次いで、上述したステップＳ５およびＳ６の工程において、図５に示すように、トレンチ２３の底面に、第１のｎ型半導体基板２１の第一主面にほぼ直角な方向からイオン注入を行い、その後熱処理を行うことで、トレンチ２３の底面に第１の拡散層２４を形成する。このとき、隣接するそれぞれの第１の拡散層２４は、互いにつなげている。この第１の拡散層２４が、図１におけるｎ+型フィールドストップ層５となる。次いで、例えばトレンチ２３の内面に犠牲酸化膜を形成し、この犠牲酸化膜を除去することで、トレンチ２３を形成する際にトレンチ２３の内面に生じたダメージ層を犠牲酸化膜とともに除去する。次いで、図５に示す第１のｎ型半導体基板２１を図示省略するエピタキシャル成長炉に搬入し、例えば１０００℃前後で熱処理を行うことで、第１のｎ型半導体基板２１の第一主面を洗浄する。続けて、エピタキシャル成長炉内にエッチングガスおよびキャリアガスを供給し、トレンチ２３の内面を清浄する。このとき、トレンチ２３の開口部の幅は、トレンチ２３の底面の幅に比べてわずかに広くなる。
【００４２】
次いで、上述したステップＳ８の工程において、図６に示すように、エピタキシャル成長により、トレンチ２３を第１のｎ型半導体２５で隙間なく埋める。その際、第１のｎ型半導体基板２１の不純物濃度と同程度の不純物濃度の第１のｎ型半導体２５を成長させる。次いで、上述したステップＳ９の工程において、図７に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などの研磨を行って、第１のマスク酸化膜２２の上にまで成長した第１のｎ型半導体２５を除去してその研磨面を平坦にし、さらに第１のマスク酸化膜２２も除去する。このようにしてできた半導体基板１０１を半導体装置の作製用基板として用いる。
【００４３】
次いで、図示省略するが、半導体装置の作製用基板（半導体基板１０１）を用いて、その第一主面側に周知の方法によりｐチャネル層２、ｎ+エミッタ領域６、トレンチ７、ゲート絶縁膜８、ゲート電極９、層間絶縁膜１０、エミッタ電極１１およびｐ+型ボディ領域１２などの表面構造を形成する。また、半導体基板１０１の第二主面に対して研磨やエッチングを行って、半導体基板１０１を薄くした後、第二主面側にイオン注入および熱処理によってｐ型コレクタ層３を形成する。ｐ型コレクタ層３の厚さは１μｍ以下である。そして、コレクタ電極１３を形成する。また、必要な場合には、第一主面側をパッシベーション膜で被覆する。これにより、図１に示すように、トレンチゲート型ＩＧＢＴが完成する。
【００４４】
なお、出発基板（第１のｎ型半導体基板２１）から作製用基板（半導体基板１０１）を作製する方法は、従来の超接合構造の半導体基板を作製する方法に類似している。超接合構造の半導体基板は、ｎ型半導体層とｐ型半導体層が交互に繰り返し配置された並列ｐｎ層を有する。従って、超接合構造の半導体基板を作製する種々の公知技術や、その他深堀トレンチを形成して半導体基板を作製する種々の公知技術を適用し、導電型および不純物濃度が同じ低濃度半導体層を配置すれば、作製用基板（半導体基板１０１）が得られる。
【００４５】
実施の形態１において、各部の寸法や不純物濃度、プロセス条件等の一例を示す。なお、本発明は、これらの数値に限定されるものではない。６００Ｖ級のトレンチゲート型ＩＧＢＴの場合について示している。出発基板である第１のｎ型半導体基板２１として、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法で作製されたシリコンインゴットから切り出されたｎ型のＦＺシリコン基板を用いる。ＦＺシリコン基板の抵抗率は３０Ωｃｍであり、厚さは５００μｍであり、面方位は（１００）であり、オリエンテーションフラット（オリフラ）の方向は＜１００＞である。第１のマスク酸化膜２２は、例えば、温度１１００℃で９時間程度のドライ酸化処理により形成される。その厚さは、例えば１．８μｍである。トレンチ２３の開口幅および深さは、例えばそれぞれ６μｍおよび７０μｍである。このトレンチ２３は、第１のｎ型半導体基板２１を貫通しない深さで形成される。そして、あるトレンチとその隣のトレンチとは、例えば１０μｍ離れている。
【００４６】
前記ステップＳ３の工程のトレンチエッチングにおけるチャンバー内の条件は、例えば、圧力３Ｐａ、ガス組成比として臭化水素（ＨＢｒ）、六フッ化硫黄（ＳＦ6）および酸素（Ｏ2）の比率を１：２：２、ソースパワーを９００Ｗ、バイアスパワーを１００Ｗとする。前記ステップＳ５の工程の後、トレンチ２３の内面に生じるダメージ層の除去は、例えば、プラズマエッチャーやＣＤＥ（ケミカルドライエッチング）、または、厚さ５０ｎｍ以下の薄い犠牲酸化膜をトレンチ２３の内面に形成した後にフッ酸で犠牲酸化膜を除去することなどにより行う。トレンチ２３の底面に行うイオン注入は、ドーパントとしてリン（Ｐ+）を用い、ドーズ量１×１０13（ｃｍ-2）である。第１の拡散層２４の熱処理は、例えば、温度１１５０℃で５時間行う。トレンチ２３の内面を清浄するためにチャンバー内に供給するガスは、エッチングガスとして例えば塩化水素（ＨＣｌ）などのハロゲンを含むガスと、キャリアガスとして例えば水素（Ｈ2）を用いる。このとき、チャンバー内の温度は、１０００℃以上が好ましい。また、キャリアガスの圧力は、２００Ｔｏｒｒ程度が好ましい。
【００４７】
前記ステップＳ８の工程において、半導体材料ガスとしてチャンバー内に供給するガスは、成長ガスとして例えばトリクロロシラン（ＳｉＨＣｌ3）、ドーピングガスとして例えばフォスフィン（ＰＨ3）、エッチングガスとして例えば塩化水素を含むガス、およびキャリアガスとして例えば水素を用いる。成長ガス、ドーピングガスおよびエッチングガスは、キャリアガスに対してそれぞれ１：０．１：１．５の比率で用いる。このときの水素の圧力は、４０Ｔｏｒｒ以下が好ましい。半導体基板１０１の厚さは、例えば７０μｍである。ｐ型コレクタ層３を形成するためのドーパントは、例えばボロン（Ｂ）である。コレクタ電極１３は、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）および銅（Ｃｕ）を用いて、例えばスパッタ法または蒸着法により形成される。
【００４８】
なお、トレンチ２３の埋め込み工程の前の、トレンチ２３の内面を清浄する工程において、塩化水素などの気相拡散距離を適切に設定することで、トレンチ２３の開口部と底部とでエッチング速度に差が生じる。これにより、トレンチ２３の開口幅が、トレンチ２３の底面の幅よりもわずかに広くなる。また、トレンチ２３の埋め込み工程において、チャンバー内に供給するガスの一つに塩素を含む成長ガスを用いることで、エッチングを行いながらエピタキシャル成長が行われる。このエッチングにより、トレンチ２３の開口部と底部とでエピタキシャル成長速度に差が生じる。そのため、トレンチ２３の開口部が第１のｎ型半導体２５で埋まる前に、トレンチ２３の底部を第１のｎ型半導体２５で埋めることができる。これにより、トレンチ２３を第１のｎ型半導体２５で隙間なく埋めることができる。
【００４９】
また、ｎ型主半導体層１の厚さは、８０μｍ以下とすることが好ましい。その理由は、ｎ型主半導体層１を薄くすることでオン抵抗を低減することができるからである。また、犠牲酸化膜の厚さは、３０ｎｍ以上１００ｎｍ以下とするのが好ましい。その理由は、３０ｎｍ以下の場合、ダメージ層の除去を十分に行うことができないからである。一方、１００ｎｍ以上の場合、犠牲酸化膜の形成時間および犠牲酸化膜の除去時間が増えてしまい、全体の工程時間が増大してしまうからである。
【００５０】
上述した実施の形態１の発明によれば、第１の拡散層２４は、イオン注入および熱処理によりトレンチ２３の底面に形成されるため、ドーパントの種類によらず、所望の不純物濃度、深さ方向の幅で第１の拡散層２４を形成することができる。また、トレンチ２３の深さを変えることで、第１のｎ型半導体基板２１内の所望の位置に、第１の拡散層２４を形成することができる。これにより、半導体装置の設計の自由度が高い半導体基板を作製することができる。また、従来のＩＧＢＴの作製方法に比べて、半導体基板を薄くしてからの工程数を削減することができる。これにより、ウェハーの割れやひびなどを低減できる。また、半導体基板を薄化した後にフィールドストップ層などの拡散層を形成する必要がなくなるため、支持基板などの貼り付けおよび除去などの特殊工程が不要になる。
【００５１】
（実施の形態２）
実施の形態２にかかる半導体装置の製造方法について説明する。実施の形態２の説明および添付図面について、実施の形態１と重複する説明は省略する。図８は、本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。図８に示すように、この半導体装置は、バッファ領域を有する超接合型ＭＯＳＦＥＴである。図８に示すように、第２のｎ型半導体基板５１上にｎ型エピタキシャル層５２を有するエピタキシャル基板３１の第二主面側の表面領域に、ｎ型ドレイン層３２が設けられている。ｎ型ドレイン層３２の上には、第２のｎ型半導体基板５１を介してｎ型エピタキシャル層５２とｐ型半導体層５７を交互に繰り返し接合させてなる並列ｐｎ構造が設けられている。第２のｎ型半導体基板５１と、ｎ型エピタキシャル層５２およびｐ型半導体層５７の並列ｐｎ構造領域との間には、ｎ+型バッファ層３５が設けられている。並列ｐｎ構造のｐ型半導体層５７の表面には、ｐチャネル領域３６が設けられている。ｐチャネル領域３６の表面には、ｐ型ベース領域３７とｎ型ソース領域３８が設けられている。
【００５２】
ゲート絶縁膜３９は、ｐチャネル領域３６の、ｎ型ソース領域３８と、ｎ型エピタキシャル層５２との間の表面に沿って設けられている。ゲート電極４０はゲート絶縁膜３９の上に設けられている。ｐ型ベース領域３７およびｎ型ソース領域３８には、ソース電極４２が接している。ソース電極４２は、層間絶縁膜４１によりゲート電極４０から絶縁されている。エピタキシャル基板３１の裏面には、ドレイン電極４３が設けられている。この半導体装置の表面は、図示省略した表面保護膜により覆われている。
【００５３】
実施の形態２における半導体基板の製造工程は、実施の形態１と同様である。そして、実施の形態２では、ステップＳ３（トレンチ形成工程）とステップＳ５（トレンチの底面へのイオン注入工程）との間に、ステップＳ４（スクリーニング酸化膜の形成工程）を行う。また、ステップＳ８（トレンチの埋め込み工程）において、出発基板として準備する半導体基板と異なる導電型半導体でトレンチを埋める。
【００５４】
図９〜図１４は、本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。実施の形態２では、上述したステップＳ１〜Ｓ３の工程において、図９に示すように、まず、出発基板として第２のｎ型半導体基板５１を用意し、第２のｎ型半導体基板５１の表面にｎ型エピタキシャル層５２を成長させる。次いで、実施の形態１と同様に、アラインメントターゲットを形成した後、ｎ型エピタキシャル層５２の表面に、一部が開口した第２のマスク酸化膜５３を成膜し、図１０に示すように、ｎ型エピタキシャル層５２に深いトレンチ５４を形成し、トレンチ５４の内面（トレンチの側壁および底面）を洗浄する。
【００５５】
次いで、上述したステップＳ４の工程において、図１１に示すように、トレンチ５４の内面にスクリーニング酸化膜５５を形成する。次いで、上述したステップＳ５およびＳ６の工程において、図１２に示すように、第２のｎ型半導体基板５１の表面に、第２のｎ型半導体基板５１の第一主面にほぼ直角な方向からスクリーニング酸化膜５５を通してトレンチ５４の底面にイオン注入を行い、その後スクリーニング酸化膜５５を全て除去する。スクリーニング酸化膜５５を形成することにより、イオン注入で不必要な重金属の混入を防ぐことができる。拡散層５６は、実施の形態１の拡散層（図５の拡散層２４）の形状のように拡散されるが、第２のｎ型半導体基板５１の不純物濃度が拡散層５６の不純物濃度より高濃度である為、第２のｎ型半導体基板５１内へ拡散された拡散層５６の部分が図面上表れていない。次いで、熱処理を行うことで、ｎ型エピタキシャル層５２の、第２のｎ型半導体基板５１とｎ型エピタキシャル層５２との界面に拡散層５６を形成する。この第２の拡散層５６が、図８におけるｎ+型バッファ層３５となる。
【００５６】
次いで、上述したステップＳ８およびＳ９の工程において、実施の形態１と同様に、図１３に示すように、トレンチ５４を第２のｐ型半導体５７で隙間なく埋める。その際、ｎ型エピタキシャル層５２と異なる導電型の第２のｐ型半導体５７をエピタキシャル成長させている。次いで、実施の形態１と同様に、図１４に示すように、ｎ型エピタキシャル層５２の表面を平坦にする。このようにしてできた半導体基板１０２を半導体装置の作製用基板として用いる。
【００５７】
次いで、図示省略するが、半導体装置の作製用基板（半導体基板１０２）を用いて、その第一主面側に周知の方法によりｐチャネル領域３６、ｐ型ベース領域３７、ｎ型ソース領域３８、ゲート絶縁膜３９、ゲート電極４０、層間絶縁膜４１およびソース電極４２などの表面構造を形成する。また、半導体基板１０２の第二主面に対して研磨やエッチングを行って、半導体基板１０２を薄くした後、第二主面側にイオン注入および熱処理を行い、第２のｎ型半導体基板５１のコンタクト抵抗を低下させる。この第２のｎ型半導体基板５１のコンタクト抵抗を低下させた部分がｎ型ドレイン層３２となる。ｎ型ドレイン層３２の厚さは１μｍ以下である。そして、ドレイン電極４３を形成する。この半導体装置の製造過程における熱処理により、第２の拡散層５６はｐ型半導体層５７にも拡散して、ｎ型エピタキシャル層５２およびｐ型半導体層５７の並列ｐｎ構造領域と第２のｎ型半導体基板５１との界面に隙間なく形成される。この第２の拡散層５６が、ｎ+型バッファ層３５である。これにより、図８に示すように、超接合型ＭＯＳＦＥＴが完成する。
【００５８】
実施の形態２において、各部の寸法や不純物濃度、プロセス条件等の一例を示す。なお、本発明は、これらの数値に限定されるものではない。６００Ｖ級の超接合型ＭＯＳＦＥＴの場合について示す。実施の形態２では、出発基板である第２のｎ型半導体基板５１として、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法で作製されたシリコンインゴットから切り出されたｎ型のＣＺシリコン基板を用いる。ＣＺシリコン基板の抵抗率は、例えば０．０１Ωｃｍであり、厚さは５００μｍであり、面方位は（１００）であり、オリフラの方向は＜１００＞である。ｎ型エピタキシャル層５２の抵抗率は、例えば５〜１０Ωｃｍであり、厚さは５５μｍである。第２のマスク酸化膜５３の厚さは、例えば１．８μｍである。トレンチ５４の深さは、例えば５５μｍである。このトレンチ５４は、ｎ型エピタキシャル層５２を貫通する深さで形成される。スクリーニング酸化膜５５の厚さは、例えば１００ｎｍである。半導体材料ガスとしてチャンバー内に供給するドーピングガスは、例えばジボラン（Ｂ2Ｈ6）を用いる。トレンチ２３の底面に行うイオン注入のドーズ量は、例えば１×１０14（ｃｍ-2）である。半導体基板１０２の厚さは、例えば２５０μｍである。ｎ型ドレイン層３２を形成するためのイオン注入は、ドーパントとして例えば砒素（Ａｓ）を用いる。ドレイン電極４３は、例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に積層して形成される。その他の条件は、実施の形態１と同様である。
【００５９】
なお、トレンチ５４の側壁にイオン注入が行われることを防ぐための処理や、ドーパントとして好ましくない、例えば重金属などがイオン注入されるのを防ぐための処理などを施すのがよい。また、実施の形態１と同様に、トレンチの内面にトレンチエッチングにより生じたダメージ層の除去、トレンチ形成後の半導体基板の表面洗浄、トレンチの埋め込み工程前にトレンチ内面を清浄するなどの工程を行ってもよい。これらの工程を追加することで、半導体基板の性能向上、工程数の削減などの効果を得ることができる。成長ガスとして塩素を含むガスを使う効果は、実施の形態１と同様である。
【００６０】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果が得られる。また、トレンチ５４を出発基板である第２のｎ型半導体基板５１と異なる導電型のｐ型半導体層５７で埋めることで、第２のｎ型半導体基板５１の主面に垂直な方向に、ｎ型エピタキシャル層とｐ型半導体層が交互に繰り返し配置された並列ｐｎ層を有する半導体基板を作製することができる。これにより、半導体装置の設計の自由度が高い半導体基板を作製することができる。また、半導体装置の作製用基板に形成された第２の拡散層５６は、半導体装置の作製過程における熱処理で、さらに拡散し均一化される。そのため、ｎ+型バッファ層３５の形成に置いて、第２の拡散層５６をさらに活性化させるための追加処理を必要としない。また、トレンチ５４の深さに多少のばらつきがあったとしても、ｎ型エピタキシャル層５２およびｐ型半導体層５７の並列ｐｎ構造領域とｎ型ドレイン層３２との間に、ｎ+型バッファ層３５を最適な厚さで形成することができる。
【００６１】
（実施の形態３）
図１５は、本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。図１５に示すように、この半導体装置は、半導体基板の内部に、半導体基板よりも高濃度の領域を有するＰＩＮダイオードである。図１５に示すように、低濃度のｎ型主半導体層６１の第一主面側の表面領域および第二主面側の表面領域に、それぞれ、ｐ型アノード層６２および高濃度のｎ型カソード層６３が設けられている。ｎ型主半導体層６１の、ｐ型アノード層６２とｎ型カソード層６３の間の領域は、不純物濃度が一様な第２のｎ型半導体層６４である。第２のｎ型半導体層６４の内部には、第２のｎ型半導体層６４よりも高濃度の第３のｎ+型半導体層６５が設けられている。ｐ型アノード層６２の表面には、金属膜からなるアノード電極６６が設けられている。ｎ型カソード層６３の表面には、金属膜からなるカソード電極６７が設けられている。
【００６２】
実施の形態３における半導体基板の製造工程は、実施の形態１と同様である。図１６〜図１８は、本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。実施の形態３では、上述したステップＳ１〜Ｓ３の工程において、実施の形態１と同様に、図３に示すように、まず、出発基板として第１のｎ型半導体基板２１に、アラインメントターゲットを形成した後、第１のｎ型半導体基板２１の表面に、一部が開口した第１のマスク酸化膜２２を成膜し、第１のｎ型半導体基板２１に深いトレンチ２３を形成する。
【００６３】
次いで、図１６に示すように、第１のマスク酸化膜２２の表面およびトレンチ２３の内面に保護酸化膜２７を形成する。次いで、上述したステップＳ５およびＳ６の工程において、図１７に示すように、保護酸化膜２７の表面からトレンチ２３の底面に、第１のｎ型半導体基板２１の第一主面にほぼ直角な方向からイオン注入し、その後第１のマスク酸化膜２２および保護酸化膜２７を全て除去する。次いで、熱処理を行うことで、トレンチ２３の底面に第１の拡散層２４を形成する。このとき、それぞれの第１の拡散層２４は、互いにつながらないように形成される。この第１の拡散層２４が、図１５における第３のｎ+型半導体層６５となる。
【００６４】
次いで、上述したステップＳ８およびＳ９の工程において、実施の形態１と同様に、図１８に示すように、トレンチ２３を第１のｎ型半導体２５のエピタキシャル成長で隙間なく埋めて、その後第１のｎ型半導体基板２１の表面を平坦にする。このようにしてできた半導体基板１０３を半導体装置の作製用基板として用いる。
【００６５】
次いで、図示省略するが、半導体装置の作製用基板（半導体基板１０３）を用いて、その第一主面の表面層に周知の方法によりｐ型アノード層６２を形成する。そして、アノード電極６６を形成する。また、半導体基板１０３の第二主面に対して研磨やエッチングを行って、半導体基板１０３を薄くした後、第二主面側にイオン注入および熱処理によってｎ型カソード層６３を形成する。そして、カソード電極６７を形成する。この半導体装置の製造過程における熱処理により、それぞれの第１の拡散層２４がつながった構造としてもよい。この第１の拡散層２４が、第３のｎ+型半導体層６５である。これにより、図１５に示すように、ＰＩＮダイオードが完成する。
【００６６】
実施の形態３において、各部の寸法や不純物濃度、プロセス条件等の一例を示す。なお、本発明は、これらの数値に限定されるものではない。６００Ｖ級のダイオードの場合について示す。実施の形態３では、ＦＺシリコン基板の抵抗率は、例えば５０Ωｃｍである。第１のマスク酸化膜２２の処理条件は、例えば、温度１１００℃で５時間である。その厚さは、例えば１．２μｍである。保護酸化膜２７の厚さは、例えば５０ｎｍである。トレンチ２３の深さは、例えば３０μｍである。そして、あるトレンチとその隣のトレンチとは、例えば２０μｍ離れている。トレンチ２３の底面に行うイオン注入のドーズ量は、例えば１×１０12（ｃｍ-2）である。トレンチ２３に第１のｎ型半導体２５を埋め込んだ後の、半導体基板１０３の抵抗率は、例えば５０Ωｃｍである。半導体基板１０３の厚さは、例えば７０μｍである。ｎ型カソード層６３を形成するためのドーパントは、例えばリン（Ｐ）である。カソード電極６７として用いる金属は、実施の形態２と同様である。その他の条件は、実施の形態１と同様である。
【００６７】
なお、第３のｎ+型半導体層６５を形成する際の熱処理により、トレンチ２３の形成の際に、トレンチ２３の内面に生じるダメージ層を回復することができる。
【００６８】
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果が得られる。また、各第１の拡散層２４を形成することで、第１のｎ型半導体基板２１の主面に平行な方向に濃度分布を有する半導体基板を作製することができる。これにより、半導体装置の設計の自由度が高い半導体基板を作製することができる。
【００６９】
（実施の形態４）
図１９は、本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。図１９に示すように、この半導体装置は、半導体基板の不純物濃度が半導体基板の主面に垂直に交互に異なる濃度を持つベース領域を有するトレンチゲート型ＩＧＢＴである。実施の形態４では、図１９に示すように、実施の形態１と同様の構造であり、実施の形態１におけるｎ型ベース層４が、相対的に不純物濃度の高いｎ型低濃度ベース層１４、または相対的に不純物濃度の低いｎ型極低濃度ベース層１５となっている。ｎ型低濃度ベース層１４およびｎ型極低濃度ベース層１５は、ｎ型主半導体層１の第一主面に垂直に例えばストライプ状に交互に繰り返し設けられている。
【００７０】
実施の形態４における半導体基板の製造工程は、実施の形態１と同様である。そして、実施の形態４では、ステップＳ６（不純物層の活性化工程）とステップＳ８（トレンチの埋め込み工程）との間に、ステップＳ７（マスク酸化膜の除去工程）を行う。また、ステップＳ８（トレンチの埋め込み工程）において、出発基板として準備するｎ型半導体基板の不純物濃度と異なる不純物濃度のｎ型半導体でトレンチを埋める。図２０および図２１は、本発明の実施の形態４にかかる半導体装置の製造方法を説明する断面図である。実施の形態４では、上述したステップＳ１〜Ｓ６の工程において、実施の形態１と同様に、図３〜図５に示すように、まず、出発基板として第１のｎ型半導体基板２１に、アラインメントターゲットを形成した後、第１のｎ型半導体基板２１の表面に、一部が開口した第１のマスク酸化膜２２を成膜し、第１のｎ型半導体基板２１に深いトレンチ２３を形成する。第１のｎ型半導体基板２１の不純物濃度はｎ型低濃度ベース層１４の不純物濃度と同程度である。次いで、第１のマスク酸化膜２２の表面およびトレンチ２３の内面に図示省略する保護酸化膜を形成し、イオン注入および熱拡散によりトレンチの底面に第１の拡散層２４を形成する。この第１の拡散層２４が、図１９におけるｎ+型フィールドストップ層５となる。
【００７１】
次いで、上述したステップＳ７の工程において、図２０に示すように、第１のマスク酸化膜２２を全て除去する。次いで、上述したステップＳ８およびＳ９の工程において、実施の形態１と同様に、図２１に示すように、トレンチ２３を第２のｎ型半導体２８で隙間なく埋める。その際、実施の形態４では、第１のｎ型半導体基板２１の不純物濃度よりも低い不純物濃度の第２のｎ型半導体２８で埋める。第２のｎ型半導体２８の不純物濃度はｎ型極低濃度ベース層１５の不純物濃度と同程度である。次いで、第１のｎ型半導体基板２１の第一主面から突出した第２のｎ型半導体２８を除去して、第１のｎ型半導体基板２１の第一主面を平坦にする。このようにしてできた半導体基板１０４を半導体装置の作製用基板として用いる。これ以降は、実施の形態１と同様である。これにより、図１９に示すように、トレンチゲート型ＩＧＢＴが完成する。
【００７２】
なお、出発基板（第１のｎ型半導体基板２１）から作製用基板（半導体基板１０４）を作製する方法は、実施の形態１と同様に種々の公知技術を適用することができる。例えば、出発基板の第一主面に半導体層を薄くエピタキシャル成長させ、そのエピタキシャル成長層の一部に不純物を注入してエピタキシャル成長層の面内において不純物濃度の濃淡を作り、これを繰り返すことによって、導電型が同じで不純物濃度の異なる低濃度半導体層と極低濃度半導体層を交互に配置するようにしてもよい。
【００７３】
実施の形態４において、各部の寸法や不純物濃度、プロセス条件等の一例を示す。なお、本発明は、これらの数値に限定されるものではない。１２００Ｖ級のＩＧＢＴの場合について示す。実施の形態４では、ＦＺシリコン基板の抵抗率は、例えば５００Ωｃｍである。第１のマスク酸化膜２２の処理条件は、例えば、温度１１００℃で１８時間である。その厚さは、例えば２．４μｍである。トレンチ２３の開口幅および深さは、例えばそれぞれ１０μｍおよび１２０μｍである。保護酸化膜の厚さは、例えば３０ｎｍである。トレンチ２３の底面に行うイオン注入のドーズ量は、例えば５×１０12（ｃｍ-2）である。トレンチ２３に第２のｎ型半導体２８を埋め込んだ後の、半導体基板１０４の抵抗率は、例えば３０Ωｃｍである。半導体基板１０４の厚さは、１５０μｍ以下、例えば１２０μｍである。その他の条件は、実施の形態１と同様である。
【００７４】
なお、実施の形態４では、出発基板として用いる第１のｎ型半導体基板２１の不純物濃度をｎ型低濃度ベース層１４の不純物濃度としているが、第１のｎ型半導体基板２１の不純物濃度をｎ型極低濃度ベース層１５の不純物濃度とし、第２のｎ型半導体２８の不純物濃度をｎ型低濃度ベース層１４の不純物濃度としてもよい。
【００７５】
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果が得られる。ｎ型ベース層４を、不純物濃度の異なる第１のｎ型半導体基板２１と第２のｎ型半導体２８を交互に繰り返してなる半導体層とすることができる。そのため、第１のｎ型半導体基板２１の主面に垂直に異なる濃度を有する半導体基板を作製することができる。また、ｎ型ベース層４は、半導体基板の主面に直角な方向には一様な濃度分布となるため、半導体基板を薄化しても同様の機能を得られる。これにより、実施の形態１および実施の形態３よりもさらに、半導体装置の設計の自由度が高い半導体基板を作製することができる。
【００７６】
（実施の形態５）
図２２は、本発明の実施の形態５にかかる半導体装置の構成を示す断面図である。図２２に示すように、この半導体装置は、半導体基板の不純物濃度が半導体基板の主面に垂直に交互に異なる濃度を持つ半導体層を有するＰＩＮダイオードである。図２２に示すように、実施の形態３に示す半導体装置の第２のｎ型半導体層６４が、相対的に不純物濃度の高いｎ型低濃度半導体層６８、または相対的に不純物濃度の低いｎ型極低濃度半導体層６９となっている。ｎ型低濃度半導体層６８およびｎ型極低濃度半導体層６９は、ｎ型主半導体層６１の第一主面に垂直に例えばストライプ状に交互に繰り返し設けられている。その他、ｐ型アノード層６２、ｎ型カソード層６３、アノード電極６６およびカソード電極６７が、実施の形態３と同様に設けられている。
【００７７】
実施の形態５における半導体基板の製造工程は、実施の形態１と同様である。なお、実施の形態５では、ステップＳ５（トレンチへのイオン注入）およびステップＳ６（不純物層の活性化工程）は行われない。また、ステップＳ８（トレンチの埋め込み工程）においては、実施の形態４と同様である。図２３および図２４は、本発明の実施の形態５にかかる半導体装置の製造方法を説明する断面図である。実施の形態５では、上述したステップＳ１〜Ｓ３の工程において、実施の形態１と同様に、図３に示すように、まず、出発基板として第１のｎ型半導体基板２１に、アラインメントターゲットを形成した後、第１のｎ型半導体基板２１の表面に、一部が開口した第１のマスク酸化膜２２を成膜し、第１のｎ型半導体基板２１に深いトレンチ２３を形成し、トレンチ２３の内面を洗浄する。次いで、実施の形態１と同様に、第１のｎ型半導体基板２１の第一主面を洗浄し、トレンチ２３の内面を清浄する。
【００７８】
次いで、上述したステップＳ８およびステップＳ９の工程において、実施の形態４と同様に、図２３に示すように、トレンチ２３を第２のｎ型半導体２８で隙間なく埋める。次いで、実施の形態１と同様に、図２４に示すように、第１のｎ型半導体基板２１の第一主面を平坦にする。このようにしてできた半導体基板１０５を半導体装置の作製用基板として用いる。これ以降は、実施の形態３と同様である。これにより、図２２に示すように、ＰＩＮダイオードが完成する。
【００７９】
実施の形態５において、各部の寸法や不純物濃度、プロセス条件等の一例を示す。なお、本発明は、これらの数値に限定されるものではない。実施の形態５では、ＦＺシリコン基板の抵抗率は、例えば４０Ωｃｍである。第１のマスク酸化膜２２の処理条件は、例えば、温度１１００℃で１８時間である。その厚さは、例えば２．４μｍである。トレンチ２３の開口幅および深さは、例えばそれぞれ１０μｍおよび１３０μｍである。ｐ型アノード層６２を形成するためのイオン注入のドーズ量は、例えば２×１０13（ｃｍ2）である。このときの熱処理条件は、温度１１００℃で５時間である。トレンチに埋め込むｎ型極低濃度半導体層６９の抵抗率は、例えば５００Ωｃｍである。半導体基板１０５の厚さは、例えば１３０μｍである。ｎ型カソード層６３を形成するためのドーパントは、例えばリン（Ｐ）であり、ドーズ量１×１０15（ｃｍ2）。その他の条件は、実施の形態１と同様である。
【００８０】
以上、説明したように、実施の形態５によれば、実施の形態４と同様の効果が得られる。
【００８１】
（実施の形態６）
図２５は、本発明の実施の形態６にかかる半導体装置の構成を示す断面図である。図２５に示すように、この半導体装置は、実施の形態５に示す半導体装置に追加して、ｎ型低濃度半導体層６８とｎ型極低濃度半導体層６９が交互に繰り返してなる半導体層と、ｎ型カソード層６３との界面に、第３のｎ+型半導体層６５が設けられている。
【００８２】
実施の形態６における半導体基板の製造工程は、実施の形態１と同様である。なお、ステップＳ８（トレンチの埋め込み工程）においては、実施の形態５と同様である。このようにしてできた半導体基板を半導体装置の作製用基板として用いる。これ以降は、実施の形態３と同様である。これにより、図２５に示すように、ＰＩＮダイオードが完成する。
【００８３】
実施の形態６において、各部の寸法や不純物濃度、プロセス条件等の一例を示す。なお、本発明は、これらの数値に限定されるものではない。実施の形態６では、第３のｎ+型半導体層６５を形成するためのイオン注入は、ドーパントとしてリンまたはセレン（Ｓｅ）を用い、ドーズ量５×１０12（ｃｍ2）である。このときの拡散長は、１０μｍ程度である。その他の条件は、実施の形態５と同様である。
【００８４】
以上、説明したように、実施の形態６によれば、実施の形態１および実施の形態５と同様の効果が得られる。
【００８５】
（実施の形態７）
図２６は、本発明の実施の形態７にかかる半導体装置の構成を示す断面図である。図２６に示すように、この半導体装置は、実施の形態６に示す半導体装置において、ｎ型極低濃度半導体層６９の幅が、ｐ型アノード層６２側で広く、ｎ型カソード層６３に近づくにつれて狭くなる構造を有している。
【００８６】
実施の形態７における半導体基板の製造工程は、実施の形態６と同様である。なお、実施の形態７では、ステップＳ３（トレンチ形成工程）において、トレンチ２３の開口幅が、トレンチ２３の底面の幅よりも広くなるように、トレンチを形成する。これ以降は、実施の形態３と同様である。これにより、図２６に示すように、ＰＩＮダイオードが完成する。
【００８７】
実施の形態７において、各部の寸法や不純物濃度、プロセス条件等の一例を示す。なお、本発明は、これらの数値に限定されるものではない。実施の形態７では、ＦＺシリコン基板の抵抗率は、例えば５００Ωｃｍである。トレンチに埋め込むｎ型低濃度半導体層６８の抵抗率は、例えば４０Ωｃｍである。その他の条件は、実施の形態６と同様である。
【００８８】
以上、説明したように、実施の形態７によれば、実施の形態１および実施の形態５と同様の効果が得られる。
【００８９】
（実施例）
実施の形態５に従いＰＩＮダイオードを作製した。出発基板として、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法で作製されたシリコンインゴットから切り出されたｎ型のＦＺシリコン基板を用いた。このＦＺシリコン基板の抵抗率は４０Ωｃｍであり、厚さは５００μｍであり、面方位は（１００）であり、オリフラの方向は＜１００＞であった。
【００９０】
このＦＺシリコン基板の第一主面に、例えば熱酸化処理等によって厚さ２．４μｍ程度のマスク酸化膜を成膜した。そして、フォトリソグラフィおよびエッチングを行って、１０μｍ間隔でマスク酸化膜を１０μｍの幅で除去し、ストライプ状にＦＺシリコン基板の第一主面を露出させた。残ったマスク酸化膜をマスクとしてＲＩＥなどの異方性エッチングにより１３０μｍ程度の深さまでシリコンを矩形状に除去して、ＦＺシリコン基板にストライプ状に深いトレンチを形成した。ＦＺシリコン基板において、トレンチとトレンチの間の部分がｎ型低濃度半導体層となる。
【００９１】
次いで、エピタキシャル成長を行って、ＦＺシリコン基板のトレンチを抵抗率５００Ωｃｍのｎ型の半導体で埋めた。このエピタキシャル成長層がｎ型極低濃度半導体層となる。次いで、ＣＭＰなどの研磨を行って、マスク酸化膜の上にまで成長したエピタキシャル成長層を除去し、その研磨面を平坦にして、半導体装置の作製用基板を得た。この作製用基板を用いて、図２２に示す構成のＰＩＮダイオードを作製した。ダイオードのアノード側の構造（表面構造）を形成した後、基板裏面の研磨およびエッチングを行い、基板の厚さを１３０μｍ程度にした。この基板の厚さがｎ型主半導体層の厚さとなる。そして、ダイオードのカソード側の構造（裏面構造）を形成した。このようにして作製され、図２２に示す断面構造を有するＰＩＮダイオードを「実施例１」とする。
【００９２】
また、実施の形態６に従いＰＩＮダイオードを作製した。このＰＩＮダイオードでは、実施例１の作製方法に追加して、ＦＺシリコン基板にストライプ状に深いトレンチを形成した後、イオン注入および熱処理により、トレンチの底面に拡散層を形成した。それ以外は、実施例１と同様にして作製した。このようにして作製され、図２５に示す断面構造を有するＰＩＮダイオードを「実施例２」とする。
【００９３】
また、実施の形態７に従いＰＩＮダイオードを作製した。このＰＩＮダイオードでは、実施例２の作製方法において、ＦＺシリコン基板にトレンチを形成する際、トレンチの開口幅が、トレンチの底面の幅に比べて広くなるように、トレンチを形成した。それ以外は、実施例２と同様にして作製した。このようにして作製され、図２６に示す断面構造を有するＰＩＮダイオードを「実施例３」とする。実施例３では、ＦＺシリコン基板の抵抗率を５００Ωｃｍとし、ＦＺシリコン基板のトレンチを抵抗率４０Ωｃｍのｎ型の半導体で埋めた。
【００９４】
また、比較試料とするＰＩＮダイオードを作製した。このＰＩＮダイオードでは、実施例１のダイオードにおいて、ＦＺシリコン基板の不純物濃度が一様である半導体装置を作製した。このようにして作製されたＰＩＮダイオードを「従来例」とする。
【００９５】
図２７は、実施例１および従来例のターンオフ波形を比較して示す特性図である。図２８は、実施例２および従来例のターンオフ波形を比較して示す特性図である。図２９は、実施例３および従来例の逆回復波形を比較して示す特性図である。これらの図からわかるように、実施例１〜３のいずれにおいても、逆回復電流がピークに達した後の逆回復電流の減少率が、従来例よりも小さくなる。そして、電流減少後の、いわゆるテール電流と呼ばれる部分の電流が従来例よりも速く０になることがわかる。また、この逆回復電流の減少率と配線インダクタンスとに起因して発生する跳ね上がり電圧ＡおよびΔＶpnｍａｘも小さくなる。従って、実施例１〜３のいずれも、従来例とほぼ同一のターンオフ損失でありながら、カソード電圧の上昇が小さくなり、ターンオフ全体が速くなる。つまり、実施例１〜３では、高速ターンオフ性とソフトスイッチング性を同時に実現できることがわかる。
【００９６】
また、実施例１と実施例２とでほぼ同様の効果が得られている。また、実施例１と実施例３とでほぼ同様の効果が得られている。
【００９７】
以上の結果から、ｎ型極低濃度半導体層の存在により、従来よりも早く、低い電圧状態で、半導体基板内の過剰キャリアの排出が始まる。そのため、従来に比べて、逆回復電流の減少が緩やかになり、ダイオードにおいて逆回復時に発生する発振現象を抑制することができることがわかった。この発振現象を抑えることで、電磁ノイズを抑えることができる。
【００９８】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、主半導体層において低濃度半導体層および極低濃度半導体層は、交互に繰り返し設けられていれば、ストライプ状でなくてもよい。例えば、極低濃度半導体層中に低濃度半導体層が島状に設けられていてもよいし、その逆のパターンでもよい。また、主半導体層の濃度分布は、３つ以上の不純物濃度が繰り返されるような分布であってもよい。また、バッファ層が、ブロードバッファ層となっていてもよい。ブロードバッファ層とは、例えば、ＭＯＳＦＥＴにおいては、ｎ-ドリフト層の平均的な濃度分布が、同層のほぼ中間付近にピーク（極大値）を有し、かつソースおよびドレイン方向に向かって、傾きをもって減少するような層である。また、トレンチゲート型ＩＧＢＴにおいて、低濃度半導体層および極低濃度半導体層の繰り返しピッチが一定でなくてもよい。超接合型ＭＯＳＦＥＴも同様である。また、ダイオードにおいては、ＰＩＮ型ダイオードに限定されるものではなく、ＭＰＳ（Ｍｅｒｇｅｄ  ＰＩＮ  ａｎｄ  Ｓｃｈｏｔｔｋｙ）ダイオードや、バイポーラ型トランジスタなど、さまざまな様式のダイオードに適用してもよい。
【００９９】
また、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【０１００】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、縦型のパワー半導体装置に有用であり、特に、ＩＧＢＴ、ＭＯＳＦＥＴやダイオードに適している。
【図面の簡単な説明】
【０１０１】
【図１】本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２】本発明にかかる半導体装置の製造過程を示すフローチャートである。
【図３】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。
【図９】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図１１】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図１２】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図１３】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図１４】本発明の実施の形態２にかかる半導体装置の製造方法を説明する断面図である。
【図１５】本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。
【図１６】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図１７】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図１８】本発明の実施の形態３にかかる半導体装置の製造方法を説明する断面図である。
【図１９】本発明の実施の形態４にかかる半導体装置の構成を示す断面図である。
【図２０】本発明の実施の形態４にかかる半導体装置の製造方法を説明する断面図である。
【図２１】本発明の実施の形態４にかかる半導体装置の製造方法を説明する断面図である。
【図２２】本発明の実施の形態５にかかる半導体装置の構成を示す断面図である。
【図２３】本発明の実施の形態５にかかる半導体装置の製造方法を説明する断面図である。
【図２４】本発明の実施の形態５にかかる半導体装置の製造方法を説明する断面図である。
【図２５】本発明の実施の形態６にかかる半導体装置の構成を示す断面図である。
【図２６】本発明の実施の形態７にかかる半導体装置の構成を示す断面図である。
【図２７】実施例１および従来例のターンオフ波形を比較して示す特性図である。
【図２８】実施例２および従来例のターンオフ波形を比較して示す特性図である。
【図２９】実施例３および従来例のターンオフ波形を比較して示す特性図である。
【符号の説明】
【０１０２】
１  主半導体層
２  チャネル層
３  コレクタ層
４  ベース層
５  フィールドストップ層
６  エミッタ領域
７  トレンチ
８  ゲート絶縁膜
９  ゲート電極
１０  層間絶縁膜
１１  エミッタ電極
１２  ボディ領域
１３  コレクタ電極
１４  低濃度ベース層
１５  極低濃度ベース層
【図１】
2010045245.tif 000003
【図２】
2010045245.tif 000004
【図３】
2010045245.tif 000005
【図４】
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【図５】
2010045245.tif 000007
【図６】
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【図７】
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【図８】
2010045245.tif 000010
【図９】
2010045245.tif 000011
【図１０】
2010045245.tif 000012
【図１１】
2010045245.tif 000013
【図１２】
2010045245.tif 000014
【図１３】
2010045245.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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