(57)【要約】【課題】ｈｉｇｈ−ｋ膜を含む絶縁膜及びメタルゲートを有するＭＩＳＦＥＴにおいて、フォトレジストパターンをマスクとして、ｈｉｇｈ−ｋ膜上のＴｉＮ膜にパターン転写するためのドライエッチングをする際、ｈｉｇｈ−ｋ膜およびｈｉｇｈ−ｋ膜上のＴｉＮ膜がプラズマによるダメージを受けるのを防ぐ。【解決手段】ＳｉＮ膜５および第２のＴｉＮ膜６を加工マスクとして使い、ウェットエッチングによりパターン転写をすることで、ｈｉｇｈ−ｋ膜３およびｈｉｇｈ−ｋ膜３上のゲート電極である第１のＴｉＮ膜４が、プラズマに晒されることによるダメージを受けることを防ぎ、パターン転写の精密性を保持することができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面上に高誘電率膜を含むゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にゲート電極材料として第１のＴｉＮ膜を形成する工程と、
（ｃ）前記第１のＴｉＮ膜上に加工用マスクとしてＳｉＮ膜を形成する工程と、
（ｄ）前記ＳｉＮ膜上に加工用マスクとして第２のＴｉＮ膜を形成する工程と、
（ｅ）前記第２のＴｉＮ膜上に形成したフォトレジスト膜をマスクにして前記第２のＴｉＮ膜をパターニングする工程と、
（ｆ）前記フォトレジスト膜を除去した後、パターニングされた前記第２のＴｉＮ膜をマスクとして前記ＳｉＮ膜をパターニングする工程と、
（ｇ）パターニングされた前記ＳｉＮ膜をマスクにして前記第１のＴｉＮ膜をパターニングするとともに、前記第２のＴｉＮ膜を除去することによって、前記ＳｉＮ膜を露出する工程と、
（ｈ）前記ＳｉＮ膜の一部もしくは全部を除去する工程と、
（ｉ）前記（ｇ）工程においてパターニングされた前記第１のＴｉＮ膜の一部もしくは全部が、ＭＩＳＦＥＴのメタルゲート電極の部分を形成する工程とを有し、
前記（ｆ）工程では、ＨＦを用いたウェットエッチングによって前記ＳｉＮ膜をパターニングし、
前記（ｇ）工程では、過酸化水素水を用いたウェットエッチングによって前記第１のＴｉＮ膜をパターニングし、
前記（ｈ）工程では、ＨＦを用いたウェットエッチングによって前記ＳｉＮ膜を除去することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、誘電率がＳｉＯ２より高いゲート絶縁膜（ｈｉｇｈ−ｋ膜）を有するＭＩＳＦＥＴを備えた半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路を構成するＭＩＳＦＥＴなどの半導体デバイスの微細化に伴って、酸化シリコン膜からなるゲート絶縁膜の薄膜化が急速に進んでいることから、ＭＩＳＦＥＴをＯＮ状態にするためにゲート電極に電圧を印加した際、ゲート絶縁膜界面近傍のゲート電極（多結晶シリコン膜）内に生じる空乏化の影響が次第に顕著になってきた。そのため、ゲート絶縁膜の膜厚が見かけ上厚くなる結果、ＯＮ電流の確保が難しくなり、ＭＩＳＦＥＴの動作速度の低下が顕著になってきた。また、ゲート絶縁膜の膜厚が薄くなると、直接トンネル現象と呼ばれる量子効果によって電子がゲート絶縁膜中を通り抜けるようになるために、リーク電流が増大する。
【０００３】
そこで、ゲート絶縁膜に誘電率の高い材料を用いることが検討されている。例えば、酸化シリコン膜に窒素を添加し、窒素濃度を高くすることによって誘電率を高くした絶縁膜や、いわゆるｈｉｇｈ−ｋ膜と呼ばれる高誘電率膜が挙げられる。このｈｉｇｈ−ｋ膜の材料としては、比誘電率が約２０〜２５の酸化ハフニウム（ＨｆＯＸ）や、この酸化ハフニウムにシリコン（Ｓｉ）またはアルミニウム（Ａｌ）を混合して結晶化温度を上げた材料（ＨｆＡｌＯＸ、ＨｆＳｉＯＸ）、さらに希土類酸化物（Ｌａ２Ｏ３、Ｙ２Ｏ３など）が有力視されている。
【０００４】
ｈｉｇｈ−ｋ絶縁膜を有するメタルゲートの加工は、一般的にフォトレジストパターンを領域規定マスクとし、加工の精密性を保持するために異方性の高いプラズマエッチングにより行われている。
【０００５】
特開平６−３１０４９２号公報（特許文献１）には、レジストパターンを被加工膜上に直に形成し、エッチング液の改善によってパターン転写の精密性を高め、サイドエッチ量を１μｍ程度に抑える薄膜トランジスタ（ＴＦＴ）の製造技術が開示されている。
【特許文献１】特開平６−３１０４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
プラズマエッチングはウェットエッチングに比べ、寸法変化量（規定となるレジストパターンの寸法と加工後の被加工層のパターン寸法の差）が小さいのが長所であるが、被加工層のＴｉＮ上に直接レジストパターンを形成して、これをプラズマエッチでメタルゲートとなるＴｉＮ層に転写した場合、
（１）被加工層のエッチングが終了した後、オーバーエッチングのフェイズで下層に接続する層（本件では被加工ＴｉＮ層下のｈｉｇｈ−ｋ膜の露出部）にプラズマ（プラズマ酸化、イオン衝撃）ダメージを与える。
（２）エッチング時ＴｉＮ反応生成物がレジスト表面に付着するため、ウェット処理によるレジスト除去が難しくなる。従って、酸素系プラズマによるレジスト灰化が必要となる。
（３）上記酸素系プラズマを用いた場合、被加工膜の除去された部分の下層（被加工ＴｉＮ層下のｈｉｇｈ−ｋ絶縁膜の露出部）、および、被加工膜の残された部分の表面（エッチングによって選択的に残された被加工ＴｉＮ層の上表面）がプラズマに露出され、上記部分にプラズマ（プラズマ酸化、イオン衝撃）ダメージが発生する。
等の問題が生じる。
【０００７】
本発明の目的は、ＭＩＳＦＥＴのゲートメタル層をエッチングする際の、プラズマエッチングに起因されるｈｉｇｈ−ｋ膜およびゲートメタル層そのものへのダメージの発生を防ぐことのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの一実施の形態の概要を簡単に説明すれば、次の通りである。
【００１０】
本願の発明の一実施の形態による半導体装置の製造方法は、
（ａ）半導体基板の主面上に高誘電率膜を含むゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にゲート電極材料として第１のＴｉＮ膜を形成する工程と、
（ｃ）前記第１のＴｉＮ膜上に加工用マスクとしてＳｉＮ膜を形成する工程と、
（ｄ）前記ＳｉＮ膜上に加工用マスクとして第２のＴｉＮ膜を形成する工程と、
（ｅ）前記第２のＴｉＮ膜上に形成したフォトレジスト膜をマスクにして前記第２のＴｉＮ膜をパターニングする工程と、
（ｆ）前記フォトレジスト膜を除去した後、パターニングされた前記第２のＴｉＮ膜をマスクとして前記ＳｉＮ膜をパターニングする工程と、
（ｇ）パターニングされた前記ＳｉＮ膜をマスクにして前記第１のＴｉＮ膜をパターニングするとともに、前記第２のＴｉＮ膜を除去することによって、前記ＳｉＮ膜を露出する工程と、
（ｈ）前記ＳｉＮ膜の一部もしくは全部を除去する工程と、
（ｉ）前記（ｇ）工程においてパターニングされた前記第１のＴｉＮ膜の一部もしくは全部が、ＭＩＳＦＥＴのメタルゲート電極の部分を形成する工程とを有し、
前記（ｆ）工程では、ＨＦを用いたウェットエッチングによって前記ＳｉＮ膜をパターニングし、
前記（ｇ）工程では、過酸化水素水を用いたウェットエッチングによって前記第１のＴｉＮ膜をパターニングし、
前記（ｈ）工程では、ＨＦを用いたウェットエッチングによって前記ＳｉＮ膜を除去するものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
ｈｉｇｈ−ｋ膜及びゲートメタル層にダメージを与えないウェットエッチングを用いてパターン転写を行うことにより、ゲートメタル層のエッチングの際の転写精密性、ダメージ性、いずれも問題が少なくエッチングでき、また、中間層のＳｉＮを薄膜化することで、ＨＦウェットエッチングによる転写時のパターン後退が低減され、寸法変換量を１０ｎｍ以下に抑えることができる。
【発明を実施するための最良の形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００１６】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００１８】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。本実施の形態は、ｈｉｇｈ−ｋ絶縁膜およびメタルゲートを含むＮＭＩＳＦＥＴ（Ｎチャネル型ＭＩＳＦＥＴ）の製造方法に適用したものであり、図１〜図７を用いて説明する。図１〜図７は、本実施の形態における製造工程中の半導体基板の要部を示す断面図である。
【００２１】
まず、図１に示すように、ｎ型（第１導電型）の導電型を有する不純物（たとえばＰ（リン））が低濃度でドープされたｎ−型単結晶シリコンからなる半導体基板（以下、単に基板という）１に、素子分離層２を形成する。
【００２２】
次に、図２に示すように、基板１の主面上にＨｆＳｉＯＮから成るｈｉｇｈ−ｋ膜３をゲート絶縁膜として形成し、ｈｉｇｈ−ｋ膜３上にメタルゲート電極となる第１のＴｉＮ膜４、パターン転写のマスクとなるＳｉＮ膜５、第２のＴｉＮ膜６およびフォトレジスト膜７を順次形成する。
【００２３】
ｈｉｇｈ−ｋ膜３は、例えばハフニウムを含む酸化物を適用することができる。具体的には、比誘電率が約２０〜２５の酸化ハフニウム（ＨｆＯＸ）を適用することができる。また、この酸化ハフニウムにシリコン（Ｓｉ）またはアルミニウム（Ａｌ）を添加して結晶化温度を上げた材料（ＨｆＡｌＯＸ、ＨｆＳｉＯＸ）を適用しても良い。本実施の形態では、ＨｆＳｉＯＮを使用する。
【００２４】
また、メタルゲート電極となる第１のＴｉＮ膜４の厚さは１０ｎｍ以下であり、加工マスクである第２のＴｉＮ膜６の厚さは第１のＴｉＮ膜４の膜厚とほぼ同等の厚さとする。ＳｉＮ膜５はＳｉ２Ｃｌ６（６塩化ジシラン）とＮＨ３（アンモニア）を用いたＣＶＤ法で成膜する。ＳｉＮ膜５はＨＦによるエッチ加工性があり、その膜厚は７ｎｍ程度とする。なお、加工用マスクであるＳｉＮ膜５は、代わりの材料として、ＳｉＯ２で形成しても構わないが、６塩化ジシランを用いて低温成膜されたＳｉＮはＨＦに対するエッチング性が良いため、ここではＳｉＮを加工マスク層に採用している。
【００２５】
次に、図３に示すように、フォトリソグラフィ技術により、フォトレジスト膜７を露光してパターン転写をした後、Ｃｌ系ガスを用いた異方性プラズマエッチングによって、上層加工マスクである第２のＴｉＮ膜６をパターニングし、下層の加工マスク層であるＳｉＮ膜５を露出する。ここで、プラズマエッチングに用いるＣｌ２を主体とするガス系には、第２のＴｉＮ膜６の表層のＴｉ酸化物に対するエッチ性をもたせるため、フッ化炭素系ガス、ＢＣｌ３ガスなど、還元性を有するガスを混入する場合も含むものとする。
【００２６】
次に、図４に示すように、酸素系プラズマを用いたレジスト灰化により、フォトレジスト膜７を除去し、ウェット処理を行って灰化残渣を除去した後、第２のＴｉＮ膜６をマスクに用いたＨＦウェットエッチングによりＳｉＮ膜５をパターニングする。
【００２７】
次に、図５に示すように、パターニングされたＳｉＮ膜５をマスクに用い、Ｈ２Ｏ２＋Ｈ２Ｏ（過酸化水素水）を用いたウェットエッチングにより、第１のＴｉＮ膜４をパターニングする。このとき、ＳｉＮ膜５上の第２のＴｉＮ膜６も同時に除去される。
【００２８】
ここで、ｈｉｇｈ−ｋ膜上のＴｉＮ膜を、フォトレジストパターンを領域規定マスクとして直接加工する場合、加工の精密性を保持するためにプラズマエッチングによる加工を行うと、露出されたｈｉｇｈ−ｋ膜及びＴｉＮ膜は共にプラズマによるダメージが避けられず、デバイス特性に顕著な悪影響を及ぼす。
【００２９】
これに対し、本実施の形態ではｈｉｇｈ−ｋ膜３と第１のＴｉＮ膜４は共にプラズマにさらされることがないので、ゲートメタル層のエッチングの際の転写精密性、ダメージ性、いずれも問題が少なくエッチングでき、また、中間層のＳｉＮを薄膜化することで、ＨＦウェットエッチングによる転写時のパターン後退が低減できる。
【００３０】
次に、図６に示すように、ＨＦウェットエッチングでＳｉＮ膜５を除去することにより、第１のＴｉＮ膜４からなるゲートメタル層４Ｇを形成する。
【００３１】
次に、図７に示すように、ｐ型（第２導電型）の導電型を有するの不純物（たとえばＢ（ホウ素））をイオン注入し、ソース・ドレイン領域８を形成してＭＩＳＦＥＴの素子を完成させ、その後の工程は一般的なＭＩＳＦＥＴの製造方法に従う。
【００３２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種種変更可能であることは言うまでもない。
【００３３】
なお、前記実施の形態ではゲートメタル層４Ｇをそのまま素子のゲートパターンとして利用しているが、これに限らず、前記ゲートメタル層４Ｇを更にパターニングしたものを素子のゲートパターンとし、このパターンに沿ってソース・ドレイン領域を形成してもよい。
【００３４】
例えば、図６に示したように前記第１のＴｉＮ膜４をパターニングした後、前記ゲートメタル層４Ｇ上を含む前記基板１上に、多結晶シリコン層を形成し、前記多結晶シリコン層及びその下部に形成された前記ゲートメタル層４Ｇを任意のパターンのレジスト膜をエッチングマスクとして使用する選択的なエッチングにより、前記ゲートメタル層４Ｇ及び前記多結晶シリコン層の積層膜からなるゲート電極を形成してもよい。
【００３５】
更に、前記任意のパターンのレジスト膜と同一工程で、前記ゲートメタル層４Ｇが形成された領域と異なる領域上に別マスクを形成するにより、前記多結晶シリコン層からなる更なるゲート電極を形成してもよい。この場合、図７に示した不純物の注入工程において、更に、前記多結晶シリコン層からなる更なるゲート電極の両側に不純物（例えばヒ素）をイオン注入することにより、ソース・ドレイン領域を形成して、ＣＭＯＳ構造を形成してもよい。
【産業上の利用可能性】
【００３６】
本発明は、ｈｉｇｈ−ｋ膜を含むゲート絶縁膜を有するＭＩＳＦＥＴの製造に幅広く利用されるものである。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施の形態における製造工程中の半導体基板の要部を示す断面図である。
【図２】図１に続く製造工程中の半導体基板の要部を示す断面図である。
【図３】図２に続く製造工程中の半導体基板の要部を示す断面図である。
【図４】図３に続く製造工程中の半導体基板の要部を示す断面図である。
【図５】図４に続く製造工程中の半導体基板の要部を示す断面図である。
【図６】図５に続く製造工程中の半導体基板の要部を示す断面図である。
【図７】図６に続く製造工程中の半導体基板の要部を示す断面図である。
【符号の説明】
【００３８】
１  基板
２  素子分離層
３  ｈｉｇｈ−ｋ膜（ゲート絶縁膜）
４  第１のＴｉＮ膜
４Ｇ  ゲートメタル層
５  ＳｉＮ膜（加工マスク層）
６  第２のＴｉＮ膜（加工マスク層）
７  フォトレジスト膜
８  ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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