(57)【要約】【課題】  本発明は、ＩＧＢＴの導通損失を増加させることなく、低ノイズ特性を確保しスイッチ損失の低減が可能な半導体装置を提供することを目的とする。【解決手段】  本発明では、上記目的を達成するために、トレンチゲート型であり、ドリフトｎ-層１１０がフローティングｐ層１２６とトレンチゲートとの間の主表面に露出している、つまり、ドリフトｎ-層１１０の間にフローティングｐ層を有し、このフローティングｐ層１２６がトレンチゲートから離れていることを特徴とする。【選択図】図１
2010045144.tif 000002
【特許請求の範囲】
【請求項１】
一対の主表面を有する半導体基体と、該半導体基体の一方の主表面に隣接し、該半導体基体内に位置する第１導電形の第１の半導体領域と、該第１の半導体領域と隣接し、該第１の半導体領域のキャリア濃度より低いキャリア濃度を有する第２導電形の第２の半導体領域と、該第２の半導体領域と隣接し、該第２の半導体領域のキャリア濃度より低いキャリア濃度を有する第２導電形の第３の半導体領域と、前記半導体基体の一方の主表面から前記第３の半導体領域内に伸びる少なくとも２種類の異なる間隔を有する複数個のＭＯＳ形トレンチゲートと、隣り合う間隔が狭いＭＯＳ形トレンチゲート間にあって前記第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第１導電形の第４の半導体領域と、隣り合う間隔が狭いＭＯＳ形トレンチゲート間にあって前記第４の半導体領域内に位置すると共に、前記ＭＯＳ形トレンチゲートに接し、前記第４の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第５の半導体領域と、隣り合う間隔が広いＭＯＳ形トレンチゲート間にあって前記第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第１導電形の第６の半導体領域と、隣り合う間隔が狭いＭＯＳ形トレンチゲート間において前記第４の半導体領域と第５の半導体領域に接触する第１の電極と、前記第１の半導体領域に接触する第２の電極とを備え、前記第３の半導体領域が、前記第６の半導体領域とトレンチゲートとの間の主表面に露出していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第６の半導体領域とトレンチゲートの隔離距離が１０μｍ以下であることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第６の半導体領域が前記第３の半導体領域より深いことを特徴とする半導体装置。
【請求項４】
請求項１乃至３に記載の半導体装置において、
前記第４の半導体領域がトレンチゲートの下側を覆うことを特徴とする半導体装置。
【請求項５】
請求項１乃至４に記載の半導体装置において、
隣り合う間隔が狭いＭＯＳ形トレンチゲート間にあって、前記第３の半導体領域と前記第４の半導体領域の間に位置すると共に、前記ＭＯＳ形トレンチゲートに接し、前記第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第７の半導体領域を有することを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第３の半導体領域と前記第７の半導体領域の間に位置すると共に、前記ＭＯＳ形トレンチゲートに接し、第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第１導電形の第８の半導体領域を有することを特徴とする半導体装置。
【請求項７】
請求項１乃至６に記載の半導体装置において、
前記第６の半導体領域が、直接あるいは抵抗を介して第１の電極と接触することを特徴とする半導体装置。
【請求項８】
一対の直流端子と、交流の相数と同数の交流端子と、前記一対の直流端子間に接続され、それぞれスイッチング素子と逆極性のダイオードの並列回路を２個直列接続した構成からなり、並列回路の相互接続点が異なる交流端子に接続された交流の相数と同数の電力変換単位とを具備し、かつ、前記スイッチング素子が、請求項１乃至７のいずれかに記載の半導体装置であることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びそれを用いた電力変換装置に係り、特に、エアコンや電子レンジなどの小電力機器から、鉄道や製鉄所のインバータなどの大電力機器まで広く使われているものに好適な半導体装置及びそれを用いた電力変換装置に関する。
【背景技術】
【０００２】
絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと略する）は、ゲート電極に加える電圧でコレクタ電極とエミッタ電極の間に流す電流を制御するスイッチング素子である。制御できる電力は数十ワットから数十万ワットに及び、スイッチング周波数も数十ヘルツから百キロヘルツ超と幅広い。この特徴を生かして、エアコンや電子レンジなど家庭用の小電力機器から、鉄道や製鉄所のインバータなど大電力機器まで広く使われている。
【０００３】
このＩＧＢＴを適用する電力変換装置などの高効率化を実現するため、ＩＧＢＴには損失の低減が求められており、様々な対策がなされてきた。
【０００４】
尚、損失には導通損失，ターンオン損失，ターンオフ損失がある。また、オン状態でコレクタ電極，エミッタ電極間に発生する電圧をオン電圧といい、これは導通損失に比例するためその指標として用いられる。よってＩＧＢＴは、オン電圧およびターンオン損失，ターンオフ損失の低減が重要となる。
【０００５】
図１３に第１の従来例の断面構造図を示す。図１３は、特開２０００−３０７１１６号公報の〔００５６〕に記載の電気特性を向上するトレンチ絶縁ゲート型ＩＧＢＴ１２である。
【０００６】
図１３において、５００はコレクタ電極、１００はコレクタ電極５００と低抵抗接触するｐ層、１１２はｐ層１００よりキャリア濃度が低いｎ層、１１０はｎ層１１２よりキャリア濃度が低いドリフトｎ-層、１２０はチャネルｐ層、１２１はｐ+層、１２５はフローティングｐ層、１３０はｎ+層、６００はｐ+層１２１とｎ+層１３０に低抵抗接触するエミッタ電極、３００はゲート絶縁膜、２００はゲート電極、４０１は絶縁膜、５０１はコレクタ端子、６０１はエミッタ端子、２０１はゲート端子である。
【０００７】
このＩＧＢＴの特徴は、一般的なトレンチ絶縁ゲート型ＩＧＢＴからエミッタ電極６００を間引いてゲート幅を短くし、飽和電流を低減している点にある。これにより、短絡時に流れる電流を抑制し、破壊耐量を向上している。
【０００８】
もう一つの特徴は、エミッタ電極６００を間引き、替わりにフローティングｐ層１２５を導入することで、ホール電流の一部がフローティングｐ層１２５を経由してエミッタへ流れるようになる点があげられる。その結果、エミッタ付近のホール濃度が増加し抵抗が下がるためオン電圧を低減し、ＩＧＢＴおよびそれを用いた半導体電力変換装置を低損失化する。
【０００９】
【特許文献１】特開２０００−３０７１１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述の図１３のＩＧＢＴには、以下に示すような問題があることがわかった。
【００１１】
図１３のＩＧＢＴでは、オフ状態からターンオンする際、次のように動作する。オフ状態では、チャネルｐ層１２０やフローティングｐ層１２５はエミッタ電極６００とほぼ同電位となっており、コレクタ−エミッタ間の電圧は主にドリフトｎ-層１１０で分担されている。チャネルｐ層１２０にチャネル反転層が形成される所望の閾値電圧がゲート電極２００に加わると、ソースｎ+層１３０からチャネル反転層を経由してドリフトｎ-層１１０に電子が注入する。これによりドリフトｎ-層１１０は伝導度変調し、チャネルｐ層１２０からｎ層１１２を経由し、ドリフトｎ-層１１０にホールが流れコレクタ−エミッタ間で導通状態となる。
【００１２】
このターンオンの過渡的な過程において、フローティングｐ層１２５は、ゲート電極２００よりも電位が高くなる期間が生じる。このため、フローティングｐ層１２５は、ゲート容量を介してゲート電極２００の電位を高いほうに吊る。さらにゲート容量を介して変位電流を流すため、この変位電流はゲート電極２００とエミッタ電極６００の間に存在するゲート抵抗に電圧を発生させ、ゲート電極２００は、この電圧によっても電位を高く持ち上げられる。
【００１３】
以上の結果、ゲート電極２００は、フローティングｐ層１２５により電位が持ち上げられ、電子の注入、伝導度変調が加速され（ｄＶce／ｄｔ）が大きくなる。これはインバータ回路において対アームのダイオードの過電圧ノイズＶｐが高くなる現象が発生する。この影響度はダイオードの定格電圧を超える可能性もあるため、図１３のＩＧＢＴでは対策が必要となる。
【００１４】
尚、上記のとおりゲート抵抗に変位電流が流れて電圧が発生するため、ゲート抵抗を大きくして変位電流を抑制してもゲート抵抗に発生する電圧は十分には下がらず、逆にターンオン時間増大によるスイッチ損失増大の影響が大きくなってしまう。
【００１５】
図１４に、図１３のＩＧＢＴのターンオン波形および対アームのダイオードの逆回復波形を示す。対アームのダイオードのアノード−カソード間電圧：Ｖakの逆方向過電圧ノイズをＶｐで示している。この過電圧ノイズＶｐはＩＧＢＴのコレクタ−エミッタ間電圧Ｖce波形に依存して発生する。
【００１６】
図１５に、図１３のＩＧＢＴの小電流ターンオン波形および対アームのダイオードの逆回復波形を示す。Ｖｐは小電流のターンオンの際、さらに大きくなる傾向がある。
【００１７】
図１７に、定格電流で規格化したＩＧＢＴのターンオン電流に対するＶｐの依存性の例を示す。図１３のＩＧＢＴを用いると、図１７の従来構造で示した実線のように小電流でＶｐは大きくなり、定格電流の１／１０から１／２０の小電流ターンオン時に特にＶｐが大きくなる傾向が、本発明者らの実験と計算から確認された。このＶｐは回路条件により、ダイオードの定格電圧超える可能性があり対策が必要とされる。
【００１８】
本発明は上述の点に鑑みなされたもので、その目的とするところは、ＩＧＢＴの導通損失を増加させることなく、低ノイズ特性を確保しスイッチ損失の低減が可能な半導体装置及びそれを用いた電力変換装置を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の半導体装置は、上記目的を達成するために、一対の主表面を有する半導体基体と、該半導体基体の一方の主表面に隣接し、該半導体基体内に位置する第１導電形の第１の半導体領域と、該第１の半導体領域と隣接し、該第１の半導体領域のキャリア濃度より低いキャリア濃度を有する第２導電形の第２の半導体領域と、該第２の半導体領域と隣接し、該第２の半導体領域のキャリア濃度より低いキャリア濃度を有する第２導電形の第３の半導体領域と、前記半導体基体の一方の主表面から前記第３の半導体領域内に伸びる少なくとも２種類の異なる間隔を有する複数個のＭＯＳ形トレンチゲートと、隣り合う間隔が狭いＭＯＳ形トレンチゲート間にあって前記第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第１導電形の第４の半導体領域と、隣り合う間隔が狭いＭＯＳ形トレンチゲート間にあって前記第４の半導体領域内に位置すると共に、前記ＭＯＳ形トレンチゲートに接し、前記第４の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第５の半導体領域と、隣り合う間隔が広いＭＯＳ形トレンチゲート間にあって前記第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第１導電形の第６の半導体領域と、隣り合う間隔が狭いＭＯＳ形トレンチゲート間において前記第４の半導体領域と第５の半導体領域に接触する第１の電極と、前記第１の半導体領域に接触する第２の電極とを備え、前記第３の半導体領域が、前記第６の半導体領域とトレンチゲートとの間の主表面に露出していることを特徴とする。
【００２０】
また、本発明の電力変換装置は、上記目的を達成するために、一対の直流端子と、交流の相数と同数の交流端子と、前記一対の直流端子間に接続され、それぞれスイッチング素子と逆極性のダイオードの並列回路を２個直列接続した構成からなり、並列回路の相互接続点が異なる交流端子に接続された交流の相数と同数の電力変換単位とを具備し、かつ、前記スイッチング素子が、上記半導体装置であることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、ＩＧＢＴの導通損失を増加させることなく、低ノイズ特性を確保しスイッチ損失の低減も可能となり、インバータシステムなどの電力変換装置の効率向上を実現できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面を用いて説明する。
【実施例１】
【００２３】
図１は、本発明の半導体装置の第１の実施例の断面構造図を示す。図１において、図１３と同じ構成要素には同一の符号を付してある。
【００２４】
該図に示す如く、本実施例では、図１３に示す従来構造のゲート電極２００と接するフローティングｐ層１２５の替わりに、トレンチゲートとの間にドリフトｎ-層１１０を挟んでフローティングｐ層１２６を有する。
【００２５】
図１の特徴は、フローティングｐ層１２６とトレンチゲートに、ドリフトｎ-層１１０を挟んで隔離距離をおいた点にあり、ドリフトｎ-層１１０がこの隔離部において主表面に露出している。
【００２６】
図１においても図１３と同様ターンオン時には、フローティングｐ層１２６が過渡的にトレンチゲートより電位が高くなる状態が発生する。しかし、フローティングｐ層１２６とトレンチゲートの間にドリフトｎ-層１１０を挟んでいるため、間接的に抵抗を介しての影響となり、図１のようにコレクタ−エミッタ間電圧変化率（ｄＶce／ｄｔ）を大きくするゲート電極の電位上昇は緩和される。
【００２７】
特にトレンチゲートに接するドリフトｎ-層付近は、蓄積層を形成し低抵抗化しているため、少しでもフローティングｐ層１２６がトレンチゲートに接するとフローティングｐ層１２６の上昇電位の影響が及んでしまうが、フローティングｐ層１２６とトレンチゲートの隔離距離がゼロ以上で、より離れれば離れるほど効果が大きく、対アームのダイオードの過電圧ノイズ：Ｖｐを抑制することができる。
【００２８】
図１６に、図１のＩＧＢＴの小電流ターンオン波形および対アームのダイオードの逆回復波形を示す。過電圧ノイズ：Ｖｐは小電流のターンオンにおいて抑制される傾向を示す。
【００２９】
図１７に、定格電流で規格化したＩＧＢＴのターンオン電流に対するＶｐの依存性の例を示す。従来構造で示す実線が図１３のＩＧＢＴを用いた場合であり、本発明である新構造で示した実線が図１のＩＧＢＴを用いた場合である。従来構造が小電流側でＶｐが大きくなる傾向に比べて、新構造ではＶｐが抑制されており、小電流側でも安定する。
【００３０】
また、新構造ではフローティングｐ層１２６を有し、かつこのフローティングｐ層１２６の電位上昇を抑制しないため、図１３と同様、ホール電流の一部がフローティングｐ層１２６を経由してエミッタへ流れ、結果としてエミッタ付近のホール濃度が増加しオン電圧を低減する。
【００３１】
さらに、オフ時はチャネルｐ層１２０に加えフローティングｐ層１２６からも空乏化が進むため、トレンチゲート下側での電界集中を緩和するため耐圧の向上及び確保に寄与し、かつフローティングｐ層１２６側のエミッタ−エミッタ間距離を大きくすることができ、飽和電流抑制による短絡耐量の向上や、ゲート幅短縮によるゲート歩留りの向上にも有効である。
【００３２】
図１８に、フローティングｐ層とトレンチゲートの隔離距離に対する対アームのダイオードの過電圧ノイズ：ＶｐおよびＩＧＢＴの耐圧依存性の計算結果を示す。前述のとおり、隔離距離をゼロ以上とすることでＶｐを低減する効果がある。
【００３３】
一方、耐圧はある隔離距離以上となると急激に低下する。ＩＧＢＴは一般的に１００ＶからｋＶオーダーの高耐圧素子として用いられており、耐圧が高い素子ほど高抵抗基板を用いるため空乏層が伸びやすくなるため耐圧を確保するためのフローティングｐ層−トレンチゲート間隔離距離は大きく出来るが、フローティングｐ層１２６の曲部曲率やトレンチゲートの深さや角部形状も影響するため耐圧確保のためには隔離距離は１０μｍ以下に限定されることを本発明者らの計算により確認した。
【００３４】
尚、図１８においてフローティングｐ層−トレンチゲート間距離がゼロの場合が図１３の従来構造に対応する。
【００３５】
本構造の損失をさらに低減するには、図１におけるｐ層１００のキャリア濃度の最大値がｎ層１１２のキャリア濃度の最大値の１０〜１００倍とすることでターンオフ損失が低減でき、キャリア濃度の総和が１×１０12cm-2から１×１０13cm-2であるとさらに効果があり、ｐ層１００の厚さは３μｍ以下が望ましい。
【００３６】
このような構造条件の効果は、導通時にコレクタ側から注入するキャリア量を適度に絞り、ターンオフ時にコレクタ側に残留するキャリア濃度を低減し電流を早くとめることでターンオフ損失を低減出来る点にあり、エミッタ側構造によるオン電圧低減と飽和電流抑制の効果との両立が可能であることを本発明者らが実験と計算から確認した。同様に、他のコレクタ構造においても本発明のエミッタ構造を適用する効果があり、例えばｎ層１１２を挟む代わりにｐ層１００がドリフトｎ-層１１０に直接接触する構成のノンパンチスルー型や、ｐ層１００が厚い支持基板となる構造などでもよく、コレクタ構造により限定されない。
【００３７】
本構造では、コレクタ電極５００にｐ形不純物を含む金属を適用することが望ましく、このｐ形不純物には特にアルミニウムを用いるとよい。これは、上記構造でコレクタ電極５００に接するｐ層１００の表面濃度が低くなり、接触抵抗が大きくなることを回避するのに有効である。本発明者らが実験した結果、低濃度のｐ層１００との電気的接触も問題なく、半導体装置の損失低減や電力変換装置の短絡耐量を確保出来ることも確認した。
【００３８】
本構造は既存のＩＧＢＴプロセスにより実現可能であり、また、フローティングｐ層１２６はチャネルｐ層１２０と共通のプロセスを用いることでプロセスの簡略化もできる。ベースとなるＩＧＢＴの構成は図１に示されるストライプ型に限定されず、メッシュ構造など既存の各レイアウトに適用できるほか、本実施例のようなｎチャネルＭＯＳ構造をもつＩＧＢＴとは逆のｐチャネルＭＯＳ構造を持つＩＧＢＴにおいても、構成可能である。
【実施例２】
【００３９】
図２は、本発明の第２の実施例の断面構造図を示す。図２において、図１と同じ構成要素には同一の符号を付してある。図２において、１２７はフローティングｐ層である。
【００４０】
図２の特徴は、図１に示したフローティングｐ層１２６を、チャネルｐ層１２０及びトレンチＭＯＳゲートより深くした構成のフローティングｐ層１２７としたことにあり、これにより耐圧が向上する。
【００４１】
図２の構造では、図１の効果を保った上に、さらに耐圧向上の効果が期待できる。オフ状態ではチャネルｐ層１２０とドリフトｎ-層１１０の境界から空乏化が進み、この境界に平行に広がる等電位線はトレンチゲートに沿ってフローティングｐ層１２７との間のドリフトｎ-層１１０中に回りこむため、トレンチゲートの下側、特にフローティングｐ層１２７側の角に電界が集中しアバランシェ開始ポイントとなる。ただし、フローティングｐ層１２７からも空乏化が進むため、フローティングｐ層１２７をチャネルｐ層１２０より深くすることで、この電界集中を緩和することが出来る。
【００４２】
また実施例１の説明のとおりフローティングｐ層とトレンチゲートの隔離距離の増加がダイオード逆回復時の過電圧ノイズ低減レベルと相関するが、図２の構造とすることで耐圧を確保できるため、この隔離距離を大きくすることが可能となり、より低ノイズ化をはかることができる。
【００４３】
尚、本構造では実施例１と同様の効果が得られ、実施例１に記載の変形例，最適条件についても同様の効果が得られる。
【実施例３】
【００４４】
図３，図４、及び図５は、本発明の第３の実施例の断面構造図を示す。図３，図４、及び図５において、図１と同じ構成要素には同一の符号を付してある。図３の１２２、図４の１２３、図５の１２４は、チャネルｐ層である。
【００４５】
図３，図４、及び図５の特徴は、図１のチャネルｐ層１２０をより深くしている構造にあり、それぞれトレンチＭＯＳゲートと同一程度の深さとした構造、トレンチＭＯＳゲートの下側を覆う深さとした構造、トレンチＭＯＳゲートのエミッタ電極６００と反対側の側面まで覆う構造としている。
【００４６】
この構造では、実施例２と同様、実施例１の効果を保った上に、さらに耐圧向上の効果が期待できる。図３のようにチャネルｐ層１２２からトレンチゲートが飛び出さないようにするか、さらに図４のようにチャネルｐ層１２３がトレンチゲートの下側を覆うように配置するか、もっと効果的には図５のようにチャネルｐ層１２４がフローティングｐ層１２７側のトレンチゲートの角を覆うように配置することで、耐圧を決定するアバランシェポイントの電界集中を緩和でき、耐圧が向上できる。
【００４７】
また図２と同様、図３，図４、及び図５の構造により耐圧を確保できるため、フローティングｐ層１２７とトレンチゲートの隔離距離を大きくすることが可能となり、より低ノイズ化をはかることができる。図３，図４、及び図５の構造に加えて図２のようにフローティングｐ層１２７を深くすることは、さらに耐圧向上，確保に効果的であり、低ノイズ化設計に大きく寄与できる。
【００４８】
尚、本構造では実施例１と同様の効果が得られ、実施例１に記載の変形例，最適条件についても同様の効果が得られる。
【実施例４】
【００４９】
図６は、本発明の第４の実施例の断面構造図を示す。図６において、図１と同じ構成要素には同一の符号を付してある。図６において、１５１はドリフトｎ-層１１０よりキャリア濃度の高い電荷障壁ｎ層である。
【００５０】
図６の特徴は、図１の構造に電荷障壁ｎ層１５１を加えた構造にあり、ドリフトｎ-層１１０よりポテンシャルの高い電荷障壁ｎ層１５１の存在によって、その分エミッタに流れ込むホールはせきとめられる状態となるため、ドリフトｎ-層１１０のエミッタ付近はホール濃度が増加し低抵抗化する。よって図１の構造よりさらにオン電圧を低減する効果が得られる。
【００５１】
尚、本構造では実施例１と同様の効果が得られ、実施例１に記載の変形例，最適条件についても同様の効果が得られる。また、実施例２および実施例３の構造を適用することで、それらと同様の効果も得られる。
【実施例５】
【００５２】
図７は、本発明の第５の実施例の断面構造図を示す。図７において、図６と同じ構成要素には同一の符号を付してある。図７において、１５２はドリフトｎ-層１１０よりキャリア濃度の高いｐ層である。
【００５３】
実施例４の構造では、電荷障壁ｎ層１５１のキャリア濃度を高くすればするほど、ホールに対するポテンシャルが高くなるため、ドリフトｎ-層１１０のエミッタ付近のホール濃度が増加しオン電圧を低下できる。一方、オフ状態では電荷障壁ｎ層１５１のキャリア濃度が増加すると、この部分での電界強度が高くなり耐圧が低下する。よって電荷障壁ｎ層１５１のキャリア濃度には耐圧により決まる上限がある。
【００５４】
実施例５の構造はこの電荷障壁ｎ層１５１のキャリア濃度の上限をさらに高くし、さらにオン電圧を低減する構造である。図７の特徴は、実施例４の図６にｐ層１５２を加えた構造にある。
【００５５】
この構造では、オフ状態の空乏層はｐ層１５２とドリフトｎ-層１１０の境界から伸びるため、ｐ層１５２のキャリア濃度を調整することで耐圧の確保および向上が可能で、電荷障壁ｎ層１５１のキャリア濃度は実施例４の耐圧設計による上限以上に高くしさらにオン電圧を低減することが可能である。
【００５６】
尚、本構造では実施例１と同様の効果が得られ、実施例１に記載の変形例，最適条件についても同様の効果が得られる。また、実施例２および実施例３の構造を適用することで、それらと同様の効果も得られる。
【実施例６】
【００５７】
図８は、本発明の第６の実施例の断面構造図を示す。図８において、図１と同じ構成要素には同一の符号を付してある。図８において、６０２は抵抗である。
【００５８】
図７の特徴は、図１の構造のフローティングｐ層１２７をエミッタ電極６００と導通させた構成にあり、これによりフローティングｐ層１２７の電位上昇が抑制されるため、ＩＧＢＴターンオン時の対アームのダイオード跳ね上がり電圧を調整することができる。
【００５９】
フローティングｐ層１２７のコンタクトは、直接電極を形成する方法やフローティングｐ層１２７と接触する別の拡散層を介してもよく、これらのデバイスの周辺領域または内部領域からとることが可能であり、連続的または断続的に複数の接点で構成することができる。さらに、フローティングｐ層１２７とエミッタ電極６００の導通にはある程度の大きさをもつ抵抗６０２を介することで、フローティングｐ層１２７を通る電荷が直接エミッタ電極６００へ抜けていくのを抑制し、本構造の効果であるフローティングｐ層１２７直下での電荷濃度の増加を保持できる。
【００６０】
ここで用いる抵抗６０２は、フローティングｐ層１２７と接触をとる拡散層やポリシリコンなどの内蔵抵抗，外付けの抵抗など抵抗体であれば特に限定されず、上記の各効果のバランスにより抵抗値を調整して用いることが望ましい。
【００６１】
図９は、本発明の上記第６の別の実施例の断面構造図を示す。図９において、図８と同じ構成要素には同一の符号を付してある。図９において、６０３はフローティングｐ層コンタクトであり、断続的に配置されている。
【００６２】
図９の構造では、フローティングｐ層コンタクト６０３から十分離れたフローティングｐ層１２７部分では、離れた距離に比例したフローティングｐ層１２７自体の抵抗を介してエミッタ電極６００に接続されているため、上記図８で説明した効果を得ることが出来る。またこの効果は、フローティングｐ層コンタクト６０３の断続距離や数により容易に設計できる点が有利である。
【００６３】
図１０は、本発明のゲート終端部および周辺耐圧構造との境のレイアウト実施例を示す。図１０において、図１と同じ構成要素には同一の符号を付してある。図１０において、１２８はｐ層である。
【００６４】
図１０の特徴は、ゲート終端部において、フローティングｐ層１２７とｐ層１２８を接触させた点にあり、これによりトレンチゲートの終端部でも耐圧を確保できる。このレイアウトにおいてｐ層１２８をエミッタ電極６００に接続、あるいは抵抗を介して接続することで、電位がエミッタ電位に固定されるためさらに耐圧が向上する上に、図８，図９と同様の効果を実現する。また、フローティングｐ層１２７とｐ層１２８の接合部分で鈍角にｐ層１２８が形成されるため、電界集中も緩和される。ｐ層１２８はチャネルｐ層１２０やフローティングｐ層１２７、周辺耐圧構造のための深いｐ層などと同じ層、あるいはそれらを組み合わせた層で構成してもよく、プロセスを簡略化することが可能である。
【００６５】
尚、図８，図９，図１０で説明した本構造では実施例１と同様の効果が得られ、実施例１に記載の変形例，最適条件についても同様の効果が得られる。
【実施例７】
【００６６】
図１１は、本発明の第７の実施例の断面構造図を示す。図１１において、図１と同じ構成要素には同一の符号を付してある。図１１において、１４０は半導体基板、４１０は絶縁膜（層）である。
【００６７】
図１１の特徴は、図１のＩＧＢＴを横型の構成にした点にある。本構造でも実施例１と同様の効果が得られ、実施例１に記載の変形例，最適条件についても同様の効果が得られる。また、実施例２乃至実施例６の構造を適用することで、それらの同様の効果も得られる。
【００６８】
特にこのような横型の構成では、制御回路や駆動回路の実装，集積化などが可能となり、付加的な機能を向上することができる。ｐｎ分離や誘電体分離、ＳＯＩ（Silicon on Insulator）基板の活用により寄生素子のラッチアップフリー化ができ、機能的な電力変換装置などに有利となる。
【実施例８】
【００６９】
図１２は、本発明の第８の実施例である電力変換装置の回路図を示す。図１２はインバータ装置の構成を示しており、７０１乃至７０６はＩＧＢＴ、７１１乃至７１６はダイオード、８０１乃至８０６はゲート回路、９００はＰ端子、９０１はＮ端子、９１０，９１１，９１２はＵ端子，Ｖ端子，Ｗ端子、９２０は主回路インダクタンス、９５０はモータである。
【００７０】
図１２の特徴は、ＩＧＢＴ７０１〜７０６に実施例１乃至実施例７で説明した構造のＩＧＢＴを適用した点にある。図１２のインバータ装置では、実施例１乃至実施例７のＩＧＢＴを適用することにより、そのＩＧＢＴの効果によりインバータの低損失化と高信頼化を実現する。
【００７１】
尚、図１２のインバータ装置の構成は一例であって、例えば、スッチング素子とダイオードが逆並列されたものの直列組み合わせが、交流出力の相数と同数結合されたインバータ装置でも効果は同じである。
【００７２】
また、本実施例では直流を交流に変換するインバータを示したが、もちろんこれに限定されるものではなく、交流を直流に変換するコンバータについても同様の効果を得られることは当業者にとって明らかであろう。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施例である半導体装置を示す断面図である。
【図２】本発明の第２の実施例である半導体装置を示す断面図である。
【図３】本発明の第３の実施例である半導体装置を示す断面図である。
【図４】第３の実施例の変形例を示す断面図である。
【図５】第３の実施例の別の変形例を示す断面図である。
【図６】本発明の第４の実施例である半導体装置を示す断面図である。
【図７】本発明の第５の実施例である半導体装置を示す断面図である。
【図８】本発明の第６の実施例である半導体装置を示す断面図である。
【図９】第６の実施例の一部分を示す部分斜視図である。
【図１０】本発明のゲート終端部及び周辺耐圧構造との境のレイアウト実施例を示す部分斜視図ある。
【図１１】本発明の第７の実施例である半導体装置を示す断面図である。
【図１２】本発明の第８の実施例である電力変換装置を示す回路構成図である。
【図１３】従来の半導体装置を示す断面図である。
【図１４】ＩＧＢＴの定格電流ターンオン波形とインバータ回路の対アームダイオード逆回復波形を示す図である。
【図１５】従来のＩＧＢＴの小電流ターンオン波形とインバータ回路の対アームダイオード逆回復波形を示す図である。
【図１６】本発明適用のＩＧＢＴの小電流ターンオン波形とインバータ回路の対アームダイオード逆回復波形を示す図である。
【図１７】従来構造と本発明構造適用時の効果を示す図である。
【図１８】従来構造と本発明構造適用時の効果を示す図である。
【符号の説明】
【００７４】
１，２，３，４，５，６，７，８，９，１０，１１，１２  半導体装置
１００，１２８，１５２  ｐ層
１１０  ドリフトｎ-層
１１２  ｎ層
１２０，１２２，１２３，１２４  チャネルｐ層
１２１  ｐ+層
１２５，１２６，１２７  フローティングｐ層
１３０  ｎ+層
１４０  半導体基板
１５１  電荷障壁ｎ層
２００  ゲート電極
２０１  ゲート端子
３００  ゲート絶縁膜
４０１，４１０  絶縁膜
５００  コレクタ電極
５０１  コレクタ端子
６００  エミッタ電極
６０１  エミッタ端子
６０２  抵抗
６０３  フローティングｐ層コンタクト
７０１，７０２，７０３，７０４，７０５，７０６  ＩＧＢＴ
７１１，７１２，７１３，７１４，７１５，７１６  ダイオード
８０１，８０２，８０３，８０４，８０５，８０６  ゲート回路
９００  Ｐ端子
９０１  Ｎ端子
９１０，９１１，９１２  Ｕ端子，Ｖ端子，Ｗ端子
９２０  主回路インダクタンス
９５０  モータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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