(57)【要約】【課題】多層構造を有する大小の電極パッドが混在した半導体装置において、プラグ形成の際の開孔不良を防止することができる半導体装置の製造方法を提供する。【解決手段】半導体基板上に第１の絶縁膜を形成する。第１の絶縁膜上の大面積電極パッドを形成すべき第１領域および小面積電極パッドを形成すべき第２領域に属する各領域に導電膜を堆積して下層電極パッド層を形成する。下層電極パッド層の上に第２の絶縁膜を形成し、第２の絶縁膜上の第１および第２領域に属する各領域に複数の開口部を有するレジストマスクを形成する。第２の絶縁膜のレジストマスクの開口部において露出した部分に対してエッチング処理を施して、第２の絶縁膜を貫通する貫通孔を形成する。第２の絶縁膜上の第１および第２領域に属する各領域に貫通孔を埋め込むように導電膜を堆積させて導電性プラグおよび上層電極パッド層を形成する。レジストマスクを形成する工程において第１領域に形成されるレジストマスクは、第２領域に形成されるレジストマスクよりも開口部の形成間隔が広い。【選択図】図７
2010010200.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜を介して積層された導電膜からなる上層電極パッド層および下層電極パッド層と前記絶縁膜を貫通し前記上層電極パッド層と前記下層電極パッド層とを繋ぐ複数の導電性プラグとからなる大面積電極パッドおよび前記大面積電極パッドより面積の小さい小面積電極パッドを備えた半導体装置の製造方法であって、
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上の前記大面積電極パッドを形成すべき第１領域および前記小面積電極パッドを形成すべき第２領域に属する各領域に導電膜を堆積して前記下層電極パッド層を形成する工程と、
前記下層電極パッド層の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上の前記第１および第２領域に属する各領域に複数の開口部を有するレジストマスクを形成する工程と、
前記第２の絶縁膜の前記レジストマスクの開口部において露出した部分にエッチング処理を施して、前記第２の絶縁膜を貫通する貫通孔を形成する工程と、
前記第２の絶縁膜上の前記第１および第２領域に属する各領域に前記貫通孔を埋め込むように導電膜を堆積させて前記導電性プラグおよび前記上層電極パッド層を形成する工程と、を含み、
前記レジストマスクを形成する工程において前記第１領域に形成されるレジストマスクの開口部の形成間隔は、前記第２領域に形成されるレジストマスクの開口部の形成間隔よりも大であることを特徴とする半導体装置の製造方法。
【請求項２】
絶縁膜を介して積層された導電膜からなる上層電極パッド層および下層電極パッド層と前記絶縁膜を貫通し前記上層電極パッド層と前記下層電極パッド層とを繋ぐ複数の導電性プラグとからなる大面積電極パッドおよび前記大面積電極パッドより面積の小さい小面積電極パッドを備えた半導体装置の製造方法であって、
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上の前記大面積電極パッドを形成すべき第１領域および前記小面積電極パッドを形成すべき第２領域に属する各領域に導電膜を堆積して前記下層電極パッド層を形成する工程と、
前記下層電極パッド層の上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上の前記第１および第２領域に属する各領域に複数の開口部を有するレジストマスクを形成する工程と、
前記第２の絶縁膜の前記レジストマスクの開口部において露出した部分にエッチング処理を施して、前記第２の絶縁膜を貫通する貫通孔を形成する工程と、
前記第２の絶縁膜上の前記第１および第２領域に属する各領域に前記貫通孔を埋め込むように導電膜を堆積させて前記導電性プラグおよび前記上層電極パッド層を形成する工程と、を含み、
前記レジストマスクを形成する工程において前記第１領域に形成されるレジストマスクの開口部の単位面積あたりの数は、前記第２領域に形成されるレジストマスクの開口部の単位面積あたりの数よりも小であることを特徴とする半導体装置の製造方法。
【請求項３】
前記貫通孔を形成する工程は、前記第２の絶縁膜の前記レジストマスクの開口部から露出した部分に等方性のエッチング処理を施して前記貫通孔の上方部分を形成する工程と、前記第２の絶縁膜の前記レジストマスクの開口部から露出した部分に異方性のエッチング処理を施して前記貫通孔の下方部分を形成する工程と、を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記貫通孔の上方部分の径は前記貫通孔の下方部分の径よりも大であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１領域に属する前記第２の絶縁膜は、前記等方性のエッチング処理後において前記レジストマスクの下面を支持する支持面が残存していることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に多層構造を有する電極パッドを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
多層配線構造を有する半導体装置においては、外部との信号のやりとり等に使用される電極パッドも複数の導電層が積層された多層構造を有する。すなわち、電極パッドを構成する複数の導電層（以下、電極パッド層と称する）は層間絶縁膜を介して積層される。上層と下層の電極パッド層は、層間絶縁膜内部に設けられ且つ電極パッドの形成領域に亘って格子状に配列された複数の導電性プラグにより電気的機械的に接続される。この導電性プラグは、上層と下層の電極パッド層間の接続抵抗を可能な限り低減させる必要があることから、互いに隣接するプラグ間の間隔がなるべく狭くなるように配列してプラグ数が最大となるように設計される場合が多い。
【０００３】
特許文献１には、このような多層構造を有する電極パッドを備えた半導体装置において、導電性プラグの配列形態を工夫することによってボンディング時のパッド剥がれやプロービング時の電極パッド下の層間絶縁膜のクラック発生を防止し得る旨が記載されている。
【特許文献１】特開２００１−３５８１６９
【特許文献２】特開２０００−１１４３０９
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体チップ表面に形成される複数の電極パッドは、その使用目的に応じて互いに異なった面積で形成されることがある。例えば、プローブテストを行うためにのみ使用される電極パッドは、メジャー用プローブが接触し得るパッド面積が確保されていればよいため、比較的面積が小さい。一方、ワイヤーボンディングが行われる電極パッドは、ワイヤー径に応じて比較的大きい面積で形成される。
【０００５】
従来の多層構造の電極パッドを備えた半導体装置では、上記の如く大小の電極パッドが混在するような場合であっても、電極パッドの面積にかかわらず、導電性プラグは一律の間隔で形成されていた。換言すれば、単位面積当たり導電性プラグの数は、電極パッド面積の大小にかかわらず同一であった。これは、上記したように、上層と下層の導電層間の接続抵抗の低減を図るべくプラグ数を最大とするために、プラグの形成間隔は設計許容値の最小値に設定されるためである。
【０００６】
しかしながら、電極パッド面積の大小にかかわらず、常に間隔が最小となるように導電性プラグを配列すると、比較的面積の大きい電極パッド（以下、大面積電極パッドと称する）においては、導電性プラグを形成するための開孔工程において開孔不良が発生し、導電性プラグが形成されず、上層と下層の導電層の電気的接続不良が発生してしまうことが本発明の発明者によって明らかとなった。一方、同じプロセス経て形成された比較的面積の小さい電極パッド（以下、小面積電極パッドと称する）においては、開孔不良は発生しない。
【０００７】
本発明は、多層構造を有する大小の電極パッドが混在した半導体装置において、上記した如きプラグ形成のための開孔工程において発生する開孔不良の発生メカニズムに基づいてなされ、このような開孔不良に起因する製造不良を効果的に防止することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、絶縁膜を介して積層された導電膜からなる上層電極パッド層および下層電極パッド層と前記絶縁膜を貫通し前記上層電極パッド層と前記下層電極パッド層とを繋ぐ複数の導電性プラグとからなる大面積電極パッドおよび前記大面積電極パッドより面積の小さい小面積電極パッドを備えた半導体装置の製造方法であって、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上の前記大面積電極パッドを形成すべき第１領域および前記小面積電極パッドを形成すべき第２領域に属する各領域に導電膜を堆積して前記下層電極パッド層を形成する工程と、前記下層電極パッド層の上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上の前記第１および第２領域に属する各領域に複数の開口部を有するレジストマスクを形成する工程と、前記第２の絶縁膜の前記レジストマスクの開口部において露出した部分にエッチング処理を施して、前記第２の絶縁膜を貫通する貫通孔を形成する工程と、前記第２の絶縁膜上の前記第１および第２領域に属する各領域に前記貫通孔を埋め込むように導電膜を堆積させて前記導電性プラグおよび前記上層電極パッド層を形成する工程と、を含み、前記レジストマスクを形成する工程において前記第１領域に形成されるレジストマスクの開口部の形成間隔は、前記第２領域に形成されるレジストマスクの開口部の形成間隔よりも大であることを特徴としている。
【０００９】
また、本発明の半導体装置の製造方法は、前記レジストマスクを形成する工程において前記第１領域に形成されるレジストマスクの開口部の単位面積あたりの数は、前記第２領域に形成されるレジストマスクの開口部の単位面積あたりの数よりも小であることを特徴としている。
【発明の効果】
【００１０】
本発明の半導体装置の製造方法によれば、多層構造を有する大小の電極パッドが混在した半導体装置において、大面積電極パッド部におけるプラグの形成間隔を小面積電極パッド部におけるそれよりも広くとるようにしたので、従来プラグ開孔工程において発生していたレジスト剥離を防止することができ、従って、大面積電極パッド部においてプラグ開孔が形成されず電極パッド層を構成する上層と下層の導電層間の接続不良の問題を解決できる。
【発明を実施するための最良の形態】
【００１１】
図１に本発明に係る半導体装置１００を示す。半導体装置１００の表面には、ワイヤーボンディングが行われる相対的に面積の大きい複数の大面積電極パッド１と、プローブテストにのみ使用される相対的に面積の小さい複数の小面積電極パッド２とが混在している。
【００１２】
初めに図２（ａ）〜（ｅ）に従来の大面積電極パッド１´の形成方法を示すとともに、従来の大面積電極パッド１´の形成工程における導電性プラグ形成のためのプラグ開孔工程において、開孔不良が発生するメカニズムについて説明する。図２は、半導体装置１００の大面積電極パッド形成領域（第１領域）の断面図であり、図１における２−２線断面を示したものである。図２（ａ）〜（ｅ）には、大面積電極パッド１´の形成工程におけるプロセスステップが示されている。
【００１３】
半導体基板１０には、複数のトランジスタや抵抗素子等が形成され、半導体回路が構成されている。半導体基板１０上には、ＣＶＤ法等により例えばＳｉＯ２等からなる膜厚１００００Å程度の層間絶縁膜１１が形成される。次に、スパッタ法等により、下層電極パッド層１２を構成するアルミニウム（Ａｌ）等の金属膜を層間絶縁膜１１上に堆積させる。次に、ＣＶＤ法等により例えばＳｉＯ２等からなる膜厚１００００Å程度の層間絶縁膜１３を金属膜１２上に形成する。次に、層間絶縁膜１３上にホトレジスト塗布し、露光、現像処理を経てプラグ開孔を形成するためのレジストマスク１４ａ´を形成する（図２（ａ））。
【００１４】
ここで、図３（ａ）にレジストマスク１４ａ´の上面図を、図３（ｂ）にその拡大図を示す。尚、図２（ａ）は、図３（ｂ）における２ａ−２ａ線断面を示したものである。レジストマスク１４ａ´は、図中破線で示される大面積電極パッド形成領域（第１領域）に形成される。レジストマスク１４ａ´は、後の工程において層間絶縁膜１３に対してプラグ開孔を形成する部分の各々に対応する部分に複数の開口部３０が形成されたマスクパターンを有する。レジストマスク１４ａ´は、下層電極パッド層１２と上層電極パッド層１６との接続抵抗を低減させる観点から、導電性プラグの数をなるべく多くするために互いに隣接する開口部間の間隔Ａが設計上許容される最小値に設定される。例えば、レジストマスク１４ａ´の開口部間の間隔Ａは、０．９ｕｍ程度とされていた。尚、大面積電極パッド１´の面積は、約０．２ｍｍ２程度であり、レジストマスク１４ａ´は、大面積電極パッド１´の面積に対応した外形寸法で形成される。
【００１５】
次に、プラグ開孔２０を形成するための第１ステップとして、フッ酸等を用いたウェットエッチング処理を行い、レジストマスク１４ａ´の開口部３０から露出した層間絶縁膜１３の表面をエッチングする（図２（ｂ））。このウェットエッチング処理によってプラグ開孔の上方部分を形成する。エッチング深さは、例えば６０００Åである。このウェットエッチング処理においては、エッチングが等方的に進行するためレジストマスク開口部間の間隔Ａが狭いと、図２（ｂ）に示すように、レジストマスク１４ａ´の下面を支持する支持面までもが部分的に除去される。そうすると、レジストマスク１４ａ´の自重によってレジストの部分的な落ち込みやレジスト剥離が生じる。図２（ｃ）は、レジストマスク１４ａ´において部分的なレジスト剥離が生じたときの状態を示したものである。
【００１６】
次に、プラグ開孔２０を形成するための第２ステップとして、ＣＦ４等をエッチングガスとして用いた異方性ドライエッチング処理により、レジストマスク１４ａ´の開口部３０から露出した層間絶縁膜１３をエッチングする。このドライエッチング処理によってプラグ開孔の下方部分を形成する。通常ドライエッチング処理においては、エッチングによりエッチング面から飛び出した化合物がエッチングによって形成されたトレンチの側壁に付着する。この化合物の付着堆積によってトレンチ側壁には堆積膜が形成される。堆積膜はエッチングの進行を防止するため、横方向にエッチングが進行せず、これによりエッチングの異方性がもたらされる。しかしながら、図２（ｃ）に示す如く、レジスト剥離が生じている部分においては、ドライエッチング領域が拡大するため、エッチングの進行を抑制する堆積膜１５がエッチング面にも厚く形成されてしまう。すると、レジスト剥離が生じていた部分では、レジスト剥離が生じていない他の部分と比較してエッチングレートが低下する。その結果、レジスト剥離が生じている部分においてプラグ開孔が適正に形成されず、開孔不良となる（図２（ｄ））。すなわち、本来であればレジスト剥離が生じる前の当初のレジストマスク１４ａ´の開口部３０に対応する部分に層間絶縁膜１３を貫通するプラグ開孔が形成されるべきであるが、レジストマスクに部分的な剥離が生じると、その部分ではマスクパターンが変形し、貫通孔が形成されず開孔不良となる。
【００１７】
この後、開孔不良が生じた状態で、上層電極パッド層１６を構成するアルミニウム（Ａｌ）等の金属膜を層間絶縁膜１３上に堆積させると、上層電極パッド層１６の表面は不均一となる（図２（ｅ））。また、開孔不良が生じている部分では導電性プラグを形成することができないため、上層電極パッド層１６と下層電極パッド層１２との接続がなされないため、接続抵抗が増大する。
【００１８】
一方、図４は、半導体装置１００の小面積電極パッド形成領域（第２領域）の断面図であり、図１における４−４線断面を示したものである。図４（ａ）〜（ｅ）には、小面積電極パッド２の形成工程におけるプロセスステップが示されている。小面積電極パッド２の形成方法は、上記した大面積電極パッド１´の形成方法と同様であり、大面積電極パッド１´の形成と並行して行われる。
【００１９】
半導体基板１０、層間絶縁膜１１、下層電極パッド層１２および層間絶縁膜１３が順次形成された構造体の上には、レジストマスク１４ｂが形成される（図４（ａ））。
【００２０】
ここで、図５（ａ）にレジストマスク１４ｂの上面図を、図５（ｂ）にその拡大図を示す。尚、図４（ａ）は、図５（ｂ）における４ａ―４ａ線断面を示したものである。レジストマスク１４ｂは、図中破線で示される小面積電極パッド形成領域（第２領域）に形成される。レジストマスク１４ｂは、後の工程において層間絶縁膜１３に対してプラグ開孔を形成する部分の各々に対応する部分に複数の開口部３０が形成されたマスクパターンを有する。レジストマスク１４ｂのマスクパターンは、先に示した大面積電極パッド１´を形成するためのレジストマスク１４ａ´と同様である。すなわち、レジストマスク１４ｂは、下層電極パッド層１２と上層電極パッド層１６との接続抵抗を低減させる観点から、導電性プラグの数をなるべく多くするために互いに隣接する開口部間の間隔Ａが設計上許容される最小値に設定される。従って、レジストマスク１４ｂの開口部間の間隔Ａは、大面積電極パッドの場合と同様、０．９ｕｍ程度とされる。つまり、従来においては、電極パッドの面積の大小にかかわらず、レジストマスクの開口部間の間隔、すなわち、導電性プラグの形成間隔は一定とされていた。尚、小面積電極パッド２の面積は、約０．０２５ｍｍ２程度であり、レジストマスク１４ｂは、小面積電極パッド２の面積に対応した外形寸法で形成される。
【００２１】
次に、プラグ開孔２０を形成するための第１ステップとして、フッ酸等を用いたウェットエッチング処理を行い、レジストマスク１４ｂの開口部３０から露出した層間絶縁膜１３の表面をエッチングする（図４（ｂ））。このウェットエッチング処理によってプラグ開孔の上方部分を形成する。エッチング深さは例えば６０００Åである。このウェットエッチング処理においては、エッチングが等方的進行するため、上記した大面積電極パッド１´の場合と同様、レジストマスク１４ｂの下面を支持する支持面も除去される。しかしながら、小面積電極パッド２のパッド面積は小さく、レジストマスク１４ｂの外形寸法も小さいため、レジストマスク１４ｂの総重量は、大面積電極パッド１´の形成に用いられるレジストマスク１４ａの総重量よりも軽い。このため、ウェットエッチングによって、レジストマスク下面の支持面が除去されても部分的なレジストの落ち込みやレジスト剥離は生じない。
【００２２】
次に、プラグ開孔２０を形成するための第２ステップとして、ＣＦ４等をエッチングガスとして用いた異方性ドライエッチング処理によりレジストマスク１４ｂの開口部３０から露出した層間絶縁膜１３をエッチングする。このドライエッチング処理によってプラグ開孔の下方部分を形成する。上記したように、小面積電極パッド２の場合には、レジスト剥離が生じないために、堆積膜１５がエッチング面に厚く堆積されることはなく、ドライエッチング処理は適正に行われ、層間絶縁膜１３を貫通するプラグ開孔２０が形成される。このように、ウェットエッチングとドライエッチングを併用してプラグ開孔２０を形成することにより、プラグ開孔２０の開孔形状は、上方部分の径が下方部分よりも大きい形状となる（図４（ｃ））。
【００２３】
次に、上層電極パッド層１６を構成するアルミニウム（Ａｌ）等の金属膜をプラグ開孔２０が形成された層間絶縁膜１３上に堆積させる。このとき、プラグ開孔２０の内部が金属膜で充たされることにより導電性プラグ１７が形成され、これにより上層電極パッド層１６は、下層電極パッド層１２に電気的機械的に接続される（図４（ｄ））。
【００２４】
尚、プラグ開孔２０を形成する際に、先にウェットエッチングにより層間絶縁膜１３の表層部分に等方性のエッチングを施してプラグ開孔２０の上方部分を形成した後、異方性ドライエッチングを行ってプラグ開孔２０の下方部分を形成するといった２段階の処理を行うのは、以下の理由によるものである。
【００２５】
図６（ａ）は、異方性ドライエッチングのみで形成されたプラグ開孔２０内部に上層電極パッド層１６を構成する金属膜が堆積していく様子を示したものである。同図に示す如く、異方性ドライエッチングのみで形成されたプラグ開孔２０の形状は、筒型形状であるためプラグ上部が先に金属膜によって埋め込まれてしまい、プラグ開孔２０内部を完全に金属膜で充たすことができない。すなわち、導電性プラグ内部にボイドが発生してしまい、信頼性の低下を招く結果となる。
【００２６】
図６（ｂ）は、ウェットエッチングとドライエッチングを併用して形成されたプラグ開孔２０内部に上層電極パッド層１６を構成する金属膜が堆積していく様子を示したものである。同図に示す如く、先行して行われるウェットエッチング処理によりエッチングが等方的に進行し、プラグ開孔２０の上方部分が拡張される。これにより、プラグ開孔上部が先に金属膜によって埋め込まれてしまうことはなく、プラグ内部におけるボイドの発生を防止することができる。
【００２７】
このように、プラグ開孔２０はウェットエッチングとドライエッチングを併用することにより形成されるが、上記の如く大面積電極パッド部では、先行して行われるウェットエッチング工程においてレジストマスクの下面を支持する支持面がエッチングされ、レジスト剥離が生じた結果、開孔不良が発生する。一方、小面積電極パッド部においては、ウェットエッチングによってレジスト支持面がエッチングされてもレジストマスク１４ｂの総重量が軽いためにレジスト剥離が生じにくく、プラグ開孔２０を適正に形成することができる。
【００２８】
本発明の半導体装置の製造方法は、この大面積電極パッド部に生じるプラグ開孔の開孔不良の問題を解決している。以下に、本発明の実施例である半導体装置の製造方法について図７を参照しつつ説明する。
【００２９】
図７は、半導体装置１００の大面積電極パッド形成領域（第１領域）および小面積電極パッド形成領域（第２領域）の断面図であり、図１における７−７線断面を示したものである。図７（ａ）〜（ｄ）には、大面積電極パッド１および小面積電極パッド２の形成工程におけるプロセスステップが示されている。
【００３０】
半導体基板１０には、複数のトランジスタや抵抗素子等が形成され、半導体回路が構成されている。半導体基板１０上には、ＣＶＤ法等により例えばＳｉＯ２等からなる膜厚１００００Å程度の層間絶縁膜１１が形成される。次に、スパッタ法等により、下層電極パッド層１２を構成するアルミニウム（Ａｌ）等の金属膜を層間絶縁膜１１上に堆積させる。次に、ＣＶＤ法等により例えばＳｉＯ２等からなる膜厚１００００Å程度の層間絶縁膜１３を金属膜１２上に形成する。次に、層間絶縁膜１３上にホトレジスト塗布し、露光、現像処理を経て、大面積電極パッド形成領域（第１領域）にレジストマスク１４ａを、小面積電極パッド形成領域（第２領域）にレジストマスク１４ｂを形成する（図７（ａ））。
【００３１】
ここで、図８（ａ）はレジストマスク１４ａの上面図、図８（ｂ）は図８（ａ）の拡大図、図８（ｃ）はレジストマスク１４ｂの上面図、図８（ｄ）は図８（ｃ）の拡大図を示している。尚、図７（ａ）は、図８（ｂ）および（ｄ）における７ａ―７ａ線断面を示したものである。レジストマスク１４ａは、図中破線で示される大面積電極パッド形成領域（第１領域）に形成される。レジストマスク１４ｂは、図中破線で示される小面積電極パッド形成領域（第２領域）に形成される。レジストマスク１４ａおよび１４ｂは、後の工程において層間絶縁膜１３に対してプラグ開孔を形成する部分の各々に対応する部分に複数の開口部３０が形成されたマスクパターンを有する。小面積電極パッド形成領域（第２領域）に形成されるレジストマスク１４ｂのマスクパターンは、先に説明したとおりであり、下層電極パッド層１２と上層電極パッド層１６との接続抵抗を低減させる観点から、導電性プラグの数をなるべく多くするために互いに隣接する開口部間の間隔Ａが設計上許容される最小値に設定され、開口部間の間隔Ａは例えば０．９ｕｍ程度とされる。一方、大面積電極パッド形成領域（第１領域）に形成されるレジストマスク１４ａは、互いに隣接する開口部間の間隔Ａが例えば１．８ｕｍ程度とされる。つまり、レジストマスク１４ａの開口部間の間隔Ａは、レジストマスク１４ｂの開口部間の間隔Ａの約２倍となっている。換言すれば、レジストマスク１４ａの開口部３０の単位面積あたりの数は、レジストマスク１４ｂの開口部３０の単位面積あたりの数の約半分となっている。その一方で、開口部３０の開口寸法はレジストマスク１４ａとレジストマスク１４ｂとで同一であることが望ましい。これは、後の工程において開口部３０を介して層間絶縁膜１３をエッチングしてプラグ開口を形成するが、大面積電極パッド形成領域（第１領域）と小面積電極パッド形成領域（第２領域）とで開口部３０の開口寸法を等しくすることにより各領域に同一のエッチング条件を用いてプラグ開口を行うことができ、更に、プラグ開口を金属膜で埋め込む際にも同一条件を用いることができるからである。つまり、開口部３０の開口寸法を各領域で等しくすることにより、その後の処理を一括して行うことが可能となり、領域毎に処理条件を変更する必要がない。
【００３２】
尚、大面積電極パッド１の面積は、約０．２ｍｍ２程度であり、レジストマスク１４ａは、大面積電極パッド１の面積に対応した外形寸法で形成される。また、小面積電極パッド２の面積は、約０．０２５ｍｍ２程度であり、レジストマスク１４ｂは、小面積電極パッド２の面積に対応した外形寸法で形成される。
【００３３】
次に、プラグ開孔２０を形成するための第１ステップとして、フッ酸等を用いたウェットエッチング処理を行い、レジストマスク１４ａおよび１４ｂの開口部３０から露出した層間絶縁膜１３の表面をエッチングする（図７（ｂ））。このウェットエッチング処理によってプラグ開孔２０の上方部分を形成する。エッチング深さは例えば６０００Åである。このウェットエッチング処理においては、エッチングが等方的進行する。本実施例では、大面積電極パッド形成領域（第１領域）に形成されるレジストマスク１４ａの開口部３０の形成間隔が従来と比較して約半分となったことにより、ウェットエッチング工程が完了した段階においてホトレジストの下部を支持する支持面が残存する。これにより、レジストの部分的な落ち込みやレジスト剥離の発生を防止することが可能となる。一方、小面積電極パッド形成領域（第２領域）においては、従来同様ウェットエッチング処理によってレジスト支持面が消失するが、レジストマスク自体の総重量が軽いために部分的なレジスト剥離は起らない。
【００３４】
次に、プラグ開孔２０を形成するための第２ステップとして、ＣＦ４等をエッチングガスとして用いた異方性ドライエッチング処理によりレジストマスク１４ａおよび１４ｂの開口部３０から露出した層間絶縁膜１３をエッチングする。このドライエッチング処理によってプラグ開孔の下方部分を形成する。レジストマスク１４ａおよび１４ｂは、先のウェットエッチング処理を経た後においても、レジスト剥離が発生しておらず原型を保持しているので、ドライエッチング処理により、大面積パッド部および小面積パッド部において層間絶縁膜１３を貫通するプラグ開孔２０が適正な形状で形成される（図７（ｃ））。
【００３５】
次に、上層電極パッド層１６を構成するアルミニウム（Ａｌ）等の金属膜をプラグ開孔２０が形成された層間絶縁膜１３上に堆積させる。このとき、プラグ開孔２０内部が金属膜で充たされることにより導電性プラグ１７が形成され、これにより上層電極パッド層１６は、下層電極パッド層１２に電気的機械的に接続される（図７（ｄ））。尚、上記の如くレジストマスク１４ａと１４ｂの開口パターンが異なるため、大面積電極パッド部に形成される導電性プラグの形成間隔は、小面積電極パッド部に形成される導電性プラグの形成間よりも広くなっている。つまり、導電性プラグの単位面積あたりの個数は、小面積電極パッド部よりも大面積電極パッド部の方が少ないことになる。以上の各工程を経て大面積電極パッド１および小面積電極パッド２が完成する。
【００３６】
このように、本発明の半導体装置の製造方法によれば、多層構造を有する大面積電極パッドと小面積電極パッドとが混在する半導体装置の製造工程において、従来のように電極パッド面積にかかわらず形成間隔が最小となるように導電性プラグを配列するのではなく、大面積電極パッド部に属するプラグの形成間隔を小面積電極パッド部に属するプラグの形成間隔よりも大きくしたので、プラグ開孔工程において、レジスト剥離の発生を効果的に防止することができ、大面積電極パッドにおいてプラグ開孔が形成されないといった従来の問題を解決できる。
【００３７】
尚、上記した実施例では上層電極パッド層と下層電極パッド層の２層構造の電極パッドを形成する場合を例に説明したが、３層以上の電極パッド層を有する半導体装置に適用することも可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例である大面積電極パッドと小面積電極パッドが混在した半導体装置の上面図である。
【図２】（ａ）〜（ｅ）は、従来の大面積電極パッドの形成方法を示す断面図である。
【図３】大面積電極パッド形成領域のプラグ開孔の形成に使用されるレジストマスクの上面図である。
【図４】（ａ）〜（ｄ）は、小面積電極パッドの形成方法を示す断面図である。
【図５】小面積電極パッド形成領域のプラグ開孔の形成に使用されるレジストマスクの上面図である。
【図６】（ａ）はドライエッチングのみにより形成されたプラグ開孔に導電膜が堆積していく過程を示した断面図、（ｂ）はウェットエッチングおよびドライエッチングを併用して形成されたプラグ開孔に導電膜が堆積していく過程を示した断面図である。
【図７】本発明の実施例である大面積電極パッドと小面積電極パッドが混在した半導体装置の電極パッド部の形成工程を示す断面図である。
【図８】本発明の実施例である大面積電極パッドおよび小面積電極パッドのプラグ開孔の形成に使用されるレジストマスクの上面図である。
【符号の説明】
【００３９】
１  大面積電極パッド
２  小面積電極パッド
１０  半導体基板
１１  層間絶縁膜
１２  下層電極パッド層
１３  層間絶縁膜
１４ａ  レジストマスク
１４ｂ  レジストマスク
１６  上層電極パッド層
１７  導電性プラグ
２０  プラグ開孔
３０  開口部
【図１】
2010010200.tif 000003
【図２】
2010010200.tif 000004
【図３】
2010010200.tif 000005
【図４】
2010010200.tif 000006
【図５】
2010010200.tif 000007
【図６】
2010010200.tif 000008
【図７】
2010010200.tif 000009
【図８】
2010010200.tif 000010