(57)【要約】【課題】従来のものと比較して回路面積が縮小されたヒューズ回路を提供することを課題とする。【解決手段】ヒューズ素子と、該ヒューズ素子を溶断するに必要な電流を供給するために該ヒューズ素子の一端にそのドレイン領域又はソース領域が電気的に接続されているＭＯＳトランジスタ素子とからなる、前記ヒューズ素子の選択的溶断により電気的にプログラム可能なヒューズ回路を備え、前記ヒューズ素子が前記ＭＯＳトランジスタ素子の形成領域の直上の絶縁膜上に位置することを特徴とする半導体装置により、上記課題を解決する。【選択図】図１
2010245102.tif 000002
【特許請求の範囲】
【請求項１】
ヒューズ素子と、該ヒューズ素子を溶断するに必要な電流を供給するために該ヒューズ素子の一端にそのドレイン領域又はソース領域が電気的に接続されているＭＯＳトランジスタ素子とからなる、前記ヒューズ素子の選択的溶断により電気的にプログラム可能なヒューズ回路を備え、前記ヒューズ素子が前記ＭＯＳトランジスタ素子の形成領域の直上の絶縁膜上に位置することを特徴とする半導体装置。
【請求項２】
前記ヒューズ素子の一端と前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の電気的接続に関与する配線が、前記ＭＯＳトランジスタ素子の形成領域の直上に位置している請求項１に記載の半導体装置。
【請求項３】
前記ヒューズ素子が前記絶縁膜に形成された溝内に設けられている請求項１又は２に記載の半導体装置。
【請求項４】
前記ヒューズ素子がポリシリコンとタングステンシリサイド、コバルトシリサイド、チタンシリサイド又はニッケルシリサイドとの積層膜からなる請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記ヒューズ素子がアルミニウム、タングステン、チタン又は銅の膜からなる請求項１〜３のいずれか１項に記載の半導体装置。
【請求項６】
前記絶縁膜が酸化シリコン膜、窒化シリコン膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜及びポリイミド系樹脂膜からなる群より選択される請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置の製造方法であって、前記ヒューズ素子が、前記絶縁膜上に堆積させた導電性膜をパターニングして形成されるか、又は該絶縁膜上に設けられた溝内に導電性膜を埋め込むことにより形成されることを特徴とする製造方法。
【請求項８】
前記ヒューズ素子の一端と前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域との間を電気的に接続している配線が、前記絶縁膜上の配線部分と該絶縁膜を貫通する配線部分とからなり、前記絶縁膜上の配線部分は前記ヒューズ素子と同じ導電性材料で形成され、前記絶縁膜を貫通する配線部分が前記ヒューズ素子とは異なる導電性材料で形成される請求項７に記載の製造方法。
【請求項９】
前記ヒューズ素子の一端と前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域との間を電気的に接続している配線が、前記絶縁膜上の配線部分と該絶縁膜を貫通する配線部分とからなり、前記絶縁膜上の配線部分及び該絶縁膜を貫通する配線部分が前記ヒューズ素子と同じ導電性材料で形成される請求項７に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。より詳しくは、本発明は、ヒューズの選択的溶断により電気的にプログラム可能なヒューズ回路を備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＳＲＡＭ(Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ)などのメモリの冗長情報の格納やアナログ回路において所望の出力を得るためのトリミング回路などにヒューズなどで形成されるＯＴＰメモリ(Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅメモリ)がよく使用されている。一般的なＯＴＰメモリは、主にトランジスタのゲート材料からなるヒューズを用い、ヒューズが溶断されて高抵抗化したヒューズ回路とヒューズが非溶断状態の低抵抗なヒューズ回路とにより情報を記録する。
ヒューズ回路の使用例は、例えば特許文献１及び２に記載されている。
【０００３】
以下、図を用いてヒューズ回路について説明をする。
図４(ａ)はヒューズ回路を簡略化した等価回路図である。ヒューズの一方の端は電圧供給用端子に接続され、他方の端は溶断用(又は選択用)トランジスタのドレイン電極(又はソース電極)に接続されると同時にセンストランジスタにも接続されている。
ＯＴＰメモリは、このようなヒューズと溶断用トランジスタとセンストランジスタとの組合せからなる回路を複数個含んで構成され、以下のように機能する。
【０００４】
データの書き込み時には、例えば図４(ｂ)に示すように、電圧供給用端子とソース電極(又はドレイン電極)との間に溶断用電圧(Ｖｐｐ＝５Ｖ)を印加し、溶断用トランジスタをオン状態(ＶＧ１＝３.３Ｖ)にする(このとき、センストランジスタ子はオフ状態(ＶＧ２＝０Ｖ)のまま)と、ヒューズの両端間に溶断電流が流れて、発生するジュール熱により該ヒューズが溶断され、当該ヒューズ回路は高抵抗化する。このようにして、選択したヒューズ回路を高抵抗化することによって、高抵抗化ヒューズ回路と低抵抗ヒューズ回路との組合せとしてデータ(情報)が記憶される。
【０００５】
データの読み出し時には、例えば図４(ｃ)及び(ｄ)に示すように、電圧供給用端子に電圧(Ｖｐｐ＝３.３Ｖ)を供給し、センストランジスタをオン状態(ＶＧ２＝３.３Ｖ)にする(このとき、溶断用トランジスタはオフ状態(ＶＧ１＝０Ｖ)のまま)と、ヒューズが溶断されていない低抵抗ヒューズ回路ではセンス回路に電流が流れる(ｃ)一方、ヒューズが溶断された高抵抗化ヒューズ回路ではセンス回路には電流は流れない(ｄ)。したがって、電流(又は電圧)をセンス回路で検知することにより、ヒューズ回路の選択的な高抵抗化により記憶された情報の読み出しが可能となる。
【０００６】
図５は、従来の溶断用トランジスタとヒューズのレイアウト例である。(ａ)は上面図であり、(ｂ)は(ａ)のＢ−Ｂ'部での断面図である。
図５に示すように、ヒューズ素子５は溶断用トランジスタ素子１の形成領域の側方の半導体基板(フィールド)上に形成されている(特許文献３も参照)。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１０８５８４号公報
【特許文献２】特開平３−１５５６５２号公報
【特許文献３】特開昭５８−６３１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、ヒューズを溶断するために必要な電流量は一般には数十ｍＡ程度である。
この為、溶断用トランジスタのチャネル幅Ｗを大きくする必要が生じる。厚さ１００ｎｍのタングステンシリサイドと厚さ１００ｎｍのポリシリコンの積層膜をヒューズとして用いたときの溶断ピーク電流とヒューズ抵抗の関係を図６に示す。例えば幅０.３５μｍ、長さが０.８μｍのヒューズの抵抗は約５８Ω程度であるが、このようなヒューズ素子の溶断には約６０ｍＡの電流が必要であることが分かる。このような大電流を供給できるように溶断用トランジスタとしてはＷ＝１００μｍ以上もの大きなトランジスタが必要となる。
【０００９】
また、このような大電流を流すためには、ヒューズへの配線幅を広げ、ヒューズと配線の接続部分のコンタクトプラグの数も多くし、ヒューズ両端の取り出し口の面積も大きくする必要がある(図５参照)。
このように、ヒューズ回路を用いるＯＴＰメモリは、メモリ部の面積が大きくなるという不具合があり、特に容量の大きなＯＴＰメモリではチップ全体に占める割合が大きすぎるという課題があった。
【課題を解決するための手段】
【００１０】
本発明者らは、上記の課題が、溶断用トランジスタ素子の形成領域上にヒューズ素子を配置する構成を採用することにより解決できることを見出した。
したがって、本発明は、ヒューズ素子と、該ヒューズ素子を溶断するに必要な電流を供給するために該ヒューズ素子の一端にそのドレイン領域又はソース領域が電気的に接続されているＭＯＳトランジスタ素子とからなる、前記ヒューズ素子の選択的溶断により電気的にプログラム可能なヒューズ回路を備え、前記ヒューズ素子が前記ＭＯＳトランジスタ素子の形成領域の直上の絶縁膜上に位置することを特徴とする半導体装置を提供する。
【００１１】
本発明はまた、ヒューズ素子が、絶縁膜上に堆積させた導電性膜をパターニングして形成されるか、又は該絶縁膜上に設けられた溝内に導電性膜を埋め込むことにより形成されることを特徴とする、上記の半導体装置の製造方法を提供する。
【発明の効果】
【００１２】
本発明によれば、従来のものと比較して回路面積が縮小される。この為、所定面積内により容量の大きなメモリを形成することが可能となり、より精度の高いトリミングや、複雑な冗長情報の格納用ＯＴＰメモリを高いコストパフォーマンスで実現できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の１つの実施形態を示すレイアウト図である。
【図２】本発明の半導体装置の製造方法の一部を説明する工程断面図である。
【図３】本発明の別の４つの実施形態を示す図である。
【図４】ヒューズ回路を説明する等価回路図である。
【図５】従来のヒューズ回路のレイアウト図である。
【図６】ヒューズの抵抗と溶断ピーク電流との関係を示す図である。
【発明を実施するための形態】
【００１４】
＜半導体装置の説明＞
本発明の半導体装置は、ヒューズ素子と、該ヒューズ素子を溶断するに必要な電流を供給するために該ヒューズ素子の一端にそのドレイン領域又はソース領域が電気的に接続されているＭＯＳトランジスタ素子とからなる、前記ヒューズ素子の選択的溶断により電気的にプログラム可能なヒューズ回路を備え、前記ヒューズ素子が前記ＭＯＳトランジスタ素子の形成領域の直上の絶縁膜上に位置することを特徴とする。
本発明においては、ヒューズ素子がＭＯＳトランジスタ素子の形成領域の直上の絶縁膜上に位置している構成であることによって、回路面積の縮小化が図れる。
【００１５】
本発明の半導体装置の構成について以下に説明する。
（ＭＯＳトランジスタ素子）
ＭＯＳトランジスタ素子は、ゲート、ドレイン領域及びソース領域を有してなるＭＯＳ型トランジスタ素子であればよく、Ｎ-ＭＯＳ、Ｐ-ＭＯＳなどいずれのタイプのものであってもよい。
【００１６】
ＭＯＳトランジスタ素子のドレイン領域及びソース領域の一方は、ヒューズ素子を溶断するに必要な電流(溶断用電流)を供給可能なように、該ヒューズ素子の一端に電気的に接続されており、ＭＯＳトランジスタのオン/オフによってヒューズ素子に溶断用電流を供給するか否かを選択できる。このようなＭＯＳトランジスタ素子を、以下で「選択用ＭＯＳトランジスタ素子」又は「溶断用ＭＯＳトランジスタ素子」と呼ぶこともある。
ヒューズ素子の一端に電気的に接続される選択用ＭＯＳトランジスタ素子の数は、１つのトランジスタ素子が供給可能な電流に依存し、該ヒューズ素子を溶断し得る量の電流を供給するに十分な数であれば、１つであっても複数であってもよい。
【００１７】
ヒューズ素子に接続していないソース領域又はドレイン領域は、例えば、所定の電位が印加され得るように、絶縁膜上に設けられた電極端子に接続されてもよいし、又は接地されていてもよい。
１つのヒューズ素子に複数の選択用ＭＯＳトランジスタ素子のドレイン領域又はソース領域が電気的に接続される場合、これらＭＯＳトランジスタ素子のゲートには同じゲート信号が入力されるように配線され得る。
【００１８】
選択用ＭＯＳトランジスタ素子は、半導体層に形成され得る。半導体層は、半導体基板自体であっても、支持基板上に形成された層であってもよい。
半導体層を形成する半導体材料は、例えば、シリコン(Ｓｉ)、ゲルマニウム(Ｇｅ)等の元素半導体、III-Ｖ族(ＧａＡｓ、ＩｎＰ、ＧａＡｌＡｓなど)、II-VI族(ＣｄＳ/ＣｄＴｅ、Ｃｕ2Ｓ、ＺｎＳ、ＺｎＳｅなど)、Ｉ-III-VI族、炭化シリコン(ＳｉＣ)、シリコンゲルマニウム(ＳｉＧｅ)等の化合物半導体であり得る。半導体層には、予め、Ｐ型又はＮ型の不純物がドープされていてもよい。
【００１９】
１つのＭＯＳトランジスタ素子の大きさは特に限定されないが、例えばチャネル幅Ｗは５０〜５００μｍ程度であり得る。
【００２０】
選択用ＭＯＳトランジスタ素子は、ドレイン領域側及び/又はソース領域側に低濃度拡散領域(「ＬＤＤ」とも呼ばれる)を有していてもよい。
半導体層上でＭＯＳトランジスタ素子が形成される活性領域は、素子分離領域で区画されていてもよい。素子分離領域は、絶縁膜、例えば酸化シリコン(ＳｉＯ2)膜、窒化シリコン(Ｓｉ3Ｎ4)膜、又は不純物層からなり得る。
【００２１】
ドレイン領域、ソース領域、ゲートの表面には、シリサイド(又はサリサイド)が形成されていてもよい。
ゲートの側壁には、絶縁膜(例えば、シリコン酸化膜、シリコン窒化膜)からなるサイドウォールスペーサが設けられていてもよい。
【００２２】
選択用ＭＯＳトランジスタ素子上には、少なくとも、その上にヒューズ素子が配置される絶縁膜(例えば層間絶縁膜)が堆積されている。その上にヒューズ素子が配置される絶縁膜は、例えば、酸化シリコン膜、窒化シリコン膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜及びポリイミド系樹脂膜であり得る。膜厚は、例えば、３００〜１５００ｎｍ程度であり得る。
【００２３】
(ヒューズ素子)
ヒューズ素子は、その両端間に所定の溶断用電流を通電されることより溶断可能な素子(溶断部自体)である。ヒューズ素子の一端は該ヒューズ素子の選択用ＭＯＳトランジスタ素子のドレイン領域又はソース領域に電気的に接続されており、ＭＯＳトランジスタがオン状態のとき該ヒューズ素子の他端と該ＭＯＳトランジスタ素子の(該ヒューズ素子に直接電気的に接続していない)ソース領域又はドレイン領域との間に所定の電圧が印加されることにより、該ヒューズ素子の両端間に溶断用電流が流れてこれが溶断されることになる。
【００２４】
ヒューズ素子は、該ヒューズ素子の選択用ＭＯＳトランジスタ素子の形成領域の直上の絶縁膜上に位置する。
本発明において、「ＭＯＳトランジスタ素子の形成領域の直上に位置する」とは、ＭＯＳトランジスタ素子が形成されている半導体層表面への対象物(例えばヒューズ素子)の垂直投影(正射影)が該ＭＯＳトランジスタ素子の形成領域内に位置することをいう。「ＭＯＳトランジスタ素子の形成領域」とは、ＭＯＳトランジスタ素子を構成するゲート、ドレイン領域及びソース領域が形成されている半導体層上の活性領域(狭義の「ＭＯＳトランジスタ素子の形成領域」)であるが、該活性領域を区画するために素子分離領域が形成されている場合には該素子分離領域も含む領域とする。
【００２５】
ヒューズ素子は導電性材料の膜(導電性膜)からなり、例えば、金属膜、シリサイド膜又はサリサイド膜、ポリサイド膜、ポリシリコン膜であり得る。金属膜としては、半導体装置の配線層などの導電層に使用され得るものであれば特に限定されず、例えばアルミニウム、タングステン、チタン、銅の膜が挙げられる。シリサイド膜(又はサリサイド膜)としては、半導体装置の配線層などの導電層に使用され得るものであれば特に限定されず、例えばタングステン、コバルト、チタン、ニッケルのシリサイド(又はサリサイド)が挙げられる。
【００２６】
ヒューズ素子は、２種以上の金属膜の積層膜又はポリシリコン膜とシリサイド膜(又はサリサイド膜)との積層膜であってもよい。ヒューズ素子はまた、導電性膜(特に金属膜)の下層としてバリアメタル(例えば、ＴｉＮ、ＴａＮ)層を有し得る。
ヒューズ素子は、該ヒューズ素子の選択用ＭＯＳトランジスタ素子のドレイン領域又はソース領域までの配線(コンタクトプラグ、電極端子などを含む)の全部又は一部と一体的に形成されていてもよい。
【００２７】
ヒューズ素子は、絶縁膜に形成された溝内にその全部又は一部が埋め込まれる形態で設けられていてもよい。
【００２８】
１つのヒューズ素子の一端は、少なくとも１つの選択用ＭＯＳトランジスタ素子と電気的に接続していればよく、複数の選択用ＭＯＳトランジスタ素子(のそれぞれのドレイン領域又はソース領域)と電気的に接続していることがあり得る。
【００２９】
本発明の半導体装置は、少なくとも１つのヒューズ素子を備えていればよい。本発明の半導体装置が複数のヒューズ素子を備えている場合、各々のヒューズ素子の一端が少なくとも１つの選択用ＭＯＳトランジスタ素子のそれぞれのドレイン領域又はソース領域と電気的に接続している。
【００３０】
ヒューズ素子の一端と該ヒューズ素子を選択的に溶断するためのＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の電気的接続に関与する配線は、(該ヒューズ素子がその上に配置されている)絶縁膜を貫いて該ドレイン領域又はソース領域から該絶縁層表面に至るコンタクトプラグを含んでなり得る。該コンタクトプラグは、該絶縁層上のヒューズ素子の一端に、直接接続していてもよいし、該絶縁膜上に設けられた配線層を介して接続していてもよい。該配線層は、例えば、複数のコンタクトプラグと接続するドレイン電極端子(又はソース電極端子)として形成されていてもよい。
【００３１】
ヒューズ素子の他端(選択用ＭＯＳトランジスタ素子のドレイン領域又はソース領域に電気的に直接接続していない端)は、例えば、所定の電位が印加され得るように、絶縁膜上に位置する電圧供給用端子に接続される(ヒューズ素子の端部が該端子を形成していてもよい)か又は接地され得る。
【００３２】
ヒューズ素子の一端は、選択用ＭＯＳトランジスタ素子のドレイン領域又はソース領域に電気的に接続していると同時に、スイッチング素子(例えば、別のトランジスタ素子)に電気的に接続していてもよく、該スイッチング素子を介して、更に、センス回路(例えば、センスアンプ)に接続していてもよい。センス回路は、例えば、スイッチング素子(例えば、センストランジスタ素子)がオン状態のときに、該ヒューズ素子の一端の電位を参照電位と比較することにより該ヒューズ素子の状態(非溶断/溶断)を検知し得る回路である。
【００３３】
ヒューズ素子の大きさは特に限定されず、半導体装置上に形成され得る大きさであればよいが、膜厚は、例えば５０〜３００ｎｍ程度、膜幅(溶断部)は例えば０.１〜１μｍ程度であり得る。
【００３４】
ヒューズ素子の一端と該ヒューズ素子選択用のＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の電気的接続に関与する配線は、絶縁膜上の配線部分と絶縁膜を貫通する配線部分とからなり得る。該配線は、その全部又は一部がヒューズ素子と同じ材料で構成され得る。例えば、前記配線のうち、絶縁膜上の配線部分のみがヒューズ素子と同じ導電性材料で構成されてもよいし、絶縁膜上の配線部分及び絶縁膜を貫通する配線部分の両方がヒューズ素子と同じ導電性材料で構成されてもよい。
【００３５】
本発明の半導体装置において、ヒューズ素子とＭＯＳトランジスタ素子とは、該ヒューズ素子の選択的溶断により電気的にプログラム可能なヒューズ回路を構成する。
本発明の半導体装置中のヒューズ回路は、ＯＴＰメモリのような半導体装置に含まれる従来のヒューズ回路と同様に動作し得る(図４及び図４に関する上記の説明を参照)。
【００３６】
ヒューズ回路の回路面積縮小という観点から、ヒューズ素子の一端と選択用ＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の配線も、ＭＯＳトランジスタ素子の形成領域の直上に位置することが好ましい。
絶縁膜上に、選択用ＭＯＳトランジスタ素子のゲートに接続するゲート電極端子及び/又は(ヒューズ素子の一端に直接接続していない)ソース領域若しくはドレイン領域に接続するソース電極端子若しくはドレイン電極端子が配置される場合には、ゲート電極端子及び/又はソース電極端子若しくはドレイン電極端子もまた、ＭＯＳトランジスタ素子の形成領域の直上に位置することが好ましい。
【００３７】
＜半導体装置の製造方法の説明＞
本発明の半導体装置の製造方法は、ヒューズ素子が、絶縁膜上に堆積させた導電性膜をパターニングして形成されるか、又は該絶縁膜上に設けられた溝内に導電性膜を埋め込むことにより形成されることを特徴とする。
【００３８】
１つの実施形態によれば、本発明の方法は、
ＭＯＳトランジスタ素子が形成された半導体層上に絶縁膜を堆積する工程と、
前記絶縁膜に前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域に至るコンタクトホールを形成する工程と、
前記絶縁膜上に導電性膜を前記コンタクトホール内に充填しつつ堆積する工程と、
前記導電性膜をパターニングして、前記ＭＯＳトランジスタ素子の形成領域の直上に位置するヒューズ素子及び該ヒューズ素子の一端と前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の配線を形成する工程と
を含んでなる。
【００３９】
半導体層上へのＭＯＳトランジスタ素子の形成は、公知の方法(例えば、フォトリソグラフィー技術などを利用する方法)により行うことができる。
簡潔には、ＭＯＳトランジスタ素子は、例えば以下のように形成することができるがこれに限定されない。
【００４０】
半導体層上にゲート絶縁膜を形成する。ゲート絶縁膜は、熱酸化法、ＣＶＤ法、スパッタ法等により形成することができる。
ゲート絶縁膜上に半導体層(例えばポリシリコン層)を堆積しパターニングしてゲートを形成する。ゲートの側部には絶縁膜(例えばＳｉＯ2系膜)でサイドウォールスペーサを設けてもよい。
【００４１】
ドレイン領域及びソース領域とする部分に不純物をイオン注入して高濃度拡散領域を形成する。
ゲート、ドレイン領域及びソース領域上にシリサイド膜(サリサイド膜)を形成する場合には、例えば、半導体層上に、コバルト、ニッケル、チタン、タングステンのような金属を堆積して、ＲＴＡ(Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ)のような熱処理を行うことができる。
ＬＤＤ領域を設ける場合には、ドレイン領域及びソース領域の形成前(該当する場合には、サイドウォールスペーサを形成する前)に、不純物を低濃度でイオン注入して形成することができる。
【００４２】
ＭＯＳトランジスタ素子の形成の前に、半導体層に素子分離領域を設けてもよい。素子分離領域は、ＳＴＩ法、選択酸化(ＬＯＣＯＳ)法、トレンチ酸化法、イオン注入法などの公知の技法により形成され得る。
また、半導体層のＭＯＳトランジスタ素子を形成する領域には、予め、Ｐ型又はＮ型の不純物をドープしてもよい。
【００４３】
このようにしてＭＯＳトランジスタ素子が形成された半導体層上に絶縁膜(層間絶縁膜)を堆積する。
絶縁膜は、例えば、半導体層上全面に、ＣＶＤ(化学蒸着；Chemical Vapor Deposition)法(例えば、プラズマＣＶＤ法)、ゾル−ゲル法、スパッタ法、真空蒸着法、ＥＢ蒸着法、スピンコート法、スプレーコート法、ドクターブレード法などの公知の方法により形成することができる。絶縁層は単層膜として形成されてもよいし、２種又はそれ以上の積層膜として構成されてもよい。
(その上にヒューズ素子が形成される)絶縁膜とＭＯＳトランジスタ素子との間には別の層(例えば、ゲート電極用配線層など)が形成されていてもよい。
【００４４】
次に、絶縁膜に選択用ＭＯＳトランジスタ素子のドレイン領域又はソース領域に至るコンタクトホールを形成する。このとき、選択用ＭＯＳトランジスタ素子のヒューズ素子に直接電気的に接続しないソース領域又はドレイン領域及び/又はゲート(ゲート引き出し線)へのコンタクトホールも同時に形成することができる。
【００４５】
コンタクトホールは、通常、絶縁膜上に形成したレジストパターンをエッチングマスクとして用い、ドレイン領域又はソース領域が露出するまで、エッチングすることにより形成する。
レジストパターンは、通常、半導体装置の製造に使用され得るレジストにより、例えばフォトリソグラフィー技術により作製される。
コンタクトホールの形状(半導体層への正射影)は、任意の形状(正方形、長方形、円形など)であり得るが、ホール内部への充填性を考慮すれば、円形が好ましい。
【００４６】
コンタクトホールを形成するためのエッチングとしては、種々のエッチング法を挙げることができるが、ドライエッチングであることが好ましい。
ドライエッチングとしては、反応性イオンエッチング(ＲＩＥ)、プラズマエッチング、気相エッチング、スパッタエッチング、イオンビームエッチング、光エッチングが挙げられる。なかでも、コンタクトホールの側壁が半導体基板の主表面に対してできる限り垂直に形成されるために、異方性を有するプラズマエッチング、ＲＩＥが好ましい。
【００４７】
エッチングガスとしては、エッチングされる材料(適切な場合には、及びストッパとして使用する膜材)により適宜選択され、例えば、酸化シリコンの場合にはＣＨＦ3、ＣＦ4、Ｃ2Ｆ6、Ｃ4Ｆ8、Ｃ5Ｆ8など、窒化シリコンの場合にはＣＨＦ3、ＣＦ4などが挙げられる。また、エッチングガスにはＣＯ、Ｏ2、Ａｒなどの他のガスを添加してもよい。
【００４８】
続いて、絶縁膜上に導電性膜(導電性材料からなる膜)をコンタクトホール内に充填しつつ堆積する。前工程で選択用ＭＯＳトランジスタ素子のヒューズ素子に直接電気的に接続しないソース領域又はドレイン領域及び/又はゲート(ゲート引き出し線)へのコンタクトホールを形成している場合には、これらコンタクトホール内へも導電性膜を同時に充填してもよい。
導電性膜は、ＣＶＤ法、スパッタ法、真空蒸着法、ＥＢ蒸着法などの当該分野において公知の種々の方法により堆積することができる。導電性膜の充填前に、バリアメタル(例えば、ＴｉＮ、ＴａＮなど)を充填してもよい。
【００４９】
次いで、導電性膜をパターニングして、ＭＯＳトランジスタ素子の形成領域の直上に位置するヒューズ素子及び該ヒューズ素子の一端とＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の配線を形成する。
導電性膜のパターニングは、例えば、該導電性膜上に形成した所望の形状のレジストパターンをエッチングマスクとして用いて、ドライエッチングによるエッチバックで行うことができる。ここで、レジストパターンの形状は、ヒューズ素子となる部分がＭＯＳトランジスタ素子の形成領域の直上に位置し、かつ該ヒューズ素子の一端からコンタクトプラグ(コンタクトホール内に充填された導電性膜)までの配線が形成されるような形状である。エッチバックでは、絶縁膜をストッパとして利用することができる。
【００５０】
このとき、同時に、ヒューズ素子と直接電気的に接続していない選択用ＭＯＳトランジスタ素子のソース領域若しくはドレイン領域に接続するソース電極端子若しくはドレイン電極端子及び/又はゲートに接続するゲート電極端子を形成してもよい。
【００５１】
上記の方法によれば、製造される半導体装置において、ヒューズ素子の一端とＭＯＳトランジスタ素子のドレイン領域又はソース領域との間を電気的に接続している配線は、絶縁膜上の配線部分と該絶縁膜を貫通する配線部分とからなり、絶縁膜上の配線部分及び絶縁膜を貫通する配線部分(コンタクトホール内に導電性材料を充填して形成されるコンタクトプラグ)がヒューズ素子と同じ導電性材料で形成される。
【００５２】
別の１つの実施形態によれば、本発明の方法は、
ＭＯＳトランジスタ素子が形成された半導体層上に絶縁膜を堆積する工程と、
前記絶縁膜に前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域に至るコンタクトホールを形成する工程と、
前記絶縁膜上に第１の導電性膜を前記コンタクトホール内に充填しつつ堆積する工程と、
前記第１の導電性膜を研磨して前記コンタクトホール外で前記絶縁膜を露出させる工程と、
前記絶縁膜上に第２の導電性膜を堆積する工程と、
前記第２の導電性膜をパターニングして、前記ＭＯＳトランジスタ素子の形成領域の直上に位置するヒューズ素子及び該ヒューズ素子の一端と前記第１の導電性膜との間の配線を形成する工程と
を含んでなる。
【００５３】
ＭＯＳトランジスタ素子が形成された半導体層上に堆積した絶縁膜にＭＯＳトランジスタ素子のドレイン領域又はソース領域に至るコンタクトホールを形成するまでは、上記と同様である。
次に、絶縁膜上に第１の導電性膜を、コンタクトホール内に充填しつつ堆積する。第１の導電性膜の堆積は上記と同様に行うことができる。第１の導電性膜はそれ自体が単層であっても積層膜であってもよく、バリアメタル層を有してもよい。
【００５４】
続いて、第１の導電性膜を研磨してコンタクトホール外で絶縁膜を露出させる。このことにより、第１の導電性膜はコンタクトホール内のみに埋め込まれ(残存し)、半導体層上のドレイン領域又はソース領域と後述する第２の導電性膜からなる絶縁膜上の配線層との間を電気的に接続するコンタクトプラグとして形成される。研磨は、例えばＣＭＰ法のような公知の研磨法により行うことができる。
【００５５】
次いで、絶縁膜上に第２の導電性膜を堆積する。このとき、第２の導電性膜は、コンタクトホール内のみに埋め込まれた第１の導電性膜(コンタクトプラグ)と電気的に接続するように堆積する。第２の導電性膜の堆積は上記と同様に行うことができる。第２の導電性膜はそれ自体が単層であっても積層膜であってもよく、バリアメタル層を有してもよい。
【００５６】
更に、第２の導電性膜をパターニングして、ＭＯＳトランジスタ素子の形成領域の直上に位置するヒューズ素子と該ヒューズ素子の一端と第１の導電性膜(コンタクトプラグ)との間の配線を形成する。
【００５７】
上記の方法によれば、製造される半導体装置において、ヒューズ素子の一端とＭＯＳトランジスタ素子のドレイン領域又はソース領域との間を電気的に接続している配線は、絶縁膜上の配線部分と該絶縁膜を貫通する配線部分とからなり、絶縁膜上の配線部分はヒューズ素子と同じ導電性材料で形成され、絶縁膜を貫通する配線部分(コンタクトホール内に導電性材料を充填して形成されるコンタクトプラグ)はヒューズ素子とは異なる材料で形成される。
【００５８】
別の１つの実施形態によれば、本発明の方法は、
ＭＯＳトランジスタ素子が形成された半導体層上に絶縁膜を堆積する工程と、
前記絶縁膜に溝を形成する工程と、
前記溝内に前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域に至るコンタクトホールを形成する工程と、
前記絶縁膜上に導電性膜を前記コンタクトホール内及び溝内に充填しつつ堆積する工程と、
前記導電性膜を、該導電性膜が前記コンタクトホール内を含む前記溝内のみに埋め込まれるように研磨して、前記ＭＯＳトランジスタ素子の形成領域の直上に位置するヒューズ素子及び該ヒューズ素子の一端と前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の配線を形成する工程と
を含んでなる。
【００５９】
ＭＯＳトランジスタ素子が形成された半導体層上に絶縁膜を堆積するまでは、前述のとおりである。
次に、絶縁膜に溝を形成する。
【００６０】
溝は、例えば、該導電性膜上に形成した所望の形状のレジストパターンをエッチングマスクとして用いて、ドライエッチングにより絶縁膜をエッチバックすることによって行うことができる。ここで、レジストパターンは、目的とするヒューズ素子(選択用ＭＯＳトランジスタ素子の形成領域の直上に位置する)と、該ヒューズ素子の一端からＭＯＳトランジスタ素子のドレイン領域又はソース領域の真上の部分(ここに、後工程で、コンタクトプラグ用のコンタクトホールが形成される)までの配線に対応する形状である。
【００６１】
このとき、同時に、絶縁膜上に同様に配置しようとする他の配線等(例えば、ＭＯＳトランジスタ素子の(当該ヒューズ素子の一端に直接接続しない)ソース領域又はドレイン領域に接続するソース電極端子又はドレイン電極端子、及び/又はゲート電極端子)のための溝を形成してもよい。
【００６２】
次いで、溝内にＭＯＳトランジスタ素子の(当該ヒューズ素子の一端に電気的に接続する)ドレイン領域又はソース領域に至るコンタクトホールを形成する。コンタクトホールは、上記と同様に形成することができる。このとき、同時に、該ヒューズ素子の一端に直接接続しないソース領域又はドレイン領域に至るコンタクトホール及び/又はゲート電極に至るコンタクトホールを形成してもよい。
【００６３】
続いて、絶縁膜上に導電性膜をコンタクトホール内及び溝内に充填しつつ堆積する。堆積は、前述のような公知の種々の方法により行うことができる。
【００６４】
更に、導電性膜を、該導電性膜がコンタクトホール内を含む溝内のみに埋め込まれる(残存する)ように研磨して、ＭＯＳトランジスタ素子の形成領域の直上に位置するヒューズ素子及び該ヒューズ素子の一端とＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の配線を形成する。研磨は、例えばＣＭＰ法のような公知の方法により行うことができる。
【００６５】
この方法によれば、絶縁膜上の配線部分及びヒューズ素子は該絶縁膜に設けられた溝内に形成される。また、絶縁膜を貫通する配線部分(コンタクトプラグ)がヒューズ素子及び絶縁膜上の配線部分と同じ導電性材料で形成される。
【００６６】
更に別の実施形態によれば、本発明の方法は、
ＭＯＳトランジスタ素子が形成された半導体層上に絶縁膜を堆積する工程と、
前記絶縁膜に前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域に至るコンタクトホールを形成する工程と、
前記絶縁膜上に第１の導電性膜を前記コンタクトホール内に充填しつつ堆積する工程と、
前記第１の導電性膜を研磨して前記コンタクトホール外で前記絶縁膜を露出させる工程と、
前記絶縁膜に溝を、該溝内に前記第１の導電性膜が充填された前記コンタクトホールが位置するように形成する工程と、
前記絶縁膜上に第２の導電性膜を前記溝内に充填しつつ堆積する工程と、
前記第２の導電性膜を、該第２の導電性膜が前記溝内のみに埋め込まれるように研磨して、前記ＭＯＳトランジスタ素子の形成領域の直上に位置するヒューズ素子と該ヒューズ素子の一端と前記ＭＯＳトランジスタ素子のドレイン領域又はソース領域との間の配線を形成する工程と
を含んでなる。
【００６７】
ＭＯＳトランジスタ素子が形成された半導体層上に堆積した絶縁膜に該ＭＯＳトランジスタ素子のドレイン領域又はソース領域に至るコンタクトホールを形成するまでは、前述のとおりである。この時点で、ヒューズ素子の一端に直接接続しないソース領域又はドレイン領域に至るコンタクトホール及び/又はゲート電極に至るコンタクトホールも形成されていてもよい。後者のコンタクトホールは、前者のコンタクトホール(ヒューズ素子の一端に電気的に接続するドレイン領域又はソース領域へのコンタクトホール)と同時に形成されてもよいし、別途に形成されてもよい。
【００６８】
次に、絶縁膜上に第１の導電性膜をコンタクトホール内に充填しつつ堆積する。第１の導電性膜の堆積は上記と同様に行うことができる。第１の導電性膜はそれ自体が単層であっても積層膜であってもよく、バリアメタル層を有してもよい。
【００６９】
次いで、第１の導電性膜を研磨してコンタクトホール外で絶縁膜を露出させる。このことにより、第１の導電性膜はコンタクトホール内のみに埋め込まれ(残存し)、半導体層上のドレイン領域又はソース領域と後述する第２の導電性膜からなる絶縁膜上の配線との間を電気的に接続するコンタクトプラグとして形成される。研磨は、例えばＣＭＰ法のような公知の研磨法により行うことができる。
【００７０】
絶縁膜に溝を、該溝内に第１の導電性膜が充填されたコンタクトホール(第１の導電性膜からなるコンタクトプラグ)が位置し、該溝内のヒューズ素子となる部分がＭＯＳトランジスタ素子の形成領域の直上に位置するように形成する。このとき、第１の導電性膜からなるコンタクトプラグの上面は、形成された溝の底面と面一である必要はなく、後工程で、溝内に充填される第２の導電性膜と電気的に接続できる限り、底面から突出していてもよいし、陥没していてもよい。
【００７１】
絶縁膜上に第２の導電性膜を溝内に充填しつつ堆積する。このとき、第２の導電性膜は、コンタクトホール内のみに埋め込まれた第１の導電性膜(コンタクトプラグ)と電気的に接続するように堆積する。第２の導電性膜の堆積は上記と同様に行うことができる。第２の導電性膜はそれ自体が単層であっても積層膜であってもよく、バリアメタル層を有してもよい。
【００７２】
第２の導電性膜を、該第２の導電性膜が溝内のみに埋め込まれる(残存する)ように研磨して、ＭＯＳトランジスタ素子の形成領域の直上に位置するヒューズ素子及び該ヒューズ素子の一端とＭＯＳトランジスタ素子のドレイン領域又はソース領域との配線を形成する。研磨は、例えばＣＭＰ法のような公知の研磨法により行うことができる。
【００７３】
この方法によれば、ヒューズ素子の一端とＭＯＳトランジスタ素子のドレイン領域又はソース領域との間を電気的に接続している配線のうち絶縁膜上の配線部分はヒューズ素子と同じ導電性材料で形成され、絶縁膜を貫通する配線部分(コンタクトホール内に導電性材料を充填して形成されるコンタクトプラグ)はヒューズ素子とは異なる材料で形成される。
【００７４】
なお、上記で説明したいずれの実施形態においても、選択用ＭＯＳトランジスタ素子の、当該ヒューズ素子の一端に直接接続しないソース領域又はドレイン領域及び/又はゲートから絶縁膜上への配線(絶縁膜上の配線を含む)を絶縁膜上に形成する場合、該配線は、ヒューズ素子及び該ヒューズ素子と該トランジスタ素子の(該ヒューズ素子の一端と電気的に接続する)ドレイン領域又はソース領域との間の配線の形成と同時に形成してもよいし、別途に(例えば、その前に又はその後に)形成してもよい。
【００７５】
以下に、本発明の具体的実施形態について図面を参照しながら説明する。
図１は、本発明の半導体装置の１つの実施形態における溶断用ＭＯＳトランジスタ素子とヒューズ素子との位置関係を概略的に説明するレイアウト図である。(ａ)は上面図であり、(ｂ)は、(ａ)のＡ−Ａ'部での断面側面図である。
【００７６】
図１に示された実施形態において、溶断用ＭＯＳトランジスタ素子１上に形成された層間絶縁膜９上にはヒューズ素子５、該トランジスタ素子のドレイン領域７にコンタクトプラグ１０を介して接続するドレイン電極端子２、ソース領域８にコンタクトプラグ１１を介して接続するソース電極端子３及びゲートにコンタクトプラグ１２を介して接続するゲート電極端子４が配置されている。
【００７７】
ヒューズ素子５は、素子分離領域１５を含むＭＯＳトランジスタ素子の形成領域１３の直上に位置しており、該ヒューズ素子の一端は、ドレイン電極端子２及びコンタクトプラグ１０を介してその溶断用ＭＯＳトランジスタ素子のドレイン領域７に電気的に接続している。ヒューズ素子５はドレイン電極端子２(及びヒューズ素子の他端の端子)と一体的に１つのメタル配線層１４として形成されている。
【００７８】
＜第１の具体的実施形態＞
本具体的実施形態は、図３(ａ)にその概略断面図が示されるように、シリコン基板１６上に、ヒューズ素子５(破線で囲まれた部分)とＮＭＯＳトランジスタ素子１(一点鎖線で囲まれている)からなるヒューズ回路を備えている。ＭＯＳトランジスタ素子１は、素子分離領域１５に囲まれた半導体基板上に形成された活性領域内及び上に設けられている。ヒューズ素子５は、ＭＯＳトランジスタ素子１の形成領域の直上に層間絶縁膜９上に位置し、該絶縁膜上に非埋め込み型の膜１４として形成されている。また、ＭＯＳトランジスタ素子１のドレイン領域７は、ヒューズ素子５の一端に、ヒューズ素子を構成する材料とは異なる材料からなるコンタクトプラグ１０を介して電気的に接続されている(一部のドレイン領域のみ図示)。
【００７９】
この具体的実施形態の半導体装置は、以下のように製造される。
図２(ａ)に示すように、シリコン基板１６上に、公知の方法により例えば深さ２００ｎｍのＳＴＩ(シャロートレンチアイソレーション)１５を形成した後、ＮＭＯＳトランジスタ素子を形成する領域にボロンイオンを例えばエネルギー３００ＫｅＶ、ドーズ量５×１０12ｃｍ-3とエネルギー５０ＫｅＶ、ドーズ量１×１０13ｃｍ-3で注入し、Ｎ2雰囲気下９５０℃にて３０分間熱処理に付してＰ-ウェル１７を形成する。
【００８０】
次に、図２(ｂ)に示すように、シリコン基板表面を熱酸化して例えば７ｎｍ程度のゲート酸化膜１８を形成した後、ポリシリコンを２００ｎｍ堆積してゲート６を形成する。その後、リンイオンを例えばエネルギー３０ＫｅＶ、ドーズ量２×１０13ｃｍ-3でゲートをマスクとして注入してＬＤＤ領域１９を形成する。
【００８１】
続いて、シリコン基板上にシリコン酸化膜を例えば１００ｎｍ程度堆積し、酸化膜をエッチバックしてサイドウォール２０を形成した後、ヒ素イオンを例えばエネルギー１５ＫｅＶ、ドーズ量３×１０15ｃｍ-3で注入し、次いで９００℃３０分間アニールしてドレイン領域７及びソース領域８を形成する。
【００８２】
次に、図２(ｃ)に示すように、シリコン基板上にコバルトを例えば１０ｎｍ程度堆積し、ＲＴＡ処理を行って基板中及びゲート中のシリコンと反応させて、ドレイン領域７及びソース領域８上及びゲート６上にサリサイド層２１を形成する。次いで、ＢＰＳＧ膜を約１０００ｎｍ堆積し、ＣＭＰ法により平坦化して層間絶縁膜９を形成する。
【００８３】
次に、図３(ａ)に示すように、層間膜９にドレイン領域７に至るコンタクトホールを開口し、バリアメタル(例えばＴｉ/ＴｉＮ＝５０/１０ｎｍ)とタングステン(例えば３００ｎｍ)を順次堆積してコンタクトホール内部に充填した後、ＣＭＰ法によりタングステンを研磨し、タングステンがコンタクトホール部のみに残留するように、コンタクトプラグ１０を形成する。
【００８４】
次いで、積層膜ＴｉＮ/Ｔｉ/ＡｌＣｕ/ＴｉＮ/Ｔｉ(８/５/３２０/２０/４０ｎｍ)を層間膜９上にコンタクトプラグ１０内のタングステンと接するように積層し、更にその上にフォトレジストを堆積した後、フォトレジストをヒューズ素子及び配線のパターンにパターニングする。この際、ヒューズ素子５がＭＯＳトランジスタ素子１の形成領域の直上に位置し、ヒューズ素子の一端がコンタクトプラグ１０に電気的に接続するようにパターニングする。続いて、パターニングされたレジストをマスクにしてドライエッチングを施して、ヒューズ素子５(図中の破線部)及び他の配線(ドレイン電極端子を含む)をメタル配線層１４として形成する。
【００８５】
＜第２の具体的実施形態＞
図３(ｂ)に示されるように、本具体的実施形態においても、ヒューズ素子５は、該絶縁膜９上に非埋め込み型の膜として形成されているが、ＭＯＳトランジスタ素子１のドレイン領域７は、ヒューズ素子５の一端に、ヒューズ素子を構成する材料と同じ材料からなるコンタクトプラグ１０'を介して接続されている。
【００８６】
この具体的実施形態の半導体装置は、以下のように製造される。
先ず、第１の具体的実施形態と同様にして、層間膜９まで形成する。
次に、図３(ｂ)に示すように、層間膜９にドレイン領域に至るコンタクトホールを開口し、バリアメタル(例えばＴｉ/ＴｉＮ＝５０/１０ｎｍ)とタングステン(例えば３００ｎｍ)をコンタクトホール内部に充填しつつ層間膜９上に順次堆積する。
【００８７】
続いて、タングステン膜上にフォトレジストを堆積し、フォトレジストをヒューズ素子及び配線のパターンにパターニングする。この際、ヒューズ素子がＭＯＳトランジスタ素子１の形成領域の直上に位置し、ヒューズ素子の一端がコンタクトホール内のタングステン(コンタクトプラグ１０')と電気的に接続するようにパターニングする。次いで、パターニングされたレジストをマスクにしてドライエッチングを施して、ヒューズ素子５(図中の破線部)及び他の配線(ドレイン電極端子を含む)をメタル配線層１４'として形成する。
【００８８】
＜第３の具体的実施形態＞
図３(ｃ)に示されるように、本具体的実施形態においては、ヒューズ素子５は、絶縁膜９に設けられた溝内に埋め込み型膜１４”として形成されている。ＭＯＳトランジスタ素子１のドレイン領域７は、ヒューズ素子５の一端に、ヒューズ素子を構成する材料と異なる材料からなるコンタクトプラグ１０を介して接続されている。
【００８９】
この具体的実施形態の半導体装置は、以下のように製造される。
先ず、第１の具体的実施形態と同様にして、層間膜９まで形成する。
次に、図３(ｃ)に示すように、層間膜９にドレイン領域に至るコンタクトホールを開口し、バリアメタル(例えばＴｉ/ＴｉＮ＝５０/１０ｎｍ)とタングステン(例えば３００ｎｍ)を順次堆積してコンタクトホール内部に充填した後、ＣＭＰ法によりタングステンを研磨し、タングステンがコンタクトホール部のみに残留するように、コンタクトプラグ１０を形成する。
【００９０】
次いで、層間膜９上にフォトレジストを堆積し、これをヒューズ素子及び配線の反転パターンにパターニングする。この際、ヒューズ素子がＭＯＳトランジスタ素子１の形成領域の直上に位置し、ヒューズ素子の一端がコンタクトプラグ１０に電気的に接続するようにパターニングする。続いて、パターニングされたフォトレジストをマスクにしてドライエッチングにより層間膜９に深さ約２００ｎｍの溝を(ヒューズ素子及び配線の正パターンで)形成した後、銅を厚さ３００ｎｍ程度積層し、ＣＭＰ法により銅を研磨して溝内にのみ残留させて、ヒューズ素子５(図中の破線部)及び他の配線(ドレイン電極端子を含む)を埋め込み型のメタル配線層１４”として形成する。
【００９１】
＜第４の具体的実施形態＞
図３(ｄ)に示されるように、本具体的実施形態においても、ヒューズ素子５は、絶縁膜９に設けられた溝内に埋め込み型膜１４'”として形成されているが、ＭＯＳトランジスタ素子１のドレイン領域７は、ヒューズ素子５の一端に、ヒューズ素子を構成する材料と同じ材料からなるコンタクトプラグ１０'を介して接続されている。
【００９２】
先ず、第１の具体的実施形態と同様にして、層間膜９まで形成する。
次に、図３(ｄ)に示すように、層間膜９上にフォトレジストを堆積し、これをヒューズ素子及び配線の反転パターンにパターニングする。この際、ヒューズ素子がＭＯＳトランジスタ素子１の形成領域の直上に位置し、ヒューズ素子の一端に続く配線がＭＯＳトランジスタ素子のドレイン領域の真上まで延びるようにパターニングする。
【００９３】
続いて、パターニングされたフォトレジストをマスクにしてドライエッチングにより層間膜９に深さ約２００ｎｍの溝を(ヒューズ素子及び配線の正パターンで)形成する。更に、溝内にドレイン領域に至るコンタクトホールを開口した後、バリアメタル(例えばＴｉ/ＴｉＮ＝５０/１０ｎｍ)と銅(例えば３００ｎｍ)をコンタクトホール内部に充填しつつ層間膜９上に順次堆積する。その後、ＣＭＰ法により銅を研磨して溝内にのみ残留させて、ヒューズ素子５(図中の破線部)とコンタクトプラグ１０'及び他の配線(ドレイン電極端子を含む)とを埋め込み型のメタル配線層１４'”として形成する。
【００９４】
上記で説明した実施形態における具体的な構成(形状、大きさ、組成、材質を含む)及び製造条件等は、本発明を理解して実施できる程度に概略的に示したものに過ぎない。上記の実施形態には当業者に自明の様々な変更を加えることが可能であり、そのような形態も、本明細書に開示された技術的思想の範囲を逸脱しない限り、当然に本発明に包含される。
【符号の説明】
【００９５】
１：溶断用ＭＯＳトランジスタ素子；  ２：ドレイン電極端子；  ３：ソース電極端子；４：ゲート電極端子；  ５：ヒューズ素子；  ６：ゲート；  ７：ドレイン領域；  ８：ソース領域；  ９：層間絶縁膜；  １０，１０’：ドレイン領域−ドレイン電極端子間コンタクトプラグ；  １１：ソース領域−ソース電極端子間コンタクトプラグ；  １２：ゲート−ゲート電極端子間コンタクトプラグ；  １３：ＭＯＳトランジスタ素子の形成領域；  １４，１４'，１４”，１４'”：メタル配線層；  １５：素子分離(ＳＴＩ)領域；  １６：シリコン基板；  １７：Ｐウェル；  １８：ゲート酸化膜；  １９：ＬＤＤ領域；  ２０：サイドウォール；  ２１：サリサイド層；２２：電圧供給用端子
【図１】
2010245102.tif 000003
【図２】
2010245102.tif 000004
【図３】
2010245102.tif 000005
【図４】
2010245102.tif 000006
【図５】
2010245102.tif 000007
【図６】
2010245102.tif 000008