(57)【要約】【課題】本発明は、半導体メモリ装置のパワーダウン装置のパワーダウンモード又はセルフリフレッシュモードにおいて、漏れ電流を減少させるための半導体メモリ装置を提供する。【解決手段】本発明は、バルク端子に第１の電圧が印加されるＭＯＳトランジスタ；及び、前記ＭＯＳトランジスタのソース端子に接続され、パワーダウンモードイネーブル信号及びセルフリフレッシュモードイネーブル信号を受信して、パワーダウンモード又はセルフリフレッシュモードでは、前記ソース端子に第２の電圧を印加し、その他のモードでは、前記ソース端子に第１の電圧を印加する電流制御部を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
バルク端子に第１の電圧が印加されるＭＯＳトランジスタ；及び、
前記ＭＯＳトランジスタのソース端子に接続され、パワーダウンモードイネーブル信号及びセルフリフレッシュモードイネーブル信号を受信して、パワーダウンモード又はセルフリフレッシュモードでは、前記ソース端子に第２の電圧を印加し、その他のモードでは、前記ソース端子に第１の電圧を印加する電流制御部を含むことを特徴とする半導体メモリ装置。
【請求項２】
前記電流制御部は、
前記ＭＯＳトランジスタのソース端子と第１の電圧供給端子との間に接続され、前記パワーダウンモードイネーブル信号及び前記セルフリフレッシュモードイネーブル信号を受信して、前記パワーダウンモード及び前記セルフリフレッシュモードの以外のモード時、前記ソース端子に前記第１の電圧を印加する第１の電流制御ユニット；及び、
前記ＭＯＳトランジスタのソース端子と第２の電圧供給端子との間に接続され、前記パワーダウンモードイネーブル信号及び前記セルフリフレッシュモードイネーブル信号を受信して、前記パワーダウンモード又はセルフリフレッシュモード時、前記ソース端子に前記第２の電圧を印加する第２の電流制御ユニットを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第１の電流制御ユニットは、
前記パワーダウンモードイネーブル信号及び前記セルフリフレッシュモードイネーブル信号を受信して、半導体メモリ装置の動作モードを判断する第１のモード判別器；及び、
前記ＭＯＳトランジスタのソース端子と前記第１の電圧供給端子との間に接続され、前記第１のモード判別器の出力信号により駆動される第１のスイッチを含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第１のモード判別器は、前記パワーダウンモードイネーブル信号及び前記セルフリフレッシュモードイネーブル信号がディセーブルされるとき、ハイレバルの信号を出力することを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記第１のスイッチは、バルク端子に第１の電圧が印加されるＮＭＯＳトランジスタであることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記第２の電流制御ユニットは、
前記パワーダウンモードイネーブル信号及び前記セルフリフレッシュモードイネーブル信号を受信して、半導体メモリ装置の動作モードを判断する第２のモード判別器；及び、
前記ＭＯＳトランジスタのソース端子と前記第２の電圧供給端子との間に接続され、前記第２のモード判別器の出力信号により駆動される第２のスイッチを含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項７】
前記第２のモード判別器は、前記パワーダウンモードイネーブル信号及び前記セルフリフレッシュモードイネーブル信号の少なくとも一つがイネーブルされるとき、ハイレバルの信号を出力することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記第２のスイッチは、バルク端子に前記第２の電圧が印加されるＮＭＯＳトランジスタであることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記第１の電圧レベルは、前記第２の電圧レベルより低いことを特徴とする請求項１又は請求項２に記載の半導体メモリ装置。
【請求項１０】
前記第１の電圧は、基板バイアス電圧であることを特徴とする請求項１又は請求項２に記載の半導体メモリ装置。
【請求項１１】
前記第２の電圧は、接地電圧であることを特徴とする請求項１又は請求項２に記載の半導体メモリ装置。
【請求項１２】
前記ＭＯＳトランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１又は請求項２に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置のパワーダウン装置のパワーダウンモード（ｐｏｗｅｒ  ｄｏｗｎ  ｍｏｄｅ）又はセルフリフレッシュモード（ｓｅｌｆ  ｒｅｆｒｅｓｈ  ｍｏｄｅ）において、漏れ電流を減少させるための半導体メモリ装置に関する。
【背景技術】
【０００２】
最近、半導体メモリ素子の高集積化且つ小型化に伴い、トランジスタのゲート線幅が減少し、しきい電圧が低くなっている。これにより、トランジスタのオフ漏れ電流により電流の消耗が増加している。
【０００３】
半導体メモリ装置は、大きくデータを格納するためのメモリバンクが位置するコア領域と、コア領域をアクセスするための回路が位置する周辺領域とからなるが、半導体メモリ装置のパワーダウンモードやセルフリフレッシュモードにおいて、ターンオフされるトランジスタ（周辺領域のトランジスタ）で発生する漏れ電流は、全体の消耗電流を減少させるのに大きい影響を与えている。
【０００４】
したがって、現在は、周辺領域のトランジスタに対し、ノーマルモードでは電源電圧（ＶＤＤ）を印加し、パワーダウンモードでは周辺領域電圧（ＶＰＥＲＩ）を印加し、セルフリフレッシュモードではコア電圧（ＶＣＯＲＥ）を印加して、電流の消耗を低減させる（例えば特許文献１）。
【０００５】
ここで、電源電圧（ＶＤＤ）は外部から提供される電圧であり、周辺領域電圧（ＶＰＥＲＩ）は周辺領域用駆動電圧であって、電源電圧（ＶＤＤ）より低い電圧である。また、コア電圧（ＶＣＯＲＥ）は、コア領域で用いられ、周辺領域電圧（ＶＰＥＲＩ）より低い電圧である。
【０００６】
図１Ａ及び図１Ｂは、一般のメモリ装置で周辺領域ＭＯＳトランジスタのノード別電位供給状態を説明するための図である。
図１Ａは、ＰＭＯＳトランジスタ（Ｐ１１）を示すもので、ソース及びバルク端子  に周辺領域電圧（ＶＰＥＲＩ）が印加される。また、図１Ｂは、特定ノード（Ｂ）に接続されたＮＭＯＳトランジスタ（Ｎ１１）を示すもので、ソース及びバルク端子  に接地電圧（ＶＳＳ）が印加される。
【０００７】
このように、現在は、ＭＯＳトランジスタのソース及びバルク端子  に同一の電圧を印加している。ところが、半導体メモリ装置の動作電圧の減少且つ速度の向上により、トランジスタのしきい電圧のマージンが減少せざるを得ない。
【０００８】
したがって、半導体メモリ装置のパワーダウンモード又はセルフリフレッシュモードにおいて、電源電圧（ＶＤＤ）より低い周辺領域電圧（ＶＰＥＲＩ）又はコア電圧（ＶＣＯＲＥ）を用いても、オフ状態を有するトランジスタで漏れ電流が相変らず発生することになる。これにより、メモリ装置の電流消耗の低減には限界がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平７−１０５６８２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、前記問題点を解決するためのもので、その目的は、パワーダウンモード又はセルフリフレッシュモードにおいて、ＮＭＯＳトランジスタのバルク端子  にソース端子より低いレベルの電位を印加することで、オフ漏れ電流を減少できる半導体メモリ装置を提供することにある。
【００１１】
本発明の他の目的は、ノーマルモードにおいて、ＮＭＯＳトランジスタのバルク及びソース端子  に同一のレベルの電位を印加することで、オン電流を増加できる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一実施例による半導体メモリ装置は、バルク端子に第１の電圧が印加されるＭＯＳトランジスタ；及び、前記ＭＯＳトランジスタのソース端子に接続され、パワーダウンモードイネーブル信号及びセルフリフレッシュモードイネーブル信号を受信して、パワーダウンモード又はセルフリフレッシュモードでは、前記ソース端子に第２の電圧を印加し、その他のモードでは、前記ソース端子に第１の電圧を印加する電流制御部を含む。
【発明の効果】
【００１３】
本発明によれば、パワーダウンモード又はセルフリフレッシュモードにおいて、ＭＯＳトランジスタのオフ漏れ電流を減少させることで、半導体メモリ装置のスタンバイ電流の特性を改善できる。
【００１４】
また、ノーマルモード時、ＮＭＯＳトランジスタの駆動能力を改善させることで、半導体メモリ装置の動作速度を向上できる。
【図面の簡単な説明】
【００１５】
【図１Ａ】一般のメモリ装置においてＭＯＳトランジスタのノード別電位供給状態を示す説明図である。
【図１Ｂ】一般のメモリ装置においてＭＯＳトランジスタのノード別電位供給状態を示す説明図である。
【図２】本発明の一実施例による半導体メモリ装置の構成図である。
【図３】図２に示す電流制御部の詳細構成図である。
【図４】図３に示す第１の電流制御ユニットの詳細回路図である。
【図５】図３に示す第２の電流制御ユニットの詳細回路図である。
【発明を実施するための形態】
【００１６】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図２は、本発明の一実施例による半導体メモリ装置の構成図である。
【００１７】
同図に示すように、本発明による半導体メモリ装置は、バルク端子に第１の電圧、例えば基板バイアス電圧（ＶＢＢ）が印加されるＭＯＳトランジスタ（Ｎ２１）及び電流制御部１０を含む。
【００１８】
基板バイアス電圧（ＶＢＢ）は、半導体メモリ素子のウェルや基板に印加され、ウェル又は基板と回路部との接合面を逆バイアス状態で維持させて、半導体メモリ装置の誤動作を防止するために用いられる電圧である。本発明では、ＭＯＳトランジスタ（Ｎ２１）のバルク端子に基板バイアス電圧（ＶＢＢ）が印加される例を説明したが、これに限定されず、バルク端子に印加される電圧は、接地電圧（ＶＳＳ）より低い電圧であればよい。
【００１９】
電流制御部１０は、ＭＯＳトランジスタ（Ｎ２１）のソース端子に接続され、パワーダウンモードイネーブル信号（ＰＤ）及びセルフリフレッシュモードイネーブル信号（ＳＥＬＦ）を受信して、ノーマルモードでは、ＭＯＳトランジスタ（Ｎ２１）のソース端子に第１の電圧を印加し、パワーダウンモード又はセルフリフレッシュモードでは、ＭＯＳトランジスタ（Ｎ２１）のソース端子に第２の電圧、例えば接地電圧（ＶＳＳ）を印加する。
ここで、ＭＯＳトランジスタ（Ｎ２１）は、ＮＭＯＳトランジスタになり得る。
【００２０】
図３は、図２に示す電流制御部の詳細構成図である。
図３を参照すれば、電流制御部１０は、ＭＯＳトランジスタ（Ｎ２１）のソース端子と基板バイアス端子（ＶＢＢ）との間に接続される第１の電流制御ユニット１２、及び、ＭＯＳトランジスタ（Ｎ２１）のソース端子と接地端子（ＶＳＳ）との間に接続される第２の電流制御ユニット１４を含む。
【００２１】
より詳しくは、第１の電流制御ユニット１２は、ノーマルモード時、ＭＯＳトランジスタ（Ｎ２１）のソース端子に基板バイアス電圧（ＶＢＢ）を印加する。
【００２２】
このために、第１の電流制御ユニット１２は、パワーダウンモードイネーブル信号（ＰＤ）及びセルフリフレッシュモードイネーブル信号（ＳＥＬＦ）を受信して、半導体メモリ装置の動作モードを判断するための第１のモード判別器１２１、及び、ＭＯＳトランジスタ（Ｎ２１）のソース端子と基板バイアス端子（ＶＢＢ）との間に接続され、第１のモード判別器１２１の出力信号により駆動される第１のスイッチ１２３を含む。
【００２３】
ここで、第１のスイッチ１２３は、パワーダウンモードイネーブル信号（ＰＤ）及びセルフリフレッシュモードイネーブル信号（ＳＥＬＦ）がディセーブルされる動作モード（例えば、ノーマルモード）時にターンオンされ、ＭＯＳトランジスタ（Ｎ２１）のソース端子に基板バイアス電圧（ＶＢＢ）を供給する。
【００２４】
一方、第２の電流制御ユニット１４は、パワーダウンモード又はセルフリフレッシュモード時、ＭＯＳトランジスタ（Ｎ２１）のソース端子に接地電圧（ＶＳＳ）を印加する。
【００２５】
このために、第２の電流制御ユニット１４は、パワーダウンモードイネーブル信号（ＰＤ）及びセルフリフレッシュモードイネーブル信号（ＳＥＬＦ）を受信して、半導体メモリ装置の動作モードを判断するための第２のモード判別器１４１、及び、ＭＯＳトランジスタ（Ｎ２１）のソース端子と接地端子（ＶＳＳ）との間に接続され、第２のモード判別器１４１の出力信号により駆動される第２のスイッチ１４３を含む。
【００２６】
ここで、第２のスイッチ１４３は、パワーダウンモードイネーブル信号（ＰＤ）及びセルフリフレッシュモードイネーブル信号（ＳＥＬＦ）の少なくとも一つがイネーブルされる時、すなわちパワーダウンモード又はセルフリフレッシュモード時にターンオンされ、ＭＯＳトランジスタ（Ｎ２１）のソース端子に接地電圧（ＶＳＳ）を供給する。
【００２７】
図４は、図３に示す第１の電流制御ユニットの詳細回路図である。
本発明の好適な実施例において、第１のモード判別器１２１は、入力信号（ＰＤ、ＳＥＬＦ）が全部ディセーブルされるとき、ハイレバルの信号を出力する論理素子を含む。また、第１のスイッチ１２３は、ＭＯＳトランジスタ（Ｎ２１）のソース端子と基板バイアス端子（ＶＢＢ）との間に接続され、第１のモード判別器１２１の出力信号により駆動される第１のＭＯＳトランジスタ（Ｎ２２）を含む。ここで、第１のＭＯＳトランジスタ（Ｎ２２）はＮＭＯＳトランジスタになることができ、そのバルク端子には基板バイアス電圧（ＶＢＢ）を印加できる。
【００２８】
図５は、図３に示す第２の電流制御ユニットの詳細回路図である。
本発明の好適な実施例において、第２の電流制御ユニット１４の第２のモード判別器１４１は、入力信号（ＰＤ、ＳＥＬＦ）の何れもイネーブルされると、ハイレバルの信号を出力する論理素子を含む。そして、第２のスイッチ１４３は、ＮＭＯＳトランジスタ（Ｎ２１）のソース端子と接地端子（ＶＳＳ）との間に接続され、第２のモード判別器１４１の出力信号により駆動される第２のＭＯＳトランジスタ（Ｎ２３）を含む。合わせて、第２のＭＯＳトランジスタ（Ｎ２３）は、ＮＭＯＳトランジスタからなり、そのバルク端子には接地電圧（ＶＳＳ）を印加することが好ましい。
【００２９】
本実施例では、パワーダウンモード及びセルフリフレッシュモードの以外の動作モード、例えばノーマルモード時にターンオンされるＮＭＯＳトランジスタのソース端子に基板バイアス電圧（ＶＢＢ）が印加されるため、オン電流を増加させることができる。これにより、ＮＭＯＳトランジスタの駆動能力が向上することで、動作速度を改善できる。
【００３０】
また、パワーダウンモード又はセルフリフレッシュモードでは、ＮＭＯＳトランジスタのソース端子には接地電圧（ＶＳＳ）が印加され、バルク端子には基板バイアス電圧（ＶＢＢ）が印加されるため、オフ状態で接地端子への漏れ電流量を減少させることができる。
【００３１】
以上では、半導体メモリ装置の周辺領域ＮＭＯＳトランジスタに対し、パワーダウンモード又はセルフリフレッシュモード時、バルク及びソース端子に印加される電位を制御する方案について説明した。
【００３２】
これに加えて、周辺領域ＰＭＯＳトランジスタのバルク端子に印加される電位も制御できる。すなわち、周辺領域に形成されてソース端子に第１の電圧、例えば周辺領域電圧（ＶＰＥＲＩ）が印加されるＰＭＯＳトランジスタに対し、パワーダウンモード又はセルフリフレッシュモード時、ソース端子に第１の電圧である周辺領域電圧（ＶＰＥＲＩ）より高い第２の電圧、例えば電源電圧（ＶＤＤ）を供給できる。
【００３３】
このように、ソース及びバルク端子に異種バイアスを印加することで、パワーダウンモード又はセルフリフレッシュモード時の電流消耗を低減できる。
【００３４】
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【産業上の利用可能性】
【００３５】
本発明は、半導体メモリ装置のパワーダウンモード又はセルフリフレッシュモード時、周辺領域電圧が供給されるＭＯＳトランジスタのオフ漏れ電流を減少させると共に、オン電流を増加させることができる。したがって、半導体メモリ装置の小型化且つ高速化が可能であるため、携帯用電子機器に容易に適用できる。
【符号の説明】
【００３６】
１０…電流制御部
１２…第１の電流制御ユニット
１４…第２の電流制御ユニット
１２１…第１のモード判別器
１２３…第１のスイッチ
１４１…第２のモード判別器
１４３…第２のスイッチ
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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