(57)【要約】【課題】保護素子を有し、且つ、エピタキシャル層表面の利用効率を上げる。【解決手段】ＧaＮ‐ＨＦＥＴ２１のソース電極３０とドレイン電極２９との間にＰＮダイオード２２を接続する。こうして、ソース電極３０とドレイン電極２９との間に印加されたサージ電圧による過大電流を基板側に逃がすことにより、ＧaＮ‐ＨＦＥＴ２１が１kＶ程度のサージ電圧が印加されても破壊することはない。また、ＰＮダイオード２２の上にＧaＮ‐ＨＦＥＴ２１を積み上げた縦型構造を有しているので、ＰＮダイオード２２のアノード電極３４とカソード電極３３とを、バッファ層２６,ＧaＮ層２７およびＡlＧaＮ層２８でなるエピタキシャル層の表面に形成する必要がなく、エピタキシャル層の表面の利用効率を上げることができる。また、上記エピタキシャル層のエッチングによるエッチングダメージがなく、ＧaＮ‐ＨＦＥＴ２１に特性にばらつきが生じない。【選択図】図１
2010040814.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上に形成されたエピタキシャル層と、
エピタキシャル層内に形成された能動素子と、
上記半導体基板内における上記能動素子の下部に形成されたダイオードと、
上記ダイオードのカソードと上記能動素子の一方の駆動電極とを電気的に接続する第１電極と、
上記ダイオードのアノードと上記能動素子の他方の駆動電極とを電気的に接続する第２電極と
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記半導体基板は、Ｐ型半導体基板であることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
上記半導体基板内に形成されたダイオードの上記カソードは、上記半導体基板の上記エピタキシャル層側の面における一部の領域に形成されており、
上記半導体基板内に形成されたダイオードの上記アノードは、上記半導体基板の上記エピタキシャル層側とは反対側の面における全部の領域に形成されており、
上記第１電極および上記第２電極のうち、上記半導体基板内の上記全部の領域に形成された上記アノードに電気的に接続される電極は、上記半導体基板および上記エピタキシャル層を貫通して形成された貫通電極であり、
上記半導体基板内の上記一部の領域に形成された上記カソードは、上記貫通電極と３０μm以上の距離を隔てて配置されている
ことを特徴とする半導体装置。
【請求項４】
請求項１あるいは請求項２に記載の半導体装置において、
上記半導体基板内に形成されたダイオードの上記カソードおよび上記アノードは、上記半導体基板の両面における全部の領域に形成されており、
上記第１電極および上記第２電極のうち、上記半導体基板の上記エピタキシャル層側とは反対側の面に形成されている上記カソードあるいは上記アノードに電気的に接続される電極は、上記半導体基板および上記エピタキシャル層を貫通して形成された貫通電極であり、
上記半導体基板および上記エピタキシャル層を貫通して形成された上記貫通電極の周囲には、上記貫通電極と上記半導体基板および上記エピタキシャル層との間を絶縁する絶縁膜が形成されている
ことを特徴とする半導体装置。
【請求項５】
請求項１から請求項４までの何れか一つに記載の半導体装置において、
上記半導体基板はシリコン基板であり、
上記エピタキシャル層は窒化ガリウム層であり、
上記ダイオードの上記カソードは、上記シリコン基板における一方の面に不純物濃度が１×１０20(atoms/cm3)以上になるように、リンを拡散させて形成されている
ことを特徴とする半導体装置。
【請求項６】
請求項２に記載の半導体装置において、
上記半導体基板は上記Ｎ型半導体基板であり、
上記Ｎ型半導体基板は窒化物半導体基板であり、
上記窒化物半導体基板における上記エピタキシャル層とは反対側の面上に形成された裏面電極を備え、
上記窒化物半導体基板と上記裏面電極とで、上記ダイオードとしてのショットキーダイオードを構成した
ことを特徴とする半導体装置。
【請求項７】
請求項１から請求項６までの何れか一つに記載の半導体装置において、
上記エピタキシャル層は窒化物半導体層である
ことを特徴とする半導体装置。
【請求項８】
請求項１から請求項７までの何れか一つに記載の半導体装置において、
上記エピタキシャル層内に形成された上記能動素子は、横型電界効果トランジスタである
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、保護用のダイオードを有する半導体装置に関する。
【背景技術】
【０００２】
電力変換装置の電力変換回路に組み込まれるスイッチング素子としては、数Ｗ以上の電力を扱うことが必要であることから、大電力を扱うＦＥＴ(Field EffectTransistor：電界効果トランジスタ)としてパワーＭＯＳＦＥＴ(MetalOxide Semiconductor ＦＥＴ)が広く使用されている。また、バイポーラトランジスタとＭＯＳＦＥＴとを複合化したＩＧＢＴ(Insulated Gate BipolarTransistor：絶縁ゲート型のバイポーラトランジスタ)は、高電圧領域で上記ＭＯＳＦＥＴよりもオン抵抗が低いことから、特に高電圧高耐圧のスイッチング素子として使用されている。
【０００３】
ところで、上述のようなパワーＭＯＳＦＥＴ等においては、突入電流あるいはサージ電圧が印加されることによる素子破壊を防止するために、保護素子を組み込むことが必要である。例えば、最も一般的なＳi系ＭＯＳＦＥＴにおいては、通常、上記保護素子としてｐｎ接合を用いたダイオードが内蔵されている。
【０００４】
近年、省エネの必要性から上記ＭＯＳＦＥＴや上記ＩＧＢＴの更なる低抵抗化が求められており、Ｓi半導体の材料の限界から、ＧaＮ等のワイドバンドギャップを有する窒化物半導体を用いたスイッチング素子の開発が行われている。このような半導体装置として、特開２００７‐５９８８２号公報(特許文献１)に開示された半導体装置がある。
【０００５】
上記特許文献１に開示された半導体装置においては、図１６に示すように、サファイア基板１の上に、ＧaＮからなる第１の半導体層２とｉ‐Ａl0.26Ｇa0.74Ｎからなる第２の半導体層３とが順次積層された素子形成層４が形成されている。素子形成層４の第１領域４Ａの上には、互いに間隔をおいてオーミック電極であるソース電極５およびドレイン電極６が形成され、その間にはゲート電極７が形成されており、ＨＦＥＴ(ヘテロ電界効果トランジスタ)が形成されている。
【０００６】
上記素子形成層４の第１領域４Ａとは素子分離領域８によって分離された第２領域４Ｂの上には、ｐ型のＡl0.26Ｇa0.74Ｎからなる第３の半導体層９とオーミック電極１０とが間隔をおいて形成されている。このように、ヘテロ接合界面を有する素子形成層４の上にｐ型の第３の半導体層９を形成した場合には、ヘテロ接合界面に生じる２次元電子ガス(２ＤＥＧ)をｎ型領域とし、第３の半導体層９をｐ型領域として、ｐｎ接合が形成される。したがって、素子形成層４の上にオーミック電極１０を形成することによって、第３の半導体層９をアノードとし、オーミック電極１０をカソードとする第１のｐｎ接合ダイオードが形成される。
【０００７】
さらに、別の素子分離領域８によって第２領域４Ｂと分離された第３領域４Ｃには、上記第１のｐｎ接合ダイオードと同じ構成を有する第２のｐｎ接合ダイオードが形成されている。
【０００８】
上記第１のｐｎ接合ダイオードのアノードである第３の半導体層９と上記ＨＦＥＴのゲート電極７とは配線１１によって電気的に接続されている。また、上記第１のｐｎ接合ダイオードのカソードであるオーミック電極１０と上記第２のｐｎ接合ダイオードのアノードである第３の半導体層９とが配線１２によって電気的に接続され、上記第２のｐｎ接合ダイオードのカソードであるオーミック電極１０と上記ＨＦＥＴのソース電極５とが配線１３によって電気的に接続されている。
【０００９】
上記構成によれば、上記ＨＦＥＴのゲート電極７とソース電極５との間に上記第１のｐｎ接合ダイオードおよび上記第２のｐｎ接合ダイオードが直列に接続されて、ゲート電極７に加わった過大電流を逃がすための電流パスが形成されている。
【００１０】
上記特許文献１に開示された半導体装置のごとく、ＧaＮ‐ＨＦＥＴを用いた半導体装置においては、エピタキシャル層内に２次元電子ガスの形成が可能であり、高速スイッチングおよび低オン抵抗化が可能である。
【００１１】
ところが、図１６に示すように窒化物半導体のＨＥＦＴを用いた半導体装置では、上記第３の半導体層９であるＰ型層はエピタキシャル成長により形成する必要があり、エピタキシャル成長した上記Ｐ型層の不要な部分についてはエッチング等により除去する必要がある。その場合には、エッチングダメージが生じ、このエッチングダメージによって上記ＨＥＦＴに特性にばらつきが生ずるという問題がある。また、図１６に示す半導体装置は第２の半導体層３上に上記ＧaＮ‐ＨＥＦＴおよび上記第１,第２のｐｎ接合ダイオードが横並びに形成された横型構造を有しているため、上記第１,第２のｐｎ接合ダイオードのアノード９とカソード１０との両電極を素子形成層４の表面に形成する必要があり、チップ面積が増大するという問題がある。
【特許文献１】特開２００７‐５９８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、この発明の課題は、突入電流あるいはサージ電圧による電流を基板側に流す保護素子を有し、且つ、エピタキシャル層表面の利用効率を上げることができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、この発明の半導体装置は、
半導体基板の表面上に形成されたエピタキシャル層と、
エピタキシャル層内に形成された能動素子と、
上記半導体基板内における上記能動素子の下部に形成されたダイオードと、
上記ダイオードのカソードと上記能動素子の一方の駆動電極とを電気的に接続する第１電極と、
上記ダイオードのアノードと上記能動素子の他方の駆動電極とを電気的に接続する第２電極と
を備えたことを特徴としている。
【００１４】
上記構成によれば、エピタキシャル層内に形成された能動素子における一方の駆動電極と他方の駆動電極との間に、半導体基板内に形成されたダイオードを接続している。したがって、上記能動素子に印加されたサージ電圧による過大電流を上記半導体基板側に逃がすことができ、上記能動素子のサージ耐圧を向上させることができる。
【００１５】
さらに、本半導体装置は、上記半導体基板内に形成された上記ダイオードの上に、上記エピタキシャル層内に形成された能動素子を積み上げた縦型構造を有している。したがって、上記ダイオードのアノード電極とカソード電極とを、上記エピタキシャル層の表面に形成する必要がなく、上記エピタキシャル層の表面の利用効率を上げることができる。
【００１６】
さらに、上記能動素子の駆動電極を上記エピタキシャル層の表面に形成する場合には、例えば、金属を蒸着し、リフトオフ法によって形成できるので、上記エピタキシャル層に対してエッチングを行う必要がない。そのため、上記エピタキシャル層には、エッチングによるエッチングダメージが生じなく、上記能動素子の特性にばらつきが生ずることがない。
【００１７】
また、１実施の形態の半導体装置では、
上記半導体基板は、Ｐ型半導体基板あるいはＮ型半導体基板である。
【００１８】
この実施の形態によれば、上記半導体基板をＮ型半導体基板で構成している。したがって、上記Ｎ型半導体基板がＮ型シリコン基板である場合には、Ｐ型シリコン基板に比べて高抵抗化が可能であるため、上記ダイオードの高耐圧化が可能になる。
【００１９】
また、１実施の形態の半導体装置では、
上記半導体基板内に形成されたダイオードの上記カソードは、上記半導体基板の上記エピタキシャル層側の面における一部の領域に形成されており、
上記半導体基板内に形成されたダイオードの上記アノードは、上記半導体基板の上記エピタキシャル層側とは反対側の面における全部の領域に形成されており、
上記第１電極および上記第２電極のうち、上記半導体基板内の上記全部の領域に形成された上記アノードに電気的に接続される電極は、上記半導体基板および上記エピタキシャル層を貫通して形成された貫通電極であり、
上記半導体基板内の上記一部の領域に形成された上記カソードは、上記貫通電極と３０μm以上の距離を隔てて配置されている。
【００２０】
この実施の形態によれば、上記半導体基板の上記エピタキシャル層側とは反対側の面における全部の領域に形成された上記アノードに電気的に接続される電極を、上記半導体基板および上記エピタキシャル層を貫通して形成された貫通電極で構成している。したがって、上記半導体基板内の上記全部の領域に形成された上記アノードに電気的に接続される上記電極を、外付けの金属ワイヤーで構成する場合に比して、本半導体装置を実装する際のワイヤーボンディングが不要となり、本半導体装置の実装を簡単にすることができる。
【００２１】
さらに、上記半導体基板の上記エピタキシャル層側の面における一部の領域に形成される上記カソードは、上記貫通電極から３０μm以上の距離を隔てて配置されている。したがって、上記貫通電極と、上記半導体基板の上記一部の領域に形成される上記カソードまたは上記アノードとの間に、例えば略６００Ｖが印加されてもショートすることはない。したがって、上記貫通電極と上記半導体基板および上記エピタキシャル層との間を絶縁する必要が無く、製造工程を簡略化することができる。
【００２２】
また、１実施の形態の半導体装置では、
上記半導体基板内に形成されたダイオードの上記カソードおよび上記アノードは、上記半導体基板の両面における全部の領域に形成されており、
上記第１電極および上記第２電極のうち、上記半導体基板の上記エピタキシャル層側とは反対側の面に形成されている上記カソードあるいは上記アノードに電気的に接続される電極は、上記半導体基板および上記エピタキシャル層を貫通して形成された貫通電極であり、
上記半導体基板および上記エピタキシャル層を貫通して形成された上記貫通電極の周囲には、上記貫通電極と上記半導体基板および上記エピタキシャル層との間を絶縁する絶縁膜が形成されている。
【００２３】
この実施の形態によれば、上記貫通電極の周囲に絶縁膜を形成している。したがって、上記貫通電極と上記半導体基板および上記エピタキシャル層との間を絶縁することができる。そのため、上記ダイオードの上記カソードおよび上記アノードは、上記半導体基板の両面における全部の領域に形成することが可能になる。したがって、上記半導体基板の上記エピタキシャル層側の面に形成される上記カソードあるいは上記アノードの面積を大きくすることができ、上記ダイオードの電流容量を大きくすることができる。
【００２４】
また、１実施の形態の半導体装置では、
上記半導体基板はシリコン基板であり、
上記エピタキシャル層は窒化ガリウム層であり、
上記ダイオードの上記カソードは、上記シリコン基板における一方の面に不純物濃度が１×１０20(atoms/cm3)以上になるように、リンを拡散させて形成されている。
【００２５】
窒化ガリウムの格子定数は５.１８６Åである一方、シリコンの格子定数は５.４３Åであって窒化ガリウムよりも大きい。この実施の形態によれば、上記シリコン基板における一方の面に形成される上記ダイオードの上記カソードにおけるリンの不純物濃度は１×１０20(atoms/cm3)以上であり、窒化ガリウム層に隣接する上記シリコン基板には、シリコンに比べて原子半径が小さいリンが多量に拡散されている。したがって、窒化ガリウム層に隣接する上記シリコン基板の格子間隔が縮められて窒化ガリウム層との格子定数差が減少し、その結果エピタキシャル成長された上記窒化ガリウム層の結晶性が向上される。
【００２６】
また、１実施の形態の半導体装置では、
上記半導体基板は上記Ｎ型半導体基板であり、
上記Ｎ型半導体基板は窒化物半導体基板であり、
上記窒化物半導体基板における上記エピタキシャル層とは反対側の面上に形成された裏面電極を備え、
上記窒化物半導体基板と上記裏面電極とで、上記ダイオードとしてのショットキーダイオードを構成している。
【００２７】
この実施の形態によれば、上記能動素子における一方の駆動電極と他方の駆動電極との間に接続される上記ダイオードを、上記窒化物半導体基板と裏面電極とで成るショットキーダイオードで構成している。したがって、上記ダイオードを、上記半導体基板の一方の面にＮ型不純物を注入する一方、他方の面にＰ型不純物を注入して成るＰＮダイオードで構成する場合に比較して、上記ダイオードの製造工程を簡略化することができる。
【００２８】
また、１実施の形態の半導体装置では、
上記エピタキシャル層は窒化物半導体の層である。
【００２９】
この実施の形態によれば、上記エピタキシャル層内に形成される能動素子は、ワイドバンドギャップを有する窒化物半導体層に形成される。したがって、窒化物半導体層のヘテロ接合界面に生ずる２次元電子ガスを利用して、高速動作および低オン抵抗化が可能になる。
【００３０】
また、１実施の形態の半導体装置では、
上記エピタキシャル層内に形成された上記能動素子は、横型電界効果トランジスタである。
【００３１】
この実施の形態によれば、上記エピタキシャル層内に形成される能動素子は、横型電界効果トランジスタである。したがって、高サージ耐圧で、特性にばらつきのない横型電界効果トランジスタを得ることができる。さらに、上記エピタキシャル層が窒化物半導体の層である場合には、上記窒化物半導体層のヘテロ接合界面に生ずる２次元電子ガスをチャネルとして、高速スイッチングおよび低オン抵抗化が可能になる。
【発明の効果】
【００３２】
以上より明らかなように、この発明の半導体装置は、半導体基板の表面上にエピタキシャル層を形成し、このエピタキシャル層内に形成された能動素子における一方の駆動電極と他方の駆動電極との間に、上記半導体基板内に形成されたダイオードを接続したので、上記能動素子に印加されたサージ電圧による過大電流を上記半導体基板側に逃がすことができ、上記能動素子のサージ耐圧を向上させることができる。
【００３３】
さらに、本半導体装置は、半導体基板内に形成された上記ダイオードの上に、上記エピタキシャル層内に形成された能動素子を積み上げた縦型構造を有している。したがって、上記ダイオードのアノード電極とカソード電極とを、上記エピタキシャル層の表面に形成する必要がなく、上記エピタキシャル層の表面の利用効率を上げることができる。
【００３４】
さらに、上記能動素子の駆動電極を上記エピタキシャル層の表面に形成する場合には、例えば、金属を蒸着し、リフトオフ法によって形成することができる。したがって、上記エピタキシャル層に対してエッチングを行う必要がなく、上記エピタキシャル層にエッチングによるエッチングダメージが生じない。その結果、上記能動素子の特性にばらつきが生ずることを防止できる。
【発明を実施するための最良の形態】
【００３５】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３６】
・第１実施の形態
図１は、本実施の形態の半導体装置の構成を示す。尚、図１(a)は、本半導体装置の等価回路を示す。また、図１(b)は、本半導体装置の断面構造を示す。
【００３７】
図１(a)および図１(b)に示すように、本半導体装置は、例えば、電力変換装置の電力変換回路等に用いられ、スイッチング素子としてのＧaＮ‐ＨＦＥＴ２１と、このＧaＮ‐ＨＦＥＴ２１の保護素子としてのＰＮダイオード２２とで、構成されている。具体的には、ＧaＮ‐ＨＦＥＴ２１のソースとドレインとの間に、ＰＮダイオード２２が接続されている。
【００３８】
図２〜図８は、本半導体装置の各製造工程における図１(b)に相当する断面図である。以下、図２〜図８に従って、図１(b)に示す半導体装置の製造方法について説明する。
【００３９】
先ず、図２に示すように、Ｐ型シリコン基板(不純物濃度４×１０14atoms/cm3)２３の一方の面からＰ(リン)をイオン注入する一方、他方の面からＢ(ボロン)をイオン注入し、１１００℃の温度でアニールする。こうして、Ｐ型シリコン基板２３の上記一方の面にＮ型拡散層２４を形成し、上記他方の面にＰ型拡散層２５を形成する。
【００４０】
その際に、上記Ｐ(リン)によるイオン注入は、エネルギー１２０ｋeＶ、ドーズ量２×１０15atoms/cm2で行い、Ｂ(ボロン)によるイオン注入は、エネルギー６５ｋeＶ、ドーズ量３×１０14atoms/cm2で行う。
【００４１】
そうした後、図３に示すように、上記Ｎ型拡散層２４上に、ＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition：有機金属化学気相成長)によって、バッファ層２６,ＧaＮ層２７およびＡlＧaＮ層２８を順次エピタキシャル成長する。尚、バッファ層２６は、ＡlＮ層およびＧaＮ層の積層体であり、一部ＡlＧaＮ層を挿入する場合もある。
【００４２】
次に、図４に示すように、上記ＡlＧaＮ層２８上にＴi/Ａuを蒸着し、リフトオフ法によってドレイン電極２９およびソース電極３０を形成する。さらに、図５に示すように、ＡlＧaＮ層２８上におけるドレイン電極２９とソース電極３０との間にＰt/Ａuをスパッタリングし、リフトオフ法によってゲート電極３１を形成する。こうして、バッファ層２６,ＧaＮ層２７,ＡlＧaＮ層２８,ドレイン電極２９,ソース電極３０およびゲート電極３１を有するＧaＮ‐ＨＦＥＴ２１を形成するのである。
【００４３】
次に、図６に示すように、上記ＡlＧaＮ層２８,ＧaＮ層２７およびバッファ層２６を貫通してＰ型シリコン基板２３のＮ型拡散層２４に達すると共に、ドレイン電極２９に隣接している穴３２を、フォトリソグラフィー技術とドライエッチング技術とを用いて形成する。そして、図７に示すように、穴３２を埋めるようにＡuをスパッタリングした後、リフトオフ法によって、Ｎ型拡散層２４とドレイン電極２９とを電気的に接続する電極３３を形成する。また、図８に示すように、Ｐ型シリコン基板２３のＰ型拡散層２５の表面にＴi/Ｎi/Ａuをスパッタリングして、アノード電極３４を形成する。こうして、Ｐ型シリコン基板２３,Ｎ型拡散層２４,Ｐ型拡散層２５およびアノード電極３４を有するＰＮダイオード２２を形成するのである。
【００４４】
こうして形成された半導体装置を、図１(b)に示すように、リードフレーム３５上に実装し、ＧaＮ‐ＨＦＥＴ２１のソース電極３０とリードフレーム３５とをＡlワイヤー３６によって電気的に接続することによって、スイッチング素子としてのＧaＮ‐ＨＦＥＴ２１におけるソース電極３０とドレイン電極２９との間に、Ａlワイヤー３６,リードフレーム３５および電極３３を介してＰＮダイオード２２を接続した図１(a)および図１(b)に示す構造を有する半導体装置が形成される。
【００４５】
以上のごとく、本実施の形態によれば、上記ＧaＮ‐ＨＦＥＴ２１におけるソース電極３０とドレイン電極２９との間にＰＮダイオード２２を接続している。したがって、ＧaＮ‐ＨＦＥＴのソース電極とドレイン電極との間にＰＮダイオードが接続されていない場合には上記ソース電極とドレイン電極との間に印加された６００Ｖのサージ電圧でＧaＮ‐ＨＦＥＴが破壊していたのに対して、本実施の形態においては、ＧaＮ‐ＨＦＥＴ２１のソース電極３０とドレイン電極２９との間に印加されたサージ電圧による過大電流をＰＮダイオード２２側(つまり、Ｐ型シリコン基板２３側)に逃がすことができる。そのために、上記スイッチング素子としてのＧaＮ‐ＨＦＥＴ２１は、１kＶ程度のサージ電圧が印加されても破壊することはないのである。
【００４６】
また、本実施の形態において、上記エピタキシャル成長によって形成されるのは、上記バッファ層２６,ＧaＮ層２７およびＡlＧaＮ層２８であり、チップの全面に亘って形成されている。そのため、本実施の形態においては、エピタキシャル成長されたバッファ層２６,ＧaＮ層２７およびＡlＧaＮ層２８に対して、エッチング等によって不要な部分を除去する必要がなく、エッチングダメージが生ずることがない。したがって、このエッチングダメージに起因して、ＧaＮ‐ＨＦＥＴ２１に特性にばらつきが生ずることがないのである。
【００４７】
また、本実施の形態では、上記ＰＮダイオード２２の上にＧaＮ‐ＨＦＥＴ２１を積み上げた縦型構造を有している。そして、ＰＮダイオード２２のアノード電極３４は、ＰＮダイオード２２の裏面全体に形成され、ＰＮダイオード２２のカソード電極としての電極３３は、ＧaＮ‐ＨＦＥＴ２１のＡlＧaＮ層２８,ＧaＮ層２７およびバッファ層２６を貫通して形成されると共に、ＧaＮ‐ＨＦＥＴ２１のドレイン電極２９に接続されている。そのため、ＰＮダイオード２２のアノード電極３４とカソード電極３３とを、本半導体装置のチップ表面に形成する必要がなく、ＰＮダイオード２２の形成に起因してチップ面積が増大することがない。したがって、エピタキシャル層の表面の利用効率を上げることができる。
【００４８】
また、本実施の形態においては、不純物濃度４×１０14atoms/cm3の上記Ｐ型シリコン基板２３におけるＮ型拡散層２４の形成面にドーズ量２×１０15atoms/cm2でＰ(リン)の注入を行うことによって、Ｎ型拡散層２４のＰ(リン)の不純物濃度を１×１０20atoms/cm3以上にしている。ＧaＮ層２７の格子定数は５.１８６Åである。一方、Ｐ型シリコン基板２３の格子定数は５.４３Åであり、ＧaＮ層２７よりも大きい。この場合、Ｎ型拡散層２４にはシリコンに比べて原子半径が小さいリンが上述のように多量に拡散されているため、Ｐ型シリコン基板２３の格子間隔が縮められてＧaＮ層２７との格子定数差が減少し、その結果エピタキシャル成長されたＧaＮ層２７の結晶性が向上される。
【００４９】
また、本実施の形態における半導体装置の構造によれば、Ｐ型シリコン基板２３に換えて、Ｎ型シリコン基板を用いることが可能である。不純物をドーピングしていないシリコンは殆どの場合Ｎ型になっており、高純度化すればＮ型の高抵抗基板を作成することが可能である。これに対して、Ｂ(ボロン)等の不純物をドーピングするＰ型シリコン基板２３の場合には、高抵抗化を図ることが困難である。このように、Ｎ型シリコン基板は、Ｐ型シリコン基板に比べて高抵抗化が可能であるため、ＰＮダイオードの高耐圧化が可能になる。
【００５０】
・第２実施の形態
本実施の形態は、上記第１実施の形態におけるＰＮダイオード２２に換えて、ショットキーダイオードを形成したものである。
【００５１】
図９は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態においては、図１〜図８に示す上記第１実施の形態の半導体装置と同じ部材には、同じ番号を付して詳細な説明を省略する。以下、上記第１実施の形態とは異なる部分について説明する。
【００５２】
本実施の形態においては、上記第１実施の形態におけるＰ型シリコン基板２３に換えてＮ型ＧaＮ基板４１を用いる。そして、本実施の形態においては、上記第１実施の形態における半導体基板に対するＮ型拡散層およびＰ型拡散層の形成は行わず、Ｎ型ＧaＮ基板４１の裏面に裏面電極４２を形成するのである。
【００５３】
先ず、上記第１実施の形態の場合と同様にして、上記Ｎ型ＧaＮ基板４１の一方の面(表面)上にＧaＮ‐ＨＦＥＴ２１を形成し、このＧaＮ‐ＨＦＥＴ２１のＡlＧaＮ層２８,ＧaＮ層２７およびバッファ層２６を貫通して、ＧaＮ‐ＨＦＥＴ２１のドレイン電極２９とＮ型ＧaＮ基板４１とを接続する電極３３を形成し、Ｎ型ＧaＮ基板４１の他方の面(裏面)にＰt/Ａuをスパッタリングして裏面電極４２を形成する。こうして、Ｎ型ＧaＮ基板４１およびＰt/Ａuの裏面電極４２でなるショットキーダイオード４３を形成するのである。
【００５４】
次に、こうして得られた半導体装置をリードフレーム３５上に実装し、ＧaＮ‐ＨＦＥＴ２１のソース電極３０とリードフレーム３５とを電気的に接続するＡlワイヤー３６を形成する。こうして、スイッチング素子としてのＧaＮ‐ＨＦＥＴ２１におけるソース電極３０とドレイン電極２９との間に、ショットキーダイオード４３を接続した半導体装置が形成される。
【００５５】
以上のごとく、本実施の形態においては、上記Ｎ型ＧaＮ基板４１の裏面にＰt/Ａuをスパッタリングして裏面電極４２を形成することによって、ＧaＮ‐ＨＦＥＴ２１におけるソース電極３０とドレイン電極２９との間に接続すべきダイオードとしてのショットキーダイオード４３を形成している。したがって、Ｎ型ＧaＮ基板４１に対してＮ型拡散層およびＰ型拡散層を形成する必要が無く、上記第１実施の形態の場合に比して、製造工程の簡略化を図ることが可能になる。
【００５６】
尚、本実施の形態における上記Ｎ型ＧaＮ基板４１は窒化物半導体であればよく、ＡlやＩnを含んでも差し支えない。また、ＳiＣ基板を用いてもよい。
【００５７】
・第３実施の形態
本実施の形態は、上記第１実施の形態におけるＧaＮ‐ＨＦＥＴ２１のソース電極３０とリードフレーム３５との電気的接続を、外付けのＡlワイヤー３６に換えて、ＧaＮ‐ＨＦＥＴおよびＰＮダイオードを貫通して形成された貫通電極によって行うものである。
【００５８】
図１０は、本実施の形態の半導体装置の構成を示す断面図である。また、本半導体装置の等価回路は、図１(a)と同じである。
【００５９】
図１１〜図１４は、本半導体装置の各製造工程での図１０に相当する断面図である。以下、図１１〜図１４に従って、図１０に示す半導体装置の製造方法について説明する。
【００６０】
先ず、図１１に示すように、Ｐ型シリコン基板(不純物濃度４×１０14atoms/cm3)５１の一方の面の一部に、フォトリソグラフィー法とイオン注入とによって、Ｐ(リン)をイオン注入する。一方、Ｐ型シリコン基板５１の他方の面からＢ(ボロン)をイオン注入する。そして、１１００℃の温度でアニールする。こうして、Ｐ型シリコン基板５１の上記一方の面の一部の領域にＮ型拡散層５２を形成し、上記他方の面の全面にＰ型拡散層５３を形成する。
【００６１】
その際に、上記Ｐ(リン)によるイオン注入は、エネルギー１２０ｋeＶ、ドーズ量２×１０15atoms/cm2で行い、Ｂ(ボロン)によるイオン注入は、エネルギー６５ｋeＶ、ドーズ量３×１０14atoms/cm2で行う。
【００６２】
ここで、上記Ｐ型シリコン基板５１に作り込むＰＮダイオードの目標耐圧を６００Ｖとした場合、上記ＰＮダイオードに６００Ｖが印加された場合にＮ型拡散層５２とＰ型シリコン基板５１との間に広がる空乏層のＮ型拡散層５２からの距離は略３０μmとなる。したがって、後述するようにＧaＮ‐ＨＦＥＴおよびＰＮダイオードを貫通して上記貫通電極を形成する場合には、上記貫通電極とＮ型拡散層５２との短絡を防止するために、Ｎ型拡散層５２を上記貫通電極の形成予定領域から３０μm以上離す必要がある。そこで、余裕をみて、Ｎ型拡散層５２を上記貫通電極の形成予定領域から４０μm離して形成するのである。
【００６３】
次に、図１２に示すように、上記Ｎ型拡散層５２上およびＰ型シリコン基板５１上に、バッファ層５４,ＧaＮ層５５およびＡlＧaＮ層５６を順次エピタキシャル成長する。そして、ＡlＧaＮ層５６上にＴi/Ａuを蒸着し、リフトオフ法によってドレイン電極５７およびソース電極５８を形成する。さらに、ＡlＧaＮ層５６上におけるドレイン電極５７とソース電極５８との間にＰt/Ａuをスパッタリングし、リフトオフ法によってゲート電極５９を形成する。こうして、バッファ層５４,ＧaＮ層５５,ＡlＧaＮ層５６,ドレイン電極５７,ソース電極５８およびゲート電極５９を有するＧaＮ‐ＨＦＥＴ２１を形成するのである。
【００６４】
さらに、上記ＡlＧaＮ層５６,ＧaＮ層５５およびバッファ層５４を貫通して、Ｐ型シリコン基板５１のＮ型拡散層５２に達する溝６０とＰ型シリコン基板５１に達する溝６１とを、フォトリソグラフィー技術とＩＣＰ(Inductively Coupled Plasma：誘導結合プラズマ)ドライエッチング技術とを用いて形成する。その場合、溝６０はドレイン電極５７に隣接する一方、溝６１はソース電極５８に隣接して形成される。
【００６５】
そして、図１３に示すように、Ａuメッキによって溝６０と溝６１とをＡuで埋めて、Ｎ型拡散層５２とドレイン電極５７とを電気的に接続する電極６２と、ソース電極５８に接続されると共にバッファ層５４まで延在する電極６３とを形成する。
【００６６】
さらに、上記Ｐ型拡散層５３およびＰ型シリコン基板５１を貫通して電極６３の端面に至る貫通穴６４を、フォトリソグラフィー技術とＩＣＰドライエッチング技術とを用いて形成する。
【００６７】
次に、図１４に示すように、Ａuメッキによって貫通穴６４をＡuで埋めて、ソース電極５８に接続されると共にＰ型拡散層５３まで延在する貫通電極６５を形成する。そして、図１０に示すように、Ｐ型シリコン基板５１のＰ型拡散層５３の裏面にＴi/Ｎi/Ａuをスパッタリングして、アノード電極６６を形成する。こうして、Ｐ型シリコン基板５１,Ｎ型拡散層５２,Ｐ型拡散層５３およびアノード電極６６を有するＰＮダイオード２２を形成するのである。
【００６８】
こうして、スイッチング素子としての上記ＧaＮ‐ＨＦＥＴ２１におけるソース電極５８とドレイン電極５７との間に、貫通電極６５および電極６２を介してＰＮダイオード２２を接続した図１０に示す構造を有する半導体装置が形成される。
【００６９】
以上のごとく、本実施の形態によれば、上記ＧaＮ‐ＨＦＥＴ２１におけるソース電極５８と、ＰＮダイオード２２のアノード電極６６とを、ＧaＮ‐ＨＦＥＴ２１とＰＮダイオード２２とを貫通して形成された貫通電極６５によって電気的に接続されている。したがって、ＧaＮ‐ＨＦＥＴ２１のソース電極５８とリードフレームとの電気的接続をおこなう外付けのＡlワイヤーが不要となる。すなわち、本半導体装置をリードフレーム(図示せず)上に実装する際のワイヤーボンディングが不要となり、本半導体装置の実装を簡単にできる。
【００７０】
また、本実施の形態の構造によれば、上記貫通電極６５とＰ型シリコン基板５１との間を次の実施の形態のように絶縁する必要が無く、貫通電極６５とＰ型シリコン基板５１との間を絶縁する工程を簡略することができる。
【００７１】
・第４実施の形態
本実施の形態は、上記第３実施の形態においてはＰ型シリコン基板５１の上記一方の面の一部に形成されているＰＮダイオード２２のＮ型拡散層５２を、Ｐ型シリコン基板における一方の面の全面に形成したものである。
【００７２】
図１５は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態においては、図１０〜図１４に示す上記第３実施の形態の半導体装置と同じ部材には、同じ番号を付して詳細な説明を省略する。以下、上記第３実施の形態とは異なる部分について説明する。
【００７３】
本実施の形態においては、Ｐ型シリコン基板５１の一方の面の全面に、Ｐ(リン)をイオン注入してＮ型拡散層７１を形成する。
【００７４】
以後、上記第３実施の形態の場合と同様にして、Ｐ型シリコン基板５１の他方の面の全面にＰ型拡散層５３を形成し、Ｎ型拡散層７１上にバッファ層５４,ＧaＮ層５５,ＡlＧaＮ層５６,ドレイン電極５７,ソース電極５８およびゲート電極５９を有するＧaＮ‐ＨＦＥＴ２１を形成し、Ｎ型拡散層７１とドレイン電極５７とを電気的に接続する電極６２を形成する。
【００７５】
その後、上記ＡlＧaＮ層５６,ＧaＮ層５５,バッファ層５４,Ｎ型拡散層７１,Ｐ型シリコン基板５１およびＰ型拡散層５３を貫通する第１貫通穴を、フォトリソグラフィー技術とＩＣＰドライエッチング技術とを用いて形成する。そして、上記第１貫通穴内の内壁に酸化膜層７２をＣＶＤで形成する。さらに、酸化膜７２に第２貫通穴を形成し、Ａuメッキによって上記第２貫通穴をＡuで埋めて、ソース電極５８に接続されると共にＰ型拡散層５３を貫通して裏面まで延在する貫通電極６５を形成する。最後に、Ｐ型シリコン基板５１におけるＰ型拡散層５３の裏面にＴi/Ｎi/Ａuをスパッタリングして、アノード電極６６を形成する。こうして、Ｐ型シリコン基板５１,Ｎ型拡散層７１,Ｐ型拡散層５３およびアノード電極６６を有するＰＮダイオード２２を形成するのである。
【００７６】
本実施の形態においては、上記ＧaＮ‐ＨＦＥＴ２１のソース電極５８とＰＮダイオード２２のアノード電極６６とを電気的に接続する貫通電極６５の周囲を、酸化膜７２によって絶縁している。したがって、貫通電極６５と、Ｐ型シリコン基板５１,Ｎ型拡散層７１およびＰ型拡散層５３と、の間を絶縁することができ、ＰＮダイオード２２のＮ型拡散層７１を、Ｐ型シリコン基板５１の上記一方の面の全面に形成することが可能になる。したがって、上記第３実施の形態の場合に比較して、Ｎ型拡散層７１の面積を拡大することができ、ＰＮダイオード２２の電流容量を２倍以上にすることができる。ここで、上記第２貫通穴内に形成するＡuは完全に上記第２貫通穴を埋め込む必要は無く、十分な電流容量がある場合には空間が残っていても差し支えない。
【００７７】
また、上記酸化膜７２は、絶縁耐圧が１０Ｍ(メガ)Ｖ/cm以上あるため、酸化膜７２の膜厚を１μmとすることによって、貫通電極６５とＰＮダイオード２２のカソードであるＮ型拡散層７１との間に、６００Ｖが印加されてもショートすることはない。
【００７８】
尚、上記各実施の形態においては、上記ＨＦＥＴ２１を成すエピタキシャル層をＧaＮ層２７,５５とＡlＧaＮ層２８,５６との積層構造としている。しかしながら、この発明はこの組成や積層構造に限定されるものではない。要は、ＨＦＥＴ２１を成すエピタキシャル層は２次元電子ガスを生成すればよく、Ｉnを含んでもよい。
【００７９】
また、上記各実施の形態における各電極の材料は、上記各実施の形態に限定されるものではなく、一般的な材料によって形成すればよい。例えば、ＨＦＥＴ２１のソース電極３０,５８およびドレイン電極２９,５７は、チタンとアルミニウムとが積層された材料や、チタンと白金と金とを積層した材料およびこの材料の上記チタンをチタンと同属の元素に置き換えた材料であってもよい。また、ゲート電極３１,５９は、例えば、パラジウム、パラジウムシリコン、ニッケル、ニッケルと金との積層体、パラジウムと白金と金との積層体、Ｗ、ＷＮ等によって形成すればよい。
【図面の簡単な説明】
【００８０】
【図１】この発明の半導体装置における構成を示す図である。
【図２】図１に示す半導体装置の製造工程での断面図である。
【図３】図２に続く製造工程での断面図である。
【図４】図３に続く製造工程での断面図である。
【図５】図４に続く製造工程での断面図である。
【図６】図５に続く製造工程での断面図である。
【図７】図６に続く製造工程での断面図である。
【図８】図７に続く製造工程での断面図である。
【図９】図１とは異なる半導体装置における断面図である。
【図１０】図１および図９とは異なる半導体装置における断面図である。
【図１１】図１０に示す半導体装置の製造工程での断面図である。
【図１２】図１１に続く製造工程での断面図である。
【図１３】図１２に続く製造工程での断面図である。
【図１４】図１３に続く製造工程での断面図である。
【図１５】図１,図９および図１０とは異なる半導体装置における断面図である。
【図１６】従来の半導体装置における断面図である。
【符号の説明】
【００８１】
２１…ＧaＮ‐ＨＦＥＴ、
２２…ＰＮダイオード、
２３,５１…Ｐ型シリコン基板、
２４,５２,７１…Ｎ型拡散層、
２５,５３…Ｐ型拡散層、
２６,５４…バッファ層、
２７,５５…ＧaＮ層、
２８,５６…ＡlＧaＮ層、
２９,５７…ドレイン電極、
３０,５８…ソース電極、
３１,５９…ゲート電極、
３３,６２,６３…電極、
３４,６６…アノード電極、
３５…リードフレーム、
３６…Ａlワイヤー、
４１…Ｎ型ＧaＮ基板、
４２…Ｐt/Ａu裏面電極、
４３…ショットキーダイオード、
６５…貫通電極、
７２…酸化膜。
【図１】
2010040814.tif 000003
【図２】
2010040814.tif 000004
【図３】
2010040814.tif 000005
【図４】
2010040814.tif 000006
【図５】
2010040814.tif 000007
【図６】
2010040814.tif 000008
【図７】
2010040814.tif 000009
【図８】
2010040814.tif 000010
【図９】
2010040814.tif 000011
【図１０】
2010040814.tif 000012
【図１１】
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【図１２】
2010040814.tif 000014
【図１３】
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【図１４】
2010040814.tif 000016
【図１５】
2010040814.tif 000017
【図１６】
2010040814.tif 000018