(57)【要約】      （修正有）【課題】静電保護素子のインピーダンスが内部回路のインピーダンスよりも十分に低い半導体装置及びその製造方法を提供する。【解決手段】内部回路を静電サージから保護する静電保護素子を有し、入力部及び／又は出力部を構成するＮＭＯＳトランジスタ１８のドレイン領域１８Ｄは、第１の濃度のＮ型不純物を含有する第１の拡散層１８Ｄ１と、前記第１の拡散層中に形成された第２の拡散層１８Ｄ２とを有し、前記第２の拡散層は前記第１の濃度よりも高い第２の濃度のＮ型不純物を含有し、前記静電保護素子を構成するＮＭＯＳトランジスタ１４のドレイン領域１４Ｄは、前記第１の濃度よりも高い第３の濃度のＮ型不純物を含有する第３の拡散層１４Ｄ１と、前記第３の拡散層中に形成された第４の拡散層１４Ｄ２とを有し、前記第４の拡散層は前記第３の濃度よりも高い第４の濃度のＮ型不純物を含有する。【選択図】図２
2010010387.tif 000002
【特許請求の範囲】
【請求項１】
内部回路と、前記内部回路を静電サージから保護する静電保護素子と、を有し、
前記内部回路は、ＮＭＯＳトランジスタを含む入力部及び／又は出力部を有する構成であり、
前記静電保護素子は、ＮＭＯＳトランジスタを有する構成である半導体装置であって、
前記入力部及び／又は前記出力部を構成する前記ＮＭＯＳトランジスタのドレイン領域は、第１の濃度のＮ型不純物を含有する第１の拡散層と、前記第１の拡散層中に形成された第２の拡散層とを有し、前記第２の拡散層は前記第１の濃度よりも高い第２の濃度のＮ型不純物を含有し、
前記静電保護素子を構成する前記ＮＭＯＳトランジスタのドレイン領域は、前記第１の濃度よりも高い第３の濃度のＮ型不純物を含有する第３の拡散層と、前記第３の拡散層中に形成された第４の拡散層とを有し、前記第４の拡散層は前記第３の濃度よりも高い第４の濃度のＮ型不純物を含有することを特徴とする半導体装置。
【請求項２】
前記第３の拡散層及び前記第４の拡散層は、前記第１の濃度と略同一の濃度のＮ型不純物を含有する第５の拡散層中に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上に、内部回路と、前記内部回路を静電サージから保護する静電保護素子と、を有し、
前記内部回路は、ＮＭＯＳトランジスタを含む入力部及び／又は出力部を有する構成であり、
前記静電保護素子は、ＮＭＯＳトランジスタを有する構成である半導体装置の製造方法であって、
前記半導体基板に、前記入力部及び／又は前記出力部を構成する前記ＮＭＯＳトランジスタのドレイン領域を構成する第１の濃度のＮ型不純物を含有する第１の拡散層を形成する第１ステップと、
前記静電保護素子を構成する前記ＮＭＯＳトランジスタのドレイン領域を構成する前記第１の濃度よりも高い第３の濃度のＮ型不純物を含有する第３の拡散層を形成する第２ステップと、
前記第１の拡散層中に前記第１の濃度よりも高い第２の濃度のＮ型不純物を含有する第２の拡散層を形成する第３ステップと、
前記第３の拡散層中に前記第３の濃度よりも高い第４の濃度のＮ型不純物を含有する第４の拡散層を形成する第４ステップと、を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第３の拡散層は、前記第２ステップで前記半導体基板に前記第１の濃度よりも高い第３の濃度のＮ型不純物を注入して形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第３の拡散層は、前記第１ステップで前記第１の濃度と略同一の濃度のＮ型不純物を含有する第５の拡散層を形成し、前記第２ステップで前記第５の拡散層に更にＮ型不純物を注入して形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項６】
前記第３の拡散層は、前記第５の拡散層の一部の領域に形成することを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、特に、静電保護素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の高集積化が進んだ半導体装置において、半導体装置を構成する内部回路は微少であり、外部で発生した静電気によるサージにより容易に破壊される。このため、半導体装置には、静電気によるサージから内部回路を保護するための静電保護素子が設けられている。
【０００３】
図１２は、従来の半導体装置の主要部の概略の回路構成の例を示す図である。図１２を参照するに、半導体装置１００は、接地パッド１１０と、入出力パッド１２０と、電源パッド１３０と、静電保護素子１４０と、静電保護素子１５０と、内部回路１６０とを有する。内部回路１６０は、例えばＰチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるトランジスタ１７０及びＮチャネルのＭＯＳＦＥＴであるトランジスタ１８０が相補うように接続された所謂ＣＭＯＳ構造の入力部及び／又は出力部、並びに、入力部及び／又は出力部に接続する他の回路部（図示せず）を有する。
【０００４】
図１２において、１９０及び２００は寄生ＮＰＮトランジスタを、２１０及び２２０は寄生抵抗を示している。図１２に示す静電保護素子１４０及び１５０において、Ｓはソースを、Ｄはドレインを、Ｇはゲートを、Ｂはバックゲートを示している。図１２に示す寄生ＮＰＮトランジスタ１９０及び２００において、ｃはコレクタを、ｅはエミッタを、ｂはベースを示している。２３０ａ乃至２３０ｄは静電サージの経路を示している。
【０００５】
図１２に示す半導体装置１００において、接地パッド１１０と入出力パッド１２０との間には静電保護素子１４０が、接地パッド１１０と電源パッド１３０との間には静電保護素子１５０が接続されている。静電保護素子１４０には寄生ＮＰＮトランジスタ１９０及び寄生抵抗２１０が、静電保護素子１５０には寄生ＮＰＮトランジスタ２００及び寄生抵抗２２０が接続されている。内部回路１６０は、接地パッド１１０、入出力パッド１２０及び電源パッド１３０と接続されている。
【０００６】
静電保護素子１４０及び１５０は、ＧＧＮＭＯＳ（Gate Grounded NMOS)と呼ばれるゲートが接地されたＮチャネルのＭＯＳＦＥＴであり、入出力パッド１２０に接地パッド１１０又は電源パッド１３０を基準として印加される＋及び−の高電圧により生じる静電サージから内部回路１６０を保護する機能を有する。
【０００７】
図１２（ａ）に示すように、接地パッド１１０を基準として入出力パッド１２０に＋の高電圧が印加された場合に、静電サージは経路２３０ａ又は２３０ｂのように入出力パッド１２０から接地パッド１１０に流れる。又、図１２（ｂ）に示すように、電源パッド１３０を基準として入出力パッド１２０に＋の高電圧が印加された場合に、静電サージは経路２３０ｃ又は２３０ｄのように入出力パッド１２０から電源パッド１３０に流れる。
【０００８】
入出力パッド１２０に接地パッド１１０又は電源パッド１３０を基準として＋の高電圧が印加された場合に、内部回路１６０を静電サージから保護するためには、静電サージの大部分が経路２３０ａ又は２３０ｃに流れるようにする必要がある。そのためには、経路２３０ａのインピーダンスが経路２３０ｂのインピーダンスよりも低く、経路２３０ｃのインピーダンスが経路２３０ｄのインピーダンスよりも低くなければならない。この条件を満足しない場合には、静電サージが経路２３０ｂ又は２３０ｄのように内部回路１６０に流れ、内部回路１６０は破壊に至る虞がある。
【０００９】
図１３は、従来の半導体装置の主要部の概略の構造及び接続の例を示す模式図である。同図中、図１２と同一部分については、同一符号を付し、その説明は省略する場合がある。図１３に示す半導体装置１００において、静電保護素子１５０は図示されていないが、静電保護素子１５０は静電保護素子１４０と同一構造である。
【００１０】
半導体装置１００において、トランジスタ１７０は、Ｐ型半導体基板２５０の上面２５０ａ近傍に形成されたＮ−ウェル２５０ｂ中に形成されている。静電保護素子１４０及びトランジスタ１８０は、Ｐ型半導体基板２５０の上面２５０ａ近傍に形成されている。Ｐ型半導体基板２５０は、半導体装置１００における基準電位（ＧＮＤ）となる。すなわち、Ｐ型半導体基板２５０は接地パッド１１０と同電位である。
【００１１】
トランジスタ１７０において、高濃度のＰ型不純物を含有するＰ＋拡散層（以降、Ｐ＋拡散層という）からなるソース領域１７０Ｓと、Ｐ＋拡散層からなるドレイン領域１７０Ｄと、高濃度のＮ型不純物を含有するＮ＋拡散層（以降、Ｎ＋拡散層という）からなるバックゲート電極取り領域１７０Ｂとは、Ｐ型半導体基板２５０の上面２５０ａ近傍に形成された低濃度のＮ型不純物を含有するバックゲート領域であるＮ−ウェル２５０ｂ中に所定の距離を隔てて形成されている。
【００１２】
ソース領域１７０Ｓにオーバーラップする位置にはソース電極となる金属電極層（図示せず）が、ドレイン領域１７０Ｄにオーバーラップする位置にはドレイン電極となる金属電極層（図示せず）が、バックゲート電極取り領域１７０Ｂにオーバーラップする位置にはバックゲート電極となる金属電極層（図示せず）が形成されている。又、Ｐ型半導体基板２５０の上面２５０ａの、トランジスタ１７０のソース領域１７０Ｓとドレイン領域１７０Ｄに挟まれた領域（チャネル領域）にオーバーラップする位置には、ゲート絶縁膜１７０Ｉを介してゲート電極１７０Ｇが形成されている。
【００１３】
トランジスタ１８０において、ドレイン領域１８０Ｄは、第１の濃度のＮ型不純物を含有するＮ−拡散層１８０Ｄ１と、Ｎ−拡散層１８０Ｄ１中に形成された第１の濃度よりも高い第２の濃度のＮ型不純物を含有するＮ＋拡散層１８０Ｄ２とを有する。Ｎ＋拡散層１８０Ｄ２は、ドレイン電極取り領域である。
【００１４】
Ｎ＋拡散層からなるソース領域１８０Ｓと、Ｎ−拡散層１８０Ｄ１及びＮ＋拡散層１８０Ｄ２からなるドレイン領域１８０Ｄと、Ｐ＋拡散層からなるバックゲート電極取り領域１８０Ｂとは、Ｐ型半導体基板２５０の上面２５０ａ近傍に所定の距離を隔てて形成されている。
【００１５】
ソース領域１８０Ｓにオーバーラップする位置にはソース電極となる金属電極層（図示せず）が、ドレイン電極取り領域であるＮ＋拡散層１８０Ｄ２にオーバーラップする位置にはドレイン電極となる金属電極層（図示せず）が、バックゲート電極取り領域１８０Ｂにオーバーラップする位置にはバックゲート電極となる金属電極層（図示せず）が形成されている。又、Ｐ型半導体基板２５０の上面２５０ａの、トランジスタ１８０のソース領域１８０Ｓとドレイン電極取り領域であるＮ＋拡散層１８０Ｄ２に挟まれた領域（チャネル領域）にオーバーラップする位置には、ゲート絶縁膜１８０Ｉを介してゲート電極１８０Ｇが形成されている。
【００１６】
静電保護素子１４０において、ドレイン領域１４０Ｄは、第３の濃度のＮ型不純物を含有するＮ−拡散層１４０Ｄ１と、Ｎ−拡散層１４０Ｄ１中に形成された第３の濃度よりも高い第４の濃度のＮ型不純物を含有するＮ＋拡散層１４０Ｄ２とを有する。Ｎ＋拡散層１４０Ｄ２は、ドレイン電極取り領域である。Ｎ＋拡散層からなるソース領域１４０Ｓと、Ｎ−拡散層１４０Ｄ１及びＮ＋拡散層１４０Ｄ２からなるドレイン領域１４０Ｄと、Ｐ＋拡散層からなるバックゲート電極取り領域１４０Ｂとは、Ｐ型半導体基板２５０の上面２５０ａ近傍に所定の距離を隔てて形成されている。
【００１７】
ソース領域１４０Ｓにオーバーラップする位置にはソース電極となる金属電極層（図示せず）が、ドレイン電極取り領域であるＮ＋拡散層１４０Ｄ２にオーバーラップする位置にはドレイン電極となる金属電極層（図示せず）が、バックゲート電極取り領域１４０Ｂにオーバーラップする位置にはバックゲート電極となる金属電極層（図示せず）が形成されている。又、Ｐ型半導体基板２５０の上面２５０ａの、静電保護素子１４０のソース領域１４０Ｓとドレイン電極取り領域であるＮ＋拡散層１４０Ｄ２に挟まれた領域（チャネル領域）にオーバーラップする位置には、ゲート絶縁膜１４０Ｉを介してゲート電極１４０Ｇが形成されている。
【００１８】
静電保護素子１４０には、ドレイン領域１４０Ｄをコレクタ、ソース領域１４０Ｓをエミッタ、P型半導体基板２５０をベースとする寄生ＮＰＮトランジスタ１９０が形成されている。寄生ＮＰＮトランジスタ１９０のベースとバックゲート電極取り領域１４０Ｂとの間には、寄生抵抗２１０が形成されている（例えば、特許文献１参照）。
【特許文献１】特開２０００−１５６４６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、従来の半導体装置１００において、トランジスタ１８０を構成するＮ−拡散層１８０Ｄ１と静電保護素子１４０を構成するＮ−拡散層１４０Ｄ１とは同一の製造工程で形成される。そのため、Ｎ−拡散層１８０Ｄ１とＮ−拡散層１４０Ｄ１とが含有するＮ型不純物の濃度（第１の濃度と第３の濃度）は略同一になり、略同一ゲート幅、略同一ゲート長の場合、略同一インピーダンスになる。その結果、静電保護素子１４０のインピーダンスは、内部回路１６０のインピーダンスに対して十分に低くならない。
【００２０】
すなわち、図１２における経路２３０ａのインピーダンスが経路２３０ｂのインピーダンスよりも十分に低くならないため、静電サージが経路２３０ｂのように内部回路１６０に流れ、内部回路１６０が破壊するという問題があった。なお、以上の説明は静電保護素子１４０に対して行ったが、静電保護素子１５０についても同様である。
【００２１】
本発明は、上記に鑑みてなされたもので、静電保護素子のインピーダンスが内部回路のインピーダンスよりも十分に低い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するため、第１の発明は、内部回路（１６）と、前記内部回路（１６）を静電サージから保護する静電保護素子（１４，３４）と、を有し、前記内部回路（１６）は、ＮＭＯＳトランジスタ（１８）を含む入力部及び／又は出力部を有する構成であり、前記静電保護素子（１４，３４）は、ＮＭＯＳトランジスタを有する構成である半導体装置（１０，３０）であって、前記入力部及び／又は前記出力部を構成する前記ＮＭＯＳトランジスタ（１８）のドレイン領域（１８Ｄ）は、第１の濃度のＮ型不純物を含有する第１の拡散層（１８Ｄ１）と、前記第１の拡散層（１８Ｄ１）中に形成された第２の拡散層（１８Ｄ２）とを有し、前記第２の拡散層（１８Ｄ２）は前記第１の濃度よりも高い第２の濃度のＮ型不純物を含有し、前記静電保護素子（１４，３４）を構成する前記ＮＭＯＳトランジスタのドレイン領域（１４Ｄ，３４Ｄ）は、前記第１の濃度よりも高い第３の濃度のＮ型不純物を含有する第３の拡散層（１４Ｄ１，３４Ｄ１）と、前記第３の拡散層（１４Ｄ１，３４Ｄ１）中に形成された第４の拡散層（１４Ｄ２，３４Ｄ２）とを有し、前記第４の拡散層（１４Ｄ２，３４Ｄ２）は前記第３の濃度よりも高い第４の濃度のＮ型不純物を含有することを特徴とする。
【００２３】
第２の発明は、半導体基板（２５）上に、内部回路（１６）と、前記内部回路（１６）を静電サージから保護する静電保護素子（１４，３４）と、を有し、前記内部回路（１６）は、ＮＭＯＳトランジスタ（１８）を含む入力部及び／又は出力部を有する構成であり、前記静電保護素子（１４，３４）は、ＮＭＯＳトランジスタを有する構成である半導体装置（１０，３０）の製造方法であって、前記半導体基板（２５）に、前記入力部及び／又は前記出力部を構成する前記ＮＭＯＳトランジスタ（１８）のドレイン領域（１８Ｄ）を構成する第１の濃度のＮ型不純物を含有する第１の拡散層（１８Ｄ１）を形成する第１ステップと、前記静電保護素子（１４，３４）を構成する前記ＮＭＯＳトランジスタのドレイン領域（１４Ｄ，３４Ｄ）を構成する前記第１の濃度よりも高い第３の濃度のＮ型不純物を含有する第３の拡散層（１４Ｄ１，３４Ｄ１）を形成する第２ステップと、前記第１の拡散層（１８Ｄ１）中に前記第１の濃度よりも高い第２の濃度のＮ型不純物を含有する第２の拡散層（１８Ｄ２）を形成する第３ステップと、前記第３の拡散層（１４Ｄ１，３４Ｄ１）中に前記第３の濃度よりも高い第４の濃度のＮ型不純物を含有する第４の拡散層（１４Ｄ２，３４Ｄ２）を形成する第４ステップと、を有することを特徴とする。
【００２４】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００２５】
本発明によれば静電保護素子のインピーダンスが内部回路のインピーダンスよりも十分に低い半導体装置及びその製造方法をを提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【００２７】
〈第１の実施の形態〉
図１は、本発明の第１の実施の形態に係る半導体装置の主要部の概略の回路構成の例を示す図である。図１を参照するに、半導体装置１０は、接地パッド１１と、入出力パッド１２と、電源パッド１３と、静電保護素子１４と、静電保護素子１５と、内部回路１６とを有する。内部回路１６は、例えばＰチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるトランジスタ１７及びＮチャネルのＭＯＳＦＥＴであるトランジスタ１８が相補うように接続された所謂ＣＭＯＳ構造の入力部及び／又は出力部、並びに、入力部及び／又は出力部に接続する他の回路部（図示せず）を有する。
【００２８】
図１において、１９及び２０は寄生ＮＰＮトランジスタを、２１及び２２は寄生抵抗を示している。図１に示す静電保護素子１４及び１５において、Ｓはソースを、Ｄはドレインを、Ｇはゲートを、Ｂはバックゲートを示している。図１に示す寄生ＮＰＮトランジスタ１９及び２０において、ｃはコレクタを、ｅはエミッタを、ｂはベースを示している。２３ａ乃至２３ｄは静電サージの経路を示している。
【００２９】
図１に示す半導体装置１０において、接地パッド１１と入出力パッド１２との間には静電保護素子１４が、接地パッド１１と電源パッド１３との間には静電保護素子１５が接続されている。静電保護素子１４には寄生ＮＰＮトランジスタ１９及び寄生抵抗２１が、静電保護素子１５には寄生ＮＰＮトランジスタ２０及び寄生抵抗２２が接続されている。内部回路１６は、接地パッド１１、入出力パッド１２及び電源パッド１３と接続されている。
【００３０】
静電保護素子１４及び１５は、ＧＧＮＭＯＳ（Gate Grounded NMOS)と呼ばれるゲートが接地されたＮチャネルのＭＯＳＦＥＴであり、入出力パッド１２に接地パッド１１又は電源パッド１３を基準として印加される＋及び−の高電圧により生じる静電サージから内部回路１６を保護する機能を有する。
【００３１】
図１（ａ）に示すように、接地パッド１１を基準として入出力パッド１２に＋の高電圧が印加された場合に、静電サージは経路２３ａ又は２３ｂのように入出力パッド１２から接地パッド１１に流れる。又、図１（ｂ）に示すように、電源パッド１３を基準として入出力パッド１２に＋の高電圧が印加された場合に、静電サージは経路２３ｃ又は２３ｄのように入出力パッド１２から電源パッド１３に流れる。
【００３２】
入出力パッド１２に接地パッド１１又は電源パッド１３を基準として＋の高電圧が印加された場合に、内部回路１６を静電サージから保護するためには、静電サージの大部分が経路２３ａ又は２３ｃに流れるようにする必要がある。そのためには、経路２３ａのインピーダンスが経路２３ｂのインピーダンスよりも低く、経路２３ｃのインピーダンスが経路２３ｄのインピーダンスよりも低くなければならない。この条件を満足しない場合には、静電サージが経路２３ｂ又は２３ｄのように内部回路１６に流れ、内部回路１６は破壊に至る虞がある。
【００３３】
図２は、本発明の第１の実施の形態に係る半導体装置の主要部の概略の構造及び接続の例を示す模式図である。同図中、図１と同一部分については、同一符号を付し、その説明は省略する場合がある。図２に示す半導体装置１０において、静電保護素子１５は図示されていないが、静電保護素子１５は静電保護素子１４と同一構造である。
【００３４】
半導体装置１０において、トランジスタ１７は、Ｐ型半導体基板２５の上面２５ａ近傍に形成されたＮ−ウェル２５ｂ中に形成されている。静電保護素子１４及びトランジスタ１８は、Ｐ型半導体基板２５の上面２５ａ近傍に形成されている。Ｐ型半導体基板２５は、半導体装置１０における基準電位（ＧＮＤ）となる。すなわち、Ｐ型半導体基板２５は接地パッド１１と同電位である。
【００３５】
トランジスタ１７において、高濃度のＰ型不純物を含有するＰ＋拡散層（以降、Ｐ＋拡散層という）からなるソース領域１７Ｓと、Ｐ＋拡散層からなるドレイン領域１７Ｄと、高濃度のＮ型不純物を含有するＮ＋拡散層（以降、Ｎ＋拡散層という）からなるバックゲート電極取り領域１７Ｂとは、Ｐ型半導体基板２５の上面２５ａ近傍に形成された低濃度のＮ型不純物を含有するバックゲート領域であるＮ−ウェル２５ｂ中に所定の距離を隔てて形成されている。
【００３６】
ソース領域１７Ｓにオーバーラップする位置にはソース電極となる金属電極層（図示せず）が、ドレイン領域１７Ｄにオーバーラップする位置にはドレイン電極となる金属電極層（図示せず）が、バックゲート電極取り領域１７Ｂにオーバーラップする位置にはバックゲート電極となる金属電極層（図示せず）が形成されている。又、Ｐ型半導体基板２５の上面２５ａの、トランジスタ１７のソース領域１７Ｓとドレイン領域１７Ｄに挟まれた領域（チャネル領域）にオーバーラップする位置には、ゲート絶縁膜１７Ｉを介してゲート電極１７Ｇが形成されている。
【００３７】
トランジスタ１８において、ドレイン領域１８Ｄは、第１の濃度のＮ型不純物を含有するＮ−拡散層１８Ｄ１と、Ｎ−拡散層１８Ｄ１中に形成された第１の濃度よりも高い第２の濃度のＮ型不純物を含有するＮ＋拡散層１８Ｄ２とを有する。Ｎ＋拡散層１８Ｄ２は、ドレイン電極取り領域である。Ｎ＋拡散層からなるソース領域１８Ｓと、Ｎ−拡散層１８Ｄ１及びＮ＋拡散層１８Ｄ２からなるドレイン領域１８Ｄと、Ｐ＋拡散層からなるバックゲート電極取り領域１８Ｂとは、Ｐ型半導体基板２５の上面２５ａ近傍に所定の距離を隔てて形成されている。
【００３８】
ソース領域１８Ｓにオーバーラップする位置にはソース電極となる金属電極層（図示せず）が、ドレイン電極取り領域であるＮ＋拡散層１８Ｄ２にオーバーラップする位置にはドレイン電極となる金属電極層（図示せず）が、バックゲート電極取り領域１８Ｂにオーバーラップする位置にはバックゲート電極となる金属電極層（図示せず）が形成されている。又、Ｐ型半導体基板２５の上面２５ａの、トランジスタ１８のソース領域１８Ｓとドレイン電極取り領域であるＮ＋拡散層１８Ｄ２に挟まれた領域（チャネル領域）にオーバーラップする位置には、ゲート絶縁膜１８Ｉを介してゲート電極１８Ｇが形成されている。
【００３９】
静電保護素子１４において、ドレイン領域１４Ｄは、第３の濃度のＮ型不純物を含有するＮ拡散層１４Ｄ１と、Ｎ拡散層１４Ｄ１中に形成された第３の濃度よりも高い第４の濃度のＮ型不純物を含有するＮ＋拡散層１４Ｄ２とを有する。Ｎ＋拡散層１４Ｄ２は、ドレイン電極取り領域である。Ｎ＋拡散層からなるソース領域１４Ｓと、Ｎ拡散層１４Ｄ１及びＮ＋拡散層１４Ｄ２からなるドレイン領域１４Ｄと、Ｐ＋拡散層からなるバックゲート電極取り領域１４Ｂとは、Ｐ型半導体基板２５の上面２５ａ近傍に所定の距離を隔てて形成されている。
【００４０】
ソース領域１４Ｓにオーバーラップする位置にはソース電極となる金属電極層（図示せず）が、ドレイン電極取り領域であるＮ＋拡散層１４Ｄ２にオーバーラップする位置にはドレイン電極となる金属電極層（図示せず）が、バックゲート電極取り領域１４Ｂにオーバーラップする位置にはバックゲート電極となる金属電極層（図示せず）が形成されている。又、Ｐ型半導体基板２５の上面２５ａの、静電保護素子１４のソース領域１４Ｓとドレイン電極取り領域であるＮ＋拡散層１４Ｄ２に挟まれた領域（チャネル領域）にオーバーラップする位置には、ゲート絶縁膜１４Ｉを介してゲート電極１４Ｇが形成されている。
【００４１】
静電保護素子１４におけるＮ拡散層１４Ｄ１は、トランジスタ１８におけるＮ−拡散層１８Ｄ１よりも高い濃度のＮ型不純物を含有している。すなわち、第３の濃度は、第１の濃度よりも高い。
【００４２】
このように、静電保護素子１４のドレイン領域１４Ｄにおいて、第３の濃度のＮ型不純物を含有するＮ拡散層１４Ｄ１中に、第３の濃度よりも高い第４の濃度のＮ型不純物を含有するＮ＋拡散層１４Ｄ２を形成することにより、Ｐ型半導体基板２５の上面２５ａの、ドレイン電極１４Ｄにオーバーラップする位置に設けられる金属電極層（図示せず）と低抵抗で接合することができる。
【００４３】
静電保護素子１４には、ドレイン領域１４Ｄをコレクタ、ソース領域１４Ｓをエミッタ、P型半導体基板２５をベースとする寄生ＮＰＮトランジスタ１９が形成されている。寄生ＮＰＮトランジスタ１９のベースとバックゲート電極取り領域１４Ｂとの間には、寄生抵抗２１が形成されている。
【００４４】
図３は、静電保護素子の電流電圧特性の例を示す図である。図３において、実線は本発明の第１の実施の形態に係る静電保護素子１４の電流電圧特性の例を、破線は比較のために従来の静電保護素子１４０の電流電圧特性の例を示している。静電保護素子１４と静電保護素子１４０とは、ゲート幅及びゲート長が略同一であるとする。なお、静電保護素子１４及び１４０の電流電圧特性は、寄生ＮＰＮトランジスタ１９及び１９０も含めた特性である。
【００４５】
横軸は静電保護素子１４又は１４０のドレイン領域１４Ｄ又は１４０Ｄと、ソース領域１４Ｓ又は１４０Ｓとの間（寄生ＮＰＮトランジスタ１９又は１９０のコレクタとエミッタとの間）に印加される電圧［Ｖ］を、縦軸は静電保護素子１４又は１４０のドレイン領域１４Ｄ又は１４０Ｄとソース領域１４Ｓ又は１４０Ｓとの間（寄生ＮＰＮトランジスタ１９又は１９０のコレクタとエミッタとの間）に流れる電流［Ａ］を示している。Ｖｓｂはスナップバック電圧を、ＢＶｄｓは一次ブレークダウン電圧を、Ｚａ＝Ｖａ／Ｉａ及びＺｂ＝Ｖｂ／Ｉｂはスナップバック領域におけるインピーダンスを示している。
【００４６】
例えば、接地パッド１１を基準として入出力パッド１２に＋の高電圧が印加されると、静電保護素子１４のドレイン領域１４Ｄとソース領域１４Ｓとの間（寄生ＮＰＮトランジスタ１９のコレクタとエミッタとの間）に電圧が印加され、一次ブレークダウン電圧ＢＶｄｓに達する。印加される電圧が一次ブレークダウン電圧ＢＶｄｓを超えると寄生ＮＰＮトランジスタ１９がオンし、コレクタからエミッタに電流が流れ始める。
【００４７】
寄生ＮＰＮトランジスタ１９がオンすると、寄生ＮＰＮトランジスタ１９のコレクタとエミッタとの間の電圧は急速に低下し、寄生ＮＰＮトランジスタ１９の性能で決まるスナップバック電圧Ｖｓｂまで下がる。以上、静電保護素子１４について説明したが、従来の静電保護素子１４０についても、ここまでの特性は略同一である。
【００４８】
印加される電圧がさらに増加すると、寄生ＮＰＮトランジスタ１９のコレクタとエミッタとの間に流れる電流が増加する。このとき、寄生ＮＰＮトランジスタ１９には内部抵抗があるため電流の増加とともにコレクタとエミッタとの間の電圧は増加する（このように動作する領域をスナップバック領域という）。このように、例えば、接地パッド１１を基準として入出力パッド１２に静電サージによる高電圧が印加されても寄生ＮＰＮトランジスタ１９がオンするため電圧の上昇を抑制し内部回路の破壊を防止することができる。
【００４９】
ところで、図３から明らかなように、スナップバック領域におけるインピーダンスが低い方が静電サージによる高電圧が印加された場合に電圧の上昇を抑制する効果が大きい。本発明の第１の実施の形態に係る半導体装置１０における静電保護素子１４では、Ｎ拡散層１４Ｄ１が含有するＮ型不純物の濃度（第３の濃度）を、トランジスタ１８におけるＮ−拡散層１８Ｄ１が含有するＮ型不純物の濃度（第１の濃度）よりも高くすることにより、寄生ＮＰＮトランジスタ１９のオン抵抗を低減している。その結果、図３に示すように、一次ブレークダウン電圧ＢＶｄｓ及びスナップバック電圧Ｖｓｂをほとんど変えることなく、スナップバック領域におけるインピーダンスＺｂを従来の静電保護素子１４０のスナップバック領域におけるインピーダンスＺａよりも低くすることができる。
【００５０】
なお、静電保護素子のゲート幅を広げることにより静電保護素子のインピーダンスを下げる方法もあるが、静電保護素子が大型化するというデメリットがある。本発明によれば、ゲート幅を広げる必要がないため、静電保護素子の大型化をともなわずに静電保護素子のインピーダンスを下げることができる。
【００５１】
このように、Ｎ拡散層１４Ｄ１におけるＮ型不純物の濃度（第３の濃度）を適切な値にすることによって、静電保護素子１４のインピーダンスは、内部回路１６のインピーダンスに対して十分に低くすることができる。すなわち、図１（ａ）に示すように接地パッド１１を基準として入出力パッド１２に＋の高電圧が印加された場合に、経路２３ａのインピーダンスが経路２３ｂのインピーダンスに対して十分に低くなるため、静電サージの大部分は経路２３ａのように内部回路１６を経由せずに流れ、内部回路１６が破壊することを防止できる。
【００５２】
なお、以上の説明は静電保護素子１４及び１４０について行ったが、静電保護素子１５及び１５０に対しても同様である。すなわち、図１（ｂ）に示すように電源パッド１３を基準として入出力パッド１２に＋の高電圧が印加された場合に、経路２３ｃのインピーダンスが経路２３ｄのインピーダンスに対して十分に低くなるため、静電サージの大部分は経路２３ｃのように内部回路１６を経由せずに流れ、内部回路１６が破壊することを防止できる。
【００５３】
続いて、本発明の第１の実施の形態に係る半導体装置１０の概略の製造方法について説明する。図４は、本発明の第１の実施の形態に係る半導体装置の主要な製造工程の例を示すフローチャートである。始めにステップ１００では、Ｐ型半導体基板２５を用意し、ＬＯＣＵＳ技術を用いて素子分離領域を形成する（Ｓ１００）。
【００５４】
次いでステップ１０１では、Ｐ型半導体基板２５の上面２５ａ近傍にＮ−ウェル２５ｂ及びＮ−拡散層１８Ｄ１を形成する（Ｓ１０１）。具体的には、図５（ａ）に示すようにＰ型半導体基板２５の上面２５ａにホトレジスト材料２６を塗布する。その後、図５（ｂ）に示すように塗布したホトレジスト材料２６を露光及び現像し、開口部２６ｘを有する第１の保護マスク２６ａを作製する。
【００５５】
続いて、図５（ｃ）に示すようにＰ型半導体基板２５に第１の保護マスク２６ａの開口部２６ｘから低濃度のＮ型不純物イオンを選択的に打ち込む。その後、図５（ｄ）に示すように第１の保護マスク２６ａをＰ型半導体基板２５の上面２５ａから除去することにより、Ｐ型半導体基板２５の上面２５ａ近傍に略同一のＮ型不純物濃度を有するＮ−ウェル２５ｂ及びＮ−拡散層１８Ｄ１を形成する。
【００５６】
次いでステップ１０２では、Ｐ型半導体基板２５の上面２５ａ近傍にＮ拡散層１４Ｄ１を形成する（Ｓ１０２）。具体的には図６（ａ）に示すようにＰ型半導体基板２５の上面２５ａにホトレジスト材料２７を塗布する。その後、図６（ｂ）に示すように塗布したホトレジスト材料２７を露光及び現像し、開口部２７ｘを有する第２の保護マスク２７ａを作製する。
【００５７】
続いて、図６（ｃ）に示すようにＰ型半導体基板２５に第２の保護マスク２７ａの開口部２７ｘからＮ−ウェル２５ｂ及びＮ−拡散層１８Ｄ１よりも濃度の高いＮ型不純物イオンを選択的に打ち込む。その後、図６（ｄ）に示すように第２の保護マスク２７ａをＰ型半導体基板２５の上面２５ａから除去することによりＰ型半導体基板２５の上面２５ａ近傍に、Ｎ−ウェル２５ｂ及びＮ−拡散層１８Ｄ１よりも高いＮ型不純物濃度を有するＮ拡散層１４Ｄ１を形成する。
【００５８】
次いでステップ１０３では、アニールを行った後に所定の位置にゲート絶縁膜１４Ｉ、１７Ｉ、１８Ｉを形成し、更に、ゲート絶縁膜１４Ｉ、１７Ｉ、１８Ｉ上にゲート電極１４Ｇ、１７Ｇ、１８Ｇを形成する（Ｓ１０３）。次いでステップ１０４では、Ｐ型半導体基板２５の上面２５ａ近傍にトランジスタ１７のバックゲート電極取り領域１７Ｂ、トランジスタ１８のソース領域１８Ｓ及びＮ＋拡散層１８Ｄ２、静電保護素子１４のソース領域１４Ｓ及びＮ＋拡散層１４Ｄ２となるＮ＋拡散層を形成する（Ｓ１０４）。
【００５９】
具体的には、Ｐ型半導体基板２５の上面２５ａにホトレジスト材料を塗布し、露光、現像を行い、所定の開口部を有する第３の保護マスクを作製する。続いて、Ｐ型半導体基板２５に第３の保護マスクの開口部からＮ拡散層１４Ｄ１よりも濃度の高いＮ型不純物イオンを選択的に打ち込む。その後、第３の保護マスクをＰ型半導体基板２５の上面２５ａから除去することによりＰ型半導体基板２５の上面２５ａ近傍にＮ＋拡散層を形成する。
【００６０】
次いでステップ１０５では、Ｐ型半導体基板２５の上面２５ａ近傍にトランジスタ１７のソース領域１７Ｓ及びドレイン領域１７Ｄ、トランジスタ１８のバックゲート電極取り領域１８Ｂ、静電保護素子１４のバックゲート電極取り領域１４ＢとなるＰ＋拡散層を形成する（Ｓ１０５）。具体的には、Ｐ型半導体基板２５の上面２５ａにホトレジスト材料を塗布し、露光、現像を行い、所定の開口部を有する第４の保護マスクを作製する。続いて、Ｐ型半導体基板２５に第４の保護マスクの開口部から高濃度のＰ型不純物イオンを選択的に打ち込む。その後、第４の保護マスクをＰ型半導体基板２５の上面２５ａから除去することによりＰ型半導体基板２５の上面２５ａ近傍にＰ＋拡散層を形成する。
【００６１】
次いでステップ１０６では、Ａｌ等を用いた配線やスルーホール等を形成する（Ｓ１０６）。以上の製造工程により図２に示す半導体装置１０が製造される。ステップ１０２において、Ｎ拡散層１４Ｄ１を、Ｎ−ウェル２５ｂ及びＮ−拡散層１８Ｄ１の形成に用いた第１のマスク２６ａとは異なる専用のマスク（第２のマスク２７ａ）を用いて形成することが特徴である。このような製造工程により、Ｎ−ウェル２５ｂ及びＮ−拡散層１８Ｄ１よりも高い濃度のＮ型不純物を含有するＮ拡散層１４Ｄ１を形成することができる。
【００６２】
本発明の第１の実施の形態に係る半導体装置１０によれば、静電保護素子１４のドレイン領域１４Ｄを構成するＮ拡散層１４Ｄ１におけるＮ型不純物の濃度（第３の濃度）を、トランジスタ１８のドレイン領域１８Ｄを構成するＮ−拡散層１８Ｄ１におけるＮ型不純物の濃度（第１の濃度）よりも高い適切な値にすることによって、静電保護素子１４のインピーダンスを内部回路１６のインピーダンスに対して十分に低くすることができる。その結果、接地パッド１１又は電源パッド１３を基準として入出力パッド１２に＋の高電圧が印加された場合に、経路２３ａ又は２３ｃのインピーダンスが経路２３ｂ又は２３ｄのインピーダンスに対して十分に低くなるため、静電サージの大部分は経路２３ａ又は２３ｃのように内部回路１６を経由せずに流れ、内部回路１６が破壊することを防止できる。
【００６３】
〈第２の実施の形態〉
図７は、本発明の第２の実施の形態に係る半導体装置の主要部の概略の回路構成の例を示す図である。図８は、本発明の第２の実施の形態に係る半導体装置の主要部の概略の構造及び接続の例を示す模式図である。同図中、図１及び図２と同一部分については、同一符号を付し、その説明は省略する場合がある。図７及び図８を参照するに、半導体装置３０は、静電保護素子１４及び１５が静電保護素子３４及び３５に置換された以外は半導体装置１０と同一の構成である。以降、半導体装置１０と異なる部分のみについて説明する。
【００６４】
静電保護素子３４及び３５は、ＧＧＮＭＯＳ（Gate Grounded NMOS)と呼ばれるゲートが接地されたＮチャネルのＭＯＳＦＥＴであり、入出力パッド１２に接地パッド１１又は電源パッド１３を基準として印加される＋及び−の高電圧により生じる静電サージから内部回路１６を保護する機能を有する。なお、静電保護素子３５は図８には示していないが、静電保護素子３４と同一構造である。
【００６５】
図８において、ドレイン領域３４Ｄは、第３の濃度のＮ型不純物を含有するＮ拡散層３４Ｄ１と、Ｎ拡散層３４Ｄ１中に形成された第３の濃度よりも高い第４の濃度のＮ型不純物を含有するＮ＋拡散層３４Ｄ２と、第３の濃度及び第４の濃度よりも濃度の低い第５の濃度のＮ型不純物を含有するＮ−拡散層３４Ｄ３とを有する。Ｎ拡散層３４Ｄ１及びＮ＋拡散層３４Ｄ２は、Ｎ−拡散層３４Ｄ３中に形成されている。Ｎ＋拡散層３４Ｄ２は、ドレイン電極取り領域である。Ｎ＋拡散層からなるソース領域３４Ｓと、Ｎ拡散層３４Ｄ１及びＮ＋拡散層３４Ｄ２及びＮ−拡散層３４Ｄ３からなるドレイン領域３４Ｄと、Ｐ＋拡散層からなるバックゲート電極取り領域３４Ｂとは、Ｐ型半導体基板２５の上面２５ａ近傍に所定の距離を隔てて形成されている。
【００６６】
ソース領域３４Ｓにオーバーラップする位置にはソース電極となる金属電極層（図示せず）が、ドレイン電極取り領域であるＮ＋拡散層３４Ｄ２にオーバーラップする位置にはドレイン電極となる金属電極層（図示せず）が、バックゲート電極取り領域３４Ｂにオーバーラップする位置にはバックゲート電極となる金属電極層（図示せず）が形成されている。又、Ｐ型半導体基板２５の上面２５ａの、静電保護素子３４のソース領域３４Ｓとドレイン電極取り領域であるＮ＋拡散層３４Ｄ２に挟まれた領域（チャネル領域）にオーバーラップする位置には、ゲート絶縁膜３４Ｉを介してゲート電極３４Ｇが形成されている。
【００６７】
静電保護素子３４におけるＮ−拡散層３４Ｄ３は、トランジスタ１８におけるＮ−拡散層１８Ｄ１と略同一の濃度のＮ型不純物を含有している。すなわち、第５の濃度は、第１の濃度と略同一である。静電保護素子３４におけるＮ拡散層３４Ｄ１は、Ｎ−拡散層１８Ｄ１及び３４Ｄ３よりも高い濃度のＮ型不純物を含有している。すなわち、第３の濃度は、第１の濃度及び第５の濃度よりも高い。
【００６８】
このように、静電保護素子３４のドレイン領域３４Ｄにおいて、第３の濃度のＮ型不純物を含有するＮ拡散層３４Ｄ１中に、第３の濃度よりも高い第４の濃度のＮ型不純物を含有するＮ＋拡散層３４Ｄ２を形成することにより、Ｐ型半導体基板２５の上面２５ａの、ドレイン電極取り領域であるＮ＋拡散層３４Ｄ２にオーバーラップする位置に設けられる金属電極層（図示せず）と低抵抗で接合することができる。
【００６９】
静電保護素子３４には、ドレイン領域３４Ｄをコレクタ、ソース領域３４Ｓをエミッタ、Ｐ型半導体基板２５をベースとする寄生ＮＰＮトランジスタ１９が形成されている。寄生ＮＰＮトランジスタ１９のベースとバックゲート電極取り領域３４Ｂとの間には、寄生抵抗２１が形成されている。
【００７０】
本発明の第２の実施の形態に係る半導体装置３０における静電保護素子３４では、Ｎ拡散層３４Ｄ１が含有するＮ型不純物の濃度（第３の濃度）を、トランジスタ１８におけるＮ−拡散層１８Ｄ１が含有するＮ型不純物の濃度（第１の濃度）よりも高くすることにより、寄生ＮＰＮトランジスタ１９のオン抵抗を低減している。その結果、半導体装置１０の場合と同様に、図３に示すように、一次ブレークダウン電圧ＢＶｄｓ及びスナップバック電圧Ｖｓｂをほとんど変えることなく、スナップバック領域におけるインピーダンスＺｂを従来の静電保護素子１４０のスナップバック領域におけるインピーダンスＺａよりも低くすることができる。
【００７１】
なお、静電保護素子のゲート幅を広げることにより静電保護素子のインピーダンスを下げる方法もあるが、静電保護素子が大型化するというデメリットがある。本発明によれば、ゲート幅を広げる必要がないため、静電保護素子の大型化をともなわずに静電保護素子のインピーダンスを下げることができる。
【００７２】
このように、Ｎ拡散層３４Ｄ１におけるＮ型不純物の濃度（第３の濃度）を適切な値にすることによって、静電保護素子３４のインピーダンスは、内部回路１６のインピーダンスに対して十分に低くすることができる。すなわち、図１（ａ）に示すように接地パッド１１を基準として入出力パッド１２に＋の高電圧が印加された場合に、経路２３ａのインピーダンスが経路２３ｂのインピーダンスに対して十分に低くなるため、静電サージの大部分は経路２３ａのように内部回路１６を経由せずに流れ、内部回路１６が破壊することを防止できる。
【００７３】
なお、以上の説明は静電保護素子３４について行ったが、静電保護素子３５に対しても同様である。すなわち、図１（ｂ）に示すように電源パッド１３を基準として入出力パッド１２に＋の高電圧が印加された場合に、経路２３ｃのインピーダンスが経路２３ｄのインピーダンスに対して十分に低くなるため、静電サージの大部分は経路２３ｃのように内部回路１６を経由せずに流れ、内部回路１６が破壊することを防止できる。
【００７４】
又、Ｎ拡散層３４Ｄ１をＮ−拡散層３４Ｄ３中の一部の領域に形成することにより、高濃度のＮ型不純物を含有する領域をより狭い範囲にできるため、高濃度のＮ型不純物を含有する領域を広い範囲に形成すると耐圧が問題になるような場合に特に効果を奏する。
【００７５】
続いて、本発明の第２の実施の形態に係る半導体装置３０の概略の製造方法について説明する。図９は、本発明の第２の実施の形態に係る半導体装置の主要の製造工程の例を示すフローチャートである。同図中、図４と同一部分については、同一符号を付し、その説明は省略する場合がある。始めにステップ１００では、Ｐ型半導体基板２５を用意し、ＬＯＣＵＳ技術を用いて素子分離領域を形成する（Ｓ１００）。
【００７６】
次いでステップ２０１では、Ｐ型半導体基板２５の上面２５ａ近傍にＮ−ウェル２５ｂ、Ｎ−拡散層１８Ｄ１及び３４Ｄ３を形成する（Ｓ２０１）。具体的には図１０（ａ）に示すようにＰ型半導体基板２５の上面２５ａにホトレジスト材料２８を塗布する。その後、図１０（ｂ）に示すように塗布したホトレジスト材料２８を露光及び現像し、開口部２８ｘを有する第１の保護マスク２８ａを作製する。
【００７７】
続いて、図１０（ｃ）に示すようにＰ型半導体基板２５に第１の保護マスク２８ａの開口部２８ｘから低濃度のＮ型不純物イオンを選択的に打ち込む。その後、図１０（ｄ）に示すように第１の保護マスク２８ａをＰ型半導体基板２５の上面２５ａから除去することにより、Ｐ型半導体基板２５の上面２５ａ近傍に略同一のＮ型不純物濃度を有するＮ−ウェル２５ｂ、Ｎ−拡散層１８Ｄ１及び３４Ｄ３を形成する。
【００７８】
次いでステップ２０２では、ステップ２０１で形成したＮ−拡散層３４Ｄ３中に、Ｎ−拡散層３４Ｄ３よりも高濃度のＮ型不純物を含有するＮ拡散層３４Ｄ１を形成する（Ｓ２０２）。具体的には図１１（ａ）に示すようにＰ型半導体基板２５の上面２５ａにホトレジスト材料２９を塗布する。その後、図１１（ｂ）に示すように塗布したホトレジスト材料２９を露光及び現像し、平面視においてＮ−拡散層２５ｅの一部を開口する開口部２９ｘを有する第２の保護マスク２９ａを作製する。
【００７９】
続いて、図１１（ｃ）に示すようにＮ−拡散層３４Ｄ３に第２の保護マスク２９ａの開口部２９ｘからＮ型不純物イオンを重ね打ちする。その後、図１１（ｄ）に示すように第２の保護マスク２９ａをＰ型半導体基板２５の上面２５ａから除去することにより、Ｎ−拡散層３４Ｄ３中の一部にＮ−拡散層３４Ｄ３よりも濃度の高いＮ型不純物を含有するＮ拡散層３４Ｄ１を形成する。
【００８０】
次いで図４に示すステップ１０３からステップ１０６と同様の工程を経て半導体装置３０が製造される。ステップ２０２において、Ｎ拡散層３４Ｄ１を、Ｎ−ウェル２５ｂ並びにＮ−拡散層１８Ｄ１及び３４Ｄ３の形成に用いた第１のマスク２８ａとは異なる専用のマスク（第２のマスク２９ａ）を用いて形成することが特徴である。このような製造工程により、Ｎ−ウェル２５ｂ、Ｎ−拡散層１８Ｄ１及び３４Ｄ３よりも高い濃度のＮ型不純物を含有するＮ拡散層３４Ｄ１を形成することができる。
【００８１】
本発明の第２の実施の形態に係る半導体装置３０によれば、静電保護素子３４のドレイン領域３４Ｄを構成するＮ拡散層３４Ｄ１におけるＮ型不純物の濃度を（第３の濃度）を、トランジスタ１８のドレイン領域１８Ｄを構成するＮ−拡散層１８Ｄ１におけるＮ型不純物の濃度（第１の濃度）よりも高い適切な値にすることによって、静電保護素子３４のインピーダンスを内部回路１６のインピーダンスに対して十分に低くすることができる。その結果、接地パッド１１又は電源パッド１３を基準として入出力パッド１２に＋の高電圧が印加された場合に、経路２３ａ又は２３ｃのインピーダンスが経路２３ｂ又は２３ｄのインピーダンスに対して十分に低くなるため、静電サージの大部分は経路２３ａ又は２３ｃのように内部回路１６を経由せずに流れ、内部回路１６が破壊することを防止できる。
【００８２】
又、Ｎ拡散層３４Ｄ１をＮ−拡散層３４Ｄ３中の一部の領域に形成することにより、高濃度のＮ型不純物を含有する領域をより狭い範囲にできるため、高濃度のＮ型不純物を含有する領域を広い範囲に形成すると耐圧が問題になるような場合に特に効果を奏する。
【００８３】
以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【００８４】
例えば、本発明の第１の実施の形態及び第２の実施の形態では、静電保護素子としてＧＧＮＭＯＳ（Gate Grounded NMOS)と呼ばれるゲートが接地されたＮチャネルのＭＯＳＦＥＴを用いる例を示した。しかし、本発明は、他の形態の静電保護素子が用いられている半導体装置にも適用可能である。一例を挙げれば、ＭＯＳＦＥＴのゲートとソースとの間に抵抗を接続した静電保護素子や、ＭＯＳＦＥＴのゲートを制御し静電サージ印加時にＭＯＳＦＥＴをオンさせる静電保護素子等である。
【００８５】
又、本発明の第１の実施の形態及び第２の実施の形態では、本発明をＰ型半導体基板を用いた半導体装置に適用する例を示したが、本発明はＮ型半導体基板を用いた半導体装置にも適用することができる。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施の形態に係る半導体装置の主要部の概略の回路構成の例を示す図である。
【図２】本発明の第１の実施の形態に係る半導体装置の主要部の概略の構造及び接続の例を示す模式図である。
【図３】静電保護素子の電流電圧特性の例を示す図である。
【図４】本発明の第１の実施の形態に係る半導体装置の主要な製造工程の例を示すフローチャートである。
【図５】本発明の第１の実施の形態に係る半導体装置の主要な製造工程の例を示す図（その１）である。
【図６】本発明の第１の実施の形態に係る半導体装置の主要な製造工程の例を示す図（その２）である。
【図７】本発明の第２の実施の形態に係る半導体装置の主要部の概略の回路構成の例を示す図である。
【図８】本発明の第２の実施の形態に係る半導体装置の主要部の概略の構造及び接続の例を示す模式図である。
【図９】本発明の第２の実施の形態に係る半導体装置の主要の製造工程の例を示すフローチャートである。
【図１０】本発明の第２の実施の形態に係る半導体装置の主要な製造工程の例を示す図（その１）である。
【図１１】本発明の第２の実施の形態に係る半導体装置の主要な製造工程の例を示す図（その２）である。
【図１２】従来の半導体装置の主要部の概略の回路構成の例を示す図である。
【図１３】従来の半導体装置の主要部の概略の構造及び接続の例を示す模式図である。
【符号の説明】
【００８７】
１０，３０  半導体装置
１１  接地パッド
１２  入出力パッド
１３  電源パッド
１４，１５，３４，３５  静電保護素子
１４Ｂ，１７Ｂ，１８Ｂ，３４Ｂ  バックゲート電極取り領域
１４Ｄ，１７Ｄ，１８Ｄ，３４Ｄ  ドレイン領域
１４Ｄ１，３４Ｄ１  Ｎ拡散層
１４Ｄ２，１８Ｄ２，３４Ｄ２  Ｎ＋拡散層
１４Ｇ，１７Ｇ，１８Ｇ，３４Ｄ  ゲート電極
１４Ｉ，１７Ｉ，１８Ｉ，３４Ｉ  ゲート絶縁膜
１４Ｓ，１７Ｓ，１８Ｓ，３４Ｓ  ソース領域
１６  内部回路
１７，１８  トランジスタ
１８Ｄ１，３４Ｄ３  Ｎ−拡散層
１９，２０  寄生ＮＰＮトランジスタ
２１，２２  寄生抵抗
２３ａ〜２３ｄ  経路
２５  Ｐ型半導体基板
２５ａ  Ｐ型半導体基板２５の上面
２５ｂ  Ｎ−ウェル
２６，２７，２８，２９  ホトレジスト材料
２６ａ，２８ａ  第１の保護マスク
２７ａ，２９ａ  第２の保護マスク
２６ｘ，２７ｘ，２８ｘ，２９ｘ  開口部
Ｂ  バックゲート
Ｄ  ドレイン
Ｇ  ゲート
Ｓ  ソース
ｂ  ベース
ｃ  コレクタ
ｅ  エミッタ
【図１】
2010010387.tif 000003
【図２】
2010010387.tif 000004
【図３】
2010010387.tif 000005
【図４】
2010010387.tif 000006
【図５】
2010010387.tif 000007
【図６】
2010010387.tif 000008
【図７】
2010010387.tif 000009
【図８】
2010010387.tif 000010
【図９】
2010010387.tif 000011
【図１０】
2010010387.tif 000012
【図１１】
2010010387.tif 000013
【図１２】
2010010387.tif 000014
【図１３】
2010010387.tif 000015