(57)【要約】【課題】ＦＥＴを使用した低損失整流回路、この整流回路を使用したＯＲダイオード及びＰＦＣ整流回路を実現する。【解決手段】基準電位を基準とした第１半導体素子の他端の電位の変動により、第３半導体素子の他端の電位が第２半導体素子の他端の電位未満となって第３半導体素子が導通、第２半導体素子が非導通、第２半導体素子の一端の電位が上昇、第１半導体素子は導通し、第３半導体素子の他端の電位が第２半導体素子の他端の電位を超えて該第３半導体素子が非導通、第２半導体素子は導通し第２半導体素子の一端の電位が低下、該第１半導体素子は非導通。【選択図】図３
2010028954.tif 000002
【特許請求の範囲】
【請求項１】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１〜第５抵抗素子と、直流電源とを備え、
前記第２制御端及び前記第３制御端には前記第１抵抗素子を介して前記直流電源の正電位が印加され、前記第２半導体素子の一端、前記第３半導体素子の一端には、それぞれ、前記第２抵抗素子、前記第３抵抗素子を介して該直流電源の正電位が印加され、
基準電位である前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達され該第２半導体素子の一端の電位は前記第１制御端に印加され、
一端に前記直流電源の正電位が印加された前記第４抵抗素子の他端と、一端に前記第１半導体素子の他端の電位が印加された前記第５抵抗素子の他端、との接続部の電位が前記第３半導体素子の他端に印加され、
前記基準電位を基準とした前記第１半導体素子の他端の電位の変動により、前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位未満となって該第３半導体素子が導通することにより該第２半導体素子が非導通となり該第２半導体素子の一端の電位が上昇することにより該第１半導体素子は導通し、該第３半導体素子の他端の電位が該第２半導体素子の他端の電位を超えて該第３半導体素子が非導通となることにより該第２半導体素子は導通し該第２半導体素子の一端の電位が低下することにより該第１半導体素子は非導通となることを特徴とする整流回路。
【請求項２】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１〜第５抵抗素子と、直流電源とを備え、
前記第２制御端及び前記第３制御端には前記第１抵抗素子を介して前記直流電源の負電位が印加され、前記第２半導体素子の一端、前記第３半導体素子の一端には、それぞれ、前記第２抵抗素子、前記第３抵抗素子を介して該直流電源の負電位が印加され、
基準電位である前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達され該第２半導体素子の一端の電位は前記第１制御端に印加され、
一端に前記直流電源の負電位が印加された前記第４抵抗素子の他端と、一端に前記第１半導体素子の他端の電位が印加された前記第５抵抗素子の他端、との接続部の電位が前記第３半導体素子の他端に印加され、
前記基準電位を基準とした前記第１半導体素子の他端の電位の変動により、前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より高くなって該第３半導体素子が導通することにより該第２半導体素子が非導通となり該第２半導体素子の一端の電位が低下することにより該第１半導体素子は導通し、該第３半導体素子の他端の電位が該第２半導体素子の他端の電位未満のとき該第３半導体素子が非導通となることにより該第２半導体素子は導通し該第２半導体素子の一端の電位が上昇することにより該第１半導体素子は非導通となることを特徴とする整流回路。
【請求項３】
第８制御端を有し電流路の一端及び他端を有する第８半導体素子と、
第１整流素子と、第９抵抗素子をさらに備え、
前記第２半導体素子の一端と前記第１制御端との間に、前記第１整流素子の一端を該第２半導体素子の一端側に他端を該第１制御端側に該第１整流素子を挿入し、該第１整流素子の一端に前記第８制御端を接続し、該第１整流素子の他端に該第８半導体素子の一端を接続し、該第８制御端と該第８半導体素子の他端間に前記第９抵抗素子を接続し、該第８半導体素子の他端は前記第１半導体素子の一端に接続されることを特徴とする請求項１又は２に記載の整流回路。
【請求項４】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第４制御端を有し電流路の一端及び他端を有する第４半導体素子と、
第５制御端を有し電流路の一端及び他端を有する第５半導体素子と、
第１〜第７抵抗素子と、直流電源とを備え、
前記第４制御端及び前記第５制御端には前記直流電源の正電位を前記第１抵抗素子と前記第６抵抗素子により分圧された電位が印加され、
前記第４半導体素子の一端、前記第５半導体素子の一端には、それぞれ、前記第２抵抗素子、前記第３抵抗素子を介して該直流電源の正電位が印加され、
前記第４半導体素子の他端の電位、前記第５半導体素子の他端の電位は、それぞれ、前記第２半導体素子の一端、前記第３半導体素子の一端に印加され、
前記第４制御端及び前記第５制御の共通電位は、前記第７抵抗素子を介して前記第２制御端及び前記第３制御端の共通電位として印加され、
前記第４半導体素子の一端の電位は前記第１制御端に印加され、
一端に前記直流電源の正電位が印加された第４抵抗素子の他端と、一端に前記第１半導体素子の他端の電位が印加された前記第５抵抗素子の他端、との接続部の電位が前記第３半導体素子の他端に印加され、
基準電位である前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達され、
前記基準電位を基準とした前記第１半導体素子の他端の電位の変動により、前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位未満となって該第３半導体素子が導通することにより該第２半導体素子が非導通となり前記第４半導体素子の一端の電位が上昇することにより該第１半導体素子は導通し、該第３半導体素子の他端の電位が該第２半導体素子の他端の電位を超えて該第３半導体素子が非導通となることにより該第２半導体素子は導通し前記第４半導体素子の一端の電位が低下することにより該第１半導体素子は非導通となることを特徴とする整流回路。
【請求項５】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第４制御端を有し電流路の一端及び他端を有する第４半導体素子と、
第５制御端を有し電流路の一端及び他端を有する第５半導体素子と、
第１〜第７抵抗素子と、直流電源とを備え、
前記第４制御端及び前記第５制御端には前記直流電源の負電位を前記第１抵抗素子と前記第６抵抗素子により分圧された電位が印加され、
前記第４半導体素子の一端、前記第５半導体素子の一端には、それぞれ、前記第２抵抗素子、前記第３抵抗素子を介して該直流電源の負電位が印加され、
前記第４半導体素子の他端の電位、前記第５半導体素子の他端の電位は、それぞれ、前記第２半導体素子の一端、前記第３半導体素子の一端に印加され、
前記第４制御端及び前記第５制御の共通電位は、前記第７抵抗素子を介して前記第２制御端及び前記第３制御端の共通電位として印加され、
前記第４半導体素子の一端の電位は前記第１制御端に印加され、
一端に前記直流電源の電位が印加された第４抵抗素子の他端と、一端に前記第１半導体素子の他端の電位が印加された前記第５抵抗素子の他端、との接続部の電位が前記第３半導体素子の他端に印加され、
基準電位である前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達され、
前記基準電位を基準とした前記第１半導体素子の他端の電位の変動により、前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より高くなって該第３半導体素子が導通することにより該第２半導体素子が非導通となり前記第４半導体素子の一端の電位が低下することにより該第１半導体素子は導通し、該第３半導体素子の他端の電位が該第２半導体素子の他端の電位未満とき該第３半導体素子が非導通となることにより該第２半導体素子は導通し前記第４半導体素子の一端の電位が上昇することにより該第１半導体素子は非導通となることを特徴とする整流回路。
【請求項６】
第８制御端を有し電流路の一端及び他端を有する第８半導体素子と、
第１整流素子と、第９抵抗素子をさらに備え、
前記第４半導体素子の一端と前記第１制御端との間に、前記第１整流素子の一端を該第４半導体素子の一端側に他端を該第１制御端側に該第１整流素子を挿入し、該第１整流素子の一端に前記第８制御端を接続し、該第１整流素子の他端に該第８半導体素子の一端を接続し、該第８制御端と該第８半導体素子の他端間に前記第９抵抗素子を接続し、該第８半導体素子の他端は前記第１半導体素子の一端に接続されることを特徴とする請求項４又は５に記載の整流回路。
【請求項７】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第４制御端を有し電流路の一端及び他端を有する第４半導体素子と、
第５制御端を有し電流路の一端及び他端を有する第５半導体素子と、
第６制御端を有し電流路の一端及び他端を有する第６半導体素子と、
第７制御端を有し電流路の一端及び他端を有する第７半導体素子と、
第１〜第８抵抗素子と、直流電源とを備え、
前記第４制御端及び前記第５制御端には前記直流電源の正電位を前記第１抵抗素子と前記第６抵抗素子により分圧された電位が印加され、
前記第４半導体素子の一端、前記第５半導体素子の一端には、それぞれ、前記第２抵抗素子、前記第３抵抗素子と前記第８抵抗素子の直列接続回路を介して該直流電源の正電位が印加され、
前記第４半導体素子の他端の電位、前記第５半導体素子の他端の電位は、それぞれ、前記第２半導体素子の一端、前記第３半導体素子の一端に印加され、
前記第４制御端及び前記第５制御の共通電位は、前記第７抵抗素子を介して前記第２制御端及び前記第３制御端の共通電位として印加され、
前記直流電源の正電位は前記第６半導体素子の一端に印加され、該第６半導体素子の他端の電位は端は前記第７半導体素子の一端に印加され、該第７半導体素子の他端の電位は前記第１制御端に印加され、
前記第４半導体素子の一端の電位は前記第６制御端に印加され、前記第３抵抗素子と前記第８抵抗素子の接続部の電位は前記第７制御端に印加され、
一端に前記直流電源の正電位が印加された第４抵抗素子の他端と、一端に前記第１半導体素子の他端の電位が印加された前記第５抵抗素子の他端、との接続部の電位が前記第３半導体素子の他端に印加され、
基準電位である前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達され、
前記基準電位を基準とした前記第１半導体素子の他端の電位の変動により、前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位未満となって該第３半導体素子が導通することにより該第２半導体素子は非導通となり前記第３抵抗素子の他端と前記第８抵抗素子の他端の接続部の電位が低下し、かつ、前記第４半導体素子の一端の電位が上昇することにより前記第６半導体素子及び前記第７半導体素子の他端の電位が上昇するため該第１半導体素子は導通し、該第３半導体素子の他端の電位が該第２半導体素子の他端の電位を超えて該第３半導体素子が非導通となることにより該第２半導体素子は導通し該第３抵抗素子の他端と該第８抵抗素子の他端の接続部の電位が上昇し、かつ、前記第４半導体素子の一端の電位が低下することにより前記第６半導体素子及び前記第７半導体素子の他端の電位が低下するため該第１半導体素子は非導通となることを特徴とする整流回路。
【請求項８】
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第４制御端を有し電流路の一端及び他端を有する第４半導体素子と、
第５制御端を有し電流路の一端及び他端を有する第５半導体素子と、
第６制御端を有し電流路の一端及び他端を有する第６半導体素子と、
第７制御端を有し電流路の一端及び他端を有する第７半導体素子と、
第１〜第８抵抗素子と、直流電源とを備え、
前記第４制御端及び前記第５制御端には前記直流電源の負電位を前記第１抵抗素子と前記第６抵抗素子により分圧された電位が印加され、
前記第４半導体素子の一端、前記第５半導体素子の一端には、それぞれ、前記第２抵抗素子、前記第３抵抗素子と前記第８抵抗素子の直列接続回路を介して該直流電源の負電位が印加され、
前記第４半導体素子の他端の電位、前記第５半導体素子の他端の電位は、それぞれ、前記第２半導体素子の一端、前記第３半導体素子の一端に印加され、
前記第４制御端及び前記第５制御の共通電位は、前記第７抵抗素子を介して前記第２制御端及び前記第３制御端の共通電位として印加され、
前記直流電源の正電位は前記第６半導体素子の一端に印加され、該第６半導体素子の他端の電位は端は前記第７半導体素子の一端に印加され、該第７半導体素子の他端の電位は前記第１制御端に印加され、
前記第４半導体素子の一端の電位は前記第６制御端に印加され、前記第３抵抗素子と前記第８抵抗素子の接続部の電位は前記第７制御端に印加され、
一端に前記直流電源の負電位が印加された第４抵抗素子の他端と、一端に前記第１半導体素子の他端の電位が印加された前記第５抵抗素子の他端、との接続部の電位が前記第３半導体素子の他端に印加され、
基準電位である前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達され、
前記基準電位を基準とした前記第１半導体素子の他端の電位の変動により、前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より高くなって該第３半導体素子が導通することにより該第２半導体素子は非導通となり前記第３抵抗素子の他端と前記第８抵抗素子の他端の接続部の電位が上昇し、かつ、前記第４半導体素子の一端の電位が低下することにより前記第６半導体素子及び前記第７半導体素子の他端の電位が低下するため該第１半導体素子は導通し、該第３半導体素子の他端の電位が該第２半導体素子の他端の電位未満のとき該第３半導体素子が非導通となることにより該第２半導体素子は導通し前記第３抵抗素子の他端と前記第８抵抗素子の他端の接続部の電位が低下し、かつ、前記第４半導体素子の一端の電位が上昇することにより前記第６半導体素子及び前記第７半導体素子の他端の電位が上昇するため該第１半導体素子は非導通となることを特徴とする整流回路。
【請求項９】
第８制御端を有し電流路の一端及び他端を有する第８半導体素子と、
第１整流素子と、第９抵抗素子をさらに備え、
前記第７半導体素子の他端と前記第１制御端との間に、前記第１整流素子の一端を該第７半導体素子の他端側に他端を該第１制御端側に該第１整流素子を挿入し、該第１整流素子の一端に前記第８制御端を接続し、該第１整流素子の他端に該第８半導体素子の一端を接続し、該第８制御端と該第８半導体素子の他端間に前記第９抵抗素子を接続し、該第８半導体素子の他端は前記第１半導体素子の一端に接続されることを特徴とする請求項７又は８に記載の整流回路。
【請求項１０】
容量素子と、定電圧素子をさらに備え、
前記直流電源は、前記第４抵抗素子の一端に接続された前記容量素子の一端及び前記定電圧素子の一端と、該容量素子の他端及び該定電圧素子の他端が前記第２半導体素子の他端に接続されていることにより構成されることを特徴とする請求項１〜９のいずれかに記載の整流回路。
【請求項１１】
発光素子と、光起電力を誘起する受光素子をさらに備え、
前記直流電源は、前記第２半導体素子の他端に外部の直流電源の一方の極の電位を印加している該外部の直流電源の両極の電圧が前記発光素子の両端に印加されることによる該発光素子の発光を受ける前記受光素子の光起電力による電圧が該第２半導体素子の他端と前記第４抵抗素子の一端間に印加されることにより構成されることを特徴とする請求項１〜９のいずれかに記載の整流回路。
【請求項１２】
発光素子と、光起電力を誘起する受光素子をさらに備え、
前記直流電源は、外部の直流電源から発光素子に電圧が供給されることによる該発光素子の発光を受ける受光素子の光起電力による電圧が前記第２半導体素子の他端と前記第４抵抗素子の一端間に印加されることにより構成されることを特徴とする請求項１〜９のいずれかに記載の整流回路。
【請求項１３】
前記第２半導体素子の他端と前記外部の直流電源の他方の極との間に第１０抵抗素子を接続し、前記第１半導体素子の他端と前記外部の直流電源の他方の極との間に第１１抵抗素子を接続したことを特徴とする請求項１１に記載の整流回路。
【請求項１４】
前記第１半導体素子の他端と前記外部の直流電源の他方の極との間に第１１抵抗素子を接続したことを特徴とする請求項１２に記載の整流回路。
【請求項１５】
第２整流素子をさらに備え、該第２整流素子の一端に所定の電位を印加し、該第２整流素子の他端に発生する電位を前記第８制御端に印加し、第１半導体素子の導通／非導通を制御することを特徴とする請求項１〜１４のいずれかに記載の整流回路。
【請求項１６】
前記第１半導体素子は、ＦＥＴであり一端はソース他端はドレインであり又はバイポーラトランジスタであって一端はエミッタ他端はコレクタであり、
前記第２及び第３半導体素子は、バイポーラトランジスタであり一端はエミッタ他端はコレクタであり、
前記第４乃至第６半導体素子は、バイポーラトランジスタであり一端はコレクタ他端はエミッタであり又はＦＥＴであって一端はドレイン他端はソースであり、
前記第７及び第８半導体素子は、バイポーラトランジスタであり一端はエミッタ他端はコレクタであり又はＦＥＴであって一端はソース他端はドレインであることを特徴とする請求項１〜１５のいずれかに記載の整流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、整流回路、ＯＲ（論理和）ダイオード用途としての整流回路及びＰＦＣ動作をさせる整流回路に関する。
【背景技術】
【０００２】
従来から使用されている整流用ダイオードは、通常のＰＮ接合のシリコンダイオードでは、順方向降下電圧は０．６Ｖ〜１Ｖ程度であり、世界的レベルで省エネ化が提唱されている今日では順方向電圧降下が大きく電力損失が大きい。
また、順方向電圧降下が比較的小さいショットキバリアダイオードでも順方向電圧降下は、０．２Ｖ〜０．４Ｖ程度であり、電力損失の大きさにおいて大差はない。また、このダイオードは逆耐圧電圧が小さいので、高電圧の整流用途として向かない。
ＰＦＣ回路は従来から整流回路に組み込まれており、専用の制御用ＩＣが販売されているが、２端子ダイオードにもう一端を付加した使い易いものは見られない。
従来から知られているＯＲダイオード回路は、電力容量の小さい直流電源を並列接続し、大電力（大電流）を得るためのものであり、すなわち、電源の出力をダイオードを通して複数並列接続するものである。
最近では、出力電力の低い（１２Ｖが標準になりつつある。）直流電源が使用されるため、このＯＲダイオードに通常のＰＮ接合のシリコンダイオードを使用した場合、直流電源電圧に対する順方向電圧降下の割合が大きく電力損失の度合いがさらに大きくなる。したがって、ＦＥＴを用いた低導通抵抗による低損失整流回路か考えられる。
特許文献１には、ＭＯＳトランジスタを使用した整流回路が開示されている。特許文献１の段落００２１から該文献の図２について具体的数値を用いた以下の説明がある。以下はＮチャネルＭＯＳトランジスタの場合である。
「具体的数値を用いて
図２の動作を説明する。トランジスタＭ１，Ｍ２のしきい値電圧Ｖｔｈｎ１，Ｖｔｈｎ２をそれぞれ０．６Ｖ，０．５Ｖとする。電圧Ｖｂを０Ｖとする。なお、電圧ΔＶｔｈｎは０．１Ｖである。」
「ノードＮ２の電圧Ｖａが−０．１Ｖ以下の場合、電子の流れる方向は、ノードＮ２からノードＮ１の方向であり、ノードＮ２がソースとなる。トランジスタＭ１のゲートには、ダイオード接続されたトランジスタＭ２によって０．５Ｖの電圧が入力されているので、ノードＮ２とトランジスタＭ１のゲートの電位差は、０．６Ｖ以上となり、トランジスタＭ１はオンする。これによって、電流は、ノードＮ１からノードＮ２方向へ流れる。」
「一方、電圧Ｖａが−０．１Ｖ〜０Ｖの間になると、ノードＮ２とトランジスタＭ１のゲートの電位差は、しきい値電圧Ｖｔｈｎ１の０．６Ｖより小さくなり、トランジスタＭ１はオフする。さらに、電圧Ｖａが０Ｖより大きくなると、電子の流れる方向は、ノードＮ１からノードＮ２方向となり、ノードＮ１がソースとなる。トランジスタＭ１のゲートには、ノードＮ１の０Ｖの電圧に対し、トランジスタＭ２によって、０．５Ｖの電圧が入力されているため、トランジスタＭ１はオフ状態である。」
また、ＰチャネルＭＯＳトランジスタの例は、段落００３９から同様に説明がある。
特許文献２には、演算増幅器とＦＥＴを組み合わせた整流回路が開示されている。
【０００３】
特許文献１では、ノードＮ１の電圧Ｖｂが０Ｖのとき、ノードＮ２の電圧Ｖａが−０．１Ｖ以下のとき、トランジスタＭ１はＯＮになり、ノードＮ１（ドレイン）からノードＮ２（ソース）への電流が流れ、Ｖａが−０．１Ｖ〜０Ｖの間になるとトランジスタＭ１はＯＦＦになり、電流は流れない。
Ｐチャネルの説明でも電圧極性が逆になるのみで、考え方は同様である。
特許文献２は、演算増幅器（ＯＰ）の非反転入力から整流信号電圧が入力される。
【０００４】
【特許文献１】特開２００６−１０１６７０号公報
【特許文献２】特開平６−５４５４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の整流回路は、ＰＮ接合ダイオードを主に使用するため順方向電圧降下が大きい。
従来のＰＦＣ回路は、専用のＩＣが外付けで必要であった。
ＯＲダイオードについては、
ＤＣ／ＤＣコンバータにおいて、出力電力容量が小さいものは製造が容易であり、出力電力容量が大きなものは製造が難しい。したがって、出力容量の小さいＤＣ／ＤＣコンバータを複数並列接続し、出力電力容量を大きくする方法が考えられる。
この場合、同期整流回路を内蔵したＤＣ／ＤＣコンバータを複数並列接続すると、これらＤＣ／ＤＣコンバータの出力電圧のバラツキにより、出力電圧の若干高いＤＣ／ＤＣコンバータから、当該ＤＣ／ＤＣコンバータより出力電圧の若干低いＤＣ／ＤＣコンバータに電流が逆流する。
このような事態が発生すると、電流の逆流を受けたＤＣ／ＤＣコンバータのスイッチング素子は発熱し、故障の原因となる。また、負荷への給電電力が減少する。したがって、ＤＣ／ＤＣコンバータの出力にダイオードを直列に接続したものを複数用意し、これらダイオードの出力端でＤＣ／ＤＣコンバータの出力電力を加算する。
たとえば、正の電圧を出力するＤＣ／ＤＣコンバータを並列接続する場合、ＤＣ／ＤＣコンバータの出力端にダイオードのアノードを接続し、各ＤＣ／ＤＣコンバータに接続されている各ダイオードのカソードを結合する。
このようなダイオードの接続方法（回路）をＯＲダイオード回路という。
このＯＲダイオードに通常のＰＮ接合素子を使用した場合、順方向電圧降下が大きい。したがって、ＦＥＴを用いた整流回路か考えられる。
特許文献１の整流回路は、ＭＯＳＦＥＴのドレイン（ダイオードとしてはアノードに相当）からソース（ダイオードとしてはカソードに相当）に電流を流す場合と、ドレインからソースに電流を流さない場合の２現象により整流作用をつくりだすため、ＯＲダイオードとして使用できない。すなわち、ソースからドレインへの電流はＭＯＳＦＥＴがＯＦＦの場合でも寄生ダイオードにより電流が流れ電流を遮断できない。
特許文献２では小信号用整流回路であり、ＯＲダイオードのような電力は扱えない。
【０００６】
以上の現状に鑑み、本発明は導通時の抵抗が小さいＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｓｉｓｔｏｒ）を使用し、高耐圧であり、かつ、ＦＥＴの導通／非導通の切れ味の良いＦＥＴ制御回路を有する整流回路を実現する。
本発明の整流回路は、従来の２端子ダイオードと同様に使用でき、かつ、ＰＦＣ制御端であるもうひとつの端子を付加してＰＦＣ機能付きダイオードとして簡易に使用できる。
ＯＲダイオード用途としての整流回路は、低耐圧用途が多いが、さらに導通抵抗が小さく、かつ、ＦＥＴの導通／非導通の切れ味の良いＦＥＴ制御回路を有する整流回路を実現する。
ＦＥＴの使い方としては、特許文献１と異なり、ソース（ダイオードとしてはアノードに相当）からドレイン（ダイオードとしてはカソードに相当）に電流を流し、ドレインからソースへの電流を遮断する回路を実現する。したがって、ＯＲダイオードとした場合、カソードからアノードに電流が流れることはない。
【課題を解決するための手段】
【０００７】
上記の目的を実現するべく本発明は以下の構成を提供する。
（１）請求項１に係る整流回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１〜第５抵抗素子と、直流電源とを備え、
前記第２制御端及び前記第３制御端には前記第１抵抗素子を介して前記直流電源の正電位が印加され、前記第２半導体素子の一端、前記第３半導体素子の一端には、それぞれ、前記第２抵抗素子、前記第３抵抗素子を介して該直流電源の正電位が印加され、
基準電位である前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達され該第２半導体素子の一端の電位は前記第１制御端に印加され、
一端に前記直流電源の正電位が印加された前記第４抵抗素子の他端と、一端に前記第１半導体素子の他端の電位が印加された前記第５抵抗素子の他端、との接続部の電位が前記第３半導体素子の他端に印加され、
前記基準電位を基準とした前記第１半導体素子の他端の電位の変動により、前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位未満となって該第３半導体素子が導通することにより該第２半導体素子が非導通となり該第２半導体素子の一端の電位が上昇することにより該第１半導体素子は導通し、該第３半導体素子の他端の電位が該第２半導体素子の他端の電位を超えて該第３半導体素子が非導通となることにより該第２半導体素子は導通し該第２半導体素子の一端の電位が低下することにより該第１半導体素子は非導通となることを特徴とする。
（２）請求項２に係る整流回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第１〜第５抵抗素子と、直流電源とを備え、
前記第２制御端及び前記第３制御端には前記第１抵抗素子を介して前記直流電源の負電位が印加され、前記第２半導体素子の一端、前記第３半導体素子の一端には、それぞれ、前記第２抵抗素子、前記第３抵抗素子を介して該直流電源の負電位が印加され、
基準電位である前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達され該第２半導体素子の一端の電位は前記第１制御端に印加され、
一端に前記直流電源の負電位が印加された前記第４抵抗素子の他端と、一端に前記第１半導体素子の他端の電位が印加された前記第５抵抗素子の他端、との接続部の電位が前記第３半導体素子の他端に印加され、
前記基準電位を基準とした前記第１半導体素子の他端の電位の変動により、前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より高くなって該第３半導体素子が導通することにより該第２半導体素子が非導通となり該第２半導体素子の一端の電位が低下することにより該第１半導体素子は導通し、該第３半導体素子の他端の電位が該第２半導体素子の他端の電位未満のとき該第３半導体素子が非導通となることにより該第２半導体素子は導通し該第２半導体素子の一端の電位が上昇することにより該第１半導体素子は非導通となることを特徴とする。
（３）請求項３に係る整流回路は、請求項１又は２において、
第８制御端を有し電流路の一端及び他端を有する第８半導体素子と、
第１整流素子と、第９抵抗素子をさらに備え、
前記第２半導体素子の一端と前記第１制御端との間に、前記第１整流素子の一端を該第２半導体素子の一端側に他端を該第１制御端側に該第１整流素子を挿入し、該第１整流素子の一端に前記第８制御端を接続し、該第１整流素子の他端に該第８半導体素子の一端を接続し、該第８制御端と該第８半導体素子の他端間に前記第９抵抗素子を接続し、該第８半導体素子の他端は前記第１半導体素子の一端に接続されることを特徴とする。
（４）請求項４に係る整流回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第４制御端を有し電流路の一端及び他端を有する第４半導体素子と、
第５制御端を有し電流路の一端及び他端を有する第５半導体素子と、
第１〜第７抵抗素子と、直流電源とを備え、
前記第４制御端及び前記第５制御端には前記直流電源の正電位を前記第１抵抗素子と前記第６抵抗素子により分圧された電位が印加され、
前記第４半導体素子の一端、前記第５半導体素子の一端には、それぞれ、前記第２抵抗素子、前記第３抵抗素子を介して該直流電源の正電位が印加され、
前記第４半導体素子の他端の電位、前記第５半導体素子の他端の電位は、それぞれ、前記第２半導体素子の一端、前記第３半導体素子の一端に印加され、
前記第４制御端及び前記第５制御の共通電位は、前記第７抵抗素子を介して前記第２制御端及び前記第３制御端の共通電位として印加され、
前記第４半導体素子の一端の電位は前記第１制御端に印加され、
一端に前記直流電源の正電位が印加された第４抵抗素子の他端と、一端に前記第１半導体素子の他端の電位が印加された前記第５抵抗素子の他端、との接続部の電位が前記第３半導体素子の他端に印加され、
基準電位である前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達され、
前記基準電位を基準とした前記第１半導体素子の他端の電位の変動により、前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位未満となって該第３半導体素子が導通することにより該第２半導体素子が非導通となり前記第４半導体素子の一端の電位が上昇することにより該第１半導体素子は導通し、該第３半導体素子の他端の電位が該第２半導体素子の他端の電位を超えて該第３半導体素子が非導通となることにより該第２半導体素子は導通し前記第４半導体素子の一端の電位が低下することにより該第１半導体素子は非導通となることを特徴とする。
（５）請求項５に係る整流回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第４制御端を有し電流路の一端及び他端を有する第４半導体素子と、
第５制御端を有し電流路の一端及び他端を有する第５半導体素子と、
第１〜第７抵抗素子と、直流電源とを備え、
前記第４制御端及び前記第５制御端には前記直流電源の負電位を前記第１抵抗素子と前記第６抵抗素子により分圧された電位が印加され、
前記第４半導体素子の一端、前記第５半導体素子の一端には、それぞれ、前記第２抵抗素子、前記第３抵抗素子を介して該直流電源の負電位が印加され、
前記第４半導体素子の他端の電位、前記第５半導体素子の他端の電位は、それぞれ、前記第２半導体素子の一端、前記第３半導体素子の一端に印加され、
前記第４制御端及び前記第５制御の共通電位は、前記第７抵抗素子を介して前記第２制御端及び前記第３制御端の共通電位として印加され、
前記第４半導体素子の一端の電位は前記第１制御端に印加され、
一端に前記直流電源の電位が印加された第４抵抗素子の他端と、一端に前記第１半導体素子の他端の電位が印加された前記第５抵抗素子の他端、との接続部の電位が前記第３半導体素子の他端に印加され、
基準電位である前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達され、
前記基準電位を基準とした前記第１半導体素子の他端の電位の変動により、前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より高くなって該第３半導体素子が導通することにより該第２半導体素子が非導通となり前記第４半導体素子の一端の電位が低下することにより該第１半導体素子は導通し、該第３半導体素子の他端の電位が該第２半導体素子の他端の電位未満とき該第３半導体素子が非導通となることにより該第２半導体素子は導通し前記第４半導体素子の一端の電位が上昇することにより該第１半導体素子は非導通となることを特徴とする。
（６）請求項６に係る整流回路は、請求項４又５において、
第８制御端を有し電流路の一端及び他端を有する第８半導体素子と、
第１整流素子と、第９抵抗素子をさらに備え、
前記第４半導体素子の一端と前記第１制御端との間に、前記第１整流素子の一端を該第４半導体素子の一端側に他端を該第１制御端側に該第１整流素子を挿入し、該第１整流素子の一端に前記第８制御端を接続し、該第１整流素子の他端に該第８半導体素子の一端を接続し、該第８制御端と該第８半導体素子の他端間に前記第９抵抗素子を接続し、該第８半導体素子の他端は前記第１半導体素子の一端に接続されることを特徴とする。
（７）請求項７に係る整流回路は、
第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第４制御端を有し電流路の一端及び他端を有する第４半導体素子と、
第５制御端を有し電流路の一端及び他端を有する第５半導体素子と、
第６制御端を有し電流路の一端及び他端を有する第６半導体素子と、
第７制御端を有し電流路の一端及び他端を有する第７半導体素子と、
第１〜第８抵抗素子と、直流電源とを備え、
前記第４制御端及び前記第５制御端には前記直流電源の正電位を前記第１抵抗素子と前記第６抵抗素子により分圧された電位が印加され、
前記第４半導体素子の一端、前記第５半導体素子の一端には、それぞれ、前記第２抵抗素子、前記第３抵抗素子と前記第８抵抗素子の直列接続回路を介して該直流電源の正電位が印加され、
前記第４半導体素子の他端の電位、前記第５半導体素子の他端の電位は、それぞれ、前記第２半導体素子の一端、前記第３半導体素子の一端に印加され、
前記第４制御端及び前記第５制御の共通電位は、前記第７抵抗素子を介して前記第２制御端及び前記第３制御端の共通電位として印加され、
前記直流電源の正電位は前記第６半導体素子の一端に印加され、該第６半導体素子の他端の電位は端は前記第７半導体素子の一端に印加され、該第７半導体素子の他端の電位は前記第１制御端に印加され、
前記第４半導体素子の一端の電位は前記第６制御端に印加され、前記第３抵抗素子と前記第８抵抗素子の接続部の電位は前記第７制御端に印加され、
一端に前記直流電源の正電位が印加された第４抵抗素子の他端と、一端に前記第１半導体素子の他端の電位が印加された前記第５抵抗素子の他端、との接続部の電位が前記第３半導体素子の他端に印加され、
基準電位である前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達され、
前記基準電位を基準とした前記第１半導体素子の他端の電位の変動により、前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位未満となって該第３半導体素子が導通することにより該第２半導体素子が非導通となり前記第３抵抗素子の他端と前記第８抵抗素子の他端の接続部の電位が低下し、かつ、前記第４半導体素子の一端の電位が上昇することにより前記第６半導体素子及び前記第７半導体素子の他端の電位が上昇するため該第１半導体素子は導通し、該第３半導体素子の他端の電位が該第２半導体素子の他端の電位を超えたとき該第３半導体素子は非導通となることにより該第２半導体素子は導通し前記第３抵抗素子の他端と前記第８抵抗素子の他端の接続部の電位が上昇し、かつ、前記第４半導体素子の一端の電位が低下することにより前記第６半導体素子及び前記第７半導体素子の他端の電位が低下するため該第１半導体素子は非導通となることを特徴とする。
（８）請求項８に係る整流回路は、第１制御端を有し電流路の一端及び他端を有する第１半導体素子と、
第２制御端を有し電流路の一端及び他端を有する第２半導体素子と、
第３制御端を有し電流路の一端及び他端を有する第３半導体素子と、
第４制御端を有し電流路の一端及び他端を有する第４半導体素子と、
第５制御端を有し電流路の一端及び他端を有する第５半導体素子と、
第６制御端を有し電流路の一端及び他端を有する第６半導体素子と、
第７制御端を有し電流路の一端及び他端を有する第７半導体素子と、
第１〜第８抵抗素子と、直流電源とを備え、
前記第４制御端及び前記第５制御端には前記直流電源の負電位を前記第１抵抗素子と前記第６抵抗素子により分圧された電位が印加され、
前記第４半導体素子の一端、前記第５半導体素子の一端には、それぞれ、前記第２抵抗素子、前記第３抵抗素子と前記第８抵抗素子の直列接続回路を介して該直流電源の負電位が印加され、
前記第４半導体素子の他端の電位、前記第５半導体素子の他端の電位は、それぞれ、前記第２半導体素子の一端、前記第３半導体素子の一端に印加され、
前記第４制御端及び前記第５制御の共通電位は、前記第７抵抗素子を介して前記第２制御端及び前記第３制御端の共通電位として印加され、
前記直流電源の正電位は前記第６半導体素子の一端に印加され、該第６半導体素子の他端の電位は端は前記第７半導体素子の一端に印加され、該第７半導体素子の他端の電位は前記第１制御端に印加され、
前記第４半導体素子の一端の電位は前記第６制御端に印加され、前記第３抵抗素子と前記第８抵抗素子の接続部の電位は前記第７制御端に印加され、
一端に前記直流電源の負電位が印加された第４抵抗素子の他端と、一端に前記第１半導体素子の他端の電位が印加された前記第５抵抗素子の他端、との接続部の電位が前記第３半導体素子の他端に印加され、
基準電位である前記第２半導体素子の他端の電位は前記第１半導体素子の一端に伝達され、
前記基準電位を基準とした前記第１半導体素子の他端の電位の変動により、前記第３半導体素子の他端の電位が前記第２半導体素子の他端の電位より高くなって該第３半導体素子が導通することにより該第２半導体素子が非導通となり前記第３抵抗素子の他端と前記第８抵抗素子の他端の接続部の電位が上昇し、かつ、前記第４半導体素子の一端の電位が低下することにより前記第６半導体素子及び前記第７半導体素子の他端の電位が低下するため該第１半導体素子は導通し、該第３半導体素子の他端の電位が該第２半導体素子の他端の電位未満のとき該第３半導体素子が非導通となることにより該第２半導体素子は導通し前記第３抵抗素子の他端と前記第８抵抗素子の他端の接続部の電位が低下し、かつ、前記第４半導体素子の一端の電位が上昇することにより前記第６半導体素子及び前記第７半導体素子の他端の電位が上昇するため該第１半導体素子は非導通となることを特徴とする。
（９）請求項９に係る整流回路は、請求項７又は８において、
第８制御端を有し電流路の一端及び他端を有する第８半導体素子と、
第１整流素子と、第９抵抗素子をさらに備え、
前記第７半導体素子の他端と前記第１制御端との間に、前記第１整流素子の一端を該第７半導体素子の他端側に他端を該第１制御端側に該第１整流素子を挿入し、該第１整流素子の一端に前記第８制御端を接続し、該第１整流素子の他端に該第８半導体素子の一端を接続し、該第８制御端と該第８半導体素子の他端間に前記第９抵抗素子を接続し、該第８半導体素子の他端は前記第１半導体素子の一端に接続されることを特徴とする。
（１０）請求項１０に係る整流回路は、請求項１〜９のいずれかにおいて、
容量素子と、定電圧素子をさらに備え、
前記直流電源は、前記第４抵抗素子の一端に接続された前記容量素子の一端及び前記定電圧素子の一端と、該容量素子の他端及び該定電圧素子の他端が前記第２半導体素子の他端に接続されていることにより構成されることを特徴とする。
（１１）請求項１１に係る整流回路は、請求項１〜９のいずれかにおいて、
発光素子と、光起電力を誘起する受光素子をさらに備え、
前記直流電源は、前記第２半導体素子の他端に外部の直流電源の一方の極の電位を印加している該外部の直流電源の両極の電圧が前記発光素子の両端に印加されることによる該発光素子の発光を受ける前記受光素子の光起電力による電圧が該第２半導体素子の他端と前記第４抵抗素子の一端間に印加されることにより構成されることを特徴とする。
（１２）請求項１２に係る整流回路は、請求項１〜９のいずれかにおいて、
発光素子と、光起電力を誘起する受光素子をさらに備え、
前記直流電源は、外部の直流電源から前記発光素子に電圧が供給されることによる該発光素子の発光を受ける前記受光素子の光起電力による電圧が前記第２半導体素子の他端と前記第４抵抗素子の一端間に印加されることにより構成されることを特徴とする。
（１３）請求項１３に係る整流回路は、請求項１１において、
前記第２半導体素子の他端と前記外部の直流電源の他方の極との間に第１０抵抗素子を接続し、前記第１半導体素子の他端と前記外部の直流電源の他方の極との間に第１１抵抗素子を接続したことを特徴とする。
（１４）請求項１４に係る整流回路は、請求項１２において、
前記第１半導体素子の他端と前記外部の直流電源の他方の極との間に第１１抵抗素子を接続したことを特徴とする。
（１５）請求項１５に係る整流回路は、請求項１〜１４のいずれかにおいて、
第２整流素子をさらに備え、該第２整流素子の一端に所定の電位を印加し、該第２整流素子の他端に発生する電位を前記第８制御端に印加し、第１半導体素子の導通／非導通を制御することを特徴とするに記載の整流回路。
（１６）請求項１６に係る整流回路は、請求項１〜１５のいずれかにおいて、
前記第１半導体素子は、ＦＥＴであり一端はソース他端はドレインであり又はバイポーラトランジスタであって一端はエミッタ他端はコレクタであり、
前記第２及び第３半導体素子は、バイポーラトランジスタであり一端はエミッタ他端はコレクタであり、
前記第４乃至第６半導体素子は、バイポーラトランジスタであり一端はコレクタ他端はエミッタであり又はＦＥＴであって一端はドレイン他端はソースであり、
前記第７及び第８半導体素子は、バイポーラトランジスタであり一端はエミッタ他端はコレクタであり又はＦＥＴであって一端はソース他端はドレインであることを特徴とする。
【発明の効果】
【０００８】
（Ａ）請求項１及び２に係る整流回路は、第３半導体素子により入力交流電圧の極性を判別し、第２と第３半導体素子の相互の導通／非導通の背反動作により、第１半導体素子の導通／非導通を制御する。
第１半導体素子がＦＥＴであれば、導通抵抗が小さく低損失の整流回路が実現される。
請求項１は第１半導体素子がＦＥＴである場合Ｎチャネルであり、バイポーラトランジスタの場合ＮＰＮである。
請求項２は第１半導体素子がＦＥＴである場合Ｐチャネルであり、バイポーラトランジスタの場合ＰＮＰである。
（Ｂ）請求項４及び５に係る整流回路は、請求項１及び２に係る整流回路にさらに第４及び第５半導体素子を追加することによりエミッタフォロア回路を構成し、第２及び第３半導体素子のエミッタの逆耐圧を保護し、それにより高電位が許容される第４半導体素子の一端の電位を第１半導体素子の制御端に印加することが可能であり、比較的高い電位が要求される制御端を有する第１半導体素子に対応できる。
請求項４は第１半導体素子がＦＥＴである場合Ｎチャネルであり、バイポーラトランジスタの場合ＮＰＮである。
請求項５は第１半導体素子がＦＥＴである場合Ｐチャネルであり、バイポーラトランジスタの場合ＰＮＰであり、上記エミッタフォロア回路はソースフォロア回路となる。
（Ｃ）請求項７及び８に係る整流回路は、請求項４及び５に係る整流回路にさらに第６及び第７半導体素子を追加し、第２及び第４半導体素子の導通／非導通と背反動作する第６及び第７半導体素子の非導通／導通作用により、切れ味のよい第１半導体素子の制御端制御が可能となる。
（Ｄ）請求項３、６、９に係る整流回路は、それぞれ、請求項１、２、４、５、７及び８の回路にさらに第８半導体素子を追加し、第１半導体素子がＦＥＴである場合、第１半導体素子の制御端に蓄積された電荷を急速に放電し、第１半導体素子の非導通制御の切れ味を軽快とする。
（Ｅ）請求項１５に係る整流回路は、上記の整流回路において第２整流素子を追加し、ＰＦＣ動作を行なわせることができる。
【発明を実施するための最良の形態】
【０００９】
（１）第１の実施の形態
（１−１）回路構成
図１は、本発明による第１の実施の形態を示す回路構成図である。
交流電源を入力する端子Ｔ１（ダイオードでいうアノードに相当）、入力交流電源の整流電流（電圧でもある。）を出力する端子Ｔ２（ダイオードでいうカソードに相当）が存在する。
端子Ｔ１に第１半導体素子であるＦＥＴＱ１のソースＳが接続されＳ、端子Ｔ２にＦＥＴＱ１のドレインＤが接続される。端子Ｔ１、Ｔ２間が整流電流路であり、整流電流は端子Ｔ１から端子Ｔ２へ、すなわち、ＦＥＴＱ１のソースからドレインへ流れる。ドレインからソースに向かう電流は遮断される。
【００１０】
さらに、端子Ｔ１には、第２半導体素子であるＮＰＮバイポーラトランジスタＱ２のコレクタ、第１の容量素子（特許請求の範囲では、単に容量素子としている。）であるコンデンサＣａ１の他端、定電圧素子であるツェナーダイオードＺｅのアノードが接続される。
【００１１】
バイポーラトランジスタＱ２のベースＢと第３半導体素子であるＮＰＮバイポーラトランジスタＱ３のベースＢが接続され、この接続部に第１抵抗素子である抵抗素子Ｒ１１の一端が接続され、抵抗素子Ｒ１１の他端は、一端がバイポーラトランジスタＱ２のエミッタに接続された第２抵抗素子である抵抗素子Ｒ１２の他端、一端がバイポーラトランジスタＱ３のエミッタに接続された第３抵抗素子である抵抗素子Ｒ１３の他端、第４抵抗素子である抵抗素子Ｒ４の一端、コンデンサＣａ１の一端及びツェナーダイオードＺｅのカソードに接続される。
【００１２】
抵抗素子Ｒ４の他端は、一端がＦＥＴＱ１のドレインに接続された第５抵抗素子である抵抗素子Ｒ５の他端に接続され、この抵抗素子Ｒ４の他端と抵抗素子Ｒ５の他端の接続部はバイポーラトランジスタＱ３のコレクタＣに接続され、バイポーラトランジスタＱ２のエミッタＥはＦＥＴＱ１のゲートＧに接続される。
【００１３】
（１−２）回路動作
図１を参照して本発明の第１の実施の形態の回路動作を説明する。
＜ＦＥＴＱ１が非導通の動作＞
本発明の図１の回路の端子Ｔ１をアノードとし、端子Ｔ２をカソードとしたダイオードとして整流回路を構成した場合、端子Ｔ１、端子Ｔ２間に印加される入力交流電源が負の半サイクルのとき（端子Ｔ１の電位を基準として端子Ｔ２の電位が正電位）、端子Ｔ２の電位すなわちＦＥＴＱ１のドレイン電位が、端子Ｔ１の電位すなわち基準電位であるバイポーラトランジスタＱ２のコレクタ電位より高くなり、この電位差をバイポーラトランジスタＱ２、Ｑ３から成る制御回路で検出するとともにＦＥＴＱ１のゲート電位を制御してＦＥＴＱ１を非導通とする。このため、ＦＥＴＱ１のドレインＤからソースＳへ向かう電流は流れない。以下、この動作原理を説明する。
【００１４】
なお、本発明の動作説明において各素子の電位はバイポーラトランジスタＱ２のコレクタ電位を基準電位（＝端子Ｔ１の電位、＝ＦＥＴＱ１のソース電位）としている。他の実施の形態でも同様。
【００１５】
図１の回路が定常状態であり、後述するコンデンサＣａ１が充電されているとき、端子Ｔ１の基準電位（バイポーラトランジスタＱ２のコレクタ電位）をＶ１、端子Ｔ２の電位（ＦＥＴＱ１のドレイン電位）をＶ２とすると、入力交流電圧が任意の１サイクルにおいてＶ１＜Ｖ２（入力交流が負の半サイクル時）のとき、端子Ｔ２から、抵抗素子Ｒ５、抵抗素子Ｒ４及び抵抗素子Ｒ１１を経由して、バイポーラトランジスタＱ２のベースＢに順バイアス電位が印加され、バイポーラトランジスタＱ２は導通し、端子Ｔ２から、抵抗素子Ｒ５、抵抗素子Ｒ４、抵抗素子Ｒ１２及びバイポーラトランジスタＱ２のエミッタＥ、コレクタＣ間を通り、端子Ｔ１へ向かう電流が流れる。
【００１６】
このとき同時に、コンデンサＣａ１の一端が正極となる電荷が充電される。充電電流は、端子Ｔ２から、抵抗素子Ｒ５、抵抗素子Ｒ４、コンデンサＣａ１、端子Ｔ１に流れる。コンデンサＣａ１に並列接続されるツェナーダイオードＺｅは、コンデンサＣａ１に充電される電位を一定に保持する。
このコンデンサＣａ１に充電された電位が図１の回路の動作用電源であり特許請求の範囲の直流電源である。
ただし、このコンデンサＣａ１及びツェナーダイオードＺｅを使用しないで、別の直流電源を用意してもよい。
【００１７】
なお、入力交流電源が負の半サイクルのとき、端子Ｔ２から、抵抗素子Ｒ５、Ｒ４、Ｒ１２及びバイポーラトランジスタＱ２のエミッタ、コレクタ間、端子Ｔ１を経由する電流は、抵抗素子Ｒ４が非常に高抵抗であるため、流れる電流は極めて少なく、ダイオードのカソードからアノードへの逆流現象と捉える必要はない。
また、同様に、端子Ｔ２から、抵抗素子Ｒ５，抵抗素子Ｒ４、コンデンサＣａ１とツェナーダイオードＺｅの並列接続回路を通り端子Ｔ１に向かう電流も無視できる。
【００１８】
上記の状態では、バイポーラトランジスタＱ２が導通しているので、コンデンサＣａ１の正極電位が、抵抗素子Ｒ１２とバイポーラトランジスタＱ２のエミッタ、コレクタ間の導通抵抗により分圧されることによりバイポーラトランジスタＱ２のエミッタ電位は０Ｖ程度で、この電位が印加されるＦＥＴＱ１のゲート電位では、ＦＥＴＱ１を導通とすることができない。
【００１９】
Ｖ１＜Ｖ２であるとき、端子Ｔ２の正電位が抵抗素子Ｒ５を介してバイポーラトランジスタＱ３のコレクタＣに印加され、バイポーラトランジスタＱ３のコレクタ電位は、端子Ｔ１の電位であるバイポーラトランジスタＱ２のコレクタ電位より高い。したがって、バイポーラトランジスタＱ３は非導通状態である。
【００２０】
＜ＦＥＴＱ１が非導通／導通の動作＞
この回路において、バイポーラトランジスタＱ３のコレクタ電位が、バイポーラトランジスタＱ２のコレクタ電位より高い場合は、上記のとおりバイポーラトランジスタＱ３は非導通であり、バイポーラトランジスタＱ２の電位と同一かそれ未満の場合にバイポーラトランジスタＱ３は導通となる。
これらについて、さらに詳細に説明する。バイポーラトランジスタＱ２、Ｑ３のそれぞれのコレクタ電位をそれぞれＶｃ２、Ｖｃ３とすると、
（１）Ｖｃ２＜Ｖｃ３（Ｖ１＜Ｖ２の状態）では、バイポーラトランジスタＱ２が導通、バイポーラトランジスタＱ３が非導通となる。
バイポーラトランジスタＱ２の導通は上記説明のとおりであるが、バイポーラトランジスタＱ３の非導通の理由は、バイポーラトランジスタＱ３のコレクタ電位がバイポーラトランジスタＱ２のコレクタ電位より高いことにより、導通状態であるバイポーラトランジスタＱ２のベース、コレクタ間電位差（ベース順バイアス方向の電位差）より、バイポーラトランジスタＱ３のベース、コレクタ間電位差（ベース順バイアス方向の電位差）が小さく、ベース順バイアス電位差である約０．６Ｖ未満となるためである。
すなわち、バイポーラトランジスタＱ２のベースＢとバイポーラトランジスタＱ３のベースＢは接続され共通電位であるため、導通しているバイポーラトランジスタＱ２のベース、コレクタ電位差が約０．６Ｖであるのに対し、バイポーラトランジスタＱ３のコレクタ電位が高いため、バイポーラトランジスタＱ３のベース、コレクタ間電圧差が０．６Ｖ未満となりバイポーラトランジスタＱ３のベース順バイアス電位に満たないためバイポーラトランジスタＱ３は非導通となる。この状態では、上記のとおりバイポーラトランジスタＱ２が導通しているためバイポーラトランジスタＱ２のコレクタ電位が０Ｖ程度でありＦＥＴＱ１は非導通である。
【００２１】
（２）Ｖｃ２＝Ｖｃ３では、バイポーラトランジスタＱ２及びバイポーラトランジスタＱ３が共に導通。
これは、バイポーラトランジスタＱ３のベース電位が、導通状態であるバイポーラトランジスタＱ２のベース電位と同一であり、かつ、バイポーラトランジスタＱ３のコレクタ電位もバイポーラトランジスタＱ２のコレクタ電位と同一となるため両者が導通する。
この状態では、バイポーラトランジスタＱ２が導通しているためバイポーラトランジスタＱ２のコレクタ電位が０Ｖ程度でありＦＥＴＱ１は非導通である。
【００２２】
（３）Ｖｃ２＞Ｖｃ３では、バイポーラトランジスタＱ３のコレクタ電位降下において相対的にバイポーラトランジスタＱ３のベース電位が上昇（ベース、コレクタ間順バイアス電位差が拡大。ただし、ベース、コレクタ間に０．６Ｖを超える電圧を印加しても、ベース、コレクタ間の電位差はＰＮ接合の電位差である約０．６Ｖに収束される。）するため、バイポーラトランジスタＱ３のベースＢが順バイアスされ、バイポーラトランジスタＱ３が導通するとともに、バイポーラトランジスタＱ３のベース電位もバイポーラトランジスタＱ３のコレクタ電位降下につられて低下（バイポーラトランジスタではベース、コレクタ間に順バイアス電流が流れているとき常にベース、コレクタ間の電位差（約０．６Ｖ）は一定に保持される。）するため、バイポーラトランジスタＱ３のベース電位と同電位であるバイポーラトランジスタＱ２のベース電位も低下するが、バイポーラトランジスタＱ２のコレクタ電位は基準電位として固定されているため、バイポーラトランジスタＱ２のベース、コレクタ間順バイアス電位差が縮小し、バイポーラトランジスタＱ２は、ベース順バイアス電位差である約０．６Ｖを維持できないため非導通となる。
この状態では、バイポーラトランジスタＱ２が非導通のため、バイポーラトランジスタＱ２のエミッタ電位が上昇し、この電位が印加されるＦＥＴＱ１のゲート電位によりＦＥＴＱ１は導通状態となる。
【００２３】
なお、入力交流電源が負の半サイクルのとき、確実にＦＥＴＱ１を非導通としなければならない。そのためにはバイポーラトランジスタＱ３を確実に非導通とし、バイポーラトランジスタＱ２を確実に導通としなければならないが、これには、ＦＥＴＱ１のドレイン電位がバイポーラトランジスタＱ２のコレクタ電位と同一、すなわち、端子Ｔ１、端子Ｔ２間に印加される入力交流電圧が０Ｖ（入力交流電圧の電気角が０°、１８０°及び３６０°）であるとき、すなわち、バイポーラトランジスタＱ２のコレクタ電位を基準としてドレイン電位が０Ｖであるとき、バイポーラトランジスタＱ３のコレクタ電位を約２０ｍＶ程度（一例であり、この値に拘らない）に設定する。
【００２４】
その方法は、コンデンサＣａ１に充電されている電位を抵抗素子Ｒ４と抵抗素子Ｒ５により分圧（コンデンサＣａ１の一端とＦＥＴＱ１のドレイン間の電位を分圧することになるが、入力交流電源の電圧が０Ｖのときは、ＦＥＴＱ１のドレイン電位は、バイポーラトランジスタＱ２のコレクタ電位と同一であり、分圧された電位は、バイポーラトランジスタＱ２のコレクタ電位を基準とすることができる。したがって、コンデンサＣａ１の一端の電位である直流電源電位は、バイポーラトランジスタＱ２のコレクタ電位を基準として、抵抗素子Ｒ４と抵抗素子Ｒ５により分圧され、この分圧された電位がバイポーラトランジスタＱ３のコレクタＣに印加される）し、約２０ｍＶ程度の電位を抵抗素子Ｒ４とＲ５の接続部に発生させ、これをバイポーラトランジスタＱ３のコレクタに印加する。
【００２５】
こうすることで、端子Ｔ１と端子Ｔ２が同電位のとき、バイポーラトランジスタＱ３のコレクタ電位をバイポーラトランジスタＱ２のコレクタ電位より約２０ｍＶ高く設定し、端子Ｔ１と端子Ｔ２が同電位付近ときのバイポーラトランジスタＱ３の非導通／導通の動作を安定させる。
すなわち、入力交流電源の電圧が正の半サイクルの微少電圧（０Ｖ超〜約２０ｍＶ未満）のとき既にバイポーラトランジスタＱ３を非導通として準備し、入力交流電源が負の半サイクルに入ったとき、確実にバイポーラトランジスタＱ３を非導通とし、確実にバイポーラトランジスタＱ２が導通させ、ＦＥＴＱ１を確実に非導通とすることができる。
すなわち、ＦＥＴＱ１を電流路として端子Ｔ２（カソード）から端子Ｔ１（アノード）へ流れる逆流現象を回避する。
また、入力交流電源の電圧が、負の半サイクルを抜けて、確実に正の半サイクル（端子Ｔ１の電位が端子Ｔ２の電位に対して約２０ｍＶ超の電位、又は、端子Ｔ２の電位が端子Ｔ１の電位に対して約−２０ｍＶより低電位）に入ったとき初めてバイポーラトランジスタＱ３を確実に導通とし、バイポーラトランジスタＱ２を確実に非導通とし、確実にＦＥＴＱ１を導通とさせ、整流電流を流す。
【００２６】
このようにして、入力交流電源が正の半サイクルになって、端子Ｔ２の電位が約−２０ｍＶ程度になったとき、Ｖｃ２＝Ｖｃ３となり、さらに正の半サイクルが進み、Ｖｃ２＞Ｖｃ３で、バイポーラトランジスタＱ３が導通し、バイポーラトランジスタＱ２が非導通となるように設定し、ＦＥＴＱ１を導通とし、端子Ｔ２が、この電位（約−２０ｍＶ）より高いとき（ほとんどが、入力交流電圧の負の半サイクル期間であり、一部、電位が微少のときの正の半サイクルを含む）ＦＥＴＱ１は非導通となるように設定する。
【００２７】
＜ＦＥＴＱ１が導通の動作＞
このようにして、入力交流電源が正の半サイクル時、ＦＥＴＱ１が導通し入力交流電源の整流電流を出力する。なお、ＦＥＴＱ１が非導通でもＦＥＴ内部の寄生ダイオードによる整流作用があるが、ＰＮ接合のため順方向電圧降下が大きい。
入力交流電源が正の半サイクル時は、回路を動作させる直流電源は、入力交流電源から供給できなくなり、かつ、コンデンサＣａ１を充電することはできないが、負の半サイクル期間に充電されたコンデンサＣａ１の電荷により本回路を動作させる。以下、ＦＥＴＱ１を導通とする動作説明をする。
【００２８】
端子Ｔ２の電位が端子Ｔ１の電位より低下（入力交流電源の正の半サイクル期間）し、上記のとおり約−２０ｍＶとなるとバイポーラトランジスタＱ３が導通する。
入力交流電源が０Ｖのとき、バイポーラトランジスタＱ３のコレクタ電位が約２０ｍＶであり、また、入力交流電源が負の半サイクル時バイポーラトランジスタＱ３のコレクタ電位は２０ｍＶを超える電位であったのに対して、入力交流電源が正の半サイクルとなり、端子Ｔ２の電位が約−２０ｍＶとなると、抵抗素子Ｒ５により端子Ｔ２の電位約−２０ｍＶがバイポーラトランジスタＱ３のコレクタＣに伝達され、バイポーラトランジスタＱ３のコレクタ電位は相殺されて０Ｖとなる。
【００２９】
したがって、バイポーラトランジスタＱ２、Ｑ３のコレクタ電位は同電位となり、バイポーラトランジスタＱ２、Ｑ３は、ともに導通となる。
さらに入力交流電源の正の半サイクル期間が進み、端子Ｔ１と端子Ｔ２の電位差が拡大し、端子Ｔ２の電位が−２０ｍＶを超えて低下すると、端子Ｔ２の電位が抵抗素子Ｒ５を介してバイポーラトランジスタＱ３のコレクタＣに伝達されているため、バイポーラトランジスタＱ３の電位は、負電位となる。
このとき、バイポーラトランジスタＱ３のコレクタ電位は、コンデンサＣａ１の正電位と端子Ｔ２の負電位を抵抗素子Ｒ４と抵抗素子Ｒ５により分圧された負電位となる。
バイポーラトランジスタＱ３のコレクタ電位が０Ｖのときの電位をＶｃ０とし、バイポーラトランジスタＱ３のコレクタ電位が負電位のときのバイポーラトランジスタＱ３のコレクタ電位をＶｃｎとすると、
電位差Ｖｃｄ＝Ｖｃ０−ＶｃｎにおけるＶｃｄの電圧分だけバイポーラトランジスタＱ３のコレクタ電位が低下する。
【００３０】
バイポーラトランジスタＱ３のコレクタ電位が低下した分だけ、バイポーラトランジスタＱ３のベース電位が低下し、バイポーラトランジスタＱ３のベース電位と共通電位であるバイポーラトランジスタＱ２のベース電位も低下し、バイポーラトランジスタＱ２のベース、コレクタ間順バイアス電位差が縮小し、バイポーラトランジスタＱ２は非導通となる。
このため、バイポーラトランジスタＱ２のエミッタ電位が上昇し、この電位がＦＥＴＱ１のゲート電位となり、ＦＥＴＱ１は導通する。
【００３１】
したがって、ＦＥＴＱ１の導通抵抗は極めて低くなり、端子Ｔ１、端子Ｔ２間は導通状態となる。このとき、端子Ｔ１、端子Ｔ２間は双方向導通となるが、上記で説明したとおり端子Ｔ１の電位Ｖ１、端子Ｔ２の電位Ｖ２において、Ｖ２−Ｖ１＞−２０ｍＶとなると、ＦＥＴＱ１が非導通となり、ＦＥＴＱ１のドレインからソースへの電流は遮断される。
また、上記で説明したとおり、Ｖ２−Ｖ１＜−２０ｍＶとなると、ＦＥＴＱ１は導通する。この作用により、本発明の回路は整流作用を有し、２端子のダイオードとして低損失の整流回路を構成できる。
入力交流電源が０Ｖのとき、バイポーラトランジスタＱ３のコレクタＣに約２０ｍＶの電位を印加し、端子Ｔ２の電位が約−２０ｍＶのときバイポーラトランジスタＱ３が導通を開始するというこの絶対値約２０ｍＶの電圧は、ＦＥＴＱ１の導通開始時のソース、ドレイン間の電圧降下の値を目安として設定している。
【００３２】
なお、本発明の第１の実施の形態では、ＮチャネルＦＥＴＱ１（ＦＥＴＱ１はバイポーラトランジスタに置き換えることが可能であり、この場合、ドレインはコレクタとし、ソースはエミッタとする。）、ＮＰＮバイポーラトランジスタＱ２、Ｑ３の例で説明したが、ＰチャネルＦＥＴＱ１、ＰＮＰバイポーラトランジスタＱ２、Ｑ３で構成してもよい。
このときは、端子Ｔ１がカソード（ＰチャネルＦＥＴのソース）、端子Ｔ２がアノード（ＰチャネルＦＥＴのドレイン）の整流回路となり、整流電流は端子Ｔ２から端子Ｔ１に流れ、端子Ｔ１から端子Ｔ２への電流は遮断される。電位の極性が全く逆になるため、ツェナーダイオードの極性も逆にする。
また、コンデンサＣａ１の充電電流路は、端子Ｔ１、コンデンサＣａ１、抵抗素子Ｒ４、抵抗素子Ｒ５、端子Ｔ２となり、コンデンサＣａ１の一端の電位は負となるため、直流電源電位の極性も逆となる。
【００３３】
上記のように、ＰチャネルＦＥＴ、ＰＮＰバイポーラトランジスタを使用した場合、すべての電位極性が逆になり、入力交流電源電圧が０Ｖのとき、バイポーラトランジスタＱ３のコレクタＣに約−２０ｍＶを印加する。
また、既に説明したＮチャネルＦＥＴ、ＮＰＮバイポーラトランジスタを使用した場合と同様の原理で、ＰチャネルＦＥＴ、ＰＮＰバイポーラトランジスタを使用した場合、以下のようになる。
（１）Ｖｃ２＜Ｖｃ３のとき、バイポーラトランジスタＱ３は導通し、バイポーラトランジスタＱ２が非導通であり、バイポーラトランジスタＱ２のコレクタ電位は負電位となるため、ＰチャネルＦＥＴＱ１は導通し、端子Ｔ１、端子Ｔ２間は双方向導通である。
（２）Ｖｃ２＝Ｖｃ２のとき、バイポーラトランジスタＱ２及びＱ３はともに導通であり、ＰチャネルＦＥＴＱ１は非導通であり、端子Ｔ１から端子Ｔ２への電流を遮断する。
（３）Ｖｃ２＞Ｖｃ３のとき、バイポーラトランジスタＱ３が非導通となり、バイポーラトランジスタＱ２は導通し、バイポーラトランジスタＱ２のコレクタ電位は、ほぼ、０Ｖとなるため、ＰチャネルＦＥＴＱ１は非導通であり、端子Ｔ１から端子Ｔ２への電流を遮断する。
これらの動作は、以下の第２〜第４の実施の形態でも同様である。
【００３４】
（２）第２の実施の形態
（２−１）回路構成
図２は、本発明による第２の実施の形態を示す回路構成図である。
図２は、第１の実施の形態である図１の回路に、第４半導体素子であるバイポーラトランジスタＱ４、第５半導体素子であるバイポーラトランジスタＱ５が追加され、それに伴った抵抗素子が追加されている。
この追加された素子による回路以外の回路は、図１の回路と同一の構成であり、図１と同一の構成のものは、同一符号を付して説明を省略する。
【００３５】
図２では、図１の回路におけるバイポーラトランジスタＱ２、Ｑ３のエミッタＥには、それぞれ、バイポーラトランジスタＱ４のエミッタＥ、バイポーラトランジスタＱ５のエミッタＥが接続される。
バイポーラトランジスタＱ４のベースＢとＱ５のベースＢは接続され、その接続部に第１抵抗素子である抵抗素子Ｒ２１の一端、第６抵抗素子である抵抗素子Ｒ６の一端が接続され、抵抗素子Ｒ２１の他端は、第２抵抗素子である抵抗素子Ｒ２２の一端、第３抵抗素子である抵抗素子Ｒ２３の一端、抵抗素子Ｒ４の一端、コンデンサＣａ１の一端及びツェナーダイオードのカソードが接続され、抵抗素子Ｒ２２の他端、抵抗素子Ｒ２３の他端は、それぞれ、バイポーラトランジスタＱ４のコレクタＣに、バイポーラトランジスタＱ５のコレクタＣに接続される。
【００３６】
抵抗素子Ｒ６の他端は、バイポーラトランジスタＱ２のコレクタＣに接続され、バイポーラトランジスタＱ２のベースＢとバイポーラトランジスタＱ３のベースＢの接続部とバイポーラトランジスタＱ４のベースＢとバイポーラトランジスタＱ５のベースＢの接続部との間には、第７抵抗素子である抵抗素子Ｒ７が接続される。
抵抗素子Ｒ４の他端は、一端がＦＥＴＱ１のドレインに接続された第５抵抗素子である抵抗素子Ｒ５の他端に接続され、この抵抗素子Ｒ４の他端と抵抗素子Ｒ５の他端の接続部はバイポーラトランジスタＱ３のコレクタＣに接続され、バイポーラトランジスタＱ４のコレクタＣはＦＥＴＱ１のゲートＧに接続される。
【００３７】
（２−２）回路動作
図２を参照して本発明の第２の実施の形態の回路動作を説明する。
第１の実施の形態である図１の回路の主に、ＦＥＴＱ１、バイポーラトランジスタＱ２，Ｑ３に係る動作説明は重複するので省略し、追加された素子の回路の動作説明と該回路と図１の回路との関連する動作を説明する。
【００３８】
コンデンサＣａ１の一端の正電位を抵抗素子Ｒ２１と抵抗素子Ｒ６により分圧し、バイポーラトランジスタＱ４及びＱ５のベースに所定の電位を印加する。
すると、バイポーラトランジスタＱ２、Ｑ３のエミッタには、それぞれ、バイポーラトランジスタＱ４のベース電位から約０．６Ｖ（バイポーラトランジスタＱ４のベース、エミッタ間電圧）を差し引いた電位、バイポーラトランジスタＱ５のベース電位から約０．６Ｖ（バイポーラトランジスタＱ５のベース、エミッタ間電圧）を差し引いた電位が印加される。
【００３９】
したがって、このバイポーラトランジスタＱ４、Ｑ５のエミッタフォロア回路により、ほぼ、バイポーラトランジスタＱ４、Ｑ５の共通ベース電位が、バイポーラトランジスタＱ２のエミッタＥ、バイポーラトランジスタＱ３のエミッタＥの電位として現れ、以下に説明する（１）Ｖｃ２＜Ｖｃ３、（２）Ｖｃ２＝Ｖｃ３、（３）Ｖｃ２＞Ｖｃ３、のいずれの場合でも、バイポーラトランジスタＱ２とバイポーラトランジスタＱ３のエミッタ電位は略同一に保持され、かつ、逆耐圧の小さいバイポーラトランジスタＱ２のエミッタＥ、バイポーラトランジスタＱ３のエミッタＥに、コンデンサＣａ１による直流電源の比較的高い電位が印加されないようにする。
この理由は、入力交流電源が負の半サイクル時、端子Ｔ２に入力交流電源の高電位が印加されるので、抵抗素子Ｒ５の他端に接続される素子には高耐圧が要求される。このためバイポーラトランジスタＱ３はコレクタＣを抵抗素子Ｒ５の他端に接続する形態となり、バイポーラトランジスタＱ３のエミッタＥを直流電源側に接続するようになる。
したがって、バイポーラトランジスタＱ３のエミッタＥがコンデンサＣａ１の直流電源の電位を直接受けるという構成を避けるため、上記のようにエミッタフォロア回路を構成するバイポーラトランジスタＱ４、Ｑ５を備えることが好適となる。
なお、第１の実施の形態では、ＦＥＴＱ１のゲートＧに印加する電位が低くても導通するＦＥＴを使用することが前提で、バイポーラトランジスタＱ４、Ｑ５のエミッタフォロア回路を備えていない。第２の実施の形態では、ＦＥＴＱ１のゲートＧに印加する電位が高い場合を想定している。
バイポーラトランジスタＱ２のコレクタ耐圧は必要ないが、バイポーラトランジスタＱ２は、バイポーラトランジスタＱ３と同一のトランジスタを使用し、バイポーラトランジスタＱ２のエミッタＥを直流電源側に接続するバイポーラトランジスタＱ３と同一の回路としてバイポーラトランジスタＱ３とＱ２の動作特性を同じくして、バイポーラトランジスタＱ２、Ｑ３の導通／非導通の動作バランスをとる。
【００４０】
バイポーラトランジスタＱ４及びＱ５のベースＢには、抵抗素子Ｒ２１と抵抗素子Ｒ６により分圧されたコンデンサＣａ１の一端の正電位が印加される。
また、バイポーラトランジスタＱ２及びＱ３のベースＢには、抵抗素子Ｒ７を介してバイポーラトランジスタＱ４及びＱ５の共通ベース電位が印加される。
第２の実施の形態でもＦＥＴＱ１、バイポーラトランジスタＱ２及びＱ３は、第１の実施の形態と同様な働きをして、以下、第１の実施の形態で説明したとおりの結果となる。
【００４１】
（１）Ｖｃ２＜Ｖｃ３では、バイポーラトランジスタＱ２が導通であり、バイポーラトランジスタＱ３は非導通である。したがって、ＦＥＴＱ１は非導通。
（２）Ｖｃ２＝Ｖｃ３では、バイポーラトランジスタＱ２及びバイポーラトランジスタＱ３がともに導通である。したがって、ＦＥＴＱ１は非導通。
（３）Ｖｃ２＞Ｖｃ３では、バイポーラトランジスタＱ２が非導通であり、バイポーラトランジスタＱ３は導通である。したがって、ＦＥＴＱ１は導通。
【００４２】
上記（１）、（２）及び（３）に第２の実施の形態で追加されたバイポーラトランジスタＱ４及びＱ５の動作を追加して第２の実施の形態の説明をする。
（１）Ｖｃ２＜Ｖｃ３では、バイポーラトランジスタＱ３のコレクタ電位がバイポーラトランジスタＱ２のコレクタ電位より高くなり、第１の実施の形態で説明したとおりバイポーラトランジスタＱ３が非導通となるため、バイポーラトランジスタＱ５は、エミッタＥの電流路が遮断され、非導通となる。
この状態では、バイポーラトランジスタＱ３及びＱ５は、バイポーラトランジスタＱ２及びＱ４のベースＢの電位に影響を与えず、第１の実施の形態で説明したとおりバイポーラトランジスタＱ２は導通状態である。バイポーラトランジスタＱ２が導通状態であるため、バイポーラトランジスタＱ４にはエミッタ電流路が形成されベースＢが順バイアスされるため導通状態である。
したがって、バイポーラトランジスタＱ４のコレクタ電位は低下し、この電位が印加されるＦＥＴＱ１のゲート電位では、ＦＥＴＱ１を導通とすることはできない。
よって、端子Ｔ２から端子Ｔ１へ向かう電流は流れない。
【００４３】
（２）Ｖｃ２＝Ｖｃ３では、第１の実施の形態で説明したとおりバイポーラトランジスタＱ３が導通状態である。バイポーラトランジスタＱ３が導通状態であるため、バイポーラトランジスタＱ５にはエミッタ電流路が形成されベースＢが順バイアスされるため導通状態である。バイポーラトランジスタＱ３及びＱ５が導通状態であるが、バイポーラトランジスタＱ３のコレクタ電位はＱ２のコレクタ電位と同一であり、かつ、バイポーラトランジスタＱ５のコレクタ電位もＱ４のコレクタ電位と同一であるため、バイポーラトランジスタＱ２及びＱ４のベースＢの電位に影響を与えず、バイポーラトランジスタＱ２及びＱ４は導通状態である。
したがって同様に、バイポーラトランジスタＱ４のコレクタ電位は低下し、この電位が印加されるＦＥＴＱ１のゲート電位では、ＦＥＴＱ１を導通とすることはできない。
よって、端子Ｔ２から端子Ｔ１へ向かう電流は流れない。
【００４４】
（３）Ｖｃ２＞Ｖｃ３では、バイポーラトランジスタＱ３の電位が低下し、第１の実施の形態で説明したとおりバイポーラトランジスタＱ３が導通状態であるため、バイポーラトランジスタＱ５のエミッタ電位も低下し、バイポーラトランジスタＱ３と同様に、バイポーラトランジスタＱ５のベース、エミッタ間に印加されるバイアス電位差が拡大し、バイポーラトランジスタＱ５は導通する。
したがって、第１の実施の形態で説明したとおりバイポーラトランジスタＱ３のベース電位は、バイポーラトランジスタＱ２のベース電位を引き下げる。（同様に、バイポーラトランジスタＱ５のベース電位は、バイポーラトランジスタＱ４のベース電位を引き下げる。）
バイポーラトランジスタＱ２のコレクタ電位は固定されているので、バイポーラトランジスタＱ２のベース、コレクタ間電位差は縮小され、Ｑ２のベース電位は順バイアス電位を維持できなくなり、バイポーラトランジスタＱ２は非導通となる。
バイポーラトランジスタＱ２が非導通となることで、バイポーラトランジスタＱ４はエミッタ電流路が遮断され、バイポーラトランジスタＱ４も非導通となる。
このようにして、バイポーラトランジスタＱ４のコレクタ電位が上昇し、この電位が印加されるＦＥＴＱ１のゲート電位は、ＦＥＴＱ１を導通とするに足りる電位となり、ＦＥＴＱ１は導通する。
よって、端子Ｔ１、端子Ｔ２間の電流路の導通抵抗が極めて小さくなる双方向導通となる。以上において、第１の実施の形態と同様に、第２の実施の形態の図２の回路も整流作用が働く。
【００４５】
バイポーラトランジスタＱ４、Ｑ５は、ＮチャネルＦＥＴでもよく、コレクタをドレインとし、エミッタをソースとし（ソースフォロア回路）、ＦＥＴＱ１をＮＰＮバイポーラトランジスタとしてもよく、ドレインをコレクタとし、ソースをエミッタとする。
ＦＥＴＱ１をＰチャネルＦＥＴとしたとき、バイポーラトランジスタＱ２〜Ｑ５は、ＰＮＰバイポーラトランジスタ又はＰチャネルＦＥＴとする。
この場合、第１の実施の形態で説明したとおり、電位の極性が全く逆になる。
また、既に説明したＮチャネルＦＥＴ、ＮＰＮバイポーラトランジスタを使用した場合と同様の原理で、ＰチャネルＦＥＴ、ＰＮＰバイポーラトランジスタを使用した場合、以下のようになる。
【００４６】
（１）Ｖｃ２＜Ｖｃ３のとき、バイポーラトランジスタＱ３及びＱ５は導通し、バイポーラトランジスタＱ２及びＱ４が非導通であり、バイポーラトランジスタＱ４のコレクタ電位は負電位となるため、ＰチャネルＦＥＴＱ１は導通し、端子Ｔ１、端子Ｔ２間は双方向導通。
（２）Ｖｃ２＝Ｖｃ２のとき、バイポーラトランジスタＱ３、Ｑ５、Ｑ２及びＱ４はともに導通であり、ＰチャネルＦＥＴＱ１は非導通であり、端子Ｔ１から端子Ｔ２への電流を遮断する。
（３）Ｖｃ２＞Ｖｃ３のとき、バイポーラトランジスタＱ３及びＱ５が非導通となり、バイポーラトランジスタＱ２及びＱ４は導通し、バイポーラトランジスタＱ４のコレクタ電位は、ほぼ、０Ｖとなるため、ＰチャネルＦＥＴＱ１は非導通であり、端子Ｔ１から端子Ｔ２への電流を遮断する。
【００４７】
（３）第３の実施の形態
（３−１）回路構成
図３は、本発明による第３の実施の形態を示す回路構成図である。
図３は、第２の実施の形態である図２の回路に、第６半導体素子であるバイポーラトランジスタＱ６、第７半導体素子であるバイポーラトランジスタＱ７及び第８半導体素子であるバイポーラトランジスタＱ８が追加され、それに伴った抵抗素子、ダイオードが追加されている。
この追加された素子による回路以外の回路は、図２の回路と同一の構成であり、図２と同一の構成のものは、同一符号を付して説明を省略する。
【００４８】
図３では、図２におけるバイポーラトランジスタＱ５のコレクタＣに、第３抵抗素子である抵抗素子Ｒ３３の一端が接続され、第８抵抗素子である抵抗素子Ｒ３８の一端が抵抗素子Ｒ２２の一端、抵抗素子Ｒ４の一端、コンデンサＣａ１の一端、定電圧素子Ｚｅのカソード及びバイポーラトランジスタＱ６のコレクタＣに接続され、抵抗素子Ｒ３３の他端と抵抗素子Ｒ３８の他端の接続部はバイポーラトランジスタＱ７のベースＢが接続され、抵抗素子Ｒ２２の他端とバイポーラトランジスタＱ４のコレクタＣの接続部は、バイポーラトランジスタＱ６のベースＢに接続される。
【００４９】
バイポーラトランジスタＱ６のエミッタＥは、バイポーラトランジスタＱ７のエミッタＥに接続され、バイポーラトランジスタＱ７のコレクタＣは、第８半導体素子であるバイポーラトランジスタＱ８のベースＢ、第１整流素子であるダイオードＤ１のアノード、第２整流素子であるダイオードＤ２のカソード、第９抵抗素子である抵抗素子Ｒ３９の一端に接続される。
バイポーラトランジスタＱ８のコレクタＣは、ＦＥＴＱ１のソース、抵抗素子Ｒ３９の他端及び第１３抵抗素子である抵抗素子Ｒ３13の一端に接続され、バイポーラトランジスタＱ８のエミッタＥ及びダイオードＤ１のカソードは、ＦＥＴＱ１のゲートに接続され、抵抗素子Ｒ３13の他端はダイオードＤ２のアノードに接続される。
【００５０】
（３−２）回路動作
図３を参照して本発明の第３の実施の形態の回路動作を説明する。
第２の実施の形態である図２の回路の主に、ＦＥＴＱ１、バイポーラトランジスタＱ２，Ｑ３、Ｑ４、Ｑ５に係る動作説明は重複するので省略し、図３によって追加された素子の回路の動作説明と該回路と図２の回路との関連する動作を説明する。
第３の実施の形態でもＦＥＴＱ１、バイポーラトランジスタＱ２、Ｑ３、Ｑ４及びＱ５は、第２の実施の形態と同様な働きをして、以下、第２の実施の形態で説明したとおりの結果となる。
【００５１】
（１）Ｖｃ２＜Ｖｃ３では、バイポーラトランジスタＱ２が導通であり、バイポーラトランジスタＱ３は非導通である。したがって、ＦＥＴＱ１は非導通。
（２）Ｖｃ２＝Ｖｃ３では、バイポーラトランジスタＱ２及びバイポーラトランジスタＱ３が共に導通である。したがって、ＦＥＴＱ１は非導通。
（３）Ｖｃ２＞Ｖｃ３では、バイポーラトランジスタＱ２が非導通であり、バイポーラトランジスタＱ３は導通である。したがって、ＦＥＴＱ１は導通。
【００５２】
上記（１）、（２）及び（３）の説明に第３の実施の形態で追加されたバイポーラトランジスタＱ６、Ｑ７及びＱ８等の動作を追加して第３の実施の形態の説明をする。
（１）Ｖｃ２＜Ｖｃ３では、バイポーラトランジスタＱ３のコレクタ電位がバイポーラトランジスタＱ２のコレクタ電位より高くなり、第２の実施の形態で説明したとおりバイポーラトランジスタＱ３が非導通となるため、バイポーラトランジスタＱ５は非導通となる。
この状態では、バイポーラトランジスタＱ３及びＱ５は、バイポーラトランジスタＱ２及びＱ４のベースＢの電位に影響を与えず、バイポーラトランジスタＱ２及びＱ４は導通状態である。
【００５３】
したがって、バイポーラトランジスタＱ４のコレクタ電位は低下し、この電位が印加されるバイポーラトランジスタＱ６のベース電位は低下し、バイポーラトランジスタＱ６のエミッタ電位も低下する。
【００５４】
また、第２の実施の形態で説明したとおりバイポーラトランジスタＱ３のエミッタ、コレクタ間及びバイポーラトランジスタＱ５のコレクタ、エミッタ間には電流が流れないため、抵抗素子Ｒ３８と抵抗素子Ｒ３３の他端同士の接続部の電位がコンデンサＣａ１の一端が与える正の直流電源電位と略同一となり、バイポーラトランジスタＱ７のベース電位に対してバイポーラトランジスタＱ７のエミッタ電位は低下（バイポーラトランジスタＱ６のエミッタ電位の低下につられて低下する。）するので、バイポーラトランジスタＱ７のベース電位は逆バイアスとなり、極めて切れ味よくバイポーラトランジスタＱ７は非導通となる。
バイポーラトランジスタＱ６及びＱ７が直列で、かつ、両方とも非導通であるため、強固にＦＥＴＱ１のゲート電位を遮断する。
したがって、このＦＥＴＱ１のゲート電位では、ＦＥＴＱ１を導通とすることはできない。よって、端子Ｔ２から端子Ｔ１へ向かう電流は流れない。
【００５５】
加えて、バイポーラトランジスタＱ８により、ＦＥＴＱ１のゲートに正電位が印加されていたときＦＥＴＱ１のゲート容量に蓄積された電荷を急速に放電する。
この動作を説明すると、ＦＥＴＱ１のゲート電位はゲート容量により充電されていたため電位が高く、バイポーラトランジスタＱ８のベースＢは、抵抗素子Ｒ３９を介してＦＥＴＱ１のソースに接続されているためＦＥＴＱ１のゲート電位によりバイポーラトランジスタＱ８のベースＢを順バイアスする。
したがって、ＦＥＴＱ１のゲート容量に蓄積された電荷による電位は、バイポーラトランジスタＱ８のエミッタＥ、コレクタＣ間を通り、ＦＥＴＱ１のソース電位である基準電位まで放電される。
このバイポーラトランジスタＱ８を使用したゲート電荷放電回路は他の実施の形態でも同様に使用でき、図３における回路を他実施の形態に付加すればよい。
ダイオードＤ１は、ＦＥＴＱ１のゲート電位がバイポーラトランジスタＱ８のベースＢに印加されないよう、バイポーラトランジスタＱ８のベース順バイアス電位を確保するためにある。
【００５６】
このように、バイポーラトランジスタＱ６及びＱ７により、ゲート電位を強固に遮断し、かつ、バイポーラトランジスタＱ８によりＦＥＴＱ１のゲート容量を急速に放電することにより、ＦＥＴＱ１を非導通として遮断する切れ味を良くする。
【００５７】
（２）Ｖｃ２＝Ｖｃ３では、第２の実施の形態で説明したとおりバイポーラトランジスタＱ３が導通するため、バイポーラトランジスタＱ５も導通するが、バイポーラトランジスタＱ２（及びＱ４）のベースＢの電位に影響を与えず、バイポーラトランジスタＱ２及びＱ４は導通状態である。
したがって、バイポーラトランジスタＱ４のコレクタ電位は低下（ほぼ、０Ｖ）するため、この電位が印加されるバイポーラトランジスタＱ６のベース電位（ほぼ、０Ｖ）が低下し、バイポーラトランジスタＱ６のエミッタ電位も低下する。
【００５８】
バイポーラトランジスタＱ３及びＱ５は導通状態であるため、抵抗素子Ｒ３３の他端と抵抗素子Ｒ３８の他端との接続部の電位は低下し、この電位が印加されるバイポーラトランジスタＱ７のベース電位が低下し、バイポーラトランジスタＱ７のベース電位を順バイアスしようとするが、バイポーラトランジスタＱ４のコレクタ電位（ほぼ、０Ｖ）より抵抗素子Ｒ３３の他端と抵抗素子Ｒ３８の他端との接続部の電位が高いため、バイポーラトランジスタＱ７のエミッタ電位（＝バイポーラトランジスタＱ６のエミッタ電位）よりバイポーラトランジスタＱ７のベース電位が高く、バイポーラトランジスタＱ７のベース電位は逆バイアスとなって、バイポーラトランジスタＱ７は非導通となり、バイポーラトランジスタＱ６のエミッタ電流路が遮断されバイポーラトランジスタＱ６も非導通である。
したがって、ＦＥＴＱ１のゲートＧには正電位が印加されずＦＥＴＱ１を導通とすることはできない。よって、端子Ｔ２から端子Ｔ１へ向かう電流は流れない。
バイポーラトランジスタＱ６及びＱ７が直列で、かつ、両方とも非導通であるため、強固にＦＥＴＱ１のゲート電位を遮断する。
【００５９】
（３）Ｖｃ２＞Ｖｃ３では、第２の実施の形態で説明したとおり、バイポーラトランジスタＱ３の電位が低下し、かつ、バイポーラトランジスタＱ３が導通するため、バイポーラトランジスタＱ２が非導通となり、連動してバイポーラトランジスタＱ４も非導通となる。
同様に、第２の実施の形態で説明したとおり、バイポーラトランジスタＱ３が導通となるため、連動してバイポーラトランジスタＱ５も導通となる。
【００６０】
このため、バイポーラトランジスタＱ４のコレクタ電位が上昇し、ほぼ、コンデンサＣａ１の一端の電位となり、逆に、バイポーラトランジスタＱ５のコレクタ電位は、ほぼ、０Ｖとなる。
したがって、バイポーラトランジスタＱ４のコレクタ電位が印加されるバイポーラトランジスタＱ６のベース電位は、ほぼ、コンデンサＣａ１の一端の電位となり、バイポーラトランジスタＱ６のエミッタ電位もバイポーラトランジスタＱ６のベース電位から約０．６Ｖ差し引いた電位となり電位が上昇する。
バイポーラトランジスタＱ６の電位が印加されるバイポーラトランジスタＱ７のエミッタ電位も高くなるところバイポーラトランジスタＱ７のベース電位は、抵抗素子Ｒ３３と抵抗素子Ｒ３８により分圧され低下しているのでバイポーラトランジスタＱ７のベース電位は順バイアスされバイポーラトランジスタＱ７は導通する。
このバイポーラトランジスタＱ７のエミッタ電位がダイオードＤ１を介してＦＥＴＱ１のゲートＧに印加されるため、ＦＥＴＱ１のゲート電位は、ほぼ、コンデンサＣａ１の一端の電位となり、ＦＥＴＱ１は導通する。
よって、端子Ｔ１、端子Ｔ２間は、双方向導通状態となる。
【００６１】
バイポーラトランジスタＱ７のベース電流は、バイポーラトランジスタＱ６のエミッタＥから、バイポーラトランジスタＱ７のエミッタＥ、抵抗素子Ｒ３３、バイポーラトランジスタＱ５のコレクタ、エミッタ間、バイポーラトランジスタＱ３のエミッタ、コレクタ間、抵抗素子Ｒ５を経由して端子Ｔ２へ流れる。
【００６２】
このようにして、バイポーラトランジスタＱ６及びＱ７が導通することで、直流電源電位をダイレクト（第２の実施の形態では、直流電源電位から抵抗素子Ｒ２２を経由している点が本実施の形態と相違する。）にＦＥＴＱ１のゲートＧに印加することで、ＦＥＴＱ１が導通する立ち上がりを鋭くする。
【００６３】
ダイオードＤ２は、アノードに正電位を印加することで、非導通に制御されているときのＦＥＴＱ１のゲートＧに正電位を印加し、ＦＥＴＱ１を導通とすることができる。したがって、本発明の整流回路をＰＦＣ（Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）付き整流回路とすることができる。
なお、ダイオードＤ２を付加する回路は、他の実施の形態でも可能であり、図３におけるダイオードＤ２と抵抗素子Ｒ３13の構成を単に付加すればよく、抵抗素子Ｒ３13は省略も可能である。
【００６４】
なお、バイポーラトランジスタＱ６、Ｑ７、Ｑ８は、ＰＮＰバイポーラトランジスタでもよく（ＦＥＴＱ１がＰチャネルのとき）、Ｎチャネル又はＰチャネルＦＥＴ（ＦＥＴＱ１がＰチャネルのとき）でもよい。
ＦＥＴＱ１をＰチャネルＦＥＴとしたとき、バイポーラトランジスタＱ２〜Ｑ８は、ＰＮＰバイポーラトランジスタ又はＰチャネルＦＥＴ（ただし、バイポーラトランジスタＱ２、Ｑ４を除く）とする。
この場合、第１及び第２の実施の形態で説明したとおり、電位の極性が全く逆になる。
また、既に説明したＮチャネルＦＥＴ、ＮＰＮバイポーラトランジスタを使用した場合と同様の原理で、ＰチャネルＦＥＴ、ＰＮＰバイポーラトランジスタを使用した場合、以下のようになる。
（１）Ｖｃ２＜Ｖｃ３のとき、バイポーラトランジスタＱ３及びＱ５は導通し、バイポーラトランジスタＱ２及びＱ４が非導通であり、バイポーラトランジスタＱ４のコレクタ電位は負電位となるため、バイポーラトランジスタＱ６及びＱ７が導通となり、ＰチャネルＦＥＴＱ１は導通し、端子Ｔ１、端子Ｔ２間は双方向導通。
（２）Ｖｃ２＝Ｖｃ２のとき、バイポーラトランジスタＱ３、Ｑ５、Ｑ２及びＱ４はともに導通であり、バイポーラトランジスタＱ６及びＱ７が非導通となり、ＰチャネルＦＥＴＱ１は非導通であり、端子Ｔ１から端子Ｔ２への電流を遮断する。
（３）Ｖｃ２＞Ｖｃ３のとき、バイポーラトランジスタＱ３及びＱ５が非導通となり、バイポーラトランジスタＱ２及びＱ４は導通し、バイポーラトランジスタＱ４のコレクタ電位は、ほぼ、０Ｖとなるため、バイポーラトランジスタＱ６及びＱ７が非導通となり、ＰチャネルＦＥＴＱ１は非導通であり、端子Ｔ１から端子Ｔ２への電流を遮断する。
【００６５】
（４）第４の実施の形態
（４−１）回路構成
図４は、本発明による第４の実施の形態を示す回路構成図である。
図４は、第３の実施の形態である図３の回路に、発光素子である発光ダイオードＬＥＤ、受光により光起電力を誘起する受光素子であるフォトダイオードＰＤ１〜ＰＤｎ（電圧を高めるため複数個直列接続される。）、第１０抵抗素子である抵抗素子Ｒ４10、第１１抵抗素子である抵抗素子Ｒ４11及び第１２抵抗素子である抵抗素子Ｒ４12が追加され、図３の回路のコンデンサＣａ１、ツェナーダイオードＺｅ、ダイオードＤ２及び抵抗素子Ｒ３13が除かれている。
【００６６】
第３の実施の形態である図３の回路から、除去した素子以外の素子による回路及びこれら追加された素子による回路以外の回路は、図３の回路と同一の構成であり、図３と同一の構成のものは、同一符号を付して説明を省略する。
【００６７】
図４の回路では、端子Ｔ１に発光ダイオードＬＥＤのアノード、フォトダイオードＰＤｎのカソード及び第２の容量素子であるコンデンサＣａ２の一端が接続され、フォトダイオードＰＤ１のアノード及びコンデンサＣａ２の他端が抵抗素子Ｒ４の一端が接続される。
抵抗素子Ｒ４10は、両端が端子Ｔ１、端子Ｔ３間に、抵抗素子Ｒ４11は、両端が端子Ｔ２、端子Ｔ４間に、抵抗素子Ｒ４12は、発光ダイオードＬＥＤのカソードと端子Ｔ３間に接続される。
【００６８】
図４では、図３に存在した第１の容量素子であるコンデンサＣａ１及びツェナーダイオードＺｅが存在しないが、図４における発光ダイオードＬＥＤ及びフォトダイオードＰＤ１〜ＰＤｎが、直流電源を構成する。
【００６９】
（４−２）回路動作
図４を参照して本発明の第４の実施の形態の回路動作を説明する。
第３の実施の形態である図３の回路の主に、ＦＥＴＱ１、バイポーラトランジスタＱ２〜Ｑ８に係る動作説明は重複するので省略し、追加された素子の回路の動作説明と該回路と図３の回路との関連する動作を説明する。
第４の実施の形態でもＦＥＴＱ１、バイポーラトランジスタＱ２〜Ｑ８は、第３の実施の形態と同様な働きをして、以下、第３の実施の形態で説明したとおりの結果となる。
以下の説明において、第３の実施の形態で説明したＦＥＴＱ１及びバイポーラトランジスタＱ２〜Ｑ８の動作説明は、重複するので省略する。
【００７０】
第３の実施の形態で説明したとおり、
（１）Ｖｃ２＜Ｖｃ３では、バイポーラトランジスタＱ２が導通であり、バイポーラトランジスタＱ３は非導通である。したがって、ＦＥＴＱ１は非導通。
（２）Ｖｃ２＝Ｖｃ３では、バイポーラトランジスタＱ２及びバイポーラトランジスタＱ３が共に導通である。したがって、ＦＥＴＱ１は非導通。
（３）Ｖｃ２＞Ｖｃ３では、バイポーラトランジスタＱ２が非導通であり、バイポーラトランジスタＱ３は導通である。したがって、ＦＥＴＱ１は導通である。
【００７１】
本実施の形態では、発光ダイオードＬＥＤ及びフォトダイオードＰＤ１〜ＰＤｎの直列接続回路が、図３におけるコンデンサＣａ１及びツェナーダイオードＺｅで構成する直流電源の働きをするので、これらの説明をする。
【００７２】
発光ダイオードＬＥＤは、端子Ｔ１を正電位とする端子Ｔ１、端子Ｔ２間の外部の直流電源（この電源は、端子Ｔ１、端子Ｔ２間に印加され、端子Ｔ２、端子Ｔ４を出力として、外部の直流電源を外部の負荷にＯＲ接続（複数並列接続）して供給するものである。）により発光し、フォトダイオードＰＤ１〜ＰＤｎに光を照射しフォトダイオードＰＤ１〜ＰＤｎに光起電力を誘起させる。
この光起電力による電源は、外部の直流電源が印加される端子Ｔ１の正電位（基準電位）よりもさらに正の電位を得て、図４の回路における各素子を動作させる動作用直流電源である。この電位により、図４の回路は動作するが、第１〜第３の実施の形態である図１〜図３においても、この光起電力を発生させる回路を適用することができる。
この場合、図４における端子Ｔ３に接続されている抵抗素子Ｒ４12の一端を端子Ｔ３から外し端子Ｔ２に接続し、図１〜図３のように交流電源を入力とし、該入力交流電源の電圧が高い場合は、抵抗素子Ｒ４12の抵抗値を高くして電流を制限し、抵抗素子Ｒ４10及びＲ４11を除去し、図１〜図３と同様に端子Ｔ１及び端子Ｔ２の２端子整流回路とする。
この場合、図４におけるコンデンサＣａ２にフォトダイオードＰＤ１〜ＰＤｎの出力電圧を充電できるので、交流電源を接続した場合でも動作可能である。
さらに、ダイオードＤ２を図３のように接続すればＰＦＣ動作が可能となる
【００７３】
また、発光ダイオードに供給する電源に関して別の使い方の用途があるとき、発光ダイオードＬＥＤの電源は、端子Ｔ１及び端子Ｔ３からではなく、別の電源から供給してもよく、この場合、発光ダイオードＬＥＤと抵抗素子Ｒ４12の回路は、端子Ｔ１、端子Ｔ３に接続しない。
【００７４】
図４において抵抗素子Ｒ４10は、端子Ｔ１、端子Ｔ３に外部の直流電源を接続しないで、端子Ｔ２、端子Ｔ４間に、ＯＲ接続された別の外部の電源の出力電位が印加されているとき、端子Ｔ１、端子Ｔ３間に発光ダイオードＬＥＤの順方向電圧が出力されることを防止する。
端子Ｔ２を正とした電位が、端子Ｔ２、端子Ｔ４間に印加されていると、抵抗素子Ｒ５、抵抗素子Ｒ４、抵抗素子Ｒ４１及び抵抗素子Ｒ６を介して、又は、抵抗素子Ｒ４からフォトダイオードＰＤ１〜ＰＤｎを介して発光ダイオードＬＥＤに印加され、このダイオードの順方向電圧が端子Ｔ１、端子Ｔ３間に出力されるが、抵抗素子Ｒ４10を端子Ｔ１、端子Ｔ３間に接続することにより出力されない。
抵抗素子Ｒ４及びＲ４10の抵抗値の条件としては、ｒ４≫ｒ４10であり、抵抗素子Ｒ４と抵抗素子Ｒ４10の分圧により端子Ｔ１、端子Ｔ３間の電圧が極めて小さくなる。ただし、ｒ４は抵抗素子Ｒ４の抵抗値、ｒ４10は抵抗素子Ｒ４10の抵抗値である。
【００７５】
端子Ｔ１、端子Ｔ３間に外部の直流電源を接続し、端子Ｔ２、端子Ｔ４間を開放したとき、端子Ｔ２、端子Ｔ４間にフォトダイオードＰＤ１〜ＰＤｎの出力電位が外部の直流電源の電位に重畳されて出力されるが、抵抗素子Ｒ４11を接続することにより、この出力電位を端子Ｔ２、端子Ｔ４間において低下させる。これは、抵抗素子Ｒ４と抵抗素子Ｒ４11により、端子Ｔ２、端子Ｔ４間の電圧を分圧するためである。
抵抗素子Ｒ４11を端子Ｔ２、端子Ｔ４間に接続したとき、この両端間の電圧Ｖ２４は、
Ｖ２４＝（Ｖ１３＋Ｖｐｄ）×Ｒ４11／（Ｒ４11＋Ｒ４）となるように働くが、
Ｖ１３＋０．６Ｖ＞Ｖ２４であるとき、ＦＥＴＱ１内部の寄生ダイオードにより、ＦＥＴＱ１に電流が流れ、端子Ｔ２、端子Ｔ４間にＶ１３−０．６Ｖの電圧が発生する。
一方、Ｖ１３＋０．６Ｖ≦Ｖ２４であるとき、ＦＥＴＱ１内部の寄生ダイオードには電流が流れず、端子Ｔ２、端子Ｔ４間には、Ｖ２４の電圧が発生する。
ただし、Ｖ２４は、端子２、端子Ｔ４間に発生しようとする電圧又は発生する電圧、Ｖ１３は端子Ｔ１、端子Ｔ３間に印加する外部の直流電源の電圧、ＶｐｄはフォトダイオードＰＤ１〜ＰＤｎの起電力による電圧、ｒ４は抵抗素子Ｒ４の抵抗値、ｒ４11は抵抗素子Ｒ４11の抵抗値である。
【００７６】
抵抗素子Ｒ４12は、発光ダイオードＬＥＤの電流制限用抵抗であり、定電流ダイオードを使用することもできる。
図４における発光ダイオードＬＥＤ、フォトダイオードＰＤ１〜ＰＤｎのアノード、カソードの接続は、ＦＥＴＱ１がＰチャネル、バイポーラトランジスタＱ２〜Ｑ８がＰＮＰであるとき、又は、バイポーラトランジスタＱ４〜Ｑ８をＰチャネルＦＥＴに換えたとき逆に接続する。
ＦＥＴＱ１をＰチャネルＦＥＴとしたとき、バイポーラトランジスタＱ２〜Ｑ８は、ＰＮＰバイポーラトランジスタ又はＰチャネルＦＥＴ（ただし、バイポーラトランジスタＱ２、Ｑ４を除く）とする。
この場合、第１及び第２の実施の形態で説明したとおり、電位の極性が全く逆になる。
また、既に説明したＮチャネルＦＥＴ、ＮＰＮバイポーラトランジスタを使用した場合と同様の原理で、ＰチャネルＦＥＴ、ＰＮＰバイポーラトランジスタを使用した場合、以下のようになる。
（１）Ｖｃ２＜Ｖｃ３のとき、バイポーラトランジスタＱ３及びＱ５は導通し、バイポーラトランジスタＱ２及びＱ４が非導通であり、バイポーラトランジスタＱ４のコレクタ電位は負電位となるため、バイポーラトランジスタＱ６及びＱ７が導通となり、ＰチャネルＦＥＴＱ１は導通し、端子Ｔ１、端子Ｔ２間は双方向導通。
（２）Ｖｃ２＝Ｖｃ２のとき、バイポーラトランジスタＱ３、Ｑ５、Ｑ２及びＱ４はともに導通であり、バイポーラトランジスタＱ６及びＱ７が非導通となり、ＰチャネルＦＥＴＱ１は非導通であり、端子Ｔ１から端子Ｔ２への電流を遮断する。
（３）Ｖｃ２＞Ｖｃ３のとき、バイポーラトランジスタＱ３及びＱ５が非導通となり、バイポーラトランジスタＱ２及びＱ４は導通し、バイポーラトランジスタＱ４のコレクタ電位は、ほぼ、０Ｖとなるため、バイポーラトランジスタＱ６及びＱ７が非導通となり、ＰチャネルＦＥＴＱ１は非導通であり、端子Ｔ１から端子Ｔ２への電流を遮断する。
【００７７】
本発明の図１〜図４のいずれの回路においても、端子Ｔ１（アノード）、端子Ｔ２（カソード）間において、順方向電圧降下の極めて小さい低損失の２端子整流用ダイオードとして使用でき、また、ダイオードＤ２を図３のように接続すれば、ＰＦＣ動作が可能となり、さらには、負荷に対して直流電源を複数並列接続するためのＯＲダイオードとして使用できる。
【００７８】
本発明の整流回路（図１〜図４）においてＰＦＣ動作をさせる場合、ブリッジ整流回路の入力部と交流電源との間にチョークコイルを挿入し、ブリッジ整流回路に使用される本発明の整流回路において、交流電源により逆バイアスされている本発明の整流回路のダイオードＤ２（図３参照）に正電位を印加し、当該整流回路を導通させ、交流電源をチョークコイルに直結することによりチョークコイルにエネルギーを蓄え、次の瞬間に、ダイオードＤ２への正電位の印加を停止し該整流回路を非導通とし、チョークコイルに、ブリッジ整流回路における順方向電圧が印加されている別のダイオードに高圧を印加する。
これにより、整流回路の出力にコンデンサが接続されている場合、交流電源電圧が低いときでも、該コンデンサを充電でき負荷に電力を供給できる。
なお、ダイオードＤ２にはパルス電位を印加してＰＦＣ動作させる。
【００７９】
本発明の整流回路は、整流電流路がＦＥＴであるため、ＦＥＴを並列接続することにより、際限なく整流回路の順方向電圧降下を低下できる。また、並列接続により電流容量も制限されない。ＰＮ接合ダイオードでは単なる並列接続は不可能であり、回路の調整により並列接続できたとしても、順方向電圧降下は低下することができない。
【図面の簡単な説明】
【００８０】
【図１】は、本発明による整流回路の第１の実施の形態を示す回路図である。
【図２】は、本発明による整流回路の第２の実施の形態を示す回路図である。
【図３】は、本発明による整流回路の第３の実施の形態を示す回路図である。
【図４】は、本発明による整流回路の第４の実施の形態を示す回路図である。
【符号の説明】
【００８１】
Ｑ１〜Ｑ８      半導体素
Ｒ１〜Ｒ４12    抵抗素子
Ｄ１、Ｄ２      ダイオード
Ｚｅ            ツェナーダイオード
Ｃａ１、Ｃａ２  コンデンサ
ＬＥＤ          発光ダイオード
ＰＤ１〜ＰＤｎ  フォトダイオード
【図１】
2010028954.tif 000003
【図２】
2010028954.tif 000004
【図３】
2010028954.tif 000005
【図４】
2010028954.tif 000006