(57)【要約】【課題】ＦＭトランスミッタにおいてＩＱ信号を差動信号で処理する場合に生じる差動信号（Ｐ，Ｎ）の振幅レベルの中心のずれ（ＤＣオフセット）を回避し、キャリアリークの発生を低減させる。【解決手段】Ｄ−Ａコンバータ２ａ，２ｂおよびローパスフィルタ３ａ，３ｂにおいて発生する、Ｉ信号の差動信号Ｉｐ，Ｉｎ間のＤＣオフセットとＱ信号の差動信号Ｑｐ，Ｑｎ間のＤＣオフセットを補正するキャリブレーション回路を設け、この回路を、ローパスフィルタ２ａ，２ｂから出力されるＩ／Ｑ信号の差動信号Ｉｐ，Ｉｎ／Ｑｐ，Ｑｎの電圧比較を行うコンパレータ１０ｃと、コンパレータ１０ｃの比較結果に応じて、ローパスフィルタ２ａ，２ｂから出力される、差動信号Ｉｐ，Ｉｎ／Ｑｐ，Ｑｎのそれぞれの電圧差が減少するよう、ローパスフィルタ２ａ，２ｂのそれぞれに補正用の電圧Ｐ，Ｎをかける第１の、第２のキャリブレーション用ＤＡＣ１０ａ，１０ｂとロジック回路１１を設ける。【選択図】図２
2010028514.tif 000002
【特許請求の範囲】
【請求項１】
入力されたオーディオステレオ信号をＩＱ変調してＦＭ信号に変換するデジタル信号処理回路と、
該デジタル信号処理回路から出力されるＩ信号をアナログ信号に変換してＩ信号の差動信号Ｉｐ，Ｉｎを出力する第１のＤ−Ａコンバータと、
上記デジタル信号処理回路から出力されるＱ信号をアナログ信号に変換してＱ信号の差動信号Ｑｐ，Ｑｎを出力する第２のＤ−Ａコンバータと、
上記第１のＤ−Ａコンバータのデジタル−アナログ変換で発生する高調波成分を除去する第１のローパスフィルタと、
上記第２のＤ−Ａコンバータのデジタル−アナログ変換で発生する高調波成分を除去する第２のローパスフィルタとを少なくとも具備したＦＭトランスミッタであって、
上記第１，第２のＤ−Ａコンバータおよび上記第１，第２のローパスフィルタにおいて発生する、上記Ｉ信号の差動信号Ｉｐ，Ｉｎ間のＤＣオフセットと上記Ｑ信号の差動信号Ｑｐ，Ｑｎ間のＤＣオフセットを補正するキャリブレーション回路を設けたことを特徴とするＦＭトランスミッタ。
【請求項２】
請求項１に記載のＦＭトランスミッタであって、
上記キャリブレーション回路は、
上記第１のローパスフィルタから出力される上記Ｉ信号の差動信号Ｉｐ，Ｉｎの電圧比較および上記Ｑ信号の差動信号Ｑｐ，Ｑｎの電圧比較を行う第１のコンパレータと、
上記第２のローパスフィルタから出力される上記Ｉ信号の差動信号Ｉｐ，Ｉｎの電圧比較および上記Ｑ信号の差動信号Ｑｐ，Ｑｎの電圧比較を行う第２のコンパレータと、
上記第１，第２のコンパレータの比較結果に応じて、上記第１，第２のローパスフィルタから出力される、上記Ｉ信号の差動信号Ｉｐ，Ｉｎのそれぞれの電圧差および上記Ｑ信号の差動信号Ｑｐ，Ｑｎのそれぞれの電圧差が減少するよう、上記第１，第２のローパスフィルタのそれぞれに補正をかける制御手段と
を具備したことを特徴とするＦＭトランスミッタ。
【請求項３】
請求項２に記載のＦＭトランスミッタであって、
上記制御手段は、
上記第１のコンパレータの比較結果に応じて、上記第１のローパスフィルタに対し、該第１のローパスフィルタから出力される上記Ｉ信号の差動信号Ｉｐ，Ｉｎのそれぞれの電圧差が減少するよう、該第１のローパスフィルタから出力される上記Ｉ信号の差動信号Ｉｐ，Ｉｎのそれぞれの電圧を増減する電圧を入力する第１の制御手段と、
上記第２のコンパレータの比較結果に応じて、上記第２のローパスフィルタに対し、該第２のローパスフィルタから出力される上記Ｑ信号の差動信号Ｑｐ，Ｑｎのそれぞれの電圧差が減少するよう、該第２のローパスフィルタから出力される上記Ｑ信号の差動信号Ｑｐ，Ｑｎのそれぞれの電圧を増減する電圧を入力する第２の制御手段と
を具備したことを特徴とするＦＭトランスミッタ。
【請求項４】
請求項３に記載のＦＭトランスミッタであって、
上記第１のコンパレータは、
上記Ｉ信号の差動信号Ｉｐ，Ｉｎのそれぞれの電圧差に応じてハイレベル（１）もしくはローレベル（０）のいずれかの信号を出力する手段を具備し、
上記第２のコンパレータは、
上記Ｑ信号の差動信号Ｑｐ，Ｑｎのそれぞれの電圧差に応じてハイレベル（１）もしくはローレベル（０）のいずれかの信号を出力する手段を具備し、
上記第１の制御手段は、
入力されるｎビット列（ｎ≧２）のデジタルコードに応じてそれぞれ相対的に単調増減すると共に中間のデジタルコード（１０・・・）の入力で同じ電圧となる２つのアナログ信号Ｐ，Ｎを生成して上記第１のローパスフィルタに出力する第１のコンバータと、
起動開始時、上記第１のコンバータに上記中間のデジタルコードを入力して、該第１のコンバータから上記第１のローパスフィルタに対して同じ電圧のアナログ信号Ｐ，Ｎを出力させ、
以降、上記第１のローパスフィルタからの差動信号Ｉｐ，Ｉｎに応じた上記第１のコンパレータの出力（ハイレベル「１」もしくはローレベル「０」）を用いて、上記第１のローパスフィルタからの差動信号Ｉｐ，Ｉｎのそれぞれの電圧差を減少させるためのデジタルコードを生成して上記第１のコンバータに入力する動作をｎ回繰り返し、該ｎ回目に生成したデジタルコードを上記Ｉ信号の差動信号Ｉｐ，Ｉｎ間のＤＣオフセット補正値として上記第１のコンバータに入力する第１のコントローラと
を具備し、
上記第２の制御手段は、
入力される上記ｎビット列のデジタルコードに応じてそれぞれ相対的に単調増減すると共に上記中間のデジタルコードの入力で同じ電圧となる２つのアナログ信号Ｐ，Ｎを生成して上記第２のローパスフィルタに出力する第２のコンバータと、
起動開始時、上記第２のコンバータに上記中間のデジタルコードを入力して、該第２のコンバータから上記第２のローパスフィルタに対して同じ電圧のアナログ信号Ｐ，Ｎを出力させ、
以降、上記第２のローパスフィルタからの差動信号Ｑｐ，Ｑｎに応じた上記第２のコンパレータの出力（ハイレベル「１」もしくはローレベル「０」）を用いて、上記第２のローパスフィルタからの差動信号Ｉｐ，Ｉｎのそれぞれの電圧差を減少させるためのデジタルコードを生成して上記第２のコンバータに入力する動作をｎ回繰り返し、該ｎ回目に生成したデジタルコードを上記Ｑ信号の差動信号Ｑｐ，Ｑｎ間のＤＣオフセット補正値として上記第２のコンバータに入力する第２のコントローラと
を具備したことを特徴とするＦＭトランスミッタ。
【請求項５】
請求項４に記載のＦＭトランスミッタであって、
上記第１，第２のコントローラは、
上記中間のデジタルコード（１０・・・）における「１」の位置を最上位ビットから１つ下の下位ビットに移動し、移動した「１」の以前のビット位置である最上位ビットに、上記第１，第２のコンパレータの結果＊（＊＝１もしくは０）を代入したデジタルコード（＊１・・・）を生成し、
以降、順次に、前回のデジタルコードにおける「１」の位置を下位に移動し、移動した「１」の以前のビット位置に、前回の上記第１，第２のコンパレータの結果＊を代入したデジタルコードを生成する手段
を具備したことを特徴とするＦＭトランスミッタ。
【請求項６】
請求項４もしくは請求項５のいずれかに記載のＦＭトランスミッタであって、
上記第１，第２のコントローラを、上記デジタル信号処理回路内に設けたことを特徴とするＦＭトランスミッタ。
【請求項７】
請求項２から請求項６のいずれかに記載のＦＭトランスミッタであって、
上記第１，第２のコンパレータは１つのコンパレータからなり、
該１つのコンパレータと上記第１，第２のローパスフィルタとの接続を切り替える第１の切替手段と、
該第１の切替手段の切り替え動作を制御して、上記１つのコンパレータを上記第１，第２のコンパレータとして動作させる切替制御手段と
を具備したことを特徴とするＦＭトランスミッタ。
【請求項８】
請求項７に記載のＦＭトランスミッタであって、
上記１つのコンパレータに入力される、上記第１のローパスフィルタからの上記Ｉ信号の差動信号Ｉｐ，Ｉｎのそれぞれの切り替え、もしくは、上記第２のローパスフィルタからの上記Ｑ信号の差動信号Ｑｐ，Ｑｎのそれぞれの切り替えを行う第２の切替手段と、
該第２の切替手段で切り替える前に上記第１，第２のコントローラで求めた第１のＤＣオフセット補正値と、上記第２の切替手段で切り替えた後に上記第１，第２のコントローラで求めた第２のＤＣオフセット補正値との平均値を求め、該求めた平均のＤＣオフセット補正値を、上記第１，第２のコンバータに入力する第３のコントローラと
を具備したことを特徴とするＦＭトランスミッタ。
【請求項９】
請求項１から請求項８のいずれかに記載のＦＭトランスミッタであって、
外部からの指示情報を入力して当該指示情報に応じて上記キャリブレーション回路の動作を起動・停止制御を行う第１のＩＦ制御手段と、
上記キャリブレーション回路による上記Ｉ信号の差動信号Ｉｐ，Ｉｎの補正値および上記Ｑ信号の差動信号Ｑｐ，Ｑｎの補正値を外部に設けられた記憶装置に出力する第２のＩＦ制御手段と、
外部から上記キャリブレーション回路の起動指示情報と上記Ｉ信号の差動信号Ｉｐ，Ｉｎの補正値および上記Ｑ信号の差動信号Ｑｐ，Ｑｎの補正値が入力されると、上記キャリブレーション回路を起動して上記補正値を用いた上記Ｉ信号の差動信号Ｉｐ，Ｉｎ間のＤＣオフセットと上記Ｑ信号の差動信号Ｑｐ，Ｑｎ間のＤＣオフセットの補正動作を開始させる起動制御手段と
を具備したことを特徴とするＦＭトランスミッタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＭ（Ｆｒｅｑｕｅｎｃｙ  Ｍｏｄｕｌａｔｉｏｎ）チューナー機能とＦＭトランスミッタ機能を一体にしたＦＭトランシーバおよびＡＭチューナー機能を有するＦＭトランシーバ等に設けられ、オーディオステレオ信号等をＦＭ信号に変換して送信するＦＭトランスミッタに関するものである。
【背景技術】
【０００２】
オーディオステレオ信号をＦＭ信号に変換して送信するＦＭトランスミッタにおいて、オーディオステレオ信号をＦＭ信号に変換する際に、デジタル信号処理により変調を行なう方式として直接変調方式とＩＱ（Ｉｎ−ｐｈａｓｅ／Ｑｕａｄｒａｔｕｒｅ）変調方式が主に用いられる。
【０００３】
特徴として、直接変調方式は、回路構成が簡単で済むが過変調がおきやすく、ＩＱ変調方式は、変調の制御が簡単であるが回路構成が複雑になるというメリット・デメリットがある。
【０００４】
ＩＱ変調方式によるＦＭトランスミッタの場合、オーディオステレオ信号は、Ｌ／Ｒ信号毎にアンチエイリアスフィルタ処理（ＡＡＦ）、Ａ−Ｄコンバータ（ＡＤＣ）によりデジタルデータに変換され、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）回路でフィルタ処理および信号処理された後、ＩＱ信号として出力される。
【０００５】
ＩＱ信号は、Ｄ−Ａコンバータ（ＤＡＣ）でアナログ信号に変換され、ＤＡＣで発生する高調波成分は、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）により除外し、乗算器（ＭＩＸＥＲ）で搬送波に混合された後、パワーアンプ（ＰＡ）によりＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）出力される。
【０００６】
ＩＱ変調方式の場合、ＩＱ信号間にプロセス起因によるばらつきやレイアウト起因による差が生じると、キャリアリークと呼ばれるノイズ成分が発生してしまう。
【０００７】
このキャリアリークが発生すると、ＦＭトランスミッタの場合、オーディオ特性が悪化する要因となる他、隣接チャンネルに悪影響を及ぼす。
【０００８】
レイアウト起因は設計段階で抑えることが可能であるが、プロセス起因によるばらつきは抑えることが困難である。その為、キャリアリークを低減する為の補正技術については検討が必要になる。
【０００９】
また、このキャリアリークの発生要因に関しては、ＩＱ信号間の位相誤差やゲイン誤差、ＤＣオフセット誤差などがある。
【００１０】
デジタル通信などで使用する高周波帯域の場合、直交変調後の信号を検波回路やレベル検出回路によりずれを検出して補正するという技術を用いているが、この技術では処理回路も大規模になり処理も簡単にはできない。
【００１１】
このようなデジタル通信などで使用される高周波帯域の場合に比べて、ＦＭトランスミッタで使用する周波数帯域は７６ＭＨｚ〜１０８ＭＨｚと低く、キャリアリークの発生要因としては、ＩＱ信号間の位相誤差やゲイン誤差よりも、ＤＣオフセット誤差が支配的となる。
【００１２】
また、ＩＱ信号を差動信号で処理する場合、差動信号（Ｐ，Ｎ）の振幅レベルの中心にずれ（ＤＣオフセット）が生じることも考えられ、この場合もキャリアリークの原因となる。この差動信号間のずれは、製造過程におけるプロセス起因によるばらつきの影響が大きい為、キャリアリークの発生に及ぼす影響も大きくなる。
【００１３】
尚、以上のＦＭトランスミッタに関する技術は、例えば、特許文献１，２において開示されており、また、キャリアリークを抑制・調整する技術に関しては特許文献３〜８等に、ＩＱ信号のオフセットに関しては特許文献９等においてそれぞれ開示されている。
【００１４】
【特許文献１】特開２００７−０９６６９４号公報
【特許文献２】特開２００７−０８８６５７号公報
【特許文献３】特開２００７−２６７３４５号公報
【特許文献４】特開２００６−０４１６３１号公報
【特許文献５】特開２００１−００７８６９号公報
【特許文献６】特開平０８−０３２４６４号公報
【特許文献７】特開平０７−０５８７９１号公報
【特許文献８】特開平０６−２３７２８１号公報
【特許文献９】特開２００７−２３５６４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
解決しようとする問題点は、従来の技術では、ＩＱ信号を差動信号で処理する場合に生じる差動信号（Ｐ，Ｎ）の振幅レベルの中心のずれ（ＤＣオフセット）を回避することができない点である。
【００１６】
本発明の目的は、これら従来技術の課題を解決し、ＩＱ信号を差動信号で処理する場合に差動信号間のＤＣオフセットを補正する回路を内蔵し、キャリアリークの発生を低減させるＦＭトランスミッタを実現することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するため、本発明のＦＭトランスミッタは、（１）オーディオステレオ信号をＦＭ信号に変換する際にＩＱ変調方式によりＩＱ信号を生成するデジタル信号処理回路（ＤＳＰ）と、このＤＳＰで生成されたＩＱ信号をアナログ信号に変換して差動出力するＤ−Ａコンバータ（ＤＡＣ）と、このＤＡＣにおけるデジタル−アナログ変換の際に発生する高調波成分を除去する為のローパスフィルタ（ＬＰＦ）とを設けると共に、さらに、Ｉ信号／Ｑ信号のそれぞれ個別にＤＡＣとＬＰＦで発生する差動信号間（Ｐ，Ｎ）のＤＣオフセットを補正する為のキャリブレーション回路を新規に設けたことを特徴とする。（２）このキャリブレーション回路は、デジタルコードに応じて単調増加、単調減少し、かつ、中間コード（例えば、入力するデジタルコードが「００００００（十進法の０」〜「１１１１１１（十進法の６３）」の６４ｂｉｔの場合の中間コードは「１０００００（十進法の３２）」となる）で同電圧出力となる２系統の電圧出力を持つ２個のＤＡＣ（ＣＡＬＤＡＣ）とＬＰＦの差動出力（Ｐ，Ｎ）を比較する為のコンパレータ（ＣＡＬＣＭＰ）により構成され、さらに、コンパレータの入力を入れ替えることが可能な構成とする。（３）また、キャリブレーション回路は、パワーオンシーケンス時に自動的に実行され、キャリブレーション結果がそのまま補正値として反映される構成とする。（４）また、キャリブレーション回路は、キャリブレーション機能を有効／無効にするかの切替を外部から制御することが可能であり、かつ、キャリブレーション結果を外部に出力すること、および、キャリブレーション値をホスト側から与えることが可能な構成とする。
【発明の効果】
【００１８】
本発明によれば、上記（１）の構成とした、キャリブレーション回路を搭載したＦＭトランスミッタにおいては、製造過程でのプロセスのばらつきに起因するＤＡＣとＬＰＦで発生する差動信号間のＤＣオフセットを補正することができ、キャリアリークを低減させることが可能となる。また、上記（２）の構成のキャリブレーション回路においては、コンパレータ内にＤＣオフセットが発生したとしてもコンパレータの入力を入れ替えてキャリブレーションを行ない、その平均値を求めることによりコンパレータ内のＤＣオフセットをキャンセルした値を求めることが可能となる。また、上記（３）の構成のキャリブレーション回路を搭載したＦＭトランスミッタにおいては、パワーオンシーケンス時にＤＣオフセット調整を自動で行なうことができる為、プロセスのばらつきに起因するＤＡＣとＬＰＦで発生する差動信号間のＤＣオフセットを自動で補正することが可能となる。そして、上記（４）の構成のキャリブレーション回路を搭載したＦＭトランスミッタにおいては、ＤＣオフセット調整の為のキャリブレーション動作をホストから任意に実行させることができる為、複数回の実行で得られたキャリブレーション結果を統計学的に処理して最適な値をキャリブレーション値として採用することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、図を用いて本発明を実施するための最良の形態例を説明する。図１は、本発明に係るＦＭトランスミットの構成例を示すブロック回路図であり、図２は、図１におけるキャリブレーション回路の構成例を示すブロック回路図、図３は、図２におけるキャリブレーション回路の動作例を示すタイミングチャート図、図４は、図２におけるキャリブレーション回路からの出力電圧例を示す説明図、図５は、図２におけるキャリブレーション回路に設定するキャリブレーションの最適値を求める際に用いるデータ例を示す説明図、図６は、一般的なＦＭトランスミットの構成例を示すブロック回路図である。
【００２０】
まず、図６を用いて、ＩＱ変調方式を採用したＦＭトランスミッタの一般的な構成について説明する。
【００２１】
オーディオステレオ信号Ｌｉｎ／Ｒｉｎは、アンチエイリアスフィルタ（図中「ＡＡＦ」と記載）６４ａ，６４ｂと、Ａ−Ｄコンバータ（図中「ＡＤＣ」と記載）６５ａ，６５ｂを経由してデジタル信号処理回路（図中「ＤＳＰ」と記載）６１に入力される。
【００２２】
ＤＳＰ６１内では、入力されたオーディオ信号に対するフィルタ処理（ＬＰＦ、ＨＰＦ等）や信号処理（ゲインコントロール、プリエンファシス処理等）を施した後、ＳＴＥＲＥＯ  ＧＥＮ６１ａにおいてパイロット信号と共にステレオコンポジット信号に変換し、さらに、ＩＱＭＯＤ６１ｂにおいてＩＱ変調によりＦＭ信号に変換して出力する。
【００２３】
ＤＳＰ６１から出力された変換後のＩＱ信号は、Ｄ−Ａコンバータ（図中「ＤＡＣ」と記載）６２ａ，６２ｂにおいてアナログ信号に変換され、Ｄ−Ａコンバータ６２ａ，６２ｂからの差動出力電圧は、ローパスフィルタ（図中「ＬＰＦ」と記載）６３ａ，６３ｂに入力され、ローパスフィルタ６３ａ，６３ｂにおいて、Ｄ−Ａコンバータ６２ａ，６２ｂで発生した高調波成分をカットする。
【００２４】
ローパスフィルタ６３ａ，６３ｂで高調波成分をカットされたＤ−Ａコンバータ６２ａ，６２ｂの差動出力電圧は、局部発振器（図中「ＬＯＳＣ」と記載）６６で生成された搬送波と共に、乗算器（図中「ＭＩＸＥＲ」と記載）６７に入力され、この乗算器６７において、ＩＱ信号と搬送波とを共に混合し、パワーアンプ（図中「ＰＡ」と記載）６８によりＲＦ出力（図中「ＲＦｏｕｔ」と記載）する。
【００２５】
尚、ＤＳＰ６１は、ホストからのＨＯＳＴ  Ｉ／Ｆを介してのＲＥＧＩＳＴＥＲ６９への設定に応じて処理を行なうことができる。
【００２６】
次に、図１を用いて、本例のＤＣオフセット調整用のキャリブレーション回路を使用したＦＭトランスミッタについて説明する。
【００２７】
図１に示す本例のＦＭトランスミッタと図６に示したＦＭトランスミッタとの違いは、図６におけるＬＰＦ６３ａ，６３ｂ内で生じている差動信号（Ｐ，Ｎ）間のずれを補正する為のキャリブレーション回路（図中「ＬＰＦＣＡＬ」と記載）１０と、このＬＰＦキャリブレーション回路１０を制御する為のロジック回路（図中「ＣＡＬＣＴＲＬ」と記載）１１が追加されている点にある。
【００２８】
すなわち、図１におけるＦＭトランスミッタにおいても、オーディオステレオ信号Ｌｉｎ／Ｒｉｎは、アンチエイリアスフィルタ（図中「ＡＡＦ」と記載）４ａ，４ｂと、Ａ−Ｄコンバータ（図中「ＡＤＣ」と記載）５ａ，５ｂを経由してデジタル信号処理回路（図中「ＤＳＰ」と記載）１に入力される。
【００２９】
そして、デジタル信号処理回路１内において、入力されたオーディオ信号に対するフィルタ処理（ＬＰＦ、ＨＰＦ等）や信号処理（ゲインコントロール、プリエンファシス処理等）を施した後、ＳＴＥＲＥＯ  ＧＥＮ１ａにおいてパイロット信号と共にステレオコンポジット信号に変換し、さらに、ＩＱＭＯＤ１ｂにおいてＩＱ変調によりＦＭ信号（Ｉ信号、Ｑ信号）に変換して出力する。
【００３０】
デジタル信号処理回路１から出力された変換後のＩ信号とＱ信号は、それぞれ、Ｄ−Ａコンバータ（図中「ＤＡＣ」と記載）２ａ，２ｂにおいてアナログ信号に変換され、差動信号Ｉｐ，Ｉｎおよび差動信号Ｑｐ，Ｑｎとして出力され、その後、ローパスフィルタ（図中「ＬＰＦ」と記載）３ａ，３ｂに入力される。
【００３１】
ローパスフィルタ３ａ，３ｂにおいては、入力された差動信号Ｉｐ，Ｉｎおよび差動信号Ｑｐ，Ｑｎから、Ｄ−Ａコンバータ２ａ，２ｂにおいて発生した高調波成分をカットする。
【００３２】
ローパスフィルタ３ａ，３ｂで高調波成分をカットされたＤ−Ａコンバータ２ａ，２ｂの差動信号Ｉｐ，Ｉｎおよび差動信号Ｑｐ，Ｑｎは、局部発振器（図中「ＬＯＳＣ」と記載）６で生成された搬送波と共に、乗算器（図中「ＭＩＸＥＲ」と記載）７に入力される。
【００３３】
この乗算器７においては、入力された差動信号Ｉｐ，Ｉｎおよび差動信号Ｑｐ，Ｑｎと搬送波とを共に混合し、パワーアンプ（図中「ＰＡ」と記載）８によりＲＦ出力（図中「ＲＦｏｕｔ」と記載）する。尚、デジタル信号処理回路１は、図示していないホストからＨＯＳＴ  Ｉ／Ｆを介してＲＥＧＩＳＴＥＲ９に設定されたデータに応じて処理を行なうことができる。
【００３４】
本例では、さらに、キャリブレーション回路を設けている。このキャリブレーション回路は、図１のＦＭトランスミッタにおいて示すように、デジタル信号処理回路１内に設けたロジック回路（図中「ＣＡＬＣＴＲＬ」と記載）１１と、デジタル信号処理回路１外に設けたＬＰＦキャリブレーション回路（図中「ＬＰＦＣＡＬ」と記載）１０からなる。
【００３５】
このＬＰＦキャリブレーション回路１０は、ロジック回路１１からの制御に基づき、ローパスフィルタ３ａ，３ｂのそれぞれから出力される差動信号Ｉｐ，Ｉｎ間のずれ、および、差動信号Ｑｐ，Ｑｎ間のずれを補正する動作を行う。
【００３６】
このＬＰＦキャリブレーション回路１０の内部構成を図２を用いて説明する。図２に示すＬＰＦキャリブレーション回路１０には、２個のキャリブレーション用ＤＡＣ（図中「ＣＡＬＤＡＣ」と記載）１０ａ，１０ｂと、１個のコンパレータ（図中「ＣＡＬＣＭＰ」と記載）１０ｃが設けられ、さらに、２つのＡＮＤ回路と１つのコンバータ回路および複数のスイッチからなる切替回路が設けられている。
【００３７】
このような構成により、本例のＬＰＦキャリブレーション回路１０は、Ｄ−Ａコンバータ２ａ，２ｂおよびローパスフィルタ３ａ，３ｂの整合過程において発生する、Ｉ信号の差動信号Ｉｐ，Ｉｎ間のＤＣオフセットと、Ｑ信号の差動信号Ｑｐ，Ｑｎ間のＤＣオフセットを補正するよう動作する。
【００３８】
すなわち、ＬＰＦキャリブレーション回路１０は、コンパレータ１０ｃにより、ローパスフィルタ３ａから出力されるＩ信号の差動信号Ｉｐ，Ｉｎの比較、および、ローパスフィルタ３ｂから出力されるＱ信号の差動信号Ｑｐ，Ｑｎの比較を行い、このコンパレータ１０ｃの比較結果（ＣＡＬ＿ＣＭＰＯ）に応じて、ローパスフィルタ３ａ，３ｂのそれぞれから出力されるＩ信号の差動信号Ｉｐ，ＩｎのそれぞれとＱ信号の差動信号Ｑｐ，Ｑｎのそれぞれが、同電圧となるよう、キャリブレーション用ＤＡＣ１０ａ，１０ｂにより、ローパスフィルタ３ａ，３ｂのそれぞれに補正をかける。
【００３９】
具体的には、コンパレータ１０ｃの比較結果が、図１におけるロジック回路１１に入力され、このロジック回路１１からは、コンパレータ１０ｃの比較結果（ＣＡＬ＿ＣＭＰＯ）に応じて、デジタルコードＣＡＬ＿Ｉ，ＣＡＬ＿Ｑを生成し、キャリブレーション用ＤＡＣ１０ａ，１０ｂのそれぞれに対して出力する。
【００４０】
キャリブレーション用ＤＡＣ１０ａは、入力されるデジタルコードＣＡＬ＿Ｉに応じて、ローパスフィルタ３ａにおける差動信号Ｉｐ，Ｉｎのそれぞれを増減するための電圧（Ｐ，Ｎ）をローパスフィルタ３ａに対して出力し、キャリブレーション用ＤＡＣ１０ｂは、入力されるデジタルコードＣＡＬ＿Ｑに応じて、ローパスフィルタ３ｂにおける差動信号Ｑｐ，Ｑｎのそれぞれを増減するための電圧（Ｐ，Ｎ）をローパスフィルタ３ｂに対して出力する。
【００４１】
キャリブレーション用ＤＡＣ１０ａ，１０ｂのそれぞれからの出力（Ｐ，Ｎ）を入力したローパスフィルタ３ａ，３ｂにおいては、それぞれの入力（Ｐ，Ｎ）に応じて、Ｉ信号の差動信号Ｉｐ，Ｉｎのそれぞれ、および、Ｑ信号の差動信号Ｑｐ，Ｑｎのそれぞれが増減し、その結果が、コンパレータ１０ｃにおける比較結果に反映され、この動作を繰り返すことで、ローパスフィルタ３ａ，３ｂにおけるＩ信号の差動信号Ｉｐ，Ｉｎのそれぞれ、および、Ｑ信号の差動信号Ｑｐ，Ｑｎのそれぞれを同電圧に近づける。
【００４２】
ここで、図２に示す本例のＬＰＦキャリブレーション回路１０におけるキャリブレーション用ＤＡＣ１０ａ，１０ｂのそれぞれは、図１におけるロジック回路１１から出力される「ＣＡＬ＿Ｉ」，「ＣＡＬ＿Ｑ」のデジタルコードにより一定の電圧（Ｐ，Ｎ）を出力し、常時動作している。
【００４３】
また、ＬＰＦキャリブレーション回路１０は、例えば、ロジック回路１１から出力される信号「ＣＡＬ＿ＥＮ」が「１」の時、ＤＣオフセット調整モードとなり、コンパレータ１０ｃも動作する状態となる。
【００４４】
尚、本例では、コンパレータ１０ｃは、Ｉ信号／Ｑ信号共通でタイムシェアして使用するが、Ｉ信号／Ｑ信号のそれぞれに個別にコンパレータ１０ｃを用いた構成としても良い。
【００４５】
また、コンパレータ１０ｃ内のＤＣオフセットの発生と信号ノイズによるグレーゾーンを把握できるようにする為、ロジック回路１１から出力されるＣＡＬ＿ＰＯＬ信号にてコンパレータへの入力信号を入れ替えることが可能な構成としている。
【００４６】
また、ＤＣオフセット調整モードでは、Ｄ−Ａコンバータ２ａ，２ｂは、通常動作状態とし、各差動信号の出力電圧（Ｉ信号の差動信号Ｉｐ，Ｉｎのそれぞれ、および、Ｑ信号の差動信号Ｑｐ，Ｑｎのそれぞれ）が同じとなることを期待しているデジタルコードで固定しておく必要がある。
【００４７】
図３を用いて、このような構成からなるＬＰＦキャリブレーション回路１０の、ＤＣオフセット調整キャリブレーション動作について説明する。
【００４８】
図３において、コンパレータ１０ｃの出力ＣＡＬ＿ＣＭＰＯ以外の信号は、図１におけるデジタル信号処理回路１内のロジック部１１において生成される。
【００４９】
また、本例では、以下の説明において、キャリブレーション用ＤＡＣ１０ａ，１０ｂはＩ／Ｑ共に６ビットとするが、本発明にこれ（６ビット）に限定されるものではなく、補正に必要な分解能に応じてビット数を選択すれば良い。
【００５０】
最初に、ＣＡＬ＿ＥＮ信号を「１（ハイレベル）」にすることで、ＬＰＦキャリブレーション回路１０のキャリブレーション開始となる。Ｄ−Ａコンバータ２ａ，２ｂは、通常動作状態にさせておくが、Ｄ−Ａコンバータ２ａ，２ｂへの入力データについてはＩ信号、Ｑ信号ともに出力する差動信号の電圧が同電圧となる値に固定する。
【００５１】
ＣＡＬ＿ＣＬＫは１３クロック分を出力し、キャリブレーション用ＤＡＣ１０ａ，１０ｂおよびコンパレータ１０ｃは、このクロックにより動作する。
【００５２】
まず、ＣＡＬ＿ＩＱＳＥＬ＝１（ハイレベル）の状態で、Ｉ側からのキャリブレーションを選択して、以下のようにして実行する。
【００５３】
最初のＣＡＬ＿ＣＬＫの立下りで、ＣＡＬ＿Ｉ［５：０］＝１０００００（バイナリ）のデジタルコードをキャリブレーション用ＤＡＣ１０ａ，１０ｂに与えると、これに応じて、コンパレータ１０ｃの出力ＣＡＬ＿ＣＭＰＯが、ＣＡＬ＿ＣＬＫの立ち上がりで出力されるので、次のＣＡＬ＿ＣＬＫの立下りで結果をＣＡＬ＿Ｉ［５］に取り込み、ＣＡＬ＿Ｉ［４：０］＝１００００（バイナリ）を出力する。
【００５４】
この処理を６回行なうと、バイナリサーチによるコンパレータ１０ｃへのＰ，Ｎ入力が等しくなる場合の、キャリブレーション用ＤＡＣ１０ａ，１０ｂに与えるＣＡＬ＿Ｉ［５：０］を求めることが出来る。
【００５５】
その後、ロジック回路１１は、ＣＡＬ＿ＩＱＳＥＬ＝０として、Ｑ側、すなわち、ローパスフィルタ３ｂに対するキャリブレーション（ＣＡＬ＿Ｑ［５：０］）も同様に行なう。
【００５６】
このＣＡＬ＿Ｑ［５：０］が同様にして求まれば、ロジック回路１１は、ＣＡＬ＿ＣＬＫ＝１にした後、固定してクロックを停止させる。その後、ＣＡＬ＿ＥＮ＝０としてキャリブレーション動作をストップさせる。
【００５７】
このような、ＤＣオフセット調整キャリブレーション動作により得られたデジタルコードＣＡＬ＿Ｉ［５：０］とＣＡＬ＿Ｑ［５：０］は保持された状態のままとなり、キャリブレーション用ＤＡＣ１０ａ，１０ｂを一定電圧出力させた状態のままとなり、この時の図２におけるローパスフィルタ３ａ，３ｂからの差動出力Ｉｐ，ＩｎおよびＱｐ，Ｑｎはほぼ同電圧となる。
【００５８】
以下、この動作を、より具体的に説明する。まず、本例でのキャリブレーション動作において、「ＣＡＬ＿Ｉ／Ｑ［５：０］」を「１０００００」から「＊＊＊＊＊１」の６段階で変化させてキャリブレーション用ＤＡＣ１０ａ，１０ｂに入力した際の、各「１０００００」から「＊＊＊＊＊＊１」の値に対するコンパレータ１０ｃの出力の変化について説明する。
【００５９】
「＊＊＊＊＊１」における各「＊」の部分には、コンパレータ１０ｃからの出力、すなわち、「ハイレベル（＝１）」もしくは「ローレベル（＝０）」のいずれかが入る。図３で、コンパレータ１０ｃの出力（ＣＡＬ＿ＣＭＰＯ）の値Ｉ［５］が「０」であれば、キャリブレーション用ＤＡＣ１０ａに対する入力であるＣＡＬ＿Ｉ［５：０］の２つ目は「０１００００」となる。このようにして、コンパレータ１０ｃからの出力ＣＡＬ＿ＣＭＰＯは、ロジック回路１１を介して、キャリブレーション用ＤＡＣ１０ａ，１０ｂの入力に、直接反映される。
【００６０】
本例では、キャリブレーション用ＤＡＣ１０ａ，１０ｂは、入力が「１０００００」から「＊＊＊＊＊＊１」の６ビットの６４個の値となり、その出力は、入力（０〜６３）にあわせて図４に示すように、直線的に並んで変化するようにする。図４においては、６４個のそれぞれの出力値を結んだ直線で示しており、中間のデジタルコードの入力「ＣＡＬ＿Ｉ［５：０］＝［１０００００（十進法の３２）］において、差動信号Ｉ，Ｐが同電圧となっている。
【００６１】
図４で示すように、キャリブレーション用ＤＡＣ１０ａ，１０ｂの出力は、入力されるデジタルコードに応じて、差動信号Ｉ，ＱのＰ側は単調増加、Ｎ側は単調減少であり、入力されるデジタルコードが大きくなると、Ｐ側とＮ側は相対的に単調増加、単調減少する。
【００６２】
図３において、６回目の入力信号「ＣＡＬ＿Ｉ／Ｑ［５：０］」（＝＊＊＊＊＊１）に対応するコンパレータ１０ｃからの出力信号（＊＝１もしくは０）を反映した信号「＊＊＊＊＊＊」（例えば、「０１０００１」や「１０００１０」の様な値）が補正値となり、最終的なキャリブレーション用ＤＡＣ１０ａ，１０ｂへの入力値となる。
【００６３】
このような最終的な補正値「＊＊＊＊＊＊」を特定するまでの動作を具体例を用いて説明する。ここでは、説明を容易にするために、図２におけるＤ−Ａコンバータ２ａ，２ｂの出力をＰ１とＮ１、キャリブレーション用ＤＡＣ１０ａ，１０ｂの出力をＰ２とＮ２、ローパスフィルタ３ａ，３ｂの出力をＰ３とＮ３とする。そして、コンパレータ１０ｃは、「Ｎ３＞Ｐ３」の場合に「ハイレベル（＝１）」を出力するものとする。
【００６４】
まず、キャリブレーション用ＤＡＣ１０ａ，１０ｂに中間のデジタルコード「１０００００（十進法の３２）」を入力すると、図４に示すように、キャリブレーション用ＤＡＣ１０ａ，１０ｂの出力Ｐ２＝Ｎ２となる。
【００６５】
この出力Ｐ２とＮ２がＤ−Ａコンバータ２ａ，２ｂからの出力Ｐ１とＮ１に付加されてＰ３とＮ３になる。
【００６６】
仮に、Ｐ１＞Ｎ１（０．３３Ｖ程度Ｐ１が大きい）であった場合、Ｐ２＝Ｎ２よりＰ３＞Ｎ３となり、その結果、コンパレータ１０ｃの出力ＣＡＬ＿ＣＭＰＯは「０（ローレベル）」となる。この値（０）が、ロジック回路１１において、ＣＡＬ＿Ｉ［５］に取り込まれ、次に、キャリブレーション用ＤＡＣ１０ａ，１０ｂに与えられるデジタルコード（図３における「＊１００００」）は「０１００００」となる。
【００６７】
このデジタルコード「０１００００」の場合、Ｐ２＜Ｎ２（約１ＶくらいＮ２が大きい）となる。この場合、Ｐ３＜Ｎ３となり、今度のコンパレータ１０ｃの出力ＣＡＬ＿ＣＭＰＯは「１（ハイレベル）」となり、この値（１）が、ロジック回路１１において、次のデジタルコードＣＡＬ＿Ｉ［４］に取り込まれ、その結果、次にキャリブレーション用ＤＡＣ１０ａ，１０ｂに与えられるデジタルコードは「０１１０００」となる。
【００６８】
この場合、Ｐ２＜Ｎ２（約０．４ＶくらいＮ２が大きい）となり、やはり、Ｐ３＜Ｎ３となり、その結果、コンパレータ１０ｃの出力ＣＡＬ＿ＣＭＰＯは「１」となり、この値が、ロジック回路１１において、次のデジタルコードＣＡＬ＿Ｉ［３］に取り込まれ、その結果、次にキャリブレーション用ＤＡＣ１０ａ，１０ｂに与えられるデジタルコードは「０１１１００」となる。
【００６９】
キャリブレーション用ＤＡＣ１０ａ，１０ｂにデジタルコードは「０１１１００」が与えられると、Ｐ２＜Ｎ２（約０．２ＶくらいＮ２が大きい）となり、今度は、Ｐ３＞Ｎ３となり、コンパレータ１０ｃの出力ＣＡＬ＿ＣＭＰＯは「０」となり、この値が、ロジック回路１１において、次のデジタルコードＣＡＬ＿Ｉ［２］に取り込まれ、その結果、次にキャリブレーション用ＤＡＣ１０ａ，１０ｂに与えられるデジタルコードは「０１１０１０」となる。
【００７０】
キャリブレーション用ＤＡＣ１０ａ，１０ｂにデジタルコードは「０１１０１０」が与えられると、Ｐ２＜Ｎ２（約０．３ＶくらいＮ２が大きい）となり、Ｐ３＞Ｎ３となり、コンパレータ１０ｃの出力ＣＡＬ＿ＣＭＰＯは「０」となり、この値が、ロジック回路１１において、次のデジタルコードＣＡＬ＿Ｉ［１］に取り込まれ、その結果、次にキャリブレーション用ＤＡＣ１０ａ，１０ｂに与えられるデジタルコードは「０１１００１」となる。
【００７１】
このデジタルコード「０１１００１」がキャリブレーション用ＤＡＣ１０ａ，１０ｂに与えられると、Ｐ２＜Ｎ２（約０．３５ＶくらいＮ２が大きい）となり、その結果、Ｐ３＜Ｎ３となり、コンパレータ１０ｃの出力ＣＡＬ＿ＣＭＰＯは「１」となり、この値（「１」）がロジック回路１１においてデジタルコードＣＡＬ＿Ｉ［０］に取り込まれ、最終的にキャリブレーション用ＤＡＣ１０ａ，１０ｂに与えられるコードは「０１１００１」となる。
【００７２】
この説明では０．０２Ｖのずれが残るが、今回は６ビットで処理した為であり、分解能が問題になる場合は、上述の処理を繰り返せる様にビット数を増やすことで対処できる。
【００７３】
しかし、上述した例は、コンパレータ１０ｃ内にＤＣオフセットが存在しない場合であり、もし、コンパレータ１０ｃ内にＤＣオフセットが存在する場合には、上述のキャリブレーション結果は、このコンパレータ１０ｃ内のＤＣオフセットにより最適値からずれた値となる。
【００７４】
このような場合に対処するには、ロジック回路１１からＣＡＬ＿ＰＯＬにより、コンパレータ１０ｃへの入力を入れ替え、その結果との平均を取ることにより最適値を得るようにする。
【００７５】
すなわち、ロジック回路１１は、ＣＡＬ＿ＰＯＬを「０」から「１」に反転して、スイッチの切り替えを行うことで、コンパレータ１０ｃの出力ＣＡＬ＿ＣＭＰＯを反転させ、キャリブレータ用ＤＡＣ１０ａ，１０ｂへの入力信号ＣＡＬ＿Ｉ［５：０］、ＣＡＬ＿Ｑ［５：０］に取り込むようにする。
【００７６】
そして、ＣＡＬ＿ＰＯＬを「０」と「１」のそれぞれでスイッチングして、コンパレータ１０ｃへの入力を入れ替えた結果の平均を取ることにより、最適な補正値を得ることが可能になる。
【００７７】
具体的には、まず、ＣＡＬ＿ＰＯＬ＝０でキャリブレーション結果ＣＡＬ＿Ｉ０とＣＡＬ＿Ｑ０を求め、次に、ＣＡＬ＿ＰＯＬ＝１にしてキャリブレーション結果ＣＡＬ＿Ｉ１とＣＡＬ＿Ｑ１を求める。
【００７８】
ＣＡＬ＿Ｉ０とＣＡＬ＿Ｉ１、および、ＣＡＬ＿Ｑ０とＣＡＬ＿Ｑ１に差が無く同じであればコンパレータ１０ｃ内のオフセットは無く、差がある場合は、それぞれの平均を取った値を、最適なキャリブレーション結果（補正値）とする。
【００７９】
この処理については、ハードウェアにより自動で行なっても良いし、キャリブレーション結果のＣＡＬ＿ＩとＣＡＬ＿Ｑを、外部ホストに出力して記録し、この外部ホストから再度読み出してＣＡＬ＿ＩとＣＡＬ＿Ｑを外部ホストから与えることができるようにしておくことにより、次の起動時にはキャリブレーションを実行せずに、ＣＡＬ＿ＩとＣＡＬ＿Ｑを外部ホストから設定することが可能になる。また、ホスト側から制御してＣＡＬ＿ＰＯＬ＝０と１で２回キャリブレーションを実行することにより、ソフト的に平均を求めることで最適値を求めることが可能になる。
【００８０】
図５に、このようなコンパレータ１０ｃ内にＤＣオフセットが発生した場合を考慮した際のキャリブレーションの最適値（平均値）の特定に仕方を示す。
【００８１】
また、このような構成であれば、Ｎ回実行した後の平均値や最多値等の精度の高いキャリブレーション結果を必要に応じて採用することが可能になる。
【００８２】
以上、図１〜図５を用いて説明したように、本例のＦＭトランスミッタは、オーディオステレオ信号をＦＭ信号に変換する際にＩＱ変調方式を採用するデジタル信号処理回路（ＤＳＰ）１と、このデジタル信号処理回路１で生成されたＩ信号とＱ信号をアナログ信号に変換し差動出力するＤ−Ａコンバータ（ＤＡＣ）２ａ，２ｂと、このＤ−Ａコンバータ２ａ，２ｂにおけるデジタル−アナログ変換の際に発生する高調波成分を除去する為のローパスフィルタ（ＬＰＦ）３ａ，３ｂにより構成され、さらに、Ｄ−Ａコンバータ２ａ，２ｂおよびローパスフィルタ３ａ，３ｂにおいて発生する、Ｉ信号の差動信号Ｉｐ，Ｉｎ間のＤＣオフセットと、Ｑ信号の差動信号Ｑｐ，Ｑｎ間のＤＣオフセットを補正するキャリブレーション回路（ＬＰＦキャリブレーション回路１０、ロジック回路１１）を内蔵した構成となっており、このキャリブレーション回路を搭載したＦＭトランスミッタにおいては、プロセス（製造過程）のばらつきに起因する、Ｄ−Ａコンバータ２ａ，２ｂとローパスフィルタ３ａ，３ｂで発生する差動信号間のＤＣオフセットを補正することができ、キャリアリークを低減させることが可能となる。
【００８３】
尚、本例のキャリブレーション回路では、ローパスフィルタ３ａから出力されるＩ信号の差動信号Ｉｐ，Ｉｎの電圧比較およびＱ信号の差動信号Ｑｐ，Ｑｎの電圧比較を行うコンパレータ１０ｃと、ローパスフィルタ３ｂから出力されるＩ信号の差動信号Ｉｐ，Ｉｎの電圧比較およびＱ信号の差動信号Ｑｐ，Ｑｎの電圧比較を行うコンパレータ１０ｃとして、同じコンパレータをスイッチによる接続切替で、共通に用いる構成とし、さらに、このコンパレータ１０ｃの比較結果に応じて、ローパスフィルタ３ａ，３ｂから出力される、Ｉ信号の差動信号Ｉｐ，Ｉｎのそれぞれの電圧差およびＱ信号の差動信号Ｑｐ，Ｑｎのそれぞれの電圧差が減少するよう、ローパスフィルタ３ａ，３ｂのそれぞれに補正をかける制御手段として、ロジック回路１１を設けた構成としている。
【００８４】
ロジック回路１１は、キャリブレーション用ＤＡＣ１０ａにより、コンパレータ１０ｃのローパスフィルタ３ａに関する比較結果に応じて、当該ローパスフィルタ３ａに対し、このローパスフィルタ３ａから出力されるＩ信号の差動信号Ｉｐ，Ｉｎのそれぞれの電圧差が減少するよう、ローパスフィルタ３ａから出力されるＩ信号の差動信号Ｉｐ，Ｉｎのそれぞれの電圧を増減する電圧を入力し、また、キャリブレーション用ＤＡＣ１０ｂにより、コンパレータ１０ｃのローパスフィルタ３ｂに関する比較結果に応じて、当該ローパスフィルタ３ｂに対し、このローパスフィルタ３ｂから出力されるＱ信号の差動信号Ｑｐ，Ｑｎのそれぞれの電圧差が減少するよう、ローパスフィルタ３ｂから出力されるＱ信号の差動信号Ｑｐ，Ｑｎのそれぞれの電圧を増減する電圧を入力する。
【００８５】
キャリブレーション用ＤＡＣ１０ａ，１０ｂは、ロジック回路１１から入力されるｎビット列（ｎ≧２）のデジタルコードに応じてそれぞれ相対的に単調増減すると共に中間のデジタルコード（１０・・・）の入力で同じ電圧となる２つのアナログ信号Ｐ，Ｎを生成してローパスフィルタ３ａ，３ｂに出力する。
【００８６】
コンパレータ１０ｃは、Ｉ信号の差動信号Ｉｐ，Ｉｎのそれぞれの電圧差に応じてハイレベル（１）もしくはローレベル（０）のいずれかの信号を生成し、同様に、Ｑ信号の差動信号Ｑｐ，Ｑｎのそれぞれの電圧差に応じてハイレベル（１）もしくはローレベル（０）のいずれかの信号を生成して、ロジック回路１１に出力する。
【００８７】
ロジック回路１１は、起動開始時、キャリブレーション用ＤＡＣ１０ａ，１０ｂに、中間のデジタルコードを入力して、キャリブレーション用ＤＡＣ１０ａ，１０ｂからローパスフィルタ３ａ，３ｂに対して同じ電圧のアナログ信号Ｐ，Ｎを出力させ、以降、ローパスフィルタ３ａ，３ｂからの差動信号Ｉｐ，Ｉｎ、Ｑｐ，Ｑｎに応じたコンパレータ１０ｃの出力（ハイレベル「１」もしくはローレベル「０」）を用いて、ローパスフィルタ３ａ，３ｂからの差動信号Ｉｐ，Ｉｎ、Ｑｐ，Ｑｎのそれぞれの電圧差を減少させるためのデジタルコードを生成して各キャリブレーション用ＤＡＣ１０ａ，１０ｂに入力する動作をｎ回繰り返し、ｎ回目に生成したデジタルコードをＩ信号の差動信号Ｉｐ，Ｉｎ間のＤＣオフセット補正値、Ｑ信号の差動信号Ｑｐ，Ｑｎ間のＤＣオフセット補正値として各キャリブレーション用ＤＡＣ１０ａ，１０ｂに入力する。
【００８８】
例えば、ロジック回路１１は、中間のデジタルコード（１０・・・）における「１」の位置を最上位ビットから１つ下の下位ビットに移動し、移動した「１」の以前のビット位置である最上位ビットに、コンパレータ１０ｃの結果＊（＊＝１もしくは０）を代入したデジタルコード（＊１・・・）を生成し、以降、順次に、前回のデジタルコードにおける「１」の位置を下位に移動し、移動した「１」の以前のビット位置に、前回のコンパレータ１０ｃの結果＊を代入したデジタルコードを生成する。
【００８９】
また、ロジック回路１１は、コンパレータ１０ｃとローパスフィルタ３ａ，３ｂとの接続を、スイッチ回路にハイレベル（１）もしくはローレベル（０）のＣＡＬ＿ＩＱＳＥＬ信号を入力することにより、切り替えることができる。
【００９０】
さらに、ロジック回路１１は、スイッチ回路にハイレベル（１）もしくはローレベル（０）のＣＡＬ＿ＰＯＬ信号を入力することにより、コンパレータ１０ｃに入力される、ローパスフィルタ３ａからのＩ信号の差動信号Ｉｐ，Ｉｎのそれぞれの切り替え、もしくは、ローパスフィルタ３ｂからのＱ信号の差動信号Ｑｐ，Ｑｎのそれぞれの切り替えを行うことができる。このように、ローパスフィルタ３ａから出力される差動信号Ｉｐと差動信号Ｉｎを切り替えてコンパレータ１０ｃに入力すると共に、ローパスフィルタ３ｂから出力される差動信号Ｑｐと差動信号Ｑｎを切り替えてコンパレータ１０ｃに入力し、切り替える前に求めたＤＣオフセット補正値と、切り替えた後に求めたＤＣオフセット補正値との平均値を求め、この平均のＤＣオフセット補正値を、キャリブレーション用ＤＡＣ１０ａ，１０ｂに入力する。
【００９１】
また、本例のキャリブレーション回路の動作は、外部からの指示情報を入力して当該指示情報に応じて起動・停止制御を行うことができ、キャリブレーション回路によるＩ信号の差動信号Ｉｐ，Ｉｎの補正値およびＱ信号の差動信号Ｑｐ，Ｑｎの補正値を外部に設けられた記憶装置に出力して格納することで、外部からキャリブレーション回路の起動指示情報とＩ信号の差動信号Ｉｐ，Ｉｎの補正値およびＱ信号の差動信号Ｑｐ，Ｑｎの補正値を入力して、キャリブレーション回路を起動して補正値を用いたＩ信号の差動信号Ｉｐ，Ｉｎ間のＤＣオフセットとＱ信号の差動信号Ｑｐ，Ｑｎ間のＤＣオフセットの補正動作を開始することができる。
【００９２】
このように、本例のキャリブレーション回路は、デジタルコードに応じて単調増加、単調減少し、かつ中間コードで同電圧出力となる２系統の電圧出力を持つ２個のＤＡＣ（キャリブレーション用ＤＡＣ１０ａ，１０ｂ）とＬＰＦの差動出力（Ｐ，Ｎ）を比較する為のコンパレータ（コンパレータ１０ｃ）により構成され、かつ、このコンパレータ（コンパレータ１０ｃ）の入力を入れ替えることが可能な構成となっており、コンパレータ（コンパレータ１０ｃ）内にＤＣオフセットが発生したとしても、コンパレータ（コンパレータ１０ｃ）の入力を入れ替えてキャリブレーションを行ない、その平均値を求めることにより、コンパレータ（コンパレータ１０ｃ）内のＤＣオフセットをキャンセルした値を求めることが可能となる。
【００９３】
また、本例のキャリブレーション動作は、パワーオンシーケンス時に自動的に実行され、キャリブレーション結果がそのまま補正値として反映されるので、本例のＦＭトランスミッタにおいては、パワーオンシーケンス時にＤＣオフセット調整を自動で行なうことができ、プロセスのばらつきに起因するＤ−Ａコンバータ２ａ，２ｂとローパスフィルタ３ａ，３ｂで発生する差動信号間のＤＣオフセットを自動で補正することが可能である。
【００９４】
また、本例のキャリブレーション機能を有効／無効にするかの切り替えを外部のホストからＨＯＳＴ  Ｉ／ＦとＲＥＧＩＳＴＥＲ９を介して制御することが可能であり、かつ、キャリブレーション結果をＨＯＳＴ  Ｉ／ＦとＲＥＧＩＳＴＥＲ９を介してホストに出力して記録させ、このキャリブレーション値をホスト側から与えることが可能である。このように、本例のＦＭトランスミッタにおいては、ＤＣオフセット調整の為のキャリブレーション動作をホストから任意に実行させることができる為、複数回の実行で得られたキャリブレーション結果を統計学的に処理して最適な値をキャリブレーション値として採用することが可能となる。
【００９５】
尚、本発明は、図１〜図５を用いて説明した例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本例では、１つのコンパレータ１０ｃを、ローパスフィルタ３ａ，３ｂのそれぞれにスイッチ回路で切り替えて接続変更することで共通に用いる構成としているが、コンパレータ１０ｃを２つ用意して、ローパスフィルタ３ａ，３ｂのそれぞれ個別に用いる構成としても良い。
【００９６】
また、本例では、ロジック回路をＤＳＰ１に内蔵した構成としているが、ＤＳＰ１外に設ける構成としても良い。また、キャリブレーション用ＤＡＣに入力するデジタルコードも６桁としたが、必要な精度に応じて増減することでも良い。
【図面の簡単な説明】
【００９７】
【図１】本発明に係るＦＭトランスミットの構成例を示すブロック回路図である。
【図２】図１におけるキャリブレーション回路の構成例を示すブロック回路図である。
【図３】図２におけるキャリブレーション回路の動作例を示すタイミングチャート図である。
【図４】図２におけるキャリブレーション回路からの出力電圧例を示す説明図である。
【図５】図２におけるキャリブレーション回路に設定するキャリブレーションの最適値を求める際に用いるデータ例を示す説明図である。
【図６】一般的なＦＭトランスミットの構成例を示すブロック回路図である。
【符号の説明】
【００９８】
１：デジタル信号処理回路（ＤＳＰ）、１ａ：ＳＴＥＲＥＯ  ＧＥＮ、１ｂ：ＩＱＭＯＤ、２ａ，２ｂ：Ｄ−Ａコンバータ（ＤＡＣ）、３ａ，３ｂ：ローパスフィルタ（ＬＰＦ）、４ａ，４ｂ：アンチエイリアスフィルタ（ＡＡＦ）、５ａ，５ｂ：Ａ−Ｄコンバータ（ＡＤＣ）、６：局部発振器（ＬＯＳＣ）、７：乗算器（ＭＩＸＥＲ）、８：パワーアンプ（ＰＡ）、９：ＲＥＧＩＳＴＥＲ、１０：ＬＰＦキャリブレーション回路（ＬＰＦＣＡＬ）、１０ａ，１０ｂ：キャリブレーション用ＤＡＣ（ＣＡＬＤＡＣ）、１０ｃ：コンパレータ（ＣＡＬＣＭＰ）、１１：ロジック回路（ＣＡＬＣＴＲＬ）、６１：デジタル信号処理回路（ＤＳＰ）、６１ａ：ＳＴＥＲＥＯ  ＧＥＮ、６１ｂ：ＩＱＭＯＤ、６２ａ，６２ｂ：Ｄ−Ａコンバータ（ＤＡＣ）、６３ａ，６３ｂ：ローパスフィルタ（ＬＰＦ）、６４ａ，６４ｂ：アンチエイリアスフィルタ（ＡＡＦ）、６５ａ，６５ｂ：Ａ−Ｄコンバータ（ＡＤＣ）、６６：局部発振器（ＬＯＳＣ）、６７：乗算器（ＭＩＸＥＲ）、６８：パワーアンプ（ＰＡ）、６９：ＲＥＧＩＳＴＥＲ、ＨＯＳＴ  Ｉ／Ｆ：ホスト、Ｌｉｎ／Ｒｉｎ：オーディオステレオ信号、ＲＦｏｕｔ：ＲＦ出力。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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