(57)【要約】【課題】差動構成のゲートとドレインとのクロスカップリングのための配線の寄生抵抗を低減する。【解決手段】第１のアクティブ領域から突出した第１の突出部を夫々有する複数の第１のゲートと、第１のアクティブ領域に隣接した第２のアクティブ領域から、第１の突出部の突出方向とは反対の方向に突出した第２の突出部を夫々有する複数の第２のゲートと、複数の第１のゲートの第１の突出部上及び第２のアクティブ領域の全てのドレイン上に形成されて複数の第１のゲートと第２のアクティブ領域の全てのドレインとを接続する第２の共通配線と、複数の第２のゲートの第２の突出部上及び第１のアクティブ領域の全てのドレイン上に形成されて複数の第２のゲートと第１のアクティブ領域の全てのドレインとを接続する第３の共通配線とを具備したことを特徴とする。【選択図】図１
2010045133.tif 000002
【特許請求の範囲】
【請求項１】
差動構成のトランジスタのうちの一方のトランジスタを構成するソース及びドレインが交互に配置された第１のアクティブ領域と、
前記第１のアクティブ領域の前記ソースとドレインとの間に夫々形成され、前記第１のアクティブ領域から突出した第１の突出部を夫々有する複数の第１のゲートと、
前記差動構成のトランジスタのうちの他方のトランジスタを構成するソース及びドレインが前記第１のアクティブ領域に隣接して交互に配置された第２のアクティブ領域と、
前記第２のアクティブ領域の前記ソースとドレインとの間に夫々形成され、前記第２のゲートの突出方向とは反対の方向に前記第２のアクティブ領域から突出した第２の突出部を夫々有する複数の第２のゲートと、
前記第１及び第２のアクティブ領域の全てのソースを共通接続する第１の共通配線と、
前記複数の第１のゲートの第１の突出部上及び前記第２のアクティブ領域の全てのドレイン上に形成されて前記複数の第１のゲートと前記第２のアクティブ領域の全てのドレインとを接続する第２の共通配線と、
前記複数の第２のゲートの第２の突出部上及び前記第１のアクティブ領域の全てのドレイン上に形成されて前記複数の第２のゲートと前記第１のアクティブ領域の全てのドレインとを接続する第３の共通配線と
を具備したことを特徴とする半導体集積回路装置。
【請求項２】
前記第１の共通配線は、基板上の第１の配線層に形成され、
前記第２及び第３の共通配線は、前記基板上の第２の配線層に形成されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１のアクティブ領域の１つのソースと前記第２のアクティブ領域の１つのソースとは共用されることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
請求項１に記載の第１及び第２のアクティブ領域、第１及び第２のゲート並びに第１乃至第３の共通配線によるパターンを単位パターンとし、前記単位パターンを複数配置して形成したことを特徴とする半導体集積回路装置。
【請求項５】
差動構成のトランジスタのうちの一方のトランジスタを構成するソース及びドレインが交互に配置された第１のアクティブ領域と、
前記第１のアクティブ領域の前記ソースとドレインとの間に夫々形成され、前記第１のアクティブ領域から突出した第１の突出部を夫々有する複数の第１のゲートと、
前記差動構成のトランジスタのうちの他方のトランジスタを構成するソース及びドレインが前記第１のアクティブ領域に隣接して交互に配置された第２のアクティブ領域と、
前記第２のアクティブ領域の前記ソースとドレインとの間に夫々形成され、前記第２のゲートの突出方向とは反対の方向に前記第２のアクティブ領域から突出した第２の突出部を夫々有する複数の第２のゲートと、
前記第１及び第２のアクティブ領域の全てのソースを共通接続する第１の共通配線と、
前記複数の第１のゲートの第１の突出部上及び前記第２のアクティブ領域の全てのドレイン上に形成されて前記複数の第１のゲートと前記第２のアクティブ領域の全てのドレインとを接続する第２の共通配線と、
前記複数の第２のゲートの第２の突出部上及び前記第１のアクティブ領域の全てのドレイン上に形成されて前記複数の第２のゲートと前記第１のアクティブ領域の全てのドレインとを接続する第３の共通配線と、
前記第２の共通配線及び前記第３の共通配線相互間に接続されるＬＣ共振回路と
を具備したことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線システム等の複数の発振出力を発生するための電圧制御発振器等に好適な半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、携帯電話等の無線システムにおいては、ＰＬＬ（位相制御ループ）回路等を用いた周波数シンセサイザによって局部発振器の複数の発振出力を生成する。ＰＬＬ回路等においては、発振周波数を容易に制御可能なように、ＶＣＯ（電圧制御発振器）を採用している。例えば、特許文献１には、ＩＣ化されたＰＬＬ回路及びＶＣＯが開示されている。
【０００３】
即ち、発振出力は、ＶＣＯの発振周波数をＰＬＬ回路によって制御することによって得られる。ＰＬＬ回路を構成する位相比較器に、水晶発振器からの基準周波数の発振出力（基準発振出力）とＶＣＯの出力とを与える。位相比較器は、基準発振出力とＶＣＯの発振出力との位相差を求め、位相差に基づく出力をローパスフィルタを介して制御電圧としてＶＣＯに与える。これにより、ＶＣＯから基準周波数の発振出力を得るのである。更に、ＶＣＯの出力を分周器によって分周して位相比較器に与えることで、ＶＣＯから基準周波数の分周数倍の周波数の発振出力を得ることができる。
【０００４】
ＶＣＯは、バラクタを備えたＬＣ共振回路と、電力供給用の発振トランジスタとによって構成される。ＬＣ共振回路は、バラクタ及び固定インダクタに基づく共振周波数を有し、発振トランジスタによって、共振周波数の発振出力が得られる。しかし、ＶＣＯを構成する素子のばらつきによって、正確な発振周波数を得ることができない。そこで、ＰＬＬ回路によって、基準発振出力とＶＣＯ出力との位相差に基づいて、ＶＣＯを制御する制御電圧を発生させ、この制御電圧によってバラクタの容量値を変化させることで、ＶＣＯの発振周波数を基準周波数に対応した周波数に一致させるように微調整するようになっている。
【０００５】
ＶＣＯがＩＣ化されている場合には、発振トランジスタとしては差動構成が採用されることが多い。即ち、差動対のトランジスタ同士はゲートとドレインとが相互に接続される構成である。このようなＶＣＯの発振を保証するためには、発振トランジスタは、ＬＣ共振回路の損失を補うだけの十分なゲインが必要であり、十分に大きなゲート幅を必要とする。そこで、トランジスタ対をマルチフィンガー構成とすることが一般的である。
【０００６】
しかしながら、このようなマルチフィンガー化によって、トランジスタ対のトランジスタサイズが大きくなり、必然的にトランジスタのゲートとドレインとを接続する配線の長さが長くなってしまう。このため、ゲート−ドレイン間の寄生抵抗が大きくなり、ＶＣＯの特性劣化を招来してしまう。なお、ゲートとドレインとの間の配線幅を太くして寄生抵抗を小さくすることが考えられるが、この場合には寄生容量が増加してしまいＶＣＯの特性が劣化してしまう。
【特許文献１】特開平５−３０００１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、発振トランジスタ対のゲートとドレイン間の配線について寄生容量を増大させることなく寄生抵抗を低減することにより、特性が改善された電圧制御発振器を得ることができる半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体集積回路装置は、差動構成のトランジスタのうちの一方のトランジスタを構成するソース及びドレインが交互に配置された第１のアクティブ領域と、前記第１のアクティブ領域の前記ソースとドレインとの間に夫々形成され、前記第１のアクティブ領域から突出した第１の突出部を夫々有する複数の第１のゲートと、前記差動構成のトランジスタのうちの他方のトランジスタを構成するソース及びドレインが前記第１のアクティブ領域に隣接して交互に配置された第２のアクティブ領域と、前記第２のアクティブ領域の前記ソースとドレインとの間に夫々形成され、前記第２のゲートの突出方向とは反対の方向に前記第２のアクティブ領域から突出した第２の突出部を夫々有する複数の第２のゲートと、前記第１及び第２のアクティブ領域の全てのソースを共通接続する第１の共通配線と、前記複数の第１のゲートの第１の突出部上及び前記第２のアクティブ領域の全てのドレイン上に形成されて前記複数の第１のゲートと前記第２のアクティブ領域の全てのドレインとを接続する第２の共通配線と、前記複数の第２のゲートの第２の突出部上及び前記第１のアクティブ領域の全てのドレイン上に形成されて前記複数の第２のゲートと前記第１のアクティブ領域の全てのドレインとを接続する第３の共通配線とを具備したことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、発振トランジスタ対のゲートとドレイン間の配線について寄生容量を増大させることなく寄生抵抗を低減することにより、特性が改善された電圧制御発振器を得ることができる半導体集積回路装置を提供する。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１１】
＜第１の実施の形態＞
図１は本発明の第１の実施の形態に係る半導体集積回路装置のレイアウトを示す説明図である。図２は図１の断面構造を模式的に示す説明図である。図３は本実施の形態の発振部を用いた電圧制御発振器の回路構成を示す回路図である。
【００１２】
図１の半導体集積回路装置は電圧制御発振器の発振部を構成する。先ず、図３を参照して、本実施の形態の適用例である電圧制御発振器について回路構成を説明する。
【００１３】
図３において、電圧制御発振器は、コイルＬ１、バラクタ等の可変容量素子Ｃｖ、可変容量部１２及び発振部１１によって構成されている。可変容量部１２は、固定容量Ｃｆａ，Ｃｆｂ及びスイッチを構成するＭＯＳトランジスタＭｓが直列接続されて構成された可変容量が複数並列接続されて構成される。可変容量部１２の各可変容量は、可変容量素子Ｃｖと共に、コイルＬ１に並列接続される。
【００１４】
コイルＬ１の一端は発振部１１を構成するＮＭＯＳトランジスタＭ１のドレインに接続され、他端は、発振部１１を構成するＮＭＯＳトランジスタＭ２のドレインに接続される。差動対を成すトランジスタＭ１，Ｍ２のソースは共通接続されて、その接続点は抵抗Ｒ３を介して基準電位点に接続される。トランジスタＭ１のドレインは寄生抵抗Ｒ１を介してトランジスタＭ２のゲートに接続され、トランジスタＭ２のドレインは寄生抵抗Ｒ２を介してトランジスタＭ１のゲートに接続される。なお、寄生抵抗Ｒ１，Ｒ２は、トランジスタＭ１，Ｍ２のドレインとトランジスタＭ２，Ｍ１のゲートとを接続する配線に生じるものである。
【００１５】
なお、図３の電圧制御発振器は、コイルＬ１、可変容量素子Ｃｖ及び可変容量部１２によるＬＣ共振回路によって発振周波数が決定される。なお、可変容量部１２の各可変容量の容量値Ｃｆ１，Ｃｆ２，…は、各可変容量を構成するトランジスタＭｓがオンの場合にのみ発生する。従って、各可変容量を構成するトランジスタＭｓをオン，オフ制御することで、可変容量部１２全体の容量値を変化させて、発振周波数を制御することができる。
【００１６】
ところで、トランジスタＭ１，Ｍ２としては、ＬＣ共振回路の損失を補うために十分に大きなゲインを設定する必要がある。このため、トランジスタＭ１，Ｍ２のトランジスタサイズは十分に大きくする必要がある。例えば、トランジスタＭ１，Ｍ２のゲート幅を十分に大きくする。このために、本実施の形態においては、トランジスタＭ１，Ｍ２としてマルチフィンガー構成を採用する。
【００１７】
図１において、トランジスタＭ１は、ソースＳ１，Ｓ２、ドレインＤ１、ゲートＧ１，Ｇ２等によって構成され、トランジスタＭ２は、ソースＳ２，Ｓ３、ドレインＤ２、ゲートＧ３，Ｇ４等によって構成される。ソースＳ２はトランジスタＭ１，Ｍ２で共通である。即ち、トランジスタＭ１，Ｍ２は、フィンガー数２でマルチフィンガー化されている。
【００１８】
図２に示すように、基板１に形成されたアクティブ領域において、ソースＳ１〜Ｓ３及びドレインＤ１，Ｄ２が、ソース及びドレインが交互に配置されるように構成される。交互に配置されたソースとドレインとの間にゲートを配置することで、トランジスタが構成される。なお、２つのソースの間に１つのドレインが配置される場合や、Ｎ個のソース間にＮ−１個のドレインが配置される場合等もソース及びドレインが交互に配置されていると表現するものとする。
【００１９】
ソースＳ１〜Ｓ３及びドレインＤ１，Ｄ２は、夫々平面的には細長い矩形状に形成され、その短手方向にチャネル長に相当する距離だけ相互に離間させて、ソースＳ１、ドレインＤ１、ソースＳ２、ドレインＤ２、ソースＳ３の順に配置される。なお、ソースＳ１〜Ｓ３及びドレインＤ１，Ｄ２の長手方向の寸法は、相互に同一である。
【００２０】
ソースＳ１とドレインＤ１との間の基板表面にはゲート酸化膜（図示せず）上にゲートＧ１が形成される。また、ソースＳ２とドレインＤ１との間の基板表面にはゲート酸化膜上にゲートＧ２が形成される。後述するように、ソースＳ１，Ｓ２は共通接続され、ゲートＧ１，Ｇ２も共通接続されるので、トランジスタＭ１のゲート幅は、ゲートＧ１，Ｇ２のゲート幅の和となる。
【００２１】
同様に、ソースＳ２とドレインＤ２との間の基板表面にはゲート酸化膜上にゲートＧ３が形成される。また、ソースＳ３とドレインＤ２との間の基板表面にはゲート酸化膜上にゲートＧ４が形成される。後述するように、ソースＳ２，Ｓ３は共通接続され、ゲートＧ３，Ｇ４も共通接続されるので、トランジスタＭ２のゲート幅は、ゲートＧ３，Ｇ４のゲート幅の和となる。
【００２２】
ソースＳ１，Ｓ２，Ｓ３は夫々コンタクトＣ１を介してソース配線ＬＳ１，ＬＳ２，ＬＳ３に接続される。ソース配線ＬＳ１〜ＬＳ３は、共通配線Ｅに共通接続される。図３に示すように、共通配線Ｅは、抵抗Ｒ３を介して基準電位点に接続される。
【００２３】
ソース配線ＬＳ１〜ＬＳ３及び共通配線Ｅは、図２に示すように、基板１上の１番目の配線層に下層配線として形成され、ドレイン配線及びゲート配線は、図２に示すように、基板１上の２番目の配線層に上層配線として形成される。
【００２４】
本実施の形態においては、ドレイン配線及びゲート配線は、共通の配線を用いる。即ち、ドレインＤ１はコンタクトＣ２を介して共通配線ＬＧＤ２に接続され、ドレインＤ２はコンタクトＣ２を介して共通配線ＬＧＤ１に接続される。
【００２５】
共通配線ＬＧＤ２は、トランジスタＭ１を構成するドレインＤ１上においてドレインＤ１の長手方向に延びる。共通配線ＬＧＤ２は、一端がドレインＤ１の形成領域から延出し、ドレインＤ１の短手方向に屈曲してトランジスタＭ２の形成領域側に延びる。一方、トランジスタＭ２を構成するゲートＧ３，Ｇ４の一端は、ソースＳ２，Ｓ３及びドレインＤ２の形成領域から延出した突出部を有し、立体的には共通配線ＬＧＤ２と交差する。この交差部分（突出部）において、コンタクトＣ２により、ゲートＧ３，Ｇ４は共通配線ＬＧＤ２に接続される。
【００２６】
一方、共通配線ＬＧＤ１は、トランジスタＭ２を構成するドレインＤ２上においてドレインＤ２の長手方向に延びる。共通配線ＬＧＤ１は、共通配線ＬＧＤ２と重ならない方向に、一端がドレインＤ２の形成領域から延出し、ドレインＤ２の短手方向に屈曲してトランジスタＭ１の形成領域側に延びる。一方、トランジスタＭ１を構成するゲートＧ１，Ｇ２の一端は、ソースＳ１，Ｓ２及びドレインＤ１の形成領域から延出した突出部を有し、立体的には共通配線ＬＧＤ１と交差する。この交差部分（突出部）において、コンタクトＣ２により、ゲートＧ１，Ｇ２は共通配線ＬＧＤ１に接続される。
【００２７】
なお、図２においては、共通配線Ｅ，ＬＧＤ１，ＬＧＤ２は破線にて示してある。共通配線ＬＧＤ１，ＬＧＤ２は、夫々図３のコイルＬ１の両端に接続される。
【００２８】
図１に示すように、ゲートＧ１，Ｇ２がソースＳ１，Ｓ２及びドレインＤ１の形成領域から延出する方向（図１の紙面上向き）とゲートＧ３，Ｇ４がソースＳ２，Ｓ３及びドレインＤ２の形成領域から延出する方向（図１の紙面下向き）とは相互に逆向きである。従って、トランジスタＭ１のゲートと共通配線ＬＧＤ１とのコンタクトと、トランジスタＭ２のゲートと共通配線ＬＧＤ２とのコンタクトとを、ソース及びドレインの長手方向の相互に逆方向の位置に配置することができる。つまり、図１に示すように、屈曲した共通配線ＬＧＤ１，ＬＧＤ２が重ならないように配置することができる。
【００２９】
従って、本実施の形態によれば、下層及び上層の２つの配線層のみを用いて、比較的短い距離で、トランジスタＭ１のゲートとトランジスタＭ２のドレインとを接続すると共に、トランジスタＭ２のゲートとトランジスタＭ１のドレインとを接続することができる。
【００３０】
次に、比較のために、図４を参照して従来技術におけるレイアウトについて説明する。図４は従来技術におけるレイアウトを説明するための説明図である。図４はトランジスタＭ１，Ｍ２をフィンガー数を６でマルチフィンガー化した例である。なお、図４の塗りつぶした四角印はコンタクトを示している。
【００３１】
図４の例では、トランジスタＭ１，Ｍ２は、いずれも６つのソースと６つのドレインとの間に夫々形成された６つのゲートＧによって構成される。トランジスタＭ１，Ｍ２の各ソース同士は共通配線ＬＳによって接続される。トランジスタＭ１の各ドレイン同士は共通配線ＬＤ１によって接続され、トランジスタＭ２の各ドレイン同士は共通配線ＬＤ２によって接続される。トランジスタＭ１の各ゲート同士は共通配線ＬＧ１によって接続され、トランジスタＭ２の各ゲート同士は共通配線ＬＧ２によって接続される。
【００３２】
トランジスタＭ２のゲート配線ＬＧ２は、トランジスタＭ１のソース・ドレイン領域を迂回する配線ＬＲ１を経由して、トランジスタＭ１のドレイン配線ＬＤ１に接続される。また、トランジスタＭ１の共通配線ＬＧ１は、トランジスタＭ２のソース・ドレイン領域を迂回する配線ＬＲ２を経由して、トランジスタＭ２の共通配線ＬＤ２に接続される。配線ＬＲ１，ＬＲ２は夫々図３の寄生抵抗Ｒ１，Ｒ２を生じさせる。
【００３３】
図４においては、一方のトランジスタのゲート配線は、他方のトランジスタ形成領域を迂回する配線（以下、迂回配線という）を経由して他方のトランジスタのドレイン配線に接続される。従って、迂回配線の配線長は十分に長くなり、比較的大きな寄生抵抗を発生させてしまう。
【００３４】
これに対し、本実施の形態においては、ゲートの長手方向をドレインの長手方向よりも突出して形成すると共に、突出させる方向を２つのトランジスタで相互に逆向きにする。これにより、ゲートＧ１，Ｇ２と共通配線ＬＧＤ１とのコンタクトの位置と、ゲートＧ３，Ｇ４と共通配線ＬＧＤ２とのコンタクトの位置とを、相互に逆方向に配置することができ、一方のトランジスタのゲートは、他方のトランジスタのドレインから突出した配線に直線的に接続することができる。
【００３５】
即ち、共通配線ＬＧＤ１，ＬＧＤ２は、ソース、ドレインの短手方向については、ソースの形成領域とゲートの形成領域分の長さだけ延長することで、一方のトランジスタのゲートと他方のトランジスタのドレインとの接続及び他方のトランジスタのゲートと一方のトランジスタのドレインとの接続を行うことができる。このように、ゲートとドレインとをクロスカップリングする共通配線のうち寄生抵抗に寄与する部分の長さを十分に短くすることができ、寄生抵抗を十分に小さくすることができる。
【００３６】
また、下層配線によってソースを共通接続すると共に、上層配線によってゲートとドレインとをクロスカップリングすることができる。２層の配線層によって差動構成のトランジスタの各部を接続することができ、製造容易である。なお、上層配線にてソースを共通接続し、下層配線にてゲートとドレインとをクロスカップリングしてもよいことは明らかである。
【００３７】
このように本実施の形態においては、ゲートとドレインとをクロスカップリングする共通配線のうち寄生抵抗に寄与する部分の長さを十分に短くすることができ、寄生抵抗を十分に小さくすることができる。これにより、ＶＣＯを構成する発振トランジスタのゲインを十分に大きくすることができ、ＶＣＯの特性を向上させることができる。
【００３８】
＜第２の実施の形態＞
図５は本発明の第２の実施の形態を示す説明図である。また、図６は図５に対応した回路構成を示す回路図である。
【００３９】
上述した第１の実施の形態は、マルチフィンガー構成におけるフィンガー数が２の例である。更に大きなフィンガー数を設定することで、トランジスタのゲート幅を大きくすることが可能である。この場合においても、図１のレイアウトパターンを単位としてフィンガー数を大きくすることで、寄生抵抗の増大を抑制することができる。
【００４０】
図５は図１のレイアウトパターン（以下、単位パターンという）を４つ配置した例を示している。図５のレイアウトパターンを回路図によって表すと図６に示すものとなる。図６においては、図３のトランジスタＭ１，Ｍ２と同様のトランジスタ対を４組並列接続したものである。各トランジスタのゲート幅が同一であれば、図６の回路のゲート幅は、トランジスタＭ１，Ｍ２のゲート幅の４倍となる。マルチフィンガー化のフィンガー数をＭとし、１フィンガー当たりのゲート幅をＷとすると、等価的なゲート幅はＭ・Ｗとなる。
【００４１】
図５はマルチフィンガーのフィンガー数が８の例である。この場合には、４つ分の単位パターンを形成すればよい。図６に示すように、４つの単位パターンによって、トランジスタＭ１〜Ｍ８が構成される。全トランジスタＭ１〜Ｍ８のソースは、コンタクトＣ１を介してソース配線ＬＳ１〜ＬＳ３に接続され、全単位パターンのソース配線ＬＳ１〜ＬＳ３は、共通配線Ｅに共通接続される。
【００４２】
トランジスタＭ１，Ｍ３，Ｍ５，Ｍ７のドレインは共通配線ＬＧＤ２に共通接続され、トランジスタＭ２，Ｍ４，Ｍ６，Ｍ８のドレインは共通配線ＬＧＤ１に共通接続される。そして、共通配線ＬＧＤ２は、トランジスタＭ２，Ｍ４，Ｍ６，Ｍ８のゲートＧ３，Ｇ４に共通接続される。また、共通配線ＬＧＤ１は、トランジスタＭ１，Ｍ３，Ｍ５，Ｍ７のゲートＧ１，Ｇ２に共通接続される。
【００４３】
隣接する単位パターン同士は、トランジスタＭ１，Ｍ３，Ｍ５，Ｍ７のゲート同士及びトランジスタＭ２，Ｍ４，Ｍ６，Ｍ８のゲート同士を直接的に接続可能なように、上下対称に配置される。
【００４４】
このように構成された実施の形態においても、各単位パターンにおいて、ゲートとドレインとのクロスカップリングに必要な配線部分の長さは、十分に短い。これにより、寄生抵抗を十分に小さくすることができる。従って、ＶＣＯを構成する発振トランジスタのゲインを十分に大きくすることができ、ＶＣＯの特性を向上させることができる。
【００４５】
図４と図６との比較から明らかなように、ソース、ドレイン及びゲートの幅が同一であっても、本実施の形態の単位パターンを採用することにより、トランジスタサイズを十分に小さくすることができ、寄生容量を低減させることが可能である。
【００４６】
なお、本実施の形態においては、単位パターン間の相互接続したトランジスタ対同士を接続する配線が必要となるが、この配線はある程度配線幅を大きくして寄生抵抗を減らすことができる。ゲートとドレインとを共通の配線を用いて接続するので、ゲート配線とドレイン配線とを別々の配線で配線する場合よりも、共通配線の幅を大きくしても比較的小さい寄生容量で済むからである。
【００４７】
また、本実施の形態においては、４つの単位パターンを用いる例を示したが、単位パターンの数は限定されないことは明らかである。
【００４８】
図７及び図８は本実施の形態の効果を説明するためのグラフである。図７は第２の実施の形態を採用せずに構成したＶＣＯの特性変化を示し、図８は第２の実施の形態を採用して構成したＶＣＯの特性の変化を示している。図７（ａ）及び図８（ａ）は横軸に周波数をとり縦軸に位相雑音のレベルをとって、位相雑音特性を示している。また、図７（ｂ）及び図８（ｂ）は横軸に時間をとり縦軸に出力レベルをとって、出力波形を示している。
【００４９】
図７及び図８において、特性Ａは寄生抵抗を考慮せず図５の回路図に対するシミュレーションによって得られた特性を示し、特性Ｂは実際の配線パターンにおける寄生抵抗を求めて、求めた寄生抵抗を考慮した特性を示している。
【００５０】
図７（ａ）に示すように、寄生抵抗を考慮していない特性Ａに比べて、寄生抵抗を考慮した特性Ｂは、いずれの周波数においても位相雑音が大きくなっている。これは、図７（ｂ）に示すように、寄生抵抗を考慮していない特性Ａに比べて、寄生抵抗を考慮した特性Ｂでは、出力波形の振幅レベルが小さくなっていることが原因であると考えられる。
【００５１】
これに対し、本実施の形態においては、図８（ｂ）に示すように、寄生抵抗を考慮していない特性Ａと、寄生抵抗を考慮した特性Ｂとでは、出力波形の振幅レベルは殆ど変化しない。従って、図８（ａ）に示すように、寄生抵抗を考慮していない特性Ａと、寄生抵抗を考慮した特性Ｂとでは、いずれの周波数においても位相雑音は略同一である。
【００５２】
このように本実施の形態においては、位相雑音に対する寄生抵抗の影響を十分に抑制することができることが分かる。
【００５３】
＜第３の実施の形態＞
図９は本発明の第３の実施の形態を示す説明図である。
【００５４】
上述した第１及び第２の実施の形態においては、マルチフィンガー構成におけるフィンガー数が２の単位パターンを採用したが、単位パターンのフィンガー数は２に限定されるものではない。例えば、図９はマルチフィンガー構成におけるフィンガー数が４の単位パターンの例を示している。
【００５５】
図９において、トランジスタＭ１は、ソースＳ１〜Ｓ３、ドレインＤ１，Ｄ２、ゲートＧ１〜Ｇ４等によって構成され、トランジスタＭ２は、ソースＳ４〜Ｓ６、ドレインＤ３，Ｄ４、ゲートＧ５〜Ｇ８等によって構成される。
【００５６】
ソースＳ１〜Ｓ６及びドレインＤ１〜Ｄ４は、夫々平面的には細長い矩形状に形成され、その短手方向にチャネル長に相当する距離だけ相互に離間させて、ソースＳ１、ドレインＤ１、ソースＳ２、ドレインＤ２、ソースＳ３、ソースＳ４、ドレインＤ３、ソースＳ５、ドレインＤ４、ソースＳ６の順に配置される。なお、ソースＳ１〜Ｓ６及びドレインＤ１〜Ｄ４の長手方向の寸法は、相互に同一である。
【００５７】
ソースＳ１、ドレインＤ１、ソースＳ２、ドレインＤ２、ソースＳ３の各間にはゲートＧ１〜Ｇ４が形成され、ソースＳ４、ドレインＤ３、ソースＳ５、ドレインＤ４、ソースＳ６の各間にはゲートＧ５〜Ｇ８が形成される。ソースＳ１〜Ｓ６は夫々コンタクトＣ１を介してソース配線ＬＳ１〜ＬＳ６に接続される。ソース配線ＬＳ１〜ＬＳ６は、共通配線Ｅに共通接続される。ソース配線ＬＳ１〜ＬＳ６及び共通配線Ｅは、例えば、基板上の１番目の配線層に下層配線として形成される。
【００５８】
本実施の形態においては、ドレイン配線及びゲート配線は、共通の配線を用いる。即ち、ドレインＤ１，Ｄ２はコンタクトＣ２を介して共通配線ＬＧＤ２に接続され、ドレインＤ３，Ｄ４はコンタクトＣ２を介して共通配線ＬＧＤ１に接続される。なお、ドレイン配線及びゲート配線は、例えば、基板上の２番目の配線層に上層配線として形成される。
【００５９】
共通配線ＬＧＤ２は、トランジスタＭ１を構成するドレインＤ１，Ｄ２上においてドレインＤ１，Ｄ２の長手方向に延びる。共通配線ＬＧＤ２は、一端がドレインＤ１，Ｄ２の形成領域から延出し、ドレインＤ１，Ｄ２の短手方向に屈曲してトランジスタＭ２の形成領域側に延びる。一方、トランジスタＭ２を構成するゲートＧ５〜Ｇ８の一端は、ソースＳ４〜Ｓ６及びドレインＤ３，Ｄ４の形成領域から延出した突出部を有し、立体的には共通配線ＬＧＤ２と交差する。この交差部分において、コンタクトＣ２により、ゲートＧ５〜Ｇ８は共通配線ＬＧＤ２に接続される。
【００６０】
一方、共通配線ＬＧＤ１は、トランジスタＭ２を構成するドレインＤ３，Ｄ４上においてドレインＤ３，Ｄ４の長手方向に延びる。共通配線ＬＧＤ１は、共通配線ＬＧＤ２と重ならない方向に、一端がドレインＤ３，Ｄ４の形成領域から延出し、ドレインＤ３，Ｄ４の短手方向に屈曲してトランジスタＭ１の形成領域側に延びる。一方、トランジスタＭ１を構成するゲートＧ１〜Ｇ４の一端は、ソースＳ１〜Ｓ３及びドレインＤ１，Ｄ２の形成領域から延出した突出部を有し、立体的には共通配線ＬＧＤ１と交差する。この交差部分において、コンタクトＣ２により、ゲートＧ１〜Ｇ４は共通配線ＬＧＤ１に接続される。
【００６１】
本実施の形態においても、ゲートＧ１〜Ｇ４がソースＳ１〜Ｓ３及びドレインＤ１，Ｄ２の形成領域から延出する方向（図９の紙面上向き）とゲートＧ５〜Ｇ８がソースＳ４〜Ｓ６及びドレインＤ３，Ｄ４の形成領域から延出する方向（図９の紙面下向き）とは相互に逆向きである。従って、トランジスタＭ１のゲートＧ１〜Ｇ４と共通配線ＬＧＤ１とのコンタクトと、トランジスタＭ２のゲートＧ５〜Ｇ８と共通配線ＬＧＤ２とのコンタクトとを、ソース及びドレインの長手方向の相互に逆方向の位置に配置することができる。つまり、屈曲した共通配線ＬＧＤ１，ＬＧＤ２とが重ならないように配置することができる。
【００６２】
従って、本実施の形態においても、下層及び上層の２つの配線層のみを用いて、比較的短い距離で、トランジスタＭ１のゲートとトランジスタＭ２のドレインとを接続すると共に、トランジスタＭ２のゲートとトランジスタＭ１のドレインとを接続することができる。
【００６３】
このように本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
【００６４】
なお、上記実施の形態においてはＶＣＯの発振トランジスタに適用した例を説明したが、差動構成のトランジスタを有する回路であれば、本発明を種々の回路に適用可能であることは明らかである。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施の形態に係る半導体集積回路装置のレイアウトを示す説明図。
【図２】図１の断面構造を模式的に示す説明図。
【図３】本実施の形態の発振部を用いた電圧制御発振器の回路構成を示す回路図。
【図４】従来技術におけるレイアウトを説明するための説明図。
【図５】本発明の第２の実施の形態を示す説明図。
【図６】図５に対応した回路構成を示す回路図。
【図７】第２の実施の形態を採用せずに構成したＶＣＯの特性の変化を示すグラフ。
【図８】第２の実施の形態を採用して構成したＶＣＯの特性の変化を示すグラフ。
【図９】本発明の第３の実施の形態を示す説明図。
【符号の説明】
【００６６】
Ｄ１，Ｄ２…ドレイン、Ｇ１〜Ｇ４〜ゲート、Ｓ１〜Ｓ３…ソース、Ｃ１，Ｃ２…コンタクト、Ｅ，ＬＳＤ１，ＬＳＤ２…共通配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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