(57)【要約】【課題】  電源電圧が低下するときに、半導体装置の内部ノードを確実に初期化する。【解決手段】  第１トランジスタは、電源電圧が供給される第１電源線に一端とゲートとが接続され、他端が第１ノードに接続される。第２トランジスタは、第２ノードにゲートが接続され、一端が第１ノードに接続され、他端が第３ノードに接続される。第３トランジスタは、第２電源線に一端が接続され、ゲートが第４ノードに接続され、他端が第３ノードに接続される。第１バイアス電圧生成回路は、第２ノードに第１バイアス電圧を供給する。第２バイアス電圧生成回路は、第４ノードに第２バイアス電圧を供給する。これにより、第３ノードが、あるレベルから別のレベルに変化するときの電源電圧を高く設定でき、電源電圧が低下するときに、第３ノードの電圧の変化に応じて半導体装置の内部ノードを確実に初期化できる。【選択図】    図１
2010245828.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が供給される第１電源線に一端とゲートとが接続され、他端が第１ノードに接続される第１トランジスタと、
第２ノードにゲートが接続され、一端が前記第１ノードに接続され、他端が第３ノードに接続される第２トランジスタと、
第２電源線に一端が接続され、ゲートが第４ノードに接続され、他端が前記第３ノードに接続される第３トランジスタと、
前記第２ノードに第１バイアス電圧を供給する第１バイアス電圧生成回路と、
前記第４ノードに第２バイアス電圧を供給する第２バイアス電圧生成回路と
を含むことを特徴とする半導体装置。
【請求項２】
前記第２バイアス電圧生成回路は、
前記第１電源線と前記第２電源線との間に接続される第１抵抗分割回路と含み、
前記第１抵抗分割回路から出力される第１分圧電圧を前記第２バイアス電圧として出力すること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２バイアス電圧生成回路は、
前記第１電源線から供給される電源電圧と前記第１分圧電圧との電位差に対応する電荷を蓄積する第１容量を含むこと
を特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１抵抗分割回路は、
第１抵抗素子と第２抵抗素子とを含み、前記第１抵抗素子と前記第２抵抗素子との間の接続ノードから前記第１分圧電圧が出力されること
を特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
第１バイアス電圧生成回路は、
前記第１バイアス電圧として前記電源電圧を出力すること
を特徴とする請求項１乃至請求項４の何れか一に記載の半導体装置。
【請求項６】
前記第１バイアス電圧生成回路は、
前記第１電源線と前記第２電源線との間に接続される第２抵抗分割回路と含み、
前記第２抵抗分割回路から出力される第２分圧電圧を前記第１バイアス電圧として出力すること
を特徴とする請求項１乃至請求項４の何れか一に記載の半導体装置。
【請求項７】
前記第２抵抗分割回路は、
第３抵抗素子と第４抵抗素子とを含み、前記第３抵抗素子と前記第４抵抗素子との間の接続ノードから前記第２分圧電圧が出力されること
を特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１バイアス電圧生成回路と前記第２バイアス電圧生成回路とを含む第３バイアス電圧生成回路を含み、
前記第３バイアス電圧生成回路は、
前記第１電源線と前記第２電源線との間に接続される第３抵抗分割回路と含み、
前記第３抵抗分割回路から出力される第３分圧電圧および第４分圧電圧をそれぞれ前記第１バイアス電圧および前記第２バイアス電圧として出力すること
を特徴とする請求項１乃至請求項４の何れか一に記載の半導体装置。
【請求項９】
前記第１ノードに一端が接続され、前記第３ノードに他端が接続され、ゲートに第３バイアス電圧が供給される第７トランジスタを含むこと
を特徴とする請求項１乃至請求項４の何れか一に記載の半導体装置。
【請求項１０】
電源検出回路を含む半導体装置と、
前記半導体装置を制御するコントローラと、
を含み、
前記電源検出回路は、
電源電圧が供給される第１電源線に一端とゲートとが接続され、他端が第１ノードに接続される第１トランジスタと、
第２ノードにゲートが接続され、一端が前記第１ノードに接続され、他端が第３ノードに接続される第２トランジスタと、
第２電源線に一端が接続され、ゲートが第４ノードに接続され、他端が前記第３ノードに接続される第３トランジスタと、
前記第２ノードに第１バイアス電圧を供給する第１バイアス電圧生成回路と、
前記第４ノードに第２バイアス電圧を供給する第２バイアス電圧生成回路と
を含むことを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびシステムに関する。
【背景技術】
【０００２】
一般に、半導体装置に搭載される電源電圧検出回路は、電源電圧が所定の電圧より低い間に、半導体装置の内部回路をリセットするためのリセット信号を生成する。リセット信号により、電源電圧が低い間に内部回路が誤動作することが防止される。電源電圧検出回路は、電源電圧が一時的に低下した後に再び上昇するときにも、リセット信号を確実に生成する必要がある。このために、電源電圧の低下を検出したときに、電源電圧検出回路の内部ノードを所望の電圧に初期化する手法が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３０６３５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、電源電圧検出回路の内部ノードを確実に初期化するためには、電源電圧の低下は、トランジスタ等が動作可能な電源電圧で検出する必要がある。さらに、電源電圧が徐々に低下するときにも、電源電圧検出回路の内部ノードを確実に初期化する必要がある。
【０００５】
本発明の目的は、半導体装置に供給される電源電圧が低下するときに、半導体装置の内部ノードを確実に初期化することである。
【課題を解決するための手段】
【０００６】
第１トランジスタは、電源電圧が供給される第１電源線に一端とゲートとが接続され、他端が第１ノードに接続される。第２トランジスタは、第２ノードにゲートが接続され、一端が第１ノードに接続され、他端が第３ノードに接続される。第３トランジスタは、第２電源線に一端が接続され、ゲートが第４ノードに接続され、他端が第３ノードに接続される。第１バイアス電圧生成回路は、第２ノードに第１バイアス電圧を供給する。第２バイアス電圧生成回路は、第４ノードに第２バイアス電圧を供給する。
【発明の効果】
【０００７】
第２トランジスタのゲートと第３トランジスタのゲートに第１および第２バイアスをそれぞれ供給することで、第２トランジスタがオンするときの電源電圧と第３トランジスタがオンするときの電源電圧を、それぞれ設定できる。これにより、例えば、第２および第３トランジスタを互いに接続する第３ノードが、あるレベルから別のレベルに変化するときの電源電圧を高く設定できる。この結果、半導体装置に供給される電源電圧が低下するときに、第３ノードの電圧の変化に応じて半導体装置の内部ノードを確実に初期化できる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態における電源電圧検出回路の例を示している。
【図２】図１に示した電源電圧検出回路が搭載されるシステムの例を示している。
【図３】図１に示した電源電圧検出回路の動作の例を示している。
【図４】図３に示したパワーダウン期間の動作特性を示している。
【図５】図１に示した電源電圧検出回路の動作の別の例を示している。
【図６】別の実施形態における電源電圧検出回路の例を示している。
【図７】図６に示した電源電圧検出回路の動作の例を示している。
【図８】別の実施形態における電源電圧検出回路の例を示している。
【図９】別の実施形態における電源電圧検出回路の例を示している。
【図１０】図９に示した電源電圧検出回路の動作の例を示している。
【図１１】図９に示した電源電圧検出回路の動作の別の例を示している。
【発明を実施するための形態】
【０００９】
以下、図面を用いて実施形態を説明する。符号の先頭に”Ｐ”が付いているトランジスタは、ｐチャネルＭＯＳトランジスタである。符号の先頭に”Ｎ”が付いているトランジスタは、ｎチャネルＭＯＳトランジスタである。以下の説明では、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを、単にトランジスタとも称する。特に述べない限り、ｐチャネルＭＯＳトランジスタの基板は、電源線ＶＤＤに接続され、ｎチャネルＭＯＳトランジスタの基板は、別の電源線である接地線ＶＳＳに接続されている。
【００１０】
図１は、一実施形態における電源電圧検出回路ＰＳＶＤＥＴ１の例を示している。例えば、電源電圧検出回路ＰＳＶＤＥＴ１は、半導体集積回路としてＣＭＯＳプロセスを用いてシリコン基板上に形成される。すなわち、電源電圧検出回路ＰＳＶＤＥＴ１は、半導体装置に搭載される。電源電圧検出回路ＰＳＶＤＥＴ１は、電圧検出部ＶＤＥＴおよび電圧低下検出部ＶＬＤＥＴ１を有している。電圧検出部ＶＤＥＴは、電圧生成回路Ｖ１ＧＥＮ、Ｖ２ＧＥＮおよびバッファ回路ＢＵＦを有している。
【００１１】
電圧生成回路Ｖ１ＧＥＮは、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続されたｐチャネルＭＯＳトランジスタＰ１０、ｎチャネルＭＯＳトランジスタＮ１０、Ｎ１２、Ｎ１４と、ＣＭＯＳインバータＩ１０と、ｎチャネルＭＯＳトランジスタＮ１６とを有している。トランジスタＰ１０は、ゲートとドレインが互いに接続され、ダイオード接続されている。トランジスタＮ１０のゲートは、電源線ＶＤＤに接続されている。トランジスタＮ１２のゲートは、インバータＩ１０を介して電源電圧検出回路ＰＳＶＤＥＴ１が生成するパワーオンリセット信号ＰＯＲを受けている。トランジスタＮ１４は、ゲートとドレインが互いに接続され、ダイオード接続されている。トランジスタＮ１０のソースとトランジスタＮ１２のドレインは、ノードＶ１に接続されている。
【００１２】
トランジスタＮ１６のゲートとソースはノードＶ１に接続され、トランジスタＮ１６のドレインは電源線ＶＤＤに接続されている。電圧生成回路Ｖ１ＧＥＮは、電源電圧ＶＤＤの供給が開始されるパワーアップ期間に、電源電圧ＶＤＤに追従して上昇する電圧Ｖ１を生成する。トランジスタＮ１６は、電源電圧ＶＤＤが低下したときに、ノードＶ１の電荷を電源線ＶＤＤに引き抜く。これにより、電圧Ｖ１は、トランジスタＮ１６の閾値電圧まで低下する。
【００１３】
電圧生成回路Ｖ２ＧＥＮは、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続されたｐチャネルＭＯＳトランジスタＰ１２、Ｐ１４およびｎチャネルＭＯＳトランジスタＮ１８、Ｎ２０を有している。トランジスタＰ１２のゲートは、パワーオンリセット信号ＰＯＲを受けている。トランジスタＰ１４のゲートは、接地線ＶＳＳに接続されている。トランジスタＮ１８のゲートは、電源線ＶＤＤに接続されている。トランジスタＮ２０のゲートは、ノードＶ１に接続されている。トランジスタＰ１４のドレインとトランジスタＮ１８のドレインは、ノードＶ２に接続されている。
【００１４】
ノードＶ２と接地線ＶＳＳ間の抵抗値（トランジスタＮ１８、Ｎ２０の合成オン抵抗）は、電源線ＶＤＤとノードＶ２間の抵抗値（トランジスタＰ１２、Ｐ１４の直列オン抵抗）より低く設定されている。ここで、オン抵抗は、トランジスタのゲート、ソース間に、トランジスタの閾値電圧の絶対値以上の電圧が印加されたときの抵抗値である。一般に、トランジスタのソース、ドレイン間の抵抗値は、ゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを大きくすることで低くなり、比Ｗ／Ｌを小さくすることで高くなる。上記オン抵抗は、トランジスタＮ１８、Ｎ２０、Ｐ１２、Ｐ１４の少なくともいずれかのゲート幅あるいはチャネル長を変えることで調整される。例えば、ノードＶ２と接地線ＶＳＳ間の抵抗値は、トランジスタＮ１８のゲート幅を大きくすることで低くなる。なお、オン抵抗は、トランジスタのチャネル領域に注入されるイオンのドーズ量により調整されてもよい。
【００１５】
電圧生成回路Ｖ２ＧＥＮは、電源電圧ＶＤＤの供給が開始されるパワーアップ期間に、電源電圧ＶＤＤに追従して上昇する電圧Ｖ２を生成する。電圧Ｖ２は、電圧Ｖ１がトランジスタＮ２０の閾値電圧を超えたときに接地電圧ＶＳＳまで下降する。これにより、パワーオンリセット信号ＰＯＲは、パワーアップ期間に電源電圧ＶＤＤが所定の電圧に上昇するまでの間低レベルに設定され、その後、高レベルに維持される。
【００１６】
バッファ回路ＢＵＦは、ノードＶ２とパワーオンリセット信号ＰＯＲの出力ノードとの間に一列に接続されたＣＭＯＳインバータＩ１２、Ｉ１４、Ｉ１６と、ＣＭＯＳインバータＩ１２、Ｉ１４、Ｉ１６の入力端子にそれぞれ接続されたキャパシタＣ１０、Ｃ１２、Ｃ１４を有している。例えば、キャパシタＣ１０、Ｃ１２、Ｃ１４は、トランジスタのソースとドレインが電源線ＶＤＤ（またはＶＳＳ）に接続され、ゲートがインバータ（Ｉ１２、Ｉ１４、Ｉ１６のそれぞれ）の入力に接続されたＭＯＳキャパシタである。なお、キャパシタＣ１０、Ｃ１２、Ｃ１４は、強誘電体キャパシタでもよく、絶縁膜を用いて形成してもよい。バッファ回路ＢＵＦは、電圧Ｖ２と逆の論理レベルに対応する電圧を有するパワーオンリセット信号ＰＯＲを生成する。キャパシタＣ１０、Ｃ１２、Ｃ１４は、パワーアップ時にパワーオンリセット信号ＰＯＲにハザードが発生することを防止するために設けられる。すなわち、パワーアップ時に電圧Ｖ２の変化に応答するパワーオンリセット信号ＰＯＲの初期レベルは、キャパシタＣ１０、Ｃ１２、Ｃ１４の容量結合により緩やかに変化する。
【００１７】
電圧低下検出部ＶＬＤＥＴ１は、電圧生成回路ＶＢＧＥＮ、ＶＬＧＥＮ１およびトランジスタＮ３６を有している。電圧生成回路ＶＢＧＥＮは、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続されたトランジスタＰ３０、Ｐ３２、Ｎ３０と、キャパシタＣ３０とを有している。
【００１８】
トランジスタＰ３０は、ゲートとドレインが互いに接続され、ダイオード接続されている。トランジスタＰ３２は、ゲートとドレインが互いに接続され、ダイオード接続されている。トランジスタＰ３２の基板は、自身のソースに接続されている。トランジスタＮ３０は、ゲートとドレインが互いに接続され、ダイオード接続されている。トランジスタＰ３２のドレインとトランジスタＮ３０のドレインは、ノードＶｂｉａｓに接続されている。キャパシタＣ３０は、電源線ＶＤＤとノードＶｂｉａｓの間に配置されている。
【００１９】
電圧生成回路ＶＢＧＥＮは、パワーアップ期間に、トランジスタＰ３０、Ｐ３２、Ｎ３０の抵抗分割の比に応じて電圧Ｖｂｉａｓを生成する。電圧Ｖｂｉａｓは、電源電圧ＶＤＤに応じて生成されるため、電源電圧ＶＤＤより低い。具体的には、電圧Ｖｂｉａｓは、電源電圧ＶＤＤが所定値以上のときに、電源電圧ＶＤＤからトランジスタＰ３０、Ｐ３２の閾値電圧（絶対値）の和を差し引いた値より低くなる。
【００２０】
電圧Ｖｂｉａｓのレベルは、トランジスタＰ３０、Ｐ３２、Ｎ３０の閾値電圧や、キャパシタＣ３０の容量値を調整することで任意に設定できる。なお、トランジスタＰ３０、Ｐ３２、Ｎ３０の代わりに拡散抵抗等の他の抵抗素子を用いてもよい。トランジスタＰ３０、Ｐ３２の基板は、各トランジスタのソースまたはノードＶｂｉａｓに接続してもよい。また、トランジスタＰ３０、Ｐ３２の代わりにダイオード接続されるｎチャネルＭＯＳトランジスタを配置してもよい。さらに、電源線ＶＤＤとノードＶｂｉａｓの間に配置するトランジスタＰ３０、Ｐ３２の数は、３つ以上でもよく、１個でもよい。電源線ＶＤＤとノードＶｂｉａｓの間に直列に配置するトランジスタの数が多いとき、電圧Ｖｂｉａｓは低くなる。
【００２１】
電圧生成回路ＶＬＧＥＮ１は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続されたトランジスタＮ３２、Ｐ３４、Ｎ３４ａ、Ｎ３４ｂと、キャパシタＣ３２とを有している。トランジスタＮ３２は、ゲートとドレインが互いに接続され、ダイオード接続されている。トランジスタＰ３４のゲートは、電源線ＶＤＤに接続されている。トランジスタＰ３４の基板は、自身のソースに接続されている。なお、トランジスタＰ３４のゲートに、電源電圧ＶＤＤと同じ電圧を生成する電圧生成回路の出力を接続してもよい。トランジスタＮ３２のソースとトランジスタＰ３４のソースは、ノードＶｈｏｌｄに接続されている。キャパシタＣ３２は、ノードＶｈｏｌｄと接地線ＶＳＳの間に配置されている。
【００２２】
トランジスタＮ３４ａ、Ｎ３４ａのゲートは、ノードＶｂｉａｓに接続されている。トランジスタＰ３４のドレインとトランジスタＮ３４ａのドレインは、ノードＶｌｏｗｒｓに接続されている。トランジスタＮ３４ａ、Ｎ３４ｂにより、トランジスタ列Ｎ３４が形成されている。なお、トランジスタ列Ｎ３４を形成するトランジスタの数は、３つ以上でもよく、１個でもよい。トランジスタの数が多いとき、トランジスタ列Ｎ３４がオフする電圧Ｖｂｉａｓは高くなる。トランジスタの数が少ないとき、トランジスタ列Ｎ３４がオフする電圧Ｖｂｉａｓは低くなる。
【００２３】
電圧生成回路ＶＬＧＥＮ１は、パワーアップ期間および電源電圧ＶＤＤが所定の電圧に維持されるパワー維持期間に、高レベルの電圧ＶｂｉａｓによりトランジスタＮ３４ａ、Ｎ３４ｂをオンし、ノードＶｌｏｗｒｓを低レベルに設定する。また、電圧生成回路ＶＬＧＥＮ１は、パワーアップ期間およびパワー維持期間に、ノードＶｈｏｌｄに印加される電圧に応じて、キャパシタＣ３２に電荷を蓄積する。電圧生成回路ＶＬＧＥＮ１は、電源電圧ＶＤＤの供給が停止されるパワーダウン期間に、低レベルの電圧Ｖｂｉａｓによりトランジスタ３４ａ、３４ｂをオフする。また、電圧生成回路ＶＬＧＥＮ１は、パワーダウン期間に、電源電圧ＶＤＤの低下に応じてトランジスタＰ３４をオンし、ノードＶｌｏｗｒｓを高レベルに設定する。
【００２４】
トランジスタＮ３６は、ゲート、ソースおよびドレインをノードＶｌｏｗｒｓ、接地線ＶＳＳおよび電圧検出部ＶＤＥＴのノードＶ１にそれぞれ接続している。トランジスタＮ３６は、パワーダウン期間に電圧Ｖｌｏｗｒｓが上昇したときにオンし、ノードＶ１を接地線ＶＳＳに接続する。なお、キャパシタＣ３０、Ｃ３２は、絶縁膜を用いて形成してもよく、ＭＯＳキャパシタや強誘電体キャパシタでもよい。
【００２５】
ゲートがノードＶｌｏｗｒｓに接続されたトランジスタＮ５０のドレインは、他の電圧検出部ＶＤＥＴｎにおけるノードＶ１に対応するノードに接続されている。これにより、パワーダウン期間に共通の電圧Ｖｌｏｗｒｓを用いて、複数の電圧検出部ＶＤＥＴ、ＶＤＥＴｎのノード（例えば、Ｖ１）を接地電圧ＶＳＳにリセットできる。但し、トランジスタＮ５０および電圧検出部ＶＤＥＴｎは、半導体装置に形成されなくてもよい。
【００２６】
図２は、図１に示した電源電圧検出回路ＰＳＶＤＥＴ１が搭載されるシステムＳＹＳの例を示している。例えば、システムＳＹＳは、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。システムＳＹＳは、半導体メモリＭＥＭと、半導体メモリＭＥＭをアクセスするコントローラＭＣＮＴを有している。例えば、半導体メモリＭＥＭは、強誘電体メモリ、ＦＣＲＡＭ（Fast Cycle RAM）、ＳＲＡＭあるいはフラッシュメモリである。例えば、コントローラＭＣＮＴは、ＣＰＵあるいはメモリコントローラである。なお、後述する実施形態では、電源電圧検出回路ＰＳＶＤＥＴ１の代わりに電源電圧検出回路ＰＳＶＤＥＴ２−４のいずれかが、図２と同じシステムＳＹＳに搭載される。
【００２７】
特に限定されないが、システムＳＹＳは、システム基板上にコントローラチップＭＣＮＴおよびメモリチップＭＥＭが積層されたマルチチップパッケージを有している。システムＳＹＳの形態は、システムインパッケージ、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態でもよい。あるいは、システムＳＹＳの形態は、コントローラＭＣＮＴと半導体メモリＭＥＭが同一のチップ上に搭載されたシステムオンチップの形態でもよい。
【００２８】
半導体メモリＭＥＭは、コントローラＭＣＮＴから低レベルのチップセレクト信号／ＣＳを受けているときに、アクティブ状態になり、アクセスコマンドに応答して書き込み動作および読み出し動作を実行する。図２では、アクセスコマンドを半導体メモリＭＥＭに供給するコマンド信号と、アドレス信号およびデータ信号を省略している。
【００２９】
電源電圧検出回路ＰＳＶＤＥＴ１は、電源電圧ＶＤＤが低い間、低レベルのパワーオンリセット信号ＰＯＲを出力する。ＡＮＤ回路は、低レベルのパワーオンリセット信号ＰＯＲを受けている間、半導体メモリＭＥＭを活性化するためのチップセレクト信号／ＣＳをチップセレクト信号ＣＳＺとして出力することを禁止する。すなわち、ＡＮＤ回路は、低レベルのパワーオンリセット信号ＰＯＲを受けている間、チップセレクト信号／ＣＳのレベルに拘わらずチップセレクト信号ＣＳＺを低レベルに保持する。なお、チップセレクト信号ＣＳＺの末尾の”Ｚ”は、信号が正論理であることを示している。これにより、電源電圧ＶＤＤが低い間に動作制御回路ＯＰＣＮＴが動作することが禁止され、メモリセルアレイＭＡＲＹがアクセスされることが禁止される。この結果、電源電圧ＶＤＤが低いときの半導体メモリＭＥＭの誤動作が禁止される。
【００３０】
図２では、コントローラＭＣＮＴは電源電圧ＶＤＤ１を受けて動作する。コントローラＭＣＮＴは、電源電圧ＶＤＤ２の半導体メモリＭＥＭへの供給が停止されている期間にも動作可能になり、チップセレクト信号／ＣＳを出力できる。この場合にも、半導体メモリＭＥＭは、電源電圧ＶＤＤ２が低い間に供給されるチップセレクト信号／ＣＳをＡＮＤ回路で確実にマスクできる。なお、電源電圧検出回路ＰＳＶＤＥＴ１−４は、半導体メモリＭＥＭでなく、ＣＰＵやロジックＬＳＩ等の他の半導体装置に搭載されてもよい。
【００３１】
図３は、図１に示した電源電圧検出回路ＰＳＶＤＥＴ１の動作の例を示している。まず、電源電圧ＶＤＤの供給が開始される最初のパワーアップ期間ＰＵＰ１について説明する。電圧検出部ＶＤＥＴのノードＶ２の電圧は、電源電圧ＶＤＤとともに上昇する（図３（ａ））。電圧Ｖ２は、電源電圧ＶＤＤにほぼ等しい。電圧検出部ＶＤＥＴは、電圧Ｖ２が高レベルの間、低レベルのパワーオンリセット信号ＰＯＲを出力する（図３（ｂ））。
【００３２】
電源電圧ＶＤＤの上昇に伴い、トランジスタＰ１０がオンすると、ノードＶ１の電圧は、電源電圧ＶＤＤに追従して上昇を開始する（図３（ｃ））。ここで、トランジスタＮ１２は、電源電圧ＶＤＤが低い間オンしているが、抵抗分割によりノードＶ１の電圧は上昇する。電源電圧ＶＤＤがさらに上昇し、電圧Ｖ１がトランジスタＮ２０の閾値電圧ＶｔｈＮ２０を超えると、トランジスタＮ２０はオンする。これにより、ノードＶ２は、トランジスタＮ１８、Ｎ２０を介して接地線ＶＳＳに接続される。トランジスタＮ１８、２０のオン抵抗は、トランジスタＰ１２、Ｐ１４のオン抵抗より低いため、電圧Ｖ２の電圧は、接地電圧ＶＳＳに向けて徐々に低下する（図３（ｄ））。これにより、パワーオンリセット信号ＰＯＲは、低レベル（ＶＳＳ）から高レベル（ＶＤＤ）に変化する（図３（ｅ））。高レベルのパワーオンリセット信号ＰＯＲにより、トランジスタＮ１２、Ｐ１２は、オフする。これにより、電圧検出部ＶＤＥＴ内で発生するリーク電流を削減できる。
【００３３】
一方、電源電圧ＶＤＤの供給が開始されたとき、電圧低下検出部ＶＬＤＥＴ１では、トランジスタＰ３４のゲートは、電圧Ｖｈｏｌｄより高い電源電圧ＶＤＤを受けているためオフしている。このため、電源電圧ＶＤＤの上昇に追従して、ノードＶｈｏｌｄの電圧が上昇する（図３（ｆ））。電圧Ｖｈｏｌｄは、電源電圧ＶＤＤよりトランジスタＮ３２の閾値電圧だけ低い。電圧Ｖｈｏｌｄにより、キャパシタＣ３２に電荷が蓄積される。
【００３４】
電源電圧ＶＤＤの上昇に伴い、トランジスタＰ３０、Ｐ３２がオンすると、ノードＶｂｉａｓの電圧は、電源電圧ＶＤＤに追従して上昇する（図３（ｇ））。電圧Ｖｂｉａｓは、電源電圧ＶＤＤがトランジスタＰ３０、３２の閾値電圧（絶対値）の和を超えたときに上昇を開始する。電圧Ｖｂｉａｓが、トランジスタＮ３０の閾値電圧を超えたとき、トランジスタＮ３０はオンする。
【００３５】
電源電圧ＶＤＤが所定の高レベルＶＤＤｍａｘに維持されているパワー維持期間に、電圧Ｖｂｉａｓは、トランジスタ列Ｐ３０、Ｐ３２のオン抵抗とトランジスタＮ３０のオン抵抗の比（抵抗分割比）で決まる値に安定する（図３（ｈ））。電源電圧ＶＤＤとノードＶｂｉａｓの電圧の差に応じて、キャパシタＣ３０に電荷が蓄積される。実際には、トランジスタＮ３０のオン抵抗は、トランジスタ列Ｐ３０、Ｐ３２のオン抵抗より低く設定される。これにより、電圧Ｖｂｉａｓは、トランジスタＮ３０の閾値電圧より僅かに高いレベルで安定する。電源電圧ＶＤＤが所定の電圧まで上昇したときに、トランジスタ列Ｎ３４ａ、３４ｂは、電圧Ｖｂｉａｓを受けてオンする。これにより、ノードＶｌｏｗｒｓは低レベルに維持される。換言すれば、各トランジスタ３４ａ、３４ｂの閾値電圧は、ノードＶｂｉａｓの電圧が安定したときに、トランジスタ３４ａ、３４ｂがオンする値に設定される。
【００３６】
次に、電源電圧ＶＤＤが一時的に低下するパワーダウン期間ＰＤＷＮについて説明する。電圧Ｖ１は、電源電圧ＶＤＤの低下に伴いトランジスタＮ１６がオンすることにより低下する（図３（ｉ））。パワーオンリセット信号ＰＯＲの高レベル電圧は、インバータＩ１６に供給される電源電圧ＶＤＤの低下に伴い低下する（図３（ｊ））。
【００３７】
電圧低下検出部ＶＬＤＥＴ１において、ダイオード接続されたトランジスタＮ３２は、電源電圧ＶＤＤの低下により逆方向バイアスの状態になりオフする。トランジスタＰ３４は、電源電圧ＶＤＤとトランジスタＰ３４の閾値電圧（絶対値）の和が電圧Ｖｈｏｌｄより高い間オフする。このため、電源電圧ＶＤＤが高い間、ノードＶｈｏｌｄから電源線ＶＤＤおよびノードＶｌｏｗｒｓへの電荷の移動はなく、電圧Ｖｈｏｌｄは維持される（図３（ｋ））。
【００３８】
トランジスタＰ３０、Ｐ３２は、ダイオード接続されており、電源電圧ＶＤＤが低下してもノードＶｂｉａｓから電源線ＶＤＤへの電荷の移動はない。トランジスタＮ３０は、ノードＶｂｉａｓの電圧がトランジスタＮ３０の閾値電圧以下のときにオフする。このため、電圧Ｖｂｉａｓは、電源電圧ＶＤＤの低下によりトランジスタＮ３０の閾値電圧以下になった後、キャパシタＣ３０のカップリング作用により、電源電圧ＶＤＤの低下とともに低下する（図３（ｌ））。電圧Ｖｂｉａｓは、電源電圧ＶＤＤより常に低い。なお、電圧Ｖｂｉａｓは、キャパシタＣ３０のカップリング作用により、接地電圧ＶＳＳからトランジスタＮ３０の閾値電圧を引いた値（負電圧）になり得る。しかし、電圧Ｖｂｉａｓの低レベルは、トランジスタ列Ｎ３４をオフできればよいため、問題はない。
【００３９】
ノードＶｂｉａｓの電圧がトランジスタ列Ｎ３４の閾値電圧より下がったとき、トランジスタＮ３４ａ、Ｎ３４ｂはオフする（図３（ｍ））。電源電圧ＶＤＤがさらに下がり、電源電圧ＶＤＤと電圧Ｖｈｏｌｄの差が、トランジスタＰ３４の閾値電圧（絶対値ＶｔｈＰ３４）より大きくなったとき、トランジスタＰ３４はオンする（図３（ｎ））。これにより、キャパシタＣ３２に蓄積されている電荷はノードＶｌｏｗｒｓに移動し、電圧Ｖｌｏｗｒｓは、電圧Ｖｈｏｌｄの低下ととともに上昇する（図３（ｏ））。電圧Ｖｈｏｌｄと電源電圧ＶＤＤとの差は、トランジスタＰ３４の閾値電圧（絶対値ＶｔｈＰ３４）に保持される。
【００４０】
ノードＶｌｏｗｒｓの電圧がトランジスタＮ３６の閾値電圧ＶｔｈＮ３６を超えると、トランジスタＮ３６はオンする（図３（ｐ））。これにより、電圧検出部ＶＤＥＴのノードＶ１は低レベル（０Ｖ）に初期化される（図３（ｑ））。パワーオンリセット信号ＰＯＲのレベルは、電源電圧ＶＤＤとともに低下する（図３（ｒ））。
【００４１】
図３に示すように、トランジスタ列Ｎ３４がオフした後にトランジスタＰ３４をオンすることにより、キャパシタＣ３２に蓄積された電荷がトランジスタ列Ｎ３４を介して接地線ＶＳＳに流れることを防止できる。電源電圧ＶＤＤがゆっくり低下するときにも、キャパシタＣ３２に蓄積された電荷のほとんどをノードＶｌｏｗｒｓの電圧を上昇するために寄与できる。これにより、ノードＶｌｏｗｒｓの電圧を高く上昇でき、トランジスタＮ３６を確実にオンできる。この結果、ノードＶ１を確実に低レベルにリセットできる。
【００４２】
なお、電圧低下検出部ＶＬＤＥＴ１内のトランジスタの閾値電圧によっては、トランジスタＰ３４は、トランジスタ列Ｎ３４がオフする前にオンする。このとき、キャパシタＣ３２に蓄積された電荷の一部は、トランジスタ列Ｎ３４を介して接地線ＶＳＳに流れるため、ノードＶｌｏｗｒｓの電圧上昇に寄与する電荷は少なくなる。しかし、トランジスタ列Ｎ３４がオフするときの電源電圧ＶＤＤは高いため、トランジスタＮ３２のオンによって電源線ＶＤＤからノードＶｈｏｌｄに電荷を供給できる。これにより、電圧ＶｌｏｗｒｓをトランジスタＮ３６をオンさせるための十分な値に上昇できる。
【００４３】
次に、電源電圧ＶＤＤの供給が再び開始されるパワーアップ期間ＰＵＰ２について説明する。パワーアップ期間ＰＵＰ２の開始時に、電圧Ｖ１は接地電圧ＶＳＳにリセットされている。このため、電圧Ｖ１、Ｖ２、ＰＯＲの波形は、パワーアップ期間ＰＵＰ１と同じである。すなわち、電源電圧ＶＤＤの上昇が開始されたときに、パワーオンリセット信号ＰＯＲを確実に低レベルに保持できる（図３（ｓ））。この結果、図２に示した動作制御回路ＯＰＣＮＴ等の内部回路の誤動作を防止でき、ラッチ回路ＬＴ等の内部回路を確実に初期化できる。
【００４４】
電源電圧ＶＤＤが再び上昇するとき、電圧Ｖｈｏｌｄは、電源電圧ＶＤＤに追従して上昇する（図３（ｔ））。電圧Ｖｈｏｌｄは、電源電圧ＶＤＤよりトランジスタＮ３２の閾値電圧だけ低い。そして、電圧Ｖｈｏｌｄにより、キャパシタＣ３２に電荷が蓄積される。電圧Ｖｂｉａｓがトランジスタ列Ｎ３４の閾値電圧ＶｔｈＮ３４を超えたときにトランジスタ列Ｎ３４がオンし、電圧Ｖｌｏｗｒｓは接地電圧ＶＳＳまで低下する（図３（ｕ））。これにより、電源電圧検出回路ＰＳＶＤＥＴ１の各ノードの電圧波形は、最初のパワーアップ期間ＰＵＰ１後と同じになる。
【００４５】
図４は、図３に示したパワーダウン期間ＰＤＷＮの動作特性を示している。図１に示した電源電圧検出回路ＰＳＶＤＥＴ１では、パワーダウン期間ＰＤＷＮの開始時の電圧Ｖｈｏｌｄが高いほど、トランジスタＰ３４がオンするときの電源電圧ＶＤＤ２を高くできる。また、トランジスタＰ３４の閾値電圧の絶対値ＶｔｈＰ３４が低いほどトランジスタＰ３４がオンするときの電源電圧ＶＤＤ２を高くできる。電源電圧ＶＤＤが高い期間に電圧Ｖｌｏｗｒｓを立ち上げることができるため、トランジスタＮ３６を確実にオンでき（Ｎ３６ｏｎ）、ノードＶ１を確実にリセットできる。
【００４６】
一方、パワーダウン期間ＰＤＷＮの開始時の電圧Ｖｂｉａｓが低いほど、トランジスタ列Ｎ３４がオフするときの電源電圧ＶＤＤ１を高くできる。また、トランジスタ列Ｎ３４の閾値電圧ＶｔｈＮ３４が低いほどトランジスタＮ３４がオフするときの電源電圧ＶＤＤ１を高くできる。これにより、トランジスタＰ３４がオンする前にトランジスタ列Ｎ３４を確実にオフでき、電圧生成回路ＶＬＧＥＮ１内で無駄なリーク電流が流れることを防止できる。この結果、電圧Ｖｌｏｗｒｓを効率的に上昇でき、トランジスタＮ３６を確実にオンできる。
【００４７】
図５は、図１に示した電源電圧検出回路ＰＳＶＤＥＴ１の動作の別の例を示している。この例では、電圧生成回路ＶＬＧＥＮ１のトランジスタ列Ｎ３４の閾値電圧が高く製造される。パワーアップ期間ＰＵＰ１の動作は、図３と同じである。パワーダウン期間ＰＤＷＮの動作は、トランジスタ列Ｎ３４がオフするときの電源電圧ＶＤＤが高いことを除き図３と同じである。
【００４８】
電源電圧ＶＤＤが再び上昇するパワーアップ期間ＰＵＰ２では、トランジスタ列Ｎ３４の閾値電圧が高いため、電源電圧ＶＤＤが十分に高くなってからトランジスタ列Ｎ３４がオンする（図５（ａ））。電圧Ｖｌｏｗｒｓは、トランジスタ列Ｎ３４がオンするまで、高レベルに保持される（図５（ｂ））。電圧Ｖｌｏｗｒｓが高レベルの間、トランジスタＮ３６はオンし（Ｎ３６ｏｎ）、ノードＶ１は、低レベルに保持される（図５（ｃ））。このため、図１に示した電圧検出部ＶＤＥＴのトランジスタＮ２０はオフ状態を維持し、ノードＶ２の電圧は電源電圧ＶＤＤに追従して上昇する（図５（ｄ））。
【００４９】
電圧Ｖ２の論理レベルが高レベルの間、パワーオンリセット信号ＰＯＲは、低レベルに保持される（図５（ｅ））。すなわち、図５に示すパワーアップ期間ＰＵＰ２では、電源電圧ＶＤＤが十分に上昇するまで、パワーオンリセット信号ＰＯＲは低レベルに保持される。したがって、図２に示した動作制御回路ＯＰＣＮＴおよびラッチ回路ＬＴの動作が禁止される期間（リセット期間ＲＳＴ）を長くできる。これにより、半導体メモリＭＥＭの誤動作を確実に禁止できる。なお、図５に示した動作は、後述する他の実施形態においても実現可能である。すなわち、図６、図８および図９に示す電源電圧検出回路ＰＳＶＤＥＴ２−４においても、トランジスタ列Ｎ３４の閾値電圧を高く製造することで、リセット期間ＲＳＴを長くできる。この結果、半導体メモリＭＥＭの誤動作を確実に禁止できる。
【００５０】
以上、この実施形態では、ノードＶｌｏｗｒｓを高レベルに設定するためのトランジスタＰ３４と、ノードＶｌｏｗｒｓを低レベルに設定するためのトランジスタＮ３４ａ、Ｎ３４ｂの動作を、互いに異なる電圧ＶＤＤ、Ｖｂｉａｓで制御する。これにより、電圧Ｖｌｏｗｒｓが高レベルに変化するときの電源電圧ＶＤＤを高く設定できる。特に、電圧Ｖｂｉａｓを、電源電圧ＶＤＤより常に低く設定し、カップリングキャパシタＣ３０を利用して電源電圧ＶＤＤに追従して低下させることで、電源電圧ＶＤＤが高い間にノードＶｌｏｗｒｓの電圧を上昇できる。したがって、電源電圧ＶＤＤが低下するときに、電源電圧ＶＤＤが高い間にノードＶ１を低レベルに初期化できる。電源電圧ＶＤＤが再び上昇したときに、パワーオンリセット信号ＰＯＲの低レベル期間を確実に確保でき、動作制御回路ＯＰＣＮＴ等の内部回路の誤動作を防止でき、ラッチ回路ＬＴ等の内部回路を確実に初期化できる。
【００５１】
さらに、トランジスタ列Ｎ３４のオフによりノードＶｌｏｗｒｓのリセット状態（低レベル）を解除した後に、トランジスタＰ３４のオンによりノードＶｌｏｗｒｓへの電荷の供給を開始することで、電圧Ｖｌｏｗｒｓを効率的に上昇できる。電源電圧ＶＤＤが徐々に低下するときにも、キャパシタＣ３２に蓄積された電荷のリークを最小限にできる。したがって、トランジスタＮ３６を確実にオンできる。トランジスタＮ３６がオンするときの電源電圧ＶＤＤは、電圧低下検出部ＶＬＤＥＴ１内のトランジスタの閾値電圧を調整することで容易に調整できる。
【００５２】
図６は、別の実施形態における電源電圧検出回路ＰＳＶＤＥＴ２の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電源電圧検出回路ＰＳＶＤＥＴ２は、図１に示した電圧低下検出部ＶＬＤＥＴ１の代わりに電圧低下検出部ＶＬＤＥＴ２を有している。その他の構成は、図１と同じである。例えば、電源電圧検出回路ＰＳＶＤＥＴ２は、半導体集積回路としてＣＭＯＳプロセスを用いてシリコン基板上に形成される。
【００５３】
電圧低下検出部ＶＬＤＥＴ２は、トランジスタＰ３４のゲートに接続された電圧生成回路ＶＢＧＥＮ２を有している。電圧低下検出部ＶＬＤＥＴ２のその他の構成は、図１に示した電圧低下検出部ＶＬＤＥＴ１と同じである。電圧生成回路ＶＢＧＥＮ２は、電圧生成回路ＶＢＧＥＮと同じ回路構成を有している。すなわち、電圧生成回路ＶＢＧＥＮ２は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続されたトランジスタＰ４０、Ｐ４２、Ｎ４０と、キャパシタＣ４０とを有している。
【００５４】
トランジスタＰ４２のドレインとトランジスタＮ４０のドレインは、ノードＶｂｉａｓ２に接続されている。ノードＶｂｉａｓ２は、トランジスタＰ３４のゲートに接続されている。キャパシタＣ４０は、電源線ＶＤＤとノードＶｂｉａｓ２の間に配置されている。電圧生成回路ＶＢＧＥＮ２は、パワーアップ期間に、トランジスタＰ４０、Ｐ４２、Ｎ４０の抵抗分割の比に応じて電圧Ｖｂｉａｓ２を生成する。電圧Ｖｂｉａｓ２は、電源電圧ＶＤＤに応じて生成されるため、電源電圧ＶＤＤより低い。電圧生成回路ＶＢＧＥＮ２は、電圧Ｖｂｉａｓより高い電圧Ｖｂｉａｓ２を生成するためにトランジスタの閾値電圧が調整されている。例えば、トランジスタＰ４０、Ｐ４２の閾値電圧の絶対値は、トランジスタＰ３０、Ｐ３２の閾値電圧の絶対値より低く製造される。あるいは、トランジスタＮ４０の閾値電圧は、トランジスタＮ３０の閾値電圧より高く製造される。
【００５５】
図７は、図６に示した電源電圧検出回路ＰＳＶＤＥＴ２の動作の例を示している。図３と同じ動作については、詳細な説明は省略する。電源電圧ＶＤＤ、電圧Ｖｂｉａｓ、Ｖ１、Ｖ２およびパワーオンリセット信号ＰＯＲの波形は、図３と同じである。
【００５６】
この実施形態では、電源電圧ＶＤＤと電圧Ｖｂｉａｓの間に値を有する電圧Ｖｂｉａｓ２が生成される（図７（ａ））。電源電圧ＶＤＤが最大値ＶＤＤｍａｘに上昇するまでの間、電圧Ｖｈｏｌｄと電圧Ｖｂｉａｓ２の差は、トランジスタＰ３４の閾値電圧の絶対値ＶｔｈＰ３４より小さい（図７（ｂ））。このため、トランジスタＰ３４はオフし、キャパシタＣ３２に電荷が蓄積され、電圧Ｖｈｏｌｄは上昇する（図７（ｃ））。パワーダウン期間ＰＤＷＮ手前までのその他の動作は、図３と同じである。
【００５７】
パワーダウン期間ＰＤＷＮでは、電圧Ｖｂｉａｓ２は、電圧Ｖｂｉａｓと同様に、トランジスタＮ４０の閾値電圧以下になった後、キャパシタＣ４０のカップリング作用により、電源電圧ＶＤＤの低下とともに低下する（図７（ｄ））。このため、電圧Ｖｂｉａｓは、電源電圧ＶＤＤより常に低い。なお、電圧Ｖｂｉａｓ２は、キャパシタＣ４０のカップリング作用により、接地電圧ＶＳＳからトランジスタＮ４０の閾値電圧を引いた値（負電圧）になり得る。
【００５８】
電圧Ｖｂｉａｓ２と電圧Ｖｈｏｌｄの差が、トランジスタＰ３４の閾値電圧（絶対値ＶｔｈＰ３４）より大きくなったとき、トランジスタＰ３４はオンする（図３（ｅ））。これにより、キャパシタＣ３２に蓄積されている電荷はノードＶｌｏｗｒｓに移動し、電圧Ｖｌｏｗｒｓは、電圧Ｖｈｏｌｄの低下ととともに上昇する（図７（ｆ））。電圧Ｖｈｏｌｄと電源電圧ＶＤＤとの差は、トランジスタＰ３４の閾値電圧（絶対値ＶｔｈＰ３４）に保持される。
【００５９】
また、図３と同様に、ノードＶｂｉａｓの電圧がトランジスタ列Ｎ３４の閾値電圧より下がったとき、各トランジスタＮ３４ａ、Ｎ３４ｂはオフする（図７（ｇ））。ノードＶｌｏｗｒｓの電圧がトランジスタＮ３６の閾値電圧ＶｔｈＮ３６を超えると、トランジスタＮ３６はオンする（図７（ｈ））。これにより、図３と同様に、電圧検出部ＶＤＥＴのノードＶ１は低レベル（０Ｖ）に初期化される（図７（ｉ））。パワーオンリセット信号ＰＯＲのレベルは、電源電圧ＶＤＤとともに低下する（図７（ｊ））。パワーアップ期間ＰＵＰ２の動作は、図３と同じである。
【００６０】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、電圧生成回路ＶＢＧＥＮ２により生成される電圧Ｖｂｉａｓ２をトランジスタＰ３４のゲートに供給することで、トランジスタＰ３４がオンするときの電源電圧ＶＤＤを図１より幅広く調整できる。換言すれば、トランジスタＰ３４のオンタイミングを電源電圧ＶＤＤに依存することなく調整できる。この結果、ノードＶ１が低レベルにリセットされるときの電源電圧ＶＤＤを自在に調整できる。
【００６１】
図８は、別の実施形態における電源電圧検出回路ＰＳＶＤＥＴ３の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電源電圧検出回路ＰＳＶＤＥＴ３は、図１に示した電圧低下検出部ＶＬＤＥＴ１の代わりに電圧低下検出部ＶＬＤＥＴ３を有している。その他の構成は、図１と同じである。例えば、電源電圧検出回路ＰＳＶＤＥＴ３は、半導体集積回路としてＣＭＯＳプロセスを用いてシリコン基板上に形成される。
【００６２】
電圧低下検出部ＶＬＤＥＴ３は、トランジスタＰ３４のゲートをノードＶｂｉａｓ３に接続している。ノードＶｂｉａｓ３は、トランジスタＰ３２のソースに接続されている。また、電圧低下検出部ＶＬＤＥＴ３は、電源線ＶＤＤとノードＶｂｉａｓ３の間に配置されたキャパシタＣ３４を有している。例えば、キャパシタＣ３４の容量値は、キャパシタＣ３０の容量値と同じである。これにより、電圧Ｖｂｉａｓ３を電圧Ｖｂｉａｓより常に高くできる。電圧低下検出部ＶＬＤＥＴ３のその他の構成は、図１に示した電圧低下検出部ＶＬＤＥＴ１と同じである。
【００６３】
この実施形態では、図１に示した電圧低下検出部ＶＬＤＥＴ１にキャパシタＣ３４を追加するだけで、電源電圧ＶＤＤと電圧Ｖｂｉａｓの間に値を有する電圧Ｖｂｉａｓ３を生成できる。電圧Ｖｂｉａｓ、Ｖｂｉａｓ３は、電源電圧ＶＤＤが低下するときに、キャパシタＣ３０、Ｃ３４のカップリング作用により、電源電圧ＶＤＤに追従して低下する。電源電圧検出回路ＰＳＶＤＥＴ３の動作波形は、図７と同じである。例えば、電圧Ｖｂｉａｓ３の波形は、図７に示した電圧Ｖｂｉａｓ２の波形と同じである。電圧Ｖｂｉａｓ３を電圧Ｖｈｏｌｄより低くするために、例えば、トランジスタＰ３０の閾値電圧の絶対値は、トランジスタＮ３２の閾値電圧より高く製造される。
【００６４】
なお、図８に示した電圧生成回路ＶＢＧＥＮは、ダイオード接続されるトランジスタの数を増やしてもよい。例えば、電源線ＶＤＤとノードＶｂｉａｓ３の間にダイオード接続された２つのｐチャネルＭＯＳトランジスタを直列に配置し、ノードＶｂｉａｓ３とノードＶｂｉａｓの間にダイオード接続された２つのｐチャネルＭＯＳトランジスタを直列に配置してもよい。あるいは、電源線ＶＤＤとノードＶｂｉａｓの間にダイオード接続された３つのｐチャネルＭＯＳトランジスタを直列に配置してもよい。
【００６５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、図１に示した電圧低下検出部ＶＬＤＥＴ１にキャパシタＣ３４を追加するだけで、トランジスタＰ３４がオンするときの電源電圧ＶＤＤを図１より幅広く調整できる。換言すれば、トランジスタＰ３４のオンタイミングを電源電圧ＶＤＤに依存することなく調整できる。この結果、ノードＶ１が低レベルにリセットされるときの電源電圧ＶＤＤを自在に調整できる。
【００６６】
図９は、別の実施形態における電源電圧検出回路ＰＳＶＤＥＴ４の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電源電圧検出回路ＰＳＶＤＥＴ４は、図１に示した電圧低下検出部ＶＬＤＥＴ１の代わりに電圧低下検出部ＶＬＤＥＴ４を有している。その他の構成は、図１と同じである。例えば、電源電圧検出回路ＰＳＶＤＥＴ４は、半導体集積回路としてＣＭＯＳプロセスを用いてシリコン基板上に形成される。
【００６７】
電圧低下検出部ＶＬＤＥＴ４は、図１に示した電圧生成回路ＶＬＧＥＮ１の代わりに電圧生成回路ＶＬＧＥＮ２を有している。電圧低下検出部ＶＬＤＥＴ４のその他の構成は、図１に示した電圧低下検出部ＶＬＤＥＴ１と同じである。
【００６８】
電圧生成回路ＶＬＧＥＮ２は、ノードＶｈｏｌｄと接地線ＶＳＳの間に直列に接続されたトランジスタＰ３４ａ、Ｎ３４ａ、Ｎ３４ｂと、トランジスタＰ３４ｂと、カレントミラー回路ＣＭと、キャパシタＣ３０ａ、Ｃ３０ｂとを有している。トランジスタＰ３４ａのゲートは、電源線ＶＤＤに接続されている。トランジスタＰ３４ａの基板は、ノードＶｈｏｌｄに接続されている。トランジスタＮ３４ａ、Ｎ３４ａは、図１と同じである。トランジスタＰ３４ｂのゲートはノードＶｂｉａｓ４に接続され、トランジスタＰ３４ｂのソースおよび基板は、ノードＶｈｏｌｄに接続されている。トランジスタＰ３４ａ、３４ｂのドレインとトランジスタＮ３４ａのドレインは、ノードＶｌｏｗｒｓに接続されている。
【００６９】
カレントミラー回路ＣＭは、電源線ＶＤＤと接地線ＶＳＳの間に並列に接続されたトランジスタＰ４４ａ、Ｐ４４ｂを有している。トランジスタＰ４４ａのゲートは、トランジスタＰ４４ｂのドレインに接続されている。トランジスタＰ４４ａのドレインは、ノードＶｈｏｌｄに接続され、トランジスタＰ４４ｂのドレインは、ノードＶｂｉａｓ４に接続されている。トランジスタＰ４４ａの電流供給能力は、トランジスタＰ４４ｂの電流供給能力より高い。すなわち、トランジスタＰ４４ａのオン抵抗は、トランジスタＰ４４ｂのオン抵抗より低い。トランジスタＰ４４ａの閾値電圧の絶対値は、トランジスタＰ４４ｂの閾値電圧の絶対値より低い。このために、例えば、トランジスタＰ４４ａのゲート幅Ｗとチャネル長の比Ｗ／Ｌは、トランジスタＰ４４ｂの比Ｗ／Ｌより大きく設計される。また、トランジスタＰ３４ｂの閾値電圧（絶対値）は、トランジスタＰ４４ｂの閾値電圧（絶対値）より高く製造される。
【００７０】
キャパシタＣ３０ａは、トランジスタＰ４４ａと接地線ＶＳＳの間に配置されている。キャパシタＣ３０ｂは、トランジスタＰ４４ｂと接地線ＶＳＳの間に配置されている。キャパシタＣ３０ａ、３０ｂの容量値は互いに同じである。容量値の誤差を少なくするために、キャパシタＣ３０ａ、３０ｂは、半導体チップ上で互いに近い位置に配置される。キャパシタＣ３０ａ、３０ｂは、ＭＯＳキャパシタ、強誘電体キャパシタのいずれでもよく、絶縁膜を用いて形成してもよい。
【００７１】
図１０は、図９に示した電源電圧検出回路の動作の例（電源電圧ＶＤＤが急速に下がる時）を示している。図３と同じ動作については、詳細な説明は省略する。電源電圧ＶＤＤ、電圧Ｖｂｉａｓ、Ｖｌｏｗｒｓ、Ｖ１、Ｖ２およびパワーオンリセット信号ＰＯＲの波形は、図３と同じである。
【００７２】
パワーアップ期間ＰＵＰ１では、ダイオード接続されたトランジスタＰ４４ｂのドレインに接続されたノードＶｂｉａｓ４の電圧は、電源電圧ＶＤＤより遅れて上昇する（図１０（ａ））。トランジスタＰ４４ａは、ゲートで電源電圧ＶＤＤより低い電圧Ｖｂｉａｓ４を受けるため、ノードＶｈｏｌｄは、電源電圧ＶＤＤとともに上昇する（図１０（ｂ））。パワーアップ期間ＰＵＰ１のその他の波形は、図３と同じである。
【００７３】
電源電圧ＶＤＤが最大値ＶＤＤｍａｘまで上昇した時点で、電圧Ｖｂｉａｓ４は、電源電圧ＶＤＤよりトランジスタＰ４４ｂの閾値電圧（絶対値）だけ低い。したがって、キャパシタＣ３０ａに蓄積される電荷は、キャパシタＣ３０ｂに蓄積される電荷より多い。トランジスタＰ３４ｂの閾値電圧の絶対値ＶｔｈＰ３４ｂは、トランジスタＰ４４ｂの閾値電圧の絶対値ＶｔｈＰ４４ｂより大きい。このため、電源電圧ＶＤＤが上昇してもトランジスタＰ３４ｂはオンしない。
【００７４】
パワーダウン期間ＰＤＷＮにおいて、電源電圧ＶＤＤが下降すると、キャパシタＣ３０ａ、Ｃ３０ｂから接地線ＶＳＳ等へのリーク電流により、電圧Ｖｈｏｌｄ、Ｖｂｉａｓ４は徐々に低下する。電源電圧ＶＤＤが電圧Ｖｈｏｌｄより下がり、電源電圧ＶＤＤと電圧Ｖｈｏｌｄの差がトランジスタＰ３４ａの閾値電圧の絶対値ＶｔｈＰ３４ａより大きくなったとき、トランジスタＰ３４ａはオンする（図１０（ｃ））。電圧Ｖｂｉａｓがトランジスタ列Ｎ３４の閾値電圧ＶｔｈＮ３４より低くなったとき、図３と同様に、各トランジスタＮ３４ａ、Ｎ３４ｂはオフする（図１０（ｄ））。これにより、キャパシタＣ３０ａからノードＶｈｏｌｄを介してノードＶｌｏｗｒｓに電荷が供給され、ノードＶｌｏｗｒｓの電圧は、電圧Ｖｈｏｌｄの低下ととともに上昇する（図１０（ｅ））。なお、図に示した電圧Ｖｈｏｌｄの破線は、トランジスタＰ３４ａがオンしないとするときの波形を示している。
【００７５】
この後、図３と同様に、トランジスタＮ３６がオンし、ノードＶ１が０Ｖにリセットされる（図１０（ｆ、ｇ））。パワーダウン期間ＰＤＷＮの後、キャパシタＣ３０ｂに蓄積された電荷は、リーク電流成分としてキャパシタＣ３０ｂから接地線ＶＳＳ等に徐々に抜けていく。パワーアップ期間ＰＵＰ２の動作は、図３と同じである。
【００７６】
図１１は、図９に示した電源電圧検出回路の動作の別の例（電源電圧ＶＤＤがゆっくり下がる時）を示している。図３および図１０と同じ動作については、詳細な説明は省略する。パワーアップ期間ＰＵＰ１の波形は、図１０と同じである。この例では、電源線ＶＤＤの負荷容量が大きく、パワーダウン期間ＰＤＷＮに電源電圧ＶＤＤが徐々に低下する。
【００７７】
ノードＶｈｏｌｄ、Ｖｂｉａｓ４の電圧は、キャパシタＣ３０ａ、Ｃ３０ｂからのリーク電流により、徐々に低下する。電源電圧ＶＤＤは徐々に低下するため、電圧Ｖｈｏｌｄ、Ｖｂｉａｓ４が低下すると、電源線ＶＤＤから電荷がノードＶｈｏｌｄ、Ｖｂｉａｓ４に供給される。この際、トランジスタＰ４４ａのオン抵抗はトランジスタＰ４４ｂのオン抵抗より低いため、ノードＶｂｉａｓ４に比べて、電源線ＶＤＤから多くの電荷がノードＶｈｏｌｄに供給される。このため、電圧Ｖｈｏｌｄは、電圧Ｖｂｉａｓ４に比べてゆっくり低下する（図１１（ａ））。
【００７８】
なお、トランジスタＰ４４ａの閾値電圧の絶対値は、トランジスタＰ４４ｂの閾値電圧の絶対値より低く、電圧Ｖｂｉａｓ４は、電圧Ｖｈｏｌｄより低い。トランジスタＰ４４ａのゲートは、低い電圧Ｖｂｉａｓ４を受けてオンしている。このため、電圧Ｖｈｏｌｄは、電源電圧ＶＤＤに追従して変化する。
【００７９】
電圧Ｖｂｉａｓ４と電圧Ｖｈｏｌｄの差が、トランジスタＰ３４ｂの閾値電圧の絶対値ＶｔｈＰ３４ｂより大きくなると、トランジスタＰ３４ｂはオンする（図１１（ｂ））。これにより、図１０と同様に、電圧Ｖｌｏｗｒｓが上昇し、トランジスタＮ３６がオンする（図１１（ｃ、ｄ））。そして、ノードＶ１が低レベルにリセットされる（図１１（ｅ））。
【００８０】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、オン抵抗が互いに異なる一対のトランジスタＰ４４ａ、Ｐ４４ｂを有するカレントミラー回路ＣＭと、キャパシタＣ３０ａ、Ｃ３０ｂをノードＶｈｏｌｄ、Ｖｂｉａｓ４に接続することで、電源電圧ＶＤＤがゆっくり低下するときにも、ノードＶ１を確実にリセットできる。この結果、次のパワーアップ期間ＰＵＰ２に、パワーオンリセット信号ＰＯＲを確実に生成できる。
【００８１】
なお、上述した実施形態は、電圧Ｖｌｏｗｒｓの上昇を利用して、電圧検出部ＶＤＥＴのノードＶ１をリセットする例について述べた。しかし、例えば、電圧Ｖｌｏｗｒｓの上昇を利用して、電源電圧ＶＤＤが低下したことを検出してもよい。すなわち、各電圧低下検出部ＶＬＤＥＴ１−４を電源電圧ＶＤＤの低レベル検出回路として動作させてもよい。低レベル検出回路は、ラッチ回路に保持されているデータの待避（保護）などに使用できる。
【００８２】
上述した実施形態に関して、さらに以下の付記を開示する。
（付記１）
電源電圧が供給される第１電源線に一端とゲートとが接続され、他端が第１ノードに接続される第１トランジスタと、
第２ノードにゲートが接続され、一端が前記第１ノードに接続され、他端が第３ノードに接続される第２トランジスタと、
第２電源線に一端が接続され、ゲートが第４ノードに接続され、他端が前記第３ノードに接続される第３トランジスタと、
前記第２ノードに第１バイアス電圧を供給する第１バイアス電圧生成回路と、
前記第４ノードに第２バイアス電圧を供給する第２バイアス電圧生成回路と
を含むことを特徴とする半導体装置。
（付記２）
前記第３トランジスタと前記第２電源線との間に少なくとも一つの第４トランジスタを含むこと
を特徴とする付記１に記載の半導体装置。
（付記３）
前記第２バイアス電圧生成回路は、
前記第１電源線と前記第２電源線との間に接続される第１抵抗分割回路と含み、
前記第１抵抗分割回路から出力される第１分圧電圧を前記第２バイアス電圧として出力すること
を特徴とする付記１または付記２に記載の半導体装置。
（付記４）
前記第２バイアス電圧生成回路は、
前記第１電源線から供給される電源電圧と前記第１分圧電圧との電位差に対応する電荷を蓄積する第１容量を含むこと
を特徴とする付記３に記載の半導体装置。
（付記５）
前記第１抵抗分割回路は、
第１抵抗素子と第２抵抗素子とを含み、前記第１抵抗素子と前記第２抵抗素子との間の接続ノードから前記第１分圧電圧が出力されること
を特徴とする付記３または付記４に記載の半導体装置。
（付記６）
前記第１抵抗素子または前記第２抵抗素子は、ダイオード接続されたトランジスタであること
を特徴とする付記５に記載の半導体装置。
（付記７）
前記第３ノードは、前記電源電圧を検出する電源電圧検出信号を出力すること
を特徴とする付記１乃至付記６の何れか一に記載の半導体装置。
（付記８）
前記第１ノードに接続される第２容量を有すること
を特徴とする付記１乃至付記７の何れか一に記載の半導体装置。
（付記９）
第１バイアス電圧生成回路は、
前記第１バイアス電圧として前記電源電圧を出力すること
を特徴とする付記１乃至付記８の何れか一に記載の半導体装置。
（付記１０）
前記第１バイアス電圧生成回路は、
前記第１電源線と前記第２電源線との間に接続される第２抵抗分割回路と含み、
前記第２抵抗分割回路から出力される第２分圧電圧を前記第１バイアス電圧として出力すること
を特徴とする付記１乃至付記８の何れか一に記載の半導体装置。
（付記１１）
前記第１バイアス電圧生成回路は、
前記第１電源線から供給される電源電圧と前記第２分圧電圧との電位差に対応する電荷を蓄積する第３容量を含むこと
を特徴とする付記１０に記載の半導体装置。
（付記１２）
前記第２抵抗分割回路は、
第３抵抗素子と第４抵抗素子とを含み、前記第３抵抗素子と前記第４抵抗素子との間の接続ノードから前記第２分圧電圧が出力されること
を特徴とする付記１０または付記１１に記載の半導体装置。
（付記１３）
前記第１バイアス電圧生成回路と前記第２バイアス電圧生成回路とを含む第３バイアス電圧生成回路を含み、
前記第３バイアス電圧生成回路は、
前記第１電源線と前記第２電源線との間に接続される第３抵抗分割回路と含み、
前記第３抵抗分割回路から出力される第３分圧電圧および第４分圧電圧をそれぞれ前記第１バイアス電圧および前記第２バイアス電圧として出力すること
を特徴とする付記１乃至付記８の何れか一に記載の半導体装置。
（付記１４）
前記第３バイアス電圧回路は、
前記電源電圧と前記第３分圧電圧との電位差に対応する電荷を蓄積する第４容量と
前記電源電圧と前記第４分圧電圧との電位差に対応する電荷を蓄積する第５容量と
を含むことを特徴とする付記１３に記載の半導体装置。
（付記１５）
前記第１ノードに一端が接続され、前記第３ノードに他端が接続され、ゲートに第３バイアス電圧が供給される第７トランジスタを含むこと
を特徴とする付記１乃至付記７の何れか一に記載の半導体装置。
（付記１６）
一端が前記第１電源線に接続される第８トランジスタと、前記第７トランジスタとを含むカレントミラー回路を含み、
前記第８トランジスタの他端から前記第３バイアス電圧が出力されること
を特徴とする付記１５に記載の半導体装置。
（付記１７）
前記第７トランジスタに流れる電流が、前記第８トランジスタに流れる電流よりも多いこと
を特徴とする付記１６に記載の半導体装置。
（付記１８）
電源検出回路を含む半導体装置と、
前記半導体装置を制御するコントローラと、
を含み、
前記電源検出回路は、
電源電圧が供給される第１電源線に一端とゲートとが接続され、他端が第１ノードに接続される第１トランジスタと、
第２ノードにゲートが接続され、一端が前記第１ノードに接続され、他端が第３ノードに接続される第２トランジスタと、
第２電源線に一端が接続され、ゲートが第４ノードに接続され、他端が前記第３ノードに接続される第３トランジスタと、
前記第２ノードに第１バイアス電圧を供給する第１バイアス電圧生成回路と、
前記第４ノードに第２バイアス電圧を供給する第２バイアス電圧生成回路と
を含むことを特徴とするシステム。
（付記１９）
前記コントローラは、前記半導体装置を活性化するための制御信号を前記半導体装置に供給し、
前記半導体装置は、前記電源検出回路から出力される電源電圧検出信号と前記制御信号とに基づいて内部回路を動作させること
を特徴とする付記１８に記載のシステム。
【００８３】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００８４】
ＢＵＦ‥バッファ回路；ＬＴ‥ラッチ回路；ＭＥＭ‥半導体メモリ；ＭＣＮＴ‥コントローラ；ＯＰＣＮＴ‥動作制御回路；ＰＳＶＤＥＴ１−４‥電源電圧検出回路；ＳＹＳ‥システム；Ｖ１ＧＥＮ、Ｖ２ＧＥＮ‥電圧生成回路；ＶＢＧＥＮ‥電圧生成回路；ＶＤＥＴ‥電圧検出部；ＶＬＤＥＴ１−４‥電圧低下検出部；ＶＬＧＥＮ１−２‥電圧生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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