(57)【要約】【課題】シリカ系ＳＯＤ膜を用いて微細で緻密なＳＴＩを形成する。【解決手段】半導体基板１に形成した溝内にシリコン酸化膜を含む素子分離絶縁膜で素子分離された半導体装置であって、該素子分離絶縁膜は、溝の側面に設けた耐酸化性のサイドウォール膜５と、該サイドウォール膜５で囲まれた溝の下部に配された、熱酸化法で形成した酸化シリコン膜８と、前記サイドウォール膜で囲まれた溝の上部に充填したシリカ系ＳＯＤ膜７とを備える。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板に形成した溝内にシリコン酸化膜を含む素子分離絶縁膜で素子分離された半導体装置であって、
該素子分離絶縁膜は、
溝の側面に設けた耐酸化性のサイドウォール膜と、
該サイドウォール膜で囲まれた溝の下部に配された、熱酸化法で形成した熱酸化シリコン膜と、
前記サイドウォール膜で囲まれた溝の上部に充填したシリカ系ＳＯＤ膜と
を備えた半導体装置。
【請求項２】
耐酸化性のサイドウォール膜は、窒化シリコン膜を含む請求項１に記載の半導体装置。
【請求項３】
前記サイドウォール膜で囲まれた溝の下部に配された、熱酸化法で形成した熱酸化シリコン膜は、前記耐酸化性のサイドウォール膜の形成された溝底に半導体基板を露出させた後、エピタキシャル成長させたシリコン層の少なくとも一部を、該シリコン層上部に充填したシリカ系前駆体膜をシリカ系ＳＯＤ膜に改質すると同時に熱酸化したものである請求項１又は２に記載の半導体装置。
【請求項４】
前記サイドウォール膜で囲まれた溝の底部にエピタキシャル成長させたシリコン層を有する請求項３に記載の半導体装置。
【請求項５】
前記素子分離絶縁膜は、前記サイドウォール膜下の半導体基板の一部が熱酸化されて形成された絶縁層を含む請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
前記シリカ系ＳＯＤ膜は、ポリシラザン系塗布溶液を塗布し、溶媒除去後、水蒸気改質して形成されたものである請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板表面に素子分離のための溝を形成する工程、
前記溝の側面に耐酸化性のサイドウォール膜を形成する工程、
前記溝の底面に露出する半導体基板上にエピタキシャル成長によりシリコン層を形成する工程、
前記シリコン層上の溝内にシリカ系前駆体膜を充填する工程、
水蒸気雰囲気中で熱処理することにより、前記シリカ系前駆体膜をシリカ系ＳＯＤ膜に改質すると共に、溝下部のシリコン層の少なくとも一部を熱酸化シリコン膜に変化させる工程、
とを備える半導体装置の製造方法。
【請求項８】
耐酸化性のサイドウォール膜は、窒化シリコン膜を含む請求項７に記載の半導体装置の製造方法。
【請求項９】
前記シリカ系前駆体膜はポリシラザン系の膜である請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
溝下部の前記シリコン層の一部が酸化シリコンに酸化され、溝底部のシリコン層が残存する条件で水蒸気雰囲気中で熱処理する請求項７乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
溝下部の前記シリコン層の全部が酸化シリコンに酸化される条件で水蒸気雰囲気中で熱処理する請求項７乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
さらに、前記シリコン層下の半導体基板の一部まで酸化される条件で水蒸気雰囲気中で熱処理する請求項１１に記載の半導体装置の製造方法。
【請求項１３】
素子分離のために形成された溝のアスペクト比が４〜６であり、エピタキシャル成長によりシリコン層を形成した後の溝のアスペクト比が２〜３である請求項７乃至１２のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に浅溝素子分離（ＳＴＩ：Shallow Trench Isoration）領域にスピン塗布により絶縁膜を形成した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、微細化した半導体装置の製造に際して、素子分離として、半導体基板に形成した溝内に絶縁膜を埋め込んだＳＴＩが一般的に用いられている。
【０００３】
微細化の進展に伴い、ＳＴＩを形成するための溝のアスペクト比が大きくなるため、通常のＣＶＤ法で形成した絶縁膜では、溝内を完全に充填することが困難となる。このため、スピンコート法によって溝内に充填することが可能なポリシラザン等の材料を用いることが提案されている（特許文献１）。
【０００４】
ポリシラザンはシラザン型重合体とも呼ばれ、−（ＳｉＨ2−ＮＨ）−を基本構造とする高分子材料であり、溶媒（キシレン、ジ−ｎ−ブチルエーテル等）に溶かして利用される。シラザン型重合体には、水素がメトキシ基など他の官能基によって置換された物質も含まれる。また、官能基・修飾基の付加されていない重合体は、ペルヒドロポリシラザンと呼ばれている。
【０００５】
以下、ポリシラザン等のスピンコート法で形成するシリカ系絶縁膜を、シリカ系ＳＯＤ（Spin On Dielectric）膜と記載する。なお、シリカ系ＳＯＤ膜はスピンオングラス（Spin On Glass：ＳＯＧ）とも呼ばれている。本明細書では、スピンコート法で形成したポリシラザン等の前駆体膜を水蒸気等で酸化シリコンに改質した膜をシリカ系ＳＯＤ膜と呼ぶ。
【０００６】
シリカ系ＳＯＤ膜を用いてＳＴＩを形成するには、ポリシラザン系溶液等をスピンコート法にて塗布した後に、熱処理を行い、固体の絶縁膜に改質する必要がある。すなわち、高温の水蒸気雰囲気中でポリシラザン膜を加熱処理することにより、塗布したポリシラザン膜中の窒素は水と反応してアンモニアとなり離脱する。これにより、Ｓｉ−Ｎ結合がＳｉ−Ｏ結合に置換されて、酸化シリコン（ＳｉＯ２）を主成分とする膜に改質される。
【０００７】
ポリシラザン膜を水蒸気雰囲気で熱処理する際には、酸化のダメージが半導体基板に及ばないように、窒化シリコン（Ｓｉ３Ｎ４）等の耐酸化性を備えた膜（ライナー膜）を溝内壁全面に形成した後、ポリシラザン膜を塗布する方法が提案されている（特許文献２）。
【０００８】
ここで、スピンコート法で形成するシリカ系ＳＯＤ膜としては、前駆体として水素化シリコンよりも体積収縮の小さい上記のポリシラザンが好ましいとされているが、それでも体積収縮に伴うクラック等が皆無となるわけではない。そこで、特許文献３，４では、窒化シリコン等のライナー膜上にＣＶＤ法によりポリシリコンをさらに積層し、形成される空隙部分にスピンコートによりポリシラザン等の前駆体膜を形成して、水蒸気雰囲気で熱処理することで、ポリシラザンが酸化シリコンに改質されると同時に、ポリシリコンが酸化シリコンに酸化されることで体積膨張し、シリカ系ＳＯＤ膜の体積収縮に伴うクラックを防止する方法が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特許第３１７８４１２号公報
【特許文献２】特開２００５−３４０４４６号公報
【特許文献３】特開２００４−２７３５１９号公報
【特許文献４】特開２００５−３４７６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
例えば、６０ｎｍ以下の設計ルールでＤＲＡＭ素子を形成しようとする場合には、メモリセル部に形成するＳＴＩ用の溝の開口幅は設計ルールと同程度であり、アスペクト比は４〜６程度となる。このような微細形状の溝内に窒化シリコンのライナー膜を介してポリシラザン膜を充填し、水蒸気雰囲気中で改質を行おうとすると、表面近傍のポリシラザン膜は十分に改質されて緻密な酸化シリコンとなるが、溝内部のポリシラザン膜では改質が十分に進行しなかった。これは、ライナー膜である窒化シリコンの表面からアンモニア（ＮＨ３）の脱ガスが発生し、このアンモニアが、ポリシラザン膜中のＳｉ−Ｎ結合がＳｉ−Ｏ結合に置換されるのを阻害するためと推測される。
【００１１】
このように、改質の不十分な絶縁膜は、ＳＴＩ形成のＣＭＰ（Chemical Mechanical Polishing）処理で表面を研磨した後に半導体基板表面に露出してしまうため、その後の湿式エッチングの工程等で大きくえぐれてしまうことがあった。これは、ポリシラザン膜等の改質の際の体積収縮に伴い、膜質が疎になりエッチングレートが大きくなるためと考えられる。このため、段差に起因した配線層の短絡を引き起こす原因となり、製造歩留まりが低下するという問題があった。
【００１２】
特許文献３，４のように、ライナー膜上にポリシリコンを積層した場合、ライナー膜である窒化シリコンの表面からの脱ガスの問題は改善されると予想されるが、上記のように素子の高集積度化がさらに進むと、素子分離領域の溝幅がさらに狭くなり、このような狭い溝内に複数の膜を形成することは溝の開口を狭める、すなわち、アスペクト比をさらに大きくすることとなり、スピンコートによるＳＯＤ膜形成が困難となる。一方、開口幅をある程度保持するように、ポリシリコン層を薄く形成した場合、ポリシリコン層が酸化シリコンに変化する際の体積膨張による圧縮効果が少なくなり、シリカ系ＳＯＤ膜の緻密化が十分に達成されない。また、特許文献４では、窒化シリコンライナー膜の一部をも酸化する程度の高温（９００〜１２００℃）で水蒸気を含む雰囲気中で熱処理する方法が開示されているが、ライナー膜からの脱ガスが多くなり、ポリシラザンの改質にも影響する。
【課題を解決するための手段】
【００１３】
本発明では、素子分離（ＳＴＩ）を形成する溝の側面に設けた耐酸化性を有するサイドウォール膜と、該サイドウォール膜で囲まれた溝の下部に設けた熱酸化シリコン層と、前記サイドウォール膜で囲まれた溝内のシリコン層の上部を充填されたシリカ系ＳＯＤ膜とを備えた素子分離を有する半導体装置が提供される。
【００１４】
また、本発明では、サイドウォール膜で囲まれた溝の底部に露出する半導体基板（シリコン基板）表面に選択的エピタキシャル成長によりシリコン層を溝深さの半分まで形成した後、シリカ系ＳＯＤ前駆体膜を溝の上部に充填し、高温の水蒸気雰囲気中で熱処理することにより、前駆体膜を酸化シリコン膜を主成分とするシリカ系ＳＯＤ膜に改質すると共に、溝下部のシリコン層の少なくとも一部を酸化シリコンに変化させる方法が提供される。
【発明の効果】
【００１５】
シリカ系ＳＯＤ膜を用いて微細なＳＴＩを形成する際に、溝内を充填したポリシラザン等の前駆体膜を緻密な膜質の酸化シリコンに改質することが可能となる。このため、平坦な構造のＳＴＩを容易に形成することが可能となる。製造歩留まりの低下を防止し、微細な半導体装置の製造を行うことが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係るＳＴＩの形成方法を説明するフローチャートである。
【図２】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図７】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図８】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図９】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明を実施するための実施例を説明するが、本発明はこれらの実施例のみに限定されるものではなく、本発明の範囲を逸脱しない範囲で適宜変更等が加えられても良いものである。
【００１８】
（実施例１）
図１は、本実施形態に係るＳＴＩ形成方法を説明するフローチャートであり、図２〜８は、本発明の一実施例に係る半導体装置の製造方法を説明する工程断面図である。
【００１９】
まず、半導体基板（シリコン基板）１にＳＴＩ用の溝を形成するため、ハードマスクとして熱酸化法で形成した酸化シリコン膜２とＣＶＤ法で形成した窒化シリコン膜３を積層し、公知のフォトリソグラフィ技術を用いて、窒化シリコン膜３と酸化シリコン膜２のパターニングを行い、半導体基板１表面を露出させる開口部（４ａ）を形成する（図２）。
【００２０】
次に、窒化シリコン膜３をマスクとしてシリコンの異方性エッチングを行い、素子分離溝（溝パターン４）を形成する（図１：Ｓ１）。溝パターン４の表面に熱酸化法で酸化シリコンの薄膜（図示せず）を形成する（図１：Ｓ２）。この熱酸化はエッチングダメージを回復するために行われる。その後、溝パターン４の内部を完全には充填しない膜厚で窒化シリコン膜を、ＣＶＤ法等の公知の方法で堆積し（図１：Ｓ３）、異方性エッチングを行うことで、窒化シリコン膜からなるサイドウォール膜５を形成する（図１：Ｓ４）。この時、溝パターン４の底部の半導体基板１表面は露出する（図３）。
【００２１】
次に、選択エピタキシャル成長法にて、溝パターン４の底部に露出する半導体基板上にシリコン層６を形成する（図１：Ｓ５）。半導体基板１の表面（シリコン）が露出していない部分（溝側面及びハードマスク表面）にはシリコン層は形成されない。シリコン層６の膜厚は、この例では、溝パターン４の深さ（ハードマスク部分を含む）の半分程度となるように調節する（図４）。この結果、例えば、シリコン層形成前のアスペクト比が４〜６の溝パターンは、アスペクト比２〜３の溝パターンとなる。シリコン層の膜厚は、形成すべきＳＴＩのサイズにより一概に限定できないが、１００ｎｍ以上であることが好ましい。また、膜厚の上限は、シリコン層上部に充填するシリカ系ＳＯＤ膜が、シリコン層の酸化及びＣＭＰ等の平坦化工程を経ても残存する膜厚であればよい。
【００２２】
ＳＯＤ前駆体として、ポリシラザン溶液（より具体的には、ペルヒドロポリシラザンのジ−ｎ−ブチルエーテル溶液）をスピンコート法により塗布し、１５０℃程度のベークを行うことにより溶媒を揮発させ、溝パターン４の内部を充填すると共に、窒化シリコン膜３の上面を覆うポリシラザン膜を形成する（図１：Ｓ６）。塗布したポリシラザン膜は、その後に、４００〜６００℃程度の温度の水蒸気雰囲気中での酸化処理（スチーム酸化）を行う（図１：Ｓ７）。これにより、ポリシラザン膜がシリカ系ＳＯＤ膜７（酸化シリコン膜）に改質されると共に、シリコン層６も酸化されて、熱酸化シリコン膜８となる。窒化シリコンで形成したサイドウォール膜５は耐酸化性を備えているので、溝パターン４の側面は酸化されない（図５）。なお、本明細書においては、シリコンを熱酸化したものを熱酸化シリコン膜と称し、ポリシラザン等の前駆体を改質して形成した酸化シリコン（シリカ系ＳＯＤ膜）と区別するものとする。
【００２３】
本発明では、溝パターンの下部にシリコン層６を設けたことにより、以下の２つの効果を奏する。
【００２４】
第１に、溝パターン開口４のアスペクト比が低減されるので、シリカ系ＳＯＤ膜７（ポリシラザン膜）の塗布による開口充填が容易になると共に、ＳＯＤ前駆体膜の酸化処理による改質が促進される。これは溝内を充填するＳＯＤ前駆体膜の膜厚（溝の深さ）が小さくなることに加えて、溝底部には窒化シリコン膜が存在しないので、ＳＯＤ前駆体膜の改質を阻害するアンモニアの発生が低減されるためである。
【００２５】
第２に、シリコン層６が酸化される際に体積が膨張するため、上部に位置するシリカ系ＳＯＤ膜への圧縮効果が生じる。一般的にＳＯＤ前駆体膜をシリカ系ＳＯＤ膜に改質する際には収縮傾向を示すため、微細な溝部を埋め込んだ場合には、収縮によって疎な膜質となりやすい。本発明では下方からの圧縮効果によって、シリカ系ＳＯＤ膜が収縮によって疎な膜質となるのを抑制し、緻密な膜質のシリカ系ＳＯＤ膜（酸化シリコン）へと改質することができる。
【００２６】
その後、公知の方法により半導体基板表面を露出させる。具体的には、図６に示すように、ＣＭＰ法により、窒化シリコン膜３の上面が露出するまで研磨を行い、表面を平坦化する。次に、図７に示すように、湿式エッチングにより、窒化シリコン膜３、酸化シリコン膜２を除去すると共に、シリカ系ＳＯＤ膜７の半導体基板１の上面よりも突出している部分を除去する（図１：Ｓ８）。これによりＳＴＩによる素子分離が形成される。
【００２７】
本発明では、ポリシラザン膜が緻密なシリカ系ＳＯＤ膜７（酸化シリコン）に改質されているので、湿式エッチングの工程に際して、シリカ系ＳＯＤ膜の除去量の制御が容易となる。従って、シリカ系ＳＯＤ膜が大きくえぐれてしまうことを防止でき、平坦な素子分離を容易に形成することが可能となる。
【００２８】
このようにＳＴＩによる素子分離が形成された半導体基板上には、公知の方法により半導体装置の構成要素であるトランジスタ等を形成することができる。例えば、図８に示すように、熱酸化法により、ゲート絶縁膜１０を形成する。多結晶シリコンとタングステン（Ｗ）等の金属との積層膜を用いて、ゲート電極１１を形成する。イオン注入法にて、砒素（Ａｓ）またはホウ素（Ｂ）等の不純物を半導体基板１に導入し、不純物拡散層１２を形成する。不純物拡散層１２はＭＯＳトランジスタのソース・ドレイン電極として機能する。この後に、層間絶縁膜、各電極に接続するコンタクトプラグ、上層の配線層等を形成すれば半導体装置が完成する。
【００２９】
（変形例）
図５のスチーム酸化処理の工程において、必ずしもシリコン層６をすべて熱酸化シリコン膜８に変化させる必要は無い。図９に示したように、溝パターン４の底部にシリコン層６が残存した構造となってもよい。また、図１０に示したように、サイドウォール膜５下の半導体基板１の一部まで酸化が進んだ状態となってもよい。この場合は、サイドウォール膜５で覆われていない半導体基板１も酸化され、熱酸化シリコン膜８となる。
【００３０】
シリコン層６をどの程度まで酸化するかは、素子分離に必要な能力（隣接素子へのリーク電流の抑制能力）と溝パターンの深さとを考慮して、最適となるように選択すればよい。
【００３１】
また、シリカ系ＳＯＤ膜の前駆体としては、スピン塗布等の塗布法により溝に充填でき、高温の水蒸気雰囲気での処理により酸化シリコン膜への改質が可能な材料であれば、ポリシラザン以外の公知の材料でも使用可能である。特に本発明では、溝下部に形成したエピタキシャル成長シリコン層が酸化させる際の圧縮効果が大きいため、ポリシラザンよりも体積収縮の大きい前駆体を用いた場合にも緻密な膜質のシリカ系ＳＯＤ膜を得ることができる。
【００３２】
サイドウォール膜は耐酸化性（酸素非透過性）を備えた膜であればよく、窒化シリコン膜と他の膜（例えば酸窒化シリコン膜ＳｉＯＮ等）との積層膜でもよい。
【符号の説明】
【００３３】
１  半導体基板
２  酸化シリコン膜
３  窒化シリコン膜
４  溝パターン
４ａ  開口
５  サイドウォール膜
６  シリコン層
７  シリカ系ＳＯＤ膜
８  熱酸化シリコン膜
１０  ゲート絶縁膜
１１  ゲート電極
１２  不純物拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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