(57)【要約】【課題】焼結による誤差を生じることのないフェライト・磁石素子、非可逆回路素子及び複合電子部品を得る。【解決手段】互いに電気的に絶縁状態で交差して配置された第１及び第２中心電極３５，３６を有するフェライト３２と、該フェライト３２に直流磁界を印加するようにフェライトの両主面に固着した一対の永久磁石とからなるフェライト・磁石素子。中心電極３５，３６はフェライト３２の両主面に接着層を介して設けた金属箔からなる。フェライト３２の上下面に設けた電極３５ａ〜３５ｃ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ，３６ｌ，３９ａ〜３９ｃはスルーホールにめっきによって設けられている。【選択図】図２
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【特許請求の範囲】
【請求項１】
互いに電気的に絶縁状態で交差して配置された複数の中心電極を有するフェライトと、該フェライトに直流磁界を印加するようにフェライトの主面に固着した永久磁石とからなるフェライト・磁石素子において、
前記中心電極は前記フェライトの両主面に接着層を介して設けた金属箔からなり、かつ、該中心電極はフェライトの主面と直交する面にめっきによって設けた電極にて導通されていること、
を特徴とするフェライト・磁石素子。
【請求項２】
前記めっきによって設けた電極は、前記フェライトの主面と直交する面に形成したスルーホールに形成されていることを特徴とする請求項１に記載のフェライト・磁石素子。
【請求項３】
前記永久磁石の実装面にめっきによって電極が設けられていることを特徴とする請求項１又は請求項２に記載のフェライト・磁石素子。
【請求項４】
前記めっきによって設けた電極は、前記永久磁石の実装面に形成したスルーホールに形成されていることを特徴とする請求項３に記載のフェライト・磁石素子。
【請求項５】
前記金属箔はＣｕからなることを特徴とする請求項１ないし請求項４のいずれかに記載のフェライト・磁石素子。
【請求項６】
請求項１ないし請求項５に記載のフェライト・磁石素子を備えたことを特徴とする非可逆回路素子。
【請求項７】
請求項６に記載の非可逆回路素子を備えたことを特徴とする複合電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フェライト・磁石素子、該フェライト・磁石素子を備えた非可逆回路素子、及び、該非可逆回路素子を備えた複合電子部品に関する。特に、非可逆回路素子はマイクロ波帯で使用されるアイソレータやサーキュレータなどである。
【背景技術】
【０００２】
従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。
【０００３】
一般に、この種の非可逆回路素子では、中心電極が形成されたフェライトとそれに直流磁界を印加する永久磁石とからなるフェライト・磁石素子や、抵抗やコンデンサ(容量)からなる所定の整合回路素子を備えている。また、複数の非可逆回路素子を備えた複合電子部品、あるいは、非可逆回路素子とパワーアンプ素子とを備えた複合電子部品などがモジュールとして提供されている。
【０００４】
従来では、特許文献１，２，３などで種々の非可逆回路素子が提案されている。特許文献１，２に記載の非可逆回路素子では、中心電極を設けたフェライトと永久磁石とが一体化されていないため、組立てが煩雑であるとともに、組立て誤差で特性にばらつきが生じるという問題点を有していた。特に、特許文献２に記載の非可逆回路素子では、中心電極を感光性導体ペーストで形成するために焼結後に収縮を生じ、収縮率のばらつきで高精度を保持できないという問題点を有していた。
【０００５】
また、特許文献３に記載の非可逆回路素子は、中心電極を設けたフェライトを一対の永久磁石で挟着して一体化したもので、取扱いが容易で組立て誤差を解消できるものの、中心電極を焼結する必要があるため、収縮率のばらつきという問題点は解消されていない。
【特許文献１】特開２００２−２９９９１２号公報
【特許文献２】特許第３６４９１６２号公報
【特許文献３】特開２００７−２０８９４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、焼結による誤差を生じることのないフェライト・磁石素子、非可逆回路素子及び複合電子部品を提供することにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するため、本発明の第１の形態であるフェライト・磁石素子は、
互いに電気的に絶縁状態で交差して配置された複数の中心電極を有するフェライトと、該フェライトに直流磁界を印加するようにフェライトの主面に固着した永久磁石とからなるフェライト・磁石素子において、
前記中心電極は前記フェライトの両主面に接着層を介して設けた金属箔からなり、かつ、該中心電極はフェライトの主面と直交する面にめっきによって設けた電極にて導通されていること、
を特徴とする。
【０００８】
前記フェライト・磁石素子においては、フェライトの両主面に中心電極を金属箔から形成するとともに、両主面に設けた中心電極を接続する電極をめっきによって設けているため、焼結することはないので、焼結による収縮誤差が生じることはない。
【０００９】
本発明の第２の形態である非可逆回路素子は前記フェライト・磁石素子を備えていることを特徴とする。
【００１０】
本発明の第３の形態である複合電子部品は前記非可逆回路素子を備えていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、フェライト・磁石素子の製造に焼結工程を必要としないので収縮誤差による精度の悪化を生じることがない。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係るフェライト・磁石素子、非可逆回路素子及び複合電子部品の実施例について添付図面を参照して説明する。なお、各実施例において共通する部品、部分には同じ符号を付し、重複する説明は省略する。
【００１３】
（第１実施例（アイソレータ）、図１〜図５参照）
第１実施例である２ポート型アイソレータ１の分解斜視図を図１に示す。この２ポート型アイソレータ１は、集中定数型アイソレータであり、概略、回路基板２０と、フェライト３２と一対の永久磁石４１とからなるフェライト・磁石素子３０と、整合回路素子（コンデンサＣ１は回路基板２０上に実装され、他の素子は回路基板２０に内蔵されている）とで構成されている。
【００１４】
フェライト３２には、図２に示すように、表裏の主面３２ａ，３２ｂに互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されている。ここで、フェライト３２は互いに対向する平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなしている。
【００１５】
また、永久磁石４１はフェライト３２に対して直流磁界を主面３２ａ，３２ｂに略垂直方向に印加するように主面３２ａ，３２ｂに対して、例えば、エポキシ系の接着層４２（図４参照）を介して接着され、フェライト・磁石素子３０を形成している。永久磁石４１の主面は前記フェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面どうしを対向させて配置されている。なお、フェライト・磁石素子３０の製造方法については、以下に図６〜図８を参照して詳述する。
【００１６】
第１中心電極３５は以下に説明するように金属箔（例えば、Ｃｕ箔）にて形成されている。即ち、図２に示すように、この第１中心電極３５は、フェライト３２の第１主面３２ａにおいて右下から立ち上がって左上に長辺に対して比較的小さな角度で傾斜して形成され、上面３２ｃ上の中継用電極３５ａを介して第２主面３２ｂに回り込み、第２主面３２ｂにおいて第１主面３２ａと透視状態で重なるように形成され、その一端は下面３２ｄに形成された電極３５ｂに接続されている。また、第１中心電極３５の他端は下面３２ｄに形成された電極３５ｃに接続されている。このように、第１中心電極３５はフェライト３２に１ターン巻回されている。そして、第１中心電極３５と以下に説明する第２中心電極３６とは、間に絶縁層４３（図４参照）が形成されて互いに絶縁された状態で交差している。中心電極３５，３６の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。
【００１７】
第２中心電極３６は金属箔（例えば、Ｃｕ箔）にて形成されている。この第２中心電極３６は、まず、０．５ターン目３６ａが第１主面３２ａにおいて右下から左上に長辺に対して比較的大きな角度で傾斜して第１中心電極３５と交差した状態で形成され、上面３２ｃ上の電極３６ｂを介して第２主面３２ｂに回り込み、この１ターン目３６ｃが第２主面３２ｂにおいてほぼ垂直に第１中心電極３５と交差した状態で形成されている。１ターン目３６ｃの下端部は下面３２ｄの電極３６ｄを介して第１主面３２ａに回り込み、この１．５ターン目３６ｅが第１主面３２ａにおいて０．５ターン目３６ａと平行に第１中心電極３５と交差した状態で形成され、上面３２ｃ上の電極３６ｆを介して第２主面３２ｂに回り込んでいる。以下同様に、２ターン目３６ｇ、電極３６ｈ、２．５ターン目３６ｉ、電極３６ｊ、３ターン目３６ｋ、電極３６ｌ、がフェライト３２の表面にそれぞれ形成されている。また、第２中心電極３６の両端は、それぞれフェライト３２の下面３２ｄに形成された電極３５ｃ，３６ｌに接続されている。なお、電極３５ｃは第１中心電極３５及び第２中心電極３６のそれぞれの端部の接続用電極として共用されている。
【００１８】
また、電極３５ａ，３５ｂ，３５ｃ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ，３６ｌはフェライト３２の上下面３２ｃ，３２ｄに形成された凹部３７（図３参照）にＡｇ，Ｃｕなどをめっきにて形成されている。また、上下面３２ｃ，３２ｄには凹部３７と平行にダミー凹部３８も形成され、かつ、ダミー電極３９ａ，３９ｂ，３９ｃが形成されている。この種の電極は、マザーフェライト基板にスルーホールを形成し、このスルーホールに電極材料をめっきした後、スルーホールを分断する位置でカットすることによって形成される。
【００１９】
図４は、フェライト３２の主面３２ａ上に各材料が積層される状態を示しており、主面３２ａ上には接着層４４を介して第２中心電極３６が形成され、さらに、絶縁層４３を介して第１中心電極３５が形成され、さらに、接着層４２を介して永久磁石４１が貼着されている。フェライト３２の主面３２ｂ側にも、図４では示していないが、同様に各材料が積層されている。なお、製造方法については以下に図６〜図８を参照して説明する。
【００２０】
フェライト３２としてはＹＩＧフェライトなどが用いられている。第１及び第２中心電極３５，３６はＣｕなどの金属箔をエッチングして形成される。中心電極３５，３６の絶縁層４３としてはポリイミドなどの樹脂膜などを用いることができる。これらも印刷、転写、フォトリソグラフなどで形成することができる。
【００２１】
永久磁石４１は、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着層４２としては、例えば、一液性の熱硬化型エポキシ接着剤を用いる。
【００２２】
基板２０は、ＬＴＣＣセラミック基板であり、その表面には、前記フェライト・磁石素子３０や整合回路素子の一部であるチップタイプのコンデンサＣ１を実装するための端子電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅや入出力用電極２６，２７、グランド電極２８が形成されている。また、図５を参照して以下に説明する整合回路素子（コンデンサＣ２，ＣＳ１，ＣＳ２、抵抗Ｒ）が基板２０に内部電極として形成され、ビアホール導体などを介して所定の回路が構成されている。
【００２３】
前記フェライト・磁石素子３０は、基板２０上に載置され、フェライト３２の下面３２ｄの電極３５ｂ，３５ｃ，３６ｌが基板２０上の端子電極２５ａ，２５ｂ，２５ｃとリフローはんだ付けされて一体化される。また、コンデンサＣ１が基板２０上の端子電極２５ｄ，２５ｅとリフローはんだ付けされる。
【００２４】
（回路構成、図５参照）
ここで、前記アイソレータ１の一回路例を図５の等価回路に示す。入力ポートＰ１は整合用コンデンサＣＳ１を介して整合用コンデンサＣ１と終端抵抗Ｒとに接続され、整合用コンデンサＣＳ１は第１中心電極３５の一端に接続されている。第１中心電極３５の他端及び第２中心電極３６の一端は、終端抵抗Ｒ及びコンデンサＣ１，Ｃ２に接続され、かつ、コンデンサＣＳ２を介して出力ポートＰ２に接続されている。第２中心電極３６の他端及びコンデンサＣ２はグランドポートＰ３に接続されている。
【００２５】
以上の等価回路からなる２ポート型アイソレータ１においては、第１中心電極３５の一端が入力ポートＰ１に接続され他端が出力ポートＰ２に接続され、第２中心電極３６の一端が出力ポートＰ２に接続され他端がグランドポートＰ３に接続されているため、挿入損失の小さな２ポート型の集中定数型アイソレータとすることができる。さらに、動作時において、第２中心電極３６に大きな高周波電流が流れ、第１中心電極３５にはほとんど高周波電流が流れない。
【００２６】
また、フェライト・磁石素子３０は、フェライト３２と一対の永久磁石４１が一体化されていることで、機械的に安定となり、振動や衝撃で変形・破損しない堅牢なアイソレータとなる。
【００２７】
（製造工程、図６〜図８参照）
前記フェライト・磁石素子３０の製造工程について図６〜図８を参照して説明する。なお、図６〜図８ではフェライト・磁石素子３０の一部分を断面として示している。
【００２８】
また、フェライト３２は以下のようにして製作したものを用いている。即ち、酸化イットリウム及び酸化鉄を主成分とするマイクロ波用磁性体粉末と、ポリビニールアルコール系有機バインダとを有機溶剤中に分散し、スラリーを得た。次に、前記マイクロ波用磁性体粉末を乾式プレスなどで成形し、１３００〜１４００℃程度の温度で焼成した。なお、前記主成分に代えて、マンガンマグネシウムフェライト、ニッケル亜鉛フェライト、カルシウムバナジウムガーネットなどの磁性体粉末を用いてもよい。
【００２９】
また、第１中心電極３５と第２中心電極３６の配置順序はいずれが先であってもよい。図２及び図４では第２中心電極３６を内側に配置し、第１中心電極３５を外側に配置した例を示したが、この製造工程では第１中心電極３５を内側に配置し、第２中心電極３６を外側に配置した例で説明する。
【００３０】
まず、工程１では、永久磁石４１の主面に接着層４２を形成する。工程２では、接着層４２上に金属箔を貼着し、フォトリソグラフィにより中心電極３６となる電極層を形成するとともに、積層の基準となるマーカーを設ける。工程３では、絶縁層４３を形成する。工程４では、絶縁層４３上に金属箔を貼着し、フォトリソグラフィにより中心電極３５となる電極層を形成する。工程５では、接着層４４を形成する。工程６では、接着層４４上にフェライト３２を貼着する。
【００３１】
次に、工程７では、フェライト３２にスルーホール３３（上下面の凹部３７，３８に相当する）を形成する。スルーホール３３はレーザ法により加工されるが、サンドブラスト法などで加工してもよい。工程８では、スルーホール３３に電極３４をめっきにて形成する。この電極３４は、接着層４４や絶縁層４３の非形成部分にも形成され、フェライト３２の上下面３２ｃ，３２ｄで中心電極３５，３６をそれぞれ接続する。工程９ではフェライト３２の主面に接着層４５を形成する。工程１０では、接着層４５上に金属箔を貼着し、フォトリソグラフィにより中心電極３５となる電極層を形成する。工程１１では、絶縁層４６を形成する。なお、前記工程９及び工程１１では、フォトリソグラフィにより電極３４上を開口部として形成する。
【００３２】
次に、工程１２では、絶縁層４６上に金属箔を貼着し、フォトリソグラフィにより中心電極３６となる電極層を形成する。工程１３では、電極３４をめっきにて形成する。ここで形成される電極３４は、中心電極３５，３６とそれぞれ接続し、前記工程８で形成した電極３４とも接続する。工程１４では、接着層４７を形成する。工程１５では、接着層４７上にいま一つの永久磁石４１を貼着する。
【００３３】
以上の製造工程は、いわゆる多数個取りの手法で行われる。即ち、永久磁石４１及びフェライト３２はマザー磁石及びマザーフェライトを用い、それらの表面に所定の材料を１単位の素子３０を構成するように積層して形状を加工し、前記工程１５を完了した後に所定のサイズに分割する。
【００３４】
なお、前記製造工程において、工程８での電極３４の形成を省略し、工程１３にて電極３４を一体的に形成してもよい。また、工程７でのスルーホール３３の形成を省略し（この場合、工程８も省略される）、工程９〜工程１３のいずれかの工程間でスルーホール３３を形成し、工程１３にて電極３４を一体的に形成してもよい。さらに、工程２及び工程１５の後に、永久磁石４１の下面（回路基板２０に対する永久磁石４１の実装面である）にもスルーホールを形成し、該スルーホールにめっきにて電極３４を形成してもよい。このようにして形成したフェライト・磁石素子３０の底面を図９に示す。永久磁石４１の下面にも電極３４を形成することにより、フェライト・磁石素子３０を基板２０上に実装する際のはんだ付け強度が向上する。
【００３５】
前記製造工程においては、永久磁石４１の主面上に接着層４２、金属箔（電極３６）、絶縁層４３、金属箔（電極３５）、接着層４４、フェライト３２、接着層４５、金属箔（電極３５）、絶縁層４６、金属箔（電極３６）、接着層４７、永久磁石４１を順次積層して製造することができ、積層する際の位置決め基準は一つで済むため、精度が向上する。また、中心電極３５，３６は金属箔にて形成するとともに、電極３４（３５ａ，３５ｂ，３５ｃ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ，３６ｌ）をめっきにて形成するため、焼結することはないので、焼結による収縮誤差が生じることはない。
【００３６】
（第２実施例（アイソレータ）、図１０参照）
第２実施例である２ポート型アイソレータ２の分解斜視図を図１０に示す。この２ポート型アイソレータ２は、基本的には前記第１実施例と同様の構成を備え、異なるのは、整合回路素子Ｃ１，Ｃ２，ＣＳ１，ＣＳ２，Ｒの全てをチップタイプとしてプリント配線回路基板２０Ａの表面にはんだ付けした点にある。プリント配線回路基板２０Ａの表面には第１及び第２中心電極３５，３６の両端を接続するための端子電極２５ａ，２５ｂ，２５ｃ以外にも各整合回路素子を接続するための端子電極２５ｄ，２５ｅが形成されている。また、図示しないが、入出力用電極、グランド電極も形成されている。
【００３７】
（第３実施例（複合電子部品）、図１１及び図１２参照）
図１１に第３実施例である複合電子部品３を示す。この複合電子部品３は、前記アイソレータ２とパワーアンプ８１とをプリント配線回路基板８２の表面に実装してモジュールとして構成したものである。パワーアンプ８１の周囲にもチップタイプの必要な回路素子８３ａ〜８３ｆが実装されている。
【００３８】
図１２に複合電子部品３の回路構成を示す。インピーダンス整合回路８６の出力は高周波パワーアンプ回路８１に入力され、その出力はインピーダンス整合回路８５を介してアイソレータ２に入力される。
【００３９】
（第４実施例（複合電子部品）、図１３参照）
図１３に第４実施例である複合電子部品４を示す。この複合電子部品４は、アイソレータ２Ａ，２Ｂをプリント配線回路基板９１の表面に実装してモジュールとして構成したものである。アイソレータ２Ａ，２Ｂは前記アイソレータ２と同様の構成からなり、アイソレータ２Ａは例えば８００ＭＨｚ帯に使用され、アイソレータ２Ｂは例えば２ＧＨｚ帯に使用される。
【００４０】
（第５実施例（複合電子部品）、図１４参照）
図１４に第５実施例である複合電子部品５を示す。この複合電子部品５は、アイソレータ２Ａとパワーアンプ８１Ａの組、及び、アイソレータ２Ｂとパワーアンプ８１Ｂの組をそれぞれプリント配線回路基板９６の表面に実装してモジュールとして構成したものである。
【００４１】
（他の実施例）
なお、本発明に係るフェライト・磁石素子、非可逆回路素子及び複合電子部品は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。
【００４２】
特に、整合回路の構成は任意である。また、フェライト・磁石素子や整合回路素子を基板の表面に接合する方法としては、前記実施例に示したはんだ接合以外に、導電性接着剤による接合、超音波による接合、ブリッジボンディングによる接合などを用いてもよい。さらに、フェライト・磁石素子は、永久磁石がフェライトの片方の主面にのみ固着されているものであってもよい。
【図面の簡単な説明】
【００４３】
【図１】第１実施例である非可逆回路素子（２ポート型アイソレータ）を示す分解斜視図である。
【図２】中心電極付きフェライトを示す斜視図である。
【図３】前記フェライトの素体を示す斜視図である。
【図４】フェライト・磁石素子を示す分解斜視図である。
【図５】２ポート型アイソレータの一回路例を示す等価回路図である。
【図６】製造工程を示す説明図である。
【図７】図６に続く製造工程を示す説明図である。
【図８】図７に続く製造工程を示す説明図である。
【図９】永久磁石の下面にもスルーホール及び電極を形成したフェライト、磁石素子の底面図である。
【図１０】第２実施例である非可逆回路素子（２ポート型アイソレータ）を示す分解斜視図である。
【図１１】第３実施例である複合電子部品を示す斜視図である。
【図１２】前記複合電子部品の回路構成を示すブロック図である。
【図１３】第４実施例である複合電子部品を示す斜視図である。
【図１４】第５実施例である複合電子部品を示す斜視図である。
【符号の説明】
【００４４】
１，２，２Ａ，２Ｂ…アイソレータ
３，４，５…複合電子部品
３０…フェライト・磁石素子
３２…フェライト
３３…スルーホール
３４…電極
３５…第１中心電極
３６…第２中心電極
４１…永久磁石
４２，４４，４５，４７…接着層
４３，４６…絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2010010805.tif 000013
【図１２】
2010010805.tif 000014
【図１３】
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【図１４】
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