(57)【要約】【課題】しきい値が正から負まで可変である窒化物半導体ヘテロ構造電界効果トランジスタとして動作する半導体装置を実現すること。【解決手段】基板上に窒化物半導体を用いて形成され、ヘテロ構造電界効果トランジスタとして動作する半導体装置において、チャネル層半導体１が、障壁層半導体(Ｉ）２−１と障壁層半導体(II）２−２との間に挟まれ、副次的チャネル層半導体３が障壁層半導体(II）２−２に接し、副次的チャネル層半導体３は障壁層半導体(II）２−２よりもバンドギャップの小さい窒化物半導体であり、障壁層半導体(Ｉ）２−１上にソース電極４、ゲート電極５、ドレイン電極６が形成され、障壁層半導体(II）２−２に接して第４の電極７が形成され、第４の電極７が、副次的チャネル層半導体３内に存在する副次的チャネル電子と電気的に導通していることを特徴とする半導体装置を構成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板上に窒化物半導体を用いて形成され、ヘテロ構造電界効果トランジスタとして動作する半導体装置において、
チャネル層半導体が、前記基板から遠い側で、該チャネル層半導体よりもバンドギャップの大きい第１の障壁層半導体と接し、前記基板に近い側で、該チャネル層半導体よりもバンドギャップの大きい第２の障壁層半導体と接し、
前記第２の障壁層半導体は、前記基板に近い側で、該第２の障壁層半導体よりもバンドギャップの小さい副次的チャネル層半導体と接し、
前記第１の障壁層半導体の前記基板から遠い側に、ソース電極、ゲート電極およびドレイン電極が形成され、
局所的に、前記第１の障壁層半導体およびチャネル層半導体のすべて、ならびに、前記第２の障壁層半導体の一部が除去された部位における前記第２の障壁層半導体に接して第４の電極が形成され、
前記第４の電極が、前記副次的チャネル層半導体内の、前記第２の障壁層半導体との界面近傍に存在する副次的チャネル電子と電気的に導通していることを特徴とする半導体装置。
【請求項２】
前記第１の障壁層半導体はＡｌＸ１Ｇａ１−Ｘ１Ｎであり、前記第２の障壁層半導体はＡｌＸ２Ｇａ１−Ｘ２Ｎであり、前記チャネル層半導体はＡｌＸ３Ｇａ１−Ｘ３Ｎであり、前記副次的チャネル層半導体はＡｌＸ４Ｇａ１−Ｘ４Ｎであり、
前記Ｘｌ、Ｘ２、Ｘ３およびＸ４が不等式０＜Ｘ１≦１、０＜Ｘ２≦１、０≦Ｘ３＜１、０≦Ｘ４＜１、Ｘ３＜Ｘｌ、Ｘ３＜Ｘ２、Ｘ４＜Ｘ２を満足することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、基板上に窒化物半導体を用いて形成され、ヘテロ構造電界効果トランジスタとして動作する半導体装置に関する。
【背景技術】
【０００２】
窒化物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure  Field  Effect  Transistor：ＨＦＥＴ）、特にＧａＮ系ＨＦＥＴは、次世代の高温・高出力・高耐圧の高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている（下記非特許文献２、３参照）。
【０００３】
ＧａＮ系ＨＦＥＴは、通常、極性面上（すなわちｃ軸方向）に形成され、ヘテロ界面に大きな分極電荷が存在するために、一般にキャリア供給のためのドーピングを施さなくても、伝導に寄与するキャリアがチャネルに誘起される（チャネル電子、下記非特許文献１参照）。この特徴は大電流が得られやすいという有利な面がある一方、一般にデバイス動作としては、しきい値が負の、いわゆるノーマリーオン型（あるいはデプレション型：ゲートに電圧を印加しない状態（すなわちゲート電圧ゼロの時）でもドレイン電圧の印加によってドレイン電流が流れ、ゲートに負の電圧を印加することによってドレイン電流がゼロになる（すなわちピンチオフする）トランジスタ動作）のデバイス動作に限られ、これと相反するデバイス動作、すわなち、しきい値が正の、いわゆるノーマリーオフ型（あるいはエンハンスメント型：ゲートに電圧を印加しない状態（すなわちゲート電圧ゼロの時）にはドレイン電圧の印加によってもドレイン電流が流れず、ゲートに正の電圧を印加することによってドレイン電流が流れるトランジスタ動作）のデバイス動作の実現が非常に困難である。
【０００４】
しかし、特に電力応用においては、ノーマリーオフ型のデバイス動作の実現が必須である。また、一般にＨＦＥＴにおいて、しきい値はデバイスに固定された値であるが、もし、デバイス動作に際してしきい値が、正から負まで可変であるデバイスが実現されれば、同一構造設計のデバイスにおいて、ノーマリーオフ型およびノーマリーオン型の双方のデバイス動作が、所望のしきい値において実現可能となり、デバイスの汎用性および応用可能性を大きく拡大することが可能となる。
【０００５】
このように、ＧａＮ系ＨＦＥＴにおいて、しきい値が正から負まで可変であるＨＦＥＴを実現することが強く望まれていた。
【非特許文献１】I.  P.  Smorchkova  et  al.,  J.  Appl.  Phys.  Vol.  86,  No.  8,  pp.  4520-4526  (1999).
【非特許文献２】U.  K.  Mishra  et  al.,  Proc.  IEEE  Vol.  90,  No.  6,  pp.  1022-1031  (2002).
【非特許文献３】N.  Maeda  et  al.,  phys.  stat.  sol.  (a)200,  No.  1,  pp.  168-174  (2003).
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記のように強く望まれている、しきい値が正から負まで可変である窒化物半導体ヘテロ構造電界効果トランジスタとして動作する半導体装置を実現することである。
【課題を解決するための手段】
【０００７】
本発明においては、上記課題を解決するために、請求項１に記載のように、
基板上に窒化物半導体を用いて形成され、ヘテロ構造電界効果トランジスタとして動作する半導体装置において、チャネル層半導体が、前記基板から遠い側で、該チャネル層半導体よりもバンドギャップの大きい第１の障壁層半導体と接し、前記基板に近い側で、該チャネル層半導体よりもバンドギャップの大きい第２の障壁層半導体と接し、前記第２の障壁層半導体は、前記基板に近い側で、該第２の障壁層半導体よりもバンドギャップの小さい副次的チャネル層半導体と接し、前記第１の障壁層半導体の前記基板から遠い側に、ソース電極、ゲート電極およびドレイン電極が形成され、局所的に、前記第１の障壁層半導体およびチャネル層半導体のすべて、ならびに、前記第２の障壁層半導体の一部が除去された部位における前記第２の障壁層半導体に接して第４の電極が形成され、前記第４の電極が、前記副次的チャネル層半導体内の、前記第２の障壁層半導体との界面近傍に存在する副次的チャネル電子と電気的に導通していることを特徴とする半導体装置を構成する。
【０００８】
また、本発明においては、請求項２に記載のように、
前記第１の障壁層半導体はＡｌＸ１Ｇａ１−Ｘ１Ｎであり、前記第２の障壁層半導体はＡｌＸ２Ｇａ１−Ｘ２Ｎであり、前記チャネル層半導体はＡｌＸ３Ｇａ１−Ｘ３Ｎであり、前記副次的チャネル層半導体はＡｌＸ４Ｇａ１−Ｘ４Ｎであり、前記Ｘｌ、Ｘ２、Ｘ３およびＸ４が不等式０＜Ｘ１≦１、０＜Ｘ２≦１、０≦Ｘ３＜１、０≦Ｘ４＜１、Ｘ３＜Ｘｌ、Ｘ３＜Ｘ２、Ｘ４＜Ｘ２を満足することを特徴とする請求項１記載の半導体装置を構成する。
【発明の効果】
【０００９】
チャネル層半導体が、２層の障壁層半導体に挟まれ、基板に近い側の障壁層半導体に副次的チャネル層半導体が接している構造の採用によって、しきい値が正から負まで可変である窒化物半導体ヘテロ構造電界効果トランジスタとして動作する半導体装置を実現することが可能となる。
【発明を実施するための最良の形態】
【００１０】
［本発明に係る半導体装置の特徴］
本発明に係る半導体装置は、窒化物半導体を用いたヘテロ構造電界効果トランジスタ（Heterostructure  Field  Effect  Transistor：ＨＦＥＴ）において、チャネル層半導体が、その直上（表面側）の第１の障壁層半導体、および、前記チャネル層半導体の直下（基板側）の第２の障壁層半導体の２層の障壁層半導体に挟まれてダブルヘテロ構造のＨＦＥＴ（ＤＨＦＦＴ）を構成し、前記第２の障壁層半導体の直下に、前記第２の障壁層半導体よりもバンドギャップの小さい副次的チャネル層半導体が存在し、その結果、前記副次的チャネル層半導体内の、前記第２の障壁層半導体とのヘテロ界面近傍に、副次的チャネル電子が存在することを特徴とし、
さらに、ソース電極、ゲート電極、ドレイン電極が、前記第１の障壁層半導体の上方に形成され、かつ、チャネルの電位を制御する目的で、局所的に、前記第１の障壁層半導体およびチャネル層半導体のすべて、ならびに、前記第２の障壁層半導体の一部が除去された部位における前記第２の障壁層半導体上に、第４の電極が形成され、当該第４の電極が、前記副次的チャネル層半導体の副次的チャネル電子と電気的に導通していることを特徴とする。
【００１１】
［作用］
本発明による作用を、図を用いて説明する。
【００１２】
図６は、従来型のＧａＮ系ＨＦＥＴの層構造および電極配置を模式的に示したものであり、基板の極性面である＋ｃ面（（０００１）面）上に、チャネル層半導体１と障壁層半導体２とが、この順で積層され、これによって、障壁層半導体/チャネル層半導体ヘテロ構造が形成され、その上に、ソース電極４、ゲート電極５、ドレイン電極６が配置され、ＧａＮ系ＨＦＥＴが構成されている様子が示されている。
【００１３】
図７は、図６のＧａＮ系ＨＦＥＴにおけるポテンシャル構造を模式的に示したものであり、障壁層半導体/チャネル層半導体ヘテロ界面に正の分極電荷が存在するため、半導体層にキャリア供給のためのドーピングが施されていなくても、２次元電子ガスがチャネル層半導体のヘテロ界面近傍に誘起され、これがチャネル電子となっている様子が示されている。
【００１４】
ここで、チャネル電子濃度は、障壁層半導体/チャネル層半導体ヘテロ構造の窒化物半導体材料を固定した場合、障壁層の膜厚によって決定され、したがって、チャネル電子濃度によって決定されるしきい値の値も、負の特定の値に決定されることになる。このように、従来型のＧａＮ系ＨＦＥＴにおいては、しきい値は負の特定の値となり、したがって、しきい値を正から負まで自由に設定することはできない。
【００１５】
図１は、本発明に係るダブルヘテロ構造を有するＨＦＥＴ（ＤＨＦＥＴ）の層構造を示したものであり、基板の極性面である＋ｃ面（（０００１）面）上に、必要に応じてバッファ層等を介して、副次的チャネル層半導体３、第２の障壁層半導体である障壁層半導体(II）２−２、チャネル層半導体１、第１の障壁層半導体である障壁層半導体(Ｉ）２−１が、この順で積層されている様子が示されている。ここで、チャネル層半導体１は、障壁層半導体(Ｉ）２−１および障壁層半導体(II）２−２よりもバンドギャップの小さい窒化物半導体であり、副次的チャネル層半導体３は、障壁層半導体(II）２−２よりもバンドギャップの小さい窒化物半導体である。
【００１６】
図２は、図１のＤＨＦＥＴ層構造におけるポテンシャル形状を模式的に示したものであり、ヘテロ界面に窒化物半導体ヘテロ構造に特有の正負の分極電荷が存在し、その結果、障壁層半導体(Ｉ)/チャネル層半導体ヘテロ界面にチャネル電子が、また、障壁層半導体(II)/副次的チャネル層半導体ヘテロ界面に副次的チャネル電子が、それぞれ誘起されている様子が示されている。このように、図１に示される、本発明で用いるＤＨＦＥＴ層構造においては、障壁層半導体(II)/副次的チャネル層半導体ヘテロ界面の存在によって、副次的チャネル電子が存在することが特徴である（副次的チャネル電子が存在しないＤＨＦＥＴ層構造については、上記非特許文献３参照)。
【００１７】
図３は、本発明に係る窒化物半導体ＤＨＦＥＴの構成を模式的に示したものであり、図１に示される副次的チャネル層半導体３を有するＤＨＦＥＴ層構造において、ソース電極４、ゲート電極５、ドレイン電極６が、第１の障壁層半導体である障壁層半導体(Ｉ）２−１の上面（基板から遠い側の面）に接して形成され、かつ、チャネルの電位を制御する目的で、局所的に、障壁層半導体(Ｉ）２−１およびチャネル層半導体１のすべて、ならびに、第２の障壁層半導体である障壁層半導体(II）２−２の一部が除去された部位における障壁層半導体(II）２−２上に、第４の電極７が形成され、第４の電極７が、副次的チャネル層半導体３内の副次的チャネル電子と電気的に導通するように構成されている様子が模式的に示されている。このように、本発明に係るＤＨＦＥＴは、チャネル電位制御電極（第４の電極７）を有することを特徴とする。
【００１８】
図３に示される本発明に係るＤＨＦＥＴにおいて、トランジスタの動作電流の担い手は、障壁層半導体(Ｉ)/チャネル層半導体ヘテロ界面に存在するチャネル電子である。すなわち、ソース電極４およびドレイン電極６は、前記のチャネル電子と電気的に導通している。一方、チャネル電位制御電極（第４の電極７）は、障壁層半導体(II)/副次的チャネル層半導体ヘテロ界面に存在する副次的チャネル電子と電気的に導通している。この場合に、チャネル電位制御電極（第４の電極７）は、ソース電極４およびドレイン電極６と同様のいわゆるオーミック電極である。
【００１９】
チャネル電位制御電極（第４の電極７）の用法および役割は、当該電極７と、ソース電極４あるいはドレイン電極６との間に電圧を印加することによって、チャネルの電位を変調・制御し、その結果、チャネル電子濃度を変調・制御することであり、したがって、しきい値を変調・制御することである。
【００２０】
図４は、図３に示される本発明に係るＤＨＦＥＴにおける、チャネル電位制御電極（第４の電極７）の用法の構成例を模式的に示したものであり、当該電極７とソース電極４の間に、一定の電圧が印加されている様子が示されている。ここで、ソース電極４、ゲート電極５、ドレイン電極６の用法は、通常のＨＦＥＴにおけるそれらの用法と全く同じである。
【００２１】
図５は、図４に示される電極構成において、チャネル電位制御電極（第４の電極７）とソース電極４の間に負の電圧を印加した場合（ソース電極４の電位は負）の、図３に示される本発明に係るＤＨＦＥＴにおけるポテンシャル形状を模式的に示したものであり、チャネル電位制御電極（第４の電極７）への電圧印加によって、チャネルのポテンシャル位置が上昇し、その結果、チャネルが空乏化し、チャネル電子濃度がゼロとなっている様子が模式的に示されている。
【００２２】
一方、図５に示されている場合とは逆に、チャネル電位制御電極（第４の電極７）とソース電極４の間に正の電圧を印加した場合（ソース電極４の電位は正）には、チャネル電子濃度は増大する。ここで、トランジスタのしきい値は、チャネル電子濃度が高い時には負の大きな値となり、一方、チャネルが空乏化してチャネル電子濃度がゼロの時には、空乏の度合いが大きいほど大きい正の値となる。したがって、チャネル電位制御電極（第４の電極７）を上述のように用いることによって、しきい値が正から負まで可変となる。
【００２３】
以上のように、副次的チャネル層半導体を有するＤＨＦＥＴにおいて、副次的チャネル電子と電気的に導通している、チャネル電位制御電極を有するＤＨＦＥＴを用いることによって、しきい値が正から負まで可変であるトランジスタが実現される。以上で、本発明による作用がすべて示された。
【００２４】
［実施の形態例］
図３において、障壁層半導体(Ｉ）２−１としてＡｌＸ１Ｇａ１−Ｘ１Ｎ（０＜Ｘ１≦１）、障壁層半導体(II）２−２としてＡｌＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ２≦１）、チャネル層半導体１としてＡｌＸ３Ｇａ１−Ｘ３Ｎ（０≦Ｘ３＜１、Ｘ３＜Ｘｌ、Ｘ３＜Ｘ２）、副次的チャネル層半導体３としてＡｌＸ４Ｇａ１−Ｘ４Ｎ（０≦Ｘ４＜１、Ｘ４＜Ｘ２）を用いた構造とする。この場合に、チャネル層半導体１のバンドギャップは、障壁層半導体(Ｉ）２−１のバンドギャップおよび障壁層半導体(II）２−２のバンドギャップよりも小さく、副次的チャネル層半導体３のバンドギャップは障壁層半導体(II）２−２のバンドギャップよりも小さく、バンドギャップに関する、本発明の構成要件が満たされている。
【００２５】
本発明による効果は、前記の各半導体層の膜厚によらずに得られるが故に、前記の各半導体層の膜厚、および、チャネル電位制御電極（第４の電極７）に接する部位の障壁層半導体(II）２−２の膜厚は、しきい値が第４の電極７とソース電極４との間の電圧に依存して変化する限りにおいて、任意であってよい。
【００２６】
本実施の形態例として、図３の構造において、薄層障壁層半導体(Ｉ）２−１として厚さ 15 ｎｍのＡｌ０．３Ｇａ０．７Ｎ、チャネル層半導体１として厚さ 10 ｎｍのＧａＮ、薄層障壁層半導体(II）２−２として厚さ 50 ｎｍのＡｌ０．３Ｇａ０．７Ｎ、副次的チャネル層半導体３として厚さ 3 μｍのＡｌ０．１Ｇａ０．９Ｎを用いた構造を、ｃ面サファイア基板あるいはＳｉＣ基板あるいはＳｉ基板上に有機金属気相成長法（ＭＯＶＰＥ：Metal  Organic  Vapor  Phase  Epitaxy）等の結晶成長法によって成長し、その後、ドライエッチング法等の従来プロセス技術を用いて、図３におけるチャネル電位制御電極（第４の電極７）の下の障壁層半導体(II）２−２の膜厚が 10 ｎｍである、本発明に係るＤＨＦＥＴを作製したところ、図４に示される電極構成によってチャネル電位制御電極（第４の電極７）とソース電極４との間に -10 Ｖから -5 Ｖまでの電圧（ソース電極４の電位は負）を印加したところ、トランジスタのしきい値は +5 Ｖから -10 Ｖまで制御することが可能となり、しきい値が可変であるトランジスタが実現された。
【００２７】
本実施の形態例においては、障壁層半導体(Ｉ）２−１としてＡｌＸ１Ｇ１−Ｘ１Ｎ（０＜Ｘ１≦１）、障壁層半導体(II）２−２としてＡｌＸ２Ｇａ１−Ｘ２Ｎ（０＜Ｘ２≦１）、チャネル層半導体１としてＡｌＸ３Ｇａ１−Ｘ３Ｎ（０≦Ｘ３＜１、Ｘ３＜Ｘｌ、Ｘ３＜Ｘ２）、副次的チャネル層半導体３としてＡｌＸ４Ｇａ１−Ｘ４Ｎ（０≦Ｘ４＜１、Ｘ４＜Ｘ２）を用いたが、障壁層半導体(Ｉ)/チャネル層半導体/障壁層半導体(II)/副次的チャネル層半導体のヘテロ構造の構成は、チャネル層半導体１が、障壁層半導体(Ｉ)２−１、障壁層半導体(II）２−２のいずれよりもバンドギャップの小さい窒化物半導体であり、副次的チャネル層半導体３が、障壁層半導体(II）２−２よりもバンドギャップの小さい窒化物半導体であれば、いかなる構造であっても本発明の範囲内とする。すなわち、障壁層半導体(Ｉ）（II)/チャネル層半導体（副次的チャネル層半導体）のヘテロ構造の構成が、たとえば、ＡｌＸＧａ１−ＸＮ(０＜Ｘ≦１)/ＩｎＹＧａ１−ＹＮ(０＜Ｙ≦１)、Ｉｎ１−ＸＡｌＸＮ(0.63 ≦Ｘ≦１)/ＧａＮ、Ｉｎ１−ＸＡｌＸＮ(0.63 ≦Ｘ≦１)/ＩｎＹＧａ１−ＹＮ(０＜Ｙ≦１)のヘテロ構造、あるいは、これらの組み合わせであっても本発明の範囲内とする。
【００２８】
また、本実施の形態例においては、ゲート電極５を障壁層半導体(Ｉ）２−１の直上に形成したが、ゲートリーク電流を低減したりゲート耐圧を増大させたりする目的で、ゲート電極５と障壁層半導体(Ｉ）２−１の間に絶縁膜が挿入されている、いわゆる絶縁ゲート構造（あるいはＭＩＳ構造（ＭＩＳ：Metal-Insulator-Semiconductor)）が採用されている場合も、図３に示される構成を含む限り、本発明の範囲内とする。同様に、表面パッシベーションとして、トランジスタ表面にいかなる絶縁膜が堆積されている場合も、図３に示される構成を含む限り、本発明の範囲内とする。
【００２９】
本発明に係る窒化物半導体ヘテロ構造電界効果トランジスタにおいては、チャネル層半導体が、第１および第２の障壁層半導体の間に挟まれ、基板に近い側の前記第２の障壁層半導体に副次的チャネル層半導体が接し、第４の電極が前記副次的チャネル層半導体内に存在する副次的チャネル電子と電気的に導通していることが本発明の構成要件となっている。この構成要件が満たされているか否かは、前記第４の電極とソース電極との間に印加される電圧に依存してトランジスタのしきい値電圧が変化するか否かによって明らかとなる。
【００３０】
なお、上記非特許文献３に、ダブルヘテロ構造のＨＦＥＴが記載されているが、このＨＦＥＴにおいては、傾斜組成Ａ１ＧａＮを第２の障壁層半導体として用いるため、副次的チャネル電子は存在せず、当然のことながら、上記の第４の電極は具備されていない。
【図面の簡単な説明】
【００３１】
【図１】本発明に係るダブルヘテロ構造のＨＦＥＴ（ＤＨＦＥＴ）の層構造を示す図である。
【図２】図１の層構造におけるポテンシャル形状を模式的に示す図である。
【図３】本発明に係るＤＨＦＥＴの構成を模式的に示す図である。
【図４】図３に示される本発明に係るＤＨＦＥＴにおける、チャネル電位制御電極（第４の電極７）の用法の構成例を模式的に示す図である。
【図５】図４に示される電極構成において、チャネル電位制御電極（第４の電極７）とソース電極４の間に負の電圧を印加した場合（ソース電極４の電位は負）の、図３に示される本発明に係るＤＨＦＥＴにおけるポテンシャル形状を模式的に示す図である。
【図６】従来型のＧａＮ系ＨＦＥＴの層構造および電極配置を模式的に示す図である。
【図７】図６のＧａＮ系ＨＦＥＴにおけるポテンシャル構造を模式的に示す図である。
【符号の説明】
【００３２】
１：チャネル層半導体、２：障壁層半導体、２−１：障壁層半導体(Ｉ）、２−２：障壁層半導体(II）、３：副次的チャネル層半導体、４：ソース電極、５：ゲート電極、６：ドレイン電極、７：第４の電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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