(57)【要約】【課題】回路を構成する二重ゲート電界効果トランジスタの動作モードを、回路組み上げ後に適宜変更できるようにした二重ゲート電界効果トランジスタを用いたＭＯＳトランジスタ回路およびＣＭＯＳトランジスタ回路を提供する。【解決手段】二重ゲート電界効果トランジスタを用いたＭＯＳトランジスタ回路は、二重ゲート電界効果トランジスタＸ１（２１）の第１ゲートＧ１に第１の入力信号ｉｎ１を加え、第２ゲートＧ２に選択回路１１ａを接続し、その選択回路１１ａに第１の入力信号ｉｎ１と第２の入力信号ｉｎ２を加え、選択回路１１ａにより第１の入力信号ｉｎ１または第２の入力信号ｉｎ２を選択して第２ゲートＧ２に加える。第２ゲートＧ２に切り替えて入力される入力信号に応じて、３端子動作又は４端子動作を行わせる。【選択図】図３
2010200083.tif 000002
【特許請求の範囲】
【請求項１】
４端子二重ゲート電界効果トランジスタを含む電界効果トランジスタで構成された機能ブロックと、選択回路とを有し、
前記機能ブロック内の４端子二重ゲート電界効果トランジスタの第１ゲートを第１の入力信号端子に接続し、前記機能ブロック内の前記４端子二重ゲート電界効果トランジスタの第２ゲートを選択回路の出力端子に接続し、前記選択回路の入力端子に前記第１の入力信号端子を含む異なる２つ以上の信号の入力信号端子を接続したことを特徴とするＭＯＳトランジスタ回路。
【請求項２】
前記選択回路は、２つの同じ導電型トランジスタスイッチの出力端を共通に接続し、一方の前記トランジスタスイッチのゲートにメモリをその内容を読み出し可能に接続し、他方の前記トランジスタスイッチのゲートに前記メモリをインバータを介して接続して前記メモリの内容が反転して読み出されるように構成し、
前記２つのトランジスタスイッチのそれぞれの入力端を、前記異なる２つの信号の入力信号端子とし、
前記２つのトランジスタスイッチの共通に接続した出力端を、前記４端子二重ゲート電界効果トランジスタの第２ゲートへ接続したことを特徴とする請求項１記載のＭＯＳトランジスタ回路。
【請求項３】
前記選択回路は、２つの異なる導電型トランジスタスイッチの出力端を共通に接続し、両方の前記トランジスタスイッチのゲートにメモリをその内容を読み出し可能に接続し、
前記２つのトランジスタスイッチのそれぞれの入力端を、前記異なる２つの信号の入力信号端子に接続し、
前記２つのトランジスタスイッチの共通に接続した出力端を、前記４端子二重ゲート電界効果トランジスタの第２ゲートへ接続したことを特徴とする請求項１記載のＭＯＳトランジスタ回路。
【請求項４】
前記選択回路は、ＮチャネルとＰチャネルの電界効果トランジスタを並列に接続した２つの同じトランスミッションゲート型トランジスタスイッチの出力端を共通に接続し、
前記一方のトランスミッションゲート型トランジスタスイッチであるＮチャネルの電界効果トランジスタのゲートと前記他方のトランスミッション型トランジスタスイッチであるＰチャネルの電界効果トランジスタのゲートにメモリをその内容を読み出し可能に接続し、前記一方のトランスミッションゲート型トランジスタスイッチであるＰチャネルの電界効果トランジスタのゲートと前記他方のトランスミッション型トランジスタスイッチであるＮチャネルの電界効果トランジスタのゲートをインバータを介して接続して前記メモリの内容が反転して読み出されるように構成し、
前記２つのトランスミッション型トランジスタスイッチのそれぞれの入力端を、前記異なる２つの信号の入力信号端子とし、
前記２つのトランスミッション型トランジスタスイッチの共通に接続した出力端を、前記４端子二重ゲート電界効果トランジスタの第２ゲートへ接続したことを特徴とする請求項１記載のＭＯＳトランジスタ回路。
【請求項５】
前記機能ブロックは、１つ以上の４端子二重ゲート電界効果トランジスタの第１ゲートを入力端子とし、その第２ゲートを選択回路の出力に接続し、そのソースを第１の電源に接続し、そのドレインを出力端子にするとともに負荷素子を通して第２の電源に接続したことを特徴とする請求項１記載のＭＯＳトランジスタ回路。
【請求項６】
前記異なる２つ以上の入力信号端子の少なくとも一つは、前記４端子二重ゲート電界効果トランジスタのしきい値電圧を超えない一定電位の電源電圧源と接続されていることを特徴とする請求項１記載のＭＯＳトランジスタ回路。
【請求項７】
前記異なる２つ以上の入力信号端子は、パルス信号を入力とすることを特徴とする請求項１記載のＭＯＳトランジスタ回路。
【請求項８】
前記選択回路のトランジスタは、ＯＮ抵抗の高い電界効果トランジスタとしたことを特徴とする請求項１記載のＭＯＳトランジスタ回路。
【請求項９】
請求項５記載の前記負荷素子に前記４端子二重ゲート電界効果トランジスタとは反対導電型の４端子二重ゲート電界効果トランジスタまたは反対導電型の電界効果トランジスタを用い、これらのゲートのいずれかを前記４端子二重ゲート電界効果トランジスタの前記第１ゲートに接続したことを特徴とするＣＭＯＳトランジスタ回路。
【請求項１０】
請求項５記載の前記負荷素子に前記４端子二重ゲート電界効果トランジスタとは反対導電型の４端子二重ゲート電界効果トランジスタを接続し、前記反対導電型の４端子二重ゲート電界効果トランジスタの第１ゲートを前記４端子二重ゲート電界効果トランジスタの前記第１ゲートに接続し、前記反対導電型の４端子二重ゲート電界効果トランジスタの第２ゲートを前記選択回路と同じ等の機能を有する別の選択回路に接続したことを特徴とするＣＭＯＳトランジスタ回路。
【請求項１１】
請求項１乃至８のいずれか１項記載の前記ＭＯＳトランジスタ回路を２つその４端子二重ゲート電界効果トランジスタを互いに異なる導電型として、
前記４端子二重ゲート電界効果トランジスタＸ１およびＸ２を組み合わせてＣＭＯＳインバータ回路を構成し、
それぞれトランジスタからなる４つのトランジスタスイッチＴＳ１、ＴＳ２、ＴＳ３およびＴＳ４をメモリの内容を選択的に読み出すことによって前記ＣＭＯＳインバータ回路を３端子モードあるいは４端子モードで動作するように接続したＣＭＯＳインバータ回路であって、
前記一方の４端子二重ゲート電界効果トランジスタＸ２のソースと前記他方の４端子二重ゲート電界効果トランジスタＸ１のドレインを接続して出力端とし、前記４端子二重ゲート電界効果トランジスタＸ２およびＸ１の両第１ゲートを接続して入力端とし、
前記トランジスタスイッチＴＳ１は第１入力信号端子と前記４端子二重ゲート電界効果トランジスタＸ２の第２ゲートに接続され、
前記トランジスタスイッチＴＳ２は第１入力信号端子と前記４端子二重ゲート電界効果トランジスタＸ１の第２ゲートに接続され、
前記トランジスタスイッチＴＳ３は第２入力信号端子と前記４端子二重ゲート電界効果トランジスタＸ２の第２ゲートに接続され、
前記トランジスタスイッチＴＳ４は第３入力信号端子と前記４端子二重ゲート電界効果トランジスタＸ１の第２ゲートに接続され、
前記メモリは、直接前記トランジスタスイッチＴＳ１および前記トランジスタスイッチＴＳ２のゲートに接続されると共にインバータを介して前記トランジスタスイッチＴＳ３と前記トランジスタスイッチＴＳ４のゲートに接続され、
前記第１乃至第３入力信号端子からの各入力信号を選択的に前記トランジスタスイッチＴＳ１およびＴＳ２またはＴＳ３およびＴＳ４両トランジスタの第２ゲートに入力するように構成したことを特徴とするＣＭＯＳトランジスタ回路。
【請求項１２】
前記異なる２つ以上の入力信号端子は、前記４端子二重ゲート電界効果トランジスタのしきい値電圧を超えない一定電位の電源電圧源と接続されていることを特徴とする請求項９乃至１１のいずれか１項記載のＣＭＯＳトランジスタ回路。
【請求項１３】
前記異なる２つ以上の入力信号端子は、パルス信号を入力とすることを特徴とする請求項９乃至１１のいずれか１項記載のＣＭＯＳトランジスタ回路。
【請求項１４】
前記選択回路のトランジスタは、ＯＮ抵抗の高い電界効果トランジスタとしたことを特徴とする請求項９乃至１１のいずれか１項記載のＣＭＯＳトランジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は４端子二重ゲート電界効果トランジスタを用いたＭＯＳトランジスタ回路およびＣＭＯＳトランジスタ回路、特に４端子二重ゲート電界効果トランジスタを用いたＣＭＯＳインバータ回路の改良に関する。
【背景技術】
【０００２】
二重ゲート電界効果トランジスタは微細化に伴う短チャネル効果を抑制する構造として有効であるとされている。
二重ゲート電界効果トランジスタは大きく分けて２つの構造がある。一つは第１ゲートおよび第２ゲートの両方を信号入力に用いる３端子二重ゲート電界効果トランジスタ、もう一方は第１ゲートを信号入力に用い、第２ゲートには所定の定電位（定電位の値は随時変化するが、入力信号周期より十分長い期間は少なくとも一定電位に保たれている場合も含む）を印加し、第１ゲートから見たしきい値電圧を最適値に制御する４端子二重ゲート電界効果トランジスタが知られている（例えば、特許文献１、２参照）。
【０００３】
特許文献１に示されるような、しきい値電圧を任意にかつ精度よく制御するために、４端子二重ゲート電界効果トランジスタの第２ゲートに積分回路を入れて立ち上がりおよび立ち下り動作を遅らせる回路は、３端子二重ゲート電界効果トランジスタと比較してゲート振幅（Ｓファクター）は大きくなってしまうが、４端子二重ゲート電界効果トランジスタで第２ゲートに定電位を与えた場合よりはＳファクターが小さくなる。その上、立ち上がり時にしきい値電圧を正方向にシフトさせることができるため、ノイズマージンを大きくとることができる。
【０００４】
特許文献２に示されるような、一方のゲート電極の電位により他方のゲートからみたしきい値電圧を制御できるようにするために、４端子二重ゲート電界効果トランジスタの第２ゲートに微分回路を入れる回路は、４端子二重ゲート電界効果トランジスタで第２ゲートに定電位を与えた場合よりＳファクターが小さく、第２ゲートの容量を入力信号で直接チャージしないため低消費電力だが、定常時でのＩｏｎを大きくとれないため、高負荷容量のものをドライブするには向かない場合がある。
【０００５】
非特許文献１に示されるようなＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ集積回路）等の再構成可能集積回路でのバッファを構成するインバータは、駆動する配線容量が大きく、また、ファンアウトも大きいので必然的に大きなサイズのトランジスタでインバータを設計する。さらに、再構成可能集積回路では回路設計者がデザインによって、まったく使用しないバッファも存在してしまい、この未使用のバッファは単なる負荷容量として駆動インバータから見える。この大きいかつ、未使用のバッファは特に漏れ電流による消費電力増加の原因となり問題となっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２９６７９５号公報
【特許文献２】特開２００６−１６６３８４号公報
【非特許文献】
【０００７】
【非特許文献１】日置  雅和，  河並  崇，  堤  利幸，  中川  格，  関川  敏弘，  小池  汎平，  ”Ｆｌｅｘ  Ｐｏｗｅｒ  ＦＰＧＡの回路レベルからチップレベルまでの一貫したシミュレーション評価”  電子情報通信学会論文誌Ｄ，  ｖｏｌ．Ｊ８９−Ｄ，  ｎｏ．６，  ｐｐ．１０７１−１０８１，  ２００６．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
これまでの二重ゲート電界効果トランジスタを用いた回路設計では、あらかじめ回路設計者が３端子二重ゲート電界効果トランジスタを用いるか、４端子二重ゲート電界効果トランジスタを用いるかを回路設計時に決定していた。
多くの回路設計の場合、この設計方法で最適な回路設計が可能であるが、回路設計後に例えば４端子二重ゲート電界効果トランジスタの両方のゲートに同じ信号を接続する３端子モードか、それぞれのゲートに別々の信号を接続する４端子モードかを切り替えることができれば、より複雑な機能を実現する回路を設計することができると考えられる。
また、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ集積回路）に代表される再構成可能集積回路では、動的に回路が変更されるため、あらかじめクリティカルパスがどこになるか分からないことから、回路設計時に３端子モードであるか４端子モードで設計するかを適切に選択できない。
【０００９】
例えば、ＦＰＧＡ中の配線を駆動するバッファのインバータは負荷容量が大きく、すべてのインバータを３端子モードで設計すると駆動能力は大きくなってしまうが、入力負荷容量も大きくなってしまう。
一方すべてのインバータを４端子モードで設計すると３端子モードと比べ駆動能力は小さくなってしまうが、入力負荷容量は半分になる。したがって、回路設計後に内部で流れる信号特性に対して適切なモードが選択できるならば、より高速および低消費電力で動作するＦＰＧＡが設計できると考えられる。
このように、従来の回路では、回路を組み立てた後で動作モードを適宜変更して動作させることはできなかった。
【００１０】
本発明の目的は、上記問題点に鑑み、回路を構成する二重ゲート電界効果トランジスタの動作モードを、回路組み上げ後に適宜変更できるようにした二重ゲート電界効果トランジスタを用いたＭＯＳトランジスタ回路およびＣＭＯＳトランジスタ回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の二重ゲート電界効果トランジスタを用いたＭＯＳトランジスタ回路は、二重ゲート電界効果トランジスタの第１ゲートに第１の入力信号を加え、第２ゲートに選択回路を接続し、その選択回路に第１の入力信号と第２の入力信号を加え、選択回路により第１の入力信号または第２の入力信号を選択して第２ゲートに加える。第２ゲートに切り替えて入力される入力信号に応じて、３端子動作又は４端子動作を行わせる。
【００１２】
具体的には、上記目的を達成するために以下の解決手段を採用する。
（１）ＭＯＳトランジスタ回路は、
４端子二重ゲート電界効果トランジスタを含む電界効果トランジスタで構成された機能ブロックと、選択回路とを有し、
前記機能ブロック内の４端子二重ゲート電界効果トランジスタの第１ゲートを第１の入力信号端子に接続し、前記機能ブロック内の前記４端子二重ゲート電界効果トランジスタの第２ゲートを選択回路の出力端子に接続し、前記選択回路の入力端子に前記第１の入力信号端子を含む異なる２つ以上の信号の入力信号端子を接続したことを特徴とする。
（２）上記（１）記載のＭＯＳトランジスタ回路において、
前記選択回路は、２つの同じ導電型トランジスタスイッチの出力端を共通に接続し、一方の前記トランジスタスイッチのゲートにメモリをその内容を読み出し可能に接続し、他方の前記トランジスタスイッチのゲートに前記メモリをインバータを介して接続して前記メモリの内容が反転して読み出されるように構成し、
前記２つのトランジスタスイッチのそれぞれの入力端を、前記異なる２つの信号の入力信号端子とし、
前記２つのトランジスタスイッチの共通に接続した出力端を、前記４端子二重ゲート電界効果トランジスタの第２ゲートへ接続したことを特徴とする。
【００１３】
（３）上記（１）記載のＭＯＳトランジスタ回路において、
前記選択回路は、２つの異なる導電型トランジスタスイッチの出力端を共通に接続し、両方の前記トランジスタスイッチのゲートにメモリをその内容を読み出し可能に接続し、
前記２つのトランジスタスイッチのそれぞれの入力端を、前記異なる２つの信号の入力信号端子に接続し、
前記２つのトランジスタスイッチの共通に接続した出力端を、前記４端子二重ゲート電界効果トランジスタの第２ゲートへ接続したことを特徴とする。
（４）上記（１）記載のＭＯＳトランジスタ回路において、
前記選択回路は、ＮチャネルとＰチャネルの電界効果トランジスタを並列に接続した２つの同じトランスミッションゲート型トランジスタスイッチの出力端を共通に接続し、
前記一方のトランスミッションゲート型トランジスタスイッチであるＮチャネルの電界効果トランジスタのゲートと前記他方のトランスミッション型トランジスタスイッチであるＰチャネルの電界効果トランジスタのゲートにメモリをその内容を読み出し可能に接続し、前記一方のトランスミッションゲート型トランジスタスイッチであるＰチャネルの電界効果トランジスタのゲートと前記他方のトランスミッション型トランジスタスイッチであるＮチャネルの電界効果トランジスタのゲートをインバータを介して接続して前記メモリの内容が反転して読み出されるように構成し、
前記２つのトランスミッション型トランジスタスイッチのそれぞれの入力端を、前記異なる２つの信号の入力信号端子とし、
前記２つのトランスミッション型トランジスタスイッチの共通に接続した出力端を、前記４端子二重ゲート電界効果トランジスタの第２ゲートへ接続したことを特徴とする。
【００１４】
（５）上記（１）記載のＭＯＳトランジスタ回路において、
前記機能ブロックは、１つ以上の４端子二重ゲート電界効果トランジスタの第１ゲートを入力端子とし、第２ゲートを選択回路の出力に接続し、ソースを第１の電源に接続し、ドレインを出力端子とするとともに負荷素子を通して第２の電源に接続したことを特徴とする。
（６）上記（１）記載のＭＯＳトランジスタ回路において、
前記異なる２つ以上の入力信号端子は、前記４端子二重ゲート電界効果トランジスタのしきい値電圧を超えない一定電位の電源電圧源と接続されていることを特徴とする。
（７）上記（１）記載のＭＯＳトランジスタ回路において、
前記異なる２つ以上の入力信号端子は、パルス信号を入力とすることを特徴とする。
（８）上記（１）記載のＭＯＳトランジスタ回路において、
前記選択回路のトランジスタは、ＯＮ抵抗の高い電界効果トランジスタとしたことを特徴とする。
【００１５】
（９）ＣＭＯＳトランジスタ回路は、上記（５）記載の前記負荷素子に前記４端子二重ゲート電界効果トランジスタとは反対導電型の４端子二重ゲート電界効果トランジスタまたは反対導電型の電界効果トランジスタを用い、これらのゲートのいずれかを前記４端子二重ゲート電界効果トランジスタの前記第１ゲートに接続したことを特徴とする。
（１０）ＣＭＯＳトランジスタ回路は、上記（５）記載の前記負荷素子に前記４端子二重ゲート電界効果トランジスタとは反対導電型の４端子二重ゲート電界効果トランジスタを接続し、前記反対導電型の４端子二重ゲート電界効果トランジスタの第１ゲートを前記４端子二重ゲート電界効果トランジスタの前記第１ゲートに接続し、前記反対導電型の４端子二重ゲート電界効果トランジスタの第２ゲートを前記選択回路と同じ等の機能を有する別の選択回路に接続したことを特徴とする。
【００１６】
（１１）ＣＭＯＳトランジスタ回路は、上記（１）乃至（８）のいずれか１項記載の前記ＭＯＳトランジスタ回路を２つその４端子二重ゲート電界効果トランジスタを互いに異なる導電型として、
前記４端子二重ゲート電界効果トランジスタＸ１およびＸ２を組み合わせてＣＭＯＳインバータ回路を構成し、
それぞれトランジスタからなる４つのトランジスタスイッチＴＳ１、ＴＳ２、ＴＳ３およびＴＳ４をメモリの内容を選択的に読み出すことによって前記ＣＭＯＳインバータ回路を３端子モードあるいは４端子モードで動作するように接続したＣＭＯＳインバータ回路であって、
前記一方の４端子二重ゲート電界効果トランジスタＸ２のソースと前記他方の４端子二重ゲート電界効果トランジスタＸ１のドレインを接続して出力端とし、前記４端子二重ゲート電界効果トランジスタＸ２およびＸ１の両第１ゲートを接続して入力端とし、
前記トランジスタスイッチＴＳ１は第１入力信号端子と前記４端子二重ゲート電界効果トランジスタＸ２の第２ゲートに接続され、
前記トランジスタスイッチＴＳ２は第１入力信号端子と前記４端子二重ゲート電界効果トランジスタＸ１の第２ゲートに接続され、
前記トランジスタスイッチＴＳ３は第２入力信号端子と前記４端子二重ゲート電界効果トランジスタＸ２の第２ゲートに接続され、
前記トランジスタスイッチＴＳ４は第３入力信号端子と前記４端子二重ゲート電界効果トランジスタＸ１の第２ゲートに接続され、
前記メモリは、直接前記トランジスタスイッチＴＳ１および前記トランジスタスイッチＴＳ２のゲートに接続されると共にインバータを介して前記トランジスタスイッチＴＳ３と前記トランジスタスイッチＴＳ４のゲートに接続され、
前記第１乃至第３入力信号端子からの各入力信号を選択的に前記トランジスタスイッチＴＳ１およびＴＳ２またはＴＳ３およびＴＳ４両トランジスタの第２ゲートに入力するように構成したことを特徴とする。
【００１７】
（１２）上記（９）乃至（１１）のいずれか１項記載のＣＭＯＳトランジスタ回路において、前記異なる２つ以上の入力信号端子は、前記４端子二重ゲート電界効果トランジスタのしきい値電圧を超えない一定電位の電源電圧源と接続されていることを特徴とする。
（１３）上記（９）乃至（１１）のいずれか１項記載のＣＭＯＳトランジスタ回路において、前記異なる２つ以上の入力信号端子は、パルス信号を入力とすることを特徴とする。
（１４）上記（９）乃至（１１）のいずれか１項記載のＣＭＯＳトランジスタ回路において、前記選択回路のトランジスタは、ＯＮ抵抗の高い電界効果トランジスタとしたことを特徴とする。
【発明の効果】
【００１８】
本発明の４端子二重ゲート電界効果トランジスタを用いたＭＯＳトランジスタ回路およびＣＭＯＳトランジスタ回路は、より自由度が高くかつ複雑な機能を実現することができるようになる。特に、ＦＰＧＡに代表される再構成可能集積回路の配線駆動用バッファに用いることで、ユーザーデザインの回路を動作速度および消費電力の観点でより高性能にすることができる。例えば、ＦＰＧＡにおいて、タイミング余裕が大きく高速動作が必要ない部分に関しては４端子モードでリーク電流を抑えるようにバイアス電圧を設定し低消費電力を実現したり、タイミング余裕が小さくスイッチング確率が低い部分には３端子モードで駆動電流を大きくして高速化を実現したり、タイミング余裕が小さくスイッチング確率の高い部分には後述する微分回路モードを用いることによって入力容量が小さいかつＳファクターが４端子モードよりは小さくして高エネルギー効率を実現したり、これらを組み合わせることでシステム要求を満たすようなユーザーデザインの回路を実現することができる。
また、従来の回路では、回路を組み立てた後で動作モードを適宜変更して動作させることはできなかったが、本発明の二重ゲート電界効果トランジスタを用いたＭＯＳトランジスタ回路およびＣＭＯＳトランジスタ回路は、回路を構成する二重ゲート電界効果トランジスタの動作モードを、回路組み上げ後に適宜変更できるようになる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例１の構成図を示す。
【図２】図１の選択回路の変更例である。
【図３】本発明の実施例２の構成図である。
【図４】本発明の実施例３の構成図で、インバータ回路である。
【図５】本発明の実施例４の構成図で、バッファ回路である。
【図６】本発明の実施例５の構成図で、インバータ回路である。
【図７】本発明の実施例６の構成図で、バッファ回路である。
【図８】本発明の実施例７の構成図で、バッファ回路である。
【図９】本発明の実施例８の構成図で、バッファ回路である。
【発明を実施するための形態】
【００２０】
本発明の実施の形態を図に基づいて詳細に説明する。
【実施例１】
【００２１】
実施例１は、本発明の二重ゲート電界効果トランジスタを用いたＭＯＳトランジスタ回路およびＣＭＯＳトランジスタ回路に係る。
図１は本発明の実施例１のＭＯＳトランジスタ回路の構成図である。
図１は、本発明の二重ゲート電界効果トランジスタを用いたＭＯＳトランジスタ回路やＣＭＯＳトランジスタ回路を備えた機能ブロック１０および選択回路１１を直列に接続し、所定の基本機能を奏するものを機能ブロックとして表した図である。
それぞれの入力信号は、それぞれの信号端子（図示省略）から配線を介して機能ブロック（図示省略）内の信号端子（図示省略）および選択回路１１内の信号端子（図示省略）へ入力される（以下、同様に構成する）。
二重ゲート電界効果トランジスタを含む電界効果トランジスタで構成された機能ブロック１０には、その二重ゲート電界効果トランジスタの第１ゲートへ入力信号Ｓ１が加えられ、その同じ二重ゲート電界効果トランジスタの第２ゲートへ選択回路１１の出力信号が加えられる。
【００２２】
選択回路１１は、入力信号Ｓ１と入力信号Ｓ２（ここでは２つの入力信号を示しているが、実際は２つ以上の入力信号でもよい）を入力し、これらの入力の内の任意のものを選択し、前記二重ゲート電界効果トランジスタの第１ゲートへ出力する。
選択回路１１は、外部からの選択指令を受けて、入力信号Ｓ１を選択出力して機能ブロック１０の二重ゲート電界効果トランジスタを３端子動作させ、また、入力信号Ｓ１以外の入力信号Ｓ２等を選択出力して機能ブロックの二重ゲート電界効果トランジスタを４端子動作等させる。
機能ブロック１０は、二重ゲート電界効果トランジスタを含む電界効果トランジスタで構成された回路であり、例えば、インバータ、アンドゲート、オアゲートなど基本的な論理ゲートを構成する回路、またはそれらを組み合わせた回路で構成される。
選択回路１１は、機能ブロック１０の二重ゲート電界効果トランジスタの第２ゲートに与える入力信号１４を第２ゲートへの入力信号候補１３の中から選択する回路である。第２ゲートへの入力信号候補１３は、第１ゲートへの入力信号１２と同じ信号（３端子動作）、または機能ブロック１０内の二重ゲート電界効果トランジスタのしきい値を超えない範囲のバイアス電圧、前記バイアス電圧に抵抗を介したもの、パルス信号、別の入力信号等任意のものがある。
選択回路１１は、複数の入力信号候補から１つの信号を選択しその経路を導通させる機能を持っており、経路を記憶するメモリの他、パストランジスタやトランスミッションゲートなどのトランジスタスイッチ、またはＣＭＯＳ論理ゲートの組み合わせで構成することができる。
【００２３】
本実施例は、例えばＦＰＧＡの配線バッファに用いることができる。一般的にＦＰＧＡの配線バッファの出力は高ファンアウト（Ｆａｎｏｕｔ）であるので、配線バッファには高い駆動能力を必要とされている。ファンアウトはロジックＩＣの出力が駆動できるロジック信号入力数を単位ロジックの入力本数で表したもので、ファンアウトが大きいほど，大きな駆動能力が必要とされ、大きな駆動能力は大きな電力消費も伴う。但し、ＦＰＧＡは実装された回路により各配線バッファが遅延を維持するための必要な駆動能力が異なるため、本実施例のように選択回路１１の入力信号を切り替えることで、駆動能力が切り替わり、より最適な駆動能力を設定することができ、無駄な消費電力を抑えることができる。さらに、配線バッファの出力先には、別の配線バッファが存在していることもあり、別の配線バッファに大きな駆動能力が必要ない場合には、選択回路１１の入力信号を切り替えることで、別の配線バッファの入力負荷容量が小さくなり、より高速でかつ低消費電力な回路が実現できる。
【００２４】
図２は、図１の選択回路の変更例である。図２は、具体的には、トランジスタスイッチ（スイッチとして動作するトランジスタ）で構成した２入力１出力の選択回路の構成図である。図２は選択回路１１の異なる実施例を示す図２（ａ）〜図２（ｄ）を含む。
２入力１出力の選択回路１１は、メモリ１５およびトランジスタスイッチＴＳ１（１７）とＴＳ２（１８）およびインバータ回路１６で構成され、メモリ１５の内容によってトランジスタスイッチＴＳ１（１７）またはＴＳ２（１８）の一方がオン状態となり、入力ａまたは入力ｂが出力ｃから出力される。
図２（ａ）は、ｎ型ＭＯＳトランジスタによるパストランジスタでトランジスタスイッチＴＳ１（１７）およびＴＳ２（１８）を構成した例である。トランジスタスイッチＴＳ１（１７）はメモリ１５の内容が直接ゲートへ入力され、トランジスタスイッチＴＳ２（１８）はメモリ１５の内容がインバータ回路１６を介してゲートへ入力される。
図２（ｂ）は、ｎ型ＭＯＳトランジスタのパストランジスタでトランジスタスイッチＴＳ１（１７）を、ｐ型ＭＯＳトランジスタのパストランジスタでトランジスタスイッチＴＳ２（１８）を構成した例で、この例の場合図２（ａ）のインバータ回路１６を必要としない。
【００２５】
図２（ｃ）は、ｎ型とｐ型のＭＯＳトランジスタを組み合わせたＣＭＯＳトランスミッションゲートでトランジスタスイッチＴＳ１（１９）およびＴＳ２（２０）を構成した例である。
図２（ｄ）は、論理回路素子、例えば、ＡＮＤ回路素子とＯＲ回路素子の組み合わせで入力信号の選択動作を行うように構成した例である。論理回路素子の種類および論理回路構成は所期の選択動作を行う限りにおいて設計的に求めることができる。
トランジスタスイッチＴＳ１（１９）の第１ゲートおよびトランジスタスイッチＴＳ２（２０）の第２ゲートへはメモリ１５の内容が直接入力され、トランジスタスイッチＴＳ１（１９）の第２ゲートおよびトランジスタスイッチＴＳ２（２０）の第１ゲートへはメモリ１５の内容がインバータ１６を介して入力される。
以降の説明においては、選択回路１１はすべてｎ型ＭＯＳトランジスタのみによるパストランジスタで例示し説明を行うが、ｐ型ＭＯＳトランジスタ、もしくはｎ型とｐ型を組み合わせたＣＭＯＳトランスミッションゲート、もしくは３端子二重ゲートＭＯＳトランジスタで構成されてもよい。
【実施例２】
【００２６】
図３は本発明の二重ゲート電界効果トランジスタを用いたＭＯＳトランジスタ回路の実施例２の構成図である。
４端子二重ゲート電界効果トランジスタＸ１（２１）は、ソースＳが電源Ｖｓｓに接続され、ドレインＤが負荷素子Ｌｏａｄ（Ｌ）を介して電源Ｖｄｄに接続されている。第１ゲートＧ１には第１の入力信号（ｉｎ１）が加えられ、第２ゲートＧ２には選択回路１１ａが接続されている。これらの構成は、点線の枠で示すように、機能ブロック１０ａとして構成される。図３の例は基本的に図１の構成を備え、機能ブロック１０ａは機能ブロック１０に対応し、選択回路１１ａは選択回路１１に対応する。
選択回路１１ａには、第１ゲートＧ１と同じ第１の入力信号（ｉｎ１）と第２の入力信号（ｉｎ２）が接続されている。この選択回路１１ａによって、どちらか一方の入力信号が導通し、二重ゲート電界効果トランジスタＸ１（２１）の第２ゲートＧ２に加えられる。この実施例は第１ゲートＧ１を入力端子とするインバータ回路の作用を行う。なお、選択回路１１ａに加えられる入力信号は２つに限ることはなく、第１の入力信号（ｉｎ１）を含む２つ以上の入力信号、例えば実施例１と同じく複数の入力信号が加えられていてもよい。
【００２７】
４端子二重ゲート電界効果トランジスタＸ１（２１）は、Ｎ型でもＰ型でもよいが、その二つのゲートのうち第１ゲートＧ１を入力端子とし、第２ゲートＧ２には第１ゲートＧ１と同じ第１の入力信号（ｉｎ１）もしくは第２の入力信号（ｉｎ２）が選択回路１１を介して加えられる。選択回路１１によって第１の入力信号（ｉｎ１）が選択された場合は、二重ゲート電界効果トランジスタＸ１（２１）は３端子モードとなり第１の入力信号（ｉｎ１）側からみた負荷容量は増加するが、Ｓファクターは減少し高いＩｏｎが得られる。
一方、選択回路１１によって第２の入力信号（ｉｎ２）が選択された場合は、二重ゲート電界効果トランジスタＸ１（２１）は４端子モードとなり３端子モードと比較するとＳファクターが大きくＩｏｎも低くなってしまうが、第１の入力信号（ｉｎ１）側からみた負荷容量は小さくなり、第２の入力信号（ｉｎ２）によってしきい値電圧を制御することができる。例えば、Ｖｄｄ＝１Ｖ、Ｖｓｓ＝０Ｖで、二重ゲート電界効果トランジスタＸ１（２１）がｎ型なら第２の入力信号（Ｉｎ２）を−０．５Ｖ、ｐ型なら第２の入力信号（ｉｎ２）＝１．５Ｖの一定電位に設定すれば、しきい値が下がりリーク電流を抑えることができる。
しかし、このようなネガティブバイアスを用いるときは、選択回路１１ａで確実にスイッチングを行うために、各トランジスタスイッチのゲート電圧および各トランジスタのボディ電位を調整する必要がある。
【００２８】
また、図３の選択回路１１ａ内の各トランジスタスイッチもしくはどちらかのトランジスタスイッチのＯＮ抵抗を高く設計しておけば、別の回路特性を得ることも可能になる。
例えば、選択回路１１ａとして図２（ａ）の回路を適用する場合、第１の入力信号（ｉｎ１）側のトランジスタスイッチ（例えば図２（ａ）のＴＳ２が相当する）のＯＮ抵抗が高い場合は、４端子二重ゲート電界効果トランジスタＸ１（２１）の第２ゲートＧ２に積分回路を入れて立ち上がりおよび立ち下りを遅らす回路（特許文献１参照）と等価になり（以後、積分回路モードという）、３端子モードと比較してＳファクターは大きくなってしまうが、４端子モードで第２ゲートＧ２に一定電位を与えた場合よりはＳファクターが小さくなる。その上、立ち上がり時にしきい値電圧を正方向にシフトさせることができるため、ノイズマージンを大きくとることができる。
一方、第２の入力信号（ｉｎ２）側のトランジスタスイッチ（例えば図２（ａ）のＴＳ１が相当する）のＯＮ抵抗が高い場合は、４端子二重ゲート電界効果トランジスタＸ１（２１）の第２ゲートＧ２に微分回路を入れる回路（特許文献２参照）と等価になり（以後、微分回路モードと記載する）、定常時でのＩｏｎを大きくとれないが、４端子モードで第２ゲートに一定電位を与えた場合よりＳファクターが小さく、第２ゲートＧ２の容量を入力信号で直接チャージしないため低消費電力になる。もちろん、第１の入力信号（ｉｎ１）側と第２の入力信号（ｉｎ２）側の両方のトランジスタスイッチのＯＮ抵抗が高い場合は、前記両方の振る舞いを実現できる。なお、意識的にトランジスタスイッチのＯＮ抵抗を高くしなくても、選択回路１１ａがない従来方法と比べると、効果は小さいながらも前記両方の振る舞いが実現されることになる。
【実施例３】
【００２９】
図４は本発明の実施例３の二重ゲート電界効果トランジスタを用いたＣＭＯＳトランジスタ回路の構成図である。
図４の回路は、４端子二重ゲート電界効果トランジスタＸ１（２２）およびＸ２（２３）で構成されたＣＭＯＳインバータ回路Ａに、トランジスタスイッチＴＳ１（２４）、ＴＳ２（２５）、ＴＳ３（２６）、ＴＳ４（２７）を追加し、メモリ１５の内容によってＸ１（２２）およびＸ２（２３）で構成されたＣＭＯＳインバータ回路Ａを３端子モードあるいは４端子モードで動作させる性能制御可能ＣＭＯＳインバータ回路Ａである。
トランジスタスイッチＴＳ１（２４）は入力信号ｉｎ１端子と４端子二重ゲート電界効果トランジスタＸ２（２３）の第２ゲートに接続され、
トランジスタスイッチＴＳ２（２５）は入力信号ｉｎ１端子と４端子二重ゲート電界効果トランジスタＸ２（２２）の第２ゲートに接続され、
トランジスタスイッチＴＳ３（２６）は入力信号ｉｎ２ｐ端子と４端子二重ゲート電界効果トランジスタＸ２（２３）の第２ゲートに接続され、
トランジスタスイッチＴＳ４（２７）は入力信号ｉｎ２ｎ端子と４端子二重ゲート電界効果トランジスタＸ１（２２）の第２ゲートに接続され、
メモリｍｅｍ１５は、直接トランジスタスイッチＴＳ１（２４）とＴＳ２（２５）のゲートに接続されると共にインバータ１６を介してトランジスタスイッチＴＳ３（２６）とＴＳ４（２７）のゲートに接続されている。
【００３０】
ＣＭＯＳインバータ回路Ａは、ｎ型ＭＯＳトランジスタＸ２（２３）のドレインとｐ型ＭＯＳトランジスタＸ１（２２）のソースを接続し、入力信号ｉｎ１を両トランジスタの第１ゲートｉｎ１に入力し、各入力信号ｉｎ２ｐ、ｉｎ２ｎを選択的に両トランジスタの第２ゲートｉｎ１に入力するように構成する。
例えば、メモリ１５の出力がＯＮ信号ならば、トランジスタスイッチＴＳ１（２４）およびＴＳ２（２５）がＯＮになりトランジスタスイッチＸ１（２２）およびＸ２（２３）の第２ゲートに入力信号ｉｎ１が加えられ３端子モードのＣＭＯＳインバータ回路として動作し、メモリ１５の出力がＯＦＦ信号ならば、トランジスタスイッチＴＳ３（２６）およびＴＳ４（２７）がＯＮになり、４端子二重ゲート電界効果トランジスタＸ２（２３）には入力信号ｉｎ２ｐが加えられ、４端子二重ゲート電界効果トランジスタＸ１（２２）は入力信号ｉｎ２ｎが加えられる４端子モードのＣＭＯＳインバータ回路として動作する。もちろん、各トランジスタスイッチのＯＮ抵抗を高く設定すれば、微分回路モードや積分回路モードも設定することができる。
【００３１】
なお、４端子二重ゲート電界効果トランジスタＸ２（２３）は機能ブロック１０ｂ、４端子二重ゲート電界効果トランジスタＸ１（２２）は機能ブロック１０ｃとして記載可能である。また、トランジスタスイッチＴＳ１（２４）とＴＳ３（２６）で一つの選択回路１１ｂ、トランジスタスイッチＴＳ２（２５）とＴＳ４（２７）で一つの選択回路１１ｃとしても記載可能であるが、メモリ１５およびインバータ回路１６の削減のためにトランジスタスイッチレベルで記載しており、以降も同様の理由でトランジスタスイッチを用いて記載する。
また、図４の回路を図３の回路と対比すると、４端子二重ゲート電界効果トランジスタＸ２（２３）の機能ブロック１０ｂとトランジスタスイッチＴＳ１（２４）およびＴＳ３（２６）の選択回路１１ｂからなる回路は、４端子二重ゲート電界効果トランジスタＸ１（２２）に対し、Ｌｏｒｄ（負荷）として機能する。
図２〜図４に例示したことからわかるように、図５以下の実施例に於いても図１の例示のように、機能ブロックと選択回路の組み合わせから構成される。
【実施例４】
【００３２】
図５は本発明の実施例４の二重ゲート電界効果トランジスタを用いたＣＭＯＳトランジスタ回路の構成図である。
図５の回路では、図４の性能制御可能ＣＭＯＳインバータ回路Ａを２段に直列に接続しバッファ回路を構成している。図５の回路の説明は図４の説明を援用し、ここでは省略する。図５の回路は、メモリ１５に記憶されている制御内容によって前段および後段のＣＭＯＳインバータ回路の動作および動作モードが制御される。
【実施例５】
【００３３】
図６は本発明の実施例５の二重ゲート電界効果トランジスタを用いたＣＭＯＳトランジスタ回路の構成図である。
図６のＣＭＯＳトランジスタ回路は、
二重ゲート電界効果トランジスタＸ１およびＸ２で構成されたＣＭＯＳインバータ回路に、トランジスタスイッチＴＳ１、ＴＳ２、ＴＳ３、ＴＳ４を追加し、メモリ１５の内容によって二重ゲート電界効果トランジスタＸ１およびＸ２で構成されたＣＭＯＳインバータ回路を異なる４端子モードで動作させる第２の性能制御可能ＣＭＯＳインバータ回路Ｂである。
トランジスタスイッチＴＳ１は入力信号ｉｎ２ｐ２端子と４端子二重ゲート電界効果トランジスタＸ２の第２ゲートに接続され、
トランジスタスイッチＴＳ２は入力信号ｉｎ２ｎ２端子と４端子二重ゲート電界効果トランジスタＸ２の第２ゲートに接続され、
トランジスタスイッチＴＳ３は入力信号ｉｎ２ｐ１端子と４端子二重ゲート電界効果トランジスタＸ２の第２ゲートに接続され、
トランジスタスイッチＴＳ４は入力信号ｉｎ２ｎ１端子と４端子二重ゲート電界効果トランジスタＸ１の第２ゲートに接続され、
メモリｍｅｍ１５は、直接トランジスタスイッチＴＳ１とＴＳ２のゲートに接続されると共にインバータ１６を介してトランジスタスイッチＴＳ３とＴＳ４のゲートに接続されている。
【００３４】
トランジスタスイッチＴＳ１とＴＳ２は抵抗としてはたらく。
例えば、メモリ１５の出力がＯＮ信号ならば、トランジスタスイッチＴＳ１およびＴＳ２がＯＮになり二重ゲート電界効果トランジスタＸ２には入力信号ｉｎ２ｐ２が加えられ、二重ゲート電界効果トランジスタＸ１には入力信号ｉｎ２ｎ２が加えられる４端子モードのＣＭＯＳインバータ回路として動作する。
メモリ１５の出力がＯＦＦ信号ならば、トランジスタスイッチＴＳ３およびＴＳ４がＯＮになり、二重ゲート電界効果トランジスタＸ２には入力信号ｉｎ２ｐ１が加えられ、二重ゲート電界効果トランジスタＸ１には入力信号ｉｎ２ｎ１が加えられる４端子モードのＣＭＯＳインバータ回路として動作する。
４つの入力信号ｉｎ２ｎ１、ｉｎ２ｐ１、ｉｎ２ｎ２、ｉｎ２ｐ２を用いることによって、性能の異なる４端子モードのＣＭＯＳインバータ回路が実現できるほか、片方の組（例えばトランジスタスイッチＴＳ１およびＴＳ２のトランジスタスイッチのＯＮ抵抗を高く設計しておくことにより、普通の４端子モードと微分回路モードとを切り替えることが可能となる。
なお、片方の組を微分回路モードとする場合で、もう一方の４端子モードと同じ電圧で動作させる場合は入力信号ｉｎ２ｎ２とｉｎ２ｐ２はなくてもよく、それぞれ入力信号ｉｎ２ｎ１とｉｎ２ｐ１を加える。
【実施例６】
【００３５】
図７は本発明の実施例６の二重ゲート電界効果トランジスタを用いたＣＭＯＳトランジスタ回路の構成図である。
図７の回路は、図６の第２の性能制御可能ＣＭＯＳインバータ回路Ｂと、図４の性能制御可能ＣＭＯＳインバータ回路Ａを直列接続状態に組み合わせたバッファ回路である。図７の回路の説明は図４の回路および図６の回路の説明を援用し、ここでは省略する。図７の回路の前段は図６の回路で構成し、後段は図４の回路で構成する。
前段を４端子モードあるいは微分回路モードにすることで、入力側の負荷容量を小さくすることができ、出力側を３端子モードにすればＩｏｎが高いバッファ回路となる。
【実施例７】
【００３６】
図８は本発明の実施例７の二重ゲート電界効果トランジスタを用いたＣＭＯＳトランジスタ回路の構成図である。
図８の回路は、３端子モードに固定された二重ゲート電界効果トランジスタで構成したＣＭＯＳインバータ回路Ｃと図４の性能制御可能ＣＭＯＳインバータ回路とを組み合わせたバッファ回路である。ＣＭＯＳインバータ回路Ｃは、図４のインバータ回路Ａにおいて第１ゲートと第２ゲートを短絡した構成とする。
通常、後段のＣＭＯＳインバータ回路は駆動力を稼ぐためにゲート幅を大きく設計することが多いことからリーク電流の増加が懸念されるが、後段のＣＭＯＳインバータ回路を４端子モードに設定することができれば未使用時や大きな駆動能力を必要としない場合のリーク電流を抑えることができる。
【実施例８】
【００３７】
図９は本発明の実施例８の二重ゲート電界効果トランジスタを用いたＣＭＯＳトランジスタ回路の構成図である。
図９の回路は、図８の回路のＣＭＯＳインバータ回路Ｃにおけるそれぞれの二重ゲート電界効果トランジスタの第２ゲートを図８のように第１ゲートと短絡させる代わりに抵抗Ｒ１、Ｒ２を介して入力信号ｉｎ２ｎ２、ｉｎ２ｐ２端子へ接続して微分回路モードに固定された二重ゲート電界効果トランジスタで構成したＣＭＯＳインバータ回路Ｄと図４の性能制御可能ＣＭＯＳインバータ回路Ａとを組み合わせたバッファ回路である。
（その他の例）
【００３８】
図５および図７〜図９までの実施例４、６〜８では、２段のＣＭＯＳインバータ回路を用いたバッファ回路を示したが、２段以上であれば任意の段数に構成することもできる。その場合の２〜ｎ−１段目（ｎは正の整数で４以上の任意の段数とする）までのＣＭＯＳインバータ回路は、上記実施例で示したそれぞれの回路のあらゆる組み合わせで構成することもできる。
【産業上の利用可能性】
【００３９】
本発明の二重ゲート電界効果トランジスタを用いたＭＯＳトランジスタ回路およびＣＭＯＳトランジスタ回路は、回路を構成する二重ゲート電界効果トランジスタの動作モードを、回路組み上げ後に適宜変更できるようにした二重ゲート電界効果トランジスタを用いたＭＯＳトランジスタ回路およびＣＭＯＳトランジスタ回路の構成を特徴とするので、この特徴を有する技術に適用可能であり、例えば、電界効果トランジスタを用いたＣＭＯＳ回路およびＣＭＯＳセルライブラリ、ＦＰＧＡなどの再構成可能集積回路に適用可能である。
【符号の説明】
【００４０】
１０、１０ａ、１０ｂ、１０ｃ    二重ゲート電界効果トランジスタを含む電界効果トランジスタで構成された機能ブロック
１１、１１ａ、１１ｂ、１１ｃ    選択回路
１２    第１ゲートへの入力信号
１３    第２ゲートへの入力信号候補
１４    選択された第２ゲートへの入力信号
１５    メモリ
１６    インバータ回路
Ｇ１    第１ゲート
Ｇ２    第２ゲート
Ｄ    ドレイン
Ｓ    ソース
ｉｎ１、ｉｎ２ｎ、ｉｎ２ｐ、ｉｎ２ｎ１、ｉｎ２ｐ１、ｉｎ２ｎ２、ｉｎ２ｐ２    入力信号
ｏｕｔ    出力信号
Ｖｄｄ、Ｖｓｓ    電源
ＴＳ１、ＴＳ２、ＴＳ３、ＴＳ４、ＴＳ５、ＴＳ６、ＴＳ７、ＴＳ８    トランジスタスイッチ
Ｘ１、Ｘ２、Ｘ３、Ｘ４    二重ゲート電界効果トランジスタ
Ｒ１、Ｒ２    抵抗
【図１】
2010200083.tif 000003
【図２】
2010200083.tif 000004
【図３】
2010200083.tif 000005
【図４】
2010200083.tif 000006
【図５】
2010200083.tif 000007
【図６】
2010200083.tif 000008
【図７】
2010200083.tif 000009
【図８】
2010200083.tif 000010
【図９】
2010200083.tif 000011