(57)【要約】【課題】メモリ特性のバラツキを抑制した半導体記憶装置、及びその製造方法を提供する。【解決手段】半導体記憶装置１００は、強誘電体キャパシタＣとセルトランジスタＴｒを並列に接続したメモリセルＭＣを有するメモリセルアレイ１ａを備える。メモリセルアレイ１ａは、基板１０の上層に設けられた第１導電層３１と、第１導電層３１の上面に形成された強誘電体層３２と、強誘電体層３２の上面に形成された第２導電層３４と、強誘電体層３２と同層に形成されたストッパー層３３とを備える。化学機械研磨によるストッパー層３３の選択比は、化学機械研磨による強誘電体層３２の選択比よりも大きい。【選択図】図４
2010118417.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタとセルトランジスタを並列に接続したメモリセルを備え、
前記メモリセルは、
基板の上層に設けられた第１導電層と、
前記第１導電層の上面に形成された強誘電体層と、
前記強誘電体層の上面に形成された第２導電層と、
前記強誘電体層と同層に形成されたストッパー層とを備え、
化学機械研磨による前記ストッパー層の選択比は、化学機械研磨による前記強誘電体層の選択比よりも大きい
ことを特徴とする半導体記憶装置。
【請求項２】
前記強誘電体層は、前記ストッパー層の側面に接するように形成され、
前記強誘電体層に面する前記ストッパー層の側面は、傾斜している
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
基板の上層に第１導電層を堆積させる工程と、
前記第１導電層の上面に所定パターンにてストッパー層を堆積させる工程と、
前記第１導電層及び前記ストッパー層を覆うように強誘電体層を堆積させる工程と、
化学機械研磨により、前記ストッパー層の上面に揃うように前記強誘電体層を平坦化する工程と、
前記ストッパー層の上面及び平坦化された前記強誘電体層の上面に第２導電層を堆積させる工程とを備え、
前記ストッパー層は、前記強誘電体層と比較して化学機械研磨による選択比が大となるように構成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項４】
前記ストッパー層をパターニングする場合において、前記ストッパー層の側面が傾斜を有するするように前記ストッパー層を形成する
ことを特徴とする請求項３記載の半導体記憶装置の製造方法。
【請求項５】
前記ストッパー層の上面及び側面からの前記強誘電体層の成長レートが、前記第１導電層の上面からの前記強誘電体層の成長レートよりも遅くなるように、前記強誘電体層を形成する
ことを特徴とする請求項３又は請求項４記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ（ＦｅＲＡＭ）等の半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
記憶媒体として強誘電体キャパシタを用いた記憶装置（強誘電体メモリ：ＦｅＲＡＭ）が開発、及び実用化されている（例えば、特許文献１参照）。強誘電体メモリは不揮発性であり、電源をオフにした後も、記憶内容が失われない、膜厚が十分薄い場合には自発分極の反転速度が速いため高速の書き込み・読み出しが可能である、などの優れた特徴を有する。また、強誘電体メモリは１ビットのメモリセルを１つのトランジスタと１つの強誘電体キャパシタとで構成することが可能であるため、大容量化にも適している。
【０００３】
従来技術では、強誘電体膜（強誘電体キャパシタとして機能する膜）のモフォロジーのために、１００ｎｍ以下の膜厚をウェハー面内に均一に得ることは困難である。そのため、強誘電体膜を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）にて平坦化することにより、１００ｎｍ以下に加工している。強誘電体膜の成膜均一性は、一般に±５％程度である。
【０００４】
しかしながら、上記強誘電体膜の成膜均一性に、強誘電体膜のＣＭＰ後におけるウェハー面内均一性（±５％）が更に加算される。よって、ＣＭＰ後には、強誘電体膜のウェハー面内の成膜均一性が、最大±１０％程度になる可能性がある。すなわち、ＣＭＰにより、強誘電体膜のウェハー面は、成膜均一性は劣化する。このような成膜均一性の劣化は、強誘電体に印加される電界にバラツキを生じさせる。
【０００５】
強誘電体メモリにおいては、強誘電体膜を分極反転させて、情報として「１」、「０」をスイッチさせる。分極反転は、強誘電体キャパシタに印加する抗電界以上の電界で引き起こされる。したがって、強誘電体に印加される電界にバラツキが生じると、分極反転特性が不均一となる。すなわち、結果として、メモリ特性にバラツキが生じることになる。
【特許文献１】特開２００２−２５２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、メモリ特性のバラツキを抑制した半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体記憶装置は、強誘電体キャパシタとトランジスタを並列に接続したメモリセルを備え、前記メモリセルは、基板の上層に設けられた第１導電層と、前記第１導電層の上面に形成された強誘電体層と、前記強誘電体層の上面に形成された第２導電層と、前記強誘電体層と同層に形成されたストッパー層とを備え、化学機械研磨による前記ストッパー層の選択比は、化学機械研磨による前記強誘電体層の選択比よりも大きいことを特徴とする。
【０００８】
また、本発明の一態様に係る半導体記憶装置の製造方法は、基板の上層に第１導電層を堆積させる工程と、前記第１導電層の上面に所定パターンにてストッパー層を堆積させる工程と、前記第１導電層及び前記ストッパー層を覆うように強誘電体層を堆積させる工程と、化学機械研磨により、前記ストッパー層の上面に揃うように前記強誘電体層を平坦化する工程と、前記ストッパー層の上面及び平坦化された前記強誘電体層の上面に第２導電層を堆積させる工程とを備え、前記ストッパー層は、前記強誘電体層と比較して化学機械研磨による選択比が大となるように構成することを特徴とする。
【発明の効果】
【０００９】
本発明は、メモリ特性のバラツキを抑制した半導体記憶装置、及びその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、本発明に係る半導体記憶装置、及びその製造方法の一実施形態について説明する。
【００１１】
［第１実施形態］
（第１実施形態に係る半導体記憶装置１００の回路構成）
先ず、図１を参照して、本発明の第１実施形態に係る半導体記憶装置１００の回路構成を説明する。図１は、第１実施形態に係る半導体記憶装置１００の構成を示すブロック図である。図１に示すように、半導体記憶装置１００は、データを記憶するメモリセルアレイ１ａ、１ｂ、読み出しデータを検知増幅するセンスアンプ回路２ａ、２ｂ、プレート線駆動回路３ａ、３ｂ、サブローデコーダ回路４ａ、４ｂ、メインローデコーダ回路５から構成されている。
【００１２】
メモリセルアレイ１ａ、１ｂは、各々、強誘電体キャパシタＣとセルトランジスタＴｒとからなるメモリセルＭＣにより構成される。このメモリセルＭＣにおいて、強誘電体キャパシタＣとセルトランジスタＴｒとは並列接続されている。この様なメモリセルＭＣが図１に示す例では８個直列接続されて、セルブロックＭＣＢ０、ＭＣＢ１が構成される。すなわち、各セルブロックＭＣＢ０、ＭＣＢ１は、ＴＣ並列ユニット直列接続型強誘電体メモリ（ＦｅＲＡＭ）を構成している。図１では、一対のビット線ＢＬ、ＢＢＬに接続される二つのセルブロックＭＣＢ０、ＭＣＢ１を示している。
【００１３】
セルブロックＭＣＢ０、ＭＣＢ１の一端Ｎ１は、ブロック選択トランジスタＢＳＴ０、ＢＳＴ１を介してビット線ＢＬ、ＢＢＬに接続され、他端Ｎ２は、プレート線ＰＬ、ＢＰＬに接続されている。各セルブロックＭＣＢ０、ＭＣＢ１のセルトランジスタＴｒのゲートは、ワード線ＷＬ０〜ＷＬ７に接続されている。
【００１４】
ビット線ＢＬ、ＢＢＬには、センスアンプ回路２ａ（又は２ｂ）が接続されている。また、プレート線ＰＬ、ＢＰＬには、プレート線駆動回路３ａ（又は３ｂ）が接続され、ワード線ＷＬ０〜ＷＬ７にはサブローデコーダ回路４ａ（又は４ｂ）が接続されている。また、サブローデコーダ回路４ａ、４ｂ、及びメインローデコーダ回路５は、メインブロック選択線ＭＢＳ０、ＭＢＳ１により接続されている。
【００１５】
プレート線駆動回路３ａ（又は３ｂ）は、プレート線ＰＬ、ＢＰＬを選択的に駆動する機能を有する。サブローデコーダ回路４ａ（又は４ｂ）は、ワード線ＷＬ０〜ＷＬ７を選択的に駆動する機能を有する。メインローデコーダ回路５は、メインブロック選択線ＭＢＳ０、ＭＢＳ１を介した制御信号により、サブローデコーダ回路４ａ、４ｂを選択的に駆動する機能を有する。
【００１６】
（第１実施形態に係る半導体記憶装置１００の動作）
次に、図２Ａ、図２Ｂ、図３Ａ、及び図３Ｂを参照し、第１実施形態に係る半導体記憶装置１００の動作を説明する。なお、一例として、メモリセルアレイ１ａのセルブロックＭＣＢ０の動作を説明する。図２Ａ及び図２Ｂは、第１実施形態に係る半導体記憶装置１００のスタンバイ状態の概要を示す図であり、図３Ａ及び図３Ｂは、第１実施形態に係る半導体記憶装置１００の動作状態の概要を示す図である。
【００１７】
図２Ａに示すように、スタンバイ状態にあっては、サブローデコーダ回路４ａは、ワード線ＷＬ０〜ＷＬ７を“Ｈ（ハイ）”状態に駆動する。この駆動により、各セルトランジスタＴｒは、オン状態となる。また、サブローデコーダ回路４ａは、ブロック選択線ＢＳを“Ｌ（ロー）”状態に駆動する。これにより、ブロック選択トランジスタＢＳＴ０は、オフ状態となる。また、プレート線駆動回路３ａは、プレート線ＰＬを０Ｖとする。これら動作により、メモリセルＭＣの強誘電体キャパシタＣは、短絡された状態となる。
【００１８】
ここで、メモリセルＭＣ（ＦｅＲＡＭ）は、読み出しのために、一つのワード線ＷＬが“Ｌ”とされて、電圧が強誘電体キャパシタに印加されたとき、データ“０”、“１”の必ず一方は、自発分極の反転を伴う。従って、読み出し後には、読み出しデータによって、反転した自発分極を再度反転させるという再書き込み動作が必要となる。図２Ｂに示すように、強誘電体キャパシタのヒステリシス特性の自発分極Ｐｒ１、Ｐｒ２が例えば、データ“１”、“０”の記憶状態である。
【００１９】
続いて、図３Ａに示すように、動作状態にあっては、サブローデコーダ回路４ａは、ブロック選択線ＢＳを“Ｈ（ハイ）”状態に駆動する。これにより、ブロック選択トランジスタＢＳＴ０は、オン状態となる。ビット線ＢＬは、図示しないプリチャージ回路により所定電位（０Ｖ）にプリチャージされて、その後、フローティング状態とされる。続いて、プレート線駆動回路３ａは、プレート線ＰＬをＶｉｎｔまで昇圧する。そして、サブローデコーダ回路４ａは、選択されたワード線（この場合、ＷＬ５）を“Ｌ（ロー）”状態に駆動する。これにより、ワード線ＷＬ５が接続されたセルトランジスタＴｒのみが、オフ状態となり、並列接続された強誘電体キャパシタＣからデータが読み出される。
【００２０】
上記動作により、ビット線ＢＬに生じる電位の変化は、図３Ｂに示すように、“１”のデータの残留分極量、及び“０”のデータの残留分極量に応じて異なる。センスアンプ回路２ａは、この信号量の違いを読み取る。
【００２１】
（第１実施形態に係る半導体記憶装置１００のメモリセルアレイ１ａの構造）
次に、図４、及び図５を参照して、第１実施形態に係る半導体記憶装置１００のメモリセルアレイ１ａの構造を説明する。図４は、メモリセルアレイ１ａの断面図である。図５は、図４の一部概略上面図である。
【００２２】
図４に示すように、メモリセルアレイ１ａは、基板１０上に順次積層されたトランジスタ層２０、キャパシタ層３０、及び配線層４０を有する。トランジスタ層２０は、上記セルトランジスタＴｒの機能を有する。キャパシタ層３０は、強誘電体キャパシタＣの機能を有する。また、トランジスタ層２０及びキャパシタ層３０は、上記メモリセルＭＣの機能を有する。
【００２３】
基板１０は、図４に示すように、その上面に所定ピッチをもって設けられたソース／ドレイン層１１を有する。なお、図示は省略するが、基板１０は、その他に、その基板１０内の素子分離を行うためのＳＴＩ(Shallow Trench Isolation)領域を有する。ソース／ドレイン層１１は、セルトランジスタＴｒのソース／ドレインを構成する。
【００２４】
トランジスタ層２０は、図４に示すように、ゲート絶縁層２１、ゲート導電層２２、第１、第２コンタクトプラグ層２３、２４、コンタクト層２５、及び層間絶縁層２６を有する。
【００２５】
ゲート絶縁層２１、及びゲート導電層２２は、基板１０の面上に順次積層されている。ゲート絶縁層２１、及びゲート導電層２２は、積層方向に直交する第１方向に所定ピッチをもってソース／ドレイン層１１を跨ぐように形成されている。第１、第２コンタクトプラグ層２３、２４は、ソース／ドレイン層１１の上面から積層方向に延びるように形成されている。第１、第２コンタクトプラグ層２３、２４は、第１方向に所定ピッチをもって交互に形成されている。コンタクト層２５は、第１コンタクトプラグ層２３の上面に形成されている。層間絶縁層２６は、上記の層２１〜２５を埋めるように、コンタクト層２５（第２コンタクトプラグ層２４）の上面まで形成されている。
【００２６】
ゲート絶縁層２１は、酸化シリコン（ＳｉＯ２）にて構成されている。ゲート導電層２２は、ポリシリコンにて構成されている。第１、第２コンタクトプラグ層２３、２４は、タングステン（Ｗ）をドープした多結晶シリコンにて構成されている。コンタクト層２５は、例えば、タングステンにて構成されている。層間絶縁層２６は、ＢＰＳＧ(Boron Phosphorous Silicate Glass)、Ｐ−ＴＥＯＳ（Plasma-Tetra Ethoxy Silane）のいずれかにて構成されている。
【００２７】
上記トランジスタ層２０の構成において、ゲート絶縁層２１、ゲート導電層２２は、ソース／ドレイン層１１と共にセルトランジスタＴｒとして機能する。また、ゲート導電層２２は、セルトランジスタＴｒの制御ゲート電極として機能する。
【００２８】
キャパシタ層３０は、図４に示すように、第１導電層３１、強誘電体層３２、ストッパー層３３、第２導電層３４、保護層３５、第３、第４コンタクトプラグ層３６、３７、及び層間絶縁層３８を有する。
【００２９】
第１導電層３１は、各々のコンタクト層２５の上面に形成されている。強誘電体層３２は、各々の第１導電層３１の上面にて、第１方向に所定距離をもって２つ形成されている。ストッパー層３３は、第１導電層３１の上面、すなわち、強誘電体層３２と同層に形成されている。ストッパー層３３は、強誘電体層３２の側面に接するように形成されている。第２導電層３４は、強誘電体層３２の上面及びストッパー層３３の上面に形成されている。
【００３０】
保護層３５は、第１導電層３１の側面、ストッパー層３３の側面、第２導電層３４の側面及び上面を覆うように形成されている。第３コンタクトプラグ層３６は、保護層３５を貫通するように、第２コンタクトプラグ層２４の上面から積層方向に延びるように形成されている。第４コンタクトプラグ層３７は、保護層３５を貫通するように、第２導電層３４の上面から積層方向に延びるように形成されている。層間絶縁層３８は、第３、第４コンタクトプラグ層３６、３７の上面まで、上記の層３１〜３７を埋めるように形成されている。
【００３１】
第１導電層３１、及び第２導電層３４は、Ｐｔ、Ｉｒ、ＩｒＯ２、ＳＲＯ、Ｒｕ、ＲｕＯ２のいずれかを含むように構成されている。強誘電体層３２は、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ストロンチウムビスマス（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）のいずれかにて構成されている。
【００３２】
ストッパー層３３は、強誘電体層３２と比較して化学機械研磨による選択比が大とように構成されている。ストッパー層３３は、例えば、アルミナ（Ａｌ２Ｏ３）、窒化シリコン（ＳｉＮ）のいずれかにて構成されている。また、ストッパー層３３は、アルミナと貴金属膜（Ｉｒ、Ｏｔ）とを積層させたものであってもよい。詳細は後述するが、ストッパー層３３は、ＣＭＰにより平坦化を行って強誘電体層３２を形成する際、ストッパーとして機能する。
【００３３】
保護層３５は、いわゆる、水素拡散バリア層として機能する。保護層３５は、Ａｌ２Ｏ３、ＳｉＮ、ＴｉＯ２のいずれかにて構成されている。第３、第４コンタクトプラグ層３６、３７は、タングステン（Ｗ）をドープした多結晶シリコンにて構成されている。層間絶縁層３８は、Ｐ−ＴＥＯＳ、Ｏ３−ＴＥＯＳ、ＳＧＯ、Ｌｏｗ−ｋ層（ＳｉＯＦ、ＳｉＯＣ）のいずれかにて構成されている。
【００３４】
上記キャパシタ層３０の構成において、第１導電層３１、強誘電体層３２、及び第２導電層３４は、強誘電体キャパシタＣとして機能する。
【００３５】
配線層４０は、図４に示すように、第１配線層４１、及び層間絶縁層４２を有する。なお、図示は省略するが、配線層４０は、第１配線層４１の上層にビット線ＢＬ、ＢＢＬ、ワード線ＷＬ０〜ＷＬ７等として機能する層を有する。第１配線層４１は、第３コンタクトプラグ層３６の上面、及び１対の第４コンタクトプラグ層３７の上面を接続するように形成されている。
【００３６】
第１配線層４１は、アルミニウム（Ａｌ）、又は銅（Ｃｕ）にて構成されている。層間絶縁層４２は、Ｐ−ＴＥＯＳ、Ｏ３−ＴＥＯＳ、ＳＧＯ、Ｌｏｗ−ｋ層（ＳｉＯＦ、ＳｉＯＣ）のいずれかにて構成されている。
【００３７】
（第１実施形態に係るキャパシタ層３０の第１製造工程）
次に、図５〜図１１を参照して、第１実施形態に係るキャパシタ層３０の第１製造工程を説明する。図５〜図１１は、第１実施形態に係るキャパシタ層３０の第１製造工程を示す図である。
【００３８】
先ず、図５に示すように、順次、Ｐｔ（又は、Ｉｒ、ＩｒＯ２、ＳＲＯ、Ｒｕ、ＲｕＯ２のいずれか）、アルミナ（Ａｌ２Ｏ３）（又は、窒化シリコン（ＳｉＮ））を堆積させ、層３１ａ、３３ａを形成する。また、層３３ａは、アルミナと貴金属膜（Ｉｒ、Ｏｔ）とを積層させて形成してもよい。なお、層３１ａは、後の工程により第１導電層３１となる。層３３ａは、後の工程によりストッパー層３３となる。
【００３９】
続いて、図６に示すように、エッチングにより、層３３ａを貫通するように所定パターンの溝５１を形成する。
【００４０】
次に、図７に示すように、溝５１を埋め且つ層３１ａ及び層３３ａを覆うように、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）により、ＰＺＴ（又は、ＳＢＴ、ＢＦＯのいずれか）を堆積させ、層３２ａを形成する。なお、層３２ａは、後の工程により強誘電体層３２となる。
【００４１】
続いて、図８に示すように、ＣＭＰにより、層３２ａを平坦化する。この工程により、層３２ａは、強誘電体層３２となる。この工程において、層３３ａは、強誘電体層３２（層３２ａ）と比較して化学機械研磨による選択比が大となるように構成されている。したがって、ＣＭＰは、層３３ａの上面と揃うように行われる。
【００４２】
次に、図９に示すように、強誘電体層３２、及び層３３ａの上面に、Ｐｔ（又は、Ｉｒ、ＩｒＯ２、ＳＲＯ、Ｒｕ、ＲｕＯ２のいずれか）を堆積させ、層３４ａを形成する。なお、層３４ａは、後の工程により第２導電層３４となる。
【００４３】
続いて、図１０に示すように、層３１ａ、層３３ａ、及び層３４ａを貫通する所定パターンの溝５２を形成する。また、層３３ａ、及び層３４ａを貫通する所定パターンの溝５３を形成する。この工程にて、層３１ａは、第１導電層３１となる。層３３ａは、ストッパー層３３となる。層３４ａは、第２導電層３４となる。
【００４４】
次に、図１１に示すように、Ａｌ２Ｏ３（又は、ＳｉＮ、ＴｉＯ２のいずれか）を堆積させ、保護層３５を形成する。
【００４５】
図１１に続いて、層間絶縁層３８、第３、第４コンタクトプラグ層３６、３７を形成し、図４に示すキャパシタ層３０が製造される。
【００４６】
（第１実施形態に係るキャパシタ層３０の第２製造工程）
次に、図１２を参照して、第１実施形態に係るキャパシタ層３０の第２製造工程を説明する。図１２は、第１実施形態に係るキャパシタ層３０の第２製造工程を示す図である。
【００４７】
先ず、第１製造工程と同様に、図５及び図６に示す工程を行う。続いて、図１２に示すように、層３２ａを堆積させる。図１２に示す工程においては、層３３ａ（後に、ストッパー層３３となる層）の上面及び側面からの成長レートが、層３１ａ（後に、第１導電層３１となる層）の上面からの成長レートよりも遅くなるように層３２ａ（後に、強誘電体層３２となる層）を形成する。例えば、図１２に示すように、層３２ａは、層３１ａの上面で高さＨ１となり、層３３ａの上面で高さＨ２（Ｈ２＜Ｈ１）を持つように形成される。
【００４８】
例えば、層３３ａよりも熱伝導率の高い材料で層３１ａを構成すれば、層３３ａよりも層３１ａの表面温度を高くすることができる。これにより、表面温度の高い層３１ａにて、層３２ａの成長レートを速くすることができる。また、層３３ａよりも核形成密度の高い材料で層３１ａを構成すればよい。
【００４９】
続いて、図８〜図１１に示す第１製造方法と同様の工程を行い、図４に示すキャパシタ層３０が製造される。
【００５０】
（第１実施形態の効果）
次に、第１実施形態に係る半導体記憶装置１００の効果について説明する。上述したように、第１実施形態において、キャパシタ層３０は、強誘電体層３２と同層にストッパー層３３を有する。化学機械研磨によるストッパー層３３の選択比は、化学機械研磨による強誘電体層３２の選択比よりも大きい。このストッパー層３３により、化学機械研磨を行う際、強誘電体層３２の上面は、高精度に平坦化される。すなわち、半導体記憶装置１００は、メモリ特性のバラツキを抑制することができる。
【００５１】
続いて、図１３を参照して、第１実施形態の第１製造工程と比較して、第１実施形態の第２製造工程による効果を説明する。一般に、層３３ａ（後に、ストッパー層３３となる層）から形成される層３２ａ（３２ａＡ）の強誘電体特性は、層３１ａ（後に、第１導電層３１となる層）から形成される層３２ａ（３２ａＢ）の強誘電体特性よりも悪い。ここで、第１製造工程Ａ１において、層３３ａの上面及び側面からの層３２ａ（３２ａＡ）の成長レートＲ１は、層３１ａの上面からの層３２ａ（３２ａＢ）の成長レートＲ２と等しい。一方、第２製造工程Ａ２において、層３３ａの上面及び側面からの層３２ａ（３２ａＡ）の成長レートＲ３は、層３１ａの上面からの層３２ａ（３２ａＢ）の成長レートＲ４よりも遅い。
【００５２】
これにより、第２製造工程Ａ２を用いれば、第１製造工程Ａ１よりも、最終的に強誘電体層３２となる領域ＡＲにおいて、層３２ａＢに対する層３２ａＡの割合を抑えることができる。すなわち、第２製造工程を用いれば、第１製造工程よりも層３２ａ（強誘電体層３２）の特性劣化を抑制することができる。
【００５３】
［第２実施形態］
（第２実施形態に係る半導体記憶装置の構造）
次に、図１４を参照して第２実施形態に係る半導体記憶装置の構造について説明する。図１４は、第２実施形態に係るメモリセルアレイ１ａＡの断面図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００５４】
第２実施形態に係るメモリセルアレイ１ａＡは、図１４に示すように、第１実施形態と異なるキャパシタ層３０Ａを有する。キャパシタ層３０Ａは、第１実施形態と異なる強誘電体層３２Ａ、及びストッパー層３３Ａを有する。
【００５５】
ストッパー層３３Ａに面する強誘電体層３２Ａの側面は、前傾形状（底面の長さが上面よりも小である略台形形状）に形成されている。強誘電体層３２Ａに面するストッパー層３３Ａの側面は、後傾形状に形成されている。なお、第２実施形態においては、強誘電体層３２Ａを第１実施形態の第２製造工程を用いて形成する。
【００５６】
（第２実施形態の効果）
次に、第２実施形態に係る半導体記憶装置の効果について説明する。ストッパー層３３Ａは、第１実施形態と同様に、強誘電体層３２Ａと同層に形成されている。したがって、第２実施形態に係る半導体記憶装置は、第１実施形態と同様の効果を奏する。
【００５７】
続いて、図１５を参照して、第１実施形態の第１製造工程Ａ１と比較して、第２実施形態の製造工程Ａ３の効果を説明する。第１実施形態の第１製造工程Ａ１では、図１５に示すように、最終的に強誘電体層３２となる領域ＡＲに、強誘電体特性の悪い層３２ａＡが形成される。一方、第２実施形態の製造工程Ａ３において、強誘電体層３２Ａに面するストッパー層３３Ａの側面は、後傾形状に形成されている。これにより、第２実施形態の製造工程Ａ３は、図１５に示すように、最終的に強誘電体層３２Ａとなる領域ＡＲに、強誘電体特性の良い層３２ａＢのみを形成することができる。すなわち、第２実施形態に係る半導体記憶装置は、第１実施形態よりも、更にメモリ特性のバラツキを抑制することができる。
【００５８】
［第３実施形態］
（第３実施形態に係る半導体記憶装置の構造）
次に、図１６、及び図１７を参照して第３実施形態に係る半導体記憶装置の構造について説明する。図１６は、第３実施形態に係るメモリセルアレイ１ａＢの断面図である。図１７は、第３実施形態に係る強誘電体層３２Ｂ、ストッパー層３３Ｂを示す上面図である。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００５９】
第３実施形態に係るメモリセルアレイ１ａＢは、図１６及び図１７に示すように、第１及び第２実施形態と異なるキャパシタ層３０Ｂを有する。キャパシタ層３０Ｂは、第１及び第２実施形態と異なる強誘電体層３２Ｂ、及びストッパー層３３Ｂを有する。
【００６０】
強誘電体層３２Ｂは、図１７に示すように、第１方向、及び第２方向（積層方向、第１方向に直交する方向）にて構成される面内にて、千鳥状に配置されている。ストッパー層３３Ｂは、図１６及び図１７に示すように、強誘電体層３２Ｂの側面に形成されていない。ストッパー層３３Ｂは、上方からみて、所定間隔をもって一対の強誘電体層３２Ｂを取り囲むように、千鳥格子状に形成されている。
【００６１】
（第３実施形態の効果）
次に、第３実施形態に係る半導体記憶装置の効果について説明する。ストッパー層３３Ｂは、第１及び第２実施形態と同様に、強誘電体層３２Ｂと同層に形成されている。したがって、第３実施形態に係る半導体記憶装置は、第１及び第２実施形態と同様の効果を奏する。
【００６２】
[その他実施形態]
以上、発明の一実施形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【００６３】
例えば、上記第１実施形態においては、メモリセルアレイ１ａは、ストッパー層３３を有する。しかしながら、図１０に示す工程で、ストッパー層３３（層３３ａ）を完全に除去し、メモリセルアレイ１ａを形成してもよい。
【００６４】
また、上述した第１及び第２実施形態に係る半導体記憶装置は、ＴＣ並列ユニット直列接続型のＦｅＲＡＭであるが、この他、１Ｔ型（トランジスタ型）のＦｅＲＡＭ、１Ｔ１Ｃ型（キャパシタ型）のＦｅＲＡＭ、或いは２Ｔ２Ｃ型のＦｅＲＡＭの構成に用いてもよい。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１実施形態に係る半導体記憶装置１００の構成を示すブロック図である。
【図２Ａ】第１実施形態に係る半導体記憶装置１００のスタンバイ状態の概要を示す図である。
【図２Ｂ】第１実施形態に係る半導体記憶装置１００のスタンバイ状態の概要を示す図である。
【図３Ａ】第１実施形態に係る半導体記憶装置１００の動作状態の概要を示す図である。
【図３Ｂ】第１実施形態に係る半導体記憶装置１００の動作状態の概要を示す図である。
【図４】第１実施形態に係るメモリセルアレイ１ａの断面図である。
【図５】第１実施形態に係るキャパシタ層３０の第１製造工程を示す図である。
【図６】第１実施形態に係るキャパシタ層３０の第１製造工程を示す図である。
【図７】第１実施形態に係るキャパシタ層３０の第１製造工程を示す図である。
【図８】第１実施形態に係るキャパシタ層３０の第１製造工程を示す図である。
【図９】第１実施形態に係るキャパシタ層３０の第１製造工程を示す図である。
【図１０】第１実施形態に係るキャパシタ層３０の第１製造工程を示す図である。
【図１１】第１実施形態に係るキャパシタ層３０の第１製造工程を示す図である。
【図１２】第１実施形態に係るキャパシタ層３０の第２製造工程を示す図である。
【図１３】第１実施形態に係る第２製造工程の効果を説明する図である。
【図１４】第２実施形態に係るメモリセルアレイ１ａＡの断面図である。
【図１５】第２実施形態の効果を説明する図である。
【図１６】第３実施形態に係るメモリセルアレイ１ａＢの断面図である。
【図１７】第３実施形態に係る強誘電体層３２Ｂ、ストッパー層３３Ｂを示す上面図である。
【符号の説明】
【００６６】
１ａ、１ｂ、１ａＡ、１ａＢ…メモリセルアレイ、  １０…基板、  ２０…トランジスタ層、  ３０、３０Ａ…キャパシタ層、  ３１…第１導電層、  ３２、３２Ａ、３２Ｂ…強誘電体層  ３３、３３Ａ、３３Ｂ…ストッパー層、  ３４…第２導電層、  ３５…保護層、  ５０…配線層、  １００…半導体記憶装置。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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