(57)【要約】【課題】SRAMを備えた半導体装置とその製造方法において、当該SRAMの占有面積を低減すること。【解決手段】SRAMが形成された第１の領域Iとそれ以外の第２の領域IIとを有するシリコン基板１０と、第１の領域Iに形成され、第１のゲート電極１９ａを備えたSRAMの第１のトランジスタTRn1と、第２の領域IIに形成され、第２のゲート電極１９ｂを備えた第２のトランジスタTRn0とを有し、第１のゲート電極１９ａの高さが、第２のゲート電極１９ｂの高さよりも低い半導体装置による。【選択図】図１２
2010010218.tif 000002
【特許請求の範囲】
【請求項１】
SRAM(Static Random Access Memory)が形成された第１の領域とそれ以外の第２の領域とを有する半導体基板と、
前記第１の領域に形成され、第１のゲート電極を備えた前記SRAMの第１のトランジスタと、
前記第２の領域に形成され、第２のゲート電極を備えた第２のトランジスタとを有し、
前記第１のゲート電極の高さが、前記第２のゲート電極の高さよりも低いことを特徴とする半導体装置。
【請求項２】
前記第１及び第２のゲート電極のそれぞれの側面に形成されたサイドウォールを更に有し、
前記第１のゲート電極の側面における前記サイドウォールのゲート長方向の幅が、前記第２のゲート電極の側面における前記サイドウォールのゲート長方向の幅よりも狭いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート電極の高さは、前記第２のゲート電極の高さの７５％以下であることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
導電型が互いに異なる前記第２のトランジスタを複数備え、
n型の前記第２のトランジスタの前記第２のゲート電極を覆う引っ張り応力の第１の絶縁膜と、
p型の前記第２のトランジスタの前記第２のゲート電極を覆う圧縮応力の第２の絶縁膜とを更に有することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の領域は、ロジック回路が形成された領域であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
SRAMが形成される第１の領域とそれ以外の第２の領域とを有する半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に導電膜を形成する工程と、
前記第１の領域における前記導電膜の膜厚を、前記第２の領域における該導電膜の膜厚よりも薄くする工程と、
前記導電膜をパターニングすることにより、前記第１の領域に前記SRAMのトランジスタの第１のゲート電極を形成し、前記第２の領域に第２のゲート電極を形成する工程と、
前記第１及び第２のゲート電極のそれぞれの横の前記半導体基板にソース／ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
SRAM(Static Random Access Memory)は、データを格納するためのレジスタやキャッシュメモリとしてCPU(Central Processing Unit)等の半導体装置に広く用いられている。CPUは、演算を行うロジック回路領域とデータを格納するSRAM領域とを有しており、SRAM領域の占有面積の縮小化することにより小型化を達成しうる。
【０００３】
SRAM領域の占有面積を縮小化するには、例えば、SRAMを構成するトランジスタ等のレイアウトを工夫する方法がある（特許文献１）。しかしながら、プロセス上の制約によってレイアウトの自由度には限界がある。
【０００４】
一方、CPUのロジック回路領域については、占有面積の縮小よりもトランジスタの駆動能力を優先させて演算速度を速めるのが好ましい。駆動能力の向上には、内部応力の強い窒化膜等でトランジスタのゲート電極を被覆し、その応力によってチャンネル領域に歪みを加え、それによりキャリアの移動度を低減する方法がある（特許文献２）。
【特許文献１】特開平１１−４５９４８号公報
【特許文献２】特開２００７−１５７９２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
SRAMを備えた半導体装置とその製造方法において、当該SRAMの占有面積を低減することを目的とする。
【課題を解決するための手段】
【０００６】
以下の開示の一観点によれば、SRAMが形成された第１の領域とそれ以外の第２の領域とを有する半導体基板と、前記第１の領域に形成され、第１のゲート電極を備えた前記SRAMの第１のトランジスタと、前記第２の領域に形成され、第２のゲート電極を備えた第２のトランジスタとを有し、前記第１のゲート電極の高さが、前記第２のゲート電極の高さよりも低い半導体装置が提供される。
【０００７】
また、別の観点によれば、SRAMが形成される第１の領域とそれ以外の第２の領域とを有する半導体基板の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に導電膜を形成する工程と、前記第１の領域における前記導電膜の膜厚を、前記第２の領域における該導電膜の膜厚よりも薄くする工程と、前記導電膜をパターニングすることにより、前記第１の領域に前記SRAMのトランジスタの第１のゲート電極を形成し、前記第２の領域に第２のゲート電極を形成する工程と、前記第１及び第２のゲート電極のそれぞれの横の前記半導体基板にソース／ドレイン領域を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、第１及び第２のゲート電極を形成する前に、第１の領域における導電膜の膜厚を第２の領域におけるよりも予め薄くする。よって、レジストパターンをエッチングマスクにして導電膜をエッチングするとき、第１の領域では第２の領域よりも導電膜のエッチングが早期に終了する。そのため、第１の領域におけるレジストパターンの後退量が第２の領域よりも低減されるので、第１のゲート電極の後退量も抑えられ、後退量を見込んでSRAMセルを広く設計する必要がなくなり、半導体装置の小型化を実現することが可能となる。
【発明を実施するための最良の形態】
【０００９】
（１）予備的事項の説明
本発明の実施の形態の説明に先立ち、予備的事項について説明する。
【００１０】
SRAMを備えた半導体装置の小型化を図るには、SRAMのセル面積を縮小することが有効である。但し、以下に説明するように、プロセス上の制約によってセル面積の縮小が困難な場合がある。
【００１１】
図１（ａ）、（ｂ）は、SRAMを備えた半導体装置の製造途中の平面図である。これらの図は、SRAMのトランジスタのゲート電極を形成する段階を示すものであって、SRAMのセル領域の一部を拡大して示している。
【００１２】
この半導体装置を製造するには、まず、図１（ａ）に示すように、シリコン基板１に形成された溝内に酸化シリコン等の素子分離絶縁膜２を埋め込む。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれ、素子分離絶縁膜２の間の領域が活性領域１ｂとなる。
【００１３】
次いで、シリコン基板１の全面にゲート絶縁膜用の不図示の熱酸化膜を形成し、その上にポリシリコン膜等の導電膜５を形成する。
【００１４】
次に、図１（ｂ）に示すように、導電膜５の上にゲート電極形状のレジストパターン６を形成する。
【００１５】
続いて、図２（ａ）に示すように、このレジストパターン６をエッチングマスクにして導電膜５をドライエッチングする。このとき、図中の矢印で示すように、エッチング雰囲気から受けるダメージによってレジストパターン６の側面は後退する。
【００１６】
このエッチングを終了後にレジストパターン６を除去すると、図２（ｂ）に示すように、パターニングされた導電膜５よりなるゲート電極５ａが得られる。
【００１７】
この後に、ゲート電極５ａをマスクにして活性領域１ｂにソース／ドレイン領域用の不純物をイオン注入することで、ゲート電極５ａと活性領域１ｂとが交差する部分に電界効果型トランジスタTRが形成されることになる。
【００１８】
このような半導体装置の製造方法では、図２（ａ）に示したように、導電膜５のエッチング時にレジストパターン６の側面が後退する。
【００１９】
その結果、図３の拡大平面図に示すように、素子分離絶縁膜２上に位置すべきゲート電極５ａの先端部５ｂが、活性領域１ｂまで後退してしまうことがある。こうなると、ゲート電極５ａの両側の活性領域１ｂに形成されるソース／ドレイン領域同士が電気的に短絡し、トランジスタTRが不良となってしまう。
【００２０】
このような不都合を回避するため、レジストパターン６の後退量を予め考慮に入れ、図２（ａ）に示すレジストパターン６の素子分離絶縁膜２への突き出し量Lを大きくとることも考えられる。
【００２１】
しかしながら、これでは突き出し量Lの分だけ素子分離絶縁膜２の幅Wが広くなり、半導体装置の小型化を妨げてしまう。
【００２２】
本願発明者は、このような知見に鑑み、以下に説明するような本実施形態に想到した。
【００２３】
（２）第１実施形態
本実施形態では、SRAM領域とロジック回路領域とを備えた半導体装置について説明する。そのような半導体装置としてはCPUがある。CPUでは、ロジック回路領域において演算が行われ、SRAM領域のレジスタやキャッシュメモリにデータが格納される。
【００２４】
図４は、SRAM領域の一つのメモリセルCの等価回路図である。
【００２５】
これに示されるように、一つのメモリセルCは、第１〜第４のn型電界効果型トランジスタTRn1〜TRn4と、第１及び第２のp型電界効果型トランジスタTRp1、TRp2とを有する。
【００２６】
これらのトランジスタのうち、第１及び第３のn型電界効果型トランジスタTRn1、TRn3は、トランスファトランジスタとして機能し、各々のソース／ドレイン領域の一端がビット線BLT、BLCに電気的に接続される。
【００２７】
また、第１及び第２のp型電界効果型トランジスタTRp1、TRp2はロードトランジスタとして機能するものであって、各々のソース／ドレイン領域の一端に電源電圧VDDが印加される。
【００２８】
そして、第２及び第４のn型電界効果型トランジスタTRn2、TRn4は、ドライバートランジスタとして機能し、各々のソース／ドレイン領域の一端は接地電位とされる。
【００２９】
図５は、図４のメモリセルCの設計上の平面レイアウトを示す平面図である。
【００３０】
なお、図５において、図４と同じ要素には図４におけるのと同じ符号を付し、その説明は省略する。また、図５では、簡略化のためにゲート電極と活性領域のレイアウトのみを示し、これら以外の要素については省略している。
【００３１】
図５に示されるように、メモリセルCにおけるシリコン基板１０には、STI用の酸化シリコン膜等の素子分離絶縁膜１２が形成され、この素子分離絶縁膜１２によりトランジスタの活性領域１０ｂが画定される。
【００３２】
そして、その活性領域１０ｂの上に不図示のゲート絶縁膜を介して第１のゲート電極１９ａが形成され、第１のゲート電極１９ａと活性領域１０ｂとが交差する部分に既述の各トランジスタTRn1〜TRn4、TRp1、TRp2が形成される。
【００３３】
以下に、この半導体装置の製造方法について説明する。
【００３４】
図６〜図１２は、本実施形態に係る半導体装置の製造途中の断面図である。
【００３５】
これらの図では、半導体装置のSRAM領域（第１の領域）Iとロジック回路領域（第２の領域）IIのそれぞれの断面を併記する。このうち、SRAM領域Iについては、図５のA−A線とB−B線に沿った二つの断面について示す。
【００３６】
最初に、図６（ａ）に示すように、シリコン基板１０にSTI用の素子分離溝を形成してその中に酸化シリコン等の素子分離絶縁膜１２を埋め込み、この素子分離絶縁膜１２によりトランジスタの活性領域１０ｂを画定する。なお、STIに代えて、LOCOS(Local Oxidation of Silicon)により素子分離を行ってもよい。
【００３７】
そして、イオン注入によりシリコン基板１０に不純物を導入し、第１及び第２のpウェル１３、１５と第１及び第２のnウェル１４、１６とを形成する。このような不純物の打ち分けは不図示のレジストパターンを用いて行われ、各ウェル１３〜１６を形成後にそのレジストパターンは除去される。
【００３８】
次に、各ウェル１３〜１６の表層部分にイオン注入によりトランジスタの閾値調節用の不純物拡散領域を形成した後、各ウェル１３〜１６内の不純物を活性化させるための活性化アニールを行う。
【００３９】
次いで、図６（ｂ）に示すように、シリコン基板１０の表面を熱酸化することにより、厚さが約１〜２nmの熱酸化膜よりなるゲート絶縁膜１８を形成する。
【００４０】
続いて、図７（ａ）に示すように、ゲート絶縁膜１８の上に導電膜１９としてポリシリコン膜をCVD法により厚さ約１００nmに形成する。なお、ポリシリコン膜に代えてアモルファスシリコン膜を導電膜１９として形成してもよい。
【００４１】
そして、図７（ｂ）に示すように、導電膜１９の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン２１とする。
【００４２】
図示のように、第１のレジストパターン２１はロジック回路領域IIのみを覆うように形成され、SRAM領域Iは第１のレジストパターン２１に覆われずに露出する。
【００４３】
その後に、図８（ａ）に示すように、第１のレジストパターン２１をマスクにして導電膜２１をその途中の深さまでドライエッチングし、SRAM領域Iにおける導電膜２１の膜厚をロジック回路領域IIにおける膜厚よりも薄くする。どの程度薄くするかは特に限定されないが、本実施形態ではロジック回路領域IIにおける膜厚の７５％以下となるような膜厚、例えば５０nm程度となるようにSRAM領域Iにおける導電膜２１を薄くする。
【００４４】
このドライエッチングはRIE(Reactive Ion Etching)により行われ、CF系のガスとHBrとの混合ガスがエッチングガスとして使用される。このうち、CF系のガスとしては、CF4、CHF3、C2F6、及びC4F8のいずれかを使用し得る。また、エッチング条件は特に限定されないが、本実施形態ではエッチング雰囲気の圧力を１〜１００Pa程度とし、エッチング雰囲気に印加する高周波電力の周波数を１３．５６MHzとする。
【００４５】
なお、エッチング深さは、エッチング時間を制御することによりある程度調節することができる。
【００４６】
この後に、第１のレジストパターン２１は除去される。
【００４７】
続いて、図８（ｂ）に示すように、導電膜１９の上にフォトレジストを塗布し、それを露光、現像してゲート電極形状の第２のレジストパターン２５を形成する。
【００４８】
次に、図９（ａ）に示すように、第２のレジストパターン２５をマスクにして導電膜１９をドライエッチングすることにより、SRAM領域Iに第１のゲート電極１９ａを形成すると共に、ロジック回路領域に第２のゲート電極１９ｂを形成する。
【００４９】
このときのエッチング条件は特に限定されず、図８（ａ）の工程と同じエッチングガス、圧力、及び高周波電力を採用し得る。
【００５０】
ここで、上記のようにSRAM領域Iにおける導電膜１９の膜厚をロジック回路領域IIにおけるよりも予め薄くしておいたので、本工程におけるSRAM領域Iの導電膜１９のエッチングはロジック回路領域IIよりも早期に終了する。
【００５１】
図１３は、この工程を終了した後のSRAM領域Iの平面図である。なお、既述の図９（ａ）のSRAM領域Iにおける二つの断面図は、それぞれ図１３のA−A線とB−B線に沿った断面図に相当する。
【００５２】
図１３に示されるように、第２のレジストパターン２５は、エッチング雰囲気から受けるダメージによってその側面が後退する。
【００５３】
但し、SRAM領域Iでは、上記のようにエッチングが早期に終了するので、第２のレジストパターン２５の後退量ΔDはロジック回路領域IIにおけるよりも少なくて済む。したがって、後退量ΔDを見込んだゲート電極の突き出し量Lをロジック回路領域IIにおけるよりも少なくでき、素子分離絶縁膜１２の幅Wをロジック回路領域IIよりも狭くすることが可能となる。
【００５４】
この後に、第２のレジストパターン２５は除去される。
【００５５】
次に、図９（ｂ）に示すように、第１及び第２のゲート電極１９ａ、１９ｂをマスクにし、シリコン基板１０に不純物をイオン注入する。これにより、ゲート電極１９ａ、１９ｂの横のシリコン基板１０に、第１及び第２のn型ソース／ドレインエクステンション３１、３３と、第１及び第２のp型ソース／ドレインエクステンション３２、３４が図示のように形成される。
【００５６】
なお、n型とp型の不純物の打ち分けは不図示のレジストパターンを用いて行われる。また、この後に更に各ソース／ドレインエクステンション３１〜３４にポケット注入を行ってもよい。
【００５７】
次いで、図１０（ａ）に示すように、シリコン基板１０の上側全面に絶縁膜を形成し、それをエッチバックしてゲート電極１９ａ、１９ｂの側面に絶縁性サイドウォール４０として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜又は窒化シリコン膜を形成する。
【００５８】
このようにして形成される絶縁性サイドウォール４０のゲート長方向の幅は、ゲート電極１９ａ、１９ｂの高さが低いほど狭くなる。
【００５９】
本実施形態では、上記のようにSRAM領域Iにおける第１のゲート電極１９ａがロジック回路領域IIにおける第２のゲート電極１９ｂよりも低い。そのため、第１のゲート電極１９ａの側面における絶縁性サイドウォール４０のゲート長方向の幅W1は、第２のゲート電極１９ｂにおける幅W2よりも狭くなる。これにより、SRAM領域Iでは、ゲート長方向のトランジスタのサイズをロジック回路領域IIにおけるよりも小さくでき、これによりSRAM領域Iの縮小化を図ることが可能となる。
【００６０】
なお、絶縁性サイドウォール４０の幅W1、W2は、典型的には３０〜８０nm程度となる。
【００６１】
次に、図１０（ｂ）に示す断面構造を得るまでの工程について説明する。
【００６２】
まず、ゲート電極１９ａ、１９ｂと絶縁性サイドウォール４０とをマスクにするイオン注入により、シリコン基板１０に不純物を導入する。
【００６３】
これにより、SRAM領域Iでは、第１のゲート電極１９ａの横のシリコン基板１０に第１のn型ソース／ドレイン領域４１と第１のp型ソース／ドレイン領域４２が形成される。
【００６４】
また、ロジック回路領域IIでは、第２のゲート電極１９ｂの横のシリコン基板１０に第２のn型ソース／ドレイン領域４３と第２のp型ソース／ドレイン領域４４とが形成される。
【００６５】
そして、シリコン基板１０の上側全面にスパッタ法によりコバルト層等の高融点金属層を形成した後、それをアニールしてシリコンと反応させ、各ソース／ドレイン領域４１〜４４の上にコバルトシリサイド層等の高融点金属シリサイド層４５を形成する。その後に、素子分離絶縁膜１２の上等で未反応となっている高融点金属層をウエットエッチングにより除去する。
【００６６】
その高融点金属シリサイド層４５は第１及び第２のゲート電極１９ａ、１９ｂの表層にも形成され、これにより各ゲート電極１９ａ、１９ｂが低抵抗化される。
【００６７】
ここまでの工程により、SRAM領域Iには、第１のn型電界効果型トランジスタTRn1と第１のp型電界効果型トランジスタTRp1の基本構造が完成する。
【００６８】
既述のように、第１のn型電界効果型トランジスタTRn1は、SRAMメモリセルにおいてトランスファトランジスタとして機能するものであり、第１のゲート電極１９ａと第１のn型ソース／ドレイン領域４１とを有する。
【００６９】
また、第１のp型電界効果型トランジスタTRp1は、ロードトランジスタとして機能するものであって、第１のゲート電極１９ａと第１のp型ソース／ドレイン領域４２とを有する。
【００７０】
なお、SRAMメモリセルにおけるこれら以外のトランジスタTRn3〜TRn4、TRp2（図５参照）も上記と同様のプロセスによって作製される。
【００７１】
一方、ロジック回路領域IIには、n型の電界効果型コアトランジスタTRn0とp型の電界効果型コアトランジスタTRp0の基本構造が完成する。これらのコアトランジスタTRn0、TRp0は、例えばCPUの演算回路に使用されるものであって、図示のように第２のゲート電極１９ｂやソース／ドレイン領域４３、４４を有する。
【００７２】
続いて、図１１（ａ）に示すように、シリコン基板１０の上側全面にカバー絶縁膜５０としてプラズマCVD法により窒化シリコン膜を厚さ約２０〜７０nmに形成する。
【００７３】
ここで、窒化シリコンよりなるカバー絶縁膜５０は、シリコン酸化膜等の他の絶縁膜と比較して膜の内部応力が強く、ゲート電極１９ａ、１９ｂの側面を通じてこれらのゲート電極下のチャンネル領域CRにおけるシリコン基板１０に歪みを生じさせる。
【００７４】
特に、上記のように第２のゲート電極１９ｂを第１のゲート電極１９ａよりも高く形成したことで、第２のゲート電極１９ｂの側面がカバー絶縁膜５０から受ける応力の大きさは第１のゲート電極１９ａのそれと比較して大きくなる。
【００７５】
そのため、第２のゲート電極１９ｂ下のチャンネル領域CRでは、第１のゲート電極１９ａ下と比較してシリコン基板１０の歪みが大きくなるので、その歪みによってキャリアの移動度を小さくでき、トランジスタの駆動能力を高めることが可能となる。
【００７６】
次いで、図１１（ｂ）に示すように、カバー絶縁膜５０の上にCVD法により酸化シリコン膜を形成し、その酸化シリコン膜を層間絶縁膜５１とする。その後、層間絶縁膜５１の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。平坦化後の層間絶縁膜５１の膜厚は、シリコン基板１０の平坦面上で例えば約２００〜４００nmとなる。
【００７７】
次に、図１２に示すように、フォトリソグラフィとエッチングによりソース／ドレイン領域４１〜４４上の絶縁膜５０、５１にコンタクトホール５１ａを形成し、その中にソース／ドレイン領域４１〜４４と電気的に接続された導電性プラグ５２を埋め込む。
【００７８】
その導電性プラグ５２を形成するには、まず、コンタクトホール５１ａの内面と層間絶縁膜５１の上面にグルー膜としてチタン膜と窒化チタン膜とをこの順にスパッタ法で形成する。そして、このグルー膜の上にCVD法によりタングステン膜を形成してコンタクトホール５１ａを埋め込んだ後、層間絶縁膜５１の上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール５１ａ内にのみ導電性プラグ５２として残す。
【００７９】
この後は、金属配線と層間絶縁膜とを交互に積層して多層配線構造を形成する工程に移るが、その詳細については省略する。
【００８０】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【００８１】
上記した本実施形態によれば、図８（ａ）に示したように、ゲート電極を形成する前に、SRAM領域Iにおける導電膜１９の厚さを予め薄くしておく。そのため、図１３に示したように、導電膜１９をパターニングしてゲート電極１９ａ、１９ｂを形成する際、SRAM領域Iにおける第２のレジストパターン２５の後退量ΔDがロジック回路領域IIにおけるよりも少なくなる。その結果、後退量ΔDを見込んだゲート電極の突き出し量Lをロジック回路領域IIにおけるよりも少なくすることができ、素子分離絶縁膜１２の幅Wをロジック回路領域IIよりも狭くすることが可能となる。これにより、SRAM領域Iの占有面積を低減でき、半導体装置の小型化を図ることが可能となる。
【００８２】
例えば、図１３の平面図においてメモリセルCのX方向の長さを７５０nm、Y方向の長さを３４０nmとし、セル面積が０．２５５μm2（＝７５０nm×３４０nm）の場合を想定する。この場合、SRAM領域Iにおける導電膜１９の厚さを、本実施形態のように１００nmから予め５０nmに薄くすると、薄くしない場合と比較して後退量ΔDを約１０nm程度削減できる。
【００８３】
一つのメモリセルCには、第１のゲート電極１４ａの端部が図１３の矢印G1〜G4で示す四箇所に存在することから、メモリセルCのX方向の長さを約４０nm（＝４×１０nm）程度短縮して７１０nm（＝７５０nm−４０nm）とすることができる。これにより、メモリセルCの面積が０．２４１μm2（＝７１０nm×３４０nm）となり、セル面積を約５％低減することが可能となる。
【００８４】
なお、SRAM領域Iとロジック回路領域IIにおける導電膜１９の膜厚差が少なすぎると、セル面積低減の効果が薄くなる。効果が顕著と言えるのは、本実施形態を採用しない場合と比較してセル面積が２．５％以上低減できる場合である。
【００８５】
２．５％以上のセル面積の低減を図るには、図８（ａ）の工程におけるエッチングにより、SRAM領域Iにおける導電膜１９の厚さをロジック回路領域IIにおける厚さの７５％以下とすればよい。このようにすると、SRAM領域Iにおける導電膜１９の厚さが７５nm（＝１００nm×０．７５）となり、本実施形態を採用しない場合と比較して後退量ΔDを約５nm低減できる。その結果、メモリセルCのX方向の長さが約２０nm（＝４×５nm）程度短くなって７３０nm程度となり、メモリセルCの面積は０．２４９μm2（＝７３０nm×３４０nm）となって２．５％の面積低減が図られる。
【００８６】
なお、本実施形態のように意図的に第１のゲート電極１９ａと第２のゲート電極１９ｂとで高低差をつけようとしなくても、プロセス中に自然に高低差が発生する場合がある。例えば、レジストパターンを剥離する薬液や、イオン注入のスルー膜として使用する熱酸化膜を除去するのに使用するフッ酸溶液に曝される回数が各ゲート電極１９ａ、１９ｂで異なると、上記のような高低差が発生する場合もある。
【００８７】
しかしながら、一回の薬液処理によって減るゲート電極の高さは１nm程度であり、各領域I、IIに合わせて８種類のトランジスタがある場合にはゲート電極間の高低差は最大でも８nmであり、１０nmを超えることはない。すなわち、このように自然に発生する高低差を利用したのでは、導電膜１９のもともとの厚さが１００nmの場合、セル面積の縮小に有効な２５nm（１００nm−７５nm）の高低差を達成することができない。
【００８８】
しかも、本実施形態では、図１０（ａ）に示したように、第１のゲート電極１４ａを第２のゲート電極１４ｂよりも低くしたことで、第１のゲート電極１４ａの横で絶縁性サイドウォール４０の幅W1が第２のゲート電極１９ｂの横における幅W2よりも狭くなる。これにより、SRAM領域Iのゲート長方向の長さが短縮され、半導体装置の一層の小型化を実現することが可能となる。
【００８９】
これに対し、ロジック回路領域IIについては、図１１（ａ）に示したように、第２のゲート電極１９ｂの高さが第１のゲート電極１９ａよりも高くなるので、第２のゲート電極１９ｂがカバー絶縁膜５０から受ける応力を大きくすることができる。そのような応力により、第２のゲート電極１９ｂ下のチャネルCRでの移動度が高まり、コアトランジスタTRn0、TRp0の駆動能力が向上し、ロジック回路領域IIに形成される演算回路等の演算速度を高速化することができる。
【００９０】
（３）第２実施形態
第１実施形態では、カバー絶縁膜５０の応力を利用してロジック回路領域IIのコアトランジスタTRn0、TRp0の駆動能力を高めるようにした。
【００９１】
但し、駆動能力の向上に必要なカバー絶縁膜５０の応力の向きは、トランジスタの導電型がn型の場合とp型の場合とで逆となる。
【００９２】
例えば、n型トランジスタのチャンネル領域では、カバー絶縁膜５０が引っ張り応力のときに電子の移動度が低くなり、トランジスタの駆動能力が高くなる。
【００９３】
これに対し、p型トランジスタのチャネル領域では、カバー絶縁膜５０が圧縮応力のときにホールの移動度が低くなり、トランジスタの駆動能力が高くなる。
【００９４】
本実施形態では、ロジック回路領域IIにおいて、n型コアトランジスタTRn0とp型コアトランジスタTRp0の双方の駆動能力を高めるのに好適なカバー絶縁膜を以下のようにして形成する。
【００９５】
図１４〜図１７は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【００９６】
この半導体装置を製造するには、まず、第１実施形態に従って既述の図１０（ｂ）の構造を作製する。
【００９７】
その後、図１４（ａ）に示すように、シリコン基板１０の上側全面に第１のカバー絶縁膜６１としてプラズマCVD法により窒化シリコン膜を約２０〜７０nmの厚さに形成し、この第１のカバー絶縁膜６１で各ゲート電極１９ａ、１９ｂを覆う。この第１のカバー絶縁膜６１を成膜するための成膜ガスは特に限定されないが、本実施形態ではSiH4とNH3との混合ガスを使用する。
【００９８】
ここで、第１のカバー絶縁膜６１の内部応力の向きは成膜条件によって調節し得る。本実施形態のようにプラズマCVD法で窒化シリコン膜を形成する場合は、プラズマ化用の高周波電力のパワー、成膜雰囲気の圧力、及び成膜ガスの流量等の成膜パラメータのいずれかを増減させることで応力の向きを調節できる。
【００９９】
例えば、圧力を下げる、或いは高周波電力のパワーを上げると、窒化シリコン膜は緻密となり、圧縮応力となる。逆に、圧力を上げる、或いは高周波電力のパワーを下げると、窒化シリコン膜は疎となり、引っ張り応力となる。
【０１００】
本実施形態では、このような成膜パラメータと応力の向きとの関係を利用し、内部応力が引っ張り応力となるような条件で第１のカバー絶縁膜６１を形成する。
【０１０１】
次いで、図１４（ｂ）に示すように、第１のカバー絶縁膜６１の上にフォトレジストを塗布し、それを露光、現像して第３のレジストパターン６４を形成する。
【０１０２】
図示のように、その第３のレジストパターン６４は、SRAM部Iの全面と、ロジック回路領域IIのn型コアトランジスタTRn0とを覆う。
【０１０３】
その後、図１５（ａ）に示すように、第３のレジストパターン６４をマスクにして第１のカバー絶縁膜６１をドライエッチングし、p型コアトランジスタTRp0の形成領域から第１のカバー絶縁膜６１を除去する。
【０１０４】
このとき使用されるエッチングガスは特に限定されないが、本実施形態では例えばCHF3、Ar、及びO2の混合ガスを使用する。
【０１０５】
この後に、第３のレジストパターン６４は除去される。
【０１０６】
次に、図１５（ｂ）に示すように、シリコン基板１０の上側全面にプラズマCVD法で第２のカバー絶縁膜６２として窒化シリコン膜を約２０〜７０nmの厚さに形成し、この第２のカバー絶縁膜６２で各ゲート電極１９ａ、１９ｂを覆う。第２のカバー絶縁膜６２を成膜するための成膜ガスは特に限定されず、本実施形態では第１のカバー絶縁膜６１用の成膜ガスと同じガス、例えばSiH4とNH3との混合ガスを使用する。
【０１０７】
既述のように、窒化シリコン膜の内部応力の向きはその成膜条件によって制御し得る。本実施形態では、第１のカバー絶縁膜６１を成膜したときと比較して、成膜圧力を下げるか、或いは高周波電力のパワーを上げることにより、内部応力が圧縮応力となる第２のカバー絶縁膜６２を形成する。
【０１０８】
次いで、図１６（ａ）に示すように、第２のカバー絶縁膜６２の上にフォトレジストを塗布し、それを露光、現像することにより、p型コアトランジスタTRp0の形成領域を覆う第４のレジストパターン６５を形成する。
【０１０９】
そして、図１６（ｂ）に示すように、第４のレジストパターン６５をマスクにしながら、第４のレジストパターン６５で覆われていない部分の第２のカバー絶縁膜６２をドライエッチングにより除去する。
【０１１０】
このときのエッチングガスは特に限定されないが、本実施形態ではCHF3、Ar、及びO2の混合ガスを使用する。
【０１１１】
そして、このエッチングを終了した後に、第４のレジストパターン６５は除去される。
【０１１２】
この後は、第１実施形態で説明した図１１（ｂ）〜図１２の工程を行うことにより、図１７に示すような層間絶縁膜５１のコンタクトホールに導電性プラグ５２が埋め込まれた構造を得る。
【０１１３】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０１１４】
上記した半導体装置のロジック回路領域IIでは、n型コアトランジスタTRn0を覆うように引っ張り応力の第１のカバー絶縁膜６１を形成し、p型コアトランジスタTRp0を覆うように圧縮応力の第２のカバー絶縁膜６２を形成する。
【０１１５】
既述のように、n型のトランジスタは引っ張り応力のカバー絶縁膜により駆動能力が高まり、p型のトランジスタは圧縮応力のカバー絶縁膜により駆動能力が高まる。
【０１１６】
よって、本実施形態ではロジック回路領域IIのコアトランジスタTRn0、TRp0の両方の駆動能力が高められ、これらのコアトランジスタを有する演算回路等の高速化を図ることが可能となる。
【０１１７】
しかも、ロジック回路領域IIでは、第２のゲート電極１９ｂがSRAM領域Iの第１のゲート電極１９ａよりも高く形成されているので、各カバー絶縁膜６１、６２の応力が第２のゲート電極１９ｂの側面を介してチャンネル領域CRに伝わり易い。そのため、上記の応力によってチャンネル領域CRのシリコン基板１０を大きく歪ませることができ、コアトランジスタTRn0、TRp0の駆動能力を一層向上させることができる。
【０１１８】
以下に、本発明の諸態様を付記にまとめる。
【０１１９】
（付記１）  SRAMが形成された第１の領域とそれ以外の第２の領域とを有する半導体基板と、
前記第１の領域に形成され、第１のゲート電極を備えた前記SRAMの第１のトランジスタと、
前記第２の領域に形成され、第２のゲート電極を備えた第２のトランジスタとを有し、
前記第１のゲート電極の高さが、前記第２のゲート電極の高さよりも低いことを特徴とする半導体装置。
【０１２０】
（付記２）  前記第１及び第２のゲート電極のそれぞれの側面に形成されたサイドウォールを更に有し、
前記第１のゲート電極の側面における前記サイドウォールのゲート長方向の幅が、前記第２のゲート電極の側面における前記サイドウォールのゲート長方向の幅よりも狭いことを特徴とする付記１に記載の半導体装置。
【０１２１】
（付記３）  前記第１のゲート電極の高さは、前記第２のゲート電極の高さの７５％以下であることを特徴とする付記１又は付記２に記載の半導体装置。
【０１２２】
（付記４）  導電型が互いに異なる前記第２のトランジスタを複数備え、
n型の前記第２のトランジスタの前記第２のゲート電極を覆う引っ張り応力の第１の絶縁膜と、
p型の前記第２のトランジスタの前記第２のゲート電極を覆う圧縮応力の第２の絶縁膜とを更に有することを特徴とする付記１〜３のいずれかに記載の半導体装置。
【０１２３】
（付記５）  前記第１のトランジスタは、前記SRAMのトランスファトランジスタ、ロードトランジスタ、及びドライバートランジスタのいずれかであることを特徴とする付記１〜４のいずれかに記載の半導体装置。
【０１２４】
（付記６）  前記第２の領域は、ロジック回路が形成された領域であることを特徴とする付記１〜５のいずれかに記載の半導体装置。
【０１２５】
（付記７）  前記第２のトランジスタは、前記ロジック回路のトランジスタであることを特徴とする付記６に記載の半導体装置。
【０１２６】
（付記８）  SRAMが形成される第１の領域とそれ以外の第２の領域とを有する半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に導電膜を形成する工程と、
前記第１の領域における前記導電膜の膜厚を、前記第２の領域における該導電膜の膜厚よりも薄くする工程と、
前記導電膜をパターニングすることにより、前記第１の領域に前記SRAMのトランジスタの第１のゲート電極を形成し、前記第２の領域に第２のゲート電極を形成する工程と、
前記第１及び第２のゲート電極のそれぞれの横の前記半導体基板にソース／ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１２７】
（付記９）  前記第１の領域における前記導電膜の膜厚を薄くする工程は、
前記第２の領域における前記導電膜を覆うレジストパターンを形成する工程と、
前記レジストパターンをマスクにして、前記第１の領域における前記導電膜をその途中の深さまでエッチングする工程と、
前記レジストパターンを除去する工程とを有することを特徴とする付記８に記載の半導体装置の製造方法。
【０１２８】
（付記１０）  前記第２の領域に前記第２のゲート電極を複数形成し、
引っ張り応力の第１の絶縁膜により、n型のトランジスタ用の前記第２のゲート電極を覆う工程と、
圧縮応力の第２の絶縁膜により、p型のトランジスタ用の前記第２のゲート電極を覆う工程とを更に有することを特徴とする付記８又は付記９に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１２９】
【図１】図１（ａ）、（ｂ）は、SRAMを備えた半導体装置の製造途中の平面図（その１）である。
【図２】図２（ａ）、（ｂ）は、SRAMを備えた半導体装置の製造途中の平面図（その２）である。
【図３】図３は、不良となったSRAMを備えた半導体装置の拡大平面図である。
【図４】図４は、本発明の第１実施形態におけるSRAM領域の一つのメモリセルの等価回路図である。
【図５】図５は、図４のメモリセルの設計上の平面レイアウトを示す平面図である。
【図６】図６（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図７】図７（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図８】図８（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図９】図９（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１０】図１０（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１１】図１１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１２】図１２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１３】図１３は、本発明の第１実施形態に係る半導体装置の製造途中の平面図である。
【図１４】図１４（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１５】図１５（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１６】図１６（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１７】図１７（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。
【符号の説明】
【０１３０】
１…シリコン基板、１ｂ…活性領域、２…素子分離絶縁膜、５…導電膜、５ａ…ゲート電極、５ｂ…ゲート電極の先端、６…レジストパターン、１０…シリコン基板、１０ｂ…活性領域、１２…素子分離絶縁膜、１３…第１のpウェル、１４…第１のnウェル、１５…第２のpウェル、１６…第２のnウェル、１８…ゲート絶縁膜、１９…導電膜、１９ａ、１９ｂ…第１及び第２のゲート電極、２１…第１のレジストパターン、２５…第２のレジストパターン、３１、３３…第１及び第２のn型ソース／ドレインエクステンション、３２、３４…第１及び第２のp型ソース／ドレインエクステンション、４０…絶縁性サイドウォール、４１…第１のn型ソース／ドレイン領域、４２…第１のp型ソース／ドレイン領域、４３…第２のn型ソース／ドレイン領域、４４…第２のp型ソース／ドレイン領域、４５…高融点金属シリサイド層、５０…カバー絶縁膜、５１…層間絶縁膜、５１ａ…コンタクトホール、５２…導電性プラグ、６１、６２…第１及び第２のカバー絶縁膜、６４…第３のレジストパターン、６５…第４のレジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2010010218.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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