(57)【要約】【課題】同一支持体上に第一歪みによる歪みが与えられた少なくとも一つの半導体領域と、第二歪みとは異なる第二歪みによる歪みが与えられた少なくとも一つの半導体領域とを備えたマイクロエレクトロニクス装置の製造方法を提供する。【解決手段】プレ歪み層上の半導体領域の形成、その後の、プレ歪み層の厚さにわたって延伸するトレンチの形成が含まれ、トレンチのレイアウト及び寸法の関数としての半導体領域の寸法及びレイアウトは、プレ歪み層と同じ種類の歪みを有する半導体領域及びプレ歪み層のものとは異なる種類の歪みを有する半導体領域が得られるようにされる。【選択図】図１Ｃ
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【特許請求の範囲】
【請求項１】
同一の支持体上に少なくとも一つの引っ張り歪み半導体領域及び少なくとも一つの圧縮歪み半導体領域を備えるマイクロエレクトロニクス装置の製造方法であって、
ａ）基板上に存在し少なくとも一つのプレ歪み層（１０２２）上に位置する少なくとも一つの半導体層（１０３）を有する積層体から、所定の長さ（ＬＣ）未満の第一臨界寸法（Ｌ８）を有する少なくとも一つの第一半導体領域（１０８１、３０８１、４０８１）と、前記所定の長さ（ＬＣ）よりも大きい第二臨界寸法（Ｌ９）を有する少なくとも一つの第二半導体領域（１０９１）とを形成する段階と、
ｂ）前記プレ歪み層の厚さの少なくとも一部に一つ以上のトレンチ（１１０、１２０、１３０、１４０、２１０、２２０、２３０、２４０、３１０、４１０）を形成する段階とを備え、
前記トレンチのうちの少なくとも一つの第一トレンチ（１１０）が前記第一半導体領域（１０８１）の少なくとも一つの第一側面に連続的に位置し、限界長（ＬＣ）が、前記トレンチの形成される積層体の層の厚さの関数として決定され、前記ｂ）段階の後に、前記第一半導体領域が前記プレ歪み層と同じ種類の歪みを有し、前記第二半導体領域が前記プレ歪み層の歪みとは逆の種類の歪みを有するようになる、製造方法。
【請求項２】
同一の支持体上に少なくとも一つの引っ張り歪み半導体領域及び少なくとも一つの圧縮歪み半導体領域を備えるマイクロエレクトロニクス装置の製造方法であって、
ａ）基板上に存在し少なくとも一つのプレ歪み層（１０２２）上に位置する少なくとも一つの半導体層（１０３）を有する積層体から、所定の長さ（ＬＣ）未満の第一臨界寸法（Ｌ８）を有する少なくとも一つの第一半導体領域（１０８１）と、少なくとも一つの第二半導体領域（１０９１）とを形成する段階と、
ｂ）前記プレ歪み層の厚さの少なくとも一部に一つ以上のトレンチ（１１０、１２０、１３０、１４０、２１０、２２０、２３０、２４０、３１０、４１０）を形成する段階とを備え、
前記トレンチのうちの少なくとも一つの第一トレンチ（１１０）が前記第一半導体領域（１０８１）の少なくとも一つの第一側面に連続的に位置し、ｄ＞ＬＣ／２となる間隔（ｄ）が前記第二半導体領域（１０９１）と前記トレンチとの間に与えられ、限界長（ＬＣ）が、前記トレンチの形成される積層体の層の厚さの関数として決定され、前記ｂ）段階の後に、前記第一半導体領域が前記プレ歪み層と同じ種類の歪みを有し、前記第二半導体領域が前記プレ歪み層の歪みとは逆の種類の歪みを有するようになる、製造方法。
【請求項３】
前記第二半導体領域（１０８２）が、前記第一臨界寸法（Ｌ８）以下の臨界寸法（Ｌ９）を有する、請求項２に記載の製造方法。
【請求項４】
前記トレンチのうちの少なくとも一つの他のトレンチ（１２０）が、前記第一側面とは反対側の前記第一半導体領域（１０８１）の第二側面に連続的に形成される、請求項１から３のいずれか一項に記載の製造方法。
【請求項５】
前記第二半導体領域（１０９１、３０９１、４０９１）が、前記ｂ）段階において前記積層体にエッチングされたブロック（Ｂ２、Ｂ１０、Ｂ２００）上に存在し、前記トレンチの少なくとも二つが前記エッチングされたブロックの両側に位置する、請求項１から４のいずれか一項に記載の製造方法。
【請求項６】
前記エッチングされたブロック（Ｂ２、Ｂ１０、Ｂ２００）が、前記トレンチの深さよりも大きな臨界寸法（Ｄ２）を有する、請求項５に記載の製造方法。
【請求項７】
前記トレンチが前記プレ歪み層の厚さの一部又は前記プレ歪み層の厚さ全体に形成される、請求項１から６のいずれか一項に記載の製造方法。
【請求項８】
前記プレ歪み層（１０２２）がＳｉ３Ｎ４等の誘電体ベースである、請求項１から７のいずれか一項に記載の製造方法。
【請求項９】
前記積層体が、前記プレ歪み層（１０２２）と前記半導体層（１０３）との間の接着層（１０２３）を備える、請求項１から８のいずれか一項に記載の製造方法。
【請求項１０】
前記プレ歪み層（１０２２）が、半導体支持層（１０１）上に存在している誘電体層（１０２１）上に位置する、請求項１から９のいずれか一項に記載の製造方法。
【請求項１１】
絶縁体（１４５）で前記トレンチを充填する段階を更に備えた請求項１から１０のいずれか一項に記載の製造方法。
【請求項１２】
前記半導体領域の一つ以上又は全ての上に、少なくとも一つのゲート誘電体領域及び該ゲート誘電体領域上の少なくとも一つのゲートを形成する段階を更に備えた請求項１から１１のいずれか一項に記載の製造方法。
【請求項１３】
前記プレ歪み層には引っ張り歪みが与えられ、前記第一半導体領域には引っ張り歪みが与えられ、前記第二半導体領域には圧縮歪みが与えられる、請求項１から１２のいずれか一項に記載の製造方法。
【請求項１４】
前記トレンチの深さが、前記第一半導体領域の臨界寸法（Ｌ８）の半分に等しい、請求項１から１３のいずれか一項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の分野、特にトランジスタの分野に係り、電気性能の改善された複数のトランジスタの提供されたマイクロエレクトロニクス装置、特に同一基板上において、一つ以上のトランジスタに引っ張り歪みが与えられる一方で他の一つ以上のトランジスタに圧縮歪みが与えられるものの製造方法を提案することを目的とする。
【背景技術】
【０００２】
ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，金属・酸化物・半導体）トランジスタにおいて、二つの電荷キャリア貯蔵体（ソース及びドレイン）は、チャネルによって形成されるポテンシャル障壁によって分離されている。この障壁は、数ナノメートルから数十ナノメートルにまで変更可能な長さのゲートによって制御される。ゲートはゲート誘電体によってチャネルから分離されている。
【０００３】
トランジスタの寸法の減少は永続的な目的である。マイクロエレクトロニクス装置の既存の製造方法において、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ，シリコン・オン・インシュレータ）上の歪みシリコン層の実現によって、半導体上の機械的歪みの効果に起因するキャリアの移動度の増大及びトランジスタの電気的絶縁に起因する集積密度の増大の両方が可能になった。伝導チャネル中への機械的歪みの導入によって、キャリアの移動度の顕著な改善、そしてトランジスタの電気性能の顕著な改善が可能になる。
【０００４】
二軸性の機械的な引っ張り歪みによって、ＮＭＯＳトランジスタに対する電子の移動度を顕著に増大させることが可能になる。
【０００５】
一方、ＰＭＯＳトランジスタに対しては、圧縮歪みによって、ホールの移動度の利得を得ることが可能になる。
【０００６】
現在、トランジスタのチャネルを歪ませるための多様な方法が存在している。トランジスタの製造中に歪ませたチャネルを備えた標準的な基板が使用可能である。改良されたプレ歪み基板（その上にチャネル領域が形成される）も使用可能である。
【０００７】
ＮＭＯＳ及びＰＭＯＳトランジスタの両方における電荷キャリアの移動度を改善するため、同一基板上に、一つ以上の引っ張り歪み半導体領域及び一つ以上の圧縮歪み半導体領域を形成することを可能にする方法が現れてきている。
【０００８】
特許文献１には、ＮＦＥＴ領域に引っ張り歪みが与えられる一方でＰＦＥＴ領域に圧縮歪みが与えられるマイクロエレクトロニクス装置の製造方法が開示されている。そのマイクロエレクトロニクス装置は基板から形成され、その基板の上に、圧縮歪み第一誘電体層を備えた第一積層体が形成され、その第一積層体の上には、第一誘電体層上に配置された第一半導体層が形成される。第一誘電体層によって、第一半導体層上に引っ張り歪みを生じさせることが可能になる。
【０００９】
この第一積層体に加えて、第二積層体が形成される。この第二積層体は、基板上に形成された引っ張り歪み第二誘電体層、及び、この引っ張り歪み誘電体層上に配置された第二半導体層から形成される。第二誘電体層は、第二半導体層に圧縮歪みを移す。このような方法は、埋め込み型の引っ張り歪み誘電体領域及び埋め込み型の圧縮歪み誘電体領域の形成を必要とする。
【００１０】
一方、特許文献２には、基板上にＳｉＧｅ又はＳｉ：Ｃの圧縮歪み層を成長させて、その上に半導体層を堆積させる方法が開示されている。引っ張り歪み半導体パターンを備えたアイランドを画定することを可能にするエッチング段階の後に、ＳｉＧｅベースの他の層を堆積させて（今度は引っ張り歪み）、その後、半導体層を堆積させる。エッチング段階は、他の半導体アイランド（圧縮歪み）を画定することを可能にする。
【００１１】
一方、特許文献３には、電子伝導が促進される半導体パターン及びホール伝導も促進されるパターン半導体パターンを備えた装置の製造が開示されている。このような製造方法は、引っ張り歪みＳｉＧｅベースの領域及び圧縮歪みＳｉＧｅベースの他の領域を隣同士に成長させることを備える。
【００１２】
このような方法は、複数の異なる連続的なエピタキー段階を必要とする限りにおいて、
複雑であり、実施に時間がかかる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】米国特許第７２６２０８７号明細書
【特許文献２】米国特許第７２２３９９４号明細書
【特許文献３】米国特許第７０９１０９５号明細書
【特許文献４】米国特許出願公開第２００６／２１４２３２号明細書
【特許文献５】米国特許出願公開第２００５／０８２５３１号明細書
【特許文献６】米国特許第６７６４９０８号明細書
【特許文献７】米国特許出願公開第２００７／２５４４２３号明細書
【特許文献８】米国特許出願公開第２００４／１３２２６７号明細書
【非特許文献】
【００１４】
【非特許文献１】Ｈｕ外、Ａｐｐｌ．Ｐｈｙｓ．、１９７９年７月、第５０巻、第７号、ｐ．４６６１
【非特許文献２】Ｈｕ外、Ａｐｐｌ．Ｐｈｙｓ．、１９９１年９月、第７０巻、第６号、ｐ．Ｒ５３
【非特許文献３】Ｃｈｅｎ−Ｙｕ  Ｈｓｉｅｈ外、“Ｍｅａｓｕｒｅｍｅｎｔ  ｏｆ  Ｃｈａｎｎｅｌ  Ｓｔｒｅｓｓ  Ｕｓｉｎｇ  Ｇａｔｅ  Ｄｉｒｅｃｔ  Ｔｕｎｎｅｌｉｎｇ  Ｃｕｒｒｅｎｔ  ｉｎ  Ｕｎｉａｘｉａｌｌｙ  Ｓｔｒｅｓｓｅｄ  ｎＭＯＳＦＥＴｓ”、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ、ＩＥＥＥ  Ｓｅｒｖｉｃｅ  Ｃｅｎｔｅｒ、（米国ニューヨーク州ニューヨーク）、２００７年９月１日、第２８巻、第９号、ｐ．８１８−８２０
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述の欠点を有さない、一つ以上の引っ張り歪み半導体領域及び一つ以上の圧縮歪み半導体領域を備えたマイクロエレクトロニクス装置の新規製造方法を見つけ出すという課題が課されている。
【課題を解決するための手段】
【００１６】
本発明は、特に、一つ以上の引っ張り歪み半導体領域及び一つ以上の圧縮歪み半導体領域を備えたマイクロエレクトロニクス装置の製造方法であって、上述の欠点を有さず、トレンチが、その上に半導体領域が予め形成されているプレ歪み層に形成され、半導体領域に対するトレンチの寸法及びレイアウト並びに半導体領域の臨界寸法が、少なくとも一つの圧縮歪み半導体領域及び少なくとも一つの引っ張り歪み半導体領域を形成するようにされているものに関する。
【００１７】
第一側面によると、本発明は、同一の支持体上に、少なくとも一つの引っ張り歪み半導体領域及び少なくとも一つの圧縮歪み半導体領域を備えたマイクロエレクトロニクス装置の製造方法に関する。本方法は、
ａ）基板上に存在し、少なくとも一つのプレ歪み層上に位置する少なくとも一つの半導体層を有する積層体から、所定の長さＬＣ未満で選択された第一臨界寸法Ｌ８を有する少なくとも一つの第一半導体領域と、所定の長さＬＣよりも大きく選択された第二臨界寸法Ｌ９を有する少なくとも一つの第二半導体領域とを形成する段階と、
ｂ）プレ歪み層の厚さの少なくとも一部に一つ以上のトレンチを形成する段階とを備え、トレンチのうちの少なくとも一つの第一トレンチは、第一半導体領域の少なくとも一つの第一側面に連続的に位置し、限界長ＬＣは、トレンチが形成される積層体の層の厚さの関数として少なくとも決定される。
【００１８】
ｂ）段階の後に、第一半導体領域は、プレ歪み層と同じ種類の歪み（例えば、引っ張り歪み）を有する一方、第二半導体領域は、プレ歪み層のものとは逆の種類の歪み（例えば、圧縮歪み）を有する。
【００１９】
他の側面によると、本発明は、同一の支持体上に、少なくとも一つの引っ張り歪み半導体領域及び少なくとも一つの圧縮歪み半導体領域を備えたマイクロエレクトロニクス装置の製造方法に関する。本方法は、
ａ）基板上に存在し少なくとも一つのプレ歪み層上に位置する少なくとも一つの半導体層を有する積層体から、所定の長さＬＣ未満で与えられる第一臨界寸法Ｌ８を有する少なくとも一つの第一半導体領域を形成する段階と、
ｂ）プレ歪み層の厚さの少なくとも一部に一つ以上のトレンチを形成する段階とを備え、トレンチのうちの少なくとも一つの第一トレンチが第一半導体領域の少なくとも一つの第一側面に連続的に位置し、間隔ｄ（ｄ＞ＬＣ／２となる）が、第二半導体領域とトレンチとの間に提供され、限界長ＬＣは、トレンチが形成された積層体の層の厚さの関数として決められる。
【００２０】
ｂ）段階の後に、第一半導体領域は、プレ歪み層と同じ種類の歪みを有し、第二半導体領域は、プレ歪み層のものとは逆の種類の歪みを有する。
【００２１】
この他の側面によると、必要であれば、第二半導体領域は、限界長ＬＣ以下の臨界寸法を有し得る。トレンチと第二半導体領域との間に提供される間隔ｄのおかげで、第二半導体領域の晒される歪みの種類は、第一半導体領域の晒されるものとは異なる。
【００２２】
トレンチの深さは、半導体領域の略半分の長さで与えられ得る。
【００２３】
トレンチの深さは、第二半導体領域の臨界寸法未満で与えられ得る。
【００２４】
これらのトレンチのうちの少なくとも一つの他のトレンチは、第一側面とは反対側の第一半導体領域の第二側面に連続的に形成され得る。
【００２５】
一つの可能性として、第二半導体領域及び第一半導体領域は、ｂ）段階で積層体にエッチングされた同一のブロック上に存在し得て、これらのトレンチの少なくとも二つは、この同一のエッチングされたブロックの両側に位置する。
【００２６】
一つの可能性として、トレンチは、プレ歪み層の厚さの一部に形成され得る。
【００２７】
代替例によると、トレンチは、プレ歪み層の厚さ全体に形成され得る。
【００２８】
トレンチの深さは、第一半導体領域及び第二半導体領域に適用されるのが望まれる歪みのレベルの関数として与えられ得る。
【００２９】
プレ歪み層は、基板の主平面に直交する平面内において二軸性であり得る。
【００３０】
一つの可能性として、プレ歪み層は、Ｓｉ３Ｎ４等の誘電体ベースであり得る。
【００３１】
積層体は、プレ歪み層と半導体層との間の接着層を備え得る。
【００３２】
特定の一実施形態によると、半導体層には、プレ歪みが与えられているか、固有の歪みを有し得る。
【００３３】
プレ歪み層は、半導体支持層の上に存在する誘電体層の上に位置し得る。
【００３４】
本方法は、絶縁体でトレンチを充填する段階を更に備え得る。
【００３５】
また、本方法は、半導体領域の一つ以上又は全ての上に、少なくとも一つのゲート誘電体領域及び該ゲート誘電体領域上の少なくとも一つのゲートを形成する段階を備え得る。
【００３６】
従って、ＭＯＳトランジスタが第一半導体領域及び第二半導体領域上に形成され得る。
【００３７】
誘電体層には引っ張り歪み層であり得て、ｂ）段階の後に、第一半導体領域が引っ張り歪み層となり、第二半導体領域には圧縮歪みが与えられる。
【図面の簡単な説明】
【００３８】
【図１Ａ】本発明による、同一基板上の異なる歪みを受ける半導体領域を備えたマイクロエレクトロニクス装置の製造方法の一例を示す。
【図１Ｂ】本発明による、同一基板上の異なる歪みを受ける半導体領域を備えたマイクロエレクトロニクス装置の製造方法の一例を示す。
【図１Ｃ】本発明による、同一基板上の異なる歪みを受ける半導体領域を備えたマイクロエレクトロニクス装置の製造方法の一例を示す。
【図２】本発明による方法の代替例を示す。
【図３】本発明による方法によって得られるマイクロエレクトロニクス装置の例を示す。
【図４】本発明による方法によって得られるマイクロエレクトロニクス装置の例を示す。
【図５】本発明による方法によって得られるマイクロエレクトロニクス装置の例を示す。
【図６Ａ】本発明による装置の半導体領域上に与えられる歪み場の形態のシミュレーション結果を示す。
【図６Ｂ】本発明による装置の半導体領域上に与えられる歪み場の形態のシミュレーション結果を示す。
【図７】本発明による装置の半導体領域上に与えられる歪み場の形態のシミュレーション結果を示す。
【図８Ａ】本発明による方法によって得られる半導体領域上に与えられる平均歪みの発展曲線の例を、その臨界寸法の関数として、この領域及びこの領域の下に存在し少なくとも一つのプレ歪み層を有する積層体の厚さの多様な値に対して、与える。
【図８Ｂ】本発明による方法によって得られる半導体領域上に与えられる平均歪みの発展曲線の例を、その臨界寸法の関数として、この領域及びこの領域の下に存在し少なくとも一つのプレ歪み層を有する積層体の厚さの多様な値に対して、与える。
【図８Ｃ】本発明による方法によって得られる半導体領域上に与えられる平均歪みの発展曲線の例を、その臨界寸法の関数として、この領域及びこの領域の下に存在し少なくとも一つのプレ歪み層を有する積層体の厚さの多様な値に対して、与える。
【図８Ｄ】本発明による方法によって得られる半導体領域上に与えられる平均歪みの発展曲線の例を、その臨界寸法の関数として、この領域及びこの領域の下に存在し少なくとも一つのプレ歪み層を有する積層体の厚さの多様な値に対して、与える。
【図９Ａ】本発明によって実現されるマイクロエレクトロニクス装置の半導体領域の臨界寸法と比較される限界長ＬＣの決定に用いられる、構造の一例を与える。
【図９Ｂ】本発明によって実現されるマイクロエレクトロニクス装置の半導体領域の臨界寸法と比較される限界長ＬＣの決定に用いられる、等価構造の一例を与える。
【図１０】本発明による方法によって得られる半導体領域上に与えられる歪みの種類の反転（引っ張りから圧縮への）を、この半導体領域に対して選択された臨界寸法の関数として、示す。
【発明を実施するための形態】
【００３９】
本発明は、添付図面を参照して、純粋に例示的な方法であって限定的ではない方法によって与えられる実施形態の説明を読むことによって、より良く理解されるものである。
【００４０】
以下で説明される多様な図面の同一、同様又は等価な部分は、同一の参照符号を有し、一つの図面から次の図面への移行を容易なものにする。
【００４１】
図面を理解し易くするために、図面に表されている多様な部分は、必ずしも同一スケールとはされていない。
【００４２】
少なくとも一つの引っ張り歪み半導体領域及び他の少なくとも一つの圧縮歪み半導体領域を備えたマイクロエレクトロニクス装置の本発明による製造方法の一例を、図１Ａ〜１Ｃ及び２を参照して、これから与える。
【００４３】
本方法（図１Ａ）の開始物質又は部材は、第一半導体層１０１（例えばＳｉベース）から形成された基板であり得る。
【００４４】
第一層１０１は機械的支持体として機能するために提供されて、厚さｅ１（好ましくは、装置の他の全ての層の厚さと比較して非常に大きい）を有する。層１０１は、例えば、十マイクロメートル程度又は数十マイクロメートル付近の厚さを有し得る。
【００４５】
支持層１０１上に、“プレ歪み”として知られる少なくとも一つの層が存在している。この“プレ歪み”層は、第一層１０１の表面に垂直な平面内において二軸性であり得る固有の歪みを有し得る。
【００４６】
このプレ歪み層は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ，化学気相堆積）又はＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ，低圧化学気相堆積）によって形成可能である。このプレ歪み層は、例えば、ＳｉＧｅ等の半導体ベースであり得る。
【００４７】
他の可能性としては、このプレ歪み層は、ＳｉＸＮｙやＡｌ２Ｏ３等の誘電体ベースであり得る。
【００４８】
プレ歪み層がＳｉＸＮｙベースである場合、歪みは、Ｓｉの比率の関数として調整され得る。プレ歪み層によって与えられる歪みは少なくとも１００ＭＰａ、例えば約１ＧＰａであり得る。
【００４９】
絶縁層１０２は、半導体ベースの第一支持層１０１の上に形成され得る。この絶縁層１０２は、複数の層（前記プレ歪み層を含む）から形成され得る。
【００５０】
絶縁層１０２は、第一半導体層１０１上に存在している誘電体（例えばＳｉＯ２）ベースの第一層１０２１から形成され得る。この誘電体ベースの第一層１０２１は、例えば数十ナノメートル付近（例えば約１０ナノメートル）の厚さを有し得る。
【００５１】
第一層１０２１は、第一半導体層１０１上の積層体の接着を促進する誘電体ベースで提供され得る。従って、ＳｉＯ２等の誘電体ベースの第一層１０２１は、接着又は機械強度層として機能し得て、また、プレ歪み層１０２２（例えばＳｉ３Ｎ４ベース）を半導体支持層１０１に接着する機能を果たし得る。
【００５２】
絶縁層１０２は、第一半導体層１０１上に存在している誘電体（例えばＳｉ３Ｎ４）ベースの第二層１０２２からも形成され得る。誘電体ベースの第二層１０２２は、上述のプレ歪み層であり得る。
誘電体製の第二層１０２２中の歪みは固有の歪みであり、基板の主平面（基板の主平面は、説明全体にわたってまた図１Ａにおいて、直交座標
【数１】
2010028121.tif 000003
の平面
【数２】
2010028121.tif 000004
に平行な平面によって定義される）に垂直な平面内において二軸性であり得る。プレ歪み誘電体層１０２２は、所定の種類の歪み（例えば引っ張り歪み）に晒される。誘電体層１０２２が晒される歪みは、例えば約１．５ＧＰａであり得る。
【００５３】
絶縁層１０２は、第一半導体層１０１の上に存在している誘電体（例えばＳｉＯ２）ベースの第三層１０２３も備え得る。この第三層１０２３は、その電気絶縁性質に対して選択され、十ナノメートル程度付近（例えば約１６ナノメートル）の厚さを有し得る。
【００５４】
プレ歪み誘電体製の第二層１０２２の厚さｅ２は、誘電体製の第一層１０２１及び第三層１０２３の厚さよりも大きくされることが好ましい。誘電体製の第二層１０２２は、誘電体製の第一層１０２１及び第三層１０２３の厚さよりも少なくとも１０倍大きい厚さｅ２を有し得る。プレ歪み層１０２２は、例えば、５０ナノメートルから２００ナノメートルの範囲（例えば約１２０ナノメートル）の厚さを有し得る。
【００５５】
絶縁層１０２上には、半導体薄層１０３（例えば厚さ約１０ナノメートル）が存在し、そこに複数の活性領域が形成されることになる。プレ歪み層１０２２は、この半導体薄層１０３の厚さの５から１０倍の厚さを有し得る。
【００５６】
そうして、半導体支持層と半導体層（そこに活性領域が形成されることになる）との間に複数の誘電体層を備えたＳＯＩＭ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｉｎｇ  Ｍｕｌｔｉｐｌｅ  ｌａｙｅｒ）型基板が形成され得る（図１Ａ）。
【００５７】
支持層１０１の厚さは、エッチング以外の手段によるプレ歪み層１０２２の緩和を制限するのに十分な機械的剛性を確実なものにするようにされる。
【００５８】
高歪み状態を維持するために、プレ歪み層１０２２の厚さｅ２は、基板層１０１の厚さｅ１と比較して小さいことが好ましく、例えば、基板層１０１の厚さよりも少なくとも２０倍小さい。
【００５９】
その後（図１Ｂ）、半導体層１０３から分離された複数の半導体アイランド又は半導体領域１０８１、１０８２、１０９１、１０９２を形成するために、半導体層１０３のエッチングが実施される。半導体領域１０８１、１０８２、１０９１、１０９２は、トランジスタの活性領域を形成するためのものである。形成される半導体領域１０８１、１０８２、１０９１、１０９２の中で、第一領域１０８１及び第二領域１０８２は第一臨界寸法Ｌ８で形成され、第三領域１０９１及び第四領域１０９２は第一臨界寸法Ｌ８とは異なる第二臨界寸法Ｌ９で形成される。
【００６０】
第一臨界寸法Ｌ８は、所定の“限界長”ＬＣとして知られる距離未満で選択される。
【００６１】
第一臨界寸法Ｌ８は、例えば、十又は数十ナノメートルから半導体層１０３の厚さの十倍程度までである。第一臨界寸法Ｌ８は、例えば４０から２００ナノメートルの範囲に及び得て、また、例えば約７０ナノメートルであり得る。
【００６２】
一方、この実施形態において、第二臨界寸法Ｌ９は所定の限界長ＬＣよりも大きく選択される。
【００６３】
第二臨界寸法Ｌ９は、例えば、半導体層１０３の厚さの十倍程度からプレ歪み層１０２２の厚さｅ２の数十倍までである。第二臨界寸法Ｌ９は、例えば５０から３００ナノメートルの範囲に及び得て、また、例えば約１００ナノメートルであり得る。
【００６４】
本願の説明全体にわたって、“臨界寸法”とは、薄膜又は薄膜の積層体の厚さは別として、この薄膜又はこの薄膜の積層体中に形成される最小の寸法を示すものとする。
【００６５】
第三半導体領域１０９１及び第四半導体領域１０９２は、例えば数ナノメートルから数百ナノメートルの範囲に及び得る距離で分離される。
【００６６】
層１０３のエッチングは、選択エッチング（例えばＳｉＯ２に対するシリコン）によって実施され得る。
【００６７】
その後（図１Ｃ）、プレ歪み層１０２２のエッチングが、その表面に対して垂直に実施される。特に、トレンチ１１０、１２０、１３０、１４０が絶縁層１０２に形成される。トレンチ１１０、１２０、１３０、１４０は、基板の主平面及びプレ歪み層１０２２の主平面に直交する垂直トレンチである。
【００６８】
これらのトレンチ１１０、１２０、１３０、１４０を形成することによって、ブロックＢ１、Ｂ２、Ｂ３が画定される。トレンチ１１０、１２０、１３０、１４０は、誘電体製の第一層１０２１にわたって延伸し、また、プレ歪み層１０２２の少なくとも一部の厚さに延伸し、必要であれば、プレ歪み層１０２２の厚さ全体にわたって延伸する。
【００６９】
トレンチ１１０、１２０、１３０、１４０は、一以上の段階の異方性エッチングによって形成され得る。この実施形態において、トレンチ１１０、１２０、１３０、１４０は、臨界寸法Ｌ８の半導体領域１０８１及び１０８２の両側に形成される。トレンチ１１０、１２０、１３０、１４０は特に、第一臨界寸法Ｌ８を有する半導体領域１０８１及び１０８２の側面に連続的に形成される。
【００７０】
トレンチ１１０、１２０、１３０、１４０の形成によって、プレ歪み層１０２２をその上面において緩和させることが可能になる。
【００７１】
図１Ｃの装置において、第一トレンチ１１０は、第一半導体領域１０８１の第一側面に連続的に形成される一方、第二トレンチ１２０は、第一側面の反対側の第一半導体領域１０８１の第二側面に連続的に形成される。従って、第一半導体領域１０８１で覆われた第一ブロックＢ１が、誘電体層１０２２、１０２３中に形成される。
【００７２】
半導体領域１０８１、１０８２の臨界寸法Ｌ８は、少なくともトレンチ１１０、１２０、１３０、１４０の深さ未満とされる。第三トレンチ１３０は、第二半導体領域１０８２の第一側面に連続的に形成され、第四トレンチ１４０は、第二半導体領域１０８２の第二側面に連続的に形成される。
【００７３】
従って、半導体領域１０９１、１０９２で覆われた第二ブロックＢ２並びに半導体領域１０８２で覆われた第三ブロックＢ３が、誘電体層１０２２、１０２３中に形成される。
【００７４】
第一ブロックＢ１及び第三ブロックＢ３は、半導体領域１０８１及び１０８２の臨界寸法Ｌ８に等しいか又は実質的に等しく、トレンチの深さ未満である臨界寸法Ｄ１及びＤ３を有する。
【００７５】
一方、第二ブロックＢ２は、トレンチの深さより大きな臨界寸法（例えば、約３００ナノメートルの臨界寸法Ｄ２）とされ得る。プレ歪み層の厚さの約二倍の寸法Ｄ２によって、半導体領域１０９１、１０９２における優れたレベルの圧縮を得ることが可能になる。
【００７６】
一方、寸法Ｄ２は、少なくともトレンチ１１０、１２０、１３０、１４０の深さよりも大きくされ得る。
【００７７】
層１０２２の歪みの半導体領域１０８１、１０８２への転移が行われる。プレ歪み層１０２２の厚さ全体に行われるエッチングによって、領域１０８１及び１０８２への歪み状態のより大きな転移が可能になる。
【００７８】
半導体領域１０８１及び１０８２の臨界寸法Ｌ８（Ｌ８は所定の限界長ＬＣ未満で選択される）の選択、及び、これらの半導体領域１０８１及び１０８２との関係におけるトレンチ１１０、１２０、１３０、１４０のレイアウトによって、これらの半導体領域１０８１及び１０８１に与えられる歪みの種類は、プレ歪み層１０２２のものと同一となる。
【００７９】
言い換えると、半導体領域１０８１及び１０８２の変形は、プレ歪み層１０２２のものと同符号のものである。例えば、プレ歪み層１０２２の歪みが引っ張り歪みである場合、引っ張り歪みが半導体領域１０８１及び１０８２にも与えられる。
【００８０】
半導体領域１０８１又は１０８２に与えられる歪みに関しては、この半導体領域１０８１又は１０８２に与えられる全ての歪みに起因する平均歪みを意味するものとする。
【００８１】
半導体領域１０８１及び１０８２へのこのような歪みの転移は、エッジ効果（半導体領が所定の限界長ＬＣ未満に選択される十分に小さな臨界寸法で形成される場合に現れる）によるものである。この限界長ＬＣは、特に半導体層１０３及びトレンチの形成される下部層の厚さの関数として、特に、絶縁層１０２３及びプレ歪み層１０２２の厚さの関数として、決定される。
【００８２】
半導体領域１０９１及び１０９２に生じる歪みの種類は、プレ歪み層１０２２のものとは異なる。言い換えると、半導体領域１０９１及び１０９２の変形は、プレ歪み層１０２２のものとは逆符号のものである。例えば、プレ歪み層１０２２の歪みが引っ張り歪みである場合、圧縮歪みが半導体領域１０９１及び１０９２に与えられる。
【００８３】
半導体領域１０９１又は１０９２に与えられる歪みに関しては、この半導体領域１０９１又は１０９２に与えられる全ての歪みに起因する平均歪みを意味するものとする。
【００８４】
従って、異なる歪み転移が半導体領域１０９１及び１０９２に与えられる。
【００８５】
従って、トレンチ１１０、１２０、１３０、１４０によって、ブロックＢ１〜Ｂ３における第二誘電体層１０２２の歪みを緩和させることが可能になり、また、ブロックＢ１及びＢ３の頂上部（つまり、半導体領域１０８１、１０８２）にこの引っ張り歪みを移すことが可能になる。
【００８６】
引っ張りプレ歪み層１０２２を備えたこの例において、半導体領域１０８１及び１０８２は引っ張り歪みを受ける一方、半導体領域１０９１及び１０９２は圧縮歪みを受ける。
【００８７】
第一半導体領域１０８１には、引っ張り歪みが与えられ、例えば百ＭＰａ程度付近の歪みを受け得る。半導体領域１０９１には、圧縮歪みが与えられ、例えば数百ＭＰａ付近の歪みを受け得る。
【００８８】
必要であれば、半導体領域１０９１、１０９２における上述のエッジ効果を回避するため、少なくとも一つの所定の値ｄの間隔が、トレンチ１２０、１３０の口と半導体領域１０９１、１０９２との間に形成可能である。この例において、半導体領域１０９１及び１０９２はＬＣよりも大きく選択された臨界寸法Ｌ９を有しており、この間隔ｄは任意のものであり得て、また、小さいかゼロであり得る。
【００８９】
トレンチ１１０、１２０、１３０、１４０の深さは、半導体領域１０８１、１０８２、１０９１、１０９２に与えられることが望ましい歪みのレベルの関数として与えられ、調整され得る。
【００９０】
その後、トレンチ１１０、１２０、１３０、１４０は、例えば絶縁体１４５で充填され得る。必要であれば、トレンチ充填用の絶縁体１４５自体が歪み状態を有し得る。
【００９１】
その後、各半導体領域１０８１、１０８２、１０９１、１０９２上に、ゲート誘電体領域１６０が形成され、その誘電体領域１６０上にゲートが形成され得る。
【００９２】
その後、ゲート１６０の側面にスペーサ１６３、１６４が形成され得る。
【００９３】
その後、ソース１７１及びドレイン１７２領域の形成を完成させるために、拡散及び／又は注入によるドーピングの一以上の段階が実施され得る。
【００９４】
従って、引っ張り歪み半導体領域１０８１、１０８２のそれぞれから形成されたチャネル領域が提供されたトランジスタＴ１及びＴ４、並びに、圧縮歪み半導体領域１０９１、１０９２のそれぞれから成るチャネル領域を備えたトランジスタＴ２及びＴ３を有する装置が形成された（図３）。
【００９５】
上述の多様な段階の後に得られる各半導体領域１０８１、１０８２、１０９１、１０９２の歪み状態は、シミュレーションツール（例えばＡＮＳＹＳ社製のＡＮＳＹＳ‐ｖ１０ツール等）で実施される数値計算によって、予測可能である。
【００９６】
図６Ａ及び６Ｂには、転移方向の軸
【数３】
2010028121.tif 000005
に沿った場の歪みが与えられている。図６Ａは、歪み場Ｃ１によって、所定の厚さの上面（例えば約３から４ナノメートル）において、半導体領域１０８１、１０８２が、全体として平均が正の歪みを有し、従って、引っ張り歪みが与えられていることを示す。
【００９７】
図６Ｂでは、歪み場Ｃ２及びＣ３は、所定の厚さの上面（例えば約３から４ナノメートル）において、半導体領域１０９１、１０９２は全体として平均が負の歪みを有し、従って、圧縮歪みが与えられていることを示す。
【００９８】
本方法を実行する代替例（図２）によると、垂直トレンチ２１０、２２０、２３０、２４０が、プレ歪み層１０２２の基板の主平面に垂直に形成され、第三誘電体層１０２３にわたって、及び、プレ歪み層１０２２の厚さ全体にわたって延伸しており、第一誘電体層１０２１が露出されるようになっている。これによって、半導体領域上により高い歪み状態を得ることが可能になる。
【００９９】
想定可能な他の実施形態によると、絶縁層１０２上に存在している半導体層１０３もプレ歪み層が与えられる、つまり、固有の歪みを有するものとされ得る。例えば、半導体層１０３は、基板の主平面に垂直な平面内に二軸性歪みを有し得る。この場合、半導体層１０３のプレ変形が、例えばヘテロエピタキシーや分子結合によって得られ得る。
【０１００】
限界長ＬＣを定める方法の二つの例をこれから与える。これら２つの方法の組み合わせも必要であれば使用可能である。
【０１０１】
図８Ａ〜８Ｄにおいて、異なるシミュレーション結果が示されており、図２を参照して上述した装置の領域１０８１のものと同様のレイアウトを有する約３ｎｍの厚さの或る半導体領域５０８に対する平均歪み状態σｍｏｙが示されている。
【０１０２】
半導体領域５０８は、絶縁領域５０２（例えばＳｉＯ２ベース）上に存在し、絶縁領域５０２はプレ歪み領域５０２２（例えばＳｉ３Ｎ４ベース）上に存在し、プレ歪み領域５０２２は、絶縁層５０２１（例えばＳｉＯ２ベース）上に存在している。この半導体領域５０８は、トランジスタのチャネルを含み、電荷移動が行われる領域に対応するものである。トレンチ５１０、５２０は、領域５０８、５０２３、５０２２の両側に、絶縁層５０２１まで形成される（図９Ａ）。
【０１０３】
ＡＮＳＹＳツールを用いて、半導体領域５０８の複数の寸法ＬＺＡに対して、この半導体領域５０８の様々な厚さｅＳｉ及びＳｉＯ２ベースの絶縁層５０２３の様々な厚さｅＳｉＯ２に対してシミュレーションを行った。一方、このシミュレーションに対して、プレ歪み層５０２２の厚さは固定した。この厚さは、半導体領域５０８及び領域５０２１の厚さと比較して大きいものとされ、窒素ベースのプレ歪み層５０２２に対しては、２００ｎｍに固定された厚さである。
【０１０４】
図８Ａにおいて、曲線Ｃ１０、Ｃ１２、Ｃ１４はそれぞれ、ｅＳｉ＝２０ｎｍ、ｅＳｉ＝３０ｎｍ、ｅＳｉ＝４０ｎｍに対する、ｅＳｉＯ２＝０ｎｍでの半導体領域５０８の平均歪み状態σｍｏｙを、その長さＬＺＡの関数として表す。
【０１０５】
図８Ｂにおいて、曲線Ｃ２０、Ｃ２２、Ｃ２４はそれぞれ、ｅＳｉ＝１０ｎｍ、ｅＳｉ＝１５ｎｍ、ｅＳｉ＝２０ｎｍに対する、ｅＳｉＯ２＝５ｎｍでの半導体パターンの平均歪み状態σｍｏｙを、その長さＬＺＡの関数として表す。
【０１０６】
図８Ｃにおいて、曲線Ｃ３０、Ｃ３２、Ｃ３４はそれぞれ、ｅＳｉ＝１０ｎｍ、ｅＳｉ＝１５ｎｍ、ｅＳｉ＝２０ｎｍに対する、ｅＳｉＯ２＝１０ｎｍでの半導体パターンの平均歪み状態σｍｏｙを、その長さＬＺＡの関数として表す。
【０１０７】
図８Ｄにおいて、曲線Ｃ４０、Ｃ４２、Ｃ４４、Ｃ４６はそれぞれ、ｅＳｉ＝５ｎｍ、ｅＳｉ＝１０ｎｍ、ｅＳｉ＝１５ｎｍ、ｅＳｉ＝２０ｎｍに対する、ｅＳｉＯ２＝１６ｎｍでの半導体パターンの平均歪み状態σｍｏｙを、その長さＬＺＡの関数として表す。
【０１０８】
これら全ての図面において、限界長ＬＣは、半導体領域５０８の平均歪みσｍｏｙが符号を変え、引っ張りから圧縮に移る限界値に対応する。
【０１０９】
ＬＣ（）で示される異なる厚さに対して得られる限界値は、図８Ａから８Ｄにおける垂直破線によって表されている。
【０１１０】
従って、第一方法は、層５０２１、５０２２、５０２３の厚さ及び組成を与え、ＬＣを決めるようなシミュレーションを用いることに存する。所定の厚さの層５０２２に対して、この限界長ＬＣは、半導体領域５０８の厚さと共に増大する。所定の厚さのこの領域５０８に対しても同様に、限界長ＬＣは絶縁層５０２３の厚さと共に増大する。
【０１１１】
第二方法によると、非特許文献１や非特許文献２等の解析モデルによって、プレ歪み層５０２２及び絶縁層５０２３の厚さが用いられるように、限界長ＬＣと構造の他の寸法との間に確立される経験的関係が用いられる。
【０１１２】
必要であれば、この関係は、基板の厚さと比較して小さい厚さの半導体領域５０８を仮定して、その歪みσ０がこの領域の主平面内において一様であり、その厚さ方向に対してゼロであるとする近似を用いて、確立される。
【０１１３】
平均歪みσｍｏｙ及び歪みσ０の間の比：（σｍｏｙ／σ０）と減少パラメータ（ＫＬ／ｈ）との間の関係を用いてもよい。ここで、
【数４】
2010028121.tif 000006
Ｅ膜：  半導体領域５０８のヤング率
Ｅ基板：  基板のヤング率
ν膜：  半導体領域５０８のポアソン係数
ν基板：  基板のポアソン係数
である。
【０１１４】
非特許文献１及び非特許文献２に記載されているモデルのものと同様のケースに帰着させるため、絶縁層５０２３及びＳｉベースの半導体領域５０８によって形成される二重層を、等価な厚さｅｅｑのＳｉＯ２製の単一層５１３に置換する近似を用いてもよく、ｅｅｑ＝ｅＳｉＯ２＋ｅＳｉ≡ＳｉＯ２となり、ここで、ｅＳｉ≡ＳｉＯ２は、半導体領域５０８の層のＳｉＯ２の機械的観点から等価な厚さを表す（図９Ｂ）。
【０１１５】
これら二つの層（ｅＳｉ≡ＳｉＯ２及びｅＳｉ）の曲げ剛性は好ましくは一定である。
【０１１６】
以下の関係式が得られる：
【数５】
2010028121.tif 000007
ここで、Ｉｉは、層ｉの慣性モーメントを表す。
【０１１７】
図１０には、（Ｋ・ＬＺＡ／ｅｅｑ）の関数として比（σｍｏｙ／σ０）・（ｅＮｉｔ／ｅｅｑ）の発展曲線Ｃ１００の一例が与えられている。ここで、
【数６】
2010028121.tif 000008
であり、ｅＮｉｔはプレ歪み層５０２２の厚さである。
【０１１８】
この曲線Ｃ１００によって表される結果は二つの実施形態と関係する。第一のものは、酸化物の厚さｅＳｉＯ２が約１６ｎｍでありシリコンの厚さｅＳｉが約１５ナノメートルの場合であり、第二のものは、厚さｅＳｉＯ２が約１６ｎｍであり厚さｅＳｉが約２０ナノメートルの場合である。
【０１１９】
両方の場合において、減少パラメータ（Ｋ・ＬＺＡ／ｅｅｑ）の関数としての平均歪みの発展は、ほぼ同一のものであり、図１０の曲線Ｃ１００によって表されるものであり、５次の多項式補正によって、更に近づいたものとなり得る。
【０１２０】
この曲線Ｃ１００は、
（Ｋ・ＬＺＡ／ｅｅｑ）ｃ≒８．７７
の値に対してキャンセルされる。
【０１２１】
従って、ＬＣの値を、絶縁層５０２３及び半導体領域５０８のあらゆる厚さに対して、曲線がキャンセルされる点に対応して得ることができる。
【０１２２】
必要であれば、上述の２つの方法の組み合わせを用いることができる。限界長の値ＬＣは、図８Ａ〜８Ｂに示されるような曲線を外挿することによって、多様な対（ｅＳｉＯ２；ｅＳｉ）に対して導出可能であり、これらの値を、上述の経験式によって計算されたものと比較することができる。
【０１２３】
例として、この比較の結果を以下の表に与える。
【０１２４】
【表１】
2010028121.tif 000009
【０１２５】
上述の二例の方法よって得られた限界長ＬＣは互いに非常に近い。
【０１２６】
図４は、図２を参照して上述したマイクロエレクトロニクス装置の代替例である。この例において、装置は、同一の絶縁ブロックＢ１０上に分散した活性領域を形成するための半導体領域３０８１、３０８２、３０９１、３０９２を備える。
【０１２７】
第一半導体領域３０８１及び第二半導体領域３０８２は、所定の限界長ＬＣ／２未満とされる臨界寸法Ｌ８を有し、その決定方法は上述のものであり、特に層１０２３及び１０２２の半導体領域の厚さの関数として決められる。
【０１２８】
第三半導体領域３０９１及び第四半導体領域３０９２は、所定の限界長ＬＣ以下であり得る臨界寸法を有する。
【０１２９】
半導体領域３０８１、３０９１、３０８２、３０９２は、歪みが与えられており、プレ歪み領域１０２２を有する薄膜の積層体に形成されたエッチングされたブロックＢ１０上に存在している。トレンチ３１０、３２０は、エッチングされたブロックＢ１０の両側において、プレ歪み層１０２２の厚さの一部に対して形成される。トレンチ３１０、３２０は、半導体領域３０８１及び３０８２の臨界寸法Ｌ８よりも大きな深さを有する。トレンチ３２０は、半導体領域３０８２の一側に連続的に形成される。一方、他のトレンチ３１０は、半導体領域３０８１の一側に連続的に形成される。プレ歪み層１０２２から、ブロックＢ１０の頂上部への歪みの転移は、半導体領域３０８１及び３０８２において行われる。
【０１３０】
例えば、プレ歪み層１０２２に引っ張り歪みが与えられている場合、半導体領域３０８１及び３０８２にも引っ張り歪みが与えられる。
【０１３１】
一方、半導体領域３０８２に並列されている半導体領域３０９２は、トレンチ３２０の少なくともＬＣ／２の距離ｄに配置される。
【０１３２】
このようなレイアウトにおいて、例えば、プレ歪み層１０２２に引っ張り歪みが与えられている場合、半導体領域１０９１及び１０９２には、圧縮歪みが与えられて、圧縮歪みに対応する平均歪みを有する。
【０１３３】
図５には、本発明による方法によって得られるマイクロエレクトロニクス装置の他の例が与えられている。
【０１３４】
この装置は、第一種類の歪み（例えば、引っ張り歪み）による歪みが与えられている半導体領域４０８１、４０８２と、第二種類の歪み（例えば、圧縮歪み）による歪みが与えられている半導体領域４０９１、４０９２とを備える。
【０１３５】
半導体領域４０８１、４０９１は、プレ歪み半導体層から形成され得て、誘電体層１０２１、１０２２、１０２３（少なくとも一つのプレ歪み層１０２２（例えば引っ張りプレ歪み）を含む）の積層体から形成される第一ブロックＢ１００上に存在している。
【０１３６】
半導体領域４０８２、４０９２は、このプレ歪み半導体層から形成され得て、誘電体層１０２１、１０２２、１０２３の積層体に形成される第二ブロックＢ２００上に存在している。
【０１３７】
半導体領域４０８１、４０８２には、臨界寸法Ｌ８＜ＬＣ／２が与えれれており（ＬＣは限界長）、その決定方法は上述のとおりであり、層１０２２及び１０２３の個々の厚さ及び半導体領域の厚さの関数である。
【０１３８】
トレンチ４１０は、第一ブロックＢ１００を第二ブロックＢ２００から分離する。このトレンチは、半導体領域４０８１の一側及び半導体領域４０８２の一側に連続的に形成される。一方、半導体領域４０９１及び４０９２は、トレンチ４１０の少なくともＬＣ／２の距離ｄに位置し、これらの半導体領域４０９１及び４０９２上に、プレ歪み層の歪み及び半導体領域４０８１、４０８２の歪みとは逆符号の歪みを与えることが可能にされる。
【０１３９】
図７には、転移方向の軸
【数７】
2010028121.tif 000010
に沿った歪み場が与えられている。この図は、歪み場Ｃ３によって、半導体領域４０８２には引っ張り歪みが与えられていることを示し、一方、歪み場Ｃ４は、半導体領域４０９２に圧縮歪みが与えられていることを示す。
【符号の説明】
【０１４０】
１０１  第一半導体層
１０２１  第一層（接着層）
１０２２  第二層（プレ歪み層）
１０２３  第三層
１０３  半導体層
１０８１、１０８２、１０９１、１０９２  半導体領域
１１０、１２０、１３０、１４０  トレンチ
【図１Ａ】
2010028121.tif 000011
【図１Ｂ】
2010028121.tif 000012
【図１Ｃ】
2010028121.tif 000013
【図２】
2010028121.tif 000014
【図３】
2010028121.tif 000015
【図４】
2010028121.tif 000016
【図５】
2010028121.tif 000017
【図８Ａ】
2010028121.tif 000018
【図８Ｂ】
2010028121.tif 000019
【図８Ｃ】
2010028121.tif 000020
【図８Ｄ】
2010028121.tif 000021
【図９Ａ】
2010028121.tif 000022
【図９Ｂ】
2010028121.tif 000023
【図１０】
2010028121.tif 000024
【図６Ａ】
2010028121.tif 000025
【図６Ｂ】
2010028121.tif 000026
【図７】
2010028121.tif 000027
【外国語明細書】
2010028121.tif 000028
2010028121.tif 000029
2010028121.tif 000030
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2010028121.tif 000051
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