(57)【要約】【課題】雑音の大なる環境下で、広い受信ダイナミックレンジを確保し、安定した高速の引き込みを、安価なコストで実現することのできるＡ／Ｄ−ＧＳＷ回路を含む受信装置を提供することである。【解決手段】ＰＷＲ計算手段と、対数変換手段と、非線形変換手段と、セレクタ手段と、により、正確な対数軸のレベル信号を得ると共に、リミッタ手段と、５ＭＦ手段と、により、不要な雑音成分を除去し、また、ゲイン設定信号とＰＷＲ信号を用いて、回線上の受信レベルを算出する手段（正規化手段）を設け、かつ、ＲＯＭによる変換手段を設け、さらに、レベル調整を中間レベル設定、祖調整、微調整の三段階でゲインを設定できる手段を設けることで、安定した高速高精度のＡ／Ｄ−ＧＳＷ回路の引き込みを行うことができる。【選択図】図３
2010239185.tif 000002
【特許請求の範囲】
【請求項１】
アナログゲインを調整するアナログゲインスイッチ（ＧＳＷ）手段と、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換手段と、該Ａ／Ｄ変換後のパワー（ＰＷＲ）を算出するパワー（ＰＷＲ）計算手段と、該ＰＷＲ計算結果が飽和状態となった信号に対しても、その飽和前の信号レベルを推定算出する線形／非線形変換手段と、前記アナログＧＳＷ手段へ設定したゲイン情報と該線形／非線形手段により得られたＰＷＲ信号を元に、Ａ／Ｄ−ＧＳＷ入力レベルを逆算推定するレベル正規化補正手段と、該レベル正規化補正手段より得られたゲインライン信号（ＧＡＩＮ＿ｌｉｎｅ信号）と外部からのトリガ信号（ＳＴＡＲＴ＿ＴＲＩＧ信号）を用いて、適正なアナログゲインスイッチ（ＧＳＷ）のアナログゲイン（Ｇａｉｎ）信号を得る各種制御信号生成手段とを有し、前記Ａ／Ｄ変換器の出力レベルが飽和した状態においても、正確かつ高速のＡ／Ｄ−ＧＳＷの引き込みを行うことができるようにして、Ａ／Ｄ変換手段−アナログＧＳＷ手段（Ａ／Ｄ−ＧＳＷ回路）の受信ダイナミックレンジを拡大したことを特徴とする受信装置。
【請求項２】
Ａ／Ｄ変換出力レベルを調整するデジタルゲインスイッチ（ＧＳＷ）手段と、さらに、該デジタルゲインスイッチ（ＧＳＷ）手段に対する制御信号を出力する各種制御信号生成手段を備え、さらなるＡ／Ｄ−ＧＳＷ回路の受信ダイナミックレンジを拡大したことを特徴とする請求項１記載の受信装置。
【請求項３】
前記線形／非線形変換手段は、対数変換手段を有し、該線形／非線形変換手段以降の信号処理を全て、ｄＢ単位で行うことで、乗算／除算回路を全て加算減算回路で構築することで、必要とするビット数も最小化たことを特長とする請求項１または２記載の受信装置。
【請求項４】
前記対数変換されたＰＷＲ信号にレベル制限用のリミッタ手段と、多数の信号から中央値を得るＭＦ手段を備え、安定した、かつ、雑音耐力のある、Ａ／Ｄ−ＧＳＷを実現したことを特徴とする請求項３記載の受信装置。
【請求項５】
前記ＰＷＲ計算手段は、遅延素子手段と、ＤＣ成分算出手段と、減算手段とを備え、該減算手段の後段に、絶対値手段を設けることで、Ａ／Ｄ変換出力信号に存在するＤＣ成分を除去し、正確なＡ／Ｄ−ＧＳＷの制御を実現したことを特徴とする請求項１乃至４のいずれかに記載の受信装置。
【請求項６】
中間値、粗調整結果値及び微調整結果値の三段階の値をアナログゲインスイッチ（ＧＳＷ）手段に出力可能な各種制御信号生成手段を備え、Ａ／Ｄ−ＧＳＷの引き込みの高速化と受信ダイナミックレンジの拡大、さらに、装置のコスト低減を実現したことを特徴とする請求項１乃至５のいずれかに記載の受信装置
【請求項７】
粗調整および微調整のＰＷＲ計算区間は、第１に先頭に過渡応答除去区間を設け、アナログゲイン（Ｇａｉｎ）の設定値変更時の過渡応答を除去するとともに、第２に過渡応答除去後、Ａ／Ｄ変換出力信号に含まれているＤＣ成分除去のためにＤＣ成分除去区間を設け、第３に複数のガード区間とＰＷＲ計算区間を設け、インパルス性雑音やスイッチング雑音に対する耐力を向上させると共に、第４に粗調整および微調整区間のＰＷＲ計算区間時間長は同一時間長とし、粗調整区間のガード時間長のみ、微調整区間のガード時間長より短めに設定することで、粗調整区間／微調整区間の精度を適正配分とし、全体の引き込み時間長の短縮を図ると共に、ＰＷＲ計算回路の共通化を図り、装置のコストダウンを実現すると共に、高速かつ、広い受信ダイナミックレンジを実現したことを特徴とする請求項１乃至６のいずれかに記載の受信装置。
【請求項８】
アナログ信号のゲインを調整するアナログゲインスイッチ（ＧＳＷ）手段と、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換手段と、該Ａ／Ｄ変換により得られるデジタル信号のパワー（ＰＷＲ）を計算するパワー（ＰＷＲ）計算手段と、前記アナログゲイン（Ｇａｉｎ）のゲイン設定情報と前記ＰＷＲ信号より、Ａ／Ｄ−ＧＳＷ入力信号レベルを逆算推定するレベル正規化補正手段と、予め定められた区間の中での最大受信レベルを抽出する最大（ｍａｘ）レベル抽出手段と、さらに、各種制御信号生成手段とを有し、位相同期確立前は、前記最大（ｍａｘ）レベル抽出手段により得られた最大受信レベルを元に、マスタフレーム単位でゲインを適応制御し、位相同期確立後は、スタートトリガ信号（ＳＴＡＲＴ＿ＴＲＩＧ）に同期した処理を実行することで、同期処理が必要なＡ／Ｄ−ＧＳＷ手段においても、位相同期確立前でも安定したＡ／Ｄ−ＧＳＷの引き込みを実現可能としたことを特徴とする受信装置。
【請求項９】
デジタルゲインを調整するデジタルゲインスイッチ（ＧＳＷ）手段および、デジタルＧＳＷ手段に対するゲイン制御信号を生成する各種制御信号生成手段を備え、さらなる受信ダイナミックレンジを拡大したことを特徴とする請求項８記載の受信装置。
【請求項１０】
ＰＷＲ計算結果の後段に、対数変換手段と、非線形変換手段と、セレクタ手段とを備え、線形信号を対数信号に変換することで、後段の処理を全て乗算／除算の不要な加算減算のみの処理とし、かつ、ビット数を低減することで、低コストの装置を実現したことを特徴とする請求項９記載の受信装置。
【請求項１１】
信号レベルを制限するリミッタ手段および複数の信号から中央値を抽出するＭＦ手段を備え、インパルス性雑音やスイッチング雑音等に対する雑音耐力を向上させたことを特徴とする請求項１０記載の受信装置。
【請求項１２】
アナログゲインを調整するアナログゲインスイッチ（ＧＳＷ）ステップと、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換ステップと、Ａ／Ｄ変換後のパワー（ＰＷＲ）を算出するＰＷＲ計算ステップと、該ＰＷＲ計算結果が飽和状態となった信号に対しても、その飽和前の信号レベルを推定算出する線形／非線形変換ステップと、前記アナログＧＳＷステップへ設定したゲイン情報と該線形／非線形ステップにより得られたＰＷＲ信号を元に、Ａ／Ｄ−ＧＳＷ入力レベルを逆算推定するレベル正規化補正するステップと、該レベル正規化補正ステップより得られたゲインライン（ＧＡＩＮ＿ｌｉｎｅ）信号と外部からのトリガ信号（ＳＴＡＲＴ＿ＴＲＩＧ信号）を用いて、適正なアナログゲインスイッチ（ＧＳＷ）のアナログゲイン（Ｇａｉｎ）信号を得る各種制御信号生成ステップとを有し、Ａ／Ｄ変換器の出力レベルが飽和した状態においても、正確かつ高速のＡ／Ｄ−ＧＳＷの引き込みを行うことができるようにし、Ａ／Ｄ変換−アナログゲインスイッチ（Ａ／Ｄ−ＧＳＷ回路）の受信ダイナミックレンジを拡大したことを特徴とする信号受信方法。
【請求項１３】
Ａ／Ｄ変換出力レベルを調整するデジタルゲインスイッチ（ＧＳＷ）ステップと、さらに、該デジタルゲインスイッチ（ＧＳＷ）ステップに対する制御信号を出力する各種制御信号生成ステップとを備え、さらなるＡ／Ｄ−ＧＳＷ回路の受信ダイナミックレンジを拡大したことを特徴とする請求奥１２記載の信号受信方法。
【請求項１４】
前記線形／非線形変換ステップは、対数変換ステップを有し、該線形／非線形変換ステップの実行以降の信号処理を全て、ｄＢ単位で行うことで、乗算／除算回路を全て加算減算回路で構築することで、必要とするビット数を最小化たことを特徴とする請求項１２または１３記載の信号受信方法。
【請求項１５】
前記対数変換されたＰＷＲ信号にレベル制限用のリミッタステップと、多数の信号から中央値を得るＭＦステップを有し、安定した、かつ、雑音耐力のある、Ａ／Ｄ−ＧＳＷを実現したことを特徴とする請求項１４記載の信号受信方法。
【請求項１６】
前記ＰＷＲ計算ステップは、遅延素子ステップと、ＤＣ成分算出ステップと、減算ステップとを有し、該減算ステップの後に、絶対値ステップを設けることで、Ａ／Ｄ変換出力信号に存在するＤＣ成分を除去し、正確なＡ／Ｄ−ＧＳＷの制御を実現したことを特徴とする請求項１２乃至１５いずれかに記載の信号受信方法。
【請求項１７】
中間値、粗調整結果値及び微調整結果値の三段階の値をアナログスイッチ（ＧＳＷ）ステップに提供する各種制御信号生成ステップを備え、Ａ／Ｄ−ＧＳＷの引き込みの高速化と受信ダイナミックレンジの拡大を実現したことを特徴とする請求項１２乃至１６のいずれかに記載の信号受信方法。
【請求項１８】
粗調整および微調整のＰＷＲ計算区間は、第１に先頭に過渡応答除去区間を設け、アナログゲイン（Ｇａｉｎ）の設定値変更時の過渡応答を除去するとともに、第２に過渡応答除去後、Ａ／Ｄ変換出力信号に含まれているＤＣ成分除去のためにＤＣ成分除去区間を設け、第３に複数のガード区間とＰＷＲ計算区間を設け、インパルス性雑音やスイッチング雑音に対する耐力を向上させると共に、第４に粗調整および微調整区間のＰＷＲ計算区間時間長は同一時間長とし、粗調整区間のガード時間長のみ、微調整区間のガード時間長より短めに設定することで、粗調整区間／微調整区間の精度を適正配分とし、全体の引き込み時間長の短縮を図ると共に、ＰＷＲ計算回路の共通化を図り、装置のコストダウンを実現すると共に、高速かつ、広い受信ダイナミックレンジを実現したことを特徴とする請求項１２乃至１７のいずれかに記載の信号受信方法。
【請求項１９】
アナログ信号のゲインを調整するアナログゲインスイッチ（ＧＳＷ）ステップと、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換ステップと、Ａ／Ｄ変換後のデジタル信号のパワー（ＰＷＲ）を計算可能なパワー（ＰＷＲ）計算ステップと、前記アナログゲイン（Ｇａｉｎ）のゲイン設定情報と前記ＰＷＲ信号より、Ａ／Ｄ−ＧＳＷ入力信号レベルを逆算推定するレベル正規化補正ステップと、予め定められた区間の中での最大受信レベルを抽出する最大（ｍａｘ）レベル抽出ステップと、さらに、各種制御信号生成ステップとを有し、位相同期確立前は、前記最大（ｍａｘ）レベル抽出ステップにより得られた最大受信レベルを元に、マスタフレーム単位でゲインを適応制御し、位相同期確立後は、スタートトリガ信号（ＳＴＡＲＴ＿ＴＲＩＧ）に同期した処理を実行することで、同期処理が必要なＡ／Ｄ−ＧＳＷステップにおいても、位相同期確立前でも安定したＡ／Ｄ−ＧＳＷの引き込みを実現可能としたことを特徴とする信号受信方法。
【請求項２０】
デジタルゲインを調整するデジタルゲインスイッチ（ＧＳＷ）ステップおよび、デジタルゲインスイッチ（ＧＳＷ）ステップに対するゲイン制御信号を生成する各種制御信号生成ステップを有し、さらなる受信ダイナミックレンジを拡大したことを特徴とする請求項１９記載の信号受信方法。
【請求項２１】
ＰＷＲ計算結果の後段に、対数変換ステップと、非線形変換ステップと、セレクタステップとを備え、線形信号を対数信号に変換することで、後段の処理を全て乗算／除算の不要な加算減算のみの処理とし、かつ、ビット数を低減することで、低コストの装置を実現したことを特徴とする請求項２０記載の信号受信方法。
【請求項２２】
信号レベルを制限するリミッタステップおよび複数の信号から中央値を抽出可能なＭＦステップを備え、インパルス性雑音やスイッチング雑音等に対する雑音耐力を向上させたことを特徴とする請求項２１記載の信号受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力線通信システムに適用可能な受信装置及び受信方法に係り、詳しくは、アナログ／デジタル変換回路に入力する受信アナログ信号レベルを調整するゲインスイッチ（Ａ／Ｄ−ＧＳＷ）を有する受信装置及び信号受信方法に関する。
【背景技術】
【０００２】
設備端末数の大なる電力線では、分岐に伴う分岐ロスが大きく、また、個々の設備端末から発する雑音も設備端末数により増大するため、雑音が大なる環境となっている。このような雑音の大なる、ロスの大きい環境では、雑音耐力のある、受信ダイナミックレンジの広い、安定した高速通信が可能な、安価なＰＬＣモデムが要求されている。（例えば、非特許文献１参照）。
【０００３】
安価なＰＬＣモデム実現に効果的な技術として、Ａ／Ｄ−ＧＳＷ回路（アナログ／デジタル変換回路とアナログゲインを離散的に変更可能なゲインスイッチ回路より構成される自動利得制御回路等）、あるいは、ＡＧＣ回路（自動利得制御回路）等がある。（例えば、特許文献１〜４、非特許文献１参照）
【０００４】
例えば、特許文献１では、Ａ／Ｄ変換器の前段に可変ゲインアンプを搭載しているため、この可変ゲインアンプのゲインを受信レベルに応じて調整することにより、広い受信ダイナミックレンジを得ることができ、安価なＰＬＣモデムを実現可能となる。しかしながら、特許文献１の自動利得制御回路では、引き込み特性が、定常状態のみのゆっくりとした追従特性となっているため、高速の引き込みは困難となっている。
【０００５】
図１に従来技術の回路例を示す。図１では、Ａ／Ｄ−ＧＳＷ入力信号がアナログゲインを可変可能なＧＳＷ回路１に入力され、適正レベルに調整される。この後、この信号は、Ａ／Ｄ変換器２により、アナログからデジタルに変換される。デジタルに変換された信号は、ＰＷＲ計算回路３により受信レベルが計算され、この後、基準値（ＲＥＦ）との差分が計算され、誤差算出回路４に入力される。誤差算出回路４では、誤差成分が積分され、一定のＤＣ信号を得る。このＤＣ信号は、制御信号生成回路５に入力され、外部トリガ信号の元に、ＧＳＷ回路１の制御信号が生成される。
【０００６】
図２に、図１の制御信号生成回路５の詳細ブロック図を示す。制御信号生成回路５は、変換ＲＯＭ６及びレジスタ７を有する。前述した誤差算出出力信号は、変換ＲＯＭ６に入力され、所望の制御信号を得る。制御系は、時間軸でコントロールされており、外部トリガが入力されると、レジスタ７に蓄積された最新の制御情報が、ＧＳＷ回路１に出力される。
【０００７】
図１４は、図１および図２の従来技術を用いた場合のＡ／Ｄ−ＧＳＷ回路の引き込み特性を示したものである。従来技術では、逐次比較型のフィードバック構成が一般的であるため、引き込み時のタイムチャートは、図１４に示すように、段階的に誤差が収束していく引き込みタイムチャートとなる。受信ダイナミックレンジには余裕があるものの、引き込み時間には多大な時間がかかるのが欠点である。このため、高速の引き込みは困難となっている。
【０００８】
これを改善した例として、例えば、特許文献２に記載される技術がある。特許文献２に記載される技術では、ダイナミックレンジを超えるレベルか否かの検出回路があり、超えた場合には、強制的に許容レンジに入るようにし、収束速度の向上を図っている。しかし、許容レンジに入った後は、やはり、定常状態におけるゆっくりとした制御となっているため、従来技術よりは改善されているものの、高速の引き込みは困難となっている。
【０００９】
特許文献２に記載される技術では、許容レンジを超えた部分に関しては、越えたか否かの判断のみであるため、超えた場合の後の制御誤差が大きいことが欠点である。この欠点を改善する案が、例えば、特許文献３に記載されている。特許文献３に記載される技術では、クリッピング度合い、アンダーフロー度合いをアナログ的に検出しており、多少のクリッピング、多少のアンダーフローに対しても追従が可能となっている。しかしながら、例えば、クリッピングに関しては、クリップした波形のみを対象に評価しているため、インパルス性雑音やスイッチング雑音など、雑音の大なる環境下では、十分な精度を得ることは困難となっている。
【００１０】
また、全体のフレーム同期を必要としている自動利得制御回路は、例えば、特許文献４に記載されている。特許文献４に記載される自動利得制御回路では、同期確立前は、ピーク値に着目し制御を行い、同期確立後は、基準値に従い制御を行うことで、追従精度の高精度化を実現している。しかしながら、同期確立前はピーク値を使用した制御となっているため、インパルス性雑音やスイッチング雑音等に対して弱いのが欠点である。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−２８１６３３号公報
【特許文献２】特開２００５−２１４８４９号公報
【特許文献３】特開２００４−１３４９１７号公報
【特許文献４】特開２００２−３６７２８７号公報
【非特許文献】
【００１２】
【非特許文献１】電気学会・高速電力線通信システムとＥＭＣ調査委員会編、「高速電力線通信システム（ＰＬＣ）とＥＭＣ」、第１版第１刷、株式会社オーム社、平成１９年１１月２０日
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明が解決しようとしている課題として、大きく以下の２点ある。
【００１４】
第一の課題は、雑音の大なる環境下で、広い受信ダイナミックレンジを確保し、安定した高速の引き込みを、安価なコストで実現することである。第２は、フレーム同期外れ状態でも安定したフレーム同期確立を実現可能なＡ／Ｄ−ＧＳＷ回路を実現することである。
【００１５】
電力線には、多種多様な設備機器が接続されているため、これらの設備機器から発するインパルス性雑音やスイッチング雑音等、多種多様の雑音が存在している。このため、電力線は、雑音の大なる環境となっている。
【００１６】
また、伝送路のロス特性、インピーダンス特性は、設置する端末数および設備端末の稼動状況に応じて変化する構造となっているため、電力線伝送路のロス特性およびインピーダンス特性は、時々刻々変化する伝送路となっている。
【００１７】
さらに、電力線には多数のＰＬＣモデムが設置されることが予想され、システム的に多元接続を行う必要がある。これらの多元接続は、一般的に、時分割多重技術を用いて実現している例が多く、この場合には、ＰＬＣモデムに、瞬時の高精度引き込み特性が要求されてくる。
【００１８】
例えば、ＭＨｚ帯で１４ビットの高精度Ａ／Ｄ変換器を使用した場合、部品コストは数千円となるが、ビット数を１２ビットに低減すれば、千円前後の部品コストに低減ができる。もちろん、今後の技術進展ならびに手配数量等により部品コストは大きく変わるが、低ビットのＡ／Ｄ変換器を使用すれば安価に実現できることは言うまでもない。一方、受信ダイナミックレンジを考慮した場合、ビット数をｎとすると、トータルＳ／Ｎ比Ｔは約Ｔ＝１．８＋６ｎであり、１４ビットの場合、約８６ｄＢ、１２ビットの場合、約７４ｄＢとなる。しかしながら、受信ダイナミックレンジを考慮した場合、信号のピークファクタおよび信号の必要ビット数を考慮する必要があり、例えば、最小ＰＡＲ＝１２ｄＢ、信号の必要ビット数を例えば６ビットとすると、残ダイナミックレンジＤは、１４ビットの場合、Ｄ＝８６−１２−３６＝３８ｄＢ、１２ビットの場合、Ｄ＝７４−１２−３６＝２６ｄＢとなる。この状態で引き込みを祖調整、微調整の２段階で瞬時に行うことを考えると、受信ダイナミックレンジは、１４ビット版で３８＊２＝７６ｄＢ、１２ビット版で２６*２＝５２ｄＢとなる。要求仕様は中継機ありの場合でもｍｉｎ．７０ｄＢは必要なため、計算上は１４ビット品が必須となるが、これを如何にして１２ビット版で実現するかが大きな課題である。
【００１９】
ところで、ＰＬＣモデムの接続方式としては、無線ＬＡＮのようにＣＳＭＡ−ＣＡ（キャリアセンスマルチプルアクセス、コリジョンアボイダンス方式）と、親機が子機を順番にポーリングし接続するポーリング方式とがある。無線ＬＡＮのＣＳＭＡ−ＣＡ方式はキャリアセンスに基づき多元接続が実施されるため、高速応答が可能であるが、逆にキャリアセンスできないような環境、例えば、雑音が大なる環境では、動作が不安定となる。また、分岐ロスが大きく、他機が送信したにもかかわらず、その結果が見えないために起こる「隠れ端末」が存在する場合にもキャリアの衝突が発生するため、安定したシステムの提供は不可能である。一方、ポーリング方式は、接続をユーザデータに依存して実施しているため、低速応答となるが、雑音の大なる環境下でも安定した接続が可能である。「隠れ端末」の問題もない。
【００２０】
産業用途では、一般に設備端末の数が多く、雑音の大なる環境が多いため、安定したシステム構築の場合には、ポーリング方式が望ましい。  ポーリング方式で多元接続を実施する場合、モデム間でフレーム同期を確立し、タイムスロットを固定した信号のやりとりを行うことで、雑音帯域幅を減少でき、さらなる特性改善が可能となる。具体的には、例えば、親機がフレーム同期用のＢＣ（ビーコン）信号を定期送信する。子機はこのＢＣ信号を受信し、親機とフレーム同期を確立する。フレーム同期を確立した子機は、予め決められたタイムスロットに従い、各種処理を実行する。  この各種処理の中に、Ａ／Ｄ−ＧＳＷの機能も含まれている。これらの機能はフレーム同期が確立した状況下で安定稼動するため、フレーム同期が確立していない条件下では、動作が不安定となる。  逆に言えば、フレーム同期が確立していない条件下でフレーム同期確立が前提の処理を行うと矛盾した処理内容となり、安定したシステム構築が困難となる。
【００２１】
電力線の雑音環境に戻るが、電力線には、多数のインパルス性雑音やスイッチング雑音が含まれている。このような環境下で安定したゲイン調整を実施するためには、ある程度時間長の長い冗長性のある調整用信号系列を送信し、これらの信号系列から何らかの手段で雑音成分を取り除き高精度の引き込みを実現する必要があるが、多元接続を実施しているため、これらの信号は時分割で送信せざるを得ない。受信側で、フレーム同期が確立していれば、これらの時分割信号を正しくキャッチし信号処理が行えるため、安定したＡ／Ｄ−ＧＳＷの引き込みが実現できるが、フレーム同期確立前の段階では、時間軸上のどこにＡ／Ｄ−ＧＳＷの信号があるか不明であり、従って適正な処理は行えず、結果、安定した受信信号をＡ／Ｄ−ＧＳＷの後段回路に渡すことが困難となり、安定したフレーム同期の確立が困難となる。従って、如何にして、フレーム同期確立前に先頭のＡ／Ｄ−ＧＳＷ回路の引き込み動作を完了させるかが、第２の大きな課題である。
【００２２】
以上、本発明では、雑音の大なる環境下で、広い受信ダイナミックレンジを確保し、安定した高速の引き込みを、安価なコストで実現する方法を提供することが第１の目的であり、フレーム同期外れ状態でも安定したフレーム同期確立を実現可能なＡ／Ｄ−ＧＳＷ回路を実現する方法を提供することが第２の目的である。
【課題を解決するための手段】
【００２３】
本発明に係る受信装置は、アナログゲインを調整するアナログゲインスイッチ（ＧＳＷ）手段と、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換手段と、該Ａ／Ｄ変換後のパワー（ＰＷＲ）を算出するパワー（ＰＷＲ）計算手段と、該ＰＷＲ計算結果が飽和状態となった信号に対しても、その飽和前の信号レベルを推定算出する線形／非線形変換手段と、前記アナログＧＳＷ手段へ設定したゲイン情報と該線形／非線形手段により得られたＰＷＲ信号を元に、Ａ／Ｄ−ＧＳＷ入力レベルを逆算推定するレベル正規化補正手段と、該レベル正規化補正手段より得られたゲインライン信号（ＧＡＩＮ＿ｌｉｎｅ信号）と外部からのトリガ信号（ＳＴＡＲＴ＿ＴＲＩＧ信号）を用いて、適正なアナログゲインスイッチ（ＧＳＷ）のアナログゲイン（Ｇａｉｎ）信号を得る各種制御信号生成手段とを有し、前記Ａ／Ｄ変換器の出力レベルが飽和した状態においても、正確かつ高速のＡ／Ｄ−ＧＳＷの引き込みを行うことができるようにして、Ａ／Ｄ変換手段−アナログＧＳＷ手段（Ａ／Ｄ−ＧＳＷ回路）の受信ダイナミックレンジを拡大したことを特徴としている。
【００２４】
このような構成によれば、受信信号がサチッた状態においても正確な受信レベルが推定可能であり、また、アナログＧＳＷへの制御は、アナログＧａｉｎ設定情報そのものとＰＷＲ信号の両方を用いているため、制御範囲が、Ａ／Ｄ変換器のビット数に制限されることなく、幅広い受信ダイナミックレンジを制御可能となる。また、レベル正規化補正回路により、常に、受信レベルを正確に把握しているため、瞬時のＡ／Ｄ−ＧＳＷ回路の引き込みが可能となる。
【００２５】
本発明に係る受信装置において、Ａ／Ｄ変換出力レベルを調整するデジタルゲインスイッチ（ＧＳＷ）手段と、さらに、該デジタルゲインスイッチ（ＧＳＷ）手段に対する制御信号を出力する各種制御信号生成手段を備えるように構成することができる。
【００２６】
このような構成によれば、デジタルゲインスイッチ（ＧＳＷ）手段により、Ａ／Ｄ−ＧＳＷの出力信号をより適正化可能となるため、後段の回路のビット幅が縮小可能となり、装置の低コスト化が実現可能となる。
【００２７】
また、本発明に係る受信装置において、前記線形／非線形変換手段は、対数変換手段を有する構成とすることができる。
【００２８】
このような構成によれば、対数変換手段により、後段のビット数を必要最小限に抑えることができるばかりでなく、乗算器／除算器を必要とする箇所は全て対数軸での加算／減算器に置き換えることが可能となるため、装置のよりいっそうの低コスト化が実現可能となる。
【００２９】
また、本発明に係る受信装置において、前記対数変換されたＰＷＲ信号にレベル制限用のリミッタ手段と、多数の信号から中央値を得るＭＦ手段を備えるように構成することができる。
【００３０】
このような構成によれば、リミッタ手段により、制御系の安定化が図れると共に、ＭＦ手段により、インパルス性雑音やスイッチング雑音環境下でも安定したＡ／Ｄ−ＧＳＷ回路の引き込みを実現することが可能となる。
【００３１】
更に、本発明に係る受信装置において、前記ＰＷＲ計算手段は、遅延素子手段と、ＤＣ成分算出手段と、減算手段とを備え、該減算手段の後段に、絶対値手段を設けるように構成することができる。
【００３２】
このような構成によれば、Ａ／Ｄ変換出力に存在しているＤＣ成分に影響されることなく、安定したＡ／Ｄ−ＧＳＷの制御が可能となる。
【００３３】
また、本発明に係る受信装置において、中間値、粗調整結果値及び微調整結果値の三段階の値をアナログゲインスイッチ（ＧＳＷ）手段に出力可能な各種制御信号生成手段を備えるように構成することができる。
【００３４】
このような構成によれば、各種制御生成手段により、Ａ／Ｄ−ＧＳＷの制御を三段階で制御できるため、受信ダイナミックレンジの拡大と共に、正確な瞬時の引き込みが可能となる。
【００３５】
本発明に係る受信装置において、粗調整および微調整のＰＷＲ計算区間は、第１に先頭に過渡応答除去区間を設け、アナログゲイン（Ｇａｉｎ）の設定値変更時の過渡応答を除去するとともに、第２に過渡応答除去後、Ａ／Ｄ変換出力信号に含まれているＤＣ成分除去のためにＤＣ成分除去区間を設け、第３に複数のガード区間とＰＷＲ計算区間を設け、インパルス性雑音やスイッチング雑音に対する耐力を向上させると共に、第４に粗調整および微調整区間のＰＷＲ計算区間時間長は同一時間長とし、粗調整区間のガード時間長のみ、微調整区間のガード時間長より短めに設定するように構成することができる。
【００３６】
このような構成によれば、第１の手段により過渡応答の除去が可能であり、第２の手段によりＤＣ成分の除去が可能であり、第３の手段により時間長の適正配分と共に引き込み時間の短縮化が可能、第４の手段により回路の共通化が図れ装置の低コスト化が可能となる。
【００３７】
本発明に係る受信装置は、アナログ信号のゲインを調整するアナログゲインスイッチ（ＧＳＷ）手段と、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換手段と、該Ａ／Ｄ変換により得られるデジタル信号のパワー（ＰＷＲ）を計算するパワー（ＰＷＲ）計算手段と、前記アナログゲイン（Ｇａｉｎ）のゲイン設定情報と前記ＰＷＲ信号より、Ａ／Ｄ−ＧＳＷ入力信号レベルを逆算推定するレベル正規化補正手段と、予め定められた区間の中での最大受信レベルを抽出する最大（ｍａｘ）レベル抽出手段と、さらに、各種制御信号生成手段とを有し、位相同期確立前は、前記最大（ｍａｘ）レベル抽出手段により得られた最大受信レベルを元に、マスタフレーム単位でゲインを適応制御し、位相同期確立後は、スタートトリガ信号（ＳＴＡＲＴ＿ＴＲＩＧ）に同期した処理を実行する構成となる。
【００３８】
このような構成によれば、最大（ｍａｘ）レベル抽出手段と各種制御信号生成手段により、位相同期確立前は、該最大（ｍａｘ）レベル抽出手段により得られた最大受信レベルを元に、マスタフレーム単位でゲインを適応制御可能であり、位相同期確立後は、ＳＴＡＲＴ＿ＴＲＩＧに同期した処理を実行することが可能であるため、同期処理を必要とするＡ／Ｄ−ＧＳＷ回路においても、位相同期確立前に安定した引き込みを行うことが可能となる。
【００３９】
本発明に係る受信装置において、デジタルゲインを調整するデジタルゲインスイッチ（ＧＳＷ）手段および、デジタルＧＳＷ手段に対するゲイン制御信号を生成する各種制御信号生成手段を備えるように構成することができる。
【００４０】
このような構成によれば、Ａ／Ｄ−ＧＳＷの後段の回路のビット数を必要最小限とすることができるため、装置の低コスト化を実現可能である。
【００４１】
また、本発明に係る受信装置において、ＰＷＲ計算結果の後段に、対数変換手段と、非線形変換手段と、セレクタ手段とを備えるように構成することができる。
【００４２】
このような構成によれば、対数変換手段により、本回路以降の回路を全て対数処理することができるため、ビット数を必要最小限とすることができるばかりでなく、線形処理で乗算／除算が必要であった箇所は全て加算／減算処理に置き換えることが可能となるため、装置の低コスト化を実現可能である。
【００４３】
また、本発明に係る受信装置において、信号レベルを制限するリミッタ手段および複数の信号から中央値を抽出するＭＦ手段を備える構成とすることができる。
【００４４】
このような構成によれば、リミッタ手段およびＭＦ手段により、インパルス性雑音や、スイッチング雑音環境下でも安定した受信レベル抽出が行えるため、Ａ／Ｄ−ＧＳＷの安定した引き込みを実現可能である。
【００４５】
本発明に係る信号受信方法は、アナログゲインを調整するアナログゲインスイッチ（ＧＳＷ）ステップと、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換ステップと、Ａ／Ｄ変換後のパワー（ＰＷＲ）を算出するＰＷＲ計算ステップと、該ＰＷＲ計算結果が飽和状態となった信号に対しても、その飽和前の信号レベルを推定算出する線形／非線形変換ステップと、前記アナログＧＳＷステップへ設定したゲイン情報と該線形／非線形ステップにより得られたＰＷＲ信号を元に、Ａ／Ｄ−ＧＳＷ入力レベルを逆算推定するレベル正規化補正するステップと、該レベル正規化補正ステップより得られたゲインライン（ＧＡＩＮ＿ｌｉｎｅ）信号と外部からのトリガ信号（ＳＴＡＲＴ＿ＴＲＩＧ信号）を用いて、適正なアナログゲインスイッチ（ＧＳＷ）のアナログゲイン（Ｇａｉｎ）信号を得る各種制御信号生成ステップとを有する構成となる。
【００４６】
この方法によれば、受信信号が飽和した状態においても正確な受信レベルが推定可能であり、また、アナログＧＳＷへの制御は、アナログＧａｉｎ設定情報そのものとＰＷＲ信号の両方を用いているため、制御範囲が、Ａ／Ｄ変換器のビット数に制限されることなく、幅広い受信ダイナミックレンジを制御可能となる。また、レベル正規化補正ステップにより、常に、受信レベルを正確に把握しているため、瞬時のＡ／Ｄ−ＧＳＷ回路の引き込みが実現可能な方法を提供可能となる。
【００４７】
本発明に係る信号受信方法において、Ａ／Ｄ変換出力レベルを調整するデジタルゲインスイッチ（ＧＳＷ）ステップと、さらに、該デジタルゲインスイッチ（ＧＳＷ）ステップに対する制御信号を出力する各種制御信号生成ステップとを備えるように構成することができる。
【００４８】
このような方法によれば、デジタルＧＳＷステップにより、Ａ／Ｄ−ＧＳＷの出力信号をより適正化可能となるため、後段の回路のビット幅が縮小可能となり、装置の低コスト化が実現可能な方法を提供可能となる。
【００４９】
また、本発明係る信号受信方法において、前記線形／非線形変換ステップは、対数変換ステップを有するように構成することができる。
【００５０】
このような方法によれば、対数変換ステップにより、後段のビット数を必要最小限に抑えることができるばかりでなく、乗算器／除算器を必要とする箇所は全て対数軸での加算／減算器に置き換えることが可能となるため、装置のよりいっそうの低コスト化が実現可能な方法を提供可能となる。
【００５１】
また、本発明に係る信号受信方法において、前記対数変換されたＰＷＲ信号にレベル制限用のリミッタステップと、多数の信号から中央値を得るＭＦステップを有するように構成することができる。
【００５２】
このような方法によれば、リミッタステップにより、制御系の安定化が図れると共に、ＭＦステップにより、インパルス性雑音やスイッチング雑音環境下でも安定したＡ／Ｄ−ＧＳＷ回路の引き込みを実現することが可能な方法を提供可能となる。
【００５３】
更に、本発明に係る信号受信方法において、前記ＰＷＲ計算ステップは、遅延素子ステップと、ＤＣ成分算出ステップと、減算ステップとを有し、該減算ステップの後に、絶対値ステップを設けるように構成することができる。
【００５４】
この方法によれば、Ａ／Ｄ変換出力に存在しているＤＣ成分に影響されることなく、安定したＡ／Ｄ−ＧＳＷの制御が可能な方法を提供可能となる。
【００５５】
また、本発明に係る信号受信方法において、中間値、粗調整結果値及び微調整結果値の三段階の値をアナログスイッチ（ＧＳＷ）ステップに提供する各種制御信号生成ステップを備える構成とすることができる。
【００５６】
このような方法によれば、各種制御生成ステップにより、Ａ／Ｄ−ＧＳＷの制御を三段階で制御できるため、受信ダイナミックレンジの拡大と共に、正確な瞬時の引き込みが可能な方法を提供可能となる。
【００５７】
また、本発明に係る信号受信方法において、粗調整および微調整のＰＷＲ計算区間は、第１に先頭に過渡応答除去区間を設け、アナログゲイン（Ｇａｉｎ）の設定値変更時の過渡応答を除去するとともに、第２に過渡応答除去後、Ａ／Ｄ変換出力信号に含まれているＤＣ成分除去のためにＤＣ成分除去区間を設け、第３に複数のガード区間とＰＷＲ計算区間を設け、インパルス性雑音やスイッチング雑音に対する耐力を向上させると共に、第４に粗調整および微調整区間のＰＷＲ計算区間時間長は同一時間長とし、粗調整区間のガード時間長のみ、微調整区間のガード時間長より短めに設定するように構成することができる。
【００５８】
このような方法によれば、第１の手段により過渡応答の除去が可能であり、第２の手段によりＤＣ成分の除去が可能であり、第３の手段により時間長の適正配分と共に引き込み時間の短縮化が可能、第４の手段により回路の共通化が図れ装置の低コスト化が可能な方法を提供可能となる。
【００５９】
本発明に係る信号受信方法は、アナログ信号のゲインを調整するアナログゲインスイッチ（ＧＳＷ）ステップと、アナログ信号をデジタル信号に変換するアナログデジタル（Ａ／Ｄ）変換ステップと、Ａ／Ｄ変換後のデジタル信号のパワー（ＰＷＲ）を計算可能なパワー（ＰＷＲ）計算ステップと、前記アナログゲイン（Ｇａｉｎ）のゲイン設定情報と前記ＰＷＲ信号より、Ａ／Ｄ−ＧＳＷ入力信号レベルを逆算推定するレベル正規化補正ステップと、予め定められた区間の中での最大受信レベルを抽出する最大（ｍａｘ）レベル抽出ステップと、さらに、各種制御信号生成ステップとを有し、位相同期確立前は、前記最大（ｍａｘ）レベル抽出ステップにより得られた最大受信レベルを元に、マスタフレーム単位でゲインを適応制御し、位相同期確立後は、スタートトリガ信号（ＳＴＡＲＴ＿ＴＲＩＧ）に同期した処理を実行するように構成される。
【００６０】
このような方法によれば、最大（ｍａｘ）レベル抽出ステップと各種制御信号生成ステップにより、位相同期確立前は、該最大（ｍａｘ）レベル抽出ステップにより得られた最大受信レベルを元に、マスタフレーム単位でゲインを適応制御可能であり、位相同期確立後は、ＳＴＡＲＴ＿ＴＲＩＧに同期した処理を実行することが可能であるため、同期処理を必要とするＡ／Ｄ−ＧＳＷ回路においても、位相同期確立前に安定した引き込みを行うことが可能な方法を提供可能となる。
【００６１】
本発明に係る信号受信方法において、デジタルゲインを調整するデジタルゲインスイッチ（ＧＳＷ）ステップおよび、デジタルゲインスイッチ（ＧＳＷ）ステップに対するゲイン制御信号を生成する各種制御信号生成ステップを有するように構成することができる。
【００６２】
このような方法によれば、Ａ／Ｄ−ＧＳＷの後段の回路のビット数を必要最小限とすることができるため、装置の低コスト化を実現可能な方法を提供可能である。
【００６３】
また、本発明に係る信号受信方法において、ＰＷＲ計算結果の後段に、対数変換ステップと、非線形変換ステップと、セレクタステップとを備えるように構成することができる。
【００６４】
このような方法によれば、対数変換ステップにより、本回路以降の回路を全て対数処理することができるため、ビット数を必要最小限とすることができるばかりでなく、線形処理で乗算／除算が必要であった箇所は全て加算／減算処理に置き換えることが可能となるため、装置の低コスト化を実現可能な方法を提供可能である。
【００６５】
また、本発明に係る信号受信方法において、信号レベルを制限するリミッタステップおよび複数の信号から中央値を抽出可能なＭＦステップを備えるように構成することができる。
【００６６】
このような方法によれば、リミッタステップおよびＭＦステップにより、インパルス性雑音や、スイッチング雑音環境下でも安定した受信レベル抽出が行えるため、Ａ／Ｄ−ＧＳＷの安定した引き込みを実現可能な方法を提供可能である。
【発明の効果】
【００６７】
本発明に係る受信装置及び信号受信方法によれば、低ビットのＡ／Ｄ変換器および乗算機は１個のみで、雑音の大なる環境下においても、広い受信ダイナミックレンジを有した、瞬時引き込みが可能な、高精度な、安価なＡ／Ｄ−ＧＳＷ回路を実現することが可能となる。また、本発明によれば、フレーム同期を必要とする信号系列を用いた場合においても、フレーム同期外れ状態でも、同期確立前にＡ／Ｄ−ＧＳＷの安定した引き込みを実現することが可能となる。
【図面の簡単な説明】
【００６８】
【図１】Ａ／Ｄ−ＧＳＷ回路の従来技術の構成を示す図である。
【図２】Ａ／Ｄ−ＧＳＷ回路の従来技術の構成の中で、制御信号生成回路の内部構成を示す図である。
【図３】本発明の実施の形態に係るＡ／Ｄ−ＧＳＷ回路の基本ブロック図である。
【図４】ＰＷＲ回路の構成を示す図である。
【図５】対数変換回路のビット配分構成を示す図である。
【図６】対数変換回路の内、６ｄＢ内の変換テーブルの内容を示す図である。
【図７】非線形変換回路のテーブル内容を示す図である。
【図８】セレクタ回路の構成を示す図である。
【図９】リミッタ・５ＭＦ回路の構成を示す図である。
【図１０】レベル正規化補正回路の構成を示す図である。
【図１１】最大（ｍａｘ）レベル抽出回路の構成を示す図である。
【図１２】各種信号生成回路の構成を示す図である。
【図１３】受信ダイナミックレンジの従来技術と本発明の実施の形態との比較を表す表を示す図である。
【図１４】従来技術の引き込み過程を示すタイムチャートである。
【図１５】本発明の実施の形態に係るＡ／Ｄ−ＧＳＷ回路における引き込み過程を示すタイムチャートである。
【図１６】同期確立を示すタイムチャートである。
【図１７】中間値セット、祖調整、微調整の時間配分を示す構成図である。
【図１８】最大（ｍａｘ）レベル抽出を示すタイムチャートである。
【図１９】本発明の実施の形態に係るＡ／Ｄ−ＧＳＷ回路の第１の変形例を示す基本ブロック図である。
【図２０】本発明の実施の形態に係るＡ／Ｄ−ＧＳＷ回路の第２の変形例を示す基本ブロック図である。
【図２１】本発明の実施の形態に係るＡ／Ｄ−ＧＳＷ回路の第３の変形例を示す基本ブロック図である。
【図２２】本発明の実施の形態に係るＡ／Ｄ−ＧＳＷ回路の第４の変形例を示す基本ブロック図である。
【図２３】本発明の実施の形態に係るＡ／Ｄ−ＧＳＷ回路の第５の変形例を示す基本ブロック図である。
【図２４】本発明の実施の形態に係るＡ／Ｄ−ＧＳＷ回路の第６の変形例を示す基本ブロック図である。
【図２５】本発明の実施の形態に係るＡ／Ｄ−ＧＳＷ回路の第７の変形例を示す基本ブロック図である。
【発明を実施するための形態】
【００６９】
本発明の実施の形態について、図面を参照して具体的に説明する。図３は、本発明の実施の形態に係る受信装置に用いられるＡ／Ｄ−ＧＳＷ回路１０の基本ブロック図である。まず、外部より入力されたＡ／Ｄ−ＧＳＷ入力信号は、アナログゲインスイッチ（ＧＳＷ）回路１１に入力され、入力レベルが適正ゲインに変更され、Ａ／Ｄ変換回路１２に入る。Ａ／Ｄ変換回路１２では、入力されたアナログ信号がデジタルに変換され、この後、デジタルゲインスイッチ（ＧＳＷ）回路１３に入り、ここで、さらにデジタルゲインが適正処理され、最終的なＡ／Ｄ−ＧＳＷ出力レベルを得る。
【００７０】
図３に示されるＡ／Ｄ−ＧＳＷ回路１０におけるフィードバック制御系の構成であるが、Ａ／Ｄ変換によりデジタルに変換されたデジタル信号は、パワー計算回路（ＰＷＲ回路）１４に入力され、Ａ／Ｄ変換出力の出力レベルが算出される。この後、リニアな信号は、対数変換回路１５により、ｄＢ（デシベル）情報に変換される。Ａ／Ｄ変換器１２の入力レベルが高い場合には、信号がＡ／Ｄ変換器１２においてクリップされ、歪みが発生する。この歪んだ信号をそのまま対数変換回路１５に入力した場合には、誤差が大となるため、この信号は、非線形変換回路１６に入力され、ここで、信号が飽和していない状態のレベルを推定算出し、ｄＢ情報として後段のセレクタ回路１７に提供する。
【００７１】
セレクタ回路１７では、対数変換のレベルが例えば、２０ｄＢ以下の場合には、信号が飽和していることが想定されるため、非線形変換回路１６の出力をセレクタ１７の選択結果として出力する。  このことで、広範囲の正確なｄＢ情報を得る。
【００７２】
このｄＢ情報には、まだ、インパルス性雑音やスイッチング雑音成分が含まれているため、これらの雑音除去のため、リミッタ回路・５ＭＦ回路１８を経由して雑音成分の除去を図る。
【００７３】
雑音成分が取り除かれたＰＷＲ信号は、アナログのＧａｉｎ信号と共に、レベル正規化補正回路１９に入力される。このレベル正規化補正回路１９では、Ａ／Ｄ変換器１２の出力レベルが、アナログＧＳＷのゲイン分だけ差し引かれ、Ａ／Ｄ−ＧＳＷの入力信号レベルが計算される。これが、ＧＡＩＮ＿ｌｉｎｅ信号である。ＧＡＩＮ＿ｌｉｎｅ信号は、Ａ／Ｄ−ＧＳＷの引き込み過程に依存しない入力信号が基本的に、常に得られるため、このＧＡＩＮ＿ｌｉｎｅ信号を用いて、瞬時に適正なアナログとデジタルのＧＳＷ制御信号を得ることができる。
【００７４】
このＧＡＩＮ＿ｌｉｎｅ信号は、通常状態では、ダイレクトに各種制御信号生成回路２１に入力され、所望の制御信号を得、最終引き込みが完了する。
【００７５】
一方、本実施の形態に係るＡ／Ｄ−ＧＳＷ回路１０は、インパルス性雑音やスイッチング雑音など、雑音の大なる環境に耐えることが望まれている。このため、図１７に示す特殊な制御タイムチャートで構成されているため、引き込み過程は原則、同期確立済みが条件となっている。しかしながら、モデムの電源ＯＦＦ／ＯＮ直後には、子機モデムは親機モデムとまだ、同期がとれていないため、同期制御は期待できない。この対策のため、同期確立が未の状態でも安定した引き込みが実現できるように、図３に示すＡ／Ｄ−ＧＳＷ回路１０は、最大（ｍａｘ）レベル抽出回路２０を備えている。
【００７６】
最大（ｍａｘ）レベル抽出回路２０では、子機モデムが同期か確立前の段階（ＳＹＮＣ３＝ＯＦＦ）状態では、ＭＦＲＭ（マスタフレーム）信号に基づき、最大受信レベルが計算され、この最大受信レベルに従い、Ａ／Ｄ−ＧＳＷのゲインをゆっくりと適応制御する。位相同期確立後は、どこに同期信号が存在しているか、把握できるため、所定の場所でＳＴＡＲＴ＿ＴＲＩＧ信号に基づき同期制御を実施する。これにより、位相同期確立前の段階でも安定したＡ／Ｄ−ＧＳＷ回路１０の引き込みを実現する。
【００７７】
図４は、ＰＷＲ回路１４の詳細ブロック図である。このＰＷＲ回路１４では、入力信号は、まず、ＤＣ成分算出回路１４１に入力され、Ａ／Ｄ変換出力に存在しているＤＣ成分が算出される。この回路は、単純な加算積分回路で実現されているが、加算結果は、後で、平均値を求める必要があるため、回路の小型化のため、２のべき乗で計算することが望ましい。２のべき乗で計算しておけば、単純なビットシフトで割り算が可能なからである。
【００７８】
算出されたＤＣ成分は、遅延素子１４２を通過した受信信号から後段の減算回路で差し引かれ、ＤＣ成分が除去される。この後、絶対値または二乗回路１４３によりＰＷＲが計算され、これを後段のΣ回路（積分回路）１４４により積分され、所望のＰＷＲ信号を得る。タイミング生成回路１４５では、上記に必要な各種制御信号を生成している。
【００７９】
図５は対数変換回路１５の一実施例である。対数変換回路１５はビット長が短ければ、単純なＲＯＭで変換を実施してもよいが、ビット長が長い場合には、個々に閾値を意識した単純な論理回路で構成することが望ましい。本発明では、対数変換前の信号のビット長が計２０ビットと長いため、論理回路で対数変換を実現している。
【００８０】
本発明ではＡ／Ｄ変換器１２に１２ビットの精度のＡ／Ｄ変換器を使用しており、ＰＷＲ算出に３２０サンプルの信号を使用しているため、１２ビット＋９ビット（５１２とおり）で計２１ビットとなるが、符合ビットは不要なため、計２０ビットが対数変換回路１５に入力されるビット数となる。入力された２０ビットの上位１３ビットは、ゼロの数を数えて、６ｄＢ単位の対数変換情報を得る。図５に示すように、途中から数字「１」が出現するが、この数字「１」以下の６ビットの情報を抽出し、６ｄＢ内の詳細なｄＢ情報を得る。この６ビットに関しては、相対値が６ｄＢの範囲に固定されるため、ＲＯＭで変換する。このＲＯＭの変換内容は、図６に示すとおりである。また、非線形変換回路１６の変換内容は図７に示すとおりである。
【００８１】
図８は、図３に示すＡ／Ｄ−ＧＳＷ回路１０におけるセレクタ１７の詳細ブロック図であり、図８では、内部に２０ｄＢ以下の検出回路１７１があり、対数変換回路１５の線形性が得られない２０ｄＢ以下の場合には、内部セレクタ１７２で非線形変換出力を選択し、所望のＰＷＲ信号（セレクタ出力信号）を得る。
【００８２】
図９は、図３に示すＡ／Ｄ−ＧＳＷ回路１０におけるリミッタ・５ＭＦ回路１８の詳細ブロック図である。図９に示すリミッタ回路１８１では、所定の範囲内を超えたレベルが入力された場合には、予め定められたリミッタ値（上限値と下限値）に制限される。また、５ＭＦ回路１８２では、５個のＰＷＲ信号が入力され、この中から中央値が選択出力される。この中央値選択により、ＰＷＲ信号に含まれているインパルス性雑音やスイッチング雑音が除去される。
【００８３】
図１０は図３に示すＡ／Ｄ−ＧＳＷ回路１０におけるレベル正規化補正回路１９の詳細ブロック図である。図１０では、入力されたＰＷＲ信号とアナログＧａｉｎ信号がｄＢ加算され、所望のＧａｉｎ＿ｌｉｎｅ信号を得る。Ｇａｉｎ＿ｌｉｎｅ信号は、Ａ／Ｄ変換の入力レベルであるＰＷＲ信号が、アナログＧａｉｎ情報により、ゲインが、Ａ／Ｄ−ＧＳＷ回路１０の入力側に差し戻された形となっているため、Ａ／Ｄ−ＧＳＷ回路１０が引き込みを完了していない段階でも正確なＡ／Ｄ−ＧＳＷ入力レベルを算出可能である。このレベルを制御系が把握することにより、瞬時に所望の最終的なＧＳＷ制御信号を得ることが可能である。
【００８４】
図１３は、本発明の具体的な段階毎の引き込み範囲を示している。理論値欄のＧａｉｎ＿ｌｉｎｅ信号は理想的なＧａｉｎ＿ｌｉｎｅ信号そのものを示すと共にＡ／Ｄ−ＧＳＷ回路１０の入力レベルを現している。この入力レベルに対し、最終的に、理論値欄の制御ゲイン（アナログＧＳＷ用アナログｄＢとデジタルＧＳＷ用のデジタルｄＢ）を得る。
【００８５】
図１３では実現案が３案示されている。案１は１４ビットのＡ／Ｄ変換器１２を使用した場合である。１４ビットのＡ／Ｄ変換器１２を使用した場合のピークＳ／Ｎは６ｄＢ＊１４ビット＋１．８ｄＢであり、約８６ｄＢとなる。このダイナミックレンジから信号のピークファクタを最低限１２ｄＢ、さらに、信号の有効ビット数６ビット分、３６ｄＢ分を差し引くと、残りは３８ｄＢとなり、この値が、Ａ／Ｄが追従可能なダイナミックレンジとなる。このため、アナログＧＳＷ回路ではまず、３８ｄＢの範囲が瞬時に粗調整され、次の段階でアナログとデジタルＧＳＷが３８ｄＢ調整され、最終的な所望の７６ｄＢの受信ダイナミックレンジを得る。この案１の場合の欠点は、１４ビットのＡ／Ｄ変換器１２を使用しているため、装置コストが高価であるという点である。
【００８６】
案２は、対策のため、Ａ／Ｄ変換器１２を１４ビットから１２ビットに変えたものである。案２の場合にはＡ／Ｄ変換器１２が１２ビットであるため、ピークＳ／Ｎは１２ｄＢ低下し、約７４ｄＢとなる。この７４ｄＢからピークファクタ１２ｄＢと有効ビット数３６ｄＢを差し引くと、残ダイナミックレンジは、２６ｄＢとなる。２６ｄＢの制御範囲時に案１と同様に制御した結果が案２であり、結果的には計５２ｄＢの受信ダイナミックレンジとなり、所望の７０ｄＢのダイナミックレンジを得ることができない。
【００８７】
案３は、本発明の一実施例であり、１２ビットＡ／Ｄ変換器１２の受信可能範囲は、２６ｄＢで変わらないが、本発明では非線形変換回路１６を追加したため、上位に１２ｄＢのレンジ拡大が可能となった。このため、−２６ｄＢ、＋１２ｄＢの範囲が制御可能となる。Ａ／Ｄ−ＧＳＷ回路１０の引き込みの第１段階でゲインを中間値（ＧＡＩＮ＿ｌｉｎｅ＝２４ｄＢ点）にセットする。このことで、第１段階で−２６ｄＢ〜＋１２ｄＢの範囲までみえてくる。この状態で粗調整回路を動作させ、−２６ｄＢ〜＋１２ｄＢの範囲の粗調整結果を得る、第１段階の最後で粗調整結果をセットする。次に第２段階の微調整に入る。微調整回路段階では、粗調整の結果の引き込み点からそれぞれ、−２６ｄＢ〜＋１２ｄＢまで同様に受信レベルを把握可能であり、図１３に示す許容範囲を得ることができる。結果として、所望の受信ダイナミックレンジ計７６ｄＢを得る。案３の場合、デジタルＧＳＷの引き込みも瞬時に完了するため、Ａ／Ｄ−ＧＳＷ後段の回路の低コスト化にも貢献可能となる。
【００８８】
図１５は、案３における引き込み過程のタイムチャートを示したものである。図１５に示すように、図１４では、引き込みにかなりの長期間を要していたが、２区間のみで、瞬時の引き込みが可能となっている。実施例では、この２区間を従来の１区間レベルの時間長で実現した。
【００８９】
図１７は、案３における引き込み過程の詳細タイムチャートを示したものである。図１７では、受信信号が到来する時点は、完全同期処理であるため、予め、時間軸のどこで、信号が到達するか、把握済みであり、この時間信号はＳＴＡＲＴ＿ＴＲＩＧで表される。外部よりＳＴＡＲＴ＿ＴＲＩＧが入力されると、図１７に示す所定の詳細タイムチャートが決定起動される。処理としては、図１７に示すように、粗調整計算区間と微調整計算区間の２区間で構成される。それぞれ、過渡応答区間、ＤＣ成分除去区間、および複数のガード区間とＰＷＲ算出区間とから構成されている。ＳＴＡＲＴ＿ＴＲＩＧが入力されると、まず、アナログＧＳＷに中間値がセットされ、第１段階での粗調整計算回路が動作開始する。最初に信号の過渡応答区間が起動し、実施例では８０ＭＨｚで５６サンプル区間＝約０．７μｓ区間、過渡応答区間として、受信信号は破棄される。次に、ＤＣ成分除去区間がある。この区間は、Ａ／Ｄ変換出力点で存在するＤＣ成分を計算により除去する区間である。ＤＣ成分除去では平均値を算出する必要があるため、割り算処理の容易化のため、取り込みサンプル数は２のべき乗に設定してある。実施例では、６４サンプルとしてあり、６ビットのビットシフト操作で容易に割り算結果を得られるように構成してある。次に、ＰＷＲ計算用の区間が計５箇所、３２０サンプル単位で存在している。この５箇所のレベルを計算し、５ＭＦを経由することで、インパルス性雑音やスイッチング雑音を取り除き、より安定した引き込みの実現を図っている。複数のガード区間は雑音が、隣接したＰＷＲ計算結果に干渉しないようにガードを設けたものである。この粗調整計算区間で最初のレベル計算が行われ、この区間の最後で計算結果がアナログＧＳＷ回路の制御値として反映される。最後にある算出区間は、計算上の処理遅延時間である。粗調整計算区間が完了すると、微調整計算区間が起動され、微調整のための計算が開始される。処理内容は、粗調整区間とほぼ同じであるが、ガード時間長のみ粗調整区間より十分な長さとなっており、微調整段階での精度を確保している。微調整計算区間終了時点で最終の微調整結果が、アナログＧＳＷ回路１１とデジタルＧＳＷ回路１３に反映される。
【００９０】
図１１は、図３に示すＡ／Ｄ−ＧＳＷ回路１０における最大（ｍａｘ）レベル抽出回路２０の詳細ブロック図である。Ｇａｉｎ＿ｌｉｎｅ信号とタイミング生成回路２０２からのタイミング信号とが最大（ｍａｘ）レベル抽出回路２０１に入力され、ここでは、１マスタフレームの時間長（約１０ｍｓ〜５０ｍｓ）間での最大受信レベルが抽出される。ただし、この抽出は、位相同期が確立されていない段階で行われる。位相同期が確立された後は、Ｇａｉｎ＿ｌｉｎｅ信号のみで所定のタイムチャートに従い処理される。
【００９１】
図１２は、図３に示すＡ／Ｄ−ＧＳＷ回路１０における各種信号生成回路２１の詳細ブロック図である。図１２において、中間値と最大（ｍａｘ）レベル抽出結果とＧａｉｎ＿ｌｉｎｅ信号がタイミング生成回路２１４からのタイミング信号に基づいて動作するセレクタ２１１に入力され、制御内容に応じて個々の信号が選択される。この選択結果は、ｄＢ信号であるが、最終的な所望の制御信号とは異なった値であるため、変換ＲＯＭ２１２を用いて、所望の値に変換される。この変換ＲＯＭ２１２には、種々の補正内容も含まれている。例えば、図１７の実施例の場合、ＰＷＲを算出するサンプル数は、２のべき乗ではなく、３２０サンプルとなっており、ｄＢに変換すると、約５０．１ｄＢとなっており、綺麗な１ｄＢ単位の数字となっていないが、この補正もこの変換ＲＯＭ２１２で行う。変換ＲＯＭ２１２の出力は、タイミング生成回路２１４からのタイミング信号に基づいて動作するレジスタ２１３に入力され、所望のタイミングでレジスタ２１３に格納される。レジスタ２１３の出力は、それぞれ、アナログＧＳＷ回路１１、デジタルＧＳＷ回路１３に接続される。この変換ＲＯＭ２１２の制御内容は、図１３のテーブル内容に従う。
【００９２】
図１６は、位相同期確立信号＝ＳＹＮＣ３の概略の動作を示すタイムチャートである。図１６に示すように、子機のモデムの電源をＯＦＦ／ＯＮ後、Ａ／Ｄ−ＧＳＷには親機からの定期的な同期信号が入力される。子機の電源ＯＦＦ／ＯＮの直後では、子機は親機と同期確立が未であるため、ＳＹＮＣ３＝ＯＦＦ状態となっている。この状態では、最大（ｍａｘ）レベル抽出回路２０が動作し、マスタフレーム（ＭＦＲＭ）単位で最大受信レベルが抽出され、その最大受信レベルが基準値となるよう、受信レベルの調整が行われる。位相同期確立後は、ＳＹＮＣ３＝ＯＮとなり、通常のＳＴＡＲＴ＿ＴＲＩＧに同期した処理が実行される。
【００９３】
図１８は、電源をＯＦＦ／ＯＮした特定の子機以外が既に通信中の場合の最大受信レベル抽出結果例を示すタイムチャート例である。図１８に示すように、最大レベルはＭＦＲＭ単位で抽出され、ＧＳＷはＭＦＲＭ単位で制御される。
【００９４】
図１９は、本発明の実施の形態に係るＡ／Ｄ−ＧＳＷ回路の第１の変形例を示す基本ブロック図である。このＡ／Ｄ−ＧＳＷ回路１０１は、本質的な処理を実現する構成内容となっており、図３に示すＡ／Ｄ−ＧＳＷ回路１０における対数変換回路１５、非線形変換回路１６、セレクタ１７及びリミッタ・５ＭＦ回路１８に代えて、線形／非線形回路２２が設けられている。
【００９５】
図２０は、本発明の実施の形態に係るＡ／Ｄ−ＧＳＷ回路の第２の変形例を示す基本ブロック図である。このＡ／Ｄ−ＧＳＷ回路１０２は、図１９に示す構成をベースにデジタルＧＳＷ回路１３を追加した構成となっている。デジタルＧＳＷ回路１３を追加することで、受信ダイナミックレンジの拡大を実現している。
【００９６】
図２１は、本発明の実施の形態に係るＡ／Ｄ−ＧＳＷ回路の第３の変形例を示す基本ブロック図である。このＡ／Ｄ−ＧＳＷ回路１０３では、図２０に示すＡ／Ｄ−ＧＳＷ回路１０２における線形／非線形回路部分２２が具体的に対数変換回路１５、非線形変換回路１６及びセレクタ１７にて構成され、特に、対数処理が導入されたものとなっている。この対数処理導入により、高価な乗算器／除算器が不要な構成となっており、安価な装置が実現可能となっている。
【００９７】
図２２は、本発明の実施の形態に係るＡ／Ｄ−ＧＳＷ回路の第４の変形例を示す基本ブロック図である。このＡ／Ｄ−ＧＳＷ回路１０４は、図２１に示すＡ／Ｄ−ＧＳＷ回路１０３をベースにリミッタ・５ＭＦ回路１８を追加することで、雑音耐力の向上を図ったものとなっている。
【００９８】
図２３は、本発明の実施の形態に係るＡ／Ｄ−ＧＳＷ回路の第５の変形例を示す基本ブロック図である。このＡ／Ｄ−ＧＳＷ回路１０５は、図３に示すＡ／Ｄ−ＧＳＷ回路１０の構成から対数変換回路１５、非線形変換回路１６、セレクタ１７、リミッタ・５ＭＦ回路１８及びデジタルＧＳＷ１３を除いた構成となって、特に、位相同期が確定していない段階での安定した引き込みを提供することのできるものである。
【００９９】
図２４は、本発明の実施の形態に係るＡ／Ｄ−ＧＳＷ回路の第６の変形例を示す基本ブロック図である。このＡ／Ｄ−ＧＳＷ回路１０６は、図２３に示すＡ／Ｄ−ＧＳＷ回路１０５をベースにデジタルＧＳＷ回路１３を追加し、受信ダイナミックレンジの拡大を実現したものである。
【０１００】
図２５は、本発明の実施の形態に係るＡ／Ｄ−ＧＳＷ回路の第１の変形例を示す基本ブロック図である。このＡ／Ｄ−ＧＳＷ回路１０７は、図２４に示すＡ／Ｄ−ＧＳＷ回路１０６をベースに対数変換回路１５、非線形変換回路１６及びセレクタ回路１７を追加した構成となっている。対数変換回路１５の導入で装置の低コスト化を実現すると共に、非線形回路１６とセレクタ回路１７の導入で受信ダイナミックレンジの拡大を図ったものである。詳細内容は前述したとおりである。
【産業上の利用可能性】
【０１０１】
以上、説明したように、本発明のＡ／Ｄ−ＧＳＷ回路を含む受信装置および信号受信方法では、Ａ／Ｄ−ＧＳＷのゲインを広い受信ダイナミックレンジの範囲内で、瞬時に高速高精度の引き込みが安価で実現可能であり、また、フレーム同期外れ状態でも安定した同期確立が可能であり、無線、有線を問わず、ＰＬＣ等の受信装置及び信号受信方法として有用である。
【符号の説明】
【０１０２】
１０、１０１〜１０７  Ａ／Ｄ−ＧＳＷ回路
１１  アナログゲインスイッチ（ＧＳＷ）
１２  アナログデジタル（Ａ／Ｄ）変換器
１３  デジタルゲインスイッチ（ＧＳＷ）
１４  パワー計算（ＰＷＲ）回路
１５  対数変換回路
１６  非線形変換回路
１７  セレクタ回路
１８  リミッタ・５ＭＦ回路
１９  レベル正規化補正回路
２０  最大（ｍａｘ）レベル抽出回路
２１  各種制御信号生成回路
【図１】
2010239185.tif 000003
【図２】
2010239185.tif 000004
【図３】
2010239185.tif 000005
【図４】
2010239185.tif 000006
【図５】
2010239185.tif 000007
【図６】
2010239185.tif 000008
【図７】
2010239185.tif 000009
【図８】
2010239185.tif 000010
【図９】
2010239185.tif 000011
【図１０】
2010239185.tif 000012
【図１１】
2010239185.tif 000013
【図１２】
2010239185.tif 000014
【図１３】
2010239185.tif 000015
【図１４】
2010239185.tif 000016
【図１５】
2010239185.tif 000017
【図１６】
2010239185.tif 000018
【図１７】
2010239185.tif 000019
【図１８】
2010239185.tif 000020
【図１９】
2010239185.tif 000021
【図２０】
2010239185.tif 000022
【図２１】
2010239185.tif 000023
【図２２】
2010239185.tif 000024
【図２３】
2010239185.tif 000025
【図２４】
2010239185.tif 000026
【図２５】
2010239185.tif 000027