(57)【要約】【課題】本発明は弊害を抑制して大電流化に対応できる半導体スイッチング装置を提供することを目的とする。【解決手段】第１スイッチング素子と第１ダイオードを有する降圧チョッパ回路と、第２スイッチング素子と第２ダイオードを有する昇圧チョッパ回路と、インダクタンスとを有する電力制御部を備える。該第１スイッチング素子の一端は高電圧電源側と、他端は該第１ダイオードのカソードと、該第１ダイオードのアノードは低電圧電源側と接続される。該第２ダイオードのカソードは該第１スイッチング素子の一端と、アノードは該第２スイッチング素子の一端と、該第２スイッチング素子の他端は該第１ダイオードのアノードと接続される。第１スイッチング素子の他端と第２スイッチング素子の一端の間に該インダクタンスが接続される。負荷は該第１スイッチング素子の他端又は該第２スイッチング素子の一端と接続される。【選択図】図１
2010200406.tif 000002
【特許請求の範囲】
【請求項１】
第１スイッチング素子と第１ダイオードを有する降圧チョッパ回路と、
第２スイッチング素子と第２ダイオードを有する昇圧チョッパ回路と、
インダクタンスとを有する電力制御部を備え、
前記第１スイッチング素子の一端と高電圧電源側が接続され、
前記第１スイッチング素子の他端と前記第１ダイオードのカソードが接続され、
前記第１ダイオードのアノードと低電圧電源側が接続され、
前記第２ダイオードのカソードと前記第１スイッチング素子の一端が接続され、
前記第２ダイオードのアノードと前記第２スイッチング素子の一端が接続され、
前記第２スイッチング素子の他端と前記第１ダイオードのアノードが接続され、
前記インダクタンスは一端が前記第１スイッチング素子の他端と接続され他端が前記第２スイッチング素子の一端と接続され、
前記第１スイッチング素子の他端または前記第２スイッチング素子の一端が負荷と接続されたことを特徴とする半導体スイッチング装置。
【請求項２】
前記降圧チョッパ回路と前記昇圧チョッパ回路は異なる基板に配置されたことを特徴とする請求項１に記載の半導体スイッチング装置。
【請求項３】
前記第１スイッチング素子の平均スイッチング周波数を前記第２スイッチング素子の平均スイッチング周波数よりも高くなるように前記第１スイッチング素子および前記第２スイッチング素子を制御する制御装置を備えたことを特徴とする請求項１に記載の半導体スイッチング装置。
【請求項４】
前記インダクタンスは一端が前記第１スイッチング素子の他端と接続され他端が前記第２スイッチング素子の一端と接続された配線によるインダクタンスであり、
前記配線のインダクタンスは、P端子用配線やN端子用配線の配線インダクタンスのよりも大きいことを特徴とする請求項１に記載の半導体スイッチング装置。
【請求項５】
前記第１スイッチング素子と前記第２スイッチング素子は逆導通特性を有するパワーMOSFETか逆導通IGBTであることを特徴とする請求項１に記載の半導体スイッチング装置。
【請求項６】
前記第１スイッチング素子と前記第２スイッチング素子はIGBTであり、
前記第１スイッチング素子の一端にカソードが接続され、前記第１スイッチング素子の他端にアノードが接続される第３ダイオードと、
前記第２スイッチング素子の一端にカソードが接続され、前記第２スイッチング素子の他端にアノードが接続される第４ダイオードを更に備えたことを特徴とする請求項１に記載の半導体スイッチング装置。
【請求項７】
スイッチング素子と、
ダイオードと、
カソードが第１インダクタンスを介して前記ダイオードのカソードと接続され、アノードが第２インダクタンスを介して前記ダイオードのアノードと接続された還流用ダイオードとを有する降圧チョッパ回路を備え、
前記スイッチング素子の一端と高電圧電源側が接続され、
前記スイッチング素子の他端と前記ダイオードのカソードが接続され、
前記ダイオードのアノードと低電圧電源側が接続され、
前記スイッチング素子の他端と負荷が接続され、
前記負荷と前記低電圧電源側が接続されたことを特徴とする半導体スイッチング装置。
【請求項８】
スイッチング素子と、
ダイオードと、
カソードが第１インダクタンスを介して前記ダイオードのカソードと接続され、アノードが第２インダクタンスを介して前記ダイオードのアノードと接続された還流用ダイオードとを有する昇圧チョッパ回路を備え、
前記ダイオードのカソードと高電圧電源側が接続され、
前記ダイオードのアノードと前記スイッチング素子の一端が接続され、
前記スイッチング素子の他端と低電圧電源側が接続され、
前記スイッチング素子の一端と負荷が接続され、
前記負荷と前記高電圧電源側が接続されたことを特徴とする半導体スイッチング装置。
【請求項９】
前記第１ダイオードもしくは前記第２ダイオードもしくは前記第３ダイオードもしくは前記第４ダイオードまたは前記第１スイッチング素子もしくは前記第２スイッチング素子はＳｉＣを材料とすることを特徴とする請求項１〜６に記載の半導体スイッチング装置。
【請求項１０】
前記スイッチング素子または前記ダイオードはＳｉＣを材料とすることを特徴とする請求項７または８に記載の半導体スイッチング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷に印加する電圧を制御する半導体スイッチング装置に関する。
【背景技術】
【０００２】
半導体スイッチング装置は例えばモータの回転速度制御を行うインバータや、交流電源装置などに使用されるインバータブリッジ回路を構成するハーフブリッジ回路を構成するために用いられる。このような半導体スイッチング装置に用いられるスイッチング素子は大電流を扱うため、スイッチング素子としてはパワーMOSFETやIGBT(Insulated Bipolar Gate Transistor)などのパワー素子が用いられる。
【０００３】
半導体スイッチング装置の制御対象である負荷は半導体スイッチング装置を介して直流電源に接続される。そして、半導体スイッチング装置の備えるスイッチング素子が制御回路から供給される駆動信号に応じてスイッチングを行うことで、負荷に対する所望の制御が行われる。例えば、特許文献２に開示されるチョッピング通電制御装置は前述のような半導体スイッチング装置の一例である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−３５１２８９号公報
【特許文献２】特開平８−１７２７９３号公報
【特許文献３】特開平１０−３３７０８４号公報
【特許文献４】特開２００１−１５７４９０号公報
【特許文献５】特開平８−２０５５８１号公報
【特許文献６】特開２００２−２８１７８４号公報
【特許文献７】特開平８−２２３９３６号公報
【特許文献８】特開２０００−２９５８９１号公報
【特許文献９】特開２０００−２９９９９６号公報
【特許文献１０】特開２０００−３４１９６５号公報
【特許文献１１】特開平９−１６３７９２号公報
【特許文献１２】特開昭６１−１４７７８０号公報
【特許文献１３】特開２００１−３４６３８４号公報
【特許文献１４】特開昭５９−８６４９９号公報
【特許文献１５】特開平１１−５１９７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体スイッチング装置のなかでも特に汎用インバータ装置などで直流と交流を変換するには、２のスイッチング素子を直流電源に対して直列に接続した構成を複数準備し、その直列に接続された２のスイッチング素子の中点と負荷を接続することが多い。このような構成では、誤動作などにより前述の２のスイッチング素子が２つともオン状態となり直流電源が２のスイッチング素子で短絡（アーム短絡という）されてしまう問題があった。
【０００６】
アーム短絡はスイッチング素子にダメージを与える重大な問題である。これによる弊害を抑制するために、アーム短絡が起こりスイッチング素子が所定以上に温度上昇したことを検出するとスイッチング素子を遮断する保護回路を搭載するなどの対策が講じられることがある。しかしながら、スイッチング素子の劣化等の弊害を抑制するためには一般に、スイッチング素子の遮断はアーム短絡発生後数μsecという極めて短い時間に行う必要がある。このような短時間で遮断を行うことは難しく、スイッチング素子にとって安全な遮断を確保することは困難であるという問題があった。また、装置構成によってはアーム短絡の高速検出、高速遮断が困難である場合も考えられる。
【０００７】
また、スイッチング素子ターンオフ時において、通電時に負荷に蓄えられたエネルギーを放出するために半導体スイッチング装置にはダイオードが配置されることが多い。このようなダイオードは負荷に蓄えられたエネルギーの放出に用いられる。しかしながら再びスイッチング素子がオン状態となったときに前述のダイオードに発生するリカバリー電流によりスイッチング損失を生じさせる問題があった。
【０００８】
また、複数のスイッチング素子を並列接続して半導体スイッチング装置の大電流化を図る場合がある。このように複数のスイッチング素子を並列接続するとチップ間を接続するインダクタンスが増大する問題があった。つまり、半導体スイッチング装置の大電流化を目的として同一基板に複数のスイッチング素子、ダイオードを搭載しそれらを配線するとチップ間を接続する配線インダクタンスが増大する。
【０００９】
前述の配線インダクタンスは基本的には基板の幾何学的大きさの増加に伴い増加するものである。そして大電流化を図るために多くのスイッチング素子を並列接続してインダクタンスが増大し、大電流化に伴いｄｉ／ｄｔも増大することで両者の積で求まる逆起電力が高まりスイッチング速度を低下させる問題があった。このような状況を回避するためには同一基板のスイッチング素子やダイオードを近接させて配置することにより配線インダクタンスを低減させることが考えられる。しかしながら前述の近接配置によりスイッチング素子などの放熱を阻害する問題があった。
【００１０】
本発明は、上述のような課題を解決するためになされたもので、アーム短絡によるスイッチング素子へのダメージを抑制し、ダイオードのリカバリー電流によるスイッチング損失を抑制し、大電流化を可能とする半導体スイッチング装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本願の発明にかかる半導体スイッチング装置は、第１スイッチング素子と第１ダイオードを有する降圧チョッパ回路と、第２スイッチング素子と第２ダイオードを有する昇圧チョッパ回路と、インダクタンスとを備えた電力制御部を複数備える。  そして、該第１スイッチング素子の一端と高電圧電源側が接続され、該第１スイッチング素子の他端と該第１ダイオードのカソードが接続され、該第１ダイオードのアノードと低電圧電源側が接続され、該第２ダイオードのカソードと該第１スイッチング素子の一端が接続され、該第２ダイオードのアノードと該第２スイッチング素子の一端が接続され、該第２スイッチング素子の他端と該第１ダイオードのアノードが接続され、該インダクタンスは一端が該第１スイッチング素子の他端と接続され他端が該第２スイッチング素子の一端と接続され、該第１スイッチング素子の他端または該第２スイッチング素子の一端が負荷と接続されたことを特徴とする。
【００１２】
本願の発明にかかる他の半導体スイッチング装置は、スイッチング素子と、ダイオードと、カソードが第１インダクタンスを介して前記ダイオードのカソードと接続され、アノードが第２インダクタンスを介して前記ダイオードのアノードと接続された還流用ダイオードとを有する降圧チョッパ回路を備える。そして、前記スイッチング素子の一端と高電圧電源側が接続され、前記スイッチング素子の他端と前記ダイオードのカソードが接続され、前記ダイオードのアノードと低電圧電源側が接続され、前記スイッチング素子の他端と負荷が接続され、前記負荷と前記低電圧電源側が接続されたことを特徴とする。
【００１３】
本願の発明にかかる他の半導体スイッチング装置は、スイッチング素子と、ダイオードと、カソードが第１インダクタンスを介して前記ダイオードのカソードと接続され、アノードが第２インダクタンスを介して前記ダイオードのアノードと接続された還流用ダイオードとを有する昇圧チョッパ回路を備える。そして、前記ダイオードのカソードと高電圧電源側が接続され、前記ダイオードのアノードと前記スイッチング素子の一端が接続され、前記スイッチング素子の他端と低電圧電源側が接続され、  前記スイッチング素子の一端と負荷が接続され、前記負荷と前記高電圧電源側が接続されたことを特徴とする。
【発明の効果】
【００１４】
本発明により半導体スイッチング装置を弊害なく動作させることができる。
【図面の簡単な説明】
【００１５】
【図１】実施形態１の半導体スイッチング装置を説明する回路図である。
【図２】半導体スイッチング装置の基板への搭載を説明する図である。
【図３】半導体スイッチング装置の基板への搭載の他の例を説明する図である。
【図４】スイッチング周波数について説明する図である。
【図５】配線インダクタンスについて説明する図である。
【図６】実施形態２のパワーＭＯＳＦＥＴを備える半導体スイッチング装置について説明する回路図である。
【図７】３相交流インバータへの応用例を説明する図である。
【図８】実施形態３の、スイッチング素子に対して逆並列にダイオードを備える構成を説明する回路図である。
【図９】半導体スイッチング装置の基板への搭載を説明する図である。
【図１０】実施形態４の半導体スイッチング装置を説明する回路図である。
【図１１】昇圧チョッパ回路への応用について説明する回路図である。
【発明を実施するための形態】
【００１６】
実施の形態１
本実施形態は図１〜図３を参照して説明する。なお、同一または対応する構成要素には同一の符号を付して複数回の説明を省略する場合がある。他の実施形態についても同様である。
【００１７】
図１は本実施形態の半導体スイッチング装置を説明する回路図である。半導体スイッチング装置１０は第１電力制御部１１と第２電力制御部１３を備える。第１電力制御部１１と第２電力制御部１３は各々がハーフブリッジ回路をなすものである。そして第１電力制御部１１と第２電力制御部１３は制御対象である負荷２４に接続される。負荷２４は特に限定されないが本実施形態ではモータである。前述の負荷２４は半導体スイッチング装置１０である第１電力制御部１１と第２電力制御部１３を介して直流電源２６に接続される。
【００１８】
第１電力制御部１１の構成について説明する。第１電力制御部１１は、第１降圧チョッパ回路１２と第１昇圧チョッパ回路１４および、インダクタンス２０を備える。第１降圧チョッパ回路１２および第１昇圧チョッパ回路１４は図１においてそれぞれ破線で囲まれている。図１から理解されるとおり、第１降圧チョッパ回路１２は一端が直流電源２６の高電圧電源側と接続され、他端が第１ダイオード３０のカソードと接続された第１スイッチング素子２８を備える。そして、第１ダイオード３０のアノード側は直流電源２６の低電圧電源側と接続される。以後直流電源２６の高電圧電源側を単に高電圧電源側と称し、直流電源２６の低電圧電源側を単に低電圧電源側と称する。
【００１９】
第１昇圧チョッパ回路１４は、カソードが高電圧電源側と接続され、アノードが第２スイッチング素子３４の一端と接続された第２ダイオード３２を備える。そして、第２スイッチング素子３４の他端は低電圧電源側と接続される。
【００２０】
インダクタンス２０は一端が第１スイッチング素子２８の他端と接続され、他端が第２スイッチング素子３４の一端と接続される。第１電力制御部１１の構成は上述の通りである。
【００２１】
次いで、第２電力制御部１３の構成について説明する。第２電力制御部１３は第２降圧チョッパ回路１６と第２昇圧チョッパ回路１８および、インダクタンス２２を備える。第２降圧チョッパ回路１６および第２昇圧チョッパ回路１８は図１においてそれぞれ破線で囲まれている。図１から理解されるとおり、第２降圧チョッパ回路１６は一端が高電圧電源側と接続され、他端が第３ダイオード３８のカソードと接続された第３スイッチング素子３６を備える。そして、第３ダイオード３８のアノード側は低電圧電源側と接続される。
【００２２】
第２昇圧チョッパ回路１８は、カソードが高電圧電源側と接続され、アノードが第４スイッチング素子４２の一端と接続された第４ダイオード４０を備える。そして、第４スイッチング素子４２の他端は低電圧電源側と接続される。
【００２３】
インダクタンス２２は一端が第３スイッチング素子３６の他端と接続され、他端が第４スイッチング素子４２の一端と接続される。第２電力制御部１３の構成は上述の通りである。
【００２４】
負荷２４の一端は、第２ダイオード３２のアノードと第２スイッチング素子３４の一端との中点に接続される。負荷２４の他端は第３スイッチング素子３６の他端と第３ダイオード３８のカソードとの中点に接続される。このように、本実施形態の半導体スイッチング装置１０は第１電力制御部１１と第２電力制御部１３でブリッジ回路を構成し負荷２４の制御を行うものである。
【００２５】
図２は本実施形態の半導体スイッチング装置１０のチップレイアウトを説明するための平面図である。第１降圧チョッパ回路基板５４には第１降圧チョッパ回路１２が備える第１スイッチング素子２８のチップ、第１ダイオード３０のチップが配置される。同様に第２降圧チョッパ回路基板５６には第２降圧チョッパ回路１６が備える第３スイッチング素子３６のチップ、第３ダイオード３８のチップが配置される。
【００２６】
同様に第１昇圧チョッパ回路基板５８には第１昇圧チョッパ回路１４が備える第２スイッチング素子３４のチップ、第２ダイオード３２のチップが配置される。同様に第２昇圧チョッパ回路基板６０には第２昇圧チョッパ回路１８が備える第４スイッチング素子４２のチップ、第４ダイオード４０のチップが配置される。このように本実施形態の半導体スイッチング装置１０を構成する第１電力制御部１１と第２電力制御部１３はそれぞれのチョッパ回路が独立した基板に搭載される。
【００２７】
本実施形態の半導体スイッチング装置１０の動作について説明する。モータである負荷２４をＰＷＭ制御するために第１スイッチング素子２８と第４スイッチング素子４２をオン状態とすると直流電源２６から第１スイッチング素子２８、負荷２４を通り、さらに第４スイッチング素子４２を経由して電流が流れる。次いで、第１スイッチング素子２８がオフ状態とさせられると、負荷２４に溜まったエネルギーが第４スイッチング素子４２と第１ダイオード３０を通る経路で放出されることによる還流電流が流れる。
【００２８】
次いで、第１スイッチング素子２８が再びオン状態とされる。このとき第１ダイオード３０にはリカバリー電流が流れる。そして、負荷２４へ逆方向に電流を流す場合には第２スイッチング素子３４と第３スイッチング素子３６をオン状態として電流を流す。その場合還流電流は第２ダイオード３２や第３ダイオード３８を経由して流す。
【００２９】
このような半導体スイッチング装置１０の通常動作に加えて、誤信号、誤動作などにより直流電源２６に対して直列に接続された２のスイッチング素子が同時にオン状態となる場合がある。このような状態はアーム短絡と呼ばれ、本実施形態の構成においては、第１スイッチング素子２８と第２スイッチング素子３４が同時にオン状態となること又は第３スイッチング素子３６と第４スイッチング素子４２が同時にオン状態となることをいう。本実施形態の構成では第１スイッチング素子２８と第２スイッチング素子３４の間にはインダクタンス２０が配置され、第３スイッチング素子３６と第４スイッチング素子４２の間にはインダクタンス２２が配置される。
【００３０】
従って本実施形態の半導体スイッチング装置１０は、アーム短絡が起こったときの異常電流がインダクタンス２０あるいはインダクタンス２２を経由する構成である。ゆえに、インダクタンス２０又は２２により前述の異常電流が抑制され、スイッチング素子にかかる電圧をインダクタンス２０又はインダクタンス２２と分担できる。つまり、スイッチング素子に高電圧が印加されづらい。このように本実施形態の半導体スイッチング装置１０の構成によればアーム短絡時におけるスイッチング素子への異常電流が抑制されるため、アーム短絡時にスイッチング素子を遮断する遮断時間を延ばすことができ、安全な遮断を確保することができる。
【００３１】
さらに、図２で説明した通り第１降圧チョッパ回路１２と第１昇圧チョッパ回路１４（又は第２降圧チョッパ回路１６と第２昇圧チョッパ回路１８）は異なる基板に形成されている。このように各チョッパ回路を独立基板に搭載しスイッチング素子やダイオードのチップをワイヤで接続することは、同一基板に複数のチョッパ回路を搭載しそれらのチップをワイヤ接続する場合と比較して配線インダクタンスを低減できる。
【００３２】
ここで、ハーフブリッジ回路を構成する降圧チョッパ回路と昇圧チョッパ回路は同一基板に配置されることが多く、配線インダクタンス低減のために基板に搭載されるチップは近接して配置される必要があった。ところが、本実施形態ではそれらを独立した基板に配置するため、ワイヤで接続すべき領域が低減でき配線インダクタンスの低減が容易である。また、インダクタンス低減を目的としてスイッチング素子間およびダイオード間を近接配置する必要がないためスイッチング素子などの放熱を考慮したチップ配置が可能である。
【００３３】
本実施形態ではブリッジ回路の構成を説明したが本発明はこれに限定されない。この実施形態の特徴は２つのスイッチング素子がアーム短絡した場合に、インダクタンスにより異常電流を抑制することである。これは電力制御部（図１では第１電力制御部１１または第２電力制御部１３）が降圧チョッパ回路と昇圧チョッパ回路を並列接続したものであると捉え、両者間にインダクタンスを配置することによって得られる効果である。よって半導体スイッチング装置はハーフブリッジ回路に限定されず、たとえば３相交流インバータ回路を構成するように設けられてもよい。
【００３４】
本実施形態ではスイッチング素子のスイッチング周波数について特に限定しなかった。しかしながら、負荷２４との間にインダクタンス２０あるいはインダクタンス２２が配置されるスイッチング素子を他のスイッチング素子より高い平均スイッチング周波数でスイッチングを行うこととしても良い。すなわち、第１スイッチング素子２８や第４スイッチング素子４２を、第２スイッチング素子３４や第３スイッチング素子３６よりも高いスイッチング周波数で動作させされることとしてもよい。
【００３５】
ここで、負荷ないし負荷に至る配線には容量がある場合がある。そしてスイッチングの電圧変化によるｄｖ／ｄｔ電流が前述の容量を通して流れることがある。このｄｖ／ｄｔ電流はスイッチング損失を増大させるため、低減することが好ましい。そこで、インダクタンスによりｄｖ／ｄｔ電流が流れづらくなっている第１スイッチング素子２８、第４スイッチング素子４２の平均スイッチング周波数を高くすると、第２スイッチング素子３４や第３スイッチング素子３６の平均スイッチング周波数を高めた場合よりもスイッチング損失を抑制することができる。したがって、インダクタンスを介して負荷と接続されたスイッチング素子をその他のスイッチング素子よりも平均スイッチング周波数が高くなるように制御する制御装置を備える構成としてもよい。
【００３６】
以後、上述のスイッチング周波数に関する議論について詳細に説明する。本実施形態で説明した単層のインバータブリッジ回路などにおける負荷２４の２端子間に所定波形の電圧を印加する方法について説明する。この説明は図４を参照して行う。図４は図１で説明した半導体スイッチング装置１０の構成に加えて、ゲート駆動回路６０８およびゲート駆動回路６０８へ指令を伝送する部分が表されている。負荷２４に所定波形の電圧が印加されるまでには以下の手順を踏む。
【００３７】
まず、指令発生部６００において、ある時刻に負荷２４の各端子間に印加する電位を設定する。この設定は負荷２４端子間に印加されるべき電圧を実現できるように行われる。なお、ハーフブリッジ回路では直流電源２６の高電位と低電位の任意の電位を設定できるため、ある時刻に負荷２４の各端子間に印加すべき電位の組み合わせは無数に存在するがここではそのいずれであってもよい。
【００３８】
次いで、指令発生部６００で設定された「負荷２４の各端子間に印加する電位」の情報がデューティー信号発生部６０２へ伝送される。デューティー信号発生部６０２はこの情報を受けて、デューティー（オン期間とオフ期間の時間比）を決定する。そしてＰＷＭ信号発生部６０４においてこのデューティーに対応するＰＷＭ信号が生成され、駆動回路６０８へ伝送され、前述のデューティーに応じたスイッチング素子の制御が行われる。このデューティーはオン期間とオフ期間の和がいずれであってもよい。従ってオン期間とオフ期間の和は複数の時刻において一定である必要はないし、他の相と同期している必要もない。
【００３９】
具体的には、本実施形態の半導体スイッチング装置１０はインダクタンス２０、２２によってアーム短絡が抑制されているため、たとえば第１降圧チョッパ回路１２のオン期間とオフ期間の和と、第１昇圧チョッパ回路１４のオン期間とオフ期間の和は同期している必要がない。つまり一般的には降圧チョッパ回路と昇圧チョッパ回路とは整数倍で同期していることが望ましく、本実施形態の半導体スイッチング装置１０においても同様であるが、前述したインダクタンス２０、２２の効果により必ずしもその必要がない。また、オン期間とオフ期間の和は必ずしも時刻に対して一定である必要はないため、クロック周波数が一定である必要がない。
【００４０】
よって前述のスイッチング周波数が高い、低いなどの語意は、図４におけるクロックＡ６０６とクロックＢ６０７の周波数の違いと考えても良いし、クロックＡ６０６の時間平均周波数とクロックＢ６０７の時間平均周波数の違いと考えても良い。
【００４１】
負荷２４の２端子間に所定波形の電圧を印加する方法は基本的には上述のとおりである。しかしながら、上述の方法・構成と異なる場合であっても、全体として上述内容と同等の信号処理結果となるように論理回路ないしはアルゴリズムを構成した場合であっても効果は同様である。
【００４２】
本実施形態では図２を参照して説明したとおり、降圧あるいは昇圧チョッパ回路はそれぞれ独立した基板に配置される。そして、降圧チョッパ回路同士あるいは昇圧チョッパ回路同士も独立した基板に配置されることとしたが降圧チョッパ回路同士を同一基板に配置し、昇圧チョッパ回路同士を同一基板に配置してもよい。このような例を図３に示す。
【００４３】
図３の構成では、ゲートパターン９０、コレクタパターン９４、カソードパターン９８、N側パターン１０２が形成された降圧チョッパ回路基板８０に第１降圧チョッパ回路１２と第２降圧チョッパ回路１６を構成するチップが配置される。また、ゲートパターン９２、コレクタパターン９６、カソードパターン１００、N側パターン１０４が形成された昇圧チョッパ回路基板８２に第１昇圧チョッパ回路１４と第２昇圧チョッパ回路１８を構成するチップが配置される。
【００４４】
そして降圧チョッパ回路基板８０の外部との接続部は以下のとおりである。まず、第１スイッチング素子２８と第３スイッチング素子３６の間にP端子への接続部８４が配置される。第１ダイオード３０と第３ダイオード３８の間に出力端子への接続部１０６が配置される。N側パターン１０２にはN側端子への接続部１１０が配置される。
【００４５】
一方、昇圧チョッパ回路基板８２の外部との接続部は以下のとおりである。まず、第２スイッチング素子３４と第４スイッチング素子４２の間にN側端子への接続部１１２が配置される。第２ダイオード３２と第４ダイオード４０の間にはP端子への接続部８６が配置される。そして、コレクタパターン９６の上であって、前述したN側端子への接続部１１２とP端子への接続部８６の間には出力端子への接続部１０８が配置される。
【００４６】
このように同一基板中に複数のスイッチング素子およびダイオードを配置する場合であっても、スイッチング素子間およびダイオード間に外部との接続部を設けることでチップ間の距離を維持できる。つまり、降圧、昇圧チョッパ回路基板としては必要な構成要素を最小面積で配置しつつ、チップ間が離間しているため放熱の問題を抑制できる。また、一般に基板間に設けられる間隔はこのような放熱の問題を起こすほど隣接していない。
【００４７】
本実施形態は図１に示されるようにインダクタンス２０、２２を有する構成であるが本発明はこれに限定されない。インダクタンス２０、２２に代えて配線インダクタンスを用いても本発明の効果を失わない。すなわち、第１スイッチング素子２８と第１ダイオード３０との中点から、第２スイッチング素子３４と第２ダイオード３２との中点への配線（中点間配線と称する）を本発明の効果を得られる程度まで長くして配線インダクタンスを高めても本発明の効果を得られる。具体的には前述の中点間配線を、P端子用配線や、N端子用配線よりも長くすることで所望の配線インダクタンスを得る。
【００４８】
ここで、P端子用配線とは第１スイッチング素子２８のP端子（高電圧電源側）への接続部と第２ダイオード３２のP端子への接続部とを接続する配線のことである。また、N端子用配線とは第２スイッチング素子３４のN端子（低電圧電源側）への接続部と第１ダイオード３０のN端子への接続部６６とを接続する配線である。
【００４９】
中点間配線はP端子用配線およびN端子用配線よりも配線インダクタンスが概ね２倍以上になるようにすると、実用上有意なレベルでアーム短絡時異常電流の増加速度抑制ができる。なお、ここでは第１電力制御部１１について説明したが第２電力制御部１３についても同様である。また、中点間配線がチップ間を接続する配線よりも長くなるようにしてもこの効果が得られる。
【００５０】
このように配線インダクタンスを調整することによって、アーム短絡時の異常電流を抑制することについて図５を参照して説明する。図５は、図２の記載に対して配線インダクタンスを模式的にインダクタンスの回路記号で表し付加した図である。具体的には、降圧チョッパ部５０の基板間を接続する配線の配線インダクタンス７０２が表されている。また、昇圧チョッパ部５２の基板間を接続する配線の配線インダクタンス７０４も表されている。そして、降圧チョッパ部５０と昇圧チョッパ部５２を接続する配線の配線インダクタンス７００も表されている。このような実際のレイアウトに立脚すると、前述の「中点間配線はP端子用配線およびN端子用配線よりも配線インダクタンスが概ね２倍以上になるようにする」とは、配線インダクタンス７００を配線インダクタンス７０２、７０４よりも２倍以上になるようにすると換言できる。つまりこの場合、Ｐ端子用配線とは配線インダクタンス７０２と等価であり、Ｎ端子用配線とは配線インダクタンス７０４と等価であり、中点間配線とは配線インダクタンス７００と等価である。
【００５１】
実施の形態２
本実施形態は図６、７を参照して説明する。まず図６について説明する。図６に示される半導体スイッチング装置は図１に記載の半導体スイッチング装置の構成とほぼ同一であるがスイッチング素子が異なる。つまり、本実施形態の第１スイッチング素子２０８、第２スイッチング素子２１２、第３スイッチング素子２１６、第４スイッチング素子２２０はパワーMOSFETで構成されている。ここで、各スイッチング素子に逆並列に接続された寄生ダイオードである寄生ダイオード２１０、２１４、２１８、２２２はパワーMOSFETの逆導通性を説明するために記載されるものであり、実際にこれらのダイオードが独立して配置される訳ではない。
【００５２】
本実施形態の半導体スイッチング装置の動作について説明する。負荷２４をPWM制御するために、まず、第１スイッチング素子２０８と第４スイッチング素子２２０がオン状態となる。次いで第１スイッチング素子２０８がオフ状態となると負荷２４に溜まったエネルギーに起因して、第４スイッチング素子２２０と第１ダイオード３０および寄生ダイオード２１４を経由する還流電流が生じる。
【００５３】
この状態で再度第１スイッチング素子２０８をオン状態とすると第１ダイオード３０および寄生ダイオード２１４にリカバリー電流が流れる。寄生ダイオード２１４のリカバリー電流は図６における破線矢印で示される経路を通るものでありインダクタンス２０を経由する。よって寄生ダイオード２１４のリカバリー電流がインダクタンス２０によって抑制される。このことは、第１スイッチング素子２０８がターンオンを完了できるまでリカバリー電流が抑制されることとなるため、ターンオンスイッチング損失やリカバリー損失を大幅に低減できる。
【００５４】
ここでは寄生ダイオード２１４のリカバリー電流について説明したが他の寄生ダイオードのリカバリー電流についても同様にインダクタによる抑制を受ける。
【００５５】
本実施形態ではブリッジ回路の例を説明したが本発明はこれに限定されず、さまざまな変形が可能である。たとえば図７に記載されるように半導体スイッチング装置が３相交流インバータ回路を構成する場合であっても状況は同じであって寄生ダイオードのリカバリー電流が生じる。そのような場合にもインダクタによるリカバリー電流抑制効果を得ることができる。
【００５６】
実施の形態３
本実施形態は図８、９を参照して説明する。まず図８について説明する。図８に示される半導体スイッチング装置は図１に記載の半導体スイッチング装置とほぼ同一であるがスイッチング素子に対してダイオード６０８、６１０、６１２、６１４が逆並列に接続される点が異なる。ここで、第１スイッチング素子２８に対して逆並列に接続されたダイオード６０８の逆回復電荷は第２ダイオード３２の逆回復電荷よりも少ないものである。ダイオード６１０と第１ダイオード３０、ダイオード６１２と第４ダイオード４０、ダイオード６１４と第３ダイオード３８の逆回復電荷の関係も同様である。
【００５７】
回路配線の浮遊インピーダンスの影響で瞬時的にスイッチング素子に逆電圧が印加される場合がある。ところが、本実施形態のように各スイッチング素子に対して小さいダイオード（ダイオード６０８、６１０、６１２、６１４）を逆並列に接続するとことにより前述の瞬時的な逆電圧がスイッチング素子に印加されることを回避できる。このような構成は特にスイッチング素子が逆導通性を有しない場合にスイッチング素子の逆耐圧保護として機能するものである。
【００５８】
図３には小さいダイオード（ダイオード６０８、６１０、６１２、６１４）のチップレイアウトを記載する。降圧または昇圧チョッパ回路ごとに基板を用意することにより得られる効果は実施形態１と同様である。
【００５９】
実施の形態４
本実施形態は図１０、１１を参照して説明する。まず図１０について説明する。本実施形態の半導体スイッチング装置は降圧チョッパ回路４００を備える。降圧チョッパ回路４００はスイッチング素子４０２とダイオード４０４を備える。スイッチング素子４０２の一端は直流電源２６の高電圧電源側と接続され、他端ではダイオード４０４のカソードと接続される。ダイオード４０４のアノードは直流電源２６の低電圧電源側に接続される。
【００６０】
さらに降圧チョッパ回路４００は第１還流用ダイオード４０６と第２還流用ダイオード４０８を更に備える。第１還流用ダイオード４０６のカソードは第１インダクタ４１０を介してスイッチング素子４０２とダイオード４０４の中点に接続される。第１還流用ダイオード４０６のアノードはダイオード４０４のアノードに接続される。第２還流用ダイオード４０８も同様に第１インダクタ４１０、第２インダクタ４１２を介して、前述の中点およびダイオード４０４のアノードにそれぞれ接続される。
【００６１】
負荷２４は前述の中点に一端が接続され直流電源２６の低電圧電源側に他端が接続される。以後降圧チョッパ回路４００を備える半導体スイッチング装置の動作について説明する。
【００６２】
まずスイッチング素子４０２がオン状態となって負荷２４に電流が供給される。次いでスイッチング素子４０２をオフ状態とすると負荷２４に溜まったエネルギーがダイオード４０４、第１還流用ダイオード４０６、第２還流用ダイオード４０８の順電流で還流される。次いで再びスイッチング素子４０２がオン状態となるとダイオード４０４、第１還流用ダイオード４０６、第２還流用ダイオード４０８にはリカバリー電流が流れる。
【００６３】
一般に負荷に蓄えられたエネルギーをダイオードで還流する場合に定常損失を小さくするためには、チップ面積の大きいダイオードを用いたりダイオードを並列接続したりしてVF特性を低減することが多い。しかしながらチップ面積の大きいダイオードや並列接続されたダイオードではリカバリー電流が増大してしまうためスイッチング損失が増大してしまう。このため特にスイッチング周波数の高い回路においてはスイッチング損失が増大する問題があった。
【００６４】
本実施形態の構成によれば上述の問題を解決できる。すなわち還流電流が流れる場合にはダイオード４０４、第１還流用ダイオード４０６、第２還流用ダイオード４０８に順電流が流れるためVF特性を小さくすることができ定常損失を低減できる。一方リカバリー電流が流れる場合には、第１還流用ダイオード４０６、第２還流用ダイオード４０８については第１インダクタンス４１０および第２インダクタンス４１２を経由してリカバリー電流が流れるため全体としてはリカバリー電流を抑制することができる。よってリカバリー電流によるスイッチング損失を抑制できる。
【００６５】
本実施形態ではインダクタを経由してダイオード４０４に接続される還流用ダイオードは二つであるが本発明はこれに限定されず適宜その数を増減させてもよい。
【００６６】
また、図１１に示すように降圧チョッパ回路５００に本発明を適用してもよい。この場合、図１１から明らかなとおり第１還流用ダイオード５０６と第２還流用ダイオード５０８は第１インダクタンス５１０と第２インダクタンス５１２を介してダイオード５０４に接続される。
【００６７】
ここまでの全ての実施形態で説明したダイオードやスイッチング素子などの半導体素子はＳｉＣを材料とするもであってもよい。ＳｉＣを材料とすれば、耐電圧が高くしかも実動作上許容可能な電流密度を向上できる。よってＳｉを材料とする半導体素子よりも小型化ができ半導体スイッチング素子全体を小型化できるなどの利点がある。  
【符号の説明】
【００６８】
１０  半導体スイッチング装置、  １１  第１電力制御部、  １２  第１降圧チョッパ回路、  １４  第１昇圧チョッパ回路、  ２０  インダクタンス、  ２４  負荷、  ２６  直流電源、  ２８  第１スイッチング素子、  ３０  第１ダイオード、  ３２  第２ダイオード、  ３４  第２スイッチング素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2010200406.tif 000008
【図７】
2010200406.tif 000009
【図８】
2010200406.tif 000010
【図９】
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【図１０】
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【図１１】
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