(57)【要約】      （修正有）【課題】低いフォーミング電圧により抵抗部を形成し、抵抗変化素子およびその他の素子の信頼性を向上する半導体メモリを提供する。【解決手段】抵抗変化素子ＲＥＳは、第１電極ＥＬ１と第２電極ＥＬ２との間に並列に配置された複数の絶縁部ＩＮＳ１、ＩＮＳ２と、フォーミングによって絶縁部ＩＮＳ１、ＩＮＳ２の少なくともいずれかに形成され、第１および第２電極ＥＬ１、ＥＬ２に印加する電圧に応じて抵抗値が変化する抵抗部Ｒ１、Ｒ２とを有している。抵抗部Ｒ１、Ｒ２は、絶縁部ＩＮＳ１、ＩＮＳ２のうちブレークダウン電圧が低い絶縁部に形成される。このため、低いフォーミング電圧により抵抗部Ｒ１またはＲ２を形成できる。フォーミング電圧を低くできるため、抵抗変化素子ＲＥＳおよびその他の素子の信頼性を向上できる。【選択図】図１
2010040665.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と第２電極との間に並列に配置された複数の絶縁部と、
フォーミングによって前記絶縁部の少なくともいずれかに形成され、前記第１および第２電極に印加する電圧に応じて抵抗値が変化する抵抗部とを備えていることを特徴とする抵抗変化素子。
【請求項２】
請求項１記載の抵抗変化素子において、
絶縁膜上に積層された金属パターンおよび絶縁パターンと、
前記金属パターンの周辺に形成された金属酸化物と、
前記絶縁パターンの一部を覆って配置された配線パターンとを備え、
前記配線パターンは、前記金属酸化物上の互いに離れた複数の接触部に接続され、
前記各絶縁部は、前記各接触部と前記金属パターンとの間に形成され、
前記第１電極は、前記金属パターンであり、
前記第２電極は、前記配線パターンであることを特徴とする抵抗変化素子。
【請求項３】
請求項２記載の抵抗変化素子において、
前記金属酸化物は、前記金属パターンの周辺を酸化することにより形成されることを特徴とする抵抗変化素子。
【請求項４】
請求項２または請求項３記載の抵抗変化素子において、
前記抵抗部は、前記絶縁膜に沿う方向に形成されていることを特徴とする抵抗変化素子。
【請求項５】
請求項２ないし請求項４のいずれか１項記載の抵抗変化素子において、
前記配線パターンは、電気的に分離された第１配線パターンおよび第２配線パターンを含み、
前記第１配線パターンおよび前記第２配線パターンは、互いに異なる前記接触部に接続されていることを特徴とする抵抗変化素子。
【請求項６】
請求項２ないし請求項５のいずれか１項記載の抵抗変化素子において、
前記金属パターンは、遷移金属および亜鉛のいずれかにより形成されていることを特徴とする抵抗変化素子。
【請求項７】
絶縁膜上に第１電極である金属パターンと絶縁パターンとを積層し、
前記金属パターンの周辺を酸化して金属酸化物を形成し、
第２電極である配線パターンを前記絶縁パターンの一部を覆って形成し、
前記配線パターンを前記金属酸化物上の互いに離れた複数の接触部に接続し、
各絶縁部を前記各接触部と前記金属パターンとの間に形成することを特徴とする抵抗変化素子の製造方法。
【請求項８】
請求項７記載の抵抗変化素子の製造方法において、
前記絶縁部の少なくともいずれかに前記第１および第２電極に印加する電圧に応じて抵抗値が変化する抵抗部を形成するために、前記第１電極と前記第２電極の間にフォーミング電圧を印加することを特徴とする抵抗変化素子の製造方法。
【請求項９】
請求項１ないし請求項４、請求項６ないし請求項８のいずれか１項記載の抵抗変化素子と、前記抵抗変化素子に接続されたトランスファトランジスタとを有するメモリセルを備えていることを特徴とする半導体メモリ。
【請求項１０】
請求項５記載の抵抗変化素子と、前記抵抗変化素子に接続されたトランスファトランジスタとを有するメモリセルを備えていることを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗値の変化を利用してデータを記憶する抵抗変化素子およびこの抵抗素子を有する半導体メモリに関する。
【背景技術】
【０００２】
近年、抵抗値の変化を利用してデータを記憶する抵抗変化素子が提案されている（例えば、特許文献１、２参照）。また、抵抗変化素子をメモリセルに用いた不揮発性の抵抗変化メモリ（Resistive Random Access Memory：以下、ＲｅＲＡＭ）が開発されている。
一般に、抵抗変化素子の抵抗値を高抵抗状態および低抵抗状態に遷移するためには、抵抗変化素子の製造後に、フォーミングと称される処理が必要である。フォーミングでは、抵抗変化素子がブレークダウンするまで抵抗変化素子の両極に電圧が印加される。そして、ブレークダウンにより抵抗変化素子内に抵抗部が形成される。これ以降、抵抗変化素子の両極に電圧が印加される毎に、抵抗部の抵抗値が変化する。
【特許文献１】特開２００６−１２０７０２号公報
【特許文献２】特開２００６−２７９０４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ブレークダウン電圧（フォーミング電圧）の値は、抵抗変化素子毎に異なり、ばらつきやすい。抵抗変化素子の製造工程において、抵抗部を形成するために抵抗変化素子に印加されるフォーミング電圧は、ワーストの抵抗変化素子（最大の電圧）に合わせて設定される。しかしながら、フォーミング電圧が高いと、抵抗変化素子が破壊されることがある。さらに、フォーミング電圧が他の素子にも印加されるとき、素子の信頼性は低くなる。
【０００４】
本発明の目的は、低いフォーミング電圧により抵抗部を形成することである。本発明のさらなる目的は、フォーミング電圧を低くすることで、抵抗変化素子およびその他の素子の信頼性を向上することである。
【課題を解決するための手段】
【０００５】
本発明の一形態では、抵抗変化素子は、第１電極と第２電極との間に並列に配置された複数の絶縁部と、フォーミングによって絶縁部の少なくともいずれかに形成され、第１および第２電極に印加する電圧に応じて抵抗値が変化する抵抗部とを有している。
【発明の効果】
【０００６】
抵抗部は、複数の絶縁部のうちブレークダウン電圧が低い絶縁部に形成される。このため、低いフォーミング電圧により抵抗部を形成できる。フォーミング電圧を低くできるため、抵抗変化素子およびその他の素子の信頼性を向上できる。
【発明を実施するための最良の形態】
【０００７】
以下、実施形態を図面を用いて説明する。
【０００８】
図１は、一実施形態における抵抗変化素子ＲＥＳを示している。図の上側の断面は、Ａ−Ａ’線に沿った断面を示している。図の左側の断面は、Ｂ−Ｂ’線に沿った断面を示している。
【０００９】
例えば、抵抗変化素子ＲＥＳは、ニッケル（Ｎｉ）からなる下部電極パターンＥＬ１と、酸化ニッケル（ＮｉＯ）からなる金属酸化物ＭＯＸと、プラチナ（Ｐｔ）からなる上部電極パターンＥＬ２とを有している。金属酸化物ＭＯＸは、電極パターンＥＬ１の周辺に形成されている。電極パターンＥＬ２は、電極パターンＥＬ１および金属酸化物ＭＯＸを覆って配置されている。電極パターンＥＬ１、ＥＬ２は、シリコン酸化膜等の絶縁パターンＩＮＳＦ１により電気的に絶縁されている。以下、電極パターンＥＬ１、ＥＬ２を電極ＥＬ１、ＥＬ２とも称する。
【００１０】
電極ＥＬ１は、ニッケルに限定されず、チタン、バナジウム、マンガン、鉄、コバルト、銅、イットリウム、ジルコニウム、ニオブ、モリブデン、ハフニウム、タンタル、タングステン等の遷移金属の少なくとも１つを含んでいてもよく、あるいは亜鉛を含んでいてもよい。また、金属酸化物ＭＯＸは、酸化ニッケルに限定されず、上記遷移金属の酸化物あるいは亜鉛の酸化物でもよい。
【００１１】
例えば、電極パターンＥＬ２の配線幅Ｗ１は、電極パターンＥＬ１における図の上下方向に延びる１辺の長さより小さい。なお、電極パターンＥＬ２の配線幅Ｗ１は、絶縁パターンＩＮＳＦ１における図の上下方向に延びる１辺の長さより小さくてもよい。電極ＥＬ２は、金属酸化物ＭＯＸの２つの接触部Ｃ１、Ｃ２を介して接続されている。接触部Ｃ１、Ｃ２は、金属酸化物ＭＯＸの側壁に位置し、電気的に互いに分離されている。そして、接触部Ｃ１と電極ＥＬ１の間、および接触部Ｃ２と電極ＥＬ１の間に、絶縁部ＩＮＳ１、ＩＮＳ２が形成されている。すなわち、電極ＥＬ１、ＥＬ２の間に絶縁部ＩＮＳ１−２が並列に配置されている。絶縁部ＩＮＳ１−２の何れか一方は、後述するフォーミングによるブレークダウンにより形成された抵抗部Ｒ１（またはＲ２）を有している。なお、図では、抵抗部Ｒ１、Ｒ２の両方を示している。
【００１２】
図２および図３は、図１に示した抵抗変化素子ＲＥＳの製造方法を示している。図２および図３に示す断面は、図１のＡ−Ａ’線に沿ったものである。例えば、抵抗変化素子ＲＥＳは、層間絶縁膜ＩＩＮＳ１上に形成される。
【００１３】
まず、図２（Ａ）に示すように、例えばスパッタ法を用いて、層間絶縁膜ＩＩＮＳ１上にニッケル膜Ｎｉが形成される。次に、例えばＣＶＤ法を用いて、ニッケル膜Ｎｉ上に二酸化シリコン等の絶縁膜ＳｉＯ２が堆積される。次に、絶縁膜ＳｉＯ２上にフォトレジストＰＲが選択的に形成される。この後、図２（Ｂ）に示すように、フォトリソグラフィー手法およびドライエッチング手法を用いて、絶縁膜ＳｉＯ２およびニッケル膜Ｎｉが選択的に除去される。この後レジストＰＲが除去される。この状態で、ニッケル膜Ｎｉの上面および下面は、絶縁膜ＩＮＳＦ１、ＩＩＮＳ１に接触しているため、ニッケル膜Ｎｉの側壁のみが大気に露出している。
【００１４】
次に、図３（Ａ）に示すように、酸素雰囲気中で熱処理が実施される。熱処理により、ニッケル膜Ｎｉは、側壁から徐々に酸化され、電極ＥＬ１の周辺に金属酸化物ＭＯＸ（酸化ニッケル）が形成される。次に、図３（Ｂ）に示すように、例えばスパッタ法を用いて、プラチナ（Ｐｔ）からなる導電膜が形成され、フォトレジストＰＲが選択的に形成される。この後、フォトリソグラフィー手法およびドライエッチング手法を用いて、プラチナ膜Ｐｔが選択的に除去され、図1に示した電極ＥＬ２が形成される。そして、レジストＰＲが除去される。
【００１５】
この後、電極ＥＬ１、ＥＬ２の間に、例えば３．５Ｖが印加されることで、抵抗変化素子ＲＥＳのフォーミングが実施され、図１に示した絶縁部ＩＮＳ１−２の何れか一方がブレークダウンし、抵抗部Ｒ１またはＲ２が形成される。具体的には、絶縁部ＩＮＳ１−２のうち、耐圧が低い方に抵抗部（Ｒ１またはＲ２）が形成される。耐圧が低い方でフォーミング電圧が決まるため、確率的にフォーミング電圧を低くできる。そして、図１に示した抵抗変化素子ＲＥＳが形成される。
【００１６】
ここで、フォーミングとは、抵抗変化素子ＲＥＳの半導体製造プロセスが完了した後、抵抗変化素子ＲＥＳの電極ＥＬ１−２間に最初に電圧を印加し、金属酸化膜ＭＯＸをブレークダウンさせて高抵抗状態から低抵抗状態に遷移させることである。フォーミング後、抵抗変化素子ＲＥＳは、電極ＥＬ１−２間に所定の電圧を印加する毎に、低抵抗状態から高抵抗状態、あるいは高抵抗状態から低抵抗状態に遷移する。例えば、低抵抗状態では、抵抗部Ｒ１またはＲ２の抵抗値は数キロオームである。高抵抗状態では、抵抗部Ｒ１またはＲ２の抵抗値は１０キロオームから１０００キロオームである。
【００１７】
図４は、図１に示した抵抗変化素子ＲＥＳの特性を示している。太い実線は、フォーミング時の特性の変化を示す。太い一点鎖線は、フォーミング後に低抵抗状態から高抵抗状態に遷移するときの特性の変化を示す。太い破線は、フォーミング後に高抵抗状態から低抵抗状態に遷移するときの特性の変化を示す。
【００１８】
まず、フォーミングでは、電極ＥＬ１−２間に印加される電圧Ｖｒｅｓが上昇すると、電極ＥＬ１−２間に流れる電流Ｉｒｅｓは徐々に増加する（図４（ａ））。図に示した例では、電圧Ｖｒｅｓが３Ｖのときに、絶縁部ＩＮＳ１−２の一方がブレークダウンし、電流Ｉｒｅｓが急激に増加する（図４（ｂ））。電流Ｉｒｅｓは、電圧Ｖｒｅｓを印加する装置に設けられたリミッタ回路により所定値（例えば、０．５ｍＡ）を超えないように制御される（図４（ｃ））。これにより、抵抗変化素子ＲＥＳの破壊が防止される。ブレークダウンにより形成された抵抗部（Ｒ１またはＲ２）は低抵抗状態（セット状態）である（図４（ｄ））。
【００１９】
抵抗部の抵抗値を低抵抗状態から高抵抗状態に遷移させるとき、電極ＥＬ１−２間に１Ｖ程度の電圧Ｖｒｅｓが印加される。このとき、電流Ｉｒｅｓは、最初に上昇し（図４（ｅ））、その後減少する（図４（ｆ））。すなわち、抵抗部は、低抵抗状態から高抵抗状態に（リセット状態）に変化する。低抵抗状態から高抵抗状態への遷移をリセット動作とも称する。
【００２０】
一方、抵抗部の抵抗値を高抵抗状態から低抵抗状態に遷移させるとき、電極ＥＬ１−２間に１．３Ｖ程度の電圧Ｖｒｅｓが印加される。このとき、電流Ｉｒｅｓは、フォーミング時と同様に徐々に増加し（図４（ｇ））、例えば１．３Ｖ程度で急激に増加する（図４（ｈ））。電流Ｉｒｅｓは、リミッタ回路により所定値を超えないように制御される。そして、抵抗部は、高抵抗状態から低抵抗状態に（セット状態）に変化する。高抵抗状態から低抵抗状態への遷移をセット動作とも称する。
【００２１】
なお、図中に示した電圧ＶＲＤ（０．２Ｖ）は、図６に示す半導体メモリＲｅＲＡＭの読み出し動作時に、電極ＥＬ１−２間に印加される電圧である。電圧ＶＷＲ（１．５Ｖ）は、半導体メモリＲｅＲＡＭの書き込み動作時に、電極ＥＬ１−２間に印加される電圧である。電圧ＶＲＤが低抵抗状態の抵抗部に印可されるとき、抵抗部には比較的大きい電流が流れる。電圧ＶＲＤが高抵抗状態の抵抗部に印可されるとき、抵抗部には比較的小さい電流が流れる。但し、電圧ＶＲＤの印可後、抵抗部の抵抗値は変化しない。一方、電圧ＶＷＲが抵抗部に印可されるとき、抵抗状態は逆の状態に遷移する。
【００２２】
図５は、図１の抵抗変化素子ＲＥＳのフォーミング電圧Ｖｆｏｒｍの分布を示している。白枠の分布は、図１の抵抗変化素子ＲＥＳの特性を示し、斜線枠の分布は、一対の電極間に１つの絶縁部を有する抵抗変化素子（シングル抵抗変化素子）の特性を示している。サンプル数はそれぞれ３６個である。例えば、シングル抵抗変化素子は、白金からなる一対の電極間に１つのニッケル酸化部（ＮｉＯ膜）を挟んだ構造を有する。
【００２３】
図１に示したように、抵抗変化素子ＲＥＳ内に２つの絶縁部ＩＮＳ１、ＩＮＳ２を形成することで、耐圧の低い絶縁部（ＩＮＳ１またはＩＮＳ２）のみに抵抗部（Ｒ１またはＲ２）を形成できる。これにより、フォーミング電圧Ｖｆｏｒｍの分布を低い側にシフトでき、フォーミング電圧Ｖｆｏｒｍの高電圧側へのばらつきを抑えることができる。換言すれば、フォーミング電圧Ｖｆｏｒｍを相対的に低くできる。一般的に、フォーミングが実施されるときに、半導体基板上に抵抗変化素子ＲＥＳとともに形成されるトランジスタ等の他の素子にもフォーミング電圧Ｖｆｏｒｍと同じ値の電圧が印加される。このため、フォーミング電圧Ｖｆｏｒｍを低くすることで、トランジスタ等に印加される電圧も低くでき、抵抗変化素子ＲＥＳだけでなくトランジスタのゲート破壊等の不良を防止できる。すなわち、これら素子の信頼性を向上できる。なお、一般に、電極ＥＬ１−２間に形成される絶縁部の数が多いほど、フォーミング電圧Ｖｆｏｒｍの分布を低い側にシフトでき、フォーミング電圧Ｖｆｏｒｍの高電圧側へのばらつきを抑えることができる。
【００２４】
図６は、図１に示した抵抗変化素子ＲＥＳが搭載される半導体メモリＲｅＲＡＭ（抵抗変化メモリ）を示している。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。例えば、半導体メモリＲｅＲＡＭは、不揮発性ＲＡＭとして、バッテリー駆動タイプの携帯機器や、ＩＣカード、ＲＦＩＤタグ等に搭載される。
【００２５】
抵抗変化素子ＲＥＳは、各メモリセルＭＣの記憶部として形成される。図では、抵抗変化素子ＲＥＳの抵抗部Ｒ１、Ｒ２のみを示している。実線で示した抵抗部（Ｒ１またはＲ２）は、フォーミングの実施によりブレークダウンされ、セット状態（低抵抗状態）およびリセット状態（高抵抗状態）に遷移できる。点線で示した抵抗部（Ｒ１またはＲ２）は、フォーミングの実施によってもブレークダウンされず、セット状態（低抵抗状態）およびリセット状態（高抵抗状態）に遷移できない。すなわち、各メモリセルＭＣにおいて、図４で述べたように、フォーミングにより絶縁部ＩＮＳ１−２の一方のみがブレークダウンする。点線で示した抵抗部は、実際には図１に示した絶縁部（ＩＮＳ１またはＩＮＳ２）中に形成されない。そして、各メモリセルＭＣにおいて、ブレークダウンにより形成された抵抗部Ｒ１またはＲ２は、電圧の印加に応じて抵抗値が変化する。
【００２６】
メモリＲｅＲＡＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成されている。メモリＲｅＲＡＭは、アドレスバッファＡＤＢ、ワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣ、コマンドバッファＣＭＤＢ、タイミング制御回路ＴＣＮＴ、メモリセルアレイＡＲＹ、ビット線制御部ＢＬＣＮＴ、センスアンプ部ＳＡおよびデータ入出力バッファＩＯＢを有している。例えば、これ等回路は、外部端子に供給される電源電圧ＶＣＣを受けて動作する。
【００２７】
アドレスバッファＡＤＢは、アドレス端子を介してアドレス信号ＡＤを受け、受けた信号をワードデコーダＷＤＥＣおよびコラムデコーダＣＤＥＣに出力する。ワードデコーダＷＤＥＣは、アドレス信号ＡＤの上位ビット（ロウアドレスＲＡＤ）をデコードし、ロウアドレスＲＡＤが示すワード線ＷＬを所定の期間低レベルから高レベルに変化する。なお、ワード線ＷＬの高レベル電圧は、電源電圧ＶＣＣより高い電圧でもよい。このとき、高レベル電圧は、例えば、メモリＲｅＲＡＭ内に形成される昇圧回路により生成される。コラムデコーダＣＤＥＣは、アドレス信号の下位ビット（コラムアドレスＣＡＤ）をデコードし、コラムアドレスＣＡＤが示すビット線ＢＬに対応するコラム選択信号ＣＬを所定の期間低レベルから高レベルに変化する。
【００２８】
コマンドバッファＣＭＤＢは、例えば、チップセレクト信号およびライトイネーブル信号等のコマンド信号をコマンド端子を介して受信する、コマンドバッファＣＭＤＢは、受信した信号を解読し、解読した結果に応じて読み出し制御信号ＲＤまたは書き込み制御信号ＲＤをタイミング制御回路ＴＣＮＴに出力する。タイミング制御回路ＴＣＮＴは、読み出し制御信号ＲＤまたは書き込み制御信号ＷＲを受け、ワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣ、データ入出力バッファＩＯＢおよびセンスアンプ部ＳＡ等を動作させるタイミング信号を出力する。そして、読み出し制御信号ＲＤに応答してメモリセルＭＣの読み出し動作が実行される。書き込み制御信号ＷＲに応答してメモリセルＭＣの書き込み動作が実行される。
【００２９】
メモリセルアレイＡＲＹは、例えば、マトリックス状に配置された複数のメモリセルＭＣを有している。各メモリセルＭＣは、トランスファトランジスタＴ１（ｎＭＯＳトランジスタ）およびデータの論理を記憶する抵抗部Ｒ１またはＲ２を有している。図の横方向に配列されるメモリセルＭＣは、共通のワード線ＷＬに接続されている。図の縦方向に配列されるメモリセルＭＣは、共通のビット線ＢＬに接続されている。例えば、各ワード線ＷＬには、２０４８個のメモリセルＭＣが接続されている。各ビット線ＢＬには、５１２個のメモリセルＭＣが接続されている。
【００３０】
ビット線制御部ＢＬＣＮＴは、フォーミング時、読み出し動作時および書き込み動作時に、各ビット線ＢＬに所定の電圧を供給する。センスアンプ部ＳＡは、各ビット線ＢＬに接続されたセンスアンプを有している。各センスアンプは、例えば、ビット線ＢＬから流れ込む電流に応じてメモリセルＭＣに記憶されているデータの論理値を判定する。データ入出力バッファＩＯＢは、センスアンプ部ＳＡにより判定された複数ビットの読み出しデータのうち、例えば１６ビットを、コラムデコード信号に応じて選択し、選択した読み出しデータをデータ入出力端子Ｉ／Ｏに出力する。データ入出力端子Ｉ／Ｏは、例えば、１６ビットである。
【００３１】
例えば、メモリＲｅＲＡＭに読み出しコマンドＲＤが供給されるとき、ビット線制御部ＢＬＣＮＴは、各ビット線ＢＬ（すなわち、抵抗部Ｒ１またはＲ２の一端）を例えば０．２Ｖに設定する。０．２Ｖは、図４に示した読み出し電圧ＶＲＤである。読み出し電圧ＶＲＤは、電源電圧ＶＣＣを用いてメモリＲｅＲＡＭ内に形成される内部電圧生成回路により生成される。この後、ワード線ＷＬのいずれかが所定の期間高レベルに活性化され、抵抗部Ｒ１またはＲ２の他端は接地線ＧＮＤに接続される。すなわち、図１に示した電極ＥＬ１−２間に、読み出し電圧ＶＲＤが印加される。
【００３２】
ワード線ＷＬにより選択されたメモリセルＭＣの１つが低抵抗状態（セット状態）のとき、このメモリセルＭＣに接続されたビット線ＢＬから接地線ＧＮＤに相対的に多い電流が流れる。これにより、ビット線ＢＬからセンスアンプに流れる電流は少なくなる。センスアンプは、ビット線ＢＬからの電流が少ないことを検出し、メモリセルＭＣに記憶されているデータの論理値（例えば、論理１）を判定する。センスアンプが論理１を判定したとき、データ入出力バッファＩＯＢは、高レベルのデータ信号をデータ入出力端子Ｉ／Ｏに出力する。
【００３３】
一方、ワード線ＷＬにより選択されたメモリセルＭＣの１つが高抵抗状態（リセット状態）のとき、このメモリセルＭＣに接続されたビット線ＢＬから接地線ＧＮＤに相対的に少ない電流が流れる。これにより、ビット線ＢＬからセンスアンプに流れる電流は多くなる。センスアンプは、ビット線ＢＬからの電流が多いことを検出し、メモリセルＭＣに記憶されているデータの論理値（例えば、論理０）を判定する。センスアンプが論理０を判定したとき、データ入出力バッファＩＯＢは、低レベルのデータ信号をデータ入出力端子Ｉ／Ｏに出力する。
【００３４】
なお、この例では、セット状態を論理１とし、リセット状態を論理０としている。しかし、セット状態を論理０とし、リセット状態を論理１としてもよい。図４で述べたように、読み出し電圧ＶＲＤの印加では、低抵抗状態から高抵抗状態の遷移または高抵抗状態から低抵抗状態の遷移は発生しない。このため、メモリセルＭＣに保持されているデータの論理は、読み出し動作によっては破壊されない。
【００３５】
一方、メモリＲｅＲＡＭに書き込みコマンドＷＲが供給されるとき、書き込み動作の前に、上述した読み出し動作が実行され、各メモリセルＭＣに保持されている論理が判定される。そして、データ端子Ｉ／Ｏで受けた書き込みデータの論理と逆の論理を保持しているメモリセルＭＣ（書き込みメモリセル）のみに書き込み動作が実行される。
【００３６】
ビット線制御部ＢＬＣＮＴは、書き込みメモリセルに接続されたビット線ＢＬを、例えば１．５Ｖに設定し、それ以外のビット線ＢＬを０Ｖに設定する。１．５Ｖは、例えば、メモリＲｅＲＡＭに供給される電源電圧ＶＣＣであり、図４に示した書き込み電圧ＶＷＲである。この後、データを書き込むメモリセルＭＣに接続されたワード線ＷＬが所定の期間高レベルに活性化される。これにより、書き込みメモリセルの抵抗部Ｒ１またはＲ２のみに書き込み電圧ＶＷＲが印加される。書き込み電圧ＶＷＲを受けた抵抗部Ｒ１またはＲ２は、低抵抗状態から高抵抗状態に遷移し、または高抵抗状態から低抵抗状態に遷移する。すなわち、書き込みメモリセルに保持されているデータの論理が逆の論理に書き換えられる。
【００３７】
なお、メモリＲｅＲＡＭの製造工程において、メモリＲｅＲＡＭの全てのメモリセルＭＣをフォーミングするとき、ＬＳＩテスタ等からメモリＲｅＲＡＭの電源端子ＶＣＣに例えば３．５Ｖが供給される。次に、メモリＲｅＲＡＭは、フォーミングモードにエントリされる。例えば、フォーミングモードは、テスト端子に高電圧が印加されることでエントリされる。あるいは、フォーミングモードは、コマンドバッファＣＭＤＢにフォーミングコマンド（テストコマンド）が供給されることでエントリされる。
【００３８】
フォーミングモードでは、ビット線制御部ＢＬＣＮＴは、全てのビット線ＢＬを電源電圧ＶＣＣ（＝フォーミング電圧Ｖｆｏｒｍ）に設定する。この後、例えば、複数の読み出しコマンドがメモリＲｅＲＡＭに供給され、全てのワード線が順次に高レベルに活性化される。フォーミングモード中、例えば、コラムデコーダＣＤＥＣ、センスアンプＳＡおよびデータ入出力バッファＩＯＢの動作は禁止される。各メモリセルＭＣにフォーミング電圧Ｖｆｏｒｍが印加される。そして、図１に示した絶縁部ＩＮＳ１−２のうち、耐圧が低いほうがブレークダウンし、抵抗部Ｒ１またはＲ２のいずれか一方が形成される。
【００３９】
フォーミングモード中、通常の電源電圧ＶＣＣ（１．５Ｖ）より高い電圧（３．５Ｖ）がメモリＲｅＲＡＭに供給される。このため、メモリＲｅＲＡＭ内のトランジスタのゲート等は、例えば３．５Ｖを受ける。ワード線ＷＬの高レベル電圧が電源電圧ＶＣＣを昇圧した電圧であるとき、メモリセルＭＣのトランスファトランジスタＴ１のゲートに昇圧電圧（例えば４Ｖ）が印加される。したがって、フォーミング電圧が高いほどトランスファトランジスタＴ１等のトランジスタのゲートが破壊する可能性が高くなる。この実施形態では、抵抗変化素子ＲＥＳ内に複数の絶縁部ＩＮＳ１−２を形成することで、フォーミング電圧Ｖｆｏｒｍを低くできる。この結果、フォーミングによる絶縁部ＩＮＳ１−２およびトランジスタ等の素子の破壊を防止できる。すなわち、メモリＲｅＲＡＭの信頼性を向上でき、メモリＲｅＲＡＭの歩留を向上できる。
【００４０】
図７は、図６に示したメモリセルＭＣの構造を示している。図には、図６の縦方向に並ぶ一対のメモリセルＭＣが含まれる。図の上側の断面は、Ａ−Ａ’線に沿った断面を示している。
【００４１】
各メモリセルＭＣは、シリコン基板ＳＵＢ上に形成されたトランスファトランジスタＴ１と、トランスファトランジスタＴ１上に形成された層間絶縁膜ＩＩＮＳ１と、層間絶縁膜ＩＩＮＳ１上に形成された抵抗変化素子ＲＥＳを有している。メモリセルＭＣの形成領域は、素子分離領域ＳＴＩ（Shallow Trench Isolation）により他の領域と電気的に分離されている。トランスファトランジスタＴ１のソースＳは、コンタクトプラグＰ１を介して接地線ＧＮＤの接続配線ＣＷ１に接続されている。接続配線ＣＷ１は、別のコンタクトプラグＰ２を介してビット線ＢＬに沿って配置される接地線ＧＮＤに接続されている。
【００４２】
トランスファトランジスタＴ１のドレインＤは、コンタクトプラグＰ３、接続配線ＣＷ２およびコンタクトプラグＰ４を介して抵抗変化素子ＲＥＳの下部電極ＥＬ１に接続されている。ビット線ＢＬは、抵抗変化素子ＲＥＳの上方に層間絶縁膜ＩＩＮＳ１を介して配置されている。抵抗変化素子ＲＥＳの上部電極ＥＬ２は、コンタクトプラグＰ５を介してビット線ＢＬに接続されている。なお、上述したように、抵抗変化素子ＲＥＳは、抵抗部Ｒ１またはＲ２のいずれかを有するが、図では、抵抗部Ｒ１、Ｒ２の両方を示している。
【００４３】
図８から図１１は、図７に示したメモリセルＭＣの製造方法を示している。先ず、図８（Ａ）において、素子分離領域ＳＴＩがシリコン基板ＳＵＢに形成される。また、通常のＭＯＳトランジスタの製造手法を用いて、トランスファトランジスタＴ１がシリコン基板ＳＵＢ上に形成される。
【００４４】
次に、図８（Ｂ）において、例えばＣＶＤ法を用いて、シリコン酸化膜がトランスファトランジスタＴ１上に堆積され、層間絶縁膜ＩＩＮＳ１が形成される。この後、フォトリソグラフィー手法およびドライエッチング手法を用いて、トランスファトランジスタＴ１のソース領域およびドレイン領域に到達するコンタクトホールが層間膜絶縁膜ＩＩＮＳ１中に形成される。次に、スパッタ法またはＣＶＤ法を用いて、バリヤメタル（導電膜）が層間絶縁膜ＩＩＮＳ１上およびコンタクトホール内に形成される。例えば、導電膜は、窒化チタン（ＴｉＮ）膜およびタングステン（Ｗ）膜を堆積することで形成される。この後、層間膜絶縁膜ＩＩＮＳ１上の導電膜は、ＣＭＰ（Chemical Mechanical Polishing）法にて取り除かれる。そして、コンタクトホールに埋め込まれた導電膜によりコンタクトプラグＰ１、Ｐ３が形成される。
【００４５】
次に、図９（Ａ）において、例えばスパッタ法を用いて、コンタクトプラグＰ１、Ｐ３が埋め込まれた層間絶縁膜ＩＩＮＳ１上に導電膜が堆積される。導電膜は、例えばアルミウム（Ａｌ）や銅（Ｃｕ）である。この後、フォトリソグラフィー手法およびドライエッチング手法を用いて、コンタクトプラグＰ１に接続される接続配線ＣＷ１（ＧＮＤ）と、コンタクトプラグＰ３に接続される接続配線ＣＷ２とが形成される。
【００４６】
次に、図９（Ｂ）において、例えばＣＶＤ法を用いて、シリコン酸化膜が接続配線ＣＷ１、ＣＷ２上に堆積される（層間絶縁膜ＩＩＮＳ１）。この後、フォトリソグラフィー手法およびドライエッチング手法を用いて、接続配線ＣＷ２に到達するコンタクトホールが層間膜絶縁膜ＩＩＮＳ１中に形成される。次に、スパッタ法またはＣＶＤ法を用いて、バリヤメタル（導電膜）が層間絶縁膜ＩＩＮＳ１上およびコンタクトホール内に形成される。例えば、導電膜は、窒化チタン（ＴｉＮ）膜およびタングステン（Ｗ）膜を堆積することで形成される。この後、層間膜絶縁膜ＩＩＮＳ１上の導電膜は、ＣＭＰ法にて取り除かれる。そして、コンタクトホールに埋め込まれた導電膜によりコンタクトプラグＰ４が形成される。
【００４７】
次に、抵抗変化素子ＲＥＳの作製工程に移る。図１０（Ａ）において、例えばスパッタ法を用いて、コンタクトプラグＰ４が埋め込まれた層間絶縁膜ＩＩＮＳ１上に導電膜が堆積される。導電膜は、例えばニッケル（Ｎｉ）である。なお、ニッケルのかわりに窒化チタン（ＴｉＮ）を堆積してもよい。次に、例えばＣＶＤ法を用いて、シリコン酸化膜ＩＮＳＦ１がニッケル膜上に堆積される。
【００４８】
次に、図１０（Ｂ）において、フォトリソグラフィー手法およびドライエッチング手法を用いて、シリコン酸化膜ＩＮＳＦ１および導電膜が同時かつ選択的に取り除かれ、下部電極パターンＥＬ１および絶縁膜パターンＩＮＳＦ１が形成される。この後、酸素雰囲気中で熱処理が行われる。図１０（Ｂ）において、下部電極パターンＥＬ１は、側壁のみが露出している。このため、熱処理により下部電極パターンＥＬ１の周囲のみが酸化され、図１１（Ａ）に示すように、絶縁部ＩＮＳ１、ＩＮＳ２が形成される。
【００４９】
なお、下部電極ＥＬ１がニッケルで形成されるとき、電気炉による酸化の条件は、例えば、酸素雰囲気中で摂氏３５０度、２０分である。ＲＴＡ（Rapid Thermal Annealing）による酸化の条件は、酸素雰囲気中で摂氏４００度、１分である。一方、下部電極ＥＬ１が窒化チタンで形成されるとき、電気炉による酸化の条件は、例えば、酸素雰囲気中で摂氏５５０度、２０分である。ＲＴＡによる酸化の条件は、酸素雰囲気中で摂氏５００度、１分である。一般に、ＲＴＡによる酸化処理は、酸化層の厚さの制御が容易である。下部電極ＥＬ１が他の材料で形成されるとき、酸化の条件（処理温度および時間）は、各材料に合わせて最適に選択される。
【００５０】
次に、図１１（Ｂ）において、例えばスパッタ法を用いて、層間絶縁膜ＩＩＮＳ１上およびシリコン酸化膜ＩＮＳＦ１上に導電膜が堆積される。導電膜は、例えば白金（Ｐｔ）である。次に、フォトリソグラフィー手法およびドライエッチング手法を用いて、導電膜が選択的に取り除かれ、残った導電膜により上部電極パターンＥＬ２が形成される。
【００５１】
この後、図７に示したように、例えばＣＶＤ法を用いて、シリコン酸化膜（層間絶縁膜ＩＩＮＳ２）が層間絶縁膜ＩＩＮＳ１上および上部電極パターンＥＬ２上に堆積される。次に、フォトリソグラフィー手法およびドライエッチング手法を用いて、上部電極ＥＬ２に到達するコンタクトホールが層間絶縁膜ＩＩＮＳ２中に形成される。次に、スパッタ法またはＣＶＤ法を用いて、バリヤメタル（導電膜）が層間絶縁膜ＩＩＮＳ２上およびコンタクトホール内に形成される。例えば、導電膜は、窒化チタン（ＴｉＮ）膜およびタングステン（Ｗ）膜を堆積することで形成される。この後、層間絶縁膜ＩＩＮＳ２上の導電膜は、ＣＭＰ法にて取り除かれる。そして、コンタクトホールに埋め込まれた導電膜によりコンタクトプラグＰ５が形成される。なお、このとき、図７に示したコンタクトプラグＰ２（ＧＮＤ）も同時に形成される。
【００５２】
次に、例えばスパッタ法を用いて、導電膜がコンタクトプラグＰ５が埋め込まれた層間絶縁膜ＩＩＮＳ２上に堆積される。導電膜は、例えばアルミウム（Ａｌ）や銅（Ｃｕ）である。この後、フォトリソグラフィー手法およびドライエッチング手法を用いて、コンタクトプラグＰ５に接続されるビット線ＢＬおよびコンタクトプラグＰ２に接続される接地線ＧＮＤが形成される。そして、メモリセルＭＣの半導体製造プロセスが完了する。
【００５３】
この後、上述したように、抵抗変化素子ＲＥＳのフォーミングが実施され、図３および図６で述べたように、絶縁部ＩＮＳ１−２のうち、耐圧が低い方に抵抗部（Ｒ１またはＲ２）ができる。
【００５４】
以上、この実施形態では、複数の絶縁部ＩＮＳ１−２を下部電極ＥＬ１および上部電極ＥＬ２の間に並列に配置し、ブレークダウン電圧が低い一方の絶縁部ＩＮＳ１またはＩＮＳ２に抵抗部Ｒ１またはＲ２を形成した。このため、低いフォーミング電圧により抵抗部Ｒ１またはＲ２を形成できる。フォーミング電圧を低くできるため、抵抗変化素子ＲＥＳおよびトランジスタＴ１等のその他の素子の信頼性を向上できる。
【００５５】
絶縁部ＩＮＳ１−２を第１電極ＥＬ１の周辺を酸化することにより形成した。このため、絶縁部ＩＮＳ１−２を、フォトリソグラフィー手法を用いることなく形成できる。これにより、簡易な製造方法でフォーミング電圧が低い抵抗変化素子ＲＥＳを製造でき、信頼性を向上できる。また、絶縁部ＩＮＳ１−２の大きさをフォトリソグラフィー手法による最小加工寸法よりも小さく形成できる。したがって、抵抗変化素子ＲＥＳに複数の絶縁部ＩＮＳ１−２を形成するときにも抵抗変化素子ＲＥＳを小さくできる。これにより、記憶容量が大きい半導体メモリＲｅＲＡＭのフォーミング電圧を低くでき、信頼性を向上できる。
【００５６】
抵抗部Ｒ１−２を半導体基板ＳＵＢまたは絶縁膜ＩＩＮＳ１に並行に形成することで、抵抗変化素子ＲＥＳの高さを低くできる。これにより、層間絶縁膜ＩＩＮＳ２を薄くでき、層間絶縁膜ＩＩＮＳ２中に形成されるコンタクトプラグの長さを短くできる。したがって、コンタクトプラグの接続の信頼性を向上できる。
【００５７】
図１２は、別の実施形態における抵抗変化素子ＲＥＳを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図の上側の断面は、Ａ−Ａ’線に沿った断面を示している。図の左側の断面は、Ｂ−Ｂ’線に沿った断面を示している。電極ＥＬ１の材料および金属酸化物ＭＯＸの材料は、図１と同じである。電極ＥＬ２１、ＥＬ２２の材料は、図の電極ＥＬ２の材料と同じである。
【００５８】
抵抗変化素子ＲＥＳは、絶縁膜ＩＮＳＦ１の一部を覆って形成された一対の上部電極パターンＥＬ２１、ＥＬ２２を有している。電極ＥＬ２１は、接触部Ｃ１および絶縁部ＩＮＳ１を介して電極ＥＬ１に接続されている。電極ＥＬ２２は、接触部Ｃ２および絶縁部ＩＮＳ２を介して電極ＥＬ１に接続されている。そして、絶縁部ＩＮＳ１内に抵抗部Ｒ１が形成され、絶縁部ＩＮＳ２内に抵抗部Ｒ２が形成される。なお、この実施形態では、後述するように、フォーミングの手法によっては、抵抗部Ｒ１−２の何れか一方のみが形成され、あるいは抵抗部Ｒ１−２の両方が形成される。
【００５９】
図１３は、図１２に示した抵抗変化素子ＲＥＳが搭載される半導体メモリＲｅＲＡＭを示している。半導体メモリＲｅＲＡＭは、メモリセルアレイＡＲＹが図６と相違している。また、半導体メモリＲｅＲＡＭは、プログラム回路ＰＲＧおよびモードレジスタＭＲＳを新たに有する。メモリセルアレイＡＲＹは、１本のワード線ＷＬのみを有する。このため、半導体メモリＲｅＲＡＭは、ワードデコーダＷＤＥＣを有していない。ワード線ＷＬは、読み出し制御信号ＲＤまたは書き込み制御信号ＷＲに同期して活性化される。
【００６０】
メモリセルアレイＡＲＹは、ワード線ＷＬに接続された複数のメモリセルＭＣと、各メモリセルＭＣに接続されたビット線ＢＬ１、ＢＬ２と、各ビット線対ＢＬ１−２とセンスアンプ部ＳＡの間に配置されたスイッチＳＷと、各ビット線対ＢＬ１−２とビット線制御部ＢＬＣＮＴの間に配置されたスイッチＳＷとを有している。例えば、ワード線ＷＬには、２０４８個のメモリセルＭＣが接続されており、メモリＲｅＲＡＭの記憶容量は２０４８ビットである。例えば、メモリＲｅＲＡＭは、不揮発性ＲＡＭとしてＩＣカードやＩＲＩＤタグ等に搭載される。
【００６１】
ビット線ＢＬ１は抵抗部Ｒ１に接続され、ビット線ＢＬ２は抵抗部Ｒ２に接続されている。各スイッチＳＷは、プログラム回路ＰＲＧのプログラム状態に応じて、ビット線ＢＬ１またはＢＬ２をセンスアンプ部ＳＡの対応するセンスアンプとビット線制御回路ＢＬＣＮＴに接続する。例えば、プログラム回路ＰＲＧは、スイッチＳＷの切換状態を設定するためにプログラムされるヒューズを有する。なお、プログラム回路ＰＲＧは、スイッチＳＷの切換状態を設定するためにプログラムされるメモリセルＭＣ等の書き換え可能な不揮発性の記憶回路を有してもよい。
【００６２】
モードレジスタＭＲＳは、コマンドバッファＣＭＤＢで受けるモードレジスタ設定コマンドとともに供給されるデータ信号Ｉ／Ｏの論理に応じて設定される。モードレジスタＭＲＳには、各スイッチＳＷの切換状態が設定される。モードレジスタＭＲＳに設定された切換状態は、プログラム回路ＰＲＧにプログラムされた切換状態より優先される。例えば、ビット線ＢＬ１をセンスアンプ部ＳＡおよびビット線制御回路ＢＬＣＮＴに接続する切換状態がプログラム回路ＰＲＧにプログラムされた後に、ビット線ＢＬ２をセンスアンプ部ＳＡおよびビット線制御回路ＢＬＣＮＴに接続する切換状態がモードレジスタＭＲＳに設定されたとき、スイッチＳＷは、ビット線ＢＬ２をセンスアンプ部ＳＡおよびビット線制御回路ＢＬＣＮＴに接続する。モードレジスタＭＲＳは、テストモード中のみ有効にされる。メモリＲｅＲＡＭの出荷後、ユーザは、モードレジスタＭＲＳをアクセスできず、モードレジスタＭＲＳはスイッチＳＷの切換状態を制御できない。
【００６３】
モードレジスタＭＲＳにより、スイッチＳＷの切り換え状態を自在に設定できる。このため、ビット線ＢＬ１、ＢＬ２を順次にビット線制御回路ＢＬＣＮＴに接続して、フォーミングを実施できる。なお、プログラム回路ＰＲＧが書き換え可能な不揮発性の記憶回路を有するとき、この記憶回路によりスイッチＳＷの切り換え状態を繰り返して変更できる。このとき、モードレジスタＭＲＳは不要である。
【００６４】
この例では、図の左側のメモリセルＭＣの抵抗部Ｒ２は、ショート不良を有しており、トランスファトランジスタＴ１とビット線ＢＬ２がショートしている。例えば、ショート不良は、フォーミング時のブレークダウンにより発生する。このとき、図の左側のメモリセルＭＣに対応するスイッチＳＷは、ビット線ＢＬ１をビット線制御回路ＢＬＣＮＴおよびセンスアンプ部ＳＡに接続する。すなわち、抵抗部Ｒ２の一端が接続されたビット線ＢＬ２はフローティング状態になる。これにより、メモリセルＭＣにショート不良があるときにも、メモリセルＭＣを正しく動作できる。すなわち、メモリセルＭＣの不良は救済される。
【００６５】
図の中央のメモリセルＭＣは、フォーミングにより２つの抵抗部Ｒ１、Ｒ２が形成されている。このとき、対応するスイッチＳＷは、ビット線ＢＬ１、ＢＬ２のいずれかをビット線制御回路ＢＬＣＮＴおよびセンスアンプ部ＳＡに接続する（この例では、ＢＬ２）。図の右側のメモリセルＭＣは、フォーミングにより抵抗部Ｒ１のみが形成されている。このため、図の右側のメモリセルＭＣに対応するスイッチＳＷは、ビット線ＢＬ１をビット線制御回路ＢＬＣＮＴおよびセンスアンプ部ＳＡに接続する。図１３に示したメモリＲｅＲＡＭのフォーミングについては、図１４で説明する。
【００６６】
図１４は、図１３に示したメモリセルＭＣの構造を示している。図７と同じ要素については詳細な説明は省略する。図の上側の断面は、Ａ−Ａ’線に沿った断面を示している。メモリセルＭＣは、抵抗変化素子ＲＥＳおよびビット線ＢＬ１、ＢＬ２が図７と相違している。層間絶縁膜ＩＩＮＳ１までの構造は、図７と同じである。
【００６７】
抵抗変化素子ＲＥＳの電極パターンＥＬ２１、ＥＬ２２は、コンタクトプラグＰ５１、Ｐ５２を介してビット線ＢＬ１、ＢＬ２にそれぞれ接続されている。そして、絶縁部ＩＮＳ１内に図１２に示した抵抗部Ｒ１が形成され、絶縁部ＩＮＳ２内に図１２に示した抵抗部Ｒ２が形成される。
【００６８】
図１４に示したメモリセルＭＣは、次のように製造される。まず、図６に示したメモリセルＭＣと同様に、上述した図１１（Ａ）までの工程が行われる。すなわち、下部電極パターンＥＬ１の側壁部分が酸化され、絶縁部ＩＮＳ１、ＩＮＳ２が形成される。また、図６に示したメモリセルＭＣと同様に、層間絶縁膜ＩＩＮＳ１上およびシリコン酸化膜ＩＮＳＦ１上に白金（Ｐｔ）等の導電膜が堆積される。この後、フォトリソグラフィー手法およびドライエッチング手法を用いて、導電膜が選択的に取り除かれ、残った導電膜により上部電極パターンＥＬ２１、ＥＬ２２が形成される。
【００６９】
次に、図６に示したメモリセルＭＣと同様に、上部電極ＥＬ２に到達する一対のコンタクトホールが層間絶縁膜ＩＩＮＳ２中に形成され、コンタクトプラグＰ５１、Ｐ５２が形成される。そして、コンタクトプラグＰ５１、Ｐ５２上および層間絶縁膜ＩＩＮＳ２上にスパッタされたアルミウム（Ａｌ）や銅（Ｃｕ）等の導電膜が、選択的に除去され、残った導電膜によりビット線ＢＬ１、ＢＬ２が形成される。
【００７０】
この後、抵抗変化素子ＲＥＳのフォーミングが実施される。絶縁部ＩＮＳ１のフォーミングは、スイッチＳＷによりビット線ＢＬ１を選択することで行われる。絶縁部ＩＮＳ２のフォーミングは、スイッチＳＷによりビット線ＢＬ２を選択することで行われる。これにより、図１２に示したように、絶縁部ＩＮＳ１−２の一方のみに抵抗部Ｒ１またはＲ２を形成することができる。すなわち、図３および図６で述べたように、絶縁部ＩＮＳ１−２のうち、耐圧が低い方に抵抗部（Ｒ１またはＲ２）ができる。あるいは、絶縁部ＩＮＳ１−２の両方に抵抗部Ｒ１−２を形成することができる。さらに、ショート不良を有する抵抗部Ｒ１またはＲ２をセンスアンプ部ＳＡから切り離し、ショート不良を救済できる。
【００７１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、メモリセルＭＣ毎にビット線ＢＬ１−２を配線し、抵抗部Ｒ１、Ｒ２のいずれかを選択的に使用できるようにした。抵抗部Ｒ１、Ｒ２の一方に不良が発生しても、その不良を救済できる。このため、メモリＲｅＲＡＭの信頼性を向上できる。換言すれば、フォーミング電圧が低いメモリＲｅＲＡＭの信頼性を向上できる。
【００７２】
図１５は、別の実施形態における抵抗変化素子ＲＥＳを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電極ＥＬ１の材料および金属酸化物ＭＯＸの材料は、図１と同じである。電極ＥＬ２１、ＥＬ２２の材料は、図の電極ＥＬ２の材料と同じである。
【００７３】
この実施形態では、上部電極パターンＥＬ２１、ＥＬ２２は、図の横方向に沿って形成される。これにより、上部電極ＥＬ２１に接続される一対の接触部Ｃ１１、Ｃ１２および一対の絶縁部ＩＮＳ１１−１２を形成できる。また、上部電極ＥＬ２２に接続される一対の接触部Ｃ２１、Ｃ２２および一対の絶縁部ＩＮＳ２１−２２形成できる。１つの抵抗変化素子ＲＥＳ内に、耐圧が異なる４つの絶縁部ＩＮＳ１１−１２、２１−２２を形成できるため、フォーミングにより、抵抗部Ｒ１−４のいずれかを形成できる。したがって、絶縁部ＩＮＳ１１−１２、２１−２２のいずれかがブレークダウンする電圧をさらに低くでき、フォーミング電圧を下げることができる。なお、図では全ての抵抗部Ｒ１−４を示している。
【００７４】
図１６は、図１５に示した抵抗変化素子ＲＥＳを有するメモリセルＭＣの構造を示している。図７および図１４と同じ要素については詳細な説明は省略する。図の上側の断面は、Ａ−Ａ’線に沿った断面を示している。メモリセルＭＣは、上部電極ＥＬ２１、ＥＬ２２の形状と、上部電極ＥＬ２１、ＥＬ２２上に形成されるコンタクトプラグＰ５１、Ｐ５２の位置が図１４と相違している。その他の構造は、図１４と同じである。上部電極パターンＥＬ２１、ＥＬ２２は、ビット線ＢＬ１、ＢＬ２に沿って配置される。例えば、メモリセルＭＣは、図１３に示したメモリセルアレイＡＲＹに配置される。この実施形態では、抵抗変化素子ＲＥＳのフォーミング電圧をさらに下げることができる。このため、図５に示したフォーミング電圧Ｖｆｒｏｍの分布をさらに低い側にシフトでき、メモリＲｅＲＡＭの信頼性をさらに向上できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００７５】
図１７は、別の実施形態における抵抗変化素子ＲＥＳを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。電極ＥＬ１、ＥＬ２の材料および金属酸化物ＭＯＸの材料は、図１と同じである。
【００７６】
例えば、抵抗変化素子ＲＥＳは、図６に示したメモリＲｅＲＡＭのメモリセルアレイＡＲＹ内のメモリセルＭＣに使用される。この実施形態では、上部電極パターンＥＬ２は、絶縁パターンＩＮＳＦ１の角部を除く領域に十字状に形成されている。これにより、上部電極ＥＬ２に接続された４つの接触部Ｃ１−４および４つの絶縁部ＩＮＳ１−４が形成される。そして、フォーミングにより、４つの抵抗部Ｒ１−４のいずれかが形成される。なお、図では全ての抵抗部Ｒ１−４を示している。図７に示したコンタクトプラグＰ５は、図７と同様に、上部電極パターンＥＬ２の中央に接続される。
【００７７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、複数の絶縁部ＩＮＳ１−４を用いて抵抗部Ｒ１−４のいずれかを形成できるため、図５に示したフォーミング電圧Ｖｆｒｏｍの分布をさらに低い側にシフトできる。すなわち、フォーミング電圧Ｖｆｏｒｍを下げることで、信頼性を向上できる。
【００７８】
図１８は、別の実施形態における抵抗変化素子ＲＥＳを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図の上側の断面は、Ａ−Ａ’線に沿った断面を示している。図の左側の断面は、Ｂ−Ｂ’線に沿った断面を示している。
【００７９】
この実施形態では、下部電極ＥＬ１と上部電極ＥＬ２の間に絶縁部ＩＮＳ１、ＩＮＳ２が並列に配置されている。絶縁部ＩＮＳ１−２は、絶縁膜ＩＮＳＦ１中に形成される。例えば、絶縁部ＩＮＳ１−２は、酸化ニッケル（ＮｉＯ）により形成される。そして、下部電極ＥＬ１と上部電極ＥＬ２の間に所定の電圧が印加されるフォーミングにより、絶縁部ＩＮＳ１−２のいずれかがブレークダウンし、抵抗部Ｒ１またはＲ２が形成される。なお、図では、抵抗部Ｒ１、Ｒ２の両方を示している。
【００８０】
図１８に示した抵抗変化素子ＲＥＳは、次のように製造される。まず、上述と同様に、フォトリソグラフィー手法およびドライエッチング手法を用いて、層間絶縁膜ＩＩＮＳ１上に形成された下部電極ＥＬ１がパターニングされる。下部電極ＥＬ１は、例えば白金（Ｐｔ）により形成される。次に、例えばＣＶＤ法を用いて、シリコン酸化膜（層間絶縁膜ＩＩＮＳ３）が層間絶縁膜ＩＩＮＳ１上および下部電極ＥＬ１上に堆積される。
【００８１】
次に、フォトリソグラフィー手法およびドライエッチング手法を用いて、層間絶縁膜ＩＩＮＳ３の所定の位置に、下部電極ＥＬ１に到達する２つのコンタクトホールが形成される。なお、２つより多い絶縁部を形成するために、２つより多いコンタクトホールを形成してもよい。次に、スパッタ法を用いて、ニッケル膜が層間絶縁膜ＩＩＮＳ３上およびコンタクトホール内に形成される。この後、層間膜絶縁膜ＩＩＮＳ３上のニッケル膜は、ＣＭＰ法にて取り除かれる。次に、酸素雰囲気中で熱処理が行われ、コンタクトホールに埋め込まれたニッケル膜が酸化ニッケル（ＮｉＯ）に変化する。すなわち、絶縁部ＩＮＳ１−２が形成される。
【００８２】
次に、例えばスパッタ法を用いて、層間絶縁膜ＩＩＮＳ３上および絶縁部ＩＮＳ１、ＩＮＳ２上に導電膜が堆積される。導電膜は、例えば白金（Ｐｔ）である。次に、フォトリソグラフィー手法およびドライエッチング手法を用いて、導電膜が選択的に取り除かれ、残った導電膜により上部電極パターンＥＬ２が形成される。この後、上述したように、抵抗変化素子ＲＥＳのフォーミングが実施され、絶縁部ＩＮＳ１−２のうち、耐圧が低い方に抵抗部（Ｒ１またはＲ２）ができる。
【００８３】
図１９は、図１８に示した抵抗変化素子ＲＥＳを有するメモリセルＭＣの構造を示している。図７と同じ要素については詳細な説明は省略する。図の上側の断面は、Ａ−Ａ’線に沿った断面を示している。この例では、抵抗部Ｒ１、Ｒ２は、半導体基板ＳＵＢの深さ方向に沿って形成される。このため、電極ＥＬ１、ＥＬ２の形状は、図７と相違する。その他の構造は、図７と同じである。すなわち、電極ＥＬ１は、コンタクトプラグＰ４、接続配線ＣＷ２およびコンタクトプラグＰ３を介してトランスファトランジスタＴ１のドレインＤに接続される。電極ＥＬ２は、コンタクトプラグＰ５を介してビット線ＢＬに接続される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００８４】
以上の実施形態に関して、さらに以下の付記を開示する。
（付記１）
第１電極と第２電極との間に並列に配置された複数の絶縁部と、
フォーミングによって前記絶縁部の少なくともいずれかに形成され、前記第１および第２電極に印加する電圧に応じて抵抗値が変化する抵抗部とを備えていることを特徴とする抵抗変化素子。
（付記２）
付記１記載の抵抗変化素子において、
絶縁膜上に積層された金属パターンおよび絶縁パターンと、
前記金属パターンの周辺に形成された金属酸化物と、
前記絶縁パターンの一部を覆って配置された配線パターンとを備え、
前記配線パターンは、前記金属酸化物上の互いに離れた複数の接触部に接続され、
前記各絶縁部は、前記各接触部と前記金属パターンとの間に形成され、
前記第１電極は、前記金属パターンであり、
前記第２電極は、前記配線パターンであることを特徴とする抵抗変化素子。
（付記３）
付記２記載の抵抗変化素子において、
前記金属酸化物は、前記金属パターンの周辺を酸化することにより形成されることを特徴とする抵抗変化素子。
（付記４）
付記２または付記３記載の抵抗変化素子において、
前記抵抗部は、前記絶縁膜に沿う方向に形成されていることを特徴とする抵抗変化素子。
（付記５）
付記２ないし付記４のいずれか１項記載の抵抗変化素子において、
前記配線パターンは、電気的に分離された第１配線パターンおよび第２配線パターンを含み、
前記第１配線パターンおよび前記第２配線パターンは、互いに異なる前記接触部に接続されていることを特徴とする抵抗変化素子。
（付記６）
付記２ないし付記５のいずれか１項記載の抵抗変化素子において、
前記金属パターンは、遷移金属および亜鉛のいずれかにより形成されていることを特徴とする抵抗変化素子。
（付記７）
付記２ないし付記６のいずれか１項記載の抵抗変化素子において、
前記金属酸化物は、遷移金属および亜鉛のいずれかの酸化物であることを特徴とする抵抗変化素子。
（付記８）
付記６または付記７記載の抵抗変化素子において、
前記遷移金属は、ニッケル、チタン、バナジウム、マンガン、鉄、コバルト、銅、イットリウム、ジルコニウム、ニオブ、モリブデン、ハフニウム、タンタル、タングステンの少なくとも１つを含むことを特徴とする抵抗変化素子。
（付記９）
絶縁膜上に第１電極である金属パターンと絶縁パターンとを積層し、
前記金属パターンの周辺を酸化して金属酸化物を形成し、
第２電極である配線パターンを前記絶縁パターンの一部を覆って形成し、
前記配線パターンを前記金属酸化物上の互いに離れた複数の接触部に接続し、
各絶縁部を前記各接触部と前記金属パターンとの間に形成することを特徴とする抵抗変化素子の製造方法。
（付記１０）
付記９記載の抵抗変化素子の製造方法において、
前記絶縁部の少なくともいずれかに前記第１および第２電極に印加する電圧に応じて抵抗値が変化する抵抗部を形成するために、前記第１電極と前記第２電極の間にフォーミング電圧を印加することを特徴とする抵抗変化素子の製造方法。
（付記１１）
付記９または付記１０記載の抵抗変化素子の製造方法において、
前記金属パターンは、遷移金属および亜鉛のいずれかにより形成されることを特徴とする抵抗変化素子の製造方法。
（付記１２）
付記１１記載の抵抗変化素子の製造方法において、
前記遷移金属は、ニッケル、チタン、バナジウム、マンガン、鉄、コバルト、銅、イットリウム、ジルコニウム、ニオブ、モリブデン、ハフニウム、タンタル、タングステンの少なくとも１つを含むことを特徴とする抵抗変化素子の製造方法。
（付記１３）
付記１ないし付記４、付記６ないし付記８のいずれか１項記載の抵抗変化素子と、前記抵抗変化素子に接続されたトランスファトランジスタとを有するメモリセルを備えていることを特徴とする半導体メモリ。
（付記１４）
付記１３記載の半導体メモリにおいて、
前記トランスファトランジスタのゲートに接続されたワード線と、
前記トランスファトランジスタを介して前記第１電極に接続された電圧線と、
前記第２電極に接続されたビット線とを備えていることを特徴とする半導体メモリ。
（付記１５）
付記５記載の抵抗変化素子と、前記抵抗変化素子に接続されたトランスファトランジスタとを有するメモリセルを備えていることを特徴とする半導体メモリ。
（付記１６）
付記１５記載の半導体メモリにおいて、
前記トランスファトランジスタのゲートに接続されたワード線と、
前記トランスファトランジスタを介して前記第１電極に接続された電圧線と、
前記第１配線パターンに接続された第１ビット線と、
前記第２配線パターンに接続された第２ビット線と、
前記メモリセルから前記第１または第２ビット線に読み出されるデータの論理を判定するセンスアンプと、
前記第１および第２ビット線のいずれかを前記センスアンプに接続するスイッチとを備えていることを特徴とする半導体メモリ。
【００８５】
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
【図面の簡単な説明】
【００８６】
【図１】一実施形態における抵抗変化素子を示している。
【図２】図１に示した抵抗変化素子の製造方法を示している。
【図３】図１に示した抵抗変化素子の製造方法を示している。
【図４】図１に示した抵抗変化素子の特性を示している。
【図５】図１の抵抗変化素子のフォーミング電圧の分布を示している。
【図６】図１に示した抵抗変化素子が搭載される半導体メモリを示している。
【図７】図６に示したメモリセルの構造を示している。
【図８】図７に示したメモリセルの製造方法を示している。
【図９】図７に示したメモリセルの製造方法を示している。
【図１０】図７に示したメモリセルの製造方法を示している。
【図１１】図７に示したメモリセルの製造方法を示している。
【図１２】別の実施形態における抵抗変化素子を示している。
【図１３】図１２に示した抵抗変化素子が搭載される半導体メモリを示している。
【図１４】図１３に示したメモリセルの構造を示している。
【図１５】別の実施形態における抵抗変化素子を示している。
【図１６】図１５に示した抵抗変化素子を有するメモリセルの構造を示している。
【図１７】別の実施形態における抵抗変化素子を示している。
【図１８】別の実施形態における抵抗変化素子を示している。
【図１９】図１８に示した抵抗変化素子を有するメモリセルの構造を示している。
【符号の説明】
【００８７】
ＡＤＢ‥アドレスバッファ；ＡＲＹ‥メモリセルアレイ；ＢＬ、ＢＬ１、ＢＬ２‥ビット線；ＢＬＣＮＴ‥ビット線制御部；Ｃ１、Ｃ１１、Ｃ１２、Ｃ２、Ｃ２１、Ｃ２２、Ｃ３、Ｃ４‥接触部；ＣＤＥＣ‥コラムデコーダ；ＣＭＤＢ‥コマンドバッファ；ＥＬ１、ＥＬ２、ＥＬ１１、ＥＬ１２、ＥＬ２１、ＥＬ２２‥電極パターン；ＩＩＮＳ１、ＩＩＮＳ２、ＩＩＮＳ３‥層間絶縁膜；ＩＮＳ１、ＩＮＳ１１、ＩＮＳ１２、ＩＮＳ２、ＩＮＳ２１、ＩＮＳ２‥絶縁部２；ＩＮＳＦ１‥絶縁パターン；ＩＯＢ‥データ入出力バッファ；ＭＣ‥メモリセル；ＭＯＸ‥金属酸化物；ＭＲＳ‥モードレジスタ；ＰＲＧ‥プログラム回路；Ｒ１、Ｒ１１、Ｒ１２、Ｒ２、Ｒ２１、Ｒ２２、Ｒ３、Ｒ４‥抵抗部；ＲｅＲＡＭ‥半導体メモリ；ＲＥＳ‥抵抗変化素子；ＳＡ‥センスアンプ部；ＳＷ‥スイッチ；Ｔ１‥トランスファトランジスタ；ＴＣＮＴ‥タイミング制御回路；ＷＤＥＣ‥ワードデコーダ；ＷＬ‥ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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