(57)【要約】【課題】貼合せ時の結合熱処理後のボイドやブリスタの発生を低減でき、貼合せ基板の歩留まりを向上できる。【解決手段】ＳＯＩ層を形成する第１シリコン基板と支持基板となる第２シリコン基板とを酸化膜を介して貼合せ、その後第１シリコン基板を薄膜化することにより、支持基板上にＢＯＸ層を介してＳＯＩ層が形成された構造を有する貼合せＳＯＩウェーハの製造方法の改良であり、その特徴ある構成は、製造予定のＳＯＩウェーハにおけるＢＯＸ層とＳＯＩ層のそれぞれの厚さに応じて、第１シリコン基板及び第２シリコン基板として許容される欠陥サイズ及び欠陥数を設定し、設定値に基づいて第１シリコン基板及び第２シリコン基板の適否を判断するところにある。【選択図】図１
2010045272.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ層を形成する第１シリコン基板と支持基板となる第２シリコン基板とを酸化膜を介して貼合せ、その後前記第１シリコン基板を薄膜化することにより、支持基板上に埋込み酸化膜層を介してＳＯＩ層が形成された構造を有する貼合せＳＯＩウェーハの製造方法において、
製造予定のＳＯＩウェーハにおける埋込み酸化膜層とＳＯＩ層のそれぞれの厚さに応じて、前記第１シリコン基板及び前記第２シリコン基板として許容される欠陥サイズ及び欠陥数を設定し、前記設定値に基づいて第１シリコン基板及び第２シリコン基板の適否を判断する
ことを特徴とする貼合せＳＯＩウェーハの製造方法。
【請求項２】
イオン注入剥離法で製造するＳＯＩウェーハにおいて、剥離熱処理直後の埋込み酸化膜層の厚さが２〜５ｎｍ、ＳＯＩ層の厚さが４００〜８００ｎｍであるとき、
第１シリコン基板及び第２シリコン基板として許容される欠陥サイズＤｓが９０ｎｍであり、前記第１シリコン基板及び前記第２シリコン基板として許容される前記欠陥サイズＤｓ以上の欠陥数が１０個以下である
請求項１記載の貼合せＳＯＩウェーハの製造方法。
【請求項３】
請求項１又は２記載の製造方法により得られた貼合せＳＯＩウェーハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貼合せＳＯＩ（Silicon On Insulater）ウェーハの製造方法及び該方法により得られた貼合せＳＯＩウェーハに関するものである。
【背景技術】
【０００２】
シリコン単結晶ウェーハを用いてデバイスを作製する場合において、デバイス作製工程での歩留まりを低下させる原因の一つとして、ＣＯＰ（Crystal Organized Particle）の存在が挙げられる。ＣＯＰは、熱処理やエッチングによってシリコンウェーハ表面に発生するピット状の欠陥である。
【０００３】
ＣＯＰを起因とするデバイス作製工程における歩留まり低下を改善する方法として、例えば、ＣＯＰやＯＳＦ（Oxidation-induced Stacking Fault）を有しない無欠陥シリコン単結晶インゴットを育成し、このインゴットから切り出され、加工された無欠陥シリコンウェーハを用いる方法が提案されている（例えば、特許文献１参照。）。無欠陥シリコンウェーハをデバイス作製用ウェーハに使用することで、ＣＯＰやＯＳＦを起因とする歩留まり低下を抑制することができる。
【０００４】
一方、デバイスを作製する際に用いるウェーハの種類の一つとして、ＳＯＩウェーハが採用されている。ＳＯＩウェーハは、シリコン単結晶を支持基板とし、埋込み酸化膜（Buried Oxide；以下、ＢＯＸという。）層を介して活性層となる単結晶シリコン層（以下、ＳＯＩ層という。）が形成された構造を有する。ＳＯＩウェーハの作製方法としては、貼合せ法やＳＩＭＯＸ（Separation by Implanted Oxygen）法が知られている。貼合せ法では、例えば、イオン注入剥離法或いは水素イオン剥離法（スマートカット法）等の技術が開発されている（例えば、特許文献２参照。）。
【０００５】
しかし、この貼合せ法によるＳＯＩウェーハを作製する場合には、２枚のウェーハを重ね合せて貼合せる際に、貼合せ界面に気泡を含んでしまうことに起因して、図７に示すような、ボイドやブリスタと呼ばれる貼合せ欠陥が生じる問題を有していた。貼合せ界面に封じ込められた有機物やパーティクルが高温の結合熱処理等を受けて気化し、生じた気化ガスによって有機物等を封じ込めていた箇所のＢＯＸ層３及びＳＯＩ層４が弾かれることでＳＯＩウェーハ１の表面に生じたくぼみがボイド５であり、生じた気化ガスが貼合せ界面（図７では支持基板２とＢＯＸ層３の間）に気泡として封じ込められることでＳＯＩウェーハ１の表面に生じた膨れがブリスタ６である。ボイドやブリスタはデバイス作製工程におけるキラー欠陥とも呼ばれ、デバイス作製工程の歩留まりを低下させる原因の一つである。
【０００６】
貼合せＳＯＩウェーハにおけるボイドやブリスタの発生原因として、例えばイオン注入剥離法では、貼合せ前に行うイオン注入工程の際に付着する有機物を始めとする異物が影響していることが明らかとなっている。この原因を解決する方策として、貼合せ界面となる貼合せ主面に存在する異物や有機物を、洗浄や研磨などの手法を用いて除去し、異物を介さないように貼合せを行うことで、ボイドやブリスタを抑制する技術が知られている（例えば、特許文献３参照。）。
【０００７】
しかし、上記特許文献３に示されたような洗浄や研磨などの手法により異物を除去する方法を用いても、ボイドやブリスタの発生を完全に抑制した貼合せＳＯＩウェーハを得ることは難しく、特に、貼合せＳＯＩウェーハのＢＯＸ層の厚さが５ｎｍ以下というような、ＢＯＸ層の厚さが非常に薄いＳＯＩウェーハ（以下、薄ＢＯＸ−ＳＯＩウェーハという。）や直接接合の貼合せウェーハを作製する場合には、ボイドやブリスタが発生し易く、ボイドやブリスタの発生を抑制することが困難であった。
【０００８】
薄ＢＯＸ−ＳＯＩウェーハや直接接合の貼合せウェーハにおいて、ボイドやブリスタが発生し易い原因の一つとして、ＢＯＸ層の薄膜化による、酸化膜の粘性を利用したボイド消滅効果が減少することや、有機物や異物のトラップ効果の減少が考えられる。これらの影響を緩和していたＢＯＸ層が薄くなる、もしくはなくなることで、ボイド消滅効果が著しく減少したり、有機物や異物の影響が強調されるだけでなく、その他の外乱因子の影響も顕在化してきている。
【０００９】
薄ＢＯＸ−ＳＯＩウェーハや直接接合の貼合せウェーハにおいて顕在化してきた課題として、有機物や異物による影響以外では、デバイス設計時に問題となっていたＣＯＰの影響が明らかとなってきている。貼合せＳＯＩウェーハのＢＯＸ層の厚さが１００ｎｍ以上のときでもＣＯＰの影響が全く無かったわけではないが、ＣＯＰの影響よりも有機物や異物の影響の方が、ボイドやブリスタの発生原因としては支配的であった。
【００１０】
この貼合せ主面となるウェーハ表面に存在するＣＯＰを減少させる方法として、例えば、高速で単結晶を引き上げて、低酸素濃度で、微小サイズのＣＯＰが高密度に存在する単結晶インゴットを作製し、これから得たウェーハに還元性雰囲気下で熱処理をすることで、ＣＯＰ密度を著しく減少させたウェーハをＳＯＩウェーハの活性側ウェーハとして用いることが提案されている（例えば、特許文献４参照。）。
【００１１】
一方、ボロン添加濃度を制御することで、ＯＳＦリングを完全に収縮させ、ＣＯＰが存在しないシリコン単結晶インゴットを製造し、このインゴットから切り出され、加工された無欠陥結晶ウェーハを支持用ウェーハに用いることで、埋め込み酸化膜と支持用ウェーハとの間にマイクロボイドを形成させない、イオン注入剥離法によるＳＯＩウェーハの製造方法が開示されている（例えば、特許文献５参照。）。
【００１２】
しかしながら、上記特許文献４に示される、貼合せ前にＣＯＰを消滅させたウェーハをＳＯＩウェーハの活性側ウェーハとして用いる方法や、上記特許文献５に示される、ＣＯＰの制御されたウェーハを支持用ウェーハに用いただけでは、ボイドやブリスタの抑制効果は十分とはいえず、特に薄ＢＯＸ−ＳＯＩウェーハや直接接合の貼合せウェーハのように、超精密な貼合せが要求されている貼合せＳＯＩウェーハにおいては、ボイドやブリスタの歩留まりは満足できるものではなかった。
【特許文献１】特開平１１−１３９３号公報
【特許文献２】特開０５−２１１１２８号公報（段落［００３３］〜［００３６］、図２〜図４）
【特許文献３】特開２０００−３０９９２号公報（段落［００１２］〜［００１９］）
【特許文献４】特開２０００−４９０６３号公報（請求項１〜３、段落［００２６］）
【特許文献５】国際公開第２００５／０２７２１７号パンフレット（請求の範囲[1]〜[2]、段落[0011]、[0041]）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、貼合せ時の結合熱処理後のボイドやブリスタの発生を低減でき、貼合せ基板の歩留まりを向上できる、貼合せＳＯＩウェーハの製造方法及び該方法により得られた貼合せＳＯＩウェーハを提供することにある。
【課題を解決するための手段】
【００１４】
請求項１に係る発明は、ＳＯＩ層を形成する第１シリコン基板と支持基板となる第２シリコン基板とを酸化膜を介して貼合せ、その後前記第１シリコン基板を薄膜化することにより、支持基板上にＢＯＸ層を介してＳＯＩ層が形成された構造を有する貼合せＳＯＩウェーハの製造方法の改良であり、その特徴ある構成は、製造予定のＳＯＩウェーハにおけるＢＯＸ層とＳＯＩ層のそれぞれの厚さに応じて、前記第１シリコン基板及び前記第２シリコン基板として許容される欠陥サイズ及び欠陥数を設定し、前記設定値に基づいて第１シリコン基板及び第２シリコン基板の適否を判断するところにある。
【００１５】
請求項２に係る発明は、請求項１に係る発明であって、イオン注入剥離法で製造するＳＯＩウェーハにおいて、剥離熱処理直後の埋込み酸化膜層の厚さが２〜５ｎｍ、ＳＯＩ層の厚さが４００〜８００ｎｍであるとき、第１シリコン基板及び第２シリコン基板として許容される欠陥サイズＤｓが９０ｎｍであり、前記第１シリコン基板及び前記第２シリコン基板として許容される前記欠陥サイズＤｓ以上の欠陥数が１０個以下である貼合せＳＯＩウェーハの製造方法である。
【００１６】
請求項３に係る発明は、請求項１又は２記載の製造方法により得られた貼合せＳＯＩウェーハである。
【発明の効果】
【００１７】
本発明の貼合せＳＯＩウェーハの製造方法は、現状貼合せ欠陥であるボイドやブリスタの発生を抑制することが困難とされている、薄ＢＯＸ−ＳＯＩウェーハや直接接合の貼合せウェーハを始めとした貼合せウェーハの作製に、製造予定のＳＯＩウェーハにおけるＳＯＩ層の厚さとＢＯＸ層の厚さに応じて、ボイドになり易い欠陥サイズ及びその欠陥サイズ以上の欠陥数を設定し、この設定値により貼合せに使用するウェーハの適否判断をすることで、貼合せ時の結合熱処理後のボイドやブリスタの発生を低減し、高い歩留まりを確保することができる、という利点がある。
【００１８】
上記手法を用いてＳＯＩ構造のウェーハや特性の異なるシリコンウェーハ同士の貼合せ、シリコンウェーハと異種結晶基板との貼合せを行えば、貼合せ前の欠陥を必然的に抑制することができ、用いるシリコン単結晶ウェーハに欠陥が少なく、貼合せ時に発生する貼合せ欠陥やボイドやブリスタの抑制が十分に可能である。
【発明を実施するための最良の形態】
【００１９】
次に本発明を実施するための最良の形態を図面に基づいて説明する。
【００２０】
図１（ｊ）に示すように、ＳＯＩウェーハ１１は、支持基板となる第２シリコン基板１２と、この第２シリコン基板１２上に酸化膜２１を介して接合されたＳＯＩ層１３とを備える。
【００２１】
このようなＳＯＩウェーハ１１の本発明における製造方法を説明する。
【００２２】
先ず、ＳＯＩ層を形成する第１シリコン基板１４に酸化膜（ＳｉＯ2膜）２１を形成する（図１（ａ））。酸化膜２１の形成を熱酸化法により行った場合には、基板１４の表面のみならず裏面及び側面（図示せず）を含む全面に絶縁膜が形成される。この酸化膜２１は薄ＢＯＸ−ＳＯＩウェーハを得る場合には、２〜５ｎｍの厚さになるように形成される。ここで、酸化膜２１の厚さを２〜５ｎｍとしたのは、下限値未満の酸化膜は第１シリコン基板及び第２シリコン基板に自然酸化膜がない貼り合せになり、自然酸化膜で保護されていないシリコン表面をプロセスに露出すると、パーティクルが付着しやすくなってしまうという不具合を生じ、上限値を越えると直接接合ウェーハを、外方拡散を用いて作製する場合に、外方拡散によって酸化膜を除去することが難しいためである。なお、上記酸化膜を熱酸化ではなくＣＶＤ法により第１シリコン基板１４の表面にのみ形成してもよい。
【００２３】
次いで酸化膜を形成した上記第１シリコン基板１４の表面から水素イオンを注入する。これにより第１シリコン基板１４内部にイオン注入領域１６を形成する（図１（ｂ））。このイオン注入領域１６が剥離層となる。水素イオン注入は、５×１０16ａｔｏｍｓ／ｃｍ2〜１．２×１０17ａｔｏｍｓ／ｃｍ2のドーズ量及び３０〜８０ｋｅＶの加速エネルギで行うことが好ましい。ここで、水素イオンのドーズ量を上記範囲内としたのは、下限値未満では熱処理で劈開できず、上限値を越えると水素イオン注入時に第１シリコン基板１４表面の自己剥離が発生しパーティクルが発生し易くなるからである。また加速エネルギを上記範囲内としたのは、下限値未満ではＳＯＩ層１３が薄くなり過ぎ、上限値を越えると特殊なイオン注入装置が必要になるからである。
【００２４】
このとき、水素イオン注入時に発生した異物や有機物は、ボイドやブリスタの原因になることから、これら異物や有機物を除去するために、イオン注入後の第１シリコン基板１４に対して、ＲＣＡ洗浄やＨＦ／Ｏ3を用いた枚葉洗浄を行うことが好ましい。
【００２５】
一方、上記第１シリコン基板１４と同一表面積を有するシリコン単結晶からなる第２シリコン基板１２を用意する（図１（ｃ））。そして、上記第１シリコン基板１４を酸化膜２１を介して第２シリコン基板１２に重ね合せて積層体１５を形成する（図１（ｄ））。この積層体１５の形成は、第１シリコン基板１４を第２シリコン基板１２に重ね合せてその位置合せを行うとともに、その第１シリコン基板１４に重ね合せた第２シリコン基板１２の中央に第１シリコン基板１４に向かう荷重を加えることにより行われる。
【００２６】
その後、この積層体１５を酸素雰囲気もしくはＡｒなどの還元雰囲気中、３００〜７００℃、好ましくは４００〜５００℃で、５〜３０分間、好ましくは５〜１５分間保持して熱処理を行う。これにより第１シリコン基板１４が水素イオンの注入ピーク位置に相当するイオン注入領域１６のところで割れて、上部の厚肉部１７と下部の薄いＳＯＩ層１３に分離する（図１（ｅ））。そして下部のＳＯＩ層１３は酸化膜２１を介して第２シリコン基板１２に密着し、貼合せ基板１８となる（図１（ｆ））。
【００２７】
次に貼合せ基板１８を一般的な手法で、最終的な膜厚になるまで平坦化及び薄膜化処理を行う。例えば、分離の際に生じたダメージの存在する領域をＣＭＰ加工や酸化処理等により除去した後、貼合せ強度を向上させる熱処理を行う。貼合せには、貼合せ強度を上げるための不活性ガスプラズマによるプラズマ処理や、結合強度を上げるための加熱処理をしながら貼合せても良い。更にＣＭＰ加工、水素やアルゴンガス等の雰囲気による高温熱処理によって平坦化を行い（図１（ｈ））、次いで所定のＳＯＩ層１３の膜厚になるまで、ＣＭＰ加工や酸化処理による薄膜化を行い、ＳＯＩウェーハ１１を得る（図１（ｊ））。
【００２８】
なお、図１（ｇ）に示すように、剥離処理で分離された厚肉部１７は、表面研磨等等の処理が施され（図１（ｉ））、貼合せ用のウェーハとして再利用されるなど、他の用途に供される。
【００２９】
本発明の貼合せＳＯＩウェーハの製造方法における特徴ある構成は、製造予定のＳＯＩウェーハにおけるＢＯＸ層２１とＳＯＩ層１３のそれぞれの厚さに応じて、第１シリコン基板及び第２シリコン基板として許容される欠陥サイズ及び欠陥数を設定し、設定値に基づいて第１シリコン基板及び第２シリコン基板の適否を判断するところにある。
【００３０】
本発明者は、貼合せ前のウェーハ表面に存在する欠陥サイズと貼合せ後のＳＯＩウェーハに生じるボイドの発生個数との間には関係があり、製造予定のＳＯＩウェーハにおける、ＳＯＩ層の厚さ及びＢＯＸ層の厚さが、ボイドが発生し易い欠陥サイズを決定する最も支配的な因子であるということを見出し、更に、ＢＯＸ層の厚さがボイド消滅効果、トラップ効果に影響しているということを考慮し、貼合せＳＯＩウェーハに使用する第１シリコン基板及び第２シリコン基板の適否を判断するために、ＳＯＩ層の厚さＴSOI（ｎｍ）及びＢＯＸ層の厚さＴBOX（ｎｍ）と許容される欠陥サイズＤｓ（ｎｍ）との関係を示す次の式（１）を導き出した。
【００３１】
Ｄｓ ＝ α × （βＴSOI ＋ ＴBOX）γ                ……（１）
（但し、式中、α＝６０、β＝０．００８、γ＝０．２４である。）
上記式（１）は、次に述べる知見に基づき導き出した。
【００３２】
ボイドの発生は、ボイドの構造上ＳＯＩ層とＢＯＸ層の厚さに強く依存すると考えられる。ボイドになろうとする力ＦVに対して、ＳＯＩ層とＢＯＸ層との合計膜厚が厚ければ厚いほど、ＳＯＩ層並びにＢＯＸ層のトータルの剛性が強くなり、ボイドになり難いことは容易に想像できる。
【００３３】
そこで、ある欠陥サイズＤがボイドになろうとする力ＦV（Ｄ）とＳＯＩ層とＢＯＸ層のトータルの剛性が等しいと仮定した場合、即ち、ボイドにならない状態を考慮すると、
ＦV（Ｄ） ≦ α' × （βＴSOI ＋ ＴBOX）            ……（Ａ）
となることが判る。ここでβは、ＳＯＩ層並びにＢＯＸ層はそれぞれＳｉとＳｉＯ2と異なる物性値を持った層であることを考慮したＳｉとＳｉＯ2の剛性や熱膨張係数等の違いを緩和する物理的性質を持った定数、α'はＳＯＩ層とＢＯＸ層が有する剛性とボイドになろうとする力を関係付ける定数である。
【００３４】
式（Ａ）において、ある欠陥サイズＤがボイドになろうとする力ＦV（Ｄ）は欠陥サイズＤに比例するとした場合、式（Ａ）中の左辺は、
ＦV（Ｄ） ＝ α'' × Ｄ                             ……（Ｂ）
と考えることができる。ここでα''はＤの物性定数等を加味した定数である。上記式（Ａ）並びに上記式（Ｂ）を考慮するとボイドになり易い欠陥サイズと膜厚の関係は、
Ｄ ＝ α' × （βＴSOI ＋ ＴBOX）／α''
＝ α × （βＴSOI ＋ ＴBOX）                    ……（Ｃ）
と考えることができる。しかし、プロセス中に発生する欠陥サイズは、必ずしも無限大の値をとるわけではなく、クリーンルームや清浄度の管理を行い、有限の値を持つようにプロセスが設計されていることを考慮すると、膜厚が増加するにつれ、ボイドになり易い欠陥サイズは膜厚の増加に伴い、徐々にその影響力が弱くなっていくと考えられる。
【００３５】
従って、ボイドになり易い欠陥サイズとＳＯＩ層とＢＯＸ層の膜厚の関係は、
Ｄ ＝ α × （βＴSOI ＋ ＴBOX）γ                  ……（Ｄ）
と考えられる。この関係式を基に実験データとフィッティングを行うと式（Ｄ）中の定数はそれぞれα＝６０、β＝０．００８、γ＝０．２４をとるときによい一致を示し、本関係式を導き出すことができた。
【００３６】
そして、製造予定のＳＯＩウェーハにおけるＳＯＩ層とＢＯＸ層のそれぞれの厚さから、許容される欠陥サイズＤｓを上記式（１）で算出し、この欠陥サイズＤｓ以上の欠陥数が１ウェーハあたり１０個以下という条件を満たすようなウェーハを、製造予定の貼合せＳＯＩウェーハに適したウェーハと判断するものである。このような適したと判断されたウェーハを用いて貼合せＳＯＩウェーハを製造することで、貼合せ時の結合熱処理後のボイドやブリスタの発生が低減されるため、貼合せＳＯＩウェーハの歩留まりを向上することができる。また、課題となっていた薄ＢＯＸ−ＳＯＩウェーハや直接接合の貼合せウェーハを高い歩留まりで実現することが期待できる。
【００３７】
例えば、イオン注入剥離法で製造するＳＯＩウェーハにおいて、剥離熱処理直後の埋込み酸化膜層の厚さが２〜５ｎｍ、ＳＯＩ層の厚さが４００〜８００ｎｍであるとき、第１シリコン基板及び第２シリコン基板として許容される欠陥サイズＤｓが９０ｎｍであり、第１シリコン基板及び第２シリコン基板として許容される欠陥サイズＤｓ以上の欠陥数が１０個以下とすることが好適である。
【００３８】
貼合せ前のウェーハに存在する欠陥の測定方法としては、例えば、一般的に用いられるパーティクルカウンターや面検機でも十分に管理することができ、確実に測定を行うのであれば、座標対応型の高感度ＳＥＭを用いて欠陥の種類、サイズを分類してから貼合せを行ってもよい。ただし、コストやスループットを考慮すると、パーティクルカウンターや面検機程度の検査でも十分に効果を得られる。
【００３９】
また、貼合せに適したウェーハとしては、ＣＯＰがない完全結晶ウェーハを用いることで、欠陥サイズやその欠陥数を抑えることができるので、完全結晶ウェーハを用いて貼合せを行っても良い。
【００４０】
また、不活性ガス中の熱処理やＲＴＡ処理、プラズマによる活性化などの手法を用いてウェーハ貼合せ面に存在するＣＯＰを減少させ、貼合せに適したウェーハとしてもよい。
【００４１】
このように、貼合せＳＯＩウェーハに使用する第１シリコン基板及び第２シリコン基板の管理を行うことで、貼合せ後のＳＯＩウェーハに発生するボイドやブリスタに影響するサイズの欠陥を制御することができ、また、ボイドやブリスタの発生に影響すると考えられている有機物や異物、ＣＯＰなども、同時に管理することができるので、ボイドやブリスタの発生確率を下げることが期待できる。
【００４２】
また、上記式（１）を用いて貼合せＳＯＩウェーハに使用する第１シリコン基板及び第２シリコン基板の適否を判断する手法では、所望のＳＯＩ層の厚さ及びＢＯＸ層の厚さに対して、ボイドになり易い欠陥サイズを考慮してあるので、薄ＢＯＸ−ＳＯＩウェーハや直接接合の貼合せウェーハに対しても非常に有効である。
【実施例】
【００４３】
次に本発明の実施例を詳しく説明する。
【００４４】
＜実施例１＞
貼合せ前のウェーハに存在する欠陥を面検機（ＳＰ１）で測定し、検出されたＬＰＤ（Light Point Defect）のサイズと、そのウェーハを用いて得た貼合せＳＯＩウェーハに生じたボイドの発生個数との相関を調査した。
【００４５】
ここで、製造予定のＳＯＩウェーハにおけるＳＯＩ層の厚さＴSOIを５５０ｎｍに固定し、ＢＯＸ層の厚さＴBOXを１００ｎｍ、５０ｎｍ、２０ｎｍ及び２ｎｍの４水準にそれぞれ設定し、ボイドを発生させるＬＰＤサイズとそのボイド発生個数との関係を求めた。その結果を図２に示す。なお、上記ＢＯＸ層となる酸化膜は熱酸化により形成した。
【００４６】
図２から明らかなように、ＢＯＸ層の厚さＴBOXによって、ボイドが発生し易いＬＰＤサイズが異なっており、ＢＯＸ層の厚さＴBOXがそれぞれ１００ｎｍ、５０ｎｍ、２０ｎｍ、２ｎｍの場合に、ＬＰＤのサイズが１７０ｎｍ、１５０ｎｍ、１３０ｎｍ、９０ｎｍで、最もボイドが発生し易いことが明らかとなった。
【００４７】
また、ＳＯＩ層の厚さＴSOIを７８０ｎｍに固定し、ＢＯＸ層の厚さＴBOXを５０ｎｍ、２０ｎｍ及び２ｎｍにそれぞれ設定し、ボイドを発生させるＬＰＤサイズとそのボイド発生個数との関係を求めた場合では、ＢＯＸ層の厚さＴBOXがそれぞれ５０ｎｍ、２０ｎｍ及び２ｎｍの場合に、ＬＰＤのサイズが１７０ｎｍ、１４０ｎｍ、１００ｎｍで、最もボイドが発生し易い結果が得られた。
【００４８】
上記結果は、酸化膜の粘性流動によるボイド消滅効果の低下、異物や有機物をトラップする効果が減少することを裏付けるものであり、ＢＯＸ層の厚さＴBOXが薄くなるほど、最もボイドが発生し易いＬＰＤサイズが、小さくなる傾向が見られる。
【００４９】
そして、この結果から、ＳＯＩ層の厚さＴSOI及びＢＯＸ層の厚さＴBOXが、ボイドが発生し易い欠陥サイズを決定する最も支配的な因子であるものと推察される。
【００５０】
上記式（１）から算出した欠陥サイズＤｓ値（フィッティング値）と、上記実際の測定で最もボイドが発生し易いＬＰＤサイズ（実験値）において、ＢＯＸ層の厚さＴBOXとＬＰＤサイズとの関係を図３及び図４にそれぞれ示す。
【００５１】
図３及び図４から明らかなように、フィッティング値と実験値は、非常によい一致が得られており、ボイドになり易い欠陥サイズとＢＯＸ層の厚さの間に相関があり、ある特定の大きさの欠陥サイズからボイドが発生していることが判る。
【００５２】
例えば、図３に示すように、ＳＯＩ層の厚さＴSOIが５５０ｎｍ、ＢＯＸ層の厚さＴBOXが２０ｎｍの場合には、ボイドになり易い欠陥サイズＤｓは１３０ｎｍであり、存在する欠陥のサイズが１３０ｎｍ以下では貼合せ後にボイドが発生し難いこととなる。従って、図３及び図４において、フィッティング値及び実験値より大きい欠陥サイズはボイド発生領域、小さい欠陥サイズではボイドフリー領域といえる。
【００５３】
以上のことから、貼合せＳＯＩウェーハを作製する場合において、製造予定のＳＯＩウェーハにおけるＢＯＸ層とＳＯＩ層のそれぞれの厚さからボイドになり易い欠陥サイズ、即ち、許容される欠陥サイズを事前に算出することにより設定し、この設定値に基づき貼合せに使用する第１シリコン基板及び第２シリコン基板の適否を判断し、このような適否判断の管理をされたウェーハで選択的に貼合せすることにより、ボイドの発生を未然に防ぐことができることができる。
【００５４】
＜実施例２＞
ＳＯＩ層の厚さＴSOI及びＢＯＸ層の厚さＴBOXと、欠陥サイズＤｓとの関係を示す上記式（１）を用いてボイドの発生を抑制した直接接合の貼合せウェーハの作製を試みた。具体的には、製造予定のＳＯＩウェーハにおけるＳＯＩ層の厚さＴSOIを７８０ｎｍ、ＢＯＸ層の厚さＴBOXを２ｎｍに設定し、許容される欠陥サイズＤｓ以上の欠陥数と、実際のボイドの発生個数を検証した。製造予定のＳＯＩ層の厚さＴSOIの値、ＢＯＸ層の厚さＴBOXの値をそれぞれ上記式（１）に代入し、欠陥サイズＤｓを求めたところ約１００ｎｍであった。
【００５５】
そこで、面検機にてサイズが１００ｎｍ以上のＬＰＤを測定し、このサイズ以上のＬＰＤが１３個程度と、欠陥数が多めに検出されたウェーハをＳＯＩ層を形成する第１シリコン基板として用い、図１に示す工程に沿って貼合せＳＯＩウェーハを作製した。貼合せ前の第１シリコン基板の貼合せ面における面検機によるＬＰＤ測定結果を図５に示す。
【００５６】
また、剥離処理し、イオン注入領域で分離することにより得られたＳＯＩウェーハのＳＯＩ層に対し、面検機にてサイズが１０μｍ以上のＬＰＤを測定し、ボイド及びブリスタの有無の確認を行った。その結果を図６に示す。
【００５７】
図６から明らかなように、直接接合の貼合せＳＯＩウェーハで、ボイドとして確認されたのは１つのみであり、貼合せＳＯＩウェーハを作製するにあたって、上記式（１）から算出された欠陥サイズＤｓ以上の欠陥数が１３個程度検出された第１シリコン基板を用いたとしても、面内ボイド１個／ｗｆを達成していることが判る。
【００５８】
更に、図５及び図６を比較すると、ＳＯＩウェーハで発生したボイドの位置は、貼合せ前の第１シリコン基板から検出されたＬＰＤの一つとその位置が一致しており、ＳＯＩウェーハで発生したボイドは、ＬＰＤより発生したことが確認された。またそのＬＰＤサイズは１００ｎｍであった。
【００５９】
この実施例２では許容される欠陥サイズＤｓ以上の欠陥数が１０個以上と、欠陥数が多めに検出されたウェーハを第１シリコン基板として使用しているので、欠陥数を１０個以下に抑えたウェーハを用いれば、更なる改善ができると判断できる。
【図面の簡単な説明】
【００６０】
【図１】本発明実施形態のＳＯＩウェーハの製造方法を工程順に示す図である。
【図２】実施例１のＬＰＤサイズとボイド発生個数の関係を示す図である。
【図３】実施例１のボイドが発生し易いＬＰＤサイズとＢＯＸ層の厚さとの関係（ＳＯＩ層の厚さ５５０ｎｍ）を示す図である。
【図４】実施例１のボイドが発生し易いＬＰＤサイズとＢＯＸ層の厚さとの関係（ＳＯＩ層の厚さ７８０ｎｍ）を示す図である。
【図５】実施例２の貼合せ前の第１シリコン基板の貼合せ面における１００ｎｍ以上のＬＰＤマップを示す図である。
【図６】実施例２の剥離直後のＳＯＩウェーハのＳＯＩ層における１０μｍ以上のＬＰＤマップを示す図である。
【図７】貼合せ欠陥であるボイド及びブリスタを示す模式断面図である。
【符号の説明】
【００６１】
１１  ＳＯＩウェーハ
１２  第２シリコン基板
１３  ＳＯＩ層
１４  第１シリコン基板
１５  積層体
１６  イオン注入領域
１７  剥離ウェーハ
２１  酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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