(57)【要約】【課題】本発明は、エッチングプロセスを簡略化して、半導体層１８を薄く形成することを目的とする。【解決手段】ゲート電極１４を形成する。ゲート電極１４を覆うようにゲート絶縁膜１６を形成する。ゲート絶縁膜１６上の少なくともゲート電極１４と重なる領域に半導体層１８を形成する。半導体層１８の第１領域２０及び第２領域２２に挟まれる第３領域２４上にチャネル保護膜２６を形成する。第１領域２０及び第２領域２２並びにチャネル保護膜２６に対して、ドーパントを含有するガスによるプラズマ処理を行って、第１領域２０及び第２領域２２の表層２８の不純物濃度を高める。プラズマ処理が行われた第１領域２０及び第２領域２２の表層２８上に、それぞれ、ソース電極３２及びドレイン電極３４を形成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
ゲート電極を形成する工程と、
前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上の少なくとも前記ゲート電極と重なる領域に半導体層を形成する工程と、
前記半導体層の第１領域及び第２領域に挟まれる第３領域上にチャネル保護膜を形成する工程と、
前記第１領域及び前記第２領域並びに前記チャネル保護膜に対して、ドーパントを含有するガスによるプラズマ処理を行って、前記第１領域及び前記第２領域の表層の不純物濃度を高める工程と、
前記プラズマ処理が行われた前記第１領域及び前記第２領域の前記表層上に、それぞれ、ソース電極及びドレイン電極を形成する工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
請求項１に記載された薄膜トランジスタの製造方法において、
前記ガスは、前記ドーパントとしてのリンの化合物であるホスフィンを含有することを特徴とする薄膜トランジスタの製造方法。
【請求項３】
請求項２に記載された薄膜トランジスタの製造方法において、
前記プラズマ処理によって、前記チャネル保護膜の表層に、前記リンをドーピングして、ゲッタリング効果によって汚染物を捕獲するゲッタリング層を形成することをさらに含むことを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタにおいて、シリコン層とソース電極又はドレイン電極の間に、不純物濃度の高いシリコン層を介在させることで、コンタクト抵抗を下げることが知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−８７７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の薄膜トランジスタは、チャネルとなるシリコン層とソース電極、ドレイン電極となる不純物濃度が高いシリコン層を形成するのでそれぞれをエッチングする必要があった。また、不純物の濃度の高いシリコン層自体にも抵抗があるため、これを薄く形成することが好ましく、光の吸収による誤作動を防止するためには二層のシリコン層を薄く形成することが好ましいが、ソース電極、ドレイン電極を形成する際に、チャネルとなるシリコン層もエッチングされる為、薄くするには限界があった。
【０００５】
本発明は、エッチングプロセスを簡略化して、半導体層を薄く形成することを目的とする。
【課題を解決するための手段】
【０００６】
（１）本発明に係る薄膜トランジスタの製造方法は、ゲート電極を形成する工程と、前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上の少なくとも前記ゲート電極と重なる領域に半導体層を形成する工程と、前記半導体層の第１領域及び第２領域に挟まれる第３領域上にチャネル保護膜を形成する工程と、前記第１領域及び前記第２領域並びに前記チャネル保護膜に対して、ドーパントを含有するガスによるプラズマ処理を行って、前記第１領域及び前記第２領域の表層の不純物濃度を高める工程と、前記プラズマ処理が行われた前記第１領域及び前記第２領域の前記表層上に、それぞれ、ソース電極及びドレイン電極を形成する工程と、を含むことを特徴とする。本発明によれば、チャネルとなる半導体層の上にさらに不純物濃度の高い半導体層を形成するのではなく、チャネルとなる半導体層の表層の不純物濃度を高めるのであって、不純物濃度の高い半導体層を形成することも、エッチングすることもない。したがって、エッチングプロセスを簡略化して、全体的な半導体層を薄く形成することができる。
【０００７】
（２）（１）に記載された薄膜トランジスタの製造方法において、前記ガスは、前記ドーパントとしてのリンの化合物であるホスフィンを含有することを特徴としてもよい。
【０００８】
（３）（２）に記載された薄膜トランジスタの製造方法において、前記プラズマ処理によって、前記チャネル保護膜の表層に、前記リンをドーピングして、ゲッタリング効果によって汚染物を捕獲するゲッタリング層を形成することをさらに含むことを特徴としてもよい。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。
【図２】本発明の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。
【図３】本発明の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。
【図４】本発明の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。
【図５】本発明の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。
【図６】液晶表示パネルの概略を示す斜視図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を参照して説明する。図１〜図５は、本発明の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。
【００１１】
本実施の形態では、薄膜トランジスタ（詳しくは、薄膜から構成される電界効果トランジスタ）を基板１０上に形成する。基板１０は、ガラスから構成されていてもよいし、樹脂から構成されていてもよい。基板１０は光透過性を有する。
【００１２】
図１に示すように、基板１０には、下地絶縁膜１２を形成する。下地絶縁膜１２は、例えば窒化シリコンなどを材料としてＣＶＤ（Chemical Vapor Deposition）等で形成することができる。下地絶縁膜１２上には、ゲート電極１４を形成する。ゲート電極１４は、Ａｌ、Ｃｒ、Ｍｏ、Ｔａ、Ｗなどの単層又は積層から形成する。
【００１３】
図２に示すように、ゲート電極１４を覆うようにゲート絶縁膜１６を形成する。ゲート絶縁膜１６は、酸化シリコン又は窒化シリコンなどからなる。
【００１４】
ゲート絶縁膜１６上の少なくともゲート電極１４と重なる領域に半導体層１８を形成する。半導体層１８は、アモルファスシリコン、微結晶シリコン又は多結晶シリコンからなる。半導体層１８の形成には、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）やスパッタリングを適用することができる。例えば、モノシラン（ＳｉＨ４）を原料ガスとして使用して、ＰＥＣＶＤによって、アモルファスシリコンからなる半導体層１８を形成することができる。半導体層１８を形成する工程は、半導体層１８をパターニングすることを含む。パターニングは、エッチングレジストをマスクとしたエッチングを適用することができる。
【００１５】
半導体層１８をゲート電極１４よりも小さく（半導体層１８の投影面がゲート電極１４の投影面に含まれるように）形成し、ゲート電極１４が遮光性を有していれば、基板１０から侵入した光をゲート電極１４で遮ることができる。これによって、光によるリーク電流の発生を防止することができる。
【００１６】
図３は、図２に示す構造の平面図である。半導体層１８は、第１領域２０及び第２領域２２に挟まれる第３領域２４を有している。第３領域２４によって第１領域２０及び第２領域２２が分離される。第３領域２４上にチャネル保護膜２６を形成する。第１領域２０及び第２領域２２が露出するように第３領域２４を形成する。チャネル保護膜２６は、酸化シリコン又は窒化シリコンなどから形成する。その形成は、ＣＶＤやスパッタリングによる成膜、リソグラフィを適用したエッチングマスクの形成及びエッチングによるパターニングを含む。
【００１７】
図４に示すように、半導体層１８の第１領域２０及び第２領域２２並びにチャネル保護膜２６に対して、ドーパントを含有するガスによるプラズマ処理を行う。ドーパントとして、ｎ型半導体を形成するためのリン（Ｐ）や、ｐ型半導体を形成するためのボロン（Ｂ）などが挙げられる。ガスは、モノシラン（ＳｉＨ４）その他の膜を形成するための原料を含まない。このようなガスが導入された雰囲気でプラズマを発生させ、プラズマに半導体層１８の第１領域２０及び第２領域２２の表層２８並びにチャネル保護膜２６の表層３０を晒す。
【００１８】
プラズマ処理によって、チャネル保護膜２６の表層３０に、リンをドーピングして、ゲッタリング効果によって汚染物（ナトリウムや重金属など）を捕獲するゲッタリング層を形成する。
【００１９】
プラズマ処理により、半導体層１８の第１領域２０及び第２領域２２の表層２８の不純物濃度を高めることができる。例えば、リン（Ｐ）の化合物であるホスフィン（ＰＨ３）を含有するガスを使用した場合には表層２８をｎ＋層とすることができ、ガスがボロン（Ｂ）を含む場合には、表層２８をｐ＋層とすることができる。Ｈ２を含むガスを使用すれば、半導体層１８を構成するシリコン原子を水素終端することができる。
【００２０】
表層２８の不純物濃度を高くすることで、コンタクト抵抗を下げることができる。また、表層２８は、ＣＶＤ等によって形成される層ではないので、きわめて薄く形成することができ、それ自体の抵抗値を下げることもできる。また、プラズマ処理によって不純物濃度を高めるので、濃度の高い層と低い層の界面がなく、濃度勾配のある構造を形成することができる。
【００２１】
半導体層１８に不純物注入を行ってアニールすることで表層２８の不純物濃度を高めることも可能であるが、その方法は５００℃程度で行われる。これに対して、プラズマ処理は、低温（３００℃程度またはそれ以下）で行うことができる。また、高濃度の半導体層１８をＣＶＤ等で積層する方法であれば、これをエッチングによりパターニングすることが要求されるが、本実施の形態ではエッチングが不要である。
【００２２】
本実施の形態では、パターニングされた半導体層１８に対してプラズマ処理を行うので、半導体層１８は、ゲート絶縁膜１６から立ち上がる側面でも、表層２８の不純物濃度が高められている。
【００２３】
図５に示すように、プラズマ処理が行われた半導体層１８の第１領域２０及び第２領域２２の表層２８上に、例えばＡｌによって、ソース電極３２及びドレイン電極３４を形成する。表層２８は、不純物濃度が高くなっているので、ソース電極３２及びドレイン電極３４とのコンタクト抵抗が低くなっている。なお、ソース電極３２及びドレイン電極３４を構成するＡｌの拡散の防止やコンタクト抵抗のさらなる低減のために、Ｔｉ又はＭｏなどの高融点金属又はその合金からなるバリアメタル層（図示せず）を、ソース電極３２及びドレイン電極３４の上又は下に形成してもよい。
【００２４】
なお、ソース電極３２及びドレイン電極３４は、半導体層１８及びチャネル保護膜２６を覆うように導電膜（図示せず）を形成し、これをエッチングすることで行われる。導電膜（図示せず）はチャネル保護膜２６上でその一部が除去されるが、チャネル保護膜２６によって覆われている半導体層１８の第３領域２４はエッチングの影響を受けない。また、チャネル保護膜２６を設けてから上述したプラズマ処理を行うので、半導体層１８の第３領域２４の表層３６の不純物濃度が高くない。したがって、第１領域２０及び第２領域２２の間の導通を切断するためのエッチングも必要ない。
【００２５】
そして、窒化シリコンなどを材料としてＣＶＤ等によって、ソース電極３２及びドレイン電極３４を覆うように保護絶縁膜３８を形成する。その後、保護絶縁膜３８にコンタクトホール（図示せず）を形成し、ソース電極３２及びドレイン電極３４に電気的に導通する電極又は配線（図示せず）を形成する。その他のプロセスは、公知の薄膜トランジスタの製造方法を適用することができる。
【００２６】
本実施の形態によれば、半導体層１８の表層２８の不純物濃度を高めるのであって、半導体層１８の上にさらに不純物濃度の高い半導体層を形成することも、エッチングすることもない。したがって、エッチングプロセスを簡略化して、全体的な半導体層１８を薄く形成することができる。したがって、光による発生するリーク電流を低減することができる。また、表層２８を薄く形成することで、抵抗値を下げて、電界効果トランジスタのオン特性を向上させることができる。
【００２７】
本実施の形態では、液晶表示パネルの画素を制御するスイッチング素子として薄膜トランジスタを形成する。したがって、これに対応するプロセスをさらに行う。
【００２８】
図６は、液晶表示パネルの概略を示す斜視図である。液晶表示パネルは、上述した薄膜トランジスタ４０が形成された基板１０と、カラーフィルタ基板４２を有し、両者間には図示しない液晶が配置される。なお、液晶表示パネルの代わりに、有機エレクトロルミネッセンス表示パネルに適用することもできる。これらの表示パネルは、フレキシブルディスプレイであってもよい。
【００２９】
本発明は、上述した実施の形態に限定されるものではなく種々の変形が可能である。例えば、実施の形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。
【符号の説明】
【００３０】
１０  基板、１２  下地絶縁膜、１４  ゲート電極、１６  ゲート絶縁膜、１８  半導体層、２０  第１領域、２２  第２領域、２４  第３領域、２６  チャネル保護膜、２８  表層、３０  表層（ゲッタリング層）、３２  ソース電極、３４  ドレイン電極、３６  表層、３８  保護絶縁膜、４０  薄膜トランジスタ、４２  カラーフィルタ基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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