(57)【要約】【課題】ボトムゲート型トランジスタ（ボトムゲート型ＴＦＴ）において、ゲート電極の段差の影響を低減した半導体装置及びその作製方法を提供する。【解決手段】半導体層の一部を宙に浮かす。具体的には、半導体層に庇部（突出部、オーバーハング部）が形成された構造を形成する。庇部は、導電層、絶縁層、半導体層が順次積層された積層構造を一括でエッチングしてゲート電極のパターンを確定した後、半導体層のパターンを形成するとともにサイドエッチングを行うことによって形成する。【選択図】図１２
2010239124.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電層と、前記第１の導電層上に設けられた第１の絶縁層と、前記第１の絶縁層上に設けられた第１の半導体層と、を有する積層構造を形成し、
前記積層構造上に、厚膜領域と、前記厚膜領域よりも膜厚の薄い薄膜領域と、を有する第１のマスクを形成し、
前記第１のマスクを用いて、前記第１の半導体層、前記第１の絶縁層、及び前記第１の導電層をエッチングして、第２の半導体層、第２の絶縁層、及び第２の導電層を形成し、
前記第２の導電層をサイドエッチングすることによって、前記第２の半導体層に庇部を形成するとともに、ゲート電極を形成し、
前記第１のマスクの前記薄膜領域を除去して第２のマスクを形成し、
前記第２のマスクを用いて、少なくとも前記第２の半導体層をエッチングして、庇部を有する第３の半導体層を形成し、
前記第３の半導体層に不純物を添加して、少なくとも、庇部に形成された不純物領域と、前記ゲート電極と重なる位置に形成されたチャネル形成領域を形成することを特徴とする半導体装置の作製方法。
【請求項２】
第１の導電層と、前記第１の導電層上に設けられた第１の絶縁層と、前記第１の絶縁層上に設けられた第１の半導体層と、を有する積層構造を形成し、
前記積層構造上に、厚膜領域と、前記厚膜領域よりも膜厚の薄い薄膜領域と、を有する第１のマスクを形成し、
前記第１のマスクを用いて、前記第１の半導体層、前記第１の絶縁層、及び前記第１の導電層をエッチングして、第２の半導体層、第２の絶縁層、及び第２の導電層を形成し、
前記第２の導電層をサイドエッチングすることによって、前記第２の半導体層に庇部を形成するとともに、ゲート電極及び前記ゲート電極と電気的に分離された柱電極を形成し、
前記第１のマスクの前記薄膜領域を除去して第２のマスクを形成し、
前記第２のマスクを用いて、少なくとも前記第２の半導体層をエッチングして、庇部を有する第３の半導体層を形成し、
前記第３の半導体層に不純物を添加して、少なくとも、庇部及び前記柱電極と重なる位置に形成された不純物領域と、前記ゲート電極と重なる位置に形成されたチャネル形成領域を形成することを特徴とする半導体装置の作製方法。
【請求項３】
請求項１又は請求項２において、
前記第３の半導体層に不純物を添加することによって、前記ゲート電極と重なる位置に形成されたＬｏｖ領域と、前記第３の半導体層の庇部に形成されたＬｏｆｆ領域と、を形成することを特徴とする半導体装置の作製方法。
【請求項４】
第１の導電層と、前記第１の導電層上に設けられた第１の絶縁層と、前記第１の絶縁層上に設けられた第１の半導体層と、を有する積層構造を形成し、
前記積層構造上に、厚膜領域と、前記厚膜領域よりも膜厚の薄い薄膜領域と、を有する第１のマスクを形成し、
前記第１のマスクを用いて、前記第１の半導体層、前記第１の絶縁層、及び前記第１の導電層をエッチングして、第２の半導体層、第２の絶縁層、及び第２の導電層を形成し、
前記第２の導電層をサイドエッチングすることによって、前記第２の半導体層に庇部を形成するとともに、ゲート電極を形成し、
前記第１のマスクの前記薄膜領域を除去して第２のマスクを形成し、
前記第２のマスクを用いて、少なくとも前記第２の半導体層をエッチングして、庇部を有する第３の半導体層を形成し、
前記第３の半導体層に形成された庇部上に不純物半導体層を形成することを特徴とする半導体装置の作製方法。
【請求項５】
第１の導電層と、前記第１の導電層上に設けられた第１の絶縁層と、前記第１の絶縁層上に設けられた第１の半導体層と、を有する積層構造を形成し、
前記積層構造上に、厚膜領域と、前記厚膜領域よりも膜厚の薄い薄膜領域と、を有する第１のマスクを形成し、
前記第１のマスクを用いて、前記第１の半導体層、前記第１の絶縁層、及び前記第１の導電層をエッチングして、第２の半導体層、第２の絶縁層、及び第２の導電層を形成し、
前記第２の導電層をサイドエッチングすることによって、前記第２の半導体層に庇部を形成するとともに、ゲート電極及び前記ゲート電極と電気的に分離された柱電極を形成し、
前記第１のマスクの前記薄膜領域を除去して第２のマスクを形成し、
前記第２のマスクを用いて、少なくとも前記第２の半導体層をエッチングして、庇部を有する第３の半導体層を形成し、
前記第３の半導体層に形成された庇部上及び前記柱電極と重なる位置上に不純物半導体層を形成することを特徴とする半導体装置の作製方法。
【請求項６】
請求項４又は請求項５において、
前記不純物半導体層を形成することによって、前記ゲート電極と重なる位置に形成されたＬｏｖ領域と、前記第３の半導体層の庇部と重なる位置に形成されたＬｏｆｆ領域と、を形成することを特徴とする半導体装置の作製方法。
【請求項７】
ゲート電極と、前記ゲート電極上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられ庇部を有する半導体層と、を有し、
前記半導体層は、少なくとも、チャネル形成領域と不純物領域とを有し、
前記チャネル形成領域は、前記ゲート電極と重なる位置に配置されており、
前記不純物領域は、前記庇部に配置されていることを特徴とする半導体装置。
【請求項８】
請求項７において、
前記ゲート絶縁層の下には、前記ゲート電極と電気的に分離された柱電極が設けられており、
前記柱電極は前記不純物領域と重なる位置に配置されていることを特徴とする半導体装置。
【請求項９】
請求項７又は請求項８において、
前記不純物領域には、前記ゲート電極と重なる位置に形成されたＬｏｖ領域と、前記庇部に形成されたＬｏｆｆ領域と、が形成されていることを特徴とする半導体装置。
【請求項１０】
ゲート電極と、前記ゲート電極上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられ庇部を有する半導体層と、前記半導体層上に設けられた不純物半導体層と、を有し、
前記不純物半導体層は、前記庇部と重なる位置に配置されていることを特徴とする半導体装置。
【請求項１１】
請求項１０において、
前記ゲート絶縁層の下には、前記ゲート電極と電気的に分離された柱電極が設けられており、
前記柱電極は前記不純物半導体層と重なる位置に配置されていることを特徴とする半導体装置。
【請求項１２】
請求項１０又は請求項１１において、
前記不純物半導体層には、前記ゲート電極と重なる位置に形成されたＬｏｖ領域と、前記庇部に形成されたＬｏｆｆ領域と、が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は、半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
トランジスタとして、ゲート電極が半導体層より下に配置されるボトムゲート型トランジスタが知られている。（特許文献１及び特許文献２）
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平２００１−２５０９５３号公報
【特許文献２】特開平２００１−２５７３５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１及び特許文献２に記載されたボトムゲート型トランジスタ（ボトムゲート型ＴＦＴ）は、ゲート電極のパターンを形成した後に、半導体層を形成しているため、ゲート電極の段差の影響を受ける場合がある。
【０００５】
そこで、ゲート電極の段差の影響を低減した半導体装置及びその作製方法を以下に開示する。
【課題を解決するための手段】
【０００６】
半導体層の形状をゲート電極の端部（段差部分）を横切らない形状とすること、若しくは、半導体層の一部を宙に浮かすことによって、ゲート電極の段差の影響を低減することができる。
【０００７】
導電層、絶縁層、半導体層が順次積層された積層構造をエッチング加工することによって、半導体層の形状をゲート電極の端部を横切らない形状とすること、若しくは、半導体層の一部を宙に浮かすことができる。
【０００８】
特に、半導体層の一部が宙に浮いた構造は、ゲート電極となる導電層をサイドエッチングすることによって形成することができる。
【０００９】
ところで、半導体層の形状をゲート電極の端部を横切らない形状にすると、集積回路の設計時に大きな制約がかかることになる。
【００１０】
そのため、半導体層の一部が宙に浮いた構造は、半導体層の形状をゲート電極の端部を横切らない形状にする場合と比較して、設計時の制約を格段に減らすことができる点で優れている。
【００１１】
なお、半導層の一部が宙に浮いた構造とは、具体的には、半導体層に庇部（突出部、オーバーハング部）が形成された構造である。
【００１２】
つまり、第１の導電層と、前記第１の導電層上に設けられた第１の絶縁層と、前記第１の絶縁層上に設けられた第１の半導体層と、を有する積層構造を形成し、前記積層構造上に、厚膜領域と、前記厚膜領域よりも膜厚の薄い薄膜領域と、を有する第１のマスクを形成し、前記第１のマスクを用いて、前記第１の半導体層、前記第１の絶縁層、及び前記第１の導電層をエッチングして、第２の半導体層、第２の絶縁層、及び第２の導電層を形成し、前記第２の導電層をサイドエッチングすることによって、前記第２の半導体層に庇部を形成するとともに、ゲート電極を形成し、前記第１のマスクの前記薄膜領域を除去して第２のマスクを形成し、前記第２のマスクを用いて、少なくとも前記第２の半導体層をエッチングして、庇部を有する第３の半導体層を形成し、前記第３の半導体層に不純物を添加して、少なくとも、庇部に形成された不純物領域と、前記ゲート電極と重なる位置に形成されたチャネル形成領域を形成することによって、半導体装置を作製すると好ましい。
【００１３】
また、第１の導電層と、前記第１の導電層上に設けられた第１の絶縁層と、前記第１の絶縁層上に設けられた第１の半導体層と、を有する積層構造を形成し、前記積層構造上に、厚膜領域と、前記厚膜領域よりも膜厚の薄い薄膜領域と、有する第１のマスクを形成し、前記第１のマスクを用いて、前記第１の半導体層、前記第１の絶縁層、及び前記第１の導電層をエッチングして、前記第２の半導体層、前記第２の絶縁層、及び前記第２の導電層を形成し、前記第２の導電層をサイドエッチングすることによって、前記第２の半導体層に庇部を形成するとともに、ゲート電極及び前記ゲート電極と電気的に分離された柱電極を形成し、前記第１のマスクの前記薄膜領域を除去して第２のマスクを形成し、前記第２のマスクを用いて、少なくとも前記第２の半導体層をエッチングして、庇部を有する第３の半導体層を形成し、前記第３の半導体層に不純物を添加して、少なくとも、庇部及び前記柱電極と重なる位置に形成された不純物領域と、前記ゲート電極と重なる位置に形成されたチャネル形成領域を形成することによって、半導体装置を作製すると好ましい。
【００１４】
また、前記第３の半導体層に不純物を添加することによって、前記ゲート電極と重なる位置に形成されたＬｏｖ領域と、前記第３の半導体層の庇部に形成されたＬｏｆｆ領域と、を形成すると好ましい。
【００１５】
また、第１の導電層と、前記第１の導電層上に設けられた第１の絶縁層と、前記第１の絶縁層上に設けられた第１の半導体層と、を有する積層構造を形成し、前記積層構造上に、厚膜領域と、前記厚膜領域よりも膜厚の薄い薄膜領域と、有する第１のマスクを形成し、前記第１のマスクを用いて、前記第１の半導体層、前記第１の絶縁層、及び前記第１の導電層をエッチングして、前記第２の半導体層、前記第２の絶縁層、及び前記第２の導電層を形成し、前記第２の導電層をサイドエッチングすることによって、前記第２の半導体層に庇部を形成するとともに、ゲート電極を形成し、前記第１のマスクの前記薄膜領域を除去して第２のマスクを形成し、前記第２のマスクを用いて、少なくとも前記第２の半導体層をエッチングして、庇部を有する第３の半導体層を形成し、前記第３の半導体層に形成された庇部上に不純物半導体層を形成することによって、半導体装置を作製すると好ましい。
【００１６】
また、第１の導電層と、前記第１の導電層上に設けられた第１の絶縁層と、前記第１の絶縁層上に設けられた第１の半導体層と、を有する積層構造を形成し、前記積層構造上に、厚膜領域と、前記厚膜領域よりも膜厚の薄い薄膜領域と、有する第１のマスクを形成し、前記第１のマスクを用いて、前記第１の半導体層、前記第１の絶縁層、及び前記第１の導電層をエッチングして、前記第２の半導体層、前記第２の絶縁層、及び前記第２の導電層を形成し、前記第２の導電層をサイドエッチングすることによって、前記第２の半導体層に庇部を形成するとともに、ゲート電極及び前記ゲート電極と電気的に分離された柱電極を形成し、前記第１のマスクの前記薄膜領域を除去して第２のマスクを形成し、前記第２のマスクを用いて、少なくとも前記第２の半導体層をエッチングして、庇部を有する第３の半導体層を形成し、前記第３の半導体層に形成された庇部上及び前記柱電極と重なる位置上に不純物半導体層を形成することによって、半導体装置を作製すると好ましい。
【００１７】
また、前記不純物半導体層を形成することによって、前記ゲート電極と重なる位置に形成されたＬｏｖ領域と、前記第３の半導体層の庇部と重なる位置に形成されたＬｏｆｆ領域と、を形成すると好ましい。
【００１８】
また、ゲート電極と、前記ゲート電極上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられ庇部を有する半導体層と、を有し、前記半導体層は、少なくとも、チャネル形成領域と不純物領域とを有し、前記チャネル形成領域は、前記ゲート電極と重なる位置に配置されており、前記不純物領域は、前記庇部に配置されている半導体装置が好ましい。
【００１９】
また、前記ゲート絶縁層の下には、前記ゲート電極と電気的に分離された柱電極が設けられており、前記柱電極は前記不純物領域と重なる位置に配置されていると好ましい。
【００２０】
また、前記不純物領域には、前記ゲート電極と重なる位置に形成されたＬｏｖ領域と、前記庇部に形成されたＬｏｆｆ領域と、が形成されていると好ましい。
【００２１】
また、ゲート電極と、前記ゲート電極上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられ庇部を有する半導体層と、前記半導体層上に設けられた不純物半導体層と、を有し、前記不純物半導体層は、前記庇部と重なる位置に配置されている半導体装置が好ましい。
【００２２】
また、前記ゲート絶縁層の下には、前記ゲート電極と電気的に分離された柱電極が設けられており、前記柱電極は前記不純物半導体層と重なる位置に配置されていると好ましい。
【００２３】
また、前記不純物半導体層には、前記ゲート電極と重なる位置に形成されたＬｏｖ領域と、前記庇部に形成されたＬｏｆｆ領域と、が形成されていると好ましい。
【発明の効果】
【００２４】
半導体層の形状をゲート電極の端部を横切らない形状とすること、若しくは、半導体層の一部を宙に浮かすことによって、ゲート電極の段差の影響を低減することができる。
【図面の簡単な説明】
【００２５】
【図１】半導体装置の作製方法の一例
【図２】半導体装置の作製方法の一例
【図３】半導体装置の作製方法の一例
【図４】半導体装置の作製方法の一例
【図５】半導体装置の作製方法の一例
【図６】半導体装置の作製方法の一例
【図７】半導体装置の作製方法の一例
【図８】半導体装置の作製方法の一例
【図９】半導体装置の作製方法の一例
【図１０】半導体装置の作製方法の一例
【図１１】半導体装置の作製方法の一例
【図１２】半導体装置の作製方法の一例
【図１３】半導体装置の作製方法の一例
【図１４】半導体装置の作製方法の一例
【図１５】半導体装置の作製方法の一例
【図１６】半導体装置の作製方法の一例
【図１７】半導体装置の作製方法の一例
【図１８】半導体装置の作製方法の一例
【図１９】半導体装置の作製方法の一例
【図２０】半導体装置の作製方法の一例
【図２１】半導体装置の作製方法の一例
【図２２】半導体装置の作製方法の一例
【図２３】半導体装置の作製方法の一例
【図２４】半導体装置の作製方法の一例
【図２５】半導体装置の作製方法の一例
【図２６】半導体装置の作製方法の一例
【図２７】半導体装置の作製方法の一例
【図２８】半導体装置の作製方法の一例
【図２９】半導体装置の作製方法の一例
【図３０】半導体装置の作製方法の一例
【図３１】半導体装置の作製方法の一例
【図３２】半導体装置の作製方法の一例
【図３３】半導体装置の作製方法の一例
【図３４】半導体装置の作製方法の一例
【図３５】積層構造の作製方法の一例
【図３６】積層構造の作製方法の一例
【図３７】多階調マスクの一例
【図３８】マスクの上面形状の一例
【発明を実施するための形態】
【００２６】
実施の形態について以下説明する。
【００２７】
但し、発明の趣旨から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。
【００２８】
従って、発明の範囲は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２９】
なお、以下に説明する構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３０】
また、以下の実施の形態は、いくつかを適宜組み合わせて実施することができる。
【００３１】
（実施の形態１）
本実施の形態では、半導体層の形状をゲート電極の端部（段差部分）を横切らない形状を有する半導体装置及びその作製方法の一例について説明する。
【００３２】
まず、絶縁表面を有する基板１００上に、導電層１１０、絶縁層１２０、半導体層１３０が順次積層された積層構造を設ける。（図１）
【００３３】
基板は、どのようなものでも良い。例えば、ガラス基板、石英基板、金属基板、プラスチック基板、半導体基板等を用いることができるがこれらに限定されない。
【００３４】
基板として絶縁性の基板を用いる場合は、絶縁表面を有しているといえる。
【００３５】
一方、基板として金属基板、半導体基板等を用いる場合は、基板上に下地絶縁層を形成することにより、絶縁表面を形成することができる。
【００３６】
なお、基板として絶縁性の基板を用いる場合にも、基板上に下地絶縁層を形成しても良い。
【００３７】
下地絶縁層は、絶縁性を有していればどのようなものでも用いることができる。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、半導体層を酸化又は窒化した膜、半導体基板を酸化又は窒化した膜等を用いることができるがこれらに限定されない。下地絶縁層は、単層構造でも積層構造でも良い。
【００３８】
導電層は、導電性を有していればどのようなものでも用いることができる。例えば、アルミニウム、チタン、モリブデン、タングステン、金、銀、銅、シリコン、様々な合金、酸化物導電層（代表的にはインジウム錫酸化物等）等を用いることができるがこれらに限定されない。導電層は、単層構造でも積層構造でも良い。
【００３９】
絶縁層は、絶縁性を有していればどのようなものでも用いることができる。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、半導体層を酸化又は窒化した膜、半導体基板を酸化又は窒化した膜等を用いることができるがこれらに限定されない。絶縁層は、単層構造でも積層構造でも良い。なお、絶縁層１２０はゲート絶縁層となる。
【００４０】
半導体層は、半導体であればどのようなものでも用いることができる。例えば、シリコン、炭素を含むシリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ガリウム砒素、酸化物半導体、有機物半導体等を用いることができるがこれらに限定されない。半導体層は単層構造でも積層構造でも良い。
【００４１】
また、半導体層１３０の結晶性はどのようなものでも良い。例えば、非晶質、微結晶、多結晶、単結晶等があるがこれらに限定されない。
【００４２】
次に、半導体層１３０上（積層構造上）に、マスク５００を設ける。（図２）
【００４３】
マスク５００は、厚膜領域（第１の領域、凸部、膜厚の厚い領域）と、薄膜領域（第２の領域、凹部、膜厚の薄い領域）と、を有する。
【００４４】
厚膜領域は、薄膜領域よりも膜厚の厚い領域である。
【００４５】
なお、半導体層のパターンは厚膜領域のパターンが反映され、ゲート電極のパターンは薄膜領域及び厚膜領域のパターンが反映される。
【００４６】
よって、マスク全体のパターンがゲート電極のパターンとなるようにマスク５００のパターンを選択する。
【００４７】
そして、マスク５００のうち、半導体層のパターンを形成したい位置を厚膜領域とする。
【００４８】
マスク５００は、厚膜領域と薄膜領域とを有していればどのようなものでも用いることができる。
【００４９】
例えば、レジストからなる多階調マスク（ハーフトーンマスク、グレートーンマスク等ともいう）を用いることができる。
【００５０】
また、エッチングレートの異なる複数種類の膜を積層した積層体を形成後、積層体をエッチング加工することによって、厚膜領域と薄膜領域とを有する形状のマスクを形成しても良い。
【００５１】
但し、工程数の削減という観点からすると、多階調マスクを用いることが好ましい。
【００５２】
次に、マスク５００を用いて、半導体層１３０、絶縁層１２０、導電層１１０を順次エッチングして、半導体層１３１、絶縁層１２１、導電層１１１（ゲート電極）を形成する。（図３）
【００５３】
次に、マスク５００の薄膜領域を除去して、厚膜領域を選択的に残存させることによって、マスク５０１及びマスク５０２を形成する。（図４）
【００５４】
例えば、等方性のエッチングを行えば、薄膜領域が先に消失するため、厚膜領域を選択的に残存させることができる。（例えば、マスク５００の材質がレジスト等の有機材料であれば、酸素プラズマ処理を行えば良い。）
【００５５】
但し、等方性のエッチングを行うと、厚膜領域もエッチングされてしまうので、厚膜領域のパターンが若干縮小される。（図４）
【００５６】
次に、マスク５０１及びマスク５０２を用いて、半導体層１３１及び絶縁層１２１をエッチングする。
【００５７】
マスク５０１及びマスク５０２を用いたエッチングにより、絶縁層１２２と半導体層１３２とが順次積層された積層構造、及び絶縁層１２３と半導体層１３３とが順次積層された積層構造を形成する。（図５（Ａ））
【００５８】
なお、図５（Ａ）では絶縁層１２１をエッチングしたが、図５（Ｂ）のように絶縁層１２１を残存させても良い。
【００５９】
次に、半導体層１３２及び半導体層１３３に導電性を付与する不純物を添加して不純物領域とチャネル形成領域とを形成する。（図６（Ａ））
【００６０】
導電性を付与する不純物は、ドナー元素（燐、砒素等）又はアクセプター元素（ボロン等）を含む不純物である。
【００６１】
なお、半導体層として酸化物半導体を用いる場合は、導電性を付与する不純物として酸素欠損を引き起こす元素（水素等）を用いることができる。
【００６２】
また、不純物領域は少なくとも高濃度不純物領域（ソース領域及びドレイン領域）を形成すれば良い。
【００６３】
不純物領域として低濃度不純物領域（ＬＤＤ領域（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ））を形成しても良い。
【００６４】
高濃度不純物領域は、低濃度不純物領域よりも不純物濃度が高い領域である。
【００６５】
なお、図６（Ａ）では半導体層に不純物を添加したが、図６（Ｂ）のように、半導体層１３２上に不純物半導体層１３２ａ及び不純物半導体層１３２ｂを、半導体層１３３上に不純物半導体層１３３ａ及び不純物半導体層１３３ｂを、それぞれ形成しても良い。
【００６６】
不純物半導体層は、単層でも積層でもどちらでも良い。
【００６７】
また、ドナー元素とアクセプター元素の両方を用いればＣＭＯＳ回路が形成できるので好ましい。
【００６８】
次に、層間絶縁膜１４０を形成し、層間絶縁膜１４０にコンタクトホールを形成し、層間絶縁膜１４０上にコンタクトホールを介して半導体層と電気的に接続される配線１５１ａ〜ｄを形成する。（図７）
【００６９】
また、コンタクトホールを介して他のトランジスタのゲート電極と電気的に接続される配線を同時に形成しても良い。
【００７０】
層間絶縁膜は、絶縁性を有していればどのようなものでも用いることができる。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、半導体層を酸化又は窒化した膜、半導体基板を酸化又は窒化した膜等を用いることができるがこれらに限定されない。層間絶縁膜は、単層構造でも積層構造でも良い。
【００７１】
配線は、導電性を有していればどのようなものでも用いることができる。例えば、アルミニウム、チタン、モリブデン、タングステン、金、銀、銅、シリコン、様々な合金、酸化物導電層（代表的にはインジウム錫酸化物等）等を用いることができるがこれらに限定されない。配線は、単層構造でも積層構造でも良い。
【００７２】
以上のように、半導体層のパターンがゲート電極のパターンの端部（段差部分、エッジ）を横切らない形状とすることによって、ゲート電極の段差の影響を低減することができる。
【００７３】
ゲート電極の段差の影響とは、例えば、トランジスタの半導体層が段差部分を覆うように形成された場合のエッジリークの問題、段差部分に半導体層を堆積したときの段切れの問題等である。
【００７４】
ところで、半導体層のパターンがゲート電極のパターンの端部（段差部分、エッジ）を横切らない形状にパターン形成できれば良いので、例えば、ゲート電極のパターンを形成してから絶縁層、半導体層を形成しても良い。
【００７５】
しかしながら、本実施の形態に記載した一例のように、導電層、絶縁層、半導体層が順次積層された積層構造を一括でエッチングしてゲート電極のパターンを確定した後、半導体層のパターンを形成する方が工程数削減の観点からすると好ましいといえる。
【００７６】
本実施の形態は、他の全ての実施の形態と組み合わせて実施することが可能である。
【００７７】
（実施の形態２）
実施の形態１のように半導体層の形状をゲート電極の端部を横切らない形状にすると、集積回路の設計時に大きな制約がかかることになる。
【００７８】
本実施の形態では、半導体層の形状をゲート電極の端部を横切らない形状にする場合と比較して、設計時の制約を格段に減らすことができる半導体装置及びその作製方法について説明する。
【００７９】
まず、実施の形態１に示した図３の構造を形成する。
【００８０】
次に、導電層１１１をサイドエッチングすることによって導電層１１２（ゲート電極）を形成する。（図８）
【００８１】
導電層に用いた材料に対して等方性のエッチングを行えばサイドエッチングされることになる。
【００８２】
通常、ウェットエッチングを行えば等方性のエッチングがされるが、ドライエッチングでもバイアス条件等を適宜選択することにより等方性のエッチングが可能である。
【００８３】
サイドエッチングして除去された部分には空間（空洞、中空）が形成されるので、当該空間と重なる位置に配置された絶縁層１２１及び半導体層１３１の一部は宙に浮いた構造となる。
【００８４】
なお、サイドエッチングによって、半導体層（又は絶縁層）の断面形状は、庇状（突出した形状、オーバーハング形状）になる。
【００８５】
よって、当該空間と重なる位置に配置された半導体層（又は絶縁層）を、庇部、突出部、オーバーハング部等と呼ぶことにする。
【００８６】
なお、絶縁層１２１もサイドエッチングして半導体層のみが宙に浮いた構造としても良い。
【００８７】
但し、宙に浮いた半導体層は強度が弱く破壊されやすい。
【００８８】
したがって、絶縁層を残存させておくことによって、宙に浮いた半導体層と宙に浮いた絶縁層とが互いに補強することができるので、絶縁層はサイドエッチングしない方が好ましい。
【００８９】
次に、マスク５００の薄膜領域を除去して、厚膜領域を選択的に残存させることによって、マスク５０１及びマスク５０２を形成する。（図９）
【００９０】
例えば、等方性のエッチングを行えば、薄膜領域が先に消失するため、厚膜領域を選択的に残存させることができる。（例えば、マスク５００の材質がレジスト等の有機材料であれば、酸素プラズマ処理を行えば良い。）
【００９１】
但し、等方性のエッチングを行うと、厚膜領域もエッチングされてしまうので、厚膜領域のパターンが若干縮小される。（図９）
【００９２】
次に、マスク５０１及びマスク５０２を用いて、半導体層１３１及び絶縁層１２１をエッチングして、絶縁層１２２と半導体層１３２とが順次積層された積層構造、及び絶縁層１２３と半導体層１３３とが順次積層された積層構造を形成する。（図１０（Ａ））
【００９３】
なお、図１０（Ａ）では絶縁層１２３をエッチングして除去したが、図１０（Ｂ）のように絶縁層１２１を残存させても良い。
【００９４】
次に、半導体層１３２及び半導体層１３３に導電性を付与する不純物を添加して不純物領域とチャネル形成領域とを形成する。（図１１（Ａ））
【００９５】
また、不純物領域は少なくとも高濃度不純物領域（ソース領域及びドレイン領域）を形成すれば良い。
【００９６】
不純物領域として低濃度不純物領域（ＬＤＤ領域（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ））を形成しても良い。
【００９７】
なお、図１１（Ａ）では半導体層に不純物を添加したが、図１１（Ｂ）のように、半導体層１３２上に不純物半導体層１３２ａ及び不純物半導体層１３２ｂを、半導体層１３３上に不純物半導体層１３３ａ及び不純物半導体層１３３ｂを、それぞれ形成しても良い。
【００９８】
また、ドナー元素とアクセプター元素の両方を用いればＣＭＯＳ回路が形成できるので好ましい。
【００９９】
実施の形態１では、不純物領域と重なる位置にゲート電極が存在していた。
【０１００】
しかし、図１１においては、不純物領域の一部又は全部を庇部に形成することによって、ゲート電極と重ならない位置に不純物領域を形成することができる。
【０１０１】
ゲート電極と重ならない位置に不純物領域を形成することができることによって、トランジスタの駆動時に不純物領域に余計な電界の影響を与えずに済む。特にドレイン端部（又はソース端部）に余計な電界を与えずに済むので、ドレイン端部（又はソース端部）に電界が集中するのを防止することができる。
【０１０２】
例えば、高濃度不純物領域と重なる位置にゲート電極がある場合は、余分な寄生容量が形成されてしまいトランジスタのスイッチング特性になまりが生じる。
【０１０３】
また、低濃度不純物領域がゲート電極と重なっているか否かによってトランジスタの動作に大きな違いが出る。
【０１０４】
低濃度不純物領域がゲート電極と重なっている構造（Ｌｏｖ領域とする）がある場合、ホットキャリア劣化の影響が低減できるメリットがある一方で、オフ電流が上昇してしまうデメリットがある。
【０１０５】
一方、低濃度不純物領域がゲート電極と重なっていない構造（Ｌｏｆｆ領域とする）がある場合、オフ電流が低下できる。
【０１０６】
特に、実施の形態１の構造では、半導体層がゲート電極と全て重なっているため、Ｌｏｖ領域は形成できるが、Ｌｏｆｆ領域を形成することができない。
【０１０７】
一方、本実施形態の構造では、Ｌｏｆｆ領域も形成できる点で実施の形態１の構造よりも優れている。
【０１０８】
特に、Ｌｏｖ領域及びＬｏｆｆ領域の両方を形成すれば、Ｌｏｆｆ領域の存在によってＬｏｖ領域のデメリットを補うことができるので優れている。
【０１０９】
次に、層間絶縁膜１４０を形成し、層間絶縁膜１４０にコンタクトホールを形成し、層間絶縁膜１４０上にコンタクトホールを介して半導体層と電気的に接続される配線１５１ａ〜ｄを形成する。（図１２）
【０１１０】
また、コンタクトホールを介して他のトランジスタのゲート電極と電気的に接続される配線を同時に形成しても良い。
【０１１１】
層間絶縁膜は、絶縁性を有していればどのようなものでも用いることができる。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、半導体層を酸化又は窒化した膜、半導体基板を酸化又は窒化した膜等を用いることができるがこれらに限定されない。層間絶縁膜は、単層構造でも積層構造でも良い。
【０１１２】
配線は、導電性を有していればどのようなものでも用いることができる。例えば、アルミニウム、チタン、モリブデン、タングステン、金、銀、銅、シリコン、様々な合金、酸化物導電層（代表的にはインジウム錫酸化物等）等を用いることができるがこれらに限定されない。配線は、単層構造でも積層構造でも良い。
【０１１３】
以上のように、ゲート電極をサイドエッチングすることにより、半導体層に庇部を形成することによって、半導体層の形状がゲート電極の段差の形状に影響されなくなり、ゲート電極の段差の影響を低減することができる。
【０１１４】
ゲート電極の段差の影響とは、トランジスタの半導体層が段差部分を覆うように形成された場合のエッジリークの問題、段差部分に半導体層を堆積したときの段切れの問題等である。
【０１１５】
なお、本実施の形態に記載した一例のように、導電層、絶縁層、半導体層が順次積層された積層構造を一括でエッチングしてゲート電極のパターンを確定した後、半導体層のパターンを形成するとともにサイドエッチングを行えば、マスク枚数が増加しないので、工程数削減の観点からすると好ましいといえる。
【０１１６】
本実施の形態は、他の全ての実施の形態と組み合わせて実施することが可能である。
【０１１７】
（実施の形態３）
図１〜図１２では、複数のトランジスタにおいて、ゲート電極が共有されている例を示した。
【０１１８】
例えば、複数のゲート配線と複数の信号線とが設けられたアクティブマトリクス型表示装置のように、複数のトランジスタがゲート電極を共有している回路を形成する場合は、図１〜図１２のようにゲート電極を共有して形成すると、ゲート電極（ゲート配線も含む）及びトランジスタの占有面積を減らすことができるので、開口率を向上させることができるので好ましい。
【０１１９】
但し、ゲート電極との接続は、図１３（Ａ）のように、基板上に形成され、ゲート電極と電気的に接続する配線１６１を形成して行っても良い。
【０１２０】
配線１６１は、マスク５００を用いてゲート電極と半導体層との形成を行った後であって、層間絶縁膜の形成前であればどの段階で形成しても良い。
【０１２１】
つまり、不純物元素の添加前、不純物元素の添加後、不純物半導体層の形成前、不純物半導体層の形成後等から適宜選べる。（複数回不純物の添加を行う場合、又は複数の不純物半導体層を形成する場合のときは、その途中に形成しても良い。）
【０１２２】
また、ゲート電極との接続は、図１３（Ｂ）のように、コンタクトホールの形成された層間絶縁膜１４１上に形成され、コンタクトホールを介してゲート電極に電気的に接続される配線１６２を形成して行っても良い。
【０１２３】
図１３（Ｂ）では、層間絶縁膜１４１上にコンタクトホールの形成された層間絶縁膜１４２を設けて、層間絶縁膜１４２上に配線１５１ａ〜ｄを形成している。
【０１２４】
図１３（Ｂ）の構造は、半導体層１３２上及び半導体層１３３上に層間絶縁膜１４１を形成し、層間絶縁膜１４１にコンタクトホールを形成し、層間絶縁膜１４１上に配線１６２を形成し、配線１６２上に層間絶縁膜１４２を形成し、層間絶縁膜１４２及び層間絶縁膜１４１にコンタクトホールを形成し、層間絶縁膜１４２上に配線１５１ａ〜ｄを形成することによって作製することができる。
【０１２５】
図１〜１３のように、配線１５１ａ〜ｄと別の層にゲート電極同士を電気的に接続する配線を設けることによって、ゲート電極同士を接続する配線と、半導体層同士を電気的に接続する配線と、を交差して設けることができる。
【０１２６】
よって、アクティブマトリクス型表示装置のように、ゲート配線と信号線とが交差して設けられる半導体装置には図１〜１３の構成が好ましいといえる。
【０１２７】
但し、配線１５１ａ〜ｄを形成すると同時にゲート電極と電気的に接続される配線を形成してもよいことを念のため付言しておく。
【０１２８】
配線は、導電性を有していればどのようなものでも用いることができる。例えば、アルミニウム、チタン、モリブデン、タングステン、金、銀、銅、シリコン、様々な合金、酸化物導電層（代表的にはインジウム錫酸化物等）等を用いることができるがこれらに限定されない。配線は、単層構造でも積層構造でも良い。
【０１２９】
特に、表示装置を形成する場合、配線１６１及び配線１６２として、インジウム錫酸化物、酸化亜鉛等の透明導電層を用いれば、配線１６１及び配線１６２が形成された箇所は光が通過するため、開口率を上昇することができる。
【０１３０】
本実施の形態は、他の全ての実施の形態と組み合わせて実施することが可能である。
【０１３１】
（実施の形態４）
本実施の形態では、サイドエッチングを行う際のマスク５００の形状について説明する。
【０１３２】
マスク５００は、図１４（Ａ）のように、少なくとも一箇所薄膜領域が存在すれば、ゲート電極と他の配線との接続部を形成することができる。
【０１３３】
よって、マスク５００は、少なくとも一の厚膜領域と、少なくとも一の薄膜領域と、を有していれば良い。
【０１３４】
但し、図１４（Ａ）のような形状のマスクを用いてサイドエッチングを行うと、図１４（Ｂ）のように、チャネル形成領域の下にゲート電極が存在しない部分が生ずる。
【０１３５】
そこで、図１５（Ａ）のように厚膜領域を挟むように一対の薄膜領域を設け、且つ、図１５（Ｂ）のように一対の薄膜領域と厚膜領域とが並ぶ直線方向と垂直方向がチャネル長方向（キャリアの流れる方向と垂直方向）となるように不純物の添加又は不純物半導体層の形成を行うと好ましい。
【０１３６】
図１５のような構造とすることによって、サイドエッチングを行っても、チャネル形成領域の下にゲート電極が存在しない部分が生ずることは無くなる。
【０１３７】
なお、図１５のような構造とすることによって、チャネル幅方向（チャネル長方向と垂直方向、キャリアの流れる方向と垂直方向）の両側からゲート電極がはみ出す形状（突出した形状）になる。
【０１３８】
本実施の形態は、他の全ての実施の形態と組み合わせて実施することが可能である。
【０１３９】
（実施の形態５）
他の実施の形態において、サイドエッチングを行い半導体層を宙に浮かせる構造を形成することのメリットを説明した。
【０１４０】
ところが、半導体層が宙に浮いた部分（庇部）は、ピーリングが生じやすいデメリットがある。
【０１４１】
なお、ピーリングとは、膜剥がれの不良のことをいう。
【０１４２】
膜の剥がれた状態が皮（ピール）がむかれた状態に似ていることから、ピーリングと呼ばれることが多い。
【０１４３】
そこで、本実施の形態では、ピーリングを極力防止できる構造及びその作製方法について説明する。
【０１４４】
まず、絶縁表面を有する基板１００上に、導電層１１０、絶縁層１２０、半導体層１３０が順次積層された積層構造を設ける。（図１６）
【０１４５】
次に、半導体層１３０上にマスク５００を形成する。（図１７）
【０１４６】
なお、図１７（Ｂ）は、図１７（Ａ）のマスク５００の上面図である。
【０１４７】
図１７に記載したマスク５００は、図２、図１５等に記載したマスク５００に第１の領域８００１及び第５の領域８００５を追加したマスクであると考えると理解しやすい。
【０１４８】
次に、マスク５００を用いて積層構造をエッチングして、導電層１１１、絶縁層１２１、半導体層１３２を形成する。（図１８）
【０１４９】
ここで、図１７のマスク５００では、第２の領域８００２及び第４の領域８００４を、他の領域の面積よりも小さくしている。
【０１５０】
つまり、第１の領域８００１と第３の領域８００３を結ぶ直線方向（キャリアの流れる方向と平行方向）と垂直方向の幅に着目すると、第２の領域８００２の幅は、第１の領域８００１の幅及び第３の領域８００３の幅のいずれよりも狭くなっている。
【０１５１】
また、第５の領域８００５と第３の領域８００３を結ぶ直線方向（キャリアの流れる方向と平行方向）と垂直方向の幅に着目すると、第４の領域８００４の幅は、第５の領域８００５の幅及び第３の領域８００３の幅のいずれよりも狭くなっている。
【０１５２】
そして、図１７のマスク５００を用いて積層構造をエッチングした図１８の状態でサイドエッチングを行う。（図１９）
【０１５３】
サイドエッチングは、第２の領域及び第４の領域の導電層が除去される条件で行う。
【０１５４】
すると、第２の領域及び第４の領域の幅が狭いので、第１、第３、第５の領域の下の導電層は若干エッチングされるものの残存することになる。
【０１５５】
よって、第１の領域には柱電極１１２ｂが形成される。
【０１５６】
また、第２の領域の導電層は除去されて、第２の領域の半導体層は庇部となる。
【０１５７】
また、第３の領域にはゲート電極１１２ａが形成されて、第３の領域の半導体層の少なくとも一部はチャネル形成領域となる。（低濃度不純物領域を形成する場合は、Ｌｏｖ領域も形成される。）
【０１５８】
また、第４の領域の導電層は除去されて、第４の領域の半導体層は庇部となる。
【０１５９】
また、第５の領域には、柱電極１１２ｃが形成される。
【０１６０】
そして、柱電極によって、半導体層の一部が固定される状況となるので、ピーリングの可能性が低減できることになる。
【０１６１】
なお、柱電極は、ゲート電極と電気的に分離された電極であるので、柱電極によるトランジスタの動作上の影響は非常に少ない。
【０１６２】
次に、マスク５００における薄膜領域を除去して、マスク５０１を形成する。（図２０）
【０１６３】
次に、露出した半導体層１３２及び絶縁層１２１をエッチングして半導体層１３３及び絶縁層１２２を形成する。（図２１）
【０１６４】
なお、絶縁層１２１は除去しなくても良い。
【０１６５】
次に、半導体層１３３に不純物を添加して、不純物領域とチャネル形成領域とを確定させる。（図２２）
【０１６６】
なお、不純物を添加する代わりに、不純物半導体層を形成しても良い。
【０１６７】
その後、層間絶縁膜、配線等を適宜形成する。
【０１６８】
以上のように、柱電極を形成することによってピーリングを防止することができる。
【０１６９】
なお、柱電極はゲート電極から電気的に分離されていれば良いので、第２の領域及び第４の領域の幅を一部だけ細くすることによって柱電極を形成しても良い。
【０１７０】
例えば、図３８（Ａ）のように、マスク５００の上面形状において、第２の領域８００２及び第４の領域８００４に開口部を設けることによって、開口部と隣接する領域の幅が狭くなるので、当該隣接する領域の導電層を選択的にサイドエッチングして除去することにより、ゲート電極と電気的に分離された柱電極を形成することができる。
【０１７１】
また、図３８（Ｂ）のように、マスク５００の上面形状において、第２の領域８００２及び第４の領域８００４の一部の幅を局所的に狭くして、当該幅を局所的に狭くした領域の導電層を選択的にサイドエッチングして除去することにより、ゲート電極と電気的に分離された柱電極を形成することができる。
【０１７２】
なお、図３８（Ａ）及び図３８（Ｂ）のようにすれば、図１７（Ｂ）と比較して、柱電極の面積を大きくすることができるので、図１７（Ｂ）よりもピーリングの防止効果を高くすることができる。
【０１７３】
また、幅の細い部分と幅の太い部分とを交互に設けて、複数の柱電極を形成しても良い。
【０１７４】
複数の柱電極を形成する場合は、柱電極の総面積が柱電極の数に比例して大きくなるので、ピーリングの防止効果を高くすることができる。
【０１７５】
本実施の形態は、他の全ての実施の形態と組み合わせて実施することが可能である。
【０１７６】
（実施の形態６）
本実施の形態では図１７の第１の領域８００１及び第５の領域８００５におけるマスク形状に改良を加えたものを示す。
【０１７７】
図２３は、図１７と対応する図面である。
【０１７８】
図１７と異なる点は、丸破線で示すように、第１の領域と第５の領域に薄膜領域を追加した点である。
【０１７９】
なお、図２３では第１の領域と第５の領域にそれぞれ２つ薄膜領域を設けたが、第１の領域と第５の領域にそれぞれ少なくとも１つ薄膜領域を設ければ良い。
【０１８０】
薄膜領域は、３つ以上設けても構わない。
【０１８１】
また、薄膜領域は、第１の領域と第５の領域のいずれか一方のみに少なくとも一つ形成されていれば良い。
【０１８２】
そして、実施の形態５と同様のプロセスを用いて、積層構造のエッチングをした後導電層のサイドエッチングを行うことによって、第１の領域及び第５の領域において柱電極の一部がはみ出した形状（突出した形状）を形成することができる。（図２４）
【０１８３】
即ち、第１の領域において、柱電極１１２ｂ、絶縁層１２２、半導体層１３３からなる階段形状が形成される。
【０１８４】
また、第５の領域において、柱電極１１２ｃ、絶縁層１２２、半導体層１３３からなる階段形状が形成される。
【０１８５】
ちなみに、他の実施の形態でも同様であるが、第３の領域（チャネル形成領域となる領域）においては、ゲート電極、半導体層、絶縁層からなる階段形状が形成されている。
【０１８６】
そして、当該階段形状を経由して配線を形成することによって、配線の段切れを防止することができる。
【０１８７】
具体的には、図２４において、層間絶縁膜１４０を形成する場合を考える。（図２５）
【０１８８】
層間絶縁膜１４０は下層の段差を反映した形状に形成される。
【０１８９】
なお、無機材料からなる層間絶縁膜の場合、段差の影響が顕著である。
【０１９０】
一方、有機材料からなる層間絶縁膜（いわゆる平坦化膜）の場合、段差の影響は緩和されるものの、完全に段差を平坦化できるものではない。
【０１９１】
よって、どのような層間絶縁膜であっても段差の影響はあると考えて良い。
【０１９２】
図２５において、破線８０１１の箇所は、破線８０１２〜８０１５の箇所と比較して、高低差が大きくなる。
【０１９３】
したがって、配線は、破線８０１１を経由させずに、階段形状となっている破線８０１２及び破線８０１３の箇所（図２５（Ａ）、図２６）、若しくは、階段形状となっている破線８０１４及び破線８０１５の箇所（図２５（Ｂ）、図２７）を経由させることが好ましい。
【０１９４】
なお、図２５（Ａ）は図２４のＡ−Ｂ−Ｃ断面図である。
【０１９５】
また、図２５（Ｂ）は図２４のＤ−Ｅ断面図である。
【０１９６】
また、図２６（Ａ）は図２４のＡ−Ｂ−Ｃ断面図でである。
【０１９７】
また、図２６（Ｂ）は図２６（Ａ）の上面図であり、図中のＡ−Ｂ−Ｃは図２４のＡ−Ｂ−Ｃに対応する。
【０１９８】
また、図２７（Ａ）は図２４のＤ−Ｅ断面図でである。
【０１９９】
また、図２７（Ｂ）は図２７（Ａ）の上面図であり、図中のＤ−Ｅは図２４のＤ−Ｅに対応する。
【０２００】
また、図２８（Ａ）は図２４のＤ−Ｅ断面図でである。
【０２０１】
また、図２８（Ｂ）は図２８（Ａ）の上面図であり、図中のＤ−Ｅは図２４のＤ−Ｅに対応する。
【０２０２】
例えば、図２６において、配線１５１は層間絶縁膜１４０上に形成されている。
【０２０３】
そして、配線１５１は第１の領域で半導体層１３３と電気的に接続しており、且つ、第２の領域及び第３の領域を経由して、他のトランジスタ等と電気的に接続されるよう延在している。
【０２０４】
また、配線１５２は第５の領域で半導体層１３３と電気的に接続しており、且つ、第４の領域及び第３の領域を経由して、他のトランジスタ等と電気的に接続されるよう延在している。
【０２０５】
なお、配線１５１のように片側だけ延在させても良いし、配線１５２のように両側に延在させても良い。
【０２０６】
また、柱電極を設けていない場合、柱電極がはみ出た形状でない場合等でも、ゲート電極の階段形状を利用することができる。
【０２０７】
図２７では、層間絶縁膜上に設けられ、且つコンタクトホールを介して半導体層１３３と電気的に接続する配線１５３及び配線１５４が設けられている。
【０２０８】
配線１５３及び配線１５４は、柱電極のはみ出た部分（突出した部分）と重なる位置を経由して、他のトランジスタ等と電気的に接続されるよう延在している。
【０２０９】
図２８では、層間絶縁膜を介さずに半導体層１３３と電気的に接続する配線１５５及び配線１５６が設けられている。
【０２１０】
配線１５５及び配線１５６は、柱電極のはみ出た部分（突出した部分）と重なる位置を経由して、他のトランジスタ等と電気的に接続されるよう延在している。
【０２１１】
以上のように、階段形状を形成し、該階段形状を利用して配線を配置することによって、配線の段切れを防止することができる。
【０２１２】
更に、ゲート電極を複数層積層しておき、はみ出た部分（突出した部分）のゲート電極を階段状にエッチング加工すると、段切れ防止の効果を促進できる。
【０２１３】
本実施の形態は、他の全ての実施の形態と組み合わせて実施することが可能である。
【０２１４】
（実施の形態７）
本実施の形態では、不純物領域又は不純物半導体層の配置について説明する。
【０２１５】
図２９において、基板１００上に、導電層１１０（ゲート電極）、ゲート絶縁層１２０、半導体層１３０が順次形成されている。
【０２１６】
半導体層１３０には、高濃度不純物領域１３１ａ、低濃度不純物領域１３１ｂ、チャネル形成領域１３１ｃ、低濃度不純物領域１３１ｄ、高濃度不純物領域１３１ｅが形成されている。
【０２１７】
なお、図２９（Ｂ）は図２９（Ａ）のＡ−Ｂ断面図である。
【０２１８】
低濃度不純物領域１３１ｂ及び低濃度不純物領域１３１ｄはいずれも、ゲート電極と一部が重なっている。
【０２１９】
つまり、低濃度不純物領域１３１ｂ及び低濃度不純物領域１３１ｄはいずれも、２つの領域に区分して考えられ、Ｌｏｖ領域とＬｏｆｆ領域が形成されている。
【０２２０】
Ｌｏｖ領域とＬｏｆｆ領域の両方を形成することによって、Ｌｏｖ領域のデメリットをＬｏｆｆ領域により解消できる。
【０２２１】
さらに、低濃度不純物領域は電界集中の緩和のために設けられている。
【０２２２】
一方、ゲート電極のエッジ部分の段差形状が半導体層に反映されてしまうと、反映された半導体の段差部分で電界集中が生じてしまうという不都合が生じる。
【０２２３】
したがって、Ｌｏｖ領域とＬｏｆｆ領域とが両方形成された構造のように、低濃度不純物領域がゲート電極の端部（エッジ）を横切らざるを得ない場合は、半導体層が宙を浮いていることによる有用性が際立つといえる。
【０２２４】
図３０は、不純物領域の形成に替えて、不純物半導体層を形成したものである。
【０２２５】
半導体層１３０には、チャネル形成領域１３９ｃが設けられている。
【０２２６】
また、半導体層１３０上には、低濃度不純物半導体層１３９ｂ、低濃度不純物半導体層１３９ｄが設けられている。
【０２２７】
さらに、低濃度不純物半導体層１３９ｂ上には高濃度不純物半導体層１３９ａが設けられており、低濃度不純物半導体層１３９ｄ上には高濃度不純物半導体層１３９ｅが設けられている。
【０２２８】
なお、図３０（Ｂ）は図３０（Ａ）のＡ−Ｂ断面図である。
【０２２９】
ここで、図３０において、チャネル形成領域１３９ｃを流れたキャリアは、距離的に近接しているゲート電極と重なる位置に形成された低濃度不純物領域に飛び込む。
【０２３０】
そして、キャリアは、ゲート電極と重ならない位置に形成された低濃度不純物領域を通過して、高濃度不純物領域に達する。
【０２３１】
したがって、図３０も、図２９と同様に、Ｌｏｖ領域とＬｏｆｆ領域とが両方形成されている。
【０２３２】
なお、図２９、図３０では柱電極を設けていないが、柱電極を設けても本実施形態の効果は失われないので、柱電極を設けても良い。
【０２３３】
本実施の形態は、他の全ての実施の形態と組み合わせて実施することが可能である。
【０２３４】
（実施の形態８）
本実施の形態では、ＣＭＯＳ回路の作製方法の一例について説明する。
【０２３５】
図３１において、絶縁表面を有する基板１００上に導電層１１１（ゲート電極）及び導電層１１２（ゲート電極）が設けられており、導電層１１１上にゲート絶縁層１２１と半導体層１３１とが順次積層された積層体が設けられており、導電層１１２上にゲート絶縁層１２２と半導体層１３２とが順次積層された積層体が設けられている。
【０２３６】
なお、図３１（Ｂ）は、図３１（Ａ）のＡ−Ｂ断面図である。
【０２３７】
図３２は、図３１において、半導体層１３１に第１の不純物を添加し、半導体層１３２に第１の不純物と逆の導電性を付与する第２の不純物を添加したものである。
【０２３８】
不純物の添加はマスク等を用いて行えば良い。
【０２３９】
図３２において、半導体層１３１には、高濃度不純物領域１３５ａ、チャネル形成領域１３５ｂ、高濃度不純物領域１３５ｃが形成されている。
【０２４０】
図３２において、半導体層１３２には、高濃度不純物領域１３６ａ、低濃度不純物領域１３６ｂ、チャネル形成領域１３６ｃ、低濃度不純物領域１３６ｄ、高濃度不純物領域１３６ｅが形成されている。
【０２４１】
なお、図３２の半導体層１３２を有するトランジスタは図２９のトランジスタに対応する。
【０２４２】
以上のように、マスク等を用いて適宜必要な不純物を添加すればＣＭＯＳ回路を形成することができる。
【０２４３】
なお、本実施の形態では、半導体層１３２のみに低濃度不純物領域を形成したが、半導体層１３１に低濃度不純物領域を形成しても良い。
【０２４４】
本実施の形態は、他の全ての実施の形態と組み合わせて実施することが可能である。
【０２４５】
（実施の形態９）
本実施の形態では、ＣＭＯＳ回路の作製方法の一例について説明する。
【０２４６】
まず、絶縁表面を有する基板１００上に導電層１１１（ゲート電極）及び導電層１１２（ゲート電極）が設けられており、導電層１１１上にゲート絶縁層１２１と半導体層１３１とが順次積層された積層体が設けられており、導電層１１２上にゲート絶縁層１２２と半導体層１３２とが順次積層された積層体を設ける。（図３１）
【０２４７】
なお、図３１（Ｂ）は、図３１（Ａ）のＡ−Ｂ断面図である。
【０２４８】
次に、半導体層１３１上に、第１の不純物元素を含む高濃度不純物半導体層１８１ａ及び第１の不純物元素を含む高濃度不純物半導体層１８１ｂを形成する。（図３３（Ａ））
【０２４９】
次に、半導体層１３１上、高濃度不純物半導体層１８１ａ上、高濃度不純物半導体層１８１ｂ上、半導体層１３２上に、第２の不純物元素を含む低濃度不純物半導体層１７２、第２の不純物元素を含む高濃度不純物半導体層１８２を順次形成し、高濃度不純物半導体層１８２上の半導体層１３２と重なる位置にマスク５００ａ及びマスク５００ｂを形成する。（図３３（Ｂ））
【０２５０】
なお、第１の不純物元素は、第２の不純物元素と逆の導電性を付与するものである。
【０２５１】
また、マスク５００ａ及びマスク５００ｂは、厚膜領域と薄膜領域を有する。
【０２５２】
次に、マスク５００ａ及びマスク５００ｂを用いて、高濃度不純物半導体層１８２をエッチングして、高濃度不純物半導体層１８２ａ及び高濃度不純物半導体層１８２ｂを形成する。（図３３（Ｃ））
【０２５３】
次に、マスク５００ａ及びマスク５００ｂの薄膜領域を除去して、マスク５０１ａ及びマスク５０１ｂを形成する。（図３４（Ａ））
【０２５４】
次に、マスク５０１ａ及びマスク５０１ｂを用いて、高濃度不純物半導体層１８２ａ、高濃度不純物半導体層１８２ｂ、をエッチングして、高濃度不純物半導体層１８２ａ及び高濃度不純物半導体層１８２ｂを加工するとともに、低濃度不純物半導体層１７２ａ及び低濃度不純物半導体層１７２ｂを形成する。（図３４（Ｂ））
【０２５５】
次に、マスク５０１ａ及びマスク５０１ｂを除去する。（図３４（Ｃ））
【０２５６】
なお、図３４（Ｃ）の半導体層１３２を有するトランジスタは図３０のトランジスタに対応する。
【０２５７】
以上のように、厚膜領域と薄膜領域を有するマスクを用いることによって、Ｌｏｖ領域とＬｏｆｆ領域の両方が形成されたトランジスタを有するＣＭＯＳ回路を、工程数をあまり増加させることなく形成することができる。
【０２５８】
本実施の形態は、他の全ての実施の形態と組み合わせて実施することが可能である。
【０２５９】
（実施の形態１０）
本実施の形態では、導電層、絶縁層、半導体層が順次積層された積層構造の形成方法の一例について説明する。
【０２６０】
導電層、絶縁層、半導体層が順次積層された積層構造は、単純には、ＣＶＤ法、スパッタ法等の堆積法を用いて、導電層、絶縁層、半導体層を順次堆積していけば良い。
【０２６１】
また、別の方法を以下説明する。
【０２６２】
まず、導電層１１０が表面に形成された基板１００と、絶縁層１２０が表面に形成され且つ内部に脆化領域１４００が形成された半導体基板１２９を用意する。
【０２６３】
そして、導電層１１０と絶縁層１２０を貼り合わせて接合させる。（図３５（Ａ）、貼り合わせ工程）
【０２６４】
なお、導電層１１０と絶縁層１２０とが接合するためには、それぞれの表面の平滑性が重要である。
【０２６５】
平滑性は、原子間力顕微鏡（ＡＦＭ）で測定した場合の平均面粗さ（Ｒａ）が０．５ｎｍ以下であると好ましい。（より好ましくは、平均面粗さが０．３５ｎｍ以下（さらに好ましくは平均面粗さが０．２０ｎｍ以下））
【０２６６】
また、脆化領域は、半導体基板の表面側から所定のイオン（水素、ヘリウム等）を添加することによって所定の深さに形成する。
【０２６７】
そして、導電層１１０と絶縁層１２０を貼り合わせて接合させた状態で、加熱を行うと、脆化領域１４００から亀裂を生じるので、半導体基板の一部を分離させて基板１００側に半導体層１３０を残すことができる。（図３５（Ｂ）、分離工程）
【０２６８】
特に、半導体基板として、単結晶の半導体を用いれば、高性能なトランジスタを作製することができるので当該方法は堆積法を用いる場合よりも優れているといえる。
【０２６９】
なお、脆化領域１４００から亀裂が生じるので、脆化領域１４００が半導体基板側に残存する。
【０２７０】
よって、半導体層１３０の表面を少しエッチングして脆化領域を除去すると好ましい。
【０２７１】
さらに、半導体層１３０にレーザー光を照射すると、所定のイオンを添加したときに生じた結晶破壊が回復されるため好ましい。
【０２７２】
なお、ゲート電極のパターンを形成した後に貼り合わせを行うと以下の問題が生ずるので、導電層、絶縁層、半導体層が順次積層された積層構造を形成する方が好ましい。
【０２７３】
即ち、図３６（Ａ）は、導電層１１１（ゲート電極）及び導電層１１２（ゲート電極）が表面に形成された基板１００と、絶縁層１２０が表面に形成され且つ内部に脆化領域１４００が形成された半導体基板１２９を用意し、導電層１１１及び導電層１１２と絶縁層１２０を貼り合わせて接合させたものである。
【０２７４】
ここで、ゲート電極の幅は数μｍ〜数百μｍと非常に狭いため、図３６の接合箇所の面積は、図３５の接合箇所の面積と比較して非常に小さい。
【０２７５】
そして、接合強度は接合面積に関係してくるため、図３６（Ａ）では接合強度が不十分になる。
【０２７６】
したがって、図３６（Ａ）では接合強度が不十分であるので、分離工程を行うと図３６（Ｂ）のようにピーリングが生じるおそれがある。
【０２７７】
よって、ゲート電極のパターン形成は、分離工程の後に行うことが好ましい。
【０２７８】
本実施の形態は、他の全ての実施の形態と組み合わせて実施することが可能である。
【０２７９】
（実施の形態１１）
多階調マスクについて説明する。
【０２８０】
多階調マスクとは、露光領域、半露光領域及び未露光領域の３つのレベルで露光を行うことが可能なマスクである。
【０２８１】
図３７（Ａ−１）及び図３７（Ｂ−１）は、多階調マスクの断面図の一例である。
【０２８２】
図３７（Ａ−１）にはグレートーンマスク２００００を示し、図３７（Ｂ−１）にはハーフトーンマスク２０００５を示している。
【０２８３】
図３７（Ａ−１）に示すグレートーンマスク２００００は、透光性を有する基板２０００１上に遮光膜により形成された遮光部２０００２、及び遮光膜のパターンにより設けられた回折格子部２０００３で構成されている。
【０２８４】
回折格子部２０００３は露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドット、メッシュ等を有することで、光の透過率を制御する。
【０２８５】
透光性を有する基板２０００１は石英等を用いることができる。
【０２８６】
遮光部２０００２及び回折格子部２０００３を構成する遮光膜は、金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
【０２８７】
グレートーンマスク２００００に露光するための光を照射した場合、図３７（Ａ−２）に示すように、遮光部２０００２に重畳する領域における透光率は０％となり、遮光部２０００２及び回折格子部２０００３が設けられていない領域における透光率は１００％となる。
【０２８８】
また、回折格子部２０００３における透光率は、回折格子のスリット、ドット又はメッシュの間隔等により、概ね１０〜７０％の範囲で調整可能である。
【０２８９】
図３７（Ｂ−１）に示すハーフトーンマスク２０００５は、透光性を有する基板２０００６上に半透光膜により形成された半透光部２０００７、及び遮光膜により形成された遮光部２０００８で構成されている。
【０２９０】
半透光部２０００７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等を用いて形成することができる。
【０２９１】
遮光部２０００８は、グレートーンマスクの遮光膜と同様の金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
【０２９２】
ハーフトーンマスク２０００５に露光するための光を照射した場合、図３７（Ｂ−２）に示すように、遮光部２０００８に重畳する領域における透光率は０％となり、遮光部２０００８及び半透光部２０００７が設けられていない領域における透光率は１００％となる。
【０２９３】
また、半透光部２０００７における透光率は、形成する材料等により、概ね１０〜７０％の範囲で調整可能である。
【０２９４】
本実施の形態は、他の全ての実施の形態と組み合わせて実施することが可能である。
【０２９５】
（実施の形態１２）
チャネル形成領域には、閾値制御を目的とした不純物をチャネルドープしておいても良い。
【０２９６】
本実施の形態は、他の全ての実施の形態と組み合わせて実施することが可能である。
【０２９７】
（実施の形態１３）
半導体装置としては、各種集積回路がある。
【０２９８】
例えば、表示装置（液晶表示装置、エレクトロルミネッセンス表示装置（発光装置）等）、アンテナを介して無線通信を行う半導体装置（ＲＦＩＤタグ、無線タグ、ＩＣチップ、無線チップ、非接触信号処理装置、半導体集積回路チップ）等があるが、これらに限定されない。
【０２９９】
本実施の形態は、他の全ての実施の形態と組み合わせて実施することが可能である。
【符号の説明】
【０３００】
１００  基板
１１０  導電層
１１１  導電層
１１２  導電層
１１２ａ  ゲート電極
１１２ｂ  柱電極
１１２ｃ  柱電極
１２０  絶縁層
１２１  絶縁層
１２２  絶縁層
１２３  絶縁層
１２９  半導体基板
１３０  半導体層
１３１  半導体層
１３１ａ  高濃度不純物領域
１３１ｂ  低濃度不純物領域
１３１ｃ  チャネル形成領域
１３１ｄ  低濃度不純物領域
１３１ｅ  高濃度不純物領域
１３２  半導体層
１３２ａ  不純物半導体層
１３２ｂ  不純物半導体層
１３３  半導体層
１３３ａ  不純物半導体層
１３３ｂ  不純物半導体層
１３５ａ  高濃度不純物領域
１３５ｂ  チャネル形成領域
１３５ｃ  高濃度不純物領域
１３６ａ  高濃度不純物領域
１３６ｂ  低濃度不純物領域
１３６ｃ  チャネル形成領域
１３６ｄ  低濃度不純物領域
１３６ｅ  高濃度不純物領域
１３９ａ  高濃度不純物半導体層
１３９ｂ  低濃度不純物半導体層
１３９ｃ  チャネル形成領域
１３９ｄ  低濃度不純物半導体層
１３９ｅ  高濃度不純物半導体層
１４０  層間絶縁膜
１４１  層間絶縁膜
１４２  層間絶縁膜
１５１  配線
１５１ａ  配線
１５１ｂ  配線
１５１ｃ  配線
１５１ｄ  配線
１５２  配線
１５３  配線
１５４  配線
１５５  配線
１５６  配線
１６１  配線
１６２  配線
１７２  低濃度不純物半導体層
１７２ａ  低濃度不純物半導体層
１７２ｂ  低濃度不純物半導体層
１８２  高濃度不純物半導体層
１８１ａ  高濃度不純物半導体層
１８１ｂ  高濃度不純物半導体層
１８２ａ  高濃度不純物半導体層
１８２ｂ  高濃度不純物半導体層
５００  マスク
５００ａ  マスク
５００ｂ  マスク
５０１ａ  マスク
５０１ｂ  マスク
５０１  マスク
５０２  マスク
１４００  脆化領域
８００１  第１の領域
８００２  第２の領域
８００３  第３の領域
８００４  第４の領域
８００５  第５の領域
８０１１  破線
８０１２  破線
８０１３  破線
８０１４  破線
８０１５  破線
２００００  グレートーンマスク
２０００１  基板
２０００２  遮光部
２０００３  回折格子部
２０００５  ハーフトーンマスク
２０００６  基板
２０００７  半透光部
２０００８  遮光部
【図１】
2010239124.tif 000003
【図２】
2010239124.tif 000004
【図３】
2010239124.tif 000005
【図４】
2010239124.tif 000006
【図５】
2010239124.tif 000007
【図６】
2010239124.tif 000008
【図７】
2010239124.tif 000009
【図８】
2010239124.tif 000010
【図９】
2010239124.tif 000011
【図１０】
2010239124.tif 000012
【図１１】
2010239124.tif 000013
【図１２】
2010239124.tif 000014
【図１３】
2010239124.tif 000015
【図１４】
2010239124.tif 000016
【図１５】
2010239124.tif 000017
【図１６】
2010239124.tif 000018
【図１７】
2010239124.tif 000019
【図１８】
2010239124.tif 000020
【図１９】
2010239124.tif 000021
【図２０】
2010239124.tif 000022
【図２１】
2010239124.tif 000023
【図２２】
2010239124.tif 000024
【図２３】
2010239124.tif 000025
【図２４】
2010239124.tif 000026
【図２５】
2010239124.tif 000027
【図２６】
2010239124.tif 000028
【図２７】
2010239124.tif 000029
【図２８】
2010239124.tif 000030
【図２９】
2010239124.tif 000031
【図３０】
2010239124.tif 000032
【図３１】
2010239124.tif 000033
【図３２】
2010239124.tif 000034
【図３３】
2010239124.tif 000035
【図３４】
2010239124.tif 000036
【図３５】
2010239124.tif 000037
【図３６】
2010239124.tif 000038
【図３７】
2010239124.tif 000039
【図３８】
2010239124.tif 000040