(57)【要約】【課題】光取り出し効率を向上させるとともに、信頼性に優れた半導体発光素子及びその製造方法を提供する。【解決手段】  成長基板を用意し、成長基板上に第１半導体層、活性層、第２半導体層を順次積層してなる積層構造体を形成し、成長基板を積層構造体から剥離して第１半導体層を表出させ、第１半導体層の表出した表面にウェットエッチング処理を施し、第１半導体層の表出した表面上に絶縁層を形成し、第１半導体層及び絶縁層の一部を研磨し、第１半導体層の表面にウェットエッチング処理を施す。【選択図】図４
2010118450.tif 000002
【特許請求の範囲】
【請求項１】
半導体発光素子の製造方法であって、
成長基板を用意する準備工程と、
前記成長基板上に第１の導電型を有する第１半導体層、活性層及び第２の導電型を有する第２半導体層を順次積層して積層構造体を形成する成長工程と、
前記成長基板を前記積層構造体から剥離して前記第１半導体層を表出させる剥離工程と、
前記第１半導体層の表出した表面にウェットエッチング処理を施して、結晶欠陥由来の欠陥凹部を形成する凹部形成工程と、
前記第１半導体層の表出した表面上に絶縁層を形成する絶縁層形成工程と、
前記第１半導体層及び前記絶縁層の一部を研磨し、前記第１半導体層の表面を平坦化する研磨工程と、
前記第１半導体層の表面にウェットエッチング処理を施して、結晶構造由来の突起を形成する粗面化工程と、を含むことを特徴とする半導体発光素子の製造方法。
【請求項２】
前記凹部形成工程は、結晶欠陥に対する近傍領域のエッチングレートが、遠方領域のエッチングレートより速いことを特徴とする請求項１に記載の半導体発光素子の製造方法。
【請求項３】
前記凹部形成工程は、結晶欠陥に対する近傍領域のエッチングレートが、遠方領域のエッチングレートより１．５倍〜３倍速いことを特徴とする請求項２に記載の半導体発光素子の製造方法。
【請求項４】
前記研磨工程の後に、平坦化された前記第１半導体層の表面上に電極を形成する電極形成工程を含むことを特徴とする請求項１乃至３のいずれか１に記載の半導体発光素子の製造方法。
【請求項５】
前記研磨工程は、前記第１半導体層及び前記絶縁層の研磨量を１．０μｍ〜前記欠陥凹部の深さ半分の範囲内であることを特徴とする請求項１乃至４のいずれか１に記載の半導体発光素子の製造方法。
【請求項６】
前記剥離工程は、レーザリフトオフによって前記成長基板を前記積層構造体から剥離することを特徴とする請求項１乃至５のいずれか１に記載の半導体発光素子の製造方法。
【請求項７】
前記第１及び第２半導体層は、ウルツ鉱構造のIII族窒化物半導体からなり、結晶構造のＣ軸方向に沿って積層され、前記突起が六角錐状突起であることを特徴とする請求項１乃至６のいずれか１に記載の半導体発光素子の製造方法。
【請求項８】
前記剥離工程で表出する前記第１半導体層の表面は、窒素原子からなる極性面で構成されていることを特徴とする請求項７に記載の半導体発光素子の製造方法。
【請求項９】
前記第１及び第２半導体層は、AlxInyGazN（0≦x≦1、0≦y≦1、0≦z≦1、x+y+z=1）からなることを特徴とする請求項８に記載の半導体発光素子の製造方法。
【請求項１０】
第１の導電型を有する第１半導体層と、
第２の導電型を有する第２半導体層と、
前記第１半導体層と前記第２半導体層との間に設けられた活性層と、
前記第１半導体層上に形成された電極層と、を有する半導体発光素子であって、
前記第１半導体層の表面には、結晶欠陥に由来した欠陥凹部のみに絶縁層が充填され、且つ、前記電極層及び前記絶縁層が形成された領域の周辺に結晶構造由来の突起が形成され、
前記絶縁層の露出面が前記電極層と前記第１半導体層との界面と同一面に位置し、前記突起の最頂部が前記電極層と前記第１半導体層との界面と同一面又は前記電極層と前記第１半導体層との界面より前記第１半導体層側に位置することを特徴とする半導体発光素子。
【請求項１１】
前記転移凹部は、前記突起より大きいことを特徴とする請求項１０に記載の半導体発光素子。
【請求項１２】
前記第１及び第２半導体層は、ウルツ鉱構造のIII族窒化物半導体からなり、結晶構造のＣ軸方向に沿って積層され、前記突起が六角錐状突起であることを特徴とする請求項１０又は１１に記載の半導体発光素子。
【請求項１３】
前記第１半導体層は、その最表面が窒素原子からなる極性面で構成されていることを特徴とする請求項１２に記載の半導体発光素子。
【請求項１４】
前記第１及び第２半導体層は、AlxInyGazN（0≦x≦1、0≦y≦1、0≦z≦1、x+y+z=1）からなることを特徴とする請求項１３に記載の半導体発光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体発光素子の製造方法及び半導体発光素子に関し、特に半導体の積層構造体の最上層に複数の凸部を形成する製造方法及びこれによって製造される半導体発光素子に関する。
【背景技術】
【０００２】
発光ダイオード（以下、ＬＥＤと称する）は、主に自動車のテールランプ、各種表示機器及び携帯電話等のモバイル機器のバックライト等に用いられている。今後、自動車のヘッドライト、液晶ディスプレイのバックライト、一般照明等への需要が大幅に伸びることが予想される。現状のＬＥＤの発光効率は５０lm/W（ルーメン／ワット）前後であるが、バックライトや照明等に利用するには１００lm/W以上の発光効率が必要とされる。ＬＥＤの発光効率は、発光層における発光時の内部量子効率と、その光を外部に取り出すための効率（光取り出し効率）との積によって決まる。これまでに、内部量子効率は８０％以上にまで改善されているが、光取り出し効率については改善の余地がある。
【０００３】
光取り出し効率の向上のための技術としては、半導体発光素子の光放射面に凹凸加工を施すことが知られている。光放射面に凹凸加工を施すことにより、半導体発光素子と封止樹脂との界面において全反射される光を減ずることができるので、光取り出し効率が向上する。
【０００４】
この凹凸形状は、半導体発光素子の各光放射面（ｐ層表面、成長基板表面／裏面、成長基板剥離後のｎ層表面）に適切な処理を行うことで形成することができる。ここで、成長基板とは、半導体発光素子を構成する各半導体層を成長させるために用いられる基板のことである。例えば、特許文献１には、ＫＯＨ等のアルカリ溶液を用いたウェットエッチングにより、成長基板剥離後のｎ層（ｎ−ＧａＮ層）の表面に錐形状の凸部を形成することにより、光取り出し効率を向上させる技術が開示されている。この錐形状の凸部を有する半導体発光素子は、以下のような製造工程を経て形成される。
【０００５】
図１に示されているように、エピタキシャル層（半導体層）の成長のために使用されるサファイア基板１１（以下、単に成長基板１１と称する）上に有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）により、ｎ型半導体層（ｎ層）１２、活性層１３及びｐ型半導体層（ｐ層）１４が順次積層された構造を有するエピタキシャル層１５が形成される（図１（ａ））。次に、真空蒸着法により、ｐ型半導体層１４上に第１の電極層１６が形成される（図１（ｂ））。続いて、導電性支持基板１７と第１の電極層１６とが対向した状態で密着及び窒素雰囲気下で熱圧着される（図１（ｃ））。なお、導電性支持基板１７上には半田層（図示せず）が形成されており、かかる半田層の溶融及び固化によって導電性支持基板１７にエピタキシャル層１５及び第１の電極層１６が形成されたウエハを貼り合わすことができる。上記貼り合わせ工程後に、レーザリフトオフ（Laser Lift Off：ＬＬＯ）により、成長基板１１が剥離される（図１（ｄ））。続いて、レーザリフトオフにより表出したｎ型半導体層１２の表面にＫＯＨ溶液を用いたウェットエッチングが施され、ｎ型半導体層１２の表面に錐形状の凸部１８が形成される（図１（ｅ））。凸部１８の形成後にスパッタリングによって第２の電極層１９が形成され（図１（ｆ））、更にダイシングによってチップ化されることで半導体発光素子が完成する。
【０００６】
レーザリフトオフにより成長基板が剥離された後のｎ型半導体層の表面には、結晶欠陥に由来したピット（凹部）が表出してしまう。ここで、結晶欠陥とは、成長基板と半導体層との格子定数の違い（格子ミスフィット）に起因した転位（貫通転位）のことである。このようなピットが多く表出した面上に電極を形成すると、ピット内に電極材料が入り込み、リークやショートといった半導体発光素子自体の不良の原因になるという問題点があった。また、電極がピットに直接接触していない（すなわち、電極がピット上に形成されていない）場合においても、半導体発光素子の長時間に亘る使用や半導体発光素子の高電流領域での使用によって電極材料がエピタキシャル層内へ拡散し、最終的には結晶欠陥にまで電極材料が到達することでリークやショートといった半導体発光素子自体の不良の原因になる可能性があった。
【０００７】
また、特許文献２には、エピタキシャル層の結晶欠陥に絶縁層が充填されることにより、半導体発光素子の静電放電の機能を高めるための技術が開示されている。
【特許文献１】特開２００７−１６５４０９
【特許文献２】特開２００７−８８４０４
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献２に開示されている技術は、レーザリフトオフにより成長基板が剥離された後のｎ型半導体層の表面には、以下の理由から適用することができない。
【０００９】
先ず、図２（ａ）に示された走査型電子顕微鏡の画像（以下、単にＳＥＭ（scanning electron microscope）像と称する）から判るように、レーザリフトオフにより成長基板が剥離された後のｎ型半導体層の表面には、結晶欠陥に由来したピットのみならず、レーザ照射時におけるＧａＮ層の分解によって生じる凹部やガリウムドロップレットが存在している。結晶欠陥によるピット及びレーザ照射時に形成される凹部の深さは、約１５〜２５ｎｍ（ナノメートル）とほぼ等しい。しかしながら、特許文献２によって開示されている技術では、結晶欠陥によるピットのみに絶縁層を充填することは困難であり、半導体発光素子の発光効率を十分に向上させることができない。
【００１０】
次に、図２（ｂ）に示された蛍光顕微鏡の画像（以下、単にＰＬ（Photoluminescence）像と称する）から判るように、レーザリフトオフにより成長基板が剥離された後のｎ型半導体層の表面には、ＳＥＭ像から予測される結晶欠陥よりも多くの結晶欠陥が黒点として確認することができる。これは、レーザ照射により形成された凹凸によって、ＰＬ像では確認することができる結晶欠陥に由来する小さなピットが隠れてしまい、ＳＥＭ像ではこのような小さなピットを確認することができないと考えられる。しかしながら、特許文献２によって開示されている技術では、レーザ照射により形成された凹凸によって隠れた結晶欠陥に由来する小さなピットにも正確に絶縁層を充填することが困難である。
【００１１】
次に、レーザリフトオフ後のｎ型半導体層の表面に約２μｍ（マイクロメートル）だけエッチングを施した後におけるｎ型半導体層の表面のＳＥＭ像を図３（ａ）、（ｂ）に示す。なお、図３（ｂ）は、図３（ａ）の結晶欠陥によるピットを拡大したＳＥＭ像である。図２と図３（ａ）とを比較することで判るように、当該エッチング後においては、結晶欠陥に由来するピットは当該エッチング前よりも小さくなっているが、ピット数は増加している。すなわち、レーザリフトオフ後において表出していなかった結晶欠陥に由来したピットも、半導体層１２の表面がエッチングされることにより表出してしまう。従って、レーザリフトオフ後のｎ型半導体層の表面全体に絶縁層が形成され、エッチングによって不要な部分の絶縁層が除去されると、結晶欠陥に由来したピットが新たに表出してしまうという問題がある。
【００１２】
本発明は、以上の如き事情に鑑みてなされたものであり、光取り出し効率を向上させるとともに、信頼性に優れた半導体発光素子及びその製造方法を提供することを目的とする。更に、成長基板剥離後のエピタキシャル層の最表面において、結晶欠陥に由来したピットのみを確実に埋めることができる半導体発光素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上述した課題を解決するために、本発明の半導体発光素子の製造方法は、成長基板を用意する準備工程と、成長基板上に第１の導電型を有する第１半導体層、活性層及び第２の導電型を有する第２半導体層を順次積層して積層構造体を形成する成長工程と、成長基板を積層構造体から剥離して第１半導体層を表出させる剥離工程と、第１半導体層の表出した表面にウェットエッチング処理を施して、結晶欠陥由来の欠陥凹部を形成する凹部形成工程と、第１半導体層の表出した表面上に絶縁層を形成する絶縁層形成工程と、第１半導体層及び絶縁層の一部を研磨し、第１半導体層の表面を平坦化する研磨工程と、第１半導体層の表面にウェットエッチング処理を施して、結晶構造由来の突起を形成する粗面化工程と、を含むことを特徴とする。
【００１４】
また、上述した課題を解決するために、本発明の半導体発光素子は、第１の導電型を有する第１半導体層と、第２の導電型を有する第２半導体層と、第１半導体層と第２半導体層との間に設けられた活性層と、第１半導体層上に形成された電極層と、を有する半導体発光素子であって、第１半導体層の表面には、結晶欠陥に由来した欠陥凹部のみに絶縁層が充填され、且つ、電極層及び絶縁層が形成された領域の周辺に結晶構造由来の突起が形成され、絶縁層の露出面が電極層と第１半導体層との界面と同一面に位置し、突起の最頂部が電極層と第１半導体層との界面と同一面又は電極層と第１半導体層との界面より第１半導体層側に位置することを特徴とする。
【発明の効果】
【００１５】
本発明の半導体発光素子の製造方法によれば、成長基板を用意し、成長基板上に第１半導体層、活性層、第２半導体層を順次積層してなる積層構造体を形成し、成長基板を積層構造体から剥離して第１半導体層を表出させ、第１半導体層の表出した表面にウェットエッチング処理を施し、第１半導体層の表出した表面上に絶縁層を形成し、第１半導体層及び絶縁層の一部を研磨し、第１半導体層の表面にウェットエッチング処理を施すため、光取り出し効率を向上させるとともに、信頼性に優れた半導体発光素子及びその製造方法を提供することができる。
【００１６】
また、上記半導体発光素子の製造方法によれば、成長基板剥離後のエピタキシャル層の最表面において、結晶欠陥に由来したピットのみを正確に埋めることができる。
【発明を実施するための形態】
【００１７】
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
【実施例】
【００１８】
先ず、図４（ａ）、（ｂ）を参照しつつ、本発明の実施例である半導体発光素子の構造について説明する。
【００１９】
図４（ａ）は、本発明の実施例に係る半導体発光素子１０の断面図である。また、図４（ｂ）は、図４（ａ）の破線で囲まれた領域４（ｂ）の拡大図である。図４（ａ）に示されているように、本実施例に係る半導体発光素子１０は、第１の電極層１１、導電性支持基板１２、導電性接合層１３、第２の電極層１４、エピタキシャル層１５、第３の電極層１６及び電極パッド１７から構成されている。また、エピタキシャル層１５は、ｐ型半導体層２１、活性層２２及びｎ型半導体層２３から構成されている。更に、図４（ａ）、（ｂ）に示されているように、ｎ型半導体層２３内の結晶欠陥２４に由来するピット（凹部）には、絶縁層２５が充填されている。また、ｎ型半導体層２３の表面上であって、絶縁層２５が充填されていない部分には、アルカリ溶液を用いたウェットエッチングにより、エピタキシャル層１５の結晶構造に由来する複数の突起２６が形成されている。ここで、結晶欠陥とは、エピタキシャル層１５の成長に使用される成長基板（以下、単に成長基板と称する）とエピタキシャル層１５との格子定数の違い（格子ミスフィット）に起因した転位のことである。特に、エピタキシャル層１５の積層方向に生じる転位を貫通転位と称する。以下、各構成部分について詳述する。
【００２０】
導電性支持基板１２は、例えば、ｎ型又はｐ型不純物を添加したシリコンからなる基板である。添加する不純物は、例えば、ホウ素である。なお、導電性支持基板１２には、シリコン以外の熱伝導率の高い導電性材料、例えば銅などが使用されても良い。更に、導電性支持基板１２には、２種類以上の金属材料を含んだ金属複合基板（例えば、銅タングステンの金属複合基板）であっても良い。導電性支持基板１２の厚さは、半導体発光素子の製造工程における作業性や放熱性の観点から、約５０〜６００μｍ（マイクロメートル）であることが望ましい。導電性支持基板１２の一方の主面であって、導電性接合層１２が接続されていない側（以下、第１の主面と称する）には、電子ビーム蒸着法によって第１の電極層１１が形成されている。第１の電極層１１は、例えば、チタン及び白金から構成される多層膜である。ここで、チタンの膜厚は約２５ｎｍ（ナノメートル）であり、白金の膜厚は約１００ｎｍである。導電性支持基板１２の第１の主面に対向した面（以下、第２の主面）には、導電性接合層１３が形成されている。導電性接合層１３は、例えば、ＡｕＳｎ、Ａｕ、Ｎｉ等の金属に熱圧着を施すことによって形成されたＡｕＳｎＮｉの合金からなる層である。
【００２１】
エピタキシャル層１５は、ｎ型半導体層２３、活性層２２及びｐ型半導体層２１がこの順に積層されおり、かかる積層によって半導体の積層構造を有している。エピタキシャル層１５の材料は、例えば、AlxInyGazN（0≦x≦1、0≦y≦１、0≦z≦1、x+y+z=１）である。ｎ型半導体層２３は、例えばシリコンがドープされたｎ型ＧａＮ層によって構成されている。活性層２２は、例えば、InGaN/GaNからなる多重量子井戸構造を有している。ｐ型半導体層２１は、例えば、マグネシウムがドープされたｐ型ＧａＮ層によって構成される。
【００２２】
図４（ｂ）に示されているように、ｎ型半導体層２３内部には、異種結晶層の成長過程で結晶層の積層方向に生じる結晶欠陥２４が複数存在している。結晶欠陥２４の上部には、絶縁層２５が充填されている。このように絶縁層２５が結晶欠陥２４の上部に充填されていることにより、結晶欠陥２４に由来したピットがｎ型半導体層２３の表面に表出することが無くなる。これによって、結晶欠陥２４に由来したピット上に第３の電極層１６が形成されることがなくなり、結晶欠陥２４にまで電極材料が到達することで発生するリークやショートといった不具合を防止することができる。また、第３の電極層１６とｎ型半導体層２３との接合面に位置する絶縁層２５の最表面のみならず、露出した絶縁層２５の最表面（すなわち、絶縁層２５の露出面）も第３の電極層１６とｎ型半導体層２３との界面と同一面に位置している。
【００２３】
一般的に、III族窒化物半導体デバイスの製造においては、六方晶であるサファイア（Ｃ面）基板が成長基板として用いられる。成長基板であるサファイア基板上には、ウルツ鉱型の結晶構造を持つIII族窒化物半導体結晶が、サファイア基板とＣ軸を揃えて成長する。このウルツ鉱構造では、Ｃ軸方向すなわち成長方向に対称性が無く、例えばＧａＮを例にとると、結晶学的に異なる２つのエピタキシャル関係を持つＧａＮ膜が成長する可能性が生じる。すなわち、最表面にＧａ原子が配列したＧａ面（Ｃ＋面）を有するＧａＮ膜と、最表面にＮ原子が配列したＮ面（Ｃ−面）を有するＧａＮ膜とがある。前者のＧａＮ膜の極性をＧａ極性（III族極性）と称し、後者のＧａＮ膜の極性をＮ極性（V族極性）と称する。
【００２４】
通常、半導体膜の成長基板側と反対の面（成長後の最表面）Ｇａ極性を有する面となるように成長する、いわゆるＣ＋成長を行って形成されたＧａＮ膜の方がエピタキシャル成長をしやすく、高品質の単結晶膜を得られることから、電気的・光学的特性に優れた光半導体素子を製造しやすい。かかるＣ＋成長は、成長基板のサーマルクリーニング実施後に成長基板上に低温バッファ層を形成するなどの前処理を行うことによって可能である。
【００２５】
ｎ型半導体層２３の第３の電極層１６が形成された面は、成長基板を剥離することで表出する面である。従って、上述するようなＧａ極性のＧａＮ層によってエピタキシャル層１５が構成された場合には、成長基板を剥離することによって表出するｎ型半導体層２３の最表面は、Ｃ−面（Ｎ面）で構成されている。Ｃ−面（Ｎ面）は、化学的に不安定であることからウェットエッチング処理による凹凸形成が可能である。従って、ｎ型半導体層２３の表面であって、絶縁層２５及び第３の電極層１６が形成されていない領域（すなわち、電極層１６及び絶縁層２５が形成された周辺の領域）には、アルカリ溶液を用いたウェットエッチング処理により、ウルツ鉱型（六方晶）の結晶構造に由来する六角錐状の突起２６を容易に形成することができる。以下、本実施例においては、かかる突起２６を六角錐状突起２６と称する。例えば、六角錐状突起２６の大きさ（高さ）は、約１μｍである。ｎ型半導体層２３の表面に六角錐状突起２６を形成することから、ｎ型半導体層２３の厚みは、例えば、約５μｍである。なお、ｎ型半導体層２３の膜厚をある程度確保することにより、ｎ型半導体層２３内を通過する電流が横方向に拡散することができるので、活性層２２全体に亘って均一に電流注入を行うことが可能となる。これによって非発光領域が生ずることを防止することができ、発光効率の向上を図ることが可能になる。更に、半導体発光素子１０自体の静電耐圧も高くなり、半導体発光素子１０の信頼性も向上することになる。
【００２６】
上述したように、六角錐状突起２６はウェットエッチング処理により形成されるため、六角錐状突起２６の最頂部はｎ型半導体層２３の最表面よりも低い位置にある。すなわち、六角錐状突起２６の最頂部は、電極層１６とｎ型半導体層２３との界面よりもｎ型半導体層２３側に位置している。なお、ウェットエッチング処理の条件によっては、ｎ型半導体層２３の膜厚を変化させることなく六角錐状突起２６を形成することができる。かかる場合には、六角錐状突起２６の最頂部は、電極層１６とｎ型半導体層２３との界面と同一面に位置することになる。
【００２７】
一方で、ｐ型ＧａＮ層からなるｐ型半導体層２１の最表面は、Ｃ＋面（Ｇａ面）で構成されている。Ｃ＋面（Ｇａ面）は、化学的に安定であることからウェットエッチング処理による凹凸形成が困難である。
【００２８】
ｎ型半導体層２３の表面であって、六角錐状突起２６が形成されていない領域には、透明導電膜である第３の電極層１６が形成されている。すなわち、第３の電極層１６が形成されるｎ型半導体２３の表面は、０．５μｍ以下の凹凸からなる平坦な面である。第３の電極層１６は、例えば、スパッタリングを用いて成膜されたＩＴＯ（酸化インジウムスズ）による酸化物透明導電膜を使用することができる。更に、第３の電極層１６は、透明導電膜に限られることなく、光を透過しない導電膜であっても良い。この場合には、第３の電極層１６によって発光効率を低下することが無いように、第３の電極層１６の形成位置を決定する必要がある。
【００２９】
第３の電極層１６上に形成される電極パッド１７は、例えば、チタン及び白金又はチタン、白金及び金から構成される多層膜である。例えば、チタン及び白金の多層膜の場合には、チタンの膜厚が約２５ｎｍ（ナノメートル）であり、白金の膜厚が約１００ｎｍとなる。
【００３０】
以上のように、本実施例の半導体発光素子１０は、絶縁層２５が結晶欠陥２４の上部に充填されていることにより、結晶欠陥２４に由来したピットがｎ型半導体層２３の表面に表出することが無い構造である。これによって、結晶欠陥２４に由来したピット上に第３の電極層１６が形成されることが無くなり、結晶欠陥２４までに電極材料が到達することによって発生するリークやショートといった不具合を防止することができる。
【００３１】
また、本実施例の半導体発光素子１０においては、成長基板を剥離することにより、成長基板とエピタキシャル層との界面での反射等に起因する光取り出し効率のロスを排除した。更に、光放射面となるｎ型半導体層２３の表面に六角錐状突起２６を形成したため、光放射面が平坦な場合と比較して、界面で全反射されるような光（すなわち、外部に放射されない光）を減ずることができる。すなわち、半導体発光素子１０の光取り出し効率の更なる向上を図ることができる。
【００３２】
更に、ｎ型半導体層２３の表面であって、第３の電極層１６とｎ型半導体層２３との接触部分は、六角錐状突起２６は形成されていない平坦な面であるため、リークの発生を抑制することができる。
【００３３】
なお、導電性接合層１３を構成する共晶部材の拡散を防止するために、導電性接合層１２と第２の電極層１４との間にバリア層を設けても良い。例えば、バリア層は、ＴａＮやＴｉＷであっても良い。
【００３４】
次に上記した構造を有する半導体発光素子１０の製造方法を図５乃至図９を参照しつつ説明する。図５乃至図９は、それぞれ、半導体発光素子１０の製造工程毎の断面図又は拡大断面図である。
（エピタキシャル層成長工程）
本実施例では、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によりAlxInyGazN（0≦x≦１、0≦y≦１、0≦z≦１、x+y+z=１）からなるエピタキシャル層１５を形成することができる基板（成長基板）としてＣ面サファイア基板５０が用いられる。エピタキシャル層１５を構成する各層は、ＭＯＣＶＤ法によりウルツ鉱型結晶構造のＣ軸方向に沿ってサファイア基板５０上に積層される。
【００３５】
先ず、成長基板であるサファイア基板５０が準備され（図５（ａ））、準備されたサファイア基板５０にサーマルクリーニングが施される。具体的には、サファイア基板５０がＭＯＣＶＤ装置に搬入され、約摂氏１０００度（１０００℃）の水素雰囲気中で約１０分程度の加熱処理が施される。続いて、雰囲気温度が約５００℃に調整され、ＴＭＧ（トリメチルガリウム）（流量：10.4μmol/min）及びＮＨ３（流量：3.3LM）が約３分間供給されることで、ＧａＮ層からなる低温バッファ層（図示せず）が形成される。その後、雰囲気温度が約１０００℃まで昇温され、かかる状態が約３０秒間保持されることで低温バッファ層が結晶化される。上述した前処理を行うことにより、サファイア基板５０上には、電気的・光学的特性に優れるＧａ極性（III族極性）の半導体成長層が形成されることになる。続いて、雰囲気温度が約１０００℃の状態に保持されたままで、ＴＭＧ（流量：45μmol/min）及びＮＨ３（流量：4.4LM）が約２０分間供給されることにより、膜厚約１μｍ程度の下地ＧａＮ層（図示せず）が形成される。次に、雰囲気温度が約１０００℃の状態において、ＴＭＧ（流量：45μmol/min）、ＮＨ３（流量：4.4LM）及びドーパントガスとしてＳｉＨ４（流量：2.7×10-9mol/min）が約１００分間供給されることにより、膜厚約５μｍ程度のｎ型ＧａＮ層からなるｎ型半導体層２３が形成される。なお、ｎ型半導体層２３の膜厚は、上記したように、その後のウェットエッチング処理によって活性層２２が露出しないようにするために、また、ｎ型半導体層２３内での横方向への電流拡散を助長させるためにもある程度の厚さが確保されることが重要である。
【００３６】
続いて、ｎ型半導体層２３上に活性層２２が形成される。本実施例では、活性層２２には、InGaN/GaNからなる多重量子井戸構造を適用し、InGaN/GaNを１周期として５周期の成長が行われる。具体的には、雰囲気温度が約７００℃の状態において、ＴＭＧ（流量：3.6μmol/min）、ＴＭＩ（トリメチルインジウム）（流量：10μmol/min）、ＮＨ３（流量4.4LM）が約３３秒間供給されることにより、膜厚約２．２ｎｍのＩｎＧａＮ井戸層が形成される。続いて、ＴＭＧ（流量：3.6μmol/min）、ＮＨ３（流量：4.4LM）が約３２０秒間供給されることにより、膜厚約１５ｎｍのＧａＮ障壁層が形成される。かかる処理を５周期分繰り返すことにより、活性層２２が形成される。
【００３７】
次に、雰囲気温度が約８７０℃まで昇温され、ＴＭＧ（流量：8.1μmol/min）、ＴＭＡ（トリメチルアルミニウム）（流量：7.5μmol/min）、ＮＨ３（流量：4.4LM）及びドーパントとしてＣＰ２Ｍｇ（ビスシクロペンタディエニルマグネシウム：bis-cyclopentadienyl Mg）（流量：2.9×10-7μmol/min）が約５分間供給されることにより、膜厚約４０ｎｍのｐ型ＡｌＧａＮクラッド層（図示せず）が形成される。続いて、雰囲気温度が約８７０℃の状態に保持されたままで、ＴＭＧ（流量：18μmol/min）、ＮＨ３（流量：4.4LM）及びドーパントとしてＣＰ２Ｍｇ（流量：2.9×10-7μmol/min）が約７分間供給されることにより、膜厚約１５０ｎｍのｐ型ＧａＮ層からなるｐ型半導体層２１が形成される。
【００３８】
以上の処理が行われることにより、ｎ型半導体層２３、活性層２２及びｐ型半導体層２１が順次積層された積層構造の半導体層であるエピタキシャル層１５が形成されることになる。エピタキシャル層１５の形成完了時の断面図を図５（ｂ）に示す。また、以上の処理によってサファイア基板５０上に形成される各層はＣ＋成長にて形成されるため、エピタキシャル層１５はその最表面にIII族元素（Ｇａ）が配列されるＧａ極性を有する。
（電極層形成工程）
エピタキシャル層１５の成長後に、アーク放電型イオンプレーティング法によってｐ型半導体層２１上に、ＩＴＯからなる第２の電極層１４が形成される（図５（ｃ）。）なお、第２の電極層１４は、電子ビーム蒸着によって形成されも良い。更に、後述する共晶部材として用いられるＡｕＳｎなどの拡散を防止するために、電子ビーム蒸着によってＩＴＯからなる第２の電極層１４上に、ＴａＮ又はＴｉＷからなるバリア層を形成しても良い。
（導電性支持基板貼り合わせ工程）
第２の電極層１４が形成された後に、上記工程で得られたウエハと準備した導電性支持基板１２とを貼り合わせる。具体的には、先ず、ホウ素が添加されたシリコンからなる導電性支持基板１２が準備される。導電性支持基板１２の表面（第１の主面）上には、スパッタリングによって第１の電極層１１が形成されている。第１の電極層１１は、例えば、チタン及び白金から構成される多層膜である。ここで、チタンの膜厚は約２５ｎｍであり、白金の膜厚は約１００ｎｍである。また、導電性支持基板１２の第１の主面に対向した面（第２の主面）には、Ｎｉ、Ａｕ、ＡｕＳｎの順番で積層された半田層５１が、スパッタリングによって形成されている。半田層５１を構成するＮｉには、ＡｕＳｎの溶融時において、Ｓｎを吸収する役割がある。また、Ｎｉには、ＡｕＳｎの溶融後の再固化時における剥離を抑制する効果がある。更に、Ｎｉの膜厚は、ＡｕＳｎに対する濡れ性を高め且つ剥離を抑制する観点から、約１００ｎｍ以上であることが望ましい。なお、Ｐｔ又はＰｄ（パラジウム）もＡｕＳｎの溶融後の再固化時における剥離を抑制する効果があるため、Ｎｉに代えてＰｔ又はＰｄからなる層を形成しても良い。半田層５１を構成するＡｕには、ＡｕＳｎの濡れ性向上及びＮｉの酸化を防止する効果がある。Ａｕの膜厚は、例えば、約３０ｎｍである。また、半田層５１を構成するＡｕＳｎのＡｕとＳｎとの組成比は、例えば、重量比で約８：２、原子数比で約７：３である。ＡｕＳｎの膜厚は、例えば、約６００ｎｍである。なお、第１の電極層１１及び半田層５１は、電子ビーム蒸着によって形成されても良い。
【００３９】
次に、導電性支持基板１２の半田層５１とサファイア基板５０上に形成された第２の電極層１４とが対向した状態で密着される。その後、密着したサファイア基板５０及び導電性支持基板１２が窒素雰囲気下で熱圧着される（図５（ｄ））。熱圧着の条件は、例えば、圧力が約３００〜５００Ｎ／ｃｍ２、温度が約２８０℃〜３７０℃、圧着時間が約１０分間である。この熱圧着によってＡｕＳｎが溶融し、Ａｕ及びＮｉが溶融しているＡｕＳｎに溶解する。更に、Ａｕ及びＳｎが拡散し、Ｎｉに吸収される。続いて、溶融したＡｕＳｎが固化することにより、ＡｕＳｎＮｉかなる導電性接合層１３が形成される（図６（ａ））。
【００４０】
なお、本実施例においては導電性支持基板１２側のみに半田層５１を形成しているが、サファイア基板５０上に形成された第１の電極層１４上にもＮｉ、Ａｕ、ＡｕＳｎからなる半田層５１を形成しても良い。
（成長基板剥離工程）
導電性支持基板貼り合わせ工程の終了後、サファイア基板５０がエピタキシャル層１５から剥離される。サファイア基板５０の剥離には、レーザリフトオフ（Laser Lift Off：ＬＬＯ）等の公知の手法を用いることができる。レーザリフトオフにおいては、サファイア基板５０側からレーザが照射されることにより、
レーザ光のエネルギーがサファイア基板５０とエピタキシャル層１５との間で吸収される。更に、吸収されたエネルギーが熱に変換されることにより、サファイア基板５０上に形成されているＧａＮ層が金属ＧａとＮ２ガスに分解される。このため、ｎ型半導体層２３又は下地ＧａＮ層内で上記分解が起り、サファイア基板５０を剥離した後には、ｎ型半導体層２３又は下地ＧａＮ層が表出する。いずれの場合においても、サファイア基板５０の剥離後に表出する最表面はＣ−面（Ｎ面）となる。レーザリフトオフにおいて使用されるレーザは、例えば、ＹＡＧレーザやエキシマレーザ等を用いることができる。なお、サファイア基板５０の剥離には、レーザリフトオフ以外にも、研削・研磨やドライエッチング等の他の手法を用いることも可能である。また、成長基板としてＳｉＣ、Ｓｉ、ＧａＮ基板等のウェットエッチング可能な基板を使用した場合には、ウェットエッチングにより成長基板を除去しても良い。いずれの場合においても、成長基板剥離後に表出するエピタキシャル層１５の最表面はＣ−面（Ｎ面）となる（図６（ｂ１））。
【００４１】
図６（ｂ１）の破線で囲まれた領域６（ｂ２）の拡大図である図６（ｂ２）に示されているように、レーザリフトオフ後のｎ型半導体層２３の表面には、複数の結晶欠陥２４に由来したピット（凹部）、レーザ照射時におけるＧａＮ層の分解によって生じる凹部及びガリウムドロップレットによる凹凸がある。結晶欠陥２４に由来したピットとＧａＮ層の分解によって生じる凹部とは、ほぼ同じ深さである。また、結晶欠陥２４のなかには、ＧａＮ層の分解によって生じる凹部及びガリウムドロップレットの凹凸により、ｎ型半導体層２３の表面にピットとして表出していないものある。
（欠陥凹部形成工程）
次に、Ｃ−面（Ｎ面）が表出しているｎ型半導体層２３の表面にウェットエッチング処理が施される。具体的には、ｎ型半導体層２３の表面が約８０℃のＫＯＨ溶液（濃度：５mol/l）に約１分間浸される。このウェットエッチング処理の条件においては、ｎ型半導体層２３の表面が平均で約１μｍ/minでエッチングされることになる。かかるウェットエッチング処理により、結晶欠陥２４の周辺の結晶性が悪くてもろい領域（近傍領域）に、深さ約１．５〜３．０μｍの欠陥凹部７０が形成される（図７（ａ１））。結晶欠陥２４の周辺以外の領域（遠方領域）においては、結晶構造が比較的に安定しているため、膜厚が変化するほどにエッチングが進むことは無い。ｎ型半導体層２３の表面に形成されたその他の凹部の深さは、約１μｍ程度である。また、欠陥凹部７０とその他の凹部との深さの差は、約０．５〜２．０μｍである。この深さの差は、エッチングレートの差で１．５〜３倍の差に相当する。すなわち、結晶欠陥２４の近傍領域のエッチングレートが、結晶欠陥２４の遠方領域のエッチングレートよりも約１．５倍〜３倍程度速いことになる。このようなエッチングレートの相違が生じる理由は、上述したウェットエッチング処理の時間が約１分間と非常に短いためである。すなわち、上述したような短時間のウェットエッチング処理は、結晶欠陥２４の周辺領域を選択的にエッチングするという効果がある。このような短時間のウェットエッチング処理により、ｎ型半導体層２３の表面にピットとして表出していた結晶欠陥２４のみならず、その他の凹凸によってｎ型半導体層２３の表面にピットとして表出していない結晶欠陥２４にも欠陥凹部７０が形成される（図７（ａ２））。なお、上述したウェットエッチング処理の条件は、エッチング量又はｎ型半導体層２３の組成等に応じて変更することができる。例えば、ＫＯＨ溶液の濃度を５mol/lに固定する場合には、温度を８０℃〜９０℃、時間を０．５〜１０ｍｉｎの間で変更することもできる。
（絶縁層形成工程）
次に、欠陥凹部７０が形成されたｎ型半導体層２３の表面全体に、真空蒸着法又はスパッタ法等の公知の成膜技術によって絶縁層２５が形成される（図７（ｂ１）、（ｂ２））。絶縁層２５の材料としては、活性層２２において発光した光を透過することができる材料が望ましく、例えば、ＳｉＯ２を用いることができる。絶縁層２５の膜厚は、後述する研磨工程における研磨除去量を考慮し、約１５０ｎｍ以上が望ましい。なお、絶縁層２５は、後述する研磨工程によって剥離されることが無いような、高い密着性を有する必要がる。
（研磨工程）
次に、絶縁層２５及びｎ型半導体層２３の一部が、ダイヤモンドスラリーを用いた機械研磨法、化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）又はこれらを組み合わせた研磨等の周知の研磨技術方法により除去される。かかる除去により、ｎ型半導体層２３の表面全体が平坦化されることになる（図８（ａ１））。例えば、ｎ型半導体層２３の表面は、約０．５μｍ以下の凹凸のみから形成される平坦な面である。かかる研磨工程における研磨量は、約１μｍ〜欠陥凹部７０の深さの半分までの範囲に調整することが望ましい。かかる範囲よりも研磨量が少ない場合には、ｎ型半導体層２３の表出する面が少なくなり、後述する粗面化工程において形成される六角錐状突起２６の数量が光取り出し効率の向上に必要な数量よりも少なくなってしまう。一方、かかる範囲よりも研磨量が多い場合には、後述する粗面化工程においるウェットエッチング処理により、絶縁層２５が剥離してしまう可能性がある。かかる範囲内に研磨量が調整されることで、上記問題が発生することが無く、結晶欠陥２４に由来する欠陥凹部７０のみに絶縁層２５が充填され、結晶の安定な領域が表出されることになる（図８（ａ２））。
（電極層形成工程）
次に、平坦化されたｎ型半導体層２３の表面の一部に第３の電極層１６が形成される。具体的な形成方法としては、電極材料としてＩＴＯが使用され、アーク放電型イオンプレーティング法により、ｎ型半導体層２３の表面の約中央部分に第３の電極層１６が形成される（図８（ｂ））。なお、アーク放電型イオンプレーティング法以外にも、真空蒸着法又はスパッタ法等の公知の技術を用いることができる。第３の電極層１６の膜厚は、例えば、約２００ｎｍである。更に、第３の電極層１６の成膜後のウエハに対して、酸素雰囲気下で約６００℃、約１分間の加熱処理が施される。かかる加熱処理により第３の電極層１６の光透過率を向上することができる。なお、第３の電極層１６とｎ型半導体層２３とが接合した領域以外に充填された絶縁層２５の最表面（露出面）は、第３の電極層１６とｎ型半導体層２３との界面と同一面に位置している。
【００４２】
なお、所望の領域に電極層１６を形成するには、電極層１６の成膜後にフォトリソグラフィー技術によって所望の領域にフォトレジスト膜を形成し、それ以外の領域をエッチャント（燐酸−硝酸−酢酸の混酸）に浸すことによりパターニングする方法を用いることができる。また、上述した形成方法以外にも、電極層１６の成膜前にあらかじめフォトリソグラフィー技術によって所望領域以外の場所にフォトレジスト膜を形成後、電極層１６を形成し、所望領域以外の電極層１６をフォトレジスト膜と共に除去するリフトオフ法を用いることが可能である。
（粗面化工程）
次に、ｎ型半導体層２３の表面の露出している領域（第３の電極層１６が形成された領域及び絶縁層２５が充填された領域を除いた領域）に、光取り出し効率の向上に有効な六角錐状突起２６が形成される。具体的には、ｎ型半導体層２３の表面が約５０℃のＫＯＨ溶液（濃度：５mol/l）に約２時間浸される。かかるウェットエッチング処理により、Ｃ−面（Ｎ面）が最表面に表出しているｎ型半導体層２３の表面の露出した領域に複数の六角錐状突起２６が形成される（図９（ａ１）、（ａ２））。なお、本工程におけるウェットエッチング処理の条件は、本工程中のエッチングレートが凹部形成工程のエッチングレートよりも遅くなるように調整されている。
【００４３】
かかる六角錐状突起２６は、ウルツ鉱型（六方晶）の結晶構造を有するAlxInyGazNの結晶構造に由来した形状を有し、ＫＯＨ溶液を用いたウェットエッチング処理により、マスク等を用いることなく容易且つ再現性よく得ることができる。AlxInyGazNの組成や成長条件にもよるが、上記した条件でウェットエッチング処理を行うことにより、幅約１μｍ、底面と側面のなす角が約６０度の六角錐状突起２６が形成される。また、六角錐状突起２６は、転位凹凸７０を充填する絶縁層２５よりも小さい。更に、ウェットエッチング処理により六角錐状突起２６が形成されるため、六角錐状突起２６の再頂部は第３の電極層１６とｎ型半導体層２３との界面よりもｎ型半導体層２３側に位置することになる。
【００４４】
なお、上述したウェットエッチング処理の条件は、ｎ型半導体層２３の組成や六角錐状突起２６の大きさ等に応じて変更することができる。例えば、ＫＯＨ溶液の濃度を５mol/lに固定する場合には、温度を５０℃〜７０℃、時間を０．５〜３時間の間で変更することもできる。かかる温度範囲よりも低い温度でウェットエッチング処理が施されると、六角錐状突起２６が小さくなるために光取り出し効率の向上を十分に図ることができない可能性がある。一方、かかる温度範囲よりも高い温度でウェットエッチング処理が施されると、エッチングレートが速すぎるために活性層２２までエッチングされる可能性や六角錐状突起２６の大きさが不均一になる可能性もある。
【００４５】
また、六角錐状突起２６の大きさ及び形状の均一性は、本ウェットエッチング処理直前のｎ型半導体層２３の表面状態にも依存する。本実施例においては、本ウェットエッチング処理前に研磨による平坦化処理を施しているため、六角錐状突起２６の大きさ及び形状はほぼ均一に形成される。
【００４６】
なお、ウェットエッチング処理の条件によっては、ｎ型半導体層２３の膜厚を変化させることなく六角錐状突起２６を形成することができる。かかる場合には、六角錐状突起２６の最頂部は、電極層１６とｎ型半導体層２３との界面と同一面に位置することになる。
【００４７】
なお、本ウェットエッチング処理が完了したら、ウエハがＫＯＨ溶液から取り出だされ、洗浄及び乾燥が行われる。
（電極パッド形成工程）
先の工程において形成された第３の電極層１６上に、電極パッド形成領域に対応する部分に開口部を有するレジストマスクが形成される。その後、上記レジストマスク介して第３の電極層１６上に、例えば、Ｔｉ／Ａｕ又はＴｉ／Ｐｔ／Ａｕ等の金属が真空蒸着法によって形成される。続いて、上記レジストマスクが除去されることにより、第３の電極層１６上に電極パッド１７が形成される（図９（ｂ））。例えば、Ｔｉ／Ａｕの多層膜の場合には、Ｔｉの膜厚が約２５ｎｍ（ナノメートル）であり、Ａｕの膜厚が約１００ｎｍとなる。なお、電極パッド３０は、スクリーン印刷により電極パッド形成位置にＡｇペーストまたはクリーム半田を塗布することによって形成しても良い。
（チップ分離工程）
上記工程を経て形成されたウエハをチップに個片化するためには、タイヤモンドスクライブツールが装着された専用のスクライブ装置が使用される。当該ウエハがスクライブ装置に装着され、スクライブラインに沿って罫書かれていくことにより、当該ウエハがチップ単位に個片化される。また、パルスレーザを用いたダイシングにより、当該ウエハがチップ化されても良い。例えば、チップサイズは、３５０μｍ×３５０μｍである。
【００４８】
以上の各工程を経て本実施例に係る半導体発光素子１０が完成する。
【００４９】
以上のように、本実施例の製造方法においては、成長基板を剥離後にエッチング時間が約１分である短時間のウェットエッチング処理を施し、当該ウェットエッチング処理後に絶縁層２５を形成し、形成した絶縁層２５及びｎ型半導体層２３を約１μｍ程度研磨した。これにより、結晶欠陥２４に由来する欠陥凹部７０のみに絶縁層２５が充填されることになり、その後に形成される第３の電極層１６の電極材料が結晶欠陥２４にまで電極材料が到達することがなくなる。すなわち、リークやショートといった不具合が防止されることになる。
【００５０】
また、本実施例の製造方法においては、第３の電極層１６の形成後に、光放射面となるｎ型半導体層２３の表面に六角錐状突起２６を形成したため、第３の電極層１６が平坦な面上に形成され、リークの発生が抑制することができる。更に、六角錐状突起２６を形成したため、光放射面が平坦な場合と比較して、界面で全反射されるような光（すなわち、外部に放射されない光）を減じることができる。すなわち、半導体発光素子１０の光取り出し効率の更なる向上を図ることができる。
【図面の簡単な説明】
【００５１】
【図１】従来の半導体発光素子の各製造工程における断面図である。
【図２】（ａ）はレーザリフトオフ直後の半導体層表面のＳＥＭ像であり、（ｂ）はレーザリフトオフ直後の半導体層表面のＰＬ像である。
【図３】（ａ）はレーザリフトオフ後にエッチング処理を施した半導体層表面のＳＥＭ像であり、（ｂ）は図３（ａ）の拡大図である。
【図４】（ａ）は本発明の実施例である半導体発光素子の断面図であり、（ｂ）は図４（ａ）の破線４ｂで囲まれた領域の拡大図である。
【図５】本発明の実施例である半導体発光素子の各製造工程における断面図である。
【図６】本発明の実施例である半導体発光素子の各製造工程における断面図である。
【図７】本発明の実施例である半導体発光素子の各製造工程における断面図である。
【図８】本発明の実施例である半導体発光素子の各製造工程における断面図である。
【図９】本発明の実施例である半導体発光素子の各製造工程における断面図である。
【符号の説明】
【００５２】
１０  半導体発光素子
１１  第１の電極層
１２  導電性支持基板
１３  導電性接合層
１４  第２の電極層
１５  エピタキシャル層
１６  第３の電極層
１７  電極パッド
２１  ｐ型半導体層
２２  活性層
２３  ｎ型半導体層
２５  絶縁層
２６  六角錐状突起（突起）
【図１】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図２】
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【図３】
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