(57)【要約】【課題】  エミッタ注入効率が大きく、差動増幅回路の入力トランジスタとして利用可能で、かつＢｉ−ＣＭＯＳプロセスにおいてＭＯＳトランジスタと同一基板上に搭載することが可能なバイポーラトランジスタの構造とその製造方法を提供する。【解決手段】  半導体基板１上に第二導電型の深いウェル層２が形成され、深いウェル層２よりは浅い所定の深さで第一導電型の埋め込み層３が形成され、バイポーラトランジスタのエミッタ領域が、第一導電型の埋め込み層３の上に、第二導電型のウェル層４、及びＭＯＳトランジスタのソース・ドレイン領域と同時形成される高濃度の第二導電型の不純物層１５の２層構造として形成されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第一導電型の半導体基板上に、第二導電型の深いウェル領域を有し、
前記深いウェル領域内の所定の深さに、第一導電型の不純物埋め込み層を有し、
前記深いウェル領域内の前記第一導電型の不純物埋め込み層上に、前記埋め込み層に達する深さまで、第一導電型のウェルと、前記第一導電型のウェルに囲まれた第二導電型のウェルを夫々有し、
前記第一導電型のウェルがベース領域、前記第二導電型のウェルがエミッタ領域、前記不純物埋め込み層が深さ方向に介在しない前記第二導電型の深いウェル領域がコレクタ領域として機能するバイポーラトランジスタであって、
前記ベース領域のウェル表面上に、高濃度の第一導電型の不純物層が、前記エミッタ及びコレクタ領域のウェル表面上に、高濃度の第二導電型の不純物層が形成されることを特徴とするバイポーラトランジスタ。
【請求項２】
前記エミッタ領域として機能する第二導電型のウェルの深さが、半導体基板の表面から０．８〜１．２μｍであることを特徴とする請求項１に記載のバイポーラトランジスタ。
【請求項３】
前記第一導電型の不純物埋め込み層の下面の深さは、半導体基板の表面から１．８〜２．２μｍであることを特徴とする、請求項１又は２に記載のバイポーラトランジスタ。
【請求項４】
直流電流増幅率ｈＦＥが１００〜２００であることを特徴とする請求項１から３の何れか一項に記載のバイポーラトランジスタ。
【請求項５】
エミッタとベース間の耐圧が２０〜３０Ｖであることを特徴とする請求項１から４の何れか一項に記載のバイポーラトランジスタ。
【請求項６】
第一導電型の半導体基板上に、第二導電型の深いウェル領域を有し、
前記深いウェル領域の深さよりは浅い、所定の深さに第一導電型の不純物埋め込み層を有し、
前記深いウェル領域外の半導体基板上に、前記第一導電型の不純物埋め込み層の上に第二導電型のウェル領域を、前記第一導電型の不純物埋め込み層が深さ方向に介在しない領域に第一導電型のウェル領域を、夫々前記埋め込み層の深さまで有し、
前記第二導電型のウェル領域の表面上に高濃度の第一導電型の不純物層を、前記第一導電型のウェル領域の表面上に高濃度の第二導電型の不純物層を有することにより、ソース及びドレイン領域が構成され、前記ソース領域と前記ドレイン領域に挟まれた上方の領域にゲート領域が構成される第一導電型ＭＯＳトランジスタ及び第二導電型ＭＯＳトランジスタと、請求項１から５の何れか一項に記載のバイポーラトランジスタが同一の前記半導体基板上に搭載されていることを特徴とするＢｉ−ＣＭＯＳ型半導体装置。
【請求項７】
請求項１から５の何れか一項に記載のバイポーラトランジスタを入力トランジスタとして用いる差動増幅回路装置。
【請求項８】
第一導電型の半導体基板上に、第１のレジスト層をマスクにしてイオン注入により第二導電型の深いウェル領域を形成する第１工程と、
第２のレジスト層をマスクにして、前記深いウェル領域内の所定の深さに第一導電型の不純物埋め込み層を形成する第２工程と、
第３のレジスト層をマスクにして、前記第一導電型の不純物埋め込み層上の所定の第１領域上に前記不純物埋め込み層の深さまで第一導電型のウェル領域をイオン注入により形成し、ベース領域とする第３工程と、
第４のレジスト層をマスクにして、前記不純物埋め込み層上で前記所定の第１領域に囲まれた第２領域上に、第二導電型のウェル領域を前記不純物埋め込み層の深さまでイオン注入により形成してエミッタ領域とし、前記不純物埋め込み層が深さ方向に介在していない前記第二導電型の深いウェル領域をコレクタ領域とする第４工程と、
第５のレジスト層をマスクにして、前記ベース領域の表面に、第一導電型の高濃度不純物層をイオン注入により形成する第５工程と、
第６のレジスト層をマスクにして、前記エミッタ領域及び前記コレクタ領域の表面に、第二導電型の高濃度不純物層をイオン注入により形成する第６工程と、
前記半導体基板をアニールする第７工程と、
前記半導体基板上に層間絶縁膜となる酸化膜をＣＶＤ法により形成する第８工程と、
前記酸化膜の所定の個所にコンタクト孔を形成し、前記コンタクト孔に配線層を埋め込む第９工程と、を含むことを特徴とするバイポーラトランジスタの製造方法。
【請求項９】
第一導電型の半導体基板上に、第１のレジスト層をマスクにしてイオン注入により第二導電型の深いウェル領域を形成する第１工程と、
第２のレジスト層をマスクにして、前記深いウェル領域の深さよりは浅い位置に、所定の深さで第一導電型の不純物埋め込み層を形成する第２工程と、
第３のレジスト層をマスクにして、第一導電型のウェル領域を、前記深いウェル領域外の前記不純物埋め込み層が深さ方向に介在していない領域上、及び前記深いウェル領域内の前記不純物埋め込み層上の所定の第１領域上に、前記不純物埋め込み層の深さまでイオン注入により同時に形成し、前記所定の第１領域をベース領域とする第３工程と、
第４のレジスト層をマスクにして、第二導電型のウェル領域を、前記深いウェル領域外の前記不純物埋め込み層上、及び前記深いウェル領域内の前記不純物埋め込み層上の前記所定の第１領域に囲まれた第２領域上に、前記不純物埋め込み層の深さまでイオン注入により同時に形成し、前記第２領域をエミッタ領域とし、前記深いウェル領域内で前記不純物埋め込み層が深さ方向に介在していない第二導電型の領域をコレクタ領域とする第４工程と、
前記第３及び第４工程で形成された前記深いウェル領域外の前記第一導電型のウェル領域内及び前記第二導電型のウェル領域内にゲート酸化膜を形成し、第一導電型ＭＯＳトランジスタ及び第二導電型ＭＯＳトランジスタのゲート電極を形成する第５工程と、
第５のレジスト層をマスクにして、前記第３工程で形成された前記ベース領域の表面に第一導電型の高濃度不純物層をイオン注入により形成し、同時に前記第４工程で形成された前記深いウェル領域外の第二導電型のウェル領域内に第一導電型の高濃度不純物層を、イオン注入により形成して前記第一導電型ＭＯＳトランジスタのソース領域及びドレイン領域とする第６工程と、
第６のレジスト層をマスクにして、前記第４工程で形成された前記エミッタ領域及び前記コレクタ領域の表面に第二導電型の高濃度不純物層をイオン注入により形成し、同時に前記第３工程で形成された前記深いウェル領域外の第一導電型のウェル領域内に第二導電型の高濃度不純物層をイオン注入により形成して前記第二導電型ＭＯＳトランジスタのソース領域及びドレイン領域とする第７工程と、
前記半導体基板をアニールする第８工程と、
前記半導体基板上に層間絶縁膜となる酸化膜をＣＶＤ法により形成する第９工程と、
前記酸化膜の所定の個所にコンタクト孔を形成し、前記コンタクト孔に配線層を埋め込む第１０工程と、を含むことを特徴とするＢｉ−ＣＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に同一の基板上にＭＯＳトランジスタとバイポーラトランジスタを有したＢｉ−ＣＭＯＳ半導体装置に関する。
【背景技術】
【０００２】
近年、アナログ回路とデジタル回路を集積化した、アナログ・デジタル混載ＬＳＩが開発されている。係るＬＳＩでは、アナログ回路については主としてバイポーラトランジスタで構成し、デジタル回路についてはＭＯＳトランジスタで構成している。そして、ＭＯＳトランジスタとバイポーラトランジスタを同一の基板上に構成する場合には、通常、バイポーラトランジスタとＣＭＯＳプロセスを組み合わせたＢｉ−ＣＭＯＳプロセスが用いられている。
【０００３】
一般的なＢｉ−ＣＭＯＳプロセスでは、ＭＯＳトランジスタのソース領域及びドレイン領域を形成するプロセス中において、バイポーラトランジスタのエミッタ領域を同時に形成することにより、共通のレジストマスクを用いて、マスク枚数を増やすことなく形成されている。しかしながら、近年のＭＯＳトランジスタの微細化に伴い、ソース領域及びドレイン領域をシャロー化する必要が有るため、低エネルギーのイオン注入でかつ低温・短時間の熱拡散によりソース領域及びドレイン領域が形成されている。この結果、バイポーラトランジスタのエミッタ領域についても、ＭＯＳトランジスタのソース及びドレイン領域の形成と同時に、低エネルギーのイオン注入でかつ低温・短時間のアニールにより形成されることになり、十分にエミッタ領域のキャリアの活性化が行なわれず、また拡散層内に欠陥を残した状態となる。バイポーラトランジスタのエミッタ領域が浅くかつ欠陥を残しているため、エミッタ注入効率が低く、１０〜３０程度のｈＦＥ（直流電流増幅率）しか得られず、例えば差動増幅回路等の入力トランジスタとして使用するために必要となる１００〜２００程度の高いｈＦＥを得ることは困難であった。
【０００４】
この問題を解決するために、特許文献１の図３にはバイポーラトランジスタのエミッタとＭＯＳトランジスタのソース・ドレインの形成をＮ−／Ｎ＋のＤＤＤ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ）構造とすることで、エミッタ注入効率の改善を図ることが提案されている。
【０００５】
【特許文献１】特開平５−１２９５３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、現実的にはＮ−層の深さが浅いため、高いｈＦＥを得ることは困難である。また、ＢＶＥＢＯ（ベース‐エミッタ間逆方向耐圧）についてはＮ＋層に対して横方向、深さ方向共にＮ−層で大きくカバーする必要が有り、横方向についてはレイアウトにより調整可能であるものの、深さ方向についてはＭＯＳトランジスタの悪影響なしには実現できない。
【０００７】
本発明は、上述した欠点に鑑みなされたもので、ＭＯＳトランジスタのＮウェル形成時、Ｎ＋型のソース・ドレイン領域の形成時点において、バイポーラトランジスタのエミッタ領域を２層で形成することにより、低コストでＮＰＮバイポーラトランジスタの電流増幅特性及び耐圧特性を改善するものである。
【課題を解決するための手段】
【０００８】
上記目的を達成するための本発明に係るバイポーラトランジスタは、第一導電型の半導体基板上に、第二導電型の深いウェル領域を有し、前記深いウェル領域内の所定の深さに、第一導電型の不純物埋め込み層を有し、前記深いウェル領域内の前記第一導電型の不純物埋め込み層上に、前記埋め込み層に達する深さまで、第一導電型のウェルと、前記第一導電型のウェルに囲まれた第二導電型のウェルを夫々有し、前記第一導電型のウェルがベース領域、前記第二導電型のウェルがエミッタ領域、前記不純物埋め込み層が深さ方向に介在しない前記第二導電型の深いウェル領域がコレクタ領域として機能するバイポーラトランジスタであって、前記ベース領域のウェル表面上に、高濃度の第一導電型の不純物層が、前記エミッタ及びコレクタ領域のウェル表面上に、高濃度の第二導電型の不純物層が形成されることを第１の特徴とする。
【０００９】
更に、上記特徴の本発明に係るバイポーラトランジスタは、上記第１の特徴に加えて、前記エミッタ領域として機能する第二導電型のウェルの深さが、半導体基板の表面から０．８〜１．２μｍであることを第２の特徴とする。
【００１０】
更に、上記何れかの特徴の本発明に係るバイポーラトランジスタは、前記第一導電型の不純物埋め込み層の下面の深さは、半導体基板の表面から１．８〜２．２μｍであることを第３の特徴とする。
【００１１】
更に、上記何れかの特徴の本発明に係るバイポーラトランジスタは、直流電流増幅率ｈＦＥが１００〜２００であることを第４の特徴とする。
【００１２】
更に、上記何れかの特徴の本発明に係るバイポーラトランジスタは、エミッタとベース間の耐圧が２０〜３０Ｖであることを第５の特徴とする。
【００１３】
上記各特徴のバイポーラトランジスタは、トランジスタのエミッタ領域が、第一導電型の不純物埋め込み層の上に、第二導電型のウェル及び高濃度の第二導電型不純物層の２層構造として形成されている。これにより、高濃度の第二導電型不純物層が低エネルギー注入でかつ低温・短時間のアニールで形成され、欠陥が残存したままの状態であっても、深くまで欠陥のない第二導電型のウェルに覆われていることにより、エミッタ領域の欠陥を低減でき、エミッタの電流注入効率を向上させることができる。これにより、差動増幅回路等の入力トランジスタとして動作させるために必要となる１００〜２００Ｖ程度の高い特性の直流電流増幅率ｈＦＥを得ることができる。
【００１４】
更に、上記各特徴のバイポーラトランジスタは、高濃度の第二導電型不純物層は（低濃度の）第二導電型のウェルに覆われているため、エミッタ−ベース間の接合部が第二導電型のウェルと第一導電型のウェルの低濃度のジャンクションとなる。これにより、ベース・エミッタ間逆方向耐圧ＢＶＥＢＯが２０〜３０Ｖの高い耐圧特性を持つトランジスタを構成可能である。
【００１５】
尚、上記第一導電型の不純物埋め込み層の下面の深さについては、半導体基板の表面から１．８〜２．２μｍの範囲に形成されることが望ましく、上記第一導電型の不純物埋め込み層の上に形成される第一導電型及び第二導電型のウェルの深さについては、０．８〜１．２μｍの範囲に形成されることが望ましい。
【００１６】
更に、本発明に係るＢｉ−ＣＭＯＳ型半導体装置は、上記第１から第５の何れかの特徴のバイポーラトランジスタと、第一導電型の半導体基板上に、第二導電型の深いウェル領域を有し、前記深いウェル領域の深さよりは浅い、所定の深さに第一導電型の不純物埋め込み層を有し、前記深いウェル領域外の半導体基板上に、前記第一導電型の不純物埋め込み層の上に第二導電型のウェル領域を、前記第一導電型の不純物埋め込み層が深さ方向に介在しない領域に第一導電型のウェル領域を、夫々前記埋め込み層の深さまで有し、前記第二導電型のウェル領域の表面上に高濃度の第一導電型の不純物層を、前記第一導電型のウェル領域の表面上に高濃度の第二導電型の不純物層を有することにより、ソース及びドレイン領域が構成され、前記ソース領域と前記ドレイン領域に挟まれた上方の領域にゲート領域が構成される第一導電型ＭＯＳトランジスタ及び第二導電型ＭＯＳトランジスタとが、同一の前記半導体基板上に搭載されていることを第６の特徴とする。
【００１７】
上記特徴のＢｉ−ＣＭＯＳ型半導体装置は、上記第１から第５の特徴を持つ、高い直流電流増幅特性、高いベース・エミッタ間逆方向耐圧特性を持ったバイポーラトランジスタとｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタが同一の半導体基板上に搭載されている。これにより、通常バイポーラトランジスタで構成されていたアナログ回路と、ＭＯＳトランジスタで構成されているデジタル回路を同一の基板上に構成することができる。
【００１８】
更に、本発明に係る差動増幅回路装置は、上記第１から第５の特徴を備えるバイポーラトランジスタを入力トランジスタとして用いることを第７の特徴とする。
【００１９】
上記特徴の差動増幅回路装置は、１００〜２００Ｖ程度の高い特性の電流増幅率ｈＦＥをもつバイポーラトランジスタを入力トランジスタとして用いるので、高性能な差動増幅回路装置が提供可能である。また、差動増幅回路に必要なｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタは、本発明に係るＢｉ−ＣＭＯＳ半導体装置の製造方法を用いることでバイポーラトランジスタと同一基板上に搭載できるので、小型化、低コスト化が容易になる。
【００２０】
更に、本発明に係るバイポーラトランジスタの製造方法は、第一導電型の半導体基板上に、第１のレジスト層をマスクにしてイオン注入により第二導電型の深いウェル領域を形成する第１工程と、第２のレジスト層をマスクにして、前記深いウェル領域内の所定の深さに第一導電型の不純物埋め込み層を形成する第２工程と、第３のレジスト層をマスクにして、前記第一導電型の不純物埋め込み層上の所定の第１領域上に前記不純物埋め込み層の深さまで第一導電型のウェル領域をイオン注入により形成し、ベース領域とする第３工程と、第４のレジスト層をマスクにして、前記不純物埋め込み層上で前記所定の第１領域に囲まれた第２領域上に、第二導電型のウェル領域を前記不純物埋め込み層の深さまでイオン注入により形成してエミッタ領域とし、前記不純物埋め込み層が深さ方向に介在していない前記第二導電型の深いウェル領域をコレクタ領域とする第４工程と、第５のレジスト層をマスクにして、前記ベース領域の表面に、第一導電型の高濃度不純物層をイオン注入により形成する第５工程と、第６のレジスト層をマスクにして、前記エミッタ領域及び前記コレクタ領域の表面に、第二導電型の高濃度不純物層をイオン注入により形成する第６工程と、前記半導体基板をアニールする第７工程と、前記半導体基板上に層間絶縁膜となる酸化膜をＣＶＤ法により形成する第８工程と、前記酸化膜の所定の個所にコンタクト孔を形成し、前記コンタクト孔に配線層を埋め込む第９工程と、を含むことを第８の特徴とする。
【００２１】
更に、本発明に係るＢｉ−ＣＭＯＳ型半導体装置の製造方法は、第一導電型の半導体基板上に、第１のレジスト層をマスクにしてイオン注入により第二導電型の深いウェル領域を形成する第１工程と、第２のレジスト層をマスクにして、前記深いウェル領域の深さよりは浅い位置に、所定の深さで第一導電型の不純物埋め込み層を形成する第２工程と、第３のレジスト層をマスクにして、第一導電型のウェル領域を、前記深いウェル領域外の前記不純物埋め込み層が深さ方向に介在していない領域上、及び前記深いウェル領域内の前記不純物埋め込み層上の所定の第１領域上に、前記不純物埋め込み層の深さまでイオン注入により同時に形成し、前記所定の第１領域をベース領域とする第３工程と、第４のレジスト層をマスクにして、第二導電型のウェル領域を、前記深いウェル領域外の前記不純物埋め込み層上、及び前記深いウェル領域内の前記不純物埋め込み層上の前記所定の第１領域に囲まれた第２領域上に、前記不純物埋め込み層の深さまでイオン注入により同時に形成し、前記第２領域をエミッタ領域とし、前記深いウェル領域内で前記不純物埋め込み層が深さ方向に介在していない第二導電型の領域をコレクタ領域とする第４工程と、前記第３及び第４工程で形成された前記深いウェル領域外の前記第一導電型のウェル領域内及び前記第二導電型のウェル領域内にゲート酸化膜を形成し、第一導電型ＭＯＳトランジスタ及び第二導電型ＭＯＳトランジスタのゲート電極を形成する第５工程と、第５のレジスト層をマスクにして、前記第３工程で形成された前記ベース領域の表面に第一導電型の高濃度不純物層をイオン注入により形成し、同時に前記第４工程で形成された前記深いウェル領域外の第二導電型のウェル領域内に第一導電型の高濃度不純物層を、イオン注入により形成して前記第一導電型ＭＯＳトランジスタのソース領域及びドレイン領域とする第６工程と、第６のレジスト層をマスクにして、前記第４工程で形成された前記エミッタ領域及び前記コレクタ領域の表面に第二導電型の高濃度不純物層をイオン注入により形成し、同時に前記第３工程で形成された前記深いウェル領域外の第一導電型のウェル領域内に第二導電型の高濃度不純物層をイオン注入により形成して前記第二導電型ＭＯＳトランジスタのソース領域及びドレイン領域とする第７工程と、前記半導体基板をアニールする第８工程と、前記半導体基板上に層間絶縁膜となる酸化膜をＣＶＤ法により形成する第９工程と、前記酸化膜の所定の個所にコンタクト孔を形成し、前記コンタクト孔に配線層を埋め込む第１０工程と、を含むことを第９の特徴とする。
【００２２】
上記特徴のＢｉ−ＣＭＯＳ型半導体装置の製造方法によれば、第３工程において、ＣＭＯＳが形成される領域とバイポーラトランジスタが形成される領域の双方で、第一導電型のウェル領域を同時に形成するため、第二導電型ＭＯＳトランジスタのロジック領域とバイポーラトランジスタのベース領域を、同一プロセスで、共通のマスクパターンを用いて形成することができる。同様に、第４工程において、ＣＭＯＳが形成される領域とバイポーラトランジスタが形成される領域の双方で、第二導電型のウェル領域を同時に形成するため、第一導電型ＭＯＳトランジスタのロジック領域とバイポーラトランジスタのエミッタ領域を、同一プロセスで、共通のマスクパターンを用いて形成することができる。従ってマスク数、プロセス数が増加することは無い。尚、第３工程と第４工程のどちらを先に実行しても良い。
【００２３】
更に、第６工程において、第一導電型ＭＯＳトランジスタのソース領域及びドレイン領域と、バイポーラトランジスタのベース領域表面に形成される第一導電型の高濃度不純物層は、同一プロセスにおいて、共通のマスクパターンを用いてイオン注入により形成することができる。同様に、第７工程において、第二導電型ＭＯＳトランジスタのソース領域及びドレイン領域と、バイポーラトランジスタのエミッタ及びコレクタ領域表面に形成される第二導電型の高濃度不純物層は、同一プロセスにおいて、共通のマスクパターンを用いてイオン注入により形成することができる。従ってマスク数、プロセス数が増加することは無い。尚、第６工程と第７工程のどちらを先に実行しても良い。
【発明の効果】
【００２４】
以上詳細に説明したように、本発明に係るバイポーラトランジスタはエミッタ領域が
第二導電型のウェル及び高濃度の第二導電型不純物層の２層構造として形成されている。この構成により、エミッタ領域の欠陥を低減できるので、エミッタの電流注入効率を向上させることができる。これにより、従来のＢｉ−ＣＭＯＳプロセスで作製されたバイポーラトランジスタでは、直流電流増幅率ｈＦＥは１０〜３０程度しか達成できないのと比較して、本発明では１００〜２００と優れた電流増幅特性を得ることができる。更に、エミッタ−ベース間の接合部が第二導電型のウェルと第一導電型のウェルの低濃度のジャンクションとなるため、従来１０Ｖ程度が限界であったベース‐エミッタ間逆方向耐圧ＢＶＥＢＯが２０〜３０Ｖの高い耐圧特性を得ることができる。故に、本発明のバイポーラトランジスタを入力トランジスタとして用いることで、小型で高性能な差動増幅回路装置を低コストで提供可能である。
【００２５】
本発明に係るＢｉ−ＣＭＯＳ型半導体装置の製造方法を用いると、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタの性能を犠牲にすることなく、上記の優れた電流増幅特性と耐圧特性を備えたバイポーラトランジスタをＭＯＳトランジスタと同一の半導体基板上に搭載することができる。このとき、バイポーラトランジスタのエミッタ領域となる第二導電型のウェルは第一導電型ＭＯＳトランジスタのロジック領域の形成と同時に、エミッタ領域表面の高濃度の第二導電型不純物層は第二導電型ＭＯＳトランジスタのソース及びドレイン領域の形成と同時に、共通のマスクパターンを用いて形成することができるので、これにより製造プロセス数が増加することはない。更に、バイポーラトランジスタのコレクタ領域となる第二導電型の深いウェル領域は、高耐圧ＭＯＳのウェル層としても使用可能である。
【発明を実施するための最良の形態】
【００２６】
以下において、本発明に係るバイポーラトランジスタ、及びＢｉ−ＣＭＯＳ半導体装置の実施形態につき、図面を参照して説明する。尚、以下の断面構造図は、模式的に図示されたものであり、図面上の寸法比と実際の寸法比は必ずしも一致するものではない。図１は本発明のＢｉ−ＣＭＯＳ半導体装置のｐ型ＭＯＳトランジスタＱＰとｎ型ＭＯＳトランジスタＱＮ、及びＮＰＮ型バイポーラトランジスタＱＢの構成を示す断面図である。ｐ型のシリコン半導体基板１上の、バイポーラトランジスタＱＢが形成される領域においてｎ型の深いウェル層２が形成され、ｎ型の深いウェル層２の深さよりは浅い、所定の深さにｐ−型の不純物埋め込み層３が形成されている。ｎ型の深いウェル層２内の、ｐ−型の不純物埋め込み層３の上にｎ型のウェル層４及びｐ型のウェル層５がｐ−型の不純物埋め込み層３の深さまで形成されている。一方、ｐ型ＭＯＳトランジスタＱＰが形成される領域内にも、ｐ−型の不純物埋め込み層３が所定の深さで形成されている。
【００２７】
ｐ型ＭＯＳトランジスタＱＰ、ｎ型ＭＯＳトランジスタＱＮ、ＮＰＮ型バイポーラトランジスタＱＢ、並びにＮＰＮ型バイポーラトランジスタＱＢ内のエミッタ、ベース及びコレクタは、夫々フィールド酸化膜１４により分離され形成されている。ｐ型ＭＯＳトランジスタＱＰは、フィールド酸化膜１４により分離された領域の中にｐ−型の不純物埋め込み層３が形成され、ｐ−型の不純物埋め込み層３の上にｎ型のウェル層４が、ｐ−型の不純物埋め込み層３に達する深さまで形成されている。ｎ型のウェル層４の表面のゲート酸化膜を介してゲート電極８が配置され、ゲート電極８近傍のｎ型のウェル層４の表面にｐ＋型のソース領域９とドレイン領域１０が形成されている。
【００２８】
ｎ型ＭＯＳトランジスタＱＮは、フィールド酸化膜により分離された領域の中にｐ型のウェル層５が形成され、ｐ型のウェル層５の表面のゲート酸化膜を介してゲート電極１１が配置され、ゲート電極１１近傍のｐ型のウェル層５の表面にｎ＋型のソース領域１２とドレイン領域１３が形成されている。
【００２９】
ＮＰＮ型バイポーラトランジスタＱＢは、半導体基板上にｎ型の深いウェル層２が形成され、ｎ型の深いウェル層２内に、更に所定の深さでｐ−型の不純物埋め込み層３が形成されている。ｐ−型の不純物埋め込み層３の上の、フィールド酸化膜で分離された各領域内に、ｎ型のウェル層４及びｐ型のウェル層５がｐ−型の不純物埋め込み層３の深さまで形成されている。ｎ型のウェル層４の表面にｎ＋型のエミッタ領域１５が形成され、ｐ型のウェル層５の表面にｐ＋型のベース領域１６が形成され、ｐ−型の不純物埋め込み層３が深さ方向に介在していないｎ型の深いウェル層２の表面上にｎ＋型のコレクタ領域１７が、イオン注入により形成されている。尚、エミッタとコレクタが電気的に分離されるように、ｐ型のウェル層５はｎ型のウェル層４を囲むように形成されている。
【００３０】
ＮＰＮバイポーラトランジスタＱＢは、エミッタ領域が、ｎ型のウェル層４とｎ＋型の高濃度不純物層１５の２層構造として形成されている。対してベース領域はｐ型のウェル層５とｐ＋型の高濃度不純物層１６の、コレクタ領域はｎ型の深いウェル層２とｎ＋型の高濃度不純物層１７の２層構造として形成されている。上記ｐ＋型、或いはｎ＋型の高濃度不純物層は夫々、ｐ型、或いはｎ型ＭＯＳトランジスタのソース及びドレイン形成時と同時に形成される。ＭＯＳトランジスタの微細化に伴い、エミッタ領域表層に形成される高濃度不純物層１５が低エネルギーのイオン注入でかつ低温・短時間のアニールにより、ＭＯＳトランジスタのソース領域９及びドレイン領域１０と同時形成される場合であっても、当該高濃度不純物層１５が深くまで欠陥のないｎ型のウェル４に覆われていることにより、エミッタ領域表面層の欠陥を低減でき、エミッタの電流注入効率を向上させることができる。これにより、１００〜２００程度の優れた直流電流増幅率ｈＦＥを得ることができる。
【００３１】
更に、エミッタ‐ベース間の接合部がｎ型のウェル４とｐ型のウェル５のジャンクションとなるため、ベース‐エミッタ間逆方向耐圧ＢＶＥＢＯが２０〜３０Ｖの高い耐圧特性を得ることができる。
【００３２】
本発明に係るバイポーラトランジスタ、及びＢｉ−ＣＭＯＳ半導体装置は、以下のようにして製造することができる。以下、図２及び図３を参照して本発明の製造方法を説明する。
【００３３】
まず、半導体基板１上にレジストマスク２５をｐ型ＭＯＳトランジスタＱＰとｎ型ＭＯＳトランジスタＱＮが形成される領域に形成し、例えばｎ型不純物としてリンをエネルギー３０００ｋｅＶ、ドーズ量６．０×１０１２ａｔｏｍｓ／ｃｍ２で注入後、６．５μｍ〜７．５μｍの深さまで拡散させ、ＮＰＮバイポーラトランジスタＱＢが形成される領域にｎ型の深いウェル層２を形成する（図２（ａ））。
【００３４】
次に、ｎ型ＭＯＳトランジスタＱＮの形成領域とコレクタ領域にレジストマスク２６を形成し、ｐ型ＭＯＳトランジスタＱＰの形成領域とベース領域、エミッタ領域に、ｐ型不純物（ボロン）を例えばエネルギー１０００ｋｅＶ、ドーズ量５．０×１０１２ａｔｏｍｓ／ｃｍ２の高エネルギーで選択的に注入し、２．０μｍ程度の深さに（より具体的には下面が１．８〜２．２μｍ程度の深さに達するように）ｐ−型の不純物埋め込み層３を形成する（図２（ｂ））。上記注入のエネルギーは１０００ｋｅＶ程度であって、８００〜１２００ｋｅＶであれば良い。
【００３５】
次に、ＬＯＣＯＳ法（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）によりフィールド酸化膜１４を形成した後、レジストマスク２７をｐ型ＭＯＳトランジスタＱＰの形成領域とエミッタ領域、コレクタ領域に形成し、ｎ型ＭＯＳトランジスタＱＮの形成領域とベース領域に、例えばｐ型不純物としてボロンをエネルギー１５０ｋｅＶ、ドーズ量８．０×１０１２ａｔｏｍｓ／ｃｍ２で注入し、ｐ型のウェル層５を形成する（図２（ｃ））。上記ｐ型のウェル層５の深さはｐ−型の不純物埋め込み層３の上面に達する深さであって、０．８〜１．２μｍ程度であれば良い。
【００３６】
次に、レジストマスク２８をｎ型ＭＯＳトランジスタＱＮの形成領域とベース領域、コレクタ領域に形成し、ｐ型ＭＯＳトランジスタＱＰの形成領域とエミッタ領域に、例えばｎ型不純物としてリンをエネルギー４６０ｋｅＶ、ドーズ量２．０×１０１３ａｔｏｍｓ／ｃｍ２で注入後、例えば１１００℃、５４０分のアニールを行い、ｎ型のウェル層４を形成する（図３（ａ））。上記アニール温度は１１００℃であって、９５０〜１１５０℃程度であれば良い。また上記ｎ型のウェル層４の深さはｐ−型の不純物埋め込み層３の上面に達する深さであって、０．８〜１．２μｍ程度であれば良い。尚、上記ｎ型のウェル層４の形成をｐ型のウェル層５の形成よりも先にしても構わない。
【００３７】
次に、ゲート酸化膜７の形成、ポリシリコン膜の形成、フォト・エッチ工程によりＭＯＳトランジスタのゲート電極８及び１１を形成する。次に、ｐ型ＭＯＳトランジスタＱＰのソース領域９、ドレイン領域１０と、ベース領域表面１６にｐ＋型の高濃度不純物層を、例えば二フッ化ボロンをエネルギー３０ｋｅＶ、ドーズ量５．０×１０１５ａｔｏｍｓ／ｃｍ２で注入して形成する。更に、ｎ型ＭＯＳトランジスタＱＮのソース領域１２、ドレイン領域１３と、エミッタ領域表面１５、コレクタ領域表面１７にｎ＋型の高濃度不純物層を、例えばヒ素をエネルギー４０ｋｅＶ、ドーズ量３．０×１０１５ａｔｏｍｓ／ｃｍ２で注入して形成する（図３（ｂ））。
【００３８】
その後、層間絶縁膜１８となる酸化膜をＣＶＤ法により堆積させ、コンタクト孔を形成し、アルミの堆積とフォトエッチングにより電極を形成する（図３（ｃ））。
【００３９】
上記のＢｉ−ＣＭＯＳ型半導体装置の製造方法では、ｎ型のウェル層４の形成プロセスにおいて、ｐ型ＭＯＳトランジスタＱＰの形成領域とＮＰＮバイポーラトランジスタＱＢのベース領域を同時に、共通のマスクパターンを用いて形成することができる。同様に、ｐ型のウェル層５の形成プロセスにおいて、ｎ型ＭＯＳトランジスタ領ＱＮの形成領域とＮＰＮバイポーラトランジスタＱＢのエミッタ領域を同時に、共通のマスクパターンを用いて形成することができる。更に、ＮＰＮバイポーラトランジスタＱＢのコレクタ領域となっているｎ型の深いウェル層は、高耐圧ＭＯＳのウェル層としても使用可能である。
【００４０】
更に、ｐ＋型の高濃度不純物層形成時において、ｐ型ＭＯＳトランジスタＱＰのソース領域９及びドレイン領域１０と、ＮＰＮバイポーラトランジスタＱＢのベース領域表面に形成されるｐ＋型の高濃度不純物層は、同時に、共通のマスクパターンを用いて形成することができる。同様に、ｎ型の高濃度不純物層形成時において、ｎ型ＭＯＳトランジスタＱＮのソース領域１２及びドレイン領域１３と、ＮＰＮバイポーラトランジスタＱＢのエミッタ領域及びベース領域表面に形成されるｎ＋型の高濃度不純物層は、同時に、共通のマスクパターンを用いて形成することができる。
【００４１】
従って、従来技術と比較してマスク枚数、及びプロセス工程数が増加することは無い。
【００４２】
本発明の製造方法を用いると、バイポーラトランジスタをＭＯＳトランジスタと同一の半導体基板上に搭載することができる。作製されたバイポーラトランジスタは直流電流増幅率ｈＦＥが１００〜２００と優れた電流増幅特性を備え、かつベース‐エミッタ間逆方向耐圧が２０〜３０Ｖの高い耐圧特性を備えている。一方、この製造方法を用いることによってＭＯＳトランジスタの性能が低下することは無い。
【００４３】
上記の製造方法により作製されたｐ型ＭＯＳトランジスタのｎ型ウェル層の深さ方向の濃度分布を図４に、同一のプロセスで作製されたＮＰＮトランジスタのエミッタ領域の深さ方向の濃度分布、直流電流増幅（ｈＦＥ）特性、ベース‐エミッタ間逆方向耐圧特性を、夫々図５から図７に示す。尚、ＭＯＳトランジスタのゲート長は０．３５μｍである。図４に示されるように、ＭＯＳトランジスタのソース、ドレイン領域の深さが０．３μｍと浅く形成され、同時に形成されるＮＰＮトランジスタのｎ＋型のエミッタ領域表面層に欠陥が残存している場合であっても、図５に示されるように、上記ｎ＋型のエミッタ領域表面層は、１．０μｍの深さまで欠陥のないｎ型のウェル層に覆われているので、エミッタの欠陥を低減できる。
【００４４】
これにより、エミッタ注入効率を向上させることが可能となり、図６に示されるように、直流電流増幅率ｈＦＥが１００以上の優れた電流増幅特性を得ることができる。更に、図７に示されるように、ベース‐エミッタ間逆方向耐圧が２０Ｖ以上の高い耐圧特性を得ることができる。
【００４５】
上記のバイポーラトランジスタは、図８に例示されている様な、差動増幅回路の入力トランジスタとして使用することができる。図８において、エミッタ同士が相互接続された２つのＮＰＮ型バイポーラトランジスタＴ１とＴ２は、夫々ベース端子に入力された入力電圧Ｖｉｎに応じて電流が増幅されたコレクタ電流を出力する。コレクタに流れる電流は２つの入力の差分に比例し、コレクタ側に接続された抵抗Ｒｃ１、Ｒｃ２が電流の変化量を電位差に変換して、入力電圧の差が増幅された出力電圧Ｖｏｕｔを出力する。
【００４６】
ここで、エミッタ側に抵抗Ｒｅが、コレクタ側に抵抗Ｒｃ１、Ｒｃ２が接続されているが、エミッタ側の抵抗Ｒｅをｎ型のＭＯＳトランジスタで、コレクタ側の抵抗Ｒｃ１、Ｒｃ２をｐ型のＭＯＳトランジスタで代替することが可能である。本発明のＢｉ−ＣＭＯＳプロセスを用いると、ｐ型のＭＯＳトランジスタ、ｎ型のＭＯＳトランジスタ、及び高い直流電流増幅特性を持つＮＰＮバイポーラトランジスタはすべて同一の基板上に搭載できるので、低コストで小型の差動増幅回路装置を提供することが可能となる。
【００４７】
尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【産業上の利用可能性】
【００４８】
本発明のＮＰＮバイポーラトランジスタは、差動増幅回路等、種々のアナログ、デジタル回路に利用可能であり、特にＢｉ−ＣＭＯＳプロセスにおいてｐ型のＭＯＳトランジスタ、ｎ型のＭＯＳトランジスタと同一の基板上に作製されることで回路の実装面積の小型化、低コスト化に貢献できる。
【図面の簡単な説明】
【００４９】
【図１】本発明のバイポーラトランジスタ及びＢｉ−ＣＭＯＳ半導体装置の構成を模式的に示す断面図。
【図２】本発明に係るバイポーラトランジスタ及びＢｉ−ＣＭＯＳ半導体装置の製造方法を示す図。
【図３】本発明に係るバイポーラトランジスタ及びＢｉ−ＣＭＯＳ半導体装置の製造方法を示す図。
【図４】本発明により作製されたＢｉ−ＣＭＯＳ半導体装置の、ｐ型ＭＯＳトランジスタのｎ型ウェル層の濃度分布を示す図。
【図５】本発明により作製されたＮＰＮトランジスタのエミッタ領域の深さ方向の濃度分布を示す図。
【図６】本発明により作製されたＮＰＮトランジスタの直流電流増幅（ｈＦＥ）特性を示す図。
【図７】本発明により作製されたＮＰＮトランジスタのベース‐エミッタ間逆方向耐圧特性を示す図。
【図８】本発明に係る差動増幅装置の回路構成を示す図である。
【符号の説明】
【００５０】
１：  ｐ型の半導体基板
２：  ｎ型の深いウェル層
３：  ｐ−型の不純物埋め込み層
４：  ｎ型のウェル層
５：  ｐ型のウェル層
７：  ゲート絶縁膜
８：  ｐ型ＭＯＳトランジスタのゲート電極
９：  ｐ型ＭＯＳトランジスタのソース領域
１０：  ｐ型ＭＯＳトランジスタのドレイン領域
１１：  ｎ型ＭＯＳトランジスタのゲート電極
１２：  ｎ型ＭＯＳトランジスタのソース領域
１３：  ｎ型ＭＯＳトランジスタのドレイン領域
１４：  フィールド酸化膜
１５：  ｎ＋型の高濃度不純物層（エミッタ表面層）
１６：  ｐ＋型の高濃度不純物層（ベース表面層）
１７：  ｎ＋型の高濃度不純物層（コレクタ表面層）
１８：  層間絶縁膜
１９：  ソース端子
２０：  ゲート端子
２１：  ドレイン端子
２２：  エミッタ端子
２３：  ベース端子
２４：  コレクタ端子
２５〜２８：  レジストマスク
ＱＰ：  ｐ型ＭＯＳトランジスタ
ＱＮ：  ｎ型ＭＯＳトランジスタ
ＱＢ：  バイポーラトランジスタ
Ｔ１、Ｔ２：  トランジスタ
Ｒｅ、Ｒｃ１、Ｒｃ２：  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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