(57)【要約】【課題】参照信号比較型のＡＤ変換方式において、ビット精度を落とさずに、カウンタ動作を起因とする電力消費を低減する。【解決手段】同一信号について、１回目はＮ−Ｍビット精度でのＡＤ変換処理により上位Ｎ−Ｍビット分のデータを取得し、２回目は１回目のＮ−Ｍビット精度の分解能では分解できていないＮ−Ｍビット精度での１ＬＳＢ分についてＮビット精度のＡＤ変換処理により下位Ｍビット分のデータを取得する。１・２回目の双方について、参照信号がＡＤ変換のフルレンジ分まで変化するようにする。１回目にはＡＤ変換のフルレンジ分における比較結果が反転するまでの前半期間（または後半期間）にカウンタ部を動作させる。２回目には参照信号が処理対象信号のＡＤ変換データが属するＮ−Ｍビット精度での１ＬＳＢ分の下限もしくは上限に相当するレベルに達する時点と比較結果が反転する時点の間の期間にカウンタ部を動作させる。【選択図】図４Ｄ
2010245660.tif 000002
【特許請求の範囲】
【請求項１】
レベルが漸次変化する参照信号を生成する所定の参照信号生成部から前記参照信号の供給を受けて、当該参照信号とアナログの処理対象信号を比較する比較部およびＡＤ変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部を有し、前記カウンタ部の出力データに基づき前記処理対象信号のデジタルデータを取得するＡＤ変換部と、
前記比較部の比較結果に基づき各回の前記カウンタ部の動作期間を制御するカウント動作期間制御部と、
前記処理対象信号について、１回目の処理時にはＮ−Ｍビット精度のＡＤ変換処理を行なうことで上位Ｎ−Ｍビット分のデータを取得し、２回目の処理時には、１回目のＮ−Ｍビット精度の分解能では分解できていないＮ−Ｍビット精度での１ＬＳＢ分についてＮビット精度のＡＤ変換処理を行なうことで下位Ｍビット分のデータを取得するように、前記参照信号生成部および前記ＡＤ変換部を制御する駆動制御部と、
を備え、
前記駆動制御部は、１回目と２回目の双方について、前記参照信号がＡＤ変換のフルレンジ分まで変化するように前記参照信号生成部を制御し、
前記カウント動作期間制御部は、１回目の処理時にはＡＤ変換のフルレンジ分における前記比較部の比較結果が反転するまでの前半の期間もしくは前記比較部の比較結果が反転してからの後半の期間に前記カウンタ部を動作させ、２回目の処理時には前記参照信号が前記処理対象信号のＡＤ変換データが属するＮ−Ｍビット精度での１ＬＳＢ分の下限もしくは上限に相当するレベルに達する時点と前記比較部の比較結果が反転する時点の間の期間に前記カウンタ部を動作させる
固体撮像装置。
【請求項２】
前記カウント動作期間制御部は、１回目の処理時において前記比較部が前記参照信号と前記参照信号の一致を検出したときに、当該処理対象信号のＡＤ変換データが属するＮ−Ｍビット精度での１ＬＳＢ分の下限もしくは上限に相当する前記参照信号のレベルを特定する情報を取得する１ＬＳＢレベル情報取得部を有し、
前記駆動制御部は、前記参照信号が、前記１ＬＳＢレベル情報取得部が取得した情報に基づくレベルと、前記処理対象信号と一致するレベルと、の間を変化する期間、前記カウンタ部を動作させる
請求項１に記載の固体撮像装置。
【請求項３】
前記駆動制御部は、１回目と２回目で前記カウンタ部の動作周波数を一定にしつつ、前記参照信号の傾きの大きさを１回目に対して２回目は１／Ｍにするように制御する
請求項１または２に記載の固体撮像装置。
【請求項４】
前記駆動制御部は、１回目と２回目で前記参照信号の傾きの大きさを一定にしつつ、前記カウンタ部の動作周波数を２回目に対して１回目は１／Ｍ倍にするように制御する
請求項１または２に記載の固体撮像装置。
【請求項５】
前記処理対象信号を出力する単位画素が行列状に配置されている画素アレイ部を備え、
前記ＡＤ変換部は、前記画素アレイ部に対して列ごとに設けられており、
前記参照信号生成部は、各列の前記比較部に前記参照信号を共通に供給する
請求項１〜４の内の何れか一項に記載の固体撮像装置。
【請求項６】
前記単位画素から出力される処理対象信号は、リセットレベルと信号レベルを含み、
前記リセットレベルと前記信号レベルのそれぞれについて、前記２回に亘るＡＤ変換処理を実行して得られた前記リセットレベルと前記信号レベルの各デジタルデータの差分をとる機能部を有する
請求項５に記載の固体撮像装置。
【請求項７】
電荷生成部および当該電荷生成部で生成された電荷に応じたリセットレベルと信号レベルを含む処理対象信号を出力するトランジスタを具備した単位画素が行列状に配置されている画素アレイ部と、
レベルが漸次変化する参照信号を生成する参照信号生成部と、
前記処理対象信号の前記リセットレベルおよび前記信号レベルのそれぞれについて前記参照信号生成部から出力される参照信号を比較する比較部およびＡＤ変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部を有し、前記カウンタ部の出力データに基づき前記リセットレベルと前記信号レベルの差分のデジタルデータを取得する、前記画素アレイ部に対して列ごとに設けられているＡＤ変換部と、
前記比較部の比較結果に基づき各回の前記カウンタ部の動作期間を制御するカウント動作期間制御部と、
前記処理対象信号について、１回目の処理時にはＮ−Ｍビット精度のＡＤ変換処理を行なうことで上位Ｎ−Ｍビット分のデータを取得し、２回目の処理時には、１回目のＮ−Ｍビット精度の分解能では分解できていないＮ−Ｍビット精度での１ＬＳＢ分についてＮビット精度のＡＤ変換処理を行なうことで下位Ｍビット分のデータを取得するように、前記参照信号生成部および前記ＡＤ変換部を制御する駆動制御部と、
前記駆動制御部を制御する主制御部と、
を備え、
前記駆動制御部は、１回目と２回目の双方について、前記参照信号がＡＤ変換のフルレンジ分まで変化するように前記参照信号生成部を制御し、
前記カウント動作期間制御部は、１回目の処理時にはＡＤ変換のフルレンジ分における前記比較部の比較結果が反転するまでの前半の期間もしくは前記比較部の比較結果が反転してからの後半の期間に前記カウンタ部を動作させ、２回目の処理時には前記参照信号が前記処理対象信号のＡＤ変換データが属するＮ−Ｍビット精度での１ＬＳＢ分の下限もしくは上限に相当するレベルに達する時点と前記比較部の比較結果が反転する時点の間の期間に前記カウンタ部を動作させる
撮像装置。
【請求項８】
アナログの処理対象信号を生成する信号生成部と、
レベルが漸次変化する参照信号を生成する参照信号生成部と、
前記信号生成部で生成される前記処理対象信号と前記参照信号生成部から供給される参照信号を比較する比較部と、
ＡＤ変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部と、
前記比較部の比較結果に基づき各回の前記カウンタ部の動作期間を制御するカウント動作期間制御部と、
前記処理対象信号について、１回目の処理時にはＮ−Ｍビット精度のＡＤ変換処理を行なうことで上位Ｎ−Ｍビット分のデータを取得し、２回目の処理時には、１回目のＮ−Ｍビット精度の分解能では分解できていないＮ−Ｍビット精度での１ＬＳＢ分についてＮビット精度のＡＤ変換処理を行なうことで下位Ｍビット分のデータを取得するように、前記参照信号生成部および前記カウンタ部を制御する駆動制御部と、
を備え、
前記駆動制御部は、１回目と２回目の双方について、前記参照信号がＡＤ変換のフルレンジ分まで変化するように前記参照信号生成部を制御し、
前記カウント動作期間制御部は、１回目の処理時にはＡＤ変換のフルレンジ分における前記比較部の比較結果が反転するまでの前半の期間もしくは前記比較部の比較結果が反転してからの後半の期間に前記カウンタ部を動作させ、２回目の処理時には前記参照信号が前記処理対象信号のＡＤ変換データが属するＮ−Ｍビット精度での１ＬＳＢ分の下限もしくは上限に相当するレベルに達する時点と前記比較部の比較結果が反転する時点の間の期間に前記カウンタ部を動作させる
電子機器。
【請求項９】
レベルが漸次変化する参照信号を生成する参照信号生成部と、
アナログの処理対象信号と前記参照信号生成部から出力される参照信号を比較する比較部と、
ＡＤ変換用のカウントクロックの供給を受けて前記比較部の比較結果に基づきカウント動作を行なうカウンタ部と、
前記比較部の比較結果に基づき各回の前記カウンタ部の動作期間を制御するカウント動作期間制御部と、
前記処理対象信号について、１回目の処理時にはＮ−Ｍビット精度のＡＤ変換処理を行なうことで上位Ｎ−Ｍビット分のデータを取得し、２回目の処理時には、１回目のＮ−Ｍビット精度の分解能では分解できていないＮ−Ｍビット精度での１ＬＳＢ分についてＮビット精度のＡＤ変換処理を行なうことで下位Ｍビット分のデータを取得するように、前記参照信号生成部および前記カウンタ部を制御する制御部と、
を備え、
前記制御部は、１回目と２回目の双方について、前記参照信号がＡＤ変換のフルレンジ分まで変化するように前記参照信号生成部を制御し、
前記カウント動作期間制御部は、１回目の処理時にはＡＤ変換のフルレンジ分における前記比較部の比較結果が反転するまでの前半の期間もしくは前記比較部の比較結果が反転してからの後半の期間に前記カウンタ部を動作させ、２回目の処理時には前記参照信号が前記処理対象信号のＡＤ変換データが属するＮ−Ｍビット精度での１ＬＳＢ分の下限もしくは上限に相当するレベルに達する時点と前記比較部の比較結果が反転する時点の間の期間に前記カウンタ部を動作させる
ＡＤ変換装置。
【請求項１０】
レベルが漸次変化する参照信号とアナログの処理対象信号を比較部により比較し、ＡＤ変換用のカウントクロックの供給を受けて前記比較の結果に基づきカウント動作をカウンタ部で行ない、前記カウンタ部の出力データに基づき前記処理対象信号のデジタルデータを取得する際に、
１回目と２回目の双方について、前記参照信号がＡＤ変換のフルレンジ分まで変化するようにしつつ、
１回目の処理時にはＡＤ変換のフルレンジ分における前記比較部の比較結果が反転するまでの前半の期間もしくは前記比較部の比較結果が反転してからの後半の期間に前記カウンタ部を動作させ、２回目の処理時には前記参照信号が前記処理対象信号のＡＤ変換データが属するＮ−Ｍビット精度での１ＬＳＢ分の下限もしくは上限に相当するレベルに達する時点と前記比較部の比較結果が反転する時点の間の期間に前記カウンタ部を動作させることにより、
前記処理対象信号について、１回目の処理時にはＮ−Ｍビット精度のＡＤ変換処理を行なうことで上位Ｎ−Ｍビット分のデータを取得し、２回目の処理時には、１回目のＮ−Ｍビット精度の分解能では分解できていないＮ−Ｍビット精度での１ＬＳＢ分についてＮビット精度のＡＤ変換処理を行なうことで下位Ｍビット分のデータを取得する
ＡＤ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、撮像装置、電子機器、ＡＤ変換装置、ＡＤ変換方法に関する。
【背景技術】
【０００２】
光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。
【０００３】
たとえば、映像機器の分野では、物理量のうちの光（電磁波の一例）を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。
【０００４】
たとえば、いわゆるＸ−Ｙアドレス型の固体撮像装置では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出すカラム読出方式（列並列出力方式）が多く用いられている。画素部から読み出されたアナログの画素信号は、必要に応じて、アナログ−デジタル変換装置（ＡＤ変換装置／ＡＤＣ：Analog Digital Converter）にてデジタルデータに変換する。このため、種々のＡＤ変換の仕組みが提案されている。
【０００５】
ＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型のＡＤ変換方式がある（特許文献１を参照）。なお、参照信号比較型は、スロープ積分型あるいはランプ信号比較型などとも称される。参照信号比較型のＡＤ変換方式では、デジタルデータに変換するための電圧比較用に、漸次値の変化するいわゆるランプ状の参照信号（ランプ波：ある決められた振幅・傾きを持つもの：階段波でもよい）を使用する。そして、アナログの単位信号と参照信号を比較するとともに、比較処理結果に基づくカウント動作有効期間にカウント処理を行なうことで得られるカウント値に基づいて単位信号のデジタルデータを取得する。参照信号比較型のＡＤ変換方式と前述のカラム読出方式を組み合わせた方式（カラムＡＤ方式と称する）にすることで、画素からのアナログ出力を列並列に低帯域でＡＤ変換ができ、高画質と高速を両立するイメージセンサに適しているといえる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３２８１３５号公報
【特許文献２】特開昭５６−０９６５２７号公報
【特許文献３】特開２００２−２３２２９１号公報
【特許文献４】米国特許第６６７０９０４号明細書
【０００７】
たとえば、近年、ＣＭＯＳセンサは、低消費電力や高速性の優位性を生かし、携帯電話、デジタルカメラ（コンパクト型や高級一眼レフ型）、カムコーダー、監視カメラ、誘導装置などに広く搭載されるようになってきている。また最近では、画像処理などの機能回路ブロックも一緒にオンチップ化した、高性能・高画質のＣＭＯＳセンサも登場し始めている。これらに、参照信号比較型のＡＤ変換方式を適用することが考えられる。
【０００８】
図９は、特許文献１に記載の仕組みを示す図である。ここでは、特許文献１における参照信号比較型のＡＤ変換方式を適用した固体撮像装置１Ｚの構成例を簡易的に変形して示す。固体撮像装置１Ｚは、画素アレイ部１０、水平走査部１２、垂直走査部１４、ＰＬＬ回路２０ｘ、全体を制御するシステム制御ユニット２０ｙ、カラムＡＤ変換部２６、参照信号SLP_ADC を生成する参照信号生成部２７、センスアンプ２８ａ、信号処理・インタフェース部２８ｚなどを有する。画素アレイ部１０には、単位画素３が２次元マトリクス状に配列されている。ＰＬＬ回路２０ｘは、外部から入力される基本クロックCKに基づき内部クロックCKX を生成して、参照信号生成部２７やカウンタ部２５４に供給する。
【０００９】
カラムＡＤ変換部２６は、垂直列（カラム）ごとに、比較部２５２とカウンタ部２５４を有する。カウンタ部２５４は、一例として、１３段のラッチLT_00 〜LT_12 を直列に接続したリップルカウンタ（Ripple Counter）形式で、かつ、アップカウントとダウンカウントを切替可能に接続した、１３ビット対応の構成である。
【００１０】
カウンタ部２５４から出力されるデータＤ０〜Ｄ１２は、小振幅レベル（たとえば数１００ｍＶp-p ）で、水平信号線１８を介してセンスアンプ２８ａへ送られる。センスアンプ２８ａは、小振幅レベルのデータＤ０〜Ｄ１２を論理レベル（たとえば２〜３Ｖp-p ）まで増幅して信号処理・インタフェース部２８ｚへ渡す。信号処理・インタフェース部２８ｚは、１３ビットのデータＤ０〜Ｄ１２に対して所定のデジタル信号処理を行ない、１２ビットの出力データＤout（Ｄ０〜Ｄ１１）にして図示しない後段回路へ渡す。
【００１１】
ＡＤ変換動作は次の通りである。先ず、単位画素３から垂直信号線１９を介して画素信号電圧ＶｘがカラムＡＤ変換部２６側に読み出される。比較部２５２は、画素信号電圧Ｖｘを参照信号生成部２７からの参照信号SLP_ADC と比較して、比較結果を、カウンタ部２５４の初段のラッチLT_00 に供給する。ラッチLT_00 にはＰＬＬ回路２０ｘから内部クロックCKX も供給されている。カウンタ部２５４は、たとえばカウンタ部２５４の比較結果がＨのときにカウント動作する。このカウント結果を画素信号電圧Ｖｘのデジタルデータとして取得することで、ＡＤ変換を実現している。つまり、垂直列ごとにＡＤ変換器が設置され、選択行について各単位画素３の画素信号電圧Ｖｘ（アナログ信号）を各垂直信号線１９に一括して読み出し、画素信号電圧Ｖｘのリセットレベルと信号レベルのそれぞれについて直接にＡＤ変換する。
【００１２】
特許文献１では、このＡＤ変換処理過程で、リセットレベルと信号レベルの各ＡＤ変換結果の差分処理も同時に行なっている。参照信号比較型のＡＤ変換処理を垂直列ごとに行なうことで、デジタル領域でＣＤＳ（Correlated Double Sampling；相関２重サンプリング）処理を行なうのである。このため、アナログ領域でＣＤＳ処理を行なうことによる欠点がなくなり、高精度のノイズ除去が実行できる。このカラムＡＤ方式では、画面の水平方向一行ごとの並列処理であるため、水平方向走査に高周波駆動する必要がなく、ＡＤ変換は垂直方向の低速走査周波数で済むため、高周波帯域で発生するノイズ成分と信号成分を容易に分離することができるなどの利点がある。
【００１３】
図９Ａは、特許文献２に記載の仕組みを示す図である。目標値の近くに達するまでは参照信号の傾きを急にしてＡＤ変換しその結果を保持し、目標値の近くに達したら傾きを緩やに変更してＡＤ変換するようにしている。このような参照信号の切替えに、比較的大掛かりな（図からはそのように解される）参照電圧源およびロジックコントロール回路が必要とされている。
【００１４】
図９Ｂは、特許文献３に記載の仕組みを示す図である。１回目には、列ごとに設けられた比較器の一方の入力端子に画素信号を与え、他方の入力端子に大きな電圧ステップの階段波を参照電圧で与え、比較器が反転するときのステップ数に対応したカウント値を上位ビットとしてラッチ回路に保持するとともに、そのときの参照電圧を容量に保持する。容量は、比較手段の比較結果が変化する時点の参照電圧を保持する参照電圧保持手段の一例である。２回目には、別の容量を介して小さな電圧ステップを参照電圧より与え再び比較器が反転するときのカウント値を下位ビット用のラッチ回路に保持する。つまり、２回目は、参照電圧保持手段（容量）に保持された参照電圧の値を起点として下位のデータビット域に対応するステップで参照電圧を階段波状に変化させてＡＤ変換を行なう。画素ごとに、参照電圧の傾きの変化点が異なる方式になっている。
【００１５】
図９Ｃは、特許文献４に記載の仕組みを示す図である。２種の参照信号を使用し、アナログからデジタルへの変換プロセスを“coarse”と“fine”の２つのステップに分けることで、アナログからデジタルへの変換サイクル時間を短くするようにしている。“coarse”用の参照信号はスイッチ３０４を介して比較器３０６に入力し、“fine”用の参照信号はキャパシタ３０２を介して比較器３０６に入力する構成を採っている。好ましい態様として、“coarse”用の参照信号は最上位ビット（ＭＳＢ）に対応付けておき、“fine”用の参照信号は最下位ビット（ＬＳＢ）に対応付けておく。そして、１回目は、スイッチ３０４をオンにし“coarse”用の参照信号のみを使用してアナログ信号と比較し、両者が一致したことを比較器３０６が検知するとその情報を使ってスイッチ３０４をオフし、このときのカウンタ値を保持する。そして、その時点の“coarse”用の参照信号の値（キャパシタ３０２に保持されている）に“fine”用の参照信号を重畳して２回目のＡＤ変換処理をする。特許文献３と同様に、画素ごとに、参照電圧の傾きの変化点が異なる方式になっている。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、特許文献１を始めとする従来の参照信号比較型のＡＤ変換方式では、変換対象のアナログ信号とある決められた振幅・傾きを持つ参照信号を比較し、比較結果に基づくカウント動作有効期間にカウント処理を行なう。よって、カウント動作期間がアナログ信号レベルに左右されることになり、アナログ信号レベルによっては、カウント数が増え（つまりカウント動作期間が長くなり）、カウンタ動作によるの消費電力が大きくなってしまうという難点がある。
【００１７】
これに対して、特許文献２〜３に記載の仕組みは、１回目と２回目で参照信号の傾きを変え（１回目は「急」で２回目は「緩やか」）上位ビットと下位ビットを分けて量子化することで、少ないクロック数で低消費電力化が可能な仕組みにしている。
【００１８】
しかしながら、特許文献２〜４に記載のＡＤ変換の仕組みは、信号レベルごとに参照電圧の傾きの変化点が異なる方式となるので、複数の処理対象信号について並行してＡＤ変換する方式（カラムＡＤ方式など）と組み合わせるときには、処理対象信号ごとに、参照電圧の傾きを、各信号レベルに応じたそれぞれ独自の位置で、粗精度変換用の傾き（急）から高精度変換用の傾き（緩やか）に切り替えるための構成が必要となる。処理対象信号ごとに参照電圧の傾きの変化点が異なる方式、つまり、処理対象信号ごとに参照電圧源を必要とする構成となってしまうので、回路規模や精度の点で難点があると考えられる。
【００１９】
たとえば、特許文献２に記載の仕組みを利用して、イメージセンサ上のカラムごとに並列に図９Ａに示したＡＤ変換器を実装する場合、カラムごとに参照電圧源およびロジックコントロール回路が必要であり、回路規模が大きくなってしまう。
【００２０】
特許文献３の仕組みでは、カラムごとに容量を２つ使用する構成であり、これら２つの容量を小型化することが困難であるため、微細化に不向きである。上位ビットのＡＤ変換時には参照電圧源の出力をそのまま参照する一方で下位ビットのＡＤ変換時には容量比に基づく参照電圧を参照するため、製造時のばらつきによって上位ビットと下位ビットの境界におけるリニアリティが悪化する懸念がある。
【００２１】
特許文献４の仕組みでは、“fine”用の参照信号のためにキャパシタ３０２（容量）を使用するのでカラムごとに使用する容量数は特許文献３より少ないが、特許文献３と同様に、この容量を微細化することが困難であるため、微細化に不向きである。加えて、スイッチ３０４のオン／オフ動作に起因する電荷注入の影響により、カラムごとに比較器３０６のオフセット電圧が異なり、縦筋状のノイズとして出現するという懸念がある。１回目の処理で参照信号とアナログ信号が一致したときの“coarse”用の参照信号の値をキャパシタ３０２に保持しておき、これに“fine”用の参照信号を重畳する方式であるので、スイッチノイズやランダムノイズによって“coarse”と“fine”の繋ぎ目が保障されない懸念があり、この場合には段差が生じ、正しくＡＤ変換することができない。
【００２２】
本発明は、上記事情に鑑みてなされたものであり、特許文献２〜４で発生する問題の少なくとも１つを解決しつつ、カウンタ動作を起因とする電力消費を抑えることのできる、新たなＡＤ変換の仕組みと、このＡＤ変換の仕組みを利用する各種の装置・機器を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明に係るＡＤ変換の仕組みは、レベルが漸次変化する参照信号とアナログの処理対象信号を比較部により比較し、ＡＤ変換用のカウントクロックの供給を受けて比較の結果に基づきカウント動作をカウンタ部で行ない、カウンタ部の出力データに基づき処理対象信号のデジタルデータを取得する。つまり、ＡＤ変換部では、参照信号比較型のＡＤ変換処理を行なう。
【００２４】
この際、同一信号について、ビット分解能の異なる状態で２回のＡＤ変換処理を行なう。以下、単に２回ＡＤ変換とも言う。１回目は低分解能（Ｎ−Ｍビット精度）で、２回目は高分解能（Ｎビット精度）にする。このとき、１回目と２回目の双方について、参照信号がＡＤ変換のフルレンジ分まで変化するようにする。そして、１回目の処理時にはＡＤ変換のフルレンジ分における比較部の比較結果が反転するまでの前半の期間もしくは比較部の比較結果が反転してからの後半の期間にカウンタ部を動作させる。２回目の処理時には参照信号が処理対象信号のＡＤ変換データが属するＮ−Ｍビット精度での１ＬＳＢ分の下限もしくは上限に相当するレベルに達する時点と比較部の比較結果が反転する時点の間の期間にカウンタ部を動作させる。
【００２５】
こうすることで、処理対象信号について、１回目の処理時にはＮ−Ｍビット精度のＡＤ変換処理により上位Ｎ−Ｍビット分のデータを取得し、２回目の処理時には、１回目のＮ−Ｍビット精度の分解能では分解できていないＮ−Ｍビット精度での１ＬＳＢ分についてＮビット精度のＡＤ変換処理により下位Ｍビット分のデータを取得する。
【００２６】
１回目と２回目で上位ビットと下位ビットを分けて量子化する。１回目と２回目の双方について参照信号をＡＤ変換のフルレンジ分まで変化させる。ビット分解能を変化させる仕組みは、参照信号の傾きを変化させる方式、カウンタ部のクロック周波数を変更する方式の何れをも採り得る。
【００２７】
参照信号がＡＤ変換のフルレンジ分まで変化させた状態で、カウンタ部のカウント動作期間をＮ−Ｍビット精度での１ＬＳＢ分の範囲内に抑えるために、本発明では、比較部の比較結果に基づき各回のカウンタ部の動作期間を制御する。
【００２８】
このような仕組みでは、同一の処理対象信号について、１回目は低ビット分解能で処理し、１回目で分解しきれない１ＬＳＢ分についてのみ高ビット分解能でＡＤ変換するが、参照信号は、信号レベルごとにその傾きの変化点が異なる方式ではなく、１・２回目ともにフルレンジで変化する。２回目は、Ｎビット精度でＡＤ変換するし、そのカウント動作期間は、最大でも、１回目のＮ−Ｍビット精度での１ＬＳＢ分に制限される。
【００２９】
このようなＡＤ変換の仕組みを適用したＡＤ変換装置は、たとえば固体撮像装置に適用される。なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。固体撮像装置のみではなく、撮像装置やその他のあらゆる電子機器にも適用可能である。この場合、撮像装置やその他の電子機器として、ＡＤ変換装置や固体撮像装置と同様の効果が得られる。ここで、撮像装置は、たとえば、カメラ（あるいはカメラシステム）や撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
【発明の効果】
【００３０】
本発明の一態様によれば、ビット精度を落とさずにカウンタの動作時間を短縮させることにより、高分解能のＡＤ変換を低消費電力で実現できる。参照信号を１・２回目ともにフルレンジで変化させるので、信号レベルごとに参照電圧の傾きの変化点が異なる方式を採った場合の問題は発生しない。
【００３１】
参照信号を１・２回目ともにフルレンジで変化させるので、ビット分解能を変化させる仕組みの制限はなく、参照信号の傾きを変化させる方式やカウンタ部のクロック周波数を変更する方式の何れをも採り得る。加えて、複数の信号について並行してＡＤ変換する場合に、参照信号を生成する参照信号生成部を共通化することもできる。カラムＡＤ変換方式を採る場合に、ビット精度を落とすことなく、カウンタ動作を起因とする電力消費を低減することができるようになる。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ型の固体撮像装置（ＣＭＯＳイメージセンサ）の基本構成図である。
【図２】参照信号生成部のＤＡ変換部の構成例を示す図である。
【図３】ビット分解能と参照信号の傾き並びにカウンタ部が使用するカウントクロックの周波数の関係を説明する図である。
【図３Ａ】前半カウント方式で１回目で取得するデータ、２回目で取得するデータ、両データに基づく画素データを取得する演算式、参照信号の変化方向との関係における２回目のカウント動作期間との関係を示す図である。
【図３Ｂ】本実施形態の２回ＡＤ変換の基本動作（第１例：その１）を説明する図である。
【図３Ｃ】本実施形態の２回ＡＤ変換の基本動作（第１例：その２）を説明する図である。
【図３Ｄ】本実施形態の２回ＡＤ変換の基本動作（第２例：その１）を説明する図である。
【図３Ｅ】本実施形態の２回ＡＤ変換の基本動作（第２例：その２）を説明する図である。
【図３Ｆ】後半カウント方式で１回目で取得するデータ、２回目で取得するデータ、両データに基づく画素データを取得する演算式、参照信号の変化方向との関係における２回目のカウント動作期間との関係を示す図である。
【図３Ｇ】本実施形態の２回ＡＤ変換の基本動作（第３例：その１）を説明する図である。
【図３Ｈ】本実施形態の２回ＡＤ変換の基本動作（第３例：その２）を説明する図である。
【図４】第１実施形態の固体撮像装置のＡＤ変換処理とＣＤＳ処理に着目した簡易的な回路構成図である。
【図４Ａ】第１実施形態に使用される比較部の構成例を示す図である。
【図４Ｂ】第１実施形態に使用されるカウント動作期間制御部の一部の詳細構成例を示す図である。
【図４Ｃ】第１実施形態の固体撮像装置に使用されるカウンタ部の構成例を示す図である。
【図４Ｄ】第１実施形態の固体撮像装置における２回ＡＤ変換動作を説明するタイミングチャートである。
【図５】第２実施形態の固体撮像装置のＡＤ変換処理とＣＤＳ処理に着目した簡易的な回路構成図である。
【図５Ａ】第２実施形態の固体撮像装置に使用されるカウンタ部の構成例を示す図である。
【図５Ｂ】第２実施形態の固体撮像装置に使用される参照信号生成部（ＤＡ変換部）の構成例を示す図である。
【図５Ｃ】第２実施形態のカウント動作期間制御部の構成例を示す図である。
【図５Ｄ】第２実施形態のカウント動作期間制御部の動作を説明する図である。
【図５Ｅ】第２実施形態のカウント動作期間制御部の動作を説明する図である。
【図５Ｆ】第２実施形態の固体撮像装置における２回ＡＤ変換動作を説明するタイミングチャートである。
【図６】第３実施形態の固体撮像装置における２回ＡＤ変換動作を説明するタイミングチャートである。
【図７】第４実施形態の撮像装置を説明する図である。
【図８】第５実施形態の電子機器を説明する図である。
【図９】特許文献１に記載の仕組みを示す図である。
【図９Ａ】特許文献２に記載の仕組みを示す図である。
【図９Ｂ】特許文献３に記載の仕組みを示す図である。
【図９Ｃ】特許文献４に記載の仕組みを示す図である。
【発明を実施するための形態】
【００３３】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００３４】
なお、説明は以下の順序で行なう。
１．固体撮像装置：基本構成
２．参照信号生成部：基本構成
３．２回ＡＤ変換の原理
４．第１実施形態（参照信号の傾きを各回で異ならせる例＆２回目開始判定にデジタルコンパレータを利用する例）
５．第２実施形態（参照信号の傾きを各回で異ならせる例＆２回目開始判定にシフトレジスタを利用する例）
６．第３実施形態（カウント周波数を各回で異ならせる例）
７．第４実施形態（撮像装置への適用例）
８．第５実施形態（電子機器への適用例）
【００３５】
各機能要素について実施形態別に区別する際には、Ａ，Ｂ，Ｃ，…などのように大文字の英語の参照子を付して記載することがあり、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。
【００３６】
なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ型の固体撮像装置をデバイスとして使用した場合を例に説明する。特に断りのない限り、ＣＭＯＳ型の固体撮像装置は、全ての単位画素がｎＭＯＳ（ｎチャネル型のＭＯＳトランジスタ）よりなり、信号電荷は負電荷（電子）であるものとして説明する。ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らないし、単位画素がｐＭＯＳ（ｐチャネル型のＭＯＳトランジスタ）で構成されていてもよいし、信号電荷は正電荷（正孔・ホール）であってもよい。
【００３７】
光や放射線などの外部から入力される電磁波に対して感応性をする単位画素をライン状もしくはマトリクス状に複数個配列してなりアドレス制御にて信号を読み出す物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。
【００３８】
＜固体撮像装置：基本構成＞
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ型の固体撮像装置（ＣＭＯＳイメージセンサ）の基本構成図である。固体撮像装置も半導体装置の一例である。固体撮像装置１は、複数個の単位画素３が２次元マトリクス状に配列された画素アレイ部１０を有する。固体撮像装置１は、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。
【００３９】
図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。後述するように、単位画素３は検知部の一例である受光素子（電荷生成部）としてのフォトダイオードの他にたとえば、電荷転送用やリセット用や増幅用などの３個あるいは４個のトランジスタを有する画素内アンプを有する。単位画素３からは、列ごとに垂直信号線１９を介して画素信号電圧Ｖｘが出力される。
【００４０】
垂直信号線１９の画素信号電圧Ｖｘは、時間系列として、基準レベルとしての画素信号の雑音を含むリセットレベルＳrst の後に信号レベルＳsig が現れるものである。信号レベルＳsig はリセットレベルＳrst に信号成分Ｖsig を加えたレベルであり、Ｓsig （＝Ｓrst ＋Ｖsig ）−Ｓrst で信号成分Ｖsig が得られる。
【００４１】
固体撮像装置１はさらに、ＣＤＳ（Correlated Double Sampling；相関２重サンプリング）処理機能やデジタル変換機能をなすＡＤ変換部２５０が列並列に設けられているカラムＡＤ変換部２６を有する。ＡＤ変換部２５０は、比較部２５２とカウンタ部２５４を主要の機能部として有する。“列並列”とは、垂直列の垂直信号線１９（列信号線の一例）に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部（ＡＤ変換部）などが設けられていることを意味する。このような読出方式をカラム読出方式と称する。
【００４２】
固体撮像装置１はさらに、駆動制御部７、単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、カラムＡＤ変換部２６にＡＤ変換用の参照信号SLP_ADC を供給する参照信号生成部２７と、出力部２８を備えている。
【００４３】
駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能の実現のため水平走査部１２（列走査回路）、垂直走査部１４（行走査回路）、および通信・タイミング制御部２０を備えている。
【００４４】
水平走査部１２は、列アドレスや列走査を制御する水平アドレス設定部１２ａや水平駆動部１２ｂなどを有し、データ転送動作時に読み出すべきデータのカラム位置を指示する。垂直走査部１４は、行アドレスや行走査を制御する垂直アドレス設定部１４ａや垂直駆動部１４ｂなどを有する。水平走査部１２や垂直走査部１４は、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答して行・列の選択動作（走査）を開始する。
【００４５】
通信・タイミング制御部２０は、端子５ａを介して入力されるマスタークロックCLK0に同期したクロックをデバイス内の各部（走査部１２，１４やカラムＡＤ変換部２６）に供給するタイミングジェネレータ（読出アドレス制御装置の一例）の機能ブロックを備える。さらに、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックを備える。
【００４６】
たとえば、通信・タイミング制御部２０は、内部クロックを生成するクロック変換部の機能を持つクロック変換部２０ａおよび通信機能や各部を制御する機能を持つシステム制御部２０ｂなどを有する。クロック変換部２０ａは、端子５ａを介して入力されるマスタークロックCLK0に基づき、マスタークロックCLK0よりも高速周波数のパルスを生成する逓倍回路を内蔵しており、カウントクロックＣＫcnt1やカウントクロックＣＫdac1などの内部クロックを生成する。
【００４７】
出力部２８は、データ転送用の信号線（転送配線）である水平信号線１８上の信号（デジタルデータではあるが小振幅）を検出するセンスアンプ２８ａ（Ｓ・Ａ）と、固体撮像装置１と外部とのインタフェース機能をなすインタフェース部２８ｂ（ＩＦ部）を有する。インタフェース部２８ｂの出力は出力端５ｃに接続されており、映像データが後段回路に出力される。出力部２８は、センスアンプ２８ａとインタフェース部２８ｂとの間に、各種のデジタル演算処理を行なうデジタル演算部２９を必要に応じて設けてもよい。
【００４８】
単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ変換部２６の垂直列ごとに設けられているＡＤ変換部２５０と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。
【００４９】
垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。垂直アドレス設定部１４ａは、信号を読み出す行（読出し行：選択行や信号出力行とも称する）の他に、電子シャッタ用の行なども選択する。
【００５０】
［カラムＡＤ回路と参照信号生成部の詳細］
ＡＤ変換部２５０におけるＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型、スロープ積分型、あるいはランプ信号比較型などとも称されるＡＤ変換方式を採用する。この手法は、簡単な構成でＡＤ変換器が実現できるため、並列に設けても回路規模が大きくならないという特徴を有している。参照信号比較型のＡＤ変換に当たっては、変換開始（比較処理の開始）から変換終了（比較処理の終了）までの時間に基づいてカウント動作有効期間Ｔenを決定し（ここではその期間を示すカウントイネーブル信号ENとする）、その期間のクロック数に基づき処理対象信号をデジタルデータに変換する。
【００５１】
参照信号比較型ＡＤ変換方式を採用する場合に、考え方としては、参照信号生成部２７も列並列で（画素列ごとに）設けることも考えられる。たとえば、各画素列に比較器と参照信号発生器を設け、自列の比較器の比較結果を基に、逐次、参照信号の値を対応する列の参照信号発生器で変化させていく構成を採る場合である。しかしながらこれでは回路規模や消費電力が増える。そこで、本実施形態では、参照信号生成部２７を全列共通に使用する構成を採り、参照信号生成部２７から発生される参照信号SLP_ADC を各画素列のＡＤ変換部２５０が共通に使用する構成にする。
【００５２】
このため、参照信号生成部２７は、ＤＡ変換部２７０（ＤＡＣ；Digital Analog Converter）を有し、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫdac1に同期して、制御データＣＮ４で示される傾き（変化率）の参照信号SLP_ADC を生成する。カウントクロックＣＫdac1はカウンタ部２５４用のカウントクロックＣＫcnt1と同一にしてもよい。参照信号SLP_ADC は、全体的にある傾きを持って線形に変化する波形を持つものであればよく、その変化が滑らかなスロープ状を呈するものであってもよいし、階段状に順次変化するものであってもよい。
【００５３】
参照信号比較型のＡＤ変換に当たっては、比較部２５２による参照信号SLP_ADC と画素信号電圧Ｖｘとの比較結果に基づいてカウント動作有効期間Ｔen（その期間を示す信号をカウントイネーブル信号ENと称する）を決定し、カウントイネーブル信号ENがアクティブな期間のカウントクロックＣＫcnt1のクロック数に基づきアナログの処理対象信号をデジタルデータに変換する。
【００５４】
基準レベル（リセットレベルＳrst ）についての処理をプリチャージ相（Ｐ相と省略して記すこともある）の処理と称し、信号レベルＳsig についての処理をデータ相（Ｄ相と省略して記すこともある）の処理と称する。Ｐ相の処理後にＤ相の処理を行なう場合、Ｄ相の処理はリセットレベルＳrst に信号成分Ｖsig を加えた信号レベルＳsig についての処理となる。
【００５５】
カウント動作有効期間Ｔenとしては、ＡＤ変換部２５０にてＰ相レベルとＤ相レベルとの間の差分処理を行なう場合には、たとえば一般的には、各相の処理時に何れも、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点（事実上は交差する時点：以下同様）とする第１処理例を採り得る。Ｐ相・Ｄ相の何れのＡＤ変換処理時にも、比較出力Ｃｏの変化点に対して前半でカウントを行なう方式（前半カウント方式と称する）である。
【００５６】
この場合、１画素の信号成分Ｖsig のデジタルデータＤsig を取得するためのＰ相・Ｄ相のカウント処理において、カウンタを、ダウンカウント動作とアップカウント動作を切り替えて動作させると、ＣＤＳ処理も同時に実現でき効率的である。すなわち、Ｐ相処理で得られる信号レベルＳsig のデジタルデータをＤrst 、信号成分Ｖsig のデジタルデータをＤsig とすると、Ｄ相処理で得られるデジタルデータはＤrst ＋Ｄsig となる。ここで、Ｐ相・Ｄ相でカウントモードを異ならせるとＤrst ＋Ｄsig −Ｄrst ＝Ｄsig （あるいはその負の値）の演算結果がＤ相処理後に自動的に取得される。Ｐ相・Ｄ相の差分処理を、カウント動作有効期間Ｔenを同一（前半カウント方式）にしたまま、カウントモードを異ならせることで、実現する方式とも言える。
【００５７】
なお、第１処理例に対する変形例として、Ｐ相・Ｄ相の何れのＡＤ変換処理時にも、比較出力Ｃｏの変化点に対して後半でカウントを行なう方式（後半カウント方式と称する）を採ることもできる。この場合にも、Ｐ相・Ｄ相の差分処理を、カウント動作有効期間Ｔenを同一（後半カウント方式）にしたまま、カウントモードを異ならせることで、実現する方式にすることもできる。
【００５８】
あるいは、ＡＤ変換部２５０にてＰ相レベルとＤ相レベルとの間の差分処理を行なう場合に、各相の処理の何れか一方は、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点とするが、他方はカウント開始を参照信号SLP_ADC と処理対象信号電圧とが一致する時点としカウント終了をその回の所望のカウント数に到達する時点（典型的には最大ＡＤ変換期間が到達した時点）とする第２処理例を採ることもできる。Ｐ相・Ｄ相の一方のＡＤ変換処理時には比較出力Ｃｏの変化点に対して前半でカウントを行ない、Ｐ相・Ｄ相の他方のＡＤ変換処理時には比較出力Ｃｏの変化点に対して後半でカウントを行なう、つまり、Ｐ相・Ｄ相でカウント動作有効期間Ｔenを前半・後半に切り分けるという方式（前後半カウント方式と称する）である。
【００５９】
後半カウントの考え方は、フルレンジのデジタルデータをＤｍ、画素信号電圧ＶｘのデジタルデータをＤｘとしたとき、後半カウントで得られるデータはＤｍ−Ｄｘ（つまりＤｘに対しては補数）になることを利用するものである。この特質と前半カウントで得られるデータの特質（実数）を利用するのが前後半カウント方式である。この場合、カウンタは、Ｐ相・Ｄ相のカウント処理において、ダウンカウント動作とアップカウント動作の何れか一方のみで動作すればよく、この場合も、ＣＤＳ処理も同時に実現できる。
【００６０】
すなわち、Ｐ相処理時の初期値をＤini とすると、Ｐ相処理で得られるデジタルデータはＤini ±Ｄrst になり、その後のＤ相処理で得られるデジタルデータは｛（Ｄini ±Ｄrst ）±（Ｄｍ−（Ｄsig ＋Ｄrst ））｝になる。“±”は、カウントモードに依存し、アップモード時は“＋”、ダウンモード時は“−”である。ここで、アップモード時は、Ｄini ＝−Ｄｍにすることで、Ｄ相処理後に−Ｄsig が自動的に取得されるし、ダウンモード時は、Ｄini ＝Ｄｍにすることで、Ｄsig がＤ相処理後に自動的に取得される。Ｐ相・Ｄ相の差分処理を、カウントモードを同一にしたまま、カウント動作有効期間Ｔenを異ならせることで実現する方式とも言える。
【００６１】
考え方としては、Ｐ相処理結果とＤ相処理結果を独立に保持しておき、ＡＤ変換部２５０の後段（たとえばデジタル演算部２９）にてＰ相レベルとＤ相レベルとの間の差分処理を行なうことも考えられる。Ｐ相データとＤ相データを個別に出力部２８側に転送し、デジタル演算部２９でＣＤＳ処理を行なうということである。この場合には、各相の処理時に何れも、カウント開始を参照信号SLP_ADC の変化開始時点としカウント終了を参照信号SLP_ADC と処理対象信号電圧とが一致する時点、もしくはカウント開始を参照信号SLP_ADC と処理対象信号電圧とが一致する時点としカウント終了をその回の所望のカウント数に到達する時点（典型的には最大ＡＤ変換期間が到達した時点）とする第３処理例を採ることもできる。この場合、カウンタは、Ｐ相・Ｄ相のカウント処理において、ダウンカウント動作とアップカウント動作の何れか一方のみで動作すればよい。
【００６２】
ここでは、３つの処理例を説明したが、本出願人は、その他にも、参照信号比較型のＡＤ変換方式を種々提案しており、それらも基本的には後述する各実施形態で採用し得るものである。
【００６３】
何れの処理例においても、原理的には、コンパレータ（電圧比較器）に参照信号SLP_ADC を供給し、垂直信号線１９を介して入力されたアナログの画素信号を参照信号SLP_ADC と比較するとともに、カウント動作有効期間Ｔenに入るとクロック信号でのカウント（計数）を開始することによって、指定されているカウント動作有効期間Ｔenにおけるクロック数をカウントすることでＡＤ変換を行なう。
【００６４】
前述のような参照信号比較型のＡＤ変換を行なうため、本実施形態のＡＤ変換部２５０は、比較部２５２（COMP）と、カウント動作期間制御部２５３（ＥＮ生成）と、カウンタ部２５４を備える。好ましくは、カウンタ部２５４は、アップカウントモードとダウンカウントモードを切替可能なものにする。本例ではさらに、カウンタ部２５４の後段に、水平転送用のラッチ２５７（メモリ）を内蔵したデータ記憶部２５６を備える。
【００６５】
比較部２５２は、参照信号生成部２７で生成される参照信号SLP_ADC と、選択行の単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…，Ｈｈ）を経由し得られるアナログの画素信号電圧Ｖｘを比較する。比較部２５２は、参照信号SLP_ADC と画素信号電圧Ｖｘが一致したとき比較出力Co（コンパレート出力）を反転する。
【００６６】
カウント動作期間制御部２５３は、処理対象信号である画素信号電圧Ｖｘについて、１回目の処理時にはＮ−Ｍビット精度のＡＤ変換処理を行なうことで上位Ｎ−Ｍビット分のデータを取得し、２回目の処理時にはＮビット精度のＡＤ変換処理を行なうことで下位Ｍビット分のデータを取得するように、ＡＤ変換部２５０のカウンタ部２５４の動作期間を制御する。カウント動作期間制御部２５３は、カウントイネーブル信号ENをカウンタ部２５４に供給して、カウンタ部２５４のカウント動作期間を制御する。
【００６７】
カウント動作期間制御部２５３は、１・２回目ともに比較部２５２からの比較出力Coを参照して、さらに２回目では１回目の比較出力Coの変化時点の参照信号SLP_ADC のレベル（たとえば、そのときのＤＡ変換部２７０のカウント値）を参照して、比較部２５２の比較出力Coと一定の関係を持つ次の（これから処理する）カウント動作有効期間Ｔenを規定するカウントイネーブル信号ENを生成する。２回目のため、カウント動作期間制御部２５３は、１回目の比較出力Coの変化時点の参照信号SLP_ADC のレベル（たとえば、そのときのＤＡ変換部２７０のカウント値）を特定する情報を保持しておく仕組み（１ＬＳＢレベル情報取得部の機能）を持つ。
【００６８】
これらの実現のため、参照信号生成部２７からカウント動作期間制御部２５３に所定の情報が供給される。「所定の情報」は、ＤＡ変換部２７０の構成や、それに対応したカウント動作期間制御部２５３の具体的な構成に適合したものが使用される。その具体例については第１〜第３実施形態で説明する。何回目の処理であるのかを判断するため、通信・タイミング制御部２０からカウント動作期間制御部２５３に制御信号が供給される。
【００６９】
カウンタ部２５４は、カウント動作期間制御部２５３からのカウントイネーブル信号ENのアクティブ期間をカウントクロックＣＫcnt1でカウントし、カウント結果を保持する。
【００７０】
このような構成において、ＡＤ変換部２５０は、所定の画素信号読出期間において、カウント動作を行ない、所定のタイミングでカウント結果を出力する。すなわち、先ず、比較部２５２では、参照信号生成部２７からの参照信号SLP_ADC と、垂直信号線１９を介して入力される画素信号電圧Ｖｘを比較する。双方の電圧が同じになると、比較部２５２の比較出力Coが反転する。たとえば、比較部２５２は、電源電位などのＨレベルをインアクティブ状態として、画素信号電圧Ｖｘと参照信号SLP_ADC とが一致したときに、Ｌレベル（アクティブ状態）へ遷移する。
【００７１】
詳細は後述するが、本実施形態のＡＤ変換部２５０は、同一処理対象信号について、１回目は低い解像度（粗いビット分解能）のＡＤ変換を行ない（coarseなＡＤ変換）、１回目の粗いビット分解能では分解できていない１ＬＳＢ分について、２回目で高い解像度（高精度のビット分解能）のＡＤ変換を行なう（fineなＡＤ変換）と言った、解像度（ビット分解能）の異なる複数回のＡＤ変換を行なう。その制御をカウント動作期間制御部２５３がカウントイネーブル信号ENを生成することで実現する。
【００７２】
本実施形態では、カウント動作期間制御部２５３は、１回目のＡＤ変換処理時に比較部２５２の比較出力Coが反転したときの参照信号SLP_ADC のレベルを示す情報を保持しておき、その情報を用いて、その近傍でのみ（詳しくは最大でも低分解能の１ＬＳＢ分）カウンタ部２５４が動作するように２回目のＡＤ変換を行なうカウンタ動作期間を制御する。２回目のＡＤ変換時のカウンタ部２５４のカウント動作期間を、最大でも低分解能の１ＬＳＢ分をＮビット精度でカウントする期間に制限することで電力消費を抑えるのである。
【００７３】
このときのビット分解能の切替えは、参照信号SLP_ADC の傾きを変更する手法と、カウントクロックＣＫcnt1の周波数を変更する手法の２つの何れかを基本的に採り得る。もちろん、これらを組み合わせた方式を採ることもできる。この点については後で詳しく説明する。
【００７４】
ＮビットのＡＤ変換を行なう際に、１回目はＮ−Ｍビットで粗くＡＤ変換し、２回目は、比較部２５２の比較出力Co（コンパレート出力）が反転した近傍のＮ−Ｍビット精度における約１ＬＳＢ分についてのみ、Ｎビットで高精度にＡＤ変換する。１回目は上位“Ｎ−Ｍ”ビットのＡＤ変換を行ない、そのときのＮビット精度との関係におけるデータの過不足分（最大でＮ−Ｍビット精度の１ＬＳＢ分）を、Ｎビット精度でＡＤ変換することで、残りの下位Ｍビットのデータを特定するのである。
【００７５】
参照信号比較型のＡＤ変換方式において、電力をより多く消費する部分は下位ビット側のカウント動作であるので、Ｎビット精度でＡＤ変換を行なう２回目のカウント動作期間が短くなうように制御することにより、全体としての消費電力の低減を図るのである。１回目のＮ−Ｍビット精度では分解（ＡＤ変換）できない下位側の過不足分を、２回目にはＮビット精度で高精度にＡＤ変換して修正するので、全体としてのＡＤ変換のビット精度はＮビット精度を維持できる。ビット分解能を低下させずに電力消費の低減を図ることができる。
【００７６】
通信・タイミング制御部２０から各ＡＤ変換部２５０のカウンタ部２５４には、カウンタ部２５４がＰ相・Ｄ相のカウント処理をダウンカウントモードで動作するのかアップカウントモードで動作するのかや、Ｐ相のカウント処理における初期値Ｄini の設定やリセット処理など、その他の制御情報を指示する制御信号ＣＮ５が入力されている。
【００７７】
比較部２５２の一方の入力端子（＋）は、他の比較部２５２の入力端子（＋）と共通に、参照信号生成部２７で生成される参照信号SLP_ADC が入力され、他方の入力端子（−）には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧Ｖｘが個々に入力される。
【００７８】
カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫcnt1が入力されている。データ記憶部２５６を設けない場合、カウンタ部２５４には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。因みに、出力部２８側に通知されるデータは、参照信号SLP_ADC のステップ変更直前のカウント値にする方式と、参照信号SLP_ADC のステップ変更直後のカウント値にする方式の何れをも採り得る。どちらを採るかでデータとしては１ＬＳＢ分の差があるが、全体として１ＬＳＢ分シフトして出力されるだけであり、量子化誤差の範疇と考えてよい。比較出力Coが反転してからデータを確定させる点を考慮すれば、後者の方が回路構成がコンパクトになると考えられる。
【００７９】
リセットレベルＳrst のＰ相データと信号レベルＳsig のＤ相データを個別に出力部２８側に転送し、ＡＤ変換部２５０の後段のデジタル演算部でＣＤＳ処理を行なってもよい。本出願人は、ＡＤ変換部２５０にてＡＤ変換とＣＤＳ処理を行なう参照信号比較型のＡＤ変換方式を種々提案しており、それらも基本的には各実施形態で採用し得るものである。
【００８０】
水平走査部１２や垂直走査部１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、本実施形態の固体撮像装置１が構成される。
【００８１】
固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。
【００８２】
個々のＡＤ変換部２５０の出力側は、たとえば、カウンタ部２５４の出力を水平信号線１８に接続することができる。あるいは、図示のように、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するラッチを具備したメモリ装置としてのデータ記憶部２５６を備える構成を採ることもできる。データ記憶部２５６は、所定のタイミングでカウンタ部２５４から出力されたカウントデータを保持・記憶する。
【００８３】
水平走査部１２は、カラムＡＤ変換部２６の各比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。データ記憶部２５６の出力は、水平信号線１８に接続されている。水平信号線１８は、ＡＤ変換部２５０のビット幅分もしくはその２倍幅分（たとえば相補出力とするとき）の信号線を有し、それぞれの出力線に対応したセンスアンプ２８ａを有する出力部２８に接続される。水平信号線１８の水平転送チャネルは１つに限らず、複数チャネルにし複数カラムずつグループ化してデータ転送を行なう場合もある。なお、カウンタ部２５４、データ記憶部２５６、および水平信号線１８はそれぞれ、Ｎビットに対応した構成を採っている。
【００８４】
＜参照信号生成部：基本構成＞
図２は、参照信号生成部２７のＤＡ変換部２７０の構成例を示す図である。ＤＡ変換部２７０は、定電流源の組合せで構成されている電流源部３０２と、カウンタ部３１２と、オフセット生成部３１４と、電流源制御部３１６と、基準電流値Ｉ_0を設定する基準電流源部３３０を備え、電流出力型のＤＡ変換回路となっている。電流源部３０２の電流出力端には、電流電圧変換用の素子として、抵抗値Ｒ_340の抵抗素子３４０が接続されている。電流源部３０２、電流源制御部３１６、抵抗素子３４０で、電流電圧変換部３０１が構成され、電流源部３０２と抵抗素子３４０との接続点の発生する電圧が参照信号SLP_ADC として利用される。
【００８５】
電流源部３０２は、所定の規定電流値を出力する定電流源３０４を有する。電流源部３０２の各定電流源３０４の電流値を如何様に設定するかや、どのように配列して制御するかは様々である。ここでは、理解を容易にするため、一例として、定電流源３０４は、ビット分の定電流源３０４を有し、各定電流源３０４は基準電流源部３３０により設定された基準電流値Ｉ_0に対してビットの重みを持つ電流を出力するものとする。
【００８６】
たとえば１２ビット対応とする場合であれば、“＾”をべき乗を示すものとしたとき、０ビット目の定電流源３０４_0は２＾０×Ｉ_0、１ビット目の定電流源３０４_1は２＾１×Ｉ_0、…、１０ビット目の定電流源３０４_10 は２＾１０×Ｉ_0、１１ビット目の定電流源３０４_11 は２＾１１×Ｉ_0を出力する。定電流源３０４の各電流出力端は共通に接続され、さらに抵抗素子３４０を介して、参照信号SLP_ADC の初期電位SLP_ini に相当する基準電源Ｖref に接続されている。基準電源Ｖref は制御データＣＮ４に含まれている比較処理ごとの参照信号SLP_ADC の初期値を指示する情報に基づき設定されるが、この基準電源Ｖref を設定するための回路構成はどのようなものであってもよい。
【００８７】
基準電流源部３３０は、一端が負電源あるいは接地に接続された初期電流Iiniを発生する定電流源３３２と、定電流源３３２の負荷となるＰch型のトランジスタ３３４と、ゲイン変更部３３６と、ゲイン変更部３３６から出力された電流を電流源部３０２の各定電流源３０４に与えるＮch型のトランジスタ３３８を有する。トランジスタ３３４は、ソースが正電源に接続され、ドレイン・ゲートが共通に定電流源３３２の出力端に接続され、かつゲイン変更部３３６の図示しないトランジスタとカレントミラー接続されている。
【００８８】
ゲイン変更部３３６は、その詳細は図示を割愛するが、トランジスタ３３４からのミラー電流を所定倍にした基準電流値Ｉ_0をトランジスタ３３８に供給する。トランジスタ３３８は、ソースが負電源もしくは接地に接続され、ドレイン・ゲートが共通にゲイン変更部３３６の出力端に接続され、かつ電流源部３０２の各定電流源３０４とカレントミラー接続されている。
【００８９】
ゲイン変更部３３６は、制御データＣＮ４に含まれている比較処理ごとの参照信号SLP_ADC の傾きを指示する情報に基づき、１クロック当たりの電圧変化分ΔSLPdac（＝Ｉ_0×Ｒ_340）を設定し、カウントクロックＣＫdac1ごとに１ずつカウント値を変化させる。実際には、カウントクロックＣＫdac1の最大カウント数（たとえば１０ビットで１０２４など）に対しての最大電圧幅を設定するだけでよい。基準電流源部３３０の定電流源３３２の初期電流量Ｉiniに対するゲインを変えることで、クロック当たりのΔSLPdacが調整され、結果的に参照信号SLP_ADC の傾き（変化率）が調整される。
【００９０】
カウンタ部３１２は、通信・タイミング制御部２０からのカウントクロックＣＫdac1に基づきカウント動作をし、カウント結果を電流源制御部３１６に供給する。オフセット生成部３１４は、カウンタ部３１２のカウント値に基づく変化とは別に参照信号SLP_ADC に一定電位（オフセット量）を与えるものであり、その情報を電流源制御部３１６に供給する。電流源制御部３１６は、カウンタ部３１２のカウント値と電流源制御部３１６からのオフセット量の情報に基づき、何れの定電流源３０４をオン／オフさせるかを判断し、その判断結果に基づき定電流源３０４をオン／オフする。
【００９１】
理解を容易にするため特段の断りのない限りオフセット量はゼロであるものとする。よって、ＤＡ変換部２７０は、カウンタ部３１２のカウント値が進むごとに、制御データＣＮ４に含まれている初期値を示す電圧から、１つのカウントクロックＣＫdac1ごとにΔSLPdacずつ電圧を変化させる。アップカウント動作にすればΔSLPdacずつ電圧が低下するので負の傾きになるし、ダウンカウント動作にすればΔSLPdacずつ電圧が上昇するので正の傾きになる。
【００９２】
本構成例の場合、ＤＡ変換部２７０の規定電流Ｉ_0、電流電圧変換用の抵抗素子３４０の抵抗値、ＤＡ変換部２７０を構成するカウンタ部３１２が使用するカウントクロックＣＫdac1の何れかを変更することで、参照信号SLP_ADC の傾きを変更できる。逆に、それら何れかを変更した場合でも、他の要素でそれとは逆方向に補正を加えることで、傾きを不変にすることもできる。
【００９３】
たとえば、参照信号SLP_ADC の傾きを変更するには、ＤＡ変換部２７０の規定電流Ｉ_0や電流電圧変換用の抵抗素子３４０の抵抗値を変更せずにＤＡ変換部２７０を構成するカウンタ部３１２が使用するカウントクロックＣＫdac1を変更する手法が考えられる。この手法を、ＤＡ変換部２７０のカウンタ部３１２のクロック動作の変更で傾き変更を行なう手法と称する。
【００９４】
ＡＤ変換用の参照信号SLP_ADC の傾きを変更する他の手法として、ＤＡ変換部２７０の規定電流Ｉ_0やＤＡ変換部２７０を構成するカウンタ部３１２の動作速度を変更せずに、電流電圧変換用の抵抗素子３４０の抵抗値を変更する手法も考えられる。この手法を、電流電圧変換の抵抗値切替えで傾き変更を行なう手法と称する。
【００９５】
ＤＡ変換部２７０を構成するカウンタ部３１２の動作速度や電流電圧変換用の抵抗素子３４０の抵抗値を変更せずに、ＤＡ変換部２７０の規定電流Ｉ_0を変更することでカウンタ部３１２のカウント値に対応する重みを変更する手法を採ることもできる。この手法を、電流電圧変換の電流切替えで傾き変更を行なう手法と称する。一方、カウントクロックＣＫdac1を１／Ｍにしたとき、抵抗素子３４０の抵抗値を１／Ｍにするか、規定電流Ｉ_0をＭ倍にすることで、傾きを不変にできる。
【００９６】
なお、ここで示した参照信号生成部２７の構成は一例に過ぎず、参照信号SLP_ADC の傾き調整手法はこのような手法に限定されない。たとえば、制御データＣＮ４にα（初期値）と傾き（変化率）βを含め、ｙ＝α−β＊ｘなる関数を満たす参照信号SLP_ADC を生成できればよく、カウンタ部３１２を使用せずに参照信号生成部２７を構成してもよい。ただし、カウンタ部３１２を使用する構成は、参照信号SLP_ADC の生成が容易で、かつカウンタ部２５４との動作の対応を採り易い利点がある。
【００９７】
たとえば、参照信号生成部２７に与えるカウントクロックＣＫdac1の周期を一定にしつつ、カウンタ出力値をｘとし、ｙ＝α−β＊ｘによって算出される電位を出力する構成が考えられる。このとき、傾きβを指示する情報に基づく１つのカウントクロックＣＫdac1ごとの電圧変化分ΔSLPdac（つまり参照信号SLP_ADC の傾きβ）の調整は、たとえばクロック数を変えることで実現される。それ以外にも、電流電圧変換用の抵抗値を変えることや単位電流源の電流量を変えることによって、クロック当たりのΔSLPdacを調整することができる。
【００９８】
＜２回ＡＤ変換の原理＞
図３〜図３Ｈは、本実施形態が採用する２回ＡＤ変換処理の原理を説明する図である。ここで、図３は、ビット分解能と参照信号SLP_ADC の傾きの大きさ並びにカウンタ部２５４が使用するカウントクロックＣＫcnt1の周波数の関係を説明する図である。図３Ａは、２回ＡＤ変換処理における演算処理と２回目のカウント期間との関係を説明する図である。図３Ｂ〜図３Ｈは、図３で示す特質を利用した本実施形態の２回ＡＤ変換処理の基本動作を説明する図である。
【００９９】
図３（１）に示すように、カウンタ部２５４がカウント動作で使用するカウントクロックＣＫcnt1が１つ当たりの参照信号SLP_ADC のステップ幅ΔSLP がビット分解能になる。したがって、参照信号SLP_ADC の傾きの大きさとカウントクロックＣＫcnt1の周波数がビット分解能に影響を与える。Ｎビット精度を取得するときのカウントクロックＣＫcnt1の周波数に対して、その周波数を１／ＭにしたときのカウントクロックＣＫcnt1を、カウントクロックＣＫcnt1/Mと記述する。
【０１００】
たとえば、図３（２）に示すように、カウントクロックＣＫcnt1の周波数が一定の場合であれば、参照信号SLP_ADC の傾きが急なときにはステップ幅ΔSLP が大きくビット分解能が粗になるのに対して、参照信号SLP_ADC の傾きが緩やかなときにはステップ幅ΔSLP が小さくビット分解能が精密になる。一方、図３（３）に示すように、参照信号SLP_ADC の傾きが一定の場合であれば、カウントクロックＣＫcnt1の周波数が低いときにはステップ幅ΔSLP が大きくビット分解能が粗になるのに対して、カウントクロックＣＫcnt1の周波数が高いときにはステップ幅ΔSLP が小さくビット分解能が精密になる。
【０１０１】
本実施形態のＡＤ変換処理は、この特質を利用して、１回目は低分解能で、２回目は高分解能で、それぞれＡＤ変換する。このとき、先ず１回目はＮ−Ｍビットで粗くＡＤ変換して上位Ｎ−Ｍビット分のデータを取得する。２回目は、比較部２５２の比較出力Coが反転した近傍のＮ−Ｍビット精度における約１ＬＳＢ分についてのみカウンタ部２５４を動作させてＮビットで高精度にＡＤ変換することで下位Ｍビット分のデータを取得する。そして、１回目で取得したＮ−Ｍビット精度の上位Ｎ−Ｍビット分のデータと、２回目で取得したＮビット精度の下位Ｍビット分のデータを用いて、Ｎビット精度の画素信号電圧Ｖｘの画素データＤｘを取得する。このとき、差分処理を伴うときには、Ｐ相処理結果とＤ相処理結果を用いたＣＤＳ処理をカウントモードの切替えにより行なうことができるのと同様に、演算器を別に用意しなくても、カウントモードの切替えにより差分処理を行なうことができる。
【０１０２】
図３Ａには、前半カウント方式で１回目で取得するデータ、２回目で取得するデータ、両データに基づく画素データＤｘを取得する演算式、参照信号SLP_ADC の変化方向との関係における２回目のカウント動作期間との関係が纏めて示されている。
【０１０３】
図３Ａ（１）に示すように、参照信号SLP_ADC の変化方向を負と仮定し、Ｎ−Ｍビット精度における画素データＤｘが属する１ＬＳＢ分の下側について１回目で得られる値（下限値）をＤａ，上側について１回目で得られる値（上限値）をＤｂとする。下限値Ｄａと画素データＤｘとの差分をＤｃ（＝Ｄｘ−Ｄａ）、上限値Ｄｂと画素データＤｘとの差分をＤｄ（＝Ｄｄ−Ｄｘ）とする。下限値Ｄａと上限値Ｄｂの間には、Ｄａ＝Ｄｂ−１ＬＳＢ（Ｎ−Ｍビット精度）、Ｄｂ＝Ｄａ＋１ＬＳＢ（Ｎ−Ｍビット精度）の関係がある。参照信号SLP_ADC の変化方向を正と仮定すると、上限・下限が逆の関係になり、差分Ｄｃ、Ｄｄを正の値として取得するには、右辺の第１項と第２項を逆にする。
【０１０４】
１回目のＡＤ変換処理では、参照信号SLP_ADC と画素信号電圧Ｖｘが一致したとき、Ｎ−Ｍビット精度の下限値Ｄａおよび上限値Ｄｂの何れか一方を、Ｎビット精度での上位Ｎ−Ｍビット分のデータとして保持する。２回目のＡＤ変換処理では、差分Ｄｃおよび差分Ｄｄの何れか一方をＮビット精度で計数する。２回目のカウンタ部２５４の動作期間は、「差分Ｄｃおよび差分Ｄｄの何れか一方をＮビット精度で計数する」ときに限定し、それ以外は停止させておく。
【０１０５】
画素データＤｘを取得するときは、１回目で取得したデータ（Ｄａ，Ｄｂの何れか：Ｎ−Ｍビット精度での上位Ｎ−Ｍビット分）と、２回目で取得したデータ（Ｄｃ，Ｄｄの何れか：Ｎビット精度での下位Ｍビット分）を使用した演算を行なう。図３Ａ（２）に示すように、４つの組合せを採り得るが、補正の演算式として簡単なのは、Ｄａ＋Ｄｃ，Ｄｂ−Ｄｄの何れかである。
【０１０６】
２回目には、カウンタ部２５４の動作期間を「差分Ｄｃおよび差分Ｄｄの何れか一方をＮビット精度で計数する」ときに限定するために、図３Ａ（２）に示すように、参照信号SLP_ADC の変化方向に合わせて、開始・停止のタイミングを制御する。基本的な考え方は、２回目で取得するデータ（Ｄｃ，Ｄｄの何れか）を規定する画素信号電圧Ｖｘと、下限値Ｄａを規定するレベルSLPaおよび上限値Ｄｂを規定するレベルSLPbの何れかの内で、参照信号SLP_ADC のレベルが先に達する方を開始点として、他方を停止点にする。
【０１０７】
このとき、画素信号電圧Ｖｘと参照信号SLP_ADC が一致したときが停止点となる場合には、１回目で取得するデータが２回目の開始点と一致するようにしておくと、１回目で取得したデータ（Ｄａ，Ｄｂの何れか）のレベル（SLPa，SLPbの何れか）と参照信号SLP_ADC が一致したときからカウンタ部２５４を動作させればよく都合がよい。逆に、画素信号電圧Ｖｘと参照信号SLP_ADC が一致したときが開始点となる場合には、１回目で取得するデータが２回目の終了点と一致するようにしておくと、１回目で取得したデータ（Ｄａ，Ｄｂの何れか）のレベル（SLPa，SLPbの何れか）と参照信号SLP_ADC が一致したときにカウンタ部２５４の動作を停止させればよく都合がよい。何れも、開始や停止のタイミング設定のための無駄な演算が不要になるからである。カウント動作制御の側面からも、簡単なのは、Ｄａ＋Ｄｃ，Ｄｂ−Ｄｄの何れの補正演算を行なう方式である。
【０１０８】
たとえば、図３Ｂ、図３Ｃに示す第１例は、カウントクロックＣＫcnt1の周波数を一定にしたままで、１回目と２回目では参照信号SLP_ADC の傾きの大きさを変更する手法である。特に、図３Ｂは、１回目と２回目で、参照信号SLP_ADC の傾きの正負を逆にする手法であり、図３Ｃは、１回目と２回目で、参照信号SLP_ADC の傾きの正負を同一にする手法である。
【０１０９】
図３Ｂ、図３Ｃの何れも、参照信号SLP_ADC の傾きを、１回目は急にし、２回目では緩やかにする。本実施形態の仕組みの理解を容易にするために、図では、１回目と２回目で、比較部２５２の比較出力Coが反転する時点近傍の各各参照信号SLP_ADC の状態を、合成して示している。理解を容易にするため、ＤＡ変換部２７０が使用するカウントクロックＣＫdac1とカウンタ部２５４が使用するカウントクロックＣＫcnt1は同一であるものとする。１回目はＮ−Ｍビット精度で、２回目はＮビット精度であるものとする。
【０１１０】
１回目では、参照信号SLP_ADC の傾きが急であるので、ステップ変更直前のレベルSLPaとステップ変更直後のレベルSLPbとの間のステップ幅ΔSLP_1 （１ＬＳＢ分）が大きくビット分解能が粗（Ｎ−Ｍビット精度）である。画素信号電圧Ｖｘ（リセットレベルＶrst や信号レベルＶsig ）がこのステップ幅ΔSLP_1 内であれば、すべて同じカウント値（つまりＡＤ変換結果）になる。
【０１１１】
２回目では、参照信号SLP_ADC の傾きを緩やかにして、参照信号SLP_ADC の値が比較出力Coが反転する時点近傍のレベルに達したときにカウント動作を開始することで、１回目のステップ幅ΔSLP_1 内（Ｎビット精度で分解できていない分）を、１ＬＳＢ分のステップ幅ΔSLP_2 が小さな状態（Ｎビット精度）でのＡＤ変換を行なう。カウンタ部２５４がアップダウンカウンタであれば、２回目には１回目とは逆のカウントモードでカウントすることで、Ｄ１（上位Ｎ−Ｍビット）−Ｄ２（下位Ｍビット）の演算結果が自動的に得られる。
【０１１２】
１回目のデータをＤ１（Ｎビットの内の上位Ｎ−Ｍビット）、２回目のデータをＤ２（Ｎビットの内の下位Ｍビット）、１回目の比較出力Coが反転する時点のＤＡ変換部２７０のカウンタ部３１２のカウント値に対応する参照信号SLP_ADC のレベルをSLPa，それよりも１クロック後のカウント値に対応する参照信号SLP_ADC のレベルをSLPbとして、図３Ｂ、図３Ｃの各態様で具体的に説明する。
【０１１３】
図３Ｂに示す処理態様は、１回目は参照信号SLP_ADC の傾きを１回目は負、２回目は正とし、かつ、１回目の処理完了時に、参照信号SLP_ADC がSLPbにあるとき（比較出力Coが反転した時点と等価）のカウント値をカウント動作期間制御部２５３が保持する例である。この場合、カウント動作期間制御部２５３に保持されているカウント値で示される参照信号SLP_ADC のレベルSLPbは、画素信号電圧Ｖｘよりも低い。２回目では、このレベルSLPbを起点として、１回目よりも狭いステップ幅ΔSLP_2 （ΔSLP_1 の１／Ｍ）でレベルが漸次上昇する１回目に対して傾きが１／Ｍの参照信号SLP_ADC と画素信号電圧Ｖｘが一致するまでの期間をカウントする。Ｄ１（上位Ｎ−Ｍビット）−Ｄ２（下位Ｍビット）の演算を行なうことで、画素信号電圧ＶｘのレベルがＮビット精度でデジタルデータに変換されることになる。
【０１１４】
図３Ｃに示す処理態様は、参照信号SLP_ADC の傾きを１回目は負、２回目も負とし、かつ、１回目の処理完了時に、参照信号SLP_ADC がSLPaにあるときのカウント値をカウント動作期間制御部２５３が保持する例である。この場合、カウント動作期間制御部２５３に保持されているカウント値で示される参照信号SLP_ADC のレベルSLPaは、画素信号電圧Ｖｘよりも高い。２回目では、このレベルSLPaを起点として、１回目よりも狭いステップ幅ΔSLP_2 （ΔSLP_1 の１／Ｍ）でレベルが漸次下降する１回目に対して傾きを１／Ｍにした参照信号SLP_ADC と画素信号電圧Ｖｘが一致するまでの期間をカウントする。Ｄ１（上位Ｎ−Ｍビット）＋Ｄ２（下位Ｍビット）の演算を行なうことで、画素信号電圧ＶｘのレベルがＮビット精度でデジタルデータに変換されることになる。
【０１１５】
なお、参照信号SLP_ADC のステップ変更直後のカウント値を出力部２８側に送る方式を採っている場合に図３Ｂ、図３Ｃに示す処理態様を適用すると、２回目で確定されるデータは、画素信号電圧Ｖｘのレベルよりも参照信号SLP_ADC が高くなった時点のカウント値がデータとして確定される。これに対して、本方式を適用しない場合は、画素信号電圧Ｖｘのレベルよりも参照信号SLP_ADC が低くなった時点のカウント値がデータとして確定されるので、両者には常に１ＬＳＢ分の差があることになる。しかしながら、この差は、前述したように、全体として１ＬＳＢ分シフトして出力されるだけであり、量子化誤差の範疇と考えてよく、問題になることはない。
【０１１６】
図３Ｄ、図３Ｅに示す第２例は、参照信号SLP_ADC の傾きの大きさを一定にしたまま（正負は異なってもよい）で、１回目と２回目ではカウンタ部２５４のカウントクロックＣＫcntの周波数を変更する手法である。特に、図３Ｄは、１回目と２回目で、参照信号SLP_ADC の傾きの正負を逆にする手法であり、図３Ｅは、１回目と２回目で、参照信号SLP_ADC の傾きの正負を同一にする手法である。
【０１１７】
図３Ｄ、図３Ｅの何れも、カウントクロックＣＫcnt1の周波数を、１回目は分解能がＮ−Ｍビット相当となるように低速にし、２回目では通常のＮビット相当のものにする。本実施形態の仕組みの理解を容易にするために、図では、１回目と２回目で、比較部２５２の比較出力Coが反転する時点近傍の各各参照信号SLP_ADC の状態を、合成して示している。理解を容易にするため、ＤＡ変換部２７０が使用するカウントクロックＣＫdac1とカウンタ部２５４が使用するカウントクロックＣＫcnt1は同一であるものとする。１回目はＮ−Ｍビット精度で、２回目はＮビット精度であるものとする。
【０１１８】
１回目では、２回目に対してカウントクロックＣＫcnt1，ＣＫdac1の周波数を１／Ｍにする。ＤＡ変換部２７０は、カウントクロックＣＫdac1を１／Ｍにしても参照信号SLP_ADC の傾きが２回目と同一になるように抵抗素子３４０の抵抗値を１／Ｍにするか規定電流Ｉ_0をＭ倍にする。
【０１１９】
１回目はカウントクロックＣＫcnt1が１／Ｍに分周されたものとなるので、１ＬＳＢ分のステップ幅ΔSLP_1 が大きくビット分解能が粗（Ｎ−Ｍビット精度）である。画素信号電圧Ｖｘ（リセットレベルＶrst や信号レベルＶsig ）がこのステップ幅ΔSLP_1 内であれば、すべて同じカウント値（つまりＡＤ変換結果）になる。２回目では、カウントクロックＣＫcnt1の周波数を通常のＮビットの分解能となるようにして、参照信号SLP_ADC の値が比較出力Coが反転する時点近傍のレベルに達したときにカウント動作を開始する。１回目のステップ幅ΔSLP_1 内（Ｎビット精度で分解できていない分）を、１ＬＳＢ分のステップ幅ΔSLP_2 が小さな状態（Ｎビット精度）でのＡＤ変換を行なうのである。カウンタ部２５４がアップダウンカウンタであれば、２回目には１回目とは逆のカウントモードでカウントすることで、Ｄ１（上位Ｎ−Ｍビット）−Ｄ２（下位Ｍビット）の演算結果が自動的に得られる。
【０１２０】
ここでも、１回目のデータをＤ１（Ｎビットの内の上位Ｎ−Ｍビット）、２回目のデータをＤ２（Ｎビットの内の下位Ｍビット）、１回目の比較出力Coが反転する時点のＤＡ変換部２７０のカウンタ部３１２のカウント値に対応する参照信号SLP_ADC のレベルをSLPa，それよりも１クロック後のカウント値に対応する参照信号SLP_ADC のレベルをSLPbとして、図３Ｄ、図３Ｅの各態様で具体的に説明する。
【０１２１】
図３Ｄに示す処理態様は、参照信号SLP_ADC の傾きを１回目は負、２回目は正とし、かつ、１回目の処理完了時に、参照信号SLP_ADC がSLPbにあるときのカウント値をカウント動作期間制御部２５３が保持する例である。この場合、カウント動作期間制御部２５３に保持されているカウント値で示される参照信号SLP_ADC のレベルSLPbは、画素信号電圧Ｖｘよりも低い。２回目では、このレベルSLPbを起点として、１回目に対して周波数をＭ倍にしたカウントクロックＣＫcnt1を使用して、レベルが漸次上昇する参照信号SLP_ADC と画素信号電圧Ｖｘが一致するまでの期間をカウントする。Ｄ１（上位Ｎ−Ｍビット）−Ｄ２（下位Ｍビット）の演算を行なうことで、画素信号電圧ＶｘのレベルがＮビット精度でデジタルデータに変換されることになる。
【０１２２】
図３Ｅに示す処理態様は、参照信号SLP_ADC の傾きを１回目は負、２回目も負とし、かつ、１回目の処理完了時に、参照信号SLP_ADC がSLPaにあるときのカウント値をカウント動作期間制御部２５３が保持する例である。
【０１２３】
この場合、カウント動作期間制御部２５３に保持されているカウント値で示される参照信号SLP_ADC のレベルSLPaは、画素信号電圧Ｖｘよりも高い。２回目では、このレベルSLPaを起点として、１回目に対して周波数をＭ倍にしたカウントクロックＣＫcnt1を使用して、レベルが漸次下降する参照信号SLP_ADC と画素信号電圧Ｖｘが一致するまでの期間をカウントする。Ｄ１（上位Ｎ−Ｍビット）＋Ｄ２（下位Ｍビット）の演算を行なうことで、画素信号電圧ＶｘのレベルがＮビット精度でデジタルデータに変換されることになる。
【０１２４】
図３Ｂや図３Ｄに示す処理態様の場合、Ｄ１（上位Ｎ−Ｍビット）−Ｄ２（下位Ｍビット）の演算式から分かるように、２回の処理後にＮビット精度の最終値を取得するには減算処理が必要になるが、これはカウンタ部２５４のカウントモードの切替えで対処することができる。たとえば、Ｐ相処理時には１回目に上位Ｎ−Ｍビット分についてダウンカウントで、２回目は１回目で得られたデータを初期値にして下位Ｍビット分についてアップカウントにすると、Ｎビット精度の“−Ｄrst ”が得られる。そして、Ｄ相処理時にはＰ相処理で得られたデータを初期値にして、１回目に上位Ｎ−Ｍビット分についてアップカウントで、２回目は１回目で得られたデータを初期値にして下位Ｍビット分についてダウンカウントにすると、Ｎビット精度の“Ｄsig ＋Ｄrst −Ｄrst ＝Ｄsig ”が得られる。
【０１２５】
図３Ｃや図３Ｅに示す処理態様の場合、Ｄ１（上位Ｎ−Ｍビット）＋Ｄ２（下位Ｍビット）の演算式から分かるように、２回の処理後にＮビット精度の最終値を取得するには加算処理でよく、カウントモードの切替えが不要である。たとえば、Ｐ相処理時には１回目に上位Ｎ−Ｍビット分についてダウンカウントで、２回目は１回目で得られたデータを初期値にして下位Ｍビット分についてダウンカウントにすると、Ｎビット精度の“−Ｄrst ”が得られる。そして、Ｄ相処理時にはＰ相処理で得られたデータを初期値にして、１回目に上位Ｎ−Ｍビット分についてアップカウントで、２回目は１回目で得られたデータを初期値にして下位Ｍビット分についてアップカウントにすると、Ｎビット精度の“Ｄsig ＋Ｄrst −Ｄrst ＝Ｄsig ”が得られる。
【０１２６】
図示を割愛するが、傾きやクロック周波数を問わず、１回目は参照信号SLP_ADC の傾きを１回目は正、２回目は負とし、かつ、１回目の処理完了時に、参照信号SLP_ADC がSLPbにあるときのカウント値をカウント動作期間制御部２５３が保持する態様も採り得る。傾きやクロック周波数を問わず、参照信号SLP_ADC の傾きを１回目は正、２回目も正とし、かつ、１回目の処理完了時に、参照信号SLP_ADC がSLPaにあるときのカウント値をカウント動作期間制御部２５３が保持する態様も採り得る。
【０１２７】
つまり、傾きやクロック周波数を問わず、２回目の処理時に比較出力Coが反転するまでの期間をカウントする方式（前半カウント方式）と組み合わせる場合は、次のように考えればよい。先ず、参照信号SLP_ADC の変化方向が１回目と２回目で異なるときは、参照信号SLP_ADC がSLPbにあるときのカウント値を保持する。この保持されたカウント値は、Ｎビット精度での画素信号電圧Ｖｘのデジタル値（カウント値）よりも過剰である。過剰となってしまう分は、最大でも、Ｎ−Ｍビット精度での１ＬＳＢである。そして２回目には、その過剰となってしまう分をＮビット精度でＡＤ変換する。Ｄ１（上位Ｎ−Ｍビット）−Ｄ２（下位Ｍビット）の演算式は、このことを表わしている。
【０１２８】
一方、参照信号SLP_ADC の変化方向が１回目と２回目で同一のときは、参照信号SLP_ADC がSLPaにあるときのカウント値を保持する。この保持されたカウント値は、Ｎビット精度での画素信号電圧Ｖｘのデジタル値（カウント値）よりも不足である。不足となってしまう分は、最大でも、Ｎ−Ｍビット精度での１ＬＳＢである。そして２回目には、その不足となってしまう分をＮビット精度でＡＤ変換する。Ｄ１（上位Ｎ−Ｍビット）＋Ｄ２（下位Ｍビット）の演算式は、このことを表わしている。
【０１２９】
これらの説明から推測がつくように、傾きやクロック周波数を問わず、２回目の処理時に比較出力Coが反転してから、Ｎ−Ｍビット精度での１ＬＳＢに達するまでの期間をカウントする方式（後半カウント方式）と組み合わせることもできる。この場合、２回目の処理時に前半カウント方式を採っていた場合に対して、カウント値の保持タイミングと、画素信号電圧Ｖｘとの関係におけるＮビット精度での過剰・不足の関係を調整すればよい。
【０１３０】
図３Ｆには、後半カウント方式で１回目で取得するデータ、２回目で取得するデータ、両データに基づく画素データＤｘを取得する演算式、参照信号SLP_ADC の変化方向との関係における２回目のカウント動作期間との関係が纏めて示されている。
【０１３１】
図３Ｆ（１）に示すように、参照信号SLP_ADC の変化方向を負と仮定し、Ｎ−Ｍビット精度における画素データＤｘが属する１ＬＳＢ分の下側について１回目で得られる値（下限値）をＤｍ−Ｄａ，上側の値（上限値）をＤｍ−Ｄｂ、後半カウント方式で取得する画素信号電圧ＶｘのデータをＤｍ−Ｄｘとする。下限値Ｄｍ−Ｄａと画素信号電圧Ｖｘのデータとの差分をＤｃ（＝Ｄｘ−Ｄａ）、上限値Ｄｍ−Ｄｂと画素信号電圧Ｖｘのデータとの差分をＤｄ（＝Ｄｄ−Ｄｘ）とする。下限値Ｄｍ−Ｄａと上限値Ｄｍ−Ｄｂの間には、Ｄｍ−Ｄａ＝Ｄｍ−Ｄｂ−１ＬＳＢ（Ｎ−Ｍビット精度）、Ｄｍ−Ｄｂ＝Ｄｍ−Ｄａ＋１ＬＳＢ（Ｎ−Ｍビット精度）の関係がある。参照信号SLP_ADC の変化方向を正と仮定すると、上限・下限が逆の関係になり、差分Ｄｃ、Ｄｄを正の値として取得するには、右辺の第１項と第２項を逆にする。
【０１３２】
１回目のＡＤ変換処理では、参照信号SLP_ADC と画素信号電圧Ｖｘが一致したときからカウントをスタートしてフルレンジ分までカウントすることで、Ｎ−Ｍビット精度の下限値Ｄｍ−Ｄａおよび上限値Ｄｍ−Ｄｂの何れか一方を、Ｎビット精度での上位Ｎ−Ｍビット分のデータとして保持する。２回目のＡＤ変換処理では、差分Ｄｃおよび差分Ｄｄの何れか一方をＮビット精度で計数する。２回目のカウンタ部２５４の動作期間は、「差分Ｄｃおよび差分Ｄｄの何れか一方をＮビット精度で計数する」ときに限定し、それ以外は停止させておく。
【０１３３】
画素データＤｍ−Ｄｘを取得するときは、１回目で取得したデータ（Ｄｍ−Ｄａ，Ｄｍ−Ｄｂの何れか：Ｎ−Ｍビット精度での上位Ｎ−Ｍビット分）と、２回目で取得したデータ（Ｄｃ，Ｄｄの何れか：Ｎビット精度での下位Ｍビット分）を使用した演算を行なう。図３Ｆ（２）に示すように、４つの組合せを採り得るが、補正の演算式として簡単なのは、Ｄｍ−Ｄａ−Ｄｃ，Ｄｍ−Ｄｂ＋Ｄｄの何れかである。
【０１３４】
２回目には、カウンタ部２５４の動作期間を「差分Ｄｃおよび差分Ｄｄの何れか一方をＮビット精度で計数する」ときに限定するために、図３Ｆ（２）に示すように、参照信号SLP_ADC の変化方向に合わせて、開始・停止のタイミングを制御する。基本的な考え方は、２回目で取得するデータ（Ｄｃ，Ｄｄの何れか）を規定する画素信号電圧Ｖｘと、下限値Ｄｍ−Ｄａを規定するレベルSLPaおよび上限値Ｄｍ−Ｄｂを規定するレベルSLPbの何れかの内で、参照信号SLP_ADC のレベルが先に達する方を開始点として、他方を停止点にする。
【０１３５】
このとき、画素信号電圧Ｖｘと参照信号SLP_ADC が一致したときが停止点となる場合には、１回目で取得するデータが２回目の開始点と一致するようにしておくと、１回目で取得したデータ（Ｄｍ−Ｄａ，Ｄｍ−Ｄｂの何れか）のレベル（SLPa，SLPbの何れか）と参照信号SLP_ADC が一致したときからカウンタ部２５４を動作させればよく都合がよい。逆に、画素信号電圧Ｖｘと参照信号SLP_ADC が一致したときが開始点となる場合には、１回目で取得するデータが２回目の終了点と一致するようにしておくと、１回目で取得したデータ（Ｄｍ−Ｄａ，Ｄｍ−Ｄｂの何れか）のレベル（SLPa，SLPbの何れか）と参照信号SLP_ADC が一致したときにカウンタ部２５４の動作を停止させればよく都合がよい。何れも、開始や停止のタイミング設定のための無駄な演算が不要になるからである。カウント動作制御の側面からも、簡単なのは、Ｄｍ−Ｄａ−Ｄｃ，Ｄｍ−Ｄｂ＋Ｄｄの何れの補正演算を行なう方式である。
【０１３６】
たとえば、図３Ｇに示す第３例（その１）では、１回目と２回目で、カウントクロックＣＫcnt の周波数を同一にしつつ参照信号SLP_ADC の傾きを変更する方式との組合せで示している。この方式では、参照信号SLP_ADC の変化方向が１回目と２回目で異なるときは、参照信号SLP_ADC がSLPaにあるときのカウント値をカウント動作期間制御部２５３が保持する。この保持されたカウント値は、後半カウント方式にとっては、Ｎビット精度での画素信号電圧Ｖｘのデジタル値（カウント値）に対応する補数データよりも過剰である。過剰となってしまう分は、最大でも、Ｎ−Ｍビット精度での１ＬＳＢである。
【０１３７】
そして２回目には、その過剰となってしまう分を比較出力Coが反転してからＮビット精度でＡＤ変換する。Ｎ−Ｍビット精度での１回目の保持データはＤｍ−Ｄ_SLPa であり、２回目のＭビット精度でのカウント数はＤｘ−Ｄ_SLPa であるから、（Ｄｍ−Ｄ_SLPa ）−（Ｄｘ−Ｄ_SLPa ）なる減算処理を行なうことで、Ｄｍ−Ｄｘが得られ、１回目の過剰分が補正されることになる。減算処理の実現は、たとえば１回目と２回目でカウントモードを異ならせることで自動的に実現できる。
【０１３８】
一方、図３Ｈに示す第３例（その２）では、１回目と２回目で、参照信号SLP_ADC の傾きの正負を同一にしつつカウントクロックＣＫcnt の周波数を変更する方式との組合せで示している。この方式では、参照信号SLP_ADC の変化方向が１回目と２回目で同一のときは、参照信号SLP_ADC がSLPbにあるときのカウント値をカウント動作期間制御部２５３が保持する。この保持されたカウント値は、後半カウント方式にとっては、Ｎビット精度での画素信号電圧Ｖｘのデジタル値（カウント値）に対応する補数データよりも不足である。不足となってしまう分は、最大でも、Ｎ−Ｍビット精度での１ＬＳＢである。
【０１３９】
そして２回目には、その不足となってしまう分を比較出力Coが反転してからＮビット精度でＡＤ変換する。Ｎ−Ｍビット精度での１回目の保持データはＤｍ−Ｄ_SLPb であり、２回目のＭビット精度でのカウント数はＤ_SLPb −Ｄｘであるから、（Ｄｍ−Ｄ_SLPa ）＋（Ｄｘ−Ｄ_SLPa ）なる加算処理を行なうことで、Ｄｍ−Ｄｘが得られ、１回目の不足分が補正されることになる。１回目と２回目でカウントモードを同一にしておけばよいことが分かる。
【０１４０】
このような本実施形態の２回ＡＤ変換の仕組みを採ることで、次のような利点が得られる。先ず、参照信号生成部２７（ＤＡ変換部２７０）は、Ｐ相・Ｄ相や各相における１回目・２回目の何れも、参照信号SLP_ADC を正方向もしくは負方向にフルレンジで変化させればよく、特許文献２〜４の仕組みのように、画素（カラム）ごとに傾きの変化点を異ならせた参照電圧を生成する必要はない。カウント動作期間制御部２５３により、カウンタ部２５４の動作期間を制御するカウント動作有効期間Ｔenをカラムごとに作り込む方式を採ることで、カウンタ部２５４のカウント動作の制御がデジタル回路のみで実現でき、信号の劣化が生じないなどの利点が得られる。
【０１４１】
１回目（粗精度変換時）と２回目（高精度変換時）で参照信号SLP_ADC の傾きを変更する方式でも、２回目には全カラムについて同じように緩やかな傾きでフルレンジで参照信号SLP_ADC を変化させるようにしておき、カウンタ部２５４の動作期間を制御するカウント動作有効期間Ｔenをカラムごとに作り込めばよい。
【０１４２】
制御回路の構成も比較的簡単であり、モード・方式に最適化した構成にすれば回路規模を削減できる。特許文献２のような大規模なロジックコントロール回路は不要である。素子の微細化に伴う回路面積の縮小が容易である。従来のような１回のみのＡＤ変換を行なう参照信号比較型において新たなモード・方式の組合せが考案された場合でも、１回目の粗いビット分解能では分解できていない１ＬＳＢ分について高精度変換を行なう期間を定義づけるカウント動作有効期間Ｔenを生成するように対応を採るだけでよい。デジタル回路で構成されたカウント動作期間制御部２５３の構成変更で対処でき、冗長性を持った方式であると言える。
【０１４３】
特許文献２〜４のように、カラムごとに参照信号の傾き変化点が異なるようにする参照電圧源を必要とするものではないので、カラムごとに参照信号生成部２７を設ける場合でも回路規模は小さくて済む。当然に、図１に示したように、全カラムに共通使用される１つの参照信号生成部２７のみを設ける構成を採ることもできる。特許文献２〜４の仕組みでは、全カラムに共通使用される１つの参照電圧源での実現は不可能である点で、大きく異なる。
【０１４４】
特許文献３，４のように容量やスイッチを利用して参照信号の傾きを切り替える方式ではないので、容量が微細化の障害になるということはないし、ばらつき・ノイズなどによるリニアリティ悪化や繋ぎ目・段差、スイッチのオン／オフ動作に伴うノイズの問題も生じない。
【０１４５】
＜第１実施形態＞
図４〜図４Ｄは、第１実施形態を説明する図である。第１実施形態は、図３Ｂに示した処理態様で２回ＡＤ処理を行なうものである。ここで、図４は第１実施形態の固体撮像装置１ＡのＡＤ変換処理とＣＤＳ処理に着目した簡易的な回路構成図である。図４Ａは第１実施形態の固体撮像装置１Ａに使用される比較部２５２の構成例を示す図である。図４Ｂは第１実施形態の固体撮像装置１Ａに使用されるカウント動作期間制御部２５３の一部の詳細構成例を示す図である。図４Ｃは第１実施形態の固体撮像装置１Ａに使用されるカウンタ部２５４の構成例を示す図である。図４Ｄは第１実施形態の固体撮像装置１Ａにおける２回ＡＤ変換動作を説明するタイミングチャートである。
【０１４６】
図４に示すように、単位画素３は一例として、電荷生成部３２の他に、４個のトランジスタ（読出選択用トランジスタ３４、リセットトランジスタ３６、垂直選択用トランジスタ４０、増幅用トランジスタ４２）を画素信号生成部５を構成する基本素子として備える。転送部を構成する読出選択用トランジスタ３４は、転送信号TRG で駆動される。初期化部を構成するリセットトランジスタ３６は、リセット信号RST で駆動される。垂直選択用トランジスタ４０は、垂直選択信号VSELで駆動される。
【０１４７】
フォトダイオードPDなどの受光素子DET で構成される検知部の一例である電荷生成部３２は、受光素子DET の一端（アノード側）が低電位側の基準電位Ｖss（負電位：たとえば−１Ｖ程度）に接続され、他端（カソード側）が読出選択用トランジスタ３４の入力端（典型的にはソース）に接続されている。なお、基準電位Ｖssは接地電位GND としてもよい。読出選択用トランジスタ３４は、出力端（典型的にはドレイン）がリセットトランジスタ３６とフローティングディフュージョン３８と増幅用トランジスタ４２とが接続される接続ノードに接続される。リセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインがリセット電源Ｖrd（通常は電源Ｖddと共通にする）にそれぞれ接続される。
【０１４８】
垂直選択用トランジスタ４０は、一例として、ドレインが増幅用トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲート（特に垂直選択ゲートSELVという）が垂直選択線５２に接続されている。増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが電源Ｖddに、ソースは垂直選択用トランジスタ４０を介して画素線５１に接続され、さらに垂直信号線１９に接続されるようになっている。なおこのような接続構成に限らず、垂直選択用トランジスタ４０と増幅用トランジスタ４２の配置を逆にして、垂直選択用トランジスタ４０は、ドレインが電源Ｖddに、ソースが増幅用トランジスタ４２のドレインに接続され、増幅用トランジスタ４２のソースが画素線５１に接続されるようにしてもよい。
【０１４９】
垂直信号線１９は、その一端がカラムＡＤ変換部２６側に延在するとともに、その経路において、読出電流源部２４が接続されている。読出電流制御部２４は、その詳細は図示を割愛するが、各垂直列に対して負荷ＭＯＳトランジスタを有し、基準電流源部とトランジスタとの間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線１９に対し電流源２４ａとして機能するようになっている。そして、増幅用トランジスタ４２との間で、略一定の動作電流（読出電流）が供給されるソースフォロワ構成が採られるようになっている。
【０１５０】
カウント動作期間制御部２５３（コントロール回路）は、スイッチ４０６とデジタルコンパレータ４１０（D-COMP）を有して構成されている。本構成例では、カウンタ部２５４をカウント動作期間制御部２５３から外して示しているが、実態としては、１回目の処理完了時に参照信号SLP_ADC がSLPbにあるときのカウント値を保持する機能部分としてカウンタ部２５４のデータ保持機能を利用する構成を採っている。
【０１５１】
本構成例では、カウンタ部２５４は、１回目の処理時において比較部２５２が参照信号SLP_ADC と画素信号電圧Ｖｘの一致を検出したときに、画素信号電圧ＶｘのＡＤ変換データが属するＮ−Ｍビット精度での１ＬＳＢ分の下側相当のレベルSLPaもしくは上側相当のレベルSLPaを特定する情報を取得する１ＬＳＢレベル情報取得部として機能する。このような構成がとれているのは、カウントクロックＣＫcnt1とカウントクロックＣＫdac1を共通にしているからである。これらが異なる構成を採る場合には、カウント動作有効期間設定部２５３に、参照信号生成部２７側のカウントクロックＣＫdac1もしくそれと対応するクロックで動作する専用のカウンタ部を設けるなどして、１ＬＳＢレベル情報取得部の機能が実現されるようにする。
【０１５２】
デジタルコンパレータ４１０は、２回目の処理時に、参照信号生成部２７側のカウンタ部３１２のカウント値と各カラムのカウンタ部２５４に保持されているカウント値が一致したときにカウントイネーブル信号ENをアクティブにすることでカウンタ部２５４のカウント動作をスタートさせる。
【０１５３】
スイッチ４０６は、カウンタ部２５４の保持データの出力先を切り替える。デジタルコンパレータ４１０は、２回目のＡＤ変換時に、カウンタ部２５４に保持されたカウンタ値とカウンタ部３１２のカウンタ値を比較し、一致したときにアクティブＨを出力する。カウント動作期間制御部２５３は、１回目のＡＤ変換時には、参照信号SLP_ADC の変化開始から比較部２５２の比較出力Coが反転するまでの期間をＨ、２回目のＡＤ変換時には、デジタルコンパレータ４１０の出力がアクティブＨになってから比較部２５２の比較出力Coが反転するまでの期間がＨレベルのカウントイネーブル信号ENを生成してカウンタ部２５４に供給する。カウントイネーブル信号ENのＨレベル期間がカウント動作有効期間Ｔenである。
【０１５４】
データ記憶部２５６は、Ｐ相レベル（リセットレベルＳrst ）とＤ相レベル（信号レベルＳsig ）のＡＤ変換結果をそれぞれ別々に保持するため、Ｐ相結果保持用のラッチ２５７Ｐを具備する第１データ記憶部２５６ＰとＤ相結果保持用のラッチ２５７Ｄを具備する第２データ記憶部２５６Ｄを備える。カウンタ部２５４の保持データが、ラッチ２５７Ｐ，２５７Ｄ、デジタルコンパレータ４１０の何れに送られるかは、スイッチ４０６により制御される。第１データ記憶部２５６Ｐ（ラッチ２５７Ｐ）と第２データ記憶部２５６Ｄ（ラッチ２５７Ｄ）の各データは出力部２８に設けられるデジタル演算部２９に送られる。第１データ記憶部２５６Ｐに保持されるＰ相データは負のデータ（−Ｄrst ）であり、第２データ記憶部２５６Ｄに保持されるＤ相データは正のデータ（Ｄrst ＋Ｄsig ）であり、デジタル演算部２９は、加算演算により信号成分Ｖsig のデジタルデータＤsig を取得する。
【０１５５】
ここで、本実施形態では、Ｐ相・Ｄ相の何れの処理も、１回目と２回目で参照信号SLP_ADC の変化方向を変えており、１回目と２回目のＡＤ変換では参照信号SLP_ADC と画素信号電圧Ｖｘの関係が変わり、比較部２５２の比較出力CoのＨ／Ｌの関係が逆転する。このため、従前の仕組みとの整合性をとるために、一例として、１回目のＡＤ変換時と２回目のＡＤ変換時と比較部２５２の比較出力Coが遷移する方向を合わせるための対処をとる。１回目のＡＤ変換と２回目のＡＤ変換の違いは、比較部２５２を構成する基本要素の比較器の比較出力を、２回目では１回分だけ余計に反転させればよいと言うことになる。
【０１５６】
その構成例としては、たとえば、図示しないが、Ｄラッチ（Ｄ型フリップフロップ）で１／２分周回路を構成しておき、比較部２５２を構成する基本要素の比較器の比較出力のエッジ検出結果をＤラッチのクロック端に供給する構成が考えられる。
【０１５７】
また、図４Ａ（１）に示すように、比較部２５２を構成する比較器５１０の最終段に加算器５１２を挿入し、外部のシステム制御部２０ｂから１回目のＡＤ変換と２回目のＡＤ変換とを区別する区別信号DET を供給することにより実現してもよい。加算器５１２は、一方の入力端に比較器５１０の最終段出力が入力され、他方の入力端に区別信号DET が入力される。区別信号DET は、１回目がＬ（０）で２回目がＨ（１）とする。真理値表からも分かるように、加算器５１２の出力の最下位ビットデータを比較出力Coとして使用すればよい。
【０１５８】
また、図４Ａ（２）に示すように、比較部２５２を構成する比較器５１０の最終段にＥＸ−ＯＲゲート５１４を挿入し、外部から１回目のＡＤ変換と２回目のＡＤ変換とを区別する区別信号DET を供給することにより実現してもよい。ＥＸ−ＯＲゲート５１４は、一方の入力端に比較器５１０の出力を入力し、他方の入力端に区別信号DET を入力する。区別信号DET は、１回目がＬで２回目がＨとする。真理値表からも分かるように、ＥＸ−ＯＲゲート５１４は、他方の入力端の区別信号DET が「Ｈ」のとき、一方の入力端の比較器５１０の出力を論理反転する。
【０１５９】
また、図４Ａ（３）に示すように、比較器５１０の最終段にインバータ５１６とセレクタ５１８を追加してもよい。セレクタ５１８は、一方の入力端に比較器５１０の最終段出力が供給され、他方の入力端にインバータ５１６の出力が供給され、制御入力端に区別信号DET が入力される。区別信号DET は、１回目がＬで２回目がＨとする。セレクタ５１８により、比較器５１０の最終段出力とインバータ５１６の出力を１回目と２回目で切り替えるようにする。
【０１６０】
何れの構成でも、比較器５１０の最終段出力を、２回目では１回分だけ余計に反転させることができる。
【０１６１】
また、本実施形態を適用しない通常のものでは、たとえば参照信号SLP_ADC が変化する期間をＨとする大元のカウントイネーブル信号EN_0を通信・タイミング制御部２０から受け、それを比較部２５２の出力を受けてＬに落とすことでカウンタ部２５４へのカウントイネーブル信号ENを生成してカウンタの動作期間を制御する。これを踏まえた場合、Ｐ相、Ｄ相とも、１回目のカウンタの動作開始は大元のカウントイネーブル信号がＨとなるときで、動作終了は、１回目・２回目ともに、参照信号SLP_ADC と画素信号電圧Ｖｘの大小関係が反転したときである。
【０１６２】
一方、本実施形態では、２回目の処理に特徴があり、Ｐ相、Ｄ相とも、２回目のカウンタの動作開始はカラムごとに異なり、動作終了は、１回目・２回目ともに、従来と同様に、参照信号SLP_ADC と画素信号電圧Ｖｘの大小関係が反転したときである。よって、２回目のＡＤ変換の制御として、「１回目のＡＤ変換結果と一致した時点でカウンタの動作を開始する」必要があり、その対処のため、「カラムカウンタイネーブル信号EN_1」を導入する。
【０１６３】
「カラムカウンタイネーブル信号EN_1」を生成するために、たとえば、カウント動作期間制御部２５３は、図４Ｂに示すような構成の整合回路４９０を有する。整合回路４９０は、Ｄラッチ４９２と、ＡＮＤゲート４９４と、２入力型のスイッチ４９６（セレクタ）で構成されている。Ｄラッチ４９２は、Ｄ入力端がＨに固定され、デジタルコンパレータ４１０の出力（一致時にＨ）がクロック入力端に供給され、２回目の処理開始時にＤラッチ４９２の非反転出力ＱをＬにリセットする制御信号がシステム制御部２０ｂよりリセット端に供給される。ＡＮＤゲート４９４は、Ｄラッチ４９２の非反転出力端Ｑが一方の入力端に供給され、カウントイネーブル信号EN_0が他方の入力端に供給される。
【０１６４】
スイッチ４９６は、ＡＮＤゲート４９４の出力が一方の入力端に供給され、カウントイネーブル信号EN_0が他方の入力端に供給され、１回目と２回目を区別する区別信号DET がシステム制御部２０ｂより制御入力端に供給される。
【０１６５】
これにより、１回目は大元のカウントイネーブル信号EN_0がそのまま「カラムカウンタイネーブル信号EN_1」として使用されるので、Ｐ相、Ｄ相とも、カウンタの動作開始は大元のカウントイネーブル信号がＨとなるときである。一方、２回目はデジタルコンパレータ４１０の出力がＨとなったとき、つまり「１回目のＡＤ変換結果と一致した時点」で、カウンタの動作を開始することができる。
【０１６６】
図４Ｃに示すように、カウンタ部２５４は、ビット対応のラッチ４３０（Ｄ型フリップフロップ）およびセレクタ４３２を有する非同期カウンタである。カウンタ部２５４は、通信・タイミング制御部２０のクロック変換部２０ａ（ＰＬＬ）からのカウントクロックＣＫcnt1をカラムカウンタイネーブル信号EN_1で規定される必要な期間だけラッチ４３０に供給するためのクロック整合回路５３０を備える。セレクタ４３２は、ビット対応の各ラッチ４３０の入力側に配置されている。セレクタ４３２は、システム制御部２０ｂからの制御信号で制御され、クロック整合回路５３０でゲート処理された後のカウントクロックＣＫcnt1、前段のラッチ４３０の出力、またはＬレベルを選択して、次段のラッチ４３０のクロック入力端に供給する。
【０１６７】
つまり、セレクタ４３２は、下位ビットからの入力とカウンタ外部からのカウントクロックＣＫcnt1とを切り替えてクロックの供給先を制御する。たとえば、図４Ｃでは１３ビット対応の構成で示している。１回目の処理で上位８ビット分のデータを取得し、２回目の処理で下位５ビット分のデータを確定させる場合を考える。
【０１６８】
１回目では上位８ビット分のラッチ４３０_5〜４３０_12 のみをアクティブにし、その最下段ラッチ４３０_5のクロック入力端にゲート処理された後のカウントクロックＣＫcnt1を供給し、次段以降は下位側の出力データをクロック入力端に供給するようにする。下位側のラッチ４３０_0〜４３０_4にはクロック入力がなく動作しないので、電力消費の低減を図ることができる。２回目では全ラッチ４３０_0〜４３０_12 をアクティブにし、初段のラッチ４３０_0のクロック入力端にカウントクロックＣＫcnt1を供給し、次段以降は下位側の出力データをクロック入力端に供給するようにする。
【０１６９】
このように、１回目のＡＤ変換においては上位ビットのみ、２回目のＡＤ変換においては全ビットを動作させる。このような仕組みを採ることで、２回ＡＤ変換処理を、回路面積を大幅に増大させずに実現することが可能である。
【０１７０】
ＤＡ変換部２７０は、１回目のＡＤ変換時と２回目のＡＤ変換時でステップ幅ΔSLP の異なる参照信号SLP_ADC を生成する。ＤＡ変換部２７０のカウンタ部３１２と同期して、各カラムのカウンタ部２５４が動作する。
【０１７１】
図４Ｄに示すように、各カラムのカウンタ部２５４は、参照信号SLP_ADC と比較部２５２への画素信号電圧Ｖｘが一致した時点でのカウント値を保持して停止するが、ＤＡ変換部２７０のカウンタ部３１２は常にフルカウントするよう動作する。
【０１７２】
カウンタＵｐ／Ｄｏｗｎは、カウンタ部２５４におけるアップカウント動作とダウンカウント動作の切り替えを意味している。
【０１７３】
カウンタ部２５４の制御としては先ず、１回目のＡＤ変換時には、リセットレベルＳrst をＡＤ変換するＰ相処理時はダウンカウント制御、信号レベルＳsig をＡＤ変換するＤ相処理時はアップカウント制御とする。Ｐ相の処理完了後にはカウンタラッチ信号LTをデータ記憶部２５６の第１データ記憶部２５６Ｐに供給して、カウンタ部２５４に保持されているカウントデータ（−Ｄrst を示す）を保持させ、その後カウンタリセット信号をカウンタ部２５４に供給してカウンタ部２５４の保持データをリセットしておく。
【０１７４】
Ｄ相の処理完了後にはカウンタラッチ信号LTをデータ記憶部２５６の第２データ記憶部２５６Ｄに供給して、カウンタ部２５４に保持されているカウントデータ（Ｄrst ＋Ｄsig を示す）を保持させ、その後カウンタリセット信号をカウンタ部２５４に供給してカウンタ部２５４の保持データをリセットしておく。
【０１７５】
加えて、Ｐ相・Ｄ相ともに、２回目のＡＤ変換時には１回目とは逆のモードにする、つまり１回目とは逆方向にカウントするような制御を行なう。２回目のＡＤ変換時には、カウンタ部２５４にリセットをかけることなく１回目の処理で取得されているカウントデータをスタート点としてカウント動作を行なうようにする。
【０１７６】
このとき、カウント動作期間制御部２５３は、２回目のＡＤ変換時には、各カラムのカウンタ部２５４に保持されたカウンタ値とＤＡ変換部２７０のカウンタ部３１２のカウンタ値との比較結果を用いてカウンタ部２５４を制御する。具体的には、最初は各カラムのカウンタ部２５４は動かさずに、カウンタ部３１２のカウント値と各カラムのカウンタ部２５４に保持された値とが一致したときに、カウンタ部２５４の全ラッチ４３０をアクティブにして、カウントをスタートさせる。本例の場合、画素信号電圧Ｖｘと参照信号SLP_ADC が一致するレベルを含むＮ−Ｍビット精度での１ＬＳＢ分の上限値Ｄｂを規定するレベルSLPbに２回目の参照信号SLP_ADC が達したときに、デジタルコンパレータ４１０はＨレベルを出力する。２回目のＡＤ変換は、画素信号電圧Ｖｘと参照信号SLP_ADC が一致した時点で終了する。
【０１７７】
なお、この例においては、デジタルＣＤＳを行なうためには、Ｐ相レベル（リセットレベルＳrst ）とＤ相レベル（信号レベルＳsig ）のＡＤ変換結果をそれぞれ別々に保持する必要があるため、データ記憶部２５６としては、２行分のラッチを有する構成をとっている。
【０１７８】
なお、図４の構成を採用しないない場合、Ｐ相処理からＤ相処理に移るときに、カウンタ部２５４にリセットをかけることなくＰ相処理で取得されているカウントデータをスタート点としてカウント動作を行なうことで、ＡＤ変換部２５０にてＣＤＳ処理も実行する。これに対して、本実施形態では、カラムごとに２回目のＤ相処理をいつ開始するかを判定する必要があり、図４の構成では、その判定として、各カラムのカウンタ部２５４に保持されている値と、参照信号SLP_ADC を生成するカウンタ部３１２の出力値とを比較する方式としている。そのため、Ｐ相処理からＤ相処理に移るときにカウンタ部２５４にリセットをかける必要がある。仮に、Ｐ相処理結果から反対方向にＤ相のカウントを開始すると、２回目のＤ相処理の開始タイミングが不適切になる。
【０１７９】
このように、第１実施形態では、リセットレベルＳrst および信号レベルＳsig のアナログ出力それぞれに対して、ＡＤ変換解像度（ビット数）の異なる２回のＡＤ変換を行なう。２回のＡＤ変換において、１回目は信号電圧が存在する範囲を粗く探索するために解像度の低い（ビット数の少ない）ＡＤ変換を行ない、２回目は信号電圧を精度よくデジタル値へと変換するために解像度の高い（ビット数の多い）ＡＤ変換を行なう。たとえば、１２ビットのＡＤ変換分解能が必要な場合、１回目のＡＤ変換を８ビット精度、２回目のＡＤ変換を１２ビット精度で行なう。
【０１８０】
第１実施形態では、２回のＡＤ変換の解像度を変えるために、参照信号SLP_ADC としてステップ幅ΔSLP の異なるもの（階段波）を使用することにより実現する。すなわち、２回のＡＤ変換において、１回目は信号電圧が存在する範囲を粗く探索するために大きな電圧ステップ幅ΔSLP1を持つ階段波状の参照信号SLP_ADC を使用し、２回目は信号電圧を精度よくデジタル値へと変換するために小さな電圧ステップ幅ΔSLP2を持つ階段波状の参照信号SLP_ADC を用いる。１回目のＡＤ変換と２回目のＡＤ変換に用いる参照信号SLP_ADC は、互いに逆方向に変化させるようにする。
【０１８１】
カラムごとに、１回目のＡＤ変換結果を参照して２回目のＡＤ変換においてカウンタ部２５４を動作させる時間を制御することによって、ＡＤ変換の精度を落とさないまま実際にカウンタ部２５４が動作する時間を短縮することができ、消費電力を低減させることができる。前述の例では、８ビットでフルカウントした場合に２５６カウント、１２ビット動作時に実際にカウンタを動作させる必要があるのは４０９６／２５６＝１６カウントの計２７２カウントであり、１２ビットでフルカウントさせた場合の４０９６カウントに対して、大幅にカウンタの動作を削減することができる。
【０１８２】
＜第２実施形態＞
図５〜図５Ｆは、第２実施形態を説明する図である。ここで、図５は第２実施形態の固体撮像装置１ＢのＡＤ変換処理とＣＤＳ処理に着目した簡易的な回路構成図である。図５Ａは、第２実施形態の固体撮像装置に使用されるカウンタ部の構成例を示す図である。図５Ｂは第２実施形態の固体撮像装置１Ｂに使用される参照信号生成部２７（ＤＡ変換部２７０Ｂ）の構成例を示す図である。図５Ｃ〜図５Ｅは、第２実施形態のカウント動作期間制御部２５３の詳細を説明する図であり、図５Ｃは構成例を示し、図５Ｄおよび図５Ｅは動作を説明する図である。図５Ｆは第２実施形態の固体撮像装置１Ｂにおける２回ＡＤ変換動作を説明するタイミングチャートである。
【０１８３】
第２実施形態も、図３Ｂに示した処理態様で２回ＡＤ処理を行なうものである。第２実施形態においても、参照信号SLP_ADC としては１回目のＡＤ変換時と２回目のＡＤ変換時でステップ幅の異なる階段波形を用いる。
【０１８４】
図５に示すように、ＡＤ変換部２５０は、カラムごとにカウンタ部２５４と並列にシフトレジスタ４４０を備えている。本構成例では、シフトレジスタ４４０がカウント動作期間制御部２５３の主要部として構成されている。データ記憶部２５６は、第１実施形態とは異なり、１行分のラッチ２５７を有する構成である。カウンタ部２５４のカウントモード切替機能によりＣＤＳ処理を完結させる仕組みを採る。
【０１８５】
第２実施形態のカウンタ部２５４は、非同期型ではなく、同期型とする。一例として、図５Ａに示すように、カウンタ部２５４を構成する各段のラッチのクロック端に、クロック整合回路５３０でゲート処理された後のカウントクロックＣＫcnt1を共通に供給する同期型の構成を採用する。同期型であり、初段の４３０_0は、自身の反転出力がＤ入力端に供給され、残りの各ラッチ４３０の段間には各段間に応じた構成の組合せ回路４３４が配置される。各組合せ回路４３４は、それよりも前段の各ラッチ４３０と次段のラッチの出力が入力され、その出力が次段のラッチ４３０のＤ入力端に供給される。
【０１８６】
この場合においても、１回目と２回目でカウントクロックＣＫcnt1の供給先を切り替えるセレクタ４３２を設ける。１回目には上位ビット分のデータを取得するべく上位分のラッチのみにゲート処理された後のカウントクロックＣＫcnt1を供給する。下位側のラッチにはクロック入力がなく動作しないので、電力消費の低減を図ることができる。２回目では全ラッチにカウントクロックＣＫcnt1を供給する。
【０１８７】
第２実施形態のＤＡ変換部２７０Ｂは、回路規模や処理速度や分解能などの観点から、多ビットデジタル入力信号を上位ビットと下位ビットとに分ける方式を採用している。下位ビット側では、上位ビット側の電流源セルに対して２のべき乗分の１に重付けされた電流値の電流源セルを用意し、多ビットデジタル入力信号の下位ビット値で電流源セルを選択し、上位ビット側では、一律に重付けされた多数の電流源セルを用意し、下位側からの桁上がり信号CRや桁下がり信号BRに基づき活性化させる電流源セルを特定して出力電流を合成することで、デジタル入力信号値に応じたアナログ電流出力を得る。
【０１８８】
たとえば、図５Ｂに示すように、参照信号SLP_ADC の生成のためにカウンタ部３１２は、下位ビット側の電流制御を担当するバイナリーカウント部４５０と上位ビット側を担当するシフトレジスタ４６０を有する。バイナリーカウント部４５０は、分周器４５２、セレクタ４５４、カウンタ４５６をビットの重付け対応分に適合するように有する。電流源部３０２は、電流値Ｉに対してビット別に重付け（図では１／２，…，１／３２）された定電流源３０４を具備するバイナリーブロックと、全て同一の重付け“１”が設定されている定電流源３０４を有するサーモ（Thermo）ブロックを有する。
【０１８９】
各定電流源３０４（電流源セル）は、単位電流源をなすＮＭＯＳ型のトランジスタ５１２と、単位電流源の出力電流を切り替える切替スイッチを有している。切替スイッチは、２つのＮＭＯＳ型のトランジスタ５２４，５２６が差動接続されて構成されている。トランジスタ５１２は、ソース端子がアナロググランド線５９０に接続され、ドレイン端子がトランジスタ５２４，５２６のソース端子に共通に接続されている。そのゲート端子には、全てのセルに共通して印加されるバイアス電圧が電流制御線５９２を介してゲイン変更部３３６（電圧振幅制御部）からカレントミラー方式で印加され、電位差Ｖgsによってトランジスタ５１２が流す電流の値が左右される。
【０１９０】
切替スイッチを構成する２つのトランジスタ５２４，５２６は、各ゲート端子にそれぞれ互いに相補的な制御信号Ｑin，ｘＱin（ｘは論理反転信号を示す）が入力され、ドレイン端子には、それぞれ引出線５９４，５９６が接続されている。たとえば、トランジスタ５２４のゲート端子にアクティブＨの制御信号（非反転入力）Ｑinが入力され、そのドレイン端子が引出線５９４に接続され、引出線５９４が、電流電圧変換用の抵抗素子３４０と接続される。トランジスタ５２６のゲート端子に制御信号（反転入力）ｘＱinが入力され、そのドレイン端子が引出線５９６に接続され、この引出線５９６が、基準電源DACRE （たとえば抵抗素子３４０の基準電源Ｖref ）に接続される。全体としては、ＤＡ変換に関わる引出線５９４に対しては、制御信号（非反転入力）ＱinとしてアクティブＨが入力されトランジスタ５２４がオンすることで電流源セルがオンするように動作する。
【０１９１】
ここでは詳細説明を割愛するが、トランジスタ５２４，５２６を差動接続構成にし、その出力側を引出線５９４，５９６に接続するのは、グリッチの発生などに伴う参照信号SLP_ADC のレベル不安定性を防止するためである。
【０１９２】
バイナリーカウント部４５０における分周器４５２、セレクタ４５４、カウンタ４５６の各ビットの重付けに対応する分は、電流源部３０２のバイナリーブロックの各重付けと対応付けられている。シフトレジスタ４６０は、ラッチ４６２（Ｄ型フリップフロップ）を複数段備え、各ラッチ４６２は電流源部３０２のサーモブロックの定電流源３０４と対応付けられている。バイナリーカウント部４５０は、参照信号SLP_ADC の傾き方向を逆転可能にするため、アップカウント動作とダウンカウント動作を切替え可能になっている。
【０１９３】
バイナリーカウント部４５０の各分周器４５２は、カウントクロックＣＫdac1を分周するほど電流源部３０２側にとっては重付けが重くなる関係にある。その各分周器４５２の出力は、自身の重付けと対応するセレクタ４５４に入力される他、より上位の重付けと対応するセレクタ４５４にも入力される。セレクタ４５４は、分周器４５２の各出力レベルがＨのとき対応するカウンタ４５６を動作させる。
【０１９４】
このような構成では、バイナリーブロック側を制御するカウンタ４５６のカウント値がカウントされる都度電流源部３０２のバイナリーブロックの対応する重付けの定電流源３０４の活性化・非活性化が制御される。そして、カウント値が一定数（本例では６４カウント）になる都度、バイナリーカウント部４５０からシフトレジスタ４６０に桁上がり信号CRもしくは桁下がり信号BRが入力される。詳しくは、バイナリーカウント部４５０がアップカウント動作するときには桁上がり信号CR、バイナリーカウント部４５０がダウンカウント動作するときには桁下がり信号BRが、シフトレジスタ４６０に供給される。
【０１９５】
シフトレジスタ４６０は、参照信号SLP_ADC の傾き方向を逆転可能にするため、バイナリーカウント部４５０のアップカウント動作やダウンカウント動作と連動して、シフト方向を逆転可能に構成する。一例として、シフトレジスタを構成する各ラッチ４６２（フリップフロップ）の間にセレクタ４６４を配置し、ラッチ４６２の非反転出力を、１段前のラッチ４６２の前にあるセレクタ４６４の一方の入力端へ供給する。ラッチ４６２の非反転出力は、次段との間にあるセレクタ４６４の他方の入力端へも供給する。初段（最もバイナリーカウント部４５０側）のラッチ４６２の前に配置されるセレクタ４６４の他方の入力端はＨレベル、最終段のラッチ４６２の前に配置されるセレクタ４６４の他方の入力端はＬレベルとする。さらに、桁上がり信号CRと桁下がり信号BRを切り替えるセレクタ４６６を設け、その出力を各ラッチ４６２のクロック端に供給する。
【０１９６】
図示を割愛するが、ラッチ４６２のリセット端には、１回目の処理開始時には非反転出力端をＬにリセットする制御信号CN462RSTが通信・タイミング制御部２０から供給される。図示を割愛するが、ラッチ４６２のプリセット端には、２回目の処理開始時には非反転出力端をＨにプリセットする制御信号CN442SETが通信・タイミング制御部２０から供給される。
【０１９７】
セレクタ４６４，４６６により出力信号を切り替えることで、シフトレジスタ４６０を逆順に転送することが可能となる。たとえば、バイナリーカウント部４５０がアップカウント動作するときは、セレクタ４６４が前段のラッチ４６２の出力を選択し、セレクタ４６６が桁上がり信号CRを選択することで、桁上がり信号CRに基づいて、初段側から順に、ラッチ４６２の出力がＨレベルになる。これを順方向への転送と称する。一方、バイナリーカウント部４５０がダウンカウント動作するときは、セレクタ４６４が後段側のラッチ４６２の出力を選択し、セレクタ４６６が桁下がり信号BRを選択することで、桁下がり信号BRに基づいて、最終段側から順に、ラッチ４６２の出力がＬレベルになる。これを逆方向への転送と称する。
【０１９８】
このようにして、シフトレジスタ４６０は、桁上がり信号CRもしくは桁下がり信号BRが入力される都度ラッチ４６２の出力を順次Ｈ（あるいはＬ）にしていく。これにより、電流源部３０２のサーモブロックの定電流源３０４（電流値Ｉ）が順番に活性化・非活性化が制御される。
【０１９９】
このようなカウント位相切替部２６０側の構成に対応して、カラムごとに、ＡＤ変換部２５０側のカウント動作期間制御部２５３は、ＤＡ変換部２７０側のシフトレジスタ４６０の出力データを保持するためのシフトレジスタ４４０を有している。
【０２００】
各カラムのシフトレジスタ４４０はＤＡ変換部２７０内のシフトレジスタ４６０と同期しており、１回目のＡＤ変換において各カラムの比較部２５２に入力される画素信号電圧Ｖｘと参照信号SLP_ADC が一致した際に、各カラムのカウンタ部２５４およびシフトレジスタ４４０を停止させるような機構を有するものとする。
【０２０１】
図５Ｃに、シフトレジスタ４４０を主要部とする第２実施形態のカウント動作期間制御部２５３の構成例を示す。シフトレジスタ４４０は、ラッチ４４２を複数段備える。ＤＡ変換部２７０側のシフトレジスタ４６０とカウント動作期間制御部２５３側のシフトレジスタ４４０の各ラッチ４４２，４６２の段数は同数である。カウント動作期間制御部２５３は、シフトレジスタ４６０のセレクタ４６６に入力されるバイナリーカウント部４５０からの桁上がり信号CRや桁下がり信号BRを切り替えるセレクタ４４６を備え、その出力を各ラッチ４６２のクロック端に供給する。シフトレジスタ４６０とは異なり、段間にセレクタを備えておらず順方向への転送のみにを行なう点と、比較部２５２からの比較出力Coに基づきシフト動作を停止させるセレクタ４４８をセレクタ４４６の後段に備える点が異なる。
【０２０２】
ラッチ４４２のリセット端には、１回目の処理開始時には非反転出力端をＬにリセットする制御信号CN442 が通信・タイミング制御部２０から供給される。セレクタ４４８は、１回目の処理と２回目の処理を切り替える判別信号DET が通信・タイミング制御部２０から制御入力端に、セレクタ４４６の出力が一方の入力端に、Ｌレベルが他方の入力端に供給される。カラムごとに挿入したシフトレジスタ４４０は、バイナリーカウント部４５０からの信号（桁上がり信号CRや桁下がり信号BR）を受けて動かす形になる。参照信号生成部２７側のシフトレジスタ４６０と各カラムのシフトレジスタ４４０タを制御するのは、同一の信号となり、１回目の分解能低下分は、バイナリ制御されているブロックのビット数と同じになる。
【０２０３】
比較部２５２の比較出力CoがＬになると、セレクタ４４８はバイナリーカウント部４５０からの出力（桁上がり信号CRや桁下がり信号BR）のラッチ４４２への供給を停止するので、シフトレジスタ４４０はシフト動作を停止する。セレクタ４４８は、バイナリーカウント部４５０からの信号を止めるようなスイッチとして機能し、比較部２５２からの比較出力Coはシフトレジスタ４４０のイネーブル信号の位置付けとなる。
【０２０４】
カウンタ部２５４の制御としては、先ず、リセットレベルＳrst をＡＤ変換するＰ相処理時はダウンカウント制御、信号レベルＳsig をＡＤ変換するＤ相処理時はアップカウント制御とする。Ｐ相の処理完了後にはカウンタラッチ信号LTをデータ記憶部２５６に供給して、カウンタ部２５４に保持されているカウントデータ（−Ｄrst を示す）を保持させる。第１実施形態とは異なり、このときにはカウンタ部２５４の保持データをリセットしないで、Ｄ相のＡＤ変換時には、Ｐ相処理で取得されているカウントデータをスタート点としてカウント動作を行なうようにする。Ｄ相の処理完了後にはカウンタラッチ信号LTをデータ記憶部２５６に供給して、カウンタ部２５４に保持されているカウントデータ（Ｄrst ＋Ｄsig −Ｄrst ＝Ｄsig を示す）を保持させ、その後カウンタリセット信号をカウンタ部２５４に供給してカウンタ部２５４の保持データをリセットしておく。
【０２０５】
加えて、Ｐ相・Ｄ相ともに、２回目のＡＤ変換時には１回目とは逆のモードにする、つまり１回目とは逆方向にカウントするような制御を行なう。１回目のＡＤ変換時にはカウンタ部２５４の上位ビットのみ、２回目のＡＤ変換時には全ビットを動作させる。
【０２０６】
２回目のＡＤ変換を行なう際には、先ずシフトレジスタ４４０は、１回目のＡＤ変換にて保持した値を順に転送する。そして、カウント動作期間制御部２５３は、シフトレジスタ４４０の最終段のラッチ４４２からの出力が“Ｈ”となった時点よりカウンタ部２５４の動作をスタートさせる。そして、第１実施形態と同様に、２回目のＡＤ変換は、画素信号電圧Ｖｘと参照信号SLP_ADC が一致した時点で終了する。
【０２０７】
たとえば、図５Ｄには、シフトレジスタ４４０の動作例が示されている。１回目の処理時に、比較部２５２の比較出力CoがＬレベルに変化すると、セレクタ４４８はバイナリーカウント部４５０からの桁上がり信号CRのラッチ４４２への供給を停止するので、シフトレジスタ４４０はシフト動作を停止する。したがって、シフトレジスタ４４０の各ラッチ４４２の出力は、比較部２５２の比較出力CoがＬレベルに変化する時点の状態で保持される。一方、カウンタ部２５４は、参照信号SLP_ADC と画素信号電圧Ｖｘが同じになった時点よりも後のカウント値を保持する（行きすぎてカウント動作を止める）。よって、シフトレジスタ４４０の出力値とカウンタ部２５４の上位Ｎ−Ｍビット分のカウント値と差は、“Ｎ−Ｍ”ビット精度での１ＬＳＢ分の差（バイナリ制御されているブロックのビット数と同じ）を示す。
【０２０８】
バイナリーカウント部４５０とシフトレジスタ４６０は、比較部２５２の比較出力CoがＬレベルに変化した後にも動作を継続して参照信号SLP_ADC を最終値まで到達させて停止する。バイナリーカウント部４５０は、全てのカウンタ４５６の出力がＨレベルで停止するが、シフトレジスタ４６０は全てのラッチ４６２の出力がＨレベルになる訳ではない。これは、１回目の処理時には、２回目に対して、１クロック当たりの傾きの大きさがＭ倍であることに起因する。
【０２０９】
２回目の処理に入ると、シフトレジスタ４６０のラッチ４６２の各出力をＨレベルにプリセットし、１回目とは逆の動作をして参照信号SLP_ADC の傾きを逆転させる。傾きの大きさは１回目に対して１／Ｍ倍にする。
【０２１０】
２回目の処理では、バイナリーカウント部４５０からシフトレジスタ４４０に桁下がり信号BRが供給され、シフトレジスタ４４０はこの桁下がり信号BRに基づき１回目の保持値から順方向にシフト動作を行なう。やがて、シフトレジスタ４４０の最終段のラッチ４４２の出力がＨレベルになる。このラッチ４４２の出力信号は、第１実施形態のデジタルコンパレータ４１０の出力と同様に扱われ、カウンタ部２５４のカウントクロックＣＫcnt1をゲートするために使用される。これを受けて、カウンタ部２５４は、カウント動作を開始し、画素信号電圧Ｖｘのレベルと参照信号SLP_ADC のレベルが一致するまでカウント処理を行なう。
【０２１１】
これによって、画素信号電圧Ｖｘと参照信号SLP_ADC が一致するレベルを含むＮ−Ｍビット精度での１ＬＳＢ分の上限値Ｄｂを規定するレベルSLPbに２回目の参照信号SLP_ADC が達したときに、シフトレジスタ４４０はＨレベルを出力する。シフトレジスタ４４０の機能としては、第１実施形態のデジタルコンパレータ４１０と同様のものと考えてよい。つまり、シフトレジスタ４４０は、１ＬＳＢレベル情報取得部の一例である。
【０２１２】
なお、実際には、Ｐ相とＤ相で、ＡＤ変換に使用する参照信号SLP_ADC の振幅が異なる点に配慮する必要がある。図５Ｅは、この点を説明する図である。たとえば、Ｐ相ではＤ相の１／４の振幅であると仮定する。また、シフトレジスタ４４０は１２個であると仮定する。
【０２１３】
先ず、図５Ｅ（１）に示すように、Ｄ相について、１回目のＡＤ変換時にシフトレジスタ４４０の８個まで進んだ時点で比較部２５２の比較出力Coが反転した場合を考える。図中のハッチで示す部分が“１”を保持しているラッチ４４２である。２回目のＡＤ変換開始でシフトレジスタ４４０のラッチ４４２で順に転送していくと、“０”が保持されているラッチ４４２分だけは動作する必要がなく、“１”が最終段に現れた時点でカウンタ動作が開始すればよいことになる。
【０２１４】
次に図５Ｅ（２）に示すように、Ｐ相について考える。前記の仮定から、Ｐ相の参照信号SLP_ADC の最大振幅はシフトレジスタ４４０のラッチ４４２の３つ分となる。もしＰ相・１回目のＡＤ変換において、２つ目のラッチ４４２に“１”が入った時点で比較部２５２の比較出力Coが反転したらどうなるかを考えてみる。
【０２１５】
Ｄ相と同じように、２回目のＡＤ変換開始と同時に転送動作を開始すると、最初に“１”が出力に現れるには、ラッチ４４２が１０段分の転送が必要となる。しかし実際に“１”が出力されて欲しいのは、Ｐ相振幅の３段分から比較出力Coが反転するまでの時間の２段分を引いた、ラッチ４４２１段分後になる。
【０２１６】
この辻褄を合わせるには、１回目のＡＤ変換と２回目のＡＤ変換の間に、Ｐ相とＤ相の振幅差分だけ、シフトレジスタ４４０（ラッチ４４２）を予め転送する必要がある。
【０２１７】
これらによって、図５Ｆに示すように、第１実施形態のタイミングチャートに対してシフトレジスタ４４０の動作期間が追加されているが、全体動作としては、第１実施形態と同様となる。
【０２１８】
第２実施形態では、ＤＡ変換部２７０やカウント動作期間制御部２５３の構成が第１実施形態とは異なるが、２回のＡＤ変換の解像度を変えるための基本的な動作においては、参照信号SLP_ADC の傾き制御で実現されており、第１実施形態と相違ない。
【０２１９】
＜第３実施形態＞
図６は、第３実施形態の固体撮像装置１Ｃにおける２回ＡＤ変換動作を説明するタイミングチャートである。固体撮像装置１Ｃの構成としては、第１実施形態の固体撮像装置１Ａや第２実施形態の固体撮像装置１Ｂと同様でよいが、ここでは第２実施形態の固体撮像装置１Ｂと同様のものを使用するものとする。
【０２２０】
第３実施形態は、図３Ｄに示した処理態様で２回ＡＤ処理を行なうものである。１回目および２回目のＡＤ変換時で同じ傾き（ステップ幅ΔSLP ）の参照信号SLP_ADC を使用するが、カウンタ部２５４が使用するカウントクロックＣＫcnt1の周波数を各回で異ならせる。参照信号SLP_ADC を規定するステップ幅ΔSLP を変化させることなく、カウンタ部２５４のクロック周波数を変化させることで、１回目と２回目のＡＤ変換解像度（ビット数）を変化させるのである。
【０２２１】
第２実施形態の固体撮像装置１Ｂと同様の構成の固体撮像装置１Ｃにて、この駆動方法を用いた場合のタイミングチャートを図６に示す。この駆動の場合、１回目のＡＤ変換時には遅いクロック周波数を用い２回目のＡＤ変換時には速いクロック周波数を使用する。
【０２２２】
たとえば、１回目のＡＤ変換を８ビット精度、２回目のＡＤ変換を１２ビット精度で行なう場合、２回目のＡＤ変換のクロック周波数は１回目のＡＤ変換のクロック周波数の１６倍の速さのクロックを使用する。この駆動の場合にも、１回目のＡＤ変換時にはカウンタの上位ビットのみを動作させ、２回目のＡＤ変換時には全ビットを動作させる。
【０２２３】
このように、第３実施形態では、２回のＡＤ変換の解像度を変えるために、参照信号SLP_ADC の傾きは同一にして、カウンタ部２５４のカウントクロックＣＫcntの周波数を異ならせる（２回の方が高周波数）ことにより実現する。カラムごとに、１回目のＡＤ変換結果を参照して２回目のＡＤ変換においてカウンタ部２５４を動作させる時間を制御する。これによって、ＡＤ変換の精度を落とさないまま実際にカウンタ部２５４が動作する時間を短縮することで消費電力を低減させることができる点では、第１・第２実施形態と同様である。
【０２２４】
＜撮像装置：第４実施形態＞
図７は、第４実施形態の撮像装置を説明する図である。第４実施形態は、前述の固体撮像装置１の各実施形態に採用していたＡＤ変換処理の仕組みを、物理情報取得装置の一例である撮像装置に適用したものである。図７は、その撮像装置８の概略構成図である。主要な構成要素について説明すると次の通りである（主要なもの以外は説明を割愛する）。
【０２２５】
撮像装置８は、撮影レンズ８０２、光学ローパスフィルタ８０４、色フィルタ群８１２、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部２６、参照信号生成部２７、カメラ信号処理部８１０を備えている。図中に点線で示しように、光学ローパスフィルタ８０４と合わせて、赤外光成分を低減させる赤外光カットフィルタ８０５を設けることもできる。カラムＡＤ変換部２６の後段に設けられたカメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００を有する。撮像信号処理部８２０は、信号分離部８２２と、色信号処理部８３０と、輝度信号処理部８４０と、エンコーダ部８６０を有する。
【０２２６】
本実施形態のカメラ制御部９００は、マイクロプロセッサ（microprocessor）９０２、読出専用の記憶部であるＲＯＭ（Read Only Memory）９０４、ＲＡＭ９０６（Random Access Memory）、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ９０２は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすものと同様のものである。ＲＡＭ９０６は、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例である。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer ）とも称する。
【０２２７】
カメラ制御部９００は、システム全体を制御するものであり、本実施形態の２回ＡＤ変換処理との関係においては、カウントクロックＣＫcnt1，ＣＫdac1の周波数や、参照信号SLP_ADC の傾きなどを調整する機能を有している。ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００によって、通常の参照信号比較型のＡＤ変換処理や２回ＡＤ変換処理を制御するためのプログラムが格納されている。ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。
【０２２８】
カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信Ｉ／Ｆ（インタフェース）９０８を備える。
【０２２９】
記録媒体９２４は、たとえば、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）、２回ＡＤ変換処理のための各種の制御情報の設定値などの様々なデータを登録するなどのために利用される。メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信Ｉ／Ｆ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。
【０２３０】
なお、このような撮像装置８は、駆動制御部７およびカラムＡＤ変換部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、固体撮像装置１について述べたように、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１を利用してもよいのは言うまでもない。図では、画素アレイ部１０や駆動制御部７やカラムＡＤ変換部２６や参照信号生成部２７やカメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で、撮像装置８を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。このような撮像装置８は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
【０２３１】
このような構成の撮像装置８としても、画素信号電圧Ｖｘについて２回ＡＤ変換処理を行なうことで、カウンタ動作期間を短縮して電力消費を抑える仕組みを実現できるようになる。この際、たとえば少なくとも、カウントクロックＣＫcnt1，ＣＫdac1の周波数設定や、参照信号SLP_ADC の傾き設定など、２回ＡＤ変換処理に関わる制御は、外部の主制御部（カメラ制御部９００）において、制御用の指示情報を通信・タイミング制御部２０に対するデータ設定で任意に指定できるようにする。２回ＡＤ変換処理を行なわない通常の参照信号比較型のＡＤ変換処理の制御もできるようにしてもよい。
【０２３２】
＜電子機器への適用：第５実施形態＞
図８は、第５実施形態の電子機器を説明する図である。第５実施形態は、前述の固体撮像装置１の各実施形態に採用していたＡＤ変換処理の仕組みを電子機器に適用したものである。つまり、第５施形態は、固体撮像装置以外の電子機器に本発明に係るＡＤ変換処理方法やＡＤ変換処理装置を適用する事例を示したものである。図８は、その電子機器の概略構成図である。
【０２３３】
第１〜第４実施形態では、参照信号比較型のＡＤ変換処理を同一信号について２回ＡＤ変換処理を固体撮像装置１や撮像装置８に適用した例で説明したが、その適用範囲は、固体撮像装置などに限らない。参照信号比較型のＡＤ変換処理を基本とする２回ＡＤ変換処理は、ＡＤ変換データを取得する仕組みを必要とするあらゆる電子機器に適用できる。電子機器としても、少なくとも１つの処理対象信号ついては２回ＡＤ変換処理を行なうことで、電力消費低減ができる。
【０２３４】
図示した電子機器７００は、固体撮像装置１の欠陥画素を診断したり、あるいは動体検出処理をしたりするなど、積和演算結果に基づく様々な処理機能を持つ。主要な構成要素について説明すると次の通りである（主要なもの以外は説明を割愛する）。たとえば、電子機器７００は先ず、アナログの処理対象信号を生成する信号生成部７０１を備える。信号生成部７０１は、固体撮像装置１の画素アレイ部１０から出力される画素信号電圧Ｖｘを処理対象信号をして利用する構成となっている。つまり、本実施形態でも、処理対象信号としては、前記第１〜第４実施形態と同様に、固体撮像装置１の画素アレイ部１０から出力される画素信号（画素信号電圧Ｖｘ）であるものとする。ただしこれは一例に過ぎず、積和演算に耐え得るように、物理的な性質が同一である信号である限り、画素信号に限らず任意の信号であってよい。
【０２３５】
電子機器７００は、図中の中央部分に示す分割線の左側に配された、当該電子機器７００の全体の動作を制御するパーソナルコンピュータなどを利用した制御装置７０２と、分割線の右側に配された、ＡＤ変換装置７０５を備える。ＡＤ変換装置７０５には、信号生成部７０１から画素信号電圧Ｖｘが供給される。なお、分割線で制御装置７０２とＡＤ変換装置７０５とを分けるのではなく、その両者を含んで、複数の信号間での積和演算結果のデジタルデータを得るデータ処理装置の機能を持つ１つのＡＤ変換部７０６（ＡＤ変換装置）として構成してもよい。
【０２３６】
ＡＤ変換部７０６（ＡＤ変換装置７０５）は、比較部７５２およびカウンタ部７５４を有する。比較部７５２は、信号生成部７０１（固体撮像装置１）から取り込んだアナログの画素信号をデジタルデータに変換する。比較部７５２は比較部２５２に、カウンタ部７５４はカウンタ部２５４にそれぞれ対応するものであり、それらの基本的な動作は、前記第１〜第３実施形態の比較部２５２やカウンタ部２５４と同様である。
【０２３７】
制御装置７０２は、ＡＤ変換装置７０５を制御する機能要素として、比較部７５２にＡＤ変換用の参照電圧を供給する参照信号生成部７２７と、比較部７５２の比較結果や参照信号生成部７２７でのカウント動作状況に基づき各回のカウンタ部７５４の動作期間を制御するカウント動作期間制御部７１０と、カウント動作期間制御部７１０からのカウントイネーブル信号ENを参照しつつ、参照信号生成部７２７やカウンタ部７５４を制御するタイミング制御部７２０を備えている。カウント動作期間制御部７１０はカウント動作期間制御部２５３に、タイミング制御部７２０は通信・タイミング制御部２０に、参照信号生成部７２７は参照信号生成部２７にそれぞれ対応するものであり、それらの基本的な動作は、第１〜第３実施形態の通信・タイミング制御部２０や参照信号生成部２７やカウント動作期間制御部２５３と同様である。
【０２３８】
制御装置７０２は、積和演算処理対象の一方のデータを保持するデータ記憶部７２８と、カウンタ部７５４で得られた積和演算結果のデータＤ８に基づき固体撮像装置１を診断したりその他の判定処理をしたりするなどの機能を持つ判定・診断部７３０を備える。
【０２３９】
このような電子機器７００の構成において、固体撮像装置１の欠陥画素を診断する機能を実現するには、先ず比較対象となる正常な（画素欠陥のない）固体撮像装置１の画素データ（正常データという）を取得し、この後、診断対象の固体撮像装置１から画素信号を読み出して、正常データとの間で差分処理を行ない、その結果に基づいて欠陥の有無を診断する。画素欠陥としては、たとえば暗時欠陥と明時欠陥とを診断するのがよく、暗時欠陥の診断のためには、固体撮像装置１を非露光状態にして正常データの取得や診断を行ない、明時欠陥の診断のためには、たとえば全白撮影状態として固体撮像装置１の正常データの取得や診断を行なう。この際、第１〜第３実施形態で説明した２回ＡＤ変換処理を行なう。
【０２４０】
電子機器７００を画素欠陥診断に用いる場合、比較部７５２とカウンタ部７５４の組合せからなるＡＤ変換部７０６を用いて、正常デバイスと診断対象デバイスとの間で画素データの差分処理を行なう。正常状態に対する実働状態の差を示すデジタルデータを、実働状態の画素信号についてＡＤ変換をする際に、第１〜第３実施形態で説明したと同様に、２回ＡＤ変換処理を適用することで、カウンタ部の動作期間を短縮し電力消費を抑えつつ、従来と同様のビット精度で画素欠陥診断ができる。
【０２４１】
なお、ここでは画素欠陥診断への適用例で説明したが、２回ＡＤ変換処理の適用例はこれに限らない。たとえば、動体検出機能を実現する際には、現フレームの画素信号電圧Ｖｘを固体撮像装置１から読み出して、前フレームの画素信号電圧Ｖｘとの間で差分処理を行ない、その結果に基づいて動体を検出する。このとき、２回ＡＤ変換処理を適用することで、カウンタ部の動作期間を短縮し電力消費を抑えつつ、従来と同様のビット精度で動体検出データを取得できる。
【符号の説明】
【０２４２】
１…固体撮像装置、１０…画素アレイ部、１２…水平走査部、１４…垂直走査部、１８…水平信号線、１９…垂直信号線、２０…通信・タイミング制御部、２０ｂ…システム制御部、２０ａ…クロック変換部、２４…読出電流制御部、２５０…ＡＤ変換部、２５２…比較部、２５３…カウント動作期間制御部、２５４…カウンタ部、２５６…データ記憶部、２５７…ラッチ、２６…カラムＡＤ変換部、２７…参照信号生成部、２７０…ＤＡ変換部、２８…出力部、２８ｂ…インタフェース部、２８ａ…センスアンプ、２９…デジタル演算部、３…単位画素、３０１…電流電圧変換部、３０２…電流源部、３０４…定電流源、３１２…カウンタ部、４１０…デジタルコンパレータ、４４０，４６０…シフトレジスタ、４７０…セレクタ、５…画素信号生成部、７…駆動制御部、７００…電子機器、７０１…信号生成部、７０２…制御装置、７０５…ＡＤ変換装置、７０６…ＡＤ変換部、７１０…カウント動作期間制御部、７２０…タイミング制御部、７２７…参照信号生成部、７２８…データ記憶部、７３０…判定・診断部、７５２…比較部、７５４…カウンタ部、８…撮像装置、９００…カメラ制御部
【図１】
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【図２】
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【図３】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図４】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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