(57)【要約】      （修正有）【課題】高耐圧を有する半導体装置において、製造工程を追加することなく、求められる機能を満たしたＥＳＤ保護素子を提供する。【解決手段】高耐圧を有する半導体装置をノイズやサージから守るＥＳＤ保護素子において、ゲート電極３３の両端に形成されたドレイン側でないＬＯＣＯＳ酸化膜２１ｂの下に形成される拡散層１４ｂの導電型をＰ型にすることにより、ドレインの表面ブレークダウンにより生じる電流がソース側Ｎ型高濃度拡散層１５ａ下を流れる量を制限して、寄生ＮＰＮバイポーラ動作の保持電圧を高くすることが可能となり、工程追加無しに、内部素子に必要な拡散層や絶縁膜を用いてＥＳＤ保護素子を設定することが可能となる。定常状態においてはオフ状態にあるが、サージやノイズが半導体装置に印加された場合には、内部素子が破壊に至る前にＥＳＤ保護素子が動作して大電流を放出し、その後再びオフ状態に戻るという機能を満たす。【選択図】図２
2010045216.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型半導体領域の表面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記ゲート電極の両端の前記Ｐ型半導体領域の表面に配置されたＬＯＣＯＳ酸化膜と、
前記ＬＯＣＯＳ酸化膜の一方の下部に配置されたＰ型チャネルストップ拡散層と、
前記Ｐ型チャネルストップ拡散層に接して配置された第１のＮ型高濃度拡散層と、
前記Ｐ型チャネルストップ拡散層および前記第１のＮ型高濃度拡散層に接して配置されたＰ型高濃度拡散層と、
前記ＬＯＣＯＳ酸化膜の他方の下部に配置されたＮ型チャネルストップ拡散層と、
前記Ｎ型チャネルストップ拡散層に接して配置された第２のＮ型高濃度拡散層と、
を有する半導体装置。
【請求項２】
前記第１のＮ型高濃度拡散層は前記Ｐ型チャネルストップ拡散層と前記ゲート電極に対向している辺でのみ接しており、前記Ｐ型チャネルストップ拡散層と接していない前記第１のＮ型拡散層の他の辺は前記Ｐ型高濃度拡散層と接していることを特徴とする請求項１記載の半導体装置。
【請求項３】
Ｐ型半導体領域の表面に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記ゲート電極の両端の前記Ｐ型半導体領域の表面に配置されたＬＯＣＯＳ酸化膜と、
前記ＬＯＣＯＳ酸化膜の一方の下部に配置されたＰ型チャネルストップ拡散層と、
前記Ｐ型チャネルストップ拡散層に接して配置されたＰ型高濃度拡散層と、
前記Ｐ型高濃度拡散層により平面的に囲まれて配置された第１のＮ型高濃度拡散層と、
前記ＬＯＣＯＳの他方の酸化膜の下部に配置されたＮ型チャネルストップ拡散層と、
前記Ｎ型チャネルストップ拡散層に隣接して配置された第２のＮ型高濃度拡散層と、
を有する半導体装置。
【請求項４】
前記Ｎ型チャネルストップ拡散層に隣接した前記第２のＮ型高濃度拡散層の周辺にＮ型ウェル拡散層が形成されていることを特徴とする請求項１および請求項３記載の半導体装置。
【請求項５】
前記Ｐ型高濃度拡散層、前記第１のＮ型高濃度拡散層および前記ゲート電極が電気的に接合していることを特徴とする請求項１および請求項３記載の半導体装置。
【請求項６】
請求項５に記載の電気的に接合された前記Ｐ型高濃度拡散層、前記第１のＮ型高濃度拡散層および前記ゲート電極はＶｓｓ電位に結線され、前記第２のＮ型高濃度拡散層はＶｄｄ電源端子に結線されることを特徴とする請求項１および請求項３に記載の半導体装置。
【請求項７】
請求項５に記載の電気的に接合された前記Ｐ型高濃度拡散層、前記第１のＮ型高濃度拡散層および前記ゲート電極はＶｓｓ電位に結線され、前記第２のＮ型高濃度拡散層は入出力端子に結線されることを特徴とする請求項１および請求項３に記載の半導体装置。
【請求項８】
請求項５に記載の電気的に接合された前記Ｐ型高濃度拡散層、前記第１のＮ型高濃度拡散層および前記ゲート電極は入出力端子に結線され、前記第２のＮ型高濃度拡散層はＶｄｄ電源端子に結線されることを特徴とする請求項１および請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電などを代表するとサージやノイズから高耐圧を有する半導体装置の破壊を防ぐＥＳＤ保護素子に関する。
【背景技術】
【０００２】
半導体装置には、静電気放電（ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：以後ＥＳＤと略記）を代表とする様々なサージやノイズから内部素子を保護するためにＥＳＤ保護素子が設けられている。ＥＳＤ保護素子の例としては、寄生的に構成されるダイオード素子、バイポーラ素子、サイリスタ素子が挙げられる。これらの素子に求められることは、定常状態においては常にオフしており、サージやノイズが半導体装置に印加された際に内部素子が破壊に至る前に動作し、サージやノイズにより発生した大電流を放出し、再びオフ状態に戻るという機能である。
【０００３】
一般的なＥＳＤ保護素子として、ＮＭＯＳオフトランジスタが挙げられる。図６に従来のＮＭＯＳオフトランジスタを示す。Ｐ型半導体基板１１に形成されたＮＭＯＳオフトランジスタであり、Ｐ型半導体基板１１上に形成されたゲート絶縁膜２２上にゲート電極３３を有している。ドレイン電極３１にはＮ型高濃度拡散層１５ａが形成されており、ソース・基板電極３２にはソースとなるＮ型高濃度拡散層１５ｂおよびＰ型半導体基板１１の電位を取るためのＰ型高濃度拡散層１６が形成され、Ｎ型高濃度拡散層１５ｂ、Ｐ型高濃度拡散層１６およびゲート電極３３は電気的に接合し、Ｖｓｓ電位に結線されている。ドレイン電極３１は、Ｖｄｄ電源端子もしくは入出力端子などに結線される。
【０００４】
図６に示すＮＭＯＳオフトランジスタは、ドレイン電極３１に−極性のサージやノイズが印加された場合、Ｎ型高濃度拡散層１５ａとＰ型半導体基板１１とのＰＮ接合において順方向バイアスとなり、電荷をＶｓｓに逃がし、ドレイン電極３１に＋極性のサージやノイズが印加された場合には、逆方向バイアスによって表面ブレークダウンが起こり、Ｐ型半導体基板１１を流れる電流によってソース−基板−ドレイン間での寄生的なＮＰＮバイポーラトランジスタが動作し、Ｖｓｓに大電流を逃がす構造と成っている。上記の寄生ＮＰＮバイポーラ動作において、サージやノイズを放出した後に確実にＮＭＯＳオフトランジスタをオフするために、保持電圧は半導体装置にかかる最大動作電圧以上に設定することが重要となる。従来構造においては、Ｌ長を調節することにより保持電圧を容易に設定することが可能である。（一例として特許文献１を参照のこと。）
【特許文献１】特開２００７−２１４２６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
保護するべき半導体装置の耐圧が高い場合、当然ＮＭＯＳトランジスタの表面ブレークダウン電圧および保持電圧にも高い電圧が要求される。図７にドレイン電極が高耐圧構造であるＮＭＯＳオフトランジスタを示す。Ｐ型半導体基板１１に形成されたＮＭＯＳオフトランジスタであり、Ｐ型半導体基板１１上に形成されたゲート絶縁膜２２上にゲート電極３３を有している。ゲート電極３３両端にはＬＯＣＯＳ酸化膜２１およびＮ型チャネルストップ拡散層１３が形成されたＬＯＣＯＳオフセット構造である。ドレイン電極３１には、Ｎ型高濃度拡散層１５ａおよびＮ型ウェル拡散層１２が形成されている。Ｎ型ウェル拡散層１２はドレイン電極３１に高電圧が印加された際に生じるＮ型高濃度拡散層１５ａの下部領域における電界集中を緩和するために形成されている。ソース・基板電極３２には、ソースとなるＮ型高濃度拡散層１５ｂおよびＰ型半導体基板１１の電位を取るためのＰ型高濃度拡散層１６が形成され、Ｎ型高濃度拡散層１５ｂ、Ｐ型高濃度拡散層１６およびゲート電極３３は電気的に接合し、Ｖｓｓ電位に結線されている。ドレイン電極３１は、Ｖｄｄ電源端子もしくは入出力端子に結線される。
【０００６】
ドレイン電極からみた表面ブレークダウン耐圧や半導体基板との接合耐圧を上昇させる必要があるため、半導体基板濃度をあまり濃くすることはできない。要求される耐圧が高いほど、この傾向は強くなる。図７においてもＮＭＯＳオフトランジスタは高耐圧用保護素子であるためにＰ型半導体基板１１の濃度は非常に薄い。つまり高抵抗であるので、ドレイン電極３１に＋極性のサージやノイズが印加された際、表面ブレークダウンで発生する電流によって容易にＮ型高濃度拡散層１５ｂおよびＮ型チャネルストップ拡散層１３ｂ下のＰ型半導体基板１１の電位上昇を引き起こし、寄生ＮＰＮバイポーラトランジスタ動作に入りやすく、結果として保持電圧が極端に低くなるという問題が発生する。
【０００７】
従来方法のように、ＭＯＳトランジスタのＬ長での保持電圧調整では、ＮＭＯＳオフトランジスタのサイズが増大する。ゲート絶縁膜２２の厚さおよびドレイン電極のＮ型拡散層の濃度を調節することでドレイン耐圧を向上させ、Ｐ型半導体基板１１濃度を濃くする方法なども挙げられるが、内部素子と構造が大幅に異なることになり、製造工程数が増大する。また、保護すべき半導体装置が高耐圧であるため、保持電圧が極端に低くなると最大動作電圧と保持電圧のギャップが広がる方向となるので、上記方法を用いても保持電圧を最大動作電圧以上とすることが困難な状況に陥ってしまう。
【課題を解決するための手段】
【０００８】
（１）Ｐ型半導体基板もしくはＰ型ウェル拡散層上にゲート絶縁膜が形成され、前記ゲート絶縁膜上にゲート電極が形成され、前記ゲート電極の両端にＬＯＣＯＳ酸化膜が形成され、一方の前記ＬＯＣＯＳ酸化膜は下部にＰ型チャネルストップ拡散層を有し、前記Ｐ型チャネルストップ拡散層に隣接したＮ型高濃度拡散層が形成され、前記Ｐ型チャネルストップ拡散層および前記Ｎ型高濃度拡散層に隣接したＰ型高濃度拡散層が形成されており、他方の前記ＬＯＣＯＳ酸化膜は下部にＮ型チャネルストップ拡散層が形成され、前記Ｎ型チャネルストップ拡散層に隣接したＮ型高濃度拡散層が形成されている静電気放電保護素子であることを特徴とする半導体装置とした。
（２）Ｐ型半導体基板もしくはＰ型ウェル拡散層上にゲート絶縁膜が形成され、前記ゲート絶縁膜上にゲート電極が形成され、前記ゲート電極の両端にＬＯＣＯＳ酸化膜が形成され、一方の前記ＬＯＣＯＳ酸化膜は下部にＰ型チャネルストップ拡散層を有し、前記Ｐ型チャネルストップ拡散層に隣接したＰ型高濃度拡散層が形成され、平面的に前記Ｐ型チャネルストップ拡散層に囲まれたＮ型高濃度拡散層が形成されており、他方の前記ＬＯＣＯＳ酸化膜は下部にＮ型チャネルストップ拡散層が形成され、前記Ｎ型チャネルストップ拡散層に隣接したＮ型高濃度拡散層が形成されている静電気放電保護素子であることを特徴とする半導体装置とした。
【発明の効果】
【０００９】
高耐圧を有する半導体装置をノイズやサージから守るＥＳＤ保護素子において、ゲート電極両端に形成されたドレイン側でないＬＯＣＯＳ酸化膜下に形成される拡散層の導電型をＰ型にすることによって、ドレインの表面ブレークダウンにより生じる電流がソース側Ｎ型高濃度拡散層下を流れる量を制限するので、寄生ＮＰＮバイポーラ動作の保持電圧を高くすることが可能となり、工程追加によりＥＳＤ保護素子専用の拡散層や絶縁膜を形成する必要無く、内部素子に必要な拡散層や絶縁膜を用いて容易にＥＳＤ保護素子の特性を設定することができる。さらに高耐圧素子を保護する場合においても、ＥＳＤ保護素子に求められる定常状態においては常にオフ、サージやノイズが半導体装置に印加された際に内部素子が破壊に至る前に動作し発生した大電流を放出し、再びオフ状態に戻るという機能を容易に満たすことが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明による最良の実施形態について図面を用いて詳細に説明を行なう。
【００１１】
図１は本発明に係る半導体装置の第１の実施形態を示す平面図である。Ｐ型高濃度拡散層１６とＮ型高濃度拡散層１５ｂが隣接して形成され、それらを平面的に囲むようにＰ型チャネルストップ拡散層１４が形成されている。また、Ｎ型高濃度拡散層１５ａを囲むようにＮ型ウェル拡散層１２およびＮ型チャネルストップ拡散層１３が形成されている。そして、Ｐ型チャネルストップ拡散層１４およびＮ型チャネルストップ拡散層１３に間にＰ型半導体基板１１が存在し、それらの上にかかるようにゲート電極３３が形成される構造となっている。
【００１２】
さらに詳細な構造を、図１のＡおよびＡ'を結ぶ一点鎖線に沿った断面図である図２を用いて以下に説明する。Ｐ型半導体基板１１上に形成されたゲート絶縁膜２２上にゲート電極３３を有しており、ゲート電極３３両端にはＬＯＣＯＳ酸化膜２１が形成されている。ドレイン電極３１には、ＬＯＣＯＳ酸化膜２１ａ下に形成されたＮ型チャネルストップ拡散層１３ａを電界緩和のオフセット層とし、Ｎ型チャネルストップ拡散層１３ａと隣接するようにＮ型高濃度拡散層１５ａが形成されている。Ｎ型高濃度拡散層１５ａの下部にはＮ型ウェル拡散層１２が形成され、ドレイン電極３１に高電圧が印加された際に生じるＮ型高濃度拡散層１５ａの下部領域における電界集中を緩和する役割を備えている。ソース・基板電極３２には、ソースとなるＮ型高濃度拡散層１５ｂおよびＰ型半導体基板１１の電位を取るためのＰ型高濃度拡散層１６が形成されている。Ｎ型高濃度拡散層１５ｂと隣接してＰ型チャネルストップ拡散層１４ｂがＬＯＣＯＳ酸化膜２１ｂ下に形成されている。Ｎ型高濃度拡散層１５ｂ、Ｐ型高濃度拡散層１６およびゲート電極３３は電気的に接合し、Ｖｓｓ電位に結線する。ドレイン電極３１は、Ｖｄｄ電源端子に結線する。
【００１３】
上記構造の素子において、Ｖｄｄ電源端子に−電荷のノイズが印加された場合、ドレイン電極３１とＰ型半導体基板１１のＰＮ接合が順方向バイアスとなり、Ｖｓｓ電位へノイズを逃がすことによって内部素子を保護する。
【００１４】
反対に、上記構造の素子において、Ｖｄｄ電源端子に＋電荷のノイズが印加された場合、ドレイン電極３１とＰ型半導体基板１１のＰＮ接合において、最初に表面ブレークダウンを起し、Ｐ型半導体基板１１内に電流が流れ始める。そして、Ｐ型半導体基板１１内に流れた電流はＰ型高濃度拡散層１６に吸収され、Ｖｓｓ電位に放出される。この時、Ｐ型半導体基板１１に流れた電流の多くは低抵抗であるＰ型チャネルストップ拡散層１４ｂ内を通ってＰ型高濃度拡散層１６に達し、一部の電流のみＰ型半導体基板１１内を通ってＰ型高濃度拡散層１６に到達する。Ｐ型半導体基板１１を通る一部の電流はＮ型高濃度拡散層１５ｂ下を流れるため、Ｎ型高濃度拡散層１５ｂ下のＰ型半導体基板１１は電位上昇し、Ｎ型高濃度拡散層１５ｂ、Ｐ型半導体基板１１およびドレイン電極３１のＮＰＮ接合において寄生ＮＰＮバイポーラトランジスタが動作し始める。これにより、Ｖｄｄ電源端子に印加されたノイズをＶｓｓ電位に逃がすことによって、内部素子を保護することが可能となる。
【００１５】
ドレイン電極３１側における表面ブレークダウンは、ゲート絶縁膜２２の厚さ、Ｎ型チャネルストップ拡散層１３ａおよびＰ型半導体基板１１の濃度などによって決定される。本発明におけるドレイン構造は、保護するべき内部素子の高耐圧ＮＭＯＳトランジスタのドレイン構造と同様の構成とし、図２に示すＮ型チャネルストップ拡散層１３ａの幅を調節することで、容易に内部素子よりも低い表面ブレークダウン電圧に設定することができる。保持電圧は、図２のＰ型チャネルストップ拡散層１４の幅を変化させることによって、容易に設定することができる。Ｐ型チャネルストップ拡散層１４ｂの幅を変化させると、Ｐ型チャネルストップ拡散層１４を経由してＰ型高濃度拡散層１６に流れる電流と、Ｐ型半導体基板１１から直接Ｐ型高濃度拡散層１６に流れる電流の比率が変化し、Ｎ型高濃度拡散層１５ｂ下のＰ型半導体基板１１を流れる電流が少なくなり、Ｐ型半導体基板１１の電位上昇が抑制され、寄生ＮＰＮバイポーラトランジスタ動作の保持電圧は高くなる。これにより、Ｐ型半導体基板１１の濃度が内部素子の高耐圧化のために薄く設定されていたとしても、容易にＥＳＤ保護素子の保持電圧を高くすることが可能となる。
【００１６】
Ｐ型半導体基板１１に流れる電流は、図３に示すようにＮ型高濃度拡散層１５ｂをＰ型高濃度拡散層１６にて囲むなどの方法を取ることでさらに制限することもできる。また、図４に示すようにＮ型高濃度拡散層１５ｂの短手領域もＰ型高濃度拡散層１６が接するように一部の領域を囲む、もしくは図５に示すようにＮ型高濃度拡散層１５ｂの短手領域もＰ型高濃度拡散層１６が接するように一部の領域を囲んでさらにＰ型高濃度拡散層１６をゲート電極３３方向に迫り出させるなどの構造にすることで、Ｎ型高濃度拡散層１５ｂの短手領域に隣接したＰ型拡散層の電位上昇を抑制し、Ｎ型高濃度拡散層１５ｂの短手領域などの端からの寄生ＮＰＮバイポーラトランジスタの動作を発生させないようにすることで、Ｎ型高濃度拡散層１５ｂの長手領域を有効に活用することが可能となる。
【００１７】
以上より、本発明の構造を用いることによって、工程追加によりＥＳＤ保護素子専用の拡散層や絶縁膜を形成する必要が無く、内部素子に必要な拡散層や絶縁膜を用いて容易にＥＳＤ保護素子の特性を設定することが可能となり、高耐圧素子を保護する場合においても、ＥＳＤ保護素子に求められる定常状態においては常にオフ、サージやノイズが半導体装置に印加された際に内部素子が破壊に至る前に動作し発生した大電流を放出し、再びオフ状態に戻るという機能を容易に満たすことが可能となる。
【００１８】
前述の説明において、図２に示すソース・基板電極３２はＶｓｓ電位、ドレイン電極３１はＶｄｄ電源端子に接続した例を挙げているが、ソース・基板電極３２をＶｓｓ電位、ドレイン電極３１を入出力端子に結線する、もしくはソース・基板電極３２を入出力端子、ドレイン電極３１をＶｄｄ電源端子に結線してもかまわない。基本的にドレイン電極３１側をソース・基板電極３２よりも高い電位がかかる端子に接続し、ある端子にノイズやサージが印加された際にＶｄｄ電源端子もしくはＶｓｓ電位にノイズやサージを逃がすことができる経路が確保される結線方法とする。
【００１９】
本説明では、Ｐ型の導電性を持つ半導体基板上に形成された場合を例としているが、Ｐ型ウェル拡散層上に形成された場合においても同様の効果が得られ、例えばＮ型半導体基板上に形成されたＰ型ウェル拡散層内に作られたとしてもその効果は同様である。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施例による半導体装置を示す模式的平面図
【図２】本発明の実施例による半導体装置を示す模式的断面図
【図３】本発明の実施例による半導体装置を示す模式的平面図
【図４】本発明の実施例による半導体装置を示す模式的平面図
【図５】本発明の実施例による半導体装置を示す模式的平面図
【図６】従来の実施例による半導体装置の模式的断面図
【図７】従来の実施例による半導体装置の模式的断面図
【符号の説明】
【００２１】
１１  Ｐ型半導体基板
１２  Ｎ型ウェル拡散層
１３  Ｎ型チャネルストップ拡散層
１４  Ｐ型チャネルストップ拡散層
１５  Ｎ型高濃度拡散層
１６  Ｐ型高濃度拡散層
２１  ＬＯＣＯＳ酸化膜
２２  ゲート絶縁膜
３１  ドレイン電極
３２  ソース電極
３３  ゲート電極
【図１】
2010045216.tif 000003
【図２】
2010045216.tif 000004
【図３】
2010045216.tif 000005
【図４】
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【図５】
2010045216.tif 000007
【図６】
2010045216.tif 000008
【図７】
2010045216.tif 000009