(57)【要約】      （修正有）【課題】ＭＯＮＯＳ型半導体記憶装置の電荷蓄積用のトラップ膜及びビット線拡散層を有する不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、半導体基板１０１に形成され、それぞれ行方向に延伸する複数のビット線拡散層１０４と、半導体基板１０１上における互いに隣接する各ビット線拡散層１０４同士の間に形成され、それぞれが電荷トラップ膜１０２ｂを含む複数のＯＮＯ膜１０２と、複数のビット線拡散層１０４の上にそれぞれ形成された複数のビット線絶縁膜１０５と、半導体基板１０１の上にそれぞれ複数のＯＮＯ膜１０２及び複数のビット線絶縁膜１０５を覆うように形成され、各ビット線拡散層１０４と交差して列方向に延伸する複数のワード線１０６とを有している。ビット線絶縁膜１０５の膜厚はＯＮＯ膜１０２の膜厚よりも小さく、且つビット線絶縁膜１０５の上面はＯＮＯ膜１０２の上面と平行である。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体領域に形成され、それぞれが行方向に延伸する複数のビット線拡散層と、
前記半導体領域の上における、互いに隣接する前記各ビット線拡散層同士の間に形成され、それぞれが電荷トラップ膜を含む複数の第１の絶縁膜と、
前記複数のビット線拡散層の上にそれぞれ形成された複数のビット線絶縁膜と、
前記半導体領域の上に、それぞれ前記複数の第１の絶縁膜及び前記複数のビット線絶縁膜を覆うように形成され、前記各ビット線拡散層と交差して列方向に延伸する複数のワード線とを備え、
前記ビット線絶縁膜の膜厚は前記第１の絶縁膜の膜厚よりも小さく、且つ前記ビット線絶縁膜の上面は前記第１の絶縁膜の上面と平行であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記各第１の絶縁膜と前記各ワード線との間、及び前記各ビット線絶縁膜と前記各ワード線との間に形成された第２の絶縁膜をさらに備えていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の絶縁膜は、酸化シリコン、酸化アルミニウム及び酸化ハフニウムのうちの１つからなる単層膜、又はそれらのうちの少なくとも２つが積層されてなる積層膜であることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記電荷トラップ膜及び前記ビット線絶縁膜は、窒素を含むことを特徴とする請求項１〜３のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記電荷トラップ膜は窒化シリコンを含み、
前記ビット線絶縁膜は、窒素を含む酸化シリコンからなることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記ビット線絶縁膜は、その膜厚が１０ｎｍ以上であることを特徴とする請求項１〜５のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１の絶縁膜は、第１のシリコン酸化膜と、電荷トラップ機能を有するシリコン窒化膜と、第２のシリコン酸化膜とが順次積層されたＯＮＯ膜であることを特徴とする請求項１〜６のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項８】
半導体領域の上に、電荷トラップ膜を内部に含む第１の絶縁膜を形成する工程（ａ）と、
前記第１の絶縁膜の上に、行方向に延伸する複数の開口パターンを有するマスク膜を形成する工程（ｂ）と、
前記マスク膜を用いて、前記半導体領域に不純物イオンをイオン注入することにより、前記半導体領域の上部に、行方向に延伸する複数のビット線拡散層を形成する工程（ｃ）と、
前記第１の絶縁膜における前記マスク膜からの露出部分に対してエッチングを行って、前記第１の絶縁膜から前記電荷トラップ膜を露出する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記電荷トラップ膜における前記第１の絶縁膜からの露出部分をそれぞれ熱酸化して、前記電荷トラップ膜における前記露出部分の電荷トラップ性を消失させることにより、前記電荷トラップ膜における前記露出部分をビット線絶縁膜とする工程（ｅ）と、
前記半導体領域の上に、前記第１の絶縁膜及び前記ビット線絶縁膜を覆うと共に、それぞれ前記各ビット線拡散層と交差して列方向に延伸する複数のワード線を形成する工程（ｆ）とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
前記工程（ｃ）は、前記工程（ｄ）と前記工程（ｅ）との間に行うことを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記工程（ｅ）と前記工程（ｆ）との間に、
前記第１の絶縁膜と前記ワード線との間、及び前記ビット線絶縁膜と前記ワード線との間に第２の絶縁膜を形成する工程（ｇ）をさらに備えていることを特徴とする請求項８又は９に記載の不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記第２の絶縁膜は、酸化シリコン、酸化アルミニウム及び酸化ハフニウムのうちの１つからなる単層膜、又はそれらのうちの少なくとも２つが積層されてなる積層膜であることを特徴とする請求項１０に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記工程（ｅ）において、前記ビット線絶縁膜は、前記半導体領域上に導入した水素と酸素とから水蒸気を発生させる内燃方式のパイロジェニック酸化（ＩＳＳＧ）法を用いて形成することを特徴とする請求項８〜１１のうちのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記工程（ｅ）において、前記パイロジェニック酸化法に用いる水素のモル濃度は、０．１％以上且つ５０％以下であることを特徴とする請求項１２に記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記工程（ｅ）において、前記パイロジェニック酸化法における熱処理温度は８００℃以上且つ１０５０℃以下であることを特徴とする請求項１２又は１３に記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記工程（ｅ）において、前記ビット線絶縁膜は、酸素とハロゲン化合物とを含む雰囲気の熱処理により形成することを特徴とする請求項８〜１１のうちのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記工程（ｅ）において、前記ハロゲン化合物はフッ素化合物を含み、該フッ素化合物のモル濃度は、５０ｐｐｍ以上且つ５００ｐｐｍ以下であることを特徴とする請求項１５に記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記フッ素化合物は、三フッ化窒素を含むことを特徴とする請求項１６に記載の不揮発性半導体記憶装置の製造方法。
【請求項１８】
前記工程（ｅ）において、前記ハロゲン化合物は塩素化合物を含み、該塩素化合物のモル濃度は、１％以上且つ１０％以下であることを特徴とする請求項１５に記載の不揮発性半導体記憶装置の製造方法。
【請求項１９】
前記塩素化合物は、トリクロロエチレン、ジクロロシラン、塩化水素及び四塩化炭素のうちの少なくとも１つを含むことを特徴とする請求項１８に記載の不揮発性半導体記憶装置の製造方法。
【請求項２０】
前記電荷トラップ膜はシリコン窒化膜を含み、
前記ビット線絶縁膜は、窒素を含むシリコン酸化膜であることを特徴とする請求項８〜１９のうちのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【請求項２１】
前記第１の絶縁膜は、第１のシリコン酸化膜と、電荷トラップ機能を有するシリコン窒化膜と、第２のシリコン酸化膜とが順次積層されたＯＮＯ膜であることを特徴とする請求項８〜２０のうちのいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特にＭＯＮＯＳ型不揮発性半導体記憶装置に設けられる電荷蓄積用のトラップ膜及びビット線拡散層を有する不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ(metal-oxide-nitride-oxide-silicon）型不揮発性半導体記憶装置は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜が順次積層されてなるＯＮＯ(oxide-nitride-oxide）膜に電荷を蓄積する不揮発性半導体記憶装置である。これまで、種々のＭＯＮＯＳ型不揮発性半導体記憶装置が提案されており、なかでも半導体基板中に形成されたビット線と、チャネル領域上に形成されたＯＮＯ膜と、ビット線上に該ビット線と直交するように形成されたワード線とを有し、ＯＮＯ膜中に局所的に電荷を蓄積することにより、所望の情報を記憶する不揮発性半導体記憶素子が、高密度化、高能力化及び低電圧化に適していることから注目されている（例えば、特許文献１を参照。）。
【０００３】
以下、ビット線が半導体基板中に形成された従来の不揮発性半導体記憶装置の製造方法について図７（ａ）〜図７（ｇ）を参照しながら説明する。
【０００４】
まず、図７（ａ）に示すように、ｐ型の半導体基板２０１上に、第１のシリコン酸化(ＳｉＯ２）膜２０２ａ、シリコン窒化（ＳｉＮ）膜２０２ｂ、第２のシリコン酸化膜２０２ｃからなる電荷トラップ膜であるＯＮＯ膜２０２を形成する。
【０００５】
次に、図７（ｂ）に示すように、リソグラフィ法により、ＯＮＯ膜２０２の上に複数のビット線の配置位置を決定するレジストパターン２０３を形成する。
【０００６】
次に、図７（ｃ）に示すように、レジストパターン２０３をマスクとして、ＯＮＯ膜２０２のうちの第２のシリコン酸化膜２０２ｃ及びシリコン窒化膜２０２ｂを除去する。ここでは、下層の第１のシリコン酸化膜２０２ａを残しているが、半導体基板２０１が露出するように、第１のシリコン酸化膜２０２ａを除去する場合もある。
【０００７】
次に、図７（ｄ）に示すように、ｎ型の不純物イオンを、レジストパターン２０３をマスクとし且つ第１のシリコン酸化膜２０２ａを介して半導体基板２０１にイオン注入することにより、半導体基板２０１におけるレジストパターン２０３の開口部からの露出領域にｎ型の複数の拡散層２０４を形成する。
【０００８】
次に、図７（ｅ）に示すように、レジストパターン２０３を除去した後、図７（ｆ）に示すように、各拡散層２０４に対して増速酸化を行う。このように、各拡散層２０４の上部を酸化することによりビット線絶縁膜２０５を形成すると共に、注入された不純物イオンを活性化して、各拡散層２０４から複数のビット線を形成する。
【０００９】
次に、図７（ｇ）に示すように、導電性を有するポリシリコンをＯＮＯ膜２０２及びビット線絶縁膜２０５の上に堆積して、それぞれポリシリコンからなるワード線（電極）２０６を形成することにより、不揮発性半導体記憶装置を得る。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００１−０７７２２０号公報
【特許文献２】米国特許第６５１４８３１号明細書
【非特許文献】
【００１１】
【非特許文献１】R. Jaccodine et al.“Chemically Assisted Oxidation of Silicon Nitride” Journal of the Electrochemical Society, 146(11) pp.4194-4195 (1999)
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本願発明者らは、種々の検討を重ねた結果、前記従来の不揮発性半導体記憶装置の製造方法には、以下に示すような問題を見出している。
【００１３】
すなわち、前記従来の製造方法においては、半導体基板２０１を増速酸化することによりビット線絶縁膜２０５を形成しており、このため、図８（ａ）及び図８（ｂ）に示すように、増速拡散による熱処理時に各拡散層２０４が横方向に広がってしまい、メモリセルの微細化が困難である。
【００１４】
また、各ビット線絶縁膜２０５の上面がＯＮＯ膜２０２の上面から盛り上がるため、ワード線２０６を形成する導電性のポリシリコンをパターニングする際に、ポリシリコンのビット線絶縁膜２０５上に形成された部分に段差が生じ、この段差によって、図８（ａ）に示すように、ワード線２０６にくびれ部２０６ａが生じる。このくびれ部２０６ａによって、ワード線２０６の抵抗が上昇したり、さらには断線が発生したりする。また、生じた段差部分にポリシリコン２０６の残渣２０６ｂが生じる結果、隣接するワード線２０６同士がショートするという問題をも生じる。
【００１５】
そこで、本発明は、前記従来の問題を解決し、電荷トラップ膜を有するメモリセルの微細化を図ると共に、ワード線（電極）同士の間のショートを防止できるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明は、不揮発性半導体記憶装置の製造方法を、ビット線拡散層を酸化することなく電荷トラップ膜を選択的に酸化することにより、ビット線拡散層の上に形成されるビット線絶縁膜を電荷トラップ膜を含む絶縁膜よりも薄く且つ平坦に形成する構成とする。
【００１７】
具体的に、本発明に係る不揮発性半導体記憶装置は、半導体領域に形成され、それぞれが行方向に延伸する複数のビット線拡散層と、半導体領域の上における、互いに隣接する各ビット線拡散層同士の間に形成され、それぞれが電荷トラップ膜を含む複数の第１の絶縁膜と、複数のビット線拡散層の上にそれぞれ形成された複数のビット線絶縁膜と、半導体領域の上に、それぞれ複数の第１の絶縁膜及び複数のビット線絶縁膜を覆うように形成され、各ビット線拡散層と交差して列方向に延伸する複数のワード線とを備え、ビット線絶縁膜の膜厚は第１の絶縁膜の膜厚よりも小さく、且つビット線絶縁膜の上面は第１の絶縁膜の上面と平行であることを特徴とする。
【００１８】
本発明の不揮発性半導体記憶装置によると、ビット線絶縁膜の膜厚は、電荷トラップ膜を含む第１の絶縁膜の膜厚よりも小さく、且つビット線絶縁膜の上面は第１の絶縁膜の上面と平行であるため、ビット線絶縁膜の製造時に生じる表面段差が軽減される。このため、表面段差が軽減されたビット線絶縁膜の上に形成されるワード線の加工歩留まりが向上するので、ワード線間のショートを防止することができる。
【００１９】
本発明の不揮発性半導体記憶装置は、各第１の絶縁膜と各ワード線との間、及び各ビット線絶縁膜と各ワード線との間に形成された第２の絶縁膜をさらに備えていてもよい。
【００２０】
このようにすると、第２の絶縁膜によってビット線絶縁膜の膜厚が増大するのと同等の効果を得られるため、ビット線絶縁膜の電気的耐圧が向上する。その上、電荷トラップ膜の端部とワード線との距離も大きくなるため、メモリセルのデータ保持特性の劣化に対するプロセスマージンが拡大して、該半導体記憶装置の信頼性を向上することができる。
【００２１】
この場合に、第２の絶縁膜には、酸化シリコン、酸化アルミニウム及び酸化ハフニウムのうちの１つからなる単層膜、又はそれらのうちの少なくとも２つが積層されてなる積層膜を用いることができる。
【００２２】
本発明の不揮発性半導体記憶装置において、電荷トラップ膜及びビット線絶縁膜は、窒素を含んでいてもよい。
【００２３】
この場合に、電荷トラップ膜には窒化シリコンを用い、ビット線絶縁膜には、窒素を含む酸化シリコンを用いることができる。
【００２４】
本発明の不揮発性半導体記憶装置において、ビット線絶縁膜は、その膜厚が１０ｎｍ以上であってよい。
【００２５】
本発明の不揮発性半導体記憶装置において、第１の絶縁膜には、第１のシリコン酸化膜と、電荷トラップ機能を有するシリコン窒化膜と、第２のシリコン酸化膜とが順次積層されたＯＮＯ膜を用いることができる。
【００２６】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体領域の上に、電荷トラップ膜を内部に含む第１の絶縁膜を形成する工程（ａ）と、第１の絶縁膜の上に、行方向に延伸する複数の開口パターンを有するマスク膜を形成する工程（ｂ）と、マスク膜を用いて、半導体領域に不純物イオンをイオン注入することにより、半導体領域の上部に、行方向に延伸する複数のビット線拡散層を形成する工程（ｃ）と、第１の絶縁膜におけるマスク膜からの露出部分に対してエッチングを行って、第１の絶縁膜から電荷トラップ膜を露出する工程（ｄ）と、工程（ｄ）よりも後に、電荷トラップ膜における第１の絶縁膜からの露出部分をそれぞれ熱酸化して、電荷トラップ膜における露出部分の電荷トラップ性を消失させることにより、電荷トラップ膜における露出部分をビット線絶縁膜とする工程（ｅ）と、半導体領域の上に、第１の絶縁膜及びビット線絶縁膜を覆うと共に、それぞれ各ビット線拡散層と交差して列方向に延伸する複数のワード線を形成する工程（ｆ）とを備えていることを特徴とする。
【００２７】
本発明の不揮発性半導体記憶装置の製造方法によると、電荷トラップ膜を内部に含む第１の絶縁膜から該電荷トラップ膜を露出し、その後、電荷トラップ膜における第１の絶縁膜からの露出部分をそれぞれ熱酸化して、電荷トラップ膜における露出部分の電荷トラップ性を消失させることにより、電荷トラップ膜における露出部分をビット線絶縁膜としている。このように、ビット線絶縁膜を形成する際に半導体領域を酸化しないため、ビット線拡散層の横方向の広がりを抑制することができるので、メモリセルの微細化が可能となる。また、電荷トラップ膜自体を選択的に酸化するため、ビット線絶縁膜の膜厚が、第１の絶縁膜の膜厚よりも小さく、且つビット線絶縁膜の上面が第１の絶縁膜の上面とほぼ平行となる。その結果、ビット線絶縁膜に生じる表面段差が軽減され、その上に形成されるワード線の加工歩留まりが向上するので、ワード線間のショートを防止することができる。
【００２８】
本発明の不揮発性半導体記憶装置の製造方法において、工程（ｃ）は、工程（ｄ）と工程（ｅ）との間に行ってもよい。
【００２９】
このようにすると、工程（ｄ）を経たことにより、第１の絶縁膜の膜厚が減じているため  イオン注入によるビット線拡散層の横方向の広がりを抑えることができるので、より微細化が容易となる。
【００３０】
本発明の不揮発性半導体記憶装置の製造方法は、工程（ｅ）と工程（ｆ）との間に、第１の絶縁膜とワード線との間、及びビット線絶縁膜とワード線との間に第２の絶縁膜を形成する工程（ｇ）をさらに備えていてもよい。
【００３１】
このようにすると、第２の絶縁膜によってビット線絶縁膜の膜厚が増大するのと同等の効果を得られるため、ビット線絶縁膜の電気的耐圧が向上する。その上、電荷トラップ膜の端部とワード線との距離が大きくなるため、メモリセルのデータ保持特性の劣化に対するプロセスマージンが拡大して、該半導体記憶装置の信頼性を向上することができる。
【００３２】
この場合に、第２の絶縁膜には、酸化シリコン、酸化アルミニウム及び酸化ハフニウムのうちの１つからなる単層膜、又はそれらのうちの少なくとも２つが積層されてなる積層膜を用いることができる。
【００３３】
本発明の不揮発性半導体記憶装置の製造方法は、工程（ｅ）において、ビット線絶縁膜を、半導体領域上に導入した水素と酸素とから水蒸気を発生させる内燃方式のパイロジェニック酸化（ＩＳＳＧ）法を用いて形成してもよい。
【００３４】
このように、ＩＳＳＧ法を用いて電荷トラップ膜を酸化してビット線絶縁膜を形成すると、第１の絶縁膜から露出した電荷トラップ膜が窒化シリコンからなる場合は電荷トラップ性が消失して、安定した絶縁特性を得ることができる。その上、一般的な熱酸化法とは異なり、ＩＳＳＧ法は窒化シリコンの酸化速度が比較的に速く、高温且つ長時間の酸化を必要としないため、ビット線拡散層が横方向に拡大することがない。
【００３５】
この場合に、工程（ｅ）において、パイロジェニック酸化法に用いる水素のモル濃度は、０．１％以上且つ５０％以下であってよい。
【００３６】
また、この場合に、工程（ｅ）において、パイロジェニック酸化法における熱処理温度は８００℃以上且つ１０５０℃以下であってよい。
【００３７】
また、本発明の不揮発性半導体記憶装置の製造方法は、工程（ｅ）において、パイロジェニック酸化法に代えて、ビット線絶縁膜を、酸素とハロゲン化合物とを含む雰囲気の熱処理により形成してもよい。
【００３８】
この場合に、工程（ｅ）において、ハロゲン化合物はフッ素化合物を含み、該フッ素化合物のモル濃度は、５０ｐｐｍ以上且つ５００ｐｐｍ以下であってよい。
【００３９】
この場合に、フッ素化合物には、三フッ化窒素を用いることができる。
【００４０】
また、この場合に、工程（ｅ）において、ハロゲン化合物は塩素化合物を含み、該塩素化合物のモル濃度は、１％以上且つ１０％以下であってよい。
【００４１】
この場合に、塩素化合物には、トリクロロエチレン、ジクロロシラン、塩化水素及び四塩化炭素のうちの少なくとも１つを用いることができる。
【００４２】
本発明の不揮発性半導体記憶装置の製造方法において、電荷トラップ膜にはシリコン窒化膜を用い、ビット線絶縁膜には、窒素を含むシリコン酸化膜を用いることができる。
【００４３】
本発明の不揮発性半導体記憶装置の製造方法において、第１の絶縁膜には、第１のシリコン酸化膜と、電荷トラップ機能を有するシリコン窒化膜と、第２のシリコン酸化膜とが順次積層されたＯＮＯ膜を用いることができる。
【発明の効果】
【００４４】
本発明に係る不揮発性半導体記憶装置及びその製造方法によると、ビット線拡散層の横方向の広がりが抑制されるため、メモリセルの微細化が可能となる。また、ビット線絶縁膜をトラップ膜を含む絶縁膜よりも薄く形成することができるため、ビット線絶縁膜に生じる表面段差が軽減されて、ワード線の加工歩留まりが向上するので、ワード線間のショートを防止することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置を示す要部の断面図である。
【図２】（ａ）〜（ｇ）は本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順の断面図である。
【図３】ハロゲン化合物（ＮＦ３）を添加した雰囲気で酸化した場合に、シリコン窒化膜上に成長するシリコン酸化膜の成長速度が従来の熱酸化法よりも速くなることを示すグラフである。
【図４】本発明の一実施形態の変形例に係る不揮発性半導体記憶装置を示す要部の断面図である。
【図５】（ａ）及び（ｂ）は本発明の一実施形態に係る不揮発性半導体記憶装置を示し、（ａ）はワード線に正にバイアス電圧を印加した場合の動作の模式図を示し、（ｂ）はしきい値電圧の時間依存性を示すグラフである。
【図６】（ａ）及び（ｂ）は本発明の一実施形態の変形例に係る不揮発性半導体記憶装置を示し、（ａ）はワード線に正にバイアス電圧を印加した場合の動作の模式図を示し、（ｂ）はしきい値電圧の時間依存性を示すグラフである。
【図７】（ａ）〜（ｇ）は従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程順の断面図である。
【図８】（ａ）は従来のＭＯＮＯＳ型不揮発性半導体記憶装置を示す平面図であり、（ｂ）は（ａ）のVIIIｂ−VIIIｂ線における断面図であり、（ｃ）は（ａ）のVIIIｃ−VIIIｃ線における断面図である。
【発明を実施するための形態】
【００４６】
（一実施形態）
本発明の一実施形態に係る不揮発性半導体記憶装置について図１を参照しながら説明する。
【００４７】
図１に示すように、例えば、ｐ型シリコン（Ｓｉ）からなる半導体基板１０１の上部には、互いに間隔をおき、且つそれぞれ行方向（図面の前後方向）に延伸するｎ型拡散層（ビット線拡散層）１０４が形成されている。半導体基板１０１の主面上には、膜厚が約５ｎｍの第１のシリコン酸化（ＳｉＯ２ ）膜１０２ａが形成されており、該第１のシリコン酸化膜１０２ａの上で、且つ各ｎ型拡散層１０４の上側を除く領域（チャネル領域上）には、膜厚が約７ｎｍのシリコン窒化（ＳｉＮ）膜１０２ｂと膜厚が約１０ｎｍの第２のシリコン酸化膜１０２ｃとが順次形成されている。ここで、第１のシリコン酸化膜１０２ａ、シリコン窒化膜１０２ｂ及び第２のシリコン酸化膜１０２ｃによって電荷トラップ機能を有するＯＮＯ(oxide-nitride-oxide）膜１０２が構成されている。
【００４８】
本実施形態の特徴として、第１のシリコン酸化膜１０２ａの上で且つ各ｎ型拡散層１０４の上には、それぞれシリコン窒化膜１０２ｂが酸化され、膜厚が８ｎｍ程度の酸化シリコンからなるビット線絶縁膜１０５が形成されている。
【００４９】
ＯＮＯ膜１０２及びビット線絶縁膜１０５の上には、各ｎ型拡散層１０４と交差して列方向（図面の左右方向）に延伸する、導電性のポリシリコンからなる複数のワード線（ゲート電極）１０６が形成されている。
【００５０】
本実施形態においては、ビット線拡散層であるｎ型拡散層１０４の上に形成されるビット線絶縁膜１０５を、ｎ型拡散層１０４の上部を酸化（増速酸化）させる代わりに、ＯＮＯ膜１０２中のシリコン窒化膜１０２ｂを選択的に酸化して、その電荷トラップ性を消失させることにより形成している。これにより、ｎ型拡散層１０４自体の横方向の広がりが抑制されて、メモリセルを微細化することができる。また、ビット線絶縁膜１０５をＯＮＯ膜１０２よりも薄く形成することができるため、ビット線絶縁膜１０５に生じる表面段差が軽減されるので、ワード線１０６にくびれ部や断線が生じにくくなる。また、表面段差の軽減により、ワード線を構成するポリシリコンの残渣も生じにくくなる。その結果、ワード線１０６の加工歩留まりが向上するので、ワード線１０６同士のショートを防止することができる。
【００５１】
以下、前記のように構成された不揮発性半導体記憶装置の製造方法について図２（ａ）〜図２（ｇ）を参照しながら説明する。
【００５２】
まず、図２（ａ）に示すように、ｐ型シリコンからなる半導体基板１０１の主面を、例えば温度が１０００℃程度の酸化性雰囲気で熱酸化することにより、半導体基板１０１の主面上に膜厚が約５ｎｍの第１のシリコン酸化膜１０２ａを形成する。続いて、例えば堆積温度を７００℃程度とする減圧化学気相堆積（ＬＰ−ＣＶＤ）法により、第１のシリコン酸化膜１０２ａの上に、膜厚が約１５ｎｍの電荷トラップ膜となるシリコン窒化膜１０２ｂを堆積する。さらに、堆積したシリコン窒化膜１０２ｂを、温度が１０００℃程度の酸化性雰囲気で熱酸化することにより、シリコン窒化膜１０２ｂの上部に、膜厚が約１０ｎｍの第２のシリコン酸化膜１０２ｃを形成する。これにより、半導体基板１０１の主面上には、膜厚が約５ｎｍの第１のシリコン酸化膜１０２ａ、膜厚が約７ｎｍに減少したシリコン窒化膜１０２ｂ及び膜厚が約１０ｎｍの第２のシリコン酸化膜１０２ｃから構成されたＯＮＯ膜１０２を得る。
【００５３】
次に、図２（ｂ）に示すように、リソグラフィ法により、ＯＮＯ膜１０２の上にビット線（ｎ型拡散層）の形成領域を決定するレジストパターン１０３を形成する。
【００５４】
次に、図２（ｃ）に示すように、形成したレジストパターン１０３をマスクとして、ＯＮＯ膜１０２に対してフルオロカーボン（ＣＦ４等）を主成分とするエッチングガスを用いたドライエッチングを行って、第２のシリコン酸化膜１０２ｃにおけるビット線の形成領域の上側部分を除去して、第２のシリコン酸化膜１０２ｃに複数の開口部を形成することにより、第２のシリコン酸化膜１０２ｃからシリコン窒化膜１０２ｂを露出する。ここで、第２のシリコン酸化膜１０２ｃのエッチングには、ドライエッチングに代えて、フッ酸（ＨＦ）を用いたウェットエッチングを用いてもよい。
【００５５】
次に、図２（ｄ）に示すように、レジストパターン１０３をマスクとして、例えば注入エネルギーが約５０ｋｅＶで注入ドーズ量が約３×１０１５ｃｍ−２の注入条件で、ｎ型不純物である砒素（Ａｓ）イオンを半導体基板１０１に注入して、該半導体基板１０１の上部にビット線となる複数のｎ型拡散層１０４を形成する。尚、イオン注入は、図２（ｂ）の工程において、すなわち第２のシリコン酸化膜１０２ｃをエッチングすることなく実施してもよい。但し、イオン注入によるｎ型拡散層１０４の横方向（基板の主面に平行な方向）の広がりを抑えるためには、図２（ｄ）に示すように、ＯＮＯ膜１０２の膜厚を薄くした状態でイオン注入することが望ましい。
【００５６】
次に、図２（ｅ）に示すように、酸化性雰囲気でのアッシング及びその後のアンモニア水(ＮＨ４ＯＨ）と過酸化水素水（Ｈ２Ｏ２）との混合溶液を用いた洗浄により、レジストパターン１０３を除去する。
【００５７】
次に、図２（ｆ）に示すように、例えば温度が８００℃〜１０５０℃程度で、０．１％〜５０％程度の水素（Ｈ２）を添加した酸素（Ｏ２）を半導体基板１０１上に直接に導入する。さらに、加熱した半導体基板１０１上で、導入された水素と酸素とから水蒸気を発生させる内燃方式のパイロジェニック酸化（In Situ Steam Generation：ＩＳＳＧ）法により、第２のシリコン酸化膜１０２ｃの各開口部から露出したシリコン窒化膜１０２ｂを選択的に酸化する。これにより、第１のシリコン酸化膜１０２ａの上には、膜厚が約８ｎｍのビット線酸化膜１０５が形成される。ここで、ビット線絶縁膜１０５は、メモリセルの書込及び消去に用いる１０Ｖの電圧が印加された場合でもリーク電流を抑制できるように、膜厚が約５ｎｍの第１のシリコン酸化膜１０２ａと合わせて、その膜厚が１０ｎｍ以上であることが望ましい。但し、隣接するメモリセルとの間でゲート絶縁膜となるＯＮＯ膜１０２の膜厚よりは薄くすることが必要である。尚、書込及び消去に用いる電圧値が下がれば、印加電界１０ＭＶ／ｃｍを目安として、ビット線絶縁膜１０５の膜厚を薄くしてもよい。
【００５８】
このように、本実施形態においては、ＯＮＯ膜１０２を構成するシリコン窒化膜１０２ｂをＩＳＳＧ法を用いて酸化することにより、ビット線絶縁膜１０５を形成している。このため、ビット線となるｎ型拡散層１０４の上側の領域では、電荷トラップ膜となるシリコン窒化膜１０２ｂにおける電荷トラップ性が消失するため、書込及び消去時にｎ型拡散層１０４の上に余分な電荷が蓄積されず、安定した動作特性を得ることが可能となる。
【００５９】
また、ＩＳＳＧ法は、一般的な熱酸化法とは異なり、シリコン窒化膜１０２ｂの酸化速度が比較的に速く、高温且つ長時間の酸化を必要としない。その上、シリコン窒化膜１０２ｂを酸化した後のｎ型拡散層１０４の表面を増速酸化することがなく、ｎ型拡散層１０４が横方向に拡大しないため、メモリセルの微細化が可能となると共に、パンチスルー不良の発生を抑制することができる。また、ｎ型拡散層１０４が増速拡散されないため、酸化されてなるビット線絶縁膜１０５の上面及び下面は、ＯＮＯ膜１０２の上面とほぼ平行である。
【００６０】
尚、シリコン窒化膜１０２ｂの酸化には、ＩＳＳＧ法に代えて、酸素（Ｏ２）とモル濃度が５０ｐｐｍ〜５００ｐｐｍ程度（好ましくは２００ｐｐｍ程度）のフッ素化合物（例えば三フッ化窒素（ＮＦ３））との混合雰囲気中で、且つ温度が約９５０℃の熱酸化を行ってもよい。このようにしても、第２のシリコン酸化膜１０２ｃの開口部から露出したシリコン窒化膜１０２ｂを選択的に酸化することができる。
【００６１】
このことは、図３に示した実験データより確認されている。図３に示すように、従来の熱酸化と比べてハロゲン化合物（例えば三フッ化窒素（ＮＦ３)）を添加した雰囲気で酸化した場合には、シリコン窒化膜上のシリコン酸化膜の成長速度が速くなる（例えば、非特許文献１を参照。）。尚、フッ素化合物の雰囲気中での熱酸化には、三フッ化窒素に代えて、モル濃度が１％〜１０％程度の塩素化合物（例えば、トリクロロエチレン（Ｃ２ＨＣｌ３）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、塩化水素（ＨＣｌ）又は四塩化炭素（ＣＣｌ４）等）を用いてもよい。
【００６２】
また、ｎ型拡散層１０４がビット線として十分に機能する限りは、ビット線絶縁膜１０５の形成時に、半導体基板１０１（ｎ型拡散層１０４）が若干程度酸化されても問題はない。
【００６３】
また、ビット線絶縁膜１０５を形成する熱処理によって、ｎ型拡散層１０４に注入されている砒素イオンがドナーとして活性化される。
【００６４】
ここで、ビット線絶縁膜１０５は、電荷トラップ膜であるシリコン窒化膜１０２ｂを酸化して形成するため、必然的に窒素を含むことになる。
【００６５】
次に、図２（ｇ）に示すように、例えばＣＶＤ法により、ＯＮＯ膜１０２及び各ビット線絶縁膜１０５の上に、導電性のポリシリコンからなる導電体膜を堆積する。続いて、リソグラフィ法及びドライエッチング法により導電体膜を所定の形状にパターニングして、導電体膜から複数のワード線（ゲート電極）１０６を形成する。
【００６６】
以上説明したように、本実施形態によると、ビット線となるｎ型拡散層１０４の上において、電荷トラップ膜であるシリコン窒化膜１０２ｂを選択的に酸化することにより、ビット線絶縁膜１０５を形成している。このため、ｎ型拡散層１０４はほとんど酸化されることがなく、該ｎ型拡散層１０４の横方向の広がりを抑制することができるので、メモリセルの微細化が可能となる。さらに、ビット線絶縁膜１０５がＯＮＯ膜１０２よりも厚くならないため、ビット線絶縁膜１０５に生じる表面段差が軽減されて、ワード線のくびれや断線が防止されるので、ワード線１０６の加工歩留まりが向上する。
【００６７】
（一実施形態の変形例）
図４に本実施形態の一変形例を示す。
【００６８】
図４に示すように、本変形例に係る不揮発性半導体記憶装置は、ＯＮＯ膜１０２及び各ビット線絶縁膜１０５の上に、第３のシリコン酸化膜１０７が形成されており、ワード線１０６は第３のシリコン酸化膜１０７を介在させて形成されている。尚、第３のシリコン酸化膜１０７は、酸化シリコンに代えて、酸化アルミニウム（ＡｌＯ）又は酸化ハフニウム（ＨｆＯ）等の高誘電体膜（ｈｉｇｈ−ｋ膜）を用いてもよい。
【００６９】
本変形例によると、一実施形態と比べて、第３のシリコン酸化膜１０７により、ビット線絶縁膜１０５の膜厚が実質的に増えるため、ビット線絶縁膜１０５の電気的耐圧が向上する。その上、ＯＮＯ膜１０２におけるシリコン窒化膜１０２ｂの各端部とワード線１０６との距離が大きくなるので、メモリセルのデータ保持特性の劣化に対するプロセスマージンが拡大して、不揮発性半導体記憶装置の信頼性が高まる。
【００７０】
具体的には、図５（ａ）に示す一実施形態に係る不揮発性半導体記憶装置は、読み出し動作時において、ワード線１０６に正電位のバイアス電圧が印加された場合に、シリコン窒化膜１０２ｂには、その端部を介してワード線１０６からホールが注入され、注入されたホールがトラップされている電子を中和する。その結果、図５（ｂ）に示すように、メモリセルのしきい値電圧が変動して、該メモリセルのプログラム状態が変化する場合が若干ではあるが懸念される。これに対し、図６（ａ）に示す本変形例においては、ワード線１０６とシリコン窒化膜１０２ｂとの間に第３のシリコン酸化膜１０７を設けているため、シリコン窒化膜１０２ｂとワード線１０６との間の絶縁耐性が増強される。このため、図６（ｂ）に示すように、メモリセルのしきい値電圧の変動がほとんどなく、メモリセルのしきい値電圧変動に対するマージンを大きくすることが可能となる。
【００７１】
尚、本実施形態及びその変形例においては、半導体基板１０１にｐ型シリコン（Ｓｉ）を用いたが、逆の導電型であるｎ型シリコンからなる半導体基板を用いても構わない。
【産業上の利用可能性】
【００７２】
本発明に係る不揮発性半導体記憶装置及びその製造方法は、メモリセルの微細化が可能となり、その上、ビット線絶縁膜をトラップ膜を含む絶縁膜よりも薄く形成できることから、ワード線の加工歩留まりが向上し、特にＭＯＮＯＳ型不揮発性半導体記憶装置に設けられる電荷トラップ膜及びビット線拡散層を含む不揮発性半導体記憶装置等に有用である。
【符号の説明】
【００７３】
１０１    半導体基板（半導体領域）
１０２    ＯＮＯ膜
１０２ａ  第１のシリコン酸化膜
１０２ｂ  シリコン窒化膜（電荷トラップ膜）
１０２ｃ  第２のシリコン酸化膜
１０３    レジストパターン
１０４    ｎ型拡散層（ビット線拡散層）
１０５    ビット線絶縁膜
１０６    ワード線（ゲート電極）
１０７    第３のシリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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