(57)【要約】【課題】  いわゆる後工程に分離プロセスを適用し、低コストで３次元実装された半導体装置の製造方法を提供すること。【解決手段】  第１の半導体基板１１の表面側に複数の第１の集積回路１７を作製する工程、第２の半導体基板１に設けられた分離層２上に形成された半導体層３に、前記第１の集積回路よりチップサイズが小さい第２の集積回路７を作製する工程、２つの半導体基板を接合部同士が接合するように貼り合せ、貼り合わせ構造体を得る工程、前記貼り合せ構造体から前記半導体層３を分離することにより、前記第２の集積回路が作製された半導体層３を前記第１の半導体基板１１に移設する工程、前記第２の集積回路が移設された前記第１の半導体基板１１をダイシングして、前記第１の集積回路と前記第２の集積回路とを有する積層チップを得る工程、とを含む半導体装置の製造方法である。【選択図】  図１
2010245289.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体基板の表面側に複数の第１の集積回路を作製する工程と、
第２の半導体基板に設けられた分離層の上に形成された半導体層に、前記第１の集積回路よりチップサイズが小さい第２の集積回路を作製する工程と、
前記第１の半導体基板と前記第２の半導体基板とを、前記第１の集積回路の接合部と前記第２の集積回路の接合部とを接合するように貼り合せ、貼り合わせ構造体を得る工程と、
前記分離層で前記貼り合せ構造体から前記第２の半導体基板を分離することにより、前記第２の集積回路が作製された半導体層を前記第１の半導体基板に移設する工程と、
前記複数の第２の集積回路が移設された前記第１の半導体基板をダイシングして、前記第１の集積回路と前記第２の集積回路とを有する積層チップを得る工程と、を含む半導体装置の製造方法。
【請求項２】
前記接合部の無い領域において、前記第１の半導体基板と前記第２の半導体基板とを接着剤で接着する工程を含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記接合部の無い領域に粒子状の接着剤を配置して、前記第１の半導体基板と前記第２の半導体基板とを接着剤で接着する工程を含む請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の集積回路の接合部と前記第２の集積回路の接合部とを接合するように貼り合せ、前記貼り合わせ構造体の周囲に封止部材を設け、前記封止部材に設けられた開口から接着剤を前記接合部の無い領域に導入して、前記第１の半導体基板と前記第２の半導体基板とを接着剤で接着する工程を含む請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第２の集積回路は、前記接合部に接続された貫通電極を有する請求項１に記載の半導体装置の製造方法。
【請求項６】
第１の半導体基板の表面側に複数の第１の集積回路を作製する工程と、
第２の半導体基板に設けられた第１の分離層の上に形成された第１の半導体層に、前記第１の集積回路よりチップサイズが小さい第２の集積回路を作製する工程と、
前記第１の半導体基板と前記第２の半導体基板とを、前記第１の集積回路の接合部と前記第２の集積回路の接合部とを接合するように貼り合せ、第１の貼り合わせ構造体を得る工程と、
前記第１の分離層で前記第１の貼り合せ構造体から前記第２の半導体基板を分離することにより、前記第２の集積回路が作製された第１の半導体層を前記第１の半導体基板に移設する工程と、
第３の半導体基板に設けられた第２の分離層の上に形成された第２の半導体層に、前記第１の集積回路よりチップサイズが小さい第３の集積回路を作製する工程と、
前記第１の半導体層と前記第２の半導体層とを、前記第２の集積回路の接合部と前記第３の集積回路の接合部とを接合するように貼り合せ、第２の貼り合わせ構造体を得る工程、
前記第２の分離層で前記第２の貼り合せ構造体から前記第３の半導体基板を分離することにより、前記第３の集積回路が作製された第２の半導体層を前記第１の半導体基板に移設する工程と、
前記複数の第２及び第３の集積回路が移設された前記第１の半導体基板をダイシングして、前記第１の集積回路と前記第２の集積回路と前記第３の集積回路とを有する積層チップを得る工程と、を含む半導体装置の製造方法。
【請求項７】
最上部に位置する半導体層の表面に貫通電極と短絡させた電気シールド層を形成する請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ、フラッシュメモリ等の半導体メモリや、ＣＰＵやＤＳＰ等の論理ＩＣに好適に用いられる半導体装置の製造方法に関する。特に集積回路（ＩＣ）が作製されたチップを複数積層してパッケージ化した、いわゆる３次元実装された半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ回路が作製された半導体層を、ハンドル基板に転写して３次元実装されたＩＣを製造する方法は、非特許文献１に記載されている。一例を挙げるなら、シリコンウエハの表面に多孔質シリコンからなる分離層を形成し、その上に単結晶シリコンからなる半導体層をエピタキシャル成長させ、その半導体層のＣＭＯＳ回路を作製する。
【０００３】
続いて、ＣＭＯＳ回路が作製された半導体層をハンドル基板に貼り合わせ、分離層において分離を行い、半導体層をハンドル基板に転写する。この工程を複数回繰り返すことにより、ＣＭＯＳ回路が作製された半導体層を複数、ハンドル基板上に、積層する。
【０００４】
特許文献１には、バックサイドリセスが形成させたハンドルウエハに、トランジスタが作製された半導体層をポリマーフィルムを介して接着し、当該半導体層をハンドルウエハに転写するプロセスが記載されている。そして、このプロセスを繰り返して積層されたトランジスタを得ている。
【０００５】
また、特許文献２には、２回の分離工程を経て形成される半導体層を有する２つの基板を半導体層同士が接合するように貼り合わせて、最後に片方の基板を分離する、３次元実装された半導体装置を製造するプロセスが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６６３８８３５号明細書
【特許文献２】特開２００４−２００５２２号公報
【非特許文献】
【０００７】
【非特許文献１】Ｐｒｏｃｅｅｄｉｎｇ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，  Ｗａｓｈｉｎｇｔｏｎ  ＤＣ，ＵＳＡ，Ｄｅｃ．２００５，Ｈｉｒｏｙｕｋｉ  Ｓａｎｄａ  ｅｔ  ａｌ．「Ｆａｂｒｉｃａｔｉｏｎ  ａｎｄ  Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｏｆ  ＣＭＯＳＦＥＴｓ  ｏｎ  Ｐｏｒｏｕｓ  Ｓｉｌｉｃｏｎ  ｆｏｒ  Ｎｏｖｅｌ  Ｄｅｖｉｃｅ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ」
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の分離工程を含む転写技術は、半導体装置の製造プロセスにおける、いわゆる前工程（Ｆｒｏｎｔ  Ｅｎｄ  Ｏｆ  Ｌｉｎｅ）に採用されるものであり、歩留まりなどのコスト要因から十分に廉価な製造方法ではなかった。
【０００９】
本発明は、このような背景技術に鑑みてなされたものである。本発明の目的は、いわゆる後工程（Ｂａｃｋ  Ｅｎｄ  Ｏｆ  Ｌｉｎｅ）に分離プロセスを適用し、低コストで３次元実装された半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
上記課題に鑑み、本発明の半導体の製造方法は、
第１の半導体基板１１の表面側に複数の第１の集積回路１７を作製する工程と、
第２の半導体基板１に設けられた分離層２の上に形成された半導体層３に、前記第１の集積回路よりチップサイズが小さい第２の集積回路７を作製する工程と、
前記第１の半導体基板と前記第２の半導体基板とを、前記第１の集積回路の接合部１６と前記第２の集積回路の接合部６とを接合するように貼り合せ、貼り合わせ構造体を得る工程と、
前記分離層で前記貼り合せ構造体から前記第２の半導体基板を分離することにより、前記第２の集積回路が作製された半導体層３を前記第１の半導体基板１１に移設する工程と、
前記第２の集積回路が移設された前記第１の半導体基板１１をダイシングして、前記第１の集積回路と前記第２の集積回路とを有する積層チップを得る工程と、を含む半導体装置の製造方法である。
【００１１】
本発明の別の半導体の製造方法は、
第１の半導体基板１１の表面側に複数の第１の集積回路１７を作製する工程と、
第２の半導体基板１に設けられた第１の分離層２の上に形成された第１の半導体層３に、前記第１の集積回路よりチップサイズが小さい第２の集積回路７を作製する工程と、
前記第１の半導体基板と前記第２の半導体基板とを、前記第１の集積回路の接合部１６と前記第２の集積回路の接合部６とを接合するように貼り合せ、第１の貼り合わせ構造体を得る工程と、
前記第１の分離層で前記第１の貼り合せ構造体から前記第２の半導体基板を分離することにより、前記第２の集積回路が作製された第１の半導体層３を前記第１の半導体基板１１に移設する工程と、
第３の半導体基板２１に設けられた第２の分離層２２の上に形成された第２の半導体層２３に、前記第１の集積回路よりチップサイズが小さい第３の集積回路２７を作製する工程と、
前記第１の半導体層３と前記第２の半導体層２３とを、前記第２の集積回路の接合部８と前記第３の集積回路の接合部２８とを接合するように貼り合せ、第２の貼り合わせ構造体を得る工程と、
前記第２の分離層で前記第２の貼り合せ構造体から前記第３の半導体基板をを分離することにより、前記第３の集積回路２７が作製された第２の半導体層２３を前記第１の半導体基板に移設する工程と、
前記複数の第２及び第３の集積回路が移設された前記第１の半導体基板をダイシングして、前記第１の集積回路と前記第２の集積回路と前記第３の集積回路とを有する積層チップを得る工程と、を含む半導体装置の製造方法である。
【発明の効果】
【００１２】
本発明によれば、貫通電極や接合部等を形成した後、つまり、後工程に分離プロセスを適用することで、低コストで３次元実装された半導体装置を製造できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態による半導体装置の製造方法を説明するための模式的断面図である。
【図２】本発明の別の実施形態による半導体装置の製造方法を説明するための模式的断面図である。
【図３】本発明の更に別の実施形態による半導体装置の模式的断面図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しつつ本発明をより詳細に説明する。なお、同一の構成要素には原則として同一の参照番号を付して、説明を省略する。
【００１５】
（実施形態１）
図１は、本発明の一実施形態による半導体装置の製造方法を説明するための模式的断面図である。
【００１６】
まず、第１の半導体基板１１としてバルクシリコンウエハ、エピタキシャルシリコンウエハのような半導体基板を用意する。そして、周知の製造プロセスにより第１の半導体基板１１の表面側に、複数の第１の集積回路１７を作製する。ここで云う、第１の集積回路とは、後にチップ（ダイ）となる一つの集積回路部分である。例えば、ＣＰＵやＤＳＰなどの論理ＩＣである。この工程では分離・転写工程は伴わないことが好ましい。
【００１７】
図１（ａ）に示すように、バルクシリコンウエハのような第２の半導体基板１に設けられた多孔質シリコンのような分離層２上に単結晶シリコンのような半導体層３を形成したウエハを用意する。そこに、第１の集積回路よりチップサイズが小さい複数（ここでは３つを図示している）の第２の集積回路７を作製する。ここで云う第２の集積回路とは、ＤＲＡＭやフラッシュメモリなどの半導体メモリであり得る。半導体メモリであれば、第２の集積回路は、多数のメモリセルと、メモリセルを選択する選択回路、メモリセルから信号を読み出したり、メモリセルに信号を書き込むための信号処理回路等を含む。
【００１８】
また、ＭＯＳトランジスタのような素子及び多数のＭＯＳトランジスタを接続する多層配線を形成した後、半導体層３にスルーホールやビアホールと呼ばれる貫通孔を形成する。その貫通孔の内壁表面に絶縁膜を形成して絶縁性内壁表面とし、貫通孔内に導電体を充填して、貫通電極４を形成する（スルーシリコンビア技術）。この時、エッチング時間を調整して、溝の深さＤｔを半導体層３の厚さｔ３よりも小さくする。Ｄｔ＜ｔ３、つまり、溝４内の導電層の底が分離層２に到達しない程度に浅く形成する。半導体層３の厚さｔ３は１．０μｍ以上２０μｍ以下、より好ましくは１．０μｍ以上１０μｍ以下の範囲から選択しうる。例えば、ＣＭＯＳ回路を作製する場合には、１．０μｍ以上、２．０μｍ以下であり、メモリ構造を作製する場合には、種々の記憶電荷を保持する容量によって異なるが、１．０μｍ以上、１０．０μｍ以下である。穴又は溝の深さＤｔは、半導体層３の厚さの半分以上であって、溝の下方に半導体層３の２０分の１以下厚さの残留部を残すことが好ましいものである。つまり、ｔ３／２≦Ｄｔ＜ｔ３／２０×１を満足するように設計するとよい。導電体としては、スズ（Ｓｎ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、金（Ａｕ）及びアルミニウム（Ａｌ）のうちのいずれか一つ、またはこれらのうちの少なくとも一つ以上で作製された合金で形成すると良い。
【００１９】
その後、はんだや金からなる接合部６（接合パッドとも言う。）を形成する。こうして、図１（ａ）に示す構造体が得られる。図では判りやすいように、貫通電極や接合部の位置を集積回路のチップの内側に描いているが、通常、貫通電極や接合部は、集積回路のチップの周辺部分に複数設けられる。この工程でも分離・転写工程は伴わないことが好ましい。
【００２０】
そして、ダイシングソーを用いて隣接する集積回路７の間に溝９を形成するダイシングにより、各集積回路チップ（小チップ構造体）に分離独立させる。
【００２１】
本発明において貫通電極とは、各チップの集積回路の配線と接続されており、チップ同士を積層した場合は、配線と電気的に接続できる機能を有する。具体的には電源供給ライン、入出力ライン、クロック信号ライン、グランドラインになり得る。
【００２２】
分離層２としては、多孔質体からなる分離層が好ましく用いられ、例えば、シリコンウエハの表面を陽極化成してえられる多孔質シリコン層などが用いられる。陽極化成を行う際には、Ｐ＋型又はＮ＋型の基板を用いるか、少なくとも陽極化成する領域がＰ＋型又はＮ＋型となるようにＰ型又はＮ型の不純物をドープしておくことが好ましい。本発明においては特にＰ＋型の基板を用いるか、少なくとも陽極化成する領域がＰ＋型となるようにＰ型の不純物をドープしておくことが好ましい。
【００２３】
また本発明においては、上記Ｐ＋型又はＮ＋型の領域抵抗率を調整して導電性を高め、必要に応じて多孔質層の一部を残存させて、チップ化した際に電磁波等のノイズに対するシールドとして機能させることもできる。
【００２４】
一方、図１（ｂ）に示すように、予め、第１の半導体基板１１を用意し、その表面に複数の第１の集積回路１７を作製しておく。第１の半導体基板には、貫通電極が無い。この第１の半導体基板１１をも薄層化する場合には、第１の集積回路１７が形成された半導体層領域に貫通電極を形成しておき、半導体基板１１の裏面を研削、研磨して貫通電極の底面を露出させて接合部を形成してもよい。
【００２５】
集積回路１７の表面にはんだや金からなる接合部１６を形成する。こうして、ハンドル基板となる、第１の集積回路１７が形成された半導体基板からなる構造体が得られる。
【００２６】
これに、図１（ｂ）に示すように、ダイシングされた第２の半導体基板１と、第１の半導体基板１１とを、それぞれの接合部６、１６が形成された面同士を向かい合わせにする。そして、間に接着剤１８を介在させて、接合部の無い領域において、第１及び第２の半導体基板を接着する。この時、接合部同士も接合させ、電気的に短絡しておく。これにより、貼り合わせ構造体が得られる。
【００２７】
接着剤を用いる場合には、フリップチップボンディングした第１及び第２の半導体基板（貼り合わせ構造体）の周囲をディスペンサ等によりアクリル樹脂のような封止部材で一旦囲う。その封止部材の一部に開口を設けて硬化させておき、その開口から内部空間により粘性の低い接着剤を導入し、硬化させる。この接着剤の充填技術は液晶パネルの製造方法において用いられている、周知の液晶材料の充填する方法と同様である。或いは、いずれか一方の半導体基板の表面における接合部の設けられていない領域に、粒子状の接着剤（接着ビーズ）を分散配置しておき、他方の半導体基板をフリップチップボンディングする際に、同時に接着ビーズを変形させて硬化してもよい。これらの方法により介在させた接着剤は、後に分離層２において半導体層３を分離する際に、接合部のみの接着力に頼らず、２つの半導体基板の接着強度を増すために用いられる。
【００２８】
そして、隣接する第１の集積回路１７の上にも、同様に、集積回路が形成され分離独立された小チップ構造体１００を接合する。
【００２９】
本発明において用いることができる好ましい接着剤としては、低粘度、低不純物、高耐候性、低脱ガス、低収縮性、１６０℃における耐熱性、高接着力、低熱膨張率、高熱伝導率、高体積抵抗率を満たす接着剤を選択することが好ましい。これらの条件を満たす接着剤としては、例えば、アクリル系、メタクリル系（アクリレート系）、エポキシ系（酸無水物硬化剤）、ポリイミド系、ポリイミドアミド系（ポロイミド＝ナイロン変性系）の接着剤を挙げることができる。そしてこれらの接着剤を接合表面（基板又はチップ表面）に塗布し、一定のタック性を残した状態で乾燥した後、所定の荷重をかけて、所定の温度で熱処理を行う。
【００３０】
また、貼りあわせの接着剤と導通の両方を兼ねるものとして、厚さ方向に対しては電気的に短絡して、横方向に対しては隣接する接合部間を絶縁する異方性導電フィルムやペーストを用いてもよい。
【００３１】
また本発明においては、接着剤の代わりまたは接着剤に加えて、接着剤として機能するフィルム（ホットメルトシート）を用いて接着することも可能である。本発明においては例えば日立化成工業株式会社製のダイボンディングフィルム、ＦＨシリーズ、ＤＦシリーズ、ＨＳシリーズ、アンダーフィル用フィルム、ＵＦシリーズ等を使用することができる。
【００３２】
続いて、図１の（ｂ）に示すような２つの半導体基板１、１１が接合された構造体の側面に研磨粒子を含まない高圧の水流を吹き付ける。そして、分離層２において、貼り合わせ構造体から第２の半導体基板１を分離する。換言すると、半導体層３を第２の半導体基板１から剥離する。こうして、図１（ｄ）に示すように、半導体基板１が除去され、集積回路７が作製された半導体層３が、第２の半導体基板１から第１の半導体基板１１上に移設、転写される。
【００３３】
分離方法は、上述したようないわゆるウオータージェット法に限らず、窒素等の高圧ガスを吹き付けるガスジェット法でもよく、要するに楔の作用をもつ流体を吹き付ければよい。或いは、金属などの固体からなる楔を２枚の半導体基板間に打ち込んで機械的に分離してもよい。図では２枚の半導体基板の側面が揃っているように描かれているが、実際には、半導体基板の面取り部（べべリング部）により２枚の半導体基板間には窪み（凹部）が形成されている。よって、この部分に楔を挿入することにより、２枚の半導体基板が互いに離れるような方向の力ベクトルを加えれば、両者は機械的強度の低い分離層２において分離される。勿論、始めに、固体の楔で貼り合わせ構造体の分離を開始し、次いで、流体の楔で貼り合わせ構造体を完全に分離してもよい。
【００３４】
ここで、分離後の分離層２は、第１の半導体基板１１の半導体層側、又は第２の半導体基板側、或いは両者の側に残留し得る。特に、分離層として多孔質体の多孔度が異なる少なくとも２つの多孔質層の積層体を用いれば、多孔質層の界面に近い部分であって相対的に多孔度の高い多孔質層に亀裂が形成され、当該多孔質層の界面に沿って分離がなされる。
【００３５】
これにより、残留多孔質層の厚さは、集積回路が作製される半導体基板表面部分の全体に亘って均一な厚さとなる。また、隣接する領域にも同様の構造体１０１を形成する。（図１（ｃ）参照）
分離方法の別の例としては、フッ化水素と過酸化水素とを含む混合溶液、フッ化水素とフッ化アンモニウムと過酸化水素とを含む混合溶液を用いて、分離層２となるシリコンの多孔質体を選択的にエッチングする手法を用いることもできる。この場合には、転写された半導体層３の露出面には図１（ｃ）のような多孔質体からなる分離層は殆ど残留しない。
【００３６】
分離層２が残留する場合には、必要に応じて、上述した混合溶液を用いてエッチング等により残留分離層を除去し、半導体層３の裏面を露出させる。そして、貫通電極４が露出するまで、半導体層３の裏面をエッチングし、貫通電極４を露出させた後、はんだや金などにより接合部８を形成する。
【００３７】
こうして、図１（ｄ）に示すように、大小２つのチップサイズの集積回路７、１７が積層された構造体が得られる。また、隣接する領域にも同様の構造体１０２が形成される。集積回路の積層数が２層でよい場合には、この構造体をダイシングソーにより、隣接する集積回路間の領域（破線）に溝を形成して貼り合わせ構造体を切断し、各集積回路をチップ状に分離独立させるダイシングを行う。
【００３８】
こうして、図１（ｅ）に示すように、少なくともチップサイズの小さい第１の集積回路７とチップサイズの大きい第２の集積回路１７とを有する積層チップ、即ち３次元実装された半導体装置が製造できる。
【００３９】
（実施形態２）
本実施形態は、３層以上の集積回路が作製された半導体層または半導体基板を積層するものである。
【００４０】
まず、前述した実施形態１において得られる図１（ｄ）の構造体と同じ構造体３０を用意する。本実施形態では凸状の接合部ではない例を挙げている。また、図１（ａ）の構造体と同じ構造体３１を用意する。
【００４１】
そして、実施形態１と同じ要領にて、集積回路７のチップサイズにダイシングされた半導体基板１と分離層２と半導体層３と集積回路７と貫通電極４と接合部６とが形成された構造体を、接着剤を介して、構造体３０に貼り合わせる。また、隣接する集積回路１７上にも同様の構造体を貼り合わせる。
【００４２】
そして、実施形態１と同様に分離を行い、集積回路７と同じチップサイズの第３の集積回路２７が作製された半導体層２３を、半導体基板１１上に先に積層された半導体層３の露出面に転写する。そして、半導体層２３の裏面を貫通電極２４が露出するまでエッチングして、貫通電極に繋がるはんだや金からなる接合部２８を形成する。こうして、３層以上の集積回路が作製された積層構造体が得られる。
【００４３】
更に、図２（ｂ）に示す構造体をダイシングソーにより、隣接する集積回路間の領域（破線）に溝を形成して貼り合わせ構造体を切断し、各集積回路をチップ状に分離独立させるダイシングを行う。
【００４４】
図２（ｂ）は、こうして得られた、少なくとも３つの集積回路１７、７、２７が積層された積層チップ、即ち、３次元実装された半導体装置を示している。この後、金属や、セラミックスや、金属配線が形成された絶縁性シートなどからなる実装基板上にダイボンディングされ、パッケージ化される。図２（ｂ）は、縦方向を拡大して描いているが、実際には厚さ（図中縦方向の長さ）より、チップサイズ（図中横方向の長さ）の方がかなり大きい。
【００４５】
以上の実施形態において、第１の半導体基板１１や、各半導体層３、２３に作製される集積回路７、２７は、同一の回路でもよく、別の回路でもよい。より好ましくは、集積回路７と２７とを同一の回路とし、集積回路１７を回路規模の大きな別の回路とする。集積回路７、２７としては、ＤＲＡＭのような記憶保持動作が必要な半導体メモリや、フラッシュメモリと称されるＥＥＰＲＯＭ、ＭＲＡＭ等の不揮発性半導体メモリが好ましく用いられる。また、積層数も、図示した２層に限らす、８層以上、より好ましくは１２層以上であり得る。一方、集積回路１７は、集積回路７又は２７より回路規模の大きな上述した論理ＩＣであることが好ましいものである。
更に、半導体基板１１を薄層化することもできる。
【００４６】
ここでは、集積回路７，２７を有する小チップを順次積層するプロセスを説明した。本発明はこれに限定されず、予め基板１１として一時的に支持する支持基板を用い、その支持基板上に順次、集積回路７，２７を有するチップを積層した後に、大チップとなる集積回路１７が作製された半導体基板１１に接合してから、図２（ａ）に示すようにダイシングすることも好ましい。
【００４７】
（実施形態３）
本実施形態は、本発明の半導体装置の製造方法により得られた積層チップの一部拡大図である。
【００４８】
図３は、そのうち、チップサイズの小さい３つの集積回路が積層された部分の断面を示している。図３の下方には、不図示のチップサイズの大きな集積回路チップがあり、それに図３に示す構造体が積層されたものが、本実施形態の積層チップである。
【００４９】
半導体メモリなどの小チップサイズの集積回路７が作製された半導体層３には、貫通電極４と接合部としてのはんだバンプ８が形成されている。その上には、同じ半導体メモリからなる集積回路２７が作製された半導体層２３が積層され、半導体層２３には、貫通電極２４と接合部としてのはんだバンプ２８が形成されている。
【００５０】
更にその上に、半導体メモリからなる集積回路３７が作製された半導体層３３が積層されている。ここで、一番上の半導体層３３においては、分離層３２を除去することなく、半導体層３３上に残している。
【００５１】
貫通電極３４は、下方の貫通電極２４、４上に積層されるように配置され、互いに導通をとるように短絡している。それぞれの半導体層３、２３、３３の部分では、貫通孔内壁が絶縁膜で形成されているので、各半導体層と貫通孔内部でショートすることはない。一方、最上部に位置する半導体層３３の表面に残留させた多孔質体からなる分離層３２は、高濃度のほう素を含むシリコンからなる低抵抗層である。そのため、分離層と貫通電極３４とを互いに短絡させ、分離層３２を、電気シールド層として利用することにより、積層チップの誤動作や静電破壊等を防止することができる。貫通電極３４とそれに繋がる貫通電極４、２４は、各半導体層のＰ型ボディ部分を相互に電気的に短絡させるボディコンタクトである。このボディコンタクトは、ｐＭＯＳトランジスタのＮ型半導体ウエルが形成されるところのＰ型のボディ部分（分離された半導体層の共通部分）を、不図示の配線層を通じて電気的に互いに短絡させるとともに、接地される。この多孔質体からなる層３２に代えて、高濃度ドープのＰ＋半導体層又は金属層を設けることもできる。
【符号の説明】
【００５２】
１  第２の半導体基板
２  分離層
３  半導体層
６  接合部
７  第２の集積回路
１１  第１の半導体基板
１６  接合部
１７  第１の集積回路
【図１】
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【図２】
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【図３】
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