(57)【要約】【課題】遮光層上に設けられ、光センサ等の用途に適した半導体素子と、高速駆動が可能な高性能の半導体素子とが同一の基板上に搭載されており、従来よりも部品点数が削減され、薄型化や軽量化が可能であるとともに、遮光層の有無による結晶性への影響が無い半導体装置を提供する。【解決手段】半導体装置は、絶縁基板１上に形成されたＴＦＴ２１とＴＦＤ２２とを備えている。ＴＦＤ２２と絶縁基板１との間には、遮光層２が選択的に形成されている。ＴＦＴ２１およびＴＦＤ２２における各半導体層５・６は、ラテラル成長結晶からなり、ＴＦＤ２２の半導体層６の表面には、ＴＦＴ２１の表面粗さよりも大きな凹凸が設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
透光性を有する基板上に、第１の半導体層を有する第１の半導体素子と、第２の半導体層を有する第２の半導体素子とが設けられ、
上記第２の半導体素子と上記基板との間には選択的に遮光層が設けられており、
上記第１の半導体層および第２の半導体層はラテラル成長結晶からなり、かつ、
上記第２の半導体層の表面には、上記第１の半導体層における表面粗さよりも大きな凹凸が設けられていることを特徴とする半導体装置。
【請求項２】
上記第１の半導体層と第２の半導体層とは、同一の非晶質半導体層を結晶化してなることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記第１の半導体素子は薄膜トランジスタであり、上記第２の半導体素子は薄膜ダイオードであることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
上記薄膜ダイオードは、ｐ型半導体とｎ型半導体とで、該ｐ型半導体およびｎ型半導体よりも不純物濃度が低い半導体または真性半導体を挟持したＰＩＮ構造を有していることを特徴とする請求項３記載の半導体装置。
【請求項５】
上記第１の半導体層の表面粗さは、最大高さが１０ｎｍ以下であり、上記第２の半導体層の表面粗さは、最大高さが５０ｎｍ以下であることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
請求項１〜５の何れか１項に記載の半導体装置を備えていることを特徴とする表示装置。
【請求項７】
上記第１の半導体素子を含む表示部と、上記第２の半導体素子を含む光センサ部とを備えていることを特徴とする請求項６記載の表示装置。
【請求項８】
請求項１〜５の何れか１項に記載の半導体装置を備えていることを特徴とする電子機器。
【請求項９】
第１の半導体層を有する第１の半導体素子と、第２の半導体層を有する第２の半導体素子とが、透光性を有する同一の基板上に設けられた半導体装置の製造方法であって、
透光性を有する基板上に、遮光層を選択的に形成する遮光層形成工程と、
上記基板上に、第１の半導体層を有する第１の半導体素子と、第２の半導体層を有する第２の半導体素子とを、上記遮光層上に上記第２の半導体素子が位置するように選択的に形成する半導体素子形成工程とを含み、
上記半導体素子形成工程は、
上記第１の半導体層および第２の半導体層として、ラテラル成長結晶からなる半導体層を形成する工程と、
上記第２の半導体層の表面に、上記第１の半導体層における表面粗さよりも大きな凹凸を選択的に形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項１０】
第１の半導体層を有する第１の半導体素子と、第２の半導体層を有する第２の半導体素子とが、透光性を有する同一の基板上に設けられた半導体装置の製造方法であって、
透光性を有する基板上に、遮光層を選択的に形成する工程と、
上記基板上に、上記遮光層を覆うように非晶質半導体層を形成する工程と、
上記非晶質半導体層にＣＷ固体レーザ光または擬似ＣＷ固体レーザ光を照射し、上記非晶質半導体層を完全に溶融させてラテラル成長結晶からなる結晶質半導体層を形成する工程と、
上記結晶質半導体層における上記遮光層に重畳する領域の表面に選択的にパルスレーザ光を照射して上記領域の表面を選択的に溶融し、上記領域の表面に、パルスレーザ光を照射しなかった領域よりも表面粗さが大きな凹凸を選択的に形成する工程と、
上記結晶質半導体層をパターニングすることにより、上記パルスレーザ光を照射しなかった領域に第１の半導体層を形成し、上記遮光層に重畳する、上記パルスレーザ光を照射した領域に第２の半導体層を形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項１１】
上記第１の半導体素子として薄膜トランジスタを作製し、上記第２の半導体素子として薄膜ダイオードを作製することを特徴とする請求項９または１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遮光層上に設けられ、光センサ等の用途に適した半導体素子と、高速駆動が可能な高性能の半導体素子とが同一の基板上に搭載された、半導体装置、表示装置、電子機器、並びに、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、液晶表示装置等の表示装置には、例えば光を遮断することにより入力座標を検知する光学式タッチパネルや、外光を検知してディスプレイの画面の輝度をコントロールするもの等、光センサが組み込まれているものが数多く存在している。
【０００３】
このような表示装置においては、従来、一般的に、表示部と光センサ部とは、別個の製造プロセスにより、別個のモジュール品として製造されており、これらのモジュール品を、同一の筐体にアセンブリすることにより完成品を製造していた。
【０００４】
しかしながら、近年、携帯端末の普及に伴い、薄型化や軽量化が強く要求されている。
【０００５】
そこで、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を光センサとして利用し、画素部を構成するＴＦＴ（以下、「画素ＴＦＴ」と記す）、周辺駆動回路を構成するＴＦＴ（以下、「駆動ＴＦＴ」と記す）、および光センサを構成するＴＦＴ（以下、「光センサＴＦＴ」と記す）を同一基板上に形成することで、部品点数を削減し、薄型化および軽量化を図る方法が提案されている（例えば、特許文献１参照）。
【０００６】
特許文献１では、ＴＦＴのオフ時に外光が入射することで発生するフォトカレントを検知することで、ＴＦＴを光センサとして利用する。
【０００７】
そこで、特許文献１では、光センサＴＦＴの半導体層のみ２度のレーザニールを行って結晶化を２度行うことで、光センサＴＦＴ特性の最適化を図っている。
【０００８】
図１６（ａ）・（ｂ）は、特許文献１に記載の表示装置の製造方法を示す断面図である。
【０００９】
上記引用文献１では、まず、図１６（ａ）に示すように、絶縁基板３１１上に、絶縁層３１２を介して非晶質シリコン膜をデポジションした後、パターニングし、レーザアニールにより多結晶化して、光センサＴＦＴ、画素ＴＦＴ、駆動ＴＦＴにおける、各半導体層３１３・３１４・３１５を形成する。
【００１０】
次いで、画素ＴＦＴおよび駆動ＴＦＴにおける各半導体層３１４・３１５を、レジスト膜ＰＲで覆い、光センサＴＦＴの半導体層３１３のみを露出させる。その後、再度レーザアニールを行うことで、光センサＴＦＴの半導体層３１３に対してのみ２度のレーザアニールを行う。
【００１１】
その後、図１６（ｂ）に示すように、上記各半導体層３１３・３１４・３１５上に、ゲート絶縁膜３１６を介して、それぞれゲート電極３１７・３１８・３１９を形成し、上記各半導体層３１３・３１４・３１５に不純物を注入してソース領域およびドレイン領域を形成することで、光センサＴＦＴ、画素ＴＦＴ、駆動ＴＦＴを形成する。
【００１２】
上記したように、特許文献１によれば、光センサＴＦＴの半導体層３１３のみ結晶化を２度行うことで、光センサＴＦＴの半導体層３１３の結晶粒径を、画素ＴＦＴおよび駆動ＴＦＴの半導体層３１４・３１５の結晶粒径よりも大きくすることができる。この結果、光センサＴＦＴのフォトカレントの発生効率を向上させることができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５−２５０４５４号公報（２００５年９月１５日公開）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上記したように、特許文献１は、光センサＴＦＴと、画素ＴＦＴおよび駆動ＴＦＴとの結晶粒径または結晶長の違いを利用してＴＦＴによる光センサを実現するものである。
【００１５】
上記したように非晶質半導体層を結晶化させる方法としては、非晶質半導体層にエキシマレーザ光を照射する方法が一般的であり、既に実用化されている。
【００１６】
しかしながら、エキシマレーザで結晶化された半導体層は、図１７（ａ）・（ｂ）に示すように、結晶粒界に突起が発生するという問題点を有している、
図１７（ａ）は、アモルファスシリコン膜（以下、「ａ−Ｓｉ膜」と記す）をエキシマレーザで多結晶化してなるポリシリコン膜の走査型電子顕微鏡（Scanning Electron Microscope）像（以下、「ＳＥＭ像」と記す）であり、図１７（ｂ）は、図１７（ａ）に示すポリシリコン膜の断面のＳＥＭ像である。なお、図１７（ｂ）は、図１７（ａ）において点線で囲んだ領域の断面図を示している。
【００１７】
光センサＴＦＴ特性は、その活性領域となる半導体層の結晶性によって大きく影響される。
【００１８】
近年、エキシマレーザよりも結晶性の良い半導体層を得る手法として、レーザとしてＣＷ（Continuous Wave）固体レーザを用いる方法が注目されている。
【００１９】
図１８（ａ）は、ａ−Ｓｉ膜をＣＷ固体レーザで多結晶化してなるポリシリコン膜のＳＥＭ像であり、図１８（ｂ）は、図１８（ａ）に示すポリシリコン膜の断面のＳＥＭ像である。なお、図１８（ｂ）は、図１８（ａ）において点線で囲んだ領域の断面図を示している。
【００２０】
図１８（ａ）・（ｂ）に示すように、ＣＷ固体レーザで結晶化された半導体層は、結晶粒界が平坦であり、エキシマレーザで結晶化された半導体層と比べて、結晶粒径が大きく、表面凹凸が小さいという利点を有している。
【００２１】
しかしながら、光センサ等の用途に求められる半導体素子では、結晶欠陥に係る、半導体素子がオフ状態のときに流れる電流（暗電流、リーク電流）の低減と、光利用効率に係る明電流（光電流）の向上が、両方とも要求されている。
【００２２】
ＣＷ固体レーザで結晶化された半導体層は、上記したように結晶粒界が平坦であり、結晶欠陥に係る暗電流を低減することができる。しかしながら、その反面、ＣＷ固体レーザで結晶化された半導体層は表面粗さが小さいため、フォトカレントの利用効率が不十分になるという課題が生じる。
【００２３】
このため、上記特許文献１に記載されたように、光センサＴＦＴと、画素ＴＦＴおよび駆動ＴＦＴとの結晶粒径または結晶長の違いを利用してＴＦＴによる光センサを実現しても、光検知精度が高い光センサを得ることはできない。
【００２４】
また、例えば、タッチパネル、アンビエントライトセンサ等の光センサとして利用するフォトダイオードは、外光等、基板とは反対側から入射した光のみを検知する必要がある。このため、基板側からの光（バックライト光）を充分に遮断することが要求される。このため、半導体層の下層には、遮光層が好適に設けられる。
【００２５】
しかしながら、潜熱の関係等から、結晶化の条件によっては、半導体層の結晶性は、下層のパターン（層構造）の影響を受ける。例えばエキシマレーザを用いて非晶質半導体層を部分的に溶融させて結晶化する場合、該非晶質半導体層の下層に遮光層が設けられていると、遮光層の有無によって、得られる半導体層の結晶状態に影響が生じる。
【００２６】
このため、上記特許文献１でレーザアニールにエキシマレーザを使用する場合、上記特許文献１に記載の技術にこのような遮光層を組み合わせると、結晶状態の均一性に大きな課題が生じる。
【００２７】
また、上記したように結晶粒径または結晶長を大きくするだけではフォトカレントの向上は少なく、ダイオードの高性能化は困難である。
【００２８】
本発明は、上記問題点に鑑みなされたものであり、その目的は、遮光層上に設けられ、光センサ等の用途に適した半導体素子と、高速駆動が可能な高性能の半導体素子とが同一の基板上に搭載されており、従来よりも部品点数が削減され、薄型化や軽量化が可能であるとともに、遮光層の有無による結晶性への影響が無い半導体装置およびそのような半導体装置を備えた表示装置並びに電子機器を提供することにある。また、本発明の目的は、このような半導体装置を安定して製造することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２９】
本発明にかかる半導体装置は、上記の課題を解決するために、透光性を有する基板上に、第１の半導体層を有する第１の半導体素子と、第２の半導体層を有する第２の半導体素子とが設けられ、上記第２の半導体素子と上記基板との間には選択的に遮光層が設けられており、上記第１の半導体層および第２の半導体層はラテラル成長結晶からなり、かつ、上記第２の半導体層の表面には、上記第１の半導体層における表面粗さよりも大きな凹凸が設けられていることを特徴としている。
【００３０】
ラテラル成長結晶は、ＣＷ固体レーザまたは擬似ＣＷ固体レーザによって得ることができる。ラテラル成長結晶は、結晶粒界が平坦であり、エキシマレーザによる結晶化で得られるよりも結晶粒径が大きく、表面凹凸が小さい。
【００３１】
このため、上記第１の半導体素子は、閾値電圧が低く、高速駆動が可能な高性能な半導体素子として利用できる。
【００３２】
また、エキシマレーザを用いて非晶質半導体層を結晶化する場合、該非晶質半導体層の下層に遮光層が設けられていると、遮光層の有無によって、得られる半導体層の結晶状態に影響が生じる。
【００３３】
しかしながら、ラテラル成長結晶からなる半導体層は、遮光層上に形成したとしても、遮光膜の有無によって得られる半導体層の結晶状態に影響は生じない。
【００３４】
このため、上記したように下層に遮光層を設けたとしても、結晶状態が均一で、かつ、結晶方向が一方向に揃った半導体層を得ることができる。
【００３５】
また、上記したように下層に遮光層を設けることによって、基板側から半導体層に入射する光を遮光することができる。
【００３６】
また、上記したように、上記第２の半導体層は、上記したように第１の半導体層における表面粗さよりも大きな凹凸が設けられている。さらに言えば、上記第２の半導体層は、ラテラル成長結晶から形成されていながらも、その表面に、加工前のラテラル成長結晶からなる半導体層の表面粗さよりも大きな凹凸が設けられている。
【００３７】
このように、上記第２の半導体層は、ラテラル成長結晶からなることで、結晶欠陥による暗電流（リーク電流）が小さいのみならず、表面に上記凹凸が設けられていることで、散乱光等の取り込みが増え、光の利用効率が高い。
【００３８】
したがって、上記第２の半導体素子は、光センサ等の用途に適している。上記第２の半導体素子は、例えば、基板の反対側からの光を受光するフォトダイオードに好適に用いることができる。
【００３９】
また、上記半導体装置は、上記したように第１の半導体素子と第２の半導体素子とが同一基板上に形成されていることで、各半導体素子を別々の基板に形成する場合と比較して、部品点数を低減することができ、集積回路の小型化、コスト削減、集積度の向上等を実現することができる。
【００４０】
したがって、上記の構成によれば、遮光層上に設けられ、光センサ等の用途に適した半導体素子と、高速駆動が可能な高性能の半導体素子とが同一の基板上に搭載されており、従来よりも部品点数が削減され、薄型化や軽量化が可能であるとともに、遮光層の有無による結晶性への影響が無い半導体装置を提供することができる。
【００４１】
上記第１の半導体層と第２の半導体層とは、同一の非晶質半導体層を結晶化してなることが好ましい。
【００４２】
これにより、上記第１の半導体層と第２の半導体層とを同時かつ同層に形成することができるため、部品点数をさらに低減することができるとともに、製造工程をより簡便なものとすることができる。
【００４３】
また、上記第１の半導体素子は薄膜トランジスタであり、上記第２の半導体素子は薄膜ダイオードであることが好ましい。
【００４４】
これにより、高速駆動が可能な高性能の半導体素子と、光センサの光検知精度が高い半導体素子とが同一基板上に搭載された半導体装置を製造することができる。
【００４５】
また、上記薄膜ダイオードは、ｐ型半導体とｎ型半導体とで、該ｐ型半導体およびｎ型半導体よりも不純物濃度が低い半導体または真性半導体を挟持したＰＩＮ構造を有していることが好ましい。
【００４６】
上記薄膜ダイオードが上記したＰＩＮ構造を有していることで、上記薄膜ダイオードの光感度を向上させることができる。したがって、上記薄膜ダイオードを、光センサとして利用するフォトダイオードとして用いた場合、上記光センサの光検知精度をさらに向上させることができる。
【００４７】
また、上記第１の半導体層の表面粗さは、最大高さ（Ｒmax）が１０ｎｍ以下であり、上記第２の半導体層の表面粗さは、最大高さ（Ｒmax）が５０ｎｍ以下であることが好ましい。
【００４８】
また、本発明にかかる表示装置は、本発明にかかる上記半導体装置を備えていることを特徴としている。
【００４９】
上記表示装置は、例えば、上記第１の半導体素子を含む表示部と、上記第２の半導体素子を含む光センサ部とを備えていることが好ましい。
【００５０】
また、本発明にかかる電子機器は、本発明にかかる上記半導体装置を備えていることを特徴としている。
【００５１】
このように、上記表示装置および電子機器が、本発明にかかる上記半導体装置を備えていることで、遮光層上に設けられ、光センサ等の用途に適した半導体素子と、高速駆動が可能な高性能の半導体素子とが同一の基板上に搭載されており、従来よりも部品点数が削減され、薄型化や軽量化が可能であるとともに、遮光層の有無による結晶性への影響が無い表示装置および電子機器を提供することができる。
【００５２】
また、本発明にかかる半導体装置の製造方法は、上記の課題を解決するために、第１の半導体層を有する第１の半導体素子と、第２の半導体層を有する第２の半導体素子とが、透光性を有する同一の基板上に設けられた半導体装置の製造方法であって、透光性を有する基板上に、遮光層を選択的に形成する遮光層形成工程と、上記基板上に、第１の半導体層を有する第１の半導体素子と、第２の半導体層を有する第２の半導体素子とを、上記遮光層上に上記第２の半導体素子が位置するように選択的に形成する半導体素子形成工程とを含み、上記半導体素子形成工程は、上記第１の半導体層および第２の半導体層として、ラテラル成長結晶からなる半導体層を形成する工程と、上記第２の半導体層の表面に、上記第１の半導体層における表面粗さよりも大きな凹凸を選択的に形成する工程とを含んでいることを特徴としている。
【００５３】
また、本発明にかかる半導体装置の製造方法は、上記の課題を解決するために、第１の半導体層を有する第１の半導体素子と、第２の半導体層を有する第２の半導体素子とが、透光性を有する同一の基板上に設けられた半導体装置の製造方法であって、透光性を有する基板上に、遮光層を選択的に形成する工程と、上記基板上に、上記遮光層を覆うように非晶質半導体層を形成する工程と、上記非晶質半導体層にＣＷ固体レーザ光または擬似ＣＷ固体レーザ光を照射し、上記非晶質半導体層を完全に溶融させてラテラル成長結晶からなる結晶質半導体層を形成する工程と、上記結晶質半導体層における上記遮光層に重畳する領域の表面に選択的にパルスレーザ光を照射して上記領域の表面を選択的に溶融し、上記領域の表面に、パルスレーザ光を照射しなかった領域よりも表面粗さが大きな凹凸を選択的に形成する工程と、上記結晶質半導体層をパターニングすることにより、上記パルスレーザ光を照射しなかった領域に第１の半導体層を形成し、上記遮光層に重畳する、上記パルスレーザ光を照射した領域に第２の半導体層を形成する工程とを含んでいることを特徴としている。
【００５４】
前記したように、ラテラル成長結晶は、結晶粒界が平坦であり、エキシマレーザによる結晶化で得られるよりも結晶粒径が大きく、表面凹凸が小さい。
【００５５】
また、ラテラル成長結晶からなる半導体層は、遮光層上に形成したとしても、遮光膜の有無によって得られる半導体層の結晶状態に影響は生じない。このため、上記したように下層に遮光層を設けたとしても、結晶状態が均一で、かつ、結晶方向が一方向に揃った半導体層を得ることができる。
【００５６】
そして、前記したように、ラテラル成長結晶は、ＣＷ固体レーザまたは擬似ＣＷ固体レーザによって得ることができる。
【００５７】
したがって、上記の各方法によれば、遮光層上に設けられ、光センサ等の用途に適した半導体素子と、高速駆動が可能な高性能の半導体素子とが同一の基板上に搭載されており、従来よりも部品点数が削減され、薄型化や軽量化が可能であるとともに、遮光層の有無による結晶性への影響が無い半導体装置を安定して製造することができる。
【００５８】
特に、上記したように、ラテラル成長結晶からなる結晶質半導体層の表面にパルスレーザ光を照射して上記領域の表面を選択的に溶融（部分溶融化）することで、上記したようにラテラル成長結晶からなる結晶質半導体層の表面に、上記した凹凸を容易に顕在化させることができる。したがって、この場合、上記した凹凸を有する第２の半導体層を備えた第２の半導体素子を、より一層容易かつ簡便に設けることができる。
【００５９】
また、上記第１の半導体素子として薄膜トランジスタを作製し、上記第２の半導体素子として薄膜ダイオードを作製することで、前記したように、高速駆動が可能な高性能の半導体素子と、光センサの光検知精度が高い半導体素子とが同一基板上に搭載された半導体装置を製造することができる。
【発明の効果】
【００６０】
本発明によれば、上記したように、第１の半導体層を有する第１の半導体素子と、第２の半導体層を有する第２の半導体素子とを、同一の基板上に、上記遮光層上に上記第２の半導体素子が位置するように選択的に形成する。そして、上記第１の半導体層および第２の半導体層はラテラル成長結晶からなり、かつ、上記第２の半導体層の表面には、上記第１の半導体層における表面粗さよりも大きな凹凸が設けられている。
【００６１】
このため、本発明によれば、遮光層上に設けられ、光センサ等の用途に適した半導体素子と、高速駆動が可能な高性能の半導体素子とが同一の基板上に搭載されており、従来よりも部品点数が削減され、薄型化や軽量化が可能であるとともに、遮光層の有無による結晶性への影響が無い半導体装置を提供することができる。
【図面の簡単な説明】
【００６２】
【図１】（ａ）は、本発明の実施の一形態にかかる半導体装置における薄膜トランジスタおよび薄膜ダイオードの概略構成を示す断面図であり、（ｂ）は、（ａ）に示す薄膜トランジスタを基板上方から見たときの概略構成を示す平面図であり、（ｃ）は、（ａ）に示す薄膜ダイオードを基板上方から見たときの概略構成を示す平面図である。
【図２】図１（ａ）・（ｂ）に示す薄膜トランジスタおよび薄膜ダイオードにおける各半導体層の表面粗さの一例を示す図である。
【図３】（ａ）は、図１（ａ）に示す薄膜ダイオードに逆バイアスを印加したときに流れる光電流値および暗電流値の印加電圧依存性を示すグラフであり、（ｂ）は、（ａ）に示す薄膜ダイオードの半導体層の表面凹凸が小さい場合と大きい場合とにおける、Ｓ／Ｎ比と上記光電流値および暗電流値との関係を示すグラフである。
【図４】（ａ）・（ｂ）は、図１（ａ）に示す薄膜トランジスタの半導体層の表面凹凸が小さい場合と大きい場合とにおける電界強度とこのときの電界強度に対する電流値Ｉｇとの関係を示すグラフである。
【図５】ＰＩＮ構造の薄膜ダイオードを示す断面図である。
【図６】図１（ａ）に示す薄膜トランジスタおよび薄膜ダイオードを備えた、光センサ内蔵型のポインティングデバイスの要部の概略構成を模式的に示す断面図である。
【図７】図６に示すポインティングデバイスにおける液晶パネルの概略構成の一例を示す平面図である。
【図８】図１（ａ）に示す薄膜トランジスタおよび薄膜ダイオードを備えたディスプレイデバイスの要部の概略構成を模式的に示す断面図である。
【図９】（ａ）〜（ｅ）は、図１（ａ）に示す半導体装置の製造方法を説明する断面図である。
【図１０】ａ−Ｓｉ膜がＣＷ固体レーザにより多結晶化される様子を説明する平面図である。
【図１１】ａ−Ｓｉ膜をＣＷ固体レーザで結晶化を行ったときのレーザエネルギーと、レーザエネルギーに対する閾値電圧Ｖｔｈと、結晶状態との関係を示すグラフである。
【図１２】（ａ）は、ＣＷ固体レーザを用いてａ−Ｓｉ膜を結晶化させて得られたポリシリコン膜のＳＥＭ像を示す図であり、（ｂ）は、後方散乱電子回折パターン法によって求めた、（ａ）に示すポリシリコン膜の結晶粒の面方位分布を示すカラーマップである。
【図１３】（ａ）は、図１２（ａ）に示すポリシリコン膜に選択的にパルスレーザ光を照射して得られたポリシリコン膜のＳＥＭ像を示す図であり、図１３（ｂ）は、後方散乱電子回折パターン法によって求めた、（ａ）に示すポリシリコン膜の結晶粒の面方位分布を示すカラーマップである。
【図１４】（ａ）は、ＣＷ固体レーザを用いてａ−Ｓｉ膜を結晶化させて得られたポリシリコン膜の遮光層の有無を分かつ境界部分のＳＥＭ像を示す図であり、（ｂ）は、後方散乱電子回折パターン法によって求めた、（ａ）に示す境界部分のポリシリコン膜の結晶粒の面方位分布を示すカラーマップである。
【図１５】ＣＷ固体レーザおよびエキシマレーザを用いてそれぞれａ−Ｓｉ膜を結晶化したときのレーザパワーとＴＦＴ特性との関係を示すグラフである。
【図１６】（ａ）・（ｂ）は、特許文献１に記載の表示装置の製造方法を示す断面図である。
【図１７】（ａ）は、ａ−Ｓｉ膜をエキシマレーザで多結晶化してなるポリシリコン膜のＳＥＭ像であり、（ｂ）は、（ａ）に示すポリシリコン膜の断面のＳＥＭ像である。
【図１８】（ａ）は、ａ−Ｓｉ膜をＣＷ固体レーザで多結晶化してなるポリシリコン膜のＳＥＭ像であり、（ｂ）は、（ａ）に示すポリシリコン膜の断面のＳＥＭ像である。
【発明を実施するための形態】
【００６３】
以下、本発明の実施の形態について詳細に説明する。
【００６４】
図１（ａ）は、本実施形態にかかる半導体装置における薄膜トランジスタおよび薄膜ダイオードの概略構成を示す断面図であり、図１（ｂ）は、図１（ａ）に示す薄膜トランジスタを基板上方から見たときの概略構成を示す平面図であり、図１（ｃ）は、図１（ａ）に示す薄膜ダイオードを基板上方から見たときの概略構成を示す平面図である。
【００６５】
本実施形態にかかる半導体装置は、図１（ａ）に示すように、薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」と記す）２１と薄膜ダイオード（Thin Film Diode；以下、「ＴＦＤ」と記す）２２とが、透光性を有する同一の絶縁基板１上に設けられた構成を有している。上記絶縁基板１としては、例えばガラス等の透明基板が挙げられる。
【００６６】
図１（ａ）・（ｂ）に示すＴＦＴ２１（第１の半導体素子）は、半導体層５（第１の半導体層）、ゲート絶縁膜７、ゲート電極８がこの順に設けられた、いわゆるトップゲート型のＴＦＴである。
【００６７】
上記絶縁基板１上には、図１（ａ）に示すように、遮光層２が部分的に設けられている。上記絶縁基板１上には、上記遮光層２を覆うように、下地絶縁膜としての絶縁膜３が設けられている。
【００６８】
上記半導体層５は、絶縁基板１上の遮光層２が設けられていない領域に、上記絶縁膜３を介して積層されている。
【００６９】
上記半導体層５は、図１（ａ）・（ｂ）に示すように、島状に形成されている。なお、本実施形態において、「島状」とは、形状そのものを示すのではなく、絶縁基板１の全体ではなく、部分的に形成されていることを示す。半導体層５は、チャネル領域５ａ、ソース領域５ｂ、およびドレイン領域５ｃを有している。
【００７０】
チャネル領域５ａは、ゲート電極８の下方に形成されており、チャネル領域５ａを挟んでソース領域５ｂとドレイン領域５ｃとが設けられている。ソース領域５ｂおよびドレイン領域５ｃは、ゲート電極８に対し、自己整合的に形成されている。
【００７１】
ＴＦＤ２２（第２の半導体素子）の半導体層６（第２の半導体層）は、図１（ａ）・（ｃ）に示すように、上記遮光層２の上方に、上記絶縁膜３を介して配置されている。
【００７２】
上記遮光層２および半導体層６は、図１（ａ）・（ｃ）に示すように、島状に形成されている。半導体層６は、少なくともｐ型半導体６ｂ（ｐ型領域）とｎ型半導体６ｃ（ｎ型領域）とを備えている。
【００７３】
ＴＦＤ２２の半導体層６は、ＴＦＴ２１の半導体層５と同一層に形成されている。ＴＦＤ２２の半導体層６およびＴＦＴ２１の半導体層５は、同じゲート絶縁膜７で覆われている。
【００７４】
上記半導体層５・６、ゲート絶縁膜７、ゲート電極８は、上記ゲート絶縁膜７上に形成された層間絶縁膜９で覆われている。
【００７５】
ソース領域５ｂおよびドレイン領域５ｃは、上記層間絶縁膜９に設けられたコンタクトホール１０を介して電極１１に接続されている。上記電極１１は、ソース電極およびドレイン電極として用いられる。
【００７６】
一方、ｐ型半導体６ｂおよびｎ型半導体６ｃは、上記層間絶縁膜９に設けられたコンタクトホール１２を介して電極１３に接続されている。
【００７７】
なお、各層の材質並びに膜厚については、上記半導体装置の製造方法と併せて後述する。
【００７８】
上記ＴＦＤ２２の半導体層６は、ＴＦＴ２１の半導体層５と同じ非晶質半導体層を結晶化してなる結晶質半導体層である。上記半導体層５・６としては、例えば、同じアモルファスシリコン膜（以下、「ａ−Ｓｉ膜」と記す）を多結晶化してなるポリシリコン膜が挙げられる。
【００７９】
上記半導体層５は、非晶質半導体層を完全溶融させてなるラテラル成長結晶（以下、単に「ラテラル結晶」と記す）からなり、表面粗さが小さく、図１８（ａ）・（ｂ）に示したように平坦な結晶粒界を有している。ラテラル結晶は、結晶化方向に異方性を有し、一方向に長く結晶が延びた構造（つまり、結晶方向が一方向に揃った構造）を有している。
【００８０】
上記半導体層５の結晶粒径は、例えば、短径（幅）が０．５〜１．０μｍであり、長径（長さ）が数μｍ以上である。
【００８１】
上記半導体層６は、ラテラル結晶の表面に凹凸を顕在化させたものであり、上記半導体層５の表面粗さよりも大きな凹凸を、ラテラル結晶の表面に設けたものである。上記半導体層６の結晶粒径は、半導体層５の結晶粒径とほぼ同じである。
【００８２】
上記半導体層６の表面に凹凸を形成する方法は、特に限定されるものではなく、ラテラル結晶の表面を物理的に研削する等の方法によって形成することができるが、ラテラル結晶の表面にパルスレーザ光を照射して局所的に溶融（部分溶融化）してラテラル結晶の表面に凹凸を顕在化させることで、容易に設けることができる。
【００８３】
上記半導体層５・６は、微視的には、その表面に微小な凹凸が形成されている。図２に、原子間力顕微鏡（Atomic Force Microscope）により測定した、図１（ａ）・（ｂ）に示すＴＦＴ２１の半導体層５およびＴＦＤ２２の半導体層６の表面凹凸（表面粗さ）の一例を示す。
【００８４】
図１（ａ）および図２に示すように、上記半導体層６の表面粗さは、上記半導体層５の表面粗さよりも大きい。
【００８５】
上記半導体層５の表面粗さは、その最大高さ（Ｒmax）が１０ｎｍ以下であることが好ましく、上記半導体層６の表面粗さは、その最大高さ（Ｒmax）が５０ｎｍ以下であることが好ましい。
【００８６】
図２に示す例では、上記半導体層５の最大高さ（Ｒmax）は、約１０ｎｍであり、また、上記半導体層６の最大高さ（Ｒmax）は、約５０ｎｍであった。
【００８７】
図３（ａ）は、上記ＴＦＤ２２の光電流特性を示す図であり、上記ＴＦＤ２２に逆バイアスＶａｃを印加したときに流れる各出力電流Ｉａ（光電流値および暗電流値）のＴＦＤ印加電圧依存性を示す。また、図３（ｂ）は、半導体層６の表面凹凸（表面粗さ）が小さい場合と大きい場合とにおける、Ｓ／Ｎ比と上記光電流値および暗電流値との関係を示すグラフである。
【００８８】
図３（ｂ）に示すように、ＴＦＤ２２の半導体層６の表面凹凸を大きくすることで、ＴＦＤ２２への散乱光等の光の取り込みが増加し、ＴＦＤ２２で散乱光等の光を受光したときに発生する光電流（明電流）の信号成分が増加する。
【００８９】
しかしながら、上記半導体層６の表面凹凸を大きくしても、ＴＦＤ２２の暗電流（リーク電流）によるノイズ成分は、ほぼ一定であるか、もしくは、却って小さくなる。したがって、ＴＦＤ２２の半導体層の表面凹凸を大きくすることで、結果的に光の利用効率が増加し、図３（ｂ）に示すように、Ｓ／Ｎ比を大きくすることができる。
【００９０】
また、上記の結果から、上記半導体層６によれば、光の利用効率を向上させることができる一方でリーク電流を抑制することができるので、デバイスの信頼性および歩留りを改善することができることが判る。
【００９１】
なお、上記光電流および暗電流、Ｓ／Ｎ値は、ＨＰ４１５６Ｃ（アジレント社製）により、４μｍ×１００μｍの素子サイズを測定した。
【００９２】
図４（ａ）・（ｂ）は、ＴＦＴ２１の半導体層５の表面凹凸が小さい場合と大きい場合とにおける電界強度とこのときの電界強度に対する電流値Ｉｇとの関係を示すグラフである。
【００９３】
一般的に、ゲート絶縁膜の破壊は、山脈のように結晶粒界に沿って繋がる凸部（リッジ）の最大の高さ部分（最大リッジ高さ部分）で生じるものが大半であり、この最大リッジ高さ（表面粗さ）が、ＴＦＴの信頼性および故障発生確率に大きく影響する。
【００９４】
このため、図４（ａ）・（ｂ）に示すように、半導体層５の表面凹凸の状態で、ゲート絶縁膜耐性に、耐圧差が生じる。図４（ａ）・（ｂ）に示すように、半導体層５の表面凹凸（表面粗さ）の最大高さ（Ｒmax）が小さい方が、絶縁破壊に至るまでの破壊電圧の平均値が高くなり、ゲート絶縁膜耐性が向上する。
【００９５】
すなわち、本実施形態によれば、上記したように上記半導体層５が、非晶質半導体層を完全溶融させてなるラテラル結晶からなることで、表面粗さが小さく、ゲート絶縁膜耐性を向上させることができるので、ゲート絶縁膜７を薄膜化することができる。したがって、ＴＦＴ２１を高性能化することができる。また、ゲート絶縁膜７を薄膜化することで、動作電圧を低電圧化することができる。
【００９６】
なお、上記電界強度および破壊電圧は、ＨＰ４１５６Ｃ（アジレント社製）により、５０μｍ×１００μｍのサイズが１６０個連結した素子パターンを測定した。
【００９７】
なお、上記半導体層６は、上記したようにｐ型半導体６ｂおよびｎ型半導体６ｃを有していればよいが、ＰＩＮ構造を有していることが望ましい。
【００９８】
ＰＩＮ構造とは、図５に示すように、ｐ型半導体６ｂとｎ型半導体６ｃとで、不純物を含まない真性半導体６ａ（真性領域）、または、ｐ型半導体６ｂおよびｎ型半導体６ｃよりも不純物濃度が低い半導体を挟持した構造である。
【００９９】
半導体層６がＰＩＮ構造を有していることで、上記ＴＦＤ２２を、プレーナ型のＰＩＮフォトダイオードとして利用することができる。
【０１００】
上記したように半導体層６がＰＩＮ構造を有していることで、ＴＦＤ２２の光感度を向上させることができるので、上記ＴＦＤ２２を、タッチパネル、アンビエントライトセンサ等の光センサとして利用するフォトダイオードとして用いた場合、上記光センサ（センサ部）の光検知精度を向上させることができる。
【０１０１】
また、このようにタッチパネル、アンビエントライトセンサ等の光センサとして利用するフォトダイオードは、外光等、前記したように基板とは反対側から入射した光のみを検知する必要がある。このため、基板側からの光（バックライト光）を充分に遮断することが要求される。
【０１０２】
図１（ａ）・（ｃ）に示すように、上記ＴＦＤ２２の下方（真下）には、上記したように遮光層２が設けられている。このため、上記ＴＦＤ２２は、遮光層２によって、絶縁基板１側から半導体層６に入射する光（例えばバックライト光）を遮断することができる。
【０１０３】
上記ＴＦＤ２２は、このように、遮光性を要求される用途、つまり、例えば、絶縁基板１とは反対側からの光（つまり、絶縁基板１の上方からＴＦＤ２２に入射される光）を受光するフォトダイオードに好適に用いることができる。
【０１０４】
次に、上記ＴＦＴ２１およびＴＦＤ２２を備えた半導体装置の一例について、図６〜図８を参照して以下に説明する。
【０１０５】
図６は、上記ＴＦＴ２１およびＴＦＤ２２を備えた、光センサ内蔵型のポインティングデバイスの要部の概略構成を模式的に示す断面図である。
【０１０６】
このような光センサ内蔵型のポインティングデバイス（半導体装置）の例としては、ＴＦＤ２２を、表示パネルに内蔵されたエリアセンサの光学素子（半導体素子）として用いるエリアセンサ一体型の表示装置が挙げられる。このような表示装置としては、例えば、表示パネルとして液晶パネルを用いた、タッチパネル付きの液晶表示装置等が挙げられるが、本実施形態はこれに限定されるものではない。
【０１０７】
図６に示すポインティングデバイスは、液晶パネル３０と、液晶パネル３０の背面側に設けられ、上記液晶パネル３０に光を照射するバックライト４０とを備えている。
【０１０８】
図６に示すように、上記液晶パネル３０は、例えば、下側基板（バックライト４０側の基板）としてＴＦＴ基板３１を備えるとともに、上側基板として、上記ＴＦＴ基板３１に対向配置された対向基板３２を備えている。これらＴＦＴ基板３１と対向基板３２との間には、液晶層３３が設けられている。
【０１０９】
上記ＴＦＴ基板３１には、前記ＴＦＴ２１、および図示しない画素電極が、ガラス等の透明な絶縁基板１上にマトリクス状に配置されている。また、上記ＴＦＴ基板３１には、ＴＦＴ２１の半導体層５（図示せず）と同一の非晶質半導体層を結晶化してなる半導体層６（図示せず）を有するＴＦＤ２２が設けられている。
【０１１０】
また、上記対向基板３２には、図示しない対向電極が設けられている。なお、上記ＴＦＴ基板３１および対向基板３２の何れか一方には、例えばＲ（赤）・Ｇ（緑）・Ｂ（青）の図示しないカラーフィルタ層が設けられていてもよい。
【０１１１】
上記液晶パネル３０は、上記ＴＦＤ２２を有するセンサ部を備えている。センサ部は、上記ＲＧＢの各サブ画素（ドット）毎に１つ設けられていてもよく、ＲＧＢの３つのサブ画素からなる画素（カラー表示画素）毎に１つ設けられていてもよい。
【０１１２】
図６に示すように、ＴＦＤ２２とバックライト４０との間には遮光層２が配置されている。このため、図６に示すように、バックライト４０から上記液晶パネル３０に入射される光は、上記遮光層２で遮断され、上記液晶パネル３０の上方、つまり、例えば指で反射されることで上記液晶パネル３０のタッチ面側から上記液晶パネル３０に入射される光だけを上記ＴＦＤ２２で検知することができる。
【０１１３】
上記液晶パネル３０は、そのようなＴＦＴ基板３１および対向基板３２を作製するアレイ工程、これらＴＦＴ基板３１と対向基板３２とをＣＦ基板を貼り合わせ、それらの間に液晶を注入して液晶パネル３０とするパネル工程、および上記液晶パネル３０を電気的に制御可能に加工するモジュール工程、等を経て製造される。なお、アレイ工程における対向基板３２の作製工程、パネル工程、およびモジュール工程は、公知のものと同様である。
【０１１４】
図７は、上記液晶パネル３０の概略構成の一例を示す平面図である。
【０１１５】
図７に示すように、本実施形態にかかる液晶パネル３０は、表示部５１と、周辺駆動回路である走査ドライバ５２およびデータドライバ５３を備えている。これら表示部５１、走査ドライバ５２、およびデータドライバ５３は、同一の絶縁基板１上に設けられている。
【０１１６】
上記表示部５１には、複数の画素部がマトリクス状に配置されており、各画素部内には、図示しない画素電極を有する液晶セルと、画素電極に接続された液晶セル駆動用のＴＦＴ（以下、「画素ＴＦＴ」と記す）６１とが配置されている。
【０１１７】
また、上記表示部５１には、例えば上記画素部に隣接して、前記ＴＦＤ２２を備えた光センサ部が設けられている。上記ＴＦＤ２２の背面側、すなわち、上記ＴＦＤ２２と上記ＴＦＴ基板における絶縁基板１との間には、遮光層２が配置されている。
【０１１８】
すなわち、上記画素ＴＦＴ６１およびＴＦＤ２２は、上記液晶パネル３０の表示部５１内に配置されている。なお、図７では、図示の便宜上、１つの画素ＴＦＴ６１および１つのＴＦＤ２２のみを図示しているが、上記画素ＴＦＴ６１およびＴＦＤ２２は、複数配置されている。
【０１１９】
上記画素ＴＦＴ６１のゲート電極には、走査ドライバ５２からゲート配線７１を用いて走査信号が供給される。また、画素ＴＦＴ６１のソース電極には、データドライバ５３からソース配線７２を用いてデータ信号が供給される。このようにして走査信号によって選択された画素ＴＦＴ６１を用いてデータ信号が供給される。このようにして、走査信号によって選択された画素ＴＦＴ６１を介して、データ信号が画素電極に入力される。
【０１２０】
各ゲート配線７１とソース配線７２とは、画素部の周囲に互いに直交するように配置される。なお、図７では、図示の便宜上、１本のゲート配線７１および１本のソース配線７２のみを図示している。
【０１２１】
上記走査ドライバ５２、およびデータドライバ５３は、図７に示すように液晶パネル３０に内蔵化されている。このため、走査ドライバ５２は、ＴＦＴ基板に設けられた複数のＴＦＴ（以下、「走査ドライバＴＦＴ」と記す）６２を用いて構成され、データドライバ５３は、ＴＦＴ基板に設けられた複数のＴＦＴ（以下、「データドライバＴＦＴ」と記す）６３を用いて構成されている。
【０１２２】
すなわち、走査ドライバＴＦＴ６２は、液晶パネル３０の走査ドライバ５２内に配置され、データドライバＴＦＴ６３は、液晶パネル３０のデータドライバ５３内に配置されている。なお、図７では、図示の便宜上、走査ドライバＴＦＴ６２およびデータドライバＴＦＴ６３についても、各々１つのみ図示している。
【０１２３】
上記画素ＴＦＴ６１、走査ドライバＴＦＴ６２、およびデータドライバＴＦＴ６３は、前記ＴＦＴ２１にて形成されている。したがって、上記画素ＴＦＴ６１のゲート電極は、図１（ａ）・（ｂ）に示すゲート電極８に相当し、画素ＴＦＴ６１のソース電極およびドレイン電極は、図１（ａ）・（ｂ）に示す電極１１に相当する。
【０１２４】
なお、上記ＴＦＤ２２は、電極１３（図１（ａ）・（ｃ）参照）を介して、光センサ用の信号ライン（図示せず）に接続されている。
【０１２５】
図６および図７に示す例では、上記したように表示エリア内の各画素に光センサ（センサ部）を設けて、指、ペン等が液晶パネル３０に接触もしくは近接している位置を画像処理により検出する。なお、上記ポインティングデバイス（タッチパネル）は、指紋認証等にも適用が可能である。
【０１２６】
なお、図７に示す例では、周辺回路を集積化してなる半導体装置を例に挙げて説明したが、本実施の形態はこれに限定されるものではない。
【０１２７】
上記半導体装置としては、上記ＴＦＴ２１とＴＦＤ２２とが同一基板上に設けられていればよく、例えば画素ＴＦＴ６１と上記ＴＦＤ２２とが同一の絶縁基板１上に設けられたＴＦＴ基板３１等のアレイ基板であってもよいことは言うまでもない。
【０１２８】
なお、この場合、例えば上記走査ドライバＴＦＴ６２およびデータドライバＴＦＴ６３を、上記ＴＦＴ基板３１とは別のフレキシブル基板等に形成することで、上記ＴＦＴ基板３１と、上記走査ドライバＴＦＴ６２およびデータドライバＴＦＴ６３が設けられた周辺回路とを備えた表示パネルもしくは表示デバイスを、本実施形態にかかる半導体装置を備えた電子機器として用いることができる。
【０１２９】
このように、本実施形態にかかる半導体装置あるいは電子機器としては、例えば、周辺駆動回路を内蔵した表示パネル、その表示パネルを用いた表示装置等が挙げられる。
【０１３０】
また、上記表示装置としては、上記したようにアクティブマトリクス型の液晶表示装置以外にも、例えば、電気泳動型ディスプレイ、ツイストボール型ディスプレイ、微細なプリズムフィルムを用いた反射型ディスプレイ、デジタルミラーデバイス等の光変調素子を用いたディスプレイ等が挙げられる。また、発光素子として、有機ＥＬ発光素子、無機ＥＬ発光素子、ＬＥＤ（Light Emitting Diode）等の発光輝度が可変の素子を用いたディスプレイ、フィールドエミッションディスプレイ（ＦＥＤ）、プラズマディスプレイにも利用することができる。
【０１３１】
また、本実施形態にかかる半導体装置は、表示装置以外にも、例えば上記ＴＦＤ２２を備えた光センサ部と、上記ＴＦＴ２１を備えた駆動部とを有する各種電子機器に用いることができる。例えば、上記半導体装置を指紋認証等のポインティングデバイスとして用いる場合、必ずしも表示部は必要ではない。本実施形態にかかる半導体装置は、このように、表示部を有さないデバイスに搭載して用いることも可能である。
【０１３２】
また、図６および図７に示す例では、ＴＦＤ２２を表示部５１（つまり、表示エリア内）に配置する場合を例に挙げて説明したが、本実施の形態は、これに限定されるものではない。
【０１３３】
図８は、上記ＴＦＴ２１およびＴＦＤ２２を備えたディスプレイデバイスの要部の概略構成を模式的に示す断面図である。
【０１３４】
図８に示すディスプレイデバイス（半導体装置）は、ＴＦＤ２２が表示エリア外に設けられていることを除けば、図６に示すポインティングデバイスと同様の構成を有している。
【０１３５】
図８に示すディスプレイデバイスでは、ＴＦＤ２２を、表示エリア周辺の配線領域（額縁領域）に配置し、液晶パネル３０に入射している外光の照度を測定して、表示が見易く、省電力になるようにバックライト４０を調整するアンビニエントセンサ（アンビニエントラインセンサ）として利用している。
【０１３６】
このようなアンビニエントセンサにおいては、外光の照度に基づく照度信号を生成し、この照度信号をバックライト制御回路（図示せず）に入力する。バックライト制御回路では、この照度信号に基づいてバックライト制御信号を生成し、バックライト４０に出力することで、バックライト４０における光源４１の出力を調整する。
【０１３７】
上記したように、上記ＴＦＤ２２は、光センサとしての用途に好適に用いることができる。上記したような光センサは、（１）映像による位置検出を行うため、多点認識が可能である、（２）磨耗による劣化がなく、高耐久性を有している、（３）上記したように画素毎にＴＦＤ２２を設けることで、指等の検出対象物に対し、高精度な位置検出が可能である、（４）画像認識を行うため、校正が不要である、（５）上記したようなエリアセンサによる位置入力として、ペン入力や、手袋、爪、義手等による入力にも対応が可能である、といった特徴を有している。
【０１３８】
以上のように、本実施形態によれば、同一基板上に、遮光層２上に設けられ、光センサ等の用途に適したＴＦＤ２２と、高速駆動が可能な高性能のＴＦＴ２１とが混載されており、各半導体素子を別々の基板に形成する場合と比較して部品点数が削減され、薄型化や軽量化、コスト削減が可能であるとともに、遮光層２の有無による結晶性への影響が無い半導体装置を提供することができる。
【０１３９】
本実施形態にかかる上記半導体装置は、上記したように、フルモノリシック型の液晶表示装置等の、周辺回路一体型の表示装置に特に好適に用いることができる。
【０１４０】
また、上記半導体装置を集積回路に用いることで、各半導体素子を別々の基板に形成する場合と比較して、集積回路の小型化、コスト削減、集積度の向上等を実現することができる。
【０１４１】
次に、図９（ａ）〜（ｅ）ないし図１１を参照して、本実施形態にかかる半導体装置の製造方法について説明する。
【０１４２】
図９（ａ）〜（ｅ）は、本実施形態にかかる半導体装置の製造方法を説明する断面図である。
【０１４３】
なお、図９（ａ）〜（ｅ）では、図示の便宜上、単一のＴＦＴ２１および単一のＴＦＤ２２のみを図示する。しかしながら、ＴＦＴ２１およびＴＦＤ２２は、それぞれ複数個設けられていてもよいことは言うまでもない。
【０１４４】
まず、ガラス基板等の透明な絶縁基板１上に、導電膜をスパッタ法により積層する。次いで、この導電膜を、フォトリソグラフィにより所望の形状にパターニングすることで、図９（ａ）に示すように、絶縁基板１上に遮光層２を形成する。なお、本例では、遮光層２を、例えば図９（ａ）に示すように島状にパターン形成する。
【０１４５】
このとき、遮光層２は、図９（ａ）に示すように、絶縁基板１を上から見たときに（つまり、平面視で）最終的にＴＦＤが形成される領域（ＴＦＤの形成領域）に形成される。より具体的には、遮光層２は、最終的にＴＦＤが形成されたときに、その半導体層の真下に位置する領域に形成される。
【０１４６】
これにより、遮光層２は、絶縁基板１側（つまり絶縁基板１における配線形成面とは反対側である裏面側）から半導体層に入射する光を遮光することができる。
【０１４７】
遮光層２の材質としては特に限定されない。遮光層２として上記したように導電性の遮光層を形成する場合、その原料となる導電材料としては、例えば、Ｔａ（タンタル）、Ｗ（タングステン）、Ｔｉ（チタン）、Ｍｏ（モリブデン）等の高融点金属、これら高融点金属を主成分とする合金材料もしくは化合物材料等を用いることができる。
【０１４８】
遮光層２の膜厚は、その材質に応じて所望の遮光特性が得られるように適宜設定すればよく、特に限定されない。しかしながら、遮光層２の膜厚は、遮光性の観点からすれば７０ｎｍ以上であることが好ましく、段差による配線に対する負荷の抑制の観点からすれば３００ｎｍ以下であることが好ましい。より好ましくは１００〜２００ｎｍの範囲内である。
【０１４９】
次に、遮光層２を覆うように、プラズマＣＶＤ（Chemical Vapor Deposition）法、あるいはスパッタ法等により、下地絶縁膜としての絶縁膜３を絶縁基板１上に形成する。
【０１５０】
絶縁膜３は、一層からなっていてもよく、複数の層が積層された積層構造を有していてもよい。絶縁膜３の膜厚は、好ましくは１００〜５００ｎｍの範囲内であり、より好ましくは、１５０〜３００ｎｍの範囲内である。
【０１５１】
絶縁膜３としては、例えば、ＳｉＯ２膜、ＳｉＮ膜、ＳｉＮＯ膜等の、Ｓｉ（シリコン）を含む無機絶縁膜が用いられる。そのなかでも、特に、絶縁基板１からの不純物イオンの拡散を効果的に抑制するという観点から、ＳｉＮ膜、ＳｉＮＯ膜等の、窒素を含む無機絶縁膜が好適に用いられる。
【０１５２】
次に、スパッタ法、ＬＰＣＶＤ（Low Pressure CVD）法、あるいはプラズマＣＶＤ法等により、絶縁膜３上に、非晶質半導体層として、ａ−Ｓｉ膜４を成膜する。なお、Ｓｉを含む無機絶縁膜からなる絶縁膜３と、ａ−Ｓｉ膜４とは、同じ方法で形成することが可能であり、両者を連続成膜することも可能である。
【０１５３】
次いで、ａ−Ｓｉ膜４に、半導体励起により時間に対して出力が一定である連続発振（単一周波数）のＣＷ固体レーザ、またはパルスの繰り返し周波数が数十ＭＨｚ以上と高く、溶融したａ−Ｓｉ膜４が凝固する前に次のパルス光を照射する擬似ＣＷ固体レーザ（以下、まとめて単に「ＣＷ固体レーザ」と記す）によるレーザ光（ＣＷ固体レーザ光）を照射する。
【０１５４】
これにより、ａ−Ｓｉ膜４を完全溶融させて結晶化させることにより、結晶質半導体層として、表面に微小な凹凸を有するポリシリコン膜（多結晶半導体薄膜）を、絶縁膜３上に、その全面に渡って形成する。
【０１５５】
上記ＣＷ固体レーザとしては、波長５３２ｎｍのＮｄ:ＹＶＯ４レーザ等を用いることができる。また、擬似ＣＷ固体レーザとしては、波長５３２ｎｍのモードロックレーザ等を用いることができる。
【０１５６】
図１０は、ａ−Ｓｉ膜４がＣＷ固体レーザにより多結晶化される様子を説明する平面図である。
【０１５７】
ＣＷ固体レーザは、図１０に示すように、そのビームサイズが、長尺形状となるように設定されている。ＣＷ固体レーザ光の長尺方向の長さは、例えば０．１〜２ｍｍに設定されている。ＣＷ固体レーザ光は、このような小径ビーム光（レーザビーム光）を１０μｍ程度オーバーラップさせながら、該レーザ光の長尺方向に対して垂直方向に順次走査を行うことで、ａ−Ｓｉ膜４にライン状に照射される。
【０１５８】
なお、上記小径ビームレーザ光の走査方向は、ポリシリコン膜の結晶成長方向を決定する。ａ−Ｓｉ膜４に対するＣＷ固体レーザ光の走査方向は、ａ−Ｓｉ膜４上の何れの位置においても同一の方向である。
【０１５９】
このため、例えば前記図７においては、ポリシリコン膜の結晶成長方向は、図７中、矢印Ｙで示すＹ軸方向に一致する。
【０１６０】
すなわち、画素ＴＦＴ６１、走査ドライバＴＦＴ６２、およびデータドライバＴＦＴ６３の各々を構成するポリシリコン膜の結晶成長方向はいずれも、図７中の矢印Ｙで示す方向となる。
【０１６１】
したがって、図７に示す表示部５１内の画素ＴＦＴ６１においては、チャネル領域のチャネル長方向が、図７中、矢印Ｘで示すＸ軸方向に沿って配置構成され、チャネル領域を構成するポリシリコン膜の結晶成長方向が、チャネル長方向に対して垂直となる。
【０１６２】
一方、図７に示す走査ドライバ５２内の走査ドライバＴＦＴ６２およびデータドライバ５３内のデータドライバＴＦＴ６３においては、チャネル領域のチャネル長方向が、図７中のＹ方向に沿って配置構成され、チャネル領域を構成するポリシリコン膜の結晶成長方向が、チャネル長方向に対して水平になる。
【０１６３】
なお、上記走査ドライバＴＦＴ６２およびデータドライバＴＦＴ６３のようにポリシリコン膜の結晶成長方向がチャネル長方向に対して水平である場合、閾値電圧をさらに低減させることができるので、より一層高速駆動が可能となる。一方、上記画素ＴＦＴ６１のようにポリシリコン膜の結晶成長方向が電流方向に対して垂直である場合、リーク電流をさらに低減させることができる。
【０１６４】
本実施形態において、上記ＣＷ固体レーザの出力（レーザエネルギー）は１１Ｗ以上であればよいが、１１〜１４Ｗの範囲内とすることが、膜剥がれやクラック等の基板へのダメージを防止する観点から好ましい。なお、本実施形態では上記ＣＷ固体レーザとして波長５３２ｎｍのＮｄ:ＹＶＯ４レーザを使用し、そのレーザ出力を１１．５Ｗとした。
【０１６５】
図１１は、ＣＷ固体レーザで結晶化を行ったときのレーザエネルギーと、レーザエネルギーに対する閾値電圧Ｖｔｈと、結晶状態との関係を示すグラフである。
【０１６６】
このようにＣＷ固体レーザで結晶化を行った場合、図１１に示すように、レーザエネルギーの大きさによって、得られる結晶質半導体層の結晶状態（結晶粒径の大きさ）が変化する。図１１に示すようにレーザエネルギーが１１〜１４Ｗの範囲内では、一方向（すなわち、レーザビームの進行方向）に長く結晶が延びた、異方性があるラテラル成長結晶が形成される。また、このようにして形成されたポリシリコン膜は、図１８（ａ）・（ｂ）に示したように、結晶粒界が平坦になる。
【０１６７】
また、レーザビームの走査速度も、膜剥がれやクラック等の基板へのダメージを防止する観点から、３００〜５００ｍｍ／ｓｅｃとすることが好ましい。本実施形態では４００ｍｍ／ｓｅｃとした。
【０１６８】
このようにして得られたポリシリコン膜の結晶粒径は、幅（レーザ光の長尺方向であるＸ軸方向の長さ；短径）が０．５〜１．０μｍであり、長さ（Ｙ軸方向の長さ；長径）が数μｍ以上であった。また、凹凸の大きさ（表面粗さ）は、図２に示したように約１０ｎｍであった。
【０１６９】
次いで、このポリシリコン膜にパルスレーザを選択的に照射して、このポリシリコン膜の表面を部分的に溶融させる。これにより、ポリシリコン膜の表面に、凹凸を部分的に形成（顕在化）する。
【０１７０】
上記パルスレーザとしては、例えば、波長３０８ｎｍのエキシマレーザ等を用いることができる。
【０１７１】
上記パルスレーザの照射条件は、用いるレーザの種類に応じて、上記ポリシリコン膜の表面が部分溶融されるように適宜設定すればよく、特に限定されるものではない。但し、ポリシリコン膜の表面のみを部分溶融する観点から、上記パルスレーザのレーザエネルギーは、４００ｍＪ／ｃｍ２以下とすることが好ましい。
【０１７２】
本実施形態では、上記パルスレーザとして波長３０８ｎｍのエキシマレーザを使用し、３６０ｍＪ／ｃｍ２、９０％オーバーラップされる条件でレーザビームを重ねながら照射を行った。
【０１７３】
得られたポリシリコン膜の結晶粒径並びに凹凸の表面粗さを上記と同様にして測定した結果、得られたポリシリコン膜の結晶粒径は、パルスレーザ（エキシマレーザ）照射前とほぼ同じであり、凹凸の表面粗さは、約５０ｎｍであった。
【０１７４】
その後、このポリシリコン膜を、フォトリソグラフィによりパターニングすることで、図９（ｂ）に示すように、互いに結晶表面状態（すなわち、表面の凹凸の大きさ）が異なる複数の半導体層をパターン形成する。
【０１７５】
具体的には、後にＴＦＴ２１の半導体層５（活性領域：チャネル領域５ａ、ソース領域５ｂ、ドレイン領域５ｃ）となる島状の半導体層５と、後にＴＦＤ２２の半導体層６（活性領域；真性半導体６ａ、ｐ型半導体６ｂ、ｎ型半導体６ｃ）となる島状の半導体層６とをパターン形成する。
【０１７６】
上記島状の半導体層５・６の膜厚としては、好ましくは２０〜１００ｎｍの範囲内であり、より好ましくは３０〜７０ｎｍの範囲内である。
【０１７７】
なお、上記説明においては、多結晶された半導体層からなる島状の半導体層５・６として、多結晶されたＳｉ膜（シリコン膜）からなる半導体層を形成する場合を例に挙げて説明したが、本実施形態はこれに限定されるものではない。上記半導体層の材質としては、Ｓｉ以外にも、例えばＳｉＧｅ（シリコンゲルマニウム）合金等を用いることができる。
【０１７８】
次に、図９（ｃ）に示すように、島状の半導体層５・６を覆うように、絶縁膜３上に、ゲート絶縁膜７を形成する。
【０１７９】
ゲート絶縁膜７も、絶縁膜３同様、一層からなっていてもよく、複数の層が積層された積層構造を有していてもよい。ゲート絶縁膜７の膜厚は、好ましくは３０〜１５０ｎｍの範囲内であり、より好ましくは、５０〜１００ｎｍの範囲内である。
【０１８０】
ゲート絶縁膜７の材質も特に限定されるものではないが、島状の半導体層５・６の材質として、上記したようにポリシリコンを用いる場合、島状の半導体層５・６との界面における界面凖位を低減させる観点から、ゲート絶縁膜７としては、ＳｉＯ２膜を用いることが好ましい。
【０１８１】
次に、上記ゲート絶縁膜７上に、後にＴＦＤ２２の活性領域となる島状の半導体層６を覆う、図示しないマスク（第１のレジストマスク）を形成する。その後、得られるＴＦＴ２１の閾値電圧を制御（調節）する目的で、ゲート絶縁膜７を介して、後にＴＦＴ２１の活性領域となる島状の半導体層５の全面に、イオン注入法またはイオンドーピング法等により、低濃度の不純物を注入（チャネルドーピング）する。
【０１８２】
このチャネルドーピングに使用される不純物としては、例えば、ＴＦＴ２１としてＮチャネル型ＴＦＴを設ける場合は、ｐ型の不純物として、ホウ素（Ｂ）等のIII族元素を用いることができる。一方、ＴＦＴ２１としてＰチャネル型ＴＦＴを設ける場合には、ｎ型の不純物として、リン（Ｐ）、砒素（Ａｓ）等のＶ族元素を用いることができる。なお、大面積基板を処理する場合の不純物の添加方法としては、イオンドーピング法が好適である。また、注入エネルギーは、例えば、５〜８０ｋｅＶ程度の範囲に設定する。さらに、ドーズ量は、所望の閾値電圧に合わせて適宜設定することができるが、例えば、ＴＦＴ２１をＮチャネル型ＴＦＴとする場合は、１×１０１２〜１×１０１４ｃｍ−２程度とし、ＴＦＴ２１をＰチャネル型ＴＦＴとする場合は、１×１０１１〜５×１０１３ｃｍ−２程度とする。
【０１８３】
次に、上記第１のレジストマスクを除去し、ゲート絶縁膜７上に、スパッタ法等により導電膜を形成する。その後、この導電膜を、フォトリソグラフィ等により、所望の形状にパターニングすることで、島状の半導体層５の上方に、ゲート電極８を形成する。
【０１８４】
ゲート電極８の膜厚は、好ましくは１００〜５００ｎｍの範囲内であり、より好ましくは１５０〜３００ｎｍの範囲内である。
【０１８５】
ゲート電極８の材質としては、例えば、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ａｇ（銀）等の低抵抗金属、これら低抵抗金属を主成分とする合金材料または化合物材料等を用いることができる。
【０１８６】
続いて、ゲート電極８をマスクとして、イオン注入法またはイオンドーピング法等により、島状の半導体層５に、自己整合的に、上記したボロン（Ｂ）、リン（Ｐ）等の、ｐ型またはｎ型の不純物をドーピング（ソース・ドレイン用高濃度ドーピング）する。なお、このときのドーピングは、４０ｋＶ、５×１０１５〜１×１０１６ｃｍ−２の条件にて行われることが望ましい。
【０１８７】
なお、このとき、図９（ｃ）に示すように、後にＴＦＤ２２の活性領域となる島状の半導体層６の一部を覆うようにゲート絶縁膜７の上に、レジストからなるマスクＭ１（第２のレジストマスク）を形成し、この状態で、絶縁基板１の上方から例えばｐ型の不純物を注入することで、島状の半導体層６における、マスクＭ１から露出している領域（後のＴＦＤ２２のｎ型半導体６ｂ）と、島状の半導体層５におけるゲート電極８から露出している領域（Ｐチャネル型ＴＦＴにおけるソース領域５ｂおよびドレイン領域５ｃ）とに、同時にｐ型の不純物を注入することができる。
【０１８８】
なお、このとき、ＴＦＴとしてＰチャネル型ＴＦＴとＮチャネル型ＴＦＴとを形成する場合には、Ｎチャネル型ＴＦＴも上記マスクＭ１で覆われる。
【０１８９】
その後、図９（ｄ）に示すように、マスクＭ１を除去し、後にＴＦＤ２２の活性領域となる島状の半導体層６の一部と、後にＴＦＴ２１の活性領域となる島状の半導体層５の全体とを覆うように、ゲート絶縁膜７上に、レジストからなるマスクＭ２（第３のレジストマスク）を形成する。なお、ＴＦＴとしてＰチャネル型ＴＦＴとＮチャネル型ＴＦＴとを形成する場合には、Ｐチャネル型ＴＦＴも上記マスクＭ２で覆われる。
【０１９０】
この状態で、絶縁基板１の上方からｎ型の不純物を注入することで、島状の半導体層６における、マスクＭ２から露出している領域（後のＴＦＤ２２のｎ型半導体６ｃ）に、ｎ型の不純物が注入される。なお、島状の半導体層６において、ｐ型の不純物もｎ型の不純物も注入されなかった領域は、後に真性半導体６ａとなる。
【０１９１】
その後、マスクＭ２を除去し、活性化工程にて、島状の半導体層５・６に対し活性化処理を行う。これにより、島状の半導体層５のチャネル領域５ａを除く領域に、ソース領域５ｂおよびドレイン領域５ｃとして機能する、高濃度不純物領域が形成される。また、島状の半導体層６の真性半導体６ａを除く領域に、ｐ型半導体６ｂおよびｎ型半導体６ｃとして機能する、高濃度不純物領域が形成される。
【０１９２】
なお、島状の半導体層５・６の活性化工程における活性化処理としては、例えば、アニールオーブン等を用いた熱処理であってもよいし、エキシマレーザ等の照射であってもよい。
【０１９３】
その後、図９（ｅ）に示すように、プラズマＣＶＤ法あるいはスパッタ法等により、ゲート電極８を覆うように、ゲート絶縁膜７上に、層間絶縁膜９を形成する。
【０１９４】
層間絶縁膜９としては、例えば、Ｓｉ（シリコン）を含む無機絶縁膜等の絶縁膜が用いられる。具体的には、絶縁膜３の材質として例示した、ＳｉＯ２膜、ＳｉＮ膜、ＳｉＮＯ膜等の無機絶縁膜が用いられる。
【０１９５】
次いで、層間絶縁膜９にコンタクトホール１０・１２を開口し、これらコンタクトホール１０・１２を通して、金属材料からなる膜を形成し、これをパターニングして、メタル電極およびメタル配線を形成する。これにより、ＴＦＴ２１におけるソース領域５ｂおよびドレイン領域５ｃにそれぞれ接続された電極１１（例えばＴＦＴ２１のソース／ドレイン電極等の電極）並びにＴＦＤ２２におけるｐ型半導体６ｂおよびｎ型半導体６ｃにそれぞれ接続された電極１３を形成することができる。
【０１９６】
なお、上記メタル電極およびメタル配線の材質としては、例えば、Ａｌ、Ｃｕ、Ａｇ等の低抵抗金属、これら低抵抗金属を主成分とする合金材料または化合物材料等を用いることができる。
【０１９７】
次いで、スピンコート法等により、層間絶縁膜９上に、上記メタル電極およびメタル配線を覆うように、図示しない有機膜が形成される。
【０１９８】
上記有機膜としては、例えば感光性アクリル樹脂を用いることができる。このような有機膜は、例えば平坦化層（段差補償膜）として用いられる。なお、必要に応じて、ＴＦＴ２１およびＴＦＤ２２を保護する目的で、これらＴＦＴ２１およびＴＦＤ２２を覆う保護膜をさらに設けてもよい。これにより、本実施形態にかかる半導体装置が形成される。
【０１９９】
図１２（ａ）は、ＣＷ固体レーザを用いてａ−Ｓｉ膜４を結晶化させて得られたポリシリコン膜のＳＥＭ像を示す図であり、図１２（ｂ）は、後方散乱電子回折パターン（Electron Back Scattering Pattern）法（以下、「ＥＢＳＰ法」と記す）によって求めた、図１２（ａ）に示すポリシリコン膜の結晶粒の面方位分布を示すカラーマップ(Unique Grain Color Map)である。
【０２００】
また、図１３（ａ）は、図１２（ａ）に示すポリシリコン膜に選択的にパルスレーザ光を照射して得られたポリシリコン膜のＳＥＭ像を示す図であり、図１３（ｂ）は、ＥＢＳＰ法によって求めた、図１３（ａ）に示すポリシリコン膜の結晶粒の面方位分布を示すカラーマップである。
【０２０１】
ＥＢＳＰ法は、走査型電子顕微鏡に専用の検出器を設け、試料となるポリシリコン膜に電子線を照射することによって生じる一次電子の後方散乱から結晶方位を分析する手法である。ＥＢＳＰ法により得られた後方散乱電子回折パターンを個々の微小領域に分けてその結晶方位を特定し、隣接する各マッピング点間の面方位の傾角が一定値以下のものを同色で塗り分け、これをつなぎ合わせてマッピングすることで、図１２（ｂ）および図１３（ｂ）に示すように、個々の結晶粒（ほぼ同一の面方位を有する領域）の分布を浮かび上がらせることができる。
【０２０２】
図１２（ａ）から、ＣＷ固体レーザを用いてａ−Ｓｉ膜４を結晶化させることで、表面凹凸が小さなポリシリコン膜を得ることができることが判る。また、図１３（ａ）から、上記ポリシリコン膜に選択的にパルスレーザ光を照射することで、上述したように、上記ポリシリコン膜の表面凹凸を顕在化させることができることが判る。
【０２０３】
また、図１２（ｂ）から、ＣＷ固体レーザを用いてａ−Ｓｉ膜４を結晶化させることで、結晶粒が大きく、異方性を有する結晶粒を得ることができることが判る。また、図１３（ｂ）から、上記ポリシリコン膜に選択的にパルスレーザ光を照射しても、結晶粒径はほぼ同じになることが判る。
【０２０４】
また、図１４（ａ）は、ＣＷ固体レーザを用いてａ−Ｓｉ膜４を結晶化させて得られたポリシリコン膜の遮光層２の有無を分かつ境界部分のＳＥＭ像を示す図であり、図１４（ｂ）は、ＥＢＳＰ法によって求めた、図１４（ａ）に示す境界部分のポリシリコン膜の結晶粒の面方位分布を示すカラーマップである。
【０２０５】
ＣＷ固体レーザでは、通常、高出力でレーザ照射を行って非晶質半導体層を完全に溶融させている。図１４（ａ）・（ｂ）に示す結果は、このように、ＣＷ固体レーザを用いて非晶質半導体層の結晶化を行った場合（つまり、遮光膜２上にラテラル結晶からなる結晶質半導体層を形成する場合）、遮光層２の有無によって、得られる結晶質半導体層の結晶状態が影響を受けないことを示している。
【０２０６】
このように、ラテラル成長結晶からなる半導体層は、遮光層上に形成したとしても、遮光膜の有無によって得られる半導体層の結晶状態に影響は生じない。
【０２０７】
図１５に、ＣＷ固体レーザおよびエキシマレーザを用いてそれぞれａ−Ｓｉ膜を結晶化したときのレーザパワーとＴＦＴ特性との関係を示す。
【０２０８】
より高性能なポリシリコン膜の形成方法である、ＣＷ固体レーザを用いた結晶化では、図１５に示すように、レーザパワーに対して、結晶化マージン（一方向に数μｍ以上長く伸びた形状のラテラル結晶を得るための条件）が広い。
【０２０９】
したがって、上記したようにＣＷ固体レーザを用いてａ−Ｓｉ膜４の結晶化を行った場合、遮光層２の有無だけでなく、大面積基板で比較的生じ易い、シリコン膜厚の変動等の間接的な要因に対しても、結晶化条件の最適値を、許容範囲内に収めることができる。言い換えれば、ＣＷ固体レーザを用いた結晶化では、上記したような製造上の間接的な要因の変動を吸収することができる。
【０２１０】
これに対し、図１５に示すように、エキシマレーザを用いて結晶化を行う場合、レーザパワーに対して、結晶化マージンが狭い。つまり、ラテラル結晶のようなレーザパワーに対して、得られる特性がほぼフラットになる状態が存在しない。このため、エキシマレーザを用いた結晶化等により得られる代表的な粒状結晶は、上記したような製造上の間接的な要因の変動を吸収することができない。エキシマレーザを用いた結晶化では、ポリシリコン膜の均一な形成方法が重要課題となっている。
【０２１１】
したがって、本実施の形態にかかる上記の方法を用いることで、結晶化プロセスを安定化させることができる。よって、上記の方法は、結晶化プロセスマージンが大きい。
【０２１２】
上記の方法によれば、上記したように、透光性を有する絶縁基板１上に、第１の半導体層を有する第１の半導体素子（つまり、電流が流れる電流経路を有し、該電流経路が、第１の半導体層を用いて構成された半導体素子）としてＴＦＴ２１が搭載され、第２の半導体層を有する第２の半導体素子（つまり、電流が流れる電流経路を有し、該電流経路が、第２の半導体層を用いて構成された半導体素子）としてＴＦＤ２２が搭載された半導体装置を、同一の非晶質半導体層を結晶化させて得られた半導体層を用いて同時に形成することができる。
【０２１３】
また、上記の方法によれば、製造工程を複雑化させずに、かつ、製造コストを増大させることなく、それぞれの半導体素子に最適な特性を有するＴＦＴ２１とＴＦＤ２２とを備える半導体装置を、歩留り良く、安定して、かつ、容易に実現することができる。
【０２１４】
なお、本実施の形態では、表面粗さが異なる上記第１の半導体素子および第２の半導体素子を備えた半導体装置として、上記したようにＴＦＴ２１とＴＦＤ２２とが混載された半導体装置を例に挙げて説明したが、本発明はこれに限定されるものではない。
【０２１５】
上記第２の半導体素子としては、例えば、遮光層上に設けられたＴＦＴであってもよい。つまり、上記第１の半導体素子および第２の半導体素子は、表面粗さが異なる同種の半導体素子であってもよい。
【０２１６】
上記したように、非晶質半導体層をＣＷ固体レーザまたは擬似ＣＷ固体レーザによって結晶化することで、ラテラル結晶を得ることができる。
【０２１７】
ラテラル成長結晶は、結晶粒界が平坦であり、エキシマレーザによる結晶化で得られるよりも結晶粒径が大きく、表面凹凸が小さい。
【０２１８】
このように表面粗さの小さい半導体素子は、閾値電圧が低く、高速駆動が可能なトランジスタとして利用できる。このため、上記第１の半導体素子は、高速駆動が可能な高性能な半導体素子として利用できる。
【０２１９】
また、エキシマレーザを用いて非晶質半導体層を結晶化する場合、該非晶質半導体層の下層に遮光層が設けられていると、遮光層の有無によって、得られる半導体層の結晶状態に影響が生じる。
【０２２０】
しかしながら、ラテラル成長結晶からなる半導体層は、前記したように、遮光層上に形成したとしても、遮光膜の有無によって得られる半導体層の結晶状態に影響は生じない。このため、上記したように下層に遮光層を設けたとしても、結晶状態が均一で、かつ、結晶方向が一方向に揃った半導体層を得ることができる。
【０２２１】
また、上記したように下層に遮光層を設けることによって、基板側から半導体層に入射する光を遮光することができる。
【０２２２】
また、上記したように、ラテラル結晶からなる半導体層の表面に凹凸を顕在化させた半導体素子は、ラテラル成長結晶から形成されていながらも、その表面に、加工前のラテラル成長結晶からなる半導体層の表面粗さよりも大きな凹凸が設けられている。
【０２２３】
このような半導体素子は、ラテラル成長結晶からなることで結晶欠陥による暗電流（リーク電流）が小さいのみならず、表面に上記凹凸が設けられていることで、散乱光等の取り込みが増え、光の利用効率が高い。
【０２２４】
そして、上記第２の半導体層は、上記したように第１の半導体層における表面粗さよりも大きな凹凸が設けられている。したがって、上記第２の半導体素子は、光センサ等の用途に適している。上記第２の半導体素子は、例えば、基板の反対側からの光を受光するフォトダイオードに好適に用いることができる。
【０２２５】
本実施形態によれば、上記したように部分的に遮光層が設けられた、透光性を有する基板上に、上記したようにＣＷ固体レーザまたは擬似ＣＷ固体レーザによって結晶化された、ラテラル結晶からなる半導体層を作製し、その特徴である結晶状態を有効に活用して、上記したように結晶表面状態（表面凹凸）が異なる半導体層を意図的に作製している。
【０２２６】
これにより、遮光層上に設けられ、光センサ等の用途に適した半導体素子と、高速駆動が可能な半導体素子とを、同一基板上に容易に混載することができる。
【０２２７】
なお、エキシマレーザによって結晶化してなる結晶化半導体層に部分的にＣＷ固体レーザ光を照射した場合、上記した結晶状態を得ることはできず、本発明の効果を得ることはできない。
【０２２８】
すなわち、本発明によれば、上記したように、選択的に遮光層が設けられた基板上に、まずラテラル結晶からなる半導体層を形成し、このラテラル結晶からなる半導体層の表面に、上記半導体層における上記遮光層に重畳する領域の表面粗さよりも表面粗さが大きな凹凸を形成（顕在化）させることで、上記したように遮光層上に設けられ、光センサ等の用途に適した半導体素子と、高速駆動が可能な高性能の半導体素子とが同一の基板上に搭載されており、遮光層の有無による結晶性への影響が無い半導体装置を提供することができる。
【０２２９】
また、上記半導体装置は、上記したように第１の半導体素子と第２の半導体素子とが同一基板上に形成されていることで、各半導体素子を別々の基板に形成する場合と比較して、部品点数を低減することができ、集積回路の小型化、コスト削減、集積度の向上等を実現することができる。
【０２３０】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２３１】
本発明は、同一基板上にＴＦＴとＴＦＤとを備える半導体装置およびそれを備えた電子機器、並びにそれらの製造方法に用いることができる。このような半導体装置あるいは電子機器としては、例えば、周辺駆動回路を内蔵した表示パネル、その表示パネルを用いた表示装置等が挙げられる。また、上記表示装置としては、アクティブマトリクス型の液晶表示装置、電気泳動型ディスプレイ、ツイストボール型ディスプレイ、微細なプリズムフィルムを用いた反射型ディスプレイ、デジタルミラーデバイス等の光変調素子を用いたディスプレイの他、発光素子として、有機ＥＬ発光素子、無機ＥＬ発光素子、ＬＥＤ等の発光輝度が可変の素子を用いたディスプレイ、ＦＥＤ、プラズマディスプレイ等が挙げられる。
【符号の説明】
【０２３２】
１    絶縁基板
２    遮光層
３    絶縁膜
４    ａ−Ｓｉ膜（非晶質半導体層）
５    半導体層（第１の半導体層）
５ａ  チャネル領域
５ｂ  ソース領域
５ｃ  ドレイン領域
６    半導体層（第２の半導体層）
６ａ  真性半導体
６ｂ  ｐ型半導体
６ｃ  ｎ型半導体
７    ゲート絶縁膜
９    層間絶縁膜
１０    コンタクトホール
１１    電極
１２    コンタクトホール
１３    電極
２１    ＴＦＴ（薄膜トランジスタ）
２２    ＴＦＤ（薄膜ダイオード）
３０    液晶パネル（半導体装置）
３１    ＴＦＴ基板（半導体装置）
３２    対向基板
３３    液晶層
４０    バックライト
４１    光源
５１    表示部
５２    走査ドライバ
５３    データドライバ
６１    画素ＴＦＴ（第１の半導体素子）
６２    走査ドライバＴＦＴ（第１の半導体素子）
６３    データドライバＴＦＴ（第１の半導体素子）
７１    ゲート配線
７２    ソース配線
【図１】
2010245429.tif 000003
【図２】
2010245429.tif 000004
【図３】
2010245429.tif 000005
【図４】
2010245429.tif 000006
【図５】
2010245429.tif 000007
【図６】
2010245429.tif 000008
【図７】
2010245429.tif 000009
【図８】
2010245429.tif 000010
【図９】
2010245429.tif 000011
【図１０】
2010245429.tif 000012
【図１５】
2010245429.tif 000013
【図１６】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１７】
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【図１８】
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