(57)【要約】【課題】本発明は、ソルダーレジストに起因する反りを低減することのできる半導体装置及びその製造方法を提供することを課題とする。【解決手段】内部接続端子１２を介して、半導体チップ１１と電気的に接続された配線パターン１４を保護するソルダーレジスト１６を備えた半導体装置１０であって、外部接続端子１７の配設領域に対応しない部分の配線パターン１４の上面、及び配線パターン１４の側面１４Ｂを覆うようにソルダーレジスト１６を配置すると共に、絶縁層１３の上面１３Ａを平面視した際のソルダーレジスト１６の面積を、絶縁層１３の上面１３Ａを平面視した際の配線パターン１４の面積と略等しくした。【選択図】図１２
2010010249.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、電極パッドを有すると共に、前記半導体基板に形成された半導体チップと、前記電極パッドに設けられ、平坦な上面を有する内部接続端子と、前記内部接続端子の前記平坦な上面を露出するように、前記電極パッドが形成された側の前記半導体チップの面に形成された絶縁層と、前記絶縁層の上面及び前記内部接続端子の上面に形成され、前記内部接続端子と電気的に接続された配線パターンと、前記配線パターンの上面に配設される外部接続端子と、前記配線パターンを保護するソルダーレジストと、を備えた半導体装置であって、
前記外部接続端子の配設領域に対応しない部分の前記配線パターンの上面、及び前記配線パターンの側面を覆うように前記ソルダーレジストを配置すると共に、前記絶縁層の上面を平面視した際の前記ソルダーレジストの面積を、前記絶縁層の上面を平面視した際の前記配線パターンの面積と略等しくしたことを特徴とする半導体装置。
【請求項２】
前記配線パターンの形成領域に対応する部分の前記絶縁層の上面の面積は、前記配線パターンの形成領域を除いた部分の前記絶縁層の上面の面積よりも狭いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記絶縁層は、α線を遮蔽する材料を含むことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記絶縁層は、可視光線及び紫外線を遮断する材料を含むことを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
【請求項５】
半導体基板と、電極パッドを有すると共に、前記半導体基板に形成された半導体チップと、前記電極パッドに設けられ、平坦な上面を有する内部接続端子と、前記内部接続端子の前記平坦な上面を露出するように、前記電極パッドが形成された側の前記半導体チップの面に形成された絶縁層と、前記絶縁層の上面及び前記内部接続端子の上面に形成され、前記内部接続端子と電気的に接続された配線パターンと、前記配線パターンの上面に配設される外部接続端子と、を備えた半導体装置の製造方法であって、
前記外部接続端子の配設領域に対応しない部分の前記配線パターンの上面、及び前記配線パターンの側面に前記ソルダーレジストを形成するソルダーレジスト形成工程を設け、
前記ソルダーレジスト形成工程では、前記絶縁層の上面を平面視した際の前記ソルダーレジストの面積が、前記絶縁層の上面を平面視した際の前記配線パターンの面積と略等しくなるように、前記ソルダーレジストを形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記ソルダーレジストを形成する前に、前記配線パターンの表面を粗化する粗化工程を設けたことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記半導体チップが形成されるチップ形成領域を複数有し、前記半導体基板の母材となる基材に、複数の前記半導体チップを形成するチップ形成工程と、
前記ソルダーレジスト層形成工程後に、前記外部接続端子の配設領域に対応する部分の前記配線パターンの上面に、前記外部接続端子を形成する外部接続端子形成工程と、
前記基材を切断して、前記複数の半導体チップを個片化するチップ個片化工程と、を設けたことを特徴とする請求項５または６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、平面視した状態で半導体チップと略同じ大きさであり、内部接続端子を介して、半導体チップと配線パターンとが電気的に接続された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体応用製品はデジタルカメラや携帯電話などの各種モバイル機器用途等として小型化、薄型化、軽量化が急激に進んでいる。それに伴い、ＮＡＮＤ型フラッシュメモリー等の半導体装置にも小型化、高密度化が要求され、平面視した状態で半導体チップと略同じ大きさとされたＣＳＰ（Chip Size Package）と呼ばれる半導体装置（図１参照）が提案されている。
【０００３】
図１は、従来の半導体装置の断面図である。
【０００４】
図１を参照するに、従来の半導体装置１００は、半導体チップ１０１と、内部接続端子１０２と、樹脂層１０３と、配線パターン１０４と、ソルダーレジスト１０６と、外部接続端子１０７とを有する。
【０００５】
半導体チップ１０１は、薄板化された半導体基板１１０と、半導体集積回路１１１と、複数の電極パッド１１２と、保護膜１１３とを有する。半導体集積回路１１１は、半導体基板１１０の表面側に設けられている。半導体集積回路１１１は、拡散層、絶縁層、ビア、及び配線等から構成されている。複数の電極パッド１１２は、半導体集積回路１１１上に設けられている。複数の電極パッド１１２は、半導体集積回路１１１に設けられた配線と電気的に接続されている。保護膜１１３は、半導体集積回路１１１上に設けられている。保護膜１１３は、半導体集積回路１１１を保護するための膜である。
【０００６】
内部接続端子１０２は、電極パッド１１２上に設けられている。内部接続端子１０２の上面１０２Ａは、樹脂層１０３から露出されている。内部接続端子１０２の上面１０２Ａは、配線パターン１０４と接続されている。樹脂層１０３は、内部接続端子１０２が設けられた側の半導体基板１０１を覆うように設けられている。
【０００７】
配線パターン１０４は、樹脂層１０３上に設けられている。配線パターン１０４は、内部接続端子１０２と接続されている。配線パターン１０４は、内部接続端子１０２を介して、電極パッド１１２と電気的に接続されている。配線パターン１０４は、外部接続端子１０７が配設される外部接続端子配設領域１０４Ａを有する。ソルダーレジスト１０６は、外部接続端子配設領域１０４Ａを除いた部分の配線パターン１０４を覆うように、樹脂層１０３の上面１０３Ａに設けられている。
【０００８】
図２〜図１０は、従来の半導体装置の製造工程を示す図である。図２〜図１０において、従来の半導体装置１００と同一構成部分には同一符号を付す。
【０００９】
図２〜図１０を参照して、従来の半導体装置１００の製造方法について説明する。始めに、図２に示す工程では、薄板化される前の半導体基板１１０の表面側に、半導体集積回路１１１、複数の電極パッド１１２、及び保護膜１１３を備えた半導体チップ１０１を形成する。次いで、図３に示す工程では、複数の電極パッド１１２上に内部接続端子１０２を形成する。この段階では、複数の内部接続端子１０２には、高さのばらつきがある。
【００１０】
次いで、図４に示す工程では、複数の内部接続端子１０２及び保護膜１１３の上面１１３Ａを覆うように、半硬化状態とされた樹脂層１０３を形成する。次いで、図５に示す工程では、樹脂層１０３の上面１０３Ａを覆うように、金属層１１５を形成する。金属層１１５は、配線パターン１０４の母材となる層である。
【００１１】
次いで、図６に示す工程では、図５に示す構造体を加熱した状態で金属層１１５を押圧することで、金属層１１５と複数の内部接続端子１０２とを圧着させると共に、半硬化状態とされた樹脂層１０３を硬化させる。これにより、複数の内部接続端子１０２に高さばらつきが存在した場合でも、金属層１１５と複数の内部接続端子１０２とを電気的に接続することができる。
【００１２】
次いで、図７に示す工程では、図６に示す金属層１１５をパターニングして、配線パターン１０４を形成する。次いで、図８に示す工程では、外部接続端子配設領域１０４Ａを除いた部分の配線パターン１０４と、樹脂層１０３の上面１０３Ａとを覆うように、ソルダーレジスト１０６を形成する。ソルダーレジスト１０６は、配線パターン１０４を保護するためのものである。
【００１３】
次いで、図９に示す工程では、半導体基板１１０の裏面側から半導体基板１１０を研磨して、半導体基板１１０を薄板化する。次いで、図１０に示す工程では、外部接続端子配設領域１０４Ａに外部接続端子１０７を形成する。これにより、半導体装置１００が製造される（例えば、特許文献１参照。）。
【特許文献１】特開２００８−８４９５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図１１は、従来の半導体装置の平面図である。図１１において、従来の半導体装置１００と同一構成部分には同一符号を付す。また、図１１では、説明の便宜上、外部接続端子１０７の図示を省略する。
【００１５】
しかしながら、従来の半導体装置１００では、半導体装置１００の一方の主面側にのみ、配線パターン１０４の形成領域に対応しない部分の絶縁層１０３の上面１０３Ａ全体を覆うようにソルダーレジスト１０６を設けていたため、半導体装置１００に反りが発生してしまうという問題があった。
【００１６】
また、ソルダーレジスト１０６と半導体基板１１０との熱膨張係数の差により、半導体装置１００に反りが発生してしまうという問題があった。
【００１７】
そこで本発明は、上述した問題点に鑑みなされたものであり、ソルダーレジストに起因する反りを低減することのできる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の一観点によれば、半導体基板と、電極パッドを有すると共に、前記半導体基板に形成された半導体チップと、前記電極パッドに設けられ、平坦な上面を有する内部接続端子と、前記内部接続端子の前記平坦な上面を露出するように、前記電極パッドが形成された側の前記半導体チップの面に形成された絶縁層と、前記絶縁層の上面及び前記内部接続端子の上面に形成され、前記内部接続端子と電気的に接続された配線パターンと、前記配線パターンの上面に配設される外部接続端子と、前記配線パターンを保護するソルダーレジストと、を備えた半導体装置であって、前記外部接続端子の配設領域に対応しない部分の前記配線パターンの上面、及び前記配線パターンの側面を覆うように前記ソルダーレジストを配置すると共に、前記絶縁層の上面を平面視した際の前記ソルダーレジストの面積を、前記絶縁層の上面を平面視した際の前記配線パターンの面積と略等しくしたことを特徴とする半導体装置が提供される。
【００１９】
本発明によれば、外部接続端子の配設領域に対応しない部分の配線パターンの上面、及び配線パターンの側面を覆うようにソルダーレジストを配置すると共に、絶縁層の上面を平面視した際のソルダーレジストの面積を、絶縁層の上面を平面視した際の配線パターンの面積と略等しくすることにより、半導体装置の一方の面に形成されるソルダーレジストの形成領域の面積を必要最小限の広さにすることが可能となるので、ソルダーレジストに起因する半導体装置の反りを低減することができる。
【００２０】
本発明の他の観点によれば、半導体基板と、電極パッドを有すると共に、前記半導体基板に形成された半導体チップと、前記電極パッドに設けられ、平坦な上面を有する内部接続端子と、前記内部接続端子の前記平坦な上面を露出するように、前記電極パッドが形成された側の前記半導体チップの面に形成された絶縁層と、前記絶縁層の上面及び前記内部接続端子の上面に形成され、前記内部接続端子と電気的に接続された配線パターンと、前記配線パターンの上面に配設される外部接続端子と、を備えた半導体装置の製造方法であって、前記外部接続端子の配設領域に対応しない部分の前記配線パターンの上面、及び前記配線パターンの側面に前記ソルダーレジストを形成するソルダーレジスト形成工程を設け、前記ソルダーレジスト形成工程では、前記絶縁層の上面を平面視した際の前記ソルダーレジストの面積が、前記絶縁層の上面を平面視した際の前記配線パターンの面積と略等しくなるように、前記ソルダーレジストを形成することを特徴とする半導体装置の製造方法が提供される。
【００２１】
本発明によれば、外部接続端子の配設領域に対応しない部分の配線パターンの上面、及び配線パターンの側面にソルダーレジストを形成するソルダーレジスト形成工程を設け、ソルダーレジスト形成工程では、絶縁層の上面を平面視した際のソルダーレジストの面積が、絶縁層の上面を平面視した際の配線パターンの面積と略等しくなるようにソルダーレジストを形成することにより、半導体装置の一方の面に形成されるソルダーレジストの形成領域の面積を必要最小限の広さにすることが可能となるので、ソルダーレジストに起因する半導体装置の反りを低減することができる。
【発明の効果】
【００２２】
本発明によれば、ソルダーレジストに起因する反りを低減することができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面に基づいて本発明の実施の形態について説明する。
【００２４】
（実施の形態）
図１２は、本発明の実施の形態に係る半導体装置の断面図である。
【００２５】
図１２を参照するに、本実施の形態の半導体装置１０は、半導体チップ１１と、内部接続端子１２と、絶縁層１３と、配線パターン１４と、ソルダーレジスト１６と、外部接続端子１７とを有する。
【００２６】
半導体チップ１１は、半導体基板２１と、半導体集積回路２２と、複数の電極パッド２３と、保護膜２４とを有する。半導体基板２１は、半導体集積回路２２が形成される基板である。半導体基板２１は、薄板化された基板である。半導体基板２１の厚さＴ1は、例えば、１００μｍ〜３００μｍとすることができる。半導体基板２１としては、例えば、シリコン基板を用いることができる。
【００２７】
半導体集積回路２２は、半導体基板２１の表面側に設けられている。半導体集積回路２２は、半導体基板２１に形成された拡散層（図示せず）、半導体基板２１上に積層された絶縁層（図示せず）、及び積層された絶縁層に設けられたビア（図示せず）及び配線等（図示せず）から構成されている。
【００２８】
電極パッド２３は、半導体集積回路２２上に複数設けられている。電極パッド２３は、半導体集積回路２２に設けられた配線、ビア、及び拡散層と電気的に接続されている。言い換えれば、電極パッド２３は、半導体集積回路２２と電気的に接続されている。電極パッド２３の材料としては、例えば、Ａｌ等を用いることができる。
【００２９】
保護膜２４は、半導体集積回路２２上に設けられている。保護膜２４は、半導体集積回路２２を保護するための膜である。保護膜２４としては、例えば、ＳｉＮ膜、ＰＳＧ膜等を用いることができる。また、ＳｉＮ膜やＰＳＧ膜等の膜上にポリイミドからなる樹脂層を積層した積層体を保護膜２４として用いてもよい。
【００３０】
内部接続端子１２は、電極パッド２３上に設けられている。内部接続端子１２は、平坦な上面１２Ａを有する。内部接続端子１２の上面１２Ａと配線パターン１４とは、金属結合されている。内部接続端子１２は、半導体集積回路２２と配線パターン１４とを電気的に接続する端子である。内部接続端子１２の高さＨ１は、例えば、１０μｍ〜６０μｍとすることができる。内部接続端子１２としては、例えば、Ａｕバンプ、Ａｕめっき膜、無電解めっき法により形成されたＮｉ膜とこれを覆うＡｕ膜から構成される金属積層膜等を用いることができる。Ａｕバンプは、例えば、ワイヤボンディング装置を用いて形成することができる。また、Ａｕバンプは、例えば、めっき法により形成してもよい。
【００３１】
絶縁層１３は、内部接続端子１２の側面及び半導体チップ１１の上面を覆うように設けられている。内部接続端子１２の上面１２Ａは、絶縁層１３から露出されている。また、絶縁層１３の上面１３Ａは、内部接続端子１２の上面１２Ａと略面一とされている。
【００３２】
絶縁層１３としては、例えば、絶縁樹脂層、異方性導電性樹脂層、α線及び／又は可視光線や紫外線を遮蔽する材料を含んだ絶縁樹脂層、α線及び／又は可視光線や紫外線を遮蔽する材料を含んだ異方性導電性樹脂層等を用いることができる。絶縁樹脂層の材料としては、例えば、粘着性を有するシート状の絶縁樹脂（例えば、ＮＣＦ（Non Conductive Film））、ペースト状の絶縁樹脂（例えば、ＮＣＰ（Non Conductive Paste））、ビルドアップ樹脂（フィラー入りのエポキシ樹脂）、液晶ポリマー（liquid crystal polymer）等を用いることができる。
【００３３】
異方性導電性樹脂層は、絶縁層１３の上面１３Ａと略平行な面方向に対して絶縁性を有すると共に、上面１３Aと直交する方向に対して導電性を有する樹脂層である。異方性導電性樹脂層の材料としては、粘着性を有するシート状の異方性導電樹脂（例えば、ＡＣＦ（Anisotropic Conductive Film））やペースト状の異方性導電樹脂（例えば、ＡＣＰ（Anisotropic Conductive Paste））等を用いることができる。ＡＣＰ及びＡＣＦは、エポキシ系樹脂をベースとする絶縁樹脂にＮｉ／Ａｕに被膜された小径球状の樹脂が分散されたものである。
【００３４】
ここで、α線、可視光線、及び紫外線が半導体装置１０に及ぼす影響について説明する。α線は、半導体基板２１に作用して電子―正孔対を形成するため、半導体チップ１１がメモリー用半導体チップの場合、ソフトエラーを引き起こす。また、可視光線や紫外線は、光起電力を発生させて半導体装置１０を誤動作させる。
【００３５】
α線、可視光線、及び紫外線を遮蔽する材料としては、例えば、カーボンブラックや黒色系の有機顔料等を用いることができる。ここでのカーボンブラックとは、炭化水素、又は、炭素を含む化合物を空気の供給が不十分な状態で燃焼または熱分解させてできる結晶子の集合体のことである。カーボンブラックとしては、例えば、チャンネルブラック、ローラーブラック、オイルファーネスブラック、ガスファーネスブラック、アセチレンブラック、ファインサーマルブラック、メディアムサーマルブラック、ランプブラック、ボーンブラック、松煙、油煙、ベジタブルブラック等を用いることができる。絶縁樹脂層又は異方性導電性樹脂層に上記カーボンブラックを含有させる際には、例えば、カーボンブラックを粉末状、スラリー状又はペースト状等の状態にする。
【００３６】
ここでの有機顔料とは、有機色素から成る顔料の総称である。無機顔料に比べ、一般に着色力が大きく、色相が豊富である。有機顔料としては、例えば、黒色系の有機顔料を用いるとよい。
【００３７】
上記説明したようなα線、可視光線、及び紫外線を遮断するカーボンブラックや黒色系の有機顔料を絶縁樹脂層又は異方性導電性樹脂層に含有させることにより、半導体チップ１１にソフトエラーが発生することを防止できると共に、半導体装置１０が誤動作することを防止できる。
【００３８】
また、絶縁層１３のα線の検出量は、例えば、０．００１ｃｏｕｎｔ／ｃｍ2・ｈ以下にするとよい。このように、絶縁層１３のα線の検出量を０．００１ｃｏｕｎｔ／ｃｍ2・ｈ以下にすることで、ソフトエラーの発生率をさらに低減することができる。絶縁層１３の厚さＴ2は、例えば、１０μｍ〜６０μｍとすることができる。
【００３９】
配線パターン１４は、再配線であり、第１の金属層２６と、第２の金属層２７とを有する。配線パターン１４は、外部接続端子１７が配設される外部接続端子配設領域１４Ａを有する。
【００４０】
第１の金属層２６は、内部接続端子１２の上面１２Ａ及び絶縁層１３の上面１３Ａに設けられている。第１の金属層２６は、内部接続端子１２を構成する金属（例えば、Ａｕ）と金属結合している。
【００４１】
このように、配線パターン１４を構成する第１の金属層２６と内部接続端子１２とを金属結合させることにより、配線パターン１４と内部接続端子１２との接合強度が向上するため、配線パターン１４と内部接続端子１２との間の電気的な接続信頼性を向上させることができる。
【００４２】
第１の金属層２６は、内部接続端子１２を介して、電極パッド２３と電気的に接続されている。第１の金属層２６としては、例えば、Ｔｉ膜と、Ｃｕ膜とを順次積層したＴｉ／Ｃｕ積層膜、Ｃｒ膜と、Ｃｕ膜とを順次積層したＣｒ／Ｃｕ積層膜等を用いることができる。
【００４３】
このように、絶縁層１３に対する密着性が高く、電気抵抗の高いＴｉ膜又はＣｒ膜と、電気抵抗の低いＣｕ膜とを積層させたものを第１の金属層２６として用いることにより、内部接続端子１２と配線パターン１４との電気的接続信頼性を向上できると共に、第２の金属層２７を電解めっき法により形成する際、第１の金属層２６を給電層として用いることができる。
【００４４】
第１の金属層２６としてＴｉ／Ｃｕ積層膜を用いた場合、例えば、Ｔｉ層の厚さは０．０５μｍ〜２．０μｍ、Ｃｕ層の厚さは０．２μｍ〜１．５μｍとすることができる。また、第１の金属層２６としてＣｒ／Ｃｕ積層膜を用いた場合、例えば、Ｃｒ層の厚さは０．０１μｍ〜０．０５μｍ、Ｃｕ層の厚さは０．２μｍ〜１．５μｍとすることができる。
【００４５】
第２の金属層２７は、第１の金属層２６の上面２６Ａに設けられている。第２の金属層２７としては、例えば、Ｃｕ層を用いることができる。第２の金属層２７としてＣｕ層を用いた場合、第２の金属層２７の厚さは、例えば、１０μｍとすることができる。上記構成とされた配線パターン１４は、内部接続端子２３と外部接続端子１７とを電気的に接続している。
【００４６】
図１３は、図１２に示す半導体装置の平面図である。図１３では、半導体装置１０の部分的な平面図を図示する。また、図１３において、本実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【００４７】
図１２及び図１３を参照するに、ソルダーレジスト１６は、外部接続端子配設領域１４Ａに対応しない部分の配線パターン１４の上面（具体的には、第２の金属層２７の上面２７Ａ）、及び配線パターン１４の側面１４Ｂを覆うように設けられており、外部接続端子配設領域１４Ａを露出する開口部１６Ｂを有する。絶縁層１３の上面１３Ａを平面視（図１３に示す状態）したときに見える部分のソルダーレジスト１６の面積は、絶縁層１３の上面１３Ａを平面視したときに見える部分の配線パターン１４の面積と略等しくなるように構成されている。
【００４８】
このように、外部接続端子配設領域１４Ａに対応しない部分の配線パターン１４の上面（具体的には、第２の金属層２７の上面２７Ａ）、及び配線パターン１４の側面１４Ｂを覆うようにソルダーレジスト１６を配置すると共に、絶縁層１３の上面１３Ａを平面視（図１３に示す状態）したときに見える部分のソルダーレジスト１６の面積を、絶縁層１３の上面１３Ａを平面視したときに見える部分の配線パターン１４の面積と略等しくすることにより、半導体装置１０の一方の面に形成されるソルダーレジスト１６の形成領域の面積を必要最小限の広さにすることが可能となるので、ソルダーレジスト１６に起因する半導体装置１０の反りを低減することができる。
【００４９】
配線パターン１４の上面（具体的には、第２の金属層２７の上面２７Ａ）に設けられた部分のソルダーレジスト１６の厚さは、例えば、１０〜３０μｍとすることができる。この場合、配線パターン１４の側面１４Ｂに設けられた部分のソルダーレジスト１６の厚さは、例えば、２０〜５０μｍとすることができる。
【００５０】
また、配線パターン１４の形成領域に対応する部分の絶縁層１３の上面１３Ａの面積は、配線パターン１４の形成領域を除いた部分の絶縁層１３の上面１３Ａの面積よりも狭くするとよい。
【００５１】
このように、配線パターン１４の形成領域に対応する部分の絶縁層１３の上面１３Ａの面積を、配線パターン１４の形成領域を除いた部分の絶縁層１３の上面１３Ａの面積よりも狭くすることにより、絶縁層１３の上面１３Ａを平面視（図１３に示す状態）したときに見える部分のソルダーレジスト１６の面積をさらに狭くすることが可能となるので、ソルダーレジスト１６に起因する半導体装置１０の反りをさらに低減することができる。
【００５２】
外部接続端子１７は、配線パターン１４の外部接続端子配設領域１４Ａに設けられている。外部接続端子１７は、マザーボード等の実装基板（図示せず）に設けられたパッドと電気的に接続される端子である。外部接続端子１７としては、例えば、はんだバンプを用いることができる。外部接続端子１７としてはんだバンプを用いた場合、外部接続端子１７の材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金等を用いることができる。
【００５３】
本実施の形態の半導体装置によれば、外部接続端子配設領域１４Ａに対応しない部分の配線パターン１４の上面（具体的には、第２の金属層２７の上面２７Ａ）、及び配線パターン１４の側面１４Ｂを覆うようにソルダーレジスト１６を配置すると共に、絶縁層１３の上面１３Ａを平面視（図１３に示す状態）ときに見える部分のソルダーレジスト１６の面積を、絶縁層１３の上面１３Ａを平面視したときに見える部分の配線パターン１４の面積と略等しくすることにより、半導体装置１０の一方の面に形成されるソルダーレジスト１６の形成領域の面積を必要最小限の広さにすることが可能となるので、ソルダーレジスト１６に起因する半導体装置１０の反りを低減することができる。
【００５４】
また、配線パターン１４の形成領域に対応する部分の絶縁層１３の上面１３Ａの面積を、配線パターン１４の形成領域を除いた部分の絶縁層１３の上面１３Ａの面積よりも狭くすることにより、絶縁層１３の上面１３Ａを平面視（図１３に示す状態）したときに見える部分のソルダーレジスト１６の面積をさらに狭くすることが可能となるので、ソルダーレジスト１６に起因する半導体装置１０の反りをさらに低減することができる。
【００５５】
図１４〜図２８は、本発明の実施の形態に係る半導体装置の製造工程を示す図である。図１４〜図２８において、本実施の形態の半導体装置１０と同一構成部分には同一符号を付す。また、図１４〜図２８において、Ａは半導体チップ１１が形成される領域（以下、「チップ形成領域Ａ」という）、Ｂは複数の半導体装置１０を個片化する際に切断する領域（以下、「切断領域Ｂ」という）をそれぞれ示している。
【００５６】
図１４〜図２８を参照して、本実施の形態の半導体装置１０の製造方法について説明する。始めに、図１４に示す工程では、複数のチップ形成領域Ａと、複数のチップ形成領域Ａを囲むように配置された切断領域Ｂとを有する基材３１を準備する。基材３１は、薄板化された後、切断領域Ｂにおいて切断されることにより、図１２に示す半導体基板２１となる基板である。基材３１としては、例えば、シリコンウエハを用いることができる。基材３１の厚さＴ３は、例えば、５００μｍ〜７７５μｍとすることができる。
【００５７】
次いで、図１５に示す工程では、基材３１の表面３１Ａ側に、周知の手法により、半導体集積回路２２、電極パッド２３、及び保護膜２４を順次形成する。これにより、チップ形成領域Ａに対応する部分の基材３１に、半導体チップ１１に相当する構造体が形成される（チップ形成工程）。電極パッド２３の材料としては、例えば、Ａｌ等を用いることができる。保護膜２４としては、例えば、ＳｉＮ膜やＰＳＧ膜等を用いることができる。また、ＳｉＮ膜やＰＳＧ膜等の膜上にポリイミドからなる樹脂層を積層することで、保護膜２４を形成してもよい。
【００５８】
次いで、図１６に示す工程では、複数の電極パッド２３上にそれぞれ内部接続端子１２を形成する。内部接続端子１２としては、例えば、Ａｕバンプ、Ａｕめっき膜、無電解めっき法により形成されたＮｉ膜とこれを覆うＡｕ膜から構成される金属膜等を用いることができる。Ａｕバンプは、例えば、ワイヤボンディング装置を用いて形成することができる。また、例えば、めっき法によりＡｕバンプを形成してもよい。なお、図１６に示す工程で形成された複数の内部接続端子１２には、高さばらつきが存在する。
【００５９】
次いで、図１７に示す工程では、図１６に示す構造体の上面側及び複数の内部接続端子１２を覆うように、絶縁層１３を形成する。絶縁層１３としては、例えば、ビルドアップ樹脂（フィラー入りのエポキシ樹脂）、液晶ポリマー（liquid crystal polymer）絶縁樹脂層（例えば、ＮＣＦ（Non Conductive Film）やＮＣＰ（Non Conductive Paste）等）、異方性導電性樹脂層（例えば、ＡＣＦ（Anisotropic Conductive Film）、ＡＣＰ（Anisotropic Conductive Paste））、α線及び／又は可視光線や紫外線を遮蔽する材料を含んだ絶縁樹脂層、α線及び／又は可視光線や紫外線を遮蔽する材料を含んだ異方性導電性樹脂層等を用いることができる。α線、可視光線、及び紫外線を遮蔽する材料としては、例えば、カーボンブラックや黒色系の有機顔料等を用いることができる。ここでのカーボンブラックとは、炭化水素、又は、炭素を含む化合物を空気の供給が不十分な状態で燃焼または熱分解させてできる結晶子の集合体のことである。カーボンブラックとしては、例えば、チャンネルブラック、ローラーブラック、オイルファーネスブラック、ガスファーネスブラック、アセチレンブラック、ファインサーマルブラック、メディアムサーマルブラック、ランプブラック、ボーンブラック、松煙、油煙、ベジタブルブラック等を用いることができる。絶縁樹脂層又は異方性導電性樹脂層に上記カーボンブラックを含有させる際には、例えば、カーボンブラックを粉末状、スラリー状又はペースト状にする。
【００６０】
ここでの有機顔料とは、有機色素から成る顔料の総称である。無機顔料に比べ、一般に着色力が大きく、色相が豊富である。有機顔料としては、例えば、黒色系の有機顔料を用いるとよい。
【００６１】
上記説明したようなα線、可視光線、及び紫外線を遮断するカーボンブラックや黒色系の有機顔料を絶縁樹脂層又は異方性導電性樹脂層に含有させることにより、半導体チップ１１にソフトエラーが発生することを防止できると共に、半導体装置１０が誤動作することを防止できる。
【００６２】
図１７に示す工程において、粘着性を有するシート状の絶縁樹脂層又はシート状の異方性導電樹脂層を用いる場合、図１６に示す構造体の上面側にシート状の絶縁樹脂又は異方性導電樹脂を貼り付けることで絶縁層１３を形成する。また、絶縁層１３としてペースト状の絶縁樹脂又は異方性導電樹脂を用いた場合は、図１６に示す構造体の上面側に印刷法によりペースト状の絶縁樹脂又はペースト状の異方性導電樹脂を形成し、その後、プリベークして絶縁樹脂又は異方性導電樹脂を半硬化させる。この半硬化した絶縁樹脂又は異方性導電樹脂は、接着性を有する。絶縁層１３の厚さＴ４は、例えば、２０μｍ〜１００μｍとすることができる。
【００６３】
次いで、図１８に示す工程では、図１７に示す構造体を加熱した状態で、絶縁層１３の上面１３Ａを略均一な圧力により押圧して、内部接続端子１２の上端部に平坦な上面１２Ａを形成する。これにより、内部接続端子１２の上面１２Ａと絶縁層１３の上面１３Ａとが略面一となると共に、絶縁層１３が硬化する。図１８に示す工程では、絶縁層１３を押圧する際、例えば、絶縁層１３の上面１３Ａと接触する面３２Ａが平坦な面とされた平板３２を用いる。硬化後の絶縁層１３の厚さＴ2は、例えば、１０μｍ〜６０μｍとすることができる。ただし、この段階では、内部接続端子１２の上面１２Ａには、絶縁層１３を構成する材料が付着しているため、内部接続端子１２の上面１２Ａは、絶縁層１３から完全には露出していない。
【００６４】
次いで、図１９に示す工程では、アッシング処理により、絶縁層１３から内部接続端子１２の上面１２Ａを完全に露出させると共に、絶縁層１３の上面１３Ａを粗面化する。アッシング処理としては、例えば、Ｏ２プラズマアッシングを用いることができる。Ｏ２プラズマアッシングとは、真空雰囲気中において、対象物を酸素ガスがプラズマ励起された酸素ラジカル及び酸素イオンにより酸化させ、ＣＯやＣＯ２等の気体状反応生成物として除去するアッシングである。
【００６５】
Ｏ２プラズマアッシングを用いる場合、酸素ガスに必要に応じて種々の不活性ガスを添加してもよい。酸素ガスに添加する不活性ガスとしては、例えば、水素系ガス、窒素系ガス、ＣＦ４、Ｃ２Ｆ６等のＣＦ系ガス等を用いることができる。なお、図１９に示す工程では、Ｏ２プラズマアッシングに代えてオゾンアッシングを用いてもよい。この場合、絶縁層１３の材料によっては十分なエッチング特性が得られない（具体的には、例えば、絶縁層１３をエッチングする際のエッチングレートが低くなる）ときがあるので、エッチング時間に注意を払う必要がある。
【００６６】
アッシング処理後の絶縁層１３の上面１３Ａには、粗面化されることにより、微小な凹凸が形成される。このように、絶縁層１３の上面１３Ａを粗面化することにより、後述する図２０の工程において形成される第１の金属層２６が、絶縁層１３の上面１３Ａに形成された微細な凹部に入り込む（アンカー効果が発生する）ため、絶縁層１３の上面１３Ａと第１の金属層２６との密着性を高めることができる。
【００６７】
また、絶縁層１３の上面１３Ａに形成された微細な凹凸形状は、第１の金属層２６の上面２６Ａにも転写されるため、第１の金属層２６と第２の金属層２７との間の密着性を向上させることができる。
【００６８】
なお、絶縁層１３の上面１３Ａを粗面化する際、絶縁層１３の上面１３Ａに片面が粗面化された銅箔を配設し、銅箔を押圧し、その後、銅箔を除去することにより、絶縁層１３の上面１３Ａに銅箔の粗面を転写する方法を用いることもできる。しかしながら、この方法では、製造工程が煩雑化すると共に、銅箔の材料費が増加するため、半導体装置１０の製造コストが増加してしまうという問題が発生する。これと比較して、アッシング処理により絶縁層１３の上面１３Ａを粗面化する方法では、上記問題（具体的には、製造コストの増加の問題）が発生することはない。
【００６９】
次いで、図２０に示す工程では、絶縁層１３の上面１３Ａ及び内部接続端子１２の上面１２Ａに第１の金属層２６を形成する。第１の金属層２６は、例えば、スパッタ法、真空蒸着法、イオンプレーティング法、ＣＶＤ法等の方法により形成することができる。第１の金属層２６は、スパッタ法により形成することが好ましい。
【００７０】
このように、スパッタ法を用いて第１の金属層２６を形成することにより、第１の金属層２６の膜質を緻密にすることが可能になると共に、内部接続端子１２と第１の金属層２６とを金属結合させて、内部接続端子１２と第１の金属層２６との密着性を向上させることができる。なお、スパッタ法の代わりに真空蒸着法或いはイオンプレーティング法を用いて第１の金属層２６を形成した場合でも内部接続端子１２と第１の金属層２６とを金属結合させることが可能である。
【００７１】
第１の金属層２６としては、例えば、Ｔｉ膜と、Ｃｕ膜とが順次積層されたＴｉ／Ｃｕ積層膜、Ｃｒ膜と、Ｃｕ膜とが順次積層されたＣｒ／Ｃｕ積層膜等を用いることができる。
【００７２】
このように、絶縁層１３に対する密着性が高く、電気抵抗の高いＴｉ膜又はＣｒ膜と、電気抵抗の低いＣｕ膜とを積層させたものを第１の金属層２６として用いることにより、内部接続端子１２と配線パターン１４との電気的接続信頼性を向上できると共に、第２の金属層２７を電解めっき法により形成する際、第１の金属層２６を給電層として用いることができる。
【００７３】
第１の金属層２６としてＴｉ／Ｃｕ積層膜を用いる場合、Ｔｉ膜の厚さは、例えば、０．０５μｍ〜２μｍ、Ｃｕ膜の厚さは、例えば、０．２μｍ〜１．５μｍとすることができる。第１の金属層２６としてＣｒ／Ｃｕ積層膜を用いる場合、Ｃｒ膜の厚さは、例えば、０．０１μｍ〜０．０５μｍ、Ｃｕ膜の厚さは、例えば、０．２μｍ〜１．５μｍとすることができる。
【００７４】
次いで、図２１に示す工程では、第１の金属層２６の上面２６Ａを覆うように、第２の金属層２７を形成する。第２の金属層２７は、例えば、第１の金属層２６を給電層とする電解めっき法により形成することができる。第２の金属層２７としては、例えば、Ｃｕ層を用いることができる。第２の金属層２７としてＣｕ層を用いた場合、第２の金属層２７の厚さＴ５は、例えば、１０μｍとすることができる。
【００７５】
次いで、図２２に示す工程では、配線パターン１４の形成領域に対応する部分の第２の金属層２７の上面２７Ａを覆うレジスト膜３４を形成する。
【００７６】
次いで、図２３に示す工程では、レジスト膜３４をマスクとするエッチングにより、レジスト膜３４に覆われていない部分の第１及び第２の金属層２６，２７を除去することで、配線パターン１４を形成する。言い換えれば、サブトラクティブ法により、配線パターン１４を形成する。
【００７７】
次いで、図２４に示す工程では、図２３に示すレジスト膜３４を除去した後、配線パターン１４の表面を粗化する（粗化工程）。配線パターン１４の粗化処理は、例えば、黒化処理、粗化エッチング処理等の方法により行うことができる。
【００７８】
このように、ソルダーレジスト１６を形成する前に、配線パターン１４の表面を粗化することにより、配線パターン１４とソルダーレジスト１６との間の密着性を向上させることができる。
【００７９】
次いで、図２５に示す工程では、外部接続端子配設領域１４Ａに対応しない部分の配線パターン１４の上面（具体的には、第２の金属層２７の上面２７Ａ）、及び配線パターン１４の側面１４Ｂを覆うと共に、絶縁層１３の上面１３Ａを平面視（図１３に示す状態）したときに見えるソルダーレジスト１６の面積が、絶縁層１３の上面１３Ａを平面視したときに見える配線パターン１４の面積と略等しくなるように、ソルダーレジスト１６を形成する（ソルダーレジスト形成工程）。ソルダーレジスト１６は、例えば、フォトリソグラフィ法により形成することができる。
【００８０】
このように、外部接続端子配設領域１４Ａに対応しない部分の配線パターン１４の上面（具体的には、第２の金属層２７の上面２７Ａ）、及び配線パターン１４の側面１４Ｂを覆うようにソルダーレジスト１６を覆うと共に、絶縁層１３の上面１３Ａを平面視（図１３に示す状態）したときに見えるソルダーレジスト１６の面積が、絶縁層１３の上面１３Ａを平面視したときに見える配線パターン１４の面積と略等しくなるように、ソルダーレジスト１６を形成することにより、半導体装置１０の一方の面に形成されるソルダーレジスト１６の形成領域の面積を必要最小限の広さにすることが可能となるので、ソルダーレジスト１６に起因する半導体装置１０の反りを低減することができる。
【００８１】
配線パターン１４の上面（具体的には、第２の金属層２７の上面２７Ａ）に設けられた部分のソルダーレジスト１６の厚さは、例えば、１０〜３０μｍとすることができる。この場合、配線パターン１４の側面１４Ｂに設けられた部分のソルダーレジスト１６の厚さは、例えば、２０〜５０μｍとすることができる。
【００８２】
次いで、図２６に示す工程では、基材３１の裏面３１Ｂ側から基材３１を研磨又は研削して、基材３１を薄板化する。基材３１の薄板化には、例えば、バックサイドグラインダーを用いることができる。薄板化後の基材３１の厚さＴ１は、例えば、１００μｍ〜３００μｍとすることができる。なお、図２６に示す工程は省略される場合もある。
【００８３】
次いで、図２７に示す工程では、配線パターン１４の外部接続端子配設領域１４Ａに外部接続端子１７を形成する（外部接続端子形成工程）。これにより、複数のチップ形成領域Ａに半導体装置１０に相当する構造体が形成される。外部接続端子１７としては、例えば、はんだバンプを用いることができる。外部接続端子１７としてはんだバンプを用いた場合、外部接続端子１７の材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金等を用いることができる。なお、図２６に示す工程と図２７に示す工程との順番を入れ替えてもよい。
【００８４】
次いで、図２８に示す工程では、図２７に示す構造体の切断領域Ｂを切断することで、複数の半導体チップ１１が個片化される（チップ個片化工程）。これにより、複数の半導体装置１０が製造される。切断領域Ｂの切断には、例えば、ダイシングを用いることができる。
【００８５】
本実施の形態の半導体装置の製造方法によれば、外部接続端子配設領域１４Ａに対応しない部分の配線パターン１４の上面（具体的には、第２の金属層２７の上面２７Ａ）、及び配線パターン１４の側面１４Ｂを覆うようにソルダーレジスト１６を覆うと共に、絶縁層１３の上面１３Ａを平面視（図１３に示す状態）したときに見えるソルダーレジスト１６の面積が、絶縁層１３の上面１３Ａを平面視したときに見える配線パターン１４の面積と略等しくなるように、ソルダーレジスト１６を形成することにより、半導体装置１０の一方の面に形成されるソルダーレジスト１６の形成領域の面積を必要最小限の広さにすることが可能となるので、ソルダーレジスト１６に起因する半導体装置１０の反りを低減することができる。
【００８６】
図２９〜図３２は、本発明の実施の形態の変形例に係る半導体装置の製造工程を示す図である。図２９〜図３２において、本実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【００８７】
図２９〜図３２を参照して、本実施の形態の変形例の半導体装置の製造方法について説明する。始めに、第１の実施の形態で説明した図１４〜図２０に示す工程と同様な処理を行うことにより、図２０に示す構造体を形成する。
【００８８】
次いで、図２９に示す工程では、第１の金属層２６の上面２６Ａに、開口部４２Ａを有したレジスト膜４２を形成する。開口部４２Ａは、第２の金属層２７の形成領域に対応する部分の第１の金属層２６の上面２６Ａを露出するように形成する。レジスト膜４２は、めっき用のレジスト膜である。
【００８９】
次いで、図３０に示す工程では、第１の金属層２６を給電層とする電解めっき法により、開口部４２Ａに露出された部分の第１の金属層２６の上面２６Ａに、第２の金属層２７を形成する。第２の金属層２７としては、例えば、Ｃｕ層を用いることができる。第２の金属層２７としてＣｕ層を用いた場合、第２の金属層２７の厚さＴ５は、例えば、１０μｍとすることができる。
【００９０】
次いで、図３１に示す工程では、図３０に示すレジスト膜４２を除去する。次いで、図３２に示す工程では、第２の金属層２７に覆われていない部分の第１の金属層２６（言い換えれば、配線パターン１４の形成領域に対応しない部分の第１の金属層２６）を除去する。具体的には、第２の金属層２７に覆われていない部分の第１の金属層２６をエッチング（例えば、ウエットエッチング）により除去する。これにより、第１の金属層２６と、第２の金属層２７とを備えた配線パターン１４が形成される。言い換えれば、配線パターン１４をセミアディティブ法により形成する。
【００９１】
このように、セミアディティブ法を用いて配線パターン１４を形成することにより、内部接続端子１２に対する配線パターン１４の位置精度を向上させることができると共に、配線パターン１４の微細化に対応することができる。
【００９２】
その後、第１の実施の形態で説明した図２５〜図２８に示す工程と同様な処理を行うことにより、本実施の形態の半導体装置１０が製造される。
【００９３】
本実施の形態の変形例に係る半導体装置の製造方法によれば、セミアディティブ法を用いて配線パターン１４を形成することにより、内部接続端子１２に対する配線パターン１４の位置精度を向上させることができると共に、配線パターン１４の微細化に対応することができる。
【００９４】
また、本実施の形態の変形例に係る半導体装置１０の製造方法は、図１４〜図２８において説明した本実施の形態の半導体装置１０の製造方法と同様な効果を得ることができる。
【００９５】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００９６】
【図１】従来の半導体装置の断面図である。
【図２】従来の半導体装置の製造工程を示す図（その１）である。
【図３】従来の半導体装置の製造工程を示す図（その２）である。
【図４】従来の半導体装置の製造工程を示す図（その３）である。
【図５】従来の半導体装置の製造工程を示す図（その４）である。
【図６】従来の半導体装置の製造工程を示す図（その５）である。
【図７】従来の半導体装置の製造工程を示す図（その６）である。
【図８】従来の半導体装置の製造工程を示す図（その７）である。
【図９】従来の半導体装置の製造工程を示す図（その８）である。
【図１０】従来の半導体装置の製造工程を示す図（その９）である。
【図１１】従来の半導体装置の平面図である。
【図１２】本発明の実施の形態に係る半導体装置の断面図である。
【図１３】図１２に示す半導体装置の平面図である。
【図１４】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１）である。
【図１５】本発明の実施の形態に係る半導体装置の製造工程を示す図（その２）である。
【図１６】本発明の実施の形態に係る半導体装置の製造工程を示す図（その３）である。
【図１７】本発明の実施の形態に係る半導体装置の製造工程を示す図（その４）である。
【図１８】本発明の実施の形態に係る半導体装置の製造工程を示す図（その５）である。
【図１９】本発明の実施の形態に係る半導体装置の製造工程を示す図（その６）である。
【図２０】本発明の実施の形態に係る半導体装置の製造工程を示す図（その７）である。
【図２１】本発明の実施の形態に係る半導体装置の製造工程を示す図（その８）である。
【図２２】本発明の実施の形態に係る半導体装置の製造工程を示す図（その９）である。
【図２３】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１０）である。
【図２４】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１１）である。
【図２５】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１２）である。
【図２６】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１３）である。
【図２７】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１４）である。
【図２８】本発明の実施の形態に係る半導体装置の製造工程を示す図（その１５）である。
【図２９】本発明の実施の形態の変形例に係る半導体装置の製造工程を示す図（その１）である。
【図３０】本発明の実施の形態の変形例に係る半導体装置の製造工程を示す図（その２）である。
【図３１】本発明の実施の形態の変形例に係る半導体装置の製造工程を示す図（その３）である。
【図３２】本発明の実施の形態の変形例に係る半導体装置の製造工程を示す図（その４）である。
【符号の説明】
【００９７】
１０  半導体装置
１１  半導体チップ
１２  内部接続端子
１２Ａ，１３Ａ，２６Ａ，２７Ａ  上面
１３  絶縁層
１４  配線パターン
１４Ａ  外部接続端子配設領域
１４Ｂ  側面
１６  ソルダーレジスト
１６Ａ，４２Ａ  開口部
１７  外部接続端子
２１  半導体基板
２２  半導体集積回路
２３  電極パッド
２４  保護膜
２６  第１の金属層
２７  第２の金属層
３１  基材
３１Ａ  表面
３１Ｂ  裏面
３２  平板
３２Ａ  面
３４，４２  レジスト膜
Ａ  チップ形成領域
Ｂ  切断領域
Ｔ1〜Ｔ５  厚さ
Ｈ１  高さ
【図１】
2010010249.tif 000003
【図２】
2010010249.tif 000004
【図３】
2010010249.tif 000005
【図４】
2010010249.tif 000006
【図５】
2010010249.tif 000007
【図６】
2010010249.tif 000008
【図７】
2010010249.tif 000009
【図８】
2010010249.tif 000010
【図９】
2010010249.tif 000011
【図１０】
2010010249.tif 000012
【図１１】
2010010249.tif 000013
【図１２】
2010010249.tif 000014
【図１３】
2010010249.tif 000015
【図１４】
2010010249.tif 000016
【図１５】
2010010249.tif 000017
【図１６】
2010010249.tif 000018
【図１７】
2010010249.tif 000019
【図１８】
2010010249.tif 000020
【図１９】
2010010249.tif 000021
【図２０】
2010010249.tif 000022
【図２１】
2010010249.tif 000023
【図２２】
2010010249.tif 000024
【図２３】
2010010249.tif 000025
【図２４】
2010010249.tif 000026
【図２５】
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【図２６】
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【図２７】
2010010249.tif 000029
【図２８】
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【図２９】
2010010249.tif 000031
【図３０】
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【図３１】
2010010249.tif 000033
【図３２】
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