(57)【要約】【課題】絶縁膜の膜厚を厚くすることなく半導体層の変形、凹凸の発生を効果的に防止した半導体素子及びその製造方法を提供すること。【解決手段】基板上に形成され、所定の間隔を隔てて第１の不純物領域及び第２の不純物領域を有する島状半導体層、前記島状半導体層上に形成されたゲート絶縁膜、及び、前記第１の不純物領域及び第２の不純物領域の間の領域に対応する前記ゲート絶縁膜上の領域に形成されたゲート電極を具備し、前記島状半導体層は、前記島状半導体層を構成する半導体膜の外周部に低濃度不純物領域を有することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成され、所定の間隔を隔てて第１の不純物領域及び第２の不純物領域を有する島状半導体層、
前記島状半導体層上に形成されたゲート絶縁膜、及び
前記第１の不純物領域及び第２の不純物領域の間の領域に対応する前記ゲート絶縁膜上の領域に形成されたゲート電極
を具備し、
前記島状半導体層は、前記島状半導体層を構成する半導体膜の外周部に低濃度不純物領域を有することを特徴とする半導体素子。
【請求項２】
前記島状半導体層を構成する半導体膜外周部の不純物注入量は、１０１０ｃｍ−２以上であり１０１４ｃｍ−２以下であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記低濃度不純物領域の前記島状半導体層の周縁部からの幅は、１μｍより大きいことを特徴とする請求項１又は２に記載の半導体素子。
【請求項４】
前記低濃度不純物領域は、前記ゲート絶縁膜上にゲート電極が形成された前記島状半導体層の部分の近傍を除く、前記島状半導体層の外周部であることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記島状半導体層の外周部に形成された前記低濃度不純物領域の前記ゲート電極に最も近い境界線は、前記島状半導体層の外周から内側に向かう方向で、ゲート電極から遠ざかる方向にテーパーが付いていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ゲート絶縁膜上に形成されたゲート電極直下の領域および前期島状半導体層の外周部を除いた前記第１の不純物領域及び第２の不純物領域の不純物注入量は、１０１４ｃｍ−２以上であることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
基板上に島状半導体層を形成する工程、
前記島状半導体層上にゲート絶縁膜を形成する工程、
前記ゲート絶縁膜上にゲート電極を形成する工程、
前記島状半導体層の外周部を覆うレジストパターンを形成する工程、
前記レジストパターン及びゲート電極をマスクとして用いて、前記島状半導体層に不純物を注入し、前記島状半導体層の外周部に低濃度不純物領域が形成されるように、所定の間隔を隔てて第１の不純物領域及び第２の不純物領域を形成する工程、
前記レジストパターンを除去する工程、及び
前記島状半導体層に光を照射し、前記第１の不純物領域及び第２の不純物領域中の不純物を活性化する工程
を具備することを特徴とする半導体素子の製造方法。
【請求項８】
前記島状半導体層を構成する半導体膜外周部の不純物注入量は、１０１０ｃｍ−２以上、１０１４ｃｍ−２以下であることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記低濃度不純物領域の前記島状半導体層の周縁部からの幅は、１μｍより大きいことを特徴とする請求項７又は８に記載の半導体素子の製造方法。
【請求項１０】
前期低濃度不純物領域は、前記ゲート絶縁膜上にゲート電極が形成された前記島状半導体層の部分の近傍を除く、前記島状半導体層の外周部であることを特徴とする請求項７〜９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記島状半導体層の外周部に形成された前記低濃度不純物領域の前記ゲート電極に最も近い境界線は、前記島状半導体層の外周から内側に向かう方向で、ゲート電極から遠ざかる方向にテーパーが付いていることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記ゲート絶縁膜上に形成されたゲート電極直下の領域および前期島半導体層の外周部を除いた前記第１の不純物領域及び第２の不純物領域の不純物注入量は、１０１４ｃｍ−２以上であることを特徴とする請求項７〜１１のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、液晶表示装置のような表示装置に用いる薄膜半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トランジスタの製造においては、ドナー，アクセプタ等の不純物原子をシリコン中に添加し、ｐ型、ｎ型領域を形成する不純物ドーピングと呼ばれる工程がある。これについては、半導体プロセス関連の書籍、例えば、非特許文献１に記載されている。この不純物ドーピングは、熱拡散やイオン注入により行なわれる。
【０００３】
特に、イオン注入は、濃度分布及びドープ量が、加速電圧及びイオンビーム電流の電気的測定により容易にモニターし、制御することができるため、多用されている。また、イオン注入は、低注入量の浅いドーピングにも適するので、ソース・ドレイン領域の形成以外にも、チャネル領域のドーピングによるスレッシュフォールド電圧（Ｖｔｈ）の制御等にも用いられる。
【０００４】
しかし、一方、イオン注入は、原理上、打ち込まれたイオンがシリコン原子と衝突し、エネルギーをシリコン原子と交換するため、衝突時に格子原子を変位させ、シリコンに格子欠陥を引き起こす。注入イオン量が少ない場合は、点欠陥のみであるが、注入イオン量が１０１５ｃｍ−２程度に増大すると、格子欠陥群は互いに重なり合い、非晶質領域（アモルファス領域）が形成される。イオン注入により形成される非晶質領域は、結晶よりも低い温度で溶融することが報告されており、シリコンの場合、非晶質領域は、２００℃〜２５０℃程度の低い温度で溶融する。これについては、例えば、非特許文献２に記載がある。
【０００５】
イオン注入されたシリコンは、この欠陥の存在と、注入されたイオンの殆どが結晶格子中で置換位置になく、キャリアになっていないことにより、非常に高い電気抵抗を示す。
【０００６】
そこで、結晶欠陥とキャリアの回復のため、イオン注入後に、アニール処理が行われる。このアニール処理は、通常、活性化処理と呼ばれる。活性化の過程は、非晶質領域が形成されるかどうかで、大きく異なる。非晶質領域が形成されない低注入量（１０１４ｃｍ−２以下）の場合には、欠陥は４００℃以下のアニールでほぼ消失する。一方、非晶質領域が形成される高注入量（１０１４ｃｍ−２以上）の場合、再結晶化が必要となるため、より高い温度でのアニールが必要となる。
【０００７】
活性化処理が不十分な場合、抵抗が下がらないこと以外に、欠陥が接合部等に残留し、逆方向リーク電流や雑音の増加を引き起こすという問題がある。
【０００８】
トランジスタには、ＬＳＩ等の結晶質シリコン基板に作製されるものと、石英基板やガラス基板上にシリコン薄膜を堆積し、このシリコン薄膜に作製されるものがあり、後者は薄膜トランジスタ（ＴＦＴ）と呼ばれている。
【０００９】
液晶ディスプレイ等の大型基板に用いられる薄膜トランジスタは、通常、安価なガラス基板上に作製される。しかし、ガラス基板は、シリコン基板や石英基板と比較して、耐熱性が低く、結晶質シリコンにトランジスタを作製する際の活性化処理に用いる８００〜１０００℃程度のアニール処理を行うことができないため、通常の炉内処理等によるアニール処理温度は、６００℃程度以下に制約されている。
【００１０】
しかし、現在、ＴＦＴにおいても、ＬＳＩと同様に、微細化、高速動作の要求が高まってきており、より高温での活性化処理により高い活性化率を得ることが望まれている。そこで、ガラス基板の損傷を伴うことなく、より高い活性化率を達成する手法が求められている。
【００１１】
その手法として、非定常加熱による瞬間アニール技術が注目されている。これについては、半導体プロセス関連の書籍、例えば、非特許文献３に記載されている。
【００１２】
この非定常加熱による瞬間アニール技術は、高出力のレーザ光、電子ビーム、フラッシュ光等を半導体薄膜表面に照射し、瞬間的に表面層をアニールする技術であり、イオン注入で損傷を受けた半導体膜の結晶性を回復し、更に、注入された不純物を電気的に活性化する方法として開発された。
【００１３】
特に、レーザ光は、大気中での処理が可能であり、エネルギー制御による加熱量の制御や波長選択による加熱層の厚さ制御が容易であるため、研究開発が盛んに行われている。レーザ光は、照射時間により大別すると、連続波発振（ＣＷ）方式とＱスイッチ等によるパルス方式とがある。
【００１４】
瞬間アニール技術の特徴としては、短時間の加熱であること（ＣＷ方式：〜ｍｓ、パルス方式：ｎｓ〜μｓ）、熱処理領域を制御する局部的加熱であること、表面層のみの加熱であること、半導体膜融点近くの高温加熱が可能であること、〜１０９℃／ｓの急速冷却が可能であること、〜ｍ／ｓで液体から固体に変化する速い結晶成長速度が可能であること、等が挙げられる。
【００１５】
このような特徴により、例えば表面層のみの加熱が可能であるため、ガラス基板のような耐熱性の低い基板を用いることができるとともに、短時間の加熱であるため、熱拡散が起こらず、イオン注入で制御した不純物濃度分布を維持したまま活性化が可能となる。
【００１６】
ＬＯＣＯＳ（Local Oxidation of Silicon）により素子分離を行うＬＳＩ製造プロセスと異なり、ＴＦＴ製造プロセスでは、ガラス基板上に半導体からなる島状半導体層を形成することにより素子分離を行う。島状半導体層の形成方法としては、例えば、半導体層にフォトレジストを塗布した後、露光・現像処理によりフォトレジストの微細パターンを形成する。このレジストパターンをマスクとして、異方性エッチングを行い、島状半導体層を形成する。
【００１７】
このような島状半導体層に対し瞬間アニール技術を適用する場合、加熱に用いる光の波長に対してガラス基板はほぼ透明であるため、島状半導体層のみの温度が上昇し、基板自体の温度は上がらない。そのため、島状半導体層と基板との間に極めて大きな温度差が生じる。
【非特許文献１】マイクロプロセスハンドブック（難波進編著）工業調査会
【非特許文献２】Ｌａｓｅｒ  Ａｎｎｅａｌｉｎｇ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ（Ｅｄｉｔｅｄ  ｂｙ  Ｊ．Ｍ．ＰＯＡＴＥ）  ＡＣＡＤＥＭＩＣ  ＰＲＥＳＳ
【非特許文献３】ＬＳＩプロセス工学（右高正俊編著）オーム社
【発明の開示】
【発明が解決しようとする課題】
【００１８】
加熱に用いる光は、面内に所定の強度分布を有しているため、照射条件によっては、島状半導体層の一部の領域で過加熱状態となり、その部分の半導体が溶融状態になる場合もある。その際に、島状半導体層上にゲート絶縁膜等の熱物性が異なる薄膜が存在すると、この温度差により発生する熱応力により、表面に図４に示すような凹凸が発生する等の膜の変形が起こり、配線形成時に十分な導電パスが形成されないことがわかった。また、このような凹凸は、冷却し易い島状半導体層の角部を起点として発生することもわかった。
【００１９】
図５（ａ）は、非定常加熱におけるポリシリコンからなる島状半導体層の表面の温度分布を示す斜視図であり、図５（ｂ）は、図５（ａ）のラインＡに沿った、ゲート中心（図５（ａ）に示す島状半導体層の左端）からの距離と島状半導体層の表面温度との関係を示特性図である。
【００２０】
図５（ｂ）において、曲線Ｂはパルス幅３０ｎｓのパルスレーザにより非定常加熱を行なった場合、曲線Ｃは、パルス幅２００ｎｓのパルスレーザにより非定常加熱を行なった場合をそれぞれ示す。
【００２１】
図５（ｂ）に示ように、島状半導体層の表面温度は、端部（図５（ａ）に湿す島状半導体層の右端）において温度勾配が大きくなっていることがわかる。
【００２２】
これに対し、絶縁膜の膜厚を厚くすることで、半導体層の変形、凹凸の発生を防ぐことが可能であるが、応力によるクラックの発生，膜厚分布の絶対値が大きくなることにより、多重反射に起因する反射率の変動が大きくなる等の新たな問題が発生する。
【００２３】
本発明は、以上のような事情の下になされ、絶縁膜の膜厚を厚くすることなく半導体層の変形、凹凸の発生を効果的に防止した半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記課題を解決するため、本発明の第１の態様は、基板上に形成され、所定の間隔を隔てて第１の不純物領域及び第２の不純物領域を有する島状半導体層、前記島状半導体層上に形成されたゲート絶縁膜、及び前記第１の不純物領域及び第２の不純物領域の間の領域に対応する前記ゲート絶縁膜上の領域に形成されたゲート電極を具備し、前記島状半導体層は、前記島状半導体層を構成する半導体膜の外周部に低濃度不純物領域を有することを特徴とする半導体素子を提供する。
【００２５】
本発明の第２の態様は、基板上に島状半導体層を形成する工程、前記島状半導体層上にゲート絶縁膜を形成する工程、前記ゲート絶縁膜上にゲート電極を形成する工程、前記島状半導体層の外周部を覆うレジストパターンを形成する工程、前記レジストパターン及びゲート電極をマスクとして用いて、前記島状半導体層に不純物を注入し、前記島状半導体層の外周部に低濃度不純物領域が形成されるように、所定の間隔を隔てて第１の不純物領域及び第２の不純物領域を形成する工程、前記レジストパターンを除去する工程、及び前記島状半導体層に光を照射し、前記第１の不純物領域及び第２の不純物領域中の不純物を活性化する工程  を具備する半導体素子の製造方法を提供する。
【００２６】
以上の本発明の第１及び第２の態様に係る半導体素子及びその製造方法において、不純物注入量は、１０１０ｃｍ−２以上１０１４ｃｍ−２以下とすることが出来る。一方、外周部を除いた第１の不純物領域及び第２の不純物領域の不純物注入量は、１０１４ｃｍ−２以上とすることが出来る。
【００２７】
また、前記低濃度不純物領域の前記島状半導体層の周縁部からの幅は、１μｍより大きいことが望ましい。前記低濃度不純物領域は、前記ゲート絶縁膜上にゲート電極が形成された前期島状半導体層の部分の近傍を除く、前記島状半導体層の外周部とすることが出来る。
【００２８】
また、前記島状半導体層の外周部に形成された前記低濃度不純物領域の前記ゲート電極に最も近い境界線は、前記島状半導体層の外周から内側に向かう方向で、ゲート電極から遠ざかる方向にテーパーが付いていることが望ましい。
【発明の効果】
【００２９】
本発明によれば、島状半導体層の外周部に低濃度不純物領域を設けることにより、不純物注入後の非定常な短時間アニール処理によっても、半導体層の変形、凹凸の発生を、絶縁膜の膜厚を厚くすることなく効果的に防止した半導体素子を得ることが出来る。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態について、詳細に説明する。
【００３１】
本発明の一態様に係る半導体素子は、基板上に形成され、所定の間隔を隔てて第１の不純物領域及び第２の不純物領域を有する島状半導体層が、島状半導体層を構成する半導体膜の外周部に低濃度不純物領域を有することを特徴とする。
【００３２】
例えば、薄膜トランジスタにおいて、島状半導体層、例えば島状多結晶シリコン層にソース・ドレイン領域の形成のための高注入量、例えば１０１４ｃｍ−２以上の不純物の注入を行なうが、それにより上記島状半導体膜の不純物注入領域が非晶質領域（アモルファス領域）となる。この非晶質領域を再結晶化するため、光照射によるアニール処理が行われるが、非晶質領域は融点が低く、アニール処理により溶融した場合、光遮断時に面内で冷却速度に差異が生じると、島状半導体膜の外周部を起点として島状半導体膜の表面に凹凸が生ずるという問題があった。
【００３３】
本発明の一態様に係る半導体素子では、上記凹凸発生の起点となる島状半導体層を構成する半導体膜外周部に低濃度不純物領域を設けることにより、島状半導体層の外周部の非晶質化を防止し、上記凹凸形成の核となる領域を無くすことで、アニール処理の際の溶融を抑制しており、それによって表面の凹凸の形成を防止することが出来る。
【００３４】
この場合、島状半導体層を構成する半導体膜外周部の不純物注入量とは、例えば、１０１０ｃｍ−２以上１０１４ｃｍ−２以下である。島状半導体層の周辺の低濃度不純物領域の不純物注入量が１０１４ｃｍ−２を超えると、その領域の深さ方向の少なくとも一部は非晶質領域となって融点が低下し、アニール処理の際の冷却速度の面内不均一性により、島状半導体層の表面に凹凸が生じ易くなる。
【００３５】
低濃度不純物領域の島状半導体層の周縁部からの幅は、１μｍより大きいことが望ましい。これは、低濃度不純物領域を設けない場合に生ずる島状半導体層の表面の凹凸のピッチがほぼ１μｍ程度であるからである。１μｍ未満では、島状半導体層の表面の凹凸の発生を防止することが困難となる。なお、幅の上限は、ソース及びドレイン領域とのコンタクトが取れる範囲であれば、特に限定されない。
【００３６】
島状半導体層の中でも、ゲート電極の近傍は、図５のグラフにあるようにアニール時の半導体膜の温度が他の領域より低いため、溶融しにくい。そのため、凹凸の起点とはならない。従って、低濃度不純物領域を設ける必要性は少ない。
【００３７】
低濃度不純物領域の形成は、島状半導体層にソース・ドレイン領域の形成のための高濃度の不純物の注入を行なう際に、島状半導体層の外周部にレジストパターンを設けることにより行なうことが出来る。ＣＭＯＳを形成する場合、ＰＭＯＳ、ＮＭＯＳの一方をレジストパターンで覆った状態でソース・ドレイン領域の形成のための高濃度の不純物の注入を行なうが、ＰＭＯＳ、ＮＭＯＳの一方を覆うとともに、島状半導体層の外周部をも覆うレジストパターンを用いることにより、１つの工程で、ソース・ドレイン領域と低濃度不純物領域とを同時に形成することが出来るので、プロセスの簡略化が可能となる。
【００３８】
なお、ソース・ドレイン領域形成のための不純物の高濃度のドーピングを行った際に、半導体層に欠陥が発生し、後のアニール処理によっても低温プロセスでは欠陥が回復しえない場合があり、このような場合に、半導体層にシリコンやゲルマニウム等の半導体をイオン注入し非晶質層を形成した後、欠陥を生じさせない低質量の不純物（例えばB等）を注入する技術がある。この場合においても、非晶質化による融点の低下に起因する凹凸の発生を防止するため、島状半導体層の外周部をレジストパターンで覆った状態で半導体をイオン注入し、島状半導体層の外周部を低濃度不純物領域とすることが望ましい。
【００３９】
図１は、本発明の一実施形態に係る薄膜半導体素子を示す平面図（ａ）及び断面図（ｂ）である。図１において、基板、例えばガラス基板１上に、アンダーコート膜（ＳｉＯ２／ＳｉＮ）２を介して、１００ｎｍの膜厚のポリシリコンからなる島状半導体層３が形成されている。このポリシリコンの島状半導体層３上に、３０ｎｍの膜厚のＳｉＯ２からなるゲート絶縁膜４が形成され、更にその上に、膜厚２００ｎｍのＭｏＷからなるゲート電極５が形成されている。
【００４０】
島状半導体層３には、１０１５ｃｍ−２以上の高注入量の不純物がドーピングされたソース領域３ａ及びドレイン領域３ｂが形成されており、また、島状半導体層３の外周部には、低濃度不純物領域６ａ，６ｂが形成されている。そして、このような構造を覆って、層間絶縁膜（図示せず）が形成されている。なお、図１（ａ）において、参照符号７，８，９は、ゲート、ソース領域３ａ、及びドレイン領域３ｂのコンタクト領域を示す。
【００４１】
低濃度不純物領域６ａ，６ｂは、島状半導体層３に１０１５ｃｍ−２以上の高濃度の注入を行う際に、レジストパターン等により島状半導体層３の外周部を覆うことにより形成することができる。特に、ＣＭＯＳを形成する場合、ＰＭＯＳ、ＮＭＯＳの一方を覆うとともに、島状半導体層３の外周部をも覆うレジストパターンを用いることにより、１つの工程で、ソース・ドレイン領域３ａ，３ｂと低濃度不純物領域６ａ，６ｂとを同時に形成することが出来るので、プロセスマージンの拡大が可能となる。
【００４２】
低濃度不純物領域６ａ，６ｂへの不純物注入量は、素子構造によって異なり、シングルドレイン構造の場合は１０１３ｃｍ−２以下、ＬＤＤ構造の場合は１０１４ｃｍ−２以下となる。この不純物注入量では非晶質層が形成されないため、いずれの構造においても表面の凹凸発生を抑えることが出来る。
【００４３】
図１に示すように、ポリシリコンからなる島状半導体層３の外周部に低濃度不純物領域６ａ，６ｂが形成された構造では、ソース・ドレイン領域３ａ，３ｂ中の不純物を活性化するために、光照射を行ない、島状半導体層３を加熱すると、外周部の低濃度不純物領域６ａ，６ｂを除く高濃度領域である非晶質化したソース・ドレイン領域３ａ，３ｂのみが溶融し、再結晶化による不純物の活性化が行なわれる。
【００４４】
光照射が過入力になった場合、高濃度不純物領域である非晶質化したソース・ドレイン領域３ａ，３ｂは、その下の残留結晶層が薄いため、溶融しやすいが、低濃度不純物領域６ａ，６ｂは全体が結晶質のため、冷却速度が速く凹凸発生の起点となる外周部分が溶融しにくく、表面に凹凸が発生することを妨げることができる。
【００４５】
ここで、図１（ａ）のように、前記島状半導体層の外周部に形成された前記低濃度不純物領域の前記ゲート電極に最も近い境界線が、前記島状半導体層の外周から内側に向かう方向で、ゲート電極から遠ざかる方向にテーパーが付いている（ａ−ｂ−ｃで構成される角θ＜９０°）と、ゲート電極近傍の高濃度不純物領域が溶融した場合でも、冷却速度が緩和され凹凸発生の基点と成り難くなる。
【００４６】
以上の実施形態では、島状半導体層３の形状は、平面が矩形の場合について説明したが、島状半導体層３の形状は、平面が円や楕円等の曲線状の輪郭を有するものでもよい。
【００４７】
また、以上の実施形態では、ガラス基板１を用いた薄膜トランジスタについて説明したが、本発明はこれに限らず、ＳＯＩ基板を用いたトランジスタにも同様に適用可能である。
【００４８】
以下、以上説明した本発明の一実施形態に係る薄膜トランジスタの製造プロセスについて説明する。
【００４９】
図２及び図３は、本発明の一実施形態に係る薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【００５０】
まず、図２（ａ）に示すように、被処理基板１１を用意する。この実施形態では、被処理基板１１としてガラス基板１２上にアンダーコート膜（ＳｉＯ２／ＳｉＮ積層膜）１３が形成された基板を用いている。この被処理基板１１（アンダーコート膜１３）上の略全面に、層厚が例えば１００ｎｍとなるように、プラズマＣＶＤ等によりアモルファスシリコンからなる非晶質半導体層１４を形成する（図２（ａ））。その後、温度５００℃の雰囲気中でアニール処理を施し、非晶質半導体層１４中の水素を離脱させる。
【００５１】
次いで、例えばＥＬＡ（Excimer Laser Annealing）法により、この非晶質半導体層１４を結晶化して、ポリシリコンからなる半導体層１５とする（図２（ｂ））。
【００５２】
次に、ＰＥＰ（Photo Engraving Process、いわゆるフォトリソグラフィー）によりポリシリコンからなる半導体層１５上に所定の形状のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして用いて、ＲＩＥ（Reactive Ion Etching）法等のドライエッチングによりポリシリコンからなる半導体層１５を島形状に加工し、ＰＭＯＳ島状半導体層１５ａ及びＮＭＯＳ島状半導体層１５ｂを形成する。そして、閾値制御のため、ＰＭＯＳ島状半導体層１５ａにはＰ、ＮＭＯＳ島状半導体層１５ｂにはＢのチャネルドーピング（注入量：４×１０１１ｃｍ−２）を行う。
【００５３】
その後、ＰＥ−ＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法を用いて、島状半導体層１５ａ，１５ｂ及びアンダーコート膜１３を覆うように、ＳｉＯ２からなるゲート絶縁膜１６を形成する。
【００５４】
次に、例えばスパッタ法によりゲート電極材料、例えばＭｏ層を成膜する。次いで、Ｍｏ層上にＰＥＰにより所定の形状のレジストマスクを形成した後、このレジストマスクをマスクとしてＲＩＥ等のドライエッチングによりＭｏ層をパターニングし、図２（ｃ）に示すように、ゲート電極１７ａ，１７ｂを形成する。
【００５５】
その後、ＮＭＯＳ島状半導体層１５ｂを覆うとともに、ＰＭＯＳ島状半導体層１５ａの外周部をも覆うレジストパターン１８を形成し、このレジストパターン１８及びゲート電極１７ａをマスクとして用いて、Ｂを注入量（２×１０１５ｃｍ−２）でイオン注入し、ソース領域１９ａ、ドレイン領域１９ｂを形成する（図２（ｄ））。この場合、ＰＭＯＳ島状半導体層１５ａの外周部は、イオン注入されないため、例えば、１０１２ｃｍ−２以下の低不純物領域２０ａとなる。
【００５６】
そして、レジストパターン１８を剥離した後、今度はＰＭＯＳ島状半導体層１５ａを覆うとともに、ＮＭＯＳ島状半導体層１５ｂの外周部をも覆うレジストパターン２１を形成し、このレジストパターン２１及びゲート電極１７ｂをマスクとして用いて、Ｐを注入量（５×１０１５ｃｍ−２）でイオン注入し、ソース領域２２ａ、ドレイン領域２２ｂを形成する（図３（ａ））。この場合、ＮＭＯＳ島状半導体層１５ｂの外周部は、イオン注入されないため、例えば、１０１２ｃｍ−２以下の低不純物濃度領域２０ｂとなる。
【００５７】
この際、通常はレジストパターンのアライメントずれを考慮し、島状半導体層１５ａ，１５ｂより大きい領域にイオン注入を行うようレジストパターンを形成するが、本実施形態では、図１（ａ）に示すように、島状半導体層１５ａ，１５ｂの外周部を覆うようにレジストパターン１８，２１を形成する。
【００５８】
その後、レジストパターン２１を剥離した後、イオン注入により損傷を受けた半導体層の結晶性を回復し、更に注入された不純物を電気的に活性化するため、レーザ照射により、ポリシリコンからなる島状半導体層１５ａ，１５ｂ中の不純物の活性化を行う。レーザ照射による不純物の活性化は、その後の工程である層間絶縁膜の形成後でも可能であるが、クラック等が生じること、あるいは、膜厚が厚い場合、多重反射によるレーザの反射率分布が大きくなることがあるため、膜構成や膜材料や膜応力等を考慮して、適宜選択することになる。
【００５９】
高濃度の不純物がイオン注入された島状半導体層１５ａ，１５ｂのソース領域１９ａ，２２ａ、ドレイン領域１９ｂ，２２ｂは、非晶質化している。このイオン注入後の図３（ｂ）に示す構造に対し、ポリシリコンからなる島状半導体層１５ａ，１５ｂ中の不純物を活性化するためにレーザ照射を行うと、島状半導体層１５ａ、５ｂが加熱される。この加熱により、非晶質化した高濃度不純物領域が溶融し、下地結晶層を反映した再結晶化が行なわれる。レーザの過入力時は、外周部のように冷却速度が速い領域を起点として表面に凹凸が発生する。
【００６０】
これに対し、本実施形態では、島状半導体層１５ａ，１５ｂの外周部に非晶質化した層の無い低濃度不純物領域２０ｂが存在するため、レーザ照射による加熱によっても外周部が溶融しにくくなっており、その内側の領域の表面の凹凸発生を抑えることが出来る。
【００６１】
また、表面の凹凸はパターン角部の冷却しやすい領域を起点に発生しやすいが、本実施形態では、パターン角部の領域は溶融しないため、更に、表面の凹凸発生を抑えることが出来る。
【００６２】
以上のように、レーザ照射により、島状半導体層１５ａ，１５ｂのソース領域１９ａ，２１ａ、ドレイン領域１９ｂ，２１ｂ中の不純物の活性化を行なった後、図３（ｃ）に示すように、全面にＳｉＯ２からなる層間絶縁膜２３を形成する。
【００６３】
その後は、通常の薄膜トランジスタの製造工程に従って、ソース領域２２ａの一部及びドレイン領域２２ｂの一部を露出させるように、層間絶縁膜２３にコンタクトホールを形成し、次いで、コンタクトホールを埋めるように金属の配線層を形成し、パターニングすることにより、ソース電極及びドレイン電極を形成して、ＴＦＴが完成する。
【００６４】
以上の実施形態では、ＣＭＯＳトランジスタの製造について説明したが、本発明はこれに限らず、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのいずれの製造にも適用することが出来る。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施形態に係る薄膜半導体素子を示す平面図及び断面図である。
【図２】本発明の一実施形態に係る薄膜半導体素子の製造方法を工程順に示す断面図である。
【図３】本発明の一実施形態に係る薄膜半導体素子の製造方法を工程順に示す断面図である。
【図４】従来のＴＦＴ製造プロセスにおける過加熱になった場合にシリコン膜に生じた凹凸を示す図である。
【図５】非定常熱解析モデルの温度分布を示す斜視図及びラインＡに沿った部分の温度分布を示す特性図である。
【符号の説明】
【００６６】
１，１２…ガラス基板、２，１３…アンダーコート膜、３…島状半導体層、３ａ，１９ａ，２２ａ…ソース領域、３ｂ，１９ｂ，２２ｂ…ドレイン領域、４，１６…ゲート絶縁膜、５，１７ａ，１７ｂ…ゲート電極、６，２０ａ，２０ｂ…低濃度不純物領域、７，８，９…コンタクト領域、１１…被処理基板、１４…非晶質半導体層、１５…多結晶半導体層、１５ａ…ＰＭＯＳ島状半導体層、１５ｂ…ＮＭＯＳ島状半導体層、１８，２１…レジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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