(57)【要約】【課題】ＴＦＴに接続された各配線を形成する際のプラズマエッチング工程においてチャージアップに起因するプラズマダメージが生じることを防止する。【解決手段】ＴＦＴ１０のソース領域１３ｓに接続されたソース配線１７ｓ、ＴＦＴ１０のドレイン領域１３ｄに接続されたドレイン配線１７ｄ、およびＴＦＴ１０に対して電気的に接続されない配線１８を共通のプラズマエッチング工程によって形成する際、ソース配線１７ｓとドレイン配線１７ｄとの間隔を、ソース配線１７ｓと配線１８との間隔およびドレイン配線１７ｄと配線１８との間隔よりも狭くする。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁基板と、上記絶縁基板上に形成された薄膜トランジスタと、上記薄膜トランジスタのゲート電極に接続されたゲート配線と、上記薄膜トランジスタのソース領域に接続されたソース配線と、上記薄膜トランジスタのドレイン領域に接続されたドレイン配線と、上記薄膜トランジスタとは異なる機能素子に接続された非接続配線とを有する半導体装置であって、
上記ソース配線、上記ドレイン配線、および上記非接続配線は共通のプラズマエッチング工程によって形成されたものであり、
上記ソース配線と上記ドレイン配線との間隔が、上記ソース配線と上記非接続配線との間隔および上記ドレイン配線と上記非接続配線との間隔よりも狭いことを特徴とする半導体装置。
【請求項２】
上記ゲート配線、上記ソース配線、上記ドレイン配線、および上記非接続配線は共通のプラズマエッチング工程によって形成されたものであり、
上記ゲート配線と上記ソース配線との間隔、および上記ゲート配線と上記ドレイン配線との間隔が、上記ソース配線と上記非接続配線との間隔、上記ドレイン配線と上記非接続配線との間隔、および上記ゲート配線と上記非接続配線との間隔よりも狭いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
絶縁基板と、上記絶縁基板上に形成された薄膜トランジスタと、上記薄膜トランジスタのゲート電極に接続されたゲート配線と、上記薄膜トランジスタのソース領域に接続されたソース配線と、上記薄膜トランジスタのドレイン領域に接続されたドレイン配線と、上記薄膜トランジスタとは異なる機能素子に接続された非接続配線とを有する半導体装置であって、
上記絶縁基板上に直接、またはバッファ層を介して形成された、上記ソース領域および上記ドレイン領域を有する半導体層と、
上記半導体層を覆うように形成されたゲート絶縁膜と、
上記ゲート絶縁膜を介して上記半導体層の一部に対向するように配置されたゲート電極と、
上記ゲート電極および上記ゲート絶縁膜を覆うように形成された層間絶縁膜とを備え、
上記各配線は上記層間絶縁膜上に成膜された導電膜を共通のプラズマエッチング工程によってパターニングしたものであり、
上記ソース配線は上記ゲート絶縁膜および上記層間絶縁膜に設けられた第１コンタクトホールを介して上記ソース領域に接続され、上記ドレイン配線は上記ゲート絶縁膜および上記層間絶縁膜に設けられた第２コンタクトホールを介して上記ドレイン領域に接続されており、
上記絶縁基板の法線方向から見て上記ソース配線に重畳する領域の一部と上記ドレイン配線に重畳する領域の一部とを結ぶ領域であって、かつ上記ゲート電極が設けられた層と同じ層に、上記ゲート電極と同じ材料からなるダミーゲート電極が設けられていることを特徴とする半導体装置。
【請求項４】
上記絶縁基板の法線方向から見て上記ソース配線に重畳する領域の一部と上記ゲート配線に重畳する領域の一部とを結ぶ領域、および上記絶縁基板の法線方向から見て上記ドレイン配線に重畳する領域の一部と上記ゲート配線に重畳する領域の一部とを結ぶ領域における、上記ゲート電極が設けられた層と同じ層に、上記ゲート電極と同じ材料からなるダミーゲート電極が設けられていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
絶縁基板と、上記絶縁基板上に形成された薄膜トランジスタと、上記薄膜トランジスタのゲート電極に接続されたゲート配線と、上記薄膜トランジスタのソース領域に接続されたソース配線と、上記薄膜トランジスタのドレイン領域に接続されたドレイン配線と、上記薄膜トランジスタとは異なる機能素子に接続された非接続配線とを有する半導体装置の製造方法であって、
導電性材料からなる導電膜を形成する導電膜形成工程と、
上記導電膜をプラズマエッチング処理によってパターニングすることで所定形状の上記ソース配線、上記ドレイン配線、および上記非接続配線を形成する配線形成工程とを含み、
上記配線形成工程では、上記ソース配線と上記ドレイン配線との間隔を、上記ソース配線と上記非接続配線との間隔および上記ドレイン配線と上記非接続配線との間隔よりも狭くするようにこれら各配線を形成することを特徴とする半導体装置の製造方法。
【請求項６】
上記配線形成工程では、
上記導電膜をプラズマエッチング処理によってパターニングすることで所定形状の上記ソース配線、上記ドレイン配線、上記ゲート配線、および上記非接続配線を形成し、
上記ゲート配線と上記ソース配線との間隔、および上記ゲート配線と上記ドレイン配線との間隔が、上記ソース配線と上記非接続配線との間隔、上記ドレイン配線と上記非接続配線との間隔、および上記ゲート配線と上記非接続配線との間隔よりも狭くするようにこれら各配線を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
絶縁基板と、上記絶縁基板上に形成された薄膜トランジスタと、上記薄膜トランジスタのゲート電極に接続されたゲート配線と、上記薄膜トランジスタのソース領域に接続されたソース配線と、上記薄膜トランジスタのドレイン領域に接続されたドレイン配線と、上記薄膜トランジスタとは異なる機能素子に接続された非接続配線とを有する半導体装置の製造方法であって、
上記絶縁基板上に直接、またはバッファ層を介して半導体層を形成する工程と、
上記半導体層を覆うようにゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜上にゲート電極を形成するためのゲート用導電膜を形成する工程と、
上記ゲート導電膜を所定形状にパターニングすることにより、上記ゲート絶縁膜を介して上記半導体層の一部に対向するように上記ゲート電極を形成するゲート電極形成工程と、
上記半導体層に不純物元素を注入することによって上記半導体層の一部に上記ソース領域および上記ドレイン領域を形成する工程と、
上記ゲート電極および上記ゲート絶縁膜を覆うように層間絶縁膜を形成する工程と、
上記ゲート絶縁膜および上記層間絶縁膜における上記ソース領域上および上記ドレイン領域上の領域にコンタクトホールを設ける工程と、
上記層間絶縁膜および上記コンタクトホールを覆うように導電性材料からなる導電膜を形成する導電膜形成工程と、
上記導電膜をプラズマエッチング処理によってパターニングすることで所定形状の上記ソース配線、上記ドレイン配線、および上記非接続配線を形成する配線形成工程とを含み、
上記ゲート電極形成工程では、上記絶縁基板の法線方向から見て上記ソース配線が形成される領域に重畳する領域の一部と上記ドレイン配線が形成される領域に重畳する領域の一部とを結ぶ領域に、上記ゲート電極と同じ材料からなるダミーゲート電極を形成するように上記ゲート用導電膜をパターニングすることを特徴とする半導体装置の製造方法。
【請求項８】
上記ゲート電極形成工程では、上記絶縁基板の法線方向から見て上記ソース配線が形成される領域に重畳する領域の一部と上記ゲート配線が形成される領域に重畳する領域の一部とを結ぶ領域、および上記絶縁基板の法線方向から見て上記ドレイン配線が形成される領域に重畳する領域の一部と上記ゲート配線が形成される領域に重畳する領域の一部とを結ぶ領域に、上記ゲート電極と同じ材料からなるダミーゲート電極を形成するように上記ゲート用導電膜をパターニングすることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＦＴ（Thin Film Transistor）を有する半導体装置、およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造工程では、例えばプラズマエッチング、スパッタリング、プラズマＣＶＤ（化学気相成長）、イオン注入など様々なプラズマプロセスが用いられる。
【０００３】
これらのプラズマプロセス中において、金属配線等の構造が形成された半導体基板にプラズマが照射されると、半導体基板に接続されていない浮遊状態の金属配線に電荷が蓄積され、いわゆるチャージアップ現象が発生する。このため、例えば、ＴＦＴの製造工程において、製造工程中のプラズマ処理工程（特に配線形成のために金属層をプラズマエッチングする工程）においてプラズマ照射を受ける個々の金属配線がチャージアップされることによってゲート酸化膜にダメージが生じたり、ＴＦＴの特性が変動したりするなどの、いわゆるプラズマダメージが発生していた。なお、上記のプラズマダメージは、プラズマ照射を受ける金属配線の面積が広いほど大きいという性質を有している。
【０００４】
そこで、例えば特許文献１には、ＭＯＳ型半導体集積回路装置におけるアナログ回路の互いにペアとなるＭＯＳトランジスタ対の各ゲート電極に接続された金属配線にダイオードを接続することで、プラズマ処理中のチャージアップの防止を図る技術が開示されている。
【０００５】
また、特許文献２には、不純物拡散領域のドレイン領域に接続された配線の総面積と不純物拡散領域の面積との比を所定値以下にすることにより、プラズマプロセス中のチャージアップによる半導体素子の劣化防止を図る技術が開示されている。
【特許文献１】特開２００２−１４１４２１号公報（平成１４年５月１７日公開）
【特許文献２】特開２００３−１３３５５９号公報（平成１５年５月９日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１の技術では、トランジスタのゲート電極に接続される金属配線のチャージアップのみが考慮されており、トランジスタのソース電極およびドレイン電極に接続される金属配線のチャージアップについては考慮されていない。このため、ソース電極および／またはドレイン電極に接続された金属配線にチャージアップが生じ、ＴＦＴ中を電荷が通過してＴＦＴのしきい値が変動するなどのプラズマダメージが生じてしまう場合がある。また、特許文献１の技術では、ゲート電極に接続された金属配線にダイオードを接続するため、半導体装置の面積が増大するという問題もある。
【０００７】
また、上記特許文献２の技術では、ソース電極に接続された金属配線とドレイン電極に接続された金属配線とがそれぞれ別個にチャージアップされるため、これら両配線にチャージアップ量の差が生じ、その結果、ＴＦＴ中を電荷が通過してＴＦＴのしきい値が変動するなどのプラズマダメージが生じてしまう場合がある。
【０００８】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ＴＦＴに接続された各配線のチャージアップに起因するプラズマダメージを防止することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、上記の課題を解決するために、絶縁基板と、上記絶縁基板上に形成された薄膜トランジスタと、上記薄膜トランジスタのゲート電極に接続されたゲート配線と、上記薄膜トランジスタのソース領域に接続されたソース配線と、上記薄膜トランジスタのドレイン領域に接続されたドレイン配線と、上記薄膜トランジスタとは異なる機能素子に接続された非接続配線とを有する半導体装置であって、上記ソース配線、上記ドレイン配線、および上記非接続配線は共通のプラズマエッチング工程によって形成されたものであり、上記ソース配線と上記ドレイン配線との間隔が、上記ソース配線と上記非接続配線との間隔および上記ドレイン配線と上記非接続配線との間隔よりも狭いことを特徴としている。
【００１０】
上記の構成によれば、ソース配線とドレイン配線との間隔を、ソース配線と非接続配線との間隔およびドレイン配線と非接続配線との間隔のよりも狭くしている。これにより、これら各配線を形成するためのプラズマエッチング工程において、ソース配線およびドレイン配線のうちの一方のみが非接続配線と電気的に接続され、他方が非接続配線と電気的に分離された状態になることを防止できる。したがって、ソース配線とドレイン配線との間でプラズマ照射を受ける面積が大幅に異なってしまうことを抑制し、ソース配線およびドレイン配線のチャージアップ量に差が生じることを抑制できる。これにより、薄膜トランジスタのソース領域とドレイン領域との間にチャージアップ量に差に起因する電流が流れてプラズマダメージが生じることを防止できる。
【００１１】
また、上記ゲート配線、上記ソース配線、上記ドレイン配線、および上記非接続配線は共通のプラズマエッチング工程によって形成されたものであり、上記ゲート配線と上記ソース配線との間隔、および上記ゲート配線と上記ドレイン配線との間隔が、上記ソース配線と上記非接続配線との間隔、上記ドレイン配線と上記非接続配線との間隔、および上記ゲート配線と上記非接続配線との間隔よりも狭い構成としてもよい。
【００１２】
上記の構成によれば、プラズマエッチング工程において、ゲート配線、ソース配線、およびドレイン配線のうちのいずれかのみが非接続配線と電気的に接続された状態になることを防止できるので、ゲート配線、ソース配線、およびドレイン配線の間でプラズマ照射を受ける面積が大幅に異なってしまうことを防止できる。したがって、ゲート配線、ソース配線、およびドレイン配線の間でチャージアップ量の差が大きく異なることを防止し、チャージアップ量の差に起因する電流が薄膜トランジスタに流れてプラズマダメージが生じることを防止することができる。
【００１３】
また、本発明の半導体装置は、絶縁基板と、上記絶縁基板上に形成された薄膜トランジスタと、上記薄膜トランジスタのゲート電極に接続されたゲート配線と、上記薄膜トランジスタのソース領域に接続されたソース配線と、上記薄膜トランジスタのドレイン領域に接続されたドレイン配線と、上記薄膜トランジスタとは異なる機能素子に接続された非接続配線とを有する半導体装置であって、上記絶縁基板上に直接、またはバッファ層を介して形成された、上記ソース領域および上記ドレイン領域を有する半導体層と、上記半導体層を覆うように形成されたゲート絶縁膜と、上記ゲート絶縁膜を介して上記半導体層の一部に対向するように配置されたゲート電極と、上記ゲート電極および上記ゲート絶縁膜を覆うように形成された層間絶縁膜とを備え、上記各配線は上記層間絶縁膜上に成膜された導電膜を共通のプラズマエッチング工程によってパターニングしたものであり、上記ソース配線は上記ゲート絶縁膜および上記層間絶縁膜に設けられた第１コンタクトホールを介して上記ソース領域に接続され、上記ドレイン配線は上記ゲート絶縁膜および上記層間絶縁膜に設けられた第２コンタクトホールを介して上記ドレイン領域に接続されており、上記絶縁基板の法線方向から見て上記ソース配線に重畳する領域の一部と上記ドレイン配線に重畳する領域の一部とを結ぶ領域であって、かつ上記ゲート電極が設けられた層と同じ層に、上記ゲート電極と同じ材料からなるダミーゲート電極が設けられている構成としてもよい。
【００１４】
上記の構成によれば、ダミーゲート電極上の層間絶縁膜および導電膜に段差を設けることができる。そして、このような段差が存在する状態で導電膜のエッチングを行うことにより、導電膜における段差のエッジ部がエッチングされにくくなるので、ソース配線とドレイン配線とが分離される時期を遅らせることができる。したがって、ソース配線とドレイン配線との間にチャージアップ量の差が生じて薄膜トランジスタにプラズマダメージが生じてしまうことをより適切に防止できる。
【００１５】
また、上記絶縁基板の法線方向から見て上記ソース配線に重畳する領域の一部と上記ゲート配線に重畳する領域の一部とを結ぶ領域、および上記絶縁基板の法線方向から見て上記ドレイン配線に重畳する領域の一部と上記ゲート配線に重畳する領域の一部とを結ぶ領域における、上記ゲート電極が設けられた層と同じ層に、上記ゲート電極と同じ材料からなるダミーゲート電極が設けられている構成としてもよい。
【００１６】
上記の構成によれば、ゲート配線とソース配線とが分離される時期、およびゲート配線とドレイン配線とが分離される時期を遅らせることができる。したがって、ゲート配線とソース配線との間、およびゲート配線とドレイン配線との間にチャージアップ量の差が生じて薄膜トランジスタにプラズマダメージが生じてしまうことをより適切に防止できる。
【００１７】
本発明の半導体装置の製造方法は、上記の課題を解決するために、絶縁基板と、上記絶縁基板上に形成された薄膜トランジスタと、上記薄膜トランジスタのゲート電極に接続されたゲート配線と、上記薄膜トランジスタのソース領域に接続されたソース配線と、上記薄膜トランジスタのドレイン領域に接続されたドレイン配線と、上記薄膜トランジスタとは異なる機能素子に接続された非接続配線とを有する半導体装置の製造方法であって、導電性材料からなる導電膜を形成する導電膜形成工程と、上記導電膜をプラズマエッチング処理によってパターニングすることで所定形状の上記ソース配線、上記ドレイン配線、および上記非接続配線を形成する配線形成工程とを含み、上記配線形成工程では、上記ソース配線と上記ドレイン配線との間隔を、上記ソース配線と上記非接続配線との間隔および上記ドレイン配線と上記非接続配線との間隔よりも狭くするようにこれら各配線を形成することを特徴としている。
【００１８】
上記の方法によれば、ソース配線とドレイン配線との間隔を、ソース配線と非接続配線との間隔およびドレイン配線と非接続配線との間隔のよりも狭くしている。これにより、これら各配線を形成するためのプラズマエッチングを用いた配線形成工程において、ソース配線およびドレイン配線のうちの一方のみが非接続配線と電気的に接続され、他方が非接続配線と電気的に分離された状態になることを防止できる。したがって、ソース配線とドレイン配線との間でプラズマ照射を受ける面積が大幅に異なってしまうことを抑制し、ソース配線およびドレイン配線のチャージアップ量に差が生じることを抑制できる。これにより、薄膜トランジスタのソース領域とドレイン領域との間にチャージアップ量に差に起因する電流が流れてプラズマダメージが生じることを防止できる。
【００１９】
また、上記配線形成工程では、上記導電膜をプラズマエッチング処理によってパターニングすることで所定形状の上記ソース配線、上記ドレイン配線、上記ゲート配線、および上記非接続配線を形成し、上記ゲート配線と上記ソース配線との間隔、および上記ゲート配線と上記ドレイン配線との間隔が、上記ソース配線と上記非接続配線との間隔、上記ドレイン配線と上記非接続配線との間隔、および上記ゲート配線と上記非接続配線との間隔よりも狭くするようにこれら各配線を形成するようにしてもよい。
【００２０】
上記の方法によれば、プラズマエッチングを用いた配線形成工程において、ゲート配線、ソース配線、およびドレイン配線のうちのいずれかのみが非接続配線と電気的に接続された状態になることを防止できるので、ゲート配線、ソース配線、およびドレイン配線の間でプラズマ照射を受ける面積が大幅に異なってしまうことを防止できる。したがって、ゲート配線、ソース配線、およびドレイン配線の間でチャージアップ量の差が大きく異なることを防止し、チャージアップ量の差に起因する電流が薄膜トランジスタに流れてプラズマダメージが生じることを防止することができる。
【００２１】
また、本発明の半導体装置の製造方法は、絶縁基板と、上記絶縁基板上に形成された薄膜トランジスタと、上記薄膜トランジスタのゲート電極に接続されたゲート配線と、上記薄膜トランジスタのソース領域に接続されたソース配線と、上記薄膜トランジスタのドレイン領域に接続されたドレイン配線と、上記薄膜トランジスタとは異なる機能素子に接続された非接続配線とを有する半導体装置の製造方法であって、上記絶縁基板上に直接、またはバッファ層を介して半導体層を形成する工程と、上記半導体層を覆うようにゲート絶縁膜を形成する工程と、上記ゲート絶縁膜上にゲート電極を形成するためのゲート用導電膜を形成する工程と、上記ゲート導電膜を所定形状にパターニングすることにより、上記ゲート絶縁膜を介して上記半導体層の一部に対向するように上記ゲート電極を形成するゲート電極形成工程と、上記半導体層に不純物元素を注入することによって上記半導体層の一部に上記ソース領域および上記ドレイン領域を形成する工程と、上記ゲート電極および上記ゲート絶縁膜を覆うように層間絶縁膜を形成する工程と、上記ゲート絶縁膜および上記層間絶縁膜における上記ソース領域上および上記ドレイン領域上の領域にコンタクトホールを設ける工程と、上記層間絶縁膜および上記コンタクトホールを覆うように導電性材料からなる導電膜を形成する導電膜形成工程と、上記導電膜をプラズマエッチング処理によってパターニングすることで所定形状の上記ソース配線、上記ドレイン配線、および上記非接続配線を形成する配線形成工程とを含み、上記ゲート電極形成工程では、上記絶縁基板の法線方向から見て上記ソース配線が形成される領域に重畳する領域の一部と上記ドレイン配線が形成される領域に重畳する領域の一部とを結ぶ領域に、上記ゲート電極と同じ材料からなるダミーゲート電極を形成するように上記ゲート用導電膜をパターニングするようにしてもよい。
【００２２】
上記の方法によれば、ダミーゲート電極上の層間絶縁膜および導電膜に段差を設けることができる。そして、このような段差が存在する状態で導電膜のエッチングを行うことにより、導電膜における上記段差のエッジ部がエッチングされにくくなるので、ソース配線とドレイン配線とが分離される時期を遅らせることができる。したがって、ソース配線とドレイン配線との間にチャージアップ量の差が生じて薄膜トランジスタにプラズマダメージが生じてしまうことをより適切に防止できる。
【００２３】
また、上記ゲート電極形成工程では、上記絶縁基板の法線方向から見て上記ソース配線が形成される領域に重畳する領域の一部と上記ゲート配線が形成される領域に重畳する領域の一部とを結ぶ領域、および上記絶縁基板の法線方向から見て上記ドレイン配線が形成される領域に重畳する領域の一部と上記ゲート配線が形成される領域に重畳する領域の一部とを結ぶ領域に、上記ゲート電極と同じ材料からなるダミーゲート電極を形成するように上記ゲート用導電膜をパターニングするようにしてもよい。
【００２４】
上記の方法によれば、ゲート配線とソース配線とが分離される時期、およびゲート配線とドレイン配線とが分離される時期を遅らせることができる。したがって、ゲート配線とソース配線との間、およびゲート配線とドレイン配線との間にチャージアップ量の差が生じて薄膜トランジスタにプラズマダメージが生じてしまうことをより適切に防止できる。
【発明の効果】
【００２５】
本発明の半導体装置は、上記ソース配線、上記ドレイン配線、および上記非接続配線は共通のプラズマエッチング工程によって形成されたものであり、上記ソース配線と上記ドレイン配線との間隔が、上記ソース配線と上記非接続配線との間隔および上記ドレイン配線と上記非接続配線との間隔よりも狭い。
【００２６】
また、本発明の半導体装置の製造方法は、導電性材料からなる導電膜を形成する導電膜形成工程と、上記導電膜をプラズマエッチング処理によってパターニングすることで所定形状の上記ソース配線、上記ドレイン配線、および上記非接続配線を形成する配線形成工程とを含み、上記配線形成工程では、上記ソース配線と上記ドレイン配線との間隔を、上記ソース配線と上記非接続配線との間隔および上記ドレイン配線と上記非接続配線との間隔よりも狭くするようにこれら各配線を形成する。
【００２７】
それゆえ、薄膜トランジスタのソース領域とドレイン領域との間にチャージアップ量に差に起因する電流が流れてプラズマダメージが生じることを防止できる。
【発明を実施するための最良の形態】
【００２８】
〔実施形態１〕
本発明の一実施形態について説明する。図１は、本実施形態にかかる半導体装置１に備えられるＴＦＴ１０およびその周囲の構成を示す平面図である。
【００２９】
図１に示すように、半導体装置１は、ゲート電極１５、ソース領域１３ｓ、およびドレイン領域１３ｄを有するＴＦＴ１０と、ゲート電極１５に接続されたゲート配線１７ｇ、ソース領域１３ｓに接続されたソース配線１７ｓ、ドレイン領域１３ｄに接続されたドレイン配線１７ｄ、およびＴＦＴ１０に対して電気的に接続されていない配線（非接続配線）１８を備えている。
【００３０】
配線１８は、例えば、ＴＦＴ１０とは異なる他のＴＦＴのゲート、ソース、あるいはドレインに接続される配線である。なお、配線１８は、ＴＦＴ１０に対して電気的に接続されていない配線であればよく、ＴＦＴ１０とは異なる機能素子やＩＣ回路等に接続された配線であってもよい。
【００３１】
また、本実施形態では、図１に示すように、ゲート配線１７ｇとソース配線１７ｓとの間隔Ａ、ゲート配線１７ｇとドレイン配線１７ｄとの間隔Ｂ、およびソース配線１７ｓとドレイン配線１７ｄとの間隔Ｃが、ゲート配線１７ｇと配線１８との間隔、ソース配線１７ｓと配線１８との間隔、およびドレイン配線１７ｄと配線１８との間隔のうちの最小の間隔Ｄ（図１ではドレイン配線１７ｄと配線１８との間隔）以下になっている。
【００３２】
次に、半導体装置１の製造方法について説明する。
【００３３】
まず、図２（ａ）に示すように、絶縁基板１１上に、第１バッファ層１２ａおよび第２バッファ層１２ｂを順に成膜し、第１バッファ層１２ａおよび第２バッファ層１２ｂからなるバッファ層１２を形成する。なお、第１バッファ層１２ａおよび第２バッファ層１２ｂの構成および成膜方法は特に限定されるものではないが、第１バッファ層１２ａとしては、例えば、ＳｉＨ４、ＮＨ３、およびＮ２Ｏを用いてプラズマＣＶＤ（Chemical Vapor Deposition）法により成膜した酸化窒化シリコン膜を用いることができる。また、第２バッファ層１２ｂとしては、例えば、ＳｉＨ４、Ｎ２Ｏ、またはＴＥＯＳなどを用いてプラズマＣＶＤ法により成膜した酸化シリコン膜を用いることができる。
【００３４】
次に、バッファ層１２上に、半導体層１３を形成する。半導体層１３の形成方法は特に限定されるものではないが、本実施形態では、例えばＳｉＨ４を原料ガスとしたプラズマＣＶＤ法等によりアモルファスシリコン膜からなる半導体層１３を形成する。
【００３５】
なお、バッファ層１２および半導体層１３を同じ方法で形成する場合、これらバッファ層１２および半導体層１３を形成する処理を、大気雰囲気に晒すことなく連続して行うようにしてもよい。これにより、バッファ層１２の表面が大気雰囲気に晒されて汚染されることを防止できるので、ＴＦＴの特性のばらつきやしきい値電圧の変動を低減させることができる。
【００３６】
次に、半導体層１３の脱水素処理を行い、レーザー光を走査照射することにより、アモルファスシリコンを瞬間的に溶融させて結晶化させ、ポリシリコンに変化させる。このとき用いるレーザーとしては、例えば、エキシマレーザー、ＹＡＧレーザー、ＹＶＯ４レーザー等を用いることができる。なお、レーザーは、パルスレーザーであってもよく、連続発振レーザーであってもよい。なお、上記のようにアモルファスシリコン膜からなる半導体層１３を形成してから多結晶化（ポリシリコン化）する処理を行ってもよいが、これに限らず、バッファ層１２上にポリシリコン膜を直接形成してもよい。また、本実施形態では、ポリシリコン膜からなる半導体層１３を形成しているが、半導体層１３の構成はこれに限るものではなく、例えば単結晶シリコン膜、連続結晶粒界シリコン膜、あるいは非晶質シリコン膜等の半導体層１３を用いてもよい。
【００３７】
次に、半導体層１３をドライエッチング法等により島状にパターンニングする。
【００３８】
次に、図２（ｂ）に示すように、バッファ層１２および半導体層１３を覆うように、プラズマＣＶＤ法等によってゲート絶縁膜１４を成膜する。
【００３９】
次に、図２（ｃ）に示すように、ゲート絶縁膜１４上に、スパッタリング法等により導電性材料からなる導電膜を成膜した後、所定部分をレジストでマスクし、ＣＦ４，Ｃｌ２，Ｏ２等のエッチングガスを用いたエッチング等により、この導電膜を所定の形状にパターンニングしてゲート電極１５を形成する。このエッチングは、１回だけ行ってもよく、エッチング条件を変更するなどして複数回に亘って行ってもよい。
【００４０】
次に、半導体層１３におけるソース領域１３ｓおよびドレイン領域１３ｄに対応する部分に対し、イオン注入法等によって不純物元素を注入する。注入する不純物元素および注入方法は特に限定されるものではなく、従来から公知の不純物元素および注入方法を用いることができる。例えば、ドーピングガスとしてホスフィン（ＰＨ３）を用い、加速電圧４０ｋＶおよびドープ量５×１０１５ｃｍ−２程度としてリンをイオン注入してもよい。
【００４１】
次に、半導体層１３に注入された不純物元素の活性化処理を行う。活性化処理の方法は特に限定されるものではなく、例えば、熱アニール法、レーザアニール法、ラピッドサーマルアニール（ＲＴＡ）法等を用いることができる。熱アニール法としては、例えば、５００℃で２時間加熱処理を行う方法を用いることができる。これにより、図２（ｃ）に示すように、半導体層１３にソース領域１３ｓおよびドレイン領域１３ｄが形成される。なお、ソース領域１３ｓとドレイン領域１３ｄとに挟まれた領域はチャネル領域１３ｃとして機能することになる。
【００４２】
その後、ゲート絶縁膜１４およびゲート電極１５を覆うように層間絶縁膜１６を成膜する。層間絶縁膜１６の構成は特に限定されるものではなく、例えば、ＳｉＨ４およびＮＨ３を原料ガスとして用いたプラズマＣＶＤ法等によって成膜した窒化シリコン膜成膜を用いてもよく、ＴＥＯＳおよびＯ２を原料ガスとして用いたプラズマＣＶＤ法等によって成膜した酸化シリコン膜成膜を用いてもよい。
【００４３】
次に、半導体層１３とゲート絶縁膜１４との界面へ水素原子の供給を行い、半導体層１３を水素化処理する。これにより、不対結合手が終端化して不活性となり、不対結合手の存在によるＴＦＴ特性の劣化を抑制することができる。この水素化処理は、例えば、水素を含む窒素雰囲気下において、４１０℃で１時間の熱処理を施すことによって行う。
【００４４】
次に、図２（ｄ）に示すように、層間絶縁膜１６における半導体層１３のソース領域１３ｓ、ドレイン領域１３ｄ、およびゲート電極１５に対応する領域の一部にコンタクトホールを形成する。
【００４５】
そして、層間絶縁膜１６および上記各コンタクトホールを覆うように導電性材料からなる導電膜を成膜する。導電膜の構成および成膜方法は特に限定されるものではないが、例えば、Ｔｉ／Ａｌ−Ｓｉ／Ｔｉの積層膜などを用いてスパッタリング法等により成膜することができる。
【００４６】
次に、上記の導電膜をプラズマエッチング法によって所定の形状にパターニングしてソース領域１３ｓに接続されたソース配線１７ｓ、ドレイン領域１３ｄに接続されたドレイン配線１７ｄ、ゲート電極１５に接続されたゲート配線１７ｇ、およびＴＦＴ１０とは異なる他の機能素子に接続される配線（非接続配線）１８を形成する。
【００４７】
この際、図１に示したように、ゲート配線１７ｇとソース配線１７ｓとの間隔Ａ、ゲート配線１７ｇとドレイン配線１７ｄとの間隔Ｂ、およびソース配線１７ｓとドレイン配線１７ｄとの間隔Ｃが、ゲート配線１７ｇと配線１８との間隔、ソース配線１７ｓと配線１８との間隔、およびドレイン配線１７ｄと配線１８との間隔のうちの最も狭い間隔Ｄよりも狭くなるように上記各配線を配置する。
【００４８】
その後、必要に応じて上記各配線および層間絶縁膜１６を覆うように絶縁膜を成膜したり、あるいは上記各配線および層間絶縁膜１６を樹脂等の絶縁材料で封止したりしてもよい。
【００４９】
以上のように、本実施形態では、ゲート配線１７ｇとソース配線１７ｓとの間隔Ａ、ゲート配線１７ｇとドレイン配線１７ｄとの間隔Ｂ、およびソース配線１７ｓとドレイン配線１７ｄとの間隔Ｃが、ゲート配線１７ｇと配線１８との間隔、ソース配線１７ｓと配線１８との間隔、およびドレイン配線１７ｄと配線１８との間隔（最短距離）のうちの最も狭い間隔Ｄよりも狭くなるように上記各配線を配置する。
【００５０】
図３は、図１に示した間隔ＣおよびＤに対応する部分のエッチング工程中における断面の模式図である。この図に示すように、配線のプラズマエッチング工程においては、配線間隔が狭い部分ではこれら配線間の領域がエッチングされにくく、配線間隔が広い部分に比べて配線間のエッチング進行が遅くなる。したがって、配線間隔が狭いほどこれら配線間が電気的に分離される時期が遅くなる。
【００５１】
このため、上記の構成によれば、ゲート配線１７ｇ、ソース配線１７ｓ、およびドレイン配線１７ｄのうちのいずれかのみが配線１８と電気的に接続された状態になることを防止できるので、ゲート配線１７ｇ、ソース配線１７ｓ、およびドレイン配線１７ｄの間でプラズマ照射を受ける面積が大幅に異なってしまうことを防止できる。したがって、ゲート配線１７ｇ、ソース配線１７ｓ、およびドレイン配線１７ｄの間でチャージアップ量の差が大きく異なることを防止し、チャージアップ量の差に起因する電流がＴＦＴ１０に流れてＴＦＴ１０にプラズマダメージが生じることを防止することができる。
【００５２】
また、上記した従来技術のようにプラズマダメージ対策としてチャージアップ防止用のダイオード等を設けることなくプラズマダメージを抑制できるので、従来技術よりも半導体装置１のレイアウト面積を小さくできる。
【００５３】
なお、本実施形態では、ゲート配線１７ｇ、ソース配線１７ｓ、およびドレイン配線１７ｄのそれぞれを互いに近接させてこれら各配線同士の間隔Ａ，Ｂ，Ｃがこれら各配線と配線１８との間隔のうちの最小の間隔Ｄよりも小さくなるように上記各配線を配置しているが、これに限らず、少なくともソース配線１７ｓとドレイン配線１７ｄとの間隔が、ソース配線１７ｓと配線１８との間隔、ドレイン配線１７ｄと配線１８、ソース配線１７ｓとゲート配線１７ｇとの間隔、およびドレイン配線１７ｄとゲート配線１７ｇとの間隔のうちの最も狭い間隔よりも狭くなるように上記各配線を配置してもよい。
【００５４】
例えば、シリコン基板上に素子を形成するＬＳＩ（シリコンＬＳＩ）の場合、ソース配線やドレイン配線は基板と電気的に接続されており、エッチング工程中などでソース配線やドレイン配線にチャージアップされた電荷は、容易に基板に放出される。このため、シリコンＬＳＩの場合、ソース配線やドレイン配線が大きくチャージアップされることはない。しかしながら、ガラス基板などの絶縁物上にＴＦＴを形成する場合、ソース配線およびドレイン配線は基板に対して電気的に分離されるので、ソース配線およびドレイン配線にチャージアップされた電荷を基板へ放出することができない。このため、プラズマエッチング中のプラズマが不均一である場合などには、ソース配線におけるチャージアップ量とドレイン配線におけるチャージアップ量とが異なると、チャージアップされた電荷はソース−ドレイン間を流れてしまう。そして、ソース−ドレイン間を通過する電荷は非常に高エネルギーなため、ＴＦＴはしきい値の変動などのダメージを受けてしまう。
【００５５】
これに対して、上記のように、ソース配線１７ｓとドレイン配線１７ｄとの間隔を、ソース配線１７ｓと配線１８との間隔、ドレイン配線１７ｄと配線１８、ソース配線１７ｓとゲート配線１７ｇとの間隔、およびドレイン配線１７ｄとゲート配線１７ｇとの間隔のうちの最も狭い間隔よりも狭くなるように上記各配線を配置することにより、プラズマエッチング中に、ソース配線１７ｓおよびドレイン配線１７ｄのうちの一方のみが配線１８およびゲート配線１７ｇと電気的に接続され、他方が配線１８およびゲート配線１７ｇと電気的に分離された状態になることを防止できる。したがって、ソース配線１７ｓおよびドレイン配線１７ｄのチャージアップ量に差が生じることを抑制し、ＴＦＴ１０のソース領域１３ｓとドレイン領域１３ｄとの間にチャージアップ量に差に起因する電流が流れるなどしてプラズマダメージが生じることを防止できる。
【００５６】
また、ソース配線１７ｓとドレイン配線１７ｄとの間隔は、半導体装置１のレイアウトルール上許容される最小間隔であることが好ましい。つまり、半導体装置１の使用時にソース配線１７ｓとドレイン配線１７ｄとの絶縁性を確保でき、かつソース配線１７ｓとドレイン配線１７ｄとの間でクロストーク等の問題が生じない範囲内で最小の間隔にすることが好ましい。
【００５７】
このように、ソース配線１７ｓとドレイン配線１７ｄとの間隔を狭くすることにより、導電膜をプラズマエッチングしてソース配線１７ｓとドレイン配線１７ｄとを形成する際、エッチングの最終段階までこれら両配線が分離されないのでこれら両配線に電位差が生じる期間を短くできる。このため、ＴＦＴ１０中を電荷が通過してＴＦＴ１０のしきい値が変動するなどのプラズマダメージが生じることを抑制できる。
【００５８】
同様に、ソース配線１７ｓとゲート配線１７ｇとの間隔、およびドレイン配線１７ｄとゲート配線１７ｇとの間隔についても、半導体装置１のレイアウトルール上許容される最小間隔であることが好ましい。これにより、ソース配線１７ｓとゲート配線１７ｇとの間、およびドレイン配線１７ｄとゲート配線１７ｇとの間に電位差が生じる期間を短くし、ＴＦＴ１０中を電荷が通過してプラズマダメージが生じることを抑制できる。
【００５９】
なお、本実施形態にかかる半導体装置１は、例えば、液晶表示パネルのＴＦＴ基板、液晶表示装置のゲートドライバ、ソースドライバ、プラズマディスプレイ，有機ディスプレイ等の各種表示装置の制御装置、画像データに対して補正等の処理を行う画像処理装置、データの送受信装置などの各種電子機器に用いることができる。
【００６０】
例えば、液晶表示パネルのＴＦＴ基板に備えられる場合、ＴＦＴ１０は画素に印加する電圧を切り替えるためのスイッチング素子であってもよく、この場合、ゲート配線１７ｇは走査信号線、ソース配線１７ｓはデータ信号線、ドレイン配線１７ｄはＴＦＴ１０のドレイン領域１３ｄと画素電極（図示せず）とを接続する配線として機能する。また、配線（非接続配線）１８としては、例えば、このＴＦＴ１０が備えられる画素とは異なる画素に接続される走査信号線、データ信号線、スイッチング素子としてのＴＦＴと画素電極とを結ぶ配線などが挙げられる。また、配線（非接続配線）１８は、このＴＦＴ１０が備えられる画素と同じ画素あるいは異なる画素の補助容量に接続された配線であってもよく、ＩＰＳ方式の場合には対向電極に接続される配線などであってもよい。
【００６１】
〔実施形態２〕
本発明の他の実施形態について説明する。なお、説明の便宜上、実施形態１で説明した部材と同じ機能を有する部材については実施形態１と同じ符号を付し、その説明を省略する。
【００６２】
図４は、実施形態にかかる半導体装置１に備えられるＴＦＴ１０およびその周囲の構成を示す平面図である。実施形態１に示した図１と異なる点は、基板面法線方向から見てソース配線１７ｓが形成されている領域の一部からドレイン配線１７ｄが形成されている領域の一部にかけてダミーゲート電極１５Ｄが設けられている点である。
【００６３】
このダミーゲート電極１５Ｄは、ゲート電極１５と同じ形成工程で形成されたものであり、ゲート電極１５と同じ層にゲート電極１５と同じ材料で形成されている。
【００６４】
つまり、本実施形態では、実施形態１と同様にして絶縁基板１１上にバッファ層１２、半導体層１３、およびゲート絶縁膜１３を形成し、ゲート絶縁膜１４上に導電膜を成膜した後、ゲート電極１５を形成するためにこの導電膜をエッチング等で所定の形状にパターニングする際、基板面法線方向から見てソース配線１７ｓが形成されている領域の一部からドレイン配線１７ｄが形成されている領域の一部にダミーゲート電極１５Ｄを形成するようにパターニングする。これにより、図５（ａ）に示すように、ゲート電極１５と同じ層にゲート電極１５と同じ材料からなるダミーゲート電極１５Ｄが形成される。
【００６５】
その後、実施形態１と同様に、半導体層１３への不純物元素の注入、不純物元素の活性化処理、層間絶縁膜１６の成膜、半導体層１３の水素化処理、コンタクトホールの形成、導電膜の成膜およびプラズマエッチングによる各配線のパターニングを行い、必要に応じて上記各配線および層間絶縁膜１６を覆うように絶縁膜を成膜等を行う。
【００６６】
このように、ダミーゲート電極１５Ｄを形成することにより、ダミーゲート電極１５Ｄ上に形成される層間絶縁膜１６および導電膜には、図５（ｂ）に示すように段差が形成される。
【００６７】
通常、このような段差が存在する状態で導電膜のエッチングを行うと、段差のエッジ部Ｆがエッチングされにくくなる。このため、上記のようにダミーゲート電極１５Ｄを設けることにより、ダミーゲート電極１５Ｄ上の導電膜がエッチングされにくくなり、ソース配線１７ｓとドレイン配線１７ｄとが分離される時期を遅らせることができる。したがって、ソース配線１７ｓとドレイン配線１７ｄとの間にチャージアップに起因する電位差が生じてＴＦＴ１０にプラズマダメージが生じることをより適切に防止できる。
【００６８】
なお、本実施形態では、基板面法線方向から見てソース配線１７ｓが形成されている領域の一部からドレイン配線１７ｄが形成されている領域の一部にかけてダミーゲート電極１５Ｄを設けているが、これに加えて、基板面法線方向から見てソース配線１７ｓが形成されている領域の一部からゲート配線１７ｇが形成されている領域の一部にかけて、および／または、基板面法線方向から見てドレイン配線１７ｄが形成されている領域の一部からゲート配線１７ｇが形成されている領域の一部にかけてダミーゲート電極１５Ｄを設けてもよい。これにより、ゲート配線１７ｇとソース配線１７ｓとの間、および／またはゲート配線１７ｇとドレイン配線１７ｄとの間が分離される時期を遅らせ、ＴＦＴ１０にプラズマダメージが生じることをより適切に防止できる。
【００６９】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００７０】
本発明は、少なくとも１つのＴＦＴと、このＴＦＴに対して電気的に接続されていない配線とを有する半導体装置およびその製造方法に適用できる。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施形態にかかる半導体装置に備えられるＴＦＴおよびその周囲の構成を示す平面図である。
【図２】（ａ）〜（ｄ）は、図１に示した半導体装置の製造工程を示す説明図である。
【図３】図１に示した間隔ＣおよびＤに対応する部分のエッチング工程中における断面模式図である。
【図４】本発明の他の実施形態にかかる半導体装置に備えられるＴＦＴおよびその周囲の構成を示す平面図である。
【図５】（ａ）および（ｂ）は、図４に示した半導体装置の製造工程を示す説明図である。
【符号の説明】
【００７２】
１  半導体装置
１０  ＴＦＴ（薄膜トランジスタ）
１１  絶縁基板
１２  バッファ層
１２ａ  第１バッファ層
１２ｂ  第２バッファ層
１３  半導体層
１３ｃ  チャネル領域
１３ｄ  ドレイン領域
１３ｓ  ソース領域
１４  ゲート絶縁膜
１５  ゲート電極
１５Ｄ  ダミーゲート電極
１６  層間絶縁膜
１７ｄ  ドレイン配線
１７ｇ  ゲート配線
１７ｓ  ソース配線
１８  配線（非接続配線）
【図１】
2010010225.tif 000003
【図２】
2010010225.tif 000004
【図３】
2010010225.tif 000005
【図４】
2010010225.tif 000006
【図５】
2010010225.tif 000007