(57)【要約】【課題】サイリスタ内の残存キャリアがサイリスタ相互に及ぼす影響を抑制し、転流時臨界電圧上昇率を改善し、小型化を図ることができ、更に電流上昇率耐量を向上することができるサイリスタを提供する。【解決手段】逆並列接続構造を有するサイリスタ１において、第１の主サイリスタと第２の主サイリスタとの間にｐｎ接合によって双方を分離する接合分離領域２１０が配設される。第１の主サイリスタは第５の半導体領域２５、第３の半導体領域２３、第１の半導体領域２１及び第７の半導体領域２７により構成される。第２の主サイリスタは第４の半導体領域２４、第２の半導体領域２２、第７の半導体領域２７及び第８の半導体領域２８により構成される。【選択図】図１
2010245377.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１の表面上に配設された第１の主電極及び制御電極と、
前記半導体基板の前記第１の表面と反対の第２の表面上に配設された第２の主電極と、を備え、
前記半導体基板が、
互いに離間して配設された第１の導電型の第１の半導体領域及び第２の半導体領域と、
前記第１の半導体領域の前記第１の表面側に接続された前記第１の導電型とは反対の第２の導電型の第３の半導体領域と、
前記第２の半導体領域の前記第１の表面側に接続され、前記第３の半導体領域とは離間して配設された前記第２の導電型の第４の半導体領域と、
前記第３の半導体領域の前記第１の表面側に接続された前記第１の導電型の第５の半導体領域と、
前記第４の半導体領域の前記第１の表面側に接続され、前記第５の半導体領域とは離間して配設された前記第１の導電型の第６の半導体領域と、
前記第１の半導体領域及び前記第２の半導体領域の前記第２の表面側に接続された前記第２の導電型の第７の半導体領域と、
前記第２の半導体領域に対向して前記第７の半導体領域の前記第２の表面側に接続された第１の導電型の第８の半導体領域と、
前記第１の半導体領域と前記第２の半導体領域との間に前記第１の表面から前記第７の半導体領域に渡って配設された接合分離領域と、を備え、
前記第１の主電極が前記第３の半導体領域、前記第４の半導体領域及び前記第５の半導体領域に接続され、
前記第２の主電極が前記第７の半導体領域及び前記第８の半導体領域に接続され、
前記制御電極が、前記第１の主電極に離間して配設され、前記第３の半導体領域、前記第４の半導体領域及び前記第６の半導体領域に接続されていることを特徴とするサイリスタ。
【請求項２】
前記第１の半導体領域と前記第２の半導体領域との間以外の前記第１の半導体領域の外周において前記第１の表面から前記第７の半導体領域に渡って配設された第１の外周接合分離領域と、
前記第１の半導体領域と前記第２の半導体領域との間以外の前記第２の半導体領域の外周において前記第１の表面から前記第７の半導体領域に渡って配設された第２の外周接合分離領域と、を更に備え、
前記接合分離領域は、前記第１の外周接合分離領域、前記第２の外周接合分離領域のそれぞれの断面構造と同一断面構造を有し、
前記制御電極に接続され、前記第３の半導体領域の前記第１の表面側に接続された第１の導電型の第９の半導体領域を更に備えたことを特徴とする請求項１に記載のサイリスタ。
【請求項３】
前記制御電極と前記第３の半導体領域との第１の接続面積が前記制御電極と前記第４の半導体領域及び前記第６の半導体領域との第２の接続面積に比べて小さいことを特徴とする請求項１に記載のサイリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタに関し、特に逆並列接続構造を有するサイリスタに関する。
【背景技術】
【０００２】
１つの半導体チップ内にサイリスタの逆並列接続構造を有する半導体素子、いわゆるトライアック（TRIAC：Triode AC Switch）が知られている。トライアックを交流制御素子として使用する場合、同一半導体チップ内のサイリスタの動作は交互に行われる。このとき、一方のサイリスタがオフ状態になっても半導体チップ内にはキャリアが存在し、このキャリアは逆方向電圧の印加時にトリガー電流となり、サイリスタに誤動作を生じる場合がある。
【０００３】
このような誤動作はサイリスタの逆方向電圧の立ち上がりが速いほど発生し易い。この誤動作に対する耐量は逆方向電圧の立ち上がり速度である転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃにより定義されている。誤動作を防止するためには、転流時臨界電圧上昇率の値をより大きく設定することが好ましい。
【０００４】
転流時臨界電圧上昇率を改善するためには、２つの逆並列接続されたサイリスタ内の残存キャリアが相互に影響を及ぼさない構造を採用することが重要である。下記特許文献１には、逆並列接続された２つのサイリスタ間の間隔を大きくすることによって、サイリスタ内の残存キャリアが相互に影響を及ぼさない双方向サイリスタが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭５８−１３４４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に開示された双方向サイリスタにおいては、以下の点について配慮がなされていなかった。
【０００７】
双方向サイリスタにおいて、逆並列接続された２つのサイリスタ間の間隔は拡大されているが、この拡大された領域もサイリスタ動作に使用されるために、転流時臨界電圧上昇率を十分に改善することができない。
【０００８】
そこで、２つのサイリスタ間にサイリスタ動作を発生させないために、空間的に離れた２つのチップによって双方向サイリスタを構成することが考えられる。このような構造を有する双方向サイリスタにおいては、サイリスタ内の残存キャリアが相互に影響を及ぼさない効果はあるものの、２つのチップの電極パッドにそれぞれ個別にワイヤのボンディングを行う必要が生じる。このため、２つの半導体チップにより構成された双方向サイリスタにおいては、電極パッドの占有面積が増大し、大型化してしまう。更に、２つの半導体チップを製作しなくてはならないので、生産コストが増大する。
【０００９】
また、双方向サイリスタにおいては、キャリアの捕獲媒体となる重金属をチップ内に拡散し、キャリアのライフタイムを短くし、残存キャリアを速やかに消滅させる手法は、転流時臨界電圧上昇率を改善するために有効である。しかしながら、拡散された重金属は他の特性に悪影響を及ぼす。例えば、重金属は、ゲートトリガー電流の増加を招き、或いは抵抗の増加に伴う発熱量の増加によって電流上昇率（ｄｉ／ｄｔ）耐量の低下を誘発する。
【００１０】
本発明は上記課題を解決するためになされたものである。従って、本発明は、サイリスタ内の残存キャリアがサイリスタ相互に及ぼす影響を抑制することができ、転流時臨界電圧上昇率を改善することができるとともに、小型化を図ることができ、更に電流上昇率耐量を向上することができる逆並列接続構造を有するサイリスタを提供することである。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明の実施例に係る特徴は、サイリスタにおいて、半導体基板と、半導体基板の第１の表面上に配設された第１の主電極及び制御電極と、半導体基板の第１の表面と反対の第２の表面上に配設された第２の主電極と、を備え、半導体基板が、互いに離間して配設された第１の導電型の第１の半導体領域及び第２の半導体領域と、第１の半導体領域の第１の表面側に接続された第１の導電型とは反対の第２の導電型の第３の半導体領域と、第２の半導体領域の第１の表面側に接続され、第３の半導体領域とは離間して配設された第２の導電型の第４の半導体領域と、第３の半導体領域の第１の表面側に接続された第１の導電型の第５の半導体領域と、第４の半導体領域の第１の表面側に接続され、第５の半導体領域とは離間して配設された第１の導電型の第６の半導体領域と、第１の半導体領域及び第２の半導体領域の第２の表面側に接続された第２の導電型の第７の半導体領域と、第２の半導体領域に対向して第７の半導体領域の第２の表面側に接続された第１の導電型の第８の半導体領域と、第１の半導体領域と第２の半導体領域との間に第１の表面から第７の半導体領域に渡って配設された接合分離領域と、を備え、第１の主電極が第３の半導体領域、第４の半導体領域及び第５の半導体領域に接続され、第２の主電極が第７の半導体領域及び第８の半導体領域に接続され、制御電極が、第１の主電極に離間して配設され、第３の半導体領域、第４の半導体領域及び第６の半導体領域に接続されている。
【００１２】
実施例の特徴に係るサイリスタにおいて、第１の半導体領域と第２の半導体領域との間以外の第１の半導体領域の外周において第１の表面から第７の半導体領域に渡って配設された第１の外周接合分離領域と、第１の半導体領域と第２の半導体領域との間以外の第２の半導体領域の外周において第１の表面から第７の半導体領域に渡って配設された第２の外周接合分離領域と、を更に備え、接合分離領域は、第１の外周接合分離領域、第２の外周接合分離領域のそれぞれの断面構造と同一断面構造を有し、制御電極に接続され、第３の半導体領域の第１の表面側に接続された第１の導電型の第９の半導体領域を更に備えることが好ましい。
【００１３】
実施例の特徴に係るサイリスタにおいて、制御電極と第３の半導体領域との第１の接続面積が制御電極と第４の半導体領域及び第６の半導体領域との第２の接続面積に比べて小さいことが好ましい。
【発明の効果】
【００１４】
本発明によれば、サイリスタ内の残存キャリアがサイリスタ相互に及ぼす影響を抑制することができ、転流時臨界電圧上昇率を改善することができるとともに、小型化を図ることができ、更に電流上昇率耐量を向上することができる逆並列接続構造を有するサイリスタを提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例１に係る逆並列接続構造を有するサイリスタの断面図（図２及び図３に示すＦ１−Ｆ１切断線において切った断面図）である。
【図２】図１に示すサイリスタの上面図である。
【図３】図１に示すサイリスタの底面図である。
【図４】実施例１に係るサイリスタの製造方法を説明する第１の工程断面図である。
【図５】第２の工程断面図である。
【図６】第３の工程断面図である。
【図７】第４の工程断面図である。
【図８】本発明の実施例２に係る逆並列接続構造を有するサイリスタの断面図（図９及び図１０に示すＦ８−Ｆ８切断線において切った断面図）である。
【図９】図４に示すサイリスタの上面図である。
【図１０】図４に示すサイリスタの底面図である。
【発明を実施するための形態】
【００１６】
次に、図面を参照して、本発明の実施例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【００１７】
また、以下に示す実施例はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１８】
（実施例１）
本発明の実施例１は、逆並列接続構造を有するサイリスタに本発明を適用した例を説明するものである。
【００１９】
［サイリスタのデバイス構造］
図１乃至図３に示すように、第１の実施の形態に係る逆並列接続構造を有するサイリスタ１は、半導体基板２と、半導体基板２の第１の表面２Ａ（図１中、上側表面）上に配設された第１の主電極３（Ｔ１）及び制御電極４（ゲート電極Ｇ）と、半導体基板２の第１の表面２Ａと反対の第２の表面２Ｂ（図１中、下側表面）上に配設された第２の主電極５（Ｔ２）とを備えている。半導体基板２は、互いに離間して配設された第１の導電型の第１の半導体領域２１及び第２の半導体領域２２と、第１の半導体領域２１の第１の表面２Ａ側に接続された第１の導電型とは反対の第２の導電型の第３の半導体領域２３と、第２の半導体領域２２の第１の表面２Ａ側に接続され、第１の半導体領域２１及び第３の半導体領域２３とは離間して配設された第２の導電型の第４の半導体領域２４と、第３の半導体領域２３の第１の表面２Ａ側に接続され第１、第２、第４半導体領域２１、２２、２４とは離間して配設された第１の導電型の第５の半導体領域２５と、第４の半導体領域２４の第１の表面２Ａ側に接続され、第１、第２、第３、第５の半導体領域２１、２２、２３、２５とは離間して配設された第１の導電型の第６の半導体領域２６と、第１の半導体領域２１及び第２の半導体領域２２の第２の表面２Ｂ側に接続された第２の導電型の第７の半導体領域２７と、第２の半導体領域２２に対向して第７の半導体領域２７の第２の表面２Ｂ側に接続され第１、第２の半導体領域２１、２２とは離間して配設された第１の導電型の第８の半導体領域２８と、制御電極４に接続され、第３の半導体領域２３の第１の表面２Ａ側に接続され第５の半導体領域２５とは離間して配設された第１の導電型の第９の半導体領域２９とを備えている。更に、半導体基板２には、第１の半導体領域２１と第２の半導体領域２２との間に第１の表面２Ａから第７の半導体領域２７に渡って配設された接合分離領域２１０が配設されている。
【００２０】
第１の主電極３は第３の半導体領域２３、第４の半導体領域２４及び第５の半導体領域２５に接続されている。第２の主電極５は第７の半導体領域２７及び第８の半導体領域２８に接続されている。そして、制御電極４は、第１の主電極３に離間して配設され、第３の半導体領域２３、第４の半導体領域２４、第６の半導体領域２６及び第９の半導体領域２９に接続されている。
【００２１】
ここで、実施例１において、第１の導電型はｎ型であり、第２の導電型はｐ型である。従って、第１の半導体領域２１、第２の半導体領域２２、第５の半導体領域２５、第６の半導体領域２６、第８の半導体領域２８及び第９の半導体領域２９はｎ型である。また、第３の半導体領域２３、第４の半導体領域２４及び第７の半導体領域２７はｐ型である。
【００２２】
実施例１に係る逆並列接続構造を有するサイリスタ１は、第１の主サイリスタ、第２の主サイリスタ及びゲート機構部（補助サイリスタ）を備えている。第１の主サイリスタは、図１乃至図３中、接合分離領域２１０を中心として左側の約半分に配設され、第５の半導体領域２５、第３の半導体領域２３、第１の半導体領域２１及び第７の半導体領域２７により構成されている。すなわち、第１の主サイリスタは第１の主電極３から第２の主電極５に向かってｎｐｎｐ構造を有する。第２の主サイリスタは、図１乃至図３中、接合分離領域２１０を中心として右側の約半分に配設され、第４の半導体領域２４、第２の半導体領域２２、第７の半導体領域２７及び第８の半導体領域２８により構成されている。すなわち、第２の主サイリスタは第１の主電極３から第２の主電極５に向かってｐｎｐｎ構造を有する。第１の主サイリスタと第２の主サイリスタとは、双方の間に配設された接合分離領域２１０によって電気的に分離されている。
【００２３】
ゲート機構部は、第１の主サイリスタに配設された第１のゲート機構部と、接合分離領域２１０によって第１のゲート機構部とは独立に配設され、第２の主サイリスタに配設された第２のゲート機構部とを備えている。第１のゲート機構部は、第１の主サイリスタ側の第９の半導体領域２９、第３の半導体領域２３、第１の半導体領域２１、第７の半導体領域２７及び第２の主サイリスタ側の第８の半導体領域２８により構成されている。第２のゲート機構部は、第２の主サイリスタ側に配設された第６の半導体領域２６、第４の半導体領域２４、第２の半導体領域２２、第７の半導体領域２７及び第８の半導体領域２８により構成されている。
【００２４】
実施例１において、第１の半導体領域２１、第２の半導体領域２２は、いずれもｎ型コレクタ領域であり、ｎ型シリコン単結晶基板の不純物密度をそのまま利用して形成される。つまり、第１の半導体領域２１及び第２の半導体領域２２は、１つの半導体チップを構築する１つの半導体基板２に配設され、更に接合分離領域２１０を中心としてその両側に同一層において配設されている。ここで、半導体基板２は、製造プロセスにおいて半導体ウエーハからダイシング工程によって細分化された状態にある。第１の半導体領域２１及び第２の半導体領域２２は、例えば７．２×１０13atoms／cm3−１．４×１０14atoms／cm3の不純物密度に設定され、１００μｍ−１９０μｍの厚さを有する。
【００２５】
第３の半導体領域２３及び第４の半導体領域２４は表面ｐ型ベース領域である。第３の半導体領域２３は、第１の半導体領域２１の第１の表面２Ａからｐ型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。同様に、第４の半導体領域２４は、第２の半導体領域２２の第１の表面２Ａからｐ型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。第３の半導体領域２３及び第４の半導体領域２４はいずれも例えば５．０×１０16atoms／cm3−３．０×１０18atoms／cm3の不純物密度に設定される。第３の半導体領域２３の第１の表面２Ａから第１の半導体領域２１までの接合深さ、並びに第４の半導体領域２４の第１の表面２Ａから第２の半導体領域２２までの接合深さはいずれも３５μｍ−６５μｍに設定される。
【００２６】
第７の半導体領域２７は、裏面ｐ型ベース領域であり、第１の半導体領域２１及び第２の半導体領域２２の第２の表面２Ｂからｐ型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第７の半導体領域２７は例えば５．０×１０16atoms／cm3−３．０×１０18atoms／cm3の不純物密度に設定される。第７の半導体領域２７の第２の表面２Ｂから第１の半導体領域２１、第２の半導体領域２２のそれぞれまでの接合深さは３５μｍ−６５μｍに設定される。
【００２７】
第５の半導体領域２５は、表面ｎ型エミッタ領域であり、第１の半導体領域２１の第１の表面２Ａ（実際には第３の半導体領域２３の表面）からｎ型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第５の半導体領域２５は例えば１．０×１０19atoms／cm3−５．０×１０20atoms／cm3の不純物密度に設定される。第５の半導体領域２５の第１の表面２Ａから第３の半導体領域２３までの接合深さは１５μｍ−３５μｍに設定される。
【００２８】
第８の半導体領域２８は、裏面ｎ型エミッタ領域であり、第２の半導体領域２２の第２の表面２Ｂ（実際には第７の半導体領域２７の表面）からｎ型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。この第８の半導体領域２８は例えば１．０×１０19atoms／cm3−５．０×１０20atoms／cm3の不純物密度に設定される。第８の半導体領域２８の第２の表面２Ｂから第７の半導体領域２７までの接合深さは１５μｍ−４５μｍに設定される。
【００２９】
第６の半導体領域２６、第９の半導体領域２９はいずれもｎ型ゲート領域である。第６の半導体領域２６は、第２の半導体領域２２の第１の表面２Ａ（実際には第４の半導体領域２４の表面）からｎ型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。同様に、第９の半導体領域２９は、第１の半導体領域２１の第１の表面２Ａ（実際には第３の半導体領域２３の表面）からｎ型不純物をイオン注入法又は拡散法により導入し活性化することにより形成される。第６の半導体領域２６、第９の半導体領域２９はいずれも例えば１．０×１０19atoms／cm3−５．０×１０20atoms／cm3の不純物密度に設定される。第６の半導体領域２６の第１の表面２Ａから第４の半導体領域２４までの接合深さ、第９の半導体領域２９の第１の表面２Ａから第３の半導体領域２３までの接合深さはいずれも１５μｍ−３５μｍに設定される。
【００３０】
第１の主電極３は、半導体基板２の第１の表面２Ａ上に形成された絶縁膜（パッシベーション膜）６上に配設され、この絶縁膜６に配設された接続孔６Ａを通して第３の半導体領域２３等に電気的に接続される。第１の主電極３には例えばスパッタリング法又は蒸着法により成膜されたアルミニウムにより構成されている。また、第１の主電極２１には銅、ニッケル等の金属膜を使用することができる。絶縁膜６には例えばシリコン酸化膜を使用することができる。
【００３１】
図２に示すように、第１の主電極３の複数箇所にはこの第１の主電極３と第３の半導体領域２３との間を電気的に接続する第１の短絡部３Ｓが配設されている。この第１の短絡部３Ｓは、いわゆるエミッタショート構造を構築し、第１の主電極３と制御電極４との間のゲートトリガ電流ＩGTの電流経路を短くし、実効的なゲートトリガ電流ＩGTを増大する機能を有する。つまり、エミッタショート構造を採用することにより、臨界電圧上昇率（ｄｖ／ｄｔ）耐量を向上することができ、サイリスタ１の誤動作を防止することができる。
【００３２】
制御電極４は、絶縁膜６上に配設され、絶縁膜６に配設された接続孔６Ｂを通して第３の半導体領域２３等に電気的に接続される。ゲート電極４は実施例１において第１の主電極３と同一導電性材料により形成されかつ同一導電層により構成されている。図１及び図２に示すように、第１の主サイリスタ側に配設された第９の半導体領域２９と第２の主サイリスタ側に配設された第６の半導体領域２６とは半導体基板２の中央部であって半導体基板２の下辺に接合分離領域２１０を介して近接するように配設され、制御電極４は接合分離領域２１０を跨いで第９の半導体領域２９、第６の半導体領域２６のそれぞれに接続されている。つまり、制御電極４は短い距離において第１のゲート機構部と第２のゲート機構部とに接続され、第９の半導体領域２９側か第６の半導体領域２６側かにワイヤを接続すれば、このワイヤは第１のゲート機構部、第２のゲート機構部の双方に電気的に接続されることになる。
【００３３】
第２の主電極５は、半導体基板２の第２の表面２Ｂ上に配設され、第７の半導体領域２７及び第８の半導体領域２８に電気的に接続される。第２の主電極５は前述の第１の主電極３と同一導電性材料により構成されている。
【００３４】
図３に示すように、第２の主電極５の複数箇所にはこの第２の主電極５と第８の半導体領域２８との間を電気的に接続する第２の短絡部５Ｓが配設されている。この第２の短絡部５Ｓは、前述の第１の短絡部３Ｓと同様に、エミッタショート構造を構築する。
【００３５】
接合分離領域２１０は、第１の主サイリスタと第２の主サイリスタとの間であって、図２中、半導体基板２の上辺からそれに対向する下辺に向かって半導体基板２を２分割するように延伸し、図１中、第１の主面２Ａから第２の主面２Ｂに渡って配設されている。接合分離領域２１０は、ｐ型半導体領域により構成され、第１の主サイリスタと第２の主サイリスタとの間をｐｎ接合分離によって電気的に分離している。
【００３６】
実施例１に係るサイリスタ１において、１辺が例えば１ｍｍ−５ｍｍの寸法を有する平面方形形状の半導体基板２が使用される場合、接合分離領域２１０の第１の主サイリスタと第２の主サイリスタとの間の幅寸法Ｗを例えば２００μｍ−４００μｍの微小寸法に設定することができる。接合分離領域２１０は、半導体基板２の厚さ方向の中央部において、第１の半導体領域２１の第２の半導体領域２２に向かい合う側面、第２の半導体領域２２の第１の半導体領域２１に向かい合う側面のそれぞれの奥深い領域にｐｎ接合面を生成する必要があるので、第３の半導体領域２３及び第４の半導体領域２４の接合深さや第７の半導体領域２７の接合深さよりも深い接合深さを有するｐ型半導体領域によって形成されている。実施例１においては、接合分離領域２１０は、半導体基板２の第１の主面２Ａ、第２の主面２Ｂのそれぞれからｐ型不純物をイオン注入法又は拡散法により導入し活性化することにより形成されている。接合分離領域２１０のｐ型半導体領域は例えば１．０×１０17atoms／cm3−５．０×１０20atoms／cm3の不純物密度に設定される。
【００３７】
図１及び図２に示すように、第１の主サイリスタの外周囲すなわち接合分離領域２１０、半導体基板２の上辺左側、左辺及び下辺左側に沿って第１の外周接合領域２０１が配設され、第２の主サイリスタの外周囲すなわち接合分離領域２１０、半導体基板２の上辺右側、右辺及び下辺右側に沿って第２の外周囲接合領域２０２が配設されている。第１の外周接合領域２０１、第２の外周接合領域２０２は、いずれも第１の主面２Ａから第２の主面２Ｂに向かい第７の半導体領域２７に接続され、ｐ型半導体領域により構成されている。つまり、第１の外周接合領域２０１、第２の外周接合領域２０２はｐｎ接合分離領域である。この第１の外周接合領域２０１、第２の外周接合領域２０２は、半導体基板２とその外周との絶縁分離の機能を有する。実施例１において、前述の接合分離領域２１０は、この第１の外周接合領域２０１、第２の外周接合領域２０２のそれぞれの断面構造と同一断面構造により構成されている。
【００３８】
［サイリスタの動作］
次に、前述の実施例１に係る双方向サイリスタ１の動作は以下の通りである。
【００３９】
（１）第１のモード
図１に示すように、第１のモード（モード１）は、第１の主電極（Ｔ１）３を基準にして、第２の主電極（Ｔ２）５に正電位を印加し、制御電極（Ｇ）４に正電位を印加し、ターンオン動作を実行する。第１のモードにおいては、次の動作によって第１の主サイリスタがオン状態になる。まず、制御電極４から第３の半導体領域２３を通して第１の主電極３にゲートトリガ電流ＩGT（１）が流れる。これにより、第３の半導体領域２３に電圧降下が生じ、第３の半導体領域２３と第５の半導体領域２５との間のｐｎ接合が順バイアス状態となり、第５の半導体領域２５から第３の半導体領域２３に電子が注入される。第３の半導体領域２３に注入された電子の一部は第１の半導体領域２１に注入され、この第１の半導体領域２１に電子が蓄積される。この結果、第７の半導体領域２７から第１の半導体領域２１に正孔の注入が生じる。第１の半導体領域２１に注入された正孔の一部は第３の半導体領域２３に注入され、第５の半導体領域２５から第３の半導体領域２３への電子の注入が増幅される。そして、最終的に、第２の主電極５、第７の半導体領域２７、第１の半導体領域２１、第３の半導体領域２３、第５の半導体領域２５及び第１の主電極３の電流経路につまり第１の主サイリスタに主電流Ｉ1が流れる。
【００４０】
（２）第２のモード
図１に示すように、第２のモード（モード２）は、第１の主電極（Ｔ１）３を基準にして、第２の主電極（Ｔ２）５に正電位を印加し、制御電極（Ｇ）４に負電位を印加し、ターンオン動作を実行する。第２のモードにおいては、次の動作によって第１の主サイリスタがオン状態になる。まず、第１の主電極３から第３の半導体領域２３を通して制御電極４にゲートトリガ電流ＩGT（２）が流れる。これにより、第３の半導体領域２３に電圧降下が生じ、第３の半導体領域２３と第９の半導体領域２９との間のｐｎ接合が順バイアス状態となり、第９の半導体領域２９から第３の半導体領域２３に電子が注入される。第３の半導体領域２３に注入された電子の一部は第１の半導体領域２１に注入され、この第１の半導体領域２１に電子が蓄積される。この結果、第７の半導体領域２７から第１の半導体領域２１に正孔の注入が生じる。第１の半導体領域２１に注入された正孔の一部は第３の半導体領域２３に注入され、第９の半導体領域２９から第３の半導体領域２３への電子の注入が増幅される。そして、最終的に、第９の半導体領域２９、第３の半導体領域２３、第１の半導体領域２１及び第７の半導体領域２７の電流経路につまり第１のゲート機構部（補助サイリスタ）が導通状態になる。
【００４１】
この第１のゲート機構部が導通状態になると、第１のゲート機構部の電子及び正孔の注入動作がゲート機構部に近接している第１の主サイリスタに転移し若しくは波及し、この第１の主サイリスタのターンオン動作が開始される。第１のモードと同様に、第１の主サイリスタにおいては、第２の主電極５から第１の主電極３に、第７の半導体領域２７、第１の半導体領域２１、第３の半導体領域２３、第５の半導体領域２５のそれぞれを通して主電流Ｉ1が流れる。
【００４２】
（３）第３のモード
図１に示すように、第３のモード（モード３）は、第１の主電極（Ｔ１）３を基準にして第２の主電極（Ｔ２）５が負電位のときに、制御電極（Ｇ）４を負電位にし、ターンオンを実行する。第３のモードにおいては、次の動作によって第２の主サイリスタがオン状態になる。まず、第１の主電極３から第４の半導体領域２４を通して制御電極４にゲートトリガ電流ＩGT（３）が流れる。これにより、第４の半導体領域２４に電圧降下が生じ、第４の半導体領域２４と第６の半導体領域２６との間のｐｎ接合が順バイアス状態となり、第６の半導体領域２６から第４の半導体領域２４に電子が注入される。第４の半導体領域２４に注入された電子の一部は第２の半導体領域２２に注入され、この第２の半導体領域２２に電子が蓄積される。この結果、第２の半導体領域２２と第４の半導体領域２４との間のｐｎ接合の順バイアス状態が強められ、第４の半導体領域２４から第２の半導体領域２２に正孔の注入が生じる。この正孔は、第２の半導体領域２２、第７の半導体領域２７のそれぞれを経て第２の主電極５に流れる。この正孔の流れにより第７の半導体領域２７に電圧降下が生じ、第７の半導体領域２７と第８の半導体領域２８との間のｐｎ接合が順バイアス状態になり、第８の半導体領域２８から第７の半導体領域２７に電子が注入される。この電子の一部は第２の半導体領域２２に注入される。これにより、第２のゲート機構部（補助サイリスタ）が導通状態になる。
【００４３】
この第２のゲート機構部が導通状態になると、第２のゲート機構部の電子及び正孔の注入動作が第２のゲート機構部に近接している第２の主サイリスタに転移し若しくは波及し、この第２の主サイリスタのターンオン動作が開始される。すなわち、第２の主サイリスタにおいては、第１の主電極３から第２の主電極５に、第４の半導体領域２４、第２の半導体領域２２、第７の半導体領域２７、第８の半導体領域２８のそれぞれを通して主電流Ｉ2が流れる。
【００４４】
（４）第４のモード
図１に示すように、第４のモード（モード４）は、第１の主電極（Ｔ１）３を基準にして、第２の主電極（Ｔ２）５に負電位を印加し、制御電極（Ｇ）４に正電位を印加し、ターンオン動作を実行する。第４のモードにおいては、次の動作によって第２の主サイリスタがオン状態になる。まず、制御電極４から第４の半導体領域２４を通して第１の主電極３にゲートトリガ電流ＩGT（４）が流れる。これにより、第４の半導体領域２４に電圧降下が生じ、第４の半導体領域２４と第６の半導体領域２６との間のｐｎ接合が順バイアス状態となり、第６の半導体領域２６から第４の半導体領域２４に電子が注入される。第４の半導体領域２４に注入された電子の一部は第２の半導体領域２２に注入され、この第２の半導体領域２２に電子が蓄積される。この結果、第２の半導体領域２２と第４の半導体領域２４との間のｐｎ接合の順バイアスが強められ、第４の半導体領域２４から第２の半導体領域２２に正孔の注入が生じる。この正孔は、第２の半導体領域２２、第７の半導体領域２７のそれぞれを経て第２の主電極５に流れる。これにより、第７の半導体領域２７に電圧降下が生じ、第７の半導体領域２７と第８の半導体領域２８との間のｐｎ接合が順バイアス状態になり、第８の半導体領域２８から第７の半導体領域２７に電子が注入される。この電子は第２の半導体領域２２に注入される。
【００４５】
この結果、第３のモードと同様に、第２の主サイリスタのターンオン動作が開始される。すなわち、第２の主サイリスタにおいては、第１の主電極３から第２の主電極５に、第４の半導体領域２４、第２の半導体領域２２、第７の半導体領域２７、第８の半導体領域２８のそれぞれを通して主電流Ｉ2が流れる。
【００４６】
［サイリスタの製造方法］
実施例１に係るサイリスタ１の製造方法は以下の通りである。まず最初に、図４に示すように、半導体基板２が準備される。ここでは、半導体基板２には第１の半導体領域２１及び第２の半導体領域２２を形成するためのｎ型不純物が導入されている。また、この時点において、半導体基板２は、複数のサイリスタ１を同一製造工程において製造することができ、ダイシング工程によって分割される前の半導体ウエーハである。
【００４７】
図５に示すように、複数のサイリスタ１間となる領域において、半導体基板２に第１の外周接合領域２０１及び第２の外周接合領域２０２が形成されるとともに、個々のサイリスタ１の中央部分において、半導体基板２に接合分離領域２１０が形成される。つまり、第１の外周接合領域２０１及び第２の外周接合領域２０２と接合分離領域２１０とは同一製造工程において形成される。前述のように、第１の外周接合領域２０１、第２の外周接合領域２０２、接合分離領域２１０のそれぞれは、半導体基板２の第１の主面２Ａ、第２の主面２Ｂのそれぞれからｐ型不純物を導入し、このｐ型不純物を活性化することにより形成される。この結果、半導体基板２には、第１の外周接合領域２０１及び接合分離領域２１０により周囲が取り囲まれた第１の半導体領域２１と、第２の外周接合領域２０２及び接合分離領域２１０により周囲が取り囲まれ、接合分離領域２１０により第１の半導体領域２１に対してｐｎ接合分離がなされた第２の半導体領域２２が形成される。
【００４８】
図６に示すように、半導体基板２の第１の主面２Ａ側において、第１の半導体領域２１に第３の半導体領域２３が形成され、第２の半導体領域２２に第４の半導体領域２４が形成される。更に、半導体基板２の第２の主面２Ｂ側において、第１の半導体領域２１及び第２の半導体領域２２に第７の半導体領域２７が形成される。第３の半導体領域２３、第４の半導体領域２４の形成には例えばフォトリソグラフィ技術を用いて形成されたマスクを使用してｐ型不純物が導入され、第３の半導体領域２３、第４の半導体領域２４のそれぞれは同一製造工程において形成される。第７の半導体領域２７は半導体基板２の第２の主面２Ａの全域にｐ型不純物を導入することにより形成される。
【００４９】
図７に示すように、半導体基板２の第１の主面２Ａ側において、第３の半導体領域２３に第５の半導体領域２５及び第９の半導体領域２９が形成され、第４の半導体領域２４に第６の半導体領域２６が形成される。更に、半導体基板２の第２の主面２Ｂ側において、第７の半導体領域２７に第８の半導体領域２８が形成される。第５の半導体領域２５、第９の半導体領域２９、第６の半導体領域２６の形成には例えばフォトリソグラフィ技術を用いて形成されたマスクを使用してｎ型不純物が導入され、第５の半導体領域２５、第９の半導体領域２９、第６の半導体領域２６のそれぞれは同一製造工程において形成される。第８の半導体領域２８は同様に例えばフォトリソグラフィ技術を用いて形成されたマスクを使用して第７の半導体領域２７にｎ型不純物を導入することにより形成される。
【００５０】
半導体基板２の第１の主面２Ａ上に絶縁膜６が形成され、この絶縁膜６に接続孔６Ａ及び６Ｂが形成される。前述の図１乃至図３に示すように、絶縁膜６上に接続孔６Ａ、６Ｂのそれぞれを通して各領域に接続される第１の主電極３及び制御電極４が形成され、半導体基板２の第２の主面２Ｂ上に第２の主電極５が形成される。これら一連の製造工程が終了すると、実施例１に係る逆並列接続構造を有するサイリスタ１を完成させることができる。
【００５１】
［サイリスタの特徴］
前述の実施例１に係る逆並列接続構造を有するサイリスタ１においては、第１の主サイリスタと第２の主サイリスタとの間に接合分離領域２１０を備え、この接合分離領域２１０によって第１の主サイリスタと第２の主サイリスタとの間を第１の主面２Ａ側及び第２の主面２Ｂ側から形成したｐｎ接合によって分離したので、小型で一方の主サイリスタ内に残存するキャリアが他の一方の主サイリスタの動作に及ぼす影響を抑制することができ、転流時臨界電圧上昇率を改善することができる。つまり、サイリスタ１の誤動作を防止することができる。そして、主サイリスタ内に残存するキャリアの重金属を利用した捕獲が必要としなくなるので、重金属に起因するゲートトトリガー電流の増加を抑制することができ、或いは抵抗の増加に伴う発熱量の増加を抑制することができ、サイリスタ１の電流上昇率耐量の低下を抑制することができる。
【００５２】
更に、サイリスタ１においては、第１の主サイリスタの第９の半導体領域２９と第２の主サイリスタの第６の半導体領域２６とを接合分離領域２１０を跨いで近くに配設し、第９の半導体領域２９と第６の半導体領域２６とに接続された制御電極４を配設したので、制御電極４には１カ所のワイヤを接続すれば足りる。従って、第１の主サイリスタ側、第２の主サイリスタ側のそれぞれにワイヤを接続する必要がないので、ワイヤの接続領域を削減することができ、小型化を図ることができる。
【００５３】
更に、サイリスタ１においては、ｐｎ接合により分離する簡易な構造を有する接合分領域２１０を備え、トレンチを形成して絶縁膜を埋め込むような複雑な構造を有する分離構造に比べて簡易に製作することができる。しかも、接合分離領域２１０はサイリスタ１の製造方法において第１の外周分離構造２０１及び第２の外周分離構造２０２と同一構造でかつ同一製造工程により形成されているので、製造上はマスクのパターンを変更するだけで、特に製造工程を追加することなく接合分離領域２１０を形成することができる。
【００５４】
（実施例２）
本発明の実施例２は、特定のモードに適した逆並列接続構造を有するサイリスタ１を構築した例を説明するものである。
【００５５】
［サイリスタのデバイス構造］
図８乃至図１０に示すように、実施例２に係る逆並列接続構造を有するサイリスタ１は、基本的には前述の実施例１に係る逆並列接続構造を有するサイリスタ１と同一構造を有するが、第１の主サイリスタ側の第９の半導体領域２９（図１参照。）を無くしたものである。そして、第９の半導体領域２９を設けていない結果、第９の半導体領域２９の占有面積、第９の半導体領域２９とその周囲との離間面積等を無くすことができ、第１の主サイリスタ側の制御電極４と第３の半導体領域２３との接続面積を、第２の主サイリスタ側の制御電極４と第４の半導体領域２４及び第６の半導体領域２６との接続面積に比べて縮小することができる。
【００５６】
サイリスタの交流制御は、通常、第１のモード及び第３のモード、又は第２のモード及び第３のモードの組み合わせによって行われている。第１の主サイリスタ側の第９の半導体領域２９を無くすことによって、実施例２に係るサイリスタ１は第１のモード及び第３のモードの制御用素子として構築することができる。
【００５７】
このように構成される実施例２に係る逆並列接続構造を有するサイリスタ１においては、第１の主サイリスタ側の第９の半導体領域２９を無くし、制御電極４と第３の半導体領域２３との接続面積を縮小することができるので、小型化を図ることができる。
【００５８】
（その他の実施の形態）
上記のように、本発明を実施例１及び実施例２によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。
【産業上の利用可能性】
【００５９】
本発明は、サイリスタ内の残存キャリアがサイリスタ相互に及ぼす影響を抑制することができ、転流時臨界電圧上昇率を改善することができるとともに、小型化を図ることができ、更に電流上昇率耐量を向上することができるサイリスタに広く適用することができる。
【符号の説明】
【００６０】
１…逆並列接続構造を有するサイリスタ
２…半導体基板
２１…第１の半導体領域
２２…第２の半導体領域
２３…第３の半導体領域
２４…第４の半導体領域
２６…第６の半導体領域
２７…第７の半導体領域
２８…第８の半導体領域
２９…第９の半導体領域
３…第１の主電極
４…制御電極
５…第２の主電極
６…絶縁膜
６Ａ、６Ｂ…接続孔
【図１】
2010245377.tif 000003
【図２】
2010245377.tif 000004
【図３】
2010245377.tif 000005
【図４】
2010245377.tif 000006
【図５】
2010245377.tif 000007
【図６】
2010245377.tif 000008
【図７】
2010245377.tif 000009
【図８】
2010245377.tif 000010
【図９】
2010245377.tif 000011
【図１０】
2010245377.tif 000012