(57)【要約】【課題】貫通電流の防止機能を含む半導体装置を半導体基板上に１チップ化する場合に、従来の半導体製造工程を活用することができるようにした半導体装置の提供。【解決手段】この発明は、ローサイドスイッチを構成するトランジスタＱＮ２のゲート・ソース端子間にダイオード接続されるトランジスタＱＮ５と、ローサイドスイッチを構成するトランジスタＱＮ４のゲート・ソース端子間にダイオード接続されるトランジスタＱＮ６と、を備えている。そして、トランジスタＱＮ５のしきい値電圧がトランジスタＱＮ２のしきい値電圧よりも相対的に低くなっている。また、トランジスタＱＮ６のしきい値電圧がトランジスタＱＮ４のしきい値電圧よりも相対的に低くなっている。【選択図】図１
2010028522.tif 000002
【特許請求の範囲】
【請求項１】
高電位電源と低電位電源との間に直列接続される第１ハイサイドスイッチおよび第１ローサイドスイッチと、前記高電位電源と前記低電位電源との間に直列接続される第２ハイサイドスイッチおよび第２ローサイドスイッチとを含むＨブリッジ回路と、
前記第１ローサイドスイッチを構成する第１トランジスタのゲート電極とソース電極間に、ダイオード接続される第２トランジスタと、
前記第２ローサイドスイッチを構成する第３トランジスタのゲート電極とソース電極間に、ダイオード接続される第４トランジスタと、を備え、
前記第２トランジスタのしきい値電圧は前記第１トランジスタのしきい値電圧よりも相対的に低くなっており、かつ、前記第４トランジスタのしきい値電圧は前記第３トランジスタのしきい値電圧よりも相対的に低くなっていることを特徴とする半導体装置。
【請求項２】
高電位電源と低電位電源との間に直列接続される第１ハイサイドスイッチおよび第１ローサイドスイッチと、前記高電位電源と前記低電位電源との間に直列接続される第２ハイサイドスイッチおよび第２ローサイドスイッチとを含むＨブリッジ回路と、
前記第１ローサイドスイッチを構成する第１トランジスタのゲート電極とソース電極間に、ダイオード接続可能な第２トランジスタと、
前記第２ローサイドスイッチを構成する第３トランジスタのゲート電極とソース電極間に、ダイオード接続可能な第４トランジスタと、
前記第２トランジスタの前記ダイオード接続を制御する第１制御回路と、
前記第４トランジスタの前記ダイオード接続を制御する第２制御回路と、を備え、
前記第２トランジスタのしきい値電圧は前記第１トランジスタのしきい値電圧よりも相対的に低くなっており、かつ、前記第４トランジスタのしきい値電圧は前記第３トランジスタのしきい値電圧よりも相対的に低くなっていることを特徴とする半導体装置。
【請求項３】
前記第１制御回路および前記第２制御回路の各々は、２つのトランスミッションゲートを有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１制御回路および前記第２制御回路の各々は、トランスミッションゲートと抵抗を有することを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータの駆動回路などに適用可能な半導体装置に関する。
【背景技術】
【０００２】
従来、この種の半導体装置として、例えば図５に示すものが知られている（特許文献１など参照）。
この半導体装置は、図５に示すように、負荷１を駆動するＨブリッジ回路２と、Ｈブリッジ回路２を構成するＮ型のＭＯＳトランジスタ（スイッチング素子）ＱＮ１〜ＱＮ４を駆動するプリドライバ回路３〜６と、を備えている。
【０００３】
図５に示すプリドライバイ回路３、５はそれぞれ同様に構成される。また、プリドライバ回路４、６はそれぞれ同様に構成され、プリドライバ回路４の構成例を図６に示す。
プリドライバ回路４は、図６に示すように、Ｐ型のＭＯＳトランジスタＱＰ４１およびＮ型のＭＯＳトランジスタＱＮ４１からなる第１のＣＭＯＳインバータと、Ｐ型のＭＯＳトランジスタＱＰ４２およびＮ型のＭＯＳトランジスタＱＮ４２からなる第２のＣＭＯＳインバータとが縦続接続されている。
ここで、ＭＯＳトランジスタＱＰ４１、ＱＮ４１のゲートに入力される入力信号ＩＮは、Ｈブリッジ回路２のＭＯＳトランジスタＱＮ２のオンオフ動作を行うためのオンオフ信号、またはＭＯＳトランジスタＱＮ２の導通制御を行うための制御信号である。
【０００４】
図５の半導体装置において、出力端子７、８に接続される負荷１として例えばモータを接続し、そのモータを駆動させる場合について説明する。
いま、ＭＯＳトランジスタＱＮ３、ＱＮ２がオンになると、負荷１には出力端子８から出力端子７の方向に向けて電流が流れる。このときには、出力端子８の電位は高電位の電源電圧ＶＢＢとなり、出力端子７の電位はほぼ低電位の０〔Ｖ〕となる。
ここで、ＭＯＳトランジスタＱＮ３、ＱＮ２がオンのときには、ＭＯＳトランジスタＱＮ２のゲート電圧Ｖｇはプリドライバ回路４の出力電圧ＶＲＥＧと同じになり（図６および図７（Ａ）参照）、ＭＯＳトランジスタＱＮ２のドレイン電圧Ｖｄはほぼ０〔Ｖ〕となる（図７（Ｂ）参照）。
【０００５】
次に、ＭＯＳトランジスタＱＮ３、ＱＮ２がオンからオフに切り換わる場合について説明する。
この場合には、ＭＯＳトランジスタＱＮ２のゲート電圧Ｖｇは、図７（Ａ）に示すように、プリドライバ回路４の出力電圧ＶＲＥＧの状態から急激に低下していく。しかし、このとき、負荷１、具体的にはモータ等のインダクタ負荷は、出力端子８から出力端子７の方向に向けて電流を流し続けようとする。
この電流回生動作により、負荷１のインダクタ成分に蓄えられたエネルギーがＭＯＳトランジスタＱＮ１、ＱＮ４のソース−ドレイン間の寄生ダイオードを介して電源に戻される。この時、出力端子８の電位は０〔Ｖ〕以下となり、出力端子７の電位、すなわちＭＯＳトランジスタＱＮ２のドレイン電圧Ｖｄは電源電圧ＶＢＢよりも高くなる（図７（Ｂ）参照）。
【０００６】
ここで、ＭＯＳトランジスタＱＮ２は、図５に示すように、ゲートとドレインの間に寄生容量Ｃｇｄ１が存在する。このため、ＭＯＳトランジスタＱＮ２のドレイン電圧Ｖｄが上昇して電源電圧ＶＢＢに変化する過程で（図７（Ｂ）参照）、ＭＯＳトランジスタＱＮ２のゲート電圧Ｖｇは低下から上昇に転じたのちに再び低下する（図７（Ａ）参照）。そして、ＭＯＳトランジスタＱＮ２のゲート電圧Ｖｇが、ＭＯＳトランジスタＱＮ２のしきい値電圧Ｖｔｈ１以上に上昇する場合には、ＭＯＳトランジスタＱＮ２が一時的にオンし、ドレインからソースに向けて貫通電流が流れる。この貫通電流により、ＭＯＳトランジスタＱＮ２が無駄な発熱をしたり、破壊されるおそれがある。
【０００７】
以上のようなＭＯＳトランジスタＱＮ２に係る不具合は、ＭＯＳトランジスタＱＮ４においても同様に起こりうる。
ところで、このような貫通電流を防止するには、ＭＯＳトランジスタＱＮ２、ＱＮ４のゲート・ソース間にダイオード（ツェナダイオード、ショットキーバリアダイオードなど）を接続することにより実現できる（例えば特許文献２など参照）。このようなダイオードの追加は、図５に示す半導体装置をディスクリート部品（個別部品）で構成する場合にはその追加が容易である。
【０００８】
しかし、図５に示す半導体装置を半導体基板上に１チップ化されている場合であって、ダイオードの追加によって貫通電流の防止を図る場合には、以下のような不具合が考えられる。すなわち、この場合には、例えば所望の特性を持つツェナダイオードの作成工程を新たに追加し、あるいはショットキーバリアダイオードの作成工程を新たに追加する必要がある。
この結果、貫通電流などの過電流の防止機能を含む半導体装置を半導体基板上に１チップ化する場合には、従来の半導体製造工程を活用することができず、ツェナダイオードあるいはショットキーバリアダイオードの作成工程を新たに追加する必要がある。
【特許文献１】特開２００７−６０８６２号公報
【特許文献２】特開平６−３１８６７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明の目的は、貫通電流などの過電流の防止機能を含む半導体装置を半導体基板上に１チップ化する場合に、従来の半導体製造工程を活用することができるようにした半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、高電位電源と低電位電源との間に直列接続される第１ハイサイドスイッチおよび第１ローサイドスイッチと、前記高電位電源と前記低電位電源との間に直列接続される第２ハイサイドスイッチおよび第２ローサイドスイッチとを含むＨブリッジ回路と、前記第１ローサイドスイッチを構成する第１トランジスタのゲート電極とソース電極間に、ダイオード接続される第２トランジスタと、前記第２ローサイドスイッチを構成する第３トランジスタのゲート電極とソース電極間に、ダイオード接続される第４トランジスタと、を備え、前記第２トランジスタのしきい値電圧は前記第１トランジスタのしきい値電圧よりも相対的に低くなっており、かつ、前記第４トランジスタのしきい値電圧は前記第３トランジスタのしきい値電圧よりも相対的に低くなっている。
【００１１】
第２の発明は、高電位電源と低電位電源との間に直列接続される第１ハイサイドスイッチおよび第１ローサイドスイッチと、前記高電位電源と前記低電位電源との間に直列接続される第２ハイサイドスイッチおよび第２ローサイドスイッチとを含むＨブリッジ回路と、前記第１ローサイドスイッチを構成する第１トランジスタのゲート電極とソース電極間に、ダイオード接続可能な第２トランジスタと、前記第２ローサイドスイッチを構成する第３トランジスタのゲート電極とソース電極間に、ダイオード接続可能な第４トランジスタと、前記第２トランジスタの前記ダイオード接続を制御する第１制御回路と、前記第４トランジスタの前記ダイオード接続を制御する第２制御回路と、を備え、前記第２トランジスタのしきい値電圧は前記第１トランジスタのしきい値電圧よりも相対的に低くなっており、かつ、前記第４トランジスタのしきい値電圧は前記第３トランジスタのしきい値電圧よりも相対的に低くなっている。
【００１２】
第３の発明は、第２の発明において、前記第１制御回路および前記第２制御回路の各々は、２つのトランスミッションゲートを有する。
第４の発明は、第２の発明において、前記第１制御回路および前記第２制御回路の各々は、トランスミッションゲートと抵抗を有する。
このような構成の本発明によれば、貫通電流などの過電流の防止機能を含む半導体装置を半導体基板上に１チップ化する場合に、従来の半導体製造工程を活用することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
本発明の第１実施形態に係る半導体装置は、図１に示すように、負荷１を駆動するＨブリッジ回路（Ｈブリッジ型の出力回路）２と、Ｈブリッジ回路２を構成するＮ型のＭＯＳトランジスタ（パワートランジスタ）ＱＮ１〜ＱＮ４を駆動するプリドライバ回路３〜６と、貫通電流防止用のＮ型のＭＯＳトランジスタＱＮ５、ＱＮ６を備えている。
また、第１実施形態に係る半導体装置は、Ｈブリッジ回路２、プリドライバ回路３〜６、ＭＯＳトランジスタＱＮ５、ＱＮ６、およびプリドライバ回路３〜６に供給する入力信号などを生成する論理回路（図示せず）が半導体基板上に１チップ化されている。
【００１４】
ここで、図１の第１実施形態は、図５の従来装置と同一の構成要素を有するので、同一の構成要素には同一符号を付してその説明をできるだけ省略する。
ＭＯＳトランジスタＱＮ１、ＱＮ３はそれぞれハイサイドスイッチとして機能し、ＭＯＳトランジスタＱＮ２、ＱＮ４はそれぞれローサイドスイッチとして機能するようになっている。そして、ＭＯＳトランジスタＱＮ１およびＭＯＳトランジスタＱＮ２は、電源電圧ＶＢＢが供給される高電位電源と電源電圧ＶＣＯＭが供給される低電位電源との間に直列接続されている。また、ＭＯＳトランジスタＱＮ３およびＭＯＳトランジスタＱＮ４は、電源電圧ＶＢＢが供給される高電位電源と電源電圧ＶＣＯＭが供給される低電位電源との間に直列接続されている。
【００１５】
なお、ＭＯＳトランジスタＱＮ２は、ゲートとドレインの間に寄生容量Ｃｇｄ１が存在する。同様に、ＭＯＳトランジスタＱＮ４は、ゲートとドレインの間に寄生容量Ｃｇｄ２が存在する。
ＭＯＳトランジスタＱＮ２のゲート電極とソース電極間（入力側の電極間）に、ＭＯＳトランジスタＱＮ５がダイオード接続されている。すなわち、ＭＯＳトランジスタＱＮ５のゲートおよびドレインがＭＯＳトランジスタＱＮ２のゲートに接続され、ＭＯＳトランジスタＱＮ５のソースがＭＯＳトランジスタＱＮ２のソースに接続されている。
また、ＭＯＳトランジスタＱＮ５のしきい値電圧Ｖｔｈ２は、ＭＯＳトランジスタＱＮ２のしきい値電圧Ｖｔｈ１よりも相対的に低く設定（作成）されている。すなわち、Ｖｔｈ１＞Ｖｔｈ２の関係にある。
【００１６】
具体的には、ＭＯＳトランジスタＱＮ２はパワートランジスタからなり、しきい値電圧Ｖｔｈ１が例えば２〔Ｖ〕程度である。また、ＭＯＳトランジスタＱＮ５は、ＭＯＳトランジスタＱＮ２よりも駆動能力が小さなトランジスタ（例えば上記の論理回路用のＭＯＳトランジスタ）からなり、しきい値電圧Ｖｔｈ２が例えば１〔Ｖ〕程度である。
同様に、ＭＯＳトランジスタＱＮ４のゲート電極とソース電極間（入力側の電極間）に、ＭＯＳトランジスタＱＮ６がダイオード接続されている。ＭＯＳトランジスタＱＮ６のしきい値電圧Ｖｔｈ２は、ＭＯＳトランジスタＱＮ４のしきい値電圧Ｖｔｈ１よりも相対的に低く設定（作成）されている。
【００１７】
次に、このような構成の第１実施形態の動作例について、図１および図２を参照して説明する。
いま、例えばＭＯＳトランジスタＱＮ３、ＱＮ２がオンになると、負荷１には出力端子８から出力端子７の方向に向けて電流が流れる。このときには、出力端子８の電位は高電位の電源電圧ＶＢＢとなり、出力端子７の電位（ＭＯＳトランジスタＱＮ２のドレイン電圧Ｖｄ）はほぼ低電位の０〔Ｖ〕となる（図２（Ｂ）参照）。
そして、ＭＯＳトランジスタＱＮ３、ＱＮ２がオンからオフに切り換わる場合には、ＭＯＳトランジスタＱＮ２のゲート電圧Ｖｇは、図２（Ａ）に示すように、プリドライバ回路４の出力電圧ＶＲＥＧの状態から急激に低下していく。しかし、このとき、負荷１、具体的にはモータ等のインダクタ負荷は、出力端子８から出力端子７の方向に向けて電流を流し続けようとする。
【００１８】
この電流回生動作により、負荷１のインダクタ成分に蓄えられたエネルギーがＭＯＳトランジスタＱＮ１、ＱＮ４のソース・ドレイン間の寄生ダイオードを介して電源に戻される。この時、出力端子８の電位は０〔Ｖ〕以下となり、出力端子７の電位、すなわちＭＯＳトランジスタＱＮ２のドレイン電圧Ｖｄは電源電圧ＶＢＢよりも高くなる（図２（Ｂ）参照）。
ところで、ＭＯＳトランジスタＱＮ２は、ゲートとドレインの間に寄生容量Ｃｇｄ１が存在する。このため、ＭＯＳトランジスタＱＮ２のゲート・ドレイン電極間にＭＯＳトランジスタＱＮ５がダイオード接続されていない場合には、ＭＯＳトランジスタＱＮ２のドレイン電圧Ｖｄが上昇して電源電圧ＶＢＢに変化する過程で、ＭＯＳトランジスタＱＮ２のゲート電圧Ｖｇは、図２（Ａ）の実線で示すように低下から上昇に転じたのちに再び低下する。そして、ＭＯＳトランジスタＱＮ２のゲート電圧Ｖｇが、ＭＯＳトランジスタＱＮ２のしきい値電圧Ｖｔｈ１以上に上昇する場合には、ＭＯＳトランジスタＱＮ２が一時的にオンし、ドレインからソースに向けて貫通電流が流れてしまう。
【００１９】
しかし、この第１実施形態では、ＭＯＳトランジスタＱＮ２のゲート・ドレイン電極間にＭＯＳトランジスタＱＮ５がダイオード接続されており、ＭＯＳトランジスタＱＮ５のしきい値電圧Ｖｔｈ２はＭＯＳトランジスタＱＮ２のしきい値電圧Ｖｔｈ１電圧よりも相対的に低くなっている。
このため、ＭＯＳトランジスタＱＮ２のドレイン電圧Ｖｄが上昇して電源電圧ＶＢＢに変化する過程で、ＭＯＳトランジスタＱＮ２のゲート電圧Ｖｇは、図２（Ａ）の破線で示すように低下から上昇に転じる。しかし、ゲート電圧Ｖｇがしきい値電圧Ｖｔｈ２まで上昇すると、ＭＯＳトランジスタＱＮ５がオンになりＭＯＳトランジスタＱＮ２のドレインから寄生容量Ｃｇｄ１、ＭＯＳトランジスタＱＮ５を経由してグランドに電流が流れる。この結果、ＭＯＳトランジスタＱＮ２のゲート電圧Ｖｇの最大値がしきい値電圧Ｖｔｈ１以下に抑制されるので（図２（Ａ）の破線）、ＭＯＳトランジスタＱＮ２がオンし、ドレインからソースに向けて貫通電流（過電流）が流れるのを防止できる。
【００２０】
なお、以上の説明は、ＭＯＳトランジスタＱＮ３、ＱＮ２がオンからオフに切り換わる場合に、ＭＯＳトランジスタＱＮ２に流れる貫通電流をＭＯＳトランジスタＱＮ５が防止する場合について説明した。しかし、ＭＯＳトランジスタＱＮ１、ＱＮ４がオンからオフに切り換わる場合にも、上記と同様の動作によって、ＭＯＳトランジスタＱＮ４に流れる貫通電流をＭＯＳトランジスタＱＮ６が防止できる。
以上のように、第１実施形態では、ＭＯＳトランジスタＱＮ２、ＱＮ４に流れる貫通電流を防止するために、ＭＯＳトランジスタＱＮ２、ＱＮ４のゲート・ソース電極間に、しきい値電圧がＭＯＳトランジスタＱＮ２、ＱＮ４よりも相対的に低いＭＯＳトランジスタＱＮ５、ＱＮ６をダイオード接続するようにした。
このため、第１実施形態によれば、貫通電流の防止機能を含む半導体装置を半導体基板上に１チップ化する場合に、従来の半導体製造工程を活用することができ、例えば製造コストの低減化を実現できる。
【００２１】
（第２実施形態）
本発明の第２実施形態に係る半導体装置は、図１に示す構成を基本とし、図１のＭＯＳトランジスタＱＮ５、ＱＮ６を図３のＭＯＳトランジスタＱＮ７および制御回路９に置き換えたものである。
また、第２実施形態に係る半導体装置は、Ｈブリッジ回路２、プリドライバ回路３〜６、ＭＯＳトランジスタＱＮ７、制御回路９、およびプリドライバ回路３〜６に供給する入力信号などを生成する論理回路（図示せず）が半導体基板上に１チップ化されている。
ここで、上記の点を除き、第２実施形態の他の部分の構成は図１に示す構成と同様であるので、その説明は省略する。
【００２２】
図３は、図１のＭＯＳトランジスタＱＮ５をＭＯＳトランジスタＱＮ７および制御回路９に置き換えた例を示し、図１のＭＯＳトランジスタＱＮ６も同様に置き換えることができる。
第２実施形態は、ＭＯＳトランジスタＱＮ２がオンからオフに切り換わるときに流れる貫通電流（過電流）を防止するために、ＭＯＳトランジスタＱＮ２がオフの期間に、制御回路９によって、ＭＯＳトランジスタＱＮ７がＭＯＳトランジスタＱＮ２のゲート電極とソース電極間（入力側の電極間）に、ダイオード接続できるようになっている。
言い換えると、ＭＯＳトランジスタＱＮ７はＭＯＳトランジスタＱＮ２のゲート電極とソース電極間にダイオード接続可能（接続自在）となっている。そして、制御回路９は、ダイオード接続が必要なときに、ＭＯＳトランジスタＱＮ７をＭＯＳトランジスタＱＮ２のゲート電極とソース電極間にダイオード接続させるようになっている。
【００２３】
具体的には、ＭＯＳトランジスタＱＮ２のゲートにＭＯＳトランジスタＱ７のドレインが接続され、ＭＯＳトランジスタＱＮ２のソースにＭＯＳトランジスタＱ７のソースが接続されている。ＭＯＳトランジスタＱＮ７のしきい値電圧Ｖｔｈ３は、ＭＯＳトランジスタＱＮ２のしきい値電圧Ｖｔｈ１よりも相対的に低く設定（作成）されている。すなわち、Ｖｔｈ１＞Ｖｔｈ３の関係にある。
制御回路９は、図３に示すように、２つのトランスミッションゲート９１、９２と、インバータ９３とを備えている。
【００２４】
トランスミッションゲート９１は、ＭＯＳトランジスタＱＮ７のゲート・ドレイン端子間に接続されている。また、トランスミッションゲート９２は、ＭＯＳトランジスタＱＮ７のゲート・ソース端子間に接続されている。そして、トランスミッションゲート９１、９２は、プリドライバ回路４の入力信号ＩＮとこの入力信号ＩＮをインバータ９３で反転した信号によってオンオフ動作され、一方がオンのときに他方がオフになるように動作する。
ここで、ＭＯＳトランジスタＱＮ７、トランスミッションゲート９１、９２、およびインバータ９３は、例えば上記の論理回路用のＭＯＳトランジスタにより構成される。
【００２５】
次に、このような構成の第２実施形態の動作例について、図３を参照して説明する。
いま、ＭＯＳトランジスタＱＮ２がオンのときには、プリドライバ回路４の入力信号ＩＮはハイレベルにあるので、制御回路９のトランスミッションゲート９１はオフ、トランスミッションゲート９２はオンになる。このため、ＭＯＳトランジスタＱＮ２がオンの期間は、ＭＯＳトランジスタＱＮ７はオフ状態になる。
その後、ＭＯＳトランジスタＱＮ２がオンからオフに切り換わると、プリドライバ回路４の入力信号ＩＮはハイレベルからローレベルに変化するので、制御回路９のトランスミッションゲート９１はオフからオンになり、トランスミッションゲート９２はオンからオフになる。このため、ＭＯＳトランジスタＱＮ２がオフの期間は、ＭＯＳトランジスタＱＮ７がＭＯＳトランジスタＱＮ２のゲート電極とソース電極間にダイオード接続された状態になる。これは、図１のようにＭＯＳトランジスタＱＮ５がＭＯＳトランジスタＱＮ２のゲート・ソース電極間にダイオード接続された状態に相当する。
【００２６】
このため、第２実施形態では、ＭＯＳトランジスタＱＮ２がオンからオフに切り換わるときに、ＭＯＳトランジスタＱＮ２に流れる貫通電流をＭＯＳトランジスタＱＮ７が防止できる。
以上のように、第２実施形態では、ＭＯＳトランジスタＱＮ７および制御回路９を含み、これらはＭＯＳトランジスタで構成できる。
このため、第２実施形態によれば、貫通電流の防止機能を含む半導体装置を半導体基板上に１チップ化する場合に、従来の半導体製造工程を活用することができ、例えば製造コストの低減化を実現できる。
【００２７】
（第３実施形態）
本発明の第３実施形態に係る半導体装置は、図３の第２実施形態における制御回路９を図４に示すように制御回路９Ａに置き換えたものである。
具体的には、図３の制御回路９のトランスミッションゲート９２を、図４の制御回路９Ａの抵抗９４に置き換えたものである。
このような構成の第３実施形態によれば、第２実施形態と同様に、ＭＯＳトランジスタＱＮ２がオフの期間に、ＭＯＳトランジスタＱＮ７がＭＯＳトランジスタＱＮ２のゲート電極とソース電極間にダイオード接続された状態になる。
このため、第３実施形態では、ＭＯＳトランジスタＱＮ２がオンからオフに切り換わるときに、ＭＯＳトランジスタＱＮ２に流れる貫通電流をＭＯＳトランジスタＱＮ７が防止することができる。
【００２８】
（その他）
上記の実施形態では、貫通電流の保護のためにローサイドスイッチ（例えばトランジスＱＮ２）に対してダイオード接続されるＭＯＳトランジスタ（例えばＭＯＳトランジスタＱＮ５）として、半導体基板上に１チップ化される際に作成される論理回路などに使用されると同等のトランジスタを使用する場合について説明した。
しかし、本発明は、ダイオード接続されるＭＯＳトランジスタのしきい値電圧が、ローサイドスイッチのしきい値電圧よりも相対的に低ければ良い。従って、半導体基板上に１チップ化される際に作成されるプリドライバ回路が薄膜高耐圧トランジスタを含むような場合には、それをダイオード接続されるトランジスタとして使用可能である。
【００２９】
ここで、薄膜高耐圧トランジスタとは、ゲートとソース間に印加される電圧ＶＧＳが例えば１０〔Ｖ〕のように低耐圧トランジスタと同等であり、オフ動作時にドレインとソース間に印加される電圧ＶＤＳが例えば５０〔Ｖ〕のように高耐圧トランジスタと同等であるものをいう。
従って、薄膜の高耐圧トランジスタとは、ゲート膜の構造が低耐圧トランジスタのゲート膜の構造と同様であって比較的薄膜であるが、ドレインの構造が高耐圧トランジスタのドレインの構造と同様に高耐圧の構成であるものをいう。
【図面の簡単な説明】
【００３０】
【図１】本発明の半導体装置の第１実施形態の構成を示す回路図である。
【図２】図１のＭＯＳトランジスタＱＮ２の各部の電圧波形の一例を示す波形図である。
【図３】本発明の半導体装置の第２実施形態の構成の要部の回路図である。
【図４】本発明の半導体装置の第３実施形態の構成の要部の回路図である。
【図５】従来装置の構成例を示す回路図である。
【図６】従来のプリドライバ回路の構成例を示す回路図である。
【図７】図５のＭＯＳトランジスタＱＮ２の各部の電圧波形の一例を示す波形図である。
【符号の説明】
【００３１】
１・・・負荷、２・・・Ｈブリッジ回路、３〜６・・・プリドライバ回路、７、８・・・出力端子、９、９Ａ・・・制御回路、ＱＮ２、ＱＮ４・・・ＭＯＳトランジスタ、ＱＮ５〜ＱＮ７・・・ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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