(57)【要約】【課題】従来の表示ドライバは、故障検出において回路規模が増大する等の問題があった。【解決手段】本発明にかかる表示ドライバは、ビット幅を有する階調データを記憶する階調データレジスタ回路１４と、階調データレジスタ回路１４に記憶された階調データに応じた電圧を有する階調電圧信号を生成し、出力する階調電圧セレクタ回路１８と、を備える。さらに、階調データレジスタ回路１４と階調電圧セレクタ回路１８との間に設けられ、テストモード時において、両回路間に設けられたビット線に含まれる少なくとも一部の複数ビット線を共通ノードを介して互いに接続し、この共通ノードを流れる電流値に基づいて故障検出を行うテスト回路１６を備える。このような回路構成により、回路規模の増大を抑制して容易に故障検出を行うことが可能である。【選択図】図１
2010256433.tif 000002
【特許請求の範囲】
【請求項１】
ビット幅を有する階調データを記憶する階調データレジスタ回路と、
前記階調データレジスタ回路に記憶された階調データに応じた電圧を有する階調電圧信号を生成し、出力する階調電圧信号生成回路と、を備えた表示ドライバであって、
前記階調データレジスタ回路と前記階調電圧信号生成回路との間に設けられ、テストモード時において、両回路間に設けられたビット線に含まれる少なくとも一部の複数ビット線を共通ノードを介して互いに接続し、前記共通ノードを流れる電流値に基づいて故障検出を行うテスト回路をさらに備えた表示ドライバ。
【請求項２】
前記テスト回路は、
前記ビット線のうち各階調データの同順位ビット線毎に異なる前記共通ノードを有することを特徴とする請求項１に記載の表示ドライバ。
【請求項３】
前記テスト回路は、
単一の前記階調データを表す複数ビット線毎に異なる前記共通ノードを有することを特徴とする請求項１に記載の表示ドライバ。
【請求項４】
ビット幅を有する階調データに基づいて、当該階調データに応じた階調電圧信号を生成し、出力する表示ドライバのテスト方法であって、
前記階調データが流れるビット線に含まれる少なくとも一部の複数ビット線を共通ノードを介して互いに接続し、
テスト用の階調データを前記表示ドライバに対応して入力した場合に、前記共通ノードに、前記テスト用の階調データに応じた電流値が流れるかどうかを検出することにより故障検出を行う、表示ドライバのテスト方法。
【請求項５】
前記共通ノードに接続された前記複数ビット線が同電位を示すように前記階調データを入力し、前記共通ノードに流れる電流値に基づいて当該複数ビット線の故障検出を行う、請求項４に記載の表示ドライバのテスト方法。
【請求項６】
前記共通ノードに接続された前記複数ビット線のいずれかが異なる電位を示すように前記記憶データを入力し、前記共通ノードに流れる電流値に基づいて当該異なる電位に設定されたビット線の故障検出を行う、請求項４に記載の表示ドライバのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示ドライバ及びそのテスト方法に関する。
【背景技術】
【０００２】
近年の表示パネル用ドライバ（表示ドライバ）には小振幅入力動作や高周波数データ転送などの機能が要求されている。それにともない、表示ドライバのデータ入力不具合やデータ転送不具合により、顧客パネルにおいて表示不具合が発生する問題が増加している。したがって、表示ドライバに正しくデータが入力されているかどうか等の動作試験が行われている。ここで、テスト回路を内蔵しない表示ドライバの場合、表示ドライバの出力結果である階調電圧に基づいて動作試験する必要がある。つまり、表示ドライバの入力データ（階調データ）が６ビットの場合は６４階調、８ビットの場合は２５６階調の階調電圧について正確に動作試験する必要がある。このような多階調及び多出力の表示ドライバの動作試験を行うためには、大規模かつ高価なテスターが必要である。こうした中、データ入力不具合等を安価なテスターで高速に動作試験可能な技術が求められていた。
【０００３】
図８に特許文献１の表示ドライバのテスト回路を示す。図８の回路は、記憶回路１１１、１２１、１３１と、演算回路１１２、１２２、１３２と、ドライブ回路１１３、１２３、１３３と、制御回路１４０と、アドレス回路１５０と、正論理積回路（ＡＮＤ回路）１５１と、負論理積回路（ＯＲ回路）１５２と、を備える。記憶回路１１１、１２１、１３１はそれぞれ同じ回路構成である。各記憶回路は、階調データ入力端子１０１から入力された階調データを、アドレス回路１５０から与えられる信号に従って順次記憶する。そして、各記憶回路に記憶された階調データは、制御回路１４０からアドレス回路１５０を介して与えられる制御信号によって一斉に出力される。演算回路１１２、１２２、１３２はそれぞれ同じ回路構成である。演算回路１１２、１２２、１３２には、それぞれ記憶回路１１１、記憶回路１２１、記憶回路１３１から出力された信号が入力される。また各演算回路には、制御回路１４０から出力された制御信号が入力される。各演算回路は、予め決められた演算を行い、演算結果を出力する。ドライブ回路１１３、１２３、１３３はそれぞれ同じ回路構成である。ドライブ回路１１３、１２３、１３３には、それぞれ演算回路１１２、１２２、１３２から出力された信号が入力される。各ドライブ回路は、液晶デバイスの駆動に適した電圧や電流に増幅した信号を出力する。
【０００４】
ここで、図８に示すように、正論理積回路１５１にドライブ回路１１３、１２３、１３３の出力信号がそれぞれ入力される。そして、正論理積回路１５１は正論理の論理積の結果を出力端子１０５に出力する。一方、負論理積回路１５２にドライブ回路１１３、１２３、１３３の出力信号がそれぞれ入力される。そして、負論理積回路１５２は負論理の論理積の結果を出力端子１０６に出力する。テストモード時にその出力端子１０５、１０６の電圧を観測することにより、階調データ（ラッチデータ）に基づいた出力結果が正しいかどうかを判定することができる。
【０００５】
同様に、テスト出力端子を備えた表示ドライバのブロック図を図９に示す。図９の回路は、シフトレジスタ回路３１２と、階調データ入力回路３１３と、階調データレジスタ回路３１４と、階調データラッチ回路３１５と、テスト回路３１６と、レベルシフタ回路３１７と、階調電圧セレクタ回路３１８と、出力アンプ回路３１９と、を備える。なお、便宜上、クロック入力３０１、スタートパルス入力３０２、スタートパルス出力３０３、階調データ入力３０４、ラッチパルス入力３０５、テスト入力３０６、テスト出力３０７、基準電源入力３０８、階調電圧出力３０９、高電位側電源３１０、低電位側電源３１１はそれぞれ端子名を示すと同時に、信号名を示すものとする。また、図９の回路は階調データ入力信号３０４が６ビット（６４階調）の場合の例を示している。
【０００６】
この例では、シフトレジスタ回路３１２は６段のレジスタから構成される。シフトレジスタ回路３１２にスタートパルス入力信号３０２及びクロック入力信号３０１が供給される。スタートパルス入力信号３０２をクロック入力信号３０１のタイミングで順次シフトすることによりシフトパルス信号を形成する。
【０００７】
また、図９の例では、表示ドライバは６個の階調データレジスタ回路３１４を備える。６ビットの階調データ入力信号３０４が階調データ入力回路３１３を介して各階調データレジスタ３１４にパラレルに供給される。ここで、シフトレジスタ回路３１２から供給されるシフトパルス信号に基づいて順次階調データレジスタ回路３１４が選択され、階調データが記憶される。
【０００８】
各階調データレジスタ回路３１４に階調データの入力が終了すると、階調データラッチ回路３１５にラッチパルス入力信号３０５が入力される。それにより、各階調データレジスタ回路３１４に保持されている階調データを一斉にラッチ（同期して出力）する。ここで、階調データラッチ回路３１５によってラッチされた階調データは、テスト回路３１６に入力される。テスト回路３１６では、テスト入力信号３０６により通常動作モードとテストモードが切替制御される。通常動作モードでは、階調データラッチ回路３１５によってラッチされた階調データは、レベルシフタ回路３１７により適宜電圧レベルがシフトされる。階調電圧セレクタ回路３１８は、レベルシフト後の階調データに基づいて、基準電源入力端子３０８から供給される複数の基準電圧Ｖ１〜Ｖｎ（ｎは２以上の自然数）のいずれかを選択的に出力する。そして、出力アンプ回路３１９は、階調データに基づいて階調電圧セレクタ回路３１８から出力された信号を増幅し、階調電圧出力端子３０９に出力する。この例では６個の出力アンプ回路３１９が、対応する階調電圧セレクタ回路３１８の出力信号を増幅して、階調電圧出力端子３０９に出力する。
【０００９】
一方、テストモードでは、例えば図８の場合と同様の動作試験を行う。つまり、テスト回路１６に入力された階調データの電圧を観測する。例えば、テスト出力端子３０７から出力された電圧を観測することにより、階調データの出力結果が正しいかどうかを判定することができる。
【００１０】
以上のように、図８及び図９に示す回路では、動作試験を行うために出力信号の電圧を観測する。そのため、テスト出力端子を備えるとともに故障検出用の回路も追加する必要がある。したがって、回路規模が増大するという問題があった。また、図８及び図９に示す回路では、単に不具合が発生したことのみを観測する。そのため、複数の個所に不具合が発生しても認識することができない。また、不具合箇所を特定できないという問題があった。
【００１１】
次に、図１０に特許文献２の表示ドライバ２００を示す。この表示ドライバ２００は、表示データ（階調データ）を保持して出力する保持回路２１０と、保持回路２１０の出力レベルを調整するレベルインターフェース２３０と、レベルインターフェース２３０から出力される表示データをＤ／Ａ変換するＤ／Ａ変換器２２０と、Ｄ／Ａ変換器２２０の出力電圧に基づいて階調電圧を出力するバッファ２４０と、階調電圧（アナログ信号）と表示データ（デジタル信号）を選択して駆動電圧出力端子ＶＯＵＴに出力する出力セレクタ２５０と、を備える。
【００１２】
保持回路２１０は、スキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブに設定された場合、クロック信号ＤＴＬＨＣＫに基づいて、各入力端子ＬＩＮ１〜ＬＩＮｎ（ｎは２以上の自然数）に入力されたｎビットの表示データを保持する。そして、保持回路２１０に保持された表示データの各ビットの信号が出力端子ＬＱ１〜ＬＱｎからそれぞれ出力される。保持回路２１０から出力されたｎビットの表示データは、レベルインターフェース２３０を介して、Ｄ／Ａ変換器２２０に入力される。ここで、表示データに基づいてＤ／Ａ変換器２２０から階調電圧が出力される。そして、この階調電圧は出力セレクタ２５０の入力端子ＩＮ１に入力される。
【００１３】
一方、スキャンイネーブル信号ＳＣＡＮＥＮがアクティブに設定された場合、保持回路２１０に保持された表示データの各ビットの信号を例えば出力端子ＬＱｎからシリアル出力する。シリアル出力とは、例えばクロック信号に同期して、第ｎビットのデータを出力端子ＬＱｎから出力し、次に第（ｎ−１）ビットのデータを出力端子ＬＱｎから出力し、その後、順番に第１ビットのデータまで出力することを意味する。このシリアル出力によって出力される一連の第ｎ〜第１ビットのデータをシリアル出力データと称する。なお、出力端子ＬＱｎから出力されたシリアル出力データは、レベルインターフェース２３０を介して出力セレクタ２５０の入力端子ＩＮ２に入力される。
【００１４】
ここで、通常動作モードの場合、出力セレクタ２５０が入力端子ＩＮ１を選択する。さらに、スキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブに設定される。このとき、駆動電圧出力端子ＶＯＵＴから階調電圧が出力される。一方、テストモードの場合、出力セレクタ２５０が入力端子ＩＮ２を選択する。さらに、スキャンイネーブル信号ＳＣＡＮＥＮがアクティブに設定される。このとき、駆動電圧出力端子ＶＯＵＴからシリアル出力データに基づいた電圧が順次に出力される。このシリアル出力データを予め設定した表示データのテストパターンと比較して、一致判定を行う。それにより、表示ドライバ２００が設計通りの動作を行っているか等の動作試験を行うことができる。
【００１５】
この特許文献２に示す回路は、テストモードにおいて、階調データを高圧かつシリアルに出力させる必要がある。そのため、複雑なタイミング制御やデータ処理が必要である。したがって、判定時間が長くなる（動作試験が長くなる）という問題がある。特に、表示データ（階調データ）のビット幅が増加するとこの問題は顕著になる。また、動作試験は特許文献１の場合と同様に出力信号の電圧を観測することにより行われる。したがって、故障検出用の回路を追加する必要がある。そのため、回路規模が増大するという問題があった。
【００１６】
そのほか、特許文献３に記載されている回路は、表示ドライバの出力端子の電流値を測定することにより動作試験を行っている。しかし、この従来技術は、入力データ（階調データ）に基づいて演算処理した結果（出力信号）の電流値を測定している。そのため、ビット幅を有する入力データの場合、いずれのビット線に不具合が生じたのか特定できないという問題があった。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平１０−２４０１９４号公報
【特許文献２】特開２００６−２２７１６８号公報
【特許文献３】特開２００６−１７８０２９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
上述のように、従来の表示ドライバは、故障検出において回路規模が増大する等の問題があった。
【課題を解決するための手段】
【００１９】
本発明にかかる表示ドライバは、ビット幅を有する階調データを記憶する階調データレジスタ回路（例えば、本発明の実施の形態１における階調データレジスタ回路１４）と、前記階調データレジスタ回路に記憶された階調データに応じた電圧を有する階調電圧信号を生成し、出力する階調電圧信号生成回路（例えば、本発明の実施の形態１における階調電圧セレクタ回路１８）と、を備えた表示ドライバであって、前記階調データレジスタ回路と前記階調電圧信号生成回路との間に設けられ、テストモード時において、両回路間に設けられたビット線に含まれる少なくとも一部の複数ビット線を共通ノードを介して互いに接続し、前記共通ノードを流れる電流値に基づいて故障検出を行うテスト回路をさらに備える。
【００２０】
上述のような回路構成により、回路規模の増大を抑制して容易に故障検出を行うことが可能である。
【００２１】
また、本発明にかかる表示ドライバのテスト方法は、ビット幅を有する階調データに基づいて、当該階調データに応じた階調電圧信号を生成し、出力する表示ドライバのテスト方法であって、前記階調データが流れるビット線に含まれる少なくとも一部の複数ビット線を共通ノードを介して互いに接続し、テスト用の階調データを前記表示ドライバに対応して入力した場合に、前記共通ノードに、前記テスト用の階調データに応じた電流値が流れるかどうかを検出することにより故障検出を行うものである。
【００２２】
上述のような方法により、回路規模の増大を抑制して容易に故障検出を行うことが可能である。
【発明の効果】
【００２３】
本発明により、回路規模の増大を抑制して容易に故障検出を行うことが可能な表示ドライバを提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１にかかる表示ドライバの回路図である。
【図２】本発明の実施の形態１にかかる表示ドライバの回路図である。
【図３】本発明の実施の形態１にかかる表示ドライバのテスト動作を示す図である。
【図４】本発明の実施の形態１にかかる表示ドライバのテスト動作を示す図である。
【図５】本発明の実施の形態１にかかる表示ドライバのテスト動作を示す図である。
【図６】本発明の実施の形態１にかかる表示ドライバのテスト動作を示すタイミングチャートである。
【図７】本発明の実施の形態２にかかる表示ドライバの回路図である。
【図８】特許文献１にかかる表示ドライバの回路図である。
【図９】従来技術の表示ドライバの回路図である。
【図１０】特許文献２にかかる表示ドライバの回路図である。
【発明を実施するための形態】
【００２５】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００２６】
実施の形態１
本発明の実施の形態１について図面を参照して説明する。図１は本発明の実施の形態１における表示ドライバのブロック図である。
【００２７】
図１の回路は、シフトレジスタ回路１２と、階調データ入力回路１３と、階調データレジスタ回路１４と、階調データラッチ回路１５と、テスト回路１６と、レベルシフタ回路１７と、階調電圧セレクタ回路（階調電圧信号生成回路）１８と、出力アンプ回路１９と、を備える。なお、便宜上、クロック入力１、スタートパルス入力２、スタートパルス出力３、階調データ入力４、ラッチパルス入力５、基準電源入力８、階調電圧出力９、高電位側電源１０、低電位側電源１１はそれぞれ端子名を示すと同時に、信号名を示すものとする。
【００２８】
また、図１の回路は階調データ入力信号４が６ビット（６４階調）の場合の例を示している。なお、このような回路構成は、実施の形態の一例を示したに過ぎず、趣旨を逸脱しない範囲で適宜変更が可能である。例えば、本実施の形態では、階調データ入力信号４が６ビットの場合の例について示しているが、これに限られず、異なるビット幅を有する場合の回路構成にも適宜変更可能である。また、本実施の形態では、階調データレジスタ回路１４が６個備えられた場合の例について示しているが、これに限られず、階調データレジスタ回路１４の個数が異なる場合の回路構成にも適宜変更可能である。
【００２９】
この例では、シフトレジスタ回路１２は６段のレジスタによって構成される。また、階調データレジスタ回路１４は、６つの階調データレジスタ回路１４−１〜１４−６によって構成される。また、出力アンプ回路１９は、出力アンプ回路１９−１〜１９−６によって構成される。ここで、シフトレジスタ回路１２に備えられた６段のレジスタをシフトレジスタ回路１２−１〜１２−６と称することで区別する。また、出力アンプ回路１９の出力端子に接続される６個の階調電圧出力端子９も、階調電圧出力端子９−１〜９−６と称することで区別する。
【００３０】
クロック入力端子１は、シフトレジスタ回路１２−１〜１２−６の入力端子にそれぞれ接続される。また、シフトレジスタ回路１２−１〜１２−６は、スタートパルス入力端子２とスタートパルス出力端子３との間に直列に接続されることによりシフトレジスタを構成する。６ビット幅の階調データ入力端子４は、階調データ入力回路１３の６ビット幅の入力端子に接続される。階調データ入力回路１３の６ビット幅の出力端子は、階調データレジスタ回路１４−１〜１４−６の６ビット幅の入力端子にそれぞれ接続される。シフトレジスタ回路１２−１〜１２−６の出力端子は、それぞれ対応する階調データレジスタ回路１４−１〜１４−６の他の入力端子に接続される。
【００３１】
階調データレジスタ回路１４−１〜１４−６の６ビット幅の出力端子は、階調データラッチ回路１５、テスト回路１６、レベルシフタ回路１７を介して階調電圧セレクタ回路１８の入力端子（３６ビット幅＝６ビット×６個分）に接続される。ラッチパルス入力端子５は、階調データラッチ回路１５の他の入力端子に接続される。テスト入力端子６は、テスト回路１６の他の入力端子に接続される。Ｖ１〜Ｖｎ（ｎは２以上の自然数）の基準電源入力端子８は、階調電圧セレクタ回路１８の他の入力端子に接続される。階調電圧セレクタ回路１８において、階調データレジスタ回路１４−１〜１４−６に対応する６個の出力端子は、それぞれ対応する出力アンプ回路１９−１〜１９−６の入力端子に接続される。出力アンプ回路１９−１〜１９−６の出力端子は、それぞれ対応する階調電圧出力端子９−１〜９−６に接続される。
【００３２】
シフトレジスタ回路１２には、スタートパルス入力信号２及びクロック入力信号１が供給される。スタートパルス入力信号２をクロック入力信号１のタイミングで順次シフトすることによりシフトパルス信号を形成する。
【００３３】
また、６ビットの階調データ入力信号４が、階調データ入力回路１３を介して各階調データレジスタ回路１４−１〜１４−６にパラレルに供給される。ここで、シフトレジスタ回路１２から供給されるシフトパルス信号に基づいて階調データレジスタ回路１４−１〜１４−６のいずれか１つが選択される。そして、選択された階調データレジスタ回路に階調データが記憶される。このように、シフトパルス信号に基づいて、階調データを記憶する階調データレジスタ回路１４−１〜１４−６が選択的に切り替えられる。
【００３４】
階調データレジスタ回路１４−１〜１４−６に対して階調データの入力が終了すると、階調データラッチ回路１５にラッチパルス入力信号５が入力される。それにより、階調データレジスタ回路１４−１〜１４−６に保持されている階調データを一斉にラッチ（同期して出力）する。階調データラッチ回路１５から出力された階調データは、テスト回路１６に入力される。なお、テスト回路１６では、テスト入力信号６に基づいて、通常動作モード及びテストモードのいずれかが選択的に切り替えられる。
【００３５】
通常動作モードの場合、階調データラッチ回路１５から出力された階調データは、レベルシフタ回路１７により適宜電圧レベルがシフトされる。階調電圧セレクタ回路１８は、レベルシフト後の階調データに基づいて、基準電源入力端子８から供給される複数の基準電圧Ｖ１〜Ｖｎ（ｎは２以上の自然数）のいずれかを選択的に出力する。そして、出力アンプ回路１９は、階調電圧セレクタ回路１８から出力された信号を増幅し、階調電圧出力端子９に出力する。この例では６個の出力アンプ回路１９が、対応する階調電圧セレクタ回路１８の出力信号を増幅して、階調電圧出力端子９に出力する。なお、図１では高電位側電源端子１０と、低電位側電源端子１１とが階調データラッチ回路１５に接続されているが、他のすべての回路の電源にも接続される。
【００３６】
次に、図２に本発明の実施の形態１におけるテスト回路１６の回路構成を示す。図２の例では、階調データレジスタ回路１４−１（不図示）から出力された６ビット幅の階調データの各ビット線を、それぞれＡ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｆ１と称す。同様に、階調データレジスタ回路１４−２（不図示）から出力された６ビット幅の階調データの各ビット線を、それぞれＡ２、Ｂ２、Ｃ２、Ｄ２、Ｅ２、Ｆ２と称す。階調データレジスタ回路１４−３（不図示）から出力された６ビット幅の階調データの各ビット線を、それぞれＡ３、Ｂ３、Ｃ３、Ｄ３、Ｅ３、Ｆ３と称す。階調データレジスタ回路１４−４（不図示）から出力された６ビット幅の階調データの各ビット線を、それぞれＡ４、Ｂ４、Ｃ４、Ｄ４、Ｅ４、Ｆ４と称す。階調データレジスタ回路１４−５（不図示）から出力された６ビット幅の階調データの各ビット線を、それぞれＡ５、Ｂ５、Ｃ５、Ｄ５、Ｅ５、Ｆ５と称す。階調データレジスタ回路１４−６（不図示）から出力された６ビット幅の階調データの各ビット線を、それぞれＡ６、Ｂ６、Ｃ６、Ｄ６、Ｅ６、Ｆ６と称す。これら合計３６本のビット線が、前述のようにテスト回路１６を介して階調データセレクタ回路１８（不図示）の入力端子に接続される。
【００３７】
テスト回路１６は、３６本のビット線に対応したスイッチ素子を有する。つまり、図２の例では、テスト回路１６は３６本のビット線に対応して３６個のスイッチ素子を有する。各スイッチ素子の一方の端子は、対応するビット線にそれぞれ接続される。ここで、一方の端子がビット線Ａ１に接続されたスイッチ素子をＳＡ１と称す。一方の端子がビット線Ｂ１に接続されたスイッチ素子をＳＢ１と称す。同様にして、スイッチ素子の一方の端子に接続されたビット線名の最初に"Ｓ"を付加したものを、当該スイッチ素子の素子名とする。
【００３８】
スイッチ素子ＳＡ１〜ＳＡ６の他方の端子は、共通ノードを介して互いに接続される。スイッチ素子ＳＢ１〜ＳＢ６の他方の端子は、共通ノードを介して互いに接続される。スイッチ素子ＳＣ１〜ＳＣ６の他方の端子は、共通ノードを介して互いに接続される。スイッチ素子ＳＤ１〜ＳＤ６の他方の端子は、共通ノードを介して互いに接続される。スイッチ素子ＳＥ１〜ＳＥ６の他方の端子は、共通ノードを介して互いに接続される。スイッチ素子ＳＦ１〜ＳＦ６の他方の端子は、共通ノードを介して互いに接続される。つまり、テスト回路１６は、各階調データの同順位ビット線毎に異なる共通ノードを有する。
【００３９】
また、これら３６個のスイッチ素子は、テスト入力信号６によって接続状態（オンオフ）の切り替えが制御される。例えば、テスト入力信号６がロウレベルの場合、各スイッチ素子の接続状態がオフする。この場合、テスト回路１６は通常動作モードの動作を示す。
【００４０】
一方、テスト入力信号６がハイレベルの場合、各スイッチ素子の接続状態がオンする。この場合、テスト回路１６はテストモードの動作を示す。具体的には、ビット線Ａ１〜Ａ６が互いに接続する。ビット線Ｂ１〜Ｂ６が互いに接続する。ビット線Ｃ１〜Ｃ６が互いに接続する。ビット線Ｄ１〜Ｄ６が互いに接続する。ビット線Ｅ１〜Ｅ６が互いに接続する。ビット線Ｆ１〜Ｆ６が互いに接続する。さらに、階調データ入力信号４により、階調データレジスタ回路１４−１〜１４−６（不図示）から出力される各階調データの同順位ビット線が、それぞれ同電位を示すように制御される。なお、前述のようにテストモードでは、各階調データの同順位ビット線は互いに接続される。
【００４１】
いずれのビット線にも不具合が無い場合（正常動作の場合）、つまり、階調データが正しく転送されている場合、互いに接続された各ビット線同士の電位は同じ値を示す。したがって、正常動作の場合には、各ビット線間に電位差が生じず、電流は流れない。一方、いずれかのビット線に不具合がある場合、つまり、階調データが正しく転送されていない場合、不具合のあるビット線の電位が不定値を示す。つまり、互いに接続された各ビット線の電位は、不具合の発生したビット線の電位のみ異なる値を示す。したがって、いずれかのビット線に不具合がある場合には、接続された他のビット線との間に電位差が生じ、電流が流れる。なお、この電流値は、テスト回路１６の前段に備えられた階調データラッチ回路１５の高電位側電源１０または低電位側電源１１を測定することにより確認することができる。
【００４２】
このような回路構成により、安価な電源電流測定用のテスターを用いて、容易に階調データの転送不具合を観測することができる。さらに、本発明の実施の形態１では、従来技術のように出力信号の電圧を観測しない。そのため、故障検出用の回路を新たに追加する必要が無い。また、そのためのテスト出力端子を備える必要もない。
【００４３】
図３〜図５に、本発明の実施の形態１にかかる表示ドライバのテスト動作の具体例を示す。なお、図３〜図５はいずれもテストモード時における動作を示す。また、図３は階調データが正しく転送された場合の動作の例を示す。図４は階調データの１本のビット線に不具合が発生した場合の動作の例を示す。図５は階調データの２本のビット線に不具合が発生した場合の動作の例を示す。また、図３〜図５の例では、いずれも階調データラッチ回路１５及びテスト回路１６の回路構成のみを図示して説明する。さらに、図３〜図５の例では、階調データレジスタ回路１４−２（不図示）から出力された階調データ（Ａ２、Ｂ２、Ｃ２、Ｄ２、Ｅ２、Ｆ２）と、階調データレジスタ回路１４−３（不図示）から出力された階調データ（Ａ３、Ｂ３、Ｃ３、Ｄ３、Ｅ３、Ｆ３）と、の接続関係のみを図示して説明する。
【００４４】
前述のように図３〜図５はいずれもテストモード時における動作を示している。したがって、テスト回路１６において、ビット線Ａ２、Ａ３は互いに接続する。ビット線Ｂ２、Ｂ３は互いに接続する。ビット線Ｃ２、Ｃ３は互いに接続する。ビット線Ｄ２、Ｄ３は互いに接続する。ビット線Ｅ２、Ｅ３は互いに接続する。ビット線Ｆ２、Ｆ３は互いに接続する。また、階調データレジスタ回路１４−１〜１４−６から出力される各階調データの同順位ビット線が、正常状態においてそれぞれ同電位を示すように制御されている。図３の例では、ビット線Ａ２、Ａ３にハイレベルの信号が供給される。ビット線Ｂ２、Ｂ３にロウレベルの信号が供給される。ビット線Ｃ２、Ｃ３にハイレベルの信号が供給される。ビット線Ｄ２、Ｄ３にロウレベルの信号が供給される。ビット線Ｅ２、Ｅ３にハイレベルの信号が供給される。ビット線Ｆ２、Ｆ３にロウレベルの信号が供給される。
【００４５】
ここで、各階調データは階調データラッチ回路１５から出力される。つまり、電圧レベルがハイレベルのビット線は、高電位側電源端子１０に接続される。また、電圧レベルがロウレベルのビット線は、低電位側電源端子１１に接続される。
【００４６】
まず、正常動作の場合について説明する。この場合、図３に示すように、互いに接続された各ビット線同士の電位は同じ値を示す。つまり、互いに接続された各ビット線同士には電位差が生じない。したがって、各ビット線を介して高電位側電源１０または低電位側電源１１に異常電流は流れない。
【００４７】
次に、ビット線Ｄ３に不具合が発生した場合について説明する。この場合、図４に示すように、ビット線Ｄ３の電圧レベルが本来と異なるハイレベルを示す。このとき、ビット線Ｄ２、Ｄ３との間に電位差が発生する。したがって、図４の太線の矢印の経路に示すように、高電位側電源１０からビット線Ｄ３及びＤ２を介して低電位側電源１１に異常電流Ｉが流れる。つまり、電源電流を測定することにより階調データの転送不具合を観測することができる。
【００４８】
次に、ビット線Ａ３にさらに不具合が発生した場合について説明する。この場合、図５に示すように、ビット線Ａ３の電圧レベルが本来と異なるロウレベルを示す。このとき、ビット線Ｄ２、Ｄ３との間と、ビット線Ａ２、Ａ３との間に電位差が発生する。したがって、図５の太線の矢印の経路に示すように、高電位側電源１０からビット線Ｄ３及びＤ２を介して低電位側電源１１に異常電流Ｉが流れる。同時に、高電位側電源１０からビット線Ａ２及びＡ３を介して低電位側電源１１に異常電流Ｉが流れる。つまり、高電位側電源１０から低電位側電源１１には、異常電流Ｉ×２が流れる。このように、高電位側電源１０から低電位側電源１１に流れる異常電流を測定することにより、階調データの転送不具合がいくつ発生しているかを確認することができる。
【００４９】
図６は、本発明の実施の形態１にかかる表示ドライバのテスト動作を示すタイミングチャートである。また、図６では、従来技術と本発明の実施の形態１とのテスト動作の比較を行っている。つまり、図９に示す従来回路のテスト出力信号７の電圧を観測した場合と、本発明の実施の形態１に示す電源電流（高電位側電源１０、低電位側電源１１）を測定した場合のタイミングチャートを示す。
【００５０】
図６の例では、シフトレジスタ回路１２は、クロック信号１の立ち下がりエッジに同期してスタートパルス入力信号２を検出し、シフトパルス信号を出力する。そして、階調データレジスタ回路１４−１〜１４−６は、シフトパルス信号に基づいて階調データ入力信号４を記憶する。その後、階調データレジスタ回路１４−１〜１４−６に記憶された階調データは、階調データラッチ回路１５から一斉に出力される。なお、図６の例では、クロック信号１の立ち下がりエッジに同期して動作する例について説明しているが、これに限られない。例えば、クロック信号１の立ち上がりエッジに同期して動作する場合にも適用可能である。
【００５１】
図９に示す従来回路の場合、テスト出力端子７からの出力信号の電圧レベル（ハイレベルまたはロウレベル）を検出することにより動作試験が行われる。一方、本発明の実施の形態１の場合は、高電位側電源１０または低電位側電源１１に流れる電源電流値を測定することにより動作試験が行われる。ここで、正常動作時には、異常電流は流れない。一方、データ転送異常時には、不具合の発生するビット線数に応じた電流値が測定される。図６の例では、不具合箇所が２箇所の場合は、１箇所の場合よりも２倍の異常電流が流れる。このように、高電位側電源１０から低電位側電源１１に流れる異常電流を測定することにより、階調データの転送不具合がいくつ発生しているかを確認することができる。
【００５２】
なお、本発明の実施の形態１では、階調データレジスタ回路１４−１〜１４−６から出力される各階調データの同順位ビット線同士が同電位を示す場合について説明したが、これに限られない。例えば、同順位ビット線のうち、いずれかのビット線のみを他のビット線と異なる電位に設定することも可能である。それにより、正常動作時には、高電位側電源１０から低電位側電源１１に電流Ｉが流れる。一方、異なる電位を有するビット線に不具合がある場合は、電流Ｉとは異なる電流が流れる。このように、他のビット線についても同様の処理を行うことにより、いずれのビット線上で不具合が発生しているかを特定することができる。
【００５３】
実施の形態２
次に、図７に本発明の実施の形態２にかかる表示ドライバに備えられたテスト回路１６の回路構成を示す。図２に示す本発明の実施の形態１の回路と比較して、図７に示す回路は、テスト回路１６に設けられたスイッチ素子の接続関係が異なっている。
【００５４】
図７の例では、テスト回路１６に設けられた３６個のスイッチ素子の一方の端子は、それぞれ対応するビット線にそれぞれ接続される。スイッチ素子ＳＡ１、ＳＢ１、ＳＣ１、ＳＤ１、ＳＥ１、ＳＦ１の他方の端子は、共通ノードを介して互いに接続される。スイッチ素子ＳＡ２、ＳＢ２、ＳＣ２、ＳＤ２、ＳＥ２、ＳＦ２の他方の端子は、共通ノードを介して互いに接続される。スイッチ素子ＳＡ３、ＳＢ３、ＳＣ３、ＳＤ３、ＳＥ３、ＳＦ３の他方の端子は、共通ノードを介して互いに接続される。スイッチ素子ＳＡ４、ＳＢ４、ＳＣ４、ＳＤ４、ＳＥ４、ＳＦ４の他方の端子は、共通ノードを介して互いに接続される。スイッチ素子ＳＡ５、ＳＢ５、ＳＣ５、ＳＤ５、ＳＥ５、ＳＦ５の他方の端子は、共通ノードを介して互いに接続される。スイッチ素子ＳＡ６、ＳＢ６、ＳＣ６、ＳＤ６、ＳＥ６、ＳＦ６の他方の端子は、共通ノードを介して互いに接続される。つまり、テスト回路１６は、単一の階調データを表す複数ビット線毎に異なる共通ノードを有する。
【００５５】
また、これら３６個のスイッチ素子は、テスト入力信号６によって接続状態（オンオフ）の切り替えが制御される。例えば、テスト入力信号６がロウレベルの場合、各スイッチ素子の接続状態がオフする。この場合、テスト回路１６は通常動作モードの動作を示す。
【００５６】
一方、テスト入力信号６がハイレベルの場合、各スイッチ素子の接続状態がオンする。この場合、テスト回路１６はテストモードの動作を示す。具体的には、ビット線Ａ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｆ１が互いに接続する。ビット線Ａ２、Ｂ２、Ｃ２、Ｄ２、Ｅ２、Ｆ２が互いに接続する。ビット線Ａ３、Ｂ３、Ｃ３、Ｄ３、Ｅ３、Ｆ３が互いに接続する。ビット線Ａ４、Ｂ４、Ｃ４、Ｄ４、Ｅ４、Ｆ４が互いに接続する。ビット線Ａ５、Ｂ５、Ｃ５、Ｄ５、Ｅ５、Ｆ５が互いに接続する。ビット線Ａ６、Ｂ６、Ｃ６、Ｄ６、Ｅ６、Ｆ６が互いに接続する。さらに、階調データ入力信号４により、階調データレジスタ回路１４−１〜１４−６（不図示）から出力される階調データのうち、単一の階調データを表す複数ビット線同士が同電位を示すように制御される。具体的には、例えば階調データレジスタ回路１４−１から出力されるビット線Ａ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｆ１が同電位（例えばハイレベル）を示す。ここで、前述のようにテストモードでは単一の階調データを表す複数ビット線同士は互いに接続される。
【００５７】
このとき、いずれのビット線にも不具合がない場合（正常動作の場合）、つまり、階調データが正しく転送されている場合、単一の階調データを表す複数ビット線同士の電位は同じ値を示す。したがって、正常動作の場合には、各ビット線間に電位差が生じず、電流は流れない。一方、いずれかのビット線に不具合がある場合、つまり、階調データが正しく転送されていない場合、不具合のあるビット線の電位が不定値を示す。つまり、互いに接続された各ビット線の電位は、不具合の発生したビット線の電位のみ異なる値を示す。したがって、いずれかのビット線に不具合がある場合には、接続された他のビット線との間に電位差が生じ、電流が流れる。なお、この電流値は、テスト回路１６の前段に備えられた階調データラッチ回路１５の高電位側電源１０または低電位側電源１１を測定することにより確認することができる。また、実施の形態２においても、実施の形態１の場合と同様に、階調データの転送不具合がいくつ発生しているかを確認することができる。
【００５８】
以上のように、実施の形態２においても、安価な電源電流測定用のテスターを用いることにより階調データの転送不具合を観測することができる。また、階調データの転送不具合がいくつ発生しているかを確認することができる。さらに、本発明の実施の形態２では、従来技術のように出力信号の電圧を観測しない。そのため、テスト観測用の回路を新たに追加する必要が無い。また、そのためのテスト出力端子を備える必要もない。
【００５９】
なお、本発明の実施の形態２では、階調データレジスタ回路１４−１〜１４−６から出力される階調データのうち、単一の階調データを表す複数ビット線同士が同電位を示す場合について説明したが、これに限られない。例えば、単一の階調データを表す複数ビット線のうち、いずれかのビット線のみを他のビット線と異なる電位に設定することも可能である。それにより、正常動作時には、高電位側電源１０から低電位側電源１１に電流Ｉが流れる。一方、異なる電位を有するビット線に不具合がある場合は、電流Ｉとは異なる電流が流れる。このように、他のビット線についても同様の処理を行うことにより、いずれのビット線上で不具合が発生しているかを特定することができる。
【００６０】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本発明の表示ドライバの回路構成に限られず、出力アンプ回路１９が不要であれば、取り除いた回路構成にも適宜変更可能である。あるいは、論理演算回路等を追加した回路構成にも適宜変更可能である。
【符号の説明】
【００６１】
１  クロック入力端子
２  スタートパルス入力端子
３  スタートパルス出力端子
４  階調データ入力端子
５  ラッチパルス入力端子
６  テスト入力端子
７  テスト出力端子
８  基準電源入力端子
９  階調電圧出力端子
１０  高電位側電源端子
１１  低電位側電源端子
１２  シフトレジスタ回路
１３  階調データ入力回路
１４  階調データレジスタ回路
１５  階調データラッチ回路
１６  テスト回路
１７  レベルシフタ回路
１８  階調電圧セレクタ回路
１９  出力アンプ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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