(57)【要約】      （修正有）【課題】リセスゲート部における二次元電子ガス濃度を制御でき、しきい値電圧のバラつきが小さいヘテロ接合電界効果トランジスタおよびその製造方法を提供する。【解決手段】基板上に、ＡｌxＧａ1-xＮ（０≦ｘ＜１）からなるチャネル層３と、前記チャネル層３上に設けられ且つリセス領域を有する障壁層１０と、前記リセス領域に設けられたゲート電極９と、前記障壁層１０上において前記リセス領域を挟んで設けられたソース電極７およびドレイン電極８とを備え、前記障壁層１０は、前記チャネル層３側から順にＡｌs1Ｇａ1-s1Ｎ（０＜ｓ１≦１）からなる第１障壁層４およびＡｌs2Ｇａ1-s2Ｎ（０＜ｓ２＜１）からなる第２障壁層５を有し、第１障壁層４のＡｌ組成ｓ１は、第２障壁層５のＡｌ組成ｓ２および前記チャネル層３のＡｌ組成ｘの何れよりも大きく、前記リセス領域は、第２障壁層５を貫通して第１障壁層４に到達していることを特徴とする。【選択図】図１
2010010584.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、ＡｌxＧａ1-xＮ（０≦ｘ＜１）またはＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ＜１）からなるチャネル層と、前記チャネル層上に設けられ且つリセス領域を有する障壁層と、前記リセス領域に設けられたゲート電極と、前記障壁層上において前記リセス領域を挟んで設けられたソース電極およびドレイン電極とを備え、
前記障壁層は、前記チャネル層側から順にＡｌs1Ｇａ1-s1Ｎ（０＜ｓ１≦１）からなる第１障壁層およびＡｌs2Ｇａ1-s2Ｎ（０＜ｓ２＜１）からなる第２障壁層を有し、第１障壁層のＡｌ組成ｓ１は、第２障壁層のＡｌ組成ｓ２および前記チャネル層のＡｌ組成ｘの何れよりも大きく、前記リセス領域は、第２障壁層を貫通して第１障壁層に到達していることを特徴とするヘテロ接合電界効果トランジスタ。
【請求項２】
第２障壁層は、前記チャネル層のＡｌ組成ｘよりも大きいＡｌ組成ｓ２を有する請求項１に記載のトランジスタ。
【請求項３】
第１障壁層は、前記チャネル層側から第２障壁層側に向けて増加するＡｌ組成ｓ１を有する請求項１または２に記載のトランジスタ。
【請求項４】
前記障壁層は、前記チャネル層と第１障壁層との間にＡｌs3Ｇａ1-s3Ｎ（０＜ｓ３＜１）からなる第３障壁層をさらに備え、
第３障壁層のＡｌ組成ｓ３は、前記チャネル層のＡｌ組成ｘよりも大きく且つ第１障壁層のＡｌ組成ｓ１よりも小さい請求項１〜３の何れか１つに記載のトランジスタ。
【請求項５】
第３障壁層は、前記チャネル層側から第１障壁層側に向けて増加するＡｌ組成ｓ３を有する請求項４に記載のトランジスタ。
【請求項６】
第３障壁層は、第１障壁層のＡｌ組成ｓ１との差が０．２以下のＡｌ組成ｓ３を有し、且つ第１障壁層は、６ｎｍ以下の厚さを有する請求項４または請求項５に記載のトランジスタ。
【請求項７】
前記障壁層は、前記ゲート電極の直下に二次元電子ガス濃度制御領域を有する請求項１〜６の何れか１つに記載のトランジスタ。
【請求項８】
前記二次元電子ガス濃度制御領域は、前記障壁層にフッ素原子が導入されている部分である請求項７に記載のトランジスタ。
【請求項９】
前記ゲート電極と前記障壁層との間に絶縁層をさらに備える請求項１〜８の何れか１つに記載のトランジスタ。
【請求項１０】
基板上に、ＡｌxＧａ1-xＮ（０≦ｘ＜１）またはＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ＜１）からなるチャネル層を形成し、
前記チャネル層上に障壁層を形成し、
前記障壁層上にソース電極およびドレイン電極を形成し、
前記ソース電極と前記ドレイン電極の間の前記障壁層をエッチングしてリセス領域を形成し、
前記リセス領域内にゲート電極を形成する工程を備え、
前記障壁層は、前記チャネル層側から順にＡｌs1Ｇａ1-s1Ｎ（０＜ｓ１≦１）からなる第１障壁層およびＡｌs2Ｇａ1-s2Ｎ（０＜ｓ２＜１）からなる第２障壁層を有し、第１障壁層のＡｌ組成ｓ１は、第２障壁層のＡｌ組成ｓ２および前記チャネル層のＡｌ組成ｘの何れよりも大きく、前記障壁層のエッチングは、第２障壁層を貫通して第１障壁層に到達するまで行うことを特徴とするヘテロ接合電界効果トランジスタの製造方法。
【請求項１１】
前記障壁層は、前記チャネル層と第１障壁層との間にＡｌs3Ｇａ1-s3Ｎ（０＜ｓ３＜１）からなる第３障壁層を有し、第３障壁層のＡｌ組成ｓ３は、前記チャネル層のＡｌ組成ｘよりも大きく且つ第１障壁層のＡｌ組成ｓ１よりも小さい請求項１０に記載の製造方法。
【請求項１２】
前記エッチングは、フッ素を含むガスを用いたプラズマエッチングにより行われる請求項１０または請求項１１に記載の製造方法。
【請求項１３】
前記エッチングは、同時に前記ゲート電極の直下にフッ素を導入し二次元電子ガス濃度制御領域を形成する請求項１２に記載の製造方法。
【請求項１４】
前記リセス領域の形成後にさらに前記ゲート電極の直下に二次元電子ガス濃度制御領域を形成する工程を備える請求項１０〜１２の何れか１つに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合電界効果トランジスタおよびヘテロ接合電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
III族窒化物半導体、たとえばＧａＮ、ＡｌＧａＮまたはＡｌＧａＩｎＮなどは、高い破壊電界強度、高い熱伝導度および高い飽和電子速度を有するため、III族窒化物半導体を用いて小型、低オン抵抗および高耐圧であるヘテロ接合電界効果トランジスタを実現できる（以下、III族窒化物半導体を用いたヘテロ接合電界効果トランジスタを「ＨＦＥＴ」と記す）。上記の特徴から、ＨＦＥＴは高効率電力変換デバイスや高周波パワーデバイスへの応用が期待されている。
【０００３】
ＨＦＥＴの構造は、バンドギャップの小さいIII族窒化物半導体層（チャネル層）とバンドギャップの大きいIII族窒化物半導体層（障壁層）を積層した構造を有している。例えばＧａＮ層とＡｌＧａＮ層という異なる二層が用いられる。これらのバンドギャップの異なる層を積層させた場合、自発分極およびピエゾ分極により発生する分極電界に起因して、ヘテロ界面のチャネル層側に二次元電子ガスが形成される。この二次元電子ガスが、トランジスタの高い濃度のシートキャリアとなる。
【０００４】
また、この二次元電子ガス濃度は、一般的にチャネル層と障壁層のバンドギャップの差が大きくなると増加し、バンドギャップの差が小さくなると低下する。また、一般的にヘテロ界面を形成する障壁層の厚さが薄いと二次電子ガス濃度は低下し、障壁層の厚さが厚いと二次元電子ガス濃度は増加する。また、一般的にヘテロ界面を形成する障壁層のバンドギャップが変化している場合、その平均的な大きさにより二次元電子ガス濃度が変化する。
【０００５】
一方、Ａｌを含むIII族窒化物半導体の場合、一般的にIII族元素中のＡｌ組成比が大きくなるほどバンドギャップは大きくなり、Ａｌ組成比が小さくなるほどバンドギャップは小さくなるという特性を有する。
この特性を利用して、チャネル層をＡｌ組成比の小さいまたはＡｌを含まないIII族窒化物半導体とし、障壁層をＡｌ組成比の大きいIII族窒化物半導体とすることにより、ＨＦＥＴを形成することができる。
【０００６】
ＨＦＥＴでは主に低オン抵抗、高耐圧のノーマリオン型ＨＦＥＴが作製できる。
一方で、過電流防止の観点や単純な回路構成の観点から高いしきい値電圧を有するノーマリオフ型ＨＦＥＴが望まれている。ノーマリオフ型ＨＦＥＴは、ゲート電圧が０Ｖのときゲート部のヘテロ界面に二次元電子ガスが形成されず、ソース・ドレイン間の電流が流れないが、ゲート電圧が正のしきい値電圧を超えるとゲート部における二次元電子ガスが高い濃度で形成されソース・ドレイン間の電流が流れるようにすることにより実現できる。したがって、しきい値電圧が安定して高いノーマリオフ型ＨＦＥＴを実現するためには、ゲート部のヘテロ界面に形成される二次元電子ガス濃度を制御することが必要である。
【０００７】
従来、ゲート部の二次元電子ガス濃度を制御する方法として、例えば、ゲート電極の下方の障壁層をドライエッチングにより適切な厚さに薄層化してリセスゲートを形成する方法がある。この方法によりリセスゲート部におけるヘテロ界面に形成される二次元電子ガス濃度を低下させることができる。非特許文献１では、Ａｌ0.33Ｇａ0.67Ｎ層をＢＣｌ3ドライエッチングによりリセスゲートを形成している。
【非特許文献１】T.Palacios、他、"High-Performance E-Mode AlGaN/GaN HEMTs "、（アメリカ）、IEEE ELECTRON DEVICE LETTERS、VOL.27、NO.6、２００６年、p.428 -430
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、非特許文献１におけるゲート電極の下方の障壁層のドライエッチングによる薄層化は、時間のみでエッチング量を制御している。このため、障壁層を適切な厚さに安定して残すことは難しく、リセスゲート部における二次元電子ガス濃度を安定して制御することは非常に困難である。また、時間のみでエッチングを制御すると、しきい値電圧のバラつきも大きくなってしまう。
【０００９】
本発明は、このような事情に鑑みてなされたものであり、リセスゲート部における二次元電子ガス濃度を安定して制御でき、しきい値電圧のバラつきが小さいヘテロ接合電界効果トランジスタおよびその製造方法を提供するものである。
【課題を解決するための手段及び発明の効果】
【００１０】
本発明のヘテロ接合電界効果トランジスタは、基板上に、ＡｌxＧａ1-xＮ（０≦ｘ＜１）またはＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ＜１）からなるチャネル層と、前記チャネル層上に設けられ且つリセス領域を有する障壁層と、前記リセス領域に設けられたゲート電極と、前記障壁層上において前記リセス領域を挟んで設けられたソース電極およびドレイン電極とを備え、前記障壁層は、前記チャネル層側から順にＡｌs1Ｇａ1-s1Ｎ（０＜ｓ１≦１）からなる第１障壁層およびＡｌs2Ｇａ1-s2Ｎ（０＜ｓ２＜１）からなる第２障壁層を有し、第１障壁層のＡｌ組成ｓ１は、第２障壁層のＡｌ組成ｓ２および前記チャネル層のＡｌ組成ｘの何れよりも大きく、前記リセス領域は、第２障壁層を貫通して第１障壁層に到達していることを特徴とする。
【００１１】
本発明では、チャネル層と第２障壁層の間にエッチングストップ層としても機能する第１障壁層を形成する。
Ａｌs1Ｇａ1-s1Ｎ（０＜ｓ１≦１）からなる第１障壁層およびＡｌs2Ｇａ1-s2Ｎ（０＜ｓ２＜１）からなる第２障壁層からなる障壁層をドライエッチングしリセス領域を形成する場合、Ａｌ組成ｓ１またはｓ２が小さいほどエッチング速度は速くなり、Ａｌ組成ｓ１またはｓ２が大きいほどエッチング速度は遅くなる。このエッチング速度の違いは、フッ素系ガスまたは塩素系ガスを用いたドライエッチングによる実験において認められている。
したがって、第１障壁層のＡｌ組成ｓ１を第２障壁層のＡｌ組成ｓ２より大きくすることにより、第１障壁層のエッチング速度を第２障壁層のエッチング速度より遅くすることができる。また、このＡｌ組成ｓ１とｓ２の差を大きくすることにより第１障壁層のエッチング速度を第２障壁層に比べ極端に遅くすることもできる。このことを利用して、ドライエッチング速度やドライエッチング時間が多少変化しても、ゲート電極下の第１障壁層の厚みを制御良く安定して残すことができる。
【００１２】
このことによりリセスゲート部における二次元電子ガス濃度を制御することができ、面内均一性（同一のウエハから形成されたヘテロ接合電界効果トランジスタのしきい値電圧の均一性）およびランツーラン均一性（同一構造の異なるウエハから形成されたヘテロ接合電界効果トランジスタのしきい値電圧の均一性）に優れたヘテロ接合電界効果トランジスタを実現することが可能となる。また、ノーマリオフ型ヘテロ接合電界効果トランジスタを実現することも可能となる。
また、第１障壁層にＡｌ組成ｓ１の大きいＡｌs1Ｇａ1-s1Ｎ（０＜ｓ１≦１）を用いることにより、二次元電子ガス濃度を増大させることができ、シート抵抗を低減させることが可能となる。
以下、本発明の種々の実施形態を例示する。
【００１３】
第２障壁層は、前記チャネル層のＡｌ組成ｘよりも大きいＡｌ組成ｓ２を有してもよい。
第１障壁層は、前記チャネル層側から第２障壁層側に向けて増加するＡｌ組成ｓ１を有してもよい。
前記障壁層は、前記チャネル層と第１障壁層との間にＡｌs3Ｇａ1-s3Ｎ（０＜ｓ３＜１）からなる第３障壁層をさらに備えてもよい、第３障壁層のＡｌ組成ｓ３は、前記チャネル層のＡｌ組成ｘよりも大きく且つ第１障壁層のＡｌ組成ｓ１よりも小さい。
第３障壁層は、前記チャネル層側から第１障壁層側に向けて増加するＡｌ組成ｓ３を有してもよい。
第３障壁層は、第１障壁層のＡｌ組成ｓ１との差が０．２以下のＡｌ組成ｓ３を有し、且つ第１障壁層は、６ｎｍ以下の厚さを有してもよい。
前記障壁層は、前記ゲート電極の直下に二次元電子ガス濃度制御領域を有してもよい。
前記二次元電子ガス濃度制御領域は、前記障壁層にフッ素原子が導入されている部分であってもよい。
前記ゲート電極と前記障壁層との間に絶縁層をさらに備えてもよい。
【００１４】
本発明は、基板上に、ＡｌxＧａ1-xＮ（０≦ｘ＜１）またはＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ＜１）からなるチャネル層を形成し、前記チャネル層上に障壁層を形成し、前記障壁層上にソース電極およびドレイン電極を形成し、前記ソース電極と前記ドレイン電極の間の前記障壁層をエッチングしてリセス領域を形成し、前記リセス領域内にゲート電極を形成する工程を備え、前記障壁層は、前記チャネル層側から順にＡｌs1Ｇａ1-s1Ｎ（０＜ｓ１≦１）からなる第１障壁層及びＡｌs2Ｇａ1-s2Ｎ（０＜ｓ２＜１）からなる第２障壁層を有し、第１障壁層のＡｌ組成ｓ１は、第２障壁層のＡｌ組成ｓ２および前記チャネル層のＡｌ組成ｘの何れよりも大きく、前記障壁層のエッチングは、第２障壁層を貫通して第１障壁層に到達するまで行うことを特徴とするヘテロ接合電界効果トランジスタの製造方法も提供する。
前記障壁層は、前記チャネル層と第１障壁層との間にＡｌs3Ｇａ1-s3Ｎ（０＜ｓ３＜１）からなる第３障壁層を有してもよく、第３障壁層のＡｌ組成ｓ３は、前記チャネル層のＡｌ組成ｘよりも大きく且つ第１障壁層のＡｌ組成ｓ１よりも小さい。
前記エッチングは、フッ素を含むガスを用いたプラズマエッチングにより行われてもよい。
前記エッチングは、同時に前記ゲート電極の直下にフッ素を導入し二次元電子ガス濃度制御領域を形成してもよい。
前記リセス領域の形成後にさらに前記ゲート電極の直下に二次元電子ガス濃度制御領域を形成する工程を備えてもよい。
ここで示した種々の実施形態は、互いに組み合わせることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の一実施形態を図面を用いて説明する。図面や以下の記述中で示す構成は、例示であって、本発明の範囲は、図面や以下の記述中で示すものに限定されない。
【００１６】
１．第１実施形態のヘテロ接合電界効果トランジスタ
１−１．第１実施形態のヘテロ接合電界効果トランジスタの構造
図１は、本発明の第１実施形態のヘテロ接合電界効果トランジスタの構造を示す概略断面図である。
また、図２は、本発明の第１実施形態のＭＩＳ構造のヘテロ接合電界効果トランジスタの構成を示す概略断面図である。
第１実施形態のヘテロ接合電界効果トランジスタは、チャネル層３と、チャネル層３上に設けられ且つリセス領域を有する障壁層１０と、前記リセス領域に設けられたゲート電極９、障壁層１０上において前記リセス領域を挟んで設けられたソース電極７およびドレイン電極８とを備え、障壁層１０は、チャネル層３側から順に第１障壁層４及び第２障壁層５を有し、前記リセス領域は、第２障壁層５を貫通して第１障壁層４に到達している。
また、ゲート電極９と障壁層１０との間に絶縁層１３をさらに備えてもよい。
以下、本発明の第１実施形態のヘテロ接合電界効果トランジスタの各構成要素について説明する。
【００１７】
１−１−１．基板
基板１は、特に限定されないが、たとえばＳｉ、ＧａＮ、ＳｉＣまたはサファイアなどの基板である。
【００１８】
１−１−２．チャネル層
チャネル層３は、基板１上に設けられる。また、基板１とチャネル層３の間にバッファ層２を設けることもできる。バッファ層２を設けると基板１上にチャネル層３を結晶性良く形成できる場合がある。
チャネル層３は、ゲート電極９の電圧により制御されるソース・ドレイン間の電流が流れる機能を有する。チャネル層３は、ＡｌxＧａ1-xＮ（０≦ｘ＜１）またはＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ＜１）である。また、チャネル層３のＡｌ組成ｘは、０以上で１未満（たとえば、０、０．１、０．２、０．３、０．４、０．５、０．６、０．７、０．８、０．９および０．９９の何れか２つの間の範囲）でたとえばＧａＮである。
【００１９】
チャネル層３の厚さは、特に限定されないが例えば０．５μｍ以上（たとえば０．５、１、２、３、４、５、６、７、８、９、１０、１２、１４、１６、１８および２０μｍの何れか２つの間の範囲）であり、たとえば１μｍ以上２０μｍ以下である。
また、チャネル層３のキャリア濃度は、特に限定されないが、小さいほど好ましく、例えば１０18ｃｍ-3以下（たとえば１、１０5、１０8、１０10、１０13、１０15および１０18ｃｍ-3の何れか２つの間の範囲）で、たとえば１０5ｃｍ-3以上１０15ｃｍ-3以下である。
また、チャネル層３には、基本的には不純物をドープしないが、Ｓｉなどのｎ型不純物のドープをすることもできる。
また、基板１とチャネル層３の間にバッファ層２を設ける場合、バッファ層２は、チャネル層３が形成することができれば特に限定されない。バッファ層２は、基板１の種類により異なるが、たとえば、ＡｌＮ層とＧａＮ層とが交互に複数層積層された多重バッファ層である。
【００２０】
１−１−３．障壁層
障壁層１０は、チャネル層３の上に設けられる。障壁層１０は、第１障壁層４および第２障壁層５がこの順で積層された構造を有する。障壁層１０は、チャネル層と接合しヘテロ界面を構成する。
以下に障壁層１０の各構成要素について説明する。
【００２１】
１−１−３−１．第１障壁層
第１障壁層４は、チャネル層３の上に設けられる。第１障壁層４は、エッチングをストップさせる機能と障壁層としての機能を有する。第１障壁層４は、Ａｌs1Ｇａ1-s1Ｎ（０＜ｓ１≦１）である。第１障壁層４のＡｌ組成ｓ１は、一定でも傾斜していてもよい。第１障壁層４のＡｌ組成ｓ１は、０より大きく１以下（たとえば、０．０１、０．１、０．２、０．３、０．４、０．５、０．６、０．７、０．８、０．９および１の何れか２つの間の範囲）でたとえば、０．２以上０．６以下である。
【００２２】
第１障壁層４のＡｌ組成ｓ１は、チャネル層３のＡｌ組成ｘより大きい。このことから、第１障壁層４のバンドギャップは、チャネル層３のバンドギャップより大きい。このことにより、第１障壁層４とチャネル層３とのヘテロ界面のチャネル層３側に二次元電子ガス１２を形成することができる。そしてゲート電極９下のソース・ドレイン間の電流は、この二次元電子ガス１２が形成されたチャネル層３を流れる。この電流がゲート電極９の電圧により制御される。
【００２３】
また、第１障壁層４とチャネル層３とのＡｌ組成の差（ｓ１−ｘ）は、たとえば０．２以上０．６以下とすることが好ましい。
第１障壁層４とチャネル層３とのＡｌ組成の差が大きい場合、たとえば０．２以上だと、二次元電子ガス１２濃度が大きくなりシート抵抗を低減させることができる。
しかし、第１障壁層４とチャネル層３とのＡｌ組成の差が大きすぎる場合、たとえば０．６以上だと、成長の技術的制約上、第１障壁層４を厚くしたときに結晶品質の高い結晶とならない場合がある。
【００２４】
また、第１障壁層４のＡｌ組成ｓ１は、チャネル層３側から第２障壁層５側の間において増加させることができる。このことにより、第１障壁層４のＡｌ組成ｓ１の平均をより大きくすることができる。また、第１障壁層４の厚さもより厚くすることができる。このことにより、Ａｌ組成ｓ１の平均および層厚を適切に変化させることによりヘテロ界面に形成される二次元電子ガス１２濃度を制御することができる。
チャネル層３のＡｌ組成ｘと第１障壁層４のＡｌ組成ｓ１との差が大きすぎる場合、成長の技術的制約上、第１障壁層４は、十分な厚さに結晶品質の高い結晶として形成されない場合がある。しかし、第１障壁層４のＡｌ組成ｓ１をチャネル層３側から第２障壁層５側の間において増加させることにより、チャネル層３のＡｌ組成ｘと第１障壁層４のＡｌ組成ｓ１の平均との差が大きい場合でも、第１障壁層４を十分な厚さに結晶品質の高い結晶として形成することができる。
また、第１障壁層４の厚さは、特に限定されないが、たとえば、１ｎｍ以上３０ｎｍ以下（たとえば１、２、３、４、５、８、１０、１５、２０、２５および３０ｎｍの何れか２つの間の範囲）でたとえば８ｎｍである。
また、第１障壁層４には、基本的には不純物をドープしないが、Ｓｉなどのｎ型不純物のドープをすることもできる。
【００２５】
また、ゲート電極９の直下の第１障壁層４を二次元電子ガス濃度制御領域６とすることもできる。また、ゲート電極９の直下のチャネル層３にも二次元電子ガス濃度制御領域６が形成されていてもよい。
二次元電子ガス濃度制御領域６とは、ヘテロ界面の二次元電子ガス１２濃度を変化させる部分をいう。
たとえば、二次元電子ガス濃度制御領域６は、障壁層１０またはチャネル層３にフッ素原子、マグネシウム原子、炭素原子または鉄原子などを導入することにより形成することができる。
【００２６】
二次元電子ガス濃度制御領域６を構成する第１障壁層４にフッ素原子が導入された場合、フッ素原子は電気陰性度が大きいため、ヘテロ界面の二次元電子ガス１２濃度を低減させることができる。また、マグネシウム原子、炭素原子または鉄原子が導入された場合、これらがIII族窒化物半導体にドープされることによりｐ型半導体を形成し、ヘテロ界面の二次元電子ガス１２濃度を低減させることができる。
これらの特性を利用して、導入する原子の種類を変えること、および導入量を変化させることにより、二次元電子ガス１２濃度を制御し、しきい値電圧を高くすることができる。
また、導入する原子の濃度は、特に限定されないが、たとえば単位面積あたりの濃度に換算して二次元電子ガス１２濃度以上、たとえば１×１０8ｃｍ-2以上（たとえば１×１０8、１×１０9、１×１０10、１×１０11、１×１０12、５×１０12、１×１０13、１×１０14、１×１０15、１×１０18、１×１０20および１×１０25ｃｍ-2の何れか２つの間の範囲）である。
【００２７】
１−１−３−２．第２障壁層
第２障壁層５は、第１障壁層４の上のゲート電極９を備えた障壁層１０のリセス領域の両側に設けられる。第２障壁層５は、障壁層としての機能を有する。第２障壁層５は、Ａｌs2Ｇａ1-s2Ｎ（０＜ｓ２＜１）である。第２障壁層５のＡｌ組成ｓ２は、０より大きく１未満（たとえば０．０１、０．１、０．２、０．３、０．４、０．５、０．６、０．７、０．８、０．９および０．９９の何れか２つの間の範囲）であり、たとえば０．１５以上０．２５以下である。
【００２８】
また、第２障壁層５のＡｌ組成ｓ２は、第１障壁層４のＡｌ組成比ｓ１より小さい。このことにより、第２障壁層５のエッチング速度を第１障壁層４のエッチング速度よりも速くすることができる。このことによりエッチングを第２障壁層５と第１障壁層４の界面付近で精度よく停止させることができる。このことによりゲート電極９下の障壁層１０を適切な厚さに安定して残すエッチングをことができ、二次元電子ガス１２を制御することができる。
【００２９】
また、第２障壁層５のＡｌ組成ｓ２は、チャネル層３のＡｌ組成ｘより大きいほうが好ましい。このことにより第２障壁層５は、第１障壁層４と共に障壁層１０を構成し、チャネル層３とのヘテロ界面において二次元電子ガス１２濃度を増大させることができる。
また、第１障壁層４のＡｌ組成ｓ１と第２障壁層５のＡｌ組成ｓ２との差（ｓ１−ｓ２）は、０．１５以上とすることが好ましい。このことにより、エッチングを第２障壁層５と第１障壁層４の界面付近でより精度よく停止させることができるためである。
また、第２障壁層５の厚さは、特に限定されないが、たとえば５ｎｍ以上５０ｎｍ以下（たとえば５、８、１０、１３、１５、１８、２０、３０、４０および５０ｎｍの何れか２つの間の範囲）であり、たとえば１５ｎｍである。
また、第２障壁層５には、基本的には不純物をドープしないが、Ｓｉなどのｎ型不純物のドープをすることもできる。
【００３０】
１−１−４．ソース電極およびドレイン電極
ソース電極７は、リセス領域の両側の第２障壁層５の一方の上の一部に設けられる。ドレイン電極８は、ソース電極７が設けられていない方の第２障壁層５の上の一部に設けられる。
ソース電極７およびドレイン電極８を構成する材料は、同一でも異なっていてもよい。使用できる材料としては、たとえば、Ｔｉ、Ａｌ、ＮｉまたはＡｕ等が挙げられる。生産性を考慮すると同一の材料からなることが望ましい。またソース電極７およびドレイン電極８は、障壁層１０に対してオーミック接合を形成しうる材料からなることが望ましい。そのような材料としては、たとえばＴｉ／Ａｌ／Ｔｉ／ＡｕまたはＨｆ／Ａｌ／Ｈｆ／Ａｕ等が挙げられる。
【００３１】
１−１−５．絶縁層
絶縁層１３は、障壁層１０のリセス領域に設けてもよい。絶縁層１３は、ゲート電極９と障壁層１０とを電気的に絶縁し、ゲートリーク電流を低減する機能を有する。
絶縁層１３は、ゲート電極９と障壁層１０との間に設けることができるが、ゲート電極９と障壁層１０が直接接触しないように設けることが好ましい。
絶縁層１３の材料は、ゲート電極９と障壁層１０とを電気的に絶縁することができれば特に限定されないが、たとえばＳｉ3Ｎ4である。
また、絶縁層１３の厚さは、電気的に絶縁する機能を有し、ゲート電極９にかける電圧により二次元電子ガスを流れる電流を制御することができれば特に限定されない。
【００３２】
１−１−６．ゲート電極
ゲート電極９は、障壁層１０のリセス領域に設けられ、ソース電極７およびドレイン電極８と直接接触していない。また、絶縁層１３の上に設けられてもよい。
ゲート電極９を構成する材料は、たとえばＮｉ、ＡｕまたはＷ等が挙げられる。ゲート電極は、障壁層１０に対してショットキー接合を形成しうる材料からなることが望ましい。そのような材料としては、たとえばＮｉ／ＡｕまたはＷＮ／Ｗ等が挙げられる。
【００３３】
１−２．第１実施形態のヘテロ接合電界効果トランジスタの製造方法
次に図１に示す第１実施形態のヘテロ接合電界効果トランジスタの製造方法について説明する。
第１実施形態のヘテロ接合電界効果トランジスタの製造方法は、チャネル層３上に障壁層１０を形成し、障壁層１０上にソース電極７およびドレイン電極８を形成し、ソース電極７とドレイン電極８の間の障壁層１０をエッチングしてリセス領域を形成し、前記リセス領域内にゲート電極９を形成する工程を備え、障壁層１０は、チャネル層３側から順に第１障壁層４及び第２障壁層５を有し、障壁層１０のエッチングは、第２障壁層５を貫通して第１障壁層４に到達するまで行う。
また、二次元電子ガス濃度制御領域形成工程、障壁層１０のリセス領域の洗浄処理工程、絶縁層形成工程および熱処理工程も備えることもできる。
また、図５（ａ）から（ｃ）は、図１に示す第１実施形態のヘテロ接合電界効果トランジスタの製造過程を示す概略断面図である。図５（ａ）は、チャネル層形成工程および障壁層形成工程後の概略断面図であり、図５（ｂ）は、ソース電極およびドレイン電極形成工程後の概略断面図であり、図５（ｃ）は、エッチング工程および二次元電子ガス濃度制御領域形成工程後の概略断面図である。
以下、第１実施形態のヘテロ接合電界効果トランジスタの各製造工程について説明する。
【００３４】
１−２−１．チャネル層形成工程
チャネル層３を基板１上に形成する。チャネル層３は、たとえば、以下に示す方法で形成することができる。
たとえば、基板１上に、有機金属化学気相堆積（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法またはハイドライド気相成長（ＨＶＰＥ）法などでチャネル層３を形成することができる。
また、基板１とチャネル層３の間にバッファ層２を有機金属化学気相堆積（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法またはハイドライド気相成長（ＨＶＰＥ）法などで形成することもできる。
【００３５】
１−２−２．障壁層形成工程
障壁層１０をチャネル層３の上に形成する。障壁層１０は、たとえば、以下に示す方法で形成することができる。
チャネル層３の上に、第１障壁層４および第２障壁層５をこれらの順で形成することができる。形成方法は特に限定されないが、たとえば有機金属化学気相堆積（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法またはハイドライド気相成長（ＨＶＰＥ）法などである。
【００３６】
１−２−３．ソース電極およびドレイン電極形成工程
ソース電極７およびドレイン電極８を第２障壁層５の上の一部に形成する。ソース電極７およびドレイン電極８は、たとえば以下に示す方法で形成することができる。
まず、フォトリソグラフィ技術を利用して、第２障壁層５の表面上に所定の形状にパターニングされたレジストを形成ことができる。
その後、ソース電極７およびドレイン電極８の形成方法は特に限定されないが、たとえばＥＢ蒸着法を用いて形成することができる。つぎに、レジストをたとえばリフトオフ法により除去し、熱処理を施すことができる。ソース電極７およびドレイン電極８の間隔は、ＨＦＥＴの所望する性能に応じて調節される。
【００３７】
１−２−４．エッチング工程
ソース電極７とドレイン電極８の間の一部の障壁層１０を第１障壁層４に達するまでエッチングすることにより選択除去し、障壁層１０のリセス領域を形成する。リセス領域は、たとえば以下に示す方法で形成することができる。
まず、レジストを第２障壁層５上に塗布し、フォトリソグラフィ技術を利用して、第２障壁層５に開口領域を有するレジストパターンを形成することができる。
その後、レジストパターンを形成したものをたとえば、ガスプラズマなどによりドライエッチングを一定時間行うことができる。このことによりレジストパターンが形成されていない障壁層１０を第１障壁層４に達するまでエッチングすることができ、障壁層１０の一部を選択除去することができる。その後レジストを除去することができる。このことにより、障壁層１０のリセス領域を形成することができる。
また、フッ素系ガスプラズマを用いたエッチング工程と同時にフッ素原子を障壁層１０に導入し、二次元電子ガス濃度制御領域６を形成することもできる。また、二次元電子ガス濃度制御領域６は、ゲート電極９下のチャネル層３にも形成されてもよい。
【００３８】
ドライエッチングに用いられるエッチングガスは、特に限定されないが、たとえばＣＦ4、Ｃ2Ｆ6、Ｃ3Ｆ8、ＣＨＦ3、またはＳＦ6などのフッ素系ガスプラズマを発生させるガス、ならびにＣＣｌ4またはＢＣｌ3などの塩素系ガスプラズマを発生させるガスなどを含むことができる。
Ａｌを含むIII族窒化物半導体をドライエッチングする場合、III族元素中のＡｌ組成比が小さいほどエッチング速度は大きくなり、Ａｌ組成比が大きいほどエッチング速度は遅くなる。このエッチング速度の違いは、フッ素系ガスおよび塩素系ガスを用いたドライエッチングによる実験において認められている。
したがって、第１障壁層４のＡｌ組成比を第２障壁層５のＡｌ組成比より大きくすることにより、第１障壁層４のエッチング速度を第２障壁層５のエッチング速度より遅くすることができる。また、このＡｌ組成比の差を大きくすることにより第１障壁層４のエッチング速度を第２障壁層５に比べ極端に遅くすることができる。
このことを利用して、ドライエッチング速度やドライエッチング時間が多少変化しても、ゲート電極９下の第１障壁層４の厚みを制御良く安定して残すことができる。
【００３９】
また、このエッチング工程において第１障壁層４は、なくならない程度に一部削られていてもよい。
また、ドライエッチングを行うプラズマを発生させる装置としては、たとえばＲＩＥ装置または誘導結合プラズマ（ＩＣＰ）エッチング装置等のガスプラズマを発生させうる装置をいずれも使用することができる。
【００４０】
１−２−５．二次元電子ガス濃度制御領域形成工程
二次元電子ガス濃度制御領域６をゲート電極９の直下の第１障壁層４に形成してもよい。また、二次元電子ガス濃度制御領域６は、ゲート電極９下のチャネル層３にも形成されてもよい。
二次元電子ガス濃度制御領域６は、たとえば、以下に示す方法で形成することができる。
たとえば塩素系ガスプラズマを用いてエッチングを行った場合、あるいはフッ素導入量が少ない条件、フッ素がほとんど導入されない条件またはアニールするとフッ素が障壁層１０の表面から抜け出す条件（例えばＲＩＥ装置を用いた場合、基板１の裏面へのバイアス電圧を小さくする等）でフッ素系ガスプラズマを用いてエッチングを行った場合などで、エッチング工程後にさらにフッ素原子などを導入する工程を行うことにより、二次元電子ガス濃度制御領域６を形成することができる。この場合、たとえばイオン注入機などの装置を用いて、フッ素原子、マグネシウム原子、炭素原子または鉄原子などを導入することができる。例えばマグネシウム原子を用いた場合、ドーパントを活性化させるために高いアニール温度が必要となるが、導入元素、導入方法によって最適なアニール温度は異なる。また、最適なアニール温度によって、トランジスタ作製プロセスの順番が変わってもよい。
また、アニール温度は、たとえば３５０〜１２００℃（たとえば３５０、４００、４５０、５００、５５０、６００、７００、８００、９００、１０００、１１００および１２００℃の何れか２つの間の範囲）の範囲で行うことができる。
【００４１】
１−２−６．障壁層のリセス領域の洗浄処理工程
エッチング工程で形成した障壁層１０のリセス領域の洗浄処理を行ってもよい。障壁層１０のリセス領域の洗浄処理は、たとえば以下に示す方法ですることができる。
まず、たとえば、フォトリソグラフィ技術を利用して、ガスプラズマ処理された領域よりも開口領域が広くなるように、所定の形状にパターニングされたレジストを形成することができる。
たとえば、ガスプラズマ処理を行った面を酸素プラズマ、水洗および酸を用いた３つの洗浄処理工程を連続的に行うことができる。この酸素プラズマ処理は、障壁層１０のリセス領域に付着した例えば炭素、水素およびフッ素等からなる有機物等の不純物を除去するために行う。たとえば、酸素プラズマ発生装置反応室に処理対象の基板を入れ、酸素プラズマを発生させた後、開口領域を酸素プラズマに曝すことができる。水洗は、酸とのなじみをよくするため行う。酸洗浄は自然酸化膜やガスプラズマ処理時に残った残渣などの不純物を除去するために行う。
【００４２】
１−２−７．絶縁層形成工程
絶縁層１３を障壁層１０のリセス領域に形成してもよい。形成方法は特に限定されないが、たとえば、化学気相成長法（ＣＶＤ）、スパッタ法などで絶縁層１３を形成することができる。その後、たとえば、必要な部分がレジストで覆われるようにフォトリソグラフィ技術を利用してレジストパターンを形成し、不要な絶縁層１３をエッチング除去することができる。
【００４３】
１−２−８．ゲート電極形成工程
エッチング工程により選択除去した障壁層１０のリセス領域にゲート電極９を形成する。また、絶縁層１３の上に形成することもできる。ゲート電極９は、スパッタ法または蒸着法などを用いることにより形成することができる。
【００４４】
１−２−９．熱処理工程
基板１上にチャネル層３、障壁層１０および各電極を形成したものの熱処理を行ってもよい。熱処理は、たとえば以下に示す方法で行うことができる。
この熱処理は、たとえばガスプラズマ処理によるダメージを回復させるために行う。また、二次元電子ガス濃度制御領域形成工程におけるイオン注入によるダメージを回復させるためにも行うことができる。
たとえば、不活性ガスを主成分とする雰囲気中において、たとえば３５０〜６００℃（たとえば３５０、４００、４５０、５００、５５０および６００℃の何れか２つの間の範囲）の範囲でアニール処理を行うことができる。そして、ヘテロ接合電界効果トランジスタが得られる。
また、熱処理工程は、障壁層１０表面を保護膜で覆った後、行うことができる。保護膜で覆うことで、たとえば障壁層１０表面の酸化膜などの形成や導入されたフッ素が障壁層１０表面から抜け出すことなどを防止できる。
また、熱処理工程は、ゲート電極９を形成する前に行うこともできる。
また、熱処理工程に用いることができる不活性ガスは、たとえばＡｒまたはＮ2等を含むガスである。
【００４５】
２．第２実施形態のヘテロ接合電界効果トランジスタ
２―１．第２実施形態のヘテロ接合電界効果トランジスタの構造
図３は、本発明の第２実施形態のヘテロ接合電界効果トランジスタの構造を示す概略断面図である。
また、図４は、本発明の第２実施形態のＭＩＳ構造のヘテロ接合電界効果トランジスタの構成を示す概略断面図である。
第２実施形態のヘテロ接合電界効果トランジスタは、第１実施形態のヘテロ接合電界効果トランジスタのチャネル層３と第１障壁層４の間にさらに第３障壁層１１を備えた構造を有する。
また、ゲート電極９と障壁層１０との間に絶縁層１３をさらに備えてもよい。
以下、本発明の第２実施形態のヘテロ接合電界効果トランジスタの各構成要素について説明する。
なお、第２実施形態のトランジスタ構造は、第１実施形態のトランジスタ構造に類似しており、「１−１」から「１−１−５」の第１実施形態のヘテロ接合電界効果トランジスタの構造についての記載は、以下の記載に矛盾しない限り第２実施形態のトランジスタ構造にも当てはまる。
【００４６】
２−１−１．基板
基板１は、特に限定されないが、たとえばＳｉ、ＧａＮ、ＳｉＣまたはサファイアなどの基板である。
【００４７】
２―１−２．チャネル層
チャネル層３は、基板１上に設けられる。また、基板１とチャネル層３の間にバッファ層２を設けることもできる。
チャネル層は、ＡｌxＧａ1-xＮ（０≦ｘ＜１）またはＡｌxＧａyＩｎ1-x-yＮ（０≦ｘ＜１、０＜ｙ＜１、０＜ｘ＋ｙ＜１）である。チャネル層３のＡｌ組成ｘは、０以上で１未満（たとえば、０、０．１、０．２、０．３、０．４、０．５、０．６、０．７、０．８、０．９および０．９９の何れか２つの間の範囲）でたとえばＧａＮである。
【００４８】
２―１−３．障壁層
障壁層１０は、チャネル層３の上に設けられる。障壁層１０は、第３障壁層１１、第１障壁層４および第２障壁層５がこの順で積層された構造を有する。障壁層１０は、チャネル層３と接合しヘテロ界面を構成する。
以下に障壁層１０の各構成要素について説明する。
【００４９】
２―１−３―１．第３障壁層
第３障壁層１１は、チャネル層３と第１障壁層４の間に設けられる。第３障壁層１１は、障壁層としての機能を有する。第３障壁層１１は、Ａｌs3Ｇａ1-s3Ｎ（０＜ｓ３＜１）である。第３障壁層１１のＡｌ組成ｓ３は、一定でも傾斜していてもよい。第３障壁層１１のＡｌ組成ｓ３は、０より大きく１未満（たとえば、０．０１、０．１、０．２、０．３、０．４、０．５、０．６、０．７、０．８、０．９および０．９９の何れか２つの間の範囲）であり、たとえば、０．２以上０．６以下である。
また、第３障壁層１１のＡｌ組成ｓ３は、チャネル層３のＡｌ組成ｘより大きい。このことから、第３障壁層１１のバンドギャップは、チャネル層３のバンドギャップより大きい。このことにより、チャネル層３と第３障壁層１１とのヘテロ界面のチャネル層３側に二次元電子ガス１２が形成する。そしてゲート電極９下のソース・ドレイン間の電流は、この二次元電子ガス１２が形成されたチャネル層３を流れる。この電流がゲート電極９の電圧により制御される。
【００５０】
また、第３障壁層１１とチャネル層３とのＡｌ組成の差（ｓ３−ｘ）をたとえば０．２以上０．６以下とすることが好ましい。
第３障壁層１１とチャネル層３とのＡｌ組成の差が大きい場合、たとえば０．２以上の場合、二次元電子ガス１２濃度が大きくなりシート抵抗を低減させることができる。しかし、第３障壁層１１とチャネル層３とのＡｌ組成の差が大きすぎる場合、たとえば０．６以上の場合、成長の技術的制約上、第１障壁層４を厚くしたときに、結晶品質の高い結晶とならない場合がある。また、このＡｌ組成の差が小さいほど第１障壁層４は結晶品質の高い結晶になる場合が多い。
【００５１】
また、第３障壁層１１のＡｌ組成ｓ３は、チャネル層３側から第１障壁層４側の間において増加させることもできる。このことにより、チャネル層３のＡｌ組成ｘと第３障壁層１１のＡｌ組成ｓ３の平均の差をより大きくして第３障壁層１１を適切な厚さで形成することができる。さらに、チャネル層３のＡｌ組成ｘと第１障壁層４のＡｌ組成ｓ１の差を大きくして第１障壁層４を適切な厚さで形成することもできる。
このことから、チャネル層３のＡｌ組成ｘと、第３障壁層１１および第１障壁層４のＡｌ組成の平均との差を大きくすることができ、また適切な厚さとすることもできる。このことより、Ａｌ組成および層の厚さを変化させることによりヘテロ界面に形成される二次元電子ガス１２濃度を制御することができる。
また、第３障壁層１１の厚さは、特に限定されないが、たとえば１ｎｍ以上３０ｎｍ以下（たとえば１、２、３、４、５、６、８、１０、１５、２０、２５および３０ｎｍの何れか２つの間の範囲）であり、たとえば６ｎｍである。
また、第３障壁層１１には、基本的には不純物をドープしないが、Ｓｉなどのｎ型不純物のドープをすることもできる。
【００５２】
２−１−３−２．第１障壁層
第１障壁層４は、第３障壁層１１の上に設けられる。第１障壁層４は、エッチングをストップさせる機能と障壁層としての機能を有する。第１障壁層４は、Ａｌs1Ｇａ1-s1Ｎ（０＜ｓ１≦１）である。第１障壁層４のＡｌ組成ｓ１は、０より大きく１以下（たとえば、０．０１、０．１、０．２、０．３、０．４、０．５、０．６、０．７、０．８、０．９および１の何れか２つの間の範囲）でたとえば、０．５以上１以下である。
また、第１障壁層４のＡｌ組成ｓ１は、第３障壁層１１のＡｌ組成ｓ３より大きい。このことにより、チャネル層３のＡｌ組成ｘと第１障壁層４のＡｌ組成ｓ１の差がより大きい場合でも、第１障壁層４を適切な厚さで結晶性良く形成することができる。
また、第１障壁層４と第３障壁層１１のＡｌ組成の差（ｓ１−ｓ３）をたとえば０．６以下とすることが好ましい。
第１障壁層４と第３障壁層１１とのＡｌ組成の差が大きい場合、たとえば０．６以上だと、成長の技術的制約上、第１障壁層４を厚くしたときに、結晶品質の高い結晶とならない場合がある。また、このＡｌ組成の差が小さいほど第１障壁層４は、結晶品質の高い結晶になる場合が多い。
また、第１障壁層４の厚さは、特に限定されないが、たとえば、１ｎｍ以上３０ｎｍ以下（たとえば１、２、３、４、５、８、１０、１５、２０、２５および３０ｎｍの何れか２つの間の範囲）でたとえば４ｎｍである。
【００５３】
また、第１障壁層４と第３障壁層１１との界面の第３障壁層１１側に二次元電子ガスが形成される場合がある。この場合、ゲート電極９下のソース・ドレイン間の電流は、この二次元電子ガスが形成された第３障壁層にも流れる。この電流は、チャネル層３に形成された二次元電子ガスに流れる電流と同様にゲート電極９の電圧により制御される。
ノーマリーオフ型ヘテロ接合電界効果トランジスタを実現するため、およびしきい値電圧を制御するため、第３障壁層１１に形成される二次元電子ガス濃度は、小さいほうが好ましい。
第３障壁層１１は、第１障壁層４のＡｌ組成ｓ１との差（ｓ１−ｓ３）がたとえば０．２以下のＡｌ組成ｓ３を有し、且つ第１障壁層４は、たとえば６ｎｍ以下の厚さを有することが好ましい。この場合、第３障壁層１１に形成される二次元電子ガス濃度は、小さくなる場合が多い。
【００５４】
２―１−３−３．第２障壁層
第２障壁層５は、第１障壁層４の上のゲート電極９を備えた障壁層１０のリセス領域の両側に設けられる。第２障壁層５は、障壁層としての機能を有する。第２障壁層５は、Ａｌs2Ｇａ1-s2Ｎ（０＜ｓ２＜１）である。第２障壁層５のＡｌ組成ｓ２は、０より大きく１未満（たとえば０．０１、０．１、０．２、０．３、０．４、０．５、０．６、０．７、０．８、０．９および０．９９の何れか２つの間の範囲）であり、たとえば０．２以上０．３以下である。
また、第１障壁層４のＡｌ組成ｓ１と第２障壁層５のＡｌ組成ｓ２との差は、０．１５以上とすることが好ましい。このことにより、エッチングを第２障壁層５と第１障壁層４の界面付近でより精度よく停止させることができるためである。
また、第２障壁層５の厚さは、特に限定されないが、たとえば５ｎｍ以上５０ｎｍ以下（たとえば５、８、１０、１３、１５、１８、２０、３０、４０および５０ｎｍの何れか２つの間の範囲）であり、たとえば１５ｎｍである。
【００５５】
２−１−４．ソース電極およびドレイン電極
ソース電極７は、リセス領域の両側の第２障壁層５の一方の上の一部に設けられる。ドレイン電極８は、ソース電極７が設けられていない方の第２障壁層５の上の一部に設けられる。
【００５６】
２−１−５．絶縁層
絶縁層１３は、障壁層１０のリセス領域に設けてもよい。
【００５７】
２−１−６．ゲート電極
ゲート電極９は、障壁層１０のリセス領域に設けられ、ソース電極７およびドレイン電極８と直接接触していない。また、絶縁層１３の上に設けられてもよい。
【００５８】
２−２．第２実施形態のヘテロ接合電界効果トランジスタの製造方法
次に図３に示す第２実施形態のヘテロ接合電界効果トランジスタの製造方法について説明する。
以下、第２実施形態のヘテロ接合電界効果トランジスタの各製造工程について説明する。
なお、第２実施形態のトランジスタの製造方法は、第１実施形態のトランジスタの製造方法に類似しており、「１−２」から「１−２−８」の第１実施形態のヘテロ接合電界効果トランジスタの製造方法についての記載は、以下の記載に矛盾しない限り第２実施形態のトランジスタの製造方法にも当てはまる。
【００５９】
２−２−１．チャネル層形成工程
チャネル層３を基板１上に形成する。
【００６０】
２−２−２．障壁層形成工程
障壁層１０をチャネル層３の上に形成する。たとえば、以下に示す方法で形成することができる。
チャネル層３の上に、第３障壁層１１、第１障壁層４および第２障壁層５をこれらの順で形成することができる。形成方法は特に限定されないが、たとえば有機金属化学気相堆積（ＭＯＣＶＤ）法、分子線エピタキシー（ＭＢＥ）法またはハイドライド気相成長（ＨＶＰＥ）法などである。
【００６１】
２−２−３．ソース電極およびドレイン電極形成工程
ソース電極７およびドレイン電極８を第２障壁層５の上の一部に形成する。
【００６２】
２−２−４．エッチング工程
ソース電極７とドレイン電極８の間の一部の障壁層１０を第１障壁層４に達するまでエッチングすることにより選択除去し、障壁層１０のリセス領域を形成する。
第１障壁層４のＡｌ組成ｓ１を第２障壁層５のＡｌ組成ｓ２より大きくすることにより、第１障壁層４のエッチング速度を第２障壁層５のエッチング速度より遅くすることができる。また、このＡｌ組成の差を大きくすることにより第１障壁層４のエッチング速度を第２障壁層５に比べ極端に遅くすることができる。
このことを利用して、ドライエッチング速度やドライエッチング時間が多少変化しても、ゲート電極９下の第１障壁層４および第３障壁層１１の厚みを制御良く安定して残すことができる。
【００６３】
２−２−５．二次元電子ガス濃度制御領域形成工程
二次元電子ガス濃度制御領域６をゲート電極９の直下の第１障壁層４および第３障壁層１１に形成することができる。また、二次元電子ガス濃度制御領域６は、ゲート電極９下のチャネル層３にも形成されてもよい。
【００６４】
２−２−６．障壁層１０のリセス領域の洗浄処理工程
エッチング工程で形成した障壁層１０のリセス領域の洗浄処理を行ってもよい。
【００６５】
２−２−７．絶縁層形成工程
絶縁層１３を障壁層１０のリセス領域に形成してもよい。
【００６６】
２−２−８．ゲート電極形成工程
エッチング工程により選択除去した障壁層１０のリセス領域にゲート電極９を形成する。また、絶縁層１３の上に形成してもよい。
【００６７】
２−２−９．熱処理工程
基板１上にチャネル層３、障壁層１０および各電極を形成したものの熱処理を行ってもよい。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１実施形態のヘテロ接合電界効果トランジスタの構成を示す概略断面図である。
【図２】本発明の第１実施形態のＭＩＳ構造のヘテロ接合電界効果トランジスタの構成を示す概略断面図である。
【図３】本発明の第２実施形態のヘテロ接合電界効果トランジスタの構成を示す概略断面図である。
【図４】本発明の第２実施形態のＭＩＳ構造のヘテロ接合電界効果トランジスタの構成を示す概略断面図である。
【図５】本発明の第１実施形態のヘテロ接合電界効果トランジスタの製造工程を示す概略断面図である。
【符号の説明】
【００６９】
１：基板    ２：バッファ層    ３：チャネル層    ４：第１障壁層    ５：第２障壁層    ６：二次元電子ガス濃度制御領域    ７：ソース電極    ８：ドレイン電極    ９：ゲート電極    １０：障壁層    １１：第３障壁層    １２：二次元電子ガス    １３：絶縁層
【図１】
2010010584.tif 000003
【図２】
2010010584.tif 000004
【図３】
2010010584.tif 000005
【図４】
2010010584.tif 000006
【図５】
2010010584.tif 000007