(57)【要約】【課題】バーンインテストにおいて複数の異なるテストを１つの連続したテストとして実施することが可能なテスト回路及びテスト方法を提供することを提供することを目的とする。【解決手段】上記課題は、半導体集積回路のバーンインテストを行うテスト回路であって、複数のテストモードと対応した複数の異なるテストの実行を制御する複数のテストコントロール回路と、前記複数のテストモードを切り替えることにより、前記複数のテストモードと対応した前記複数の異なるテストを連続して実行させるように前記複数のテストコントロール回路を制御するテスト順序制御回路とを有するテスト回路により達成される。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体集積回路のバーンインテストを行うテスト回路であって、
複数のテストモードと対応した複数の異なるテストの実行を制御する複数のテストコントロール回路と、
前記複数のテストモードを切り替えることにより、前記複数のテストモードと対応した前記複数の異なるテストを連続して実行させるように前記複数のテストコントロール回路を制御するテスト順序制御回路とを有するテスト回路。
【請求項２】
前記テスト順序制御回路は、
前記複数のテストコントロール回路のうち何れか一つのテストコントロール回路からテストの終了通知を受けたとき、次に実行されるテストのテストモードと対応したテストコントロール回路を動作させる請求項１記載のテスト回路。
【請求項３】
前記テスト順序制御回路は、
前記複数のテストコントロール回路のうち、実行中のテストのテストモードと対応するテストコントロール回路以外のテストコントロール回路の動作を停止させる請求項２記載のテスト回路。
【請求項４】
前記複数の異なるテストの対象となる複数のテスト対象回路を有し、
前記テスト順序制御回路は、
前記複数のテストコントロール回路の何れか一つかのテストコントロール回路からテストの終了通知を受けたとき、次に実行されるテストの対象となるテスト対象回路を動作させる請求項１乃至３の何れか一項に記載のテスト回路。
【請求項５】
前記テストコントロール回路は、
前記テストコントロール回路と対応したテストモードのテストの実行が終了したとき、前記終了を通知するイネーブル信号を前記テスト順序制御回路へ出力する請求項１乃至４の何れか一項に記載のテスト回路。
【請求項６】
半導体集積回路のバーンインテストを行うテスト回路によるテスト方法であって、
前記テスト回路は、
複数のテストモードと対応したテストの実行を制御する複数のテストコントロール手順と、
前記複数のテストモードと対応したテストを連続して実行させるように前記複数のテストコントロール回路を制御するテスト順序制御手順とを実行するテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のバーンインテストを行うテスト回路及びテスト方法に関する。
【背景技術】
【０００２】
近年では、半導体集積回路の集積化、高速化に伴い、半導体集積回路の初期不良や製造工程での不具合を発見するために様々なテストが行われている。このテストの一つとして、半導体集積回路の劣化を温度と電圧により加速させて初期不良を事前に取り除くバーンインテストがある。
【０００３】
バーンインテストを行う場合、通常はロジックテスト用の乱数発生回路であるロジックＢＩＳＴ（Ｂｉｓｔ  Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ）コントローラによりテストパターンを発生させる。このテストパターンはスキャンフリップフロップを用いたスキャン回路に入力される。スキャン回路は、テストパターンが入力されるとシフトモードで動作し、スキャン回路に接続されたロジックテスト対象回路を動作させる。
【０００４】
このような従来のバーンインテストでは、活性化率を高めることが可能なバーンインテストパターンを短時間で設定する、必要なバーンインテスト項目を実行するために用いられる信号を予め個々の半導体回路に書き込む、等の工夫がなされている。
【特許文献１】特開２００２−２５７９０５号公報
【特許文献２】特開２００１−３４４９９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ロジックＢＩＳＴコントローラからスキャンフリップ回路に供給されるテストパターンは、ロジックテストを行うためのテストパターンである。よって従来のバーンインテストでは、例えばメモリを動作させるマクロテストや、半導体集積回路の論理機能をテストするファンクションテスト等、ロジックテストと異なるテストを１つの連続したテストとして実施することができない。
【０００６】
よって本発明の目的は、バーンインテストにおいて複数の異なるテストを１つの連続したテストとして実施することが可能なテスト回路及びテスト方法を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、半導体集積回路のバーンインテストを行うテスト回路であって、複数のテストモードと対応した複数の異なるテストの実行を制御する複数のテストコントロール回路と、前記複数のテストモードを切り替えることにより、前記複数のテストモードと対応した前記複数の異なるテストを連続して実行させるように前記複数のテストコントロール回路を制御するテスト順序制御回路とを有する構成とする。
【発明の効果】
【０００８】
バーンインテストにおいて複数の異なるテストを１つの連続したテストとして実施することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の一実施形態を図面に基づいて説明する。
【００１０】
本実施形態では、複数のテストモードと対応したテストの実行を制御する複数のテストコントロール回路と、複数のテストモードによるテストを連続して実行させるように各テストコントロール回路によるテストの開始を制御するテスト順序制御回路と有し、テスト順序制御回路は、テストコントロール回路からテストの終了を通知するイネーブル信号を受けて、次のテストモードに対応するテストコントロール回路にテストを実行させる。
【００１１】
本実施形態は、バーンインテストの中でも、各入力端子に動的信号を入力して半導体集積回路を動作させるダイナミックバーンインテストに適用されることが好ましい。
【００１２】
図１は、本実施形態のテスト回路の概念図である。
【００１３】
本実施形態のテスト回路１００は、テスト順序制御回路２００、テストコントロール回路３００、４００、５００、ロジックテスト部６００、ファンクションテスト部７００、マクロテスト部８００を有する。
【００１４】
テスト順序制御回路２００は、テストコントロール回路３００、４００、５００を制御して、ロジックテスト部６００で実行されるロジックテスト、ファンクションテスト部７００で実行されるファンクションテスト、マクロテスト部８００で実行されるマクロテストを連続して行う。本実施形態のテスト順序制御回路２００は、後述するカウンタを有し、カウンタ値と対応するテストモードのテストを実行するテストコントロール回路へテストの開始を指示する。
【００１５】
テストコントロール回路３００は、ロジックテストを行うロジックテストモードに対応したテストコントロール回路であり、ロジックテストの実行を制御する。テストコントロール回路４００は、マクロテストを行うマクロテストモードに対応したテストコントロール回路であり、マクロテストの実行を制御する。テストコントロール回路５００は、ファンクションテストを行うファンクションテストモードに対応したテストコントロール回路であり、ファンクションテストの実行を制御する。
【００１６】
ロジックテスト部６００は、テスト順序制御回路２００からの指示を受けてロジックテストを開始する。ファンクションテスト部７００は、テスト順序制御回路２００からの指示を受けてファンクションテストを開始する。マクロテスト部８００は、テスト順序制御回路２００から指示を受けてマクロテストを開始する。
【００１７】
以下に図２を参照して本実施形態のテスト回路１００の動作の概略を説明する。図２は、本実施形態のテスト回路の動作の概略を説明するためのフローチャートである。
【００１８】
始めにテスト回路１００にリセット信号が入力されて、テスト回路１００によるテストが初期化される（ステップＳ２１）。
【００１９】
次にテスト回路１００は、テスト順序制御回路２００のカウンタ値がロジックテストモードと対応する値か否かを判定する（ステップＳ２２）。
【００２０】
ステップＳ２２において、カウンタ値がロジックテストモードと対応した値であった場合、テスト順序制御回路２００は、ロジックテスト部６００に対してロジックテスト開始指示を行い、テストコントロール回路３００に動作クロック信号を出力する。ロジックテスト部６００は、テストコントロール回路３００の有する後述するカウンタのカウンタ値が最大値になるまでロジックテストを行う。テストコントロール回路３００は、カウンタ値が最大値になるとテスト順序制御回路２００へロジックテスト終了の通知を出力する（ステップＳ２３）。
【００２１】
テスト順序制御回路２００は、この通知を受けて、テスト順序制御回路２００内のカウンタのカウンタ値を１つ進める（ステップＳ２４）。そしてテスト回路１００は、ステップＳ２２の処理に戻る。
【００２２】
２回目にステップＳ２２の判定を行う場合、ステップＳ２４においてテスト順序制御回路２００のカウンタ値が１つ進められているため、テスト順序制御回路２００のカウンタ値はロジックテストモードと対応した値ではない。よってテスト回路１００は、テスト順序制御回路２００のカウンタ値がマクロテストモードに対応した値か否かを判定する（ステップＳ２５）。
【００２３】
ステップＳ２５において、マクロテストモードと対応したカウンタ値であった場合、テスト順序制御回路２００は、マクロテスト部８００へマクロテストの開始指示を行い、テストコントロール回路４００に動作クロック信号を出力する。マクロテスト部８００は、テストコントロール回路４００の有する後述するカウンタのカウンタ値が最大値になるまでマクロテストを行う。テストコントロール回路４００は、カウンタ値が最大値になるとテスト順序制御回路２００へマクロテスト終了の通知を出力する（ステップＳ２６）。
【００２４】
テスト順序制御回路２００は、この通知を受けて、テスト順序制御回路２００内のカウンタのカウンタ値を１つ進める（ステップＳ２４）。そしてテスト回路１００は、ステップＳ２２の処理に戻る。
【００２５】
３回目にステップＳ２２の判定を行う場合、ステップＳ２２及びステップＳ２４においてテスト順序制御回路２００のカウンタ値が１つ進められているため、テスト順序制御回路２００のカウンタ値はロジックテストモードと対応した値ではない。またテスト順序制御回路２００のカウンタ値はマクロテストモードと対応した値ではない。
【００２６】
よってテスト回路１００は、テスト順序制御回路２００は、ファンクションテスト部７００へファンクションテストの開始指示を行い、テストコントロール回路５００に動作クロック信号を出力する。ファンクションテスト部７００は、テストコントロール回路５００の有する後述するカウンタのカウンタ値が最大値になるまでファンクションテストを行う。テストコントロール回路５００は、カウンタ値が最大値になるとテスト順序制御回路２００へファンクションテスト終了の通知を出力する（ステップＳ２７）。
【００２７】
テスト順序制御回路２００はこの通知を受けて、テスト順序制御回路２００内のカウンタ値を１つ進める。このときテスト順序制御回路２００のカウンタ値は、最小値に戻っても良い。
【００２８】
本実施形態では、以上のようにして複数のテストモードを一連のテストとして実行することができる。
【００２９】
以下に本実施形態のテスト回路１００の詳細を説明する。
【００３０】
図３は、本実施形態に係るテスト回路の一例を示す図である。
【００３１】
本実施形態のテスト回路１００は、テスト順序制御回路２００、テストコントロール回路３００、４００、５００、ロジックテスト部６００、ファンクションテスト部７００、メモリテスト部８００を有する。
【００３２】
またテスト回路１００は、システム動作状態とテスト動作状態の切り替えを行うためのテストモード信号が供給されるＴＭ端子、外部からクロック信号が供給されるＣＬＫ端子、外部からリセット信号が供給されるＲＥＳＥＴ端子、テスト実行結果を通知するためのＲＥＳＵＬＴ１端子を有する。ＴＭ端子から供給される信号は、テスト順序制御回路２００、クロック制御回路６２０、６３０、７５０へ供給される。ＣＬＫ端子から供給されるクロック信号は、テスト順序制御回路２００へ供給される。ＲＥＳＥＴ端子から供給されるリセット信号は、テスト順序制御回路２００、テストコントロール回路３００、４００、５００に供給される。
【００３３】
ロジックテスト部６００は、ロジックＢＩＳＴコントローラ６１０、クロック制御回路６２０、６３０、ＡＮＤ回路６３５、スキャン回路６４０、テスト対象回路６５０を有する。
【００３４】
ロジックＢＩＳＴコントローラ６１０は、ロジックテストが開始されるとテストパターンを生成し、スキャン回路６４０へ供給する。スキャン回路６４０は、テストパターンに基づきシフト動作を繰り返し、テスト対象回路６５０のスキャンテストを行う。クロック制御回路６２０は、テスト順序制御回路２００からのロジックテストの開始指示に基づき、ロジックＢＩＳＴコントローラ６１０を動作させる動作クロック信号を供給する。ロジックＢＩＳＴコントローラ６１０は、この動作クロック信号が供給されると、テストパターンを生成し、スキャン回路６４０へ供給する。クロック制御回路６３０は、スキャン回路６４０の動作クロック信号をスキャン回路６４０へ供給する。またクロック制御回路６３０は、マクロテストの対象となるメモリ８１０、８２０にも動作クロック信号を供給する。ＡＮＤ回路６３５は、スキャン回路６４０へロジックテストの開始を指示する信号を出力する。
【００３５】
ファンクションテスト部７００は、クロック制御回路７５０、ファンクションテスト対象回路７２０を有する。クロック制御回路７５０は、テスト順序制御回路２００からのファンクションテストの開始指示に基づきファンクションテスト対象回路７２０へ動作クロック信号を供給する。
【００３６】
マクロテスト部８００は、マクロテスト対象回路であるメモリ８１０、８２０を有する。メモリ８１０、８２０には、テスト順序制御回路２００からのマクロテストの開始指示に基づき、クロック制御回路６３０から動作クロック信号が供給される。
【００３７】
テスト順序制御回路２００は、ＴＭ端子、ＲＥＳＵＬＴ端子、ＬＴＥＮ端子、ＭＴＥＮ端子、ＦＴＥＮ端子、ＭＯＤＥ端子、ＳＭＣＮＴＬ端子、ＬＴＣＣＬＫ端子、ＭＴＣＣＬＫ端子、ＦＴＣＣＬＫ端子、ＥＮ０端子、ＥＮ１端子、ＥＮ２端子を有する。
【００３８】
ＲＥＳＵＬＴ端子からは、テストの実行状況を示す信号が出力される。ＲＥＳＵＬＴ端子から出力された信号は、ＲＥＳＵＬＴ１端子を介してテスト回路１００の外部に供給される。ＬＴＥＮ端子、ＭＴＥＮ端子、ＦＴＥＮ端子は、クロック制御回路７５０、６３０、６２０に対して制御信号を供給する。
【００３９】
ＬＴＥＮ端子の出力がハイレベル（以下、Ｈレベル）であり、ＭＴＥＮ端子、ＬＴＥＮ端子の出力がローレベル（以下、Ｌレベル）のとき、クロック制御回路６２０からロジックＢＩＳＴコントローラ６１０に対してロジックテストの開始を指示するクロック信号が供給される。またクロック制御回路６３０からはスキャン回路６４０へ動作クロック信号が供給される。よってＬＴＥＮ端子から出力されるＨレベルの信号が、ロジックテスト部６００に対してロジックテストの開始を指示する信号である。
【００４０】
ＭＴＥＮ端子の出力がＨレベルでありＬＴＥＮ端子、ＦＴＥＮ端子の出力がＬレベルのとき、クロック制御回路６３０からメモリ８１０、８２０に動作クロック信号が供給される。よってＭＴＥＮ端子から出力されるＨレベルの信号が、マクロテスト部８００に対してマクロテストの開始を指示する信号である。
【００４１】
ＦＴＥＮ端子の出力がＨレベルでありＬＴＥＮ端子、ＭＴＥＮ端子の出力がＬレベルのとき、クロック制御回路７５０からファンクションテスト対象回路７２０に動作クロック信号が供給される。よってＦＴＥＮ端子から出力されるＨレベルの信号が、ファンクションテスト部７００に対しファンクションテストの開始を指示する信号である。
【００４２】
ＳＭＣＮＴＬ端子から供給される信号とスキャンモード信号は、ＡＮＤ回路６３５を介してスキャン回路６４０へ供給される。
【００４３】
ＭＯＤＥ端子からは、マクロテスト対象となるメモリを選択する信号がテストコントロール回路４００に出力される。図３ではＭＯＤＥ端子は１本の端子として示されているが、ＭＯＤＥ端子はＭＯＤＥ０端子、ＭＯＤＥ１端子を含んでいても良い。テストコントロール回路４００は、ＭＯＤＥ端子からの信号に基づきマクロテスト対象となるメモリを選択する。
【００４４】
ＬＴＣＣＬＫ端子は、テストコントロール回路３００のＣＬＫ１端子と接続されており、テストコントロール回路３００の動作クロック信号を供給する。ＭＴＣＣＬＫ端子は、テストコントロール回路４００のＣＬＫ２端子と接続されており、テストコントロール回路４００の動作クロック信号を供給する。ＦＴＣＣＬＫ端子は、テストコントロール回路５００のＣＬＫ３端子と接続されており、テストコントロール回路５００の動作クロック信号を供給する。
【００４５】
ＥＮ０端子は、テストコントロール回路３００のＮＳＦＬＡＧ１端子と接続されており、テストコントロール回路３００からロジックテストの終了を通知するイネーブル信号が供給される。ＥＮ１端子は、テストコントロール回路４００のＮＳＦＬＡＧ２端子と接続されており、テストコントロール回路４００からマクロテストの終了を通知するイネーブル信号が供給される。ＥＮ２端子は、テストコントロール回路５００のＮＳＦＬＡＧ３端子と接続されており、テストコントロール回路５００からファンクションテストの終了を通知するイネーブル信号が供給される。
【００４６】
テスト順序制御回路２００では、ＥＮ０端子にイネーブル信号が供給されると、ＭＴＥＮ端子の出力がＨレベル、ＬＴＥＮ端子、ＦＴＥＮ端子の出力がＬレベルとなり、ロジックテストが終了する。またＥＮ１端子にイネーブル信号が供給されると、ＦＴＥＮ端子の出力がＨレベル、ＬＴＥＮ端子、ＭＴＥＮ端子の出力がＬレベルとなり、マクロテストが終了する。ＥＮ２端子にイネーブル信号が供給されると、ＬＴＥＮ端子の出力がＨレベル、ＭＴＥＮ端子、ＦＴＥＮ端子の出力がＬレベルとなり、ファンクションテストが終了する。
【００４７】
テストコントロール回路３００のＲＥＳＥＴ１端子、テストコントロール回路４００のＲＥＳＥＴ２端子、テストコントロール回路５００のＲＥＳＥＴ３端子には、ＲＥＳＥＴ端子からリセット信号が入力される。
【００４８】
図４は、本実施形態のテスト回路において複数のテストモードを連続的に動作させるための構成を示す図である。図４の説明では、図３のテスト回路１００との相違点のみ説明する。
【００４９】
テスト回路１００Ａは、外部端子であるＬＢＣＬＫ端子、ＳＭ端子、ＣＬＯＣＫ１端子、ＣＬＯＣＫ２端子を有する。ＬＢＣＬＫ端子からは、ロジックＢＩＳＴコントローラ６１０の動作クロック信号が供給される。ＳＭ端子は、ＡＮＤ回路６３５の一方の入力に供給される。ＡＮＤ回路６３５の出力はスキャン回路６４０と接続されており、スキャン回路６４０を動作させる制御信号が供給される。ＣＬＯＣＫ１端子は、クロック制御回路６３０と接続されおり、スキャン回路６４０の動作クロック信号及びメモリ８１０、８２０の動作クロック信号を供給する。ＣＬＯＣＫ２端子は、クロック制御回路７５０と接続されており、ファンクションテスト対象回路７２０の動作クロック信号が供給される。
【００５０】
テスト回路１００Ａにおいてクロック制御回路６２０は、ＯＲ回路６２、ＡＮＤ回路６３で構成されている。ＡＮＤ回路６３の一方の入力にはＬＴＥＮ端子の出力信号が供給され、アンド回路６３の他方の入力にはＴＭ端子の信号が供給される。ＯＲ回路６２の一方の入力にはＡＮＤ回路６３の出力を反転させた信号が供給され、ＯＲ回路６２の他方の入力にはＬＢＣＬＫ端子から入力されたクロック信号が供給される。ＯＲ回路６２の出力は、ロジックＢＩＳＴコントローラ６１０に供給される。
【００５１】
クロック制御回路６３０は、ＯＲ回路６３、６４を有する。ＯＲ回路６３には、ＬＴＥＮ端子から出力される信号とＭＴＥＮ端子から出力される信号、ＴＭ端子の信号を反転した信号が入力される。ＯＲ回路６３の出力は、反転されてＯＲ回路６４の一方の入力へ供給される。ＯＲ回路６４の他方の入力には、ＣＬＯＣＫ１端子からクロック信号が供給される。ＯＲ回路６４の出力は、スキャン回路６４０、メモリ８１０、８２０に動作クロック信号として供給される。
【００５２】
クロック制御回路７５０は、ＯＲ回路７１、７２を有する。ＯＲ回路７２の一方の入力にはＦＴＥＮ信号が供給され、もう一方の入力にはＴＭ端子の信号を反転した信号が入力される。ＯＲ回路７１の一方の入力にはＣＬＯＣＫ２端子からクロック信号が供給され、他方の入力にはＯＲ回路７２の出力を反転させた信号が供給される。ＯＲ回路７１の出力は、ファンクションテスト対象回路７２０に動作クロック信号として供給される。
【００５３】
本実施形態のテストコントロール回路４００Ａは、ＣＬＫ２端子、ＲＥＳＥＴ２端子、ＮＳＦＬＡＧ２端子、ＭＯＤＥＴ端子に加え、Ｍ１端子、Ｍ２端子、ＭＲ１端子、ＭＲ２端子を有する。Ｍ１端子からは、メモリ８１０をテスト対象に選択する信号が出力される。ＭＲ１端子からは、メモリ８１０を対象としたマクロテストの開始を指示する信号が出力される。Ｍ２端子からは、メモリ８２０をテスト対象に選択する信号が出力される。ＭＲ２端子からは、メモリ８２０を対象としたマクロテストの開始を指示する信号が出力される。尚ＭＯＤＥＴ端子は、ＭＯＤＥＴ０端子とＭＯＤＥＴ１端子を有していても良い。
【００５４】
次に図５を参照してテスト順序制御回路２００について説明する。図５は、本実施形態のテスト順序制御回路を説明するための図である。
【００５５】
テスト順序制御回路２００は、テスト動作判定回路２１０、カウンタ２３０、ＮＯＲ回路２４０、ＡＮＤ回路２４１、２４２、２４３、２４４、ＯＲ回路２４５、２４６、２４７、２４８、２５２、２５３、２５４を有する。
【００５６】
テスト順序制御回路２００では、カウンタ２３０のカウンタ値と対応付けられたテストモードがテスト動作判定回路２１０に設定されており、カウンタ２３０のカウンタ値が変化するときテストモードを切り替える。本実施形態では、例えばカウンタ２３０のカウンタ値が０のときロジックテストモード、カウンタ値が１又は２のときマクロテストモード、カウンタ値が３のときファンクションテストモードと設定しても良い。尚本実施形態のカウンタ２３０は、２ビットカウンタとしたが、これに限定されない。テスト順序制御回路２００のカウンタは、最大値がモード数とメモリ数とをカウントできる値のカウンタであれば良い。
【００５７】
またテスト順序制御回路２００では、テストモードを切り替えた際に、ＡＮＤ回路２４１〜２４４、ＯＲ回路２４５〜２４８により、実行中のテストモード以外のテストで使用するクロック信号の出力を停止させる。このため本実施形態では、一つのテストモードを実行している場合に、使用しない不要なクロック信号が発生することがなく、消費電流の低減に貢献できる。
【００５８】
テスト動作判定回路２１０は、ＥＮ０端子、ＥＮ１端子、ＥＮ２端子、ＣＬＫ４端子、ＣＬ端子、ＭＯＤＥＰ０端子、ＭＯＤＥＰ１端子、ＲＥＳＵＬＴ２端子を有する。
【００５９】
ＥＮＰ０端子は、テスト順序制御回路２００のＥＮ０端子と接続されており、テストコントロール回路３００のＮＳＦＬＡＧ１端子から出力されるイネーブル信号が入力される。ＥＮＰ１端子は、テスト順序制御回路２００のＥＮ１端子と接続されており、テストコントロール回路４００ＡのＮＳＦＬＡＧ２端子から出力されるイネーブル信号が入力される。ＥＮＰ２端子は、テスト順序制御回路２００のＥＮ２端子と接続されており、テストコントロール回路５００のＮＳＦＬＡＧ３端子から出力されるイネーブル信号が入力される。
【００６０】
ＣＬＫ４端子には、外部から入力されるクロック信号が供給される。ＣＬ端子には、外部から入力されるリセット信号が供給される。ＭＯＤＥＰ０端子とＭＯＤＥＰ１端子は、実行するテストモードを制御するためのＨレベル又はＬレベルの信号を出力する。ＲＥＳＵＬＴ２端子はテスト実行結果を示す信号を出力する。
【００６１】
カウンタ２３０のＥＮ４端子には、ＮＯＲ回路２４０の出力が供給される。ＮＯＲ回路２４０には、ＥＮ０端子の出力、ＥＮ１端子の出力、ＥＮ２端子の出力が入力される。カウンタ２３０のカウンタ値は、ＥＮ０端子、ＥＮ１端子、ＥＮ２端子から出力される信号により変化する。
【００６２】
カウンタ２３０のＣＬＫ５端子には、外部から入力されるクロック信号が供給され、ＣＬ１端子には外部から供給されるＲＥＳＥＴ信号が供給される。
【００６３】
カウンタ２３０のＱ０端子の出力はＡＮＤ回路２４３、２４４の一方の入力に供給される。またカウンタ２３０のＱ０端子の出力は反転されてＡＮＤ回路２４１、２４２の一方の入力に供給される。またＱ０端子はＭＯＤＥ０端子と接続されており、Ｑ０端子から出力される信号は、ＭＯＤＥ０端子と接続されているテストコントロール回路４００ＡのＭＯＤＥＴ０端子へ供給される。
【００６４】
カウンタ２３０のＱ１端子の出力はＡＮＤ回路２４２、２４４の一方の入力に供給される。またカウンタ２３０のＱ１端子の出力は反転されてＡＮＤ回路２４１、２４３の一方の入力に供給される。またＱ１端子はＭＯＤＥ１端子と接続されており、Ｑ１端子から出力される信号は、ＭＯＤＥ１端子と接続されているテストコントロール回路４００ＡのＭＯＤＥＴ１端子へ供給される。
【００６５】
ＡＮＤ回路２４１の出力は、ＳＭＣＮＴＬ端子及びＬＴＥＮ端子から出力される。またＡＮＤ回路２４１の出力は、反転されてＯＲ回路２４８の一方の入力に供給される。ＡＮＤ回路２４２の出力とＡＮＤ回路２４３の出力は、ＯＲ回路２４５へ入力される。ＯＲ回路２４５の出力は、ＭＴＥＮ端子から出力される。またＯＲ回路２４５の出力は、反転されてＯＲ回路２４６の一方の入力に供給される。
【００６６】
ＡＮＤ回路２４４の出力は、ＦＴＥＮ端子から出力される。またＡＮＤ回路２４４の出力は、反転されてＯＲ回路２４７の一方の入力へ供給される。
【００６７】
ＯＲ回路２４６の出力は、ＯＲ回路２５２の一方の入力に供給される。ＯＲ回路２４７の出力は、ＯＲ回路２５３の一方の入力に供給される。ＯＲ回路２４８の出力は、ＯＲ回路２５４の一方の入力に供給される。
【００６８】
ＯＲ回路２５２、２５３、２５４の一方の入力には、外部からのテストモード信号が反転されて供給される。
【００６９】
ＯＲ回路２５２の出力は、ＭＴＣＣＬＫ端子から出力されてテストコントロール回路４００Ａへ動作クロック信号として供給される。ＯＲ回路２５３の出力は、ＦＴＣＣＬＫ端子から出力されてテストコントロール回路５００へ動作クロック信号として供給される。ＯＲ回路２５４の出力は、ＬＴＣＣＬＫ端子から出力されてテストコントロール回路３００へ動作クロック信号として供給される。
【００７０】
図６は、テストモードと入力信号と出力信号との関係を説明するための図である。
【００７１】
本実施形態のテスト順序制御回路２００では、テストモードと入力信号と出力信号との関係が、図６に示すテーブル６０に示すように設定されている。
【００７２】
テスト順序制御回路２００は、ＲＥＳＥＴ端子にＬレベルの信号が入力されたとき初期化モードとなり、ＲＥＳＥＴ端子にＨレベルの信号が入力されたときテストモードに移行する。
【００７３】
始めに初期化モードについて説明する。テスト順序制御回路２００において、ＴＭ端子にＨレベルの信号が入力され、ＲＥＳＥＴ端子にＬレベルの信号が入力され初期化モードとなった場合、ＣＬＫ端子に入力される信号がオフとなり、ＥＮ０端子、ＥＮ１端子、ＥＮ２端子に入力される信号は０又は１を示す任意のレベル（図４ではＸと示す）である。またＳＭＣＮＴＬ端子とＬＴＥＮ端子の出力がＨレベルとなり、ＭＴＥＮ端子とＦＴＥＮ端子の出力がＬレベルとなる。またＬＴＣＣＬＫ端子、ＭＴＣＣＬＫ端子及びＦＴＣＣＬＫ端子から出力されるクロック信号はオフとなる。２つのＭＯＤＥ端子の出力はＬレベルとなる。
【００７４】
次にテストモードについて説明する。
【００７５】
本実施形態のテスト順序制御回路２００では、入力端子であるＲＥＳＥＴ端子、ＣＬＫ端子、ＥＮ０端子、ＥＮ１端子、ＥＮ２端子に入力される信号の組み合わせに基づき対応するテストモードが設定されている。
【００７６】
始めにロジックテストモードについて説明する。テスト順序制御回路２００は、ＴＭ端子にＨレベルの信号が入力され、ＲＥＳＥＴ端子にＨレベルの信号が入力され、ＣＬＫ端子に入力されるクロック信号がオンとなり、ＥＮ０端子にＨレベルのイネーブル信号が入力されたとき、ロジックテストモードへ移行する。ロジックテストモードに移行すると、ＳＭＣＮＴＬ端子とＬＴＥＮ端子の出力がＨレベルとなり、ＭＴＥＮ端子とＦＴＥＮ端子の出力がＬレベルとなる。またＬＴＣＣＬＫ端子から出力されるクロック信号がオンとなり、ＭＴＣＣＬＫ端子及びＦＴＣＣＬＫ端子から出力されるクロック信号はオフとなる。２つのＭＯＤＥ端子の出力はＬレベルとなる。
【００７７】
次にマクロテストモードについて説明する。テスト順序制御回路２００は、ＴＭ端子にＨレベルの信号が入力され、ＲＥＳＥＴ端子にＨレベルの信号が入力され、ＣＬＫ端子に入力されるクロック信号がオンとなり、ＥＮ１端子にＨレベルのイネーブル信号が入力されるとマクロテストモードへ移行する。マクロテストモードに移行すると、ＭＴＥＮ端子の出力がＨレベルとなり、ＳＭＣＮＴＬ端子の出力がＸ、ＬＴＥＮ端子とＦＴＥＮ端子の出力がＬレベルとなる。またＭＴＣＣＬＫ端子から出力されるクロック信号がオンとなり、ＬＴＣＣＬＫ端子及びＦＴＣＣＬＫ端子から出力されるクロック信号はオフとなる。ＭＯＤＥ端子から出力される信号は、Ｌレベル又はＨレベルとなる。
【００７８】
尚本実施形態のテスト順序制御回路２００では、ＭＯＤＥ端子としてＭＯＤＥ０端子、ＭＯＤＥ１端子が設けられる構成としたため、ＭＯＤＥ０端子又はＭＯＤＥ１端子の何れか一方からＨレベルの信号が出力されていても良いし、Ｌレベルの信号が出力されていても良い。
【００７９】
次にファンクションテストモードについて説明する。テスト順序制御回路２００は、ＴＭ端子にＨレベルの信号が入力され、ＲＥＳＥＴ端子にＨレベルの信号が入力され、ＣＬＫ端子に入力されるクロック信号がオンとなり、ＥＮ２端子にＨレベルのイネーブル信号が入力されるとファンクションテストテストモードへ移行する。ファンクションテストテストモードに移行すると、ＦＴＥＮ端子の出力がＨレベルとなり、ＳＭＣＮＴＬ端子の出力がＸ、ＬＴＥＮ端子とＭＴＥＮ端子の出力がＬレベルとなる。またＦＴＣＣＬＫ端子から出力されるクロック信号がオンとなり、ＬＴＣＣＬＫ端子及びＭＴＣＣＬＫ端子から出力されるクロック信号はオフとなる。２つのＭＯＤＥ端子から出力される信号はＬレベルとなる。
【００８０】
次に図７を参照して本実施形態のテスト順序制御回路２００の有するテスト動作判定回路２１０について説明する。図７は、本実施形態のテスト動作判定回路を説明するための図である。
【００８１】
本実施形態のテスト動作判定回路２１０は、ロジックテストモード、マクロテストモード、ファンクションテストモードの３つのテストモードを少なくとも一回以上実行したことを示すテスト実行結果を示す信号をＲＥＳＵＬＴ２端子から出力する。
【００８２】
テスト動作判定回路２１０は、フリップフロップ（以下、ＦＦ）２１１、２１２、２１３、２１４、ＡＮＤ回路２１５、２１６、２１７、２１８、２１９、ＯＲ回路２２０、２２１、２２２、２２３を有する。
【００８３】
テスト動作判定回路２１０のＣＬＫ４端子には外部からクロック信号が供給され、ＣＬ端子には外部からリセット信号が供給される。テスト動作判定回路２１０のＦＦ２１１〜２１４には、ＣＬＫ４端子から供給されるクロック信号と、ＣＬ端子から供給されるリセット信号とが入力される。
【００８４】
ＡＮＤ回路２１５の一方の入力にはＭＯＤＥＰ０端子の出力が供給され、他方の入力にはＭＯＤＥＰ１端子の出力が反転されて供給される。ＡＮＤ回路２１５の出力は、ＡＮＤ回路２１７の一方の入力に供給される。ＡＮＤ回路２１６の一方の入力にはＭＯＤＥＰ０端子の出力が反転されて供給され、他方の入力にはＭＯＤＥＰ１端子の出力が供給される。ＡＮＤ回路２１６の出力は、ＡＮＤ回路２１８の一方の入力に供給される。
【００８５】
ＡＮＤ回路２１７、２１８の他方の入力には、ＥＮＰ１端子からの入力が供給される。ＡＮＤ回路２１７の出力は、ＯＲ回路２２１の一方の入力へ供給される。ＡＮＤ回路２１８の出力は、ＯＲ回路２２２の一方の入力へ供給される。
【００８６】
ＯＲ回路２２０の一方の入力には、ＥＮＰ０端子からの入力が供給される。ＯＲ回路２２０の他方の入力にはＦＦ２１１の出力が供給される。ＯＲ回路２２０の出力は、ＦＦ２１１へ供給される。
【００８７】
ＯＲ回路２２１の他方の入力にはＦＦ２１２の出力が供給される。ＯＲ回路２２１の出力は、ＦＦ２１２へ供給される。ＯＲ回路２２２の他方の入力にはＦＦ２１３の出力が供給される。ＯＲ回路２２２の出力はＦＦ２１３へ供給される。
【００８８】
ＯＲ回路２２３の一方の入力にはＥＮＰ２端子からの入力が供給される。ＯＲ回路２２３の他方の入力にはＦＦ２１４の出力が供給される。ＯＲ回路２２３の出力はＦＦ２１４へ供給される。ＦＦ２１１、２１２、２１３、２１４の出力は、ＡＮＤ回路２１９に供給される。ＡＮＤ回路２１９の出力はＲＥＳＵＬＴ２端子から出力される。
【００８９】
ＦＦ２１１は、ロジックテストの終了を通知するイネーブル信号がＥＮＰ０端子から入力されると出力が０から１へ変化する。ＦＦ２１１はこの出力を保持する。ＦＦ２１２と、ＦＦ２１３は、マクロテストの終了を通知するイネーブル信号がＥＮＰ１端子から入力されると、ＭＯＤＥＰ０およびＭＯＤＥＰ１の信号の値に対応するＦＦ２１２またはＦＦ２１３のどちらかの出力が０から１へ変化する。ＦＦ２１２、ＦＦ２１３はこの出力を保持する。ＦＦ２１４は、ファンクションテストの終了を通知するイネーブル信号がＥＮＰ２から入力されると、出力が０から１へ変化する。ＦＦ２１４はこの出力を保持する。
【００９０】
ＦＦ２１１〜２１４の出力がすべて０から１へ変化すると、ＡＮＤ回路２１９の出力は１（Ｈレベル）となり、ＲＥＳＵＬＴ２端子からはＨレベルの信号が出力される。ＲＥＳＵＬＴ２端子は、テスト順序制御回路２００のＲＥＳＵＬＴ端子を介してテスト回路１００ＡのＲＥＳＵＬＴ１端子と接続されており、ＲＥＳＵＬＴ２端子の出力はＲＥＳＵＬＴ１端子からテスト回路１００Ａの外部へ供給される。よって本実施形態のテスト回路１００Ａでは、ＲＥＳＵＬＴ１端子の出力をモニタリングし、ＲＥＳＵＬＴ１端子の出力がＨレベルとなったとき、４つのテスト対象が少なくとも１回ずつテストされたというテスト実行結果を通知することができる。
【００９１】
次に図８を参照して本実施形態のテストコントロール回路３００について説明する。図８は、本実施形態のテストコントロール回路の一例を示す図である。
【００９２】
テストコントロール回路３００は、カウンタ３１０、レジスタ３２０、ＸＯＲ回路３３１、３３２、３３３、３３４、３３５、ＯＲ回路３４０、ＮＯＴ回路３５０を有する。本実施形態のカウンタ３１０は、５ビットカウンタとした。カウンタ３１０のＣＬＫ端子はＣＬＫ１端子と接続されており、ＬＴＣＣＬＫ端子から供給されるクロック信号が供給される。カウンタ３１０のＣＬ端子はＲＥＳＥＴ１端子と接続されており、ＲＥＳＥＴ１端子から供給されるリセット信号が反転されて入力される。カウンタ３１０のＲＥＳＥＴ端子には、ＯＲ回路３４０の出力が反転されて供給される。
【００９３】
カウンタ３１０のＱ０端子の出力は、ＸＯＲ回路３３１の一方の入力に供給される。カウンタ３１０のＱ１端子の出力は、ＸＯＲ回路３３２の一方の入力に供給される。カウンタ３１０のＱ２端子の出力は、ＸＯＲ回路３３３の一方の入力に供給される。カウンタ３１０のＱ３端子の出力は、ＸＯＲ回路３３４の一方の入力に供給される。カウンタ３１０のＱ４端子の出力は、ＸＯＲ回路３３５の一方の入力に供給される。
【００９４】
レジスタ３２０には、カウンタの最大値が設定されている。本実施形態では、例えばレジスタ３２０に設定された値を２５とした。レジスタ３２０からは、最大値２５を示す一意のビットが出力されており、ＸＯＲ回路３３１、３３２、３３３、３３４、３３５の他方の入力に供給されている。
【００９５】
ＸＯＲ回路３３１、３３２、３３３、３３４、３３５の出力は、ＯＲ回路３４０に供給される。ＯＲ回路３４０の出力は、ＮＯＴ回路３５０の入力に供給される。ＮＯＴ回路３５０の出力は、ＮＳＦＬＡＧ１端子と接続されており、イネーブル信号として出力される。
【００９６】
本実施形態のテストコントロール回路３００では、カウンタ３１０の出力がレジスタ３２０に設定された最大値２５と一致したとき、ＮＯＴ回路３５０の出力がＨレベルとなる。このＨレベルの出力が、ＮＳＦＬＡＧ１端子からイネーブル信号としてテスト順序制御回路２００へ供給される。
【００９７】
図８ではテストコントロール回路３００について説明したが、ファンクションテストモードと対応したテストコントロール回路５００も同様の構成としても良い。またレジスタ３２０に設定される最大値は、図８では２５としたが、例えばテストコントロール回路５００において設定される最大値は２３等であっても良い。またレジスタ３２０は、レジスタではなく、クリップ等を用いた固定の信号であっても良い。
【００９８】
次に図９を参照して本実施形態のテストコントロール回路４００Ａについて説明する。図９は、本実施形態のテストコントロール回路の別の例を示す図である。
【００９９】
テストコントロール回路４００Ａは、カウンタ４１０、レジスタ４２０、４３０を有する。またテストコントロール回路４００Ａは、ＡＮＤ回路４２１、４２２、４２３、４２４、セレクタ４３１、４３２、４３３、４３４、４３５、ＸＯＲ回路４４１、４４２、４４３、４４４、４４５、ＯＲ回路４５０、ＮＯＲ回路４６０、ＮＯＴ回路４７０を有する。
【０１００】
図９の例では、カウンタ４１０は５ビットカウンタとした。カウンタ４１０のＣＬＫ端子はＣＬＫ２端子と接続されており、ＭＴＣＣＬＫ端子から供給されるクロック信号が供給される。カウンタ４１０のＣＬ端子はＲＥＳＥＴ２端子と接続されており、ＲＥＳＥＴ２端子から供給されるリセット信号が入力される。カウンタ４１０のＲＥＳＥＴ端子には、ＯＲ回路４５０の出力が供給される。
【０１０１】
カウンタ４１０のＱ０端子の出力は、ＸＯＲ回路４４１の一方の入力に供給される。カウンタ４１０のＱ１端子の出力は、ＸＯＲ回路４４２の一方の入力に供給される。カウンタ４１０のＱ２端子の出力は、ＸＯＲ回路４４３の一方の入力に供給される。カウンタ４１０のＱ３端子の出力は、ＸＯＲ回路４４４の一方の入力に供給される。カウンタ４１０のＱ４端子の出力は、ＸＯＲ回路４４５の一方の入力に供給される。
【０１０２】
またカウンタ４１０のＱ０端子の出力、Ｑ１端子の出力、Ｑ２端子の出力、Ｑ３端子の出力、Ｑ４端子の出力は、ＮＯＲ回路４６０に供給される。ＮＯＲ回路４６０の出力は、ＡＮＤ回路４２３とＡＮＤ回路４２４の一方の入力に供給される。
【０１０３】
レジスタ４２０及びレジスタ４３０には、選択されたメモリ毎のマクロテストに対応したカウンタの最大値が設定されている。本実施形態では、例えばレジスタ４２０に設定された値を１１とし、レジスタ４３０に設定された値を２７とした。レジスタ４２０からは、値１１を示す一意のビットが出力されており、セレクタ４３１、４３２、４３３、４３４、４３５の第一入力に供給される。レジスタ４３０からは、値２７を示す一意のビットが出力されており、セレクタ４３１、４３２、４３３、４３４、４３５の第二入力に供給される。
【０１０４】
セレクタ４３１、４３２、４３３、４３４、４３５には、ＭＯＤＥＴ０端子から供給される信号がセレクト信号として入力される。セレクタ４３１、４３２、４３３、４３４、４３５は、セレクト信号がＨレベルのとき、第一入力に供給される信号（レジスタ４２０から供給される信号）を出力する。またセレクト信号がＬレベルのとき第二入力に供給される信号（レジスタ４３０から供給される信号）を出力する。セレクタ４３１、４３２、４３３、４３４、４３５の出力は、ＸＯＲ回路４４１、４４２、４４３、４４４、４４５の他方の入力に供給される。
【０１０５】
ＸＯＲ回路４４１、４４２、４４３、４４４、４４５の出力は、ＯＲ回路４５０の入力へ供給される。ＯＲ回路４５０の出力は、ＮＯＴ回路４７０の入力に供給される。ＮＯＴ回路４７０の出力はＮＳＦＬＡＧ２端子と接続されており、イネーブル信号としてテスト順序制御回路２００へ供給される。
【０１０６】
ＡＮＤ回路４２１の一方の入力にはＭＯＤＥＴ０端子から入力される信号が反転されて供給され、ＡＮＤ回路４２１の他方の入力にはＭＯＤＥＴ１端子から入力される信号が供給される。ＡＮＤ回路４２１の出力は、ＡＮＤ回路４２３の他方の入力に供給される。またＡＮＤ回路４２１の出力は、Ｍ２端子からメモリ８２０へ供給される。端子Ｍ２の出力は、メモリ８２０がマクロテスト対象となっていることを示す信号である。
【０１０７】
ＡＮＤ回路路４２２に一方の入力にはＭＯＤＥＴ０端子から入力される信号が供給され、ＡＮＤ回路４２２の他方の入力にはＭＯＤＥＴ１端子から入力される信号が反転されて供給される。ＡＮＤ回路４２２の出力は、ＡＮＤ回路４２４の他方の入力に供給される。またＡＮＤ回路４２２の出力は、Ｍ１端子からメモリ８１０へ供給される。端子Ｍ１の出力は、メモリ８１０がマクロテスト対象となっていることを示す信号である。
【０１０８】
ＡＮＤ回路４２３の出力は、ＭＲ２端子からメモリ８２０へ供給される。ＭＲ２端子から出力される信号は、メモリ８２０のマクロテストの開始を指示する信号である。ＡＮＤ回路４２４の出力は、ＭＲ１端子からメモリ８１０へ供給される。ＭＲ１端子から出力される信号は、メモリ８１０のマクロテストの開始を指示する信号である。
【０１０９】
テストコントロール回路４００Ａでは、例えばＭＯＤＥＴ０端子にＨレベルの信号が入力され、ＭＯＤＥＴ１端子にＬレベルの信号が入力されたとき、Ｍ１端子からメモリ８１０をマクロテストの対象として選択する信号が出力される。またセレクタ４３１〜４３５は、セレクト信号がＨレベルであるため、第一入力であるレジスタ４２０に設定された値を出力する。よってテストコントロール回路４００Ａは、メモリ８１０に対してカウンタ４１０の値が１１と等しくなるまでマクロテストを行う。
【０１１０】
カウンタ４１０のカウント値が１１になると、ＮＳＦＬＡＧ２端子からメモリ８１０のマクロテストの終了を通知するイネーブル信号がテスト順序制御回路２００へ出力される。テスト順序制御回路２００は、ここでカウンタ２３０の値を１つ進める。本実施形態では、このときテストコントロール回路４００ＡのＭＯＤＥＴ０端子にＬレベルの信号が入力され、ＭＯＤＥＴ１端子にＨレベルの信号が入力される。
【０１１１】
このときＭ２端子からは、メモリ８２０をマクロテストの対象として選択する信号が出力される。またセレクタ４３１〜４３５は、セレクト信号がＬレベルであるため、第二入力であるレジスタ４３０に設定された値を出力する。よってテストコントロール回路４００Ａは、メモリ８２０に対してカウンタ４１０の値が２７と等しくなるまでマクロテストを行う。
【０１１２】
カウンタ４１０のカウント値が１１になると、ＮＳＦＬＡＧ２端子からメモリ８１０のマクロテストの終了を通知するイネーブル信号がテスト順序制御回路２００へ出力される。
【０１１３】
尚本実施形態では、マクロテスト対象となるメモリを２つとしたが、メモリの数はこれに限定されない。またテストコントロール回路４００Ａの有するレジスタは、マクロテスト対象となるメモリのグループ数と同数設けられていることが好ましい。このとき１つのグループに所属するメモリは、同時に試験を行うことができる。また、レジスタ４２０、４３０はレジスタではなく、クリップなどを用いた固定の信号でもよい。
【０１１４】
次に図１０を参照して本実施形態のテスト回路１００Ａの動作を説明する。図１０は、本実施形態のテスト回路の動作を説明するためのタイミングチャートである。
【０１１５】
ＴＭ端子にテストモード信号としてＨレベルの信号が入力されるテスト動作状態のタイミングＴ１において、テスト回路１００ＡのＲＥＳＥＴ端子に入力されるリセット信号がＬレベルからＨレベルになると、テスト回路１００Ａは初期化モードからテストモードへ移行する。タイミングＴ１でテストモードに移行すると、ＣＬＫ端子に入力されるクロック信号がオンになる。ＬＢＣＬＫ端子、ＣＬＯＣＫ１端子、ＣＬＯＣＫ２端子から入力されるクロック信号もオンになる。ＳＭ端子から入力される信号はＬレベルとなる。
【０１１６】
タイミングＴ１において、テスト順序制御回路２００は、カウンタ２３０によりカウンタ値０からカウントを開始し、ＳＭＣＮＴＬ端子とＬＴＥＮ端子からＨレベルの信号を出力する。本実施形態では、カウント値０に対応するテストモードがロジックテストモードであるから、テスト順序制御回路２００は、ＬＴＣＣＬＫ端子からテストコントロール回路３００のＣＬＫ１端子へ動作クロック信号を出力する。このときＭＴＣＣＬＫ端子、ＦＴＣＣＬＫ端子から出力される動作クロック信号はオフになる。
【０１１７】
テストコントロール回路３００は、ＣＬＫ１端子から動作クロック信号が入力されるとカウンタ３１０によるカウントを開始する。テストコントロール回路３００のカウンタ３１０のカウント値が最大値になると、テストコントロール回路３００はＮＳＦＬＡＧ１端子からテスト順序制御回路２００のＥＮ０端子へイネーブル信号を出力する。そしてカウンタ３１０のカウント値を０に戻す。
【０１１８】
テスト順序制御回路２００は、ＥＮ０端子にイネーブル信号が入力されると、タイミングＴ２において、カウンタ２３０の値を０から１へ進める。カウンタ２３０のカウンタ値１と対応するテストモードは、マクロテストモードである。
【０１１９】
タイミングＴ２において、順序制御回路２００のＳＭＣＮＴＬ端子、ＬＴＥＮ端子、ＦＴＥＮ端子の出力はＬレベル、ＭＴＥＮ端子の出力はＨレベルとなり、テストモードはロジックテストモードからマクロテストモードへ移行する。テスト順序制御回路２００はＭＴＣＣＬＫ端子からテストコントロール回路４００ＡのＣＬＫ２端子へ動作クロック信号を出力する。このときＬＴＣＣＬＫ端子、ＦＴＣＣＬＫ端子から出力されるクロック信号はオフになる。
【０１２０】
また本実施形態では、カウンタ２３０のカウンタ値１に対応するマクロテストにおいてマクロテスト対象として選択されるメモリをメモリ８１０とした。よってテストコントロール回路４００ＡのＭ１端子からはメモリ８１０がテスト対象として選択されたことを示すＨレベルの信号が出力される。またＭＲ１端子から、メモリ８１０のマクロテストの開始を指示するＨレベルの信号が出力される。Ｍ１端子、ＭＲ１端子から出力される信号はメモリ８１０へ供給される。
【０１２１】
テストコントロール回路４００Ａでは、タイミングＴ２において動作クロック信号が入力されるとカウンタ４１０によるカウントを開始する。そしてテストコントロール回路４００Ａは、カウンタ４１０のカウント値がレジスタ４２０に設定された値と等しくなると、ＮＳＦＬＡＧ２端子からメモリ８１０のマクロテスト終了を通知するイネーブル信号をテスト順序制御回路２００のＥＮ１端子へ出力する。そしてカウンタ４１０のカウント値を０に戻す。
【０１２２】
タイミングＴ３において、テスト順序制御回路２００はカウンタ値を１から２へ１つ進める。カウンタ値２と対応するテストモードは、メモリ８２０を対象としたマクロテストモードでる。よってＳＭＣＮＴＬ端子、ＬＴＥＮ端子、ＭＴＥＮ端子、ＦＴＥＮ端子の出力はタイミングＴ２で出力された信号と同様である。
【０１２３】
タイミングＴ３において、テストコントロール回路４００ＡのＭ２端子からはメモリ８２０がテスト対象として選択されたことを示すＨレベルの信号が出力される。またＭＲ２端子から、メモリ８２０のマクロテストの開始を指示するＨレベルの信号が出力される。Ｍ２端子、ＭＲ２端子から出力される信号はメモリ８２０へ供給される。
【０１２４】
テストコントロール回路４００Ａは、カウンタ４１０のカウント値がレジスタ４３０に設定された値と等しくなると、ＮＳＦＬＡＧ２端子からメモリ８２０のマクロテスト終了を通知するイネーブル信号をテスト順序制御回路２００のＥＮ１端子へ出力する。そしてカウンタ４１０のカウント値を０に戻す。
【０１２５】
テスト順序制御回路２００は、ＥＮ１端子にイネーブル信号が入力されると、タイミングＴ４において、カウンタ２３０の値を２から３へ進める。カウンタ２３０のカウンタ値３と対応するテストモードは、ファンクションテストモードである。
【０１２６】
タイミングＴ４において、テスト順序制御回路２００のＳＭＣＮＴＬ端子、ＬＴＥＮ端子、ＭＴＥＮ端子の出力はＬレベル、ＦＴＥＮ端子の出力はＨレベルとなり、テストモードはマクロテストモードからファンクションテストモードへ移行する。テスト順序制御回路２００はＦＴＣＣＬＫ端子からテストコントロール回路５００のＣＬＫ３端子へ動作クロック信号を出力する。このときＬＴＣＣＬＫ端子、ＭＴＣＣＬＫ端子から出力されるクロック信号はオフになる。
【０１２７】
テストコントロール回路５００は、ＣＬＫ３端子から動作クロック信号が入力されるとカウンタによるカウントを開始する。テストコントロール回路５００のカウンタのカウント値が最大値になると、テストコントロール回路５００はＮＳＦＬＡＧ３端子からテスト順序制御回路２００のＥＮ２端子へイネーブル信号を出力する。そしてカウンタのカウンタ値を０に戻す。
【０１２８】
テスト順序制御回路２００は、ＥＮ２端子にイネーブル信号が入力されると、タイミングＴ５においてカウンタ２３０のカウンタ値が初期値の０に戻り、再度ロジックテストモードから順に各テストモードでテストを行うことができる。
【０１２９】
以上に説明したように、本実施形態では、テスト順序制御回路２００の有するカウンタ２３０のカウント値と対応するテストモードのテストを順次実行させ、各テストモードのテスト終了をテストコントロール回路３００、４００Ａ、５００からテスト順序制御回路２００に通知させる。本実施形態では、係る構成により、バーンインテストにおいて複数の異なるテストを１つの連続したテストとして実施することができる。
【０１３０】
本発明の実施形態は、以下に記載する付記のような構成が考えられる。
（付記１）
半導体集積回路のバーンインテストを行うテスト回路であって、
複数のテストモードと対応した複数の異なるテストの実行を制御する複数のテストコントロール回路と、
前記複数のテストモードを切り替えることにより、前記複数のテストモードと対応した前記複数の異なるテストを連続して実行させるように前記複数のテストコントロール回路を制御するテスト順序制御回路とを有するテスト回路。
（付記２）
前記テスト順序制御回路は、
前記複数のテストコントロール回路のうち何れか一つのテストコントロール回路からテストの終了通知を受けたとき、次に実行されるテストのテストモードと対応したテストコントロール回路を動作させる付記１記載のテスト回路。
（付記３）
前記テスト順序制御回路は、
前記複数のテストコントロール回路のうち、実行中のテストのテストモードと対応するテストコントロール回路以外のテストコントロール回路の動作を停止させる付記２記載のテスト回路。
（付記４）
前記複数の異なるテストの対象となる複数のテスト対象回路を有し、
前記テスト順序制御回路は、
前記複数のテストコントロール回路の何れか一つかのテストコントロール回路からテストの終了通知を受けたとき、次に実行されるテストの対象となるテスト対象回路を動作させる付記１乃至３の何れか一項に記載のテスト回路。
（付記５）
前記複数のテスト対象回路に対して動作クロック信号を供給する複数のクロック制御回路を有し、
前記テスト順序制御回路は、
前記複数のテストコントロール回路の何れか一つかのテストコントロール回路からテストの終了通知を受けたとき、前記複数のクロック制御回路に、次に実行されるテストの対象となるテスト対象回路へ動作クロック信号を供給させる付記４記載のテスト回路。
（付記６）
前記クロック制御回路は、
前記複数のテスト対象回路のうち、テストの対象となるテスト対象回路以外のテスト対象回路に対し、動作クロック信号が供給されないようにする付記５記載のテスト回路。
（付記７）
前記テストコントロール回路は、
前記テストコントロール回路と対応したテストモードのテストの実行が終了したとき、前記終了を通知するイネーブル信号を前記テスト順序制御回路へ出力する付記１乃至６の何れか一項に記載のテスト回路。
（付記８）
前記テストコントロール回路はカウンタを有し、
前記カウンタの値が最大値となったとき前記イネーブル信号を前記テスト順序制御回路へ出力する付記１乃至７の何れか一項に記載のテスト回路。
（付記９）
前記テストコントロール回路は、
複数のテスト対象回路から次に実行されるテストの対象となるテスト対象回路を選択する付記４乃至７の何れか一項に記載のテスト回路。
（付記１０）
前記テスト順序制御回路は、
カウンタ値と前記複数のテストモードとが対応付けられたカウンタを有し、
前記テストコントロール回路から前記イネーブル信号を受けて、前記カウンタのカウント値をインクリメントすることにより、前記複数のテストモードの切り替えを行う付記１乃至９の何れか一項に記載のテスト回路。
（付記１１）
前記複数のテストモードと対応した前記複数の異なるテストが実行されたか否かを示す信号が出力される付記１乃至１０の何れか一項に記載のテスト回路。
（付記１２）
前記複数のテストモードは、ロジックテストモード、マクロテストモード、ファンクションテストモードを含む付記１乃至１１の何れか一項に記載のテスト回路。
（付記１３）
半導体集積回路のバーンインテストを行うテスト回路によるテスト方法であって、
前記テスト回路は、
複数のテストモードと対応したテストの実行を制御する複数のテストコントロール手順と、
前記複数のテストモードと対応したテストを連続して実行させるように前記複数のテストコントロール回路を制御するテスト順序制御手順とを実行するテスト方法。
【０１３１】
本発明の実施形態は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【図面の簡単な説明】
【０１３２】
【図１】本実施形態のテスト回路の概念図である。
【図２】本実施形態のテスト回路の動作の概略を説明するためのフローチャートである。
【図３】本実施形態に係るテスト回路の一例を示す図である。
【図４】本実施形態のテスト回路において複数のテストモードを連続的に動作させるための構成を示す図である。
【図５】本実施形態のテスト順序制御回路を説明するための図である。
【図６】テストモードと入力信号と出力信号との関係を説明するための図である。
【図７】本実施形態のテスト動作判定回路を説明するための図である。
【図８】本実施形態のテストコントロール回路の一例を示す図である。
【図９】本実施形態のテストコントロール回路の別の例を示す図である。
【図１０】本実施形態のテスト回路の動作を説明するためのタイミングチャートである。
【符号の説明】
【０１３３】
１００、１００Ａ  テスト回路
２００  テスト順序制御回路
２１０  テスト動作判定回路
２３０、３１０、４１０  カウンタ
３００、４００、４００Ａ、５００  テストコントロール回路
３２０、４２０、４３０  レジスタ
６００  ロジックテスト部
６１０  ロジックＢＩＳＴコントローラ
６２０、６３０、７１０  クロック制御回路
６４０  スキャン回路
６５０  テスト対象回路
７００  ファンクションテスト部
７２０  ファンクションテスト対象回路
８００  マクロテスト部
８１０、８２０  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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