(57)【要約】【課題】レジストポイゾニングの発生を抑制する半導体装置、及びその製造方法を提供する。【解決手段】層間絶縁層を介して形成された第１配線と第２配線を電気的に接続するビアを備える半導体装置において、半導体基板上に形成された低誘電率の第１絶縁層であって、表面の誘電率が内部より高く、かつ当該第１絶縁層上に形成される絶縁性バリア膜の誘電率より低い表面改質領域が形成された第１絶縁層と、前記第１絶縁層に形成された第１配線と、前記第１配線上に形成された絶縁性バリア膜と、前記絶縁性バリア膜上に形成された第２絶縁層と、前記第２絶縁層に形成された第２配線と、前記第２絶縁層に形成された、前記第１配線と前記第２配線を電気的に接続するビアを有することを特徴とする半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
層間絶縁層を介して形成された配線間を電気的に接続するビアを備える半導体装置において、
半導体基板上に形成された低誘電率の絶縁層であって、表面の誘電率が内部より高く、かつ当該絶縁層上に形成される絶縁性バリア膜の誘電率より低い表面改質領域が形成された第１絶縁層と、
前記第１絶縁層に形成された第１配線と、
前記第１配線上及び前記第１絶縁層上に形成された前記絶縁性バリア膜と、
前記絶縁性バリア膜上に形成された第２絶縁層と、
前記第２絶縁層に形成された第２配線と、
前記第２絶縁層及び前記絶縁性バリア膜を貫通して形成された、前記第１配線と前記第２配線を電気的に接続するビアとを有することを特徴とする半導体装置。
【請求項２】
前記絶縁性バリア膜が、前記第１配線上にのみ形成され、前記第２絶縁層が当該絶縁性バリア膜上及び表面改質領域上に形成された請求項１に記載の半導体装置。
【請求項３】
前記第１絶縁層に形成される表面改質領域が、前記ビア下端部の外周壁から１μｍの距離内に形成され、
前記絶縁性バリア膜が、前記第１配線上に形成され、
前記第２絶縁層が、前記第１絶縁層上及び前記絶縁性バリア膜上に形成された請求項１に記載の半導体装置。
【請求項４】
前記第１絶縁層に複数の第１配線が形成され、前記ビアが形成された前記第１配線の幅Ｌと当該第１配線と隣り合う配線間のスペース幅Ｓとの和で表される距離（Ｓ＋Ｌ）が１μｍ以下のときは、前記表面改質領域が当該配線間に形成される請求項３に記載の半導体装置。
【請求項５】
前記表面改質領域が、前記ビア下端部の外周壁から当該ビアが形成された前記第１配線の幅Ｌと当該第１配線と隣り合う配線間のスペース幅Ｓとの和で表される距離（Ｓ＋Ｌ）内の領域であり、
前記第２絶縁層が前記第１配線上及び前記第１絶縁層上に存在し、
前記ビア近傍の前記第２絶縁層の膜密度が、前記ビア近傍以外の前記第２絶縁層の膜密度より大きい請求項１に記載の半導体装置。
【請求項６】
前記ビア近傍の前記第２絶縁層は、前記ビア近傍以外の前記第２絶縁層よりも誘電率が高い請求項５に記載の半導体装置。
【請求項７】
前記表面改質領域は、その厚さが０より大きく２０ｎｍ以下である請求項１〜６のいずれか一項記載の半導体装置。
【請求項８】
前記表面改質領域は、Ｏ2を用いたプラズマ処理又はＯ3若しくはＨ2Ｏ2を含む薬液を用いた洗浄又はＯ3を含むガスを用いたＵＶ照射により改質された領域である請求項１〜７のいずれか一項記載の半導体装置。
【請求項９】
前記表面改質領域の酸素原子の含有量は、第１絶縁層よりも多い請求項１〜８のいずれか一項記載の半導体装置。
【請求項１０】
前記表面改質領域の窒素原子の含有量は、第１絶縁層よりも少ない請求項１〜９のいずれか一項記載の半導体装置。
【請求項１１】
前記表面改質領域の膜密度が、前記第１絶縁層よりも高い請求項１〜１０のいずれか一項記載の半導体装置。
【請求項１２】
層間絶縁層を介して形成された配線間を電気的に接続するビアを備える半導体装置において、
半導体基板上に形成された低誘電率の絶縁層であって、その表面部に凹状領域を有した第１絶縁層と、
前記第１絶縁層に形成された第１配線と、
前記第１配線上に形成された絶縁性バリア膜と、
前記第１絶縁層及び前記絶縁性バリア膜上に形成された第２絶縁層と、
前記第２絶縁層に形成された第２配線と、
前記第２絶縁層及び前記絶縁性バリア膜を貫通して形成された、前記第１配線と前記第２配線を電気的に接続するビアとを有することを特徴とする半導体装置。
【請求項１３】
前記凹状領域が、前記ビア下端部の外周壁から１μｍの距離内に形成される請求項１２に記載の半導体装置。
【請求項１４】
前記第１絶縁層に複数の第１配線が形成され、前記ビアが形成された前記第１配線の幅Ｌと当該第１配線と隣り合う配線間のスペース幅Ｓとの和で表される距離（Ｓ＋Ｌ）が１μｍ以下のときは、前記凹状領域が当該配線間に形成される請求項１３に記載の半導体装置。
【請求項１５】
前記凹状領域が、前記ビア下端部の外周壁から当該ビアが形成された前記第１配線の幅Ｌと当該第１配線と隣り合う配線間のスペース幅Ｓとの和で表される距離（Ｓ＋Ｌ）内の領域であり、
前記第２絶縁層が前記第１配線上及び前記第１絶縁層上に存在し、
前記ビア近傍の前記第２絶縁層の膜密度が、前記ビア近傍以外の前記第２絶縁層の膜密度より大きい請求項１２に記載の半導体装置。
【請求項１６】
前記凹状領域は、その深さが０より大きく２０ｎｍ以下である請求項１２〜１５のいずれか一項記載の半導体装置。
【請求項１７】
前記ビア近傍の前記第２絶縁層は、前記ビア近傍以外の前記第２絶縁層よりも誘電率が高い請求項１５に記載の半導体装置。
【請求項１８】
前記絶縁性バリア膜は、ＳｉＮ、ＳｉＣＮ及びＳｉＣからなる群から選択される少なくとも１つを含む請求項１〜１７のいずれか一項記載の半導体装置。
【請求項１９】
前記第１配線の上にキャップメタル膜が形成されている請求項１〜１８のいずれか一項記載の半導体装置。
【請求項２０】
前記キャップメタル膜は、Ｗ、Ｐ又はＢを含むＣｏ合金である請求項１９に記載の半導体装置。
【請求項２１】
層間絶縁層を介して形成された配線間を電気的に接続するビアを備える半導体装置の製造方法において、
半導体基板上に第１絶縁層を形成する工程（ａ）と、
前記第１絶縁層に第１配線を形成する工程（ｂ）と、
前記第１配線の表面を処理する工程（ｃ）と、
前記工程（ｃ）の配線表面処理により形成された、前記第１絶縁層の表面部の変質層領域を改質する改質工程（ｄ）と、
前記第１絶縁層上に形成された前記層間絶縁層に、当該層間絶縁層を貫通し、かつ前記第１配線に接続するビアと、当該ビアと接続する第２配線を形成する工程（ｅ）とを有することを特徴とする半導体装置の製造方法。
【請求項２２】
前記改質工程は、前記第１絶縁層に生じた変質層領域全面を改質する請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記層間絶縁層が、最下層に絶縁性バリア膜を有する積層膜であり、
前記改質工程（ｄ）が、
前記表面処理工程（ｃ）の後に、前記第１配線上及び前記第１絶縁層上に絶縁性バリア膜を形成する工程と、
前記ビア下端部の外周壁から１μｍ内に存在する変質層領域上の前記絶縁性バリア膜を開口して、変質層領域を露出させる工程と、
前記露出した変質層領域を改質する工程と、
を有する請求項２１に記載の半導体装置の製造方法。
【請求項２４】
前記ビアが形成された前記第１配線の幅Ｌと当該第１配線と隣り合う配線間のスペース幅Ｓとの和で表される距離（Ｓ＋Ｌ）が１μｍ以下のときは、前記工程（ｄ）が、当該配線間に形成される変質層領域上の絶縁性バリア膜を開口して、当該開口内の変質層領域を改質する工程（ｄ）である、請求項２３に記載の半導体装置の製造方法。
【請求項２５】
前記層間絶縁層が、下層から積層された絶縁性バリア膜及び第２絶縁層と、当該積層膜に形成された開口に充填された第３絶縁層を含み、
前記改質工程（ｄ）が、
前記表面処理工程（ｃ）の後に、前記第１配線上及び前記第１絶縁層上に絶縁性バリア膜及び第２絶縁層を下層から順に形成する工程と、
前記ビアの中心から当該ビアが形成される前記第１配線の幅Ｌと当該第１配線と隣り合う配線間のスペース幅Ｓとの和で表される距離（Ｓ＋Ｌ）にわたって前記第２絶縁層及び前記絶縁性バリア膜を除去した開口を形成する工程と、
前記開口の底部に露出した変質層領域を改質する工程と、
を有する請求項２１に記載の半導体装置の製造方法。
【請求項２６】
前記第３絶縁層は、前記第２絶縁層よりも誘電率が高い請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記改質工程は、Ｏ2を用いたプラズマ処理又はＯ3若しくはＨ2Ｏ2を含む薬液を用いた洗浄又はＯ3を含むガスを用いたＵＶ照射処理である請求項２１〜２６のいずれか一項記載の半導体装置の製造方法。
【請求項２８】
前記改質工程において改質される変質層領域は、その深さが０より大きく２０ｎｍ以下である請求項２１〜２７のいずれか一項記載の半導体装置の製造方法。
【請求項２９】
層間絶縁層を介して形成された配線間を電気的に接続するビアを備える半導体装置の製造方法において、
半導体基板上に第１絶縁層を形成する工程（ａ）と、
前記第１絶縁層に第１配線を形成する工程（ｂ）と、
前記第１配線の表面を処理する工程（ｃ）と、
前記工程（ｃ）の配線表面処理により形成された、前記第１絶縁層の表面部の変質層領域を除去する工程（ｄ）と、
前記第１絶縁層上に形成された前記層間絶縁層に、当該層間絶縁層を貫通し、かつ前記第１配線に接続するビアと、当該ビアと接続する第２配線を形成する工程（ｅ）とを有することを特徴とする半導体装置の製造方法。
【請求項３０】
前記層間絶縁層が、最下層に絶縁性バリア膜を有する積層膜であり、
前記工程（ｄ）が、
前記表面処理工程（ｃ）の後に、前記第１配線上及び前記第１絶縁層上に絶縁性バリア膜を形成する工程と、
前記ビア下端部の外周壁から１μｍ内に存在する変質層領域上の前記絶縁性バリア膜を開口して、変質層領域を露出させる工程と、
前記露出した変質層領域を除去する工程と、
を有する請求項２９に記載の半導体装置の製造方法。
【請求項３１】
前記ビアが形成された前記第１配線の幅Ｌと当該第１配線と隣り合う配線間のスペース幅Ｓとの和で表される距離（Ｓ＋Ｌ）が１μｍ以下のときは、前記工程（ｄ）が、当該配線間に形成される変質層領域上の絶縁性バリア膜を開口して、当該開口内の変質層領域を除去する工程（ｄ）である、請求項３０に記載の半導体装置の製造方法。
【請求項３２】
前記層間絶縁層が、下層から積層された絶縁性バリア膜及び第２絶縁層と、当該積層膜に形成された開口に充填された第３絶縁層を含み、
前記工程（ｄ）が、
前記表面処理工程（ｃ）の後に、前記第１配線上及び前記第１絶縁層上に絶縁性バリア膜及び第２絶縁層を下層から順に形成する工程と、
前記ビアの中心から当該ビアが形成される前記第１配線の幅Ｌと当該第１配線と隣り合う配線間のスペース幅Ｓとの和で表される距離（Ｓ＋Ｌ）にわたって前記第２絶縁層及び前記絶縁性バリア膜を除去した開口を形成する工程と、
前記開口の底部に露出した変質層領域を除去する工程と、
を有する請求項２９に記載の半導体装置の製造方法。
【請求項３３】
前記第３絶縁層は、前記第２絶縁層よりも誘電率が高い請求項３２に記載の半導体装置の製造方法。
【請求項３４】
前記変質層領域を除去する工程が、ＣＨＦ3若しくはＣＦ4を含むガスを用いたドライエッチング又はＨＦを含む薬液を用いた洗浄である請求項２９〜３３のいずれか一項記載の半導体装置の製造方法。
【請求項３５】
前記変質層領域を除去する工程において、除去される変質層領域は、その深さが０より大きく２０ｎｍ以下である請求項２９〜３４のいずれか１項一項記載の半導体装置の製造方法。
【請求項３６】
前記絶縁性バリア膜は、ＳｉＮ、ＳｉＣＮ及びＳｉＣからなる群から選択される少なくとも１つを含む請求項２１〜３５のいずれか一項記載の半導体装置の製造方法。
【請求項３７】
前記第１配線を形成する工程が、表面処理後の当該第１配線上に、キャップメタル膜を形成する工程を含む請求項２１〜３６のいずれか一項記載の半導体装置の製造方法。
【請求項３８】
前記キャップメタル膜は、Ｗ、Ｐ又はＢを含むＣｏ合金を有する請求項３７に記載の半導体装置の製造方法。
【請求項３９】
前記工程（ｃ）において、前記配線表面処理が、プラズマ処理又は薬液処理である請求項２１〜３８のいずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に多層構造配線を有する半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
多層構造配線（２層構造配線を含む）を有する半導体装置では、微細化に伴い、埋め込み構造が採用されている。
また、埋め込み多層配線構造では、寄生容量の増加の抑制、処理速度の高速化のために、従来から使われているＳｉＯ2（酸化ケイ素）系の絶縁層に代えて、当該シリコン酸化膜にＣＨ基を含む低誘電率膜（以下Ｌｏｗ−ｋ膜と称す）の絶縁層が使用されている。
【０００３】
この種の半導体装置の製造方法は、特許文献１、２に開示されている。以下、図８で埋め込み多層配線構造の形成手順を説明する。図８（ａ）に示すように、まず、半導体素子等が形成された基板の表面に、ＣＨ（メチル）基を含むシリコン酸化膜よりなる第１絶縁層１０１が形成される。次に、図８（ｂ）に示すように、リソグラフィー、ドライエッチングにより第１絶縁層１０１の表面に第１配線溝が形成され、当該第１配線溝にバリアメタル膜１０２及び銅シード膜(図示省略)が形成される。その後、銅膜１０３が形成され、加熱処理がなされた後、第１配線溝の外側にあるバリアメタル膜１０２と銅膜１０３が研磨除去され、第１配線が形成される。
【０００４】
続いて、銅膜１０３の表面に、図８（ｂ）に示すキャップメタル膜１０４が形成される。次に、図８（ｃ）に示すように、第１絶縁層１０１及びキャップメタル膜１０４の表面に絶縁性バリア膜１０６が形成される。絶縁性バリア膜１０６の表面には、図８（ｄ）のＣＨ基を含むシリコン酸化膜からなる第２絶縁層１０７が形成される。次に、リソグラフィー及びドライエッチングにより、第２絶縁層１０７に図８（ｅ）に示すビアホール１０８が形成される。その後、ビアホール１０８の形成に使用されたレジスト、およびビアホール１０８内のポリマー等が除去される。ビアホール１０８の内部にレジスト１０９が埋め込まれた後、第２絶縁膜１０７上に、リソグラフィーにより図８（ｆ）に示す第２配線形成位置に開口を有するレジストパターン１１０が形成される。当該レジストパターン１１０をマスクとしたドライエッチングにより、第２絶縁層１０７に図８（ｇ）に示す第２配線溝１１１が形成される。レジストパターン１１０、ポリマーが除去された後、図８（ｈ）に示すように、第２配線溝１１１にバリアメタル膜１１２及び銅シード膜(図示省略)が形成される。その後、銅膜１１３の形成、加熱処理がなされ、第２配線溝１１１の外側にあるバリアメタル膜１１２と銅膜１１３が研磨除去され、第２配線が形成される。以上により、第１配線および第２配線からなる埋め込み多層配線構造が完成する。
【特許文献１】特開２００６-６０１６６号公報
【特許文献２】特開２００５-３１１１２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
微細な埋め込み多層配線構造の形成には化学増幅型レジストが使用される。化学増幅型レジストは、感光により発生した酸触媒によりレジスト樹脂が化学反応し、パターンの潜像が形成される。したがって、この酸触媒の作用を阻害する反応阻害物質が感光部に存在すると、レジストポイゾニングが発生する。すなわち、レジスト樹脂の化学反応が十分に進行せず、感光部にレジスト残渣１１７が発生する（図９参照）。
【０００６】
一方、図８（ｃ）に示す絶縁性バリア膜１０６を形成する際には、基板表面に対して、ＮＨ3（アンモニア）プラズマ処理による表面処理が行われる。この前処理によって、第１絶縁膜１０１の表面部には、変質層１０５が形成される。さらに、キャップメタル膜１０４を形成する際には、無電解メッキの還元剤としての薬液を用いた前処理でも変質層１０５が形成される。
【０００７】
この変質層１０５は、第１絶縁層１０１のＣＨ基のＨがＮＨ2（アミン成分）で置換されている。このアミン成分が前記の酸触媒の反応を阻害する反応阻害物質と考えられる。この反応阻害物質がビアホール１０８を通じて、上層の配線溝を形成するための化学増幅型レジスト中にまで拡散すると、レジスト残渣１１７が発生する。より低誘電率のＬｏｗ−ｋ膜にはＣＨ基が多く存在するので、変質層の形成によって、より多くのＣＨ基がＮＨ2（アミン成分）に置換される。よってより低誘電率のＬｏｗ−ｋ膜を使用する多層配線構造においてはレジストポイゾニングがさらに発生しやすくなる。
その結果配線の初期歩留及び信頼性が低下する。
【０００８】
本発明は、上記の問題を鑑みてなされたものであり、その目的は、レジストポイゾニングの原因となる反応阻害物質の発生源を改質又は除去し、初期歩留及び信頼性の高い半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、上記目的を達成するために以下の手段を採用している。まず本発明に係る第１の態様の半導体装置は、層間絶縁層を介して形成された配線間を電気的に接続するビアを備える半導体装置を前提とする。そして、本発明の半導体装置は、第１配線が形成される第１絶縁層と、第２配線が形成される第２絶縁層を有する。第１絶縁層は、半導体基板上に形成された低誘電率の絶縁層である。第１絶縁層の表面には、表面改質領域が形成されている。表面改質領域の誘電率は、内部の第1絶縁層より高く、かつ第１絶縁層上及び第１配線上に形成される絶縁性バリア膜の誘電率より低い。一方、第２絶縁層は絶縁性バリア膜上に形成されている。第２絶縁層には第２配線が形成されている。さらに第１配線と第２配線を電気的に接続するビアが、第２絶縁層及び絶縁性バリア膜を貫通して形成されている。
【００１０】
第１絶縁層の表面の変質はキャップメタル膜を形成するために行う薬液を用いた処理によって引き起こされる。第１絶縁膜表面の改質層の誘電率を内部より高く構成することで、第１絶縁膜表面の変質層を改質し、上記のレジストポイズニングの原因物質の発生を抑制する。第１絶縁層の表面改質島領域の誘電率が上記の範囲であれば、半導体装置の高速化を妨げることはない。また、絶縁性バリア膜が、第１配線上にのみ形成され、第２絶縁層が当該絶縁性バリア膜上及び表面改質領域上に形成されてもよい。
【００１１】
上記において、第１絶縁層に形成される表面改質領域が、ビア下端部の外周壁から１μｍの距離内に形成されてもよい。さらに、絶縁性バリア膜が第１配線上に形成され、第２絶縁層が、第１絶縁層上及び絶縁性バリア膜上に形成されてもよい。
【００１２】
第１絶縁層に複数の第１配線が形成されており、ビアが形成された第１配線の幅Ｌと第１配線と隣り合う配線間のスペース幅Ｓとの和で表される距離（Ｓ＋Ｌ）が１μｍ以下のときは、表面改質領域が当該配線間に形成される。なお、複数の第１配線の少なくとも１つが第２配線とビアで電気的に接続していればよい。
【００１３】
レジストポイゾニングの発生はビアホールの密度に依存し、ビアホール密度が低いほど１つのビアホールに集まる反応阻害物質の量が多くなるのでレジストポイゾニングが発生しやすい。本発明者はビアホール密度が高く、ビアホール中心から１μｍ以内に他のビアホールが存在すると反応阻害物質は分散し、レジストポイゾニングの発生頻度は低下するという事実を発見した。
【００１４】
したがって各ビアホールに集まる反応阻害物質の量を減少させるために、最大領域でビアホール中心から１μｍ以内の第１絶縁層の変質層を改質する構成を採用することで、レジストポイズニングの発生頻度は低下する。ビアホールの中心から１μｍ以内に第１配線が隣接する場合は、隣り合う第１配線間の変質層のみ改質する構成を採用することで、レジストポイゾニングを防止する。変質層を改質すると、絶縁層の表面の誘電率が上昇するが、上記の構成では、変質層の改質部分を最小限にして絶縁層全体の誘電率の上昇を抑えながら、レジストポイゾニングの発生を抑制できる。
【００１５】
上記において、表面改質領域が、ビア下端部の外周壁からビアが形成された第１配線の幅Ｌと第１配線と隣り合う配線間のスペース幅Ｓとの和で表される距離（Ｓ＋Ｌ）内の領域であり、また、第２絶縁層が第１配線上及び第１絶縁層上に存在し、ビア近傍の第２絶縁層の膜密度は、ビア近傍以外の第２絶縁層の膜密度より大きい構成とすることもできる。
【００１６】
第２絶縁層の膜密度の高い部分が第３絶縁層である。すなわち、第１絶縁層上及び第１配線上には、下層から順に絶縁性バリア膜及び第２絶縁層が形成されている。絶縁性バリア膜及び第２絶縁層には、表面改質島領域が露出する貫通孔が形成されている。第１絶縁層及び第２絶縁層より膜密度の高い第３絶縁層が、第２絶縁層及び絶縁性バリア膜の貫通孔内を埋めて形成されている。さらに第３絶縁層には、第２配線が形成されている。なお、複数の第１配線の少なくとも１つが第２配線とビアで電気的に接続していればよい。
ビア近傍の第２絶縁層の膜密度が第１絶縁層及びビア近傍以外の第２絶縁層より高く構成されていると、反応阻害物質が第２配線のレジストパターンへ拡散することを防止する。
さらに、ビア近傍の第２絶縁層は、ビア近傍以外の第２絶縁層よりも誘電率が高いことが望ましい。
【００１７】
表面改質領域は、その厚さが０より大きく２０ｎｍ以下であることが望ましく、当該改質領域は、Ｏ2を用いたプラズマ処理又はＯ3若しくはＨ2Ｏ2を含む薬液を用いた洗浄又はＯ3を含むガスを用いたＵＶ照射により改質された領域であることが望ましい。さらに、表面改質領域の酸素原子の含有量は、第１絶縁層よりも多いことが望ましく、表面改質領域の窒素原子の含有量は、第１絶縁層よりも少ないことが望ましい。表面改質領域の膜密度が、第１絶縁層よりも高いことが望ましい。第１絶縁層表面はＮＨ3プラズマ処理による前処理や、無電解メッキの還元剤としての薬液を用いた前処理によって、ＣＨ基のＨがＮＨ2（アミン成分）で置換されている。Ｏ2プラズマを用いたアッシングによりこの第１絶縁層表面のＮＨ2をＯに置換して改質する。
【００１８】
本発明の別の態様の半導体装置は、層間絶縁層を介して形成された配線間を電気的に接続するビアを備える半導体装置を前提とする。当該半導体装置は、第１配線が形成される第１絶縁層と第２配線が形成される第２絶縁層を有する。第１絶縁層は半導体基板上に形成された低誘電率の絶縁層であり、その表面部には凹状領域が形成されている。第１絶縁層には第１配線が形成されている。第１配線上には絶縁性バリア膜が形成されている。第２絶縁層は、第１絶縁層及び絶縁性バリア膜上に形成されている。第２絶縁層には第２配線が形成されている。さらに第１配線と第２配線を電気的に接続するビアが第２絶縁層及び絶縁性バリア膜を貫通して形成されている。第１絶縁層の変質層を除去する構成を採用して表面に凹状領域を形成することでレジストポイゾニングの発生を防止するものである。
【００１９】
上記の態様において、凹状領域が、前記ビア下端部の外周壁から１μｍの距離内に形成されることが望ましい。さらに第１絶縁層に複数の第１配線が形成され、ビアが形成された第１配線の幅Ｌと第１配線と隣り合う配線間のスペース幅Ｓとの和で表される距離（Ｓ＋Ｌ）が１μｍ以下のときは、凹状領域が当該配線間に形成されることが望ましい。
【００２０】
レジストポイゾニングの発生はビアホールの密度に依存する。ビアホール密度が低いほど１つのビアホールに集まる反応阻害物質の量が多くなりレジストポイゾニングが発生しやすい。ビアホール密度が高い場合、ビア外周壁から１μｍ以内の第１絶縁層の変質層を除去する構成を採用することで、レジストポイズニングの発生頻度が低下する。またビア外周壁から１μｍ以内に第１配線が隣接する場合は、隣り合う第１配線間の変質層のみ除去する構成を採用することで、レジストポイズニングの発生頻度が低下する。よって、第１絶縁層の表面全面を除去する必要がなく、変質層の最小限の除去で、レジストポイゾニングを防止する。
【００２１】
上記の構成において、凹状領域が、ビア下端部の外周壁からビアが形成された第１配線の幅Ｌと第１配線と隣り合う配線間のスペース幅Ｓとの和で表される距離（Ｓ＋Ｌ）内の領域にあってもよい。さらに、第２絶縁層が第１配線上及び第１絶縁層上に存在し、ビア近傍の第２絶縁層の膜密度が、ビア近傍以外の第２絶縁層の膜密度より大きいことが望ましい。
【００２２】
第２絶縁層の膜密度の高い部分が、第３絶縁層である。すなわち、第１絶縁層上及び第１配線上には、下層から順に絶縁性バリア膜及び第２絶縁層が形成されている。絶縁性バリア膜及び第２絶縁層には、凹状領域が露出する貫通孔が形成されている。第１絶縁層及び第２絶縁層より膜密度の高い第３絶縁層が、第２絶縁層及び絶縁性バリア膜の貫通孔内を埋めて形成されている。なお、複数の第１配線の少なくとも１つが第２配線とビアで電気的に接続していればよい。
【００２３】
上記の構成であると、変質層の除去によりレジストポイゾニングの発生頻度を低下させる。さらに、第２絶縁層のビア近傍の膜密度の高い部分に第２配線を形成することで、反応阻害物質の第２配線のレジストパターンへの拡散を防止する。上記の構成において凹状領域は、その深さが０より大きく２０ｎｍ以下であることが望ましい。さらにビア近傍の第２絶縁層は、第２絶縁層よりも誘電率が高いことが望ましく、絶縁性バリア膜は、ＳｉＮ、ＳｉＣＮ及びＳｉＣからなる群から選択される少なくとも１つを含むことが望ましい。第１配線の上にキャップメタル膜が形成され、当該キャップメタル膜は、Ｗ、Ｐ又はＢを含むＣｏ合金であることが望ましい。
【００２４】
本発明に係る半導体装置の製造方法は、層間絶縁層を介して形成された配線間を電気的に接続するビアを備える半導体装置の製造方法を前提にしている。まず、半導体基板上に第１絶縁層を形成する工程（ａ）を行う。次いで第１絶縁層に第１配線を形成する工程（ｂ）と、第１配線の表面を処理する工程（ｃ）を行う。続いて工程（ｃ）の配線表面処理により形成された、第１絶縁層の表面部の変質層領域を改質する改質工程（ｄ）を行う。次いで、第１絶縁層上に形成された層間絶縁層に、当該層間絶縁層を貫通し、かつ第１配線に接続するビアと、当該ビアと接続する第２配線を形成する工程（ｅ）を行う。
【００２５】
この方法であると、第１絶縁層表面の変質層領域を改質後に層間絶縁層である第２絶縁層を形成している。よって、第１配線上のキャップメタル膜を形成するために行う薬液を用いた処理による第１絶縁層表面の変質を改質後に第２絶縁層を形成できるので、当該原因から生じるレジストポイゾニングを抑制する。さらに改質工程は、第１絶縁層に生じた変質層領域全面を改質してもよい。
【００２６】
上記の製造方法において、層間絶縁層が、最下層に絶縁性バリア膜を有する積層膜であってもよい。そして、改質工程（ｄ）は、まず、表面処理工程（ｃ）の後に、第１配線上及び第１絶縁層上に絶縁性バリア膜を形成する。次に、ビア下端部の外周壁から１μｍ内に存在する変質層領域上の絶縁性バリア膜を開口する。次に、変質層領域を露出させて、露出した変質層領域を改質する工程であることが望ましい。
【００２７】
ビアが形成された第１配線の幅Ｌと当該第１配線と隣り合う配線間のスペース幅Ｓとの和で表される距離（Ｓ＋Ｌ）が１μｍ以下のときは、工程（ｄ）は、配線間に形成される変質層領域上の絶縁性バリア膜を開口して、開口内の変質層領域を改質する工程とする。
【００２８】
レジストポイゾニングの発生はビアホールの密度に依存する。つまりビアホール密度が低いほど１つのビアホールに集まる反応阻害物質の量が多くなるのでレジストポイゾニングが発生しやすい。ビアホール密度が高い場合、ビア外周壁から１μｍ以内の第１絶縁層の変質層を改質することで、レジストポイズニングの発生頻度が低下する。またビア外周壁から１μｍ以内に第１配線が隣接する場合は、隣り合う第１配線間の変質層のみ改質することでレジストポイゾニングを発生頻度が低下する。
【００２９】
上記の製造方法において、層間絶縁層が、下層から積層された絶縁性バリア膜及び第２絶縁層と、当該積層膜に形成された開口に充填された第３絶縁層を含むことが望ましい。さらに、改質工程（ｄ）が、表面処理工程（ｃ）の後に、まず、第１配線上及び第１絶縁層上に絶縁性バリア膜及び第２絶縁層を下層から順に形成する。次に、ビアの中心から当該ビアが形成される第１配線の幅Ｌと当該第１配線と隣り合う配線間のスペース幅Ｓとの和で表される距離（Ｓ＋Ｌ）にわたって第２絶縁層及び絶縁性バリア膜を除去した開口を形成する。次に、開口の底部に露出した変質層領域を改質することが望ましい。
【００３０】
レジストポイゾニングの発生原因である、第１絶縁層の変質は、第１配線上のキャップメタル膜を形成するために行う薬液を用いた処理だけでなく、当該キャップメタル上の絶縁性バリア膜を形成するために行うＮＨ3プラズマ処理によっても生じる。第２絶縁層と絶縁性バリア膜に上記の領域内の開口を空けて、第１絶縁層の変質層を改質すれば、キャップメタル上の絶縁性バリア膜を形成するために行うＮＨ3プラズマ処理による変質を改質できる。
【００３１】
第３絶縁層は、第２絶縁層よりも誘電率が高いことが望ましい。さらに改質工程が、Ｏ2を用いたプラズマ処理又はＯ3若しくはＨ2Ｏ2を含む薬液を用いた洗浄又はＯ3を含むガスを用いたＵＶ照射処理であると、第１絶縁層の変質を改質できる。改質工程において改質される変質層領域は、その深さが０より大きく２０ｎｍ以下であることが望ましい。さらに絶縁性バリア膜は、ＳｉＮ、ＳｉＣＮ及びＳｉＣからなる群から選択される少なくとも１つを含むことが望ましい。
【００３２】
第１配線を形成する工程が、表面処理後の当該第１配線上に、キャップメタル膜を形成する工程を含むことが望ましく、当該キャップメタル膜は、Ｗ、Ｐ又はＢを含むＣｏ合金であることが望ましい。さらに配線表面処理が、プラズマ処理又は薬液処理であると、上記の改質方法で改質可能である。
【００３３】
本発明にかかる別の態様の半導体装置の製造方法は、層間絶縁層を介して形成された配線間を電気的に接続するビアを備える半導体装置の製造方法を前提としている。まず、半導体基板上に第１絶縁層を形成する工程（ａ）を行う。次いで第１絶縁層に第１配線を形成する工程（ｂ）を行う。次いで第１配線の表面を処理する工程（ｃ）を行う。次いで、工程（ｃ）の配線表面処理により形成された、第１絶縁層の表面部の変質層領域を除去する工程（ｄ）を行う。次に、第１絶縁層上に形成された層間絶縁層に、当該層間絶縁層を貫通し、かつ第１配線に接続するビアと、当該ビアと接続する第２配線を形成する工程（ｅ）を行い、第１配線上及び第１絶縁層上に絶縁性バリア膜を形成する工程（ｄ）を行う。
【００３４】
上記の製造方法において、層間絶縁層が、最下層に絶縁性バリア膜を有する積層膜であることが望ましい。さらに、工程（ｄ）が、まず、表面処理工程（ｃ）の後に、第１配線上及び第１絶縁層上に絶縁性バリア膜を形成する工程を行い。次に、ビア下端部の外周壁から１μｍ内に存在する変質層領域上の絶縁性バリア膜を開口して、変質層領域を露出させる工程を行って、露出した変質層領域を除去することが望ましい。
【００３５】
この方法であると、第１絶縁層表面の変質層領域を除去後に第２絶縁層を形成している。よって第１配線上のキャップメタル膜を形成するために行う薬液を用いた処理による変質を除去後に第２絶縁層を形成して、当該発生原因から生じるレジストポイゾニングを抑制できる。
【００３６】
上記の構成において、ビアが形成された前記第１配線の幅Ｌと当該第１配線と隣り合う配線間のスペース幅Ｓとの和で表される距離（Ｓ＋Ｌ）が１μｍ以下のときは、前記工程（ｄ）は、配線間に形成される変質層領域上の絶縁性バリア膜を開口して、開口内の変質層領域を除去する工程（ｄ）とする。
【００３７】
レジストポイゾニングの発生はビアホールの密度に依存する。つまりビアホール密度が低いほど１つのビアホールに集まる反応阻害物質の量が多くなるのでレジストポイゾニングが発生しやすい。ビアホール密度が高い場合、ビアホール中心から１μｍ以内の第１絶縁層の変質層を除去することで、レジストポイズニングの発生頻度が低下する。またビアホールの中心から１μｍ以内に第１配線が隣接する場合は、隣り合う第１配線間の変質層のみ改質することでレジストポイゾニングを発生頻度が低下する。
【００３８】
上記の製造方法において、層間絶縁層が、下層から積層された絶縁性バリア膜及び第２絶縁層と、当該積層膜に形成された開口に充填された第３絶縁層を含むことが望ましい。さらに、工程（ｄ）が、表面処理工程（ｃ）の後に、まず、第１配線上及び第１絶縁層上に絶縁性バリア膜及び第２絶縁層を下層から順に形成する。次に、ビアの中心から当該ビアが形成される第１配線の幅Ｌと当該第１配線と隣り合う配線間のスペース幅Ｓとの和で表される距離（Ｓ＋Ｌ）にわたって第２絶縁層及び絶縁性バリア膜を除去した開口を形成する。そして、開口の底部に露出した変質層領域を除去することが望ましい。
【００３９】
第３絶縁層は、開口に形成され、第３絶縁層に、第１配線に接続するビアと当該ビアと接続する第２配線を形成する。ビアは、第３絶縁層及び前記絶縁性バリア膜を貫通させる。
【００４０】
レジストポイゾニングの発生原因である、第１絶縁層の変質は、第１配線上のキャップメタル膜を形成するために行う薬液を用いた処理だけでなく、当該キャップメタル上の絶縁性バリア膜を形成するために行うＮＨ3プラズマ処理によっても生じる。第２絶縁層と絶縁性バリア膜に上記の領域内の開口を空けて、第１絶縁層の変質層を除去すれば、キャップメタル上の絶縁性バリア膜を形成するために行うＮＨ3プラズマ処理による変質を除去できる。
【００４１】
第３絶縁層は、第２絶縁層よりも誘電率が高いことが望ましい。また、変質層領域を除去する工程が、ＣＨＦ3若しくはＣＦ4を含むガスを用いたドライエッチング又はＨＦを含む薬液を用いた洗浄であると上記の変質を除去可能である。さらに除去される変質層領域は、その深さが０より大きく２０ｎｍ以下であることが望ましい。上記製造方法において、第３絶縁層は、第２絶縁層よりも誘電率が高い構成であれば、反応阻害物質が第２配線のレジストパターンへ拡散することを防止する。さらに絶縁性バリア膜は、ＳｉＮ、ＳｉＣＮ及びＳｉＣからなる群から選択される少なくとも１つを含むことが望ましい。
【００４２】
第１配線を形成する工程が、表面処理後の当該第１配線上に、キャップメタル膜を形成する工程を含むことが望ましく、当該キャップメタル膜は、Ｗ、Ｐ又はＢを含むＣｏ合金であることが望ましい。さらに配線表面処理が、プラズマ処理又は薬液処理であると、上記の改質方法で改質可能である。
【発明の効果】
【００４３】
本発明の半導体装置及び半導体装置の製造方法によると、レジストポイゾニングの原因となる反応阻害物質の発生源である第１絶縁層の変質層を改質することで誘電率の上昇を抑え、又は基板の最小限の除去で、初期歩留及び信頼性の高い半導体装置及び半導体装置の製造方法が実現できる。
【発明を実施するための最良の形態】
【００４４】
（第１の実施形態）
第１の実施形態を説明する。図１は本発明に係る半導体装置の製造過程を模式的に示す工程断面図である。以下これを説明する。なお、第１絶縁層１０１よりも下層にはトランジスタ等の半導体素子が形成されているが、本発明に直接関係するものではないため、説明及び図示は省略する。なお、実施形態中の数値及び材料は、好ましい形態の一例であり、限定されることはない。本発明の趣旨を逸脱しない範囲において、様々に形態の変更は可能である。
【００４５】
（第１配線の形成）
図１（ａ）はプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、基板表面に形成された、ＣＨ基を含むシリコン酸化膜の膜厚３００ｎｍの第１絶縁層１０１である。これは例えば、成膜条件としては、温度：３６０℃、圧力：４Ｔｏｒｒ、ＲＦパワー：６５０Ｗにおいて、Ｏ2：５２０ｓｃｃｍ、Ｈｅ：２８０ｓｃｃｍ、トリメチルシラン：８００ｓｃｃｍで形成される。
【００４６】
次に図１（ｂ）に示すようにリソグラフィー、ドライエッチングを行い、第１絶縁層１０１の表面に配線溝を形成する。次にＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により配線溝に膜厚２０ｎｍのＴｉ（チタン）やＴｉＮ（窒化チタン）等のバリアメタル膜１０２及び膜厚４０ｎｍの銅シード膜(図示省略)を形成する。次に電解メッキにより膜厚６００ｎｍの銅膜１０３を形成し、その後半導体基板を１００〜４００℃で加熱し、銅膜のグレインサイズを増大させる。そして、配線溝の外側にあるバリアメタル膜１０２と銅膜１０３を研磨し、第１配線を形成する。
【００４７】
（第１絶縁層の変質）
続いて、銅膜１０３の表面にＷ、Ｐ又はＢを含むＣｏ合金を有する例えばＣｏＷＰ（コバルト・タングステン・リン）等のキャップメタル膜１０４を無電解メッキで形成する。このとき薬液としてカルボン酸基を有する有機酸を銅膜１０３表面の還元の目的で使用する。この薬液を用いた銅膜１０３の表面の還元処理により、第１絶縁層１０１の表面が変質する（以下変質層１０５と表現する）。変質層１０５の深さは、２０ｎｍ程度である。変質層１０５は、第1絶縁層１０１のＣＨ基のＨがＮＨ2（アミン成分）で置換されているため、第１絶縁層１０１よりもＮの含有量及び膜密度が高い。
【００４８】
（変質層の改質）
変質層１０５にＯ2プラズマを用いたアッシング処理をして図１（ｃ）に示す改質層（表面改質領域）１１４を形成する。アッシング条件は、酸素流量３０００ｓｃｃｍ、圧力５００ｍＴｏｒｒ（６６．６６１Ｐａ）、電力３０００Ｗ、温度２５０℃、時間２００ｓｅｃである。なお改質層１１４の誘電率は内部の第１絶縁層１０１の誘電率より高いことが確認できた。この程度の誘電率であれば、半導体装置の高速化を妨げることはない。さらに変質層１０５の誘電率は第1絶縁層１０１の誘電率と比べて０．９倍であることが確認できた。誘電率の測定には水銀プローバを使用した。
【００４９】
改質層１１４は、変質層１０５のＮＨ2（アミン成分）がＯに置換され、シリコン酸化膜に近い膜に改質されている。よって改質層１１４のＯの含有量は、第１絶縁層１０１の約３０ａｔｏｍ％よりも高い。さらに、改質層１１４のＮの含有量は、第１絶縁層１０１より少ない。改質層１１４の膜密度は、第１絶縁層１０１の１．２１ｇ／ｃｍ3よりも高い。変質層１０５は、アッシング処理以外に、例えば、Ｏ3またはＨ2Ｏ2を含む薬液を用いた薬液洗浄、Ｏ3ガスを用いたＵＶ（ｕｌｔｒａｖｉｏｌｅｔ）照射処理を行うことによっても改質できる。改質層１１４の厚さは、０より大きく２０ｎｍ以下であり、より好ましくは、１０ｎｍよりも大きく、２０ｎｍ以下である。
【００５０】
（絶縁性バリア膜と第２絶縁層の形成）
次に第１絶縁層１０１及びキャップメタル膜１０４の表面にプラズマＣＶＤにより図１（ｄ）に示すＳｉＮ、ＳｉＣＮ及びＳｉＣ等の絶縁性バリア膜１０６を形成する。絶縁性バリア膜１０６を形成する前にはＮＨ3プラズマ処理は行わないので、ＮＨ3プラズマ処理により第１絶縁層表面は変質しない。
【００５１】
次に図１（ｅ）に示すようにプラズマＣＶＤにより絶縁性バリア膜１０６の表面にＣＨ基を含む膜厚３００ｎｍのシリコン酸化膜の第２絶縁層１０７を形成する。成膜条件は第１絶縁層１０１と同一である。この絶縁性バリア膜の誘電率を水銀プローバで、測定したところ、第１絶縁層表面の改質層１１４の誘電率より高いことが確認できた。
【００５２】
（第２配線の形成）
次に図１（ｆ）に示すようにリソグラフィー及びドライエッチングにより、第２絶縁層１０７及び絶縁性バリア膜１０６にビアホール１０８を形成する。その後、ビアホール１０８の形成に使用されたレジストを除去するためのＯ2アッシング処理を行い、ビアホール１０８内のポリマー等を除去するために洗浄する。次に図１（ｇ）に示すようにビアホール１０８の内部にレジスト１０９を埋め込み、リソグラフィーにより第２配線溝を形成するためのレジストパターン１１０を形成する。レジストは化学増幅型レジストが用いられる。化学増幅型レジストは、感光により酸触媒が発生し、レジスト樹脂を化学反応させてパターンを解像する。次に当該レジストパターン１１０をマスクとしたドライエッチングにより図１（ｈ）に示すように第２絶縁層１０７に配線溝１１１を形成する。次にレジストパターン１１０を除去するためのＯ2アッシング処理とポリマーを除去するために洗浄を行う。
【００５３】
本発明の半導体装置の製造方法では、第１絶縁層表面の変質層を改質することで第１絶縁層表面から生じる反応阻害物質を抑制することができる。よって第２絶縁層１０７への配線溝１１１形成の際に、反応阻害物質によって、化学増幅型レジストの化学反応が阻害されることはない。
【００５４】
次に図１（ｉ）に示すようにＰＶＤによりビアホール１０８及び配線溝１１１に膜厚２０ｎｍのＴｉ（チタン）やＴｉＮ（窒化チタン）等のバリアメタル膜１１２及び膜厚４０ｎｍの銅シード膜(図示省略)を形成する。続いて、電解メッキにより膜厚６００ｎｍの銅膜１１３を形成する。次に半導体基板を１００〜４００℃で加熱する。そして、配線溝１１１の外側にあるバリアメタル膜１１２と銅膜１１３を研磨して第２配線を形成する。同様の手法により上層の配線を形成し第１の実施形態に係る配線間を電気的に接続するビアを備える半導体装置が完成する。
【００５５】
（効果）
本実施形態においては、レジストポイゾニングの原因である、キャップメタル膜１０４を形成するための薬液を用いた銅膜１０５の表面の還元処理を行っても、反応阻害物質の発生源の第１絶縁層１０１全面の変質層１０５を改質でき、反応阻害物質の発生を抑制し、レジストポイゾニングの発生を防止することができる。
【００５６】
（第２の実施形態）
第２の実施形態は、絶縁性バリア膜の形成箇所が第１の実施形態と異なる。絶縁性バリア膜が形成された後変質層を改質する。
【００５７】
まず、図２（ａ）の第１配線は、第１の実施形態の（第１配線の形成）工程を経て形成される。
【００５８】
（第１絶縁層の変質）
次に図２（ｂ）に示すように銅膜１０３の表面に無電解メッキにより膜厚１５ｎｍのＷ、Ｐ又はＢを含むＣｏ合金を有する例えばＣｏＷＰ等のキャップメタル膜１０４を形成する。続いて、キャップメタル膜１０４上に、プラズマＣＶＤにより、ＳｉＮ，ＳｉＣＮ及びＳＩＣ等からなる絶縁性バリア膜１０６が形成される。このとき、このときＮＨ3プラズマを用いた処理をキャップメタル膜表面の還元の目的で行う。この還元処理により第１絶縁層１０１の表面に変質層１０５が形成される。変質層１０５の深さは、２０ｎｍ程度である。変質層１０５は、第１絶縁層１０１のＣＨ基のＨがＨＮ2（アミン成分）で置換されているため、第１絶縁層１０１よりもＮの含有量及び膜密度が高い。
【００５９】
（変質層の改質）
次に図２（ｃ）に示すように絶縁性バリア膜１０６の表面にリソグラフィーにより、第１配線上にのみレジストパターン１１５を形成する。さらに図２（ｄ）に示すように当該レジストパターン１１５をマスクとしたドライエッチングにより変質層１０５上の絶縁性バリア膜１０６を除去する。この後図２（ｅ）に示すように絶縁性バリア膜１０６の開口部分の変質層１０５を改質し、改質層１１４を形成する。
【００６０】
変質層１０５の改質はＯ2プラズマを用いたアッシング処理により行う。アッシング条件は、酸素流量３０００ｓｃｃｍ、圧力５００ｍＴｏｒｒ（６６．６６１Ｐａ）、電力３０００Ｗ、温度２５０℃、時間２００ｓｅｃである。この改質層１１４は、内部の第１絶縁層より誘電率が１．１倍高いこの程度の誘電率であれば半導体装置の高速化を妨げることはない。
【００６１】
改質層１１４は、変質層１０５のＮＨ2（アミン成分）がＯに置換され、シリコン酸化膜に近い膜に改質されている。そのため改質層１１４のＯの含有量は、第１絶縁層１０１の約３０ａｔｏｍ％よりも高く、改質層１１４の膜密度は、第１絶縁層１０１の１．２１ｇ／ｃｍ3よりも高い。アッシング処理以外に、例えばＯ3またはＨ2Ｏ2を含む薬液を用いた薬液洗浄、Ｏ3ガスを用いたＵＶ照射処理を行うことによっても変質層１０５を改質できる。改質層１１４の厚さは、０より大きく２０ｎｍ以下であり、より好ましくは、１０ｎｍよりも大きく、２０ｎｍ以下である。
【００６２】
（第２絶縁層の形成）
次に図２（ｆ）に示すように絶縁性バリア膜１０６の表面にプラズマＣＶＤにより上述の成膜条件にて、ＣＨ基を含む膜厚３００ｎｍのシリコン酸化膜の第２絶縁層１０７を形成する。
【００６３】
（第２配線の形成）
次にリソグラフィー及びドライエッチングにより、図２（ｇ）に示す第２絶縁層１０７及び絶縁性バリア膜１０６にビアホール１０８を形成し、ビアホール１０８の形成に使用したレジストを除去するためのＯ2アッシング処理とポリマーを除去するために洗浄を行う。次に図２（ｈ）に示すビアホール１０８内部にレジスト１０９を埋め込み、リソグラフィーにより第２配線溝を形成するためのレジストパターン１１０を解像する。レジストは化学増幅型レジストが用いられる。化学増幅型レジストは、感光により酸触媒が発生し、レジスト樹脂を化学反応させてパターンを潜像する。次に当該レジストパターン１１０をマスクとしたドライエッチングにより、図２（ｉ）に示す第２絶縁層１０７に配線溝１１１を形成する。次にレジストパターン１１０を除去するためのＯ2アッシング処理を行い、ポリマーを除去するために洗浄する。
【００６４】
本発明の半導体装置の製造方法では、第１絶縁層表面の変質層を改質することで第１絶縁層表面から生じる反応阻害物質を抑制することができる。よって第２絶縁層１０７への配線溝１１１形成の際に、反応阻害物質によって、化学増幅型レジストの化学反応が阻害されることはない。
【００６５】
次に図２（ｊ）に示すようにＰＶＤによりビアホール１０８及び配線溝１１１に膜厚２０ｎｍのＴｉやＴｉＮ等のバリアメタル膜１１２及び膜厚４０ｎｍの銅シード膜(図示省略)を形成する。続いて、電解メッキにより膜厚６００ｎｍの銅膜１１３を形成する。次に半導体基板を１００〜４００℃で加熱する。そして、配線溝１１１の外側にあるバリアメタル膜１１２と銅膜１１３を研磨して第２配線を形成する。同様の手法により上層の配線を形成し第２の実施形態に係る配線間を電気的に接続するビアを備えた半導体装置が完成する。
【００６６】
（効果）
本実施形態においては、絶縁性バリア膜１０６を形成するために行うＮＨ3プラズマを用いた処理がレジストポイゾニングの原因である場合でも、反応阻害物質の発生源の第１絶縁層１０１全面の変質層１０５を改質し、レジストポイゾニングの発生を防止する。
【００６７】
なお、実施形態中の数値及び材料は、好ましい形態の一例であり、限定されることはない。本発明の趣旨を逸脱しない範囲において、様々に形態の変更は可能である。
【００６８】
（第３の実施形態）
第３の実施形態は、所定の領域のみの変質層が改質されることが、第２の実施形態とは異なる。
【００６９】
まず、図３（ａ）の絶縁性バリア膜１０６は、第２の実施形態の（第１配線の形成）工程から（第１絶縁層の変質）工程を経て形成される。この絶縁性バリア膜１０６を形成するために行うＮＨ3プラズマを用いた処理により第１絶縁層１０１の表面が変質層１０５になる。変質層１０５の深さは、２０ｎｍ程度である。また、変質層１０５は、第１絶縁層１０１のＣＨ基のＨがＮＨ2（アミン成分）で置換されているため、第１絶縁層１０１よりもＮの含有量及び膜密度が高い。
【００７０】
（変質層の改質）
本実施形態では、第２の実施形態とは異なり、ビアホール周辺の第１絶縁層１０１のみに部分的に改質層を設ける。ここでは、図３（ａ）に示す第１配線１２１ａ上にビアホールが形成される場合について説明する。
【００７１】
まず、図３（ｂ）に示すように、絶縁性バリア膜１０６の表面にリソグラフィーにより、ビアホール形成位置の周辺領域に開口領域を有するレジストパターン１１５が形成される。図３（ｂ）に併記する平面図に示すように、レジストパターン１１５の開口領域には、以降で第１配線１２１ａ上に形成されるビアの外周壁から所定距離Ｙ内に存在する第１絶縁層１０１の表面のみが露出している。本実施形態では、上記所定距離Ｙを１μｍとする。この所定距離Ｙは、ビアの外周壁を基準として、基板に沿う方向でかつ、ビア外周壁に対して外向きに計る。図７（ａ）のように、ビアの断面が円形であれば、円形の開口領域となる。さらに、隣接配線が近接する場合には、第１配線１２１ａと、第１配線１２１ａに隣接する第１配線１２１ｂとの間の第１配線間スペースＳと第１配線１２１ａの配線幅Ｌとの和で表される距離（Ｓ＋Ｌ）に応じて変質層を改質する領域を決定する。すなわち、図７（ａ）のように距離（Ｓ＋Ｌ）が１μｍを超えるときは、ビアの外周壁から１μｍの円内の変質層を改質する。また図７（ｂ）のように距離（Ｓ＋Ｌ）が１μｍ以下のときには、同様にビアの外周壁から１μｍの円内の変質層を改質するが、隣接配線間を越えて改質する必要はなく、隣接配線間にわたる変質層を改質する。上記改質する変質層領域に応じてレジストパターン１１５が形成される。
【００７２】
次いで、当該レジストパターン１１５をマスクとしたドライエッチングにより、レジストパターン１１５の開口領域に露出した絶縁性バリア膜１０６が除去される。これにより、レジストパターン１１５の開口領域に、改質対象の変質層１０５が露出する。なお、上記距離内であっても、第１配線上はレジストパターン１１５で被覆されているため、第１配線を被覆する絶縁性バリア膜１０６は除去されない。なお、図３（ｂ）では上記距離の範囲を包含する開口領域を斜線の矩形形状としているが、少なくとも上記距離の範囲が開口されていればよい。
【００７３】
当該状態で、Ｏ2プラズマを用いたアッシング処理を行うと、開口領域に露出した第１絶縁層１０１表面の変質層１０５が改質され、改質層１１４になる。アッシング条件は、例えば、酸素流量３０００ｓｃｃｍ、圧力５００ｍＴｏｒｒ（６６．６６１Ｐａ）、電力３０００Ｗ、温度２５０℃、時間２００ｓｅｃである。改質層１１４は、内部の第１絶縁層より誘電率が１．１倍高い。この程度の誘電率であれば半導体装置の高速化を妨げることはない。改質層１１４は、変質層１０５のＮＨ2（アミン成分）がＯに置換され、シリコン酸化膜に近い膜に改質されているため、改質層１１４のＯの含有量は、第１絶縁層１０１の約３０ａｔｏｍ％よりも高く、改質層１１４の膜密度は、第１絶縁層１０１の１．２１ｇ／ｃｍ３よりも高い。改質方法は、アッシング処理以外に、例えば、Ｏ3またはＨ2Ｏ2を用いた薬液洗浄、Ｏ3ガスを用いたＵＶ照射処理を使用することができる。改質層１１４の厚さは、０より大きく２０ｎｍ以下であり、より好ましくは、１０ｎｍよりも大きく、２０ｎｍ以下である。
【００７４】
（第２絶縁層の形成）
次に図３（ｅ）に示す改質層１１４及び絶縁性バリア膜１０６の表面にプラズマＣＶＤによりＣＨ基を含む膜厚３００ｎｍのシリコン酸化膜の第２絶縁層１０７を形成する。
【００７５】
（第２配線の形成）
次に図３（ｆ）に示すようにリソグラフィー及びドライエッチングにより、第２絶縁層１０７及び絶縁性バリア膜１０６にビアホール１０８を形成する。その後、ビアホール１０８の形成に使用されたレジストを除去するためのＯ2アッシング処理を行い、ビアホール１０８内のポリマー等を除去するために洗浄する。次に図３（ｇ）に示すようにビアホール１０８の内部にレジスト１０９を埋め込み、リソグラフィーにより第２配線溝を形成するためのレジストパターン１１０を形成する。レジストは化学増幅型レジストが用いられる。化学増幅型レジストは、感光により酸触媒が発生し、レジスト樹脂を化学反応させてパターンを解像する。次に当該レジストパターン１１０をマスクとしたドライエッチングにより図３（ｈ）に示すように第２絶縁層１０７に配線溝１１１を形成する。次にレジストパターン１１０を除去するためのＯ2アッシング処理とポリマーを除去するために洗浄を行う。
【００７６】
本発明の半導体装置の製造方法では、第１絶縁層表面の変質層をレジストの化学反応を阻害する範囲のみ改質することで第１絶縁層表面から生じる反応阻害物質を抑制することができる。よって第２絶縁層１０７への配線溝１１１形成の際に、反応阻害物質によって、レジストの化学反応が阻害されることはない。
【００７７】
次に図３（ｉ）に示すようにＰＶＤによりビアホール１０８及び配線溝１１１に膜厚２０ｎｍのＴｉ（チタン）やＴｉＮ（窒化チタン）等のバリアメタル膜１１２及び膜厚４０ｎｍの銅シード膜(図示省略)を形成する。続いて、電解メッキにより膜厚６００ｎｍの銅膜１１３を形成する。次に半導体基板を１００〜４００℃で加熱する。そして、配線溝１１１の外側にあるバリアメタル膜１１２と銅膜１１３を研磨して第２配線を形成する。同様の手法により上層の配線を形成し第３の実施形態に係る半導体装置が完成する。
レジストポイゾニングを抑制する多層配線構造は、上記の各工程を繰り返すことにより、形成される。
【００７８】
（効果）
レジストポイゾニングの発生はビアホール１０８の密度に依存し、ビアホール１０８の密度が低いほど１つのビアホール１０８に集まる反応阻害物質の量が多くなるのでレジストポイゾニングが発生しやすい。本発明者はビアホール１０８中心から１μｍ以内に他のビアホール１０８が存在すると反応阻害物質は分散し、レジストポイゾニングの発生頻度は低下するという事実を発見した。本実施形態では、図７（ａ）に示すように、レジストポイゾニングの原因となる反応阻害物質の発生源である第１絶縁層１０１の変質層１０５を最大領域でビアホール１０８中心から１μｍ以内の変質層１０５を改質して、レジストポイゾニングの発生を防止する。また図７（ｂ）に示すように、ビアホール１０８が接続する第１配線の隣にビアホールの中心から１μｍ以内に第１配線が存在する場合は、第１配線が反応阻害物質の拡散を防止するため、隣り合う第１配線間の変質層１０５のみ改質して、レジストポイゾニングを防止する。
【００７９】
なお、実施形態中の数値及び材料は、好ましい形態の一例であり、限定されることはない。本発明の趣旨を逸脱しない範囲において、様々に形態の変更は可能である。
【００８０】
（第４の実施形態）
第４の実施形態を説明する。まず、第１絶縁層の変質層上に第２絶縁層を形成する。その後第２絶縁層に開口を空けて当該変質層を改質した後第３絶縁層を形成する。さらに当該第３絶縁層に第２配線を形成する。
【００８１】
まず、図４（ａ）の絶縁性バリア膜１０６は、第２の実施形態の（第１配線の形成）工程から（第１絶縁層の変質）工程を経て形成される。この絶縁性バリア膜１０６を形成するために行うＮＨ3プラズマを用いた処理により第１絶縁層１０１の表面が変質層１０５に変質する。変質層１０５の深さは、２０ｎｍ程度である。変質層１０５は、第１絶縁層１０１のＣＨ基のＨがＮＨ2（アミン成分）で置換されているため、第１絶縁層１０１よりもＮの含有量及び膜密度が高い。
【００８２】
（第２絶縁層の形成）
図４（ｂ）に示すように、改質層１１４及び絶縁性バリア膜１０６の表面にプラズマＣＶＤにより上述の成膜条件にてＣＨ基を含むシリコン酸化膜よりなる第２絶縁層１０７を３００ｎｍ形成する。
【００８３】
（変質層の改質）
次に将来形成されるビア近傍の上記第２絶縁膜の膜密度をビア近傍以外の膜密度より大きくする。図４（ｃ）に示すようにリソグラフィー及びドライエッチングにより、第２絶縁層１０７及び絶縁性バリア膜１０６に開口１２０を形成する。当該開口領域１２０には、以降で第１配線１２１ａ上に形成されるビアホールの底部中央から所定距離Ｙ内に存在する第１絶縁層１０１の表面のみが露出している。本実施形態では、所定距離Ｙは、第１配線１２１ａと、第１配線１２１ａに隣接する第１配線１２１ｂとの間の第１配線間スペースＳと第１配線１２１ａの配線幅Ｌとの和で表される距離（Ｓ＋Ｌ）である。ただし、隣接配線間を越えて開口を形成する必要はない。
【００８４】
次に開口１２０の形成に使用したレジストを除去するためのＯ2アッシング処理とポリマーを除去するために洗浄を行う。当該状態で、Ｏ2プラズマを用いたアッシング処理を行うと、開口領域に露出した第１絶縁層１０１表面の変質層１０５が改質され、改質層１１４になる。アッシング条件は、例えば、酸素流量３０００ｓｃｃｍ、圧力５００ｍＴｏｒｒ（６６．６６１Ｐａ）、電力３０００Ｗ、温度２５０℃、時間２００ｓｅｃである。改質層１１４は、内部の第１絶縁層より誘電率が１．１倍高い。この程度の誘電率であれば半導体装置の高速化を妨げることはない。改質層１１４は、変質層１０５のＮＨ2（アミン成分）がＯに置換され、シリコン酸化膜に近い膜に改質されているため、改質層１１４のＯの含有量は、第１絶縁層１０１の約３０ａｔｏｍ％よりも高く、改質層１１４の膜密度は、第１絶縁層１０１の１．２１ｇ／ｃｍ３よりも高い。改質方法は、アッシング処理以外に、例えば、Ｏ3またはＨ2Ｏ2を含む薬液を用いた薬液洗浄、Ｏ3ガスを用いたＵＶ照射処理を使用することができる。改質層１１４の厚さは、０より大きく２０ｎｍ以下であり、より好ましくは、１０ｎｍよりも大きく、２０ｎｍ以下である。
【００８５】
（第３絶縁層の形成と第２配線の形成）
次に、将来形成されるビアの近傍の第２絶縁層の膜密度をビア近傍以外の第２絶縁層の膜密度より大きくする。すなわち、将来形成されるビアの近傍である、上記開口領域に、例えばＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）膜で第３絶縁層１１６を形成する。次にリソグラフィー及びドライエッチングにより、図４（ｅ）に示す第３絶縁層１１６にビアホール１０８を形成する。第３絶縁層の次に、ビアホール１０８の形成に使用したレジストを除去するためのＯ2アッシング処理とポリマーを除去するために洗浄を行う。次にビアホール１０８の外側の第３絶縁層１１６を研磨する。次に図４（ｆ）のようにリソグラフィーにより第２配線のレジストパターン１１０を形成する。レジストは化学増幅型レジストが用いられる。化学増幅型レジストは、感光により酸触媒が発生し、レジスト樹脂を化学反応させてパターンを解像する。次に当該レジストパターン１１０をマスクとしたドライエッチングにより、図４（ｇ）に示す第３絶縁層１１６に配線溝１１１を形成する。次にレジストパターン１１０を除去するためのＯ2アッシング処理を行い、ポリマーを除去するために洗浄する。
【００８６】
本発明の半導体装置の製造方法では、第１絶縁層表面の変質層をレジストの化学反応を阻害する範囲のみ改質することで第１絶縁層表面から生じる反応阻害物質を抑制することができる。よって第２絶縁層１０７への配線溝１１１形成の際に、反応阻害物質によって、レジストの化学反応が阻害されることはない。
【００８７】
次に図４（ｈ）に示すようにＰＶＤによりビアホール１０８及び配線溝１１１に膜厚２０ｎｍのＴｉやＴｉＮ等のバリアメタル膜１１２及び膜厚４０ｎｍの銅シード膜(図示省略)を形成する。続いて、電解メッキにより膜厚６００ｎｍの銅膜１１３を形成する。次に半導体基板を１００〜４００℃で加熱する。そして、配線溝１１１の外側にあるバリアメタル膜１１２と銅膜１１３を研磨して第２配線を形成する。同様の手法により上層の配線を形成し第４の実施形態に係る半導体装置が完成する。
【００８８】
（効果）
本実施形態においては、レジストポイゾニングの原因となる反応阻害物質の発生源である第１絶縁層１０１の変質層１０５をビアホール１０８周辺の変質層１０５を改質するのに加えて、ビアホール１０８の側壁部及び底部を第３の絶縁層１１６、例えばＴＥＯＳ膜で覆っている。ＴＥＯＳ膜は、膜密度が高く、反応阻害物質の拡散を防止できるバリア膜である。このため第２配線のレジストパターン１１０に反応阻害物質が拡散するのを抑制し、レジストポイゾニングの発生を防止できる。
【００８９】
なお、実施形態中の数値及び材料は、好ましい形態の一例であり、限定されることはない。本発明の趣旨を逸脱しない範囲において、様々に形態の変更は可能である。
【００９０】
（第５の実施形態）
第５の実施形態は、第１絶縁層上の変質層を除去した後に当該第１絶縁層上に第２絶縁層を形成する。
【００９１】
まず、図５（ａ）の絶縁性バリア膜１０６は、（第１配線の形成）工程から（第１絶縁層の変質）工程を経て形成される。この絶縁性バリア膜１０６を形成するために行うＮＨ3プラズマを用いた処理により第１絶縁層１０１の表面が変質層１０５に変質する。変質層１０５の深さは、２０ｎｍ程度である。また、変質層１０５は、第１絶縁層１０１のＣＨ基のＨがＮＨ2（アミン成分）で置換されているため、第１絶縁層１０１よりもＮの含有量及び膜密度が高い。
【００９２】
（変質層の除去と第２絶縁層の形成）
本実施形態では、ビアホール周辺の第１絶縁層１０１の変質層１０５を部分的に除去する。ここでは、図５（ａ）に示す第１配線１２１ａ上にビアホールが形成される場合について説明する。
【００９３】
まず、図５（ａ）に示すように、絶縁性バリア膜１０６の表面にリソグラフィーにより、ビアホール形成位置の周辺領域に開口領域を有するレジストパターン１１５が形成される。図５（ａ）に併記する平面図に示すように、レジストパターン１１５の開口領域には、以降で第１配線１２１ａ上に形成されるビアホールの底部中央から所定距離Ｙ内に存在する第１絶縁層１０１の表面のみが露出している。本実施形態では、上記所定距離Ｙを１μｍとする。この所定距離Ｙは、ビアの外周壁を基準として、基板に沿う方向でかつ、ビア外周壁に対して外向きに計る。図７（ａ）のように、ビアの断面が円形であれば、円形の開口領域となる。さらに、隣接配線が近接する場合には、第１配線１２１ａと、第１配線１２１ａに隣接する第１配線１２１ｂとの間の第１配線間スペースＳと第１配線１２１ａの配線幅Ｌとの和で表される距離（Ｓ＋Ｌ）に応じて変質層を除去する領域を決定する。すなわち、図７（ａ）のように距離（Ｓ＋Ｌ）が１μｍを超えるときは、ビアの外周壁から１μｍの円内の変質層を除去する。また図７（ｂ）のように距離（Ｓ＋Ｌ）が１μｍ以下のときには、同様にビアの外周壁から１μｍの円内の変質層を除去するが、隣接配線間を越える必要はなく、隣接配線間にわたる変質層を除去する。上記除去する変質層領域に応じてレジストパターン１１５が形成される。
【００９４】
次いで、当該レジストパターン１１５をマスクとしたドライエッチングにより、レジストパターン１１５の開口領域に露出した絶縁性バリア膜１０６が除去される。これにより、レジストパターン１１５の開口領域に、改質対象の変質層１０５が露出する。なお、上記距離内であっても、第１配線上はレジストパターン１１５で被覆されているため、第１配線を被覆する絶縁性バリア膜１０６は除去されない。
【００９５】
当該状態で、ＣＨＦ3若しくはＣＦ4を含むガスを用いたドライエッチング又はＨＦを含む薬液を用いた洗浄により、図５（ｂ）に示す将来形成されるビアホールの周辺部の絶縁性バリア膜１０６及び変質層１０５を除去する。エッチングは、ＣＨＦ3：１０ｍｌ／ｍｉｎ、ＣＦ4ガス：２０ｍｌ／ｍｉｎ、チャンバー圧力：１０Ｐａ、上部ＲＦ電力：１２００Ｗ、下部ＲＦ電力：１７００Ｗの条件で行う。
【００９６】
このエッチングによって凹状領域が形成される。次に図５（ｃ）に示す第１絶縁層１０１及び絶縁性バリア膜１０６の表面で凹状領域内にプラズマＣＶＤによりＣＨ基を含む膜厚３００ｎｍのシリコン酸化膜の第２絶縁層１０７を形成する。
【００９７】
（第２配線の形成）
次に図５（ｄ）に示すようにリソグラフィー及びドライエッチングにより、第２絶縁層１０７及び絶縁性バリア膜にビアホール１０８を形成する。その後、ビアホール１０８の形成に使用されたレジストを除去するためのＯ2アッシング処理を行い、ビアホール１０８内のポリマー等を除去するために洗浄する。次に図５（ｅ）に示すようにビアホール１０８の内部にレジスト１０９を埋め込み、リソグラフィーにより第２配線のレジストパターン１１０を形成する。レジストは化学増幅型レジストが用いられる。化学増幅型レジストは、感光により酸触媒が発生し、レジスト樹脂を化学反応させてパターンを解像する。次に当該レジストパターン１１０をマスクとしたドライエッチングにより図５（ｆ）に示すように第２絶縁層１０７に配線溝１１１を形成する。次にレジストパターン１１０を除去するためのＯ2アッシング処理とポリマーを除去するために洗浄を行う。
【００９８】
本発明の半導体装置の製造方法では、第１絶縁層表面の変質層をレジストの化学反応を阻害する範囲のみ除去することで第１絶縁層表面から生じる反応阻害物質を抑制することができる。よって第２絶縁層１０７への配線溝１１１形成の際に、反応阻害物質によって、レジストの化学反応が阻害されることはない。
【００９９】
次に図５（ｇ）に示すようにＰＶＤによりビアホール１０８及び配線溝１１１に膜厚２０ｎｍのＴｉやＴｉＮ等のバリアメタル膜１１２及び膜厚４０ｎｍの銅シード膜(図示省略)を形成する。続いて、電解メッキにより膜厚６００ｎｍの銅膜１１３を形成する。次に半導体基板を１００〜４００℃で加熱する。そして、配線溝１１１の外側にあるバリアメタル膜１１２と銅膜１１３を研磨して第２配線を形成する。同様の手法により上層の配線を形成し第５の実施形態に係る半導体装置が完成する。
【０１００】
レジストポイゾニングを抑制する多層配線構造は、上記の各工程を繰り返すことにより、形成される。
【０１０１】
（効果）
上述のようにビアホール１０８の密度が高く、ビアホール１０８中心から１μｍ以内に他のビアホール１０８が存在すると反応阻害物質は分散し、レジストポイゾニングの発生頻度は低下する。本実施形態においては、図７（ａ）に示すように、レジストポイゾニングの原因となる反応阻害物質の発生源である第１絶縁層１０１の変質層１０５を最大領域でビアホール１０８中心から１μｍ以内の変質層１０５を除去してレジストポイゾニングの発生を防止する。また図７（ｂ）に示すようにビアホール１０８が接続する第１配線の隣にビアホールの中心から１μｍ以内に第１配線が存在する場合は、反応阻害物質の拡散を防止するため、隣り合う第１配線間の変質層１０５のみ除去してレジストポイゾニングを防止する。
【０１０２】
なお、実施形態中の数値及び材料は、好ましい形態の一例であり、限定されることはない。本発明の趣旨を逸脱しない範囲において、様々に形態の変更は可能である。
【０１０３】
（第６の実施形態）
第６の実施形態を説明する。第１絶縁層上の第２絶縁層を開口して第１絶縁層の変質層を除去し、第２絶縁層の開口部に第３絶縁層を形成して、第３絶縁層上に第２配線を形成する。
【０１０４】
まず、図６（ａ）の第２絶縁層１０７の開口１２０が、第４の実施形態の（第１配線の形成）工程から（第２絶縁層の形成）工程を経て形成される。
【０１０５】
（変質層の除去）
ここで開口１２０の半径は、第１配線１２１ａと、第１配線１２１ａに隣接する第１配線１２１ｂとの間の第１配線間スペースＳと第１配線１２１ａの配線幅Ｌとの和で表される距離（Ｓ＋Ｌ）である。ただし、隣接配線間を越えて開口を形成する必要はない。当該開口領域１２０には、以降で第１配線１２１ａ上に形成されるビアホールの底部中央から所定距離Ｙ内に存在する第１絶縁層１０１の表面のみが露出している。当該状態で、ドライエッチングにより、図６（ｂ）に示す将来形成されるビアホールの周辺部の絶縁性バリア膜１０６及び変質層１０５を上述の条件で除去する。このエッチングによって凹状領域が形成される。次に開口１２０の形成に使用したレジストを除去するためのＯ2アッシング処理とポリマーを除去するために洗浄を行う。
【０１０６】
（第３絶縁層の形成と第２配線の形成）
次に、将来形成されるビア近傍の第２絶縁層の膜密度をビア近傍以外の第２絶縁層の膜密度より大きくする。すなわち、将来形成されるビアの近傍である、上記開口領域に、例えばＴＥＯＳ膜で第３絶縁層１１６を形成する。次にリソグラフィー及びドライエッチングにより、図６（ｃ）に示す第３絶縁層１１６にビアホール１０８を形成し、ビアホール１０８の形成に使用したレジストを除去するためのＯ2アッシング処理とポリマーを除去するために洗浄を行う。次にビアホール１０８の外側の第３絶縁層１１６を研磨する。次に図６（ｄ）のようにリソグラフィーにより第２配線のレジストパターン１１０を形成する。レジストは化学増幅型レジストが用いられる。化学増幅型レジストは、感光により酸触媒が発生し、レジスト樹脂を化学反応させてパターンを解像する。次に当該レジストパターン１１０をマスクとしたドライエッチングにより、図６（ｅ）に示す第３絶縁層１１６に配線溝１１１を形成する。次にレジストパターン１１０を除去するためのＯ2アッシング処理を行い、ポリマーを除去するために洗浄する。
【０１０７】
本発明の半導体装置の製造方法では、第１絶縁層表面の変質層をレジストの化学反応を阻害する範囲のみ除去することで第１絶縁層表面から生じる反応阻害物質を抑制することができる。よって第２絶縁層１０７への配線溝１１１形成の際に、反応阻害物質によって、レジストの化学反応が阻害されることはない。
【０１０８】
次に図６（ｆ）に示すようにＰＶＤによりビアホール１０８及び配線溝１１１に膜厚２０ｎｍのＴｉやＴｉＮ等のバリアメタル膜１１２及び膜厚４０ｎｍの銅シード膜(図示省略)を形成する。続いて、電解メッキにより膜厚６００ｎｍの銅膜１１３を形成する。次に半導体基板を１００〜４００℃で加熱する。そして、配線溝１１１の外側にあるバリアメタル膜１１２と銅膜１１３を研磨して第２配線を形成する。同様の手法により上層の配線を形成し第６の実施形態に係る半導体装置が完成する。
【０１０９】
レジストポイゾニングを抑制する多層配線構造は、上記の各工程を繰り返すことにより、形成される。
【０１１０】
（効果）
上述のように、ビアホール１０８中心から１μｍ以内にビアホール１０８が存在すると反応阻害物質は分散し、レジストポイゾニングの発生頻度は低下する。さらに本実施形態においては、レジストポイゾニングの原因となる反応阻害物質の発生源である第１絶縁層１０１の変質層１０５をビアホール１０８周辺の変質層１０５を除去するのに加えて、ビアホール１０８の側壁部及び底部を第３の絶縁層１１６、例えばＴＥＯＳ膜で覆っている。ＴＥＯＳ膜は、膜密度が高く、反応阻害物質の拡散を防止できるバリア膜である。このため第２配線のレジストパターン１１０に反応阻害物質が拡散するのを抑制し、レジストポイゾニングの発生を防止できる。
【０１１１】
なお、実施形態中の数値及び材料は、好ましい形態の一例であり、限定されることはない。本発明の趣旨を逸脱しない範囲において、様々に形態の変更は可能である。
【産業上の利用可能性】
【０１１２】
以上に説明したように、本発明は、レジストポイゾニングの発生を抑制する半導体装置及びその製造方法であり、特にダマシン構造を有する初期歩留及び信頼性の高い銅配線の構造及び製造方法として有用であるので、産業上の利用可能性は大きい。
【図面の簡単な説明】
【０１１３】
【図１】本発明による半導体装置の製造方法の第1の実施形態を説明する工程概念図
【図２】本発明による半導体装置の製造方法の第２の実施形態を説明する工程概念図
【図３】本発明による半導体装置の製造方法の第３の実施形態を説明する工程概念図
【図４】本発明による半導体装置の製造方法の第４の実施形態を説明する工程概念図
【図５】本発明による半導体装置の製造方法の第５の実施形態を説明する工程概念図
【図６】本発明による半導体装置の製造方法の第６の実施形態を説明する工程概念図
【図７】本発明による半導体装置の製造方法の第３及び５の実施形態を説明する概念図
【図８】従来技術による半導体装置の製造方法を説明するための工程断面図
【図９】従来技術による半導体装置の課題を説明する断面図
【符号の説明】
【０１１４】
１０１  第１絶縁層
１０２  バリアメタル膜
１０３  銅膜
１０４  キャップメタル膜
１０５  変質層
１０６  絶縁性バリア膜
１０７  第２絶縁層
１０８  ビアホール
１０９  レジスト
１１０  第２配線のレジストパターン
１１１  配線溝
１１２  バリアメタル膜
１１３  銅膜
１１４  改質層
１１５  レジスト
１１６  第３の絶縁層
１２０  開口
１２１ａ、１２１ｂ  第１配線
【図１】
2010040892.tif 000003
【図２】
2010040892.tif 000004
【図３】
2010040892.tif 000005
【図４】
2010040892.tif 000006
【図５】
2010040892.tif 000007
【図６】
2010040892.tif 000008
【図７】
2010040892.tif 000009
【図８】
2010040892.tif 000010
【図９】
2010040892.tif 000011