(57)【要約】【課題】    ゲート電極のラインエッジラフネスのエクステンション領域に与える影響を低減する。【解決手段】    半導体装置の製造方法は、活性領域を有する半導体基板を準備し、活性領域上方にラインエッジラフネスを有するゲート電極を形成し、基板法線方向からゲート電極幅方向に傾けた２方向からの斜めイオン注入により、ラフネスの凹部の一部にはイオン注入を行わず、凹部の半分の深さまでは達するイオン注入を行ない、アニールしてイオン注入した不純物を活性化すると共に拡散させて、実効チャネル長の揺らぎを少なくする。【選択図】  図４−２
2010010475.tif 000002
【特許請求の範囲】
【請求項１】
活性領域を有する半導体基板と、
前記活性領域上方に形成され、ラインエッジラフネスによる凹凸を有するゲート電極と、
前記ゲート電極の両側の活性領域に形成されたエクステンション領域であって、ゲート電極外側の全領域、又はゲート電極の凸部を結ぶ線の外側の全領域にイオン注入された不純物を拡散した場合の不純物分布と異なり、ゲート電極の凹部にイオン注入された領域とイオン注入されていない領域を含み、ゲート電極の凸部を結ぶ線の外側の全領域はイオン注入された領域である、イオン注入領域からの拡散で形成されたエクステンション領域と、
を有する半導体装置。
【請求項２】
前記イオン注入領域が、ドーズ量の異なるイオン注入領域を含む請求項１記載の半導体装置。
【請求項３】
活性領域を有する半導体基板を準備し、
活性領域上方にラインエッジラフネスを有するゲート電極を形成し、
基板法線方向からゲート電極幅方向に傾けた２方向からの斜めイオン注入により、ラフネスの凹部の一部にはイオン注入を行わず、凹部の半分の深さまでは達するイオン注入を行ない、
アニールしてイオン注入した不純物を活性化すると共に拡散させる、
半導体装置の製造方法。
【請求項４】
前記斜めイオン注入の角度が、２度以上、３８度以下である請求項３記載の半導体装置の製造方法。
【請求項５】
前記２方向の斜めイオン注入が、凹部の半分の深さにおいて、ゲート幅方向の中央で接する請求項３記載の半導体装置の製造方法。
【請求項６】
前記２方向の斜めイオン注入を、オフセットスペーサを形成せずに、行う請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にゲート電極のラインエッジラフネス（ＬＥＲ）の影響を低減することのできる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタにおいて、深く高濃度のソース／ドレイン領域が短いチャネル長を介して対向すると、チャネルの深い位置でゲート電極の制御を受けない電流が流れてしまう短チャネル効果が生じる。短チャネル効果を抑制するためには、チャネル領域を介して対向するソース／ドレイン領域の接合深さを浅くすることが必要である。しかし、ソース／ドレイン領域全体の深さを浅くすると、ソース／ドレイン領域の抵抗が高くなり、その表面部にシリサイド領域を形成した時の、接合リーク電流が高くなる。
【０００３】
そこで、ゲート電極の両側に接合深さの浅いエクステンション領域をイオン注入し、ゲート電極側壁上に絶縁性のサイドウォールスペーサを形成し、サイドウォールスペーサの外側に深く低抵抗のソース／ドレイン領域をイオン注入することが一般的である。この場合、チャネル長は対向するエクステンション領域間の距離で規定される。エクステンション領域、ソース／ドレイン領域のイオン注入は、基板法線方向から行うのが一般的である。
【０００４】
エクステンション領域の浅い接合を確保するために、エクステンション領域を取り囲むポケット領域を形成することも行われる。ポケット領域は、ゲート電極をマスクとして、チャネルと同導電型の不純物を、例えば基板法線方向から約３０度の、斜め４方向からイオン注入して、形成する。
【０００５】
イオン注入深さを浅くするため、半導体領域にＧｅ等のイオンを注入しアモルファス化を行う技術も知られている。アモルファス領域は、チャネリングを抑制し、アモルファス領域に対するイオン注入深さは、結晶領域に対するイオン注入深さより浅くなる。
【０００６】
特開２００６−２７８９４４号は、基板法線方向から例えば６０度傾き、ゲート電極幅方向に対して面内角度が７度以下になる方向からＧｅとＡｓをイオン注入して、エクステンション領域を形成することを提案する。
【０００７】
【特許文献１】特開２００６−２７８９４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ゲート電極のラインエッジラフネス（ＬＥＲ）が、短チャネルトランジスタの特性を制限する要因になっていることがわかった。例えば、ゲートＬＥＲにより局所的に近接したソース領域とドレイン領域の間でリーク電流が増大するので、短チャネル動作が困難になる。また、ゲートＬＥＲがランダムに形成されるため、トランジスタの性能ばらつきが増大する。
【０００９】
本発明の目的は、ゲート電極のＬＥＲの影響を低減できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の１観点によれば、
活性領域を有する半導体基板と、
前記活性領域上方に形成され、ラインエッジラフネスによる凹凸を有するゲート電極と、
前記ゲート電極の両側の活性領域に形成されたエクステンション領域であって、ゲート電極外側の全領域、又はゲート電極の凸部を結ぶ線の外側の全領域にイオン注入された不純物を拡散した場合の不純物分布と異なり、ゲート電極の凹部にイオン注入された領域とイオン注入されていない領域を含み、ゲート電極の凸部を結ぶ線の外側の全領域はイオン注入された領域である、イオン注入領域からの拡散で形成されたエクステンション領域と、
を有する半導体装置
が提供される。
【００１１】
本発明の他の観点によれば、
活性領域を有する半導体基板を準備し、
活性領域上方にラインエッジラフネスを有するゲート電極を形成し、
基板法線方向からゲート電極幅方向に傾けた２方向からの斜めイオン注入により、ラフネスの凹部の一部にはイオン注入を行なわず、凹部の半分の深さまでは達するイオン注入を行ない、
アニールしてイオン注入した不純物を活性化すると共に拡散させる、
半導体装置の製造方法
が提供される。
【発明の効果】
【００１２】
ゲート電極のＬＥＲの影響を低減したエクステンション領域を有する半導体装置が得られる。
【発明を実施するための最良の形態】
【００１３】
ＭＯＳトランジスタの微細化と共に、ゲート電極長は短くなり続けている。ゲート電極のパターニングにおいては、ゲート電極用の多結晶シリコン膜上方にフォトレジスト膜を塗布し、フォトリソグラフィにより露光現像してゲート電極パターニング用のレジストパターンを形成する。この時、フォトリソグラフィ技術の特性に基づき、レジストパターンのエッジが直線にならず、ある程度のラインエッジラフネス（ＬＥＲ）を有する。
【００１４】
レジストパターンをマスクとして、ゲート電極をリアクティブイオンエッチング（ＲＩＥ）等の異方性エッチングでパターニングすると、レジストパターンのＬＥＲがゲート電極に転写される。ゲート電極をマスクとして、エクステンション領域形成用の不純物を基板法線方向からイオン注入すると、ゲート電極の相補型パターンのエクステンション領域が形成され、ゲート電極のＬＥＲがエクステンション領域に転写される。
【００１５】
図１Ａは、エクステンション領域形成用イオン注入前のシリコン基板の平面図である。シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域ＳＴＩによって画定された活性領域ＡＲを横断してゲート電極Ｇが形成されている。ゲート電極下方にチャネル領域が画定される。キャリアはゲート電極Ｇを横断するように流れる。ゲート電極に直交する方向を長さ方向Ｌ，ゲート電極と平行な方向を幅方向Ｗとする。活性領域ＡＲ上部分のゲート電極に関して、長さ方向のゲート電極長をＬｇ，幅方向のゲート電極幅をＷｇとする。
【００１６】
図１Ｂはゲート電極Ｇの拡大斜視図である。ゲート電極の上面の側縁は、ラインエッジラフネスＬＥＲを有し、ゲート電極の側壁はゲート電極上面のＬＥＲを反映した形状を示す。
【００１７】
図１Ｃは、ゲート電極Ｇをマスクとして、エクステンション領域形成用不純物をイオン注入し、アニールによってイオン注入した不純物を拡散させた状態の平面図である。不純物が拡散によってゲート電極下方にも入り込み、ゲート電極のエッジＧＥよりも内側にエクステンション領域ＥＸのエッジＥＸＥを形成している。拡散はあらゆる方向に進行し、水平方向に広がれば、垂直（深さ）方向にも拡がる。浅い接合を形成するためには、拡散を制限する必要がある。
【００１８】
図１Ｄは、走査型電子顕微鏡（ＳＥＭ）によって観察したゲート電極形状のデータに基づき、３次元シミュレーションによって求めたゲート電極ＧのエッジＧＥ，ゲート電極Ｇをマスクとして基板法線方向からイオン注入した不純物をアニールで拡散して形成したエクステンション領域ＥＸのエッジＥＸＥを示す平面図である。ゲート電極のＬＥＲを転写した不純物分布の内、細かい凹凸は拡散により消滅するが、大きな凹凸は残ることが示されている。
【００１９】
ゲート電極側から見て、凹んだ部分を凹部、出張ったところを凸部と呼ぶことにする。ゲート電極長方向において、凹部と凹部とが対向すると実効チャネル長が短くなり、オフ（リーク）電流増大の原因となる。例えば、オフ（リーク）電流が一定の値（例えば１００ｎＡ／μｍ）以下になるところを、閾値Ｖｔｈとすると、閾値を定義できない領域は動作不能領域となる。ゲート電極長を短くすると動作不能となっては、微細化できないことになる。拡散する距離を長くすれば、凹凸は低減できるが、接合深さが深くなり、短チャネル効果が発生する。凹凸を低減して微細化を可能とする技術が望まれる。
【００２０】
本発明者は、斜めイオン注入により凹部を影にすることにより、凹凸を低減する可能性を検討した。
【００２１】
図２Ａは、エクステンション領域用のイオン注入を基板法線方向からゲート電極幅方向に向かって角度θ傾けたイオン注入を示す。ゲート電極側面に凹凸がある場合、凸部の右側の凹部に影が生じる。
【００２２】
図２Ｂは、エクステンション領域用のイオン注入を基板法線方向からゲート電極幅方向に向かって角度−θ傾けたイオン注入を示す。ゲート電極側面に凹凸がある場合、凸部の左側の凹部に影が生じる。
【００２３】
図２Ｃは、斜めイオン注入の角度を大きくして、ゲート電極Ｇ側面の凸部の影が次の凸部に達するようにした場合を示す。ゲート電極Ｇ下方の斜線部がイオン注入を受ける領域を示す。凹部においては、凸部が遮蔽する影響でイオンが注入されず、イオン注入領域がゲート電極から離れる。ゲート電極長方向のゲート電極エッジＧＥ位置の揺らぎをΔＬｇとすると、基板法線方向からイオン注入した場合に比べて、イオン注入直後のエクステンション領域端とゲート電極エッジＧＥ間の距離は、ΔＬｇ分だけ増大することになる。このような場合、熱処理によりイオン注入領域を拡散しても、エクステンション領域がゲート電極下方に達しないので、充分な駆動電流が得られずＭＯＳトランジスタの機能を失うことになり得る。このような現象を避けるために、注入角度θに上限を設ける必要が生じる。
【００２４】
適切なθの範囲を決定するために、ゲート電極側面の凹凸、即ちゲートのＬＥＲ，がどのようなものか調べた。１ｎｍ以下の空間分解能を有する走査トンネル顕微鏡で、ゲート形状を測定し、フーリエ変換を行った。そのフーリエ変換像よりゲート電極幅方向Ｗｇに相当する波数ベクトル方向のラインプロファイルを抽出した。
【００２５】
図３Ａは、ゲート電極幅方向Ｗｇに相当する方向の波数に対する強度の関係を示すグラフである。波数は、１／μｍを単位として示す。波数１００は１０ｎｍ周期に相当し、波数１０は１００ｎｍ周期に相当する。複数のピークが存在することが明らかに判る。ゲートのＬＥＲにはピーク位置に相当する周期を持つものが多数存在することが窺える。１１ｎｍ、１６ｎｍ、２４ｎｍ、６８ｎｍ、９３ｎｍ、１０７ｎｍの周期が存在することが判る。短い周期は凹凸も小さいと考えられ、拡散で比較的容易に鈍りもする。そこで、約７０ｎｍ（６８ｎｍ）の周期を有するゲートＬＥＲに注目した。
【００２６】
図３Ｂは、ゲート端ＧＥとエクステンション領域端ＥＸＥを走査トンネル顕微鏡を用いて、上方から測定した結果より抽出した形状を示す。図中、上下外側の細かい凹凸を有する曲線が、ゲート端ＧＥの形状、上下内側の細かい凹凸を有する曲線がエクステンション領域端ＥＸＥの形状を示す。フーリエ変換から得た７０ｎｍ近辺の周期の値を用いて正弦波近似を行った。振幅と位相をパラメータとしてフィッティングを行った。滑らかな曲線が正弦波近似の結果を示す。ゲート電極端ＧＥ，エクステンション領域端ＥＸＥと正弦波近似との間に、極めてよい一致が認められる。ゲート端ＧＥとエクステンション領域端ＥＸＥとが、同一の周期と位相を有する。従って、エクステンション領域端ＥＸＥがゲートＬＥＲの影響を強く受けていることが判る。
【００２７】
そこで、７０ｎｍ程度の周期を有するゲートＬＥＲに起因したエクステンション領域端の揺らぎを低減する、斜めイオン注入の角度θを検討する。ゲート端ＧＥの凸部頂面を基準として考えると、凹部の幅は約７０ｎｍである。この位置からゲート長Ｌｇ方向に沿ってゲート電極に向かって幅は次第に狭くなる。斜めイオン注入すると凹部の奥でゲート電極の影になり、イオン注入されない領域が生じる。即ち、凹凸の程度が小さくなる。斜めイオン注入の効果を出すためには、斜めイオン注入の角度θは、２度以上必要である。
【００２８】
図４Ａに示すように、基板法線方向からゲート電極幅方向Ｗｇに向かって角度θ傾けた斜め方向から、ゲート電極をマスクとして不純物をイオン注入する。注入直後のエクステンション領域端ＥＸＥ１は、一部分がゲート電極端ＧＥより内側に潜り込み、逆方向では凹部を横切るため、イオン注入される領域ＥＸ１は凹部の一方に偏り、広くイオン注入されない領域が生じる。
【００２９】
図４Ｂに示すように、基板法線方向からゲート電極幅方向Ｗｇに向かって角度−θ傾けた斜め方向から、ゲート電極をマスクとして不純物を基板にイオン注入する。角度θで斜め注入した場合と反対側に偏った位置に、イオン注入される領域ＥＸ２が形成される。従って、基板法線方向からゲート電極幅方向Ｗｇに向かって角度θ、および、−θ傾けた斜め方向から、ゲート電極をマスクとして不純物を基板にイオン注入すると、図４Ｃに示すようなイオン注入直後のエクステンション領域が形成される。異なる向きの斜め線で覆われている領域では、一方向の斜め線で覆われる領域に比べて、注入される不純物濃度が高くなる。
【００３０】
図４Ｄに示すように、不純物を活性化させるための熱処理により拡散が起こると、最終的にはエクステンション領域端ＥＸＥ３は、凹部の奥でゲート電極端ＧＥとエクステンション領域端ＥＸＥ３間の距離が短く、凸部ではその距離が長くなる形状になる。
【００３１】
図４Ｅに示すように、斜め注入を用いたエクステンション領域端ＥＸＥ３は、法線方向からイオン注入した後熱拡散したエクステンション領域端ＥＸＥ１０に比べて、揺らぎの振幅が小さくなることがわかる。
【００３２】
図４Ｆは、チャネル長方向から見たイオン注入の様子を示す斜視図である。凹凸のゲート長方向中間位置で斜め注入されたイオンが基板に達するようになる場合を示す。凹凸の奥では、ゲート加工揺らぎの凹凸が不純物注入を妨げて、影を作る。凹部分の奥では影が基板表面を覆い、不純物が打ち込まれない領域が生じる。手前側では、ゲート電極端手前側の形状ＧＥ１，ＧＥ２を反映したイオン注入領域端ＳＥ１，ＳＥ２が形成される。また、凸部分の下には、斜めイオン注入により不純物が潜り込む。
【００３３】
前記の通り、最終的には、エクステンション領域をゲート電極下にある程度分布させる必要がある。従って、ゲート端の凹凸のゲート長方向の平均位置程度までは不純物が打ち込まれるべきである。ゲート長方向のゲート端平均位置においては、隣接するゲート電極間の幅は周期の半分、約３５ｎｍになる。この場合、ゲート端の凹凸の平均位置より外側でのみ基板へのイオン注入が起きる。凹部の内側半分は完全に影になる領域となる。結果的に、エクステンション領域端ＥＸＥのチャネル長方向の凹凸の程度は半減する。
【００３４】
図４Ｇは幅３５ｎｍの位置でゲート電極上端から入射するイオンが対向側のゲート電極直下の基板に入射する状況を示す。ゲート電極の高さをＨｇとすると、斜めイオン注入の最大角度θｍは、
ｔａｎθｍ  ＝  ３５／Ｈｇ、  θｍ  ＝  ａｒｃ・ｔａｎ（３５／Ｈｇ）
となる。
【００３５】
ゲート電極高を１２０ｎｍとすると、ｔａｎθｍ  ＝  ３５／１２０から、θｍは１６度程度となり、ゲート電極高を８０ｎｍとすると、ｔａｎθｍ  ＝  ３５／８０から、θｍは２４度程度となる。ゲート電極長１５ｎｍのプレーナ型トランジスタの場合、ＩＴＲＳロードマップによると、ゲート高は３倍の４５ｎｍであることが好ましい。この場合、斜めイオン注入の最大角度θｍは、ｔａｎθｍ  ＝  ３５／４５から、約３８度となる。従って、最大傾斜角度は３８度と見積もれる。
【００３６】
周期の半分がゲート電極の影になる場合、図４Ｆのイオン注入領域端ＳＥ１，ＳＥ２で示したように、２方向からのゲート電極凸部の影が中央で接することになる。その位置では、イオン注入領域端とゲート電極との間にＬＥＲの振幅分の距離が生じる。必要な拡散長を短くするには、例えば図４Ｇの破線で示すように、周期の１／４が影になるようにする。斜めイオン注入の角度は、ゲート高が１２０ｎｍの場合約８度となり、ゲート高が８０ｎｍの場合約１２度となり、ゲート高が４５ｎｍの場合約２１度となる。
【００３７】
図４Ｈは、周期の１／４が影になる時の、イオン注入領域の形状を示す平面図である。右側からのイオンが注入される領域を左下がりの斜線で、左からのイオンが注入される領域を右下がりの斜線で示す。凹凸のゲート長方向平均位置で、かつ隣接する凸部のゲート幅方向中央位置で、左右からの影が重なるようになる。両方向からのイオン注入が行なわれる領域が凹凸のゲート長方向半分まで入り込む。半影の領域は両側でさらに奥まで及ぶ。中央部奥には、左右からの影が重なり、イオン注入を受けない領域がある。
【００３８】
このように、凹部の一部が影になる斜めイオン注入を行うことにより、凹部、凸部が減少し、イオン注入された不純物分布の振幅はゲート電極のＬＥＲの振幅より小さくなり、周期も小さくなる。０度注入の場合と比べ、少ない拡散量でエクステンション領域端ＥＸＥの揺らぎを所望値以下にすることができる。
【００３９】
片側からのイオン注入を受ける領域は、ドーズ量が低い。従って拡散も弱い。完全に影になる部分にはイオン注入がされない。従って、拡散後の不純物分布は、ゲート電極外側の全領域から均一な拡散が生じた場合と異なり、よりエクステンション領域端ＥＸＥの揺らぎが少なくなり、直線に近づくことになる。
【００４０】
図４Ｉは、斜めイオン注入し、アニールで拡散した時のエクステンション領域端ＥＸＥの形状をシミュレーションした結果を、ゲート端ＧＥのＬＥＲと共に示す平面図である。シミュレーションに用いたゲート電極形状は図１Ｄ同一のものである。図１Ｄにおいては、Ａｓを加速エネルギ１ｋｅＶ、ドーズ１．０Ｅ１５ｃｍ−２で基板に対し法線方向へ０度注入して、エクステンション注入を行った。それに対し、図４Ｉでは、Ａｓを加速エネルギ１ｋｅＶ、ドーズ５．０Ｅ１４ｃｍ−２でゲート幅方向への傾斜角度３０度と−３０度でイオン注入して、エクステンション注入を行った。両者において、連続的に定義された不純物分布は同じグリッドを用いて９５０℃、０秒の急速熱処理で拡散・活性化するように計算した。図１Ｄのエクステンション領域端ＥＸＥの凹凸と比べ、斜めイオン注入によりエクステンション領域端ＥＸＥの凹凸が大幅に低減していることが判る。
【００４１】
図５Ａは、実際に作成したサンプルで測定した閾値のゲート電極長に対する関係を示すグラフである。ゲート電極長２１ｎｍでオフ電流Ｉｏｆｆ＝１００ｎＡ／μｍが得られた。
【００４２】
図５Ｂ，５Ｃは、（ＬｇＷｇ）−１／２に対する平均閾値、及び閾値の標準偏差を示すペルグロムプロットである。ゲート電極長Ｌｇが減少し、（ＬｇＷｇ）−１／２が増加しても、トレンド通りのＶｔｈバラツキが得られた。チャネルの不純物濃度を増加しても、バラツキの増加はない。
【００４３】
以下、上述の結果に基づく実施例を説明する。
【００４４】
図６Ａ〜６Ｉは、実施例によるＣＭＯＳトランジスタの製造方法について工程を追って示す断面図である。
【００４５】
図６Ａに示すように、シリコン基板１に活性領域３、４を画定する素子分離領域２を形成する。例えば、シリコン基板上に酸化膜、窒化膜を積層し、レジストパターンを用いてパターニングし、窒化シリコンパターンをマスクとして、シリコン基板をエッチングして素子分離用のシャロートレンチ（溝）を形成する。必要に応じてトレンチ表面に酸化膜、窒化膜のライナを形成し、高密度プラズマ（ＨＤＰ）化学気相堆積（ＣＶＤ）による酸化膜でトレンチ内を埋め、不要の絶縁膜を化学機械研磨（ＣＭＰ）で除去する。このようにして、シャロートレンチアイソレーション（ＳＴＩ）による素子分離領域２を形成する。活性領域３にｐ型不純物を注入してｐウェル（ｎチャネル領域）３ａを形成し、活性領域４にｎ型不純物を注入してｎウェル（ｐチャネル領域）４ａを形成する。活性領域３，４表面を熱酸化し、必要に応じて窒素を導入してゲート絶縁膜５を形成する。ゲート絶縁膜５上に多結晶シリコン膜をＣＶＤで堆積し、レジストマスクを用いたエッチングでゲート電極６をパターニングする。
【００４６】
図６Ｂに示すように、レジストマスク７でｐチャネル用活性領域４を覆う。レジストマスク７から露出するｎチャネル用活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側にｐ型不純物であるインジウム（Ｉｎ）を、チルト角０°〜４５°の対称的な４方向から、加速エネルギ３０ｋｅＶ〜１００ｋｅＶ、ドーズ量５Ｅ１２ｃｍ−２〜２Ｅ１３ｃｍ−２でイオン注入し、ｐ型ポケット領域１１を形成する。チルト角をいう時は、上記同様に対称的な４方向からイオン注入するものとする。ドーズ量は４倍になる。不純物としてボロンやＢＦ２を用いてもよいが、その場合は適宜条件を最適化する。
【００４７】
図６Ｃに示すように、続いて、エクステンション領域を形成するためのイオン注入を行う。具体的には、レジストマスク７から露出するｎチャネル用活性領域３に、ゲート電極６をマスクとして、ゲート電極６の両側にｎ型不純物、ここでは砒素（Ａｓ）を基板法線方向からゲート電極幅Ｗｇ方向に傾けた対称的な二方向からイオン注入し、エクステンション領域１３を形成する。Ａｓのイオン注入の条件としては、加速エネルギを０．５ｋｅＶ〜５ｋｅＶ、１回のドーズ量を２×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、斜めイオン注入の角度を２°〜３８°とする。なお、オフセットスペーサを形成した後エクステンション領域を注入する方法もあるが、本実施例ではオフセットスペーサは形成せずにエクステンション領域のイオン注入を行う。
【００４８】
図６Ｄに示すように、レジストマスク７を灰化処理等により除去した後、スパイクアニールを行う。アニール条件としては、９００℃〜１０５０℃でほぼ０秒のＲＴＡとし、窒素等の不活性雰囲気中で行う。なお、このアニール処理では、特にポケット領域１１の形成のためにイオン注入したＩｎの電気的活性を向上させることを考慮しており、以降の熱処理及び熱工程の調整により省略することが可能である。
【００４９】
図６Ｅに示すように、ｎチャネル用活性領域３を覆い、ｐチャネル用活性領域４を開口するレジストマスク８を形成する。ポケット領域を形成するためのイオン注入を行う。具体的には、レジストマスク８から露出するｐチャネル用活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側にｎ型不純物、ここではＡｓをイオン注入し、ポケット領域１４を形成する。Ａｓのイオン注入の条件としては、加速エネルギを３０ｋｅＶ〜１００ｋｅＶ、ドーズ量を５×１０１２／ｃｍ２〜２×１０１３／ｃｍ２とし、チルト角を０°〜４５°とする。なお、不純物としてアンチモンやリンを用いてもよいが、その場合は適宜条件を最適化する。
【００５０】
図６Ｆに示すように、ｐ型エクステンション領域を形成するためのイオン注入を行う。具体的には、レジストマスク８から露出するｐチャネル用活性領域４に、ゲート電極６をマスクとして、ゲート電極６の両側に、ｐ型不純物、ホウ素（Ｂ）を、基板法線方向からゲート電極幅方向に傾けた対称的な２方向からイオン注入し、エクステンション領域１６を形成する。Ｂのイオン注入の条件としては、加速エネルギを０．５ｋｅＶ以下、１回のドーズ量を２×１０１４／ｃｍ２〜２×１０１５／ｃｍ２とし、斜めイオン注入の角度を２°〜３８°とする。その後、レジストマスクは除去する。なお、不純物としてＢＦ２などを用いてもよいが、その場合は適宜条件を最適化する。また、ここでＢを斜め注入したが、熱処理条件によっては、ＢがＡｓに比べて充分に拡散してエクステンション領域端揺らぎが充分減少するため、必要に応じて傾斜角度０度での１回注入としてもよい。
【００５１】
図６Ｇに示すように、ＣＶＤ法等により全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチング（エッチバック）することによりシリコン酸化膜を各ゲート電極６の側面にのみ残し、サイドウォール９を形成する。
【００５２】
図６Ｈに示すように、レジストマスクを用いて素子活性領域３，４に、それぞれ深いソース／ドレイン領域（ディープＳ／Ｄ領域）を形成する。具体的には、ｎチャネル用活性領域３のみを開口するレジストマスクを形成し、ｎチャネル用活性領域３に、ゲート電極６及びサイドウォール９をマスクとして、ゲート電極６の両側にｎ型不純物、リン（Ｐ）をイオン注入し、ディープＳ／Ｄ領域１７を形成する。Ｐのイオン注入条件としては、加速エネルギを１ｋｅＶ〜２０ｋｅＶ、ドーズ量を２×１０１５／ｃｍ２〜２×１０１６ｃｍ２とし、チルト角を０°〜１０°とする。その後、レジストマスクは除去する。次に、ｐチャネル用活性領域４のみを開口するレジストマスクを形成し、レジストマスクから露出するｐチャネル用活性領域４に、各ゲート電極６及びサイドウォール９をマスクとして、ゲート電極６の両側にｐ型不純物、Ｂをイオン注入し、ディープＳ／Ｄ領域１８を形成する。Ｂのイオン注入の条件としては、加速エネルギを１ｋｅＶ〜５ｋｅＶ、ドーズ量を２×１０１５／ｃｍ２〜１×１０１６ｃｍ２とし、チルト角を０°〜１０°とする。その後、レジストマスクは除去する。
【００５３】
図６Ｉに示すように、９００℃〜１０７０℃でほぼ０秒のスパイクアニール（ＲＴＡ）処理を施し、各不純物を活性化させる。これにより、ｎチャネル用活性領域３には、ポケット領域１１、エクステンション領域１３、及びディープＳ／Ｄ領域１７が、ｐチャネル用活性領域４には、ポケット領域１４、エクステンション領域１６、及びディープＳ／Ｄ領域１８が、それぞれ形成される。
【００５４】
その後、層間絶縁膜やコンタクト孔、各種配線層等の形成工程を経て、ＣＭＯＳ半導体装置を完成させる。配線形成工程などに関しては、種々の公知技術を用いることができる。
【００５５】
その後、公知技術に従い、層間絶縁膜を形成し、多層配線を形成する。半導体装置の公知技術については、例えばＵＳＰ６，９４９，８３０、ＵＳＰ７，２０８，８１２（その全内容を、参照によってここに取り込む）の実施例の項を参照できる。
【００５６】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００５７】
【図１】図１Ａ−１Ｄは、従来のエクステンション領域形成工程を解析する平面図、斜視図、グラフである。
【図２】図２Ａ−２Ｃは、斜めイオン注入によるエクステンション領域形成工程を解析する断面図、ダイアグラムである。
【図３】図３Ａ，３Ｂは、ゲート電極端、エクステンション領域端の形状解析を説明するグラフ、ダイアグラムである。
【図４−１】、
【図４−２】、
【図４−３】、および
【図４−４】図４Ａ−４Ｉは、実施例によるエクステンション領域形成工程を説明する斜視図、断面図、ダイアグラム、およびグラフである。
【図５】図５Ａ−５Ｃは、実施例によって作成したサンプルの測定結果を示すグラフである。
【図６−１】、
【図６−２】、および
【図６−３】図６Ａ−６Ｉは、実施例による半導体装置の製造方法を示す半導体基板の断面図である。
【符号の説明】
【００５８】
１  シリコン基板、
２  素子分離領域、
３，４  活性領域、  
５  ゲート絶縁膜、
６  ゲート電極、
７、８  レジストマスク、
９  サイドウォールスペーサ、
１１，１４  ポケット領域、
１３，１６  エクステンション領域、
ＡＲ  活性領域、
ＳＴＩ  素子分離領域、
Ｇ  ゲート電極、
ＧＥ  ゲート端。
【００５９】
ＥＸ  エクステンション領域、
ＥＸＥ  エクステンション領域端、
【図１】
2010010475.tif 000003
【図２】
2010010475.tif 000004
【図３】
2010010475.tif 000005
【図４−１】
2010010475.tif 000006
【図４−２】
2010010475.tif 000007
【図４−３】
2010010475.tif 000008
【図４−４】
2010010475.tif 000009
【図５】
2010010475.tif 000010
【図６−１】
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【図６−２】
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【図６−３】
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