(57)【要約】【課題】高い集積度を維持しつつ、配線遅延の低減を図ることができ、かつ高信頼性及び高品質を実現することができる半導体装置を提供する。【解決手段】複数の半導体チップを水平方向に並べた半導体装置（層構成部）を２層以上積層し、少なくとも直近上下層間の半導体チップが互いに水平方向の位置が異なるように配置されており、層間の半導体チップ同士を接続する配線又は同一層内の半導体チップにおける配線が、半導体チップを貫通する貫通電極１及び貫通電極１と異なる層の半導体チップとを電気的に接続するチップ接続素子２を経由する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の半導体チップを水平方向に並べた層構成部を２層以上積層してなる半導体装置において、
少なくとも直近上下層間の前記半導体チップは、互いに水平方向の位置が異なるように配置されており、
層間の半導体チップ同士を接続する配線又は同一層内の半導体チップにおける配線は、前記半導体チップを貫通する貫通電極及び前記貫通電極と異なる層の半導体チップとを電気的に接続するチップ接続素子を経由することを特徴とする半導体装置。
【請求項２】
貫通電極及びチップ接続素子は、各層において水平方向の位置が同じであることを特徴とする請求項１記載の半導体装置。
【請求項３】
貫通電極及びチップ接続素子は、各層において水平方向の位置が異なることを特徴とする請求項１記載の半導体装置。
【請求項４】
貫通電極及びチップ接続素子は、少なくとも層間の半導体チップ同士を接続する配線を設ける位置では各層において水平方向の位置が同じであることを特徴とする請求項１記載の半導体装置。
【請求項５】
少なくとも直近上下層の半導体チップは、水平方向に並べる向きが異なることを特徴とする請求項１記載の半導体装置。
【請求項６】
少なくとも直近上下層の半導体チップは、水平方向に並べる向きが４５度の傾きをもつことを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、同一層に複数の半導体チップを配置した半導体装置を積層して構成された半導体装置に関するものである。
【背景技術】
【０００２】
集積度が高い半導体装置として、システムオンチップ（ＳＯＣ；System on Chip）や、システムインパッケージ（ＳｉＰ；System in Package）がある。システムオンチップはシステム全体を１つのチップに集積したものであり、システムインパッケージは複数の半導体装置を重ね合わせ、１つのパッケージ内に入れた半導体装置である。これらに対し、従来から積層型３次元半導体装置が提案されている。この半導体装置では、複数の半導体チップを積層し、積層された半導体チップを貫通する貫通電極を用いて上下層の半導体チップを電気的に接続することで集積度を高めている。
【０００３】
また、特許文献１には、集積度をさらに高めた３次元半導体装置として、それまで１つの層につき１個であった半導体チップを同一層あたりに複数個配置し、同一層の半導体チップを層内配線で繋ぐとともに、異なる層間の半導体チップを断面形状がＶ字型（Ｖ字の下に突な部分で下層の配線と接続する）の漏斗状の層間配線で繋いだ装置が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１４２６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の半導体装置で集積度を上げるには、システムオンチップ構成とすることが考えられるが、システムオンチップは製造プロセスが複雑であり、システム全体を集積するために１つのチップが不可避的に大きくなって歩留まりが悪く、製造コストが極めて高くなるという課題がある。また、システムインパッケージ構成では、システムオンチップに比べて１つのチップを小さくでき、製造コストを抑えることが可能である。しかしながら、上下に重ね合わせた半導体装置間を接続する配線など、配線が比較的長くなってしまい、システムオンチップほどの性能が実現できない。
【０００６】
上述した構成に対して、積層型３次元半導体は、システムオンチップほど大きなチップを必要としないため、歩留まりの向上を図ることができ、また製造コストの面でシステムオンチップより有利である。また、集積度はシステムインパッケージより高く、配線長もシステムインパッケージより短くすることも可能である。
【０００７】
しかしながら、さらなる集積度が要求された際に、３次元半導体装置を多数使用するとその異なる３次元半導体装置間の配線が長くなり、また、配線抵抗が大きくなるため配線遅延が大きくなるという課題がある。例えば、金属バンプを使用した半導体とした場合、異なる３次元半導体装置間の配線は、インタポーザ、金属バンプ及び半導体装置の基板を介することになり、不可避的に配線長が長くなる。
【０００８】
なお、特許文献１では、同一層あたりに配置した半導体チップ間を電気的に接続する層内配線、及び各層の半導体チップからなる半導体装置間を電気的に接続する漏斗状の層間配線を生成するための製造工程が必要であり、製造が複雑になるという課題がある。
【０００９】
この発明は、上記のような課題を解決するためになされたもので、高い集積度を維持しつつ、配線遅延の低減を図ることができ、かつ高信頼性及び高品質を実現することができる半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る半導体装置は、複数の半導体チップを水平方向に並べた層構成部を２層以上積層し、少なくとも直近上下層間の半導体チップが、互いに水平方向の位置が異なるように配置されており、層間の半導体チップ同士を接続する配線又は同一層内の半導体チップにおける配線が、半導体チップを貫通する貫通電極及び貫通電極と異なる層の半導体チップとを電気的に接続するチップ接続素子を経由することを特徴とするものである。
【発明の効果】
【００１１】
この発明によれば、複数の半導体チップを水平方向に並べた層構成部を２層以上積層し、少なくとも直近上下層間の半導体チップが、互いに水平方向の位置が異なるように配置されており、層間の半導体チップ同士を接続する配線又は同一層内の半導体チップにおける配線が、半導体チップを貫通する貫通電極及び貫通電極と異なる層の半導体チップとを電気的に接続するチップ接続素子を経由するように構成する。このように複数の半導体チップを水平方向に並べた層構成部を２層以上積層することで、高い集積度を維持することができる。また、貫通電極及びチップ接続素子を経由することで、層間の半導体チップ同士を垂直線で配線でき、配線長を短縮化することができる。これにより、当該半導体装置において高集積度、配線遅延の低減、高信頼性及び高品質を実現することができるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１による半導体装置の構成を示す図である。
【図２】この発明の実施の形態２による半導体装置の断面図である。
【図３】この発明の実施の形態３による半導体装置の断面図である。
【図４】この発明の実施の形態４による半導体装置の構成を示す図である。
【発明を実施するための形態】
【００１３】
実施の形態１．
図１は、この発明の実施の形態１による半導体装置の構成を示す図であり、図１（ａ）は上面図、図１（ｂ）は図１（ａ）中のＡ−Ａ線で切った断面矢視図である。図１（ａ）（ｂ）に示すように、実施の形態１による半導体装置では、各層の半導体装置を構成する複数の半導体チップ３〜６が１層毎に水平方向の位置をずらして重ねられる。図１（ａ）において、上下層での半導体チップの水平方向の配置を視認し易くするために、上方から見て半導体チップ３によって隠れる半導体チップ４の輪郭を破線で記載している。
【００１４】
貫通電極１及びチップ接続素子２は、各層の半導体チップ４間を電気的に接続するものであり、例えば最上層の半導体チップ３と最上層の直近下層の半導体チップ４とを電気的に接続している。同様に、貫通電極１及びチップ接続素子２は、最上層の直近下層の半導体チップ４とその直近下層の半導体チップ５とを電気的に接続しており、半導体チップ５とその直近下層の半導体チップ６とを電気的に接続している。
【００１５】
なお、最下層の半導体チップ６に設けた貫通電極１とインタポーザ８との間は、チップ・インタポーザ接続素子７を介して電気的に接続されている。また、インタポーザ８は、半導体チップ６の貫通電極１とチップ・インタポーザ接続素子７を介して接続する内部の配線が金属バンプ９に接続しており、金属バンプ９により他の基板（不図示）上に実装される。
【００１６】
このように、実施の形態１による半導体装置では、複数個配置した半導体チップ３〜６によってそれぞれ各層で半導体装置を構成したことで、従来では複数の３次元半導体装置をインタポーザ上に配置して得ていた機能を１つの装置で実現することが可能である。このため、従来の構成では、異なる半導体装置間を接続していた配線を１つの半導体装置内の配線として構築することができる。
【００１７】
また、実施の形態１による半導体装置では、同一層の半導体チップ内配線、貫通電極１及びチップ接続素子２のみを経由して配線がなされる。例えば、図１（ａ）（ｂ）に示すように、半導体チップ３内の配線始点１０から半導体チップ６内の配線終点１１への配線１２は１つの半導体装置内の配線であり、貫通電極１及びチップ接続素子２を経由することで層間の垂直線で配線することが可能であり、配線長を格段に短くすることができる。これにより、従来の３次元半導体と比較して配線遅延を低減できる。なお、図１（ａ）において、上方から見て最上層の半導体チップ３によって隠れている配線箇所を破線で示している。
【００１８】
特に、特許文献１に記載される装置と比較して、本発明では、半導体チップ内配線及び貫通電極１及びチップ接続素子２のみで配線が実現されており、同一層上の半導体チップ間配線や上下層の半導体装置間を接続する漏斗状配線といった新たな部品を製造して接続する必要がない。これにより、製造工程を簡略化することができる。
【００１９】
また、実施の形態１による半導体装置では、図１（ａ）（ｂ）に示すように、配線が金属バンプや基板を介さない。このため、従来のように３次元半導体装置間をはんだ付け等により接続する場合と比較して、接続工程におけるミスが生じることがなく、歩留まりや信頼性、品質の向上を図ることができ、製造コストの面でも有利である。
【００２０】
以上のように、この実施の形態１によれば、複数の半導体チップを水平方向に並べた半導体装置（層構成部）を２層以上積層し、少なくとも直近上下層間の半導体チップが互いに水平方向の位置が異なるように配置されており、層間の半導体チップ同士を接続する配線又は同一層内の半導体チップにおける配線が、半導体チップを貫通する貫通電極１及び貫通電極１と異なる層の半導体チップとを電気的に接続するチップ接続素子２を経由する。このように構成することにより、複数の半導体チップを水平方向に並べた半導体装置を２層以上積層することで高い集積度を維持できる。また、貫通電極及びチップ接続素子を経由することで、層間の半導体チップ同士を垂直線で配線でき、配線長を短縮化することができる。これにより、当該半導体装置において高集積度、配線遅延の低減、高信頼性及び高品質を実現することができる。
【００２１】
また、上記実施の形態１では、図１（ｂ）に示すように、各層の半導体チップにおける貫通電極１及びチップ接続素子２を水平方向に同じ位置に配置したので、各層間で配線が直線状となり、配線長を短縮化することができる。これにより、配線長に起因した配線遅延を低減することが可能である。
【００２２】
なお、上記実施の形態１では、層間の半導体チップ同士を接続する配線１２について貫通電極１及びチップ接続素子２を経由するよう構成した場合を示したが、同一層内の半導体チップ内の配線を、他層の半導体チップ内の配線、貫通電極１及びチップ接続素子２を経由して接続するようにしても構わない。
【００２３】
実施の形態２．
図２は、この発明の実施の形態２による半導体装置の断面図であり、図１（ａ）中のＡ−Ａ線と同様の位置で切断した場合を示している。図２に示すように、この実施の形態２による半導体装置では、少なくとも直近上下層の半導体チップの貫通電極１及びチップ接続素子２を水平方向で互いに異なる位置に配置している。このように構成することで、直近上下層の半導体チップ間の配線を１つの貫通電極１による最も短い経路で効率良く接続することができる。
【００２４】
実施の形態３．
図３は、この発明の実施の形態３による半導体装置の断面図であり、図１（ａ）中のＡ−Ａ線と同様の位置で切断した場合を示している。実施の形態３による半導体装置では、少なくとも各層の半導体チップ間を接続する配線を設ける位置（水平方向の位置）に関しては貫通電極１及びチップ接続素子２が同じ位置になるように構成している。また、配線を設けない位置に関しては、貫通電極１及びチップ接続素子２が同じ位置又は異なる位置でも構わない。このように構成することで、各層の半導体チップ間の配線を短い経路で効率良く接続することができる。
【００２５】
実施の形態４．
図４は、この発明の実施の形態４による半導体装置の構成を示す図であり、図４（ａ）は上面図、図４（ｂ）は図４（ａ）中のＢ−Ｂ線で切った断面矢視図である。図４（ａ）（ｂ）に示すように、実施の形態４による半導体装置では、各層の半導体装置を構成する半導体チップが１層毎に水平方向の配置方向が異なるように配置される。図４（ａ）において、上下層での半導体チップの水平方向の配置を視認し易くするために、上方から見て半導体チップ３によって隠れる半導体チップ４の輪郭を破線で記載している。
【００２６】
図４（ａ）の例では、最上層において半導体チップ３が横に並んで配置されているが、この直近下層の半導体チップ４は、半導体チップ３の配置方向に対して４５度傾いた方向（傾いた配置方向）に配置されている。これにより、実施の形態４による半導体装置の配線を短くすることができる。なお、半導体チップの配置方向の傾きは４５度に限定されるものではない。傾きを４５度とした場合は、縦方向と横方向の両方に対して同一の４５度の角度となるため、他の傾きを採用した場合と比較して配線が容易となる。
【００２７】
例えば、図４（ａ）（ｂ）に示すように最上層の半導体チップ３内の配線始点１０から配線終点１１への配線１２は、直近下層の半導体チップ４内の配線を経由させる。この例では傾けた配置を利用して斜め方向の経路を使用しており、半導体チップを傾けずに配置した場合と比較して、配線を短くすることができる。また、半導体チップ４内の配線始点１３から配線終点１４への配線１５であれば、最上層の半導体チップ３内の配線を経由させる。このように、位置によっては配線長を短くすることができ、配線長に起因した配線遅延を低減することが可能である。
【符号の説明】
【００２８】
１  貫通電極、２  チップ接続素子、３〜６  半導体チップ、７  チップ・インタポーザ接続素子、８  インタポーザ、９  金属バンプ、１０，１３  配線始点、１１，１４  配線終点、１２，１５  配線。
【図１】
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【図２】
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【図３】
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【図４】
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