(57)【要約】【課題】  トランジスタの電流供給能力を高めることなく、データの書き換えに必要な電流供給が可能で、且つ誤書き込み及び誤読み出しの防止された不揮発性メモリセル、及び不揮発性半導体記憶装置を提供する。【解決手段】  可変抵抗素子Ｒの端子ｒ１がビット線Ｂに接続し、他方の端子ｒ２がダイオードＤの一方の端子ｄ１に接続する。また、ダイオードＤの他方の端子ｄ２がバルク線ＢＫに接続する。トランジスタＴの各端子のうち、ゲートを構成する端子ｔ１がワード線Ｗに接続する。また、端子ｔ２がソース線Ｓに接続し、端子ｔ３は、ダイオードＤの端子ｄ２、可変抵抗素子Ｒの端子ｒ１またはｒ２のいずれか一の端子に接続する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１及び第２抵抗端子の２端子を有し、両端に電圧が印加されることで抵抗値が可逆的に変化する２端子構造の可変抵抗素子と、
第１及び第２整流端子の２端子を有する第１整流素子と、
ゲートを構成する第１トランジスタ端子、並びに、ドレイン及びソースを構成する第２及び第３トランジスタ端子の３端子を少なくとも有するトランジスタ素子と、を備え、
前記第１抵抗端子が、第１信号線に接続し、
前記第２抵抗端子が、前記第１整流端子に接続し、
前記第２整流端子が、前記第１信号線とは異なる第２信号線に接続し、
前記第１トランジスタ端子が、前記第１及び第２信号線とは異なる第３信号線に接続し、
前記第２トランジスタ端子が、前記第１、第２及び第３信号線とは異なる第４信号線に接続し、
前記第３トランジスタ端子が、前記第２整流端子、前記第１抵抗端子、または前記第２抵抗端子のいずれかに接続することを特徴とする不揮発性メモリセル。
【請求項２】
前記トランジスタ素子が、前記第１、第２、及び第３トランジスタ端子とは別の、バックゲートを構成する第４トランジスタ端子を備えており、
前記第１整流素子が、
前記第３トランジスタ端子を前記第１整流端子とし、前記第４トランジスタ端子を前記第２整流端子として構成されていることを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項３】
前記第３トランジスタ端子が前記第１抵抗端子に接続し、
前記第２抵抗端子が、前記第１、第２、第３、及び第４信号線とは異なる第５信号線に接続することを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項４】
前記第１整流素子とは別の、第３及び第４整流端子の２端子を有する第２整流素子を備えており、
前記第３トランジスタ端子が前記第１抵抗端子または前記第２抵抗端子に接続し、
前記第３整流端子が、前記第２抵抗端子に電気的に接続し、
前記第４整流端子が、前記第１、第２、第３、及び第４信号線とは異なる第５信号線に接続し、
前記第１整流素子と前記第２整流素子は、
いずれか一方が、前記第２抵抗端子に接続する側の整流端子から前記第２抵抗端子に接続しない側の整流端子に向かう整流特性を有し、他方が、前記第２抵抗端子に接続しない側の整流端子から前記第２抵抗端子に接続する側の整流端子に向かう整流特性を有することを特徴とする請求項１に記載の不揮発性メモリセル。
【請求項５】
前記トランジスタ素子が、前記第１、第２、及び第３トランジスタ端子とは別の、バックゲートを構成する第４トランジスタ端子を備えており、
前記第２整流素子が、
前記第３トランジスタ端子を前記第３整流端子とし、前記第４トランジスタ端子を前記第４整流端子として構成されていることを特徴とする請求項４に記載の不揮発性メモリセル。
【請求項６】
前記第１整流素子が、ＰＮダイオード、ショットキダイオード、及びバリスタのいずれか一で構成されていることを特徴とする請求項１、３または４に記載の不揮発性メモリセル。
【請求項７】
前記第２整流素子が、ＰＮダイオード、ショットキダイオード、及びバリスタのいずれか一で構成されていることを特徴とする請求項４に記載の不揮発性メモリセル。
【請求項８】
前記第３トランジスタ端子が前記第２整流端子に接続する構成の請求項１または２に記載の不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されるともに、複数本が列方向に延伸する前記第１信号線、複数本が行方向に延伸する前記第２及び第３信号線、及び複数本が行方向または列方向に延伸する前記第４信号線を有してなるメモリセルアレイと、
前記複数の第１信号線の中から選択された一または複数の前記第１信号線に対して電圧印加可能な第１信号線電圧印加回路と、
前記複数の第２信号線の中から選択された一または複数の前記第２信号線に対して電圧印加可能な第２信号線電圧印加回路と、
前記複数の第３信号線の中から選択された一または複数の前記第３信号線に対して電圧印加可能な第３信号線電圧印加回路と、
前記複数の第４信号線の中から選択された一または複数の前記第４信号線に対して電圧印加可能な第４信号線電圧印加回路と、を備え、
同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第１抵抗端子を共通の前記第１信号線に接続し、
同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第２整流端子を共通の前記第２信号線に接続し、前記第１トランジスタ端子を共通の前記第３信号線に接続し、
前記第４信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第２トランジスタ端子を共通の前記第４信号線に接続することを特徴とする不揮発性半導体記憶装置。
【請求項９】
前記第３トランジスタ端子が前記第２抵抗端子に接続する構成の請求項１または２に記載の不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されるともに、複数本が列方向に延伸する前記第１信号線、複数本が行方向に延伸する前記第２及び第３信号線、及び複数本が行方向または列方向に延伸する前記第４信号線を有してなるメモリセルアレイと、
前記複数の第１信号線の中から選択された一または複数の前記第１信号線に対して電圧印加可能な第１信号線電圧印加回路と、
前記複数の第２信号線の中から選択された一または複数の前記第２信号線に対して電圧印加可能な第２信号線電圧印加回路と、
前記複数の第３信号線の中から選択された一または複数の前記第３信号線に対して電圧印加可能な第３信号線電圧印加回路と、
前記複数の第４信号線の中から選択された一または複数の前記第４信号線に対して電圧印加可能な第４信号線電圧印加回路と、を備え、
同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第１抵抗端子を共通の前記第１信号線に接続し、
同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第２整流端子を共通の前記第２信号線に接続し、前記第１トランジスタ端子を共通の前記第３信号線に接続し、
前記第４信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第２トランジスタ端子を共通の前記第４信号線に接続することを特徴とする不揮発性半導体記憶装置。
【請求項１０】
前記第３トランジスタ端子が前記第１抵抗端子に接続する構成の請求項１に記載の不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されるともに、複数本が列方向に延伸する前記第１及び第３信号線、複数本が行方向に延伸する前記第２信号線、及び複数本が行方向または列方向に延伸する前記第４信号線を有してなるメモリセルアレイと、
前記複数の第１信号線の中から選択された一または複数の前記第１信号線に対して電圧印加可能な第１信号線電圧印加回路と、
前記複数の第２信号線の中から選択された一または複数の前記第２信号線に対して電圧印加可能な第２信号線電圧印加回路と、
前記複数の第３信号線の中から選択された一または複数の前記第３信号線に対して電圧印加可能な第３信号線電圧印加回路と、
前記複数の第４信号線の中から選択された一または複数の前記第４信号線に対して電圧印加可能な第４信号線電圧印加回路と、を備え、
同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第１抵抗端子を共通の前記第１信号線に接続し、前記第１トランジスタ端子を共通の前記第３信号線に接続し、
同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第２整流端子を共通の前記第２信号線に接続し、
前記第４信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第２トランジスタ端子を共通の前記第４信号線に接続することを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項３に記載の不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されるともに、複数本が列方向に延伸する前記第１信号線、複数本が行方向に延伸する前記第２信号線、複数本が行方向または列方向に延伸する前記第３及び第４信号線、及び、複数本が前記第３信号線と異なる方向に延伸する前記第５信号線を有してなるメモリセルアレイと、
前記複数の第１信号線の中から選択された一または複数の前記第１信号線に対して電圧印加可能な第１信号線電圧印加回路と、
前記複数の第２信号線の中から選択された一または複数の前記第２信号線に対して電圧印加可能な第２信号線電圧印加回路と、
前記複数の第３信号線の中から選択された一または複数の前記第３信号線に対して電圧印加可能な第３信号線電圧印加回路と、
前記複数の第４信号線の中から選択された一または複数の前記第４信号線に対して電圧印加可能な第４信号線電圧印加回路と、
前記複数の第４信号線の中から選択された一または複数の前記第５信号線に対して電圧印加可能な第５信号線電圧印加回路と、を備え、
同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第１抵抗端子を共通の前記第１信号線に接続し、
同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第２整流端子を共通の前記第２信号線に接続し、
前記第３信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第１トランジスタ端子を共通の前記第３信号線に接続し、
前記第４信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第２トランジスタ端子を共通の前記第４信号線に接続し、
前記第５信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第２抵抗端子を共通の前記第５信号線に接続することを特徴とする不揮発性半導体記憶装置。
【請求項１２】
前記第３トランジスタ端子が前記第２抵抗端子に接続する構成の請求項４または５に記載の不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されるともに、複数本が列方向に延伸する前記第１信号線、複数本が行方向にそれぞれ延伸する前記第２、第３、及び第５信号線、及び複数本が行方向または列方向に延伸する前記第４信号線を有してなるメモリセルアレイと、
前記複数の第１信号線の中から選択された一または複数の前記第１信号線に対して電圧印加可能な第１信号線電圧印加回路と、
前記複数の第２信号線の中から選択された一または複数の前記第２信号線に対して電圧印加可能な第２信号線電圧印加回路と、
前記複数の第３信号線の中から選択された一または複数の前記第３信号線に対して電圧印加可能な第３信号線電圧印加回路と、
前記複数の第４信号線の中から選択された一または複数の前記第４信号線に対して電圧印加可能な第４信号線電圧印加回路と、
前記複数の第５信号線の中から選択された一または複数の前記第５信号線に対して電圧印加可能な第５信号線電圧印加回路と、を備え、
同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第１抵抗端子を共通の前記第１信号線に接続し、
同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第２整流端子を共通の前記第２信号線に接続し、前記第１トランジスタ端子を共通の前記第３信号線に接続し、前記第４整流端子を共通の前記第５信号線に接続し、
前記第４信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第２トランジスタ端子を共通の前記第４信号線に接続することを特徴とする不揮発性半導体記憶装置。
【請求項１３】
前記第３トランジスタ端子が前記第１抵抗端子に接続する構成の請求項４に記載の不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されるともに、複数本が列方向に延伸する前記第１及び第３信号線、複数本が行方向にそれぞれ延伸する前記第２及び第５信号線、及び複数本が行方向または列方向に延伸する前記第４信号線を有してなるメモリセルアレイと、
前記複数の第１信号線の中から選択された一または複数の前記第１信号線に対して電圧印加可能な第１信号線電圧印加回路と、
前記複数の第２信号線の中から選択された一または複数の前記第２信号線に対して電圧印加可能な第２信号線電圧印加回路と、
前記複数の第３信号線の中から選択された一または複数の前記第３信号線に対して電圧印加可能な第３信号線電圧印加回路と、
前記複数の第４信号線の中から選択された一または複数の前記第４信号線に対して電圧印加可能な第４信号線電圧印加回路と、
前記複数の第５信号線の中から選択された一または複数の前記第５信号線に対して電圧印加可能な第５信号線電圧印加回路と、を備え、
同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第１抵抗端子を共通の前記第１信号線に接続し、前記第１トランジスタ端子を共通の前記第３信号線に接続し、
同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第２整流端子を共通の前記第２信号線に接続し、前記第４整流端子を共通の前記第５信号線に接続し、
前記第４信号線が行方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、それぞれ前記第２トランジスタ端子を共通の前記第４信号線に接続することを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項８、９、１０または１１に記載の不揮発性半導体記憶装置の駆動方法であって、
書き込み時において、
前記第１信号線電圧印加回路が、
複数の前記第１信号線のうち、書き込み対象の前記不揮発性メモリセルである選択メモリセルの前記第１抵抗端子に接続された選択第１信号線に第１書き込み電圧を、前記選択第１信号線以外の前記第１信号線に第２書き込み電圧を印加し、
前記第２信号線電圧印加回路が、
複数の前記第２信号線のうち、前記選択メモリセルの前記第２整流端子に接続された選択第２信号線に前記第２書き込み電圧を、前記選択第２信号線以外の前記第２信号線に前記第１書き込み電圧を印加し、
前記第３信号線電圧印加回路が、全ての前記第３信号線に対して、前記トランジスタ素子を非導通状態にするのに十分な範囲内の第３書き込み電圧を印加するか、または電圧印加を行わずに開放し、
前記第４信号線電圧印加回路が、全ての前記第４信号線に対して電圧印加を行わずに開放し、
前記第１書き込み電圧は、
前記選択メモリセルが備える前記第１整流素子が前記第１整流端子から前記第２整流端子に向かう整流作用を有する場合には前記第２書き込み電圧より高く、同整流素子が前記第２整流端子から前記第１整流端子に向かう整流作用を有する場合には前記第２書き込み電圧より低いとともに、前記第２書き込み電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加されると該可変抵抗素子の抵抗値が変化可能な範囲内の電圧値であることを特徴とする駆動方法。
【請求項１５】
請求項８、９、１０、または１１に記載の不揮発性半導体記憶装置の駆動方法であって、
消去時において、
前記第１信号線電圧印加回路が、
複数の前記第１信号線のうち、消去対象の前記不揮発性メモリセルである選択メモリセルの前記第１抵抗端子に接続された選択第１信号線に第１消去電圧を、前記選択第１信号線以外の前記第１信号線に第２消去電圧を印加し、
前記第２信号線電圧印加回路が、
複数の前記第２信号線のうち、前記選択メモリセルの前記第２整流端子に接続された選択第２信号線に前記第２消去電圧を、前記選択第２信号線以外の前記第２信号線に前記第１消去電圧を印加し、
前記第３信号線電圧印加回路が、全ての前記第３信号線に対して、前記トランジスタ素子を非導通状態にするのに十分な範囲内の第３消去電圧を印加するか、または電圧印加を行わずに開放し、
前記第４信号線電圧印加回路が、全ての前記第４信号線に対して電圧印加を行わずに開放し、
前記第１消去電圧は、
前記選択メモリセルが備える前記第１整流素子が前記第１整流端子から前記第２整流端子に向かう整流作用を有する場合には前記第２消去電圧より高く、同整流素子が前記第２整流端子から前記第１整流端子に向かう整流作用を有する場合には前記第２消去電圧より低いとともに、前記第２消去電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加されると該可変抵抗素子の抵抗値が変化可能な範囲内の電圧値であることを特徴とする駆動方法。
【請求項１６】
請求項９に記載の不揮発性半導体記憶装置の駆動方法であって、
消去時において、
前記第１信号線電圧印加回路が、
複数の前記第１信号線のうち、消去対象の前記不揮発性メモリセルである選択メモリセルの前記第１抵抗端子に接続された選択第１信号線に第１消去電圧を、前記選択第１信号線以外の前記第１信号線に第２消去電圧を印加し、
前記第２信号線電圧印加回路が、全ての前記第２信号線に対して電圧印加を行わずに開放し、
前記第３信号線電圧印加回路が、複数の前記第３信号線のうち、前記選択メモリセルの前記第１トランジスタ端子に接続された選択第３信号線に第３消去電圧を、前記選択第３信号線以外の前記第３信号線に第４消去電圧を印加し、
前記第４信号線電圧印加回路が、全ての前記第４信号線に対して前記第２消去電圧を印加し、
前記第１消去電圧は、前記第２消去電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加されると該可変抵抗素子の抵抗値が変化可能な範囲内の電圧値であり、
前記第３消去電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第４消去電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。
【請求項１７】
前記第４信号線が列方向に延伸する構成の請求項９に記載の不揮発性半導体記憶装置の駆動方法であって、
消去時において、
前記第４信号線電圧印加回路が、
複数の前記第４信号線のうち、消去対象の前記不揮発性メモリセルである選択メモリセルの前記第２トランジスタ端子に接続された選択第４信号線に第１消去電圧を、前記選択第４信号線以外の前記第４信号線に第２消去電圧を印加し、
前記第２信号線電圧印加回路が、全ての前記第２信号線に対して電圧印加を行わずに開放し、
前記第３信号線電圧印加回路が、複数の前記第３信号線のうち、前記選択メモリセルの前記第１トランジスタ端子に接続された選択第３信号線に第３消去電圧を、前記選択第３信号線以外の前記第３信号線に第４消去電圧を印加し、
前記第１信号線電圧印加回路が、全ての前記第１信号線に対して前記第２消去電圧を印加し、
前記第１消去電圧は、前記第２消去電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加されると該可変抵抗素子の抵抗値が変化可能な範囲内の電圧値であり、
前記第３消去電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第４消去電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。
【請求項１８】
請求項８または９に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第１信号線電圧印加回路が、
複数の前記第１信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第１抵抗端子に接続された選択第１信号線に第１読み出し電圧を、前記選択第１信号線以外の前記第１信号線に第２読み出し電圧を印加し、
前記第２信号線電圧印加回路が、全ての前記第２信号線に対して電圧印加を行わずに開放し、
前記第３信号線電圧印加回路が、
複数の前記第３信号線のうち、前記選択メモリセルの前記第１トランジスタ端子に接続された選択第３信号線に第３読み出し電圧を、前記選択第３信号線以外の前記第３信号線に第４読み出し電圧を印加し、
前記第４信号線電圧印加回路が、全ての前記第４信号線に対して前記第２読み出し電圧を印加し、
前記第１読み出し電圧は、前記第２読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第３読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第４読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。
【請求項１９】
前記第４信号線が列方向に延伸する構成の請求項８または９に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第４信号線電圧印加回路が、複数の前記第４信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第２トランジスタ端子に接続された選択第４信号線に第１読み出し電圧を、前記選択第４信号線以外の前記第４信号線に第２読み出し電圧を印加し、
前記第１信号線電圧印加回路が、全ての前記第１信号線に対して前記第２読み出し電圧を印加し、
前記第２信号線電圧印加回路が、全ての前記第２信号線に対して電圧印加を行わずに開放し、
前記第３信号線電圧印加回路が、複数の前記第３信号線のうち、前記選択メモリセルの前記第１トランジスタ端子に接続された選択第３信号線に第３読み出し電圧を、前記選択第３信号線以外の前記第３信号線に第４読み出し電圧を印加し、
前記第１読み出し電圧は、前記第２読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第３読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第４読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。
【請求項２０】
請求項１０または１１に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第２信号線電圧印加回路が、
複数の前記第２信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第２整流端子に接続された選択第２信号線に第１読み出し電圧を、前記選択第２信号線以外の前記第２信号線に第２読み出し電圧を印加し、
前記第１信号線電圧印加回路が、全ての前記第１信号線に対して電圧印加を行わずに開放し、
前記第３信号線電圧印加回路が、
複数の前記第３信号線のうち、前記選択メモリセルの前記第１トランジスタ端子に接続された選択第３信号線に第３読み出し電圧を、前記選択第３信号線以外の前記第３信号線に第４読み出し電圧を印加し、
前記第４信号線電圧印加回路が、全ての前記第４信号線に対して前記第２読み出し電圧を印加し、
前記第１読み出し電圧は、前記第２読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第３読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第４読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。
【請求項２１】
請求項１０または１１に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第４信号線電圧印加回路が、複数の前記第４信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第２トランジスタ端子に接続された選択第４信号線に第１読み出し電圧を、前記選択第４信号線以外の前記第４信号線に第２読み出し電圧を印加し、
前記第２信号線電圧印加回路が、全ての前記第２信号線に対して前記第２読み出し電圧を印加し、
前記第１信号線電圧印加回路が、全ての前記第１信号線に対して電圧印加を行わずに開放し、
前記第３信号線電圧印加回路が、複数の前記第３信号線のうち、前記選択メモリセルの前記第１トランジスタ端子に接続された選択第３信号線に第３読み出し電圧を、前記選択第３信号線以外の前記第３信号線に第４読み出し電圧を印加し、
前記第１読み出し電圧は、前記第２読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第３読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第４読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。
【請求項２２】
請求項１１に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第１信号線電圧印加回路が、全ての前記第１信号線に対して電圧印加を行わずに開放し、
前記第２信号線電圧印加回路が、全ての前記第２信号線に対して電圧印加を行わずに開放し、
前記第５信号線電圧印加回路が、複数の前記第５信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第２抵抗端子に接続された選択第５信号線に第１読み出し電圧を、前記選択第１信号線以外の前記第１信号線に第２読み出し電圧を印加し、
前記第３信号線電圧印加回路が、
複数の前記第３信号線のうち、前記選択メモリセルの前記第１トランジスタ端子に接続された選択第３信号線に第３読み出し電圧を、前記選択第３信号線以外の前記第３信号線に第４読み出し電圧を印加し、
前記第４信号線電圧印加回路が、全ての前記第４信号線に対して前記第２読み出し電圧を印加し、
前記第１読み出し電圧は、前記第２読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第３読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第４読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。
【請求項２３】
請求項１１に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第４信号線電圧印加回路が、複数の前記第４信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第２トランジスタ端子に接続された選択第４信号線に第１読み出し電圧を、前記選択第４信号線以外の前記第４信号線に第２読み出し電圧を印加し、
前記第３信号線電圧印加回路が、複数の前記第３信号線のうち、前記選択メモリセルの前記第１トランジスタ端子に接続された選択第３信号線に第３読み出し電圧を、前記選択第３信号線以外の前記第３信号線に第４読み出し電圧を印加し、
前記第５信号線電圧印加回路が、全ての前記第５信号線に対して前記第２読み出し電圧を印加し、
前記第１信号線電圧印加回路が、全ての前記第１信号線に対して電圧印加を行わずに開放し、
前記第２信号線電圧印加回路が、全ての前記第２信号線に対して電圧印加を行わずに開放し、
前記第１読み出し電圧は、前記第２読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第３読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第４読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。
【請求項２４】
請求項１２または１３に記載の不揮発性半導体記憶装置の駆動方法であって、
書き込み時において、
前記第１信号線電圧印加回路が、
複数の前記第１信号線のうち、書き込み対象の前記不揮発性メモリセルである選択メモリセルの前記第１抵抗端子に接続された選択第１信号線に第１書き込み電圧を、前記選択第１信号線以外の前記第１信号線に第２書き込み電圧を印加し、
前記第２信号線電圧印加回路が、
複数の前記第２信号線のうち、前記選択メモリセルの前記第２整流端子に接続された選択第２信号線に前記第２書き込み電圧を、前記選択第２信号線以外の前記第２信号線に前記第１書き込み電圧を印加し、
前記第３信号線電圧印加回路が、全ての前記第３信号線に対して、前記トランジスタ素子を非導通状態にするのに十分な範囲内の第３書き込み電圧を印加するか、または電圧印加を行わずに開放し、
前記第４信号線電圧印加回路が、全ての前記第４信号線に対して電圧印加を行わずに開放し、
前記第５信号線電圧印加回路が、全ての前記第５信号線に対して電圧印加を行わずに開放し、
前記第１書き込み電圧は、
前記選択メモリセルが備える前記第１整流素子が前記第１整流端子から前記第２整流端子に向かう整流作用を有する場合には前記第２書き込み電圧より高く、同整流素子が前記第２整流端子から前記第１整流端子に向かう整流作用を有する場合には前記第２書き込み電圧より低いことを特徴とする駆動方法。
【請求項２５】
請求項１２または１３に記載の不揮発性半導体記憶装置の駆動方法であって、
消去時において、
前記第１信号線電圧印加回路が、
複数の前記第１信号線のうち、消去対象の前記不揮発性メモリセルである選択メモリセルの前記第１抵抗端子に接続された選択第１信号線に第１消去電圧を、前記選択第１信号線以外の前記第１信号線に第２消去電圧を印加し、
前記第２信号線電圧印加回路が、全ての前記第２信号線に対して電圧印加を行わずに開放し、
前記第３信号線電圧印加回路が、全ての前記第３信号線に対して、前記トランジスタ素子を非導通状態にするのに十分な範囲内の第３書き込み電圧を印加するか、または電圧印加を行わずに開放し、
前記第４信号線電圧印加回路が、全ての前記第４信号線に対して電圧印加を行わずに開放し、
前記第５信号線電圧印加回路が、
複数の前記第５信号線のうち、前記選択メモリセルの前記第４整流端子に接続された選択第５信号線に前記第２消去電圧を、前記選択第５信号線以外の前記第５信号線に前記第１消去電圧を印加し、
前記第１消去電圧は、
前記選択メモリセルが備える前記第２整流素子が前記第３整流端子から前記第４整流端子に向かう整流作用を有する場合には前記第２消去電圧より高く、同整流素子が前記第４整流端子から前記第３整流端子に向かう整流作用を有する場合には前記第２消去電圧より低いことを特徴とする駆動方法。
【請求項２６】
請求項１２に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第１信号線電圧印加回路が、
複数の前記第１信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第１抵抗端子に接続された選択第１信号線に第１読み出し電圧を、前記選択第１信号線以外の前記第１信号線に第２読み出し電圧を印加し、
前記第２信号線電圧印加回路が、全ての前記第２信号線に対して電圧印加を行わずに開放し、
前記第３信号線電圧印加回路が、
複数の前記第３信号線のうち、前記選択メモリセルの前記第１トランジスタ端子に接続された選択第３信号線に第３読み出し電圧を、前記選択第３信号線以外の前記第３信号線に第４読み出し電圧を印加し、
前記第４信号線電圧印加回路が、全ての前記第４信号線に対して前記第２読み出し電圧を印加し、
前記第５信号線電圧印加回路が、全ての前記第５信号線に対して電圧印加を行わずに開放し、
前記第１読み出し電圧は、前記第２読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第３読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第４読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。
【請求項２７】
請求項１２に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第４信号線電圧印加回路が、複数の前記第４信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第２トランジスタ端子に接続された選択第４信号線に第１読み出し電圧を、前記選択第４信号線以外の前記第４信号線に第２読み出し電圧を印加し、
前記第１信号線電圧印加回路が、全ての前記第１信号線に対して前記第２読み出し電圧を印加し、
前記第２信号線電圧印加回路が、全ての前記第２信号線に対して電圧印加を行わずに開放し、
前記第３信号線電圧印加回路が、複数の前記第３信号線のうち、前記選択メモリセルの前記第１トランジスタ端子に接続された選択第３信号線に第３読み出し電圧を、前記選択第３信号線以外の前記第３信号線に第４読み出し電圧を印加し、
前記第５信号線電圧印加回路が、全ての前記第５信号線に対して電圧印加を行わずに開放し、
前記第１読み出し電圧は、前記第２読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第３読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第４読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。
【請求項２８】
請求項１３に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第２信号線電圧印加回路が、
複数の前記第２信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第２整流端子に接続された選択第２信号線に第１読み出し電圧を、前記選択第２信号線以外の前記第２信号線に第２読み出し電圧を印加し、
前記第１信号線電圧印加回路が、全ての前記第１信号線に対して電圧印加を行わずに開放し、
前記第３信号線電圧印加回路が、
複数の前記第３信号線のうち、前記選択メモリセルの前記第１トランジスタ端子に接続された選択第３信号線に第３読み出し電圧を、前記選択第３信号線以外の前記第３信号線に第４読み出し電圧を印加し、
前記第４信号線電圧印加回路が、全ての前記第４信号線に対して前記第２読み出し電圧を印加し、
前記第５信号線電圧印加回路が、全ての前記第５信号線に対して電圧印加を行わずに開放し、
前記第１読み出し電圧は、前記第２読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第３読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第４読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。
【請求項２９】
請求項１３に記載の不揮発性半導体記憶装置の駆動方法であって、
読み出し時において、
前記第４信号線電圧印加回路が、複数の前記第４信号線のうち、読み出し対象の前記不揮発性メモリセルである選択メモリセルの前記第２トランジスタ端子に接続された選択第４信号線に第１読み出し電圧を、前記選択第４信号線以外の前記第４信号線に第２読み出し電圧を印加し、
前記第５信号線電圧印加回路が、全ての前記第５信号線に対して前記第２読み出し電圧を印加し、
前記第１信号線電圧印加回路が、全ての前記第１信号線に対して電圧印加を行わずに開放し、
前記第２信号線電圧印加回路が、全ての前記第２信号線に対して電圧印加を行わずに開放し、
前記第３信号線電圧印加回路が、複数の前記第３信号線のうち、前記選択メモリセルの前記第１トランジスタ端子に接続された選択第３信号線に第３読み出し電圧を、前記選択第３信号線以外の前記第３信号線に第４読み出し電圧を印加し、
前記第１読み出し電圧は、前記第２読み出し電圧との差分値に係る電圧が前記可変抵抗素子の両端に印加された場合であっても該可変抵抗素子の抵抗値が変化しない範囲内の値であり、
前記第３読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を導通状態にするのに十分な範囲内の電圧値であり、
前記第４読み出し電圧は、前記選択メモリセルが備える前記トランジスタ素子を非導通状態にするのに十分な範囲内の電圧値であることを特徴とする駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧が印加されることで抵抗値が可逆的に変化する２端子構造の可変抵抗素子を含む不揮発性メモリセル、不揮発性半導体記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  ＲＡＭ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。しかしながら、現状のこれらメモリデバイスには各々一長一短があり、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリの各利点を併せ持つ「ユニバーサルメモリ」の理想実現には未だ遠い。
【０００３】
これら既存技術に対して、巨大磁性抵抗(ＣＭＲ：Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ)で知られるペロブスカイト構造をもつ材料に電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）（登録商標）が提案されている。この構成を図３１に示す。
【０００４】
図３１に示すように、従来構成の可変抵抗素子は、下部電極１０３と可変抵抗体１０２と上部電極１０１とが順に積層された構造となっており、上部電極１０１及び下部電極１０３間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下、適宜「スイッチング動作」という）によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。
【０００５】
この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセルそれぞれを行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、従来、１つのメモリセルが１つのトランジスタＴと１つの可変抵抗素子Ｒとで構成される「１Ｔ／１Ｒ型」メモリセルや、１つの可変抵抗素子Ｒのみから構成される「１Ｒ型」メモリセルが提案されている。このうち、１Ｔ／１Ｒ型メモリセルの構成例を図３２に示す。
【０００６】
図３２は１Ｔ／１Ｒ型のメモリセルによるメモリセルアレイの一構成例を示す等価回路図である。各メモリセルのトランジスタＴのゲートはワード線（Ｗ１〜Ｗｍ）に接続されており、各メモリセルのトランジスタＴのソースはソース線（Ｓ１〜Ｓｍ）に接続されている（ｎは自然数）。また、各メモリセル毎の可変抵抗素子Ｒの一方の電極はトランジスタＴのドレインに接続されており、可変抵抗素子Ｒの他方の電極はビット線（Ｂ１〜Ｂｎ）に接続されている（ｍは自然数）。
【０００７】
各ワード線Ｗ１〜Ｗｍはそれぞれワード線電圧印加回路１０６に接続され、各ソース線Ｓ１〜Ｓｍはそれぞれソース線電圧印加回路１０７に接続され、各ビット線Ｂ１〜Ｂｎはそれぞれビット線電圧印加回路１０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１０４内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線、ワード線及びソース線が選択される構成である。
【０００８】
図３３は、図３２におけるメモリセルアレイ１０４を構成する一メモリセルの断面模式図である。図３３に示される構成では、トランジスタＴと可変抵抗素子Ｒとでひとつのメモリセルを形成している。トランジスタＴは、ゲート絶縁膜１１３、ゲート電極１１４、及びドレイン拡散領域１１５とソース拡散領域１１６から構成されており、素子分離領域１１２を形成した半導体基板１１１の上面に形成される。可変抵抗素子Ｒは、下部電極１１８と可変抵抗体１１９と上部電極１２０とで構成されている。なお、図３３では、可変抵抗体１１９を下部電極１１８と上部電極１２０の間に配置した開口部内に配する構造としているが、図３１に示すようにこれを上から順次積層したひな段型の構造としても良い。
【０００９】
図３３では、トランジスタＴのゲート電極１１４がワード線を構成しており、ソース線配線１２４はコンタクト電極１２２を介してトランジスタＴのソース拡散領域１１６と電気的に接続している。また、ビット線配線１２３はコンタクト電極１２１を介して可変抵抗素子Ｒの上部電極１２０と電気的に接続し、可変抵抗素子Ｒの下部電極１１８はコンタクト電極１１７を介してトランジスタＴのドレイン拡散領域１１５と電気的に接続している。
【００１０】
このようにトランジスタＴと可変抵抗素子Ｒとが直列に配置される構成により、ワード線の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、さらにビット線の電位変化によって選択されたメモリセルの可変抵抗素子Ｒのみに選択的に書き込み、或いは消去することができる構成となっている。
【００１１】
図３４は、１Ｒ型のメモリセルの一構成例を示す等価回路図である。各メモリセルは可変抵抗素子Ｒのみから構成されており、可変抵抗素子Ｒの一方の電極はワード線（Ｗ１〜Ｗｍ）に、他方の電極はビット線（Ｂ１〜Ｂｎ）に接続されている。また、各ワード線Ｗ１〜Ｗｍはそれぞれワード線電圧印加回路１３３に接続され、各ビット線Ｂ１〜Ｂｎはそれぞれビット線電圧印加回路１３２に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１３１内の特定のメモリセルへの書込み、消去及び読み出し動作の為の特定のビット線及びワード線が選択される構成である。
【００１２】
図３５は図３４におけるメモリセルアレイ１３１を構成するメモリセルの一例を示す斜視構造模式図である。図３５に示されるように、上部電極配線１４３と下部電極配線１４１とがそれぞれ交差するように配列されており、これらの一方がビット線を形成し、他方がワード線を形成する。又、各電極の交点（通常、「クロスポイント」と呼ばれる）に可変抵抗体１４２を配した構造となっている。図３５の例では便宜上、上部電極１４３と可変抵抗体１４２を同じ形状に加工しているが、可変抵抗体１４２のスイッチング動作に対して電気的に寄与する部分は上部電極１４３と下部電極１４１の交差するクロスポイントの領域になる。
【００１３】
ところで、昨今の研究により、可変抵抗素子の抵抗値を変化させるに際しては、当該可変抵抗素子を流れる電流値が重要な役割を担っていることが分かってきた。このことは、言い換えれば、可変抵抗素子を備えたメモリセルに記憶されるデータを書き換えるためには、当該可変抵抗素子に対して十分な電流量を流すことが要求されることを意味する。従って、例えば記録容量を高めるためにトランジスタを小型化すると、トランジスタの電流供給能力が低下することから、可変抵抗素子に流れる電流量も低下し、この結果データの書き替えができなくなるという問題点が生じる。
【００１４】
このような問題点を解消すべく、従来２つの方法が提案されている。
【００１５】
下記特許文献１では、選択素子にダイオードを用いる方法が開示されている。特許文献１によれば、選択素子をダイオードにすることで、ダイオードが有する整流特性のため、データの書き換え時において、選択素子がトランジスタで構成される場合に比べて可変抵抗素子に対してより多くの電流を流すことができる。これによって、微細化による電流供給能力の低下がトランジスタよりも著しく小さくなるため、書き換えエラーの発生を抑制しながらも記憶装置の小型化の実現を図ることができる。
【００１６】
また、下記特許文献２では、１つの不揮発性メモリセルに対し、並列接続された３つのトランジスタを割り当てる方法が提案されている。これによれば、実効的なゲート幅が増大することから、トランジスタの電流供給能力を高めることが可能となる。
【００１７】
【特許文献１】米国特許第６２０４１３９号明細書
【特許文献２】特開２００７−１４９８００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記特許文献１に記載の方法の場合、メモリの容量が大きくなればなるほど、ダイオードの電位差がない時に流れる電流（以下では「オフ電流」という）が問題になる。データの読み出し時、選択素子以外の素子にも他方からのオフ電流が流れ、選択的に読み出しができなくなる。より大容量のメモリを実現すべく、選択素子にダイオードを用いた場合、ダイオードのオフ電流をできるだけゼロに近づける必要が生じる。このような課題は、可変抵抗材料を用いたいわゆるＲＲＡＭにおいて特に重要であるが、ＲＲＡＭのみならず、データの書き換え時に可変抵抗素子に電流が流れることによって情報を記憶する他の半導体記憶装置においても共通に存在する課題である。
【００１９】
また、トランジスタの小型化が進むと、上記特許文献２に記載の方法の場合であっても十分な電流量が確保できないおそれが生じる。また、より高速な書き換えを実現するためには、トランジスタの電流供給能力をよりいっそう高める必要が生じる。このような課題は、可変抵抗材料を用いたいわゆるＲＲＡＭにおいて特に重要であるが、ＲＲＡＭのみならず、データの書き換え時に可変抵抗素子に電流が流れることによって情報を記憶する他の半導体記憶装置においても共通に存在する課題である。
【００２０】
本発明は、上記の問題点に鑑み、トランジスタの電流供給能力を高めることなく、データの書き換えに必要な電流供給が可能で、且つ誤書き込み及び誤読み出しの防止された不揮発性メモリセル、及び不揮発性半導体記憶装置を提供することを目的とする。また、本発明は、このような不揮発性半導体記憶装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するための本発明に係る不揮発性メモリセルは、第１及び第２抵抗端子の２端子を有し、両端に電圧が印加されることで抵抗値が可逆的に変化する２端子構造の可変抵抗素子と、第１及び第２整流端子の２端子を有する第１整流素子と、ゲートを構成する第１トランジスタ端子、並びに、ドレイン及びソースを構成する第２及び第３トランジスタ端子の３端子を少なくとも有するトランジスタ素子と、を備え、前記第１抵抗端子が、第１信号線に接続し、前記第２抵抗端子が、前記第１整流端子に接続し、前記第２整流端子が、前記第１信号線とは異なる第２信号線に接続し、前記第１トランジスタ端子が、前記第１及び第２信号線とは異なる第３信号線に接続し、前記第２トランジスタ端子が、前記第１、第２及び第３信号線とは異なる第４信号線に接続し、前記第３トランジスタ端子が、前記第２整流端子、前記第１抵抗端子、または前記第２抵抗端子のいずれかに接続することを第１の特徴とする。
【００２２】
本発明に係る不揮発性メモリセルの上記第１の特徴によれば、書き込み処理時（または消去処理時）には、第１信号線と第２信号線の間に電圧を与えるとともに、トランジスタ素子を非導通とすることで、電流供給能力の高い第１整流素子と可変抵抗素子との直列回路の両端に電圧を印加することができる。このため、トランジスタ素子の電流制限を受けることなく、書き込み処理（または消去処理）を正しく実行することができる。
【００２３】
さらに、読み出し処理時には、トランジスタ素子を導通状態とするとともに、第１信号線と第４信号線の間に電圧を与えることで、トランジスタ素子を介して可変抵抗素子を流れる電流値を読み出すことができる。これにより、オフ電流の影響を受けることがないため、誤読み出しを防止することができる。
【００２４】
以上により、本特徴を有する不揮発性メモリセルによれば、メモリセル面積の拡大を抑制しながらも、書き込み、消去、及び読み出し時において、誤書き込みや誤読み出しが防止された不揮発性メモリセルを実現することができる。
【００２５】
また、本発明に係る不揮発性メモリセルは、上記第１の特徴に加えて、前記トランジスタ素子が、前記第１、第２、及び第３トランジスタ端子とは別の、バックゲートを構成する第４トランジスタ端子を備えており、前記第１整流素子が、前記第３トランジスタ端子を前記第１整流端子とし、前記第４トランジスタ端子を前記第２整流端子として構成されていることを第２の特徴とする。
【００２６】
本発明に係る不揮発性メモリセルの上記第２の特徴によれば、トランジスタ素子が４端子を備えるとともに、第３トランジスタ端子と第４トランジスタ端子の間で前記第１整流素子が形成されるため、上記第１の特徴の場合と比較して、誤書き込みや誤読み出しを防止しながらもメモリセルのさらなる小規模化を実現することができる。
【００２７】
また、本発明に係る不揮発性メモリセルは、上記第１の特徴に加えて、前記第３トランジスタ端子が前記第１抵抗端子に接続し、前記第２抵抗端子が、前記第１、第２、第３、及び第４信号線とは異なる第５信号線に接続することを第３の特徴とする。
【００２８】
また、本発明に係る不揮発性メモリセルは、上記第１の特徴に加えて、前記第１整流素子とは別の、第３及び第４整流端子の２端子を有する第２整流素子を備えており、前記第３トランジスタ端子が前記第１抵抗端子または前記第２抵抗端子に接続し、前記第３整流端子が、前記第２抵抗端子に電気的に接続し、前記第４整流端子が、前記第１、第２、第３、及び第４信号線とは異なる第５信号線に接続し、前記第１整流素子と前記第２整流素子は、いずれか一方が、前記第２抵抗端子に接続する側の整流端子から前記第２抵抗端子に接続しない側の整流端子に向かう整流特性を有し、他方が、前記第２抵抗端子に接続しない側の整流端子から前記第２抵抗端子に接続する側の整流端子に向かう整流特性を有することを第４の特徴とする。
【００２９】
本発明に係る不揮発性メモリセルの上記第４の特徴によれば、整流方向の異なる２つの整流素子を備えているため、書き込み処理時と消去処理時において、それぞれ可変抵抗素子に対して異なる方向に電流が流れるような条件下で電圧を印加することができる。これにより、同不揮発性メモリセルに対しバイポーラアクションを示す可変抵抗素子を利用することができる。
【００３０】
また、本発明に係る不揮発性メモリセルは、上記第４の特徴に加えて、前記トランジスタ素子が、前記第１、第２、及び第３トランジスタ端子とは別の、バックゲートを構成する第４トランジスタ端子を備えており、前記第２整流素子が、前記第３トランジスタ端子を前記第３整流端子とし、前記第４トランジスタ端子を前記第４整流端子として構成されていることを第５の特徴とする。
【００３１】
本発明に係る不揮発性メモリセルの上記第５の特徴によれば、上記第４の特徴と同様、整流方向の異なる２つの整流素子を備えているため、書き込み処理時と消去処理時において、それぞれ可変抵抗素子に対して異なる方向に電流が流れるような条件下で電圧を印加することができる。これにより、同不揮発性メモリセルに対しバイポーラアクションを示す可変抵抗素子を利用することができる。さらに、上記第４の特徴の場合と比較して、４端子構造のトランジスタ素子における第３トランジスタ端子と第４トランジスタ端子の間で前記第２整流素子が形成されるため、別途専用の第２整流素子を設ける必要がなく、メモリセルサイズの小規模化が図られる。
【００３２】
また、本発明に係る不揮発性メモリセルは、上記第１、第３または第４の特徴に加えて、前記第１整流素子が、ＰＮダイオード、ショットキダイオード、及びバリスタのいずれか一で構成されていることを第６の特徴とする。
【００３３】
また、本発明に係る不揮発性メモリセルは、上記第４の特徴に加えて、前記第２整流素子が、ＰＮダイオード、ショットキダイオード、及びバリスタのいずれか一で構成されていることを第７の特徴とする。
【００３４】
また、本発明に係る不揮発性半導体記憶装置は、前記第３トランジスタ端子が前記第２整流端子に接続する構成の上記第１または第２の特徴の不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されるともに、複数本が行方向に延伸する前記第１信号線、複数本が列方向に延伸する前記第２及び第３信号線、及び複数本が行方向または列方向に延伸する前記第４信号線を有してなるメモリセルアレイと、前記複数の第１信号線の中から選択された一または複数の前記第１信号線に対して電圧印加可能な第１信号線電圧印加回路と、前記複数の第２信号線の中から選択された一または複数の前記第２信号線に対して電圧印加可能な第２信号線電圧印加回路と、前記複数の第３信号線の中から選択された一または複数の前記第３信号線に対して電圧印加可能な第３信号線電圧印加回路と、前記複数の第４信号線の中から選択された一または複数の前記第４信号線に対して電圧印加可能な第４信号線電圧印加回路と、を備え、同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第１抵抗端子を共通の前記第１信号線に接続し、同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第２整流端子を共通の前記第２信号線に接続し、前記第１トランジスタ端子を共通の前記第３信号線に接続し、前記第４信号線が行方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、それぞれ前記第２トランジスタ端子を共通の前記第４信号線に接続することを第１の特徴とする。
【００３５】
また、本発明に係る不揮発性半導体記憶装置は、前記第３トランジスタ端子が前記第２抵抗端子に接続する構成の上記第１または第２の特徴の不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されるともに、複数本が行方向に延伸する前記第１信号線、複数本が列方向に延伸する前記第２及び第３信号線、及び複数本が行方向または列方向に延伸する前記第４信号線を有してなるメモリセルアレイと、前記複数の第１信号線の中から選択された一または複数の前記第１信号線に対して電圧印加可能な第１信号線電圧印加回路と、前記複数の第２信号線の中から選択された一または複数の前記第２信号線に対して電圧印加可能な第２信号線電圧印加回路と、前記複数の第３信号線の中から選択された一または複数の前記第３信号線に対して電圧印加可能な第３信号線電圧印加回路と、前記複数の第４信号線の中から選択された一または複数の前記第４信号線に対して電圧印加可能な第４信号線電圧印加回路と、を備え、同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第１抵抗端子を共通の前記第１信号線に接続し、同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第２整流端子を共通の前記第２信号線に接続し、前記第１トランジスタ端子を共通の前記第３信号線に接続し、前記第４信号線が行方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、それぞれ前記第２トランジスタ端子を共通の前記第４信号線に接続することを第２の特徴とする。
【００３６】
また、本発明に係る不揮発性半導体記憶装置は、前記第３トランジスタ端子が前記第１抵抗端子に接続する構成の上記第１の特徴を有する不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されるともに、複数本が行方向に延伸する前記第１及び第３信号線、複数本が列方向に延伸する前記第２信号線、及び複数本が行方向または列方向に延伸する前記第４信号線を有してなるメモリセルアレイと、前記複数の第１信号線の中から選択された一または複数の前記第１信号線に対して電圧印加可能な第１信号線電圧印加回路と、前記複数の第２信号線の中から選択された一または複数の前記第２信号線に対して電圧印加可能な第２信号線電圧印加回路と、前記複数の第３信号線の中から選択された一または複数の前記第３信号線に対して電圧印加可能な第３信号線電圧印加回路と、前記複数の第４信号線の中から選択された一または複数の前記第４信号線に対して電圧印加可能な第４信号線電圧印加回路と、を備え、同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第１抵抗端子を共通の前記第１信号線に接続し、前記第１トランジスタ端子を共通の前記第３信号線に接続し、同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第２整流端子を共通の前記第２信号線に接続し、前記第４信号線が行方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、それぞれ前記第２トランジスタ端子を共通の前記第４信号線に接続することを第３の特徴とする。
【００３７】
また、本発明に係る不揮発性半導体記憶装置は、上記第３の特徴を有する不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されるともに、複数本が行方向に延伸する前記第１信号線、複数本が列方向に延伸する前記第２信号線、複数本が行方向または列方向に延伸する前記第３及び第４信号線、及び、複数本が前記第３信号線と異なる方向に延伸する前記第５信号線を有してなるメモリセルアレイと、前記複数の第１信号線の中から選択された一または複数の前記第１信号線に対して電圧印加可能な第１信号線電圧印加回路と、前記複数の第２信号線の中から選択された一または複数の前記第２信号線に対して電圧印加可能な第２信号線電圧印加回路と、前記複数の第３信号線の中から選択された一または複数の前記第３信号線に対して電圧印加可能な第３信号線電圧印加回路と、前記複数の第４信号線の中から選択された一または複数の前記第４信号線に対して電圧印加可能な第４信号線電圧印加回路と、前記複数の第４信号線の中から選択された一または複数の前記第５信号線に対して電圧印加可能な第５信号線電圧印加回路と、を備え、同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第１抵抗端子を共通の前記第１信号線に接続し、同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第２整流端子を共通の前記第２信号線に接続し、前記第３信号線が行方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、それぞれ前記第１トランジスタ端子を共通の前記第３信号線に接続し、前記第４信号線が行方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、それぞれ前記第２トランジスタ端子を共通の前記第４信号線に接続し、前記第５信号線が行方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、それぞれ前記第２抵抗端子を共通の前記第５信号線に接続することを第４の特徴とする。
【００３８】
また、本発明に係る不揮発性半導体記憶装置は、前記第３トランジスタ端子が前記第２抵抗端子に接続する構成の上記第４または第５の特徴を有する不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されるともに、複数本が行方向に延伸する前記第１信号線、複数本が列方向にそれぞれ延伸する前記第２、第３、及び第５信号線、及び複数本が行方向または列方向に延伸する前記第４信号線を有してなるメモリセルアレイと、前記複数の第１信号線の中から選択された一または複数の前記第１信号線に対して電圧印加可能な第１信号線電圧印加回路と、前記複数の第２信号線の中から選択された一または複数の前記第２信号線に対して電圧印加可能な第２信号線電圧印加回路と、前記複数の第３信号線の中から選択された一または複数の前記第３信号線に対して電圧印加可能な第３信号線電圧印加回路と、前記複数の第４信号線の中から選択された一または複数の前記第４信号線に対して電圧印加可能な第４信号線電圧印加回路と、前記複数の第５信号線の中から選択された一または複数の前記第５信号線に対して電圧印加可能な第５信号線電圧印加回路と、を備え、同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第１抵抗端子を共通の前記第１信号線に接続し、同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第２整流端子を共通の前記第２信号線に接続し、前記第１トランジスタ端子を共通の前記第３信号線に接続し、前記第４整流端子を共通の前記第５信号線に接続し、前記第４信号線が行方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、それぞれ前記第２トランジスタ端子を共通の前記第４信号線に接続することを第５の特徴とする。
【００３９】
また、本発明に係る不揮発性半導体記憶装置は、前記第３トランジスタ端子が前記第１抵抗端子に接続する構成の上記第４の特徴を有する不揮発性メモリセルが行方向及び列方向にそれぞれ複数配列されるともに、複数本が行方向に延伸する前記第１及び第３信号線、複数本が列方向にそれぞれ延伸する前記第２及び第５信号線、及び複数本が行方向または列方向に延伸する前記第４信号線を有してなるメモリセルアレイと、前記複数の第１信号線の中から選択された一または複数の前記第１信号線に対して電圧印加可能な第１信号線電圧印加回路と、前記複数の第２信号線の中から選択された一または複数の前記第２信号線に対して電圧印加可能な第２信号線電圧印加回路と、前記複数の第３信号線の中から選択された一または複数の前記第３信号線に対して電圧印加可能な第３信号線電圧印加回路と、前記複数の第４信号線の中から選択された一または複数の前記第４信号線に対して電圧印加可能な第４信号線電圧印加回路と、前記複数の第５信号線の中から選択された一または複数の前記第５信号線に対して電圧印加可能な第５信号線電圧印加回路と、を備え、同一列に位置する複数の前記不揮発性メモリセルは、それぞれ前記第１抵抗端子を共通の前記第１信号線に接続し、前記第１トランジスタ端子を共通の前記第３信号線に接続し、同一行に位置する複数の前記不揮発性メモリセルは、それぞれ前記第２整流端子を共通の前記第２信号線に接続し、前記第４整流端子を共通の前記第５信号線に接続し、前記第４信号線が行方向に延伸する場合は同一列に位置する複数の前記不揮発性メモリセルが、列方向に延伸する場合は同一行に位置する複数の前記不揮発性メモリセルが、それぞれ前記第２トランジスタ端子を共通の前記第４信号線に接続することを第６の特徴とする。
【発明の効果】
【００４０】
本発明の構成によれば、トランジスタの電流供給能力を高めることなく、データの書き換えに必要な電流供給が可能で、且つ誤書き込み及び誤読み出しの防止された不揮発性メモリセル、及び不揮発性半導体記憶装置が実現できる。
【発明を実施するための最良の形態】
【００４１】
以下において、本発明に係る不揮発性メモリセル、不揮発性半導体記憶装置、及びその駆動方法の各実施形態について各図面を参照して説明する。
【００４２】
［第１実施形態］
図１は、不揮発性メモリセル及び不揮発性半導体記憶装置の第１実施形態（以下、適宜「本実施形態」という）の構成例を模式的に示す回路図である。図１に示される不揮発性半導体記憶装置１０は、可変抵抗素子Ｒ１１〜Ｒｍｎ（以下各可変抵抗素子の区別が不要の場合は単に可変抵抗素子Ｒとする）とトランジスタＴ１１〜Ｔｍｎ（以下各トランジスタの区別が不要の場合は単にトランジスタＴとする）とダイオードＤ１１〜Ｄｍｎ（以下各ダイオードの区別が不要の場合は単にダイオードＤとする）を備える不揮発性メモリセル１がｍ行ｎ列のマトリクス状に配置されて構成される。また、図２には、メモリセル１のみを抜き出して表示しており、可変抵抗素子、トランジスタ、ダイオードは単にＲ，Ｔ，Ｄと符号を付している。
【００４３】
可変抵抗素子Ｒは電圧の印加により抵抗値が変化する素子であり、ダイオードＤとトランジスタＴは可変抵抗素子に流れる電流を制御するための素子である。図１、図２に示される不揮発性メモリセル１は、可変抵抗素子ＲとダイオードＤ、並びに可変抵抗素子ＲとトランジスタＴが、それぞれ直列に接続されて直列回路を構成している。可変抵抗素子Ｒは、電圧を印加しない状態ではその抵抗値を変化させることがなく抵抗値が維持されるため、異なる抵抗値に応じて異なる情報を割り当てることで、図１の構成によって不揮発性半導体記憶装置を実現することができる。
【００４４】
図２に示すように、可変抵抗素子Ｒが端子ｒ１，ｒ２（第１抵抗端子，第２抵抗端子に相当）を備え、トランジスタＴがゲートを構成する端子ｔ１（第１トランジスタ端子に相当）、及びそれ以外の端子ｔ２，ｔ３（第２トランジスタ端子、第３トランジスタ端子に相当）を備え、ダイオードＤが端子ｄ１，ｄ２（第１整流端子，第２整流端子に相当）を備える。そして、端子ｒ１がビット線Ｂ（第１信号線に相当）に接続し、端子ｒ２がダイオードＤの端子ｄ１及びトランジスタＴの端子ｔ３に接続する。ダイオードＤは、他方の端子ｄ２をバルク線ＢＫ（第２信号線に相当）に接続し、トランジスタＴは、端子ｔ１をワード線Ｗ（第３信号線に相当）に、端子ｔ２をソース線（第４信号線に相当）にそれぞれ接続する。
【００４５】
再び図１に戻り、不揮発性半導体記憶装置１０においては、各ビット線Ｂ１〜Ｂｎ（以下各ビット線の区別が不要の場合は単にビット線Ｂとする）が列方向に配置され、ビット線Ｂの一端はビット線電圧印加回路１０５（第１信号線電圧印加回路に相当）に接続されている。また、ビット線Ｂと交差する行方向にワード線Ｗ１〜Ｗｍ（以下各ワード線の区別が不要の場合は単にワード線Ｗとする）、ソース線Ｓ１〜Ｓｍ（以下各ソース線の区別が不要の場合は単にソース線Ｓとする）、バルク線ＢＫ１〜ＢＫｍ（以下各バルク線の区別が不要の場合は単にバルク線ＢＫとする）がそれぞれ配置されている。バルク線ＢＫの一端はバルク線電圧印加回路１０８（第２信号線電圧印加回路に相当）に接続し、ワード線Ｗの一端はワード線電圧印加回路１０６（第３信号線電圧印加回路に相当）に接続し、ソース線Ｓの一端はソース線電圧印加回路１０７（第４信号線電圧印加回路に相当）に接続する。つまり、ビット線Ｂ、ソース線Ｓ、バルク線ＢＫ、及びワード線Ｗはマトリクス状に配置され、ビット線Ｂと、バルク線ＢＫ、ワード線Ｗ及びソース線Ｓが交差する位置に各可変抵抗素子Ｒが配置されてメモリセルアレイを構成している。そして、周辺回路は、ビット線電圧印加回路１０５、ワード線電圧印加回路１０６、ソース線電圧印加回路１０７、バルク線電圧印加回路１０８で構成される。周辺回路には例えばＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）を用いる。
【００４６】
また、可変抵抗素子Ｒとしては、超巨大磁気抵抗や高温超伝導を示すペロブスカイト型結晶構造、及び遷移金属の酸化物及び遷移金属の酸窒化物を有する抵抗材料を抵抗体として備える。具体的な抵抗材料としては、Ｐｒ（１−ｘ）ＣａｘＭｎＯ３  （０＜ｘ＜１）、Ｌａ（１−ｘ）ＣａｘＭｎＯ３  （０＜ｘ＜１）、Ｎｄ（１−ｘ）ＳｒｘＭｎＯ３（０＜ｘ＜１）、Ｓｒ２ＦｅＭｏＯ６、Ｓｒ２ＦｅＷＯ６、ＴｉＯ２、ＴｉＯＮ、ＮｉＯ、ＣｕＯ、ＣｏＯ、Ｃｏ３Ｏ４、Ｆｅ２Ｏ３、Ｆｅ３Ｏ４などを用いる。このような抵抗材料により構成された抵抗は、電圧の印加により抵抗（抵抗値）が変化するので、その変化する前後の抵抗値を信号に置き換えることにより、記憶手段として用いることができる。
【００４７】
図３は、可変抵抗素子Ｒの両端にパルス幅の異なる電圧を交互に印加した場合の、印加後の可変抵抗素子Ｒの抵抗値並びに印加時に流れる最大電流値を示したグラフである。図３では、可変抵抗素子Ｒに対し、電圧＋２．６Ｖでパルス幅５００ｎｓのパルス電圧（図面上では「＋２．６Ｖ」と表記）と、電圧＋２．０Ｖでパルス幅３５ｎｓのパルス電圧（図面上では「＋２．０Ｖ」と表記）を交互に印加し、各電圧印加時に可変抵抗素子に流れた最大電流（図面上では「書き込み時の電流」と表記）と、各電圧印加後に測定される抵抗値（図面上では「書き込み後抵抗値」と表記）の測定結果の範囲をグラフ上に表示している。なお、図３において、書き込み後抵抗値は、０．５Ｖの電圧を印加して読み出された電流量に基づいて測定された抵抗値を表記している。
【００４８】
図３を参照すれば、可変抵抗素子Ｒには、書き込み時において約４．０ｍＡ±０．３ｍＡの電流が流れることが分かる。言い換えれば、可変抵抗素子Ｒに対して抵抗値を変化させるべく電圧印加を行う場合には、最大で約４．０ｍＡ＋０．３ｍＡ程度の電流を可変抵抗素子Ｒに対して流すことができるような状況であることが必要となる。
【００４９】
図４は、トランジスタＴ及びダイオードＤの電気的特性を示すグラフであり、（ａ）がトランジスタＴ、（ｂ）がダイオードＤの特性を示している。
【００５０】
図４（ａ）は、トランジスタＴにおいて、ソース−ドレイン間の電圧とドレイン電流の関係を、ゲート電圧（図面上では「Ｖｇ」と表記）に応じて測定したグラフである。図４（ａ）によれば、ゲート電圧を０Ｖ〜６．０Ｖまで変化させることで、最大約２．５ｍＡの電流を流すことができることが分かる。
【００５１】
また、図４（ｂ）は、ダイオードＤにおいて、両端に印加する電圧とそのときに流れる電流量の関係を測定したグラフである。図４（ｂ）によれば、順バイアスで約＋０．７Ｖの閾値電圧を持ち、＋２．０Ｖの順バイアスで約８．０ｍＡの電流を流す一方、逆バイアスでは順バイアスと比較して殆ど電流を流さないような整流特性を示している。
【００５２】
図３を参照して前述したように、可変抵抗素子Ｒに対して書き込み処理を行う場合には、約４．０ｍＡ＋０．３ｍＡ程度の電流を流す必要がある。このため、図４（ａ）に示すように、トランジスタＴと可変抵抗素子Ｒが直列に接続されているとすれば、トランジスタＴの電流制限に由来して、可変抵抗素子Ｒには２．５ｍＡ程度しか電流を流すことができず、この結果正しく書き込み処理が行えない可能性がある。これに対し、図４（ｂ）に示すように、ダイオードＤと可変抵抗素子Ｒが直列に接続されている場合であって、ダイオードの整流方向が順方向であれば、書き込み処理に必要な４．０ｍＡ＋０．３ｍＡ程度より大きい電流を可変抵抗素子Ｒに対して流すことができるため、正しく書き込み処理が行える。
【００５３】
すなわち、可変抵抗素子Ｒに書き込むための電流を流すためには、可変抵抗素子ＲがトランジスタＴではなく、ダイオードＤに接続された構造が有効であることが分かる。一方、読み出し時においては、オフ電流の影響を考慮すれば、従来と同様に可変抵抗素子ＲがトランジスタＴに接続された構造が有効であることが分かる。
【００５４】
図１並びに図２を参照すれば、本実施形態の不揮発性メモリセルは、可変抵抗素子Ｒの端子ｒ２にダイオードＤの端子ｄ１とトランジスタＴの端子ｔ３が接続している。そして、ダイオードのＤの端子ｄ２にはバルク線ＢＫが接続し、トランジスタＴの端子ｔ３にはソース線Ｓが接続している。従って、トランジスタＴを非導通とした状態で、可変抵抗素子Ｒの端子ｒ１に接続しているビット線Ｂと、ダイオードＤの端子ｄ２に接続しているバルク線ＢＫの間に電位差を生じさせることで、可変抵抗素子ＲとダイオードＤの直列回路の両端に電圧を与えることができる。また、ワード線Ｗに電圧を印加してトランジスタＴを導通させた状態で、ビット線Ｂとソース線Ｓの間に電位差を生じさせることで、可変抵抗素子ＲとトランジスタＴの直列回路の両端に電圧を与えることができる。つまり、本実施形態に係る不揮発性メモリセル１の構成によれば、書き込み処理時（並びに消去処理時）においては、ダイオードＤを介して可変抵抗素子Ｒの両端に電圧を印加し、読み出し処理時においてはトランジスタＴを介して可変抵抗素子Ｒの両端に電圧を印加することができる。従って、書き込み時に必要な電流量を可変抵抗素子Ｒに供給することができるとともに、読み出し時にオフ電流の影響を受けることがない。つまり、書き込みエラーや誤読み出しを防ぐことができる。
【００５５】
次に、図１に示す不揮発性半導体記憶装置１０に対する書き込み、消去、及び読み出しの各処理を行う際の電圧印加方法につき、説明する。なお、以下では、ビット線Ｂ２，ワード線Ｗ２，ソース線Ｓ２，バルク線ＢＫ２がそれぞれ接続されている不揮発性メモリセル１（以下、適宜「選択メモリセル１」という）に対して書き込み、消去、及び読み出しの各処理を行うものとして説明する。また、図２に示すように、本実施形態におけるダイオードＤは、端子ｄ１からｄ２に向かう方向に整流特性を有するものとして説明する。
【００５６】
図５は、図１に示す不揮発性半導体記憶装置１０の書き込み、消去及び読み出し時の各処理時における各信号線に対する印加電圧の状態を示す表である。（ａ）は書き込み時の印加電圧状態を示し、（ｂ）は読み出し時の印加電圧状態を示している。
【００５７】
書き込み時には、ビット線電圧印加回路１０５が、ビット線Ｂ２（選択ビット線）に対して電圧Ｖｗ（第１書き込み電圧に相当）を、ビット線Ｂ２以外のビット線（非選択ビット線）に対して接地電圧（第２書き込み電圧に相当）をそれぞれ印加する。また、バルク線電圧印加回路１０８が、バルク線ＢＫ２（選択バルク線）に対して接地電圧（第２書き込み電圧）を、バルク線ＢＫ２以外のバルク線（非選択バルク線）に対して電圧Ｖｗ（第１書き込み電圧）をそれぞれ印加する。さらに、ワード線電圧印加回路１０６は各ワード線をフローティング状態とし、ソース線電圧印加回路１０７が各ソース線をフローティング状態とする。
【００５８】
このように各信号線に対して電圧が印加されるとき、書き込み対象の選択メモリセル１においては、可変抵抗素子Ｒの端子ｒ１に電圧Ｖｗが、ダイオードＤの端子ｄ２に接地電圧がそれぞれ印加されているため、可変抵抗素子ＲとダイオードＤからなる直列回路の両端に電位差Ｖｗが生じている。これにより、選択メモリセル１が備える可変抵抗素子Ｒの両端には書き込み用の電圧が印加される結果、可変抵抗素子Ｒの抵抗値が変化して書き込み処理が行われる。
【００５９】
なお、このとき、トランジスタＴの端子ｔ１（ゲート端子）、及び端子ｔ２はいずれもフローティング状態となっているため、ビット線Ｂ２に電圧が印加されても、トランジスタＴを介して電流が流れるということはなく、ダイオードＤを介して電流が流れる構成となる。
【００６０】
また、選択メモリセル１と同一列に配列された他のメモリセルにおいては、可変抵抗素子Ｒの端子ｒ１は選択ビット線に接続されているため電圧Ｖｗが印加される一方、ダイオードＤの端子ｄ２は非選択バルク線に接続されているため、接地電圧ではなく電圧Ｖｗが印加される。このため、可変抵抗素子ＲとダイオードＤの直列回路の両端には電位差が発生せず、かかる可変抵抗素子Ｒに対しては書き込み処理が行われない。
【００６１】
また、選択メモリセル１と同一行に配列された他のメモリセルにおいては、可変抵抗素子Ｒの端子ｒ１は非選択ビット線に接続されているため接地電圧が印加される一方、ダイオードＤの端子ｄ２は選択バルク線に接続されているため、接地電圧が印加される。このため、可変抵抗素子ＲとダイオードＤの直列回路の両端には電位差が発生せず、かかる可変抵抗素子Ｒに対しては書き込み処理が行われない。
【００６２】
さらに、選択メモリセル１と非同一列かつ非同一行に配列された他のメモリセルにおいては、可変抵抗素子Ｒの端子ｒ１は非選択ビット線に接続されているため接地電圧が印加される一方、ダイオードＤの端子ｄ２は非選択バルク線に接続されているため電圧Ｖｗが印加される。従って、可変抵抗素子ＲとダイオードＤの直列回路の両端には電位差が発生する。しかしながら、ダイオードＤは端子ｄ１からｄ２に向かう整流特性を有するため、ダイオードＤの端子ｄ２側が可変抵抗素子Ｒの端子ｒ１よりも高電位になった場合であっても、ダイオードＤの端子ｄ２から可変抵抗素子Ｒ１の端子ｒ１側に向かう電流は流れない。このため、可変抵抗素子Ｒに対しては書き込み処理が行われない。
【００６３】
従って、図５（ａ）に示すような印加電圧状態とすることで、選択メモリセル１に対してのみ書き込み処理を実行することができる。
【００６４】
また、消去処理時においては、可変抵抗素子Ｒがモノポーラアクションを行う特性を有する場合、すなわち、印加電圧が、同一極性であってパルス幅を変化させることで可変抵抗素子を可逆的に変化可能な特性を有する場合であれば、第１書き込み電圧に変えて、パルス幅の異なる第１消去電圧を印加することで、選択メモリセル１に対してのみ消去処理を実行することができる。
【００６５】
読み出し処理時においては、図５（ｂ）に示すように、ビット線電圧印加回路１０５が、選択ビット線Ｂ２に対して電圧Ｖｒ（第１読み出し電圧に相当）を、非選択ビット線に対して接地電圧（第２読み出し電圧に相当）をそれぞれ印加する。また、バルク線電圧印加回路１０８が、各バルク線をフローティング状態とする。また、ワード線電圧印加回路１０６が、選択メモリセル１のトランジスタＴの端子ｔ１に接続するワード線Ｗ２（選択ワード線）に対して電圧Ｖｇ（第３読み出し電圧に相当）を、ワード線Ｗ２以外のワード線（非選択ワード線）に対して接地電圧（第４読み出し電圧に相当）をそれぞれ印加する。さらに、ソース線電圧印加回路１０７が、各ソース線に対して接地電圧（第２読み出し電圧）を印加する。
【００６６】
なお、ここで、第１及び第２読み出し電圧は、両電位差に係る電圧が可変抵抗素子Ｒの両端に印加された場合においても当該可変抵抗素子Ｒの抵抗値が変化しない範囲内の電圧値であるとする。本実施形態においては、電圧Ｖｒが可変抵抗素子Ｒの両端に印加された場合であっても当該可変抵抗素子Ｒの抵抗値が変化しないものとする。また、第３読み出し電圧Ｖｇは、当該電圧が端子ｔ１に印加されたトランジスタＴが導通状態となるような範囲内の電圧であるとする。また、第４読み出し電圧（ここでは接地電圧としている）は、当該電圧が端子ｔ１に印加されたトランジスタＴが非導通状態となるような範囲内の電圧であるとする。
【００６７】
このように各信号線に対して電圧が印加されるとき、読み出し対象の選択メモリセル１においては、可変抵抗素子Ｒの端子ｒ１に電圧Ｖｒが印加されるとともに、トランジスタＴの端子ｔ２には接地電圧が印加される。さらにこのとき、電圧Ｖｇが端子ｔ１に印加されることでトランジスタＴは導通状態となっている。従って、選択メモリセル１が備える可変抵抗素子ＲとトランジスタＴからなる直列回路の両端には電位差Ｖｒが生じている。これにより、可変抵抗素子Ｒを流れる電流値を、トランジスタＴを介して選択ソース線Ｓ２から検知することができ、可変抵抗素子Ｒの抵抗値を認識することができる。言い換えれば、選択メモリセルの読み出し処理を実行することができる。
【００６８】
なお、このとき、ダイオードＤの端子ｄ２に接続された各バルク線はフローティング状態となっているため、ビット線Ｂ２に電圧が印加されても、ダイオードＤを介して電流が流れるということはなく、導通状態のトランジスタＴを介してソース線Ｓに電流が流れる構成となる。
【００６９】
また、選択メモリセル１と同一列に配列された他のメモリセルにおいては、可変抵抗素子Ｒの端子ｒ１は選択ビット線に接続されているため電圧Ｖｒが印加される一方、トランジスタＴの端子ｔ１は非選択ワード線に接続されているため、接地電圧が印加されており、トランジスタＴが非導通状態である。このため、可変抵抗素子Ｒを流れる電流がトランジスタＴを介してソース線から読み出されるということはない。
【００７０】
また、選択メモリセル１と同一行に配列された他のメモリセルにおいては、可変抵抗素子Ｒの端子ｒ１は非選択ビット線に接続されているため接地電圧が印加される一方、トランジスタＴの端子ｔ１は選択ワード線に接続されているため、電圧Ｖｇが印加されており、同トランジスタＴは導通状態を示す。しかし、トランジスタＴの端子ｔ３は選択ソース線に接続されており、接地電圧が印加されているため、可変抵抗素子ＲとトランジスタＴの直列回路の両端には電位差が発生しない。このため、可変抵抗素子Ｒを電流が流れず、同素子Ｒの抵抗値の読み出しは行われない。
【００７１】
さらに、選択メモリセル１と非同一列かつ非同一行に配列された他のメモリセルにおいては、トランジスタＴの端子ｔ１が非選択ワード線に接続されているため、接地電圧が印加されており、トランジスタＴが非導通状態である。このため、可変抵抗素子Ｒを流れる電流がトランジスタＴを介してソース線から読み出されるということはない。
【００７２】
従って、図５（ｂ）に示すような印加電圧状態とすることで、選択メモリセル１に対してのみ読み出し処理を実行することができる。
【００７３】
図６は、本実施形態の不揮発性メモリセル１に対する印加パルス極性と書き込み後抵抗値と書き込み時の電流との関係を示すグラフである。初期状態に対し、トランジスタＴの電流供給能力以上の電流を流す、いわゆるフォーミングプロセスを行った後、所定のパルス電圧を交互に印加し、各パルス電圧印加後の可変抵抗素子Ｒの抵抗値を読み出してグラフ化したものである。フォーミングプロセスは、電圧＋５．０Ｖ、パルス幅１．０μｓの電圧を印加することで行っており、図６内では単に「フォーミング」と表記している。また、フォーミングプロセス終了後においては、電圧＋２．６Ｖ、パルス幅５００ｎｓのパルス電圧（図６内では単に「＋２．６Ｖ」と表記）と、電圧＋２．０Ｖ、パルス幅３５ｎｓのパルス電圧（図６内では単に「＋２．０Ｖ」と表記）を交互に印加し、各印加後において、０．５Ｖの読み出し電圧を印加して可変抵抗素子Ｒの抵抗値を読み出している。
【００７４】
図６によれば、書き込み時に４．０ｍＡ程度の電流を必要とする上、さらにフォーミングプロセス時には約７．８ｍＡ程度の電流を必要とする。ここで、本実施形態の構成によれば、上述したように、書き込み時において可変抵抗素子ＲとダイオードＤの直列回路を介して電流を流すことができる。図４（ｂ）に示すように、ダイオードＤは正極性の範囲内においては、閾値電圧以上であれば十分高い電流を流すことができるため、フォーミングプロセス時において＋５．０Ｖの電圧を印加してもフォーミングプロセスに必要な約７．８ｍＡ程度の電流以上の電流を流すことが可能である。当然に、フォーミングプロセス時以外の通常の書き込み処理に必要な４．０ｍＡ程度の電流以上の電流も流すことができる。すなわち、本実施形態の構成であれば、通常の書き込み処理に加え、フォーミングプロセスも実行することができる。
【００７５】
図７は、本実施形態の不揮発性メモリセル１に対する印加パルス極性と書き込み後抵抗値と書き込み時の電流との関係を示すグラフであり、図６の場合と比べて、可変抵抗素子Ｒの材料、組成比、または製造方法を異ならせて製造したものである。なお、図６ではフォーミングプロセス時における電流値の表記を省略している。
【００７６】
図７に示すグラフは、図６の場合と同様、所定のパルス電圧を交互に印加し、各パルス電圧印加後の可変抵抗素子Ｒの抵抗値を読み出してグラフ化したものである。具体的には、電圧＋２．０Ｖ、パルス幅５００ｎｓのパルス電圧（図７内では単に「＋２．０Ｖ」と表記）と、電圧＋１．４Ｖ、パルス幅３５ｎｓのパルス電圧（図７内では単に「＋１．４Ｖ」と表記）を交互に印加し、各印加後において、０．５Ｖの読み出し電圧を印加して可変抵抗素子Ｒの抵抗値を読み出している。
【００７７】
図７によれば、＋２．０Ｖのパルス電圧を印加したときの電流は約３．８ｍＡを示す一方、＋１．４Ｖのパルス電圧を印加したときの電流は約１．５ｍＡを示す。ここで、図４（ａ）を参照して上述したように、トランジスタＴは最大２．５ｍＡ程度の電流を流すことができる。これにより、トランジスタＴは、可変抵抗素子Ｒに対して＋２．０Ｖのパルス電圧を印加したときに発生する電流については流すことができないものの、可変抵抗素子Ｒに対して＋１．４Ｖのパルス電圧を印加したときに発生する電流は流すことが可能であることが分かる。つまり、＋２．０Ｖのパルス電圧を印加することを「書き込み処理」、＋１．４Ｖのパルス電圧を印加することを「消去処理」と呼称するとすれば、書き込み処理においては、ダイオードＤを介して可変抵抗素子Ｒに対して電圧を印加する必要があるものの、消去処理においては、ダイオードＤを介して電圧を印加する場合の他、トランジスタＴを介して電圧を印加することも可能であるということが分かる。
【００７８】
図８は、図１に示す不揮発性半導体記憶装置１０の消去処理時における各信号線に対する印加電圧の状態を示す表である。なお、ここでいう不揮発性半導体記憶装置１０は、図７に示すような電気的特性を有する可変抵抗素子Ｒを各メモリセルに備えるものとする。なお、書き込み処理、及び読み出し処理については、図５の場合と電圧印加状態を同じくするため、説明を割愛する。
【００７９】
図８に示すように、消去処理時において、ビット線電圧印加回路１０５が、選択ビット線Ｂ２に対して電圧Ｖｄ（第１消去電圧に相当）を、非選択ビット線に対して接地電圧（第２消去電圧に相当）をそれぞれ印加する。また、バルク線電圧印加回路１０８が、各バルク線をフローティング状態とする。また、ワード線電圧印加回路１０６が、選択メモリセル１のトランジスタＴの端子ｔ１に接続するワード線Ｗ２（選択ワード線）に対して電圧Ｖｇ（第３消去電圧に相当）を、ワード線Ｗ２以外のワード線（非選択ワード線）に対して接地電圧（第４消去電圧に相当）をそれぞれ印加する。さらに、ソース線電圧印加回路１０７が、各ソース線に対して接地電圧（第２消去電圧）を印加する。
【００８０】
なお、ここで、第３消去電圧Ｖｇは、当該電圧が端子ｔ１に印加されたトランジスタＴが導通状態となるような範囲内の電圧であるとする。また、第４消去電圧（ここでは接地電圧としている）は、当該電圧が端子ｔ１に印加されたトランジスタＴが非導通状態となるような範囲内の電圧であるとする。
【００８１】
このように各信号線に対して電圧が印加されるとき、消去対象の選択メモリセル１においては、可変抵抗素子Ｒの端子ｒ１に電圧Ｖｄが印加されるとともに、トランジスタＴの端子ｔ２には接地電圧が印加される。さらにこのとき、電圧Ｖｇが端子ｔ１に印加されることでトランジスタＴは導通状態となっている。従って、選択メモリセル１が備える可変抵抗素子ＲとトランジスタＴからなる直列回路の両端には電位差Ｖｄが生じている。ここで、図７に示したように、可変抵抗素子Ｒに対して消去電圧（ここでいうＶｄ）が両端に印加されることで生じる電流量は、トランジスタＴの電流供給能力の範囲内であるため、トランジスタＴを介して消去電圧が印加された場合であっても、消去処理に必要な電流量を可変抵抗素子Ｒに対して流すことができ、これによって可変抵抗素子Ｒは正しく消去処理が行われる。
【００８２】
なお、このとき、ダイオードＤの端子ｄ２に接続された各バルク線はフローティング状態となっているため、ビット線Ｂ２に電圧が印加されても、ダイオードＤを介して電流が流れるということはなく、導通状態のトランジスタＴを介してソース線Ｓに電流が流れる構成となる。
【００８３】
また、選択メモリセル１と同一列に配列された他のメモリセルにおいては、可変抵抗素子Ｒの端子ｒ１は選択ビット線に接続されているため電圧Ｖｄが印加される一方、トランジスタＴの端子ｔ１は非選択ワード線に接続されているため、接地電圧が印加されており、トランジスタＴが非導通状態である。このため、可変抵抗素子Ｒの両端に消去処理に必要な電圧が印加されず、かかるメモリセルに対する消去処理は行われない。
【００８４】
また、選択メモリセル１と同一行に配列された他のメモリセルにおいては、可変抵抗素子Ｒの端子ｒ１は非選択ビット線に接続されているため接地電圧が印加される一方、トランジスタＴの端子ｔ１は選択ワード線に接続されているため、電圧Ｖｇが印加されており、同トランジスタＴは導通状態を示す。しかし、トランジスタＴの端子ｔ３は接地電圧が印加されているため、可変抵抗素子ＲとトランジスタＴの直列回路の両端には電位差が発生しない。このため、かかるメモリセルに対する消去処理は行われない。
【００８５】
さらに、選択メモリセル１と非同一列かつ非同一行に配列された他のメモリセルにおいては、トランジスタＴの端子ｔ１が非選択ワード線に接続されているため、接地電圧が印加されており、トランジスタＴが非導通状態である。このため、このため、可変抵抗素子Ｒの両端に消去処理に必要な電圧が印加されず、かかるメモリセルに対する消去処理は行われない。
【００８６】
従って、図８に示すような印加電圧状態とすることで、選択メモリセル１に対してのみ消去処理を実行することができる。
【００８７】
なお、図８の表に示した消去処理の電圧印加状態は、図５に示す読み出し処理の電圧印加状態と比較して、印加電圧の大小が異なる以外は同じである。すなわち、消去処理時において、トランジスタＴの電流供給能力を超えない範囲内の電流が可変抵抗素子Ｒに流れる場合においては、図５（ａ）に示す電圧印加方法の他、図８に示す電圧印加方法によっても消去処理を実行することができる。
【００８８】
なお、上述した本実施形態において、ビット線Ｂが列方向に延伸し、ワード線Ｗ、ソース線Ｓ、バルク線ＢＫがそれぞれ行方向に延伸する構成としたが、少なくともビット線Ｂとワード線Ｗ、並びにビット線とバルク線ＢＫがそれぞれ交差する構成であれば、延伸方向が行方向か列方向かは不問である。また、ソース線Ｓは、ビット線Ｂの延伸方向にかかわらず、行方向または列方向のいずれの方向に延伸する構成であっても構わない。
【００８９】
また、上記において、不揮発性メモリセル１０に対する書き込み処理時に、ワード線電圧印加回路１０６が各ワード線をフローティング状態にするものとしたが、各トランジスタＴを非導通状態にするのに十分な範囲内の電圧（第３書き込み電圧に相当）を印加するものとしても良い。
【００９０】
さらに、ダイオードＤは端子ｄ１からｄ２に向かう方向に整流特性を有するものとして説明したが、端子ｄ２からｄ１に向かう方向に整流特性を有する場合であれば、電圧の大小関係を反転させることで同様に書き込み、消去及び読み出しの各処理を実現することができる。
【００９１】
図９は、本実施形態に係る不揮発性半導体記憶装置の概略的構造図であり、（ａ）が平面図を、（ｂ）、（ｃ）、（ｄ）が、それぞれ（ａ）内のＬ１−Ｌ２断面図、Ｌ３−Ｌ４断面図、及びＬ５−Ｌ６断面図を示している。
【００９２】
Ｐ型の半導体基板３５上に、素子分離絶縁膜３６で分離されたＮ型の不純物拡散領域４０、３０が形成されている。不純物拡散領域４０は、複数本が行方向に延伸するウェル領域を形成しており、これがバルク線ＢＫを構成する。また、不純物拡散領域４０内には、導電型の異なるＰ型の不純物拡散領域３１が形成されており、Ｐ型不純物拡散領域３１とＮ型不純物拡散領域４０によってダイオードＤが形成されている。
【００９３】
半導体基板３５の上層には層間絶縁膜１３が形成されており、層間絶縁膜１３内には適宜コンタクト電極２１が形成されており、該電極２１を介して不純物拡散領域３１または３０に対して電気的に接続される。
【００９４】
Ｎ型不純物拡散領域３０に挟まれた領域の上層には、ゲート酸化膜２８を介してゲート電極２７が形成されており、このＮ型不純物拡散領域３０とゲート酸化膜２８、及びゲート電極２７によってＮチャネル型トランジスタＴが形成されている。このトランジスタＴは、各クロスポイント領域に形成される。
【００９５】
トランジスタＴを構成する不純物拡散領域３０のうち、一方はコンタクト電極２１を介して配線層４２、及びその上層の可変抵抗素子Ｒに接続される。また、他方は、コンタクト電極２１を介してソース線Ｓを構成する配線層と電気的に接続される。
【００９６】
可変抵抗素子Ｒの上層には、ビット線Ｂを構成する配線層が列方向に複数本延伸して形成されており、可変抵抗素子Ｒと電気的に接続する。
【００９７】
また、トランジスタＴのゲート電極２７の上層には、ワード線Ｗを構成する配線層が行方向に複数本延伸して形成されており、ゲート電極２７と電気的に接続する。なお、図９（ｃ）に示すように、ワード線Ｗの上層には層間絶縁膜１６が形成され、ワード線Ｗとビット線Ｂとの絶縁が保たれている。
【００９８】
なお、図９（ｄ）に示すように、コンタクト電極２１を介してバルク線ＢＫに電気的に接続される配線層４３が形成されており、この配線層４３を介してバルク線ＢＫに電圧が印加される。この配線層４３は、バルク線電圧印加回路１０８に接続される。
【００９９】
なお、上記図９では、素子分離絶縁膜３６が、埋め込み素子分離法で形成された場合の構造を図示しているが、素子を電気的に絶縁する目的で絶縁膜を形成する方法であれば、当然に埋め込み素子分離法に限定されるものではなく、ＬＯＣＯＳ分離法やＳＯＩ分離法などで実現しても良い。
【０１００】
また、図９では、Ｐ型の半導体基板３５にＮ型の埋め込み層（不純物拡散領域４０）を設け、さらにその上にＰ型のウェル（不純物拡散領域３１）を形成する３層構造のウェルによってダイオードＤ及びトランジスタＴを実現したが、Ｎ型の半導体基板上にＰ型ウェルを設けてなる２層構造で実現しても良い。さらに、基板並びに拡散領域の導電型を反転して形成しても構わない。
【０１０１】
［第２実施形態］
図１０は、不揮発性メモリセル及び不揮発性半導体記憶装置の第２実施形態（以下、適宜「本実施形態」という）の構成例を模式的に示す回路図であり、図１に示される第１実施形態の場合と比較して、ソース線の延伸方向が列方向である点のみが異なる。この場合において、書き込み処理については第１実施形態の場合と電圧印加方法を同じくするため説明を割愛し、以下では読み出し処理並びに消去処理についてのみ説明を行う。
【０１０２】
図１１は、本実施形態の不揮発性半導体記憶装置において、読み出し処理時における電圧印加状態を示す表である。
【０１０３】
図１１に示す印加方法の場合、読み出し処理時において、ソース線電圧印加回路１０７が、選択ソース線Ｓ２に対して電圧Ｖｒ（第１読み出し電圧に相当）を、非選択ソース線に対して接地電圧（第２読み出し電圧に相当）をそれぞれ印加する。また、バルク線電圧印加回路１０８が、各バルク線をフローティング状態とする。また、ワード線電圧印加回路１０６が、選択メモリセル１のトランジスタＴの端子ｔ１に接続するワード線Ｗ２（選択ワード線）に対して電圧Ｖｇ（第３読み出し電圧に相当）を、ワード線Ｗ２以外のワード線（非選択ワード線）に対して接地電圧（第４読み出し電圧に相当）をそれぞれ印加する。さらに、ビット線電圧印加回路１０６が、各ビット線に対して接地電圧（第２読み出し電圧）を印加する。
【０１０４】
このとき、第１実施形態における読み出し処理と同様、本実施形態においても、電圧Ｖｒが可変抵抗素子Ｒの両端に印加された場合であっても当該可変抵抗素子Ｒの抵抗値が変化しないものとする。また、第３読み出し電圧Ｖｇは、当該電圧が端子ｔ１に印加されたトランジスタＴが導通状態となるような範囲内の電圧であるとする。また、第４読み出し電圧（ここでは接地電圧としている）は、当該電圧が端子ｔ１に印加されたトランジスタＴが非導通状態となるような範囲内の電圧であるとする。
【０１０５】
このように各信号線に対して電圧が印加されるとき、読み出し対象の選択メモリセル１においては、トランジスタＴの端子ｔ２に電圧Ｖｒが印加されるとともに、可変抵抗素子Ｒの端子ｒ１には接地電圧が印加される。さらにこのとき、電圧Ｖｇが端子ｔ１に印加されることでトランジスタＴは導通状態となっている。従って、選択メモリセル１が備える可変抵抗素子ＲとトランジスタＴからなる直列回路の両端には電位差Ｖｒが生じている。これにより、可変抵抗素子Ｒを流れる電流値を、トランジスタＴを介して選択ソース線Ｓ２から（または選択ビット線Ｂ２から）検知することができ、可変抵抗素子Ｒの抵抗値を認識することができる。言い換えれば、選択メモリセルの読み出し処理を実行することができる。
【０１０６】
なお、このとき、ダイオードＤの端子ｄ２に接続された各バルク線ＢＫはフローティング状態となっているため、選択ソース線Ｓ２に電圧Ｖｒが印加されても、ダイオードＤを介して電流が流れるということはなく、導通状態のトランジスタＴを介してソース線Ｓ（ビット線Ｂ）に電流が流れる構成となる。
【０１０７】
また、選択メモリセル１と同一列に配列された他のメモリセルにおいては、トランジスタＴの端子ｔ１は非選択ワード線に接続されているため、接地電圧が印加されており、トランジスタＴが非導通状態である。このため、可変抵抗素子Ｒを流れる電流がトランジスタＴを介してソース線Ｓから読み出されるということはない。
【０１０８】
また、選択メモリセル１と同一行に配列された他のメモリセルにおいては、トランジスタＴの端子ｔ１は、選択ワード線に接続されているため、電圧Ｖｇが印加されており、同トランジスタＴは導通状態を示す。しかし、トランジスタＴの端子ｔ２には電圧Ｖｒではなく接地電圧が印加されているため、可変抵抗素子ＲとトランジスタＴの直列回路の両端には電位差が生じない。このため、可変抵抗素子Ｒを電流が流れず、同素子Ｒの抵抗値の読み出しは行われない。
【０１０９】
さらに、選択メモリセル１と非同一列かつ非同一行に配列された他のメモリセルにおいては、トランジスタＴの端子ｔ１が非選択ワード線に接続されているため、接地電圧が印加されており、トランジスタＴが非導通状態である。このため、可変抵抗素子Ｒを流れる電流がトランジスタＴを介してソース線Ｓ（ビット線Ｂ）から読み出されるということはない。
【０１１０】
従って、図１１に示すような印加電圧状態とすることで、選択メモリセル１に対してのみ読み出し処理を実行することができる。
【０１１１】
また、本実施形態においても、消去処理時に発生する電流量がトランジスタＴの電流供給能力を超えない範囲内であれば、図１１と同様の電圧印加方法によって消去処理を行うことができる。図１２は、このような方法で消去処理を実行する際の電圧印加状態を示す表である。なお、図１２では、第１読み出し電圧Ｖｒの代わりに第１消去電圧Ｖｄを印加する点を除けば、図１１に示す電圧印加状態と同じであるため、説明を省略する。
【０１１２】
本実施形態の場合においても、第１実施形態の場合と同様、書き込み処理時には電流供給能力の高いダイオードＤと可変抵抗素子Ｒの直列回路の両端に電圧が印加されることで、書き込み処理に必要な電流を可変抵抗素子Ｒに流すことができる。また、読み出し時には、トランジスタＴと可変抵抗素子Ｒを有する直列回路の両端に電圧が印加されることで、読み出し処理が行われるため、読み出し時のオフ電流の影響を受けずに、誤読み出しの発生を防止することができる。
【０１１３】
なお、本実施形態の場合、書き込み処理時にビット線Ｂからバルク線ＢＫに向かう方向に電流が流れるように電圧を印加する一方、消去処理時には、ソース線Ｓからビット線Ｂに向かう方向に電流が流れるように電圧を印加することができる。つまり、本実施形態の構成であれば、書き込み時にはダイオードＤの順方向電圧が可変抵抗素子Ｒに印加される一方、消去処理時には、ダイオードＤを介さずトランジスタＴを介して書き込み時と逆極性の電圧を印加可能である。従って、書き込み時と消去時において、印加電圧の極性を異ならせるバイポーラアクションを示す可変抵抗素子Ｒを備えた不揮発性半導体記憶装置に有用である。
【０１１４】
また、本実施形態に係る不揮発性半導体記憶装置１０ａの構造は、第１実施形態と比較してソース線の延伸方向が異なるのみであるため、説明を割愛する。また、以下の各実施形態においても、各素子（ダイオードＤ，トランジスタＴ，可変抵抗素子Ｒ）の接続関係、あるいはトランジスタＴの端子数が異なるのみであり、他は第１実施形態と同じくするため、不揮発性半導体記憶装置の構造そのものに関する説明は割愛する。
【０１１５】
［第３実施形態］
図１３は、不揮発性メモリセル及び不揮発性半導体記憶装置の第３実施形態（以下、適宜「本実施形態」という）の構成例を模式的に示す回路図である。また、図１４には、メモリセル１ａのみを抜き出して表示しており、可変抵抗素子、トランジスタ、ダイオードは単にＲ，Ｔ，Ｄと符号を付している。なお、第１実施形態と同一の構成要素については同一の符号を付し、その説明を割愛する。
【０１１６】
図１４に示すように、可変抵抗素子Ｒが端子ｒ１，ｒ２（第１抵抗端子，第２抵抗端子に相当）を備え、トランジスタＴがゲートを構成する端子ｔ１（第１トランジスタ端子に相当）、及びそれ以外の端子ｔ２，ｔ３（第２トランジスタ端子、第３トランジスタ端子に相当）を備え、ダイオードＤが端子ｄ１，ｄ２（第１整流端子，第２整流端子に相当）を備える。そして、端子ｒ１がビット線Ｂ（第１信号線に相当）に接続し、端子ｒ２がダイオードＤの端子ｄ１に接続する。ダイオードＤは、他方の端子ｄ２をバルク線ＢＫ（第２信号線に相当）に接続するとともに、トランジスタＴの端子ｔ３に接続する。また、トランジスタＴは、端子ｔ１をワード線Ｗ（第３信号線に相当）に、端子ｔ２をソース線（第４信号線）にそれぞれ接続する。
【０１１７】
再び図１３に戻り、不揮発性半導体記憶装置１０ａにおいては、各ビット線Ｂが列方向に配置され、ビット線Ｂの一端はビット線電圧印加回路１０５（第１信号線電圧印加回路に相当）に接続されている。また、ビット線Ｂと交差する行方向に各ワード線Ｗ、各ソース線Ｓ、各バルク線ＢＫがそれぞれ配置されている。バルク線ＢＫの一端はバルク線電圧印加回路１０８（第２信号線電圧印加回路に相当）に接続し、ワード線Ｗの一端はワード線電圧印加回路１０６（第３信号線電圧印加回路に相当）に接続し、ソース線Ｓの一端はソース線電圧印加回路１０７（第４信号線電圧印加回路に相当）に接続する。つまり、ビット線Ｂ、ソース線Ｓ、バルク線ＢＫ、及びワード線Ｗはマトリクス状に配置され、ビット線Ｂと、バルク線ＢＫ、ワード線Ｗ及びソース線Ｓが交差する位置に各可変抵抗素子Ｒが配置されてメモリセルアレイを構成している。そして、周辺回路は、ビット線電圧印加回路１０５、ワード線電圧印加回路１０６、ソース線電圧印加回路１０７、バルク線電圧印加回路１０８で構成される。周辺回路には例えばＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）を用いる。
【０１１８】
このように構成される本実施形態の不揮発性半導体記憶装置に対して、書き込み、消去、及び読み出しの各処理を行う場合には、図５と同様の電圧印加状態にすることで実現可能である。すなわち、書き込み時には、ビット線電圧印加回路１０５が、選択ビット線に対して電圧Ｖｗ（第１書き込み電圧に相当）を、非選択ビット線に対して接地電圧（第２書き込み電圧に相当）をそれぞれ印加する。また、バルク線電圧印加回路１０８が、選択バルク線に対して接地電圧を、非選択バルク線に対して電圧Ｖｗをそれぞれ印加する。さらに、ワード線電圧印加回路１０６は各ワード線をフローティング状態とし、ソース線電圧印加回路１０７が各ソース線をフローティング状態とする。
【０１１９】
このように各信号線に対して電圧が印加されるとき、第１実施形態の場合と同様、選択メモリセルが備える可変抵抗素子Ｒにのみ両端に書き込み電圧が印加され、非選択メモリセルが備える可変抵抗素子Ｒには書き込み電圧が印加されない。従って、選択メモリセル１ａに対してのみ書き込み処理を実行することができる。
【０１２０】
また、消去処理時においては、第１書き込み電圧Ｖｗに代えてパルス幅の異なる第１消去電圧を印加することで、選択メモリセル１ａに対してのみ消去処理を実行することができる。
【０１２１】
また、読み出し処理時においては、ビット線電圧印加回路１０５が、選択ビット線に対して電圧Ｖｒ（第１読み出し電圧に相当）を、非選択ビット線に対して接地電圧（第２読み出し電圧に相当）をそれぞれ印加する。また、バルク線電圧印加回路１０８が、各バルク線をフローティング状態とする。また、ワード線電圧印加回路１０６が、選択メモリセル１のトランジスタＴの端子ｔ１に接続する選択ワード線に対して電圧Ｖｇ（第３読み出し電圧に相当）を、非選択ワード線に対して接地電圧（第４読み出し電圧に相当）をそれぞれ印加する。さらに、ソース線電圧印加回路１０７が、各ソース線に対して接地電圧（第２読み出し電圧）を印加する。
【０１２２】
このように各信号線に対して電圧が印加されるとき、読み出し対象の選択メモリセル１ａにおいては、可変抵抗素子Ｒの端子ｒ１に電圧Ｖｒが印加されるとともに、トランジスタＴの端子ｔ２には接地電圧が印加される。さらにこのとき、電圧Ｖｇが端子ｔ１に印加されることでトランジスタＴは導通状態となっている。従って、選択メモリセル１が備える可変抵抗素子Ｒ、ダイオードＤ、及びトランジスタＴからなる直列回路の両端には電位差Ｖｒが生じている。これにより、可変抵抗素子Ｒを流れる電流値を、トランジスタＴを介して選択ソース線から検知することができ、可変抵抗素子Ｒの抵抗値を認識することができる。言い換えれば、選択メモリセルの読み出し処理を実行することができる。
【０１２３】
本実施形態の場合においても、第１実施形態の場合と同様、書き込み処理時には電流供給能力の高いダイオードＤと可変抵抗素子Ｒの直列回路の両端に電圧が印加されることで、書き込み処理に必要な電流を可変抵抗素子Ｒに流すことができる。また、読み出し時には、トランジスタＴと可変抵抗素子Ｒを有する直列回路の両端に電圧が印加されることで、読み出し処理が行われるため、読み出し時のオフ電流の影響を受けずに、誤読み出しの発生を防止することができる。
【０１２４】
なお、上述した本実施形態において、ビット線Ｂが列方向に延伸し、ワード線Ｗ、ソース線Ｓ、バルク線ＢＫがそれぞれ行方向に延伸する構成としたが、少なくともビット線Ｂとワード線Ｗ、並びにビット線Ｂとバルク線ＢＫがそれぞれ交差する構成であれば、延伸方向が行方向か列方向かは不問である。また、ソース線Ｓは、ビット線Ｂの延伸方向にかかわらず、行方向または列方向のいずれの方向に延伸する構成であっても構わない。
【０１２５】
また、上記において、不揮発性メモリセル１０に対する書き込み処理時に、ワード線電圧印加回路１０６が各ワード線をフローティング状態にするものとしたが、各トランジスタＴを非導通状態にするのに十分な範囲内の電圧（第３書き込み電圧に相当）を印加するものとしても良い。以下の各実施形態においても、図５に示す電圧印加方法で書き込み処理を行う場合には同様とする。
【０１２６】
さらに、ダイオードＤは端子ｄ１からｄ２に向かう方向に整流特性を有するものとして説明したが、端子ｄ２からｄ１に向かう方向に整流特性を有する場合であれば、電圧の大小関係を反転させることで同様に書き込み、消去及び読み出しの各処理を実現することができる。以下の各実施形態においても同様とする。
【０１２７】
［第４実施形態］
図１５は、不揮発性メモリセル及び不揮発性半導体記憶装置の第４実施形態（以下、適宜「本実施形態」という）の構成例を模式的に示す回路図である。また、図１６には、メモリセル１ｂのみを抜き出して表示しており、可変抵抗素子、トランジスタ、ダイオードは単にＲ，Ｔ，Ｄと符号を付している。なお、第１実施形態と同一の構成要素については同一の符号を付し、その説明を割愛する。
【０１２８】
図１６に示すように、可変抵抗素子Ｒが端子ｒ１，ｒ２（第１抵抗端子，第２抵抗端子に相当）を備え、トランジスタＴがゲートを構成する端子ｔ１（第１トランジスタ端子に相当）、及びそれ以外の端子ｔ２，ｔ３（第２トランジスタ端子、第３トランジスタ端子に相当）を備え、ダイオードＤが端子ｄ１，ｄ２（第１整流端子，第２整流端子に相当）を備える。そして、端子ｒ１がビット線Ｂ（第１信号線に相当）に接続するとともにトランジスタＴの端子ｔ３に接続する。また、可変抵抗素子Ｒの他方の端子ｒ２がダイオードＤの端子ｄ１に接続する。ダイオードＤは、他方の端子ｄ２をバルク線ＢＫ（第２信号線に相当）に接続する。端子ｔ１をワード線Ｗ（第３信号線に相当）に、端子ｔ２をソース線Ｓ（第４信号線に相当）にそれぞれ接続する。
【０１２９】
再び図１５に戻り、不揮発性半導体記憶装置１０ｂにおいては、各ビット線Ｂが行方向に配置され、ビット線Ｂの一端はビット線電圧印加回路１０５（第１信号線電圧印加回路に相当）に接続されている。また、ビット線Ｂと交差する列方向に各ソース線Ｓ、各バルク線ＢＫがそれぞれ配置されている。バルク線ＢＫの一端はバルク線電圧印加回路１０８（第２信号線電圧印加回路に相当）に接続し、ソース線Ｓの一端はソース線電圧印加回路１０７（第４信号線電圧印加回路に相当）に接続する。また、バルク線ＢＫと交差する行方向に、各ワードＷ線が配置されており、このワード線Ｗの一端はワード線電圧印加回路１０６（第３信号線電圧印加回路に相当）に接続する。つまり、これらの信号線が交差する位置に各可変抵抗素子Ｒが配置されてメモリセルアレイを構成している。そして、周辺回路は、ビット線電圧印加回路１０５、ワード線電圧印加回路１０６、ソース線電圧印加回路１０７、バルク線電圧印加回路１０８で構成される。周辺回路には例えばＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）を用いる。
【０１３０】
図１７は、このように構成される本実施形態の不揮発性半導体記憶装置に対して、書き込み、消去、及び読み出しの各処理時における印加電圧の状態を示す表である。（ａ）は書き込み時の印加電圧状態を示し、（ｂ）は読み出し時の印加電圧状態を示している。なお、書き込み処理時においては、第１実施形態の不揮発性半導体記憶装置の場合（図５（ａ））と同様の電圧印加状態にすることで実現可能である。すなわち、書き込み時には、ビット線電圧印加回路１０５が、選択ビット線に対して電圧Ｖｗ（第１書き込み電圧に相当）を、非選択ビット線に対して接地電圧（第２書き込み電圧に相当）をそれぞれ印加する。また、バルク線電圧印加回路１０８が、選択バルク線に対して接地電圧を、非選択バルク線に対して電圧Ｖｗをそれぞれ印加する。さらに、ワード線電圧印加回路１０６は各ワード線をフローティング状態とし、ソース線電圧印加回路１０７が各ソース線をフローティング状態とする。
【０１３１】
このように各信号線に対して電圧が印加されるとき、第１実施形態の場合と同様、書き込み処理時においては、トランジスタＴが非導通状態であって、選択メモリセル１ｂにおいては、可変抵抗素子ＲとダイオードＤで構成される直列回路の両端に書き込み用電圧が印加されるため、選択メモリセルが備える可変抵抗素子Ｒには、書き込み処理時に要する電流を供給しながら書き込みに必要な電圧を両端に印加することができる。一方で、非選択メモリセルが備える可変抵抗素子Ｒには書き込み電圧が印加されない。従って、選択メモリセル１ｂに対してのみ書き込み処理を実行することができる。
【０１３２】
また、消去処理時においては、第１書き込み電圧Ｖｗに代えてパルス幅の異なる第１消去電圧を印加することで、選択メモリセル１ｂに対してのみ消去処理を実行することができる。
【０１３３】
また、読み出し処理時においては、図１７（ｂ）に示すように、ソース線電圧印加回路１０７が選択ソース線に対して電圧Ｖｒ（第１読み出し電圧に相当）を、非選択ソース線に対して接地電圧（第２読み出し電圧に相当）をそれぞれ印加する。また、ワード線電圧印加回路１０６が、選択メモリセル１ｂのトランジスタＴの端子ｔ１に接続する選択ワード線に対して電圧Ｖｇ（第３読み出し電圧に相当）を、非選択ワード線に対して接地電圧（第４読み出し電圧に相当）をそれぞれ印加する。また、バルク線電圧印加回路１０８が各バルク線に対して接地電圧（第２読み出し電圧）を印加する。さらに、ビット線電圧印加回路１０５が、各ビット線をフローティング状態とする。
【０１３４】
このように各信号線に対して電圧が印加されるとき、読み出し対象の選択メモリセル１ｂにおいては、電圧Ｖｇが端子ｔ１に印加されることでトランジスタＴは導通状態となっている。そして、このトランジスタＴの端子ｔ２には第１読み出し電圧Ｖｒが印加されており、ダイオードＤの端子ｄ２には接地電圧が印加される。従って、選択メモリセル１が備えるトランジスタＴ、可変抵抗素子Ｒ、及びダイオードＤからなる直列回路の両端には電位差Ｖｒが生じている。これにより、可変抵抗素子Ｒを流れる電流値を、トランジスタＴを介して選択ソース線から検知することができ、可変抵抗素子Ｒの抵抗値を認識することができる。言い換えれば、選択メモリセルの読み出し処理を実行することができる。
【０１３５】
なお、選択メモリセル１ｂと非同一行に配置されたメモリセルにおいては、トランジスタＴが非導通状態であるため、可変抵抗素子Ｒの抵抗値を読み出すことができない。また、選択メモリセル１ｂと非同一列に配置されたメモリセルにおいては、ダイオードＤの端子ｄ２と、トランジスタＴの端子ｔ２の間に電位差が発生しないため、同様に可変抵抗素子Ｒの抵抗値を読み出すことができない。
【０１３６】
以上のように、本実施形態の場合においても、第１実施形態の場合と同様、書き込み処理時には電流供給能力の高いダイオードＤと可変抵抗素子Ｒの直列回路の両端に電圧が印加されることで、書き込み処理に必要な電流を可変抵抗素子Ｒに流すことができる。また、読み出し時には、トランジスタＴと可変抵抗素子Ｒを有する直列回路の両端に電圧が印加されることで、読み出し処理が行われるため、読み出し時のオフ電流の影響を受けずに、誤読み出しの発生を防止することができる。
【０１３７】
［第５実施形態］
図１８は、不揮発性メモリセル及び不揮発性半導体記憶装置の第４実施形態（以下、適宜「本実施形態」という）の構成例を模式的に示す回路図である。また、図１９には、メモリセル１ｃのみを抜き出して表示しており、可変抵抗素子、トランジスタ、ダイオードは単にＲ，Ｔ，Ｄと符号を付している。なお、第１実施形態と同一の構成要素については同一の符号を付し、その説明を割愛する。
【０１３８】
図１９に示すように、可変抵抗素子Ｒが端子ｒ１，ｒ２（第１抵抗端子，第２抵抗端子に相当）を備え、トランジスタＴがゲートを構成する端子ｔ１（第１トランジスタ端子に相当）、及びそれ以外の端子ｔ２，ｔ３（第２トランジスタ端子、第３トランジスタ端子に相当）を備え、ダイオードＤが端子ｄ１，ｄ２（第１整流端子，第２整流端子に相当）を備える。そして、端子ｒ１がビット線Ｂ（第１信号線に相当）に接続するとともにトランジスタＴの端子ｔ３に接続する。また、可変抵抗素子Ｒの他方の端子ｒ２がダイオードＤの端子ｄ１に接続するとともに、第２バルク線ＢＫ１ａ〜ＢＫｍａ（以下、各第２バルク線の区別が不要の場合は単に第２バルク線ＢＫａとする。第５信号線に相当）に接続する。ダイオードＤは、他方の端子ｄ２を第１バルク線ＢＫ（第２信号線に相当）に接続する。トランジスタＴは、端子ｔ１をワード線Ｗ（第３信号線に相当）に、端子ｔ２をソース線Ｓ（第４信号線に相当）にそれぞれ接続する。
【０１３９】
再び、図１８に戻り、不揮発性半導体記憶装置１０ｃにおいては、各ビット線Ｂが行方向に配置され、ビット線Ｂの一端はビット線電圧印加回路１０５（第１信号線電圧印加回路に相当）に接続されている。また、ビット線Ｂと交差する列方向に各ソース線Ｓ、各第１バルク線ＢＫがそれぞれ配置されている。バルク線ＢＫの一端は第１バルク線電圧印加回路１０８（第２信号線電圧印加回路に相当）に接続し、ソース線Ｓの一端はソース線電圧印加回路１０７（第４信号線電圧印加回路に相当）に接続する。また、第１バルク線ＢＫと交差する行方向に、各ワードＷ線、及び各第２バルク線ＢＫａが配置されており、ワード線Ｗの一端はワード線電圧印加回路１０６（第３信号線電圧印加回路に相当）に接続し、第２バルク線ＢＫａの一端は第２バルク線電圧印加回路１０９（第５信号線電圧印加回路に相当）に接続する。つまり、これらの信号線が交差する位置に各可変抵抗素子Ｒが配置されてメモリセルアレイを構成している。そして、周辺回路は、ビット線電圧印加回路１０５、ワード線電圧印加回路１０６、ソース線電圧印加回路１０７、第１バルク線電圧印加回路１０８、第２バルク線電圧印加回路１０９で構成される。周辺回路には例えばＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）を用いる。
【０１４０】
図２０は、このように構成される本実施形態の不揮発性半導体記憶装置に対して、書き込み、消去、及び読み出しの各処理時における印加電圧の状態を示す表である。すなわち、図２０（ａ）に示すように、書き込み時には、ビット線電圧印加回路１０５が、選択ビット線に対して電圧Ｖｗ（第１書き込み電圧に相当）を、非選択ビット線に対して接地電圧（第２書き込み電圧に相当）をそれぞれ印加する。また、第１バルク線電圧印加回路１０８が、選択第１バルク線に対して接地電圧を、非選択第１バルク線に対して電圧Ｖｗをそれぞれ印加する。さらに、ワード線電圧印加回路１０６は各ワード線をフローティング状態とし、ソース線電圧印加回路１０７が各ソース線をフローティング状態とし、第２バルク線電圧印加回路１０９が各第２バルク線をフローティング状態とする。
【０１４１】
このように各信号線に対して電圧が印加されるとき、第１実施形態の場合と同様、書き込み処理時においては、トランジスタＴが非導通状態であって、選択メモリセル１ｃにおいては、可変抵抗素子ＲとダイオードＤで構成される直列回路の両端に書き込み用電圧が印加されるため、選択メモリセルが備える可変抵抗素子Ｒには、書き込み処理時に要する電流を供給しながら書き込みに必要な電圧を両端に印加することができる。一方で、非選択メモリセルが備える可変抵抗素子Ｒには書き込み電圧が印加されない。従って、選択メモリセル１ｃに対してのみ書き込み処理を実行することができる。
【０１４２】
また、消去処理時においては、第１書き込み電圧Ｖｗに代えてパルス幅の異なる第１消去電圧を印加することで、選択メモリセル１ｃに対してのみ消去処理を実行することができる。
【０１４３】
また、読み出し処理時においては、図２０（ｂ）に示すように、ソース線電圧印加回路１０７が選択ソース線に対して電圧Ｖｒ（第１読み出し電圧に相当）を、非選択ソース線に対して接地電圧（第２読み出し電圧に相当）をそれぞれ印加する。また、ワード線電圧印加回路１０６が、選択メモリセル１ｂのトランジスタＴの端子ｔ１に接続する選択ワード線に対して電圧Ｖｇ（第３読み出し電圧に相当）を、非選択ワード線に対して接地電圧（第４読み出し電圧に相当）をそれぞれ印加する。また、第２バルク線電圧印加回路１０９が各第２バルク線に対して接地電圧（第２読み出し電圧）を印加する。さらに、ビット線電圧印加回路１０５が、各ビット線をフローティング状態とし、第１バルク線電圧印加回路１０８が、各第１バルク線をフローティング状態とする。
【０１４４】
このように各信号線に対して電圧が印加されるとき、読み出し対象の選択メモリセル１ｃにおいては、電圧Ｖｇが端子ｔ１に印加されることでトランジスタＴは導通状態となっている。そして、このトランジスタＴの端子ｔ２には第１読み出し電圧Ｖｒが印加されており、可変抵抗素子Ｒの端子ｒ２には選択第２バルク線を介して接地電圧が印加される。従って、選択メモリセル１が備えるトランジスタＴ、及び可変抵抗素子Ｒからなる直列回路の両端には電位差Ｖｒが生じている。これにより、可変抵抗素子Ｒを流れる電流値を、トランジスタＴを介して選択ソース線から検知することができ、可変抵抗素子Ｒの抵抗値を認識することができる。言い換えれば、選択メモリセルの読み出し処理を実行することができる。
【０１４５】
なお、選択メモリセル１ｃと非同一行に配置されたメモリセルにおいては、トランジスタＴが非導通状態であるため、可変抵抗素子Ｒの抵抗値を読み出すことができない。また、選択メモリセル１ｃと非同一列に配置されたメモリセルにおいては、可変抵抗素子Ｒの端子ｒ２と、トランジスタＴの端子ｔ２の間に電位差が発生しないため、同様に可変抵抗素子Ｒの抵抗値を読み出すことができない。
【０１４６】
以上のように、本実施形態の場合においても、第１実施形態の場合と同様、書き込み処理時には電流供給能力の高いダイオードＤと可変抵抗素子Ｒの直列回路の両端に電圧が印加されることで、書き込み処理に必要な電流を可変抵抗素子Ｒに流すことができる。また、読み出し時には、トランジスタＴと可変抵抗素子Ｒを有する直列回路の両端に電圧が印加されることで、読み出し処理が行われるため、読み出し時のオフ電流の影響を受けずに、誤読み出しの発生を防止することができる。
【０１４７】
なお、本実施形態でも、第２実施形態と同様、消去処理時に発生する電流量がトランジスタＴの電流供給能力を超えない範囲内であれば、読み出し処理と同様の電圧印加方法によって消去処理を行うことができる。このとき、第２バルク線ＢＫａからソース線Ｓ側に電流が流れるように消去用電圧を印加することで、バイポーラアクションを示す可変抵抗素子Ｒに対する書き込み／消去を実現することができる。すなわち、書き込み処理時には、ビット線Ｂと第１バルク線ＢＫの間に電圧を印加することで、可変抵抗素子Ｒを端子ｒ１からｒ２に向かって書き込み電流が流れ、書き込み処理が実現する。一方、消去処理時には、第２バルク線ＢＫａとソース線Ｓの間に電圧を印加することで、可変抵抗素子Ｒを端子ｒ２からｒ１に向かって消去電流が流れ、消去処理が実現する。
【０１４８】
［第６実施形態］
図２１は、不揮発性メモリセル及び不揮発性半導体記憶装置の第６実施形態（以下、適宜「本実施形態」という）の構成例を模式的に示す回路図である。また、図２２には、メモリセル１ｄのみを抜き出して表示しており、可変抵抗素子及びトランジスタは単にＲ，Ｔと符号を付している。なお、第１実施形態と同一の構成要素については同一の符号を付し、その説明を割愛する。
【０１４９】
なお、本実施形態の不揮発性メモリセルは、３端子のトランジスタを備える上記各実施形態とは異なり、バックゲートを有する４端子トランジスタを備える構成である。また、本実施形態では、ダイオード素子Ｄそのものを備える構成ではなく、４端子トランジスタＴａのバックゲート（ウェル）−ドレイン間に存在するＰＮダイオード成分を利用する構成である。具体的には、例えばＰ型ウェル中にＮＭＯＳトランジスタを形成することで、バックゲート−ドレイン間にＰＮダイオード成分を形成することができる。
【０１５０】
すなわち、図２２に示すように、可変抵抗素子Ｒが端子ｒ１，ｒ２（第１抵抗端子，第２抵抗端子に相当）を備え、トランジスタＴがゲートを構成する端子ｔ１（第１トランジスタ端子に相当）、バックゲートを構成する端子ｔ４（第４トランジスタ端子に相当）、及びそれ以外の端子ｔ２，ｔ３（第２トランジスタ端子、第３トランジスタ端子に相当）を備える。そして、端子ｒ１がビット線Ｂ（第１信号線に相当）に接続する。また、可変抵抗素子Ｒの他方の端子ｒ２がトランジスタＴの端子ｔ３に接続する。トランジスタＴは、端子ｔ１をワード線Ｗ（第３信号線に相当）に、端子ｔ２をソース線Ｓ（第４信号線に相当）に、バックゲートを構成する端子ｔ４をバルク線ＢＫ（第２信号線に相当）にそれぞれ接続する。
【０１５１】
再び図２１に戻り、不揮発性半導体記憶装置１０ｄにおいては、各ビット線Ｂが列方向に配置され、ビット線Ｂの一端はビット線電圧印加回路１０５（第１信号線電圧印加回路に相当）に接続されている。また、ビット線Ｂと交差する行方向に各ワード線Ｗ、各ソース線Ｓ、各バルク線ＢＫがそれぞれ配置されている。バルク線ＢＫの一端はバルク線電圧印加回路１０８（第２信号線電圧印加回路に相当）に接続し、ワード線Ｗの一端はワード線電圧印加回路１０６（第３信号線電圧印加回路に相当）に接続し、ソース線Ｓの一端はソース線電圧印加回路１０７（第４信号線電圧印加回路に相当）に接続する。つまり、ビット線Ｂ、ソース線Ｓ、バルク線ＢＫ、及びワード線Ｗはマトリクス状に配置され、ビット線Ｂと、バルク線ＢＫ、ワード線Ｗ及びソース線Ｓが交差する位置に各可変抵抗素子Ｒが配置されてメモリセルアレイを構成している。そして、周辺回路は、ビット線電圧印加回路１０５、ワード線電圧印加回路１０６、ソース線電圧印加回路１０７、バルク線電圧印加回路１０８で構成される。周辺回路には例えばＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）を用いる。
【０１５２】
かかる構成は、第１実施形態に示す不揮発性半導体記憶装置１０と比べ、ダイオード素子Ｄの代わりに４端子トランジスタＴａのバックゲート−ドレイン間のダイオード成分を利用する点が異なるのみである。このため、本実施形態における不揮発性半導体記憶装置１０ｄに対して書き込み、消去、及び読み出しの各処理を行うに際しては、図５に示す第１実施形態の場合と同様の電圧印加状態にすることで実現可能である。従って、本実施形態については、書き込み、消去、及び読み出しの各処理を行う際の電圧印加状態に関する説明は割愛する。
【０１５３】
本実施形態の構成の場合においても、上記各実施形態の場合と同様、書き込み処理時には電流供給能力の高いＰＮダイオード成分と可変抵抗素子Ｒの直列回路の両端に電圧が印加されることで、書き込み処理に必要な電流を可変抵抗素子Ｒに流すことができる。また、読み出し時には、トランジスタＴと可変抵抗素子Ｒを有する直列回路の両端に電圧が印加されることで、読み出し処理が行われるため、読み出し時のオフ電流の影響を受けずに、誤読み出しの発生を防止することができる。
【０１５４】
さらに、本実施形態の場合には、ダイオード素子Ｄを別途設けることなく、トランジスタＴのバックゲート−ドレイン間のＰＮ接合を利用する構成であるため、第１実施形態の場合と比較してメモリセルの小規模化を図ることができる。従って、かかるメモリセルによって不揮発性半導体記憶装置を実現することにより、高集積化が図られる。
【０１５５】
［第７実施形態］
図２３は、不揮発性メモリセル及び不揮発性半導体記憶装置の第７実施形態（以下、適宜「本実施形態」という）の構成例を模式的に示す回路図である。また、図２４には、メモリセル１ｅのみを抜き出して表示しており、可変抵抗素子及びトランジスタは単にＲ，Ｔと符号を付している。なお、第１実施形態と同一の構成要素については同一の符号を付し、その説明を割愛する。
【０１５６】
図２４に示すように、可変抵抗素子Ｒが端子ｒ１，ｒ２（第１抵抗端子，第２抵抗端子に相当）を備え、トランジスタＴがゲートを構成する端子ｔ１（第１トランジスタ端子に相当）、及びそれ以外の端子ｔ２，ｔ３（第２トランジスタ端子、第３トランジスタ端子に相当）を備える。また、本実施形態では、２つのダイオードＤ，Ｄａ（第１整流素子、第２整流素子に相当）を備える。ダイオードＤは、端子ｄ１，ｄ２（第１整流端子，第２整流端子に相当）を備え、ダイオードＤａは、端子ｄ３，ｄ４（第３整流端子，第４整流端子に相当）を備える。そして、端子ｒ１がビット線Ｂ（第１信号線に相当）に接続するとともにトランジスタＴの端子ｔ３に接続する。また、可変抵抗素子Ｒの他方の端子ｒ２がダイオードＤの端子ｄ１及びダイオードＤａの端子ｄ３に接続する。ダイオードＤは、他方の端子ｄ２を第１バルク線ＢＫ（第２信号線に相当）に接続し、ダイオードＤａは、他方の端子ｄ４を第２バルク線ＢＫａ（第５信号線に相当）に接続する。また、トランジスタＴは、端子ｔ１をワード線Ｗ（第３信号線に相当）に、端子ｔ２をソース線Ｓ（第４信号線に相当）にそれぞれ接続する。なお、ダイオードＤとＤａは互いに整流方向が異なるものとする。
【０１５７】
再び図２３に戻り、不揮発性半導体記憶装置１０ｅにおいては、各ビット線Ｂが行方向に配置され、ビット線Ｂの一端はビット線電圧印加回路１０５（第１信号線電圧印加回路に相当）に接続されている。また、ビット線Ｂと交差する列方向に各ソース線Ｓ、各第１バルク線ＢＫ，各第２バルク線ＢＫａがそれぞれ配置されている。第１バルク線ＢＫの一端は第１バルク線電圧印加回路１０８（第２信号線電圧印加回路に相当）に接続し、ソース線Ｓの一端はソース線電圧印加回路１０７（第４信号線電圧印加回路に相当）に接続し、第２バルク線ＢＫａの一端は第２バルク線電圧印加回路１０９（第５信号線電圧印加回路に相当）に接続する。また、第１バルク線ＢＫ，第２バルク線ＢＫａと交差する行方向に、各ワード線Ｗが配置されており、このワード線Ｗの一端はワード線電圧印加回路１０６（第３信号線電圧印加回路に相当）に接続する。つまり、これらの信号線が交差する位置に各可変抵抗素子Ｒが配置されてメモリセルアレイを構成している。そして、周辺回路は、ビット線電圧印加回路１０５、ワード線電圧印加回路１０６、ソース線電圧印加回路１０７、第１バルク線電圧印加回路１０８、第２バルク線電圧印加回路１０９で構成される。周辺回路には例えばＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）を用いる。
【０１５８】
図２３と図１５を比較すれば分かるように、本実施形態は、第４実施形態に係るメモリセル１ｂに対し、さらに、整流方向の異なるダイオードＤａを備える点が異なるのみである。従って、書き込み及び読み出し処理においては、第４実施形態と同様の電圧印加処理によって実現が可能であるため、説明を割愛する。
【０１５９】
一方、消去処理においては、第２バルク線ＢＫａとビット線Ｂの間に消去電圧を印加することができるため、第４実施形態の場合と比較して、バイポーラアクションを示す可変抵抗素子に対する消去処理の実行が可能となる。より具体的には、図２５に示すように、ビット線電圧印加回路１０５が、選択ビット線に対して接地電圧（第１消去書き込み電圧に相当）を、非選択ビット線に対してＶｄ（第２書き込み電圧に相当）をそれぞれ印加する。また、第１バルク線電圧印加回路１０８、ワード線電圧印加回路１０６、ソース線電圧印加回路１０７がそれぞれ各第１バルク線ＢＫ１、各ワード線Ｗ、及び各ソース線Ｓをフローティング状態とする。また、第２バルク線電圧印加回路１０９が、選択第２バルク線に対してＶｄ（第２消去電圧に相当）を、非選択第２バルク線に対して接地電圧をそれぞれ印加する。
【０１６０】
このように各信号線に電圧が印加されるとき、消去処理時においてトランジスタＴが非導通状態であって、選択メモリセル１ｅにおいては、可変抵抗素子ＲとダイオードＤａで構成される直列回路の両端に消去用電圧が印加されるため、選択メモリセルが備える可変抵抗素子Ｒには、消去処理時に要する電流を供給しながら消去に必要な電圧を両端に印加することができる。一方で、非選択メモリセルが備える可変抵抗素子Ｒには消去電圧が印加されない。従って、選択メモリセル１ｅに対してのみ書き込み処理を実行することができる。
【０１６１】
しかも、本実施形態の場合、書き込み処理においては、ダイオードＤと可変抵抗素子Ｒで構成される直列回路の両端に書き込み用電圧が印加され、消去処理においては、ダイオードＤａと可変抵抗素子Ｒで構成される直列回路の両端に消去用電圧が印加される。ここで、ダイオードＤは、可変抵抗素子Ｒの端子ｒ１からｒ２に向かう方向に電流を流すように整流性を示し、ダイオードＤａは端子ｒ２からｒ１に向かう方向に電流を流すように整流性を示す。このため、書き込み時と消去時でそれぞれ異なる方向に電流が流れるように書き込み用／消去用電圧を印加することができる。従って、バイポーラアクションを示す可変抵抗素子Ｒを備える不揮発性半導体記憶装置に対して書き込み／消去処理を実現することができる。
【０１６２】
なお、第５実施形態の場合と同様、本実施形態においても、書き込み処理時には電流供給能力の高いダイオードＤと可変抵抗素子Ｒの直列回路の両端に電圧が印加されることで、書き込み処理に必要な電流を可変抵抗素子Ｒに流すことができる。また、読み出し時には、トランジスタＴと可変抵抗素子Ｒを有する直列回路の両端に電圧が印加されることで、読み出し処理が行われるため、読み出し時のオフ電流の影響を受けずに、誤読み出しの発生を防止することができる。
【０１６３】
さらに、本実施形態では、トランジスタＴの電流制限能力を超えない範囲内で消去処理が実行可能である場合には、消去処理時において、トランジスタＴ，可変抵抗素子Ｒ，及びダイオードＤａからなる直列回路の両端に消去電圧を印加する構成としても良い。かかる場合においても、書き込み時には端子ｒ１からｒ２に向かう方向に電流が流れるような条件で可変抵抗素子Ｒの両端に電圧が印加され、消去時には逆に端子ｒ２からｒ１に向かう方向に電流が流れるような条件で可変抵抗素子Ｒの両端に電圧が印加されることとなる。従って、バイポーラアクションを示す可変抵抗素子Ｒを用いて不揮発性メモリセル１ｅを実現することができる。
【０１６４】
［第８実施形態］
図２６は、不揮発性メモリセル及び不揮発性半導体記憶装置の第８実施形態（以下、適宜「本実施形態」という）の構成例を模式的に示す回路図である。また、図２７には、メモリセル１ｆのみを抜き出して表示しており、可変抵抗素子及びトランジスタは単にＲ，Ｔと符号を付している。なお、第１実施形態と同一の構成要素については同一の符号を付し、その説明を割愛する。
【０１６５】
図２７に示すように、可変抵抗素子Ｒが端子ｒ１，ｒ２（第１抵抗端子，第２抵抗端子に相当）を備え、トランジスタＴがゲートを構成する端子ｔ１（第１トランジスタ端子に相当）、及びそれ以外の端子ｔ２，ｔ３（第２トランジスタ端子、第３トランジスタ端子に相当）を備える。また、本実施形態では、第７実施形態と同様、２つのダイオードＤ，Ｄａ（第１整流素子、第２整流素子に相当）を備える。ダイオードＤは、端子ｄ１，ｄ２（第１整流端子，第２整流端子に相当）を備え、ダイオードＤａは、端子ｄ３，ｄ４（第３整流端子，第４整流端子に相当）を備える。そして、端子ｒ１がビット線Ｂ（第１信号線に相当）に接続し、端子ｒ２がダイオードＤの端子ｄ１、ダイオードＤａの端子ｄ３、及びトランジスタＴの端子ｔ３に接続する。ダイオードＤは、他方の端子ｄ２を第１バルク線ＢＫ（第２信号線に相当）に接続し、ダイオードＤａは、他方の端子ｄ４を第２バルク線ＢＫａ（第５信号線に相当）に接続し、トランジスタＴは、端子ｔ１をワード線Ｗ（第３信号線に相当）に、端子ｔ２をソース線（第４信号線に相当）にそれぞれ接続する。
【０１６６】
再び図２６に戻り、不揮発性半導体記憶装置１０ｆにおいては、各ビット線Ｂが列方向に配置され、ビット線Ｂの一端はビット線電圧印加回路１０５（第１信号線電圧印加回路に相当）に接続されている。また、ビット線Ｂと交差する行方向に各ワード線Ｗ，各ソース線Ｓ、各第１バルク線ＢＫ，各第２バルク線ＢＫａがそれぞれ配置されている。第１バルク線ＢＫの一端は第１バルク線電圧印加回路１０８（第２信号線電圧印加回路に相当）に接続し、ソース線Ｓの一端はソース線電圧印加回路１０７（第４信号線電圧印加回路に相当）に接続し、第２バルク線ＢＫａの一端は第２バルク線電圧印加回路１０９（第５信号線電圧印加回路に相当）に接続する。
【０１６７】
図２６と図１を比較すれば分かるように、本実施形態は、第１実施形態に係るメモリセル１に対し、さらに、整流方向の異なるダイオードＤａを備える点が異なるのみである。従って、書き込み及び読み出し処理においては、第１実施形態と同様の電圧印加処理によって実現が可能であるため、説明を割愛する。
【０１６８】
一方、消去処理においては、第２バルク線ＢＫａとビット線Ｂの間に消去電圧を印加することができるため、第１実施形態の場合と比較して、バイポーラアクションを示す可変抵抗素子に対する消去処理の実行が可能となる。より具体的には、図２８に示すように、ビット線電圧印加回路１０５が、選択ビット線に対して接地電圧（第１消去書き込み電圧に相当）を、非選択ビット線に対してＶｄ（第２書き込み電圧に相当）をそれぞれ印加する。また、第１バルク線電圧印加回路１０８、ワード線電圧印加回路１０６、ソース線電圧印加回路１０７がそれぞれ各第１バルク線ＢＫ、各ワード線Ｗ、及び各ソース線Ｓをフローティング状態とする。また、第２バルク線電圧印加回路１０９が、選択第２バルク線に対してＶｄ（第２消去電圧に相当）を、非選択第２バルク線に対して接地電圧をそれぞれ印加する。
【０１６９】
このように各信号線に電圧が印加されるとき、消去処理時においてトランジスタＴが非導通状態であって、選択メモリセル１ｆにおいては、可変抵抗素子ＲとダイオードＤａで構成される直列回路の両端に消去用電圧が印加されるため、選択メモリセルが備える可変抵抗素子Ｒには、消去処理時に要する電流を供給しながら消去に必要な電圧を両端に印加することができる。一方で、非選択メモリセルが備える可変抵抗素子Ｒには消去電圧が印加されない。従って、選択メモリセル１ｆに対してのみ書き込み処理を実行することができる。
【０１７０】
しかも、本実施形態の場合、第７実施形態の場合と同様、書き込み処理においては、ダイオードＤと可変抵抗素子Ｒで構成される直列回路の両端に書き込み用電圧が印加され、消去処理においては、ダイオードＤａと可変抵抗素子Ｒで構成される直列回路の両端に消去用電圧が印加される。ここで、ダイオードＤは、可変抵抗素子Ｒの端子ｒ１からｒ２に向かう方向に電流を流すように整流性を示し、ダイオードＤａは端子ｒ２からｒ１に向かう方向に電流を流すように整流性を示す。このため、書き込み時と消去時でそれぞれ異なる方向に電流が流れるように書き込み用／消去用電圧を印加することができる。従って、バイポーラアクションを示す可変抵抗素子Ｒを備える不揮発性半導体記憶装置に対して書き込み／消去処理を実現することができる。
【０１７１】
また、第１実施形態の場合と同様、本実施形態においても、書き込み処理時には電流供給能力の高いダイオードＤと可変抵抗素子Ｒの直列回路の両端に電圧が印加されることで、書き込み処理に必要な電流を可変抵抗素子Ｒに流すことができる。また、読み出し時には、トランジスタＴと可変抵抗素子Ｒを有する直列回路の両端に電圧が印加されることで、読み出し処理が行われるため、読み出し時のオフ電流の影響を受けずに、誤読み出しの発生を防止することができる。
【０１７２】
［第９実施形態］
図２９は、不揮発性メモリセル及び不揮発性半導体記憶装置の第９実施形態（以下、適宜「本実施形態」という）の構成例を模式的に示す回路図である。また、図３０には、メモリセル１ｇのみを抜き出して表示しており、可変抵抗素子及びトランジスタは単にＲ，Ｔと符号を付している。なお、第１実施形態と同一の構成要素については同一の符号を付し、その説明を割愛する。
【０１７３】
なお、本実施形態の不揮発性メモリセル１ｇは、第６実施形態と同様、バックゲートを有する４端子トランジスタを備える構成である。そして、第８実施形態と比較して、ダイオード素子Ｄ２の代わりに４端子トランジスタＴａのバックゲート（ウェル）−ドレイン間に存在するＰＮダイオード成分を利用する構成である。具体的には、例えばＰ型ウェル中にＮＭＯＳトランジスタを形成することで、バックゲート−ドレイン間にＰＮダイオード成分を形成することができる。
【０１７４】
すなわち、図３０に示すように、可変抵抗素子Ｒが端子ｒ１，ｒ２（第１抵抗端子，第２抵抗端子に相当）を備え、トランジスタＴａがゲートを構成する端子ｔ１（第１トランジスタ端子に相当）、バックゲートを構成する端子ｔ４（第４トランジスタ端子に相当）、及びそれ以外の端子ｔ２，ｔ３（第２トランジスタ端子、第３トランジスタ端子に相当）を備える。そして、ダイオードＤを備える構成である。ダイオードＤは、端子ｄ１，ｄ２（第１整流端子，第２整流端子に相当）を備える。端子ｒ１がビット線Ｂ（第１信号線に相当）に接続し、端子ｒ２がダイオードＤの端子ｄ１、トランジスタＴの端子ｔ３、及びｔ４に接続する。ダイオードＤは、他方の端子ｄ２を第１バルク線ＢＫ（第２信号線に相当）に接続し、トランジスタＴは、他方の端子ｔ４を第２バルク線ＢＫａ（第５信号線に相当）に接続し、端子ｔ１をワード線Ｗ（第３信号線に相当）に、端子ｔ２をソース線（第４信号線に相当）にそれぞれ接続する。
【０１７５】
再び図２９に戻り、不揮発性半導体記憶装置１０ｇにおいては、各ビット線Ｂが列方向に配置され、ビット線Ｂの一端はビット線電圧印加回路１０５（第１信号線電圧印加回路に相当）に接続されている。また、ビット線Ｂと交差する行方向に各ワード線Ｗ，各ソース線Ｓ、各第１バルク線ＢＫ，各第２バルク線ＢＫａがそれぞれ配置されている。第１バルク線ＢＫ１の一端は第１バルク線電圧印加回路１０８（第２信号線電圧印加回路に相当）に接続し、ソース線Ｓの一端はソース線電圧印加回路１０７（第４信号線電圧印加回路に相当）に接続し、第２バルク線ＢＫａの一端は第２バルク線電圧印加回路１０９（第５信号線電圧印加回路に相当）に接続する。
【０１７６】
図２９と図２６を比較すれば分かるように、本実施形態は、第８実施形態に係るメモリセル１ｆに対し、ダイオードＤ２を４端子トランジスタＴａのバックゲート−ドレイン間のＰＮダイオード成分で形成した点が異なるのみであるため、書き込み、消去及び読み出しの各処理方法は、第８実施形態と同一である。よって説明を割愛する。
【０１７７】
以上、上記各実施形態の構成によれば、書き込み処理時には電流供給能力の高いＰＮダイオード成分と可変抵抗素子Ｒの直列回路の両端に電圧が印加されることで、書き込み処理に必要な電流を可変抵抗素子Ｒに流すことができる。また、読み出し時には、トランジスタＴ（Ｔａ）と可変抵抗素子Ｒを有する直列回路の両端に電圧が印加されることで、読み出し処理が行われるため、読み出し時のオフ電流の影響を受けずに、誤読み出しの発生を防止することができる。
【図面の簡単な説明】
【０１７８】
【図１】不揮発性メモリセル及び不揮発性半導体記憶装置の第１実施形態の構成例を模式的に示す回路図
【図２】不揮発性メモリセルの第１実施形態の構成例を模式的に示す回路図
【図３】可変抵抗素子での印加パルス極性と書き込み後抵抗値と書き込み時の電流との関係を示すグラフ
【図４】トランジスタＴ及びダイオードＤの電気的特性を示すグラフ
【図５】第１実施形態の不揮発性半導体記憶装置に対する書き込み、消去及び読み出しの各処理時における印加電圧の状態を示す表
【図６】第１実施形態の不揮発性メモリセルに対する印加パルス極性と書き込み後抵抗値と書き込み時の電流との関係を示すグラフ
【図７】第１実施形態の不揮発性メモリセルに対する印加パルス極性と書き込み後抵抗値と書き込み時の電流との関係を示す別のグラフ
【図８】第１実施形態の不揮発性半導体記憶装置に対する消去処理時における印加電圧の状態を示す別の表
【図９】第１実施形態に係る不揮発性半導体記憶装置の概略的構造図
【図１０】不揮発性メモリセル及び不揮発性半導体記憶装置の第２実施形態の構成例を模式的に示す回路図
【図１１】第２実施形態の不揮発性半導体記憶装置に対する読み出し処理時における印加電圧の状態を示す表
【図１２】第２実施形態の不揮発性半導体記憶装置に対する消去処理時における印加電圧の状態を示す表
【図１３】不揮発性メモリセル及び不揮発性半導体記憶装置の第３実施形態の構成例を模式的に示す回路図
【図１４】不揮発性メモリセルの第３実施形態の構成例を模式的に示す回路図
【図１５】不揮発性メモリセル及び不揮発性半導体記憶装置の第４実施形態の構成例を模式的に示す回路図
【図１６】不揮発性メモリセルの第４実施形態の構成例を模式的に示す回路図
【図１７】第４実施形態の不揮発性半導体記憶装置に対する書き込み、消去及び読み出しの各処理時における印加電圧の状態を示す表
【図１８】不揮発性メモリセル及び不揮発性半導体記憶装置の第５実施形態の構成例を模式的に示す回路図
【図１９】不揮発性メモリセルの第５実施形態の構成例を模式的に示す回路図
【図２０】第５実施形態の不揮発性半導体記憶装置に対する書き込み、消去及び読み出しの各処理時における印加電圧の状態を示す表
【図２１】不揮発性メモリセル及び不揮発性半導体記憶装置の第６実施形態の構成例を模式的に示す回路図
【図２２】不揮発性メモリセルの第６実施形態の構成例を模式的に示す回路図
【図２３】不揮発性メモリセル及び不揮発性半導体記憶装置の第７実施形態の構成例を模式的に示す回路図
【図２４】不揮発性メモリセルの第７実施形態の構成例を模式的に示す回路図
【図２５】第７実施形態の不揮発性半導体記憶装置に対する消去処理時における印加電圧の状態を示す表
【図２６】不揮発性メモリセル及び不揮発性半導体記憶装置の第８実施形態の構成例を模式的に示す回路図
【図２７】不揮発性メモリセルの第８実施形態の構成例を模式的に示す回路図
【図２８】第８実施形態の不揮発性半導体記憶装置に対する消去処理時における印加電圧の状態を示す表
【図２９】不揮発性メモリセル及び不揮発性半導体記憶装置の第９実施形態の構成例を模式的に示す回路図
【図３０】不揮発性メモリセルの第９実施形態の構成例を模式的に示す回路図
【図３１】可変抵抗素子の基本的な構造を示す斜視図
【図３２】１Ｔ／１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図
【図３３】１Ｔ／１Ｒ型メモリセルの構造の従来の一構成例を示す断面模式図
【図３４】１Ｒ型メモリセルのメモリセルアレイの一構成例を模式的に示す回路図
【図３５】１Ｒ型メモリセルの構造の従来の一構成例を模式的に示す斜視図
【符号の説明】
【０１７９】
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ：    不揮発性メモリセル
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆ：    不揮発性半導体記憶装置
１３：    層間絶縁膜
２１：    コンタクト電極
２７：    ゲート電極
２８：    ゲート酸化膜
３０：    不純物拡散領域
３１：    不純物拡散領域
３５：    半導体基板
３６：    素子分離絶縁膜
４０：    不純物拡散領域
４２：    配線層
１０１：    上部電極
１０２：    可変抵抗体
１０３：    下部電極
１０４：    メモリセルアレイ
１０５：    ビット線電圧印加回路
１０６：    ワード線電圧印加回路
１０７：    ソース線電圧印加回路
１０８：    （第１）バルク線電圧印加回路
１０９：    第２バルク線電圧印加回路
１１１：    半導体基板
１１２：    素子分離領域
１１３：    ゲート絶縁膜
１１４：    ゲート電極
１１５：    ドレイン拡散領域
１１６：    ソース拡散領域
１１７：    コンタクト電極
１１８：    下部電極
１１９：    可変抵抗体
１２０：    上部電極
１２１：    コンタクト電極
１２２：    コンタクト電極
１２３：    ビット線配線
１２４：    ソース線配線
１３１：    メモリセルアレイ
１３２：    ビット線電圧印加回路
１３３：    ワード線電圧印加回路
１４１：    下部電極配線
１４２：    可変抵抗体
１４３：    上部電極配線
Ｂ１，Ｂ２，…，Ｂｎ：    ビット線
Ｓ１，Ｓ２，…，Ｓｍ：    ソース線
Ｗ１，Ｗ２，…，Ｗｍ：    ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2010040110.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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