(57)【要約】【課題】半導体基板の歪みを抑制することができ、低い接触抵抗を有する貫通電極構造体及びその形成方法を提供する。【解決手段】貫通電極（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ:ＴＳＶ）構造体は、基板の上部表面から該上部表面に対向する基板の下部表面に延長されて基板を貫通する導電性ビアと、導電性ビアの底部に形成されてＮｉ及びＣｏのうちのすくなくともいずれかを有する導電性保護膜と、導電性保護膜に接触して基板の下部表面に形成される分離ポリマー絶縁膜と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の上部表面から該上部表面に対向する該基板の下部表面に延長されて該基板を貫通する導電性ビアと、
前記導電性ビアの底部に形成されてＮｉ及びＣｏのうちの少なくともいずれかを有する導電性保護膜と、
前記導電性保護膜に接触して前記基板の前記下部表面に形成される分離ポリマー絶縁膜と、
を備えることを特徴とする貫通電極構造体。
【請求項２】
前記導電性ビアは前記基板に対向する上部表面を有するグルーブを含み、前記導電性ビアは前記基板の前記上部表面よりも下部に陥没することを特徴とする請求項１に記載の貫通電極構造体。
【請求項３】
前記導電性ビアは前記基板に対向して前記基板の前記上部表面よりも下部に陥没する上部表面を有するグルーブを含み、
前記グルーブ内にソルダーを更に含み、前記ソルダーは前記導電性ビア上部の他の貫通電極構造体に電気的に接続されることを特徴とする請求項１に記載の貫通電極構造体。
【請求項４】
前記分離ポリマー絶縁膜の外壁表面は前記導電性ビアの突出部に隣接する傾斜断面を有し、前記導電性ビアの前記突出部は前記基板の前記下部表面から突出して前記分離ポリマー絶縁膜に接触することを特徴とする請求項１に記載の貫通電極構造体。
【請求項５】
前記分離ポリマー絶縁膜は、２９０ｃＰの粘度、１×１０１０Ｏｈｍ−Ｃｍの抵抗、及び１〜３ＧＰａの弾性係数を有することを特徴とする請求項４に記載の貫通電極構造体。
【請求項６】
前記分離ポリマー絶縁膜は、前記下部表面から突出した前記突出部から離隔した第１地点で１〜２μｍの厚さを有することを特徴とする請求項５に記載の貫通電極構造体。
【請求項７】
前記分離ポリマー絶縁膜は、前記突出部の第２地点で８μｍの厚さを有することを特徴とする請求項５に記載の貫通電極構造体。
【請求項８】
前記分離ポリマー絶縁膜は、前記導電性ビア上で前記導電性保護膜の側壁に対応して測定した場合に平均厚さを有し、前記平均厚さは前記導電性ビアから離隔した前記下部表面上の前記分離ポリマー絶縁膜厚さよりも薄いことを特徴とする請求項１に記載の貫通電極構造体。
【請求項９】
前記導電性保護膜上に形成された絶縁膜と、
前記導電性保護膜上に形成された拡散障壁膜と、
を更に含むことを特徴とする請求項１に記載の貫通電極構造体。
【請求項１０】
前記導電性保護膜は、ソルダーと金属間化合物を形成する金属を含むことを特徴とする請求項１に記載の貫通電極構造体。
【請求項１１】
前記導電性保護膜は、シリコン（Ｓｉ）での拡散係数がＡｕ、Ｃｕ、及びＡｇよりも小さい金属を含むことを特徴とする請求項１に記載の貫通電極構造体。
【請求項１２】
前記導電性保護膜は、Ｐｄ、Ｔｉ、ＴｉＮ、Ｔａ、及びＴａＮよりもソルダーに対する濡れ性が大きい金属を含むことを特徴とする請求項１に記載の貫通電極構造体。
【請求項１３】
前記導電性保護膜は、稀土類元素又は転移金属が添加されたＮｉ及びＣｏのうちの少なくともいずれかを含むことを特徴とする請求項１に記載の貫通電極構造体。
【請求項１４】
前記導電性保護膜は、Ｖ及びＰのうちの少なくともいずれかが添加されたＮｉを含むか、又はＷ、Ｐ、Ｃｒ、及びＢのうちの少なくともいずれかが添加されたＣｏを含むことを特徴とする請求項１に記載の貫通電極構造体。
【請求項１５】
前記グルーブ内にソルダーを更に含み、前記ソルダーは前記グルーブを完全に埋め込むことを特徴とする請求項２に記載の貫通電極構造体。
【請求項１６】
前記グルーブ内にソルダーを更に含み、前記ソルダーは前記グルーブ外部に突出するように構成されることを特徴とする請求項２に記載の貫通電極構造体。
【請求項１７】
グルーブを有する第１貫通電極構造体を備える第１集積回路基板と、
前記第１集積回路基板の上部に提供されて第２貫通電極構造体を備える第２集積回路基板と、を備え、
前記グルーブは前記第１集積回路基板の上部表面よりも下部に拡張され、前記グルーブはその内部にソルダーを有し、前記第２貫通電極構造体は突出部及び該突出部の側壁に接触する分離ポリマー絶縁膜を有し、前記突出部は前記第２集積回路基板の裏面から突出し、前記突出部は前記ソルダーに電気的に接続されることを特徴とする貫通電極構造体。
【請求項１８】
下部平面を有する第１貫通電極構造体を備えて前記下部平面上にソルダーが付着された第１集積回路基板と、
前記第１集積回路基板の下部に提供されて第２貫通電極構造体を備える第２集積回路基板と、を備え、
前記第２貫通電極構造体は突出部及び該突出部の側壁に接触する分離ポリマー絶縁膜を有し、前記突出部は前記第２集積回路基板の裏面から突出し、前記突出部は前記ソルダーに電気的に接続されることを特徴とする貫通電極構造体。
【請求項１９】
前記第１集積回路基板又は前記第２集積回路基板上に提供された制御回路を更に含み、前記第１集積回路基板及び前記第２集積回路基板はソルダーバンプを経由して他のデバイスに電気的に接続されるデバイスパッケージに含まれることを特徴とする請求項１８に記載の貫通電極構造体。
【請求項２０】
前記第２集積回路基板上に提供された不揮発性メモリ回路を更に含み、前記第１集積回路基板及び前記第２集積回路基板は標準規格の不揮発性メモリ素子パッケージに含まれることを特徴とする請求項１８に記載の貫通電極構造体。
【請求項２１】
前記第１集積回路基板及び前記第２集積回路基板上に提供された不揮発性メモリ回路を更に含み、前記第１集積回路基板及び前記第２集積回路基板は標準規格の不揮発性メモリ素子パッケージに含まれることを特徴とする請求項１８に記載の貫通電極構造体。
【請求項２２】
基板の上部表面から該上部表面に対向する該基板の下部表面に延長されて該基板を貫通する導電性ビアを形成し、前記導電性ビアは前記導電性ビアの底部に形成されてＮｉ及びＣｏのうちの少なくともいずれかを有する導電性保護膜を備え、
前記導電性保護膜に接触して前記基板から分離した前記下部表面上にポリマー絶縁膜を形成する工程を有することを特徴とする貫通電極形成方法。
【請求項２３】
前記導電性ビアを形成する工程は、
前記基板に前記基板の前記上部表面に開口部を備えるリセスを形成する工程と、
前記リセスの底部に前記導電性保護膜を形成する工程と、
前記リセス内の前記導電性保護膜上に導電性物質を蒸着する工程と、
前記基板の下部表面を加工して前記導電性物質及び前記導電性保護膜の突出部を形成する工程と、を含み、
前記突出部は前記下部表面から突出することを特徴とする請求項２２に記載の貫通電極形成方法。
【請求項２４】
前記導電性物質の上部表面にグルーブを形成する工程を更に含み、前記グルーブは前記基板から離隔された開口部を備え、前記導電性ビアは前記基板の前記上部表面よりも下部に陥没することを特徴とする請求項２３に記載の貫通電極形成方法。
【請求項２５】
前記グルーブ内にソルダーを形成する工程と、
前記ソルダーを前記導電性ビア上部の他の貫通電極構造体に電気的に接続する工程と、を更に含むことを特徴とする請求項２４に記載の貫通電極形成方法。
【請求項２６】
前記導電性物質の平らな上部表面にソルダーを形成する工程と、
前記ソルダーを前記導電性ビア上部の他の貫通電極構造体に電気的に接続する工程と、を更に含むことを特徴とする請求項２３に記載の貫通電極形成方法。
【請求項２７】
前記ポリマー絶縁膜は、２９０ｃＰの粘度、１×１０１０Ｏｈｍ−Ｃｍの抵抗、及び１〜３ＧＰａの弾性係数を有することを特徴とする請求項２２に記載の貫通電極形成方法。
【請求項２８】
基板に該基板の上部表面に開口部を備えるリセスを形成する工程と、
前記リセスの底部に導電性保護膜を形成する工程と、
前記リセス内の前記導電性保護膜上に導電性物質を蒸着する工程と、
前記上部表面に対向する前記基板の下部表面を加工して該下部表面から突出する前記導電性物質及び前記導電性保護膜の突出部を形成し、前記突出部及び前記基板をポリマー絶縁膜でコーティングする工程と、を有し、
前記ポリマー絶縁膜は前記下部表面に対応して測定した場合に前記下部表面から突出した前記突出部から離隔した第１地点で１〜２μｍの厚さを有し、前記ポリマー絶縁膜は前記下部表面に対応して測定した場合に前記突出部に隣接する第２地点で８μｍの厚さを有することを特徴とする貫通電極形成方法。
【請求項２９】
前記導電性保護膜は、Ｎｉ及びＣｏ又はそのうちの１つを含むことを特徴とする請求項２８に記載の貫通電極形成方法。
【請求項３０】
基板に該基板の上部表面に開口部を備えるリセスを形成する工程と、
前記リセスの底部及び前記上部表面上に絶縁膜と、拡散障壁膜と、Ｎｉ及びＣｏのうちの少なくともいずれかとを備える導電性保護膜を形成する工程と、
前記上部表面上に開口部を備えるフォトレジストパターンを形成して前記リセスを露出する工程と、
前記開口部を介して前記リセスに導電性物質を蒸着する工程と、
前記上部表面を加工して前記フォトレジストパターン、該フォトレジストパターン下部の前記導電性保護膜の一部分、及び該フォトレジストパターン下部の前記拡散障壁膜の一部分を除去する工程と、
前記上部表面に対向する前記基板の下部表面を加工して前記下部表面から突出する前記導電性物質及び前記導電性保護膜の突出部を形成し、前記突出部及び前記基板を前記基板から分離するポリマー絶縁膜でコーティングする工程と、
前記ポリマー絶縁膜を部分的に除去して前記突出部を露出する工程と、
を有することを特徴とする貫通電極形成方法。
【請求項３１】
前記基板の厚さを減少させるためにグラインディング又は化学機械的研磨を用いて前記下部表面を加工して減少させた下部表面を提供し、前記導電性保護膜の露出を防止する工程と、
前記減少させた下部表面を乾式エッチングし、前記基板を更に薄くして前記導電性保護膜を露出させる工程と、
を更に含むことを特徴とする請求項３０に記載の貫通電極形成方法。
【請求項３２】
基板に該基板の上部表面に開口部を備えるリセスを形成する工程と、
前記リセスの底部及び前記上部表面上に絶縁膜と、Ｎｉ及びＣｏ又はそのうちの１つをを備える導電性保護膜、及び拡散障壁膜を形成する工程と、
前記上部表面上に開口部を備えて前記リセスの前記底部の端を覆うフォトレジストパターンを形成して前記リセスの前記底部の中心部を露出する工程と、
前記上部表面を加工して前記開口部内の前記拡散障壁膜を除去し、前記導電性保護膜の基底部を露出する工程と、
前記開口部を介して前記リセスに導電性物質を蒸着する工程と、
前記上部表面に対向する前記基板の下部表面を加工して該下部表面から突出する前記導電性物質及び前記導電性保護膜の突出部を形成し、該突出部を前記基板から分離するポリマー絶縁膜でコーティングする工程と、
前記ポリマー絶縁膜を部分的に除去して前記突出部を露出する工程と、
を有することを特徴とする貫通電極形成方法。
【請求項３３】
前記基板の厚さを減少させるためにグラインディング又は化学機械的研磨を用いて前記下部表面を加工して減少させた下部表面を提供し、前記導電性保護膜の露出を防止する工程と、
前記減少させた下部表面を乾式エッチングし、前記基板を更に薄くして前記導電性保護膜を露出する工程と、
を更に含むことを特徴とする請求項３２に記載の貫通電極形成方法。
【請求項３４】
基板に該基板の上部表面に開口部を備えるリセスを形成し、前記リセスの底部及び前記上部表面上に絶縁膜と、拡散障壁膜と、Ｎｉ及びＣｏのうちの少なくともいずれかとを備える導電性保護膜を形成する工程と、
前記リセス内部及び前記リセス外部にフォトレジストパターンを形成し、前記リセスの外部に前記絶縁膜の一部分、前記拡散障壁膜の一部分、及び前記導電性保護膜の一部分を露出する工程と、
前記リセスの外部の前記絶縁膜の一部分、前記拡散障壁膜の一部分、及び前記導電性保護膜の一部分をエッチングして除去する工程と、
前記フォトレジストパターンを除去する工程と、
前記リセスに導電性物質を蒸着する工程と、
前記上部表面に対向する前記基板の下部表面を加工して前記下部表面から突出する前記導電性物質及び前記導電性保護膜の突出部を形成し、該突出部を前記基板から分離するポリマー絶縁膜でコーティングする工程と、
前記ポリマー絶縁膜を部分的に除去して前記突出部を露出する工程と、
を有することを特徴とする貫通電極形成方法。
【請求項３５】
前記基板の厚さを減少させるためにグラインディング又は化学機械的研磨を用いて前記下部表面を加工して減少させた下部表面を提供し、前記導電性保護膜の露出を防止する工程と、
前記減少させた下部表面を乾式エッチングし、前記基板を更に薄くして前記導電性保護膜を露出する工程と、
を更に含むことを特徴とする請求項３４に記載の貫通電極形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に貫通電極構造体（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ  ｓｔｒｕｃｔｕｒｅｓ）及びその形成方法に関する。
【背景技術】
【０００２】
集積技術の進歩により従来の２次元ＬＳＩに次いで３次元積層ＬＳＩの開発が盛んに行われている。３次元集積の形態は、パッケージ積層（ｐａｃｋａｇｅ  ｓｔａｃｋｉｎｇ）、ダイ積層（ｄｉｅ  ｓｔａｃｋｉｎｇ）、及びウエハ積層（ｗａｆｅｒ  ｓｔａｃｋｉｎｇ）がある。ウエハ積層方法のうち、貫通電極（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ：ＴＳＶ）と呼ばれる技術は基板を貫通するビアホール（ｖｉａ  ｈｏｌｅ）を延長するのに用いられる。この場合、導電性ビア（ｃｏｎｄｕｃｔｉｖｅ  ｖｉａ）は基板を完全に貫通するように形成される。更に、貫通電極（ＴＳＶｓ）を有する多層基板は３次元集積をなすように互いに積層することができる。特に、異なる基板の貫通電極（ＴＳＶｓ）はワイヤのような接続手段がなくても基板との間に信号を伝達することができる。
【０００３】
貫通電極（ＴＳＶｓ）の形成に用いられる二つの方法には、ビアファースト（ｖｉａ  ｆｉｒｓｔ）方法及びビアラスト（ｖｉａ  ｌａｓｔ）方法がある。ビアファースト方法によれば、貫通電極（ＴＳＶｓ）は金属配線工程のようなバックエンド（ｂａｃｋ  ｅｎｄ）工程以前に基板を貫通するようにして形成される。更に、ビアファースト方法は、ＣＭＯＳ素子が基板に形成される前に用いられる。ビアファースト方法によれば、ビアは基板を部分的に貫通するように形成され、ＣＭＯＳ及びバックエンド工程以後に完成される。その結果、基板は薄く、ビアは露出されて互いに接触する３次元積層構造（ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ  ｓｔａｃｋｅｄ  ｓｔｒｕｃｔｕｒｅ）を構成することができる。
【０００４】
一方、貫通電極（ＴＳＶｓ）は、ＣＭＯＳ素子が形成された後のバックエンド工程以前に形成される。詳細には、ＣＭＯＳ素子を基板に形成した後、ビア（ｖｉａｓ）は基板を部分的に貫通するように形成することができる。次いで、バックエンド工程を行った後に、貫通電極（ＴＳＶｓ）を完成させるための薄くする工程（ｔｈｉｎｎｉｎｇ  ｐｒｏｃｅｓｓ）を行うことができる。結果的に、基板はその内部に形成された貫通電極（ＴＳＶｓ）を備え、基板は互いに結合されて３次元積層構造が提供される。
【０００５】
ビアファースト方法によれば、ビアはＣＭＯＳ素子の形成前、又はバックエンド工程前に形成される。例えば、ビアは、ＣＭＯＳ素子の形成前に形成することができ、ビアは基板を部分的に貫通するように形成することができる。次いで、ＣＭＯＳ及びバックエンド工程を行った後、後続する薄くする工程により貫通電極（ＴＳＶｓ）及び基板の形成を完成することができる。その結果、貫通電極（ＴＳＶｓ）を有する多層基板は、互いに接触する３次元積層構造を構成することができる。
【０００６】
ビアラスト方法によれば、ビアはバックエンド工程のうち、バックエンド工程後、又はボンディング（ｂｏｎｄｉｎｇ）工程後に形成される。貫通電極（ＴＳＶｓ）をバックエンド工程中に形成する場合、この工程は貫通電極の中間工程（ＴＳＶ  ｍｉｄｄｌｅ  ｐｒｏｃｅｓｓ）として見なされる。一般に、貫通電極の中間工程は貫通電極の最後工程（ＴＳＶｌａｓｔｐｒｏｃｅｓｓ）に含まれる。例えば、ビアラスト方法は、バックエンド工程後に貫通電極（ＴＳＶｓ）を形成するのに用いられる。次いで、薄くする工程は貫通電極（ＴＳＶ）構造を完成するのに用いられ、ボンディング工程は貫通電極（ＴＳＶ）構造を有する基板を接続するのに用いられ、３次元積層構造を構成することができる。
【０００７】
一方、ビアラスト方法は、ボンディング後に貫通電極（ＴＳＶｓ）を形成するのに用いられる。例えば、ＣＭＯＳ及びバックエンド工程が行われ、続いて、分離されたウエハを互いにボンディングすることができる。ボンディングウエハ（ｂｏｎｄｉｎｇｗａｆｅｒｓ）は、貫通電極（ＴＳＶｓ）を形成するために薄く加工することができ、３次元積層構造を構成することができる。
【０００８】
貫通電極（ＴＳＶ）構造は、ＵＳ６，９１６，７２５、ＵＳ７，２１４，６１５、ＵＳ７，２８２，４４４、及びＵＳ２００４／０２４５６２３に開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６，９１６，７２５号明細書
【特許文献２】米国特許第７，２１４，６１５号明細書
【特許文献３】米国特許第７，２８２，４４４号明細書
【特許文献４】米国特許出願公開第２００４／０２４５６２３号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、半導体基板の歪み（ｗａｒｐａｇｅ）を抑制することができる貫通電極構造体及びその形成方法を提供することにある。
本発明の他の目的は、低い接触抵抗を有する貫通電極構造体及びその形成方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するためになされた本発明の一特徴による貫通電極構造体は、基板の上部表面から該上部表面に対向する該基板の下部表面に延長されて該基板を貫通する導電性ビアと、前記導電性ビアの底部に形成されてＮｉ及びＣｏの少なくともいずれかを有する導電性保護膜と、前記導電性保護膜に接触して前記基板の前記下部表面に形成される分離ポリマー絶縁膜と、を備える。
【００１２】
上記目的を達成するためになされた本発明の一特徴による貫通電極形成方法は、基板の上部表面から該上部表面に対向する該基板の下部表面に延長されて該基板を貫通する導電性ビアを形成し、前記導電性ビアは前記導電性ビアの底部に形成されてＮｉ及びＣｏのうちの少なくともいずれかを有する導電性保護膜を備え、前記導電性保護膜に接触して前記基板から分離した前記下部表面上にポリマー絶縁膜を形成する工程を有する。
【発明の効果】
【００１３】
本発明によれば、導電性ビア（ｃｏｎｄｕｃｔｉｖｅ  ｖｉａ）の一端を覆う導電性保護膜（ｃｏｎｄｕｃｔｉｖｅ  ｐｒｏｔｅｃｔｉｖｅ  ｌａｙｅｒ）、及び導電性保護膜に接触して基板の下部表面を覆う分離ポリマー絶縁膜が提供される。分離ポリマー絶縁膜は半導体基板の歪み（ｗａｒｐａｇｅ）を抑制する役割をし、導電性保護膜は貫通電極（ＴＳＶ）の表面酸化及び損傷を防止する役割をする。よって、電気的特性が優れ、高い信頼性を有する半導体装置を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態による導電性ビアを有する貫通電極構造体を示す断面図である。
【図２】本発明の一実施形態による貫通電極構造体の形成方法を示すフローチャートである。
【図３】本発明の一実施形態による貫通電極構造体の形成方法を示す断面図である。
【図４】本発明の一実施形態による貫通電極構造体の形成方法を示す断面図である。
【図５】本発明の一実施形態による貫通電極構造体の形成方法を示す断面図である。
【図６】温度範囲による金属の相対的な拡散性を示すグラフである。
【図７】本発明の一実施形態による貫通電極構造体の形成を示す断面図である。
【図８】本発明の一実施形態による貫通電極構造体の形成を示す断面図である。
【図９】本発明の一実施形態による貫通電極構造体の形成を示す断面図である。
【図１０】本発明の一実施形態によるリセス内部及び上部表面上の導電性物質構成を示す断面図である。
【図１１】本発明の一実施形態によるリセス内部及び上部表面上の導電性物質構成を示す断面図である。
【図１２】本発明の一実施形態によるリセス内部及び上部表面上の導電性物質構成を示す断面図である。
【図１３】本発明の一実施形態による基板の下部表面の加工により貫通電極構造体の形成を示す断面図である。
【図１４】本発明の一実施形態による基板の下部表面の加工により貫通電極構造体の形成を示す断面図である。
【図１５】本発明の一実施形態による基板の下部表面の加工により貫通電極構造体の形成を示す断面図である。
【図１６】本発明の一実施形態による基板の下部表面の加工により貫通電極構造体の形成を示す断面図である。
【図１７】本発明の一実施形態によるグルーブを有して基板に形成されたコンタクトパッド及びこれに接触する貫通電極構造体を示す断面図である。
【図１８】本発明の一実施形態による平らな上部表面を有する貫通電極構造体を示す断面図である。
【図１９】本発明の他の実施形態による貫通電極構造体の構成を示す断面図である。
【図２０】本発明の他の実施形態による貫通電極構造体の構成を示す断面図である。
【図２１】本発明の他の実施形態による貫通電極構造体の構成を示す断面図である。
【図２２】本発明の他の実施形態による貫通電極構造体の構成を示す断面図である。
【図２３】本発明の一実施形態による貫通電極構造体を用いた基板の３次元積層を備えるパッケージの断面図である。
【図２４】図２３のＥ１部分を詳細に示す拡大図である。
【図２５】図２３のＥ１部分を詳細に示す他の例による拡大図である。
【図２６】図２３のＥ１部分を詳細に示す他の例による拡大図である。
【図２７】本発明の一実施形態による３次元積層の基板との間を電気的に接続させるために用いられる貫通電極構造体を備える基板の３次元積層を示す断面図である。
【図２８】本発明の一実施形態による互いに異なる貫通電極構造体を電気的に接続する基板の３次元積層を含むことができるパッケージを示す断面図である。
【図２９】本発明の一実施形態による貫通電極構造体を用いて互いに異なる基板を電気的に相互接続する３次元積層を示す断面図である。
【図３０】図２９のＥ２部分を詳細に示す拡大図である。
【図３１】図２９のＥ２部分を詳細に示す他の例による拡大図である。
【図３２】本発明の一実施形態によるジグザグパターンに配列された貫通電極構造体によって互いに異なる１つに電気的に接続された基板の３次元積層を備えるパッケージを示す断面図である。
【図３３】本発明の一実施形態による標準規格メモリカードの平面図である。
【図３４】図３３の切断線Ｉ−Ｉ’による断面図である。
【図３５】本発明の他の実施形態による標準規格メモリカードの平面図である。
【図３６】図３５の切断線ＩＩ−ＩＩ’による断面図である。
【図３７】本発明の一実施形態による基板上にメモリ素子を備えるパッケージを有するメモリモジュールを示す概要図である。
【図３８】本発明の一実施形態によるバスを用いてメモリ及び入出力装置と接続されたプロセッサを備える電子システムを示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、本発明の貫通電極構造体及びその形成方法を実施するための形態の具体例を、図面を参照しながら詳細に説明する。しかし、本発明は、ここで説明する実施形態に限定されるわけではなく、他の形態で具体化することができる。従って、ここで開示される実施形態は、発明の開示を完全なものとすると共に、当業者に本発明の思想を十分に伝えるために提供されるものである。
なお、説明の都合上、図面において、層及び領域の厚みは誇張されており、図示する形態が実際とは異なる場合がある。また、ある層が、他の層又は基板（ｓｕｂｓｔｒａｔｅ）の「上」にあると記載した場合、これは他の層又は基板の「直上に」直接形成される場合に限らず、それらの間に第３の層が介在する場合も含む。明細書の全体において同一の参照符号は、同一の構成要素を示す。
【００１６】
図１は、本発明の一実施形態による導電性ビア１０５を有する貫通電極（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ：ＴＳＶ）構造体１００を示す断面図である。導電性ビア１０５は、基板１０１を上部表面１０１ｂから下部表面１１２まで貫通して突出する。なお、本明細書に記載した用語として「上部（ｕｐｐｅｒ）」及び「下部（ｂａｃｋ）」は、一表面に対応する他の表面のように、相対的な概念として解釈することができる、更に、完成した貫通電極（ＴＳＶ）構造体１００の一部として、導電性ビア１０５の突出部を露出するためのシニング（ｔｈｉｎｎｉｎｇ）又はエッチングにより処理された表面が一般的に参照される。
【００１７】
導電性保護膜１１５は導電性ビア１０５上に形成される。導電性保護膜１１５は、下部表面１１２に隣接する導電性ビア１０５の底領域を覆うように形成される。即ち、下部表面１１２に隣接する導電性ビア１０５の底部及び側壁は導電性保護膜１１５で覆われる。拡散障壁膜５２５は導電性保護膜１１５上に形成される。拡散障壁膜５２５は導電性ビア１０５の側壁に沿って延長されるが、導電性ビア１０５の底領域には形成されない。更に、絶縁膜１２０は拡散障壁膜５２５上に形成される。絶縁膜１２０は導電性ビア１０５の側壁に沿って延長されるが、導電性ビア１０５の底領域には形成されない。本実施形態において、拡散障壁膜５２５及び絶縁膜１２０は単一層に併合することができる。
【００１８】
図１に示すように、分離ポリマー絶縁膜１３０は基板１０１の下部表面１１２上に形成される。分離ポリマー絶縁膜１３０は導電性ビア１０５に隣接する導電性保護膜１１５の側壁上に延長される。更に、分離ポリマー絶縁膜１３０の外側表面は、分離ポリマー絶縁膜１３０と導電性保護膜１１５とが接触する部分に隣接して傾斜断面を有する。
【００１９】
本実施形態において、分離ポリマー絶縁膜１３０は、下部表面１１２から測定した場合、導電性ビア１０５に隣接する部分で平均厚さを有する。平均厚さは導電性ビア１０５から離隔した部分における下部表面１１２上の分離ポリマー絶縁膜１３０の厚さよりも大きい。他の実施形態において、導電性ビア１０５の側壁上で、分離ポリマー絶縁膜１３０は下部表面１１２から測定した場合より薄くてもよい。下部表面１１２から突出した導電性ビア１０５における分離ポリマー絶縁膜１３０は、約８μｍの厚さを有することができる。導電性ビア１０５の突出部から離隔した部分における分離ポリマー絶縁膜１３０は約１〜２μｍの厚さを有することができる。分離ポリマー絶縁膜１３０は約２９０ｃＰの粘度、約１×１０１０Ｏｈｍ−Ｃｍの抵抗、及び約１ＧＰａ〜約３ＧＰａの弾性係数（ｍｏｄｕｌｕｓ  ｏｆ  ｅｌａｓｔｉｃｉｔｙ）を有するものとすることができる。
【００２０】
導電性保護膜１１５はソルダー（ｓｏｌｄｅｒ）と金属間化合物を形成する金属とすることができる。ソルダーは、貫通電極構造体１００と積層した他の貫通電極構造体とを電気的に接続する役割をする。導電性保護膜１１５は、Ｐｄ、Ｔｉ、ＴｉＮ、Ｔａ、及びＴａＮよりもソルダーに対する濡れ性が大きい金属とすることができる。導電性保護膜１１５は、稀土類元素（ｒａｒｅ  ｅａｒｔｈ  ｅｌｅｍｅｎｔ）又は転移金属（ｔｒａｎｓｉｔｉｏｎ  ｍｅｔａｌ）が添加されたＮｉ及び／又はＣｏとすることができる。また、導電性保護膜１１５はＶ及び／又はＰが添加されたＮｉとすることができ、Ｗ、Ｐ、Ｃｒ、及び／又はＢが添加されたＣｏとすることができる。
【００２１】
導電性保護膜１１５はシリコン（Ｓｉ）での拡散係数がＡｕ、Ｃｕ、及びＡｇよりも小さい金属とすることができる。例えば、図６は本発明の実施形態におけるいくつかの好適な例となる金属の温度範囲と相対的な拡散性を示す。
【００２２】
導電性ビア１０５の突出部は、下部表面１１２から約１５μｍ突出することができる。導電性ビア１０５の突出部は、約４５μｍの全体高（例えば、導電性ビア１０５の上部表面１０１ｂから突出部下端まで）とすることができる。導電性ビア１０５の突出部は、基板１０１が約３０μｍの部分で、約３０μｍの幅とすることができる。図１に示さないが、導電性ビア１０５は基板１０１内の導電性パッド上に形成することができる。この場合、導電性パッドは上部表面１０１ｂに位置する導電性ビア１０５の一部領域の直下に提供することができる。他の実施形態において、前記導電性ビア１０５は導電性パッドの中心から外れるように形成することができる。この場合、導電性パッドは導電性ビア１０５から離隔した上部表面１０１ｂに位置することができる。
【００２３】
図２は、本発明の一実施形態による貫通電極構造体の形成方法を示すフローチャートである。図２に示すように、基板にビアホールを形成する（ステップ５０５）。ビアホール及び基板上に絶縁膜、拡散障壁膜、及び導電性保護膜を形成する（ステップ２１０）。
【００２４】
ビアホールに導電性物質を形成する（ステップ５１５）。貫通電極構造体を提供するために基板の下部表面を加工して基板の下部表面上に拡散障壁膜及び導電性保護膜を露出する（ステップ２２０）。
基板の下部表面及び貫通電極構造体の下部領域上にポリマー絶縁膜を形成する（ステップ２２５）。ポリマー絶縁膜の一部分を除去して貫通電極構造体の下部表面を露出する（ステップ２３０）。
【００２５】
図３〜図５、図７〜図９は、本発明の一実施形態による貫通電極構造体の形成方法を示す断面図である。図３に示すように、上部表面１１ｆ及び下部表面１１ｂを有する基板１１に回路を形成することができる。上部表面１１ｆに開口部１５ｈを有する絶縁膜１５を形成することができる。開口部１５ｈに電気配線１３が露出する。電気配線１３は、基板１１に形成された貫通電極構造体から離隔した部分の再配線領域に形成することができる。電気配線１３は、Ｃｕ、Ａｌ、Ｗ、Ｔｉ、又はＴａとすることができ、コンタクトパッド（ｃｏｎｔａｃｔ  ｐａｄ）を提供することができる。絶縁膜１５は、Ｓｉ、Ｏ、Ｓｉ、Ｎ、及び／又はＳｉＯＮに形成されたパッシベーション膜（ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ）とすることができる。
【００２６】
図４に示すように、ドライエッチング（ｄｒｙ  ｅｔｃｈｉｎｇ）又はレーザードリリング（ｌａｓｅｒ  ｄｒｉｌｌｉｎｇ）を用いて基板１１にリセス（ｒｅｃｅｓｓ）２０を形成する。本実施形態において、リセス２０は約３０μｍの直径及び約３０μｍ〜約１００μｍの厚さとすることができる。
【００２７】
図５に示すように、リセス２０内部と上部表面１１ｆ上に絶縁膜２１を形成することができる。他の実施形態において、開口部１５ｈには絶縁膜２１を蒸着しない、もしくは除去することができる。リセス２０内の絶縁膜２１上に拡散障壁膜２３を形成することができる。拡散障壁膜２３は上部表面１１ｆ上を覆うことができる。拡散障壁膜２３は、Ｔｉ、ＴｉＮ、又はＴａＮとすることができる。開口部１５ｈにコンタクトパッドを形成する場合、開口部１５ｈには拡散障壁膜２３を蒸着しない、もしくは除去することができる。リセス２０内部及び開口部１５ｈを有する上部表面１１ｆ上に導電性保護膜２４を形成することができる。他の実施形態において、絶縁膜２１及び拡散障壁膜２３は二つの特性を有する単一膜に併合することができる。図５に示す導電性保護膜２４は図１及び図６を参照して説明したようなものとすることができる。
【００２８】
図７に示すように、導電性保護膜２４上にフォトレジストパターン３２を形成することができる。フォトレジストパターン３２はリセス２０及び上部表面１１ｆの一部分を露出する開口部を備えることができる。上部表面１１ｆの一部分はコンタクトパッドを有する再配線領域を含むことができる。
【００２９】
図８に示すように、リセス２０及び上部表面１１ｆ上に導電性物質２５を形成する。導電性物質２５は、無電解メッキ（ｅｌｅｃｔｒｏｌｅｓｓ  ｐｌａｔｉｎｇ）、化学気相蒸着（ＣＶＤ）、又は物理気相蒸着（ＰＶＤ）方法によって形成されたＣｕ、Ｗ、又はＡｌとすることができる。
【００３０】
図９に示すように、導電性物質２５をハードマスク（ｈａｒｄ  ｍａｓｋ）として用い、フォトレジストパターン（ｐｈｏｔｏ  ｒｅｓｉｓｔ  ｐａｔｔｅｒｎ）３２及びフォトレジストパターン３２の下部にある導電性保護膜２４及び拡散障壁膜２３の一部分を除去することができる。更に、導電性物質２５にはリセス２０の中心に自己整列された（ｓｅｌｆ  ａｌｉｇｎｅｄ）グルーブ（ｇｒｏｏｖｅ）２７ｓが形成される。グルーブ２７ｓの底部はリセス２０の内部に延長されて第１距離ｄ１ほど上部表面１１ｆの下部レベルに位置することができる。図９に示すように、電気配線１３上の導電性物質２５は、再配線パターン２７ｅを構成することができる。再配線パターン２７ｅは、リセス２０内の導電性物質２５に電気的に接続される。即ち、リセス２０内の導電性物質２５は、再配線パターン２７ｅを経由して電気配線１３及び基板１１に電気的に接続される。
【００３１】
図１０〜図１２は、本発明の一実施形態によるリセス２０内部及び上部表面１１ｆ上の導電性物質２７構成を示す断面図である。
図１０に示すように、リセス２０を覆い、開口部１５ｈを含む再配線領域上を覆うフォトレジストパターン３２を形成することができる。図１１に示すように、フォトレジストパターン３２をエッチングマスクとして用い、フォトレジストパターン３２外部に露出した上部表面１１ｆ上の物質を除去することができる。次いで、フォトレジストパターン３２を除去してリセス２０内部を露出し、再配線領域を含む上部表面１１ｆの一部分を露出することができる。
【００３２】
図１２に示すように、導電性保護膜２４上のリセス２０を埋め込み、上部表面１１ｆの一部分を覆う導電性物質２７を形成する。これにより、リセス２０に導電性ビア（ｃｏｎｄｕｃｔｉｖｅ  ｖｉａ）が形成される。導電性ビアは電気配線１３に電気的に接続され得る。
【００３３】
図１３〜図１６は、本発明の一実施形態による基板１１の下部表面１１ｂの加工により貫通電極構造体の形成を示す断面図である。図１３に示すように、グラインディング（ｇｒｉｎｄｉｎｇ）又は化学機械的研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程を用いて下部表面１１ｂを加工し、基板１１の厚さを減少させることができる。この場合、導電性保護膜２４の下部領域２７ｂはまだ露出させない。
【００３４】
図１４に示すように、乾式エッチング（ｄｒｙ  ｅｔｃｈ）工程を用いて導電性保護膜２４の下部領域２７ｂを露出することができる。この場合、導電性保護膜２４の下部領域２７ｂは基板１１の減少した下部表面１１ｂより突出する。導電性物質２５も減少した下部表面１１ｂより突出し、導電性物質２５の突出部は導電性保護膜２４に覆われる。導電性物質２５は、導電性ビアと呼ばれる。図１４に示すように、突出部が形成された部分における絶縁膜２１の一部分及び拡散障壁膜２３の下部は除去される。
【００３５】
図１５に示すように、下部表面１１ｂ上にポリマー絶縁膜（ｐｏｌｙｍｅｒ  ｉｎｓｕｌａｔｉｎｇ  ｌａｙｅｒ）３１を形成することができる。ポリマー絶縁膜３１は、導電性ビアの突出部を覆うことができる。即ち、ポリマー絶縁膜３１は導電性保護膜２４の突出部を覆うことができる。ポリマー絶縁膜３１はスピンコーティング（ｓｐｉｎ  ｃｏａｔｉｎｇ）又はスプレー（ｓｐｒａｙｉｎｇ）方法を用いて下部表面１１ｂに形成することができる。ポリマー絶縁膜３１は、導電性保護膜２４に対してエッチング選択比を有する物質膜で形成することができる。ポリマー絶縁膜３１は、基板内部又は基板上に形成された物質に起因するストレスを緩和して基板の歪みを低減する役割をする。結果的に、ポリマー絶縁膜３１は下部表面１１ｂを覆うので、ポリマー絶縁膜３１は基板１１と異なる分離膜（ｓｅｐａｒａｔｅ  ｌａｙｅｒ）とすることができる。
【００３６】
図１６に示すように、ポリマー絶縁膜３１を貫通して導電性保護膜２４が露出するまで、ポリマー絶縁膜３１をエッチバック（ｅｔｃｈｅｄ  ｂａｃｋ）して厚さを減少することができる。更に、ポリマー絶縁膜３１が導電性保護膜２４に接触する部分において、エッチバック工程によりポリマー絶縁膜３１が傾斜断面を有するように形成することができる。図１６に示すように、エッチバック工程によってポリマー絶縁膜３１の厚さは第２厚さ（ｄ２）に減少する。第２厚さ（ｄ２）は下部表面１１ｂより突出した導電性ビアの突出部の距離よりも小さい場合もある。即ち、導電性ビアの突出部はポリマー絶縁膜３１を貫通して突出するか、もしくは露出する。更に、導電性保護膜２４の突出部における導電性保護膜２４の側壁上のポリマー絶縁膜３１は第３厚さ（ｄ３）を有することができる。第３厚さ（ｄ３）は、第２厚さ（ｄ２）よりも小さい場合もある。第３厚さ（ｄ３）はポリマー絶縁膜３１を形成するためのポリマーの粘度を調節して制御することができる。
【００３７】
図１７は、本発明の一実施形態によるグルーブ２７ｓを有して基板１１に形成されたコンタクトパッド１３’及びこれに接触する貫通電極構造体を示す断面図である。
【００３８】
図１８は、本発明の一実施形態による平らな上部表面２７ｓ’を有する貫通電極構造体を示す断面図である。この場合、貫通電極構造体はグルーブを有しない。
【００３９】
図１９〜図２２は、本発明の他の実施形態による貫通電極構造体の形成方法を示す断面図である。図１９に示すように、リセス２０に絶縁膜２１、導電性保護膜２４、及び拡散障壁膜２３を形成することができる。絶縁膜２１、導電性保護膜２４、及び拡散障壁膜２３は基板１１の上部表面１１ｆを覆うことができる。図２０に示すように、リセス２０を部分的に覆い、基板１１の上部表面１１ｆを覆うフォトレジストパターン３５を形成することができる。ここで、リセス２０の中心部は露出する。フォトレジストパターン３５はリセス２０の残余部分を覆い、リセス２０外部の拡散障壁膜２３を覆うことができる。即ち、フォトレジストパターン３５は、リセス２０の側壁を覆うことができ、リセス２０の底部に拡散障壁膜２３が露出する。
【００４０】
図２１に示すように、フォトレジストパターン３５をエッチングマスクとして用い、リセス２０の底部に露出した拡散障壁膜２３を除去することができる。次いで、フォトレジストパターン３５を除去することができる。その結果、リセス２０の底領域Ｂに絶縁膜２１及び導電性保護膜２４が残存することができる。
【００４１】
図２２に示すように、リセス２０及び基板１１の上部表面１１ｆ上に導電性物質２５を形成することができる。導電性物質２５はコンタクトパッドを提供する再配線領域上を覆うことができる。リセス２０に蒸着された導電性物質２５をパターニングして貫通電極構造体を形成することができる。
【００４２】
図２３は、本発明の一実施形態による貫通電極構造体２７、２７’を用いた基板１２１〜１２８の３次元積層を備えるパッケージ１１８の断面図である。３次元積層は、本発明の実施形態による貫通電極構造体を用いて３次元積層に接続され、ロジック素子（ｌｏｇｉｃ  ｄｅｖｉｃｅｓ）を備える基板１２９を含むことができる。更に、パッケージ１１８は、ソルダーバンプ（ｓｏｌｄｅｒ  ｂｕｍｐｓ）１１１を用いて他の素子又は基板に接続することができる。図２３に示すように、基板１１０は内部配線１１３を備えることができる。内部配線１１３は基板の３次元積層とソルダーバンプ１１１との間を信号的に接続する役割をする。
【００４３】
図２４は、図２３のＥ１部分を詳細に示す拡大図である。図２４に示すように、導電性物質２５の上部表面に形成されたグルーブはソルダー３３を備えることができる。ソルダー３３は下部貫通電極構造体及びグルーブの直上に位置する他の貫通電極構造体を電気的に接続する役割をする。図２４に示すように、ソルダー３３はグルーブ内に制限され、導電性物質２５の上部表面にはソルダー３３がなくてもよい。
図２５は、図２３のＥ１部分を詳細に示す他の例による拡大図である。図２５に示すように、２つの近接する貫通電極構造体との間を相互接続するソルダー３３’はグルーブを埋め込み、導電性物質２５の上部表面の少なくとも一部分として伸張することができる。
【００４４】
図２６は、図２３のＥ１部分を詳細に示す他の例による拡大図である。図２６に示すように、上部及び下部貫通電極構造体との間を相互接続するソルダー３４は３次元積層の全体高を第４厚さ（ｄ４）ほど増加させる。
【００４５】
図２７は、本発明の一実施形態による３次元積層の基板との間を電気的に接続させるために用いられる貫通電極構造体を備える基板の３次元積層を示す断面図である。詳しく説明すると、貫通電極構造体はコンタクトパッドを有する再配線領域を含むように構成される。コンタクトパッドは３次元積層内の近接した基板に位置する貫通電極構造体との間を電気的に接続する役割をする。更に、再配線領域及びその上部に結合された貫通電極構造体は図示したようにジグザグパターン（ｚｉｇｚａｇ  ｐａｔｔｅｒｎ）に配列される。図２７の結合は、メモリ素子１３１〜１３８及びロジックチップ１３９を備える基板の３次元積層を提供するために用いられる。
【００４６】
図２８は、本発明の一実施形態による互いに異なる貫通電極構造体を電気的に接続する基板の３次元積層を含むことができるパッケージ１１８を示す断面図である。特に、図２７の実施形態に比べて図２８の実施形態における結合は貫通電極構造体の中に位置するコンタクトパッドを利用する貫通電極構造体の平行結合（ｐａｒａｌｌｅｌ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）を提供することができる。図２７の場合、コンタクトパッドは貫通電極構造体の中心から外れるように配置される。更に、図２８に示すように、基板の３次元積層は、メモリ素子１４１〜１４８を提供するために用いられる。この場合、図２７のロジックチップ１３９は省略される場合もある。
【００４７】
図２９は、本発明の一実施形態による貫通電極構造体を用いて互いに異なる基板を電気的に相互接続する３次元積層を示す断面図である。図２９に示すように、ロジックチップ１５９は基板の３次元積層に含まれ得る。更に、貫通電極構造体は逆に配列された貫通電極構造体を用いて互いに異なるもの同士に接続される。
【００４８】
図３０及び図３１は、基板の３次元積層において、隣接する貫通電極構造体を説明するために図２９のＥ２部分を詳細に示す拡大図である。図３０に示すように、上部貫通電極構造体はグルーブ内部を完全に埋め込むソルダー３３を備えることができる。この場合、ソルダー３３はグルーブ内に制限され、グルーブの外部にはソルダー３３がない場合もある。図３１に示すように、平らな表面を有する貫通電極構造体上にソルダー３４が提供される。ソルダー３４は近接した貫通電極構造体との間の電気的接続を提供する役割をする。
【００４９】
図３２は、本発明の一実施形態によるジグザグパターンに配列された貫通電極構造体によって互いに異なる１つに電気的に接続された基板の３次元積層を備えるパッケージ１１８を示す断面図である。
【００５０】
図３３は、本発明の一実施形態による標準規格メモリカードの平面図である。標準規格メモリカードは、不揮発性メモリ、制御チップ（ｃｏｎｔｒｏｌｌｅｒ  ｃｈｉｐ）１９５、及びメモリカードをソケットに接続するために用いられる外部端子１９３を備えることができる。
【００５１】
図３４は、図３３の切断線Ｉ−Ｉ’による断面図である。詳しく説明すると、カード１９９に内蔵された基板１９１は外部端子１９３に接続された相互配線１９２を備えることができる。また、相互配線１９２は、制御チップ１９５用の基板及び３次元積層を構成する基板に電気的に接続することができる。３次元積層を構成する基板は、メモリカードに内蔵された不揮発性メモリを提供するために用いられる。図３４に示すように、制御チップ１９５及び不揮発性メモリを提供するために用いる３次元積層を構成する基板は全部貫通電極構造体を用いて互いに異なる１つに電気的に接続することができる。この場合、例えば、図１７に示すように、コンタクトパッドは貫通電極構造体の内部に含まれ得る。
【００５２】
図３５は、本発明の他の実施形態による標準規格メモリカードの平面図である。標準規格メモリカードは不揮発性メモリ１９８及び外部端子１９３を備えることができる。
【００５３】
図３６は、図３５の切断線ＩＩ−ＩＩ’による断面図である。図３６に示すように、基板の３次元積層は、不揮発性メモリ１９８の提供に用いることができる。また、基板の３次元積層は制御チップを提供するために用いられる基板１９５’を含むことができる。更に、基板１９１’は相互配線１９２を備えることができる。相互配線１９２は外部端子１９３を３次元積層内の基板に電気的に接続する役割をする。更に、３次元積層基板は、例えば図１７に示すようなコンタクトパッドを有する貫通電極構造体によって相互接続される。
【００５４】
図３７は、本発明の一実施形態による基板２０１上にメモリ素子を備えるパッケージ２０７を有するメモリモジュールを示す概要図である。基板２０１にパッケージ２０７内のメモリ素子をメモリモジュール外部の装置に接続する役割をする入出力端子（ＩＯ  ｔｅｒｍｉｎａｌｓ）２０５が提供される。また、メモリモジュールは、メモリモジュールに含まれているメモリ素子の動作を制御する制御装置２０３を備える。パッケージ２０７内に含まれているメモリ素子は本発明による貫通電極構造体を用いて形成することができる。
【００５５】
図３８は、本発明の一実施形態によるバス２１９を用いてメモリ２１７及び入出力装置２１３と接続されたプロセッサ２１５を備える電子システムを示すブロック図である。プロセッサ２１５、メモリ２１７及び入出力装置２１３を提供するために用いられる装置は、本発明による貫通電極構造体を用いて形成することができる。
【００５６】
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【００５７】
１１、１０１、１１０、１２１〜１２９、１９１、１９１’、１９５’２０１、    基板
１１ｂ、１１２    下部表面
１１ｆ、２７ｓ’、１０１ｂ    上部表面
１３    電気配線
１３’    コンタクトパッド
１５、２１、１２０    絶縁膜
１５ｈ    開口部
２０    リセス
２３、５２５    拡散障壁膜
２４、１１５    導電性保護膜
２５    導電性物質
２７    導電性物質、貫通電極構造体
２７’    貫通電極構造体
２７ｂ    下部領域
２７ｅ    再配線パターン
２７ｓ    グルーブ
３１    ポリマー絶縁膜
３２、３５    フォトレジストパターン
３３、３３’、３４    ソルダー
１００    貫通電極構造体
１０５    導電性ビア
１１１    ソルダーバンプ
１１３    内部配線
１１８、２０７    パッケージ
１３０    分離ポリマー絶縁膜
１３１〜１３８、１４１〜１４８、１５１〜１５８、１８１〜１８８    メモリ素子
１３９、１５９、１８９    ロジックチップ
１９２    相互配線
１９３    外部端子
１９５    制御チップ
１９８    不揮発性メモリ
１９９    カード
２０３    制御装置
２０５、２１３    入出力端子
２１５    プロセッサ
２１７    メモリ
２１９    バス
【図１】
2010045371.tif 000003
【図２】
2010045371.tif 000004
【図３】
2010045371.tif 000005
【図４】
2010045371.tif 000006
【図５】
2010045371.tif 000007
【図６】
2010045371.tif 000008
【図７】
2010045371.tif 000009
【図８】
2010045371.tif 000010
【図９】
2010045371.tif 000011
【図１０】
2010045371.tif 000012
【図１１】
2010045371.tif 000013
【図１２】
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【図１３】
2010045371.tif 000015
【図１４】
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【図１５】
2010045371.tif 000017
【図１６】
2010045371.tif 000018
【図１７】
2010045371.tif 000019
【図１８】
2010045371.tif 000020
【図１９】
2010045371.tif 000021
【図２０】
2010045371.tif 000022
【図２１】
2010045371.tif 000023
【図２２】
2010045371.tif 000024
【図２３】
2010045371.tif 000025
【図２４】
2010045371.tif 000026
【図２５】
2010045371.tif 000027
【図２６】
2010045371.tif 000028
【図２７】
2010045371.tif 000029
【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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