(57)【要約】【課題】６Ｕサイズの制御装置から３Ｕサイズの制御装置へのリプレースする際、既設の資源を最大限活用しつつ、段階的に小型化する。【解決手段】ＣＰＣＩｅ規格に準拠した３ＵサイズのＣＰＣＩｅバックボード２５のスロットに装着され、他のスロットに装着されたＩ／Ｏボード２３、及びＣＰＣＩｅＣＰＵボード２１との間で、ＰＣＩｅバス信号を送受信するＣＰＣＩｅスイッチボード２２と、ＣＰＣＩ規格に準拠した６ＵサイズのＣＰＣＩバックボード１５のスロットに装着され、他のスロットに装着されたＩ／Ｏボード１２との間で、ＰＣＩバス信号を送受信すると共に、前面パネル１１ｍのＰＣＩｅ外部コネクタ１１ｎに接続されたＰＣＩｅ外部ケーブル５を介して、ＣＰＣＩｅスイッチボード２２と接続され、ＣＰＣＩｅスイッチボード２２との間で、ＰＣＩｅバス信号を送受信するＣＰＣＩブリッジボード１１とを備える。【選択図】図１
2010026726.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＣＩｅ規格に準拠した３ＵサイズのバックボードであるＣＰＣＩｅバックボードに備えられた１つのスロットに装着され、前記ＣＰＣＩｅバックボードに備えられた当該スロット以外の他のスロットに装着されたＣＰＣＩｅ拡張ボード、及びＣＰＣＩｅＣＰＵボードとの間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信するＣＰＣＩｅスイッチボードと、
ＣＰＣＩ規格に準拠した６ＵサイズのバックボードであるＣＰＣＩバックボードに備えられた１つのスロットに装着され、前記ＣＰＣＩバックボードに備えられた当該スロット以外の他のスロットに装着されたＣＰＣＩ拡張ボードとの間で、ＰＣＩバス規格に基づいてＰＣＩバス信号を送受信すると共に、前面パネルに配置されたＰＣＩｅ外部ケーブリング規格準拠のコネクタに接続されたＰＣＩｅ外部ケーブリング規格準拠の外部ケーブルを介して、前記ＣＰＣＩｅスイッチボードと接続され、前記ＣＰＣＩｅスイッチボードとの間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信するＣＰＣＩブリッジボードと、
を備えたことを特徴とする変換装置。
【請求項２】
ＣＰＣＩｅ規格に準拠した３ＵサイズのバックボードであるＣＰＣＩｅバックボードに備えられた１つのスロットに装着され、前記ＣＰＣＩｅバックボードに備えられた当該スロット以外の他のスロットに装着されたＣＰＣＩｅ拡張ボードとの間で、内蔵するＣＰＵの指示により、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信するＣＰＣＩｅＣＰＵボードと、
ＣＰＣＩ規格に準拠した６ＵサイズのバックボードであるＣＰＣＩバックボードに備えられた１つのスロットに装着され、前記ＣＰＣＩバックボードに備えられた当該スロット以外の他のスロットに装着されたＣＰＣＩ拡張ボードとの間で、ＰＣＩバス規格に基づいてＰＣＩバス信号を送受信すると共に、前面パネルに配置されたＰＣＩｅ外部ケーブリング規格準拠のコネクタに接続されたＰＣＩｅ外部ケーブリング規格準拠の外部ケーブルを介して、前記ＣＰＣＩｅＣＰＵボードと接続され、前記ＣＰＣＩｅＣＰＵボードとの間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信するＣＰＣＩブリッジボードと、
を備えたことを特徴とする変換装置。
【請求項３】
前記ＣＰＣＩブリッジボードは、
前記ＣＰＣＩバックボードに接続され、このＣＰＣＩバックボードから供給された利用者により制御設定可能な信号であるユーザ定義信号を、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号へ変換すると共に、供給されたＰＣＩｅバス信号を前記ユーザ定義信号に変換するユーザ定義信号制御デバイスと、
前記外部ケーブルを介して、前記ＣＰＣＩｅスイッチボード又は前記ＣＰＣＩｅＣＰＵボードに接続されると共に、ＰＣＩｅバス規格準拠の内部配線を介して前記ユーザ定義信号制御デバイスと接続されたＰＣＩｅスイッチと、
を備えたことを特徴とする請求項１又は２記載の変換装置。
【請求項４】
前記ＣＰＣＩブリッジボードは、
前記ＣＰＣＩバックボードに接続され、このＣＰＣＩバックボードから供給された利用者により制御設定可能な信号であるユーザ定義信号を、ＰＣＩバス規格に基づいてＰＣＩバス信号へ変換すると共に、供給されたＰＣＩバス信号を前記ユーザ定義信号に変換するユーザ定義信号制御デバイスと、
前記外部ケーブルを介して、前記ＣＰＣＩｅスイッチボード又は前記ＣＰＣＩｅＣＰＵボードに接続されると共に、ＰＣＩバス規格準拠の内部配線を介して前記ユーザ定義信号制御デバイスと接続され、前記ＣＰＣＩｅスイッチボード又は前記ＣＰＣＩｅＣＰＵボードから供給されたＰＣＩｅバス信号をＰＣＩバス信号に変換して前記ユーザ定義信号制御デバイスへ供給すると共に、前記ユーザ定義信号制御デバイスから供給されたＰＣＩバス信号をＰＣＩｅバス信号に変換して前記ＣＰＣＩｅスイッチボード又は前記ＣＰＣＩｅＣＰＵボードに供給するＰＣＩｅ−ＰＣＩブリッジと、
を備えたことを特徴とする請求項１又は２記載の変換装置。
【請求項５】
ＣＰＣＩ規格に準拠した第１の制御装置と、前記第１の制御装置１にＰＣＩｅ外部ケーブリング規格準拠の外部ケーブルを介して接続されたＣＰＣＩｅ規格に準拠した第２の制御装置とを備える制御システムであって、
前記第２の制御装置は、
ＣＰＣＩｅ規格に準拠した３ＵサイズのバックボードであるＣＰＣＩｅバックボードと、
前記ＣＰＣＩｅバックボードが備える１つのスロットに装着され、ＣＰＵを内蔵するＣＰＣＩｅ規格準拠のＣＰＣＩｅＣＰＵボードと、
前記ＣＰＣＩｅバックボードが備える１つ又は複数のスロットに装着されたＣＰＣＩｅ規格準拠の１又は複数のＣＰＣＩｅ拡張ボードと、
前記ＣＰＣＩｅバックボードに備えられた１つのスロットに装着され、前記１又は複数のＣＰＣＩｅ拡張ボード及び前記ＣＰＣＩｅＣＰＵボードとの間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信するＣＰＣＩｅスイッチボードと、を備え、
前記第１の制御装置は、
ＣＰＣＩ規格に準拠した６ＵサイズのバックボードであるＣＰＣＩバックボードと、
前記ＣＰＣＩバックボードが備える１つ又は複数のスロットに装着されたＣＰＣＩ規格準拠の１又は複数のＣＰＣＩ拡張ボードと、
前記ＣＰＣＩバックボードに備えられた１つのスロットに装着され、前記１又は複数のＣＰＣＩ拡張ボードとの間で、ＰＣＩバス規格に基づいてＰＣＩバス信号を送受信すると共に、前面パネルに配置されたＰＣＩｅ外部ケーブリング規格準拠のコネクタに接続された前記外部ケーブルを介して、前記ＣＰＣＩｅスイッチボードと接続され、前記ＣＰＣＩｅスイッチボードとの間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信するＣＰＣＩブリッジボードと、を備えた
ことを特徴とする制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、CompactＰＣＩ規格準拠の６Ｕサイズの制御装置からCompactＰＣＩ  Ｅｘｐｒｅｓｓ規格準拠の３Ｕサイズの制御装置にリプレースする際、既設の設備を最大限活用しつつ、段階的に６Ｕサイズから３Ｕサイズへと小型化する変換装置及び制御システムに関する。
【背景技術】
【０００２】
例えば石油化学や鉄鋼プラント等のようなＰＡ（Process Automation）用途の制御装置では、ハードウェア規格として信頼性の高いCompactＰＣＩ（Compact Peripheral Component Interconnect bus）規格に準拠してハードウェアを構成することが多かった。このような、CompactＰＣＩ規格準拠の制御装置では、CompactＰＣＩ規格準拠のバックボード（以下、ＣＰＣＩバックボード）に、CompactＰＣＩ規格準拠のＣＰＵボードやＩ／Ｏボード等の拡張ボード（以下、ＣＰＣＩボード）が接続され、所定の大きさのラック内に収納されている（例えば、特許文献１参照）。
【０００３】
ＣＰＣＩボードには、３Ｕ（160mm×100mm）、及び６Ｕ（160mm×233.35mm）の２種類のボードサイズがサポートされている。
【０００４】
一方、近年、このCompactＰＣＩ規格の後継規格に当たるCompactＰＣＩ  Ｅｘｐｒｅｓｓ規格が提案され、制御装置に利用され始めている。CompactＰＣＩと同様にCompactＰＣＩ  Ｅｘｐｒｅｓｓでは、６Ｕと３Ｕのボードサイズをサポートするが、昨今の装置の小型化の流れにより、CompactＰＣＩ規格準拠の制御装置を、CompactＰＣＩ  Ｅｘｐｒｅｓｓ規格準拠の制御装置にリプレースする際に、６Ｕサイズから３Ｕサイズへと小型化することが望まれている。
【特許文献１】特表２００４−５１９７７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した特許文献１に開示された技術では、CompactＰＣＩ規格準拠の制御装置からCompactＰＣＩ  Ｅｘｐｒｅｓｓ規格準拠の制御装置へのリプレースについては、考慮されておらず、６Ｕサイズから３Ｕサイズへと小型化することは困難であった。
【０００６】
また、利用者は、リプレース費用を抑制するため、既設のＣＰＣＩボードを活用しつつ、CompactＰＣＩ  Ｅｘｐｒｅｓｓ規格準拠の制御装置にリプレースすることを望む場合が多い。例えば、処理能力を増強するためＣＰＵボードをアップグレードしつつ、既設のＩ／Ｏボードを利用した、CompactＰＣＩ  Ｅｘｐｒｅｓｓ規格準拠の制御装置の構成を望む場合が多い。
【０００７】
そこで、CompactＰＣＩ  Ｅｘｐｒｅｓｓ規格にも記載されているように，CompactＰＣＩボード（以下，ＣＰＣＩボード）とCompactＰＣＩ  Ｅｘｐｒｅｓｓボード（以下，ＣＰＣＩｅボード）の両方が搭載できるバックボードが製品化されている。具体的には、このバックボードは、ＣＰＣＩｅボードを装着可能なスロットと、ＣＰＣＩボードを装着可能なスロットと、ＰＣＩ  Ｅｘｐｒｅｓｓバス信号とＰＣＩバス信号とを変換するブリッジボードを装着可能なスロットとを備えるものである。
【０００８】
しかしながら、このようなバックボードを用いると、既設のＣＰＣＩシステムのボードが６Ｕサイズである場合、この６ＵサイズのＣＰＣＩボードを流用することから新設のＣＰＣＩｅシステムも６Ｕサイズが採用されるので、筐体を６Ｕサイズから３Ｕサイズへと小型化することができなかった。
【０００９】
本発明は上記課題を解決するためになされたものであり、本発明の目的は、CompactＰＣＩ規格準拠の６Ｕサイズの制御装置から、CompactＰＣＩ  Ｅｘｐｒｅｓｓ規格準拠の３Ｕサイズの制御装置にリプレースする際、既設の資源を最大限活用しつつ、段階的に６Ｕサイズから３Ｕサイズへと小型化することができる変換装置及び制御システムを提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明に係る変換装置の第１の特徴は、ＣＰＣＩｅ規格に準拠した３ＵサイズのバックボードであるＣＰＣＩｅバックボードに備えられた１つのスロットに装着され、前記ＣＰＣＩｅバックボードに備えられた当該スロット以外の他のスロットに装着されたＣＰＣＩｅ拡張ボード、及びＣＰＣＩｅＣＰＵボードとの間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信するＣＰＣＩｅスイッチボードと、ＣＰＣＩ規格に準拠した６ＵサイズのバックボードであるＣＰＣＩバックボードに備えられた１つのスロットに装着され、前記ＣＰＣＩバックボードに備えられた当該スロット以外の他のスロットに装着されたＣＰＣＩ拡張ボードとの間で、ＰＣＩバス規格に基づいてＰＣＩバス信号を送受信すると共に、前面パネルに配置されたＰＣＩｅ外部ケーブリング規格準拠のコネクタに接続されたＰＣＩｅ外部ケーブリング規格準拠の外部ケーブルを介して、前記ＣＰＣＩｅスイッチボードと接続され、前記ＣＰＣＩｅスイッチボードとの間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信するＣＰＣＩブリッジボードとを備えたことにある。
【００１１】
上記目的を達成するため、本発明に係る変換装置の第２の特徴は、ＣＰＣＩｅ規格に準拠した３ＵサイズのバックボードであるＣＰＣＩｅバックボードに備えられた１つのスロットに装着され、前記ＣＰＣＩｅバックボードに備えられた当該スロット以外の他のスロットに装着されたＣＰＣＩｅ拡張ボードとの間で、内蔵するＣＰＵの指示により、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信するＣＰＣＩｅＣＰＵボードと、ＣＰＣＩ規格に準拠した６ＵサイズのバックボードであるＣＰＣＩバックボードに備えられた１つのスロットに装着され、前記ＣＰＣＩバックボードに備えられた当該スロット以外の他のスロットに装着されたＣＰＣＩ拡張ボードとの間で、ＰＣＩバス規格に基づいてＰＣＩバス信号を送受信すると共に、前面パネルに配置されたＰＣＩｅ外部ケーブリング規格準拠のコネクタに接続されたＰＣＩｅ外部ケーブリング規格準拠の外部ケーブルを介して、前記ＣＰＣＩｅＣＰＵボードと接続され、前記ＣＰＣＩｅＣＰＵボードとの間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信するＣＰＣＩブリッジボードとを備えたことにある。
【００１２】
上記目的を達成するため、本発明に係る変換装置の第３の特徴は、前記ＣＰＣＩブリッジボードは、前記ＣＰＣＩバックボードに接続され、このＣＰＣＩバックボードから供給された利用者により制御設定可能な信号であるユーザ定義信号を、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号へ変換すると共に、供給されたＰＣＩｅバス信号を前記ユーザ定義信号に変換するユーザ定義信号制御デバイスと、前記外部ケーブルを介して、前記ＣＰＣＩｅスイッチボード又は前記ＣＰＣＩｅＣＰＵボードに接続されると共に、ＰＣＩｅバス規格準拠の内部配線を介して前記ユーザ定義信号制御デバイスと接続されたＰＣＩｅスイッチとを備えたことにある。
【００１３】
上記目的を達成するため、本発明に係る変換装置の第４の特徴は、前記ＣＰＣＩブリッジボードは、前記ＣＰＣＩバックボードに接続され、このＣＰＣＩバックボードから供給された利用者により制御設定可能な信号であるユーザ定義信号を、ＰＣＩバス規格に基づいてＰＣＩバス信号へ変換すると共に、供給されたＰＣＩバス信号を前記ユーザ定義信号に変換するユーザ定義信号制御デバイスと、前記外部ケーブルを介して、前記ＣＰＣＩｅスイッチボード又は前記ＣＰＣＩｅＣＰＵボードに接続されると共に、ＰＣＩバス規格準拠の内部配線を介して前記ユーザ定義信号制御デバイスと接続され、前記ＣＰＣＩｅスイッチボード又は前記ＣＰＣＩｅＣＰＵボードから供給されたＰＣＩｅバス信号をＰＣＩバス信号に変換して前記ユーザ定義信号制御デバイスへ供給すると共に、前記ユーザ定義信号制御デバイスから供給されたＰＣＩバス信号をＰＣＩｅバス信号に変換して前記ＣＰＣＩｅスイッチボード又は前記ＣＰＣＩｅＣＰＵボードに供給するＰＣＩｅ−ＰＣＩブリッジとを備えたことにある。
【００１４】
上記目的を達成するため、本発明に係る制御システムの第１の特徴は、ＣＰＣＩ規格に準拠した第１の制御装置と、前記第１の制御装置１にＰＣＩｅ外部ケーブリング規格準拠の外部ケーブルを介して接続されたＣＰＣＩｅ規格に準拠した第２の制御装置とを備える制御システムであって、前記第２の制御装置は、ＣＰＣＩｅ規格に準拠した３ＵサイズのバックボードであるＣＰＣＩｅバックボードと、前記ＣＰＣＩｅバックボードが備える１つのスロットに装着され、ＣＰＵを内蔵するＣＰＣＩｅ規格準拠のＣＰＣＩｅＣＰＵボードと、前記ＣＰＣＩｅバックボードが備える１つ又は複数のスロットに装着されたＣＰＣＩｅ規格準拠の１又は複数のＣＰＣＩｅ拡張ボードと、前記ＣＰＣＩｅバックボードに備えられた１つのスロットに装着され、前記１又は複数のＣＰＣＩｅ拡張ボード及び前記ＣＰＣＩｅＣＰＵボードとの間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信するＣＰＣＩｅスイッチボードと、を備え、前記第１の制御装置は、ＣＰＣＩ規格に準拠した６ＵサイズのバックボードであるＣＰＣＩバックボードと、前記ＣＰＣＩバックボードが備える１つ又は複数のスロットに装着されたＣＰＣＩ規格準拠の１又は複数のＣＰＣＩ拡張ボードと、前記ＣＰＣＩバックボードに備えられた１つのスロットに装着され、前記１又は複数のＣＰＣＩ拡張ボードとの間で、ＰＣＩバス規格に基づいてＰＣＩバス信号を送受信すると共に、前面パネルに配置されたＰＣＩｅ外部ケーブリング規格準拠のコネクタに接続された前記外部ケーブルを介して、前記ＣＰＣＩｅスイッチボードと接続され、前記ＣＰＣＩｅスイッチボードとの間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信するＣＰＣＩブリッジボードとを備えたことにある。
【発明の効果】
【００１５】
本発明によれば、CompactＰＣＩ規格準拠の６Ｕサイズの制御装置からCompactＰＣＩ  Ｅｘｐｒｅｓｓ規格準拠の３Ｕサイズの制御装置にリプレースする際、既設の資源を最大限活用しつつ、段階的に６Ｕサイズから３Ｕサイズへと小型化することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を、図面を参照しながら詳細に説明する。
【実施例１】
【００１７】
現在稼働中である６ＵサイズのCompactＰＣＩ（以下、ＣＰＣＩと示す）規格準拠の制御装置を、CompactＰＣＩ  Ｅｘｐｒｅｓｓ（以下、ＣＰＣＩｅと示す）規格準拠の制御装置にリプレースする場合、利用者は、６ＵサイズのＣＰＣＩ規格準拠の制御装置の資源を有効に活用しつつ、３ＵサイズのＣＰＣＩｅ規格準拠の制御装置への小型化を望む場合が多い。
【００１８】
そこで、本発明の実施例１では、ＣＰＣＩ規格準拠の６Ｕサイズの制御装置とＣＰＣＩｅ規格準拠の３Ｕサイズの制御装置とを備え、ＣＰＣＩ規格準拠の制御装置の資源を有効に活用しつつ、最終的にはＣＰＣＩｅ規格準拠の制御装置へリプレースすることが可能な制御システムを例に挙げて説明する。
【００１９】
＜制御システムの概要＞
図１は、本発明の実施例１である制御システムの外観を示す外観図である。
【００２０】
図１に示すように、本発明の実施例１である制御システム１０は、第１の制御装置１と、第２の制御装置２とを備え、第１の制御装置１と第２の制御装置２とはラック６に収納されている。
【００２１】
また、第１の制御装置１と第２の制御装置２とは、ＰＣＩｅ外部ケーブリング規格に準拠した外部ケーブルであるＰＣＩｅ外部ケーブル５を介して接続されている。
【００２２】
第１の制御装置１は、電源ユニット１３と、ＣＰＣＩ規格に準拠した６Ｕ（160mm×233.35mm）のボードが装着されるバックボードであるＣＰＣＩバックボード（図示しない）とを備えており、ＣＰＣＩバックボードは、電源ユニット１３から電源が供給される。
【００２３】
ＣＰＣＩバックボードには、ＣＰＣＩ規格に準拠した７つのスロットが備えられ、各スロットには、ＣＰＣＩブリッジボード１１と、Ｉ／Ｏボード１２とが装着されている。
【００２４】
ＣＰＣＩブリッジボード１１は、ＣＰＣＩバックボードに備えられた他のスロットに装着されたＩ／Ｏボード１２との間で、ＣＰＣＩ規格に基づいてＰＣＩバス信号やユーザ定義信号を送受信する。なお、ユーザ定義信号とは、利用者により制御設定可能な信号のことをいう。
【００２５】
また、ＣＰＣＩブリッジボード１１は、ＣＰＣＩバックボードに対する前面、即ち前面パネルにＰＣＩｅ外部ケーブリング規格準拠のＣＰＣＩｅ外部コネクタが配置されており、このＣＰＣＩｅ外部コネクタに接続されたＣＰＣＩｅ外部ケーブルを介して、第２の制御装置２と接続され、第２の制御装置２との間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信する。
【００２６】
Ｉ／Ｏボード１２は、ＣＰＣＩ規格に準拠した入出力インタフェース用の拡張ボードであり、図１に示した例では、合計４枚のＩ／ＯボードがＣＰＣＩバックボードに装着されている。
【００２７】
第２の制御装置２は、電源ユニット２４と、ＣＰＣＩｅ規格に準拠した３Ｕ（160mm×100mm）のボードが装着されるバックボードであるＣＰＣＩｅバックボード（図示しない）とを備えており、ＣＰＣＩｅバックボードは、電源ユニット２４から電源が供給される。
【００２８】
ＣＰＣＩｅバックボードには、ＣＰＣＩｅ規格に準拠した７つのスロットが備えられ、各スロットには、ＣＰＣＩｅＣＰＵボード２１と、ＣＰＣＩｅスイッチボード２２と、Ｉ／Ｏボード２３とが装着されている。
【００２９】
ＣＰＣＩｅＣＰＵボード２１は、ＣＰＵを備え、制御システム１０の中枢的な制御を行う。
【００３０】
ＣＰＣＩｅスイッチボード２２は、ＣＰＣＩｅＣＰＵボード２１、ＣＰＵＩｅＩ／Ｏボード２３との間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信する。また、ＣＰＣＩｅスイッチボード２２は、前面パネル上にＰＣＩｅ外部ケーブリング規格準拠のＰＣＩｅ外部コネクタが配置され、このＰＣＩｅ外部コネクタに接続されたＰＣＩｅ外部ケーブル５を介して、ＣＰＣＩブリッジボード１１と接続され、ＣＰＣＩブリッジボード１１との間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信する。
【００３１】
Ｉ／Ｏボード２３は、ＣＰＣＩｅ規格に準拠した入出力インタフェース用の拡張ボードであり、図１に示した例では、合計２枚のＩ／ＯボードがＣＰＣＩｅバックボードに装着されている。
【００３２】
図２は、本発明の実施例１である制御システム１０の第１の制御装置１に備えられたＣＰＣＩブリッジボード１１の斜視図である。
【００３３】
図２に示すように、ＣＰＣＩブリッジボード１１は、摘み部１１ｐ，１１ｑが内側に摘まれた状態で第１の制御装置１に挿入され、ＣＰＣＩ規格準拠のＣＰＣＩリアコネクタ１１ｆ〜１１ｋがＣＰＣＩバックボードに備えられた１つのスロットに装着される。
【００３４】
ここで、ＣＰＣＩリアコネクタ１１ｋは、ＣＰＣＩ規格のＪ１コネクタに対応しており、３２ビットデータ転送用のＰＣＩバス信号が割り当てられる。また、ＣＰＣＩリアコネクタ１１ｊは、ＣＰＣＩ規格のＪ２コネクタに対応しており、６４ビットデータ転送用のＰＣＩバス信号が割り当てられる。さらに、ＣＰＣＩリアコネクタ１１ｆ〜１１ｈは、ＣＰＣＩ規格のＪ３〜Ｊ５コネクタに対応しており、利用者により制御設定可能な信号であるユーザ定義信号が割り当てられる。
【００３５】
また、ＣＰＣＩブリッジボード１１の前面パネル１１ｍには、外部接続用であるＰＣＩｅ外部ケーブリング規格準拠のＰＣＩｅ外部コネクタ１１ｎが配置されており、このＰＣＩｅ外部コネクタ１１ｎにはＰＣＩｅ外部ケーブル５が装着される。
【００３６】
そして、ＣＰＣＩブリッジボード１１の基板上には、ＰＣＩｅバス規格準拠のＰＣＩｅスイッチ１１ａと、ユーザ定義信号制御デバイス１１ｂと、ＰＣＩｅ−ＰＣＩブリッジ１１ｃが配置されている。ＰＣＩｅ外部コネクタ１１ｎとＰＣＩｅスイッチ１１ａとは、ＣＰＣＩブリッジボード１１の基板上の配線を介して接続されており、ユーザ定義信号制御デバイス１１ｂ及びＰＣＩｅ−ＰＣＩブリッジ１１ｃは、ＣＰＣＩブリッジボード１１の基板上の配線を介してＰＣＩｅスイッチ１１ａと接続されている。
【００３７】
ユーザ定義信号制御デバイス１１ｂは、ＣＰＣＩブリッジボード１１の基板上の配線を介してＣＰＣＩリアコネクタ１１ｆ〜１１ｈと接続されており、ＰＣＩｅ−ＰＣＩブリッジ１１ｃは、ＣＰＣＩブリッジボード１１の基板上の配線を介してＣＰＣＩバス内部コネクタ１１ｊ，１１ｋと接続されている。
【００３８】
図３は、本発明の実施例１である制御システム１０の第２の制御装置２に備えられたＣＰＣＩｅスイッチボード２２の斜視図である。
【００３９】
図３に示すように、ＣＰＣＩｅスイッチボード２２は、摘み部２２ｈ，２２ｊが内側に摘まれた状態で第２の制御装置２に挿入され、ＣＰＣＩｅ規格準拠のＣＰＣＩｅリアコネクタ２２ｅがＣＰＣＩｅバックボードに備えられた１つのスロットに装着される。
【００４０】
また、ＣＰＣＩｅスイッチボード２２の前面パネル２２ｆには、外部接続用であるＰＣＩｅ外部ケーブリング規格準拠のＰＣＩｅ外部コネクタ２２ｇが配置されており、このＰＣＩｅ外部コネクタ２２ｇにはＰＣＩｅ外部ケーブル５が装着される。
【００４１】
そして、ＣＰＣＩｅスイッチボード２２の基板上には、ＰＣＩｅバス規格準拠のＰＣＩｅスイッチ２２ａが配置されている。ＰＣＩｅ外部コネクタ２２ｇとＰＣＩｅスイッチ２２ａとは、ＣＰＣＩｅスイッチボード２２の基板上の配線を介して接続されており、同様に、ＰＣＩｅスイッチ２２ａとＣＰＣＩｅリアコネクタ２２ｅは、ＣＰＣＩｅスイッチボード２２の基板上の配線を介して接続されている。
【００４２】
＜制御システム１０の構成＞
図４は、本発明の実施例１である制御システム１０の構成を示す構成図である。
【００４３】
図４に示すように、本発明の実施例１である制御システム１０は、第１の制御装置１と、第２の制御装置２とを備え、第１の制御装置１と第２の制御装置２とはＰＣＩｅ外部ケーブル５を介して接続されている。
【００４４】
第１の制御装置１は、ＣＰＣＩバックボード１５と、このＣＰＣＩバックボード１５に装着されたＣＰＣＩブリッジボード１１と、Ｉ／Ｏボード１２とを備えている。
【００４５】
第２の制御装置２は、ＣＰＣＩｅバックボード２５と、このＣＰＣＩｅバックボード２５に装着されたＣＰＣＩｅＣＰＵボード２１と、ＣＰＣＩｅスイッチボード２２と、Ｉ／Ｏボード２３とを備えている。
【００４６】
また、第１の制御装置１に備えられたＣＰＣＩブリッジボード１１と、第２の制御装置２に備えられたＣＰＣＩｅスイッチボード２２と、ＰＣＩｅ外部ケーブル５とで変換装置２０を構成する。
【００４７】
第１の制御装置１に備えられたＣＰＣＩバックボード１５は、７つのスロットを備えており、このスロットに装着されたＣＰＣＩブリッジボード１１と、Ｉ／Ｏボード１２との間で、ＰＣＩバス信号やユーザ定義信号を送受信する。
【００４８】
具体的には、ＣＰＣＩバックボード１５は、ＣＰＣＩリアコネクタ１１ｊ，１１ｋと接続される下部スロット１５ａと、ＣＰＣＩリアコネクタ１１ｆ〜１１ｈと接続される上部スロット１５ｂとを備えており、ＣＰＣＩブリッジボード１１との間で下部スロット１５ａを介してＰＣＩバス信号を送受信し、上部スロット１５ｂを介してユーザ定義信号を送受信する。
【００４９】
ＣＰＣＩブリッジボード１１は、ＰＣＩｅスイッチ１１ａと、ユーザ定義信号制御デバイス１１ｂと、ＰＣＩｅ−ＰＣＩブリッジ１１ｃとを備えている。
【００５０】
ＰＣＩｅスイッチ１１ａは、ＰＣＩｅ外部ケーブル５を介して第２の制御装置２と接続され、第２の制御装置２との間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信する。また、ＰＣＩｅスイッチ１１ａは、ユーザ定義信号制御デバイス１１ｂと、ＰＣＩｅ−ＰＣＩブリッジ１１ｃとの間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信する。
【００５１】
ユーザ定義信号制御デバイス１１ｂは、ＣＰＣＩバックボード１５に接続され、エンドポイントとの機能を有する。ユーザ定義信号制御デバイス１１ｂは、ＣＰＣＩバックボード１５の上部スロット１５ｂから供給されたユーザ定義信号を、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号へ変換し、このＰＣＩｅバス信号をＰＣＩｅスイッチ１１ａへ供給する。
【００５２】
また、ユーザ定義信号制御デバイス１１ｂは、ＰＣＩｅスイッチ１１ａから供給されたＰＣＩｅバス信号を、ユーザ定義信号へ変換して、このユーザ定義信号をＣＰＣＩバックボード１５へ供給する。
【００５３】
ＰＣＩｅ−ＰＣＩブリッジ１１ｃは、ＰＣＩｅスイッチ１１ａから供給されたＰＣＩｅバス信号をＰＣＩバス信号に変換してＣＰＣＩバックボード１５に供給する。また、ＰＣＩｅ−ＰＣＩブリッジ１１ｃは、ＣＰＣＩバックボード１５の下部スロット１５ａから供給されたＰＣＩバス信号をＰＣＩｅバス信号に変換してＰＣＩｅスイッチ１１ａに供給する。
【００５４】
第２の制御装置２に備えられたＣＰＣＩｅバックボード２５は、７つのスロットを備えており、このスロットに装着されたＣＰＣＩｅＣＰＵボード２１と、ＣＰＣＩｅスイッチボード２２と、Ｉ／Ｏボード２３との間で、ＰＣＩｅバス信号を送受信する。
【００５５】
ＣＰＣＩｅＣＰＵボード２１は、ＣＰＵを備え、制御システム１０の中枢的な制御を行う。
【００５６】
ＣＰＣＩｅスイッチボード２２は、ＰＣＩｅスイッチ２２ａを備えている。
【００５７】
ＰＣＩｅスイッチ２２ａは、ＰＣＩｅ外部ケーブル５を介して第１の制御装置１のＣＰＣＩブリッジボード１１と接続され、ＣＰＣＩブリッジボード１１との間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信する。
【００５８】
Ｉ／Ｏボード２３は、ＣＰＣＩｅ規格に準拠した入出力インタフェース用の拡張ボードである。
【００５９】
以上の構成により、本発明の実施例１である制御システム１０は、６ＵサイズのＣＰＣＩ規格準拠の第１の制御装置１と３ＵサイズのＣＰＣＩｅ規格準拠の第２の制御装置２とを接続してＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信する。
【００６０】
これにより、第１の制御装置１を、第２の制御装置２にリプレースする場合、利用者は、第１の制御装置１に装着されたＩ／Ｏボード１２などの資源を有効に活用しつつ、段階的に第２の制御装置２への小型化を行うことができる。
【００６１】
また、上述したように、第１の制御装置１が、ユーザ定義信号を利用している場合、第２の制御装置２のＣＰＣＩｅＣＰＵボード２１に備えられたＣＰＵは、ＣＰＣＩブリッジボード１１を介して、ＰＣＩｅバス信号によりユーザ定義信号の送受信、即ちユーザ定義信号の書き込み、及び読み込みを行う必要がある。
【００６２】
＜ユーザ定義信号の送受信処理＞
以下に、本発明の実施例１である制御システム１０におけるユーザ定義信号の送受信処理について説明する。
【００６３】
図５は、本発明の実施例１である制御システム１０のユーザ定義信号の送受信処理を模式的に示した図である。図５（ａ）は、ＣＰＣＩｅＣＰＵボード２１が、ユーザ定義信号をＬｏｗからＨｉｇｈに変化させる場合の動作を説明した図であり、図５（ｂ）は、ＣＰＣＩｅＣＰＵボード２１が、ユーザ定義信号がＨｉｇｈからＬｏｗへ切り替えられたことを検出する場合の動作を説明した図である。
【００６４】
図５（ａ）に示すように、ＣＰＣＩｅＣＰＵボード２１が、ユーザ定義信号をＬｏｗからＨｉｇｈに変化させる場合、ＣＰＣＩｅＣＰＵボード２１のＣＰＵ２１ａは、物理アドレスの0xA0000000 番地に“１”を書き込む（ステップＳ１０１）。ここで、物理アドレスの0xA0000000 番地はＰＣＩメモリ空間であり、ユーザ定義信号制御デバイス１１ｂのベースアドレスとする。
【００６５】
そして、ユーザ定義信号制御デバイス１１ｂは、０番地に“１”が書き込まれると、ユーザ定義信号１０１をＨｉｇｈにする（ステップＳ１０２）。
【００６６】
また、図５（ｂ）に示すように、ユーザ定義信号制御デバイス１１ｂは、ユーザ定義信号１０２がＨｉｇｈからＬｏｗに切り替わると（ステップＳ２０１）、4 番地のレジスタを“１”から“０”に書き換えた後、ＣＰＣＩｅＣＰＵボード２１へ割り込み信号を供給する（ステップＳ２０２）。
【００６７】
割り込み信号が供給されたＣＰＣＩｅＣＰＵボード２１のＣＰＵ２１ａは、物理アドレスの0xA0000004 番地をリードし、ユーザ定義信号制御デバイスの4 番地のレジスタが書き換えられたことを検出する（ステップＳ２０３）。これにより、ＣＰＣＩｅＣＰＵボード２１のＣＰＵ２１ａは、ユーザ定義信号１０２の状態がＨｉｇｈからＬｏｗに変化したと認識する。
【００６８】
以上のように、本発明の実施例１である制御システム１０において、第１の制御装置１が、ユーザ定義信号を利用している場合、第１の制御装置１と、第２の制御装置２との間において、ユーザ定義信号を送受信することができる。
【００６９】
なお、ここでは、ＣＰＣＩｅＣＰＵボード２１のＣＰＵ２１ａが、ＰＣＩメモリ空間からユーザ定義信号にアクセスすることによりユーザ定義信号を送受信する例を示したが、これに限らず、ＰＣＩコンフィグレーション空間からユーザ定義信号にアクセスすることによりユーザ定義信号を送受信するようにしてもよい。
【００７０】
＜リプレース手順＞
次に、本発明の実施例１である制御システム１０のリプレースの手順について説明する。
【００７１】
図６は、本発明の実施例１である制御システム１０のリプレースの手順を説明した図である。図６（ａ）は、リプレース前である６ＵサイズのＣＰＣＩ規格準拠の第５の制御装置の外観を示した図であり、図６（ｂ）は、本発明の実施例１である制御システム１０の外観を示した図であり、図６（ｃ）は、リプレース完了後の第２の制御装置２の外観を示した図である。
【００７２】
図６（ａ）に示すように、リプレース前である６ＵサイズのＣＰＣＩ規格準拠の第５の制御装置１０１は、ラック１０２に収納されている。
【００７３】
そして、第５の制御装置１０１は、電源ユニット１３と、ＣＰＣＩ規格に準拠した６Ｕボード対応のバックボードであるＣＰＣＩバックボード（図示しない）とを備えており、ＣＰＣＩバックボードは、電源ユニット１３から電源が供給される。
【００７４】
ＣＰＣＩバックボードには、ＣＰＣＩ規格に準拠した７つのスロットが備えられ、各スロットには、ＣＰＣＩＣＰＵボード１０３と、Ｉ／Ｏボード１２とが装着されている。
【００７５】
リプレースの際には、まず、ＣＰＣＩＣＰＵボード１０３をＣＰＣＩバックボードから取り外し、この取り外されたスロットに、ＣＰＣＩブリッジボード１１を装着する。
【００７６】
さらに、交換が必要なＩ／Ｏボード１２が存在する場合には、その交換対象であるＩ／Ｏボード１２を取り外す。
【００７７】
そして、図６（ｂ）に示すように、ＣＰＣＩブリッジボード１１が装着され、交換が必要なＩ／Ｏボードが取り外された第１の制御装置１と、第２の制御装置２とをラック６に収納し、第１の制御装置１と第２の制御装置２とをＰＣＩｅ外部ケーブル５で接続することによって、本発明の実施例１である制御システム１０を構成する。なお、図６において、ラック１０２とラック６は同じものであってもよい。
【００７８】
図６（ｂ）に示した例では、第１の制御装置１は、２枚のＩ／Ｏボード１２が取り外され、第２の制御装置２は、２枚のＩ／Ｏボード２３が装着されている。
【００７９】
そして、さらに、Ｉ／Ｏボード１２が故障等により交換が必要となった場合に、その交換が必要なＩ／Ｏボード１２のみを取り外して、その代わりとなる３ＵサイズのＩ／Ｏボード２３を第２の制御装置２のＣＰＣＩｅバックボード２５に装着する。これにより、第１の制御装置１の資源、即ち第１の制御装置１に備えられたＩ／Ｏボード１２を有効に活用しつつ、段階的に第２の制御装置２へのリプレースを行うことができる。
【００８０】
最終的には、図６（ｃ）に示すように、第１の制御装置１とＰＣＩｅ外部ケーブル５とを取り外し、第２の制御装置２のみとすることで、リプレースが完了する。
【００８１】
以上のように、本発明の実施例１である制御システム１０によれば、６ＵサイズのＣＰＣＩ規格準拠の第１の制御装置１と３ＵサイズのＣＰＣＩｅ規格準拠の第２の制御装置２とを接続して稼働するので、現在稼働中である第１の制御装置１を、第２の制御装置２にリプレースする場合、利用者は、第１の制御装置１に装着されたＩ／Ｏボード１２などの資源を有効に活用しつつ、第２の制御装置２への小型化を行うことができる。
【００８２】
また、第１の制御装置１に装着されたＩ／ＯボードなどのＣＰＣＩボードのうち必要なものの全てを継続して利用することができるので、リプレースの際には、必要なＣＰＣＩボードを活用し、ＣＰＣＩボードが故障した場合に、その故障したＣＰＣＩボードのみを取り外して、３ＵサイズのＣＰＣＩｅボードに取り替えるような運用をすることができる。これにより、第１の制御装置１に装着された資源を有効に活用しつつ、段階的に第２の制御装置２へのリプレースを行うことができる。
【００８３】
また、ＣＰＣＩｅ規格に基づき，同一のバックボードにＣＰＣＩｅボードとＣＰＣＩボードとを混在させる制御システムとした場合、このバックボードに装着されたＰＣＩｅバス信号とＰＣＩバス信号とを変換するブリッジボードでは、６４ビットのＰＣＩバス信号に変換することができないため、６４ビット版のＣＰＣＩボードを装着することができない。しかしながら、本発明の実施例１である制御システム１０によれば、ＣＰＣＩ規格準拠の第１の制御装置１とＣＰＣＩｅ規格準拠の第２の制御装置２とを接続して稼働するので、６４ビット版のＣＰＣＩボードを使用し続けることができる。
【００８４】
また、６ＵサイズのＣＰＣＩ規格準拠の第１の制御装置１に装着されたＣＰＣＩボードで用いられるユーザ定義信号に、古いタイプのインタフェース信号が用いられていた場合においても、６ＵサイズのＣＰＣＩ規格準拠の第１の制御装置１と３ＵサイズのＣＰＣＩｅ規格準拠の第２の制御装置２との間をＰＣＩｅバスで，ユーザ定義信号の情報を送受信するため、古いタイプのインタフェース信号を新設のＣＰＣＩｅバックボードに採り入れずに済ますことができる。
【実施例２】
【００８５】
本発明の実施例１である制御システム１０の第２の制御装置２は、ＣＰＣＩｅＣＰＵボード２１と、ＣＰＣＩｅスイッチボード２２と、Ｉ／Ｏボード２３とを有する構成としたが、これに限らず、ＣＰＣＩｅＣＰＵボード２１と、Ｉ／Ｏボード２３とを有する構成としてもよい。
【００８６】
また、本発明の実施例１である制御システム１０の第１の制御装置１は、ユーザ定義信号とＰＣＩｅバス信号とを変換するＣＰＣＩブリッジボード１１を有する構成としたが、これに限らず、ユーザ定義信号とＰＣＩバス信号とを変換するＣＰＣＩブリッジボードを有する構成としてもよい。
【００８７】
そこで、本発明の実施例２では、ＣＰＣＩｅＣＰＵボードと、Ｉ／Ｏボードとを有するＣＰＣＩｅ規格に準拠した制御装置と、ユーザ定義信号とＰＣＩバス信号とを変換するＣＰＣＩブリッジボードを有するＣＰＣＩ規格に準拠した制御装置とを備える制御システムを例に挙げて説明する。
【００８８】
＜制御システムの概要＞
図７は、本発明の実施例２である制御システムの外観を示す外観図である。
【００８９】
図７に示すように、本発明の実施例２である制御システム１０Ａは、第３の制御装置３と、第４の制御装置４とを備え、第３の制御装置３と第４の制御装置４とはラック６に収納されている。
【００９０】
また、第３の制御装置３と第４の制御装置４とは、ＰＣＩｅ外部ケーブル５を介して接続されている。
【００９１】
第３の制御装置３は、電源ユニット１３と、ＣＰＣＩ規格に準拠した６ＵサイズのバックボードであるＣＰＣＩバックボード（図示しない）とを備えており、ＣＰＣＩバックボードは、電源ユニット１３から電源が供給される。
【００９２】
ＣＰＣＩバックボードには、ＣＰＣＩ規格に準拠した７つのスロットが備えられ、各スロットには、ＣＰＣＩブリッジボード３１と、Ｉ／Ｏボード１２とが装着されている。
【００９３】
ＣＰＣＩブリッジボード３１は、ＣＰＣＩバックボードに備えられた他のスロットに装着されたＩ／Ｏボード１２との間で、ＣＰＣＩ規格準拠に基づいてＰＣＩバス信号やユーザ定義信号を送受信する。
【００９４】
また、ＣＰＣＩブリッジボード３１は、ＣＰＣＩバックボードに対する前面、即ち前面パネルにＰＣＩｅ外部ケーブリング規格準拠のＰＣＩｅ外部コネクタが配置されており、このＰＣＩｅ外部コネクタに接続されたＰＣＩｅ外部ケーブル５を介して、第４の制御装置４と接続され、第４の制御装置４との間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信する。
【００９５】
Ｉ／Ｏボード１２は、ＣＰＣＩ規格に準拠した入出力インタフェース用の拡張ボードであり、図７に示した例では、合計４枚のＩ／ＯボードがＣＰＣＩバックボードに装着されている。
【００９６】
第４の制御装置４は、電源ユニット２４と、ＣＰＣＩｅ規格に準拠した３ＵサイズのバックボードであるＣＰＣＩｅバックボード（図示しない）とを備えており、ＣＰＣＩｅバックボードは、電源ユニット２４から電源が供給される。
【００９７】
ＣＰＣＩｅバックボードには、ＣＰＣＩｅ規格に準拠した７つのスロットが備えられ、各スロットには、ＣＰＣＩｅＣＰＵボード４１と、Ｉ／Ｏボード２３とが装着されている。
【００９８】
ＣＰＣＩｅＣＰＵボード４１は、ＣＰＵを内蔵し、制御システム１０の中枢的な制御を行う。
【００９９】
また、ＣＰＣＩｅＣＰＵボード４１は、ＣＰＣＩｅバックボードに備えられた他のスロットに装着されたＩ／Ｏボード１２との間で、内蔵するＣＰＵの指示により、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信する。また、ＣＰＣＩｅＣＰＵボード４１は、前面パネル上にＰＣＩｅ外部ケーブリング規格準拠のＰＣＩｅ外部コネクタが配置され、このＰＣＩｅ外部コネクタに接続されたＰＣＩｅ外部ケーブル５を介して、ＣＰＣＩブリッジボード１１と接続され、ＣＰＣＩブリッジボード１１との間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信する。
【０１００】
Ｉ／Ｏボード２３は、ＣＰＣＩｅ規格に準拠した入出力インタフェース用の拡張ボードであり、図７に示した例では、合計２枚のＩ／ＯボードがＣＰＣＩｅバックボードに装着されている。
【０１０１】
＜制御システム１０Ａの構成＞
図８は、本発明の実施例２である制御システム１０Ａの構成を示す構成図である。
【０１０２】
図８に示すように、本発明の実施例２である制御システム１０Ａは、第３の制御装置３と、第４の制御装置４とを備え、第３の制御装置３と第４の制御装置４とはＰＣＩｅ外部ケーブル５を介して接続されている。
【０１０３】
第３の制御装置３は、ＣＰＣＩバックボード１５と、このＣＰＣＩバックボード１５に装着されたＣＰＣＩブリッジボード３１と、Ｉ／Ｏボード１２とを備えている。
【０１０４】
第４の制御装置４は、ＣＰＣＩｅバックボード２５と、このＣＰＣＩｅバックボード２５に装着されたＣＰＣＩｅＣＰＵボード４１と、Ｉ／Ｏボード２３とを備えている。
【０１０５】
なお、第３の制御装置３に備えられたＣＰＣＩブリッジボード３１と、第４の制御装置４に備えられたＣＰＣＩｅＣＰＵボード４１と、ＰＣＩｅ外部ケーブル５とで変換装置２０Ａを構成する。
【０１０６】
第３の制御装置３に備えられたＣＰＣＩバックボード１５は、本発明の実施例１の制御システム１０の第１の制御装置１に備えられたＣＰＣＩバックボード１５と同一であるので、説明を省略する。
【０１０７】
ＣＰＣＩブリッジボード３１は、ＰＣＩｅ−ＰＣＩブリッジ３１ａと、ユーザ定義信号制御デバイス３１ｂと、ＰＣＩ−ＰＣＩブリッジ３１ｃとを備えている。
【０１０８】
ＰＣＩｅ−ＰＣＩブリッジ３１ａは、ＰＣＩｅ外部ケーブル５を介して第４の制御装置４と接続されると共に、ＣＰＣＩバックボード１５上の内部配線を介してユーザ定義信号制御デバイス３１ｂ及びＰＣＩ−ＰＣＩブリッジ３１ｃと接続される。そして、ＰＣＩｅ−ＰＣＩブリッジ３１ａは、第４の制御装置４から供給されたＰＣＩｅバス信号をＰＣＩバス信号に変換して、ユーザ定義信号制御デバイス３１ｂ又はＰＣＩ−ＰＣＩブリッジ３１ｃへ供給すると共に、ユーザ定義信号制御デバイス３１ｂ又はＰＣＩ−ＰＣＩブリッジ３１ｃから供給されたＰＣＩバス信号をＰＣＩｅバス信号に変換して第４の制御装置４に供給する。
【０１０９】
ユーザ定義信号制御デバイス３１ｂは、ＣＰＣＩバックボード１５に接続され、ＣＰＣＩバックボード１５の上部スロット１５ａから供給されたユーザ定義信号を、ＰＣＩバス規格に基づいてＰＣＩバス信号へ変換し、このＰＣＩバス信号をＰＣＩｅ−ＰＣＩブリッジ３１ａへ供給する。
【０１１０】
また、ユーザ定義信号制御デバイス３１ｂは、ＰＣＩｅ−ＰＣＩブリッジ３１ａから供給されたＰＣＩバス信号を、ユーザ定義信号へ変換して、このユーザ定義信号をＣＰＣＩバックボード１５へ供給する。
【０１１１】
ＰＣＩ−ＰＣＩブリッジ３１ｃは、ＣＰＣＩバックボード１５に接続され、ＣＰＣＩバックボード１５との間で、ＰＣＩバス規格に基づいてＰＣＩバス信号を送受信する。
【０１１２】
第４の制御装置４に備えられたＣＰＣＩｅバックボード２５は、本発明の実施例１の制御システム１０の第２の制御装置２に備えられたＣＰＣＩｅバックボード２５と同一であるので、説明を省略する。
【０１１３】
ＣＰＣＩｅＣＰＵボード２１は、ＣＰＵ４１ａと、ルート・コンプレックス４１ｂと、ＰＣＩｅスイッチ４１ｃとを備えている。
【０１１４】
ＣＰＵ４１ａは、制御システム１０Ａの中枢的な制御を行う。
【０１１５】
ルート・コンプレックス４１ｂは、ＰＣＩｅのツリー構造の最上位に位置し、ＣＰＵ４１ａとＰＣＩｅスイッチ４１ｃとを接続する。
【０１１６】
ＰＣＩｅスイッチ４１ｃは、ＰＣＩｅ外部ケーブル５を介して第３の制御装置３のＣＰＣＩブリッジボード３１と接続され、ＣＰＣＩブリッジボード３１との間で、ＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信する。
【０１１７】
Ｉ／Ｏボード２３は、ＣＰＣＩｅ規格に準拠した入出力インタフェース用の拡張ボードである。
【０１１８】
以上の構成により、本発明の実施例２である制御システム１０Ａは、６ＵサイズのＣＰＣＩ規格準拠の第３の制御装置３と３ＵサイズのＣＰＣＩｅ規格準拠の第４の制御装置４とを接続してＰＣＩｅバス規格に基づいてＰＣＩｅバス信号を送受信する。
【０１１９】
これにより、第３の制御装置３を、第４の制御装置４にリプレースする場合、利用者は、第３の制御装置３に装着されたＩ／Ｏボード１２などの資源を有効に活用しつつ、段階的に第４の制御装置４への小型化を行うことができる。
【０１２０】
さらに、本発明の実施例２である制御システム１０Ａによれば、ＣＰＣＩｅＣＰＵボード４１が、ＣＰＵ４１ａと、ＰＣＩｅスイッチ４１ｃとを備え、ＣＰＣＩｅバックボードの１つのスロットに装着されるので、空いたスロットを用いて、より多くの拡張ボードをＣＰＣＩｅバックボードに装着することができる。
【０１２１】
なお、ユーザ定義信号の送受信処理と、リプレース手順については、本発明の実施例１の制御システムと同一であるので、説明を省略する。
【０１２２】
また、本発明の実施例２である制御システム１０Ａは、第３の制御装置３と、第３の制御装置３にＰＣＩｅ外部ケーブル５を介して接続された第４の制御装置４とを備える構成としたが、これに限らない。例えば、本発明の実施例１である制御システム１０の第１の制御装置１と、この第１の制御装置１にＰＣＩｅ外部ケーブル５を介して接続された第４の制御装置４とを備える構成としてもよいし、第３の制御装置３と、この第３の制御装置３にＰＣＩｅ外部ケーブル５を介して接続された本発明の実施例１である制御システム１０の第２の制御装置２とを備える構成としてもよい。
【産業上の利用可能性】
【０１２３】
本発明は、石油化学や鉄鋼プラント等のようなＰＡ用途の制御装置、又は、製造組立ラインのＦＡ（Factory Automation）用途の制御装置に利用可能である。
【図面の簡単な説明】
【０１２４】
【図１】本発明の実施例１である制御システムの外観を示す外観図である。
【図２】本発明の実施例１である制御システムの第１の制御装置に備えられたＣＰＣＩブリッジボードの斜視図である。
【図３】本発明の実施例１である制御システムの第２の制御装置に備えられたＣＰＣＩｅスイッチボードの斜視図である。
【図４】本発明の実施例１である制御システムの構成を示す構成図である。
【図５】本発明の実施例１である制御システムのユーザ定義信号の送受信処理を模式的に示した図である。
【図６】本発明の実施例１である制御システムのリプレースの手順を説明した図である。
【図７】本発明の実施例２である制御システムの外観を示す外観図である。
【図８】本発明の実施例２である制御システムの構成を示す構成図である。
【符号の説明】
【０１２５】
１…第１の制御装置
２…第２の制御装置
３…第３の制御装置
４…第４の制御装置
５…ＰＣＩｅ外部ケーブル
６…ラック
１０，１０Ａ…制御システム
１１，３１…ＣＰＣＩブリッジボード
１１ａ…ＰＣＩｅスイッチ
１１ｂ，３１ｂ…ユーザ定義信号制御デバイス
１１ｃ，３１ａ…ＰＣＩｅ−ＰＣＩブリッジ
１１ｆ〜１１ｋ…ＣＰＣＩリアコネクタ
１１ｍ…前面パネル
１１ｎ…ＰＣＩｅ外部コネクタ
１２，２３…Ｉ／Ｏボード
１３，２４…電源ユニット
１５…ＣＰＣＩバックボード
２０，２０Ａ…変換装置
２１，４１…ＣＰＣＩｅＣＰＵボード
２２…ＣＰＣＩｅスイッチボード
２２ａ…ＰＣＩｅスイッチ
２２ｅ…ＣＰＣＩｅリアコネクタ
２２ｆ…前面パネル
２２ｇ…ＰＣＩｅ外部コネクタ
２５…ＣＰＣＩｅバックボード
３１ｃ…ＰＣＩ−ＰＣＩブリッジ
４１ａ…ＣＰＵ
４１ｂ…ルート・コンプレックス
４１ｃ…ＰＣＩｅスイッチ
【図１】
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【図２】
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【図３】
2010026726.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2010026726.tif 000009
【図８】
2010026726.tif 000010