(57)【要約】【課題】  隣接するゲート電極間に配置されたシールド電極の電位を安定的に保持し、シールド電極によって近接効果を軽減することが可能な不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】  本発明では、半導体基板１上に互いに隣接して配置された浮遊ゲート１１と制御ゲート１６とを有するゲート電極Ｇ１、Ｇ２間に、ゲート側壁絶縁膜２２を介してシールド電極２５を配置している。そして、このシールド電極２５は、少なくとも一部が金属とシリコンからなるシリサイド層で構成されている。【選択図】  図２
2010118596.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された浮遊ゲートと前記浮遊ゲート上にゲート間絶縁膜を介して積層された制御ゲートとを有し、互いに隣接して配置された複数のゲート電極と、
各ゲート電極のそれぞれの側壁に設けられたゲート側壁絶縁膜と、
隣接する前記ゲート電極間に、前記ゲート側壁絶縁膜を介して配置され、少なくとも一部が金属とシリコンからなるシリサイド層で構成されるシールド電極と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記シールド電極は、相対する一方のゲート側壁絶縁膜に一側面が接し、かつ相対する他方の前記ゲート側壁絶縁膜に他側面が接していることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項３】
前記シールド電極は、相対する前記ゲート側壁絶縁膜上にそれぞれ設けられていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項４】
前記シールド電極には、０Ｖから１０Ｖを含む範囲の電位が与えられることを特徴とする請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に導電膜を形成し、前記導電膜上にゲート間絶縁膜を介して多結晶シリコン膜を積層形成した後、前記導電膜、前記ゲート間絶縁膜、および多結晶シリコン膜をパターニングして、前記導電膜の浮遊ゲートと多結晶シリコンの制御ゲートとを有し、かつ互いに隣接して配置されたゲート電極を形成する工程と、
前記ゲート電極の側壁にゲート側壁絶縁膜を形成する工程と、
前記ゲート側壁絶縁膜上に多結晶シリコン膜からなるシールド電極を形成する工程と、
前記制御ゲートの多結晶シリコン膜と前記シールド電極の多結晶シリコン膜とを同時にシリサイド化する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に、浮遊ゲートと制御ゲートとの積層構造を有するメモリセルトランジスタを具備した不揮発性半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置であるフラッシュメモリでは、メモリセルトランジスタの微細化に従って隣接メモリセルトランジスタの浮遊ゲート間の容量結合が増大する。このため、隣接メモリセルトランジスタの浮遊ゲートの電位変動の影響を受けて、読み出すべきメモリセルトランジスタのしきい値が変動してしまうこと（以下、近接効果）が知られている。すなわち、隣接メモリセルトランジスタの浮遊ゲートの書き込みまたは消去状態に応じて、読み出すべきメモリセルトランジスタのしきい値が、（隣接するメモリセルトランジスタの書き込み状態の変化）と（隣接メモリセルトランジスタの浮遊ゲート間の容量結合比）の積の関数として変動するという問題が顕在化する。
【０００３】
この問題に対しては、隣接するゲート電極の浮遊ゲート間の容量結合を低減するために、ゲート電極に沿ってゲート電極間にシールド電極を配置した不揮発性半導体記憶装置が提案されている（例えば、特許文献１参照。）。
【０００４】
しかし、前述の特許文献１に記載されているメモリセルトランジスタにおいては、シールド電極が多結晶シリコンで形成されている。微細化を考えた場合、ゲート電極間のピッチは狭くなり、そこに細い多結晶シリコンが埋め込まれる。多結晶シリコンをシールド電極として使用するためには、多結晶シリコン中に例えば高濃度のＢ（Ｂｏｒｏｎ）をドーピングしてｐ型半導体化する必要がある。しかし、多結晶シリコンがある幅以上に細くなると多結晶シリコンと隣接する物質、例えば二酸化シリコン膜にＢが吸われてしまい、多結晶シリコン中のＢ濃度が低下する。その結果、シールド電極の多結晶シリコンが周囲のゲート電極の電位状態によって容易に空乏化し、シールド電極の電位が保持できなくなるためにシールド電極として機能しなくなるという問題点がある。
【特許文献１】特開２００６−３１０５６４号公報（第２０頁、図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記のような問題点に鑑み、シールド電極の電位を安定的に保持し、シールド電極によって近接効果を軽減することが可能な不揮発性半導体記憶装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様の不揮発性半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された浮遊ゲートと前記浮遊ゲート上にゲート間絶縁膜を介して積層された制御ゲートとを有し、互いに隣接して配置された複数のゲート電極と、各ゲート電極のそれぞれの側壁に設けられたゲート側壁絶縁膜と、隣接する前記ゲート電極間に、前記ゲート側壁絶縁膜を介して配置され、少なくとも一部が金属とシリコンからなるシリサイド層で構成されるシールド電極と、を有することを特徴としている。
【０００７】
また、本発明の他の態様の不揮発性半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に導電膜を形成し、前記導電膜上にゲート間絶縁膜を介して多結晶シリコン膜を積層形成した後、前記導電膜、前記ゲート間絶縁膜、および多結晶シリコン膜をパターニングして、前記導電膜の浮遊ゲートと多結晶シリコンの制御ゲートとを有し、かつ互いに隣接して配置されたゲート電極を形成する工程と、前記ゲート電極の側壁にゲート側壁絶縁膜を形成する工程と、前記ゲート側壁絶縁膜上に多結晶シリコン膜からなるシールド電極を形成する工程と、前記制御ゲートの多結晶シリコン膜と前記シールド電極の多結晶シリコン膜とを同時にシリサイド化する工程と、を有することを特徴としている。
【発明の効果】
【０００８】
本発明によれば、シールド電極の電位を安定的に保持し、シールド電極によって近接効果を軽減することが可能な不揮発性半導体記憶装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について図面を参照しながら説明する。以下の実施形態は、本発明をＮＡＮＤ型フラッシュメモリに適用したものである。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイ部の平面図である。
【００１１】
図１に示すように、ｐ型半導体基板１の主面に複数の素子領域２が設けられている。これらの素子領域２は、それぞれ所定方向、すなわちＸ軸方向に沿って帯状に形成され、互いに離間して配置されている。
【００１２】
これらの素子領域２は、素子分離領域３によって絶縁分離されている。この素子領域２には、メモリセルトランジスタＣのソース／ドレインとなるｎ型拡散領域４が複数個、メモリセルトランジスタのワード線ＷＬによって互いに離間して形成されている。そして、隣接するｎ型拡散領域４を共有することにより複数のメモリセルトランジスタＣが直列に接続され、ＮＡＮＤストリングを形成している。
【００１３】
素子領域２および素子分離領域３上には、複数のメモリセルトランジスタＣのワード線ＷＬが、上記所定方向と直交する方向、すなわちＹ軸方向に沿って配置され、選択ゲートトランジスタＳの選択ゲート線ＳＬがワード線ＷＬと並行して配置されている。
【００１４】
そして、各素子領域2と交差するワード線ＷＬ下には、メモリセルトランジスタＣのチャネルがそれぞれ形成され、また各素子領域２と交差する選択ゲート線ＳＬ下には、選択ゲートトランジスタＳのチャネルがそれぞれ形成されている。選択ゲートトランジスタＳのｎ型拡散領域４は、ソース線コンタクト４０およびビット線コンタクト４１にそれぞれ接続されている。
【００１５】
また、複数のワード線ＷＬ間、および複数のワード線ＷＬと選択ゲート線ＳＬとの間には、ワード線ＷＬおよび選択ゲート線ＳＬと並行するように、シールド電極２５がそれぞれ配置されている。シールド電極２５は、メモリセルアレイ部の周辺においてシールド電極コンタクト４２にそれぞれ接続されている。
【００１６】
なお、シールド電極コンタクトは、配線によってシールド電極制御回路１０１に接続されている。
【００１７】
図2は、図１のＢ−Ｂに沿ったＮＡＮＤフラッシュメモリの断面図である。図２に示すように、ｐ型半導体基板１の主面の素子領域２にはソース／ドレインとなる複数個のｎ型拡散領域４が互いに離間して形成されている。
【００１８】
そして、隣接するｎ型拡散領域４の間の素子領域２上面には、厚さ５〜１０ｎｍ程度のゲート絶縁膜１０が形成されている。メモリセルトランジスタＣのゲート絶縁膜１０上には多結晶シリコン膜からなる浮遊ゲート１１が形成されている。選択ゲートトランジスタＳのゲート絶縁膜１０上には、多結晶シリコン膜からなる下部ゲート電極１２が形成されている。
【００１９】
浮遊ゲート１１および下部ゲート電極１２の上面には、ＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜やＡｌ２Ｏ３、ＨｆＯ等の金属酸化膜またはこれらの積層膜から構成されるゲート間絶縁膜１３が形成されている。メモリセルトランジスタＣのゲート間絶縁膜１３上には、多結晶シリコン膜１４とシリサイド層（ＣｏＳｉ）１５からなる制御ゲート１６が形成されている。すなわち、浮遊ゲート１１と制御ゲート１６とがゲート間絶縁膜１３で電気的に絶縁されたゲート電極Ｇ１が構成される。
【００２０】
一方、選択ゲートトランジスタＳのゲート間絶縁膜１３上には、制御ゲート１６と同様の多結晶シリコン膜１４とシリサイド層１５からなる上部ゲート電極１７が形成されている。そして、選択ゲートトランジスタＳにおいては、ゲート間絶縁膜１３に形成された開口１３ａを通して、下部ゲート電極１２と上部ゲート電極１７とが電気的に接続されている。すなわち、下部ゲート電極１２と上部ゲート電極１７とが電気的に接続されたゲート電極Ｇ２が構成される。
【００２１】
また、Ｘ軸方向において、隣接するメモリセルトランジスタＣの制御ゲート１６が互いに接続され、Ｘ軸方向に延伸されてワード線ＷＬを形成している。また、隣接する選択ゲートトランジスタＳの上部ゲート電極１７が互いに接続され、Ｘ軸方向に延伸されて選択ゲート線ＳＬを形成している。
【００２２】
そして、メモリセルトランジスタＣのゲート電極Ｇ１および選択ゲートトランジスタＳのゲート電極Ｇ２の側壁には二酸化シリコン膜等のゲート側壁絶縁膜２２が設けられている。
【００２３】
このゲート側壁絶縁膜２２上には、シールド電極２５が形成されている。このシールド電極２５は、多結晶シリコン膜がシリサイド化されたシリサイド層で構成されている。
【００２４】
このシールド電極２５を含むゲート電極Ｇ１、Ｇ２間、およびゲート電極Ｇ１、Ｇ２の上部には層間絶縁膜３０が堆積され、この層間絶縁膜３０上には不図示のビット線またはソース線が形成されている。ソース線はソース線コンタクト４０を、ビット線はビット線コンタクト４１をそれぞれ介してｎ型拡散層４に接続されている。
【００２５】
次に、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法について図３を参照して説明する。図３−１（ａ）から図６−１５（ａ）は、図１のＡ−Ａに沿った工程断面図であり、図３−１（ｂ）から図６−１５（ｂ）は、図１のＢ−Ｂに沿った工程断面図である。
【００２６】
まず、図３−１について説明する。半導体基板１上にゲート絶縁膜１０を形成する。このゲート絶縁膜１０は、熱酸化による二酸化シリコン膜、窒化シリコン膜、二酸化シリコン膜に窒素を添加した膜、または堆積工程による二酸化シリコン膜、窒化シリコン膜等の絶縁膜である。
【００２７】
次に、図３−２に示すように、Ｐ（燐）またはＡｓ（砒素）等の不純物がドーピングされている多結晶シリコン膜１１をゲート絶縁膜１０上に堆積し、多結晶シリコン膜１１上に窒化シリコン膜等のパッド材５１を堆積する。この多結晶シリコン膜１１は、不純物がドーピングされていない多結晶シリコン膜を堆積した後にＰやＡｓ等の不純物をイオン注入して熱処理により活性化させて形成しても良い。この多結晶シリコン膜１１は、メモリセルトランジスタにおいては、後に浮遊ゲート１１になり、選択ゲートトランジスタでは下部ゲート電極１２となる。
【００２８】
次に、図３−３に示すように、パッド材５１上にフォトレジスト（不図示）を塗布し、フォトリソグラフィ技術により素子領域（ＡＡ：Ａｃｔｉｖｅ  Ａｒｅａ）を形成するためのフォトレジストパターンを形成する。このフォトレジストパターンをマスクとして、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によってパッド材５１、多結晶シリコン膜１１、ゲート酸化膜１０、半導体基板１をそれぞれエッチングして、半導体基板１に素子分離領域（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）３を形成するための分離溝５を形成する。
【００２９】
次に、図３−４に示すように、分離溝５内にＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｒａｓｍａ）法により酸化シリコン膜等の素子分離絶縁膜６を堆積する。次に、パッド材５１をストッパーとしてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって素子分離絶縁膜６の平坦化を行う。素子分離絶縁膜６の平坦化の後、ＲＩＥ法により素子分離絶縁膜６を多結晶シリコン膜２の高さまでエッチバックする。続いて燐酸等のウェット法によりパッド材５１を剥離する。
【００３０】
次に、図４−５に示すように、浮遊ゲート１１と制御ゲート１６との間の容量を大きくするために、素子分離絶縁膜６の上部をＲＩＥ法によりエッチングし、多結晶シリコン膜１１の側壁面を露出させる。このときのエッチング量はゲート絶縁膜１０が露出しない程度をターゲットとし、浮遊ゲート１１と制御ゲート１６との間の容量のバラツキが大きくならないようにエッチング量を制御する必要がある。
【００３１】
次に、図４−６に示すように、多結晶シリコン膜１１および素子分離絶縁膜６の上にゲート間絶縁膜１３を堆積する。ゲート間絶縁膜１３には、ＯＮＯ膜、またはＡｌ２Ｏ３、ＨｆＯ等の金属酸化膜またはこれらの積層膜から構成される高誘電体膜を用いても良い。
【００３２】
次に、選択ゲートトランジスタＳの上部ゲート電極１７（メモリセルトランジスタの制御ゲート１６に相当）と下部ゲート電極１２（メモリセルトランジスタの浮遊ゲート１１に相当）とを電気的に接続するための工程を説明する。まず、上部ゲート電極１７の一部である多結晶シリコン膜、およびゲート間絶縁膜をエッチングする際のマスク材（不図示）となるＢＳＧ（Ｂｏｒｏｎ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等をゲート間絶縁膜１３上に堆積する。このＢＳＧ膜の上面にフォトレジストを塗布し、フォトリソグラフィ技術によって、ゲート間絶縁膜１３の開口１３ａを形成するためのフォトレジストパターンを形成する。この開口１３ａは、下部ゲート電極１２である多結晶シリコン膜１１と、上部ゲート電極１７の一部である多結晶シリコン膜１４とを電気的に接続するためのものである。
【００３３】
次に、フォトレジストパターンをマスクとしてＢＳＧ膜をＲＩＥ法によりエッチングした後、フォトレジストパターンを剥離し、ＢＳＧ膜をマスクとして、多結晶シリコン膜およびゲート間絶縁膜１３をＲＩＥ法によってエッチングする。このようにして、ゲート間絶縁膜１３の開口１３ａが形成され、後述するように、選択ゲートトランジスタＳの下部ゲート電極１２と上部ゲート電極１７が電気的に接続される。
【００３４】
次に、ＢＳＧ膜を弗酸等のウェット工程により剥離する。
【００３５】
次に、図４−７に示すように、ＰやＡｓ等の不純物がドープされた多結晶シリコン膜１４およびパッド材５２をゲート間絶縁膜１３上に堆積する。この多結晶シリコン膜１４は、メモリセルトランジスタＣでは制御ゲート１１となり、選択ゲートトランジスタＳでは上部ゲート電極１７となる。このドープされた多結晶シリコン膜１４は、ＰやＡｓ等の不純物がドーピングされていない多結晶シリコン膜を堆積後に、ＰやＡｓ等の不純物をイオン注入して熱工程により活性化して形成しても良い。パッド材５２は、後述のシールド電極２５を形成するための多結晶シリコン膜２４とのエッチング選択比を確保するために、二酸化シリコン膜が望ましい。
【００３６】
次に、図４−８に示すように、フォトレジスト（不図示）をパッド材５２の上に塗布し、フォトリソグラフィ技術を用いて、ゲート電極を形成するためのフォトレジストパターンを形成する。このフォトレジストパターンをマスクとしてＲＩＥ法によって、パッド材５２を加工する。次にフォトレジストパターンを剥離した後、パッド材５２をマスクとして、多結晶シリコン膜１４、ゲート間絶縁膜１３、多結晶シリコン膜１１を順次、ＲＩＥ法によって加工し、ゲート電極Ｇ１、Ｇ２を形成する。
【００３７】
次に、図５−９に示すように、熱酸化によってゲート電極Ｇ１、Ｇ２の側壁に第１の二酸化シリコン膜２０を形成する。この第１の二酸化シリコン膜２０は、形成しなくてもよい。
【００３８】
次に、図５−１０に示すように、第１の二酸化シリコン膜２０を含むゲート電極Ｇ１、Ｇ２の上に、二酸化シリコン膜を堆積し、側壁残しのＲＩＥを行い、ゲート電極側壁の第１の二酸化シリコン膜２０上に第２の二酸化シリコン膜２１を形成する。この第１および第２の二酸化シリコン膜２０、２１が、シールド電極２５とゲート電極Ｇ１、Ｇ２を電気的に絶縁分離するためのゲート側壁絶縁膜２２となる。ここでは、ゲート側壁絶縁膜２２のみを図示する。
【００３９】
次に、図５−１１に示すように、ゲート電極Ｇ１、Ｇ２のゲート側壁絶縁膜２２上にシールド電極２５を形成するための多結晶シリコン膜２４を形成する。これは、半導体基板全面に多結晶シリコン膜を堆積した後、異方性エッチングを行うことにより形成される。この多結晶シリコン膜２４は、メモリセルトランジスタＣおよび選択ゲートトランジスタＳのソース／ドレイン４を形成するためのオフセットとなる。また、この多結晶シリコン膜２４はセルアレイ部ではシールド電極２５となるので、ゲート電極Ｇ１、Ｇ２とは、ゲート側壁絶縁膜２２で絶縁分離されている必要がある。多結晶シリコン膜２４を形成した後、ソース／ドレイン４形成のために素子領域２の半導体基板１中にＡｓのイオン注入を行い、高温アニールで活性化し、ゲート電極Ｇ１、Ｇ２の両側にソース／ドレインとしてのｎ型拡散領域４をそれぞれ形成する。
【００４０】
次に、図５−１２に示すように、パッド材５２をＲＩＥ法によって除去し、ゲート電極Ｇ１、Ｇ２の多結晶シリコン膜１４の上面を露出させる。
【００４１】
次に、図６−１３に示すように、シリサイド化の工程を行うために、半導体基板１上の全面にＣｏ／Ｔｉ／ＴｉＮ膜５３を堆積し、４５０℃程度のアニールを行う。このシリサイド化工程により、ゲート電極Ｇ１、Ｇ２の多結晶シリコン膜１４の上部がシリサイド化され、シリサイド層１５が形成される。またゲート側壁絶縁膜２２上の多結晶シリコン膜２４は、薄膜のため完全にシリサイド化されてシリサイド層によるシールド電極２５が形成される。一方、絶縁膜上のＣｏ／Ｔｉ／ＴｉＮ膜５３は、反応する多結晶シリコン膜が存在しないため、シリサイド層を形成せず、ウェット工程で除去される。
【００４２】
なお、本実施形態ではシリコンをシリサイド化させるための金属としてＣｏを用いたが、Ｗ、Ｎｉ、Ｔｉを用いても良く、またこれらの金属の化合物を用いても良い。また、これらの金属以外の金属でも、シリコンと反応して低抵抗のシリサイドを形成するものであれば、用いることができる。
【００４３】
また、本実施形態では、シールド電極を構成する多結晶シリコン膜が完全にシリサイド化しているが、シリサイド化のために堆積するＣｏ／Ｔｉ／ＴｉＮの膜厚およびアニール条件によってはシールド電極を構成する多結晶シリコン膜の表面部分のみがシリサイド化する場合もある。このような場合も、多結晶シリコン膜の表面がシリサイド化したことにより、シールド電極の抵抗は多結晶シリコン膜のみの場合よりも減少する。
【００４４】
次に、図６−１５に示すように、ゲート電極Ｇ１、Ｇ２を含むゲート電極上に層間絶縁膜３０を堆積し、ＣＭＰ法によって層間絶縁膜３０を平坦化した後に、ソース線コンタクト４０、ビット線コンタクト４１の形成プロセスを行う。この際に、シールド電極２５に定電位を与えるためのシールド電極コンタクト４２が同時に形成される。
【００４５】
その後に、ビット線形成工程以降、通常の配線工程を経ることで、ＮＡＮＤ型フラッシュメモリが作成される。
【００４６】
以上のように、本発明の第１の実施形態によれば、シールド電極２５がシリサイド層で構成されているので、シールド電極２５の末端（シールド電極コンタクトと反対の端部）まで電位が安定する。そのため、シールド電極２５の末端まで、隣接メモリセルトランジスタからの近接効果を遮蔽することができる。
【００４７】
また、シールド電極２５形成に伴って新たに工程を追加する必要はないという利点がある。なぜなら、ゲート電極Ｇの側壁は、メモリセルトランジスタＣおよび周辺トランジスタに共通して必要とされる要素であり、またゲート電極を低抵抗化するためには、Ｃｏ等によるシリサイド化は必須のプロセスである。そして、シールド電極２５のシリサイド層は、ゲート電極側壁の多結晶シリコン膜２４をゲート電極の多結晶シリコン膜１４と同時にシリサイド化して形成されるからである。
【００４８】
さらに、シールド電極２５は浮遊ゲートの高さだけではなく、ゲート電極Ｇの側壁全体に形成されているため、隣接のメモリセルトランジスタＣの浮遊ゲート１１からの近接効果のみならず制御ゲート１６からの近接効果も低減できる。
【００４９】
なお、シールド電極２５は、シールド電極制御回路１０１と接続され電位を与えられる。このとき、シールド電極２５に定電位（例えば０Ｖ）を与えれば、隣接のメモリセルトランジスタＣからの近接効果を遮蔽することができる。
【００５０】
すなわち、データ書き込み時およびデータ読み出し時にはシールド電極２５を０Ｖ（Ｖｓｓ）に設定する、という使用方法が考えられる。
【００５１】
また、データ書き込み時とデータ読み出し時でシールド電極２５に与える電位を変更するという使用方法も考えられる。すなわち、シールド電極２５の電位をデータ書き込み時には１０Ｖ程度、データ読み出し時には０Ｖと設定する使用方法である。
【００５２】
なぜなら、データ書き込み時には、書き込みに用いる制御ゲート１６は２５V程度の高電圧に昇圧されるために、シールド電極２５が０Ｖの場合には側壁絶縁膜２２の耐圧が問題となりうるが、シールド電極の電圧を１０Ｖ程度（Ｖｐａｓｓ程度）に設定すれば側壁絶縁膜２２に加わる電圧ストレスが小さくなるからである。また、０Ｖのシールド電極２５に隣接した制御ゲート１６を２５Ｖに昇圧するよりも１０Ｖのシールド電極２５に隣接した制御ゲート１６を昇圧する方が短時間で行うことができるという利点もある。
【００５３】
これに対して、データ読み出し時には制御ゲート１６はＶｒｅａｄ（５Ｖ程度）に昇圧されるのみなので、上記のような耐圧の問題は起こらず、シールド電極２５の電位は０Ｖに設定してよい。
【００５４】
（第２の実施形態）
次に、本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリについて説明する。図７は、本発明の第2の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図である。図８は、図７のＢ−Ｂ方向の断面図である。
【００５５】
本実施形態では、隣接するメモリセルトランジスタＣのゲート電極Ｇ１間、およびメモリセルトランジスタＣのゲート電極Ｇ１と選択ゲートトランジスタＳのゲート電極Ｇ２との間に、単一のシールド電極３５が、そのゲート電極Ｇ間の空間を完全に埋めるように形成されている。そして、そのシールド電極３５は、多結晶シリコン膜３３とこの多結晶シリコン層３３上部がシリサイド化されてなるシリサイド層３４とで構成されている。また、シールド電極３５は、その一側面が隣接する一方のゲート電極Ｇ１またはＧ２のゲート側壁絶縁膜２２に接し、他側面が隣接する他方のゲート電極Ｇ１またはＧ２のゲート側壁絶縁膜２２に接して設けられている。また、制御ゲート１６または上部ゲート電極１７の多結晶シリコン膜１４の高さと略同じ高さに形成されている点で、上記第１の実施形態と異なり、それ以外の構成については、同じであり、同じ符号を付して説明は省略する。
【００５６】
次に、上記第２の実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法について図９および図１０を参照して説明する。
【００５７】
図９−１に示すように、メモリセルトランジスタＣのゲート電極Ｇ１、および選択ゲートトランジスタＳのゲート電極Ｇ２の側壁に、ゲート側壁絶縁膜２２を形成するまでは、第1の実施形態と同様である。本実施形態では、ゲート側壁絶縁膜２２上に多結晶シリコン膜３３を形成する前に、ソース／ドレインを形成するためのイオン注入を行い、ｎ型拡散領域４を形成する。
【００５８】
次に、図９−２に示すように、ゲート電極Ｇ１、Ｇ２間にシールド電極３５を形成するための多結晶シリコン膜３３を堆積し、ＲＩＥ法により多結晶シリコン膜３３を制御ゲート１６の多結晶シリコン膜１４とほぼ同じ高さにまでエッチバックする。
【００５９】
次に、図９−３に示すように、ＲＩＥ法により、ゲート電極Ｇ１、Ｇ２上のパッド材５２を除去する。
【００６０】
次に、図９−４に示すように、ゲート電極Ｇ１、Ｇ２の多結晶シリコン膜１４およびゲート電極Ｇ１、Ｇ２間の多結晶シリコン膜３３上にＣｏ／Ｔｉ／ＴｉＮ膜５３を堆積する。
【００６１】
次に、図１０−５に示すように、アニールを行い、制御ゲート１６の多結晶シリコン膜１４およびゲート電極Ｇ１、Ｇ２間の多結晶シリコン膜３３をシリサイド化し、多結晶シリコン膜１４の上部にシリサイド層１５を形成し、ゲート電極Ｇ１、Ｇ２間の多結晶シリコン膜３３の上部にシリサイド層３４を形成し、多結晶シリコン膜３３とシリサイド層３４からなるシールド電極３５を形成する。
【００６２】
次に、図１０−６に示すように、フォトレジストをゲート電極Ｇ１、Ｇ２およびシールド電極３５上に塗布し、フォトリソグラフィ技術によって選択ゲートトランジスタＳ間のビット線コンタクト４１を形成するためのレジストパターン５４を形成する。次に、このレジストパターン５４をマスクにして、選択ゲートトランジスタＳのｎ型拡散領域４上のシリサイド層３４および多結晶シリコン膜３３をＲＩＥ法によってエッチングする。
【００６３】
次に、図１０−７に示すように、レジストパターン５４を除去した後、半導体基板上の全面に層間絶縁膜３０を堆積し、層間絶縁膜３０を平坦化した後に、ソース線コンタクト４０、ビット線コンタクト４１の形成プロセスを行う。この際に、シールド電極３５に定電位を与えるための、シールド電極コンタクト４２も同時に形成される。
【００６４】
以上のように、第２の実施形態によれば、シールド電極３５は、隣接するゲート電極Ｇ１、Ｇ２間を完全に埋めるので、シールド電極３５の断面積が第１の実施形態に比較して大きくなる。したがって、シールド電極３５の抵抗は第１の実施形態に比較してさらに小さくなり、シールド電極３５の電位が安定するため、近接効果を遮断することができる。
【００６５】
なお、第２の実施形態においては、図１０−４において堆積するＣｏ／Ｔｉ／ＴｉＮ膜５３の膜厚を厚くし、図１０−５でのアニール時間を長くして、図１１に示すように、制御ゲート１６および上部ゲート電極１７の多結晶シリコン膜１４をフルシリサイド化して制御ゲート１６および上部ゲート電極１７をシリサイド層１５で構成するとともに、シールド電極４５の多結晶シリコン膜３３をフルシリサイド化（Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ：ＦＵＳＩ）してシールド電極４５をシリサイド層の３４のみとしてもよい。この場合は、シールド電極４５の抵抗は部分的にシリサイド化された場合よりも小さくすることができる。
【００６６】
また、シリサイド化に用いる金属がＣｏに限られないのは、第1の実施形態と同様である。
【００６７】
なお、上記第1および第2の実施形態では、本発明をＮＡＮＤ型フラッシュメモリに適用した場合について説明したが、本発明はＮＯＲ型フラッシュメモリ等の他の不揮発性半導体記憶装置にも適用できる。また、浮遊ゲート構造のかわりに窒化シリコン膜からなる電荷蓄積層を適用したＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）構造に対しても本発明は適用できる。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図である。
【図２】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの断面図で、図１のＢ−Ｂ線に沿って切断し、矢印方向に眺めた断面図である。
【図３】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図（その１）で、図３−１（ａ）〜図３−４（ａ）は図１のＡ−Ａ線に沿って切断し、矢印方向に眺めた工程断面図、図３−１（ｂ）〜図３−４（ｂ）は図１のＢ−Ｂ線に沿って切断し、矢印方向に眺めた工程断面図である。
【図４】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図（その２）で、図４−５（ａ）〜図４−８（ａ）は図１のＡ−Ａ線に沿って切断し、矢印方向に眺めた工程断面図、図４−５（ｂ）〜図４−８（ｂ）は図１のＢ−Ｂ線に沿って切断し、矢印方向に眺めた工程断面図である。
【図５】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図（その３）で、図５−９（ａ）〜図５−１２（ａ）は図１のＡ−Ａ線に沿って切断し、矢印方向に眺めた工程断面図、図５−９（ｂ）〜図５−１２（ｂ）は図１のＢ−Ｂ線に沿って切断し、矢印方向に眺めた工程断面図である。
【図６】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図（その４）で、図６−１３（ａ）〜図６−１５（ａ）は図１のＡ−Ａ線に沿って切断し、矢印方向に眺めた工程断面図、図６−１３（ｂ）〜図６−１５（ｂ）は図１のＢ−Ｂ線に沿って切断し、矢印方向に眺めた工程断面図である。
【図７】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図である。
【図８】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの断面図で、図７のＢ−Ｂ線に沿って切断し、矢印方向に眺めた断面図である。
【図９】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図（その１）で、図９−１〜図９−３は図７のＢ−Ｂ線に沿って切断し、矢印方向に眺めた工程断面図である。
【図１０】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図（その２）で、図１０−４〜図１０−７は図７のＢ−Ｂ線に沿って切断し、矢印方向に眺めた工程断面図である。
【図１１】本発明の第２の実施形態の変形例に係るＮＡＮＤ型フラッシュメモリの断面図で、図７のＢ−Ｂ線に沿って切断し、矢印方向に眺めた断面図である。
【符号の説明】
【００６９】
１  半導体基板
２  素子領域
３  素子分離領域
４  拡散領域
５  分離溝
６  素子分離絶縁膜
１０  ゲート絶縁膜
１１  浮遊ゲート
１２  下部ゲート
１３  ゲート間絶縁膜
１３ａ  開口
１４、２４、３３  多結晶シリコン膜
１５、３４  シリサイド層
１６  制御ゲート
１７  上部ゲート電極
２０  二酸化シリコン膜
２２  ゲート側壁絶縁膜
２５、３５、４５  シールド電極
３０  層間絶縁膜
４０  ソース線コンタクト
４１  ビット線コンタクト
４２  シールド電極コンタクト
５１、５２  パッド材
５３  Ｃｏ／ＴｉＮ／Ｔｉ膜
５４  レジストパターン
１０１  シールド電極制御回路
Ｃ  メモリセルトランジスタ
Ｓ  選択ゲートトランジスタ
Ｇ１  メモリセルトランジスタのゲート電極
Ｇ２  選択ゲートトランジスタのゲート電極
ＷＬ  ワード線
ＳＬ  選択ゲート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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