(57)【要約】【課題】  大きな波形歪みを発生させることなく、パワーリミットコントロールを行うことができるＤ級増幅器を提供する。【解決手段】  誤差積分器１１０は、入力信号と帰還信号の誤差を積分し、積分値を示す積分値信号を出力する。パルス幅変調回路１３０は、積分値信号のレベルに応じたパルス幅のデジタル信号を出力する。出力バッファ１５０は、パルス幅変調回路１３０から供給されるデジタル信号に基づいて負荷を駆動する。出力バッファ１５０の出力信号は、誤差積分器１１０に帰還される。パルス幅クランプ回路１７０は、パルス幅変調回路１３０から出力バッファ１５０に供給されるデジタル信号のパルス幅を指定された許容パルス幅以内に制限するクランプを行う。減衰制御部３００は、パルス幅クランプ回路１２０によるクランプが行われるのに応じて、減衰器１６０に誤差積分器１１０に対する入力信号の減衰を行わせる。【選択図】図１
2010200217.tif 000002
【特許請求の範囲】
【請求項１】
入力信号と帰還信号の誤差を積分し、積分値を示す積分値信号を出力する誤差積分器と、
前記積分値信号のレベルに応じたパルス幅のデジタル信号を出力するパルス幅変調回路と、
前記パルス幅変調回路から出力されるデジタル信号に基づいて負荷を駆動する出力バッファと、
前記出力バッファの出力信号を前記帰還信号として前記誤差積分器に帰還させる帰還手段と、
前記パルス幅変調回路から前記出力バッファに供給されるデジタル信号のパルス幅を指定された許容パルス幅以内に制限するクランプを行うパルス幅クランプ手段と、
減衰指令に応じて前記誤差積分器に対する入力信号のレベルを減衰させる減衰手段と、
前記パルス幅クランプ手段により前記クランプが行われるのに応じて、前記減衰指令を前記減衰手段に供給する減衰制御手段と
を具備することを特徴とするＤ級増幅器。
【請求項２】
前記パルス幅変調回路は、周期信号である三角波信号と前記積分値信号との比較することにより前記積分値信号のレベルに応じたパルス幅のデジタル信号を出力するものであり、
前記減衰手段は、前記誤差積分器に対する入力信号の供給／遮断を切り換えるスイッチであり、
前記減衰制御手段は、前記パルス幅クランプ手段により前記クランプが行われるのに応じて、前記誤差積分器に対する入力信号の遮断を行わせる前記減衰指令を前記減衰手段に供給することを特徴とする請求項１に記載のＤ級増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、オーディオ機器のパワーアンプなどに好適なＤ級増幅器に関する。
【背景技術】
【０００２】
Ｄ級増幅器は、入力信号に応じてパルス幅やパルスの時間密度が変調されたパルス列を生成し、このパルス列により、負荷を駆動するアンプである。このＤ級増幅器は、オーディオ機器等においてスピーカを駆動するパワーアンプとして用いられる場合が多い。特許文献１〜３には、Ｄ級増幅器として、入力信号とＤ級増幅器の出力側からの帰還信号との誤差を積分する誤差積分器と、この誤差積分器が出力する積分値信号のレベルに応じたパルス幅のパルスを発生するパルス幅変調回路とを備え、このパルス幅変調回路の出力パルスに基づいて負荷を駆動する構成のものが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２４６２４号公報
【特許文献２】特開２００７−１２４６２５号公報
【特許文献３】特開２００６−２６２１０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、Ｄ級増幅器は、その用途によっては、負荷であるスピーカの音量調整等のために、出力パワーを所望の範囲内に制限するパワーリミットコントロール機能が求められる場合がある。従来のＤ級増幅器では、誤差積分器に対する入力信号の入力経路にクランプ回路を設け、誤差積分器に対する入力信号が所望のレベルを越えないようにクランプすることによりパワーリミットコントロール機能を実現していた。しかし、このような構成では、誤差積分器に対する入力信号がクランプ回路によりクランプされるため、Ｄ級増幅器の出力信号に大きな波形歪みが発生するという問題があった。
【０００５】
この発明は、以上説明した事情に鑑みてなされたものであり、出力信号波形に大きな歪みを発生させることなく、出力パワーを所望の上限値以内に制限することができるＤ級増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明は、入力信号と帰還信号の誤差を積分し、積分値を示す積分値信号を出力する誤差積分器と、前記積分値信号のレベルに応じたパルス幅のデジタル信号を出力するパルス幅変調回路と、前記パルス幅変調回路から出力されるデジタル信号に基づいて負荷を駆動する出力バッファと、前記出力バッファの出力信号を前記帰還信号として前記誤差積分器に帰還させる帰還手段と、前記パルス幅変調回路から前記出力バッファに供給されるデジタル信号のパルス幅を指定された許容パルス幅以内に制限するクランプを行うパルス幅クランプ手段と、減衰指令に応じて前記誤差積分器に対する入力信号のレベルを減衰させる減衰手段と、前記パルス幅クランプ手段により前記クランプが行われるのに応じて、前記減衰指令を前記減衰手段に供給する減衰制御手段とを具備することを特徴とするＤ級増幅器を提供する。
【０００７】
かかる発明によれば、パルス幅クランプ手段により出力バッファに供給されるデジタル信号のパルス幅が指定されたパルス幅以内に制限されるため、Ｄ級増幅器の出力パワーを許容パルス幅に応じた上限値以内に制限することができる。また、パルス幅クランプ手段によりクランプが行われるのに応じて、減衰手段により誤差積分器に対する入力信号の減衰が行われる。従って、Ｄ級増幅器の出力信号に大きな波形歪みが発生するのを防止することができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の一実施形態であるＤ級増幅器の構成を示す回路図である。
【図２】同実施形態における三角波信号の波形を示す図である。
【図３】同実施形態におけるパルス幅変調回路の各部の信号波形を示す図である。
【図４】同実施形態における減衰制御部の各部の信号波形を示す図である。
【図５】同実施形態におけるパルス幅クランプ回路の第１の構成例を示す回路図である。
【図６】同構成例における各部の信号波形を示す図である。
【図７】同実施形態におけるパルス幅クランプ回路の第２の構成例を示す回路図である。
【図８】同実施形態におけるＤ級増幅器の各部の信号波形を示す図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、この発明の実施の形態を説明する。
図１は、この発明の一実施形態であるＤ級増幅器の構成を示す回路図である。このＤ級増幅器は、入力端１０１ｐおよび１０１ｎに与えられる正逆２相のアナログ入力信号ＶＩｐおよびＶＩｎのレベルに応じてパルス幅変調された正逆２相のデジタル信号ＶＯｐおよびＶＯｎを生成し、出力端１０２ｐおよび１０２ｎから各々出力する回路である。ここで、出力端１０２ｐおよび１０２ｎ間には、フィルタおよびスピーカコイル等の負荷２００が介挿されている。また、入力端１０１ｐおよび出力端１０２ｎ間には、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４およびＲ１５が直列に介挿され、入力端１０１ｎおよび出力端１０２ｐ間には、抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４およびＲ２５が直列に介挿されている。これらの各抵抗の抵抗値は、Ｒ１１＝Ｒ２１、Ｒ１２＝Ｒ２２、Ｒ１３＝Ｒ２３、Ｒ１４＝Ｒ２４、Ｒ１５＝Ｒ２５となっている。
【００１０】
誤差積分器１１０の正相入力端１１１ｐには、抵抗Ｒ１１、Ｒ１２およびＲ１３を介して正相の入力アナログ信号ＶＩｐが与えられ、誤差積分器１１０の逆相入力端１１１ｎには抵抗Ｒ２１、Ｒ２２およびＲ２３を介して逆相の入力アナログ信号ＶＩｎが与えられる。また、誤差積分器１１０の正相入力端１１１ｐには、抵抗Ｒ１５およびＲ１４を介して逆相デジタル信号ＶＯｎが帰還され、誤差積分器１１０の逆相入力端１１１ｎには、抵抗Ｒ２５およびＲ２４を介して正相デジタル信号ＶＯｐが帰還される。そして、誤差積分器１１０は、このようにして与えられる入力アナログ信号ＶＩｐおよびＶＩｎとデジタル信号ＶＯｐおよびＶＯｎとの誤差を積分して、積分結果を示す正逆２相の積分値信号ＶＤｐおよびＶＤｎを正相出力端１１２ｐおよび逆相出力端１１２ｎから各々出力する。
【００１１】
誤差積分器１１０に対する入力アナログ信号ＶＩｐおよびＶＩｎの入力経路において、抵抗Ｒ１２およびＲ１３の共通接続点と抵抗Ｒ２２およびＲ２３の共通接続点の間にはキャパシタＣ１０が介挿されている。このキャパシタＣ１０が設けられた入力経路は、誤差積分器１１０に入力アナログ信号ＶＩｐおよびＶＩｎが入力される過程において入力信号から高域の雑音を除去するローパスフィルタとして機能する。
【００１２】
また、誤差積分器１１０に対する入力アナログ信号ＶＩｐおよびＶＩｎの入力経路において、抵抗Ｒ１１およびＲ１２の共通接続点と抵抗Ｒ２１およびＲ２２の共通接続点の間には減衰器１６０が介挿されている。この減衰器１６０は、誤差積分器１１０に対する入力信号のレベルを減衰させる手段である。本実施形態における減衰器１６０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor構造の電界効果トランジスタ）などによるスイッチである。この減衰器１６０は、減衰指令パルスＳＷが与えられることによってＯＮ状態となり、入力アナログ信号を断続的に減衰させる減衰手段として機能する。なお、減衰指令パルスＳＷを発生する手段については後述する。
【００１３】
誤差積分器１１０としては各種のものが考えられるが、図示の例では、差動増幅器１１３と、４個のキャパシタＣ１〜Ｃ４と２個の抵抗Ｒ１およびＲ２により構成された２次の誤差積分器１１０が用いられている。ここで、差動増幅器１１３の正相入力端（＋入力端）および逆相入力端（−入力端）は、各々誤差積分器１１０の正相入力端１１１ｐおよび逆相入力端１１１ｎとなっており、差動増幅器１１３の正相出力端（＋出力端）と逆相出力端（−出力端）は、各々誤差積分器１１０の正相出力端１１２ｐおよび逆相出力端１１２ｎとなっている。そして、差動増幅器１１３の正相入力端と逆相出力端との間には、誤差を積分するためのキャパシタＣ１およびＣ２が直列に介挿されており、これらのキャパシタの共通接続点は抵抗Ｒ１を介して接地されている。また、差動増幅器１１３の逆相入力端と正相出力端との間にも、誤差を積分するためのキャパシタＣ３およびＣ４が直列に介挿されており、これらのキャパシタの共通接続点は抵抗Ｒ２を介して接地されている。
【００１４】
パルス幅変調回路１３０は、誤差積分器１１０から与えられる積分値信号ＶＤｐおよびＶＤｎのレベルに応じたパルス幅を持った２相のパルスＶＯｐ’およびＶＯｎ’を発生する回路である。さらに詳述すると、パルス幅変調回路１３０は、ＶＤｐ＞ＶＤｎの場合には、レベル差ＶＤｐ−ＶＤｎに応じたパルス幅を持った負のパルスＶＯｐ’を出力し、ＶＤｎ＞ＶＤｐの場合には、レベル差ＶＤｎ−ＶＤｐに応じたパルス幅を持った負のパルスＶＯｎ’を出力する。なお、パルス幅変調回路１３０の詳細な構成例については後述する。
【００１５】
パルス幅クランプ回路１７０は、パルス幅変調回路１３０から供給されるパルスＶＯｐ’およびＶＯｎ’のパルス幅を予め設定された許容パルス幅以内に制限するクランプを行い、パルスＶＯｐ’’およびＶＯｎ’’としてプリドライバ１４０に供給する回路である。この場合のパルス幅の設定は、このＤ級増幅器が収容される筐体に設けられた操作子の操作により発生される外部設定信号あるいはこのＤ級増幅器の外部の装置から与えられる外部設定信号に基づいて行われる。なお、このパルス幅クランプ回路１７０の構成の詳細については後述する。
【００１６】
プリドライバ１４０は、パルス幅クランプ回路１７０から与えられるパルスＶＯｐ’’およびＶＯｎ’’を出力バッファ１５０に伝達する回路であり、例えばノンインバーティングバッファである。出力バッファ１５０は、インバータ１５１とインバータ１５２とを有する。図示の通り、インバータ１５１および１５２は、ＰチャネルのＭＯＳＦＥＴおよびＮチャネルのＭＯＳＦＥＴを電源＋ＶＢおよび接地間に直列に介挿してなる周知のインバータである。ここで、インバータ１５１は、プリドライバ１４０を介して与えられるパルスＶＯｎ’’をレベル反転し、上述したデジタル信号ＶＯｎとして出力端１０２ｎから出力する。また、インバータ１５２は、プリドライバ１４０を介して与えられるパルスＶＯｐ’’をレベル反転し、上述したデジタル信号ＶＯｐとして出力端１０２ｐから出力する。
【００１７】
出力バッファ１５０から誤差積分器１１０へのデジタル信号ＶＯｐおよびＶＯｎの帰還経路において、抵抗Ｒ１５およびＲ１４の共通接続点と抵抗Ｒ２５およびＲ２４の共通接続点の間にはキャパシタＣ２０が介挿されている。このキャパシタＣ２０が介挿された帰還経路は、デジタル信号ＶＯｐおよびＶＯｎが誤差積分器１１０へ帰還される際に帰還信号から高域の雑音を除去するローパスフィルタとして機能する。
【００１８】
次にパルス幅変調回路１３０の構成例について説明する。図１に示す例では、パルス幅変調回路１３０は、三角波発生器１３１と、コンパレータ１３２および１３３と、インバータ１３４および１３５と、ＮＡＮＤゲート１３６および１３７により構成されている。図２は、三角波発生器１３１が発生する三角波信号ＴＲｐ、ＴＲｎの波形を示す図である。また、図３（ａ）および（ｂ）はパルス幅変調回路１３０の各部の信号波形を示す図であり、図３（ａ）はＶＤｐ＞ＶＤｎの場合における信号波形を、図３（ｂ）はＶＤｎ＞ＶＤｐの場合における信号波形を示すものである。
【００１９】
三角波発生器１３１は、図２に示すように、電圧０Ｖから所定の電圧＋ＶＰまで一定の勾配で立ち上がり、電圧＋ＶＰから電圧０Ｖまで一定の勾配で立ち下がる一定周期の三角波信号ＴＲｐを発生するとともに、この三角波信号ＴＲｐと逆相関係にある三角波信号ＴＲｎを発生する。なお、電圧＋ＶＰは、電源電圧＋ＶＢと同じ電圧でもよく、異なる電圧でもよい。
【００２０】
図３（ａ）および（ｂ）に示すように、コンパレータ１３２は、三角波信号ＴＲｐと積分値信号ＶＤｎとを比較し、三角波信号ＴＲｐが積分値信号ＶＤｎを越えている期間はＬレベル、それ以外の期間はＨレベルとなる信号ＶＥｎを出力する。コンパレータ１３３は、三角波信号ＴＲｐと積分値信号ＶＤｐとを比較し、三角波信号ＴＲｐが積分値信号ＶＤｐを越えている期間はＬレベル、それ以外の期間はＨレベルとなる信号ＶＥｐを出力する。インバータ１３４は、信号ＶＥｐをレベル反転した信号を出力する。インバータ１３５は、信号ＶＥｎをレベル反転した信号を出力する。
【００２１】
ＮＡＮＤゲート１３６は、信号ＶＥｎとインバータ１３４の出力信号との論理積をとることにより、上述したパルスＶＯｎ’を出力する。ここで、信号ＶＥｎは三角波信号ＴＲｐが積分値信号ＶＤｎを越えていない期間にＨレベルとなり、インバータ１３４の出力信号は三角波信号ＴＲｐが積分値信号ＶＤｐを越えている期間にＨレベルとなる。従って、ＮＡＮＤゲート１３６は、図３（ｂ）に示すように、ＶＤｎ＞ＶＤｐである場合において、三角波信号ＴＲｐの信号値がＶＤｎとＶＤｐとの間にある期間だけＬレベルとなる負のパルスＶＯｎ’を出力する。すなわち、ＮＡＮＤゲート１３６は、ＶＤｎ＞ＶＤｐである場合において、レベル差ＶＤｎ−ＶＤｐに比例したパルス幅のパルスＶＯｎ’を出力する。
【００２２】
また、ＮＡＮＤゲート１３７は、信号ＶＥｐとインバータ１３５の出力信号との論理積をとることにより、上述したパルスＶＯｐ’を出力する。ここで、信号ＶＥｐは三角波信号ＴＲｐが積分値信号ＶＤｐを越えていない期間にＨレベルとなり、インバータ１３５の出力信号は三角波信号ＴＲｐが積分値信号ＶＤｎを越えている期間にＨレベルとなる。従って、ＮＡＮＤゲート１３７は、図３（ａ）に示すように、ＶＤｐ＞ＶＤｎである場合において、三角波信号ＴＲｐの信号値がＶＤｎとＶＤｐとの間にある期間だけＬレベルとなる負のパルスＶＯｐ’を出力する。すなわち、ＮＡＮＤゲート１３７は、ＶＤｐ＞ＶＤｎである場合において、レベル差ＶＤｐ−ＶＤｎに比例したパルス幅のパルスＶＯｐ’を出力する。
以上がパルス幅変調回路１３０の詳細である。
【００２３】
次に減衰制御部３００について説明する。この減衰制御部３００は、パルス幅クランプ回路１７０によってパルスＶＯｐ’およびＶＯｎ’のパルス幅のクランプが行われるのに応じて、上述した減衰指令パルスＳＷを発生して減衰器１６０に供給し、誤差積分器１１０に対する入力信号を減衰させる制御を行う回路である。図４はこの減衰制御部３００の各部の信号波形を示す図である。
【００２４】
この減衰制御部３００は、歪検出部３１０と減衰指令発生部３２０に大別することができる。歪検出部３１０は、誤差積分器１１０の正相入力端１１１ｐの入力レベルＶ１と逆相入力端１１１ｎの入力レベルＶ２とに基づき、パルス幅クランプ回路１７０によるクランプが行われたことにより一定量の歪みがＤ級増幅器からフィルタおよび負荷２００への出力波形（以下、負荷駆動波形という）に発生したか否かを検出する回路である。この歪検出部３１０による歪検出の原理は次の通りである。
【００２５】
まず、パルス幅クランプ回路１７０によるクランプが行われていない状態では、誤差積分器１１０に対する入力信号に見合ったレベルの帰還信号が出力端１０２ｎおよび１０２ｐ側から誤差積分器１１０の入力側に帰還されるため、誤差積分器１１０は正相入力端１１１ｐの入力レベルＶ１と逆相入力端１１１ｎの入力レベルＶ２を同一の電圧に維持した状態で動作する。さらに詳述すると、入力信号ＶＩｐおよびＶＩｎが誤差積分器１１０の動作点である基準レベルＶＲＥＦにあるとき、誤差積分器１１０の正相入力端１１１ｐの入力レベルＶ１は、電圧ＶＩｐ（＝ＶＲＥＦ）と接地状態である電圧ＶＯｎ（＝０Ｖ）との差電圧（＝ＶＲＥＦ）を抵抗Ｒ１１、Ｒ１２およびＲ１３と抵抗Ｒ１４およびＲ１５とにより分圧した電圧｛（Ｒ１４＋Ｒ１５）／（Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）｝ＶＲＥＦとなる。同様に、誤差積分器１１０の逆相入力端１１１ｎの入力レベルＶ２は、電圧ＶＩｎ（＝ＶＲＥＦ）と接地状態である電圧ＶＯｐ（＝０Ｖ）との差電圧（＝ＶＲＥＦ）を抵抗Ｒ２１、Ｒ２２およびＲ２３と抵抗Ｒ２４およびＲ２５とにより分圧した電圧｛（Ｒ２４＋Ｒ２５）／（Ｒ２１＋Ｒ２２＋Ｒ２３＋Ｒ２４＋Ｒ２５）｝ＶＲＥＦ＝｛（Ｒ１４＋Ｒ１５）／（Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）｝ＶＲＥＦ＝Ｖ１となる。そして、入力信号ＶＩｐおよびＶＩｎが基準レベルＶＲＥＦを中心に互いに逆相となるように振動し、かつ、入力信号ＶＩｐおよびＶＩｎの振幅が小さくてパルス幅クランプ回路１７０によるクランプが行われない状態では、誤差積分器１１０の入力レベルＶ１およびＶ２は、図４に示すように、互いに同じレベルを維持しながら、電圧｛（Ｒ１４＋Ｒ１５）／（Ｒ１１＋Ｒ１２＋Ｒ１３＋Ｒ１４＋Ｒ１５）｝ＶＲＥＦから高電位方向に入力信号ＶＩｐおよびＶＩｎの振幅に応じた電圧だけ振動する。
【００２６】
しかし、パルス幅クランプ回路１７０によるクランプが行われると、誤差積分器１１０に対する入力信号に見合ったレベルの帰還信号が誤差積分器１１０の入力側に帰還されず、帰還信号に対して入力信号のレベルが過剰になる。このため、パルス幅クランプ回路１７０によるクランプが行われる度に、図４に示すように、入力レベルＶ１と入力レベルＶ２との間にクランプにより生じる負荷駆動波形の歪量に応じたレベル差が発生する。
【００２７】
そこで、歪検出部３１０は、この入力レベルＶ１と入力レベルＶ２との間のレベル差が一定の閾値を越えた場合に、パルス幅クランプ回路１７０によるクランプが行われて負荷駆動波形に一定量の歪が生じた旨の歪検出信号Ｃｄｅｔを出力するのである。
【００２８】
本実施形態では、歪検出部３１０は、コンパレータ３１１および３１２と、ＯＲゲート３１３とにより構成されている。ここで、コンパレータ３１１および３１２は、正相入力端と逆相入力端との間に上記閾値に相当するオフセット電圧Ｖｏｆｓを有している。そして、コンパレータ３１１は、正相入力端に電圧Ｖ１が逆相入力端に電圧Ｖ２が与えられており、正相入力端の電圧Ｖ１が逆相入力端の電圧Ｖ２よりもオフセット電圧Ｖｏｆｓ以上高いときにＨレベルの信号を出力する。また、コンパレータ３１２は、正相入力端に電圧Ｖ２が逆相入力端に電圧Ｖ１が与えられており、正相入力端の電圧Ｖ２が逆相入力端の電圧Ｖ１よりもオフセット電圧Ｖｏｆｓ以上高いときにＨレベルの信号を出力する。そして、ＯＲゲート３１３は、コンパレータ３１１の出力信号またはコンパレータ３１２の出力信号がＨレベルのとき、すなわち、パルス幅クランプ回路１７０によるクランプが行われて負荷駆動波形に一定量の歪が生じ、図４に示すように、｜Ｖ１−Ｖ２｜がオフセット電圧Ｖｏｆｓを越えたときに、歪検出信号ＣｄｅｔをＨレベル（アクティブレベル）とする。
【００２９】
減衰指令発生部３２０は、電源＋ＶＢおよび接地間に直列に介挿された定電流源３２１、スイッチ３２２およびキャパシタＣ３０と、キャパシタＣ３０に並列接続された抵抗Ｒ３０と、コンパレータ３２３および３２４と、ローアクティブＯＲゲート３２５とにより構成されている。スイッチ３２２には、歪検出信号Ｃｄｅｔが与えられる。ここで、歪検出信号ＣｄｅｔがＨレベルのときには、スイッチ３２２がＯＮとなり、定電流源３２１の出力電流によりキャパシタＣ３０の充電が行われる。また、抵抗Ｒ３０は、キャパシタＣ３０に充電された電荷を放電させる。コンパレータ３２３は、正相入力端に三角波信号ＴＲｐが、逆相入力端にキャパシタＣ３０の電圧ＶＣ１が与えられ、三角波信号ＴＲｐがキャパシタＣ３０の電圧ＶＣ１を下回っている期間、Ｌレベルの信号をローアクティブＯＲゲート３２５に出力する。また、コンパレータ３２４は、正相入力端に三角波信号ＴＲｎが、逆相入力端にキャパシタＣ３０の電圧ＶＣ１が与えられ、三角波信号ＴＲｎがキャパシタＣ３０の電圧ＶＣ１を下回っている期間、Ｌレベルの信号をローアクティブＯＲゲート３２５に出力する。従って、ローアクティブＯＲゲート３２５は、図４に示すように、三角波信号ＴＲｐがキャパシタＣ３０の電圧ＶＣ１を下回っている期間および三角波信号ＴＲｎがキャパシタＣ３０の電圧ＶＣ１を下回っている期間の各期間において、Ｈレベルとなる減衰指令パルスＳＷを発生し、この減衰指令パルスＳＷを減衰器１６０に与え、スイッチである減衰器１６０をＯＮにする。
【００３０】
次にパルス幅クランプ回路１７０の具体的な構成例を説明する。図５はパルス幅クランプ回路１７０の第１の構成例であるパルス幅クランプ回路１７０Ａの一部の構成を示す回路図である。図示の回路は、パルス幅変調回路１３０から出力されたパルスＶＯｐ’のパルス幅が外部設定信号により定まる許容パルス幅以内の場合は同パルスＶＯｐ’をそのままパルスＶＯｐ’’として出力バッファ１５０のインバータ１５２に供給し、同パルスＶＯｐ’のパルス幅が許容パルス幅を越える場合には許容パルス幅と同じパルス幅のパルスＶＯｐ’’をインバータ１５２に供給するものである。なお、パルス幅クランプ回路１７０Ａは、図示のものの他、パルス幅変調回路１３０から出力されたパルスＶＯｎ’のパルス幅が外部設定信号により定まる許容パルス幅以内の場合は同パルスＶＯｎ’をそのままパルスＶＯｎ’’として出力バッファ１５０のインバータ１５１に供給し、同パルスＶＯｎ’のパルス幅が許容パルス幅を越える場合には許容パルス幅と同じパルス幅のパルスＶＯｎ’’をインバータ１５１に供給する回路を含む。しかし、その回路構成は図５に示すものと同様であるため、その図示は省略されている。
【００３１】
このパルス幅クランプ回路１７０Ａにおいて、定電流源１７１およびキャパシタＣ４０は、電源＋ＶＢおよび接地間に直列に介挿されている。スイッチ１７２は、キャパシタＣ４０に並列接続されている。可変電圧源１７３は、外部設定信号により指定された０Ｖ〜＋ＶＢまでの範囲内の基準電圧Ｖｔを出力する回路である。この第１の具体例では、この基準電圧Ｖｔにより許容パルス幅が定まる。コンパレータ１７４は、キャパシタＣ４０の電圧ＶＣａと基準電圧Ｖｔを比較し、ＶＣａ＞Ｖｔの場合にＨレベル、それ以外の場合にＬレベルの信号を出力する。フリップフロップ１７５は、データ入力端Ｄが電源＋ＶＢに固定され、クロック入力端Ｃにコンパレータ１７４の出力信号が入力され、ローアクティブリセット入力端ＲにクロックＣＬＫａが入力される。なお、クロックＣＬＫａについては後述する。フリップフロップ１７５の出力端Ｑから得られる信号はマスク信号ＭＡＳＫとしてＯＲゲート１７６に供給される。ＯＲゲート１７６は、パルスＶＯｐ’とマスク信号ＭＡＳＫとの論理和をパルスＶＯｐ’’として出力バッファ１５０のインバータ１５２（図１参照）およびスイッチ１７２に供給する。スイッチ１７２は、パルスＶＯｐ’’がＨレベルの場合にＯＮ、Ｌレベルの場合にＯＦＦとなるスイッチである。
【００３２】
図６はパルス幅クランプ回路１７０Ａおよびこれに関連した各部の信号波形を示す図である。図６において、クロックＣＬＫは、三角波発生器１３１（図１参照）において三角波信号ＴＲｐの生成に用いられるデューティ比５０％のクロックであり、クロックＣＬＫがＨレベルである期間、三角波信号ＴＲｐは一定の勾配で立ち上がり、クロックＣＬＫがＬレベルである期間、三角波信号ＴＲｐは一定の勾配で立ち下がる。上述したクロックＣＬＫａは、図示のように、三角波信号ＴＲｐがピーク（最高点と最低点）となる各時刻を中心に挟む各時間帯においてＬレベルとなるクロックである。このクロックＣＬＫａがＬレベルとなる時間は、フリップフロップ１７５の最小リセットパルス幅以上の長さではあるが、極めて短時間である。このクロックＣＬＫａは三角波信号ＴＲｐの各ピーク点時刻においてＬレベルとなるため、フリップフロップ１７５は三角波信号ＴＲｐの各ピーク点時刻においてリセットされ、マスク信号ＭＡＳＫはＬレベルとなる。
【００３３】
マスク信号ＭＡＳＫがＬレベルを維持する期間内は、パルスＶＯｐ’がそのままＯＲゲート１７６を通過し、パルスＶＯｐ’’となる。そして、スイッチ１７２は、このパルスＶＯｐ’’によってＯＮ／ＯＦＦが切り換えられる。ここで、パルスＶＯｐ’’がＨレベルである期間はスイッチ１７２がＯＮ状態となる。この間、スイッチ１７２によってキャパシタＣ４０の両端が短絡されるため、キャパシタＣ４０の電圧ＶＣａは０Ｖとなる。そして、パルスＶＯｐ’がＬレベルになると、スイッチ１７２はＯＦＦ状態となる。この間、キャパシタＣ４０は定電流源１７１の出力電流により充電されるため、キャパシタＣ４０の電圧ＶＣａは、定電流源１７１の電流値に比例した勾配で直線的に上昇する。そして、パルスＶＯｐ’’がＨレベルになると、スイッチ１７２がＯＮ状態となって、電圧ＶＣａは０Ｖに戻る。
【００３４】
図６における区間Ａでは、マスク信号ＭＡＳＫがＬレベルであり、パルスＶＯｐ’がそのままパルスＶＯｐ’’として出力され、このパルスＶＯｐ’’のパルス幅が狭い。このため、パルスＶＯｐ’がＬレベルとなることによりパルスＶＯｐ’’がＬレベルとなり、キャパシタＣ４０の電圧ＶＣａが上昇を開始した後、電圧ＶＣａが基準電圧Ｖｔに到達する前に、パルスＶＯｐ’がＨレベルとなることによりパルスＶＯｐ’’がＨレベルとなり、キャパシタＣ４０の電圧ＶＣａが０Ｖに戻される。そして、電圧ＶＣａが基準電圧Ｖｔよりも低い状態が続くため、コンパレータ１７４の出力信号はＬレベルを持続する。このため、フリップフロップ１７５が出力するマスク信号ＭＡＳＫはＬレベルを維持する。
【００３５】
図６における区間Ｂでは、パルスＶＯｐ’のパルス幅が許容パルス幅よりも広くなっている。この場合、パルスＶＯｐ’がＬレベルとなることによりＶＯｐ’’がＬレベルとなり、キャパシタＣ４０の電圧ＶＣａが上昇を開始した後、パルスＶＯｐ’がＨレベルとなる前に、電圧ＶＣａが基準電圧Ｖｔに到達し、コンパレータ１７４の出力信号がＨレベルに立ち上がり、フリップフロップ１７５にＨレベルが書き込まれる。この結果、マスク信号ＭＡＳＫがＨレベルとなり、パルスＶＯｐ’’がＨレベルとなる。そして、パルスＶＯｐ’’がＨレベルとなることによりスイッチ１７２がＯＮ状態になり、キャパシタＣ４０の電圧ＶＣａが０Ｖに戻る。このようにパルスＶＯｐ’’は、パルスＶＯｐ’がＬレベルになったときＬレベルとなり、その後、キャパシタＣ４０の電圧ＶＣａが０Ｖから基準電圧Ｖｔに上昇するまでの間、Ｌレベルを維持し、電圧ＶＣａが基準電圧Ｖｔに到達したときＨレベルとなる。その後、クロックＣＬＫａがＬレベルになると、フリップフロップ１７５はリセットされ、マスク信号ＭＡＳＫはＬレベルとなる。このように第１の構成例では、キャパシタＣ４０に対して基準電圧Ｖｔ相当の充電を行うのに要する時間が許容パルス幅となり、パルスＶＯｐ’のパルス幅が許容パルス幅よりも広い場合、パルスＶＯｐ’’は、パルスＶＯｐ’がＬレベルになってから許容パルス幅相当の時間が経過するまでＬレベルを維持する。また、キャパシタＣ４０の電圧ＶＣａが基準電圧Ｖｔに到達することによりＨレベルとなったマスク信号ＭＡＳＫは、その後、クロックＣＬＫａがＬレベルとなることによりＬレベルとなる。
【００３６】
誤差積分器１１０によって出力される積分値信号ＶＤｐおよびＶＤｎが三角波信号ＴＲｐのスロープと交差する範囲内にあるときは以上のような動作となる。しかし、図６における区間Ｃでは、積分値信号ＶＤｐは三角波信号ＴＲｐの高電位側のピーク点よりも高く、積分値信号ＶＤｎは三角波信号ＴＲｐの低電位側のピーク点よりも低く、積分値信号ＶＤｐおよびＶＤｎは三角波信号ＴＲｐのスロープと交差しない。このような状況では、パルスＶＯｐ’はＬレベルに固定された状態となる。この場合、パルス幅クランプ回路１７０Ａでは、クロックＣＬＫａがＬレベルになる毎に、クロックＣＬＫａがＬレベルになることによってマスク信号ＭＡＳＫがＬレベルとなり、マスク信号ＭＡＳＫがＬレベルになると、パルスＶＯｐ’’がＬレベルとなることによりキャパシタＣ４０の充電が開始され、キャパシタＣ４０の電圧ＶＣａが基準電圧Ｖｔに到達すると、マスク信号ＭＡＳＫがＨレベルになってパルスＶＯｐ’’がＨレベルになる、という動作が繰り返される。従って、区間Ｃにおいても、区間Ｂと同様、パルスＶＯｐ’’は許容パルスと同じパルス幅となる。
【００３７】
図７はパルス幅クランプ回路１７０の第２の構成例であるパルス幅クランプ回路１７０Ｂの構成を示す回路図である。このパルス幅クランプ回路１７０Ｂにおいて、電圧発生回路１８１は、外部設定信号に応じて、基準電圧ＶＨおよびＶＬを出力する。三角波信号ＴＲｐが０Ｖから＋ＶＢまでの振幅を有する場合、電圧発生回路１８１は、ＶＨ＝ＶＢ−ΔＶ、ＶＬ＝ΔＶで与えられる基準電圧ＶＨおよびＶＬを出力する。ここで、ΔＶは外部設定信号が指定する許容パルス幅に応じて定まる０Ｖ以上の電圧値であり、許容パルス幅が広くなる程、ΔＶは小さな値とされる。コンパレータ１８２は、三角波信号ＴＲｐと基準電圧ＶＨとを比較し、三角波信号ＴＲｐが基準電圧ＶＨよりも高い期間、Ｈレベルの信号を出力する。コンパレータ１８３は、三角波信号ＴＲｐと基準電圧ＶＬとを比較し、三角波信号ＴＲｐが基準電圧ＶＬよりも低い期間、Ｈレベルの信号を出力する。ＯＲゲート１８４は、コンパレータ１８２および１８３の各出力信号の論理和をマスク信号ＭＡＳＫとして出力する。このマスク信号ＭＡＳＫは、三角波信号ＴＲｐが基準電圧ＶＨよりも高い期間および三角波信号ＴＲｐが基準電圧ＶＬよりも低い期間の両期間においてＨレベルとなり、他の期間はＬレベルとなる。この第２の構成例では、マスク信号ＭＡＳＫがＬレベルを維持する期間の長さが許容パルス幅となる。ＯＲゲート１８５は、パルスＶＯｐ’とマスク信号ＭＡＳＫとの論理和をパルスＶＯｐ’’として出力する。ＯＲゲート１８６は、パルスＶＯｎ’とマスク信号ＭＡＳＫとの論理和をパルスＶＯｎ’’として出力する。
【００３８】
この第２の構成例によれば、パルスＶＯｐ’がＬレベルを維持する期間がマスク信号ＭＡＳＫがＬレベルを維持する期間よりも短い状況では、パルスＶＯｐ’がＯＲゲート１８５を通過してパルスＶＯｐ’’となる。これに対し、パルスＶＯｐ’がＬレベルを維持する期間がマスク信号ＭＡＳＫがＬレベルを維持する期間よりも長い状況では、マスク信号ＭＡＳＫがＯＲゲート１８５を通過してパルスＶＯｐ’’となる。従って、パルスＶＯｐ’’のパルス幅を許容パルス幅以内に制限することができる。パルスＶＯｎ’についても同様である。
以上が本実施形態によるＤ級増幅器の構成の詳細である。
【００３９】
次に本実施形態の動作を説明する。図８（ａ）および（ｂ）はＤ級増幅器の各部の信号波形を示す図である。図８（ａ）に示す例では、入力アナログ信号ＶＩｐおよびＶＩｎのレベルが低いため、パルス幅変調器１３０によって出力されるパルスＶＯｐ’およびＶＯｎ’のパルス幅が許容パルス幅よりも狭く、パルス幅クランプ回路１７０によるクランプは行われていない。このパルス幅クランプ回路１７０によるクランプが行われない状態では、入力アナログ信号ＶＩｐおよびＶＩｎのレベルに応じたパルス幅のデジタル信号ＶＯｐおよびＶＯｎが得られるため、誤差積分器１１０では、入力信号と帰還信号との釣り合いが保たれ、誤差積分器１１０は、正相入力端のレベルＶ１および逆相入力端のレベルＶ２を仮想接地レベルに維持して動作する。この状態では、歪検出部３１０では歪検出信号ＣｄｅｔがＬレベルとなり、減衰指令発生部３２０では、キャパシタＣ３０の電圧ＶＣ１が０Ｖとなるため、減衰指令パルスＳＷは発生されない。このため、減衰器１６０の両端に現れるアナログ信号ＶＩｐ’およびＶＩｎ’の波形は、入力アナログ信号ＶＩｐおよびＶＩｎに対して所定の係数を乗算した相似波形となる。
【００４０】
しかし、入力アナログ信号ＶＩｐおよびＶＩｎのレベルが高くなると、パルス幅変調器１３０によって出力されるパルスＶＯｐ’またはＶＯｎ’のパルス幅がやがて許容パルス幅に到達し、パルス幅クランプ回路１７０によるクランプが行われる。このクランプが行われると、誤差積分器１１０では、帰還信号に対して入力信号が過剰な状態となり、正相入力端のレベルＶ１および逆相入力端のレベルＶ２との間にレベル差が発生する。そして、パルス幅クランプ回路１７０によるクランプが行われてレベル差｜Ｖ１−Ｖ２｜がオフセット電圧Ｖｏｆｓを越える度に、歪検出部３１０では歪検出信号ＣｄｅｔがＨレベルとなり、減衰指令発生部３２０では、キャパシタＣ３０の電圧ＶＣ１が上昇し、三角波信号ＴＲｐおよびＴＲｎの各ピーク点に同期して減衰指令パルスＳＷが発生される。この結果、減衰器１６０の両端におけるアナログ信号ＶＩｐ’およびＶＩｎ’は、減衰指令パルスＳＷがＬレベルの期間は、元の入力アナログ信号ＶＩｐおよびＶＩｎに対応した信号値、減衰指令信号ＳＷがＨレベルの期間は０Ｖとなり、図示のように、一定時間間隔で間引きを行った波形となる。従って、誤差積分器１１０に対して実質的に入力されるアナログ信号が減衰し、一定の歪量になるようにパルス幅変調器１３０によって出力されるパルスＶＯｐ’またはＶＯｎ’のパルス幅が縮小される。
【００４１】
さらに詳述すると、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が大きくなり、パルス幅クランプ回路１７０によるクランプが行われる状況では、入力アナログ信号ＶＩｐおよびＶＩｎの振幅が大きくなる程、減衰指令パルスＳＷのパルス幅を大きくして間引き率を大きくし、Ｄ級増幅器全体としての利得を低下させる、いわば負帰還制御が行われる。このような負帰還制御が働く結果、出力デジタル信号ＶＯｐおよびＶＯｎのパルス幅がある上限値以内に収まるように、Ｄ級増幅器全体としての利得が最適値に調整される。
【００４２】
本実施形態においてクランプに対する応答特性は、キャパシタＣ３０の容量値および抵抗Ｒ３０の抵抗値により調整可能である。クランプの発生に対し、短い時間で減衰指令パルスＳＷを発生させる必要があるときは、キャパシタＣ３０の容量値を小さくすればよい。また、クランプ状態でなくなった後、減衰指令パルスＳＷが停止されるまでの時間を長くする必要があるときは、抵抗Ｒ３０の抵抗値を大きくすればよい。
【００４３】
以上説明したように、本実施形態によれば、パルス幅変調器１３０によって出力されるパルスＶＯｐ’またはＶＯｎ’のパルス幅が許容パルス幅を越えようとすると、パルス幅クランプ回路１７０によるクランプが行われ、このクランプが行われるのに応じて、誤差積分器１１０に入力されるアナログ信号を時間軸上において断続的に間引く動作が行われ、Ｄ級増幅器のゲインが下げられる。この場合、誤差積分器１１０に入力されるアナログ信号は、断続的に間引かれ、Ｄ級増幅器の出力デジタル信号ＶＯｐおよびＶＯｎの最大パルス幅変調度を所望の値とし、出力パワーを所望の範囲内に制限することができる。
【００４４】
＜他の実施形態＞
以上、この発明の実施形態を説明したが、この発明には、他にも各種の実施形態が考えられる。例えば次の通りである。
【００４５】
（１）上記実施形態では、この発明を差動構成の平衡型のＤ級増幅器に適用した例を挙げたが、この発明は差動構成でない非平衡型のＤ級増幅器にも勿論適用可能である。
【００４６】
（２）上記実施形態では、誤差積分器１１０の正相入力端と逆相入力端のレベル差に基づいてパルス幅クランプ回路１７０によるクランプが行われるのを検出したが、他の方法によりクランプの検出を行ってもよい。例えば図７に示すパルス幅クランプ回路１７０Ｂを採用する場合において、パルスＶＯｐ’またはＶＯｎ’がＬレベルであり、かつ、マスク信号ＭＡＳＫがＨレベルであるときに歪検出信号ＣｄｅｔをＨレベルとするように歪検出回路３１０を構成してもよい。
【００４７】
（３）減衰指令発生部３２０におけるキャパシタＣ３０の容量値、抵抗Ｒ３０の抵抗値、定電流源３２１の電流値、または歪検出部３１０におけるコンパレータ３１１および３１２のオフセット電圧Ｖｏｆｓを操作子の操作等により調整可能な構成としてもよい。この構成によれば、操作子の操作等により、パルス幅クランプ回路１７０によるクランプの度合い（例えばパルスＶＯｐ’またはＶＯｎ’が許容パルス幅を維持する時間）を制御することができ、Ｄ級増幅器の出力信号の波形歪みをどの程度まで許容するかを制御することが可能になる。
【符号の説明】
【００４８】
１１０……誤差積分器、１７０，１７０Ａ，１７０Ｂ……パルス幅クランプ回路、１３０……パルス幅変調回路、１４０……プリドライバ、１５０……出力バッファ、２００……フィルタおよび負荷、３００……減衰制御部、３１０……歪検出部、３２０……減衰指令発生部、１６０……減衰器。
【図１】
2010200217.tif 000003
【図２】
2010200217.tif 000004
【図３】
2010200217.tif 000005
【図４】
2010200217.tif 000006
【図５】
2010200217.tif 000007
【図６】
2010200217.tif 000008
【図７】
2010200217.tif 000009
【図８】
2010200217.tif 000010