(57)【要約】【課題】半導体メモリー装置の提供。【解決手段】アドレス信号、モードレジスタ書込み信号及びモードレジスタ読取り信号を受信し、フラグ信号及び少なくとも一つの出力情報信号を生成するモードレジスタ制御部と、前記フラグ信号に応答して前記出力情報信号をグローバル入出力ラインに伝達するグローバル入出力ラインラッチ部とを含む構成とした。【選択図】図１
2010040159.tif 000002
【特許請求の範囲】
【請求項１】
アドレス信号、モードレジスタ書込み信号及びモードレジスタ読取り信号を受信し、フラグ信号及び少なくとも一つの出力情報信号を生成するモードレジスタ制御部と、
前記フラグ信号に応答して前記出力情報信号をグローバル入出力ラインに伝達するグローバル入出力ラインラッチ部と、
を含むことを特徴とする半導体メモリー装置。
【請求項２】
前記モードレジスタ制御部は、
前記アドレス信号をデコーディングして少なくとも一つの情報信号及び選択信号を生成するデコーダと、
前記情報信号及び前記選択信号を受信し、前記モードレジスタ書込み信号及び前記モードレジスタ読取り信号に応答して出力情報信号を生成する少なくとも一つのドライバと、
前記モードレジスタ読取り信号及びバースト動作信号を受信して前記フラグ信号を生成するフラグ信号生成部と、
を含むことを特徴とする請求項１に記載の半導体メモリー装置。
【請求項３】
前記ドライバは、前記モードレジスタ書込み信号がイネーブルされる場合、前記選択信号によって選択されたレジスタに前記情報信号を保存し、前記モードレジスタ読取り信号がイネーブルされる場合、前記選択信号によって選択されたレジスタに保存された情報信号を前記出力情報信号として出力することを特徴とする請求項２に記載の半導体メモリー装置。
【請求項４】
前記ドライバは、
前記モードレジスタ書込み信号または前記モードレジスタ読取り信号がイネーブルされる場合、第１選択信号及び第２選択信号に応答して選択的にターンオンされる第１伝達ゲート及び第２伝達ゲートを含む伝達部と、
前記モードレジスタ書込み信号がイネーブルされる場合、前記情報信号に応答して第１ノードを駆動する駆動部と、
前記第１ノードの信号をラッチして第２ノードに出力するラッチ部と、
を含み、
前記第１伝達ゲートはターンオンされて前記第２ノードと第１レジスタとを連結し、前記第２伝達ゲートルはターンオンされて前記第２ノードと第２レジスタとを連結することを特徴とする請求項２に記載の半導体メモリー装置。
【請求項５】
前記伝達部は、
前記モードレジスタ書込み信号及び前記モードレジスタ読取り信号を受信して論理演算を行う第１論理部と、
前記第１論理部の出力信号及び前記第１選択信号を受信して論理演算を行う第２論理部と、
前記第１論理部の出力信号と前記第２選択信号を受信して論理演算を行う第３論理部と、
を含み、
前記第１伝達ゲートは前記第２論理部の出力信号に応答してターンオンし、
前記第２伝達ゲートは前記第３論理部の出力信号に応答してターンオンすることを特徴とする請求項４に記載の半導体メモリー装置。
【請求項６】
前記第１論理部は論理和演算を行い、前記第２論理部及び前記第３論理部は論理積演算を行うことを特徴とする請求項５に記載の半導体メモリー装置。
【請求項７】
前記フラグ信号生成部は、
前記バースト動作信号を受信してパルス信号を生成するパルス信号生成部と、
前記パルス信号及び前記モードレジスタ読取り信号を受信して出力ノードを駆動する駆動部と、
を含むことを特徴とする請求項２に記載の半導体メモリー装置。
【請求項８】
前記パルス信号生成部は、
前記バースト動作信号を所定区間遅延させ且つ反転させて出力する遅延部と、
前記バースト動作信号及び前記遅延部の出力信号を受信して論理演算を行う論理部と、
を含むことを特徴とする請求項７に記載の半導体メモリー装置。
【請求項９】
前記論理部は、論理和演算を行うことを特徴とする請求項８に記載の半導体メモリー装置。
【請求項１０】
前記駆動部は、
電源電圧と前記出力ノードとの間に連結され、前記パルス信号に応答して前記出力ノードをプルアップ駆動するプルアップ素子と、
前記出力ノードと接地電圧との間に連結され、前記モードレジスタ読取り信号に応答して前記出力ノードをプルダウン駆動するプルダウン素子と、
を含むことを特徴とする請求項７に記載の半導体メモリー装置。
【請求項１１】
前記フラグ信号生成部は、前記出力ノードの信号をラッチするラッチ部を更に含むことを特徴とする請求項７に記載の半導体メモリー装置。
【請求項１２】
前記グローバル入出力ラインラッチ部は、
前記フラグ信号に応答して、前記出力情報信号を受信して出力ノードを駆動する駆動部と、
前記出力ノードの信号をラッチして前記グローバル入出力ラインに伝達するラッチ部と、
を含むことを特徴とする請求項１に記載の半導体メモリー装置。
【請求項１３】
前記駆動部は、前記フラグ信号がイネーブルされる場合、前記出力情報信号に応答して前記出力ノードを駆動することを特徴とする請求項１２に記載の半導体メモリー装置。
【請求項１４】
前記フラグ信号に応答して複数のバーストレングス信号のレベルを設定して出力するバースト制御部を更に含むことを特徴とする請求項１に記載の半導体メモリー装置。
【請求項１５】
前記バースト制御部は、前記フラグ信号がイネーブルされる場合、前記複数のバーストレングス信号のうち既に設定された信号のみをイネーブルさせることを特徴とする請求項１４に記載の半導体メモリー装置。
【請求項１６】
前記バースト制御部は、
第１初期バーストレングス信号及び前記フラグ信号を受信して論理演算を行う第１論理部と、
第２初期バーストレングス信号及び前記フラグ信号の反転信号を受信して論理演算を行う第２論理部と、
を含むことを特徴とする請求項１４に記載の半導体メモリー装置。
【請求項１７】
コマンドアドレス信号をバッファリングしてアドレス信号及びコマンド信号を抽出するコマンドアドレスバッファ部と、
内部クロックに同期して前記コマンド信号をデコーディングし、モードレジスタ書込み信号及びモードレジスタ読取り信号を生成するコマンドデコーダと、
前記アドレス信号、前記モードレジスタ書込み信号及び前記モードレジスタ読取り信号を受信してフラグ信号及び少なくとも一つの出力情報信号を生成するモードレジスタ制御部と、
前記フラグ信号に応答して前記出力情報信号をグローバル入出力ラインに伝達するグローバル入出力ラインラッチ部と、
前記フラグ信号に応答して複数のバーストレングス信号のレベルを設定して出力するバースト制御部と、
を含むことを特徴とする半導体メモリー装置。
【請求項１８】
前記モードレジスタ制御部は、
前記アドレス信号をデコーディングして少なくとも一つの情報信号及び選択信号を生成するデコーダと、
前記情報信号及び前記選択信号を受信し、前記モードレジスタ書込み信号及び前記モードレジスタ読取り信号に応答して出力情報信号を生成する少なくとも一つのドライバと、
前記モードレジスタ読取り信号及びバースト動作信号を受信して前記フラグ信号を生成するフラグ信号生成部と、
を含むことを特徴とする請求項１７に記載の半導体メモリー装置。
【請求項１９】
前記ドライバは、前記モードレジスタ書込み信号がイネーブルされる場合、前記選択信号によって選択されたレジスタに前記情報信号を保存し、前記モードレジスタ読取り信号がイネーブルされる場合、前記選択信号によって選択されたレジスタに保存された情報信号を前記出力情報信号として出力することを特徴とする請求項１８に記載の半導体メモリー装置。
【請求項２０】
前記ドライバは、
前記モードレジスタ書込み信号または前記モードレジスタ読取り信号がイネーブルされる場合、第１選択信号及び第２選択信号に応答して選択的にターンオンされる第１伝達ゲート及び第２伝達ゲートを含む伝達部と、
前記モードレジスタ書込み信号がイネーブルされる場合、前記情報信号に応答して第１ノードを駆動する駆動部と、
前記第１ノードの信号をラッチして第２ノードに出力するラッチ部と、
を含み、
前記第１伝達ゲートはターンオンされて前記第２ノードと第１レジスタとを連結し、前記第２伝達ゲートルはターンオンされて前記第２ノードと第２レジスタとを連結することを特徴とする請求項１８に記載の半導体メモリー装置。
【請求項２１】
前記伝達部は、
前記モードレジスタ書込み信号及び前記モードレジスタ読取り信号を受信して論理演算を行う第１論理部と、
前記第１論理部の出力信号と前記第１選択信号を受信して論理演算を行う第２論理部と、
前記第１論理部の出力信号と前記第２選択信号を受信して論理演算を行う第３論理部と、
を含み、
前記第１伝達ゲートは前記第２論理部の出力信号に応答してターンオンし、
前記第２伝達ゲートは前記第３論理部の出力信号に応答してターンオンすることを特徴とする請求項２０に記載の半導体メモリー装置。
【請求項２２】
前記フラグ信号生成部は、
前記バースト動作信号を受信してパルス信号を生成するパルス信号生成部と、
前記パルス信号及び前記モードレジスタ読取り信号を受信して出力ノードを駆動する駆動部と、
を含むことを特徴とする請求項１８に記載の半導体メモリー装置。
【請求項２３】
前記パルス信号生成部は、
前記バースト動作信号を所定区間遅延させ且つ反転させて出力する遅延部と、
前記バースト動作信号及び前記遅延部の出力信号を受信して論理演算を行う論理部と、
を含むことを特徴とする請求項２２に記載の半導体メモリー装置。
【請求項２４】
前記駆動部は、
電源電圧と前記出力ノードとの間に連結され、前記パルス信号に応答して前記出力ノードをプルアップ駆動するプルアップ素子と、
前記出力ノードと接地電圧との間に連結され、前記モードレジスタ読取り信号に応答して前記出力ノードをプルダウン駆動するプルダウン素子と、
を含むことを特徴とする請求項２２に記載の半導体メモリー装置。
【請求項２５】
前記グローバル入出力ラインラッチ部は、
前記フラグ信号に応答して、前記出力情報信号を受信して出力ノードを駆動する駆動部と、
前記出力ノードの信号をラッチして前記グローバル入出力ラインに伝達するラッチ部と、
を含むことを特徴とする請求項１７に記載の半導体メモリー装置。
【請求項２６】
前記駆動部は、前記フラグ信号がイネーブルされる場合、前記出力情報信号に応答して前記出力ノードを駆動することを特徴とする請求項２５に記載の半導体メモリー装置。
【請求項２７】
前記バースト制御部は、前記フラグ信号がイネーブルされる場合、前記複数のバーストレングス信号のうち既に設定された信号のみをイネーブルさせることを特徴とする請求項１７に記載の半導体メモリー装置。
【請求項２８】
前記バースト制御部は、
第１初期バーストレングス信号及び前記フラグ信号を受信して論理演算を行う第１論理部と、
第２初期バーストレングス信号及び前記フラグ信号の反転信号を受信して論理演算を行う第２論理部と、
を含むことを特徴とする請求項１７に記載の半導体メモリー装置。
【請求項２９】
モードレジスタ読取り命令に応答してイネーブルされるフラグ信号に応答して、モードレジスタ書込み動作によって少なくとも一つのレジスタに保存された少なくとも一つの出力情報信号をグローバル入出力ラインに伝達するグローバル入出力ラインラッチ部と、
前記グローバル入出力ラインに伝達された出力情報信号をパイプラッチ部を介して受信するＤＱパッドと、
を含むことを特徴とする半導体メモリー装置。
【請求項３０】
前記グローバル入出力ラインラッチ部は、
前記フラグ信号に応答して、前記出力情報信号を受信して出力ノードを駆動する駆動部と、
前記出力ノードの信号をラッチして前記グローバル入出力ラインに伝達するラッチ部と、
を含むことを特徴とする請求項２９に記載の半導体メモリー装置。
【請求項３１】
前記駆動部は、前記フラグ信号がイネーブルされる場合、前記出力情報信号に応答して前記出力ノードを駆動することを特徴とする請求項３０に記載の半導体メモリー装置。
【請求項３２】
アドレス信号、モードレジスタ書込み信号及びモードレジスタ読取り信号を受信し、前記フラグ信号及び少なくとも一つの出力情報信号を生成するモードレジスタ制御部を更に含むことを特徴とする請求項２９に記載の半導体メモリー装置。
【請求項３３】
前記モードレジスタ制御部は、
前記アドレス信号をデコーディングして少なくとも一つの情報信号及び選択信号を生成するデコーダと、
前記情報信号及び前記選択信号を受信し、前記モードレジスタ書込み信号及び前記モードレジスタ読取り信号に応答して出力情報信号を生成する少なくとも一つのドライバと、
前記モードレジスタ読取り信号及びバースト動作信号を受信して前記フラグ信号を生成するフラグ信号生成部と、
を含む、請求項３２に記載の半導体メモリー装置。
【請求項３４】
前記ドライバは、前記モードレジスタ書込み信号がイネーブルされる場合、前記選択信号によって選択されたレジスタに前記情報信号を保存し、前記モードレジスタ読取り信号がイネーブルされる場合、前記選択信号によって選択されたレジスタに保存された情報信号を前記出力情報信号として出力することを特徴とする請求項３３に記載の半導体メモリー装置。
【請求項３５】
前記フラグ信号生成部は、
前記バースト動作信号を受信してパルス信号を生成するパルス信号生成部と、
前記パルス信号及び前記モードレジスタ読取り信号を受信して出力ノードを駆動する駆動部と、
を含むことを特徴とする請求項３３に記載の半導体メモリー装置。
【請求項３６】
前記フラグ信号に応答して複数のバーストレングス信号のレベルを設定して出力するバースト制御部を更に含むことを特徴とする請求項２９に記載の半導体メモリー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリー装置に係り、より具体的には、ＬＰＤＤＲ２技術においてレジスタに保存されたモードレジスタ情報をＤＱパッドを通じて読取りできるようにした半導体メモリー装置に関する。
【背景技術】
【０００２】
携帯用コンピュータ、ＰＤＡ、携帯電話などのモバイル機器において、携帯性を高めるためには重さを減らすことが重要である。モバイル機器の重さを決定する主要部品には、動作電源を供給するバッテリーがあるが、モバイル機器で使われる半導体メモリーチップ（以下、‘モバイルメモリーチップ’と称する。）の消耗電力を減少させるほどバッテリーの容量は減少し、よって、半導体メモリーチップの消耗電力を減少させることによってモバイル機器の重さを減らすことができる。したがって、モバイルメモリーチップでは、消耗電力の減少に対する研究が切実に要請されている。
【０００３】
一方、モバイル機器では、多様なサービスを提供するマルチメディア機器へと次第に発展していくにつれて速い動作速度が要求されているが、モバイルメモリーチップのデータ転送速度は、モバイル機器の動作速度を決定する重要な要素とされている。したがって、データ転送速度の改善もまた、モバイルメモリーチップの研究における核心課題として浮上している。
【０００４】
近年、モバイル機器の消耗電力及びデータ転送速度を画期的に改善したＬＰＤＤＲ２（Low Power DDR2）技術が開発された。ＬＰＤＤＲ２技術は、１．２（Ｖ）の電圧で業界最高速である８００Ｍｂｐｓのデータ転送速度を実現できたし、ＬＰＤＤＲ２技術を適用する場合、６６ナノ（nano）超微細工程が適用され、モバイルメモリーチップを９ｍｍ×１２ｍｍ大きさにパッケージング（packaging）することができる。
【０００５】
ＬＰＤＤＲ２技術では、‘ワンチップソリューション（one chip solution）機能’を提供する。ワンチップソリューション機能は、モバイルメモリーチップが装着されるモバイル機器の仕様に合わせてモバイルメモリーチップのデータ処理速度及び動作モードを多様に変更して使用可能にする機能のことをいう。
【０００６】
以上説明したように、ＬＰＤＤＲ２技術は、消耗電力を画期的に減らしながら、同時にデータ転送速度も画期的に増加させることができる点から、急速に進化しつつあるモバイル機器に最適化した技術といえよう。
【０００７】
なお、上述した背景技術に関連する文献としては、下記特許文献１が挙げられる。
【特許文献１】米国特許第７，４３３，２５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＬＰＤＤＲ２技術の場合、ワンチップソリューション機能を行うためのモードレジスタ情報を複数のレジスタに書込み（write）するモードレジスタ書込みに対してはスペック（specification）として規定付けられているが、レジスタに保存されたモードレジスタ情報を読取り（read）することについては何らの規定も設けられていない現状である。
【０００９】
したがって、本発明の目的は、ＬＰＤＤＲ２技術においてレジスタに保存されたモードレジスタ情報をＤＱパッドを通じて読取りできるようにした半導体メモリー装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明は、アドレス信号、モードレジスタ書込み信号及びモードレジスタ読取り信号を受信し、フラグ信号及び少なくとも一つの出力情報信号を生成するモードレジスタ制御部と、前記フラグ信号に応答して前記出力情報信号をグローバル入出力ラインに伝達するグローバル入出力ラインラッチ部と、を含む半導体メモリー装置を提供する。
【００１１】
本発明において、前記モードレジスタ制御部は、前記アドレス信号をデコーディングして少なくとも一つの情報信号及び選択信号を生成するデコーダと、前記情報信号及び前記選択信号を受信し、前記モードレジスタ書込み信号及び前記モードレジスタ読取り信号に応答して出力情報信号を生成する少なくとも一つのドライバと、前記モードレジスタ読取り信号及びバースト動作信号を受信して前記フラグ信号を生成するフラグ信号生成部と、を含む。
【００１２】
本発明において、前記ドライバは、前記モードレジスタ書込み信号がイネーブルされる場合、前記選択信号によって選択されたレジスタに前記情報信号を保存し、前記モードレジスタ読取り信号がイネーブルされる場合、前記選択信号によって選択されたレジスタに保存された情報信号を前記出力情報信号として出力することが好ましい。
【００１３】
本発明において、前記ドライバは、前記モードレジスタ書込み信号または前記モードレジスタ読取り信号がイネーブルされる場合、第１選択信号及び第２選択信号に応答して選択的にターンオンされる第１伝達ゲート及び第２伝達ゲートを含む伝達部と、前記モードレジスタ書込み信号がイネーブルされる場合、前記情報信号に応答して第１ノードを駆動する駆動部と、前記第１ノードの信号をラッチして第２ノードに出力するラッチ部と、を含み、ここで、前記第１伝達ゲートはターンオンされて前記第２ノードと第１レジスタとを連結し、前記第２伝達ゲートルはターンオンされて前記第２ノードと第２レジスタとを連結することが好ましい。
【００１４】
本発明において、前記伝達部は、前記モードレジスタ書込み信号及び前記モードレジスタ読取り信号を受信して論理演算を行う第１論理部と、前記第１論理部の出力信号及び前記第１選択信号を受信して論理演算を行う第２論理部と、前記第１論理部の出力信号及び前記第２選択信号を受信して論理演算を行う第３論理部と、を含み、前記第１伝達ゲートは前記第２論理部の出力信号に応答してターンオンし、前記第２伝達ゲートは前記第３論理部の出力信号に応答してターンオンする。
【００１５】
本発明において、前記フラグ信号生成部は、前記バースト動作信号を受信してパルス信号を生成するパルス信号生成部と、前記パルス信号及び前記モードレジスタ読取り信号を受信して出力ノードを駆動する駆動部と、を含む。
【００１６】
本発明において、前記パルス信号生成部は、前記バースト動作信号を所定区間遅延させ且つ反転させて出力する遅延部と、前記バースト動作信号及び前記遅延部の出力信号を受信して論理演算を行う論理部と、を含む。
【００１７】
本発明において、前記駆動部は、電源電圧と前記出力ノードとの間に連結され、前記パルス信号に応答して前記出力ノードをプルアップ駆動するプルアップ素子と、前記出力ノードと接地電圧との間に連結され、前記モードレジスタ読取り信号に応答して前記出力ノードをプルダウン駆動するプルダウン素子と、を含む。
【００１８】
本発明において、前記グローバル入出力ラインラッチ部は、前記フラグ信号に応答して、前記出力情報信号を受信して出力ノードを駆動する駆動部と、前記出力ノードの信号をラッチして前記グローバル入出力ラインに伝達するラッチ部と、を含む。
【００１９】
本発明において、前記駆動部は、前記フラグ信号がイネーブルされる場合、前記出力情報信号に応答して前記出力ノードを駆動することが好ましい。
【００２０】
本発明において、前記バースト制御部は、前記フラグ信号がイネーブルされる場合、前記複数のバーストレングス信号のうち既に設定された信号のみをイネーブルさせることが好ましい。
【００２１】
本発明において、前記バースト制御部は、第１初期バーストレングス信号及び前記フラグ信号を受信して論理演算を行う第１論理部と、第２初期バーストレングス信号及び前記フラグ信号の反転信号を受信して論理演算を行う第２論理部と、を含む。
【００２２】
また、本発明は、コマンドアドレス信号をバッファリングしてアドレス信号及びコマンド信号を抽出するコマンドアドレスバッファ部と、内部クロックに同期して前記コマンド信号をデコーディングし、モードレジスタ書込み信号及びモードレジスタ読取り信号を生成するコマンドデコーダと、前記アドレス信号、前記モードレジスタ書込み信号及び前記モードレジスタ読取り信号を受信してフラグ信号及び少なくとも一つの出力情報信号を生成するモードレジスタ制御部と、前記フラグ信号に応答して前記出力情報信号をグローバル入出力ラインに伝達するグローバル入出力ラインラッチ部と、前記フラグ信号に応答して複数のバーストレングス信号のレベルを設定して出力するバースト制御部と、を含む半導体メモリー装置を提供する。
【００２３】
また、本発明は、モードレジスタ読取り命令に応答してイネーブルされるフラグ信号に応答して、モードレジスタ書込み動作によって少なくとも一つのレジスタに保存された少なくとも一つの出力情報信号をグローバル入出力ラインに伝達するグローバル入出力ラインラッチ部と、前記グローバル入出力ラインに伝達された出力情報信号をパイプラッチ部を介して受信するＤＱパッドと、を含む半導体メモリー装置を提供する。
【発明の効果】
【００２４】
本発明の半導体メモリー装置は、多様な動作モードへと変更可能にするモードレジスタ書込み動作と共に、設定されたモードレジスタ情報を、従来における読取り動作時にメモリーセルに保存されたデータが出力される経路を用いてＤＱパッドから出力されるようにしたため、モードレジスタ書込み動作によってＤＱパッドに出力される情報を確認することによって、現在設定されたモードレジスタ情報を確認することができる。
【発明を実施するための最良の形態】
【００２５】
以下、実施例を用いて本発明についてより詳細に説明する。ただし、これらの実施例は、本発明を例示するためのもので、本発明の権利保護範囲を制限するためのものではない。
【００２６】
図１は、本発明の一実施例による半導体メモリー装置の構成を示すブロック図である。
【００２７】
図１に示すように、本実施例による半導体メモリー装置は、コマンドアドレスバッファ１、コマンドデコーダ２、クロックバッファ２０、論理部３、モードレジスタ制御部４、バースト制御部５、バーストカウンタ５０、出力イネーブル信号生成部５２、メモリーコア６、第１乃至第８グローバル入出力ラインラッチ部７＜１：８＞、読取りクロック生成部８、パイプラッチ部９、及び第１乃至第８ＤＱパッド１０＜１：８＞から構成される。
【００２８】
コマンドアドレスバッファ１は、第１乃至第10コマンドアドレスＣＡ＜１：10＞をバッファリングし、アドレス信号ａｄｄｒｅｓｓ及びコマンド信号ｃｏｍｍａｎｄを抽出する。ＬＰＤＤＲ２技術では、アドレス信号ａｄｄｒｅｓｓ及びコマンド信号ｃｏｍｍａｎｄが一つの信号として印加される。
【００２９】
コマンドデコーダ２は、コマンド信号ｃｏｍｍａｎｄを、クロックバッファ２０で生成された内部クロックＩＣＬＫに応答してデコーディングし、第１読取り信号ｒｅａｄ、書込み信号ｗｒｉｔｅ、モードレジスタ書込み信号ｍｒｗ及びモードレジスタ読取り信号ｍｒｒを生成する。
【００３０】
論理部３は、第１読取り信号ｒｅａｄ及びモードレジスタ読取り信号ｍｒｒを受信して論理和演算を行い、第２読取り信号ｒ＿ｍｒｒを生成する。第２読取り信号ｒ＿ｍｒｒは、第１読取り信号ｒｅａｄまたはモードレジスタ読取り信号ｍｒｒがハイレベルにイネーブルされる場合にハイレベルにイネーブルされる。
【００３１】
モードレジスタ制御部４は、アドレス信号ａｄｄｒｅｓｓ、モードレジスタ書込み信号ｍｒｗ及びモードレジスタ読取り信号ｍｒｒを受信し、フラグ信号ｍｒｒ＿ｆｌａｇ及び第１乃至第８出力情報信号ＯＰＷ＜１：８＞を生成する。
【００３２】
図２を参照すると、モードレジスタ制御部４は、デコーダ４０、第１乃至第８ドライバ４２＜１：８＞及びフラグ信号生成部４４から構成される。
【００３３】
デコーダ４０は、モードレジスタ書込み信号ｍｒｗ及びモードレジスタ読取り信号ｍｒｒに応答してアドレス信号ａｄｄｒｅｓｓをデコーディングし、第１乃至第８情報信号ｍｒｗ＿ｖａｌｕｅ＜１：８＞及び第１乃至第２選択信号ｍｒｗ＿ｍｏｄｅ＜１：２＞を生成する。ここで、第１乃至第８情報信号ｍｒｗ＿ｖａｌｕｅ＜１：８＞及び第１乃至第２選択信号ｍｒｗ＿ｍｏｄｅ＜１：２＞は、使用者の要求に応じて多様に設定でき、生成される情報信号及び選択信号の数もまた、実施例によって多様に調節可能である。
【００３４】
図３を参照すると、第１ドライバ４２＜１＞は、伝達部４２０、第１レジスタ４２４、第２レジスタ４２５、駆動部４２６、ラッチ部４２７、バッファ部４２８から構成される。
【００３５】
伝達部４２０は、モードレジスタ書込み信号ｍｒｗ及びモードレジスタ読取り信号ｍｒｒを受信して論理和演算を行う論理部４２１と、論理部４２１の出力信号と第１選択信号ｍｒｗ＿ｍｏｄｅ＜１＞を受信して論理積演算を行う論理部４２２と、論理部４２１の出力信号と第２選択信号ｍｒｗ＿ｍｏｄｅ＜２＞を受信して論理積演算を行う論理部４２３と、論理部４２２の出力信号に応答してターンオンされる伝達ゲートＴ４０と、論理部４２３の出力信号に応答してターンオンされる伝達ゲートＴ４１と、から構成される。
【００３６】
駆動部４２６は、電源電圧ＶＤＤとノードｎｄ４０との間に連結され、第１情報信号ｍｒｗ＿ｖａｌｕｅ＜１＞に応答してターンオンされるＰＭＯＳトランジスタＰ４０と、ノードｎｄ４０とノードｎｄ４１との間に連結され、モードレジスタ書込み信号ｍｒｗの反転信号に応答してターンオンされるＰＭＯＳトランジスタＰ４１と、ノードｎｄ４１とノードｎｄ４２との間に連結され、モードレジスタ書込み信号ｍｒｗに応答してターンオンされるＮＭＯＳトランジスタＮ４０と、ノードｎｄ４２と接地電圧ＶＳＳとの間に連結され、第１情報信号ｍｒｗ＿ｖａｌｕｅ＜１＞に応答してターンオンされるＮＭＯＳトランジスタＮ４１と、から構成される。
【００３７】
ラッチ部４２７は、インバータＩＶ４６，ＩＶ４７で構成され、ノードｎｄ４１及びノードｎｄ４３の信号をラッチする。バッファ部４２８は、インバータＩＶ４８，ＩＶ４９で構成され、ノードｎｄ４３の信号をバッファリングして第１出力情報信号ＯＰＷ＜１＞として出力する。
【００３８】
第２乃至第８ドライバ４２＜２：８＞は、第１情報信号ｍｒｗ＿ｖａｌｕｅ＜１＞の代わりに第２乃至第８情報信号ｍｒｗ＿ｖａｌｕｅ＜2:８＞が入力され、第１出力情報信号ＯＰＷ＜１＞の代わりに第２乃至第８出力情報信号ＯＰＷ＜２：８＞が出力される以外は、第１ドライバ４２＜１＞と同じ構成を有するので、詳細な構成についての説明は省略する。
【００３９】
フラグ信号生成部４４は、図４に示すように、パルス信号生成部４４０、駆動部４４３、ラッチ部４４４及びバッファ部４４５から構成される。
【００４０】
パルス信号生成部４４０は、バースト（Ｂｕｒｓｔ）動作区間の間にハイレベルにイネーブルされるバースト動作信号ｙｂｕｒｓｔを所定区間遅延させ且つ反転させて出力する遅延部４４１と、バースト動作信号ｙｂｕｒｓｔ及び遅延部４４１の出力信号を受信して論理和演算を行い、パルス信号ｐｕｌｓｅを生成する論理部４４２と、から構成される。
【００４１】
駆動部４４３は、電源電圧ＶＤＤとノードｎｄ４４との間に連結され、パルス信号ｐｕｌｓｅに応答してターンオンされるＰＭＯＳトランジスタＰ４００と、ノードｎｄ４４と接地電圧ＶＳＳとの間に連結され、モードレジスタ読取り信号ｍｒｒに応答してターンオンされるＮＭＯＳトランジスタＮ４００と、から構成される。ラッチ部４４４はノードｎｄ４４の信号をラッチし、バッファ部４４５はラッチ部４４４の出力信号をラッチしてフラグ信号ｍｒｒ＿ｆｌａｇを生成する。
【００４２】
バースト制御部５は、モードレジスタ読取り信号ｍｒｒが入力される前に設定された状態を持つ第１乃至第３初期バーストレングス信号ＢＬ０＜４＞，ＢＬ０＜８＞，ＢＬ０＜１６＞及びフラグ信号ｍｒｒ＿ｆｌａｇを受信し、第１乃至第３バーストレングス信号ＢＬ＜４＞，ＢＬ＜８＞，ＢＬ＜１６＞を生成する。より具体的に、バースト制御部５は、図５に示すように、第１初期バーストレングス信号ＢＬ０＜４＞及びフラグ信号ｍｒｒ＿ｆｌａｇを受信して論理和演算を行い、第１バーストレングス信号ＢＬ＜４＞を生成する論理部５１と、第２初期バーストレングス信号ＢＬ０＜８＞及びフラグ信号ｍｒｒ＿ｆｌａｇを受信して論理積演算を行い、第２バーストレングス信号ＢＬ＜８＞を生成する論理部５３と、第３初期バーストレングス信号ＢＬ０＜１６＞及びフラグ信号ｍｒｒ＿ｆｌａｇを受信して論理積演算を行い、第３バーストレングス信号ＢＬ＜１６＞を生成する論理部５５と、から構成される。このような構成のバースト制御部５は、フラグ信号ｍｒｒ＿ｆｌａｇがハイレベルである場合、第１バーストレングス信号ＢＬ＜４＞のみをハイレベルにイネーブルさせる。
【００４３】
バーストカウンタ５0は、第２読取り信号ｒ＿ｍｒｒ、内部クロックＩＣＬＫ及び第１乃至第３バーストレングス信号ＢＬ＜４＞，ＢＬ＜８＞，ＢＬ＜１６＞を受信し、第１乃至第３バーストレングス信号ＢＬ＜４＞，ＢＬ＜８＞，ＢＬ＜１６＞のうち、ハイレベルにイネーブルされた信号により決定されるバースト動作区間の間にハイレベルにイネーブルされるバースト動作信号ｙｂｕｒｓｔを生成する。
【００４４】
出力イネーブル信号生成部５２は、内部クロックＩＣＬＫ、第１読取り信号ｒｅａｄ及び書込み信号ｗｒｉｔｅを受信し、読取りまたは書込み動作時に、メモリーコア６に保存されたデータを第１乃至第８グローバル入出力ラインＧＩＯ＜１：８＞に伝達するためのスイッチ（図示せず）をターンオンさせるための出力イネーブル信号ｙｉｅｎを生成する。
【００４５】
第１グローバル入出力ラインラッチ部７＜１＞は、図６に示すように、駆動部７０とラッチ部７２とから構成される。駆動部７０は、電源電圧ＶＤＤとノードｎｄ７０との間に連結され、第１出力情報信号ＯＰＷ＜１＞に応答してターンオンされるＰＭＯＳトランジスタＰ７０と、ノードｎｄ７０とノードｎｄ７１との間に連結され、フラグ信号ｍｒｒ＿ｆｌａｇの反転信号に応答してターンオンされるＰＭＯＳトランジスタＰ７１と、ノードｎｄ７１とノードｎｄ７２との間に連結され、フラグ信号ｍｒｒ＿ｆｌａｇに応答してターンオンされるＮＭＯＳトランジスタＮ７０と、ノードｎｄ７２と接地電圧ＶＳＳとの間に連結され、第１出力情報信号ＯＰＷ＜１＞に応答してターンオンされるＮＭＯＳトランジスタＮ７１と、から構成される。ラッチ部７２は、ノードｎｄ７１の信号をラッチし、これを第１グローバル入出力ラインＧＩＯ＜１＞に伝達する。
【００４６】
第２乃至第８グローバル入出力ラインラッチ部７＜２：８＞は、第１出力情報信号ＯＰＷ＜１＞の代わりに第２乃至第８出力情報信号ＯＰＷ＜２：８＞が入力され、ラッチされたデータが、第１グローバル入出力ラインＧＩＯ＜１＞の代わりに第２乃至第８グローバル入出力ラインＧＩＯ＜２：８＞に出力される以外は、第１グローバル入出力ラインラッチ部７＜１＞と同じ構成を有するので、詳細な構成についての説明は省略する。
【００４７】
読取りクロック生成部８は、第２読取り信号ｒ＿ｍｒｒ及び内部クロックＩＣＬＫを受信し、読取り動作またはモードレジスタ読取り動作時に、第１乃至第８グローバル入出力ラインＧＩＯ＜１：８＞を通じて伝達されるデータの出力を制御するための読取りクロック信号ｒｄ＿ＣＬＫを生成する。
【００４８】
パイプラッチ部９は、読取りクロック信号ｒｄ＿ＣＬＫ及び入出力ライン選択信号ＩＯ＿ｓｅｌｅｃｔに応答して、第１乃至第８グローバル入出力ラインＧＩＯ＜１：８＞を通じて伝達されたデータを第１乃至第８立ち上がりデータＲＤＯ＜１：８＞及び第１乃至第８立ち下がりデータＦＤＯ＜１：８＞として伝達し、第１乃至第８ＤＱパッド１０＜１：８＞から出力する。
【００４９】
このように構成された半導体メモリー装置の動作を、図７を参照しつつ説明する。ただし、以下では、モードレジスタ書込み動作、読取り動作及びモードレジスタ読取り動作が順次に行われる場合を取り上げて説明する。
【００５０】
まず、本実施例の半導体メモリー装置のモードレジスタ書込み動作について説明する。
【００５１】
モードレジスタ書込み動作のための第１乃至第10コマンドアドレスＣＡ＜１：10＞が入力されると、コマンドデコーダ２は、コマンドアドレスバッファ１を通じて抽出されたコマンド信号ｃｏｍｍａｎｄを受信し、モードレジスタ書込み信号ｍｒｗをハイレベルにイネーブルさせる。
【００５２】
モードレジスタ書込み信号ｍｒｗがハイレベルにイネーブルされると、モードレジスタ制御部４に含まれたデコーダ４０が、アドレスａｄｄｒｅｓｓをデコーディングして第１乃至第８情報信号ｍｒｗ＿ｖａｌｕｅ＜１：８＞及び第１乃至第２選択信号ｍｒｗ＿ｍｏｄｅ＜１：２＞を生成する。この時、第１情報信号ｍｒｗ＿ｖａｌｕｅ＜１＞はハイレベル、第２乃至第８情報信号ｍｒｗ＿ｖａｌｕｅ＜２：８＞はローレベルであり、第１選択信号ｍｒｗ＿ｍｏｄｅ＜１＞はハイレベル、第２選択信号ｍｒｗ＿ｍｏｄｅ＜２＞はローレベルであると仮定する。
【００５３】
モードレジスタ書込み信号ｍｒｗがハイレベルにイネーブルされた状態で、第１選択信号ｍｒｗ＿ｍｏｄｅ＜１＞がハイレベルであると、伝達ゲートＴ４０がターンオンされる。また、ハイレベルのモードレジスタ書込み信号ｍｒｗによって駆動部４２６が動作しノードｎｄ４１が駆動されるので、ノードｎｄ４３の信号は第１情報信号ｍｒｗ＿ｖａｌｕｅ＜１＞と同じレベルになる。この時、伝達ゲートＴ４０がターンオンされた状態であるから、ノードｎｄ４３の信号は第１レジスタ４２４に保存される。
【００５４】
このように、モードレジスタ書込み信号ｍｒｗがハイレベルである状態で、第１情報信号ｍｒｗ＿ｖａｌｕｅ＜１＞は第１及び第２選択信号ｍｒｗ＿ｍｏｄｅ＜１：２＞によって選択された第１レジスタ４２４に保存される。第２乃至第８情報信号ｍｒｗ＿ｖａｌｕｅ＜２：８＞の場合にも、第１情報信号ｍｒｗ＿ｖａｌｕｅ＜１＞と同様に、選択信号によって設定されたレジスタに保存される。
【００５５】
次に、本実施例の半導体メモリー装置の読取り動作について詳細に説明する。
【００５６】
読取り動作のための第１乃至第10コマンドアドレスＣＡ＜１：10＞が入力されると、コマンドデコーダ２は、コマンドアドレスバッファ１を通じて抽出されたコマンド信号ｃｏｍｍａｎｄを受信し、第１読取り信号ｒｅａｄをハイレベルにイネーブルさせる。
【００５７】
論理部３は、ハイレベルの第１読取り信号ｒｅａｄを受信してハイレベルの第２読取り信号ｒ＿ｍｒｒを生成し、ハイレベルの第２読取り信号ｒ＿ｍｒｒを受信した読取りクロック生成部８は読取りクロックｒｄ＿ＣＬＫを生成する。
【００５８】
一方、出力イネーブル信号生成部５２は、ハイレベルの第１読取り信号ｒｅａｄを受信し、ハイレベルにイネーブルされた出力イネーブル信号ｙｉｅｎを生成し、メモリーコア６に保存されたデータは、ハイレベルにイネーブルされた出力イネーブル信号ｙｉｅｎによってグローバル入出力ラインＧＩＯ＜１：８＞に伝達され、読取りクロックｒｄ＿ＣＬＫに応答して動作するパイプラッチ部９を通って第１乃至第８ＤＱパッド１０＜１：８＞に出力される。
【００５９】
以上説明した読取り動作は、一般的な半導体メモリー装置の読取り動作と略同様である。ただし、読取りクロックｒｄ＿ＣＬＫを生成する読取りクロック生成部８に入力される第２読取り信号ｒ＿ｍｒｒがモードレジスタ読取り信号ｍｒｒによってもハイレベルに遷移されるという点が異なる。
【００６０】
次に、本実施例の半導体メモリー装置のモードレジスタ読取り動作について説明する。
【００６１】
モードレジスタ読取り動作のための第１乃至第10コマンドアドレスＣＡ＜１：10＞が入力されると、コマンドデコーダ２は、コマンドアドレスバッファ１を通じて抽出されたコマンド信号ｃｏｍｍａｎｄを受信し、モードレジスタ読取り信号ｍｒｒをハイレベルにイネーブルさせる。
【００６２】
論理部３は、ハイレベルのモードレジスタ読取り信号ｍｒｒを受信してハイレベルの第２読取り信号ｒ＿ｍｒｒを生成し、ハイレベルの第２読取り信号ｒ＿ｍｒｒを受信した読取りクロック生成部８は、読取りクロックｒｄ＿ＣＬＫを生成する。
【００６３】
モードレジスタ読取り信号ｍｒｒがハイレベルにイネーブルされると、モードレジスタ制御部４に含まれたデコーダ４０がアドレスａｄｄｒｅｓｓをデコーディングして第１乃至第２選択信号ｍｒｗ＿ｍｏｄｅ＜１：２＞を生成する。この時、第１選択信号ｍｒｗ＿ｍｏｄｅ＜１＞はハイレベルで、第２選択信号ｍｒｗ＿ｍｏｄｅ＜２＞はローレベルであると仮定する。
【００６４】
モードレジスタ読取り信号ｍｒｒがハイレベルにイネーブルされた状態で、第１選択信号ｍｒｗ＿ｍｏｄｅ＜１＞がハイレベルであると、伝達ゲートＴ４０がターンオンされる。したがって、第１レジスタ４２４に保存されたデータ、すなわち、上述したモードレジスタ書込み動作によって保存されたハイレベルのデータが、第１出力情報信号ＯＰＷ＜１＞として出力される。同様に、ローレベルの第２乃至第８出力情報信号ＯＰＷ＜２：８＞も第２乃至第８ドライバ４２＜２：８＞から出力される。
【００６５】
一方、ハイレベルのモードレジスタ読取り信号ｍｒｒを受信したフラグ信号生成部４４は、フラグ信号ｍｒｒ＿ｆｌａｇを生成する。フラグ信号生成部４４で生成されるフラグ信号ｍｒｒ＿ｆｌａｇは、モードレジスタ読取り信号ｍｒｒがハイレベルに遷移する区間からハイレベルに遷移し、パルス信号ｐｕｌｓｅがローレベルに遷移する区間でローレベルに遷移する。この時、パルス信号ｐｕｌｓｅはバースト動作区間が終了した後、遅延部４４１の遅延区間の間にローレベルに遷移する信号である。したがって、フラグ信号ｍｒｒ＿ｆｌａｇはモードレジスタ読取り信号ｍｒｒがハイレベルに遷移する区間からバースト動作区間が終了する区間の間にハイレベルにイネーブルされる。
バースト動作区間でハイレベルにイネーブルされるバースト動作信号ｙｂｕｒｓｔによって
以上説明したように、モードレジスタ読取り信号ｍｒｒがハイレベルに遷移すると、フラグ信号ｍｒｒ＿ｆｌａｇはハイレベルに遷移するので、バースト制御部５は第１乃至第３初期バーストレングス信号ＢＬ０＜４＞，ＢＬ０＜８＞，ＢＬ０＜１６＞の状態に関らずに第１バーストレングス信号ＢＬ＜４＞をハイレベル、第２乃至第３バーストレングス信号ＢＬ＜８＞，ＢＬ＜１６＞をローレベルとして出力する。したがって、フラグ信号ｍｒｒ＿ｆｌａｇのイネーブル区間は、第１バーストレングス信号ＢＬ＜４＞によって決定されるバースト動作区間によって決定される。
【００６６】
上記の第１乃至第８ドライバ４２＜１：８＞から出力された第１乃至第８出力情報信号ＯＰＷ＜１：８＞は、第１乃至第８グローバル入出力ラインラッチ部７＜１：８＞を通って第１乃至第８グローバル入出力ラインＧＩＯ＜１：８＞に載せられる。例えば、ハイレベルの第１出力情報信号ＯＰＷ＜１＞は、フラグ信号ｍｒｒ＿ｆｌａｇがハイレベルである区間の間に駆動部７０を通じてバッファリングされ、ラッチ部７２でラッチされ、第１グローバル入出力ラインＧＩＯ＜１＞に載せられることとなる。
【００６７】
第１乃至第８出力情報信号ＯＰＷ＜１：８＞が載せられた第１乃至第８グローバル入出力ラインＧＩＯ＜１：８＞のデータは、読取りクロックｒｄ＿ＣＬＫに応答して動作するパイプラッチ部９を通って第１乃至第８ＤＱパッド１０＜１：８＞に出力される。
【００６８】
以上説明した如く、本実施例の半導体メモリー装置は、多様な動作モードへと変更可能にするモードレジスタ書込み動作と共に、設定されたモードレジスタ情報を、従来における読取り動作時にメモリーセルに保存されたデータが出力される経路を用いてＤＱパッドから出力されるようにしている。したがって、モードレジスタ書込み動作によってＤＱパッドに出力される情報を確認することによって、現在設定されたモードレジスタ情報を確認することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施例による半導体メモリー装置の構成を示すブロック図である。
【図２】図１に示すモードレジスタ制御部の構成を示すブロック図である。
【図３】図２に示す第１ドライバの回路図である。
【図４】図２に示すフラグ信号生成部の回路図である。
【図５】図１に示すバースト制御部の回路図である。
【図６】図１に示す第１グローバル入出力ラインラッチ部の回路図である。
【図７】図１に示す半導体メモリー装置の動作を説明するためのタイミング図である。
【符号の説明】
【００７０】
１    コマンドアドレスバッファ
２    コマンドデコーダ
３    論理部
４    モードレジスタ制御部
５    バースト制御部
６    メモリーコア
７＜１：８＞    第１乃至第８グローバル入出力ラインラッチ部
８    読取りクロック生成部
９    パイプラッチ部
１０＜１：８＞    第１乃至第８ＤＱパッド
２０    クロックバッファ
４０    デコーダ
４２＜１：８＞    第１乃至第８ドライバ
４４    フラグ信号生成部
５０    バーストカウンタ
５２    出力イネーブル信号生成部
【図１】
2010040159.tif 000003
【図２】
2010040159.tif 000004
【図３】
2010040159.tif 000005
【図４】
2010040159.tif 000006
【図５】
2010040159.tif 000007
【図６】
2010040159.tif 000008
【図７】
2010040159.tif 000009