(57)【要約】【課題】  レベルシフト回路を含むスイッチング回路装置の小型化及び低コスト化が要求されている。【解決手段】主スイッチング素子２０を主電源１と共通端子２との間に負荷３を介して接続する。駆動電源１４の負側の端子を主スイッチング素子２０と負荷３との間に接続する。駆動電源１４の正側の端子と共通端子２との間に第１及び第２のレベルシフト用ＦＥＴ２５，２６の直列回路を接続する。第１のレベルシフト用ＦＥＴ２５に並列に抵抗２７を接続する。第１及び第２のレベルシフト用ＦＥＴ２５，２６の相互接続点と主スイッチング素子２０のゲートとの間に駆動回路２２を接続する。駆動回路２２の出力導体５２と第１のレベルシフト用ＦＥＴ２５のゲートを導体５１で接続する。第２のレベルシフト用ＦＥＴ２６と共通端子２との間に電流制御回路２９を設け、制御パルスの前縁に同期した一定時間のみ第２のレベルシフト用ＦＥＴ２６の電流を増大させる。【選択図】  図３
2010045742.tif 000002
【特許請求の範囲】
【請求項１】
電源端子と、
共通端子と、
前記電源端子に接続された第１の主端子と少なくとも負荷を介して前記共通電源端子に接続された第２の主端子と前記第１及び第２の主端子間をオン・オフ制御するための制御端子とを有している操作対象としてのスイッチング手段と、
前記スイッチング手段のオン期間に対応する時間幅を有し且つ前記共通端子と前記電源端子との間の電圧よりも低い振幅を有する制御パルスを入力させるための制御パルス入力端子と、
前記制御パルス入力端子に接続され且つ前記制御パルスの電圧レベルをシフトしたレベルシフト制御信号を形成する機能を有しているレベルシフト回路と、
前記レベルシフト回路と前記スイッチング手段の前記制御端子との間に接続された駆動回路と、
前記駆動回路に接続された一端及び他端を有する駆動電源と
を備えたスイッチング回路装置であって、
前記レベルシフト回路は、
前記制御パルス入力端子に接続され且つ前記制御パルスの前縁に同期して前記制御パルスよりも短い所定時間幅を有するレベルシフト用パルスを形成する機能を有しているパルス形成回路と、
第１及び第２の主端子と該第１及び第２の主端子間をオン・オフ制御するための制御端子とを有し且つ該第１の主端子が前記駆動電源の一端に接続されている第１のレベルシフト用半導体素子と、
第１及び第２の主端子と該第１及び第２の主端子間をオン・オフ制御するための制御端子とを有し且つ該第２の主端子が前記第１のレベルシフト用半導体素子の第２の主端子に接続され且つ該制御端子が前記パルス入力端子に直接又はバッファ回路を介して接続され且つ前記制御パルスに応答してオンになる特性を有している第２のレベルシフト用半導体素子と、
前記第１のレベルシフト用半導体素子に対して並列に接続された抵抗手段と、
前記駆動回路の出力が前記スイッチング手段をオンに制御することを示している時に前記第１のレベルシフト用半導体素子をオフにするための信号を前記第１のレベルシフト用半導体素子の前記制御端子に付与し、且つ前記駆動回路の出力が前記スイッチング手段をオフに制御することを示している時に前記第１のレベルシフト用半導体素子をオンにするための信号を前記第１のレベルシフト用半導体素子の前記制御端子に付与する制御信号付与手段と、
前記第２のレベルシフト用半導体素子の第２の主端子と前記共通端子との間に接続され且つ前記パルス形成回路から出力される前記レベルシフト用パルスに応答して前記レベルシフト用パルスが発生している第１の期間に前記抵抗手段と前記第２のレベルシフト用半導体素子とに第１の値の電流を流し且つ前記制御パルスが発生している期間中の前記レベルシフト用パルスが発生していない第２の期間に前記第１の値よりも小さい第２の値の電流を前記抵抗手段と前記第２のレベルシフト用半導体素子とに流す機能を有している電流制御回路と
を備えていることを特徴とするスイッチング回路装置。
【請求項２】
前記制御信号付与手段は、前記駆動回路の出力を前記第１のレベルシフト用半導体素子の前記制御端子に供給する導体であることを特徴とする請求項１記載のスイッチング電源装置。
【請求項３】
前記スイッチング手段は、前記駆動回路の出力端子の電位が前記スイッチング手段の前記第２の主端子の電位よりも高い時にオンになる特性を有し、前記駆動電源の他端は前記スイッチング手段の前記第２の主端子に接続されていることを特徴とする請求項１又は２記載のスイッチング電源装置。
【請求項４】
前記駆動電源の一端は前記電源端子に接続され、
前記スイッチング手段は、前記駆動回路の出力を反転するためのＮＯＴ回路と、前記ＮＯＴ回路に接続された制御端子と前記電源端子に接続された第１の主端子と前記共通端子に少なくとも前記負荷を介して接続された第２の主端子とを有し且つ前記ＮＯＴ回路の出力が低レベルの時にオンになる特性を有しているスイッチング素子とから成ることを特徴とする請求項１記載のスイッチング回路装置。
【請求項５】
前記電流制御回路は、
第１及び第２の主端子と制御端子とを有し且つ該第１の主端子が制御電源端子に接続され且つ該制御端子が前記パルス形成回路に接続され且つ前記パルス形成回路からレベルシフト用パルスが発生している時にオンになる特性を有している第１の電流制御用半導体素子と、
前記第１の電流制御用半導体素子に直列に接続された第１の電流制御用抵抗と、
前記第１の電流制御用半導体素子と前記電流制御用抵抗との直列回路に対して並列に接続された第２の電流制御用抵抗と、
前記共通端子に接続された第１の主端子と前記第１の電流制御用半導体素子と前記第１の電流制御用抵抗との直列回路及び前記第２の電流制御用抵抗を介して前記制御電源端子に接続された第２の主端子と該第２の主端子に接続された制御端子とを有する第２の電流制御用半導体素子と、
前記共通端子に接続された第１の主端子と前記第２のレベルシフト用半導体素子の第２の主端子に接続された第２の主端子と前記第２の電流制御用半導体素子の制御端子に接続された制御端子とを有する第３の電流制御用半導体素子と
から成ることを特徴とする請求項１又は２又は３又は４記載のスイッチング回路装置。
【請求項６】
前記抵抗手段は、抵抗値を調整することができる抵抗から成ることを特徴とする請求項１乃至５のいずれか１つに記載のスイッチング回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷に選択的に電力を供給するためのスイッチング回路装置に関し、更に詳しくは、レベルシフト回路を含むスイッチング回路装置に関する。
【背景技術】
【０００２】
負荷に例えば３００Ｖのように比較的高い電圧を選択的に供給するためのスイッチング素子を例えば５〜１５Ｖのように比較的低い電圧振幅を有する制御パルスに基づいて制御する場合には、制御パルス入力端子とスイッチング素子との間にレベルシフト回路を接続することが必要になる。このレベルシフト回路は電力損失を生じるので、ここでの電力損失をできるだけ小さくすることが要求される。
【０００３】
図１は電力損失が低減された従来のレベルシフト回路を含むスイッチング回路装置の１例を示す。図１の従来のレベルシフト回路は、特開平９−２０００２０号公報（特許文献１）に開示されているものと実質的に同一であって、例えば３００Ｖの電圧が印加される電源端子１と共通端子（グランド端子）２との間にｐチャネルＭＯＳＦＥＴから成るスイッチング素子Ｑ１と負荷３との直列回路が接続されている。操作対象としてのスイッチング素子Ｑ1は制御パルス入力端子４に供給される例えば５〜１５Ｖの電圧振幅を有する制御パルスによってオン・オフ制御される。高電圧の電源端子１と共通端子２との間には第１の高圧側ＦＥＴ５と第１の低電圧側ＦＥＴ６との直列回路と、第２の高圧側ＦＥＴ７と第２の低圧側ＦＥＴ８との直列回路とが接続されている。第１及び第２の高圧側ＦＥＴ５，７はｐチャネル型を有し、第１及び第２の低圧側ＦＥＴ６，８はｎチャネル型を有する。第１の低圧側ＦＥＴ６のゲートは制御入力端子４に接続され、第２の低圧側ＦＥＴ８のゲートはＮＯＴ回路（反転回路）９を介して制御入力端子４に接続されている。従って、第１及び第２の低圧側ＦＥＴ６，８は互いに反対動作する。インバータ回路９の電源端子は高電圧の電源端子１よりも低い電圧が印加される制御電源端子１０に接続されている。第１の低電圧ＦＥＴ６のソースと共通端子２との間に、抵坑Ｒ１とコンデンサＣ1との直列回路とバイアス抵坑Ｒ2が接続されている。第２の低圧側ＦＥＴ８のソースと共通端子との間に抵坑Ｒ3とコンデンサＣ２との直列回路とバイアス抵坑Ｒ4とが接続されている。第１及び第２の高圧側ＦＥＴ５，７に対して並列に第１及び第２の抵坑１１，１２がそれぞれ接続されている。第１の高圧側ＦＥＴ５のゲートは第２の高圧側ＦＥＴ７のドレインに接続されている。第２の高圧側ＦＥＴ７のドレインは駆動回路１３を介してスイッチング素子Ｑ1のゲートに接続されている。駆動回路１３に駆動電源（浮動電源）１４が接続されている。
【０００４】
図１の制御パルス入力端子４に図２（Ａ）に示す低電圧の制御パルスＶｉｎが入力すると、第１の低圧側ＦＥＴ６がオンになり、抵坑１１と第１の低圧側ＦＥＴ６とＲ１Ｃ１の直列回路及び抵坑Ｒ２とを介して図２（Ｂ）に示す第１の電流Ｉ1が流れる。第１の電流Ｉ1が所定値以上の時には抵抗１１の電圧降下によって第２の高圧側ＦＥＴ７がオンになり、第２の高圧側ＦＥＴ７と第２の低圧側ＦＥＴ８との相互接続点Ｐ1の電位が高くなり、ＮＯＴ回路を含む駆動回路１３の出力は低レベルになり、ｐチャネル型ＦＥＴから成るスイッチング素子Ｑ1はオン状態になる。これにより、スイッチング素子Ｑ1を介して負荷３に図２（Ｄ）に示す出力電流Ｉｏが流れる。第１の低圧側ＦＥＴ６がオンの期間には第２の高圧側ＦＥＴ７のオン状態も保持されるので、図２（Ｄ）の出力電流Ｉｏは図２（Ａ）の制御パルスＶｉｎの期間に対応して流れる。図２（Ａ）の制御パルスＶｉｎが発生しない期間（低レベル期間）には、第１の低圧側ＦＥＴ６がオフになり、逆に、第２の低圧側ＦＥＴ８がオンになる。これにより、抵抗１２と第２の低圧側ＦＥＴ８とＲ３Ｃ２直列回路及び抵坑Ｒ4を介して図２（Ｃ）に示す第２の電流Ｉ2が流れ、相互接続点Ｐｏの電位が低下し、駆動回路１３の出力が高レベルになり、ｐチャネル型のスイッチング素子Ｑ1がオフになる。第２の低圧側ＦＥＴ８がオンの間は第１の高圧側ＦＥＴ５がオンに保たれ且つ第２の高圧側ＦＥＴ７がオフに保たれるので、スイッチング素子Ｑ1のオフが保持される。
【０００５】
図１の従来のレベルシフト回路は、図２（Ａ）の制御パルスＶｉｎの立上りと立下りの過渡期間に比較的大きな電流が流れた後にはさほど大きな電流は流れないので、レベルシフト回路の電力損失が比較的小さくなるという利点を有する反面、次の欠点も有する。
（１）  第１の高圧側ＦＥＴ５と第１の低圧側ＦＥＴ６との第１の直列回路の他に第２の高圧側ＦＥＴ５と第２の低圧側ＦＥＴ８との第２の直列回路を設けることが必要になり、第１及び第２の直列回路には電源端子１と共通端子２との間の高い電圧が印加される。また、動作速度を高めるために第１及び第２の高圧側ＦＥＴ５，７並びに第１及び第２の低圧側ＦＥＴ６，８の電流容量を比較的大きくすることが必要になる。この要求を満たすために各ＦＥＴ５〜８のチップ面積を大きくすると、レベルシフト回路が大型になるばかりでなく、コスト高になる。
（２）  レベルシフト回路はＦＥＴの寄生容量の影響でノイズを発生し易い。図１に示すようにレベルシフト回路が第１及び第２の直列回路を有すると、ノイズの問題が更に大きくなる。
（３）  第１及び第２の直列回路を相補的に駆動させるために、第１及び第２の直列回路のＦＥＴの駆動回路が比較的大きくなり、且つコスト高になる。
【０００６】
特開２００２−３１４３５１号公報（特許文献２）に別の従来のレベルシフト回路を含むスイッチング回路装置が開示されている。この特許文献２のスイッチング回路装置は、図１と同様に第１の高圧側ＦＥＴと第１の低圧側ＦＥＴとの第１の直列回路と、第２の高圧側ＦＥＴと第２の低圧側ＦＥＴとの第２の直列回路とを有し、更に、第１の高圧側ＦＥＴと第１の低圧側ＦＥＴとの相互接続点に接続されたセット入力端子と、第２の高圧側ＦＥＴと第２の低圧側ＦＥＴとの相互接続点に接続されたリセット入力端子とを有するラッチ回路を有する。このように、ラッチ回路を設けると、操作対象としての出力段のＦＥＴを駆動するためのオン・オフ動作を明確に特定することができる。しかし、ラッチ回路がノイズで誤動作し、操作対象としてのＦＥＴ又は負荷が破損するおそれがあった。
【特許文献１】特開平９−２０００２０号
【特許文献２】特開２００２−３１４３５１号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、レベルシフト回路を含むスイッチング回路装置の小型化及び低コスト化が要求されていることであり、本発明の目的は上記要求に応えることができるスイッチング回路装置を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するための本発明は、電源端子と、共通端子と、前記電源端子に接続された第１の主端子と少なくとも負荷を介して前記共通電源端子に接続された第２の主端子と前記第１及び第２の主端子間をオン・オフ制御するための制御端子とを有している操作対象としてのスイッチング手段と、前記スイッチング手段のオン期間に対応する時間幅を有し且つ前記共通端子と前記電源端子との間の電圧よりも低い振幅を有する制御パルスを入力させるための制御パルス入力端子と、前記制御パルス入力端子に接続され且つ前記制御パルスの電圧レベルをシフトしたレベルシフト制御信号を形成する機能を有しているレベルシフト回路と、前記レベルシフト回路と前記スイッチング手段の前記制御端子との間に接続された駆動回路と、前記駆動回路に接続された一端及び他端を有する駆動電源とを備えたスイッチング回路装置であって、前記レベルシフト回路は、前記制御パルス入力端子に接続され且つ前記制御パルスの前縁に同期して前記制御パルスよりも短い所定時間幅を有するレベルシフト用パルスを形成する機能を有しているパルス形成回路と、第１及び第２の主端子と該第１及び第２の主端子間をオン・オフ制御するための制御端子とを有し且つ該第１の主端子が前記駆動電源の一端に接続されている第１のレベルシフト用半導体素子と、第１及び第２の主端子と該第１及び第２の主端子間をオン・オフ制御するための制御端子とを有し且つ該第２の主端子が前記第１のレベルシフト用半導体素子の第２の主端子に接続され且つ該制御端子が前記パルス入力端子に直接又はバッファ回路を介して接続され且つ前記制御パルスに応答してオンになる特性を有している第２のレベルシフト用半導体素子と、前記第１のレベルシフト用半導体素子に対して並列に接続された抵抗手段と、前記駆動回路の出力が前記スイッチング手段をオンに制御することを示している時に前記第１のレベルシフト用半導体素子をオフにするための信号を前記第１のレベルシフト用半導体素子の前記制御端子に付与し、且つ前記駆動回路の出力が前記スイッチング手段をオフに制御することを示している時に前記第１のレベルシフト用半導体素子をオンにするための信号を前記第１のレベルシフト用半導体素子の前記制御端子に付与する制御信号付与手段と、前記第２のレベルシフト用半導体素子の第２の主端子と前記共通端子との間に接続され且つ前記パルス形成回路から出力される前記レベルシフト用パルスに応答して前記レベルシフト用パルスが発生している第１の期間に前記抵抗手段と前記第２のレベルシフト用半導体素子とに第１の値の電流を流し且つ前記制御パルスが発生している期間中の前記レベルシフト用パルスが発生していない第２の期間に前記第１の値よりも小さい第２の値の電流を前記抵抗手段と前記第２のレベルシフト用半導体素子とに流す機能を有している電流制御回路とを備えていることを特徴とするスイッチング回路装置に係わるものである。
なお、本願におけるスイッチング手段は、ＦＥＴ、トランジスタ、ＩＧＢＴ等の半導体スイッチング素子に限らず、オン・オフ制御可能な全てのスイッチング素子、及びスイッチング素子を含む全ての電子回路を意味している。
【０００９】
なお、請求項２に示すように、前記制御信号付与手段は、前記駆動回路の出力を前記第１のレベルシフト用半導体素子の前記制御端子に供給する導体であること望ましい。
また、請求項３に示すように、前記スイッチング手段は、前記駆動回路の出力端子の電位が前記スイッチング手段の前記第２の主端子の電位よりも高い時にオンになる特性を有し、前記駆動電源の他端は前記スイッチング手段の前記第２の主端子に接続されていること望ましい。
また、請求項４に示すように、前記駆動電源の一端は前記電源端子に接続され、  前記スイッチング手段は、前記駆動回路の出力を反転するためのＮＯＴ回路と、前記ＮＯＴ回路に接続された制御端子と前記電源端子に接続された第１の主端子と前記共通端子に少なくとも前記負荷を介して接続された第２の主端子とを有し且つ前記ＮＯＴ回路の出力が低レベルの時にオンになる特性を有しているスイッチング素子とから成ること望ましい。
また、請求項５に示すように、前記電流制御回路は、第１及び第２の主端子と制御端子とを有し且つ該第１の主端子が制御電源端子に接続され且つ該制御端子が前記パルス形成回路に接続され且つ前記パルス形成回路からレベルシフト用パルスが発生している時にオンになる特性を有している第１の電流制御用半導体素子と、前記第１の電流制御用半導体素子に直列に接続された第１の電流制御用抵抗と、前記第１の電流制御用半導体素子と前記電流制御用抵抗との直列回路に対して並列に接続された第２の電流制御用抵抗と、前記共通端子に接続された第１の主端子と前記第１の電流制御用半導体素子と前記第１の電流制御用抵抗との直列回路及び前記第２の電流制御用抵抗を介して前記制御電源端子に接続された第２の主端子と該第２の主端子に接続された制御端子とを有する第２の電流制御用半導体素子と、前記共通端子に接続された第１の主端子と前記第２のレベルシフト用半導体素子の第２の主端子に接続された第２の主端子と前記第２の電流制御用半導体素子の制御端子に接続された制御端子とを有する第３の電流制御用半導体素子とから成ること望ましい。
また、請求項６に示すように、前記抵抗手段は、抵抗値を調整することができる抵抗から成ること望ましい。
【発明の効果】
【００１０】
本発明は次の効果を有する。
（１）本発明のレベルシフト回路は、第１及び第２のレベルシフト用半導体素子の直列回路を備えているが、図１の従来回路に示すＦＥＴ５，６の第１の直列回路とＦＥＴ７，８の第２の直列回路との両方に相当するものを備えていない。従って、レベルシフト回路を含むスイッチング回路装置の小型化及び抵コスト化を図ることができる。
（２）  第１のレベルシフト用半導体素子の制御端子に接続された制御信号付与手段は、駆動回路の出力がスイッチング手段のオンを示している時に第１のレベルシフト用半導体素子をオフ制御し、駆動回路の出力がスイッチング手段のオフを示している時に第１のレベルシフト用半導体素子をオン制御する。従って、第１及び第２のレベルシフト用半導体素子の直列回路を２組設けることが不要になり且つ特許文献２に示すようなラッチ回路を設けることも不要になる。これにより、レベルシフト回路におけるノイズに基づく誤動作が低減し、また、特許文献２に示すようなラッチ回路に起因した誤動作が低減する。
【発明を実施するための最良の形態】
【００１１】
次に図面を参照して本発明の実施形態を説明する。
【実施例１】
【００１２】
図３に示されている本発明の実施例１に係わるスイッチング回路装置は、大別して主電源端子１と、共通端子即ちグランド端子２と、制御パルス入力端子４と、制御電源端子１０と、駆動回路１４と、スイッチング手段としての主スイッチング素子２０と、レベルシフト回路２１と、駆動回路２２とから成る。
【００１３】
主電源端子１は主電源２３の一端に接続、主電源２３から例えば３００Ｖの比較的高い電圧の供給を受ける。主電源２３の他端は共通端子２に接続されている。なお、本願において、主電源端子１は狭義の接続端子のみでなく、電圧を供給することができる全ての導体も意味し、共通端子２も狭義の接続端子のみでなく、共通接続することができる全ての導体も意味している。
【００１４】
主スイッチング素子２０は、ｎチャネル型ＭＯＳＦＥＴから成り、主電源端子１に接続された第１の主端子としてのドレインと、負荷３を介して共通端子２に接続された第２の主端子としてのソースと、制御端子としてのゲートとを有している。主スイッチング素子２０は、オン・オフ動作して負荷３に電流を選択的に流す。図３においては１つの主スイッチング素子２０によって負荷３に電流を選択的に供給しているが、この代わりに図７に示すように一対の主スイッチング素子２０，２０´´を有するハーフブリッジ型インバータ回路（直流―交流変換回路）によって負荷３に電流を選択的に流すこともできる。また、４つの主スイッチグ素子をブリッジ接続したフルブリッジ型インバータ回路（直流―交流変換回路）にも本発明を適用することができる。また、主スイッチング素子２０と共通端子２との間に負荷３以外の回路又は回路素子を配置することもできる。
【００１５】
制御パルスに入力端子４は、主スイッチング素子２０をオン・オフ制御するための制御パルスＶｉｎが印加される部分である。制御パルスＶｉｎは図６（Ａ）に示すようにｔ0〜ｔ2の時間幅を有する方形波電圧から成り、主電源２３の電圧ＶH（例えば３００Ｖ）よりも十分に低い電圧（例えば５〜１５Ｖ）の振幅を有する。
【００１６】
レベルシフト回路２１は、制御パルスＶｉｎに対応したレベルシフト制御信号を形成するためのものであって、パルス形成回路２４、第１のレベルシフト用半導体素子としてのｐチャンネルＭＯＳＦＥＴ（以下、第１のレベルシフト用ＦＥＴと言う）２５、第１のレベルシフト用半導体素子としてのｎチャネルＭＯＳＦＥＴ（以下、第２のレベルシフト用ＦＥＴと言う。）２６、抵抗手段としての抵抗２７、ツエナーダイオード２８、電流制御回路２９、及び２つのＮＯＴ回路（反転回路）３０，３１を有する。
【００１７】
パルス形成回路２４は、アップエッジ（前縁）検出回路と呼ぶこともできるものであり、制御パルス入力端子４から供給された図６（Ａ）の制御パルスの前縁時点ｔｏに同期して図６（Ｇ）に示す負パルス（低レベルパルス）から成るレベルシフト用パルスを出力するものである。図４に詳しく示すよにパルス形成回路２４は、制御パルス入力端子４に接続されたＮＯＴ回路３２を有する。主電源２３の電圧ＶHよりも十分に低い制御電圧Ｖｃｃを供給するための制御電源端子１０と共通端子２との間に、ｐチャネルＭＯＳＦＥＴ３３と抵抗３７とｎチャネルＭＯＳＦＥＴ３４との直列回路、及びｐチャネルＭＯＳＦＥＴ３５と抵抗３８とｎチャネルＭＯＳＦＥＴ３６との直列回路が接続されている。２つのＭＯＳＦＥＴ３３、３４のゲートはＮＯＴ回路３２にそれぞれ接続されている。２つのＭＯＳＦＥＴ３５，３６のゲートは抵抗３７の下端に接続されている。ＭＯＳＦＥＴ３４に対して並列にコンデンサ３９が接続され、ＭＯＳＦＥＴ３６に対して並列にコンデンサ４０が接続されている。ＭＯＳＦＥＴ３５のドレインはＮＯＴ回路４１を介してＮＯＲゲート回路４２の一方の入力端子に接続されている。ＮＯＲゲート回路２４の他方の入力端子は２つのＮＯＴ回路４３、４４を介して入力段のＮＯＴ回路３２に接続されている。ＮＯＲゲート回路４２の出力端子はＮＯＴ回路４５を介して電流制御回路２９の第１の電流制御用半導体素子としての第１の電流制御用ＦＥＴ４６のゲートに接続されている。なお、ＮＯＴ回路３０，３１、３２、４１，４３、４４，４５、ＮＯＲゲート回路４２は制御電源端子１０の電圧で駆動される。制御パルス入力端子４に図６（Ａ）の制御パルスＶｉｎが入力すると、ＭＯＳＦＥＴ３５，３６のゲートに図６（Ｂ）に示す電圧Ｖ1が印加され、ＭＯＳＦＥＴ３５のドレインに図６（Ｃ）に示す電圧Ｖ2が得られ、ＮＯＲゲート回路４２の一方の入力端子に図６（Ｄ）に示す電圧Ｖ3が入力し、ＮＯＲ回路４２の他方の入力端子に図６（Ｅ）に示す電圧Ｖ４が入力する。図６（Ｄ）の電圧Ｖ3がしきい値Ｖｔｈよりも低い期間は抵レベル（論理の０）の入力と見なすことができるので、ＮＯＲゲート回路４２の２つの入力の両方が図６のｔ0〜ｔ1期間に低レベルになり、この出力電圧Ｖ5は図６（Ｆ）に示すように高レベルになり、ＮＯＴ回路４５からは図６（Ｇ）に示すようにｔ0〜ｔ1期間において抵レベルのレベルシフト用パルスＶ6が得られる。なお、図４ではＮＯＴ回路４５をパルス形成回路２４に含めたが、ＮＯＴ回路４５を電流制御回路２９に含めることもできる。この場合には、図６（Ｆ）のＶ5がレベルシフト用パルスとなる。レベルシフト用パルスＶ6の発生期間ｔ0〜ｔ1は図６（Ａ）の制御パルスＶｉｎの前縁検出パルスの発生期間に相当し、制御パルスＶｉｎの前発生期間ｔ0〜ｔ２よりも十分短い。
【００１８】
図３において第１のレベルシフト用ＦＥＴ２５の第１の主端子即ちソースは駆動電源１４の一端に接続され、制御端子即ちゲートは、制御信号付与手段としての制御信号付与導体５１によって駆動回路２２の出力導体５２に接続されている。
抵抗値調整可能な抵抗２７とツエナーダイオード（定電圧ダイオード）２８は第１のレベルシフト用ＦＥＴ２５に並列接続されている。
制御信号付与導体５１は、駆動回路２２の出力が主スイッチング素子２０をオン制御することを示している時に第１のレベルシフト用ＦＥＴ２５をオフするための信号をゲートに与え、駆動回路２６の出力が主スイッチング素子２０をオフに制御することを示している時に第１のレベルシフト用ＦＥＴ２５をオンにするための信号をゲートに与える。図３の実施例では、駆動回路２２が第１のレベルシフトＦＥＴ２５の制御にも兼用され、レベルシフト回路２１の小型化及び抵コスト化が図られている。しかし、もし寸法及びコストの点で許されれば、駆動回路２２の出力と同様な出力を形成することができる別の回路を設け、この回路によって第１のレベルシフト用ＦＥＴ２５をオン・オフ制御することもできる。浮動電源と呼ぶこともできる駆動電源１４の他端は主スイッチング素子２０と負荷３との相互接続点５３に接続されている。従って、主スイッチング素子２０がオフの期間には駆動電源１４の電圧が第１及び第２のレベルシフト用ＦＥＴ２５，２６の直列回路に印加され、主スイッチング素子２０のオン期間には、主電源２３の電圧ＶHと起動電源１４の電圧との加算値が前記直列回路に印加される。
【００１９】
第２のレベルシフト用ＦＥＴ２６のドレイン（第２の主端子）は第１のレベルシフト用ＦＥＴ２５のドレイン（第２の主端子）に接続され、ソース（第１の主端子）は電流制御回路２９を介して共通端子２に接続され、ゲート（制御端子）は図３に示す２つのＮＯＴ回路３０，３１と図４に示す２つのＮＯＴ回路３２，４３とを介して制御パルス入力端子４に接続されている。図３では、第２のレベルシフト用ＦＥＴ２６の基板（バックゲート）が共通端子２に接続されているが、これを点線で示すようにソースに接続することもできる。図３のＮＯＴ回路３０の入力導体５４は図４のＮＯＴ回路４３に接続されている。
なお、第２のレベルシフト用ＦＥＴ２６のオン・オフのタイミング調整のために制御パルス入力端子４と第２のレベルシフト用ＦＥＴ２６のゲートとの間に４つのＮＯＴ回路３０，３１、３２，４３が接続されているが、これ等と同じ遅延を与える別の回路を制御パルス入力端子４と第２のレベルシフト用ＦＥＴ２６のゲートとの間に接続することができる。また、図４のパルス形成回路２４の中の２つのＮＯＴ回路３２，４３が第２のレベルシフト用ＦＥＴ２６のゲート制御に兼用されているが、ＮＯＴ回路３２，４３と同様なものを別に設け、これを制御パルス入力端子４とＮＯＴ回路３０との間に接続することもできる。また、図３の２つのＮＯＴ回路３０，３１で必要な遅延が得られる時にはＮＯＴ回路３０を点線で示すように制御パルス入力端子４に直接に接続することができる。また、第２のレベルシフト用ＦＥＴ２６のゲート制御の遅延が不要な場合には、ゲートを制御パルスに入力端子４に直接に接続することもできる。
【００２０】
電流制御回路２９は、パルス形成回路２４から得られる図６（Ｇ）のレベルシフト用パルスＶ6に応答して第２のレベルシフト用ＦＥＴ２６に流れる電流Ｉ1を図６（Ｈ）のｔ0〜ｔ1に示す第１の期間に第１の電流値Ｉａとし、図６（Ａ）に示す制御パルスＶｉｎが発生している期間中のレベルシフト用パルスＶ6が発生していない第２の期間（ｔ1〜ｔ2）に第１の値Ｉａよりも小さい第２の値Ｉｂにするものである。第２のレベルシフト用電流Ｉ1は抵抗２７とＦＥＴ２６とを通って流れるので、抵抗２７に電流Ｉ1に比例した電圧降下が生じる。この電圧降下が駆動回路２２のしきい値以上の時に駆動回路２２から図６（Ｉ）に示すゲート制御信号即ちゲート制御パルスＶｇが発生する。従って、電流Ｉ1の第１及び第２の値Ｉａ、Ｉｂは駆動回路２２からゲート制御パルスＶｇを得るために必要なしきい値Ｉｔｈ以上に決定される。また、第２のレベルシフト用ＦＥＴ２６がオンの時の相互接続点Ｐｏの電位を固定するために、抵抗２７の電圧降下をツエナーダイオード２８が導通するように設定することが望ましい。
【００２１】
図３に電流制御回路２９の詳細が示されている。この電流制御回路２９は第１、第２及び第３の電流制御用半導体素子としての第１、第２及び第３の電流制御用ＦＥＴ４６，４７，４８と第１及び第２の電流制御用抵抗４９，５０とから成る。ｐチャネルＭＯＳＦＥＴから成る第１の電流制御用ＦＥＴ４６のソース（第１の主端子）は制御電源端子１０に接続され、ゲート（制御端子）はパルス形成回路２４のＮＯＴ回路４５に接続されている。ｎチャネルＭＯＳＦＥＴから成る第２の電流制御用ＦＥＴ４７のソース（第１の主端子）は共通端子２に接続され、ドレイン（第２の主端子）は第１の電流制御用抵抗４９を介して第１の電流制御用ＦＥＴ４６のドレイン（第２の主端子）に接続され、そのゲート（制御端子）はそのドレインに接続されている。ｎチャネルＭＯＳＦＥＴから成る第３の電流制御用ＦＥＴ４８のソース（第１の主電源）は共通端子２に接続され、このドレイン（第２の主端子）は図３の第２のレベルシフト用ＦＥＴ２６のドレイン（第２の主端子）に接続され、ゲート（制御端子）は電流制御用ＦＥＴ４７のゲートに接続されている。第３の電流制御用ＦＥＴ４８は第２のレベルシフト用ＦＥＴ２６に対して直列に接続されているので、ここには図６（Ｈ）に示す電流Ｉ1が流れる。第２の電流制御用抵抗５０は第１の電流制御用ＦＥＴ４６と第１の電流制御用抵抗４９との直列回路に対して並列に接続されている。第１の電流制御用抵抗４９の抵抗値をＲ1、第２の電流制御用抵抗値をＲ2とした時に、第２の電流制御用抵抗５０の値Ｒ2は、第１及び第２の電流制御用抵抗４９，５０の並列回路の合成抵抗値Ｒ＝Ｒ1Ｒ2／（Ｒ1＋Ｒ2）よりも大きく設定される。
【００２２】
図６のｔ0〜ｔ1に示す第１の期間には第１の電流制御用ＦＥＴ４６がオンになり、第２の電流制御用ＦＥＴ４７に上述の合成抵坑Ｒで制限された電流が流れる。第２及び第３の電流制御用ＦＥＴ４７，４８はカレントミラー回路を構成しているので、電流制御用ＦＥＴ４８のドレイン電流は第２の電流制御用ＦＥＴ４７のドレイン電流と同一になる。従って、図６（Ｈ）に示す電流Ｉ1の第１の値Ｉａは、第１及び第２の電流制御用抵抗４９，５０の合成抵抗値Ｒに従って流れ、比較的大きくなる。図６（Ｇ）に示すレベルシフト用パルスＶ6が発生しなくなると、第１の電流制御用ＦＥＴ４６はオフになる。従って、第２の電流制御用ＦＥＴ４７のドレイン電流は第２の電流制御用抵抗５０の第２の値Ｒｂに制限されて流れる。第２の抵抗値Ｒｂは前述の合成抵抗値Ｒよりも大きいので、図６のｔ1〜ｔ2の第２の期間のＦＥＴ４７，４８のドレイン電流はｔ0〜ｔ1の第１の期間のそれよりも小さくなり、第２のレベルシフト用ＦＥＴ２６の第２の期間の電流も第１の期間の電流よりは小さくなる。制御パルスが発生していない時には第２のレベルシフト用ＦＥＴ２６がオフになるので電流Ｉ1はゼロになる。
【００２３】
図５に駆動回路２２の詳細が示されている。駆動回路２２の入力導体５５は図３の第１及び第２のレベルシフト用ＦＥＴ２５，２６の相互接続点Ｐｏに接続されている。正側の電源導体５６は図３の駆動電源１４の一端に接続され、負側の電源導体５７は駆動電源１４の他端に接続されている。入力導体５５と出力導体５２との間に第１のＮＯＴ回路５８、第２のＮＯＴ回路５９、ノイズフイルタ６０、第３のＮＯＴ回路６１、及び第４のＮＯＴ回路６２が順次に接続されている。出力導体５２と負側の電源導体５７との間に抵抗６３が接続されている。ノイズフィルタ６０は、正側電源導体５７と正側電源導体５７との間に接続されたｐチャネルＭＯＳＦＥＴ６４とｎチャネルＭＯＳＦＥＴ６５との直列回路と、コンデンサ６６とを有している。２つのＭＯＳＦＥＴ６４，６５のゲートは第２のＮＯＴ回路５９にそれぞれ接続されている。コンデンサ６６は２つのＭＯＳＦＥＴ６４，６５の相互接続点６７と負側電源導体５７との間に接続されている。第３のＮＯＴ回路６１は相互接続点６７に接続されている。
【００２４】
図３のレベルシフト用抵抗２のレベルシフト用ＦＥＴ２６を通って流れる電流Ｉ1が図６（Ｈ）に示すしきい値Ｉｔｈ以上の時には、第１のＮＯＴ回路５８が波形整形回路として機能して図６のｔｏ時点よりも少し遅れたｔｏ´からｔ2までの方形波電圧を出力する。ノイズフイルタ６０は高周波ノイズを除去する機能を有する。駆動回路２２の出力導体５２と負側電源導体５７との間に図６（Ｉ）に示すゲート制御電圧Ｖｇが得られ、これが主スイッチグ素子２０のゲート・ソース間に印加され、主スイッチング素子２０がオンになる。
【００２５】
駆動回路２２から図６（Ｉ）に示す方形波のゲート制御信号Ｖｇが発生すると、これが制御信号付与導体５１を介して第１のレベルシフト用ＦＥＴ２５のゲートに印加される。これにより、第１のレベルシフト用ＦＥＴ２５のオフが維持される。レベルシフト用抵抗２７には定電圧化機能を有するツェナーダイオード２８が並列の接続されているので、抵抗２７の両端子間電圧は一定になる。ゲート制御信号Ｖｇが主スイッチング素子２０のオンを示していない低レベルの期間には、第１のレベルシフト用ＦＥＴ２５がオン状態になる。これにより、駆動回路２２の入力導体５５が高レベルになり、逆に出力導体５２が低レベルになり、主スイッチング素子２０がオフ状態になり、第１のレベルシフト用ＦＥＴ２５がオン状態になる。主スイッチング素子２０のオフ期間中に第１のレベルシフト用ＦＥＴ２５のオンが保持されると、駆動回路２２のノイズによる誤動作が抑制される。
【００２６】
本実施例は次の効果を有する。
（１）  レベルシフト回路２１は比較的高い電圧が印加される駆動電源１４の一端と共通端子２との間に、第１及び第２のレベルシフト用ＦＥＴ２５，２６から成る１つの直列回路のみを有し、特許文献１及び２に示すように２つの直列回路を有さない。従って、集積回路構成のレベルシフト回路２１の小型化及び低コスト化を図ることができる。
（２）  駆動回路２２の出力を制御信号付与導体５１を介して第１のレベルシフト用ＦＥＴ２５のゲートに印加しているので、ラッチ回路を有していないにも拘わらず，主スイッチング素子２０のオンに対応した第１のレベルシフト用ＦＥＴ２５のオフ状態、及び主スイッチング素子２０のオフに対応したオン状態を容易に得ることができる。
（３）  特許文献２に示すラッチ回路を有さないので、ラッチ回路に起因した誤動作が発生しない。  
（４）  主スイッチング素子２０のオフ期間に第１のレベルシフト用ＦＥＴ２５が確実にオンに保たれるので、起動回路２２がノイズによって誤動作することを抑制できる。
（５）  電流制御回路２９がカレントミラー回路を構成する第２及び第３の電流制御用ＦＥＴ４７，４８で構成されているので、第２のレベルシフト用ＦＥＴ２６を流れる電流Ｉ1の切換を容易に実行できる。  
（６）  制御パルスＶｉｎの前縁に同期して抵抗２７及び第２のレベルシフト用ＦＥＴ２６に流れる電流Ｉ1を比較的大きい第１の値Ｉａ1にするので、主スイッチング素子２０のターンオンを迅速且つ正確に達成できる。
（７）  制御パルスＶｉｎの発生期間の大部分は電流Ｉ1が比較的小さい第２の値Ｉｂに保たれているので、レベルシフト回路２１における電力損失が小さい。
（８）抵抗２７が調整可能であるので、駆動回路２２が要求する電圧を正確に得ることができる。
【実施例２】
【００２７】
次に、図８に示す実施例２のスイッチング回路装置を説明する。但し、図８において図３と実質的に同一の部分には同一の符号を付してその説明を省略する。
【００２８】
図８のスイッチング回路装置は、変形されたスイッチング手段２０´を設けた点、主電源２３と駆動電源１４の接続関係を変えた点を除いて図３と同一に構成されている。図８のスイッチング手段２０´はｐチャネルＭＯＳＦＥＴ（スイッチング素子）２０ａとＮＯＴ回路２０ｂとから成る。ＮＯＴ回路２０ｂは駆動回路２２の出力導体５２とｐチャネルＭＯＳＦＥＴ２０ａのゲートとの間に接続されている。ｐチャネルＭＯＳＦＥＴ２０ａのソース（第１の主端子）は主電源端子１に接続され、ドレイン（第２の主端子）は負荷３を介して共通端子２に接続されている。駆動電源１４の一端は主電源端子１に接続されている。駆動電源１４の他端はｐチャネルＭＯＳＦＥＴ２０ａと負荷３の相互接続点に接続されていない。まお、接続が省略されているが、ＮＯＴ回路２０ｂは駆動電源１４で駆動される。従って、ＮＯＴ回路路２０ｂを駆動回路２２に含めて示すこともできる。
【００２９】
図８の実施例２のスイッチング回路装置は、図３の実施例１と同一の効果を有する他に、駆動電源１４の正側の電位及び第１のレベルシフト用ＦＥＴ２５のソース電位を主電源２３の電圧に固定できるという効果を有する。
【００３０】
本発明は上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１）  主スイッチング素子２０、２０ａをＭＯＳＦＥＴ以外のバイポーラトランジスタ等の別のスイッチング素子またはスイッチング素子を含む電子回路に置き換えることができる。
（２）  第１及び第２のレベルシフト用ＦＥＴ２５，２６、パルス形成回路２４及び電流制御用回路２９内の各ＭＯＳＦＥＴをバイポーラトランジスタ等の別の半導体素子に置き換えることができる。
（３）  駆動回路２２、パルス形成回路２４、及び電流制御回路２９は図４及び図５の回路に限定されるものでなく、これ等と同様な動作をする別の回路に置き換えることができる。
【図面の簡単な説明】
【００３１】
【図１】従来のスイッチング回路装置を示す回路図である。
【図２】図１の各部の状態を示す波形図である。
【図３】本発明の第１の実施例に従うスイッチング回路装置を示す回路図である。
【図４】図３のパルス形成回路及び電流制御回路を詳しく示す回路図である。
【図５】図３の駆動回路を詳しく示す回路図である。
【図６】図３及び図４の各部の状態を示す波形図である。
【図７】スイッチング回路装置の変形されたハーフブリッジ型出力段回路を示す回路図である。
【図８】本発明の実施例２に従うスイッチング回路装置を示す回路図である。
【符号の説明】
【００３２】
１  主電源端子
２  共通端子
４  制御パルス入力端子
２１  レベルシフト回路
２５，２６  第１及び第２のレベルシフト用ＦＥＴ
２４  パルス形成回路
２９  電流制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2010045742.tif 000007
【図６】
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【図７】
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【図８】
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