(57)【要約】【課題】構造が簡単であり、製造が容易で、接地インダクタンスを低減化可能なマイクロ波／ミリ波／サブミリ波帯の半導体装置を提供する。【解決手段】基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層１８からなる活性領域ＡＡと、活性領域ＡＡを互いに素子分離する素子分離領域と、活性領域ＡＡ上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、それぞれゲート電極２４およびドレイン電極２２に接続され、ゲート電極２４およびドレイン電極２２が延伸する方向の素子分離領域上に配置されたゲート端子電極ＧＬ１〜ＧＬ３およびドレイン端子電極ＤＬ１〜ＤＬ３と、ゲート電極２４，ソース電極２０およびドレイン電極２２が配置される方向の基板１０の端面に配置され、ソース電極２０と接続された端面電極ＳＣ１〜ＳＣ４とを備える。【選択図】図１
2010245350.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置された窒化物系化合物半導体層と、
前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、
前記活性領域を互いに素子分離する素子分離領域と、
前記素子分離領域によって囲まれた前記活性領域上に配置されたゲート電極、ソース電極およびドレイン電極と、
それぞれ前記ゲート電極および前記ドレイン電極に接続され、前記ゲート電極および前記ドレイン電極が延伸する方向の前記素子分離領域上に配置されたゲート端子電極およびドレイン端子電極と、
前記ゲート電極，前記ソース電極および前記ドレイン電極が配置される方向の前記基板の端面に配置され、前記ソース電極と接続された端面電極と
を備えることを特徴とする半導体装置。
【請求項２】
基板と、
前記基板上に配置された窒化物系化合物半導体層と、
前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、
前記活性領域を互いに素子分離する素子分離領域と、
前記素子分離領域によって囲まれた前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
それぞれ前記ゲート電極および前記ドレイン電極に接続され、前記ゲート電極および前記ドレイン電極が延伸する方向の前記素子分離領域上に配置され、前記ゲート電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極およびドレイン端子電極と、
前記ソース電極とソースコンタクトを介して接続されたソース引き出し電極と、
前記ゲート電極，前記ソース電極および前記ドレイン電極が配置される方向の前記基板の端面に配置され、前記ソース引き出し電極と接続された端面電極と
を備えることを特徴とする半導体装置。
【請求項３】
前記端面電極は、バリア金属層と、前記バリア金属層上に配置された接地用金属層を備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記バリア金属層はＴｉ層若しくはＴｉ／Ｐｔ層からなり、前記接地用金属層は、Ａｕ層からなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備えることを特徴とする請求項１〜４の内、いずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、接地インダクタンスを低減化可能なマイクロ波／ミリ波／サブミリ波帯で動作する半導体装置に関する。
【背景技術】
【０００２】
ＧａＮ（Gallium Nitride）などの化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）は、優れた高周波特性を有し、マイクロ波／ミリ波／サブミリ波帯で動作する半導体装置として広く実用化されている。
【０００３】
従来の半導体装置の模式的平面パターン構成は、図７に示すように表され、図７のＩ−Ｉ線の沿う模式的断面構造は、図８に示すように表される。
【０００４】
従来の半導体装置の模式的平面パターン構成は、図７に示すように、例えば、ＳｉＣからなる基板１０と、基板１０上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０上に配置され、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＥ１，ＧＥ２，ＧＥ３、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４およびドレイン端子電極ＤＥと、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４にそれぞれ接続された端面電極ＳＣ１，ＳＣ２，…，ＳＣ４とを備える。
【０００５】
ゲート電極２４、ソース電極２０およびドレイン電極２２が複数のフィンガー形状を有する部分は、図８に示すように、ＡｌＧａＮ層１８と２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１６からなる活性領域ＡＡを形成する。２ＤＥＧ層１６は、ＡｌＧａＮ層１８とＧａＮエピタキシャル成長層１２との界面に形成される。ソース電極２０およびドレイン電極２２は、ＡｌＧａＮ層１８とオーミック接触を形成し、ゲート電極２４は、ＡｌＧａＮ層１８とショットキー（Ｓｃｈｏｔｔｋｙ）接触を形成する。
【０００６】
図７の例では、基板１０の一方の端にゲート端子電極ＧＥ１，ＧＥ２，ＧＥ３、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４が配置され、他方の端にドレイン端子電極ＤＥが配置される。
【０００７】
図７および図８に示すように、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４に対して、それぞれ端面電極ＳＣ１，ＳＣ２，…，ＳＣ４が形成され、基板１０の裏面に形成された接地導体と接続されている。端面電極ＳＣ１，ＳＣ２，…，ＳＣ４は、例えばＴｉからなるバリア金属層３０と、バリア金属層３０上に形成され、Ａｕからなる接地用金属層３２から構成される。ソース電極２０およびソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４に対して、このような端面電極ＳＣ１，ＳＣ２，…，ＳＣ４を形成する理由は、半導体装置の高周波特性に悪影響を及ぼす接地インダクタンスを低減するためである。
【０００８】
そして、基板１０上に設けた回路素子を接地する場合、基板１０の端面に形成された端面電極ＳＣ１，ＳＣ２，…，ＳＣ４を介して、回路素子と基板１０の裏面に形成した接地導体とが電気的に接続される。
【０００９】
尚、ゲート端子電極ＧＥ１，ＧＥ２，ＧＥ３は、ボンディングワイヤなどで周辺の半導体チップに接続され、また、ドレイン端子電極ＤＥも、ボンディングワイヤなどで周辺の半導体チップに接続される。
【００１０】
一方、側面メタライズ部を有する半導体チップにおいて、チップの４つの側面のうち、少なくとも１側面がチップ表面に対して垂直でないことを特徴とする半導体装置については、既に開示されている（例えば、特許文献１参照。）。
【００１１】
端面電極ＳＣ１，ＳＣ２，…，ＳＣ４は、加工が容易な反面、ゲート電極２４に対する給電用のパッド電極となるゲート端子電極ＧＥ１，ＧＥ２，ＧＥ３が、ソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４と同じ接地側に配置されるため、ソース電極２０およびソース端子電極ＳＥ１，ＳＥ２，…，ＳＥ４の接地に際し余分な引き回しが必要となり、接地インダクタンスが有効に低減できないという問題点がある。また、側面メタライズによる接地方法に代え、裏面からのＶＩＡホールを介した接地電極の形成方法も開示されているが、ＧａＮに対するＶＩＡホール形成は、ＧａＮ結晶の硬度が高いため、製造上の困難性を伴う。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平０２−２９１１３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、構造が簡単であり、接地インダクタンスを低減化可能なマイクロ波／ミリ波／サブミリ波帯の半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明の一態様によれば、基板と、前記基板上に配置された窒化物系化合物半導体層と、前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、前記活性領域を互いに素子分離する素子分離領域と、前記素子分離領域によって囲まれた前記活性領域上に配置されたゲート電極、ソース電極およびドレイン電極と、それぞれ前記ゲート電極および前記ドレイン電極に接続され、前記ゲート電極および前記ドレイン電極が延伸する方向の前記素子分離領域上に配置されたゲート端子電極およびドレイン端子電極と、前記ゲート電極，前記ソース電極および前記ドレイン電極が配置される方向の前記基板の端面に配置され、前記ソース電極と接続された端面電極とを備える半導体装置が提供される。
【００１５】
本発明の他の態様によれば、基板と、前記基板上に配置された窒化物系化合物半導体層と、前記窒化物系化合物半導体層上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）からなる活性領域と、前記活性領域を互いに素子分離する素子分離領域と、前記素子分離領域によって囲まれた前記活性領域上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、それぞれ前記ゲート電極および前記ドレイン電極に接続され、前記ゲート電極および前記ドレイン電極が延伸する方向の前記素子分離領域上に配置され、前記ゲート電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極およびドレイン端子電極と、前記ソース電極とソースコンタクトを介して接続されたソース引き出し電極と、前記ゲート電極，前記ソース電極および前記ドレイン電極が配置される方向の前記基板の端面に配置され、前記ソース引き出し電極と接続された端面電極とを備える半導体装置が提供される。
【発明の効果】
【００１６】
本発明によれば、構造が簡単であり、接地インダクタンスを低減化可能なマイクロ波／ミリ波／サブミリ波帯の半導体装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図。
【図２】図１のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図４】本発明の第１の実施の形態に係る半導体装置の構成例１の模式的断面構造図。
【図５】本発明の第１の実施の形態に係る半導体装置の構成例２の模式的断面構造図。
【図６】本発明の第１の実施の形態に係る半導体装置の構成例３の模式的断面構造図。
【図７】従来の半導体装置の模式的平面パターン構成図。
【図８】図７のＩ−Ｉ線の沿う模式的断面構造図。
【発明を実施するための形態】
【００１８】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１９】
[第１の実施の形態]
（素子構造）
本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図１に示すように表される。また、図１のＩＩ−ＩＩ線に沿う模式的断面構造は、図２に示すように表され、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図３に示すように表される。
【００２０】
第１の実施の形態に係る半導体装置は、図１〜図３に示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域ＡＡと、活性領域ＡＡを互いに素子分離する素子分離領域３４と、素子分離領域３４によって囲まれた活性領域ＡＡ上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、それぞれゲート電極２４およびドレイン電極２２に接続され、ゲート電極２４およびドレイン電極２２が延伸する方向の素子分離領域３４上に配置されたゲート端子電極ＧＬ１〜ＧＬ３およびドレイン端子電極ＤＬ１〜ＤＬ３と、ゲート電極２４，ソース電極２０およびドレイン電極２２が配置される方向の基板１０の端面に配置され、ソース電極２０と接続された端面電極ＳＣ１〜ＳＣ４とを備える。
【００２１】
また、第１の実施の形態に係る半導体装置は、図１〜図３に示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域ＡＡと、活性領域ＡＡを互いに素子分離する素子分離領域３４と、素子分離領域３４によって囲まれた活性領域ＡＡ上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、それぞれゲート電極２４およびドレイン電極２２に接続され、ゲート電極２４およびドレイン電極２２が延伸する方向の素子分離領域３４上に配置され、ゲート電極２４およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極ＧＬ１〜ＧＬ３およびドレイン端子電極ＤＬ１〜ＤＬ３と、ソース電極２０とソースコンタクトＣＳを介して接続されたソース引き出し電極ＳＨと、ゲート電極２４，ソース電極２０およびドレイン電極２２が配置される方向の基板１０の端面に配置され、ソース引き出し電極ＳＨと接続された端面電極ＳＣ１〜ＳＣ４とを備える。
【００２２】
第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図１に示すように、基板１０と、基板１０上に配置された複数のゲート電極２４、ソース電極２０およびドレイン電極２２と、それぞれゲート電極２４，ソース電極２０およびドレイン電極２２に接続されたゲート端子電極ＧＬ１〜ＧＬ３、ソース引き出し電極ＳＨおよびドレイン端子電極ＤＬ１〜ＤＬ３と、複数のゲート電極２４、ソース電極２０およびドレイン電極２２が配置される方向の基板１０の端面に配置された端面電極ＳＣ１〜ＳＣ４とを備える。
【００２３】
ゲート端子電極ＧＬ１〜ＧＬ３およびドレイン端子電極ＤＬ１〜ＤＬ３は、複数のゲート電極２４、ソース電極２０およびドレイン電極２２が延伸する方向に配置される。
【００２４】
一方、端面電極ＳＣ１およびＳＣ２は、ゲート端子電極ＧＬ１〜ＧＬ３およびドレイン端子電極ＤＬ１〜ＤＬ３を含まない対向するチップ両側面に配置される。
【００２５】
同様に、端面電極ＳＣ３およびＳＣ４は、ゲート端子電極ＧＬ１〜ＧＬ３およびドレイン端子電極ＤＬ１〜ＤＬ３を含まない対向するチップ両側面に配置される。
【００２６】
すなわち、端面電極ＳＣ１〜ＳＣ４は、複数のゲート電極２４、ソース電極２０およびドレイン電極２２が配置される方向のチップ両側面に配置される。
【００２７】
端面電極ＳＣ１〜ＳＣ４は、図１〜図３に示すように、Ｔｉ層若しくはＴｉ／Ｐｔ層などからなるバリア金属層３０と、バリア金属層３０上に配置され、Ａｕ層からなる接地用金属層３２との積層構造によって形成されている。端面電極ＳＣ１〜ＳＣ４は、基板１０の裏面に配置される接地導体ＢＥに接続される。
【００２８】
ソース引き出し電極ＳＨは、図１および図３に示すように、複数のゲート電極２４、ソース電極２０およびドレイン電極２２上に層間絶縁膜３６を介して配置される。層間絶縁膜３６は、例えば、化学的気相堆積法（ＣＶＤ：Chemical Vapor Deposition）によって形成されたＣＶＤ酸化膜、テトラエトキシシラン(ＴＥＯＳ:Tetraethoxysilane)膜、シリコン窒化膜、酸窒化膜（ＳｉＯＮ）などを用いることができる。
【００２９】
ソース引き出し電極ＳＨは、図１および図３に示すように、ソース電極２０とソースコンタクトＣＳを介して接続される。
【００３０】
図１〜図３に示すように、端面電極ＳＣ１は、ソース引き出し電極ＳＨおよびソース電極２０（Ｓ１）と接続され、端面電極ＳＣ２は、ソース引き出し電極ＳＨおよびソース電極２０（Ｓ５）と接続されている。同様に、端面電極ＳＣ３は、ソース引き出し電極ＳＨおよびソース電極２０（Ｓ１）と接続され、端面電極ＳＣ４は、ソース引き出し電極ＳＨおよびソース電極２０（Ｓ５）と接続されている。
【００３１】
このようにソース電極２０が対向するチップ両側面に設けられた接地用金属層３２に直接接続されることから、接地インダクタンスを有効に低減することができ、接地インダクタンスに伴う負帰還を低減することができる。
【００３２】
また、図１において、Ａで示されるドレイン引き出し電極（上層）とゲート引き出し電極（下層）の交差部は、エアギャップ構造によって、電気的短絡を防止している。同様に、Ｂで示されるゲート引き出し電極（上層）とドレイン引き出し電極（下層）の交差部は、エアギャップ構造によって、電気的短絡を防止している。なお、ゲート端子電極ＧＬ１〜ＧＬ３は、ゲートコンタクトＣＧを介して、それぞれの対応するゲート引き出し電極と接続されている。
【００３３】
図１〜図３においては、ゲート電極２４とソース電極２０間、ゲート電極２４とドレイン電極２２間、およびゲート電極２４、ソース電極２０およびドレイン電極２２の下層のアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８が活性領域ＡＡを構成する。
【００３４】
図１において、ＩＶ−ＩＶ線に沿う模式的断面構造は、図４〜図６に示される第１の実施の形態に係る半導体装置の構成例１〜構成例３に対応する。
【００３５】
（構成例１）
第１の実施の形態に係る半導体装置は、図４に示すように、基板１０と、基板１０上に配置されたＧａＮエピタキシャル成長層１２と、ＧａＮエピタキシャル成長層１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上に配置されたソース電極２０，ゲート電極２４およびドレイン電極２２とを備える。ＧａＮエピタキシャル成長層１２上のアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８との界面には、２ＤＥＧ層１６が形成されている。図４に示す半導体装置では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が構成されている。
【００３６】
（構成例２）
第１の実施の形態に係る半導体装置の別の構成例は、図５に示すように、基板１０と、基板１０上に配置されたＧａＮエピタキシャル成長層１２と、ＧａＮエピタキシャル成長層１２上に配置されたソース領域２６およびドレイン領域２８と、ソース領域２６上に配置されたソース電極２０，ＧａＮエピタキシャル成長層１２上に配置されたゲート電極２４およびドレイン領域２８上に配置されたドレイン電極２２とを備える。
【００３７】
ＧａＮエピタキシャル成長層１２とゲート電極２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図４に示す構成例２の半導体装置では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が構成されている。
【００３８】
（構成例３）
第１の実施の形態に係る半導体装置の更に別の構成例は、図６に示すように、基板１０と、基板１０上に配置されたＧａＮエピタキシャル成長層１２と、ＧａＮエピタキシャル成長層１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上に配置されたソース電極２０およびドレイン電極２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８上のリセス部に配置されたゲート電極２４と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８とを備える。ＧａＮエピタキシャル成長層１２上のアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８との界面には、２ＤＥＧ層１６が形成されている。図６に示す半導体装置は、ＨＥＭＴに相当している。
【００３９】
第１の実施の形態に係る半導体装置は、図１〜図３および図４に示すように、基板１０と、基板１０上に配置された窒化物系化合物半導体層１２と、窒化物系化合物半導体層１２上に配置され、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８からなる活性領域ＡＡと、活性領域ＡＡを互いに素子分離する素子分離領域３４と、素子分離領域３４によって囲まれた活性領域ＡＡ上に配置されたゲート電極２４、ソース電極２０およびドレイン電極２２と、素子分離領域３４上に配置され、ゲート電極２４およびドレイン電極２２にそれぞれ接続されたゲート端子電極ＧＬ１〜ＧＬ３およびドレイン端子電極ＤＬ１〜ＤＬ３と、ソースコンタクトＣＳを介してソース電極２０に接続されたソース引き出し電極ＳＨと、ソース引き出し電極ＳＨと接続され、複数のゲート電極２４、ソース電極２０およびドレイン電極２２が配置される方向の基板１０の端面に配置された端面電極ＳＣ１〜ＳＣ４とを備える。
【００４０】
素子分離領域３４は、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１２の深さ方向の一部まで形成されている。
【００４１】
素子分離領域３４は、イオン注入により形成される。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14 （ｉｏｎｓ／ｃｍ2）程度であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶ程度である。
【００４２】
素子分離領域３４上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
【００４３】
ソース電極２０およびドレイン電極２２は、例えば、Ｔｉ／Ａｌなどで形成される。
【００４４】
ゲート電極２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００４５】
また、基板１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板のいずれかを備えていてもよい。
【００４６】
第１の実施の形態に係る半導体装置によれば、ソース電極２０の接地に際し、余分な引き回しが不要であり、接地インダクタンスが有効に低減された高性能な半導体装置を提供することができる。
【００４７】
第１の実施の形態に係る半導体装置によれば、構造が簡単であり、製造が容易で、接地インダクタンスを低減化可能なマイクロ波／ミリ波／サブミリ波帯の半導体装置を提供することができる。
【００４８】
[その他の実施の形態]
上記のように、本発明は第１の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００４９】
なお、本発明の半導体装置としては、ＦＥＴ，ＨＥＭＴ，ＭＥＳＦＥＴに限らず、ＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子などにも適用できることは言うまでもない。
【００５０】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００５１】
本発明の半導体装置は、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。
【符号の説明】
【００５２】
１０…基板
１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１６…２次元電子ガス（２ＤＥＧ）層
１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
２０,Ｓ１,Ｓ２,…,Ｓ５…ソース電極
２２,Ｄ１,Ｄ２,…,Ｄ４…ドレイン電極
２４,Ｇ１,Ｇ２,…,Ｇ８…ゲート電極
２６…ソース領域
２８…ドレイン領域
３０…バリア金属層
３２…接地用金属層
３４…素子分離領域
３６…層間絶縁膜
ＳＣ１，ＳＣ２，…，ＳＣ４…端面電極
ＤＬ１,ＤＬ２,ＤＬ３…ドレイン端子電極
ＧＬ１,ＧＬ２,ＧＬ３…ゲート端子電極
ＡＡ…活性領域
ＣＳ…ソースコンタクト
ＢＥ…接地導体
【図１】
2010245350.tif 000003
【図２】
2010245350.tif 000004
【図３】
2010245350.tif 000005
【図４】
2010245350.tif 000006
【図５】
2010245350.tif 000007
【図６】
2010245350.tif 000008
【図７】
2010245350.tif 000009
【図８】
2010245350.tif 000010