(57)【要約】【課題】基板表面へのダメージを低減しつつ、自己整合コンタクトと基板のシリサイド化構造とを両立させる。【解決手段】半導体装置１００は、シリコン基板１０２と、シリコン基板１０２上に形成されたゲート電極１０８およびその側壁に形成されたサイドウォール１１２を含む第１のゲート１１４ａと、シリコン基板１０２表面において、第１のゲート１１４ａのサイドウォール１１２側方に形成されたシリサイド層１３２と、平面視で第１のゲート１１４ａと少なくとも部分的に重なるとともにシリコン基板１０２表面のシリサイド層１３２に達するコンタクト１６４とを含む。ここで、コンタクト１６４と、第１のゲート１１４ａのゲート電極１０８との間には、絶縁膜が配置されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板上に形成され、ポリシリコンで構成されたゲート電極およびその側壁に形成されたサイドウォールを含む第１のゲートを形成する工程と、
前記シリコン基板上の全面に有機膜を形成して、前記第１のゲートを埋め込む工程と、
前記有機膜の上部を除去して前記ゲート電極のポリシリコン上面を露出させる工程と、
前記シリコン基板表面を前記有機膜で保護した状態で、露出された前記ゲート電極のポリシリコンを、所定の深さ除去して、前記サイドウォール内上部に凹部を形成する工程と、
前記有機膜をアッシングにより除去して前記シリコン基板表面を露出する工程と、
前記シリコン基板表面が露出された状態で、前記シリコン基板表面にシリサイド層を形成する工程と、
前記シリコン基板上全面に絶縁膜を形成し、前記サイドウォール内の前記凹部を当該絶縁膜で埋め込む工程と、
前記シリコン基板上全面に、平面視で前記第１のゲートと少なくとも部分的に重なるとともに当該ゲート電極側方の前記シリコン基板表面の前記シリサイド層上の領域で開口した第１の開口部を有するマスク膜を形成する工程と、
前記マスク膜を用いて、前記絶縁膜を選択的に除去して、前記シリコン基板表面の前記シリサイド層に達する第１のコンタクトホールを形成する工程と、
前記コンタクトホール内に導電材料を埋め込み、前記シリコン基板表面の前記シリサイド層と接続するとともに前記ゲート電極との間に前記絶縁膜を介して設けられた自己整合コンタクトを形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記シリコン基板表面にシリサイド層を形成する工程において、前記ゲート電極表面にも同時にシリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記第１のゲートを形成する工程において、前記シリコン基板上に、少なくとも２つの前記第１のゲートが並置して形成され、
前記凹部を当該絶縁膜で埋め込む工程は、２つの前記第１のゲート間の前記シリコン基板表面上において、前記サイドウォール内上部の前記凹部上よりも膜厚が薄い第１の絶縁膜を前記シリサイド層に接して形成する工程と、当該第１の絶縁膜上に、当該第１の絶縁膜に対してエッチング選択比を有する第２の絶縁膜を当該第１の絶縁膜に接して形成する工程とを含み、
前記マスク膜を形成する工程において、当該マスク膜の前記第１の開口部は、２つの前記第１のゲート間の前記シリコン基板表面の前記シリサイド層上で開口するように形成される半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記第１の絶縁膜を前記シリサイド層に接して形成する工程において、２つの前記第１のゲート間の領域は、前記サイドウォール内上部の前記凹部よりもアスペクト比が高く、前記第１の絶縁膜は、プラズマＣＶＤ法で形成される半導体装置の製造方法。
【請求項５】
請求項１から４いずれかに記載の半導体装置の製造方法において、
前記シリコン基板上には、メモリ領域およびロジック領域が設けられていて、
前記第１のゲートを形成する工程において、前記メモリ領域上に前記第１のゲートを形成する半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第１のゲートを形成する工程において、前記メモリ領域上に前記第１のゲートを形成するとともに、前記ロジック領域上に、ポリシリコンで構成されたゲート電極およびその側壁に形成されたサイドウォールを含む第２のゲートを形成し、
前記第１のゲートを埋め込む工程において、前記シリコン基板上の全面に有機膜を形成して、前記第１のゲートとともに前記第２のゲートを埋め込み、
前記ゲート電極のポリシリコン上面を露出させる工程において、前記第２のゲート上をレジスト膜で保護して、前記第１のゲートの前記ゲート電極のポリシリコン上面を選択的に露出させ、
前記シリコン基板表面を露出する工程において、前記有機膜とともに前記レジスト膜をアッシングにより除去し、
前記マスク膜を形成する工程において、前記マスク膜は、平面視で前記第２のゲートの前記ゲート電極と重なる第２の開口部も有し、
前記第１のコンタクトホールを形成する工程において、前記絶縁膜を選択的に除去して、前記第２のゲートの前記ゲート電極表面に達する第２のコンタクトホールを形成する工程と、
前記自己整合コンタクトを形成する工程において、前記第２のコンタクトホール内にも前記導電材料を埋め込み、前記第２のゲートの前記ゲート電極と電気的に接続した第２のコンタクトを形成する半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法において、
前記第１のゲートを形成する工程において、前記メモリ領域上に前記第１のゲートを形成するとともに、前記ロジック領域上に、ポリシリコンで構成されたゲート電極およびその側壁に形成されたサイドウォールを含む第２のゲートを形成し、前記第１のゲートおよび前記第２のゲートの各前記ゲート電極は、それぞれ、第１のポリシリコン層と、中間絶縁膜と、第２のポリシリコン層とがこの順で積層された構成を有し、
前記第１のゲートを埋め込む工程において、前記シリコン基板上の全面に有機膜を形成して、前記第１のゲートとともに前記第２のゲートを埋め込み、
前記ゲート電極のポリシリコン上面を露出させる工程において、前記第１のゲートおよび前記第２のゲートの各前記第２のポリシリコン層の上面を露出させ、
前記サイドウォール内上部に凹部を形成する工程において、前記第１のゲートおよび前記第２のゲートの各前記第２のポリシリコン層および前記中間絶縁膜を除去して、前記凹部内底面に、前記第１のポリシリコン層の上面を露出させ、
前記マスク膜を形成する工程において、前記マスク膜は、平面視で前記第２のゲートの前記ゲート電極と重なる第２の開口部も有し、
前記第１のコンタクトホールを形成する工程の後かつ前記自己整合コンタクトを形成する工程の前に、さらに平面視で前記第２のゲートの前記ゲート電極と重なる開口部を有するマスク膜を形成する工程と、当該マスク膜を用いて前記絶縁膜を選択的に除去して、前記第２のゲートの前記ゲート電極表面に達する第２のコンタクトホールを形成する工程と、を行い、
前記自己整合コンタクトを形成する工程において、前記第２のコンタクトホール内にも前記導電材料を埋め込み、前記第２のゲートの前記ゲート電極と電気的に接続した第２のコンタクトを形成する半導体装置の製造方法。
【請求項８】
請求項１から５いずれかに記載の半導体装置の製造方法において、
前記第１のゲートを形成する工程において、前記ゲート電極は、第１のポリシリコン層と、中間絶縁膜と、第２のポリシリコン層とがこの順で積層された構成を有し、
前記ゲート電極のポリシリコン上面を露出させる工程において、前記第２のポリシリコン層の上面を露出させ、
前記サイドウォール内上部に凹部を形成する工程において、前記第２のポリシリコン層および前記中間絶縁膜を除去して、前記凹部内底面に、前記第１のポリシリコン層の上面を露出させる半導体装置の製造方法。
【請求項９】
シリコン基板と、
前記シリコン基板上に形成されたゲート電極およびその側壁に形成されたサイドウォールを含む第１のゲートと、
前記シリコン基板表面において、前記第１のゲートの前記サイドウォール側方に形成されたシリサイド層と、
平面視で前記第１のゲートと少なくとも部分的に重なるとともに、前記シリコン基板表面の前記シリサイド層に達する第１のコンタクトと、
を含み、
前記第１のコンタクトと、前記第１のゲートの前記ゲート電極との間には、絶縁膜が配置されている半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１のゲートの前記ゲート電極は、ポリシリコンにより構成され、当該ポリシリコンの表面にもシリサイド層が形成された半導体装置。
【請求項１１】
請求項９または１０に記載の半導体装置において、
前記シリコン基板上には、メモリ領域およびロジック領域が設けられていて、
前記第１のゲートは、前記メモリ領域上に形成された半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記シリコン基板上の前記ロジック領域上に形成され、ポリシリコンで構成されたゲート電極およびその側壁に形成されたサイドウォールを含む第２のゲートと、
平面視で前記第２のゲートの前記ゲート電極と重なり、前記第２のゲートの前記ゲート電極と電気的に接続した第２のコンタクトと、
をさらに含み、
前記第２のゲートの前記ポリシリコン表面にはシリサイド層が形成されており、前記第２のコンタクトは、当該シリサイド層と接続して設けられた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integration）の微細化により、ゲート間のピッチがますます狭くなり、ゲート間の領域にコンタクトを開口することが非常に困難になっている。このような問題を解決するための技術として、自己整合コンタクト（Self-Align Contact：ＳＡＣ）構造が知られている。また、低抵抗化して高速化するために、ポリシリコンにより構成されたゲート電極の表面やシリコン基板表面のソース・ドレイン領域表面をシリサイド化する技術も知られている。
【０００３】
特許文献１（特開２００２−１８４８６０号公報）には、導電部上に形成された保護膜を予めエッチング除去しておき、絶縁膜で埋め戻し、半導体基板上に開放するコンタクトホールと、導電部上に開口するコンタクトホールとを同一条件でのエッチング処理により同時に形成する技術が記載されている。
【０００４】
特許文献２（特開２００４−３２７７０２号公報）には、ロジック用トランジスタのソースおよびドレイン上、ゲート電極上、メモリセルトランジスタのゲート電極上にそれぞれ金属シリサイドを形成する構成が記載されている。これにより、動作の高速化を図ることができるとともにメモリセルトランジスタのゲート電極に対して自己整合的にコンタクトを形成することができ、ロジック用トランジスタとメモリセルトランジスタのゲート加工を同時に行うことができるとされている。
【０００５】
図１５および図１６は、特許文献２に記載された半導体装置のメモリ領域の構成の一部を示す断面図である。
ここで、Ｐ型ウェル領域１１表面にはＮ型拡散領域２９が形成されている。また、Ｐ型ウェル領域１１上には、ゲート酸化膜２４、ゲート電極２５、シリコン酸化膜２６、キャップ絶縁膜２７、シリコン窒化膜２８、シリコン窒化膜３３、およびシリコン酸化膜３４が形成されている（図１５（ａ））。キャップ絶縁膜２７としては、シリコン酸化膜が例示されている。また、ゲート電極２５はポリシリコン膜により構成されている。
【０００６】
この後、表面に露出したシリコン窒化膜３３を除去してキャップ絶縁膜２７を露出させ、キャップ絶縁膜２７およびシリコン酸化膜２６をエッチングで除去してゲート電極２５表面を露出させる。このとき、サイドウォールであるシリコン窒化膜２８内のゲート電極２５上には凹部が形成される。つづいて、ゲート電極２５表面をシリサイド化して、金属シリサイド膜を形成する（図１５（ｂ））。その後、Ｐ型ウェル領域１１上の全面にシリコン窒化膜３７を形成し、シリコン窒化膜２８内の凹部をシリコン窒化膜３７で埋め込む（図１５（ｃ））。次いで、シリコン窒化膜３７表面を平坦化してシリコン酸化膜３４を露出させる（図１６（ａ））。その後、Ｐ型ウェル領域１１上の全面にシリコン酸化膜３８を形成し、シリコン酸化膜３８、シリコン酸化膜３４、およびシリコン窒化膜３３をエッチングにより除去してコンタクトホール３９を形成する。つづいて、コンタクトホール３９内に導電性材料を埋め込み、コンタクト４０を形成する（図１６（ｂ））。一方、図示していないが、ロジック領域では、図１５（ｂ）に示したゲート電極２５表面をシリサイド化する工程の前に、シリコン酸化膜３４およびシリコン窒化膜３３を除去して、基板表面を露出させておく。そして、図１５（ｂ）に示したゲート電極２５表面をシリサイド化する工程において、基板表面もシリサイド化する。
【０００７】
また、特許文献３（特開２００１−１２７２７０号公報）には、ＤＲＡＭ部およびロジック部を同一基板上に形成したＤＲＡＭ混載半導体装置において、少なくともＤＲＡＭ部およびロジック部のトランジスタのソース・ドレイン領域の全面およびゲート表面がシリサイド化された半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−１８４８６０号公報
【特許文献２】特開２００４−３２７７０２号公報
【特許文献３】特開２００１−１２７２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、従来、自己整合コンタクトを形成して、そのコンタクトがシリコン基板と接続する箇所をシリサイド化しようとすると、以下のような問題があった。
図１５および図１６を参照して説明する。シリコン基板表面をシリサイド化するためには、シリサイド化の前にシリコン基板を露出させておく必要がある。しかし、図１５（ｂ）に示したゲート電極２５表面をシリサイド化する工程の前に基板表面を露出させようとすると、シリコン酸化膜３４およびシリコン窒化膜３３をエッチングにより除去する必要がある。そのため、シリコン酸化膜３４およびシリコン窒化膜３３をエッチングする際に、Ｐ型ウェル領域１１表面がダメージを受けたり、Ｐ型ウェル領域１１表面に形成された素子分離絶縁膜（ＳＴＩ）が膜減りを起こすという問題があった。
【課題を解決するための手段】
【００１０】
本発明によれば、
シリコン基板上に形成され、ポリシリコンで構成されたゲート電極およびその側壁に形成されたサイドウォールを含む第１のゲートを形成する工程と、
前記シリコン基板上の全面に有機膜を形成して、前記第１のゲートを埋め込む工程と、
前記有機膜の上部を除去して前記ゲート電極のポリシリコン上面を露出させる工程と、
前記シリコン基板表面を前記有機膜で保護した状態で、露出された前記ゲート電極のポリシリコンを、所定の深さ除去して、前記サイドウォール内上部に凹部を形成する工程と、
前記有機膜をアッシングにより除去して前記シリコン基板表面を露出する工程と、
前記シリコン基板表面が露出された状態で、前記シリコン基板表面にシリサイド層を形成する工程と、
前記シリコン基板上全面に絶縁膜を形成し、前記サイドウォール内の前記凹部を当該絶縁膜で埋め込む工程と、
前記シリコン基板上全面に、平面視で前記第１のゲートと少なくとも部分的に重なるとともに当該ゲート電極側方の前記シリコン基板表面の前記シリサイド層上の領域で開口した第１の開口部を有するマスク膜を形成する工程と、
前記マスク膜を用いて、前記絶縁膜を選択的に除去して、前記シリコン基板表面の前記シリサイド層に達する第１のコンタクトホールを形成する工程と、
前記コンタクトホール内に導電材料を埋め込み、前記シリコン基板表面の前記シリサイド層と接続するとともに前記ゲート電極との間に前記絶縁膜を介して設けられた自己整合コンタクトを形成する工程と、
を含む半導体装置の製造方法が提供される。
【００１１】
以上の製造方法によれば、サイドウォール内上部に凹部を形成する際には、シリコン基板表面が有機膜で覆われているので、凹部を形成するためにエッチング等行っても、シリコン基板表面がダメージを受けることがない。また、凹部を形成した後は、アッシングにより有機膜を除去することができるので、シリコン基板上のサイドウォール等を構成している絶縁膜や、シリコン基板表面に形成された素子分離絶縁膜等の膜減りを生じさせることなく、シリコン基板表面を露出させることができる。また、有機膜を除去する際のシリコン基板表面へのダメージも防ぐことができる。これにより、シリコン基板表面のシリサイド化を簡易に行うことができる。また、サイドウォールが膜減りすることなく残っているので、シリコン基板上全面に絶縁膜を形成する際に、ゲート上に厚い絶縁膜を形成することができ、コンタクトとゲート電極とが絶縁膜を介して配置されるようにできるので、自己整合コンタクトを形成することができる。これにより、自己整合コンタクトと基板のシリサイド化構造とを両立させることができる。
【００１２】
本発明によれば、
シリコン基板と、
前記シリコン基板上に形成されたゲート電極およびその側壁に形成されたサイドウォールを含む第１のゲートと、
前記シリコン基板表面において、前記第１のゲートの前記サイドウォール側方に形成されたシリサイド層と、
平面視で前記第１のゲートと少なくとも部分的に重なるとともに、前記シリコン基板表面の前記シリサイド層に達する第１のコンタクトと、
を含み、
前記第１のコンタクトと、前記第１のゲートの前記ゲート電極との間には、絶縁膜が配置されている半導体装置が提供される。
【００１３】
従来の技術でも、自己整合コンタクトを形成することはできたが、上記のような問題があったために、自己整合コンタクトと基板のシリサイド化構造とを両立させることは、現実的には困難であった。しかし、本発明の上記の方法を用いることにより、基板表面へのダメージを低減しつつ、自己整合コンタクトと基板のシリサイド化構造とを両立させることができる。このような構造とすることにより、自己整合コンタクトを用いることによってゲート間の距離を縮めて半導体装置を小型化することができるとともに、基板をシリサイド化することにより、トランジスタを高速化することができる。これにより、トランジスタの周辺回路の構成を小さくすることができ、半導体装置をさらに小型化することができる。
【００１４】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１５】
本発明によれば、基板表面へのダメージを低減しつつ、自己整合コンタクトと基板のシリサイド化構造とを両立させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態における半導体装置の構成の一例を示す図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図６】本発明の実施の形態における半導体装置の製造手順の他の例を示す断面図である。
【図７】本発明の実施の形態における半導体装置の製造手順の他の例を示す断面図である。
【図８】本発明の実施の形態における半導体装置の構成の一例を示す図である。
【図９】本発明の実施の形態における半導体装置の構成の一例を示す上面図である。
【図１０】本発明の実施の形態における半導体装置の構成の一例を示す断面図である。
【図１１】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１５】従来の半導体装置の製造手順を示す工程断面図である。
【図１６】従来の半導体装置の製造手順を示す工程断面図である。
【図１７】図８に示した半導体装置の他の例を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１８】
（第１の実施の形態）
図１は、本実施の形態における半導体装置の構成の一例を示す図である。
図１（ａ）は、半導体装置１００の構成を示す断面図、図１（ｂ）は、半導体装置１００の構成を示す上面図である。図１（ａ）は、図１（ｂ）のＡ−Ａ’断面図に該当する。
【００１９】
半導体装置１００は、シリコン基板１０２を有する。シリコン基板１０２上には、メモリ領域２０２、拡散領域２０４、およびロジック領域２０６が設けられている。拡散領域２０４は、トランジスタが形成されない、広い拡散層が形成される領域である。半導体装置１００は、同一基板上に、メモリ領域２０２と、ロジック（回路）を含むロジック領域２０６とが集積された半導体装置とすることができる。
【００２０】
半導体装置１００は、シリコン基板１０２表面に設けられたソース・ドレイン領域１０３および素子分離絶縁膜１０４と、シリコン基板１０２上に設けられた第１のゲート１１４ａおよび第２のゲート１１４ｂと、シリコン基板１０２上にこの順で形成された絶縁膜１３４、エッチング阻止絶縁膜１３６、絶縁膜１３８、および層間絶縁膜１４０を含む。
【００２１】
第１のゲート１１４ａおよび第２のゲート１１４ｂは、絶縁膜１３４、エッチング阻止絶縁膜１３６、絶縁膜１３８、および層間絶縁膜１４０により埋め込まれている。第１のゲート１１４ａおよび第２のゲート１１４ｂは、それぞれ、ゲート電極１０８と、シリコン基板１０２とゲート電極１０８との間に形成されたゲート絶縁膜１０６と、ゲート電極１０８の側方に設けられたサイドウォール１１２とを含む。本実施の形態において、サイドウォール１１２は、ゲート電極１０８側面に形成された絶縁膜１０９、ライナー絶縁膜１１０、およびライナー絶縁膜１１０上に形成された絶縁膜１１１により構成される。
【００２２】
本実施の形態において、シリコン基板１０２表面の第１のゲート１１４ａおよび第２のゲート１１４ｂが形成された領域以外の、ゲート側方の領域には、シリサイド層１３２が形成されている。さらに、本実施の形態において、ゲート電極１０８は、ポリシリコンにより構成することができる。ゲート電極１０８表面にも、シリサイド層１３０が形成されている。
【００２３】
さらに、本実施の形態において、メモリ領域２０２、拡散領域２０４、およびロジック領域２０６には、それぞれコンタクト１６４、コンタクト１６６、およびコンタクト１６８が形成される。各コンタクトは、それぞれバリアメタル膜１６０および金属膜１６２により構成される。
【００２４】
メモリ領域２０２に設けられたコンタクト１６４は、平面視で第１のゲート１１４ａと少なくとも部分的に重なるように形成される。本実施の形態において、コンタクト１６４は、平面視で第１のゲート１１４ａのゲート電極１０８と少なくとも部分的に重なるように形成することができる。また、コンタクト１６４は、シリコン基板１０２表面のシリサイド層１３２に達し、シリサイド層１３２と電気的に接続される。本実施の形態において、メモリ領域２０２のコンタクト１６４と第１のゲート１１４ａのシリサイド層１３０との間には、絶縁膜１３４等の絶縁膜が存在し、コンタクト１６４と第１のゲート１１４ａのゲート電極１０８とが電気的に接続されないようになっている。
【００２５】
本実施の形態において、コンタクト１６４は、自己整合的に形成される自己整合（セルフアライン）コンタクトである。すなわち、コンタクト１６４を形成するためのコンタクトホールは、第１のゲート１１４ａのサイドウォール１１２やその上に形成された絶縁膜１３４およびエッチング阻止絶縁膜１３６が自己整合的にエッチングされることにより形成される。
【００２６】
本実施の形態において、このような自己整合コンタクトが形成される領域においては、第１のゲート１１４ａのサイドウォール１１２上部には所定の深さの凹部が形成されており、当該凹部内に絶縁膜１３４が埋め込まれている。この凹部の深さおよび当該凹部を埋め込む絶縁膜１３４の膜厚を制御することにより、コンタクト１６４を形成するためのコンタクトホールを形成する際に、シリサイド層１３０上に絶縁膜１３４を残したままとすることができる。これにより、コンタクト１６４がゲート電極１０８と電気的に接続しないようにすることができる。
【００２７】
拡散領域２０４に設けられたコンタクト１６６は、シリコン基板１０２表面のシリサイド層１３２に達し、シリサイド層１３２と電気的に接続される。ロジック領域２０６に設けられたコンタクト１６８は、平面視で第２のゲート１１４ｂのゲート電極１０８と重なるように形成される。コンタクト１６８は、第２のゲート１１４ｂのゲート電極１０８上のシリサイド層１３０を介してゲート電極１０８と電気的に接続される。
【００２８】
なお、ここで、図１（ｂ）では、配置をわかりやすくするために、シリサイド層１３２、第１のゲート１１４ａおよび第２のゲート１１４ｂの各ゲート電極１０８およびサイドウォール１１２、ならびにコンタクト１６４、コンタクト１６６、およびコンタクト１６８のみを示している。
【００２９】
次に、本実施の形態における半導体装置１００の製造手順を説明する。
図２から図５は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。
本実施の形態において、半導体装置１００の製造方法は、以下の手順を含む。
シリコン基板１０２上に形成され、ポリシリコンで構成されたゲート電極１０８およびその側壁に形成されたサイドウォール１１２を含む第１のゲート１１４ａを形成する工程と、
シリコン基板１０２上の全面に有機膜１２０を形成して、第１のゲート１１４ａを埋め込む工程と、
有機膜１２０の上部を除去してゲート電極１０８のポリシリコン上面を露出させる工程と、
シリコン基板１０２表面を有機膜１２０で保護した状態で、露出されたゲート電極１０８のポリシリコンを、所定の深さ除去して、サイドウォール１１２内上部に凹部１２４を形成する工程と、
有機膜１２０をアッシングにより除去してシリコン基板１０２表面を露出する工程と、
シリコン基板１０２表面が露出された状態で、シリコン基板１０２表面にシリサイド層１３２を形成する工程と、
シリコン基板１０２上全面に絶縁膜（絶縁膜１３４、エッチング阻止絶縁膜１３６、絶縁膜１３８、および層間絶縁膜１４０等）を形成し、凹部１２４を当該絶縁膜で埋め込む工程と、
シリコン基板１０２上全面に、平面視で第１のゲート１１４ａのゲート電極１０８と部分的に重なるとともに当該ゲート電極１０８側方のシリコン基板１０２表面のシリサイド層１３２上の領域で開口した第１の開口部を有するマスク膜を形成する工程と、
マスク膜を用いて、絶縁膜を選択的に除去して、シリコン基板１０２表面のシリサイド層１３２に達するコンタクトホール１５０（第１のコンタクトホール）を形成する工程と、
コンタクトホール１５０内に導電材料（バリアメタル膜１６０、金属膜１６２）を埋め込み、シリコン基板１０２表面のシリサイド層１３２と接続するとともにゲート電極１０８との間に絶縁膜を介して設けられたコンタクト１６４（自己整合コンタクト）を形成する工程。
【００３０】
図２（ａ）は、シリコン基板１０２上に第１のゲート１１４ａおよび第２のゲート１１４ｂをそれぞれ含む複数のトランジスタが形成された状態を示す。シリコン基板１０２表面には、エクステンション領域１０５が形成されている。また、シリコン基板１０２表面には、素子分離絶縁膜１０４が形成されており、各領域が電気的に分離されている。このとき、メモリ領域２０２に形成された第１のゲート１１４ａのゲート電極１０８の上面は、そのサイドウォール１１２の上面と同じ高さを有する。
【００３１】
この状態で、シリコン基板１０２上の全面に、有機膜１２０を形成し、第１のゲート１１４ａおよび第２のゲート１１４ｂを埋め込む。有機膜１２０は、たとえばＢＡＲＣ（Bottom Anti Reflective Coating）膜として一般的に用いられているものを用いることができる。さらに、有機膜１２０上に、メモリ領域２０２を選択的に開口するレジスト膜１２２を形成する（図２（ｂ））。レジスト膜１２２は、有機膜１２０上にレジスト材料を塗布し、露光・現像によりパターンを形成することにより形成することができる。
【００３２】
つづいて、レジスト膜１２２をマスクとして有機膜１２０の上部をエッチングにより除去して、メモリ領域２０２において、第１のゲート１１４ａのゲート電極１０８上面を露出させる（図２（ｃ））。この状態で、露出されたゲート電極１０８表面のポリシリコンを、所定の深さ除去して、サイドウォール１１２内上部に凹部１２４を形成する（図３（ａ））。エッチングガスとしては、たとえば、ＨＢｒ等Ｂｒを含むガスをベースとして、必要に応じて酸素を添加したガスを用いることができる。これにより、サイドウォール１１２を構成する絶縁膜と有機膜１２０との選択比を大きくとることができる。また、Ｃｌ２、またはＣＦ４等のハロゲン元素（Ｃｌ、Ｆ）を含むガスや、Ｎ２、Ａｒ、またはＨｅ等の不活性ガスを加えることにより、選択比、面内の均一性等を調整することもできる。また、シリコン基板１０２表面は有機膜１２０により保護されているため、シリコン基板１０２表面がダメージを受けることはない。ゲート電極１０８をエッチングする所定の深さは、たとえば５０ｎｍとすることができる。
【００３３】
次いで、レジスト膜１２２および有機膜１２０を除去して、シリコン基板１０２表面を露出させる（図３（ｂ））。ここで、有機膜１２０が有機材料により構成されているため、有機膜１２０をレジスト膜１２２とともにアッシングで除去することができる。有機膜１２０をアッシングで除去することにより、サイドウォール１１２の膜減りが生じることなくシリコン基板１０２表面を露出させることができる。
【００３４】
つづいて、サイドウォール１１２をマスクとして、シリコン基板１０２表面およびゲート電極１０８表面に不純物イオンを注入する。次いで、熱処理を行う。これにより、シリコン基板１０２表面にソース・ドレイン領域１０３が形成される。なお、図示していないが、不純物イオンの注入は、レジスト膜を用いて、ｎ型やｐ型等、種々のトランジスタに対して別々に行うことができる。その後、シリコン基板１０２上全面に金属層（不図示）を形成し、熱処理を行って、シリコン基板１０２の露出した表面にシリサイド層１３２を形成する。このとき、ゲート電極１０８表面もシリサイド化され、ゲート電極１０８表面にシリサイド層１３０が形成される（図４（ａ））。
【００３５】
つづいて、シリコン基板１０２上全面に絶縁膜１３４を形成し、メモリ領域２０２の第１のゲート１１４ａの凹部１２４を絶縁膜１３４で埋め込む（図４（ｂ））。ここで、絶縁膜１３４は、ＣＶＤ（Chemical Vapor Deposition）法で形成することができる。本実施の形態において、絶縁膜１３４は、プラズマＣＶＤ法により形成することができる。プラズマＣＶＤ法を用いることにより、第１のゲート１１４ａのゲート電極１０８上のサイドウォール１１２で囲まれた凹部１２４においては、拡散領域２０４のような平坦な領域よりも絶縁膜１３４の膜厚を厚くすることができる。これは、凹部１２４内で、凹部１２４の側壁に形成される絶縁膜１３４がピンチオフされるために膜厚を厚くすることができると考えられる。たとえば、拡散領域２０４での絶縁膜１３４の膜厚が２５ｎｍのとき、ゲート電極１０８上での絶縁膜１３４の膜厚を７５ｎｍ程度とすることができる。
【００３６】
また、プラズマＣＶＤ法を用いることにより、メモリ領域２０２の第１のゲート１１４ａと第１のゲート１１４ａとの間のアスペクト比が高い領域では、絶縁膜１３４が形成されにくくなり、この領域での絶縁膜１３４の膜厚を薄くすることができる。本実施の形態において、絶縁膜１３４は、たとえばシリコン酸化膜により構成することができる。
【００３７】
次いで、絶縁膜１３４上にエッチング阻止絶縁膜１３６を形成する。エッチング阻止絶縁膜１３６も、ＣＶＤ法により形成することができる。本実施の形態において、エッチング阻止絶縁膜１３６は、たとえばシリコン窒化膜により構成することができる。
【００３８】
その後、エッチング阻止絶縁膜１３６上に絶縁膜１３８を形成する。絶縁膜１３８も、ＣＶＤ法により形成することができる。また、本実施の形態において、絶縁膜１３８は、たとえばシリコン酸化膜により構成することができる。つづいて、絶縁膜１３８上に層間絶縁膜１４０を形成し、サイドウォール１１２等を埋め込む（図５（ａ））。層間絶縁膜１４０も、ＣＶＤ法により形成することができる。本実施の形態において、層間絶縁膜１４０は、たとえばシリコン酸化膜により構成することができる。
【００３９】
次いで、層間絶縁膜１４０上に、コンタクトホール１５０、コンタクトホール１５２、コンタクトホール１５４を形成するための開口を有するレジスト膜（マスク膜、不図示）を形成する。ここで、メモリ領域２０２でレジスト膜に形成される開口（第１の開口部）は、平面視で第１のゲート１１４ａと少なくとも部分的に重なるとともにゲート電極１０８側方のシリコン基板１０２表面のシリサイド層１３２層上の領域で開口した形状を有する。本実施の形態において、メモリ領域２０２でレジスト膜に形成される開口は、平面視で第１のゲート１１４ａのゲート電極１０８と少なくとも部分的に重なるように形成することができる。また、ロジック領域２０６でレジスト膜に形成される開口（第２の開口部）は、平面視で第２のゲート１１４ｂのゲート電極１０８と重なる形状を有する。その後、当該レジスト膜をマスクとしてメモリ領域２０２、拡散領域２０４、およびロジック領域２０６に、それぞれコンタクトホール１５０（第１のコンタクトホール）、コンタクトホール１５２、およびコンタクトホール１５４（第２のコンタクトホール）を形成する。具体的には、まず層間絶縁膜１４０および絶縁膜１３８をエッチングする。ここで、エッチングガスとしては、たとえば、Ｃ５Ｆ８、Ｃ４Ｆ８、Ｃ４Ｆ６、Ｃ２Ｆ６等のＣｘＦｙ系ガスにＡｒやＨｅ等の不活性ガスやＯ２、Ｎ２、ＣＯ等のガスを組み合わせて用いることができる。また、さらに、ＣＨＦ３等のＣｘＨｙＦｚ系ガスを添加することもできる。ＣｘＦｙ系ガスをベースにすることにより、ＳｉＯ２／ＳｉＮのエッチング選択比を高くすることができる。
【００４０】
つづいて、エッチングガスを変えて、絶縁膜１３６をエッチングして、各コンタクトホール底面に絶縁膜１３４を露出させる。ここで、エッチングガスとしては、たとえば、ＣＨＦ３やＣＨ２Ｆ２、ＣＨ３Ｆ等のＣｘＨｙＦｚ系ガスにＡｒ、Ｈｅ等の不活性ガスやＯ２を添加して用いることができる。また、ＣｘＨｙＦｚ系ガスのかわりに、ＣｘＦｙ系ガスにＨ２を添加したものを用いることもできる。エッチングガスにＦ、Ｈ、およびＯを含めることにより、ＳｉＮに対するエッチングレートをより高めることができる。
【００４１】
次いで、再びエッチングガスを変えて、各コンタクトホール底面に露出した絶縁膜１３４をエッチングしてシリコン基板１０２表面を露出させる。ここで、エッチングガスとしては、ＮＦ３やＣＦ４、Ａｒプラズマ等を用いることができる。また、ＤＨＦやＮＨ４Ｆを含む薬液によるウェット前処理を行うこともできる。これにより、ここではバリアメタルの成膜の前処理も行うことができる。このとき、メモリ領域２０２の第１のゲート１１４ａ間の領域では、絶縁膜１３４の膜厚が薄く形成されている。そのため、コンタクトホール１５０を形成する際に、エッチング阻止絶縁膜１３６を除去した後、絶縁膜１３４をエッチングする際に、コンタクトホール１５０底面ではシリサイド層１３２を他の領域よりも先に露出させることができる。
【００４２】
コンタクトホール１５２やコンタクトホール１５４内の絶縁膜１３４をエッチングする際に第１のゲート１１４ａのゲート電極１０８上の絶縁膜１３４も多少エッチングされる。しかし、第１のゲート１１４ａのゲート電極１０８上のサイドウォール１１２で囲まれた凹部１２４においては、他の領域よりも絶縁膜１３４の膜厚が厚く形成されている。そのため、コンタクトホール１５２やコンタクトホール１５４内でそれぞれシリサイド層１３２およびシリサイド層１３０が露出された時点では、第１のゲート１１４ａのゲート電極１０８上のシリサイド層１３０は、絶縁膜１３４で保護された状態で、露出しないようにすることができる（図５（ｂ））。
【００４３】
この後、シリコン基板１０２上全面にバリアメタル膜１６０および金属膜１６２を形成し、コンタクトホール１５０、コンタクトホール１５２、およびコンタクトホール１５４内をバリアメタル膜１６０および金属膜１６２で埋め込む。つづいて、各コンタクトホール外に露出した金属膜１６２およびバリアメタル膜１６０を化学機械研磨法（Chemical Mechanical Polishing：ＣＭＰ）で除去する。これにより、図１（ａ）に示したように、メモリ領域２０２、拡散領域２０４、およびロジック領域２０６に、それぞれコンタクト１６４、コンタクト１６６、およびコンタクト１６８が形成される。
【００４４】
図６および図７は、以上の手順の変形例を示す。
ここで、シリコン基板１０２上に有機膜１２０を形成して第１のゲート１１４ａおよび第２のゲート１１４ｂを埋め込む手順までは、図２を参照して説明した手順と同様とすることができる（図６（ａ））。本例では、有機膜１２０を形成した後、レジスト膜１２２を形成する前に、ＣＭＰ等でレジスト膜１２２の上面を除去してゲート電極１０８表面を露出させる（図６（ｂ））。その後、有機膜１２０上に、メモリ領域２０２を選択的に開口したレジスト膜１２２を形成する（図７）。その後、レジスト膜１２２をマスクとして、メモリ領域２０２の第１のゲート１１４ａのゲート電極１０８の上部を除去して、図３（ａ）を参照して説明したのと同様の凹部１２４を形成する。これ以降の処理は、図３から図５を参照して説明した手順と同様とすることができる。
【００４５】
本実施の形態において、以上の手順により、基板表面へのダメージを低減しつつ、自己整合コンタクトと基板のシリサイド化構造とを両立させることができる。以上の実施の形態において、メモリ領域２０２およびロジック領域２０６のシリコン基板１０２表面にシリサイド層１３２を形成した後に、シリコン基板１０２上全面に絶縁膜１３４成膜する。この際、ゲート電極１０８表面では比較的膜厚を厚くすることができるとともに、隣接する第１のゲート１１４ａのサイドウォール１１２間の領域では、比較的膜厚を薄くすることができる。この構成により、この後に、自己整合的にコンタクトホールを形成する際に、コンタクトホール内にゲート電極が露出しないようにすることができる。また、本実施の形態において、メモリ領域２０２において、ゲート電極１０８上面を除去する際に、シリコン基板１０２表面が保護されているので、シリコン基板１０２表面にダメージを与えることなくゲート電極１０８の上面を除去することができる。さらに、このとき、シリコン基板１０２表面を有機膜１２０で保護しているため、この後に、サイドウォール１１２等の絶縁膜の膜減りが生じることなくシリコン基板１０２表面を露出させることができる。
【００４６】
また、メモリ領域２０２においては、自己整合コンタクトと基板のシリサイド化構造とを両立させるとともに、ロジック領域２０６において、サリサイド構造を形成することができる。ここで、サリサイド構造とは、シリコン基板表面およびポリシリコンで構成されたゲート電極表面をシリサイド化した構造を示す。このようなサリサイド構造は、通常、シリコン基板およびポリシリコン表面を露出させた状態で、基板全面にシリサイド化可能な金属膜を形成して熱処理を行うことによって、シリコン表面を同時にシリサイド化することにより得ることができるが、別々にシリサイド化することにより得ることもできる。
【００４７】
図８は、図１から図７を参照して説明した半導体装置１００の具体例を示す図である。ここでは、メモリ領域２０２にＤＲＡＭ（Dynamic Random Access Memory）構造が形成された場合を例として示す。図８（ａ）は断面図、図８（ｂ）は上面図である。図８（ａ）は、図８（ｂ）のＢ−Ｂ‘断面図である。ここでは、４つの第１のゲート１１４ａが並置されている。また、隣接する第１のゲート１１４ａのサイドウォール１１２間には、自己整合コンタクト（コンタクト１６４）がそれぞれ形成されている。
【００４８】
図９および図１０は、図１から図７を参照して説明した半導体装置１００の具体例の他の例を示す図である。ここでは、メモリ領域２０２にＳＲＡＭ（Static Random Access Memory）構造が形成された例を示す。図９は上面図、図１０（ａ）は図９のＣ−Ｃ’断面図、図１０（ｂ）は図９のＤ−Ｄ’断面図である。
【００４９】
図９に示すように、半導体装置１００には、コンタクトがゲート電極１０８と接続しない自己整合コンタクト（自己整合コンタクト１６４ａ、自己整合コンタクト１６４ｂ、自己整合コンタクト１６４ｃ、自己整合コンタクト１６４ｄ、自己整合コンタクト１６４ｅ）と、コンタクトがゲート電極１０８と接続するとともに、当該ゲート電極１０８側方のソース・ドレイン領域１０３とも電気的に接続する共通コンタクト（共通コンタクト１６５ａ、共通コンタクト１６５ｂ）とが混在している。このような場合、とくに、サリサイド構造と自己整合コンタクトとを両立させるのは困難であった。
【００５０】
たとえば、シリコン基板表面およびゲート電極表面を同時にシリサイド化するサリサイド構造を採用しようとすると、ゲート形成後にシリコン基板表面を露出させる必要がある。一方、ゲート電極と電気的に接続しない自己整合コンタクトを形成するためには、ゲート電極上にある程度厚い絶縁膜を形成する必要があるが、ゲート電極上に選択的に厚い絶縁膜を形成するのも困難だった。そのため、従来、自己整合コンタクトとサリサイド構造とを両立させる技術がなかった。そのため、トランジスタの高速化という点で改良の余地があり、トランジスタが高速化できないために、当該トランジスタを駆動するための周辺回路のサイズを小さくすることができず、半導体装置を小型化することができなかった。本実施の形態における方法によれば、自己整合コンタクトとサリサイド構造とを両立させることができる。これにより、システムＬＳＩ、混載メモリなどの高速デバイスをさらに微細化することができる。
【００５１】
（第２の実施の形態）
図１１から図１４は、本実施の形態における半導体装置の製造手順を示す工程断面図である。
本実施の形態において、サイドウォールを形成する前に、ゲート電極１０８上に絶縁膜１７０およびポリシリコン層１７１を形成しておく点で、第１の実施の形態における半導体装置１００の製造手順と異なる。ここでもゲート電極１０８はポリシリコンにより構成することができる。
【００５２】
本実施の形態において、シリコン基板１０２表面に素子分離絶縁膜１０４を形成した後、シリコン基板１０２上全面に、ゲート絶縁膜１０６、ゲート電極１０８、絶縁膜１７０、およびポリシリコン層１７１をこの順で積層する。絶縁膜１７０は、たとえばシリコン酸化膜により構成することができる。ここで、絶縁膜１７０およびポリシリコン層１７１の膜厚により、後にサイドウォール１１２内に凹部１２４を形成する際の凹部１２４の深さが規定されることになる。絶縁膜１７０およびポリシリコン層１７１の膜厚は、それぞれ、たとえば５ｎｍおよび５０ｎｍ程度とすることができる。
【００５３】
次いで、シリコン基板１０２上全面にゲート形状の開口を有するレジスト膜（不図示）を形成し、当該レジスト膜をマスクとしてポリシリコン層１７１、絶縁膜１７０、ゲート電極１０８、およびゲート絶縁膜１０６をパターニングする。その後、ゲート形状にパターニングされたゲート電極１０８等をマスクとして不純物のイオン注入を行い、シリコン基板１０２表面にエクステンション領域１０５を形成する。つづいて、サイドウォール１１２を形成する。
【００５４】
図１１（ａ）は、この状態を示す図である。ここで、メモリ領域２０２およびロジック領域２０６に、それぞれ３つのゲート第１のゲート１１４ａおよび１つの第２のゲート１１４ｂが形成された状態を示す。本実施の形態において、ロジック領域２０６に形成された第２のゲート１１４ｂは、メモリ領域２０２に形成された第１のゲート１１４ａよりも、ゲート電極１０８の幅が狭く形成されているが、目的に応じて両者の幅は等しくしても逆にしてもいずれでもよい。図１１（ａ）に示した状態のとき、第１のゲート１１４ａおよび第２のゲート１１４ｂのポリシリコン層１７１の上面は、サイドウォール１１２の上面と同じ高さを有する。
【００５５】
この状態で、シリコン基板１０２上の全面に、有機膜１２０を形成し、第１のゲート１１４ａおよび第２のゲート１１４ｂを埋め込む。つづいて、有機膜１２０の上面をＣＭＰ等により除去し、ポリシリコン層１７１を露出させる（図１１（ｂ））。次いで、露出されたポリシリコン層１７１を除去して、サイドウォール１１２内上部に凹部１２４を形成する（図１１（ｃ））。本実施の形態において、ゲート電極１０８とポリシリコン層１７１との間に絶縁膜１７０が形成されているため、ポリシリコン層１７１を除去する際に、絶縁膜１７０がエッチング阻止膜として機能させることができる。つづいて、エッチングガスを変えて、絶縁膜１７０を除去する。これにより、ゲート電極１０８表面が露出される。これにより、各ゲートにおける凹部１２４の深さを均等にすることができる。このとき、シリコン基板１０２表面は有機膜１２０により保護されているため、シリコン基板１０２表面がダメージを受けることはない。
【００５６】
つづいて、有機膜１２０をアッシングにより除去して、シリコン基板１０２表面を露出させる（図１２（ａ））。有機膜１２０をアッシングで除去することにより、サイドウォール１１２の膜減りが生じることなくシリコン基板１０２表面を露出させることができる。
【００５７】
次いで、サイドウォール１１２をマスクとして、シリコン基板１０２表面およびゲート電極１０８表面に不純物イオンを注入する。次いで、熱処理を行う。これにより、ソース・ドレイン領域１０３が形成される。なお、図示していないが、不純物イオンの注入は、レジスト膜を用いて、ｎ型やｐ型等、種々のトランジスタに対して別々に行うことができる。その後、シリコン基板１０２上全面に金属層（不図示）を形成し、シリコン基板１０２の露出した表面にシリサイド層１３２を形成する。このとき、ゲート電極１０８表面もシリサイド化され、ゲート電極１０８表面にシリサイド層１３０が形成される（図１２（ｂ））。
【００５８】
その後、第１の実施の形態と同様に、シリコン基板１０２上の全面に絶縁膜１３４、エッチング阻止絶縁膜１３６、絶縁膜１３８、および層間絶縁膜１４０をこの順で形成する。本実施の形態において、さらに層間絶縁膜１４０の上に層間絶縁膜１４２を形成した例を示す。ここで、層間絶縁膜表面を平坦化するために層間絶縁膜１４０を形成した後、層間絶縁膜１４０表面をＣＭＰで平坦化してさらにその上に層間絶縁膜１４２を形成する。層間絶縁膜１４２は、層間絶縁膜１４０と同様のシリコン酸化膜により構成することができる。
【００５９】
その後、層間絶縁膜１４２上に、コンタクトホール１７２、コンタクトホール１７４、およびコンタクトホール１７６を形成するための開口部を有するレジスト膜（不図示）を形成する。ここで、メモリ領域２０２でレジスト膜に形成される開口は、平面視において、第１のゲート１１４ａのゲート電極１０８の一部と重なる形状を有する。つづいて、当該レジスト膜をマスクとしてメモリ領域２０２、およびロジック領域２０６に、それぞれコンタクトホール１７２、ならびにコンタクトホール１７４およびコンタクトホール１７６を形成する（図１３（ａ））。
【００６０】
本実施の形態においても、このとき、メモリ領域２０２の第１のゲート１１４ａ間の領域では、絶縁膜１３４の膜厚が薄く形成されている。そのため、コンタクトホール１５０を形成する際に、エッチング阻止絶縁膜１３６を除去した後、絶縁膜１３４をエッチングする際に、コンタクトホール１７２底面ではシリサイド層１３２を他の領域よりも先に露出させることができる。また、第１のゲート１１４ａのゲート電極１０８上のサイドウォール１１２で囲まれた凹部１２４においては、他の領域よりも絶縁膜１３４の膜厚が厚く形成されている。そのため、コンタクトホール１７２内でシリサイド層１３２が露出された時点では、第１のゲート１１４ａのゲート電極１０８上のシリサイド層１３０は、絶縁膜１３４で保護された状態で、露出しないようにすることができる。
【００６１】
本実施の形態において、コンタクトホール１７４は、平面視でロジック領域２０６の第２のゲート１１４ｂ上に形成される。本実施の形態において、ロジック領域２０６でも、ゲート電極１０８上部に凹部１２４が形成され、凹部１２４が絶縁膜１３４で埋め込まれている。そのため、絶縁膜１３４をエッチング除去して、コンタクトホール１７２やコンタクトホール１７６底面にシリサイド層１３２が露出するようになっても、コンタクトホール１７４底面には絶縁膜１３４が残ったままとなっている。ここで、絶縁膜１３４を完全に除去するまでエッチングを続けると、コンタクトホール１７２内でサイドウォール１１２のエッチングが進んでシリサイド層１３０が露出するおそれがある。そのため、本実施の形態において、コンタクトホール１７２およびコンタクトホール１７６底面にシリサイド層１３２が露出した時点で一旦エッチングを終了する。
【００６２】
次いで、シリコン基板１０２上の全面にレジスト膜１７８を形成して、コンタクトホール１７６内の絶縁膜１３４を除去するための開口部１８０を形成する（図１３（ｂ））。
【００６３】
つづいて、レジスト膜１７８を用いて、コンタクトホール１７４底面に残った絶縁膜１３４、絶縁膜１０９、ライナー絶縁膜１１０、絶縁膜１１１等を除去して、コンタクトホール１８２底面にゲート電極１０８上面のシリサイド層１３０を露出させる（図１４（ａ））。このとき、コンタクトホール１７２およびコンタクトホール１７６はレジスト膜１７８で保護されているので、第１のゲート１１４ａのサイドウォール１１２がエッチングされることなく、コンタクトホール１８２内の絶縁膜のみ選択的に除去することができる。
【００６４】
その後、シリコン基板１０２上全面にバリアメタル膜１６０および金属膜１６２を形成し、コンタクトホール１７２、コンタクトホール１８２、およびコンタクトホール１７６を埋め込む。さらに、コンタクトホール外のバリアメタル膜１６０および金属膜１６２をＣＭＰで除去する。これにより、メモリ領域２０２およびロジック領域２０６に、それぞれコンタクト１８４、ならびにコンタクト１８６およびコンタクト１８８が形成される（図１４（ｂ））。
【００６５】
本実施の形態においても、第１の実施の形態と同様の効果が得られる。
さらに、本実施の形態における方法によれば、サイドウォール１１２に凹部１２４を形成する際の凹部１２４の深さを制御することができるので、最終的なゲート電極１０８の高さを均一に制御することができる。
【００６６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００６７】
以上の実施の形態においては、コンタクト１６４が平面視で正円形状である場合を例として説明した。しかし、コンタクト１６４は、平面視で、ゲート長方向の幅が小さい楕円形状とすることもできる。図１７は、この例を示す図である。図１７は、図８に示した半導体装置の他の例を示す。図１７（ａ）は断面図、図１７（ｂ）は図１７（ａ）のＥ−Ｅ’断面図である。このような構成とすることにより、ゲート間の幅を狭く保ったまま、コンタクト１６４とシリサイド層１３２との接触面積を広くすることができ、低抵抗化することができる。
【００６８】
さらに、以上の実施の形態においては、メモリ領域２０２に自己整合コンタクトが形成される例を示したが、目的に応じて、ロジック領域２０６においても、自己整合コンタクトを設けることができる。これにより、ロジック領域２０６においても、ゲート間隔を狭くすることができる。
【符号の説明】
【００６９】
１００ 半導体装置
１０２ シリコン基板
１０３ ソース・ドレイン領域
１０４ 素子分離絶縁膜
１０５ エクステンション領域
１０６ ゲート絶縁膜
１０８ ゲート電極
１０９ 絶縁膜
１１０ ライナー絶縁膜
１１１ 絶縁膜
１１２ サイドウォール
１１４ａ 第１のゲート
１１４ｂ 第２のゲート
１２０ 有機膜
１２２ レジスト膜
１２４ 凹部
１３０ シリサイド層
１３２ シリサイド層
１３４ 絶縁膜
１３６ エッチング阻止絶縁膜
１３８ 絶縁膜
１４０ 層間絶縁膜
１４２ 層間絶縁膜
１５０ コンタクトホール
１５２ コンタクトホール
１５４ コンタクトホール
１６０ バリアメタル膜
１６２ 金属膜
１６４ コンタクト
１６６ コンタクト
１６８ コンタクト
１７０ 絶縁膜
１７１ ポリシリコン層
１７２ コンタクトホール
１７４ コンタクトホール
１７６ コンタクトホール
１７８ レジスト膜
１８０ 開口部
１８２ コンタクトホール
１８４ コンタクト
１８６ コンタクト
１８８ コンタクト
２０２ メモリ領域
２０４ 拡散領域
２０６ ロジック領域
【図１】
2010045344.tif 000003
【図２】
2010045344.tif 000004
【図３】
2010045344.tif 000005
【図４】
2010045344.tif 000006
【図５】
2010045344.tif 000007
【図６】
2010045344.tif 000008
【図７】
2010045344.tif 000009
【図８】
2010045344.tif 000010
【図９】
2010045344.tif 000011
【図１０】
2010045344.tif 000012
【図１１】
2010045344.tif 000013
【図１２】
2010045344.tif 000014
【図１３】
2010045344.tif 000015
【図１４】
2010045344.tif 000016
【図１５】
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【図１６】
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【図１７】
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