(57)【要約】      （修正有）【課題】所望のシリサイド膜を形成することが可能な半導体装置の製造方法を提供する。【解決手段】半導体基板１０に形成されたシリコンを主成分とするソース・ドレイン拡散層３上、および半導体基板に形成されソース・ドレイン拡散層に隣接する素子分離絶縁膜の上に、金属を堆積して金属膜を形成し、第１の加熱温度の第１の加熱処理によりソース・ドレイン拡散層のシリコンとソース・ドレイン拡散層上の金属とを反応させて、ソース・ドレイン拡散層の上部をシリサイド化してシリサイド膜１０６を形成し、シリサイド膜を酸化させないようにして、素子分離絶縁膜の上の金属膜の少なくとも表面を選択的に酸化して、金属酸化膜１０５を形成し、第１の加熱温度よりも高い第２の加熱温度の第２の加熱処理によりシリサイド膜のシリコンの濃度を増加させ、素子分離絶縁膜上の金属酸化膜および金属膜の未反応部分を選択的に除去する。【選択図】図４Ｃ
2010028084.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
半導体基板に形成されたシリコンを主成分とするソース・ドレイン拡散層上、および前記半導体基板に形成され前記ソース・ドレイン拡散層に隣接する素子分離絶縁膜の上に、金属を堆積して白金を含む金属膜を形成し、
第１の加熱温度の第１の加熱処理により前記ソース・ドレイン拡散層のシリコンと前記ソース・ドレイン拡散層上の前記金属とを反応させて、前記ソース・ドレイン拡散層の上部をシリサイド化してシリサイド膜を形成し、
前記素子分離絶縁膜の上の前記金属膜の少なくとも表面を選択的に酸化して、金属酸化膜を形成し、
前記第１の加熱温度よりも高い第２の加熱温度の第２の加熱処理により前記シリサイド膜のシリコンの濃度を増加させ、
前記素子分離絶縁膜上の前記金属酸化膜および前記金属膜の未反応部分を選択的に除去する
ことを特徴とする半導体装置の製造方法。
【請求項２】
ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介して形成されたシリコンを主成分とするゲート電極上、および前記前記ゲート電極の側面に形成された絶縁膜の表面上に、金属を堆積して金属膜を形成し、
第１の加熱温度の第１の加熱処理により前記ゲート電極のシリコンと前記ゲート電極上の前記金属とを反応させて、前記ゲート電極の上部をシリサイド化してシリサイド膜を形成し、
前記シリサイド膜を酸化させないようにして、前記絶縁膜の表面上の前記金属膜の少なくとも表面を選択的に酸化して、金属酸化膜を形成し、
前記第１の加熱温度よりも高い第２の加熱温度の第２の加熱処理により前記シリサイド膜のシリコンの濃度を増加させ、
前記絶縁膜の表面上の前記金属酸化膜および前記金属膜の未反応部分を選択的に除去する
ことを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の加熱処理は、酸素濃度１％以下の雰囲気で行われることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
半導体基板に形成されたシリコンを主成分とするソース・ドレイン拡散層上、および前記半導体基板に形成され前記ソース・ドレイン拡散層に隣接する素子分離絶縁膜の上に、金属を堆積して白金を含む金属膜を形成しながら、第１の加熱温度の第１の加熱処理により前記ソース・ドレイン拡散層のシリコンと前記ソース・ドレイン拡散層上の前記金属とを反応させて、前記ソース・ドレイン拡散層の上部をシリサイド化してシリサイド膜を形成し、
前記素子分離絶縁膜の上の前記金属膜の少なくとも表面を選択的に酸化して、金属酸化膜を形成し、
前記第１の加熱温度よりも高い第２の加熱温度の第２の加熱処理により前記シリサイド膜のシリコンの濃度を増加させ、
前記素子分離絶縁膜上の前記金属酸化膜および前記金属膜の未反応部分を選択的に除去する
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記金属膜の形成後であって前記酸化処理の前に、加熱処理により、前記ソース・ドレイン拡散層のシリコンと前記ソース・ドレイン拡散層上の未反応の前記金属とを反応させる
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  ＴｒａｎＳｉｓｔｏｒ）のシリサイド化電極を形成するための半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進んでいる。これに伴って、トランジスタのゲート寸法や素子分離絶縁膜幅、配線幅といった半導体基板面に水平な方向の寸法を縮小することが要求されている。さらには、ゲート電極の高さやソース・ドレイン拡散層の接合深さのような半導体基板面に垂直な方向の寸法も、縮小することが要求されている。
【０００３】
その一方で、例えば、ゲート電極上や、ソース・ドレイン拡散層上に低抵抗なシリサイド膜を形成して、これらの領域における寄生抵抗を低減することが求められている。
【０００４】
このため、ゲート電極上やソース・ドレイン拡散層表面に低抵抗なシリサイド膜を形成する、いわゆるサリサイド（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）プロセスが適用されている（例えば、特許文献１、２参照。）。
【特許文献１】特開２００５−１９７０５号公報
【特許文献２】特開平１１−２５１５９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、所望のシリサイド膜を形成することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る実施例に従った半導体装置の製造方法は、
ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
半導体基板に形成されたシリコンを主成分とするソース・ドレイン拡散層上、および前記半導体基板に形成され前記ソース・ドレイン拡散層に隣接する素子分離絶縁膜の上に、金属を堆積して白金を含む金属膜を形成し、
第１の加熱温度の第１の加熱処理により前記ソース・ドレイン拡散層のシリコンと前記ソース・ドレイン拡散層上の前記金属とを反応させて、前記ソース・ドレイン拡散層の上部をシリサイド化してシリサイド膜を形成し、
前記素子分離絶縁膜の上の前記金属膜の少なくとも表面を選択的に酸化して、金属酸化膜を形成し、
前記第１の加熱温度よりも高い第２の加熱温度の第２の加熱処理により前記シリサイド膜のシリコンの濃度を増加させ、
前記素子分離絶縁膜上の前記金属酸化膜および前記金属膜の未反応部分を選択的に除去することを特徴とする。
【０００７】
本発明の他の態様に係る実施例に従った半導体装置の製造方法は、
ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
半導体基板上にゲート絶縁膜を介して形成されたシリコンを主成分とするゲート電極上、および前記前記ゲート電極の側面に形成された絶縁膜の表面上に、金属を堆積して金属膜を形成し、
第１の加熱温度の第１の加熱処理により前記ゲート電極のシリコンと前記ゲート電極上の前記金属とを反応させて、前記ゲート電極の上部をシリサイド化してシリサイド膜を形成し、
前記シリサイド膜を酸化させないようにして、前記絶縁膜の表面上の前記金属膜の少なくとも表面を選択的に酸化して、金属酸化膜を形成し、
前記第１の加熱温度よりも高い第２の加熱温度の第２の加熱処理により前記シリサイド膜のシリコンの濃度を増加させ、
前記絶縁膜の表面上の前記金属酸化膜および前記金属膜の未反応部分を選択的に除去することを特徴とする。
【０００８】
本発明の他の態様に係る実施例に従った半導体装置の製造方法は、
ＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
半導体基板に形成されたシリコンを主成分とするソース・ドレイン拡散層上、および前記半導体基板に形成され前記ソース・ドレイン拡散層に隣接する素子分離絶縁膜の上に、金属を堆積して白金を含む金属膜を形成しながら、第１の加熱温度の第１の加熱処理により前記ソース・ドレイン拡散層のシリコンと前記ソース・ドレイン拡散層上の前記金属とを反応させて、前記ソース・ドレイン拡散層の上部をシリサイド化してシリサイド膜を形成し、
前記素子分離絶縁膜の上の前記金属膜の少なくとも表面を選択的に酸化して、金属酸化膜を形成し、
前記第１の加熱温度よりも高い第２の加熱温度の第２の加熱処理により前記シリサイド膜のシリコンの濃度を増加させ、
前記素子分離絶縁膜上の前記金属酸化膜および前記金属膜の未反応部分を選択的に除去する
ことを特徴とする。
【発明の効果】
【０００９】
本発明の半導体装置の製造方法によれば、所望のシリサイド膜を形成することができる。
【発明を実施するための最良の形態】
【００１０】
まず、本発明者が行った実験により新たに知得したＭＩＳＦＥＴのソース・ドレインのサリサイド技術に関する問題点について述べる。
【００１１】
（比較例）
図１Ａないし１Ｃは、比較例であるＭＩＳＦＥＴのサリサイドプロセスの各工程の断面を示す図である。また、図２は、図１Ｂに示す工程の素子分離領域と素子領域との境界近傍に注目した図である。なお、サリサイドプロセスとは、表面にシリコン（Ｓｉ）が露出した部分にのみに選択的にシリサイドを形成する製造方法である。
【００１２】
先ず、シリコンを主成分とするシリコン基板１０上部にＳｉＯ２やＳｉＮなどの絶縁体で構成された素子分離絶縁膜１を形成することにより、素子領域と素子分離領域を形成する。このシリコン基板１０の素子領域上にＭＩＳＦＥＴのゲート絶縁膜８、ポリシリコンからなるゲート電極４を積層し、例えば、リソグラフィ技術により、ゲート絶縁膜８、ゲート電極４をパターニングする。
【００１３】
そして、不純物を素子領域に注入することにより、ゲート電極４を挟むようにシリコン基板１０の表面に、シリコンを主成分とするソース・ドレイン拡散層３を形成する。そして、このゲート電極４の両側に、ＳｉＯ２やＳｉＮなどの絶縁体で構成されたゲート側壁２を形成する。
【００１４】
そして、図１Ａに示すように、素子分離絶縁膜１やゲート側壁２のＳｉＯ２やＳｉＮなどの表面上と、ソース・ドレイン拡散層３やゲート電極４のＳｉが表面に露出した表面上とに、シリサイドを行うための金属膜５を成膜する。
【００１５】
次に、図１Ｂに示すように、例えば、窒素雰囲気中で加熱処理を行うことにより、ソース・ドレイン拡散層３の上部およびゲート電極４の上部を選択的にシリサイド化して、シリサイド膜６を形成する。一方、ＳｉＯ２やＳｉＮ等で構成された素子分離絶縁膜１の表面上およびゲート側壁２の表面上の金属膜５は、未反応のまま残る。
【００１６】
次に、図１Ｃに示すように、未反応の金属膜５を溶解しシリサイド膜６を溶解しない薬液により、素子分離絶縁膜１の表面上およびゲート側壁２の表面上の未反応の金属を除去する。これにより、Ｓｉが露出した部分のみにシリサイド膜６が形成される。
【００１７】
なお、この薬液としては、シリサイド膜６が白金（Ｐｔ）、パラジウム（Ｐｄ）などの貴金属を含む場合、例えば、王水が選択される。
【００１８】
ここで、具体的な金属として、例えば、Ｐｔを含有するＮｉを用いたＮｉシリサイドを形成する場合についての問題点を述べる。
【００１９】
図３は、シリコン基板上に形成されたＰｔを含有するＮｉシリサイド膜の比抵抗と加熱処理の温度との関係を示す図である。なお、図３において、加熱処理の時間は、一例として３０秒としている。
【００２０】
図３に示すように、加熱処理の温度が４００℃以上で、加熱時間が３０秒の場合、Ｎｉシリサイドの組成が、ＮｉＸＳｉ（Ｘ＞１）からＮｉＳｉに変化することが分かる。
【００２１】
既述のように、図１Ｃに示す工程では、金属膜５が貴金属であるＰｔを含有しているため、金属膜５を除去（エッチング）する薬液として王水を用いる。このエッチング時に、ソース・ドレイン拡散層３およびゲート電極４上に形成したシリサイド膜６が酸化されないようにする必要がある。
【００２２】
そのためには、図１Ｂに示す工程における該加熱処理を比較的高温、具体的には４００℃以上の処理とし、ＮｉＸＳｉのＸを極力１に近くする（図３）。すなわち、Ｎｉシリサイドを、酸化に対する耐性が高いＮｉＳｉに近づける必要がある。
【００２３】
例えば、加熱処理を４００℃より低温にしてしまうと、図３に示すように、Ｘ＞１の組成となるＮｉリッチシリサイドが形成され、王水で酸化される。この場合、シリサイド膜６の所望の抵抗値を得ることができない。
【００２４】
一方、既述のような高温（例えば、４００℃以上）の加熱処理では、図２に示すように、素子分離領域と素子領域の境界部７において、該加熱処理中に、素子分離絶縁膜１上の金属膜（Ｎｉ）５が、マイグレーションを起こす。その結果、ソース・ドレイン拡散層３の境界部７においては、素子分離絶縁膜１上のＮｉがマイグレーションして、ソース・ドレイン拡散層３へ流入する。これにより、境界部７において厚いシリサイド膜６が形成される。
【００２５】
よって、ソース・ドレイン拡散層３の境界部７における接合リーク特性が劣化してしまう問題がある。
【００２６】
なお、ゲート側壁２上の金属膜（Ｎｉ）５も、同様に、該加熱処理中に、マイグレーションを起こす。その結果、ゲート電極４の両側においては、ゲート側壁２上のＮｉがマイグレーションして、ゲート電極４へ流入する。これにより、ゲート電極４の両側において厚いシリサイド膜６が形成される。これにより、ＭＩＳＦＥＴの特性（しきい値電圧等）が変化してしまう問題がある。
【００２７】
そこで、本発明は、上記問題を解決可能な、ＭＩＳＦＥＴのソース・ドレイン・ゲート部のメタライゼーションを行うサリサイド技術に関する半導体装置の製造方法を提供する。
【００２８】
以下、本発明に係る各実施例について図面に基づいて説明する。
【実施例１】
【００２９】
本実施例では、ＭＩＳＦＥＴのソース・ドレイン・ゲート部のメタライゼーションを行うサリサイド技術に関する半導体装置の製造方法の一例について説明する。以下にその工程の概略の一例を示す。
１）通常のサリサイド技術と同様に、ＳｉまたはＳｉＧｅまたはＳｉCなどからなるソース・ドレイン拡散層を形成し、ウェハ全面にＰｔを含有するＮｉを成膜する。
２）第１の加熱処理を行いソース・ドレイン拡散層のＳｉやＳｉＧｅをシリサイド化して、Ｎｉシリサイド膜を形成する。
３）酸化雰囲気の加熱処理で、素子分離絶縁膜上などにある未反応のＮｉ膜を酸化して、Ｎｉ酸化膜を形成する。
４）該第１の加熱処理より高温の第２の加熱処理を行うことにより、Ｎｉシリサイド膜の組成をＳｉリッチにする。
５）王水により、Ｎｉ酸化膜とＰｔを除去する。
【００３０】
本発明の一の態様に係る半導体装置の製造方法においては、高温の第２の加熱処理を行う前に、素子分離絶縁膜上のＮｉを酸化させてＮｉ酸化物に変化させることにより、ソース・ドレイン拡散層へのＮｉ流入を防ぐ。
【００３１】
これにより、所望のシリサイド膜を形成し、ＭＩＳＦＥＴの接合リークを低減する。
【００３２】
以下、実施例１に係る、ＭＩＳＦＥＴを形成するための半導体装置の製造方法について、ＭＩＳＦＥＴのサリサイドプロセスに注目して詳細に説明する。
【００３３】
図４Ａないし図４Ｅは、実施例１に係る半導体装置の製造方法の各工程の断面を示す図である。
【００３４】
先ず、既述の比較例と同様に、シリコンを主成分とするシリコン基板（半導体基板）１０上部にＳｉＯ２やＳｉＮなどの絶縁体で構成された素子分離絶縁膜１を形成することにより、素子領域と素子分離領域を形成する。このシリコン基板１０の素子領域上にＭＩＳＦＥＴのゲート絶縁膜８、ポリシリコンからなるゲート電極４を積層し、例えば、リソグラフィ技術により、ゲート絶縁膜８、ゲート電極４をパターニングする。
【００３５】
そして、不純物を該素子領域に注入することにより、ゲート電極４を挟むようにシリコン基板１０の表面に、シリコンを主成分とするソース・ドレイン拡散層３を形成する。そして、このゲート電極４の両側に、ＳｉＯ２やＳｉＮなどの絶縁体で構成されたゲート側壁２を形成する。なお、ソース・ドレイン拡散層３およびゲート電極４には、ゲルマニウム（Ｇｅ）や炭素（Ｃ）等を含有していてもよい。
【００３６】
そして、図４Ａに示すように、素子分離絶縁膜１やゲート側壁２のＳｉＯ２やＳｉＮなどの表面上と、ソース・ドレイン拡散層３やゲート電極４のＳｉが表面に露出した表面上とに、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、金属を堆積する。これにより、シリサイドを行うための金属膜５を成膜する。
【００３７】
ここでは、シリサイド化のための該金属には、例えば、ニッケル（Ｎｉ）が選択される。なお、この金属は、コバルト、鉄、およびチタン等であってもよい。
【００３８】
また、金属膜５には、白金（Ｐｔ）、またはパラジウム（Ｐｄ）等の貴金属が含有されていてもよい。これにより、後に形成されるシリサイド膜の組成を、加熱処理により、所望の組成（例えば、ＮｉＳｉ）に制御し易くできる。
【００３９】
ここでは、金属膜５にはＰｔが含有されているものとする。この場合、該ＣＶＤで堆積される金属（Ｎｉ）にＰｔが含まれる。
【００４０】
次に、第１の加熱温度ｈｔ１（例えば、３００℃）の第１の加熱処理ｈ１により、ソース・ドレイン拡散層３のシリコンとソース・ドレイン拡散層３上の該金属（Ｎｉ）とを反応させる。これにより、ソース・ドレイン拡散層３の上部をシリサイド化してシリサイド膜１０６を形成する。
【００４１】
また、該第１の加熱処理ｈ１により、ゲート電極４のシリコンとゲート電極４上の該金属（Ｎｉ）とを反応させる。これにより、ゲート電極４の上部をシリサイド化してシリサイド膜１０６を形成する（図４Ｂ）。
【００４２】
なお、第１の加熱処理ｈ１は、例えば、窒素雰囲気で行われる。これにより、ソース・ドレイン拡散層２上およびゲート電極４上に選択的にＰｔを含有するシリサイド膜（Ｎｉシリサイド）１０６が形成され、素子分離絶縁膜１上およびゲート側壁２の表面上の金属膜（Ｎｉ）５は反応しないまま残る。
【００４３】
ここで、該比較例では後の王水でＮｉシリサイドが酸化されないように４００℃程度以上の加熱処理を行う必要があった。
【００４４】
しかし、本実施例１では、該第１の加熱処理ｈ１の第１の加熱温度ｈｔ１を、金属膜（Ｎｉ）５でマイグレーションしない程度の温度、例えば、４００℃以下、望ましくは３００℃程度とする。すなわち、この第１の加熱温度ｈｔ１は、該比較例の加熱処理の温度よりも低い。
【００４５】
これにより、素子分離絶縁膜１上およびゲート側壁２の表面上のＮｉが、マイグレーションすることにより、ソース・ドレイン拡散層３、ゲート電極４へ流入するのを抑制できる。すなわち、例えば、比較例の図２に示すように、シリサイド膜の膜厚が必要以上に増加するのを抑制することができる。
【００４６】
一方で、該第１の加熱処理ｈ１は低温熱処理（例えば３００℃）であるため、既述の図３に示すように、シリサイド膜の組成ＮｉＸＳｉは、Ｘ＞１となるＮｉリッチな組成になる。
【００４７】
次に、図４Ｃに示すように、シリサイド膜１０６を酸化させないようにして、素子分離絶縁膜１上およびゲート側壁２の表面上の金属膜５の少なくとも表面を選択的に酸化（酸化処理）して、金属酸化膜１０５を形成する。
【００４８】
すなわち、例えば、３００℃程度の酸化雰囲気で酸化処理（熱酸化）することにより、素子分離絶縁膜１上およびゲート側壁２の表面上の未反応のＮｉを酸化して、Ｎｉ酸化膜にする。このとき、未反応の金属（Ｎｉ）膜５を全て金属酸化膜にしてもよいし、表層部分だけ酸化してもよい。どの程度の金属酸化膜を形成するかは、境界近傍においてシリサイド膜１０６の膜厚を、どの程度薄くするかにより決めればよい。
【００４９】
この酸化処理の条件は、ソース・ドレイン拡散層３上に形成されたシリサイドは酸化されないか、酸化されても僅かで、シリサイド膜１０６の比抵抗などに影響のない程度にすることが望ましい。上述の３００℃程度の熱酸化処理は、この条件を満たす。
【００５０】
このように少なくとも金属膜５の表面を酸化して金属酸化膜１０５を形成することにより、後の加熱処理による金属（Ｎｉ）のマイグレーションの発生を抑制することができる。
【００５１】
なお、該酸化処理には、例えば、オゾン（O３）水等の酸化剤を含有した薬液による酸化（ウエット酸化）を適用してもよい。また、該酸化処理には、プラズマ酸素による酸化を適用してもよい。これらの方法は、熱酸化よりもより低温で金属酸化膜１０５を形成でき、シリサイド膜１０６の酸化をより抑制できる。
【００５２】
ここで、ソース・ドレイン拡散層３上に形成されたシリサイド膜１０６の酸化を抑制するためには、金属膜５がＰｔを含有していることが重要である。以下、この理由について詳細に説明する。
【００５３】
図５は、ソース・ドレイン拡散層３上に形成されたＮｉリッチな組成のシリサイド膜１０６の結晶状態を模式的に示す図である。
【００５４】
図５に示すように、金属膜５が、Ｐｔを含有することにより、Ｎｉリッチな組成のシリサイド膜１０６の結晶粒１０６ｇの結晶粒界、および、この結晶粒１０６ｇの表面には、ＰｔまたはＰｔシリサイドが自己整合的に形成される。この結晶粒１０６ｇの表面に形成されたＰｔまたはＰｔシリサイドが、酸化に対する保護層となる。この保護膜は、シリサイド膜１０６の表面全体に自己整合的に形成されることになる。
【００５５】
これにより、この図４Ｃに示す工程において、３００℃程度の酸化処理により、Ｎｉリッチな組成のシリサイド膜１０６の結晶粒１０６ｇの表面が酸化されることを、該保護膜が防ぐことになる。
【００５６】
つまり、該第１の加熱処理ｈ１の温度を３００℃程度まで低温化しても、Ｎｉリッチな組成のシリサイド膜１０６にＰｔを含有させることにより、該酸化処理においてシリサイド膜１０６の結晶粒１０６ｇの表面の酸化が抑制される。
【００５７】
以上のように、Ｎｉリッチな組成のシリサイド膜１０６にＰｔを含有させることによって、該第１の加熱処理ｈ１を３００℃程度まで低温化可能である。
【００５８】
これにより、本実施例においては、既述の比較例のように、素子分離上のＮｉがマイグレーションしてソース・ドレイン部へ流入し、ソース・ドレイン拡散層３の素子分離端のみに、厚いＮｉシリサイド膜が形成されるのを、抑制することができる。
【００５９】
ここで、既述の酸化処理の後に、そのまま王水による処理を行うと、ソース・ドレイン拡散層３のＮｉリッチなシリサイド膜１０６が酸化されてしまう。
【００６０】
そこで、図４Ｄに示すように、第１の加熱温度（例えば、３００℃）ｈｔ１よりも高い第２の加熱温度（例えば、４００℃）ｈｔ２の第２の加熱処理ｈ２により、シリサイド膜のシリコンの濃度を増加させる。すなわち、シリサイド膜の組成を、ＮｉＸＳｉ（Ｘ＞１）から、酸化に対する耐性が高いＮｉＳｉに、近づける。これにより、シリサイド膜１０６をシリコンの濃度がより高いシリサイド膜１０６ａにする。
【００６１】
また、既述のように、本実施例１では、素子分離絶縁膜１上およびゲート側壁２の表面上の金属（Ｎｉ）は、金属酸化膜１０５になっているため、マイグレーションが抑制され、ソース・ドレイン拡散層３、ゲート電極４へ流入することはない。
【００６２】
このように、ＳｉＯ２やＳｉＮ上の未反応のＮｉはＮｉ酸化膜へ変化させてから、高温の第２の加熱処理ｈ２を行っている。
【００６３】
次に、図４Ｅに示すように、素子分離絶縁膜１の表面上およびゲート側壁２の表面上の金属酸化膜１０５および金属膜５の未反応部分（図示せず）を選択的に除去する。
【００６４】
すなわち、金属酸化膜１０５および未反応の金属膜５を溶解しシリサイド膜１０６ａを溶解しない薬液により、素子分離絶縁膜１の表面上およびゲート側壁２の表面上の金属酸化膜１０５および未反応の金属を除去する。この薬液としては、シリサイド膜１０６ａが白金（Ｐｔ）、パラジウム（Ｐｄ）などの貴金属を含む場合、例えば、王水が選択される。また、シリサイド膜１０６ａが該貴金属を含まない場合は、硝酸過水（ＨＮＯ３+ H２O２）、塩酸過水（ＨＣｌ+ H２O２）、硫酸過水（H２ＳＯ４+ H２O２）、などの薬液を用いてもよい。
【００６５】
このとき、シリサイド膜１０６ａは、図４Ｄに示す第２の加熱処理ｈ２により形成された、Ｓｉリッチなシリサイド、具体的にはＮｉＳｉにより近い組成を有する。このため、シリサイド膜１０６ａは、王水により酸化されない。
【００６６】
以上の工程により、シリサイド化のための金属のマイグレーションを抑制して、所望の  膜厚を有するシリサイド膜を形成することができる。これにより、接合リーク特性の劣化を抑制し、所望の特性を有するＭＩＳＦＥＴを得ることができる。
【００６７】
ここで、既述の図４Ｂから図４Ｄに示す工程は、例えば、それぞれ、４００℃以下の窒素雰囲気の加熱処理、３００℃程度の酸化処理、４００℃以上の窒素雰囲気の加熱処理である。したがって、これらの処理を１つのシーケンス処理（すなわち、同一チャンバ内）で行ってもよい。
【００６８】
例えば、図４Ｂに示す工程の後に、加熱処理チャンバへウェハを導入後、まず、窒素雰囲気で４００℃未満の第１の加熱処理ｈ１、例えば３００℃の加熱処理を行う。そして、そのまま、酸素ガスを導入することで酸化処理を行う。
【００６９】
続いて、酸素ガスの導入を窒素雰囲気にしながら４００℃以上へ昇温して第２の加熱処理ｈ２を行う。
【００７０】
これにより、図４Ｂから図４Ｄに示す工程の処理を、一つの処理として（同一チャンバ内で）行うことができる。
【００７１】
図４Ｂに示す工程では、第１の加熱処理ｈ１は４００℃未満（例えば、３００℃）の窒素雰囲気で実施したが、以下に示す酸素を含む雰囲気でもよい。
【００７２】
すなわち、第１の加熱処理ｈ１は、ソース・ドレイン拡散層上にＮｉシリサイドを選択的に形成することが目的である。したがって、Ｎｉの酸化速度よりもＮｉのＳｉやＧｅに対する反応速度が速い状態になるように、酸素濃度と加熱処理温度を調整して加熱処理を行えばよい。
【００７３】
具体的には、酸素濃度１%以下で３００℃の加熱処理を第１の加熱処理ｈ１として実施すればよい。このように、酸素濃度を１%まで許容することで、続く図４Ｃに示す工程の酸化処理との交互の処理を一つの装置（同一チャンバ内）で行う場合に、チャンバ内の窒素置換処理を行う時間を短縮することができる。
【００７４】
上記と同様に、図４Ｄに示す工程における４００℃以上の高温の窒素雰囲気の第２の加熱処理ｈ２においても、酸素を含んでもよい。
【００７５】
特に、図４Ｄに示す工程の第２の加熱処理ｈ２では、１００%の酸素雰囲気で処理を行っても、ソース・ドレイン上のシリサイドはほとんど酸化されないことを発明者は確認している。
【００７６】
したがって、図４Ｃに示す工程と図４Ｄに示す工程とは、温度が異なるだけの酸化雰囲気の処理でもよい。
【００７７】
以上のような加熱処理シーケンスで、図４Ｂから図４Ｄに示す工程の処理を一つの処理として（同一チャンバ内で）行ってよい。
【００７８】
ここで、図６は、図４Ｂから図４Ｄに示す工程の処理を同一チャンバ内で行う場合のフローの一例を示す図である。
【００７９】
図６において、横軸は処理開始からの処理時間であり、縦軸は、左の軸が温度、右の軸が酸素濃度である。
【００８０】
図６に示すように、まず、時間ｔ１の区間では、酸素濃度１％以下で３００℃程度の第１の加熱処理ｈ１（図４Ｂに示す工程）を行う。
【００８１】
続いて、時間ｔ２の区間では、例えば１００%の酸素濃度で引き続き３００℃程度の酸化処理（図４Ｃに示す工程、ここでは、熱酸化）を行う。
【００８２】
続いて、時間ｔ３の区間では、酸素濃度は１％−１００%の何れでもよいが、例えば１%の酸素濃度で４００℃以上の第２の加熱処理ｈ２（図４Ｄに示す工程）を行う。
【００８３】
以降は、図４Ｅに示す工程により、素子分離絶縁膜１の表面上およびゲート側壁２の表面上の金属酸化膜１０５および金属膜５の未反応部分（図示せず）を選択的に除去する。
【００８４】
以上の工程によっても、既述のように、シリサイド化のための金属のマイグレーションを抑制して、所望の膜厚を有するシリサイド膜を形成することができる。これにより、接合リーク特性の劣化を抑制し、所望の特性を有するＭＩＳＦＥＴを得ることができる。
【００８５】
以上のように、本実施例に係る半導体装置の製造方法によれば、所望のシリサイド膜を形成することができ、特に、ＭＩＳＦＥＴの接合リークを低減することができる。
【００８６】
なお、本実施例においては、素子分離絶縁膜上などの未反応の金属を酸化させて、ソース・ドレイン拡散層上のシリサイド膜を酸化させなければよい。したがって、金属としては、既述のＮｉ等に限られず、金属酸化物を形成する金属であれば適用可能である。そして、シリサイド膜の表面にＰｔまたはＰｄを含む保護膜が形成される形態であれば適用可能である。
【実施例２】
【００８７】
実施例１では、特に、素子分離絶縁膜上の金属（Ｎｉ）がソース・ドレイン拡散層へ流入することによる問題を述べた。
【００８８】
しかし、例えば、ＮＡＮＤ型フラッシュメモリのＭＩＳＦＥＴであるメモリセルトランジスタのゲート電極上に、サリサイドプロセスによるシリサイド膜を形成する際に、特に、問題が生じ得る場合がある。
【００８９】
本実施例２では、このゲート電極上に、サリサイドプロセスによるシリサイド膜を形成する際に注目して、上記問題を解決する半導体装置の製造方法について述べる。
【００９０】
図７Ａないし図７Ｅは、実施例２に係る半導体装置の製造方法の各工程の断面を示す図である。
【００９１】
図７Ａに示すように、まず、半導体基板１０上に形成されたトンネル絶縁膜３０１上に、電荷を蓄積するための例えばポリシリコンで構成される浮遊ゲート電極（ＦＧ）３０２を形成する。さらに、この浮遊ゲート電極３０２上に絶縁膜３０３を介してポリシリコンで構成される制御ゲート電極（ＣＧ）３０４を形成する。
【００９２】
これらの電極をパターンニングすることにより、最小ゲート長で形成された電荷を書き込むメモリセルトランジスタＭＣと、ゲート長のより太い選択ゲートトランジスタＳＴとが形成される。なお、この選択ゲートトランジスタＳＴにおいて、絶縁膜３０３の開口部３０３ａを介して相互に接続されたポリシリコン（浮遊ゲート電極）３０２とポリシリコン（制御ゲート電極）３０４とが、選択ゲート電極ＳＧに相当する。
【００９３】
次に、図７Ｂに示すように、ＣＶＤ等により、ゲート電極間にＳｉＯ２やＳｉＮ等の絶縁膜を埋め込むことにより、ゲート電極の側面に層間絶縁膜３０７を形成する。さらに、ＣＭＰ（Ｃｈｅｍｉｃａｌ  ＭｅｃｈａＮｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により、平坦化する。これにより、制御ゲート電極（ＣＧ）３０４および選択ゲート電極（ＳＧ）３０４の上部が露出した構造が形成される。
【００９４】
次に、図７Ｃに示すように、ゲート電極の上部をシリサイド化するためのＮｉＰｔ等の金属で構成される金属膜３０８を、制御ゲート電極ＣＧ上、選択ゲート電極ＳＧ上、および層間絶縁膜３０７上に成膜する。
【００９５】
ここでは、シリサイド化のための該金属は、コバルト、鉄、およびチタン等であってもよい。
【００９６】
また、金属膜３０８には、白金（Ｐｔ）に代えて、パラジウム（Ｐｄ）等の貴金属が含有されていてもよい。これにより、後に形成されるシリサイド膜の組成を、加熱処理により、所望の組成（例えば、ＮｉＳｉ）に制御し易くできる。
【００９７】
ここで、図８Ａ、図８Ｂは、比較例の半導体装置の製造方法のサリサイドプロセスを用いて、ゲート電極の上部に、金属膜（ＮｉＰｔ）を形成する工程の断面を示す図である。
【００９８】
比較例の方法では、図７Ｃに示す工程の後、シリサイド化のための加熱処理は、４００℃程度を必要とする。このため、層間絶縁膜上３０７の金属膜（ＮｉＰｔ）３０８がマイグレーションして、ゲート電極へ流れ込む（図８Ａ）。
【００９９】
したがって、該加熱処理により、メモリセルトランジスタＭＣのようなゲート長が短い領域では、シリサイド膜（ＮｉＳｉ）３０９が厚くなる。一方、該加熱処理により、選択ゲートトランジスタＳＴなどゲート長が長い領域ではゲートの端部のみが厚くなる形状が形成される（図８Ｂ）。
【０１００】
これにより、選択ゲートトランジスタＳＴで最適なシリサイド膜（ＮｉＳｉ）３０９の膜厚を形成しようとすると、メモリセルトランジスタＭＣにおいて過剰に厚いシリサイド膜（ＮｉＳｉ）３０９が形成されることとなる。これにより、例えば、シリサイド膜３０９のＮｉＳｉが絶縁膜３０３まで到達してメモリセルトランジスタＭＣの閾値を変化させるといった問題を引き起こす。
【０１０１】
そこで、本実施例２では、実施例１と同様に、図７Ｃに示す工程の後、層間絶縁膜３０７上の金属膜（ＮｉＰｔ）３０８がマイグレーションしないような第１の加熱温度（３００℃程度）の第１の加熱処理ｈ１を行う。これにより、ＮｉＸＳｉ（Ｘ＞１）の組成を有するシリサイド膜３１０を形成する（図７Ｄ）。
【０１０２】
そして、未反応のＮｉＰｔの酸化処理を行って、後の第２の加熱処理ｈ２によるマイグレーションを抑制させる。そして、第２の加熱温度（４００℃以上）の第２の加熱処理ｈ２を行う。これにより、シリサイド膜３１０のシリコンの濃度を増加させる。すなわち、シリサイド膜３１０の組成を、ＮｉＸＳｉ（Ｘ＞１）から、酸化に対する耐性が高いＮｉＳｉに、近づける。
【０１０３】
以上により、層間絶縁膜３０７上のＮｉＰｔがマイグレーションによりゲート電極へ流入することを防ぐことができる。
【０１０４】
そして、最後に、王水により酸化したＮｉやＰｔをシリサイド膜（ＮｉＳｉ）に対して選択的に除去する。これにより、ゲート長が異なるメモリセルトランジスタおよび選択ゲートトランジスタのゲート電極上部に、等しい膜厚を有するシリサイド膜を形成することが可能になる（図７Ｅ）。
【０１０５】
以上のように、本実施例に係る半導体装置の製造方法によれば、所望のシリサイド膜を形成することができ、特に、ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタの所望のしきい値電圧を得ることができる。
【実施例３】
【０１０６】
実施例１では、金属膜（ＮｉＰｔ）５を成膜した後、第１の加熱処理ｈ１により、ソース・ドレイン拡散層３のシリコンとソース・ドレイン拡散層３上の金属（Ｎｉ）とを反応させる方法について述べた。
【０１０７】
本実施例３では、金属膜（ＮｉＰｔ）５を形成しながら、第１の加熱温度ｈ１の第１の加熱処理によりソース・ドレイン拡散層３のシリコンとソース・ドレイン拡散層３上の金属（Ｎｉ）とを反応させる方法について述べる。
【０１０８】
図９、図１０は、実施例３に係る半導体装置の製造方法の各工程の断面を示す図である。
【０１０９】
先ず、実施例１と同様に、シリコンを主成分とするシリコン基板（半導体基板）１０上部にＳｉＯ２やＳｉＮなどの絶縁体で構成された素子分離絶縁膜１を形成することにより、素子領域と素子分離領域を形成する。このシリコン基板１０の素子領域上にＭＩＳＦＥＴのゲート絶縁膜８、ポリシリコンからなるゲート電極４を積層し、例えば、リソグラフィ技術により、ゲート絶縁膜８、ゲート電極４をパターニングする。
【０１１０】
そして、不純物を該素子領域に注入することにより、ゲート電極４を挟むようにシリコン基板１０の表面に、シリコンを主成分とするソース・ドレイン拡散層３を形成する。そして、このゲート電極４の両側に、ＳｉＯ２やＳｉＮなどの絶縁体で構成されたゲート側壁２を形成する。なお、ソース・ドレイン拡散層３およびゲート電極４には、ゲルマニウム（Ｇｅ）や炭素（Ｃ）等を含有していてもよい。
【０１１１】
そして、図９に示すように、素子分離絶縁膜１やゲート側壁２のＳｉＯ２やＳｉＮなどの表面上と、ソース・ドレイン拡散層３やゲート電極４のＳｉが表面に露出した表面上とに、例えばスパッタにより、金属を堆積する。これにより、シリサイドを行うための金属膜５を成膜する。
【０１１２】
さらに、このスパッタによる金属膜５の成膜しながら第１の加熱温度ｈｔ１（例えば、３００℃）の第１の加熱処理ｈ１により、ソース・ドレイン拡散層３のシリコンとソース・ドレイン拡散層３上の該金属（Ｎｉ）とを反応させる。これにより、ソース・ドレイン拡散層３の上部をシリサイド化してシリサイド膜１０６を形成する。
【０１１３】
さらに、該第１の加熱処理ｈ１により、ゲート電極４のシリコンとゲート電極４上の該金属（Ｎｉ）とを反応させる。これにより、ゲート電極４の上部をシリサイド化してシリサイド膜１０６を形成する（図９）。全ての該金属がシリサイド反応した場合は、実施例１と比較して、加熱処理工程が省略されるので、スループットを向上することができる。
【０１１４】
なお、第１の加熱処理ｈ１により、全ての該金属がシリサイド反応していない場合は、金属膜５が残存するため、例えば、図１１に示すようになる。
【０１１５】
また、シリサイド化のための該金属には、例えば、ニッケル（Ｎｉ）が選択される。なお、この金属は、コバルト、鉄、およびチタン等であってもよい。
【０１１６】
また、金属膜５には、白金（Ｐｔ）、またはパラジウム（Ｐｄ）等の貴金属が含有されていてもよい。これにより、後に形成されるシリサイド膜の組成を、加熱処理により、所望の組成（例えば、ＮｉＳｉ）に制御し易くできる。
【０１１７】
ここでは、金属膜５にはＰｔが含有されているものとする。この場合、該スパッタで堆積される金属（Ｎｉ）にＰｔが含まれる。
【０１１８】
なお、第１の加熱処理ｈ１は、例えば、窒素雰囲気で行われる。これにより、ソース・ドレイン拡散層２上およびゲート電極４上に選択的にＰｔを含有するシリサイド膜（Ｎｉシリサイド）１０６が形成され、素子分離絶縁膜１上およびゲート側壁２の表面上の金属膜（Ｎｉ）５は反応しないまま残る。
【０１１９】
この第１の加熱処理ｈ１には、例えば、該スパッタと同時に、ホットプレートにより半導体基板１０を加熱する処理が含まれる。
【０１２０】
また、図１１に示すように、金属膜５が残存する場合は、金属膜５の形成後であって該酸化処理の前に、金属膜５を形成した装置（例えば、スパッタ装置）内において、第１の加熱処理ｈ１から継続する加熱処理（例えば、第１の加熱処理ｈ１と同じ条件）を実施してもよい。例えば、金属膜５の形成後であって該酸化処理の前に、該装置内のホットプレートによる該加熱処理を実施する。
【０１２１】
これにより、ソース・ドレイン拡散層３のシリコンとソース・ドレイン拡散層３上の未反応の該金属とを反応させ、且つ、ゲート電極４のシリコンとゲート電極４上の未反応の該金属とを反応させる。すなわち、所定の厚さを有するシリサイド膜１０６が形成され、所定の抵抗値を有するソース・ドレイン拡散層３、ゲート電極４を得ることができる。
【０１２２】
特に、該装置内のホットプレートによる該加熱処理を実施する場合は、金属膜５を形成した装置とは別の装置内で加熱処理する場合と比較して、スループットを向上することができる。
【０１２３】
次に、図１０に示すように、シリサイド膜１０６を酸化させないようにして、素子分離絶縁膜１上およびゲート側壁２の表面上の金属膜５の少なくとも表面を選択的に酸化（酸化処理）して、金属酸化膜１０５を形成する。
【０１２４】
すなわち、例えば、３００℃程度の酸化雰囲気で酸化処理（熱酸化）することにより、素子分離絶縁膜１上およびゲート側壁２の表面上の未反応のＮｉを酸化して、Ｎｉ酸化膜にする。このとき、未反応の金属（Ｎｉ）膜５を全て金属酸化膜にしてもよいし、表層部分だけ酸化してもよい。どの程度の金属酸化膜を形成するかは、境界近傍においてシリサイド膜１０６の膜厚を、どの程度薄くするかにより決めればよい。
【０１２５】
この酸化処理の条件は、ソース・ドレイン拡散層３上に形成されたシリサイドは酸化されないか、酸化されても僅かで、シリサイド膜１０６の比抵抗などに影響のない程度にすることが望ましい。上述の３００℃程度の熱酸化処理は、この条件を満たす。
【０１２６】
このように少なくとも金属膜５の表面を酸化して金属酸化膜１０５を形成することにより、後の加熱処理による金属（Ｎｉ）のマイグレーションの発生を抑制することができる。
【０１２７】
なお、該酸化処理には、例えば、オゾン（O３）水等の酸化剤を含有した薬液による酸化（ウエット酸化）を適用してもよい。また、該酸化処理には、プラズマ酸素による酸化を適用してもよい。これらの方法は、熱酸化よりもより低温で金属酸化膜１０５を形成でき、シリサイド膜１０６の酸化をより抑制できる。
【０１２８】
以降は、実施例１の図４Ｄから図４Ｅに示す工程と同様の工程が実施される。これにより、実施例１と同様に、シリサイド化のための金属のマイグレーションを抑制して、所望の膜厚を有するシリサイド膜を形成することができる。これにより、接合リーク特性の劣化を抑制し、所望の特性を有するＭＩＳＦＥＴを得ることができる。
【０１２９】
ここで、図１２は、スパッタによりシリコン基板上に形成されたＰｔを含有するＮｉシリサイド膜の比抵抗と該スパッタ時における第１の加熱処理ｈ１の温度との関係を示す図である。なお、図１２において、スパッタ後酸化処理有の条件（本実施例）は、該酸化処理後、第２の加熱処理ｈ２を行うものである。また、スパッタ後酸化処理無の条件（比較例）は、該スパッタ後、酸化処理をせずに、第２の加熱処理ｈ２を行うものである。
【０１３０】
図１２に示すように、スパッタ時の第１の加熱処理ｈ１の温度が、室温〜２００℃の場合、スパッタ後に酸化処理を行う条件は、スパッタ後に酸化処理を行わない条件と比較して、比抵抗が大きくなる。
【０１３１】
すなわち、スパッタ時の第１の加熱処理ｈ１の温度が、室温〜２００℃の場合、該スパッタ後の酸化処理により、未反応の金属が酸化される。これにより、その後の第２の加熱処理ｈ２を行っても、シリサイド膜が所定の膜厚まで形成されない。
【０１３２】
一方、図１２に示すように、スパッタ時の第１の加熱処理ｈ１の温度が、２２５℃〜２７５℃の場合、スパッタ後に酸化処理を行う条件は、スパッタ後に酸化処理を行わない条件と比較して、比抵抗が同程度になる。
【０１３３】
すなわち、スパッタ時の第１の加熱処理ｈ１の温度が、２２５℃〜２７５℃の場合、該第１の加熱処理ｈ１によりほとんどの該金属がシリコンと反応するため、該酸化処理により酸化される未反応の金属がほとんどない。これにより、その後の第２の加熱処理ｈ２を行ったときに、シリサイド膜が所定の膜厚まで形成される。
【０１３４】
このように、金属膜を成膜するスパッタ時に、第１の加熱処理ｈ１をすることにより、所定の膜厚を有するシリサイド膜を形成することができる。
【０１３５】
以上のように、本実施例３に係る半導体装置の製造方法によれば、所望のシリサイド膜を形成することができ、特に、ＭＩＳＦＥＴの接合リークを低減することができる。
【０１３６】
さらに、本実施例３では、金属膜の形成と同時にシリサイド膜を形成するので、実施例１と比較して、工程数が減ることになる。すなわち、実施例３では、スループット向上やコストダウンを図ることができる。
【０１３７】
なお、本実施例３においても、実施例１と同様に、素子分離絶縁膜上などの未反応の金属を酸化させて、ソース・ドレイン拡散層上のシリサイド膜を酸化させなければよい。したがって、金属としては、既述のＮｉ等に限られず、金属酸化物を形成する金属であれば適用可能である。そして、シリサイド膜の表面にＰｔまたはＰｄを含む保護膜が形成される形態であれば適用可能である。
【図面の簡単な説明】
【０１３８】
【図１Ａ】比較例であるＭＩＳＦＥＴのサリサイドプロセスの工程の断面を示す図である。
【図１Ｂ】図１Ａに続く、比較例であるＭＩＳＦＥＴのサリサイドプロセスの各工程の断面を示す図である。
【図１Ｃ】図１Ｂに続く、比較例であるＭＩＳＦＥＴのサリサイドプロセスの各工程の断面を示す図である。
【図２】図１Ｂに示す工程の素子分離領域と素子領域との境界近傍に注目した図である。
【図３】シリコン基板上に形成されたＰｔを含有するＮｉシリサイド膜の比抵抗と加熱処理の温度との関係を示す図である。
【図４Ａ】実施例１に係る半導体装置の製造方法の工程の断面を示す図である。
【図４Ｂ】図４Ａに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す図である。
【図４Ｃ】図４Ｂに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す図である。
【図４Ｄ】図４Ｃに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す図である。
【図４Ｅ】図４Ｄに続く、実施例１に係る半導体装置の製造方法の工程の断面を示す図である。
【図５】ソース・ドレイン拡散層３上に形成されたＮｉリッチな組成のシリサイド膜１０６の結晶状態を模式的に示す図である。
【図６】図４Ｂから図４Ｄに示す工程の処理を同一チャンバ内で行う場合のフローの一例を示す図である。
【図７Ａ】実施例２に係る半導体装置の製造方法の工程の断面を示す図である。
【図７Ｂ】図７Ａに続く、実施例２に係る半導体装置の製造方法の工程の断面を示す図である。
【図７Ｃ】図７Ｂに続く、実施例２に係る半導体装置の製造方法の工程の断面を示す図である。
【図７Ｄ】図７Ｃに続く、実施例２に係る半導体装置の製造方法の工程の断面を示す図である。
【図７Ｅ】図７Ｄに続く、実施例２に係る半導体装置の製造方法の工程の断面を示す図である。
【図８Ａ】比較例の半導体装置の製造方法のサリサイドプロセスを用いて、ゲート電極の上部に、金属膜（ＮｉＰｔ）を形成する工程の断面を示す図である。
【図８Ｂ】図８Ａに続く、比較例の半導体装置の製造方法のサリサイドプロセスを用いて、ゲート電極の上部に、金属膜（ＮｉＰｔ）を形成する工程の断面を示す図である。
【図９】実施例３に係る半導体装置の製造方法の工程の断面を示す図である。
【図１０】図９に続く、実施例３に係る半導体装置の製造方法の各工程の断面を示す図である。
【図１１】実施例３に係る半導体装置の製造方法の工程の断面を示す図である。
【図１２】スパッタによりシリコン基板上に形成されたＰｔを含有するＮｉシリサイド膜の比抵抗と該スパッタ時における第１の加熱処理ｈ１の温度との関係を示す図である。
【符号の説明】
【０１３９】
１  素子分離絶縁膜
２  ゲート側壁
３  ソース・ドレイン拡散層
４  ゲート電極
５  金属膜
６、１０６、１０６ａ  シリサイド膜
７  境界部分
８  ゲート絶縁膜
１０  半導体基板（シリコン基板）
１０５  金属酸化膜
１０６ｇ  結晶粒
３０１  トンネル絶縁膜
３０２  浮遊ゲート電極（ＦＧ）
３０３  絶縁膜
３０３ａ  開口部
３０４  制御ゲート電極（ＣＧ）
３０７  層間絶縁膜
３０８  金属膜
３０９、３１０  シリサイド膜
ＭＣ  メモリセルトランジスタ
ＳＴ  選択ゲートトランジスタ
ＳＧ  選択ゲート電極
【図１Ａ】
2010028084.tif 000003
【図１Ｂ】
2010028084.tif 000004
【図１Ｃ】
2010028084.tif 000005
【図２】
2010028084.tif 000006
【図３】
2010028084.tif 000007
【図４Ａ】
2010028084.tif 000008
【図４Ｂ】
2010028084.tif 000009
【図４Ｃ】
2010028084.tif 000010
【図４Ｄ】
2010028084.tif 000011
【図４Ｅ】
2010028084.tif 000012
【図５】
2010028084.tif 000013
【図６】
2010028084.tif 000014
【図７Ａ】
2010028084.tif 000015
【図７Ｂ】
2010028084.tif 000016
【図７Ｃ】
2010028084.tif 000017
【図７Ｄ】
2010028084.tif 000018
【図７Ｅ】
2010028084.tif 000019
【図８Ａ】
2010028084.tif 000020
【図８Ｂ】
2010028084.tif 000021
【図９】
2010028084.tif 000022
【図１０】
2010028084.tif 000023
【図１１】
2010028084.tif 000024
【図１２】
2010028084.tif 000025