(57)【要約】【課題】Ａ／Ｄ変換の特性を改善できるＡ／Ｄ変換回路、Ａ／Ｄ変換方法等の提供。【解決手段】Ａ／Ｄ変換回路は、比較回路１０と、逐次比較レジスタＳＡＲを有する制御回路２０と、制御回路２０からの逐次比較用データをＤ／Ａ変換する第１のＤ／Ａ変換回路ＤＡＣ１と、時間的に変化するコードデータをＤ／Ａ変換する第２のＤ／Ａ変換回路ＤＡＣ２を含む。比較回路１０は、入力信号のサンプリング信号とコード信号の加算信号と、Ｄ／Ａ出力信号とを比較する処理、或いはサンプリング信号と、Ｄ／Ａ出力信号とコード信号の加算信号とを比較する処理を行い、制御回路２０は、逐次比較結果データとコードデータとに基づき求められる出力データを入力信号のＡ／Ｄ変換データとして出力する。【選択図】図１
2010263399.tif 000002
【特許請求の範囲】
【請求項１】
比較回路と、
前記比較回路からの比較結果信号によりレジスタ値が設定される逐次比較レジスタを有し、逐次比較用データを出力する制御回路と、
前記制御回路からの前記逐次比較用データをＤ／Ａ変換して、前記逐次比較用データに対応するＤ／Ａ出力信号を出力する第１のＤ／Ａ変換回路と、
時間的に変化するコードデータをＤ／Ａ変換して、前記コードデータに対応するコード信号を出力する第２のＤ／Ａ変換回路を含み、
前記比較回路は、
入力信号のサンプリング信号と前記コード信号の加算信号と、前記Ｄ／Ａ出力信号とを比較する処理、或いは前記サンプリング信号と、前記Ｄ／Ａ出力信号と前記コード信号の加算信号とを比較する処理を行い、
前記制御回路は、
前記逐次比較レジスタの逐次比較結果データと前記コードデータとに基づき求められる出力データを、前記入力信号のＡ／Ｄ変換データとして出力することを特徴とするＡ／Ｄ変換回路。
【請求項２】
請求項１において、
前記第１のＤ／Ａ変換回路の最小分解能をＲＳ１、前記第２のＤ／Ａ変換回路の最小分解能をＲＳ２とした場合に、ＲＳ２≧ＲＳ１であることを特徴とするＡ／Ｄ変換回路。
【請求項３】
請求項１又は２において、
前記コードデータを生成して、前記第２のＤ／Ａ変換回路に対して出力するコードデータ生成部を含み、
前記コードデータ生成部は、
所定のデータ範囲内において、1又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるデータを、前記コードデータとして出力することを特徴とするＡ／Ｄ変換回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１のＤ／Ａ変換回路及び前記第２のＤ／Ａ変換回路は、電荷再分配型のＤ／Ａ変換回路であることを特徴とするＡ／Ｄ変換回路。
【請求項５】
請求項４において、
前記第１のＤ／Ａ変換回路は、
前記比較回路の比較ノードに一端が接続される複数のキャパシタを有する第１のキャパシタアレイ部と、
前記第１のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記逐次比較用データの上位ビットデータに基づきスイッチ制御される複数のスイッチ素子を有する第１のスイッチアレイ部と、
前記比較ノードと第１のノードとの間に設けられる第１の直列キャパシタと、
前記第１のノードに一端が接続される複数のキャパシタを有する第２のキャパシタアレイ部と、
前記第２のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記逐次比較用データの下位ビットデータに基づきスイッチ制御される複数のスイッチ素子を有する第２のスイッチアレイ部を含み、
前記第２のＤ／Ａ変換回路は、
前記比較ノードと第２のノードとの間に設けられる第２の直列キャパシタと、
前記第２のノードに一端が接続される複数のキャパシタを有する第３のキャパシタアレイ部と、
前記第３のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記コードデータに基づきスイッチ制御される複数のスイッチ素子を有する第３のスイッチアレイ部を含むことを特徴とするＡ／Ｄ変換回路。
【請求項６】
請求項５において、
前記コードデータを生成して、前記第２のＤ／Ａ変換回路に対して出力するコードデータ生成部を含み、
前記コードデータ生成部は、
前記逐次比較用データの下位ビットデータのデータ範囲内において、1又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるデータを、前記コードデータとして出力することを特徴とするＡ／Ｄ変換回路。
【請求項７】
請求項1乃至６のいずれかにおいて、
前記制御回路は、
前記サンプリング信号と前記コード信号の加算信号と、前記Ｄ／Ａ出力信号との比較処理が行われる場合に、前記逐次比較レジスタの前記逐次比較結果データから前記コードデータを減算する処理を行うことを特徴とするＡ／Ｄ変換回路。
【請求項８】
請求項1乃至６のいずれかにおいて、
前記制御回路は、
前記サンプリング信号と、前記Ｄ／Ａ出力信号と前記コード信号の加算信号との比較処理が行われる場合に、前記逐次比較レジスタの前記逐次比較結果データに前記コードデータを加算する処理を行うことを特徴とするＡ／Ｄ変換回路。
【請求項９】
請求項1乃至８のいずれかに記載のＡ／Ｄ変換回路を含むことを特徴とする電子機器。
【請求項１０】
比較回路と逐次比較レジスタとＤ／Ａ変換回路を有する逐次比較型のＡ／Ｄ変換回路におけるＡ／Ｄ変換方法であって、
時間的に変化するコードデータに対応するコード信号を生成し、
入力信号のサンプリング信号と前記コード信号の加算信号と、前記Ｄ／Ａ変換回路からのＤ／Ａ出力信号とを比較する処理、或いは前記サンプリング信号と、前記Ｄ／Ａ出力信号と前記コード信号の加算信号とを比較する処理を行い、
前記逐次比較レジスタからの逐次比較結果データと前記コードデータとに基づき求められる出力データを、前記入力信号のＡ／Ｄ変換データとして出力することを特徴とするＡ／Ｄ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換回路、電子機器及びＡ／Ｄ変換方法等に関する。
【背景技術】
【０００２】
従来より、アナログ信号をデジタルデータに変換するＡ／Ｄ変換回路として、逐次比較型のＡ／Ｄ変換回路が知られている。この逐次比較型のＡ／Ｄ変換回路は、比較回路と、逐次比較レジスタと、Ｄ／Ａ変換回路を備え、入力信号をサンプリング（サンプル・ホールド）した信号を逐次比較動作によりＡ／Ｄ変換することでデジタルデータを出力する。このような逐次比較型のＡ／Ｄ変換回路の従来技術としては特許文献１等に開示される技術が知られている。
【０００３】
このようなＡ／Ｄ変換回路では、その変換精度の大部分はＤ／Ａ変換回路の精度に依存する。そして、Ｄ／Ａ変換回路の精度を高めようとすると、キャパシタの面積（電荷再分配型の場合）が抵抗の面積（ラダー抵抗型の場合）が要因となって、回路が大規模化してしまう。一方、回路の大規模化を抑制するために、Ｄ／Ａ変換回路の回路に工夫を加えると、今度は、微分非直線性（Differential Non Linearity）や積分非直線性（Integral Non Linearity）の誤差が原因で、いわゆるミッシングコードが発生するなどの問題が生じる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−３２１７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の幾つかの態様によれば、Ａ／Ｄ変換の特性を改善できるＡ／Ｄ変換回路、電子機器、Ａ／Ｄ変換方法等を提供できる。
【課題を解決するための手段】
【０００６】
本発明の一態様は、比較回路と、前記比較回路からの比較結果信号によりレジスタ値が設定される逐次比較レジスタを有し、逐次比較用データを出力する制御回路と、前記制御回路からの前記逐次比較用データをＤ／Ａ変換して、前記逐次比較用データに対応するＤ／Ａ出力信号を出力する第１のＤ／Ａ変換回路と、時間的に変化するコードデータをＤ／Ａ変換して、前記コードデータに対応するコード信号を出力する第２のＤ／Ａ変換回路を含み、前記比較回路は、入力信号のサンプリング信号と前記コード信号の加算信号と、前記Ｄ／Ａ出力信号とを比較する処理、或いは前記サンプリング信号と、前記Ｄ／Ａ出力信号と前記コード信号の加算信号とを比較する処理を行い、前記制御回路は、前記逐次比較レジスタの逐次比較結果データと前記コードデータとに基づき求められる出力データを、前記入力信号のＡ／Ｄ変換データとして出力するＡ／Ｄ変換回路に関係する。
【０００７】
本発明の一態様によれば、逐次比較レジスタを有する制御回路からの逐次比較用データが第１のＤ／Ａ変換回路に入力されて、逐次比較用データに対応するＤ／Ａ出力信号が出力される。また時間的に変化するコードデータが第２のＤ／Ａ変換回路に入力されて、コードデータに対応するコード信号が出力される。そして入力信号のサンプリング信号とコード信号の加算信号と、Ｄ／Ａ出力信号とを比較する処理、或いはサンプリング信号と、Ｄ／Ａ出力信号とコード信号の加算信号とを比較する処理が行われる。そして逐次比較結果データとコードデータとに基づき求められる出力データが、入力信号のＡ／Ｄ変換データとして出力される。このようにすれば、時間的に変化するコードデータによりコードシフトが行われるようになり、Ａ／Ｄ変換の特性を改善できる。
【０００８】
また本発明の一態様では、前記第１のＤ／Ａ変換回路の最小分解能をＲＳ１、前記第２のＤ／Ａ変換回路の最小分解能をＲＳ２とした場合に、ＲＳ２≧ＲＳ１であってもよい。
【０００９】
このようにすれば、第１のＤ／Ａ変換回路の最小分解能ＲＳ１以上の大きさのコード信号の加算処理を行って、コードシフトを実現できるようになる。
【００１０】
また本発明の一態様では、前記コードデータを生成して、前記第２のＤ／Ａ変換回路に対して出力するコードデータ生成部を含み、前記コードデータ生成部は、所定のデータ範囲内において、1又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるデータを、前記コードデータとして出力してもよい。
【００１１】
このようにすれば、1又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるコードデータに対応するコード信号の加算処理が行われて、コードシフトが実現される。これにより、例えばＤＮＬ特性の悪化を周囲のコードに時間的に拡散させて、Ａ／Ｄ変換の特性を改善できる。
【００１２】
また本発明の一態様では、前記第１のＤ／Ａ変換回路及び前記第２のＤ／Ａ変換回路は、電荷再分配型のＤ／Ａ変換回路であってもよい。
【００１３】
なお第１、第２のＤ／Ａ変換回路の一部又は全部をラダー抵抗型で実現してもよい。
【００１４】
また本発明の一態様では、前記第１のＤ／Ａ変換回路は、前記比較回路の比較ノードに一端が接続される複数のキャパシタを有する第１のキャパシタアレイ部と、前記第１のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記逐次比較用データの上位ビットデータに基づきスイッチ制御される複数のスイッチ素子を有する第１のスイッチアレイ部と、前記比較ノードと第１のノードとの間に設けられる第１の直列キャパシタと、前記第１のノードに一端が接続される複数のキャパシタを有する第２のキャパシタアレイ部と、前記第２のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記逐次比較用データの下位ビットデータに基づきスイッチ制御される複数のスイッチ素子を有する第２のスイッチアレイ部を含み、前記第２のＤ／Ａ変換回路は、前記比較ノードと第２のノードとの間に設けられる第２の直列キャパシタと、前記第２のノードに一端が接続される複数のキャパシタを有する第３のキャパシタアレイ部と、前記第３のキャパシタアレイ部の前記複数のキャパシタの他端に接続され前記コードデータに基づきスイッチ制御される複数のスイッチ素子を有する第３のスイッチアレイ部を含んでもよい。
【００１５】
このような構成の第１のＤ／Ａ変換回路を用いれば、回路面積の増加を最小限に抑えながら、Ａ／Ｄ変換の高ビット化を図れる。またこのような構成の第２のＤ／Ａ変換回路を用いれば、サンプリング信号と、Ｄ／Ａ出力信号とコード信号の加算信号とを比較する処理を実現できる。
【００１６】
また本発明の一態様では、前記コードデータを生成して、前記第２のＤ／Ａ変換回路に対して出力するコードデータ生成部を含み、前記コードデータ生成部は、前記逐次比較用データの下位ビットデータのデータ範囲内において、1又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるデータを、前記コードデータとして出力してもよい。
【００１７】
このようにすれば逐次比較用データの１ＬＳＢに相当する電圧以上の範囲でコード信号を変化させてコードシフトを実現できる。
【００１８】
また本発明の一態様では、前記制御回路は、前記サンプリング信号と前記コード信号の加算信号と、前記Ｄ／Ａ出力信号との比較処理が行われる場合に、前記逐次比較レジスタの前記逐次比較結果データから前記コードデータを減算する処理を行ってもよい。
【００１９】
このようにすれば、サンプリング信号とコード信号の加算信号と、Ｄ／Ａ出力信号との比較処理が行われる場合に、コードデータの減算処理を行うことで、適正なＡ／Ｄ変換データを出力できるようになる。
【００２０】
また本発明の一態様では、前記制御回路は、前記サンプリング信号と、前記Ｄ／Ａ出力信号と前記コード信号の加算信号との比較処理が行われる場合に、前記逐次比較レジスタの前記逐次比較結果データに前記コードデータを加算する処理を行ってもよい。
【００２１】
このようにすれば、サンプリング信号と、Ｄ／Ａ出力信号とコード信号の加算信号との比較処理が行われる場合に、コードデータの加算処理を行うことで、適正なＡ／Ｄ変換データを出力できるようになる。
【００２２】
また本発明の他の態様は、上記のいずれかに記載のＡ／Ｄ変換回路を含む電子機器に関係する。
【００２３】
また本発明の他の態様は、比較回路と逐次比較レジスタとＤ／Ａ変換回路を有する逐次比較型のＡ／Ｄ変換回路におけるＡ／Ｄ変換方法であって、時間的に変化するコードデータに対応するコード信号を生成し、入力信号のサンプリング信号と前記コード信号の加算信号と、前記Ｄ／Ａ変換回路からのＤ／Ａ出力信号とを比較する処理、或いは前記サンプリング信号と、前記Ｄ／Ａ出力信号と前記コード信号の加算信号とを比較する処理を行い、前記逐次比較レジスタからの逐次比較結果データと前記コードデータとに基づき求められる出力データを、前記入力信号のＡ／Ｄ変換データとして出力するＡ／Ｄ変換方法に関係する。
【００２４】
本発明の他の態様によれば、コードデータに対応するコード信号が生成され、入力信号のサンプリング信号とコード信号の加算信号と、Ｄ／Ａ出力信号とを比較する処理、或いはサンプリング信号と、Ｄ／Ａ出力信号とコード信号の加算信号とを比較する処理が行われる。そして逐次比較結果データとコードデータとに基づき求められる出力データが、入力信号のＡ／Ｄ変換データとして出力される。このようにすれば、時間的に変化するコードデータによりコードシフトが行われるようになり、Ａ／Ｄ変換の特性を改善できる。
【図面の簡単な説明】
【００２５】
【図１】本実施形態のＡ／Ｄ変換回路の構成例。
【図２】Ａ／Ｄ変換回路の第１の比較例。
【図３】図３（Ａ）〜図３（Ｃ）は本実施形態のコードシフト手法の説明図。
【図４】本実施形態のＡ／Ｄ変換回路の詳細な構成例。
【図５】Ａ／Ｄ変換回路の動作を説明するための図。
【図６】Ａ／Ｄ変換回路の第２の比較例。
【図７】Ａ／Ｄ変換回路の第３の比較例。
【図８】寄生容量が及ぼす悪影響についての説明図。
【図９】図９（Ａ）、図９（Ｂ）はＤＮＬ、ＩＮＬの説明図。
【図１０】図１０（Ａ）、図１０（Ｂ）はＤＮＬのシミュレーション結果の例。
【図１１】本実施形態の全差動型のＡ／Ｄ変換回路の構成例。
【図１２】本実施形態の電子機器の構成例。
【発明を実施するための形態】
【００２６】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２７】
１．構成
図１に本実施形態のＡ／Ｄ変換回路の構成例を示す。このＡ／Ｄ変換回路は、比較回路１０．制御回路２０、第１のＤ／Ａ変換回路ＤＡＣ１、第２のＤ／Ａ変換回路ＤＡＣ２を含む。また、Ｓ／Ｈ（サンプル・ホールド）回路３０やコードデータ生成部９０を含むことができる。
【００２８】
なお、本実施形態のＡ／Ｄ変換回路は図１の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えばＳ／Ｈ回路３０の構成要素を省略し、Ｄ／Ａ変換回路に入力信号ＶＩＮのサンプル・ホールド機能を持たせてもよい。まだコードデータ生成部９０の構成要素を省略し、コードデータＣＤＡを外部から直接に入力してもよい。
【００２９】
比較回路１０は、コンパレータ（例えばヒステリシス機能付きコンパレータ）により実現され、例えば信号ＳＡＤＤと信号ＤＱの比較処理を行う。
【００３０】
制御回路２０は、逐次比較レジスタＳＡＲ（Successive Approximation Registor）を有し、逐次比較用データＲＤＡ（Ｄ／Ａ入力データ）を出力する。逐次比較レジスタＳＡＲは、比較回路１０からの比較結果信号ＣＰＱによりそのレジスタ値が設定されるレジスタである。例えば比較回路１０が、ＭＳＢのビットからＬＳＢのビットに至るまでの逐次比較処理を行った場合に、各ビットにおける比較処理結果（「１」、「０」）が、逐次比較レジスタＳＡＲの各レジスタ値として記憶される。
【００３１】
なお制御回路２０は、Ａ／Ｄ変換回路の各回路ブロックの制御処理も行うこともできる。例えばＤ／Ａ変換回路ＤＡＣ１、ＤＡＣ２に含まれるスイッチ素子（スイッチアレイ）のオン・オフ制御を行う。
【００３２】
Ｄ／Ａ変換回路ＤＡＣ１は、制御回路２０からの逐次比較用データＲＤＡのＤ／Ａ変換を行う。そして逐次比較用データＲＤＡに対応するＤ／Ａ出力信号ＤＱ（ＲＤＡをＤ／Ａ変換したアナログ信号）を出力する。このＤ／Ａ変換回路ＤＡＣ１は、キャパシタアレイを用いた電荷再分配型であってもよいし、その一部又は全部がラダー抵抗型であってもよい。
【００３３】
Ｄ／Ａ変換回路ＤＡＣ２は、コードデータＣＤＡをＤ／Ａ変換する。そしてコードデータＣＤＡに対応するコード信号ＳＣＤ（ＣＤＡをＤ／Ａ変換した信号）を出力する。ここでコードデータＣＤＡは時間的に変化するデータ（所定タイミング毎に変化するデジタルデータ）である。具体的には所定のデータ範囲内において、1又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるデータである。
【００３４】
なおこの場合のデータ範囲は、第１のデジタルデータを上限値とし、第２のデジタルデータを下限値とする範囲である。Ａ／Ｄ変換タイミングは例えばデジタルデータをアナログ信号に変換する各Ａ／Ｄ変換期間に対応するタイミングである。
【００３５】
Ｓ／Ｈ（サンプル・ホールド）回路３０は、Ａ／Ｄ変換の対象となる入力信号ＶＩＮをサンプル・ホールドする回路である。なお電荷再分配型の場合にはＳ／Ｈ回路３０の機能はＤ／Ａ変換回路により実現できる。
【００３６】
コードデータ生成部９０は、コードデータＣＤＡを生成してＤ／Ａ変換回路ＤＡＣ２に出力する。例えば所定データ範囲内において、1又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるコードデータＣＤＡを出力する。具体的には逐次比較用データの下位ビットデータのデータ範囲内において、1又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるコードデータＣＤＡを出力する。
【００３７】
そして本実施形態では比較回路１０は、入力信号ＶＩＮのサンプリング信号ＳＩＮ（ＶＩＮをサンプル・ホールドした信号）とコード信号ＳＣＤの加算信号ＳＡＤＤと、Ｄ／Ａ出力信号ＤＱとを比較する処理を行う。具体的には比較回路１０は、第１の入力端子に入力される加算信号ＳＡＤＤ（加算電圧）と第２の入力端子に入力されるＤ／Ａ出力信号ＤＱ（Ｄ／Ａ変換電圧）を比較する。なお、電荷再分配型の場合等では、比較回路１０は、サンプリング信号ＳＩＮと、Ｄ／Ａ出力信号ＤＱとコード信号ＳＣＤの加算信号とを比較する処理を行う。例えば信号ＳＩＮのサンプリング電圧と、信号ＤＱとＳＣＤの加算電圧を比較する。
【００３８】
そして制御回路２０は、逐次比較レジスタＳＡＲからの逐次比較結果データＱＤＡ（最終的なデータ）とコードデータＣＤＡとに基づき求められる出力データＤＯＵＴを、入力信号ＶＩＮのＡ／Ｄ変換データとして出力する。例えば制御回路２０は、図１のようにサンプリング信号ＳＩＮとコード信号ＳＣＤの加算信号ＳＡＤＤと、Ｄ／Ａ出力信号ＤＱとの比較処理が行われる場合には、逐次比較レジスタＳＡＲの逐次比較結果データＱＤＡからコードデータＣＤＡを減算する処理を行う。一方、後述する電荷再分配型のように、サンプリング信号ＳＩＮと、Ｄ／Ａ出力信号ＤＱとコード信号ＳＣＤの加算信号との比較処理が行われる場合には、逐次比較結果データＱＤＡにコードデータＣＤＡを加算する処理を行う。
【００３９】
次に本実施形態の動作についてＡ／Ｄ変換のビット数が８ビットである場合を例にとり説明する。
【００４０】
まずＳ／Ｈ回路３０が入力信号ＶＩＮをサンプル・ホールドしてサンプリング信号ＳＩＮを出力する。またコードデータ生成部９０は、所定のデータ範囲内（例えば００００〜１１１１）の任意のコードデータＣＤＡを出力し、Ｄ／Ａ変換回路ＤＡＣ２がＣＤＡに対応するコード信号ＳＣＤを出力する。
【００４１】
制御回路２０は、例えばＭＳＢのビットが「１」に設定された逐次比較用データＲＤＡ＝１０００００００を出力し、Ｄ／Ａ変換回路ＤＡＣ１がＲＤＡに対応するＤ／Ａ出力信号ＤＱを出力する。
【００４２】
そして比較回路１０は、サンプリング信号ＳＩＮにコード信号ＳＣＤを加算した信号ＳＡＤＤの電圧と、Ｄ／Ａ出力信号ＤＱの電圧を比較し、「１」又は「０」の比較結果信号ＣＰＱを出力する。例えば信号ＤＱの電圧の方が信号ＳＡＤＤの電圧よりも大きければ「１」を出力し、小さければ「０」を出力する。これにより逐次比較レジスタＳＡＲのレジスタ値のＭＳＢのビットには「１」又は「０」が設定される。
【００４３】
次に制御回路２０は、ＭＳＢの次のビットが「１」に設定された逐次比較用データＲＤＡ＝１１００００００又は０１００００００を出力する。例えばＭＳＢの比較結果が「１」である場合にはＲＤＡ＝１１００００００を出力し、「０」である場合にはＲＤＡ＝０１００００００を出力する。するとＤ／Ａ変換回路ＤＡＣ１はＲＤＡに対応するＤ／Ａ出力信号ＤＱを出力する。
【００４４】
そして比較回路１０は、サンプリング信号ＳＩＮにコード信号ＳＣＤを加算した信号ＳＡＤＤの電圧と、Ｄ／Ａ出力信号ＤＱの電圧を比較し、「１」又は「０」の比較結果信号ＣＰＱを出力する。これにより逐次比較レジスタＳＡＲのレジスタ値のＭＳＢの次のビットには「１」又は「０」が設定される。
【００４５】
以上のような逐次比較動作を、ＭＳＢのビットからＬＳＢのビットに至るまで実行することで、最終的な逐次比較結果データＱＤＡが取得される。即ち入力信号ＶＩＮの電圧とＤ／Ａ出力信号ＤＱの電圧が等しくなるように逐次比較動作を行うことで、最終的な逐次比較結果データＱＤＡが取得される。そして、取得された逐次比較結果データＱＤＡからコードデータＣＤＡを減算したデータが、入力信号ＶＩＮをＡ／Ｄ変換したデータＤＯＵＴとして出力される。
【００４６】
図２に、本実施形態の第１の比較例のＡ／Ｄ変換回路を示す。この第１の比較例ではコードデータ生成部９０や第２のＤ／Ａ変換回路ＤＡＣ２は設けられていない。そしてこの第１の比較例では、図３（Ａ）に示すように、例えばＤＮＬの誤差等が原因で特定のコードでミッシングコードが発生する。例えばＤＮＬが１ＬＳＢを超えると、出力コードが存在しないコードが発生するというミッシングコードの現象が生じる。
【００４７】
この点、本実施形態によれば、このようなミッシングコードが発生したとしても、時間的に変化するコードデータＣＤＡの信号ＳＣＤを、サンプリング信号ＳＩＮに加算することで、図３（Ｂ）に示すようなコードシフトが行われる。なお図３（Ｂ）の実線はコードシフト後の特性を表すものであり、破線はコードシフト前の特性を表すものである。
【００４８】
即ち本実施形態では１又は複数回のＡ／Ｄ変換タイミング毎にコードデータＣＤＡを異なった値にすることで、図３（Ｂ）に示すように、ミッシングコードが発生するコードの場所が1又は複数回のＡ／Ｄ変換タイミング毎に変化する。例えば０００１００００のコードでミッシングコードが発生したとしても、その場所が、０００１０００１や０００１００１０や００００１１１１の場所にシフトする。この結果、長い時間範囲で見ると、図３（Ｃ）に示すようにＤＮＬやＩＮＬが改善され、ミッシングコードの現象が生じない良好な特性を得ることができる。即ち、ある特定のコードで発生していたＤＮＬ特性の悪化（ミッシングコード）を、時間的に変化するコードデータＣＤＡにより周囲のコードに拡散させることで、特性の改善を図っている。
【００４９】
以上のように、本実施形態によれば、コードデータＣＤＡを発生して加算するという簡素な処理により、ミッシングコードの発生を防止し、Ａ／Ｄ変換回路のＤＮＬやＩＮＬの特性を改善することに成功している。
【００５０】
２．詳細な構成例
図４に本実施形態のＡ／Ｄ変換回路の詳細な構成例を示す。図４は、図１のＤＡＣ１、ＤＡＣ２、比較回路１０の詳細な構成例を示すものであり、ＤＡＣ１、ＤＡＣ２は電荷再分配型のＤ／Ａ変換回路により構成される。
【００５１】
具体的には第１のＤ／Ａ変換回路ＤＡＣ１は、第１のキャパシタアレイ部４１と第１のスイッチアレイ部５１を含む。また比較ノードＮＣと第１のノードＮ１との間に設けられる第１の直列キャパシタＣＳ１を含む。またＤＡＣ１は、第２のキャパシタアレイ部４２と第２のスイッチアレイ部５２を含む。またサンプリング期間において、ノードＮＣ、Ｎ１をＧＮＤ（ＡＧＮＤ）に設定するためのスイッチ素子ＳＳ１、ＳＳ２を含む。
【００５２】
なお、ノードＮ１に対して第３の直列キャパシタの一端を接続し、この第３の直列キャパシタの他端側に、キャパシタアレイ部４２、スイッチアレイ部５２と同様の構成のキャパシタアレイ部、スイッチアレイ部を設けてもよい。
【００５３】
ＤＡＣ１の第１のキャパシタアレイ部４１は、複数のキャパシタＣＡ１〜ＣＡ４を含む。これらのキャパシタＣＡ１〜ＣＡ４は、その一端が比較回路１０の比較ノードＮＣに接続される。ここで比較ノードＮＣ（サンプリングノード）は、比較回路１０の第１の入力端子（反転入力端子）に接続されるノードであり、比較回路１０の第２の入力端子（非反転入力端子）はＧＮＤに設定される。またキャパシタＣＡ１〜ＣＡ４はバイナリで重み付けされており、例えばＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４の容量値は、４ビットの場合にはＣ、２Ｃ、４Ｃ、８Ｃになっている。また第１のキャパシタアレイ部４１は、ダミーキャパシタＣＤＭも含む。
【００５４】
ＤＡＣ１の第１のスイッチアレイ部５１は、複数のスイッチ素子ＳＡ１〜ＳＡ４を含む。これらのスイッチ素子ＳＡ１〜ＳＡ４は、第１のキャパシタアレイ部４１のキャパシタＣＡ１〜ＣＡ４の他端に接続される。そしてスイッチ素子ＳＡ１〜ＳＡ４は、逐次比較用データＲＤＡの上位ビットのデータ（例えばＲＤＡが８ビットの場合には上位の４ビットのデータ）に基づきスイッチ制御される。
【００５５】
ＤＡＣ１の第２のキャパシタアレイ部４２は、複数のキャパシタＣＢ１〜ＣＢ４を含む。これらのキャパシタＣＢ１〜ＣＢ４は、その一端が第１のノードＮ１に接続される。ここで第１のノードＮ１は、一端が比較ノードＮＣに接続される直列キャパシタＣＳ１の他端側のノードである。またキャパシタＣＢ１〜ＣＢ４はバイナリで重み付けされており、例えばＣＢ１、ＣＢ２、ＣＢ３、ＣＢ４の容量値は、４ビットの場合にはＣ、２Ｃ、４Ｃ、８Ｃになっている。
【００５６】
ＤＡＣ１の第２のスイッチアレイ部５２は、複数のスイッチ素子ＳＢ１〜ＳＢ４を含む。これらのスイッチ素子ＳＢ１〜ＳＢ４は、第２のキャパシタアレイ部４２のキャパシタＣＢ１〜ＣＢ４の他端に接続される。そしてスイッチ素子ＳＢ１〜ＳＢ４は、逐次比較用データＲＤＡの下位ビットのデータ（例えばＲＤＡが８ビットの場合には下位の４ビットのデータ）に基づきスイッチ制御される。
【００５７】
第２のＤ／Ａ変換回路ＤＡＣ２は、比較ノードＮＣと第２のノードＮ２との間に設けられる第２の直列キャパシタＣＳ２を含む。また第３のキャパシタアレイ部４３と第３のスイッチアレイ部５３を含む。またサンプリング期間において、第２のノードＮ２をＧＮＤに設定するためのスイッチ素子ＳＳ３を含む。
【００５８】
ＤＡＣ２の第３のキャパシタアレイ部４３は、複数のキャパシタＣＣ１〜ＣＣ４を含む。これらのキャパシタＣＣ１〜ＣＣ４は、その一端が第２のノードＮ２に接続される。ここで第２のノードＮ２は、一端が比較ノードＮＣに接続される直列キャパシタＣＳ２の他端側のノードである。またキャパシタＣＣ１〜ＣＣ４はバイナリで重み付けされており、例えばＣＣ１、ＣＣ２、ＣＣ３、ＣＣ４の容量値は、４ビットの場合にはＣ、２Ｃ、４Ｃ、８Ｃになっている。
【００５９】
ＤＡＣ２の第３のスイッチアレイ部５３は、複数のスイッチ素子ＳＣ１〜ＳＣ４を含む。これらのスイッチ素子ＳＣ１〜ＳＣ４は、第３のキャパシタアレイ部４３のキャパシタＣＣ１〜ＣＣ４の他端に接続される。そしてスイッチ素子ＳＣ１〜ＳＣ４は、コードデータＣＤＡに基づきスイッチ制御される。
【００６０】
即ち図１のコードデータ生成部９０は、Ｄ／Ａ変換回路ＤＡＣ２に対してコードデータＣＤＡを出力し、このコードデータＣＤＡに基づいてスイッチ素子ＳＣ１〜ＳＣ４はスイッチ制御される。例えばコードデータ生成部９０は、逐次比較用データＲＤＡの下位ビットデータのデータ範囲内において、1又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるデータを、コードデータＣＤＡとして出力する。
【００６１】
具体的には図４の８ビットのＡ／Ｄ変換の場合には、逐次比較用データＲＤＡの下位の４ビットのデータ範囲内において、コードデータＣＤＡを変化させる。例えば００００〜１１１１のデータ範囲内（或いは００００〜１１１１よりも狭いデータ範囲内）においてコードデータＣＤＡをランダムに変化させて、Ｄ／Ａ変換回路ＤＡＣ２のスイッチアレイ部５３のスイッチ素子ＳＣ１〜ＳＣ４をスイッチ制御する。このときＤ／Ａ変換回路ＤＡＣ１のスイッチアレイ部５２のスイッチ素子ＳＢ１〜ＳＢ４も、逐次比較用データＲＤＡの下位の４ビットのデータによりスイッチ制御される。このように、コードデータＣＤＡを変化させる範囲を、ＤＡＣ１のスイッチ素子ＳＢ１〜ＳＢ４をスイッチ制御する逐次比較用データＲＤＡのデータ範囲内に設定することで、ミッシングコードの発生を効果的に防止できる。
【００６２】
なお、Ｄ／Ａ変換回路ＤＡＣ１の最小分解能（ＬＳＢに相当する電圧、量子化電圧）をＲＳ１とし、Ｄ／Ａ変換回路ＤＡＣ２の最小分解能をＲＳ２としたとする。この場合に図４ではＲＳ２＝ＲＳ１になっている。具体的には例えば直列キャパシタＣＳ１とＣＳ２の容量値は同一（ほぼ同一）になっており、ＤＡＣ１のＬＳＢに相当するキャパシタＣＢ１の容量値と、ＤＡＣ２のＬＳＢに相当するキャパシタＣＣ１の容量値も同一（ほぼ同一）になっている。即ちＤＡＣ２は、ＤＡＣ１の最小分解能ＲＳ１（ＬＳＢ）未満のノイズ電圧ではなく、ノイズ電圧よりも大きなコード電圧を出力している。このようにすることで図３（Ｂ）に示すようなコードシフトを実現できる。なおＲＳ２＝ＲＳ１には限定されず、ＲＳ２≧ＲＳ１であってもよい。
【００６３】
次に、図５を用いて本実施形態の動作について詳細に説明する。図５に示すように、入力信号ＶＩＮのサンプリング期間では、メインのＤ／Ａ変換回路ＤＡＣ１のスイッチ素子ＳＳ１、ＳＳ２がオンになり、ノードＮＣ、Ｎ１がＧＮＤに設定される。またＤ／Ａ変換回路ＤＡＣ１のスイッチ素子ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４を介して、キャパシタＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４の他端がＶＩＮの電圧レベルに設定される。
【００６４】
これにより入力信号ＶＩＮのサンプリングが行われる。そしてスイッチ素子ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４がオフすると、そのタイミングでの入力信号ＶＩＮの電圧がホールドされる。なおサンプリング期間では、ダミーキャパシタ用のスイッチ素子ＳＤＭを介して、ダミーキャパシタＣＤＭの他端がＶＩＮの電圧レベルに設定される。
【００６５】
またサンプリング期間では、コードシフト用のＤ／Ａ変換回路ＤＡＣ２のスイッチ素子ＳＳ３がオンになり、ノードＮ２がＧＮＤに設定される。またスイッチ素子ＳＣ１〜ＳＣ４を介して、キャパシタＣＣ１〜ＣＣ４の他端がＧＮＤに設定される。これによりキャパシタＣＣ１〜ＣＣ４の両端がＧＮＤに設定され、電荷が蓄積されない状態になる。
【００６６】
次に、Ａ／Ｄ変換の逐次比較期間になると、メインのＤ／Ａ変換回路ＤＡＣ１のスイッチ素子ＳＳ１、ＳＳ２がオフになる。またダミーキャパシタ用のスイッチ素子ＳＤＭの他端はＧＮＤに設定される。
【００６７】
そして、逐次比較用データＲＤＡの各ビットに基づいて、ＤＡＣ１のスイッチ素子ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４がスイッチ制御され、キャパシタＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４の他端はＶＲＥＦ又はＧＮＤに設定される。
【００６８】
例えば逐次比較用データがＲＤＡ＝１０００００００である場合には、ＲＤＡのＭＳＢに対応するキャパシタＣＡ４の他端は基準電圧ＶＲＥＦに設定される。また、他のキャパシタＣＡ３〜ＣＡ１、ＣＢ４〜ＣＢ１の他端はＧＮＤに設定される。
【００６９】
また逐次比較用データがＲＤＡ＝１０００１０００である場合には、キャパシタＣＡ４とＣＢ４の他端はＶＲＥＦに設定される。また、他のキャパシタＣＡ３〜ＣＡ１、ＣＢ３〜ＣＢ１の他端はＧＮＤに設定される。
【００７０】
またＡ／Ｄ変換の逐次比較期間になると、コードシフト用のＤ／Ａ変換回路ＤＡＣ２のスイッチ素子ＳＳ３がオフになる。そして、コードデータＣＤＡの各ビットに基づいて、ＤＡＣ２のスイッチ素子ＳＣ１〜ＳＣ４がスイッチ制御され、キャパシタＣＣ１〜ＣＣ４の他端はＶＲＥＦ又はＧＮＤに設定される。
【００７１】
例えばコードデータがＣＤＡ＝１０００である場合には、キャパシタＣＣ４の他端はＶＲＥＦに設定され、他のキャパシタＣＣ３〜ＣＣ１の他端はＧＮＤに設定される。またコードデータがＣＤＡ＝１１００である場合には、キャパシタＣＣ４、ＣＣ３の他端はＶＲＥＦに設定され、他のキャパシタＣＣ２、ＣＣ１の他端はＧＮＤに設定される。
【００７２】
この場合にコードデータＣＤＡは、図５に示す１回のＡ／Ｄ変換タイミング毎に変化する。即ちサンプリング期間及び逐次比較期間により構成される１回のＡ／Ｄ変換期間毎にコードデータＣＤＡは変化する。なお複数回のＡ／Ｄ変換タイミング毎にコードデータＣＤＡを変化させてもよい。
【００７３】
図４の電荷再分配型のＡ／Ｄ変換回路においては、ＶＩＮのサンプリング信号（サンプリング電圧）と、Ｄ／Ａ出力信号とコード信号（コード電圧）の加算信号（加算電圧）との比較処理が行われる。この場合には図１の制御回路２０は、逐次比較レジスタＳＡＲの逐次比較結果データＱＤＡにコードデータＣＤＡを加算する処理を行うことになる。
【００７４】
具体的にはサンプリング期間においては、入力信号ＶＩＮに応じた電荷がキャパシタＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４に蓄積される。そして、このＶＩＮに応じて蓄積された電荷と、逐次比較期間において逐次比較用データＲＤＡ及びコードデータＣＤＡに応じてキャパシタＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４、ＣＣ１〜ＣＣ４に蓄積された電荷とが比較される。そして、両者の電荷が一致した時の逐次比較用データＲＤＡが、逐次比較結果データＱＤＡとして逐次比較レジスタＳＡＲから出力される。そして、この逐次比較結果データＱＤＡにコードデータＣＤＡを加算したデータが、入力信号ＶＩＮをＡ／Ｄ変換したデータＤＯＵＴとして出力されることになる。このようにすることで、図３（Ｂ）に示すようなコードデータＣＤＡによるコードシフトを実現しながら、適正なＡ／Ｄ変換データを出力できるようになる。
【００７５】
図６に本実施形態の第２の比較例のＡ／Ｄ変換回路を示す。この第２の比較例は、図２の第１の比較例を電荷再分配型で実現した例であり、Ｄ／Ａ変換回路ＤＡＣ（及びＳ／Ｈ回路３３０）は、キャパシタアレイ部３２１、スイッチアレイ部３３１、スイッチ素子ＳＳにより実現される。
【００７６】
Ａ／Ｄ変換回路の変換精度を決める大きな要因となるのは、ＤＡＣの変換精度である。図６の第２の比較例において、ＤＡＣの分解能をｎビットとすると、キャパシタアレイ部３２１は、バイナリに重み付けされたｎ個のキャパシタＣＡ１〜ＣＡｎと、１個のダミーキャパシタＣＤＭにより構成される。そしてサンプリング期間では、キャパシタＣＡ１〜ＣＡｎの他端は入力信号ＶＩＮに接続され、比較ノードＮＣはＧＮＤに設定される。
【００７７】
そして逐次比較期間において、最上位ビットであるＭＳＢから順次、逐次比較処理が行われる。具体的には、キャパシタＣＡ１〜ＣＡｎの他端を、スイッチアレイ部３３１のスイッチ素子ＳＡ１〜ＳＡｎを用いて、Ｄ／Ａ変換回路の入力値に応じて、基準電圧ＶＲＥＦもしくはＧＮＤに接続されるかを切り替える。これより比較回路３１０の反転入力端子の比較ノードＮＣの電圧は、ＤＡＣの出力値からＶＩＮのサンプリング電圧を引いた電圧になる。
【００７８】
しかしながら、図６の第２の比較例では、Ａ／Ｄ変換回路の分解能を例えば１２ビットにするために、ＤＡＣの分解能を１２ビットにすると、合計で２１２×Ｃの容量値が必要になってしまう。このため、回路が大規模化すると共に、キャパシタを充電するために大きな電流が必要になってしまう。Ａ／Ｄ変換回路の分解能を高くするほど、この傾向は強くなるため、図６の第２の比較例には高ビット化に限界があるという問題がある。
【００７９】
図７にＡ／Ｄ変換の第３の比較例を示す。この第３の比較例は、上述の第２の比較例の問題を解決するために、直列キャパシタＣＳを設け、バイナリに重み付けされたキャパシタを複数段にする構成にしている。即ち、一端が比較ノードＮＣに接続され、他端がノードＮ１に接続される直列キャパシタＣＳを設ける。また比較ノードＮＣに接続されるキャパシタアレイ部３４１及びそのスイッチ制御を行うスイッチアレイ部３５１と、ノードＮ１に接続されるキャパシタアレイ部３４２及びそのスイッチ制御を行うスイッチアレイ部３５２を設ける。
【００８０】
図７の第３の比較例の構成によれば、例えばキャパシタアレイ部３４１のキャパシタＣＡ１の容量値と、キャパシタアレイ部３４２のキャパシタＣＢ１の容量値を同じにできる。従って８ビットの場合を例にとると、図６の第２の比較例では２８×Ｃの容量値が必要になるが、図７の第３の比較例では２５×Ｃの容量値で済む。このため、回路の小面積化を図れると共にキャパシタの充電電流も小さくできる。
【００８１】
ところが、図７の第３の比較例では、ノードＮ１に寄生する容量がＤＡＣのＤＮＬ（Differential Non Linearity）やＩＮＬ（Integral Non Linearity）を劣化させるという問題が生じる。これは、バイナリごとに重み付けされた容量比が、寄生容量によって狂うことが原因である。この悪影響は、図７の８ビットの場合を例にとると、ＬＳＢから５ビット目が変化するコード付近で顕著に生じる。具体的には００００１１１１と０００１００００（ＭＳＢが先頭）の変わり目で生じ、図３（Ａ）に示すようなミッシングコードの問題が発生する。
【００８２】
このような問題を解決する手法として、直列キャパシタＣＳの容量値をトリミングして、特性を微調整する手法も考えられる。しかしながら、トリミングだけでは、トリミングできる容量単位や範囲に限界がある。また製造工程にトリミング工程が必要になり、高コスト化等を招く。またＡ／Ｄ変換データをデジタル補正するデジタル補償処理などを行って、高精度化を図る手法も考えられるが、処理が繁雑化すると共に余分な処理が必要になってしまうという問題がある。
【００８３】
次に、図８を用いて、ノードＮＣ、Ｎ１に寄生容量ＣＰ１、ＣＰ２が付加された場合のＳＡＲ型ＡＤＣの理論式について説明する。寄生容量ＣＰ１、ＣＰ２を含まない理論式は、ＣＰ１、ＣＰ２を０にすれば導出できる。なお、キャパシタＣＡ１及びＣＢ１、ＣＡ２及びＣＢ２、ＣＡ３及びＣＢ３、ＣＡ４及びＣＢ４の容量値を、各々、Ｃ、２Ｃ、４Ｃ、８Ｃとする。また直列キャパシタＣＳの容量値をＣとする。またダミーキャパシタＣＤＭは、サンプリング時に充電される電荷量を調整する目的（フルスケール調整）で用いられるものであるが、ここでは説明の簡素化のためにダミーキャパシタＣＤＭの容量値は無視する。
【００８４】
図８はサンプリング期間でのスイッチ素子の状態を示している。このサンプリング期間においてノードＮＣに充電される電荷量Ｑ１は下式（１）のように表される。
【００８５】
【数１】
2010263399.tif 000003
【００８６】
またサンプリング期間においてノードＮ１に充電される電荷量Ｑ２は下式（２）のように表される。
【００８７】
【数２】
2010263399.tif 000004
【００８８】
なお直列キャパシタＣＳ及び寄生容量ＣＰ１、ＣＰ２は、両端の電圧がＧＮＤ（接地電位）であるため、電荷は充電されない。
【００８９】
次に、逐次比較期間でのノードＮＣの電圧Ｖ１とノードＮ１の電圧Ｖ２を求める。例えば図８において、スイッチ素子ＳＢ１〜ＳＢ４は、逐次比較用データＲＤＡの下位の４ビットＤ０〜Ｄ３によりスイッチ制御され、スイッチ素子ＳＡ１〜ＳＡ４は、ＲＤＡの上位の４ビットＤ４〜Ｄ７によりスイッチ制御される。具体的には、ビットＤｉ＝１（０≦ｉ≦７）の場合にはＶＩＮに接続され、ビットＤｉ＝０の場合にはＧＮＤに接続される。この場合に、逐次比較期間においてノードＮＣ、Ｎ１に蓄積される電荷量Ｑ１、Ｑ２は下式（３）、（４）のように表される。
【００９０】
【数３】
2010263399.tif 000005
【００９１】
【数４】
2010263399.tif 000006
【００９２】
そして電荷保存の法則により、式（１）と式（３）の電荷量Ｑ１は等しく、式（２）と式（４）の電荷量Ｑ２は等しい。また、逐次比較用データＲＤＡの全てのビットＤ０〜Ｄ７についての比較動作が完了したときには、比較回路３１０の反転入力端子のノードＮＣの電圧は、非反転入力端子のＧＮＤと等しくなるため、下式（５）が成立する。
【００９３】
【数５】
2010263399.tif 000007
【００９４】
従って、式（１）〜（５）の連立方程式をＶＩＮについて解くと、下式（６）が導かれる。
【００９５】
【数６】
2010263399.tif 000008
【００９６】
式（６）から明らかなように、ＶＩＮのＡ／Ｄ変換結果には、ノードＮＣの寄生容量ＣＰ１の影響はなく、ノードＮ２の寄生容量ＣＰ２だけが特性に悪影響を与える。従って、寄生容量ＣＰ２の悪影響を低減するために直列キャパシタＣＳのトリミングが必要になる。また式（６）から、寄生容量ＣＰ２の悪影響はＤ４以上のビットに対応するスイッチ素子の接続が変化するときに現れ、これにより図３（Ａ）に示すようなミッシングコードが発生することが理解される。
【００９７】
なお、図９（Ａ）、図９（Ｂ）はＤＮＬ、ＩＮＬの説明図である。図９（Ａ）に示すＤＮＬは、理想的なコード幅と測定されたコード幅の差分である。例えば図９（Ａ）では、ＤＮＬの特性の悪化により、０１０のコードの幅が狭くなり、０１１のコードの幅が広くなっている。そして０１０のコードの幅が更に狭くなって消失すると、０１０のコードは図３（Ａ）のようなミッシングコードになる。
【００９８】
また図９（Ｂ）のＩＮＬは、ゲイン誤差とオフセット誤差を除去した後の、実際のコード遷移点（破線）と、それに対応する理想的な遷移点（実線）の最大偏差である。正のＩＮＬは、遷移が理想よりも遅れていることを示し、負のＩＮＬは、遷移が理想よりも早いことを示している。
【００９９】
図１０（Ａ）、図１０（Ｂ）にＤＮＬのシミュレーション結果例を示す。ここでは、後述する全差動型のＡ／Ｄ変換回路を用い、メインのＤＡＣ１が１４ビットであり、コードシフト用のＤＡＣ２が４ビットの場合を例にとり説明する。図４では、メインのＤＡＣ１は、４ビット＋４ビットの２段の直列構成になっているが、１４ビットのメインのＤＡＣ１の場合には、６ビット＋４ビット＋４ビットの３段構成になる。
【０１００】
図１０（Ａ）は本実施形態のコードシフト手法を採用しなかった場合のＤＮＬのシミュレーション結果例である。図１０（Ａ）では、ＤＮＬが１ＬＳＢ以上になるミッシングコードが発生している。
【０１０１】
図１０（Ｂ）は本実施形態のコードシフト手法を採用した場合のＤＮＬのシミュレーション結果例である。図１０（Ｂ）では、ＤＮＬが１ＬＳＢ未満になっており、ミッシングコードの発生が防止されている。
【０１０２】
以上のように本実施形態によれば、図７の第３の比較例に対して、図４に示すようにコードシフト用のＤＡＣ２を追加し、ＤＡＣ２によりコードデータの信号を加算することで、コードシフトを実現している。
【０１０３】
即ち図７の第３の比較例では、ノードＮ１の寄生容量ＣＰ２が原因で、図３（Ａ）や図１０（Ａ）に示すようなミッシングコードが発生している。これに対して本実施形態では、時間的に変化するコードデータの信号をＤＡＣ２により加算することで、特定のコードで発生していたＤＮＬの悪化（ミッシングコード）を周囲のコードに時間的に拡散させる。例えばミッシングコードが０００１００００というようにＭＬＳＢから４ビット目で発生する場合に、００００〜１１１１のデータ範囲で変化するランダムなコードデータの信号を加算する。こうすることで、図３（Ｂ）や図１０（Ｂ）に示すように、ＤＮＬを１ＬＳＢ未満に抑えて、ミッシングコードの発生を防止できる。従って、回路規模を小さくするために直列キャパシタＣＳ１を設けた場合にも、ノードＮ１の寄生容量を原因とするミッシングコードの発生を防止できる。この結果、回路規模の縮小化と、Ａ／Ｄ変換の特性の劣化防止とを両立することが可能になる。
【０１０４】
３．全差動型
図１１に本実施形態のコードシフト手法を適用した全差動型のＡ／Ｄ変換回路の構成例を示す。図１１のＡ／Ｄ変換回路は、比較回路１０と、比較回路１０の非反転入力端子に接続されるメインのＤ／Ａ変換回路ＤＡＣ１Ｐと、反転入力端子に接続されるメインのＤ／Ａ変換回路ＤＡＣ１Ｎを含む。また、比較回路１０の非反転入力端子に接続されるコードシフト用のＤ／Ａ変換回路ＤＡＣ２Ｐと、反転入力端子に接続されるコードシフト用のＤ／Ａ変換回路ＤＡＣ２Ｎを含む。
【０１０５】
非反転側（正側）のメインのＤＡＣ１Ｐ及び反転側（負側）のメインのＤＡＣ１Ｎの構成は、図４のメインのＤＡＣ１と同様に、キャパシタアレイ部とスイッチアレイ部を含む。そしてＤＡＣ１Ｐには、差動信号を構成する非反転側（正側）の入力信号ＰＩＮが入力され、ＤＡＣ１Ｎには、差動信号を構成する反転側（負側）の入力信号ＮＩＮが入力される。
【０１０６】
そしてサンプリング期間では、ＤＡＣ１ＰのノードＮＣＰ、Ｎ１Ｐは、スイッチ素子ＳＳ１Ｐ、ＳＳ２Ｐによりコモン電圧（中間電圧）ＶＣＭに設定される。またＤＡＣ１ＮのノードＮＣＮ、Ｎ１Ｎは、スイッチ素子ＳＳ１Ｎ、ＳＳ２Ｎによりコモン電圧ＶＣＭに設定される。
【０１０７】
またサンプリング期間では、ＤＡＣ１Ｐのスイッチ素子ＳＡ１Ｐ〜ＳＡ４Ｐ、ＳＢ１Ｐ〜ＳＢ４Ｐの一端は、差動信号の非反転側の信号ＰＩＮに接続され、ＤＡＣ１Ｎのスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎ、ＳＢ１Ｎ〜ＳＢ４Ｎの一端は、差動信号の反転側の信号ＮＩＮに接続される。
【０１０８】
一方、逐次比較期間では、ＤＡＣ１Ｐのスイッチ素子ＳＡ１Ｐ〜ＳＡ４Ｐ、ＳＢ１Ｐ〜ＳＢ４Ｐの一端は、逐次比較用データの対応するビットが「１」である場合にはＶＲＥＦに接続され、「０」である場合にはＧＮＤに接続される。
【０１０９】
これに対して、ＤＡＣ１Ｎのスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎ、ＳＢ１Ｎ〜ＳＢ４Ｎの一端は、逐次比較用データの対応するビットが「１」である場合にはＧＮＤに接続され、「０」である場合にはＶＲＥＦに接続される。
【０１１０】
非反転側のコードシフト用のＤＡＣ２Ｐ及び反転側のコードシフト用のＤＡＣ２Ｎは、図４のコードシフト用のＤＡＣ２と同様に、キャパシタアレイ部とスイッチアレイ部を含む。
【０１１１】
そしてサンプリング期間では、ＤＡＣ２ＰのノードＮ２Ｐは、スイッチ素子ＳＳ３ＰによりＶＣＭに設定される。またＤＡＣ２ＮのノードＮ２Ｎは、スイッチ素子ＳＳ３ＮによりＶＣＭに設定される。またＤＡＣ２Ｐのスイッチ素子ＳＣ１Ｐ〜ＳＣ４Ｐ及びＤＡＣ２Ｎのスイッチ素子ＳＣ１Ｎ〜ＳＣ４Ｎの一端はＶＣＭに接続される。
【０１１２】
一方、逐次比較期間では、ＤＡＣ２Ｐのスイッチ素子ＳＣ１Ｐ〜ＳＣ４Ｐの一端は、コードデータの対応するビットが「１」である場合にはＶＲＥＦに接続され、「０」である場合にはＧＮＤに接続される。これに対して、ＤＡＣ２Ｎのスイッチ素子ＳＣ１Ｎ〜ＳＣ４Ｎの一端は、コードデータの対応するビットが「１」である場合にはＧＮＤに接続され、「０」である場合にはＶＲＥＦに接続される。
【０１１３】
図１１の構成によっても、コードシフト手法により、Ａ／Ｄ変換回路のＤＮＬやＩＮＬを改善し、ミッシングコード等の発生を防止できる。また全差動型でＡ／Ｄ変換回路を構成することで、振幅を大きく取ることができ、Ｓ／Ｎ比を向上できると共に、コモンモードノイズの影響を低減できる。
【０１１４】
４．電子機器
図１２に本実施形態のＡ／Ｄ変換回路を含む電子機器の構成例を示す。この電子機器は、センサー５１０、検出回路５２０、Ａ／Ｄ変換回路５３０、処理部５４０を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば検出回路５２０、Ａ／Ｄ変換回路５３０、処理部５４０は集積回路装置により実現できる。
【０１１５】
図１２の電子機器としては、例えば生体計測機器（脈拍計、歩数計等）、携帯型情報端末、映像機器（デジタルカメラ、ビデオカメラ）、時計などの種々の機器を想定できる。
【０１１６】
センサー５１０は、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等であって、電子機器の用途に応じた様々なセンサーが用いられる。検出回路５２０はセンサー５１０から出力されるセンサー信号を増幅して、所望信号を抽出する。またＡ／Ｄ変換回路５３０は検出回路５２０からの検出信号（所望信号）をデジタルデータに変換して、処理部５４０へ出力する。
【０１１７】
処理部５４０は、Ａ／Ｄ変換回路５３０からのデジタルデータに対して必要なデジタル信号処理を実行する。また処理部５４０は、検出回路５２０のゲイン制御等を行ってもよい。ここで処理部５４０で行われるデジタル信号処理としては、センサー信号から適正な所望信号を抽出するための高速フーリエ変換等の種々の処理を想定できる。
【０１１８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またＡ／Ｄ変換回路、電子機器の構成・動作や、Ａ／Ｄ変換手法、コード生成手法、コードシフト手法等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。例えば図４ではメインのＤＡＣ１が２段構成である場合の例を示したが、３段以上の構成であってもよい。
【符号の説明】
【０１１９】
ＤＡＣ１  第１のＤ／Ａ変換回路、ＤＡＣ２  第２のＤ／Ａ変換回路、
ＳＡＲ  逐次比較レジスタ、
ＣＡ１〜ＣＡ４、ＣＢ１〜ＣＢ４、ＣＣ１〜ＣＣ４  キャパシタ、
ＳＡ１〜ＳＡ４、ＳＢ１〜ＳＢ４、ＳＣ１〜ＳＣ４、ＳＳ１〜ＳＳ３  スイッチ素子、
ＣＳ１  第１の直列キャパシタ、ＣＳ２  第２の直列キャパシタ、
１０  比較回路、２０  制御回路、３０  Ｓ／Ｈ回路、
４１  第１のキャパシタアレイ部、４２  第２のキャパシタアレイ部、
４３  第３のキャパシタアレイ部、
５１  第１のスイッチアレイ部、５２  第２のスイッチアレイ部、
５３  第３のスイッチアレイ部、９０  コードデータ生成部、
３１０  比較回路、３２０  制御回路、３３０  Ｓ／Ｈ回路
【図１】
2010263399.tif 000009
【図２】
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【図３】
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【図４】
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【図５】
2010263399.tif 000013
【図６】
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【図７】
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【図８】
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【図９】
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【図１１】
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【図１２】
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【図１０】
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