(57)【要約】【課題】  同期整流方式の全波整流回路において、同期整流素子のオン／オフのタイミングを高精度に制御し、全波整流回路の損失や発熱の低減、エネルギー効率の改善を図る。【解決手段】  整流制御装置は、同期整流素子のオン／オフのタイミングを制御するためのタイミング制御回路２００を含み、タイミング制御回路２００は、第１のスイッチ回路ＳＷ１と、サンプリングコンデンサＣＸと、電圧反転回路としてのインバータＩＮＶ１０と、インバータＩＮＶ１０の入力ノードと出力ノードとの間に設けられる第２のスイッチＳＷ２と、有する。例えば、インバータの閾値電圧と整流電圧Ｖｏｕｔとの電位差をサンプリングコンデンサＣＸによってサンプリングした後、整流電圧Ｖｏｕｔを交流電圧ＶＣ１に切り換え、整流電圧Ｖｏｕｔと交流電圧ＶＣ１の大小を、インバータの閾値電圧を基準として、高速かつ高精度に検出する。【選択図】  図５
2010051115.tif 000002
【特許請求の範囲】
【請求項１】
複数の同期整流素子を含み、第１ノードおよび第２ノードに交流電圧が入力され、第３ノードから整流電圧が出力され、第４ノードが基準電位に接続される整流ブリッジと、
前記第３ノードに接続される平滑コンデンサと、
を含む全波整流回路における、前記複数の同期整流素子の少なくとも一つのオン／オフを制御する整流制御装置であって、
前記複数の同期整流素子のうちの少なくとも一つのオン／オフを制御するタイミング制御回路を含み、
前記タイミング制御回路は、前記整流ブリッジの第ｍノード（ｍは１または２）と、第ｎノード（ｎは３または４）との間に接続される同期整流素子のオン／オフ制御信号を生成し、
前記タイミング制御回路は、
前記第ｍノードの電圧と第ｎノードとの電圧を比較し、前記第ｍノードと前記第ｎノードとの間に接続される前記同期整流素子のオン／オフ制御信号を生成する電圧比較回路を有し、
前記電圧比較回路は、
サンプリング信号によってスイッチングが制御され、これによって前記第ｍノードの電圧あるいは前記第ｎノードの電圧を出力する第１のスイッチ回路と、
電圧反転回路と、
前記電圧反転回路の入力ノードと出力ノードとの間に接続され、オン／オフが前記サンプリング信号によって制御される第２のスイッチ回路と、
前記第１のスイッチ回路と前記電圧反転回路の前記入力ノードとの間に接続されるサンプリングコンデンサと、
を有し、
前記サンプリング信号がアクティブレベルとなるサンプリング期間においては、前記第２のスイッチ回路がオンして、前記電圧反転回路の前記入力ノードと前記出力ノードが接続されると共に、
前記サンプリングコンデンサによって、前記第１のスイッチ回路から出力される、前記第３ノードの前記整流電圧あるいは前記第４ノードの前記基準電位と、前記電圧反転回路の閾値電圧との電位差がサンプリングされ、
前記サンプリング信号が非アクティブレベルとなる電圧比較期間においては、記第２のスイッチがオフすると共に、前記第１のスイッチから、前記第１ノードまたは第２ノードに入力される前記交流電圧が出力され、これによって、前記電圧反転回路から、前記第ｍノードの電圧と前記第ｎノードとの電圧の比較結果を示す信号が出力され、前記比較結果を示す信号に基づいて、前記第ｍノードと前記第ｎノードとの間に接続される前記同期整流素子のオン／オフ制御信号が生成されることを特徴とする整流制御装置。
【請求項２】
請求項１記載の整流制御装置であって、
前記整流ブリッジは、
前記第１ノードと前記第３ノードとの間に接続される第１の整流素子と、前記第２ノードと前記第３ノードとの間に接続される第２の整流素子と、前記第１ノードと前記第４ノードとの間に接続される第３の整流素子と、前記第２ノードと前記第４ノードとの間に接続される第４の整流素子と、を有し、
少なくとも前記第１の整流素子および前記第２の整流素子、あるいは、少なくとも前記第３の整流素子および前記第４の整流素子が、前記同期整流素子で構成され、
前記タイミング制御回路は、
少なくとも前記第１の整流素子としての同期整流素子および前記第２の整流素子としての前記同期整流素子の各々、あるいは、少なくとも前記第３の整流素子としての前記同期整流素子および前記第４の整流素子としての前記同期整流素子の各々のオン／オフを制御するための前記オン／オフ制御信号を出力することを特徴とする整流制御装置。
【請求項３】
請求項１記載の整流制御装置であって、
前記整流ブリッジは、
前記第１ノードと前記第３ノードとの間に接続される第１の同期整流素子と、前記第２ノードと前記第３ノードとの間に接続される第２の同期整流素子と、前記第１ノードと前記第４ノードとの間に接続される第３の同期整流素子と、前記第２ノードと前記第４ノードとの間に接続される第４の同期整流素子と、を有し、
前記タイミング制御回路は、
前記第１の同期整流素子〜前記第４の同期整流素子の各々のオン／オフを制御するための前記オン／オフ制御信号を出力することを特徴とする整流制御装置。
【請求項４】
請求項１記載の整流制御装置であって、
前記整流ブリッジは、
前記第１ノードと前記第３ノードとの間に接続される第１の同期整流素子と、前記第２ノードと前記第３ノードとの間に接続される第２の同期整流素子と、前記第１ノードと前記第４ノードとの間に接続される第３の同期整流素子と、前記第２ノードと前記第４ノードとの間に接続される第４の同期整流素子と、を有し、
前記第３の同期整流素子の制御ノードは前記第２ノードに接続され、
前記第４の同期整流素子の制御ノードは前記第１ノードに接続され、
前記タイミング制御回路は、
前記第１の同期整流素子および前記第２の同期整流素子の各々のオン／オフを制御するための前記オン／オフ制御信号を出力することを特徴とする整流制御装置。
【請求項５】
請求項１〜請求項４のいずれかに記載の整流制御装置であって、
一つの電圧比較回路は、２つの同期整流素子のオン／オフを制御するために使用され、
前記一つの電圧比較回路に含まれる前記第１のスイッチ回路は、
前記第１のノードの電圧を出力する第１の端子と、
前記第２のノードの電圧を出力する第２の端子と、
前記第３のノードの電圧または前記第４のノードの電圧を出力する第３の端子と、を有し、
前記第１のスイッチ回路のスイッチングは、前記サンプリング信号と、前記第１ノードおよび前記第２ノードに入力される前記交流信号の電圧極性を示す極性信号と、に基づいて制御され、
また、前記電圧比較回路は、生成した前記同期整流素子のオン／オフ制御信号を、前記２つの同期整流素子のいずれかに振り分けるための分配器を有し、前記分配器の動作は、前記極性信号によって制御される、ことを特徴とする整流制御装置。
【請求項６】
請求項１〜請求項５記載の整流制御装置であって、
前記タイミング制御回路は、
前記サンプリング信号を出力するサンプリング信号生成回路を、さらに有し、
前記サンプリング信号は、前記整流ブリッジの第１ノードおよび第２ノードに入力される前記交流電圧の周波数の２倍以上の周波数を有することを特徴とする整流制御装置。
【請求項７】
請求項１〜請求項６のいずれかに記載の整流制御装置であって、
前記電圧反転回路は、インバータであることを特徴とする整流制御装置。
【請求項８】
請求項１〜請求項６のいずれかに記載の整流制御装置であって、
前記電圧反転回路は、非反転端子が所与のバイアス電位に接続され、前記入力ノードとしての反転端子が前記サンプリングコンデンサの一端に接続される反転増幅器であることを特徴とする整流制御装置。
【請求項９】
請求項１〜請求項８のいずれかに記載の整流制御装置であって、
前記電圧比較回路は、
前記電圧反転回路の出力ノードと、前記整流ブリッジにおける前記第ｍノードと前記第ｎノードとの間に接続される前記同期整流素子のオン／オフ制御信号を出力するための出力ノードとの間に設けられる、ラッチ回路を有する出力バッファを有し、
前記出力バッファは、
前記サンプリング信号が非アクティブレベルからアクティブレベルに変化したときの入力電圧をラッチし、そのラッチしている電圧を出力し、
前記サンプリング信号がアクティブレベルから非アクティブレベルに変化すると、前記ラッチ状態を解除して、入力電圧と同相の電圧を出力する、
ことを特徴とする整流制御装置。
【請求項１０】
請求項１〜請求項９のいずれかに記載の整流制御装置であって、
前記電圧反転回路の出力ノードに、入力ノードが接続されたインバータをさらに有し、
前記インバータは、入力電圧と出力電圧との関係を示す入出力電圧特性に関して、ヒステリシス特性を有することを特徴とする整流制御装置。
【請求項１１】
請求項１記載の整流制御装置であって、
前記タイミング制御回路は、前記整流ブリッジの前記第３ノードから出力される前記整流電圧を電源電圧として動作し、
前記電圧比較回路は、
前記整流電圧が所与の電圧レベル以上になるまで、前記整流ブリッジにおける前記第ｍノードと前記第ｎノードとの間に接続される前記同期整流素子のオン／オフ制御信号（ＴＧ１〜ＴＧ４のいずれか）を非アクティブレベルに維持する出力保証回路を、さらに有することを特徴とする整流制御装置。
【請求項１２】
請求項１〜請求項１１のいずれかに記載の整流制御装置であって、
前記整流制御装置は、
前記整流ブリッジを含むことを特徴とする整流制御装置。
【請求項１３】
請求項１〜請求項１２のいずれかに記載の整流制御装置であって、
前記全波整流回路および前記整流制御装置は、
１次コイルと２次コイルを電磁的に結合させて送電装置から受電装置に対して電力を伝送する無接点電力伝送システムにおける前記受電装置に設けられ、
前記２次コイルから得られる交流電圧が、前記受電装置に設けられる前記全波整流回路によって前記整流電圧に変換され、前記整流電圧によって前記受電装置が動作し、これによって、給電対象の負荷に電力が供給されることを特徴とする整流制御装置。
【請求項１４】
請求項１〜請求項５ならびに請求項７〜請求項１２のいずれかに記載の整流制御装置であって、
前記全波整流回路および前記整流制御装置は、
１次コイルと２次コイルを電磁的に結合させて送電装置から受電装置に対して電力を伝送する無接点電力伝送システムにおける前記受電装置に設けられ、
前記２次コイルから得られる交流電圧が、前記受電装置に設けられる前記全波整流回路によって前記整流電圧に変換され、前記整流電圧によって前記受電装置が動作し、これによって、給電対象の負荷に電力が供給され、
かつ、前記受電装置は、前記受電装置の動作のために使用される発振回路を有し、前記発振回路の発振信号に基づいて前記サンプリング信号が生成されることを特徴とする整流制御装置。
【請求項１５】
複数の同期整流素子を含み、第１ノードおよび第２ノードに交流電圧が入力され、第３ノードから整流電圧が出力され、第４ノードが基準電位に接続される整流ブリッジと、
前記第３ノードに接続される平滑コンデンサと、
前記複数の同期整流素子の少なくとも一つのオン／オフを制御するための、請求項１〜請求項１４のいずれかに記載の整流制御装置と、
を含むことを特徴とする全波整流回路。
【請求項１６】
２次コイルと、
複数の同期整流素子を含み、第１ノードおよび第２ノードに、前記２次コイルから得られる交流電圧が入力され、第３ノードから整流電圧が出力され、第４ノードが基準電位に接続される整流ブリッジと、前記第３ノードに接続される平滑コンデンサと、を含む全波整流回路と、
前記複数の同期整流素子の少なくとも一つのオン／オフを制御するための、請求項１３または請求項１４記載の整流制御装置と、
前記全波整流回路から得られる前記整流電圧に基づく、給電対象の負荷への給電を制御するための給電制御部と、
を有することを特徴とする受電装置。
【請求項１７】
１次コイルと２次コイルを電磁的に結合させて、送電装置から請求項１６記載の受電装置に対して電力を伝送する無接点電力伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、整流制御装置、全波整流回路、受電装置および無接点電力伝送システム等に関する。
【背景技術】
【０００２】
全波整流回路は一般に、整流ブリッジと、平滑コンデンサとにより構成される。整流方式としては、ダイオード整流方式と、同期整流方式とがある。
【０００３】
ダイオード整流方式は、複数のダイオード（例えば、ＰＮ接合ダイオード）を用いて構成される整流ブリッジにより、交流電圧を整流電圧（直流電圧）に変換する方式である。但し、ダイオード整流方式の場合、ダイオードに順方向電圧が発生し、ダイオード損失が生じる。
【０００４】
同期整流方式は、ダイオードの代わりに、低損失の能動素子（例えばパワーＭＯＳＦＥＴ）を使用すると共に、例えば、タイミング制御回路（制御ＩＣ等）が、その能動素子のオン／オフを適切なタイミングで切り換える。同期整流方式では、パワーＭＯＳＦＥＴの他、例えば、パワー系バイポーラトランジスタを使用する場合もあり得る。
【０００５】
本明細書では、同期整流方式を実現するために使用される能動素子を、「同期整流素子」という。低損失であり、かつ、制御信号を制御ノードに入力することによってオン／オフを制御することが可能であれば、その種類は問わない。なお、ＭＯＳＦＥＴの場合、ゲートが制御ノードであり、バイポーラトランジスタの場合、ベースが制御ノードである。但し、ＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）は、省電力性に優れ、耐圧も高いため、同期整流素子として適している。
【０００６】
パワーＭＯＳＦＥＴを用いた同期整流方式の整流回路は、例えば、特許文献１および特許文献２に記載されている。
【０００７】
特許文献１に記載される整流回路は、整流回路の入力端子と出力端子との間の電位差を比較器により測定し、その比較器の出力信号によって、入力端子と出力端子との間に接続されているパワーＭＯＳＦＥＴのオン／オフを制御する。
【０００８】
特許文献２に記載される整流回路（全波ブリッジ整流回路）は、４つのパワーＭＯＳＦＥＴと、各パワーＭＯＳＦＥＴのオン／オフを制御するための４つの比較器と、によって構成される。比較器は、入力端子の電圧と、直流出力電圧Ｖｄｄあるいは接地電位ＧＮＤとを比較し、各比較器の出力信号によって、各パワーＭＯＳＦＥＴのオン／オフを制御する。
【特許文献１】特表昭６０−５０２１３５号公報
【特許文献２】特開平９−１３１０６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１および特許文献２に記載の同期整流方式の整流回路では、整流回路の入力端子の電圧（すなわち交流信号の電圧）と、整流回路の出力端子の電圧（すなわち整流電圧）あるいは基準電位(例えばＧＮＤ)とを、比較器によって比較し、入力端子と出力端子との間に接続されるＭＯＳＦＥＴ（同期整流素子）のオン／オフを制御する。
【００１０】
具体的には、例えば、交流信号の電圧が整流電圧を超えたことが比較器によって検出されると（第１のオンタイミング検出）、比較器の出力信号のレベルが反転してＭＯＳＦＥＴがオンする。また、交流信号の電圧が整流電圧を下回ったことが比較器によって検出されると（第１のオフタイミング検出）、比較器の出力信号のレベルが反転してＭＯＳＦＥＴがオフする。
【００１１】
また、例えば、交流信号の電圧が、基準電位（ＧＮＤ）を下回ったことが比較器によって検出されると（第２のオンタイミング検出）、比較器の出力信号のレベルが反転してＭＯＳＦＥＴがオンする。また、交流信号の電圧が基準電位（ＧＮＤ）を超えたことが検出されると（第２のオフタイミング検出）、比較器の出力信号のレベルが反転してＭＯＳＦＥＴがオフする。
【００１２】
しかし、実際の比較器は、比較する電圧の電圧差がある程度大きくないと、電圧の比較を実行することができない。したがって、上述の第１のオンタイミング検出、第１のオフタイミング検出、第２のオンタイミング検出ならびに第２のオフタイミング検出の各々において検出遅延が生じ、ＭＯＳＦＥＴの正確なタイミングでのターンオンやターンオフを実現するのは困難である。
【００１３】
また、ＭＯＳＦＥＴのオン抵抗は小さいため、ＭＯＳＦＥＴがオンすると、ソース（入力端子）とドレイン（出力端子）とは低抵抗を介して直結された状態となり、ソース（入力端子）の電圧は、ドレイン（出力端子）から得られる整流電圧（すなわち、平滑コンデンサによって平滑された直流電圧）に近い電圧となる。つまり、ＭＯＳＦＥＴがオンした状態では、ソース・ドレイン電圧（ＶＤＳ）は、極めて小さくなり、したがって、ソース電圧が、ドレイン電圧を下回る時点を、正確に検出することは困難である。
【００１４】
また、比較器を構成するトランジスタの特性（例えばＭＯＳＦＥＴのしきい値電圧Ｖｔｈ）は、例えば製造条件によってばらつくため、厳密にいえば、比較器の電圧比較能力にバラツキが生じる。また、比較器の入力オフセットにもバラツキが生じる。素子特性のばらつきは、より高精度な電圧比較を実現する上で障害となる。
【００１５】
また、整流回路に入力される交流信号は、２次コイルのインダクタンス、ＭＯＳＦＥＴの寄生容量、整流電圧（平滑出力）の微小な変動等の影響を受けて、発振傾向を示し、正確な正弦波（あるいは余弦波）とはならない。このことは、より高精度な電圧比較を困難にする一因となる。
【００１６】
上述のような要因によって、ＭＯＳＦＥＴのターンオンが遅れると、ボディダイオード（ＭＯＳＦＥＴに寄生し、ソースからドレインに向かう方向を順方向とする寄生ダイオード）がオンすることによるダイオード損失が発生し、余分な発熱も生じる。
【００１７】
また、ＭＯＳＦＥＴのターンオフが遅れると、平滑コンデンサに蓄積されている電荷がＭＯＳＦＥＴを経由して放電される。つまり、電流の逆流が生じ、これによって、整流回路のエネルギー効率が低下する。
【００１８】
整流回路のエネルギー効率を改善するためには、電荷の逆流が生じる期間を最小限にすることが重要であるが、上述のとおり、入力端子の電圧（交流電圧）が出力端子の電圧（整流電圧）よりも、ある程度、低くならないと比較器の出力レベルが反転しないため、正確な電圧比較が基本的に困難であり、さらに、ＭＯＳＦＥＴがオン状態のときは、ＭＯＳＦＥＴのソース電圧とドレイン電圧との電位差が極めて小さくなり、かつ、比較対象の電圧は安定せず、絶えず微妙に変動し、これらの要因によって、正確な電圧比較は、より困難となる。
【００１９】
例えば、無接点電力伝送システムの受電装置に整流回路が設けられる場合、無接点電力伝送システムでは高い伝送効率が求められることから、整流回路の損失の低減やエネルギー効率の改善は極めて重要な課題となる。したがって、従来にない、より高精度な同期整流素子のタイミング制御を実現することが重要である。
【００２０】
本発明の幾つかの態様によれば、従来にない、高精度の同期整流素子のオン／オフのタイミング制御が可能となり、整流回路の損失や発熱の低減、ならびにエネルギー効率の改善を図ることができる。
【課題を解決するための手段】
【００２１】
（１）本発明の整流制御装置は、複数の同期整流素子を含み、第１ノードおよび第２ノードに交流電圧が入力され、第３ノードから整流電圧が出力され、第４ノードが基準電位に接続される整流ブリッジと、前記第３ノードに接続される平滑コンデンサと、を含む全波整流回路における、前記複数の同期整流素子の少なくとも一つのオン／オフを制御する整流制御装置であって、前記複数の同期整流素子のうちの少なくとも一つのオン／オフを制御するタイミング制御回路を含み、前記タイミング制御回路は、前記整流ブリッジの第ｍノード（ｍは１または２）と、第ｎノード（ｎは３または４）との間に接続される同期整流素子のオン／オフ制御信号を生成し、前記タイミング制御回路は、前記第ｍノードの電圧と第ｎノードとの電圧を比較し、前記第ｍノードと前記第ｎノードとの間に接続される前記同期整流素子のオン／オフ制御信号を生成する電圧比較回路を有し、前記電圧比較回路は、サンプリング信号によってスイッチングが制御され、これによって前記第ｍノードの電圧あるいは前記第ｎノードの電圧を出力する第１のスイッチ回路と、電圧反転回路と、前記電圧反転回路の入力ノードと出力ノードとの間に接続され、オン／オフが前記サンプリング信号によって制御される第２のスイッチ回路と、前記第１のスイッチ回路と前記電圧反転回路の前記入力ノードとの間に接続されるサンプリングコンデンサと、を有し、前記サンプリング信号がアクティブレベルとなるサンプリング期間においては、前記第２のスイッチ回路がオンして、前記電圧反転回路の前記入力ノードと前記出力ノードが接続されると共に、前記サンプリングコンデンサによって、前記第１のスイッチ回路から出力される、前記第３ノードの前記整流電圧あるいは前記第４ノードの前記基準電位と、前記電圧反転回路の閾値電圧あるいはとの電位差がサンプリングされ、前記サンプリング信号が非アクティブレベルとなる電圧比較期間においては、記第２のスイッチがオフすると共に、前記第１のスイッチから、前記第１ノードまたは第２ノードに入力される前記交流電圧が出力され、これによって、前記電圧反転回路から、前記第ｍノードの電圧と前記第ｎノードとの電圧の比較結果を示す信号が出力され、前記比較結果を示す信号に基づいて、前記第ｍノードと前記第ｎノードとの間に接続される前記同期整流素子のオン／オフ制御信号が生成される。
【００２２】
本態様において、全波整流回路は、複数の同期整流素子を含む整流ブリッジと、平滑コンデンサとを有する。本態様の整流制御装置は、タイミング制御回路を有し、タイミング制御回路は、整流ブリッジを構成する複数の同期整流素子のうちの少なくとも一つのオン／オフのタイミングを制御する。
【００２３】
同期整流素子は、低損失のスイッチング素子である。同期整流素子としては、ＭＯＳＦＥＴを使用することができ、場合によっては、バイポーラトランジスタやその他の能動素子を使用する場合もあり得る。なお、本明細書においては、同期整流方式の「同期」という文言には特別な意味はなく、能動素子を適切なタイミングでスイッチング制御して、交流電圧を整流電圧に変換する整流方式は、すべて同期整流方式ということができる。
【００２４】
整流ブリッジは、例えば、第１ノード〜第４ノードを有し、第１および第２ノードの各ノードには極性が異なる交流電圧（ＶＣ１，ＶＣ２）が入力され、第３ノードに平滑コンデンサが接続され、この第３ノードから整流電圧（直流電圧Ｖｏｕｔ）が得られる。第４ノードには、基準電位（ＶＳＳ：例えばＧＮＤ）が接続される。但し、整流ブリッジ回路の構成は、これに限定されるものではなく、上述の構成を変形した構成や、フルブリッジ構成ではない整流ブリッジ等も使用可能である。整流ブリッジ回路は、例えば、少なくとも一つの同期整流素子を有し、少なくとも、交流電圧入力ノードおよび整流電圧出力ノードを有する同期整流要素回路である。
【００２５】
整流制御装置は、タイミング制御回路を含み、そのタイミング制御回路は、整流ブリッジの第ｍノード（ｍは１または２）と、第ｎノード（ｎは３または４）との間に接続される同期整流素子のオン／オフ制御信号を生成する。なお、整流制御装置は、例えば、半導体集積回路装置（ＩＣ）により構成することができる。整流制御装置が、整流ブリッジを含む場合もあり得る。また、整流制御装置が、全波整流回路を含む場合もあり得る。
【００２６】
タイミング制御回路は、上述のオン／オフ制御信号を生成するために、第ｍノードの電圧（つまり、交流電圧ＶＣ１またはＶＣ２）と、第ｎノードの電圧（つまり、整流電圧Ｖｏｕｔあるいは基準電位ＶＳＳ）とを比較して比較結果を示す信号を出力する電圧比較回路を有する。
【００２７】
この電圧比較回路は、交流電圧（ＶＣ１とＶＣ２）と、整流電圧（Ｖｏｕｔ）または基準電位（ＶＳＳ）とを、高速かつ高精度に比較するための独自の回路構成を有しており、この電圧比較回路を用いると、例えば、比較対象の電圧間に１ｍＶ程度の電位差があれば、電圧の大小を検出することが可能であり、かつ、素子特性のばらつきに関係なく、常に、安定した、高精度の電圧比較が可能である。
【００２８】
電圧比較回路は、サンプリング信号によってスイッチングが制御され、これによって第ｍノードの電圧（交流電圧ＶＣ１またはＶＣ２）あるいは第ｎノードの電圧（整流電圧Ｖｏｕｔまたは基準電位ＶＳＳ）を出力する第１のスイッチ回路と、電圧反転回路と、電圧反転回路の入力ノードと出力ノードとの間に接続され、オン／オフが前記サンプリング信号によって制御される第２のスイッチ回路と、第１のスイッチ回路と電圧反転回路の入力ノードとの間に接続されるサンプリングコンデンサと、を有する。
【００２９】
ここで、電圧反転回路は、例えば、インバータにより構成することができ、また、例えば、非反転端子に所与の電圧が供給され、反転端子を入力ノードとする反転アンプにより構成することができる。
【００３０】
本態様の電圧比較回路は、以下のように動作する。すなわち、サンプリング信号がアクティブレベルとなるサンプリング期間においては、第２のスイッチ回路がオンして、電圧反転回路の入力ノードと出力ノードが接続（ショート）される。このとき、電圧反転回路の入力ノードの電圧および出力ノードの電圧は共に、電圧反転回路の閾値電圧（Ｖｔｈ（ＩＮＶ））に一致する。例えば、電圧反転回路がＣＭＯＳインバータであり、そのＣＭＯＳインバータが高レベル電源電圧ＶＤＤと低レベル電源電圧ＧＮＤとの間で動作するとすれば、閾値電圧Ｖｔｈ（ＩＮＶ）は、例えば、ＶＤＤ／２に設定することができる。
【００３１】
また、サンプリング信号がアクティブレベルとなるサンプリング期間においては、第１のスイッチ回路からは、整流ブリッジの第３ノードからの整流電圧（Ｖｏｕｔ）あるいは第４ノードからの基準電位（ＶＳＳ）が出力される。
【００３２】
したがって、第１のスイッチと電圧反転回路の入力ノードとの間に接続されているサンプリングコンデンサには、電圧反転回路の閾値電圧（Ｖｔｈ（ＩＮＶ））と、整流電圧（Ｖｏｕｔ）あるいは基準電位（ＶＳＳ）との電位差に相当する電荷が蓄積される。すなわち、電圧反転回路の閾値電圧（Ｖｔｈ（ＩＮＶ））と、整流電圧（Ｖｏｕｔ）あるいは基準電位（ＶＳＳ）との電位差がサンプリングコンデンサによってサンプリングされる。
【００３３】
サンプリング信号が非アクティブレベルとなる電圧比較期間においては、第２のスイッチがオフし、これによって、電圧反転回路の入力ノードと出力ノードの接続（ショート）が解除される。また、第１のスイッチから、第１ノードまたは第２ノードに入力される正または負の交流電圧（ＶＣ１またはＶＣ２）が出力される。
【００３４】
すなわち、サンプリングコンデンサの一方の極の電位が、整流電圧（Ｖｏｕｔ）または基準電位（ＶＳＳ）から、第１ノードの交流電圧（ＶＣ１）または第２ノードの交流電圧（ＶＣ２）に変化する。
【００３５】
ここでは、例えば、第１ノードの交流電圧（ＶＣ１）と整流電圧（Ｖｏｕｔ）とを比較する場合を想定する。整流電圧（Ｖｏｕｔ）よりも第１ノードの交流電圧（ＶＣ１）が高ければサンプリングコンデンサの他方の極の電位は、整流電圧（Ｖｏｕｔ）と交流電圧（ＶＣ１）の電位差の分だけ持ちあがり、逆に、整流電圧（Ｖｏｕｔ）よりも第１ノードの交流電圧（ＶＣ１）が低ければ、サンプリングコンデンサの他方の極の電位は、整流電圧（Ｖｏｕｔ）と交流電圧（ＶＣ１）の電位差の分だけ低下する。
【００３６】
したがって、電圧比較期間においては、電圧反転回路の入力ノードの電圧（Ｖｑ）は、下記式で表わすことができる。Ｖｑ＝Ｖｔｈ（ＩＮＶ）＋（ＶＣ１−Ｖｏｕｔ）。
交流電圧（ＶＣ１）と整流電圧（Ｖｏｕｔ）の電圧レベルが完全に一致するのであれば、電圧反転回路の入力ノードの電圧は閾値電圧（Ｖｔｈ（ＩＮＶ））のままであり、その出力レベルも閾値電圧（Ｖｔｈ（ＩＮＶ））のままである。
【００３７】
交流電圧ＶＣ１が整流電圧（Ｖｏｕｔ）を少しでも上回ると、電圧反転回路の入力ノードの電圧（Ｖｑ）は閾値電圧（Ｖｔｈ（ＩＮＶ））を超え、よって、電圧反転回路の出力レベルは、ただちにローレベルに変化する。また、交流電圧（ＶＣ１）が整流電圧（Ｖｏｕｔ）を少しでも下回ると、電圧反転回路の入力ノードの電圧（Ｖｑ）は閾値電圧（Ｖｔｈ（ＩＮＶ））より低くなり、よって、電圧反転回路の出力レベルは、ただちにハイレベルに変化する。
【００３８】
このように、サンプリング期間においては、電圧反転回路の入力ノードの電圧は閾値電圧（Ｖｔｈ（ＩＮＶ））に維持されており、次の電圧比較期間においては、比較対象の２つの電圧の大小が、インバータＩＮＶ１０の閾値電圧（Ｖｔｈ（ＩＮＶ））を基準にして、高速かつ高精度に比較される。よって、本態様によれば、閾値電圧を基準として、比較対象の２つの電圧の大小を、極めて高速かつ高精度に（例えば、１ｍＶの単位で）、検出することができる。
【００３９】
また、電圧反転回路を構成する素子（例えばトランジスタ）の特性にばらつきがあって、閾値電圧（Ｖｔｈ（ＩＮＶ））が変動したとしても、電圧比較回路の動作は何ら影響を受けない。つまり、本態様の場合、交流電圧（ＶＣ１）と整流電圧（Ｖｏｕｔ）とを直接に比較するのではなく、（Ｖｔｈ（ＩＮＶ）−ＶＣ１）と（Ｖｔｈ（ＩＮＶ）−Ｖｏｕｔ）との電位差を比較するのであり、電圧反転回路の閾値電圧（Ｖｔｈ（ＩＮＶ））は、電圧比較の際に相殺されるため、測定精度に何ら影響を与えない。したがって、電圧反転回路は、素子特性のばらつきに関係なく、安定した、高精度の電圧比較が可能である。
【００４０】
電圧反転回路から出力される比較結果を示す信号に基づいて、整流ブリッジの第ｍノードと第ｎノードとの間に接続される同期整流素子のオン／オフ制御信号が生成される。例えば、電圧反転回路の出力信号の電圧レベルを、インバータによって反転して適切な電圧極性とし、その信号をレベルシフトして電圧レベルを調整することによって、同期整流素子のオン／オフ制御信号が生成される。
【００４１】
本態様において、サンプリング期間と電圧比較期間は、交互に繰り返される。サンプリング期間は、例えば、１０ｎｓｅｃに設定することができる。サンプリング信号の周波数は、サンプリング定理により、入力される交流信号（交流電圧）の周波数の少なくとも２倍の周波数が必要である。交流電圧の周波数が１００ｋｈｚであれば、サンプリング信号の周波数は、最低でも２００ｋＨｚ以上必要である。
【００４２】
また、サンプリングコンデンサに蓄積されている電荷は、時間経過とともに放電するため、高精度のサンプリングならびに高精度の比較を行うためには、サンプリング周波数をある程度、高く設定することが望ましい。サンプリングコンデンサの容量値を、例えば、０．５ｐＦに設定し、交流電圧の周波数は１００ｋＨｚに設定する場合、サンプリング周波数は十分に高い周波数、例えば、数ＭＨｚ（例えば５ＭＨｚ程度）に設定することができる。
【００４３】
（２）本発明の整流制御装置の他の態様では、前記整流ブリッジは、前記第１ノードと前記第３ノードとの間に接続される第１の整流素子と、前記第２ノードと前記第３ノードとの間に接続される第２の整流素子と、前記第１ノードと前記第４ノードとの間に接続される第３の整流素子と、前記第２ノードと前記第４ノードとの間に接続される第４の整流素子と、を有し、少なくとも前記第１の整流素子および前記第２の整流素子、あるいは、少なくとも前記第３の整流素子および前記第４の整流素子が、前記同期整流素子で構成され、前記タイミング制御回路は、少なくとも前記第１の整流素子としての同期整流素子および前記第２の整流素子としての前記同期整流素子の各々、あるいは、少なくとも前記第３の整流素子としての前記同期整流素子および前記第４の整流素子としての前記同期整流素子の各々のオン／オフを制御するための前記オン／オフ制御信号を出力する。
【００４４】
整流ブリッジの構成としては、整流ブリッジを構成する第１〜第４の整流素子の全部を同期整流素子とする構成と、第１〜第４の整流素子の一部のみを同期整流素子とし、残りの整流素子としてダイオードを使用する構成とがある。整流回路における損失を低減するためには、第１〜第４の整流素子の全部を同期整流素子とするのが望ましい。
【００４５】
一方、第１〜第４の整流素子のうちの一部をダイオードした場合、同期整流素子のようにオン／オフ制御が不要となって、タイミング制御回路の負担が軽減される。また、交流電圧の極性が反転すれば、ダイオードが逆バイアスされて、平滑コンデンサに蓄積された電荷の逆流が自動的に阻止されるという利点もある。
【００４６】
本態様の整流ブリッジは、少なくとも第１および第２の整流素子が同期整流素子で構成され、あるいは、少なくとも第３および第４の整流素子が同期整流素子で構成される。但し、整流回路のエネルギー効率を向上させるという観点からは、少なくとも、平滑コンデンサに接続される第１および第２の整流素子を同期整流素子で構成して、各同期整流素子のオン／オフを適切に制御することが望ましい。
【００４７】
（３）本発明の整流制御装置の他の態様では、前記整流ブリッジは、前記第１ノードと前記第３ノードとの間に接続される第１の同期整流素子と、前記第２ノードと前記第３ノードとの間に接続される第２の同期整流素子と、前記第１ノードと前記第４ノードとの間に接続される第３の同期整流素子と、前記第２ノードと前記第４ノードとの間に接続される第４の同期整流素子と、を有し、前記タイミング制御回路は、前記第１の同期整流素子〜前記第４の同期整流素子の各々のオン／オフを制御するための前記オン／オフ制御信号を出力する。
【００４８】
本態様では、整流ブリッジに含まれる第１〜第４の整流素子の全部が、同期整流素子で構成される。タイミング制御回路は、第１〜第４の同期整流素子の各々のオン／オフのタイミングを、オン／オフ制御信号によって制御する。
【００４９】
各同期整流素子のオン／オフを適切に制御することによって、整流回路における損失や発熱を最小限化することができ、また、平滑回路に蓄積された電荷の逆流を確実に防止することができる。
【００５０】
（４）本発明の整流制御装置の他の態様では、前記整流ブリッジは、前記第１ノードと前記第３ノードとの間に接続される第１の同期整流素子と、前記第２ノードと前記第３ノードとの間に接続される第２の同期整流素子と、前記第１ノードと前記第４ノードとの間に接続される第３の同期整流素子と、前記第２ノードと前記第４ノードとの間に接続される第４の同期整流素子と、を有し、前記第３の同期整流素子の制御ノードは前記第２ノードに接続され、前記第４の同期整流素子の制御ノードは前記第１ノードに接続され、前記タイミング制御回路は、前記第１の同期整流素子および前記第２の同期整流素子の各々のオン／オフを制御するための前記オン／オフ制御信号を出力する。
【００５１】
本態様では、整流ブリッジに含まれる第１〜第４の整流素子の全部が、同期整流素子で構成される。タイミング制御回路は、第１および第２の同期整流素子のオン／オフを制御する。第３の同期整流素子のオン／オフは、整流ブリッジの第２ノードに入力される交流電圧によって制御される。第４の同期整流素子のオン／オフは、整流ブリッジの第１ノードに入力される交流電圧によって制御される。
【００５２】
本態様では、第３および第４の同期整流素子のオン／オフは、整流ブリッジに入力される、極性の異なる交流電圧の各々によって自動的に制御される。タイミング制御回路は、第１および第２の同期整流素子に関するオン／オフ制御信号を生成するだけでよい。よって、タイミング制御回路の負担が軽減され、タイミング制御回路の回路構成の簡素化を図ることができる。また、タイミング制御回路の占有面積を低減することができる。
【００５３】
（５）本発明の整流制御装置の他の態様では、一つの電圧比較回路は、２つの同期整流素子のオン／オフを制御するために使用され、前記一つの電圧比較回路に含まれる前記第１のスイッチ回路は、前記電圧比較回路に含まれる前記第１のスイッチ回路は、前記第１のノードの電圧を出力する第１の端子と、前記第２のノードの電圧を出力する第２の端子と、前記第３のノードの電圧または前記第４のノードの電圧を出力する第３の端子と、を有し、前記第１のスイッチ回路のスイッチングは、前記サンプリング信号と、前記第１ノードおよび前記第２ノードに入力される前記交流信号の電圧極性を示す極性信号と、に基づいて制御され、また、前記電圧比較回路は、生成した前記同期整流素子のオン／オフ制御信号を、前記２つの同期整流素子のいずれかに振り分けるための分配器を有し、前記分配器の動作は、前記極性信号によって制御される。
【００５４】
１つの電圧比較回路によって、２つの同期整流素子のオン／オフを制御することができれば、電圧比較回路の数を減らすことができ、タイミング制御回路の回路構成を簡素化することができる。
【００５５】
そこで、本態様では、第１のスイッチ回路には、第１ノードおよび第２ノードに入力される、極性が異なる交流電圧（ＶＣ１，ＶＣ２）の各々と、第３ノードから得られる整流電圧（Ｖｏｕｔ）あるいは第４ノードに接続される基準電位（ＶＳＳ）のいずれかと、を入力する。これにより、２つの同期整流素子（具体的には、第１および第２の同期整流素子、あるいは、第３および第４の同期整流素子）のオン／オフ制御に必要な入力電圧はすべて、第１のスイッチ回路を経由して電圧比較回路に与えられることになる。
【００５６】
また、極性が異なる交流電圧（ＶＣ１，ＶＣ２）のうちのいずれを電圧比較回路に入力するかは、第１ノードおよび第２ノードの各々に入力される交流電圧の電圧極性を示す極性信号（ＰＬ）に基づいて決定することができる。また、交流電圧と整流電圧（あるいは基準電位）のいずれを電圧比較回路に入力するかは、上述のとおり、サンプリング信号がアクティブレベルであるか非アクティブレベルであるかによって決定することができる。
【００５７】
また、電圧比較回路において分配器を設け、この分配器によって、生成された同期整流素子のオン／オフ制御信号を、２つの同期整流素子のいずれに供給するかを制御する。分配器の動作は、上述の極性信号（ＰＬ）によって制御され、これによって、オン／オフ制御信号の供給先を自動的に切り換えることができる。
【００５８】
（６）本発明の整流制御装置の他の態様では、前記タイミング制御回路は、前記サンプリング信号を出力するサンプリング信号生成回路を、さらに有し、前記サンプリング信号は、前記整流ブリッジの第１ノードおよび第２ノードに入力される前記交流電圧の周波数の２倍以上の周波数を有する。
【００５９】
第１のスイッチ回路の切り換え動作を制御するサンプリング信号は、タイミング制御回路内で生成することができ、あるいは、整流制御装置の外の回路から、サンプリング信号を整流制御装置に供給することもできる。本態様では、タイミング制御回路が、サンプリング信号生成回路を内蔵する。すなわち、サンプリング信号は、タイミング制御回路内で生成される。
【００６０】
サンプリング信号は、整流電圧（Ｖｏｕｔ）または基準電位（ＶＳＳ）と、電圧反転回路の閾値電圧（Ｖｔｈ（ＩＮＶ））との電位差のサンプリングのために使用され、かつ、整流電圧（Ｖｏｕｔ）または基準電位（ＶＳＳ）と整流ブリッジに入力される交流電圧（ＶＣ１あるいはＶＣ２）との電圧比較のために使用される。サンプリング定理より、サンプリング信号は、整流ブリッジの第１ノードおよび第２ノードに入力される交流電圧の周波数の２倍以上の周波数を有する。例えば、交流電圧の周波数が１００ｋｈｚであれば、サンプリング信号の周波数は、最低でも２００ｋＨｚ以上必要である。
【００６１】
また、サンプリングコンデンサに蓄積されている電荷は、時間経過とともに放電するため、高精度のサンプリングならびに高精度の比較を行うためには、サンプリング周波数をある程度、高く設定することが望ましい。サンプリングコンデンサの容量値を、例えば、０．５ｐＦに設定し、交流電圧の周波数は１００ｋＨｚに設定する場合、サンプリング周波数は十分に高い周波数、例えば、数ＭＨｚ（例えば５ＭＨｚ程度）に設定することができる。
【００６２】
（７）本発明の整流制御装置の他の態様では、前記電圧反転回路はインバータである。
【００６３】
本態様では、電圧反転回路としてインバータを使用する。インバータは回路構成が簡単であり、回路の小型化に適する。インバータとしては、例えば、ＣＭＯＳインバータを使用することができる。ＣＭＯＳインバータを用いる場合、回路の低消費電力化を実現できる。
【００６４】
（８）本発明の整流制御装置の他の態様では、前記電圧反転回路は、非反転端子が所与のバイアス電位に接続され、前記入力ノードとしての反転端子が前記サンプリングコンデンサの一端に接続される反転増幅器である。
【００６５】
本態様では、電圧反転回路として、非反転端子が所与のバイアス電位（Ｖｂｉａｓ）に接続された反転増幅器を使用する。通常、反転増幅器は、入力オフセット電圧（Ｖｏｆｆｓｅｔ）を有しており、この入力オフセット電圧のばらつきによって閾値電が変動するため、入力オフセット電圧は、正確な電圧比較を実現する上での問題となる場合がある。しかし、本態様の電圧比較回路では、反転増幅器が有する入力オフセット電圧（Ｖｏｆｆｓｅｔ）は、電圧比較精度に何らの悪影響を与えない。
【００６６】
ここで、第１ノードの交流電圧（ＶＣ１）と整流電圧（Ｖｏｕｔ）とを比較する場合を想定する。電圧比較期間においては、電圧反転回路としての反転増幅器の入力ノード（反転端子）の電圧（Ｖｑ）は、下記式で表わすことができる。
Ｖｑ＝Ｖｔｈ（ＩＮＶ）＋（ＶＣ１−Ｖｏｕｔ）＝（Ｖｂｉａｓ＋Ｖｏｆｆｓｅｔ）＋（ＶＣ１−Ｖｏｕｔ）。
【００６７】
入力オフセット電圧（Ｖｏｆｆｓｅｔ）の値がばらつくと、閾値電圧Ｖｔｈ（ＩＮＶ）が変動する。しかし、本態様では、電圧比較回路の動作は何ら影響を受けない。つまり、本態様の場合、交流電圧（ＶＣ１）と整流電圧（Ｖｏｕｔ）とを直接に比較するのではなく、（Ｖｔｈ（ＩＮＶ）−ＶＣ１）と（Ｖｔｈ（ＩＮＶ）−Ｖｏｕｔ）との電位差を比較するのであり、電圧反転回路の閾値電圧（Ｖｔｈ（ＩＮＶ）＝Ｖｂｉａｓ＋Ｖｏｆｆｓｅｔ）は、電圧比較の際に相殺されるため、測定精度に何ら影響を与えない。したがって、電圧比較回路は、入力オフセット電圧Ｖｏｆｆｓｅｔ（ならびにバイアス電位Ｖｂｉａｓ）のばらつきに関係なく、安定した、高精度の電圧比較が可能であり、かつ、閾値電圧を基準とした高速な電圧比較が可能である。
【００６８】
（９）本発明の整流制御装置の他の態様では、前記電圧比較回路は、前記電圧反転回路の出力ノードと、前記整流ブリッジにおける前記第ｍノードと前記第ｎノードとの間に接続される前記同期整流素子のオン／オフ制御信号を出力するための出力ノードと、の間に設けられる、ラッチ回路を有する出力バッファを有し、前記出力バッファは、前記サンプリング信号が非アクティブレベルからアクティブレベルに変化したときの電圧レベルをラッチし、そのラッチしている電圧を出力し、前記サンプリング信号がアクティブレベルから非アクティブレベルに変化すると、前記ラッチ状態を解除して、入力電圧と同相の電圧を出力する。
【００６９】
サンプリング期間（サンプリング信号がアクティブレベルである期間）においては、電圧反転回路の出力信号のレベルは、閾値電圧（Ｖｔｈ（ＩＮＶ））に固定されるため、サンプリング期間では、同期整流素子のオン／オフ制御信号を生成することができない。このサンプリング期間は、例えば、１０ｎｓｅｃに設定され、極めて短いため、影響は少ないと考えられるが、このサンプリング期間においても、適正な同期整流素子のオン／オフ制御信号を生成することができれば、より安定した同期整流素子の制御が実現される。
【００７０】
そこで、本態様では、ラッチ回路付きの出力バッファを設ける。出力バッファは、サンプリング信号が非アクティブレベルからアクティブレベルに変化したときの入力電圧をラッチし、サンプリング期間中は、そのラッチしている電圧を出力する。これによって、サンプリング期間においても、適正な、同期整流素子のオン／オフ制御信号が出力される。なお、バッファ回路は、サンプリング信号がアクティブレベルから非アクティブレベルに変化すると、ラッチ状態を解除して、入力電圧と同相の電圧を出力する。したがって、電圧比較期間においては、電圧比較結果に基づいて生成される、同期整流素子のオン／オフ制御信号が、電圧比較回路から出力される。
【００７１】
（１０）本発明の整流制御装置の他の態様では、前記電圧反転回路の出力ノードに、入力ノードが接続されたインバータをさらに有し、前記インバータは、入力電圧と出力電圧との関係を示す入出力電圧特性に関して、ヒステリシス特性を有する。
【００７２】
電圧比較回路は、電圧反転回路の出力信号を受けるインバータを有している。このインバータは、例えば、同期整流素子のオン／オフ制御信号の電圧極性を、所望の極性に調整する働きをする。また、そのインバータは、入出力特性に関して、ヒステリシス特性を有する。インバータがヒステリシス特性を有することによって、例えば、微小なノイズによって、インバータ出力が誤って反転するという誤動作が生じない。よって、電圧比較回路は、ノイズの影響を受けることなく、安定した電圧比較を行うことができる。
【００７３】
（１１）本発明の整流制御装置の他の態様では、前記タイミング制御回路は、前記整流ブリッジの前記第３ノードから出力される前記整流電圧を電源電圧として動作し、前記電圧比較回路は、前記整流電圧が所与の電圧レベル以上になるまで、前記整流ブリッジにおける前記第ｍノードと前記第ｎノードとの間に接続される前記同期整流素子のオン／オフ制御信号を非アクティブレベルに維持する出力保証回路を、さらに有する。
【００７４】
整流制御装置に含まれるタイミング制御回路が、全波整流回路から得られる整流電圧（Ｖｏｕｔ）を電源電圧として動作する場合がある。例えば、全波整流回路および整流制御装置が、無接点電力伝送システムの受電装置に設けられる場合、整流制御装置は、全波整流回路の整流電圧（Ｖｏｕｔ）を電源電圧として動作する。
【００７５】
この場合、電源電圧としての整流電圧（Ｖｏｕｔ）の電圧レベルが所与の電圧レベルに達しない期間においてタイミング制御回路を動作させると、不十分な電源電圧に起因して回路動作が不安定となり、正常な、同期整流素子のオン／オフ制御ができない場合が生じ得る。例えば、第１および第２の整流素子が同時にオンして、大きな貫通電流が流れて、整流回路のエネルギー効率が低下するような事態が生じ得る。
【００７６】
そこで、本態様では、タイミング制御回路に出力保証回路を設ける。出力保証回路は、整流電圧が所与の電圧レベル以上になるまで、同期整流素子のオン／オフ制御信号を非アクティブレベルに維持する。これにより、複数の同期整流素子の各々は、電源電圧としての整流電圧が所与のレベルに上昇するまでオフ状態となり、その状態では、各同期整流素子に並列に接続される各ボディダイオード（寄生ダイオード）による整流動作が実行される。したがって、例えば、第１および第２の同期整流素子が同時にオンして大きな貫通電流が流れるような事態が生じない。
【００７７】
出力保証回路は、タイミング制御回路から出力される、同期整流素子のオン／オフ制御信号が、正常な制御電圧であることを保証する。よって、整流制御装置による同期整流素子の制御の信頼性が向上する。
【００７８】
（１２）本発明の整流制御装置の他の態様では、前記整流制御装置は、前記整流ブリッジを含む。
【００７９】
本態様では、整流制御装置は、タイミング制御回路のみならず、整流ブリッジも内蔵する。例えば、整流ブリッジを比較的低耐圧のトランジスタで構成することができる場合には、整流ブリッジを整流制御装置（ＩＣ）に内蔵することが可能であり、これによって、無接点電力伝送システムの受電装置における部品点数を削減することができる。
【００８０】
（１３）本発明の整流制御装置の他の態様では、前記全波整流回路および前記整流制御装置は、１次コイルと２次コイルを電磁的に結合させて送電装置から受電装置に対して電力を伝送する無接点電力伝送システムにおける前記受電装置に設けられ、前記２次コイルから得られる交流電圧が、前記受電装置に設けられる前記全波整流回路によって前記整流電圧に変換され、前記整流電圧によって前記受電装置が動作し、これによって、給電対象の負荷に電力が供給される。
【００８１】
本態様では、整流制御装置および全波整流回路が、無接点電力システムの受電装置に設けられる。全波整流回路から出力される整流電圧によって受電装置が動作し、給電対象の負荷（例えば、２次電池）に電力が供給される。全波整流回路における損失が少なく、高いエネルギー効率が実現されるため、無接点電力伝送システムの伝送効率が向上する。
【００８２】
（１４）本発明の整流制御装置の他の態様では、前記全波整流回路および前記整流制御装置は、１次コイルと２次コイルを電磁的に結合させて送電装置から受電装置に対して電力を伝送する無接点電力伝送システムにおける前記受電装置に設けられ、前記２次コイルから得られる交流電圧が、前記受電装置に設けられる前記全波整流回路によって前記整流電圧に変換され、前記整流電圧によって前記受電装置が動作し、これによって、給電対象の負荷に電力が供給され、かつ、前記受電装置は、前記受電装置の動作のために使用される発振回路を有し、前記発振回路の発振信号に基づいて前記サンプリング信号が生成される。
【００８３】
本態様では、無接点電力伝送システムにおける受電装置は、受電装置の動作のために使用される発振回路を有しており、この発振回路を利用して、サンプリング信号を生成する。受電装置は、例えば、高速な（周波数が十分に高い）動作クロックを生成するための発振回路を有しているのが通常である。この発振回路を、サンプリング信号の生成源として利用すれば、整流制御装置内にサンプリング回路を内蔵する必要がなくなり、整流制御装置の構成の簡素化、低消費電力化ならびに占有面積の削減を図ることができる。
【００８４】
発振回路の発振クロックを、そのままサンプリング信号として使用することができ、また、例えば、発振回路の発振クロックを分周回路によって分周し、その分周によって得られるクロックを、サンプリング信号とすることもできる。分周回路は、発振回路内に設けることができ、あるいは、整流制御装置内に設けることができる。
【００８５】
（１５）本発明の全波整流回路の一態様は、複数の同期整流素子を含み、第１ノードおよび第２ノードに交流電圧が入力され、第３ノードから整流電圧が出力され、第４ノードが基準電位に接続される整流ブリッジと、前記第３ノードに接続される平滑コンデンサと、を含む全波整流回路と、前記複数の同期整流素子の少なくとも一つのオン／オフを制御するための、上記いずれかに記載の整流制御装置と、を含む。
【００８６】
本態様の全波整流回路は、同期整流方式の整流ブリッジと、平滑コンデンサと、上記いずれかに記載の整流制御装置と、を含む。本態様によれば、同期整流素子のオン／オフを適切なタイミングで制御することができ、ボディダイオードによる損失を低減できる。また、平滑コンデンサに蓄積されている電荷の逆流が効果的に防止される。よって、低損失かつエネルギー効率の高い、同期整流方式の全波整流回路を実現することができる。
【００８７】
（１６）本発明の受電装置の一態様は、２次コイルと、複数の同期整流素子を含み、第１ノードおよび第２ノードに、前記２次コイルから得られる交流電圧が入力され、第３ノードから整流電圧が出力され、第４ノードが基準電位に接続される整流ブリッジと、前記第３ノードに接続される平滑コンデンサと、を含む全波整流回路と、前記複数の同期整流素子の少なくとも一つのオン／オフを制御するための、上記の整流制御装置と、前記全波整流回路から得られる前記整流電圧に基づく、給電対象の負荷への給電を制御するための給電制御部と、を有する。
【００８８】
本態様の受電装置は、同期整流方式の全波整流回路と、整流制御装置と、給電制御部と、を有する。全波整流回路から出力される整流電圧によって受電装置が動作し、給電対象の負荷（例えば、２次電池）に電力が供給される。本態様によれば、全波整流回路における損失が少なく、発熱が低減され、かつ、高いエネルギー効率が実現されるため、無接点電力伝送システムの伝送効率が格段に向上する。
【００８９】
（１７）本発明の無接点電力伝送システムの一態様は、１次コイルと２次コイルを電磁的に結合させて、送電装置から上記の受電装置に対して電力を伝送する。
【００９０】
本態様の無接点電力伝送システムによれば、受電装置に設けられる全波整流回路における損失が少なく、発熱が低減され、かつ、高いエネルギー効率が実現されるため、無接点電力伝送システムの伝送効率が格段に向上する。
【００９１】
このように、本発明の幾つかの態様によれば、従来にない、高精度の同期整流素子のオン／オフのタイミング制御が可能となり、整流回路の損失や発熱の低減、ならびにエネルギー効率の改善を図ることができる。
【発明を実施するための最良の形態】
【００９２】
以下、本発明の好適な実施の形態について詳細に説明する。なお、以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００９３】
（第１の実施形態）
図１（Ａ）〜図１（Ｃ）は、同期整流方式の全波整流回路ならびに整流制御装置の構成の一例について説明するための図である。
【００９４】
図１（Ａ）において、１次コイルＬ１ならびに２次コイルＬ２はトランスを構成する。全波整流回路１５０は、同期整流方式の全波整流回路であり、少なくとも一つの同期整流素子を含む整流ブリッジ１００と、平滑コンデンサＣ１と、を有する。この全波整流回路１５０は、２次コイルＬ２のコイル端（ノードＮＸおよびノードＮＹ）に入力される交流電圧を整流して、整流電圧（直流電圧）Ｖｏｕｔに変換する。なお、整流電圧Ｖｏｕｔは、負荷ＬＱに供給される。
【００９５】
また、整流制御装置（整流制御ＩＣ）２５０は、整流ブリッジ１００を構成する少なくとも一つの同期整流素子のオン／オフのタイミングを制御する。この整流制御装置２５０は、少なくともタイミング制御回路２００を有する。
【００９６】
タイミング制御回路２００には、コイル端（ノードＮＸ）に入力される交流電圧ＶＣ１と、コイル端（ノードＮＹ）に入力される交流電圧ＶＣ２と、整流電圧Ｖｏｕｔとが入力される。また、タイミング制御回路２００は、同期整流素子のオン／オフ制御信号（タイミング制御信号）ＴＧｎ（ｎは１〜４のいずれか）を生成する。このオン／オフ制御信号ＴＧｎによって、整流ブリッジ１００に含まれる同期整流素子のオン／オフのタイミングが制御される。
【００９７】
タイミング制御回路２００は、上述のオン／オフ制御信号ＴＧｎを生成するために、交流電圧ＶＣ１またはＶＣ２と、整流電圧Ｖｏｕｔまたは基準電位ＶＳＳとを比較して比較結果を示す信号を出力する電圧比較回路（図１では不図示）を有する。この電圧比較回路は、交流電圧（ＶＣ１，ＶＣ２）と整流電圧（Ｖｏｕｔ）または基準電位（ＶＳＳ）とを、高速かつ高精度に比較するための独自の回路構成を有しており、この電圧比較回路を用いると、例えば、比較対象の電圧間に１ｍＶ程度の電位差があれば、電圧の大小を検出することが可能であり、かつ、素子特性のばらつきに関係なく、常に、安定した、高精度の電圧比較が可能である。この点については、後述する。
【００９８】
図１（Ｂ）は、整流ブリッジ１００の回路構成の一例を示す図である。図１（Ｂ）の整流ブリッジ１００は、同期整流素子としてのＮＭＯＳトランジスタ（Ｍ１〜Ｍ４）によって構成される。
【００９９】
整流ブリッジ１００の第１ノードＮ１には、交流電圧ＶＣ１が入力され、第２ノードＮ２には、交流電圧ＶＣ２が入力される。交流電圧ＶＣ１の電圧極性（つまり、正極性であるか負極性であるか）は、交流電圧ＶＣ２の電圧極性とは反対である。
【０１００】
また、整流ブリッジ１００の第３ノードＮ３からは整流電圧（直流電圧）Ｖｏｕｔが得られる。また、第４ノードＮ４は、基準電位ＶＳＳ（例えばＧＮＤ）に接続される。
【０１０１】
また、整流ブリッジの第１ノードＮ１と第３ノードＮ３との間に第１の同期整流素子（ＮＭＯＳトランジスタ）Ｍ１が接続され、第２ノードＮ２と第３ノードＮ３との間に第２の同期整流素子（ＮＭＯＳトランジスタ）Ｍ２が接続され、第１ノードＮ１と第４ノードＮ４との間に第３の同期整流素子（ＮＭＯＳトランジスタ）Ｍ４が接続され、第２ノードＮ２と第３ノードＮ３との間に第４の同期整流素子（ＮＭＯＳトランジスタ）Ｍ４が接続されている。
【０１０２】
第１の同期整流素子Ｍ１のソース・ドレイン間には、第１ノードＮ１から第３ノードＮ３に向かう方向を順方向とするボディダイオード（寄生ダイオード）ＤＰ１が接続される。同様に、第２の同期整流素子Ｍ２のソース・ドレイン間には、第２ノードＮ２から第３ノードＮ３に向かう方向を順方向とするボディダイオード（寄生ダイオード）ＤＰ２が接続される。同様に、第３の同期整流素子Ｍ３のソース・ドレイン間には、第４ノードＮ４から第１ノードＮ１に向かう方向を順方向とするボディダイオード（寄生ダイオード）ＤＰ３が接続される。同様に、第４の同期整流素子Ｍ４のソース・ドレイン間には、第３ノードＮ３から第２ノードＮ２に向かう方向を順方向とするボディダイオード（寄生ダイオード）ＤＰ４が接続される。但し、整流ブリッジ回路１００の構成は、上述の構成に限定されるものではなく、上述の構成を変形した構成や、フルブリッジ構成ではない整流ブリッジ等も使用可能である。整流ブリッジ回路１００は、例えば、少なくとも一つの同期整流素子を有し、少なくとも、交流電圧入力ノードおよび整流電圧出力ノードを有する同期整流要素回路である。
【０１０３】
図１（Ｃ）は、同期整流素子としてのＮＭＯＳトランジスタのデバイス構造を示す断面図である。ＮＭＯＳトランジスタは、縦型のパワートランジスタであり、ドレイン電極１（Ｄ）と、ドレインを構成するＮ＋層２およびＮ−層３と、Ｐウエル４と、ソースを構成するＮ＋層５と、ゲート絶縁膜６と、ポリシリコンゲート７（Ｇ）と、保護膜８と、ソース電極９（Ｓ）と、により構成される。
なお、同期整流素子は、能動素子からなる低損失のスイッチング素子であり、上述のように、同期整流素子としてＭＯＳＦＥＴを使用することができるが、場合によっては、バイポーラトランジスタやその他の能動素子を使用する場合もあり得る。なお、本明細書においては、同期整流方式の「同期」という文言には特別な意味はなく、能動素子を適切なタイミングでスイッチング制御して、交流電圧を整流電圧に変換する整流方式は、すべて同期整流方式ということができる。
【０１０４】
また、同期整流方式の整流ブリッジの構成としては、整流ブリッジを構成する第１〜第４の整流素子の全部を同期整流素子とする構成と、第１〜第４の整流素子の一部のみを同期整流素子とし、残りの整流素子としてダイオードを使用する構成とがある。整流回路における損失を低減するためには、第１〜第４の整流素子の全部を同期整流素子とするのが望ましい。
【０１０５】
一方、第１〜第４の整流素子のうちの一部をダイオードした場合、同期整流素子のようにオン／オフ制御が不要となって、タイミング制御回路の負担が軽減される。また、交流電圧の極性が反転すれば、ダイオードが逆バイアスされて、平滑コンデンサに蓄積された電荷の逆流が自動的に阻止されるという利点もある。
【０１０６】
整流ブリッジは、少なくとも第１および第２の整流素子（Ｍ１，Ｍ２）が同期整流素子で構成され、あるいは、少なくとも第３および第４の整流素子（Ｍ３，Ｍ４）が同期整流素子で構成されるのが望ましい。但し、整流回路のエネルギー効率を向上させるという観点からは、少なくとも、平滑コンデンサに接続される第１および第２の整流素子（Ｍ１，Ｍ２）を同期整流素子で構成して、各同期整流素子のオン／オフを適切に制御することが望ましい。
【０１０７】
（整流ブリッジを構成する４つの同期整流素子の各々のオン／オフタイミングを、タイミング制御回路によって制御する例）
図２（Ａ）および図２（Ｂ）は、整流制御装置に含まれるタイミング制御回路の内部構成の一例ならびに回路動作の一例を示す図である。図２（Ａ）において、タイミング制御回路２００は、第１〜第４の同期整流素子（Ｍ１〜Ｍ４）の各々のオン／オフを制御するために、第１〜第４の電圧比較回路（１０ａ〜１０ｄ）を有している。
【０１０８】
第１の電圧比較回路１０ａは、整流ブリッジ１００の第１ノードＮ１に入力される交流電圧ＶＣ１と、第３ノードＮ３から得られる整流電圧Ｖｏｕｔとを比較し、その比較結果に基づいて、第１の同期整流素子としてのＮＭＯＳトランジスタＭ１のオン／オフを制御するためのオン／オフ制御信号ＴＧ１を生成する。オン／オフ制御信号ＴＧ１は、第１の同期整流素子としてのＮＭＯＳトランジスタＭ１のゲート（制御端子）を駆動する。
【０１０９】
すなわち、交流電圧ＶＣ１が整流電圧Ｖｏｕｔを超えたことが第１の電圧比較回路１０ａによって検出されると、第１の電圧比較回路１０ａから出力されるオン／オフ制御信号ＴＧ１がＨレベルに反転して、第１の同期整流素子としてのＮＭＯＳトランジスタＭ１がオンする。また、交流電圧ＶＣ１が整流電圧Ｖｏｕｔを下回ったことが第１の電圧比較回路１０ａによって検出されると、オン／オフ制御信号ＴＧ１がＬレベルになり、第１の同期整流素子としてのＮＭＯＳトランジスタＭ１がオフする。
【０１１０】
同様に、第２の電圧比較回路１０ｂは、整流ブリッジ１００の第２ノードＮ２に入力される交流電圧ＶＣ２と、第３ノードＮ３から得られる整流電圧Ｖｏｕｔとを比較し、その比較結果に基づいて、第２の同期整流素子としてのＮＭＯＳトランジスタＭ２のオン／オフを制御するためのオン／オフ制御信号ＴＧ２を生成する。オン／オフ制御信号ＴＧ２は、第２の同期整流素子としてのＮＭＯＳトランジスタＭ２のゲート（制御端子）を駆動する。
【０１１１】
すなわち、交流電圧ＶＣ２が整流電圧Ｖｏｕｔを超えたことが第２の電圧比較回路１０ｂによって検出されると、第２の電圧比較回路１０ｂから出力されるオン／オフ制御信号ＴＧ２がＨレベルに反転して、第２の同期整流素子としてのＮＭＯＳトランジスタＭ２がオンする。また、交流電圧ＶＣ２が整流電圧Ｖｏｕｔを下回ったことが第２の電圧比較回路１０ｂによって検出されると、オン／オフ制御信号ＴＧ２がＬレベルになって、第２の同期整流素子としてのＮＭＯＳトランジスタＭ２がオフする。
【０１１２】
同様に、第３の電圧比較回路１０ｃは、整流ブリッジ１００の第１ノードＮ１に入力される交流電圧ＶＣ１と、第４ノードＮ４に接続される基準電位ＶＳＳ（ＧＮＤ）とを比較し、その比較結果に基づいて、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３のオン／オフを制御するためのオン／オフ制御信号ＴＧ３を生成する。オン／オフ制御信号ＴＧ３は、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３のゲート（制御端子）を駆動する。
【０１１３】
すなわち、交流電圧ＶＣ１が基準電位ＶＳＳ（ＧＮＤ）よりも低下したことが第３の電圧比較回路１０ｃによって検出されると、第３の電圧比較回路１０ｃから出力されるオン／オフ制御信号ＴＧ３がＨレベルに反転して、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３がオンする。また、交流電圧ＶＣ１が基準電位ＶＳＳ（ＧＮＤ）を超えたことが第３の電圧比較回路１０ｃによって検出されると、オン／オフ制御信号ＴＧ３がＬレベルになり、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３がオフする。
【０１１４】
同様に、第４の電圧比較回路１０ｄは、整流ブリッジ１００の第２ノードＮ２に入力される交流電圧ＶＣ２と、第４ノードＮ４に接続される基準電位ＶＳＳ（ＧＮＤ）とを比較し、その比較結果に基づいて、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４のオン／オフを制御するためのオン／オフ制御信号ＴＧ４を生成する。オン／オフ制御信号ＴＧ４は、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４のゲート（制御端子）を駆動する。
【０１１５】
すなわち、交流電圧ＶＣ２が基準電位ＶＳＳ（ＧＮＤ）よりも低下したことが第４の電圧比較回路１０ｄによって検出されると、第４の電圧比較回路１０ｄから出力されるオン／オフ制御信号ＴＧ４がＨレベルに反転して、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４がオンする。また、交流電圧ＶＣ２が基準電位ＶＳＳ（ＧＮＤ）を超えたことが第４の電圧比較回路１０ｄによって検出されると、オン／オフ制御信号ＴＧ４がＬレベルになり、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４がオフする。
【０１１６】
電圧比較回路１０ａ〜１０ｄの各々は、比較対象の電圧を高速かつ高精度に比較するための独自の回路構成を有しており、これらの電圧比較回路を用いると、例えば、比較対象の電圧間に１ｍＶ程度の電位差があれば、電圧の大小を検出することが可能であり、かつ、素子特性のばらつきに関係なく、常に、安定した、高精度の電圧比較が可能である。したがって、各同期整流素子（Ｍ１〜Ｍ４）を適切なタイミングでオン／オフすることができ、ボディダイオードの順方向電圧に起因するダイオード損失を最小限化することができ、また、平滑コンデンサＣ１に蓄積されている電荷の逆流を、確実に防止することができる。
【０１１７】
図２（Ｂ）は、交流電圧ＶＣ１とＶＣ２の電圧波形と、各同期整流素子のオン期間を示す図である。なお、図２（Ｂ）において、点線で示される波形は、同期整流素子を常にオフさせて、ボディダイオードのみで整流を実行した場合の、交流電圧ＶＣ１とＶＣ２の波形を示している。
【０１１８】
図２（Ｂ）に示すように、第１の同期整流素子としてのＮＭＯＳトランジスタＭ１は、期間Ｔ１（時刻ｔ２〜ｔ３）においてオンする。第２の同期整流素子としてのＮＭＯＳトランジスタＭ２は、期間Ｔ３（時刻ｔ５〜ｔ６）においてオンする。第３の同期整流素子としてのＮＭＯＳトランジスタＭ３は、期間Ｔ４（時刻ｔ４〜ｔ７）においてオンする。第４の同期整流素子としてのＮＭＯＳトランジスタＭ４は、期間Ｔ２（時刻ｔ１〜ｔ４）においてオンする。
【０１１９】
図２（Ｂ）の点線で示される波形の場合、ボディダイオードの順方向電圧ｖｆ１ならびにＶｆ２による電力損失が生じる。しかし、本実施形態の同期整流方式によれば、適切なタイミングで、同期整流素子としてのＮＭＯＳトランジスタがオンし、これによって、ソース・ドレイン間が極めて低抵抗となる。よって、ボディダイオードがオンせず、順方向電圧による電力損失が生じない。
【０１２０】
但し、例えば、第１の同期整流素子としてのＮＭＯＳトランジスタＭ１がオンしたとき、第１ノードＮ１と第３ノードＮ３とは、低抵抗（ＮＭＯＳトランジスタＭ１のオン抵抗）を介して接続された状態となり、第１ノードＮ１の電位（交流電圧ＶＣ１）は、整流電圧Ｖｏｕｔに極めて近い電圧レベルになる。このときの、第１ノードＮ１の電位（交流電圧ＶＣ１）と整流電圧Ｖｏｕｔとの電位差は、図中、ΔＶｍ１と表記されている。ΔＶｍ１は、例えば、数ｍＶ程度である。このことが、交流電圧ＶＣ１が、整流電圧Ｖｏｕｔを下回るタイミング（時刻ｔ３）の正確な検出を困難とする。第１の同期整流素子としてのＮＭＯＳトランジスタＭ１のターンオフが遅延すると、平滑コンデンサに蓄積された電荷の放電（逆流）が生じる。
【０１２１】
また、交流電圧ＶＣ１は、２次コイルＬ２のインダクタンス、ＭＯＳＦＥＴの寄生容量、整流電圧Ｖｏｕｔの微小な変動等の影響を受けて、発振傾向を示し、正確な正弦波（あるいは余弦波）とはならない。このことは、より高精度な電圧比較を困難にする一因となる。
【０１２２】
同様に、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４がオンしたとき、第１ノードＮ１と第４ノードＮ４とは、低抵抗（ＮＭＯＳトランジスタＭ１のオン抵抗）を介して接続された状態となり、第１ノードＮ１の電位（交流電圧ＶＣ１）は、基準電位ＶＳＳ（ＧＮＤ）に極めて近い電圧レベルになる。このときの、第１ノードＮ１の電位（交流電圧ＶＣ１）と基準電位ＶＳＳ（ＧＮＤ）との電位差は、図中、ΔＶｍ２と表記されている。ΔＶｍ２は、例えば、数ｍＶ程度である。このことが、交流電圧ＶＣ２が、基準電位ＶＳＳを超えるタイミング（時刻ｔ４）の正確な検出を困難とする。
【０１２３】
また、交流電圧ＶＣ２は発振傾向を示す。よって、従来の技術では、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４の正確なオン／オフ制御ができない。
【０１２４】
第２の同期整流素子としてのＮＭＯＳトランジスタＭ２のオン／オフ制御、ならびに、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３のオン／オフ制御についても、同様の困難がある。
【０１２５】
しかし、本実施形態の同期整流方式を用いると、比較対象の電圧の大小を高速かつ高精度に検出することができ、各同期整流素子Ｍ１〜Ｍ４のオンタイミングならびにオフタイミングを正確に制御することができる。よって、図２（Ｂ）に示すように、各同期整流素子（Ｍ１〜Ｍ４）を適切なタイミングでオン／オフすることができ、ボディダイオードの順方向電圧に起因するダイオード損失を最小限化することができ、また、平滑コンデンサＣ１に蓄積されている電荷の逆流を、確実に防止することができる。
【０１２６】
（比較例：図３）
図３（Ａ）および図３（Ｂ）は、比較例の構成と動作を説明するための図である。図３（Ａ）の全波整流回路では、第１〜第４の電圧比較回路１０ａ〜１０ｄの代わりに、従来の比較器ＣＰ１〜ＣＰ４を使用している。従来の比較器は、比較する電圧の電圧差がある程度大きくないと、電圧の比較を実行することができない。したがって、同期整流素子のオンタイミングやオフタイミングの検出において検出遅延が生じ、ＭＯＳトランジスタの、正確なタイミングでのターンオンやターンオフを実現するのは困難である。
【０１２７】
したがって、図３（Ｂ）に示すように、ボディダイオードがオンする期間が生じ（時刻ｔ１〜ｔ２，時刻ｔ３〜ｔ４，時刻ｔ７〜ｔ９，時刻ｔ１０〜ｔ１１）、電力損失が生じる。
【０１２８】
また、同期整流素子（Ｍ１〜Ｍ４）のターンオフの遅延（時刻ｔ５〜ｔ６，時刻ｔ７〜ｔ８，時刻ｔ１２〜ｔ１３，時刻ｔ１４〜ｔ１５）が生じる。期間時刻ｔ５〜ｔ６の期間、ならびに、時刻ｔ１２〜ｔ１３の期間においては、平滑コンデンサＣ１に蓄積されている電荷の放電（逆流）が生じ、整流回路のエネルギー効率が低下する。
【０１２９】
図３（Ｂ）と図２（Ｂ）の波形図の比較から明らかなように、本実施形態の同期整流方式によれば、同期整流素子の正確なオン／オフ制御が実現されて、電力損失の低減やエネルギー効率の改善を図ることができるのは明らかである。
【０１３０】
（タイミング制御回路が、整流ブリッジを構成する４つの同期整流素子のうちの一部のみのオン／オフを制御する例）
図４（Ａ）および図４（Ｂ）は、タイミング制御回路が、整流ブリッジを構成する４つの同期整流素子のうちの一部のみのオン／オフを制御する例の構成と動作を説明するための図である。
【０１３１】
図４（Ａ）のタイミング制御回路２００は、第１および第２の電圧比較回路１０ａ，１０ｂのみを有する。すなわち、タイミング制御回路２００は、第１の同期整流素子および前記第２の同期整流素子の各々のオン／オフを制御するためのオン／オフ制御信号ＴＧ１，ＴＧ２のみを出力する。
【０１３２】
また、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３のゲート（制御ノード）は、第２ノード（Ｎ２）に接続され、第４の同期整流素子としてのＮＭＯＳトランジスタＭ４のゲート（制御ノード）は、第１ノードＮ１に接続される。
【０１３３】
本実施形態では、第３および第４の同期整流素子（Ｍ３，Ｍ４）のオン／オフは、整流ブリッジ１００に入力される、極性の異なる交流電圧（ＶＣ１，ＶＣ２）の各々によって自動的に制御される。タイミング制御回路２００は、第１および第２の同期整流素子（Ｍ１，Ｍ２）に関するオン／オフ制御信号（ＴＧ１，ＴＧ２）を生成するだけでよい。よって、タイミング制御回路２００の負担が軽減され、タイミング制御回路２００の回路構成の簡素化を図ることができる。また、タイミング制御回路２００の占有面積を低減することができる。
【０１３４】
図４（Ｂ）は、整流ブリッジの各ノードにおける電圧波形を示す図である。例えば、第３の同期整流素子としてのＮＭＯＳトランジスタＭ３は、第２ノードＮ２に入力される交流電圧ＶＣ１が、ＮＭＯＳトランジスタＭ３の閾値電圧を超えないとオンしないため、時刻ｔ１〜ｔ２の期間において、若干のターンオン遅延が生じる。同様に、時刻ｔ５〜ｔ６の期間において、若干のターンオフ遅延が生じる。但し、これらの遅延時間は極めて短く、ほとんど無視することができる。
【０１３５】
（電圧比較回路の具体的な構成例）
図５（Ａ）および図５（Ｂ）は、電圧比較回路の具体構成と動作の一例を説明するための図である。
【０１３６】
先に説明したように、整流制御装置２５０に含まれるタイミング制御回路２００は、整流ブリッジ１００の第ｍノード（ｍは１または２）と、第ｎノード（ｎは３または４）との間に接続される同期整流素子のオン／オフ制御信号（ＴＧ１〜ＴＧ４のいずれか）を生成する。タイミング制御回路２００は、オン／オフ制御信号（ＴＧ１〜ＴＧ４のいずれか）を生成するために、第ｍノードの電圧（つまり、交流電圧ＶＣ１またはＶＣ２）と、第ｎノードの電圧（つまり、整流電圧Ｖｏｕｔあるいは基準電位ＶＳＳ）とを比較して比較結果を示す信号を出力する電圧比較回路（１０ａ〜１０ｄのいずれか）を有する。この電圧比較回路（１０ａ〜１０ｄのいずれか）は、交流電圧（ＶＣ１またはＶＣ２）と、整流電圧（Ｖｏｕｔ）または基準電位（ＶＳＳ）とを、高速かつ高精度に比較するための独自の回路構成を有しており、この電圧比較回路を用いると、例えば、比較対象の電圧間に１ｍＶ程度の電位差があれば、電圧の大小を検出することが可能であり、かつ、素子特性のばらつきに関係なく、常に、高速で、かつ安定した、高精度の電圧比較が可能である。本実施形態の電圧比較回路は、回路規模が小さく、高速動作が可能であり、短い時間間隔で閾値をサンプリングするため検出精度を高くすることができ、また、比較器のオフセット電圧、温度特性、電圧依存性などにも影響されないことから、常に安定した高精度の電圧測定が可能である。
【０１３７】
以下、ｍ＝１ならびにｎ＝３の場合について説明する。つまり、電圧比較回路１０ａを例にとって、その構成と動作を説明する。
【０１３８】
図５（Ａ）に示されるように、電圧比較回路１０ａは、例えば、サンプリング信号ＳＡによってスイッチングが制御され、これによって第１ノードＮ１の電圧（交流電圧ＶＣ１）あるいは第３ノードの電圧（整流電圧Ｖｏｕｔ）を出力する第１のスイッチ回路ＳＷ１と、電圧反転回路としてのインバータＩＮＶ１０と、インバータＩＮＶ１０の入力ノードと出力ノードとの間に接続され、オン／オフがサンプリング信号ＳＡによって制御される第２のスイッチ回路ＳＷ２と、第１のスイッチ回路ＳＷ１とインバータＩＮＶ１０の入力ノードとの間に接続されるサンプリングコンデンサＣＸと、インバータＩＮＶ１０の出力電圧のレベルを反転するインバータＩＮＶ２０と、ラッチ回路付の出力バッファＢＦと、オン／オフ制御信号ＴＧ１を出力する端子Ｙ１と、サンプリング信号ＳＡを生成するサンプリング信号生成回路３００と、を有する。なお、オン／オフ制御信号ＴＧ２を出力する電圧比較回路１０ｂも同様の構成を有する。
【０１３９】
なお、図５（Ａ）において、第１のスイッチ回路ＳＷ１の前段には、ノイズ除去のためのローパスフィルタＬＰＦ（抵抗ＲＳ１，抵抗ＲＳ２ならびにコンデンサＣＳ１によって構成される）が設けられている。このローパスフィルタＬＰＦは、ノイズ除去回路として機能し、これによって、交流電圧ＶＣ１と整流電圧Ｖｏｕｔに重畳される細かいノイズが除去され、より正確な電圧比較が可能となる。また、電圧比較回路１０ａとして、ヒステリシスコンパレータを用いることもノイズ対策として有効である。
【０１４０】
図５（Ｂ）は、電圧比較回路の動作を説明するためのタイミング図である。図５（Ｂ）に示されるように、サンプリング期間ＴＡ（時刻ｔ２０〜ｔ２１，ｔ２２〜ｔ２３，ｔ２４〜ｔ２５）と、電圧比較期間ＴＢ（時刻ｔ２１〜ｔ２２，ｔ２３〜ｔ２４）とは、交互に、周期的に繰り返される。
【０１４１】
サンプリング期間ＴＡにおいては、サンプリング信号ＳＡがアクティブレベル（Ｈ）となり、これに伴い、第２のスイッチＳＷ２がオンし、また、第１のスイッチＳＷ１はｂ端子に接続される。
【０１４２】
また、電圧比較期間ＴＢにおいては、サンプリング信号ＳＡが非アクティブレベル（Ｌ）となり、これに伴い、第２のスイッチＳＷ２がオフし、また、第１のスイッチＳＷ１はａ端子に接続される。
【０１４３】
サンプリング期間ＴＡは、例えば、１０ｎｓｅｃに設定することができる。サンプリング信号ＳＡの周波数は、サンプリング定理により、入力される交流信号（交流電圧ＶＣ１，ＶＣ２）の周波数の少なくとも２倍の周波数が必要である。交流電圧（ＶＣ１，ＶＣ２）の周波数が１００ｋｈｚであれば、サンプリング信号ＳＡの周波数は、最低でも２００ｋＨｚ以上必要である。
【０１４４】
また、サンプリングコンデンサＣＸに蓄積されている電荷は、時間経過とともに放電するため、高精度のサンプリングならびに高精度の比較を行うためには、サンプリング周波数をある程度、高く設定することが望ましい。サンプリングコンデンサの容量値を、例えば、０．５ｐＦに設定し、交流電圧の周波数は１００ｋＨｚに設定する場合、サンプリング周波数は十分に高い周波数、例えば、数ＭＨｚ（例えば５ＭＨｚ程度）に設定することができる。
【０１４５】
以下、図６（Ａ）および図６（Ｂ）を用いて、電圧比較回路１０ａの動作を説明する。図６（Ａ）は、サンプリング期間ＴＡにおける電圧比較回路１０ａの動作を説明するための図であり、図６（Ｂ）は、電圧比較期間ＴＢにおける電圧比較回路１０ａの動作を説明するための図である。
【０１４６】
図６（Ａ）に示すように、サンプリング信号ＳＡがアクティブレベル（Ｈ）となるサンプリング期間ＴＡにおいては、第２のスイッチ回路ＳＷ２がオンして、電圧反転回路としてのインバータＩＮＶ１０の入力ノードと出力ノードが接続（ショート）される。このとき、電圧反転回路としてのインバータＩＮＶ１０の入力ノードの電圧および出力ノードの電圧は共に、インバータＩＮＶ１０の閾値電圧（Ｖｔｈ（ＩＮＶ））に一致する。例えば、インバータＩＮＶ１０がＣＭＯＳインバータであり、そのＣＭＯＳインバータが高レベル電源電圧ＶＤＤと低レベル電源電圧ＧＮＤとの間で動作するとすれば、閾値電圧Ｖｔｈ（ＩＮＶ）は、例えば、ＶＤＤ／２に設定することができる。
【０１４７】
また、第１のスイッチ回路ＳＷ１は、ａ端子側に切り換えられており、よって、第１のスイッチ回路ＳＷ１からは、整流ブリッジ１００の第３ノードＮ３から得られる整流電圧Ｖｏｕｔが出力される。
【０１４８】
したがって、第１のスイッチＳＷ１と、電圧反転回路としてのインバータＩＮＶ１０の入力ノードとの間に接続されているサンプリングコンデンサＣＸには、インバータＩＮＶ１０の閾値電圧（Ｖｔｈ（ＩＮＶ））と、整流電圧（Ｖｏｕｔ））との電位差に相当する電荷が蓄積される。すなわち、インバータＩＮＶ１０の閾値電圧（Ｖｔｈ（ＩＮＶ））と、整流電圧Ｖｏｕｔとの電位差がサンプリングコンデンサＣＸによってサンプリングされる。
【０１４９】
図６（Ｂ）に示すように、サンプリング信号ＳＡが非アクティブレベル（Ｌ）となる電圧比較期間ＴＢにおいては、第２のスイッチＳＷ２がオフし、これによって、インバータＩＮＶ１０の入力ノードと出力ノードの接続（ショート）が解除される。また、第１のスイッチ回路ＳＷ１はａ端子側に切り換えられており、よって、第１のスイッチ回路ＳＷ１からは、第１ノードＮ１に入力される交流電圧ＶＣ１が出力される。すなわち、サンプリングコンデンサＣＸの一方の極の電位が、整流電圧Ｖｏｕｔから、第１ノードＮ１に入力される交流電圧ＶＣ１に変化する。
【０１５０】
整流電圧Ｖｏｕｔよりも第１ノードの交流電圧ＶＣ１が高ければ、サンプリングコンデンサＣＸの他方の極の電位は、整流電圧Ｖｏｕｔと交流電圧ＶＣ１の電位差の分だけ持ちあがり、逆に、整流電圧Ｖｏｕｔよりも第１ノードの交流電圧ＶＣ１が低ければ、サンプリングコンデンサＣＸの他方の極の電位は、整流電圧Ｖｏｕｔと交流電圧ＶＣ１の電位差の分だけ低下する。
【０１５１】
したがって、電圧比較期間ＴＢにおいては、電圧反転回路としてのインバータＩＮＶ１０の入力ノードの電圧Ｖｑは、下記の式で表わすことができる。
Ｖｑ＝Ｖｔｈ（ＩＮＶ）＋（ＶＣ１−Ｖｏｕｔ）。
【０１５２】
すなわち、交流電圧ＶＣ１と整流電圧Ｖｏｕｔの電圧レベルが完全に一致するのであれば、電圧反転回路としてのインバータＩＮＶ１０の入力ノードの電圧は閾値電圧（Ｖｔｈ（ＩＮＶ））のままであり、その出力レベルも閾値電圧（Ｖｔｈ（ＩＮＶ））のままである。
【０１５３】
交流電圧ＶＣ１が整流電圧Ｖｏｕｔを少しでも上回ると、インバータＩＮＶ１０の入力ノードの電圧Ｖｑは、インバータＩＮＶ１０の閾値電圧（Ｖｔｈ（ＩＮＶ））を超え、よって、インバータＩＮＶ１０の出力レベルは、ただちにローレベルに変化する。
【０１５４】
また、交流電圧ＶＣ１が整流電圧Ｖｏｕｔを少しでも下回ると、インバータＩＮＶ１０の入力ノードの電圧Ｖｑは、インバータＩＮＶ１０の閾値電圧（Ｖｔｈ（ＩＮＶ））より低くなり、よって、インバータＩＮＶ１０の出力レベルは、ただちにハイレベルに変化する。
【０１５５】
このように、サンプリング期間ＴＡにおいては、電圧反転回路としてのインバータＩＮＶ１０の入力ノードの電圧は閾値電圧（Ｖｔｈ（ＩＮＶ））に維持されており、次の電圧比較期間ＴＢにおいては、比較対象の２つの電圧の大小が、インバータＩＮＶ１０の閾値電圧（Ｖｔｈ（ＩＮＶ））を基準にして、高速に比較される。
【０１５６】
よって、本実施形態によれば、閾値電圧を基準として、比較対象の２つの電圧の大小を、極めて高速かつ高精度に（例えば、１ｍＶの単位で）、検出することができる。
【０１５７】
また、電圧反転回路としてのインバータＩＮＶ１０を構成する素子（例えばトランジスタ）の特性にばらつきがあって、インバータＩＮＶ１０の閾値電圧（Ｖｔｈ（ＩＮＶ））が変動したとしても、電圧比較回路１０ａの動作は何ら影響を受けない。
【０１５８】
つまり、本実施形態の場合、交流電圧ＶＣ１と整流電圧Ｖｏｕｔとを直接に比較するのではなく、（Ｖｔｈ（ＩＮＶ）−ＶＣ１）と（Ｖｔｈ（ＩＮＶ）−Ｖｏｕｔ）との電位差を比較するのであり、電圧反転回路としてのインバータＩＮＶ１０の閾値電圧（Ｖｔｈ（ＩＮＶ））は、電圧比較の際に相殺されるため、測定精度に何ら影響を与えない。したがって、電圧反転回路としてのインバータＩＮＶ１０は、素子特性のばらつきに関係なく、安定した、高精度の電圧比較が可能である。
【０１５９】
電圧反転回路としてのインバータＩＮＶ１０の出力電圧は、次段のインバータＩＮＶ２０によって反転して適切な電圧極性とする。そして、インバータＩＮＶ２０の出力信号は、出力バッファＢＦならびに出力端子Ｙ１を経由して、オン／オフ制御信号ＴＧ１として、電圧比較回路１０ａから第１の同期整流素子Ｍ１に向けて出力される。
【０１６０】
（出力バッファＢＦの構成と動作について）
以下、図７（Ａ）および図７（Ｂ）を参照して、インバータＩＮＶ２０の後段に設けられる出力バッファ回路ＢＦの構成と動作について説明する。
【０１６１】
上述のとおり、サンプリング期間ＴＡにおいては、電圧反転回路としてのインバータＩＮＶ１０の出力信号のレベルは、閾値電圧（Ｖｔｈ（ＩＮＶ））に固定されるため、サンプリング期間ＴＡにおいては、同期整流素子Ｍ１のオン／オフ制御信号ＴＧ１を生成することができない。このサンプリング期間ＴＡは、例えば、１０ｎｓｅｃに設定され、極めて短いため、影響は少ないと考えられるが、このサンプリング期間ＴＡにおいても、適正な同期整流素子Ｍ１のオン／オフ制御信号ＴＧ１を生成することができれば、より安定した同期整流素子の制御が実現される。
【０１６２】
そこで、ラッチ回路付きの出力バッファＢＦが設けられる。図７（Ａ）に示すように、バッファ回路ＢＦは、サンプリング信号ＳＡによって動作するラッチ回路を有する。ラッチ回路は、ＮＯＲゲートＮＯＲ１と、フリップフロップを構成する２つのナンドゲート（ＮＡＮＤ１，ＮＡＮＤ２）と、フリップフロップの次段に設けられるアンドゲートＡＮＤ１と、により構成される。
【０１６３】
図７（Ｂ）に示すように、サンプリング信号ＳＡが非アクティブレベル（Ｌ）からアクティブレベル（Ｈ）に変化すると、ノアゲートＮＯＲ１の出力ＶＱ３の電圧レベルは、“Ｈ”に固定される。
【０１６４】
また、サンプリング信号ＳＡが非アクティブレベル（Ｌ）からアクティブレベル（Ｈ）に変化すると、その時点におけるラッチ回路の入力電圧のレベルが、ラッチされる。
【０１６５】
すなわち、サンプリング信号ＳＡが非アクティブレベル（Ｌ）である状態では、インバータＩＮＶ２０の出力信号の電圧レベルを反転した信号ＶＱ１が、ナンドゲートＮＡＮＤ１から出力されている。
【０１６６】
サンプリング信号ＳＡがアクティブレベル（Ｈ）に変化すると、フリップフロップを構成するナンドゲートＮ２からは、ナンドゲートＮＡＮＤ１の出力信号ＶＱ１の電圧レベルを反転した信号ＶＱ２が出力される。そして、その信号ＶＱ２が、そのままアンドゲートＡＮＤ１から出力される。アンドゲートＡＮＤ１から出力される信号が同期整流素子Ｍ１のオン／オフ制御信号ＴＧ１となる。
【０１６７】
したがって、オン／オフ制御信号ＴＧ１の電圧レベルは、サンプリング信号ＳＡが非アクティブレベル（Ｌ）からアクティブレベル（Ｈ）に変化した時点における入力電圧のレベル（すなわち、インバータＩＮＶ２０の出力電圧のレベル）に一致する。
【０１６８】
このように、サンプリング信号ＳＡがアクティブレベルに変化したときに、その時点の入力電圧がラッチ回路によってラッチされ、サンプリング期間ＴＡ中は、そのラッチされている電圧が出力される。これによって、サンプリング期間ＴＡにおいても、適正な、同期整流素子Ｍ１のオン／オフ制御信号ＴＧ１が出力される。
【０１６９】
なお、出力バッファ回路ＢＦは、サンプリング信号ＳＡがアクティブレベル（Ｈ）から非アクティブレベル（Ｌ）に変化すると、ラッチ状態を解除して、入力電圧と同相の電圧を出力する。したがって、電圧比較期間ＴＢにおいては、電圧比較結果に基づいて生成される、同期整流素子Ｍ１のオン／オフ制御信号ＴＧ１が、電圧比較回路１０ａから出力される。
【０１７０】
（第２の実施形態）
図８は、本発明の整流制御装置の他の例の構成を示す図である。本実施形態では、タイミング制御回路２００に含まれる電圧反転回路として、非反転端子が所与のバイアス電位Ｖｂｉａｓに接続され、入力ノードとしての反転端子がサンプリングコンデンサＣＸの一端に接続される反転増幅器ＯＰを使用する。
【０１７１】
通常、反転増幅器は、入力オフセット電圧（Ｖｏｆｆｓｅｔ）を有しており、この入力オフセット電圧のばらつきによって閾値電が変動するため、入力オフセット電圧は、正確な電圧比較を実現する上での問題となる場合がある。
【０１７２】
しかし、本実施形態では、反転増幅器ＯＰが有する入力オフセット電圧（Ｖｏｆｆｓｅｔ）は、電圧比較精度に何らの悪影響を与えない。
【０１７３】
ここで、第１ノードの交流電圧ＶＣ１と整流電圧Ｖｏｕｔとを比較する場合を想定する。電圧比較期間においては、電圧反転回路としての反転増幅器ＯＰの入力ノード（反転端子）の電圧Ｖｑは、下記式で表わすことができる。
Ｖｑ＝Ｖｔｈ（ＩＮＶ）＋（ＶＣ１−Ｖｏｕｔ）＝（Ｖｂｉａｓ＋Ｖｏｆｆｓｅｔ）＋（ＶＣ１−Ｖｏｕｔ）。
【０１７４】
入力オフセット電圧（Ｖｏｆｆｓｅｔ）の値がばらつくと、閾値電圧Ｖｔｈ（ＩＮＶ）が変動する。しかし、本実施形態の場合、交流電圧ＶＣ１と整流電圧Ｖｏｕｔとを直接に比較するのではなく、（Ｖｔｈ（ＩＮＶ）−ＶＣ１）と（Ｖｔｈ（ＩＮＶ）−Ｖｏｕｔ）との電位差を比較するのであり、電圧反転回路の閾値電圧（Ｖｔｈ（ＩＮＶ）＝Ｖｂｉａｓ＋Ｖｏｆｆｓｅｔ）は、電圧比較の際に相殺されるため、測定精度に何ら影響を与えない。したがって、電圧反転回路は、入力オフセット電圧Ｖｏｆｆｓｅｔ（ならびにバイアス電位Ｖｂｉａｓ）のばらつきに関係なく、安定した、高精度の電圧比較が可能である。
【０１７５】
（第３の実施形態）
図９（Ａ）〜図９（Ｃ）は、本発明の整流制御装置の他の例の構成と動作を示す図である。本実施形態では、例えば、電圧反転回路としてのインバータＩＮＶ１０の次段に設けられるインバータとして、入力電圧と出力電圧との関係を示す入出力電圧特性に関して、ヒステリシス特性を有するインバータＩＮＶ２０’を使用する。
【０１７６】
図９（Ａ）に示すように、インバータＩＮＶ２０’は、ＣＭＯＳインバータ（ＰＭＯＳトランジスタＭ１０とＮＭＯＳトランジスタＭ２０とにより構成される）と、プルダウントランジスタＭ３０と、ＣＭＯＳインバータの出力信号がＬレベルのとき、プルダウントランジスタＭ３０をオンさせるインバータＩＮＶ３０と、を有している。インバータＩＮＶ２０’は正帰還経路を有する。
【０１７７】
図９（Ｂ）に示すように、インバータＩＮＶ２０’の入力をＶｉｎとし、出力をＶｘとする。図９（Ｃ）に示すように、インバータＩＮＶ２０’は、入力Ｖｉｎと出力Ｖｏｕｔと関係に関して、ヒステリシス特性を有する。
【０１７８】
インバータＩＮＶ２０’がヒステリシス特性を有することによって、例えば、微小なノイズによって、インバータ出力が誤って反転するという誤動作が生じない。よって、電圧比較回路１０ａは、ノイズの影響を受けることなく、安定した電圧比較を行うことができる。
【０１７９】
（第４の実施形態）
図１０（Ａ）〜図１０（Ｃ）は、本発明の整流制御装置の他の例の構成を示す図である。１つの電圧比較回路によって、２つの同期整流素子のオン／オフを制御することができれば、電圧比較回路の数を減らすことができ、タイミング制御回路の回路構成を簡素化することができる。そこで、本実施形態では、一つの電圧比較回路によって、２つの同期整流素子のオン／オフを制御する。
【０１８０】
図１０（Ａ）に示すように、第１のスイッチ回路ＳＷ１には、第１ノードＮ１および第２ノードＮ１に入力される、極性が異なる交流電圧（ＶＣ１，ＶＣ２）の各々と、第３ノードＮ３から得られる整流電圧Ｖｏｕｔとが入力される。
【０１８１】
また、極性が異なる交流電圧（ＶＣ１，ＶＣ２）のうちのいずれを電圧比較回路１０ａに入力するかは、第１ノードＮ１および第２ノードＮ２の各々に入力される交流電圧（ＶＣ１，ＶＣ２）の電圧極性を示す極性信号（ＰＬ）に基づいて決定することができる。
【０１８２】
そこで、本実施形態では、図１０（Ａ）に示すように、交流電圧（ＶＣ１，ＶＣ２）の電圧レベルを比較するコンパレータＣＭＰ１を設ける。コンパレータＣＭＰ１から出力される極性信号ＰＬは、選択信号生成回路３２０に入力される。選択信号生成回路３２０は、選択信号ＳＥＬが出力される。選択信号ＳＥＬは、第１のスイッチ回路ＳＷ１を切り換えるための制御信号の一つとして使用される。
【０１８３】
また、交流電圧（ＶＣ１，ＶＣ２）と整流電圧Ｖｏｕｔのいずれを電圧比較回路１０ａに入力するかは、上述のとおり、サンプリング信号ＳＡがアクティブレベル（Ｈ）であるか非アクティブレベル（Ｌ）であるかによって決定することができる。よって、サンプリング信号ＳＡは、第１のスイッチ回路ＳＷ１を切り換えるための制御信号の一つとして使用される。
【０１８４】
また、図１０（Ａ）に示すように、電圧比較回路１０ａに分配器１７を設け、この分配器１７によって、生成された同期整流素子のオン／オフ制御信号（ＴＧ１，ＴＧ２）を、２つの同期整流素子（Ｍ１，Ｍ２）のいずれに供給するかを制御する。分配器１７は、２個のアンドゲートＡＤ１，ＡＤ２と、インバータＩＮＶ３１と、により構成される。分配器１７の分配動作は、上述の極性信号（ＰＬ）によって制御され、これによって、オン／オフ制御信号（ＴＧ１，ＴＧ２）の供給先を自動的に切り換えることができる。
【０１８５】
図１０（Ｂ）は、第１のスイッチ回路ＳＷ１の具体的な構成の一例を示す図である。第１のスイッチ回路ＳＷ１は、３つのアナログスイッチＴＳＷ１〜ＴＳＷ３を有する。アナログスイッチを駆動する駆動回路は、２個のアンド回路（ＡＤ１１，ＡＤ１２）と、２個のインバータ（ＩＮＶ４１，ＩＮＶ４２）によって構成される。
【０１８６】
図１０（Ｃ）は、図１０（Ａ）に示されるタイミング制御回路２００の動作を示す図である。図示されるように、２つのオン／オフ制御信号（ＴＧ１，ＴＧ２）のうち、いずれを出力するかは、選択信号ＳＥによって決定される。選択信号ＳＥＬは、時刻ｔ３０〜ｔ３３の期間および時刻ｔ３６〜ｔ３９の期間においてＨレベルとなる。時刻ｔ３１〜ｔ３３の期間、ならびに、時刻ｔ３６〜ｔ３８の期間において、オン／オフ制御信号ＴＧ１が出力される。時刻ｔ３４〜ｔ３５の期間において、オン／オフ制御信号ＴＧ２が出力される。
【０１８７】
（第５の実施形態）
図１１は、本発明の整流制御装置の他の例の構成を示す図である。本実施形態では、整流電圧Ｖｏｕｔが所与の電圧レベル以上になるまで、同期整流素子（Ｍ１〜Ｍ４）のオン／オフ制御信号（ＴＧ１〜ＴＧ４）を非アクティブレベル（Ｌ）に維持する出力保証回路３５０を設ける。
【０１８８】
整流制御装置２５０に含まれるタイミング制御回路２００が、全波整流回路１５０から得られる整流電圧Ｖｏｕｔを電源電圧として動作する場合がある。例えば、全波整流回路１５０および整流制御装置２５０が、無接点電力伝送システムの受電装置に設けられる場合、整流制御装置２５０は、全波整流回路１５０の整流電圧Ｖｏｕｔを電源電圧として動作する。
【０１８９】
この場合、電源電圧としての整流電圧Ｖｏｕｔの電圧レベルが所与の電圧レベルに達しない期間においてタイミング制御回路２００を動作させると、不十分な電源電圧に起因して回路動作が不安定となり、正常な、同期整流素子のオン／オフ制御ができない場合が生じ得る。例えば、第１および第２の整流素子（Ｍ１，Ｍ２）が同時にオンして、第１ノードＮ１から第２ノードＮ２に向けて大きな貫通電流が流れて、全波整流回路１５０のエネルギー効率が低下し、あるいは、素子の破損が生じるような事態が生じ得る。
【０１９０】
そこで、本実施形態では、例えば、図１１に示すように、電圧比較回路１０ａに出力保証回路３５０を設ける。出力保証回路３５０は、タイミング制御回路２００から出力される、同期整流素子Ｍ１のオン／オフ制御信号ＴＧ１が、正常な制御電圧であることを保証する。よって、整流制御装置２５０による同期整流素子の制御の信頼性が向上する。
【０１９１】
出力保証回路３５０は、分圧抵抗Ｒ５０およびＲ５１と、ソース接地のＮＭＯＳトランジスタＭ４０と、負荷抵抗Ｒ５２と、ドレイン接地のＰＭＯＳトランジスタ（ソースフォロワ）Ｍ４１と、出力バッファとして機能するＣＭＯＳインバータ（ＰＭＯＳトランジスタＭ４２とＮＭＯＳトランジスタＭ４３とにより構成される）と、ＣＭＯＳインバータの出力ノードをプルダウンするためのプルダウン抵抗Ｒ５３と、を有する。
【０１９２】
ＮＭＯＳトランジスタＭ４０は、整流電圧Ｖｏｕｔが所与の電圧レベル以上になるまでオンしない。ＮＭＯＳトランジスタＭ４０がオフしている期間においては、ＣＭＯＳインバータに電源電圧（Ｖｏｕｔ）が供給されず、ＣＭＯＳインバータの出力ノードは、Ｌレベル（接地電位）に保持される。よって、オン／オフ制御信号ＴＧ１は、非アクティブレベル（Ｌ）に維持され、同期整流素子としてのＮＭＯＳトランジスタＭ１はオフ状態を維持する。
【０１９３】
このように、電源電圧としての整流電圧Ｖｏｕｔが所与のレベルに上昇するまで、全部の同期整流素子（例えばＭ１〜Ｍ４）がオフ状態となる。その状態では、各同期整流素子に並列に接続される各ボディダイオード（ＤＰ１〜ＤＰ４）による整流動作が実行される。したがって、例えば、第１および第２の同期整流素子（Ｍ１，Ｍ２）が同時にオンして大きな貫通電流が流れるような事態が生じない。
【０１９４】
よって、全波整流回路１５０のエネルギー効率の低下が防止される。また、素子の破損のおそれもないことから、全波整流回路が搭載される機器の信頼性も向上する。
【０１９５】
（第６の実施形態）
本実施形態では、本発明の整流制御装置および全波整流回路を搭載した受電装置、ならびに、その受電装置を用いて構成される無接点電力伝送システムについて説明する。
【０１９６】
本実施形態では、先に説明した整流制御装置および全波整流回路は、無接点電力システムの受電装置に設けられる。全波整流回路から出力される整流電圧によって受電装置が動作し、給電対象の負荷（例えば、２次電池）に電力が供給される。全波整流回路における損失が少なく、高いエネルギー効率が実現されるため、無接点電力伝送システムの伝送効率が向上する。以下、具体的に説明する。
【０１９７】
（無接点電力伝送に対応した電子機器の構成の例）
図１２（Ａ）〜図１２（Ｃ）は、無接点電力伝送システムに対応した電子機器の構成の一例を示す図である。図１（Ａ）には、送電装置１１を内蔵する充電器（クレードル）５００と、受電装置４１を内蔵する携帯電話機５１０と、が示される。
【０１９８】
携帯電話機５１０は、ＬＣＤなどの表示部５１２、ボタン等で構成される操作部５１４、マイク５１６（音入力部）、スピーカ５１８（音出力部）、アンテナ５２０を有する。
【０１９９】
充電器５００にはＡＣアダプタ５０２を介して電力が供給され、この電力が、無接点電力伝送により送電装置１１から受電装置４１に送電される。これにより、携帯電話機５１０のバッテリ（不図示）を充電したり、携帯電話機５１０内のデバイスを動作させたりすることができる。
【０２００】
なお、本実施形態が適用される電子機器は携帯電話機５１０に限定されない。例えば腕時計、コードレス電話器、シェーバー、電動歯ブラシ、リストコンピュータ、ハンディターミナル、携帯情報端末、電動自転車、或いはＩＣカードなどの種々の電子機器に適用できる。
【０２０１】
図１２（Ｂ）に模式的に示すように、送電装置１１から受電装置４１への電力伝送は、送電装置１１側に設けられた１次コイルＬ１（送電コイル）と、受電装置４１側に設けられた２次コイルＬ２（受電コイル）を電磁的に結合させて電力伝送トランスを形成することで実現される。これにより非接触での電力伝送が可能になる。
【０２０２】
なお、図１２（Ｂ）では１次コイルＬ１、２次コイルＬ２は、平面上でスパイラル状にコイル線を巻くことで形成された例えば空芯の平面コイルになっている。しかしながら、本実施形態のコイルはこれに限定されず、１次コイルＬ１と２次コイルＬ２を電磁的に結合させて電力を伝送できるものであれば、その形状・構造等は問わない。
【０２０３】
例えば図１２（Ｃ）では、磁性体コアに対してＸ軸回りでコイル線をスパイラル状に巻くことで１次コイルＬ１が形成されている。携帯電話機５１０に設けられた２次コイルＬ２も同様である。図１２（Ｃ）のようなコイルにも本実施形態は適用可能である。なお図１（Ｃ）の場合に、１次コイルＬ１や２次コイルＬ２として、Ｘ軸回りにコイル線を巻いたコイルに加えて、Ｙ軸周りにコイル線を巻いたコイルを組み合わせてもよい。
【０２０４】
（無接点電力伝送システムの構成例）
図１３は、無接点電力伝送システムの構成の一例を示す図である。送電装置１１は、１次コイルＬ１と、共振コンデンサＣＱと、送電制御装置（送電制御ＩＣ）５０と、送電部５３と、波形モニタ回路５４と、を有する。送電制御装置５０は、送電側制御回路５１と、ドライバ制御回路５２と、を有する。ドライバ制御装置５２は、駆動クロックＤＲＣＫに同期して、１次コイルＬ１を交流駆動する。これによって、１次側から２次側に無接点で電力を供給することができる。１次コイルの駆動周波数は、例えば、１２０ＫＨｚである。
【０２０５】
また、受電装置４１は、２次コイルＬ２と、受電部１４０と、整流制御装置（整流制御ＩＣ）２５０と、負荷変調部６０と、給電制御部６２と、バッテリ装置７０（充電制御装置７１とバッテリ７２とを有する）と、受電制御装置（受電制御ＩＣ）８０と、を有する。
【０２０６】
図１３の左上において、太い点線で囲んで示されるように、１次側から２次側に信号を送信するための通信方式として、周波数変調方式（周波数ｆ１，ｆ２を切り換えて“１”と“０”を送信する方式）が採用される。
【０２０７】
また、図１３の左下において、太い点線で囲んで示されるように、２次側から１次側に信号を送信するための通信方式として、負荷変調方式が採用される。すなわち、２次側の負荷状態を切り換えることによって“０”と“１”が、２次側から１次側に送信される。１次側は、１次コイルＬ１のコイル端電圧ＧＳＧを、波形モニタ回路５４によってモニタし、例えば、コイル端電圧の振幅の変化を検出し、あるいは、駆動クロックとコイル端電圧の位相関係を検出し、これによって、“０”または“１”を検出する。
【０２０８】
図１３に示される受電部１４０は、２次コイルＬ２のコイル端間に直列に接続される分圧抵抗ＲＢ１とＲＢ２と、全波整流回路１５０と、整流電圧ノードＮ１１と基準電位ノードＮ１３との間に直列に接続される分圧抵抗ＲＢ４およびＲＢ５と、を有する。
【０２０９】
全波整流回路１５０は、整流ブリッジ１００と、平滑コンデンサＣ１と、を有する。整流ブリッジ１００は、同期整流素子としてのＭＯＳＦＥＴ（Ｍ１〜Ｍ４）を有する。
【０２１０】
整流制御装置（整流制御ＩＣ）は、タイミング制御回路２００を有する。タイミング制御回路２００は、電圧比較回路１０（例えば図２に示すように、４つの電圧比較回路１０ａ〜１０ｄにより構成される）と、出力保証回路３５０（図１１参照）と、レベルシフト回路（ＬＳ１〜ＬＳ４）ならびに出力バッファ（ＢＭ１〜ＢＭ４）を有する。
【０２１１】
また、整流制御装置（整流制御ＩＣ）２５０は、複数の端子（Ｅ１〜Ｅ１０）を有する。端子（Ｅ１〜Ｅ４）の各々は、同期整流素子のオン／オフ制御信号（ＴＧ１，ＴＧ３，ＴＧ２，ＴＧ４）を、整流ブリッジ１００に供給するための出力端子である。
【０２１２】
端子Ｅ５は、整流ブリッジ１００の第２ノードＮ２の交流電圧ＶＣ２を、電圧比較回路１０に供給するための入力端子である。端子Ｅ６は、第１ノードＮ１に入力される交流電圧ＶＣ１を、電圧比較回路１０に供給するための入力端子である。端子Ｅ７は、第３ノードＮ３から得られる整流電圧Ｖｏｕｔを、出力保証回路３５０に供給するための入力端子である。端子Ｅ８は、整流電圧Ｖｏｕｔを、電圧比較回路１０に供給するための入力端子である。端子Ｅ９は、整流ブリッジ１００における第４ノードＮ４に接続される基準電位ＶＳＳを、電圧比較回路１０に供給するための入力端子である。端子Ｅ１０は、受電制御装置８０から出力されるサンプリング信号ＳＡを、電圧比較回路１０に供給するための入力端子である。
【０２１３】
また、出力保証回路３５０は、タイミング制御回路２００から出力される、同期整流素子のオン／オフ制御信号（ＴＧ１〜ＴＧ４）が、正常な制御電圧であることを保証するための回路である。図１３の受電装置４１において、整流制御装置２５０（ならびに他の受電側の回路）は、全波整流回路１５０の整流電圧Ｖｏｕｔを電源電圧として動作する。したがって、電源電圧としての整流電圧Ｖｏｕｔの電圧レベルが所与の電圧レベルに達しない期間（例えば、無接点電力伝送システムの電源を投入した直後の期間）において、タイミング制御回路２００を動作させると、不十分な電源電圧に起因して回路動作が不安定となり、正常な、同期整流素子（Ｍ１〜Ｍ４）のオン／オフ制御ができない場合が生じ得る。例えば、第１および第２の整流素子（Ｍ１，Ｍ２）が同時にオンして、大きな貫通電流が流れて、全波整流回路１５０のエネルギー効率が低下するような事態が生じ得る。
【０２１４】
そこで、本実施形態では、タイミング制御回路２００に出力保証回路３５０を設けている。出力保証回路３５０は、整流電圧Ｖｏｕｔが所与の電圧レベル（つまり、タイミング制御回路が正常に動作し得る電圧レベル）になるまで、同期整流素子のオン／オフ制御信号（ＴＧ１〜ＴＧ４）を非アクティブレベル（具体的にはＬレベル）に維持する。これにより、複数の同期整流素子（Ｍ１〜Ｍ４）の各々は、電源電圧としての整流電圧Ｖｏｕｔが所与のレベルに上昇するまでオフ状態となり、その状態では、各同期整流素子（Ｍ１〜Ｍ４）に並列に接続される各ボディダイオード（ＤＰ１〜ＤＰ４）による整流動作が実行される。したがって、例えば、第１および第２の同期整流素子（Ｍ１，Ｍ２）が同時にオンして大きな貫通電流が流れるような事態が生じない。
【０２１５】
また、負荷変調部６０は、負荷変調トランジスタ（不図示）をスイッチングし、負荷変調信号を、送電装置１１に送信する。給電制御部６２は、例えば、シリーズレギュレータ（ＬＤＯ）や給電制御トランジスタ等（不図示）を有し、それらの動作を制御することによって、給電対象の負荷７２への給電を制御する。また、バッテリ装置７０に含まれる充電制御装置（充電制御ＩＣ）７１は、バッテリ（２次電池）７２の充電動作を制御する。
【０２１６】
なお、給電対象の負荷は、バッテリ（２次電池）７２に限定されない。例えば、整流電圧によって所与の回路を動作させる場合、その回路が給電対象の負荷として機能する。
【０２１７】
また、受電装置装置（受電制御ＩＣ）は、受電側制御回路８１と、位置検出回路８２と、周波数検出回路８３と、発振回路８４と、を有する。受電側制御回路８１は、受電装置４１の動作を統括的に制御する。
【０２１８】
位置検出回路８２は、分圧抵抗ＲＢ４とＲＢ５の共通接続点から得られる信号ＡＤＩＮに基づいて、受電側機器が、送電側機器に対して適正な位置にセットされているか否かを検出する。また、周波数検出回路８３は、分圧抵抗ＲＢ１とＲＢ２の共通接続点から得られる信号ＣＣＭＰＩに基づいて、１次側の駆動クロック（ＤＲＣＫ）を再生し、その駆動クロックの周波数を、発振回路８４から出力される発振クロックＣＬＫを用いて検出する。発振クロックＣＬＫの周波数は、例えば５ＭＨｚである。この発振クロックＣＬＫは、受電制御装置８０の全体の動作のために使用することができる。例えば、発振クロックＣＬＫを動作クロックとして用いて、デジタル回路を動作させることができる。
【０２１９】
本実施形態では、受電制御装置８０に内蔵される発振回路８４は、整流制御装置２５０に含まれるタイミング制御回路２００の動作制御信号の一つであるサンプリング信号ＳＡの発生源として利用される。つまり、本実施形態では、発振回路８４は、サンプリング信号生成回路３００としても機能する。
【０２２０】
すなわち、無接点電力伝送システムにおける受電装置４１は、受電装置４１の動作のために使用される、高い周波数のクロックを発振する発振回路８４を有しているのが通常である。そこで、本実施形態では、この発振回路８４を利用して、サンプリング信号ＳＡを生成する。
【０２２１】
この発振回路８４を、サンプリング信号ＳＡの生成源として利用すれば、整流制御装置２５０内にサンプリング回路３００を設ける必要がなくなる。よって、整流制御装置２５０の構成の簡素化、低消費電力化ならびに占有面積の削減を図ることができる。
【０２２２】
ここで、発振回路８４の発振クロックＣＬＫを、そのままサンプリング信号ＳＡとして使用することができ、また、例えば、発振回路８４の発振クロックＣＬＫを分周回路（不図示）によって分周し、その分周によって得られるクロックを、サンプリング信号ＳＡとすることもできる。なお、分周回路は、発振回路８４内に設けることができ、あるいは、整流制御装置２５０内に設けることもできる。
【０２２３】
このように、本実施形態の受電装置４１は、同期整流方式の全波整流回路１５０と、整流制御装置２５０と、給電制御部６２と、を有しており、全波整流回路１５０から出力される整流電圧Ｖｏｕｔによって受電装置４１が動作し、給電対象の負荷（例えば、２次電池７２）に電力が供給される。
【０２２４】
本実施形態によれば、従来にない、極めて高精度の同期整流素子のオン／オフのタイミング制御が実現される。よって、全波整流回路１５０における損失が少なく、発熱が低減され、かつ、高いエネルギー効率が実現され、無接点電力伝送システムの伝送効率が格段に向上する。
【０２２５】
また、整流制御装置２５０は出力保証回路３５０を有しているため、システムの起動直後に不要な貫通電流が流れることが防止され、その貫通電流によって回路が破損する心配もない。よって、エネルギー効率が高く、かつ信頼性の高い無接点電力伝送システムが実現される。
【０２２６】
また、本実施形態では、受電制御装置８０が有する発振回路８４を、サンプリング信号ＳＡの生成源として利用するため、整流制御装置の構成が簡素化され、また、回路の占有面積を低減することができる。
【０２２７】
また、図１３の例では、全波整流回路１５０と整流制御装置２５０とは別の回路であるが、整流ブリッジ１００を構成する同期整流素子（Ｍ１〜Ｍ４）が比較的低耐圧の素子である場合には、整流制御装置２５０に、整流ブリッジ１００を内蔵する場合もあり得る。この場合、無接点電力伝送システムの部品点数を削減することができる。
【０２２８】
また、平滑コンデンサＣ１の容量も比較的小容量ですむ場合、整流ブリッジ１００と、平滑コンデンサＣ１と、整流制御装置２５０と、を一つのＩＣに内蔵する場合もあり得る。この場合、整流制御装置付きの全波整流回路が実現される。この全波整流回路は、同期整流素子（Ｍ１〜Ｍ４）のオン／オフを適切なタイミングで制御することができ、ボディダイオードによる損失を低減できる。また、平滑コンデンサＣ１に蓄積されている電荷の逆流が効果的に防止されることから、低損失かつエネルギー効率の高い、同期整流方式の全波整流回路を実現することができる。
【０２２９】
（無接点電力伝送システムの動作例）
図１４は、無接点電力伝送システムの動作の一例を示す図である。待機状態において、送電側機器（クレードル）５００に内蔵される送電制御装置１１は、受電側機器（携帯電話機）５１０の着地（セッティング）を、例えば、０．３秒に１回、検出し（ステップＳ１）、これによって、受電側機器の着地（セッティング）が検出される（ステップＳ２）。
【０２３０】
次に、送電装置１１と受電装置４１との間で、種々の情報の交換（ネゴシエーション）が実行される（ステップＳ３）。ＩＤ認証によって、受電装置が適切な送電対象であることが確認された後に、通常送電（充電）が開始される。通常送電が開始されると、受電側機器（携帯電話機）５１０に設けられているＬＥＤが点灯する。
【０２３１】
通常送電中において、満充電が検出されると、満充電通知が受電装置から送電装置に送信され、これを受信した送電装置は、通常送電を停止する(ステップＳ４)。通常送電が停止されると、受電側機器（携帯電話機）５１０に設けられているＬＥＤが消灯する。そして、満充電検出後の待機フェーズに移行する（ステップＳ５）。
【０２３２】
満充電検出後の待機状態では、例えば、５秒に１回の取り去り検出が実行され、また、１０分に１回、再充電の要否の確認が実行される。満充電後に受電側機器（携帯電話機）５１０が取り去られると、初期の待機フェーズに戻る（ステップＳ６）。また、満充電後に再充電が必要と判定されると、ステップＳ３に復帰する(ステップＳ７)。また、ステップ３の状態において、受電側機器（携帯電話機）５１０の取り去りが検出された場合には、初期の待機状態に復帰する（ステップＳ８）。
【０２３３】
以上説明したように、本発明の幾つかの実施形態によれば、例えば、同期整流方式の全波整流回路を構成する同期整流素子のオン／オフのタイミングを、極めて高精度に制御することが可能な整流制御装置を実現することができる。したがって、全波整流回路の損失や発熱の低減、ならびにエネルギー効率の改善を図ることができる。
【０２３４】
また、上記の整流制御装置ならびに全波整流回路を用いることによって、伝送効率が格段に向上した受電装置、ならびに無接点電力伝送システムを実現することができる。
【０２３５】
なお、本発明の実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。
【０２３６】
例えば、同期整流素子としては、種々のスイッチング素子を使用することができる。また、例えば、整流ブリッジの構成も、上述の実施例に限定されるものではなく、種々の回路構成を採用することができる。
【０２３７】
また、整流制御装置は、同期整流方式の半波整流回路における、同期整流素子のオン／オフ制御を実行することもできる。また、タイミング制御回路に含まれる電圧比較回路の構成も、種々、変形または応用が可能である。
【０２３８】
また、本発明の整流制御装置および全波整流は、回路構成が簡素化され、損失が少ないため、種々の電子機器に搭載することができる。
【０２３９】
本発明は、例えば、整流制御装置、全波整流回路、受電装置および無接点電力伝送システムとして有用である。
【図面の簡単な説明】
【０２４０】
【図１】図１（Ａ）〜図１（Ｃ）は、同期整流方式の全波整流回路ならびに整流制御装置の構成の一例について説明するための図
【図２】図２（Ａ）および図２（Ｂ）は、整流制御装置に含まれるタイミング制御回路の内部構成の一例ならびに回路動作の一例を示す図
【図３】図３（Ａ）および図３（Ｂ）は、比較例の構成と動作を説明するための図
【図４】図４（Ａ）および図４（Ｂ）は、タイミング制御回路が、整流ブリッジを構成する４つの同期整流素子のうちの一部のみのオン／オフを制御する例の構成と動作を説明するための図
【図５】図５（Ａ）および図５（Ｂ）は、電圧比較回路の具体構成と動作の一例を説明するための図
【図６】図６（Ａ）および図６（Ｂ）は、電圧比較回路の動作を説明するための図
【図７】図７（Ａ）および図７（Ｂ）は、ラッチ回路を有する出力バッファ回路ＢＦの構成と動作を説明するための図
【図８】本発明の整流制御装置の他の例の構成を示す図
【図９】図９（Ａ）〜図９（Ｃ）は、本発明の整流制御装置の他の例の構成と動作を示す図
【図１０】図１０（Ａ）〜図１０（Ｃ）は、本発明の整流制御装置の他の例の構成を示す図
【図１１】本発明の整流制御装置の他の例の構成を示す図
【図１２】図１２（Ａ）〜図１２（Ｃ）は、無接点電力伝送システムに対応した電子機器の構成の一例を示す図
【図１３】無接点電力伝送システムの構成の一例を示す図
【図１４】無接点電力伝送システムの動作の一例を示す図
【符号の説明】
【０２４１】
Ｌ１  １次コイル、Ｌ２  ２次コイル、Ｍ１〜Ｍ４  同期整流素子（ＭＯＳＦＥＴ）
１０（１０ａ〜１０ｄ）  電圧比較回路、１００  整流ブリッジ、ＬＱ  負荷、
Ｃ１  平滑コンデンサ、  １５０  全波整流回路、２００  タイミング制御回路、
２５０  整流制御装置（例えばＩＣ）、３００  サンプリング信号生成回路、
ＤＰ１〜ＤＰ４  ボディダイオード、ＳＷ１  第１のスイッチ回路、
ＣＸ  サンプリングコンデンサ、ＶＳＳ  基準電位、
ＩＮＶ１０  電圧反転回路としてのインバータ、ＩＮＶ２０  インバータ、
ＢＦ  ラッチ回路付きのバッファ回路、ＶＣ１，ＶＣ２  交流電圧、
ＴＧ１〜ＴＧ２  同期整流素子のオン／オフ制御信号、Ｖｏｕｔ  整流電圧、
Ｙ１，Ｙ２  電圧比較回路における、同期整流素子のオン／オフ制御信号の出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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