(57)【要約】【課題】２次側回路のＧＮＤの電位の立上りタイミングと１次側回路から２次側回路へ信号を送るタイミングとが重なっても、トランスを介して１次側回路から２次側回路へ信号を正しく伝達することが可能な信号伝達回路を提供することを目的とする。【解決手段】電源部５４、５５のｎｐｎバイポーラトランジスタ６０のＯＮ抵抗を小さくしてＣ点又はＤ点の電位と基準電圧Ｖ３とをコンパレータ２で比較しＣ点又はＤ点の電位が基準電圧Ｖ３よりも大きくなったらＯＮ抵抗が十分に小さいＮチャネルのＭＯＳＦＥＴ３を立下り遅延回路４により設定される一定時間オンさせることによって、２次側回路のＧＮＤの電位の立上りタイミングに流れるトランス５３の結合静電容量を充電する電流をＭＯＳＦＥＴ３を介して１次側回路５１のＧＮＤに流す。【選択図】図１
2010028512.tif 000002
【特許請求の範囲】
【請求項１】
１次側コイルと２次側コイルとを備えるトランスと、入力信号の立上りタイミングにおいて前記１次側コイルに第１のパルス電圧を発生させるとともに、前記入力信号の立下りタイミングにおいて前記１次側コイルに第２のパルス電圧を発生させる１次側回路と、前記２次側コイルに前記第１のパルス電圧に対応するパルス電圧が発生すると出力信号を立上らせるとともに、前記２次側コイルに前記第２のパルス電圧に対応するパルス電圧が発生すると前記出力信号を立ち下がらせる２次側回路と、を備える信号伝達回路であって、
前記１次側回路は、
前記１次側コイルの一端と前記１次側回路の電源との間に設けられる第１のスイッチング素子と、
前記１次側コイルの一端と前記１次側回路のＧＮＤとの間に設けられる第２のスイッチング素子と、
前記１次側コイルの他端と前記１次側回路の電源との間に設けられる第３のスイッチング素子と、
前記１次側コイルの他端と前記１次側回路のＧＮＤとの間に設けられる第４のスイッチング素子と、
前記第２のスイッチング素子と前記１次側回路のＧＮＤとの間に設けられる第１の抵抗と、
前記第４のスイッチング素子と前記１次側回路のＧＮＤとの間に設けられる第２の抵抗と、
前記１次側コイルの一端と前記１次側回路のＧＮＤとの間に設けられる第５のスイッチング素子と、
前記１次側コイルの他端と前記１次側回路のＧＮＤとの間に設けられる第６のスイッチング素子と、
を備え、
前記１次側コイルの一端から前記第５のスイッチング素子を介して前記１次側回路のＧＮＤに至る経路の抵抗値は、前記１次側コイルの一端から前記第２のスイッチング素子および前記第１の抵抗を介して前記１次側回路のＧＮＤに至る経路の抵抗値より低く、
前記１次側コイルの他端から前記第６のスイッチング素子を介して前記１次側回路のＧＮＤに至る経路の抵抗値は、前記１次側コイルの他端から前記第４のスイッチング素子および前記第２の抵抗を介して前記１次側回路のＧＮＤに至る経路の抵抗値より低く、
前記１次側コイルの一端から前記１次側回路のＧＮＤに流れる電流が第１の基準値よりも大きくなると前記第５のスイッチング素子により前記１次側コイルの一端と前記１次側回路のＧＮＤとを接続し、
前記１次側コイルの他端から前記１次側回路のＧＮＤに流れる電流が第２の基準値よりも大きくなると前記第６のスイッチング素子により前記１次側コイルの他端と前記１次側回路のＧＮＤとを接続する
ことを特徴とする信号伝達回路。
【請求項２】
前記第５のスイッチング素子は、前記第２のスイッチング素子及び前記第１の抵抗と並列に設けられ、
前記第６のスイッチング素子は、前記第４のスイッチング素子及び前記第２の抵抗と並列に設けられる
ことを特徴とする信号伝達回路。
【請求項３】
請求項１または請求項２に記載の信号伝達回路であって、
前記第１の基準値及び前記第２の基準値は電圧値であり、
前記第１の抵抗にかかる電圧が前記第１の基準値よりも大きくなると前記第５のスイッチング素子により前記１次側コイルの一端と前記１次側回路のＧＮＤとを接続し、
前記第２の抵抗にかかる電圧が前記第２の基準値よりも大きくなると前記第６のスイッチング素子により前記１次側コイルの他端と前記１次側回路のＧＮＤとを接続する
ことを特徴とする信号伝達回路。
【請求項４】
請求項１から請求項３のいずれか一項に記載の信号伝達回路であって、
アノードが前記１次側コイルの一端と接続されるとともにカソードが前記１次側回路の電源と接続される第１のダイオードと、
アノードが前記１次側回路のＧＮＤと接続されるとともにカソードが前記１次側コイルの一端と接続される第２のダイオードとを有する第１の保護回路と、
アノードが前記１次側コイルの他端と接続されるとともにカソードが前記１次側回路の電源と接続される第３のダイオードと、
アノードが前記１次側回路のＧＮＤと接続されるとともにカソードが前記１次側コイルの他端と接続される第４のダイオードとを有する第２の保護回路と、
を有することを特徴とする信号伝達回路。
【請求項５】
請求項１から請求項４のいずれか一項に記載の信号伝達回路であって、
前記１次側コイルの一端または他端から前記１次側回路のＧＮＤに流れる電流が第３の基準値よりも所定時間の間に所定回数以上大きくなる、もしくは所定時間より長い時間ハイレベルのパルスを検出すると、前記２次側回路の出力先に異常が発生したと判定する異常検出回路を有する
ことを特徴とする信号伝達回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力側と出力側とを電気的に絶縁した状態で、信号を入力側から出力側に伝達する信号伝達回路に関する。
【背景技術】
【０００２】
信号伝達回路として、入力側と出力側とを電気的に絶縁状態にする部分にフォトカプラを用いるものがある（例えば、特許文献１参照）。
また、信号伝達回路として、入力側と出力側とを電気的に絶縁状態にする部分にフォトカプラの代わりにトランスを用いるものもある。
【０００３】
図９は、入力側と出力側とを電気的に絶縁状態にする部分としてトランスを用いた信号伝達回路を示す図である。
図９に示す信号伝達回路５０は、信号（入力信号Ａ）が入力される１次側回路５１と、信号（出力信号Ａ）を出力する２次側回路５２と、１次側回路５１から２次側回路５２へ信号を電気的に絶縁して伝達するトランス５３とを備えて構成されている。
【０００４】
入力信号Ａが立ち上がると、駆動部５６から駆動信号Ｍ１として連続する２つのパルス電圧が出力される。そして、駆動信号Ｍ１の１つ目のパルス電圧がローレベルからハイレベルになると、１次側回路５１のＡ点−Ｂ点間にプラス極性の電圧が発生し、トランス５３を介して２次側回路５２のＥ点−Ｆ点間電圧にＡ点−Ｂ点間に発生したプラス極性の電圧に対応するプラス極性の電圧が発生する。すると、コンパレータ８６からフリップフロップ回路８８のセット端子（Ｓ）にハイレベルの電圧が出力され、フリップフロップ回路８８の出力端子（Ｑ）から出力される電圧（出力信号Ａ）が立ち上がる。
【０００５】
また、入力信号Ａが立ち下がると、駆動部５６から駆動信号Ｍ２として連続する２つのパルス電圧が出力される。そして、駆動信号Ｍ２の１つ目のパルス電圧がローレベルからハイレベルになると、１次側回路５１のＡ点−Ｂ点間にマイナス極性の電圧が発生し、トランス５３を介してＥ点−Ｆ点間にマイナス極性の電圧が発生する。すると、コンパレータ８７からフリップフロップ回路８８のリセット端子（Ｒ）にハイレベルの電圧が出力され、フリップフロップ回路８８の出力端子（Ｑ）から出力される電圧（出力信号Ａ）が立ち下がる。
【特許文献１】特開平５−３０８２４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上のように構成された信号伝達回路５０では、２次側回路５２のＧＮＤ（ＭＯＳＦＥＴ８９、９０の接続点）の電位が変動するとトランス５３の１次側コイル−２次側コイル間に分布する結合静電容量を充電／放電する大きな電流が流れる。
【０００７】
具体的には、ＭＯＳＦＥＴ８９がオフからオンし、ＭＯＳＦＥＴ９０がオンからオフすると２次側回路５２のＧＮＤの電位がゼロから電圧ＶＨになり、結合静電容量を充電する大きな電流が２次側回路５２から１次側回路５１へ流れ、ＭＯＳＦＥＴ８９がオンからオフし、ＭＯＳＦＥＴ９０がオフからオンすると２次側回路５２のＧＮＤの電位が電圧ＶＨからゼロになり、結合静電容量を放電する大きな電流が１次側回路５１から２次側回路５２へ流れる。
【０００８】
上記信号伝達回路５０において、出力信号を立上げる信号が１次側から２次側に伝達された場合、２次側回路５２のＧＮＤの電位がゼロから電圧ＶＨに立上るが、このタイミングで１次側回路５１から２次側回路５２へ信号（例えば、図１０に示す負のパルス(出力信号Ａを立下げる信号))が送られると、抵抗６６にトランス５３の１次側コイル−２次側コイル間に分布する結合静電容量を充電する大きな電流が流れてしまうため、Ａ点又はＢ点の電位が上がってしまい、１次側回路５１から２次側回路５２へ信号が伝達されなくなるという問題がある。
【０００９】
このように、２次側回路５２のＧＮＤの電位の立上りタイミングと１次側回路から２次側回路へ信号を送るタイミングとが重なっても、１次側回路５１から２次側回路５２に正しく伝達させるためには、電源部５４、５５のトランス５３から１次側ＧＮＤまでの経路のインピーダンス（抵抗値）を十分に小さくする必要があるが、図９に示す信号伝達回路５０では、電源部５４、５５に２次側回路からの信号を検知するための抵抗６６があるため、トランス５３から１次側ＧＮＤまでの経路のインピーダンスを十分に小さくすることができない。
【００１０】
そこで、本発明では、１次側回路に２次側回路からの信号を検知するための抵抗を有する信号伝達回路において、２次側回路のＧＮＤの電位の立上りタイミングと１次側回路から２次側回路へ信号を送るタイミングとが重なっても、トランスを介して１次側回路から２次側回路へ正しく信号を伝達することが可能な信号伝達回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の信号伝達回路は、１次側コイルと２次側コイルとを備えるトランスと、入力信号の立上りタイミングにおいて前記１次側コイルに第１のパルス電圧を発生させるとともに、前記入力信号の立下りタイミングにおいて前記１次側コイルに第２のパルス電圧を発生させる１次側回路と、前記２次側コイルに前記第１のパルス電圧に対応するパルス電圧が発生すると出力信号を立上らせるとともに、前記２次側コイルに前記第２のパルス電圧に対応するパルス電圧が発生すると前記出力信号を立ち下がらせる２次側回路と、を備える信号伝達回路であって、前記１次側回路は、前記１次側コイルの一端と前記１次側回路の電源との間に設けられる第１のスイッチング素子と、前記１次側コイルの一端と前記１次側回路のＧＮＤとの間に設けられる第２のスイッチング素子と、前記１次側コイルの他端と前記１次側回路の電源との間に設けられる第３のスイッチング素子と、前記１次側コイルの他端と前記１次側回路のＧＮＤとの間に設けられる第４のスイッチング素子と、前記第２のスイッチング素子と前記１次側回路のＧＮＤとの間に設けられる第１の抵抗と、前記第４のスイッチング素子と前記１次側回路のＧＮＤとの間に設けられる第２の抵抗と、前記１次側コイルの一端と前記１次側回路のＧＮＤとの間に設けられる第５のスイッチング素子と、前記１次側コイルの他端と前記１次側回路のＧＮＤとの間に設けられる第６のスイッチング素子とを備え、前記１次側コイルの一端から前記第５のスイッチング素子を介して前記１次側回路のＧＮＤに至る経路の抵抗値は、前記１次側コイルの一端から前記第２のスイッチング素子および前記第１の抵抗を介して前記１次側回路のＧＮＤに至る経路の抵抗値より低く、前記１次側コイルの他端から前記第６のスイッチング素子を介して前記１次側回路のＧＮＤに至る経路の抵抗値は、前記１次側コイルの他端から前記第４のスイッチング素子および前記第２の抵抗を介して前記１次側回路のＧＮＤに至る経路の抵抗値より低く、前記１次側コイルの一端から前記１次側回路のＧＮＤに流れる電流が第１の基準値よりも大きくなると前記第５のスイッチング素子により前記１次側コイルの一端と前記１次側回路のＧＮＤとを接続し、前記１次側コイルの他端から前記１次側回路のＧＮＤに流れる電流が第２の基準値よりも大きくなると前記第６のスイッチング素子により前記１次側コイルの他端と前記１次側回路のＧＮＤとを接続する。
【００１２】
これにより、２次側回路のＧＮＤの立上りタイミングに発生する結合静電容量を充電する電流を第５及び第６のスイッチング素子を介して１次側回路のＧＮＤに流すことができるため、１次側回路に２次側回路からの信号を検知するための抵抗を有する信号伝達回路であっても２次側回路のＧＮＤの電位の立上りタイミングと１次側回路から２次側回路へ信号を送るタイミングとが重なっても１次側回路から２次側回路へ信号を正しく伝達することができる。
【００１３】
また、前記第５のスイッチング素子は、前記第２のスイッチング素子及び前記第１の抵抗と並列に設けられ、前記第６のスイッチング素子は、前記第４のスイッチング素子及び前記第２の抵抗と並列に設けられていてもよい。
【００１４】
また、上記信号伝達回路において、前記第１の基準値及び前記第２の基準値は電圧値であり、前記第１の抵抗にかかる電圧が前記第１の基準値よりも大きくなると前記第５のスイッチング素子により前記１次側コイルの一端と前記１次側回路のＧＮＤとを接続し、前記第２の抵抗にかかる電圧が前記第２の基準値よりも大きくなると前記第６のスイッチング素子により前記１次側コイルの他端と前記１次側回路のＧＮＤとを接続するように構成してもよい。
【００１５】
また、上記信号伝達回路は、アノードが前記１次側コイルの一端と接続されるとともにカソードが前記１次側回路の電源と接続される第１のダイオードと、アノードが前記１次側回路のＧＮＤと接続されるとともにカソードが前記１次側コイルの一方端と接続される第２のダイオードとを有する第１の保護回路と、アノードが前記１次側コイルの他端と接続されるとともにカソードが前記１次側回路の電源と接続される第３のダイオードと、アノードが前記１次側回路のＧＮＤと接続されるとともにカソードが前記１次側コイルの他端と接続される第４のダイオードとを有する第２の保護回路とを有するように構成してもよい。
【００１６】
また、上記信号伝達回路は、前記１次側コイルの一端または他端から前記１次側回路のＧＮＤに流れる電流が第３の基準電圧よりも所定時間の間に所定回数以上大きくなる、もしくは所定時間より長い時間ハイレベルのパルスを検出すると、前記２次側回路の出力先に異常が発生したと判定する異常検出回路を有するように構成してもよい。
【００１７】
これにより、２次側回路のＧＮＤの変動時に２次側回路の出力先に異常が発生したと誤判定されることを抑えることができる。
【発明の効果】
【００１８】
本発明によれば、１側回路に２次側回路からの信号を検知するための抵抗を有する信号伝達回路において、１次側回路から２次側回路へ信号を送るタイミングと２次側回路のＧＮＤの電位の立上りタイミングが重なっても、１次側回路から２次側回路へ信号を正しく伝達することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の第１の実施形態の信号伝達回路を示す図である。
図１に示す信号伝達回路１において、図９に示す信号伝達回路５０と異なる点は、入力信号Ａの変動タイミングと２次側回路５２のＧＮＤの電位の立上りタイミングとが重なり、ＭＯＳＦＥＴ６１がオンするとともにトランス５３の１次側コイル−２次側コイル間に分布する結合静電容量を充電／放電する大きな電流が抵抗６６に流れ、Ｃ点又はＤ点の電位が基準電圧Ｖ３（第１の基準値、第２の基準値）よりも大きくなると、ＯＮ抵抗が十分に小さいＮチャネルのＭＯＳＦＥＴ３を立下り遅延回路４により設定される一定時間オンさせる点である。なお、電源部５４、５５のそれぞれのｎｐｎバイポーラトランジスタ６０は、ＯＮ抵抗が十分小さいものとする。
【００２０】
これにより、例えば、図２に示すように、入力信号Ａの立下りタイミングに２次側回路５２のＧＮＤの電位が立ち上がっても、トランス５３に流れる上記結合静電容量を充電する電流を電源部５４のＭＯＳＦＥＴ３を介して１次側回路５１のＧＮＤ（以下、１次側ＧＮＤという）に流すことができるため、Ａ点の電位を１次側ＧＮＤまで下げて、出力信号Ａを立ち下がらせるために必要なマイナス電極の電圧をトランス５３の２次側コイルに発生させることができる。すなわち、入力信号Ａの立下りタイミングに２次側回路５２のＧＮＤの電位が立ち上がっても、１次側回路５１のＡ点−Ｂ点間にマイナス極性の電圧（−（ＶＤＤ−Ｖｂｅ））を発生させ、トランス５３を介してＥ点−Ｆ点間にマイナス極性の電圧にも発生させることができるため、コンパレータ８７からフリップフロップ回路８８のリセット端子（Ｒ）にハイレベルの電圧が出力され、フリップフロップ回路８８の出力端子（Ｑ）から出力される電圧（出力信号Ａ）が立ち下がる。
【００２１】
また、入力信号Ａの立上りタイミングと２次側回路５２のＧＮＤの電位の立上りタイミングとが重なった場合も、電源部５５のＭＯＳＦＥＴ３を立下り遅延回路４により設定される一定時間オンさせてＢ点の電位を１次側ＧＮＤまで下げることができるため、入力信号Ａの立上りタイミングに、１次側回路５１のＡ点−Ｂ点間にプラス極性の電圧（ＶＤＤ−Ｖｂｅ）を発生させ、トランス５３を介してＥ点−Ｆ点間にプラス極性の電圧を発生させることができるため、コンパレータ８６からフリップフロップ回路８８のセット端子（Ｓ）にハイレベルの電圧が出力され、フリップフロップ回路８８の出力端子（Ｑ）から出力される電圧（出力信号Ａ）が立ち上がる。
【００２２】
このように、本実施形態の信号伝達回路１によれば、１次側回路５１から２次側回路５２へ信号を送るタイミングと２次側回路５２のＧＮＤの電位の立上りタイミングが重なっても１次側回路５１から２次側回路５２へ信号を正しく伝達することができる。
【００２３】
次に、図１に示す信号伝達回路１の構成、信号伝達時の動作、及びＦＡＩＬ時の動作などを説明する。
まず、信号伝達回路１の構成について説明する。
【００２４】
トランス５３は、１次側コイルと２次側コイルとを備えている。
１次側回路５１は、電源部５４、５５と、駆動部５６と、異常信号出力回路５７と、ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護回路５８、５９とを備えて構成されている。
【００２５】
電源部５４は、コンパレータ２、ＮチャネルのＭＯＳＦＥＴ３（第５のスイッチング素子）と、立下り遅延回路４と、ＯＲ回路５と、ｎｐｎバイポーラトランジスタ６０（第１のスイッチング素子）と、ＮチャネルのＭＯＳＦＥＴ６１（第２のスイッチング素子）と、ＮチャネルのＭＯＳＦＥＴ６２と、ダイオード６３と、定電流源６４と、コンパレータ６５（異常判定回路）と、抵抗６６（第１の抵抗）と、定電圧源６７とを備えて構成されている。
【００２６】
電源部５５も、コンパレータ２、ＮチャネルのＭＯＳＦＥＴ３（第６のスイッチング素子）と、立下り遅延回路４と、ＯＲ回路５と、ｎｐｎバイポーラトランジスタ６０（第３のスイッチング素子）と、ＮチャネルのＭＯＳＦＥＴ６１（第４のスイッチング素子）と、ＮチャネルのＭＯＳＦＥＴ６２と、ダイオード６３と、定電流源６４と、コンパレータ６５（異常判定回路）と、抵抗６６（第２の抵抗）と、定電圧源６７とを備えて構成されている。
【００２７】
すなわち、ｎｐｎバイポーラトランジスタ６０のコレクタ端子は電圧ＶＤＤの電源及びダイオード６３のカソード端子に接続されているとともに定電流源６４を介してＭＯＳＦＥＴ６２のドレイン端子及びｎｐｎバイポーラトランジスタ６０のベース端子に接続され、ｎｐｎバイポーラトランジスタ６０のエミッタ端子はＭＯＳＦＥＴ６１のドレイン端子、ＭＯＳＦＥＴ３のドレイン端子、及びダイオード６３のアノード端子に接続されている。ＭＯＳＦＥＴ６１のゲート端子はＯＲ回路５の一方の入力端子に接続され、ＭＯＳＦＥＴ６２のゲート端子はＯＲ回路５の出力端子に接続されている。ＭＯＳＦＥＴ６１のソース端子はコンパレータ２のプラスの入力端子及びコンパレータ６５のプラスの入力端子に接続されているとともに抵抗６６を介して１次側ＧＮＤに接続されている。ＭＯＳＦＥＴ３のソース端子及びＭＯＳＦＥＴ６２のソース端子はそれぞれ１次側ＧＮＤに接続されている。コンパレータ６５のマイナスの入力端子には基準電圧Ｖ２（第３の基準値）が印加され、コンパレータ２のマイナスの入力端子には基準電圧Ｖ３が印加されている。電源部５４においてｎｐｎバイポーラトランジスタ６０とＭＯＳＦＥＴ６１との接続点はトランス５３の１次側コイルの一方端に接続され、電源部５５においてｎｐｎバイポーラトランジスタ６０とＭＯＳＦＥＴ６１との接続点はトランス５３の１次側コイルの他方端に接続されている。
【００２８】
なお、トランス５３の１次側コイルの一端（電源部５４に接続される点）をＡ点とし、トランス５３の１次側コイルの他端（電源部５５に接続される点）をＢ点とする。また、電源部５４においてＭＯＳＦＥＴ６１のソース端子と抵抗６６との接続点をＣ点とし、電源部５５においてＭＯＳＦＥＴ６１のソース端子と抵抗６６との接続点をＤ点とする。
【００２９】
また、電源部５４の基準電圧Ｖ２、電源部５４の基準電圧Ｖ３、電源部５５の基準電圧Ｖ２、及び電源部５５の基準電圧Ｖ３は、互いに同じであってもよいし異なっていてもよい。
【００３０】
異常信号出力回路５７は、図９に示すように、ＯＲ回路６８、６９と、インバータ７０と、ＡＮＤ回路７１、７２と、ＲＳ型のフリップフロップ回路７３とを備えて構成されている。
【００３１】
上記ＥＳＤ保護回路５８、５９（第１の保護回路、第２の保護回路）は、それぞれ、ダイオード７４（第１のダイオード、第３のダイオード）、ダイオード７５（第２のダイオード、第４のダイオード）と、コンデンサ７６、７７とを備えて構成され、トランス５３の１次側コイルに流れる過電流を１次側回路５１の電源又は１次側ＧＮＤに流す。
【００３２】
すなわち、ダイオード７４のカソード端子は電圧ＶＤＤの電源及びコンデンサ７６の一方端に接続されている。ダイオード７４のアノード端子はコンデンサ７６の他方端、ダイオード７５のカソード端子、及びコンデンサ７７の一方端に接続されている。ダイオード７５のアノード端子はコンデンサ７７の他方端及び１次側ＧＮＤに接続されている。ＥＳＤ保護回路５８におけるダイオード７４、７５の接続点は、トランス５３の１次側コイルの一方端に接続され、ＥＳＤ保護回路５９におけるダイオード７４、７５の接続点は、トランス５３の１次側コイルの他方端に接続されている。
【００３３】
２次側回路５２は、図９に示すように、抵抗７８〜８０と、ダイオード８１〜８４と、ＮチャネルのＭＯＳＦＥＴ８５と、コンパレータ（ヒステリシスコンパレータ）８６、８７と、ＲＳ型のフリップフロップ回路８８とを備えて構成されている。
【００３４】
すなわち、コンパレータ８６のプラスの入力端子はトランス５３の２次側コイルの一方端、抵抗７８の一方端、及びコンパレータ８７のマイナスの入力端子に接続され、コンパレータ８６の出力端子はフリップフロップ回路８８のセット端子（Ｓ）に接続されている。コンパレータ８７のプラスの入力端子はトランス５３の２次側コイルの他方端、抵抗７８の他方端、及びコンパレータ８６のマイナスの入力端子に接続され、コンパレータ８７の出力端子はフリップフロップ回路８８のリセット端子（Ｒ）に接続されている。ダイオード８１のアノード端子はコンパレータ８６のプラスの入力端子及びダイオード８２のカソード端子に接続され、ダイオード８１のカソード端子はダイオード８３のカソード端子及び抵抗８０の一方端に接続され、ダイオード８３のアノード端子はコンパレータ８７のプラスの入力端子及びダイオード８４のカソード端子に接続され、ダイオード８４のアノード端子はダイオード８２のアノード端子、及び抵抗８０の他方端に接続されている。抵抗７９の一方端は抵抗８０の一方端に接続され、抵抗７９の他方端はＭＯＳＦＥＴ８５のドレイン端子に接続されている。ＭＯＳＦＥＴ８５のソース端子は抵抗８０の他方端に接続されている。
【００３５】
なお、抵抗８０の抵抗値は、抵抗７９の抵抗値よりも大きいものとする。また、トランス５３の２次側コイルの一端（コンパレータ８６のプラスの入力端子に接続される点）をＥ点とし、トランス５３の２次側コイルの他端（コンパレータ８７のプラスの入力端子に接続される点）をＦ点とする。
【００３６】
また、上記信号伝達回路１から出力される出力信号Ａは、例えば、図９に示すように、電圧ＶＨ（＜電圧ＶＤＤ）の電源とＧＮＤとの間に設けられ、互いに接続されるＮチャネルのＭＯＳＦＥＴ８９、９０のうち電源側のＭＯＳＦＥＴ８９のゲート端子に入力される。信号伝達回路１と同様の構成の信号伝達回路９１から出力される出力信号Ｂは、ＭＯＳＦＥＴ９０のゲート端子に入力される。出力信号Ａ、Ｂは、それぞれ、パルス信号であって、互いに反転している。ＭＯＳＦＥＴ８９がオフからオンし、ＭＯＳＦＥＴ９０がオンからオフすると、ＭＯＳＦＥＴ８９、９０の接続点に接続される負荷９２に電圧ＶＨが印加され、ＭＯＳＦＥＴ８９がオンからオフし、ＭＯＳＦＥＴ９０がオフからオンすると、負荷９２にＧＮＤが接続される。
【００３７】
図３は、駆動部５６を示す図である。
図３に示す駆動部５６は、駆動回路９３と、駆動回路９４と、インバータ９５と、パルスカウント部９６、９７と、ＯＲ回路９８〜１００と、発振器１０１と、パルス発生回路１０２と、ＡＮＤ回路１０３、１０４とを備えて構成されている。
【００３８】
パルスカウント部９６、９７は、それぞれ、インバータ１０５と、Ｔ型のフリップフロップ回路１０６、１０７とを備えて構成されている。なお、フリップフロップ回路１０６、１０７において、Ｔ端子に入力される信号は正論理で処理され、Ｔ＿端子及びＲ＿端子にそれぞれ入力される信号は負論理で処理されるものとする。
【００３９】
パルス発生回路１０２は、立上り遅延回路１０８と、インバータ１０９と、バッファ１１０と、ＡＮＤ回路１１１とを備えて構成されている。
図４（ａ）は、駆動回路９４を示す図であり、図４（ｂ）は、駆動回路９３を示す図である。
【００４０】
駆動回路９３、９４は、それぞれ、インバータ１１２、１１３と、立上り遅延回路１１４〜１１６と、バッファ１１７、１１８と、ＡＮＤ回路１１９、１２０と、ＯＲ回路１２１とを備えて構成されている。
【００４１】
図５（ａ）は、駆動回路９４内の各回路から出力される信号のタイミングチャートを示す図であり、図５（ｂ）は、駆動回路９３内の各回路から出力される信号のタイミングチャートを示す図である。なお、駆動回路９３の立上り遅延回路１１４、１１６及び駆動回路９４の立上り遅延回路１１４、１１６のそれぞれの遅延時間は同じものとし、駆動回路９３の立上り遅延回路１１５及び駆動回路９４の立上り遅延回路１１５のそれぞれの遅延時間は同じものとする。また、駆動回路９３、９４において、立上り遅延回路１１４の遅延時間：立上り遅延回路１１５の遅延時間＝（ＶＦ＋Ｖｂｅ）：（ＶＤＤ−Ｖｂｅ）を目安とする。
【００４２】
図４（ａ）及び図５（ａ）に示すように、入力信号Ａが立上ると、駆動回路９４では、ハイレベルの信号がバッファ１１７を介してＡＮＤ回路１１９の一方の入力端子および立上り遅延回路１１４に入力される。立上り遅延回路１１４に入力されたハイレベルの信号は所定時間遅延された後、インバータ１１２により反転されてローレベル信号になり、ＡＮＤ回路１１９の他方の入力端子に入力される。したがって、ＡＮＤ回路１１９の他方の入力端子には、立上り遅延回路１１４からハイレベルの信号が出力されるまではハイレベルの信号が入力される。
【００４３】
よって、ＡＮＤ回路１１９の両方の入力端子にハイレベルの信号が入力されている時間は、ＡＮＤ回路１１９からハイレベルのパルス電圧がＯＲ回路１２１に入力され、ＯＲ回路１２１からハイレベルの信号が出力される。
【００４４】
その後、立上り遅延回路１１４からハイレベルの信号が出力されると、ＡＮＤ回路１１９の他方の入力端子には、ローレベルの信号が入力されるため、ＡＮＤ回路１１９からはローレベルの信号が出力される。
【００４５】
また、入力信号Ａが立上がると、駆動回路９４では、ハイレベルの信号が立上り遅延回路１１４、１１５により所定時間遅延され、バッファ１１８を介してＡＮＤ回路１２０の一方の入力端子および立上り遅延回路１１６に入力される。立上り遅延回路１１６に入力されたハイレベルの信号は所定時間遅延された後、インバータ１１３により反転されてローレベルの信号になり、ＡＮＤ回路１２０の他方の入力端子に入力される。したがって、ＡＮＤ回路１２０の他方の入力端子には、立上り遅延回路１１６からハイレベルの信号が出力されるまではハイレベルの信号が入力される。
【００４６】
よって、ＡＮＤ回路１２０の両方の入力端子にハイレベルの信号が入力されている時間は、ＡＮＤ回路１２０からハイレベルのパルス電圧がＯＲ回路１２１に入力され、ＯＲ回路１２１からハイレベルの信号が出力される。
【００４７】
従って、駆動回路９４は、入力信号Ａが立上ると、連続する２つのパルス電圧（Ｓ１）を出力する。
また、図４（ｂ）及び図５（ｂ）に示すように、入力信号Ａが立下ると、駆動回路９３では、インバータ９５により反転されたハイレベルの信号がバッファ１１７を介してＡＮＤ回路１１９の一方の入力端子および立上り遅延回路１１４に入力される。立上り遅延回路１１４に入力されたハイレベルの信号は所定時間遅延された後、インバータ１１２により反転されてローレベルになり、ＡＮＤ回路１１９の他方の入力端子に入力される。したがって、ＡＮＤ回路１１９の他方の入力端子には、立上り遅延回路１１４からハイレベルの信号が出力されるまではハイレベルの信号が入力される。
【００４８】
よって、ＡＮＤ回路１１９の両方の入力端子にハイレベルの信号が入力されている時間は、ＡＮＤ回路１１９からハイレベルのパルス電圧がＯＲ回路１２１に入力され、ＯＲ回路１２１からハイレベルの信号が出力される。
【００４９】
その後、立上り遅延回路１１４からハイレベルの信号が出力されると、ＡＮＤ回路１１９の他方の入力端子には、ローレベルの信号が入力されるため、ＡＮＤ回路１１９からはローレベルの信号が出力される。
【００５０】
また、入力信号Ａが立下がると、駆動回路９３では、インバータ９５により反転されたハイレベルの信号が立上り遅延回路１１４、１１５により所定時間遅延され、バッファ１１８を介してＡＮＤ回路１２０の一方の入力端子および立上り遅延回路１１６に入力される。立上り遅延回路１１６に入力されたハイレベルの信号は所定時間遅延された後、インバータ１１３により反転されてローレベルの信号になり、ＡＮＤ回路１２０の他方の入力端子に入力される。したがって、ＡＮＤ回路１２０の他方の入力端子には、立上り遅延回路１１６からハイレベルの信号が出力されるまではハイレベルの信号が入力される。
【００５１】
よって、ＡＮＤ回路１２０の両方の入力端子にハイレベルの信号が入力されている時間は、ＡＮＤ回路１２０からハイレベルのパルス電圧がＯＲ回路１２１に入力され、ＯＲ回路１２１からハイレベルの信号が出力される。
【００５２】
従って、駆動回路９３は、入力信号が立下ると、連続する２つのパルス電圧（Ｓ２）を出力する。
図６は、パルスカウント回路７、８を示す図である。
【００５３】
図６に示すように、パルスカウント回路７、８は、それぞれ、Ｔ型のフリップフロップ回路９〜１１と、インバータ１２とを備えて構成されている。パルスカウント回路７は、電源部５４のコンパレータ６５から出力される出力信号のパルス電圧を３つ数えると、ハイレベルの出力信号Ｓ５を異常信号出力回路５７のＯＲ回路６８の一方の入力端子に入力する。パルスカウント回路８は、電源部５５のコンパレータ６５から出力される出力信号のパルス電圧を３つ数えると、ハイレベルの出力信号Ｓ６を異常信号出力回路５７のＯＲ回路６８の他方の入力端子に入力する。なお、入力信号Ａをパルスカウント回路７のフリップフロップ回路９〜１１のそれぞれのリセット端子（Ｒ）に入力して、入力信号Ａがハイレベルの間、フリップフロップ回路９〜１１のそれぞれの出力をローレベルにする。また、入力信号Ａの反転信号をパルスカウント回路８のフリップフロップ回路９〜１１のそれぞれのリセット端子（Ｒ）に入力して、入力信号Ａがローレベルの間、フリップフロップ回路９〜１１のそれぞれの出力をローレベルにする。また、特許請求の範囲における異常検出回路は、例えば、コンパレータ６５と、パルスカウント回路７、８とにより構成されてもよい。
【００５４】
次に、信号伝達回路１における１次側回路５１から２次側回路５２への入力信号の伝達動作について説明する。
なお、図２において、入力信号Ａのハイレベル期間やローレベル期間は、電源部５４のＭＯＳＦＥＴ６１、６２を駆動するための駆動信号Ｍ２及び電源部５５のＭＯＳＦＥＴ６１、６２を駆動するための駆動信号Ｍ１のそれぞれのハイレベルのパルス幅よりも十分に長いものとする。また、ｎｐｎバイポーラトランジスタ６０のベース−エミッタ間電圧をＶｂｅ、ダイオード６３、７４、７５が動作する際の閾値電圧をＶＦとする。また、コンパレータ８６は、Ａ点−Ｂ点間電圧が（ＶＤＤ−Ｖｂｅ）の時にＥ点−Ｆ点間に発生する電圧と、Ａ点−Ｂ点間電圧が（Ｖｂｅ＋ＶＦ）の時にＥ点−Ｆ点間に発生する電圧との間に閾値を持つように設定されているものとする。また、コンパレータ８７は、Ａ点−Ｂ点間電圧が（−（ＶＤＤ−Ｖｂｅ））の時にＥ点−Ｆ点間に発生する電圧と、Ａ点−Ｂ点間電圧が（−（Ｖｂｅ＋ＶＦ））の時にＥ点−Ｆ点間に発生する電圧との間に閾値を持つように設定されているものとする。但し、（ＶＤＤ−Ｖｂｅ）＞（Ｖｂｅ＋ＶＦ）とする。
【００５５】
本実施形態の信号伝達回路１では、入力信号Ａが立上ると、駆動回路９４から連続する２つのハイレベルのパルス電圧（Ｓ１）が駆動信号Ｍ１としてＯＲ回路１００を介して電源部５５へ出力される。このとき、駆動回路９３からローレベルの電圧（Ｓ２）が駆動信号Ｍ２としてＯＲ回路９９を介して電源部５４へ出力される。
【００５６】
入力信号Ａの立上りタイミングにおいて、駆動信号Ｍ１の１つ目のパルス電圧がローレベルからハイレベルになる。このとき、駆動信号Ｍ２はローレベルである。
すると、電源部５４のｎｐｎバイポーラトランジスタ６０と電源部５５のＭＯＳＦＥＴ６１とがオン、電源部５４のＭＯＳＦＥＴ６１と電源部５５のｎｐｎバイポーラトランジスタ６０とがオフとなり、１次側回路５１のＢ点が１次側ＧＮＤに接続され、１次側回路５１のＡ点の電位が電源電圧ＶＤＤから電圧Ｖｂｅ降下した分の電圧（ＶＤＤ−Ｖｂｅ）となる。したがって、１次側回路５１のＡ点−Ｂ点間にプラス極性の電圧（ＶＤＤ−Ｖｂｅ）が発生し、トランス５３を介して２次側回路５２のＥ点−Ｆ点間電圧にＡ点−Ｂ点間に発生したプラス極性の電圧に対応するプラス極性の電圧が発生する。このプラス極性の電圧は、コンパレータ８６で設定される閾値（第１の閾値）以上の電圧であり、コンパレータ８６に入力されるとコンパレータ８６からハイレベルの電圧が出力される。
【００５７】
そして、コンパレータ８６からフリップフロップ回路８８のセット端子（Ｓ）にハイレベルの電圧が出力されると、フリップフロップ回路８８の出力端子（Ｑ）から出力される電圧（出力信号Ａ）が立ち上がる。
【００５８】
また、入力信号Ａが立下ると、駆動回路９３から連続する２つのハイレベルのパルス電圧（Ｓ２）が駆動信号Ｍ２としてＯＲ回路９９を介して電源部５４へ出力される。このとき、駆動回路９４からローレベルの電圧（Ｓ１）が駆動信号Ｍ１としてＯＲ回路１００を介して電源部５５へ出力される。
【００５９】
入力信号Ａの立下りタイミングにおいて、駆動信号Ｍ２の１つ目のパルス電圧がローレベルからハイレベルになる。このとき、駆動信号Ｍ１はローレベルである。
すると、電源部５４のＭＯＳＦＥＴ６１と電源部５５のｎｐｎバイポーラトランジスタ６０とがオン、電源部５４のｎｐｎバイポーラトランジスタ６０と電源部５５のＭＯＳＦＥＴ６１とがオフとなり、１次側回路５１のＡ点が１次側ＧＮＤに接続され、１次側回路５１のＢ点の電位が電源電圧ＶＤＤから電圧Ｖｂｅ降下した分の電圧（ＶＤＤ−Ｖｂｅ）となる。したがって、１次側回路５１のＡ点−Ｂ点間にマイナス極性の電圧（−（ＶＤＤ−Ｖｂｅ））が発生し、トランス５３を介してＥ点−Ｆ点間にマイナス極性の電圧が発生する。このマイナス極性の電圧は、コンパレータ８７で設定される閾値（第２の閾値）以上の電圧であり、コンパレータ８７に入力されるとコンパレータ８７からハイレベルの電圧が出力される。
【００６０】
そして、コンパレータ８７からフリップフロップ回路８８のリセット端子（Ｒ）にハイレベルの電圧が出力されると、フリップフロップ回路８８の出力端子（Ｑ）から出力される電圧（出力信号Ａ）が立ち下がる。
【００６１】
このように、本実施形態の信号伝達回路１は、入力信号Ａと同じ立上りタイミング及び立下りタイミングの出力信号Ａを出力することができる。
なお、本実施形態の信号伝達回路１では、入力信号Ａの立上りタイミングおよび立下りタイミングで連続する２つのパルス電圧（駆動信号Ｍ１、Ｍ２）が１次側回路５１に入力されているが、連続する２つのパルス電圧のうち２つ目のパルス電圧は、１つ目のパルス電圧が何らかの原因により２次側回路５２に伝達されずに出力信号Ａが立上らなかったり立下らなかったりした場合でも、２つ目のパルス電圧で確実に出力信号Ａを立上らせたり、立下らせたりするために入力されるものである。
【００６２】
次に、入力信号Ａの立上りタイミング及び立下りタイミング以外における信号伝達回路１の動作について説明する。
なお、入力信号Ａがハイレベルの期間、パルスカウント部９６におけるフリップフロップ回路１０６、１０７のそれぞれのリセット解除端子Ｒ＿には、入力信号Ａ（ハイレベル）がインバータ９５により反転されたローレベルの信号が入力されるため、パルスカウント部９６におけるフリップフロップ回路１０６、１０７のそれぞれの出力端子Ｑから出力される信号がローレベルとなる。
【００６３】
また、入力信号Ａがローレベルの期間、パルスカウント部９７におけるフリップフロップ回路１０６、１０７のそれぞれのリセット解除端子Ｒ＿には、入力信号Ａ（ローレベル）の信号が入力されるため、パルスカウント部９７におけるフリップフロップ回路１０６、１０７のそれぞれの出力端子Ｑから出力される信号がローレベルとなる。
【００６４】
また、発振器１０１から出力されるパルス信号の周期は調整可能とする。駆動信号Ｍ１や駆動信号Ｍ２の連続する２つのパルス電圧の間隔よりも長く設定する場合は、一定周期のパルス電圧がトランス５３にかかるものに比べて、省電力化を図ることができる。
【００６５】
また、パルス発生回路１０２から出力される一定周期のパルス電圧の各パルス幅は、トランス５３のリーケージインダクタンスに基づいて調整されていてもよい。
まず、入力信号Ａが立上ると、そのタイミングで、駆動回路９４から１つ目のパルス電圧（Ｓ１）が出力され、パルスカウント部９７におけるフリップフロップ回路１０６の入力端子Ｔに入力される。すると、フリップフロップ回路１０６の出力端子Ｑ＿からフリップフロップ回路１０７の入力端子Ｔへ出力される信号がハイレベルからローレベルに変わり、フリップフロップ回路１０７の出力端子Ｑから出力される信号はローレベルのままである。
【００６６】
次に、駆動回路９４から２つ目のパルス電圧（Ｓ１）が出力され、パルスカウント部９７におけるフリップフロップ回路１０６の入力端子Ｔに入力される。すると、フリップフロップ回路１０６の出力端子Ｑ＿からフリップフロップ回路１０７の入力端子Ｔへ入力される信号がローレベルからハイレベルに変わり、フリップフロップ回路１０７の出力端子Ｑから出力される信号はローレベルからハイレベルに変わる。
【００６７】
パルスカウント部９７において、フリップフロップ回路１０７からＯＲ回路９８を介して発振器１０１へハイレベルの信号が出力されると、発振器１０１からパルス発生回路１０２へ一定周期のパルス信号が出力される。
【００６８】
そして、パルス発生回路１０２に入力されるパルス信号は、立上り遅延回路１０８により立上りタイミングが遅延された後、インバータ１０９により反転されＡＮＤ回路１１１の一方の入力端子に入力されるとともに、バッファ１１０を介してＡＮＤ回路１１１の他方の入力端子に入力される。ＡＮＤ回路１１１は、発振器１０１から出力されるパルス信号と同じ周期で、かつ、立上り遅延回路１０８の遅延時間と同じハイレベル期間のパルス信号をＡＮＤ回路１０４の一方の入力端子へ入力する。このとき、ＡＮＤ回路１０４の他方の入力端子には、ハイレベルの入力信号Ａが入力されている。そのため、ＡＮＤ回路１０４から出力される信号はパルス発生回路１０２から出力されるパルス信号と同じになり、そのパルス信号がＯＲ回路１００を介して電源部５５へ出力される。
【００６９】
なお、このとき、ＡＮＤ回路１０３から出力される信号及び駆動回路９３から出力される信号はそれぞれローレベルであるため、ＯＲ回路９９から電源部５４に入力される信号はローレベルである。
【００７０】
これにより、入力信号Ａのハイレベル期間において、１次側回路５１のＡ点−Ｂ点間、すなわち、トランス５３に連続する２つのプラス極性のパルス電圧が発生した後、一定周期のプラス極性のパルス電圧が発生する。
【００７１】
一方、入力信号Ａが立下ると、そのタイミングで、駆動回路９３から１つ目のパルス電圧（Ｓ２）が出力され、パルスカウント部９６におけるフリップフロップ回路１０６の入力端子Ｔに入力される。すると、フリップフロップ回路１０６の出力端子Ｑ＿からフリップフロップ回路１０７の入力端子Ｔへ出力される信号がハイレベルからローレベルに変わり、フリップフロップ回路１０７の出力端子Ｑから出力される信号はローレベルのままである。
【００７２】
次に、駆動回路９３から２つ目のパルス電圧（Ｓ２）が出力され、パルスカウント部９６におけるフリップフロップ回路１０６の入力端子Ｔに入力される。すると、フリップフロップ回路１０６の出力端子Ｑ＿からフリップフロップ回路１０７の入力端子Ｔへ入力される信号がローレベルからハイレベルに変わり、フリップフロップ回路１０７の出力端子Ｑから出力される信号はローレベルからハイレベルに変わる。
【００７３】
パルスカウント部９６において、フリップフロップ回路１０７からＯＲ回路９８を介して発振器１０１へハイレベルの信号が出力されると、発振器１０１からパルス発生回路１０２へ一定周期のパルス信号が出力される。
【００７４】
そして、パルス発生回路１０２に入力されるパルス信号は、立上り遅延回路１０８により立上りタイミングが遅延された後、インバータ１０９により反転されＡＮＤ回路１１１の一方の入力端子に入力されるとともに、バッファ１１０を介してＡＮＤ回路１１１の他方の入力端子に入力される。ＡＮＤ回路１１１は、発振器１０１から出力されるパルス信号と同じ周期で、かつ、立上り遅延回路１０８の遅延時間と同じハイレベル期間のパルス信号をＡＮＤ回路１０３の一方の入力端子へ入力する。このとき、ＡＮＤ回路１０３の他方の入力端子には、インバータ９５から出力されるハイレベルの信号が入力されている。そのため、ＡＮＤ回路１０３から出力される信号はパルス発生回路１０２から出力されるパルス信号と同じになり、そのパルス信号がＯＲ回路９９を介して電源部５４へ出力される。
【００７５】
なお、このとき、ＡＮＤ回路１０４から出力される信号及び駆動回路９４から出力される信号はそれぞれローレベルであるため、ＯＲ回路１００から電源部５５に入力される信号はローレベルである。
【００７６】
これにより、入力信号Ａのローレベル期間において、１次側回路５１のＡ点−Ｂ点間、すなわち、トランス５３に連続する２つのマイナス極性のパルス電圧が発生した後、一定周期のマイナス極性のパルス電圧が発生する。
【００７７】
このように、本実施形態の信号伝達回路１では、入力信号Ａのハイレベル期間において、トランス５３に連続する２つのプラス極性のパルス電圧が発生した後、一定周期のプラス極性のパルス電圧が発生するとともに、入力信号Ａのローレベル期間において、トランス５３に連続する２つのマイナス極性のパルス電圧が発生した後、一定周期のマイナス極性のパルス電圧が発生するため、ＦＡＩＬ時、すなわち、２次側回路５２の出力先で異常が発生することでＭＯＳＦＥＴ８５がオンして２次側回路５２のインピーダンスが低下し２次側回路５２（トランス５３の２次側コイル）や１次側回路５１（トランス５３の１次側コイル）に流れる電流が増加したことを１次側回路５１のコンパレータ６５や抵抗６６などで検出することができる。
【００７８】
例えば、何らかの原因によりＭＯＳＦＥＴ８９が破壊されて大電流が流れ、コンパレータ１２２のプラスの入力端子に基準電圧Ｖ１よりも大きな電圧がかかり、コンパレータ１２２から出力される電圧がハイレベルになると、ＭＯＳＦＥＴ８５がオンとなる。その後、入力信号Ａが立上る（または立下る）ことで、Ａ点−Ｂ点間およびＥ点−Ｆ点間に電圧が発生すると、抵抗７９が有効になり２次側回路５２に流れる電流が大きくなるのでトランス５３の１次側コイルに流れる電流も大きくなり、１次側回路５１のＤ点の電圧（またはＣ点の電圧）が基準電圧Ｖ２よりも大きくなる。そのため、電源部５５のコンパレータ６５（または電源部５４のコンパレータ６５）からハイレベルのパルス電圧が出力される。電源部５４のコンパレータ６５から出力されるパルス電圧が所定時間内（本実施形態では入力信号Ａがローレベルの間）に所定数以上（本実施形態では３以上）になると、パルスカウント回路７から出力される出力信号Ｓ５がハイレベルになる。また、電源部５５のコンパレータ６５から出力されるパルス電圧が所定時間内（本実施形態では入力信号Ａがハイレベルの間）に所定数以上（本実施形態では３以上）になると、パルスカウント回路８から出力される出力信号Ｓ６がハイレベルになる。そして、出力信号Ｓ５もしくはＳ６がハイレベルになると、駆動信号Ｍ１もしくは駆動信号Ｍ２のパルス発生タイミングで異常信号出力回路５７のＡＮＤ回路７１からハイレベルのパルス電圧が出力される。そのため、フリップフロップ回路７３から出力される電圧（異常信号Ａ１）がローレベルからハイレベルになる。
【００７９】
このように、本実施形態の信号伝達回路１では、出力信号Ａの出力先の回路において異常が発生してＭＯＳＦＥＴ８５がオンすると、異常信号出力回路５７からハイレベルの異常信号Ａ１が出力される。これにより、異常信号出力回路５７から駆動部５６にハイレベルの異常信号Ａ１が出力されると、駆動部５６が電源部５４、５５のそれぞれのＭＯＳＦＥＴ６１、６２を停止させるように構成することができる。また、コンパレータ６５から出力されるパルス電圧が所定時間内に所定数以上になると、パルスカウント回路７、８から出力される出力信号Ｓ５、Ｓ６がハイレベルになるように構成しているので、２次側回路のＧＮＤの電位の変動時に異常信号Ａ１がハイレベルになることを抑えることができる。
【００８０】
次に、Ａ点−Ｂ点間に発生するプラス極性のパルス電圧（入力信号の立上りタイミング後に発生する連続する２つのプラス極性のパルス電圧のどちらか一方のパルス電圧、又は、その連続する２つのプラス極性のパルス電圧が発生した後に発生する一定周期のプラス極性のパルス電圧のうちの１つのパルス電圧）が立ち下がった後の信号伝達回路１の動作について説明する。
【００８１】
本実施形態の信号伝達回路１では、Ａ点−Ｂ点間に発生するプラス極性のパルス電圧が立ち下がると、トランス５３の１次側コイルの一端（Ａ点）が電源部５４のｎｐｎバイポーラトランジスタ６０を介して電源部５４の電源（ＶＤＤ）に接続され、１次側コイルの他方端（Ｂ点）が電源部５５のダイオード６３を介して電源部５５の電源（ＶＤＤ）に接続されるため、Ａ点−Ｂ点間にマイナス極性の電圧（−（ＶＦ＋Ｖｂｅ））が発生するとともに、電源部５４の電源（ＶＤＤ）、電源部５４のｎｐｎバイポーラトランジスタ６０、トランス５３の１次側コイル、電源部５５のＭＯＳＦＥＴ３、電源部５５のＧＮＤの順に流れていた電流が、電源部５４の電源（ＶＤＤ）、電源部５４のｎｐｎバイポーラトランジスタ６０、トランス５３の１次側コイル、電源部５５のダイオード６３、電源部５５の電源（ＶＤＤ）の順に流れ、１次側コイルに蓄積されたエネルギーがリセットされる。そして、トランス５３に蓄積されたエネルギーがリセットされると、トランス５３に流れる電流はゼロになり、Ａ点、Ｂ点の電圧はそれぞれ電源電圧ＶＤＤになる。
【００８２】
なお、このときＡ点−Ｂ点間に発生するマイナス極性の電圧（−（ＶＦ＋Ｖｂｅ））に対応して２次側コイルに発生するパルス電圧はコンパレータ８７からハイレベルの電圧が出力されない大きさの電圧とする。すなわち、上記２次側コイルに発生するパルス電圧の絶対値は上記第２の閾値未満の電圧とする。
【００８３】
次に、Ａ点−Ｂ点間に発生するマイナス極性のパルス電圧（入力信号の立下りタイミング後に発生する連続する２つのマイナス極性のパルス電圧のどちらか一方のパルス電圧、又は、その連続する２つのマイナス極性のパルス電圧が発生した後に発生する一定周期のマイナス極性のパルス電圧のうちの１つのパルス電圧）が立上った後の信号伝達回路１の動作について説明する。
【００８４】
本実施形態の信号伝達回路１では、Ａ点−Ｂ点間に発生するマイナス極性のパルス電圧が立上ると、トランス５３の１次側コイルの一端（Ａ点）が電源部５４のダイオード６３を介して電源部５４の電源（ＶＤＤ）に接続され、１次側コイルの他方端（Ｂ点）が電源部５５のｎｐｎバイポーラトランジスタ６０を介して電源部５５の電源（ＶＤＤ）に接続されるため、Ａ点−Ｂ点間にプラス極性の電圧（ＶＦ＋Ｖｂｅ）が発生するとともに、電源部５５の電源（ＶＤＤ）、電源部５５のｎｐｎバイポーラトランジスタ６０、トランス５３の１次側コイル、電源部５４のＭＯＳＦＥＴ３、電源部５４のＧＮＤの順に流れていた電流が、電源部５５の電源（ＶＤＤ）、電源部５５のｎｐｎバイポーラトランジスタ６０、トランス５３の１次側コイル、電源部５４のダイオード６３、電源部５４の電源（ＶＤＤ）の順に流れ、トランス５３の１次側コイルに蓄積されたエネルギーがリセットされる。そして、トランス５３に蓄積されたエネルギーがリセットされると、トランス５３に流れる電流はゼロになり、Ａ点、Ｂ点の電圧はそれぞれ電源電圧ＶＤＤになる。
【００８５】
なお、このときＡ点−Ｂ点間に発生するプラス極性の電圧（ＶＦ＋Ｖｂｅ）に対応して２次側コイルに発生するパルス電圧はコンパレータ８６からハイレベルの電圧が出力されない大きさの電圧とする。すなわち、上記２次側コイルに発生するパルス電圧は上記第１の閾値未満の電圧とする。
【００８６】
従って、本実施形態の信号伝達回路１は、トランス５３の結合係数が悪くても、トランス５３の１次側コイルにパルスを発生させた後において、トランス５３のリーケージインダクタンスと容量成分とによるＬＣ発振を抑えることができ、フリップフロップ回路８８が誤動作することを防止することができる。また、トランス５３へのパルス挿入時にトランス５３が自動的にリセットされるので、トランス５３の飽和を防止することができる。
【００８７】
なお、上記実施形態では、電源部５４のコンパレータ６５のプラスの入力端子にＣ点の電位が入力され、電源部５５のコンパレータ６５のプラスの入力端子にＤ点の電位が入力される構成であるが、電源部５４のコンパレータ６５のプラスの入力端子にＡ点の電位が入力され、電源部５５のコンパレータ６５のプラスの入力端子にＢ点の電位が入力されるように構成してもよい。
【００８８】
図７は、本発明の第２の実施形態の信号伝達回路を示す図である。なお、図１に示す構成と同じ構成には同じ符号を付し、その構成の説明を省略する。
電源部５４は、コンパレータ２と、ＮチャネルのＭＯＳＦＥＴ３（第５のスイッチング素子）と、立下り遅延回路４と、ＮチャネルのＭＯＳＦＥＴ１３（第１のスイッチング素子）と、ダイオード１４と、可変抵抗１５と、ＮチャネルのＭＯＳＦＥＴ６１（第２のスイッチング素子）と、コンパレータ６５（異常判定回路）と、抵抗６６（第１の抵抗）と、定電圧源６７とを備えて構成されている。
【００８９】
電源部５５も、コンパレータ２と、ＮチャネルのＭＯＳＦＥＴ３（第６のスイッチング素子）と、立下り遅延回路４と、ＮチャネルのＭＯＳＦＥＴ１３（第３のスイッチング素子）と、ダイオード１４と、可変抵抗１５と、ＮチャネルのＭＯＳＦＥＴ６１（第４のスイッチング素子）と、コンパレータ６５（異常判定回路）と、抵抗６６（第２の抵抗）と、定電圧源６７とを備えて構成されている。
【００９０】
次に、図７に示す信号伝達回路１の信号伝達動作について説明する。
まず、入力信号Ａの立上りタイミングにおいて、駆動信号Ｍ１−１がハイレベルからローレベルになり、駆動信号Ｍ１−２がローレベルからハイレベルになる。（このとき、駆動信号Ｍ２−１はハイレベルであり、駆動信号Ｍ２−２はローレベルである。）なお、ダイオード１４の閾値電圧をＶＦ１とする。
【００９１】
すると、電源部５４のＭＯＳＦＥＴ１３と電源部５５のＭＯＳＦＥＴ６１がＯＮ、電源部５４のＭＯＳＦＥＴ６１と電源部５５のＭＯＳＦＥＴ１３がＯＦＦとなり、１次側回路５１のＡ点が、電源電圧ＶＤＤから電圧ＶＦ１降下した分の電圧（ＶＤＤ−ＶＦ１）となり、１次側回路５１のＢ点が１次側ＧＮＤに繋がる。したがって、１次側回路５１のＡ点−Ｂ点間にプラス極性の電圧（ＶＤＤ−ＶＦ１）が発生し、トランス５３を介して２次側回路５２のＣ点−Ｄ点間にＡ点−Ｂ点間に発生したプラス極性の電圧に対応するプラス極性の電圧（ＶＤＤ−ＶＦ１）が発生する。
【００９２】
そして、Ｃ点−Ｄ点間にプラス極性の電圧が発生すると、コンパレータ８６からフリップフロップ回路８８のセット端子（Ｓ）にハイレベルの電圧が出力され、フリップフロップ回路８８の出力端子（Ｑ）から出力される電圧（出力信号Ａ）が立ち上がる。
【００９３】
一方、入力信号Ａの立下りタイミングにおいて、駆動信号Ｍ２−１がハイレベルからローレベルになり、駆動信号Ｍ２−２がローレベルからハイレベルになる。（このとき、駆動信号ＳＭ１−１はハイレベルであり、駆動信号Ｍ１−２はローレベルである。）
すると、電源部５４のＭＯＳＦＥＴ６１と電源部５５のＭＯＳＦＥＴ１３がＯＮ、電源部５４のＭＯＳＦＥＴ１３と電源部５５のＭＯＳＦＥＴ６１がＯＦＦとなり、１次側回路５１のＡ点が１次側ＧＮＤに繋がり、１次側回路５１のＢ点が電源電圧ＶＤＤから電圧ＶＦ１降下した分の電圧（ＶＤＤ−ＶＦ１）となる。したがって、１次側回路５１のＡ点−Ｂ点間にマイナス極性の電圧（−（ＶＤＤ−ＶＦ１））が発生し、トランス５３を介してＣ点−Ｄ点間にＡ点−Ｂ点間に発生したマイナス極性の電圧に対応するマイナス極性の電圧（−（ＶＤＤ−ＶＦ１））が発生する。
【００９４】
そして、Ｃ点−Ｄ点間にマイナス極性の電圧が発生すると、コンパレータ８７からフリップフロップ回路８８のリセット端子（Ｒ）にハイレベルの電圧が出力され、フリップフロップ回路８８の出力端子（Ｑ）から出力される電圧（出力電圧Ａ）が立ち下がる。
【００９５】
このように、図７に示す信号伝達回路１は、入力信号Ａと同じ立上りタイミング及び立下りタイミングの出力信号Ａをトランス５３を介して出力することができる。
また、図７に示す信号伝達回路１においても、１次側回路５１から２次側回路５２へ信号を送るタイミングと２次側回路５２のＧＮＤの電位の立上がりタイミングが重なっても１次側回路５１から２次側回路５２へ信号を正しく伝達することができる。
【００９６】
また、図７に示す信号伝達回路１においても、例えば、出力信号Ａの出力先の回路において異常が発生してＭＯＳＦＥＴ８５がオンすると、異常信号出力回路５７からハイレベルの異常信号Ａ１が出力される。これにより、異常信号出力回路５７から駆動部５６にハイレベルの異常信号Ａ１が出力されると、駆動部５６が電源部５４、５５のそれぞれのＭＯＳＦＥＴ１３、６１を停止させることができる。また、コンパレータ６５から出力されるパルス電圧が所定時間内に所定数以上になると、パルスカウント回路７、８から出力される出力信号Ｓ５、Ｓ６がハイレベルになるように構成しているので、２次側回路のＧＮＤの電位の変動時に異常信号Ａ１がハイレベルになることを抑えることができる。
【００９７】
また、図７に示す信号伝達回路１においても、トランス５３のリーケージインダクタンスと容量成分とによるＬＣ発振を抑えることができ、フリップフロップ回路８８が誤動作することを防止することができる。
【００９８】
例えば、入力信号Ａの立上りタイミング後、駆動信号Ｍ１−１がローレベルからハイレベルに戻り、駆動信号Ｍ１−２がハイレベルからローレベルに戻る。（このとき、駆動信号Ｍ２−１はハイレベル、駆動信号Ｍ２−２はローレベルである。）なお、Ａ点からＢ点に流れる電流値をＬ、電源部５４の可変抵抗１５の抵抗値をＲ１、電源部５５の可変抵抗１５の抵抗値をＲ２とし、Ｒ１とＲ２は互いに同じ値とする。また、Ｒ１、Ｒ２は、Ｌに応じて可変されるものとする。
【００９９】
すると、トランス５３の１次側コイルの一端（Ａ点）が電源部５４のＭＯＳＦＥＴ１３、電源部５４のダイオード１４を介して電源部５４の電源（ＶＤＤ）に接続され、１次コイルの他端（Ｂ点）が電源部５５のＭＯＳＦＥＴ１３、電源部５５の可変抵抗１５を介して電源部５５の電源（ＶＤＤ）に接続されるため、Ａ点−Ｂ点間には、マイナス極性の電圧（Ｌ×Ｒ２＋ＶＦ１）が発生するとともに、電源部５４の電源（ＶＤＤ）、電源部５４のダイオード１４、電源部５４のＭＯＳＦＥＴ１３、トランス５３の１次側コイル、電源部５５のＭＯＳＦＥＴ６１、電源部５５の１次側ＧＮＤの順に流れていた電流が、電源部５４の電源（ＶＤＤ）、電源部５４のダイオード１４、電源部５４のＭＯＳＦＥＴ１３、トランス５３の１次側コイル、電源部５５のＭＯＳＦＥＴ１３、電源部５５の可変抵抗１４、電源部５５の電源（ＶＤＤ）の順に流れる。したがって、トランス５３に蓄積されたエネルギーが電源部５５の電源（ＶＤＤ）の可変抵抗１３によって消費され、トランス５３に蓄積されたエネルギーがリセットされる。そして、トランス５３に蓄積されたエネルギーがリセットされると、トランス５３の１次側コイルに流れる電流はゼロになり、Ａ点、Ｂ点の電圧はＶＤＤとなる。なお、このときＡ点−Ｂ点間に発生するマイナス極性の電圧（−（Ｌ×Ｒ２＋ＶＦ１））はコンパレータ８８からハイレベルの電圧が出力されない大きさの電圧とする。
【０１００】
また、入力信号の立下りタイミング後、駆動信号Ｍ２−１がローレベルからハイレベルに戻り、駆動信号Ｍ２−２がハイレベルからローレベルに戻る。（このとき、駆動信号Ｍ１−１はハイレベル、駆動信号Ｍ１−２はローレベルである）
すると、トランス５３の１次側コイルの一端（Ａ点）が電源部５４のＭＯＳＦＥＴ１３、電源部５４の可変抵抗１５を介して電源部５４の電源（ＶＤＤ）に接続され、１次コイルの他端（Ｂ点）が電源部５５のＭＯＳＦＥＴ１３、電源部５５のダイオード１４を介して電源部５５の電源（ＶＤＤ）に接続されるため、Ａ点−Ｂ点間には、正のプラス極性の電圧として（Ｌ×Ｒ１＋ＶＦ１）が発生するとともに、電源部５５の電源（ＶＤＤ）、電源部５５のダイオード１４、電源部５５のＭＯＳＦＥＴ１３、トランス５３の１次側コイル、電源部５４のＭＯＳＦＥＴ６１、電源部５４の１次側ＧＮＤの順に流れていた電流が、電源部５５の電源（ＶＤＤ）、電源部５５のダイオード１４、電源部５５のＭＯＳＦＥＴ１３、トランス５３の１次側コイル、電源部５４のＭＯＳＦＥＴ１３、電源部５４の可変抵抗１５、電源部５４の電源（ＶＤＤ）の順に流れる。したがって、トランス５３の１次側コイルに蓄積されたエネルギーが電源部５４の可変抵抗１５によって消費され、このとき、トランス５３に蓄積されたエネルギーがリセットされる。そして、トランス５３に蓄積されたエネルギーがリセットされると、トランス５３に流れる電流はゼロになり、Ａ点、Ｂ点の電圧は電源電圧ＶＤＤになる。
【０１０１】
なお、このときＡ点−Ｂ点間に発生するプラス極性の電圧（Ｌ×Ｒ１＋ＶＦ１）はコンパレータ８７からハイレベルの電圧が出力されない大きさの電圧とする。
従って、図７に示す信号伝達回路１は、トランス５３の結合係数が悪くても、入力信号Ａの立上りタイミング後や立下りタイミング後において、トランス５３の２次側回路における発振を防止することができるので、誤動作することがない。また、トランス５３へのパルス挿入時にトランス５３が自動的にリセットされるので、トランス５３の飽和を防止することができる。
【０１０２】
また、上記実施形態では、コンパレータ６５から出力されるパルス電圧が所定時間内に所定数以上になると、出力信号Ｓ５又は出力信号Ｓ６をハイレベルにする構成であるが、コンパレータ６５から出力されるパルス電圧のハイレベルの時間が所定時間以上になると、出力信号Ｓ５又は出力信号Ｓ６をハイレベルにするように構成してもよい。
【０１０３】
また、図７の電源部５４、５５のそれぞれの可変抵抗１５を、図８に示す信号伝達回路１のように、ダイオード１６に置き換えてもよい。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１の実施形態の信号伝達回路を示す図である。
【図２】本実施形態の信号伝達回路内の各回路から出力される信号のタイミングチャートを示す図である。
【図３】駆動部を示す図である。
【図４】駆動回路を示す図である。
【図５】駆動回路の各回路から出力される信号のタイミングチャートを示す図である。
【図６】パルスカウント回路の一例を示す図である。
【図７】本発明の第２の実施形態の信号伝達回路を示す図である。
【図８】本発明の第２の実施形態の信号伝達回路の変形例を示す図である。
【図９】従来の信号伝達回路を示す図である。
【図１０】１次側回路から２次側回路へ信号が伝達されない場合の信号伝達回路内の各回路から出力される信号のタイミングチャートを示す図である。
【符号の説明】
【０１０５】
１  信号伝達回路
２  コンパレータ
３  ＭＯＳＦＥＴ
４  立下り遅延回路
５  ＯＲ回路
６  信号伝達回路
７、８  パルスカウント回路
９〜１１  フリップフロップ回路
１２  インバータ
１３  ＭＯＳＦＥＴ
１４  ダイオード
１５  可変抵抗
１６  ダイオード
５０  信号伝達回路
５１  １次側回路
５２  ２次側回路
５３  トランス
５４、５５  電源部
５６  駆動部
５７  異常信号出力回路
５８、５９  ＥＳＤ保護回路
６０  ｎｐｎバイポーラトランジスタ
６１、６２  ＭＯＳＦＥＴ
６３  ダイオード
６４  定電流源
６５  コンパレータ
６６  抵抗
６７  定電圧源
６８、６９  ＯＲ回路
７０  インバータ
７１、７２  ＡＮＤ回路
７３  フリップフロップ回路
７４、７５  ダイオード
７６、７７  コンデンサ
７８〜８０  抵抗
８１〜８４  ダイオード
８５  ＭＯＳＦＥＴ
８６、８７  コンパレータ
８８  フリップフロップ回路
８９、９０  ＭＯＳＦＥＴ
９１  信号伝達回路
９２  負荷
９３、９４  駆動回路
９５  インバータ
９６、９７  パルスカウント部
９８〜１００  ＯＲ回路
１０１  発振器
１０２  パルス発生回路
１０３、１０４  ＡＮＤ回路
１０５  インバータ
１０６、１０７  フリップフロップ回路
１０８  立上り遅延回路
１０９  インバータ
１１０  バッファ
１１１  ＡＮＤ回路
１１２  ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2010028512.tif 000010
【図９】
2010028512.tif 000011
【図１０】
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