(57)【要約】【課題】オン抵抗を増大させることなく、ドレインに過渡的なサージが印加された場合であっても、デバイス破壊の発生を防止することができる縦型半導体装置を提供する。【解決手段】ＭＯＳトランジスタとして機能するトランジスタ領域３１と、ダミー領域３２とを備える。ダミー領域３２は、トランジスタ領域３１から連続して延長されたＮ型エピ層２と、Ｎ型エピ層２の表面部にトランジスタ領域３１から連続して延長されたボディ層４とを備える。また、ダミー領域３２には、ダミートレンチ１５ｂがボディ層４を貫通してＮ型エピ層２に達する状態、かつトランジスタ領域３１のトレンチ１５ａ間隔よりも大きな間隔で形成されている。各ダミートレンチ１５ｂ内には、ダミーゲート絶縁膜５ｂを介して、電気的にフローティングであるダミーゲート電極６ｂが埋め込まれている。【選択図】図３
2010010263.tif 000002
【特許請求の範囲】
【請求項１】
縦型ゲートを備えるＭＯＳ型トランジスタを有する縦型半導体装置において、
第１導電型の半導体層からなるドレイン層と、
前記ドレイン層上に設けられた、前記第１導電型と反対導電型の第２導電型の半導体層からなるボディ層と、
前記ボディ層を貫通して前記ドレイン層に達する状態で形成され、平面視において、互いに平行に配列された複数の直線状の溝と、
前記複数の溝のそれぞれの内壁に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記複数の溝のそれぞれに埋め込まれたゲート電極と、
前記ゲート電極間の前記ボディ層の表面部の一部に、前記溝に隣接して形成された第１導電型の半導体層からなるソース層と、
を備えるＭＯＳ型トランジスタ領域と、
前記ＭＯＳ型トランジスタ領域から連続して延長されたドレイン層と、
前記ＭＯＳ型トランジスタ領域のボディ層と一体で形成されたボディ層と、
前記ボディ層を貫通して前記ドレイン層に達する状態で形成され、平面視において、前記ＭＯＳ型トランジスタ領域の溝の間隔よりも大きな間隔で、互いに平行に配列された複数の直線状のダミー溝と、
前記複数のダミー溝のそれぞれの内壁に形成されたダミーゲート絶縁膜と、
前記ダミーゲート絶縁膜を介して前記複数のダミー溝のそれぞれに埋め込まれ、かつ電気的にフローティングであるダミーゲート電極と、
を備える、前記ＭＯＳ型トランジスタ領域に隣接して形成されたダミー領域と、
前記ダミー領域のボディ層、前記ＭＯＳ型トランジスタ領域のボディ層および前記ソース層に電気的に接続する電極と、
を備えたことを特徴とする縦型半導体装置。
【請求項２】
前記ダミー領域が、
前記ボディ層を貫通するとともに前記ダミー溝を互いに連通する連結ダミー溝と、
前記ダミー溝および前記連結ダミー溝に囲まれた前記ボディ層と、
前記連結ダミー溝の内壁に形成された連結ダミーゲート絶縁膜と、
前記連結ダミーゲート絶縁膜を介して前記連結ダミー溝のそれぞれに埋め込まれ、前記ダミーゲート電極を電気的に接続する連結ダミーゲート電極と、
前記ダミー溝および前記連結ダミー溝に囲まれた前記ボディ層表面部の全面に形成された第１導電型のダミーソース層と、
前記ダミーソース層に電気的に接続する前記電極と、
をさらに備える請求項１記載の縦型半導体装置。
【請求項３】
前記ダミー領域が、前記ドレイン層内に、前記ボディ層に接触するとともに、ドレイン層に到達したダミー溝を包含する、前記ドレイン層の不純物濃度より高い不純物濃度を有する第１導電型の半導体層をさらに備えた、請求項１または２記載の縦型半導体装置。
【請求項４】
前記ダミー領域のボディ層の不純物濃度が前記ＭＯＳ型トランジスタ領域のボディ層の不純物濃度よりも高い、請求項１〜３にいずれか１項に記載の縦型半導体装置。
【請求項５】
前記ダミー溝および前記連結ダミー溝に囲まれた前記ボディ層が電気的にフローティングである、請求項２記載の縦型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型ゲート電極を有する縦型半導体装置に関する。
【背景技術】
【０００２】
近年、エレクトロニクス機器における低消費電力化、高機能化および高速化にともなって、それに付随する半導体装置も低消費電力化、高速化が要求されている。エレクトロニクス機器のＤＣ−ＤＣコンバータに一般的に用いられている半導体集積回路装置に組み込まれているＭＯＳ型トランジスタも、それらの要求に対応するために動作時のオン抵抗を低減することが要求されている。
【０００３】
ＭＯＳ型トランジスタのオン抵抗を低減する手法の１つとして、単位面積あたりに配置する１個のトランジスタのゲート電極数を多くし、各ゲート電極を並列接続するチャンネル数を増加させる手法がある。当該手法を適用した半導体装置として、例えば、半導体装置のゲート電極を縦方向、すなわち半導体基板の表面に対して垂直方向に配置した縦型ゲート半導体装置がある。この縦型ゲート半導体装置では、縦方向に配置されたゲート電極上部にソース領域およびボディ領域が存在し、また、ゲート電極底部に、ソース領域およびボディ領域に対向するようにドレイン領域が存在する。このような縦型ゲート半導体装置に対しても、低オン抵抗をより低減することが求められている。当該低オン抵抗化を実現するために、縦型ゲート半導体装置においても、微細化により隣接するトランジスタの間隔を狭くして単位面積当たりのトランジスタのゲート電極数を多くし、並列接続するチャンネル数を増加させる構造が採用されている。
【０００４】
図２２は、従来の縦型半導体装置の構造を示す平面レイアウト図である。また、図２３は、図２２のＸ−Ｘ線に沿う断面図である。図２２、２３では、ＮチャネルＭＯＳ型トランジスタを例示している。図２２において、半導体基板上に形成された各種薄膜およびゲート電極上の絶縁膜は図示していない。
【０００５】
図２３に示すように、従来の縦型半導体装置は、複数のトレンチゲート電極１０６ａを備える。各トレンチゲート電極１０６ａは、Ｎ型シリコン基板１０１上のＮ型エピタキシャル層１０２の表面部に形成されたＰ型第１ボディ層１０４を貫通する状態で設けられている。Ｐ型第１ボディ層１０４とトレンチゲート電極１０６ａとの間には、ゲート絶縁膜が配置されている。図２２に示すように、各トレンチゲート電極１０６ａは平面視において直線状であり互いにそれぞれが平行に配置されている。また、図２２、２３に示すように、Ｐ型第１ボディ層１０４の表面部には、トレンチゲート電極１０６ａに隣接してＮ型ソース層１１０が設けられている。各トレンチゲート電極１０６ａ間で隣り合うソース層１１０の間には、Ｐ型第１ボディ層１０４が露出している。また、表面に露出したソース層１１０、Ｐ型第１ボディ層１０４には、アルミ配線１１１が接触している。アルミ配線１１１と各トレンチゲート電極１０６ａとは、絶縁膜１０７により絶縁されている。
【０００６】
以上の構成において、各トレンチゲート電極１０６ａの間隔を小さくすると、隣接するトレンチゲート電極１０６で挟まれたＰ型第１ボディ層１０４の幅が小さくなる。このため、Ｐ型第１ボディ層１０４の縦方向の抵抗（以下、ボディ抵抗という。）が増大する。ボディ抵抗が高くなると、ドレイン側に過渡的なサージが印加された場合、アバランシェ現象により局所的に電位が不安定になった領域で、Ｎ型ドレイン側すなわちＮ型シリコン基板１０１およびＮ型エピ層１０２からＰ型第１ボディ層１０４に正孔電流が集中的に注入され、当該部分でＰ型第１ボディ層１０４とＮ型ソース層１１０との間に電位差が発生する。Ｎ型ドレイン、Ｐ型第１ボディ層１０４、Ｎ型ソース層１１０は、それぞれを、コレクタ、ベース、エミッタとするＮＰＮ構造の寄生バイポーラトランジスタを構成しているため、Ｐ型第１ボディ層１０４とＮ型ソース層１１０との間に電位差が発生すると、Ｐ型第１ボディ層１０４（ベース）とＮ型ソース層１１０（エミッタ）との間が順バイアスされて寄生バイポーラトランジスタが動作（ターンオン）する。その結果、ラッチアップが発生して、電流集中による熱破壊でデバイスが破壊されてしまう。
【０００７】
この対策として、ダミートレンチゲート電極を形成することにより上記電流集中によるデバイス破壊を発生し難くした半導体装置が提案されている。
【０００８】
例えば、特許文献１の縦型ゲート半導体装置では、１本のトレンチゲート電極に対し、その両側壁面にソース層が設けられ、かつそのトレンチゲート電極を挟むようにソース層に接続されたダミートレンチゲート電極が形成されている。そして、トレンチゲート電極の両側に、ソース層およびボディ層を配線（エミッタ電極）に接続するコンタクト部を設けることでアバランシェ電流の集中度合いを緩和できるようにしている。
【０００９】
また、特許文献２には、図２２、２３に示すように、トランジスタとして動作する領域とは別の領域（ダミー領域）にダミートレンチゲート電極１０６ｂを有する縦型半導体装置が開示されている。すなわち、トランジスタ領域の外周部にソース層に電気的に接続されたダミートレンチゲート電極１０６ｂが配置されている。当該構成では、マイクロローディング効果に起因する形状ばらつきを有するダミートレンチゲート電極１０６ｂは、トランジスタのゲート電極として機能しない。そのため、トランジスタの動作が不安定になることを抑制することができる。また、ダミートレンチゲート電極１０６ｂはソース層に接続されているため、ダミートレンチゲート電極が形成された領域の不安定な挙動が抑制される。
【特許文献１】特開２００２−１６２５２号公報
【特許文献２】特開平９−２７５２１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、ダミートレンチゲート電極を備える縦型半導体装置であっても、オン抵抗をさらに低減するために、隣接するトレンチゲート電極間の間隔が狭くして並列接続するチャンネル数を増加させようすると、トレンチゲート電極に挟まれたボディ層幅も狭くなり、トレンチゲート電極間に存在するボディ層の抵抗が必然的に増大する。そのため、外部からドレインに過渡的なサージが印加され、局所的に正孔電流が集中して注入された場合には、上述のように、トランジスタ動作領域のドレイン、ボディ層、ソース層で構成される寄生バイポーラトランジスタが動作し、ソース・ドレイン間に大電流が流れる。この大電流によってトレンチゲート電極のチャンネル側面のゲート絶縁膜が熱破壊を起こしデバイス破壊に至る。したがって、デバイス破壊を確実に防止することはできない。
【００１１】
また、特許文献１に記載された、トレンチゲート電極の両側にダミートレンチゲート電極が配置された構造では、ダミートレンチゲート電極が配置された半導体基板上の領域にはトランジスタとして動作するトレンチゲート電極が形成できない。当該構成では、単位面積あたりの、トランジスタとして動作するトレンチゲート電極数が減少することになり、結果として半導体基板平面での単位面積あたりのオン抵抗を低減する観点では不利な構造といえる。
【００１２】
さらに、特許文献２に記載された、ダミートレンチゲート電極がソース層の電位に固定された構造では、トレンチゲート電極もしくはドレイン側から過渡的なサージが印加された場合、ソース層と接続されたトレンチゲート電極およびダミートレンチゲート電極に強電界が印加され、ダミートレンチゲート電極のゲート絶縁膜が破壊する可能性がある。ダミートレンチゲート電極のゲート絶縁膜が破壊した場合、ダミートレンチゲート電極はソース層に接続されているため、ソース層とドレイン層とが短絡することになる。
【００１３】
前記課題に鑑み、本発明は、ドレインに過渡的なサージが印加された場合であっても、デバイス破壊の発生を確実に防止することができる低オン抵抗の縦型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
前記の課題を解決するため、本発明は以下の技術的手段を採用している。まず、本発明は、縦型ゲートを備えるＭＯＳ型トランジスタを有する縦型半導体装置を前提としている。そして、本発明に係る縦型半導体装置は、ＭＯＳ型トランジスタ領域と当該ＭＯＳ型トランジスタ領域に隣接するダミー領域を備える。ＭＯＳ型トランジスタ領域は、第１導電型の半導体層からなるドレイン層と、ドレイン層上に設けられた、第１導電型と反対導電型の第２導電型の半導体層からなるボディ層とを備える。また、ＭＯＳ型トランジスタ領域には、平面視において、互いに平行に配列された複数の直線状のトレンチがボディ層を貫通してドレイン層に達する状態で形成されている。各トレンチの内壁には、ゲート絶縁膜がそれぞれ形成され、当該ゲート絶縁膜を介して、各トレンチにゲート電極が埋め込まれている。ゲート電極間のボディ層の表面部の一部には、トレンチの隣接して第１導電型の半導体層からなるソース層が形成されている。一方、ダミー領域は、ＭＯＳ型トランジスタ領域から連続して延長されたドレイン層と、ＭＯＳ型トランジスタ領域のボディ層と一体に形成されたボディ層とを備える。また、ダミー領域には、平面視において、互いに平行に配列された複数の直線状のダミートレンチが、ボディ層を貫通してドレイン層に達する状態、かつＭＯＳ型トランジスタ領域のトレンチ間隔よりも大きな間隔で形成されている。各ダミートレンチの内壁には、ダミーゲート絶縁膜がそれぞれ形成され、当該ダミーゲート絶縁膜を介して、各ダミートレンチにダミーゲート電極が埋め込まれている。当該ダミーゲート電極は、電気的にフローティングになっている。さらに、ダミー領域のボディ層、ＭＯＳ型トランジスタ領域のボディ層およびソース層は、電極により電気的に接続されている。
【００１５】
本発明によれば、ＭＯＳ型トランジスタ領域のトレンチ間隔を狭くした場合、ＭＯＳ型トランジスタ領域のボディ層の不純物濃度よりも、ダミー領域のボディ層の不純物濃度の方が大きくなる。そのため、ドレイン層とボディ層とに形成されるＰＮ接合の耐圧は、ＭＯＳ型トランジスタ領域に比べてダミー領域の方が小さくなる。その結果、ドレイン層側からサージが印加された際に、当該サージに起因する電流をダミー領域へ導くことができ、デバイス破壊の発生を抑制することができる。また、本構成では、ＭＯＳ型トランジスタ領域のボディ層およびダミー領域のボディ層は、同一工程において同時に一体で形成されるため、本構造を実現するために、製造工程数が増大することがない。また、ＭＯＳ型トランジスタ領域のボディ層とダミー領域のボディ層との間の不純物濃度の差は、オン抵抗低減のためにトレンチ間隔を小さくするほど顕著になるため、本構造は、オン抵抗低減を目的としてトレンチ間隔を減少させた縦型半導体装置に極めて適している。なお、製造工程数が増大することになるが、イオン注入等により、ダミー領域のボディ層の不純物濃度をさらに高めてもよい。
【００１６】
上記構成において、ダミー領域が、ボディ層を貫通するとともにダミートレンチを互いに連通する連結ダミートレンチを備え、ボディ層がダミートレンチおよび連結ダミートレンチに囲まれていてもよい。なお、連結ダミートレンチにも、ダミーゲート絶縁膜およびダミーゲート電極が形成される。本構成では、ダミートレンチおよび連結ダミートレンチに囲まれたボディ層表面部の全面に第１導電型のダミーソース層が形成され、当該ダミーソース層は、上記電極に電気的に接続されている。
【００１７】
本構成によれば、ダミーゲート電極および当該ダミーゲート電極に囲まれたボディ層が電気的にフローティングになる。また、ダミー領域のボディ層の不純物濃度がＭＯＳ型トランジスタ領域のボディ層の不純物濃度よりも大きい。そのため、ドレイン層側からサージが印加された際に、ダミー領域において、ドレイン層からボディ層に正孔電流が集中的に注入される。そのため、ＭＯＳ型トランジスタ領域の寄生バイポーラトランジスタが動作する前に、ダミー領域の寄生バイポーラトランジスタが動作する。その結果、ドレイン層側からサージが印加された際に、当該サージに起因する電流をダミー領域へ導くことができ、デバイス破壊の発生を抑制することができる。また、本構成では、ダミーソース層は、ＭＯＳ型トランジスタ領域のソース層と、同一工程で同時に形成できるため、本構造を実現するために、製造工程数が増大することがない。
【００１８】
また、以上の半導体装置は、ダミー領域が、ドレイン層内に、ボディ層に接触するとともに、ドレイン層に到達したダミートレンチを包含する第１導電型の半導体層をさらに備えてもよい。この場合、当該半導体層の不純物濃度は、ドレイン層の不純物濃度より高く設定される。
【００１９】
この構成では、高濃度半導体層とボディ層とで構成されるＰＮ接合は、上記各構成におけるドレイン層とボディ層とで構成されるＰＮ接合の耐圧よりも低くなる。したがって、本構成によれば、より低いサージ電圧から、ダミー領域へサージ電流を導くことができ、より確実にデバイス破壊の発生を抑制することができる。なお、本構造は、高濃度不純物層を形成する工程が付加されるだけであり、製造工程が著しく複雑化することもない。
【発明の効果】
【００２０】
本発明によれば、オン抵抗低減のために微細化した場合であっても、ドレインに過渡的なサージが印加された際のデバイス破壊の発生を確実に防止することができる。また、製造工程が著しく複雑化することもないため、低オン抵抗の縦型半導体装置を低コストで実現することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について図面を参照しながら詳細に説明する。以下の実施形態では、Ｎチャネル型のＭＯＳ型トランジスタを含む縦型半導体装置として、本発明を具体化している。当該事例では、本発明にいう第１導電型がＮ型であり、第２導電型がＰ型である。なお、Ｐチャネル型のＭＯＳ型トランジスタを含む半導体装置に対しても、各不純物領域の導電型を反対にすることで、以下の説明が同様に適用できる。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態における縦型半導体装置のゲート電極配置を示す平面レイアウト図である。図１に示すように、本実施形態の半導体装置は、互いに平行に配置された複数のゲート電極６ａを備える。複数のゲート電極６ａが形成された領域の外側には、互いに平行かつゲート電極６ａと平行に配置された複数のダミーゲート電極６ｂが設けられている。各ゲート電極６ａは、複数のゲート電極６ａおよび複数のダミーゲート電極６ｂが配置された領域を包囲する周辺配線部２６と電気的に接続されている。また、各ダミーゲート電極６ｂと周辺配線部２６とは、電気的に分離されている。
【００２３】
後述のように、ゲート電極６ａ間の半導体基板の表面部にはソース層が形成され、半導体基板の裏面側にドレイン層が形成されている。すなわち、ソース層、ドレイン層およびゲート電極６ａにより、縦型のＭＯＳ型トランジスタが構成されている。ここで、ゲート電極６ａを備え、ＭＯＳ型トランジスタとして動作する領域が、ＭＯＳ型トランジスタ領域３１（以下、トランジスタ領域３１という。）であり、ダミーゲート電極６ｂを備えた領域がダミー領域３２である。なお、図１では、左下に保護ダイオード２５が設置されている。当該保護ダイオード２５は、ゲート電極６ａと並列に接続されており、ゲート電極６ａに入力されるサージに対する保護回路の役割を有している。
【００２４】
図２は、図１に示した縦型半導体装置の要部を拡大して示す平面レイアウト図である。また、図３は、図２中のＡ−Ａ線に沿う断面図である。なお、図２では、半導体基板上に形成された各種薄膜およびゲート電極上の絶縁膜は図示していない。
【００２５】
図３に示すように、トランジスタ領域３１およびダミー領域３２は、Ｎ型シリコン基板１上に設けられたＮ型エピタキシャル層２（以下、Ｎ型エピ層２という。）の表面部に設けられている。Ｎ型エピ層２およびＮ型シリコン基板１は、上述のドレイン層として機能する。
【００２６】
トランジスタ領域３１の各ゲート電極６ａは、Ｎ型エピ層２の表面部に形成されたＰ型第１ボディ層４を貫通する状態で設けられている。各ゲート電極６ａは、Ｐ型第１ボディ層４を貫通してＮ型エピ層２に到達するトレンチ（溝）１５ａ内に、トレンチ１５ａの内壁に形成されたシリコン酸化膜等のゲート絶縁膜５ａを介して埋め込まれたポリシリコン等の導電体からなる。各ゲート電極６ａに隣接するＰ型第１ボディ層４の表面部には、Ｎ型ソース層１０が設けられている。Ｎ型ソース層１０は、図２に示すように、平面視において各ゲート電極６ａと直角に交差する方向に、互いに離間して複数条設けられている。また、図２に示すように、各ソース層１０の間では、Ｐ型第１ボディ層４の表面部に、平面視において各ゲート電極６ａと直角に交差する方向にＰ型第２ボディ層９が設けられている。なお、図３に示すように、Ｐ型第２ボディ層９の底部は、Ｐ型第１ボディ層４の底部よりも浅く配置されている。
【００２７】
トランジスタ領域３１の表面に露出する、Ｎ型ソース層１０およびＰ型第２ボディ層９は、Ｎ型エピ層２の上面に形成されたアルミ（アルミニウム）配線１１ａと電気的に接続されている。また、アルミ配線１１ａとゲート電極６ａとは、各ゲート電極６ａ上に配置された第２層間絶縁膜７により電気的に分離されている。
【００２８】
例えば、Ｐ型第１ボディ層４は、約１Ｅ１７ｃｍ-3の不純物濃度を有し、トレンチ１５ａ側壁部に沿って形成されるチャンネル領域の閾値を制御することを目的として形成される。また、Ｐ型第２ボディ層９は１Ｅ１９ｃｍ-3以上の不純物濃度を有し、アルミ配線１１ａとオーミックコンタクトを構成することを目的として形成される。当該構成では、Ｎ型ソース層１０、Ｐ型第１ボディ層４およびＰ型第２ボディ層９は共通接続となり、アルミ配線１１ａを通じて同電位が付与されることになる。
【００２９】
一方、ダミー領域３２の各ダミーゲート電極６ｂは、トランジスタ領域３１から連続して延長されたＰ型第１ボディ層４を貫通する状態で設けられている。後述のように、トランジスタ領域３１およびダミー領域３２のＰ型第１ボディ層４は、同一工程で同時に一体で形成される。各ダミーゲート電極６ｂは、ゲート電極６ａと同様に、Ｐ型第１ボディ層４を貫通してＮ型エピ層２に到達するダミートレンチ（ダミー溝）１５ｂ内に、ダミートレンチ１５ｂの内壁に形成されたシリコン酸化膜等のダミーゲート絶縁膜５ｂを介して埋め込まれたポリシリコン等の導電体からなる。本実施形態では、各ダミーゲート電極６ｂ間の間隔は、各ゲート電極６ａ間の間隔よりも大きくなっている。また、図２および図３に示すように、ゲート電極６ｂに隣接するＰ型第１ボディ層４の表面部には、トランジスタ領域３１のソース層１０間と同一の、Ｐ型第２ボディ層９が設けられている。上述のように、Ｐ型第２ボディ層９の底部は、Ｐ型第１ボディ層４の底部よりも浅く配置されている。上記アルミ配線１１ａはダミー領域３２上にも形成されており、ダミー領域３２のＰ型第２ボディ層９とアルミ配線１１ａとは、オーミックコンタクトを構成している。
【００３０】
また、ダミー領域３２の外側のＮ型エピ層２上には、段差を有する第１層間絶縁膜３を介してポリシリコン配線６ｆが形成されている。ポリシリコン配線６ｆは、後述のようにゲート電極６ａおよびダミーゲート電極６ｂと同一の工程で形成される。また、ポリシリコン配線６ｆは、各ゲート電極６ａと接続された状態で一体に形成されている。ポリシリコン配線６ｆ上には第２層間絶縁膜７および第３層間絶縁膜８を介してアルミ配線１１ｂが形成されており、ポリシリコン配線６ｆとアルミ配線１１ｂとが、第２層間絶縁膜７および第３層間絶縁膜８を貫通するコンタクトホールを通じて電気的に接続されている。すなわち、ポリシリコン配線６ｆおよびアルミ配線１１ｂの積層配線が、ゲート電極６ａに電圧を印加する周辺配線部２６を構成している。
【００３１】
本実施形態の縦型半導体装置では、上述のように、ダミーゲート電極６ｂが、Ｐ型第１ボディ層４とＰ型第２ボディ層９との両方を含む領域に形成されており、ダミー領域３２のＰ型第２ボディ層９が、トランジスタ領域３１と同様に、アルミ配線１１ａとオーミックコンタクトを構成している。また、ダミーゲート電極６ｂは、いずれの配線にも接続されておらず電気的にフローティングになっている。したがって、ダミー領域３２では、Ｎ型エピ層２とＰ型第１ボディ層４とがＮ／Ｐダイオードを形成しているとみなすことができる。
【００３２】
図４〜図９は、上記構造を有する半導体装置の形成過程を示す工程断面図である。以下では、最表面に薄膜を形成する場合、適宜、半導体基板上に膜を形成すると表現する。
【００３３】
図４に示すように、まず、Ｎ型シリコン基板１上に、公知のエピタキシャル成長法によりＮ型エピ層２が形成される。次いで、Ｎ型エピ層２の表面に、熱酸化法により、５０〜５００ｎｍの膜厚を有するシリコン酸化膜からなる第１層間絶縁膜３が形成される。第１層間絶縁膜３上には、公知のリソグラフィ技術により、以降の工程でゲート電極６ａおよびダミーゲート電極６ｂが形成される領域（トランジスタ領域３１およびダミー領域３２）を包含する領域に開口を有するレジストパターン（図示せず）が形成される。当該レジストパターンをマスクとしたイオン注入により、Ｎ型エピ層２の表面部にＰ型不純物を導入することで、Ｐ型第１ボディ層４が形成される。
【００３４】
続いて、第１ボディ層４の形成に使用したレジストパターンが除去された第１層間絶縁膜３上に、以降の工程でトレンチ１５ａおよびダミートレンチ１５ｂが形成される領域に開口を有するレジストパターン（図示せず）が形成される。当該レジストパターンをマスクとしたエッチングにより、図５に示すように、トレンチ１５ａおよびダミートレンチ１５ｂ形成領域の第１層間絶縁膜３が除去され、その後に、レジストパターンも除去される。次いで、パターンニングされた第１層間絶縁膜３をマスクとしたドライエッチングにより、Ｐ型第１ボディ層４を貫通してＮ型エピ層２に到達する深さ０．８〜３．０μｍのトレンチ１５ａおよびダミートレンチ１５ｂが形成される。
【００３５】
形成されたトレンチ１５ａおよびダミートレンチ１５ｂの内部表面には、図６に示すように、熱酸化等により、８〜１００ｎｍ程度の膜厚を有するゲート酸化膜５ａおよびダミーゲート酸化膜５ｂが形成される。その後、ゲート電極材料となる２００〜８００ｎｍのポリシリコン膜が全面に堆積される。当該ポリシリコン膜には、Ｎ型不純物のイオン注入およびアニールを実施することにより導電性が付与される。その後、ポリシリコン膜上に、ポリシリコン配線６ｆとなる領域および各ゲート電極６ａとポリシリコン配線６ｆとの接続部を被覆するレジストパターン（図示せず）が形成され、当該レジストパターンをマスクとしたエッチングが実施される。これにより、第１層間絶縁膜３上にポリシリコン配線６ｆと、ポリシリコン配線６ｆと接続されるとともにトレンチ１５ａに埋め込まれたゲート電極６ａと、ポリシリコン配線６ｆと接続されることなくダミートレンチ１５ｂに埋め込まれたダミーゲート電極６ｂとが形成される。このとき、トレンチ１５ａおよびダミートレンチ１５ｂに埋め込まれるポリシリコン膜は最上面がＰ型第１ボディ層４表面（Ｎ型エピ層２表面）よりも１００〜８００ｎｍ程度下側に後退する状態で形成される。なお、本実施形態では、図１に示すように、各ゲート電極６ａは、それらの端部でポリシリコン配線６ｆと連続的に繋がる一体のパターンとして形成され、各ダミーゲート電極６ｂはそれぞれが孤立したパターンとして形成される。
【００３６】
ゲート電極６ａおよびダミーゲート電極６ｂが形成された半導体基板上には、図７に示すように、シリコン酸化膜等からなる第２層間絶縁膜７および第３層間絶縁膜８が下層から順に堆積される。第２層間絶縁膜７および第３層間絶縁膜８の総膜厚は、２００〜１０００ｎｍ程度である。
【００３７】
次いで、図８に示すように、第２層間絶縁膜７および第３層間絶縁膜８に、以降の工程で形成されるアルミ配線１１ａ、１１ｂとの電気的な接続するためのコンタクトホールが形成される。ここでは、第３層間絶縁膜８上に、コンタクトホール形成領域に開口を有するレジストパターン（図示せず）が形成され、当該レジストパターンをマスクとしたドライエッチングによりコンタクトホールが形成される。なお、本実施形態では、トランジスタ領域３１およびダミー領域３２の全域が底部に露出するコンタクトホールと、ポリシリコン配線６ｆが底部に露出する、ポリシリコン配線６ｆに沿ったコンタクトホールとが形成される。また、トランジスタ領域３１およびダミー領域３２では、当該エッチングにおいて、第３層間絶縁膜８および第１層間絶縁膜３が完全にエッチング除去され、トレンチ１５ａおよびダミートレンチ１５ｂにおける第２層間絶縁膜７の上面が第１ボディ層４表面と、ほぼ同一平面になるように第２層間絶縁膜７がエッチングされる。これにより、ゲート電極６ａおよびダミーゲート電極６ｂが形成されているトレンチ１５ａ、ダミートレンチ１５ｂの上部が、第２層間絶縁膜７の材料が充填された状態になると同時に、トランジスタ領域３１の第１ボディ層４の表面およびダミー領域３２の第１ボディ層４の表面が、半導体基板表面に露出する。
【００３８】
コンタクトホールのエッチングに使用したレジストパターンが除去された後、半導体基板上に、以降の工程でＰ型第２ボディ層９が形成される領域に開口を有するレジストパターン（図示せず）が形成される。ここでは、図２に示した、トランジスタ領域３１のＰ型第２ボディ層９形成領域およびダミー領域３２のＰ型第２ボディ層９形成領域に開口を有するレジストパターンが形成される。そして、当該レジストパターンをマスクとしてＰ型不純物をＰ型第１ボディ層４内にイオン注入することにより、Ｐ型第２ボディ層９が形成される。当該レジストパターンが除去された後、半導体基板上に、図２に示した、トランジスタ領域３１のＮ型ソース層１０形成領域に開口を有するレジストパターン（図示せず）が形成される。当該レジストパターンをマスクとしてＰ型第１ボディ層４にＮ型不純物をイオン注入することにより、Ｎ型ソース層１０が形成される。なお、Ｐ型第２ボディ層９を形成する際に用いたレジストパターンと、Ｎ型ソース層１０を形成する際に用いたレジストパターンとは、トランジスタ領域３１上およびダミー領域３２上において、被覆部と開口部とが反転したパターンになっている。
【００３９】
Ｐ型第２ボディ層９およびＮ型ソース層１０の形成が完了すると、図９に示すように、全面ドライエッチングにより、ゲート電極６ａおよびダミーゲート電極６ｂ上に充填された第２層間絶縁膜７が１００〜３００ｎｍ程度エッチバックされる。これにより、トレンチ１５ａ側壁およびダミートレンチ１５ｂ側壁であるＮ型ソース層１０およびＰ型第２ボディ層９が露出し、トレンチ１５ａおよびダミートレンチ１５ｂの上部が凹形状となる。同時に、トレンチ１５ａ上端およびダミートレンチ１５ｂ上端のコーナ部がエッチングされ、当該コーナ部に曲面が形成される。このドライエッチングは、ゲート電極６ａ、ダミーゲート電極６ｂの上面が露出しないようにエッチング量が制御される。その後、半導体基板上に堆積されたアルミ膜にリソグラフィ技術およびエッチング技術を適用することにより、アルミ配線１１ａ、１１ｂが形成される。なお、ドレイン層（Ｎ型シリコン基板１およびＮ型エピ層２）に電気的に接続するドレイン電極は、例えば、Ｎ型シリコン基板１の裏面側に形成される。
【００４０】
以上のようにして形成された縦型半導体装置は、トランジスタ領域３１の周辺部に、電気的にフローティングとなるダミーゲート電極６ｂを備えたダミー領域３２を備える。また、ダミー領域３２は、Ｎ型エピ層２とＰ型第１ボディ層４とで構成されたＮ／Ｐダイオードとみなされる領域を有し、Ｐ型第１ボディ層４上のＰ型第２ボディ層９がアルミ配線１１ａと接続されている。
【００４１】
本実施形態の縦型半導体装置は、トランジスタ領域３１のゲート電極６ａの間隔よりダミーゲート電極６ｂの間隔が広くなっている。図６に示したように、熱酸化法によってＰ型不純物、例えばボロンを含むシリコンからなるトレンチ側壁にゲート絶縁膜を形成する場合、熱酸化の過程で不純物の偏析効果によって不純物がゲート絶縁膜５ａ（ダミーゲート絶縁膜５ｂ）側に吸い出される。すなわち、ゲート電極６ａ（ダミーゲート電極間６ｂ）間に存在するＰ型第１ボディ層４の不純物濃度が低下する。この不純物濃度の低下の程度は、偏析が発生する半導体層中の不純物の絶対量に依存する。すなわち、不純物の絶対量が小さいほど、偏析により移動する不純物が当該絶対量に占める割合が大きくなるため、偏析の結果、不純物濃度が大きく低下することになる。したがって、本実施形態の構成では、ダミーゲート電極６ｂの間隔がゲート電極６ａの間隔より大きくなっているため、ダミーゲート電極６ｂ間のＰ型第１ボディ層４の不純物濃度が、ゲート電極６ａ間のＰ型第１ボディ層４の不純物濃度よりも若干高い状態になる。その結果、Ｎ型エピ層２とＰ型第１ボディ層４とで構成されるＰＮ接合の耐圧はダミー領域３２の方がトランジスタ領域３１よりも低くなる。
【００４２】
このような構造を有する半導体装置に、ドレイン層（Ｎ型シリコン基板１、Ｎ型エピ層２）側からサージが印加された場合、Ｎ型エピ層２とＰ型第１ボディ層４との接合耐圧がトランジスタ領域３１よりもダミー領域３２の方が低いため、ダミー領域３２においてまずアバランシェ降伏が発生する。したがって、トランジスタ領域３１におけるＮ型エピ層２、Ｐ型第１ボディ層４およびＮ型ソース層１０から構成されるＮＰＮ寄生バイポーラトランジスタが動作して大電流が流れる前に、ダミー領域３２におけるＮ型エピ層２と、Ｐ型第１ボディ層４およびＰ型第２ボディ層９とから構成されるＮ／Ｐダイオードの方にサージ電流を導くことができる。また、ダミー領域３２におけるＮ型エピ層２と、Ｐ型第１ボディ層４およびＰ型第２ボディ層９とから構成されるＮ／Ｐダイオードに導かれたサージ電流は、ダミー領域３２のＰ型第２ボディ層９を通じてアルミ配線１１ｂに流入する。その結果、トランジスタ領域３１のゲート酸化膜５ａの破壊を防止することができる。
【００４３】
なお、本実施形態では、ダミーゲート電極６ｂの間隔を大きくしているため、半導体装置の占有面積が増大することになる。しかしながら、ダミーゲート電極６ｂの本数は、チップ面積の大部分を占めるトランジスタ領域３１のゲート電極６ａに比べてはるかに少ない。したがって、ダミートレンチ１５ｂ間の間隔を広げることにより、チップ面積が著しく増大することはない。
【００４４】
また、本構成では、ＭＯＳ型トランジスタ領域のボディ層およびダミー領域のボディ層は、同一工程において同時に一体で形成されるため、本構造を実現するために、従来工程よりも製造工程数が増大することがない。また、ＭＯＳ型トランジスタ領域のボディ層とダミー領域のボディ層との間の不純物濃度の差は、オン抵抗低減のためにトレンチ間隔を小さくするほど顕著になるため、本構造は、オン抵抗低減を目的としてトレンチ間隔を減少させた縦型半導体装置に好適である。なお、製造工程数が増大することになるが、イオン注入等により、ダミー領域のボディ層の不純物濃度をさらに高めてもよい。
【００４５】
（第２の実施形態）
図１０は、本発明の第２の実施形態における縦型半導体装置の要部を拡大して示す平面レイアウト図である。また、図１１は、図１０中のＡ−Ａ線に沿う断面図である。図１０では、半導体基板上に形成された各種薄膜およびゲート電極上の絶縁膜は図示していない。また、図１０、図１１において、第１の実施形態の半導体装置と同一の作用効果を奏する部位には同一の参照符号を付している。
【００４６】
図１０および図１１に示すように、本実施形態の縦型半導体装置は、基本的に第１の実施形態による半導体装置と同様の構造を有している。そして、Ｎ型エピ層２（ドレイン層）内に、Ｐ型第１ボディ層４に接触するとともに、Ｎ型エピ層２に到達したダミートレンチ１５ｂを包含する、Ｎ型エピ層２よりも高い不純物濃度を有するＮ型の半導体層１２（以下、Ｎ型高濃度層１２という。）をさらに備えている点が第１の実施形態の縦型半導体装置と相違する。
【００４７】
図１２〜図１４は、上記構造を有する半導体装置の形成過程を示す工程断面図である。本実施形態の縦型半導体装置の製造工程では、図１２に示すように、まず、第１の実施形態において図４を用いて説明した工程を経て、Ｎ型シリコン基板１上にＮ型エピ層２が形成され、Ｎ型エピ層２の表面に５０〜５００ｎｍの膜厚を有するシリコン酸化膜からなる第１層間絶縁膜３が形成される。次いで、第１層間絶縁膜３上に、以降の工程でゲート電極６ａおよびダミーゲート電極６ｂが形成される領域（トランジスタ領域３１およびダミー領域３２）を包含する領域に開口を有するレジストパターン（図示せず）が形成される。当該レジストパターンをマスクとしたイオン注入により、Ｎ型エピ層２の表面部に、Ｐ型第１ボディ層４が形成される。
【００４８】
続いて、図１３に示すように、第１ボディ層４の形成に使用したレジストパターンが除去された第１層間絶縁膜３上に、以降の工程でＮ型高濃度層１２が形成される領域に開口を有するレジストパターン２０が形成される。当該レジストパターン２０をマスクとしたイオン注入により、Ｐ型第１ボディ層４とＮ型エピ層２とが接する接合境界面下（接合境界面のＮ型エピ層２側）に、Ｎ型エピ層２よりも高濃度のＮ型高濃度層１２が形成される。
【００４９】
続いて、レジストパターン２０が除去された第１層間絶縁膜３上に、以降の工程でトレンチ１５ａおよびダミートレンチ１５ｂが形成される領域に開口を有するレジストパターン（図示せず）が形成される。当該レジストパターンをマスクとしたエッチングにより、図１４に示すように、トレンチ１５ａおよびダミートレンチ１５ｂ形成領域の第１層間絶縁膜３が除去され、その後に、レジストパターンも除去される。次いで、パターンニングされた第１層間絶縁膜３をマスクとしたドライエッチングにより、Ｐ型第１ボディ層４を貫通してＮ型高濃度層１２に到達する深さ０．８〜３．０μｍのトレンチ１５ａおよびダミートレンチ１５ｂが形成される。当該ドライエッチングでは、トレンチ１５ａおよびダミートレンチ１５ｂがＮ型高濃度層１２を貫通することがない状態に、エッチング量が制御される。
【００５０】
以降の工程は、第１の実施形態において図６〜図９を用いて説明した工程と同一であるので、ここでの説明は省略する。
【００５１】
以上のようにして形成された縦型半導体装置では、ダミー領域３２が、Ｎ型高濃度層１２とＰ型第１ボディ層４とで構成されたＮ／Ｐダイオードとみなされる領域を有している。上述のように、Ｎ型高濃度層１２はＮ型エピ層２よりも高い不純物濃度を有しているため、Ｎ型高濃度層１２とＰ型第１ボディ層４とで構成されるＰＮ接合の耐圧は、第１の実施形態の半導体装置におけるＮ型エピ層２とＰ型第１ボディ層４とで構成されるＰＮ接合の耐圧よりも低くなる。
【００５２】
このような構造を有する半導体装置に、ドレイン層（Ｎ型シリコン基板１、Ｎ型エピ層２）側からサージが印加された場合、第１の実施形態と同様に、ダミー領域３２においてまずアバランシェ降伏が発生する。また、本実施形態の構成では、第１の実施形態の構成に比べてダミー領域３２のＰＮ接合の耐圧が低くなっているため、より低いサージ電圧から、Ｎ型高濃度層１２と、Ｐ型第１ボディ層４およびＰ型第２ボディ層９とから構成されるＮ／Ｐダイオードの方にサージ電流を導くことができる。したがって、第１の実施形態による半導体装置に比べて、より効率よくゲート絶縁膜５ａの破壊を防止することができる。なお、本構造は、高濃度不純物層を形成する工程が付加されるだけであり、製造工程が著しく複雑化することがない。
【００５３】
（第３の実施形態）
図１５は、本発明の第３の実施形態における縦型半導体装置のゲート電極配置を示す平面レイアウト図である。また、図１６は、図１５に示した縦型半導体装置の要部を拡大して示す平面レイアウト図であり、図１７は、図１６中のＡ−Ａ線に沿う断面図である。図１６では、半導体基板上に形成された各種薄膜およびゲート電極上の絶縁膜は図示していない。図１５〜図１７において、第１の実施形態の半導体装置と同一の作用効果を奏する部位には同一の参照符号を付している。
【００５４】
図１５〜図１７に示すように、本実施形態の半導体装置は、基本的に第１の実施形態による半導体装置と同様の構造を有している。そして、ダミーゲート電極６ｂが形成されるダミートレンチ１５ｂが、Ｐ型第１ボディ層４を貫通する連結ダミートレンチ１５ｃにより互いに連通され、ダミートレンチ１５ｂおよび連結ダミートレンチ１５ｃに囲まれたＰ型第１ボディ層４表面部に、Ｎ型ダミーソース層１３をさらに備えている点が第１の実施形態の縦型半導体装置と相違する。なお、連結ダミートレンチ１５ｃには、連結ダミーゲート酸化膜５ｃを介して連結ダミーゲート電極６ｃが形成されている。また、ダミーゲート酸化膜５ｂおよび連結ダミーゲート酸化膜５ｃは一体に形成されており、ダミーゲート電極５ｂおよび連結ダミーゲート電極６ｃは一体に形成されている。連結ダミーゲート電極６ｃにより相互に連結されたダミーゲート電極６ｂは、第１の実施形態と同様に、いずれの配線にも接続されておらず、電気的にフローティングである。また、平面視において、ダミートレンチ１５ｂおよび連結ダミートレンチ１５ｃで囲まれた領域の外側には、第１の実施形態と同様に、Ｐ型第２ボディ層９が形成されている。
【００５５】
本実施形態の縦型半導体装置は、図１５〜図１７から理解できるように、ダミーゲート電極６ｂおよび連結ダミーゲート電極６ｃによってゲート絶縁膜５ｂ、５ｃを介してＰ型第１ボディ層４が囲まれ、当該Ｐ型第１ボディ層４の下部にＮ型エピ層とのＰＮ接合が存在するとともに、上部にＮ型ダミーソース層１３とのＰＮ接合が存在している。そのため、ダミーゲート電極６ｂが電気的にフローティングであることに加えて、ダミーゲート電極６ｂおよび連結ダミーゲート電極６ｃによって囲まれたＰ型第１ボディ層４も電気的にフローティング状態になっている。
【００５６】
図１８および図１９は、上記構造を有する半導体装置の形成過程を示す工程断面図である。本実施形態の縦型半導体装置の製造工程では、図１８に示すように、まず、第１の実施形態において図４〜図７を用いて説明した工程を経て、Ｎ型シリコン基板１上に形成されたＮ型エピ層２の表面部にＰ型第１ボディ層４が形成され、当該Ｐ型第１ボディ層４を貫通するトレンチ１５ａおよびダミートレンチ１５ｂが形成される。本実施形態では、トレンチ１５ａおよびダミートレンチ１５ｂを形成する工程で使用するレジストパターンが、連結ダミートレンチ１５ｃの形成領域に対応する開口をさらに有しており、当該レジストパターンが転写された第１層間絶縁膜３をマスクとしたエッチングにより連結ダミートレンチ１５ｃも同時に形成される。そして、トレンチ１５ａ、ダミートレンチ１５ｂおよび連結ダミートレンチ１５ｃには、それぞれ内壁に形成された酸化膜（ゲート酸化膜５ａ、ダミーゲート酸化膜５ｂ、連結ダミーゲート酸化膜５ｃ）を介してゲート電極６ａ、ダミーゲート電極６ｂおよび連結ダミーゲート電極６ｃが形成される。そして、第２層間絶縁膜７、第３層間絶縁膜８の堆積およびエッチングが実施され、第１の実施形態と同様に、トランジスタ領域３１およびダミー領域３２の全域が底部に露出するコンタクトホールと、ポリシリコン配線６ｆが底部に露出する、ポリシリコン配線６ｆに沿ったコンタクトホールとが形成される。このとき、トランジスタ領域３１およびダミー領域３２では、第３層間絶縁膜８および第１層間絶縁膜３が完全にエッチング除去され、トレンチ１５ａ、ダミートレンチ１５ｂおよび連結ダミートレンチ１５ｃにおける第２層間絶縁膜７の上面が第１ボディ層４表面とほぼ同一平面になるように第２層間絶縁膜７がエッチングされる。これにより、ゲート電極６ａ、ダミーゲート電極６ｂおよび連結ダミーゲート電極６ｃが形成されているトレンチ１５ａ、ダミートレンチ１５ｂおよび連結ダミートレンチ１５ｃの上部が、第２層間絶縁膜７の材料が充填された状態になると同時に、トランジスタ領域３１の第１ボディ層４の表面およびダミー領域３２の第１ボディ層４の表面が、半導体基板表面に露出する。
【００５７】
コンタクトホールのエッチングに使用したレジストパターンが除去された後、図１９に示すように、半導体基板上に、以降の工程でＰ型第２ボディ層９が形成される領域に開口を有するレジストパターン（図示せず）が形成される。ここでは、図１６に示した、トランジスタ領域３１のＰ型第２ボディ層９形成領域およびダミー領域３２のＰ型第２ボディ層９形成領域に開口を有するレジストパターンが形成される。そして、当該レジストパターンをマスクとしてＰ型不純物をＰ型第１ボディ層４内にイオン注入することにより、Ｐ型第２ボディ層９が形成される。当該レジストパターンが除去された後、半導体基板上に、図１６に示した、トランジスタ領域３１のＮ型ソース層１０形成領域およびＮ型ダミーソース層１３形成領域に開口を有するレジストパターン（図示せず）が形成される。当該レジストパターンをマスクとしてＰ型第１ボディ層４にＮ型不純物をイオン注入することにより、Ｎ型ソース層１０およびＮ型ダミーソース層１３が形成される。なお、第２ボディ層９を形成する際に用いたレジストパターンと、ソース層１０およびダミーソース層１３を形成する際に用いたレジストパターンとは、トランジスタ領域３１上およびダミー領域３２上において、被覆部と開口部とが反転したパターンになっている。
【００５８】
以降の工程は、第１の実施形態において図９を用いて説明した工程と同一であるので、ここでの説明は省略する。
【００５９】
以上のようにして形成された縦型半導体装置は、トランジスタ領域３１では、Ｎ型ソース層１０、Ｐ型第１ボディ層４、ゲート電極６ａの電位がそれぞれ固定されるのに対して、ダミー領域３２では、ダミーゲート電極６ｂに囲まれたＰ型第１ボディ層４およびダミーゲート電極６ｂ自体が電気的にフローティング状態になっている。また、ダミー領域３２のＰ型第１ボディ層４の不純物濃度がトランジスタ領域３１のＰ型第１ボディ層４の不純物濃度よりも大きくなっている。そのため、ドレイン層（Ｎ型シリコン基板１、Ｎ型エピ層２）側からサージが印加された場合、ダミー領域３２において、Ｎ型エピ層２からＰ型第１ボディ層４に正孔電流が集中的に注入される。そして、Ｐ型第１ボディ層４とＮ型ダミーソース層１３との間に電位差が発生し、Ｐ型第１ボディ層４とＮ型ダミーソース層１３との間が順バイアスされる。その結果、Ｎ型エピ層２、Ｐ型第１ボディ層４およびＮ型ダミーソース層１３から構成されるＮＰＮバイポーラトランジスタが動作する。
【００６０】
すなわち、本実施形態の縦型半導体装置によれば、ドレイン層（Ｎ型シリコン基板１、Ｎ型エピ層２）側からサージが印加された場合、トランジスタ領域３１におけるＮ型エピ層２、Ｐ型第１ボディ層４およびＮ型ソース層１０から構成されるＮＰＮ寄生バイポーラトランジスタが動作して大電流が流れる前に、サージ電流をダミー領域３２の方に導くことができる。また、ダミー領域３２に導かれたサージ電流は、ダミー領域３２のＮ型ダミーソース層１３を通じてアルミ配線１１ａに流入する。その結果、トランジスタ領域３１のゲート酸化膜５ａの破壊を防止することができる。また、本実施形態の構成では、ダミー領域３２のＰ型第１ボディ層４が電気的にフローティング状態になっているため、電位が固定された第１の実施形態の構成に比べてより低いサージ電圧から、ダミー領域３２へサージ電流を導くことができる。したがって、第１の実施形態による半導体装置に比べて、より効率よくゲート絶縁膜５ａの破壊を防止することができる。
【００６１】
また、本構成では、ダミーソース層１３は、トランジスタ領域３１のソース層１０と、同一工程で同時に形成できるため、本構造を実現するために、製造工程数が増大することもない。
【００６２】
（第４の実施形態）
図２０は、本発明の第４の実施形態における縦型半導体装置の要部を拡大して示す平面レイアウト図である。また、図２１は、図２０中のＡ−Ａ線に沿う断面図である。図２０では、半導体基板上に形成された各種薄膜およびゲート電極上の絶縁膜は図示していない。また、図２０、図２１において、第３の実施形態の半導体装置と同一の作用効果を奏する部位には同一の参照符号を付している。
【００６３】
図２０および図２１に示すように、本実施形態の縦型半導体装置は、基本的に第３の実施形態による半導体装置と同様の構造を有している。そして、Ｎ型エピ層２（ドレイン層）内に、Ｐ型第１ボディ層４に接触するとともに、Ｎ型エピ層２に到達したダミートレンチ１５ｂおよび連結ダミートレンチ１５ｃを包含する、Ｎ型エピ層２よりも高い不純物濃度を有するＮ型高濃度層１２をさらに備えている点が第３の実施形態の縦型半導体装置と相違する。すなわち、本実施形態の縦型半導体装置は、第２および第３の実施形態で説明したそれぞれの半導体装置の特徴を兼ね備えたものである。
【００６４】
以上のような構成を有する縦型半導体装置は、第３の実施形態で説明した製造工程に、第２の実施形態で図１３および図１４を用いて説明したＮ型高濃度層１２の形成工程を適宜組み合わせることで実現することができる。
【００６５】
本実施形態の縦型半導体装置は、ダミー領域３２では、Ｎ型高濃度層１２とＰ型第１ボディ層４とで構成されたＰＮ接合は第３の実施形態の半導体装置におけるＮ型エピ層２とＰ型第１ボディ層４とで構成されるＰＮ接合の耐圧よりも低くなる。すなわち、本実施形態の構成では、第３の実施形態の構成に比べて、ダミー領域３２において、Ｎ型エピ層２からＰ型第１ボディ層４へ正孔電流が注入されやすくなる。
【００６６】
このような構造を有する半導体装置に、ドレイン層（Ｎ型シリコン基板１、Ｎ型エピ層２）側からサージが印加された場合、トランジスタ領域３１におけるＮ型エピ層２、Ｐ型第１ボディ層４およびＮ型ソース層１０から構成されるＮＰＮ寄生バイポーラトランジスタが動作して大電流が流れる前に、サージ電流をダミー領域３２の方へ導くことができる。また、本実施形態の構成では、第３の実施形態の構成に比べてより低いサージ電圧から、ダミー領域３２へサージ電流を導くことができる。したがって、第３の実施形態による半導体装置に比べて、より効率よくゲート絶縁膜５ａの破壊を防止することができる。すなわち、本実施形態の構成によれば、第１〜第３の各実施形態よりも、半導体装置のサージ耐性を向上させることができる。
【００６７】
以上説明したように、本発明によれば、オン抵抗低減のために微細化した場合であっても、ドレインに過渡的なサージが印加された際のデバイス破壊の発生を確実に防止することができる。また、製造工程が著しく複雑化することもないため、低オン抵抗の縦型半導体装置を低コストで実現することができる。
【００６８】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の技術的思想を逸脱しない範囲において、種々の変形および応用が可能である。上記では、Ｐ型第１ボディ層４とアルミ配線１１ａとの間にＰ型第２ボディ層９を備えた構成を説明したが、Ｐ型第２ボディ層９は、コンタクト抵抗低減を目的として配置したものであり、本願の技術的思想を何ら限定するものではない。
【産業上の利用可能性】
【００６９】
本発明は、ドレインに過渡的なサージが印加された際のデバイス破壊の発生を確実に防止することができ、縦型半導体装置として有用である。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施形態における縦型半導体装置を示す平面レイアウト図
【図２】本発明の第１の実施形態における縦型半導体装置を示す拡大平面レイアウト図
【図３】本発明の第１の実施形態における縦型半導体装置を示す断面図
【図４】本発明の第１の実施形態における縦型半導体装置の製造過程を示す断面図
【図５】本発明の第１の実施形態における縦型半導体装置の製造過程を示す断面図
【図６】本発明の第１の実施形態における縦型半導体装置の製造過程を示す断面図
【図７】本発明の第１の実施形態における縦型半導体装置の製造過程を示す断面図
【図８】本発明の第１の実施形態における縦型半導体装置の製造過程を示す断面図
【図９】本発明の第１の実施形態における縦型半導体装置の製造過程を示す平面図
【図１０】本発明の第２の実施形態における縦型半導体装置を示す拡大平面レイアウト図
【図１１】本発明の第２の実施形態における縦型半導体装置を示す断面図
【図１２】本発明の第２の実施形態における縦型半導体装置の製造過程を示す断面図
【図１３】本発明の第２の実施形態における縦型半導体装置の製造過程を示す断面図
【図１４】本発明の第２の実施形態における縦型半導体装置の製造過程を示す平面図
【図１５】本発明の第３の実施形態における縦型半導体装置を示す平面レイアウト図
【図１６】本発明の第３の実施形態における縦型半導体装置を示す拡大平面レイアウト図
【図１７】本発明の第３の実施形態における縦型半導体装置を示す断面図
【図１８】本発明の第３の実施形態における縦型半導体装置の製造過程を示す断面図
【図１９】本発明の第３の実施形態における縦型半導体装置の製造過程を示す断面図
【図２０】本発明の第４の実施形態における縦型半導体装置を示す拡大平面レイアウト図
【図２１】本発明の第４の実施形態における縦型半導体装置を示す断面図
【図２２】従来の縦型半導体装置を示す平面レイアウト図
【図２３】従来の縦型半導体装置を示す断面図
【符号の説明】
【００７１】
１  Ｎ型シリコン基板
２  Ｎ型エピタキシャル層
３  第１層間絶縁膜
４  Ｐ型第１ボディ層
５ａ  ゲート絶縁膜
５ｂ  ダミーゲート絶縁膜
６ａ  ゲート電極
６ｂ  ダミーゲート電極
７  第２層間絶縁膜
８  第３層間絶縁膜
９  Ｐ型第２ボディ層
１０  Ｎ型ソース層
１１ａ  アルミ配線
１１ｂ  アルミ配線
１２  Ｎ型高濃度層
１３  Ｎ型ダミーソース層
１０１  Ｎ型シリコン基板
１０２  Ｎ型エピタキシャル層
１０３  第１層間絶縁膜
１０４  Ｐ型第１ボディ層
１０５  ゲート絶縁膜
１０６  ゲート電極
１０７  第２層間絶縁膜
１０８  第３層間絶縁膜
１０９  Ｐ型第２ボディ層
１１０  Ｎ型ソース層
１１１  アルミ配線
２５  保護ダイオード
２６  周辺配線部
【図１】
2010010263.tif 000003
【図２】
2010010263.tif 000004
【図３】
2010010263.tif 000005
【図４】
2010010263.tif 000006
【図５】
2010010263.tif 000007
【図６】
2010010263.tif 000008
【図７】
2010010263.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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