(57)【要約】【課題】ＷＰＰ技術を使用する半導体装置の信頼性向上を図ることができる技術を提供する。【解決手段】半導体ウェハＷ３に形成されている製品チップ領域（例えば、製品チップ領域ＣＡや製品チップ領域ＣＢ）に製品パターンを形成する。そして、製品チップ領域の外側にある外周領域の大部分にも製品パターンの一部を形成する。一方、外周領域に形成されているネーミング領域ＮＲを覆うように開口部を有さないレジストパターンＲＭを形成する。外周領域に形成されているレジストパターンＲＭと製品チップ領域ＣＢとの間に開口パターンＫＰ１を形成する。このようなパターンが形成された半導体ウェハＷ３に対して、電解めっきを実施する。【選択図】図４２
2010010535.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）製品チップ領域と前記製品チップ領域の外側にある外周領域とを有する半導体ウェハの主面に電極層を形成する工程と、
（ｂ）前記電極層上に絶縁膜を形成する工程と、
（ｃ）前記絶縁膜をパターニングする工程と、
（ｄ）パターニングされた前記絶縁膜から露出する前記電極層上に、電解めっき法を用いて、金属膜を形成する工程とを備え、
前記（ｃ）工程は、
前記製品チップ領域の前記絶縁膜に製品パターンを形成し、前記外周領域の前記絶縁膜に開口部を有する開口パターンを形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記外周領域にはネーミング領域が形成されており、前記ネーミング領域と前記製品チップ領域の間の前記絶縁膜に前記開口パターンが形成されていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法であって、
前記半導体ウェハには、前記半導体ウェハの方向を識別するオリエンテーションフラットまたはノッチが形成されており、
前記ネーミング領域は、前記半導体ウェハの中心に対して前記オリエンテーションフラットまたはノッチが形成されている前記外周領域とは反対側の前記外周領域に形成されていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法であって、
前記開口パターンは前記製品パターンの一部を使用して形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法であって、
前記製品パターンの一部は、マスキングブレードを用いて形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項２記載の半導体装置の製造方法であって、
前記開口パターンはベタパターンであることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法であって、
前記（ｄ）工程は、
（ｄ１）前記半導体ウェハの端部に電流供給用電極を接触させる工程と、
（ｄ２）前記電流供給用電極から前記電極層に電流を供給することにより、パターニングされた前記絶縁膜から露出する前記電極層上に金属膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法であって、
前記電流供給用電極と接触している前記半導体ウェハの前記端部と、前記半導体ウェハにある前記製品チップ領域の間に前記開口パターンが形成されていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法であって、
前記半導体ウェハの前記端部と、前記開口パターンが形成されている開口パターン領域との間にネーミング領域が形成されていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法であって、
前記絶縁膜はレジスト膜であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法であって、
前記金属膜は銅膜とニッケル膜の積層膜であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法であって、
前記電極層は窒化チタン膜と銅膜の積層膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法であって、
前記電極層はスパッタリング法で形成されていることを特徴とする半導体装置の製造方法。
【請求項１４】
（ａ）半導体ウェハ上に区画されている製品チップ領域に複数のＭＩＳＦＥＴを形成する工程と、
（ｂ）前記（ａ）工程後、前記製品チップ領域に多層配線層を形成する工程と、
（ｃ）前記製品チップ領域に形成される多層配線層の最上層にパッドを形成する工程と、
（ｄ）前記製品チップ領域に形成されている前記パッド上を含む前記半導体ウェハの主面に第１絶縁膜を形成する工程と、
（ｅ）前記製品チップ領域に形成されている前記第１絶縁膜に第１開口部を形成して前記パッドを露出する工程と、
（ｆ）前記製品チップ領域に形成されている前記パッド上を含む前記第１絶縁膜上に電極層を形成する工程と、
（ｇ）前記電極層上に第２絶縁膜を形成する工程と、
（ｈ）前記第２絶縁膜をパターニングすることにより、前記製品チップ領域に形成されている前記第２絶縁膜に製品パターンを形成し、かつ、前記製品チップ領域の外側にある外周領域に開口パターンを形成する工程と、
（ｉ）パターニングした前記第２絶縁膜から露出する前記電極層上に、電解めっき法を使用して金属膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法であって、
前記（ｃ）工程後、前記（ｄ）工程前に、前記外周領域に含まれるネーミング領域に、前記半導体ウェハを識別する識別記号を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法であって、
前記ネーミング領域と前記製品チップ領域の間であって、前記ネーミング領域よりも内側領域にある前記第２絶縁膜に前記開口パターンが形成されていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法であって、
前記開口パターンは前記製品パターンの一部を使用して形成されていることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１５記載の半導体装置の製造方法であって、
（ｊ）前記（ｉ）工程後、パターニングした前記第２絶縁膜を除去する工程と、
（ｋ）前記（ｊ）工程後、前記半導体ウェハの主面に第３絶縁膜を形成する工程と、
（ｌ）前記（ｋ）工程後、前記製品チップ領域に形成されている前記第３絶縁膜に第２開口部を形成することにより、前記パッドと接続する前記金属膜の一端とは異なる前記金属膜の他端を露出する工程と、
（ｍ）前記（ｌ）工程後、前記製品チップ領域に露出している前記金属膜の前記他端上にバンプ電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法であって、
前記（ｌ）工程後、前記（ｍ）工程前に、露出している前記金属膜の前記他端上に金膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９記載の半導体装置の製造方法であって、
前記第２絶縁膜はレジスト膜であることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法であって、
前記電極層は、チタン膜と銅膜の積層膜から形成され、
前記金属膜は、銅膜とニッケル膜の積層膜から形成されており、
前記バンプ電極は、半田から形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、電解めっき法で金属膜を成膜する工程を有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００５−１５９００４号公報（特許文献１）には、半導体装置の検査工程を正確かつ円滑に行なうことを目的とする技術が記載されている。具体的には、複数の半導体チップ用領域からなる第１の領域と、第１の領域の周辺に配置されている第２の領域とを有する半導体基板において、第１の領域に樹脂層と樹脂層上を通る配線層と配線層に電気的に接続する外部端子とを形成するパッケージングプロセスを行なう。このとき、パッケージングプロセスの少なくとも一部の工程を第２の領域についても実施するとしている。
【０００３】
特開平１１−２４３０５１号公報（特許文献２）には、ウェハ周辺部の外形不完全チップにおいても、後工程において剥がれが生じなくすることができる技術が記載されている。具体的には、半導体ウェハにおける中央部の完全露光フィールドでのデザインルールよりも緩いが、開口率が中央部にほぼ等しいマスクパターンが半導体ウェハ周辺部の不完全露光フィールドに形成されるとしている。この緩いデザインルールは、焦点ずれ露光に対して高い許容度を有し、剥がれに対しても高い強度を付与するとしている。そして、開口率がほぼ等しいことから、マイクロローディング効果に基づく加工精度のばらつきが回避されるとしている。
【特許文献１】特開２００５−１５９００４号公報
【特許文献２】特開平１１−２４３０５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
パッケージプロセス（後工程）とウェハプロセス（前工程）とを一体化し、ウェハ状態でパッケージングを完了する技術、いわゆるウェハプロセスパッケージ（ＷＰＰ：Wafer Process Package）と呼ばれる技術は、ウェハプロセスを応用してパッケージプロセスまで処理する技術である。このＷＰＰ技術によれば、半導体ウェハから切断した半導体チップ毎にパッケージプロセスを処理する従来の方法に比べて工程数を大幅に削減できるという利点がある。
【０００５】
ＷＰＰ技術では、例えば、以下に示すような工程を経ることにより半導体装置を製造する。まず、半導体ウェハの主面上にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子を形成し、続いて半導体素子の上部に複数層の配線層を形成する。例えば、この配線層は銅膜からなり、層間絶縁膜に溝を形成した後、この溝に導体膜を埋め込むことにより形成することができる。その後、配線層のうち最上層に形成された最上層配線上に、窒化シリコン膜および酸化シリコン膜よりなる積層膜を形成する。このとき、銅膜よりなる最上層配線および溝に最上層配線を埋め込んだ層間絶縁膜上に窒化シリコン膜および酸化シリコン膜が形成される。
【０００６】
続いて、酸化シリコン膜上にポリイミド樹脂膜を形成した後、窒化シリコン膜、酸化シリコン膜およびポリイミド樹脂膜をパターニングすることにより、底面に最上層配線が露出する開口部を形成する。
【０００７】
そして、開口部内を含むポリイミド樹脂膜上に薄い電極層（シード層）を形成し、この電極層上にめっき法を使用して再配線を形成する。再配線は、例えば銅膜とニッケル膜の積層膜から構成される。次に、再配線上にポリイミド樹脂膜を形成した後、パターニングすることにより、再配線の一端部を露出させる。その後、露出した再配線の一端部上にバンプ電極を形成する。これにより、半導体ウェハの状態で再配線および再配線に接続されたバンプ電極を形成することができる。すなわち、半導体ウェハの各製品チップ領域にＷＰＰ技術を適用することができる。
【０００８】
このとき、半導体ウェハには複数の製品チップ領域が形成されているが、半導体ウェハの外周領域に接する製品チップ領域で、バンプ電極の形成不良（バンプ電極の位置ずれ）が発生した。つまり、半導体ウェハにある複数の製品チップ領域のうち、半導体ウェハの中央領域ではバンプ電極の形成不良が見られないのに対し、半導体ウェハの外周領域に接する製品チップ領域でバンプ電極の形成不良が発生している。
【０００９】
本発明の目的は、ＷＰＰ技術を使用する半導体装置の信頼性向上を図ることができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
代表的な実施の形態による半導体装置の製造方法は、（ａ）製品チップ領域と前記製品チップ領域の外側にある外周領域とを有する半導体ウェハの全面に電極層を形成する工程と、（ｂ）前記電極層上に絶縁膜を形成する工程とを備える。そして、（ｃ）前記絶縁膜をパターニングする工程と、（ｄ）パターニングされた前記絶縁膜から露出する前記電極層上に、電解めっき法を用いて、金属膜を形成する工程とを備える。ここで、前記（ｃ）工程は、前記製品チップ領域の前記絶縁膜に製品パターンを形成し、前記外周領域の前記絶縁膜に開口部を有する開口パターンを形成することを特徴とするものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
ＷＰＰ技術を使用する半導体装置の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２０】
（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。図１は、本実施の形態１における半導体チップＣＨＰの外観を示す斜視図である。図１において、半導体チップＣＨＰは矩形形状をしており、半導体チップＣＨＰの素子形成面側の主面に複数のバンプ電極ＢＭＰが形成されている。複数のバンプ電極ＢＭＰは、半導体チップＣＨＰの主面上にアレイ状に配置されている。図１に示す半導体チップＣＨＰでは、半導体チップＣＨＰの主面に直接外部接続端子となるバンプ電極ＢＭＰが形成されていることになる。つまり、本実施の形態１における半導体チップＣＨＰは、チップ状態でパッケージングがなされている、いわゆるＷＰＰ（Wafer Process Package）技術が適用されている。このＷＰＰ技術は、ウェハプロセスを応用してパッケージプロセスまで処理する技術である。このＷＰＰ技術によれば、半導体ウェハから切断した半導体チップ毎にパッケージプロセスを処理する従来の方法に比べて工程数を大幅に削減できるという利点がある。
【００２１】
図２は、半導体チップＣＨＰに形成されたバンプ電極ＢＭＰの下層構造を示す斜視図である。ここで、ＷＰＰ技術を使用しない通常の半導体チップＣＨＰについて説明すると、半導体チップの最上層配線層にパッドが形成されている。通常の半導体チップでは、半導体チップの内部にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が形成され、この半導体素子上に多層配線が形成されている。そして、多層配線の最上層にパッドが形成されている。つまり、通常の半導体チップでは、最上層の表面にパッドが形成された構成となっている。そして、通常の半導体チップのパッケージング技術では、例えば、配線基板（リードフレームでもよい）上に半導体チップを搭載し、配線基板上の端子と半導体チップに形成されたパッドＰＤとをワイヤで接続した後、半導体チップを樹脂封止するようになっている。
【００２２】
これに対し、ＷＰＰ技術を使用する半導体チップＣＨＰの構成について図２を参照しながら説明する。まず、図２には示されていないが、半導体チップＣＨＰを構成する半導体基板（図示せず）上にはＭＩＳＦＥＴなどの半導体素子が形成され、この半導体素子上に多層配線が形成されている。そして、多層配線の最上層にパッドＰＤが形成されている。通常の半導体チップでは、半導体チップの表面にパッドが形成された構成をしているが、ＷＰＰ技術を使用した半導体チップＣＨＰでは、パッドＰＤ上にパッケージングがなされている。図２は、半導体チップＣＨＰに形成されたパッドＰＤより上層の構造を示す図である。図２に示すように、ＷＰＰ技術を使用する半導体チップＣＨＰでは、絶縁膜ＩＦ１上に形成されたパッドＰＤと電気的に接続する再配線ＲＷが形成され、この再配線ＲＷにランドＬＮＤが形成されている。つまり、半導体チップＣＨＰに形成されたパッドＰＤとランドＬＮＤとを再配線ＲＷで接続するように構成されている。そして、半導体チップＣＨＰに形成されているパッドＰＤ、再配線ＲＷおよびランドＬＮＤは、例えば、ポリイミド樹脂などからなる絶縁膜ＩＦ２に覆われている。そして、この絶縁膜ＩＦ２にランドＬＮＤを露出する開口部が形成され、ランドＬＮＤと電気的に接続するようにバンプ電極ＢＭＰが形成されている。このように、ＷＰＰ技術を使用している半導体チップＣＨＰでは、パッドＰＤの上層に再配線ＲＷ、ランドＬＮＤおよびバンプ電極ＢＭＰが形成され、パッケージングがなされているのである。したがって、半導体チップＣＨＰのパッケージングを半導体チップＣＨＰのサイズで実施することができるため、半導体チップＣＨＰをパッケージングした半導体装置の小型化を図ることができる利点がある。
【００２３】
さらに、パッドＰＤの上層に形成される再配線ＲＷ、ランドＬＮＤおよびバンプ電極ＢＭＰは、ウェハプロセスを応用して形成されている。すなわち、パッドＰＤの上層に形成されている再配線ＲＷ、ランドＬＮＤおよびバンプ電極ＢＭＰは、パッドＰＤの下層に形成されている多層配線やＭＩＳＦＥＴなどを形成するウェハプロセスを用いて形成されている。したがって、ＷＰＰ技術は、半導体ウェハの状態で処理される技術である。
【００２４】
図３は、半導体ウェハＷを示す図である。図３に示すように、半導体ウェハＷは、略円形形状をしているが、半導体ウェハＷにオリエンテーションフラットＯＦと呼ばれる直線状の切りかけが設けられている。このオリエンテーションフラットＯＦは、半導体ウェハの面方位を示す目印として機能するものである。なお、オリエンテーションフラットＯＦの代わりとして、オリエンテーションフラットＯＦと同様の機能を有する目印として、Ｖ字形状のノッチを使用する場合もある。
【００２５】
半導体ウェハＷの内部領域は半導体チップを形成するための製品チップ領域が複数形成されている。個々の製品チップ領域は矩形形状をしており、この製品チップ領域の外側に外周領域ＧＲが形成されている。外周領域ＧＲは、製品チップ領域とはならない領域であり、製品チップ領域が矩形形状であり、半導体ウェハＷが略円形形状をしていることから、必然的に形成される領域である。半導体ウェハＷに形成されている個々の製品チップ領域には、図１および図２に示すＷＰＰ構造が形成される。ここで、本明細書で、ＷＰＰ構造とは、パッドＰＤの上層に形成されるパッケージング構造を示しており、図２に示すパッドＰＤ、再配線ＲＷ、ランドＬＮＤおよびバンプ電極ＢＭＰを含む構造として定義される。
【００２６】
以上のように、半導体ウェハＷに形成されている個々の製品チップ領域には、ＷＰＰ構造が形成されているが、本発明者らは、製品チップ領域の位置によってＷＰＰ構造を構成するバンプ電極ＢＭＰの位置ずれが生じる不具合が発生することを見出した。例えば、図３に示すように、半導体ウェハＷの中央領域に形成されている製品チップ領域ＣＡでは、バンプ電極ＢＭＰの位置ずれ不良が発生しないのに対し、半導体ウェハＷの外周領域ＧＲと接する製品チップ領域ＣＢでは、バンプ電極ＢＭＰの位置ずれ不良が発生するのである。特に、バンプ電極ＢＭＰの位置ずれ不良が発生する製品チップ領域は、半導体ウェハＷの中心に対してオリエンテーションフラットＯＦと反対側であって、外周領域ＧＲと接している製品チップ領域ＣＢであることが明らかになっている。
【００２７】
具体的に、バンプ電極ＢＭＰの位置ずれ不良について図面を参照しながら説明する。図４は、図３の製品チップ領域ＣＡに形成されているＷＰＰ構造を示す図であり、図５は、図３の製品チップ領域ＣＢに形成されているＷＰＰ構造を示す図である。図４に示すように、パッドＰＤとランドＬＮＤとは再配線ＲＷで接続されており、ランドＬＮＤ上にバンプ電極ＢＭＰ１が形成されている。このバンプ電極ＢＭＰ１は正常に形成されており、ランドＬＮＤ上に円形形状のバンプ電極ＢＭＰが配置されている。一方、図５でも、パッドＰＤとランドＬＮＤとは再配線ＲＷで接続されており、ランドＬＮＤ上にバンプ電極ＢＭＰ２が形成されている。このとき、バンプ電極ＢＭＰ２は位置ずれを起こしており、バンプ電極ＢＭＰ２が正常に配置されていないことがわかる。
【００２８】
本発明者らは、特定の製品チップ領域ＣＢでバンプ電極ＢＭＰ２の位置ずれ不良が発生することの原因を究明したところ、ＷＰＰ構造を形成する再配線プロセスに問題があることを見出した。この点について図６〜図１２を参照しながら説明する。なお、図６〜図１２において、図面の左側領域は製品チップ領域ＣＡを示し、図面の右側領域は製品チップ領域ＣＢを示している。そして、図６〜図１２においては、図４および図５のＡ−Ａ線で切断した断面を示している。
【００２９】
まず、図示しない半導体素子および多層配線を形成した後、図６に示すように、多層配線の最上層を覆う絶縁膜１００を形成する。そして、この絶縁膜１００上に電極層１０１を形成する。続いて、図７に示すように、電極層１０１上にレジスト膜１０２を形成した後、このレジスト膜１０２をパターニングする。レジスト膜１０２のパターニングは、再配線（ランドも含む）を形成する領域に開口部１０３を形成するように行なわれる。
【００３０】
次に、図８に示すように、レジスト膜１０２に形成された開口部１０３内に電解めっき法を使用して銅膜とニッケル膜を順次形成する。このとき、例えば、図８に示すように、製品チップ領域ＣＡでは、銅膜１０４ａおよびニッケル膜１０５ａが形成される。一方、製品チップ領域ＣＢでは、銅膜１０４ｂおよびニッケル膜１０５ｂが形成される。製品チップ領域ＣＡに形成される銅膜１０４ａおよびニッケル膜１０５ａの膜厚は正常であり、銅膜１０４ａとニッケル膜１０５ａを合わせた積層膜（めっき膜）は、開口部１０３からはみ出ることはない。これに対し、製品チップ領域ＣＢに形成される銅膜１０４ｂおよびニッケル膜１０５ｂの膜厚は異常に厚くなる。この結果、製品チップ領域ＣＢでは、銅膜１０４ｂとニッケル膜１０５ｂを合わせた積層膜（めっき膜）が開口部１０３からはみ出すこととなる。したがって、製品チップ領域ＣＢでは、開口部１０３から溢れ出した積層膜が互いに隣接する再配線（あるいはランド）同士で接続されてしまいショート不良を引き起こすことが懸念される。通常の電解めっき法では半導体ウェハの全体にわたって均一にめっき膜が形成されると想定されているが、実際には、半導体ウェハの各製品チップ領域によってめっき膜にばらつきが生じることが判明した。例えば、半導体ウェハの中央領域に形成されている製品チップ領域ＣＡでは正常にめっき膜が形成されるが、半導体ウェハの外周領域と接する製品チップ領域ＣＢでは、めっき膜の膜厚が異常に厚く形成されるのである。
【００３１】
続いて、図９に示すように、パターニングしたレジスト膜１０２を除去する。これにより、製品チップ領域ＣＢに形成されている積層膜（銅膜１０４ｂとニッケル膜１０５ｂ）は、マッシュルーム形状のような異常形状となる。そして、図１０に示すように、半導体ウェハの全面にポリイミド樹脂膜からなる絶縁膜１０６を形成する。このとき、図１０に示すように、製品チップ領域ＣＡでは銅膜１０４ａおよびニッケル膜１０５ａを正常に覆うように絶縁膜１０６が形成される。これに対し、製品チップ領域ＣＢでは銅膜１０４ｂおよびニッケル膜１０５ｂからなる積層膜がマッシュルーム形状をしている。したがって、銅膜１０４ｂおよびニッケル膜１０５ｂからなる積層膜を覆うように絶縁膜１０６が形成されるが、マッシュルーム形状に起因したオーバハング領域が存在するため、オーバハング領域で絶縁膜１０６の形成不良が発生しやすくなる。つまり、オーバハング領域は絶縁膜１０６で被覆されにくくなっているので、絶縁膜１０６に穴が発生するおそれがある。このように絶縁膜１０６に穴が形成されると、異物や水分などが穴から侵入することが生じるため、半導体装置の信頼性を低下させることとなる。
【００３２】
次に、図１１に示すように、ポリイミド樹脂膜からなる絶縁膜１０６をパターニングしてニッケル膜を露出する開口部を形成する。具体的に、製品チップ領域ＣＡでは、絶縁膜１０６に正常な形状の開口部１０７ａを形成することができ、この開口部１０７ａからニッケル膜１０５ａの一部が露出する。これに対し、製品チップ領域ＣＢでは、絶縁膜１０６に開口部１０７ｂが形成されるが、この開口部１０７ｂの内部に向って、裾を引くように絶縁膜１０６が残存する。このため、開口部１０７ｂの開口径は正常な場合に比べて狭くなる。このように製品チップ領域ＣＢで開口部１０７ｂ内に絶縁膜１０６が裾を引くように残存するのは以下に示す理由による。
【００３３】
製品チップ領域ＣＢでは、電解めっき工程で、銅膜１０４ｂとニッケル膜１０５ｂの膜厚が異常に厚く形成される結果、銅膜１０４ｂとニッケル膜１０５ｂの積層膜の高さが、製品チップ領域ＣＡに形成される積層膜（銅膜１０４ａとニッケル膜１０５ａ）の高さよりも高くなる。このことは、製品チップ領域ＣＢに形成される積層膜（銅膜１０４ｂとニッケル膜１０５ｂ）を覆うように形成される絶縁膜１０６の膜厚が薄くなることを意味する。このため、感光性ポリイミド樹脂膜から構成される絶縁膜１０６に露光光を照射すると、製品チップ領域ＣＢの積層膜（銅膜１０４ｂとニッケル膜１０５ｂ）上に形成されている絶縁膜１０６の単位面積あたりのドーズ量（露光量）が大きくなる。したがって、絶縁膜１０６に露光光が照射されなかった領域が除去されて開口部１０７ｂが形成されるが、開口部１０７ｂの境界に照射されるドーズ量（露光量）が大きくなることから、開口部１０７ｂの境界から裾を引くように露光されてしまう領域が発生するのである。この結果、開口部１０７ｂが正常に開口されず開口部１０７ｂ内に裾を引くように絶縁膜１０６が残存するのである。
【００３４】
その後、図１２に示すように、製品チップ領域ＣＡでは、開口部１０７ａから露出するニッケル膜１０５ａ上に金膜１０８を形成し、この金膜１０８上にバンプ電極ＢＭＰ１を形成する。製品チップ領域ＣＡでは、開口部１０７ａが正常に開口されているため、この開口部１０７ａに形成されるバンプ電極ＢＭＰ１は、位置ずれもなく正常に形成される。これに対し、製品チップ領域ＣＢでは、開口部１０７ｂから露出するニッケル膜１０５ｂ上に金膜１０８が形成されるが、開口部１０７ｂ内には、裾を引くように絶縁膜１０６が形成されているので、ニッケル膜１０５ｂが露出する領域は狭い異常形状となる。このため、金膜１０８は開口部１０７ｂの全体にわたって形成されなくなる。したがって、金膜１０８上にバンプ電極ＢＭＰ２が形成されるが、金膜１０８が正常な円形形状に形成されていないので、金膜１０８上に形成されるバンプ電極ＢＭＰ２は位置ずれ不良を起こしてしまう。
【００３５】
以上のように、特定の製品チップ領域ＣＢでバンプ電極ＢＭＰ２の位置ずれ不良が発生することの原因は、製品チップ領域ＣＢに形成するめっき膜の膜厚が異常に厚く形成されることに起因していることがわかる。さらに、外周領域に接する製品チップ領域ＣＢにおいて、めっき膜の膜厚が異常に厚く形成されることで、バンプ電極ＢＭＰ２の位置ずれ不良だけでなく、隣接する再配線（ランド）間のショート不良や、絶縁膜１０６の信頼性低下の問題を引き起こすことが本発明者らの検討で明らかになった。
【００３６】
続いて、半導体ウェハの外周領域に接する製品チップ領域ＣＢでめっき膜の膜厚が異常に厚く形成される理由について説明する。
【００３７】
図１３は、電解めっき工程で使用される電解めっき装置の概略構成を示す図である。図１３に示すように、電解めっき装置ＰＡに半導体ウェハＷが配置されており、この半導体ウェハＷの素子形成面がめっき液ＰＳに浸されるように配置されている。このように構成されている電解めっき装置ＰＡを使用して半導体ウェハＷにめっき膜を形成する工程について説明する。まず、半導体ウェハＷとして図１４に示すようにパターンが形成されていない半導体ウェハＷ１上にめっき膜を形成する場合について説明する。
【００３８】
図１５は、図１３に示す電解めっき装置ＰＡの領域Ｒ１を拡大して示す図である。図１５に示すように、めっき液ＰＳと接触するように半導体ウェハＷ１が配置される。この半導体ウェハＷ１には電極層Ｅが形成されており、電極層Ｅがめっき液ＰＳに接触するように配置されている。半導体ウェハＷ１に形成された電極層Ｅは電解めっき装置に形成されているカソード電極ＣＥと電気的に接続されている。このカソード電極ＣＥとめっき液ＰＳの間には絶縁体からなるシールＳが形成されている。
【００３９】
このように構成されている電解めっき装置のカソード電極ＣＥに電極を流すと、カソード電極ＣＥから供給された電子が半導体ウェハＷ１に形成されている電極層Ｅへと流れる。そして、電極層Ｅからめっき液ＰＳに電子が供給される。このとき、電極層Ｅへ伝わる電子は電極層Ｅの全体にわたって均一に供給される。すると、図１６に示すように、めっき液ＰＳに含まれる銅イオンと電子が結合して電極層Ｅの表面に銅が析出する。この結果、電極層Ｅ上に銅膜ＰＦ１が形成される。さらに、めっき膜ＰＳの成分を代えてカソード電極ＣＥから電極層Ｅへ電子を供給すると、めっき液ＰＳに含まれるニッケルイオンと電子が結合して銅膜ＰＦ１の表面にニッケル膜ＰＦ２が析出する。このようにパターンが形成されていない半導体ウェハＷ１上に銅膜ＰＦ１とニッケル膜ＰＦ２を形成する場合、半導体ウェハＷ１の電極層Ｅに供給される電子はめっき液ＰＳで徐々に消費されるが、概ね半導体ウェハＷ１の全体にわたって均一に消費される。このため、半導体ウェハＷ１に形成される銅膜ＰＦ１とニッケル膜ＰＦ２は、半導体ウェハＷ１の全体にわたって、概ね均一な膜厚となる。
【００４０】
続いて、製品パターンを形成した半導体ウェハ上にめっき膜を形成する場合について説明する。図１７は、製品パターンが形成されている半導体ウェハＷ２を示す図である。図１７に示すように、実際に製品に使用する半導体ウェハＷ２にはレジスト膜によってパターニングが施されている。具体的には、半導体ウェハＷ２の製品チップ領域には、製品パターンが形成されている。例えば、製品チップ領域ＣＡや製品チップ領域ＣＢにも製品パターンが形成されている。さらに、製品チップ領域の外側に形成されている外周領域の大部分にも製品パターンが形成されている。ただし、外周領域には半導体ウェハＷ２を識別するための識別記号を形成するネーミング領域ＮＲが形成されている。このネーミング領域ＮＲにめっき膜が形成されると、識別記号がめっき膜で埋まって読み取ることができなくなるため、めっき膜が形成されないようにネーミング領域ＮＲはレジストパターンＲＭで覆われている。例えば、図１７に示すように、ネーミング領域ＮＲは、半導体ウェハＷ２の中心に対してオリエンテーションフラットＯＦと反対側の外周領域に形成されている。ネーミング領域ＮＲを覆うレジストパターンＲＭは、外周領域と接する製品チップ領域ＣＢとの境界まで形成されている。以上のようにパターンが形成されている半導体ウェハＷ２にめっき膜を形成する。
【００４１】
図１８は、図１３に示す電解めっき装置ＰＡの領域Ｒ１を拡大して示す図である。図１８に示すように、めっき液ＰＳと接触するように半導体ウェハＷ２が配置される。この半導体ウェハＷ２には電極層Ｅが形成されており、電極層Ｅがめっき液ＰＳに接触するように配置されている。半導体ウェハＷ２に形成された電極層Ｅは電解めっき装置に形成されているカソード電極ＣＥと電気的に接続されている。このカソード電極ＣＥとめっき液ＰＳの間には絶縁体からなるシールＳが形成されている。このとき、パターンを形成している半導体ウェハＷ２では、図１７に示すようにネーミング領域ＮＲを覆うレジストパターンＲＭが形成されている。したがって、図１８においても、半導体ウェハＷ２の外周部にはレジストパターンＲＭが図示されている。
【００４２】
このように構成されている電解めっき装置のカソード電極ＣＥに電極を流すと、カソード電極ＣＥから供給された電子が半導体ウェハＷ２に形成されている電極層Ｅへと流れる。そして、電極層Ｅからめっき液ＰＳに電子が供給される。このとき、半導体ウェハＷ２の外周領域では、レジストパターンＲＭが形成されているので、レジストパターンＲＭが形成されている領域では、電極層Ｅとめっき液ＰＳは接触しないことになり、めっき膜の形成は行なわれない。すなわち、電解めっき装置のカソード電極ＣＥから電極層Ｅへ供給された電子は、レジストパターンＲＭが形成されている領域を通過している間は、めっき膜の形成に消費されないで蓄積されることになる。そして、電極層Ｅを伝わる電子がレジストパターンＲＭの形成されていない領域（例えば、製品チップ領域ＣＢ）まで到達すると、その領域では電極層Ｅとめっき液ＰＳが接触していることから、電子が消費されてめっき膜が形成される。つまり、半導体ウェハＷ２の端部から供給された電子は、レジストパターンＲＭの形成されている外周領域では消費されずに蓄積され、レジストパターンＲＭが途切れる製品チップ領域ＣＢで初めて消費されることになる。この結果、図１８に示すように、レジストパターンＲＭの形成されている外周領域から製品チップ領域ＣＢに到達すると、蓄積されていた電子が一気に消費される。つまり、レジストパターンＲＭと製品チップ領域ＣＢの境界領域で大量に電子が消費される。
【００４３】
この結果、図１９に示すように、レジストパターンＲＭを通過して製品チップ領域ＣＢに到達すると同時にめっき液ＰＳに大量の電子が供給されることになる。このため、レジストパターンＲＭが途切れて初めて電極層Ｅがめっき液ＰＳと接触する領域で銅膜ＰＦ１およびニッケル膜ＰＦ２の膜厚が異常に厚くなるのである。その後は、電極層Ｅがめっき液ＰＳと接触しているので、半導体ウェハＷ２の電極層Ｅに供給される電子はめっき液ＰＳで徐々に消費される。したがって、パターンが形成されている半導体ウェハＷ２では、レジストパターンＲＭを形成していることが原因となって、レジストパターンＲＭに隣接する製品チップ領域ＣＢでめっき膜の膜厚が異常に厚くなるのである。
【００４４】
以下では、この現象を前提として、半導体ウェハの外周領域に接している製品チップ領域でも、めっき膜の異常成長を抑制することができる本実施の形態１における技術的思想について説明する。本実施の形態１における半導体装置の製造方法では、まず、半導体ウェハ上にＭＩＳＦＥＴを形成する工程と、ＭＩＳＦＥＴ上に多層配線を形成する工程について説明する。その後、本実施の形態１の特徴である再配線工程について説明する。
【００４５】
半導体装置の製造工程の一例としてＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor1）の製造工程を例に挙げて説明する。
【００４６】
まず、図２０に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１を用意する。このとき、半導体基板１は、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１のＣＭＩＳＦＥＴ形成領域に素子間を分離する素子分離領域２を形成する。素子分離領域２は、素子が互いに干渉しないようにするために設けられる。この素子分離領域２は、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１にフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域２を形成することができる。
【００４７】
次に、素子分離領域２で分離された活性領域に不純物を導入してウェルを形成する。例えば、活性領域のうちｎチャネル型ＭＩＳＦＥＴ形成領域には、ｐ型ウェル３を形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域には、ｎ型ウェル４を形成する。ｐ型ウェル３は、例えばホウ素などのｐ型不純物をイオン注入法により半導体基板に導入することで形成される。同様に、ｎ型ウェル４は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物をイオン注入法により半導体基板１に導入することで形成される。
【００４８】
続いて、ｐ型ウェル３の表面領域およびｎ型ウェル４の表面領域にチャネル形成用の半導体領域（図示せず）を形成する。このチャネル形成用の半導体領域は、チャネルを形成するしきい値電圧を調整するために形成される。
【００４９】
次に、図２１に示すように、半導体基板１上にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜５は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜５を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。さらに、ゲート絶縁膜５は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる。このように高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００５０】
続いて、ゲート絶縁膜５上にポリシリコン膜６を形成する。ポリシリコン膜６は、例えば、ＣＶＤ法を使用して形成することができる。そして、フォトリソグラフィ技術およびイオン注入法を使用して、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜６中にリンや砒素などのｎ型不純物を導入する。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されているポリシリコン膜６中にホウ素などのｐ型不純物を導入する。
【００５１】
次に、図２２に示すように、パターニングしたレジスト膜をマスクにしたエッチングによりポリシリコン膜６を加工して、ｎチャネル型ＭＩＳＦＥＴ形成領域にゲート電極７ａを形成し、ｐチャネル型ＭＩＳＦＥＴ形成領域にゲート電極７ｂを形成する。
【００５２】
ここで、ｎチャネル型ＭＩＳＦＥＴ形成領域のゲート電極７ａには、ポリシリコン膜６中にｎ型不純物が導入されている。このため、ゲート電極７ａの仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、ｎチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。一方、ｐチャネル型ＭＩＳＦＥＴ形成領域のゲート電極７ｂには、ポリシリコン膜６中にｐ型不純物が導入されている。このため、ゲート電極７ｂの仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、ｐチャネル型ＭＩＳＦＥＴのしきい値電圧を低減することができる。このように本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方でしきい値電圧を低減することができる（デュアルゲート構造）。
【００５３】
続いて、図２３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極７ａに整合した浅いｎ型不純物拡散領域８を形成する。浅いｎ型不純物拡散領域８は、半導体領域である。同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域に浅いｐ型不純物拡散領域９を形成する。浅いｐ型不純物拡散領域は９、ｐチャネル型ＭＩＳＦＥＴのゲート電極７ｂに整合して形成される。この浅いｐ型不純物拡散領域９は、フォトリソグラフィ技術およびイオン注入法を使用することにより形成することができる。
【００５４】
次に、図２４に示すように、半導体基板１上に酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜を異方性エッチングすることにより、サイドウォール１０をゲート電極７ａ、７ｂの側壁に形成する。サイドウォール１０は、酸化シリコン膜の単層膜から形成するようにしたが、これに限らず、例えば、窒化シリコン膜と酸化シリコン膜の積層膜からなるサイドウォール１０を形成してもよい。
【００５５】
続いて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール１０に整合した深いｎ型不純物拡散領域１１を形成する。深いｎ型不純物拡散領域１１は、半導体領域である。この深いｎ型不純物拡散領域１１と浅いｎ型不純物拡散領域８によってソース領域が形成される。同様に、深いｎ型不純物拡散領域１１と浅いｎ型不純物拡散領域８によってドレイン領域が形成される。このようにソース領域とドレイン領域を浅いｎ型不純物拡散領域８と深いｎ型不純物拡散領域１１で形成することにより、ソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain）構造とすることができる。
【００５６】
同様に、ｐチャネル型ＭＩＳＦＥＴ形成領域にサイドウォール１０に整合した深いｐ型不純物拡散領域１２を形成する。この深いｐ型不純物拡散領域１２と浅いｐ型不純物拡散領域９によってソース領域およびドレイン領域が形成される。したがって、ｐチャネル型ＭＩＳＦＥＴにおいてもソース領域およびドレイン領域はＬＤＤ構造をしている。
【００５７】
このようにして、深いｎ型不純物拡散領域１１および深いｐ型不純物拡散領域１２を形成した後、１０００℃程度の熱処理を行なう。これにより、導入した不純物の活性化が行なわれる。
【００５８】
その後、半導体基板１上にコバルト膜を形成する。このとき、ゲート電極７ａ、７ｂに直接接するようにコバルト膜が形成される。同様に、深いｎ型不純物拡散領域１１および深いｐ型不純物拡散領域１２にもコバルト膜が直接接する。
【００５９】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、ゲート電極７ａ、７ｂを構成するポリシリコン膜とコバルト膜を反応させて、コバルトシリサイド膜１３を形成する。これにより、ゲート電極７ａ、７ｂはポリシリコン膜６とコバルトシリサイド膜１３の積層構造となる。コバルトシリサイド膜１３は、ゲート電極７ａ、７ｂの低抵抗化のために形成される。同様に、上述した熱処理により、深いｎ型不純物拡散領域１１および深いｐ型不純物拡散領域１２の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜１３が形成される。このため、深いｎ型不純物拡散領域１１および深いｐ型不純物拡散領域１２においても低抵抗化を図ることができる。
【００６０】
そして、未反応のコバルト膜は、半導体基板１上から除去される。なお、本実施の形態１では、コバルトシリサイド膜１３を形成するように構成しているが、例えば、コバルトシリサイド膜１３に代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。
【００６１】
次に、図２５に示すように、半導体基板１の主面上に層間絶縁膜となる窒化シリコン膜１４および酸化シリコン膜１５を形成する。この窒化シリコン膜１４は、例えば、ＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜１５は、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、酸化シリコン膜１５の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【００６２】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、窒化シリコン膜１４および酸化シリコン膜１５にコンタクトホールＣＮＴを形成する。そして、コンタクトホールＣＮＴの底面および内壁を含む酸化シリコン膜１５上にチタン／窒化チタン膜１６ａを形成する。チタン／窒化チタン膜１６ａは、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜１６ａは、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【００６３】
続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板１の主面の全面にタングステン膜１６ｂを形成する。このタングステン膜１６ｂは、例えばＣＶＤ法を使用して形成することができる。そして、酸化シリコン膜１５上に形成された不要なチタン／窒化チタン膜１６ａおよびタングステン膜１６ｂを例えばＣＭＰ法を除去することにより、プラグＰＬＧ１を形成することができる。
【００６４】
続いて、多層配線を形成する工程の一例について説明する。なお、理解を簡単にするために、図２６〜図３６では、プラグＰＬＧ１より下に形成されている構造についての図示を省略している。
【００６５】
まず、図２６に示すように、プラグＰＬＧ１を形成した酸化シリコン膜上に、例えばＣＶＤ法を使用して窒化シリコン膜１７を形成する。窒化シリコン膜１７は、その後行われるエッチングのストッパ膜となる。すなわち、窒化シリコン膜１７は、酸化シリコン膜１８に配線形成用の溝をエッチングにより形成する際、過度のエッチングにより下層に損傷を与えたり、加工寸法精度の劣化を防止するために形成される。なお、窒化シリコン膜１７の代わりに炭化シリコン（ＳｉＣ）膜を形成してもよい。
【００６６】
その後、窒化シリコン膜１７上に、例えばＣＶＤ法を使用して酸化シリコン膜１８を形成する。この酸化シリコン膜１８を形成する際、フッ素を添加してもよい。酸化シリコン膜１８にフッ素を添加することにより、酸化シリコン膜１８の誘電率を下げることができるため、配線遅延を抑制することができる。なお、酸化シリコン膜１８の代わりに有機系の低誘電率材料を使用してもよい。
【００６７】
次に、図２７に示すように、フォトリソグラフィ技術およびエッチング技術を使用して窒化シリコン膜１７および酸化シリコン膜１８に配線溝１９を形成する。配線溝１９の底部には、チタン／窒化チタン膜およびタングステン膜が埋め込まれたプラグＰＬＧ１が露出している。
【００６８】
続いて、図２８に示すように、半導体基板の主面上にタンタル膜と窒化タンタル膜の積層膜よりなるタンタル／窒化タンタル膜２０を形成する。タンタル／窒化タンタル膜２０は、例えばスパッタリング法を使用して形成することができる。このタンタル／窒化タンタル膜２０は、導電性バリア膜としての機能を有している。すなわち、後述するように配線溝１９へ埋め込まれる銅のシリコンなどへの拡散を防止する機能を有している。このような導電性バリア膜としては、タンタル膜や窒化タンタル膜２０に代えて、例えばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、窒化チタンシリサイド膜、窒化タングステンシリサイド膜を用いてもよい。また、これらの合金を主材料に用いている膜でもよい。さらに、上記した単体膜だけでなく積層膜を使用することもできる。
【００６９】
次に、タンタル／窒化タンタル膜２０上に銅（Ｃｕ）膜からなる比較的薄いシード膜２１を形成する。シード膜２１は、例えばスパッタリング法を使用して形成することができる。このシード膜２１は、後述する主導体膜である銅膜２２とタンタル／窒化タンタル膜２０との密着性を向上させるために形成される。また、シード膜２１は、後述する電解めっき法を行う際の電極としての役割も有する。
【００７０】
その後、図２９に示すように、半導体基板の全面にシード膜２１に比べて相対的に厚い銅膜２２を、配線溝１９へ埋め込むように形成する。銅膜２２は、例えば電解めっきや無電解めっきなどのめっき法を使用して形成される。また、導電性バリア膜上に直接スパッタリング法により銅膜２２を形成した後、リフローすることにより表面を平坦化することによっても形成することができるし、ＣＶＤ法を使用して銅膜２２を堆積させるようにしてもよい。
【００７１】
銅膜２２の材料は、銅よりなるが、銅合金より構成してもよい。例えば、銅合金として、銅を主体とし、Ｍｇ、Ａｇ、Ｐｄ、Ｔｉ、Ｔａ、Ａｌ、Ｎｂ、ＺｒまたはＺｎなどを含むようなものが挙げられる。
【００７２】
続いて、図３０に示すように、配線溝１９に埋め込まれたタンタル／窒化タンタル膜２０および銅膜２２を残す一方で、酸化シリコン膜１８上に形成された不要なタンタル／窒化タンタル膜２０および銅膜２２を除去することにより、配線Ｌ１を形成する。不要なタンタル／窒化タンタル膜２０および銅膜２２の除去には、例えばＣＭＰを使用した研磨によって行うことができる。配線Ｌ１は、プラグＰＬＧ１を介してソース領域やドレイン領域などと電気的に接続されている。
【００７３】
ここで、図２９においては、シード膜２１と主導電膜である銅膜２２を分けて記載したが、シード膜２１と銅膜２２は、一体化されているため、以後の図面においては銅膜２２として記載する。
【００７４】
次に、図３１に示すように、配線Ｌ１を形成した酸化シリコン膜１８上に、窒化シリコン膜２３を形成する。窒化シリコン膜２３は、例えばＣＶＤ法によって形成することができる。この窒化シリコン膜２３は、配線Ｌ１のバリア絶縁膜として機能する。なお、窒化シリコン膜２３の代わりに炭化シリコン（ＳｉＣ）膜や炭窒化シリコン（ＳｉＣＮ）膜を形成してもよい。
【００７５】
次に、窒化シリコン膜２３上に酸化シリコン膜２４、窒化シリコン膜２５、酸化シリコン膜２６を順次、形成する。それぞれの膜は、例えばＣＶＤ法によって形成することができる。
【００７６】
そして、図３２に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、窒化シリコン膜２３、酸化シリコン膜２４、窒化シリコン膜２５、酸化シリコン膜２６を加工することにより、開口部２７を形成する。
【００７７】
続いて、図３３に示すように、半導体基板の主面上の全面に、例えばスパッタリング法を使用して、タンタル膜および窒化タンタル膜の積層膜よりなるタンタル／窒化タンタル膜２８を形成する。タンタル／窒化タンタル膜２８は、前述したタンタル／窒化タンタル膜２０と同様の機能を有し、例えば銅の拡散を防止する機能を有する。このとき、開口部２７の内部にもタンタル／窒化タンタル膜２８が形成される。
【００７８】
次に、タンタル／窒化タンタル膜２８が形成された半導体基板に、例えばスパッタリング法を使用して銅膜よりなる比較的薄いシード膜２９を形成する。そして、図３４に示すように、銅膜３０を開口部２７へ埋め込むように形成する。銅膜３０は、例えばめっき法を使用して形成することができ、銅や銅合金より形成されている。
【００７９】
続いて、図３５に示すように、開口部２７に埋め込まれたタンタル／窒化タンタル膜２８および銅膜３０を残す一方で、酸化シリコン膜２６上に形成された不要なタンタル／窒化タンタル膜２０および銅膜３０を除去することにより、配線Ｌ２およびプラグＰＬＧ２を形成する。不要なタンタル／窒化タンタル膜２８および銅膜３０の除去には、例えばＣＭＰを使用した研磨によって行うことができる。
【００８０】
その後、図３６に示すように、配線Ｌ２を形成した酸化シリコン膜２６上に窒化シリコン膜３１および酸化シリコン膜３２を順次形成する。そして、酸化シリコン膜３２上にチタン／窒化チタン膜３３ａ、アルミニウム膜３３ｂおよびチタン／窒化チタン膜３３ｃからなる積層膜を順次形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、この積層膜をパターニングしてパッドＰＤを形成する。このパッドＰＤは多層配線の最上層に形成される。以上のようにして、多層配線を形成することができる。なお、本実施の形態１では、多層配線を銅膜を使用したダマシン配線で形成する例を示しているが、これに限らず、アルミニウム膜を使用した配線を形成してもよい。
【００８１】
次に、本実施の形態１の特徴である再配線工程について図面を参照しながら説明する。この再配線工程では、図３に示す製品チップ領域ＣＡと製品チップ領域ＣＢとを対比しながら説明する。製品チップ領域ＣＡは、半導体ウェハの中央領域に形成される領域であり、製品チップ領域ＣＢは、半導体ウェハの外周領域と接する領域である。
【００８２】
まず、図３７に示すように、パッドＰＤを形成した酸化シリコン膜３２上に酸化シリコン膜３４と窒化シリコン膜３５を形成する。酸化シリコン膜３４はＴＥＯＳを原料とした膜であり、例えば、ＣＶＤ法で形成することができる。同様に、窒化シリコン膜３５もＣＶＤ法を使用して形成することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化シリコン膜３５と酸化シリコン膜３４を貫通してパッドＰＤの一部を露出する開口部３６を形成する。次に、半導体ウェハの外周領域にあるネーミング領域に識別記号を形成する。識別記号は、例えば、レーザによって半導体ウェハを加工することにより形成される。このネーミング領域は、製品チップ領域ＣＢと接する外周領域の一部に形成される。
【００８３】
続いて、図３８に示すように、開口部３６を形成した窒化シリコン膜３５上にポリイミド膜３７を塗布する。このポリイミド膜３７は半導体ウェハの全面（主面）に形成される。そして、図３９に示すように、フォトリソグラフィ技術を使用することにより、ポリイミド膜３７に開口部３８を形成する。この開口部３８の下部には開口部３６が形成されており、開口部３６と開口部３８によりパッドＰＤの一部が露出している。
【００８４】
次に、図４０に示すように、半導体ウェハの全面にわたって、開口部３６内および開口部３８内を含むポリイミド膜３７上に電極層３９を形成する。すなわち、半導体ウェハの全面に電極層を形成する。この電極層３９は、開口部３６の底部でパッドＰＤと電気的に接続される。電極層３９は、例えば、窒化チタン膜と銅膜との積層膜から形成されており、例えば、スパッタリング法を使用することにより形成することができる。
【００８５】
その後、図４１に示すように、半導体ウェハの全面にわたって、半導体ウェハの全面に形成された電極層３９上にレジスト膜４０を塗布し、このレジスト膜４０に対してフォトリソグラフィ技術を使用することにより、レジスト膜４０をパターニングする。レジスト膜４０のパターニングは、再配線およびランドを形成する領域のレジスト膜を除去して電極層３９が露出するように行なわれる。そして、電極層３９を用いた電解めっき法により再配線およびランドを形成する。
【００８６】
この電解めっき工程について詳細に説明する。図４２は、半導体ウェハＷ３に対してレジスト膜（図４１のレジスト膜４０）によるパターニングを実施した様子を示す図である。図４２に示すように、半導体ウェハＷ３には、矩形形状をした複数の製品チップ領域が形成されており、この製品チップ領域の外側に製品チップ領域とはならない外周領域が形成されている。製品チップ領域には製品パターンが形成されている。一方、製品とはならない外周領域の大部分にも製品パターンが形成されている。このとき、例えば、半導体ウェハＷ３の中央領域には、製品チップ領域ＣＡが形成されており、半導体ウェハＷ３の外周領域と接する領域に製品チップ領域ＣＢが形成されている。製品チップ領域ＣＢと接する外周領域には、識別記号が形成されているネーミング領域ＮＲが形成されており、このネーミング領域ＮＲを覆うようにレジストパターンＲＭが形成されている。レジストパターンＲＭはレジスト膜に開口パターンが形成されていないものである。すなわち、レジストパターンＲＭは、レジスト膜４０そのままである。
【００８７】
本実施の形態１の特徴は、ネーミング領域ＮＲを覆うように形成されているレジストパターンＲＭが製品チップ領域ＣＢとの境界まで形成されていない点にある。つまり、本実施の形態１では、レジストパターンＲＭは製品チップ領域ＣＢとの境界まで形成されておらず、レジストパターンＲＭと製品チップ領域ＣＢとの間に開口パターンＫＰ１が形成されているのである。この開口パターンＫＰ１は、レジスト膜に開口部が形成されたパターンから形成されており、例えば、本実施の形態１では製品パターンの一部を使用している。開口パターンＫＰ１を製品パターンの一部から構成するには、まず、外周領域に形成されているネーミング領域ＮＲを覆うようにマスキングブレードを配置し、その状態で外周領域に製品パターンを露光する。これにより、マスキングブレードで覆われている領域のレジスト膜にはパターンが転写されずにレジストパターンＲＭとなる。一方、マスキングブレードと製品チップ領域ＣＢとの間にあるレジスト膜には製品パターンが転写されるので、開口パターンＫＰ１が形成されることになる。
【００８８】
本実施の形態１では、ネーミング領域ＮＲを覆うレジストパターンＲＭの形成領域をできるだけ少なくし、レジストパターンＲＭと製品チップ領域ＣＢとの間に開口部を有する開口パターンＫＰ１を形成している。これにより、電解めっき工程において、外周領域と接する製品チップ領域ＣＢでのめっき膜の異常成長を抑制することができるのである。次に、このメカニズムについて説明する。
【００８９】
図４３は、図１３に示す電解めっき装置ＰＡの領域Ｒ１を拡大して示す図である。図４３に示すように、めっき液ＰＳと接触するように半導体ウェハＷ３が配置される。この半導体ウェハＷ３には電極層３９が形成されており、電極層３９がめっき液ＰＳに接触するように配置されている。半導体ウェハＷ３に形成された電極層３９は電解めっき装置に形成されているカソード電極ＣＥと電気的に接続されている。すなわち、半導体ウェハの端部はカソード電極（電流供給用電極）ＣＥを接触している。このカソード電極ＣＥとめっき液ＰＳの間には絶縁体からなるシールＳが形成されている。このとき、半導体ウェハＷ３の外周領域には、レジストパターンＲＭが形成されている。このレジストパターンＲＭによってネーミング領域が覆われている。そして、レジストパターンＲＭの内側領域（図４３の右側方向）には開口パターンＫＰ１が形成されており、この開口パターンＫＰ１の内側領域に製品チップ領域ＣＢが形成されている。すなわち、本実施の形態１では、レジストパターンＲＭと製品チップ領域ＣＢとの間に開口パターンＫＰ１が形成されているのである。
【００９０】
このように構成されている電解めっき装置のカソード電極ＣＥに電極を流すと、カソード電極ＣＥから供給された電子が半導体ウェハＷ３に形成されている電極層３９へと流れる。そして、電極層３９からめっき液ＰＳに電子が供給される。このとき、半導体ウェハＷ３の外周領域では、レジストパターンＲＭが形成されているので、レジストパターンＲＭが形成されている領域では、電極層３９とめっき液ＰＳは接触しないことになり、めっき膜の形成は行なわれない。すなわち、電解めっき装置のカソード電極ＣＥから電極層３９へ供給された電子は、レジストパターンＲＭが形成されている領域を通過している間は、めっき膜の形成に消費されないで蓄積されることになる。その後、電子が開口パターンＫＰ１に到達すると、開口パターンＫＰ１に形成されている開口部では、電極層３９とめっき液ＰＳが接触されているので、電子がめっき液ＰＳに供給されてめっき反応が生じる。ここで、半導体ウェハＷ３の端部から供給された電子は、レジストパターンＲＭの形成されている領域では消費されずに蓄積され、レジストパターンＲＭが途切れる開口パターンＫＰ１で初めて消費されることになる。この結果、図４３に示すように、レジストパターンＲＭの形成されている領域から開口パターンＫＰ１に到達すると、蓄積されていた電子が一気に消費される。つまり、レジストパターンＲＭと開口パターンＫＰ１の境界領域で大量に電子が消費される。その後、カソード電極ＣＥから供給された電子の一部は、開口パターンＫＰ１を通過して製品チップ領域ＣＢに到達する。この製品チップ領域ＣＢでも電極層３９とめっき液ＰＳが接触していることから、電子が消費されてめっき膜が形成される。ただし、本実施の形態１では、製品チップ領域ＣＢに到達する前、レジストパターンＲＭを通過している間に消費されずに蓄積された電子は、開口パターンＫＰ１に到達した段階で一気に消費される。したがって、開口部ＫＰ１ではめっき膜の膜厚が厚くなるが、製品チップ領域ＣＢでは、蓄積されている電子の影響はほとんどなくなり、めっき膜の異常成長は抑制されるのである。この場合、開口パターンＫＰ１に形成されるめっき膜が厚くなっても、この開口パターンＫＰ１が形成されている領域は製品チップ領域ではないのでなんら問題ないのである。つまり、本実施の形態１の特徴は、レジストパターンＲＭを通過することにより蓄積された電子を製品チップ領域ＣＢで一気に消費させるのではなく、レジストパターンＲＭと製品チップ領域ＣＢの間に設けられた開口パターンＫＰ１で一気に消費させることにより、製品チップ領域ＣＢでのめっき膜の異常成長を抑制していることにある。
【００９１】
図４４は、半導体ウェハＷ３にめっき膜が形成された様子を示す図である。図４４に示すように、レジストパターンＲＭと開口パターンＫＰ１の境界領域で銅膜４１とニッケル膜４２の合わせた膜厚が厚くなっているが、製品チップ領域ＣＢでは、銅膜４１とニッケル膜４２が正常の膜厚で形成されていることがわかる。
【００９２】
レジストパターンＲＭが存在することで、レジストパターンＲＭ下の電極層３９を通過する際に電子が消費されずに蓄積される。したがって、レジストパターンＲＭの形成領域が小さければ小さいほど電子の蓄積量は少なくなると考えられる。この観点からは、レジストパターンＲＭを形成しないことが望ましいと考えられるが、ネーミング領域ＮＲにめっき膜が形成されることを防止するために、レジストパターンＲＭを形成する必要がある。そこで、本実施の形態１では、レジストパターンＲＭの形成領域はネーミング領域ＮＲを覆う最小限のサイズになっている。つまり、製品チップ領域ＣＢに接する領域までレジストパターンＲＭを形成しないようにしている。このことから、本実施の形態１では、レジストパターンＲＭの存在に起因した電子の蓄積を抑制することができる。この結果、めっき膜の異常成長を抑制できるのである。
【００９３】
さらに、本実施の形態１では、レジストパターンＲＭのサイズを小さくすることによりレジストパターンＲＭと製品チップ領域ＣＢとの間に開口パターンＫＰ１を設けている。これにより、レジストパターンＲＭの下にある電極層３９を通過することで蓄積された電子は、開口パターンＫＰ１に到達すると一気に消費される。このため、開口パターンＫＰ１よりも内側領域にある製品チップ領域ＣＢでは、開口パターンＫＰ１で電子の大量消費を肩代わりさせることにより、電子の大量消費によるめっき膜の異常成長を抑制することができるのである。このような２つの作用によって、本実施の形態１では、半導体ウェハＷ３の外周領域と接している製品チップ領域ＣＢでのめっき膜の異常成長を抑制できる顕著な効果を得ることができるのである。
【００９４】
なお、本実施の形態１では、開口パターンＫＰ１として製品パターンの一部を使用しているが、開口部を有するパターンであれば、上述したメカニズムは機能する。このことから、開口パターンＫＰ１として、製品パターンの一部だけでなく、開口部を有するパターンであってもよい。ただし、開口パターンＫＰ１として製品パターンの一部を使用する場合には、製品チップ領域に形成する製品パターンのマスクをそのまま流用することができるので、コストを削減できる効果が得られる。
【００９５】
以上のようにして、製品チップ領域に正常な膜厚のめっき膜を形成することができる。具体的には、図４５に示すように、レジスト膜４０に形成された開口部から露出する電極層３９上に銅膜４１（めっき膜）とニッケル膜４２（めっき膜）を形成する。このとき、本実施の形態１によれば、製品チップ領域ＣＡだけでなく製品チップ領域ＣＢにおいても、正常な膜厚の銅膜４１およびニッケル膜４２を形成することができる。この銅膜４１とニッケル膜４２は、再配線およびランドとなる。
【００９６】
続いて、図４６に示すように、パターニングされたレジスト膜４０を除去する。これにより、パッドＰＤと電気的に接続する再配線ＲＷを形成することができる。再配線ＲＷは、電極層３９、銅膜４１およびニッケル膜４２から形成されている。
【００９７】
その後、図４７に示すように、半導体ウェハの全面にわたって、再配線ＲＷを覆うように半導体ウェハの全面にポリイミド膜４３を形成する。そして、図４８に示すように、フォトリソグラフィ技術を使用することにより、ポリイミド膜４３に開口部４４を形成する。開口部４４からは、再配線ＲＷの一部（ランド）が露出する。この開口部４４は、製品チップ領域ＣＢにおいても正常に形成される。なぜなら、再配線ＲＷの膜厚が正常であるため、再配線ＲＷを覆うポリイミド膜４３の膜厚も薄くならず、オーバドーズ（オーバ露光）の影響を緩和できるからである。したがって、製品チップ領域ＣＢにおいても、開口部４４の内部に裾を引くようにポリイミド膜４３が残存することを防止することができ、設計値どおりの開口部４４を形成することができる。
【００９８】
次に、図４９に示すように、開口部４４から露出する再配線ＲＷ（ランド）上に金膜４５を形成する。金膜４５は、例えば、無電解めっき法を使用することにより形成することができる。このとき、製品チップ領域ＣＢにおいても、開口部４４が正常に開口されているので、金膜４５は開口部４４の底部に露出する再配線ＲＷ（ランド）の形状にしたがって正常に形成される。
【００９９】
続いて、図５０に示すように、開口部４４内に形成された金膜４５上に、例えば、半田印刷技術により半田ペーストを形成する。そして、半導体ウェハに対してリフロー（熱処理）を施すことにより、半田ペーストを半球状のバンプ電極とする。例えば、製品チップ領域ＣＡにはバンプ電極ＢＭＰ１が形成され、製品チップ領域ＣＢにはバンプ電極ＢＭＰ２が形成される。製品チップ領域ＣＢに形成されるバンプ電極ＢＭＰ２は、金膜４５が開口部４４の底部の全面にわたって正常に形成されているので、位置ずれもなく正常に形成される。
【０１００】
以上のようにして、例えば、製品チップ領域ＣＡおよび製品チップ領域ＣＢを含む半導体ウェハのすべての製品チップ領域で正常に再配線工程を実施することができる。つまり、本実施の形態１における再配線工程では、例えば、ネーミング領域と隣接する製品チップ領域でめっき膜が異常成長する現象を抑制することができるので、半導体装置の信頼性を向上することができる。
【０１０１】
次に、電解めっき工程において、ネーミング領域を覆うレジスト膜の領域が半導体ウェハの直径方向において大きくなると、レジスト膜と開口領域の境界で再配線（めっき膜）の膜厚が異常に厚くなる現象が生じることの検証結果について説明する。
【０１０２】
図５１は、半導体ウェハの端部（ウェハ端）からの距離と再配線の膜厚との関係を示すグラフである。図５１において、横軸はウェハ端からの距離を示しており、縦軸は再配線の膜厚を示している。例えば、ウェハ端から２０ｍｍの距離までレジスト膜で覆われている場合（曲線（１））、レジスト膜と開口領域の境界での再配線の膜厚は１９μｍにもなる。通常、レジスト膜の膜厚は１３μｍ程度であるので、完全に再配線が溢れ出してしまうことになる。そして、再配線の膜厚が正常な膜厚になるのは、ウェハ端から４０ｍｍも離れた領域となる。このため、曲線（１）の場合、再配線の膜厚異常が完全に製品チップ領域にまで達してしまうことがわかる。
【０１０３】
次に、ウェハ端から１０ｍｍの距離までレジスト膜で覆われている場合（曲線（２））、レジスト膜と開口領域の境界での再配線の膜厚は１５μｍとなり、曲線（１）の場合よりも再配線の膜厚異常が緩和されることがわかる。そして、再配線の膜厚が正常な膜厚になる距離も短くなることがわかる。
【０１０４】
さらに、ウェハ端から５ｍｍの距離までレジスト膜で覆われている場合（曲線（３））、レジスト膜と開口領域の境界での再配線の膜厚は１３μｍとなり、曲線（１）や曲線（２）の場合よりも再配線の膜厚異常が緩和されることがわかる。そして、再配線の膜厚が正常な膜厚になる距離も短くなることがわかる。
【０１０５】
以上のことから、レジスト膜で覆われているウェハ端からの距離が短くなるほど再配線の異常成長が緩和されることがわかる。したがって、本実施の形態１のように、ネーミング領域を覆うレジスト膜のサイズを最小限にしているので、再配線の膜厚異常を緩和できることが裏づけられていることになる。そして、図５１からわかることは、曲線（１）〜曲線（３）のいずれの場合であっても、レジスト膜と開口領域の境界では再配線の膜厚が厚くなる現象が生じることがわかる。したがって、レジスト膜と接するように製品チップ領域を設けることは望ましくなく、レジスト膜と製品チップ領域の間に開口部を有する開口パターンを形成することが有効であることがわかる。つまり、本実施の形態１のように、レジスト膜においてウェハの直径方向の距離を短くするだけでなく、レジスト膜と接する領域に開口パターン（ダミーパターン）を設けることにより、その開口パターンで再配線の膜厚異常を肩代わりさせることができる。そして、開口パターンより内側領域（ウェハの直径方向の内側領域）に製品チップ領域を設けることにより、製品チップ領域では再配線の膜厚を正常にすることができるのである。
【０１０６】
なお、本実施の形態１では、電解めっき工程におけるパターニングをレジスト膜で実施しているが、これに限らず、例えば、ハードマスクとなる絶縁膜（例えば、酸化シリコン膜）を用いてパターニングする場合にも本発明の技術的思想を適用することができる。
【０１０７】
さらに、本実施の形態１では、再配線工程を例に挙げて説明しているが、パターニング膜を形成した部材上に電解めっき法によってめっき膜を形成する工程においては、めっき膜の異常成長という問題は必然的に生じると考えられる。したがって、本発明の技術的思想は、再配線工程に限らず、パターニング膜を形成した部材上に電解めっき法によってめっき膜を形成する工程に幅広く適用することができる。
【０１０８】
（実施の形態２）
前記実施の形態１では、ネーミング領域を覆うレジストパターンと製品チップ領域の間に形成される開口パターンとして、製品パターンの一部を使用する例について説明したが、本実施の形態２では、開口パターンとして別パターンを使用する例について説明する。
【０１０９】
図５２は、本実施の形態２において、電解めっき工程時に使用する半導体ウェハＷ３をパターニングした様子を示す図である。図５２に示すように、半導体ウェハＷ３には、矩形形状をした複数の製品チップ領域が形成されており、この製品チップ領域の外側に製品チップ領域とはならない外周領域が形成されている。製品チップ領域には製品パターンが形成されている。一方、製品とはならない外周領域の大部分にも製品パターンが形成されている。このとき、例えば、半導体ウェハＷ３の中央領域には、製品チップ領域ＣＡが形成されており、半導体ウェハＷ３の外周領域と接する領域に製品チップ領域ＣＢが形成されている。製品チップ領域ＣＢと接する外周領域には、識別記号が形成されているネーミング領域ＮＲが形成されており、このネーミング領域ＮＲを覆うようにレジストパターンＲＭが形成されている。レジストパターンＲＭはレジスト膜に開口パターンが形成されていないものである。そして、前記実施の形態１と同様に、レジストパターンＲＭと製品チップ領域ＣＢとの間に開口パターンＫＰ２が形成されている。本実施の形態２では、この開口パターンＫＰ２として、開口パターンＫＰ２の全体を開口するパターン（ベタパターン）から形成されている。このような場合であっても、前記実施の形態１と同様に、レジストパターンＲＭと製品チップ領域ＣＢとの間に開口部が形成される。したがって、この開口パターンＫＰ２で再配線の膜厚異常を肩代わりさせることができる。そして、開口パターンＫＰ２より内側領域（ウェハの直径方向の内側領域）に製品チップ領域ＣＢを設けることにより、製品チップ領域ＣＢでは再配線の膜厚を正常にすることができる。
【０１１０】
（実施の形態３）
前記実施の形態１では、半導体ウェハの外周領域にネーミング領域を設ける例について説明したが、本実施の形態３では、半導体ウェハの外周領域にネーミング領域を設けない例について説明する。
【０１１１】
図５３は、本実施の形態３において、電解めっき工程時に使用する半導体ウェハＷ３をパターニングした様子を示す図である。図５３に示すように、本実施の形態３では、半導体ウェハの外周領域にネーミング領域が設けられていない。したがって、ネーミング領域を覆うレジストパターンを形成する必然性はなくなる。前記実施の形態１で説明したように、ネーミング領域を覆うレジストパターンが存在すると、再配線の膜厚異常が生じることから、本実施の形態３にようにネーミング領域を半導体ウェハの主面（素子形成面）に形成しない場合は、半導体ウェハの外周領域の全体にわたって開口パターンＫＰ３を形成することが望ましい。このように開口パターンＫＰ３を形成することにより、製品チップ領域（例えば、製品チップ領域ＣＢ）における再配線の膜厚異常を防止することができる。このとき形成される開口パターンＫＰ３は、図５３に示すように、製品パターンの一部を使用するパターンでもよいし、図５４に示すように、全体を開口するパターン（ベタパターン）であってもよい。なお、ネーミング領域は、例えば、半導体ウェハの裏面に形成される。
【０１１２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１３】
最後に、本発明の主要な構成について説明すると以下のようになる。すなわち、代表的な技術的思想は、（ａ）製品チップ領域と前記製品チップ領域の外側にある外周領域とを有する半導体ウェハの全面に電極層を形成する工程と、（ｂ）前記電極層上に絶縁膜を形成する工程と、（ｃ）前記絶縁膜をパターニングする工程と、（ｄ）パターニングされた前記絶縁膜から露出する前記電極層上に、電解めっき法を用いて、金属膜を形成する工程とを備える。このとき、前記（ｃ）工程は、前記製品チップ領域の前記絶縁膜に製品パターンを形成し、前記外周領域の前記絶縁膜に開口部を有する開口パターンを形成することを特徴とするものである。
【０１１４】
別の代表的な技術的思想は、（ａ）半導体ウェハ上に区画されている製品チップ領域に複数のＭＩＳＦＥＴを形成する工程と、（ｂ）前記（ａ）工程後、前記製品チップ領域に多層配線層を形成する工程と、（ｃ）前記製品チップ領域に形成される多層配線層の最上層にパッドを形成する工程とを備える。そして、（ｄ）前記製品チップ領域に形成されている前記パッド上を含む前記半導体ウェハの全面に第１絶縁膜を形成する工程と、（ｅ）前記製品チップ領域に形成されている前記第１絶縁膜に第１開口部を形成して前記パッドを露出する工程とを有する。続いて、（ｆ）前記半導体ウェハの全面にわたって、前記製品チップ領域に形成されている前記パッド上を含む前記第１絶縁膜上に電極層を形成する工程と、（ｇ）前記半導体ウェハの全面にわたって、前記電極層上に第２絶縁膜を形成する工程とを有する。次に、（ｈ）前記第２絶縁膜をパターニングすることにより、前記製品チップ領域に形成されている前記第２絶縁膜に製品パターンを形成し、かつ、前記製品チップ領域の外側にある外周領域に開口パターンを形成する工程と、（ｉ）パターニングした前記第２絶縁膜から露出する前記電極層上に、電解めっき法を使用して金属膜を形成する工程とを備えることを特徴とするものである。
【産業上の利用可能性】
【０１１５】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１１６】
【図１】本発明の実施の形態１における半導体チップの外観を示す斜視図である。
【図２】半導体チップに形成されたバンプ電極の下層構造を示す斜視図である。
【図３】半導体ウェハを示す平面図である。
【図４】図３に示す半導体ウェハの中央領域にある製品チップ領域に形成されているＷＰＰ構造を示す図である。
【図５】図３に示す半導体ウェハの外周領域と接する製品チップ領域に形成されているＷＰＰ構造を示す図である。
【図６】本発明者が検討した再配線工程における課題を説明するための断面図である。
【図７】図６に続く再配線工程における課題を説明するための断面図である。
【図８】図７に続く再配線工程における課題を説明するための断面図である。
【図９】図８に続く再配線工程における課題を説明するための断面図である。
【図１０】図９に続く再配線工程における課題を説明するための断面図である。
【図１１】図１０に続く再配線工程における課題を説明するための断面図である。
【図１２】図１１に続く再配線工程における課題を説明するための断面図である。
【図１３】電解めっき工程で使用される電解めっき装置の概略構成を示す図である。
【図１４】パターンが形成されていない半導体ウェハを示す図である。
【図１５】図１３に示す電解めっき装置の一部領域を拡大して示す図であって、図１４に示す半導体ウェハにおいて、電極層に流れる電流を示す図である。
【図１６】図１３に示す電解めっき装置の一部領域を拡大して示す図であって、図１４に示す半導体ウェハにおいて、電極層上にめっき膜が形成される様子を示す図である。
【図１７】本発明者が検討したパターンを形成した半導体ウェハを示す図である。
【図１８】図１３に示す電解めっき装置の一部領域を拡大して示す図であって、図１７に示す半導体ウェハにおいて、電極層に流れる電流を示す図である。
【図１９】図１３に示す電解めっき装置の一部領域を拡大して示す図であって、図１７に示す半導体ウェハにおいて、電極層上にめっき膜が形成される様子を示す図である。
【図２０】実施の形態１における半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】図３７に続く半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す断面図である。
【図４２】実施の形態１におけるパターンを形成した半導体ウェハを示す図である。
【図４３】図１３に示す電解めっき装置の一部領域を拡大して示す図であって、図４２に示す半導体ウェハにおいて、電極層に流れる電流を示す図である。
【図４４】図１３に示す電解めっき装置の一部領域を拡大して示す図であって、図４２に示す半導体ウェハにおいて、電極層上にめっき膜が形成される様子を示す図である。
【図４５】図４１に続く半導体装置の製造工程を示す断面図である。
【図４６】図４５に続く半導体装置の製造工程を示す断面図である。
【図４７】図４６に続く半導体装置の製造工程を示す断面図である。
【図４８】図４７に続く半導体装置の製造工程を示す断面図である。
【図４９】図４８に続く半導体装置の製造工程を示す断面図である。
【図５０】図４９に続く半導体装置の製造工程を示す断面図である。
【図５１】半導体ウェハの端部からの距離と再配線の膜厚との関係を示すグラフである。
【図５２】実施の形態２におけるパターンを形成した半導体ウェハを示す図である。
【図５３】実施の形態３におけるパターンを形成した半導体ウェハを示す図である。
【図５４】実施の形態３におけるパターンを形成した半導体ウェハを示す図である。
【符号の説明】
【０１１７】
１  半導体基板
２  素子分離領域
３  ｐ型ウェル
４  ｎ型ウェル
５  ゲート絶縁膜
６  ポリシリコン膜
７ａ  ゲート電極
７ｂ  ゲート電極
８  浅いｎ型不純物拡散領域
９  浅いｐ型不純物拡散領域
１０  サイドウォール
１１  深いｎ型不純物拡散領域
１２  深いｐ型不純物拡散領域
１３  コバルトシリサイド膜
１４  窒化シリコン膜
１５  酸化シリコン膜
１６ａ  チタン／窒化チタン膜
１６ｂ  タングステン膜
１７  窒化シリコン膜
１８  酸化シリコン膜
１９  配線溝
２０  タンタル／窒化タンタル膜
２１  シード膜
２２  銅膜
２３  窒化シリコン膜
２４  酸化シリコン膜
２５  窒化シリコン膜
２６  酸化シリコン膜
２７  開口部
２８  タンタル／窒化タンタル膜
２９  シード膜
３０  銅膜
３１  窒化シリコン膜
３２  酸化シリコン膜
３３ａ  チタン／窒化チタン膜
３３ｂ  アルミニウム膜
３３ｃ  チタン／窒化チタン膜
３４  酸化シリコン膜
３５  窒化シリコン膜
３６  開口部
３７  ポリイミド膜
３８  開口部
３９  電極層
４０  レジスト膜
４１  銅膜
４２  ニッケル膜
４３  ポリイミド膜
４４  開口部
４５  金膜
１００  絶縁膜
１０１  電極層
１０２  レジスト膜
１０３  開口部
１０４ａ  銅膜
１０４ｂ  銅膜
１０５ａ  ニッケル膜
１０５ｂ  ニッケル膜
１０６  絶縁膜
１０７ａ  開口部
１０７ｂ  開口部
１０８  金膜
ＢＭＰ  バンプ電極
ＢＭＰ１  バンプ電極
ＢＭＰ２  バンプ電極
ＣＡ  製品チップ領域
ＣＢ  製品チップ領域
ＣＥ  カソード電極
ＣＨＰ  半導体チップ
ＣＮＴ  コンタクトホール
Ｅ  電極層
ＧＲ  外周領域
ＩＦ１  絶縁膜
ＩＦ２  絶縁膜
ＫＰ１  開口パターン
ＫＰ２  開口パターン
ＫＰ３  開口パターン
Ｌ１  配線
Ｌ２  配線
ＬＮＤ  ランド
ＮＲ  ネーミング領域
ＯＦ  オリエンテーションフラット
ＰＡ  めっき装置
ＰＤ  パッド
ＰＦ１  銅膜
ＰＦ２  ニッケル膜
ＰＬＧ１  プラグ
ＰＳ  めっき液
Ｒ１  領域
ＲＭ  レジストパターン
ＲＷ  再配線
Ｓ  シール
Ｗ  半導体ウェハ
Ｗ１  半導体ウェハ
Ｗ２  半導体ウェハ
Ｗ３  半導体ウェハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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