(57)【要約】【課題】電流集中によるオン抵抗を緩和できる半導体装置を提供する。【解決手段】炭化硅素からなる第１導電型の半導体基板１０と、その主面１０ａ上に形成された炭化硅素エピタキシャル層２０と、炭化硅素エピタキシャル層２０の一部に形成された第２導電型のウェル領域２２と、第１導電型のソース領域２４とを備え、炭化硅素エピタキシャル層２０とウェル領域２２とソース領域２４との上には、チャネルエピタキシャル層３０が形成されており、チャネルエピタキシャル層３０のうちウェル領域２２上に位置する部位は、チャネル領域４０として機能し、ソース領域２４の上に形成されたソース電極２８は、チャネルエピタキシャル層３０の側面および上面の一部を覆っている、半導体装置１００である。【選択図】図１
2010040899.tif 000002
【特許請求の範囲】
【請求項１】
主面および当該主面の反対面である裏面を有し、炭化硅素からなる第１導電型の半導体基板と、
前記半導体基板の主面上に形成され、当該半導体基板よりも低いドーパント濃度を有する第１導電型の炭化硅素エピタキシャル層と、
前記炭化硅素エピタキシャル層の一部に形成された第２導電型のウェル領域と、
前記ウェル領域の一部に形成された第１導電型のソース領域と、
を備え、
前記炭化硅素エピタキシャル層と前記ウェル領域と前記ソース領域との上には、炭化硅素からなるチャネルエピタキシャル層が形成されており、
前記チャネルエピタキシャル層のうち前記ウェル領域上に位置する部位は、チャネル領域として機能し、
前記ソース領域の上には、ソース電極が形成されており、
前記ソース電極は、前記チャネルエピタキシャル層の少なくとも側面を覆っている、半導体装置。
【請求項２】
ソース電極は、前記チャネルエピタキシャル層の側面に加えて上面の一部を覆っている、請求項１に記載の半導体装置。
【請求項３】
前記チャネルエピタキシャル層の中には、少なくとも一層のデルタドープ層が形成されている、請求項１または２に記載の半導体装置。
【請求項４】
前記チャネルエピタキシャル層のうち前記ソース領域上に位置する第１部位と前記炭化硅素エピタキシャル層上に位置する第２部位との両方に、前記第１導電型のドーパントが注入されている、請求項１から３の何れか一つに記載の半導体装置。
【請求項５】
前記チャネルエピタキシャル層の側面は、テーパー形状に形成されている、請求項１から４の何れか一つに記載の半導体装置。
【請求項６】
前記チャネルエピタキシャル層の上には、ゲート酸化膜が形成されており、
前記ゲート酸化膜の上には、ゲート電極が形成されており、
前記半導体基板の裏面には、ドレイン電極が形成されている、請求項１から５の何れか一つに記載の半導体装置。
【請求項７】
前記第１導電型のドーパントが注入された前記第１部位および前記第２部位の上方に位置する前記ゲート酸化膜の厚さが、前記チャネル領域の上方に位置する前記ゲート酸化膜の厚さよりも厚いことを特徴とする、請求項６に記載の半導体装置。
【請求項８】
前記炭化硅素エピタキシャル層の表面部のうち、前記ウェル領域の間に挟まれた領域は、ＪＦＥＴ領域として機能する、請求項１から７の何れか一つに記載の半導体装置。
【請求項９】
前記ＪＦＥＴ領域には第１導電型のドーパントが注入されており、かつ前記ＪＦＥＴ領域の第１導電型のドーパントの濃度は、前記ウェル領域に含まれる第２導電型のドーパントの濃度よりも小さく、前記炭化珪素エピタキシャル層のドーパントの濃度よりも大きい、請求項６に記載の半導体装置。
【請求項１０】
前記炭化硅素エピタキシャル層と前記ウェル領域と前記ソース領域との上面は、同一平面上に位置している、請求項１から９の何れか一つに記載の半導体装置。
【請求項１１】
炭化硅素からなる第１導電型の半導体基板の主面上に、当該半導体基板よりも低いドーパント濃度を有する第１導電型の炭化硅素エピタキシャル層を形成する工程（ａ）と、
前記炭化硅素エピタキシャル層の一部に、第２導電型のウェル領域を形成する工程（ｂ）と、
前記ウェル領域の一部に第１導電型のソース領域を形成する工程（ｃ）と、
前記炭化硅素エピタキシャル層と前記ウェル領域と前記ソース領域との上に、炭化硅素からなるチャネルエピタキシャル層を形成する工程（ｄ）と、
前記ソース領域の上に、ソース電極を形成する工程（ｅ）と、
を含み、
前記工程（ｅ）において、前記ソース電極は、前記チャネルエピタキシャル層の少なくとも側面を覆うように形成される、半導体装置の製造方法。
【請求項１２】
前記工程（ｅ）において、前記ソース電極は、前記チャネルエピタキシャル層の側面に加えて上面の一部を覆うように形成される、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｅ）は、
前記チャネルエピタキシャル層の上に、ゲート酸化膜を形成する工程と、
前記ゲート酸化膜の上に、ゲート電極を形成する工程と、
前記ゲート電極と前記ゲート酸化膜と前記チャネルエピタキシャル層を覆うように、前記ソース領域が形成された前記半導体基板の主面上に層間絶縁膜を形成する工程と、
前記層間絶縁膜をエッチングすることによって、前記層間絶縁膜から前記チャネルエピタキシャル層の端部を露出させる工程と、
露出した前記チャネルエピタキシャル層の端部と前記層間絶縁膜と前記炭化珪素エピタキシャル層とを覆うように金属膜を形成する工程と、
前記金属膜を加熱処理する工程と、
を含む、請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。特に、高耐圧、大電流用に使用される、炭化硅素からなるパワー半導体デバイスに関する。
【背景技術】
【０００２】
パワー半導体デバイスは、高耐圧で大電流を流す用途に用いられる半導体素子であり、低損失であることが望まれている。従来は、シリコン（Ｓｉ）基板を用いたパワー半導体デバイスが主流であったが、近年、炭化硅素（ＳｉＣ）基板を用いたパワー半導体デバイスが注目され、開発が進められている（例えば、特許文献１〜４など参照）。
【０００３】
炭化硅素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて材料自体の絶縁破壊電圧が一桁高いので、ｐｎ接合部やショットキー接合部における空乏層を薄くしても逆耐圧を維持することができるという特徴を持っている。そこで、ＳｉＣを用いると、デバイスの厚さを薄くすることができ、また、ドーピング濃度を高めることができるので、ＳｉＣは、オン抵抗が低く、高耐圧で低損失のパワー半導体デバイスを形成するための材料として期待されている。
【０００４】
特許文献１には、チャネル移動度を向上させてオン抵抗を向上することができる炭化硅素半導体装置が開示されている。この特許文献１に開示された炭化硅素半導体装置を図２５に示す。
【０００５】
図２９に示した炭化硅素半導体装置１０００は、ｎタイプのプレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）であり、ｎ＋型ＳｉＣ基板１０１を備えている。ｎ＋型ＳｉＣ基板１０１の主表面上には、ｎ−型ＳｉＣエピ層１０２が形成され、そして、ｎ−型ＳｉＣエピ層１０２の表層部の所定領域において所定深さを有するｐ型ＳｉＣベース層１０３ａ，１０３ｂが形成されている。ベース層１０３ａ，１０３ｂの表層部においてソース領域１０４ａ，１０４ｂとｎ−型ＳｉＣエピ層１０２とを繋ぐように表面チャネルエピ層１０５が配置されている。
【０００６】
表面チャネルエピ層１０５の表面には、ゲート酸化膜１０７を介してゲート電極１０８が形成されている。ゲート電極１０８は絶縁層１０９に覆われており、そして、その上には、ベース領域１０３ａ，１０３ｂおよびソース領域１０４ａ，１０４ｂに接触するようにソース電極１１０が形成されている。さらに、ＳｉＣ基板１０１の裏面にはドレイン電極１１１が形成されている。
【０００７】
図２９に示した半導体装置１０００では、ゲート電極１０８に電圧を印加して、ゲート絶縁膜１０７に電界を与えることにより、表面チャネル層１０５に蓄積型チャネルを誘起させて、ゲート電極１０８とドレイン電極１１１との間にキャリアが流れる。なお、表面チャネル層１０５における領域１４０がチャネル領域である。
【０００８】
このように、ＭＯＳＦＥＴ動作モードを、チャネル形成層の導電型を反転させることなくチャネルを誘起する蓄積モードとすることで、導電型を反転させてチャネルを誘起する反転モードのＭＯＳＦＥＴに比べ、チャネル移動度を大きくしてオン抵抗を向上させることができる。
【特許文献１】特開平１０−３０８５１０号公報
【特許文献２】特許第３７７３４８９号公報
【特許文献３】特許第３７８４３９３号公報
【特許文献４】特許第３５２７４９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述した半導体装置１０００によれば、表面チャネルエピ層１０５を形成した構造にすることによって、チャネル移動度を向上させてオン抵抗を向上することができる。しかしながら、本願発明者が検討したところ、表面チャネルエピ層１０５の一部の近傍に電流が集中する可能性があり、そして、その電流集中によって、オン抵抗の特性向上の効果が阻害される場合があり得ることが見い出された。
【００１０】
本発明はかかる点に鑑みてなされたものであり、その主な目的は、電流集中によるオン抵抗の上昇を緩和できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、主面および当該主面の反対面である裏面を有し、炭化硅素からなる第１導電型の半導体基板と、前記半導体基板の主面上に形成され、当該半導体基板よりも低いドーパント濃度を有する第１導電型の炭化硅素エピタキシャル層と、前記炭化硅素エピタキシャル層の一部に形成された第２導電型のウェル領域と、前記ウェル領域の一部に形成された第１導電型のソース領域とを備え、前記炭化硅素エピタキシャル層と前記ウェル領域と前記ソース領域との上には、炭化硅素からなるチャネルエピタキシャル層が形成されており、前記チャネルエピタキシャル層のうち前記ウェル領域上に位置する部位は、チャネル領域として機能し、前記ソース領域の上には、ソース電極が形成されており、前記ソース電極は、前記チャネルエピタキシャル層の少なくとも側面を覆っている。
【００１２】
ある好適な実施形態において、前記チャネルエピタキシャル層の側面に加えて上面の一部を覆っている。
【００１３】
ある好適な実施形態において、前記チャネルエピタキシャル層の中には、少なくとも一層のデルタドープ層が形成されている。
【００１４】
ある好適な実施形態において、前記チャネルエピタキシャル層のうち前記ソース領域上に位置する第１部位と前記炭化硅素エピタキシャル層上に位置する第２部位との両方に、前記第１導電型のドーパントが注入されている。
【００１５】
ある好適な実施形態において、前記チャネルエピタキシャル層の側面は、テーパー形状に形成されている。
【００１６】
ある好適な実施形態において、前記チャネルエピタキシャル層の上には、ゲート酸化膜が形成されており、前記ゲート酸化膜の上には、ゲート電極が形成されており、前記半導体基板の裏面には、ドレイン電極が形成されている。
【００１７】
ある好適な実施形態において、前記第１導電型のドーパントが注入された前記第１部位および前記第２部位の上方に位置する前記ゲート酸化膜の厚さが、前記チャネル領域の上方に位置する前記ゲート酸化膜の厚さよりも厚い。
【００１８】
ある好適な実施形態において、前記炭化硅素エピタキシャル層の表面部のうち、前記ウェル領域の間に挟まれた領域は、ＪＦＥＴ領域として機能する。
【００１９】
ある好適な実施形態において、前記ＪＦＥＴ領域には第１導電型のドーパントが注入されており、かつ前記ＪＦＥＴ領域の第１導電型のドーパントの濃度は、前記ウェル領域に含まれる第２導電型のドーパントの濃度よりも小さく、前記炭化珪素エピタキシャル層のドーパントの濃度よりも大きい。
【００２０】
ある好適な実施形態において、前記炭化硅素エピタキシャル層と前記ウェル領域と前記ソース領域との上面は、同一平面上に位置している。
【００２１】
本発明に係る半導体装置の製造方法は、炭化硅素からなる第１導電型の半導体基板の主面上に、当該半導体基板よりも低いドーパント濃度を有する第１導電型の炭化硅素エピタキシャル層を形成する工程（ａ）と、前記炭化硅素エピタキシャル層の一部に、第２導電型のウェル領域を形成する工程（ｂ）と、前記ウェル領域の一部に第１導電型のソース領域を形成する工程（ｃ）と、前記炭化硅素エピタキシャル層と前記ウェル領域と前記ソース領域との上に、炭化硅素からなるチャネルエピタキシャル層を形成する工程（ｄ）と、前記ソース領域の上に、ソース電極を形成する工程（ｅ）と、を含み、前記工程（ｅ）において、前記ソース電極は、前記チャネルエピタキシャル層の少なくとも側面を覆うように形成される。
【００２２】
ある好適な実施形態において、前記工程（ｅ）において、前記ソース電極は、前記チャネルエピタキシャル層の側面に加えて上面の一部を覆うように形成される。
【００２３】
ある好適な実施形態において、前記工程（ｅ）は、前記チャネルエピタキシャル層の上に、ゲート酸化膜を形成する工程と、前記ゲート酸化膜の上に、ゲート電極を形成する工程と、前記ゲート電極と前記ゲート酸化膜と前記チャネルエピタキシャル層を覆うように、前記ソース領域が形成された前記半導体基板の主面上に層間絶縁膜を形成する工程と、前記層間絶縁膜をエッチングすることによって、前記層間絶縁膜から前記チャネルエピタキシャル層の端部を露出させる工程と、露出した前記チャネルエピタキシャル層の端部と前記層間絶縁膜と前記炭化珪素エピタキシャル層とを覆うように金属膜を形成する工程と、前記金属膜を加熱処理する工程と、を含む。
【発明の効果】
【００２４】
本発明によると、炭化硅素エピタキシャル層とウェル領域とソース領域との上に、炭化硅素からなるチャネルエピタキシャル層が形成され、そのチャネルエピタキシャル層の側面および上面の一部をソース電極が覆っているので、ソース領域におけるウェル領域との境界近傍、及び／又は、炭化硅素エピタキシャル層におけるウェル領域との境界近傍での電流集中を緩和することができ、その結果、電流集中によるオン抵抗の上昇を緩和できる半導体装置（炭化硅素からなるパワー半導体デバイス）を実現することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００２６】
図１は、本発明の実施形態に係る半導体装置１００の断面構成を模式的に示している。図１に示した本実施形態の半導体装置１００は、炭化硅素（ＳｉＣ）からなる第１導電型の半導体基板（ＳｉＣ基板）１０と、半導体基板１０よりも低いドーパント濃度を有する第１導電型の炭化硅素エピタキシャル層２０と、炭化硅素エピタキシャル層２０の一部に形成された第２導電型のウェル領域２２と、ウェル領域２２の一部に形成された第１導電型のソース領域２４とを備えている。半導体基板（ＳｉＣ基板）１０は、主面１０ａおよびその主面１０ａの反対面である裏面１０ｂとを有しており、炭化硅素エピタキシャル層２０は、半導体基板１０の主面１０ａ上に形成されている。
【００２７】
また、炭化硅素エピタキシャル層２０とウェル領域２２とソース領域２４との上には、炭化硅素からなるチャネルエピタキシャル層３０が形成されている。なお、本実施形態において「エピタキシャル層」は、「エピ層」と称することもあり、炭化硅素エピタキシャル層２０は「ドリフトエピ層２０」と称し、一方、チャネルエピタキシャル層３０は「チャネルエピ層３０」と称する場合もある。
【００２８】
さらに、チャネルエピ層３０のうちウェル領域２２上に位置する部位は、チャネル領域４０として機能する。また、ドリフトエピ層２０の表面部のうち、ウェル領域２２の間に挟まれた領域は、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）領域６０として機能することになる。
【００２９】
本実施形態の一例においては第１導電型はｎ型であり、図１に示した例では、半導体基板１０はｎ型ＳｉＣ半導体基板（ｎ＋ＳｉＣ基板）であり、ドリフトエピ層２０はｎ−ＳｉＣ層である。また、ウェル領域２２はｐ−層であり、ソース領域２４はｎ＋＋層である。
【００３０】
なお、「＋」、「＋＋」、「−」などは、ｎ型またはｐ型の相対的なドーパントの濃度を表記した符号であり、この例では、ｎ＋ＳｉＣ基板１０よりも、ｎ−ドリフトエピ層２０の方がｎ型のドーパントの濃度が低い。そして、ｎ＋ＳｉＣ基板１０よりも、ｎ＋＋ソース領域２４の方がｎ型のドーパントの濃度が高い。
【００３１】
チャネルエピ層３０の上には、ゲート酸化膜４２が形成されており、ゲート酸化膜４２の上には、ゲート電極４４が形成されている。また、ソース領域２４の上には、ソース電極２８が形成されている。本実施形態の構成においては、ソース電極２８は、コンタクト領域（ｐ＋層）２６を介して、ウェル領域（ｐ−層）２２に接続されている。さらに、ＳｉＣ基板１０の裏面１０ｂには、ドレイン電極５０が形成されている。
【００３２】
本実施形態の構成においては、ソース電極２８は、チャネルエピ層３０の少なくとも側面を覆っている。図示した例では、ソース電極２８は、ソース領域２４及びｐ＋層２６に接触する部位２８ａと、チャネルエピ層３０の側面を覆う部位２８ｂと、チャネルエピ層３０の上面の一部を覆う部位２８ｃとを有している。そして、このソース電極２８（２８ａ、２８ｂ、２８ｃ）の構造により、ソース電極２８の一部（２８ｂ、２８ｃ）がチャネルエピ層３０に直接コンタクトすることができるので、電流経路が多くなり、その結果、オン抵抗を低下させることができる。なお、オン抵抗を低下できる効果についての詳細は後述する。
【００３３】
本実施形態の半導体装置１００は、ＳｉＣからなるパワー半導体デバイスであり、高耐圧、大電流用に好適に使用される。本実施形態の構成の条件を例示的に説明すると次の通りである。
【００３４】
ｎ＋ＳｉＣ基板１０は、六方晶系炭化硅素からなる。ｎ＋ＳｉＣ基板１０の厚さは、例えば、２５０〜３５０μｍであり、ｎ＋ＳｉＣ基板１０の濃度は、例えば、８×１０１８ｃｍ−３である。なお、ｎ＋ＳｉＣ基板１０の場合、立方晶系炭化硅素からなる基板を用いることもできる。
【００３５】
ドリフトエピ層２０は、ＳｉＣ基板１０の主面１０ａ上にエピタキシャル形成されたＳｉＣ層である。ドリフトエピ層２０の厚さは、例えば、４〜１５μｍであり、ｎ＋ＳｉＣ基板１０の濃度は、例えば、５×１０15ｃｍ-3である。なお、ｎ＋ＳｉＣ基板１０とドリフトエピ層２０の間に、更なるＳｉＣエピ層（例えば、６×１０16ｃｍ-3の濃度を有するＳｉＣエピ層）を設けてもよい。
【００３６】
ウェル領域２２の厚さ（即ち、ドリフトエピ層２０の上面からの深さ）は、例えば、０．５〜１．０μｍであり、ウェル領域２２の濃度は、例えば、１．５×１０18ｃｍ-3である。また、ソース領域２４の厚さ（即ち、ドリフトエピ層２０の上面からの深さ）は、例えば、０．２５μｍであり、ソース領域２４の濃度は、例えば、５×１０19ｃｍ-3である。そして、ｐ＋層２６の厚さは、例えば、０．３μｍであり、ｐ＋層２６の濃度は、例えば、２×１０20ｃｍ-3である。ウェル領域２２間にて規定されるＪＦＥＴ領域６０の長さ（幅）は、例えば、３μｍである。
【００３７】
チャネルエピ層３０は、ドリフトエピ層２０上にエピタキシャル形成されたＳｉＣ層であり、チャネルエピ層３０の厚さは、例えば、３０ｎｍ〜１５０ｎｍである。チャネル領域４０の長さ（幅）は、例えば、０．５μｍである。また、ゲート酸化膜４２は、ＳｉＯ２（酸化シリコン）からなり、その厚さは、例えば、７０ｎｍである。ゲート電極４４は、ｐｏｌｙ−Ｓｉ（ポリシリコン）からなり、その厚さは、例えば、５００ｎｍである。
【００３８】
さらに、ソース電極２８はＴｉ（チタン）とＳｉ（シリコン）との合金からなり、その厚さは、例えば、５０ｎｍである。ソース電極２８は、Ｎｉ（ニッケル）とＳｉ（シリコン）との合金からなっていてもよい。また、ドレイン電極５０もＴｉ（チタン）とＳｉ（シリコン）との合金からなり、その厚さは、例えば、１００ｎｍである。なお、ドレイン電極５０には、ＳｉＣチップをプラスチックパッケージに実装する際のはんだ付けを容易にするために、ＮｉとＡｇやＮｉとＡｕを堆積することもある。
【００３９】
本実施形態の半導体装置１００の構成によれば、ドリフトエピ層２０とウェル領域２２とソース領域２４との上にチャネルエピ層３０が形成され、そのチャネルエピ層３０の側面および上面の一部をソース電極２８が覆っている。これにより、ソース領域２４におけるウェル領域２２との境界近傍、及び／又は、ドリフトエピ層２０におけるウェル領域２２との境界近傍での電流集中を緩和することができ、その結果、電流集中によるオン抵抗の上昇と特性劣化を緩和することが可能となる。
【００４０】
次に、図２を参照しながら、本実施形態の構成が解決しようとする電流集中によるオン抵抗の特性劣化の問題について説明する。
【００４１】
図２は、本実施形態の構成１００に対する比較例２００の断面図であり、図２に示した比較例２００では、ソース電極２８は、チャネルエピ層３０の側面を覆っておらず、この点で本実施形態の構成１００と異なる。
【００４２】
本願発明者の検討によると、比較例２００の構成において次のような現象が起こり得ることが見い出された。
【００４３】
まず、縦型ＭＯＳＦＥＴの動作について説明すると、ソース電極２８には０Ｖ、ドレイン電極５０には外部抵抗（図示せず）を介して数百Ｖから数ｋＶの電圧が印加されている。ゲート電極４４に閾値（Ｖｔｈ）以下の電圧（例えば、０Ｖ）を印加するオフ状態では、ウェル領域２２とドリフト間に空乏層が広がっており、ＪＦＥＴ領域６０ではウェル領域２２の両側から延びる空乏層が繋がっている。
【００４４】
次に、ゲート電極４４に閾値（Ｖｔｈ）より高い電圧（例えば２０Ｖ）を印加した場合は、ゲート絶縁膜４２を介してチャネル領域４０のチャネルエピ層３０に電子が流れ込む。このとき、ウェル領域２２とドリフト（ドリフトエピ層２０）との間で形成されるにも電流の一部が流れ込むために、ウェル領域２２の電位がソース電位に近づき、空乏層が縮小することによってＪＦＥＴ領域６０の電流経路が形成され、オン状態となる。このときドレイン電圧は外部抵抗の電圧降下により１ないし２Ｖ程度となるように外部抵抗が選択される。
【００４５】
比較例２００において、チャネルエピ層３０のチャネル領域４０を流れる電子は、ゲート電極４４の影響により、矢印９６のようにチャネルエピ層３０とゲート酸化膜４２との界面を流れる傾向がある。すると、チャネルエピ層３０を垂直に流れる電子９５が生じ、この垂直方向の抵抗が加算されることになり、結果として、オン抵抗の上昇につながる。なお、ＭＯＳ部分の閾値（Ｖｔｈ）を０Ｖよりも高くし、ノーマリーオフ状態を実現するためにはチャネルエピ層３０の濃度を薄くすることが必要であり、電子９５の経路における抵抗が高くなる。
【００４６】
加えて、このようなチャネルエピ層３０の電子の流れは、ソース領域２４におけるウェル領域２２との境界近傍（９８）での電流集中をもたらし、そして、ドリフトエピ層２０におけるウェル領域２２との境界近傍（９９）での電流集中ももたらし得る。この電流集中によって抵抗が高くなり、結果として、オン抵抗の上昇と、特性劣化につながる。
【００４７】
さらに追加して説明すると、電子は、できるだけ抵抗の低い領域を通ろうとするので、なるべくソース領域（ｎ＋＋層）２４を流れ、次いで、垂直方向へ向かうため、領域９８にて電流集中が生じる。同様に、ＪＦＥＴ領域６０へ向かう電子においても、領域９９にて電流集中が発生する傾向が強くなる。このような現象により、オン抵抗の上昇と特性劣化が生じ得る。
【００４８】
一方、本実施形態の構成１００の場合、図３に示すように、ソース電極２８がチャネルエピ層３０の側面（および上面の一部）を覆っているため、図２中の領域９８での電流集中を回避することができる。つまり、ソース電極２８（２８ｂ）がチャネルエピ層３０の側面を覆っているので、矢印９１に示すように電流経路が増え、その結果、オン抵抗の上昇を抑制することができる。また、電流経路が増えた結果、電子は、チャネルエピ層３０において矢印９２に示すようにＪＦＥＴ領域６０へ向かいやすくなる。したがって、図２中の領域９９での電流集中を回避することが可能となる。
【００４９】
このように、本実施形態の構成１００によれば、ソース電極２８がチャネルエピ層３０の側面を覆うように形成されているので、電流集中によるオン抵抗の特性劣化を緩和することができる。なお、ソース電極２８は、チャネルエピ層３０の側面を覆う部位２８ｂを設けるだけでも効果（電流集中を緩和する効果）はあるが、それに加えて、図示した例のようにチャネルエピ層３０の上面も覆う部位２８ｃも設けた方が、電流経路もさらに増え、また、ソース電極２８からＪＦＥＴ領域６０への距離も近くなるので好ましい。
【００５０】
次に、図４から図１１を参照しながら、本実施形態の半導体装置１００の製造方法について説明する。図４から図１１は、本実施形態の製造方法を説明するための工程断面図である。
【００５１】
まず、ｎ＋ＳｉＣ基板１０として、ｎ型４Ｈ−ＳｉＣ（０００１）基板を用意する。この基板は、例えば、＜１１−２０＞方向に８°または４°オフカットされ、ｎ型ドーピング濃度が１×１０１８ｃｍ−３〜５×１０１９ｃｍ−３の基板である。
【００５２】
次いで、図４（ａ）に示すように、ｎ＋ＳｉＣ基板１０の主面１０ａ上に、エピタキシャル成長によってｎ−ドリフトエピ層２０を形成する。エピタキシャル条件は原料ガスとして、例えば、シラン（ＳｉＨ４）とプロパン（Ｃ３Ｈ８）を、キャリアガスとして水素（Ｈ２）を、ドーパントガスとして窒素（Ｎ２）ガスを用いて熱ＣＶＤを行うことにより、１×１０１５ｃｍ−３〜１×１０１６ｃｍ−３の濃度で、厚さとして１０μｍ以上を堆積する。
【００５３】
次に、図４（ｂ）に示すように、ｎ−ドリフトエピ層２０の上に、注入マスク７０を堆積し、その注入マスク７０の上にフォトレジスト７２を形成する。注入マスク７０は、例えば、ＳｉＯ２（酸化シリコン）である。酸化シリコンからなる注入マスク７０は、例えば、シラン（ＳｉＨ４）とＮ２Ｏを用いて、２００ＷのパワーにてプラズマＣＶＤを実行することによって形成される。注入マスク７０の厚さは、例えば、０．５〜１．０μｍである。フォトレジスト７２は、ウェル領域（ｐ−層２２）およびＪＦＥＴ領域６０を規定する位置および寸法を有している。フォトレジスト７２は、例えば、感光性有機膜であり、典型的なフォトリソグラフィー法を用いて形成される。フォトレジスト７２の厚さは、例えば、１．５〜２．０μｍである。
【００５４】
次に、フォトレジスト７２をマスクとして、注入マスク７０をエッチングして、注入マスクパターン７０Ａを形成し、その後、フォトレジスト７２を除去する。注入マスク７０のエッチングは、例えば、ＣＦ４ガスとＣＨＦ３ガスを用いた異方性ドライエッチング法によって実行し、フォトレジスト７２の除去は、例えば、酸素プラズマによるアッシングを用いて行えばよい。
【００５５】
次いで、図５（ａ）に示すように、注入マスクパターン７０Ａをマスクとして、Ａｌ＋（アルミニウムイオン）をイオン注入（矢印８０）することによって、ｎ−ドリフトエピ層２０の表面に、所定の深さを有するウェル領域（ｐ−）２２を形成する。イオン注入の条件は、例えば、エネルギーを３０ｋｅＶから３５０ｋｅＶの間で複数に分け行い、その際の基板の温度は、例えば５００℃である。ウェル領域２２の深さは、例えば、０．５〜１．０μｍである。ウェル領域２２間によって規定される、ｎ−ドリフトエピ層２０の表面部がＪＦＥＴ領域６０となる。本実施形態のＪＦＥＴ領域６０の幅は、例えば、３μｍである。
【００５６】
次に、図５（ｂ）に示すように、注入マスクパターン７０Ａを覆うように、基板１０の表面上に（より詳細には、ウェル領域２２上に）注入マスク７１を堆積し、その後、注入マスク７１の上に、フォトレジスト７２Ａを形成する。注入マスク７１は、例えば、ｐｏｌｙ−Ｓｉ（ポリシリコン）であり、熱ＣＶＤにより、原料ガスとしてＳｉＨ４を用いて堆積することによって形成される。注入マスク７１の厚さは、例えば、０．５〜１．０μｍである。フォトレジスト７２Ａは、ソース領域２４を規定するために設けられる。
【００５７】
次に、図６（ａ）に示すように、フォトレジスト７２Ａをマスクとして、注入マスク７１をエッチングすることによって、注入マスクパターン７１Ａを形成する。図示した注入マスクパターン７１Ａの一方は、フォトレジスト７２Ａの下方にあるパターンであり、もう一方は、注入マスクパターン７０Ａに隣接するサイドウォールのパターンである。このエッチングは、例えば、Ｃｌ２、Ｏ２、ＨＢｒの混合ガスを用いた異方性エッチングすることによって実行される。
【００５８】
次に、図６（ｂ）に示すように、注入マスクパターン７０Ａ及び７１Ａをマスクとして、ウェル領域（ｐ−）２２の表面に、Ｎ＋（窒素イオン）またはＰ＋（リンイオン）をイオン注入（矢印８２）することによって、ソース領域（ｎ＋＋）２４を形成する。イオン注入の条件は、例えば、エネルギーを３０ｋｅＶから９０ｋｅＶの間で複数に分け行い、その際の基板の温度は例えば５００℃である。ソース領域２４の深さは、例えば、０．２５μｍである。
【００５９】
次に、図７（ａ）に示すように、注入マスクパターン７０Ａ及び７１Ａを除去した後、注入マスク７２を形成し、次いで、その注入マスク７２の上にフォトレジスト７３Ａを形成する。注入マスクパターン７０Ａ及び７１Ａの除去は、例えば、酸化膜はＨＦ水溶液で、ポリシリコンはＨＦとＨＮＯ３およびＨ２Ｏ混合液でウエットエッチングすることによって実行する。注入マスク７２は、例えば、ＳｉＯ２（酸化シリコン）である。フォトレジスト７３Ａは、ｐ＋層２６を規定するために設けられる。
【００６０】
次に、図７（ｂ）に示すように、フォトレジスト７３Ａをマスクとして、注入マスク７２をエッチングすることによって、注入マスクパターン７２Ａを形成する。次いで、フォトレジスト７３Ａを除去した後、注入マスクパターン７２Ａをマスクとして、ウェル領域（ｐ−）２２の表面に、Ａｌ＋（アルミニウムイオン）またはＢ＋（ボロンイオン）をイオン注入（矢印８４）することによって、ｐ＋層２６を形成する。イオン注入の条件は、例えば、エネルギーを３０ｋｅＶから１５０ｋｅＶの間で複数に分け行い、その際の基板の温度は例えば５００℃である。ｐ＋層２６の深さは、ソース領域（ｎ＋＋）２４の深さよりも深く、例えば、０．３μｍである。
【００６１】
次に、図８（ａ）に示すように、注入マスクパターン７２Ａを除去した後、基板１０のの両面にキャップ膜９０を形成する。より詳細には、ドリフトエピ層２０とウェル領域２２とソース領域２４とｐ＋領域２６を含む上面、および、ＳｉＣ基板１０の裏面１０ｂにキャップ膜９０を形成する。キャップ膜９０は、例えば、炭素から構成されており、スパッタ法により、主面と反対面を別々に堆積する。キャップ膜９０を形成した後は、基板１０（より正確には、各層（２０、２２、２４、２６）が形成された基板１０）を１０００℃以上、ここでは１８００℃の温度で活性化アニールする。なお、キャップ膜９０なしで、ＳｉＨ４雰囲気下でのアニールを行うことも可能である。
【００６２】
次に、図８（ｂ）に示すように、両面キャップ膜９０を除去した後、チャネルエピ層３０をエピタキシャル成長させて形成する。両面キャップ膜９０の除去は、例えば、酸素プラズマによるアッシング法を用いて行う。本実施形態におけるチャネルエピ層３０は、ＳｉＣからなる層（エピ層）であり、そのエピタキシャル成長の条件は、例えば、原料ガスとして例えば、シラン（ＳｉＨ４）とプロパン（Ｃ３Ｈ８）を、キャリアガスとして水素（Ｈ２）を、ドーパントガスとして窒素（Ｎ２）ガスを用いて熱ＣＶＤを行うことにより、１×１０１５ｃｍ−３〜５×１０１５ｃｍ−３の濃度で、厚さとして３０〜１５０ｎｍを堆積する。なお、エピタキシャル成長の途中で窒素（Ｎ２）ガスを導入して、チャネルエピ層の一部を高濃度にしても構わない。
【００６３】
次に、図９（ａ）に示すように、チャネルエピ層３０の上に、フォトレジスト７５Ａを形成した後、フォトレジスト７５Ａをマスクとして、チャネルエピ層３０をエッチングする。チャネルエピ層３０のエッチングは、例えば、ＣＦ４とＯ２の混合ガスを用いたドライエッチングによって行われる。
【００６４】
次に、図９（ｂ）に示すように、フォトレジスト７５Ａを除去した後、チャネルエピ層３０の上にゲート酸化膜（ＳｉＯ２）４２を形成し、次いで、ゲート酸化膜４２の上にゲート電極（ｐｏｌｙ−Ｓｉ）４４を形成する。その後、そのゲート電極４４の上に、フォトレジスト（不図示）を形成し、ゲート電極４４をエッチングして、当該フォトレジストを除去する。
【００６５】
次に、図１０（ａ）に示すように、ゲート電極４４およびチャネルエピ層３０を覆うように基板（１０、２０）の上に層間絶縁膜５２を形成する。層間絶縁膜５２は、例えば酸化シリコン（ＳｉＯ２）からなり、その厚さは例えば１０００ｎｍである。次いで、層間絶縁膜５２の上にフォトレジスト５３を形成する。このフォトレジスト５３は、ソースコンタクトおよびボディーコンタクトを形成するためのマスクである。
【００６６】
次に、図１０（ｂ）に示すように、フォトレジスト５３をマスクとして、層間絶縁膜５２をエッチングする。層間絶縁膜５２のエッチングは、例えば、ＣＨＦ３とＯ２の混合ガスを用いたドライエッチングによって行われる。次いで、フォトレジスト５３を除去する。
【００６７】
次に、図１１（ａ）に示すように、層間絶縁膜５２をウエットエッチングした後、コンタクト金属（チタン（Ｔｉ）又はニッケル（Ｎｉ））５５を堆積する。層間絶縁膜５２のエッチングは、例えば、弗酸と水の混合溶液を用いたウエットエッチングによって行われ、このウエットエッチングによって層間絶縁膜５２が後退し、それにより、層間絶縁膜５２からチャネルエピ層３０の端部（側面と、上面の一部）を露出させることができる。層間絶縁膜５２をウエットエッチングするのは、不純物を除去して、次工程以降で安定したオーミック接合を形成するためである。なお、図１０（ａ）に示した構造から、所定のマスクを用いてエッチングすることによって、図１１（ａ）に示した層間絶縁膜５２を形成することも可能である。
【００６８】
次に、図１１（ｂ）に示すように、コンタクト金属５５に熱処理を行ってシリサイド化を実行し、次いで、未反応コンタクト金属を除去することによって、ソース電極２８が形成される。本実施形態のソース電極２８は、ソース領域２４およびＰ＋層２６に接触するように形成されるとともに、チャネルエピ層３０の端部（側面と、上面の一部）を覆うように形成される。コンタクト金属５５が例えばＴｉからなる場合、Ｔｉを堆積した後に９５０℃の熱処理が実行される。
【００６９】
その後は、典型的な配線形成工程が実行される。すなわち、上述したソース電極（例えば、ＴｉとＳｉとの合金層）２８を形成した後に、ドレイン電極（例えば、ＴｉとＳｉとの合金層）５０を形成すると、本実施形態の半導体装置１００が得られる。ドレイン電極５０は、ＳｉＣ基板１０の裏面１０ｂに形成され、例えば、Ｔｉを堆積した後に９５０℃で熱処理を行うことによって形成される。このようにして、本実施形態の半導体装置１００は製造することができる。
【００７０】
また、本実施形態の半導体装置１００は、以下のように改変して製造することもできる。図１２から図１３を参照しながら説明する。
【００７１】
まず、図８（ｂ）に示す工程まで実行して、チャネルエピ層３０を形成する。その後、図１２（ａ）に示すように、チャネルエピ層３０のエッチングは行わずに、チャネルエピ層３０の上に、ゲート酸化膜４２およびゲート電極４４を形成する。
【００７２】
次に、図１２（ｂ）に示すように、ゲート酸化膜４２およびゲート電極４４を覆うように、チャネルエピ層３０を有する基板（１０、２０）の上に層間絶縁膜５２を形成する。次いで、層間絶縁膜５２の上にフォトレジスト５３を形成する。このフォトレジスト５３は、図１０（ａ）に示したものと同様に、ソースコンタクトおよびボディーコンタクトを形成するためのマスクである。
【００７３】
次に、図１３（ａ）に示すように、フォトレジスト５３をマスクとして、層間絶縁膜５２、次いでチャネルエピ層３０をエッチングする。このエッチングは、例えば、ＣＨＦ３とＯ２の混合ガスを用いたドライエッチングによって行われる。次いで、フォトレジスト５３を除去する。なお、フォトレジスト５３の除去は、チャネルエピ層３０のエッチングの前に実行してもよい。
【００７４】
次に、図１３（ｂ）に示すように、コンタクト金属５５の堆積のための前処理として層間絶縁膜５２をウエットエッチングした後、コンタクト金属（チタン（Ｔｉ）又はニッケル（Ｎｉ））５５を堆積する。その後は、図１１（ａ）、（ｂ）に示した工程ならびにその後の工程を経て、本実施形態の半導体装置１００を得る。
【００７５】
さらに、図１４（ａ）及び（ｂ）のようにして、本実施形態の半導体装置１００を製造することもできる。
【００７６】
まず、図１２（ｂ）に示した構造を作製した後、フォトレジスト５３をマスクとして、層間絶縁膜５２をエッチングし、次いで、図１４（ａ）に示すように、チャネルエピ層３０の端部がテーパー状（３０Ｔ）になるようにエッチングする。このエッチングは、例えば、ＣＦ４とＯ２の混合ガスによるドライエッチングにおいて、ＣＦ４の流量割合を増加することによって行われる。次いで、フォトレジスト５３を除去する。なお、フォトレジスト５３の除去は、チャネルエピ層３０のエッチングの前に実行してもよい。
【００７７】
次に、図１４（ｂ）に示すように、コンタクト金属５５の堆積のための前処理として層間絶縁膜５２をウエットエッチングした後、コンタクト金属（チタン（Ｔｉ）又はニッケル（Ｎｉ））５５を堆積する。その後は、図１１（ａ）（ｂ）に示した工程ならびにその後の工程を経て、本実施形態の半導体装置１００を得る。
【００７８】
図１４（ａ）及び（ｂ）に示した構造から作製された半導体装置１００は、チャネルエピ層３０の端部がテーパー状（３０Ｔ）となっているので、側面に形成されるソース電極２８ｂのカバレッジが向上するという利点がある。なお、テーパー状の部分（３０Ｔ）の傾斜角度θ（底面と側壁面との成す角）は、例えば、９０°未満４５°以上とすることができる。
【００７９】
本実施形態の半導体装置１００は、上述したように、縦型ＭＯＳＦＥＴのオン状態での動作において、電流集中を抑制できるため、低オン抵抗、高信頼性の特性を示すことができる。また、本実施形態の半導体装置１００は、以下のように改変を行うこともできる。
【００８０】
図１５は、本実施形態の半導体装置１００の改変例を模式的に示す断面図である。図１５に示した半導体装置１００は、チャネルエピ層３０の上にデルタドープ層が形成されている点において図１に示した半導体装置１００と異なる。
【００８１】
さらに説明すると、デルタドープ層３５は、チャネルエピ層３０の中で局所的に不純物濃度が高い層であり、例えば、デルタドープ層３５がｎ＋層であるとすると、それ以外のチャネルエピ層３０の部位におけるｎ型不純物の濃度は、デルタドープ層３５におけるｎ型不純物の濃度の例えば１０分の１以下である。このデルタドープ層３５は、ソース電極２８と接触している。なお、図１６は、図１５に示した構造に層間絶縁膜５２が形成されたものを示している。デルタドープ層３５は、例えば、チャネルエピ膜堆積中に添加ガスであるＮ２の流量を増加することによって形成することができる。
【００８２】
図１５に示した改変例によれば、チャネルエピ層３０の中にデルタドープ層３５が形成されていることにより、電流集中を抑制する効果をさらに得ることができる。すなわち、チャネルエピ層３０の側面を覆っているソース電極２８が、デルタドープ層３５と接触することができるので、上下方向の電流の経路よりも水平方向の電流の経路を多くすることができる。その結果、図１に示した構造よりも、図１５に示した改変例の方が、電流集中を抑制する効果を達成しやすくなる。
【００８３】
また、チャネルエピ層３０の中にデルタドープ層３５が形成されていることにより、閾値の制御という本来の目的以外にソース電極２８ｂとの接触抵抗を下げるという効果も得ることができる。
【００８４】
図１７は、デルタドープ層３５が形成されたチャネルエピ層３０の構成の一例を示している。デルタドープ層３５は、図１５に例示するようにチャネルエピ層３０の厚さ方向の略中心に配置することができるが、図１７に示すようにチャネルエピ層３０の厚さ方向の中心以外に配置することも可能である。
【００８５】
図１７に示した例では、チャネルエピ層３０の厚さ方向の中心から下側にデルタドープ層３５が配置されている。さらに詳しく述べると、チャネルエピ層３０の下層には、アンドープ層（ｉ層）３０Ａ（例えば厚さ３０ｎｍ）があり、その上にデルタドープ層３５Ａ（例えば厚さ１０ｎｍ）が配置され、そして、その上にｉ層３０Ａ（例えば厚さ９０ｎｍ）がある。このようにチャネルエピ層３０の下側にデルタドープ層３５を配置すると、チャネルの移動度が高くなるという効果を得ることができる。このチャネル移動度を高くできる効果は、高濃度層のキャリアが波動関数的に低濃度層に染み出して、不純物が少ない低濃度層でキャリアとして振舞うことで、不純物散乱が小さくことによって得られる。
【００８６】
また、デルタドープ層３５は、チャネルエピ層３０の中に一層だけでなく複数層設けることもできる。図１８は、デルタドープ層３５を２層（３５Ａ、３５Ｂ）設けた例を示している。さらに詳しく述べると、チャネルエピ層３０の下層には、ｉ層３０Ａ（例えば厚さ２０ｎｍ）があり、その上にデルタドープ層３５Ａ（例えば厚さ１０ｎｍ）が配置され、次いで、ｉ層３０Ｃ（例えば厚さ２０ｎｍ）、デルタドープ層３５Ｂ（例えば厚さ１０ｎｍ）、ｉ層３０Ｂ（例えば厚さ９０ｎｍ）が順次積層されている、このようにチャネルエピ層３０においてｉ層とデルタドープ層（ｎ＋層）とは複数回繰り返すことができ、そして、複数のデルタドープ層３５を配置すると、よりソース電極２８ｂとの接触抵抗を下げることができるという効果を得ることができる。
【００８７】
さらに、本実施形態の構成は、図１９に示すように改変することもできる。図１９に示した改変例は、チャネルエピ層３０の端部に注入層３３が形成されている点において上述した図１に示した構成と異なる。注入層３３は、ｎ＋層である。また、図１９に示した例では、チャネルエピ層３０にデルタドープ層３５が形成された構成を示している。
【００８８】
図１９に示した改変例によれば、チャネルエピ層３０の端部に注入層３３が形成されていることにより、図１に示した構成と比較して、電流集中を抑制する効果をさらに得ることができる。すなわち、チャネルエピ層３０の側面を覆っているソース電極２８は、注入層３３を介してチャネルエピ層３０に接触することができるので、上下方向の電流の経路よりも水平方向の電流の経路を多くすることができ。図１に示した構造よりも電流集中を抑制する効果を達成しやすくなる。加えて、チャネルエピ層３０にデルタドープ層３５が形成されている場合には、図１５に示した構造の効果もあわせて得ることができる。
【００８９】
図１９に示した改変例は、次のようにして製造することができる。図２０から図２２を参照しながら、図１９に示した半導体装置１００の製造方法について説明する。
【００９０】
図８（ｂ）に示した構造を作製した後、図２０（ａ）に示すように、チャネルエピ層３０の上に注入マスク７４を堆積し、その後、注入マスク７４の上にフォトレジスト７４Ａを形成する。なお、図１９に示した構成例を作製する場合、図８（ｂ）に示した構造においてチャネルエピ層３０がデルタドープ層３５を有するように成長させる。
【００９１】
注入マスク７４は、例えば、ＳｉＯ２（酸化シリコン）である。フォトレジスト７４Ａは、チャネル領域４０を規定するために設けられる。フォトレジスト７４Ａは、チャネル領域４０となるウェル領域（ｐ−）２２の表層部の上方に設けられるが、重ね合わせズレと寸法バラツキとを考慮して、ソース領域（ｎ＋＋）２４に重ね合わせた部分（オーバーラップ部分）４５を持たせてマージンを確保し、それによって、確実にチャネル領域４０が形成できるように設計されている。
【００９２】
次に、図２０（ｂ）に示すように、フォトレジスト７４Ａをマスクとして注入マスク７４をエッチングすることによって、注入マスクパターン７４Ｂを形成する。次いで、フォトレジスト７４Ａを除去した後、注入マスクパターン７４Ｂをマスクとして、チャネルエピ層３０に、Ｎ＋（窒素イオン）またはＰ＋（リンイオン）をイオン注入（矢印８６）することによって、チャネルエピ層３０中にｎ＋部位（３３）を形成する。この例では、チャネルエピ層３０の端部に位置するｎ＋部位３３を形成している。なお、チャネルエピ層３０中におけるｎ＋の濃度は、均一でなくてもよい。ここでイオン注入の条件は、例えば、３０ｋｅＶで５×１０15〜５×１０20ｃｍ-3である。
【００９３】
次に、図２１（ａ）に示すように、注入マスクパターン７４Ｂを除去した後、基板の両面に、より正確には、チャネルエピ層３０の表面とＳｉＣ基板１０の裏面１０ｂに、キャップ膜９０を形成する。キャップ膜９０は、例えば、炭素から構成されており、スパッタ法により、主面と反対面を別々に堆積する。キャップ膜９０を形成した後は、１０００℃以上（ここでは１８００℃）の温度で基板を活性化アニールする。なお、キャップ膜９０なしで、ＳｉＨ４雰囲気下でのアニールを行うことも可能である。
【００９４】
次に、図２１（ｂ）に示すように、両面キャップ膜９０を除去した後、チャネルエピ層３０の表面をＣＭＰ（化学的機械的研磨）する。なお、ＣＭＰの実施は、任意であり、ＣＭＰを行わなくてもよい。
【００９５】
次に、図２２（ａ）に示すように、チャネルエピ層３０の上に、フォトレジスト７５Ａを形成した後、フォトレジスト７５Ａをマスクとして、チャネルエピ層３０をエッチングする。以上により、チャネルエピ層３０のうちソース領域２４上に位置する部位３３に、ｎ＋のドーパント（窒素イオンまたはリンイオン）が注入されたチャネルエピ層３０が形成される。すなわち、エピチャネル層３０のうち、チャネル領域４０を除く部位３３に、ｎ＋のドーパントが形成されている。
【００９６】
次に、図２２（ｂ）に示すように、フォトレジスト７５Ａを除去した後、チャネルエピ層３０の上にゲート酸化膜（ＳｉＯ２）４２を形成し、次いで、ゲート酸化膜４２の上にゲート電極（ｐｏｌｙ−Ｓｉ）４４を形成する。その後、そのゲート電極４４の上に、フォトレジスト（不図示）を形成し、ゲート電極４４をエッチングして、当該フォトレジストを除去する。その後は、図９（ｂ）以降の工程を実行すればよい。
【００９７】
また、本実施形態の構成は、図２３に示すように改変することもできる。図２３に示した改変例では、図１９に示した構成におけるチャネルエピ層３０の端部の注入層３３に加えて、チャネルエピ層３０中央部にも注入層３４が形成されている。チャネルエピ層３０に注入層３４に設けることにより、上述した効果に加えて、図２に示した領域９９における電流集中の問題をさらに効果的に回避するという効果を得ることができる。
【００９８】
ここで注入層３３および３４は、ｎ＋層である。また、チャネルエピ層３０中におけるｎ＋の濃度は、均一でなくてもよい。なお、図１９に示した例では、チャネルエピ層３０にデルタドープ層３５が形成された構成を示したが、勿論、図２３に示した例でもデルタドープ層３５を形成することも可能である。図示した例では、チャネルエピ層３０にデルタドープ層３５を形成していないものを示している。
【００９９】
図２３に示した改変例は、次のようにして製造することができる。図２４から図２６を参照しながら、図２３に示した半導体装置１００の製造方法について説明する。なお、図２４から図２６は、基本的に上述の図２０から図２２に対応するので一部説明を省略する。
【０１００】
まず、図８（ｂ）に示した構造を作製した後、図２４（ａ）に示すように、チャネルエピ層３０の上に注入マスク７４を堆積し、その後、注入マスク７４の上にフォトレジスト７４Ａを形成する。フォトレジスト７４Ａは、チャネル領域４０となるウェル領域（ｐ−）２２の表層部の上方に設けられるが、重ね合わせズレと寸法バラツキとを考慮して、ソース領域（ｎ＋＋）２４とＪＦＥＴ領域６０とに重ね合わせた部分（オーバーラップ部分）４５を持たせてマージンを確保し、それによって、確実にチャネル領域４０が形成できるように設計されている。
【０１０１】
次に、図２４（ｂ）に示すように、フォトレジスト７４Ａをマスクとして注入マスク７４をエッチングすることによって、注入マスクパターン７４Ｂを形成する。次いで、フォトレジスト７４Ａを除去した後、注入マスクパターン７４Ｂをマスクとして、チャネルエピ層３０に、Ｎ＋（窒素イオン）またはＰ＋（リンイオン）をイオン注入（矢印８６）することによって、チャネルエピ層３０中にｎ＋部位（３３、３４）を形成する。
【０１０２】
次に、図２５（ａ）に示すように、注入マスクパターン７４Ｂを除去した後、基板の両面にキャップ膜９０を形成する。次いで、図２５（ｂ）に示すように、両面キャップ膜９０を除去した後、チャネルエピ層３０の表面をＣＭＰ（化学的機械的研磨）する。なお、ＣＭＰの実施は、任意であり、ＣＭＰを行わなくてもよい。
【０１０３】
次に、図２６（ａ）に示すように、チャネルエピ層３０の上に、フォトレジスト７５Ａを形成した後、フォトレジスト７５Ａをマスクとして、チャネルエピ層３０をエッチングする。以上により、チャネルエピ層３０のうちソース領域２４上に位置する第１部位３３と炭化硅素エピタキシャル層２０のＪＦＥＴ領域６０上に位置する第２部位３４との両方に、ｎ＋のドーパント（窒素イオンまたはリンイオン）が注入されたチャネルエピ層３０が形成される。すなわち、エピチャネル層３０のうち、チャネル領域４０を除く部位３３、３４に、ｎ＋のドーパントが形成されている。
【０１０４】
次に、図２６（ｂ）に示すように、フォトレジスト７５Ａを除去した後、チャネルエピ層３０の上にゲート酸化膜（ＳｉＯ２）４２を形成し、次いで、ゲート酸化膜４２の上にゲート電極（ｐｏｌｙ−Ｓｉ）４４を形成する。その後、そのゲート電極４４の上に、フォトレジスト（不図示）を形成し、ゲート電極４４をエッチングして、当該フォトレジストを除去する。その後は、図９（ｂ）以降の工程を実行すればよい。
【０１０５】
図２７は、図１９に示した半導体装置１００の更なる改変例を模式的に示す断面図である。図２７に示した半導体装置１００は、チャネルエピ層３０の上に位置するゲート酸化膜４２の厚さが部位によって異なっている点が異なる。
【０１０６】
さらに説明すると、チャネルエピ層３０中に形成されたｎ＋層（３３、３４）の上方に位置するゲート酸化膜４２の厚さは、チャネル領域４０の上方に位置するゲート酸化膜４２の厚さよりも厚くなっている。具体的には、ゲート酸化膜４２のうち、第１部位３３の上方に位置する部分４２ｃ、第２部位３４の上方に位置する部分４２ｂは、チャネル領域４０の上方に位置する部分４２ａの厚さよりも厚い。
【０１０７】
図２に示した半導体装置２００においてＪＦＥＴ領域６０の上方に位置する部分のゲート容量は比較的大きく、それによって、半導体装置２００の高速動作を行うのが困難となっていた。一方、図２７に示した半導体装置１００では、ゲート酸化膜４２のうちＪＦＥＴ領域６０の上方に位置する部分４２ｂを厚くしているので、ゲート容量を低減することができ、その結果、高速動作を実現することが可能となる。ゲート酸化膜４２の厚い部分４２ｂの厚さは、ゲート酸化膜４２のチャネル領域４０の厚さより、例えば、１．２〜２倍となっている。
【０１０８】
図２７に示した構造１００は、ゲート酸化膜の増速酸化を利用して実現することができる。ゲート酸化膜の増進酸化とは、シリコンにおいて不純物（例えば、Ａｓ）が注入された領域は、同じ酸化条件下でも、酸化レートが早いという現象である。本願発明者は、ＳｉＣ基板を１０００〜１２００℃で酸化した際に、窒素注入領域は注入していない領域と同じ酸化レートであるのに対し、リンを注入した領域は注入していない領域と比べて約１．２〜２倍の酸化レートであることを実験的に見い出した。この本願発明者が見い出した増速酸化の現象を利用すると、チャネルエピ層３０中に形成されたｎ＋層（３３、３４）のドーパントをリンとし、そのリンによる増進酸化で、ゲート酸化膜４２の厚さを部位によって変化させることができる。
【０１０９】
また、本実施形態の半導体装置１００は、図２８に示すように改変することも可能である。図２８に示した半導体装置１００は、ＪＦＥＴ領域６０に第１導電型（ここでは、ｎ型）のドーパントが注入された領域６２を有している点が異なる。ここで、領域６２におけるｎ型ドーパントの濃度は、ドリフトエピ層２０のｎ型ドーパントの濃度よりも高い。
【０１１０】
さらに、図２８に示した例において、ＪＦＥＴ領域６０に注入されたｎ型ドーパントの濃度（領域６２のドーパント濃度）は、ウェル領域２２に含まれる第２導電型（ここでは、ｐ型）のドーパントの濃度よりも小さくされており、好ましくは、ウェル領域２２のドーパント濃度よりも十分小さくされている。また、チャネルエピ層３０中に形成されたｎ＋層３４の下方に、領域６２（ｎ−型ドープ層６２）は位置している。本実施形態における領域６２は、３０ｋｅＶから７００ｋｅＶのエネルギーにて、１×１０16ｃｍ-3〜１×１０17ｃｍ-3の濃度でＪＦＥＴ領域６０に注入することによって形成される。
【０１１１】
図２８に示した半導体装置１００では、ＪＦＥＴ領域６０中のドーパント濃度（より具体的には、領域６２のドーパント濃度）を、ドリフトエピ層２０のｎ型ドーパントの濃度よりも高くしていることにより、図１に示した半導体装置１００よりもオン抵抗を低下させることが可能となる。また、同じＪＦＥＴ抵抗にした場合、図２８に示した半導体装置１００では、ＪＦＥＴ間隔を狭めることができるため、チップ面積を小さくすることができる。なお、図２８に示した半導体装置１００の特徴は、上述した実施形態における半導体装置１００に含めることも可能である。
【０１１２】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。
【産業上の利用可能性】
【０１１３】
本発明は、電流集中によるオン抵抗の特性劣化を緩和できる半導体装置、特に、高耐圧、大電流用に使用される炭化珪素からなるパワー半導体デバイスに好適である。
【図面の簡単な説明】
【０１１４】
【図１】本発明の実施形態に係る半導体装置１００の構成を模式的に示す断面図
【図２】比較例２００の構成を示す断面図
【図３】本発明の実施形態に係る半導体装置１００の動作を説明するための断面図
【図４】（ａ）および（ｂ）は、本実施形態の半導体装置１００の製造方法を説明するための工程断面図
【図５】（ａ）および（ｂ）は、本実施形態の半導体装置１００の製造方法を説明するための工程断面図
【図６】（ａ）および（ｂ）は、本実施形態の半導体装置１００の製造方法を説明するための工程断面図
【図７】（ａ）および（ｂ）は、本実施形態の半導体装置１００の製造方法を説明するための工程断面図
【図８】（ａ）および（ｂ）は、本実施形態の半導体装置１００の製造方法を説明するための工程断面図
【図９】（ａ）および（ｂ）は、本実施形態の半導体装置１００の製造方法を説明するための工程断面図
【図１０】（ａ）および（ｂ）は、本実施形態の半導体装置１００の製造方法を説明するための工程断面図
【図１１】（ａ）および（ｂ）は、本実施形態の半導体装置１００の製造方法を説明するための工程断面図
【図１２】（ａ）および（ｂ）は、本実施形態の半導体装置１００の製造方法を説明するための工程断面図
【図１３】（ａ）および（ｂ）は、本実施形態の半導体装置１００の製造方法を説明するための工程断面図
【図１４】（ａ）および（ｂ）は、本実施形態の半導体装置１００の製造方法を説明するための工程断面図
【図１５】本発明の実施形態に係る半導体装置１００の改変例を模式的に示す断面図
【図１６】本発明の実施形態に係る半導体装置１００の改変例を模式的に示す断面図
【図１７】デルタドープ層３５Ａが形成されたチャネルエピ層３０の構成を模式的に示す断面図
【図１８】デルタドープ層３５Ａ、３５Ｂが形成されたチャネルエピ層３０の構成を模式的に示す断面図
【図１９】本発明の実施形態に係る半導体装置１００の改変例を模式的に示す断面図
【図２０】（ａ）および（ｂ）は、本実施形態の半導体装置１００の改変例の製造方法を説明するための工程断面図
【図２１】（ａ）および（ｂ）は、本実施形態の半導体装置１００の改変例の製造方法を説明するための工程断面図
【図２２】（ａ）および（ｂ）は、本実施形態の半導体装置１００の改変例の製造方法を説明するための工程断面図
【図２３】本発明の実施形態に係る半導体装置１００の改変例を模式的に示す断面図
【図２４】（ａ）および（ｂ）は、本実施形態の半導体装置１００の改変例の製造方法を説明するための工程断面図
【図２５】（ａ）および（ｂ）は、本実施形態の半導体装置１００の改変例の製造方法を説明するための工程断面図
【図２６】（ａ）および（ｂ）は、本実施形態の半導体装置１００の改変例の製造方法を説明するための工程断面図
【図２７】本発明の実施形態に係る半導体装置１００の改変例を模式的に示す断面図
【図２８】本発明の実施形態に係る半導体装置１００の改変例を模式的に示す断面図
【図２９】従来の炭化硅素半導体装置１０００の構成を示す断面図
【符号の説明】
【０１１５】
１０    半導体基板
２０    炭化硅素エピタキシャル層（ドリフトエピ層）
２２    ウェル領域
２４    ソース領域
２６    コンタクト領域
２８    ソース電極
３０    チャネルエピタキシャル層（チャネルエピ層）
３５    デルタドープ層
４０    チャネル領域
４２    ゲート酸化膜
４４    ゲート電極
５０    ドレイン電極
５２    層間絶縁膜
５３    フォトレジスト
５５    コンタクト金属
６０    ＪＦＥＴ領域
６２    ｎ−型ドープ層
７０    注入マスク
９０    キャップ膜
１００    半導体装置
１０００    半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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