(57)【要約】【課題】点灯させる発光素子を切り替えるための従来のパワーＭＯＳトランジスタを省略して、駆動回路、光プリントヘッド、及び画像形成装置の小型化や低コストを図る。【解決手段】光プリントヘッドでは、発光素子として２端子のＬＥＤに代えて３端子の発光サイリスタ２１０を用い、このゲート駆動をドライバＩＣ１００内に設けた共通バッファとこれに接続される共通ゲート配線とを設け、この共通ゲート配線と発光サイリスタ２１０のゲートとの間の接続を個別回路を介して行う構成にしている。即ち、発光サイリスタ２１０のゲートを駆動する共通バッファを１箇所に集約し、発光サイリスタ２１０のゲート毎に個別回路を介在させてゲート駆動を行える構成にしている。これにより、同時駆動される発光サイリスタ間での干渉がなくなり、理想条件で駆動させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１端子と、第２端子と、閾値電圧又は閾値電流が外部から制御可能な第３端子とを有する発光素子が、複数配列された発光素子アレイであって、
隣接配置される複数の前記発光素子毎に群が形成され、前記複数の発光素子の第１端子には、駆動信号がそれぞれ供給され、前記複数の発光素子の第２端子は、グランドに共通に接続され、前記複数の発光素子の第３端子には、制御信号がそれぞれ印加されて、時分割駆動されることを特徴とする発光素子アレイ。
【請求項２】
前記発光素子は、
前記第１端子がアノード、前記第２端子がカソード、及び前記第３端子がゲートである発光サイリスタであることを特徴とする請求項１記載の発光素子アレイ。
【請求項３】
請求項１又は２記載の発光素子アレイを駆動する駆動回路であって、
前記複数の発光素子の第１端子に対してそれぞれ前記駆動信号を供給する複数の駆動素子と、
前記発光素子のオン／オフを指令する複数の共通母線と、
レベルシフト機能をそれぞれ有し、前記複数の発光素子の第３端子に対してそれぞれ前記制御信号を印加する複数の個別回路とを備え、
前記発光素子の第３端子と前記共通母線とを前記個別回路を介してそれぞれ接続することを特徴とする駆動回路。
【請求項４】
前記個別回路は、第１導電形スイッチ素子により構成され、
前記第１導電形スイッチ素子は、
前記共通母線に接続された第１端子と、
前記発光素子の第３端子に接続された第２端子と、
前記第２端子に接続され、前記第１端子及び前記第２端子間の導通状態を制御する第３端子と、
を有することを特徴とする請求項３記載の駆動回路。
【請求項５】
前記第１導電形スイッチ素子は、
前記第１端子がソース、前記第２端子がドレイン、及び前記第３端子がゲートであるＮチャネルＭＯＳトランジスタであることを特徴とする請求項４記載の駆動回路。
【請求項６】
前記個別回路は、第２導電形スイッチ素子により構成され、
前記第２導電形スイッチ素子は、
前記発光素子の第３端子に接続された第１端子と、
前記共通母線に接続された第２端子と、
前記第１端子に接続され、前記第１端子及び前記第２端子間の導通状態を制御する第３端子と、
を有することを特徴とする請求項３記載の駆動回路。
【請求項７】
前記第２導電形スイッチ素子は、
前記第１端子がソース、前記第２端子がドレイン、及び前記第３端子がゲートであるＰチャネルＭＯＳトランジスタであることを特徴とする請求項６記載の駆動回路。
【請求項８】
請求項１又は２記載の発光素子アレイと、
請求項３〜７のいずれか１項に記載の駆動回路と、
前記発光素子アレイが発する光を集光するレンズアレイと、
を備えたことを特徴とする光プリントヘッド。
【請求項９】
請求項８記載の光プリントヘッドと、
前記光プリントヘッドの発光方向に対向して設けられた感光体と、
を備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光サイリスタ等の発光素子が複数配列された発光素子アレイと、この発光素子アレイを時分割駆動するための駆動回路と、この発光素子アレイ及び駆動回路を有する光プリントヘッドと、この光プリントヘッドを有する電子写真プリンタ等の画像形成装置とに関するものである。
【背景技術】
【０００２】
従来、例えば、下記の特許文献１に記載されているように、画像形成装置（例えば、電子写真プロセスを用いた電子写真プリンタ）における露光装置に用いられる発光ダイオード（以下「ＬＥＤ」という。）プリントヘッドにおいては、多数のＬＥＤを配列してマトリクスアレイを構成し、そのＬＥＤの共通接続端子にパワーＭＯＳトランジスタを接続し、点灯させるＬＥＤを時分割に切り替える構成としていた。
【０００３】
【特許文献１】特開２００７−８１０８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、多数のＬＥＤを配列してなる従来のＬＥＤプリントヘッドにおいては、そのＬＥＤの総数が数千個に及び、それらのＬＥＤが同時に点灯することで共通接続端子に大電流が流れる。そのため、パワーＭＯＳトランジスタには大電流を駆動する能力が必要とされるので、必然的にそのチップサイズが大きくなって、ＬＥＤプリントヘッドの小型化や低コスト化を図る上で支障をきたしていた。
【課題を解決するための手段】
【０００５】
本発明の発光素子アレイは、第１端子と、第２端子と、閾値電圧又は閾値電流が外部から制御可能な第３端子とを有する発光素子（例えば、発光サイリスタ）が、複数配列された発光素子アレイであって、隣接配置される複数の前記発光素子毎に群が形成され、前記複数の発光素子の第１端子には、駆動信号がそれぞれ供給され、前記複数の発光素子の第２端子は、グランドに共通に接続され、前記複数の発光素子の第３端子には、制御信号がそれぞれ印加されて、時分割駆動されることを特徴とする。
【０００６】
本発明の駆動回路は、前記発光素子アレイを駆動する駆動回路であって、前記複数の発光素子の第１端子に対してそれぞれ前記駆動信号を供給する複数の駆動素子と、前記発光素子のオン／オフを指令する複数の共通母線と、レベルシフト機能をそれぞれ有し、前記複数の発光素子の第３端子に対してそれぞれ前記制御信号を印加する複数の個別回路とを備え、前記発光素子の第３端子と前記共通母線とを前記個別回路を介してそれぞれ接続することを特徴とする。
【０００７】
本発明の光プリントヘッドは、前記発光素子アレイと、前記駆動回路と、前記発光素子アレイが発する光を集光するレンズアレイとを備えたことを特徴とする。
【０００８】
本発明の画像形成装置は、前記光プリントヘッドと、前記光プリントヘッドの発光方向に対向して設けられた感光体とを備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、発光素子として２端子のＬＥＤに代えて、３端子を有する発光素子（例えば、発光サイリスタ）を用い、この３端子の発光素子のゲートを駆動するゲート駆動回路を１箇所に集約し、３端子の発光素子のゲート毎にレベルシフト機能を有する個別回路を介在させてゲート駆動を行える構成にしたので、同時駆動される発光素子間での干渉がなくなり、理想条件で駆動させることができる。従って、従来のパワーＭＯＳトランジスタを省略でき、駆動回路、光プリントヘッド、及び画像形成装置の小型化や低コストを図ることが可能となる。
【発明を実施するための最良の形態】
【００１０】
本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１１】
（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。
【００１２】
この画像形成装置１は、例えば、被駆動素子である発光素子として２端子のＬＥＤに代えて３端子スイッチ素子である発光サイリスタを用いた発光素子アレイを有する光プリントヘッドが搭載されたタンデム型電子写真カラープリンタであり、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。
【００１３】
プロセスユニット１０−３には、像担持体としての感光体（例えば、感光体ドラム）１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置（例えば、光プリントヘッド）１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像装置１４と、感光体ドラム１１上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置１５が配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達され回転する。
【００１４】
画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４と共に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達され回転する。
【００１５】
プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ２７が配設されている。各転写ローラ２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写ローラ２７の表面電位に電位差を持たせるための電位が印加されている。
【００１６】
プロセスユニット１０−４の下流には、定着装置２８が配設されている。定着装置２８は、加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９、３０、排出部のピンチローラ３１、３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着装置２８から排出された用紙２０を、排出部のピンチローラ３１、３２と共に挟持し、用紙スタッカ部３３に搬送する。これらの定着装置２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。
【００１７】
このように構成される画像記録装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写ローラ２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写ローラ２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１０−１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各光プリントヘッド１３により形成された静電潜像を各現像装置１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。
【００１８】
このようにして記録面上に各色のトナー像が重ね合わされた後、定着装置２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。
【００１９】
（光プリントヘッド）
図３は、図２中の光プリントヘッドの構成を示す概略の断面図である。図４は、図３中の基板ユニットを示す斜視図である。
【００２０】
図３に示す光プリントヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上に、図４に示す基板ユニットが固定されている。基板ユニットは、ベース部材１３ａ上に固定されるプリント基板１３ｂと、このプリント基板１３ｂ上に接着剤等で固定され、駆動回路（以下「ドライバ」という。）等が集積された複数のチップ状のドライバ集積回路（以下「ドライバＩＣ」という。）ＩＣ１００と、この各ドライバＩＣ１００上に接着剤等で固定された複数のチップ状の発光素子列（例えば、発光サイリスタ列）から成る発光素子アレイ２００とにより構成されている。各発光素子アレイ２００と各ドライバＩＣ１００とは、図示しない薄膜配線等により電気的に接続され、更に、各ドライバＩＣ１００中の複数の端子とプリント基板１３ｂ上の図示しない配線パッドとが、ボンディングワイヤ１３ｇにより電気的に接続されている。
【００２１】
複数の発光素子アレイ２００上には、柱状の光学素子を多数配列してなるレンズアレイ（例えば、ロッドレインズアレイ）１３ｃが配置され、このロッドレインズアレイ１３ｃがホルダ１３ｄにより固定されている。ベース部材１３ａ、プリント基板１３ｂ及びホルダ１３ｄは、クランプ部材１３ｅ，１３ｆにより固定されている。
【００２２】
（プリンタ制御回路）
図５は、図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。
【００２３】
このプリンタ制御回路は、画像形成装置１における印字部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、タイマ等によって構成され、図示しない上位コントローラからの制御信号ＳＧｌ、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、プロセスユニット１０−１〜１０−４の４つの光プリントヘッド１３、定着装置２８の加熱ローラ２８ａ、ドライバ４１，４３、用紙吸入口センサ４５、用紙排出口センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着装置用温度センサ４９、帯電用高圧電源５０、及び転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が、ドライバ４３には用紙送りモータ（ＰＭ）４４が、帯電用高圧電源５０には現像装置１４が、転写用高圧電源５１には転写ローラ２７が、それぞれ接続されている。
【００２４】
このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、上位コントローラからの制御信号ＳＧｌによって印刷指示を受信すると、先ず、温度センサ４９によって定着装置２８内の加熱ローラ２８ａが使用可能な温度範囲にあるか否かを検出し、温度範囲になければ加熱ローラ２８ａに通電し、使用可能な温度まで定着装置２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５０をオンにし、現像装置１４の帯電を行う。
【００２５】
そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７、用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４はドライバ４３を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０をプリンタ内部の印刷機構内に搬送する。
【００２６】
印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、上位コントローラに対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。上位コントローラにおいてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０として各光プリントヘッド１３に転送される。各光プリントヘッド１３は、それぞれ１ドット（ピクセル）の印字のために設けられたＬＥＤを複数個線上に配列したものである。
【００２７】
印刷制御部４０は１ライン分のビデオ信号ＳＧ２を受信すると、各光プリントヘッド１３にラッチ信号ＨＤ−ＬＯＡＤを送信し、印刷データ信号ＨＤ−ＤＡＴＡを各光プリントヘッド１３内に保持させる。又、印刷制御部４０は、上位コントローラから次のビデオ信号ＳＧ２を受信している最中においても、各光プリントヘッド１３に保持した印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０について印刷することができる。
【００２８】
なお、印刷制御部４０から各光プリントヘッド１３に送信されるクロック信号ＨＤ−ＣＬＫ、主走査同期信号ＨＤ−ＨＳＹＮＣ−Ｎ、及びストローブ信号ＨＤ−ＳＴＢ−Ｎの内、クロック信号ＨＤ−ＣＬＫは、印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０を光プリントヘッド１３へ送信するための信号である。
【００２９】
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。各光プリントヘッド１３によって印刷される情報は、マイナス電位に帯電された図示しない各感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像装置１４において、マイナス電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。
【００３０】
その後、トナー像は転写ローラ２７へ送られ、一方、転写信号ＳＧ４によってプラス電位に転写用高圧電源５１がオン状態になり、転写ローラ２７は感光体ドラム１１と転写ローラ２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、加熱ローラ２８ａを内蔵する定着装置２８に当接して搬送され、この定着装置２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されてプリンタの印刷機構から用紙排出口センサ４６を通過してプリンタ外部へ排出される。
【００３１】
印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸入口４５の検知に対応して、用紙２０が転写ローラ２７を通過している間だけ転写用高圧電源５１からの電圧を転写ローラ２７に印加する。印刷が終了し、用紙２０が用紙排出口センサ４６を通過すると、帯電用高圧電源５０による現像装置１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。
【００３２】
（光プリントヘッド）
図１は、本発明の実施例１の図２中の各プロセッサユニット１０−１〜１０−４における各光プリントヘッド１３を示す構成図である。
【００３３】
この光プリントヘッド１３は、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能な構成になっている。発光素子（例えば、３端子スイッチ素子である発光サイリスタ）（ＣＨＰ）２１０（＝２１０−１〜２１０−８，・・・）の総数は４９９２ドットであり、これを構成するために２６個の発光素子アレイ２００（＝２００−１，２００−２，・・・）が配列されている。各発光素子アレイ２００は、各々１９２個の発光サイリスタ２１０を有し、各発光素子アレイ２００内の各発光サイリスタ２１０において、第２端子（例えば、カソード）はグランドＧＮＤに接続され、隣接して配置される２つの発光サイリスタ２１０−１，２１０−２，・・・の第１端子（例えば、アノード）同士が接続されており、奇数（ＯＤＤ）番目の発光サイリスタ２１０−１，・・・と偶数（ＥＶＥＮ）番目の発光サイリスタ２１０−２，・・・とは時分割に駆動される。
【００３４】
２６個の各発光素子アレイ２００に対応して、２６個のドライバＩＣ１００（＝１００−１，１００−２，・・・）が配列されている。これらの２６個の各ドライバＩＣ１００は、同一の回路により構成され、隣接するドライバＩＣ１００−１，１００−２，・・・がカスケード接続（縦続接続）されている。
【００３５】
各ドライバＩＣ１００は、データ入力用のＤＡＴＡＩ３〜ＤＡＴＡＩ０端子、ＬＯＡＤ端子、ＣＬＫ端子、ＶＲＥＦ端子、ＳＴＢ端子、ＶＤＤ端子、ＧＮＤ端子、ＨＳＹＮＣ端子、データ出力用のＤＡＴＡＯ３〜ＤＡＴＡＯ０端子、アノード駆動用のＤＯ９６〜ＤＯ１端子、及び各ＤＯ９６〜ＤＯ１端子に対応するゲート駆動用のＧ２，Ｇ１端子を有している。
【００３６】
例えば、アノード駆動用のＤＯ９６端子とこれに対応するゲート駆動用のＧ２端子及びＧ１端子において、ＤＯ９６端子には、隣接して配置される奇数番目の発光サイリスタ２１０−１及び偶数番目の発光サイリスタ２１０−２のアノードが共通に接続され、Ｇ２端子には、奇数番目の発光サイリスタ２０１の第３端子（例えば、ゲート）が接続され、更に、Ｇ１端子には、偶数番目の発光サイリスタ２１０−２のゲートが接続され、それらの発光サイリスタ２１０−１，２１０−２のカソードがグランドＧＮＤに共通に接続されている。同様に、他のＤＯ９５〜Ｄ０１端子とこの各端子に対応するＧ２，Ｇ１端子とには、他の発光サイリスタ２１０が接続されている。
【００３７】
次に、図１の光プリントヘッド１３における動作を説明する。
図１に示す構成においては、印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０は４本であり、隣接する発光サイリスタ８個のうち、奇数番目同士あるいは偶数番目同士の４画素分のデータをクロック信号ＨＤ−ＣＬＫ毎に同時に送出する構成になっている。このため、図５の印刷制御部４０から出力される印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０は、クロック信号ＨＤ−ＣＬＫと共にドライバＩＣ１００−１に入力され、前記の４９９２ドット分のビットデータＤＡＴＡＩ０〜ＤＡＴＡＩ３，・・・が後述する各ドライバＩＣ１００内のフリッププロップ回路（以下「ＦＦ」という。）から成るシフトレジスタ中を順次転送される。
【００３８】
次に、ラッチ信号ＨＤ−ＬＯＡＤが全ドライバＩＣ１００（＝１００−１，・・・）に入力され、前記の４９９２ドット分のビットデータＤＡＴＡＩ０〜ＤＡＴＡＩ３，・・・が後述する各ドライバＩＣ１００内の各ＦＦに対応して設けられたラッチ回路にラッチされる。続いて、ビットデータＤＡＴＡＩ０〜ＤＡＴＡＩ３，・・・とストローブ信号ＨＤ−ＳＴＢ−Ｎとによって、各発光サイリスタ２１０の内、高レベル（以下「Ｈレベル」という。）であるドットデータＤＯ１，ＤＯ２，・・・に対応するものが点灯される。
【００３９】
なお、全ドライバＩＣ１００には、電源電圧ＶＤＤ、グランド電圧ＧＮＤ、時分割駆動において奇数番目の発光サイリスタ駆動であるか偶数番目の発光サイリスタ駆動であるかの初期状態を設定するための同期信号ＨＤ−ＨＳＹＮＣ−Ｎ、及び、発光サイリスタ駆動のための駆動電流値を指令するための基準電圧ＶＲＥＦがそれぞれ供給される。基準電圧ＶＲＥＦは、光プリントヘッド１３内に設けられた図示しない基準電圧発生回路により発生される。
【００４０】
（発光サイリスタの構成）
図６（ａ）〜（ｄ）は、図１中の各発光サイリスタ２１０（＝２１０−１〜２１０−８，・・・）を示す構成図であり、同図（ａ）はシンボル図、同図（ｂ）は断面構造図、同図（ｃ）は他の形態の断面構造図、及び、同図（ｄ）は等価回路図である。
【００４１】
図６（ａ）に示すように、発光サイリスタ２１０は、アノードＡ、カソードＫ、及びゲートＧの３つの端子を有している。
【００４２】
図６（ｂ）に示すように、発光サイリスタ２１０は、Ｎ型層２１１、Ｐ型層２１２、及びＮ型層２１３の３層構造から成り、Ｎ型層２１１にカソードＫ、Ｎ型層２１３にゲートＧ、及びＮ型層２１３内のＰ型不純物領域２１４にアノードＡがそれぞれ形成されている。
【００４３】
この３層構造から成る発光サイリスタ２１０は、例えば、ＧａＡｓウェハ基材を用い、ＭＯＣＶＤ（Metal  Organic-Chemical  Vaper  Deposition）法により、ＧａＡｓウェハ基材の上層に、以下のような処理により、所定の結晶をエピタキシャル成長させることで作成される。
【００４４】
先ず、ＧａＡｓウェハ基材の上に、図示しない所定の犠牲層やバッファ層をエピタキシャル成長させた後、ＡｌＧａＡｓ基材にＮ型不純物を含ませたＮ型層２１１と、Ｐ型不純物を含ませ成層したＰ型層２１２と、Ｎ型不純物を含ませたＮ型層２１３とを順に積層させたＮＰＮの３層構造から成るウェハを形成する。次いで、最上層のＮ型層２１３の一部に、フォトリソグラフィ法を用いて選択的にＰ型不純物領域２１４を形成する。更に、ドライエッチング法により溝部を形成することで、素子分離を行う。又、前記エッチングの過程で発光サイリスタ２１０の最下層となるＮ型領域の一部を露出させ、このＮ型領域に金属配線を形成してカソードＫを形成する。それと同時に、Ｐ型不純物領域２１４とＮ型層２１３にも、それぞれアノードＡとゲートＧが形成される。
【００４５】
図６（ｃ）に示す別の形態の発光サイリスタ２１０は、Ｎ型層２１１、Ｐ型層２１２、Ｎ型層２１３、及びＰ型層２１５の４層構造から成り、Ｎ型層２１１にカソードＫ、Ｎ型層２１３にゲートＧ、及びＰ型層２１５にアノードＡがそれぞれ形成されている。
【００４６】
この４層構造から成る発光サイリスタ２１０は、例えば、ＧａＡｓウェハ基材を用い、ＭＯＣＶＤ法により、ＧａＡｓウェハ基材の上層に、以下のような処理により、所定の結晶をエピタキシャル成長させることで作成される。
【００４７】
先ず、ＧａＡｓ基材の上に、図示しない所定の犠牲層やバッファ層をエピタキシャル成長させた後、ＡＩＧａＡｓ基材にＮ型不純物を含ませたＮ型層２１１と、Ｐ型不純物を含ませ成層したＰ型層２１２と、Ｎ型不純物を含ませたＮ型層２１３と、Ｐ型不純物を含ませ成層したＰ型層２１５を順に積層させたＰＮＰＮの４層構造のウェハーを構成する。更に、ドライエッチング法を用いて溝部を形成することで素子分離を行う。又、前記エッチングの過程で発光サイリスタ２１０の最下層となるＮ型領域の一部を露出させ、この領域に金属配線を形成してカソードＫを形成する。同様に、最上層となるＰ型領域の一部を露出させ、この領域に金属配線を形成してアノードＡを形成する。それと同時に、Ｎ型層２１３にゲートＧが形成される。
【００４８】
図６（ｄ）には、図（ｂ）、（ｃ）と対比させて描いた発光サイリスタ２１０の等価回路が示されている。
【００４９】
発光サイリスタ２１０は、ＰＮＰトランジスタ（以下「ＰＴＲ」という。）２１０ａとＮＰＮトランジスタ（以下「ＮＴＲ」という。）２１０ｂとからなり、ＰＴＲ２１０ａのエミッタが発光サイリスタ２１０のアノードＡに相当し、ＰＴＲ２１０ａのベースが発光サイリスタ２１０のゲートＧに対応しており、このゲートＧはＮＴＲ２１０ｂのコレクタにも接続されている。又、ＰＴＲ２１０ａのコレクタはＮＴＲ２１０ｂのベースと接続され、ＮＴＲ２１０ｂのエミッタは発光サイリスタ２１０のカソードＫに相当している．
【００５０】
なお、図６に示した発光サイリスタ２１０では、ＧａＡｓウェハ基材上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、他の半導体材料（例えば、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰ等）を用いるものであっても良く、又はサファイヤ基板上に半導体材料（例えば、ＧａＮ、ＡｌＧａＮ等）を成膜したもであっても良い。
【００５１】
このような発光サイリスタ２１０（＝２１０−１，・・・）と、図１中のドライバＩＣ１００（＝１００−１，・・・）を構成している駆動素子との、発光サイリスタ・駆動素子からなる複合チップは、例えば、次にようにして形成される。
【００５２】
前記発光サイリスタ２１０は、例えば、エビタキシヤルボンディング法を用いて、図１中のドライバＩＣ１００を配列したＩＣウエハと接着され、エッチング法により、不要箇所が除去されると共に、発光サイリスタ２１０の端子箇所が露出される。ついで、発光サイリスタ２１０の各端子予定箇所と、ドライバＩＣ１００の端子部とが、フォトリソグラフィ法により形成された薄膜配線を用いて接続される。その後、ダイシング法を用いて複数のチップに分離することで、発光サイリスタ・駆動素子から成る複合チップが形成される。
【００５３】
（ドライバＩＣの全体構成）
図７は、図１中の各ドライバＩＣ１００（＝１００−１，１００−２，・・・）の詳細な構成を示すブロック図である。
【００５４】
このドライバＩＣ１００は、カスケード接続された複数のＦＦから成るシフトレジスタ１０１を有している。シフトレジスタ１０１は、クロック信号ＣＬＫに同期してビットデータＤＡＴＡＩ３〜ＤＡＴＡＩ０を取り込んでシフトする回路であり、この出力側に、セレクタ１０２、ラッチ回路１０３及びメモリ回路１０４が接続されている。セレクタ１０２は、シフトレジスタ１０１の出力を選択してビットデータＤＡＴＡＯ３〜ＤＡＴＡＯ０を出力する回路である。ラッチ回路１０３は、ラッチ信号ＬＯＡＤによりシフトレジスタ１０１の出力をラッチする回路である。
【００５５】
メモリ回路１０４は、各発光サイリスタ２１０の光量ばらつき補正のための補正データ（ドット補正データ）や発光素子アレイチップ毎の光量補正データ（チップ補正データ）あるいはドライバＩＣ毎の固有データをそれぞれ格納する回路であり、この出力側に、マルチプレクサ１０５が接続されている。マルチプレクサ１０５は、データ切替指令信号ＳＩＮ，Ｓ２Ｎに基づき、メモリ回路１０４から出力されているドット補正データにおいて、隣接した発光サイリスタドットのうち、奇数番目ドットの補正データと偶数番目ドット補正データとを切り替える回路であり、この出力側に、発光サイリスタ２１０を駆動するための複数個（例えば、９６個）の駆動回路１１０（＝１１０−１〜１１０−９６）が接続されている。各駆動回路１１０は、制御電圧Ｖが印加され、オン／オフ制御信号Ｓによりオン状態になると、ラッチ回路１０３の出力ビットデータＥ及びマルチプレクサ１０５の出力補正データＱ３〜Ｑ０を入力し、発光サイリスタ２１０を点灯するための出力信号ＤＯを各ＩＣドライバ１００におけるアノード駆動用のＤＯ９６〜ＤＯ１端子へ出力する回路である。
【００５６】
ドライバＩＣ１００には、各発光サイリスタ２１０のゲートＧを駆動制御するためのゲート駆動回路（例えば、２個の共通バッファ）１０６（＝１０６−１，１０６−２）及び複数個（例えば、９６×２個）のゲート駆動用個別回路１４０（１４０−１〜１４０−４，・・・）と、制御回路１３０と、制御電圧発生回路１３１とが設けられている。
【００５７】
２個のバッファ１０６−１，１０６−２は、データ切替指令信号Ｓ１Ｎ，Ｓ２Ｎをそれぞれ駆動する回路であり、一方のバッファ１０６−１の出力側に、複数個（例えば、９６個）の個別回路１４０−１，１４０−３，・・・が接続され、他方のバッファ１０６−２の出力側に、複数個（例えば、９６個）の個別回路１４０−２，１４０−４，・・・が接続されている。各個別回路１４０−１，１４０−３，・・・の出力側は、各ＩＣドライバ１００におけるゲート駆動用の各Ｇ１端子に接続されると共に、各個別回路１４０−２，１４０−４，・・・の出力側も、各ＩＣドライバ１００におけるゲート駆動用の各Ｇ２端子に接続されている。
【００５８】
制御回路１３０は、電源電圧ＶＤＤ、ストローブ信号ＳＴＢ、同期信号ＨＳＹＮＣ、及びラッチ信号ＬＯＡＤを入力し、ストローブ信号ＳＴＢ及びラッチ信号ＬＯＡＤに基づきオン／オフ制御信号Ｓを生成して各駆動回路１１０へ供給する機能と、ストローブ信号ＳＴＢ及びラッチ信号ＬＯＡＤに基づき、補正データをメモリ回路１０４に対して書き込みする時の書き込み指令信号を発生する機能と、ラッチ信号ＬＯＡＤ及び同期信号ＨＳＹＮＣに基づき、マルチプレクサ１０５及びバッファ１０６−１，１０６−２に対し奇数ドットデータと偶数ドットデータとのデータ切替指令信号Ｓ１Ｎ，Ｓ２Ｎを発生する機能とを有している。制御電圧発生回路１３１は、基準電圧ＶＲＥＦに基づき、各駆動回路１１０を動作させるための制御電圧Ｖを発生する回路である。
【００５９】
このドライバＩＣ１００では、クロック信号ＣＬＫにより、前記の４９９２ドット分のビットデータＤＡＴＡＩ０〜ＤＡＴＡＩ３，・・・がシフトレジスタ１０１中を順次転送される。次に、ラッチ信号ＬＯＡＤにより、前記の４９９２ドット分のビットデータＤＡＴＡＩ０〜ＤＡＴＡＩ３，・・・がラッチ回路１０３にラッチされる。続いて、ビットデータＤＡＴＡＩ０〜ＤＡＴＡＩ３，・・・及び補正データＱ３〜Ｑ０とストローブ信号ＳＴＢとによって、駆動回路１１０−１〜１１０−９６からドットデータＤＯ１〜ＤＯ９６に対応するアノード駆動電流が出力されると共に、共通バッファ１０６−１，１０６−２を介して各個別回路１４０−１，１４０−３，・・・及び各個別回路１４０−２，１４０−４，・・・からそれぞれゲート駆動電流が出力され、ＨレベルのドットデータＤＯ１，・・・に対応する発光サイリスタ２１０が点灯される。
【００６０】
（発光素子駆動回路）
図８は、図７中の駆動回路１１０（＝１１０−１〜１１０−９６）を示す回路図である。
【００６１】
駆動回路１１０は、ラッチ回路１０３から出力される負論理化されたのビットデータＥと制御回路１３０からの負論理のオン／オフ制御信号Ｓとの否定論理和（以下「ＮＯＲ」という。）を求めるＮＯＲ回路１１１を有している。ＮＯＲ回路１１１の出力側には、４個の否定論理積回路（以下「ＮＡＮＤ回路」という。）１１２〜１１５の入力側と、インバータを構成するＰチャネルＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）１１６及びＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）１１７の各ゲートとが接続されている。各ＮＡＮＤ回路１１２〜１１５は、ＮＯＲ回路１１１の出力データと、マルチプレクサ１０５からの補正データとの否定論理和を求める回路である。ＮＯＲ回路１１１及びＮＡＮＤ回路１１２〜１１５において、各電源端子は図示しない電源電圧ＶＤＤの端子と接続され、各グランド端子は制御電圧Ｖの端子と接続されて制御電圧Ｖｃｏｎｔに保持されている。インバータを構成するＰＭＯＳ１１６及びＮＭＯＳ１１７は、電源電圧ＶＤＤの端子と制御電圧Ｖの端子との間に直列に接続され、ＮＯＲ回路１１１の出力信号を反転して出力するトランジスタである。
【００６２】
各ＮＡＮＤ回路１１２〜１１５の出力側には、各ＰＭＯＳ１１８〜１２１のゲートが接続され、更に、ＰＭＯＳ１１６及びＮＭＯＳ１１７のドレインにも、ＰＭＯＳ１２２のゲートが接続されている。各ＰＭＯＳ１１８〜１２１のソースは、電源電圧ＶＤＤの端子に共通に接続され、ドレインは、ドットデータＤＯ用の駆動電流出力端子に共通に接続されている。この駆動電流出力端子は、後述する薄膜配線等により発光サイリスタ２１０のアノードと接続されている。
【００６３】
後述するように電源電圧ＶＤＤと電圧Ｖｃｏｎｔとの電位差は、ＰＭＯＳ１１８〜１２２がオンする時のゲート・ソース間電圧に略等しく、この電圧を変化させることでＰＭＯＳ１１８〜１２２のドレイン電流を調整することが可能となる。図７の制御電圧発生回路１３１は、基準電圧Ｖｒｅｆを受けて、ＰＭＯＳ１１８〜１２２等のドレイン電流が所定値となるように制御電圧Ｖｃｏｎｔを制御するために設けられている。
【００６４】
次に、この駆動回路１１０の機能を説明する。
印刷データであるラッチ回路１０３からのビットデータＥがオン（即ち、低レベル（以下「Ｌレベル」という。）であり、制御回路１３０からのオン／オフ制御信号ＳがＬレベルとなって駆動オンを指令している時、ＮＯＲ回路１１１の出力はＨレベルとなる。この時、マルチプレクサ１０５からの補正データＱ３〜Ｑ０に従い、ＮＡＮＤ回路１１２〜１１５の出力信号と、ＰＭＯＳ１１６及びＮＭＯＳ１１７により構成されるインバータの出力とは、電源電圧ＶＤＤレベルあるいは制御電圧Ｖｃｏｎｔレベルとなる。
【００６５】
ＰＭＯＳ１２２は、発光サイリスタ２１０に主たる駆動電流を供給する主駆動トランジスタであり、ＰＭＯＳ１１８〜１２１は、発光サイリスタ２１０の駆動電流をドット毎に調整して光量補正するための補助駆動トランジスタである。主駆動トランジスタのＰＭＯＳ１２２は、印刷データに従って駆動される。補助駆動トランジスタのＰＭＯＳ１１８〜１２１は、ＮＯＲ回路１１１の出力がＨレベルである時に、マルチプレクサ１０５からの補助データＱ３〜Ｑ０に従って選択的に駆動される。補助データＱ３〜Ｑ０は、発光サイリスタ２１０の各ドットの発光ばらつきを補正するためのデータであり、図７中のメモリ回路１０４に格納されていて、マルチプレクサ１０５により選択されて供給される。
【００６６】
つまり、主駆動トランジスタであるＰＭＯＳ１２２と共に、補正データに従って補助駆動トランジスタであるＰＭＯＳ１１８〜１２１が選択的に駆動され、主駆動トランジスタであるＰＭＯＳ１２２のドレイン電流に、選択された補助駆動トランジスタであるＰＭＯＳ１１８〜１２１の各ドレイン電流が加算された駆動電流が、ドットデータＤＯ用の駆動電流出力端子から出力されて発光サイリスタ２１０のアノードＡに供給される。
【００６７】
ＰＭＯＳ１１８〜１２１が駆動されている時、ＮＡＮＤ回路１１２〜１１５の出力はＬレベル（即ち、略制御電圧Ｖｃｏｎｔに等しいレベル）にあるので、ＰＭＯＳ１１８〜１２１のゲート電位は、略制御電圧Ｖｃｏｎｔに等しくなる。この時、ＰＭＯＳ１１６はオフ状態にあり、ＮＭＯＳ１１７はオン状態にあって、ＰＭＯＳ１２２のゲート電位も略制御電圧Ｖｃｏｎｔに等しくなる。そのため、ＰＭＯＳ１１８〜１２２のドレイン電流値を、制御電圧Ｖｃｏｎｔにより一括して調整することができる。
【００６８】
（個別回路の構成）
図９（ａ）〜（ｄ）は、図７中の各個別回路１４０（＝１４０−１〜１４０−４，・・・）を示す構成図であり、同図（ａ）はシンボル図、同図（ｂ）は同図（ａ）の回路構成図、同図（ｃ）は同図（ａ）の回路をＩＣとして実現した場合のチップ断面構造図、及び、同図（ｄ）は等価回路図である。
【００６９】
図９（ａ）に示すように、個別回路１４０は、第１端子Ａ及び第２端子Ｂを有している。
【００７０】
図９（ｂ）に示すように、個別回路１４０は、例えば、ＮＭＯＳ１４０ａにより構成され、このＮＭＯＳ１４０ａのソースが第１端子Ａに接続され、ドレイン及びゲートが第２端子Ｂに接続されている。ＮＭＯＳ１４０ａのサブストレートは、ソースに接続されている。
【００７１】
図９（ｃ）には、ＮＭＯＳ１４０ａのチャネル方向に沿った断面図が示されている。ＮＭＯＳ１４０ａは、例えば、以下のような処理により作成される。
【００７２】
ドライバＩＣ１００等が形成されているＮ型不純物を含んだチップ基材１４１上の所定箇所には、Ｐ型不純物の注入によりＰウェル領域１４２が形成されている。Ｐウェル領域１４２内には、Ｐ型不純物の拡散により形成されたサブストレートコンタクト領域１４３と、Ｎ型不純物の拡散により形成されたソース領域１４４及びドレイン領域１４５とが配置されている。ソース領域１４４及びドレイン領域１４５間上には、ポリシリコンから成るゲート１４６が形成されている。サブストレートコンタクト領域１４３及びＮ型ソース領域１４４は、第１端子Ａに接続され、更に、ドレイン領域１４５及びゲート１４６が、第２端子Ｂに接続されている。
【００７３】
なお、図９（ｃ）においては、図示を簡略化するために、ゲート酸化膜、コンタクトホール、バッシベ−ション保護膜等は、省略されて記載されている。各不純物拡散領域と接続されるメタル配線は、実線にて記載されている。
【００７４】
図９（ｄ）は、図９（ｂ）のＮＭＯＳ１４０ａから成る個別回路１４０の等価回路である。個別回路１４０は、図９（ｂ）のＮＭＯＳ１４０ａを有し、このＮＭＯＳ１４０ａのソース側の第１端子Ａに、寄生ダイオード１４０ｂのアノードが接続され、この寄生ダイオード１４０ｂのカソードが、ＮＭＯＳ１４０ａのドレイン及びゲート側の第２端子Ｂに接続されている。寄生ダイオード１４０ｂは、図９（ｃ）のＰウェル領域１４２とＮ型ドレイン領域１４５との界面にできるＰＮ接合により形成されている。
【００７５】
（図１、図７の光プリントヘッド１３を用いた印刷動作のタイムチャート）
図１０は、図１及び図７の光プリントヘッド１３を用いた印刷動作を示すタイムチャートである。
【００７６】
発光サイリスタ２１０に対する時分割駆動の開始に先立ち、同期信号ＨＤ−ＨＳＹＮＣ−Ｎが入力される（Ａ部）。次いでＢ部において、奇数番目の発光サイリスタ２１０−１，・・・の駆動データ（ＯＤＤ印刷データ）を転送するために、クロック信号ＨＤ−ＣＬＫに同期して印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０が入力される。なお、本実施例１の光プリントヘッド１３においては、２６個のドライバＩＣ１００−１〜１００−２６がカスケードに接続され、各ドライバＩＣ１００毎に９６個の発光サイリスタ駆動用のＤＯ９６〜ＤＯ１端子を備えており、１パルスのクロック信号ＨＤ−ＣＬＤにより４画素分の印刷データが一度に転送される。このため一度のデータ転送に必要なクロックパルス数は９６／４＊２６＝２４＊２６＝６２４である。
【００７７】
Ｂ部において、１ラインデータの内、奇数ドットのデータの転送が完了すると、Ｃ部に示すように、ラッチ信号ＨＤ−ＬＯＡＤが入力され、複数個のＦＦで構成されるシフトレジスタ１０１を介して入力されたデータは、ラッチ回路１０３にラッチされる。この時、発光サイリスタ２１０のゲート駆動用のＧｌ端子がＬレベルとなり（Ｌ部）、ゲート駆動用のＧ２端子がＨレベルとされる（Ｎ部）。次いで、発光サイリスタ２１０の駆動を指示するためのストローブ信号ＨＤ−ＳＴＢＮが入力される（Ｄ部）。これにより、各ドライバＩＣ１００のＤＯｌ〜ＤＯ９６端子が、印刷データによる指令値に基づき選択的にオン状態となって、駆動電流が出力される（Ｑ部）。この時駆動される発光サイリスタ２１０は、図１においてＧｌ端子がゲートに接続された偶数番目の発光サイリスタ２１０−２，２１０−４，・・・である。
【００７８】
このため、ドライバＩＣ１００−１のＤＯ１端子から駆動電流が出力された場合、発光サイリスタ２１０−４のアノード・カソードを経てグランドＧＮＤへと至る電流経路が形成されることになる。一方、発光サイリスタ２１０−４に隣接する奇数番目の発光サイリスタ２１０−３は、ゲートのレベルがＨレベルとなっていてオフ状態とされ、ドライバＩＣ１００−１のＤＯｌ端子からの駆動電流が流れず消灯状態のままとされる。この結果、発光サイリスタ２１０−４が発光して図２の感光体ドラム１１上の静電潜像を形成することで、印刷ドットを発生する。次いで、Ｆ部において、負論理のストローブ信号ＨＤ−ＳＴＢ−ＮがＨレベルになると、ドライバＩＣ１００による駆動はオフとなって、発光サイリスタ２１０は全て消灯される（Ｒ部）。
【００７９】
更に、Ｅ部において、偶数番目の発光サイリスタ２１０−，・・・の駆動データ（ＥＶＥＮ印刷データ）を転送するため、クロック信号ＨＤ−ＣＬＫに同期して印刷データ信号ＨＤ−ＤＡＴＡ３〜ＨＤ−ＤＡＴＡ０が入力される。なお、本実施例１の光プリントヘッド１３においては、２６個のドライバＩＣ１００−１〜１００−２６がカスケードに接続され、各ドライバＩＣ１００毎に９６個の発光サイリスタ駆動用のＤＯ９６〜ＤＯ０端子を備えており、１パルスのクロック信号ＨＤ−ＣＬＫにより４画素分の印刷データが一度に転送されるため、一度のデータ転送に必要なクロックパルス数は９６／４＊２６＝２４＊２６＝６２４である。
【００８０】
Ｅ部において、１ラインデータのうち、偶数ドットのデータの転送が完了すると、Ｇ部に示すように、ラッチ信号ＨＤ−ＬＯＡＤ信号が入力され、シフトレジスタ１０１を介して入力されたデータは、ラッチ回路１０３にラッチされる。この時、発光サイリスタ２１０のゲート駆動用のＧ１端子がＨレベルとなり（Ｍ部）、ゲート駆動用のＧ２端子がＬレベルとされる（Ｏ部）。
【００８１】
次いで、発光サイリスタ２１０の駆動を指示するためのストローブ信号ＨＤ−ＳＴＢ−Ｎが入力される（Ｈ部）。これにより、各ドライバＩＣ１００のＤＯｌ〜ＤＯ９６端子は、印刷データによる指令値に基づき選択的にオン状態となって、駆動電流が出力される（Ｓ部）。この時駆動される発光サイリスタ２１０は、Ｇ２端子がゲートに接続される奇数番目の発光サイリスタ２１０−１，２１０−３，・・・である。このため、ドライバＩＣ１００−１のＤＯｌ端子から駆動電流が出力された場合、発光サイリスタ２１０−３のアノード・カソードを経てグランドＧＮＤへと至る電流経路が形成されることになる。
【００８２】
一方、発光サイリスタ２１０−３に隣接する偶数番目の発光サイリスタ２１０−４は、ゲートのレベルがＨレベルとなっていてオフ状態とされ、ドライバＩＣ１００−１のＤＯｌ端子からの駆動電流は流れず、消灯状態のままとされる。この結果、発サイリスタ２１０−３が発光して、図２に示す感光体ドラム１１上の静電潜像を形成することで、印刷ドットを発生する。次いで、Ｊ部において、負論理のストローブ信号ＨＤ−ＳＴＢ−ＮがＨレベルになると、ドライバＩＣ１００による駆動はオフとなって、発光サイリスタ２１０は全て消灯される（Ｔ部）。
【００８３】
このように、発光素子アレイ２００（＝２００−１，２００−２，・・・）の内、奇数番目の発光サイリスタ２１０−１，２１０−３，・・・と偶数番目の発光サイリスタ２１０−２，２１０−４，・・・とを順に時分割に駆動することで、１ライン分の発光サイリスタ２１０の駆動を行うことができる．
【００８４】
（ゲート駆動用個別回路の動作）
図１１は、図９のゲート駆動用個別回路１４０における電圧・電流特性を示すグラフであって、横軸は第１端子Ａを基準として第２端子Ｂに印加した電圧、縦軸は第２端子Ｂ及び第１端子Ａ間に流れる電流を示している．
【００８５】
図９（ｂ）に示すＮＭＯＳ１４０ａにおいて、ゲートとドレインが接続されている。第２端子Ｂ及び第１端子Ａ間への印加電圧がＮＭＯＳ１４０ａのゲート・ソース間電圧となっており、第２端子Ｂの電位が第１端子Ａの電位を超えてＮＭＯＳ１４０ａの閾値電圧Ｖｔ以上となると、第２端子Ｂから第１端子Ａへ向かう方向に電流が流れる。
【００８６】
又、図９（ｂ）、（ｃ）において説明したように、第１端子ＡはＮＭＯＳ１４０ａのサブストレートに接続され、Ｐウェル１４２中のＰ型サブストレートコンタクト領域１４３と導通しており、ＮＭＯＳ１４０ａのドレインはＰウェル１４２内のドレイン領域１４５と接続されている。そのため、図９（ｄ）に示す等価回路おいて、第１端子Ａ及び第２端子Ｂ間には寄生ダイオード１４０ｂを生じ、第１端子Ａ側のアノード電位が第２端子側のカソード電位よりも高くなって寄生ダイオード１４０ｂの順電圧Ｖｆを超えると、第１端子Ａから第２端子Ｂへ向かう方向に電流が流れる。この結果、図１１に示す電圧・電流特性が得られ、印加される電位の方向により、ＮＭＯＳ１４０ａの閾値電圧Ｖｔや寄生ダイオード１４０ｂの順電圧Ｖｆに相当する電圧分をシフトする両極性のレベルシフト回路を構成していることが判る。
【００８７】
このように、図９の個別回路１４０においては、これを駆動するバッファ１０６（＝１０６−１，１０６−２）の出力信号レべルを受け、第１端子ＡのレベルがＨレベルにあって、電源電圧ＶＤＤに略等しい（例えば、５Ｖ）時、第２端子Ｂはそれより順電圧Ｖｆ（例えば、０．６Ｖ）分低下した４．４Ｖを出力する。又、第１端子ＡのレベルがＬレベルであって、グランド電位に略等しい（例えば、０Ｖ）時、第２端子Ｂはそれより閾値電圧Ｖｔ（例えば、１Ｖ）分電位上昇した１Ｖを出力することができる。そのため、個別回路１４０は、これを駆動するバッファ１０６（＝１０６−１，１０６−２）のＨレベル、Ｌレベルの両方の論理状態を発光サイリスタ２１０のゲートに伝達することができる。
【００８８】
（発光サイリスタのターンオン過程の動作）
図１２（ａ）〜（ｃ）は、発光サイリスタ２１０のターンオン過程を示す動作説明図であり、図１２（ａ）、（ｂ）はバッファ１０６、図９（ｄ）の個別回路１４０及び図６（ｄ）の発光サイリスタ２１０の動作を示す図、更に、図１２（ｃ）は発光サイリスタ２１０のターンオン過程を示す波形図である。図１２（ｃ）の横軸はアノード電流Ｉａ、及び縦軸はアノード電位Ｖａを示している。
【００８９】
図１２（ａ）〜（ｃ）において、ＶｔはＮＭＯＳ１４０ａのゲート・ソース間電圧、ＩｂはＰＴＲ２１０ａのベース電流、Ｉｇは発光サイリスタ２１０のゲート電流、Ｖｇは発光サイリスタ２１０のゲート電圧、Ｉｋは発光サイリスタ２１０のカソード電流である。
【００９０】
例えば、図１２（ａ）において、発光サイリスタ２１０のターンオン過程を説明するためにバッファ１０６の入力電圧がＬレベルになっているとする。発光サイリスタ２１０を駆動するために、図７のドライバＩＣ１００におけるＤＯ端子からアノード電流Ｉａが出力される。この時、バッファ１０６の出力電圧はＬレベルとなり、発光サイリスタ２１０のアノードから注入されたアノード電流Ｉａにより、ＰＴＲ２１０ａのエミッタ・ベース間にベース電流Ｉｂが流れる。このベース電流Ｉｂは、発光サイリスタ２１０のゲート電流Ｉｇとして個別回路１４０におけるＮＭＯＳ１４０のドレイン・ソース間を流れて、バッファ１０６の出力端子に流れ込むことになる．
【００９１】
この時、ＮＭＯＳ１４０ａのゲート・ソース間電圧は、閾値電圧Ｖｔより大きいものの、流れるドレイン電流が小さく閾値電圧Ｖｔと略等しい。そのため、図１２（ｂ）におけるゲート・ソース間電圧をＶｔとして図中に記載している。又、バッファ１０６の出力電圧はＬレベルであり、この電位がグランド電位と略等しい０Ｖであるので、発光サイリスタ２１０のゲート電位Ｖｇは順電圧Ｖｔと略等しいものとなる。
【００９２】
図１２（ｂ）において、ゲート電流Ｉｇは、発光サイリスタ２１０内のＰＴＲ２１０ａのベース電流Ｉｂに相当するものであり、このベース電流Ｉｂが流れることで、ＰＴＲ２１０ａはオン状態への移行を開始して、このＰＴＲ２１０ａのコレクタにはコレクタ電流を生じる。このコレクタ電流は、ＮＴＲ２１０ｂのベース電流となり、このＮＴＲ２１０ｂをオン状態へと移行させる。これにより生じたコレクタ電流は、ＰＴＲ２１０ａのベース電流Ｉｂを増強し、ＰＴＲ２１０ａのオン状態への移行を加速させることになる。
【００９３】
一方、ＮＴＲ２１０ｂが完全にオン状態に移行した後には、そのコレクタ・エミッタ間電圧が低下して、ＮＴＲ１４０ａの閾値電圧Ｖｔよりも小さい電位となる。この結果、発光サイリスタ２１０のゲートから個別回路１４０の第２端子Ｂ側に流れる電流Ｉｇは、略ゼロとなって、発光サイリスタ２１０のカソードには、アノード電流Ｉａと略等しいカソード電流Ｉｋが流れることになり、発光サイリスタ２１０は完全にオン状態となる。
【００９４】
このような発光サイリスタ２１０のターンオン過程が図１２（ｃ）に示されている。
発光サイリスタ２１０の消灯状態においては、アノード電流Ｉａは略ゼロであり、図１２（ｃ）のグラフの原点（０，０）の状態にある。発光サイリスタ２１０のターンオン開始に伴いアノード駆動が行われると、図１２（ｃ）中の矢印で示すように、アノード電位Ｖａが上昇して電位Ｖｐに到達する。電位Ｖｐは、ＮＭＯＳ１４０ａの閾値電圧ＶｔとＰＴＲ２１０ａのエミッタ・ベース間電圧Ｖｂｅとの加算値に対応するものであり、この電位Ｖｐが順方向に印加されることでゲート電流（これはＰＴＲ２１０ａのベース電流Ｉｂに等しい）を生じる。図１２（ｃ）において、丸印を付して示すポイント（Ｉｐ，Ｖｐ）は、発光サイリスタ２１０のオフ領域（Ａ）とオン遷移領域（Ｂ）との境目に相当している。
【００９５】
アノード電流Ｉａが増加するに伴い、アノード電位Ｖａは低下していき、丸印を付して示すポイント（Ｉｖ，Ｖｖ）に到達する。このポイント（Ｉｖ，Ｖｖ）は発光サイリスタ２１０のオン遷移領域（Ｂ）とオン領域（Ｃ）との境目に相当しており、この時のゲート電流Ｉｇは略ゼロにまで低下していて、実質的に個別回路１４０は発光サイリスタ１４０から切り離されたのと等価な状態にある。更にアノード電流Ｉａが増加するに伴い、アノード電位Ｖａは増加していき、丸印を付して示すポイント（Ｉｌ，Ｖｌ）に到達する。このポイント（Ｉ１，Ｖ１）は、発光サイリスタ１４０の発光駆動の最終動作ポイントであり、ドライバＩＣ１００側から供給されるアノード電流Ｉａに応じた所定の発光パワーで発光駆動が行われる。
【００９６】
以上、図１２（ｃ）を参照して発光サイリスタ２１０のターンオン過程を説明したが、個別回路１４０を用いることで、オン状態にある発光サイリスタ２１０からのゲート電流Ｉｇの流れ込みを防止して、アノード電流Ｉａとカソード電流Ｉｋを略等しくしたオン状態駆動とすることができ、アノード電流Ｉａを調整することでそれに応じた発光パワーを得ることができる。このような動作は、バッファ１０６の出力側と発光サイリスタ２１０のゲートとの間に、個別回路１４０を介在させたことによる効果である。
【００９７】
これに対して、例えば、通常のＣＭＯＳ出力回路で構成したバッファ１０６と発光サイリスタ２１０のゲートとを直結した場合には、そのＬレベル出力は略０Ｖ電位にまで降下してしまうので、ＰＴＲ２１０ａのベース電流ＩｂはＣＭＯＳバッファ１０６側にＩｇとして流れ続け、その分ＮＴＲ２１０ｂのコレクタ電流が減少して、発光サイリスタ２１０のカソード電流Ｉｋも減少してしまう。この結果、発光サイリスタ２１０の発光出力が変動してしまい、所望状態で動作させることができず、発光サイリスタ２１０を用いて光プリントヘッド１３を実現することを困難にしていたのである。
【００９８】
本実施例１によれば、図１２のようなゲート駆動用のバッファ１０６を用いる構成においては、前述した不具合が生じることが無くなり、従来回路において設ける必要のあったパワーＭＯＳトランジスタの搭載を不要にできて、省スペースで低コストの光プリントヘッド１３を実現できる。
【００９９】
（発光サイリスタが同時オンの場合の動作）
図１３（ａ）、（ｂ）は、複数の発光サイリスタ２１０が同時に点灯した場合の挙動を説明する図であり、図１及び図７におけるゲート駆動用の個別回路１４０と発光サイリスタ２１０の接続状態が示されている。この図１３においては、説明を簡略化するために２個の個別回路１４０−２，１４０−４及び２個の発光サイリスタ２１０−１，２１０−３のみが示されている。
【０１００】
共通バッファ１０６−２は、発光サイリスタ２１０−１，２１０−３のオン制御に伴いその入力電圧がＬレベルになるので、図１３ではグランドＧＮＤに接続して示している。バッファ１０６−２の出力側は共通母線である共通ゲート配線Ｇと接続され、この共通ゲート配線Ｇと個別回路１４０−２，１４０−４の第１端子Ａとが接続されている。
【０１０１】
各個別回路１４０−２，１４０−４の第２端子Ｂは、各発光サイリスタ２１０−１，２１０−３のゲートにそれぞれ個別に接続されている。各個別回路１４０−２，１４０−４は、ＮＭＯＳ１４０ａ及び寄生ダイオード１４０ｂにより構成されている。各発光サイリスタ２１０−１，２１０−３は、ＰＴＲ２１０ａ及びＮＴＲ２１０ｂにより構成されている。図１３（ｂ）において、Ｖｃｅ１は発光サイリスタ２１０−１内のＮＴＲ２１０ｂのコレクタ・エミッタ間電圧、Ｖｃｅ３は発光サイリスタ２１０−３内のＮＴＲ２１０ｂのコレクタ・エミッタ間電圧である。
【０１０２】
図１３（ｂ）は、複数個の発光サイリスタ２１０−１，２１０−３が同時にオンしている状況を示しているが、図１２で説明したように、本実施例１の構成を用いた個別回路１４０−２においては、発光サイリスタ２１０−１のターンオン指令のため、第２端子Ｂの電圧レベルをＬレベルにして発光サイリスタ２１０−１をオンさせた後には、この発光サイリスタ２１０−１のゲートから個別回路１４０−２の第２端子へ向かって流れ込む電流は、略ゼロとすることができる。このため、図１３（ｂ）においては、共通ゲート配線Ｇに接続されるバッファ１０６−２の影響は除外して考えることができ、図１３（ｂ）においてはバッファ１０６−２を破線にて記載している。
【０１０３】
例えば、発光サイリスタ２１０−１がオンしており、このアノードから駆動電流Ｉａｌが流入しているとする。この時、発光サイリスタ２１０−１におけるゲート電流Ｉｇの流れる経路として、破線矢印で示す経路を考える。
【０１０４】
駆動電流Ｉｇが流れると仮定すると、この駆動電流Ｉｇは発光サイリスタ２１０−１内のＰＴＲ２１０ａのエミッタ・ベース間を通り、個別回路１４０−２中のＮＭＯＳ１４０ａのドレイン・ソース間を通り閾値電圧Ｖｔ分電位降下した後、共通ゲート配線Ｇを経由して、別の個別回路１４０−４中の寄生ダイオード１４０ｂを順方向に通り順電圧Ｖｆ分電位降下し、発光サイリスタ２１０−３中のＮＴＲ２１０ｂのコレクタ・エミッタ間を経由してグランドＧＮＤに流出する。そのため、発光サイリスタ２１０−１のゲートから、ゲート電流Ｉｇの流出側を見て積算した電位Ｖｇは、
Ｖｇ＝Ｖｔ＋Ｖｆ＋Ｖｃｅ３
となる。ところが、発光サイリスタ２１０−１中のＮＴＲ２１０ｂのコレクタ・エミッタ間電圧Ｖｃｅｌは、ゲート電圧Ｖｇの計算値よりも小さいので、発光サイリスタ２１０−１中のＰＴＲ２１０ａのベースを流れた電流Ｉｂは、破線矢印の経路を通ることなく、発光サイリスタ２１０−１中のＮＴＲ２１０ｂのコレクタ電流となって、自分自身のカソード電流Ｉｋとして合流することになる。
【０１０５】
図１及び図７から明らかなように、同時に点灯する発光サイリスタ２１０−１，２１０−３等において、これらのゲートには個別に個別回路１４０−２，１４０−４等が接続されており、前記発光サイリスタ２１０−１，２１０−３のゲート間を流れる電流成分は発生しないことになる。この結果、発光サイリスタ２１０−１，２１０−３に供給するアノード電流Ｉａ１，Ｉａ３は、全て発光サイリスタ２１０−１，２１０−３のアノード・カソード間を流れカソード電流Ｉｋとなり、アノード電流Ｉａ１，Ｉａ３とカソード電流Ｉｋは等しいので、発光サイリスタ２１０−１，２１０−３の発光出力は、アノード電流Ｉａ１，Ｉａ３のみにより変化させることができる。そのため、アノード電流Ｉａ１，Ｉａ３を調整することによって、その発光パワーを任意に調整することができる。
【０１０６】
このように本実施例１の構成においては、従来のＬＥＤを用いたＬＥＤプリントヘッドと同様に、その駆動電流により発光出力を調整することができる。それに加えて、従来において設ける必要のあったパワーＭＯＳトランジスタの搭載を不要とできて、省スペースで低コストの光プリントヘッド１３を実現できる。
【０１０７】
（実施例１の効果）
本実施例１の効果を従来の比較例と対比して以下説明する。
【０１０８】
図１４は、従来の比較例であるＬＥＤプリントヘッドを示す概略の構成図であり、本実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【０１０９】
この比較例のＬＥＤプリントヘッドでは、図１に示す複数個のドライバＩＣ１００（＝１００−１，１００−２，・・・）に代えて、これらと構成が類似する複数個のドライバＩＣ１００Ａ（＝１００Ａ−１，１００Ａ−２，・・・）が設けられ、更に、図１に示す複数個の発光素子アレイ２００（＝２００−１，２００−２，・・・）に代えて、これらと構成の異なる複数個のＬＥＤアレイ２００Ａ（＝２００Ａ−１，２００Ａ−２，・・・）が設けられている。各ＬＥＤアレイ２００Ａは、複数個のＬＥＤ２１０Ａ（＝２１０Ａ−１〜２１０Ａ−８，・・・）が配列され、これらが２個一対になってアノード側が、各ドライバＩＣ１００ＡにおけるＬＥＤ駆動用のＤＯ１〜ＤＯ９６端子にそれぞれ接続され、カソード側が奇数（ＯＤＤ）側パワーＭＯＳトランジスタ２１１及び偶数（ＥＶＥＮ）側パワーＭＯＳトランジスタ２１２を介してグランドＧＮＤに共通に接続されている。パワーＭＯＳトランジスタ２１１，２１２をオン／オフ動作させることにより、点灯させるＬＥＤ２１０Ａを時分割に切り替える構成になっている。
【０１１０】
このように従来のＬＥＤプリントヘッドでは、多数のＬＥＤ２１０Ａ（＝２１０Ａ−１，２１０Ａ−２，・・・）を配列して構成されており、そのＬＥＤ２１０Ａの総数は数千個に及ぶ。このためＬＥＤ２１０Ａが同時点灯することで、ＬＥＤ２１０Ａに接続される共通配線には大電流を生じる。従来の構成においては、多数のＬＥＤ２１０Ａを複数の群（例えば、Ｎ群）に分けて各群毎に時分割に駆動する構成としているが、各群毎に設けられる共通配線の各々にはスイッチ素子としてのパワーＭＯＳトランジスタ２１１，２１２を接続して、前記群の選択動作を行わせる必要があった。パワーＭＯＳトランジスタ２１１，２１２には大電流を駆動する能力が必要とされるため、必然的にそのチップサイズは大きなものとならざるを得ない。そのため、それを配置するＬＥＤプリントヘッド基板において大きな面積を占有することから、その小型化を制約することになってしまい望ましくない。又、ＬＥＤ２１０Ａを搭載する必要からＬＥＤプリントヘッドの部材費コストを上昇させてしまい、ＬＥＤプリントヘッドを低コスト化するうえで大きな支障となっていた。
【０１１１】
それに加えて、多数のＬＥＤ駆動は共通配線の各々に流れるので、各配線の配線抵抗によって生じる電圧変動により、ＬＥＤ２１０Ａの発光状態が変化しないようにするためには、その配線は十分に太いものとする必要がある。ところが、前記のように時分割駆動においては、多数のＬＥＤ２１０Ａを複数の群に分けて各群毎に駆動する必要があって、前記Ｎ個の群毎に十分に太い共通配線を設けることで、ＬＥＤプリントヘッド全体でＮ本の共通配線を要してしまう。その結果、従来のＬＥＤプリントヘッドを構成するプリント基板において、共通配線の占有面積が著しく増大してしまい、ＬＥＤプリントヘッドを小型化するうえでの障害となっていた。
【０１１２】
そこで、このような障害を除去するために、本実施例１では、発光素子として２端子のＬＥＤに代えて３端子の発光サイリスタ２１０を用い、このゲート駆動をドライバＩＣ１００内に設けた共通バッファ１０６（＝１０６−１，１０６−２）とこれに接続される共通ゲート配線Ｇとを設け、この共通ゲート配線Ｇと発光サイリスタ２１０のゲートとの間の接続を個別回路１４０を介して行う構成にしている。即ち、発光素子として２端子のＬＥＤに代えて，発光サイリスタ２１０を用い、この発光サイリスタ２１０のゲートを駆動するゲート駆動回路（例えば、バッファ１０６）を１箇所に集約し、発光サイリスタ２１０のゲート毎にＮＭＯＳ１４０ａによるレベルシフト機能を有する個別回路１４０を介在させてゲート駆動を行える構成にしたので、以下の（ａ）〜（ｄ）のように、同時駆動される発光サイリスタ間での干渉がなくなり、理想条件で駆動させることができる。
【０１１３】
（ａ）  発光サイリスタ２１０のターンオン過程におけるゲート駆動は、この発光サイリスタ２１０のためのアノード電流の立ち上がりの一部が用いられ、発光サイリスタ２１０がオンした後（即ち、アノード電流が所定値に達した後）には個別回路１４０を介して流れる電流が無くなり、個別回路１４０が実質的に切り離される。そのため。発光サイリスタ２１０は３端子素子であるものの、実質的には２端子のＬＥＤと同様に動作させることが可能となり、従来のＬＥＤプリントヘッドと互換性がある形態で動作させることができる。
【０１１４】
（ｂ）  発光サイリスタ２１０のカソードはグランドＧＮＤに接続されているので、従来において設ける必要のあったパワーＭＯＳトランジスタの搭載を不要にできる。それに加えて、多数の発光素子を複数の群に分けて各群毎に駆動する時、従来ではＮ個の群毎に十分に太い共通配線を設けることで、ＬＥＤプリントヘッド全体でＮ本の共通配線を要していたのに対して、本実施例１では、１本の共通グランド配線を設けるだけで良く、光プリントヘッド１３を構成するプリント基板の面積縮小や配線層の数の削減効果が得られる。
【０１１５】
（ｃ）  前記（ａ）及び（ｂ）の効果により、従来のＬＥＤプリントヘッドと比べて省スペースで低コストの光プリントヘッド１３を実現できる。
【０１１６】
（ｄ）  本実施例１の画像形成装置１によれば、発光サイリスタ２１０を用いた光プリントヘッド１３を採用しているので、スペース効率及び光取り出し効率に優れた高品質のプリンタ、コピー機等の画像形成装置１を提供することができる。即ち、発光サイリスタ２１０を用いた光プリントヘッド１３を搭載することにより、本実施例１のフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に、露光装置を数多く必要とするフルカラーの画像形成装置１において一層大きな効果が得られる。
【実施例２】
【０１１７】
本発明の実施例２では、実施例１の図９に示すゲート駆動用個別回路１４０に代えて、これとは構成の異なる個別回路が設けられ、その他のドライバＩＣを有する光プリントヘッド１３とこれを搭載した画像形成装置１の構成は、実施例１と同様であるので、以下、本実施例２の個別回路について説明する。
【０１１８】
（ゲート駆動用個別回路の構成）
図１５（ａ）〜（ｄ）は、実施例１の図９（ａ）〜（ｄ）に対応する図であって、本発明の実施例２におけるゲート駆動用個別回路を示す構成図であり、同図（ａ）はシンボル図、同図（ｂ）は同図（ａ）の回路構成図、同図（ｃ）は同図（ａ）の回路をＩＣとして実現した場合のチップ断面構造図、及び、同図（ｄ）は等価回路図である。
【０１１９】
図１５（ａ）、（ｂ）に示すように、本実施例２の個別回路１５０は、例えば、ＰＭＯＳ１５０ａにより構成され、このＰＭＯＳ１５０ａのドレインが第１端子Ａに接続され、ソース及びゲートが第２端子Ｂに接続されている。ＰＭＯＳ１５０ａのサブストレートは、ソースに接続されている。
【０１２０】
図１５（ｃ）には、ＰＭＯＳ１５０ａのチャネル方向に沿った断面図が示されている。ＰＭＯＳ１５０ａは、例えば、以下のような処理により作成される。
【０１２１】
図１のドライバＩＣ１００等が形成されているＰ型不純物を含んだチップ基材１５１上の所定箇所には、Ｎ型不純物の注入によりＮウェル領域１５２が形成されている。Ｎウェル領域１５２内には、Ｎ型不純物の拡散により形成されたサブストレートコンタクト領域１５３と、Ｐ型不純物の拡散により形成されたソース領域１５４及びドレイン領域１５５とが配置されている。ソース領域１５４及びドレイン領域１５５間上には、ポリシリコンから成るゲート１５６が形成されている。サブストレートコンタクト領域１５３及びＰ型ソース領域１５４は、第２端子Ｂに接続され、更に、Ｐ型ドレイン領域１５５及びゲート１５６が、第１端子Ａに接続されている。
【０１２２】
なお、図１５（ｃ）においては、図９（ｃ）と同様、図示を簡略化するために、ゲート酸化膜、コンタクトホール、バッシベ−ション保護膜等は、省略されて記載されている。各不純物拡散領域と接続されるメタル配線は、実線にて記載されている。
【０１２３】
図１５（ｄ）は、図１５（ｂ）のＰＭＯＳ１５０ａから成る個別回路１５０の等価回路である。個別回路１５０は、図１５（ｂ）のＰＭＯＳ１５０ａを有し、このＰＭＯＳ１５０ａのドレイン及びゲート側の第１端子Ａに、寄生ダイオード１５０ｂのアノードが接続され、この寄生ダイオード１５０ｂのカソードが、ＰＭＯＳ１５０ａのソース側の第２端子Ｂに接続されている。寄生ダイオード１５０ｂは、図１５（ｃ）のＰ型ドレイン領域１５５とＮウェル領域１５２との界面にできるＰＮ接合により形成されている。
【０１２４】
（ゲート駆動用個別回路の動作）
図１６は、実施例１の図１１に対応する図であって、図１５の個別回路１５０における電圧・電流特性を示すグラフである。この図１６の横軸は第１端子Ａを基準として第２端子Ｂに印加した電圧、縦軸は第２端子Ｂ及び第１端子Ａ間に流れる電流を示している。
【０１２５】
図１５（ａ）、（ｂ）の個別回路１５０において、ＰＭＯＳ１５０ａのゲートとドレインは接続されている。第１端子Ａ及び第２端子Ｂ間の印加電圧がＰＭＯＳ１５０ａのゲート・ソース間電圧となっており、第２端子Ｂの電位が第１端子Ａの電位を超えてＰＭＯＳ１５０ａの閾値電圧Ｖｔ以上となると、第２端子Ｂから第１端子Ａに向かう方向に電流が流れる。
【０１２６】
又、第２端子Ｂは、ＰＭＯＳ１５０ａのサブストレートに接続されてＮウェル１５２中のＮ型サブストレートコンタクト領域１５３と導通しており、ＰＭＯＳ１５０ａのドレインがＮウェル１５２内に設けられたＰ型ドレイン領域１５５と接続されているので、図１５（ｄ）の等価回路にて示すように、第１端子Ａ及び第２端子Ｂ間には寄生ダイオード１５０ｂを生じ、第１端子Ａがアノード、第２端子Ｂがカソードに相当している。そのため、第１端子Ａの電位が第２端子Ｂの電位よりも寄生ダイオード１５０ｂの順電圧Ｖｆを超えると、第１端子Ａから第２端子Ｂへ向かう方向に電流が流れる。この結果、図１６に示す電圧・電流特性が得られ、印加される電位の方向によりＰＭＯＳ１５０ａの閾値電圧Ｖｔや寄生ダイオード１５０ｂの順電圧Ｖｆに相当する電圧分を双方向にシフトするレベルシフト回路を構成していることが判る。
【０１２７】
このように、図１５の個別回路１５０においては、これを駆動する図７の共通バッファ１０６（＝１０６−１，１０６−２）の出力信号レベルを受け、第１端子Ａの電圧レベルがＨレベルにあって電源電圧ＶＤＤに略等しい（例えば、５Ｖ）を出力している時、第２端子Ｂはそれより順電圧Ｖｆ（例えば、０．６Ｖ）分低下した４．４Ｖを出力する。又、第１端子Ａの電圧レベルがＬレベルにあってグランド電位に略等しい（例えば、０Ｖ）を出力している時、第２端子Ｂはそれより閾値電圧Ｖｔ（例えば、１Ｖ）分電位上昇した１Ｖを出力することができる。そのため、個別回路１５０はこれを駆動するバッファ１０６のＨレベルとＬレベルの両方の論理状態を、図１の発光サイリスタ２１０のゲートに伝達することができる。
【０１２８】
（発光サイリスタが同時オンの場合の動作）
図１７（ａ）、（ｂ）は、実施例１の図１３（ａ）、（ｂ）に対応する図であって、複数の発光サイリスタ２１０が同時に点灯した場合の挙動を説明する図であり、図１及び図１５におけるゲート駆動用個別回路１５０と発光サイリスタ２１０の接続状態が示されている。この図１７においては、図１３と同様に、説明を簡略化するために２個の個別回路１５０−２，１５０−４（図１３の個別回路１４０−２，１４０−４に対応）及び２個の発光サイリスタ２１０−１，２１０−３のみが示されている。
【０１２９】
共通バッファ１０６−２は、発光サイリスタ２１０−１，２１０−３のオン制御に伴いその入力電圧がＬレベルになるので、図１７ではグランドＧＮＤに接続して示している。バッファ１０６−２の出力側は共通ゲート配線Ｇと接続され、この共通ゲート配線Ｇと個別回路１５０−２，１５０−４の第１端子Ａとが接続されている。
【０１３０】
各個別回路１５０−２，１５０−４の第２端子Ｂは、各発光サイリスタ２１０−１，２１０−３のゲートにそれぞれ個別に接続されている。各個別回路１５０−２，１５０−４は、ＮＭＯＳ１５０ａ及び寄生ダイオード１５０ｂにより構成されている。各発光サイリスタ２１０−１，２１０−３は、ＰＴＲ２１０ａ及びＮＴＲ２１０ｂにより構成されている。図１７（ｂ）において、Ｖｃｅ１は発光サイリスタ２１０−１内のＮＴＲ２１０ｂのコレクタ・エミッタ間電圧、Ｖｃｅ３は発光サイリスタ２１０−３内のＮＴＲ２１０ｂのコレクタ・エミッタ間電圧である。
【０１３１】
図１７（ｂ）は、複数の発光サイリスタ２１０−１，２１０−３が同時にオンしている状況を示しているが、図１５及び図１６で説明したように、本実施例２の構成を用いた個別回路１５０−２においては、発光サイリスタ２１０−１のターンオン指令のため、第２端子Ｂの電圧レベルをＬレベルにして発光サイリスタ２１０−１をオンさせた後には、この発光サイリスタ２１０−１のゲートから個別回路１５０−２の第２端子Ｂへ向かって流れ込む電流は、略ゼロとすることができる。このため、図１７（ｂ）においては、共通ゲート配線Ｇに接続されるバッファ１０６−２の影響は除外して考えることができ、図１７（ｂ）においてはバッファ１０６−２を破線にて記載している。
【０１３２】
例えば、発光サイリスタ２１０−１がオンしており、このアノードから駆動電流Ｉａｌが流入しているとする。この時、発光サイリスタ２１０−１におけるゲート電流Ｉｇの流れる経路として、破線矢印で示す経路を考える。
【０１３３】
駆動電流Ｉｇが流れると仮定すると、この駆動電流Ｉｇは発光サイリスタ２１０−１内のＰＴＲ２１０ａのエミッタ・ベース間を通り、個別回路１５０−２中のＰＭＯＳ１５０ａのソース・ドレイン間を通り略閾値電圧Ｖｔ分電位降下した後、共通ゲート配線Ｇを経由して、別の個別回路１５０−４中の寄生ダイオード１５０ｂを順方向に通り順電圧Ｖｆ分電位降下し、発光サイリスタ２１０−３中のＮＴＲ２１０ｂのコレクタ・エミッタ間を経由してグランドＧＮＤに流出する。そのため、発光サイリスタ２１０−１のゲートから、ゲート電流Ｉｇの流出側を見て積算した電位Ｖｇは、
Ｖｇ＝Ｖｔ＋Ｖｆ＋Ｖｃｅ３
となる。ところが、発光サイリスタ２１０−１中のＮＴＲ２１０ｂのコレクタ・エミッタ間電圧Ｖｃｅｌは、ゲート電圧Ｖｇの計算値よりも小さいので、発光サイリスタ２１０−１中のＰＴＲ２１０ａのベースを流れた電流Ｉｂは、破線矢印の経路を通ることなく、発光サイリスタ２１０−１中のＮＴＲ２１０ｂのコレクタ電流となって、自分自身のカソード電流Ｉｋとして合流することになる。
【０１３４】
図１及び図７から明らかなように、同時に点灯する発光サイリスタ２１０−１，２１０−３等において、これらのゲートには個別に個別回路１５０−２，１５０−４等が接続されており、発光サイリスタ２１０−１，２１０−３のゲート間は直接接続されないため、これらの発光サイリスタ２１０−１，２１０−３のゲート間を流れる電流成分は発生しないことになる。この結果、発光サイリスタ２１０−１，２１０−３に供給するアノード電流Ｉａ１，Ｉａ３は、全て発光サイリスタ２１０−１，２１０−３のアノード・カソード間を流れカソード電流Ｉｋとなり、アノード電流Ｉａ１，Ｉａ３とカソード電流Ｉｋは等しいので、発光サイリスタ２１０−１，２１０−３の発光出力は、アノード電流Ｉａ１，Ｉａ３のみにより変化させることができる。そのため、アノード電流Ｉａ１，Ｉａ３を調整することによって、その発光パワーを任意に調整することができる。
【０１３５】
このように本実施例２の構成においては、従来のＬＥＤを用いたＬＥＤプリントヘッドと同様に、その駆動電流により発光出力を調整することができる。それに加えて、従来において設ける必要のあったパワーＭＯＳトランジスタの搭載を不要にできて、省スペースで低コストの光プリントヘッド１３を実現できる。
【０１３６】
（実施例２の効果）
本実施例２によれば、発光素子として２端子のＬＥＤに替えて，発光サイリスタ２１０を用い、この発光サイリスタ２１０のゲートを駆動するゲート駆動回路（例えば、バッファ１０６）を１箇所に集約し、発光サイリスタ２１０のゲート毎にＰＭＯＳ１５０ａによるレベルシフト機能を有する個別回路１５０を介在させてゲート駆動を行える構成にしたので、同時駆動される発光サイリスタ間での干渉がなくなり、理想条件で駆動させることができ、実施例１とほぼ同様の効果が得られる。
【０１３７】
（変形例）
本発明は、上記実施例１、２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）〜（ｃ）のようなものがある。
【０１３８】
（ａ）  実施例において、光源として用いられる発光サイリスタ２１０に適用した場合について説明したが、本発明は、サイリスタをスイッチング素子として用い、このスイッチング素子に例えば直列に接続された他の素子（例えば、有機エレクトロルミネセンス素子（以下「有機ＥＬ素子」という。）、発熱抵抗体、表示素子等）への電圧印加制御を行う場合にも適用可能である。例えば、有機ＥＬ素子のアレイで構成される有機ＥＬプリントヘッドを供えたプリンタ、発熱抵抗体の列で構成されるサーマルプリンタ、表示素子の列を有する表示装置等において利用することができる。
【０１３９】
（ｂ）  更に、表示素子（例えば、列状あるいはマトリクス状に配列された表示素子）の駆動（即ち、電圧印加の制御）のためスイッチング素子としても用いられるサイリスタにも適用可能である。又、本発明は、３端子構造を備えたサイリスタの他、第１と第２の２つのゲート端子を備えた４端子サイリスタＳＣＳ（Silicon  Semiconductor  Controlled  Switch）の場合にも適用可能である。
【０１４０】
（ｃ）  実施例１、２における発光サイリスタ２１０としてＰＮＰＮ構造から成るＮゲート形のものを取り上げてその構成及び動作を説明したが、Ｐゲート形サイリスタの構成においても同様な構成で動作させることができるのはもちろん、ＰＮＰＮＰＮ構成のサイリスタであっても良く、その形態は種々の変形が可能である。
【図面の簡単な説明】
【０１４１】
【図１】本発明の実施例１の図２中の各プロセッサユニットにおける各光プリントヘッドを示す構成図である。
【図２】本発明の実施例１における画像形成装置を示す概略の構成図である。
【図３】図２中の光プリントヘッドの構成を示す概略の断面図である。
【図４】図３中の基板ユニットを示す斜視図である。
【図５】図２の画像形成装置１におけるプリンタ制御回路の構成を示すブロック図である。
【図６】図１中の発光サイリスタを示す構成図である。
【図７】図１中のドライバＩＣの詳細な構成を示すブロック図である。
【図８】図７中の駆動回路を示す回路図である。
【図９】図７中の個別回路を示す構成図である。
【図１０】図１及び図７の光プリントヘッドを用いた印刷動作を示すタイムチャートである。
【図１１】図９のゲート駆動用個別回路における電圧・電流特性を示すグラフである。
【図１２】発光サイリスタのターンオン過程を示す動作説明図である。
【図１３】複数の発光サイリスタが同時に点灯した場合の挙動を説明する図である。
【図１４】従来の比較例であるＬＥＤプリントヘッドを示す概略の構成図である。
【図１５】本発明の実施例２におけるゲート駆動用個別回路を示す構成図である。
【図１６】図１５の個別回路における電圧・電流特性を示すグラフである。
【図１７】複数の発光サイリスタが同時に点灯した場合の挙動を説明する図である。
【符号の説明】
【０１４２】
１      画像形成装置
１１      感光ドラム
１３      光プリントヘッド
１３ｃ      ロッドレンズアレイ
１００，１００Ａ，１００−１，１００−２，１００Ａ−１，１００Ａ−２      ドライバＩＣ
１１０，１１０−１〜１１０−９６      駆動回路
１０６，１０６−１，１０６−２      バッファ
１４０，１４０−１，１４０−２，１５０，１５０−１，１５０−２      個別回路
１４０ａ      ＮＭＯＳ
１５０ａ      ＰＭＯＳ
２００，２００−１，２００−２，      発光素子アレイ
２１０，２１０−１〜２１０−８      発光サイリスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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