(57)【要約】【課題】センサ部における光電変換効率の向上とリーク電流による暗電流の低減を図った固体撮像装置及びその製造方法を提供するものである。【解決手段】固体撮像装置は、ｐｎ接合型のセンサ部と、センサ部を画素分離する素子分離層と、素子分離層の下部及び端部を覆い、かつセンサ部の電荷蓄積領域に接する第１導電型の第１半導体領域と、端部が素子分離層の端部より内側に存し、かつ第１半導体領域の下部に接して電荷蓄積領域より下方のセンサ領域に接する第１導電型の第２半導体領域とを有する。【選択図】図４
2010028143.tif 000002
【特許請求の範囲】
【請求項１】
ｐｎ接合型のセンサ部と、
前記センサ部を画素分離する素子分離層と、
前記素子分離層の下部及び端部を覆い、かつ前記センサ部に接する第１導電型の第１半導体領域と、
端部が前記第１導電型の第１半導体領域の端部より内側に存し、かつ前記第１半導体領域の下部及び前記センサ部に接して、前記第１半導体領域の幅より狭い幅の第１導電型の第２半導体領域と
を有する固体撮像装置。
【請求項２】
前記センサ部が、
第１導電型の第３半導体領域と、
前記第１導電型の第３半導体領域の上に形成された高抵抗半導体領域と、
前記高抵抗半導体領域の表面に形成された第２導電型の電荷蓄積領域と
を有して構成され、
前記第１導電型の第２半導体領域が前記高抵抗半導体領域に接するように前記第１導電型の第３半導体領域に達して形成される
請求項１記載の固体撮像装置。
【請求項３】
前記第１導電型の第３半導体領域は第２導電型の半導体領域の所要の深さ位置に形成され、
前記高抵抗半導体領域が、前記第２導電型の半導体領域の前記第３半導体領域で分離された表面側の領域によって形成される
請求項２記載の固体撮像装置。
【請求項４】
高抵抗半導体領域が、前記分離された表面側の第２導電型の領域で形成される
請求項３記載の固体撮像装置。
【請求項５】
第２導電型の半導体領域に、ｐｎ接合型のセンサ部を形成すべき領域を画素分離する素子分離領域を形成する工程と、
前記素子分離層の下部及び端部を覆いかつ前記センサ部に接する第１導電型の第１半導体領域と、端部が前記第１導電型の第１半導体領域の端部より内側に存し、かつ前記第１半導体領域の下部及び前記センサ部を形成すべき領域に接して、前記第１半導体領域の幅より狭い幅の第１導電型の第２半導体領域を形成する工程と、
前記センサ部を形成すべき領域にｐｎ接合型のセンサ部を形成する工程と
を有する固体撮像装置の製造方法。
【請求項６】
前記センサ部を形成すべき領域を覆って前記素子分離層上に端部が存するレジストマスクを介して不純物をイオン注入して、前記素子分離層の端部より内方に端部が存する前記狭い幅の第１導電型の第２半導体領域を形成する工程と、
前記センサ部を形成すべき領域上を覆って端部が前記素子分離層の端部から離れたセンサ部側のレジストマスクを介して不純物をイオン注入して、前記素子分離層の下部及び端部を覆い、前記第１導電型の第２半導体領域の上部に接し前記第１導電型の第２半導体領域の幅より広い幅の第１導電型の第１半導体領域を形成する工程と、
前記センサ部を形成すべき領域に、前記第１導電型の第１半導体領域に接する第２導電型の電荷蓄積領域と、前記電荷蓄積領より下方の前記第１導電型の第２半導体領域に接するセンサ領域とを有するｐｎ接合型のセンサ部を形成する工程
を有する請求項５記載の固体撮像装置の製造方法。
【請求項７】
前記素子分離層下を含んで前記センサ部を形成すべき領域の全面に不純物をイオン注入して、前記第２導電型の半導体領域の所要の深さ位置に前記第１導電型の第２半導体領域の下部に接する第１導電型の第３半導体領域を形成し、前記第３半導体領域で分離された前記第２導電型の半導体領域の表面側の領域を高抵抗半導体領域とする工程と、
前記高抵抗半導体領域に前記第２導電型の電荷蓄積領域を形成する工程
を有する請求項５または６記載の固体撮像装置の製造方法。
【請求項８】
前記高抵抗半導体領域を第２導電型の半導体領域で形成する
請求項７記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、特にＭＯＳ型あるいはＣ−ＭＯＳ型の固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
固体撮像装置として、各単位画素がフォトダイオードによるセンサ部とスイッチング素子を有して構成され、光電変換によりセンサ部に蓄積された信号電荷を読み出して、これを電圧又は電流に変換して出力する、いわゆるＭＯＳ型、あるいはＣ−ＭＯＳ型の固体撮像装置が知られている。これらＭＯＳ型あるいはＣ−ＭＯＳ型の固体撮像装置は、例えば画素の選択を行うスイッチング素子や、信号電荷を読み出すスイッチング素子に、ＭＯＳトランジスタあるいはＣ−ＭＯＳトランジスタが用いられている。また、水平走査回路、垂直走査回路等の周辺回路にＭＯＳトランジスタあるいはＣ−ＭＯＳトランジスタが用いられ、スイッチング素子と一連の構成で製造を行うことができる利点を有している。
【０００３】
従来、センサ部を構成するフォトダイオードにｐｎ接合型トランジスタを用いたＭＯＳ型あるいはＣ−ＭＯＳ型の固体撮像装置においては、その各画素のセンサ部が選択酸化による素子分離層、いわゆるＬＯＣＯＳ（local oxidation of silicon）層によりＸＹマトリックス状に画素分離されて形成される。
【０００４】
図２２に示すように、センサ部となるフォトダイオード１は、例えばｎ型のシリコン半導体基板２にｐ型の半導体ウエル領域３を形成した後、選択酸化による素子分離層（ＬＯＣＯＳ層）４を形成し、次いで、薄い絶縁膜（例えばＳｉＯ2膜）５を介してｐ型半導体ウエル領域３の表面に例えばヒ素（Ａｓ）又はリン（Ｐ）等のｎ型不純物６をイオン注入しｎ型半導体層７を形成して作成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−９８１７６号公報
【特許文献２】特開平１０−３０８５０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、このようなセンサ部（フォトダイオード）１では、より光電変換効率を向上するために、空乏層を広げ、深い位置で光電変換された信号電荷をも利用できるようにすることが望まれている。
【０００７】
一方、センサ部となるフォトダイオード１の形成に際して、ｎ型不純物６をドープするには、前述の図２２に示すように、素子分離層４上で位置合せしたフォトレジスト層８で他領域を保護してイオン注入するために、素子分離層４の端部Ａにｐｎ接合が現われていた。素子分離層４の端部Ａには、応力で転位等の結晶欠陥の発生があることが知られている。従って、ｐｎ接合ｊに逆バイアスをかけて発生した空乏層が、この結晶欠陥のある素子分離層端の領域に来ると、その電界によりリーク電流が増加する。センサ部（フォトダイオード）１において、このリーク電流が増加すると、光が入射していない状態でも信号電荷が発生し、暗電流となる。この暗電流は、結晶欠陥により発生しているために、各センサ部１により発生量が異なり、画質上、むらとなって表われる。
【０００８】
本発明は、上述の点に鑑み、センサ部における光電変換効率の向上とリーク電流による暗電流の低減を図った固体撮像装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００９】
本発明に係る固体撮像装置は、ｐｎ接合型のセンサ部と、センサ部を画素分離する素子分離層と、素子分離層の下部及び端部を覆い、かつセンサ部に接する第１導電型の第１半導体領域と、端部が第１導電型の第１半導体領域の端部より内側に存し、かつ第１半導体領域の下部及びセンサ部に接して、第１半導体領域の幅より狭い幅の第１導電型の第２半導体領域とを有して構成される。
【００１０】
本発明の固体撮像装置では、第２半導体領域が、第１半導体領域の幅より狭い幅で形成されるので、センサ部の上記第２半導体領域に接する領域の面積が、センサ部の上記第１半導体領域に接する領域の面積より広がる。センサ部の面積が広がった分、さらに分光電変換効率が向上する。また、センサ部と素子分離層端との間に上記第１導電型の第１半導体領域が形成されるので、センサ部のｐｎ接合が素子分離層端から離れ、素子分離層端でのリーク電流の発生が抑えられ、即ち、素子分離層との界面での空乏化が防止され、この領域からのリーク電流の発生が抑えられ、暗電流が低減する。
【００１１】
本発明に係る固体撮像装置の製造方法は、第２導電型の半導体領域に、ｐｎ接合型のセンサ部を形成すべき領域を画素分離する素子分離領域を形成する工程と、素子分離層の下部及び端部を覆い、かつセンサ部に接する第１導電型の第１半導体領域と、端部が第１導電型の第１半導体領域の端部より内側に存しかつ第１半導体領域の下部及びセンサ部を形成すべき領域に接して、第１半導体領域の幅より狭い幅の第１導電型の第２半導体領域を形成する工程と、センサ部を形成すべき領域にｐｎ接合型のセンサ部を形成する工程とを有する。
【００１２】
本発明の固体撮像装置の製造方法では、素子分離層を覆う第１導電型の第１半導体領域に対して、第１半導体領域の幅より狭い幅の第１導電型の第２半導体領域を形成するので、センサ部の第１半導体領域に接する領域の面積より、センサ部の第２半導体領域に接する領域の面積が広がる。面積が広がった分、光電変換効率の向上したセンサ部が形成される。また、第１半導体領域は素子分離層を覆って形成するので、センサ部のｐｎ接合が素子分離層端から離れ、暗電流が低減したセンサ部が形成される。
【発明の効果】
【００１３】
本発明に係る固体撮像装置によれば、センサ部における光電変換効率を向上することができ、高感度化が図られると共に、リーク電流による暗電流が低減した固体撮像装置を提供できる。
【００１４】
上記固体撮像装置において、センサ部が、第１導電型の第３半導体領域と、第３半導体領域の上に形成された高抵抗半導体領域と、高抵抗半導体領域の表面に形成された第２導電型の前記電荷蓄積領域とを有して構成されるときは、空乏層の広がり深さを大きくし、センサ部における光電変換効率をさらに向上することができる。
【００１５】
上記固体撮像素子において、第３半導体領域が、第２導電型の半導体領域の所要の深さ位置に形成され、高抵抗半導体領域が、第２導電型の半導体領域の第３半導体領域で分離された表面側の領域によって形成されるときは、センサ部の第３半導体領域との間で形成されるｐｎ接合の位置が深くなり、空乏層の広がり深さが大きくなり、センサ部における光電変換効率が向上する。
【００１６】
本発明の固体撮像装置の製造方法によれば、センサ部における光電変換効率を向上することができ、高感度化が図られると共に、リーク電流による暗電流が低減した固体撮像装置を製造することができる。
【００１７】
上記固体撮像装置の製造方法において、第２導電型の半導体領域の所要の深さ位置に、第１導電型の第３半導体領域を形成し、第３半導体領域で分離された上記半導体領域の表面側の領域を高抵抗半導体領域とし、この高抵抗半導体領域に電荷蓄積領域を形成するときは、空乏層の広がり深さを大きくすることができる。従って、暗電流が低減し、より光電変換効率が向上した固体撮像装置を製造することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る固体撮像装置の一実施の形態を示す構成図である。
【図２】本発明の固体撮像装置に適用される単位画素の他の例を示す構成図である。
【図３】本発明の固体撮像装置に適用される単位画素の他の例を示す構成図である。
【図４】本発明に係る固体撮像装置のセンサ部の一実施の形態を示す要部の断面図である。
【図５】本発明に係る固体撮像装置のセンサ部の他の実施の形態を示す断面図である。
【図６】本発明に係る固体撮像装置のセンサ部の他の実施の形態を示す断面図である。
【図７】Ａ〜Ｄ   図５、図６のセンサ部の製造工程図である。
【図８】本発明に係る固体撮像装置のセンサ部の他の実施の形態を示す要部の断面図である。
【図９】Ａ〜Ｃ   図８のセンサ部の製造工程図である。
【図１０】Ｄ〜Ｅ   図８のセンサ部の製造工程図である。
【図１１】Ａ 本発明に係るセンサ部を備えた固体撮像装置の一例を示す要部の平面図である。Ｂ その単位画素の等価回路図である。
【図１２】本発明の説明に供する図８に係るセンサ部を有する場合の図１１のＢ−Ｂ線上の断面図である。
【図１３】本発明の説明に供する図６に係るセンサ部を有する場合の図１１のＢ−Ｂ線上の断面図である。
【図１４】Ａ〜Ｃ   固体撮像装置の周辺回路を構成するＣ−ＭＯＳトランジスタの製造工程図である。
【図１５】本発明に係る固体撮像装置のセンサ部の他の実施の形態を示す要部の断面図である。
【図１６】本発明に係る固体撮像装置のセンサ部の他の実施の形態を示す断面図である。
【図１７】本発明に係る固体撮像装置のセンサ部の他の実施の形態を示す断面図である。
【図１８】本発明に係る固体撮像装置のセンサ部の他の実施の形態を示す断面図である。
【図１９】Ａ〜Ｂ   本発明に係るトレンチ素子分離されたセンサ部の製造方法の一例の製造工程図である。
【図２０】Ａ〜Ｃ   本発明に係るトレンチ素子分離されたセンサ部の製造方法の他の例の製造工程図である。
【図２１】Ａ〜Ｃ   本発明に係るトレンチ素子分離されたセンサ部の製造方法の他の例の製造工程図である。
【図２２】従来例に係る固体撮像装置のセンサ部の要部の断面図である。
【発明を実施するための形態】
【００１９】
図１は、本発明の実施の形態に係る例えばＣ−ＭＯＳ型の固体撮像装置の一例の構成を示す。
【００２０】
この固体撮像装置１０は、光電変換を行うフォトダイオード（即ちｐｎ接合型のセンサ部）１１と画素を選択する垂直選択用スイッチ素子（例えばＭＯＳトランジスタ）１３と読み出し用スイッチ素子（例えばＭＯＳトランジスタ）１２とによって構成された単位画素１４がマトリックス状に複数配列されて成る撮像領域と、各行毎に垂直選択用スイッチ素子１３の制御電極（いわゆるゲート電極）が共通に接続された垂直選択線１５に垂直走査パルスφＶ〔φＶ1 ，‥‥φＶm，‥‥φＶm+k ，‥‥〕を出力する垂直走査回路１６と、各列毎に読み出し用スイッチ素子１２の主電極が共通に接続された垂直信号線１７と、各列毎に垂直選択用スイッチ素子１３の主電極に接続された読み出しパルス線１８と、垂直信号線１７と水平信号線１９に主電極が接続された水平スイッチ素子（例えばＭＯＳトランジスタ）２０と、水平スイッチ素子２０の制御電極（いわゆるゲート電極）と読み出しパルス線１８に接続された水平走査回路２１と、水平信号線１９に接続されたアンプ２２により構成される。
【００２１】
各単位画素１４では、読み出し用スイッチ素子１２の一方の主電極がフォトダイオード１１に接続され、その他方の主電極が垂直信号線１７に接続される。また、垂直選択用スイッチ素子１３の一方の主電極が読み出し用スイッチ素子１２の制御電極（いわゆるゲート電極）に接続され、その他方の主電極が読み出しパルス線１８に接続され、その制御電極（いわゆるゲート電極）が垂直選択線１５に接続される。
【００２２】
水平走査回路２１から各水平スイッチ素子２０の制御電極（いわゆるゲート電極）に水平走査パルスφＨ〔φＨ1 ，‥‥φＨn ，φＨn+1 ，‥‥〕が供給されると共に、各読み出しパルス線１８に水平読み出しパルスφＨR 〔φＨR 1 ，‥‥φＨR n ，φＨR n+1 ，‥‥〕が供給される。
【００２３】
この固体撮像装置１０の基本動作は次のようになる。垂直走査回路１６からの垂直走査パルスφＶm と、水平走査回路２１からの読み出しパルスφＨR n を受けた垂直選択用スイッチ素子１３が、それらのパルスφＶm ，φＨR n の積のパルスを作り、この積のパルスで読み出し用スイッチ素子１２の制御電極を制御して、フォトダイオード１１で光電変換された信号電荷を垂直信号線１７に読み出す。この信号電荷は、水平映像期間中に、水平走査回路２１からの水平走査パルスφＨn により制御された水平スイッチ素子２０を通して水平信号線１９に出て、これに接続されたアンプ２２により信号電圧に変換されて出力される。
【００２４】
尚、単位画素１４の構成としては、上例に限らず、例えば図２、図３、その他等の種々の構成を採り得る。図２では、単位画素１４が、フォトダイオード１１と之に接続された読み出し用ＭＯＳトランジスタ１２で構成され、読み出し用ＭＯＳトランジスタ１２の他方の主電極が垂直信号線１７に接続されると共に、そのゲート電極が垂直選択線に接続される。
【００２５】
図３では、単位画素１４が、フォトダイオード１１と、読み出し用ＭＯＳトランジスタ２１と、ＦＤ（フローティングディフージョン）アンプＭＯＳトランジスタ２２と、ＦＤリセットＭＯＳトランジスタ２３と、垂直選択用ＭＯＳトランジスタ２４で構成される。そして、読み出し用ＭＯＳトランジスタ２１の一方の主電極がフォトダイオード１１に接続されると共に他方の主電極がＦＤリセットＭＯＳトランジスタ２３の一方の主電極に接続される、ＦＤリセットＭＯＳトランジスタ２３の他方の主電極と垂直選択用ＭＯＳトランジスタ２４の一方の主電極間にＦＤアンプＭＯＳトランジスタ２２が接続され、ＦＤアンプＭＯＳトランジスタ２２のゲート電極が、読み出し用ＭＯＳトランジスタ２１とＦＤリセットＭＯＳトランジスタ２３の接続中点であるＦＤ（フローティングディフージョン）部に接続される。読み出し用ＭＯＳトランジスタ２１のゲート電極は垂直読み出し線２５に接続され、ＦＤリセットＭＯＳトランジスタ２３の他方の主電極が電源ＶＤＤに接続されると共にそのゲート電極が水平リセット線２８に接続され、垂直選択用ＭＯＳトランジスタ２４の他方の主電極が垂直信号線２６に接続され、そのゲート電極が垂直選択線２７に接続される。
【００２６】
図４に、かかる固体撮像装置１０におけるセンサ部１１の一実施の形態を示す。本実施の形態に係るセンサ部（フォトダイオード）１１１は、第２導電型、例えばｎ型のシリコン半導体基板３１に第１導電型の例えばｐ型の第１の半導体ウエル領域３２を形成し、この第１のｐ型半導体ウエル領域３２上に高抵抗半導体領域、例えば低濃度のｎ型半導体領域３３を形成し、センサ部１１１を画素分離するように形成した選択酸化による素子分離層（即ちＬＯＣＯＳ層）３４下に、第１のｐ型半導体ウエル領域３２に達する第２のｐ型半導体ウエル領域３５を形成し、素子分離層３４で区画された低濃度のｎ型半導体領域３３の表面に高濃度のｎ型半導体領域３６を形成して、低濃度のｎ型半導体領域３３と第１のｐ型半導体ウエル領域３２間でｐｎ接合ｊを形成し、動作時に、センサ部の空乏層が第１のｐ型半導体ウエル領域３２まで広がるように構成される。
【００２７】
ここで、第１のｐ型半導体ウエル領域３２は、基板３１の所定深さ位置に形成され、この第１のｐ型半導体ウエル領域３２で２分され基板３１の表面側の領域で低濃度のｎ型半導体領域３３が形成される。また、高濃度のｎ型半導体領域３６が実質的な電荷蓄積領域となる。なお、センサ部１１１のｎ型半導体領域３６の絶縁膜（例えばＳｉＯ2 膜）３７との界面に、高濃度のｐ型半導体領域３８を形成するようにしたセンサ構造とすることもできる。センサ部１１１のｐｎ接合ｊは、高濃度のｎ型半導体領域３６と高濃度のｐ型半導体領域３８との間、低濃度のｎ型半導体領域３３と第２のｐ型半導体ウエル領域３５との間にも形成される。
【００２８】
この第２のｐ型半導体ウエル領域３５は、例えば周辺回路のＣ−ＭＯＳトランジスタにおけるｐ型半導体ウエルと同時に形成することができる。Ｃ−ＭＯＳトランジスタは、図１４に示すように、ｎ型半導体基板５１の上面に選択酸化によるフィールド絶縁層（いわゆる素子分離層）５２を形成した後、フォトレジスト層５３をマスクに一方の素子形成領域に例えばボロン等のｐ型不純物５４をイオン注入してｐ型半導体ウエル領域５５を形成する（同図Ａ参照）。
【００２９】
次に、ｐ型半導体ウエル領域５５上及び他の素子形成領域であるｎ型半導体基板５１上に夫々ゲート絶縁膜５６を介して例えば多結晶シリコンによるゲート電極５７を形成する（同図Ｂ参照）。次に、夫々のゲート電極５７をマスクにセルファラインによって、ｐ型半導体ウエル領域５５にｎ型不純物をイオン注入してｎ型のソース領域５８Ｓ及びドレイン領域５８Ｄを形成してｎチャネルＭＯＳトランジスタ５９を形成し、またｎ型半導体基板５１にｐ型不純物をイオン注入してｐ型のソース領域６１Ｓ及びドレイン領域６１Ｄを形成してｐチャネルＭＯＳトランジスタ６２を形成し、Ｃ−ＭＯＳトランジスタを得る。このフィールド絶縁層５２を形成した後、ｐ型半導体ウエル領域５５を形成するようにした工程を、レトログレートｐウエルプロセスと云われている。
【００３０】
上述の図４における第２のｐ型半導体ウエル領域３５は、この図１４のｐ型半導体ウエル領域５５と同時に形成することができ、製造工程を増すことなく、後述する空乏層の広がりを深くして光電変換効率を向上したセンサ部１１１の形成が可能となる。また、図１４に示すように、素子分離層３４を形成した後、第２のｐ型半導体ウエル領域３５を形成するので、センサ形成領域を除く素子分離層３４下に第２のｐ型半導体ウエル領域３５を素子分離層形成時の熱処理による拡散の影響を受けずに選択的に形成することが可能となる。
【００３１】
本実施の形態に係るセンサ部１１１を有する固体撮像装置１０によれば、センサ領域を除く素子分離層３４下のみに選択的に第１のｐ型半導体ウエル領域３２に達する第２のｐ型半導体ウエル領域３５を形成し、高濃度のｎ型半導体領域３６及び低濃度のｎ型半導体領域３３と、第１のｐ型半導体ウエル領域３２とによりｐｎ接合を形成してフォトダイオード、即ちセンサ部１１１を形成することにより、動作時に、センサ部１１１における空乏層の広がり深さが大きくなり、深い位置で光電変換された信号電荷をも電荷蓄積領域となるｎ型半導体領域３６に蓄積することができる。従って、光電変換効率が増加し、より高感度の固体撮像装置が得られる。
【００３２】
図５に、本発明に係るセンサ部１１（図１参照）の他の実施の形態を示す。本実施の形態に係るセンサ部（フォトダイオード）１１２は、光電変換効率の向上とリーク電流による暗電流の低減を図ったものである。このセンサ部１１２は、前述と同様に、第２導電型、例えばｎ型の半導体基板３１に第１導電型の例えばｐ型の第１の半導体ウエル領域３２を形成し、この第１のｐ型半導体ウエル領域３２上に低濃度のｎ型半導体領域３３を形成し、選択酸化による素子分離層３４により画素分離された低濃度のｎ型半導体領域３３の表面に高濃度のｎ型半導体領域３６を形成し、低濃度のｎ型半導体領域３３と第１のｐ型半導体ウエル領域３２との間でｐｎ接合ｊを形成し、動作時にセンサ部の空乏層が第１の半導体ウエル領域３２まで広がるように構成される。
【００３３】
そして、本実施の形態では、特に、画素分離するための素子分離層３４下に、第１のｐ型半導体ウエル領域３２に達する第２のｐ型半導体ウエル領域３５１を形成すると同時に、この第２のｐ型半導体ウエル領域３５１の一部３５１ａを、センサ部の実質的な電荷蓄積領域となるｎ型半導体領域３６と素子分離層３４との間に延長して構成される。ｐ型半導体ウェル領域３５１は、素子分離領域３６の端部及び下部を覆って画素領域側、つまりセンサ部側に張出して形成される。
【００３４】
即ち、第２のｐ型半導体ウエル領域３５１の終端は、素子分離層３４の端部から離れたセンサ側に存するように形成され、センサ部１１２の電荷蓄積領域であるｎ型半導体領域３６の端部は第２のｐ型半導体ウエル領域の延長部３５１ａと接するようになされる。センサ部１１２のｐｎ接合ｊは、両ｎ型半導体領域３３，３６と第２のｐ型半導体ウエル領域の延長部３５１ａとの間でも形成される。
【００３５】
図７Ａ〜Ｃに、センサ部１１２の製造方法を示す。先ず、図７Ａに示すように、ｎ型の半導体基板３１の表面に選択酸化となる素子分離層３４を形成した後、基板３１のセンサ部を形成すべき領域を覆って素子分離層３４の端部から離れたセンサ部側（フォトダイオードのアクティブ領域上）にレジスト端４１ａが存するような所定パターンのフォトレジスト層４１を形成し、このフォトレジスト層４１をマスクにｐ型不純物４２をイオン注入して第２のｐ型半導体ウエル領域３５１を形成する。この第２のｐ型半導体ウエル領域３５１は、その終端、即ち延長部３５１ａの終端が素子分離層３４の端部より離れたセンサ部を形成すべき領域側に形成されることになる。
【００３６】
次に、図７Ｂに示すように、フォトレジスト層４１を剥離した後、素子分離層３４下を含んでセンサ部を形成すべき領域の全面にｐ型不純物４３をイオン注入して、基板３１の所定深さ位置に、第２のｐ型半導体ウエル領域３５１の下部に接する第１のｐ型半導体ウエル領域３２を形成する。この第１のｐ型半導体ウエル領域３２の形成によって、第１のｐ型半導体ウエル領域３２、第２のｐ型半導体ウエル領域３５１によって囲われた領域に、基板３１の分離された一部で構成される低濃度のｎ型半導体領域３３が形成される。
【００３７】
次に、図７Ｃに示すように、センサ部形成領域以外の他部上にフォトレジスト層４４を形成し、ｎ型不純物４５をイオン注入し、低濃度のｎ型半導体領域３３の表面に電荷蓄積領域となる高濃度のｎ型半導体領域３６を形成する。そして、このｎ型半導体領域３３と第１の半導体ウエル領域３２との間、両ｎ型半導体領域３６，３３と第２のｐ型半導体ウエル領域の延長部３５１ａとの間にｐｎ接合ｊが形成されてなる目的のフォトダイオード、即ちセンサ部１１２を形成する。
【００３８】
ここで、各領域の不純物濃度は次の通りである。第２の半導体ウエル領域３５１＞ｎ型半導体領域３６。ｎ型半導体領域３６＞ｎ型半導体領域３３。
【００３９】
上述のセンサ部１１２を備えた本実施の形態に係る固体撮像装置によれば、第２のｐ型半導体ウエル領域（いわゆるチャネルストップ領域）３５１を、素子分離層３４の端部よりセンサ部側に延長して形成することにより、センサ部１１２を形成するフォトダイオードのｐｎ接合を、転位等の結晶欠陥が存在する素子分離層３４端、即ち素子分離層３４端の近傍の半導体領域から離すことができ、ｐｎ接合に逆バイアスをかけたときに、空乏層を素子分離層３４端から離れた位置に発生させることができる。従って、素子分離層３４端付近でのリーク電流の発生が抑制され、暗電流が低減する。
【００４０】
さらに、このセンサ部１１２は、前述の図４と同様に、第２の半導体ウエル領域３５１によって、フォトダイオードを構成する一方のｎ型半導体領域が、領域３６及び３３で形成され、空乏層の広がり深さが大きくなり、光電変換効率を高めることができる。従って、暗電流が低減し、かつ高感度の固体撮像装置が得られる。
【００４１】
図７Ａ〜Ｃの製造方法によれば、素子分離層３４を形成した後、イオン注入で第２のｐ型半導体ウエル領域３５１を形成するので、素子分離層３４の形成の際の熱処理の影響を受けず、即ち、第２のｐ型半導体ウエル領域３５１は再拡散されずに位置精度よく形成できる。また、素子分離層３４端から離れたセンサ部側に延長部３５１ａを有する第２のｐ型半導体ウエル領域３５１の形成の際にも、素子分離層３４との位置合せも容易となり、第２のｐ型半導体ウエル領域３５１を容易且つ正確に形成できる。また、本実施の形態では、この第２のｐ型半導体ウエル領域３５１は、前述の図１４に示す周辺回路のＣ−ＭＯＳトランジスタの製造に際してのｐ型ウエル領域５５と同時形成できるので、製造工程数が増加することがない。
【００４２】
図６に、本発明に係るセンサ部１１（図１参照）の他の実施の形態を示す。本実施の形態に係るセンサ部（フォトダイオード）１１３は、前述の図５のセンサ構造に、さらにその電荷蓄積領域となるｎ型半導体領域３６と表面の絶縁膜３７との間に、第２のｐ型半導体ウエル領域３５１に接するように、高濃度のｐ型半導体領域３８を形成して構成される。その他の構成は、図５と同様であるので、対応する部分には同一符号を付して重複説明は省略する。
【００４３】
このセンサ部１１３は、前述の図７Ｃのｎ型半導体領域３６をイオン注入で形成した後、図７Ｄに示すように、さらにｐ型不純物４６をイオン注入してｎ型半導体領域３６の表面にｐ型半導体領域３８を形成するようにして製造できる。
【００４４】
本実施の形態に係るセンサ部１１３を備えた固体撮像装置によれば、ｎ型半導体領域３６の表面にさらにｐ型半導体領域３８を有するセンサ構造とすることにより、図示さぜるも読み出し用ＭＯＳトランジスタのゲート端以外のｐｎ接合を全てバルク中に設けることができる。即ち、このセンサ部１１３では、図５のセンサ部１１２における効果に加えて、さらに空乏層がセンサ部表面の絶縁膜３７との界面、従ってＳｉ−ＳｉＯ2 界面からも離れた位置に来るため、より暗電流の低減が図れる。
【００４５】
図８に、本発明に係るセンサ部１１（図１参照）の他の実施の形態を示す。本実施の形態に係るセンサ部（フォトダイオード）１１４は、前述と同様に、第２導電型、例えばｎ型の半導体基板３１に第１導電型の例えばｐ型の第１の半導体ウエル領域３２を形成し、この第１のｐ型半導体ウエル領域３２上に低濃度のｎ型半導体領域３３を形成し、選択酸化による素子分離層３４により画素分離された低濃度のｎ型半導体領域３３の表面に高濃度のｎ型半導体領域３６を形成し、低濃度のｎ型半導体領域３３と第１のｐ型半導体ウエル領域３２との間でｐｎ接合ｊを形成し、動作時にセンサ部の空乏層が第１のｐ型半導体ウエル領域３２まで広がるように構成される。
【００４６】
そして、本実施の形態では、特に、画素分離するための素子分離層３４下に、素子分離層３４の端部より内方に端部３５２ａを有し第１のｐ型半導体ウエル領域３２に達する第２のｐ型半導体ウエル領域３５２を形成すると共に、素子分離層３４の端部とセンサ部１１４の電荷蓄積領域となるｎ型半導体領域３６との間に、ｐ型半導体領域、いわゆるｐ型プラグ領域３９を形成して構成される。このｐ型プラグ領域３９は、第２のｐ型半導体ウエル領域３５２に接続するように形成される。さらに、図８では、ｎ型半導体領域３６の表面に、一部がｐ型プラグ領域３９に接するように高濃度のｐ型半導体領域３８が形成される。なお、センサ部１１４のｐｎ接合ｊは、ｎ型半導体領域３６，３３とｐ型半導体領域３８、第２のｐ型半導体ウエル領域３５２、ｐ型プラグ領域３９との間にも形成される。第２の半導体ウェル領域３５２は、図８から明らかなように、その端部が素子分離層３４の下部及び端部を覆うｐ型プラグ領域３９の端部より内側に存して、ｐ型プラグ領域３９の幅より狭い幅で形成される。
【００４７】
図９及び図１０に、このセンサ部１１４の製造方法を示す。先ず、図９Ａに示すように、ｎ型の半導体基板３１の表面に選択酸化による素子分離層３４を形成した後、センサ部を形成すべき領域上を覆って素子分離層３４上に端部６４ａが存する所定パターンのフォトレジスト層６４を形成し、このフォトレジスト層６４をマスクにｐ型不純物４２をイオン注入して第２のｐ型半導体ウエル領域３５２を形成する。この第２のｐ型領域ウエル領域３５２は、その端部３５２ａが素子分離層３４の端部より内方に位置して形成される。この第２のｐ型半導体ウエル領域３５２は、前述と同様に周辺回路のＣ−ＭＯＳトランジスタのｐ型半導体ウエル領域５５と同時工程で形成される。
【００４８】
次に、図９Ｂに示すように、フォトレジスト層６４を剥離後、素子分離層３４下を含んでセンサ部を形成すべき領域の全面にｐ型不純物４３をイオン注入して基板３１の所定深さ位置に、第２のｐ型半導体ウエル領域３５２の下部に接する第１のｐ型半導体ウエル領域３２を形成する。この第１のｐ型半導体ウエル領域３２の形成によって、第１のｐ型半導体ウエル領域３２、第２のｐ型半導体ウエル領域３５２によって囲われた領域に、基板３１の分離された一部で構成される低濃度のｎ型半導体領域３３が形成される。
【００４９】
次に、図９Ｃに示すように、センサ部を形成すべき領域上を覆ってその端部６５ａが素子分離層３４の端部から離れたセンサ部側（フォトダイオードのアクティブ領域上）に存するような所定パターンのフォトレジスト層６５を形成し、このフォトレジスト層６５をマスクしてｐ型不純物６６をイオン注入してｐ型プラグ領域３９を形成する。このｐ型プラグ領域３９は、その終端が素子分離層３４の端部より離れたセンサ部形成領域側に存するように、即ち素子分離層３４端よりセンサ部形成領域側にはみ出して形成される。
【００５０】
次に、図１０Ｄに示すように、センサ部形成領域以外の他部上に、フォトレジスト層４４を形成し、ｎ型不純物４５をイオン注入して低濃度のｎ型半導体領域３３の表面に電荷蓄積領域となる高濃度のｎ型半導体領域３６を形成する。
【００５１】
続いて、図１０Ｅに示すように、ｐ型不純物４６をイオン注入してｎ型半導体領域３６の表面にｐ型プラグ領域３９に接するように高濃度のｐ型半導体領域３８を形成する。このようにして、ｎ型半導体領域３６，３３と第１のｐ型半導体ウエル領域３２とによって主たるｐｎ接合ｊが形成されてなる目的のフォトダイオード、即ちセンサ部１１４が得られる。
【００５２】
ここで、各領域の不純物濃度は次の通りである。ｐ型半導体領域３８＞ｎ型半導体領域３６。ｐ型半導体ウエル領域３５２＞ｎ型半導体領域３３。ｐ型プラグ領域３９＞ｎ型半導体領域３６。
【００５３】
本実施の形態に係るセンサ部１１４を備えた固体撮像装置によれば、選択酸化による素子分離層３４の端部とセンサ部１１４の電荷蓄積領域となるｎ型半導体領域３６との間にｐ型プラグ領域（チャネルストップ領域となる）３９を形成することにより、センサ部１１４を構成するフォトダイオードのｐｎ接合を、転位等の結晶欠陥が存在する素子分離層３４端、即ち素子分離層３４端付近の半導体領域から離すことができ、ｐｎ接合に逆バイアスをかけたときに、空乏層を素子分離層３４から離れた位置に発生させることができる。また、図８に示すように、ｐ型半導体ウェル領域３５２が、素子分離層３４の端部より内側に形成され、ｐ型半導体ウェル領域３５２の幅が実質的にｐ型プラグ領域３９の幅より狭くなる。この構成によって、高抵抗半導体領域３３の面積が電荷蓄積領域３６の面積より大きくなり、高抵抗半導体領域３３の面積が広がった分、センサ部１１４での光電変換効率をより向上することができる。従って、素子分離層３４端付近でのリーク電流の発生を抑制し、暗電流を低減することができる。同時に、前述と同時に空乏層の広がり深さが大きくなり、光電変換効率を高めることができる。
【００５４】
また、第２のｐ型半導体ウエル領域３５２を素子分離層３４の内方に形成し、素子分離層３４の端部とセンサ部１１４のｎ型半導体領域３６との間にｐ型プラグ領域３９を形成した構成とするときは、読み出し用ＭＯＳトランジスタのゲート端とｐ型プラグ領域３９の端部との間の距離をより正確に設定することが可能になる。
【００５５】
即ち、図８のセンサ構造を図６のセンサ構造と比較する。図８のセンサ部１１４の断面構造及び図６のセンサ部１１３の断面構造を、夫々図１１Ａの撮像領域の要部を示す平面図のＡ−Ａ線上の断面構造とすると、図１１の読み出し用ＭＯＳトランジスタのゲート電極７１上を通るＢ−Ｂ線上の断面構造は、センサ部１１４の場合には図１２に示す如くなり、センサ部１１３の場合は図１３に示す如くなる。なお、図１１Ｂは図１１Ａにおける単位画素の等価回路を示す。図１１Ａの平面図において、斜線部分は選択酸化による素子分離層３４を示し、３４ａは素子分離層端を示す。逆斜線部分は、第２のｐ型半導体ウエル領域３５１の延長部３５１ａ又はｐ型プラグ領域３９を示す。１２は読み出し用ＭＯＳトランジスタ、７１はそのＬ字状に形成された読み出しゲート電極を示す。１３は垂直選択用ＭＯＳトランジスタで、そのゲート電極は垂直選択線１５に接続されている。１７１〜１７４は、各コンタクト部を示す。垂直信号線１７と読み出し用ＭＯＳトランジスタ１２を構成する一方のソース・ドレイン領域７３とがコンタクト部１７１で接続され、そのゲート電極７１が図示せざる配線（例えばＡｌ配線）及びコンタクト部１７２及び１７３を介して垂直選択用ＭＯＳトランジスタ１３の一方のソース・ドレイン領域に接続される。垂直選択用ＭＯＳトランジスタ１３の他方のソース・ドレイン領域はコンタクト部１７４を介して読み出しパルス線１８に接続される。
【００５６】
図１２及び図１３の断面構造において、読み出し用ＭＯＳトランジスタ１２を構成するゲート電極７１直下のチャネル領域７２は低濃度のｐ型不純物が導入される。７７はＳｉＯ2 等によるゲート絶縁膜、７４はＳｉＯ2 等によるサイドウォールを示す。
【００５７】
センサ部１１２の構成の場合、図１３に示すように、形状が残らないイオン注入工程、即ち第２のｐ型半導体ウエル領域３５１のイオン注入工程が先に行われるため、素子分離層３４に対して第２のｐ型半導体ウエル領域３５１をマスク合わせし、素子分離層３４に対してゲート電極７１をマスク合わせして夫々第２のｐ型半導体ウエル領域３５１及びゲート電極７１を形成している。このため、第２の半導体ウエル領域３５１とゲート電極７１を直接位置合せすることができない。
【００５８】
即ち、図１３に示すように、第２のｐ型半導体ウエル領域３５１及びゲート電極７１の形成の際のマスク合せは、夫々形状として残る素子分離層３４の端部を基準点ｐとして行われるために、夫々の距離ｄ1 ，ｄ2 に合せずれによるばらつきが生じ、精度を必要とするゲート電極７１と第２のｐ型半導体ウエル領域３５１間の距離Ｄ1 の精度が落ち、ロット間の特性ばらつきが大きくなる懼れがある。
【００５９】
これに対し、センサ部１１４の構成の場合、図１２に示すように、読み出しゲート電極７１を形成した後、このゲート電極７１端Ｑを基準にイオン注入でｐ型プラグ領域３９を形成するので、ゲート電極７１とｐ型プラグ領域３９間のマスク合せ精度が向上し、ゲート電極７１とｐ型プラグ領域３９間の距離Ｄ2 の精度が向上する。これにより、合せマージンを減らして、センサ部の開口面積を拡げることができる。また、ロット間の特性ばらつきを減らすことができる。
【００６０】
なお、図８、図１２のセンサ部１１４の構成では、ｎ型半導体領域３６の表面にｐ型半導体領域３８を形成し、ゲート端以外のｐｎ接合を全てバルク中に設けるようにして暗電流の更なる低減を図るようにしたが、その他、このｐ型半導体領域３８を省略した構成とすることもできる。
【００６１】
図１５に、本発明に係るセンサ１１（図１参照）のさらに他の実施の形態を示す。本実施の形態に係るセンサ部１１５は、第２導電型、例えばｎ型の半導体基板３１に第１導電型の例えばｐ型の半導体ウエル領域８１を形成した後、選択酸化による素子分離層３４を形成し、素子分離された領域に電荷蓄積領域となるｎ型半導体領域８２を形成してこのｎ型半導体領域８２とｐ型半導体ウエル領域８１間にｐｎ接合を形成してフォトダイオードを形成すると共に、素子分離層３４の端部及び下部を覆うように、ｎ型半導体領域８２と素子分離層３４端との間にｐ型プラグ領域３９を形成して構成される。このセンサ部１１５は、前述の図２２の構成にｐ型プラグ領域３９を付加した構成である。
【００６２】
かかるセンサ部１１５を備えた固体撮像装置においても、ｎ型半導体領域８２と素子分離層３４との間にｐ型プラグ領域３９を形成することによって、素子分離層３４端でのリーク電流が抑制され、暗電流を低減することができきる。
【００６３】
上述の各実施の形態は、固体撮像装置の素子分離層として、選択酸化による絶縁層３４を用いた場合である。
【００６４】
本発明は、素子分離層として、トレンチ分離、いわゆるＳＴＩ（Shallow Trench Isolation）による素子分離層を用いた固体撮像装置にも適用できる。トレンチ素子分離は、選択酸化による素子分離に比べて、画素の微細化、高集積化ができる。
【００６５】
次に、図１６〜図１８を用いて、トレンチ素子分離を用いた固体撮像装置に適用した実施の形態を説明する。
【００６６】
図１６に、前述の固体撮像装置１０におけるセンサ部１１の他の実施の形態を示す。本実施の形態に係るセンサ部（フォトダイオード）１１６は、第２導電型、例えばｎ型の半導体基板３１に画素分離のため溝９１と溝９１内に埋め込まれた例えばＳｉＯ2 膜等の絶縁層９２とによるトレンチ素子分離層９３を形成し、ｎ型の半導体基板３１の画素領域内に前述と同様に、第１のｐ型半導体ウエル領域３２と、その上の低濃度のｎ型半導体領域３３と、その上の電荷蓄積領域となるｎ型半導体領域３６と、その表面と絶縁膜３７との間の高濃度のｐ型半導体領域３８を順次形成して構成される。
【００６７】
そして、本実施の形態では、特に、センサ部１１６側を除くように第１のｐ型半導体ウエル領域３２に達する第２のｐ型半導体ウエル領域９４を形成すると共に、この第２のｐ型半導体ウエル領域９４の一部を画素分離するためのトレンチ素子分離領域９３の溝９１の界面を囲うようにして、画素領域のセンサ部１１６側に張り出すように延長して形成する。
【００６８】
この例では、溝９１が低濃度のｎ型半導体領域３３に達する深さ程度に形成される。また、第１のｐ型半導体ウエル領域３２は、第２のｐ型半導体ウエル領域９４のトレンチ素子分離層９３下に対応する部分で終端するように形成される。第２のｐ型半導体ウエル領域９４は溝９３が形成された状態で各部均一な深さをもって形成される。第２の半導体ウェル領域９４は、トレンチ素子分離層９３を囲い電荷蓄積領域３６に接するようにセンサ部１１８側に張り出す幅広部分９４ａと、端部が幅広部分９４ａの端部より内側に存し、低濃度のｎ型半導体領域３３に接して幅広部分９４ａより狭い幅の幅狭部分９４ｂとを有する。
【００６９】
図１７に、本発明に係るセンサ部１１（図１参照）の他の実施の形態を示す。本実施の形態に係るセンサ部（フォトダイオード）１１７は、前述と同様に、第２導電型、例えばｎ型の半導体基板３１に画素分離のための溝９１と溝９１内に埋め込まれた例えばＳｉＯ2 等の絶縁層９２とによるトレンチ素子分離層９３を形成し、ｎ型の半導体基板３１の画素領域内に、第１のｐ型半導体ウエル領域３２と、その上の低濃度のｎ型半導体領域３３と、その上の電荷蓄積領域となるｎ型半導体領域３６と、その表面と絶縁膜３７との間の高濃度のｐ型半導体領域３８を順次形成して構成される。
【００７０】
そして、本実施の形態では、特に、センサ部１１７側を除くように、第１のｐ型半導体ウエル領域３２に達する第２のｐ型半導体ウエル領域９４を形成すると共に、この第２のｐ型半導体ウエル領域９４の一部をトレンチ素子分離層９３の溝９１の界面を囲うようにして画素領域のセンサ部１１７側に張り出すように延長して形成する。この例では、第１のｐ型半導体ウエル領域３２が全域にわたって形成され、トレンチ素子分離層９３の溝９１が第１のｐ型半導体ウエル領域３２に達するように形成される。溝９１は、その底部及び側部が第１及び第２のｐ型半導体ウエル領域３２及び９４にて囲まれる。
【００７１】
図１８に、本発明に係るセンサ部１１（図１参照）の他の実施の形態を示す。本実施の形態に係るセンサ部（フォトダイオード）１１８は、前述と同様に、第２導電型、例えばｎ型の半導体基板３１に画素分離のための溝９１と溝９１内に埋め込まれた例えばＳｉＯ2 等の絶縁層９２とによるトレンチ素子分離層９３を形成し、溝９１の界面に高濃度のｐ型プラグ領域９５を形成し、ｎ型の半導体基板３１の画素領域内に第１のｐ型半導体ウエル領域３２と、その上の低濃度のｎ型半導体領域３３と、その上の電荷蓄積領域３６と、その表面と絶縁膜３７との間の高濃度のｐ型半導体領域３８を順次形成して構成される。高濃度のｐ型プラグ領域９５によって、トレンチ部の絶縁層９２とシリコン（Ｓｉ）の界面部がすべて囲われる。
【００７２】
そして、本実施の形態では、特に、センサ１１８側を除くように、第１のｐ型半導体ウエル領域３２に達する第２のｐ型半導体ウエル領域９４を形成すると共に、この第２のｐ型半導体領域９４の一部をトレンチ素子分離層９３の溝９１の界面を囲うようにして画素領域のセンサ部１１８側に張り出すように延長して形成する。この例では、溝９１がｎ型の半導体基板３１に達するように形成され、第１のｐ型半導体ウエル領域３２が全域にわたって形成される。溝９１は、その側部の全周が第１及び第２のｐ型半導体ウエル領域３２及び９４にて囲まれる。
【００７３】
図１９〜図２１に、夫々上述のセンサ部１１６、１１７及び１１８を実現するための製造方法を示す。
【００７４】
図１９の製造例を説明する。先ず、図１９Ａに示すように、ｎ型の半導体基板３１の面上に例えばＳｉＯ2等からなる絶縁膜３７を形成し、この絶縁膜３７と共に半導体基板３１にトレンチ分離用の溝９１を形成する。次いで、溝９１の端縁より所定の距離ｄ1 だけ離れるように溝９１で分離されたアクティブ領域、即ち画素領域内にレジストマスク９７を形成し、このレジストマスク９７を介してｐ型不純物をイオン注入して一部溝９１から画素領域側に張り出すように、半導体基板３１に第２のｐ型半導体領域９４を形成する。
【００７５】
このとき、第２のｐ型半導体領域９４は、溝９１の側部及び底部にわたって十分な幅及び深さで形成され、溝９１の側部及び底部の界面の全てを囲うように形成される。
【００７６】
次に、図１９Ｂに示すように、溝９１内に絶縁膜、例えばＳｉＯ2 膜９２を例えばＣＶＤ（化学気相成長）法により埋め込み、平坦化して、溝９１及び埋め込み絶縁膜９２によるトレンチ素子分離層９３を形成する。この後、画素領域を除いて終端がトレンチ素子分離層９３上に存するようにレジストマスク９９を形成し、このレジストマスク９９を介して画素領域に夫々選択的にｐ型、ｎ型不純物をイオン注入して、基板３１の深い位置に第２のｐ型半導体ウエル領域９４と接続する第１のｐ型半導体ウエル領域３２を形成し、基板３１の表面側に電荷蓄積領域となるｎ型半導体領域３６を形成し、更に、ｎ型半導体領域３６の絶縁膜３７との界面に、第２のｐ型半導体ウエル領域９４と接続されるように高濃度のｐ型半導体領域３８を形成する。表面側のｎ型半導体領域３６と第１のｐ型半導体ウエル領域３２間の基板３１の部分が、低濃度のｎ型半導体領域３３となる。
【００７７】
ここで、第１のｐ型半導体ウエル領域３２、ｎ型半導体領域３６、高濃度のｐ型半導体領域３８のイオン注入を１つの図で示しているが、これは他の部位の形成の都合上、別工程となる場合もある。
【００７８】
このようにして、目的のセンサ部を形成する。このセンサ部は、高濃度のｐ型半導体領域３８と、ｎ半導体領域３６，３３と、第１のｐ型半導体ウエル領域３２とによって、いわゆるＨＡＤ（Hole Accumulation Diode)センサとして構成される。
【００７９】
図２０の製造例を説明する。先ず、図２０Ａに示すように、ｎ型の半導体基板３１の面上に例えばＳｉＯ2等からなる絶縁膜３７を形成し、この絶縁膜３７と共に半導体基板３１にトレンチ分離用の溝９１を形成する。次いで、溝９１及び溝９１の端縁より所要の距離ｄ2 だけ離れた領域部を除いて、他部全面上にレジストマスク１０１を形成し、このレジストマスク１０１を介してｐ型不純物をイオン注入して、後に形成する第１のｐ型半導体ウエル領域３２及び第２のｐ型半導体ウエル領域３２を継ぐための濃度の高いｐ型半導体層、いわゆるｐ型半導体プラグ層９５を形成する。ｐ型半導体プラグ層９５は、溝９１を囲うように溝９１の側部及び底部にわたって形成される。
【００８０】
次に、図２０Ｂに示すように、溝９１内に絶縁膜、例えばＳｉＯ2 膜９２を例えばＣＶＤ（化学気相成長）法により埋め込み、平坦化して、溝９１及び埋め込み絶縁膜９２によるトレンチ素子分離層９３を形成する。この後、画素領域を除いて終端がトレンチ素子分離層９３上に存するようにレジストマスク１０３を形成し、このレジストマスク１０３を介して画素領域に夫々選択的にｐ型、ｎ型不純物をイオン注入して、基板３１の深い位置にｐ型半導体プラグ層９５と接続する第１のｐ型半導体ウエル領域３２を形成し、基板３１の表面側に電荷蓄積領域となるｎ型半導体領域３６を形成し、更に、ｎ型半導体領域３６の絶縁膜３７との界面に、ｐ型プラグ領域９５と接続する高濃度のｐ型半導体領域３８を形成する。表面側のｎ型半導体領域３６と第１のｐ型半導体ウエル領域３２間の基板３１の部分が、低濃度のｎ型半導体領域３３となる。
【００８１】
ここで、第１のｐ型半導体ウエル領域３２、ｎ型半導体領域３６、高濃度のｐ型半導体領域３８のイオン注入を１つの図で示しているが、これは他の部位の形成の都合上、別工程となる場合もある。
【００８２】
次に、図２０Ｃに示すように、トレンチ素子分離層９３の溝９１端縁よりｐ型フラグ領域９５を越えて所定の距離ｄ1 だけ離れるように画素領域内にレジストマスク１０４を形成し、このレジストマスク１０４を介してｐ型不純物をイオン注入して一部トレンチ素子分離層９３より画素領域側に張り出すように第２のｐ型半導体領域９４を形成する。第１のｐ型半導体ウエル領域３２と第２のｐ型半導体ウエル領域９４はｐ型プラグ領域９５を介して互に接続される。このようにして目的のセンサ部を形成する。
【００８３】
図２１の製造例を説明する。先ず、図２１Ａに示すように、ｎ型の半導体基板３１の面上に例えばＳｉＯ2等からなる絶縁膜３７を形成し、この絶縁膜３７と共に半導体基板３１にトレンチ分離用の溝９１を形成する。次いで、溝９１内に絶縁膜、例えばＳｉＯ2 膜９２を例えばＣＶＤ（化学気相成長）法により埋め込み、平坦化して、溝９１及び埋め込み絶縁膜９２によるトレンチ素子分離層９３を形成する。この後、トレンチ素子分離層９３で分離された画素領域を除いてレジストマスク１０５形成し、このレジストマスク１０５を介して画素領域に夫々選択的にイオン注入して、基板３１の表面側に電荷蓄積領域となるｎ型半導体領域３８を形成し、ｎ型半導体領域３８の表面に高濃度のｐ型半導体領域３８を形成する。
【００８４】
ここで、ｎ型半導体領域３６、高濃度のｐ型半導体領域３８のイオン注入を１つの図で示しているが、これは、他の部位の形成の都合上、別工程となる場合もある。
【００８５】
次に、図２１Ｂに示すように、トレンチ素子分離層９３の溝９１端縁より所定の距離ｄ1 だけ離れるように画素領域内にレジストマスク１０６を形成し、このレジストマスク１０６を介してｐ型不純物をイオン注入して一部トレンチ素子分離層９３より画素領域側に張り出すように第２のｐ型半導体領域ウエル領域９４を形成する。
【００８６】
次に、図２１Ｃに示すように、全域にｐ型不純物をイオン注入して基板３１の深い位置に、第２のｐ型半導体ウエル領域９４の下部と接続する第１のｐ型半導体ウエル領域３２を形成する。表面側のｎ型半導体領域３６と第１のｐ型半導体ウエル領域３２間の基板３１の部分が低濃度のｎ型半導体領域３３となる。このようにして、目的のセンサ部を形成する。
【００８７】
上述の図１６のセンサ部１１６は、例えば図１９の製造例及び図２０の製造例により製造することができる。即ち、第２のｐ型半導体ウエル領域９４の底が第１のｐ型半導体ウエル領域３２よりも浅くて間がｎ- 半導体領域３３となる場合に、第１及び第２のｐ型半導体ウエル領域３２及び９４をつなぐために、図１９ではイオン注入を使い、図２０ではプラグイオン注入を使って製造することができる。上述の図１７のセンサ部１１７は、例えば図２１の製造例により製造することができる。上述の図１８のセンサ部１１８は、例えば、図２０の製造例により製造することができる。
【００８８】
上述のセンサ部１１６，１１７及び１１８を備えた固体撮像装置によれば、トレンチ素子分離層９３からセンサ部のｎ型半導体領域３３，３６側へ張り出すようにｐ型半導体領域９４、又は９４と９５が形成されている。即ち、センサ部（フォトダイオード）１１６，１１７又は１１８を分離するトレンチ素子分離層９３との半導体界面がｐ型半導体領域、例えば第２の半導体ウエル領域９４、又は第１及び第２の半導体ウエル領域３２及び９４、又はｐ型プラグ領域９５及び第２の半導体ウエル領域９４等によって囲まれた構成になっている。
【００８９】
トレンチ素子分離層９３との半導体界面には，転位等の結晶欠陥が存在するが、この結晶欠陥が存在する界面がセンサ部の電荷蓄積領域であるｎ型半導体領域３６とは逆導電型のｐ型半導体領域内に取り込まれることになる。
【００９０】
このような構成により、センサ部１１６，１１７又は１１８を構成するフォトダイオードのｐｎ接合を、リーク電流の発生原因となる転位等の結晶欠陥が存在するトレンチ素子分離層９３の界面から離すことができ、ｐｎ接合に逆バイアスをかけたときに、トレンチ素子分離層９３の界面及びその近傍が空乏化するのを防ぐことができる。従って、この界面及びその近傍からのリーク電流の発生を抑制することができ、暗電流を低減することができる。
【００９１】
センサ部を、ｎ型半導体領域３６の表面にｐ型半導体領域３８を形成した、いわゆるＨＡＤセンサとするときには、ゲート端以外のｐｎ接合を全てバルク中に設けることになり、暗電流を更に低減することができる。
【００９２】
上述の実施の形態では、Ｃ−ＭＯＳ型の固体撮像装置に適用した場合を説明したが、その他、ＭＯＳ型の固体撮像装置にも適用することができる。
【符号の説明】
【００９３】
１０‥‥Ｃ−ＭＯＳ型固体撮像装置、１１，１１１，１１２，１１３，１１４，１１５‥‥センサ部（フォトダイオード）、１２‥‥読み出し用スイッチ素子（ＭＯＳトランジスタ）、１３‥‥垂直選択用スイッチ素子（ＭＯＳトランジスタ）、１４‥‥単位画素、３１‥‥ｎ型半導体基板、３２‥‥第１のｐ型半導体ウエル領域、３３‥‥低濃度のｎ型半導体領域、３４‥‥素子分離層（ＬＯＣＯＳ層）３５，３５１，３５２‥‥第２のｐ型半導体ウエル領域、３６‥‥電荷蓄積領域となるｎ型半導体領域、３８‥‥ｐ型半導体領域、３９‥‥ｐ型プラグ領域、７１‥‥読み出し用ＭＯＳトランジスタのゲート電極、９１‥‥溝、９２‥‥絶縁膜、９３‥‥トレンチ素子分離層、９４‥‥第２のｐ型半導体ウエル領域、９５‥‥ｐ型プラグ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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