(57)【要約】【課題】アンダーカットに自然酸化膜が形成されるのを防止し、素子の信頼性を向上できるイメージセンサの製造方法を提供する。【解決手段】本発明に従うイメージセンサの製造方法は、半導体基板１００の上に配線１５３を含む層間絶縁層１６０を形成するステップと、上記層間絶縁層１６０の上に第１ドーピング層２１０及び第２ドーピング層２２０が積層されたイメージ感知部２００を形成するステップと、上記イメージ感知部２００及び層間絶縁層１６０を貫通して上記配線１５３を露出させるビアホール２３５を形成するステップと、上記ビアホール２３５が形成された上記半導体基板１００に洗浄工程を進行するステップと、を含み、上記ビアホール２３５を形成する時、上記イメージ感知部２００にアンダーカット１７０が発生して、上記洗浄工程で上記アンダーカット１７０に形成された自然酸化膜を除去することを特徴とする。【選択図】図５
2010118654.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に配線を含む層間絶縁層を形成するステップと、
前記層間絶縁層の上に第１ドーピング層及び第２ドーピング層が積層されたイメージ感知部を形成するステップと、
前記イメージ感知部及び層間絶縁層を貫通して前記配線を露出させるビアホールを形成するステップと、
前記ビアホールが形成された前記半導体基板に洗浄工程を進行するステップと、を含み、
前記ビアホールを形成する時、前記イメージ感知部にアンダーカットが発生して、
前記洗浄工程で前記アンダーカットに形成された自然酸化膜を除去することを特徴とするイメージセンサの製造方法。
【請求項２】
前記洗浄工程を進行した後、
前記ビアホールの内部に第１バリアパターン、第２バリアパターン、及びコンタクトプラグを形成するステップを含むことを特徴とする請求項１に記載のイメージセンサの製造方法。
【請求項３】
前記ビアホールの内部に形成される第１バリアパターン、第２バリアパターン、及びコンタクトプラグは、前記洗浄工程後、２時間以内に形成されることを特徴とする請求項２に記載のイメージセンサの製造方法。
【請求項４】
前記ビアホールの内部に第１バリアパターン、第２バリアパターン、及びコンタクトプラグを形成するステップは、
前記ビアホールの側壁及び底面に第１バリア層及び第２バリア層を形成するステップと、
前記ビアホールの内部で前記第２ドーピング層に対応する第２バリア層は露出させ、前記第１ドーピング層の高さである第１高さを持つように前記ビアホールの内部にコンタクトプラグを形成するステップと、
露出された前記第２バリア層に第１エッチング工程を進行して前記コンタクトプラグと同一な高さを持つ第２バリアパターンを形成するステップと、
前記ビアホールの内部の前記第２ドーピング層が露出されるように前記第１バリア層に対する第２エッチング工程を進行して第１バリアパターンを形成するステップと、
を含むことを特徴とする請求項２に記載のイメージセンサの製造方法。
【請求項５】
前記コンタクトプラグを形成するステップは、
前記第１及び第２バリア層が形成された前記ビアホールの内部がギャップフィルされるように金属層を形成するステップと、
前記第１ドーピング層の高さに対応する第１高さを持つように前記金属層にエッチバック（etch back）工程を進行して前記金属層を選択的に除去するステップと、
を含むことを特徴とする請求項４に記載のイメージセンサの製造方法。
【請求項６】
前記洗浄工程は、ＤＨＦ（Diluted hydrogen fluoride）またはＢＨＦ（Buffered hydrogen fluoride）ケミカルを利用して進行されることを特徴とする請求項１に記載のイメージセンサの製造方法。
【請求項７】
前記洗浄工程で１０〜５０Åの自然酸化膜が除去されることを特徴とする請求項１に記載のイメージセンサの製造方法。
【請求項８】
前記コンタクトプラグはタングステンで形成されることを特徴とする請求項１に記載のイメージセンサの製造方法。
【請求項９】
前記第１バリア層はＴｉ層で形成されることを特徴とする請求項４に記載のイメージセンサの製造方法。
【請求項１０】
前記第２バリア層はＴｉＮ層で形成されることを特徴とする請求項４に記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサの製造方法に関するものである。
【背景技術】
【０００２】
イメージセンサ（Image sensor）は、光学的映像（optical image）を電気的信号に変換させる半導体素子であって、電荷結合素子（Charge Coupled Device：ＣＣＤ）イメージセンサとＣＭＯＳイメージセンサ（CMOS Image Sensor：ＣＩＳ）とに分けられる。
【０００３】
ＣＭＯＳイメージセンサは、光信号を受けて電気信号に変えるフォトダイオード（Photo diode）領域とこの電気信号を処理するトランジスタ領域が水平に配置される構造である。
【０００４】
上記のような水平型イメージセンサは、フォトダイオード領域とトランジスタ領域が半導体基板に水平に配置されて制限された面積下で光感知部分（これを通常“Fill Factor”という）を拡張させることに限界がある。
【０００５】
これを克服するための代案のうちの１つで、フォトダイオードを非晶質シリコン（amorphous Si）で蒸着したり、ウエハ対ウエハボンディング（Wafer-to-Wafer Bonding）などの方法により回路領域（Circuitry）はシリコン基板（Si Substrate）に形成させ、フォトダイオードはリードアウトサーキットの上部に形成させる試み（以下“３次元イメージセンサ”という）がなされている。フォトダイオードと回路領域は配線（Metal line）を通じて接続される。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この際、フォトダイオードを単位ピクセル別に分離するエッチング工程時、フォトダイオードと層間絶縁層の物質が異なるので、フォトダイオードの側面が更にエッチングされ、エッチングされたフォトダイオードに自然酸化膜が形成されて、自然酸化膜が素子の抵抗を高める問題を発生させてイメージセンサの感度を低下させる要因となることができる。
【課題を解決するための手段】
【０００７】
本発明に従うイメージセンサの製造方法は、半導体基板の上に配線を含む層間絶縁層を形成するステップと、上記層間絶縁層の上に第１ドーピング層及び第２ドーピング層が積層されたイメージ感知部を形成するステップと、上記イメージ感知部及び層間絶縁層を貫通して上記配線を露出させるビアホールを形成するステップと、上記ビアホールが形成された上記半導体基板に洗浄工程を進行するステップと、を含み、上記ビアホールを形成する時、上記イメージ感知部にアンダーカットが発生して、上記洗浄工程で上記アンダーカットに形成された自然酸化膜を除去することを含む。
【発明の効果】
【０００８】
本発明のイメージセンサの製造方法によれば、イメージ感知部にビアホール形成のためのエッチング工程時に形成されたアンダーカットに自然酸化膜が形成されることを防止して素子の信頼性を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明に従うイメージセンサの製造工程を示す側断面図である。
【図２】本発明に従うイメージセンサの製造工程を示す側断面図である。
【図３】本発明に従うイメージセンサの製造工程を示す側断面図である。
【図４】本発明に従うイメージセンサの製造工程を示す側断面図である。
【図５】本発明に従うイメージセンサの製造工程を示す側断面図である。
【図６】本発明に従うイメージセンサの製造工程を示す側断面図である。
【図７】本発明に従うイメージセンサの製造工程を示す側断面図である。
【図８】本発明に従うイメージセンサの製造工程を示す側断面図である。
【図９】本発明に従うイメージセンサの製造工程を示す側断面図である。
【発明を実施するための形態】
【００１０】
本発明に従うイメージセンサの製造方法を添付された図面を参照しつつ詳細に説明する。
【００１１】
本発明の説明において、各層の“上（on/over）”に形成されることと記載される場合において、上（on/over）は直接（directly）または他の層を介して（indirectly）形成されるものを全て含む。
【００１２】
図面において、各層の厚みやサイズは、説明の便宜及び明確性のために、誇張、省略、または概略して図示された。また、各構成要素のサイズは実際のサイズを全面的に反映するのではない。
【００１３】
本発明は、ＣＭＯＳイメージセンサに限定されるのではなく、ＣＣＤイメージセンサなど、フォトダイオードが必要な全てのイメージセンサに適用可能である。
【００１４】
以下、図１乃至図９を参照しつつ本発明の実施形態に従うイメージセンサの製造方法を説明する。
【００１５】
図１に示すように、リードアウト回路１２０を含む半導体基板１００の上に配線１５０及び層間絶縁層１６０が形成される。
【００１６】
上記半導体基板１００は単結晶または多結晶のシリコン基板であり、ｐ型ドーパントまたはｎ型ドーパントがドーピングされた基板でありうる。上記半導体基板１００に素子分離膜（device isolation layer）１１０を形成してアクティブ領域を定義し、上記アクティブ領域にトランジスタを含むリードアウト回路１２０を形成する。例えば、リードアウト回路１２０はトランスファートランジスタ（Ｔｘ）１２１、リセットトランジスタ（Ｒｘ）１２３、ドライブトランジスタ（Ｄｘ）１２５、セレクトトランジスタ（Ｓｘ）１２７を含んで形成できる。以後、フローティングディヒュージョン領域（ＦＤ）１３１及び上記各トランジスタに対するソース／ドレイン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成できる。一方、上記リードアウト回路１２０は３Ｔｒまたは５Ｔｒ構造にも適用可能である。
【００１７】
上記半導体基板１００にリードアウト回路１２０を形成するステップは、上記半導体基板１００に電気接合領域１４０を形成するステップ、及び上記電気接合領域１４０の上部に上記配線１５０と接続される第１導電型連結領域１４７を形成するステップを含むことができる。
【００１８】
例えば、上記電気接合領域１４０は、ＰＮジャンクション（junction）１４０であることができるが、これに限定されるのではない。例えば、上記電気接合領域１４０は第２導電型ウェル１４１または第２導電型にエピ層の上に形成された第１導電型イオン注入層１４３、及び上記第１導電型イオン注入層１４３の上に形成された第２導電型イオン注入層１４５を含むことができる。例えば、上記ＰＮジャンクション（junction）１４０は、図１のように、ＰＯ１４５／Ｎ−１４３／Ｐ−１４１ジャンクションであることができるが、これに限定されるのではない。また、上記半導体基板１００は第２導電型で導電されていることができるが、これに限定されるのではない。
【００１９】
本発明によれば、トランスファートランジスタ（Ｔｘ）の両端のソース／ドレインの間に電圧差（Potential Difference）があるように素子設計してフォトチャージ（Photo Charge）の完全なダンピング（Fully Dumping）が可能になることができる。これによって、フォトダイオードで発生したフォトチャージ（Photo Charge）がフローティングディヒュージョン領域にダンピングされるによって出力イメージ感度を高めることができる。
【００２０】
即ち、上記リードアウト回路１２０が形成された上記半導体基板１００に電気接合領域１４０を形成させることによって、トランスファートランジスタ（Ｔｘ）１２１の両端のソース／ドレイン間に電圧差があるようにしてフォトチャージの完全なダンピングが可能になることができる。
【００２１】
以下、本発明のフォトチャージのダンピング構造について図１及び図２を参照しつつ具体的に説明する。
【００２２】
本発明において、Ｎ＋ジャンクションであるフローティングディヒュージョン（ＦＤ）１３１ノード（Node）とは異なり、電気接合領域１４０であるＰ／Ｎ／Ｐジャンクション１４０は印加電圧が全て伝えられず、一定電圧でピンチオフ（Pinch-off）される。この電圧をピニングボルテージ（Pinning Voltage）といい、ピニングボルテージ（Pinning Voltage）はＰＯ１４５及びＮ−１４３ドーピング（Doping）濃度に依存する。
【００２３】
具体的に、フォトダイオード２０５で生成された電子はＰＮＰジャンクション１４０へ移動するようになり、トランスファートランジスタ（Ｔｘ）１２１がオン（On）の時、ＦＤ１３１ノードに伝えられて電圧に変換される。
【００２４】
ＰＯ／Ｎ−／Ｐ−ジャンクション１４０の最大電圧値はピニングボルテージとなり、ＦＤ１３１ノードの最大電圧値はＶｄｄ−Ｒｘ Ｖｔｈになるので、図２に示すように、Ｔｘ１３１の両端間の電位差によってチャージシェアリング（Charge Sharing）無しでチップ（Chip）の上部のフォトダイオードで発生した電子がＦＤ１３１ノードに完全にダンピング（Dumping）できる。
【００２５】
即ち、本発明において、半導体基板１００であるシリコンサブ（Si-Sub）にN+PwellジャンクションでないPO/N-/Pwellジャンクションを形成させた理由は、4-Tr APS Reset動作時、PO/N-/PwellジャンクションでＮ−１４３に＋電圧が印加されてＰＯ１４５及びPwell１４１にはグラウンド（Ground）電圧が印加されるので、一定電圧以上では PO/N-/Pwellダブルジャンクション（Double Junction）がＢＪＴ構造でのようにピンチオフ（Pinch-Off）が発生するようになる。これをピニングボルテージ（Pinning Voltage）という。したがって、Ｔｘ１２１の両端のソース／ドレインに電圧差が発生するようになって、ＴｘのOn/Off動作時、フォトチャージがN-wellからＴｘを通じてＦＤに完全にダンピングされてチャージシェアリング現象を防止できる。
【００２６】
したがって、一般的なイメージセンサの技術で単純にフォトダイオードがＮ＋ジャンクションに接続された場合とは異なり、本発明の実施形態によれば、サチュレーション（Saturation）の低下及び感度下落などの問題を避けることができる。
【００２７】
次に、本発明の実施形態によれば、フォトダイオードとリードアウト回路１２０との間に第１導電型連結領域１４７を形成してフォトチャージ（Photo Charge）の円滑な移動通路を作ることによって、暗電流ソースを最小化し、サチュレーション（Saturation）低下及び感度の下落を防止することができる。
【００２８】
このために、本発明の実施形態はＰＯ／Ｎ−／Ｐ−ジャンクション１４０の表面にオーミックコンタクト（Ohmic Contact）のための第１導電型連結領域１４７としてＮ＋ドーピング領域を形成できる。上記Ｎ＋領域１４７は上記ＰＯ１４５を貫通してＮ−１４３に接触するように形成できる。
【００２９】
一方、このような第１導電型連結領域１４７がリーケージソース（Leakage Source）になることを最小化するために、第１導電型連結領域１４７の幅を最小化できる。
【００３０】
このために、本発明の実施形態は第１メタルコンタクト１５１ａのエッチ（Etch）後、プラグインプラント（Plug Implant）を進行できるが、これに限定されるのではない。例えば、イオン注入パターン（図示せず）を形成し、これをイオン注入マスクにして第１導電型連結領域１４７を形成することもできる。
【００３１】
即ち、本発明の実施形態のように、コンタクト（Contact）形成部のみに局部的にＮ＋ドーピングを行った理由は、ダークシグナル（Dark Signal）を最小化しながらオーミックコンタクト（Ohmic Contact）の形成を円滑するためである。従来技術のように、Ｔｘソース部の全体をＮ＋ドーピングする場合、基板の表面のダングリングボンド（Si Surface Dangling Bond）によりダークシグナル（Dark Signal）が増加できる。
【００３２】
図３は、リードアウト回路に対する他の構造を図示したものである。図３に示すように、上記電気接合領域１４０の一側に第１導電型連結領域１４８が形成できる。
【００３３】
図３に示すように、ＰＯ／Ｎ−／Ｐ−ジャンクション１４０にオーミックコンタクト（Ohmic Contact）のためのＮ＋連結領域１４８を形成できるが、この際、Ｎ＋連結領域１４８及び第１メタルコンタクト１５１ａの形成工程はリーケージソース（Leakage Source）になることができる。なぜならば、ＰＯ／Ｎ−／Ｐ−ジャンクション１４０にリバースバイアス（Reverse Bias）が印加されたままに動作するので、基板表面（Si Surface）に電場が発生できる。このような電場の内部でコンタクト（Contact）形成工程中に発生する結晶欠陥はリーケージソースとなる。
【００３４】
また、Ｎ＋連結領域１４８をＰＯ／Ｎ−／Ｐ−ジャンクション１４０の表面に形成させる場合、Ｎ＋／ＰＯジャンクション１４８／１４５によるE-Fieldが追加されるので、これもまたリーケージソース（Leakage Source）になることができる。
【００３５】
即ち、ＰＯ層にドーピング（Doping）されず、Ｎ＋連結領域１４８からなるアクティブ領域に第１メタルコンタクト１５１ａを形成し、これをＮ−ジャンクション１４３と接続させるレイアウトを提示する。
【００３６】
すると、上記半導体基板１００の表面のE-Fieldが発生しないようになり、これは３次元集積（3-D Integrated）ＣＩＳの暗電流（Dark Current）の減少に寄与できる。
【００３７】
また、図１を参照して、上記半導体基板１００の上に層間絶縁層１６０及び配線１５０を形成できる。上記配線１５０は第１メタルコンタクト１５１ａ、第１メタル（Ｍ１）１５１、第２メタル（Ｍ２）１５２、第３メタル（Ｍ３）１５３を含むことができるが、これに限定されるのではない。本発明の実施形態では上記第３メタル１５３を形成した後、上記第３メタル１５３が露出されないように絶縁膜を蒸着した後、平坦化工程を進行して層間絶縁層１６０を形成できる。したがって、上記半導体基板１００の上には均一な表面プロファイルを持つ層間絶縁層１６０の表面が露出できる。
【００３８】
図４に示すように、上記層間絶縁層１６０の上にイメージ感知部２００が形成される。上記イメージ感知部２００は、第１ドーピング層（Ｎ−）２１０及び第２ドーピング層（Ｐ＋）２２０からなってＰＮ接合のフォトダイオード構造を持つことができる。また、上記イメージ感知部２００は、上記第１ドーピング層２１０の下部にオーミックコンタクト層（Ｎ＋）２３０が形成できる。
【００３９】
参考に、図４に図示された配線１５０の第３メタル１５３及び層間絶縁層１６０は、図１に図示された配線１５０及び層間絶縁層１６０の一部を表すものであって、説明の便宜のためにリードアウト回路１２０と配線１５０の一部は省略された。
【００４０】
例えば、上記イメージ感知部２００は、結晶形構造のｐ型キャリヤ基板（図示せず）の内部にＮ型ドーパント（Ｎ−）及びＰ型ドーパント（Ｐ＋）を順にイオン注入して第１ドーピング層２１０及び第２ドーピング層２２０が積層された構造で形成できる。追加に、上記第１ドーピング層２１０の下部に高濃度のＮ型ドーパント（Ｎ＋）をイオン注入してオーミックコンタクト層２３０を形成できる。上記オーミックコンタクト層２３０は、上記イメージ感知部２００と配線１５０の接触抵抗を低めることができる。
【００４１】
本発明の実施形態において、上記第１ドーピング層２１０は上記第２ドーピング層２２０より広い領域を持つように形成できる。すると、空乏領域が拡張されて光電子の生成を増加させることができる。
【００４２】
次に、上記層間絶縁層１６０の上部に上記キャリヤ基板（図示せず）のオーミックコンタクト層２３０を位置させた後、ボンディング工程を進行して上記半導体基板１００と上記キャリヤ基板とを結合させる。以後、上記層間絶縁層１６０の上にボンディングされた上記イメージ感知部２００が露出されるように水素層が形成されたキャリヤ基板を洗浄工程により除去して上記第２ドーピング層２２０の表面を露出させる。例えば、上記イメージ感知部２００の高さは約１．０〜１．５μｍでありうる。
【００４３】
即ち、上記リードアウト回路１２０が形成された半導体基板１００とイメージ感知部２００は、ウエハ対ウエハボンディングにより形成されるので、ディフェクトの発生を防止できる。
【００４４】
また、上記イメージ感知部２００がリードアウト回路１２０の上側に形成されてフィルファクターを高めることができる。また、均一な表面プロファイルを持つ上記層間絶縁層１６０の上に上記イメージ感知部２００がボンディングされるので、物理的にボンディング力が向上できる。
【００４５】
一方、本発明の実施形態では上記イメージ感知部がＰＮ接合を持つように形成されたが、上記イメージ感知部はＰＩＮ接合を持つように形成されることもできる。
【００４６】
そして、図５に示すように、上記イメージ感知部２００を貫通して、上記層間絶縁層１６０を貫通する第１ビアホール２３５を形成する。
【００４７】
図示してはいないが、上記第１ビアホール２３５は上記イメージ感知部２００の上にハードマスク（図示せず）及びフォトレジストパターン（図示せず）を形成した後、上記イメージ感知部２００を選択的にエッチングして形成できる。
【００４８】
上記第１ビアホール２３５は、第１エッチング工程により進行できる。
【００４９】
この際、上記イメージ感知部２００と層間絶縁層１６０の物質（material）が異なるので、層間絶縁層１６０がエッチングされず、上記イメージ感知部２００の側面が更にエッチングされるアンダーカット（undercut）１７０が形成される。
【００５０】
したがって、上記アンダーカット１７０には自然酸化膜（native oxide）が形成され、以後、ビアホールを埋め込む工程時、上記アンダーカット１７０に形成された自然酸化膜は上部の上記イメージ感知部２００と下部の上記配線１５０との間で抵抗を高めて、電流の流れを妨害する要因となることができる。
【００５１】
次に、図６に示すように、上記層間絶縁層１６０を貫通する第２ビアホール２４０が形成される。上記第２ビアホール２４０は上記層間絶縁層１６０の内部の第３メタル１５３の表面を露出させることができる。
【００５２】
図示してはいないが、上記第２ビアホール２４０は上記イメージ感知部２００の上にハードマスク（図示せず）及びフォトレジストパターン（図示せず）を形成した後、上記イメージ感知部２００及び層間絶縁層１６０を選択的にエッチングして形成できる。この際、上記ハードマスク及びフォトレジストパターンの開口部は上記第３メタル１５３に対応する上記イメージ感知部２００の表面を露出させることができる。以後、上記フォトレジストパターンは、アッシング工程により除去されることができ、上記ハードマスクは上記イメージ感知部２００の上にそのまま残っていることもある。本発明の実施形態では上記ハードマスクが除去されたことを例とする。
【００５３】
上記第２ビアホール２４０は、第２エッチング工程で形成できる。
【００５４】
次に、上記第２ビアホール２４０に洗浄工程を進行して、上記自然酸化膜を除去する工程になることができる。
【００５５】
上記洗浄工程は、ＤＨＦ（Diluted hydrogen fluoride）またはＢＨＦ（Buffered hydrogen fluoride）などのケミカルを利用して進行される。
【００５６】
この際、上記洗浄工程は下部の上記層間絶縁層１６０の損失は最小化することができ、１０〜５０Åの自然酸化膜を除去できる程度に洗浄工程を進行できる。
【００５７】
そして、図７に示すように、上記第２ビアホール２４０が形成されたイメージ感知部２００の上に、第１、第２バリア層２５０、２６０及び金属層２７０が形成される。例えば、上記第１バリア層２５０はＴｉ層であり、上記第２バリア層２６０はＴｉＮ層でありうる。また、上記金属層２７０は、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）のような金属で形成できる。本発明の実施形態において、上記金属層２７０はタングステンでありうる。
【００５８】
上記第１、第２バリア層２５０、２６０及び金属層２７０は、上記洗浄工程が進行された後、２時間以内に形成されて、上記アンダーカット１７０に自然酸化膜が形成されることを防止することができ、上記アンダーカット１７０にも上記第１、第２バリア層２５０、２６０が形成できる。
【００５９】
上記第１及び第２バリア層２５０、２６０は、上記第２ビアホール２４０により露出された上記第３メタル１５３の酸化を防止し、上記層間絶縁層１６０を保護するためのものであって、上記イメージ感知部２００及び第２ビアホール２４０の段差に沿って薄膜形態で形成できる。
【００６０】
そして、上記金属層２７０は上記第１及び第２バリア層２５０、２６０が形成された上記第２ビアホール２４０がギャップフィルされるように金属物質を蒸着して形成できる。
【００６１】
次に、図８に示すように、１次エッチング工程により上記金属層２７０をエッチングして上記第２ビアホール２４０の内部にコンタクトプラグ２７５を形成する。上記１次エッチング工程は上記金属層２７０に対するエッチバック（etch back）工程であって、タングステンのみを選択的に除去できる。
【００６２】
例えば、上記コンタクトプラグ２７５は、ＳＦｘガス（１＜ｘ＜６）とＡｒガスをエッチングガスとして使用したエッチング工程により形成できる。この際、上記ＳＦｘガスは上記Ｔｉ層及びＴｉＮ層をエッチングできず、表面の変形のみを形成するため、プラズマダメージによるディフェクトソースになることができるので、上記第１及び第２バリア層２５０、２６０を除去するための別途の工程が要求される。
【００６３】
上記１次エッチング工程により形成された上記コンタクトプラグ２７５は、第１ドーピング層２１０の高さに対応する高さを持つことができる。即ち、上記コンタクトプラグ２７５は、上記第２ドーピング層２２０に対応する上記第２ビアホール２４０の内部の上記第２バリア層２６０を露出させることができる。
【００６４】
上記コンタクトプラグ２７５は、上記第２ビアホール２４０の側壁を基準に上記第２ドーピング層２２０と上記第２ドーピング層２２０と接する第１ドーピング層２１０の上部領域に対応する上記第２バリア層２６０を露出させることができる。例えば、上記コンタクトプラグ２７５は、上記第３メタル１５３を基準に第１高さ（Ｈ）を持つように形成できる。
【００６５】
そして、図９に示すように、上記第２バリア層２６０に対する２次エッチング工程を進行して第２バリアパターン２５５を形成し、上記第１バリア層２５０に対する３次エッチング工程を進行して第１バリアパターン２６５を形成する。
【００６６】
上記第１バリアパターン２６５、第２バリアパターン２５５、及びコンタクトプラグ２７５は、同一な第１高さ（Ｈ）を持つように形成され、上記第２ビアホール２４０の側壁は露出できる。
【００６７】
即ち、上記第１、第２バリアパターン２６５、２５５及びコンタクトプラグ２７５が上記第２ビアホール２４０の内部の第１ドーピング層２１０及び第３メタル１５３のみに電気的に接続されて上記イメージ感知部２００で生成された光電荷は上記リードアウト回路１２０に伝達できる。また、上記第１、第２バリアパターン２６５、２５５及びコンタクトプラグ２７５が上記第２ビアホール２４０の内部の第１ドーピング層２１０のみに電気的に接続されているので、上記第１ドーピング層２１０及び第２ドーピング層２２０を電気的に分離させて素子が誤作動することを防止できる。
【００６８】
図示してはいないが、上記イメージ感知部２００の上に、上部電極、カラーフィルター、及びマイクロレンズが更に形成できる。
【符号の説明】
【００６９】
１００  半導体基板
１１０  素子分離膜
１２０  リードアウト回路
１２１  トランスファートランジスタ（Ｔｘ）
１２３  リセットトランジスタ（Ｒｘ）
１２５  ドライブトランジスタ（Ｄｘ）
１２７  セレクトトランジスタ（Ｓｘ）
１３０  イオン注入領域
１３１  フローティングディヒュージョン領域（ＦＤ）
１３３、１３５、１３７  ソース／ドレイン領域
１４０  電気接合領域
１４１  第２導電型ウェル
１４３  第１導電型イオン注入層
１４５  第２導電型イオン注入層
１４７  第１導電型連結領域
１４８  第１導電型連結領域
１５０  配線
１５１  第１メタル（Ｍ１）
１５１ａ  第１メタルコンタクト
１５２  第２メタル（Ｍ２）
１５３  第３メタル（Ｍ３）
１６０  層間絶縁層
１７０  アンダーカット
２００  イメージ感知部
２０５  フォトダイオード
２１０  第１ドーピング層
２２０  第２ドーピング層
２３０  オーミックコンタクト層
２３５  第１ビアホール
２４０  第２ビアホール
２５０  第１バリア層
２５０  第２バリア層
２５５  第２バリアパターン
２６０  第２バリア層
２６５  第１バリアパターン
２７０  金属層
２７５  コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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