(57)【要約】【課題】本発明による半導体集積回路の設計方法、設計プログラムによれば、信頼性の高い累積故障確率の計算を行なうことができる。【解決手段】本発明による半導体集積回路の設計方法は、半導体集積回路のレイアウト情報に基づいて、半導体集積回路全体のゲート面積を算出するステップと、経時絶縁破壊に対する累積故障確率を算出するステップと、累積故障確率を用いて半導体集積回路全体の累積故障確率を算出するステップとを具備する。【選択図】図２
2010028035.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータによって実行される半導体集積回路の設計方法において、
前記半導体集積回路のレイアウト情報に基づいて、前記半導体集積回路のゲート面積を算出するステップと、
前記ゲート面積を用いて、前記半導体集積回路全体における経時絶縁破壊に対する累積故障確率を算出するステップと、
を具備する
半導体集積回路の設計方法。
【請求項２】
請求項１に記載の半導体集積回路の設計方法において、
前記半導体集積回路は、機能によって区分された複数の構成要素を備え、
前記累積故障確率を算出するステップは、
前記レイアウト情報に基づいて、前記複数の構成要素のそれぞれの、経時絶縁破壊に対する累積故障確率を算出するステップと、
前記複数の構成要素の累積故障確率を統合して、前記半導体集積回路全体における累積故障確率を算出するステップと、
を備える
半導体集積回路の設計方法。
【請求項３】
請求項２に記載の半導体集積回路の設計方法において、
前記ゲート面積を算出するステップは、前記レイアウト情報から、前記複数の構成要素のそれぞれに含まれるトランジスタのゲート面積を算出するステップを更に具備し、
前記累積故障確率を算出するステップは、前記複数の構成要素のそれぞれのゲート面積に基づいて、前記複数の構成要素のそれぞれの累積故障確率を算出するステップを備える
半導体集積回路の設計方法。
【請求項４】
請求項２又は３に記載の半導体集積回路の設計方法において、
前記レイアウト情報から、前記複数の構成要素のそれぞれの動作率を抽出するステップを更に具備し、
前記累積故障確率を算出するステップは、前記動作率に基づいて、前記複数の構成要素のそれぞれの累積故障確率を算出するステップを備える
半導体集積回路の設計方法。
【請求項５】
請求項１から４のいずれか１項に記載の半導体集積回路の設計方法において、
前記半導体集積回路全体における累積故障確率が、予め設定された要求信頼性を満足するかを判定するステップと、
前記半導体集積回路全体における累積故障確率が、前記要求信頼性に満たない場合、前記半導体集積回路のレイアウトを変更するステップと、
前記レイアウトの変更に基づいて前記レイアウト情報を更新するステップと、
を更に具備する
半導体集積回路の設計方法。
【請求項６】
請求項５に記載の半導体集積回路の設計方法において、
前記レイアウトを変更するステップは、前記複数の構成要素から選択された構成要素におけるゲート面積を縮小するステップを備える半導体集積回路の設計方法。
【請求項７】
請求項５又は６に記載の半導体集積回路の設計方法において、
前記レイアウトを変更するステップは、前記複数の構成要素から選択された構成要素におけるゲート絶縁膜の膜厚を厚くするステップを備える半導体集積回路の設計方法。
【請求項８】
請求項７に記載の半導体集積回路の設計方法において、
前記選択された構成要素はデカップリング容量を含み、
前記レイアウトを変更するステップは、前記デカップリング容量を、前記デカップリング容量のゲート絶縁膜より膜厚の厚いゲート絶縁膜を有するデカップリング容量に置換するステップを備える半導体集積回路の設計方法。
【請求項９】
請求項５に記載の半導体集積回路の設計方法において、
前記レイアウトを変更するステップは、トランジスタの静電容量を利用したデカップリング容量を、ＭＩＭ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）構造によるデカップリング容量に置換するステップを備える半導体集積回路の設計方法。
【請求項１０】
請求項５に記載の半導体集積回路の設計方法において、
前記レイアウトを変更するステップは、前記複数の構成要素から選択された構成要素の動作率を変更するステップを備える半導体集積回路の設計方法。
【請求項１１】
請求項１０に記載の半導体集積回路の設計方法において、
前記選択された構成要素は、クロックバッファ、トランスファゲート、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路のいずれかを含む半導体集積回路の設計方法。
【請求項１２】
請求項５に記載の半導体集積回路の設計方法において、
前記レイアウトを変更するステップは、前記半導体集積回路の空き領域に配置されたセルを、前記セルの累積故障確率より小さい累積故障確率の他のセルに置換するステップを備える
半導体集積回路の設計方法。
【請求項１３】
請求項１２に記載の半導体集積回路の設計方法において、
前記セルを置換するステップは、前記空き領域に配置されたセルを、前記セルのゲート絶縁膜の膜厚より大きいゲート絶縁膜を有する他のセルに置換するステップを備える
半導体集積回路の設計方法。
【請求項１４】
請求項１２に記載の半導体集積回路の設計方法において、
前記セルを置換するステップは、前記空き領域に配置されたセルを、前記セルの配線面積より大きい配線を有する他のセルに置換するステップを備える
半導体集積回路の設計方法。
【請求項１５】
請求項５から１４のいずれか１項に記載の半導体集積回路の設計方法において、
前記レイアウトを変更するステップは、前記半導体集積回路全体における累積故障確率において、累積故障確率の占める割合の大きい構成要素のレイアウトを優先的に変更するステップを備える
を備える半導体集積回路の設計方法。
【請求項１６】
請求項２から１４のいずれか１項に記載の半導体集積回路の設計方法において、
前記複数の構成要素は、プリミティブセル、マクロセル、入出力インタフェースセルのうち少なくとも１つを備える
半導体集積回路の設計方法。
【請求項１７】
請求項１から１６のいずれか１項に記載の半導体集積回路の設計方法をコンピュータに実行させる
設計プログラム。
【請求項１８】
複数の構成要素を具備し、
複数の構成要素のそれぞれの経時絶縁破壊に対する累積故障確率の総和が、予め設定された累積故障確率よりも小さい
半導体集積回路。
【請求項１９】
半導体集積回路のレイアウト情報に基づいて、前記半導体集積回路のゲート面積を算出するゲート面積計算部と、
前記ゲート面積を用いて、前記半導体集積回路全体における経時絶縁破壊に対する累積故障確率を算出する全体累積故障確率計算部と、
を具備する
半導体集積回路の設計支援装置。
【請求項２０】
請求項１９に記載の半導体集積回路の設計支援装置において、
前記半導体集積回路は、機能によって区分された複数の構成要素を備え、
前記レイアウト情報に基づいて、前記複数の構成要素のそれぞれの、経時絶縁破壊に対する累積故障確率を算出する累積故障確率計算部を更に具備し、
前記全体累積故障確率計算部は、前記複数の構成要素の累積故障確率を統合して、前記半導体集積回路全体における累積故障確率を算出する
半導体集積回路の設計支援装置。
【請求項２１】
請求項２０に記載の半導体集積回路の設計支援装置において、
前記ゲート面積計算部は、前記レイアウト情報から、前記複数の構成要素のそれぞれに含まれるトランジスタのゲート面積を算出し、
前記累積故障確率計算部は、前記複数の構成要素のそれぞれのゲート面積に基づいて、前記複数の構成要素のそれぞれの累積故障確率を算出する
半導体集積回路の設計支援装置。
【請求項２２】
請求項２０又は２１に記載の半導体集積回路の設計支援装置において、
前記累積故障確率計算部は、前記レイアウト情報から、前記複数の構成要素のそれぞれの動作率を抽出し、前記動作率に基づいて、前記複数の構成要素のそれぞれの累積故障確率を算出する
半導体集積回路の設計支援装置。
【請求項２３】
請求項１９から２２のいずれか１項に記載の半導体集積回路の設計支援装置において、
前記半導体集積回路全体における累積故障確率が、予め設定された要求信頼性を満足するかを判定する変更対象選択部と、
前記変更対象選択部は、前記半導体集積回路全体における累積故障確率が、前記要求信頼性に満たない場合、前記半導体集積回路のレイアウトを変更するレイアウト部と、
を更に具備し、
前記レイアウト部は、前記レイアウトの変更に基づいて前記レイアウト情報を更新する
半導体集積回路の設計支援装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜を有するトランジスタを備える半導体集積回路の設計方法、設計プログラム、設計支援装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化及び微細化に伴い、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下、トランジスタと称す）におけるゲート絶縁膜の薄膜化が進んでいる。ゲート絶縁膜の膜厚が薄くなると、経時絶縁破壊（ＴＤＤＢ：Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）に対する耐性が低くなり、ゲートの累積故障確率は大きくなる。
【０００３】
一般に、ＴＤＤＢによるゲートの累積故障確率をシミュレーションする場合、トランジスタの製造プロセス毎に導出された寿命予測式に、予め設定されたゲート面積を用いて累積故障確率を計算している。本明細書において、ゲート面積とは、１つ又は複数のトランジスタのゲート絶縁膜の総面積を意味する。例えば、半導体集積回路のゲート面積とした場合、半導体集積回路内におけるトランジスタのゲート絶縁膜の総面積を示し、セルのゲート面積とした場合、セル内におけるトランジスタのゲート絶縁膜の総面積を示す。又、トランジスタのゲート面積とした場合、トランジスタ単体のゲート面積を示す。累積故障確率の計算に用いられる半導体集積回路のゲート面積は、現在製造されている半導体集積回路のゲート面積と大きくかけ離れた値となっている。例えば、ＪＥＤＥＣ（Ｆｏｕｎｄｒｙ  Ｐｒｏｃｅｓｓ  Ｑｕａｌｉｆｉｃａｔｉｏｎ  Ｇｕｉｄｅｌｉｎｅｓ：ＪＰ００１．０１）では、半導体集積回路のゲート面積を１０ｍｍ２として累積故障確率を計算するよう規格化されている。
【０００４】
このように、一般的な計算方法では、実際の製品に使用されている半導体集積回路のゲート面積よりも大きなゲート面積を用いてトランジスタの累積故障確率を計算している。このため、計算されたトランジスタの累積故障確率は、現実のものよりも小さくなる。すなわち、累積故障確率の計算に用いられるゲート面積が実際の製品よりも大きいため、計算された寿命は、実際の寿命よりも長くなってしまう。
【０００５】
一方、特開２００６−１４０２８４には、高精度のＴＤＤＢ寿命モデルを新たに作成し、精度の高いＴＤＤＢ故障シミュレーションを行う方法が記載されている（特許文献１参照）。この方法では、ゲート面積に対する電流の比率の２乗の積分値とモデルパラメータとの積が１となる時間をトランジスタのＴＤＤＢ寿命として算出している。
【特許文献１】特開２００６−１４０２８４
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一方、半導体集積回路には、多くのトランジスタが用いられているため、トランジスタのＴＤＤＢ寿命（累積故障確率）は、製品全体の寿命に大きな影響を与える。このため、半導体集積回路の全体におけるＴＤＤＢに対する累積故障確率に基づいて、半導体集積回路を設計することが要求されている。しかし、上述の従来技術では、個々のトランジスタにおけるゲートの累積故障確率を計算しているが、半導体集積回路の全体におけるＴＤＤＢ寿命を計算する方法は開示されていない。又、一般的な方法（予め決められたゲート面積を用いた方法）によって計算された累積故障確率の精度は極端に悪く、回路設計に利用することができない。
【０００７】
特許文献１に記載の方法では、トランジスタのＴＤＤＢ寿命を精度良く計算している。しかし、特許文献１の方法では、ＳＰＩＣＥに例示される回路シミュレータによって計算された回路パラメータと、ＴＤＤＢ寿命モデルとを用いてＴＤＤＢ寿命を計算している。このため、回路全体のＴＤＤＢ寿命を計算する場合、非常に多くの時間を要してしまう。従って、特許文献１の方法でも回路全体の累積故障確率に基づいた回路設計を行うのは困難であった。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明による半導体集積回路の設計方法は、半導体集積回路のレイアウト情報に基づいて、半導体集積回路全体のゲート面積を算出するステップと、ゲート面積を用いて、半導体集積回路全体における経時絶縁破壊に対する累積故障確率を算出するステップとを具備する。本発明では、予め設定されたゲート面積ではなく、レイアウト設計によって生成されたレイアウト情報を用いて、ＴＤＤＢに対する半導体集積装置全体における累積故障確率を予測している。このため、回路のレイアウトに対応した信頼性の高い累積故障確率をシミュレートすることができる。又、レイアウト情報に基づいて算出されたゲート面積を用いて累積故障確率を算出しているため、半導体集積装置全体の累積故障確率に対して影響の大きいトランジスタを特定することが容易となる。
【００１０】
本発明による半導体集積回路の製造方法は、コンピュータによって実行される設計プログラムによって実現されることが好ましい。
【発明の効果】
【００１１】
本発明による半導体集積回路の設計方法、設計プログラム、及び設計支援装置によれば、信頼性の高いＴＤＤＢに対する半導体集積回路全体における累積故障確率の計算を行なうことができる。
【００１２】
又、本発明によれば、半導体集積回路全体における累積故障確率に対して影響の大きいトランジスタを特定することが容易となる。このため、信頼性を向上するためのレイアウト修正箇所を容易に選択することができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照して、本発明による半導体集積回路の設計方法、設計プログラム、設計支援装置の実施の形態を説明する。本発明によって設計される半導体集積装置は、機能によって区分された複数の構成要素（例えば機能セル）から形成される。本発明による半導体集積回路設計支援装置は、構成要素毎のＴＤＤＢに対する累積故障確率を算出し、これに基づいてレイアウト修正を行う。本実施の形態では、セルベースＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を設計する半導体集積回路設計支援装置を一例に説明する。
【００１４】
（構成）
図１及び図２を参照して、本発明による半導体集積回路設計支援装置１０（以下、設計支援装置１０と称す）の実施の形態における構成を説明する。図１は、本発明による設計支援装置１０の実施の形態における構成図である。設計支援装置１０は、バス１６を介して相互に接続されるＣＰＵ１１と、ＲＡＭ１２と、記憶装置１３と、入力装置１４と、出力装置１５とを具備する。記憶装置１３はハードディスクやメモリ等に例示される外部記憶装置である。又、入力装置１４は、キーボードやマウス等のユーザによって操作されることで、各種データをＣＰＵ１１や記憶装置１３に出力する。出力装置１５は、モニタやプリンタに例示され、ＣＰＵ１１から出力される半導体装置のレイアウト結果をユーザに対し視認可能に出力する。
【００１５】
記憶装置１３は、自動レイアウト用セルライブラリ２１（以下、セルライブラリ２１と称す）、レイアウト情報２２、要求信頼性情報２３、設計プログラム２４、使用条件情報２５を格納している。ＣＰＵ１１は、入力装置１４からの入力に応答して、記憶装置１３内の設計プログラム２４を実行し、セルの配置や配線等のレイアウト処理、及び半導体集積回路全体の累積故障確率（以下、全体累積故障確率３３と称す）の算出を行う。この際、記憶装置１３からの各種データやプログラムはＲＡＭ１２に一時格納され、ＣＰＵ１１は、ＲＡＭ１２内のデータを用いて各種処理を実行する。
【００１６】
セルライブラリ２１は、１つ又は複数の機能を有し、内部が既にレイアウト設計されたセル（機能セル）に関するデータ（以下セルデータと称す）の集合である。セルライブラリ２１には、ＮＡＮＤやフリップフロップなどの基本的回路を含むプリミティブセルから、デカップリング容量セル、ＭＩＭ容量セル、あるいはＲＡＭやＲＯＭ、ＣＰＵコア等の大規模回路を含むマクロセルに関するセルデータが登録される。又、セルライブラリ２１には、セルを半導体チップ上に配置、配線するために利用されるＬＥＦ（Ｌｉｂｒａｒｙ  Ｅｘｃｈａｎｇｅ  Ｆｏｒｍａｔ）データである。セルデータは、セル内の配線や端子の位置等、セルの外形や外部からの配線の接続位置、配線禁止領域を指定するデータを含む。又、セルライブラリ２１に登録されるセルデータには、セル内に設けられたトランジスタのゲート面積や膜厚に間する情報が対応付けられていても良い。
【００１７】
レイアウト情報２２は、レイアウトフェーズにおいて設計された半導体チップ上のレイアウトに関する情報である。詳細には、レイアウト情報２２は、半導体チップに配置されたセルの位置、種類、大きさ等に関する例えばＧＤＳ（Ｇｒａｐｈｉｃ  Ｄａｔａ  Ｓｙｓｔｅｍ）形式の情報、セル間を接続する配線の位置及び大きさに関する情報を含む。
【００１８】
使用条件情報２５は、配置されたセルに含まれるトランジスタ（Ｔｒ）の種類や使用条件に関する情報を含む。使用条件情報２５は、要求信頼性に基づいて規定された製品の周辺環境条件（例えば周辺温度）、動作電圧（使用電圧）、動作率（動作Ｄｕｔｙ）、稼動時間（使用時間）等の情報を含む。
【００１９】
要求信頼性情報２３は、設計対象の半導体集積回路に対して要求された信頼性に関する情報である。要求信頼性情報２３は、設計対象回路に対して要求された仕様に基づいて設定され、半導体集積回路の信頼度、製品寿命、平均累積故障率等を規定する情報である。例えば、２４時間連続に１０年稼動したときの平均累積故障確率１００ｐｐｍ／年が要求信頼性情報２３として設定される。
【００２０】
設計プログラム２４は、ＣＰＵ１１によって実行されることで、図２に示すゲート面積計算部２４１、累積故障確率計算部２４２、全体累積故障確率計算部２４３、変更対象選択部２４５、レイアウト部２４６（レイアウトツール）の各機能を実現する。
【００２１】
図２を参照して、設計プログラム２４を実行することで実現される機能について説明する。
【００２２】
ゲート面積計算部２４１は、レイアウト情報２２に基づいて、半導体集積回路上におけるセル（構成要素）毎のゲート面積３１を算出する。ゲート面積計算部２４１は、半導体チップ上にレイアウトされた全て又は一部の構成要素におけるゲート面積を近似計算し、ゲート面積３１として算出する。詳細には、ゲート面積計算部２４１は、レイアウト情報２２から半導体チップ上にレイアウトされたセルの種類（例えば、プリミティブセルやマクロセル）を特定し、セル毎のゲート面積の近似値をゲート面積３１として出力する。
【００２３】
セル（構成要素）は、１つ又は複数種類のトランジスタを備えている。ここで、トランジスタの種類とは、トランジスタの寿命に影響を与えるパラメータによって分類される種類である。ゲート面積計算部２４１は、このパラメータを考慮して、トランジスタの種類毎のゲート面積３１を算出することが好ましい。トランジスタの寿命に影響を与えるパラメータは、例えば、トランジスタの動作電圧（ゲート絶縁膜の膜厚）や、動作率（動作周波数）がある。このため、ゲート面積計算部２４１は、使用条件情報２５を参照して、トランジスタの動作電圧や動作率（動作周波数）毎のゲート面積３１を算出することが好ましい。
【００２４】
累積故障確率計算部２４２は、ゲート面積３１とレイアウト情報２２とに基づいて、半導体集積回路上におけるセル（構成要素）毎のＴＤＤＢに対する累積故障確率３２を算出する。詳細には、累積故障確率計算部２４２は、使用条件情報２５から抽出したセル（構成要素）毎の動作率、動作電圧等の使用条件に関する情報と、ゲート面積３１とを用いて累積故障確率３２を算出する。
【００２５】
以下、累積故障確率３２の計算方法の詳細を説明する。
【００２６】
ＴＤＤＢに対する累積故障確率Ｆ（ｔ）は式（１）に示すワイブル分布に従う。
【数１】
2010028035.tif 000003
ただし、ｔは使用年数、ηは寿命、βはワイブル分布係数である。
【００２７】
累積故障確率Ｆ（ｔ）を算出するための寿命ηは、一般的に式（２）に示す寿命予測式によって求められる（Ｅモデル）。
【数２】
2010028035.tif 000004
ただし、Ｃは定数項。ＡＯＸはゲート面積、γはトランジスタの電圧依存パラメータ、Ｖｃｃはトランジスタの動作電圧、φはトランジスタの活性化エネルギー、ｋはボルツマン係数、Ｔは絶対温度である。
【００２８】
又、トランジスタの種類に応じて、使用される寿命予測式が異なる。例えば、電圧依存型の（動作電圧が高い）トランジスタには式（２）に示すＥモデルが好適に使用され、ゲート絶縁膜の膜厚が２ｎｍ以下の場合は、式（３）に示すパワーローモデルが好適に使用される。この他、式（４）に示す１／Ｅモデル等を使用して寿命ηが計算されても良い。
【数３】
2010028035.tif 000005
ただし、ｎは電圧依存パラメータである。
【数４】
2010028035.tif 000006
【００２９】
又、トランジスタの動作率を考慮した場合の累積故障確率Ｆ（ｔ）は、式（５）によって計算される。この場合、上述のように、セル内において動作率が同一のトランジスタのゲート面積の総和を使用して累積故障確率Ｆ（ｔ）が計算される。
【数５】
2010028035.tif 000007
ただし、Ｘは使用年数、Ｄは動作率（％）である。
【００３０】
以上のように、寿命ηや累積故障確率Ｆ（ｔ）は、ゲート面積ＡＯＸに応じた値である。この際、動作電圧（ゲート絶縁膜の膜厚）毎、あるいは、動作率毎に計算されたゲート面積３１を用いることで、動作電圧毎の累積故障確率や動作率毎の累積故障確率をそれぞれ一括して計算することができる。
【００３１】
セル（構成要素）がｎ種類のトランジスタを備えている場合、セル全体の累積故障確率Ｆｃ（ｔ）は、式（６）によって計算される。ただし、ｎ種類のトランジスタの累積故障確率をＦ１（ｔ）〜Ｆｎ（ｔ）、ｎは１以上の整数とする。
【数６】
2010028035.tif 000008
【００３２】
この際、トランジスタの累積故障確率Ｆ１（ｔ）〜Ｆｎ（ｔ）のそれぞれは、トランジスタの動作電圧や動作率に対応して算出されたゲート面積３１に基づいて計算される。
【００３３】
以上のように、累積故障確率計算部２４２は、式（６）を用いてセル（構成要素）毎の累積故障確率３２を算出する。
【００３４】
全体累積故障確率計算部２４３は、半導体集積回路に対し計算された全ての累積故障確率３２を統合し、半導体集積回路の累積故障確率３３（以下、全体累積故障確率３３と称す）を計算する。レイアウト設計された半導体集積回路が、ｍ種類のセル（構成要素）を備える場合、半導体集積回路全体の累積故障確率Ｆｐ（ｔ）（全体累積故障確率３３）は、式（７）によって計算される。ただし、ｍ種類のセルの累積故障確率をＦｃ１（ｔ）〜Ｆｃｍ（ｔ）、ｍは１以上の整数とする。
【数７】
2010028035.tif 000009
【００３５】
変更対象選択部２４５は、計算された全体累積故障確率３３と要求信頼性情報２３とを比較して信頼性判定を行い、判定結果に応じてレイアウトを変更する箇所を決定する。変更対象選択部２４５は、全体累積故障確率３３が要求信頼性情報２３に設定された平均累積故障確率より大きい場合、レイアウトの変更箇所を決定し、小さい場合、全体累積故障確率３３を、半導体集積回路（製品）の要求信頼性で規定された稼動条件に対する平均累積故障確率として設定する。
【００３６】
変更対象選択部２４５は、例えば、半導体集積回路全体の累積故障確率Ｆｐ（ｔ）に占める割合の大きい累積故障確率Ｆｃ（ｔ）に対応するセル（構成要素）を優先的にレイアウト変更対象として選択する。累積故障確率Ｆｃ（ｔ）が大きいセルは、ゲート面積が小さいトランジスタ、動作率が高いトランジスタ、又は動作電圧が小さい（膜厚が薄い）トランジスタのいずれかを利用している。このため、変更対象選択部２４５は、このようなトランジスタを優先的にレイアウトの変更対象として選択することとなる。
【００３７】
レイアウト部２４６は、図示しない設計対象回路の設計仕様に基づいて、セルライブラリ２１に記録されたセルデータを用いて、半導体集積回路のレイアウトを行う。レイアウトされたセルの配置や配線に関する情報はレイアウト情報２２として、記憶装置１３に記録される。又、レイアウト部２４６は、変更対象選択部２４５によって指定された変更箇所に基づいて、レイアウトを変更し、記録済みのレイアウト情報２２を更新する。
【００３８】
レイアウト部２４６によるレイアウト変更により、寿命の短いトランジスタを含むセルを優先的に寿命の長いトランジスタを含むセルや、トランジスタを含まないセルに置換することができる。例えば、寿命の短いコアトランジスタは、１．８Ｖ系や３．３Ｖ系等のゲート絶縁膜の厚いトランジスタに置換される。あるいは、トランジスタの静電容量を利用したデカップリング容量は、ゲート絶縁膜を利用しないＭＩＭ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）構造によるデカップリング容量に置換される。
【００３９】
変更対象選択部２４５は、レイアウト変更の容易性や変更後の累積故障確率の変化量を考慮してレイアウトの変更箇所（置換対象のセル）を決定することが好ましい。例えば、置換が容易に行えるセルを変更対象として選択することが好ましい。この場合、置換後の面積が大きくなるが、寿命が長いセルに変換可能なセルが変更対象として選択されることが好ましい。
【００４０】
以上のような構成により、本発明による設計支援装置１０は、ＴＤＤＢに対する要求信頼性（例えば平均累積故障率）を考慮して半導体集積回路のレイアウトを行う。
【００４１】
（動作）
次に、図３及び図４を参照して、本発明による半導体集積回路の設計方法（設計支援装置１０の動作）について説明する。図３は、本発明による設計方法の実施の形態における流れを示すフロー図である。図４は、本発明による累積故障確率計算処理の動作の一例を示すフロー図である。
【００４２】
図３を参照して、レイアウト部２４６は、セルの配置及び配線を行い半導体集積回路のレイアウトを行う（ステップＳ１）この際、レイアウト情報２２が記録される。ゲート面積計算部２４１は、生成されたレイアウト情報２２からＧＤＳ形式のレイアウトデータを抽出し、使用条件情報２５から、トランジスタの使用条件（例えば、使用電圧、動作率等）を抽出する（ステップＳ２）。
【００４３】
本発明による設計支援装置１０は、レイアウト情報２２から抽出したゲート面積等の情報を用いてレイアウト設計された半導体集積回路全体の累積故障確率を計算する（ステップＳ３）。累積故障確率計算の実施の形態における詳細な動作は、後述する。
【００４４】
変更対象選択部２４５は、ステップＳ３における処理によって出力された全体累積故障確率３３と製品仕様で示された要求信頼性情報２３とを比較して信頼性判定を行なう（ステップＳ４）。この際、全体累積故障確率３３が要求信頼性情報２３で示される平均累積故障確率より大きい場合、変更対象選択部２４５は、レイアウトを変更することを決定し、変更対象箇所を選択する（ステップＳ４不合格、Ｓ５）。そして、レイアウトフェーズにフィードバックし、レイアウト修正が行なわれる（ステップＳ１）。以降、全体累積故障確率３３が要求信頼性情報２３を満足するまで（全体累積故障確率３３が要求された平均累積故障確率より小さくなるまで）、レイアウトの変更、累積故障確率計算、信頼性判定の一連の処理（ステップＳ１〜Ｓ５）が繰り返される。
【００４５】
本発明では、半導体集積回路上の構成要素毎（例えばセル毎）に累積故障確率を算出しているため、製品の信頼性に対してクリティカルな箇所を容易に特定することができる。このため、ステップＳ５の処理では、回路全体の累積故障確率に占める割合の大きい構成要素（セル）が優先的にレイアウト変更の対象として選択される好ましい。
【００４６】
設計支援装置１０は、全体累積故障確率３３が要求信頼性情報２３を満足すると、全体累積故障確率３３を、要求信頼性で示された使用条件下における製品の平均累積故障確率として設定し、処理を終了する（ステップＳ４合格、Ｓ６）。ここで、設定された平均累積故障確率や決定したレイアウトは、記憶装置１３に記録されるとともに、出力装置１５より視認可能に出力されることが好ましい。
【００４７】
次に図４を参照して、ステップＳ３における累積故障率計算処理の一例を説明する。
【００４８】
ステップＳ２において抽出されたレイアウトデータ２２及び使用条件情報２５が、ゲート面積計算部２４１に入力される（ステップＳ１０１）。ゲート面積計算部２４１は、入力されたレイアウトデータ２２及び使用条件情報２５を用いて、セルの種類毎（構成要素毎）にゲート面積を計算する（ステップＳ１０２）。本一例では、プリミティブセル、マクロセル、デカップリング容量を有するフィル（Ｆｉｌｌ）セル、ＩＯセルのそれぞれに対するゲート面積が計算される。ここで、フィルセルとは、レイアウト後の空き領域に配置されるセルである。
【００４９】
ゲート面積計算部２４１は、ステップＳ１１１〜Ｓ１１３の処理によって半導体チップ上に配置される全てのプリミティブセルのゲート面積を近似計算する。先ず、ゲート面積計算部２４１は、レイアウト情報２２を参照して、半導体チップ上に配置された全てのプリミティブセルが使用する領域の総面積を算出する（ステップＳ１１１）。次に、ゲート面積計算部２４１は、プリミティブセルの個数を算出する（ステップＳ１１２）。ここでは、ステップＳ１１２において算出された総面積を、半導体チップ上のプリミティブセルの中で最も使用頻度の高いプリミティブセルの面積で割ることで、プリミティブセルの個数の近似値が算出される。最後に、ゲート面積計算部２４１は、半導体チップ全体におけるプリミリティブセルのゲートの総面積を算出する（ステップＳ１１３）。詳細には、最も使用頻度の高いプリミティブセルにおけるゲート面積に、ステップＳ１１２において算出されたプリミティブセルの個数を乗じて、ゲートの総面積の近似値が算出される。
【００５０】
ゲート面積計算部２４１は、ステップＳ１２１及びＳ１２２の処理によって半導体チップ上に配置されるマクロセル毎のゲート面積を近似計算する。ゲート面積計算部２４１は、レイアウト情報２２を参照して、半導体チップ上に配置されたマクロセルの種類を取得する（ステップＳ１２１）。ゲート面積計算部２４１は、マクロセル毎のゲート面積を算出する（ステップＳ１２２）。この際、ゲート面積計算部２４１は、使用条件情報２５を参照してマクロセルで使用されているトランジスタの種類、及び動作率（動作Ｄｕｔｙ）毎のゲート面積を算出する。
【００５１】
ゲート面積計算部２４１は、ステップＳ１３１及びＳ１３２の処理によって半導体チップ上に配置されるフィルセル（デカップリング容量）毎のゲート面積を近似計算する。ゲート面積計算部２４１は、レイアウト情報２２を参照して、半導体チップ上に配置されたフィルセルの数及び種類を取得する（ステップＳ１３１）。ゲート面積計算部２４１は、使用条件情報２５を参照して、デカップリング容量として使用されているトランジスタの種類、及び動作率（動作Ｄｕｔｙ）毎にゲート面積を算出する（ステップＳ１３２）。
【００５２】
ゲート面積計算部２４１は、ステップＳ１４１〜Ｓ１４３の処理によって半導体チップ上に配置される全てのＩＯセルのゲート面積を近似計算する。先ず、ゲート面積計算部２４１は、レイアウト情報２２を参照して、半導体チップ上に配置された全てのＩＯセルが使用する領域の総面積を算出する（ステップＳ１４１）。次に、ゲート面積計算部２４１は、ＩＯセルの個数を算出する（ステップＳ１４２）。ここでは、ステップＳ１４２において算出された総面積を、ＩＯセル１個分の面積で割ることで、ＩＯセルの個数の近似値が算出される。最後に、ゲート面積計算部２４１は、半導体チップ全体におけるＩＯセルのゲートの総面積を算出する（ステップＳ１４３）。詳細には、ＩＯセルにおけるゲート面積に、ステップＳ１４２において算出されたプリミティブセルの個数を乗じて、ゲートの総面積の近似値が算出される。
【００５３】
以上のように、半導体チップ上に配置されたプリミティブセルのゲート面積、マクロセルで使用されるトランジスタの種類、及び動作率毎のゲート面積、フィルセルで使用されるトランジスタの種類、及び動作率毎のゲート面積、ＩＯセルのゲート面積のそれぞれの近似値が計算される。これらのゲート面積の近似値は、ゲート面積３１として累積故障確率計算部２４２に入力される。
【００５４】
累積故障確率計算部２４２は、ゲート面積３１と使用条件情報２５とに基づいて、セル（構成要素）毎の累積故障確率を計算する（ステップＳ１０３）。詳細には、累積故障確率計算部２４２は、予め用意された寿命予測式（例えば式（２）〜（４））に、セル毎に算出されたゲート面積３１、及び使用条件情報２５から取得した動作率や動作電圧等のパラメータを代入してセル毎の寿命を算出する。これにより、トランジスタのゲート面積及び使用条件（動作率や動作電圧）が考慮されてセル毎の寿命が計算される。累積故障確率計算部２４２は、算出したセル毎の寿命を式（１）に代入してセル毎の累積故障確率３２を算出する。累積故障確率３２は、全体累積故障確率計算部２４３に入力される。
【００５５】
全体累積故障確率計算部２４３は、ステップＳ１０３において算出されたセル毎の累積故障確率３２を式（７）を利用して統合し、半導体チップ全体の累積故障確率を計算する（ステップＳ１０４）。計算された半導体チップ全体の累積故障確率は全体累積故障確率３３として記憶装置１３に格納される。又、全体累積故障確率３３は、出力装置１５から視認可能に出力されても良い。
【００５６】
以上のように本発明では、半導体集積回路全体のＴＤＤＢに対する累積故障確率を計算することができる。本発明では、シミュレーションのために予め設定されたゲート面積ではなく、レイアウト設計によって生成されたレイアウト情報を用いて製品全体の累積故障確率を計算している。このため、回路のレイアウトに対応した信頼性予測を行なうことができる。又、回路要素毎に計算されたゲート面積を用いて累積故障確率を算出しているため、製品の信頼性を低下させる回路要素を特定することが可能となる。このため、信頼性を向上させるためのレイアウト修正箇所の選択が容易となる。
【００５７】
又、本発明では、ＴＤＤＢに対する累積故障確率を利用してレイアウト修正が行なわれる。このため、半導体集積回路の微細化に伴って表出しつつあるＴＤＤＢによる製品故障を、設計段階で防止することができる。すなわち、本発明による設計支援装置１０によって設計された半導体集積回路は、複数の構成要素のそれぞれにおけるＴＤＤＢに対する累積故障確率の総和が製品の累積故障確率より小さくなるように設定される。
【００５８】
更に、本発明では、回路要素毎の累積故障確率を算出する際、使用するトランジスタの種類、動作率、動作電圧等を考慮して累積故障確率を求めることができる。このため、製品の累積故障確率に製品に要求される使用条件を反映させることが可能となる。本発明では、このようなトランジスタの使用条件を反映した累積故障確率によって回路設計が行なわれるため、設計の信頼性が向上する。
【００５９】
近年、半導体集積回路の回路規模は増大し、多くのダミーゲートが使用されている製品も有る。このため、半導体集積回路のＴＤＤＢに対する累積故障確率を正確に計算する場合、その計算量は膨大となり、設計時間が増大する恐れがある。しかし、本発明では、ゲート面積の近似値を利用して回路全体の累積故障確率を計算しているため、計算時間を短縮することができる。又、ゲート面積をＧＤＳ形式のデータを用いて計算しているため、短時間でＴＤＤＢに対する累積故障確率を計算することができる。更に、ゲート面積の近似値を計算する際、トランジスタの動作率（使用頻度）を考慮しているため、信頼性の高い累積故障確率を算出することができる。
【００６０】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では、半導体集積回路の構成要素としてセルを用いて説明したがこれに限らず、ユーザが設定した領域内の回路要素や、所定の機能を有する回路ブロックを構成要素として累積故障確率を算出しても構わない。
【図面の簡単な説明】
【００６１】
【図１】図１は、本発明による半導体集積回路設計支援装置の実施の形態における構成を示す図である。
【図２】図２は、本発明による半導体集積回路設計支援装置の実施の形態における機能ブロック図である。
【図３】図３は、本発明による半導体集積回路の設計方法の実施の形態における流れを示すフロー図である。
【図４】図４は、本発明による全体累積故障確率計算の流れの一例を示すフロー図である。
【符号の説明】
【００６２】
１０：半導体集積回路設計支援装置
１１：ＣＰＵ
１２：ＲＡＭ
１３：記憶装置
１４：入力装置
１５：出力装置
２１：セルライブラリ
２２：レイアウト情報
２３：要求信頼性情報
２４：設計プログラム
２４１：ゲート面積計算部
２４２：累積故障確率計算部
２４３：全体累積故障確率計算部
２４５：変更対象選択部
２４６：レイアウト部
３１：ゲート面積
３２：累積故障確率
３３：全体累積故障確率
【図１】
2010028035.tif 000010
【図２】
2010028035.tif 000011
【図３】
2010028035.tif 000012
【図４】
2010028035.tif 000013