(57)【要約】【課題】ＳＯＣチップの面積増加を抑えつつ消費電力を抑制することができる半導体集積回路装置を実現する。【解決手段】本発明の半導体集積回路装置は、互いに電源配線が分離された第１および第２の回路ブロックと、前記第１および第２の回路ブロックが形成されているＳＯＣチップ１２と、前記第１の回路ブロックからの制御信号に基づいて、前記第２の回路ブロックへの電源供給を制御するレギュレータ回路が形成されているＳＷチップ１６ａ〜１６ｃを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに電源配線が分離された第１および第２の回路ブロックと、
前記第１および第２の回路ブロックが形成されている第１の半導体チップと、
前記第１の回路ブロックからの制御信号に基づいて、前記第２の回路ブロックへの電源供給を制御するレギュレータ回路が形成されている第２の半導体チップを有することを特徴とする半導体集積回路装置。
【請求項２】
前記レギュレータ回路は、前記制御信号に基づいて前記第２の回路ブロックへの電源供給をオン/オフすることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記レギュレータ回路は、前記制御信号に基づいて複数の電源電圧の中から１つを選択し前記第２の回路ブロックへ供給することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記第２の半導体チップは、前記第１の半導体チップのデザインルールより緩いデザインルールが用いられていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記第１および第２の半導体チップがモールド樹脂に封入されていることを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に、大規模なＳＯＣ（System On Chip）に関する。
【背景技術】
【０００２】
近年、半導体製造プロセスの微細化の進展に伴って、半導体集積回路装置はより大規模化し、システム全体を１つの半導体チップに集積したＳＯＣが開発されている。しかし、微細化プロセスを使用した半導体チップでは回路素子の耐圧が低下する傾向にあり、このため、降圧型レギュレータ回路を別チップに形成し、これをＳＯＣチップと同じパッケージに封入する方法（例えば、「特許文献１」を参照。）が考えられている。
【０００３】
一方、微細化の進展、ＳＯＣの大規模化とトレードオフの関係でスタンバイ電力（待機電力）の増加が顕著と成ってきている。このスタンバイ電力を抑制するため、回路全体をいくつかの回路ブロックに分割し、ＳＯＣの動作状況に応じて不要な回路ブロックへの電源供給を遮断する方法が考えられる。
【０００４】
しかしながら、従来の半導体集積回路装置でこのような分割を行うためには、ＳＯＣチップ内に回路ブロックごとに制御可能な専用電源回路を形成しなければならず、各専用電源回路の分だけＳＯＣチップの面積が増加し、コストが増加してしまうという問題があった。また、最先端の微細化プロセスを使用したＳＯＣチップの面積を抑制するためにこれら専用電源をパッケージ外部から供給する場合には、回路ブロックごとに専用電源端子が必要となり、パッケージの総端子数が増加し結果的にコストの増大につながるという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２６１６０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ＳＯＣチップの面積増加を抑えつつ消費電力を抑制することができる半導体集積回路装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、互いに電源配線が分離された第１および第２の回路ブロックと、前記第１および第２の回路ブロックが形成されている第１の半導体チップと、前記第１の回路ブロックからの制御信号に基づいて、前記第２の回路ブロックへの電源供給を制御するレギュレータ回路が形成されている第２の半導体チップを有することを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【０００８】
本発明によれば、ＳＯＣチップの面積増加を抑えつつ消費電力を抑制することができるので、製造コストを抑えつつ高品質の半導体集積回路装置を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例に係る半導体集積回路装置におけるＭＣＰ（Multi Chip Package）の構造を示す断面図。
【図２】本発明の実施例に係る半導体集積回路装置の一例を示す回路ブロック図。
【図３】本発明の実施例に係る半導体集積回路装置におけるレギュレータ回路の一例を示す回路図。
【図４】本発明の実施例に係る半導体集積回路装置におけるレギュレータ回路の別の一例を示す回路図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明の実施の形態を説明する。
【実施例】
【００１１】
図１は、本発明の実施例に係る半導体集積回路装置におけるＭＣＰ（Multi Chip Package）の構造を示す断面図である。ここでは、一例として、レギュレータ回路が搭載された３つの半導体チップ（以下、「ＳＷチップ」という。）をＳＯＣチップ上に表面実装したＢＧＡ（Ball Grid Array）パッケージを示した。
【００１２】
本発明の実施例に係る半導体集積回路装置は、プリント基板１１、ＳＯＣチップ１２、およびＳＷチップ１６ａ〜１６ｃを備えている。
【００１３】
プリント基板１１の片面には外部との接続に用いる複数の半田ボール１３が接着され、プリント基板１１を挟んで半田ボール１３と対向する面にはＳＯＣチップ１２が接着され、半田ボール１３とＳＯＣチップ１２はボンディングワイヤ１４とプリント基板１１中に形成されたスルー配線とで電気的に接続され、ＳＷチップ１６ａ〜１６ｃはＳＯＣチップ１２上にナノボール１５を挟んで対向して接着され、ＳＷチップ１６ａ〜１６ｃとＳＯＣチップ１２はそれぞれ複数のナノボール１５を介して電気的に接続され、ＳＯＣチップ１２、ＳＷチップ１６ａ〜１６ｃ、ボンディングワイヤ１４、およびナノボール１５はモールド樹脂１７に封入されている。
【００１４】
ＳＯＣチップ１２には電源配線が互いに分離された複数の回路ブロックが形成され、それぞれの回路ブロックには、ＳＷチップ１６ａ〜１６ｃのレギュレータ回路から供給される電源、または、外部から供給される電源が接続されている。
【００１５】
ＳＷチップ１６ａ〜１６ｃは、それぞれ、ＳＯＣチップ１２上の対応する回路ブロックに合わせて必要な定電圧を供給するレギュレータ回路を搭載し、制御信号に基づいて対応する回路ブロックに対して電源の供給を停止したり複数の異なる電源電圧を切り替えて供給したりすることができる。
【００１６】
また、ＳＷチップ１６ａ〜１６ｃには、ＳＯＣチップ１２より緩いデザインルールが用いられている。これにより、動作時の消費電流が大きくかつ比較的高耐圧が要求されるＳＷチップ１６ａ〜１６ｃを安価に製造することができる。
【００１７】
図２は、本発明の実施例に係る半導体集積回路装置を示す回路ブロック図である。ここでは、一例として、互いに電源配線が分離された３つの回路ブロックとそれらにかかわる２つのレギュレータ回路を示した。
【００１８】
本発明の実施例に係る半導体集積回路装置は、ＳＯＣチップ１２上に回路ブロック２１〜２３、およびアイソレーション回路２４ａ〜２４ｄを備え、ＳＷチップ上にレギュレータ回路２５、２６を備えている。
【００１９】
回路ブロック２１の出力ＯＵＴはアイソレーション回路２４ａの入力に接続され、回路ブロック２１の入力ＩＮにはアイソレーション回路２４ｂの出力が接続され、回路ブロック２１の電源入力ＰＳには半田ボール１３からなる電源端子２７が接続され、回路ブロック２１の制御出力/ＣＥ２はレギュレータ回路２５の制御入力に接続され、回路ブロック２１の制御出力/ＣＥ３はレギュレータ回路２６の第１の制御入力に接続され、回路ブロック２１の制御出力ＳＥＬはレギュレータ回路２６の第２の制御入力に接続され、レギュレータ回路２５および２６の入力には電源端子２７が接続されている。
【００２０】
回路ブロック２２の出力ＯＵＴ１はアイソレーション回路２４ｂの入力に接続され、回路ブロック２２の入力ＩＮ１にはアイソレーション回路２４ａの出力が接続され、回路ブロック２２の出力ＯＵＴ２はアイソレーション回路２４ｃの入力に接続され、回路ブロック２２の入力ＩＮ２にはアイソレーション回路２４ｄの出力が接続され、回路ブロック２２の電源入力ＰＳにはレギュレータ回路２５の出力が接続されている。
【００２１】
回路ブロック２３の出力ＯＵＴはアイソレーション回路２４ｄの入力に接続され、回路ブロック２３の入力ＩＮにはアイソレーション回路２４ｃの出力が接続され、回路ブロック２３の電源入力ＰＳにはレギュレータ回路２６の出力が接続されている。
【００２２】
回路ブロック２１は、電源端子２７から供給される外部電源電圧（例えば、１．２Ｖ。以下、「Ｖｄｄ」という。）で動作し、ＳＯＣの動作状態に応じてレギュレータ回路２５および２６を制御する機能を備えている。
【００２３】
すなわち、回路ブロック２１は、必要に応じて回路ブロック２２または２３への電源供給をオン/オフする制御信号（/ＣＥ２、/ＣＥ３）を生成する。また、回路ブロック２１は、回路ブロック２３の動作状態に応じて高い電圧（例えば、１．２Ｖ。：高速動作モード）、または、低い電圧（例えば、０．８Ｖ。：低速動作モードもしくは待機モード）を選択する制御信号ＳＥＬを生成する。
【００２４】
レギュレータ回路２５〔以下、「ＳＷ_ＴｙｐｅＡ」ともいう。〕は、回路ブロック２１からの/ＣＥ２に基づいて、回路ブロック２２への電源供給をオン/オフする。
【００２５】
レギュレータ回路２６〔以下、「ＳＷ_ＴｙｐｅＢ」ともいう。〕は、回路ブロック２１からの/ＣＥ３に基づいて回路ブロック２３への電源供給をオン/オフし、さらに、回路ブロック２１からのＳＥＬに基づいて回路ブロック２３への電源電圧〔例えば、１．２Ｖ/０．８Ｖ。）を選択して供給する。
【００２６】
アイソレーション回路２４ａ〜２４ｄは、回路ブロック２２または２３に電源が供給されていない時に入力ＩＮを固定する機能を備えている。例えば、回路ブロック２２と回路ブロック２１との間にあるアイソレーション回路２４ｂは、回路ブロック２２に電源が供給されていない時に回路ブロック２２から回路ブロック２１へ出力される信号が不定となるため、回路ブロック２１の入力ＩＮを固定する。
【００２７】
図３は、本発明の実施例に係る半導体集積回路装置におけるレギュレータ回路２５（ＳＷ_ＴｙｐｅＡ）の一例を示す回路図である。  
本発明の実施例に係る半導体集積回路装置は、定電流源３１、抵抗３２（Ｖｒｅｆ）、制御入力付きのＯＰアンプ３３、およびｐ型ＭＯＳＦＥＴの出力トランジスタ３４を備えている。
【００２８】
定電流源３１の一端はＶｄｄに接続され、定電流源３１の他端は抵抗３２の一端およびＯＰアンプ３３の(−)入力に接続され、抵抗３２の他端は接地電位（以下、「ＧＮＤ」という。）に接続され、ＯＰアンプ３３の制御入力には回路ブロック２１からの/ＣＥ２が接続され、ＯＰアンプ３３の出力は出力トランジスタ３４のゲートに接続され、出力トランジスタ３４のソースおよびバックゲートはＶｄｄに接続され、出力トランジスタ３４のドレインはＯＰアンプ３３の(＋)入力に接続されるとともにレギュレータ回路２５の出力Ｖｏｕｔとして回路ブロック２２の電源入力ＰＳに接続されている。
【００２９】
レギュレータ回路２５は、図３の表に示したように、/ＣＥ２が“Ｌｏｗ”である時にＶｒｅｆ基準電圧に応じた電圧をＶｏｕｔに出力し、/ＣＥ２が“Ｈｉｇｈ”である時にＶｏｕｔ出力をオフする。
【００３０】
図４は、本発明の実施例に係る半導体集積回路装置におけるレギュレータ回路２６（ＳＷ_ＴｙｐｅＢ）の一例を示す回路図である。  
本発明の実施例に係る半導体集積回路装置は、定電流源４１、抵抗４２ａ（Ｖｒｅｆ１）および抵抗４２ｂ（Ｖｒｅｆ２）、制御入力付きのＯＰアンプ４３、ｐ型ＭＯＳＦＥＴの出力トランジスタ４４、および選択スイッチ４５を備えている。
【００３１】
定電流源４１の一端はＶｄｄに接続され、定電流源４１の他端は選択スイッチ４５の入力およびＯＰアンプ４３の(−)入力に接続され、選択スイッチ４５の制御入力には回路ブロック２１からのＳＥＬが接続され、選択スイッチ４５の一方の出力は抵抗４２ａの一端に接続され、選択スイッチ４５の他方の出力は抵抗４２ｂの一端に接続され、抵抗４２ａの他端および抵抗４２ｂの他端はＧＮＤに接続され、ＯＰアンプ４３の制御入力には回路ブロック２１からの/ＣＥ３が接続され、ＯＰアンプ４３の出力は出力トランジスタ４４のゲートに接続され、出力トランジスタ４４のソースおよびバックゲートはＶｄｄに接続され、出力トランジスタ４４のドレインはＯＰアンプ４３の(＋)入力に接続されるとともにレギュレータ回路２６の出力Ｖｏｕｔとして回路ブロック２３の電源入力ＰＳに接続されている。
【００３２】
レギュレータ回路２６は、図４の表に示したように、/ＣＥ３が“Ｌｏｗ”である時にＶｒｅｆ１またはＶｒｅｆ２基準電圧に応じた電圧をＶｏｕｔに出力し、/ＣＥ３が“Ｈｉｇｈ”である時にＶｏｕｔ出力をオフする。
【００３３】
また、レギュレータ回路２６は、/ＣＥ３が“Ｌｏｗ”でかつＳＥＬが“Ｌｏｗ”である時にＶｒｅｆ１基準電圧に応じた電圧をＶｏｕｔに出力し、/ＣＥ３が“Ｌｏｗ”でかつＳＥＬが“Ｈｉｇｈ”である時にＶｒｅｆ２基準電圧に応じた電圧をＶｏｕｔに出力する。
【００３４】
上記実施例によれば、ＳＯＣチップ１２の表面にレギュレータ回路内蔵のＳＷチップ１６ａ〜１６ｃを表面実装（ＭＣＰ）しているので、ＳＯＣチップ面積およびパッケージ面積を増加させずに各回路ブロック単位で必要に応じて電源をオン/オフすることができ、半導体集積回路装置の低消費電力を実現することができる。
【００３５】
また、上記実施例によれば、ＳＷチップ１６ａ〜１６ｃはレギュレータ機能を有しているので、単に電源供給のオン/オフだけでなく動作状態に応じて各回路ブロックで必要とする最低限の電圧を制御しながら供給することができ、半導体集積回路装置の低消費電力と高性能を同時に達成することができる。
【００３６】
さらに、上記実施例によれば、ＳＷチップ１６ａ〜１６ｃの制御はＳＯＣチップ１２の内部で行われるため、パッケージに回路ブロック単位での専用電源端子や専用制御端子が不要となり、端子数を削減することができるので、より小型で安価なパッケージを使用することができる。
【００３７】
さらに、上記実施例によれば、付加するＳＷチップ１６ａ〜１６ｃは、ＳＯＣチップ１２と同一の微細プロセスを使う必要が無いので、安価なプロセスでＳＷチップ１６ａ〜１６ｃを製造でき、半導体集積回路装置のコストを抑えることが可能となる。
【００３８】
さらに、上記実施例によれば、ＳＯＣチップ１２の面積増加を抑えつつ消費電力を抑制することができるので、製造コストを抑えつつ高品質の半導体集積回路装置を実現することができる。
【００３９】
上述の実施例では、レギュレータ回路２６（ＳＷ_ＴｙｐｅＢ）は、２つの異なる電源電圧を選択的に出力するとしたが、本発明はこれに限られるものではなく、原理的には３以上の電源電圧に対しても適用可能である。
【００４０】
また、上述の実施例では、３つのＳＷチップ１６ａ〜１６ｃを用いるとしたが、本発明はこれに限られるものではなく、原理的には１つ以上のＳＷチップに対して適用可能である。
【００４１】
さらに、上述の実施例では、ＳＷチップ１６ａ〜１６ｃはＳＯＣチップ１２上に表面実装するとしたが、本発明はこれに限られるものではなく、一般的なマルチチップパッケージの実装方法に適用することが可能である。
【符号の説明】
【００４２】
１１  プリント基板
１２  ＳＯＣチップ
１３  半田ボール
１４  ボンディングワイヤ
１５  ナノボール
１６ａ〜１６ｃ  ＳＷチップ
１７  モールド樹脂
２１〜２３  回路ブロック
２４ａ〜２４ｄ  アイソレーション回路
２５、２６  レギュレータ回路
/ＣＥ２、/ＣＥ３、ＳＥＬ  制御信号
【図１】
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【図２】
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【図３】
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【図４】
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