(57)【要約】【課題】消費電流の増加を招くことなく、最大出力振幅を大きく保つ。【解決手段】接続点Ｐ１の電位が出力端子３２の電位よりも小さくなると、第７及び第８のトランジスタ７，８による差動対の動作により、第６のトランジスタ６のベース電位が上昇し、出力端子３２から第６のトランジスタ６を介して、エミッタ抵抗器２１へ電流が流されるため、第２のトランジスタ２が必要とするコレクタ電流を小さくでき、重負荷駆動時にあっても第２のトランジスタ２が飽和し難くなり、最大出力振幅幅を大きく保つことが可能となっている。【選択図】図２
2010028277.tif 000002
【特許請求の範囲】
【請求項１】
ベースが相互に接続されて入力信号の印加が可能とされたＮＰＮ形の第１及び第２のトランジスタが、プルダウントランジスタとして、前記第１のトランジスタのエミッタには直接に、前記第２のトランジスタのエミッタにはエミッタ抵抗器を介して、共に負の電源電圧が印加可能に設けられ、
前記第１のトランジスタのコレクタは、ＮＰＮ形の第３のトランジスタのエミッタと接続されて、当該接続点が出力端とされる一方、前記第３のトランジスタのコレクタに正の電源電圧が印加可能とされて、前記第１及び第３のトランジスタによりプッシュプル出力段が構成され、
前記第３のトランジスタのベースには、ベースとコレクタが相互に接続されたＮＰＮ形の第４のトランジスタのベースが接続される一方、当該第４のトランジスタのコレクタには、第１の定電流源が接続され、前記第４のトランジスタのエミッタには、前記第２のトランジスタのコレクタが接続されてなり、
ベースとコレクタが相互に接続されると共に、当該接続点が前記第１のトランジスタのコレクタに接続されたＮＰＮ形の第５のトランジスタが設けられ、当該第５のトランジスタのエミッタが前記第２のトランジスタのコレクタに接続されてなる出力回路であって、
前記出力端と前記第２のトランジスタのエミッタとの間に設けられたインピーダンス可変素子と、
前記インピーダンス可変素子のインピーダンスを制御する制御回路とからなり、前記第２のトランジスタの飽和を防止する飽和防止回路が設けられ、
前記制御回路は、前記第２及び第４のトランジスタの相互の接続点の電位が前記出力端の電位よりも大である場合に、前記インピーダンス可変素子のインピーダンスを上げる一方、前記第２及び第４のトランジスタの相互の接続点の電位が前記出力端の電位よりも小である場合に、前記インピーダンス可変素子のインピーダンスを下げるよう構成されてなることを特徴とする出力回路。
【請求項２】
前記インピーダンス可変素子は、ＮＰＮ形の第６のトランジスタを用いてなり、  
前記制御回路は、差動対をなすＰＮＰ形の第７及び第８のトランジスタと、カレントミラーを構成し、前記第７及び第８のトランジスタに対して能動負荷となるＮＰＮ形の第９及び第１０のトランジスタとを有してなり、
前記７及び第８のトランジスタは、エミッタ同士が接続されて第２の定電流源が接続され、
前記第７のトランジスタのベースは、前記第６のトランジスタのコレクタと共に前記出力端に、前記第８のトランジスタのベースは、前記第２及び第４のトランジスタの相互の接続点に、それぞれ接続され、
前記第７のトランジスタのコレクタは、前記第９のコレクタに、前記第８のトランジスタのコレクタは、前記第６のトランジスタのベースと共に前記第１０のトランジスタのコレクタに、それぞれ接続され、
前記９のトランジスタは、そのベースとコレクタとが相互に接続されると共に、前記第１０のトランジスタのベースに接続され、前記第９及び第１０のトランジスタのエミッタには、前記第２の電源電圧が印加可能とされる一方、
前記第６のトランジスタのエミッタが前記第２のトランジスタのエミッタに接続されてなることを特徴とする請求項１記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路の終段を構成する出力回路に係り、特に、消費電流の低減等を図ったものに関する。
【背景技術】
【０００２】
従来、この種の回路としては、例えば、図８に示された構成のものがある。
以下、同図を参照しつつ、かかる従来回路について説明する。
この出力回路は、第１及び第３のトランジスタＱ１Ａ，Ｑ３Ａによってプッシュプル出力段が形成されるよう構成されたものとなっている。なお、この従来回路においては、ＮＰＮ形トランジスタが用いられている。
以下、概略を説明すれば、図８において、第４のトランジスタＱ４Ａは、ダイオード接続されて、第３のトランジスタＱ３Ａのベースに接続されている。
そして、この第４のトランジスタＱ４Ａのエミッタと負電源Ｖ−との間には、コレクタが第４のトランジスタＱ４Ａのエミッタと接続された第２のトランジスタＱ２Ａと、抵抗器Ｒ１が直列接続されて設けられている。
【０００３】
この第２のトランジスタＱ２Ａは、ベースが第１のトランジスタＱ１Ａのベースと相互に接続されると共に、外部からの入力信号ＶINが印加されるようになっている。
また、第７のトランジスタＱ７Ａは、ダイオード接続され、第６のトランジスタＱ６Ａのベースに接続されており、第６のトランジスタＱ６Ａのエミッタは、第２のトランジスタＱ２Ａのコレクタに、第７のトランジスタＱ７Ａのエミッタは、第１のトランジスタＱ１Ａのコレクタに、それぞれ接続されている。
【０００４】
図９には、かかる構成において、第１のトランジスタＱ１Ａのコレクタ及び第３のトランジスタＱ３のエミッタが接続される出力端子３２Ａにおける流入電流、流出電流が無い場合の動作時における主要部の電流の流れを表した回路図が示されており、以下、同図を参照しつつ動作について説明する。
【０００５】
第１の定電流源ＣＳ１Ａにより供給される定電流Ｉ1は、第３のトランジスタＱ３Ａのベース、第４のトランジスタＱ４Ａのコレクタ及びベースに、それぞれ流れ込むものとなっている。
一方、第２の定電流源ＣＳ２Ａにより供給される定電流Ｉ2は、その大半が第７のトランジスタＱ７Ａのコレクタに流れ込むものとなる。
【０００６】
ここで、第６及び第７のトランジスタＱ６Ａ，Ｑ７Ａと、これに電流供給を行う第２の定電流源ＣＳ２Ａにより構成される回路部分は、出力電圧ＶOUTを検出し、出力電圧ＶOUTと第２のトランジスタＱ２Ａのコレクタ電圧とがほぼ同一に保たれるように、必要な電流を第６のトランジスタＱ６Ａから第２のトランジスタＱ２Ａのコレクタへ供給する機能を果たすものとなっている。
【０００７】
このような動作状態における消費電流と抵抗器Ｒ１との関係について説明する。
まず、第１のトランジスタＱ１Ａのコレクタ電流ＩC1は、次述するように求められる。
最初に、第１及び第２のトランジスタＱ１Ａ，Ｑ２Ａのベース・エミッタ間電圧を、それぞれＶBE1、ＶBE2とし、第２のトランジスタＱ２Ａのコレクタ電流をＩC2として、そのべース電流を無視すると、下記の式１で表される関係が成立する。
【０００８】
ＶBE1＝ＶBE2＋Ｒ１・ＩC1・・・式１
【０００９】
なお、ここで、Ｒ１は、便宜的に抵抗器Ｒ１の抵抗値とする。
そして、第１及び第２のトランジスタＱ１Ａ，Ｑ２Ａのエミッタサイズを、それぞれｎ１、ｎ２とすると、ＩC1は下記の式２によって定まる。
【００１０】
ＶT・ｌｎ｛ＩC1／(ｎ１・ＩS）｝＝ＶT・ｌｎ｛ＩC2／(ｎ２・ＩS）｝＋Ｒ１・ＩC2・・・式２
【００１１】
ここで、ＶTは、熱電圧、ＩSは、逆方向コレクタ飽和電流である。
したがって、ＩC2が一定であれば、Ｒ１が大きい程、第１のトランジスタＱ１Ａのコレクタ電流ＩC1も大きくなり、消費電流が増加するものとなっている。
図１０には、Ｒ１が小さい場合にあって、出力電圧ＶOUTからの電流の引き込みによって、出力電圧がＬｏｗとなる場合の電流の流れの概略を表した回路図が示されており、以下、同図を参照しつつ、この場合の動作について説明する。
【００１２】
図１０において、入力電圧ＶINが印加され第２のトランジスタＱ２Ａのベースが上昇すると、第１の定電流源ＣＳ１Ａから第３のトランジスタＱ３Ａのベースに供給される電流が減り、第１のトランジスタＱ１Ａのコレクタ電流が増加することとなる。そのため、出力端子３２Ａに接続される負荷抵抗（図示せず）から電流が引き込まれ、出力電圧ＶOUTが低下することとなる。
【００１３】
そして、負荷抵抗の値が小さくなると、同等の出力振幅を得る為には、さらに大電流を引き込む必要がある。
この際、第１のトランジスタＱ１Ａのコレクタ電流は、出力端子３２Ａを介して外部から供給されるのに対して、第２のトランジスタＱ２Ａのコレクタ電流は、回路内部の電流で制限されるため、第２のトランジスタＱ２Ａは、第１のトランジスタＱ１Ａより先に飽和することとなる。
【００１４】
すなわち、第２のトランジスタＱ２Ａが流せるコレクタ電流の上限は、β6を第６のトランジスタＱ６Ａの電流増幅率とすると、下記の式３によって定まるものとなる。
【００１５】
ＩC2(max)＝Ｉ1＋β6・Ｉ2・・・式３
【００１６】
そして、第２のトランジスタＱ２Ａにこれ以上のコレクタ電流が必要になった場合には、第３のトランジスタＱ３Ａのベース・エミッタ間への逆方向電圧の印加防止のために設けられた第５のトランジスタＱ５Ａが動作して、出力端子３２Ａからさらに電流を引き込むよう作用することとなる（図１０参照）。
図６には、上述の抵抗器Ｒ１が小さい場合と、大きい場合のそれぞれについて、負荷抵抗の変化に対する最大出力電圧の変化特性についてのシミュレーション結果が示されている。
【００１７】
同図によれば、上述したように、負荷抵抗が小さくなり、引き込み電流が増えることで、最大出力電圧が、第５のトランジスタＱ５Ａのベース・エミッタ間電圧ＶBE5に相当する分だけ上昇してしまうことが確認できる（図６において「従来回路（Ｒ１小）」と表記された特性線参照）。換言すれば、負荷抵抗が小さい時には、最大出力振幅が小さくなる。
【００１８】
また、図７には、上述の抵抗器Ｒ１が小さい場合と、大きい場合のそれぞれについて、負荷抵抗の変化に対する消費電流の変化特性についてのシミュレーション結果が示されている。同図において、符号イ、ロが付された二点鎖線円で囲まれた箇所は、出力電流が零の場合の消費電流である。
同図より、抵抗器Ｒ１が小さい場合に比べてＲ１が大きい場合の方が、出力電流ゼロで消費電流が大きいことが解る。
かかる図７によれば、上述のように、負荷抵抗が小さい場合に、第５のトランジスタＱ５Ａが動作した状態にあっては、第６のトランジスタＱ６Ａのコレクタ電流が増加する分、消費電流が増加することが確認できる。
【特許文献１】米国特許第５７６４１０５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１９】
このようなことから従来は、第２のトランジスタＱ２Ａの飽和を防止し、最大出力振幅を大きく保つために、先の抵抗器Ｒ１を大きい値に設定する手法が採られるのが通常であった。
しかしながら、この方法では、先に式２で示したように出力流出、流入電流が零の場合に、出力トランジスタＱ１Ａ，Ｑ３Ａに流れる電流が大きくなり、消費電流が大きくなってしまうという欠点がある。
また、抵抗器Ｒ１の大きさに関係なく、重負荷駆動時には、第６のトランジスタＱ６Ａのコレクタ電流が大きくなるために、この場合にも消費電流が増大してしまうという問題がある。
【００２０】
本発明は、上記実状に鑑みてなされたもので、消費電流の増加を招くことなく、最大出力振幅を広く保つことができる出力回路を提供するものである。
【課題を解決するための手段】
【００２１】
上記本発明の目的を達成するため、本発明に係る出力回路は、
ベースが相互に接続されて入力信号の印加が可能とされたＮＰＮ形の第１及び第２のトランジスタが、プルダウントランジスタとして、前記第１のトランジスタのエミッタには直接に、前記第２のトランジスタのエミッタにはエミッタ抵抗器を介して、共に負の電源電圧が印加可能に設けられ、
前記第１のトランジスタのコレクタは、ＮＰＮ形の第３のトランジスタのエミッタと接続されて、当該接続点が出力端とされる一方、前記第３のトランジスタのコレクタに正の電源電圧が印加可能とされて、前記第１及び第３のトランジスタによりプッシュプル出力段が構成され、
前記第３のトランジスタのベースには、ベースとコレクタが相互に接続されたＮＰＮ形の第４のトランジスタのベースが接続される一方、当該第４のトランジスタのコレクタには、第１の定電流源が接続され、前記第４のトランジスタのエミッタには、前記第２のトランジスタのコレクタが接続されてなり、
ベースとコレクタが相互に接続されると共に、当該接続点が前記第１のトランジスタのコレクタに接続されたＮＰＮ形の第５のトランジスタが設けられ、当該第５のトランジスタのエミッタが前記第２のトランジスタのコレクタに接続されてなる出力回路であって、
前記出力端と前記第２のトランジスタのエミッタとの間に設けられたインピーダンス可変素子と、
前記インピーダンス可変素子のインピーダンスを制御する制御回路とからなり、前記第２のトランジスタの飽和を防止する飽和防止回路が設けられ、
前記制御回路は、前記第２及び第４のトランジスタの相互の接続点の電位が前記出力端の電位よりも大である場合に、前記インピーダンス可変素子のインピーダンスを上げる一方、前記第２及び第４のトランジスタの相互の接続点の電位が前記出力端の電位よりも小である場合に、前記インピーダンス可変素子のインピーダンスを下げるよう構成されてなるものである。
かかる構成において、前記インピーダンス可変素子は、ＮＰＮ形の第６のトランジスタを用いてなり、  
前記制御回路は、差動対をなすＰＮＰ形の第７及び第８のトランジスタと、カレントミラーを構成し、前記第７及び第８のトランジスタに対して能動負荷となるＮＰＮ形の第９及び第１０のトランジスタとを有してなり、
前記７及び第８のトランジスタは、エミッタ同士が接続されて第２の定電流源が接続され、
前記第７のトランジスタのベースは、前記第６のトランジスタのコレクタと共に前記出力端に、前記第８のトランジスタのベースは、前記第２及び第４のトランジスタの相互の接続点に、それぞれ接続され、
前記第７のトランジスタのコレクタは、前記第９のコレクタに、前記第８のトランジスタのコレクタは、前記第６のトランジスタのベースと共に前記第１０のトランジスタのコレクタに、それぞれ接続され、
前記９のトランジスタは、そのベースとコレクタとが相互に接続されると共に、前記第１０のトランジスタのベースに接続され、前記第９及び第１０のトランジスタのエミッタには、前記第２の電源電圧が印加可能とされる一方、
前記第６のトランジスタのエミッタが前記第２のトランジスタのエミッタに接続されてなるものが好適である。
【発明の効果】
【００２２】
本発明によれば、出力回路に設けられる２つのプルダウントランジスタの一方のエミッタに接続されるエミッタ抵抗器に出力端子から電流の供給ができるように構成することにより、従来と異なり、エミッタ抵抗器の抵抗値を大きくすることなく、消費電流の低減を図り、しかも、最大出力振幅を負荷抵抗の変化に依らず大きく保つことができるという効果を奏するものである。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、図１乃至図７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における出力回路の基本構成例について、図１を参照しつつ説明する。
本発明の実施の形態における出力回路は、プッシュプル出力段５０を有すると共に、飽和防止回路１０１を有してなるものである。
【００２４】
以下、具体的に説明すれば、まず、プッシュプル出力段５０は、第１の電源電圧Ｖ＋（正電源）と第２の電源電圧Ｖ−（負電源）との間に、直列接続された第１及び第３のトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ３」と表記）１，３が直列接続されて構成されたものとなっている。なお、図１に示された構成例において、トランジスタは、全てＮＰＮ形トランジスタが用いられている。
すなわち、第１のトランジスタ１のコレクタと第３のトランジスタ３のエミッタが相互に接続されて出力端子３２に接続されると共に、後述する制御回路（図１においては「Ａ１」と表記）５１の入力段に接続されている。
【００２５】
そして、第３のトランジスタ３のコレクタには、第１の電源電圧Ｖ＋が印加されるようになっている一方、第１のトランジスタ１のエミッタには、第２の電源電圧Ｖ−が印加されるようになっている。なお、ここで、第２の電源電圧Ｖ＋は、本発明の実施の形態においては、アース電位となっている。
一方、第３のトランジスタ３のベースには、第４のトランジスタ（図１においては「Ｑ４」と表記）４のベース及びコレクタが接続されている。
【００２６】
この第４のトランジスタ４のコレクタには、第１の定電流源（図１においては「ＣＳ１」と表記）１５が接続されている。
そして、第４のトランジスタ４のエミッタは、次述する第２のトランジスタ（図１においては「Ｑ２」と表記）２のコレクタに接続されると共に、制御回路５１の入力段に接続されている。
【００２７】
第２のトランジスタ２は、そのベースが第１のトランジスタ１のベースと相互に接続されると共に、入力端子３１に接続されており、入力信号ＶINが印加可能になっている。本発明の実施の形態においては、これら第１及び第２のトランジスタ１，２は、いわゆるプルダウントランジスタとなっている。
また、第２のトランジスタ２のエミッタと第２の電源電圧Ｖ−との間には、エミッタ抵抗器２１が接続されている。
また、出力端子３２と第２のトランジスタ２のエミッタとの間には、制御回路５１によってインピーダンスが可変せしめられるインピーダンス可変素子（図１においては「Ｚ１」と表記）２０が直列接続されており、このインピーダンス可変素子２０と制御回路５１とにより飽和防止回路１０１が構成されたものとなっている。
【００２８】
さらに、第５のトランジスタ（図１においては「Ｑ５」と表記）５が、ベースとコレクタとが接続されたダイオード接続状態とされて、その相互の接続点が出力端子３２に接続される一方、エミッタが第２のトランジスタ２のコレクタに接続されたものとなっている。
【００２９】
かかる構成における動作については、次述する制御回路５１の具体回路構成例における動作説明を以て代えることとし、ここでの詳細な説明は省略することとする。
図２には、制御回路５１の具体回路構成例が示されており、以下、同図を参照しつつ、この構成例について説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
【００３０】
本発明の実施の形態における飽和防止回路１０１は、インピーダンス可変素子としての第６のトランジスタ（図２においては「Ｑ６」と表記）６と、制御回路５１とを有してなり、制御回路５１は、差動対となる第７及び第８のトランジスタ（図２においては、それぞれ「Ｑ７」、「Ｑ８」と表記）７，８と、カレントミラーを構成する第９及び第１０のトランジスタ（図２においては、それぞれ「Ｑ９」、「Ｑ１０」と表記）９，１０とを主たる構成要素として構成されたものとなっている。
【００３１】
以下、具体的に説明すれば、まず、図２に示された構成においては、第７及び第８のトランジスタ７，８には、ＰＮＰ形トランジスタが用いられているのを除いて、他のトランジスタは、全てＮＰＮ形トランジスタが用いられている。
制御回路５１において、第７及び第８のトランジスタ７，８は、エミッタが相互に接続され、その接続点には、第２の定電流源（図２においては「ＣＳ２」と表記）１６が接続されている。
【００３２】
また、第７のトランジスタ７のベースは、出力端子３２に、第８のトランジスタ８のベースは、第２のトランジスタ２のコレクタと第４のトランジスタ４のエミッタの相互の接続点Ｐ１に、それぞれ接続されている。
そして、第７のトランジスタ７のコレクタは、第９のトランジスタ９のコレクタに、第８のトランジスタ８のコレクタは、第１０のトランジスタ１０のコレクタに、それぞれ接続されている。
しかして、第７及び第８のトランジスタ７，８は、第２の定電流源１６が出力する定電流Ｉ2をテール電流とし、後述する第９及び第１０のトランジスタ９，１０を能動負荷とするシングルエンド出力の差動対を構成するものとなっている。
【００３３】
第９のトランジスタ９は、そのベースとコレクタが相互に接続されてダイオード接続状態とされると共に、その接続点は、第１０のトランジスタ１０のベースに接続されている。
そして、第９及び第１０のトランジスタ９，１０の各々のエミッタには、第２の電源電圧Ｖ−が印加されるようになっており、第９及び第１０のトランジスタ９，１０は、カレントミラーを構成するものとなっている。
【００３４】
一方、第６のトランジスタ６は、そのコレクタが出力端子３２に接続される一方、エミッタが第２のトランジスタ２とエミッタ抵抗器２１との接続点に接続されており、ベースは、第１０のトランジスタ１０のコレクタに接続されている。
【００３５】
次に、かかる構成における動作について、図３を参照しつつ説明する。
ここで、図３は、図２に示された回路構成において、重負荷時を除いた、通常の動作状態における主要部の電流の流れを表した回路図である。
外部の負荷（図示せず）から出力端子３２への電流への流れ込み、また、出力端子３２から負荷（図示せず）への電流の流出がない状態であるとすると、第１の定電流源１５により供給される定電流Ｉ1は、第３のトランジスタ３のベース、第４のトランジスタ４のコレクタ及びベースに、それぞれ流れ込むこととなる。
【００３６】
第７及び第８のトランジスタ７，８による差動対は、出力端子３２における出力電圧ＶOUTと、接続点Ｐ１における電位、すなわち、第２のトランジスタ２のコレクタ電位を検出し、これらがほぼ同一となるように、第６のトランジスタ６のバイアス、すなわちベース電流を制御するよう動作するものとなっている。
【００３７】
次に、消費電流とエミッタ抵抗器２１との関係について説明する。
まず、第１のトランジスタ１のコレクタ電流ＩC1は、次述するように求められる。
最初に、第１及び第２のトランジスタ１，２のベース・エミッタ間電圧を、それぞれＶBE1、ＶBE2とし、第２のトランジスタ２のコレクタ電流をＩC2とし、第６のトランジスタ６コレクタ電流をＩC6として、べース電流を無視すると、下記の式４で表される関係が成立する。
【００３８】
ＶBE1＝ＶBE2＋Ｒ１・（ＩC2＋ＩC6）・・・式４
【００３９】
なお、式４において、Ｒ１は、便宜的にエミッタ抵抗器２１の抵抗値とする。
そして、第１及び第２のトランジスタ１，２のエミッタサイズを、それぞれｎ１、ｎ２とすると、ＩC1は下記の式５によって定まる。
【００４０】
ＶT・ｌｎ｛ＩC1／(ｎ１・ＩS）｝＝ＶT・ｌｎ｛ＩC2／(ｎ２・ＩS）｝＋Ｒ１・（ＩC2＋ＩC6）・・・式５
【００４１】
すなわち、先に説明した従来回路（図８参照）における式１同様、エミッタ抵抗器２１の抵抗値が大きい程、ＩC1が大きくなり、消費電流も増えることとなる。
また、従来回路と比較して、第６のトランジスタ６のコレクタ電流ＩC6が存在する分、ＩC1も増えるが、後述するようにエミッタ抵抗器２１の抵抗値Ｒ１を大きくすることなく、エミッタサイズｎ１を小さくできるため、消費電流は従来回路と同程度に維持したままで、最大出力振幅が狭くなるという従来回路における問題を解消することができる。
【００４２】
図４には、重負荷時の電流の流れが示されており、以下、同図を参照しつつ説、重負荷時について説明する。
出力端子３２に接続される負荷の抵抗が小さくなるに従い、図示されない負荷から出力端子３２を介して大電流を引き込むため、第１及び第２のトランジスタ１，２共に大きなコレクタ電流を流す必要が生ずる。
例えば、第２のトランジスタ２に流れるコレクタ電流の上限値をＩ1とすると、これを超えるコレクタ電流が必要となると、ＶP1＜ＶOUTとなる。
ここで、ＶP1は、接続点Ｐ１の電位であり、ＶOUTは、出力端子３２の電位である。
【００４３】
この際、差動対をなす第７及び第８のトランジスタ７，８により、接続点Ｐ１と出力端子３２間の電位差が検出され、第６のトランジスタ６のベース電位が上昇し、出力端子３２から第６のトランジスタ６を介してエミッタ抵抗器２１へ電流が流れることとなる（図４参照）。
これによって、第２のトランジスタ２のベース・エミッタ間電圧が小さくなり、第２のトランジスタ２に必要とされる電流が小さくなるため、第２のトランジス２が飽和しづらくなり、重負荷駆動時にあっても最大出力振幅幅を大きく保つことができることとなる。
【００４４】
また、飽和防止回路１０１が無い場合に第１のトランジスタ１が引き込むべき出力電流の一部を、上述のように第６のトランジスタ６が担うので、第１のトランジスタ１のエミッタサイズｎ１を小さくしても、従来回路と同等の電流出力能力を保持できるものとなっている。
したがって、先に示した式５より、消費電流の低減が可能であることが理解できる。
さらに、第６のトランジスタ６を介してエミッタ抵抗器２１へ流される電流は、出力端子３２を介して外部から供給されるため、重負荷駆動時であっても、第１の電源電圧Ｖ＋と第２の電源電圧Ｖ−との間を流れる消費電流は増加せず、消費電力の増大を招くことは無い。
【００４５】
このように、重負荷駆動時に出力端子３２から第６のトランジスタ６を介してエミッタ抵抗器２１へ電流を流すことで、エミッタ抵抗器２１を大きくすることなく第２のトランジスタ２の飽和が防止でき、消費電流の増加を招くこと無く、最大出力振幅を広く保つことができるものとなっている。
【００４６】
次に、本発明の実施の形態における出力回路の最大出力電圧特性、消費電流特性について、図６及び図７を参照しつつ説明する。
最初に、図６を参照しつつ、負荷抵抗の変化に対する最大出力電圧の変化特性についてのシミュレーション結果について説明する。
図６において、「発明回路」と表記された特性線は、本発明の実施の形態の出力回路における負荷抵抗の変化に対する最大出力電圧の変化をシミュレーションした結果を表している。
【００４７】
同図には、先に説明したように、従来回路（図８参照）の抵抗器Ｒ１が小さい場合と、抵抗器Ｒ１が大きい場合のそれぞれについての同様なシミュレーション結果が示されている。
同図によれば、本発明の実施の形態の出力回路は、従来回路の抵抗器Ｒ１を大きくして、重負荷駆動時も出力振幅幅が狭くならないようにした場合と同程度の効果があることが確認できる。
【００４８】
次に、図７を参照しつつ、負荷抵抗の変化に対する消費電流の変化特性についてのシミュレーション結果について説明する。
図７において、「発明回路」と表記された特性線は、本発明の実施の形態の出力回路における負荷抵抗の変化に対する消費電流の変化をシミュレーションした結果を表している。
同図には、先に説明したように、従来回路（図８参照）の抵抗器Ｒ１が小さい場合と、抵抗器Ｒ１が大きい場合のそれぞれについての同様なシミュレーション結果が示されている。
【００４９】
同図において、符号イ、ロが付された点線円で囲まれた箇所は、出力電流が零の場合の消費電流である。
同図によれば、従来回路では抵抗器Ｒ１の大きさに依らず重負荷駆動時に消費電流が増加し、また、特に、抵抗器Ｒ１が大きい場合には、出力電流が零の場合の消費電流も増える（図７の符号イの箇所参照）のに対して、本発明の実施の形態の出力回路の場合、出力負荷の大きさに依らず、低消費電流であることが確認できる。
このように、本発明の実施の形態の出力回路では、出力負荷の大きさに依らず、低消費電流で、しかも、出力振幅を大きく確保することができるものとなっている。
【００５０】
なお、上述した図６及び図７に示された特性例は、図５に示された測定回路を想定して行ったシミュレーション結果に基づくものである。
この測定回路では、第１及び第２のトランジスタ１，２のベースにコンダクタンスアンプ（図５においては「−Ｇｍ」と表記）１３の出力段を接続する一方、出力端子３２には、第１電源Ｖ＋と第２電源Ｖ−の中点電位である（Ｖ＋＋Ｖ−）／２との間に負荷抵抗器ＲLを接続したものである。
図６は負荷抵抗器ＲLを変化させた時の中点からみた出力電圧ＶOの変化、図７は負荷抵抗器ＲLを変化させた時の電流計１４を流れる消費電流ＩCCの変化を示したものである。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態における出力回路の基本構成例を示す構成図である。
【図２】図１に示された基本構成の出力回路の具体的な回路構成例を示す回路図である。
【図３】図２に示された出力回路の通常動作時における主要部の電流の流れを示した回路図である。
【図４】図２に示された出力回路の重負荷駆動時における主要部の電流の流れを示した回路図である。
【図５】負荷抵抗の変化に対する最大出力電圧の変化、及び、消費電流の変化特性を測定するための測定回路である。
【図６】シミュレーションにより求められた負荷抵抗の変化に対する最大出力電圧の変化特性例を示す特性線図である。
【図７】シミュレーションにより求められた負荷抵抗の変化に対する消費電流の変化特性例を示す特性線図である。
【図８】従来回路の構成例を示す回路図である。
【図９】図８に示された従来回路の通常動作時における主要部の電流の流れを示した回路図である。
【図１０】図８に示された従来回路において抵抗器Ｒ１が小さい場合の重負荷駆動時における主要部の電流の流れを示した回路図である。
【符号の説明】
【００５２】
２０…インピーダンス可変素子
５０…プッシュプル出力段
５１…制御回路
１０１…飽和防止回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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