(57)【要約】【課題】  本発明の課題は、積層型半導体装置において積層実装される複数のプロセッサコアや演算実行ブロックへの処理投入を分散させ放熱による影響を低減することを目的とする。【解決手段】  上記課題は、各レイヤに配置される複数の処理ブロックと、動作中の処理ブロックによる活性状態が分散するように処理ブロックへの処理投入を管理する管理ブロックとを有することを特徴とする積層型半導体装置により達成される。【選択図】  図１
2010239029.tif 000002
【特許請求の範囲】
【請求項１】
各レイヤに配置される複数の処理ブロックと、
動作中の処理ブロックによる活性状態が分散するように処理ブロックへの処理投入を管理する管理ブロックとを有することを特徴とする積層型半導体装置。
【請求項２】
前記管理ブロックは、レイヤ内で隣接して前記活性状態が存在しない処理ブロックに処理投入することを特徴とする請求項１記載の積層型半導体装置。
【請求項３】
前記管理ブロックは、上下レイヤで隣接して前記活性状態が存在しない処理ブロックに処理投入することを特徴とする請求項１又は２項記載の積層型半導体装置。
【請求項４】
前記管理ブロックは、前記上下レイヤにおいて前記動作中の処理ブロックが所定以上に高い処理性能である場合、該動作中の処理ブロックに隣接する処理ブロックへの処理投入を可能とすることを特徴とする請求項３記載の積層型半導体装置。
【請求項５】
前記管理ブロックは、
投入待ちの処理を保持する処理保持ブロックと、
前記処理保持ブロックに前記処理を蓄積する処理投入ブロックと、
前記処理保持ブロックから前記処理を取り出して、処理投入可能な処理ブロックへ処理投入する処理投入ブロックと、
前記活性状態を管理するためのテーブルを格納するメモリとを有し、
前記処理投入ブロックは、前記テーブルを参照して隣接する前記活性状態に基づいて前記処理投入可能な処理ブロックへ処理投入することを特徴とする請求項１記載の積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型半導体装置に係り、特に、積層実装される複数のプロセッサコアや演算実行ブロックへの処理投入を分散させ放熱による影響を低減する積層型半導体装置に関する。
【背景技術】
【０００２】
近年の電子機器の発達に伴い、電子機器に使用される半導体装置には、小型化、薄型化、多機能化、高機能化、高密度化が要求されており、半導体装置又は半導体パッケージの構造は、複数の半導体装置（又は、半導体素子）を積層した三次元構造を形成するように研究開発されている。
【０００３】
このように積層された三次元構造を持つ半導体装置では、実装された半導体素子から発せられる熱問題がある。半導体素子の発熱により基板が熱膨張しソリが発生することにより物理的な破損をしたり、隣接する半導体素子への熱伝播により誤動作の原因となる場合がある。従って、熱対策とし、半導体素子間に熱伝導材を設ける等をして、放熱効果を向上させると共に、隣接する半導体素子への熱影響を避ける仕組みなどが提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３１７７９２号公報
【特許文献２】特開２０００−１２７６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記半導体装置の物理的な構造では、積層実装される複数のプロセッサコアや演算実行ブロックに対して、処理が投入される状況によっては、局所的に集中して活性化する場合があるが、この活性化によって放熱される熱そのものを制御することができないという問題があった。
【課題を解決するための手段】
【０００６】
開示の積層型半導体装置は、各レイヤに配置される複数の処理ブロックと、動作中の処理ブロックによる活性状態が分散するように処理ブロックへの処理投入を管理する管理ブロックとを有するように構成される。
【発明の効果】
【０００７】
積層型半導体装置において隣接する処理ブロックが非活性状態の処理ブロックへ処理投入を行うように制御することによって、局所的な集中する活性化を抑制し、活性化による放熱を分散させ、熱による誤動作や性能劣化を低減することができる。
【図面の簡単な説明】
【０００８】
【図１】３次元ＬＳＩの概略図である。
【図２】処理マップテーブルの例を示す図である。
【図３】投入ルール１と処理ブロックとの対応表を示す図である。
【図４】投入ルール１における左右動作状態チェック処理を説明するためのフローチャート図である。
【図５】投入ルール１における上下動作状態チェック処理を説明するためのフローチャート図である。
【図６】投入ルール１における中心処理ブロックに対する投入制御処理を説明するためのフローチャート図である。
【図７】処理ブロックの均等配置の例を示す図である。
【図８】投入ルール２と処理ブロックとの対応表を示す図である。
【図９】投入ルール２における斜め上下動作状態チェック処理を説明するための図である。
【図１０】図６のステップＳ９０にて行なわれるレイヤ決定処理を説明するためのフローチャート図である。
【図１１】投入ルール３における上下レイヤの動作状態チェック処理を説明するためのフローチャート図である。
【図１２】投入ルール３の適用例を示す概念図である。
【図１３】距離判定を追加した投入ルール３における上下レイヤの動作状態チェック処理を説明するためのフローチャート図である。
【図１４】距離テーブルの例を示す図である。
【図１５】距離判定を追加した投入ルール３の適用例を示す概念図である。
【図１６】３次元ＬＳＩが集中管理ブロックを備えた実装例１を示す図である。
【図１７】集中管理ブロックによる全体処理例を説明するためのフローチャート図である。
【図１８】集中管理ブロックの構成例を示す図である。
【図１９】３次元ＬＳＩがレイヤ毎に分散管理ブロックを備えた実装例２を示す図である。
【図２０】分散管理ブロックによる全体処理例を説明するためのフローチャート図である。
【図２１】分散管理ブロックの構成例を示す図である。
【図２２】集中管理ブロックと分散管理ブロックとが混在する構成例を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１０】
図１は、３次元ＬＳＩの概略図である。図１において、積層構造を持つ３次元ＬＳＩ６は、積層される複数の配線基板３の各々に１又は複数の半導体素子でなる処理ブロック２が複数搭載されている様子を示している。図１（Ａ）は３次元ＬＳＩ６を横から見た概略図であり、また、図１（Ｂ）は３次元ＬＳＩ６を上から見た概略図である。図１（Ａ）及び図１（Ｂ）共に、動作中により活性状態であることを示すアクティブな処理ブロック２（斜線部）と、待機中（又は停止中）により非活性状態であることを示す非アクティブな処理ブロック２とが示されている。処理ブロック２は、プロセッサコアであってもよい。
【００１１】
このようなアクティブ又は非アクティブな状態を、例えば図２に示すようにレイヤ毎に処理ブロック２の位置を示す位置情報（例えば番号）に対応させた処理マップテーブル８を用いて、アクティブな処理ブロック２による放熱で上下左右の３次元構造で隣接する処理ブロック２への処理投入を制御するための処理投入ルールについて説明する。
【００１２】
［処理投入のルール］
以下、図２に示すように１のレイアに処理ブロック２が４ｘ４で配置される場合で説明する。以下の説明において、％は余剰演算子であり、ｘ％４においてｘは位置情報の番号が代入される変数であり、ｘ％４によって剰余を演算する。
【００１３】
Ｉ．レイヤ内における投入ルール１
以下、処理投入の許可又は禁止の対象となる処理ブロックを中心処理ブロックと言う。
（１）中心処理ブロックの左右の処理ブロックに対して、ｘ％４が剰余１の場合は右の処理ブロックのActivity（活性状態）チェックを行い、剰余０の場合は左の処理ブロックのActivity（活性状態）チェックを行い、剰余１でも０でもない場合は左右の処理ブロックのActivity（活性状態）チェックを行う。動作中によりActive（活性化状態）であれば、中心処理ブロックを投入禁止とする。
（２）中心処理ブロックの上下の処理ブロックに対して、下の処理ブロックとして（ｎ＋ｘ）＜（ｎ×ｎ＋１）が成立した場合と上の処理ブロックとして（ｘ−ｎ）＞０が成立したならば、上下のそれぞれ処理ブロックのActivity（活性状態）チェックを同様に行う。動作中によりActive（活性化状態）であれば、中心処理ブロックを投入禁止とする。ここで、（ｎ＋ｘ）＜（ｎ×ｎ＋１）の判断によって配列による最大番号より大きい処理ブロックを除外し、（ｘ−ｎ）＞０の判断によって配列による最小番号より小さい処理ブロックを除外している。
【００１４】
処理ブロック２が４ｘ４で配置される場合の投入ルール１と処理ブロックとの対応を図３に示す。図３は、投入ルール１と処理ブロックとの対応表を示す図である。図３に示す対応表２１では、縦に中心処理ブロックの位置情報を示し、横に隣接処理ブロックの位置情報を示す。図３中、■部分が左右の処理ブロックとして上記（１）の処理が適応されることを示し、◆部分が上下の処理ブロックとして上記（２）の処理が適応されることを示している。
【００１５】
例えば、中心処理ブロック「１」の場合、隣接処理ブロック「２」が上記（１）の処理にてActivityの判断がなされ、隣接処理ブロック「５」が上記（２）の処理にてActivityの判断がなされる。他中心処理ブロックに対しても同様に説明される。
【００１６】
上記投入ルール１の（１）での左右の処理ブロックのActivityをチェックする処理について説明する。図４は、投入ルール１における左右動作状態チェック処理を説明するためのフローチャート図である。図４において、処理投入の要求に応じて、中心処理ブロックｘに初期値ｘ０（例えば、処理ブロックの位置情報となるブロック番号「１」）が設定される（ステップＳ１１）。そして、剰余演算（ｘ％４）により剰余「０」を得たか否かを判断する（ステップＳ１２）。剰余が「０」の場合、左の処理ブロック（ｘ−１）のActivityチェックを行い（ステップＳ２１）、Activeであるか否かを判断する（ステップＳ２２）。Activeであれば処理投入を禁止するステップＳ１６へ進み、Activeでなければ処理投入を許可するステップＳ３５へと進む。
【００１７】
ステップＳ１２において、剰余演算（ｘ％４）により剰余「０」でなかった場合は、剰余「１」であったか否かを判断する（ステップＳ１３）。剰余「１」である場合は、右の処理ブロック（ｘ＋１）のActiveチェックを行い（ステップＳ１４）、Activeであるか否かを判断する（ステップＳ１５）。Activeであれば処理投入を禁止するステップＳ１６へ進み、Activeでなければ処理投入を許可するステップＳ３５へと進む。
【００１８】
ステップＳ１３において、剰余「１」でなかった場合は、右の処理ブロック（ｘ＋１）のActiveチェックを行い（ステップＳ３１）、Activeであるか否かを判断する（ステップＳ３２）。Activeであれば処理投入を禁止するステップＳ１６へ進み、Activeでなければ左の処理ブロック（ｘ−１）のActiveチェックを行うためステップＳ３３へと進む。
【００１９】
ステップＳ３２にてActiveでなければ、左の処理ブロック（ｘ−１）のActiveチェックを行い（ステップＳ３３）、Activeであるか否かを判断する（ステップＳ３４）。Activeであれば処理投入を禁止するステップＳ１６へ進み、Activeでなければ左右動作状態チェック処理においては投入を許可するステップＳ３５へと進む。
【００２０】
ステップＳ１６では、中心処理ブロックに対する処理投入を禁止して、図６の中心処理ブロックに対する投入制御処理へと進む。一方、ステップＳ３５では、中心処理ブロックに対する処理投入の許可を更に確認するために、図５のステップＳ４０へ進み、上下動作状態チェック処理を行う。
【００２１】
上記投入ルール１の（２）での上下の処理ブロックのActivityをチェックする処理について説明する。図５は、投入ルール１における上下動作状態チェック処理を説明するためのフローチャート図である。図５中、定数ｎは１列に配列される処理ブロックの数を示す。４ｘ４の配列であれば、定数ｎは「４」となる。図５において、処理投入の要求に応じて、中心処理ブロックｘに初期値ｘ０（例えば、処理ブロックの位置情報となるブロック番号「１」）が設定される（ステップＳ４０）。
【００２２】
下の処理ブロックの存在を確認するために、（ｎ＋ｘ）＜（ｎ×ｎ＋１）を判断する（ステップＳ４１）。成立しない場合は下の処理ブロックは存在しないと判断して、処理投入を許可するためステップＳ４３へと進む。一方、成立する場合は下の処理ブロックが存在すると判断して、（ｎ＋ｘ）番の処理ブロックのActivityチェックを行う（ステップＳ４２）。Activeであれば処理投入を禁止するステップＳ４３−２へ進み、Activeでなければ処理投入を許可するステップＳ４３へと進む。
【００２３】
一方、上の処理ブロックの存在を確認するために、（ｘ−ｎ）＞０を判断する（ステップＳ４１−２）。成立しない場合は上の処理ブロックは存在しないと判断して、処理投入を許可するためステップＳ４３へと進む。一方、成立する場合は上の処理ブロックが存在すると判断して、（ｘ−ｎ）番の処理ブロックのActivityチェックを行う（ステップＳ４２−２）。Activeであれば処理投入を禁止するステップＳ４３−２へ進み、Activeでなければ処理投入を許可するステップＳ４３へと進む。
【００２４】
ステップＳ４３では、中心処理ブロックに対する処理投入を許可して、図６のステップＳ８０へと進む。また、ステップＳ４３−２では、中心処理ブロックに対する処理投入を禁止して、図６のステップＳ８０へと進む。
【００２５】
図６は、投入ルール１における中心処理ブロックに対する投入制御処理を説明するためのフローチャート図である。図６において、中心処理ブロックｘが処理投入の禁止となっている否かを判断する（ステップＳ８０）。中心処理ブロックｘが処理投入の禁止となっていない場合、処理マップテーブル８のｘ番の処理ブロックにActiveフラグを書き込み（ステップＳ８１）、このｘ番の処理ブロックに処理を投入する（ステップＳ８２）。
【００２６】
そして、次の中心処理ブロックを決定する（ステップＳ８３）。次の中心処理ブロックを決定するためのルールとして、レイヤを変えてｘ番の処理ブロックの隣の処理ブロックを中心処理ブロックとするルール（１）、又は、処理投入後は隣の処理ブロックは処理投入禁止となるため、同一レイヤのままで隣接する２つ目の処理ブロックを（１つ飛びに）中心処理ブロックとするルール（２）を適用すればよい。また、レイヤを決定するルールとして、レイヤを順にインクリメントし、最大レイヤＬになったら次の処理投入レイヤは１に戻るルール（Ａ）、又は、レイヤ変更の方向ｄによって、ｄが「１」ならばルール（Ａ）と同様にインクリメントし、ｄが「０」ならばディクリメントするルール（Ｂ）などを適用すればよい。
【００２７】
ステップＳ８０において、次の中心処理ブロックのポインタｘをインクリメントし（ステップＳ８４）、同一レイヤ内で処理ブロック全てに対してチェックが終了したか否かを判断する（ステップＳ８５）。例えば、ポインタｘが一巡して初期値ｘ０となったか否かを判断すればよい。まだ、チェックしていない処理ブロックが存在する場合、図４のステップＳ１２へと戻り、上述した同様の処理を繰り返す。
【００２８】
一方、処理ブロック全てに対してチェックが終了した場合、レイヤ決定処理を行う（ステップＳ９０）。別レイヤがある場合は、検索先レイヤ計算をして処理対象となるレイヤを特定し、図４のステップＳ１１へと戻ってそのレイヤにおける中心処理ブロックｘに初期値ｘ０を設定して、上述した同様の処理を繰り返す。但し、１レイヤしかない場合は、処理投入の要求待ちとなる。
【００２９】
図７に示すような１レイヤが４ｘ４ブロックの均等配置の場合について、ルール１による処理例を説明する。中心処理ブロックが１番の場合をルール１の処理例１、中心処理ブロックが１１番の場合をルール１の処理例２として以下に説明する。
【００３０】
ルール１の処理例１：中心処理ブロックが１番の場合
図４のフローに従って左右方向のチェックをすると、
ｘ＝１より、１％４＝１となる。１の場合は右側の２番の処理ブロックのActivityチェックを行う。
【００３１】
図５のフローに従って上下方向のチェックをすると、
ｘ＝１、ｎ＝４より、
（ｎ＋ｘ）＝４＋１＝５、５番目の処理ブロックのActivityチェックを行う。
【００３２】
（１−ｎ）＝１−４＝−３、０より小のためActivityチェックは不要である。
【００３３】
ルール１の処理例２：中心処理ブロックが１１番の場合
図４のフローに従って左右方向のチェックをすると、
Ｘ＝１１より、１１％４＝３となる。１でも０でもない（２又は３である）ので、左右の１０番の処理ブロックと１２番の処理ブロックのActivityチェックを行う。
【００３４】
図５のフローに従って上下方向のチェックをすると、
ｘ＝１１、ｎ＝４より、
（ｎ＋ｘ）＝４＋１１＝１５、１５番目の処理ブロックのActivityチェックを行う。
【００３５】
（１−ｎ）＝１１−４＝７、７番目の処理ブロックのActivityチェックを行う。
【００３６】
ＩＩ．レイヤ内における投入ルール２
投入ルール２では、上述したレイヤ内における投入ルール１に更に対角線に存在する処理ブロックのチェックを追加する。
（１）投入ルール１の（１）を行う。
（２）投入ルール１の（２）を行う。
【００３７】
上述した投入ルール１の（１）及び（２）の処理の結果を使って、
（３）左に隣接する処理ブロックがない中心処理ブロックに対して、つまり、上記（１）のｘ％４が剰余１の場合で、上記（２）の（ｎ＋ｘ）＜（ｎ×ｎ＋１）を満たす斜め右下のｎ＋ｘ＋１の番号の処理ブロックと、（ｘ−ｎ）＞０を満たす斜め右上のｘ−ｎ＋１の番号の処理ブロックとに対して、それぞれ処理ブロックのActivityチェックを行い、Activeであれば、中心処理ブロックを投入禁止とする。
（４）右に隣接する処理ブロックがない中心処理ブロックに対して、つまり、上記（１）のｘ％４が剰余０の場合で、上記（２）の（ｎ＋ｘ）＜（ｎ×ｎ＋１）を満たす斜め左下のｎ＋ｘ−１の番号の処理ブロックと、（ｘ−ｎ）＞０を満たす斜め左上のｘ−ｎ−１の番号の処理ブロックとに対して、それぞれ処理ブロックのActivityチェックを行い、Activeであれば、中心処理ブロックを投入禁止とする。
（５）配列の内側に位置する中心処理ブロックに対して、つまり、剰余が０でも１でない（剰余が２又は３）場合で、中心処理ブロックの斜め右下となるｎ＋ｘ＋１の番号の処理ブロックと斜め右上となるｘ−ｎ＋１の番号の処理ブロックと、中心処理ブロックの斜め左下となるｎ＋ｘ−１の番号の処理ブロックと、斜め左上となるｘ−ｎ−１の番号の処理ブロックに対して、Activityチェックを行い、Activeであれば、中心処理ブロックを投入禁止とする。
【００３８】
処理ブロック２が４ｘ４で配置される場合の投入ルール２と処理ブロックとの対応を図８に示す。図８は、投入ルール２と処理ブロックとの対応表を示す図である。図８に示す対応表２２では、図８中、■部分が図３と同様に左右の処理ブロックとして上記（１）の処理が適応されることを示し、◆部分が図３と同様に上下の処理ブロックとして上記（２）の処理が適応されることを示している。また、▲部分が投入ルール２で新たに対象となる斜め左上下の処理ブロックとして上記（３）又は（５）の処理が適応されることと示し、●部分が投入ルール２で新たに対象となる斜め右上下の処理ブロックとして上記（４）又は（５）の処理が適応されることと示している。
【００３９】
例えば、中心処理ブロック「１０」の場合、隣接処理ブロック「５」及び「１３」が上記（５）の処理にてActivityの判断がなされ、同様に隣接処理ブロック「７」及び「１５」も上記（５）の処理にてActivityの判断がなされる。また、隣接処理ブロック「６」及び「１４」が上記（１）の処理にてActivityの判断がなされ、隣接処理ブロック「９」及び「１１」が上記（２）の処理にてActivityの判断がなされる。
【００４０】
上記投入ルール２の上記（３）から（５）の処理について説明する。図９は、投入ルール２における斜め上下動作状態チェック処理を説明するための図である。
【００４１】
図９（Ａ）は、投入ルール２の（３）及び（５）の処理を説明するためのフローチャート図である。図９（Ａ）において、図４のステップＳ３５において処理投入が許可された場合に、更に、斜め右上下となる処理ブロックについてActivityチェックを行う。剰余（ｘ％４）が１、２又は３の中心処理ブロックの場合に（ステップＳ５０）、下の処理ブロックの存在を確認するために、（ｎ＋ｘ）＜（ｎ×ｎ＋１）を判断する（ステップＳ５１）。
【００４２】
成立しない場合は下の処理ブロックは存在しないと判断して、処理投入を許可するためステップＳ５３へと進む。一方、成立する場合は下の処理ブロックが存在すると判断して、（ｎ＋ｘ）番の処理ブロックのActivityチェックを行う（ステップＳ５２）。Activeであれば処理投入を禁止するステップＳ５３−２へ進み、Activeでなければ処理投入を許可するステップＳ５３へと進む。
【００４３】
一方、上の処理ブロックの存在を確認するために、（ｘ−ｎ）＞０を判断する（ステップＳ５１−２）。成立しない場合は上の処理ブロックは存在しないと判断して、処理投入を許可するためステップＳ５３へと進む。一方、成立する場合は上の処理ブロックが存在すると判断して、（ｘ−ｎ）番の処理ブロックのActivityチェックを行う（ステップＳ５２−２）。Activeであれば処理投入を禁止するステップＳ５３−２へ進み、Activeでなければ処理投入を許可するステップＳ５３へと進む。
【００４４】
ステップＳ５３では、中心処理ブロックに対する処理投入を許可して、図６のステップＳ８０へと進む。また、ステップＳ５３−２では、中心処理ブロックに対する処理投入を禁止して、図６のステップＳ８０へと進む。
【００４５】
図９（Ｂ）は、投入ルール２の（４）及び（５）の処理を説明するためのフローチャート図である。図９（Ｂ）において、図４のステップＳ３５において処理投入が許可された場合に、更に、斜め左上下となる処理ブロックについてActivityチェックを行う。剰余（ｘ％４）が０、２又は３の中心処理ブロックの場合に（ステップＳ６０）、下の処理ブロックの存在を確認するために、（ｎ＋ｘ）＜（ｎ×ｎ＋１）を判断する（ステップＳ６１）。
【００４６】
成立しない場合は下の処理ブロックは存在しないと判断して、処理投入を許可するためステップＳ６３へと進む。一方、成立する場合は下の処理ブロックが存在すると判断して、（ｎ＋ｘ−１）番の処理ブロックのActivityチェックを行う（ステップＳ６２）。Activeであれば処理投入を禁止するステップＳ６３−２へ進み、Activeでなければ処理投入を許可するステップＳ６３へと進む。
【００４７】
一方、上の処理ブロックの存在を確認するために、（ｘ−ｎ）＞０を判断する（ステップＳ６１−２）。成立しない場合は上の処理ブロックは存在しないと判断して、処理投入を許可するためステップＳ６３へと進む。一方、成立する場合は上の処理ブロックが存在すると判断して、（ｘ−ｎ）番の処理ブロックのActivityチェックを行う（ステップＳ６２−２）。Activeであれば処理投入を禁止するステップＳ６３−２へ進み、Activeでなければ処理投入を許可するステップＳ６３へと進む。
【００４８】
ステップＳ６３では、中心処理ブロックに対する処理投入を許可して、図６のステップＳ８０へと進む。また、ステップＳ６３−２では、中心処理ブロックに対する処理投入を禁止して、図６のステップＳ８０へと進む。
【００４９】
再度、図７に示すような１レイヤが４ｘ４ブロックの均等配置の例を用いて、ルール２による処理例を説明する。中心処理ブロックが１番の場合をルール２の処理例１、中心処理ブロックが１１番の場合をルール２の処理例２として以下に説明する。
【００５０】
ルール２の処理例１：中心処理ブロックが１番の場合
図４のフローに従って左右方向のチェックをすると、
ｘ＝１より、１％４＝１となる。１の場合は右側の２番の処理ブロックのActivityチェックを行う。・・・（Ａ）
図５のフローに従って上下方向のチェックをすると、
ｘ＝１、ｎ＝４より、
（ｎ＋ｘ）＝４＋１＝５、５番目の処理ブロックのActivityチェックを行う。・・・（Ｂ）
（１−ｎ）＝１−４＝−３、０より小のためチェックなし。・・・（Ｃ）
図９（Ａ）のフローに従って対角線方向のチェックをすると、
（Ｂ）且つ（Ａ）より、５番目の処理ブロックの右隣に位置する（５＋１）番目のActivityチェックを行う。
【００５１】
ルール２の処理例２：中心処理ブロックが１１番の場合
図４のフローに従って左右方向のチェックをすると、
Ｘ＝１１より、１１％４＝３となる。１でも０でもない（２又は３である）ので、左右の１０番の処理ブロックと１２番の処理ブロックのActivityチェックを行う。・・・（Ｄ）
図５のフローに従って上下方向のチェックをすると、
ｘ＝１１、ｎ＝４より、
（ｎ＋ｘ）＝４＋１１＝１５、１５番の処理ブロックのActivityチェックを行う。・・・（Ｅ）
（１−ｎ）＝１１−４＝７、７番の処理ブロックのActivityチェックを行う。・・・（Ｆ）
図９（Ａ）及び図９（Ｂ）のフローに従って対角線方向のチェックをすると、
（Ｄ）且つ（Ｅ）より、１５番の処理ブロックの左右に位置する１４番及び１６番の処理ブロックのActivityチェックを行う。
【００５２】
（Ｄ）且つ（Ｆ）より、７番の処理ブロックの左右に位置する６番及び８番の処理ブロックのActivityチェックを行う。
【００５３】
同一レイヤでは上記投入ルール１又は２のチェックを行うが、３次元構造にした場合は投入ルール１又は２に加えて、以下に説明される多層レイヤにおける投入ルール３を行う。
【００５４】
ＩＩＩ．多層レイヤにおける投入ルール３
３次元構造における多層レイヤ間では、処理が投入されるレイヤの実行（Active状態）をチェックしながら上下レイヤとの関係をチェックする。この投入ルール３では、レイヤ間の処理ブロックのActivityチェックを、上下レイヤにおいて、処理投入の対象としてチェックされる中心処理ブロックと同一番号の処理ブロックに対して行う。
（５）レイヤ間のチェックは、上下レイヤにおいて、処理中レイヤの中心処理ブロックと同一番号の処理ブロックに対してActivityチェックを行う。その上下の処理ブロックが非Active（非活性化状態、停止状態）であれば処理を投入できる。しかし、Activeであればその中心処理ブロックへの処理投入ができない。そのため次の処理ブロックへ投入できるかをルール１又は２に従ってActivityチェックを繰り返し、投入される処理ブロックが見つかるまで同一レイヤあるいは次のレイヤに移動して繰り返し、処理投入可能な処理ブロックを探す。
【００５５】
任意のレイヤ番号Layern=y0の処理投入先のｘ番の中心処理ブロックから開始する。ルール１あるいはルール２で処理投入が可能かチェックする。処理投入先のレイヤy0のｘ番の中心処理ブロックの左右上下又は／及び対角線上に隣接する処理ブロックのいずれか１つがActiveであることにより、処理投入が禁止となる場合（図６のステップＳ８０でYesの場合）、中心処理ブロックを次の処理ブロックに変更する（図６のステップＳ８４）。このような処理を繰り返して、レイヤy0内で処理投入できる処理ブロックを探す。見つかるまで繰り返すが、もし、レイヤy0内で投入できる処理ブロックが見つからない場合は、レイヤy0から別のレイヤへの投入となる。レイヤ決定処理について説明する。
【００５６】
図１０は、図６のステップＳ９０にて行なわれるレイヤ決定処理を説明するためのフローチャート図である。図１０において、複数レイヤを実装しているか否かを判断する（ステップＳ９１）。予め設定された実装レイヤ数Ｌ（Ｌは自然数）が２以上を示すか否かを判断する。一のレイヤのみの実装である場合、一定時間待つか或いは待つことなく図４のステップＳ１１へ進む（ステップＳ９１−２）。
【００５７】
一方、ステップＳ９１にて複数レイヤを実装していると判断した場合、次のレイヤｙ＋１が実装レイヤ数Ｌ以下であるか否かを判断する（ステップＳ９２）。実装レイヤ数Ｌ以下である場合、処理投入のレイヤｙを１インクリメントして（ｙ＝ｙ＋１）（ステップＳ９３）、図４のステップＳ１１へと戻り、上述した処理を繰り返す。一方、実装レイヤ数Ｌより大の場合、処理投入のレイヤｙに１を設定して（ステップＳ９３−２）、図４のステップＳ１１へと戻り、上述した処理を繰り返す。
【００５８】
このレイヤ決定処理は、例えば、
If( ｙ++≦ L ) { y ++; } else { y = 1; }
のようにプログラミングされる。
【００５９】
スタートレイヤy0に戻った場合、投入先がないことになるので処理（ジョブ）投入の待ちが発生する。ステップＳ９１−２のように待ち状態となる。待ち状態は一定時間待つあるいは待ちなしで処理投入される処理ブロックが見つかるまでこのレイヤ決定処理を連続実行することが選択できる。
【００６０】
上述したように、1レイヤ内でのルール１又は／及びルール２の同一レイヤでの処理投入が可能であると判断されると、そのレイヤ内ではチェックは終了となり、更に、上レイヤ（ｙ＋１）と下レイヤ（ｙ−１）におけるｘ番の処理ブロックに対してActivityチェックを行なう。
【００６１】
次に、処理投入の判断中の中心処理ブロックに対する、その中心処理ブロックのレイヤの上下レイヤにおけるActivityチェックについて説明する。図１１は、投入ルール３における上下レイヤの動作状態チェック処理を説明するためのフローチャート図である。図１１において、レイヤｙに現在のレイヤ番号を設定し、初期値ｘ０に現在の中心処理ブロックの番号を設定し（ステップＳ１０１）、ルール１又は／及びルール２を実行する（ステップＳ１０２）。同一レイヤ内で処理投入可能なｘ番の処理ブロックを検索する。
【００６２】
１インクリメントしたレイヤｙ＋＋が実装レイヤ数Ｌより大となるか否かを判断する（ステップＳ１０３）。実装レイヤ数Ｌより大となる（最上位層）場合は、現在のレイヤｙが既に実装レイヤ数Ｌに達し上位層は存在しないためステップＳ１０５へと進む。
【００６３】
ステップＳ１０３において、実装レイヤ数Ｌ以下である場合、一階層上のレイヤｙ＋＋における同じｘ番の処理ブロックのActivityチェックを行なう（ステップＳ１０４）。レイヤｙ＋＋のｘ番の処理ブロックがActiveである場合、レイヤ決定処理Ｓ９０を行った後、ステップＳ１０１から同様の処理を繰り返す。
【００６４】
一方、一階層上のレイヤｙ＋＋のｘ番の処理ブロックがActiveでない場合、更に、現在のレイヤｙが第一層（最下位層）であるか否かを判断する（ステップＳ１０５）。現在のレイヤｙが第一層でない場合、つまり下位層が存在する場合、１ディクリメントしたレイヤｙ−１におけるｘ番の処理ブロックのActivityチェックを行なう（ステップＳ１０６）。レイヤｙ−１のｘ番の処理ブロックがActiveである場合、レイヤ決定処理Ｓ９０を行った後、ステップＳ１０１から同様の処理を繰り返す。
【００６５】
ステップＳ１０５にて現在のレイヤｙが第一層である場合、下位層は存在しないためステップＳ１０７へと進み、現在のｘ番の処理ブロックに対して処理投入を許可して、更に、図６のステップＳ８０へ進み、上述した処理を行う。
【００６６】
１レイヤ４ｘ４処理ブロックにおける上記投入ルール３の適用例について説明する。図１２は、投入ルール３の適用例を示す概念図である。図１２に示す適用例では、同心円状に内側から外側に向けて、１レイヤに４ｘ４の１６の処理ブロックが配列される場合における、第一層（レイヤ１（ｎ＝１））から第四層（レイヤ４（ｎ＝４））までを例示している。各ノードが処理ブロックを示し、その番号が内側に示されている。
【００６７】
処理ブロックには、
（１）各処理ブロックは均等の性質を持つとした場合
（２）処理ブロック毎に処理性能が異なる場合
とがある。この適用例では、上記（１）の各処理ブロックは均等の性質を持つとした場合を想定し、レイヤ１の１番の処理ブロックから順に処理を投入した状態を示している。塗りつぶされたノードが、処理が投入された処理ブロックであることを示している。
【００６８】
次に、上記（２）の処理ブロック毎に処理性能が異なる場合の投入ルール３の適用方法について説明する。処理性能の差を同心円上に示される上下レイヤの処理ブロック間の距離で表す。距離は負荷処理能力を表し、距離が離れているほどある基準に対して処理性能が高いことを意味する。以下、処理量をウェイトと呼ぶ。
【００６９】
ＩＶ．レイヤ内における投入ルール４
処理ブロック毎に処理性能が異なる場合、各レイヤのｘ番の処理ブロックと隣接可能とする。隣接可能を表すため、本実施例では処理投入された処理ブロックへの距離で概念的に示す。先ず、処理の計算について説明する。
【００７０】
各処理ブロックの消費電力はほぼ熱と同じと考えられ、各処理ブロックの電力は下記（＊１）式を用いて計算される。但し、この計算例に限らず、他の消費電力が計算できる計算式を適用してもよい。
【００７１】
消費電力  Ｐ＝ＡＣＶ２ｆ  ・・・・・・・・・（＊１）
Ｃ：負荷容量、Ｖ：スイッチング電圧、ｆ：周波数
Ａ：アクティビティ（活性率）或いは一定の時間での動作率を表す。
【００７２】
Ａはシミュレーションなどにより各処理ブロックの活性化しているトランジスタの割合を意味する。１から０の値を取る。
【００７３】
各処理ブロックの消費電力Ｐは、
Ｐ（ｙ，ｘ）＝ＡＣＶ２ｆ  ・・・・・・・・・（＊２）
ｙ：レイヤ番号、ｘ：各レイヤ上の処理ブロック番号
とする。上記（＊２）式で求めた、各処理ブロックの消費電力値を用いて距離を計算する。
【００７４】
距離の計算は各レイヤ上の処理ブロック間（処理ブロック番号固定）とし、全レイヤのｘ番の処理ブロックの消費電力Ｐの最小値Ｐ（ｘ）ｍｉｎを下記（＊３）式によって求める。
【００７５】
Ｐ（ｘ）ｍｉｎ＝ｍｉｎ（Ｐ（ｙ，ｘ））    ｘは固定  ・・・・・（＊３）
次に、ｙレイヤのｘ番の処理ブロックの距離Ｗを下記（＊４）式によって求める。
【００７６】
Ｗ＝Ｐ（ｙ，ｘ）／Ｐ（ｘ）ｍｉｎ  ・・・・・（＊４）
距離Ｗの計算は三次元ＬＳＩチップの中心のレイヤに位置する処理ブロックほど熱がこもるため、そのレイヤを下記（＊５）式のように制限するようにしてもよい。
【００７７】
Ｗ＝（ｋ≦ｙ≦ｊ）？  １：Ｐ（ｙ，ｘ）／Ｐ（ｘ）ｍｉｎ  ・・（＊５）
このように距離判定を追加した場合の投入ルール３について説明する。図１３は、距離判定を追加した投入ルール３における上下レイヤの動作状態チェック処理を説明するためのフローチャート図である。図１３中、図１１に示す処理と同様の処理には同一の符号を付し、その説明を省略する。
【００７８】
図１３において、ステップＳ１０４において、一階層上のレイヤｙ＋＋における同じｘ番の処理ブロックがActiveである場合に、距離判定を行うための投入ルール４（後述）に基づいて、現在のレイヤｙのｘ番の処理ブロックと一階層上のレイヤｙ＋＋のｘ番の処理ブロックとの距離Ｗが投入判定基準Ｗ０以上であるか否かを判断する（ステップＳ２０１）。距離Ｗが投入判定基準Ｗ０以上の場合はステップＳ１０５へと進む。一方、距離Ｗが投入判定基準Ｗ０より小の場合、ステップＳ９０へと進みレイヤ決定処理を実行した後、ステップＳ１０１から同様の処理を繰り返す。
【００７９】
同様にして、ステップＳ１０５において、一階層下のレイヤｙ−１における同じｘ番の処理ブロックがActiveである場合に、距離判定を行うための投入ルール４（後述）に基づいて、現在のレイヤｙのｘ番の処理ブロックと一階層下のレイヤｙ−１のｘ番の処理ブロックとの距離Ｗが投入判定基準Ｗ０以上であるか否かを判断する（ステップＳ２０２）。距離Ｗが投入判定基準Ｗ０以上の場合はステップＳ１０７へと進む。一方、距離Ｗが投入判定基準Ｗ０より小の場合、ステップＳ９０へと進みレイヤ決定処理を実行した後、ステップＳ１０１から同様の処理を繰り返す。
【００８０】
ステップＳ２０１及びＳ２０２では、例えば、図１４に示す距離テーブルを参照して投入判定基準Ｗ０との比較を行う。図１４は、距離テーブルの例を示す図である。図１４に示す距離テーブル２３では、各処理ブロック番号の各レイヤの消費電力の中で最小値を１とした場合、それ以外のレイヤの数値はその最小値に対する比率で距離Ｗを示している。比率が高い程、電力を消費して高速に処理することを意味する。
【００８１】
参照方法の一例を説明する。例えば、２番の処理ブロックの場合、投入予定のレイヤは２とした場合、
（１）レイヤ１とレイヤ２間の比率（距離Ｗ）は３／２＝１．５倍
（２）レイヤ３とレイヤ２間の比率（距離Ｗ）は１／２＝０．５倍
となる。
【００８２】
投入判定基準をＷ０＝１倍とすれば、上記（１）は条件を満たす。しかし、上記（２）は１倍以下であるので条件を満たさないが、例えば、図１３の点線で示されるパスにおいて、ステップＳ１０６でレイアｙ−１（レイヤ１）にてActiveであったとしても、投入ルール４のステップＳ２０２にて距離Ｗが投入判定基準Ｗ０（＝１）以上を満たすため、レイヤ２の２番の処理ブロックに処理投入可能となる。
【００８３】
図１５は、距離判定を追加した投入ルール３の適用例を示す概念図である。図１２に示す適用例と同様に、図１５に示す適用例では、同心円状に内側から外側に向けて、１レイヤに４ｘ４の１６の処理ブロックが配列される場合における、第一層（レイヤ１（ｎ＝１））から第三層（レイヤ３（ｎ＝３））までを例示している。各ノードが処理ブロックを示し、その番号が内側に示されている。この適用例では、図１２で説明される上記（２）の処理ブロック毎に処理性能が異なる場合を想定し、レイヤ１の１番の処理ブロックから順に処理を投入した状態を示している。塗りつぶされたノードが、処理が投入された処理ブロックであることを示している。
【００８４】
図１４の適用例では、処理ブロック毎に処理性能が異なる場合の処理が投入されていく状態を例示したもので、このような投入手順によって短時間で処理可能な処理ブロックを管理し処理を割り当てることができる。処理性能が高い処理ブロックは短時間で処理を実行すると過程し、処理性能の高さをウェイト値で判断する。
【００８５】
この適用例において、レイヤ２（ｎ＝２）とレイヤ３（ｎ＝３）は同じ性能で、レイヤ１（ｎ＝１）はレイヤ２（ｎ＝２）及びレイヤ３（ｎ＝３）より性能が低い場合である。よって、レイヤ２（ｎ＝２）とレイヤ３（ｎ＝３）との距離をウェイトＷ１とした場合、レイヤ２（ｎ＝２）とレイヤ３（ｎ＝３）の各々はレイヤ１（ｎ＝１）に対してウェイトＷ１の２倍のウェイトＷ２として表される。ここでは、レイヤ１（ｎ＝１）はレイヤ２（ｎ＝２）とレイヤ３（ｎ＝３）の各々に対して１／２倍のウェイトとなる。
【００８６】
この適用例では、同心円間の距離は負荷（処理量：以下ウェイトと呼ぶ）を表し、距離が離れているほどある基準に対して処理性能が高いことを意味する。
【００８７】
以下、上述したような処理ブロックへの処理投入を制御する処理投入制御部を３次元ＬＳＩに配置した実装例について説明する。以下、投入される処理毎を投入ジョブと呼び説明する。
［実装例１］
積層型の３次元ＬＳＩにおいて全レイヤの処理ブロックを１箇所で集中管理する実装例１について説明する。図１６は、３次元ＬＳＩが集中管理ブロックを備えた実装例１を示す図である。図１６に示す３次元ＬＳＩ６ａにおいて、積層される複数基板のうちの中間レイヤ内の略中心位置に、処理ブロックへの処理投入を制御する処理投入制御部として機能する集中管理ブロック７ａを実装する。
【００８８】
集中管理ブロック７ａは、処理投入制御を専用とする制御ブロックである。実装された集中管理ブロック７ａでは、上述した投入ルール１、２、３、４に従った処理を実行し、全レイヤ及び全処理ブロックへの処理投入を一元的に管理及び制御する。このように集中管理ブロック７ａを実装することによって、３次元ＬＳＩ６ａ全体の処理を一括して管理することができる。
【００８９】
図１７は、集中管理ブロックによる全体処理例を説明するためのフローチャート図である。図１７において、集中管理ブロック７ａは、投入ジョブＦＩＦＯ（First-In First-Out）から順に投入ジョブを受け付けて（ステップＳ３０１）、上述した投入ルール１〜４の処理を、処理マップテーブル８を参照しながら実行する（ステップＳ３０２）。
【００９０】
投入ルール１〜４の処理を実行した結果、集中管理ブロック７ａは、ジョブ投入する処理ブロックを選択できたか否かを判断する（ステップＳ３０３）。処理ブロックを選択できた場合、集中管理ブロック７ａは、その処理ブロックのActivityフラグを処理マップテーブル８に設定して状態を反映させ（ステップＳ３０４）、ジョブをその処理ブロックへ投入する（ステップＳ３０５）。その後、集中管理ブロック７ａは、次のジョブを投入する処理ブロックを選択するために、投入ルール１〜４の処理対象となる次の中心処理ブロックへのポインタを決定する（ステップＳ３０６）。
【００９１】
一方、ステップＳ３０３において、ジョブ投入する処理ブロックを選択できなかった場合、集中管理ブロック７ａは、ジョブ投入待ちとなり（ステップＳ３０７）、例えば所定時間間隔で投入ジョブＦＩＦＯの投入ジョブを確認し（ステップＳ３０１）、ステップＳ３０１から上記同様の処理を繰り返す。
【００９２】
図１８は、集中管理ブロックの構成例を示す図である。図１８中、各レイヤ１からｎに処理ブロック１から１６が配置される３次元ＬＳＩ６ａの構成例で示されるが、この例に限定されるものではない。図１８において、集中管理ブロック７ａは、ＣＰＵ（Central Processing Unit）７１ａと、ＦＩＦＯで成るジョブ保持ブロック７２ａと、ジョブ分散管理ブロック７３ａと、メモリ７４ａとを有し、バスを介して接続される。更に、ジョブ分散管理ブロック７３ａは、各レイヤの複数の処理ブロック１から１６の夫々を制御可能に接続される。
【００９３】
ＣＰＵ７１ａは、集中管理ブロック７ａ全体を制御し、図１７に示す全体処理を行うためのソフトウェアプログラムを備えている。ＣＰＵ７１ａはジョブ保持ブロック７２ａにジョブを順に投入してキューイングし、その後ジョブ分散管理ブロック７３ａがジョブ保持ブロック７２ａからジョブを取得して、ＣＰＵ７１ａの制御により、図１７に示す全体処理が実行されジョブ投入可能な処理ブロックへジョブが投入される。
［実装例２］
積層型の３次元ＬＳＩにおいて複数の処理ブロックへの処理投入を分散して制御する実装例２について説明する。図１９は、３次元ＬＳＩがレイヤ毎に分散管理ブロックを備えた実装例２を示す図である。図１９に示す３次元ＬＳＩ６ｂにおいて、積層される複数基板の各々の略中心位置に、処理ブロックへの処理投入を制御する処理投入制御部として機能する各分散管理ブロック７ｂ1〜ｂn（以下、総称して分散管理ブロック７ｂと言う）を実装する。
【００９４】
実装例１同様に、各分散管理ブロック７ｂは、処理投入制御を専用とする制御ブロックである。実装された分散管理ブロック７ｂでは、上述した投入ルール１、２、３、４に従った処理を実行し、自身のレイヤ内の処理ブロックに対する処理投入を管理及び制御する。
【００９５】
実装例２における、このようなレイヤ毎の分散管理ブロック７ｂを実装によって、処理を限定させることが可能となる。これにより１つの処理をパイプライン的に連続処理させるような場合に適している。ある処理ブロックが１チップ（１レイヤ）で作りこまれている場合や処理ブロック間が物理的に離れていない場合などに適している。
【００９６】
図２０は、分散管理ブロックによる全体処理例を説明するためのフローチャート図である。図２０中、図１７に示す処理と同様の処理には同一の符号を付し、その説明を省略する。但し、ステップＳ３０４−２では、分散管理ブロック７ｂは、処理ブロックのActivityフラグを処理マップテーブル８に設定して状態を反映させる際に、他分散管理ブロック７ｂによる処理マップテーブル８へのアクセスを制限するために処理マップテーブル８に対して排他アクセスを行なうようにする。
【００９７】
図２１は、分散管理ブロックの構成例を示す図である。図２１中、各レイヤ１からｎに処理ブロック１から１６が配置される３次元ＬＳＩ６ｂの構成例で示され、１からｎ層に積層されたレイヤの中間程のレイヤｉに、複数の分散管理ブロックｂ１〜ｂｎに対する排他制御を含みメイン制御部として動作する分散管理ブロックｂｉを備えた例となっているが、この例に限定されるものではない。図２１において、メイン制御部として動作する分散管理ブロック７ｂｉは、ＣＰＵ（Central Processing Unit）７１ｂと、ＦＩＦＯで成るジョブ保持ブロック７２ｂと、ジョブ分散管理ブロック７３ｂと、メモリ７４ｂと、排他アクセス制御部７５ｂと、排他アクセス制御部７６ｂとを有し、バスを介して接続される。また、メイン制御部の分散管理ブロックｂｉ以外の分散管理ブロック７ｂ１からｂｎは、対応するジョブ分散管理ブロック７３ｂ１から７３ｂｎを有する。
【００９８】
排他アクセス制御部７５ｂは、メイン制御部の分散管理ブロックｂｉを含む分散管理ブロック７ｂ１からｂｎ（つまりジョブ分散管理ブロック７３ｂ１〜７３ｂｎ）がジョブ保持ブロック７２ｂからジョブを取得する際に排他制御を行い、同様に、排他アクセス制御部７６ｂは、メモリ７４ｂに格納されている処理マップテーブル８へのアクセスに対して排他制御を行う。
【００９９】
ジョブ分散管理ブロック７３ｂ１から７３ｂｎは、各々自身が配置されているレイヤの各処理ブロック１から１６にバスを介して接続され、ＣＰＵ７１ｂの指示に従い、ジョブ保持ブロック７２ｂからジョブを取得し、メモリ７４ｂの処理マップテーブル８を反映して、ジョブ投入可能な処理ブロックへジョブを投入する。
［実装例３］
積層型の３次元ＬＳＩにおける複数の処理ブロックへの処理投入を集中管理と分散管理とを混在させて制御する混在型の実装例３について説明する。図２２は、集中管理ブロックと分散管理ブロックとが混在する構成例を示す図である。図２２に示す３次元ＬＳＩ６ｃにおいて、積層される複数基板の領域の一部である集中管理領域７ｐに配置される処理ブロックへの処理投入を一元的に集中管理する集中管理ブロック７ｃと、複数基板の各々に処理ブロックへの処理投入を制御する各分散管理ブロック７ｄ1〜ｄn（以下、総称して分散管理ブロック７ｄと言う）とを実装する。
【０１００】
実装例１同様に、集中管理ブロック７ｃ及び各分散管理ブロック７ｂは、処理投入制御を専用とする制御ブロックである。実装された集中管理ブロック７ｃ及び分散管理ブロック７ｂでは、上述した投入ルール１、２、３、４に従った処理を実行する。集中管理ブロック７ｃは、複数レイヤを含む集中管理領域７ｐ内に配置される処理ブロックに対する処理投入を管理及び制御する。各分散管理ブロック７ｂは、自身のレイヤ内において集中管理領域７ｐ以外に配置される処理ブロックに対する処理投入を管理及び制御する。
【０１０１】
集中管理ブロック７ｃによる全体処理例は図１７に従って実行され、各分散管理ブロック７ｂによる全体処理例は図２０に従って実行される。
【０１０２】
上述した実施例により、３次元ＬＳＩ（Large Scale Integration）やＳｉＰ（System in Package）などにおいて、プロセッサコアや演算実行ブロックなどが局所的に活性化した状態とならないように処理投入を分散させる仕組みを実装することができるため、熱による破壊や誤動作、性能劣化を軽減することができる。
【０１０３】
以上の説明に関し、更に以下の項を開示する。
（付記１）
各レイヤに配置される複数の処理ブロックと、
動作中の処理ブロックによる活性状態が分散するように処理ブロックへの処理投入を管理する管理ブロックとを有することを特徴とする積層型半導体装置。
（付記２）
前記管理ブロックは、レイヤ内で隣接して前記活性状態が存在しない処理ブロックに処理投入することを特徴とする付記１記載の積層型半導体装置。
（付記３）
前記管理ブロックは、前記レイヤ内処理投入ルールによって、前記レイヤ内において上下、左右、又は左右対角線上の何れかの方向に隣接して前記活性状態が存在しない処理ブロックに処理投入することを特徴とする付記２記載の積層型半導体装置。
（付記４）
前記管理ブロックは、上下レイヤで隣接して前記活性状態が存在しない処理ブロックに処理投入することを特徴とする付記１乃至３のいずれか一項記載の積層型半導体装置。
（付記５）
前記管理ブロックは、前記上下レイヤにおいて前記動作中の処理ブロックが所定以上に高い処理性能である場合、該動作中の処理ブロックに隣接する処理ブロックへの処理投入を可能とすることを特徴とする付記４記載の積層型半導体装置。
（付記６）
前記管理ブロックは、レイヤの一つに備えられ、前記各レイヤに配置される前記複数の処理ブロックへの前記処理投入を集中管理することを特徴とする付記１乃至５のいずれか一項記載の積層型半導体装置。）
（付記７）
前記管理ブロックは、前記各レイヤに備えられ、同一レイヤ内に配置される前記複数の処理ブロックへの前記処理投入を管理することにより分散管理することを特徴とする付記１乃至５のいずれか一項記載の積層型半導体装置。
（付記８）
レイヤの一つに備えられた管理ブロックであって、前記集中管理を行う集中管理ブロックと、
前記各レイヤに備えられた管理ブロックであって、前記分散管理を行う分散管理ブロックとを有することを特徴とする付記６又は７記載の積層型半導体装置。
（付記９）
前記管理ブロックは、
投入待ちの処理を保持する処理保持ブロックと、
前記処理保持ブロックに前記処理を蓄積する処理投入ブロックと、
前記処理保持ブロックから前記処理を取り出して、処理投入可能な処理ブロックへ処理投入する処理投入ブロックと、
前記活性状態を管理するためのテーブルを格納するメモリとを有し、
前記処理投入ブロックは、前記テーブルを参照して隣接する前記活性状態に基づいて前記処理投入可能な処理ブロックへ処理投入することを特徴とする付記１記載の積層型半導体装置。
（付記１０）
積層型半導体装置における複数の処理ブロックへの処理投入方法であって、
各処理ブロックの活性状態を示すテーブルを参照し、積層構造において隣接して前記活性状態が存在しない処理ブロックに処理投入することによって、動作中の処理ブロックによる活性状態が該積層構造において分散するように該処理ブロックへの処理投入を管理することを特徴とする積層型半導体装置における処理投入方法。
【０１０４】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【０１０５】
２                    処理ブロック
３                    配線基板
６、６ａ、６ｂ、６ｃ  ３次元ＬＳＩ
７ａ、７ｃ            集中管理ブロック
７ｂ１から７ｂｎ      分散管理ブロック
７ｄ１から７ｄｎ      分散管理ブロック
８                    処理マップテーブル
２１、２２            対応表
２３                  距離テーブル
７１ａ、７１ｂ        ＣＰＵ
７２ａ、７２ｂ        ジョブ保持ブロック（ＦＩＦＯ）
７３ａ、７３ｂ        ジョブ分散管理ブロック
７４ａ、７４ｂ        メモリ
７５ｂ、７６ｂ        排他アクセス制御部
【図１】
2010239029.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2010239029.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2010239029.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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