(57)【要約】      （修正有）【課題】デジタル回路で構成出来、ロック検出のエラーやロストの発生を抑制することが出来ると共に、検出時間を短縮することが出来るＰＬＬ回路、無線通信機、及びロック検出方法を提供する。【解決手段】ウィンドウ幅の異なる複数のロック検出部６ｂ−１〜６ｂ−ｎによる検出結果を用いて検出を行う。ロック判定部７は、複数のロック検出部６ｂ−１〜６ｂ−ｎによる検出結果に基づいて、ロック状態の検出を行う。【選択図】図２
2010200064.tif 000002
【特許請求の範囲】
【請求項１】
ＰＬＬ回路であって、
基本周波数信号と前記ＰＬＬ回路のフィードバック信号との位相差を比較する位相比較部と、
前記位相差に基づいて前記位相比較部から出力される位相差情報を検出する感度が異なる複数のロック検出部と、
前記複数のロック検出部による検出結果に基づいて、前記ＰＬＬ回路のロック状態を判定するロック判定部と、
を備えることを特徴とするＰＬＬ回路。
【請求項２】
前記感度は、前記位相比較器が前記位相差に基づいて出力されるパルスのカウント期間期間であることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記ロック検出部は、前記感度を変更できることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項４】
ＰＬＬ回路と、
前記ＰＬＬ回路の出力を増幅してアンテナに出力する増幅部と
を有し、
前記ＰＬＬ回路は、
基本周波数信号と前記ＰＬＬ回路のフィードバック信号の位相差を比較する位相比較部と、
前記位相差に基づいて前記位相比較部から出力される位相差情報を検出する感度が異なる複数のロック検出部と、
前記複数のロック検出部による検出結果に基づいて、前記ＰＬＬ回路のロック状態を判定するロック判定部と
を有することを特徴とするＰＬＬ回路無線通信機。
【請求項５】
ＰＬＬ回路のロック検出方法であって、
基準周波数信号と前記ＰＬＬ回路のフィードバック信号との位相差に基づいて前記ＰＬＬ回路に含まれる位相比較部から出力される位相差情報を複数の感度で検出し、
前記複数の感度による検出結果に基づいてロック検出を行う
ことを特徴とするＰＬＬ回路のロック検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、ＰＬＬ回路、無線通信機、及びＰＬＬ回路のロック状態検出方法に関する。
【背景技術】
【０００２】
現在、携帯電話から車のキーロックに至るまで、現在様々な分野で無線通信が用いられているが、無線通信を行う無線機には通常ＰＬＬ回路が使用されている。
無線機にＰＬＬ回路を用いることは古くから行われており、そのための様々な提案がなされている。例えば特許文献１には、同期検出回路を備える同期検波方式のＰＬＬ回路で、同期検出回路がジッターや雑音であやまって非同期検出をしないよう構成したものが開示されている。
【０００３】
小型の無線機では、電池やバッテリー等で動くので、これら電力源の寿命を延ばすためには、ＰＬＬ回路においても消費電力を押さえる必要がある。そのためＰＬＬ回路では、動作開始時に、発振周波数が安定したロック状態になったのをなるべく早く検出できれば、ロック検出後に通信を行うので、消費電力を押さえることが出来る。
【０００４】
従来のＰＬＬ回路のロック検出は、位相比較器の出力パルス（ＸＵＰ／ＤＯＷＮ）をカウントする方法、またはＶＣＯの制御電圧の変動を検出する方法が用いられていた。
このうち位相比較器の出力パルスをカウントする方法は、ＰＬＬ回路の引込が収束すると位相比較器の２種類の出力パルスＸＵＰ／ＤＯＷＭのパルス数が等しくなることでロック状態を検出する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６３−０３５０３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した位相比較器の出力パルスをカウントする方法は、確実にロック検出を行うには、検出時間としてリファレンスクロックで数千パルス程度必要とした。そして検出時間を短くすると、引き込みが完了する前に誤ってロック状態を検出してしまうという問題があった。
【０００７】
また従来の方法では、ロック状態を検出後に再びロックが外れたと判定する、いわゆるロストが発生する問題もあった。
本発明はデジタル回路で構成出来、ロック検出のエラーやロストの発生を抑制することが出来ると共に、検出時間を短縮することが出来るＰＬＬ回路、無線通信機、及びロック検出方法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明によるＰＬＬ回路は、基本周波数信号と前記ＰＬＬ回路のフィードバック信号との位相差を比較する位相比較部と、前記位相差に基づいて前記位相比較部から出力される位相差情報を検出する感度が異なる複数のロック検出部と、前記複数のロック検出部による検出結果に基づいて、前記ＰＬＬ回路のロック状態を判定するロック判定部と、を備えることを特徴とする。
【０００９】
また本発明によるＰＬＬ回路無線通信機は、ＰＬＬ回路と、前記ＰＬＬ回路の出力を増幅してアンテナに出力する増幅部とを有し、前記ＰＬＬ回路は、基本周波数信号と前記ＰＬＬ回路のフィードバック信号の位相差を比較する位相比較部と、前記位相差に基づいて前記位相比較部から出力される位相差情報を検出する感度が異なる複数のロック検出部と、前記複数のロック検出部による検出結果に基づいて、前記ＰＬＬ回路のロック状態を判定するロック判定部とを有することを特徴とするＰＬＬ回路無線通信機。
【００１０】
また本発明による、ＰＬＬ回路のロック検出方法は、前記ＰＬＬ回路を構成する位相比較部から比較結果として出力される２つの信号内のパルスを複数の感度で検出し、前記複数の感度による検出結果に基づいてロック検出を行うことを特徴とする。
【発明の効果】
【００１１】
本発明はロック検出のエラーやロストの発生を抑制することが出来ると共に、検出時間を短縮することが出来る。
【図面の簡単な説明】
【００１２】
【図１】位相比較器の出力パルスカウント方式のロック検出部を備えた一般的なＰＬＬ回路の原理ブロック図である。
【図２】本実施形態のＰＬＬ回路の構成を示すブロック図である。
【図３】ロック検出部の構成を示す図である。
【図４】図３のロック検出部によるロック検出のタイムチャートを示す図である。
【図５】ロック検出部の状態遷移を示す図である。
【図６】ロック検出部の動作をシミュレートした場合の各信号を示す図である。
【図７】２つのロック検出部を備えたＰＬＬ回路を示す図である。
【図８】図７のＰＬＬ回路の動作を示すタイムチャートである。
【図９】相関部から出力される信号ＣＤＴＣの変化率によってロック判定を行うロック判定部の構成を示す図である。
【図１０】図８のロック判定部を用いたＰＬＬ回路によるロック検出結果を示す図である。
【図１１】ロック検出部の第２の形態を示す図である。
【図１２】第２の形態のロック検出部内の信号、及び入出力される信号のタイミングを示すタイムチャートである。
【図１３】第３の実施形態のロック検出部の構成を示す図である。
【図１４】本実施形態におけるＰＬＬ回路を用いた通信機の構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下に図面を参照しながら本発明の一実施形態について説明する。
以下の例では、本実施形態におけるＰＬＬ回路を、発振周波数を基準クロックの整数比で設定するＩｎｔｅｇｅｒ−ＰＬＬ  （ＩＰＬＬ）ではなく、発振周波数を固定小数点フォーマットで設定するＦｒａｃｔｉｏｎａｌ−Ｎ  ＰＬＬ  （ＦＰＬＬ）に適用した場合を例として説明する。
【００１４】
ＦＰＬＬは、基準クロック（Ｒｅｆｃｌｋ）を分周せずに高分解能で発振周波数を設定できる。従って基準クロックを分周するＩＰＬＬよりもフィードバックループが高速に応答する。
【００１５】
またＦＰＬＬは、発振周波数の分解能が高く、ループ応答が早いという特徴がある。よって収束が早く、起動からロックするまでが高速なので、ロック検出を早くすることによる効果が大きい。例えば通信機等でロック検出を起動のトリガとしている構成の場合、引き込みが完了した直後にロック状態を検出することでパワーダウンからの動作復帰時間を短縮することができる。
【００１６】
図１は、位相比較器の出力パルスカウント方式のロック検出部を備えた一般的なＰＬＬ回路の原理ブロック図である。
同図のＰＬＬ回路１０ａは、位相比較器（ＰＦＤ）１、チャージポンプ（ＣＰ）２、ループフィルタ（ＬＰＦ）３、電圧制御発振部（ＶＣＯ）４、分周部５、及びロック検出部６ａを有している。
【００１７】
位相比較器１は、不図示の基本クロック発振器から入力される水晶振動子の発振に基づく固有周波数の基準クロック信号（Ｒｅｆ  ｃｌｏｃｋ）と、分周部５によって分周された帰還信号を比較し、２つの信号の周波数差及び位相差に基づいたパルス信号（ＸＵＰ／ＤＯＷＮ信号）をチャージポンプ２に出力する。位相比較器２は、基準クロック信号に対してフィードバック信号が遅れている場合ＸＵＰ信号をパルス出力し、逆に基準クロック信号に対してフィードバック信号が進んでいる場合ＤＯＷＮ信号をパルス出力する。
【００１８】
チャージポンプ２は、位相比較器１で検出された位相差を電圧制御発振部４のための制御信号（制御電圧）に変換するものである。チャージポンプ２は、位相比較器１から出力される２つのパルス信号（ＸＵＰ／ＤＯＷＮ信号）に基づいた制御信号を、ループフィルタ３に出力する。このチャージポンプ２の出力信号は、直流成分にパルス成分が含まれたものであり、その直流成分はパルス信号の周波数変動にともなって変化し、パルス成分はパルス信号の位相差に基づいて変化する。
【００１９】
ループフィルタ３は、チャージポンプ２の出力信号を平滑して高周波成分を除去した出力信号を電圧制御発振部４に制御電圧として出力する。電圧制御発振部４は、ループフィルタ３から入力される制御電圧に応じた周波数の出力信号ｆｏｕｔを外部回路に出力すると共に、分周部５に出力する。
【００２０】
分周部５は、電圧制御発振部４の出力ｆｏｕｔを分周して位相比較器２に出力する回路である。この分周部５は、外部からの指示に基づいて自由に分周比を切換えることが出来、この分周比を変えることによって、出力信号ｆｏｕｔの発振周波数を制御することが出来る。なおＰＬＬ回路１０ａがＦＰＬＬの場合、分周部５による分周比は、基準周波数との比が整数でない分数分周比となる。ＦＰＬＬのＰＬＬ回路１０ａの場合、分周部５は、分周比を細かく変更することで実質的に分数分周を行うことで実現できる。例えば、２分周と３分周とを繰り返すことで、実質的に２．５分周を実現できる。
【００２１】
ロック検出部６ａは、位相比較器１から出力されるパルス信号（ＸＵＰ／ＤＯＷＮ信号）をカウントして、特定期間内に２つの信号のパルス数が一致したならば、ロック検出を示すＬＣＤＴ信号を出力する。
【００２２】
本実施形態のＰＬＬ回路は、位相比較器から出力される信号のパルスカウントを行う方式のロック検出部を複数備える。そして各ロック検出部は、パルスを検出する検出時間（以下ウィンドウという）がそれぞれ異なる。
【００２３】
ロック検出部のウィンドウ幅を大きくすると、ロストの頻度は小となるが検出時間は大きくなる。逆にウィンドウ幅を小さくすると、検出時間は小さくなるがエラーの頻度は大きくなる。
【００２４】
本実施形態のＰＬＬ回路では、ウィンドウ幅の異なる複数のロック検出部による検出結果を用いて、ロック検出を行う。
図２は、本実施形態のＰＬＬ回路の構成を示すブロック図である。
【００２５】
図２のＰＬＬ回路１０ｂを図１のＰＬＬ回路１０ａと比較すると、位相比較器１、チャージポンプ２、ループフィルタ３、電圧制御発振部（ＶＣＯ）４、及び分周部５については基本的に図１のＰＬＬ回路１０ａのものと実質的に同じものなので、同じ符号を付し、また説明は省略する。
【００２６】
図１のＰＬＬ回路１０ａと図２のＰＬＬ回路１０ｂを比較すると、ＰＬＬ回路１０ｂは、複数のロック検出部６ｂ−１〜６ｂ−ｎ及びロック判定部７を更に有している。
複数のロック検出部６ｂ−１〜６ｂ−ｎは、それぞれウィンドウ幅が異なる。ロック判定部７は、各ロック検出部６ｂ−１〜６ｂ−ｎの検出結果に基づいて、ＰＬＬ回路１０ｂがロックしたのを検出する。
【００２７】
図３は、ロック検出部６ｂの構成を示す図である。
同図において、ロック検出部６ｂには、位相比較器１から出力されるＸＵＰ／ＤＯＷＮ信号が入力され、このＸＵＰ／ＤＯＷＮ信号それぞれの立ち上がりエッジをカウントすることによりロック検出を行う。
【００２８】
同図において、ロック検出部６ｂは、ＸＵＰ信号のパルス数をカウントするＸＵＰカウンタ（ｘｕｐｃｎｔ）１１、ＤＯＷＮ信号のパルス数をカウントするＤＯＷＮカウンタ（ｄｏｗｎｃｎｔ）１２、ＸＵＰカウンタ１１とＤＯＷＮカウンタ１２の出力の論理積を取るＡＮＤ回路１３、外部から与えられる設定値ＷＤＴＣ［２：０］、信号ＥＮＤＴＣに基づいて、ロック検出部６ｂのウィンドウ幅を変更したり出力を制御したりするコントロールロジック（Ｃｏｎｔｒｏｌ  Ｌｏｇｉｃ）１４、及びロック検出出力ＬＣＤＴを生成するフリップフロップ１５を有している。
【００２９】
ＸＵＰカウンタ１１及びＸＤＯＷＮカウンタ１２は、位相比較器１から出力されるＸＵＰ信号及びＤＯＷＮ信号のパルス数をカウントするカウンタで、カウント数が規定値（例えば２ビットカウンタなら３）になると‘１’を出力する。またコントロールロジック１４からＣＬＲ信号が入力されるとカウント値がクリアされ、最初からカウントをやり直す。ＡＮＤ回路１３は、通常は‘０’（フリップフロップ１５のＣＬＲ）をフリップフロップ１５に出力し、ＵＰカウンタ１１及びＤＯＷＮカウンタ１２の両方が規定値をカウントすると‘１’（フリップフロップ１５のＳＥＴ）をフリップフロップ１５に出力する。
【００３０】
コントロールロジック１４は、基準クロックＲｅｆｃｌｋに同期して稼働するコントローラで、事前に設定されるウィンドウ幅ＷＤＴＣの値に基づいた周期でＵＰカウンタ１１とＤＯＷＮカウンタ１２にＣＬＲ信号を出力する。またコントロールロジック１４は、外部からロック検出部６ｂにイネーブル信号（ＥＮＤＴＣ）として‘１’が入力されているときは、フリップフロップ１５に対してＵＰＤＡＴＥ信号を出力してフリップフロップ１５をアップデートし、イネーブル信号として‘０’が入力されると、フリップフロップ１５へのＵＰＤＡＴＥ信号の入力を止め、ロック検出部６ｂをディスネーブル状態とする。
【００３１】
フリップフロップ１５は、基準クロックＲｅｆｃｌｋに同期して稼働するフリップフロップである。フリップフロップ１５は、ＡＮＤ回路１３からの信号が‘０’（ＣＬＲ）のときは、ロックを検出していないので、ロック検出出力ＬＣＤＴとして‘０’を、ＡＮＤ回路１３からの信号が‘１’（ＳＥＴ）のときは、ＸＵＰ信号とＤＯＷＮ信号のパルス数が同数となっており、ロックが検出されたので、ロック検出出力ＬＣＤＴとして‘１’を出力する。
【００３２】
このようにロック検出部６ｂは、設定値ＷＤＴＣの値のウィンドウ幅で位相比較器１から出力されるＸＵＰ／ＤＯＷＮ信号のパルス数をカウントし、両者が一致したならばロック検出出力ＬＣＤＴを‘１’にする。
【００３３】
また図２のＰＬＬ回路１０ｂは全てデジタル回路としてもよい。
なお図２の構成では、ＸＵＰ信号のパルス数とＤＯＷＮ信号のパルス数が完全に一致したときに、ロック検出部６ｂはロック検出出力ＬＣＤＴを‘１’にするが、両者が略一致するとロック検出出力ＬＣＤＴを‘１’にする構成としても良い。
【００３４】
図４は、図３のロック検出部６ｂによるロック検出のタイムチャートを示す図である。
同図は、ロック検出部６ｂに対してウィンドウ幅の値ＷＤＴＣとして基準クロックＲｅｆｃｌｋ１０クロック分が指定されており、またＵＰカウンタ１１及びＤＯＷＮカウンタ１２が４までカウントできるカウンタであった場合を例として示している。
【００３５】
同図において、フィードバック信号が遅れていることを示すＸＵＰ信号が（１）、（２）、・・・と入力されてゆくと、それに伴いＸＵＰカウンタ１１の値（ＵＰＣＮＴ）も１、２、・・・とカウントされてゆく。同様にフィードバック信号が進んでいることを示すＤＯＷＮ信号が（１）、（２）、・・・と入力されてゆくと、それに伴いＤＯＷＮカウンタ１２の値（ＵＰＣＮＴ）も１、２、・・・とカウントされてゆく。なおＵＰカウンタ１１及びＤＯＷＮカウンタ１２は、４までしかカウントできないので、ＵＰ信号やＤＯＷＮ信号として（５）、（６）が入力されても、ＵＰカウンタ１１及びＤＯＷＮカウンタ１２の値は４のままである。
【００３６】
ウィンドウ幅は、基準クロックＲｅｆｃｌｋ１０クロック分なので、ロック検出部６ｂではＳＴ１０でロック検出の判定がなされる。本例では、２つのカウンタ値が共に４なので、ロック検出がされ、ロック検出出力ＬＣＤＴが‘１’になる。
【００３７】
図５は、ロック検出部６ｂの状態遷移を示す図である。
同図においてＰＬＬ回路１０ｂ全体のリセット信号であるＸＲＳＴとロック検出部６ｂのイネーブル信号であるＥＮＤＴＣが共に‘０’のときは初期状態（ＳＴ＝０）のままである。ＸＲＳＴとＥＮＤＴＣが共に‘１’となると、ロック検出部６ｂは稼働し、ＳＴ１、ＳＴ２、・・・と状態は遷移してゆき、ＷＤＴＣとして設定している値が、基準クロックＲｅｆｃｌｋのカウント数と一致したとき、ＰＬＬロック判定に状態が遷移する。同図では、ＷＤＴＣの値が８、１４、及び１５のときを示しており、それぞれＳＴ８、ＳＴ１４及びＳＴ１５のときＰＬＬロック判定に状態が遷移する。
【００３８】
図６は、ロック検出部６ｂの動作をシミュレートした場合の各信号を示す図である。
同図には、基準クロック（ＲＥＦＣＬＫ）、位相比較器１から入力されるＸＵＰ信号／ＤＯＷＮ信号、電圧制御発振部４に入力される制御電圧ＶＣＴＲＬ信号、ロック検出部６ｂの出力であるＬＤＴＣ信号が表示されている。
【００３９】
同図を見ると、ＶＣＴＲＬ信号が上昇しているときＸＵＰ信号が、また下降しているときＤＯＷＮ信号が多く出力され、一定状態にあるときはＸＵＰ信号とＤＯＷＮ信号がほぼ均一に出力されていることが分かる。
【００４０】
このＸＵＰ／ＤＯＷＮ信号をカウントして生成されるロック検出部６ｂの出力ＬＤＴＣ信号は、ロック状態の誤検出や一度ロック状態を検出したのが解除されるいわゆるロストを生じている。
【００４１】
このようにウィンドウ幅を狭くすると、ロック検出部６ｂは、ロック状態の誤検出を行ったり、ロストが生じたりする。
そこで本実施形態におけるＰＬＬ回路１０ｂでは、それぞれウィンドウ幅の異なる複数のロック検出部６ｂによる検出結果を用いて、ロック検出を行う。
【００４２】
図７は、２つのロック検出部６ｃ−１、６ｃ−２を備えたＰＬＬ回路１０ｃを示す図である。
同図において、狭いウィンドウ幅が設定されているロック検出部６ｃ−１と広いウィンドウ幅が設定されているロック検出部６ｃ−２の出力はロック判定部７ｃに入力されている。
【００４３】
ロック判定部７ｃは、狭いウィンドウ幅のロック検出部６ｃ−１の出力が入力されるシフトレジスタ（ＳＦＲＮ）２１、広いウィンドウ幅のロック検出部６ｃ−２の出力が入力されるシフトレジスタ（ＳＦＲＷ）２２、及び２つのシフトレジスタ２１、２２の出力が入力され、これら入力の移動平均加算を算出する相関部２３、及び相関部２３から出力される移動平均加算による値と閾値ＲＦＬＶＬを比較し、相関部２３の出力が閾値ＲＦＬＶＬ以上となったらロック検出を示すＬｏｃｋ信号を‘１’にする比較判定部２４を備えている。
【００４４】
この図７のＰＬＬ回路１０ｃの動作を図８のタイムチャートを用いて説明する。
図８のタイムチャートには、狭いウィンドウ幅のロック検出部６ｃ−１の出力ＬＣＤＴＮ−ｏｕｔ、広いウィンドウ幅のロック検出部６ｃ−２の出力ＬＣＤＴＷ−ｏｕｔ、及び相関器２３の出力ＣＤＴＣが開示されている。
【００４５】
狭いウィンドウ幅でロック検出を行った結果を示すＬＣＤＴＮ−ｏｕｔでは、相対的に早くロック状態が検出される。しかし相対的に誤検出を生じやすく、また一度ロック状態が検出された後にロック状態から外れる、いわゆるロストが生じる可能性も高い。
【００４６】
一方、広いウィンドウ幅でロック検出を行った結果を示すＬＣＤＴＷ−ｏｕｔでは、相対的にロック状態が検出されるのが遅い。しかし相対的に誤検出や、ロストは生じにくい。
【００４７】
なおこの狭いウィンドウ幅、及び広いウィンドウ幅の大きさは、ＰＬＬ回路１０ｃがロックするまでの発振出力ｆｏｕｔのうねりの周期や使用環境等によって適宜な値が設定される。そしてこのうねりの周期は、ＰＬＬ回路１０ｃのループの特性（チャージポンプ２や電圧制御発振部４の利得、ループフィルタ３の伝達関数等によって決まる）によって決まる。
【００４８】
以下の説明では、ロック検出部６ｃ−１に設定する狭いウィンドウ幅は、上記うねりの周期の１／１０を、ロック検出部６ｃ−２に設定する広いウィンドウ幅は、上記うねりの周期の１／４を設定したものとする。
【００４９】
本実施形態におけるＰＬＬ回路１０ｃでは、ロック判定部７ｃがこの２種類のウィンドウ幅による検出結果を用いて、ＰＬＬ回路１０ｃがロックしたかどうかを判定する。
ロック判定部７ｃでは、ウィンドウ幅が狭く設定されたロック検出部６ｃ−１からの出力ＬＣＤＴＮ−ｏｕｔがシフトレジスタ２１に、またウィンドウ幅が広く設定されたロック検出部６ｃ−２からの出力ＬＣＤＴＷ−ｏｕｔがシフトレジスタ２２に蓄積される。相関部２３は、この２つのシフトレジスタ２１、２２内に蓄積された値を移動平均加算し、加算値を電圧値に変換し、信号ＣＤＴＣを出力する。
【００５０】
図８のタイムチャートに、信号ＣＤＴＣの例を示す。
ロック検出部６ｃ−１からの出力ＬＣＤＴＮ−ｏｕｔ及びロック検出部６ｃ−２からの出力ＬＣＤＴＷ−ｏｕｔは、図７のシフトレジスタ２１、２２に蓄積される。相関部２３は、このシフトレジスタに蓄積された値を用いてＬＣＤＴＮ−ｏｕｔ及びＬＣＤＴＷ−ｏｕｔの値の移動平均加算値を求める。例えばシフトレジスタ２１、２２が４ビットのシフトレジスタでシフトレジスタ２１には‘１１００’が、またシフトレジスタ２２には‘０１０１’が蓄積されていたとすると、相関部２３は｛（１＋１＋０＋０）＋（０＋１＋０＋１）｝／８＝０．５を算出し、この値の電圧値の信号を出力信号ＣＤＴＬとして比較判定部２４に出力する。
【００５１】
図８には、ＬＣＤＴＮ−ｏｕｔ、ＬＣＤＴＷ−ｏｕｔ及びＣＤＴＬの状態が示されている。
ＬＣＤＴＮ−ｏｕｔ及びＬＣＤＴＷ−ｏｕｔがロック検出を示す状態が続くと信号ＣＤＴＬの値は上昇してゆく。比較判定部２４は、この信号ＣＤＴＬの値をモニタし、閾値ＲＦＬＶＬ以上となったなら、ロック検出したことを示すＬｏｃｋ信号を‘１’にする。
【００５２】
このように本実施形態におけるＰＬＬ回路１０ｃでは、ウィンドウ幅の異なる複数のロック検出部６ｃによる検出結果を用いてロック検出を行っている。
これにより、ウィンドウ幅を広くした場合より、早くロック検出を行うことが出来、またウィンドウ幅を狭くしたときより誤検出やロストが生じる可能性が小さい。
【００５３】
次に、図７に示したロック判定部７ｃより、より早くロック検出が可能なロック判定部７ｄについて説明する。
このロック判定部７ｄは、相関部２３から出力される信号ＣＤＴＣの大きさではなく、信号ＣＤＴＣの変化率（傾き）によってロック判定を行う。
【００５４】
図９は、相関部２３から出力される信号ＣＤＴＣの変化率（傾き）によってロック判定を行うロック判定部７ｄの構成を示す図である。なお同図において、シフトレジスタ２１、２２、及び相関部２３の構成は図７を用いて説明したものと、基本的に同じものなので図９では省略している。またこのロック判定部７ｄは、入力される信号ＣＤＴＣをサンプリングしてデジタル処理を行うが、このサンプリングのための回路も、図９では説明簡略化のために省略している。
【００５５】
図９のロック判定部７ｄは、図７のロック判定部７ｃの構成に加え、第１の遅延回路（Ｚ-1）３１、第２の遅延回路（Ｚ-n）３２、減算回路３３、第３の遅延回路（Ｚ-1）３４、シフタ３５、及び第４の遅延回路（Ｚ-1）３６を有している。
【００５６】
これらの構成要素のうち、第１の遅延回路３１、第３の遅延回路３４、及び第１の遅延回路３１は入力されるデータを１サンプリングサイクルだけ遅延させる遅延回路である。また第２の遅延回路３２は、入力されるデータをｎサンプリングサイクルだけ蓄積する回路である。このｎの値は任意の値で、第４の遅延回路３６の出力状態から事前に求めた適宜な値である。減算回路３３は、第２の遅延回路３２の出力値から第１の遅延回路３１の出力値を減算するものである。シフタ３５は、第３の遅延回路３４の出力値をｎビット右シフトし、値を１／２n とするものである。このシフタ３５による右シフトによって、下位ビットを除き、判定部２４で扱うデータのビット長を短くすることにより誤判定を抑制する。
【００５７】
判定部２４は、第４の遅延回路３６から出力される値と、事前に設定されている閾値ＲＦＬＶＬを比較し、両者が一致、若しくはほぼ一致した場合、ロック検出を示すＬｏｃｋ信号を出力する。
【００５８】
なお図９の構成では、相関部２３の出力信号ＣＤＴＣを微分する構成であるが、判定部２４に与えられる閾値ＲＦＬＶＬに信号ＣＤＴＣの微分値に基づいた値を用いて出力信号ＣＤＴＣを評価することにより動的に閾値ＲＦＬＶＬが変動するように構成しても良い。
【００５９】
図１０は、図８のロック判定部７ｄを用いたＰＬＬ回路１０ｄによるロック検出結果を示す図である。
同図には、図１に示した１つのロック検出部６ａによって、ロック検出を行った場合のロック検出信号ＬＣＤＴ４１、ウィンドウ幅を狭く設定されたロック検出部６ｃ−１の出力ＬＣＤＴＮ−ｏｕｔ４２、ウィンドウ幅を広く設定されたロック検出部６ｃ−２の出力ＬＣＤＴＷ−ｏｕｔ４３、相関部２３ｄの出力値４４、出力値４４の微分値４５、及びロック判定部７ｄの出力値４６が示されている。
【００６０】
同図に示すようにロック判定部７ｄの出力値４６は、微分値４５を模擬した値を示している。この出力値４６が特定値以上となった時点４７で、ロック判定部７ｄはロックを検出したと判定し、Ｌｏｃｋ信号を出力する。
【００６１】
これにより本実施形態におけるＰＬＬ回路１０ｄでは、より短い時間でロック検出を行うことが出来ると共に、ロック検出のエラーやロストの発生を抑制することが出来る。
次にロック検出回路６の第２の形態について説明する。
【００６２】
図１１は、ロック検出部の第２の形態を示す図である。
この第２の形態のロック検出部６ｅは、図３のロック検出部６ｂのように、ＸＵＰ／ＤＯＷＮ信号のパルス数をカウントしてロック検出を行うのではなく、ＸＵＰ／ＤＯＷＮ信号のパルス幅をカウントしてロック検出を行う。
【００６３】
図１１のロック検出部６ｅは、位相比較器２からのＸＵＰ／ＤＯＷＮ信号の他に、電圧制御発振部４の出力ｆｏｕｔが入力される。そしてこのｆｏｕｔを用いてＸＵＰ／ＤＯＷＮ信号のパルス幅をｆｏｕｔのパルス数に変換して、このパルス数をカウントする。
【００６４】
同図において、ロック検出部６ｅは、ＮＯＴ回路５１、ＡＮＤ回路５２、ＡＮＤ回路５３、ＸＵＰカウンタ（ｘｕｐｃｎｔ）５４、ＤＯＷＮカウンタ（ｘｄｗｎｃｎｔ）５５、第１の比較器（Ｃｏｍｐａｒａｔｏｒ１）５６、第２の比較器（Ｃｏｍｐａｒａｔｏｒ２）５７、ＡＮＤ回路５８、コントロールロジック（Ｃｏｎｔｒｏｌ  Ｌｏｇｉｃ）５９、及びフリップフロップ（Ｆ／Ｆ）６０を備えている。
【００６５】
ＮＯＴ回路５１は、負論理信号であるＸＵＰ信号を反転させる。ＡＮＤ回路５２、５３は、ＸＵＰ／ＤＯＷＮ信号のパルス幅をｆｏｕｔのパルス数に変換する。ＸＵＰカウンタ５４は、ＡＮＤ回路５２から出力されるパルス信号のパルス数をカウントするカウンタである。ＤＯＷＮカウンタ５５は、ＡＮＤ回路５３から出力されるパルス信号のパルス数をカウントするカウンタである。第１の比較器５６は、ＸＵＰカウンタ５４の出力するパルス幅カウント値（ＰＸＵＰｎｕｍ）とパルス幅判定値（Ｐｗｄｔｈ）を比較し、パルス幅カウント値の方が大きかった場合ＡＮＤ回路５８に‘１’を出力する。第２の比較器５７は、ＤＯＷＮカウンタ５５の出力するパルス幅カウント値（ＰＤＷＮｎｕｍ）とパルス幅判定値（Ｐｗｄｔｈ）を比較し、パルス幅カウント値の方が大きかった場合、ＡＮＤ回路５８に‘１’を出力する。ＡＮＤ回路５８は、第１の比較器５６と第２の比較器５７による比較の結果のＡＮＤを取る。コントロールロジック５９は、ロック検出部６ｅ全体を制御するもので、外部から与えられる設定値（パルス幅判定値Ｐｗｄｔｈ）、信号ＥＮＤＴＣに基づいて、ロック検出部６ｂのウィンドウ幅を変更したり出力を制御したりする。フリップフロップ６０は、ＡＮＤ回路５８の出力に基づいて、ロック検出出力ＬＣＤＴを生成する。
【００６６】
位相比較器２から出力されるＸＵＰ／ＤＯＷＮ信号のパルス幅を、電圧制御発振部４から出力される高い周波数の信号ｆｏｕｔをクロックとしてカウントし、そのカウント値を積算する。
【００６７】
ＸＵＰ信号は負論理なのでＮＯＴ回路５１に入力した後、ＤＯＷＮ信号はそのままで、それぞれＡＮＤ回路５２、５３に入力して信号ｆｏｕｔとのＡＮＤを取り、パルス幅をパルス数に変換する。そしてＡＮＤ回路５２の出力のパルス数をＸＵＰカウンタ５４でカウントし、またＡＮＤ回路５３の出力のパルス数をＤＯＷＮカウンタ５５でカウントする。ＸＵＰカウンタ５４及びＸＤＯＷＮカウンタ５５は、カウント数をそのまま出力するカウンタで、その出力値は第１の比較器５６及び第２の比較器５７に入力される。
【００６８】
またコントロールロジック５９は、予め設定されているＥＮＤＴＣ値に基づいた周期でＣＬＲ信号をＸＵＰカウンタ５４、ＤＯＷＮカウンタ５５、及びフリップフロップ６０に出力する。ＸＵＰカウンタ５４及びＸＤＯＷＮカウンタ５５は、コントロールロジック５９からＣＬＲ信号が入力されるとカウント値がクリアされ、最初からカウントをやり直す。
【００６９】
第１の比較器５６及び第２の比較器５７は、予め設定されているパルス幅判定値Ｐｗｄｔｈと、ＵＰカウンタ５４及びＤＯＷＮカウンタ５５によるカウント値を比較し、一般的にカウント値の積算結果パルス幅判定値Ｐｗｄｔｈと一致すると‘１’を出力する。ＡＮＤ回路５８は第１の比較器５６と第２の比較器５７の出力を入力とし、第１の比較器５６と第２の比較器５７の出力が共に‘１’となったとき、フリップフロップ６０をセットする信号‘１’を出力する。
【００７０】
フリップフロップ６０の出力であるＬＣＤＴが‘１’となるときは、ＡＮＤ回路５８から‘１’が出力されるときである。このときは、ＵＰカウンタ５４とＤＯＷＮカウンタ５５のカウント値がパルス幅判定値に達したとき、すなわち、位相比較器１から出力されるＵＰ信号とＤＯＷＮ信号のパルス幅が共に特定値（パルス幅判定値Ｐｗｄｔｈ）に達したときである。よって、ロック検出部６ｅは、ＥＮＤＴＣ値として設定されたウィンドウ幅において、ＵＰ／ＤＯＷＮ信号のパルス幅をカウントし、その積算結果が特定値以上となったならＰＬＬ回路１０ｅのロック状態を検出したとしてＬＣＤＴ信号を‘１’にする。
【００７１】
なお図１１の構成では、ＸＵＰ信号のパルス幅に相当するパルス数の積算値とＤＯＷＮ信号のパルス幅に相当するパルス数の積算値が完全に一致したときに、ロック検出部６ｅはロック検出出力ＬＣＤＴを‘１’にするが、両者が略一致するとロック検出出力ＬＣＤＴを‘１’にする構成としても良い。
【００７２】
図１２は、図１１のロック検出部６ｅ内の信号、及び入出力される信号のタイミングを示すタイムチャートである。
同図に示すように、ＸＵＰ／ＤＯＷＮ信号は、基準クロック（Ｒｅｆｃｌｋ）に同期して出力され、ロック検出部６ｅでは、ＸＵＰ信号が‘０’のときのパルス幅と、ＤＯＷＮ信号が‘１’のときのパルス幅が、ロック検出部６ｅを用いたＰＬＬ回路１０ｅの出力信号ｆｏｕｔのパルス数によってカウントされる。
【００７３】
図１２中、最初のＸＵＰ信号のパルスまでは、ＸＵＰカウンタ５４の出力は、それまでカウントした値ｎ0 を出力し、最初のＸＵＰ信号のパルス以降はｎ0 に最初のＸＵＰ信号のパルス幅に相当する値ｎ1 を加えたｎ0 ＋ｎ1 が次のパルスまでの間ＸＵＰカウンタ５４から出力され、次のパルス以降はｎ0 ＋ｎ1 にそのパルス幅に相当する値ｎ2 を加えた値ｎ0 ＋ｎ1 ＋ｎ2 が出力される。同様にＤＯＷＮカウンタ５５は、最初のＤＯＷＮ信号のパルスまではそれまでカウントした値ｍ0 を出力し、最初のＤＯＷＮ信号のパルス以降はｍ0 に最初のＤＯＷＮ信号のパルス幅に相当する値ｍ1 を加えたｍ0 ＋ｍ1 が次のパルスまでの間ＤＯＷＮカウンタ５５から出力され、次のパルス以降はｍ0 ＋ｍ1 にそのパルス幅に相当する値ｍ2 を加えた値ｍ0 ＋ｍ1 ＋ｍ2 が出力される。
【００７４】
このようにロック検出部６ｅでは、ＵＰ／ＤＯＷＮ信号のパルス数ではなく、パルス幅からロック状態の検出を行うので、パルス数による検出より、より正確にロック検出を行うことが出来る。
【００７５】
次に第３の実施形態のロック検出部について説明する。
図１３は、第３の実施形態のロック検出部６ｆの構成を示す図である。
第３の実施形態のロック検出部６ｆは、２つのウィンドウ幅を（Ｗ＿ＷＤＴＣ、Ｎ＿ＷＤＴＣ）設定することが出来、ウィンドウ幅を途中で変更して、ロック検出の感度を変更することが出来る構成となっている。
【００７６】
図１３のロック検出部６ｆは、ウィンドウ幅の設定値としてＷ＿ＷＤＴＣが設定されているときのＸＵＰ信号とＤＯＷＮ信号をカウントする第１のカウンタ（Ｗ＿ｘｕｐｃｎｔ）７１及び第３のカウンタ（Ｗ＿ｄｗｎｃｎｔ）７３、ウィンドウ幅の設定値としてＮ＿ＷＤＴＣが設定されているときのＸＵＰ信号とＤＯＷＮ信号をカウントする第２のカウンタ（Ｎ＿ｘｕｐｃｎｔ）７２及び第４のカウンタ（Ｎ＿ｄｗｎｃｎｔ）７４、第１のセレクタ（Ｓｅｌｅｃｔｏｒ）７５、第２のセレクタ（Ｓｅｌｅｃｔｏｒ）７６、ＡＮＤ（ａｎｄ）回路７７、コントロールロジック（Ｃｏｎｔｒｏｌ  Ｌｏｇｉｃ）７８、及びフリップフロップ（Ｆ／Ｆ）７９を有している。
【００７７】
このように第３の実施形態のロック検出部６ｆは、２組のカウンタ７１と７３、及び７２と７４を備え、それぞれ異なったウィンドウ幅で位相比較器１から出力されるＵＰ／ＤＯＷＮ信号のパルス数をカウントする。そして第１乃至第４のカウンタ７１、７２、７３、７４は、カウント数が規定値になると‘１’を出力する。また第１乃至第４のカウンタ７１、７２、７３、７４は、コントロールロジック７８からＷ＿ＷＤＴＣの値に基づいたＷ＿ＣＬＲやＮ＿ＷＤＴＣの値に基づいたＮ＿ＣＬＲ信号が入力されると、カウント値がクリアされ、最初からカウントをやり直す。
【００７８】
第１のセレクタ７５は、外部から入力されるＷＩＮＤＯＷ＿ＳＥＬ信号に基づいて、第１のカウンタ７１の出力か第２のカウンタ７２の出力を選択して、ＡＮＤ回路７７に出力する。同様に第２のセレクタ７６は、ＷＩＮＤＯＷ＿ＳＥＬ信号に基づいて、第３のカウンタ７３の出力か第４のカウンタ７４の出力を選択して、ＡＮＤ回路７７に出力する。このＷＩＮＤＯＷ＿ＳＥＬ信号によるセレクタ７５及び７６の選択によって、ロック検出部６ｆのウィンドウ幅が切り替わる。この切り替えは、ＷＩＮＤＯＷ＿ＳＥＬ信号がウィンドウ幅としてＷ＿ＷＤＴＣによる値を選択しているときは、第１及び第３のカウンタ７１、７３の出力が選択され、ＷＩＮＤＯＷ＿ＳＥＬ信号がウィンドウ幅としてＮ＿ＷＤＴＣによる値を選択しているときは、第２及び第４のカウンタ７２、７４の出力が選択される。
【００７９】
ＡＮＤ回路７７は、第１のセレクタ７５及び第２のセレクタ７６が選択出力した値のＡＮＤを取る。ＡＮＤ回路７７は、２つの入力が共に１となったとき、即ちＵＰ信号とＤＯＷＮ信号のカウント値が共に規定値以上となったときフィリップフロップ７９に‘１’（ｓｅｔ）を出力する。フリップフロップは、基準クロック（ＲＥＦＣＬＫ）に同期して、ＡＮＤ回路７７からの入力が‘１’（ｓｅｔ）のときは‘１’を、‘０’（ｒｅｓｅｔ）のときは‘０’をＬＣＤＴ信号として出力する。
【００８０】
このような構成のロック検出部６ｆが用いられているＰＬＬ回路１０ｆでは、まず狭いウィンドウ幅の設定（Ｎ＿ＷＤＴＣ）でロック検出を行い、ロック状態にあるのが確定となった後は、図８に示すように、広いウィンドウ幅の設定（Ｗ＿ＷＤＴＣ）に変更して、感度を鈍くする。これによって、ロック検出後にロストが生じるのを防ぐことが出来る。
【００８１】
なお図１３に示したロック検出部６ｆの構成は一例であり、ロック検出部６ｆの趣旨を分かりやすくするために２組のカウンタを備える構成としている。しかし第３の実施形態のロック検出部６ｆの構成は、このようなものに限定されるものではなく、１組のカウンタを備え、それらのカウンタがＷ＿ＷＤＴＣによるウィンドウ幅のときとＮ＿ＷＤＴＣによるウィンドウ幅のときの両方の場合でパルス数若しくはパルス幅をカウントするように構成しても良い。
【００８２】
次に本実施形態におけるＰＬＬ回路を用いた通信機について説明する。
図１４は、本実施形態におけるＰＬＬ回路を用いた通信機の構成を示すブロック図である。
【００８３】
同図において、通信機８０は、上述してきた本実施形態におけるＰＬＬ回路８１の他に、パワーアンプ８２、ＶＣＯ制御部（ＶＣＯ  ＣＡＬ）８３、クロックジェネレータ（ＣＬＫ  ＧＥＮ）８４、及びクロックドライバ８５を有している。またＰＬＬ回路８１は、位相比較器９１、チャージポンプ９２、ループフィルタ９３、電圧制御発振部（ＶＣＯ）９４、分周部９５、ロック検出部９６、及びロック判定部９７を有している。このうち電圧制御発振部９４には外部から電源とインダクタ８７が、またチャージポンプ９２には電源が接続されている。
【００８４】
パワーアンプ８２は、ＰＬＬ回路８１の出力ｆｏｕｔを増幅して、外部に接続されている送信アンテナ８６から送信波を出力するものである。またパワーアンプ８２は、ＰＬＬ回路８１内のロック判定部９７が出力するＬｏｃｋ信号に基づいて送信アンテナ８６への出力のＯＮ／ＯＦＦを行う。ＶＣＯ制御部８３は、ＰＬＬ回路８１内の電圧制御発振部９４の発振周波数を初期設定する等の制御を行うものである。ＶＣＯ制御部８３は、複数の内部レジスタを備え、それらの設定に基づいて稼働する。この内部レジスタには、ＶＣＯ制御部８３を動作させるか否かの切り替えを設定するＣＡＬＥＮレジスタ、電圧制御発振部９４の発振周波数の最大値を設定するＰＨＥＦレジスタ、電圧制御発振部９４の発振周波数の最小値を設定するＰＨＥＬレジスタ、電圧制御発振部９４の発振周波数のデフォルト値を設定するＤＳＬＰレジスタ等がある。これら内部レジスタの設定は、通信機８０の外部の制御回路によって設定される。クロックジェネレータ８４は、クロックドライバ８５から出力されるクロック信号を複数に分岐したり、周波数を分周したりするものである。クロックドライバ８５は、通信機８０に接続されている水晶振動子に電圧を印加して、クロック信号を発振させるものである。
【００８５】
このような構成の通信機８０において、電源が投入されるとＰＬＬ回路８１から信号ｆｏｕｔが発振されるが、ｆｏｕｔの周波数が安定し、ロックが検出されるまで、Ｌｏｃｋ信号は‘０’となっている。Ｌｏｃｋ信号が‘０’となっている間、パワーアンプ８２は、送信アンテナ８６への出力を止める。そしてＬｏｃｋ信号が‘１’となり、ロック状態が検出されたならば、パワーアンプ８２は、送信アンテナ８６へ送信波を出力する。
【００８６】
このように本実施形態におけるＰＬＬ回路８１を用いた通信機では、Ｌｏｃｋ信号が‘１’となったとき送信波を出力するが、本実施形態におけるＰＬＬ回路８１は、過渡応答の瞬間をロック状態として検出することが出来るので、通信機８０は電源投入から送信波発振までの時間を短くすることが出来る。よって、送信に要する電力を小さくすることが出来、電池等の電源の使用時間を伸ばすことが出来る。
【００８７】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
ＰＬＬ回路であって、
基本周波数信号と前記ＰＬＬ回路のフィードバック信号との位相差を比較する位相比較部と、
前記位相差に基づいて前記位相比較部から出力される位相差情報を検出する感度が異なる複数のロック検出部と、
前記複数のロック検出部による検出結果に基づいて、前記ＰＬＬ回路のロック状態を判定するロック判定部と、
を備えることを特徴とするＰＬＬ回路。
（付記２）
前記感度は、前記位相比較器が前記位相差に基づいて出力されるパルスのカウント期間期間であることを特徴とする付記１に記載のＰＬＬ回路。
（付記３）
前記ロック判定部は、複数の前記ロック検出部からの出力値の移動平均加算を行い、当該移動平均加算の結果から得られる判定値と閾値とを比較することによって前記ロック状態の検出を行うことを特徴とする付記１に記載のＰＬＬ回路。
（付記４）
前記ロック判定部は、複数の前記ロック検出部それぞれからの出力値を格納するシフトレジスタ部を更に備え、前記移動平均加算は、前記各シフトレジスタ部内の値の加算平均を行うことによって実現することを特徴とする付記３に記載のＰＬＬ回路。
（付記５）
前記判定値は、前記移動平均加算の結果であることを特徴とする付記３に記載のＰＬＬ回路。
（付記６）
前記判定値は、前記移動平均加算の結果の時間的変化値であることを特徴とする付記３に記載のＰＬＬ回路。
（付記７）
前記閾値は、前記移動平均加算の結果を時間微分して求めることを特徴とする付記３に記載のＰＬＬ回路。
（付記８）
前記ロック検出部は、前記感度を変更できることを特徴とする付記１に記載のＰＬＬ回路。
（付記９）
前記ロック判定部がロック状態の検出を判定すると、複数の前記ロック検出部は、前記感度を小さくすることを特徴とする付記８に記載のＰＬＬ回路。
（付記１０）
前記位相比較器は、前記位相差情報として、前記基本周波数信号の位相が前記フィードバック信号の位相よりも進んでいる場合に対応する第１パルス、及び前記基本周波数信号の位相が前記フィードバック信号の位相よりも遅れている場合に対応する第２パルスを出力し、
前記ロック検出部は、前記カウント期間における前記第１パルスのパルス数及び前記第２パルスのパルス数のカウントに基づいて、前記ロック検出を行うことを特徴とする付記２に記載のＰＬＬ回路。
（付記１１）
前記位相比較器は、前記位相差情報として、前記基本周波数信号の位相が前記フィードバック信号の位相よりも進んでいる場合に対応する第１パルス、及び前記基本周波数信号の位相が前記フィードバック信号の位相よりも遅れている場合に対応する第２パルスを出力し、
前記ロック検出部は、前記前記第１パルスのパルス幅及び前記第２パルスのパルス幅に基づいて、前記ロック検出を行うことを特徴とする付記１に記載のＰＬＬ回路。
（付記１２）
前記ＰＬＬ回路は、Ｆｒａｃｔｉｏｎａｌ−Ｎ  ＰＬＬであることを特徴とする付記１に記載のＰＬＬ回路。
（付記１３）
ＰＬＬ回路と、
前記ＰＬＬ回路の出力を増幅してアンテナに出力する増幅部と
を有し、
前記ＰＬＬ回路は、
基本周波数信号と前記ＰＬＬ回路のフィードバック信号の位相差を比較する位相比較部と、
前記位相差に基づいて前記位相比較部から出力される位相差情報を検出する感度が異なる複数のロック検出部と、
前記複数のロック検出部による検出結果に基づいて、前記ＰＬＬ回路のロック状態を判定するロック判定部と
を有することを特徴とするＰＬＬ回路無線通信機。
（付記１４）
また本発明によるＰＬＬ回路のロック検出方法は、基準周波数信号と前記ＰＬＬ回路のフィードバック信号との位相差に基づいて前記ＰＬＬ回路に含まれる位相比較部から出力される位相差情報を複数の感度で検出し、前記複数の感度による検出結果に基づいてロック検出を行う、ことを特徴とする。
【符号の説明】
【００８８】
１、９１  位相比較器
２、９２  チャージポンプ
３、９３  ループフィルタ
４、９４  電圧制御発振部
５、９５  分周部
６ａ、６ｂ、６ｅ、９６  ロック検出部
７、７ｃ、９７  ロック判定部
１０ａ、１０ｂ、１０ｆ、８１  ＰＬＬ回路
１１、５４  ＸＵＰカウンタ
１２、５５  ＤＯＷＮカウンタ
１３、５２、５３、５８、７７  ＡＮＤ回路
１４、５９  コントロールロジック
１５、６０  フリップフロップ
２１、２２  シフトレジスタ
２３      相関部
２４      比較判定部
５１      ＮＯＴ回路
５６      第１の比較器
５７      第２の比較器
７１      第１のカウンタ
７２      第２のカウンタ
７３      第３のカウンタ
７４      第４のカウンタ
７５      第１のセレクタ
７６      第２のセレクタ
８０      通信機
８２      パワーアンプ
８３      ＶＣＯ制御部
８４      クロックジェネレータ
８５      ドライバ
８６      送信アンテナ
８７      インダクタ
８８      水晶振動子
【図１】
2010200064.tif 000003
【図２】
2010200064.tif 000004
【図３】
2010200064.tif 000005
【図４】
2010200064.tif 000006
【図５】
2010200064.tif 000007
【図７】
2010200064.tif 000008
【図９】
2010200064.tif 000009
【図１１】
2010200064.tif 000010
【図１３】
2010200064.tif 000011
【図１４】
2010200064.tif 000012
【図６】
2010200064.tif 000013
【図８】
2010200064.tif 000014
【図１０】
2010200064.tif 000015
【図１２】
2010200064.tif 000016