(57)【要約】【課題】本発明は、半導体装置の製造方法等に関し、特に半導体装置に混載されるトランジスタの種類数が異なる場合にてデバイス特性のプロセス間差が発生しない半導体装置の製造方法等を提供する。【解決手段】本発明に係る半導体装置の製造方法は、トランジスタの種類数が異なる第１及び第２の半導体装置を形成する半導体装置の製造方法において、トランジスタ領域１０１、１０２を窒化シリコン膜４で覆い、トランジスタ領域１００にゲート絶縁膜５を形成し、この上にレジストパターン１０を形成し、これをマスクとし且つ窒化シリコン膜４を通して、トランジスタ領域１０１にイオン注入を行う。第１のレジストパターン１０を剥離後に窒化シリコン膜４をウェットエッチングにより除去するが、第１の半導体装置におけるゲート絶縁膜の膜厚と、第２の半導体装置におけるゲート絶縁膜がほぼ同じ膜厚となるように、エッチング量を調整していることを特徴とする。【選択図】図３
2010118619.tif 000002
【特許請求の範囲】
【請求項１】
第１乃至第３のトランジスタが混載された第１の半導体装置を第１の半導体基板に形成する工程と、前記第１及び第２のトランジスタが混載された第２の半導体装置を第２の半導体基板に形成する工程を有する半導体装置の製造方法において、
前記第１の半導体装置を形成する工程は、
前記第１乃至第３のトランジスタをそれぞれ形成する第１乃至第３のトランジスタ形成領域を有する前記第１の半導体基板における前記第２及び第３のトランジスタ形成領域を窒化シリコン膜で覆う工程と、
前記窒化シリコン膜をマスクとして前記第１の半導体基板を選択的に熱酸化することにより、前記第１のトランジスタ形成領域に位置する前記第１の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上及び前記第３のトランジスタ形成領域に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとし且つ前記窒化シリコン膜を通して、前記第２のトランジスタ形成領域に位置する前記第１の半導体基板に不純物濃度調整のための第１のイオン注入を行う工程と、
前記第１のレジストパターンを剥離する工程と、
前記ゲート絶縁膜上及び前記第２のトランジスタ形成領域に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとし且つ前記窒化シリコン膜を通して、前記第３のトランジスタ形成領域に位置する前記第１の半導体基板に不純物濃度調整のための第２のイオン注入を行う工程と、
前記第２のレジストパターンを剥離する工程と、
前記窒化シリコン膜を第１のウェットエッチングにより除去する工程と、を具備する工程であり、
前記第２の半導体装置を形成する工程は、
前記第１及び第２のトランジスタをそれぞれ形成する前記第１及び第２のトランジスタ形成領域を有する前記第２の半導体基板における前記第２のトランジスタ形成領域を前記窒化シリコン膜で覆う工程と、
前記窒化シリコン膜をマスクとして前記第２の半導体基板を選択的に熱酸化することにより、前記第１のトランジスタ形成領域に位置する前記第２の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとし且つ前記窒化シリコン膜を通して、前記第２のトランジスタ形成領域に位置する前記第２の半導体基板に不純物濃度調整のための前記第１のイオン注入を行う工程と、
前記第１のレジストパターンを剥離する工程と、
前記窒化シリコン膜を第２のウェットエッチングにより除去する工程と、を具備する工程であり、
前記窒化シリコン膜を前記第１のウェットエッチングにより除去した後の前記第１の半導体装置における前記ゲート絶縁膜の膜厚と、前記窒化シリコン膜を前記第２のウェットエッチングにより除去した後の前記第２の半導体装置における前記ゲート絶縁膜の膜厚が、ほぼ同じ膜厚となるように、前記第１及び第２のウェットエッチングそれぞれのエッチング量を調整していることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、前記第１及び第２のレジストパターンそれぞれを剥離する工程は、硫酸による剥離液及びＲＣＡ洗浄を用いる工程であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２において、前記第１の半導体装置における前記ゲート絶縁膜を形成する工程と前記第１のレジストパターンを形成する工程との間に、第３のレジストパターンをマスクとして前記第２及び第３のトランジスタ形成領域に位置する前記第１の半導体基板にウェルを形成する工程を有し、
前記第２の半導体装置における前記ゲート絶縁膜を形成する工程と前記第１のレジストパターンを形成する工程との間に、第３のレジストパターンをマスクとして前記第２のトランジスタ形成領域に位置する前記第２の半導体基板にウェルを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項４】
第１及び第２のトランジスタ形成領域を有する半導体基板における前記第２のトランジスタ形成領域を窒化シリコン膜で覆う工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を選択的に熱酸化することにより、前記第１のトランジスタ形成領域に位置する前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとし且つ前記窒化シリコン膜を通して、前記第２のトランジスタ形成領域に位置する前記半導体基板に不純物濃度調整のためのイオン注入を行う工程と、
前記第１のレジストパターンを剥離する工程と、
前記窒化シリコン膜をウェットエッチングにより除去する工程と、
を具備し、
前記ウェットエッチングにより除去する工程は、前記ウェットエッチングによる前記ゲート絶縁膜の膜減り量が所定量となるようにウェットエッチング量を調整する工程であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか一項において、前記第１のトランジスタ形成領域は高耐圧トランジスタを形成する領域であり、前記第２のトランジスタ形成領域は低耐圧トランジスタを形成する領域であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法等に係わり、半導体装置に混載されるトランジスタの種類の数が異なる場合においてもデバイス特性のプロセス間差を抑制できる半導体装置の製造方法等に関する。
【背景技術】
【０００２】
高耐圧トランジスタ、低耐圧トランジスタ及びその他のＭＯＳトランジスタ等の複数の異なるトランジスタを同一の半導体チップ内に有する製品は、それぞれの製品仕様により必要デバイスの種類の数が異なる。その為、それぞれの必要デバイス数に応じて基板不純物濃度調整のイオン注入工程数が異なることとなる。
【０００３】
従来、高耐圧トランジスタ、低耐圧トランジスタ及びその他のＭＯＳトランジスタの混載プロセスにおいて、各領域にて基板不純物濃度調整する際には、まず高耐圧トランジスタのゲート絶縁膜を形成する。この際に、ゲート絶縁膜は、窒化シリコン膜をマスクとした熱酸化法にて形成する。次いで、前記窒化シリコン膜を除去した後、各領域においてウェル形成する。その後、基板不純物濃度調整は、各領域に応じた不純物濃度のイオン注入をチャネルドープすることによって、各領域における基板不純物濃度調整を行っている。
【０００４】
また、チャネルドープによる基板不純物濃度調整は、各領域をレジストパターンで切り分けし、イオン注入している。この工程を繰り返し行うことによって、各領域における基板不純物濃度調整を行っている（例えば特許文献１参照）。
【０００５】
【特許文献１】特開２００５−１１６９７４号公報（００１８〜００６７）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように従来の半導体装置の製造方法では、複数のトランジスタ形成領域にて、チャネル部分の不純物濃度調整の為の繰り返しイオン注入工程が行われる。このイオン注入にはレジストパターン形成及び剥離工程も含まれることになる。その為、レジストパターン剥離の度に、基板表面に形成されているゲート絶縁膜や酸化シリコン膜が剥離液や薬液によって膜減りする。このゲート絶縁膜や酸化シリコン膜の膜減りがデバイス特性に悪影響を与える。
【０００７】
また、半導体装置に混載されるトランジスタの種類の数が異なることで、繰り返し行われるイオン注入工程数もまた異なる。つまり、イオン注入工程数が異なるとともにレジストパターン剥離の回数も異なることにより、ゲート絶縁膜の膜減り量も異なる。これにより、デバイス特性のプロセス間差が発生してしまう。
【０００８】
本発明に係る態様は、半導体装置に混載されるトランジスタの種類の数が異なる場合においてもデバイス特性のプロセス間差を抑制できる半導体装置の製造方法である。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明の一態様に係る半導体装置の製造方法は、第１乃至第３のトランジスタが混載された第１の半導体装置を第１の半導体基板に形成する工程と、前記第１及び第２のトランジスタが混載された第２の半導体装置を第２の半導体基板に形成する工程を有する半導体装置の製造方法において、
前記第１の半導体装置を形成する工程は、
前記第１乃至第３のトランジスタをそれぞれ形成する第１乃至第３のトランジスタ形成領域を有する前記第１の半導体基板における前記第２及び第３のトランジスタ形成領域を窒化シリコン膜で覆う工程と、
前記窒化シリコン膜をマスクとして前記第１の半導体基板を選択的に熱酸化することにより、前記第１のトランジスタ形成領域に位置する前記第１の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上及び前記第３のトランジスタ形成領域に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとし且つ前記窒化シリコン膜を通して、前記第２のトランジスタ形成領域に位置する前記第１の半導体基板に不純物濃度調整のための第１のイオン注入を行う工程と、
前記第１のレジストパターンを剥離する工程と、
前記ゲート絶縁膜上及び前記第２のトランジスタ形成領域に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとし且つ前記窒化シリコン膜を通して、前記第３のトランジスタ形成領域に位置する前記第１の半導体基板に不純物濃度調整のための第２のイオン注入を行う工程と、
前記第２のレジストパターンを剥離する工程と、
前記窒化シリコン膜を第１のウェットエッチングにより除去する工程と、を具備する工程であり、
前記第２の半導体装置を形成する工程は、
前記第１及び第２のトランジスタをそれぞれ形成する前記第１及び第２のトランジスタ形成領域を有する前記第２の半導体基板における前記第２のトランジスタ形成領域を前記窒化シリコン膜で覆う工程と、
前記窒化シリコン膜をマスクとして前記第２の半導体基板を選択的に熱酸化することにより、前記第１のトランジスタ形成領域に位置する前記第２の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとし且つ前記窒化シリコン膜を通して、前記第２のトランジスタ形成領域に位置する前記第２の半導体基板に不純物濃度調整のための前記第１のイオン注入を行う工程と、
前記第１のレジストパターンを剥離する工程と、
前記窒化シリコン膜を第２のウェットエッチングにより除去する工程と、を具備する工程であり、
前記窒化シリコン膜を前記第１のウェットエッチングにより除去した後の前記第１の半導体装置における前記ゲート絶縁膜の膜厚と、前記窒化シリコン膜を前記第２のウェットエッチングにより除去した後の前記第２の半導体装置における前記ゲート絶縁膜の膜厚が、ほぼ同じ膜厚となるように、前記第１及び第２のウェットエッチングそれぞれのエッチング量を調整していることを特徴とする。
【００１０】
上記半導体装置の製造方法によれば、第１乃至第３のトランジスタが混載された第１の半導体装置及び前記第１及び第２のトランジスタが混載された第２の半導体装置において、ゲート絶縁膜を形成する工程で用いた窒化シリコン膜を通して不純物濃度調整のためのイオン注入を行い、前記イオン注入後に前記窒化シリコン膜をウェットエッチングにより除去する。この際に、前記第１の半導体装置における前記ゲート絶縁膜の膜厚と、前記第２の半導体装置における前記ゲート絶縁膜の膜厚が、ほぼ同じ膜厚となるように、前記第１及び第２のウェットエッチングそれぞれのエッチング量を調整している。これにより、半導体装置に混載されるトランジスタ種類の数が異なることで、繰り返し行われるイオン注入工程数が異なる場合でもデバイス特性のプロセス間差を抑制することができる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法において、前記第１及び第２のレジストパターンそれぞれを剥離する工程は、硫酸による剥離液及びＲＣＡ洗浄を用いる工程であることが好ましい。
【００１２】
また、本発明の一態様に係る半導体装置の製造方法において、前記第１の半導体装置における前記ゲート絶縁膜を形成する工程と前記第１のレジストパターンを形成する工程との間に、第３のレジストパターンをマスクとして前記第２及び第３のトランジスタ形成領域に位置する前記第１の半導体基板にウェルを形成する工程を有し、
前記第２の半導体装置における前記ゲート絶縁膜を形成する工程と前記第１のレジストパターンを形成する工程との間に、第３のレジストパターンをマスクとして前記第２のトランジスタ形成領域に位置する前記第２の半導体基板にウェルを形成する工程を有することを特徴とする。
【００１３】
本発明の一態様に係る半導体装置の製造方法は、第１及び第２のトランジスタ形成領域を有する半導体基板における前記第２のトランジスタ形成領域を窒化シリコン膜で覆う工程と、
前記窒化シリコン膜をマスクとして前記半導体基板を選択的に熱酸化することにより、前記第１のトランジスタ形成領域に位置する前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとし且つ前記窒化シリコン膜を通して、前記第２のトランジスタ形成領域に位置する前記半導体基板に不純物濃度調整のためのイオン注入を行う工程と、
前記第１のレジストパターンを剥離する工程と、
前記窒化シリコン膜をウェットエッチングにより除去する工程と、
を具備し、
前記ウェットエッチングにより除去する工程は、前記ウェットエッチングによる前記ゲート絶縁膜の膜減り量が所定量となるようにウェットエッチング量を調整する工程であることを特徴とする。
【００１４】
また、本発明の一態様に係る半導体装置の製造方法において、前記第１のトランジスタ形成領域は高耐圧トランジスタを形成する領域であり、前記第２のトランジスタ形成領域は低耐圧トランジスタを形成する領域であることを特徴とする。
【発明を実施するための最良の形態】
【００１５】
以下、図を参照して本発明の実施形態について説明する。
図１〜図８の各図は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。また、図１〜図４に示す半導体装置は、同一基板上において、Ｎウェル領域１１０に高耐圧（ＨＶ）トランジスタ領域１００、低耐圧（ＬＶ）トランジスタ領域１０１及びその他のＭＯＳトランジスタ形成領域１０２を混載し、Ｐウェル領域１１１に高耐圧（ＨＶ）トランジスタ領域１０３、低耐圧（ＬＶ）トランジスタ領域１０４及びその他のＭＯＳトランジスタ形成領域１０５を混載して有している。
【００１６】
また、図５〜図８に示す半導体装置は、同一基板上において、Ｎウェル領域１１０に高耐圧（ＨＶ）トランジスタ領域１２０及び低耐圧（ＬＶ）トランジスタ領域１２１を混載し、Ｐウェル領域１１１に高耐圧（ＨＶ）トランジスタ領域１２２及び低耐圧（ＬＶ）トランジスタ領域１２３を混載して有している。図１〜図４に示す半導体装置と図５〜図８に示す半導体装置は、それぞれ別の半導体ウェハに形成され、混載するトランジスタの種類の数が異なるが、同一部分については同時に説明する。
【００１７】
また、図９は、第１乃至第８のレジストパターンそれぞれの剥離工程後の第１のゲート絶縁膜５の膜厚を説明する為の表であり、第１のゲート絶縁膜５の膜厚については図９を参照しつつ説明する。
【００１８】
まず、図１（ａ）及び図５（ａ）に示すように、シリコン基板１の表面上に素子分離膜としてのＬＯＣＯＳ酸化膜２とオフセット膜２ａを形成する。次いで、図１（ａ）及び図５（ａ）に示すＰウェル領域１１１を覆うようにシリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクとしてシリコン基板１にＮ型不純物イオンを注入する。図１（ａ）及び図５（ａ）に示す高耐圧トランジスタ領域１００、１２０にＮ型ウェル領域１９ａが形成される。その後、レジストパターン（図示せぬ）を剥離する。
【００１９】
次いで、図１（ａ）及び図５（ａ）に示すＮウェル領域１１０を覆うようにシリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクとしてシリコン基板１にＰ型不純物イオンを注入する。図１（ａ）及び図５（ａ）に示す高耐圧トランジスタ領域１０３、１２２にＰ型ウェル領域１９ｂが形成される。その後、レジストパターン（図示せぬ）を剥離する。
【００２０】
次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクとしてシリコン基板１にＰ型不純物イオンを注入することにより、Ｎウェル領域１１０の高耐圧トランジスタ領域１００、１２０にＰ型不純物層（図示せぬ）を形成する。その後、シリコン基板１に熱処理を施すことによって、高耐圧トランジスタ領域１００、１２０に形成されたＰ型不純物層（図示せぬ）が拡散し、オフセット領域２０が形成される。その後、レジストパターン（図示せぬ）を剥離する。
【００２１】
次いで、シリコン基板１上にレジストパターン（図示せぬ）を形成し、このレジストパターン（図示せぬ）をマスクとしてシリコン基板１にＮ型不純物イオンを注入することにより、Ｐウェル領域１１１の高耐圧トランジスタ領域１０３、１２２にＮ型不純物層（図示せぬ）を形成する。その後、シリコン基板１に熱処理を施すことによって、高耐圧トランジスタ領域１０３、１２２に形成されたＮ型不純物層（図示せぬ）が拡散し、オフセット領域２０が形成される。その後、レジストパターン（図示せぬ）を剥離する。その後、シリコン基板１の全面上に熱酸化法にて酸化シリコン膜３を形成する。
【００２２】
次いで、図１（ｂ）及び図５（ｂ）に示すように、酸化シリコン膜３上にＣＶＤ（Chemical  Vapor  Deposition）法にて窒化シリコン膜４を形成する。
【００２３】
その後、図１（ｃ）及び図５（ｃ）に示すように、高耐圧トランジスタ領域１００、１０３、１２０、１２２に形成された窒化シリコン膜４が露出するようにレジストパターン（図示せぬ）を形成する。このレジストパターン（図示せぬ）をマスクにして高耐圧トランジスタ領域１００、１０３、１２０、１２２に形成された窒化シリコン膜４をエッチングにて除去する。その後、レジストパターン（図示せぬ）を剥離する。次いで、窒化シリコン膜４をマスクにして、フッ酸によるウェットエッチングを行うことにより、高耐圧トランジスタ領域１００、１０３、１２０、１２２の酸化シリコン膜３を除去する。
【００２４】
次いで、図２（ａ）及び図６（ａ）に示すように、高耐圧トランジスタ領域１００、１０３、１２０、１２２に、選択熱酸化法にて第１のゲート絶縁膜５を形成する。この際に、高耐圧トランジスタ領域１００、１０３、１２０、１２２以外に形成されている酸化シリコン膜３及び窒化シリコン膜４は、選択熱酸化用のマスクとして用いられる。これにより、高耐圧トランジスタ領域１００、１０３、１２０、１２２のシリコン基板１上にはおよそ８０ｎｍの第１のゲート絶縁膜５が形成されていることとなる。
【００２５】
次いで、図２（ｂ）及び図６（ｂ）に示すように、Ｐウェル領域１１１、Ｎウェル領域１１０の高耐圧トランジスタ領域１００、１２０を覆うように第１のレジストパターン７を形成する。この第１のレジストパターン７をマスクにしてシリコン基板１にＮ型不純物イオンを注入することにより、Ｎウェル領域１１０の低耐圧トランジスタ領域１０１、１２１にＮ型ウェル領域２２ａを形成するとともに、Ｎウェル領域１１０のＭＯＳトランジスタ領域１０２にＮ型ウェル領域２４ａを形成する。
【００２６】
その後、第１のレジストパターン７を剥離する。また、この第１のレジストパターン７を剥離する際には、剥離液にて第１のレジストパターン７を除去するが、剥離液には、例えば硫酸などが用いられる。次いで、薬液にて基板の洗浄が行われるが、この基板洗浄には、例えばＲＣＡ洗浄技術が用いられる。これにより、第１のレジストパターン７の剥離によって露出する第１のゲート絶縁膜５は膜減りする。図９に示すように、上記のレジストパターン剥離工程においてαｎｍ厚の膜減りがある。つまり、第１のレジストパターン７の剥離工程後の第１のゲート絶縁膜５の膜厚は図９に示すように８０−α（ｎｍ）となる。
【００２７】
次いで、図２（ｃ）及び図６（ｃ）に示すように、Ｎウェル領域１１０、Ｐウェル領域１１１の高耐圧トランジスタ領域１０３、１２２を覆うように第２のレジストパターン８を形成する。この第２のレジストパターン８をマスクにしてシリコン基板１にＰ型不純物イオンを注入することにより、Ｐウェル領域１１１の低耐圧トランジスタ領域１０４、１２３にＰ型ウェル領域２２ｂを形成するとともに、Ｐウェル領域１１１のＭＯＳトランジスタ領域１０５にＰ型ウェル領域２４ｂを形成する。その後、第１のレジストパターン７と同様の方法にて第２のレジストパターン８を剥離する。この第２のレジストパターン８の剥離工程後の第１のゲート絶縁膜５の膜厚は図９に示すように８０−２α（ｎｍ）となる。
【００２８】
次いで、図３（ａ）及び図７（ａ）に示すように、Ｎウェル領域１１０の高耐圧トランジスタ領域１００、１２０以外の領域を覆うように第３のレジストパターン９を形成する。この第３のレジストパターン９をマスクにしてシリコン基板１にＮ型高濃度不純物イオン３０をイオン注入することでＮウェル領域１１０の高耐圧トランジスタ領域１００、１２０にＮ型高濃度不純物層（図示せぬ）を形成する。この際に、イオン注入を行うドーズ量によってＮウェル領域１１０の高耐圧トランジスタ領域１００、１２０におけるチャネル部分の不純物濃度調整を行っている。その後、第１のレジストパターン７と同様の方法にて第３のレジストパターン９を剥離する。この第３のレジストパターン９の剥離工程後の第１のゲート絶縁膜５の膜厚は、図９に示すように８０−３α（ｎｍ）となる。
【００２９】
次いで、図３（ｂ）及び図７（ｂ）に示すように、Ｎウェル領域１１０の低耐圧トランジスタ領域１０１、１２１以外の領域を覆うように第４のレジストパターン１０を形成する。この第４のレジストパターン１０をマスクにしてシリコン基板１にＮ型高濃度不純物イオン３１をイオン注入することでＮウェル領域１１０の低耐圧トランジスタ領域１０１、１２１にＮ型高濃度不純物層（図示せぬ）を形成する。この際に、イオン注入を行うドーズ量によってＮウェル領域１１０の低耐圧トランジスタ領域１０１、１２１におけるチャネル部分の不純物濃度調整を行っている。その後、第１のレジストパターン７と同様の方法にて第４のレジストパターン１０を剥離する。この第４のレジストパターン１０の剥離工程後の第１のゲート絶縁膜５の膜厚は、図９に示すように８０−４α（ｎｍ）となる。
【００３０】
次いで、図３（ｃ）に示すように、Ｎウェル領域１１０のＭＯＳトランジスタ領域１０２以外の領域を覆うように第５のレジストパターン１１を形成する。この第５のレジストパターン１１をマスクにしてシリコン基板１にＮ型高濃度不純物イオン３２をイオン注入することでＮウェル領域１１０のＭＯＳトランジスタ領域１０２にＮ型高濃度不純物層（図示せぬ）を形成する。この際に、イオン注入を行うドーズ量によってＮウェル領域１１０のＭＯＳトランジスタ領域１０２におけるチャネル部分の不純物濃度調整を行っている。その後、第１のレジストパターン７と同様の方法にて第５のレジストパターン１１を剥離する。この第５のレジストパターン１１の剥離工程後の第１のゲート絶縁膜５の膜厚は、図９に示すように８０−５α（ｎｍ）となる。また、図７（ｂ）に示す半導体装置には、その他のＭＯＳトランジスタは搭載されていない為、この工程は行われない。
【００３１】
その後、Ｐウェル領域１１１においても、上記に示したチャネル部分の不純物濃度調整を行う（図示せず）。この際に、不純物濃度調整は、Ｐウェル領域１１１に逆導電型のイオン注入を行うことを除いては、上記に示したチャネル部分の不純物濃度調整と同様の工程にて行われる。従って、図４（ａ）に示す第１のゲート絶縁膜５は、さらに３回のイオン注入工程及びレジストパターン剥離工程が行われた後のものとなるので、その膜厚は８０−８α（ｎｍ）となる。また、図８（ａ）に示す第１のゲート絶縁膜５は、さらに２回のイオン注入工程及びレジストパターン剥離工程が行われた後のものとなるので、その膜厚は８０−６α（ｎｍ）となる。
【００３２】
詳細には、図３（ｃ）に示すように、高耐圧トランジスタ領域１００、１０３、低耐圧トランジスタ領域１０１、１０４及びその他のＭＯＳトランジスタ形成領域１０２、１０５を混載している場合は、ウェル領域形成のための２回のイオン注入工程及びレジストパターン剥離工程に加え、チャネル部分の不純物濃度調整する為の計６回のイオン注入工程及びレジストパターン剥離工程が必要となる。その為、図３（ｃ）に示す第１のゲート絶縁膜５の膜厚は、８０−８α（ｎｍ）となる。また、図７（ｂ）に示すように、高耐圧トランジスタ領域１２０、１２２及び低耐圧トランジスタ領域１２１、１２３を混載している場合は、ウェル領域形成のための２回のイオン注入工程及びレジストパターン剥離工程に加え、計４回のイオン注入工程及びレジストパターン剥離工程が必要となる。その為、図７（ｃ）に示す第１のゲート絶縁膜５の膜厚は、８０−６α（ｎｍ）となる。
【００３３】
次いで、図４（ａ）及び図８（ａ）に示すように、高耐圧トランジスタ領域１００、１０３、１２０、１２２以外に形成されている窒化シリコン膜４をフッ酸及び熱燐酸を用いたウェットエッチングにより除去する。このフッ酸によるウェットエッチングを行う際において、図４（ａ）に示す第１のゲート絶縁膜５と図８（ａ）に示す第１のゲート絶縁膜５の残膜量がほぼ同量になるように処理時間を調節する。つまり、図４（ａ）に示す第１のゲート絶縁膜５の膜厚は８０−８α（ｎｍ）であり、図８（ａ）に示す第１のゲート絶縁膜５の膜厚は８０−６α（ｎｍ）である為、２α（ｎｍ）の膜厚差となる。この２α（ｎｍ）量の膜厚差を考慮して両方の第１のゲート絶縁膜５がほぼ同じ膜厚となるようにウェットエッチングを行う。このようにして図４（ａ）及び図８（ａ）に示すように窒化シリコン膜４を除去する。
【００３４】
次いで、図４（ｂ）及び図８（ｂ）に示すように、高耐圧トランジスタ領域１００、１０３、１２０、１２２以外に形成されている酸化シリコン膜３をフッ酸によるウェットエッチングにて除去する。
【００３５】
その後、図４（ｃ）及び図８（ｃ）に示すように、低耐圧トランジスタ領域１０１、１０４、１２１、１２３及びＭＯＳトランジスタ形成領域１０２、１０５のシリコン基板１上にゲート絶縁膜１２を形成する。次いで、ゲート絶縁膜５、１２上にゲート電極１４を形成する。次いで、低耐圧トランジスタ領域１０１、１０４、１２１、１２３及びＭＯＳトランジスタ形成領域１０２、１０５のシリコン基板１に低濃度不純物層によるＬＤＤ（Lightly  Doped  Drain）領域１６、１７を形成する。次いで、ゲート電極１４の側壁にサイドウォール１５を形成する。その後、各領域において、シリコン基板１に不純物層によるソース・ドレイン領域の拡散層１８、２１、２３を形成する。
【００３６】
以上、本発明の実施形態によれば、第１のゲート絶縁膜５を形成する際に、選択熱酸化用のマスクとして用いた窒化シリコン膜４をチャネル部分のイオン注入後に除去している。これにより、複数のトランジスタ形成領域にて、チャネル部分の不純物濃度調整の為、繰り返し行われるイオン注入工程の際に、図１〜図４に示す半導体装置においては、低耐圧トランジスタ領域１０１，１０３及びＭＯＳトランジスタ領域１０２，１０５に形成されている酸化シリコン膜３を保護し、図５〜図８に示す半導体装置においては、低耐圧トランジスタ領域１２１，１２３に形成されている酸化シリコン膜３を保護することが可能となる。また、イオン注入後に窒化シリコン膜４を除去することによって、酸化シリコン膜３の膜減り量を統一することができる。その為、半導体装置に混載されるトランジスタの種類の数が異なることで、繰り返し行われるイオン注入工程数が異なる場合でもデバイス特性のばらつきを低減することができる。
【００３７】
また、半導体装置に混載されるトランジスタの種類の数が異なることで、繰り返し行われるイオン注入工程数も異なり、これにより、第１のゲート絶縁膜５の膜減り量も異なる。しかし、選択熱酸化用のマスクとして用いた窒化シリコン膜４は、チャネル部分のイオン注入工程において、剥離せずに残してある。その後、イオン注入工程が終了後において、図４（ａ）に示す第１のゲート絶縁膜５と図８（ａ）に示す第１のゲート絶縁膜５の残膜差を低減させるよう処理時間を調節して除去している。その結果、フッ酸にて窒化シリコン膜４を除去するとともに、イオン注入工程数も異なることにより発生した第１のゲート絶縁膜５の残膜量のばらつきを低減することができる。
【００３８】
また、選択熱酸化用のマスクとして用いた窒化シリコン膜４を酸化シリコン膜３のイオン注入における保護膜として兼用している。これにより、酸化シリコン膜３の保護膜を形成する必要がある場合において、新たに工程を追加する必要は無く、低コストにてデバイス特性のばらつきを無くすことが可能となる。  
【００３９】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施形態とは異なる種類数のトランジスタが混載された半導体装置に本発明を適用することも可能である。
【図面の簡単な説明】
【００４０】
【図１】（ａ）、（ｂ）及び（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】（ａ）、（ｂ）及び（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図３】（ａ）、（ｂ）及び（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図４】（ａ）、（ｂ）及び（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図５】（ａ）、（ｂ）及び（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図６】（ａ）、（ｂ）及び（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図７】（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図８】（ａ）、（ｂ）及び（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図９】レジストパターンの剥離による膜減り厚さを説明する為の表。
【符号の説明】
【００４１】
１・・・シリコン基板、２・・・ＬＯＣＯＳ酸化膜、２ａ・・・オフセット膜、３・・・酸化シリコン膜、４・・・窒化シリコン膜、５・・・第１のゲート絶縁膜、７・・・第１のレジストパターン、８・・・第２のレジストパターン、９・・・第３のレジストパターン、１０・・・第４のゲート絶縁膜、１１・・・第５のレジストパターン、１４・・・ゲート電極、１５・・・サイドウォール、１６，１７・・・ＬＤＤ領域、１８，２１，２３・・・ソース・ドレイン領域、１９ａ，２２ａ，２４ａ・・・Ｎ型ウェル領域、２０・・・オフセット領域、１９ｂ，２２ｂ，２４ｂ・・・Ｐ型ウェル領域、１００，１０３，１２０，１２２・・・高耐圧トランジスタ領域、１０２，１０５・・・ＭＯＳトランジスタ領域、１０１，１０４，１２１，１２３・・・低耐圧トランジスタ領域、３０，３１，３２・・・高濃度不純物イオン、１１０・・・Ｎウェル領域、１１１・・・Ｐウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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