(57)【要約】【課題】メモリキャパシタなどのキャパシタとともに、大容量を有する平滑用キャパシタを備えた半導体装置において、チップサイズの増大及び製造コストの増加が抑制された半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、半導体基板１の上方に形成され、第１の下部電極１２Ａと第１の容量絶縁膜１３Ａと第１の上部電極１４Ａとからなるメモリキャパシタと、半導体基板における論理回路領域上に形成された論理回路トランジスタ４と、論理回路トランジスタ４の上方に形成され、第２の下部電極１２Ｂと第２の容量絶縁膜１３Ｂと第２の上部電極１４Ｂとからなる平滑用キャパシタとを備えている。第２の容量絶縁膜１３Ｂは、第１の容量絶縁膜１３Ａと同一組成の材料から構成され、且つ、第１の容量絶縁膜１３Ａの膜厚よりも大きい膜厚を有する。【選択図】図１
2010010455.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成され、第１の下部電極と、第１の容量絶縁膜と、第１の上部電極とからなる第１のキャパシタと、
前記半導体基板における論理回路領域上に形成された半導体素子と、
前記半導体素子の上方に形成され、第２の下部電極と、前記第１の容量絶縁膜と同一組成の材料から構成され、且つ、前記第１の容量絶縁膜よりも膜厚が大きい第２の容量絶縁膜と、第２の上部電極とからなる第２のキャパシタとを備えていることを特徴とする半導体装置。
【請求項２】
前記半導体基板及び前記半導体素子の上方に形成され、第１の溝及び第２の溝を有する層間絶縁膜をさらに備え、
前記第１の下部電極及び前記第１の容量絶縁膜は、前記第１の溝の表面に沿って形成され、
前記第２の下部電極及び前記第２の容量絶縁膜は、前記第２の溝の表面に沿って形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のキャパシタの上方に設けられた電極パッドをさらに備えていることを特徴とする請求項１又は２に記載の半導体装置。  
【請求項４】
前記半導体基板におけるメモリセル領域上に形成され、前記第１のキャパシタと電気的に接続されたトランジスタをさらに備え、
前記第１のキャパシタは、前記トランジスタの上方に形成されたメモリキャパシタであり、
前記第２のキャパシタは、平滑用キャパシタであることを特徴とする請求項１〜３のうちいずれか１つに記載の半導体装置。
【請求項５】
前記第１のキャパシタは、前記半導体基板における保護回路領域の上方に形成された保護キャパシタであり、
前記第２のキャパシタは、平滑用キャパシタであることを特徴とする請求項１〜３のうちいずれか１つに記載の半導体装置。
【請求項６】
前記第１の容量絶縁膜は、強誘電体膜又は高誘電体膜から構成される請求項１〜５のうちいずれか１つに記載の半導体装置。
【請求項７】
前記第１の容量絶縁膜は、ＳｒＢｉ２ （ＴａｘＮｂ１−ｘ）２Ｏ９、Ｐｂ(ＺｒｘＴｉ１−ｘ）Ｏ３、（ＢａｘＳｒ１−ｘ)ＴｉＯ３、（ＢｉｘＬａ１−ｘ）４Ｔｉ３Ｏ１２、Ｂｉ４Ｔｉ（ＢｉｘＴｉ３-ｘ）３Ｏ１２（０≦ｘ≦１）又はＴａ２Ｏ５により構成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板における論理回路領域上に、半導体素子を形成する工程（ａ）と、
前記半導体基板及び前記半導体素子の上方に、第１の下部電極及び第２の下部電極をそれぞれ形成する工程（ｂ）と、
前記第１の下部電極を覆い、且つ、前記第２の下部電極を露出させるマスクを形成した後、前記第２の下部電極の露出面をプラズマ処理する工程（ｃ）と、
前記マスクを除去した後、前記第１の下部電極上に第１の容量絶縁膜を成膜すると同時に、前記第２の下部電極上に、前記第１の容量絶縁膜と同一組成の材料から構成され、且つ、前記第１の容量絶縁膜よりも膜厚の大きい第２の容量絶縁膜を成膜する工程（ｄ）と、
前記第１の容量絶縁膜及び前記第２の容量絶縁膜上に、第１の上部電極及び第２の上部電極をそれぞれ形成することで、前記第１の下部電極と前記第１の容量絶縁膜と前記第１の上部電極とからなる第１のキャパシタを形成するとともに、前記第２の下部電極と前記第２の容量絶縁膜と前記第２の上部電極とからなる第２のキャパシタを前記半導体素子の上方に形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記工程（ｂ）は、前記半導体基板及び前記半導体素子の上方に金属膜を形成した後、前記金属膜上に、前記金属膜を露出させる第１の溝及び第２の溝を有する層間絶縁膜を形成する工程と、前記第１の溝及び前記第２の溝の側面に前記金属膜をさらに形成することで、前記金属膜から構成される前記第１の下部電極及び前記第２の下部電極をそれぞれ形成する工程とを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｅ）の後、前記第２のキャパシタの上方に、電極パッドを形成する工程をさらに備えていることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ａ）では、前記半導体基板におけるメモリセル領域上にトランジスタをさらに形成し、
前記工程（ｂ）では、前記トランジスタの上方に前記第１の下部電極を形成し、
前記第１のキャパシタは、前記トランジスタの上方に形成され、前記トランジスタに電気的に接続されたメモリキャパシタであり、
前記第２のキャパシタは、平滑用キャパシタであることを特徴とする請求項８〜１０のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｂ）では、前記半導体基板における保護回路領域の上方に前記第１の下部電極を形成し、
前記第１のキャパシタは、保護キャパシタであり、
前記第２のキャパシタは、平滑用キャパシタであることを特徴とする請求項８〜１０のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｄ）では、ＭＯＣＶＤ法を用いて前記第１の容量絶縁膜及び前記第２の容量絶縁膜を成膜することを特徴とする請求項８〜１２のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｄ）において、前記第１の容量絶縁膜のインキュベーション時間をｔ１、前記第２の容量絶縁膜のインキュべーション時間をｔ２とすると、ｔ１＞ｔ２であることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１の容量絶縁膜は、強誘電体膜又は高誘電体膜から構成されていることを特徴とする請求項８〜１４のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１６】
前記第１の容量絶縁膜は、ＳｒＢｉ２ （ＴａｘＮｂ１−ｘ）２Ｏ９、Ｐｂ(ＺｒｘＴｉ１−ｘ）Ｏ３、（ＢａｘＳｒ１−ｘ)ＴｉＯ３、（ＢｉｘＬａ１−ｘ）４Ｔｉ３Ｏ１２、Ｂｉ４Ｔｉ（ＢｉｘＴｉ３-ｘ）３Ｏ１２（０≦ｘ≦１）又はＴａ２Ｏ５により構成されていることを特徴とする請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばメモリキャパシタと平滑用キャパシタとを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高集積化が進むと同時に、高機能化、大容量化、暗号化技術の高度化等により論理回路が複雑になってきており、結果としてチップサイズが増大してきている。しかしながらその一方で、チップコストを下げるためにチップサイズの縮小が急務となってきている。
【０００３】
チップサイズを縮小するための方法としては、プロセスルールの微細化や、論理回路の簡素化等が挙げられる。また、近年の技術トレンドとして、回路のレイアウトを見直すことが検討されている。
【０００４】
具体的には、例えば図８に示すような回路のレイアウトが提案されている（例えば特許文献１参照）。図８は、従来の半導体装置の構成を示す断面図である。図８に示すように、従来の半導体装置は、トランジスタなどを構成する半導体素子上に電極パッドを設けたパッド・オン・エレメント（以下、ＰＯＥと略す）技術によるレイアウトが用いられている。このＰＯＥ技術は、ボンディングパッドの下方領域を有効に活用するものであり、例えば図８に示すように、外部との電気的接続を確保するための領域を有するボンディングパッド１１２の下方領域に、半導体装置の内部配線を構成する配線層１１４及びトランジスタ１１５を配置することで、チップサイズを小さくすることができる。
【特許文献１】特開２００４−１４６０９号公報
【特許文献２】特開２００７−４９１９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一方、多くの半導体装置では、論理回路の信号ノイズを低減するためのトランジスタや、あるいは、例えば非接触カードなどの用途で、起電力を発生させてからトランジスタを駆動する際に用いる時定数用のキャパシタ等と共に、大面積を占有する平滑用キャパシタが用いられている。図９は、平滑用キャパシタを備えた従来の半導体装置の構成を示す断面図である。また、図１０の左図は、従来の半導体装置の構成の概略を示す平面図である。
【０００６】
図９に示すように、従来の平滑用キャパシタはトランジスタのゲート構造を利用して形成されているため、従来の半導体装置では、メモリ部及び論理回路部に加えて、平滑用キャパシタを形成するための領域（平滑キャパシタ部）を別途設ける必要がある。そこで、一般的には、図９に示すように、半導体基板２００上にトランジスタのゲート構造を利用して設けられた平滑用キャパシタ２０１はボンディングパッド２０２の下方に形成される。これにより、平滑用キャパシタ２０１によりチップサイズが大きくなるのを抑制することができる。
【０００７】
また、上述したように、ＰＯＥ技術を用いてボンディングパッドの下方領域に、トランジスタを形成することで、チップサイズを縮小することも可能である。図１０の右図は、ＰＯＥ技術を用いた従来の半導体装置の構成の概略を示す平面図である。図１０の右図に示すように、従来の半導体装置では、論理回路と平滑用キャパシタを共に備えている場合、ＰＯＥ構造を利用して論理回路部上にボンディングパッドを配置しても、平滑用キャパシタを配置する領域が必要となるため、結果的にチップサイズを縮小できないという不具合が生じる。
【０００８】
そこで、本発明は、上記不具合に鑑みて、メモリキャパシタなどのキャパシタとともに、大容量を有する平滑用キャパシタを備えた半導体装置において、チップサイズの増大及び製造コストの増加が抑制された半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成され、第１の下部電極と、第１の容量絶縁膜と、第１の上部電極とからなる第１のキャパシタと、前記半導体基板における論理回路領域上に形成された半導体素子と、前記半導体素子の上方に形成され、第２の下部電極と、前記第１の容量絶縁膜と同一組成の材料から構成され、且つ、前記第１の容量絶縁膜よりも膜厚が大きい第２の容量絶縁膜と、第２の上部電極とからなる第２のキャパシタとを備えている。
【００１０】
この構成によれば、第２のキャパシタが論理回路領域上に設けられていることで、平滑用キャパシタなどの第２のキャパシタを形成するための領域を別途設ける必要が無いため、従来の半導体装置に比べて、チップサイズを小さくすることができる。さらに、第１の容量絶縁膜よりも膜厚が大きい第２の容量絶縁膜を第１の容量絶縁膜と同時に形成することができるので、製造工程を増やすこと無く、所望の特性を有する第２のキャパシタを第１のキャパシタが設けられた半導体基板上に形成することができる。従って、本発明の半導体装置を用いれば、第１のキャパシタに加えて平滑用キャパシタなどの第２のキャパシタを備えていても、製造コストの増加が抑制され、チップサイズの縮小化が可能な半導体装置を実現することができる。
【００１１】
また、本発明の半導体装置の製造方法は、半導体基板における論理回路領域上に、半導体素子を形成する工程（ａ）と、前記半導体基板及び前記半導体素子の上方に、第１の下部電極及び第２の下部電極をそれぞれ形成する工程（ｂ）と、前記第１の下部電極を覆い、且つ、前記第２の下部電極を露出させるマスクを形成した後、前記第２の下部電極の露出面をプラズマ処理する工程（ｃ）と、前記マスクを除去した後、前記第１の下部電極上に第１の容量絶縁膜を成膜すると同時に、前記第２の下部電極上に、前記第１の容量絶縁膜と同一組成の材料から構成され、且つ、前記第１の容量絶縁膜よりも膜厚の大きい第２の容量絶縁膜を成膜する工程（ｄ）と、前記第１の容量絶縁膜及び前記第２の容量絶縁膜上に、第１の上部電極及び第２の上部電極をそれぞれ形成することで、前記第１の下部電極と前記第１の容量絶縁膜と前記第１の上部電極とからなる第１のキャパシタを形成するとともに、前記第２の下部電極と前記第２の容量絶縁膜と前記第２の上部電極とからなる第２のキャパシタを前記半導体素子の上方に形成する工程（ｅ）とを備えている。
【００１２】
この方法によれば、工程（ｃ）で第１の下部電極を覆った状態で第２の下部電極の露出面をプラズマ処理することで、工程（ｄ）で第２の下部電極上に第１の容量絶縁膜よりも膜厚の大きい第２の容量絶縁膜を形成することができる。その結果、本発明の半導体装置の製造方法を用いれば、例えばメモリキャパシタなどの第１のキャパシタが設けられた半導体基板に、大容量を有する平滑用キャパシタなどの第２のキャパシタを、製造工程を増やすこと無く、比較的容易に形成することができる。また、平滑用キャパシタなどの第２のキャパシタを第１のキャパシタの形成工程と同一工程で論理回路領域上に形成することができるため、第２のキャパシタを形成するための領域を別途設ける必要が無く、従来のトランジスタゲート構造からなる平滑用キャパシタを用いた場合に比べて、チップサイズを縮小化することが可能となる。
【発明の効果】
【００１３】
本発明の半導体装置及びその製造方法によれば、平滑用キャパシタを備えた半導体装置において、チップサイズの縮小化及び製造コストの削減を図ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態に係る半導体装置の構成及びその製造方法について、図面を参照しながら説明する。図１（ａ）は、本実施形態の半導体装置の構成を示す断面図である。なお、本実施形態の半導体装置として、強誘電体メモリ装置を一例として挙げる。
【００１５】
図１（ａ）に示すように、本実施形態の半導体装置は、半導体基板１内に形成された素子分離領域２と、半導体基板１において素子分離領域２により区画されたメモリセル領域上に形成されたメモリセルトランジスタ３と、半導体基板１において素子分離領域２により区画された論理回路領域上に形成された論理回路トランジスタ４と、メモリセルトランジスタ３及び論理回路トランジスタ４の上方に下から順に形成された層間絶縁膜５、６と、層間絶縁膜６上に形成された水素バリア膜９と、層間絶縁膜５、６及び水素バリア膜９を貫通し、半導体基板１に電気的に接続されたコンタクトプラグ７と、コンタクトプラグ７及び水素バリア膜９上に形成され、複数の積層膜からなる酸素バリア膜８とを備えている。
【００１６】
さらに、本実施形態の半導体装置は、メモリセル領域において酸素バリア膜８上に形成された第１の金属膜１２Ａ１と、論理回路領域において酸素バリア膜８上に形成された第１の金属膜１２Ｂ１と、水素バリア膜９及び第１の金属膜１２Ａ１、１２Ｂ１上に下から順に形成され、第１の金属膜１２Ａ１に達する第１の溝と第１の金属膜１２Ｂ１に達する第２の溝とが設けられた層間絶縁膜１０、１１と、第１の溝及び第２の溝の側面に沿ってそれぞれ形成された第２の金属膜１２Ａ２、１２Ｂ２と、第１の金属膜１２Ａ１及び第２の金属膜１２Ａ２上に形成され、強誘電体膜などからなる第１の容量絶縁膜１３Ａと、第１の金属膜１２Ｂ１及び第２の金属膜１２Ｂ２上に形成され、強誘電体膜などからなる第２の容量絶縁膜１３Ｂと、第１の容量絶縁膜１３Ａ及び第２の容量絶縁膜１３Ｂ上にそれぞれ形成された第１の上部電極１４Ａ及び第２の上部電極１４Ｂとを備えている。
【００１７】
また、本実施形態の半導体装置は、図１（ａ）に示すように、層間絶縁膜１１、メモリキャパシタ及び平滑用キャパシタの上に形成された層間絶縁膜１５と、層間絶縁膜１５上に形成され、ＴｉＡｌＯ又はＳｉＮなどからなり、メモリキャパシタ及び平滑用キャパシタの側方及び上方を取り囲む水素バリア膜１６と、水素バリア膜１６及び層間絶縁膜１５上に積層された層間絶縁膜に形成され、Ａｌ又はＣｕなどからなる複数の配線層１７と、論理回路領域において平滑用キャパシタの上方に設けられたボンディングパッド（電極パッド）１８とを備えている。
【００１８】
ここで、本実施形態の半導体装置のメモリセル領域には、第１の金属膜１２Ａ１及び第２の金属膜１２Ａ２から構成される第１の下部電極１２Ａと、第１の容量絶縁膜１３Ａと、第１の上部電極１４Ａとからなり、メモリセルトランジスタ３にコンタクトプラグ７を介して電気的に接続された立体構造のメモリキャパシタ（第１のキャパシタ）が形成されている。一方、論理回路領域には、第１の金属膜１２Ｂ１及び第２の金属膜１２Ｂ２から構成される第２の下部電極１２Ｂと、第２の容量絶縁膜１３Ｂと、第２の上部電極１４Ｂとからなり、半導体基板１にコンタクトプラグ７を介して電気的に接続された立体構造の平滑用キャパシタ（第２のキャパシタ）が形成されている。なお、平滑用キャパシタは、底面積が第１の溝の底面積よりも大きい第２の溝内に形成されており、メモリキャパシタよりも大きい平面積を有する。
【００１９】
図１（ｂ）、（ｃ）は、それぞれ本実施形態の半導体装置に係るメモリセル領域の強誘電体膜（第１の容量絶縁膜１３Ａ）及び論理回路領域の強誘電体膜（第２の容量絶縁膜１３Ｂ）のＳＥＭ（Scanning Electron Microscope）画像を示す図である。なお、図１（ｂ）、（ｃ）は、互いに同一の倍率で観察した画像である。図１（ｂ）、（ｃ）に示すように、平滑用キャパシタの第２の容量絶縁膜１３Ｂの膜厚は、メモリキャパシタの第１の容量絶縁膜１３Ａの膜厚よりも大きい。本実施形態の半導体装置では、第１の容量絶縁膜１３Ａの膜厚は例えば４０ｎｍであるのに対し、第２の容量絶縁膜１３Ｂの膜厚は例えば８０ｎｍで、第１の容量絶縁膜１３Ａの２倍である。
【００２０】
また、本実施形態の半導体装置では、第１の容量絶縁膜１３Ａ及び第２の容量絶縁膜１３Ｂは、互いに同時に形成され、同一材料から構成されている。なお、本実施形態の半導体装置の様に第１の容量絶縁膜１３Ａ及び第２の容量絶縁膜１３Ｂが強誘電体膜又は高誘電体膜から構成されていれば、第１の容量絶縁膜１３Ａを有する第１のキャパシタが所望の特性を有するメモリキャパシタとして機能することができるため好ましい。この場合、第１の容量絶縁膜１３Ａが、ＳｒＢｉ２ （ＴａｘＮｂ１−ｘ）２Ｏ９、Ｐｂ(ＺｒｘＴｉ１−ｘ）Ｏ３、（ＢａｘＳｒ１−ｘ)ＴｉＯ３、（ＢｉｘＬａ１−ｘ）４Ｔｉ３Ｏ１２、Ｂｉ４Ｔｉ（ＢｉｘＴｉ３-ｘ）３Ｏ１２（０≦ｘ≦１）又はＴａ２Ｏ５から構成されていると、高性能な第１のキャパシタを実現できるため、より好ましい。
【００２１】
本実施形態の半導体装置の特徴は、平滑用キャパシタが論理回路領域上に設けられ、且つ、平滑用キャパシタの第２の容量絶縁膜１３Ｂが、同一基板上に形成されたメモリセルキャパシタの第１の容量絶縁膜１３Ａと同一材料からなるとともに、第１の容量絶縁膜１３Ａよりも膜厚が大きく形成されていることにある。この構成によれば、まず、比較的大きな面積を占有する平滑用キャパシタが論理回路領域上に設けられていることで、平滑用キャパシタ領域を別途設ける必要が無いため、従来の半導体装置に比べて、チップサイズを小さくすることができる。さらに、第１の容量絶縁膜１３Ａよりも大きな膜厚を有する第２の容量絶縁膜１３Ｂを第１の容量絶縁膜１３Ａと同時に形成することができるので、製造工程を増やすこと無く、所望の特性を有する平滑用キャパシタを備えることができる。従って、本実施形態の半導体装置によれば、メモリキャパシタなどの半導体素子に加えて大容量を有する平滑用キャパシタを備えていても、製造コストの増加が抑制され、チップサイズの縮小化が可能な半導体装置を実現することができる。
【００２２】
次に、本実施形態の半導体装置の製造方法について説明する。図２（ａ）、（ｂ）、及び図３（ａ）、（ｂ）は、それぞれ本実施形態の半導体装置の製造方法を示す断面図である。
【００２３】
まず、図２（ａ）に示すように、半導体基板１の上部に素子分離領域２を選択的に形成する。次に、半導体基板１において素子分離領域２により区画されたメモリセル領域及び論理回路領域上に、一般的なＭＯＳ型トランジスタ構造であるメモリセルトランジスタ３及び論理回路トランジスタ４をそれぞれ形成する。次に、半導体基板１上に、例えば膜厚が５００ｎｍで、ＢＰＳＧ（Boro-Phospho Silicate Glass）又はＰＳＧ（Phospho Silicate Glass）などからなる層間絶縁膜５、６を順次形成する。その後、層間絶縁膜６上に、例えば膜厚が５０ｎｍで、ＳｉＮからなる水素バリア膜９を形成する。その後、タングステンなどからなり、層間絶縁膜５、６及び水素バリア膜９を貫通して半導体基板１に接続されるコンタクトプラグ７を形成する。なお、層間絶縁膜５、６、水素バリア膜９は、例えばＣＶＤ（Chemical Vapor Deposition）法により成膜する。また、コンタクトプラグ７は、ＣＦ４又はＣ２Ｆ６系のガスを用いたエッチングにより、層間絶縁膜５、６、及び水素バリア膜９を貫通するコンタクトホールを形成した後、該コンタクトホールにタングステンなどの金属膜をＣＶＤ法などにより埋め込むことで形成する。
【００２４】
続いて、スパッタ法を用いて、例えば膜厚が１００ｎｍで、Ｐｔなどからなり、コンタクトプラグ７及び水素バリア膜９を覆う金属膜を堆積した後、該金属膜をエッチングすることで、メモリセル領域及び論理回路領域に、それぞれ第１の金属膜１２Ａ１、１２Ｂ１を形成する。続いて、ＣＶＤ法を用いて、第１の金属膜１２Ａ１、１２Ｂ１及び水素バリア膜９上に、ＵＳＧ（Un-doped Silicon Glass）、ＰＳＧ、又はＢＰＳＧなどからなる層間絶縁膜１０、１１を順次形成する。なお、金属膜のエッチングでは、例えば、ＣＦ４、Ｃ２Ｆ６系、又はＢＣｌ系のガスを用いる。また、層間絶縁膜１０の膜厚は例えば１００ｎｍで、層間絶縁膜１１の膜厚は例えば６００ｎｍである。
【００２５】
次に、層間絶縁膜１０、１１を貫通し、第１の金属膜１２Ａ１に達する第１の溝と、層間絶縁膜１０、１１を貫通し、第１の金属膜１２Ｂ１を露出させる第２の溝とを形成する。ここで、論理回路領域上に設けられた第２の溝の底面積は、メモリセル領域上に設けられた第１の溝の底面積よりも大きい。次いで、第１の溝及び第２の溝の側面に、Ｐｔなどからなる金属膜を堆積することで、第２の金属膜１２Ａ２、１２Ｂ２をそれぞれ形成する。これにより、メモリセル領域には、第１の金属膜１２Ａ１と第２の金属膜１２Ａ２とから構成される第１の下部電極１２Ａが形成されるとともに、論理回路領域には、第１の金属膜１２Ｂ１と第２の金属膜１２Ｂ２とから構成される第２の下部電極１２Ｂが形成される。
【００２６】
次に、図２（ｂ）に示すように、メモリセル領域の第１の下部電極１２Ａを覆い、且つ、論理回路領域の第２の下部電極１２Ｂを露出させるフォトレジスト１９を用いて、半導体基板１に対してプラズマ処理を行う。この時、論理回路領域の第２の下部電極１２Ｂにプラズマが照射されることで、第２の下部電極１２Ｂの表面が改質される。ここで、本実施形態の製造方法におけるプラズマ処理の条件を図４に示す。図４は、本実施形態のプラズマ処理条件の一例を示す図である。図４に示すように、本工程では、例えばガス種としてＡｒを用い、流量を１００ｓｃｃｍ以上、サイド印加パワーを１０００Ｗ以上、ボトム印加パワーを２００Ｗ以上、圧力を０．１Ｐａ以上、処理時間を１０ｓ以上に設定して、ＩＣＰ（Inductively Coupled Plasma）方式のプラズマ処理を行う。なお、図４に示す条件は一例であり、これに限定されるものではない。用いる半導体装置の製造装置のプラズマ印加方式や、バッチ式、又は枚葉式などのウエハの処理形態によって、最適なプラズマ条件を設定することができる。なお、本実施形態の半導体装置では、後述するように、以後の工程で第２の容量絶縁膜１３Ｂを成膜する際にインキュベーション時間が０になるように、ガスの流量、圧力、処理時間、印加電圧、及びウエハ温度を設定すると、所望の特性を有する第２の容量絶縁膜１３Ｂが得られるため好ましい。
【００２７】
次に、図３（ａ）に示すように、第１の下部電極１２Ａ及び第２の下部電極１２Ｂ上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いて、例えば強誘電体膜を成膜する。ここで、本実施形態の製造方法におけるＭＯＣＶＤ法の成膜条件を図５に示す。図５は、本実施形態のＭＯＣＶＤの成膜条件の一例を示す図である。図５に示すように、本工程では、例えば、ビスマス及びチタンの原料として、Ｂｉ（ＯＣ（ＣＨ３）２ＣＨ２ＯＣＨ３）３（トリメトキシジメチルジプロポキシビスマス）／ＥＣＨ（エチルシクロヘキサン）、及びＴｉ（ＯＣ（ＣＨ３）２ＣＨ２ＯＣＨ３）３（トリメトキシジメチルジプロポキシチタン）／ＥＣＨを用いる。各原料は、ＥＣＨ溶媒に０．０５ｍｏｌ／Ｌ以上の濃度で溶かしたものである。これらの原料を用いて、例えば、半導体基板の温度を５００℃以下に、チャンバ圧力を２００Ｐａ以上にそれぞれ設定し、Ｂｉ（ＯＣ（ＣＨ３）２ＣＨ２ＯＣＨ３）３／ＥＣＨを０．１ｓｃｃｍ以上、Ｔｉ（ＯＣ（ＣＨ３）２ＣＨ２ＯＣＨ３）３／ＥＣＨを０．２ｓｃｃｍ以上、ＥＣＨ単体を０．２ｓｃｃｍ以上、Ｏ２を１０００ｓｃｃｍ以上の流量で、チャンバに導入して成膜することにより、チタン酸ビスマスからなるアモルファス膜を得ることができる。なお、上述の条件で成膜した本実施形態のアモルファス膜の膜組成は、チタン組成を３で規格化した時に、ビスマス組成が約４．０であった。
【００２８】
続いて、ＭＯＣＶＤ法により成膜されたアモルファス膜に対して、所定の温度範囲にてアニール処理することにより、層状ペロブスカイト構造を有する、多数のチタン酸ビスマス結晶よりなる多結晶強誘電体膜を形成する。なお、アニール処理の一例としては、常圧及び酸素雰囲気の下で、平均５℃／ｓｅｃ以上の昇温レートで、６５０℃から８５０℃まで半導体基板を昇温して１分間保持した後、冷却する。これにより、第１の下部電極１２Ａ上に例えば膜厚が４０ｎｍで、多結晶強誘電体膜からなる第１の容量絶縁膜１３Ａを形成すると同時に、第２の下部電極１２Ｂ上に、例えば膜厚が８０ｎｍで、該多結晶強誘電体膜からなり、第１の容量絶縁膜１３Ａよりも膜厚が大きい第２の容量絶縁膜１３Ｂを形成することができる。このように、互いに膜厚が異なる第１の容量絶縁膜１３Ａ及び第２の容量絶縁膜１３Ｂが形成される理由については、後で詳細に説明する。
【００２９】
続いて、第１の容量絶縁膜１３Ａ及び第２の容量絶縁膜１３Ｂの上に、Ｐｔなどからなる金属膜を堆積することで、第１の上部電極１４Ａ及び第２の上部電極１４Ｂをそれぞれ形成する。これにより、メモリセル領域では、第１の下部電極１２Ａと第１の容量絶縁膜１３Ａと第１の上部電極１４Ａとからなるメモリキャパシタを形成するとともに、論理回路領域では、第２の下部電極１２Ｂと第２の容量絶縁膜１３Ｂと第２の上部電極１４Ｂとからなる平滑用キャパシタを形成する。
【００３０】
次に、図３（ｂ）に示すように、メモリセルキャパシタ、平滑用キャパシタ、及び層間絶縁膜１１の上に、例えば膜厚が３００ｎｍで、ＢＰＳＧ又はＰＳＧなどからなる層間絶縁膜１５を形成する。その後、層間絶縁膜１５上に、例えば膜厚が２０ｎｍで、ＴｉＡｌＯ又はＳｉＮなどからなり、メモリキャパシタ及び平滑用キャパシタを取り囲む水素バリア膜１６を形成する。以降、既知の技術を用いて、水素バリア膜１６及び層間絶縁膜１５上に、Ａｌ又はＣｕなどからなる配線層１７が形成された層間絶縁膜を順次形成した後、論理回路領域において平滑用キャパシタの上方に、コンタクトプラグ７及び配線層１７を介して半導体基板１に電気的に接続されたボンディングパッド（電極パッド）１８を形成する。以上の方法により、本実施形態の半導体装置を製造することができる。
【００３１】
以下、図３（ａ）に示す工程で同時に形成される第１の容量絶縁膜１３Ａ及び第２の容量絶縁膜１３Ｂの膜厚が互いに異なるメカニズムについて説明する。
【００３２】
本実施形態の半導体装置の製造方法では、ＭＯＣＶＤ法を用いて第１の容量絶縁膜１３Ａ及び第２の容量絶縁膜１３Ｂを反応律速段階で成膜している。ここで、本願発明者らは、下地膜の表面モフォロジーの違いや、下地膜表面の終端構造の違いによって、成膜初期において下地膜上に容量絶縁膜が成長しない、インキュベーション時間に非常に大きな差が発生することを実験結果より見出した。
【００３３】
図６は、本発明に係るＭＯＣＶＤ法を用いた強誘電体膜の成膜において、成膜時間と膜厚の関係を示す図である。なお、下地膜に対するプラズマ処理の有無により生じる強誘電体膜の膜厚差を確認するために、下地膜（下部電極）としてプラズマ照射したＰｔ膜を用いた場合と、スパッタ法により形成されたＰｔ膜を用いた場合についての実験結果をそれぞれ示している。図６からわかるように、プラズマ照射したＰｔ膜を用いた場合、インキュベーション時間が無く、直ちに強誘電体膜が成膜し始める。一方、プラズマ照射をしておらず、スパッタ法により形成されたＰｔ膜を用いた場合、非常に長いインキュベーション時間を経た後、強誘電体膜が成膜し始める。本願発明者らは、このプラズマ処理の有無により強誘電体膜に膜厚差が生じるメカニズムについて、以下のように推定している。
【００３４】
Ｐｔからなる下部電極表面にプラズマを照射すると、被照射膜の表面では、モフォロジーの変化、あるいは洗浄化が引き起こされる。このため、プラズマ照射された下部電極表面では、ＭＯＣＶＤ法による成膜の初期段階において原料ガスの付着確率が高まる結果、成膜初期段階で島状に形成される強誘電体膜の密度が高くなる。この島状に形成された強誘電体膜の密度とインキュベーション時間とは密接に関係しており、成膜初期段階の原料ガスの付着確率が高い程、インキュベーション時間が短くなると推定される。以上のことより、下部電極としてプラズマ照射したＰｔ膜を用いることで、成膜初期段階での強誘電体膜の高付着確率による核成長を促進し、インキュベーション時間を短くすることができた結果、プラズマ照射していないＰｔ膜を用いた場合と比較して、強誘電体膜の膜厚を厚くすることができたと考えられる。
【００３５】
次に、本実施形態の半導体装置において、平滑用キャパシタの第２の容量絶縁膜１３Ｂの膜厚が大きくなっても、静電容量にデメリットが生じない理由を以下に示す。
【００３６】
一般的に、平行板コンデンサの静電容量Ｑ［Ｆ］は、電極板の面積Ｓ［ｍ２］に比例し、電極板の間隔Ｄ［ｍ］に反比例する。ここで、真空の誘電率をε０（＝８．８５４×１０−１２［Ｆ／ｍ］）、物質の比誘電率をεrとすると、静電容量Ｑ［Ｆ］は（式１）で表すことができる。
Ｑ＝ε０×εr×（Ｓ／Ｄ）・・・（式１）
【００３７】
ここで、（式１）を用いて、一般的なトランジスタゲート構造を利用したキャパシタの静電容量Ｑ１は、以下のようにして求められる。なお、酸化シリコン膜のεrは３．５である。また、一般的にトランジスタのゲート長が０．１８μｍである設計ルールの場合、Ｄは２．５〜５ｎｍであり、本実施形態ではＤ＝２．５ｎｍとする。この場合、電極板の面積をＳとすると、静電容量Ｑ１は、Ｑ１＝８．８５４×１０−１２×３．５×（Ｓ／２．５×１０−９）＝１．２４×１０−２ Ｓ［Ｆ］となる。
【００３８】
一方、本実施形態の半導体装置に係る平滑用キャパシタの静電容量Ｑ２は、以下のようにして求められる。我々の実験結果では、第２の容量絶縁膜１３Ｂに用いたビスマス層状構造からなるＢｉ４Ｔｉ３Ｏ１２膜（強誘電体膜）のεrは、約２００であった。また、本実施形態において、Ｌは８０ｎｍとする。さらに、本実施形態の平滑用キャパシタは立体キャパシタであるため、電極板の面積（実効面積）Ｓは、上方投影面積をＳ’とするとその約５倍になり、Ｓ＝５Ｓ’とする。この場合、静電容量Ｑ２は、Ｑ２＝８．８５４×１０−１２×２００×（５Ｓ’／８０×１０−９）＝１．１１×１０−１Ｓ'［Ｆ］となる。
【００３９】
以上の計算結果から、Ｓ’＝Ｓとして同じ上方投影面積で比較すると、Ｑ２＞Ｑ１となり、本実施形態の平滑用キャパシタの静電容量Ｑ２は、トランジスタゲート構造を利用したキャパシタの静電容量Ｑ１よりも非常に大きくなる。これにより、本実施形態の半導体装置は、微細化に有用な構造であると言える。
【００４０】
なお、上述の計算式では、立体キャパシタからなる平滑用キャパシタの静電容量Ｑ２を求めたが、プレーナ型キャパシタ構造の平滑用キャパシタの場合でも、静電容量Ｑ２は２．２２×１０−２［Ｆ］となり、十分な静電容量を有するため、本実施形態の半導体装置と同様な効果が得られる。
【００４１】
続いて、図７は、本実施形態の半導体装置に係るキャパシタにおいて、印加電圧とキャパシタ容量との関係を示す図である。図７に示すように、表面を改質していない下部電極上に設けられた強誘電体膜のキャパシタ容量は、印加電圧が４［ｖ］でブレイクダウンしているのに対し、表面を改質した下部電極上に設けられた強誘電体膜のキャパシタ容量は、１０［ｖ］の電圧を印加してもブレイクダウンしていない。このことから、本実施形態に係るプラズマ処理を施した第２の下部電極２１Ｂ上に設けられた第２の容量絶縁膜１３Ｂは、十分な絶縁耐圧を備えていることが分かる。
【００４２】
本実施形態の半導体装置の製造方法の特徴は、図２（ｂ）に示す工程で、フォトレジスト１９によりメモリセル領域を覆った状態で、論理回路領域に設けられた第２の下部電極１２Ｂに対してプラズマを照射することにある。この方法によれば、図３（ａ）に示す工程で、プラズマ処理が施された第２の下部電極１２Ｂ上に第１の容量絶縁膜１３Ａよりも膜厚の大きい第２の容量絶縁膜１３Ｂを成膜することができる。これにより、論理回路領域に設けられた比較的膜厚の大きい第２の容量絶縁膜１３Ｂを有する平滑用キャパシタと、メモリセル領域に設けられた比較的膜厚の小さい第１の容量絶縁膜１３Ａを有するメモリキャパシタとを互いに同時に形成することができる。その結果、本実施形態の半導体装置の製造方法を用いれば、強誘電体メモリなどの半導体素子が設けられた半導体基板に、製造工程を増やすこと無く、比較的容易に、大容量を有する平滑用キャパシタを形成することができる。
【００４３】
また、比較的大きな面積を占有する平滑用キャパシタをメモリキャパシタの形成工程と同一工程で論理回路領域上に形成することができるため、平滑用キャパシタ領域を別途設ける必要が無く、従来のトランジスタゲート構造からなる平滑用キャパシタを用いた場合に比べて、チップサイズを縮小化することが可能となる。さらに、本実施形態の半導体装置の製造方法では、従来のトランジスタゲート構造からなる平滑用キャパシタに比べて、比較的大きな静電容量を有する平滑用キャパシタを形成することができるため、半導体装置がさらに微細化されても、十分な特性を示すことができる。以上のことより、本実施形態の半導体装置の製造方法を用いれば、メモリキャパシタなどのキャパシタと同時に、製造コストの増加やチップサイズの拡大を抑制しつつ、所望の特性を有する平滑用キャパシタを形成することができる。
【００４４】
なお、平滑用キャパシタの第２の容量絶縁膜１３Ｂとして強誘電体膜を利用した場合、強誘電体の分極特性は現れるが、平滑用キャパシタの印加電圧は比較的高いため、キャパシタの平滑特性に影響しない範囲で使用すれば特に問題は無い。
【００４５】
また、本実施形態の半導体装置及びその製造方法では、平滑用キャパシタと同時に形成するキャパシタとして、強誘電体メモリキャパシタを一例に挙げて説明したが、これに限定されるものではない。強誘電体メモリメモリキャパシタの代わりに、例えば、ＤＲＡＭ（Dynamic Random Access Memory）キャパシタに利用される高誘電体メモリキャパシタ又は常誘電体メモリキャパシタ、もしくは、トランジスタをはじめとする半導体素子の保護回路領域に設けられた保護キャパシタを用いても、本実施形態の半導体装置と同様な効果が得られる。
【産業上の利用可能性】
【００４６】
本発明の半導体装置及びその製造方法は、半導体装置の微細化及び製造コストの削減に有用である。
【図面の簡単な説明】
【００４７】
【図１】（ａ）は、本発明の実施形態に係る半導体装置の構成を示す断面図であり、図１（ｂ）、（ｃ）は、それぞれ実施形態に係るメモリセル領域の強誘電体膜及び論理回路領域の強誘電体膜のＳＥＭ画像を示す図である。
【図２】（ａ）、（ｂ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）、（ｂ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】実施形態に係るプラズマ処理条件の一例を示す図である。
【図５】実施形態に係るＭＯＣＶＤ法の成膜条件の一例を示す図である。
【図６】実施形態の強誘電体膜に係る成膜時間と膜厚の関係を示す図である。
【図７】実施形態のキャパシタに係る印加電圧とキャパシタ容量との関係を示す図である。
【図８】従来の半導体装置の構成を示す断面図である。
【図９】従来の平滑用キャパシタを備えた半導体装置の構成を示す断面図である
【図１０】従来の半導体装置の構成の概略を示す平面図である。
【符号の説明】
【００４８】
１      半導体基板 
２      素子分離領域 
３      メモリセルトランジスタ 
４      論理回路トランジスタ 
５、６  層間絶縁膜 
７      コンタクトプラグ 
８      酸素バリア膜 
９      水素バリア膜 
１０、１１      層間絶縁膜 
１２Ａ    第１の下部電極 
１２Ａ１    第１の金属膜 
１２Ａ２    第２の金属膜 
１２Ｂ    第２の下部電極 
１２Ｂ１    第１の金属膜 
１２Ｂ２    第２の金属膜 
１３Ａ    第１の容量絶縁膜  
１３Ｂ    第２の容量絶縁膜 
１４Ａ    第１の上部電極 
１４Ｂ    第２の上部電極 
１５      層間絶縁膜 
１６      水素バリア膜 
１７      配線層 
１８      ボンディングパッド 
１９      フォトレジスト 
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１】
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