(57)【要約】【課題】相対精度のばらつきの増加が原因で生じる出力対の２つのトランジスタのオフセット電圧を低減させる。【解決手段】入力信号ＩＮａをゲートに入力する第１のＮｃｈトランジスタＭＮ１と、入力信号ＩＮｂをゲートに入力するＮｃｈトランジスタＭＮ２と、ＮｃｈトランジスタＭＮ１、ＭＮ２のソースを接続して電流源となるＮｃｈトランジスタＭＮ３と、ＮｃｈトランジスタＭＮ１のドレインとＰｃｈトランジスタＭＰ５のバックゲートとをソースに接続してドレインから出力信号ＯＵＴｂを出力するＰｃｈトランジスタＭＰ４と、ＮｃｈトランジスタＭＮ２のドレインとＰｃｈトランジスタＭＰ４のバックゲートとをソースに接続してドレインから出力信号ＯＵＴａを出力するＰｃｈトランジスタＭＰ５と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
カスコード型であって、
それぞれのトランジスタが互いのソースとバックゲートとを接続する出力対を出力段に備えることを特徴とする差動増幅回路。
【請求項２】
入力段を折り返し型とすることを特徴とする請求項１記載の差動増幅回路。
【請求項３】
入力段の差動対がＮｃｈトランジスタで構成され、出力対がＰｃｈトランジスタで構成されることを特徴とする請求項２記載の差動増幅回路。
【請求項４】
入力段の差動対がＰｃｈトランジスタで構成され、出力対がＮｃｈトランジスタで構成されることを特徴とする請求項２記載の差動増幅回路。
【請求項５】
入力段がＮｃｈトランジスタで構成される第１の差動対とＰｃｈトランジスタで構成される第２の差動対とを備え、
出力段が、Ｎｃｈトランジスタで構成され、第２の差動対と接続する第１の出力対と、Ｐｃｈトランジスタで構成され、第１の差動対と接続する第２の出力対とを備えることを特徴とする請求項２記載の差動増幅回路。
【請求項６】
第１の入力信号をゲートに入力する第１のトランジスタと、
第２の入力信号をゲートに入力する第２のトランジスタと、
前記第１および第２のトランジスタのソースを接続して電流源となる第３のトランジスタと、
前記第１のトランジスタのドレインと第５のトランジスタのバックゲートとをソースに接続してドレインから第２の出力信号を出力する第４のトランジスタと、
前記第２のトランジスタのドレインと前記第４のトランジスタのバックゲートとをソースに接続してドレインから第１の出力信号を出力する前記第５のトランジスタと、
を備え、
前記第１、第２および第３のトランジスタと前記第４および第５のトランジスタとは逆の導電型であることを特徴とする請求項３乃至５のいずれか一に記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路に関し、特にソース接地増幅回路にゲート接地増幅回路を積み重ねたカスコード（cascode）型の差動増幅回路に関する。
【背景技術】
【０００２】
差動増幅回路は、対となる２個のＭＯＳトランジスタの閾値が揃っていないと、双方のトランジスタのドレイン電圧が同一とならず、出力にオフセット電圧が発生する。このようなオフセット電圧を低減するための差動増幅器が特許文献１において開示されている。この差動増幅器は、差動増幅回路の能動負荷のトランジスタのしきい値電圧をしきい値電圧調整回路により調整し、オフセット電圧を調整する。また、しきい値電圧調整回路が、１以上の抵抗と、該抵抗の組み合わせ状態を調整するための１以上のヒューズと、組み合わされた抵抗に電流を供給するための第２の電流源とからなり、組み合わされた抵抗と第２の電流源との共通接続点をバックゲートに接続する。
【０００３】
また、特許文献２には、オフセット電圧をキャンセルする機能を有する入力バッファ回路が記載されている。図４は、この入力バッファ回路の回路図である。ここでは、主要部のみを概略説明する。出力信号ＯＵＴＢは第１のローパスフィルタ回路に入力され、第１のローパスフィルタ回路は、所定の期間、出力信号ＯＵＴＢを積分する。その積分結果は、電圧値Ｖ２ａとしてキャパシタ４ｓにストアされる。同様に、出力信号ＯＵＴは第２のローパスフィルタ回路に入力され、第２のローパスフィルタ回路は、上記の所定の期間、出力信号ＯＵＴを積分する。その積分結果は、電圧値Ｖ２ｂとしてキャパシタ４ｔにストアされる。差動増幅回路５は、電圧値Ｖ２ａ，Ｖ２ｂを増幅することにより、トランジスタ１ｘ，１ｙの設計仕様に合わせて、適切な電圧Ｖ３ａ，Ｖ３ｂを生成して出力する。電圧Ｖ３ａ，Ｖ３ｂはトランジスタ１ｘ，１ｙの各バックゲートにそれぞれ印加される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−３１２９３０号公報
【特許文献２】特開２００４−３４３２７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
特許文献１に記載の差動増幅器は、しきい値電圧調整回路によってオフセット電圧が調整されるが、個々の差動増幅器に対して一々調整を行わなければならず生産性に劣る。
【０００７】
一方、特許文献２に記載の入力バッファ回路は、上記のような調整を不要とするものの、一定の周波数で動作している状態でしかオフセット電圧を低減することができない。すなわち、クロック信号として使われる回路に対してオフセット電圧を低減できるが、周波数が変化する入力波形に対してはオフセット電圧を低減する効果が薄れる。その理由は、所定の期間、一定の周波数でトグル動作している出力信号を積分して、結果をキャパシタに蓄えた後にオフセット電圧をキャンセルする為である。
【０００８】
図５を用いてオフセットを低減するメカニズムについて詳細に説明する。図５は、従来の入力バッファ回路においてオフセット電圧が低減される様子を示す図である。ＩＮ、ＩＮＢは入力波形、ＯＵＴ、ＯＵＴＢは出力波形、各ＣＲＰ、ＣＲＮはＯＵＴとＯＵＴＢが交差するクロスポイントを示している。図５に示すように期間Ｔ１の一定の周波数でＩＮ、ＩＮＢがトグルしているデータ区間では、オフセット電圧のキャンセルが機能して２つの出力のクロスポイントＣＲＰ、ＣＲＮが近くなる。
【０００９】
一方、期間Ｔ２の様に高い周波数と低い周波数が混在した入力では、出力波形のＯＵＴ、ＯＵＴＢのハイレベルの期間又はローレベルの期間の差が異なるのでオフセット電圧を低減する効果が薄れる。その理由は、所定の期間、出力信号ＯＵＴ、ＯＵＴＢのコモンモード電圧（ＯＵＴ、ＯＵＴＢがプラス方向及びマイナス方向の双方に同程度の微小振幅で振れている時のハイレベルとローレベルの中心電圧値）を検出してその積分結果を電圧値Ｖ２ａ、Ｖ２ｂとしてキャパシタ４ｓ、４ｔにストアして、電圧値Ｖ２ａと電圧値Ｖ２ｂとの差をオフセット電圧に反映させている。したがって、一定時間ハイレベルの期間又はローレベルの期間の差が異なると、Ｖ２ａとＶ２ｂとの電位差は一方がハイレベルで他方がローレベルの電圧となり、ＯＵＴ、ＯＵＴＢのコモンモード電圧を検出することができず、キャパシタにオフセット電圧を蓄えることが出来ない。このため、オフセット電圧を低減できなくなり、２つの出力波形ＯＵＴ、ＯＵＴＢは、オフセット電圧が原因で振幅にずれが生じてしまう。つまり従来例では常に一定の周波数で動作するクロック信号には適用できるが、高周波と低周波が混在したデータではオフセット電圧を低減することができない時間が生じて、２つの出力振幅にずれが生じてクロスポイントＣＲＰ、ＣＲＮがずれてしまい、ジッタ（遅延差）が大きくなってしまう。
【課題を解決するための手段】
【００１０】
本発明の１つのアスペクト（側面）に係る差動増幅回路は、カスコード型であって、それぞれのトランジスタが互いのソースとバックゲートとを接続する出力対を出力段に備える。
【発明の効果】
【００１１】
本発明によれば、相対精度のばらつきの増加が原因で生じる出力対の２つのトランジスタのオフセット電圧を低減させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施例に係る差動増幅回路の回路図である。
【図２】本発明の第２の実施例に係る差動増幅回路の回路図である。
【図３】本発明の第３の実施例に係る差動増幅回路の回路図である。
【図４】従来の入力バッファ回路の回路図である。
【図５】従来の入力バッファ回路においてオフセット電圧が低減される様子を示す図である。
【発明を実施するための形態】
【００１３】
本発明の実施形態に係る差動増幅回路は、カスコード型であって、それぞれのトランジスタ（図１のＭＰ４、ＭＰ５）が互いのソースとバックゲートとを接続する出力対を出力段に備える。
【００１４】
差動増幅回路において、入力段を折り返し型としてもよい。
【００１５】
差動増幅回路において、入力段の差動対（図１のＭＮ１、ＭＮ２）がＮｃｈトランジスタで構成され、出力対（図１のＭＰ４、ＭＰ５）がＰｃｈトランジスタで構成されるようにしてもよい。
【００１６】
差動増幅回路において、入力段の差動対（図２のＭＰ１、ＭＰ２）がＰｃｈトランジスタで構成され、出力対（図２のＭＮ４、ＭＮ５）がＮｃｈトランジスタで構成されるようにしてもよい。
【００１７】
差動増幅回路において、入力段がＮｃｈトランジスタで構成される第１の差動対（図３のＭＮ１、ＭＮ２）とＰｃｈトランジスタで構成される第２の差動対（図３のＭＰ１、ＭＰ２）とを備え、出力段が、Ｎｃｈトランジスタで構成され、第２の差動対と接続する第１の出力対（図３のＭＮ４、ＭＮ５）と、Ｐｃｈトランジスタで構成され、第１の差動対と接続する第２の出力対（図３のＭＰ４、ＭＰ５）とを備えるようにしてもよい。
【００１８】
より具体的に、差動増幅回路は、第１の入力信号をゲートに入力する第１のトランジスタ（図１のＭＮ１）と、第２の入力信号をゲートに入力する第２のトランジスタ（図１のＭＮ２）と、第１および第２のトランジスタのソースを接続して電流源となる第３のトランジスタ（図１のＭＮ３）と、第１のトランジスタのドレインと第５のトランジスタのバックゲートとをソースに接続してドレインから第２の出力信号を出力する第４のトランジスタ（図１のＭＰ４）と、第２のトランジスタのドレインと第４のトランジスタのバックゲートとをソースに接続してドレインから第１の出力信号を出力する第５のトランジスタ（図１のＭＰ５）と、を備え、第１、第２および第３のトランジスタと第４および第５のトランジスタとは逆の導電型であることが好ましい。
【００１９】
以上のような差動増幅回路によれば、出力対のそれぞれのトランジスタが互いのソースとバックゲートとを接続する（クロスさせる）ことで、相対精度のばらつきの増加が原因で生じた出力対の２つのトランジスタのオフセット電圧（Ｖｔオフセット）を低減させることができる。また、個々の差動増幅回路に対して調整を行う必要はなく生産性に優れる。
【００２０】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２１】
図１は、本発明の第１の実施例に係る差動増幅回路の回路図である。図１において、差動増幅回路は、ＮｃｈトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＰｃｈトランジスタＭＰ４、ＭＰ５、抵抗素子Ｒ１〜Ｒ４を備える。
【００２２】
ＮｃｈトランジスタＭＮ１は、ドレインをノードＮ１に接続し、ソースをＮｃｈトランジスタＭＮ３のドレインに接続し、ゲートに入力信号ＩＮａを入力する。ＮｃｈトランジスタＭＮ２は、ドレインをノードＮ２に接続し、ソースをＮｃｈトランジスタＭＮ３のドレインに接続し、ゲートに入力信号ＩＮｂを入力する。ＮｃｈトランジスタＭＮ３は、ソースを接地し、ゲートにバイアス電圧Ｖｂ１を与え、ＮｃｈトランジスタＭＮ１、ＭＮ２に対し電流源として機能する。
【００２３】
ＰｃｈトランジスタＭＰ４は、ノードＮ１であるソースを抵抗素子Ｒ３を介して電源ＶＤＤに接続し、ドレインを出力信号ＯＵＴｂの出力端とすると共に抵抗素子Ｒ１を介して接地し、バックゲートをノードＮ２に接続し、ゲートにバイアス電圧Ｖｂ２を与える。ＰｃｈトランジスタＭＰ５は、ノードＮ２であるソースを抵抗素子Ｒ４を介して電源ＶＤＤに接続し、ドレインを出力信号ＯＵＴａの出力端とすると共に抵抗素子Ｒ２を介して接地し、バックゲートをノードＮ１に接続し、ゲートにバイアス電圧Ｖｂ２を与える。
【００２４】
以上のような構成の差動増幅回路は、フォールデッド（折り返し）カスコード回路として構成され、入力信号ＩＮａを増幅して同相の出力信号ＯＵＴａとして出力し、入力信号ＩＮａと差動（逆相）となる入力信号ＩＮｂを増幅して同相の出力信号ＯＵＴｂとして出力する。
【００２５】
このようなフォールデッドカスコード回路の出力対であるＰｃｈトランジスタＭＰ４、ＭＰ５において、相対精度に起因してトランジスタの電流駆動能力に差が生じた場合に、しきい値（スレッショルド）電圧の変化によるオフセット電圧（Ｖｔオフセット）を抑える作用が働く。
【００２６】
例えば、ＰｃｈトランジスタＭＰ４のスレッショルドが下がり、ＰｃｈトランジスタＭＰ５のスレッショルドが上がったとする。この場合、ＰｃｈトランジスタＭＰ４のトランジスタの駆動能力は相対的にＰｃｈトランジスタＭＰ５よりも高くなり、ＰｃｈトランジスタＭＰ４のソース（ノードＮ１）の電位がＰｃｈトランジスタＭＰ５のソース（ノードＮ２）よりも低くなる。単にこの状態ではＰｃｈトランジスタＭＰ４、ＭＰ５の駆動能力差によって、出力端における信号の立ち上がりと立下りの遅延差も大きくなる。
【００２７】
これに対し、図１の差動増幅回路では、ＰｃｈトランジスタＭＰ４のバックゲートと、対をなすＰｃｈトランジスタＭＰ５のソースとを接続している。ＰｃｈトランジスタＭＰ４のトランジスタの駆動能力が大きくなると、ＰｃｈトランジスタＭＰ４の等価抵抗が小さくなり、電流が多く流れてＰｃｈトランジスタＭＰ４のソース（ノードＮ１）の電位は、ＰｃｈトランジスタＭＰ５のソース（ノードＮ２）よりも低くなる。ノードＮ２と比べて相対的に電位が低いノードＮ１を、駆動能力の小さくなったＰｃｈトランジスタＭＰ５のバックゲートに接続しているので、ＰｃｈトランジスタＭＰ５は、基板バイアス電圧が下がり、チャネルが形成され易くなる。したがって、ＰｃｈトランジスタＭＰ５のスレッショルド電圧は下がり、ＰｃｈトランジスタＭＰ５の駆動能力は相対的に大きくなる。
【００２８】
一方、駆動能力が大きいＰｃｈトランジスタＭＰ４は、相対的に電位の高いノードＮ２をバックゲートに接続しているので、ＰｃｈトランジスタＭＰ４の基板バイアス電圧は高くなり、チャネルが形成され難くなる。したがって、ＰｃｈトランジスタＭＰ４のスレッショルド電圧は上がり、ＰｃｈトランジスタＭＰ４の駆動能力は小さくなる。
【００２９】
このようにＰｃｈトランジスタＭＰ４、ＭＰ５においてスレッショルド電圧の差が原因で相対的に駆動能力に差のある場合、バックゲートとソースとの接続によってＰｃｈトランジスタＭＰ４、ＭＰ５における駆動能力差が小さくなるように制御される。この結果、出力端における信号の立ち上がりと立下りの遅延差（ジッタ）が小さくなる。
【００３０】
すなわち、本実施例のフォールデッドカスコード回路は、差動出力部の出力トランジスタのバックゲートで対をなすトランジスタのソースとクロスに接続する構成とすることで、容量素子（積分回路）および差動ＡＭＰを介すことなくバックゲートに相対精度が原因で生じた電位差を瞬時にフィードバックする。したがって、従来例で説明した出力の周波数が高い場合と低い場合が混在する場合であっても、差動の対をなすトランジスタで相対的な能力差を瞬時に小さくして、トランジスタのオフセット電圧を低減することができる。その結果、２つのトランジスタの出力でハイ／ローレベルの電位差が小さくなり、立ち上がりと立下りの遅延差が小さくなるのでジッタ特性が改善される。
【実施例２】
【００３１】
図２は、本発明の第２の実施例に係る差動増幅回路の回路図である。図２において、差動増幅回路は、ＰｃｈトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＮｃｈトランジスタＭＮ４、ＭＮ５、抵抗素子Ｒ５〜Ｒ８を備える。本実施例の差動増幅回路は、図１の差動増幅回路におけるＮｃｈトランジスタＭＮ１、ＭＮ２、ＭＮ３、ＰｃｈトランジスタＭＰ４、ＭＰ５、抵抗素子Ｒ１〜Ｒ４を、それぞれＰｃｈトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＮｃｈトランジスタＭＮ４、ＭＮ５、抵抗素子Ｒ５〜Ｒ８に置き換え、電源ＶＤＤと接地とを入れ替えた構成を有する。すなわち、本実施例の差動増幅回路は、入力段がＰｃｈトランジスタ対で構成され、出力段がＮｃｈトランジスタ対で構成されるフォールデッドカスコード回路であり、第１の実施例の差動増幅回路に対しトランジスタの導電型が反転した関係にある。第１の実施例と同様に動作し、対をなすＮｃｈトランジスタＭＮ４、ＭＮ５のオフセット電圧を低減する。
【００３２】
本実施例の差動増幅回路は、入力信号ＩＮａ、ＩＮｂを入力する初段にＰｃｈトランジスタが用いられるので、入力信号ＩＮａ、ＩＮｂの振幅中心電圧が低い時に有効である。
【実施例３】
【００３３】
図３は、本発明の第３の実施例に係る差動増幅回路の回路図である。第３の実施例の差動増幅回路は、出力段が縦積み構成となるＮｃｈトランジスタ対およびＰｃｈトランジスタ対を備えるフォールデッドカスコード回路である。図３において、図１および図２と同一の符号は、同一物を表し、その説明を省略する。
【００３４】
入力信号ＩＮａは、ＰｃｈトランジスタＭＰ１およびＮｃｈトランジスタＭＮ１のそれぞれのゲートに共通に供給される。入力信号ＩＮｂは、ＰｃｈトランジスタＭＰ２およびＮｃｈトランジスタＭＮ２のそれぞれのゲートに共通に供給される。また、ＰｃｈトランジスタＭＰ４およびＮｃｈトランジスタＭＮ４のそれぞれのドレインは、共通に接続され、出力信号ＯＵＴｂを出力する。ＰｃｈトランジスタＭＰ５およびＮｃｈトランジスタＭＮ５のそれぞれのドレインは、共通に接続され、出力信号ＯＵＴａを出力する。
【００３５】
このような構成の差動増幅回路は、実施例１、２と同様にＰｃｈトランジスタＭＰ４、ＭＰ５、ＮｃｈトランジスタＭＮ４、ＭＮ５の各バックゲートに対し、それぞれ対をなすＰｃｈトランジスタＭＰ５、ＭＰ４、ＮｃｈトランジスタＭＮ５、ＭＮ４のソースとクロス接続することで、トランジスタの基板が順方向に或いは逆方向にバイアスされてトランジスタの駆動能力を大きく或いは小さくする。したがって、出力対をなすトランジスタにおける駆動能力差を相対的に小さくし、トランジスタにおけるオフセット電圧を低減することができる。
【００３６】
第３の実施例の差動増幅回路によれば、入力信号を受ける初段において、入力信号の振幅中心電圧が低い場合（接地付近の場合）にはＰｃｈトランジスタＭＰ１、ＭＰ２が機能し、入力信号の振幅中心電圧が高い場合（ＶＤＤ付近の場合）にはＮｃｈトランジスタＭＮ１、ＭＮ２が機能する。したがって、入力信号の振幅中心電圧が低い電圧から高い電圧まで幅広い動作範囲に亘り良好に動作する。
【００３７】
なお、第１〜第３の実施例の差動増幅回路において、抵抗素子をカレントミラーなどの電流源で構成するようにしてもよい。
【００３８】
以上のような第１〜第３の実施例の差動増幅回路によれば、差動出力部の対をなすトランジスタの各バックゲートにそれぞれ対をなす各トランジスタのソースとクロスさせて接続することで、トランジスタにおける駆動能力差を相対的に小さくすることが可能である。したがって、フォールデッドカスコード回路の出力において、相対精度のばらつきが原因で増加するオフセット電圧を減少させることができる。
【００３９】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４０】
ＭＮ１〜ＭＮ５  Ｎｃｈトランジスタ
ＭＰ１〜ＭＰ５  Ｐｃｈトランジスタ
Ｎ１〜Ｎ４  ノード
Ｒ１〜Ｒ８  抵抗素子
【図１】
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【図２】
2010263579.tif 000004
【図３】
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【図４】
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【図５】
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