(57)【要約】【課題】抵抗および容量を接続する配線の長さの違いによる出力端から得られる４つの出力信号間の位相差および振幅のばらつきが小さいポリフェーズフィルタを得る。【解決手段】抵抗と容量とを直列接続した８組の直列回路を順次接続して、出力端から互いに９０°位相差を有し等振幅の信号へ分配して出力するブリッジ回路を構成し、各直列回路の抵抗と容量との接続点をそれぞれ第１から第８の入力端３０ａ〜３０ｈとし、８組の直列回路同士の接続点を第１から第８の出力端４０ａ〜４０ｈとし、隣り合う第１と第２の入力端および第５と第６の入力端を共通接続して第１と第３の入力端子３１ａ，３１ｃと正相の高周波差動信号を供給し、隣り合う第３と第４の入力端および第７と第８の入力端を共通接続して第２と第４の入力端子３１ｂ，３１ｄとし逆相の高周波差動信号を供給し、第１から第８の出力端から出力信号を取り出す。【選択図】図１
2010051028.tif 000002
【特許請求の範囲】
【請求項１】
抵抗と容量を直列接続した４組の直列回路を順次接続して、入力端から入力された信号を出力端から互いに９０°位相差を有し等振幅の信号へ分配して出力するブリッジ回路を構成したポリフェーズフィルタにおいて、
前記４組の直列回路の容量を四角形の頂点を形成するように配置し、前記４組の直列回路の抵抗を前記四角形の辺を形成するように前記容量の間に配置し、前記抵抗および前記容量をすべて等しい長さの配線で接続し、
前記直列回路における抵抗と容量の接続点を入力端とし、前記４組の直列回路同士の接続点を出力端とし、
順次接続される直列回路の入力端における第１と第３の入力端に第１の入力信号が供給され、
順次接続される直列回路の入力端における第２と第４の入力端に第２の入力信号が供給され、
前記第１ないし第４の出力端から出力信号を取り出す
ことを特徴とするポリフェーズフィルタ。
【請求項２】
請求項１に記載のポリフェーズフィルタを複数備え、前段のポリフェーズフィルタの出力端に対向して後段のポリフェーズフィルタの入力端を順次接続して、複数個縦続接続した
ことを特徴とするポリフェーズフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えばアナログ移相器に適用されるポリフェーズフィルタに関するものである。
【背景技術】
【０００２】
従来、ポリフェーズフィルタを用いたアナログ移相器が知られている（例えば、非特許文献１参照）。ポリフェーズフィルタは、２つの差動入力端子から入力された高周波差動信号を、位相差９０°で、かつ等振幅な高周波信号へ４分配し、４つの出力端子から出力する。ポリフェーズフィルタから出力される４分配された高周波信号は、さらに、同相で２分配され、４つの直交する高周波差動信号が生成され、それぞれの差動可変利得増幅器に入力される。直交した４つの差動信号は、４つの差動可変利得増幅器において、それぞれ独立かつ任意に振幅制御され、その後、同相合成されることにより、２つの出力端子から任意に位相制御された差動出力信号として取り出される。
【０００３】
ここで、前記ポリフェーズフィルタは、抵抗と容量とを直列接続した４組の直列回路を順次接続して、直列回路における抵抗と容量の接続点を入力端として隣接する第１の入力端と第２の入力端を共通接続すると共に隣接する第３の入力端と第４の入力端を共通接続して２つの入力端とし、４組の直列回路同士の接続点を４つの出力端とし、２つの入力端から入力された信号を４つの出力端から互いに９０°位相差を有し等振幅の信号へ分配して出力するブリッジ回路を構成している。４組の直列回路を構成する４つの抵抗の抵抗値はすべて等しく、また、４つの容量の容量値もすべて等しい。
【０００４】
２つの入力端子から入力された高周波差動信号は、
【０００５】
【数１】
2010051028.tif 000003
【０００６】
ここで、Ｒは抵抗の抵抗値、Ｃは容量の容量値、
を満たす周波数において、４つの出力端子から位相差９０°で、かつ等振幅な４つの信号が出力される。
【０００７】
このポリフェーズフィルタは、半導体集積回路上に形成される場合、半導体基板上に形成される容量は、上地電極と下地電極の間に絶縁体を挟んだ平行平板コンデンサとして形成され、半導体基板上に順次第１から第４の容量と第１から第４の抵抗を交互に縦１列に配置し、前記各抵抗と隣り合う前記容量を配線で接続して形成される。
【０００８】
しかし、半導体基板上に順次抵抗と容量を交互に縦１列に配置して構成する場合、最初の第１の容量と最後の第４の抵抗を接続する配線の長さが、その他の第１から第３の抵抗および第２から第４の容量を接続している配線の長さより長くなり、第１の容量と第４の抵抗との間にインダクタが挿入されたようになり、回路の対称性が失われる。
【０００９】
このようなポリフェーズフィルタの４つの出力信号の位相差および振幅誤差の周波数特性を規格化周波数でシミュレーションすると、第１の容量と第４の抵抗との間にインダクタが挿入されない場合、第１の出力端子と第２の出力端子の位相差Ａと第３の出力端子と第４の出力端子の位相差Ｃが重なり、一方、第２の出力端子と第３の出力端子の位相差Ｂと第４の出力端子と第１の出力端子の位相差Ｄが重なり、式（１）を満たす規格化周波数１．０において４つの出力信号の位相差にばらつきがなく、位相差が９０°となる。
【００１０】
また、第１の出力端子の振幅を基準にしたときの振幅誤差の周波数特性をシミュレーションすると、第１から第４の出力端子の振幅誤差Ａ〜Ｄがすべて振幅誤差０ｄＢで重なり、４つの出力信号の振幅にばらつきがないことを得る。
【００１１】
しかしながら、上述したように、第１の容量と第４の抵抗との間にインダクタが挿入されたポリフェーズフィルタの４つの出力信号の位相差および振幅誤差の周波数特性をシミュレーションすると（インダクタとして０．１ｎＨのシミュレーション結果）、式（１）を満たす規格化周波数１．０において４つの出力信号の位相差がばらつき、位相差が９０°からずれることになる。
【００１２】
また、第１の出力端子の振幅を基準にしたときの振幅誤差の周波数特性から、式（１）を満たす規格化周波数１．０において４つの出力信号に振幅誤差があり、４つの出力信号の振幅がばらつくことになる。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】「“L-band SiGe -MMIC Vector Synthesis Type Analog Phase Shifter using Polyphase Filter”、Proceedings of APMC2002、 pp. 853-856」
【発明の概要】
【発明が解決しようとする課題】
【００１４】
従来のポリフェーズフィルタは、上述したようにして半導体基板上に形成される場合、第１の容量と第４の抵抗を接続する配線のみが長くなってしまい、第１から第４の出力端から取り出される４つの出力信号間の位相差がばらついてしまうという課題があった。
【００１５】
また、従来のポリフェーズフィルタは、上述したようにして半導体基板上に形成されるので、第１の容量と第４の抵抗を接続する配線のみが長くなってしまい、第１から第４の出力端から取り出される４つの出力信号間の振幅がばらついてしまうという課題があった。
【００１６】
さらに、従来のポリフェーズフィルタは、上述したようにして半導体基板上に形成される場合、第１の容量と第４の抵抗を接続する配線のみが長いため、適用周波数が高くなればなるほど、波長に対する配線の長さの影響が大きくなり、第１から第４の出力端から取り出される４つの出力信号間の位相差および振幅のばらつきが顕著になるという課題があった。
【００１７】
この発明は前記のような課題を解決するためになされたもので、抵抗および容量を接続する配線の長さの違いによる出力端から得られる４つの出力信号間の位相差および振幅のばらつきが小さいポリフェーズフィルタを得ることを目的とする。
【課題を解決するための手段】
【００１８】
この発明に係るポリフェーズフィルタは、抵抗と容量を直列接続した４組の直列回路を順次接続して、入力端から入力された信号を出力端から互いに９０°位相差を有し等振幅の信号へ分配して出力するブリッジ回路を構成したポリフェーズフィルタにおいて、前記４組の直列回路の容量を四角形の頂点を形成するように配置し、前記４組の直列回路の抵抗を前記四角形の辺を形成するように前記容量の間に配置し、前記抵抗および前記容量をすべて等しい長さの配線で接続し、前記直列回路における抵抗と容量の接続点を入力端とし、前記４組の直列回路同士の接続点を出力端とし、順次接続される直列回路の入力端における第１と第３の入力端に第１の入力信号が供給され、順次接続される直列回路の入力端における第２と第４の入力端に第２の入力信号が供給され、前記第１ないし第４の出力端から出力信号を取り出すことを特徴とする。
【発明の効果】
【００１９】
この発明によれば、抵抗および容量を接続する配線の長さの違いによる出力端から得られる４つの出力信号間の位相差および振幅のばらつきを小さなものとすることができる。
【図面の簡単な説明】
【００２０】
【図１】この発明の実施の形態１に係るポリフェーズフィルタの構成を示す回路図である。
【図２】図１のポリフェーズフィルタを半導体基板上に形成した場合に、第８の抵抗１０１ｈと第１の容量２０１ａを接続する配線の長さが長くなることによるインダクタを挿入した例を示す図である。
【図３】図２のポリフェーズフィルタにおいて、インダクタ３０１を０．１ｎＨとしたときの８つの出力信号の位相差および振幅誤差の周波数特性のシミュレーション結果を示した図である。
【図４】この発明の実施の形態２に係るポリフェーズフィルタの構成を示す回路図である。
【図５】この発明の実施の形態３に係るポリフェーズフィルタの半導体基板上のレイアウトを示した図である。
【図６】この発明の実施の形態４に係るポリフェーズフィルタの半導体基板上のレイアウトを示した図である。
【図７】この発明の実施の形態５に係るポリフェーズフィルタの半導体基板上のレイアウトを示した図である。
【図８】この発明の実施の形態６に係るポリフェーズフィルタの半導体基板上のレイアウトを示した図である。
【発明を実施するための形態】
【００２１】
実施の形態１．
図１は、この発明の実施の形態１に係るポリフェーズフィルタの構成を示す回路図である。図１に示す実施の形態１に係るポリフェーズフィルタは、抵抗と容量とを直列接続した８組の直列回路を順次接続して、入力端から入力された信号を出力端から互いに９０°位相差を有し等振幅の信号へ分配して出力するブリッジ回路を構成したものである。
【００２２】
このポリフェーズフィルタは、抵抗１０１ａと容量２０１ａとの接続点、抵抗１０１ｂと容量２０１ｂとの接続点、抵抗１０１ｃと容量２０１ｃとの接続点、抵抗１０１ｄと容量２０１ｄとの接続点、抵抗１０１ｅと容量２０１ｅとの接続点、抵抗１０１ｆと容量２０１ｆとの接続点、抵抗１０１ｇと容量２０１ｇとの接続点、抵抗１０１ｈと容量２０１ｈとの接続点をそれぞれ第１から第８の入力端３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、３０ｆ、３０ｇ、３０ｈとし、８組の直列回路同士の接続点を第１から第８の出力端４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ、４０ｆ、４０ｇ、４０ｈとしている。
【００２３】
そして、順次接続される直列回路の入力端における隣り合う第１と第２の入力端３０ａ，３０ｂ、および隣り合う第５と第６の入力端３０ｅ，３０ｆを共通接続して第１と第３の入力端子３１ａ，３１ｃとし、この第１と第３の入力端子３１ａ，３１ｃに第１の入力信号として正相の高周波差動信号が供給され、順次接続される直列回路の入力端における隣り合う第３と第４の入力端３０ｃ，３０ｄ、および隣り合う第７と第８の入力端３０ｇ，３０ｈを共通接続して第２と第４の入力端子３１ｂ，３１ｄとし、この第２と第４の入力端子３１ｂ，３１ｄに第２の入力信号として逆相の高周波差動信号が供給され、第１から第８の出力端４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ、４０ｆ、４０ｇ、４０ｈから出力信号を取り出すようになされている。
【００２４】
以下、図１に示すポリフェーズフィルタの動作について説明する。入力端子３１ａ、３１ｃから高周波差動信号の正相、入力端子３１ｂ、３１ｄから高周波差動信号の逆相が入力されると、出力端子４０ａおよび４０ｅ、出力端子４０ｂおよび４０ｆ、出力端子４０ｃおよび４０ｇ、出力端子４０ｄおよび４０ｈから出力される信号は同相、すなわち、位相差が０°であり、出力端子４０ａおよび４０ｅと出力端子４０ｂおよび４０ｆ、出力端子４０ｂおよび４０ｆと出力端子４０ｃおよび４０ｇ、出力端子４０ｃおよび４０ｇと出力端子４０ｄおよび４０ｈ、出力端子４０ｄおよび４０ｈと出力端子４０ａおよび４０ｅから出力される信号の位相差は９０°であり、かつすべての出力端子４０ａ〜４０ｈから出力される信号の振幅はすべて等しい。なお、入力端子３１ａ、３１ｃから高周波差動信号の逆相、入力端子３１ｂ、３１ｄから高周波差動信号の正相を入力しても同様に高周波差動出力信号が得られる。
【００２５】
図２は、図１のポリフェーズフィルタを半導体基板上に形成した時、第８の抵抗１０１ｈと第１の容量２０１ａを接続する配線の長さが長くなった場合に、その配線をインダクタ３０１で表現し、挿入した図である。すなわち、半導体基板上に図１に示すポリフェーズフィルタの抵抗と容量を順次交互に縦１列に配置して構成する場合、最初の第１の容量２０１ａと最後の第８の抵抗１０１ｈを接続する配線の長さが、その他の抵抗および容量を接続している配線の長さより長くなり、インダクタ３０１が挿入されたようになり、回路の対称性が失われる。
【００２６】
図３（Ａ）〜（Ｄ）は、図２のポリフェーズフィルタにおいて、インダクタ３０１を０．１ｎＨとしたときの８つの出力信号の位相差および振幅誤差の周波数特性のシミュレーション結果を示した図である。縦軸は位相差および振幅誤差、横軸は規格化周波数を示している。
【００２７】
図３（Ａ）において、Ｃは第３の出力端子４０ｃと第４の出力端子４０ｄの位相差、Ｄは第４の出力端子４０ｄと第５の出力端子４０ｅの位相差、Ｅは第５の出力端子４０ｅと第６の出力端子４０ｆの位相差、Ｆは第６の出力端子４０ｆと第３の出力端子４０ｃの位相差を示している。
【００２８】
図３（Ｂ）において、Ａは第１の出力端子４０ａと第２の出力端子４０ｂの位相差、Ｂは第２の出力端子４０ｂと第７の出力端子４０ｇの位相差、Ｇは第７の出力端子４０ｇと第８の出力端子４０ｈの位相差、Ｈは第８の出力端子４０ｈと第１の出力端子４０ａの位相差を示している。
【００２９】
図３（Ｃ）は、第３の出力端子４０ｃの振幅を基準にしたときの振幅誤差の周波数特性を示しており、Ｃは第３の出力端子４０ｃの振幅誤差、Ｄは第４の出力端子４０ｄの振幅誤差、Ｅは第５の出力端子４０ｅの振幅誤差、Ｆは第６の出力端子４０ｆの振幅誤差を示している。
【００３０】
図３（Ｄ）は、第１の出力端子４０ａの振幅を基準にしたときの振幅誤差の周波数特性を示しており、Ａは第１の出力端子４０ａの振幅誤差、Ｂは第２の出力端子４０ｂの振幅誤差、Ｇは第７の出力端子４０ｇの振幅誤差、Ｈは第８の出力端子４０ｈの振幅誤差を示している。
【００３１】
図２のように第８の抵抗１０１ｈと第１の容量２０１ａの間にインダクタンスが入った場合、図３から理解されるように、位相差及び振幅誤差の小さい組の第３から第６の出力端子４０ｃ〜４０ｆから４つの信号を取り出すことにより、第１、２、７、８の出力端子から４つの信号を取り出すより、４つの信号間の位相差ばらつきおよび振幅誤差を抑えることができる。
【００３２】
図２では、第８の抵抗１０１ｈと第１の容量２０１ａを接続する配線のみ長いことを仮定しているが、配線が長くなる箇所は第８の抵抗１０１ｈと第１の容量２０１ａの間に限らない。
【００３３】
以上の説明では、出力端子４０ｃ、４０ｄ、４０ｅ、４０ｆから４つの信号を取り出しているが、位相が等しい２つの出力端子４０ａと４０ｅ、出力端子４０ｂと４０ｆ、出力端子４０ｃと４０ｇ、出力端子４０ｄと４０ｈをそれぞれ同相合成し、信号を取り出しても良い。
【００３４】
また、実施の形態１は、ポリフェーズフィルタとして、抵抗と容量とを直列接続した直列回路を８組備える場合を示したが、４×ｎ（ｎは２以上の整数）組の直列回路を順次接続して構成することができる。この場合、ｎが増大すると、通過損失が増大するが、出力信号間の位相差および振幅ばらつきが低減し、精度が高まる。
【００３５】
以上のように、実施の形態１によれば、ポリフェーズフィルタを構成する抵抗１０１ａ〜１０１ｈと容量２０１ａ〜２０１ｈを接続する配線長が１箇所長くなっても、４つの出力信号間の位相差のばらつきを小さくすることができるという効果が得られる。
【００３６】
また、実施の形態１によれば、ポリフェーズフィルタを構成する抵抗１０１ａ〜１０１ｈと容量２０１ａ〜２０１ｈを接続する配線長が１箇所長くなっても、４つの出力信号間の振幅のばらつきを小さくすることができるという効果が得られる。
【００３７】
さらに、実施の形態１によれば、ポリフェーズフィルタを構成する抵抗１０１ａ〜１０１ｈと容量２０１ａ〜２０１ｈを接続する配線長のばらつきによる出力信号間の位相差および振幅ばらつきを低減できるので、配線長の影響が顕著になる。さらに、高い周波数まで適用できる効果が得られる。
【００３８】
実施の形態２．
図４は、この発明の実施の形態２に係るポリフェーズフィルタの構成を示す回路図である。図４に示す実施の形態２に係るポリフェーズフィルタは、図１に示すポリフェーズフィルタを複数（２つ）備え、前段のポリフェーズフィルタの出力端に対向して後段のポリフェーズフィルタの入力端を順次接続して、複数個（２個）縦続接続したものである。
【００３９】
すなわち、１段目のポリフェーズフィルタは図１に示すポリフェーズフィルタと同様であり、２段目のポリフェーズフィルタは、図１と同様な抵抗１０２ａ〜１０２ｈと容量２０２ａ〜２０２ｈとをそれぞれ直列接続した８組の直列回路を順次接続してブリッジ回路を構成し、１段目のポリフェーズフィルタの出力端に対向して２段目のポリフェーズフィルタの入力端を順次接続することで縦続接続し、入力端子３１ａ〜３１ｄから入力された信号を出力端４０ａ〜４０ｈから互いに９０°位相差を有し等振幅の信号へ分配して出力するようにしている。
【００４０】
従って、実施の形態２によれば、１段ポリフェーズフィルタを２段ポリフェーズフィルタにしたものであるので、実施の形態１と同様の効果が得られる。また、ポリフェーズフィルタを多段化することにより、広帯域な特性が得られ、広帯域化できる効果が得られる。
【００４１】
実施の形態３．
図５は、この発明の実施の形態３に係るポリフェーズフィルタの半導体基板上のレイアウトを示したものである。なお、図５に示すレイアウトは、図１に示す１段のポリフェーズフィルタに対応し、図１と同一部分は同一符号を付して示している。この図５に示すレイアウトでは、第１、第２、第５、第６の容量２０１ａ、２０１ｂ、２０１ｅ、２０１ｆを四角形の頂点を形成するように配置し、第２および第５の容量２０１ｂ、２０１ｅの間に第３および第４の容量２０１ｃ、２０１ｄを配置し、第６および第１の容量２０１ｆ、２０１ａの間に第７および第８の容量２０１ｇ、２０１ｈを配置し、第１から第８の抵抗１０１ａ〜１０１ｈを第１から第８の容量２０１ａ〜２０１ｈの間に配置し、ポリフェーズフィルタを構成する抵抗１０１ａ〜１０１ｈおよび容量２０１ａ〜２０１ｈをすべて長さの等しい配線で接続している。
【００４２】
従って、実施の形態３によれば、実施の形態１と同様の回路構成であるので、実施の形態１と同様の効果が得られると共に、ポリフェーズフィルタを構成する抵抗１０１ａ〜１０１ｈおよび容量２０１ａ〜２０１ｈをすべて長さの等しい配線で接続しているので、８つの出力端子４０ａ〜４０ｈの位相差および振幅のばらつきを無くすことができる。
【００４３】
なお、図５に示すレイアウトでは、ポリフェーズフィルタを構成する８つの抵抗１０１ａ〜１０１ｈおよび容量２０１ａ〜２０１ｈのみを配置しているが、それぞれの抵抗１０１ａ〜１０１ｈおよび容量２０１ａ〜２０１ｈの周りにダミーの抵抗および容量を配置し、半導体プロセスにおける抵抗および容量の仕上がり精度を高めることもできる。
【００４４】
また、図５に示すレイアウトは、図１に示す１段のポリフェーズフィルタに対応するものであるが、２段以上のポリフェーズフィルタでも良い。
【００４５】
実施の形態４．
図６は、この発明の実施の形態４に係るポリフェーズフィルタの半導体基板上のレイアウトを示したものである。なお、図６に示すレイアウトは、図１に示す１段のポリフェーズフィルタに対応し、図１と同一部分は同一符号を付して示している。この図６に示すレイアウトでは、第１、第３、第５、第７の容量２０１ａ、２０１ｃ、２０１ｅ、２０１ｇを四角形の頂点を形成するように配置し、前記第１および第３の容量２０１ａ、２０１ｃの間に前記第２の容量２０１ｂを配置し、前記第３および第５の容量２０１ｃ、２０１ｅの間に前記第４の容量２０１ｄを配置し、前記第５および第７の容量２０１ｅ、２０１ｇの間に前記第６の容量２０１ｆを配置し、前記第７および第１の容量２０１ｇ、２０１ａの間に前記第８の容量２０１ｈを配置し、第１から第８の抵抗１０１ａ〜１０１ｈを第１から第８の容量２０１ａ〜２０１ｈの間に配置し、ポリフェーズフィルタを構成する抵抗１０１ａ〜１０１ｈおよび容量２０１ａ〜２０１ｈをすべて長さの等しい配線で接続している。
【００４６】
従って、実施の形態４によれば、実施の形態１と同様の回路構成であるので、実施の形態１と同様の効果が得られると共に、ポリフェーズフィルタを構成する抵抗１０１ａ〜１０１ｈおよび容量２０１ａ〜２０１ｈをすべて長さの等しい配線で接続しているので、８つの出力端子４０ａ〜４０ｈの位相差および振幅のばらつきを無くすことができる。
【００４７】
なお、図６に示すレイアウトでは、ポリフェーズフィルタを構成する８つの抵抗１０１ａ〜１０１ｈおよび容量２０１ａ〜２０１ｈのみを配置しているが、それぞれの抵抗１０１ａ〜１０１ｈおよび容量２０１ａ〜２０１ｈの周りにダミーの抵抗および容量を配置し、半導体プロセスにおける抵抗および容量の仕上がり精度を高めることもできる。
【００４８】
また、図６に示すレイアウトは、図１に示す１段のポリフェーズフィルタに対応するものであるが、２段以上のポリフェーズフィルタでも良い。
【００４９】
実施の形態５．
図７は、この発明の実施の形態５に係るポリフェーズフィルタの半導体基板上のレイアウトを示したものである。図７に示すポリフェーズフィルタは、図１において、抵抗１０１ｅと容量２０１ｅの直列回路を含み当該直列回路より下の構成を省いて４組の直列回路よりなるポリフェーズフィルタの半導体基板上のレイアウトを示している。
【００５０】
すなわち、抵抗と容量を直列接続した４組の直列回路を順次接続して、入力端から入力された信号を出力端から互いに９０°位相差を有し等振幅の信号へ分配して出力するブリッジ回路を構成したポリフェーズフィルタにおいて、４組の直列回路の容量２０１ａ〜２０１ｄを四角形の頂点を形成するように配置し、４組の直列回路の抵抗１０１ａ〜１０１ｄを四角形の辺を形成するように容量の間に配置し、抵抗および容量をすべて等しい長さの配線で接続している。
【００５１】
そして、直列回路における抵抗と容量の接続点を入力端とし、４組の直列回路同士の接続点を出力端４０ａ〜４０ｄとし、順次接続される直列回路の入力端における第１と第３の入力端とを共通接続した第１の入力端子３１ａに第１の入力信号が供給され、順次接続される直列回路の入力端における第２と第４の入力端とを共通接続した第２の入力端子３１ｂに第２の入力信号が供給され、第１ないし第４の出力端４０ａ〜４０ｄから出力信号を取り出すようにしている。
【００５２】
従って、実施の形態５によれば、ポリフェーズフィルタを構成する抵抗１０１ａ〜１０１ｄおよび容量２０１ａ〜２０１ｄをすべて長さの等しい配線で接続しているので、４つの出力端子４０ａ〜４０ｄの位相差および振幅のばらつきを無くすことができる。
【００５３】
まお、図７では、ポリフェーズフィルタを構成する４つの抵抗１０１ａ〜１０１ｄおよび容量２０１ａ〜２０１ｄのみを配置しているが、それぞれの抵抗１０１ａ〜１０１ｄおよび容量２０１ａ〜２０１ｄの周りにダミーの抵抗および容量を配置し、半導体プロセスにおける抵抗および容量の仕上がり精度を高めることもできる。
【００５４】
実施の形態６．
図８は、この発明の実施の形態６に係るポリフェーズフィルタの半導体基板上のレイアウトを示したものである。図８に示す実施の形態６に係るポリフェーズフィルタは、図７に示すポリフェーズフィルタを複数（２つ）備え、前段のポリフェーズフィルタの出力端に対向して後段のポリフェーズフィルタの入力端を順次接続して、複数個縦続接続したものである。
【００５５】
すなわち、１段目のポリフェーズフィルタは図７に示すポリフェーズフィルタと同様であり、２段目のポリフェーズフィルタは、図７と同様な抵抗１０２ａ〜１０２ｄと容量２０２ａ〜２０２ｄとをそれぞれ直列接続した４組の直列回路を順次接続してブリッジ回路を構成し、１段目のポリフェーズフィルタの出力端に対向して２段目のポリフェーズフィルタの入力端を順次接続することで縦続接続し、入力端子３１ａ，３１ｂから入力された信号を出力端４０ａ〜４０ｄから互いに９０°位相差を有し等振幅の信号へ分配して出力するようにしている。
【００５６】
従って、実施の形態６によれば、１段ポリフェーズフィルタを２段ポリフェーズフィルタにしたものであるので、実施の形態５と同様の効果が得られる。
【００５７】
なお、図８では、各段のポリフェーズフィルタを構成する４つの抵抗１０１ａ〜１０１ｄおよび１０２ａ〜１０２ｄおよび容量２０１ａ〜２０１ｄおよび２０２ａ〜２０２ｄのみを配置しているが、それぞれの抵抗１０１ａ〜１０１ｄおよび１０２ａ〜１０２ｄおよび容量２０１ａ〜２０１ｄおよび２０２ａ〜２０２ｄの周りにダミーの抵抗および容量を配置し、半導体プロセスにおける抵抗および容量の仕上がり精度を高めることもできる。
【００５８】
また、図８では２段のポリフェーズフィルタであるが、２段以上のポリフェーズフィルタでも良い。また、ポリフェーズフィルタを多段化することにより、広帯域な特性が得られ、広帯域化できる効果が得られる。
【符号の説明】
【００５９】
１０１ａ〜１０１ｈ、１０２ａ〜１０２ｈ  第１から第８の抵抗、２０１ａ〜２０１ｈ、２０２ａ〜２０２ｈ  第１から第８の容量、３０ａ〜３０ｈ  第１から第８の入力端、３１ａ〜３１ｄ  第１から第４の入力端子、４０ａ〜４０ｈ  第１から第８の出力端子、３０１  インダクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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