(57)【要約】【課題】ビット線コンタクト部のトラップ膜の完全な除去とメモリセル部のゲート電極間の埋め込み充填絶縁膜の十分な残存量確保とを両立する。【解決手段】複数のビット線拡散層と、複数のワード線と、一対のビット線拡散層、ゲート絶縁膜、及びゲート電極によって構成された複数のメモリ素子と、を含むメモリ領域を有する半導体記憶装置であって、各列における複数に分割された複数のビット線拡散層同士は、ビット線コンタクト拡散層を介して電気的に接続されており、ビット線コンタクト拡散層に隣り合って配置されたワード線に形成されたビット線コンタクト拡散層側の側壁絶縁膜の幅は、ビット線コンタクト拡散層側と反対側に形成された側壁絶縁膜の幅よりも狭い。【選択図】図２
2010010260.tif 000002
【特許請求の範囲】
【請求項１】
基板における上部に形成され、列方向に延伸する複数のビット線拡散層と、
前記基板の上に形成され、行方向に延伸する複数のワード線と、
隣り合う一対の前記ビット線拡散層、前記基板上における前記一対のビット線拡散層間と前記ワード線とに挟まれるように形成されたゲート絶縁膜、及び、前記ワード線における前記ゲート絶縁膜上の部分からなるゲート電極によって構成され、行列状に配置された複数のメモリ素子と、
を含むメモリ領域を有する半導体記憶装置であって、
前記複数のビット線拡散層の各々は前記列方向において複数に分割されており、
各列における複数の前記ビット線拡散層同士は、前記基板における上部に形成されたビット線コンタクト拡散層を介して電気的に接続されており、
前記メモリ領域において、隣り合う前記ワード間の領域は、当該隣り合うワード線の側面に形成された側壁絶縁膜同士で埋め込まれており、
前記ビット線コンタクト拡散層に隣り合って配置された前記ワード線において、当該ワード線に形成された前記側壁絶縁膜のうち前記ビット線コンタクト拡散層側に形成された側壁絶縁膜の幅は、当該ワード線に形成された前記側壁絶縁膜のうち前記ビット線コンタクト拡散層側と反対側に形成された側壁絶縁膜の幅よりも狭い、半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記ゲート電極は、前記複数のメモリ素子の各々に占有される下層膜と、前記下層膜の上に形成された前記ワード線を構成する上層膜とを含む積層膜からなり、
前記ワード線方向において、隣り合う前記下層膜間における前記ビット線拡散層上に形成された埋め込み絶縁膜の上面の高さは、前記下層膜の上面の高さと同等である、半導体記憶装置。
【請求項３】
請求項１又は２に記載の半導体記憶装置において、
前記メモリ素子を構成する前記ゲート絶縁膜は、電荷蓄積機能を有するトラップ膜を含む、半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
前記ゲート絶縁膜は、酸化シリコン膜、電荷蓄積機能を有する窒化シリコン、及び酸化シリコンが下からこの順に形成された積層膜からなる、半導体記憶装置。
【請求項５】
請求項２に記載の半導体記憶装置において、
前記ゲート電極は、
前記下層膜としての電荷蓄積機能を有する浮遊ゲート電極と、
前記浮遊ゲート電極の上に形成された電極間絶縁膜と、
前記電極間絶縁膜の上に形成され、前記上層膜としての制御ゲート電極との積層膜からなる、半導体記憶装置。
【請求項６】
請求項１〜５のうちのいずれか１項に記載の半導体記憶装置において、
前記ビット線拡散層は、
前記基板の導電型と反対導電型の第１の不純物拡散層と、
前記第１の不純物拡散層の周囲に形成され、前記基板の導電型と同一導電型の第２の不純物拡散層とからなる、半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、
前記第１の不純物拡散層の不純物濃度は、前記第２の不純物拡散層の不純物濃度よりも高い、半導体記憶装置。
【請求項８】
請求項１〜７のうちのいずれか１項に記載の半導体記憶装置において、
前記ゲート電極は、多結晶シリコン又は非結晶シリコンからなる、半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置において、
前記ゲート電極の上面上に形成された金属シリサイド層をさらに備えている、半導体記憶装置。
【請求項１０】
請求項１に記載の半導体記憶装置において、
前記ゲート電極は、金属膜からなる、半導体記憶装置。
【請求項１１】
請求項２に記載の半導体記憶装置において、
前記ゲート電極を構成する前記上層膜及び前記下層膜のうち、少なくとも前記上層膜は、金属膜からなる、半導体記憶装置。
【請求項１２】
請求項１〜１１のうちのいずれか１項に記載の半導体記憶装置において、
前記ビット線コンタクト拡散層の上面上に形成された金属シリサイド層をさらに備えている、半導体記憶装置。
【請求項１３】
請求項１〜１２のうちのいずれか１項に記載の半導体記憶装置において、
前記基板上における前記メモリ領域とは異なる領域に、周辺トランジスタを含む論理回路領域をさらに備えており、
前記周辺トランジスタのゲート電極の材料は、前記メモリ素子のゲート電極の材料と同一である、半導体記憶装置。
【請求項１４】
半導体基板上に、電荷保持機能を有するトラップ膜及びマスク絶縁膜をこの順に形成する工程（ａ）と、
前記マスク絶縁膜を選択的に除去して開口部を形成した後、前記開口部を介して前記半導体基板中に不純物を導入することにより、列方向に延伸すると共に各列において複数に分割された複数のビット線拡散層を形成する工程（ｂ）と、
前記工程（ｂ）の後、前記開口部内を第１の埋め込み絶縁膜で埋め込んだ後、前記マスク絶縁膜の上面を露出させる工程（ｃ）と、
前記工程（ｃ）の後、前記マスク絶縁膜を除去すると共に、前記第１の埋め込み絶縁膜における上部の部分を除去する工程（ｄ）と、
前記工程（ｄ）の後、前記半導体基板上に、前記第１の埋め込み絶縁膜を覆うように、導電膜を形成する工程（ｅ）と、
前記導電膜を選択的に除去して、前記トラップ膜の上面の一部及び前記第１の埋め込み絶縁膜の上面の一部を露出させると共に、行方向に延伸する、前記導電膜からなる複数のワード線を形成する工程（ｆ）と、
前記工程（ｆ）の後、前記半導体基板上に、前記ワード線及び前記トラップ膜と前記第１の埋め込み絶縁膜における露出した上面を覆うように、絶縁膜を堆積した後、エッチバックすることにより、前記ワード線の側面に残存する前記絶縁膜からなる側壁絶縁膜が、隣り合う前記ワード線間を埋め込んでなる第２の埋め込み絶縁膜を形成する工程（ｇ）と、
前記工程（ｇ）の後、各列における複数の前記ビット線拡散層同士を分割するビット線コンタクト拡散層形成領域を露出する開口部を有するマスクパターンを用いたエッチングにより、前記ビット線コンタクト拡散層形成領域に隣り合って配置された前記ワード線において、当該ワード線に形成された前記側壁絶縁膜のうち前記ビット線コンタクト拡散層形成領域側に形成された側壁絶縁膜の側壁膜厚を減少させると共に、前記ビット線コンタクト拡散層形成領域に露出した前記トラップ膜を除去して前記半導体基板を露出させる工程（ｈ）と、
前記工程（ｈ）の後、前記半導体基板の露出した部分に不純物を導入することにより、前記ビット線コンタクト拡散層形成領域にビット線コンタクト拡散層を形成する工程（ｉ）とを備える、半導体記憶装置の製造方法。
【請求項１５】
請求項１４に記載の半導体記憶装置の製造方法において、
前記導電膜は、多結晶シリコン膜、非結晶シリコン膜、金属膜、多結晶シリコン膜とシリサイド膜との積層膜、及び、非結晶シリコン膜とシリサイド膜との積層膜からなる群のうちから選択されるいずれか１つである、半導体記憶装置の製造方法。
【請求項１６】
半導体基板上に、電荷保持機能を有するトラップ膜、第１の導電膜及びマスク絶縁膜をこの順に形成する工程（ａ）と、
前記マスク絶縁膜及び前記第１の導電膜を選択的に除去して開口部を形成した後、前記開口部を介して前記半導体基板中に不純物を導入することにより、列方向に延伸すると共に各列において複数に分割された複数のビット線拡散層を形成する工程（ｂ）と、
前記工程（ｂ）の後、前記開口部内を第１の埋め込み絶縁膜で埋め込んだ後、前記マスク絶縁膜の上面を露出させる工程（ｃ）と、
前記工程（ｃ）の後、前記マスク絶縁膜を除去して前記第１の導電膜の上面を露出させると共に、前記第１の埋め込み絶縁膜における上部を除去し、前記第１の埋め込み絶縁膜の高さを前記第１の導電膜の高さと同等にする工程（ｄ）と、
前記工程（ｄ）の後、前記半導体基板上に、上面が露出した前記第１の導電膜上及び前記第１の埋め込み絶縁膜上を覆うように第２の導電膜を形成する工程（ｅ）と、
前記第１の導電膜及び前記第２の導電膜を選択的に除去し、前記トラップ膜の上面の一部及び前記第１の埋め込み絶縁膜の上面の一部を露出させると共に、行方向に延伸する、前記第２の導電膜からなる複数のワード線を形成する工程（ｆ）と、
前記工程（ｆ）の後、前記半導体基板上に、前記ワード線及び前記トラップ膜と前記第１の埋め込み絶縁膜における露出した上面を覆うように、絶縁膜を堆積した後、エッチバックすることにより、前記ワード線の側面に残存する前記絶縁膜からなる側壁絶縁膜が、隣り合う前記ワード線間を埋め込んでなる第２の埋め込み絶縁膜を形成する工程（ｇ）と、
前記工程（ｇ）の後、各列における複数の前記ビット線拡散層同士を分割するビット線コンタクト拡散層形成領域を露出する開口部を有するマスクパターンを用いたエッチングにより、前記ビット線コンタクト拡散層形成領域に隣り合って配置された前記ワード線において、当該ワード線に形成された前記側壁絶縁膜のうち前記ビット線コンタクト拡散層形成領域側に形成された前記側壁絶縁膜の側壁膜厚を減少させると共に、前記ビット線コンタクト拡散層形成領域に露出した前記トラップ膜を除去して前記半導体基板を露出させる工程（ｈ）と、
前記工程（ｈ）の後、前記半導体基板の露出した部分に不純物を導入することにより、前記ビット線コンタクト拡散層形成領域にビット線コンタクト拡散層を形成する工程（ｉ）とを備える、半導体記憶装置の製造方法。
【請求項１７】
請求項１６に記載の半導体記憶装置の製造方法において、
前記第２の導電膜は、多結晶シリコン膜、非結晶シリコン膜、金属膜、多結晶シリコン膜とシリサイド膜との積層膜、及び、非結晶シリコン膜とシリサイド膜との積層膜からなる群のうちから選択されるいずれか１つである、半導体記憶装置の製造方法。
【請求項１８】
請求項１４〜１７のうちのいずれか１項に記載の半導体記憶装置の製造方法において、
前記工程（ｂ）は、前記ビット線拡散層を形成する領域上の前記トラップ膜を残存させた状態で、前記トラップ膜を介して、前記半導体基板中に前記不純物を導入する工程を含む、半導体記憶装置の製造方法。
【請求項１９】
請求項１４〜１７のうちのいずれか１項に記載の半導体記憶装置の製造方法において、
前記工程（ｂ）は、前記ビット線拡散層を形成する領域上の前記トラップ膜を除去した状態で、前記半導体基板中に前記不純物を直接導入する工程を含む、半導体記憶装置の製造方法。
【請求項２０】
半導体基板上に、トンネル膜、第１の導電膜及びマスク絶縁膜をこの順に形成する工程（ａ）と、
前記マスク絶縁膜及び前記第１の導電膜を選択的に除去して開口部を形成した後、前記開口部を介して前記半導体基板中に不純物を導入することにより、列方向に延伸すると共に各列において複数に分割された複数のビット線拡散層を形成する工程（ｂ）と、
前記工程（ｂ）の後、前記開口部内を第１の埋め込み絶縁膜で埋め込んだ後、前記マスク絶縁膜の上面を露出させる工程（ｃ）と、
前記工程（ｃ）の後、前記マスク絶縁膜を除去して前記第１の導電膜の上面を露出させると共に、前記第１の埋め込み絶縁膜の上部を除去することにより、前記第１の埋め込み絶縁膜の高さを前記第１の導電膜の高さと同等にする工程（ｄ）と、
前記工程（ｄ）の後、前記半導体基板上に、上面が露出した前記第１の導電膜上及び前記第１の埋め込み絶縁膜上を覆うように、電極間絶縁膜及び第２の導電膜をこの順に形成する工程（ｅ）と、
前記第１の導電膜、前記電極間絶縁膜、及び前記第２の導電膜を選択的に除去して、前記トンネル膜の上面の一部及び前記第１の埋め込み絶縁膜の上面の一部を露出させると共に、行方向に延伸する、前記第２の導電膜からなる複数のワード線を形成する工程（ｆ）と、
前記工程（ｆ）の後、前記半導体基板上に、前記ワード線、並びに前記トンネル膜及び前記第１の埋め込み絶縁膜における露出した上面を覆うように、絶縁膜を堆積した後、エッチバックすることにより、前記ワード線の側面に残存する前記絶縁膜からなる側壁絶縁膜が、隣り合う前記ワード線間を埋め込んでなる第２の埋め込み絶縁膜を形成する工程（ｇ）と、
前記工程（ｇ）の後、各列における複数の前記ビット線拡散層同士を分割するビット線コンタクト拡散層形成領域を露出する開口部を有するマスクパターンを用いたエッチングにより、前記ビット線コンタクト拡散層形成領域に隣り合って配置された前記ワード線において、当該ワード線に形成された前記側壁絶縁膜のうち前記ビット線コンタクト拡散層形成領域側に形成された側壁絶縁膜の側壁膜厚を減少させると共に、前記ビット線コンタクト拡散層形成領域に露出した前記トンネル膜を除去して前記半導体基板を露出させる工程（ｈ）と、
前記工程（ｈ）の後、前記半導体基板の露出した部分に不純物を導入することにより、前記ビット線コンタクト拡散層形成領域にビット線コンタクト拡散層を形成する工程（ｉ）とを備える、半導体記憶装置の製造方法。
【請求項２１】
請求項２０に記載の半導体記憶装置の製造方法において、
前記第２の導電膜は、多結晶シリコン膜、非結晶シリコン膜、金属膜、多結晶シリコン膜とシリサイド膜との積層膜、及び、非結晶シリコン膜とシリサイド膜との積層膜からなる群のうちから選択されるいずれか１つである、半導体記憶装置の製造方法。
【請求項２２】
請求項２０又は２１に記載の半導体記憶装置の製造方法において、
前記工程（ｂ）は、前記ビット線拡散層を形成する領域上の前記トラップ膜を残存させた状態で、前記トラップ膜を介して、前記半導体基板中に前記不純物を導入する工程を含む、半導体記憶装置の製造方法。
【請求項２３】
請求項２０又は２１に記載の半導体記憶装置の製造方法において、
前記工程（ｂ）は、前記ビット線拡散層を形成する領域上の前記トラップ膜を除去した状態で、前記半導体基板中に前記不純物を直接導入する工程を含む、半導体記憶装置の製造方法。
【請求項２４】
請求項１４〜２３のうちのいずれか１項に記載の半導体記憶装置の製造方法において、
前記工程（ｉ）の後、前記ワード線の上面及び前記ビット線コンタクト拡散層の上面をシリサイド化する工程をさらに備える、半導体記憶装置の製造方法。
【請求項２５】
請求項１４〜２３のうちのいずれか１項に記載の半導体記憶装置の製造方法において、
前記工程（ｇ）は、前記ワード線の高さと前記第２の埋め込み絶縁膜の高さとの差が１００ｎｍ以下になるように、前記エッチバックを行う、半導体記憶装置の製造方法。
【請求項２６】
半導体基板上における互いに区画された領域に形成されたメモリ素子形成領域及び論理回路形成領域に、電荷保持機能を有するトラップ膜を形成する工程（ａ）と、
前記論理回路形成領域上の前記トラップ膜を除去する工程（ｂ）と、
前記工程（ｂ）の後、前記論理回路形成領域上にゲート絶縁膜を形成する工程（ｃ）と、
前記メモリ素子形成領域において、前記トラップ膜上にマスク絶縁膜を形成する工程（ｄ）と、
前記メモリ素子形成領域において、前記マスク絶縁膜を選択的に除去して開口部を形成した後、前記開口部を介して前記半導体基板中に不純物を導入することにより、列方向に延伸すると共に各列において複数に分割された複数のビット線拡散層を形成する工程（ｅ）と、
前記メモリ素子形成領域において、前記開口部内を第１の埋め込み絶縁膜で埋め込んだ後、前記マスク絶縁膜の上面を露出させる工程（ｆ）と、
前記工程（ｆ）の後、前記メモリ素子形成領域において、前記マスク絶縁膜を除去すると共に、前記第１の埋め込み絶縁膜における上部の部分を除去する工程（ｇ）と、
前記工程（ｇ）の後、前記メモリ素子形成領域では、前記第１の埋め込み絶縁膜を覆う一方で、前記論理回路形成領域では、前記ゲート絶縁膜を覆うように、導電膜を形成する工程（ｈ）と、
前記導電膜を選択的に除去することにより、前記メモリ素子形成領域では、前記トラップ膜の上面の一部及び前記第１の埋め込み絶縁膜の上面の一部を露出させると共に、行方向に延伸する、前記導電膜からなる複数のワード線を形成する一方で、前記論理回路形成領域では、前記導電膜からなるゲート電極を形成する工程（ｉ）と、
前記工程（ｉ）の後、前記半導体基板上に、前記メモリ素子形成領域では、前記ワード線、並びに前記トラップ膜及び前記第１の埋め込み絶縁膜における露出した上面を覆う一方で、前記論理回路形成領域では、前記ゲート電極を覆うように、絶縁膜を堆積した後、エッチバックすることにより、前記メモリ素子形成領域では、前記ワード線の側面に残存する前記絶縁膜からなる第１の側壁絶縁膜が、隣り合う前記ワード線間を埋め込んでなる第２の埋め込み絶縁膜を形成する一方で、前記論理回路形成領域では、前記ゲート電極の側面に残存する前記絶縁膜からなる第２の側壁絶縁膜を形成する工程（ｊ）と、
前記工程（ｊ）の後、前記メモリ素子形成領域では、各列における複数の前記ビット線拡散層同士を分割するビット線コンタクト拡散層形成領域を露出する開口部を有するマスクパターンを用いたエッチングにより、前記ビット線コンタクト拡散層形成領域に隣り合って配置された前記ワード線において、当該ワード線に形成された前記第１の側壁絶縁膜のうち前記ビット線コンタクト拡散層形成領域側に形成された前記第１の側壁絶縁膜の側壁膜厚を減少させると共に、前記ビット線コンタクト拡散層形成領域に露出した前記トラップ膜を除去して前記半導体基板を露出させる工程（ｋ）と、
前記工程（ｋ）の後、前記メモリ素子形成領域において、前記半導体基板の露出した部分に不純物を導入することにより、前記ビット線コンタクト拡散層形成領域にビット線コンタクト拡散層を形成する工程（ｌ）とを備える、半導体記憶装置の製造方法。
【請求項２７】
半導体基板上における互いに区画された領域に形成されたメモリ素子形成領域及び論理回路形成領域に、電荷保持機能を有するトラップ膜を形成する工程（ａ）と、
前記論理回路形成領域上の前記トラップ膜を除去する工程（ｂ）と、
前記工程（ｂ）の後、前記論理回路形成領域上にゲート絶縁膜を形成する工程（ｃ）と、
前記メモリ素子形成領域における前記トラップ膜上及び前記論理回路形成領域における前記ゲート絶縁膜上に第１の導電膜を形成する工程（ｄ）と、
前記メモリ素子形成領域において、前記第１の導電膜上にマスク絶縁膜を形成する工程（ｅ）と、
前記メモリ素子形成領域において、前記マスク絶縁膜及び前記第１の導電膜を選択的に除去して開口部を形成した後、前記開口部を介して前記半導体基板中に不純物を導入することにより、列方向に延伸すると共に各列において複数に分割された複数のビット線拡散層を形成する工程（ｆ）と、
前記メモリ素子形成領域において、前記開口部内を第１の埋め込み絶縁膜で埋め込んだ後、前記マスク絶縁膜の上面を露出させる工程（ｇ）と、
前記工程（ｇ）の後、前記メモリ素子形成領域において、前記マスク絶縁膜を除去して前記第１の導電膜の上面を露出させると共に、前記第１の埋め込み絶縁膜における上部の部分を除去することにより、前記第１の埋め込み絶縁膜の高さを前記第１の導電膜の高さと同等にする工程（ｈ）と、
前記工程（ｈ）の後、前記メモリ素子形成領域では、上面が露出した前記第１の導電膜上及び前記第１の埋め込み絶縁膜上を覆い、前記論理回路形成領域では、前記第１の導電膜を覆うように、第２の導電膜を形成する工程（ｉ）と、
前記第２の導電膜を選択的に除去することにより、前記メモリ素子形成領域では、前記トラップ膜の上面の一部及び前記第１の埋め込み絶縁膜の上面の一部を露出させると共に、行方向に延伸する、前記第２の導電膜からなる複数のワード線を形成する一方で、前記論理回路形成領域では、前記第１の導電膜及び前記第２の導電膜からなるゲート電極を形成する工程（ｊ）と、
前記工程（ｊ）の後、前記半導体基板上に、前記メモリ素子形成領域では、前記ワード線、並びに前記トラップ膜及び前記第１の埋め込み絶縁膜における露出した上面を覆う一方で、前記論理回路形成領域では、前記ゲート電極を覆うように、絶縁膜を堆積した後、エッチバックすることにより、前記メモリ素子形成領域では、前記ワード線の側面に残存する前記絶縁膜からなる第１の側壁絶縁膜が、隣り合う前記ワード線間を埋め込んでなる第２の埋め込み絶縁膜を形成する一方で、前記論理回路形成領域では、前記ゲート電極の側面に残存する前記絶縁膜からなる第２の側壁絶縁膜を形成する工程（ｋ）と、
前記工程（ｋ）の後、前記メモリ素子形成領域では、各列における複数の前記ビット線拡散層同士を分割するビット線コンタクト拡散層形成領域を露出する開口部を有するマスクパターンを用いたエッチングにより、前記ビット線コンタクト拡散層形成領域に隣り合って配置された前記ワード線において、当該ワード線に形成された前記第１の側壁絶縁膜のうち前記ビット線コンタクト拡散層形成領域側に形成された前記第１の側壁絶縁膜の側壁膜厚を減少させると共に、前記ビット線コンタクト拡散層形成領域に露出した前記トラップ膜を除去して前記半導体基板を露出する工程（ｌ）と、
前記工程（ｌ）の後、前記メモリ素子形成領域において、前記半導体基板の露出した部分に不純物を導入することにより、前記ビット線コンタクト拡散層形成領域にビット線コンタクト拡散層を形成する工程（ｍ）とを備える、半導体記憶装置の製造方法。
【請求項２８】
半導体基板上における互いに区画された領域に形成されたメモリ素子形成領域及び論理回路形成領域に、電荷保持機能を有するトラップを形成する工程（ａ）と、
前記論理回路形成領域上の前記トンネル膜を除去する工程（ｂ）と、
前記工程（ｂ）の後、前記論理回路形成領域上にゲート絶縁膜を形成する工程（ｃ）と、
前記メモリ素子形成領域における前記トンネル膜上及び前記論理回路形成領域における前記ゲート絶縁膜上に第１の導電膜を形成する工程（ｄ）と、
前記メモリ素子形成領域において、前記第１の導電膜上にマスク絶縁膜を形成する工程（ｅ）と、
前記メモリ素子形成領域において、前記マスク絶縁膜及び前記第１の導電膜を選択的に除去して開口部を形成した後、前記開口部を介して前記半導体基板中に不純物を導入することにより、列方向に延伸すると共に各列において複数に分割された複数のビット線拡散層を形成する工程（ｆ）と、
前記メモリ素子形成領域において、前記開口部内を第１の埋め込み絶縁膜で埋め込んだ後、前記マスク絶縁膜の上面を露出させる工程（ｇ）と、
前記工程（ｇ）の後、前記メモリ素子形成領域において、前記マスク絶縁膜を除去して前記第１の導電膜の上面を露出させると共に、前記第１の埋め込み絶縁膜における上部の部分を除去することにより、前記第１の埋め込み絶縁膜の高さを前記第１の導電膜の高さと同等にする工程（ｈ）と、
前記工程（ｈ）の後、前記メモリ素子形成領域上及び前記論理回路形成領域上に電極間絶縁膜を形成した後、前記論理回路形成領域上の前記電極間絶縁膜を除去する工程（ｉ）と、
前記工程（ｉ）の後、前記メモリ素子形成領域では、前記電極間絶縁膜を覆う一方で、前記論理回路形成領域では、前記第１の導電膜を覆うように、第２の導電膜を形成する工程（ｊ）と、
前記第２の導電膜を選択的に除去することにより、前記メモリ素子形成領域では、前記トラップ膜の上面の一部及び前記第１の埋め込み絶縁膜の上面の一部を露出させると共に、行方向に延伸する、前記第２の導電膜からなる複数のワード線を形成する一方で、前記論理回路形成領域では、前記第１の導電膜及び前記第２の導電膜からなるゲート電極を形成する工程（ｋ）と、
前記工程（ｋ）の後、前記半導体基板上に、前記メモリ素子形成領域では、前記ワード線、並びに前記トラップ膜及び前記第１の埋め込み絶縁膜における露出した上面を覆う一方で、前記論理回路形成領域では、前記ゲート電極を覆うように、絶縁膜を堆積した後、エッチバックすることにより、前記メモリ素子形成領域では、前記ワード線の側面に残存する前記絶縁膜からなる第１の側壁絶縁膜が、隣り合う前記ワード線間を埋め込んでなる第２の埋め込み絶縁膜を形成する一方で、前記論理回路形成領域では、前記ゲート電極の側面に残存する前記絶縁膜からなる第２の側壁絶縁膜を形成する工程（ｌ）と、
前記工程（ｌ）の後、前記メモリ素子形成領域では、各列における複数の前記ビット線拡散層同士を分割するビット線コンタクト拡散層形成領域を露出する開口部を有するマスクパターンを用いたエッチングにより、前記ビット線コンタクト拡散層形成領域に隣り合って配置された前記ワード線において、当該ワード線に形成された前記第１の側壁絶縁膜のうち前記ビット線コンタクト拡散層形成領域側に形成された前記第１の側壁絶縁膜の側壁膜厚を減少させると共に、前記ビット線コンタクト拡散層形成領域に露出した前記トラップ膜を除去して前記半導体基板を露出させる工程（ｍ）と、
前記工程（ｍ）の後、前記メモリ素子形成領域において、前記半導体基板の露出した部分に不純物を導入することにより、前記ビット線コンタクト拡散層形成領域にビット線コンタクト拡散層を形成する工程（ｎ）とを備える、半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法、特に、ビット線コンタクト部を介してビット線拡散層と上部のビット線とを電気的に接続する構造を備えた不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、種々の形態の不揮発性半導体記憶装置が提案されている。例えば、拡散層からなるビット線とポリシリコン等の導電層からなるワード線とが交差する形で配置され、トラップ膜に電荷を蓄積する不揮発性半導体記憶素子は、容易に高集積化が可能であるため注目されている（例えば、特許文献１参照）。
【０００３】
以下、従来の不揮発性半導体記憶装置及びその製造方法について説明する。
【０００４】
従来の不揮発性半導体記憶装置の構造は、図３８に示す平面図及び図３９（ａ）〜（ｅ）の断面図に示されている。
【０００５】
ここで、図３９における（ａ）は図３８の１００ａ１−１００ａ２線における断面図であり、（ｂ）は図３８の１００ｂ１−１００ｂ２線における断面図であり、（ｃ）は図３８の１００ｃ１−１００ｃ２線における断面図であり、（ｄ）は図３８の１００ｄ１−１００ｄ２線における断面図であり、（ｅ）は図３８の１００ｅ１−１００ｅ２線における断面図である。
【０００６】
上記従来の不揮発性半導体記憶装置の構造を実現するその製造方法について、その製造工程順に図４０（ａ）〜（ｅ）、図４１（ａ）〜（ｅ）、図４２（ａ）〜（ｄ）、図４３（ａ）〜（ｄ）、図４４（ａ）〜（ｄ）、並びに、図４５（ａ）及び（ｂ）を参照しながら説明する。なお、以下の説明では、各工程においてポイントとなる部分の断面図について説明する。
【０００７】
まず、図４０（ａ）（図３８の１００ｄ１−１００ｄ２線の断面図）に示すように、シリコンからなる半導体基板１０１の主面上に、例えば厚さが８０ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜１０２Ａを形成し、続いてレジスト膜１０３を堆積し、フォトリソグラフィにより開口部を形成する。
【０００８】
次に、図４０（ｂ）（図３８の１００ｄ１−１００ｄ２線の断面図）に示すように、開口部の、マスク形成膜１０２Ａをエッチングし、レジスト膜１０３を除去した後、続いて半導体基板１０１をエッチングしてマスク膜１０２の開口部に溝を形成する。
【０００９】
次に、図４０（ｃ）（図３８の１００ｄ１−１００ｄ２線の断面図）に示すように、この溝部に酸化シリコン等の絶縁膜を充填し、ＣＭＰ法にて、充填した酸化シリコンを平坦化させて、ＳＴＩ等からなる素子分離領域１０４を形成する。この際、素子分離領域１０４の表面の高さは、ＣＭＰによる平坦化により当初はマスク膜１０２と同じになっているため、あらかじめ、ウェットエッチング等の手法により、半導体基板１の表面より低くならないように調整しておく。この高さの調整は、後の工程のエッチング加工を簡便にするためであり、一般に良く用いられる手法である。
【００１０】
次に、図４０（ｄ）（図３８の１００ｄ１−１００ｄ２線の断面図）に示すように、全面にわたって、トラップ膜１０６を堆積し、続いて、例えば窒化シリコンからなるマスク形成膜１０７Ａを堆積し、続いて、マスク形成膜１０７Ａの上にレジスト膜１０８を塗布する。
【００１１】
次に、図４０（ｅ）（図３８の１００ｂ１−１００ｂ２線の断面図）に示すように、リソグラフィ法により、レジスト膜１０８に以降の工程でソース・ドレイン領域１０５を形成する領域を開口する開口パターンを形成する。
【００１２】
次に、図４１（ａ）（図３８の１００ｂ１−１００ｂ２線の断面図）に示すように、レジスト膜１０８をマスクとして、マスク形成膜１０７Ａに対してドライエッチングを行うことにより、マスク形成膜１０７Ａからソース・ドレイン領域１０５を形成するための開口部を有するマスク膜１０７を形成する。その後、パターン化されたマスク膜１０７の開口部下のトラップ膜１０６を除去する。
【００１３】
次に、図４１（ｂ）（図３８の１００ｂ１−１００ｂ２線の断面図）に示すように、マスク膜１０７を用いて、例えばｎ型の不純物である砒素のイオン注入を行って、ｎ型不純物拡散層からなるソース・ドレイン領域１０５を形成する。このソース・ドレイン領域１０５はビット線拡散層１０５として機能する。
【００１４】
次に、図４１（ｃ）（図３８の１００ｂ１−１００ｂ２線の断面図）に示すように、マスク膜１０７の開口部を埋め込むように、例えば酸化シリコンからなる絶縁膜１０９Ａを堆積する。
【００１５】
次に、図４１（ｄ）（図３８の１００ｂ１−１００ｂ２線の断面図）に示すように、マスク膜１０２の開口部に充填された部分以外の酸化シリコン膜１０９Ａを選択的に除去する。
【００１６】
次に、図４１（ｅ）（図３８の１００ｂ１−１００ｂ２線の断面図）に示すように、マスク膜２のみを選択的に除去し、トラップ膜１０６を露出させると共に、絶縁膜１０９Ａの上部をエッチングしてビット線埋め込み酸化膜１０９を形成する。ここで、ビット線埋め込み酸化膜１０９の半導体基板１０１からの高さを調整するため、マスク膜１０７の選択除去の前又は後にウェットエッチング法又はエッチバック法により、ビット線埋め込み酸化膜１０９の半導体基板１０１からの高さを低く調整する。この高さ調整は素子分離と同様に後の工程のエッチング加工を簡便にするために実施する。
【００１７】
次に、図４２（ａ）（図３８の１００ｄ１−１００ｄ２線の断面図）及び（ｂ）（図３８の１００ｅ１−１００ｅ２線の断面図）に示すように、ワード線（ゲート電極）として機能する多結晶シリコン膜からなる導電膜１１０Ａを堆積する。
【００１８】
次に、図４２（ｃ）（図３８の１００ｄ１−１００ｄ２線の断面図）及び（ｄ）（図３８の１００ｅ１−１００ｅ２線の断面図）に示すように、レジスト膜を塗布した後にリソグラフィ法により、互いに間隔をおいて配置されたソース・ドレイン形成領域１０５と交差する方向にワード線を形成するためのレジストパターン１０８を形成する。
【００１９】
次に、図４３（ａ）（図３８の１００ｄ１−１００ｄ２線の断面図）及び（ｂ）（図３８の１００ｅ１−１００ｅ２線の断面図）に示すように、レジストパターン１０８をマスク膜として、ドライエッチングにて多結晶シリコン膜からなる導電膜１１０Ａの所定領域を開口し、ゲート電極１１０を形成して開口部のトラップ膜１０６を露出させる。
【００２０】
次に、図４３（ｃ）（図３８の１００ｄ１−１００ｄ２線の断面図）及び（ｄ）（図３８の１００ｅ１−１００ｅ２線の断面図）に示すように、ワード線（ゲート電極）１１０間の開口部を充填するように、絶縁膜を堆積し、エッチバック法にてゲート電極１１０間の絶縁膜を残したままゲート電極１１０の上面部の絶縁膜１０９を除去して、埋め込み充填絶縁膜１１１を形成する。なお、ビット線コンタクト部１１３は、一定ワード線数間に配置され、ビット線の裏打ち配線となる上部のビット線とビット線拡散層１０５とを電気的に接続するビット線の裏打ちコンタクト領域として作用する。また、上記ワード線において、ビット線コンタクト部１１３に最近接のワード線はメモリセルトランジスタとして寄与しないダミーワード線となる。
【００２１】
次に、図４４（ａ）（図３８の１００ｄ１−１００ｄ２線の断面図）及び（ｂ）（図３８の１００ｅ１−１００ｅ２線の断面図）に示すように、ビット線コンタクト部１１３を開口するマスク膜１２４を用いて、例えばｎ型の不純物である砒素のイオン注入を行って、ｎ型不純物拡散層からなるビット線コンタクト領域の高濃度不純物拡散層１２５を形成する。
【００２２】
次に、図４４（ｃ）（図３８の１００ｄ１−１００ｄ２線の断面図）及び（ｄ）（図３８の１００ｅ１−１００ｅ２線の断面図）に示すように、例えば真空蒸着法等により、半導体基板１０１の上に全面にわたって、コバルト又はニッケル等からなる金属膜を堆積し、その後、熱処理を施すことにより、ゲート電極１１０の上部及びビット線コンタクト領域１２５の上部に金属シリサイド層１２３を形成する。その後、半導体基板１０１上の全体に層間絶縁膜１１２を堆積する。
【００２３】
次に、図４５（ａ）に示すように、層間絶縁膜１１２に、ビット線コンタクト領域の高濃度不純物拡散層１２５上の金属シリサイド層１２３を露出する接続孔を開口し、層間絶縁膜１１２の上に、例えば  タングステン、タングステン化合物、チタン、若しくは窒化チタンなどのチタン化合物などの金属単層膜又は積層膜からなる導電膜を、各接続孔が埋まるように全面的に堆積してビット線コンタクト領域の高濃度不純物拡散層１２５に接続するビット線コンタクト１１４を形成する。
【００２４】
次に、図４５（ｂ）に示すように、導電膜１１５Ａを堆積し、各ビット線コンタクト領域の高濃度不純物拡散層１２５が相互に接続されるようにパターニングして、導電膜１１５Ａからビット線１１５を形成する。
【００２５】
上記従来の技術から更なる微細化及び高集積化を図る場合、ワード線ピッチの縮小を実施するだけでなく、ビット線コンタクト部１１３の縮小も行う必要がある。しかしながら、上記従来技術を使用した場合において、ビット線コンタクト部１１３の縮小は、電気抵抗の低減化という観点から困難であり、必然的にコンタクト部にも金属シリサイドを用いて抵抗低減を行うという技術が必要になる。
【００２６】
このビット線コンタクト部１１３の金属シリサイド化を行う手法として、図４３（ｃ）及び（ｄ）の段階で、サイドウォール形成時のオーバーエッチングを適切に制御することによって、ビット線コンタクト部１１３のトラップ膜１０６のみを除去してシリサイド化するという技術が提案されている（非特許文献１参照）。
【００２７】
また、コンタクト部の縮小のみを目的とした構造としては、例えば、ゲート電極の側壁に対してコンタクト部の径を大きく開口し、自己整合的にコンタクトを開口させた構造となる半導体記憶素子が提案されている（特許文献２参照）。
【００２８】
この特許文献２では、メモリセルのゲート電極上に絶縁膜を残すように形成した後に、シリコン基板上のコンタクト部の幅よりも大きな径のコンタクト穴を開口し、側壁及びゲート電極上の絶縁膜を適度に残存させることによる自己整合型コンタクト形成技術を用いている。この構造にすることにより、ゲート電極間の幅が狭くても、メモリセル部分には特に影響を及ぼさず、ソース・ドレイン部とコンタクトが形成でき、メモリセル面積の縮小が可能である。
【特許文献１】米国公開特許第２００６／０２１４２１８号公報
【特許文献２】日本国公開特許２００１−１２７１７４号公報
【非特許文献１】R. Koval et.al「Flash ETOX Virtual Ground Architecture：A Future Scaling Direction」 2005 Symposium on VLSI Technology 11B-1
【発明の開示】
【発明が解決しようとする課題】
【００２９】
しかしながら、上記非特許文献１で提案された技術において、更なるビット線コンタクト部１１３の縮小を行う際には、以下の問題点が生じる。
【００３０】
ビット線コンタクト部１１３に隣接するダミーワード線の横に形成される側壁部がビット線コンタクト部側に張り出すため、トラップ膜１０６を除去するためには、実際のトラップ膜の膜厚相当時間よりも更にオーバーエッチングを過剰に行う必要があるが、オーバーエッチングを過剰に行うことにより、埋め込み充填を行った埋め込み材料が相当量除去されてしまい、ワード線間に大きな凹凸が発生する。
【００３１】
以下、非特許文献１に示された従来の不揮発性半導体記憶装置及びその製造方法における新たな課題について説明する。
【００３２】
従来の不揮発性半導体記憶装置のメモリセルアレイにおけるビット線コンタクト部１１３が縮小された構造は、図４６に示す平面図及び図４７（ａ）〜（ｄ）並びに図４８（ａ）及び（ｂ）の断面図に示されている。
【００３３】
ここで、図４７（ａ）は、図４６の１００ａ１−１００ａ２線における断面図であり、（ｂ）は、図４６の１００ｂ１−１００ｂ２線における断面図であり、（ｃ）は、図４６の１００ｃ１−１００ｃ２線における断面図であり、（ｄ）は、図４６の１００ｄ１−１００ｄ２線における断面図である。また、図４８（ａ）は、図４６の１００ｅ１−１００ｅ２線における断面図であり、（ｂ）は、図４８（ａ）の領域Ａの拡大図である。
【００３４】
上記従来の不揮発性半導体記憶装置のメモリセルアレイにおけるビット線コンタクト部１１３が縮小された構造である場合の製造方法について、図４６に示す平面図及び図４７（ａ）〜（ｄ）並びに図４８（ａ）及び（ｂ）に示す断面図を用いて説明する。
【００３５】
まず、図４９（ａ）（図４６の１００ｄ１−１００ｄ２線の断面図）に示すように、シリコンからなる半導体基板１００の主面上に、例えば厚さが８０ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜１０２Ａを形成し、続いてレジスト膜１０３を堆積し、フォトリソグラフィにより開口部を形成する。
【００３６】
次に、図４９（ｂ）（図４６の１００ｄ１−１００ｄ２線の断面図）に示すように、レジスト開口部下のマスク形成膜１０２Ａをエッチングしてマスク膜１０２を開口し、レジストを除去した後、マスク膜１０２の開口部下の半導体基板１をエッチングして溝部を形成する。
【００３７】
次に、図４９（ｃ）（図４６の１００ｄ１−１００ｄ２線の断面図）に示すように、この溝部内に酸化シリコン等の絶縁膜を充填し、ＣＭＰ法にて充填した酸化シリコンを平坦化させて、ＳＴＩ等からなる素子分離領域１０４を形成する。この際、素子分離領域１０４の表面の高さは、ＣＭＰによる平坦化により当初はマスク膜１０２と同じになっているため、あらかじめ、ウェットエッチング等の手法により、半導体基板１０１の表面より低くならない様に調整しておく。この高さ調整は、後の工程のエッチング加工を簡便にするためであり、一般に良く用いられる手法である。
【００３８】
次に、図４９（ｄ）（図４６の１００ｄ１−１００ｄ２線の断面図）に示すように、全面にわたって、トラップ膜１０６を堆積し、次に、例えば窒化シリコンからなるマスク形成膜１０７Ａを堆積し、続いてマスク形成膜１０７Ａの上にレジスト膜１０８を塗布する。
【００３９】
次に、図４９（ｅ）（図４６の１００ｂ１−１００ｂ２線の断面図）に示すように、リソグラフィ法により、レジスト膜１０８に以降の工程でソース・ドレイン領域１０５を形成する領域を開口する開口パターンを形成する。
【００４０】
次に、図５０（ａ）（図４６の１００ｂ１−１００ｂ２線の断面図）に示すように、レジスト膜１０８をマスクとして、マスク形成膜１０７Ａに対してドライエッチングを行うことにより、マスク形成膜１０７Ａからソース・ドレイン領域１０５を形成するための開口部を有するマスク膜１０７を形成する。その後、パターン化されたマスク膜１０７の開口部下のトラップ膜１０６を除去する。
【００４１】
次に、図５０（ｂ）（図４６の１００ｂ１−１００ｂ２線の断面図）に示すように、マスク膜１０７を用いて、例えばｎ型の不純物である砒素のイオン注入を行って、ｎ型不純物拡散層からなるソース・ドレイン領域１０５を形成する。このソース・ドレイン領域１０５はビット線拡散層１０５として機能する。
【００４２】
次に、図５０（ｃ）（図４６の１００ｂ１−１００ｂ２線の断面図）に示すように、マスク膜１０７の開口部を埋め込むように、例えば酸化シリコンからなる絶縁膜１０９Ａを堆積する。
【００４３】
次に、図５０（ｄ）（図４６の１００ｂ１−１００ｂ２線の断面図）に示すように、マスク膜１０７の開口部に充填された部分以外の酸化シリコン膜１０９Ａを選択的に除去する。
【００４４】
次に、図５１（ａ）（図４６の１００ｂ１−１００ｂ２線の断面図）及び（ｂ）（図４６の１００ｂ１−１００ｂ２線の断面図）に示すように、マスク膜１０７のみを選択的に除去し、トラップ膜１０６を露出させると共に、絶縁膜１０９Ａの上部をエッチングしてビット線埋め込み酸化膜１０９を形成する。ここで、ビット線埋め込み酸化膜１０９の半導体基板１０１からの高さを調整するため、マスク膜１０７の選択除去の前又は後にウェットエッチング法又はエッチバック法により、ビット線埋め込み酸化膜１０９の半導体基板１０１からの高さを低く調整する。この高さ調整は素子分離と同様に後の工程のエッチング加工を簡便にするために実施する。
【００４５】
次に、図５１（ｃ）（図４６の１００ｄ１−１００ｄ２線の断面図）及び（ｄ）（図４６の１００ｅ１−１００ｅ２線の断面図）に示すように、ワード線（ゲート電極）となる導電膜１１０Ａを堆積する。
【００４６】
次に、図５２（ａ）（図４６の１００ｄ１−１００ｄ２線の断面図）及び（ｂ）（図４６の１００ｅ１−１００ｅ２線の断面図）に示すように、レジスト膜を塗布した後にリソグラフィ法により、互いに間隔をおいて配置されたソース・ドレイン形成領域１０５と交差する方向にワード線を形成するためのレジストパターン１０８を形成する。
【００４７】
次に、図５２（ｃ）（図４６の１００ｄ１−１００ｄ２線の断面図）及び（ｄ）（図４６の１００ｅ１−１００ｅ２線の断面図）に示すように、レジストパターン１０８をマスク膜として、ドライエッチングにて多結晶シリコン膜の所定領域を開口し、ゲート電極１１０を形成して開口部のトラップ膜１０６を露出させる。
【００４８】
次に、図５３（ａ）（図４６の１００ｄ１−１００ｄ２線の断面図）及び（ｂ）（図４６の１００ｅ１−１００ｅ２線の断面図）に示すように、ワード線（ゲート電極）１１０間の開口部を充填するように、絶縁膜を堆積し、エッチバック法にてゲート電極１１０間に絶縁膜を残したままゲート電極１１０の上面上の絶縁膜を除去して、埋め込み充填絶縁膜１１１を形成する。このとき、図５３（ｂ）に示すように、ビット線コンタクト部の中央では、絶縁膜１０９がエッチング除去され、トラップ膜１０６が露出する。
【００４９】
次に、図５３（ｃ）（図４６の１００ｄ１−１００ｄ２線の断面図）及び（ｄ）（図４６の１００ｅ１−１００ｅ２線の断面図）に示すように、ビット線コンタクト部１１３にマスク膜１２４を用いて、例えばｎ型の不純物である砒素のイオン注入を行って、ｎ型不純物拡散層からなるビット線コンタクト領域１２５を形成する。
【００５０】
次に、図５４（ａ）（図４６の１００ｄ１−１００ｄ２線の断面図）及び（ｂ）（図４６の１００ｅ１−１００ｅ２線の断面図）に示すように、例えば真空蒸着法等により、半導体基板１０１の上に全面にわたって、コバルト又はニッケル等からなる金属膜を堆積し、その後、熱処理を施すことにより、ゲート電極１１０の上部及びビット線コンタクト部１１３の上部にそれぞれ金属シリサイド層１２３を形成する。その後、半導体基板１０１上の全体に層間絶縁膜１１２を堆積する。
【００５１】
次に、図５４（ｃ）（図４６の１００ｄ１−１００ｄ２線の断面図）に示すように、ビット線コンタクト１１４を形成する。
【００５２】
次に、図５４（ｄ）（図４６の１００ｅ１−１００ｅ２線の断面図）に示すように、ビット線１１５を形成する。
【００５３】
上記の製造方法を用いた場合、図５３（ａ）及び（ｂ）における工程において、ゲート電極１１０間の埋め込み充填絶縁膜１１１の高さを十分に確保する程度の過小なオーバーエッチ量では、図５３（ｂ）に示す断面図において、ビット線コンタクト部１１３のトラップ膜１０６が完全には除去できず、部分的にトラップ膜１０６が残存する。これにより、後工程でのビット線コンタクト部１１３の高濃度不純物拡散層１２５が不完全に形成されてしまい、ビット線コンタクト部１１３の高濃度不純物拡散層１２５と拡散ビット線１０５との電気的接続が不完全になる。また、高濃度不純物拡散層２５上の金属シリサイド２３の形成も不完全となり、ビット線コンタクト１１４と金属シリサイド１２３との電気的接続が不完全になる。その結果、歩留まりを大きく落とす要因になる。
【００５４】
一方で、図５３（ａ）及び（ｂ）における工程において、トラップ膜１０６を完全に除去できる過大なオーバーエッチ量では、図５５（ａ）（図４６の１００ｄ１−１００ｄ２線の断面図）及び（ｂ）（図４６の１００ｅ１−１００ｅ２線の断面図）に示す断面図のように、ゲート電極１１０間の埋め込み充填絶縁膜１１１が相当量除去されてしまい、ワード線間に激しい凹凸が残ってしまう。この状態でその後の工程を進めると、図５４（ａ）及び（ｂ）における工程で層間絶縁膜１１２を堆積する際に、図５６（ａ）（図４６の１００ｄ１−１００ｄ２線の断面図）及び（ｂ）（図４６の１００ｅ１−１００ｅ２線の断面図）に示す断面図のように、ゲート電極１１０間にボイド１２６が発生してしまう。
【００５５】
従って、トラップ膜１０６の除去と埋め込み充填絶縁膜１１１の残存量を最適化できるエッチング条件に制御する必要があるため、エッチング制御そのものが極めて難しい。
【００５６】
また、上記特許文献２で提案された自己整合型コンタクト形状を適用する技術を用いて、更なるビット線コンタクト部１１３の縮小を行う際には、以下の問題点が生じる。
【００５７】
ゲート電極上に絶縁膜を残存させる手法を適用する場合、ゲート電極の抵抗を低減する方法であるゲート電極形成後の金属シリサイド化が困難であり、あらかじめゲート電極材料としてポリシリコンと例えばタングステンシリサイド膜のような金属シリサイドとの積層膜を採用する必要がある。しかしながら、微細化に伴い、金属シリサイドの抵抗率も上昇し、特に細い配線においてはコバルトやニッケルによるシリサイドの使用が必須になってくるため、この手法における微細化には限界がある。
【００５８】
また、上記特許文献２における半導体記憶装置は、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を想定したものであり、コンタクトを配置する間隔は広くすることができるが、不揮発性半導体記憶素子のように直鎖状にコンタクトを配置する記憶素子の場合は、コンタクト間隔を狭めて配置することになるため、この技術を用いた場合には、コンタクト間の短絡を招くという新たな課題が生じる。
【００５９】
前記に鑑み、本発明の目的は、ビット線コンタクト部１１３のトラップ膜の完全な除去とメモリセル部のゲート電極間の埋め込み充填絶縁膜の十分な残存量確保とを両立できる不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００６０】
上記の目的を達成するために、本発明の一形態の半導体記憶装置は、基板における上部に形成され、列方向に延伸する複数のビット線拡散層と、基板の上に形成され、行方向に延伸する複数のワード線と、隣り合う一対のビット線拡散層、基板上における一対のビット線拡散層間とワード線とに挟まれるように形成されたゲート絶縁膜、及び、ワード線におけるゲート絶縁膜上の部分からなるゲート電極によって構成され、行列状に配置された複数のメモリ素子と、含むメモリ領域を有する半導体記憶装置であって、複数のビット線拡散層の各々は列方向において複数に分割されており、各列における複数のビット線拡散層同士は、基板における上部に形成されたビット線コンタクト拡散層を介して電気的に接続されており、メモリ領域において、隣り合うワード間の領域は、当該隣り合うワード線の側面に形成された側壁絶縁膜同士で埋め込まれており、ビット線コンタクト拡散層に隣り合って配置されたワード線において、当該ワード線に形成された側壁絶縁膜のうちビット線コンタクト拡散層側に形成された側壁絶縁膜の幅は、当該ワード線に形成された側壁絶縁膜のうちビット線コンタクト拡散層側と反対側に形成された側壁絶縁膜の幅よりも狭い。
【００６１】
本発明の一形態の半導体記憶装置において、ゲート電極は、複数のメモリ素子の各々に占有される下層膜と、下層膜の上に形成されたワード線を構成する上層膜とを含む積層膜からなり、ワード線方向において、隣り合う下層膜間におけるビット線拡散層上に形成された埋め込み絶縁膜の上面の高さは、下層膜の上面の高さと同等である。
【００６２】
本発明の一形態の半導体記憶装置において、メモリ素子を構成するゲート絶縁膜は、電荷蓄積機能を有するトラップ膜を含む。
【００６３】
本発明の一形態の半導体記憶装置において、ゲート絶縁膜は、酸化シリコン膜、電荷蓄積機能を有する窒化シリコン、及び酸化シリコンが下からこの順に形成された積層膜からなる。
【００６４】
本発明の一形態の半導体記憶装置において、ゲート電極は、下層膜としての電荷蓄積機能を有する浮遊ゲート電極と、浮遊ゲート電極の上に形成された電極間絶縁膜と、電極間絶縁膜の上に形成され、上層膜としての制御ゲート電極との積層膜からなる。
【００６５】
本発明の一形態の半導体記憶装置において、ビット線拡散層は、基板の導電型と反対導電型の第１の不純物拡散層と、第１の不純物拡散層の周囲に形成され、基板の導電型と同一導電型の第２の不純物拡散層とからなる。
【００６６】
本発明の一形態の半導体記憶装置において、第１の不純物拡散層の不純物濃度は、第２の不純物拡散層の不純物濃度よりも高い。
【００６７】
本発明の一形態の半導体記憶装置において、ゲート電極は、多結晶シリコン又は非結晶シリコンからなる。
【００６８】
本発明の一形態の半導体記憶装置において、ゲート電極の上面上に形成された金属シリサイド層をさらに備えている。
【００６９】
本発明の一形態の半導体記憶装置において、ゲート電極は、金属膜からなる。
【００７０】
本発明の一形態の半導体記憶装置において、ゲート電極を構成する上層膜及び下層膜のうち、少なくとも上層膜は、金属膜からなる。
【００７１】
本発明の一形態の半導体記憶装置において、ビット線コンタクト拡散層の上面上に形成された金属シリサイド層をさらに備えている。
【００７２】
本発明の一形態の半導体記憶装置において、基板上におけるメモリ領域とは異なる領域に、周辺トランジスタを含む論理回路領域をさらに備えており、周辺トランジスタのゲート電極の材料は、メモリ素子のゲート電極の材料と同一である。
【００７３】
本発明の第１の形態の半導体記憶装置の製造方法は、半導体基板上に、電荷保持機能を有するトラップ膜及びマスク絶縁膜をこの順に形成する工程（ａ）と、マスク絶縁膜を選択的に除去して開口部を形成した後、開口部を介して半導体基板中に不純物を導入することにより、列方向に延伸すると共に各列において複数に分割された複数のビット線拡散層を形成する工程（ｂ）と、工程（ｂ）の後、開口部内を第１の埋め込み絶縁膜で埋め込んだ後、マスク絶縁膜の上面を露出させる工程（ｃ）と、工程（ｃ）の後、マスク絶縁膜を除去すると共に、第１の埋め込み絶縁膜における上部の部分を除去する工程（ｄ）と、工程（ｄ）の後、半導体基板上に、第１の埋め込み絶縁膜を覆うように、導電膜を形成する工程（ｅ）と、導電膜を選択的に除去して、トラップ膜の上面の一部及び第１の埋め込み絶縁膜の上面の一部を露出させると共に、行方向に延伸する、導電膜からなる複数のワード線を形成する工程（ｆ）と、工程（ｆ）の後、半導体基板上に、ワード線及びトラップ膜と第１の埋め込み絶縁膜における露出した上面を覆うように、絶縁膜を堆積した後、エッチバックすることにより、ワード線の側面に残存する絶縁膜からなる側壁絶縁膜が、隣り合うワード線間を埋め込んでなる第２の埋め込み絶縁膜を形成する工程（ｇ）と、工程（ｇ）の後、各列における複数のビット線拡散層同士を分割するビット線コンタクト拡散層形成領域を露出する開口部を有するマスクパターンを用いたエッチングにより、ビット線コンタクト拡散層形成領域に隣り合って配置されたワード線において、当該ワード線に形成された側壁絶縁膜のうちビット線コンタクト拡散層形成領域側に形成された側壁絶縁膜の側壁膜厚を減少させると共に、ビット線コンタクト拡散層形成領域に露出したトラップ膜を除去して半導体基板を露出させる工程（ｈ）と、工程（ｈ）の後、半導体基板の露出した部分に不純物を導入することにより、ビット線コンタクト拡散層形成領域にビット線コンタクト拡散層を形成する工程（ｉ）とを備える、半導体記憶装置の製造方法。
【００７４】
本発明の第１の形態の半導体記憶装置の製造方法において、導電膜は、多結晶シリコン膜、非結晶シリコン膜、金属膜、多結晶シリコン膜とシリサイド膜との積層膜、及び、非結晶シリコン膜とシリサイド膜との積層膜からなる群のうちから選択されるいずれか１つである。
【００７５】
本発明の第２の形態の半導体記憶装置の製造方法は、半導体基板上に、電荷保持機能を有するトラップ膜、第１の導電膜及びマスク絶縁膜をこの順に形成する工程（ａ）と、マスク絶縁膜及び第１の導電膜を選択的に除去して開口部を形成した後、開口部を介して半導体基板中に不純物を導入することにより、列方向に延伸すると共に各列において複数に分割された複数のビット線拡散層を形成する工程（ｂ）と、工程（ｂ）の後、開口部内を第１の埋め込み絶縁膜で埋め込んだ後、マスク絶縁膜の上面を露出させる工程（ｃ）と、工程（ｃ）の後、マスク絶縁膜を除去して第１の導電膜の上面を露出すると共に、第１の埋め込み絶縁膜における上部を除去し、第１の埋め込み絶縁膜の高さを第１の導電膜の高さと同等にする工程（ｄ）と、工程（ｄ）の後、半導体基板上に、上面が露出した第１の導電膜上及び第１の埋め込み絶縁膜上を覆うように第２の導電膜を形成する工程（ｅ）と、第１の導電膜及び第２の導電膜を選択的に除去し、トラップ膜の上面の一部及び第１の埋め込み絶縁膜の上面の一部を露出させると共に、行方向に延伸する、第２の導電膜からなる複数のワード線を形成する工程（ｆ）と、工程（ｆ）の後、半導体基板上に、ワード線及びトラップ膜と第１の埋め込み絶縁膜における露出した上面を覆うように、絶縁膜を堆積した後、エッチバックすることにより、ワード線の側面に残存する絶縁膜からなる側壁絶縁膜が、隣り合うワード線間を埋め込んでなる第２の埋め込み絶縁膜を形成する工程（ｇ）と、工程（ｇ）の後、各列における複数のビット線拡散層同士を分割するビット線コンタクト拡散層形成領域を露出する開口部を有するマスクパターンを用いたエッチングにより、ビット線コンタクト拡散層形成領域に隣り合って配置されたワード線において、当該ワード線に形成された側壁絶縁膜のうちビット線コンタクト拡散層形成領域側に形成された側壁絶縁膜の側壁膜厚を減少させると共に、ビット線コンタクト拡散層形成領域に露出したトラップ膜を除去して半導体基板を露出させる工程（ｈ）と、工程（ｈ）の後、半導体基板の露出した部分に不純物を導入することにより、ビット線コンタクト拡散層形成領域にビット線コンタクト拡散層を形成する工程（ｉ）とを備える、半導体記憶装置の製造方法。
【００７６】
本発明の第２の形態の半導体記憶装置の製造方法において、第２の導電膜は、多結晶シリコン膜、非結晶シリコン膜、金属膜、多結晶シリコン膜とシリサイド膜との積層膜、及び、非結晶シリコン膜とシリサイド膜との積層膜からなる群のうちから選択されるいずれか１つである。
【００７７】
本発明の第１又は第２の形態の半導体記憶装置の製造方法において、工程（ｂ）は、ビット線拡散層を形成する領域上のトラップ膜を残存させた状態で、トラップ膜を介して、半導体基板中に不純物を導入する工程を含む。
【００７８】
本発明の第１又は第２の形態の半導体記憶装置の製造方法において、工程（ｂ）は、ビット線拡散層を形成する領域上のトラップ膜を除去した状態で、半導体基板中に不純物を直接導入する工程を含む。
【００７９】
本発明の第３の形態の半導体記憶装置の製造方法は、半導体基板上に、トンネル膜、第１の導電膜及びマスク絶縁膜をこの順に形成する工程（ａ）と、マスク絶縁膜及び第１の導電膜を選択的に除去して開口部を形成した後、開口部を介して半導体基板中に不純物を導入することにより、列方向に延伸すると共に各列において複数に分割された複数のビット線拡散層を形成する工程（ｂ）と、工程（ｂ）の後、開口部内を第１の埋め込み絶縁膜で埋め込んだ後、マスク絶縁膜の上面を露出させる工程（ｃ）と、工程（ｃ）の後、マスク絶縁膜を除去して第１の導電膜の上面を露出させると共に、第１の埋め込み絶縁膜の上部を除去することにより、第１の埋め込み絶縁膜の高さを第１の導電膜の高さと同等にする工程（ｄ）と、工程（ｄ）の後、半導体基板上に、上面が露出した第１の導電膜上及び第１の埋め込み絶縁膜上を覆うように、電極間絶縁膜及び第２の導電膜をこの順に形成する工程（ｅ）と、第１の導電膜、電極間絶縁膜、及び第２の導電膜を選択的に除去して、トンネル膜の上面の一部及び第１の埋め込み絶縁膜の上面の一部を露出させると共に、行方向に延伸する、第２の導電膜からなる複数のワード線を形成する工程（ｆ）と、工程（ｆ）の後、半導体基板上に、ワード線、並びにトンネル膜及び第１の埋め込み絶縁膜における露出した上面を覆うように、絶縁膜を堆積した後、エッチバックすることにより、ワード線の側面に残存する絶縁膜からなる側壁絶縁膜が、隣り合うワード線間を埋め込んでなる第２の埋め込み絶縁膜を形成する工程（ｇ）と、工程（ｇ）の後、各列における複数のビット線拡散層同士を分割するビット線コンタクト拡散層形成領域を露出する開口部を有するマスクパターンを用いたエッチングにより、ビット線コンタクト拡散層形成領域に隣り合って配置されたワード線において、当該ワード線に形成された側壁絶縁膜のうちビット線コンタクト拡散層形成領域側に形成された側壁絶縁膜の側壁膜厚を減少させると共に、ビット線コンタクト拡散層形成領域に露出したトンネル膜を除去して半導体基板を露出させる工程（ｈ）と、工程（ｈ）の後、半導体基板の露出した部分に不純物を導入することにより、ビット線コンタクト拡散層形成領域にビット線コンタクト拡散層を形成する工程（ｉ）とを備える。
【００８０】
本発明の第３の形態の半導体記憶装置の製造方法において、第２の導電膜は、多結晶シリコン膜、非結晶シリコン膜、金属膜、多結晶シリコン膜とシリサイド膜との積層膜、及び、非結晶シリコン膜とシリサイド膜との積層膜からなる群のうちから選択されるいずれか１つである、半導体記憶装置の製造方法。
【００８１】
本発明の第３の形態の半導体記憶装置の製造方法において、工程（ｂ）は、ビット線拡散層を形成する領域上のトラップ膜を残存させた状態で、トラップ膜を介して、半導体基板中に不純物を導入する工程を含む。
【００８２】
本発明の第３の形態の半導体記憶装置の製造方法において、工程（ｂ）は、ビット線拡散層を形成する領域上のトラップ膜を除去した状態で、半導体基板中に不純物を直接導入する工程を含む。
【００８３】
本発明の第１〜第３の形態の半導体記憶装置の製造方法において、工程（ｉ）の後、ワード線の上面及びビット線コンタクト拡散層の上面をシリサイド化する工程をさらに備える、半導体記憶装置の製造方法。
【００８４】
本発明の第１〜第３の形態の半導体記憶装置の製造方法において、工程（ｇ）は、ワード線の高さと第２の埋め込み絶縁膜の高さとの差が１００ｎｍ以下になるように、エッチバックを行う。
【００８５】
本発明の第４の形態の半導体記憶装置の製造方法は、半導体基板上における互いに区画された領域に形成されたメモリ素子形成領域及び論理回路形成領域に、電荷保持機能を有するトラップ膜を形成する工程（ａ）と、論理回路形成領域上のトラップ膜を除去する工程（ｂ）と、工程（ｂ）の後、論理回路形成領域上にゲート絶縁膜を形成する工程（ｃ）と、メモリ素子形成領域において、トラップ膜上にマスク絶縁膜を形成する工程（ｄ）と、メモリ素子形成領域において、マスク絶縁膜を選択的に除去して開口部を形成した後、開口部を介して半導体基板中に不純物を導入することにより、列方向に延伸すると共に各列において複数に分割された複数のビット線拡散層を形成する工程（ｅ）と、メモリ素子形成領域において、開口部内を第１の埋め込み絶縁膜で埋め込んだ後、マスク絶縁膜の上面を露出させる工程（ｆ）と、工程（ｆ）の後、メモリ素子形成領域において、マスク絶縁膜を除去すると共に、第１の埋め込み絶縁膜における上部の部分を除去する工程（ｇ）と、工程（ｇ）の後、メモリ素子形成領域では、第１の埋め込み絶縁膜を覆う一方で、論理回路形成領域では、ゲート絶縁膜を覆うように、導電膜を形成する工程（ｈ）と、導電膜を選択的に除去することにより、メモリ素子形成領域では、トラップ膜の上面の一部及び第１の埋め込み絶縁膜の上面の一部を露出させると共に、行方向に延伸する、導電膜からなる複数のワード線を形成する一方で、論理回路形成領域では、導電膜からなるゲート電極を形成する工程（ｉ）と、工程（ｉ）の後、半導体基板上に、メモリ素子形成領域では、ワード線、並びにトラップ膜及び第１の埋め込み絶縁膜における露出した上面を覆う一方で、論理回路形成領域では、ゲート電極を覆うように、絶縁膜を堆積した後、エッチバックすることにより、メモリ素子形成領域では、ワード線の側面に残存する絶縁膜からなる第１の側壁絶縁膜が、隣り合うワード線間を埋め込んでなる第２の埋め込み絶縁膜を形成する一方で、論理回路形成領域では、ゲート電極の側面に残存する絶縁膜からなる第２の側壁絶縁膜を形成する工程（ｊ）と、工程（ｊ）の後、メモリ素子形成領域では、各列における複数のビット線拡散層同士を分割するビット線コンタクト拡散層形成領域を露出する開口部を有するマスクパターンを用いたエッチングにより、ビット線コンタクト拡散層形成領域に隣り合って配置されたワード線において、当該ワード線に形成された第１の側壁絶縁膜のうちビット線コンタクト拡散層形成領域側に形成された第１の側壁絶縁膜の側壁膜厚を減少させると共に、ビット線コンタクト拡散層形成領域に露出したトラップ膜を除去して半導体基板を露出させる工程（ｋ）と、工程（ｋ）の後、メモリ素子形成領域において、半導体基板の露出した部分に不純物を導入することにより、ビット線コンタクト拡散層形成領域にビット線コンタクト拡散層を形成する工程（ｌ）とを備える。
【００８６】
本発明の第５の形態の半導体記憶装置の製造方法は、半導体基板上における互いに区画された領域に形成されたメモリ素子形成領域及び論理回路形成領域に、電荷保持機能を有するトラップ膜を形成する工程（ａ）と、論理回路形成領域上のトラップ膜をする工程（ｂ）と、工程（ｂ）の後、論理回路形成領域上にゲート絶縁膜を形成する工程（ｃ）と、メモリ素子形成領域におけるトラップ膜上及び論理回路形成領域におけるゲート絶縁膜上に第１の導電膜を形成する工程（ｄ）と、メモリ素子形成領域において、第１の導電膜上にマスク絶縁膜を形成する工程（ｅ）と、メモリ素子形成領域において、マスク絶縁膜及び第１の導電膜を選択的に除去して開口部を形成した後、開口部を介して半導体基板中に不純物を導入することにより、列方向に延伸すると共に各列において複数に分割された複数のビット線拡散層を形成する工程（ｆ）と、メモリ素子形成領域において、開口部内を第１の埋め込み絶縁膜で埋め込んだ後、マスク絶縁膜の上面を露出させる工程（ｇ）と、工程（ｇ）の後、メモリ素子形成領域において、マスク絶縁膜を除去して第１の導電膜の上面を露出すると共に、第１の埋め込み絶縁膜における上部の部分を除去することにより、第１の埋め込み絶縁膜の高さを第１の導電膜の高さと同等にする工程（ｈ）と、工程（ｈ）の後、メモリ素子形成領域では、上面が露出した第１の導電膜上及び第１の埋め込み絶縁膜上を覆い、論理回路形成領域では、第１の導電膜を覆うように、第２の導電膜を形成する工程（ｉ）と、第２の導電膜を選択的に除去することにより、メモリ素子形成領域では、トラップ膜の上面の一部及び第１の埋め込み絶縁膜の上面の一部を露出させると共に、行方向に延伸する、第２の導電膜からなる複数のワード線を形成する一方で、論理回路形成領域では、第１の導電膜及び第２の導電膜からなるゲート電極を形成する工程（ｊ）と、工程（ｊ）の後、半導体基板上に、メモリ素子形成領域では、ワード線、並びにトラップ膜及び第１の埋め込み絶縁膜における露出した上面を覆う一方で、論理回路形成領域では、ゲート電極を覆うように、絶縁膜を堆積した後、エッチバックすることにより、メモリ素子形成領域では、ワード線の側面に残存する絶縁膜からなる第１の側壁絶縁膜が、隣り合うワード線間を埋め込んでなる第２の埋め込み絶縁膜を形成する一方で、論理回路形成領域では、ゲート電極の側面に残存する絶縁膜からなる第２の側壁絶縁膜を形成する工程（ｋ）と、工程（ｋ）の後、メモリ素子形成領域では、各列における複数のビット線拡散層同士を分割するビット線コンタクト拡散層形成領域を露出する開口部を有するマスクパターンを用いたエッチングにより、ビット線コンタクト拡散層形成領域に隣り合って配置されたワード線において、当該ワード線に形成された第１の側壁絶縁膜のうちビット線コンタクト拡散層形成領域側に形成された第１の側壁絶縁膜の側壁膜厚を減少させると共に、ビット線コンタクト拡散層形成領域に露出したトラップ膜を除去して半導体基板を露出する工程（ｌ）と、工程（ｌ）の後、メモリ素子形成領域において、半導体基板の露出した部分に不純物を導入することにより、ビット線コンタクト拡散層形成領域にビット線コンタクト拡散層を形成する工程（ｍ）とを備える。
【００８７】
本発明の第５の形態の半導体記憶装置の製造方法は、半導体基板上における互いに区画された領域に形成されたメモリ素子形成領域及び論理回路形成領域に、電荷保持機能を有するトラップを形成する工程（ａ）と、論理回路形成領域上のトンネル膜を除去する工程（ｂ）と、工程（ｂ）の後、論理回路形成領域上にゲート絶縁膜を形成する工程（ｃ）と、メモリ素子形成領域におけるトンネル膜上及び論理回路形成領域におけるゲート絶縁膜上に第１の導電膜を形成する工程（ｄ）と、メモリ素子形成領域において、第１の導電膜上にマスク絶縁膜を形成する工程（ｅ）と、メモリ素子形成領域において、マスク絶縁膜及び第１の導電膜を選択的に除去して開口部を形成した後、開口部を介して半導体基板中に不純物を導入することにより、列方向に延伸すると共に各列において複数に分割された複数のビット線拡散層を形成する工程（ｆ）と、メモリ素子形成領域において、開口部内を第１の埋め込み絶縁膜で埋め込んだ後、マスク絶縁膜の上面を露出する工程（ｇ）と、工程（ｇ）の後、メモリ素子形成領域において、マスク絶縁膜を除去して第１の導電膜の上面を露出させると共に、第１の埋め込み絶縁膜における上部の部分を除去することにより、第１の埋め込み絶縁膜の高さを第１の導電膜の高さと同等にする工程（ｈ）と、工程（ｈ）の後、メモリ素子形成領域上及び論理回路形成領域上に電極間絶縁膜を形成した後、論理回路形成領域上の電極間絶縁膜を除去する工程（ｉ）と、工程（ｉ）の後、メモリ素子形成領域では、電極間絶縁膜を覆う一方で、論理回路形成領域では、第１の導電膜を覆うように、第２の導電膜を形成する工程（ｊ）と、第２の導電膜を選択的に除去することにより、メモリ素子形成領域では、トラップ膜の上面の一部及び第１の埋め込み絶縁膜の上面の一部を露出させると共に、行方向に延伸する、第２の導電膜からなる複数のワード線を形成する一方で、論理回路形成領域では、第１の導電膜及び第２の導電膜からなるゲート電極を形成する工程（ｋ）と、工程（ｋ）の後、半導体基板上に、メモリ素子形成領域では、ワード線、並びにトラップ膜及び第１の埋め込み絶縁膜における露出した上面を覆う一方で、論理回路形成領域では、ゲート電極を覆うように、絶縁膜を堆積した後、エッチバックすることにより、メモリ素子形成領域では、ワード線の側面に残存する絶縁膜からなる第１の側壁絶縁膜が、隣り合うワード線間を埋め込んでなる第２の埋め込み絶縁膜を形成する一方で、論理回路形成領域では、ゲート電極の側面に残存する絶縁膜からなる第２の側壁絶縁膜を形成する工程（ｌ）と、工程（ｌ）の後、メモリ素子形成領域では、各列における複数のビット線拡散層同士を分割するビット線コンタクト拡散層形成領域を露出する開口部を有するマスクパターンを用いたエッチングにより、ビット線コンタクト拡散層形成領域に隣り合って配置されたワード線において、当該ワード線に形成された第１の側壁絶縁膜のうちビット線コンタクト拡散層形成領域側に形成された第１の側壁絶縁膜の側壁膜厚を減少させると共に、ビット線コンタクト拡散層形成領域に露出したトラップ膜を除去して半導体基板を露出させる工程（ｍ）と、工程（ｍ）の後、メモリ素子形成領域において、半導体基板の露出した部分に不純物を導入することにより、ビット線コンタクト拡散層形成領域にビット線コンタクト拡散層を形成する工程（ｎ）とを備える。
【発明の効果】
【００８８】
本発明の不揮発性半導体記憶装置及びその製造方法によると、ビット線コンタクト部のトラップ膜の完全な除去とメモリセル部の埋め込み充填絶縁膜の十分な残存量確保とを両立できる。その結果、ビット線コンタクト部を縮小しても、上部のビット線とビット線拡散層との電気的接続を良好に保ち、且つ、メモリ素子上部にボイドが形成されない不揮発性半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００８９】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００９０】
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の平面図であり、図２（ａ）は、図１のａ１−ａ２線における断面図であり、（ｂ）は、図１のｂ１−ｂ２線における断面図であり、（ｃ）は、図１のｃ１−ｃ２線における断面図であり、（ｄ）は、図１のｄ１−ｄ２線における断面図であり、（ｅ）は、図１のｅ１−ｅ２線における断面図である。
【００９１】
まず、図１に示すように、例えばシリコンからなる半導体基板１の上部には、複数のＳＴＩからなる素子分離領域４が形成されている。また、図１、図２（ａ）及び（ｂ）に示すように、この半導体基板１の上部には、複数のｎ型不純物拡散層からなるソース・ドレイン領域５が互いに間隔をおいて形成されており、図１に示すように、ソース・ドレイン領域５と接続しているビット線コンタクト部１３の高濃度不純物拡散層領域２５は、素子分離領域４によって分離されている。
【００９２】
また、図２（ｂ）及び図２（ｃ）に示すように、各ソース・ドレイン領域５の上には、ビット線埋め込み酸化膜９が形成されている。更に、各ソース・ドレイン領域５の間にある活性領域の上には、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）及び酸化シリコン（ＳｉＯ２）の積層膜（いわゆるＯＮＯ膜）からなり、電荷の捕獲サイトを有するトラップ膜６がそれぞれ形成されている。各トラップ膜６の上には、ｎ型不純物である例えば燐が導入された多結晶シリコンからなるワード線となるゲート電極１０がビット線埋め込み酸化膜９と交差するように形成されている。ソース・ドレイン領域５は、図２（ｅ）に示すように、ビット線コンタクト部１３に形成された高濃度不純物拡散層領域２５と接続され、高濃度不純物拡散層領域２５は、図１及び図２（ｅ）に示すように、コンタクト１４と接続され、金属からなるビット線１５と接続される。
【００９３】
以下、上記のように構成された不揮発性半導体記憶装置の製造方法について、図３〜図９を参照しながら説明する。また、以下の説明では、各工程においてポイントとなる部分の断面図について説明する。
【００９４】
まず、図３（ａ）（図１のｄ１−ｄ２線に対応する断面）に示すように、シリコンからなる半導体基板１の主面上に、例えば厚さが８０ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜２Ａを形成し、続いて、レジスト膜３を堆積し、フォトリソグラフィにより開口部を形成する。
【００９５】
次に、図３（ｂ）（図１のｄ１−ｄ２線に対応する断面）に示すように、レジスト開口部下のマスク形成膜２Ａをエッチングしてマスク膜２を開口し、レジストを除去した後、マスク膜２の開口部下の半導体基板１をエッチングして溝部を形成する。
【００９６】
次に、図３（ｃ）（図１のｄ１−ｄ２線に対応する断面）に示すように、この溝部内に酸化シリコン等の絶縁膜を充填し、ＣＭＰ法にて充填した酸化シリコンを平坦化させて、ＳＴＩ等からなる素子分離領域４を形成する。この際、素子分離領域４の表面の高さは、ＣＭＰによる平坦化により当初はマスク膜２と同じになっているため、あらかじめ、ウェットエッチング等の手法により、半導体基板１の表面より低くならないように調整しておく。この高さ調整は、後の工程のエッチング加工を簡便にするためであり、一般に良く用いられる手法である。
【００９７】
次に、図３（ｄ）（図１のｄ１−ｄ２線に対応する断面）に示すように、半導体基板１上の全面にわたって、ＯＮＯ膜よりなり電荷の捕獲サイトを有する厚さが２０ｎｍのトラップ膜６を堆積する。続いて、例えば化学的気相堆積（ＣＶＤ）法により、厚さが５０ｎｍ〜２００ｎｍ程度の窒化シリコンからなるマスク形成膜７Ａを堆積する。続いて、マスク形成膜７Ａの上にレジスト膜８を塗布する。
【００９８】
次に、図３（ｅ）（図１のｂ１−ｂ２線に対応する断面）に示すように、リソグラフィ法により、ソース・ドレイン領域５となる部分が開口されたレジスト膜８よりなるレジストパターン８を形成する。ここで、開口幅は１００ｎｍであり、これがソース・ドレイン領域５となる領域の幅となり、ビット線拡散層の幅に相当する。一方、レジストの幅は１５０ｎｍとなっており、これはメモリセルトランジスタが形成された際のチャネル幅に相当する。
【００９９】
次に、図３（ｄ）（図１のｄ１−ｄ２線に対応する断面）に示すように、半導体基板１上の全面にわたって、ＯＮＯ膜よりなり電荷の捕獲サイトを有する厚さが２０ｎｍのトラップ膜６を堆積する。続いて、例えば化学的気相堆積（ＣＶＤ）法により、厚さが５０ｎｍ〜２００ｎｍ程度の窒化シリコンからなるマスク形成膜７Ａを堆積する。
【０１００】
次に、図３（ｅ）（図１のｂ１−ｂ２線に対応する断面）に示すように、マスク形成膜７Ａの上にレジスト膜を塗布した後、リソグラフィ法により、レジスト膜にソース・ドレイン領域５となる部分を開口するレジストパターン８を形成する。ここで、開口幅は１００ｎｍであり、これがソース・ドレイン領域５となる領域の幅となり、ビット線拡散層の幅に相当する。一方、レジストの幅は１５０ｎｍとなっており、これはメモリセルトランジスタが形成された際のチャネル幅に相当する。
【０１０１】
次に、図４（ａ）（図１のｂ１−ｂ２線に対応する断面）に示すように、レジストパターン８をマスクとして、マスク形成膜７Ａに対してドライエッチングを行うことにより、マスク形成膜７Ａからソース・ドレイン領域５を形成するための開口部を有するマスク膜７を形成する。その後、パターン化されたマスク膜７の開口部下のトラップ膜６を除去する。但し、トラップ膜６は薄いため、除去せずにイオン注入のための保護膜として用いても良い。
【０１０２】
次に、図４（ｂ）（図１のｂ１−ｂ２線に対応する断面）に示すように、マスク膜７を用いて、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１４ｃｍ−２〜１×１０１７ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行って、ｎ型不純物拡散層からなるソース・ドレイン領域５を形成する。このソース・ドレイン領域５はビット線拡散層５として機能する。
【０１０３】
次に、図４（ｃ）（図１のｂ１−ｂ２線に対応する断面）に示すように、マスク膜７の開口部に、例えば高密度プラズマ式化学的気相堆積（ＨＤＰＣＶＤ）法や減圧化学的気相堆積（ＬＰＣＶＤ）法等により、絶縁膜である酸化シリコン膜９Ａを堆積する。
【０１０４】
次に、図４（ｄ）（図１のｂ１−ｂ２線に対応する断面）に示すように、例えば化学機械研磨（ＣＭＰ）法又はエッチバック法により、マスク膜７の開口部に充填された部分以外の酸化シリコン膜９Ａを選択的に除去する。
【０１０５】
次に、図５（ａ）（図１のｂ１−ｂ２線に対応する断面）及び（ｂ）（図１のｅ１−ｅ２線に対応する断面）に示すように、ウェットエッチング法又はエッチバック法により、マスク膜７のみを選択的に除去し、トラップ膜６を露出させると共に、ビット線埋め込み酸化膜９を形成する。ここで、ビット線埋め込み酸化膜９の半導体基板１からの高さを調整するため、マスク膜７の選択除去の前又は後にウェットエッチング法又はエッチバック法により、ビット線埋め込み酸化膜９の半導体基板１からの高さを５０ｎｍ程度に調整する。この高さ調整は素子分離と同様に後の工程のエッチング加工を簡便にするために実施する。
【０１０６】
次に、図５（ｃ）（図１のｄ１−ｄ２線に対応する断面）及び（ｄ）（図１のｅ１−ｅ２線に対応する断面）に示すように、例えば減圧化学的気相堆積（ＬＰＣＶＤ）法により、トラップ膜６及びビット線埋め込み酸化膜９の上に、燐が１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３程度にｎ型にドープされた多結晶シリコン膜を堆積する。
【０１０７】
次に、図６（ａ）（図１のｄ１−ｄ２線に対応する断面）及び（ｂ）（図１のｅ１−ｅ２線に対応する断面）に示すように、レジスト膜を塗布した後にリソグラフィ法により、互いに間隔をおいて配置されたソース・ドレイン形成領域５と交差する方向に、ワード線を形成するためのレジストパターン８を形成する。
【０１０８】
次に、図６（ｃ）（図１のｄ１−ｄ２線に対応する断面）及び（ｄ）（図１のｅ１−ｅ２線に対応する断面）に示すように、レジストパターンをマスク膜として、ドライエッチングにて多結晶シリコン膜の所定領域を開口し、ゲート電極１０を形成して、開口部のトラップ膜６を露出させる。ここで、図６（ｃ）及び（ｄ）では、ゲート電極１０の側壁形状を半導体基板１の基板面に対して９０±１°程度の角度になるように形成しているが、上部のみ側壁を８４°程度の角度にテーパー形状又は丸み形状に傾斜させても良い。
【０１０９】
次に、図７（ａ）（図１のｄ１−ｄ２線に対応する断面）及び（ｂ）（図１のｅ１−ｅ２線に対応する断面）に示すように、レジスト膜を除去した後、ゲート電極１０間の開口部を充填するように、例えばＬＰＣＶＤ法により、酸化シリコン又は窒化シリコンからなる絶縁膜を堆積し、エッチバック法にてゲート電極１０間に絶縁膜１１を残したままゲート電極１０の上面上の絶縁膜を除去すると共に、ビット線コンタクト部１３上の絶縁膜の一部及び絶縁膜下のトラップ膜６の一部を除去する。
【０１１０】
ここで、絶縁膜のエッチング量はゲート電極１０の上面上の絶縁膜量（絶縁膜膜厚）を除去するだけの時間に設定することにより、ゲート電極１０間に埋め込まれた絶縁膜は殆ど除去されないため、メモリセル上の凹凸は大きくならない。望ましいエッチング時間の設定は、ゲート電極１０の上面が露出した時点を発光強度変化等の手法にて終点検知して行うことが望ましい。更に、ゲート電極１０の上面の露出後にビット線コンタクト上の絶縁膜の一部及び絶縁膜下のトラップ膜６の一部を除去するように適量のオーバーエッチを実施することが望ましい。具体的なエッチング量の一例としては、ゲート電極１０上面とゲート電極１０間に埋め込まれた絶縁膜の上面の差が１００ｎｍ以内になるようにエッチング終点検知及びオーバーエッチを設定することが望ましい。この値の範囲内であれば、後の工程にて層間絶縁膜の形成の際にボイドの発生がない。
【０１１１】
次に、図７（ｃ）（図１のｄ１−ｄ２線に対応する断面）及び（ｄ）（図１のｅ１−ｅ２線に対応する断面）に示すように、ビット線コンタクト領域に最近接の端部ワード線の側壁絶縁膜１１及びトラップ膜６を選択的に露出するようにレジストパターン２４を形成する。
【０１１２】
次に、図８（ａ）（図１のｄ１−ｄ２線に対応する断面）及び（ｂ）（図１のｅ１−ｅ２線に対応する断面）に示すように、ドライエッチングを用いてレジストパターン２４の開口部のトラップ膜６を除去すると共に、端部ワード線の側壁絶縁膜１１の一部をエッチングする。この工程により、端部ワード線の側壁絶縁膜１１は、トラップ膜６を除去するエッチングが進行するに伴いその幅が縮小するように、言い換えれば開口部における半導体基板１の開口領域が拡がるように加工される。
【０１１３】
次に、図８（ｃ）（図１のｄ１−ｄ２線に対応する断面）及び（ｄ）（図１のｅ１−ｅ２線に対応する断面）に示すように、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１４ｃｍ−２〜１×１０１７ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行って、ｎ型不純物拡散層からなるビット線コンタクト領域の高濃度不純物拡散層２５を形成する。この高濃度不純物拡散層２５は、ビット線埋め込み酸化膜９の下に形成されたソース・ドレイン領域５と電気的に接続される。
【０１１４】
次に、図９（ａ）（図１のｄ１−ｄ２線に対応する断面）及び（ｂ）（図１のｅ１−ｅ２線に対応する断面）に示すように、レジストパターン２４を除去した後に、例えば真空蒸着法等により、半導体基板１の上に全面にわたって、コバルト又はニッケル等からなる金属膜を堆積し、その後、熱処理を施すことにより、ゲート電極１０の上部及びビット線コンタクト部１３の上部にそれぞれ金属シリサイド層２３を形成する。続いて、例えば高密度プラズマ式化学的気相堆積（ＨＤＰＣＶＤ）法や常圧化学的気相堆積（ＡＰＣＶＤ）法、プラズマ式化学的気相堆積（ＰＥＣＶＤ）法などにより全面に酸化シリコンからなる絶縁膜を堆積し、例えば化学機械研磨（ＣＭＰ）法又はドライエッチバック法などにより、表面を平坦化して層間絶縁膜１２を形成する。
【０１１５】
次に、図９（ｃ）（図１のｅ１−ｅ２線に対応する断面）に示すように、ビット線コンタクト領域の高濃度不純物拡散層２５上の金属シリサイド層２３を露出する接続孔を開口し、層間絶縁膜１２の上に、例えば  タングステン、タングステン化合物、チタン、若しくは窒化チタンなどのチタン化合物などの金属単層膜又は積層膜からなる導電膜を、各接続孔が埋まるように全面的に堆積してコンタクト１４を形成する。
【０１１６】
次に、図９（ｄ）（図１のｅ１−ｅ２線に対応する断面）に示すように、堆積した導電膜に対して、各ビット線コンタクト領域の高濃度不純物拡散層２５が相互に接続されるようにパターニングして、導電膜からビット線１５を形成する。
【０１１７】
以上のように、本実施形態によると、メモリセル部のゲート電極１０間の絶縁膜が殆ど除去されないため、該当部の凹凸量が少ない。したがって、層間絶縁膜１２を形成する際に、メモリセル部においてボイドが発生することがない。また、ビット線コンタクト部１３のトラップ膜６は選択的に除去されるため、コンタクト１４を形成する際に高濃度不純物拡散層２４との電気的接続が確実に実現される。このため、本実施形態においては、従来技術よりも、ビット線コンタクト領域の幅を狭くした場合でも、ゲート電極１０間の層間絶縁膜１２にボイドが発生することがなく、且つ、コンタクト１４を高濃度不純物拡散層２４と電気的に確実に接続することができ、微細な半導体装置を歩留まり良く実現することができる。
【０１１８】
また、本実施形態においては、ソース・ドレイン領域５を形成するためのマスク膜２に窒化シリコンを用いたが、窒化シリコンに代えて、酸化シリコン等のシリコン化合物からなる絶縁膜を用いてもよい。また、ソース・ドレイン領域を形成する際には、シリコン化合物からなるマスク膜を用いずに、レジスト材料をマスクとして用いても構わない。
【０１１９】
また、本実施形態においては、電荷の捕獲サイトを有するトラップ膜６として、酸化シリコン、窒化シリコン及び酸化シリコンからなる積層膜を用いたが、これに代えて、酸窒化シリコンからなる単層膜、窒化シリコンからなる単層膜又は半導体基板側から順次堆積された、酸化シリコンと窒化シリコン膜との積層膜、酸化シリコン、窒化シリコン、酸化シリコン、窒化シリコン及び酸化シリコンを順次堆積した積層膜を用いてもよい。
【０１２０】
また、本実施形態においては、一例としてトラップ膜６の膜厚を２０ｎｍとしたが、トランジスタの特性が最適化されるように、１０ｎｍ〜３０ｎｍの範囲で膜厚を適宜調整してもよい。
【０１２１】
また、本実施形態においては、埋め込み酸化膜９の高さを一例として５０ｎｍとしたが、ゲート電極とソース・ドレイン間のリーク電流が最適化されるように、２０ｎｍ〜１００ｎｍの範囲で高さを適宜調整してもよい。
【０１２２】
また、本実施形態においては、一例としてｎ型不純物拡散層の幅を１００ｎｍとしたが、トランジスタの特性を最適化することによって、５０ｎｍ〜３００ｎｍの範囲で適宜調整してもよい。
【０１２３】
また、本実施形態においては、多結晶シリコン膜１０Ａのドライエッチングのマスクとしてレジスト材料を用いたが、高度に集積化する過程において、高いエッチング選択比が必要になることが想定され、その場合は、シリコン酸化膜によるマスクやシリコン窒化膜やそれらとレジスト材料との積層マスクとしてもよい。
【０１２４】
また、本実施形態においては、ゲート電極を構成する多結晶シリコン膜１０Ａは、ドープトポリシリコンとして堆積しているが、不純物がドープされない非ドープの多結晶シリコンを堆積した後に、不純物注入を行ってドープしてもよい。また、ゲート電極材料としての多結晶シリコン膜は一例に過ぎず、多結晶シリコン、非晶質（アモルファス）シリコン、タンタルやチタンなどの融点が６００℃以上である高融点金属、金属化合物若しくは金属シリサイドからなる単層膜又はこれらの積層膜に置き換えることができる。また、ワード線９を構成する多結晶シリコン膜１０Ａを金属によりシリサイド化してもよい。
【０１２５】
また、本実施形態においては、一例としてワード線９間を埋め込み充填する膜としてＣＶＤ法によるシリコン酸化膜及びシリコン窒化膜を用いたが、これに限定されるものではなく、ステップカバレッジが良好であり、且つ、プラズマを用いない成膜方法で形成できる絶縁膜であれば適用可能である。但し、常圧ＣＶＤ法のような、後工程で高温による焼成が必要な膜はその扱いが困難であり、高度に精密化した成膜条件及び焼成条件が必要である。
【０１２６】
また、本実施形態においては、ソース・ドレイン領域がｎ型であるメモリ素子を用いたが、ｐ型のメモリ素子であっても構わない。
【０１２７】
また、本実施形態においては、各ソース・ドレイン領域５を構成するｎ型不純物拡散層は、側面及び底面を覆うように、該ｎ型不純物拡散層の不純物濃度よりも低濃度のｐ型不純物拡散層１０が形成されていても良い。この構成をとることにより、ｎ型不純物拡散層の不純物の拡散に起因する短チャネル効果をｐ型不純物拡散層１０によって抑制することができ、一対のソース・ドレイン領域５の間隔を小さくすることができるため、ゲート長を短縮することができ、不揮発性半導体記憶装置の一層の微細化を実現できる。
【０１２８】
（第２の実施形態）
本発明の第２の実施形態について図面を参照しながら説明する。
【０１２９】
図１０（ａ）〜（ｅ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の断面図であり、（ａ）は、図１のａ１−ａ２線における断面図であり、（ｂ）は、図１のｂ１−ｂ２線における断面図であり、（ｃ）は、図１のｃ１−ｃ２線における断面図であり、（ｄ）は、図１のｄ１−ｄ２線における断面図であり、（ｅ）は、図１のｅ１−ｅ２線における断面図である。なお、本発明の第２の実施形態に係る不揮発性半導体記憶装置の平面図は、上記第１の実施形態で用いた平面図と同じである。
【０１３０】
まず、図１に示すように、例えばシリコンからなる半導体基板１の上部には、複数のＳＴＩからなる素子分離領域４が形成されている。また、図１、図１０（ａ）及び（ｂ）に示すように、この半導体基板１の上部には、複数のｎ型不純物拡散層からなるソース・ドレイン領域５が互いに間隔をおいて形成されており、図１に示すように、ソース・ドレイン領域５と接続しているビット線コンタクト部１３の高濃度不純物拡散層領域２５は、素子分離領域４によって分離されている。
【０１３１】
また、図１０（ａ）及び図１０（ｂ）に示すように、各ソース・ドレイン領域５の上には、ビット線埋め込み酸化膜９が形成されている。更に、各ソース・ドレイン領域５の間にある活性領域の上には、例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）及び酸化シリコン（ＳｉＯ２）の積層膜（いわゆるＯＮＯ膜）からなり、電荷の捕獲サイトを有するトラップ膜６がそれぞれ形成されている。各トラップ膜６の上には、ｎ型不純物である例えば燐が導入された２層の多結晶シリコン（第１及び第２の多結晶シリコン膜１０ａ、１０ｂ）からなるワード線となるゲート電極１０（１０ａ、１０ｂ）がビット線埋め込み酸化膜９と交差するように形成されている。ソース・ドレイン領域５は、図１０（ｅ）に示すように、ビット線コンタクト部１３に形成された高濃度不純物拡散層領域２５と接続され、高濃度不純物拡散層領域２５は、図１及び図１０（ｅ）に示すように、コンタクト１４と接続され、金属からなるビット線１５と接続される。
【０１３２】
以下、上記のように構成された不揮発性半導体記憶装置の製造方法について、図３、図１１〜図１７を参照しながら説明する。また、以下の説明では、各工程においてポイントとなる部分の断面図について説明する。
【０１３３】
まず、上記図３（ａ）〜（ｃ）を用いた説明と同様に行う。すなわち、図３（ａ）に示すように、シリコンからなる半導体基板１の主面上に、例えば厚さが８０ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜２Ａを形成し、続いてレジスト膜３を堆積し、フォトリソグラフィにより開口部を形成する。次に、図３（ｂ）に示すように、レジスト開口部下のマスク形成膜２Ａをエッチングしてマスク膜２を開口し、レジストを除去した後、マスク膜２の開口部下の半導体基板１をエッチングして溝部を形成する。次に、図３（ｃ）に示すように、この溝部内に酸化シリコン等の絶縁膜を充填し、ＣＭＰ法にて充填した酸化シリコンを平坦化させて、ＳＴＩ等からなる素子分離領域４を形成する。この際、素子分離領域４の表面の高さは、ＣＭＰによる平坦化により当初はマスク膜２と同じになっているため、あらかじめ、ウェットエッチング等の手法により、半導体基板１の表面より低くならない様に調整しておく。この高さ調整は、後の工程のエッチング加工を簡便にするためであり、一般に良く用いられる手法である。
【０１３４】
次に、図１１（ａ）（図１のｄ１−ｄ２線に対応する断面）に示すように、半導体基板１上の全面にわたって、ＯＮＯ膜よりなり電荷の捕獲サイトを有する厚さが２０ｎｍのトラップ膜６を堆積する。続いて、例えば化学的気相堆積（ＣＶＤ）法により、厚さが２０ｎｍ〜８０ｎｍ程度の第１の多結晶ポリシリコン膜１０ａを形成し、続いて、１０ｎｍ程度の薄い酸化シリコン膜（図示せず）を堆積した後、例えば化学的気相堆積（ＣＶＤ）法により、厚さが５０ｎｍ〜２００ｎｍ程度の窒化シリコンからなるマスク形成膜７Ａを堆積する。なお、上記の薄い酸化シリコン膜（図示せず）は、後工程においてマスク形成膜７Ａを選択的に除去する際に多結晶ポリシリコン膜１０を保護するために形成するものであり、マスク形成膜７Ａの除去プロセス条件を高精度化すれば省略することができる。また、この薄い酸化シリコン膜はビットライン埋め込み絶縁膜の高さ調整に引き続き除去するため、その後のワードライン形成工程には影響を及ぼさない。続いて、マスク形成膜７Ａの上にレジスト膜８を塗布する。
【０１３５】
次に、図１１（ｂ）（図１のｂ１−ｂ２線に対応する断面）に示すように、リソグラフィ法により、ソース・ドレイン領域となる部分が開口されたレジスト膜８よりなるレジストパターン８を形成する。ここで、開口幅は１００ｎｍであり、これがソース・ドレイン領域となる領域の幅となり、ビット線の幅に相当する。一方、レジストの幅は１５０ｎｍとなっており、メモリセルトランジスタが形成された際のチャネル幅に相当する。
【０１３６】
次に、図１１（ｃ）（図１のｂ１−ｂ２線に対応する断面）に示すように、レジストパターン８をマスクとして、マスク形成膜７Ａに対してドライエッチングを行うことにより、マスク形成膜７Ａからソース・ドレイン領域を形成するための開口部を有するマスク膜７を形成する。その後、パターン化されたマスク膜７の開口部下の酸化シリコン膜（図示せず）、第１の多結晶ポリシリコン膜１０ａ及びトラップ膜６を除去する。但し、トラップ酸化膜６は薄いため、除去せずイオン注入時の保護膜として利用してもよい。
【０１３７】
次に、図１１（ｄ）（図１のｂ１−ｂ２線に対応する断面）に示すように、マスク膜７を用いて、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１４ｃｍ−２〜１×１０１７ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行って、ｎ型不純物拡散層からなるソース・ドレイン領域５を形成する。このソース・ドレイン領域５はビット線拡散層５として機能する。
【０１３８】
次に、図１２（ａ）（図１のｂ１−ｂ２線に対応する断面）に示すように、マスク膜７の開口部に、例えば高密度プラズマ式化学的気相堆積（ＨＤＰＣＶＤ）法や減圧化学的気相堆積（ＬＰＣＶＤ）法等により、埋め込み絶縁膜である酸化シリコン膜９Ａを堆積する。
【０１３９】
次に、図１２（ｂ）（図１のｂ１−ｂ２線に対応する断面）に示すように、例えば化学機械研磨（ＣＭＰ）法又はエッチバック法により、マスク膜７の開口部に充填された部分以外の酸化シリコン膜９Ａを選択的に除去する。
【０１４０】
次に、図１２（ｃ）（図１のｂ１−ｂ２線に対応する断面）及び（ｄ）（図１のｅ１−ｅ２線に対応する断面）に示すように、ウェットエッチング法又はエッチバック法により、充填された酸化シリコン膜の高さを第１の多結晶ポリシリコン膜１０ａとほぼ同じ高さに調整する。次に、ウェットエッチング法又はエッチバック法により、マスク膜７のみを選択的に除去し、続いて酸化シリコン膜（図示せず）を除去して、ビット線埋め込み酸化膜を形成する。これにより、ビット線埋め込み酸化膜の高さは第１の多結晶ポリシリコン膜１０ａとほぼ同じ高さに調整される。この高さ調整工程は、マスク膜７の選択除去の前に行っているが、より高精度にする場合は、マスク膜７の選択除去の前後に併せて行うことが望ましい。この高さ調整は素子分離と同様に後の工程のエッチング加工を簡便にするために実施する。
【０１４１】
次に、図１３（ａ）（図１のｄ１−ｄ２線に対応する断面）及び（ｂ）（図１のｅ１−ｅ２線に対応する断面）に示すように、例えばＬＰＣＶＤ法により、第１の多結晶ポリシリコン膜１０ａ及びビット線埋め込み酸化膜９の上に、燐が１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３程度にｎ型にドープされた第２の多結晶シリコン膜１０ｂを堆積する。この時、第１の多結晶シリコン膜１０ａと第２の多結晶シリコン膜１０ｂとの界面には１ｎｍ程度の薄い自然酸化膜が形成される場合があるが、第１の多結晶シリコン膜１０ａと第２の多結晶シリコン膜１０ｂとは電気的に接続されており、ゲート電極として使用する上で問題はない。
【０１４２】
次に、図１３（ｃ）（図１のｄ１−ｄ２線に対応する断面）及び（ｄ）（図１のｅ１−ｅ２線に対応する断面）に示すように、レジスト膜を塗布した後にリソグラフィ法により、互いに間隔をおいて配置されたソース・ドレイン形成領域５と交差する方向に、ワード線を形成するためのレジストパターン８を形成する。
【０１４３】
次に、図１４（ａ）（図１のｄ１−ｄ２線に対応する断面）及び（ｂ）（図１のｅ１−ｅ２線に対応する断面）に示すように、レジストパターン８をマスク膜として、ドライエッチングにて第１及び第２の多結晶シリコン膜１０ａ及び１０ｂの所定領域を開口し、ゲート電極１０（１０ａ、１０ｂ）を形成して、開口部のトラップ膜６を露出させる。ここで、図１４（ａ）及び（ｂ）では、ゲート電極１０の側壁形状を半導体基板１の基板面に対して９０±１°程度の角度になるように形成しているが、上部ゲート電極１０ｂのみ側壁を８４°程度の角度にテーパー形状又は丸み形状に傾斜させても良い。
【０１４４】
次に、図１４（ｃ）（図１のｄ１−ｄ２線に対応する断面）及び（ｄ）（図１のｅ１−ｅ２線に対応する断面）に示すように、レジストパターン８膜を除去した後、ゲート電極１０間の開口部を充填するように、例えばＬＰＣＶＤ法により、酸化シリコン又は窒化シリコンからなる絶縁膜を堆積し、エッチバック法にてゲート電極１０間に絶縁膜１１を残したままゲート電極１０の上面上の絶縁膜を除去すると共に、ビット線コンタクト部１３上の絶縁膜の一部及びトラップ膜６の一部を除去する。
【０１４５】
ここで、絶縁膜のエッチング量はゲート電極１０の上面上の絶縁膜量（絶縁膜膜厚）を除去するだけの時間に設定することにより、ゲート電極１０間に埋め込まれた絶縁膜は殆ど除去されないため、メモリセル上の凹凸は大きくならない。望ましいエッチング時間の設定は、ゲート電極１０の上面が露出した時点を発光強度変化等の手法にて終点検知して行うことが望ましい。更に、ゲート電極１０の上面の露出後にビット線コンタクト上の絶縁膜の一部及び絶縁膜下のトラップ膜６の一部を除去するように適量のオーバーエッチを実施することが望ましい。具体的なエッチング量の一例としては、ゲート電極１０上面とゲート電極１０間に埋め込まれた絶縁膜の上面の差が１００ｎｍ以内になるようにエッチング終点検知及びオーバーエッチを設定することが望ましい。この値の範囲内であれば、後の工程にて層間絶縁膜の形成の際にボイドの発生がない。
【０１４６】
次に、図１５（ａ）（図１のｄ１−ｄ２線に対応する断面）及び（ｂ）（図１のｅ１−ｅ２線に対応する断面）に示すように、ビット線コンタクト領域に最近接の端部ワード線の側壁絶縁膜１１及びトラップ膜６を選択的に露出するようにレジストパターン２４を形成する。
【０１４７】
次に、図１５（ｃ）（図１のｄ１−ｄ２線に対応する断面）及び（ｄ）（図１のｅ１−ｅ２線に対応する断面）に示すように、ドライエッチングを用いてレジストパターン２４の開口部のトラップ膜６を除去すると共に、端部ワード線の側壁絶縁膜１１の一部をエッチングする。この工程により、端部ワード線の側壁絶縁膜１１は、トラップ膜６を除去するエッチングが進行するに伴いその幅が縮小するように、言い換えれば開口部における半導体基板１の開口領域が拡がるように加工される。
【０１４８】
次に、図１６（ａ）（図１のｄ１−ｄ２線に対応する断面）及び（ｂ）（図１のｅ１−ｅ２線に対応する断面）に示すように、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１４ｃｍ−２〜１×１０１７ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行って、ｎ型不純物拡散層からなるビット線コンタクト領域の高濃度不純物拡散層２５を形成する。この高濃度不純物拡散層２５は、ビット線埋め込み酸化膜９の下に形成されたソース・ドレイン領域５と電気的に接続される。
【０１４９】
次に、図１６（ｃ）（図１のｄ１−ｄ２線に対応する断面）及び（ｄ）（図１のｅ１−ｅ２線に対応する断面）に示すように、レジストパターン２４を除去した後に、例えば真空蒸着法等により、半導体基板１の上に全面にわたって、コバルト又はニッケル等からなる金属膜を堆積し、その後、熱処理を施すことにより、ゲート電極１０の上部及びビット線コンタクト部１３の上部にそれぞれ金属シリサイド層２３を形成する。続いて、例えば高密度プラズマ式化学的気相堆積（ＨＤＰＣＶＤ）法や常圧化学的気相堆積（ＡＰＣＶＤ）法、プラズマ式化学的気相堆積（ＰＥＣＶＤ）法などにより、全面に酸化シリコンからなる絶縁膜を堆積し、例えば化学機械研磨（ＣＭＰ）法又はドライエッチバック法などにより、表面を平坦化して層間絶縁膜１２を形成する。
【０１５０】
次に、図１７（ａ）（図１のｄ１−ｄ２線に対応する断面）に示すように、ビット線コンタクト領域の高濃度不純物拡散層２５上の金属シリサイド層２３を露出する接続孔を開口し、層間絶縁膜１２の上に、例えば  タングステン、タングステン化合物、チタン、若しくは窒化チタンなどのチタン化合物などの金属単層膜又は積層膜からなる導電膜を、各接続孔が埋まるように全面的に堆積してコンタクト１４を形成する。
【０１５１】
次に、図１７（ｂ）（図１のｅ１−ｅ２線に対応する断面）に示すように、堆積した導電膜に対して、各ビット線コンタクト領域の高濃度不純物拡散層２４が相互に接続されるようにパターニングして、導電膜からビット線１５を形成する。
【０１５２】
以上のように、本実施形態によると、メモリセル部のゲート電極１０間の絶縁膜が殆ど除去されないため、該当部の凹凸量が少ない。したがって、層間絶縁膜１２を形成する際に、メモリセル部においてボイドが発生することがない。また、ビット線コンタクト部１３のトラップ膜６は選択的に除去されるため、コンタクト１４を形成する際に高濃度不純物拡散層２４との電気的接続が確実に実現される。このため、本実施形態においては、従来技術よりも、ビット線コンタクト領域の幅を狭くした場合でも、ゲート電極１０間の層間絶縁膜１２にボイドが発生することがなく、且つ、コンタクト１４を高濃度不純物拡散層２４と電気的に確実に接続することができ、微細な半導体装置を歩留まり良く実現することができる。
【０１５３】
また、本実施形態においては、あらかじめ第１の多結晶シリコン膜１０ａを形成した状態においてビット線埋め込み酸化膜９を形成するので、第１の実施形態に比べ、高さを揃えやすく、より高度に歩留まりをコントロールすることが可能となる。
【０１５４】
また、本実施形態においては、ソース・ドレイン領域５を形成するためのマスク膜２に窒化シリコンを用いたが、窒化シリコンに代えて、酸化シリコン等のシリコン化合物からなる絶縁膜を用いてもよい。また、ソース・ドレイン領域５を形成する際には、シリコン化合物からなるマスク膜を用いずに、レジスト材料をマスクとして用いても構わない。
【０１５５】
また、本実施形態においては、電荷の捕獲サイトを有するトラップ膜６として、酸化シリコン、窒化シリコン及び酸化シリコンからなる積層膜を用いたが、これに代えて、酸窒化シリコンからなる単層膜、窒化シリコンからなる単層膜、又は、半導体基板側から順次堆積された、酸化シリコンと窒化シリコン膜との積層膜、若しくは、酸化シリコン、窒化シリコン、酸化シリコン、窒化シリコン及び酸化シリコンを順次堆積した積層膜を用いてもよい。
【０１５６】
また、本実施形態においては、一例としてトラップ膜６の膜厚を２０ｎｍとしたが、トランジスタの特性が最適化されるように、１０ｎｍ〜３０ｎｍの範囲で膜厚を適宜調整してもよい。
【０１５７】
また、本実施形態においては、第１の多結晶シリコン膜１０ａ及び埋め込み酸化膜９の高さを一例として５０ｎｍとしたが、ゲート電極１０とソース・ドレイン間のリーク電流が最適化されるように、２０ｎｍ〜１００ｎｍの範囲で高さを適宜調整してもよい。
【０１５８】
また、本実施形態においては、一例としてｎ型不純物拡散層の幅を１００ｎｍとしたが、トランジスタの特性を最適化することによって、５０ｎｍ〜３００ｎｍの範囲で適宜調整してもよい。
【０１５９】
また、本実施形態においては、第１及び第２の多結晶シリコン膜１０ａ、１０ｂのドライエッチングのマスクとしてレジスト材料を用いたが、高度に集積化する過程において、高いエッチング選択比が必要になることが想定され、その場合は、シリコン酸化膜によるマスクやシリコン窒化膜やそれらとレジスト材料との積層マスクとしてもよい。
【０１６０】
また、本実施形態においては、ゲート電極１０を構成する第２の多結晶シリコン膜１０ｂは、ドープトポリシリコンとして堆積しているが、不純物がドープされない非ドープの多結晶シリコンを堆積した後に、不純物注入を行ってドープしてもよい。また、ゲート電極材料としての多結晶シリコン膜は一例に過ぎず、多結晶シリコン、非晶質（アモルファス）シリコン、タンタルやチタンなどの融点が６００℃以上である高融点金属、金属化合物若しくは金属シリサイドからなる単層膜又はこれらの積層膜に置き換えることができる。また、ワード線９を構成する第２の多結晶シリコン膜１０ｂを金属によりシリサイド化してもよい。
【０１６１】
また、本実施形態においては、一例としてワード線間を埋め込み充填する膜としてＣＶＤ法によるシリコン酸化膜及びシリコン窒化膜を用いたが、これに限定されるものではなく、ステップカバレッジが良好であり、且つ、プラズマを用いない成膜方法で形成できる絶縁膜であれば適用可能である。但し、常圧ＣＶＤ法のような、後工程で高温による焼成が必要な膜は扱いが困難であり、高度に精密化した成膜条件及び焼成条件が必要である。
【０１６２】
また、本実施形態においては、ソース・ドレイン領域５がｎ型であるメモリ素子を用いたが、ｐ型のメモリ素子であっても構わない。
【０１６３】
また、本実施形態においては、各ソース・ドレイン領域５を構成するｎ型不純物拡散層は、側面及び底面を覆うように、該ｎ型不純物拡散層の不純物濃度よりも低濃度のｐ型不純物拡散層１０が形成されていても良い。この構成をとることにより、ｎ型不純物拡散層の不純物の拡散に起因する短チャネル効果をｐ型不純物拡散層１０によって抑制することができ、一対のソース・ドレイン領域５の間隔を小さくすることができるため、ゲート長を短縮することができ、不揮発性半導体記憶装置の一層の微細化を実現できる。
【０１６４】
（第３の実施形態）
本発明の第３の実施形態について図面を参照しながら説明する。
【０１６５】
図１８（ａ）〜（ｅ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の断面図であり、（ａ）は、図１のａ１−ａ２線における断面図であり、（ｂ）は、図１のｂ１−ｂ２線における断面図であり、（ｃ）は、図１のｃ１−ｃ２線における断面図であり、（ｄ）は、図１のｄ１−ｄ２線における断面図であり、（ｅ）は、図１のｅ１−ｅ２線における断面図である。なお、本発明の第３の実施形態に係る不揮発性半導体記憶装置の平面図は、上記第１の実施形態で用いた平面図と同じである。
【０１６６】
まず、図１に示すように、例えばシリコンからなる半導体基板１の上部には、複数のＳＴＩからなる素子分離領域４が形成されている。また、図１、図１８（ａ）及び（ｂ）に示すように、この半導体基板１の上部には、複数のｎ型不純物拡散層からなるソース・ドレイン領域５が互いに間隔をおいて形成されており、図１に占め宇勝因、ソース・ドレイン領域５と接続しているビット線コンタクト部１３の高濃度不純物拡散層領域２５は、素子分離領域４によって分離されている。
【０１６７】
また、図１８（ａ）及び図１８（ｂ）に示すように、各ソース・ドレイン領域５の上には、ビット線埋め込み酸化膜９が形成されている。更に、各ソース・ドレイン領域５の間の活性領域の上には、例えば酸化シリコン膜（いわゆるトンネル膜１７）が形成されている。トンネル膜１７の上には、ｎ型不純物である例えば燐が導入された多結晶シリコン（第１の多結晶シリコン膜１０ａ）からなる浮遊ゲート電極が形成されている。第１の多結晶シリコン膜１０ａからなる浮遊ゲート電極上には例えば酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）及び酸化シリコン（ＳｉＯ２）の積層膜（いわゆるＯＮＯ膜）からなる電極間絶縁膜が形成されている。更に、ｎ型不純物である例えば燐が導入された多結晶シリコン（第２の多結晶シリコン膜１０ｂ）からなるワード線（制御ゲート電極）がビット線埋め込み酸化膜９と交差するように形成されている。ソース・ドレイン領域５は、図１８（ｅ）に示すように、ビット線コンタクト部１３に形成された高濃度不純物拡散層領域２５と接続され、高濃度不純物拡散層領域２５は、図１及び図１８（ｅ）に示すように、コンタクト１４と接続され、金属からなるビット線１５と接続される。
【０１６８】
以下、上記のように構成された不揮発性半導体記憶装置の製造方法について、図３、図１９〜図２５を参照しながら説明する。また、以下の説明では、各工程においてポイントとなる部分の断面図について説明する。
【０１６９】
まず、上記図３（ａ）〜（ｃ）を用いた説明と同様に行う。すなわち、図３（ａ）に示すように、シリコンからなる半導体基板１の主面上に、例えば厚さが８０ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜２Ａを形成し、続いて、レジスト膜３を堆積し、フォトリソグラフィにより開口部を形成する。次に、図３（ｂ）に示すように、レジスト開口部下のマスク形成膜２Ａをエッチングしてマスク膜２を開口し、レジストを除去した後、マスク膜２の開口部下の半導体基板１をエッチングして溝部を形成する。次に、図３（ｃ）に示すように、この溝部内に酸化シリコン等の絶縁膜を充填し、ＣＭＰ法にて充填した酸化シリコンを平坦化させて、ＳＴＩ等からなる素子分離領域４を形成する。この際、素子分離領域４の表面の高さは、ＣＭＰによる平坦化により当初はマスク膜２と同じになっているため、あらかじめ、ウェットエッチング等の手法により、半導体基板１の表面より低くならない様に調整しておく。この高さ調整は、後の工程のエッチング加工を簡便にするためであり、一般に良く用いられる手法である。
【０１７０】
次に、図１９（ａ）（図１のｄ１−ｄ２線に対応する断面）に示すように、半導体基板１上の全面にわたって、酸化シリコン等による厚さが１０ｎｍのトンネル膜１７を堆積する。続いて、例えば化学的気相堆積（ＣＶＤ）法により、厚さが２０ｎｍ〜８０ｎｍ程度の第１の多結晶ポリシリコン膜１０ａを形成し、続いて、１０ｎｍ程度の薄い酸化シリコン膜（図示せず）を堆積した後、例えば化学的気相堆積（ＣＶＤ）法により、厚さが５０ｎｍ〜２００ｎｍ程度の窒化シリコンからなるマスク形成膜７Ａを堆積する。なお、上記の薄い酸化シリコン膜（図示せず）は、後工程においてマスク形成膜７Ａを選択的に除去する際に多結晶ポリシリコン膜１０ａを保護するために形成するものであり、マスク形成膜７Ａの除去プロセス条件を高精度化すれば省略することができる。また、この薄い酸化シリコン膜はビットライン埋め込み絶縁膜の高さ調整に引き続き除去するため、その後のワードライン形成工程には影響を及ぼさない。
【０１７１】
次に、図１９（ｂ）（図１のｂ１−ｂ２線に対応する断面）に示すように、マスク形成膜７Ａの上にレジスト膜８を塗布した後、リソグラフィ法により、レジスト膜にソース・ドレイン領域となる部分が開口されたレジスト膜８よりなるレジストパターン８を形成する。ここで、開口幅は１００ｎｍであり、これがソース・ドレイン領域となる領域の幅となり、ビット線の幅に相当する。一方、レジストの幅は１５０ｎｍとなっており、メモリセルトランジスタが形成された際のチャネル幅に相当する。
【０１７２】
次に、図１９（ｃ）（図１のｂ１−ｂ２線に対応する断面）に示すように、レジストパターン８をマスクとして、マスク形成膜７Ａに対してドライエッチングを行うことにより、マスク形成膜７Ａからソース・ドレイン領域を形成するための開口部を有するマスク膜７を形成する。その後、パターン化されたマスク膜７の開口部下の酸化シリコン膜（図示せず）、第１の多結晶ポリシリコン膜１０ａ及びトンネル酸化膜１７を除去する。但し、トンネル酸化膜１７は、除去せずイオン注入時の保護膜として利用してもよい。
【０１７３】
次に、図１９（ｄ）（図１のｂ１−ｂ２線に対応する断面）に示すように、マスク膜７を用いて、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１４ｃｍ−２〜１×１０１７ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行って、ｎ型不純物拡散層からなるソース・ドレイン領域５を形成する。このソース・ドレイン領域５はビット線拡散層５として機能する。
【０１７４】
次に、図２０（ａ）（図１のｂ１−ｂ２線に対応する断面）に示すように、マスク膜７の開口部に、例えば高密度プラズマ式化学的気相堆積（ＨＤＰＣＶＤ）法や減圧化学的気相堆積（ＬＰＣＶＤ）法等により、埋め込み絶縁膜である酸化シリコン膜９Ａを堆積する。
【０１７５】
次に、図２０（ｂ）（図１のｂ１−ｂ２線に対応する断面）に示すように、例えば化学機械研磨（ＣＭＰ）法又はエッチバック法により、マスク膜７の開口部に充填された部分以外の酸化シリコン膜９Ａを選択的に除去する。
【０１７６】
次に、図２０（ｃ）（図１のｂ１−ｂ２線に対応する断面）及び（ｄ）（図１のｅ１−ｅ２線に対応する断面）に示すように、ウェットエッチング法又はエッチバック法により、充填された酸化シリコン膜の高さを第１の多結晶ポリシリコン膜１０ａとほぼ同じ高さに調整する。続いて、ウェットエッチング法又はエッチバック法により、マスク膜７のみを選択的に除去し、続いて、酸化シリコン膜（図示せず）を除去して、ビット線埋め込み酸化膜を形成する。これにより、ビット線埋め込み酸化膜の高さは第１の多結晶ポリシリコン膜１０ａとほぼ同じ高さに調整される。この高さ調整工程は、マスク膜７の選択除去の前に行っているが、より高精度にする場合は、マスク膜７の選択除去の前後に併せて行うことが望ましい。
【０１７７】
次に、図２１（ａ）（図１のｄ１−ｄ２線に対応する断面）及び（ｂ）（図１のｅ１−ｅ２線に対応する断面）に示すように、第１の多結晶ポリシリコン膜１０ａ及びビット線埋め込み酸化膜９の上に、例えば減圧化学的気相堆積（ＬＰＣＶＤ）法により、酸化シリコン、窒化シリコン及び酸化シリコンの積層膜（ＯＮＯ膜）からなる電極間絶縁膜１８を堆積し、続いて、例えばＬＰＣＶＤ法により、燐が１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３程度にｎ型にドープされた第２の多結晶シリコン膜１０ｂを堆積する。
【０１７８】
次に、図２１（ｃ）（図１のｄ１−ｄ２線に対応する断面）及び（ｄ）（図１のｅ１−ｅ２線に対応する断面）に示すように、レジスト膜を塗布した後にリソグラフィ法により、互いに間隔をおいて配置されたソース・ドレイン形成領域５と交差する方向に、ワード線を形成するためのレジストパターン８を形成する。
【０１７９】
次に、図２２（ａ）（図１のｄ１−ｄ２線に対応する断面）及び（ｂ）（図１のｅ１−ｅ２線に対応する断面）に示すように、レジストパターン８をマスク膜として、ドライエッチングにて第１及び第２の多結晶シリコン膜１０ａ及び１０ｂ並びに電極間絶縁膜１８の所定領域を開口し、第１の多結晶シリコン膜１０ａよりなる上層の制御ゲート電極と第２の多結晶シリコン膜１０ｂよりなる下層の浮遊ゲート電極を形成して、開口部のトンネル酸化膜１７を露出させる。ここで、図２２（ａ）及び（ｂ）では、上層の制御ゲート電極と下層の浮遊ゲート電極の側壁形状を半導体基板１の基板面に対して９０±１°程度の角度になるように形成しているが、上層の制御ゲート電極１０ｂのみ側壁を８４°程度の角度にテーパー形状又は丸み形状に傾斜させても良い。
【０１８０】
次に、図２２（ｃ）（図１のｄ１−ｄ２線に対応する断面）及び（ｄ）（図１のｅ１−ｅ２線に対応する断面）に示すように、レジストパターン８を除去した後、隣り合う制御ゲート電極及び浮遊ゲート電極間の開口部を充填するように、例えばＬＰＣＶＤ法により、酸化シリコン又は窒化シリコンからなる絶縁膜を堆積し、エッチバック法にてゲート電極１０間に絶縁膜１１を残したままゲート電極１０の上面上の絶縁膜を除去すると共に、ビット線コンタクト部上のトンネル酸化膜１７の一部を除去する。
【０１８１】
ここで、絶縁膜のエッチング量はゲート電極１０の上面上の絶縁膜量（絶縁膜膜厚）を除去するだけの時間に設定することにより、ゲート電極１０間に埋め込まれた絶縁膜は殆ど除去されないため、メモリセル上の凹凸は大きくならない。具体的なエッチング量の一例としては、ゲート電極１０上面とゲート電極１０間に埋め込まれた絶縁膜の上面の差が１００ｎｍ以内になるように設定することが望ましい。
【０１８２】
次に、図２３（ａ）（図１のｄ１−ｄ２線に対応する断面）及び（ｂ）（図１のｅ１−ｅ２線に対応する断面）に示すように、ビット線コンタクト領域に最近接の端部ワード線の側壁絶縁膜１１及びトラップ膜６を選択的に露出するようにレジストパターン２４を形成する。
【０１８３】
次に、図２３（ｃ）（図１のｄ１−ｄ２線に対応する断面）及び（ｄ）（図１のｅ１−ｅ２線に対応する断面）に示すように、ドライエッチングを用いてレジストパターン２４の開口部のトンネル酸化膜１７を除去すると共に、端部ワード線の側壁絶縁膜１１の一部をエッチングする。この工程により、端部ワード線の側壁絶縁膜１１は、トンネル酸化膜１７を除去するエッチングが進行するに伴いその幅が縮小するように、言い換えれば開口部における半導体基板１の開口領域が拡がるように加工される。
【０１８４】
次に、図２４（ａ）（図１のｄ１−ｄ２線に対応する断面）及び（ｂ）（図１のｅ１−ｅ２線に対応する断面）に示すように、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１４ｃｍ−２〜１×１０１７ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行って、ｎ型不純物拡散層からなるビット線コンタクト領域の高濃度不純物拡散層２５を形成する。この高濃度不純物拡散層２５は、ビット線埋め込み酸化膜９の下に形成されたソース・ドレイン領域５と電気的に接続される。
【０１８５】
次に、図２４（ｃ）（図１のｄ１−ｄ２線に対応する断面）及び（ｄ）（図１のｅ１−ｅ２線に対応する断面）に示すように、レジストパターン２４を除去した後に、例えば真空蒸着法等により、半導体基板１の上に全面にわたって、コバルト又はニッケル等からなる金属膜を堆積し、その後、熱処理を施すことにより、ゲート電極１０の上部及びビット線コンタクト部１３の上部にそれぞれ金属シリサイド層２３を形成する。続いて、例えば高密度プラズマ式化学的気相堆積（ＨＤＰＣＶＤ）法や常圧化学的気相堆積（ＡＰＣＶＤ）法、プラズマ式化学的気相堆積（ＰＥＣＶＤ）法などにより全面に酸化シリコンからなる絶縁膜を堆積し、例えば化学機械研磨（ＣＭＰ）法又はドライエッチバック法などにより、表面を平坦化して層間絶縁膜１２を形成する。
【０１８６】
次に、図２５（ａ）（図１のｅ１−ｅ２線に対応する断面）に示すように、ビット線コンタクト領域の高濃度不純物拡散層２５上の金属シリサイド層２３を露出する接続孔を開口し、層間絶縁膜１２の上に、例えば  タングステン、タングステン化合物、チタン若しくは窒化チタンなどのチタン化合物などの金属単層膜又は積層膜からなる導電膜を、各接続孔が埋まるように全面的に堆積してコンタクト１４を形成する。
【０１８７】
次に、図２５（ｂ）（図１のｅ１−ｅ２線に対応する断面）に示すように、堆積した導電膜に対して、各ビット線コンタクト領域の高濃度不純物拡散層２５が相互に接続されるようにパターニングして、導電膜からビット線１５を形成する。
【０１８８】
以上のように、本実施形態によると、メモリセル部のゲート電極１０間の絶縁膜が殆ど除去されないため、該当部の凹凸量が少ない。したがって、層間絶縁膜１２を形成する際に、メモリセル部においてボイドが発生することがない。また、ビット線コンタクト部１３のトンネル膜１７は選択的に除去されるため、コンタクト１４を形成する際に高濃度不純物拡散層２５との電気的接続を確実に実現することができる。このため、本実施形態においては、従来技術よりもビット線コンタクト領域の幅を狭くした場合でも、ゲート電極１０間の層間絶縁膜１２にボイドが発生することがなく、且つ、コンタクト１４を高濃度不純物拡散層２５と電気的に確実に接続することができ、微細な半導体装置を歩留まり良く実現することができる。
【０１８９】
また、本実施形態においては、浮遊ゲート電極と制御ゲート電極を自己整合的に形成できるため、両者を独立に形成する場合よりも容易に実現可能である。この方法により、更なる微細化が実現できる。
【０１９０】
また、本実施形態においては、あらかじめ第１の多結晶シリコン膜１０ａを形成した状態においてビット線埋め込み酸化膜９を形成するので、第１の実施形態に比べ、高さを揃えやすく、より高度に歩留まりをコントロールすることが可能となる。
【０１９１】
また、本実施形態においては、ソース・ドレイン領域５を形成するためのマスク膜２に窒化シリコンを用いたが、窒化シリコンに代えて、酸化シリコン等のシリコン化合物からなる絶縁膜を用いてもよい。また、ソース・ドレイン領域５を形成する際には、シリコン化合物からなるマスク膜を用いずに、レジスト材料をマスクとして用いても構わない。
【０１９２】
また、本実施形態においては、一例としてトンネル膜１７の膜厚を１０ｎｍとしたが、記憶素子の特性が最適化されるように、５ｎｍ〜３０ｎｍの範囲で膜厚を適宜調整してもよい。
【０１９３】
また、本実施形態においては、第１の多結晶シリコン膜１０ａ及び埋め込み酸化膜９の高さを一例として５０ｎｍとしたが、ゲート電極１０とソース・ドレイン間のリーク電流や電荷蓄積量が最適化されるように、２０ｎｍ〜１００ｎｍの範囲で高さを適宜調整してもよい。
【０１９４】
また、本実施形態においては、一例としてｎ型不純物拡散層の幅を１００ｎｍとしたが、トランジスタの特性を最適化することによって、５０ｎｍ〜３００ｎｍの範囲で適宜調整してもよい。
【０１９５】
また、本実施形態においては、第１及び第２の多結晶シリコン膜１０ａ、１０ｂのドライエッチングのマスクとしてレジスト材料を用いたが、高度に集積化する過程において、高いエッチング選択比が必要になることが想定され、その場合は、シリコン酸化膜によるマスクやシリコン窒化膜やそれらとレジスト材料との積層マスクとしてもよい。
【０１９６】
また、本実施形態においては、ゲート電極１０を構成する第２の多結晶シリコン膜１０ｂは、ドープトポリシリコンとして堆積しているが、不純物がドープされない非ドープの多結晶シリコンを堆積した後に、不純物注入を行ってドープしてもよい。また、ゲート電極材料としての多結晶シリコン膜は一例に過ぎず、多結晶シリコン、非晶質（アモルファス）シリコン、タンタルやチタンなどの融点が６００℃以上である高融点金属、金属化合物若しくは金属シリサイドからなる単層膜又はこれらの積層膜に置き換えることができる。また、ワード線９を構成する第２の多結晶シリコン膜１０ｂを金属によりシリサイド化してもよい。
【０１９７】
また、本実施形態においては、一例としてワード線間を埋め込み充填する膜としてＬＰＣＶＤ法によるシリコン酸化膜及びシリコン窒化膜を用いたが、これに限定されるものではなく、ステップカバレッジが良好な成膜方法で形成できる絶縁膜であれば適用可能である。但し、浮遊ゲート電極を備えた半導体記憶素子の場合、高度に集積化した場合の浮遊ゲート電極間の容量増加による特性劣化が顕著であり、この場合は低誘電率の材料による埋め込み充填が必要となる。
【０１９８】
また、本実施形態においては、ソース・ドレイン領域５がｎ型であるメモリ素子を用いたが、ｐ型のメモリ素子であっても構わない。
【０１９９】
また、本実施形態においては、各ソース・ドレイン領域５を構成するｎ型不純物拡散層は、側面及び底面を覆うように、該ｎ型不純物拡散層の不純物濃度よりも低濃度のｐ型不純物拡散層１０が形成されていても良い。この構成をとることにより、ｎ型不純物拡散層の不純物の拡散に起因する短チャネル効果をｐ型不純物拡散層１０によって抑制することができ、一対のソース・ドレイン領域５の間隔を小さくすることができるため、ゲート長を短縮することができ、不揮発性半導体記憶装置の一層の微細化を実現できる。
【０２００】
（第４の実施形態）
本発明の第４の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図２６〜図１９を参照しながら説明する。
【０２０１】
本発明の第４の実施形態に係る不揮発性半導体記憶装置は、第１の実施形態に係るメモリセルトランジスタを有するメモリ素子部Ａと、周辺回路等を含む論理回路部Ｂとを有する構成である。
【０２０２】
まず、図２６（ａ）に示すシリコンからなる半導体基板１の主面上に、図２６（ｂ）に示すように、例えば厚さが１００ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜２Ａを形成する。
【０２０３】
次に、図２６（ｃ）に示すように、半導体基板１の主面をＳＴＩ等からなる素子分離領域４によって、メモリ素子部Ａと論理回路部Ｂとに区画する。論理回路部Ｂは、通常、ｎチャネルトランジスタとｐチャネルトランジスタとを含むが、両トランジスタは互いの不純物イオンの導電型が異なるのみであるため、ここでは、ｎチャネルトランジスタのみを示している。
【０２０４】
次に、図２６（ｄ）に示すように、全面にわたって、ＯＮＯ膜よりなり、電荷の捕獲サイトを有する、厚さが２０ｎｍのトラップ膜６を堆積する。この際、ＯＮＯ膜の最上層酸化膜は、後の工程の論理回路部Ｂのゲート酸化膜と同時形成する場合にはゲート酸化膜の膜厚相当分だけ薄く形成していても良い。続いて、論理回路部Ｂに堆積されたトラップ膜６を除去し、全面に厚さが３ｎｍのゲート酸化膜１９を形成する。
【０２０５】
次に、図２６（ｅ）に示すように、例えば低圧化学的気相堆積（ＬＰＣＶＤ）法により、厚さが５０ｎｍ〜２００ｎｍ程度の窒化シリコンからなるマスク形成膜７Ａを堆積する。続いて、マスク形成膜７Ａの上にレジスト膜７Ｂを塗布した後、リソグラフィ法により、レジスト膜にソース・ドレイン領域５となる部分を開口する開口パターンを形成する。ここで、開口幅は１００ｎｍであり、即ちソース・ドレイン領域５となる領域の幅となる。一方、レジスト７Ｂの幅は１５０ｎｍとなっており、メモリセルトランジスタが形成された際のチャネル幅になる。
【０２０６】
次に、図２７（ａ）に示すように、レジスト膜７Ｂ（図示せず）をマスクとして、マスク形成膜７Ａに対してドライエッチングを行うことにより、マスク形成膜７Ａからソース・ドレイン領域５を形成するための開口部を有するマスク膜７を形成し、連続して開口部のトラップ膜６を除去する。続いて、マスク膜７を用いて、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１４ｃｍ−２〜１×１０１７ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行って、メモリ素子部Ａのｎ型不純物拡散層からなるソース・ドレイン領域５を形成する。その後、レジスト膜を除去する。
【０２０７】
次に、図２７（ｂ）に示すように、マスク膜７の開口部に、例えば高密度プラズマ式化学的気相堆積（ＨＤＰＣＶＤ）法や減圧化学的気相堆積（ＬＰＣＶＤ）法などにより、酸化シリコンからなる絶縁膜（埋め込み酸化膜）９を埋め込み堆積し、続いて、例えば化学機械研磨（ＣＭＰ）法又はエッチバック法により、マスク膜７の開口部に充填された部分以外の酸化シリコン膜を選択的に除去する。
【０２０８】
次に、図２７（ｃ）に示すように、ウェットエッチング法又はドライエッチバック法により、埋め込み酸化膜９の半導体基板１からの高さを５０ｎｍに調整する。
【０２０９】
次に、図２７（ｄ）に示すように、ウェットエッチング法又はエッチバック法により、マスク膜７のみを選択的に除去し、メモリ素子部Ａではトラップ膜６を露出させると共に埋め込み酸化膜９を形成する。同時に、論理回路部Ｂではゲート酸化膜１９を露出する。
【０２１０】
次に、図２７（ｅ）に示すように、例えばＬＰＣＶＤ法により、トラップ膜６及び埋め込み酸化膜９及びゲート酸化膜１９の上に、燐が１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３程度にｎ型にドープされた多結晶シリコン膜１０Ａを堆積する。
【０２１１】
次に、図２８（ａ）に示すように、レジスト膜（図示せず）を塗布した後にリソグラフィ法により、メモリ素子部Ａには互いに間隔をおいて配置されたソース・ドレイン形成領域と交差するワード線方向にレジストパターン１０を形成する。同時に、論理回路部Ｂには論理回路のレジストパターン１０が形成される。続いて、レジストパターン１０をマスク膜として、ドライエッチングにて多結晶シリコン膜１０Ａの所定領域を開口して、メモリ素子部Ａでは開口部のトラップ膜６を露出させ、論理回路部Ｂではゲート酸化膜１９を露出させる。このとき、図２８（ａ）では、ゲート電極１０の側壁形状は９０±１°程度の角度になるように図示しているが、上部のみ側壁を８４°程度の角度に傾斜させても良い。その後、レジスト膜を除去する。
【０２１２】
次に、図２８（ｂ）に示すように、半導体基板１の論理回路部Ｂに対して、半導体基板１の上に論理回路部Ｂを露出する開口パターンを持つレジスト膜（図示せず）を形成し、形成したレジスト膜、ゲート電極１０をマスクとしてｎ型の不純物イオンをイオン注入することにより、半導体基板１のゲート電極１０の両側方の領域に低濃度不純物拡散層２０を形成する。その後、レジスト膜を除去する。
【０２１３】
次に、図２８（ｃ）に示すように、ＣＶＤ法により、半導体基板１の上に全面にわたって、例えば膜厚が５ｎｍ〜１００ｎｍ程度のシリコン酸化膜と３０ｎｍ〜１００ｎｍ程度のシリコン窒化膜を堆積し、エッチバック法にてゲート電極１０の側面部の絶縁膜を残したままゲート電極１０の上面部上の絶縁膜を除去すると共に、論理回路部Ｂにおいては、ゲート酸化膜１９を除去し、メモリ素子部Ａにおいては、ビット線コンタクト部１３の上の絶縁膜の一部及びトラップ膜６の一部を除去する。これにより、論理回路部Ｂにおけるゲート電極１０の両側面上に側壁絶縁膜２１を形成すると共に、メモリ素子部Ａのワード線間に埋め込み充填膜１１を形成する。
【０２１４】
このとき、エッチング量はゲート電極１０の上面部の絶縁膜及び論理回路部Ｂにおけるゲート酸化膜１９を除去するだけの時間で行う。このことにより、メモリ素子部Ａにおけるゲート電極１０間に埋め込まれた絶縁膜は殆ど除去されないため、メモリセル上の凹凸が大きくならない。また、論理回路部Ｂにおけるオーバーエッチング量が適正であるため、側壁絶縁膜２１の幅のばらつき量が少なくなり、トランジスタの特性ばらつきを抑えることができる。エッチング量の一例としては、メモリ素子部Ａにおけるゲート電極１０上面とゲート電極１０間に埋め込まれた絶縁膜の上面の差が１００ｎｍ以内であることが望ましい。
【０２１５】
次に、図２８（ｄ）に示すように、メモリ素子部Ａに対してビット線コンタクト領域に最近接の端部ワード線の側壁絶縁膜（埋め込み充填膜１１）及びトラップ膜６を選択的に露出するようにレジストパターン２４を形成する。
【０２１６】
次に、図２９（ａ）に示すように、ドライエッチングを用いてレジストパターン２４の開口部のトラップ膜６を除去すると共に、端部ワード線の側壁絶縁膜（埋め込み充填膜１１）の一部をエッチングする。この工程により、端部ワード線の側壁絶縁膜（埋め込み充填膜１１）は、トラップ膜６を除去するエッチングが進行するに伴いその幅が縮小するように、言い換えれば開口部における半導体基板１の開口領域が拡がるように加工される。
【０２１７】
次に、図２９（ｂ）に示すように、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１４ｃｍ−２〜１×１０１７ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行って、ｎ型不純物拡散層からなるビット線コンタクト領域の高濃度不純物拡散層２５を形成する。この高濃度不純物拡散層２５は、ビット線埋め込み酸化膜９の下に形成されたソース・ドレイン領域５と電気的に接続される。この後、レジストパターン２４は除去する。
【０２１８】
次に、図２９（ｃ）に示すように、論理回路部Ｂに対して、半導体基板１の上に論理回路部Ｂを露出する開口パターンを持つレジスト膜（図示せず）を形成し、形成したレジスト膜、ゲート電極１０及び側壁絶縁膜２１をマスクとして、半導体基板１に対してｎ型の不純物イオンを選択的にイオン注入して、ドレイン領域又はソース領域となる高濃度不純物拡散層２２を形成する。ここで、論理回路部Ｂの高濃度不純物拡散層２２の形成は、図２８（ｄ）〜図２９（ｂ）に示すメモリ素子部Ａのビット線コンタクト部１３における高濃度不純物拡散層２４の形成の前に実施しても構わない。
【０２１９】
次に、図２９（ｄ）に示すように、例えば真空蒸着法等により、半導体基板１の上に全面にわたって、コバルト又はニッケル等からなる金属膜を堆積し、その後、熱処理を施すことにより、メモリ素子部におけるワード線１０及びビット線コンタクト部１３の高濃度不純物拡散層２５の上部に金属シリサイド層２３を形成すると共に、論理回路部Ｂにおけるゲート電極１０の上部及び高濃度不純物拡散層２２の上部にそれぞれ金属シリサイド層２３を形成する。
【０２２０】
以降の高低は、図示はしないが、第１の実施形態で説明したように、例えばＣＶＤ法により、半導体基板１の上の全面に酸化シリコンからなる層間絶縁膜を堆積し、その後、リソグラフィ法及びエッチング法により、層間絶縁膜において各ビット線コンタクト部上の金属シリサイド層を露出する複数の接続孔を選択的に形成する。
【０２２１】
次に、層間絶縁膜の上に各接続孔を埋めるように全面にわたって、タングステン、タングステン化合物、チタン若しくは窒化チタンなどのチタン化合物などの金属単層膜又は積層膜からなる導電膜を堆積する。続いて、堆積した導電膜に対して、行方向に配置された各ソース・ドレイン領域が相互に接続されるようにパターニングして、導電膜からビット線を形成する。
【０２２２】
これにより、論理回路部Ｂと、第１の実施形態と同様の構成のメモリ素子部Ａとを有する不揮発性半導体記憶装置を得ることができる。
【０２２３】
このように、本実施形態に係る不揮発性半導体記憶装置によると、第１の実施形態において記載した種々の効果と同様の効果を得ることができる。
【０２２４】
更に、メモリ素子部Ａを構成するワード線（ゲート電極）１０と、論理回路部Ｂを構成するトランジスタのゲート電極１０とを同一工程で形成できるため、工程数を削減することができる。
【０２２５】
また、論理回路部Ｂを構成するトランジスタのゲート電極１０の側壁絶縁膜２１の幅のばらつき量を抑制することが可能となり、トランジスタの特性ばらつきを抑えることができるため、高歩留まりを実現できる。
【０２２６】
また、本実施形態においては、多結晶シリコン膜のドライエッチングステップとして、開口部の高さが埋め込み酸化膜の高さと同じになった時点でステップの切換を行うとしたが、埋め込み酸化膜の高さから上下３０ｎｍ程度の範囲内で切り換えるのであれば、実質的にエッチング残渣は除去可能であり、問題ない。
【０２２７】
また、本実施形態においては、メモリ素子部Ａにおけるワード線１０及び論理回路部Ｂにおけるゲート電極１０を構成する多結晶シリコン膜１０は、ドープトポリシリコンとして堆積しているが、不純物がドープされない非ドープの多結晶シリコンを堆積した後に、不純物注入を行ってドープしてもよい。また、多結晶シリコン膜１０は一例に過ぎず、多結晶シリコン、非晶質（アモルファス）シリコン、タンタルやチタンなどの融点が６００℃以上である高融点金属、金属化合物若しくは金属シリサイドからなる単層膜又はこれらの積層膜に置き換えることができる。また、ワード線１０を構成する多結晶シリコン膜１０Ａを金属によりシリサイド化してもよい。
【０２２８】
また、本実施形態においては、一例としてワード線間を埋め込み充填する膜としてＣＶＤ法によるシリコン酸化膜及びシリコン窒化膜を用いたが、これによらず、ステップカバレッジが良好であり、且つ、プラズマを用いない成膜方法が望ましい。但し、論理回路部Ｂにおける自己整合式側壁形成によるソース・ドレイン形成に必要な形状にて堆積される膜であることが望ましい。
【０２２９】
また、本実施形態においては、記憶素子のソース・ドレイン領域５におけるビット線コンタクトと接する部分の表面を金属によりシリサイド化しても構わない。
【０２３０】
（第５の実施形態）
本発明の第５の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図３０〜図３９を参照しながら説明する。
【０２３１】
本発明の第５の実施形態に係る不揮発性半導体記憶装置は、第２の実施形態に係るメモリセルトランジスタを有するメモリ素子部Ａと、周辺回路等を含む論理回路部Ｂとを有する構成である。
【０２３２】
まず、図３０（ａ）に示すシリコンからなる半導体基板１の主面上に、図３０（ｂ）に示すように、例えば厚さが１００ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜２Ａを形成する。
【０２３３】
次に、図３０（ｃ）に示すように、半導体基板１の主面をＳＴＩ等からなる素子分離領域４によって、メモリ素子部Ａと論理回路部Ｂとに区画する。また、論理回路部Ｂは、通常、ｎチャネルトランジスタとｐチャネルトランジスタとを含むが、両トランジスタは互いの不純物イオンの導電型が異なるのみであるため、ここでは、ｎチャネルトランジスタのみを示す。
【０２３４】
次に、図３０（ｄ）に示すように、全面にわたって、ＯＮＯ膜よりなり電荷の捕獲サイトを有する、厚さが２０ｎｍのトラップ膜６を堆積する。この際、ＯＮＯ膜の最上層酸化膜は、後の工程の論理回路部Ｂのゲート酸化膜１９と同時形成する場合にはゲート酸化膜１９の膜厚相当分だけ薄く形成していても良い。続いて、論理回路部Ｂに堆積されたトラップ膜６を除去し、全面に厚さが３ｎｍのゲート酸化膜１９を形成する。
【０２３５】
次に、図３０（ｅ）に示すように、例えば化学的気相堆積（ＣＶＤ）法により、厚さが２０ｎｍ〜８０ｎｍ程度の第１の多結晶シリコン膜１０ａを形成し、続いて、１０ｎｍ程度の薄い酸化シリコン膜（図示せず）を堆積した後、厚さが５０ｎｍ〜２００ｎｍ程度の窒化シリコンからなるマスク形成膜７Ａを堆積する。続いて、マスク形成膜７Ａの上にレジスト膜７Ｂを塗布した後、リソグラフィ法により、レジスト膜７Ｂにソース・ドレイン領域５となる部分を開口する開口パターンを形成する。ここで、開口幅は１００ｎｍであり、即ちソース・ドレイン領域となる領域の幅となる。一方、レジスト７Ｂの幅は１５０ｎｍとなっており、メモリセルトランジスタが形成された際のチャネル幅になる。
【０２３６】
次に、図３１（ａ）に示すように、レジスト膜７Ｂ（図示せず）をマスクとして、マスク形成膜７Ａに対してドライエッチングを行うことにより、マスク形成膜７Ａからソース・ドレイン領域５を形成するための開口部を有するマスク膜７を形成し、連続して開口部の酸化シリコン膜（図示せず）、第１の多結晶ポリシリコン膜１０ａ及びトラップ膜６を除去する。但し、トラップ酸化膜６は薄いため、除去せずイオン注入時の保護膜として利用してもよい。続いて、マスク膜７を用いて、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１４ｃｍ−２〜１×１０１７ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行って、メモリ素子部Ａのｎ型不純物拡散層からなるソース・ドレイン領域５を形成する。その後、レジスト膜を除去する。
【０２３７】
次に、図３１（ｂ）に示すように、マスク膜７の開口部に、例えば高密度プラズマ式化学的気相堆積（ＨＤＰＣＶＤ）法や減圧化学的気相堆積（ＬＰＣＶＤ）法などにより、酸化シリコンからなる埋め込み絶縁膜９を堆積し、続いて、例えば化学機械研磨（ＣＭＰ）法又はエッチバック法により、マスク膜７の開口部に充填された部分以外の酸化シリコン膜を選択的に除去する。
【０２３８】
次に、図３１（ｃ）に示すように、ウェットエッチング法又はエッチバック法により、充填された酸化シリコン膜の高さを第１の多結晶ポリシリコン膜１０ａとほぼ同じ高さに調整する。
【０２３９】
次に、図３１（ｄ）に示すように、ウェットエッチング法又はエッチバック法により、マスク膜７のみを選択的に除去し、酸化シリコン膜（図示せず）を除去して、ビット線埋め込み酸化膜９を形成する。これにより、ビット線埋め込み酸化膜９の高さは第１の多結晶ポリシリコン膜１０ａとほぼ同じ高さに調整される。この高さ調整工程は、マスク膜７の選択除去の前に行っているが、より高精度にする場合は、マスク膜７の選択除去の前後に併せて行うことが望ましい。
【０２４０】
次に、図３１（ｄ）に示すように、例えばＬＰＣＶＤ法により、埋め込み酸化膜９及び第１の多結晶シリコン膜１０ａの上に、燐が１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３程度にｎ型にドープされた第２の多結晶シリコン膜１０ｂを堆積する。この時、第１の多結晶シリコン膜１０ａと第２の多結晶シリコン膜１０ｂとの界面には１ｎｍ程度の薄い自然酸化膜が形成される場合があるが、第１の多結晶シリコン膜１０ａと第２の多結晶シリコン膜１０ｂとは電気的に接続されており、ゲート電極として使用する上で問題はない。
【０２４１】
次に、図３２（ａ）に示すように、レジスト膜（図示せず）を塗布した後にリソグラフィ法により、メモリ素子部Ａには互いに間隔をおいて配置されたソース・ドレイン形成領域と交差するワード線方向にレジストパターンを形成する。同時に、論理回路部Ｂには論理回路のレジストパターンが形成される。次に、そのレジストパターンをマスク膜として、ドライエッチングを用いて第１及び第２の多結晶シリコン膜１０ａ及び１０ｂの所定領域を開口して、メモリ素子部Ａでは開口部のトラップ膜６を露出させ、論理回路部Ｂではゲート酸化膜１９を露出させる。このとき、図３２（ａ）ではゲート電極１０ａ、１０ｂは９０±１°程度の角度になるように図示しているが、ゲート電極１０ｂの側壁形状は、８４°程度の角度に傾斜させても良い。その後、レジスト膜を除去する。
【０２４２】
次に、図３２（ｂ）に示すように、半導体基板１の論理回路部Ｂに対して、半導体基板１の上に論理回路部Ｂを露出する開口パターンを持つレジスト膜（図示せず）を形成し、形成したレジスト膜、ゲート電極１０ａ、１０ｂをマスクとしてｎ型の不純物イオンをイオン注入することにより、半導体基板１のゲート電極１０の両側方の領域に低濃度不純物拡散層２０を形成する。その後、レジスト膜を除去する。
【０２４３】
次に、図３２（ｃ）に示すように、ＣＶＤ法により、半導体基板１の上に全面にわたって、例えば膜厚が５ｎｍ〜１００ｎｍ程度のシリコン酸化膜と３０ｎｍ〜１００ｎｍ程度のシリコン窒化膜を堆積し、エッチバック法にてゲート電極１０ａ、１０ｂの側面部の絶縁膜を残したままゲート電極１０ｂの上面部上の絶縁膜を除去すると共に、論理回路部Ｂにおいては、ゲート酸化膜１９を除去し、メモリ素子部Ａにおいては、ビット線コンタクト部１３の上の絶縁膜の一部及びトラップ膜６の一部を除去する。これにより、論理回路部Ｂにおけるゲート電極１０ａ、１０ｂの両側面上に側壁絶縁膜２１を形成すると共に、メモリ素子部Ａのワード線間に埋め込み充填膜１１を形成する。
【０２４４】
このとき、エッチング量はゲート電極１０ａ、１０ｂの上面部の絶縁膜及び論理回路部Ｂにおけるゲート酸化膜１９を除去するだけの時間で行う。このことにより、メモリ素子部Ａにおけるゲート電極１０ａ、１０ｂ間に埋め込まれた絶縁膜は殆ど除去されないため、メモリセル上の凹凸が大きくならない。また、論理回路部Ｂにおけるオーバーエッチング量が適正であるため、側壁絶縁膜２１の幅のばらつき量が少なくなり、トランジスタの特性ばらつきを抑えることができる。エッチング量の一例としては、メモリ素子部Ａにおけるゲート電極１０上面とゲート電極１０間に埋め込まれた絶縁膜の上面の差が１００ｎｍ以内であることが望ましい。
【０２４５】
次に、図３２（ｄ）に示すように、メモリ素子部Ａに対してビット線コンタクト領域に最近接の端部ワード線の側壁絶縁膜（埋め込み充填膜１１）及びトラップ膜６を選択的に露出するようにレジストパターン２４を形成する。
【０２４６】
次に、図３３（ａ）に示すように、ドライエッチングを用いてレジストパターン２４の開口部のトラップ膜６を除去すると共に、端部ワード線の側壁絶縁膜（埋め込み充填膜１１）の一部をエッチングする。この工程により、端部ワード線の側壁絶縁（埋め込み充填膜１１）膜は、トラップ膜６を除去するエッチングが進行するに伴いその幅が縮小するように、言い換えれば開口部における半導体基板１の開口領域が拡がるように加工される。
【０２４７】
次に、図３３（ｂ）に示すように、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１４ｃｍ−２〜１×１０１７ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行って、ｎ型不純物拡散層からなるビット線コンタクト領域の高濃度不純物拡散層２５を形成する。この高濃度不純物拡散層２５は、ビット線埋め込み酸化膜９の下に形成されたソース・ドレイン領域５と電気的に接続される。この後、レジストパターン２４は除去する。
【０２４８】
次に、図３３（ｃ）に示すように、論理回路部Ｂに対して、半導体基板１の上に論理回路部Ｂを露出する開口パターンを持つレジスト膜（図示せず）を形成し、形成したレジスト膜、ゲート電極１０ａ、１０ｂ及び側壁絶縁膜２１をマスクとして、半導体基板１に対してｎ型の不純物イオンを選択的にイオン注入して、ドレイン領域又はソース領域となる高濃度不純物拡散層２２を形成する。ここで、論理回路部Ｂの高濃度不純物拡散層２２の形成は、図３２（ｄ）〜図３３（ｂ）に示すメモリ素子部Ａのビット線コンタクト部１３の高濃度不純物拡散層２５の形成の前に実施しても構わない。
【０２４９】
次に、図３３（ｄ）に示すように、例えば真空蒸着法等により、半導体基板１の上に全面にわたって、コバルト又はニッケル等からなる金属膜を堆積し、その後、熱処理を施すことにより、メモリ素子部Ａにおける第１のワード線（第１の多結晶シリコン膜１０ａ）、第２のワード線（第２に多結晶シリコン膜１０ｂ）及びビット線コンタクト部１３の高濃度不純物拡散層２５の各上部に金属シリサイド層２３を形成すると共に、論理回路部Ｂにおけるゲート電極１０ｂの上部及び高濃度不純物拡散層２２の上部にそれぞれ金属シリサイド層２３を形成する。
【０２５０】
以降は、図示はしないが、第２の実施形態で説明したように、例えばＣＶＤ法により、半導体基板１の上の全面に酸化シリコンからなる層間絶縁膜を堆積し、その後、リソグラフィ法及びエッチング法により、層間絶縁膜において各ビット線コンタクト部上の金属シリサイド層を露出する複数の接続孔を選択的に形成する。
【０２５１】
次に、層間絶縁膜の上に各接続孔を埋めるように全面にわたって、タングステン、タングステン化合物、チタン若しくは窒化チタンなどのチタン化合物などの金属単層膜又は積層膜からなる導電膜を堆積する。続いて、堆積した導電膜に対して、行方向に配置された各ソース・ドレイン領域が相互に接続されるようにパターニングして、導電膜からビット線を形成する。
【０２５２】
これにより、論理回路部Ｂと、第２の実施形態と同様の構成のメモリ素子部Ａとを有する不揮発性半導体記憶装置を得ることができる。
【０２５３】
このように、本実施形態によると、第２の実施形態において記載した種々の効果と同様の効果を得ることができる。
【０２５４】
更に、メモリ素子部Ａを構成するワード線（ゲート電極）１０ａ、１０ｂと、論理回路部Ｂを構成するトランジスタのゲート電極１０ａ、１０ｂとを同一工程で形成できるため、工程数を削減することができる。
【０２５５】
また、論理回路部Ｂを構成するトランジスタのゲート電極１０ａ、１０ｂの側壁絶縁膜２１の幅のばらつき量を抑制することが可能となり、トランジスタの特性ばらつきを抑えることができるため、高歩留まりを実現できる。
【０２５６】
また、本実施形態においては、多結晶シリコン膜のドライエッチングステップとして、開口部の高さが埋め込み酸化膜の高さと同じになった時点でステップの切換を行うとしたが、埋め込み酸化膜の高さから上下３０ｎｍ程度の範囲内で切り換えるのであれば、エッチング残渣は除去可能であり、問題ない。
【０２５７】
また、本実施形態においては、メモリ素子部Ａにおけるワード線及び論理回路部Ｂにおけるゲート電極を構成する多結晶シリコン膜１０ｂは、ドープトポリシリコンとして堆積しているが、不純物がドープされない非ドープの多結晶シリコンを堆積した後に、不純物注入を行ってドープしてもよい。また、多結晶シリコン膜１０ａ、１０ｂは一例に過ぎず、多結晶シリコン、非晶質（アモルファス）シリコン、タンタルやチタンなどの融点が６００℃以上である高融点金属、金属化合物若しくは金属シリサイドからなる単層膜又はこれらの積層膜に置き換えることができる。また、ワード線を構成する第２の多結晶シリコン膜１０ｂを金属によりシリサイド化してもよい。
【０２５８】
また、本実施形態においては、一例としてワード線間を埋め込み充填する膜としてＣＶＤ法によるシリコン酸化膜及びシリコン窒化膜を用いたが、これによらず、ステップカバレッジが良好であり、且つ、プラズマを用いない成膜方法が望ましい。但し、論理回路部Ｂにおける自己整合式側壁形成によるソース・ドレイン形成に必要な形状にて堆積される膜であることが望ましい。
【０２５９】
また、本実施形態においては、記憶素子のソース・ドレイン領域におけるビット線コンタクトと接する部分の表面を金属によりシリサイド化しても構わない。
【０２６０】
（第６の実施形態）
以下、本発明の第６の実施形態に係る不揮発性半導体記憶装置及びその製造方法について図３４〜図３７を参照しながら説明する。
【０２６１】
本発明の第６の実施形態に係る不揮発性半導体記憶装置は、第３の実施形態に係るメモリセルトランジスタを有するメモリ素子部Ａと、周辺回路等を含む論理回路部Ｂとを有する構成である。
【０２６２】
まず、図３４（ａ）に示すシリコンからなる半導体基板１の主面上に、図３４（ｂ）に示すように、例えば厚さが１００ｎｍ〜３００ｎｍ程度の窒化シリコンからなるマスク形成膜２Ａを形成する。
【０２６３】
次に、図３４（ｃ）に示すように、半導体基板１の主面をＳＴＩ等からなる素子分離領域４によって、メモリ素子部Ａと論理回路部Ｂとに区画する。また、論理回路部Ｂは、通常、ｎチャネルトランジスタとｐチャネルトランジスタとを含むが、両トランジスタは互いの不純物イオンの導電型が異なるのみであるため、ここではｎチャネルトランジスタのみを示す。
【０２６４】
まず、図３４（ｄ）に示すように、全面にわたって、シリコン酸化膜よりなり、厚さが１０ｎｍのトンネル膜１７を堆積する。この際、トンネル膜１７は、積層膜からなり、論理回路部Ｂのゲート酸化膜１９と同時形成する場合にはゲート酸化膜１９の膜厚相当分だけ薄く形成していても良い。続いて、論理回路部Ｂに堆積されたトンネル膜１７を除去し、全面に厚さが３ｎｍのゲート酸化膜１９を形成する。
【０２６５】
次に、図３４（ｅ）に示すように、例えば化学的気相堆積（ＣＶＤ）法により、厚さが２０ｎｍ〜８０ｎｍ程度の第１の多結晶シリコン膜１０ａを形成し、続いて、１０ｎｍ程度の薄い酸化シリコン膜（図示せず）を堆積した後、厚さが５０ｎｍ〜２００ｎｍ程度の窒化シリコンからなるマスク形成膜７Ａを堆積する。続いて、マスク形成膜７Ａの上にレジスト膜７Ｂを塗布した後、リソグラフィ法により、レジスト膜７Ｂにソース・ドレイン領域５となる部分を開口する開口パターンを形成する。ここで、開口幅は１００ｎｍであり、即ちソース・ドレイン領域５となる領域の幅となる。一方、レジスト７Ｂの幅は１５０ｎｍとなっており、メモリセルトランジスタが形成された際のチャネル幅になる。
【０２６６】
次に、図３５（ａ）に示すように、レジスト膜７Ｂ（図示せず）をマスクとして、マスク形成膜７Ａに対してドライエッチングを行うことにより、マスク形成膜７Ａからソース・ドレイン領域５を形成するための開口部を有するマスク膜７を形成し、連続して開口部の酸化シリコン膜（図示せず）、第１の多結晶ポリシリコン膜１０ａ及びトンネル膜１７を除去する。但し、トンネル酸化膜１７は薄いため、除去せずイオン注入時の保護膜として利用してもよい。続いて、マスク膜７を用いて、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１４ｃｍ−２〜１×１０１７ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行って、メモリ素子部Ａのｎ型不純物拡散層からなるソース・ドレイン領域５を形成する。その後、レジスト膜を除去する。
【０２６７】
次に、図３５（ｂ）に示すように、マスク膜７の開口部に、例えば高密度プラズマ式化学的気相堆積（ＨＤＰＣＶＤ）法や減圧化学的気相堆積（ＬＰＣＶＤ）法などにより、酸化シリコンからなる埋め込み絶縁膜９を堆積し、続いて、例えば化学機械研磨（ＣＭＰ）法又はエッチバック法により、マスク膜７の開口部に充填された部分以外の酸化シリコン膜を選択的に除去する。
【０２６８】
次に、図３５（ｃ）に示すように、ウェットエッチング法又はエッチバック法により、充填された酸化シリコン膜の高さを第１の多結晶ポリシリコン膜１０ａとほぼ同じ高さに調整する。
【０２６９】
次に、図３５（ｄ）に示すように、ウェットエッチング法又はエッチバック法により、マスク膜７のみを選択的に除去し、酸化シリコン膜（図示せず）を除去して、ビット線埋め込み酸化膜９を形成する。これにより、ビット線埋め込み酸化膜９の高さは第１の多結晶ポリシリコン膜１０ａとほぼ同じ高さに調整される。この高さ調整工程は、マスク膜７の選択除去の前に行っているが、より高精度にする場合は、マスク膜７の選択除去の前後に併せて行うことが望ましい。
【０２７０】
続いて、図３５（ｅ）に示すように、埋め込み酸化膜９及び第１の多結晶ポリシリコン膜１０ａの上に、例えば減圧化学的気相堆積（ＬＰＣＶＤ）法により、酸化シリコン、窒化シリコン及び酸化シリコンの積層膜（ＯＮＯ膜）からなる電極間絶縁膜１８を堆積し、その後、論理回路部Ｂにおいてこの電極間絶縁膜１８を選択的に除去する。更に、メモリ素子部Ａ上及び論理回路部Ｂ上に、例えばＬＰＣＶＤ法により、燐が１×１０１８ｃｍ−３〜１×１０２２ｃｍ−３程度にｎ型にドープされた第２の多結晶シリコン膜１０ｂを堆積する。
【０２７１】
次に、図３６（ａ）に示すように、レジスト膜（図示せず）を塗布した後にリソグラフィ法により、メモリ素子部Ａには互いに間隔をおいて配置されたソース・ドレイン形成領域５と交差するワード線方向にレジストパターンを形成する。同時に、論理回路部Ｂには論理回路Ｂのレジストパターンが形成される。次に、そのレジストパターンをマスク膜として、ドライエッチングを用いて第１及び第２の多結晶シリコン膜１０ａ及び１０ｂ並びに電極間絶縁膜１８の所定領域を開口して、メモリ素子部Ａでは開口部のトラップ膜６を露出させ、論理回路部Ｂではゲート酸化膜１９を露出させる。このとき、図３６（ａ）ではゲート電極１０ａ、１０ｂは９０±１°程度の角度になるように形成しているが、ゲート電極１０ｂの側壁形状は、８４°程度の角度に傾斜させても良い。その後、レジスト膜を除去する。
【０２７２】
次に、図３６（ｂ）に示すように、半導体基板１の論理回路部Ｂに対して、半導体基板１の上に論理回路部Ｂを露出する開口パターンを持つレジスト膜（図示せず）を形成し、形成したレジスト膜、ゲート電極１０ａ、１０ｂをマスクとしてｎ型の不純物イオンをイオン注入することにより、半導体基板１のゲート電極１０の両側方の領域に低濃度不純物拡散層２０を形成する。その後、レジスト膜を除去する。
【０２７３】
次に、図３６（ｃ）に示すように、ＣＶＤ法により、半導体基板１の上に全面にわたって、例えば膜厚が５ｎｍ〜１００ｎｍ程度のシリコン酸化膜と３０ｎｍ〜１００ｎｍ程度のシリコン窒化膜を堆積し、エッチバック法にてゲート電極１０ａ、１０ｂの側面部の絶縁膜を残したままゲート電極１０ｂの上面部上の絶縁膜を除去すると共に、論理回路部Ｂにおいては、ゲート酸化膜１９を除去し、メモリ素子部Ａにおいては、ビット線コンタクト部１３の上の絶縁膜の一部及びトンネル膜１７の一部を除去する。これにより、論理回路部Ｂにおけるゲート電極１０ａ、１０ｂの両側面上に側壁絶縁膜２１を形成すると共に、メモリ素子部Ａのワード線間に埋め込み充填膜１１を形成する。
【０２７４】
このとき、エッチング量はゲート電極１０ａ、１０ｂの上面部の絶縁膜及び論理回路部Ｂにおけるゲート酸化膜１９を除去するだけの時間で行う。このことにより、メモリ素子部Ａにおけるゲート電極１０ａ、１０ｂ間に埋め込まれた絶縁膜は殆ど除去されないため、メモリセル上の凹凸が大きくならない。また、論理回路部Ｂにおけるオーバーエッチング量が適正であるため、側壁絶縁膜２１の幅のばらつき量が少なくなり、トランジスタの特性ばらつきを抑えることができる。エッチング量の一例としては、メモリ素子部Ａにおけるゲート電極１０上面とゲート電極１０間に埋め込まれた絶縁膜の上面の差が１００ｎｍ以内であることが望ましい。
【０２７５】
次に、図３６（ｄ）に示すように、メモリ素子部Ａに対してビット線コンタクト領域に最近接の端部ワード線の側壁絶縁膜（埋め込み充填膜１１）及びトラップ膜６を選択的に露出するようにレジストパターン２４を形成する。
【０２７６】
次に、図３７（ａ）に示すように、ドライエッチングを用いてレジストパターン２４の開口部のトンネル膜１７を除去すると共に、端部ワード線の側壁絶縁膜（埋め込み充填膜１１）の一部をエッチングする。この工程により、端部ワード線の側壁絶縁膜（埋め込み充填膜１１）は、トンネル膜１７を除去するエッチングが進行するに伴いその幅が縮小するように、言い換えれば開口部における半導体基板１の開口領域が拡がるように加工される。
【０２７７】
次に、図３７（ｂ）に示すように、例えばｎ型の不純物である砒素を、加速エネルギーが５ｋｅＶ〜２００ｋｅＶで、ドーズ量が１×１０１４ｃｍ−２〜１×１０１７ｃｍ−２の注入条件で１回又は２回以上のイオン注入を行って、ｎ型不純物拡散層からなるビット線コンタクト領域の高濃度不純物拡散層２５を形成する。この高濃度不純物拡散層２５は、ビット線埋め込み酸化膜９の下に形成されたソース・ドレイン領域５と電気的に接続される。その後、レジストパターン２４は除去する。
【０２７８】
次に、図３６（ｃ）に示すように、論理回路部Ｂに対して、半導体基板１の上に論理回路部Ｂを露出する開口パターンを持つレジスト膜（図示せず）を形成し、形成したレジスト膜、ゲート電極１０ａ、１０ｂ及び側壁絶縁膜２１をマスクとして、半導体基板１に対してｎ型の不純物イオンを選択的にイオン注入して、ドレイン領域又はソース領域となる高濃度不純物拡散層２２を形成する。ここで、論理回路部Ｂにおける高濃度不純物拡散層２２の形成は、図３６（ｄ）〜図３７（ｂ）に示すメモリ素子部Ａのビット線コンタクト部１３の高濃度不純物拡散層２５の形成の前に実施しても構わない。
【０２７９】
次に、図３７（ｄ）に示すように、例えば真空蒸着法等により、半導体基板１の上に全面にわたって、コバルト又はニッケル等からなる金属膜を堆積し、その後、熱処理を施すことにより、メモリ素子部Ａにおける第１のワード線１０ａ、第２のワード線１０ｂ及びビット線コンタクト部高濃度不純物拡散層２５の各上部に金属シリサイド層２３を形成すると共に、論理回路部Ｂにおけるゲート電極１０ｂの上部及び高濃度不純物拡散層２２の上部にそれぞれ金属シリサイド層２３を形成する。
【０２８０】
以降は、図示はしないが、第３の実施形態で説明したように、例えばＣＶＤ法により、半導体基板１の上の全面に酸化シリコンからなる層間絶縁膜を堆積し、その後、リソグラフィ法及びエッチング法により、層間絶縁膜において各ビット線コンタクト部上の金属シリサイド層を露出する複数の接続孔を選択的に形成する。
【０２８１】
次に、層間絶縁膜の上に各接続孔を埋めるように全面にわたって、タングステン、タングステン化合物、チタン若しくは窒化チタンなどのチタン化合物などの金属単層膜又は積層膜からなる導電膜を堆積する。続いて、堆積した導電膜に対して、行方向に配置された各ソース・ドレイン領域が相互に接続されるようにパターニングして、導電膜からビット線を形成する。
【０２８２】
これにより、論理回路部Ｂと、第３の実施形態と同様の構成のメモリ素子部Ａとを有する不揮発性半導体記憶装置を得ることができる。
【０２８３】
このように、本実施形態によると、第３の実施形態において記載した種々の効果と同様の効果を得ることができる。
【０２８４】
更に、メモリ素子部Ａを構成するワード線（ゲート電極）１０ａ、１０ｂと、論理回路部Ｂを構成するトランジスタのゲート電極１０ａ、１０ｂとを同一工程で形成できるため、工程数を削減することができる。
【０２８５】
また、論理回路部Ｂを構成するトランジスタのゲート電極１０ａ、１０ｂの側壁絶縁膜２１の幅のばらつき量を抑制することが可能となり、トランジスタの特性ばらつきを抑えることができるため、高歩留まりを実現できる。
【０２８６】
また、第６の実施形態においては、一例として論理回路部のゲート絶縁膜１９の膜厚を３ｎｍとしたが、トランジスタの種類や特性が最適化されるように、１ｎｍ〜３０ｎｍの範囲で膜厚を適宜調整してもよく、２種以上の膜厚のゲート絶縁膜を混在させても良い。
【０２８７】
また、本実施形態においては、多結晶シリコン膜のドライエッチングステップとして、開口部の高さが埋め込み酸化膜の高さと同じになった時点でステップの切換を行うとしたが、埋め込み酸化膜の高さから上下３０ｎｍ程度の範囲内で切り換えるのであれば、エッチング残渣は除去可能であり、問題ない。
【０２８８】
また、本実施形態においては、メモリ素子部Ａにおけるワード線及び論理回路部Ｂにおけるゲート電極を構成する第２の多結晶シリコン膜１０ｂは、ドープトポリシリコンとして堆積しているが、不純物がドープされない非ドープの多結晶シリコンを堆積した後に、不純物注入を行ってドープしてもよい。また、第１及び第２の多結晶シリコン膜１０ａ、１０ｂは一例に過ぎず、多結晶シリコン、非晶質（アモルファス）シリコン、タンタルやチタンなどの融点が６００℃以上である高融点金属、金属化合物若しくは金属シリサイドからなる単層膜又はこれらの積層膜に置き換えることができる。また、ワード線を構成する第２の多結晶シリコン膜１０ｂを金属によりシリサイド化してもよい。
【０２８９】
また、本実施形態においては、一例としてワード線間を埋め込み充填する膜としてＣＶＤ法によるシリコン酸化膜及びシリコン窒化膜を用いたが、これによらず、ステップカバレッジが良好であり、且つ、プラズマを用いない成膜方法が望ましい。但し、論理回路部Ｂにおける自己整合式側壁形成によるソース・ドレイン形成に必要な形状にて堆積される膜であることが望ましい。
【０２９０】
また、本実施形態においては、記憶素子のソース・ドレイン領域におけるビット線コンタクトと接する部分の表面を金属によりシリサイド化しても構わない。
【０２９１】
なお、以上の実施形態においてはいずれもフラッシュメモリと称される不揮発性半導体記憶装置について説明したが、本発明はこれに限定されるものではなく、同様のビット線及びワード線が交差する形状の高度に集積化された不揮発性半導体記憶装置、さらにはＤＲＡＭ等の揮発性半導体記憶装置やＭＲＡＭ、ＲＲＡＭ、ＦＲＡＭ等の不揮発性半導体記憶装置においても、構造を適正化することにより同様の構成を採用することが可能である。
【産業上の利用可能性】
【０２９２】
以上に説明したように、本発明の半導体記憶装置及びその製造方法は、ビット線コンタクト領域を狭小化する際に、ビット線コンタクトとビット線拡散層との電気的接続を確実に行うと共に、ゲート電極間のボイドの発生を抑制することを両立できるものであり、特に、ビット線コンタクト部１３を介してビット線拡散層と上部のビット線とを電気的に接続する構造を備えた不揮発性半導体記憶装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０２９３】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の平面図である。
【図２】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の断面図である。
【図３】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図６】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図７】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図８】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図９】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１０】（ａ）〜（ｅ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の断面図である。
【図１１】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１２】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１３】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１４】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１５】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１６】（ａ）〜（ｄ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１７】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１８】（ａ）〜（ｅ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の断面図である。
【図１９】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２０】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２１】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２２】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２３】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２４】（ａ）〜（ｄ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２５】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置
【図２６】（ａ）〜（ｅ）は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２７】（ａ）〜（ｅ）は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２８】（ａ）〜（ｄ）は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図２９】（ａ）〜（ｄ）は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３０】（ａ）〜（ｅ）は、本発明の第５の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３１】（ａ）〜（ｅ）は、本発明の第５の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３２】（ａ）〜（ｄ）は、本発明の第５の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３３】（ａ）〜（ｄ）は、本発明の第５の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３４】（ａ）〜（ｅ）は、本発明の第６の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３５】（ａ）〜（ｅ）は、本発明の第６の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３６】（ａ）〜（ｄ）は、本発明の第６の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３７】（ａ）〜（ｄ）は、本発明の第６の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３８】従来に係る不揮発性半導体記憶装置を示す平面図である。
【図３９】（ａ）〜（ｅ）は、従来に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４０】（ａ）〜（ｅ）は、従来に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４１】（ａ）〜（ｅ）は、従来に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４２】（ａ）〜（ｄ）は、従来に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４３】（ａ）〜（ｄ）は、従来に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４４】（ａ）〜（ｄ）は、従来に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４５】（ａ）及び（ｂ）は、従来に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４６】従来に係る不揮発性半導体記憶装置を示す平面図である。
【図４７】（ａ）〜（ｅ）は、従来に係る不揮発性半導体記憶装置を示す断面図である。
【図４８】（ａ）〜（ｅ）は、従来に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４９】（ａ）〜（ｅ）は、従来に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５０】（ａ）〜（ｅ）は、従来に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５１】（ａ）〜（ｄ）は、従来に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５２】（ａ）〜（ｄ）は、従来に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５３】（ａ）〜（ｄ）は、従来に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５４】（ａ）〜（ｄ）は、従来に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５５】（ａ）及び（ｄ）は、従来に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図５６】（ａ）及び（ｄ）は、従来に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【符号の説明】
【０２９４】
１        半導体基板
２        （素子分離形成）マスク形成膜
３        レジスト膜
４        素子分離領域
５        ソース・ドレイン領域（ｎ型不純物拡散層）
６        トラップ膜
７        （ソース・ドレイン形成）マスク膜
７Ａ      マスク形成膜
８        レジストパターン
９        ビット線埋め込み酸化膜
１０      ワード線（ゲート電極）
１０ａ    第１の多結晶シリコン膜（第１のワード線、第１のゲート電極）
１０ｂ    第２の多結晶シリコン膜（第２のワード線、第２のゲート電極）
１０Ａ    多結晶シリコン膜
１１      埋め込み充填膜
１２      層間絶縁膜
１３      ビット線コンタクト部
１４      コンタクト
１５      ビット線
１６      ｐ型不純物拡散層
１７      トンネル膜
１８      電極間絶縁層
１９      ゲート絶縁膜（ゲート酸化膜）
２０      低濃度不純物拡散層
２１      側壁絶縁膜
２２      高濃度不純物拡散層
２３      金属シリサイド層
２４      レジストパターン
２５      ビット線コンタクト部の高濃度不純物拡散層
【図１】
2010010260.tif 000003
【図２】
2010010260.tif 000004
【図３】
2010010260.tif 000005
【図４】
2010010260.tif 000006
【図５】
2010010260.tif 000007
【図６】
2010010260.tif 000008
【図７】
2010010260.tif 000009
【図８】
2010010260.tif 000010
【図９】
2010010260.tif 000011
【図１０】
2010010260.tif 000012
【図１１】
2010010260.tif 000013
【図１２】
2010010260.tif 000014
【図１３】
2010010260.tif 000015
【図１４】
2010010260.tif 000016
【図１５】
2010010260.tif 000017
【図１６】
2010010260.tif 000018
【図１７】
2010010260.tif 000019
【図１８】
2010010260.tif 000020
【図１９】
2010010260.tif 000021
【図２０】
2010010260.tif 000022
【図２１】
2010010260.tif 000023
【図２２】
2010010260.tif 000024
【図２３】
2010010260.tif 000025
【図２４】
2010010260.tif 000026
【図２５】
2010010260.tif 000027
【図２６】
2010010260.tif 000028
【図２７】
2010010260.tif 000029
【図２８】
2010010260.tif 000030
【図２９】
2010010260.tif 000031
【図３０】
2010010260.tif 000032
【図３１】
2010010260.tif 000033
【図３２】
2010010260.tif 000034
【図３３】
2010010260.tif 000035
【図３４】
2010010260.tif 000036
【図３５】
2010010260.tif 000037
【図３６】
2010010260.tif 000038
【図３７】
2010010260.tif 000039
【図３８】
2010010260.tif 000040
【図３９】
2010010260.tif 000041
【図４０】
2010010260.tif 000042
【図４１】
2010010260.tif 000043
【図４２】
2010010260.tif 000044
【図４３】
2010010260.tif 000045
【図４４】
2010010260.tif 000046
【図４５】
2010010260.tif 000047
【図４６】
2010010260.tif 000048
【図４７】
2010010260.tif 000049
【図４８】
2010010260.tif 000050
【図４９】
2010010260.tif 000051
【図５０】
2010010260.tif 000052
【図５１】
2010010260.tif 000053
【図５２】
2010010260.tif 000054
【図５３】
2010010260.tif 000055
【図５４】
2010010260.tif 000056
【図５５】
2010010260.tif 000057
【図５６】
2010010260.tif 000058