(57)【要約】【課題】追加工程なくフューズ下に配線等を配置可能な半導体装置及びその製造方法を提供する。【解決手段】この半導体装置は、絶縁層に設けられた複数の第１キャパシタ孔５２と、第１キャパシタ孔５２に形成された容量素子Ｃと、容量素子Ｃと結合するトランジスタＴｒとからなるＤＲＡＭセルと、絶縁層に設けられた複数の第２キャパシタ孔４０と、第２キャパシタ孔４０の間に形成されるフューズ素子（３１、５１）と、を備えている。【選択図】図５
2010040904.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層に設けられた複数の第１キャパシタ孔と、
前記第１キャパシタ孔に形成された容量素子と、
前記容量素子と結合するトランジスタとからなるＤＲＡＭセルと、
前記絶縁層に設けられた複数の第２キャパシタ孔と、
前記第２キャパシタ孔の間に形成されるフューズ素子と、を備えた半導体装置。
【請求項２】
前記第２キャパシタ孔の間隔は、前記第１キャパシタ孔の間隔よりも広い
請求項１に記載の半導体装置。
【請求項３】
前記フューズ素子は、前記容量素子の下部電極と同一層である第１導電層及び前記容量素子の上部電極の同一層である第２導電層の少なくとも一方を有する
請求項１又は２に記載の半導体装置。
【請求項４】
前記第２キャパシタ孔の内側面に沿って形成された第１導電層と、
前記第２キャパシタ孔内及び前記キャパシタ孔間に形成された第２導電層と、
前記第１導電層及び前記第２導電層を接続する第３導電層を備え、
前記フューズ素子は、前記第２キャパシタ孔間に形成された前記第２導電層によって構成される
請求項３に記載の半導体装置。
【請求項５】
前記第３導電膜は、コンタクトプラグである
請求項４に記載の半導体装置。
【請求項６】
前記第２キャパシタ孔の内側面及び前記第２キャパシタ孔間に形成された第１導電層と、
前記第２キャパシタ孔の内側面及び前記第２キャパシタ孔間において前記第１導電層の上に形成された第２導電層を備え、
前記フューズ素子は、前記第２キャパシタ孔間に形成された前記第１導電層及び前記第２導電層により構成される
請求項４に記載の半導体装置。
【請求項７】
前記第２キャパシタ孔の内側面及び前記第２キャパシタ孔間に形成された第１導電層と、
前記第２キャパシタ孔内において前記第１導電層の上に形成された第２導電層と、を備え、
前記フューズ素子は、前記第２キャパシタ孔間に形成された第１導電層により構成される
請求項４に記載の半導体装置。
【請求項８】
前記第１導電層は、前記フューズ素子の引き出し配線である
請求項４乃至７のうちいずれか１項に記載の半導体装置。
【請求項９】
隣接する前記フューズ素子は、千鳥配置される
請求項１乃至８のうちいずれか１項に記載の半導体装置。
【請求項１０】
半導体基板に絶縁層を形成し、
前記絶縁層に第１キャパシタ孔及び第２キャパシタ孔を形成し、
前記第１キャパシタ孔に容量素子を形成し、
前記第２キャパシタ孔間に導電層を形成することによりフューズ素子を形成する
半導体装置の製造方法。
【請求項１１】
前記第１キャパシタ孔及び第２キャパシタ孔は同一工程により形成され、
前記フューズ素子は、前記容量素子の上部電極又は下部電極を形成する工程と同一工程により形成される
請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を有する半導体装置に関し、特に、メモリセルの不良ビットを置換するためのフューズを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の超高集積化に伴い、配線材料は、Ａｌから低抵抗材料であるＣｕへの変更が必須となってきている。高速動作を実現するためには、Ｃｕ配線層間容量を低減する必要があり、そのために層間絶縁膜として低誘電率材料（Ｌｏｗ−ｋ）膜を適用することが考えられる。しかしながら、Ｃｕ配線及びＬｏｗ−ｋ膜は、耐湿性が弱く、フューズ材料としてＣｕを用いた場合には、レーザカットした箇所からの水分が浸入し隣接フューズが腐食してしまうことによって、誤判定を引き起こすという問題がある。一方、フューズを設けるためにＡｌ配線層を追加すると、コストが高くなるという問題がある。
【０００３】
上記のような問題を解決するには、Ａｌ配線やＣｕ配線でなく、かつ、可能な限り上層の配線層を用いてフューズを構成することが要求される。例えば、特許文献１及び２には、上層の配線層にフューズを形成する構成が開示されている。
【０００４】
図１９は、特許文献１に開示された半導体装置の構成を示す断面図である。紙面右側は、セル部を示し、紙面左側がフューズ部を示している。紙面右側に示すように、上部電極を構成する第２導電層１９２、絶縁膜１９３及び下部電極を構成する第１導電層１９１によってキャパシタが構成されている。また、紙面左側に示されたフューズ部は、容量素子の上部電極１９２と同一材料、かつ同一工程によって第２導電層１９２からなるフューズが形成されている。
【０００５】
図２０は、特許文献２に開示された半導体装置の構成を示す断面図である。特許文献２には、フューズ２０２ａ下であっても配線等を配置できるように、フューズカットによって生じるフューズ下の損傷を防ぐために、フューズ２０２ａを形成される導電層２０２をできるだけ上層に配置することが開示されている。
【特許文献１】特開平１０−１５０１６４号公報
【特許文献２】特開２００６−２２８７９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された半導体装置では、フューズをレーザカットした際に、フューズの下に配された層が損傷を受けるため、信頼性の観点からフューズの下層に何も形成することができないという問題を有する。
【０００７】
また、特許文献２に開示された半導体装置では、フューズ２０２ａとして使用する導電層２０２をより上層に形成するために、フューズ２０２を持ち上げるための絶縁層２０１を形成しなければならず、絶縁層を形成する工程が増加するという問題を有する。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の一態様は、絶縁層に設けられた複数の第１キャパシタ孔と、前記第１キャパシタ孔に形成された容量素子と、前記容量素子と結合するトランジスタとからなるＤＲＡＭセルと、前記絶縁層に設けられた複数の第２キャパシタ孔と、前記第２キャパシタ孔の間に形成されるフューズ素子と、を備えたことを特徴とする。
【０００９】
本発明に係る半導体装置の一態様によれば、第２キャパシタ孔間に形成された導電層をフューズとして用いることにより、フューズカットした際の損傷を、第１、第２キャパシタ孔が形成される絶縁層の厚みによって吸収することができる。これによって、絶縁層を追加することなく、フューズ下に回路素子等を配置させることができ、チップサイズの縮小化を図ることができる。
【００１０】
本発明に係る半導体装置の製造方法は、半導体基板に絶縁層を形成し、前記絶縁層に第１キャパシタ孔及び第２キャパシタ孔を形成し、前記第１キャパシタ孔に容量素子を形成し、前記第２キャパシタ孔間に導電層を形成することによりフューズを形成することを特徴とする。
【００１１】
本発明に係る半導体装置の製造方法によれば、第１キャパシタ孔が形成された絶縁層に第２キャパシタ孔を形成し、第２キャパシタ孔間にフューズを形成することにより、フューズカットした際の損傷を、第１、第２キャパシタ孔が形成された絶縁層の厚みによって吸収することができる。これにより、絶縁層を追加することなく、フューズ下に回路素子等を配置させることができる。
【発明の効果】
【００１２】
本発明に係るフューズの一態様によれば、製造工程を追加することなく、チップサイズの縮小化を図ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面を参照して本発明の最良な実施の形態について説明する。
【００１４】
［第１の実施形態］
本発明の第１の実施形態に係る半導体装置を説明するために、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を例として説明を行う。なお、本発明は、ＤＲＡＭに限定されるものではなく、種々のフューズを備えた半導体装置に適用することができる。
【００１５】
図１は、本発明の第１の実施形態に係る半導体装置の全体構成例を示す平面図である。半導体装置１００は、メモリセルがマトリクス状に形成されたセル部１０１と、セル部１０１に形成された配線等に接続され、当該配線の接続を切り替えるフューズが形成されたフューズ部１０２を備えている。なお、本説明では、フューズ部１０２は、ビット線の接続を切り替えるためのフューズを例として説明を行う。フューズ部１０２は、図１に示すように、セル部１０１が形成された領域とは異なる領域に形成されている。半導体装置１００は、セル部１０１及びフューズ部１０２の他に、例えばデータの入出力を制御する周辺回路や、データの入出力を行う電極パッド等がチップの中央に形成されている。
【００１６】
図２は、本発明の第１の実施形態に係る半導体装置のセル部の一部を示す平面図であり、図３は、図２のＡ−Ａ断面図である。なお、図２において、説明のために第４層間絶縁膜２３は省略して示している。セル部１０１は、データを電荷として蓄積する容量素子ＣとスイッチングトランジスタＴｒが形成されている。図３の断面図には、共通ビット線８に接続された２つのスイッチングトランジスタＴｒと、それぞれのスイッチングトランジスタＴｒに接続された容量素子Ｃが示されている。
【００１７】
半導体基板１０には、スイッチングトランジスタＴｒのソース・ドレイン領域となる第１拡散領域５及び第２拡散領域６が形成されている。隣接する第２拡散領域６の間に第１拡散領域１が配置されている。第１拡散領域５は、隣接するスイッチングトランジスタＴｒによって共有されている。また、スイッチングトランジスタＴｒの第２拡散領域６の左右には、隣接する拡散領域を電気的に分離するための分離絶縁膜２が形成されている。
【００１８】
半導体基板１０上には、第１層間絶縁膜２５が形成されている。第１拡散領域５と第２拡散領域６の間のチャネル領域の上には、ゲート絶縁膜３を介してゲート電極４が形成されている。ゲート電極４の外側を覆うように、サイドウォール絶縁膜２６が形成されている。また、第１層間絶縁膜２５には第１拡散領域５及び第２拡散領域６を上層の引き出し配線と接続するためのコンタクトプラグ１２が形成されている。
【００１９】
第１層間絶縁膜２５の上には、第２層間絶縁膜２１が形成されている。第１拡散領域５に対応する位置には、ビット線８が形成されている。ビット線８は、下層のコンタクトプラグ７、１２を介して半導体基板１０の第１拡散領域５に電気的に接続されている。換言すれば、ビット線８に接続されたコンタクトプラグ７、１２は、ビット線８の一部として機能している。第２層間絶縁膜２１には、第２拡散領域６のそれぞれに対応する位置に、第２拡散領域６を上層の導電層と接続するためのコンタクトプラグ１１が形成されている。
【００２０】
第２層間絶縁膜２１の上には、第３層間絶縁膜２２が形成されている。第３層間絶縁膜２２の膜厚は、容量素子Ｃの容量を十分に確保できる高さに設定される。第３層間絶縁膜２２の第２拡散領域６に対応する位置には、第２層間絶縁膜２１に達する第１キャパシタ孔５２が形成されている。第１キャパシタ孔５２の底面及び側面には、第１キャパシタ孔５２に沿って第１導電層３１が形成されている。セル部において、第１導電層３１は、容量素子Ｃの下部電極として機能する。第１導電層３１は、第１キャパシタ孔５２の底面において、第２層間絶縁膜２１のコンタクトプラグ１１に接続されている。第１導電層３１の上及び第３層間絶縁膜２２の上には、容量絶縁膜４１が形成されている。
【００２１】
第１キャパシタ孔５２の内部及び第３層間絶縁膜２２の上には、容量絶縁膜４１を介して第２導電層５１が形成されている。セル部において第２導電層５１は、容量素子の上部電極として機能する。下部電極である第１導電層３１、容量絶縁膜４１及び上部電極である第２導電層５１によって容量素子Ｃが構成されている。第２導電層５１は、第１キャパシタ孔５２内部及び隣接する第１キャパシタ孔５２間の第３層間絶縁膜２２上に形成されている。第１導電層（下部電極）３１、容量絶縁膜４１及び上部電極５１によって容量素子Ｃが構成されている。第２導電層（上部電極）５１の上には、第４層間絶縁膜２３が形成されている。
【００２２】
図４は、本発明の第１の実施形態に係る半導体装置のフューズ部１０２を拡大した平面図であり、図５は、図４のＢ−Ｂ断面図である。ここで、フューズ部１０２の断面形状は、セル部の断面形状と略同一構成を有している。
【００２３】
ここで、半導体装置は、絶縁層（第３層間絶縁層２２）に設けられた複数の第１キャパシタ孔５２と（図３）、第１キャパシタ孔５２に形成された容量素子Ｃと、容量素子Ｃと結合するトランジスタＴｒとからなるＤＲＡＭセルと、絶縁層（第３層間絶縁層２２）に設けられた複数の第２キャパシタ孔４０と、第２キャパシタ孔４０の間に形成されるフューズ素子５０と（図４）、を備えている。
【００２４】
図２、３のセル部１０１と同一の構成要素については、同一の符号を付すものとする。半導体基板１０には、分離絶縁膜２が形成されている。分離絶縁膜２は、上層に形成された隣接するコンタクトプラグ１２同士が底面の半導体層によって電気的に接続しないよう構成されている。第１層間絶縁膜２５には、第１層間絶縁膜２５を貫通するコンタクトプラグ１２が形成されている。フューズ部１０２において、コンタクトプラグ１２は、ビット線８を、上層のフューズ素子５０に接続するための引き回し配線の一部として機能している。
【００２５】
第２層間絶縁膜２１には、ビット線８が形成されている。ビット線８は、コンタクトプラグ７を介して下層のコンタクトプラグ１２に接続されている。第２層間絶縁膜２１には、コンタクトプラグ１２に対応する位置に、コンタクトプラグ１１が形成されている。すなわち、フューズ部において、コンタクトプラグ７、１２、及び１１は、ビット線８に設けられたフューズ素子５０の引き回し配線の一部として機能している。ビット線８は、図示しない判定回路まで引き回されている。このようなフューズ素子５０の引き回し配線は、フューズ素子５０の下層に形成されている。
【００２６】
第２層間絶縁膜２１の上には、第３層間絶縁膜２２が形成されている。第３層間絶縁膜２２には、第２キャパシタ孔４０が形成されている。この第２キャパシタ孔４０は、後述するように、セル部１０１の第１キャパシタ孔５２と同一工程により形成される。ただし、フューズ部１０２の第２キャパシタ孔４０の間隔は、フューズカットを行うのに十分な長さを確保するため、セル部１０１の第１キャパシタ孔５２の間隔よりも広く構成されている。第２キャパシタ孔４０の側面及び底面には、第１導層層３１が形成されている。第１導電層３１は、第３層間絶縁膜２２の上まで延在するよう形成されている。
【００２７】
第１導電層３１及び第３層間絶縁膜２２を覆うように、容量絶縁膜４１が形成されている。第２キャパシタ孔４０の内部及び第３層間絶縁膜２２の上には、第２導電層５１が形成されている。第２導電層５１は、第２キャパシタ孔４０の内部を埋め込むように形成されている。第２導電層５１は、第２キャパシタ孔４０の内部及び隣接する第２キャパシタ孔４０間を跨ぐように形成されている。換言すれば、第２導電層５１の一端は、一方の第２キャパシタ孔４０の開口部を覆うように延在し、第２導電層５１の他端は、他方の第２キャパシタ孔４０の開口部を覆うように延在している。第２キャパシタ孔４０間の平坦部において、第２導電層５１は、ビット線の接続を切り替える際にレーザカットされる。キャパシタ孔間の平坦部に形成された第２導電層５１を、フューズ素子５０とする。
【００２８】
フューズ部１０２において、第１導電層３１及び第２導電層の端部には、第１導電層３１及び第２導電層５１を接続するための第３導電層６１が形成されている。これにより、第１導電層３１は、フューズ素子５０（第２導電層５１）の引き出し配線として機能する。なお、第３導電層６１を除けば、セル部とフューズ部は、略同一構成を有している。第２導電層５１の上には、第４層間絶縁膜２３が形成されている。このように構成されるフューズ素子５０は、図４に示すように、隣接するビット線８毎に互い違いに配されている。換言すれば、隣接するビット線８に形成されたフューズ部は、隣接するビット線８において千鳥配置となるよう構成されている。
【００２９】
次に、このように構成されたフューズの製造方法について説明する。図６乃至図１１は、本発明の第１の実施形態に係るフューズの製造工程を示す断面図である。なお、図６乃至図１１において、紙面左側に各製造工程におけるセル部の構成を示し、紙面右側にフューズ部の構成を示す。図６（ａ）に示すように、半導体基板１０の所定の位置に分離絶縁膜２を形成する。
【００３０】
図６（ｂ）に示すように、不純物イオンをドープした後、熱処理を行うことで、セル部１０１に拡散領域５、６を形成する。半導体基板１０に形成された拡散領域５と拡散領域６の間のチャネル領域に対応する位置に、ゲート絶縁膜３を介してゲート電極４を形成する。ゲート電極４の周囲を覆うようにサイドウォール絶縁膜２６を形成する。そして、図６（ｃ）に示すように、第１層間絶縁膜２５を全面に堆積する。図６（ｄ）に示すように、第１層間絶縁膜２５の所定の位置にコンタクトプラグ１２を形成する。
【００３１】
図７（ａ）に示すように、第１層間絶縁膜２５の上に第２層間絶縁膜２１を形成し、第２層間絶縁膜２１にコンタクトプラグ７を形成する。形成したコンタクトプラグ７の上に、ビット線８を形成する。図７（ｂ）に示すように、ビット線８を覆うように、全面に第２層間絶縁膜２１を堆積する。また、コンタクトプラグ１２に対応する位置に、コンタクトプラグ１１を形成する。図７（ｃ）に示すように、第３層間絶縁膜２２を堆積する。セル部１０１の第１キャパシタ孔５２と同一工程において、フューズ部１０２に第２キャパシタ孔４０を形成する。ここで、セル部１０１の第１キャパシタ孔５２の間隔は、フューズ部１０２の第２キャパシタ孔４０間隔よりも狭い。
【００３２】
図８（ａ）に示すように、第２キャパシタ孔４０内部を含む第３層間絶縁膜２２の全面に、セル部において下部電極となる第１導電層３１を成膜する。図８（ｂ）に示すように、フォトレジスト９１を基板の全面に塗布し、第２キャパシタ孔４０、５２内を充填する。セル部１０１は、全面露光し、現像を行うことで第２キャパシタ孔４０のみにフォトレジスト９１を残すが、フューズ部１０２は、本実施形態では全面露光ではなく、マスクパターンを用いてフューズの引き出し部（第３層間絶縁膜２２上）及び第２キャパシタ孔４０内にフォトレジスト９１を残す。
【００３３】
図９（ａ）に示すように、エッチバックして第１導電層３１の分離を行う。図９（ｂ）に示すように、フォトレジスト９１を除去する。
【００３４】
図１０（ａ）に示すように、容量絶縁膜４１をＣＶＤ法により全面に形成する。図９（ｂ）に示すように、第２導電層５１をパターニングする。このとき、フューズ部１０２の第２導電層５１は、第１導電層３１と重なるようにパターニングを行う。
【００３５】
図１１（ａ）に示すように、基板全面に第３導電層６１を成膜し、全面エッチバックする。これにより、図１１（ｂ）に示すように、第２導電層（セル部１０１における上部電極）５１と第１導電層（セル部における下部電極）３１を電気的に接続する第３導電層６１がサイドウォール状に形成される。なお、第３導電層６１を形成する工程以外の工程については、従来の製造方法を適用することができる。
【００３６】
図１２は、本発明の第１の実施形態に係る半導体装置の効果を示す概略図である。図１２に示すように、レーザカット時の損傷を受ける面積は、下層になるに従い小さくなる。第１の実施形態に係る半導体装置では、フューズ素子５０を第２キャパシタ孔４０間の平坦部に形成することで、容量素子Ｃが形成される第３層間絶縁膜２２の厚みによって、フューズカット時の損傷が下層に到達するのを防ぐことができる。ここで、第３層間絶縁膜２２の厚みは、容量素子Ｃの容量を確保するために少なくとも１μｍ程度確保されるため、この厚みをフューズカット時の損傷を防ぐために利用することができる。これにより、フューズの下であっても配線や素子などを配置することができる。これによって半導体装置の高集積化を図ることができる。また、フューズ素子５０を形成する際の工程は、セル部１０１の製造工程と略同一工程により製造することができる。
【００３７】
また、第１の実施形態に係る半導体装置では、フューズ素子５０の取り出し口（引き回し配線）を、フューズ素子５０よりも下層に配置し、フューズ素子５０を千鳥配置にしている（図４）。ここで、前述したように、レーザカット時の損傷を受ける面積は、下層になるに従い小さくなる。そのため、第１の実施形態では、従来のように取り出し口をフューズの上層に形成した場合に比べ、フューズカットによって隣接するフューズの引き回し配線等が損傷を受けることがない。これにより、フューズピッチを狭めることができ、半導体装置の集積化を図ることができる。例えば、レーザカット時のレーザースポット径が１μｍであれば、フューズ部１０２におけるビット線間隔を１μｍとすることもできる。また、引き回し配線がフューズ素子５０よりも下層に形成されていることで、誤カットが生じにくい構成となっている。
【００３８】
また、第２導電層５１（上部電極）は、Ａｌ配線やＣｕ配線を除くと最も上層の配線層である。ここで、従来技術のようにフューズが下層配線である場合には、製造工程の１つであるＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）の回数が増え、絶縁膜厚バラツキが大きくなり、フューズカットが不安定になるという問題を有しているが、本実施形態では、上層の配線層にフューズが形成されていることから、フューズ上の絶縁膜厚をある程度薄膜に安定的に制御することができる。
【００３９】
［第２の実施形態］
図１３は、本発明の第２の実施形態に係る半導体装置のフューズを示す平面図であり、図１４は、図１３のＣ−Ｃ断面図である。第２の実施形態の特徴は、第２導電層５１がコンタクトプラグ７１を介第１導電層３１に電気的に接続されている点にある。以下、第１の実施形態と略同一構成については、同一符号を付すことによりその説明を省略する。
【００４０】
第１導電層３１は、底面においてコンタクトプラグ１１と接続されている。第１導電層３１は、さらにコンタクトプラグ１２、７を介してビット線８に接続され、判定回路まで引き回される。第２導電層５１は、キャパシタ孔開口部の周辺において、一部が第１導電層３１と重なるよう形成されている。
【００４１】
コンタクトプラグ７１は、第１導電層３１と第２導電層５１の重複部に形成され、第４層間絶縁膜２３を貫通するよう形成されている。これにより、コンタクトプラグ７１は、第２導電層５１（上部電極）と第１導電層３１（下部電極）を接続する。また、第４層間絶縁膜２３の上には、第５層間絶縁膜２４が形成されている。
【００４２】
次に、このように構成された半導体装置の製造方法について説明する。なお、第２層間絶縁膜２１までを形成する工程については、第１の実施形態と同様であるため、その説明を省略する。はじめに、層間絶縁膜２２をセル部１０１の第１キャパシタ孔５２と同一工程によって第２キャパシタ孔４０を形成する。下部電極となる第１導電層３１を成膜し、フォトレジストを基板の全面に塗布し第２キャパシタ孔４０内を充填する。通常は、全面露光し現像を行いキャパシタ孔のみにフォトレジストを残すが、本実施例では全面露光ではなく、マスクパターンを用いてフューズの引き出し部及び第２キャパシタ孔４０にフォトレジストを残す。続いてエッチバックして第１導電層３１（下部電極）の分離を行う。
【００４３】
容量絶縁膜４１をＣＶＤ法により形成した後、上部電極となる第２導電層５１を成膜して、パターニングを行う。このとき、フューズ部の第２導電層５１は、第１導電層３１と重なるようにパターニングする。
【００４４】
第２導電層５１の上に第４層間絶縁膜２３を成膜し、平坦化を行う。第４層間絶縁膜２３に、フューズ部の第１導電層３１と第２導電層５１の境界部に重なるように、コンタクトホールをパターニングにより形成する。コンタクトホールを導電膜で埋め込んだ後、ＣＭＰやエッチバックにより平坦化して、第１導電層３１及び第２導電層５１を接続するコンタクトプラグ７１を形成する。なお、このコンタクトプラグ７１を形成する工程は、図示しないセル部において、ゲート電極４、拡散領域５、６、ビット線８、又は第１導電層５１を、上層の配線と接続するコンタクトプラグを形成する工程と同一工程である。第４層間絶縁膜２３の上に、更に第５層間絶縁膜２４を形成する。
【００４５】
このように第２の実施形態では、コンタクトプラグ７１を介して第１導電層３１と第２導電層５１を接続することにより、第１の実施形態で行った第３導電層６１の成膜およびエッチバックの工程を省略でき、フューズ形成の為の工程を追加なしで実現することができる。
【００４６】
［第３の実施形態］
次に、本発明の第３の実施形態に係る半導体装置について説明する。図１５は、本発明の第３の実施形態に係る半導体装置のフューズ部を示す平面図であり、図１６は、図１５のＤ−Ｄ断面図である。第３の実施形態の特徴は、セル部１０１において下部電極となる第１導電層３１が、フューズとして機能する点にある。
【００４７】
図１６に示すように、第１導電層３１は、その底面でコンタクトプラグ１１と接続されている。第１導電層３１は、さらにコンタクトプラグ１２、７を介してビット線８と接続され、判定回路まで引き回される。第１導電層３１は、第２導電層５１によって覆われている。第３の実施形態では、第１導電層３１と第２導電層５１とは容量絶縁膜４１を介して電気的に分離しており、接続されていない。
【００４８】
次に、このように構成された半導体装置の製造方法について説明する。なお、第２層間絶縁膜２１までを形成する工程については、第１の実施形態と同様であるため、その説明を省略する。はじめに、第３層間絶縁膜２２を堆積させ、セル部１０１の第１キャパシタ孔５２と同一工程によって第２キャパシタ孔４０を形成する。セル部１０１において下部電極となる第１導電層３１を成膜し、フォトレジストを基板の全面に塗布し第２キャパシタ孔４０内を充填する。通常は、全面露光し現像を行い第２キャパシタ孔４０やキャパシタ孔のみにフォトレジストを残すが、本実施形態では全面露光ではなく、マスクパターンを用いてフューズ、フューズの引き出し部及びキャパシタ孔にフォトレジストを残す。続いて、エッチバックして第１導電層３１の分離を行う。
【００４９】
容量絶縁膜４１をＣＶＤ法により形成し、続いて第２導電層５１（上部電極）を形成する。このとき、フューズ部の第２導電層５１は、図１５に示すように、下層の第１導電層３１とほぼ重なるようにパターニングする。また、第３層間絶縁膜２２の上には、第４層間絶縁膜２３が形成されている。第３の実施形態においては、下部電極とて機能する第１導電層３１がフューズとして構成されている。図１６に示すように、第３の実施形態に係る半導体装置においては、フューズ部１０１とセル部１０６がほぼ同じ構成を有することとなる。
【００５０】
このように、第３の実施形態では、下部電極となる第１導電層３１をフューズとして用いることにより、フューズを設けるために製造工程を別途追加する必要はない。このように、メモリセルの不良ビットを置換するフューズを、メモリセルと同一構成とすることで、低コストでフューズを搭載することができる。
【００５１】
［第４の実施形態］
図１７は、本発明の第４の実施形態に係る半導体装置のフューズ部を示す平面図であり、図１８は、図１７のＥ−Ｅ断面図である。第４の実施形態の特徴は、第３の実施形態と同様に、セル部１０１において下部電極となる第１導電層３１にフューズ素子５０が形成されている点にある。ただし、第３の実施形態とは、第２導電層５１（上部電極）の形状が異なっている。第４の実施形態では、第１導電層３１のみが隣接する第２キャパシタ孔間に形成されおり、第２導電層５１は第２キャパシタ孔間に形成されていない。
【００５２】
次に、このように構成された半導体装置の製造方法について説明する。なお、第３層間絶縁膜２２までを形成する工程は、第１の実施形態と略同一工程であるためその説明を省略する。はじめに、層間絶縁膜２２をセル部１０１の第１キャパシタ孔５２と同一工程により第２キャパシタ孔４０を形成する。下部電極として第１導電層３１を成膜し、フォトレジストを基板の全面に塗布し第２キャパシタ孔４０内を充填する。マスクパターンを用いて第２キャパシタ孔４０内及び第３層間絶縁膜２２の一部にフォトレジスト９１を残し、エッチバックして第１導電層３１を形成する。
【００５３】
次に、容量絶縁膜４１をＣＶＤ法により形成し、第２導電層５１（上部電極）を形成する。このときフューズ部の第２導電層５１は、図１７に示すようにパターニングしない。ただし、エッチング後にフューズ部の第２キャパシタ孔４０の中に第２導電層５１が残ることとなる。
【００５４】
このように、第４の実施形態に係る半導体装置によれば、フューズ部１０２における第２導電層５１のパターニングを行わないことで更に製造工程の簡易化を図り、低コスト化を実現することができる。
【００５５】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態に係る半導体装置の全体構成を示す平面図である。
【図２】本発明の第１の実施形態に係る半導体装置のセル部の平面図である。
【図３】図２のＡ−Ａ断面図である。
【図４】本発明の第１の実施形態に係る半導体装置のフューズ部の平面図である。
【図５】図４のＢ−Ｂ断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１０】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１１】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１２】本発明の第１の実施形態に係る半導体装置の効果を示す概念図である。
【図１３】本発明の第２の実施形態に係る半導体装置の平面図である。
【図１４】図１３のＣ−Ｃ断面図である。
【図１５】本発明の第３の実施形態に係る半導体装置の平面図である。
【図１６】図１５のＤ−Ｄ断面図である。
【図１７】本発明の第４の実施形態に係る半導体装置の平面図である。
【図１８】図１７のＥ−Ｅ断面図である。
【図１９】特許文献１に記載された半導体装置の構成を示す断面図である。
【図２０】特許文献２に記載された半導体装置の構成を示す断面図である。
【符号の説明】
【００５７】
２    分離絶縁膜
３    ゲート絶縁膜
４    ゲート電極
５    拡散領域
６    拡散領域
７、１１、１２    コンタクトプラグ
８     ビット線
１０     半導体基板
２１    第２層間絶縁膜
２２    第３層間絶縁膜
２３    第４層間絶縁膜
２４     第５層間絶縁膜
２５    第１層間絶縁膜
２６    サイドウォール絶縁膜
３１     第１導電層
４０    第２キャパシタ孔
４１    容量絶縁膜
５０    フューズ
５１    第２導電層
５２    第１キャパシタ孔
６１    第３導電層
７１    コンタクトプラグ
９１    フォトレジスト
Ｃ    容量素子
Ｔｒ    スイッチングトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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