(57)【要約】【課題】隣り合うワードラインの間においてショートが発生する虞がある。【解決手段】半導体装置の製造方法では、半導体基板１０１の上面上にトラップ膜１０２、第１の導電膜１０３、第１の絶縁膜１０４、第２の絶縁膜１０５及び第３の絶縁膜１０６を順次形成した後、第３の絶縁膜１０６、第２の絶縁膜１０５、第１の絶縁膜１０４及び第１の導電膜１０３を貫通する開口部１０８を列方向に並べて形成する。その後、半導体基板１０１の上部のうち各開口部１０８の底面下に位置する部分にビットライン１０９を形成してから、各開口部１０８の内部に第４の絶縁膜１１０を埋める。それから、第２の絶縁膜１０５の上面が露出するように第３の絶縁膜１０６と第４の絶縁膜１１０とをＣＭＰにより除去したのち、第２の絶縁膜１０５及び第１の絶縁膜１０４を除去して第１の導電膜１０３及び第４の絶縁膜１１０を第２の導電膜１１１で覆う。その後、第１の導電膜１０３及び第２の導電膜１１１を選択的に除去する。【選択図】図７
2010245219.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上面上に、電荷を蓄積することにより情報を記憶するトラップ膜、第１の導電膜、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜を順次形成する工程（ａ）と、
前記第３の絶縁膜、前記第２の絶縁膜、前記第１の絶縁膜及び前記第１の導電膜を選択的に除去することにより、前記第３の絶縁膜、前記第２の絶縁膜、前記第１の絶縁膜及び前記第１の導電膜を貫通する開口部を列方向に並べて形成する工程（ｂ）と、
前記半導体基板の上部のうち前記開口部のそれぞれの底面下に位置する部分に不純物を導入してビットラインを形成する工程（ｃ）と、
前記開口部のそれぞれの内部に第４の絶縁膜を埋める工程（ｄ）と、
前記第３の絶縁膜と前記第４の絶縁膜の一部分とをＣＭＰにより除去し、前記第２絶縁膜の上面の少なくとも一部分を露出させる工程（ｅ）と、
前記第２の絶縁膜を除去する工程（ｆ）と、
前記第１の絶縁膜を除去する工程（ｇ）と、
前記工程（ｆ）及び前記工程（ｇ）の後に、前記第１の導電膜を覆うとともに前記ビットラインの上に位置する前記第４の絶縁膜を覆うように前記第２の導電膜を形成する工程（ｈ）と、
前記第１の導電膜及び前記第２の導電膜を選択的に除去して、前記第１の導電膜及び前記第２の導電膜からなるワードラインを形成する工程（ｉ）とを有する半導体装置の製造方法。
【請求項２】
前記トラップ膜は、下層のシリコン酸化膜、中層のシリコン窒化膜及び上層のシリコン酸化膜からなるＯＮＯ膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜、前記第３の絶縁膜及び前記第４の絶縁膜は、シリコン酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２の絶縁膜は、シリコン窒化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記工程（ｆ）は、リン酸を用いたウェットエッチング工程であることを特徴とする請求項１または４に記載の半導体装置の製造方法。
【請求項６】
前記工程（ｇ）は、フッ酸を用いたウェットエッチング工程であることを特徴とする請求項１または３に記載の半導体装置の製造方法。
【請求項７】
前記第１の導電膜及び前記第２の導電膜は、シリコンからなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第２の絶縁膜の膜厚は、第３の絶縁膜の膜厚よりも薄いことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に半導体装置の微細化及び半導体装置の製造工程の簡略化を図る技術に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ（metal-oxide-nitride-oxide-semiconductor）型不揮発性半導体記憶装置は、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜が順次積層された積層体からなるＯＮＯ膜に電荷を蓄積する不揮発性半導体記憶装置である。これまで、様々なＭＯＮＯＳ型不揮発性半導体記憶装置が提案されている。提案されているＭＯＮＯＳ型不揮発性半導体記憶装置の中でも、半導体基板中に形成されたビットラインとチャネル領域上に形成されたＯＮＯ膜とビットライン上に該ビットラインと直交するように形成されたワードラインとを有しＯＮＯ膜中に局所的に電荷を蓄積することにより情報を記憶するＭＯＮＯＳ半導体記憶装置が、高密度化、高能力化及び低電圧化に適していることから注目されている。
【０００３】
図１は、一般的なＭＯＮＯＳ型不揮発性半導体記憶装置の平面図である。図１に示すように、ＭＯＮＯＳ型不揮発性半導体記憶装置は、一般に、ビットライン１０と、ビットライン１０と直交するワードライン（ゲート電極）１１とを有する。
【０００４】
以下では、従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法について図１１〜図１７を参照しながら説明する（例えば、特許文献１を参照）。図１１〜図１７は従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を工程順に示す断面図であり、図１１〜図１７のそれぞれの（ａ）は図１に示すＡ−Ａ線における断面図であり、図１１〜図１７のそれぞれの（ｂ）は図１に示すＢ−Ｂ線における断面図であり、図１１〜図１７のそれぞれの（ｃ）は図１に示すＣ−Ｃ線における断面図であり、図１１〜図１７のそれぞれの（ｄ）は図１に示すＤ−Ｄ線における断面図である。
【０００５】
図１１（ａ）〜（ｄ）に示すように、第１導電型の半導体基板２０１上にトラップ膜であるＯＮＯ膜２０２を形成し、ＯＮＯ膜２０２の上にワードラインの一部分を構成する第１の導電膜２０３を形成し、第１の導電膜２０３の上に第１の絶縁膜２０４を形成し、第１の絶縁膜２０４の上にビットライン拡散層を形成する際にハードマスクとして機能する第２の絶縁膜２０５を形成し、第２の絶縁膜２０５の上にビットラインの位置を決定する第１のレジストパターン２０６を形成する。
【０００６】
次に、図１２（ａ）〜（ｄ）に示すように、第１のレジストパターン２０６をマスクとして第２の絶縁膜２０５の一部分を除去したあと、第１のレジストパターン２０６を除去する。その後、第２の絶縁膜２０５をハードマスクとして第１の絶縁膜２０４と第１の導電膜２０３とＯＮＯ膜２０２の上部とを除去する。これにより、開口部２０７が形成される。尚、図１２（ａ）〜（ｄ）ではＯＮＯ膜２０２の下部を除去することなく残しているが、半導体基板２０１の上面が露出するまでＯＮＯ膜２０２を除去する場合もある。その後、ＯＮＯ膜２０２の下部を介して半導体基板２０１に不純物イオンをイオン注入することにより、半導体基板２０１の上部のうち開口部２０７のそれぞれの底面下に位置する部分に拡散層２０８を形成する。
【０００７】
次に、図１３（ａ）〜（ｄ）に示すように、各開口部２０７の底面上及び側面上と第２の絶縁膜２０５の上面上とに第３の絶縁膜２０９を堆積する。これにより、開口部２０７のそれぞれの内部に第３の絶縁膜２０９が埋め込まれる。
【０００８】
次に、図１４（ａ）〜（ｄ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により第２の絶縁膜２０５の上面が露出するまで第３の絶縁膜２０９を除去する。これにより、開口部２０７のそれぞれの内部には第３の絶縁膜２０９が残存することとなる。その後、その第３の絶縁膜２０９をウェットエッチングして第３の絶縁膜２０９の膜厚を調整する。
【０００９】
次に、図１５（ａ）〜（ｄ）に示すように、第２の絶縁膜２０５をウェットエッチングにより除去し、その後、第１の絶縁膜２０４をウェットエッチングにより除去する。これにより、第３の絶縁膜２０９からなるビットライン絶縁膜２１０が完成する。
【００１０】
次に、図１６（ａ）〜（ｄ）に示すように、第１の導電膜２０３の上面上及びビットライン絶縁膜２１０の上面上にワードラインの一部分を構成する第２の導電膜２１１を形成し、その後、第２の導電膜２１１の上面上に第２のレジストパターン２１２を形成する。このとき、拡散層２０８と直交するように第２のレジストパターン２１２を形成する。
【００１１】
次に、図１７（ａ）〜（ｄ）に示すように、第２のレジストパターン２１２をマスクとして第１の導電膜２０３及び第２の導電膜２１１を除去する。これにより、第１の導電膜２０３と第２の導電膜２１１とからなるワードライン（ゲート電極）２１３が形成され、ＮＯＭＯＳ型半導体記憶装置が完成する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００３−１６３２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
前記従来の不揮発性半導体記憶装置の製造方法では、次に示す不具合が発生する。第２のレジストパターン２１２をマスクとして第１の導電膜２０３の一部分と第２の導電膜２１１の一部分とを除去する際、ビットライン絶縁膜２１０の側面に第１の導電膜２０３の一部分と第２の導電膜２１１の一部分とがエッチング残渣２１４として残りやすい。そのため、エッチング残渣２１４を介して隣り合うワードライン２１３間においてショートしやすいという不具合が生じる。エッチング残渣２１４の発生は以下に示すことが要因であるということが判明している。
【００１４】
第１のレジストパターン２０６をマスクとして第２の絶縁膜２０５の一部分をドライエッチングにより除去すると、エッチング後の第２の絶縁膜２０５には上に向かうにつれて各開口部２０７の幅を広くするテーパー部２０５ａが形成される（図１２（ｄ））。このように上へ向かうにつれて幅が広くなるように各開口部２０７を形成すると、ビットラインの微細化を図ることができる。しかし、テーパー部２０５ａが形成されるので、次に示す不具合が生じる。第２の絶縁膜２０５をマスクとして第１の絶縁膜２０４と第１の導電膜２０３とＯＮＯ膜２０２とをエッチングして開口部２０７を形成し、第３の絶縁膜２０９を開口部２０７のそれぞれの内部に埋め込み、ＣＭＰ法により第２の絶縁膜２０５の上面が露出するまで第３の絶縁膜２０９を除去すると、第３の絶縁膜２０９には上に向かうにつれて幅が広くなる逆テーパー部２０９ａが形成される（図１４（ｄ））。その結果、第２の絶縁膜２０５及び第１の絶縁膜２０４をウェットエッチにより除去することによりビットライン絶縁膜２１０を形成すると、ビットライン絶縁膜２１０の上部には逆テーパー部２０９ａが残存しているので、ワードラインを加工するときにその逆テーパー部２０９ａがマスクとなる。よって、第１の導電膜２０３及び第２の導電膜２１１のそれぞれのうち逆テーパー部２０９ａの下に位置する部分がエッチング残渣２１４として残り、隣り合うワードライン２１３，２１３同士がエッチング残渣２１４を介してショートする。
【００１５】
エッチング残渣２１４の発生を回避するためには、図１８（ａ）に示すようにレジストパターン３０４を用いて第１の導電膜３０３を加工すれば良い。しかし、この場合、図１８（ｂ）に示すように、イオン注入により第２導電型の拡散層３０５を形成するときにイオン種３０６が第１の導電膜３０３を突き抜けるということが起こり得、その結果、隣り合う拡散層３０５，３０５同士がショートするという課題が新たに発生する。また、図１８（ｃ）に示すように第３の絶縁膜３０７を開口部３０６のそれぞれの内部に埋め込んだのちに図１８（ｄ）に示すようにＣＭＰ法により第１の導電膜３０３が露出するまで第３の絶縁膜３０７を除去すると、ＣＭＰによるスクラッチ不良が第１の導電膜３０３の上部に発生するという課題も発生する。なお、図１８（ａ）〜（ｄ）は、エッチング残渣の発生を回避するために提案されたＮＯＭＯＳ型半導体記憶装置の製造方法の一部を工程順に示す断面図である。
【００１６】
本発明は、前記従来の問題を解決し、隣り合うワードラインの間におけるショートの発生を防止し、高い歩留まりで半導体装置を得ることができるようにすることを目的とする。
【課題を解決するための手段】
【００１７】
本発明の半導体装置の製造方法は、半導体基板の上面上に、電荷を蓄積することにより情報を記憶するトラップ膜、第１の導電膜、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜を順次形成する工程（ａ）と、第３の絶縁膜、第２の絶縁膜、第１の絶縁膜及び第１の導電膜を選択的に除去することにより、第３の絶縁膜、第２の絶縁膜、第１の絶縁膜及び第１の導電膜を貫通する開口部を列方向に並べて形成する工程（ｂ）と、半導体基板の上部のうち開口部のそれぞれの底面下に位置する部分に不純物を導入してビットラインを形成する工程（ｃ）と、開口部のそれぞれの内部に第４の絶縁膜を埋める工程（ｄ）と、第３の絶縁膜と第４の絶縁膜の一部分とをＣＭＰにより除去し、第２絶縁膜の上面の少なくとも一部分を露出させる工程（ｅ）と、第２の絶縁膜を除去する工程（ｆ）と、第１の絶縁膜を除去する工程（ｇ）と、工程（ｆ）及び工程（ｇ）の後に第１の導電膜を覆うとともにビットラインの上に位置する第４の絶縁膜を覆うように第２の導電膜を形成する工程（ｈ）と、第１の導電膜及び第２の導電膜を選択的に除去して、第１の導電膜及び第２の導電膜からなるワードラインを形成する工程（ｉ）とを有する。
【００１８】
この製造方法では、各開口部の幅を上に向かうにつれて広くするテーパー部が第３の絶縁膜に形成されていても、工程（ｅ）において第３の絶縁膜を除去する。よって、工程（ｉ）において第１の導電膜及び第２の導電膜からなるエッチング残渣が形成されることを抑止できる。
【００１９】
後述の好ましい実施形態では、トラップ膜は、下層のシリコン酸化膜、中層のシリコン窒化膜及び上層のシリコン酸化膜からなるＯＮＯ膜である。
【００２０】
後述の好ましい実施形態では、第１の絶縁膜、第３の絶縁膜及び第４の絶縁膜は、シリコン酸化膜であり、第２の絶縁膜は、シリコン窒化膜である。
【００２１】
後述の好ましい実施形態では、工程（ｆ）はリン酸を用いたウェットエッチング工程であり、工程（ｇ）はフッ酸を用いたウェットエッチング工程である。
【００２２】
後述の好ましい実施形態では、第１の導電膜及び第２の導電膜は、シリコンからなる。
【００２３】
後述の好ましい実施形態では、第２の絶縁膜の膜厚は、第３の絶縁膜の膜厚よりも薄い。これにより、第３の絶縁膜にテーパー部が形成されても、第２の絶縁膜にはテーパー部が形成されにくくなる。よって、工程（ｉ）において、第１の導電膜及び第２の導電膜からなるエッチング残渣が形成されるということを抑止できる。
【発明の効果】
【００２４】
本発明では、隣り合うワードラインの間においてショートの発生を防止することができるので、半導体装置の製造歩留まりを向上させることができる。
【図面の簡単な説明】
【００２５】
【図１】一般的なＭＯＮＯＳ型不揮発性半導体記憶装置の平面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】本発明の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図９】本発明の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図１２】従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図１３】従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図１４】従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図１５】従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図１６】従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図１７】従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法の一工程を示す断面図である。
【図１８】（ａ）〜（ｄ）は、エッチング残渣の発生を回避するために提案されたＮＯＭＯＳ型半導体記憶装置の製造方法の一部を工程順に示す断面図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は以下に示す実施形態に限定されない。
【００２７】
（第１の実施形態）
図２〜図１０は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、図２〜図１０のそれぞれの（ａ）は図１に示すＡ−Ａ線における断面図であり、図２〜図１０のそれぞれの（ｂ）は図１に示すＢ−Ｂ線における断面図であり、図２〜図１０のそれぞれの（ｃ）は図１に示すＣ−Ｃ線における断面図であり、図２〜図１０のそれぞれの（ｄ）は図１に示すＤ−Ｄ線における断面図である。
【００２８】
まず、図２（ａ）〜（ｄ）に示すように、例えば熱酸化法によりｐ型のシリコン（Ｓｉ）からなる半導体基板１０１の上面を酸化して、半導体基板１０１の上面上に膜厚が約５ｎｍの第１のシリコン酸化（ＳｉＯ２）膜１０２ａを形成する。その後、例えば減圧ＣＶＤ（Chemical Vapor Deposition）法により、第１のシリコン酸化膜１０２ａの上面上に膜厚が約１０ｎｍの第１のシリコン窒化（ＳｉＮ）膜１０２ｂを堆積する。その後、例えば熱酸化法により第１のシリコン窒化膜１０２ｂの上面を酸化して、第１のシリコン窒化膜１０２ｂの上面上に膜厚が約１０ｎｍの第２のシリコン酸化膜１０２ｃを形成する。これにより、半導体基板１０１の上面上には、第１のシリコン酸化膜１０２ａ（約５ｎｍ）、第１のシリコン窒化膜１０２ｂ(約１０ｎｍ）及び第２のシリコン酸化膜１０２ｃ（約１０ｎｍ）からなるＯＮＯ膜（トラップ膜）１０２が形成される（工程（ａ））。なお、第１のシリコン窒化膜１０２ｂは電荷を蓄積するが、この第１のシリコン窒化膜１０２ｂの代わりに酸窒化シリコン（ＳｉＯＮ）またはアルミナからなる電荷蓄積膜（絶縁膜）を用いてもよい。
【００２９】
次に、図３（ａ）〜（ｄ）に示すように、ＯＮＯ膜１０２の上面上に膜厚が約５０ｎｍの第１の多結晶シリコン膜（第１の導電膜）１０３を堆積し、第１の多結晶シリコン膜１０３の上面上に膜厚が約５ｎｍの第３のシリコン酸化膜（第１の絶縁膜）１０４を堆積し、第３のシリコン酸化膜１０４の上面上に膜厚が約１０ｎｍの第２のシリコン窒化膜（第２の絶縁膜）１０５を堆積し、第２のシリコン窒化膜１０５の上面上に膜厚が約１００ｎｍの第４のシリコン酸化膜（第３の絶縁膜）１０６を堆積する（工程（ａ））。これらの膜の堆積方法としては例えば減圧ＣＶＤ法を挙げることができる。
【００３０】
次に、図４（ａ）〜（ｄ）に示すように、第４のシリコン酸化膜１０６の上面上にレジストパターン１０７を形成する。このとき、後の工程において形成されるビットライン形成部が開口するように、レジストパターン１０７を形成する。
【００３１】
次に、図５（ａ）〜（ｄ）に示すように、レジストパターン１０７をマスクとしてドライエッチングを行うことにより、第４のシリコン酸化膜１０６のうちビットラインが形成される領域の上に位置する部分が除去される。その後、レジストパターン１０７を除去してから、第４のシリコン酸化膜１０６をハードマスクとして第４のシリコン酸化膜１０６と第２のシリコン窒化膜１０５と第３のシリコン酸化膜１０４と第１の多結晶シリコン膜１０３とＯＮＯ膜１０２の一部もしくは全てとを除去する。これにより、開口部１０８が形成される（工程（ｂ））。つまり、開口部１０８は、第１の多結晶シリコン膜１０３、第３のシリコン酸化膜１０４、第２のシリコン窒化膜１０５及び第４のシリコン酸化膜１０６を貫通しており、また、列方向に並んで配置される。なお、ドライエッチングにより除去されずに残存した第４のシリコン酸化膜１０６には、上へ向かうにつれて各開口部１０８の幅を広くするテーパー部１０６ａが形成される。これにより、ビットラインの微細化を図ることができる。
【００３２】
その後、第４のシリコン酸化膜１０６をマスクとしてｎ型不純物である砒素（Ａｓ）イオンを半導体基板１０１に注入する。これにより、半導体基板１０１の上部のうち開口部１０８のそれぞれの底面の下に位置する部分には、ビットラインとなるｎ型拡散層１０９が形成される（工程（ｃ））。このとき、イオン注入の条件としては、例えば注入エネルギーが約５０ｋｅＶであれば良く、注入ドーズ量が約３×１０１５ｃｍ−２であればよい。
【００３３】
次に、図６（ａ）〜（ｄ）に示すように、開口部１０８のそれぞれの底面上及び側面上と第４のシリコン酸化膜１０６の上面上とに第５のシリコン酸化膜１１０を形成する（工程（ｄ））。これにより、第５のシリコン酸化膜１１０は、開口部１０８のそれぞれの内部に埋め込まれる。
【００３４】
次に、図７（ａ）〜（ｄ）に示すように、例えばＣＭＰ法により第２のシリコン窒化膜１０５が露出するまで第４のシリコン酸化膜１０６と第５のシリコン酸化膜１１０の一部分とを除去する（工程（ｅ））。具体的には、まず、第５のシリコン酸化膜１１０のうち第４のシリコン酸化膜１０６の上面上に形成された部分が除去される。次に、第４のシリコン酸化膜１０６が除去される。このとき、各開口部１０８のうち第４のシリコン酸化膜１０６内に位置する部分に設けられた第５のシリコン酸化膜１１０も除去される。よって、第４のシリコン酸化膜１０６のテーパー部１０６ａが除去されるので、第５のシリコン酸化膜１１０の側面は開口部１０８のそれぞれの内部において半導体基板１０１の上面に対して垂直となる。
【００３５】
次に、図８（ａ）〜（ｄ）に示すように、リン酸を用いたウェットエッチングにより第２のシリコン窒化膜１０５を除去した（工程（ｆ））のち、フッ酸を用いたウェットエッチングにより第３のシリコン酸化膜１０４を除去する（工程（ｇ））。
【００３６】
次に、図９（ａ）〜（ｄ）に示すように、第１の多結晶シリコン膜１０３の上面上と各開口部１０８の内部における第５のシリコン酸化膜１１０の上面上とに、第２の多結晶シリコン膜（第２の導電膜）１１１を堆積する（工程（ｈ））。その後、例えばフォトリソグラフィにより、第２の多結晶シリコン膜１１１の上面上にレジストパターン１１２を形成する。後述のように第１の多結晶シリコン膜１０３及び第２の多結晶シリコン膜１１１のうちレジストパターン１１２で覆われた部分がワードラインとなるので、ｎ型拡散層１０９に直交するようにレジストパターン１１２を形成する。
【００３７】
次に、図１０（ａ）〜（ｄ）に示すように、レジストパターン１１２をマスクとしてドライエッチングを行う。これにより、第１の多結晶シリコン膜１０３及び第２の多結晶シリコン膜１１１からなるワードライン１１３が形成される（工程（ｉ））。
【００３８】
以上に説明したように、本実施形態によると、図７（ａ）〜（ｄ）に示す工程において、第４のシリコン酸化膜１０６のテーパー部１０６ａが除去される。よって、ビットライン絶縁膜となる第５のシリコン酸化膜１１０には逆テーパー部が形成されないので、第１の多結晶シリコン膜１０３の一部分と第２の多結晶シリコン膜１１１の一部分とからなるエッチング残渣が形成されることを抑止できる。従って、隣り合うワードライン同士がショートすることを抑止することができるので、半導体装置の製造歩留まりを高めることができる。
【００３９】
また、本実施形態では、図５（ａ）〜（ｄ）に示す工程において、半導体基板の上部のうちビットラインとなるｎ型拡散層１０９が形成されない部分には、ＯＮＯ膜１０２、第１の多結晶シリコン膜１０３、第３のシリコン酸化膜１０４、第２のシリコン窒化膜１０５及び第４のシリコン酸化膜１０６が形成されている。よって、ｎ型不純物が半導体基板の上部のうちｎ型拡散層１０９が形成されない部分に誤って注入されることを抑止できるので、隣り合うｎ型拡散層１０９同士がショートを起こすことを抑制できる。これによっても、半導体装置の製造歩留まりを高めることができる。
【００４０】
さらに、本実施形態では、ビットライン絶縁膜の膜厚は半導体基板の上面からシリコン窒化膜の上面までの高さで決まるので、ビットライン絶縁膜の膜厚ばらつきが抑制される。よって、ビットライン絶縁膜の耐圧を安定的に確保することが可能である。
【００４１】
なお、本実施形態では、以下に示す構成であっても良い。
【００４２】
半導体基板の導電型はｎ型であっても良い。半導体基板の導電型がｎ型である場合には、ビットラインとなる拡散層の導電型がｐ型であればよい。
【００４３】
半導体基板、導電膜及び絶縁膜のそれぞれの材料は、上記材料に限定されない。
【００４４】
導電膜及び絶縁膜のそれぞれの成膜方法は上記記載の方法に限定されず、それぞれの膜厚値は上記数値に限定されない。なお、第２のシリコン窒化膜１０５の膜厚は第４のシリコン酸化膜１０６の膜厚よりも薄いことが好ましい。第２のシリコン窒化膜１０５の膜厚が第４のシリコン酸化膜１０６の膜厚よりも薄ければ、第４のシリコン酸化膜１０６にテーパー部が形成されても第２のシリコン窒化膜１０５にテーパー部が形成されにくくなる。よって、図１０（ａ）〜（ｄ）において、第１の多結晶シリコン膜１０３及び第２の多結晶シリコン膜１１１からなるエッチング残渣が形成されるということを抑止できる。
【００４５】
イオン注入の条件は上記条件に限定されない。
【産業上の利用可能性】
【００４６】
以上説明したように、本発明では、隣り合うワードライン同士のショートを防止して高歩留まりで半導体装置を提供することができるので、ＭＯＮＯＳ型不揮発性半導体記憶装置に有用である。
【符号の説明】
【００４７】
１０１      半導体基板 
１０２      ＯＮＯ膜（トラップ膜） 
１０３      第１の多結晶シリコン膜（第１の導電膜） 
１０４      第３のシリコン酸化膜（第１の絶縁膜） 
１０５      第２のシリコン窒化膜（第２の絶縁膜）
１０６      第４のシリコン酸化膜（第３の絶縁膜） 
１０８      開口部 
１０９      ｎ型拡散層（ビットライン） 
１１０      第５のシリコン酸化膜（第４の絶縁膜） 
１１１      第２の多結晶シリコン膜（第２の導電膜） 
１１３      ワードライン 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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