(57)【要約】【課題】固体撮像素子で利用されるクロック信号のデューティ比を適切な値に調整する。【解決手段】所定のデューティ比のクロック信号を生成し、このクロック信号のデューティ比を検出し、検出したデューティ比を利用してクロック信号のデューティ比を補正する。そして、行方向および列方向にマトリクス状に配置された各画素で得られる信号電荷に基づく電気信号をアナログ信号からデジタル信号に変換するアナログ・デジタル変換のタイミングを検知するために利用されるカウント出力を、デューティ比の補正されたクロック信号の立ち上がりおよび立ち下がりの両タイミングで供給するものである。【選択図】図４
2010028396.tif 000002
【特許請求の範囲】
【請求項１】
所定のデューティ比のクロック信号を生成するクロック生成部と、
前記クロック生成部で生成された前記クロック信号のデューティ比を検出し、検出した前記デューティ比を利用して前記クロック信号のデューティ比を補正するタイミング制御回路と、
行方向および列方向にマトリクス状に配置された各画素で得られる信号電荷に基づく電気信号をアナログ信号からデジタル信号に変換するアナログ・デジタル変換のタイミングを検知するために利用されるカウント出力を、前記タイミング制御回路でデューティ比が補正された前記クロック信号の立ち上がりおよび立ち下がりの両タイミングで供給するカウンタと
を備える固体撮像素子。
【請求項２】
前記タイミング制御回路は、
前記クロック生成部で生成された前記クロック信号に基づいて互いの位相が逆位相である二つのクロック信号を生成する２相変換回路と、
生成された前記二つのクロック信号を利用して前記クロック信号のハイ幅およびロー幅にそれぞれ対応する二つの電位信号を算出するデューティ検出回路と、
算出された、前記クロック信号の前記ハイ幅および前記ロー幅それぞれに対応する前記二つの電位信号に基づいて、前記クロック信号のデューティ比を補正するデューティ調整回路と
を備える請求項１に記載の固体撮像素子。
【請求項３】
前記デューティ調整回路は、
前記クロック信号のハイ幅に対応する前記電位信号およびロー幅に対応する前記電位信号に基づいて第一補正信号および第二補正信号をそれぞれ生成し、該第一補正信号を利用して前記２相変換回路で生成された、前記クロック信号と逆位相のクロック信号の電位を変化させるとともに、前記第二補正信号を利用して前記２相変換回路で生成された、前記クロック信号と同位相のクロック信号の電位を変化させるオフセット回路と、
前記オフセット回路によりそれぞれ電位を変化させられた二つのクロック信号の波形形成を行う増幅回路と
を備える請求項２に記載の固体撮像素子。
【請求項４】
前記オフセット引き回路は、
ゲートを介して前記クロック信号の前記ハイ幅および前記ロー幅に対応する２つの信号がそれぞれ印加される二つのトランジスタと、前記二つのトランジスタの各ソースに接続されている定電流源と、を備え、
前記二つのトランジスタにおいて、前記ハイ幅に対応する前記電位信号が印加されるトランジスタのドレインは前記第二補正信号を供給し、前記ロー幅に対応する前記電位信号が印加されるトランジスタのドレインは前記第一補正信号を供給する
請求項３に記載の固体撮像素子。
【請求項５】
前記オフセット回路は、
前記２つのトランジスタのいずれか一方と並列にトランジスタが接続される
請求項４に記載の固体撮像素子。
【請求項６】
前記デューティ調整回路は、
前記デューティ検出回路で算出された二つの電位信号に基づいて、該クロック信号のデューティ比が５０％より大きいか否かを判定するデューティ比較回路と、
前記デューティ比較回路での判定結果および現在制御信号を出力するのに用いているパスに基づいて、前記制御信号を出力する前記パスを選択するデューティ制御回路と、
選択された前記パスからの前記制御信号に基づいて、前記クロック信号のデューティ比を補正するデューティ補正回路と
を備える請求項２に記載の固体撮像素子。
【請求項７】
前記デューティ補正回路は、
前記デューティ比を所定の第一の値で増減する第一補正回路と、
前記デューティ比を前記第一の値より大きい第二の値で増減する第二補正回路と、
前記デューティ比を前記第二の値より大きい第三の値で増減する第三補正回路と、を備え、
前記クロック生成部で生成される前記クロック信号のデューティ比を補正する際に使用する、前記第一補正回路、前記第二補正回路および前記第三補正回路の組み合わせは、前記デューティ制御回路で選択された前記パスを通じて入力される前記制御信号によって選択される
請求項６に記載の固体撮像素子
【請求項８】
所定のデューティ比のクロック信号を生成するクロック生成部と、
前記クロック生成部で生成された前記クロック信号に基づいて該クロック信号のデューティ比を検出し、検出した前記デューティ比を利用して前記クロック信号のデューティ比を補正するタイミング制御回路と、
適切な映像信号を生成するために、前記デューティ補正回路でデューティ比が補正された前記クロック信号の立ち上がりおよび立ち下がりの両タイミングで、行方向および列方向にマトリクス状に配置された各画素で得られる信号電荷に基づく電気信号をアナログ信号からデジタル信号に変換するアナログ・デジタル変換のタイミングを検知するためのカウント出力を供給するカウンタと、を有し、
前記カウンタからの出力に基づいて映像信号を生成する個体撮像素子を含むカメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子およびその固体撮像素子が組み込まれたカメラシステムに関し、特に固体撮像素子で利用されるクロック信号のデューティ比を調整する技術に関する。
【背景技術】
【０００２】
映像信号を生成する固体撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のイメージセンサが知られている。近年では、高精細かつ高フレームレートの映像信号を生成するために、固体撮像素子のカウンタにＤＤＲ（Double Data Rate）が用いられている。
【０００３】
ここで、従来の固体撮像素子で利用されるカウンタについて図１を参照して説明する。
図１は従来の固体撮像素子を構成するカウンタを中心とするブロック図である。
【０００４】
クロック生成部１０２は、所定のデューティ比のクロック信号ＣＬＫ０を生成するものである。デューティ比とは、クロック信号の１周期に占めるハイ幅（以下「Ｈ幅」という」）期間の割合のことで、（Ｈ幅／クロック信号の周期）×１００で計算される。以下、クロック信号のロー幅は、Ｌ幅と記載する。
【０００５】
バッファ１０３は、入力されるＣＬＫ０をバッファリングするものである。バッファ１０３は、バッファリングしたＣＬＫ０をＤＡＣ（Digital Analog converter）１０４に出力するために、このＤＡＣ１０４と電気的に接続されている。
【０００６】
ＤＡＣ１０４は、デジタル電気信号をアナログ電気信号に変換する電子回路であり、バッファ１０３を通過したＣＬＫ０をアナログ信号に変換するものである。ＤＡＣ１０４は、カウンタ１０５にアナログ化したＣＬＫ０をカウンタ１０５出力するために、このカウンタ１０５と電気的に接続されている。ここでは、バッファ１０３およびＤＡＣ１０４を通過したクロック信号ＣＬＫ０をクロック信号ＣＬＫ１と定義する。
【０００７】
次に、カウンタ１０５について説明する。
図２はＤＤＲであるカウンタ１０５を示す図である。
カウンタ１０５は、入力されるクロック信号の立ち上がり／立ち下りの両タイミングでデータのやりとりを行うものであり、ここでは、クロック信号ＣＬＫ１の立ち上がり／立ち下がりの両タイミングで、カウント処理を行う。第一ラッチ２０２は、クロック信号ＣＬＫ１の立ち上がりをトリガーにデータをラッチするものである。また、第二ラッチ２０３は、クロック信号ＣＬＫ１の立下りをトリガーにデータをラッチするものである。なお、第二ラッチ２０３でラッチされたデータは、カウンタ１０５の最下位ビットとして使用されるものである。
【０００８】
つまり、第二ラッチ２０３がデータをラッチするトリガーは、ＣＬＫ１の半周期であることが望ましく、言い換えるとＣＬＫ１のデューティ比が５０％であることが理想である。
【０００９】
しかしながら、固体撮像素子において、当該固体撮像素子を構成するトランジスタの品質、あるいは当該固体撮像素子を動作させるための動作電圧により、例えクロック信号ＣＬＫ０のデューティ比が５０％であったとしても、カウンタ１０５に供給されるクロック信号ＣＬＫ１のデューティ比は常に５０％を保っているとは限らない。
【００１０】
例えば、２００ＭＨｚＤＤＲのカウンタ１０５に供給されるクロック信号のデューティ比が６０％という状況では、カウンタ１０５のＨ幅は６ｎｓ、Ｌ幅は４ｎｓとなる。つまりＬ幅４ｎｓでの動作を保証しなくてはならず、デューティ比の悪化がカウンタ１０５の動作周波数下限や下限動作電圧を律束する可能性がある。このような本出願人の発明に係る従来技術は、特許文献１に示されている。
【特許文献１】特開２００５−３２３３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、特許文献１に記載された固体撮像素子では、カウンタにクロック信号を供給する回路はロジック回路の一部として設計されており、カウンタに供給されるクロック信号のデューティ比を加味したアナログ的な設計が行われていない。そのため、当該クロック信号のデューティ比を適切な値に調整できなかった。
【００１２】
本発明は斯かる点に鑑みてなされたものであり、固体撮像素子のカウンタで利用されるクロック信号のデューティ比を適切な値に高精度で調整できるようにする。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明の固体撮像素子は、所定のデューティ比のクロック信号を生成し、このクロック信号のデューティ比を検出し、検出したデューティ比を利用してクロック信号のデューティ比を補正する。そして、行方向および列方向にマトリクス状に配置された各画素で得られる信号電荷に基づく電気信号をアナログ信号からデジタル信号に変換するアナログ・デジタル変換のタイミングを検知するために利用されるカウント出力を、デューティ比の補正されたクロック信号の立ち上がりおよび立ち下がりの両タイミングで供給するものである。
【００１４】
上記構成によれば、クロック生成部から出力されるクロック信号を調整できるようにしたので、カウンタに入力されるクロック信号のデューティ比を適切な値に調整できる。
【発明の効果】
【００１５】
本発明によれば、固体撮像素子が備えるカウンタ（ＤＤＲ）に入力されるクロック信号のデューティ比を適切な値に調整できる。これにより、カウンタを代表とするＤＤＲで動作する回路の動作マージンが確保できるようになる。
【００１６】
従って、外的要因（温度、電圧変化等）、経年劣化等によって固体撮像素子の特性が変化した場合にも固体撮像素子に最適な駆動条件を得ることが可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態の例について、添付図面を参照しながら説明する。
【００１８】
［一実施の形態］
図３は、本発明の一実施形態に係る固体撮像素子の構成例を示すブロック図である。図３に示した固体撮像素子３０１は、画素３１３が縦ｍ列横ｎ行のマトリクス状に配置されてなる画素アレイ部３０２と、行走査回路３０３と、列走査回路３０４と、クロック生成部３０５と、タイミング制御回路３０６と、カウンタ３０７とを有する。
【００１９】
また固体撮像素子３０１は、画素アレイ部３０２の各列に対応して設けられたＡＤＣ（Analog Digital Converter）３０８−０〜ＡＤＣ３０８−ｍと、ＡＤＣ３０８−０〜ＡＤＣ３０８−ｍにＡ／Ｄ変換用の参照電圧ＲＡＭＰを供給する参照信号生成部３０９とを備える。ＡＤＣ３０８−０〜ＡＤＣ３０８−ｍのそれぞれは、比較器（ＲＥＦ）３１０−０〜比較器３１０−ｍと、ラッチ部３１１−０〜ラッチ部３１１−ｍとを備える。
【００２０】
図３においては、ラッチ部３１１−０〜ラッチ部３１１−ｍを１行のみ図示してあるが、実際にはこれらが出力ビット分列方向に並んで配置されているものとする。従って、センスアンプ３１２も、これらに対応して複数配置されている。
【００２１】
なお、以下の説明において、ＡＤＣ３０８−０〜ＡＤＣ３０８−ｍをそれぞれ個別に区別する必要がない場合は、単にＡＤＣ３０８と称し、比較器３１０−０〜比較器３１０−ｍを個別に区別する必要がない場合は比較器３１０と称す。さらに、ラッチ部３１１−０〜ラッチ部３１１−ｍを個別に区別する必要がない場合は、ラッチ部３１１と称する。
【００２２】
クロック生成部３０５は、所定のデューティ比のクロック信号ＣＬＫを生成するものである。デューティ比とは、クロック信号の１周期に占めるハイ幅（以下「Ｈ幅」という」）期間の割合のことで、（Ｈ幅／クロック信号ＣＬＫの周期）×１００で計算される。以下、クロック信号のロー幅は、Ｌ幅と記載する。
【００２３】
タイミング制御回路３０６は、クロック生成部３０５から入力されたクロック信号ＣＬＫを基に内部クロックを生成して、行走査回路３０３、列走査回路３０４、ＡＤＣ３０８−０〜ＡＤＣ３０８−ｍ、参照信号生成部３０９、カウンタ３０７などに出力する。さらに、タイミング制御回路は、当該タイミング制御回路３０６を構成する各ブロックを介してカウンタ３０７に出力されるクロック信号に基づいて、クロック生成部３０５から入力されるクロック信号ＣＬＫのデューティ比を調整する。なお、このタイミング制御回路３０６からカウンタ３０７へ出力されるクロック信号を以下では、クロック信号ＣＬＫＤと呼ぶ。
【００２４】
カウンタ３０７は、周知のＤＤＲ（Double Data Rate）であり、入力されるクロック信号ＣＬＫＤの立ち上がり／立ち下りの両タイミングでデータのやりとりを行うものである。ここでは、カウンタ３０７は、クロック信号ＣＬＫＤの立ち上がり／立ち下がりの両タイミングで、カウント処理を行い、カウント出力ＣＫ１，ＣＫ２，…，ＣＫｎをＣＬＫＤとともにＡＤＣ３０８の各ラッチ部３１１に供給するものである。
【００２５】
画素アレイ部３０２内の各画素３１３は、行選択線Ｈｉと列信号線Ｖｊ（ｉ，ｊはともに自然数）とに接続されている。行走査回路３０３は、行選択線Ｈ０〜Ｈｎの中から画素値の読み出しを行いたい行選択線Ｈｉを選択する。列走査回路３０４は、行走査回路３０３によって選択された行選択線Ｈｉにおける、画素値を読み出したい列信号線Ｖｊを選択する。
【００２６】
ＡＤＣ３０８は、比較器３１０およびラッチ部３１１から構成され、ｎビットＡＤ変換機能を有している。
ＡＤＣ３０８の比較器３１０は、参照信号生成部３０９から入力される参照電圧ＲＡＭＰと、列信号線Ｖｊを通して伝送される画素３１３の出力値とを比較し、参照電圧ＲＡＭＰと画素３１３の出力値との大きさが一致した時点で、出力信号の位相を反転させて出力する。
【００２７】
ＡＤＣ３０８のラッチ部３１１は、内部に独立した記憶領域として、それぞれｎビットの第一ラッチと第二ラッチとを有している。ＡＤＣ３０８のラッチ部３１１はカウンタ３０７からの出力を利用して、比較器３１０の出力が変化するまでの間継続してクロック数をカウントし、比較器３１０の出力が変化した時点で、比較期間に応じたデジタルのカウント値を第一ラッチまたは第二ラッチに保持する。ラッチ部３１１で保持されたカウント値は、列走査回路３０４により走査され、２相のバス線Ｂ１及びＢ２に順次引き出されて差電圧とされる。
【００２８】
センスアンプ３１２は、バス線Ｂ１とバスＢ２を通して入力された差電圧を増幅して出力するものである。
【００２９】
［タイミング制御回路］
次に、本例の固体撮像素子３０１に適用されるタイミング制御回路３０６の詳細について説明する。
図４は、タイミング制御回路３０６を示すブロック図である。
タイミング制御回路３０６は、カウンタ３０７に入力されるクロック信号ＣＬＫＤのデューティ比が５０％になるように、クロック生成部３０５から出力されるクロック信号ＣＬＫのデューティ比を検知し、その検知結果に基づいてクロック信号ＣＬＫのデューティ比を変更する回路である。
【００３０】
タイミング制御回路３０６は、主に、第一の２相変換回路４０２と、デューティ調整回路４０３と、１相変換回路４０４と、バッファ４０５と、ＤＡＣ（Digital Analog converter）４０６と、第二の２相変換回路４０７と、デューティ検出回路４０８と、から構成されている。
【００３１】
第一の２相変換回路４０２は、クロック生成部３０５と接続されており、このクロック生成部３０５で生成されるクロック信号ＣＬＫを二つのクロック信号ＣＬＫＡおよびＣＬＫＡ＿Ｂに変換する回路である。ＣＬＫＡ＿Ｂは、ＣＬＫと同じデジタルのクロック信号である。ＣＬＫＡ＿Ｂは、ＣＬＫと逆位相のデジタルのクロック信号である。第一の２相変換回路４０２は、ＣＬＫＡおよびＣＬＫＡ＿Ｂをデューティ調整回路４０３に出力できるように、このデューティ調整回路４０３と電気的に接続されている。なお、第一の２相変換回路４０２の一例としては、インバータと差動アンプを組み合わせた回路がある。この場合、第一の２相変換回路４０２は、ＣＬＫがインバータに入力され、インバータからの出力が差動アンプに入力されるように、インバータおよび差動アンプを接続した回路となる。
【００３２】
１相変換回路４０４は、後述するデューティ調整回路４０３で生成されるＣＬＫＢおよびＣＬＫＢ＿ＢをＣＬＫＣに変換する回路である。このＣＬＫＣはＣＬＫＢとほぼ同一のデジタルのクロック信号である。１相変換回路４０４は、変換したＣＬＫＢをバッファ４０５に出力できるように、このバッファ４０５と電気的に接続されている。このような１相変換回路４０４の一例としては、周知のミラーアンプがある。
【００３３】
バッファ４０５は、入力されるＣＬＫＣをバッファリングするものである。バッファ４０５は、バッファリングしたＣＬＫＣをＤＡＣ４０６に出力するために、このＤＡＣ４０６と電気的に接続されている。
【００３４】
ＤＡＣ４０６は、デジタル電気信号をアナログ電気信号に変換する電子回路であり、バッファ４０５を通過したＣＬＫＣをアナログのクロック信号ＣＬＫＤに変換するものである。ＤＡＣ４０６は、カウンタ３０７にアナログ化したＣＬＫＤをカウンタ３０７出力するために、このカウンタ３０７と電気的に接続されている。
【００３５】
第二の２相変換回路４０７は、ＤＡＣ４０６で生成されるＣＬＫＤをカウンタ３０７を介して取得し、取得したＣＬＫＣを二つのアナログのクロック信号ＣＬＫＥおよびＣＬＫＥ＿Ｂに変換する回路である。ＣＬＫＥはＣＬＫＤと同じアナログのクロック信号である。ＣＬＫＥ＿Ｂは、ＣＬＫＤと逆位相のアナログのクロック信号である。第二の２相変換回路４０７は、ＣＬＫＥおよびＣＬＫＥ＿Ｂをデューティ検出回路４０８に出力できるように、このデューティ検出回路４０８と電気的に接続されている。
【００３６】
デューティ検出回路４０８は、第二の２相変換回路４０７で生成されるＣＬＫＥおよびＣＬＫＥ＿Ｂに基づいてＣＬＫＥのＨ幅とＣＬＫＥのＬ幅の比を示す電位信号Ｉｎ１およびＩｎ１ｂを算出することにより、ＣＬＫＥのデューティ比を検出する回路である。なお、ＣＬＫＥのＨ幅対ＣＬＫＥのＬ幅が、電位信号Ｉｎ１対電位信号Ｉｎ１ｂと等しくなる。デューティ検出回路４０８は、電位信号Ｉｎ１およびＩｎ１ｂをデューティ調整回路４０３に出力できるように、このデューティ調整回路４０３と電気的に接続されている。
【００３７】
デューティ調整回路４０３は、第一の２相変換回路４０２で生成されるＣＬＫＡおよびＣＬＫＡ＿Ｂのデューティ比を変更し、ＣＬＫＢおよびＣＬＫＢ＿Ｂをそれぞれ生成する回路である。デューティ補正回路４０３は、デューティ検出回路４０８で生成される電位信号Ｉｎ１およびＩｎ１ｂに基づいて、ＣＬＫＡおよびＣＬＫＡ＿Ｂのデューティ比の変更の幅を決定する。
【００３８】
より具体的には、ＤＣ引き回路４１０が、電位信号Ｉｎ１およびＩｎ１ｂに基づいて、第一増幅回路４０９で増幅後のＣＬＫＡおよびＣＬＫＡ＿Ｂのクロスポイント（図７にて後述）を移動させることにより、ＣＬＫＡおよびＣＬＫＡ＿Ｂのデューティ比を変更する。第一増幅回路４０９は、周知のアンプでよい。ただし、クロスポイントを移動させる具体的な方法については、図６〜図８にて後述する。なお、ＤＣ引き回路が、特許請求の範囲に記載のオフセット回路に相当する。
【００３９】
第二増幅回路４１１は、周知のアンプであり、クロスポイントが変更されたＣＬＫＡおよびＣＬＫ＿Ｂの波形形成を行う回路である。具体的には、第二増幅回路４１１は、クロスポイントが変更されたＣＬＫＡおよびＣＬＫＢをＣＬＫＢおよびＣＬＫＢ＿Ｂにそれぞれ変換する。第二増幅回路４１１は、ＣＬＫＢおよびＣＬＫＢ＿Ｂを１相変換回路４０４に出力できるように、この１相変換回路４０４と接続されている。
【００４０】
［デューティ検出回路］
次に、デューティ検出回路４０８の詳細な構造について図５を参照して説明する。
図５は、デューティ検出回路４０８を中心とする回路図である。
【００４１】
デューティ検出回路４０８は、１対のＮチャンネル型トランジスタ５０２，５０３と、ドレインにおいてトランジスタ５０２，５０３の各ソースと接続し、ソースにおいて接地されているＮチャンネル型のトランジスタ５０４と、当該トランジスタ５０４のゲート接続されているバイアス５０５と、２つの抵抗Ｒ５０６，Ｒ５０７と、接地されている２つのコンデンサＣ５０８，Ｃ５０９と、から構成されている。なお、トランジスタ５０４は、バイアス５０５により定電流源として動作する。
【００４２】
トランジスタ５０２のゲートは、２相変換回路から出力されるＣＬＫＥが印加されるように、２相変換回路と接続されている。また、トランジスタ５０３のゲートは、２相変換回路から出力されるＣＬＫＥ＿Ｂが印加されるように、２相変換回路と接続されている。
【００４３】
トランジスタ５０２のドレイン、抵抗Ｒ５０６およびコンデンサＣ５０８は、接点Ａに接続されている。また、トランジスタ５０３のドレイン、抵抗Ｒ５０７およびコンデンサＣ５０９は、接点Ｂに接続されている。
【００４４】
２つのコンデンサＣ５０８,Ｃ５０９はそれぞれデューティ調整回路４０３のＤＣ引き回路４１０に接続されている。
【００４５】
［ＤＣ引き回路］
次に、ＤＣ引き回路４１０の詳細な構造について図６を参照して説明する。
図６は、ＤＣ引き回路４１０を中心とする回路図である。
【００４６】
ＤＣ引き回路４１０は、１対のＮチャンネル型トランジスタ６０２，６０３と、ドレインにおいてトランジスタ６０２，６０３の各ソースと接続し、ソースにおいて接地されているトランジスタ６０４と、トランジスタ６０４のゲート接続されているバイアス６０５と、から構成されている。なお、トランジスタ６０４は、バイアス６０５により定電流源として動作する。
【００４７】
トランジスタ６０２のゲートは、デューティ検出回路４０８のコンデンサＣ５０８と接続されている。また、トランジスタ６０３のゲートは、デューティ検出回路４０８のコンデンサＣ５０９と接続されている。
【００４８】
トランジスタ６０２のドレインは接点Ｃに接続されており、トランジスタ６０３のドレインは接点Ｄに接続されている。
【００４９】
［タイミング制御回路の動作］
次に、タイミング制御回路３０６におけるデューティ比の調整に関する動作について、以下に示す２つのケースについて図７および図８を参照して説明する。
【００５０】
ケース（１）  クロック生成部３０５が不調で、このクロック生成部３０５で生成されるクロック信号ＣＬＫのデューティ比が６０％の場合。
ケース（２）  １相変換回路４０４、バッファ４０５およびＤＡＣ４０６の影響で、これら１相変換回路４０４、バッファ４０５およびＤＡＣ４０６を通過したクロック信号のデューティ比が９％低くなる場合。
【００５１】
［ケース（１）］
先ず、ケース（１）について、図７を参照して説明する。
図７は、図３のタイミング制御回路３０６の各ブロックから出力されるクロック信号を示す波形図である。
【００５２】
図７（ａ）は、図４に示す点Ｐ４１２における、デューティ比が６０％のクロック信号ＣＬＫを示す波形図である。
図７（ｂ）は、図４に示す点Ｐ４１３および点Ｐ４１４におけるクロック信号ＣＬＫＡおよびＣＬＫＡ＿Ｂをそれぞれ示す波形図である。
図７（ｃ）は、図４に示す点Ｐ４１５および点Ｐ４１６におけるクロック信号ＣＬＫＥおよびＣＬＫＥ＿Ｂをそれぞれ示す波形図である。
図７（ｄ）は、図４に示す点Ｐ４１７および点Ｐ４１８における補正されたクロック信号ＣＬＫＡおよびＣＬＫＡ＿Ｂをそれぞれ示す波形図である。
図７（ｅ）は、図４に示す点Ｐ４１９および点Ｐ４２０における補正されたクロック信号ＣＫＬＢおよびＣＬＫＢ＿Ｂをそれぞれ示す図である。
【００５３】
図７（ａ）に示すデューティ比６０％のＣＬＫが、クロック生成部３０５から第一の２相変換回路４０２へ出力される。
【００５４】
そして、第一の２相変換回路４０２では、クロック生成部３０５から入力されたＣＬＫが、図７（ｂ）の実線で示すＣＬＫＡおよび図７（ｂ）の破線で示すＣＬＫＡ＿Ｂに変換される。ＣＬＫＡは、デューティ比が６０％のクロック信号である。ＣＬＫＡ＿Ｂは、ＣＬＫＡと逆位相であり、デューティ比が４０％のクロック信号である。
【００５５】
このようなＣＬＫＡおよびＣＬＫＡ＿Ｂが、デューティ調整回路４０３へ入力される。そして、ＣＬＫＡおよびＣＬＫＡ＿Ｂは、振幅を増幅されることにより、ＣＬＫＢおよびＣＬＫＢ＿Ｂにそれぞれ変換される。そして、このＣＬＫＢおよびＣＬＫＢ＿Ｂが１相変換回路４０４へ入力される。ただし、現段階では、デューティ調整回路４０３のＤＣ引き回路４１０に電位信号Ｉｎ１およびＩｎｂは入力されていないので、デューティ調整回路４０３においてＣＬＫＡおよびＣＬＫＡ＿Ｂに対するデューティ比の調整は、まだ行われない。そのため、ＣＬＫＢのデューティ比は６０％となり、ＣＬＫＢ＿Ｂのデューティ比は４０％となる。
【００５６】
１相変換回路４０４では、入力されたＣＬＫＢおよびＣＬＫＢ＿ＢがＣＬＫＣに変換される。ＣＬＫＣはデューティ比が４０％のクロック信号であり、実質的にＣＬＫＢと同じものである。
【００５７】
ここで、１相変換回路４０４で変換されたＣＬＫＣがバッファ４０５を介してＤＡＣ４０６に出力され、ＣＬＫＣはアナログ化されることにより、ＣＬＫＤに変換される。そして、このＣＬＫＤはカウンタ３０７を介して、ＤＡＣ４０６から第二の２相変換回路４０７へ出力される。ところで、本ケースの場合、１相変換回路４０４、バッファ４０５、ＤＡＣ４０６を通過するクロック信号のデューティ比は変化しないと仮定しているので、ＣＬＫＤはＣＬＫＢをアナログ化した信号となる。つまり、ＣＬＫＤのデューティ比も、ＣＬＫＢのデューティ比と同様６０％である。
【００５８】
２相変換回路では、入力されたＣＬＫＤが図７（ｃ）の実線で示すＣＬＫＥおよび図７（ｃ）の破線で示すＣＬＫＥ＿Ｂに変換され、変換されたＣＬＫＥおよびＣＬＫＥ＿Ｂがデューティ検出回路４０８へ出力される。より具体的には、ＣＬＫＥがデューティ検出回路４０８のトランジスタ５０２に出力され、ＣＬＫＥ＿Ｂがデューティ検出回路４０８のトランジスタ５０３に出力される。ＣＬＫＥはデューティ比が６０％のクロック信号である。ＣＬＫＥ＿Ｂは、ＣＬＫＥと逆位相であり、デューティ比が４０％のクロック信号である。
【００５９】
ところで、デューティ検出回路４０８のトランジスタ５０４はバイアス５０５により所定の定電流源として動作している。そのため、トランジスタ５０２のゲートにＣＬＫＥが入力されると、接点Ａにおける電位は、トランジスタ５０２のゲートに入力されたＣＬＫＥのデューティ比に応じたものとなる。また、トランジスタ５０３のゲートにＣＬＫＥ＿Ｂが入力されると、接点Ｂにおける電位は、トランジスタ５０３のゲートに入力されたＣＬＫＥ＿Ｂのデューティ比に応じたものとなる。
【００６０】
そして、接点Ａにおける電位は、コンデンサＣ５０８で平滑化されることにより、ＣＬＫＥのＨ幅を示す電位信号Ｉｎ１ｂとなり、この電位信号Ｉｎ１ｂはＤＣ引き回路４１０のへ出力される。より具体的には、電位信号Ｉｎ１ｂは、ＤＣ引き回路４１０のトランジスタ６０２のゲートに印加される。
【００６１】
一方、接点Ｂにおける電位は、コンデンサＣ５０９で平滑化されることにより、ＣＬＫＥ＿ＢのＨ幅、すなわちＣＬＫＥのＬ幅を示す電位信号Ｉｎ１となり、この電位信号Ｉｎ１はＤＣ引き回路４１０へ出力される。より具体的には、電位信号Ｉｎ１は、ＤＣ引き回路４１０のトランジスタ６０３のゲートに印加される。なお、ＣＬＫＥのＨ幅とＣＬＫＥのＬ幅の比は、電位信号Ｉｎ１ｂと電位信号Ｉｎ１の比と等しくなる。本ケースでは、ＣＬＫＥのデューティ比は６０％であるので、電位信号Ｉｎ１ｂ：電位信号Ｉｎ１は６０：４０になる。
【００６２】
電位信号Ｉｎ１ｂはトランジスタ６０２のゲートに印加され、電位信号Ｉｎ１はトランジスタ６０３のゲートに印加される。すると、トランジスタ６０２のドレインおよびトランジスタ６０３のドレインにそれぞれ電流が流れる。トランジスタ６０２のドレインに流れる電流（以下、「第一補正電流」という。）とトランジスタ６０３のドレインに流れる電流（以下、「第二補正電流」という。）との比は、電位信号Ｉｎ１ｂと電位信号Ｉｎ１との比に等しくなる。つまり、第一補正電流：第二補正電流は、６０：４０となる。これは、デューティ検出回路４０８のトランジスタ６０４がバイアス６０５により所定の定電流源として動作しているためである。
【００６３】
そして、第一補正電流および第二補正電流により、接点Ｃ，Ｄの電位がそれぞれ所定の割合で低くなる。すると、第一アンプから出力される、増幅されたＣＬＫＡおよびＣＬＫＡ＿Ｂの電位がそれぞれ所定の割合で低くなる。そして、ＣＬＫＡおよびＣＬＫＡ＿Ｂは、図７（ｄ）に示すような隣接するクロスポイント間の距離が等しい各波形に変換される。図７（ｄ）の実線で示す波形はＣＬＫＡが変換されたものであり、図７（ｄ）の破線で示す波形はＣＬＫＡ＿Ｂが変換されたものである。なお、図７（ｄ）の実線は、ＣＬＫＢを示しており、図７（ｄ）の破線は、ＣＬＫ＿Ｂを示している。また、クロスポイントとは、例えば図７（ｂ）〜（ｅ）において各波形を示す実線と破線の重なるような点のことを指す。
【００６４】
そして、ＣＬＫＢおよびＣＬＫＢ＿Ｂは、第二アンプで波形形成されることにより、図７（ｅ）の実線で示すＣＬＫＣおよび図７（ｅ）の破線で示すＣＬＫＣ＿Ｂにそれぞれ変換される。ＣＬＫＣは、デューティ比が５０％のクロック信号である。ＣＬＫＣ＿Ｃは、ＣＬＫＣの位相とは逆位相であり、デューティ比が５０％のクロック信号である。前述したように、本ケースでは、クロック信号が１相変換回路４０４、バッファ４０５およびＤＡＣ４０６を通過しても、当該クロック信号のデューティ比は変化しない。すなわち、カウンタ３０７には、デューティ比が５０％のＣＬＫＤが入力されることとなる。
【００６５】
［ケース（２）］
次に、ケース（２）について、図８を参照して説明する。
図８は、図３のタイミング制御回路３０６の各ブロックから出力されるクロック信号を示す波形図である。
【００６６】
図８（ａ）は、図４に示す点Ｐ４１２における、デューティ比が５０％のクロック信号ＣＬＫを示す波形図である。
図８（ｂ）は、図４に示す点Ｐ４１３および点Ｐ４１４におけるクロック信号ＣＬＫＡおよびＣＬＫＡ＿Ｂをそれぞれ示す波形図である。
図８（ｃ）は、図４に示す点Ｐ４１５および点Ｐ４１６におけるクロック信号ＣＬＫＥおよびＣＬＫＥ＿Ｂをそれぞれ示す波形図である。
図８（ｄ）は、図４に示す点Ｐ４１７および点Ｐ４１８における補正されたクロック信号ＣＬＫＡおよびＣＬＫＡ＿Ｂをそれぞれ示す波形図である。
図８（ｅ）は、図４に示す点Ｐ４１９および点Ｐ４２０における補正されたクロック信号ＣＫＬＢおよびＣＬＫＢ＿Ｂをそれぞれ示す図である。
図８（ｄ）は、カウンタに入力されるクロック信号ＣＬＫＤを示す図である。
【００６７】
図８（ａ）に示すデューティ比５０％のＣＬＫが、クロック生成部３０５から第一の２相変換回路４０２へ出力される。そして、第一の２相変換回路４０２では、クロック生成部３０５から入力されたＣＬＫが、図８（ｂ）の実線で示すＣＬＫＡおよび図８（ｂ）の破線で示すＣＬＫＡ＿Ｂに変換される。ＣＬＫＡは、デューティ比が５０％のクロック信号である。ＣＬＫＡ＿Ｂは、ＣＬＫＡと逆位相であり、デューティ比が５０％のクロック信号である。
【００６８】
このようなＣＬＫＡおよびＣＬＫＡ＿Ｂが、デューティ調整回路４０３へ入力される。そして、ＣＬＫＡおよびＣＬＫＡ＿Ｂは、振幅を増幅されることにより、ＣＬＫＢおよびＣＬＫＢ＿Ｂにそれぞれ変換される。そして、このＣＬＫＢおよびＣＬＫＢ＿Ｂが１相変換回路４０４へ入力される。ただし、現段階では、デューティ調整回路４０３のＤＣ引き回路４１０に電位信号Ｉｎ１およびＩｎｂは入力されていないので、デューティ調整回路４０３においてＣＬＫＡおよびＣＬＫＡ＿Ｂに対するデューティ比の調整は、まだ行われない。そのため、ＣＬＫＢのデューティ比は５０％となり、ＣＬＫＢ＿Ｂのデューティ比は５０％となる。
【００６９】
１相変換回路４０４では、入力されたＣＬＫＢおよびＣＬＫＢ＿ＢがＣＬＫＣに変換される。ＣＬＫＣはデューティ比が５０％のクロック信号であり、実質的にＣＬＫＢと同じものである。
【００７０】
ここで、１相変換回路４０４で変換されたＣＬＫＣがバッファ４０５を介してＤＡＣ４０６に出力され、ＣＬＫＣはアナログ化されることにより、ＣＬＫＤに変換される。そして、このＣＬＫＤはカウンタ３０７を介して、ＤＡＣ４０６から第二の２相変換回路４０７へ出力される。ところで、本ケースの場合、ＣＬＫＣがバッファ４０５、ＤＡＣ４０６を通過すると、このＣＬＫＣのデューティ比は９％下がると仮定しているので、ＤＡＣ４０６から出力されるＣＬＫＤのデューティ比は、４１％になる。
【００７１】
２相変換回路では、入力されたＣＬＫＤが図８（ｃ）の実線で示すＣＬＫＥおよび図８（ｃ）の破線で示すＣＬＫＥ＿Ｂに変換され、変換されたＣＬＫＥおよびＣＬＫＥ＿Ｂがデューティ検出回路４０８へ出力される。より具体的には、ＣＬＫＥがデューティ検出回路４０８のトランジスタ５０２に出力され、ＣＬＫＥ＿Ｂがデューティ検出回路４０８のトランジスタ５０３に出力される。ＣＬＫＥはデューティ比が４１％のクロック信号である。ＣＬＫＥ＿Ｂは、ＣＬＫＥと逆位相であり、デューティ比が５９％のクロック信号である。
【００７２】
ところで、デューティ検出回路４０８のトランジスタ５０４はバイアス５０５により所定の定電流源として動作している。そのため、トランジスタ５０２のゲートにＣＬＫＥが入力されると、接点Ａにおける電位は、トランジスタ５０２のゲートに入力されたＣＬＫＥのデューティ比に応じたものとなる。また、トランジスタ５０３のゲートにＣＬＫＥ＿Ｂが入力されると、接点Ｂにおける電位は、トランジスタ５０３のゲートに入力されたＣＬＫＥ＿Ｂのデューティ比に応じたものとなる。
【００７３】
そして、接点Ａにおける電位は、コンデンサＣ５０８で平滑化されることにより、ＣＬＫＥのＨ幅を示す電位信号Ｉｎ１ｂとなり、この電位信号Ｉｎ１ｂはＤＣ引き回路４１０のへ出力される。より具体的には、電位信号Ｉｎ１ｂは、ＤＣ引き回路４１０のトランジスタ６０２のゲートに印加される。
【００７４】
一方、接点Ｂにおける電位は、コンデンサＣ５０９で平滑化されることにより、ＣＬＫＥ＿ＢのＨ幅、すなわちＣＬＫＥのＬ幅を示す電位信号Ｉｎ１となり、この電位信号Ｉｎ１はＤＣ引き回路４１０へ出力される。より具体的には、電位信号Ｉｎ１は、ＤＣ引き回路４１０のトランジスタ６０３のゲートに印加される。なお、ＣＬＫＥのＨ幅とＣＬＫＥのＬ幅の比は、電位信号Ｉｎ１ｂと電位信号Ｉｎ１の比と等しくなる。本ケースでは、ＣＬＫＥのデューティ比は４１％であるので、電位信号Ｉｎ１ｂ：電位信号Ｉｎ１は４１：５９になる。
【００７５】
電位信号Ｉｎ１ｂはトランジスタ６０２のゲートに印加され、電位信号Ｉｎ１はトランジスタ６０３のゲートに印加される。すると、トランジスタ６０２のドレインおよびトランジスタ６０３のドレインにそれぞれ電流が流れる。トランジスタ６０２のドレインに流れる電流（以下、「第一補正電流」という。）とトランジスタ６０３のドレインに流れる電流（以下、「第ニ補正電流」という。）との比は、電位信号Ｉｎ１ｂと電位信号Ｉｎ１との比に等しくなる。つまり、第一補正電流：第二補正電流は、４１：５９となる。これは、デューティ検出回路４０８のトランジスタ６０４がバイアス６０５により所定の定電流源として動作しているためである。
【００７６】
そして、第一補正電流および第二補正電流により、接点Ｃ，Ｄの電位がそれぞれ所定の割合で低くなる。すると、第一アンプから出力される、増幅されたＣＬＫＡおよびＣＬＫＡ＿Ｂの電位がそれぞれ所定の割合で低くなる。そして、ＣＬＫＡおよびＣＬＫＡ＿Ｂは、図８（ｄ）の実線で示す波形および図８（ｄ）の破線で示す波形それぞれに変換される。すなわち、図８（ｄ）に示す各波形の隣接するクロスポイント間の距離の比が５９：４１になる。
【００７７】
そして、ＣＬＫＢおよびＣＬＫＢ＿Ｂは、第二アンプで波形形成されることにより、図８（ｅ）に示すＣＬＫＣおよびＣＬＫＣ＿Ｂにそれぞれ変換される。ＣＬＫＣは、デューティ比が５９％のクロック信号である。ＣＬＫＣ＿Ｃは、ＣＬＫＣの位相とは逆位相であり、デューティ比が４１％のクロック信号である。前述したように、本ケースでは、クロック信号が１相変換回路４０４、バッファ４０５およびＤＡＣ４０６を通過すると、当該クロック信号のデューティ比は９％低くなる。すなわち、カウンタ３０７には、デューティ比が５０％のＣＬＫＤが入力される。
【００７８】
［クロック信号のデューティ比を５０％以外に調整］
なお、本実施形態では、カウンタ３０７に入力されるクロック信号ＣＬＫＤのデューティ比が５０％になるようにした。しかし、クロック信号ＣＬＫＤのデューティ比を５０％以外に調整する場合には、図４に示すデューティ調整回路４０３を図９に示すデューティ調整回路９０２に置き換えてやればよい。
【００７９】
そして、スイッチ９０４だけをオンの状態にして、接点Ｄにつながるトランジスタの能力だけを高めてやることにより、クロック信号ＣＬＫＤのデューティ比を５０％より小さくすることができる。また、スイッチ９０５だけをオンの状態にして、接点Ｃにつながるトランジスタの能力だけを高めてやることにより、クロック信号ＣＬＫＤのデューティ比を５０より大きくすることができる。
【００８０】
これにより、前述のケース（１）でスイッチ９０４だけがオン状態、すなわちクロック信号ＣＬＫＤのデューティ比を５０％より小さくする場合の例について図１０を参照して説明する。なお、スイッチ９０５だけがオン状態、すなわちクロック信号ＣＬＫＤのデューティ比を５０％より大きくするのは、クロック信号ＣＬＫＤのデューティ比を５０％より小さくするのと同じ原理であるので、その説明は省略する。
【００８１】
例えば、クロック生成部３０５で生成されるＣＬＫが５０％だとする。この場合、第二の２相変換回路４０７からデューティ検出回路４０８へ入力されるＣＬＫＥのデューティ比およびＣＬＫＥ＿Ｂのデューティ比は、５０％になる。ただし、ＣＬＫＥとＣＬＫＥ＿Ｂは逆位相である。
【００８２】
つまり、デューティ検出回路４０８からデューティ調整回路９０２へ出力される電位信号Ｉｎ１およびＩｎ１ｂは等しくなる。そのため、トランジスタ６０２，６０３，９０２，９０３の性能が同じ場合、接点Ｃにおいて低下する電位：接点Ｄにおいて低下する電位は１：２となる。
【００８３】
ところで、クロック生成部３０５で生成されるＣＬＫのデューティ比は５０％なので、第一増幅回路４０９で増幅されたＣＬＫＡおよびＣＬＫＡ＿Ｂは図１０（ａ）のクロック信号のようになる。ＣＬＫＡは、デューティ比が５０％のクロック信号である。ＣＬＫＡ＿Ｂは、デューティ比が５０％であり、ＣＬＫＡ＿Ｂとは逆位相のクロック信号である。なお、図１０（ａ）の実線はＣＬＫＡを示しており、図１０（ａ）の破線はＣＬＫＡ＿Ｂを示している。
【００８４】
接点Ｃ，Ｄでは前述の割合の電圧が低下するので、ＣＬＫＡとＣＬＫＡ＿Ｂはそれぞれ図１０（ｂ）に示すクロック信号に変換される。なお、図１０（ｂ）の実線が接点Ｄで変換されたＣＬＫＡを示しており、図１０（ｂ）の破線が接点Ｃで変換されたＣＬＫＡ＿Ｂを示している。
【００８５】
そして、このクロック信号は、第二増幅回路４１１で波形形成されることにより、図１０（ｃ）の実線で示すＣＬＫＢおよび図１０（ｃ）の破線で示すＣＬＫＢ＿Ｂに変換される。ＣＬＫＢは、デューティ比が５０％より小さいクロック信号である。ＣＬＫＢ＿Ｂは、デューティ比が（１００−ＣＬＫＢのデューティ比）％であり、ＣＬＫＢとは逆位相のクロック信号である。
【００８６】
ケース（１）では、クロック信号ＣＬＫＢとクロックＣＬＫＤのデューティ比は等しいので、カウンタ３０７に入力されるクロックＣＬＫＤのデューティ比は５０％より小さくなる。なお、トランジスタ６０２，６０３，９０２，９０３の性能を変更することにより、カウンタ３０７に入力されるデューティ比を自由に調整できることはいうまでもない。
【００８７】
［一実施の形態による効果］
上述した一実施形態によれば、デューティ検出部で検出したデューティ比を示す電位信号Ｉｎ１および電圧信号Ｉｎ１ｂの大きさに応じた電流が、接点Ｃおよび接点ＤからＤＣ引き回路の方へ流れるようにした。これにより、接点Ｃおよび接点Ｄにおける電位が、電圧信号Ｉｎ１および電圧信号Ｉｎ１ｂに応じた割合で低くなる。このため、クロック生成部から出力されるクロック信号のデューティ比が適切な値になり、その結果カウンタに入力されるクロック信号のデューティ比が５０％になる。これにより、カウンタを代表とするＤＤＲで動作する回路の動作マージンが確保できるようになる。従って、（温度、電圧変化等）、経年劣化等によって固体撮像素子の特性が変化した場合にも固体撮像素子に最適な駆動条件を得ることが可能になる。
【００８８】
また、上述した一実施形態によれば、デューティ調整回路のトランジスタの性能を変化させることにより、カウンタに入力されるクロック信号のデューティ比をユーザの所望する値に調整することができる。
【００８９】
［他の実施の形態］
次に、本発明の他の実施の形態について、図１１〜図１４を参照にして説明する。
図１１は、本例の固体撮像素子のデューティ調整回路を示すブロック図である。本実施形態は、一実施形態の固体撮像素子３０１のタイミング制御回路３０６に含まれる、第一の２相変換回路４０２、デューティ調整回路４０３および１相変換回路４０４の代替として、デューティ調整回路１１０２を設けた構成である。本実施形態において、デューティ調整回路１１０２以外は一実施形態の固体撮像素子３０１と同じ構成をしているので、変更点以外の説明は省略する。
【００９０】
デューティ調整回路１１０２はデューティ比較回路１１０３と、デューティ制御回路１１０４と、デューティ補正回路１１０５とよりなる。
【００９１】
デューティ比較回路１１０３は、周知のコンパレータであり、デューティ検出回路４０８から入力されるＩｎ１およびＩｎ１ｂの大小の比較を行い、その比較結果に応じた値を出力する回路である。言い換えれば、デューティ比較回路１１０３は、カウンタ３０７から第二の２相変換回路４０７を介してデューティ検出回路４０８へ入力されるＣＬＫＥのデューティ比が５０％より大きいか小さいかを判定するものである。本例では、説明の便宜上、デューティ比較回路１１０３は、Ｉｎ１＞Ｉｎ１ｂ、すなわちＣＬＫＥのデューティ比が５０％より小さい時に“０”を出力し、Ｉｎ１＜Ｉｎ１ｂ、すなわちＣＬＫＥのデューティ比が５０％より大きい時に“１”を出力するものとする。
【００９２】
デューティ制御回路１１０４は、デューティ比較回路１１０３からの出力に基づいて、所定の制御信号を生成すると共に、パスＡ，Ａ’，Ｂ，Ｂ’，Ｃ，Ｃ’のどれかを選択し、選択したパスを通じてデューティ補正回路１１０５へ生成した所定の制御信号を出力する論理回路である。なお、論理回路であるデューティ補正回路１１０５の詳細については、図１３にて後述する。なお、制御信号とは、デューティ補正回路１１０５を構成する複数のコンデンサの中でパスＡ，Ａ’，Ｂ，Ｂ’，Ｃ，Ｃ’に接続されたコンデンサをオン状態にするための電圧信号である。
【００９３】
デューティ補正回路１１０５は、デューティ制御回路１１０４から入力される所定の制御信号に基づいて、クロック生成部３０５で生成されるＣＬＫのデューティ比を変更する回路である。なお、デューティ補正回路１１０５の詳細については、図１２にて後述する。
【００９４】
次に、デューティ補正回路１１０５の構造について図１２を参照して説明する。
図１２は、デューティ補正回路１１０５を示す回路図である。
【００９５】
Ｎチャンネル型トランジスタ１２０２およびＰチャンネル型トランジスタ１２０３の各ゲートは、クロック生成部３０５からのクロック信号ＣＬＫが入力される。トランジスタ１２０２のソースは設置されており、当該トランジスタ１２０２のドレインはトランジスタ１２０３のソースと接続されている。
【００９６】
Ｎチャンネル型トランジスタ１２０４，１２０６およびＰチャンネル型トランジスタ１２０５，１２０７の各ゲートは、トランジスタ１２０２のドレインおよびトランジスタ１２０３のソースに接続されている。トランジスタ１２０４のソースは設置されており、当該トランジスタ１２０４のドレインはトランジスタ１２０５のソースと接続されている。
【００９７】
トランジスタ１２０６のドレインおよびトランジスタ１２０７のソースは、トランジスタ１２０４のドレインおよびトランジスタ１２０５のソースと接続されている。
【００９８】
Ｎチャンネル型トランジスタ１２０８のゲートは、パスＡ’を通じてデューティ制御回路１１０４と接続されている。トランジスタ１２０８のソースは設置されており、当該トランジスタ１２０８のドレインはトランジスタ１２０６のソースと接続されている。
【００９９】
Ｐチャンネル型トランジスタ１２０９のゲートは、パスＡを通じてデューティ制御回路１１０４と接続されている。トランジスタ１２０９のソースはトランジスタ１２０７のドレインと接続されている。
【０１００】
Ｎチャンネル型トランジスタ１２１０，１２１２およびＰチャンネル型トランジスタ１２１１，１２１３の各ゲートは、トランジスタ１２０６のドレインおよびトランジスタ１２０７のソースに接続されている。トランジスタ１２１０のソースは設置されており、当該トランジスタ１２１０のドレインはトランジスタ１２１１のソースと接続されている。
【０１０１】
トランジスタ１２１２のドレインおよびトランジスタ１２１３のソースは、トランジスタ１２１０のドレインおよびトランジスタ１２１１のソースと接続されている。
【０１０２】
Ｎチャンネル型トランジスタ１２１４のゲートは、パスＢ’を通じてデューティ制御回路１１０４と接続されている。トランジスタ１２１４のソースは設置されており、当該トランジスタ１２１４のドレインはトランジスタ１２１２のソースと接続されている。
【０１０３】
Ｐチャンネル型トランジスタ１２１５のゲートは、パスＢを通じてデューティ制御回路１１０４と接続されている。トランジスタ１２１５のソースはトランジスタ１２１３のドレインと接続されている。
【０１０４】
Ｎチャンネル型トランジスタ１２１６，１２１８およびＰチャンネル型トランジスタ１２１７，１２１９の各ゲートは、トランジスタ１２１４のドレインおよびトランジスタ１２１５のソースに接続されている。トランジスタ１２１６のソースは設置されており、当該トランジスタ１２１６のドレインはトランジスタ１２１７のソースと接続されている。
【０１０５】
トランジスタ１２１８のドレインおよびトランジスタ１２１９のソースは、トランジスタ１２１６のドレインおよびトランジスタ１２１７のソースと、バッファ４０５とに接続されている。
【０１０６】
Ｎチャンネル型トランジスタ１２２０のゲートは、パスＡ’を通じてデューティ制御回路１１０４と接続されている。トランジスタ１２２０のソースは設置されており、当該トランジスタ１２２０のドレインはトランジスタ１２１８のソースと接続されている。
【０１０７】
Ｐチャンネル型トランジスタ１２２１のゲートは、パスＡを通じてデューティ制御回路１１０４と接続されている。トランジスタ１２２１のソースはトランジスタ１２１９のドレインと接続されている。
【０１０８】
Ｎチャンネル型トランジスタ１２０８，１２１４，１２２０は、デューティ制御回路１１０４で生成される制御信号がゲートの入力されたときにオンになり、クロック生成部３０５から入力されるクロック信号ＣＬＫのＬ幅を広げる、すなわち当該ＣＬＫのデューティ比を下げるものである。本例では、トランジスタ１２０８，１２１４，１２２０は、ＣＬＫのデューティ比をそれぞれ−５％、−２．５％、−１％するような性能であると仮定する。
【０１０９】
Ｐチャンネル型トランジスタ１２０９，１２１５，１２２１は、デューティ制御回路１１０４で生成される制御信号がゲートの入力されたときにオンになり、クロック生成部３０５から入力されるクロック信号ＣＬＫのＬ幅を広げる、すなわち当該ＣＬＫのデューティ比を下げるものである。本例では、トランジスタ１２０９，１２１５，１２２１は、ＣＬＫのデューティ比をそれぞれ＋５％、＋２．５％、＋１％するような性能であると仮定する。なお、デューティ補正回路１１０５を構成する、デューティ制御回路１１０４に接続されていない各コンデンサの性能は同一である。
【０１１０】
［デューティ制御回路］
次に、論理回路であるデューティ制御回路１１０４の詳細について図１３および図１４を参照して説明する。
［クロック信号ＣＬＫＣが５０％より大きい場合］
図１３は、デューティ制御回路１１０４のロジックを示すフローチャートである。
先ず、デューティ制御回路１１０４に、デューティ比較回路１１０３からの出力‘１’（クロック信号ＣＬＫのデューティ比が５０％より大きい）が入力されたとする（ステップＳ１３０１）。すると、デューティ制御回路１１０４は、前回デューティ補正回路１１０５でＣＬＫのデューティ比を−１％調整した、すなわち現在デューティ制御回路１１０４がパスＣ’を通じて制御信号を出力しているか否かを確認する（ステップＳ１３０２）。パスＣ’を通じて制御信号を出力しているならば（ステップＳ１３０２のＹＥＳ）、デューティ制御回路１１０４は、今回のデューティ比較回路１１０３からの入力が‘０’か‘１’を確認する（ステップＳ１３０３）。
【０１１１】
アンプからの入力が‘０’であるならば（ステップＳ１３０３のＹＥＳ）、デューティ制御回路１１０４は一定時間パスＣ’を通じて制御信号を出力し続ける（ステップＳ１３０４）。
【０１１２】
アンプからの入力が‘１’であるならば（ステップＳ１３０３のＮＯ）、デューティ制御回路１１０４は、ＣＬＫのデューティ比を−２．５％するために、パスＢ’を通じて制御信号を出力する（ステップＳ１３０５）。そして、デューティ制御回路１１０４は一定時間パスＢ’を通じて制御信号を出力し続ける（ステップＳ１３０４）。
【０１１３】
現在、デューティ制御回路１１０４がパスＣ’を通じて制御信号を出力していないならば（ステップＳ１３０２のＮＯ）、デューティ制御回路１１０４は、前回デューティ補正回路でＣＬＫのデューティ比を−２．５％調整した、すなわち現在デューティ制御回路１１０４がパスＢ’を通じて制御信号を出力しているか否かを確認する（ステップＳ１３０６）。パスＢ’を通じて制御信号を出力しているならば（ステップＳ１３０６のＹＥＳ）、デューティ制御回路１１０４は、今回のデューティ比較回路１１０３からの入力が‘０’か‘１’を確認する（ステップＳ１３０７）。
【０１１４】
アンプからの入力が‘０’であるならば（ステップＳ１３０７のＹＥＳ）、ＣＬＫのデューティ比を＋３．５％するために、パスＢおよびパスＣの両方を通じて制御信号を出力する（ステップＳ１３０８）。そして、デューティ制御回路１１０４は一定時間パスＢおよびパスＣの両方を通じて制御信号を出力し続ける（ステップＳ１３０４）。
【０１１５】
アンプからの入力が‘１’であるならば（ステップＳ１３０７のＮＯ）、ＣＬＫのデューティ比を−５％するために、パスＡ’を通じて制御信号を出力する（ステップＳ１３０９）。そして、デューティ制御回路１１０４は一定時間パスＡ’を通じて制御信号を出力し続ける（ステップＳ１３０４）。
【０１１６】
現在、デューティ制御回路１１０４がパスＢ’を通じて制御信号を出力していないならば（ステップＳ１３０６のＮＯ）、デューティ制御回路１１０４は、前回デューティ補正回路１１０５でＣＬＫのデューティ比を＋３．５％または−５％調整した、すなわち現在デューティ制御回路１１０４がパスＢおよびパスＣの両方またはパスＡ’を通じて制御信号を出力しているか否かを確認する（ステップＳ１３１０）。
【０１１７】
現在デューティ制御回路１１０４がパスＢおよびパスＣの両方またはパスＡ’を通じて制御信号を出力しているならば（ステップＳ１３１０のＹＥＳ）、デューティ制御回路１１０４は一定時間パスＢおよびパスＣの両方またはパスＡ’を通じて制御信号を出力し続ける（ステップＳ１３０４）。
【０１１８】
現在デューティ制御回路１１０４がパスＢおよびパスＣの両方またはパスＡ’を通じて制御信号を出力していないならば（ステップＳ１３１０のＮＯ）、デューティ制御回路１１０４は、ＣＬＫのデューティ比を−１％するために、パスＣ’を通じて制御信号を出力するステップＳ１３１１）。そして、デューティ制御回路１１０４は一定時間パスＣ’を通じて制御信号を出力し続ける（ステップＳ１３０４）。
【０１１９】
［クロック信号ＣＬＫＣが５０％より大きい場合］
図１４は、デューティ制御回路１１０４のロジックを示すフローチャートである。
先ず、デューティ制御回路１１０４に、デューティ比較回路１１０３からの出力‘０’（クロック信号ＣＬＫのデューティ比が５０％より小さい）が入力されたとする（ステップＳ１４０１）。すると、デューティ制御回路１１０４は、前回デューティ補正回路１１０５でＣＬＫのデューティ比を＋１％調整した、すなわち現在デューティ制御回路１１０４がパスＣを通じて制御信号を出力しているか否かを確認する（ステップＳ１４０２）。パスＣを通じて制御信号を出力しているならば（ステップＳ１４０２のＹＥＳ）、デューティ制御回路１１０４は、今回のデューティ比較回路１１０３からの入力が‘０’か‘１’を確認する（ステップＳ１４０３）。
【０１２０】
アンプからの入力が‘１’であるならば（ステップＳ１４０３のＹＥＳ）、デューティ制御回路１１０４は一定時間パスＣを通じて制御信号を出力し続ける（ステップＳ１４０４）。
【０１２１】
アンプからの入力が‘０’であるならば（ステップＳ１４０３のＮＯ）、デューティ制御回路１１０４は、ＣＬＫのデューティ比を＋２．５％するために、パスＢを通じて制御信号を出力する（ステップＳ１４０５）。そして、デューティ制御回路１１０４は一定時間パスＢを通じて制御信号を出力し続ける（ステップＳ１４０４）。
【０１２２】
現在、デューティ制御回路１１０４がパスＣを通じて制御信号を出力していないならば（ステップＳ１４０２のＮＯ）、デューティ制御回路１１０４は、前回デューティ補正回路１１０５でＣＬＫのデューティ比を＋２．５％調整した、すなわち現在デューティ制御回路１１０４がパスＢを通じて制御信号を出力しているか否かを確認する（ステップＳ１４０６）。パスＢを通じて制御信号を出力しているならば（ステップＳ１４０６のＹＥＳ）、デューティ制御回路１１０４は、今回のデューティ比較回路１１０３からの入力が‘０’か‘１’を確認する（ステップＳ１４０７）。
【０１２３】
アンプからの入力が‘１’であるならば（ステップＳ１４０７のＹＥＳ）、デューティ制御回路１１０４は、ＣＬＫのデューティ比を−３．５％するために、パスＢ’およびパスＣ’の両方を通じて制御信号を出力する（ステップＳ１４０８）。そして、デューティ制御回路１１０４は一定時間パスＢ’およびパスＣ’の両方を通じて制御信号を出力し続ける（ステップＳ１４０４）。
【０１２４】
アンプからの入力が‘０’であるならば（ステップＳ１４０７のＮＯ）、ＣＬＫのデューティ比を＋５％するために、パスＡを通じて制御信号を出力する（ステップＳ１４０９）。そして、デューティ制御回路１１０４は一定時間パスＡを通じて制御信号を出力し続ける（ステップＳ１４０４）。
【０１２５】
現在、デューティ制御回路１１０４がパスＢを通じて制御信号を出力していないならば（ステップＳ１４０６のＮＯ）、デューティ制御回路１１０４は、前回デューティ補正回路１１０５でＣＬＫのデューティ比を−３．５％または＋５％調整した、すなわち現在デューティ制御回路１１０４がパスＢ’およびパスＣ’の両方またはパスＡを通じて制御信号を出力しているか否かを確認する（ステップＳ１４１０）。
【０１２６】
現在デューティ制御回路１１０４がパスＢ’およびパスＣ’の両方またはパスＡを通じて制御信号を出力しているならば（ステップＳ１４１０のＹＥＳ）、デューティ制御回路１１０４は一定時間パスＢ’およびパスＣ’の両方またはパスＡを通じて制御信号を出力し続ける（ステップＳ１４０４）。
【０１２７】
現在デューティ制御回路１１０４がパスＡ’およびパスＢ’の両方またはパスＣを通じて制御信号を出力していないならば（ステップＳ１４１０のＮＯ）、デューティ制御回路１１０４は、ＣＬＫのデューティ比を＋１％するために、パスＣを通じて制御信号を出力するステップＳ１４１５）。そして、デューティ制御回路１１０４は一定時間パスＣを通じて制御信号を出力し続ける（ステップＳ１４１６）。
【０１２８】
以上より、カウンタ３０７に入力されるクロック信号ＣＬＫＤのデューティ比が５０％±１．５％の範囲内に調整されることとなる。
【０１２９】
［他の実施の形態による効果］
上述した他の実施形態によれば、カウンタに入力されるクロック信号ＣＬＫＤのデューティ比が５０％より大きいか小さいかを確認し、その結果に応じてクロック生成部で生成されるクロック信号ＣＬＫのデューティ比を５０％に徐々に近づけていく処理を行うようにした。その結果、カウンタに入力されるクロック信号ＣＬＫＤのデューティ比が５０±１．５％の範囲内に含まれるようになる。これにより、カウンタを代表とするＤＤＲで動作する回路の動作マージンが確保できるようになる。従って、外的要因（温度、電圧変化等）、経年劣化等によって固体撮像素子の特性が変化した場合にも固体撮像素子に最適な駆動条件を得ることが可能になる。
【０１３０】
［カメラシステム］
図１５は、本発明の各実施形態に係る固体撮像素子が適用されるカメラシステムの構成例を示す図である。
【０１３１】
図１５に示したカメラシステム１５０１は、上述した各実施形態に係る固体撮像素子を適用可能な撮像デバイス１５０２と、この撮像デバイス１５０２の撮像面上に被写体の像光を結像させるレンズ１５０３とを有する。さらに、撮像デバイス１５０２を駆動する駆動回路１５０４と、撮像デバイス１５０２の出力信号を処理する信号処理回路１５０４と、表示部１５０６と、記憶部１５０７とを有する。
【０１３２】
駆動回路１５０４は、撮像デバイス１５０２内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ（図示略）を有し、所定のタイミング信号で撮像デバイス１５０２を駆動する。
【０１３３】
信号処理回路１５０５は、撮像デバイス１５０２の出力信号に対してＣＤＳ（Correlated Double Sampling;相関二重サンプリング）などの信号処理を施す。信号処理回路１５０５で処理された映像信号は、液晶ディスプレイ等からなる表示部１５０６に映像として映し出される他、例えばメモリ等で構成される記憶部１５０７に記録される。
【０１３４】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイスとして、先述した固体撮像素子を搭載することで、高精度なカメラが実現できる。
【０１３５】
以下に述べる実施の形態は、本発明の好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、下記の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。例えば、以下の説明で挙げる各パラメータの数値的条件は好適例に過ぎず、説明に用いた各図における寸法、形状および配置関係も概略的なものである。
【図面の簡単な説明】
【０１３６】
【図１】従来の固体撮像素子を構成するカウンタを中心とするブロック図である。
【図２】ＤＤＲであるカウンタを示す図である。
【図３】本発明の一実施形態に係る固体撮像素子を示す図である。
【図４】タイミング制御回路を示すブロック図である。
【図５】デューティ検出回路を示す回路図である。
【図６】デューティ調整回路を示す回路図である。
【図７】タイミング制御回路を構成する各ブロックから出力されるクロック信号を示す波形図である。
【図８】タイミング制御回路を構成する各ブロックから出力されるクロック信号を示す波形図である。
【図９】デューティ調整回路を示す回路図である。
【図１０】タイミング制御回路を構成する各ブロックから出力されるクロック信号を示す波形図である。
【図１１】他の実施形態に係る固体撮像素子のタイミング制御回路を構成するデューティ調整回路を示すブロック図である。
【図１２】デューティ補正回路の一例を示す回路図である。
【図１３】デューティ制御回路のロジックを示すフローチャートである。
【図１４】デューティ制御回路のロジックを示すフローチャートである。
【図１５】各実施形態の固体撮像素子が適用されるカメラシステムを示すブロック図である。
【符号の説明】
【０１３７】
１０２…クロック生成部、１０３…バッファ、１０４…ＤＡＣ、１０５…カウンタ（ＤＤＲ）、２０２…第一ラッチ、２０３…第二ラッチ、３０１…固体撮像素子、３０２…画素アレイ部、３０３…行走査回路、３０４…列走査回路、３０５…クロック生成部、３０６…タイミング制御回路、３０７…カウンタ（ＤＤＲ）、３０８…ＡＤＣ、３０９…参照信号生成部、３１０…比較器、３１１…ラッチ部、３１２…センスアンプ、３１３…画素、４０２…第一の２相変換回路、４０３…デューティ調整回路、４０４…１相変換回路、４０５…バッファ、４０６…ＤＡＣ、４０７…第二の２相変換回路、４０８…デューティ検出回路、４０９…第一増幅回路、４１０…ＤＣ引き回路、４１１…第二増幅回路、５０２，５０３，５０４…Ｎチャンネル型トランジスタ、５０５…バイアス、５０６,５０７…抵抗、５０８，５０９…コンデンサ、６０２,６０３，６０４…Ｎチャンネル型トランジスタ、６０５…バイアス、９０２…デューティ調整回路、９０３，９０４…Ｎチャンネル型トランジスタ、９０５，９０６…スイッチ、１１０２…デューティ調整回路、１１０３…デューティ比較回路、１１０４…デューティ制御回路、１１０５…デューティ補正回路、１２０２，１２０４，１２０６，１２０８，１２１０，１２１２，１２１４，１２１６，１２１８，１２２０…Ｎチャンネル型トランジスタ、１２０３，１２０５，１２０６，１２０７，１２０９，１２１１，１２１３，１２１５，１２１７，１２１９，１２２１…Ｐチャンネル型トランジスタ、１５０１…カメラシステム、１５０２…撮像デバイス、１５０３…レンズ、１５０４…駆動回路、１５０５…信号処理回路、１５０６…表示部、１５０７…記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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