(57)【要約】【課題】歪みシリコン技術を用いて効果的に駆動力を向上させた半導体装置を提供する。【解決手段】本発明の一態様に係る半導体装置は、半導体基板上に形成された半導体層と、前記半導体層内にソース・ドレイン領域およびチャネル領域を有するトランジスタと、前記半導体基板と前記半導体層の間の、前記チャネル領域の下方に形成され、前記チャネル領域に歪みを発生させる応力を内包した絶縁膜と、を備える。【選択図】図１
2010118566.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された半導体層と、
前記半導体層内にソース・ドレイン領域およびチャネル領域を有するトランジスタと、
前記半導体基板と前記半導体層の間の、前記チャネル領域の下方に形成され、前記チャネル領域に歪みを発生させる応力を内包した絶縁膜と、
を備えた半導体装置。
【請求項２】
前記トランジスタは、ｐ型トランジスタであり、
前記絶縁膜は、圧縮応力を内包し、前記チャネル領域にチャネル方向の圧縮歪みを発生させる請求項１に記載の半導体装置。
【請求項３】
前記トランジスタは、ｎ型トランジスタであり、
前記絶縁膜は、引張応力を内包し、前記チャネル領域にチャネル方向の引張歪みを発生させる請求項１に記載の半導体装置。
【請求項４】
前記トランジスタは、プレーナー型トランジスタ、またはフィン型トランジスタである請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板上に形成された第１および第２の半導体層と、
前記第１の半導体層内に第１のソース・ドレイン領域および第１のチャネル領域を有するｐ型トランジスタと、
前記第２の半導体層内に第２のソース・ドレイン領域および第２のチャネル領域を有するｎ型トランジスタと、
前記半導体基板と前記第１の半導体層の間の、前記第１のチャネル領域の下方に形成され、前記第１のチャネル領域にチャネル方向の圧縮歪みを発生させる圧縮応力を内包した第１の絶縁膜と、
前記半導体基板と前記第２の半導体層の間の、前記第２のチャネル領域の下方に形成され、前記第２のチャネル領域にチャネル方向の引張歪みを発生させる引張応力を内包した第２の絶縁膜と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の駆動力を高めるため、チャネル領域に歪みを発生させ、キャリアの移動度を高める技術が知られている。例えば、ｎ型ＭＩＳＦＥＴのチャネル領域に対してチャネル方向の引張歪みを与えることによってキャリアである電子の移動度を高めることができ、また、ｐ型ＭＩＳＦＥＴのチャネル領域に対してチャネル方向の圧縮歪みを与えることによってキャリアである正孔の移動度を高めることができる。
【０００３】
例えば、特許文献１では、Ｓｉ基板内のチャネル領域の下方に酸素イオンを注入し、熱酸化処理を行うことによって形成される圧縮応力または引張応力を内包する絶縁体を備えた半導体装置が提案されている。この半導体装置によれば、絶縁体の内包する圧縮応力または引張応力に基づいてチャネル領域に圧縮歪みまたは引張歪みを発生させ、キャリアの移動度を高めることができる。
【０００４】
また特許文献２では、ソース・ドレイン領域およびゲート電極上に形成された圧縮応力または引張応力を内包する応力膜を備えた半導体装置が提案されている。この半導体装置によれば、応力膜の内包する圧縮応力または引張応力に基づいてチャネル領域に圧縮歪みまたは引張歪みを発生させ、キャリアの移動度を高めることができる。
【特許文献１】特開２００７−８８１５８号公報
【特許文献２】特開２００５−５６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、歪みシリコン技術を効果的に適用して駆動力を向上させた半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、半導体基板上に形成された半導体層と、前記半導体層内にソース・ドレイン領域およびチャネル領域を有するトランジスタと、前記半導体基板と前記半導体層の間の、前記チャネル領域の下方に形成され、前記チャネル領域に歪みを発生させる応力を内包した絶縁膜と、を備えた半導体装置が提供される。
【０００７】
また、本発明の他の一態様によれば、半導体基板上に形成された第１および第２の半導体層と、前記第１の半導体層内に第１のソース・ドレイン領域および第１のチャネル領域を有するｐ型トランジスタと、前記第２の半導体層内に第２のソース・ドレイン領域および第２のチャネル領域を有するｎ型トランジスタと、前記半導体基板と前記第１の半導体層の間の、前記第１のチャネル領域の下方に形成され、前記第１のチャネル領域にチャネル方向の圧縮歪みを発生させる圧縮応力を内包した第１の絶縁膜と、前記半導体基板と前記第２の半導体層の間の、前記第２のチャネル領域の下方に形成され、前記第２のチャネル領域にチャネル方向の引張歪みを発生させる引張応力を内包した第２の絶縁膜と、を備えた半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、歪みシリコン技術を効果的に適用して駆動力を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
[第１の実施の形態]
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。この半導体装置１は、主に、半導体基板２と、トランジスタ４と、素子分離領域５と、を備えて概略構成されている。
【００１０】
半導体基板２は、その上に半導体層２０が形成され、半導体基板２と半導体層２０の間に絶縁膜としての応力膜３が形成されている。半導体基板２は、Ｓｉ結晶等のＳｉを主成分とするＳｉ系結晶からなる。また、半導体基板２は、異なる結晶から構成されても良い。また、トランジスタ４が形成される半導体層２０の面方位は、例えば{１００}である。なお、{１００}は、（１００）、および（１００）と等価な面方位を表す。
【００１１】
応力膜３は、ＳｉＮ等の絶縁材料からなり、例えば、トランジスタ４がｐ型ＭＩＳＦＥＴのとき、圧縮応力を内包するように形成され、チャネル領域４１に対して内包する圧縮応力に基づいたチャネル方向の圧縮歪みを与える。また、例えば、応力膜３は、トランジスタ４がｎ型ＭＩＳＦＥＴのとき、引張応力を内包するように形成され、チャネル領域４１に対して内包する引張応力に基づいたチャネル方向の引張歪みを与える。
【００１２】
この応力膜３は、一例として、半導体層２０の表面から１０〜５００ｎｍの範囲内に形成され、その厚みは５０〜１０００ｎｍであり、圧縮応力を示す符号を負、引張応力を示す符号を正とすると、内包する圧縮応力および引張応力の応力値は±１ＧＰａ以上となるように形成される。
【００１３】
また、この応力膜３は、いわゆる埋め込み絶縁層としての働きがあり、この応力膜３上にＳｉ系結晶からなる半導体層２０が形成されるので、半導体基板２は、ＳＯＩ（Silicon on Insulator）基板の一種である。なお、応力膜３は、ＳｉＮ等からなるとしたが、これに限定されず、ＳｉＯ２等の他の絶縁材料からなるものであっても良い。
【００１４】
トランジスタ４は、一例として、ｐ型またはｎ型のプレーナー型のＭＩＳＦＥＴであり、図１に示すように、ソース・ドレイン領域４０と、チャネル領域４１と、ゲート絶縁膜４２と、ゲート電極４３と、ゲート側壁４４と、を備えて概略構成されている。
【００１５】
例えば、トランジスタ４がｐ型ＭＩＳＦＥＴのとき、ソース・ドレイン領域４０は、Ｂ、ＢＦ２、Ｉｎ等のｐ型不純物イオンをイオン注入法によって半導体層２０の表面近傍に注入することによって形成される。
【００１６】
また例えば、トランジスタ４がｎ型ＭＩＳＦＥＴのとき、ソース・ドレイン領域４０は、Ａｓ、Ｐ等のｎ型不純物イオンをイオン注入法によって半導体層２０の表面近傍に注入することによって形成される。
【００１７】
チャネル領域４１のチャネル方向は、例えば、<１１０>である。なお、<１１０>は、[１１０]、および[１１０]と等価な方向を表す。
【００１８】
ゲート絶縁膜４２は、一例として、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、または高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００１９】
ゲート電極４３は、一例として、導電型不純物を含む多結晶シリコン、または多結晶シリコンゲルマニウムからなり、トランジスタ４がｐ型ＭＩＳＦＥＴのとき、導電型不純物としてＢ、ＢＦ２、Ｉｎ等のｐ型不純物イオンが注入され、また、トランジスタ４がｎ型ＭＩＳＦＥＴのとき、Ａｓ、Ｐ等のｎ型不純物イオンが注入される。なお、ゲート電極４３は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物からなるメタルゲート電極であっても良い。
【００２０】
ゲート側壁４４は、一例として、ＳｉＮ等の絶縁材料からなる。また、ゲート側壁４４は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であっても良い。
【００２１】
素子分離領域５は、一例として、ＳｉＯ２等の絶縁材料によって形成され、ＳＴＩ（Shallow Trench Isolation）構造を有する。なお、素子分離領域５は、トランジスタ４の導電型に応じて圧縮応力または引張応力を内包するものであっても良い。
【００２２】
以下に、本実施の形態の半導体装置１の製造方法の一例について説明する。
【００２３】
（半導体装置の製造）
図２（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、以下においては、主にトランジスタ４を形成する前工程までの製造工程について図面を参照しながら説明する。
【００２４】
まず、図２（ａ）に示すように、第１の半導体基板２００上に予め成膜された応力膜３を貼り合せる。このとき、後に形成するトランジスタ４がｐ型ＭＩＳＦＥＴのとき、圧縮応力を内包する応力膜３を貼り合せ、後に形成するトランジスタ４がｎ型ＭＩＳＦＥＴのとき、引張応力を内包する応力膜３を貼り合せる。
【００２５】
続いて、図２（ｂ）に示すように、図２（ａ）に示す第１の半導体基板２００の上下を反転させ、第２の半導体基板２０１と応力膜３を貼り合わせる。
【００２６】
次に、図２（ｃ）に示すように、第２の半導体基板２０１と応力膜３との貼り合わせが終了したのち、第１の半導体基板２０１の厚みをスマートカットまたはＣＭＰ（Chemical Mechanical Polishing）等によって調整する。
【００２７】
その後、第１の半導体基板２００を半導体層２０、第２の半導体基板２０１を半導体基板２として用いて、素子分離領域５およびトランジスタ４を形成することにより、図１に示した半導体装置１を得る。
【００２８】
なお、上記の製造工程において、応力膜３は、予め成膜された膜として第１の半導体基板２００に貼り合わせられたが、これに限定されず、例えば、ＣＶＤ（Chemical Vapor Deposition）等によって第１の半導体基板２００上に直接成膜されても良い。
【００２９】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、トランジスタ４の導電型に応じて圧縮応力または引張応力を内包する応力膜３をチャネル領域４１の下方に形成することによって、チャネル領域４１にチャネル方向の圧縮歪みまたは引張歪みを発生させることができ、トランジスタ４の駆動力を効果的に向上させることができる。
【００３０】
図３は、本発明の第１の実施の形態の変形例に係る半導体装置の断面図である。この変形例に係る半導体装置１Ａにおいては、半導体層２０およびトランジスタ４上に絶縁材料からなる応力膜６が形成され、ソース・ドレイン領域４０Ａの一部または全部が、Ｓｉ結晶と異なる格子定数を有するエピタキシャル結晶層４００内に形成されている。図３は、一例として、エピタキシャル結晶層４００をソース・ドレイン領域４０Ａの高濃度領域として用いた場合のソース・ドレイン領域４０Ａの構成を示す。
【００３１】
応力膜６は、上記の応力膜３と同様に、例えば、トランジスタ４がｐ型ＭＩＳＦＥＴのとき、圧縮応力を内包するように形成され、チャネル領域４１に対して内包する圧縮応力に基づいたチャネル方向の圧縮歪みを与え、トランジスタ４がｎ型ＭＩＳＦＥＴのとき、引張応力を内包するように形成され、チャネル領域４１に対して内包する引張応力に基づいたチャネル方向の引張歪みを与える。また、応力膜６は、応力膜３と同一の材料を用いて形成することができる。
【００３２】
エピタキシャル結晶層４００は、トランジスタ４がｐ型ＭＩＳＦＥＴのとき、ＳｉＧｅ結晶等のＳｉ結晶よりも大きい格子定数を有する結晶から形成され、チャネル領域４１にチャネル方向の圧縮歪みを与える。また、トランジスタ４がｎ型ＭＩＳＦＥＴのとき、ＳｉＣ結晶等のＳｉ結晶よりも小さい格子定数を有する結晶から形成され、チャネル領域４１にチャネル方向の引張歪みを与える。
【００３３】
エクステンション領域４０１は、半導体装置１のソース・ドレイン領域４０と同様にイオン注入法等によって、トランジスタ４の導電型に応じた導電型不純物イオンが注入される。
【００３４】
応力膜３に加えて応力膜６およびエピタキシャル結晶層４００を用いることにより、トランジスタ４の駆動力をより向上させることができる。
【００３５】
[第２の実施の形態]
（半導体装置の構成）
本発明の第２の実施の形態における半導体装置は、ｐ型トランジスタおよびｎ型トランジスタを備えたＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造を有し、それぞれのトランジスタのチャネル領域の下方にトランジスタの導電型に応じた方向の応力を内包する応力膜を有する。なお、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００３６】
図４は、本発明の第２の実施の形態に係る半導体装置の断面図である。この半導体装置１Ｂにおいては、図４に示すように、ｐ型トランジスタ７とｎ型トランジスタ８が、素子分離領域５を挟んで並んで形成されている。
【００３７】
半導体基板２は、その上に第１の半導体層２０Ａおよび第２の半導体層２０Ｂが形成され、半導体基板２と第１の半導体層２０Ａの間に第１の絶縁膜としての圧縮応力膜３０が形成され、半導体基板２と第２の半導体層２０Ｂの間に第２の絶縁膜としての引張応力膜３１が形成されている。
【００３８】
ｐ型トランジスタ７は、第１のソース・ドレイン領域としてのソース・ドレイン領域７０と、第１のチャネル領域としてのチャネル領域７１と、ゲート絶縁膜７２と、ゲート電極７３と、ゲート側壁７４と、を備えて概略構成され、チャネル領域７１の下方には、圧縮応力膜３０が形成されている。
【００３９】
この圧縮応力膜３０は、第１の実施の形態における圧縮応力を内包する応力膜３と同様のものであり、圧縮応力を内包するように形成され、チャネル領域７１に対して内包する圧縮応力に基づいたチャネル方向の圧縮歪みを与える。
【００４０】
ｎ型トランジスタ８は、第２のソース・ドレイン領域としてのソース・ドレイン領域８０と、第２のチャネル領域としてのチャネル領域８１と、ゲート絶縁膜８２と、ゲート電極８３と、ゲート側壁８４と、を備えて概略構成され、チャネル領域８１の下方には、引張応力膜３１が形成されている。
【００４１】
この引張応力膜３１は、第１の実施の形態における引張応力を内包する応力膜３と同様のものであり、引張応力を内包するように形成され、チャネル領域８１に対して内包する引張応力に基づいたチャネル方向の引張歪みを与える。
【００４２】
以下に、本実施の形態の半導体装置１Ｂの製造方法の一例について説明する。
【００４３】
（半導体装置の製造）
図５（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。以下においては、圧縮応力膜３０の貼り合わせを行ったのち、引張応力膜３１の貼り合わせを行うが、どちらを先に貼り合わせても良い。
【００４４】
まず、図５（ａ）に示すように、第１の半導体基板２００上に圧縮応力を内包するように成膜された圧縮応力膜３０を貼り合せる。
【００４５】
次に、フォトリソグラフィ法によって圧縮応力膜３０上にレジストパターンを形成し、続いてエッチング加工等の周知の処理を行い、図５（ｂ）に示すように、不要な部分を除去する。このとき、圧縮応力膜３０は、ｐ型トランジスタ７のチャネル領域７１の下方に位置するように形成される。
【００４６】
次に、引張応力を内包するように成膜された引張応力膜３１を圧縮応力膜３０が貼り合わせられた第１の半導体基板２００に貼り合わせる。この引張応力膜３１は、貼り合わせる前に、圧縮応力膜３０のパターンに合わせたパターンが形成されているものとする。引張応力膜３１を貼り合わせたのち、ＣＭＰ等によって圧縮応力膜３０および引張応力膜３１を貼り合せた面を研磨し、圧縮応力膜３０と引張応力膜３１を平坦化する。
【００４７】
続いて、図５（ｃ）に示すように、第１の半導体基板２００の上下を反転させ、第２の半導体基板２０１と、圧縮応力膜３０および引張応力膜３１を貼り合わせる。
【００４８】
次に、図５（ｄ）に示すように、第２の半導体基板２０１と、圧縮応力膜３０および引張応力膜３１との貼り合わせが終了したのち、第１の半導体基板２００の厚みをスマートカットまたはＣＭＰ等によって調整する。
【００４９】
その後、第１の半導体基板２００を第１の半導体層２０Ａおよび第２の半導体層２０Ｂ、第２の半導体基板２０１を半導体基板２として用いて、素子分離領域５、ｐ型トランジスタ７およびｎ型トランジスタ８を形成することにより、図４に示した半導体装置１Ｂを得る。
【００５０】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、ＣＭＯＳ型の半導体装置１Ｂにおいて、ｐ型トランジスタ７のチャネル領域７１の下方に圧縮応力膜３０を形成し、ｎ型トランジスタ８のチャネル領域８１の下方に引張応力膜３１を形成することによって、チャネル領域７１、８１にチャネル方向の圧縮歪みまたは引張歪みを発生させることができるので、ｐ型トランジスタ７およびｎ型トランジスタ８の駆動力を効果的に向上させることができる。
【００５１】
[第３の実施の形態]
本発明の第３の実施の形態は、圧縮応力膜、および引張応力膜をフィン型トランジスタに用いた点について第２の実施の形態と異なっている。なお、第１または第２の実施の形態と同様の点については、簡単のために説明を省略する。
【００５２】
（半導体装置の構成）
図６は、本発明の第３の実施の形態に係る半導体装置の斜視図であり、図７は、本発明の第３の実施の形態に係る図６のＩ−Ｉ線における断面図である。以下では、ゲート電極２０３の側面に形成されるゲート側壁の図示を省略している。
【００５３】
この半導体装置１Ｃには、図６に示すように、ｐ型ＦＩＮＦＥＴ（Fin Field Effect Transistor）１００Ａと、ｎ型ＦＩＮＦＥＴ１００Ｂとが形成されている。ｐ型ＦＩＮＦＥＴ１００Ａとｎ型ＦＩＮＦＥＴ１００Ｂは、ゲート電極２０３による電流の制御性を高めるために、チャネル領域をゲート電極２０３で挟んだ構造を有するダブルゲート型トランジスタの１つである。
【００５４】
ｐ型ＦＩＮＦＥＴ１００Ａは、圧縮応力膜３０上に形成されたフィン１０１ａと、ゲート絶縁膜１０２ａを介してフィン１０１ａの両側面を挟むように形成されたゲート電極２０３と、を備えて概略構成されている。また、フィン１０１ａは、上部に絶縁膜２０２ａを有し、ゲート電極２０３は、上部に絶縁膜２０４を有している。
【００５５】
また、ｐ型ＦＩＮＦＥＴ１００Ａは、図７に示すように、フィン１０１ａ内のゲート電極２０３を挟んだ領域にソース・ドレイン領域１０３ａが形成され、ソース・ドレイン領域１０３ａに挟まれた領域にチャネル領域１０４ａが形成されている。
【００５６】
ｎ型ＦＩＮＦＥＴ１００Ｂは、引張応力膜３１上に形成されたフィン１０１ｂと、ゲート絶縁膜１０２ｂを介してフィン１０１ｂの両側面を挟むように形成されたゲート電極２０３と、を備えて概略構成されている。また、フィン１０１ｂは、上部に絶縁膜２０２ｂを有している。
【００５７】
また、ｎ型ＦＩＮＦＥＴ１００Ｂは、図７に示すように、フィン１０１ｂ内のゲート電極２０３を挟んだ領域にソース・ドレイン領域１０３ｂが形成され、ソース・ドレイン領域１０３ｂに挟まれた領域にチャネル領域１０４ｂが形成されている。
【００５８】
圧縮応力膜３０は、ｐ型ＦＩＮＦＥＴ１００Ａのチャネル領域１０４ａの下に形成されているので、チャネル領域１０４ａに対して内包する圧縮応力に基づいたチャネル方向の圧縮歪みを与えることができ、ｐ型ＦＩＮＦＥＴ１００Ａの駆動力を向上させることができる。
【００５９】
引張応力膜３１は、ｎ型ＦＩＮＦＥＴ１００Ｂのチャネル領域１０４ｂの下に形成されているので、チャネル領域１０４ｂに対して内包する引張応力に基づいたチャネル方向の引張歪みを与えることができ、ｎ型ＦＩＮＦＥＴ１００Ｂの駆動力を向上させることができる。
【００６０】
また、圧縮応力膜３０および引張応力膜３１は、絶縁性を有しているので、ｐ型ＦＩＮＦＥＴ１００Ａおよびｎ型ＦＩＮＦＥＴ１００Ｂの素子分離領域としての役割も果たしている。
【００６１】
以下に、本実施の形態の半導体装置１Ｃの製造方法の一例について説明する。
【００６２】
（半導体装置の製造）
図８Ａ（ａ）〜（ｄ）および図８Ｂ（ｅ）〜（ｇ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図が示す断面は、図６のII−II線における断面である。なお、第２の実施の形態と同様に圧縮応力膜３０の貼り合わせを行ったのち、引張応力膜３１の貼り合わせを行うが、どちらを先に貼り合わせても良い。
【００６３】
まず、図８Ａ（ａ）に示すように、第１の半導体基板２００上に圧縮応力を内包するように成膜された圧縮応力膜３０を貼り合せる。
【００６４】
次に、フォトリソグラフィ法によって圧縮応力膜３０上にレジストパターンを形成し、続いてエッチング加工等の周知の処理を行い、図８Ａ（ｂ）に示すように、不要な部分を除去する。このとき、圧縮応力膜３０は、ｐ型ＦＩＮＦＥＴ１００Ａのチャネル領域１０４ａの下に位置するように形成される。
【００６５】
次に、引張応力を内包するように成膜された引張応力膜３１を圧縮応力膜３０が貼り合わせられた第１の半導体基板２００に貼り合わせる。この引張応力膜３１は、貼り合わせる前に、圧縮応力膜３０のパターンに合わせたパターンが形成されているものとする。引張応力膜３１を貼り合わせたのち、ＣＭＰ等によって圧縮応力膜３０および引張応力膜３１を貼り合せた面を研磨し、圧縮応力膜３０と引張応力膜３１を平坦化する。
【００６６】
続いて、図８Ａ（ｃ）に示すように、第１の半導体基板２００の上下を反転させ、第２の半導体基板２０１と、圧縮応力膜３０および引張応力膜３１を貼り合わせる。
【００６７】
次に、図８Ａ（ｄ）に示すように、第２の半導体基板２０１と、圧縮応力膜３０および引張応力膜３１との貼り合わせが終了したのち、第１の半導体基板２００の厚みをスマートカットまたはＣＭＰ等によって調整する。こうしてｐ型ＦＩＮＦＥＴ１００Ａが形成されるｐ型ＦＩＮＦＥＴ領域１００ａと、ｎ型ＦＩＮＦＥＴ１００Ｂが形成されるｎ型ＦＩＮＦＥＴ領域１００ｂが形成される。
【００６８】
次に、図８Ｂ（ｅ）に示すように、厚みを調整した第１の半導体基板２００上に絶縁膜２０２を形成する。この絶縁膜２０２は、ＳｉＮ等の絶縁材料からなり、ＣＶＤ法等により形成される。
【００６９】
次に、図８Ｂ（ｆ）に示すように、例えば、フォトリソグラフィとＲＩＥ（Reactive Ion Etching）により、絶縁膜２０２、半導体層としての第１の半導体基板２００をパターニングし、ｐ型ＦＩＮＦＥＴ領域１００ａに上部に絶縁膜２０２ａが形成されたフィン１０１ａ、ｎ型ＦＩＮＦＥＴ領域１００ｂに上部に絶縁膜２０２ｂが形成されたフィン１０１ｂをそれぞれ形成する。
【００７０】
次に、図示は省略するが、ｎ型ＦＩＮＦＥＴ領域１００ｂにマスクを形成した後、イオン注入法により、ｐ型ＦＩＮＦＥＴ領域１００ａのフィン１０１ａにＡｓ、Ｐ等のｎ型不純物イオンを注入する。マスクを除去し、ｐ型ＦＩＮＦＥＴ領域１００ａにマスクを形成した後、イオン注入法により、ｎ型ＦＩＮＦＥＴ領域１００ｂのフィン１０１ｂにＢ、ＢＦ２、Ｉｎ等のｐ型不純物イオンを注入する。
【００７１】
次に、図示は省略するが、フィン１０１ａ、１０１ｂの側面に酸化処理等によりゲート絶縁膜１０２ａ、１０２ｂを形成した後、ＣＶＤ法等によりゲート電極材料膜を圧縮応力膜３０、引張応力膜３１上に堆積させ、堆積したゲート電極材料膜をＣＭＰ等により平坦化し、平坦化したゲート絶縁材料膜上に絶縁膜２０４を形成する。
【００７２】
次に、図示は省略するが、例えば、フォトリソグラフィとＲＩＥにより、絶縁膜２０４およびゲート電極材料膜をパターニングし、上部に絶縁膜２０４が形成されたゲート電極２０３に加工する。
【００７３】
次に、図８Ｂ（ｇ）に示すように、絶縁膜２０４、ゲート電極２０３をマスクとして、ゲート絶縁膜１０２ａ、１０２ｂにエッチングを施し、ゲート絶縁膜１０２ａ、１０２ｂのゲート電極２０３に囲まれていない領域を除去する。
【００７４】
次に、図示は省略するが、イオン注入法等により、絶縁膜２０４およびゲート電極２０３をマスクとしてフィン１０１ａ、１０１ｂに導電型不純物を注入し、フィン１０１ａ、１０１ｂ中にそれぞれソース・ドレイン領域１０３ａ、１０３ｂのエクステンション領域を形成する。ここで、フィン１０１ａにはｐ型不純物を注入し、ｐ型エクステンション領域を形成する。一方、フィン１０１ｂにはｎ型不純物を注入し、ｎ型エクステンション領域を形成する。その後、熱処理を施してｐ型およびｎ型エクステンション領域中の導電型不純物を活性化させる。
【００７５】
次に、図示は省略するが、ゲート電極２０３の側面に、ゲート側壁を形成する。次に、イオン注入法等により、ゲート電極２０３およびそれらの側面のゲート側壁をマスクとしてフィン１０１ａ、１０１ｂに導電型不純物を注入し、フィン１０１ａ、１０１ｂ中にそれぞれソース・ドレイン領域１０３ａ、１０３ｂを形成する。ここで、導電型不純物は、エクステンション領域の形成に用いたものと同じ導電型のものを用いる。その後、熱処理を施してソース・ドレイン領域１０３ａ、１０３ｂ中の導電型不純物を活性化させる。
【００７６】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、ｐ型ＦＩＮＦＥＴ１００Ａのチャネル領域１０４ａの下に圧縮応力膜３０を形成し、ｎ型ＦＩＮＦＥＴ１００Ｂのチャネル領域１０４ｂの下に引張応力膜３１を形成することによって、チャネル方向の圧縮歪みまたは引張歪みを発生させることができるので、ｐ型ＦＩＮＦＥＴ１００Ａおよびｎ型ＦＩＮＦＥＴ１００Ｂの駆動力を効果的に向上させることができる。
【００７７】
なお、本発明は、上記した実施の形態に限定されず、本発明の技術思想を逸脱あるいは変更しない範囲内で種々の変形および組み合わせが可能である。
【図面の簡単な説明】
【００７８】
【図１】図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３】図３は、本発明の第１の実施の形態の変形例に係る半導体装置の断面図である。
【図４】図４は、本発明の第２の実施の形態に係る半導体装置の断面図である。
【図５】図５（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図６】図６は、本発明の第３の実施の形態に係る半導体装置の斜視図である。
【図７】図７は、本発明の第３の実施の形態に係る図６のＩ−Ｉ線における断面図である。
【図８Ａ】図８Ａ（ａ）〜（ｄ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図８Ｂ】図８Ｂ（ｅ）〜（ｇ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００７９】
１、１Ａ〜１Ｃ…半導体装置、２…半導体基板、３…応力膜、４…トランジスタ、７…ｐ型トランジスタ、８…ｎ型トランジスタ、２０、２０Ａ、２０Ｂ…半導体層、３０…圧縮応力膜、３１…引張応力膜、４０、４０Ａ、７０、８０、１０３ａ、１０３ｂ…ソース・ドレイン領域、４１、７１、８１、１０４ａ、１０４ｂ…チャネル領域、１００Ａ…ｐ型ＦＩＮＦＥＴ、１００Ｂ…ｎ型ＦＩＮＦＥＴ、１０１ａ、１０１ｂ…フィン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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