(57)【要約】【課題】外部から秘匿データへのアクセスを不可とすることができると共に、アクセスを不可とした場合においても秘匿データの検査が可能な半導体装置を提供すること。【解決手段】本発明に係る半導体装置１０１は、第１のチップ２と、第２のチップ３と、を備えている。第１のチップ２は、第２のチップ３に記憶されたデータを検査する検査回路９と、外部装置と第２のチップ３との間のデータ伝送を行うスルー回路８と、スルー回路８を介した外部から第２のチップ３へのアクセスを制御するアクセス制御回路１０と、を有し、第２のチップ３は、秘匿データＡを書き込む第１のエリア４を有し、アクセス制御回路１０は、検査回路９による第２のチップ３に対する検査結果に基づいて、スルー回路８を介した外部から第２のチップ３へのアクセスを不可とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のチップと、当該第１のチップに電気的に接続され、かつ、当該１のチップを介してのみアクセス可能な第２のチップと、を備える半導体装置であって、
前記第１のチップは、
前記第２のチップに記憶されたデータを検査する検査回路と、外部装置と前記第２のチップとの間のデータ伝送を行うスルー回路と、前記スルー回路を介した外部から前記第２のチップへのアクセスを制御するアクセス制御回路と、を有し、
前記第２のチップは、
秘匿データを書き込む第１のエリアを有し、
前記アクセス制御回路は、
前記検査回路による前記第２のチップに対する検査結果に基づいて、前記スルー回路を介した外部から前記第２のチップへのアクセスを不可とする
ことを特徴とする半導体装置。
【請求項２】
前記第２のチップは、
前記外部装置から前記スルー回路を介して書き込み可能な第２のエリアを更に有し、
前記検査回路は、
前記第１のエリア及び前記第２のエリアに記憶された全てのデータを対象に検査を行い、
前記アクセス制御回路は、
前記検査回路による前記第２のチップに対する検査結果のデータと、所定のデータとが一致する場合に、前記スルー回路を介した外部から前記第２のチップへのアクセスを不可とする
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記検査回路による前記第２のチップに対する検査結果のデータが前記所定のデータと一致するように、前記第２のエリアに記憶されたデータの内容を調整する調整手段を更に有する
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２のチップは、
前記外部装置から前記スルー回路を介して書き込み可能な第２のエリアを更に有し、
前記検査回路は、
前記第１のエリアに記憶されたデータを対象に検査を行い、
前記アクセス制御回路は、
前記検査回路による前記第２のチップに対する検査結果のデータと、前記第２のエリアに記憶された所定のデータとが一致する場合に、前記スルー回路を介した外部から前記第２のチップへのアクセスを不可とする
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１のチップは、実動作時に、前記第２のチップの動作を制御する動作制御回路を更に有し、
前記動作制御回路から前記第２のチップにアクセスする経路を第１のアクセス経路とし、
前記外部装置から前記スルー回路を経由して前記第２のチップにアクセスする経路を第２のアクセス経路としたとき、
前記アクセス制御回路は、
前記検査回路による前記第２のチップに対する検査結果に基づいて、前記第１のアクセス経路を介した前記動作制御回路から前記第２のチップへのアクセスを可とし、前記第２のアクセス経路を介した外部から前記第２のチップへのアクセスを不可とする
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記検査回路は、前記第２のチップに記憶されたデータのエラー検出を行う
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記検査回路は、前記エラー検出としてＣＲＣ（巡回冗長検査）を行う
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記検査回路は、チェックサムを用いて前記エラー検出を行う
ことを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記検査回路は、電源が投入されたときに、前記第２のチップに記憶されたデータを検査する
ことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記検査回路は、前記第２のチップの動作試験を行う場合に、テストモードエントリ信号が入力されるよりも前に、前記第２のチップに記憶されたデータを検査する
ことを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記第１のチップがロジックチップであり、前記第２のチップがメモリチップである
ことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
第１のチップと、当該第１のチップに電気的に接続され、かつ、当該１のチップを介してのみアクセス可能な第２のチップと、を備え、前記第１のチップ内には、外部装置と前記第２のチップとの間のデータ伝送を行うスルー回路を有する半導体装置の制御方法であって、
前記第２のチップに対する検査結果に基づいて、前記スルー回路を介した外部から前記第２のチップ内の秘匿データが書き込まれたエリアへのアクセスを不可とするステップを有する
半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機能の異なる複数のチップが同一のパッケージに搭載された半導体装置、及びその制御方法に関する。
【背景技術】
【０００２】
近年、メモリチップやロジックチップ等の機能の異なる複数のチップを１個のパッケージに混載したＳｉＰ（System in Package）構造を採用することで、大規模なシステムを実現する半導体集積回路装置が提案されている。ＳｉＰ構造の半導体集積回路装置においては、パッケージサイズの縮小やＰｉｎ数の削減要求等を満たすために、パッケージに設けられる入出力端子数に制限がある。このため、メモリテスト用に、メモリチップに外部から直接アクセスする入出力端子を設けないパッケージが増えてきた。
【０００３】
但し、メモリ端子が外部に出力されないと、パッケージの組立後にメモリテストを実施することが不可能となってしまう。その回避策として、ロジックチップを通してメモリチップをテストする方式がある。
【０００４】
図９に、ロジックチップを通してメモリチップをテストする方式のＳｉＰ型の半導体集積回路装置のブロック図を示す（特許文献１）。特許文献１に係る半導体集積回路装置５０１は、有機基板（インタポーザ）上に、ロジックチップ５０２とメモリチップ５０３とが搭載されている。ロジックチップ５０２とメモリチップ５０３は電気的に接続されている。また、ロジックチップ５０２と外部接続端子（テスト端子５２３ｎ）とが電気的に接続されている。ロジックチップ５０２には、内部回路５０４と、テスト回路５２１と、高速テスト制御回路５２２が搭載されている。ロジックチップ５０２内のテスト回路５２１によって、メモリチップ５０３との接続端子と外部出力端子の接続端子（テスト端子５２３ｎ）との間を論理的に接続する構成とすることで、テスト回路５２１を経由して外部端子（テスト端子５２３ｎ）からメモリチップ５０３へのテストを可能としている。
【０００５】
ところで、デジタルコンシューマ製品では、データやアプリケーションプログラムなどの格納には、ＥＥＰＲＯＭ等の不揮発性メモリが用いられる。一般的に、不揮発性メモリに格納されたデータなどが秘匿データである場合には、外部から不正に読み出されたり書き換えられたりされることがないように、外部からのアクセスが不可能となるような保護対策が行われる必要がある。
【０００６】
特許文献２、３には、外部から初期的にアクセス可能な記憶回路を有しており、外部から記憶回路のテストを行った後には、記憶回路に外部から直接アクセスできないようにする半導体装置が開示されている。例えば特許文献２に係る半導体装置は、外部からのアクセスを制御するセキュリティ回路を有している。セキュリティ回路は、外部から特定データが入力されることにより、秘匿データが書き込まれた領域にアクセスすることができないように制御する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２５５９８４号公報
【特許文献２】特開２０００−１２２９３１号公報
【特許文献３】特開２００５−３１６７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した特許文献１に係る半導体集積回路装置では、一般に対して非公開（特異）なテストモードのエントリ方法を備えており、そのテストモードのエントリコマンドの入力を受け付けることにより、不揮発性メモリチップへのアクセスが可能となる。しかしながら、そのテストモードのエントリコマンドが第三者によって解読された場合などには、テスト回路を介したメモリチップへの不正アクセスが可能となってしまう。
【０００９】
また、特許文献２、３に係る半導体装置では、外部から入力される特定データに基づいて外部から秘匿データへのアクセスを不可とした場合には、以後、外部から秘匿データへと二度とアクセスするとこができない。このため、格納された秘匿データにデータ化けなどの問題が発生した場合においては、秘匿データの内容を検査することができないという問題がある。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、第１のチップと、当該第１のチップに電気的に接続され、かつ、当該１のチップを介してのみアクセス可能な第２のチップと、を備える半導体装置であって、前記第１のチップは、前記第２のチップに記憶されたデータを検査する検査回路と、外部装置と前記第２のチップとの間のデータ伝送を行うスルー回路と、前記スルー回路を介した外部から前記第２のチップへのアクセスを制御するアクセス制御回路と、を有し、前記第２のチップは、秘匿データを書き込む第１のエリアを有し、前記アクセス制御回路は、前記検査回路による前記第２のチップに対する検査結果に基づいて、前記スルー回路を介した外部から前記第２のチップへのアクセスを不可とすることを特徴とするものである。
【００１１】
このように、秘匿データが記憶された第２のチップに対する検査結果に基づいて、外部から第２のチップへのアクセスを制御することで、外部から秘匿データへのアクセスを不可とすることができると共に、アクセスを不可とした後においても、秘匿データに対する検査を行うことができる。
【００１２】
本発明に係る半導体装置の制御方法は、第１のチップと、当該第１のチップに電気的に接続され、かつ、当該１のチップを介してのみアクセス可能な第２のチップと、を備え、前記第１のチップ内には、外部装置と前記第２のチップとの間のデータ伝送を行うスルー回路を有する半導体装置の制御方法であって、前記第２のチップに対する検査結果に基づいて、前記スルー回路を介した外部から前記第２のチップ内の秘匿データが書き込まれたエリアへのアクセスを不可とするステップを有するものである。
【００１３】
このように、秘匿データが記憶された第２のチップに対する検査結果に基づいて、外部から第２のチップへのアクセスを制御することで、外部から秘匿データへのアクセスを不可とすることができると共に、アクセスを不可とした後においても、秘匿データに対する検査を行うことができる。
【発明の効果】
【００１４】
本発明にかかる半導体装置及びその制御方法によれば、外部から秘匿データへのアクセスを不可とすることができると共に、アクセスを不可とした場合においても秘匿データの検査が可能な半導体装置及びその制御方法を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本実施の形態１に係る半導体装置を示すブロック図である。
【図２】本実施の形態１に係る半導体装置のアクセス経路を示す図である。
【図３】本実施の形態１に係る半導体装置のアクセス経路を示す図である。
【図４】本実施の形態１に係る半導体装置の動作例を説明するためのフローチャート図である。
【図５】本実施の形態１に係る半導体装置に記憶されるデータを例示する図である。
【図６】本実施の形態１に係る半導体装置における不揮発性メモリへのアクセス内容を示す図である。
【図７】本実施の形態２に係る半導体装置を示すブロック図である。
【図８】本実施の形態２に係る半導体装置に記憶されるデータを例示する図である。
【図９】関連する半導体装置のブロック図である。
【発明を実施するための形態】
【００１６】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡潔化がなされている。各図面において同一の構成又は機能を有する構成要素及び相当部分には、同一の符号を付し、その説明を省略する。
【００１７】
実施の形態１．
図１乃至図６を参照して、本発明の実施の形態１に係る半導体装置について説明する。図１は、本発明の実施の形態１に係る半導体装置を示すブロック図である。本実施の形態に係るＳｉＰ型半導体装置（以下、ＳｉＰと称する。）１０１は、信号処理などの特定の機能を有する第1のチップとしてのＬｏｇｉｃ（ロジック）チップ２と、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やＦｌａｓｈメモリなどの第２のチップとしての不揮発性メモリチップ３とが同一のパッケージ１に搭載されている。また、パッケージ１は、その外部に設けられた外部装置としてのテスタ（不図示）と接続可能なように構成されている。
【００１８】
不揮発性メモリチップ３へのアクセスは、ロジックチップ２から行われるように構成されている。すなわち、不揮発性メモリチップ３は、パッケージ１の外部端子には直接接続されておらず、ロジックチップ２からのアクセス要求に応答して、データの入出力を行うように構成されている。
【００１９】
不揮発性メモリチップ３は、第１のエリアとしてのメモリデータ用エリア４と、第２のエリアとしてのセキュリティビット用エリア５とを有している。メモリデータ用エリア４には、データやアプリケーションプログラムなどの秘匿データＡが書き込まれる。セキュリティビット用エリア５には、不揮発性メモリチップ３への外部からのアクセスを制御するために使用される所定のデータＢが書き込まれる。尚、メモリデータ用エリア４に書き込まれる秘匿データＡと、セキュリティビット用エリア５に書き込まれる所定のデータＢの詳細については後述する。
【００２０】
不揮発性メモリチップ３内には、不図示のメモリアレイが複数設けられており、これらのメモリアレイは、メモリデータ用エリア４と、セキュリティビット用エリア５として使用される。そして、メモリアレイの周辺には、各種のメモリ内入出力端子（以下、「メモリ端子」と云う）４１が設けられている。メモリ端子４１は、例えば、アドレス信号、データ信号をメモリ内に入出力させるための端子である。
【００２１】
メモリ端子４１は、ロジックチップ２の対応するメモリ接続用ロジック端子（以下、「メモリ接続用端子」と云う）３１と接続されている（図１参照）。メモリ接続用端子３１は、メモリ端子４１とワイヤやバンプ等を介して接続されている。
【００２２】
ロジックチップ２内には、図１に示すように、Ｉ／Ｆ（インターフェース）回路６、動作制御回路としてのメモリコントローラ７、スルー回路としてのロジックスルーテスト回路８、検査回路としてのＣＲＣ制御回路９、アクセス制御回路としてのゲート制御回路１０、上記メモリ接続用端子３１をはじめとする複数の入出力端子などが配設されている。また、テスト選択用マルチプレクサであるセレクタ回路（以下、「セレクタ」と云う）Ｓ２１には、不図示の内部ロジック回路が接続されている。
【００２３】
Ｉ／Ｆ回路６は、外部の不図示のコンピュータ等との間で通信を行うためのインターフェースである。Ｉ／Ｆ回路６は、ロジックチップ２に配設されたロジック制御端子２３を介してパッケージ１の外部端子１３と接続される。
【００２４】
メモリコントローラ７は、ロジックチップ２の本来の機能を実現するための回路であり、不揮発性メモリチップ３の動作を制御する。また、メモリコントローラ７は、ロジックスルーテスト回路８の後段の一部の回路（後述するセレクタＳ１１及び出力バッファＯＢ１１）を介して、不揮発性メモリチップ３へとアクセスする。
【００２５】
メモリコントローラ７は、ロジックチップ２内において、ロジックスルーテスト回路８と、ＣＲＣ制御回路９と、ゲート制御回路１０とに、それぞれ電気的に接続されている。メモリコントローラ７とロジックスルーテスト回路８との間には、メモリ動作制御線が配設されており、当該制御線により、メモリコントローラ７からメモリ動作信号がロジックスルーテスト回路８に伝送されるように構成されている。また、メモリコントローラ７によって不揮発性メモリチップ３から読み出されたデータが、ＣＲＣ制御回路９に送出される。
【００２６】
ロジックスルーテスト回路８は、不揮発性メモリチップ３に対して機能性試験を行う役割を担う。ロジックスルーテスト回路８内には、入力ドライバとして機能する複数の入力バッファ、出力ドライバとして機能する出力バッファ、セレクタ、フリップフロップ回路（以下、「フリップフロップ」と云う）等が配設されている。このロジックスルーテスト回路８は、メモリ動作試験の出力時にも使用可能なように構成されている。
【００２７】
ロジックチップ２内において、メモリ接続用端子３１は、対応する外部接続用ロジック端子（以下、「外部接続用端子」と云う）２１とロジックスルーテスト回路８を介して接続されている。外部接続用端子２１は、パッケージ１の対応する外部端子１１に接続されている。外部端子１１は、実動作が行われる場合と動作試験が行われる場合において共通して使用される。半導体装置１０１の実動作が行われる場合には、外部端子１１は、半導体装置１０１が搭載される例えばコンピュータ（不図示）の接続用端子に接続される。そして、コンピュータ（不図示）が、セレクタＳ２１を介して内部ロジック回路（不図示）に接続される。不揮発性メモリチップ３内の動作試験が行われる場合には、外部端子１１は、例えばテスタ（不図示）のテスタ内端子に接続される。換言すると、外部のテスタ（不図示）が、ロジックチップ２内のロジックスルーテスト回路８を介して不揮発性メモリチップ３と接続可能なように構成されている。
【００２８】
より具体的には、ロジックスルーテスト回路８内には、入力バッファＩＢ１１、フリップフロップＦ１１、フリップフロップＦ１２、セレクタＳ１１、出力バッファＯＢ１１が、この順に外部接続用端子２１に近い側から直列に配設されている。また、入力バッファＩＢ１２、フリップフロップＦ１４、フリップフロップＦ１３、セレクタＳ１２、出力バッファＯＢ１２がこの順にメモリ接続用端子３１に近い側から直列に配設されている。
【００２９】
ＣＲＣ制御回路９は、不揮発性メモリチップ３に記憶されたデータを検査する。本実施の形態１に係る半導体装置１０１においては、ＣＲＣ制御回路９は、不揮発性メモリチップ３に記憶された全てのデータ（メモリデータ用エリア４に記憶されたデータＡと、セキュリティビット用エリア５に記憶されたデータＢ）を対象に、ＣＲＣ（巡回冗長検査）を行う。ＣＲＣ制御回路９は、ロジックチップ２内において、メモリコントローラ７と、ゲート制御回路１０とに、それぞれ電気的に接続されている。また、ＣＲＣ制御回路９は、比較回路（不図示）により、ＣＲＣ制御回路９による検査結果のデータと、レジスタなどの記憶手段（不図示）に記憶された所定のデータＣとを比較する。具体的には、ＣＲＣ制御回路９は、ＣＲＣ制御回路９による検査結果のデータとしてのＣＲＣ値と、所定のデータＣとしての固定値Ｃとを比較回路（不図示）によって比較し、その一致及び不一致を示す制御信号をゲート制御回路１０に対して送出する。
【００３０】
ゲート制御回路１０は、ＣＲＣ制御回路９による不揮発性メモリチップ３に対する検査結果に基づいて、ロジックスルーテスト回路８を介した、外部から不揮発性メモリチップ３へのアクセスを不可とする。また、ゲート制御回路１０は、半導体装置１０１の実動作モードとテストモードの切替えを制御する。ゲート制御回路１０は、ロジックチップ２内において、メモリコントローラ７と、ロジックスルーテスト回路８と、ＣＲＣ制御回路９とに、それぞれ電気的に接続されている。ゲート制御回路１０とロジックスルーテスト回路８との間には、ゲート制御線が配設されており、当該制御線によりゲート制御信号がゲート制御回路１０からロジックスルーテスト回路８に伝送されるように構成されている。また、ゲート制御回路１０から、動作モードを示す制御信号が、メモリコントローラ７に送出される。
【００３１】
より具体的には、ゲート制御回路１０は、入力バッファＩＢ１１、入力バッファＩＢ１２、出力バッファＯＢ１２、セレクタＳ１１、セレクタＳ１２、セレクタＳ２１の動作を制御する。ゲート制御回路１０は、ＣＲＣ制御回路９による不揮発性メモリチップ３に対する検査結果のデータと、所定のデータＣとが一致しない場合には、セレクタＳ１１により、メモリコントローラ７からの出力信号又はフリップフロップＦ１２からの出力信号を選択させる。これにより、メモリコントローラ７からロジックスルーテスト回路８を介した不揮発性メモリチップ３へのアクセスと、外部からロジックスルーテスト回路８を介した不揮発性メモリ３へのアクセスを可とする。
【００３２】
ゲート制御回路１０は、ＣＲＣ制御回路９による不揮発性メモリチップ３に対する検査結果のデータと、所定のデータＣとが一致する場合には、例えば供給するクロックを停止することで、入力バッファＩＢ１１、入力バッファＩＢ１２、出力バッファＯＢ１２、セレクタＳ１２の動作を停止させる。これにより、ロジックスルーテスト回路８を介した、外部から不揮発性メモリチップ３へのアクセスを不可とする。また、ゲート制御回路１０は、セレクタＳ１１により、メモリコントローラ７からの出力信号を選択させる。これにより、ロジックスルーテスト回路８を介した、メモリコントローラ７から不揮発性メモリチップ３へのアクセスを可とする。
【００３３】
図２及び図３は、ロジックチップ２から不揮発性メモリチップ３へのアクセス経路を説明するための図である。図において、第１のアクセス経路としての、メモリコントローラ７から不揮発性メモリチップ３にアクセスする経路を白抜き矢印Ｒ１により示す。また、第２のアクセス経路としての、外部（例えば、テスタ（不図示））からロジックスルーテスト回路８を介して不揮発性メモリチップ３にアクセスする経路を白抜き矢印Ｒ２により示す。
【００３４】
ＣＲＣ制御回路９による不揮発性メモリチップ３に対する検査結果のデータと、所定のデータＣとが一致しない場合には、図２に示すように、ゲート制御回路１０は、経路Ｒ１及び経路Ｒ２を介した不揮発性メモリチップ３へのアクセスを可とする。これに対して一致する場合には、図３に示すように、ゲート制御回路１０は、経路Ｒ１を介したメモリコントローラ７から不揮発性メモリチップ３へのアクセスは可とするが、経路Ｒ２を介した外部から不揮発性メモリチップ３へのアクセスを不可とする。
【００３５】
ゲート制御回路１０は、半導体装置１０１の実動作モード時には、セレクタＳ１１により、メモリコントローラ７からの出力信号を選択させる。また、ゲート制御回路１０は、セレクタＳ２１により、半導体装置１０１が搭載される例えばコンピュータ（不図示）からの出力信号を選択させる。そして、ゲート制御回路１０は、例えば供給するクロックを停止することで、入力バッファＩＢ１１、入力バッファＩＢ１２、出力バッファＯＢ１２、セレクタＳ１２の動作を停止させる。
【００３６】
ゲート制御回路１０は、テスタからのテストモードエントリを受け付けた場合には、半導体装置１０１の動作モードを実動作モードからテストモードへと切替える。ゲート制御回路１０は、半導体装置１０１のテストモード時において、外部装置から入力されるデータを不揮発性メモリチップ３へと伝送する場合には、例えば供給するクロックの停止を解除することで、入力バッファＩＢ１１、セレクタＳ１１、出力バッファＯＢ１２の動作を開始させる。また、ゲート制御回路１０は、セレクタＳ１１により、フリップフロップＦ１２からの出力信号を選択させる。これに対して、ゲート制御回路１０は、半導体装置１０１のテストモード時において、不揮発性メモリチップ３からのデータを外部装置へと伝送する場合には、例えば供給するクロックの停止を解除することで、入力バッファＩＢ１２、セレクタＳ１２、出力バッファＯＢ１２の動作を開始させる。また、ゲート制御回路１０は、セレクタＳ１２により、フリップフロップＦ１３からの出力信号を選択させる。また、ゲート制御回路１０は、例えば供給するクロックを停止することで、セレクタＳ２１の動作を停止させる。
【００３７】
次に、ロジックチップ２からの不揮発性メモリチップ３へのアクセス動作について説明する。まず、メモリコントローラ７から不揮発性メモリチップ３へのアクセス動作について説明する（すなわち、図２及び図３において示した経路Ｒ１を介したアクセス動作の場合。）。メモリコントローラ７からのメモリ動作信号が、ロジックチップ２から不揮発性メモリチップ３に供給されて、不揮発性メモリチップ３へのアクセス動作が行われる。メモリコントローラ７は、入力された信号に応じて所定の動作を行い、信号をロジックスルーテスト回路８に出力する。不揮発性メモリチップ３では、各種データ信号が入力されてデータが取り込まれ、データの書き込み動作が行われる。また、ロジックチップ２よりデータの読み出しの命令が転送されると、不揮発性メモリチップ３では指定されたアドレスよりデータが読み出されて、読み出したデータがロジックチップ２に送出される。
【００３８】
次に、ロジックスルーテスト回路８を介した、テスタ（不図示）から不揮発性メモリチップ３へのアクセス動作について説明する（すなわち、図２及び図３において示した経路Ｒ２を介したアクセス動作の場合。）。不揮発性メモリチップ３に対する動作試験を行う場合には、テスト信号がロジックスルーテスト回路８を介して不揮発性メモリチップ３に供給されて、ロジックチップ２から不揮発性メモリチップ３への動作確認のためのテストが行われる。ロジックチップ２内のロジックスルーテスト回路８には、テスタ（不図示）からパッケージ１に設けられた外部端子１１を経由して、データ信号、制御コマンド信号等の波形が送られる。また、不揮発性メモリチップ３から、メモリ端子４１を経由して、データ信号等の波形がテスタ（不図示）に送られる。
【００３９】
尚、図１においては、ロジック制御端子２３等の端子や、メモリ動作制御線などの制御線についてそれぞれ１つ配設されている例を図示しているが、説明の便宜上のものであり、実際には必要な本数が配設されているものとする。
【００４０】
次に、図４を参照して、半導体装置１の動作例について説明する。図４は、本実施の形態１に係る半導体装置の動作例を説明するためのフローチャート図である。図に示す例では、実動作時にロジックスルーテストモードのエントリコマンドが入力された場合を例に説明する。尚、ステップＳ１０３におけるロジックスルーテストモードのエントリコマンドが入力されない場合には、関連するステップＳ１０５及びステップＳ１０９における処理は行われずに省略される。
【００４１】
まず、半導体装置１０１の電源が投入されると（ステップＳ１０１）、ＣＲＣ制御回路９により、不揮発性メモリチップ３に記憶されたデータを対象とするＣＲＣが行われる（ステップＳ１０２）。
【００４２】
次いで、テスタ（不図示）から半導体装置１０１に対して、ロジックスルーテストモードのエントリコマンドが入力される（ステップＳ１０３）。そして、比較回路（不図示）により、ステップＳ１０２で算出されたＣＲＣ値と固定値Ｃとが比較される（ステップＳ１０４）。比較の結果、ＣＲＣ値と固定値Ｃとが一致しない場合には、ゲート制御回路１０は、ロジックスルーテストモードのエントリを受け付ける（ステップＳ１０５）。
【００４３】
次いで、ゲート制御回路１０は、ロジックスルーテスト回路８の動作試験を行うテストモードへと切替え、ロジックチップ２から不揮発性メモリチップ３へのアクセスが行われる（ステップＳ１０６）。尚、ステップＳ１０６におけるロジックチップ２から不揮発性メモリチップ３へのアクセスの詳細については後述する。
【００４４】
そして、メモリデータ用エリア４に記憶された秘匿データＡの保護を行うか否かを判断する（ステップＳ１０７）。例えば、半導体装置１０１の製造ベンダは、半導体装置１０１の製造工程における出荷前の最終検査において、メモリデータ用エリア４に秘匿データＡを書き込んだ後に、全ての検査を完了して出荷状態とする際に、メモリデータ用エリア４に記憶された秘匿データＡの保護を行うものと判断する。
【００４５】
秘匿データＡの保護を行う場合（ステップＳ１０７で"保護する"の場合）には、セキュリティビット用エリア５のデータＢを調整する（ステップＳ１０８）。セキュリティビット用エリア５のデータＢの調整は、不揮発性メモリチップ３に記憶された全てのデータ（メモリデータ用エリア４に記憶された秘匿データＡと、セキュリティビット用エリア５に記憶されたデータＢ）に対する検査結果のデータと、所定のデータＣとが一致するように行われる。例えば、外部のテスタ（不図示）により、不揮発性メモリチップ３に記憶された全てのデータ（Ａ＋Ｂ）に対するＣＲＣ値と固定値Ｃとが一致するような値が、セキュリティビット用エリア５に書き込まれる。
【００４６】
図５は、不揮発性メモリチップ３に記憶されるデータＡ及びデータＢと、ＣＲＣ制御回路９により使用される固定値Ｃの内容を例示する図である。メモリデータ用エリア４に記憶された秘匿データＡが、例えば、図に示す９個のワード（各ワードはそれぞれ３２ビットのデータ）のうちいずれかのワードであり、セキュリティビット用エリア５に記憶されるデータＢが、"９１ａｅ３ｆｃａ"である場合には、不揮発性メモリチップ３に記憶されたデータ（Ａ＋Ｂ）に対するＣＲＣ演算結果は、全て"ｆ２ｆ７０ｂ７ａ"となる。すなわち、データ（Ａ＋Ｂ）に対するＣＲＣ値と固定値Ｃとが一致する。これに対して、秘匿データＡが、例えば、図に示す９個のワードのうちいずれかのワードであり、データＢが、"ｆｆｆｆｆｆｆｆ"である場合には、データ（Ａ＋Ｂ）に対するＣＲＣ演算結果は、"ｆ２ｆ７０ｂ７ａ"とは異なる値となる。すなわち、データ（Ａ＋Ｂ）に対するＣＲＣ値と固定値Ｃとが一致しない。従って、図５に示す例では、秘匿データＡが、図に示す９個のワードのうちいずれかのワードとした場合には、データＢを"９１ａｅ３ｆｃａ"へと調整することで、外部からロジックスルーテスト回路８を介しての不揮発性メモリチップ３へのアクセスを不可とすることができる。
【００４７】
図４に戻って説明を続けると、再び半導体装置１０１に対して電源が投入され（ステップＳ１０１）、ＣＲＣ制御回路９により不揮発性メモリチップ３に対してＣＲＣが行われる（ステップＳ１０２）。そして、ロジックスルーテストモードのエントリコマンドが入力される（ステップＳ１０３）。
【００４８】
次いで、比較回路（不図示）により、ステップＳ１０２で算出されたＣＲＣ値と固定値Ｃとが比較される（ステップＳ１０４）。ここで、上述したステップＳ１０８においてセキュリティビット用エリア５に記憶されたデータＢを調整していた場合には、ＣＲＣ制御回路９によるＣＲＣ値が変化する。このため、比較の結果、ＣＲＣ値と固定値Ｃとが一致する場合には、ゲート制御回路１０は、ロジックスルーテストモードのエントリを受け付けずに、不許可とする（ステップＳ１０９）。そして、ゲート制御回路１０は、外部からロジックスルーテスト回路８を介しての不揮発性メモリチップ３へのアクセスを不可とする（ステップＳ１１０）。
【００４９】
次に、図６を参照して、ステップＳ１０６及びステップＳ１０９における、ロジックチップ２から不揮発性メモリチップ３へのアクセスの内容について説明する。図６に示す表において、上の２列が、ステップＳ１０６におけるロジックチップ２から不揮発性メモリチップ３へのアクセス内容を示している。すなわち、上の２列は、ＣＲＣ値と固定値Ｃとが一致しない場合を示しており、外部からロジックスルーテスト回路８を介してのアクセスと、メモリコントローラ７からのアクセスについて、不揮発性メモリチップ３のメモリデータ用エリア４、セキュリティビット用エリア５のいずれについても、書込み／消去、読出しのアクセスが許可される。
【００５０】
また、図６に示す表において、下の２列が、ステップＳ１０９におけるロジックチップ２から不揮発性メモリチップ３へのアクセス内容を示している。すなわち、下の２列は、ＣＲＣ値と固定値Ｃとが一致する場合を示しており、例えば、外部からロジックスルーテスト回路８を介してのアクセスについては、不揮発性メモリチップ３のメモリデータ用エリア４、セキュリティビット用エリア５のいずれについても、書込み／消去、読出しの全てのアクセスが許可されない。
【００５１】
このように、本実施の形態１に係る半導体装置１０１では、不揮発性メモリチップ３内の一部のエリアをセキュリティビット用エリア５として設け、メモリデータ用エリア４に秘匿データＡを書き込んだ後に、セキュリティビット用エリア５に対して、不揮発性メモリチップ３のＣＲＣ値が固定値ＣとなるようなデータＢを書き込むことにより、外部からロジックスルーテスト回路８を介しての不揮発性メモリチップ３へのアクセスを不可にすることができる。
【００５２】
例えば、出荷検査時において、不揮発性メモリチップ３に秘匿データＡが書き込まれていないときに、半導体装置１０１に電源が投入されて不揮発性メモリチップ３に対してＣＲＣが行われた場合には、そのＣＲＣ値と固定値Ｃとは一致しない。このため、外部からロジックスルーテスト回路８を介しての不揮発性メモリチップ３へのアクセスが可能となる。また、この状態では、外部から不揮発性メモリチップ３に自由にアクセスすることができるため、容易にテストを行うことができる。
【００５３】
また、不揮発性メモリチップ３の動作試験が完了した場合には、不揮発性メモリチップ３のメモリデータ用エリア４に秘匿データＡ等のデータパターンの書き込みを行い、秘匿データＡの書き込みの後に、セキュリティビット用エリア５に、ＣＲＣ値と固定値Ｃとが一致するようなデータＢを書き込む。これにより、不揮発性メモリチップ３のＣＲＣ値と、固定値Ｃとが一致するため、以後は、ロジックスルーテスト回路８の使用ができなくなり、外部からのアクセスができないように設定される。
【００５４】
尚、不揮発性メモリチップ３が製造されて、パッケージ１に搭載された初期状態では、不揮発性メモリチップ３には、初期データとして全て１が書き込まれていることがある。この場合には、固定値Ｃは、初期状態（全ビットが１の状態）のＣＲＣ値と一致しない値に設定するとよい。
【００５５】
実施の形態２．
次に、図７及び図８を参照して、本発明の実施の形態２に係る半導体装置について説明する。本実施の形態２に係る半導体装置２０１は、メモリデータ用エリア４に記憶されたデータＡのみを対象に検査を行い、その検査結果のデータと、セキュリティビット用エリア５に記憶されたデータＣとの比較に基づいて、外部からロジックスルーテスト回路８を介しての不揮発性メモリチップ３へのアクセスを制御することを特徴とする。尚、以下では、上述した実施の形態１と同一の構成及び動作については、その説明を省略する。
【００５６】
図７は、本実施の形態２に係る半導体装置を示すブロック図である。本実施の形態２に係る半導体装置２０１においては、セキュリティビット用エリア５には、不揮発性メモリチップ３への外部からのアクセスを制御するために使用される所定のデータＣが書き込まれる。また、ＣＲＣ制御回路９は、メモリデータ用エリア４に記憶されたデータＡのみを対象に検査を行う。そして、ＣＲＣ制御回路９は、データＡのＣＲＣ値と、セキュリティビット用エリア５に書き込まれた所定のデータＣとしての固定値Ｃとを比較する。
【００５７】
図８は、不揮発性メモリチップ３に記憶されるデータＡ及びデータＣの内容を例示する図である。メモリデータ用エリア４に記憶された秘匿データＡが、例えば、図に示す１０個のワード（各ワードはそれぞれ３２ビットのデータ）のうちいずれかのワードである場合には、データＡに対するＣＲＣ演算結果は、全て"ｆ２ｆ７０ｂ７ａ"となる。すなわち、データＣが"９１ａｅ３ｆｃａ"に調整されている場合には、データＡに対するＣＲＣ値と固定値Ｃとが一致する。これに対して、秘匿データＡが、例えば、図に示す１０個のワードのうちいずれかのワードである場合には、データＡに対するＣＲＣ演算結果は、"ｆｆｆｆｆｆｆｆ"とは異なる値となる。すなわち、データＣが"ｆｆｆｆｆｆｆｆ"に調整されている場合には、データＡに対するＣＲＣ値と固定値Ｃとが一致しない。従って、図８に示す例では、秘匿データＡを図に示す１０個のワードのうちいずれかのワードとしたときに、データＣを"９１ａｅ３ｆｃａ"とした場合には、外部からロジックスルーテスト回路８を介しての不揮発性メモリチップ３へのアクセスを不可とすることができる。
【００５８】
その他の実施の形態．
上述した各実施の形態では、検査回路は、ＣＲＣを行うものとして説明したが本発明はこれに限定されない。すなわち、検査回路による検査方法は、不揮発性メモリチップ３に記憶されたデータを対象としたエラー検出を行う方法であればよく、例えば、チェックサムを用いて検査を行うようにしてもよい。
【００５９】
また、上述した実施の形態１では、検査回路は、電源が投入されたときに不揮発性メモリチップ３に対する検査を行うものとして説明したが、他のタイミングで検査を行うものとしてもよい。さらに、不揮発性メモリチップ３の動作試験を行う場合に、テストモードエントリ信号が入力されるよりも前に検査を行うものとして説明したが、他のタイミングで検査を行うものとしてもよい。
【００６０】
以上、上述した各実施の形態において説明したように、本発明に係る半導体装置によれば、半導体装置の電源が投入されたとき（或いは、テストモードのエントリがされたとき）に、不揮発性メモリチップ３に対して検査を行い、検査結果のデータと所定のデータとが一致する場合には、外部からロジックスルーテスト回路８を介しての不揮発性メモリチップ３へのアクセスを禁止し、一致しない場合には、外部からのロジックスルーテスト回路８を介しての不揮発性メモリチップ３へのアクセスを許可することで、以下の効果を奏する。
【００６１】
まず、第１の効果として、半導体装置の製造工程において、出荷検査時の最終段階（Ｆｉｎａｌ  ｔｅｓｔや、初期評価など）では、外部からロジックスルーテスト回路８を介して不揮発性メモリチップ３へとアクセス可能であるため、容易に電気的測定が行うことができる。そして、出荷検査を完了した後には、不揮発性メモリチップ３のＣＲＣ値が固定値Ｃと同一となるように設定することで、以後は、外部からロジックスルーテスト回路８を介して不揮発性メモリチップ３へのアクセスを禁止することができる。
【００６２】
第２の効果として、出荷検査時に、不揮発性メモリチップ３の動作試験が完了した場合に、秘匿データ等のデータパターンを書き込んだ後に、再度、半導体装置の電源の投入を行うことで、外部からロジックスルーテスト回路８を介してのアクセスが可能であるか否かにより、データパターンが正しく書き込まれているか否かの判断を行うことができる。またこの際、外部からロジックスルーテスト回路８を介してのアクセス経路ではなく、メモリコントローラ９からの経路により、データパターンが正しく書き込まれているか否かの判断も行うことができる。
【００６３】
第３の効果として、半導体装置を出荷した後も、電源の投入がされた場合にはＣＲＣを毎回行うため、外部からロジックスルーテスト回路８を介してのアクセスが可能であるか否かにより、不揮発性メモリチップ３に記憶されたデータのデータ化け（データ保持）のチェックを行うことができる（例えば、市場での流通時や、半導体装置を購入した顧客から返品された場合における不良品解析時において、不揮発性メモリチップ３の簡易チェックとして利用することもできる）。
【００６４】
尚、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【符号の説明】
【００６５】
１０１、２０１  半導体装置、
１  パッケージ、
２  Ｌｏｇｉｃ（ロジック）チップ、
３  不揮発性メモリチップ、
４  メモリデータ用エリア、
５  セキュリティビット用エリア、
６  Ｉ／Ｆ（インターフェース）回路、
７  メモリコントローラ、
８  ロジックスルーテスト回路、
９  ＣＲＣ制御回路、
１０  ゲート制御回路、
１１、１３  外部端子、
２１、２３  外部接続用ロジック端子、
３１  メモリ接続用端子、
４１  メモリ内入出力端子、
ＩＢ１１、ＩＢ１２  入力バッファ、
Ｆ１１、Ｆ１２、Ｆ１３、Ｆ１４  フリップフロップ、
ＯＢ１１、ＯＢ１２  出力バッファ、
Ｓ１１、Ｓ１２、Ｓ２１  セレクタ、
５０１  半導体集積回路装置、
５０２  ロジックチップ、
５０３  メモリチップ、
５２３ｎ  外部接続端子、
５０４  内部回路５０４、
５２１  テスト回路、
５２２  高速テスト制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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