(57)【要約】【課題】  小型であり、順方向と逆方向の双方で導通可能（スイッチング可能）な半導体装置を提供する。【解決手段】  第１導電型の第１領域３０と、第２導電型であり、第１領域３０に接している第２領域３２と、第１導電型であり、第２領域３２によって第１領域から分離されている第３領域３６と、第２導電型であり、第３領域３６によって第２領域３２から分離されている第４領域２２と、第１導電型であり、第４領域２２によって第３領域３６から分離されている第５領域２０と、第１領域３０及び第２領域３４と導通している第１電極５６と、第４領域２２及び第５領域２０と導通している第２電極５４と、第２領域３２に対して絶縁膜４２を介して対向している第１ゲート電極４４と、第４領域２２に対して絶縁膜５０を介して対向している第２ゲート電極５２を備えていることを特徴とする半導体装置。【選択図】図１
2010118474.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１領域と、
第２導電型であり、第１領域に接している第２領域と、
第１導電型であり、第２領域に接しており、第２領域によって第１領域から分離されている第３領域と、
第２導電型であり、第３領域に接しており、第３領域によって第１領域、及び、第２領域から分離されている第４領域と、
第１導電型であり、第４領域に接しており、第４領域によって第１領域、第２領域、及び、第３領域から分離されている第５領域と、
第１領域及び第２領域と導通している第１電極と、
第４領域及び第５領域と導通している第２電極と、
第１領域と第３領域を分離している範囲の第２領域に対して絶縁膜を介して対向している第１ゲート電極と、
第３領域と第５領域を分離している範囲の第４領域に対して絶縁膜を介して対向している第２ゲート電極、
を備えていることを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置と、第１ゲート電極及び第２ゲート電極に印加する電位を制御するゲート電位制御手段を備えたスイッチング装置であって、
第１電極と第２電極の間を導通させる場合において、電位制御手段が、第１電極と第２電極の間の印加電圧が基準電圧未満であるときは第１ゲート電極に第１オン電位を印加するとともに第２ゲート電極に第２オン電位を印加し、第１電極と第２電極の間の印加電圧が基準電圧以上であるときは第１ゲート電極に第１オン電位を印加せずに第２ゲート電極に第２オン電位を印加する、
ことを特徴とするスイッチング装置。
【請求項３】
請求項１の半導体装置をスイッチングさせる方法であって、
第１電極と第２電極の間を導通させる場合において、第１電極と第２電極の間の印加電圧が基準電圧未満であるときは第１ゲート電極に第１オン電位を印加するとともに第２ゲート電極に第２オン電位を印加し、第１電極と第２電極の間の印加電圧が基準電圧以上であるときは第１ゲート電極に第１オン電位を印加せずに第２ゲート電極に第２オン電位を印加する、
ことを特徴とするスイッチング方法。
【請求項４】
半導体基板の少なくとも一部の範囲において、第５領域が半導体基板の一方の表面に臨む範囲に形成されているとともに、第５領域と第４領域と第３領域が半導体基板の深さ方向に積層して配置されており、
半導体基板の第５領域と第４領域と第３領域が積層されている範囲に、半導体基板の前記一方の表面から第３領域に達するトレンチが形成されており、
トレンチの内面には絶縁膜が形成されており、
トレンチ内に第２ゲート電極が形成されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
第１領域、第２領域、第３領域、第４領域、及び、第５領域が半導体基板の上面に臨む範囲に形成されており、第１電極と第２電極が半導体基板の上面に形成されていることを特徴とする請求項１または４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング用の半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、ＩＧＢＴと、ＩＧＢＴに対して逆方向に接続されたダイオードが形成されている半導体基板を備えた半導体装置（以下では、逆導通型ＩＧＢＴという）が開示されている。ＩＧＢＴは、電力制御用のスイッチング素子として用いられる。ダイオードは、ＩＧＢＴのオフ時に逆電流を還流させるフリーホイールダイオードとして用いられる。
【０００３】
【特許文献１】特開平１０−２００１０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１の逆導通型ＩＧＢＴでは、半導体基板の上面側にＩＧＢＴとダイオードがそれぞれ別個に形成されている。すなわち、ＩＧＢＴが形成されている領域と、ダイオードが形成されている領域とがそれぞれ存在し、各ＩＧＢＴと各ダイオードは半導体基板上の配線によって接続されている。このように、特許文献１の逆導通型ＩＧＢＴでは、ＩＧＢＴが形成されている領域と、ダイオードが形成されている領域とが別個に存在するため、サイズが大きくなるという問題があった。
【０００５】
本発明は、上述した実情に鑑みて創作されたものであり、より小型であり、順方向と逆方向の双方で導通可能（スイッチング可能）な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、第１領域と、第２領域と、第３領域と、第４領域と、第５領域と、第１電極と、第２電極と、第１ゲート電極と、第２ゲート電極を備えている。第１領域は、第１導電型である。第２領域は、第２導電型であり、第１領域に接している。第３領域は、第１導電型であり、第２領域に接しており、第２領域によって第１領域から分離されている。第４領域は、第２導電型であり、第３領域に接しており、第３領域によって第１領域、及び、第２領域から分離されている。第５領域は、第１導電型であり、第４領域に接しており、第４領域によって第１領域、第２領域、及び、第３領域から分離されている。第１電極は、第１領域及び第２領域と導通している。第２電極は、第４領域及び第５領域と導通している。第１ゲート電極は、第１領域と第３領域を分離している範囲の第２領域に対して絶縁膜を介して対向している。第２ゲート電極は、第３領域と第５領域を分離している範囲の第４領域に対して絶縁膜を介して対向している。
【０００７】
例として、第１導電型がＮ型であり、第２導電型がＰ型である半導体装置について説明する。なお、以下の説明では、第１電極から第２電極に向けて電流が流れる方向を順方向といい、第２電極から第１電極に向けて電流が流れる方向を逆方向という。
第１電極と第２電極の間に第１電極がプラスとなる電圧（以下、順電圧という）が印加されている場合には、半導体装置は、第２領域がＰ型のコレクタ領域であり、第３領域がＮ型のドリフト領域であり、第４領域がＰ型のボディ領域であり、第５領域がＮ型のエミッタ領域であるＩＧＢＴとして機能する。すなわち、第２ゲート電極にオン電位（第２ゲート電極と対向する範囲の第４領域にチャネル（反転層）が形成される電位）を印加すると、第４領域にチャネルが形成され、電子が、第２電極から、第５領域、第４領域のチャネル、第３領域、第２領域を経て、第１電極へ流れる。また、ホールが、第１電極から、第２領域を経て、第３領域に流入する。これによって、第３領域で伝導度変調現象が起こり、電子が低損失で流れることができる。このように、順電圧印加時には、第２ゲート電極にオン電位を印加することで、第２領域、第３領域、第４領域、及び、第５領域によって形成されているＩＧＢＴがオンし、順方向に電流が流れる。
第１電極と第２電極の間に第２電極がプラスとなる電圧（以下、逆電圧という）が印加されている場合には、第１ゲート電極にオン電位（第１ゲート電極と対向する範囲の第２領域にチャネルが形成される電位）を印加することによって、半導体装置を逆方向に導通させることができる。すなわち、第１ゲート電極にオン電位を印加すると、第２領域にチャネルが形成され、電子が、第１電極から、第１領域、第２領域のチャネル、第３領域、第４領域を経て、第２電極へ流れる。また、ホールが、第２電極から、第４領域を経て、第３領域に流入する。これによって、第３領域で伝導度変調現象が起こり、電子が低損失で流れることができる。このように、逆電圧が印加された場合には、半導体装置は、第１領域、第２領域のチャネル、及び、第３領域がＮ型のカソード領域であり、第４領域がＰ型のアノード領域であるダイオードとして機能する。若しくは、第１領域がＮ型のエミッタ領域であり、第２領域がＰ型のボディ領域であり、第３領域がＮ型のドリフト領域であり、第４領域がＰ型のコレクタ領域であるＩＧＢＴとして機能するということもできる。これによって、半導体装置内を逆方向に電流が流れる。
以上に説明したように、本発明の半導体装置は、順方向と逆方向の双方においてスイッチングすることができる。順電圧印加時には第２ゲート電極の電位を制御してＩＧＢＴとして機能させ、逆電圧印加時には第１ゲート電極の電位を制御して逆電流を還流させるフリーホイールダイオードとして機能させることができる。また、この半導体装置は、ＩＧＢＴの領域とダイオードの領域が別個に形成されていないため、従来の逆導通型ＩＧＢＴに比べて小型化することができる。言い換えると、この半導体装置は、順方向導通時に電流経路となる領域と逆方向導通時に電流経路となる領域が共通化されているために、小型化が可能である。
なお、上述の例では、第１導電型がＮ型であり、第２導電型がＰ型である半導体装置について説明したが、第１導電型がＰ型であり、第２導電型がＮ型である半導体装置であってもよい。この場合にも、第１ゲート電極と第２ゲート電極の電位を制御することによって、順方向と逆方向の双方においてスイッチングすることができる。
【０００８】
また、本発明は、上述した半導体装置を用いてスイッチング装置を提供する。このスイッチング装置は、上述した半導体装置と、第１ゲート電極及び第２ゲート電極に印加する電位を制御するゲート電位制御手段を備えている。ゲート電位制御手段は、第１電極と第２電極の間を導通させる場合において、第１電極と第２電極の間の印加電圧が基準電圧未満であるときは第１ゲート電極に第１オン電位を印加するとともに第２ゲート電極に第２オン電位を印加する。ゲート電位制御手段は、第１電極と第２電極の間を導通させる場合において、第１電極と第２電極の間の印加電圧が基準電圧以上であるときは第１ゲート電極に第１オン電位を印加せずに第２ゲート電極に第２オン電位を印加する。
なお、第１オン電位とは、第１ゲート電極と対向する範囲の第２領域にチャネルが形成される電位（すなわち、第２領域にチャネルが形成される最小限の電位（閾値電位）以上の電位）であり、第２オン電位とは、第２ゲート電極と対向する範囲の第４領域にチャネルが形成される電位（すなわち、第４領域にチャネルが形成される最小限の電位（閾値電位）以上の電位）である。
【０００９】
例えば、第１導電型がＮ型であり、第２導電型がＰ型である半導体装置において、順電圧が印加されている場合を考える。この場合、上述したように、第２ゲート電極の電位を制御することによって、半導体装置をＩＧＢＴとして動作させることができる。なお、半導体装置をＩＧＢＴとしてオンさせる場合は、電流が第２領域と第３領域の境界のＰＮ接合を順方向に通過する。ＰＮ接合はビルトインポテンシャルを有しているため、順電圧が小さいと電流はほとんど流れない。一方、順電圧が大きいときは、伝導度変調現象の効果によって、半導体装置に大電流を流すことができる。
一方、半導体装置は、第１ゲート電極に第１オン電位を印加するとともに第２ゲート電極に第２オン電位を印加することで、ＭＯＳＦＥＴとしてオンさせることもできる。すなわち、第１ゲート電極と第２ゲート電極の双方にオン電位を印加すると、第２領域と第４領域の双方にチャネルが形成される。このため、電子が、第２電極から、第５領域、第４領域のチャネル、第３領域、第２領域のチャネル、第１領域を経て、第１電極へ流れる。ＭＯＳＦＥＴとしてオンさせる場合は電流がＰＮ接合を通過しないので、半導体装置を流れる電流の大きさは順電圧の大きさに略比例する。したがって、順電圧が小さくても電流を流すことができる。但し、ＭＯＳＦＥＴとしてオンさせる場合には伝導度変調現象が起きないため、順電圧が大きいときは、ＩＧＢＴとしてオンさせる場合に比べて流れる電流は小さくなる。
したがって、順電圧が小さいときは半導体装置をＭＯＳＦＥＴとして動作させることが好ましく、順電圧が大きいときは半導体装置をＩＧＢＴとして動作させることが好ましい。なお、上述した例では、順電圧印加時について説明した。しかしながら、本発明の半導体装置は、第３領域を境界として、第１電極側の構造と第２電極側の構造が対称となっている。したがって、逆電圧印加時においても、順電圧印加時と同様のことがいえる。また、半導体装置が上記の対称構造を有しているため、何れの方向が順方向であるか（すなわち、何れの電極が第１電極で何れの電極が第２電極であるか）は任意である。
本発明のスイッチング装置では、第１電極と第２電極の間の印加電圧が基準電圧未満であるときは、電位制御手段が、第１ゲート電極に第１オン電位を印加するとともに第２ゲート電極に第２オン電位を印加する。すなわち、半導体装置をＭＯＳＦＥＴとしてオンさせる。したがって、第１電極と第２電極の間の印加電圧が小さくても、半導体装置に電流を流すことができる。また、第１電極と第２電極の間の印加電圧が基準電圧以上であるときは、電位制御手段が、第１ゲート電極に第１オン電位を印加せずに第２ゲート電極に第２オン電位を印加する。すなわち、半導体装置をＩＧＢＴとしてオンさせる。したがって、半導体装置に大電流を流すことができる。
なお、基準電圧は任意に設定することができるが、ＭＯＳＦＥＴとしての動作時の方が電流が大きくなる低電圧領域（第１電極と第２電極の間の印加電圧の電圧領域）と、ＩＧＢＴとしての動作時の方が電流が大きくなる高電圧領域との境界の電圧値に設定することが好ましい。
【００１０】
また、本発明は、上述した半導体装置をスイッチングさせる方法を提供する。このスイッチング方法では、第１電極と第２電極の間を導通させる場合において、第１電極と第２電極の間の印加電圧が基準電圧未満であるときは第１ゲート電極にオン電位を印加するとともに第２ゲート電極にオン電位を印加し、第１電極と第２電極の間の印加電圧が基準電圧以上であるときは第１ゲート電極にオン電位を印加せずに第２ゲート電極にオン電位を印加する。
このスイッチング方法によれば、第１電極と第２電極の間の印加電圧が小さくても半導体装置に電流を流すことが可能であり、第１電極と第２電極の間の印加電圧が大きいときには半導体装置に大電流を流すことができる。
【００１１】
なお、本発明の半導体装置においては、第２ゲート電極をトレンチ型のゲート電極とすることができる。トレンチ型の第２ゲート電極を有する本発明の半導体装置では、半導体基板の少なくとも一部の範囲において、第５領域が半導体基板の一方の表面に臨む範囲に形成されているとともに、第５領域と第４領域と第３領域が半導体基板の深さ方向に積層して配置されている。半導体基板の第５領域と第４領域と第３領域が積層されている範囲に、半導体基板の前記一方の表面から第３領域に達するトレンチが形成されている。トレンチの内面には絶縁膜が形成されている。トレンチ内に第２ゲート電極が形成されている。
また、本発明の半導体装置は、横型の半導体装置（すなわち、第１電極と第２電極の双方が半導体基板の上面に形成されている半導体装置）とすることができる。横型の本発明の半導体装置では、第１領域、第２領域、第３領域、第４領域、及び、第５領域が半導体基板の上面に臨む範囲に形成されており、第１電極と第２電極が半導体基板の上面に形成されている。
【発明の効果】
【００１２】
本発明の半導体装置は、順方向と逆方向の双方でスイッチングすることができる。また、本発明の半導体装置は、ＩＧＢＴとダイオードが別個に形成されている従来の逆導通型ＩＧＢＴに比べて小型化することができる。
【発明を実施するための最良の形態】
【００１３】
下記に詳細に説明する実施例の構成を最初に列記する。
（特徴１）  第１電極と第２電極の間を導通させる場合において、ゲート電位制御手段は、第１電極と第２電極の間の印加電圧が第２領域と第３領域との境界のＰＮ接合のビルトインポテンシャル未満であるときは、第１ゲート電極に第１オン電位を印加するとともに第２ゲート電極に第２オン電位を印加し、第１電極と第２電極の間の印加電圧が第２領域と第３領域との境界のＰＮ接合のビルトインポテンシャル以上であるときは、第１ゲート電極に第１オン電位を印加せずに第２ゲート電極に第２オン電位を印加する。
【００１４】
（実施例）
実施例に係る半導体装置について説明する。図１は、本実施例の半導体装置１０の断面図を示している。図１に示すように、半導体装置１０は、ＳＯＩ基板１２と、ＳＯＩ基板１２上に形成された絶縁膜、電極等によって構成されている。なお、以下の説明では、図１の左右方向をＸ方向、図１の奥行き方向をＹ方向という。
【００１５】
ＳＯＩ基板１２は、シリコン層１４と、埋め込み絶縁層１６と、シリコン層１８とを積層した構造を有している。
【００１６】
シリコン層１４の大部分は、低濃度にＮ型不純物を含有する低濃度Ｎ型領域１９である。ＳＯＩ基板１２の上面に臨む範囲には、高濃度にＮ型不純物を含有するＮ型領域２０（第５領域）が形成されている。Ｎ型領域２０の周囲には、Ｎ型領域２０の側方と下方を覆うように、Ｐ型領域２２（第４領域）が形成されている。Ｎ型領域２０は、Ｐ型領域２２によって、低濃度Ｎ型領域１９から分離されている。Ｐ型領域２２は、Ｐ型不純物濃度が高いコンタクト領域２４と、コンタクト領域２４に比べてＰ型不純物濃度が低い低濃度Ｐ型領域２６によって構成されている。コンタクト領域２４は、Ｎ型領域２０と隣接し、ＳＯＩ基板１２の上面に臨む範囲に形成されている。低濃度Ｐ型領域２６は、Ｎ型領域２０とコンタクト領域２４の側方と下方を覆うように形成されている。
【００１７】
ＳＯＩ基板１２の上面に臨む範囲のうち、Ｐ型領域２２からＸ方向に距離を隔てた位置には、高濃度にＮ型不純物を含有するＮ型領域３０（第１領域）が形成されている。Ｎ型領域３０の周囲には、Ｎ型領域３０の側方と下方を覆うように、Ｐ型領域３２（第２領域）が形成されている。Ｐ型領域３２の周囲には、Ｐ型領域３２の側方と下方を覆うように、Ｎ型のバッファ領域３４が形成されている。バッファ領域３４は、Ｐ型領域３２によって、Ｎ型領域３０から分離されている。バッファ領域３４は、低濃度Ｎ型領域１９に比べて高濃度にＮ型不純物を含有している。バッファ領域３４と低濃度Ｎ型領域１９によって、Ｐ型領域２２とＰ型領域３２を分離するＮ型領域３６（第３領域）が形成されている。
【００１８】
ＳＯＩ基板１２の上面には、トレンチ４０が形成されている。トレンチ４０は、Ｎ型領域３０、Ｐ型領域３２、及び、バッファ領域３４を貫通して低濃度Ｎ型領域１９に達するように形成されている。図２は、半導体装置１０の上面図を示している。なお、図２では、ＳＯＩ基板１２内に形成された各領域の範囲を示しており、ＳＯＩ基板１２上の絶縁膜、電極等の図示を省略している。図２に示すように、ＳＯＩ基板１２内の各領域は、Ｙ方向に長く形成されている。トレンチ４０は、Ｎ型領域３０が露出している領域内に、Ｙ方向に間隔を隔てて複数個形成されている。図１に示すように、トレンチ４０の内面には、絶縁膜４２が形成されている。トレンチ４０内には、ゲート電極４４（第１ゲート電極）が形成されている。したがって、ゲート電極４４は、Ｎ型領域３０とバッファ領域３４を分離している範囲のＰ型領域３２に対して、絶縁膜４２を介して対向している。ゲート電極４４は、図示しない位置で外部と電気的に接続可能とされている。ゲート電極４４に所定電位を印加すると、絶縁膜４２近傍のＰ型領域３２がＮ型化し、図３に示すようにチャネル７２が形成される。以下では、チャネル７２が形成されるゲート電極４４の電位（すなわち、チャネル７２が形成される最小限の電位（ゲート閾値電位）以上の電位）をオン電位という。
【００１９】
ＳＯＩ基板１２上には、絶縁膜５０が形成されている。絶縁膜５０は、Ｎ型領域２０とＮ型領域３０の間において、ＳＯＩ基板１２の上面を覆っている。絶縁膜５０の厚さは、絶縁膜５０と低濃度Ｐ型領域２６とが接する範囲の近傍において薄くなっている。その薄い絶縁膜５０上には、ゲート電極５２（第２ゲート電極）が形成されている。したがって、ゲート電極５２は、Ｎ型領域２０と低濃度Ｎ型領域１９を分離している範囲の低濃度Ｐ型領域２６に対して、絶縁膜５０を介して対向している。ゲート電極５２に所定電位を印加すると、絶縁膜５０近傍の低濃度Ｐ型領域２６がＮ型化し、図１に示すようにチャネル７０が形成される。以下では、チャネル７０が形成されるゲート電極５２の電位（すなわち、チャネル７０が形成される最小限の電位（ゲート閾値電位）以上の電位）をオン電位という。ＳＯＩ基板１２上には、Ｎ型領域２０及びコンタクト領域２４と接するように、電極５４（第２電極）が形成されている。電極５４は、Ｎ型領域２０及びコンタクト領域２４に対してオーミック接触している。ＳＯＩ基板１２上には、Ｎ型領域３０及びＰ型領域３２と接するように、電極５６（第１電極）が形成されている。電極５６は、Ｎ型領域３０及びＰ型領域３２に対してオーミック接触している。
【００２０】
半導体装置１０は、配線１００と配線１０２の間に接続されて使用される。すなわち、電極５４が配線１００に接続され、電極５６が配線１０２に接続される。また、半導体装置１０は、制御用ＩＣ６０に接続される。制御用ＩＣ６０は、配線１００、配線１０２、ゲート電極５２、及び、ゲート電極４４に接続されている。また、制御用ＩＣ６０は、外部装置に接続されており、その外部装置から制御指令値の入力を受ける。制御用ＩＣ６０は、外部装置からの制御指令値に基づいて、ゲート電極４４、５２への印加電位を制御し、半導体装置１０のスイッチングを制御する。すなわち、半導体装置１０と制御用ＩＣ６０によって、スイッチング装置が構成されている。制御用ＩＣ６０は、配線１００と配線１０２の間の印加電圧（すなわち、電極５４と電極５６の間の印加電圧）を検出する。そして、検出した印加電圧に応じて、ゲート電極４４、５２への印加電位の制御方法を変更する。制御用ＩＣ６０の動作の詳細については、後に詳述する。
【００２１】
半導体装置１０の動作について説明する。最初に、電極５４と電極５６の間に、電極５６がプラスとなる電圧（以下、順電圧という場合がある）が印加されているときの動作について説明する。順電圧が印加されている場合には、半導体装置１０をＩＧＢＴとしてオンさせる動作と、半導体装置１０をＭＯＳＦＥＴとしてオンさせる動作を行うことができる。
【００２２】
半導体装置１０をＩＧＢＴとしてオンさせる場合には、ゲート電極５２にオン電位を印加し、ゲート電極４４にはオン電位を印加しない（すなわち、ゲート電極４４を、ゲート閾値電位以下の電位に保持する）。ゲート電極５２にオン電位を印加すると、図１に示すように、絶縁膜５０近傍の低濃度Ｐ型領域２６にチャネル７０が形成される。したがって、図１の矢印１１０に示すように電子が流れる。すなわち、電子が、電極５４から、Ｎ型領域２０、低濃度Ｐ型領域２６のチャネル７０、低濃度Ｎ型領域１９、バッファ領域３４、及び、Ｐ型領域３２を経て、電極５６へと流れる。これによって、電極５６から電極５４に向けて電流が流れる。また、ホールが、Ｐ型領域３２から、バッファ領域３４を経て、低濃度Ｎ型領域１９内に流入する。これによって、低濃度Ｎ型領域１９内で伝導度変調現象が起こり、低濃度Ｎ型領域１９の電気抵抗が低下する。このため、半導体装置１０に大電流を流すことができる。すなわち、この場合には、半導体装置１０は、Ｎ型領域２０がエミッタ領域であり、Ｐ型領域２２がボディ領域であり、Ｎ型領域３６がドリフト領域であり、Ｐ型領域３２がコレクタ領域であるＩＧＢＴとして機能する。
なお、図１の矢印１１０に示すように、電子はＰ型領域３２とバッファ領域３４の境界のＰＮ接合を順方向（すなわち、Ｎ型からＰ型に向かう方向）に流れる。ＰＮ接合にはビルトインポテンシャルが存在するため、順電圧がビルトインポテンシャルより低いときには電子はほとんど流れない。ＰＮ接合のビルトインポテンシャルは、その構造等によって変化するが、一般的には最大でも１．１Ｖである。
【００２３】
半導体装置１０をＭＯＳＦＥＴとしてオンさせる場合には、ゲート電極５２にオン電位を印加するとともにゲート電極４４にオン電位を印加する。すると、図３に示すように、低濃度Ｐ型領域２６にチャネル７０が形成されるとともに、Ｐ型領域３２にチャネル７２が形成される。したがって、図３の矢印１１２に示すように電子が流れる。すなわち、電子が、電極５４から、Ｎ型領域２０、低濃度Ｐ型領域２６のチャネル７０、低濃度Ｎ型領域１９、バッファ領域３４、Ｐ型領域３２のチャネル７２、及び、Ｎ型領域３０を経て、電極５６へと流れる。これによって、電極５６から電極５４に向けて電流が流れる。すなわち、この場合には、半導体装置１０は、２つのゲート電極４４、５２へのオン電位の印加によってスイッチングするＭＯＳＦＥＴとして機能する。
【００２４】
図４のグラフＡ１は、順電圧印加時においてＩＧＢＴとして動作させたときの半導体装置１０の特性を示している。すなわち、ゲート電極５２にオン電位を印加した状態における、電極５４−電極５６間の順電圧ＶＦと電極５４−電極５６間を流れる電流ＩＦの関係を示している。図３に示すように、順電圧ＶＦが低い低電圧領域（本実施例では、１．１Ｖ未満の電圧領域）では、順電圧ＶＦがビルトインポテンシャルより低いので、電流ＩＦはほとんど流れない。印加電圧ＶＦが高い高電圧領域（１．１Ｖ以上の電圧領域）では、電流ＩＦが急激に増加する。伝導度変調現象によって低濃度Ｎ型領域１９が低抵抗化されるためである。
図４のグラフＡ２は、順電圧印加時においてＭＯＳＦＥＴとして動作させたときの半導体装置１０の特性を示している。すなわち、ゲート電極４４とゲート電極５２の双方にオン電位を印加した状態における、電極５４−電極５６間の順電圧ＶＦと電極５４−電極５６間を流れる電流ＩＦの関係を示している。ＭＯＳＦＥＴとして動作させる場合には、電子の通過経路（図３の矢印１１２に示す経路）がＮ型領域だけを通過する。したがって、図４に示すように、グラフＡ２では、印加電圧ＶＦと電流ＩＦは略比例する。
このため、低電圧領域では、ビルトインポテンシャルの影響を受けないＭＯＳＦＥＴとしての動作時（すなわち、グラフＡ２）の方が大きい電流を流すことが可能であり、高電圧領域では、伝導度変調現象が起こるＩＧＢＴとしての動作時（すなわち、グラフＡ１）の方が大きい電流を流すことが可能である。
【００２５】
次に、電極５４と電極５６の間に、電極５４がプラスとなる電圧（以下、逆電圧という場合がある）が印加されているときの動作について説明する。逆電圧が印加されている場合には、半導体装置１０をダイオード（ＩＧＢＴともいえる）としてオンさせる動作と、半導体装置１０をＭＯＳＦＥＴとしてオンさせる動作を行うことができる。
【００２６】
半導体装置１０をダイオードとしてオンさせる場合には、ゲート電極５２にはオン電位を印加せずに、ゲート電極４４にオン電位を印加する。すると、図５に示すようにチャネル７２が形成される。したがって、図５の矢印１１４に示すように電子が流れる。すなわち、電子が、電極５６から、Ｎ型領域３０、Ｐ型領域３２のチャネル７２、バッファ領域３４、低濃度Ｎ型領域１９、低濃度Ｐ型領域２６、及び、コンタクト領域２４を経て、電極５４へと流れる。これによって、電極５４から電極５６に向けて電流が流れる。また、ホールが、コンタクト領域２４から、低濃度Ｐ型領域２６を経て、低濃度Ｎ型領域１９内に流入する。これによって、低濃度Ｎ型領域１９内で伝導度変調現象が起こり、低濃度Ｎ型領域１９の電気抵抗が低下する。このため、半導体装置１０に大電流を流すことができる。すなわち、半導体装置１０は、Ｐ型領域２２がアノード領域であり、Ｎ型領域３０、Ｐ型領域３２のチャネル７２、及び、Ｎ型領域３６がカソード領域であるダイオードとして機能する。若しくは、Ｎ型領域３０がエミッタ領域であり、Ｐ型領域３２がボディ領域であり、Ｎ型領域３６がドリフト領域であり、Ｐ型領域２２がコレクタ領域であるＩＧＢＴとして機能するともいえる。
なお、半導体装置１０をダイオードとして機能させる場合には、電子が低濃度Ｐ型領域２６と低濃度Ｎ型領域１９の境界のＰＮ接合を順方向に通過する。このため、ＰＮ接合のビルトインポテンシャルの影響によって、逆電圧が低いときには電子が流れることができない。このため、逆電圧印加時にダイオードとして機能させる場合には、逆電圧ＶＲと逆電流ＩＲ（電極５４から電極５６に向かう電流）の関係は図３のグラフＡ１と同様の関係になる（但し、この場合には、図３の横軸は逆電圧ＶＲの絶対値を示しており、縦軸は逆電流ＩＲの絶対値を示している）。
【００２７】
半導体装置１０をＭＯＳＦＥＴとしてオンさせる場合には、ゲート電極５２にオン電位を印加するとともにゲート電極４４にもオン電位を印加する。すると、図６に示すように、チャネル７０とチャネル７２が形成される。したがって、図６の矢印１１６に示すように電子が流れる。すなわち、電子が、電極５６から、Ｎ型領域３０、Ｐ型領域３２のチャネル７２、バッファ領域３４、低濃度Ｎ型領域１９、低濃度Ｐ型領域２６のチャネル７０、及び、Ｎ型領域２０を経て、電極５４へと流れる。これによって、電流が電極５４から電極５６に向かって流れる。すなわち、この場合には、半導体装置１０は、２つのゲート電極４４、５２へのオン電位の印加によってスイッチングするＭＯＳＦＥＴとして機能する。
逆電圧印加時に半導体装置１０をＭＯＳＦＥＴとして機能させる場合には、電子の通過経路（図６の矢印１１６の経路）がＮ型領域だけを通過する。したがって、逆電圧印加時にＭＯＳＦＥＴとして機能させる場合には、逆電圧ＶＲと逆電流ＩＲとの関係は図４のグラフＡ２と同様の関係になる（但し、この場合には、図４の横軸は逆電圧ＶＲの絶対値を示しており、縦軸は逆電流ＩＲの絶対値を示している）。逆電圧印加時においては、低電圧領域ではＭＯＳＦＥＴとしての動作時の方が大きい電流を流すことが可能であり、高電圧領域ではダイオードとしての動作時の方が大きい電流を流すことが可能である。
【００２８】
次に、制御用ＩＣ６０の動作について説明する。制御用ＩＣ６０は、外部装置からの制御指令値を受けて、ゲート電極４４とゲート電極５２の印加電位を制御し、半導体装置１０のスイッチングを制御する。
半導体装置１０をオフさせる制御指令値を受けている間は、制御用ＩＣ６０は、ゲート電極４４の電位をゲート閾値電位以下に保持するとともに、ゲート電極５２の電位をゲート閾値電位未満の電位に保持する。
半導体装置１０をオンさせる制御指令値を受けると、制御用ＩＣ６０は、電極５４−電極５６間の印加電圧Ｖ１を検出する。
印加電圧Ｖ１が１．１Ｖ未満の順電圧である場合には、制御用ＩＣ６０は、ゲート電極４４にオン電位を印加し、ゲート電極５２にオン電位を印加する。したがって、半導体装置１０は、ＭＯＳＦＥＴとしてオンする。
印加電圧Ｖ１が１．１Ｖ以上の順電圧である場合には、制御用ＩＣ６０は、ゲート電極４４にオン電位を印加し、ゲート電極５２の電位はゲート閾値電位未満の電位に保持する。したがって、半導体装置１０は、ＩＧＢＴとしてオンする。
印加電圧Ｖ１が１．１Ｖ未満の逆電圧である場合には、制御用ＩＣ６０は、ゲート電極４４にオン電位を印加し、ゲート電極５２にオン電位を印加する。したがって、半導体装置１０は、ＭＯＳＦＥＴとしてオンする。
印加電圧Ｖ１が１．１Ｖ以上の逆電圧である場合には、制御用ＩＣ６０は、ゲート電極４４の電位はゲート閾値電位未満の電位に保持し、ゲート電極５２にオン電位を印加する。したがって、半導体装置１０は、ダイオード（すなわち、ＩＧＢＴ）としてオンする。
このように、制御用ＩＣ６０は、順電圧印加時及び逆電圧印加時の双方において、低電圧領域ではＭＯＳＦＥＴとして半導体装置１０をオンさせ、高電圧領域ではＩＧＢＴまたはダイオードとして半導体装置１０をオンさせる。このため、低電圧領域ではＰＮ接合のビルトインポテンシャルの影響を受けずに比較的大きい電流を流すことが可能であり、高電圧領域では伝導度変調現象が生じることによって大電流を流すことが可能である。
【００２９】
以上に説明したように、本実施例の半導体装置１０は、順電圧印加時と逆電圧印加時の双方においてスイッチング動作を行うことができる。したがって、順電圧印加時に電流制御用の素子として動作させ、逆電圧印加時に逆電流還流用の素子として動作させることができる。また、半導体装置１０のように各領域を配置することによって、順方向印加時の電流経路と逆方向印加時の電流経路の大部分を共通化することができる。すなわち、従来の逆導通型ＩＧＢＴのようにＩＧＢＴの領域とダイオードの領域を半導体基板に別個に形成しないので、半導体装置１０を従来の逆導通型ＩＧＢＴよりも小型化することができる。
【００３０】
なお、実施例の半導体装置１０では、図２に示すようにＮ型領域３０が露出している範囲にトレンチ４０（すなわち、ゲート電極４４）を形成したが、図７に示すようにＳＯＩ基板１２の上面において複数の領域を跨ぐようにトレンチ４０を形成してもよい。
また、実施例の半導体装置１０では、ゲート電極５２がＳＯＩ基板１２上に形成されており、ゲート電極４４がトレンチ４０内に形成されていた。しかしながら、図８に示すように、ゲート電極５２をトレンチ内に形成してもよい。また、図９に示すように、ゲート電極４４をＳＯＩ基板１２上に形成してもよい。
また、実施例の半導体装置１０では、電極５４と電極５６がＳＯＩ基板１２上に形成された横型の半導体装置であったが、図１０に示すように、電極５４と電極５６を半導体基板の上面と下面にそれぞれ配置した縦型の半導体装置とすることもできる。
また、上述した実施例では、制御用ＩＣ６０が、電極５４−電極５６間の印加電圧を検出し、検出した印加電圧に応じてゲート電極４４、５２への印加電位を制御した。しかしながら、電極５４−電極５６間への印加電圧の波形を予測できる場合等は、電極５４−電極５６間の印加電圧を検出することなく、タイミングによってゲート電極４４、５２への印加電位を制御してもよい。
【００３１】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３２】
【図１】順方向ＩＧＢＴ動作時における電流経路を示す半導体装置１０の断面図。
【図２】ＳＯＩ基板１２の上面図。
【図３】順方向ＭＯＳＦＥＴ動作時における電流経路を示す半導体装置１０の断面図。
【図４】ＩＧＢＴ動作時とＭＯＳＦＥＴ動作時における電流−電圧特性を示すグラフ。
【図５】逆方向ＩＧＢＴ動作時における電流経路を示す半導体装置１０の断面図。
【図６】逆方向ＭＯＳＦＥＴ動作時における電流経路を示す半導体装置１０の断面図。
【図７】第１変形例の半導体装置のＳＯＩ基板の上面図。
【図８】第２変形例の半導体装置の断面図。
【図９】第３変形例の半導体装置の断面図。
【図１０】第４変形例の半導体装置の断面図。
【符号の説明】
【００３３】
１０：半導体装置
１２：ＳＯＩ基板
１４：シリコン層
１６：埋め込み絶縁層
１８：シリコン層
１９：ドリフト領域
２０：Ｎ型領域
２２：Ｐ型領域
２４：コンタクト領域
２６：低濃度Ｐ型領域
３０：Ｎ型領域
３２：Ｐ型領域
３４：バッファ領域
３６：Ｎ型領域
４０：トレンチ
４２：絶縁膜
４４：ゲート電極
５０：絶縁膜
５２：ゲート電極
５４：電極
５６：電極
６０：制御用ＩＣ
７０：チャネル
７２：チャネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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