(57)【要約】【課題】デカップリングセルの配置場所を膨大な処理時間をかけて算出する必要が無く、電圧降下やノイズを効果的に防止できる位置にデカップリングセルを配置できる。【解決手段】半導体集積回路１００は、第１電位及び第２電位のセル用の電源配線１０１，１０２と、第１電位及び第２電位のセル用電源配線に垂直な方向に配置された第１電源配線１０３及び第２電源配線１０４と、スタンダードセル１０５と、デカップリングセル１０６とから構成される。第１電源配線１０３には第１電位、すなわち電源電位が供給され、第２電源配線１０４には第２電位、すなわちグランド電位が供給される。デカップリングセル１０６は、第２電源配線１０４の下に配置され、第１電位と第２電位が供給されている。スタンダードセル１０５の配置領域は、デカップリングセル１０６の配置部分以外の領域である。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の素子から構成されるスタンダードセルと、
容量素子からなるデカップリングセルと、
前記スタンダードセルと前記デカップリングセルに動作電源を供給する第１電位及び第２電位のセル用電源配線と、
前記セル用電源配線に垂直な、第１電位が供給される第１電源配線及び第２電位が供給される第２電源配線と、
を備え、
前記デカップリングセルは、前記第１電源配線あるいは前記第２電源配線の下側に配置され、前記第１電位及び第２電位のセル用電源配線より第１電位及び第２電位が供給され、前記スタンダードセルは前記デカップリングセルの配置領域には配置されないことを特徴とする半導体集積回路。
【請求項２】
複数の素子から構成されるスタンダードセルと、
容量素子からなるデカップリングセルと、
前記スタンダードセルと前記デカップリングセルに動作電源を供給する第１電位及び第２電位のセル用電源配線と、
前記セル用電源配線に垂直な、第１電位が供給される第１電源配線及び第２電位が供給される第２電源配線と、
を備え、
前記デカップリングセルは、前記第１電源配線及び前記第２電源配線の下側に配置され、前記第１電位及び第２電位のセル用電源配線より前記第１電位及び前記第２電位が供給され、前記スタンダードセルは前記デカップリングセルの配置領域には配置されないことを特徴とする半導体集積回路。
【請求項３】
前記第１電源配線と前記第２電源配線が、網目のように回路全体を配線するメッシュ配線であることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記第１電源配線と前記第２電源配線が、前記セル用電源配線に対して垂直方向のみに配線するストラップ配線であることを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項５】
前記第１電位および前記第２電位のいずれか一方は電源電位であり、他方はグランド電位であることを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路。
【請求項６】
複数の素子から構成されるスタンダードセルと、
容量素子からなるデカップリングセルと、
前記スタンダードセルと前記デカップリングセルに動作電源を供給する第１電位及び第２電位のセル用電源配線と、
前記第１電位及び第２電位のセル用電源配線に垂直な、第１電位が供給される第１電源配線及び第２電位が供給される第２電源配線と、
を備えた半導体集積回路の設計方法において、
前記デカップリングセルは、前記第１電源配線あるいは前記第２電源配線の下側に配置され、前記第１電位及び第２電位のセル用電源配線より前記第１電位及び前記第２電位が供給され、前記スタンダードセルは前記デカップリングセルの配置領域には配置されないことを特徴とする半導体集積回路の設計方法。
【請求項７】
複数の素子から構成されるスタンダードセルと、
容量素子からなるデカップリングセルと、
前記スタンダードセルと前記デカップリングセルに動作電源を供給する第１電位及び第２電位のセル用電源配線と、
前記第１電位及び第２電位のセル用電源配線に垂直な、第１電位が供給される第１電源配線及び第２電位が供給される第２電源配線と、
を備えた半導体集積回路の設計方法において、
前記デカップリングセルは、前記第１電源配線及び前記第２電源配線の下側に配置され、前記第１電位及び第２電位のセル用電源配線より前記第１電位及び前記第２電位が供給され、前記スタンダードセルは前記デカップリングセルの配置領域には配置されないことを特徴とする半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ内に電源デカップリング用の容量素子が形成されたスタンダードセル方式において、容量素子からなるデカップリングセルを適切に配置する半導体集積回路及びその設計方法に関するものである。
【背景技術】
【０００２】
半導体集積回路を形成する半導体チップにおいて、一般的にパッドを介して電源電位および接地電位の供給が行なわれる。パッドから遠くに配置される論理ゲート回路等では、パッドからそこに至るまでの配線の抵抗成分による電圧降下により、電源電位および接地電位間の電源電圧が低下する。また、大規模化・高速化のＬＳＩなどでは、同期設計型の自動化技術が導入されるため、基準クロックに同期して全回路が動作し、瞬時電流が非常に大きくなってしまう。
【０００３】
そこで、電源電位配線と接地電位配線との間に、電荷を蓄積可能なデカップリングセルを配置し、電源からの電力供給を補助し、電源電圧の低下を抑制する手法がとられている。
【０００４】
ところが、デカップリングセルの適切な挿入位置を計算するには、膨大な処理時間が必要であり、開発期間の長期化を招く課題もある。また、膨大な処理時間をかけて最適な挿入場所を算出しても、他のセルや信号配線が密集した領域では、デカップリングセルを配置することができず、十分な電源電圧の低下を抑制することができない課題もある。
【０００５】
これらの課題を解決するため、後述する特許文献１には、半導体チップを複数のセグメントに区画し、各セグメントに対してデカップリングセルの配置を行い、電圧降下による動作不良を効果的に低減する設計手法が開示されている。
【特許文献１】特開２００５−３３２９７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の従来技術を用いた半導体集積回路の設計方法では、互いに電源分離された複数のセグメントに対して、デカップリングセルを最適な位置に配置するだけであり、電源分離されてない回路では適応できない。
【０００７】
また、各セグメントの電源分離の問題を無視したとしても、デカップリングセルを配置する領域を新たに設ける必要があり、チップ面積が増大してしまう。
【０００８】
本発明は、斯かる実情に鑑み、デカップリングセルの配置場所を膨大な処理時間をかけて算出する必要が無く、電圧降下やノイズを効果的に防止できる位置にデカップリングセルを配置できる半導体集積回路及びその設計方法を提供しようとするものである。
【課題を解決するための手段】
【０００９】
本発明は、こうした課題を解決するための手段を提供するもので、以下に記載する技術構成を採用するものである。
【００１０】
本発明は、複数の素子から構成されるスタンダードセルと、容量素子からなるデカップリングセルと、前記スタンダードセルと前記デカップリングセルに動作電源を供給する第１電位及び第２電位のセル用電源配線と、前記第１電位及び第２電位のセル用電源配線に垂直な、第１電位が供給される第１電源配線及び第２電位が供給される第２電源配線と、を備え、
前記デカップリングセルは、前記第１電源配線あるいは前記第２電源配線の下側に配置され、前記第１電位及び第２電位のセル用電源配線より第１電位及び第２電位が供給され、前記スタンダードセルは前記デカップリングセルの配置領域には配置されないことを特徴とする。
【００１１】
本発明は、複数の素子から構成されるスタンダードセルと、容量素子からなるデカップリングセルと、前記スタンダードセルと前記デカップリングセルに動作電源を供給する第１電位及び第２電位のセル用電源配線と、前記第１電位及び第２電位のセル用電源配線に垂直な、第１電位が供給される第１電源配線及び第２電位が供給される第２電源配線と、を備え、
前記デカップリングセルは、前記第１電源配線及び前記第２電源配線の下側に配置され、前記第１電位及び第２電位のセル用電源配線より前記第１電位及び前記第２電位が供給され、前記スタンダードセルは前記デカップリングセルの配置領域には配置されないことを特徴とする。
【００１２】
ここで、前記第１電源配線と前記第２電源配線が、網目のように回路全体を配線するメッシュ配線であってもよいし、第１電位及び第２電位のセル用の電源配線に対して垂直方向のみに配線するストラップ配線であってもよい。
【００１３】
また、前記第１電位および前記第２電位のいずれか一方は電源電位であり、他方はグランド電位であってよい。
【００１４】
また、本発明は、複数の素子から構成されるスタンダードセルと、容量素子からなるデカップリングセルと、前記スタンダードセルと前記デカップリングセルに動作電源を供給する第１電位及び第２電位のセル用電源配線と、前記第１電位及び第２電位のセル用電源配線に垂直な、第１電位が供給される第１電源配線及び第２電位が供給される第２電源配線と、を備えた半導体集積回路の設計方法において、
前記デカップリングセルは、前記第１電源配線あるいは前記第２電源配線の下側に配置されて前記第１電位及び前記第２電位が供給され、前記スタンダードセルは前記デカップリングセルの配置領域には配置されないことを特徴とする。
【００１５】
また、本発明は、複数の素子から構成されるスタンダードセルと、容量素子からなるデカップリングセルと、前記スタンダードセルと前記デカップリングセルに動作電源を供給する第１電位及び第２電位のセル用電源配線と、前記第１電位及び第２電位のセル用電源配線に垂直な、第１電位が供給される第１電源配線及び第２電位が供給される第２電源配線と、を備えた半導体集積回路の設計方法において、
前記デカップリングセルは、前記第１電源配線及び前記第２電源配線の下側に配置され、前記第１電位及び第２電位のセル用電源配線より前記第１電位及び前記第２電位が供給され、前記スタンダードセルは前記デカップリングセルの配置領域には配置されないことを特徴とする。
【発明の効果】
【００１６】
上記にて説明された本発明により、以下の効果がもたらされる。
【００１７】
デカップリングセルの最適な配置場所は、電圧降下が最も大きい場所に近傍配置することが、最も効果的である。この電圧降下が最も大きい場所を特定するには、膨大な処理時間が必要であり、更に配置配線後でないと解析できない。また、電圧降下が最も大きい場所を確定できたとしても、デカップリングセルを近傍配置できる領域を確保し、近傍配置できないと効果がない。
【００１８】
そこで、デカップリングセルを、第１電位及び第２電位のセル用の電源配線と垂直方向の第１電源配線や第２電源配線の下に、スタンダードセルの配置配線を行う前に予め配置することで、膨大な時間をかけてデカップリングセルの最適な配置場所を解析する必要もなく、電圧降下が大きい場所を確保してデカップリングセルを配置できる。
【００１９】
また、配置配線後に、電圧降下が許容範囲内であれば、予め配置していたデカップリングセルを容易に取り除くことができ、スタンバイ電流の低減に貢献できる。
【００２０】
さらに、メッシュ配線やストラップ配線は、幅広の電源配線があるので配線領域が少なく配線混雑度が高くなる。この配線混雑領域にデカップリングセルをスタンダードセルの配置配線を行う前に予め配置することで配置禁止領域となり、スタンダードセルが配置できなくなり、配線混雑を事前に回避することが可能となり、設計の容易化も貢献できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を添付図面を参照して説明する。
【００２２】
（第１の実施形態）
図１は、本発明に係る半導体集積回路の第１の実施形態を示す構成図であり、図２は、第１の実施形態の他の例を示す構成図である。
【００２３】
図１に示す半導体集積回路１００は、図の水平方向に配置されたセル用の第１電位のセル用電源配線１０１，及び第２電位のセル用電源配線１０２と、第１電位及び第２電位のセル用電源配線に垂直な方向に配置された第１電源配線１０３及び第２電源配線１０４と、スタンダードセル１０５と、デカップリングセル１０６とから構成される。ここで、第１電源配線１０３には第１電位、すなわち電源電位が供給され、第２電源配線１０４には第２電位、すなわちグランド電位が供給される。もちろん、第１電源配線１０３には第２電位、第２電源配線１０４には第１電位が供給されても構わない。
【００２４】
デカップリングセル１０６は、第２電源配線１０４の下に配置され、第１電位のセル用電源配線１０１と第２電位のセル用電源配線１０２から第一電位と第二電位が供給されている。スタンダードセル１０５の配置領域は、デカップリングセル１０６の配置部分以外の領域である。
【００２５】
図２に示す半導体集積回路１１０は、図の水平方向に配置されたセル用の第１電位のセル用電源配線１１１，及び第２電位のセル用電源配線１１２と、第１電位及び第２電位のセル用電源配線に垂直な方向に配置された第１電源配線１１３及び第２電源配線１１４と、スタンダードセル１１５と、デカップリングセル１１６とから構成される。ここで、第１電源配線１１３には第１電位、すなわち電源電位が供給され、第２電源配線１１４には第２電位、すなわちグランド電位が供給される。図１の半導体集積回路１００と異なる点は、第１電位及び第２電位のセル用電源配線１１２と１１１の間は、セルが配置されない領域であるところである。
【００２６】
図１及び図２の半導体集積回路において、デカップリングセルは、第２電源配線の下に配置されたが、第１電源配線の下であっても構わない。
【００２７】
こうして、デカップリングセルを、第１電位及び第２電位のセル用の電源配線と垂直方向に第１電源配線や第２電源配線の下に配置することで、膨大な時間をかけてデカップリングセルの最適な配置場所を解析する必要もなく、電圧降下が大きい場所を確保してデカップリングセルを配置できる。しかも、スタンダードセルは、デカップリングセルの配置領域以外に配置するので、配置配線後に、電圧降下が許容範囲内であれば、予め配置していたデカップリングセルを容易に取り除くことができ、スタンバイ電流の低減に貢献できる。
【００２８】
上記第１及び第２の電源配線は、メッシュ配線でもよいし、ストラップ配線でもよい。
図３は、第１及び第２の電源配線がメッシュ配線である場合の半導体集積回路の構成図である。図４は、第１及び第２の電源配線がストラップ配線である場合の半導体集積回路の構成図である。
【００２９】
まずは、電源配線がメッシュ配線の場合について説明する。
図３に示すように、半導体チップ２０１は、周辺端部には複数の接続パッド２０２が配され、その接続パッド列で囲まれた内側に集積回路部分が形成される。図３では、集積回路部分に形成される電源配線が示されている。まず集積回路部分の周囲にリング状に繋がった電源リング配線２０３，２０４を配置する。電源リング配線２０３，２０４には、接続パッド２０２のうち電源電位が供給されるパッドと接続しており、電源リング配線２０３には第１電位、電源リング配線２０４には第２電位が供給される。電源配線２０５は、図３の水平方向と垂直方向に十字にクロスするように複数配置され、電源リング配線２０３に接続されている。また、電源配線２０６は、図３の垂直方向と水平方向に十字にクロスするように複数配置され、電源リング配線２０４に接続されている。集積回路部分の空白部分は、スタンダードセルの配置領域２０７を示す。こうして、メッシュ配線の電源配線は、半導体チップ２０１の集積回路部分に網の目状に配置され、回路全体に電源が供給される。
【００３０】
図３は、メッシュ配線についての説明のため、図１及び図２に記載された第１電位及び第２電位のセル用電源配線は記載されていないが、図３においては、水平方向か垂直方向のいずれかの方向に配置されている。従って、デカップリングセルは、第１電位及び第２電位のセル用電源配線に垂直な第１電源配線や第２電源配線の下に配置される。
【００３１】
次に、電源配線がストラップ配線の場合について説明する。
図４に示すように、半導体チップ３０１は、周辺端部には複数の接続パッド３０２が配され、その接続パッド列で囲まれた内側に集積回路部分が形成される。図４では、集積回路部分に形成される電源配線が示されている。まず集積回路部分の周囲にリング状に繋がった電源リング配線３０３，３０４を配置する。電源リング配線３０３，３０４には、接続パッド３０２のうち電源電位が供給されるパッドと接続しており、電源リング配線３０３には第１電位、電源リング配線３０４には第２電位が供給される。電源配線３０５は、図４の垂直方向に複数配置され、電源リング配線３０３に接続されている。また、電源配線３０６は、垂直方向に複数配置され、電源リング配線３０４に接続されている。集積回路部分の空白部分は、スタンダードセルの配置領域３０７を示す。こうして、ストラップ配線の電源配線は、半導体チップ２０１の集積回路部分に垂直の方向に配置され、回路全体に電源が供給される。
【００３２】
図４は、ストラップ配線についての説明のため、図１及び図２に記載された第１電位及び第２電位のセル用電源配線は記載されていないが、図３においては、水平方向に配置されている。従って、デカップリングセルは、このストラップ電源配線の下に配置される。
【００３３】
このようにメッシュ配線やストラップ配線は、幅広の電源配線があるので配線領域が少なく配線混雑度が高くなる。電源配線下にデカップリングセルを配置し、この領域がスタンダードセルの配置禁止領域となるので、配線混雑によりデカップリングセルを配置できないということが無く、設計の容易化も貢献できる。
【００３４】
図１及び図２の半導体集積回路の設計方法の手順を図５に示す。
本実施形態の半導体集積回路の設計方法では、通常のレイアウト工程同様、フロアプラン工程を実施する（ステップＳ１１）。第１及び第２電位のセル用電源配線のレイアウト工程を実施し（ステップＳ１２）、第１及び第２電源配線のレイアウト工程を実施する（ステップＳ１３）。次にデカップリングセルの配置を実施する（ステップＳ１４）。そしてスタンダードセルの配置を実施し（ステップＳ１５）、配線工程（ステップＳ１６）へと進んでいく。
【００３５】
このように、デカップリングセルを、第１電位及び第２電位のセル用電源配線と垂直方向のメッシュ配線やストラップ配線である電源配線下に、スタンダードセルの配置配線を行う前に予め配置することで、膨大な時間をかけてデカップリングセルの最適な配置場所を解析する必要もなく、電圧降下が大きい場所を確保してデカップリングセルを配置できる。また、配置配線後に、電圧降下が許容範囲内であれば、予め配置していたデカップリングセルを容易に取り除くことができ、スタンバイ電流の低減に貢献できる。さらに、デカップリングセルをスタンダードセルの配置配線を行う前に予め配置することで、デカップリングセル配置領域は、他のセルの配置禁止領域となり、配線混雑を事前に回避してデカップリングセルを配置することが可能となり、設計の容易化も貢献できる。
【００３６】
（第２の実施形態）
図６は、本発明に係る半導体集積回路の第２の実施形態を示す構成図であり、図７は、第２の実施形態の他の例を示す構成図である。
【００３７】
図６に示す半導体集積回路４００は、図の水平方向に配置されたセル用の第１電位のセル用電源配線４０１，及び第２電位のセル用電源配線４０２と、第１電位及び第２電位のセル用電源配線に垂直な方向に配置された第１電源配線４０３及び第２電源配線４０４と、スタンダードセル４０５と、デカップリングセル４０６とから構成される。ここで、第１電源配線４０３には第１電位、すなわち電源電位が供給され、第２電源配線４０４には第２電位、すなわちグランド電位が供給される。
【００３８】
デカップリングセル４０６は、第１電源配線４０３及び第２電源配線４０４の下に配置され、第１電位と第２電位が供給されている。スタンダードセル４０５の配置領域は、デカップリングセル４０６の配置部分以外の領域である。
【００３９】
図７に示す半導体集積回路４１０は、図の水平方向に配置されたセル用の第１電位のセル用電源配線４１１，及び第２電位のセル用電源配線４１２と、第１電位及び第２電位のセル用電源配線に垂直な方向に配置された第１電源配線４１３及び第２電源配線４１４と、スタンダードセル４１５と、デカップリングセル４１６とから構成される。ここで、第１電源配線４１３には第１電位、すなわち電源電位が供給され、第２電源配線４１４には第２電位、すなわちグランド電位が供給される。図６の半導体集積回路４００と異なる点は、第１電位及び第２電位のセル用電源配線４１２と４１１の間は、セルが配置されない領域であるところである。
【００４０】
第２実施形態の設計手順も図５と同様であり、電源配線はメッシュ配線やストラップ配線で形成されている。
【００４１】
第２実施形態は、第１実施形態の効果に加えて、第１及び第２電源配線の下にデカップリングセルを配置できるので、より多くのデカップリングセルを配置できる領域を確保できる。
【００４２】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００４３】
【図１】本発明に係る半導体集積回路の第１の実施形態を示す構成図である。
【図２】第１の実施形態の他の例を示す構成図である。
【図３】第１及び第２の電源配線がメッシュ配線である場合の半導体集積回路の構成図である。
【図４】第１及び第２の電源配線がストラップ配線である場合の半導体集積回路の構成図である。
【図５】本発明に係る半導体集積回路の第２の実施形態を示す構成図であり、図７は、第２の実施形態の他の例を示す構成図である。
【図６】本発明に係る半導体集積回路の第２の実施形態を示す構成図である。
【図７】第２の実施形態の他の例を示す構成図である。
【符号の説明】
【００４４】
１００  半導体集積回路
１０１  第１電位のセル用電源配線
１０２  第２電位のセル用電源配線
１０３  第１電源配線
１０４  第２電源配線
１０５  スタンダードセル
１０６  デカップリングセル
１０９  ディスクドライブ
１１０  半導体集積回路
１１１  第１電位のセル用電源配線
１１２  第２電位のセル用電源配線
１１３  第１電源配線
１１４  第２電源配線
１１５  スタンダードセル
１１６  デカップリングセル
２０１  半導体チップ
２０２  接続パッド
２０３，２０４  電源リング配線
２０５，２０６  電源配線
２０７  スタンダードセル配置領域
３０１  半導体チップ
３０２  接続パッド
３０３，３０４  電源リング配線
３０５，３０６  電源配線
３０７  スタンダードセル配置領域
４００  半導体集積回路
４０１  第１電位のセル用電源配線
４０２  第２電位のセル用電源配線
４０３  第１電源配線
４０４  第２電源配線
４０５  スタンダードセル
４０６  デカップリングセル
４１０  半導体集積回路
４１１  第１電位のセル用電源配線
４１２  第２電位のセル用電源配線
４１３  第１電源配線
４１４  第２電源配線
４１６  デカップリングセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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