(57)【要約】【課題】半導体装置の小型化を図りつつ、積層した半導体装置間の電気的接続の検査においてプローブの押し込みに起因する不良の見落としや半導体装置への圧力負荷ダメージの発生を防止することにより良否判定の精度及び信頼性の向上を図る。【解決手段】スタック型の半導体装置１００において、上から順に半導体装置１１０及び半導体装置１２０が積層されている。半導体装置１１０と半導体装置１２０との電気的接続を検査するための複数の検査用ランド１０８が、下側の半導体装置１２０における上側の半導体装置１１０とオーバーラップしていない領域に設けられている。【選択図】図１
2010010190.tif 000002
【特許請求の範囲】
【請求項１】
上から順に第１の半導体装置及び第２の半導体装置が積層されたスタック型の半導体装置であって、
前記第２の半導体装置の上面は、前記第１の半導体装置とオーバーラップしていない領域を有し、当該領域に複数のランドが設けられていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の半導体装置及び前記第２の半導体装置はそれぞれ方形状を有し、
前記第２の半導体装置の少なくとも一辺の長さは、前記第１の半導体装置の少なくとも一辺の長さよりも大きいことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１の半導体装置及び前記第２の半導体装置はそれぞれ方形状を有し、
前記第２の半導体装置の面積は、前記第１の半導体装置の面積と同等か又はそれよりも小さく、
前記第２の半導体装置の各辺と前記第１の半導体装置の各辺とは平行ではなく、それにより、前記複数のランドが前記第１の半導体装置から露出することを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１の半導体装置及び前記第２の半導体装置はそれぞれ方形状を有し、
前記第２の半導体装置の面積は、前記第１の半導体装置の面積と同等か又はそれよりも小さく、
前記第２の半導体装置の各辺と前記第１の半導体装置の各辺とは平行であると共に前記第２の半導体装置の少なくとも一辺が前記第１の半導体装置とオーバーラップしていないことを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記複数のランドは千鳥配列で設けられていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記第１の半導体装置及び前記第２の半導体装置を含む少なくとも３つ以上の半導体装置が上下に順次積層されていることを特徴とする半導体装置。
【請求項７】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記第１の半導体装置を含む少なくとも２つ以上の半導体装置が前記第２の半導体装置の上面上に設けられていることを特徴とする半導体装置。
【請求項８】
上から順に第１の半導体装置及び第２の半導体装置が積層されたスタック型の半導体装置であって、
前記第２の半導体装置の側面上に複数のランドが設けられていることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記複数のランドは、前記第２の半導体装置における相対する側面のそれぞれの上に線対称に設けられていることを特徴とする半導体装置。
【請求項１０】
請求項８に記載の半導体装置において、
前記複数のランドは、前記第２の半導体装置の一側面又は隣接する二側面のみに設けられていることを特徴とする半導体装置。
【請求項１１】
請求項８〜１０のいずれか１項に記載の半導体装置において、
前記複数のランドは千鳥配列で設けられていることを特徴とする半導体装置。
【請求項１２】
上から順に第１の半導体装置及び第２の半導体装置が積層されたスタック型の半導体装置であって、
前記第１の半導体装置の側面に複数のランドが設けられていることを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記第１の半導体装置は、基板と、前記基板の表面上に形成された配線と、前記基板及び前記配線を覆う樹脂とを備え、
前記複数のランドは、前記配線における前記樹脂の側面に露出している部分であることを特徴とする半導体装置。
【請求項１４】
請求項１２に記載の半導体装置において、
前記複数のランドは、その一部分が前記第１の半導体装置の基板の側面に露出するように当該基板の内部に設けられていることを特徴とする半導体装置。
【請求項１５】
請求項１２に記載の半導体装置において、
前記複数のランドは、前記第１の半導体装置における相対する側面のそれぞれの上に線対称に設けられていることを特徴とする半導体装置。
【請求項１６】
請求項１２に記載の半導体装置において、
前記複数のランドは、前記第１の半導体装置の一側面又は二側面のみに設けられていることを特徴とする半導体装置。
【請求項１７】
請求項１２〜１６のいずれか１項に記載の半導体装置において、
前記複数のランドは千鳥配列で設けられていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体装置が積層されたスタック型の半導体装置に関し、特に、半導体チップが実装される基板にランドが配列された半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置に対して小型化や実装の高密度化などの要求があるため、複数の半導体装置を積み重ねて（スタックして）マザーボードなどの他の基板に実装する技術が用いられるようになってきている。このようなスタック型の半導体装置はＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）と呼ばれている。従来のＰｏＰの断面図を図２３に示す（例えば特許文献１参照）。
【０００３】
図２３に示す半導体装置１０は、上から順に半導体装置２０と半導体装置３０とが積層された構造を有しており、半導体装置２０と半導体装置３０とは実装端子３により互いに電気的及び物理的に接続されている。
【０００４】
半導体装置２０は、基板２１と、基板２１上に積層されたチップ２４及び２５と、半導体装置間の電気的接続を検査するために基板２１上に形成された検査用端子４と、基板２１上においてチップ２４及び２５並びに検査用端子４を覆う樹脂２２とを備えている。尚、検査用端子４の表面は樹脂２２から露出している。また、上側のチップ２４と下側のチップ２５とは端子２３により互いに電気的に接続されている。また、基板２１上に設けられたパッド２７とチップ２５とはワイヤ２６により互いに電気的に接続されている。さらに、基板２１裏面側の実装端子３と基板２１表面側の検査用端子４とは基板２１中に設けられた配線９により互いに電気的に接続されている。
【０００５】
一方、半導体装置３０は、基板３１と、基板３１上に搭載された半導体チップ３５とを備えている。尚、基板３１と半導体チップ３５とは端子３３により互いに電気的に接続されていると共に基板３１と半導体チップ３５とは接着層３４により互いに物理的に接続されている。また、基板３１裏面側の実装端子３２と基板３１表面側の実装端子３とは基板３１中に設けられた配線９により互いに電気的に接続されている。
【０００６】
このように、従来のＰｏＰによると、半導体装置２０と半導体装置３０とを積層した状態でマザーボードなどの他の実装基板に実装することができるため、実装基板上での実装面積を縮小できるので、高密度な実装を行うことができる。
【０００７】
また、検査用端子４を樹脂２から露出させることにより、当該検査用端子４を用いて半導体装置２０と半導体装置３０との間の電気的接続を検査することができる。
【特許文献１】特開２００７−３３５９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のＰｏＰつまりスタック型の半導体装置１０においては、上側の半導体装置２０の上面に検査用端子４を露出させているため、半導体装置２０と半導体装置３０との電気的接続を検査する際には、プローブ１２により半導体装置２０が半導体装置３０の方向へと押しつけられる。
【０００９】
その結果、例えば、実装端子３が半導体装置２０又は半導体装置３０と接続しておらず実装不良が生じている場合であっても、プローブ１２による押し込みにより一時的に実装端子３と半導体装置２０又は半導体装置３０との接続が回復するため、良品とみなされて実装不良を見落としてしまう可能性がある。
【００１０】
また、従来のスタック型の半導体装置１０においては、半導体装置２０と半導体装置３０との間に空隙があるため、プローブ１２による押し付けの負荷により、実装端子３と半導体装置２０若しくは半導体装置３０との接続が切れたり、又は半導体装置２０若しくは半導体装置３０にダメージが生じたりする可能性がある。
【００１１】
さらに、従来のスタック型の半導体装置１０のように上側の半導体装置２０において電気的接続を検査するための検査用端子４を樹脂２で封止すると共に検査用端子４におけるプローブ１２との接触面を半導体装置２０の上面のみに露出させるためには、複雑な工程が必要となるので、生産コストの高騰も懸念される。
【００１２】
本発明は、従来技術に係る以上の問題点に鑑みてなされたものであり、その目的は、半導体装置の小型化を図りつつ、積層した半導体装置間の電気的接続の検査においてプローブの押し込みに起因する不良の見落としや半導体装置への圧力負荷ダメージの発生を防止することにより良否判定の精度及び信頼性の向上を図ることができる半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
前記の目的を達成するために、本願発明者らは、スタック型の半導体装置における下側の半導体装置の基板上面に、上側の半導体装置との実装用ランドとは別に、上側の半導体装置と下側の半導体装置との電気的接続を調べるための検査用ランドを設けること（本願第１発明）を着想した。
【００１４】
本願第１発明において、下側の半導体装置の検査用ランドに上方からプローブを接触させることができるように、上側の半導体装置と比べて下側の半導体装置の面積を大きくしてもよい。
【００１５】
本願第１発明において、下側の半導体装置の面積を大きくすることなく、下側の半導体装置の検査用ランドに上方からプローブを接触させることができるように、下側の半導体装置の配置に対する上側の半導体装置の配置をずらしてもよい。
【００１６】
本願第１発明において、下側の半導体装置の基板上面の外周に検査用ランドを設けてもよいし、又はプローブとの接触を容易にするために、下側の半導体装置の基板上面の一領域に検査用ランドを集めて配置してもよい。
【００１７】
また、前記の目的を達成するために、本願発明者らは、スタック型の半導体装置における下側の半導体装置の基板側面に、上側の半導体装置との実装用ランドとは別に、上側の半導体装置と下側の半導体装置との電気的接続を調べるための検査用ランドを設けること（本願第２発明）を着想した。
【００１８】
本願第２発明において、下側の半導体装置の検査用ランドに側方からプローブを接触させたときに半導体装置の位置ずれが生じることを防止するために、下側の半導体装置における互いに向き合う二側面上に検査用ランドを線対称に配置してもよい。
【００１９】
本願第２発明において、プローブとの接触を容易にするために、下側の半導体装置の一側面又は隣接する二側面のみに検査用ランドを集めて配置してもよい。
【００２０】
また、前記の目的を達成するために、本願発明者らは、スタック型の半導体装置における上側の半導体装置の樹脂又は基板の側面に、下側の半導体装置との電気的接続を調べるための検査用ランドを設けること（本願第３発明）を着想した。
【００２１】
本願第３発明において、上側の半導体装置の検査用ランドに側方からプローブを接触させたときに半導体装置の位置ずれが生じることを防止するために、上側の半導体装置における互いに向き合う二側面上に検査用ランドを線対称に配置してもよい。
【００２２】
本願第３発明において、プローブとの接触を容易にするために、上側の半導体装置の一側面又は隣接する二側面のみに検査用ランドを集めて配置してもよい。
【００２３】
尚、本願第１〜第３発明において、多ピン接続の検査を容易にするために、検査用ランドを千鳥配列で配置してもよい。
【００２４】
また、本願第１〜第３発明において、３つ以上の半導体装置が上下に順次積層されていてもよいし、又は下側の半導体装置の上面上に２つ以上の上側の半導体装置が設けられていてもよい。
【発明の効果】
【００２５】
本発明によれば、半導体装置の積層構造により半導体装置の小型化を図ることができることに加えて、次のような効果を得ることができる。すなわち、積層した半導体装置間の電気的接続を調べるための検査用ランドを、下側の半導体装置の上面若しくは側面又は上側の半導体装置の側面に設けるため、上側の半導体装置の上面に検査用ランドを設けていた従来技術にみられた、プローブの押し込みに起因する不良の見落としや半導体装置への圧力負荷ダメージの発生を防止することができる。従って、積層した半導体装置間の電気的接続の検査において良否判定の精度及び信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２６】
本発明は、積層した半導体装置間の電気的接続の検査において、プローブの押し込みに起因する不良の見落としや半導体装置への圧力負荷ダメージの発生を防止することにより良否判定の精度及び信頼性の向上を図るために、上側の半導体装置と下側の半導体装置との電気的接続を調べるための検査用ランドを、下側の半導体装置の上面若しくは側面又は上側の半導体装置の側面に設けることを特徴としている。
【００２７】
以下、本発明の実施例に係る半導体装置について、図面を参照しながら説明する。
【実施例】
【００２８】
（実施例１）
図１は、本発明の実施例１に係る半導体装置の断面図である。
【００２９】
図１に示す半導体装置１００は、上から順に半導体装置１１０と半導体装置１２０とが積層された構造を有しており、半導体装置１１０と半導体装置１２０とは実装端子１０３により互いに電気的及び物理的に接続されている。
【００３０】
半導体装置（上側の半導体装置）１１０は、基板１１１と、基板１１１上に積層されたチップ１１４及び１１５と、基板１１１上においてチップ１１４及び１１５を覆う樹脂１１２とを備えている。上側のチップ１１４と下側のチップ１１５とは端子１１３により互いに電気的に接続されている。基板１１１上に設けられたパッド１１７とチップ１１５とはワイヤ１１６により互いに電気的に接続されている。尚、チップ１１５をフリップチップ接続により基板１１１に電気的に接続してもよい。
【００３１】
一方、半導体装置（下側の半導体装置）１２０は、基板１２１と、基板１２１上に搭載された半導体チップ１２５とを備えている。基板１２１の下面には、マザーボードなどの他の基板に接続するための実装端子１２２が設けられている。半導体チップ１２５はフリップチップ接続により基板１２１に電気的に接続されている。すなわち、基板１２１と半導体チップ１２５とは端子１２３により互いに電気的に接続されていると共に基板１２１と半導体チップ１２５とは接着層１２４により互いに物理的に接続されている。尚、チップ１２５をワイヤ接続により基板１２１に電気的に接続してもよい。
【００３２】
本実施形態においては、上側の半導体装置１１０の下面に設けた実装端子１０３によって、下側の半導体装置１２０の上面に半導体装置１１０を接続することにより、半導体装置１１０と半導体装置１２０とが積層された半導体装置１００が構成されている。
【００３３】
ここで、本実施形態の特徴は、図１に示すように、下側の半導体装置１２０の上面が、上側の半導体装置１１０とオーバーラップしていない領域を有し、当該領域に、実装端子１０３による半導体装置１１０と半導体装置１２０との電気的接続及び物理的接続を検査するための複数の検査用ランド１０８が設けられていることである。尚、半導体装置１２０上面の実装端子１０３と検査用ランド１０８とは、下側の半導体装置１２０の基板１２１中に設けられた配線１０９により互いに電気的に接続されている。また、一の検査用ランド１０８と電気的に接続されている一の実装端子１０３と、他の検査用ランド１０８と電気的に接続されている他の実装端子１０３とは、上側の半導体装置１１０の基板１１１中に設けられた配線１０９により互いに電気的に接続されている。従って、プローブ検査により一の検査用ランド１０８と他の検査用ランド１０８との間の導通を確認することにより、実装端子１０３による半導体装置１１０と半導体装置１２０との電気的接続及び物理的接続を簡単に検査することができる。
【００３４】
図２は、図１に示す本実施例の半導体装置１００の上面図である。
【００３５】
図２に示すように、本実施例によれば、下側の半導体装置１２０の面積は上側の半導体装置１１０の面積よりも大きく、半導体装置１２０の上面周縁部が露出するように半導体装置１２０上に半導体装置１１０が搭載されており、この半導体装置１２０の上面周縁部に、実装端子１０３による半導体装置１１０と半導体装置１２０との電気的接続及び物理的接続を検査するための複数の検査用ランド１０８が設けられている。言い換えると、下側の半導体装置１２０の上面における上側の半導体装置１１０とオーバーラップしていない領域に複数の検査用ランド１０８が設けられているので、スタック型の半導体装置１００を上から見ると、複数の検査用ランド１０８が半導体装置１２０上に露出している。
【００３６】
以上に説明した本実施例の構成によると、半導体装置１１０及び１２０の積層構造により半導体装置１００の小型化を図ることができることに加えて、次のような効果を得ることができる。すなわち、下側の半導体装置１２０の上面周縁部上に検査用ランド１０８を露出させているので、検査用プローブを、上側の半導体装置１１０に接触させることなく、下側の半導体装置１２０の検査用ランド１０８に直接接触させることができる。このため、積層した半導体装置１１０及び１２０間の電気的接続の検査をプローブにより行う際に、上側の半導体装置の上面に検査用ランドを設けていた従来技術にみられた、プローブの押し込みに起因する不良の見落としや半導体装置（特に実装端子）への圧力負荷ダメージの発生を防止することができる。従って、積層した半導体装置１１０及び１２０間の電気的接続の検査において良否判定の精度及び信頼性を向上させることができる。
【００３７】
尚、本実施例において、下側の半導体装置１２０の面積を上側の半導体装置１１０の面積よりも大きくしたが、本実施例のように、半導体装置１１０及び１２０がそれぞれ方形状を有する場合、下側の半導体装置１２０の少なくとも一辺の長さを、上側の半導体装置１１０の少なくとも一辺の長さよりも大きくすることにより、本実施例と同様の効果を得ることができる。
【００３８】
図３は、本発明の実施例１のバリエーションに係る半導体装置の断面図であり、図４は、図３に示す半導体装置の上面図である。尚、図３及び図４において、図１及び図２に示す半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。図３及び図４に示すスタック型の半導体装置１００においては、下側の半導体装置１２０の一辺の長さを上側の半導体装置１１０の一辺の長さよりも大きくすることにより、下側の半導体装置１２０の上面の特定領域に検査用ランド１０８を集めて配置している。このようにすると、検査用プローブと検査用ランド１０８との接触を容易に行うことができる。
【００３９】
また、本実施例において、多ピン化する接続端子１０３による半導体装置１１０及び１２０間の接続の検査を容易に行うために、検査用ランド１０８を千鳥配列で配置してもよい。図５は、図２に示す本実施例の平面構成において検査用ランド１０８を千鳥配列で配置した様子を示す上面図であり、図６は、図４に示す本実施例のバリエーションの平面構成において検査用ランド１０８を千鳥配列で配置した様子を示す上面図である。
【００４０】
以下、以上のように構成された実施例１に係る半導体装置の製造方法について簡単に説明する。
【００４１】
まず、上側の半導体装置１１０の下面における接続端子形成領域にフラックス又ははんだペーストを転写すると共に、下側の半導体装置１２０の上面における接続端子形成領域にフラックス又ははんだペーストを転写し、その後、熱を加えて、上側の半導体装置１１０と下側の半導体装置１２０とを位置合わせして、フラックス又ははんだペーストの転写部分同士を接合することにより、接続端子１０３を形成する。これにより、半導体装置１１０と半導体装置１２０とが積層されたスタック型の半導体装置１００を製造することができる。
【００４２】
（実施例２）
図７は、本発明の実施例２に係る半導体装置の断面図である。尚、図７において、図１に示す実施例１に係る半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００４３】
本実施例と実施例１との相違点は、下側の半導体装置１２０の面積が上側の半導体装置１１０の面積と同等か又はそれよりも小さく、下側の半導体装置１２０の配置に対する上側の半導体装置１１０の配置をずらしていることである。
【００４４】
図８（ａ）は、図７に示す本実施例の半導体装置１００の上面図である。図８（ａ）に示すように、上から順に半導体装置１１０及び１２０が積層された本実施例のスタック型の半導体装置１００において、方形状を有する上側の半導体装置１１０の各辺と方形状を有する下側の半導体装置１２０の各辺とは平行ではないので、スタック型の半導体装置１００を上から見ると、複数の検査用ランド１０８が半導体装置１２０の上面周縁部上に露出する。言い換えると、スタック型の半導体装置１００を上から見た場合に、下側の半導体装置１２０に対して上側の半導体装置１１０を水平面内で回転させることにより、半導体装置１１０及び１２０の相対する辺同士を所定の角度で交差させると、複数の検査用ランド１０８が半導体装置１２０の上面周縁部上に露出するように半導体装置１１０及び１２０を積層させることができる。
【００４５】
以上に説明した本実施例の構成によると、半導体装置１１０及び１２０の積層構造により半導体装置１００の小型化を図ることができることに加えて、次のような効果を得ることができる。すなわち、本実施例のスタック型の半導体装置１００を上から見た場合に、下側の半導体装置１２０の上面周縁部上に検査用ランド１０８を露出させているので、検査用プローブを、上側の半導体装置１１０に接触させることなく、下側の半導体装置１２０の検査用ランド１０８に直接接触させることができ、それによって、積層した半導体装置１１０及び１２０間の電気的接続を検査することができる。また、本実施例によると、下側の半導体装置１２０の面積が上側の半導体装置１１０の面積と同等か又はそれよりも小さい場合にも、下側の半導体装置１２０の配置に対する上側の半導体装置１１０の配置をずらすことにより、スタック型の半導体装置１００全体としての実装面積を大きくすることなく、下側の半導体装置１２０の上面周縁部に設けられた検査用ランド１０８に検査用プローブを直接接触させることができ、それによって、積層した半導体装置１１０及び１２０間の電気的接続を検査することができる。このため、積層した半導体装置１１０及び１２０間の電気的接続の検査をプローブにより行う際に、上側の半導体装置の上面に検査用ランドを設けていた従来技術にみられた、プローブの押し込みに起因する不良の見落としや半導体装置（特に実装端子）への圧力負荷ダメージの発生を防止することができる。従って、積層した半導体装置１１０及び１２０間の電気的接続の検査において良否判定の精度及び信頼性を向上させることができる。
【００４６】
尚、図８（ａ）に示す本実施例の構成においては、半導体装置１１０及び１２０のそれぞれの形状が同面積の正方形であったが、これに代えて、半導体装置１１０及び１２０のそれぞれの形状又は面積が互いに異なっていてもよい。例えば、図８（ｂ）に示す構成のように、下側の半導体装置１２０の形状が正方形であり、上側の半導体装置１３０の形状が同面積の長方形であっても、或いは、図８（ｃ）に示す構成のように、下側の半導体装置１２０の形状が正方形であり、上側の半導体装置１３０の形状がより面積の大きい長方形であっても、下側の半導体装置１２０の配置に対する上側の半導体装置１１０の配置をずらすことにより、スタック型の半導体装置１００を上から見た場合に、下側の半導体装置１２０上に検査用ランド１０８が露出していれば、検査用プローブを、上側の半導体装置１１０に接触させることなく、下側の半導体装置１２０の検査用ランド１０８に直接接触させることができる。従って、図８（ａ）に示す本実施例の構成と同様の効果を得ることができる。
【００４７】
また、図８（ａ）に示す本実施例の構成においては、半導体装置１１０及び１２０のそれぞれの形状が同面積の正方形である場合に、下側の半導体装置１２０に対して上側の半導体装置１１０を水平面内で回転させることにより、下側の半導体装置１２０の配置に対する上側の半導体装置１１０の配置をずらしたが、これに代えて、同じく半導体装置１１０及び１２０のそれぞれの形状が同面積の正方形である場合に、下側の半導体装置１２０に対して上側の半導体装置１１０を水平面内で平行移動させることにより、上側の半導体装置１１０の配置をずらしてもよい。図９は、そのように構成された、本発明の実施例２のバリエーションに係る半導体装置の断面図であり、図１０は、図９に示す半導体装置の上面図である。尚、図９及び図１０において、図１及び図２に示す半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。図９及び図１０に示すスタック型の半導体装置１００においては、下側の半導体装置１２０に対して上側の半導体装置１１０を水平面内で平行移動させているため、半導体装置１２０の少なくとも一辺を半導体装置１００とオーバーラップしないようにすることができる。従って、半導体装置１２０の上面における当該一辺の近傍領域に検査用ランド１０８を集めて配置することができる。このようにすると、検査用プローブと検査用ランド１０８との接触を容易に行うことができる。
【００４８】
また、本実施例において、多ピン化する接続端子１０３による半導体装置１１０及び１２０間の電気的接続の検査を容易に行うために、検査用ランド１０８を千鳥配列で配置してもよい。
【００４９】
（実施例３）
図１１は、本発明の実施例３に係る半導体装置の断面図である。尚、図１１において、図１に示す実施例１又は図７に示す実施例２に係る半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００５０】
本実施例と実施例１及び実施例２との主要な相違点は、実装端子１０３による半導体装置１１０及び１２０との電気的接続を検査するための複数の検査用ランド１０８が、下側の半導体装置１２０の基板１２１の側面上に設けられていることである。これにより、下側の半導体装置１２０の面積が上側の半導体装置１１０の面積と同等か又はそれよりも小さい場合にも、各検査用ランド１０８を露出させることができる。従って、検査用プローブを、上側の半導体装置１１０に接触させることなく、下側の半導体装置１２０の側面に設けられた検査用ランド１０８に直接接触させることができ、それによって、積層した半導体装置１１０及び１２０間の電気的接続を検査することができるので、実施例１及び実施例２と同様の効果を得ることができる。
【００５１】
尚、本実施例において、検査用プローブによって下側の半導体装置１２０の側面上の検査用ランド１０８を検査する際に半導体装置１２０の位置ずれが起こらないように、半導体装置１２０における相対する側面のそれぞれの上に検査用ランド１０８を線対称に配列することが好ましい。図１２は、このように検査用ランド１０８が配列された本実施例の半導体装置１００（図１１に示す半導体装置１００）の上面図である。図１２に示すように、検査用ランド１０８を配列することによって、半導体装置１２０における相対する側面のそれぞれに対して検査用プローブよる押し込み負荷が均等に加わるので、半導体装置１２０の位置ずれを防止しつつ、半導体装置１１０及び１２０間の電気的接続をプローブにより検査することが可能となる。
【００５２】
また、本実施例において、例えば図１３に示す平面構成のバリエーションのように、下側の半導体装置１２０における隣接する二側面上にのみ検査用ランド１０８を配列し、当該二側面のそれぞれと相対する他の二側面をソケット１５０で固定した場合にも、半導体装置１２０の位置ずれを防止しつつ、半導体装置１１０及び１２０間の電気的接続をプローブにより検査することが可能となる。この場合、検査用ランド１０８を下側の半導体装置１２０の一側面上のみに配列してもよい。
【００５３】
また、本実施例において、多ピン化する接続端子１０３による半導体装置１１０及び１２０間の電気的接続の検査を容易に行うために、検査用ランド１０８を千鳥配列で配置してもよい。すなわち、図１１に示す本実施例の半導体装置１００を側方から見た側面図である図１４に示すような検査用ランド１０８の単純な配列に対して、図１５に示すように、下側の半導体装置１２０の側面上に検査用ランド１０８を千鳥配列で配置してもよい。
【００５４】
（実施例４）
図１６は、本発明の実施例４に係る半導体装置の断面図である。尚、図１６において、図１に示す実施例１、図７に示す実施例２又は図１１に示す実施例３に係る半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００５５】
本実施例と実施例１〜３との主要な相違点は、実装端子１０３による半導体装置１１０及び１２０との電気的接続を検査するための複数の検査用ランド１０８が、上側の半導体装置１１０の側面上に設けられていることである。
【００５６】
具体的には、図１６に示す半導体装置１００は、上から順に半導体装置１１０と半導体装置１２０とが積層された構造を有しており、半導体装置１１０と半導体装置１２０とは実装端子１０３により互いに電気的及び物理的に接続されている。
【００５７】
半導体装置（上側の半導体装置）１１０は、基板１１１と、基板１１１上に積層されたチップ１１４及び１１５と、基板１１１上においてチップ１１４及び１１５を覆う樹脂１１２とを備えている。上側のチップ１１４と下側のチップ１１５とは端子１１３により互いに電気的に接続されている。基板１１１上に設けられたパッド１１７とチップ１１５とはワイヤ１１６により互いに電気的に接続されている。尚、チップ１１５をフリップチップ接続により基板１１１に電気的に接続してもよい。
【００５８】
一方、半導体装置（下側の半導体装置）１２０は、基板１２１と、基板１２１上に搭載された半導体チップ１２５とを備えている。基板１２１の下面には、マザーボードなどの他の基板に接続するための実装端子１２２が設けられている。半導体チップ１２５はフリップチップ接続により基板１２１に電気的に接続されている。すなわち、基板１２１と半導体チップ１２５とは端子１２３により互いに電気的に接続されていると共に基板１２１と半導体チップ１２５とは接着層１２４により互いに物理的に接続されている。尚、チップ１２５をワイヤ接続により基板１２１に電気的に接続してもよい。
【００５９】
ここで、本実施形態の特徴は、上側の半導体装置１１０の基板１１１上に樹脂１１２によって覆われた配線が形成されており、図１６に示すように、当該配線における樹脂１１２の側面に露出している部分によって検査用ランド１０８が構成されていることである。尚、上側の半導体装置１１０下面の実装端子１０３と検査用ランド１０８とは、半導体装置１１０の基板１１１中に設けられた配線１０９により互いに電気的に接続されている。また、一の検査用ランド１０８と電気的に接続されている一の実装端子１０３と、他の検査用ランド１０８と電気的に接続されている他の実装端子１０３とは、下側の半導体装置１２０の基板１２１中に設けられた配線１０９により互いに電気的に接続されている。従って、プローブ検査により一の検査用ランド１０８と他の検査用ランド１０８との間の導通を確認することにより、実装端子１０３による半導体装置１１０と半導体装置１２０との電気的接続及び物理的接続を簡単に検査することができる。
【００６０】
図１７は、本実施例のバリエーションに係る半導体装置の断面図である。尚、図１７において、図１６に示す本実施例に係る半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００６１】
図１７に示す本実施例のバリエーションが図１６に示す本実施例と異なっている点は次の通りである。すなわち、複数の検査用ランド１０８は、その一部分が上側の半導体装置１１０の基板１１１の側面に露出するように当該基板１１１の内部に設けられていることである。
【００６２】
尚、図１８は、図１６に示す本実施例の半導体装置１００を側方から見た側面図であり、図１９は、図１７に示す本実施例のバリエーションの半導体装置１００を側方から見た側面図でる。
【００６３】
以上に説明した本実施例又はそのバリエーションの構成によると、半導体装置１１０及び１２０の積層構造により半導体装置１００の小型化を図ることができることに加えて、次のような効果を得ることができる。すなわち、実装端子１０３による半導体装置１１０と半導体装置１２０との電気的接続を検査する検査用ランド１０８を、上側の半導体装置１２０の側面上に設けているため、当該側面に対して検査用プローブによるコンタクトを行うことができる。このため、上側の半導体装置の上面に検査用ランドを設けていた従来技術にみられた、プローブの押し込みに起因する不良の見落としや半導体装置への圧力負荷ダメージの発生を防止することができる。従って、積層した半導体装置１１０及び１２０間の電気的接続の検査において良否判定の精度及び信頼性を向上させることができる。
【００６４】
尚、本実施例又はそのバリエーションにおいて、検査用プローブによって上側の半導体装置１１０の側面上の検査用ランド１０８を検査する際に半導体装置１１０の位置ずれが起こらないように、半導体装置１１０における相対する側面のそれぞれの上に検査用ランド１０８を線対称に配列してもよい。
【００６５】
また、本実施例又はそのバリエーションにおいて、上側の半導体装置１１０における隣接する二側面上にのみ検査用ランド１０８を配列し、当該二側面のそれぞれと相対する他の二側面をソケットで固定した場合にも、半導体装置１１０の位置ずれを防止しつつ、半導体装置１１０及び１２０間の電気的接続をプローブにより検査することが可能となる。この場合、検査用ランド１０８を上側の半導体装置１１０の一側面上のみに配列してもよい。
【００６６】
また、本実施例又はそのバリエーションにおいて、多ピン化する接続端子１０３による半導体装置１１０及び１２０間の電気的接続の検査を容易に行うために、上側の半導体装置１２０上に検査用ランド１０８を千鳥配列で配置してもよい。
【００６７】
また、図１６及び図１８に示す本実施例において、上側の半導体装置１１０の樹脂１１２の側面から露出した検査用ランド１０８を、半導体装置１１０の基板１１１表面上の配線（表層配線）から構成する場合に、当該表層配線を厚くする（例えば厚さを２０〜５０μｍにする）と、プローブ検査時にプローブと検査用ランド１０８との直接接触を容易に行うことが可能となり、効果的である。
【００６８】
また、本発明は、以上に説明した実施例１〜４（各実施例のバリエーションを含む：以下同じ）には限定されないことは言うまでもない。例えば、実施例１〜４においては、２つの半導体装置を上下に積層させたスタック型の半導体装置を対象としたが、これに代えて、３つ以上の半導体装置が上下に順次積層されたスタック型の半導体装置、又は下側の半導体装置の上面上に２つ以上の上側の半導体装置が搭載されたスタック型の半導体装置に本発明を適用しても、実施例１〜４と同様の効果を得ることができる。
【００６９】
図２０は、３つの半導体装置が上下に順次積層されたスタック型の半導体装置の断面図である。図２０に示す半導体装置１００は、上から順に半導体装置１１０と半導体装置１３０と半導体装置１２０とが積層された構造を有しており、半導体装置１１０と半導体装置１３０とは実装端子１０３により互いに電気的及び物理的に接続されており、半導体装置１３０と半導体装置１２０とは実装端子１３３により互いに電気的及び物理的に接続されている。半導体装置（上側の半導体装置）１１０は、基板１１１と、基板１１１上に搭載されたチップ（図示省略）と、基板１１１上において当該チップを覆う樹脂１１２とを備えている。半導体装置（真ん中の半導体装置）１３０は、基板１３１と、基板１３１上に搭載された半導体チップ１３２とを備えている。半導体装置（下側の半導体装置）１２０は、基板１２１と、基板１２１上に搭載された半導体チップ１２５とを備えている。基板１２１の下面には、マザーボードなどの他の基板に接続するための実装端子１２２が設けられている。基板１２１と半導体チップ１２５とは端子１２３により互いに電気的に接続されていると共に基板１２１と半導体チップ１２５とは接着層１２４により互いに物理的に接続されている。
【００７０】
図２１は、下側の半導体装置の上面上に４つの上側の半導体装置が搭載されたスタック型の半導体装置の断面図であり、図２２は、図２１に示す半導体装置１００の上面図である。図２１及び図２２に示す半導体装置１００は、下側の半導体装置１２０の上面の各コーナー上に４つの上側の半導体装置１１０が搭載された構造を有しており、各半導体装置１１０と半導体装置１２０とは実装端子１０３により互いに電気的及び物理的に接続されている。各半導体装置（上側の半導体装置）１１０は、基板１１１と、基板１１１上に搭載されたチップ（図示省略）と、基板１１１上において当該チップを覆う樹脂１１２とを備えている。半導体装置（下側の半導体装置）１２０は、基板１２１と、基板１２１の上面中央上に搭載された半導体チップ１２５とを備えている。基板１２１の下面には、マザーボードなどの他の基板に接続するための実装端子１２２が設けられている。基板１２１と半導体チップ１２５とは端子１２３により互いに電気的に接続されていると共に基板１２１と半導体チップ１２５とは接着層１２４により互いに物理的に接続されている。
【産業上の利用可能性】
【００７１】
スタック型の半導体装置において薄型化、小型化、多ピン化に伴って半導体装置間の電気的接続の品質確保が困難になる状況において、本発明は当該品質確保を実現する手段として有用である。
【図面の簡単な説明】
【００７２】
【図１】図１は本発明の実施例１に係る半導体装置の断面図である。
【図２】図２は本発明の実施例１に係る半導体装置の上面図である。
【図３】図３は本発明の実施例１のバリエーションに係る半導体装置の断面図である。
【図４】図４は本発明の実施例１のバリエーションに係る半導体装置の上面図である。
【図５】図５は本発明の実施例１のバリエーションに係る半導体装置の上面図である。
【図６】図６は本発明の実施例１のバリエーションに係る半導体装置の上面図である。
【図７】図７は本発明の実施例２に係る半導体装置の断面図である。
【図８】図８（ａ）は本発明の実施例２に係る半導体装置の上面図であり、図８（ｂ）及び（ｃ）は本発明の実施例２のバリエーションに係る半導体装置の上面図である。
【図９】図９は本発明の実施例２のバリエーションに係る半導体装置の断面図である。
【図１０】図１０は本発明の実施例２のバリエーションに係る半導体装置の上面図である。
【図１１】図１１は本発明の実施例３に係る半導体装置の断面図である。
【図１２】図１２は本発明の実施例３に係る半導体装置の上面図である。
【図１３】図１３は本発明の実施例３のバリエーションに係る半導体装置の上面図である。
【図１４】図１４は本発明の実施例３に係る半導体装置の側面図である。
【図１５】図１５は本発明の実施例３のバリエーションに係る半導体装置の側面図である。
【図１６】図１６は本発明の実施例４に係る半導体装置の断面図である。
【図１７】図１７は本発明の実施例４のバリエーションに係る半導体装置の断面図である。
【図１８】図１８は本発明の実施例４に係る半導体装置の側面図である。
【図１９】図１９は本発明の実施例４のバリエーションに係る半導体装置の側面図である。
【図２０】図２０は、本発明の適用対象となる、３つの半導体装置が上下に順次積層されたスタック型の半導体装置の断面図である。
【図２１】図２１は、本発明の適用対象となる、下側の半導体装置の上面上に４つの上側の半導体装置が搭載されたスタック型の半導体装置の断面図である。
【図２２】図２２は、本発明の適用対象となる、下側の半導体装置の上面上に４つの上側の半導体装置が搭載されたスタック型の半導体装置の上面図である。
【図２３】図２３は従来のＰｏＰの断面図である。
【符号の説明】
【００７３】
１００    スタック型半導体装置
１０３    実装端子
１０８    検査用ランド
１０９    配線
１１０    上側の半導体装置
１１１    基板
１１２    樹脂
１１３    端子
１１４    チップ
１１５    チップ
１１６    ワイヤ
１１７    パッド
１２０    下側の半導体装置
１２１    基板
１２２    実装端子
１２３    端子
１２４    接着層
１２５    チップ
１３０    真ん中の半導体装置
１３１    基板
１３２    半導体チップ
１３３    端子
１５０    ソケット
【図１】
2010010190.tif 000003
【図２】
2010010190.tif 000004
【図３】
2010010190.tif 000005
【図４】
2010010190.tif 000006
【図５】
2010010190.tif 000007
【図６】
2010010190.tif 000008
【図７】
2010010190.tif 000009
【図８】
2010010190.tif 000010
【図９】
2010010190.tif 000011
【図１０】
2010010190.tif 000012
【図１１】
2010010190.tif 000013
【図１２】
2010010190.tif 000014
【図１３】
2010010190.tif 000015
【図１４】
2010010190.tif 000016
【図１５】
2010010190.tif 000017
【図１６】
2010010190.tif 000018
【図１７】
2010010190.tif 000019
【図１８】
2010010190.tif 000020
【図１９】
2010010190.tif 000021
【図２０】
2010010190.tif 000022
【図２１】
2010010190.tif 000023
【図２２】
2010010190.tif 000024
【図２３】
2010010190.tif 000025