(57)【要約】【課題】イメージセンサの製造方法を提供する。【解決手段】実施の形態によるイメージセンサの製造方法は、半導体の基板上に配線１５０を含む層間絶縁層１６０を形成するステップと、前記半導体基板１００にエッチング工程を行って、前記層間絶縁層１６０を貫通して前記配線１５０を露出させるビア孔を形成するステップと、前記ビア孔を含む前記半導体基板１００に第１洗浄工程及び第２洗浄工程を行うステップと、前記ビア孔の内部に金属物質を埋め込んで、コンタクトプラグを形成するステップと、前記配線１５０及びコンタクトプラグを含む前記層間絶縁層１６０上に第１ドーピング層及び第２ドーピング層が積層されたイメージ感知部を形成するステップとを含み、前記第１洗浄工程及び第２洗浄工程は、前記エッチング工程により前記ビア孔の側壁に形成された残留物を除去することを含む。【選択図】図１
2010118660.tif 000002
【特許請求の範囲】
【請求項１】
半導体の基板上に配線を含む層間絶縁層を形成するステップと、
前記半導体基板にエッチング工程を行って、前記層間絶縁層を貫通して前記配線を露出させるビア孔を形成するステップと、
前記ビア孔を含む前記半導体基板に第１洗浄工程及び第２洗浄工程を行うステップと、
前記ビア孔の内部に金属物質を埋め込んで、コンタクトプラグを形成するステップと、
前記配線及びコンタクトプラグを含む前記層間絶縁層上に第１ドーピング層及び第２ドーピング層が積層されたイメージ感知部を形成するステップとを含み、
前記第１洗浄工程及び第２洗浄工程は、前記エッチング工程により前記ビア孔の側壁に形成された残留物を除去することを含むイメージセンサの製造方法。
【請求項２】
前記第１洗浄工程は、前記エッチング工程により前記ビア孔の側壁に形成された残留物のうち、露出した残留物を除去することを含む請求項１に記載のイメージセンサの製造方法。
【請求項３】
前記第２洗浄工程は、前記第１洗浄工程により除去されない前記残留物を除去することを含む請求項１に記載のイメージセンサの製造方法。
【請求項４】
前記第１洗浄工程は、ＤＩＷ（Ｄｅｉｏｎｉｚｅｄ  ｗａｔｅｒ）を利用して行われることを含む請求項１に記載のイメージセンサの製造方法。
【請求項５】
前記第１洗浄工程時にスピン方式を利用して、前記ＤＩＷが噴射されることを含む請求項４に記載のイメージセンサの製造方法。
【請求項６】
前記スピン方式は、前記半導体基板を２００〜８００ｒｐｍで回転させることを含む請求項５に記載のイメージセンサの製造方法。
【請求項７】
前記第１洗浄工程は、７０〜９０℃の温度で行われることを含む請求項１に記載のイメージセンサの製造方法。
【請求項８】
前記第１洗浄工程は、５〜２０分間行われることを含む請求項１に記載のイメージセンサの製造方法。
【請求項９】
前記第２洗浄工程は、ＮＨ４Ｆケミカルを含む塩基性溶液を使用して行われることを含む請求項１に記載のイメージセンサの製造方法。
【請求項１０】
前記第１洗浄工程及び第２洗浄工程を行った後、
Ｎ２処理して前記半導体基板を乾燥させることを含む請求項１に記載のイメージセンサの製造方法。
【請求項１１】
前記半導体基板を乾燥させる際、
１〜３０分間１０００〜２０００ｒｐｍで前記半導体基板を回転させつつ乾燥することを含む請求項１０に記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施の形態は、イメージセンサの製造方法に関する。
【背景技術】
【０００２】
イメージセンサ（Ｉｍａｇｅ  ｓｅｎｓｏｒ）は、光学的映像（ｏｐｔｉｃａｌ  ｉｍａｇｅ）を電気的信号に変換させる半導体素子であって、電荷結合素子（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ：ＣＣＤ）イメージセンサとＣＭＯＳイメージセンサ（ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ：ＣＩＳ）とに大別される。
【０００３】
ＣＭＯＳイメージセンサは、光信号を受けて電気信号に変換するフォトダイオード（Ｐｈｏｔｏｄｉｏｄｅ）領域とこの電気信号を処理するトランジスタ領域とが水平に配置される構造である。
【０００４】
前記のような水平型イメージセンサは、フォトダイオード領域とトランジスタ領域とが半導体基板に水平に配置されて、制限された面積下で光感知部分（これを、通常「Ｆｉｌｌ  Ｆａｃｔｏｒ」という）を拡張させるのに限界がある。
【０００５】
これを克服するための代案の一つとして、フォトダイオードを非晶質シリコン（ａｍｏｒｐｈｏｕｓ  Ｓｉ）で蒸着したり、ウエハに対してウエハボンディング（Ｗａｆｅｒ−ｔｏ−Ｗａｆｅｒ  Ｂｏｎｄｉｎｇ）などの方法により、回路領域は、シリコン基板に形成させ、フォトダイオードは、リードアウトサーキットの上部に形成させる試み（以下、３次元イメージセンサとする）が行われている。フォトダイオードと回路領域とは、配線を介して接続される。
【０００６】
このとき、回路領域に形成された配線と接続するコンタクトプラグの形成のために、層間絶縁層にビア孔を形成するが、前記ビア孔の形成時に側壁に形成された残留物が洗浄工程によりすべて除去されなくて、イメージセンサの欠陥の要因として機能するようになる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、イメージセンサの製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施の形態によるイメージセンサの製造方法は、半導体の基板上に配線を含む層間絶縁層を形成するステップと、前記半導体基板にエッチング工程を行って、前記層間絶縁層を貫通して前記配線を露出させるビア孔を形成するステップと、前記ビア孔を含む前記半導体基板に第１洗浄工程及び第２洗浄工程を行うステップと、前記ビア孔の内部に金属物質を埋め込んで、コンタクトプラグを形成するステップと、前記配線及びコンタクトプラグを含む前記層間絶縁層上に第１ドーピング層及び第２ドーピング層が積層されたイメージ感知部を形成するステップとを含み、前記第１洗浄工程及び第２洗浄工程は、前記エッチング工程により前記ビア孔の側壁に形成された残留物を除去することを含む。
【図面の簡単な説明】
【０００９】
【図１】実施の形態によるイメージセンサの製造工程を示す側断面図である。
【図２】実施の形態によるイメージセンサの製造工程を示す側断面図である。
【図３】実施の形態によるイメージセンサの製造工程を示す側断面図である。
【図４】実施の形態によるイメージセンサの製造工程を示す側断面図である。
【図５】実施の形態によるイメージセンサの製造工程を示す側断面図である。
【図６】実施の形態によるイメージセンサの製造工程を示す側断面図である。
【図７】実施の形態によるイメージセンサの製造工程を示す側断面図である。
【図８】実施の形態によるイメージセンサの製造工程を示す側断面図である。
【図９】実施の形態によるイメージセンサの製造工程を示す側断面図である。
【発明を実施するための形態】
【００１０】
実施の形態によるイメージセンサの製造方法を、添付された図面を参照して詳細に説明する。
【００１１】
実施の形態の説明において、各層の「上／の上に（ｏｎ／ｏｖｅｒ）」に形成されると記載される場合において、上／の上に（ｏｎ／ｏｖｅｒ）とは、直接（ｄｉｒｅｃｔｌｙ）又は他の層を介在（ｉｎｄｉｒｅｃｔｌｙ）して形成されることをすべて含む。
【００１２】
図において、各層の厚さや大きさは、説明の便宜及び明確性のために誇張されたり、省略されたり、又は概略的に示されている。また、各構成の要素の大きさは、実際の大きさを全的に反映するのではない。
【００１３】
実施の形態は、ＣＭＯＳイメージセンサに限定されるものでなく、ＣＣＤイメージセンサなど、フォトダイオードを必要とするすべてのイメージセンサに適用可能である。
【００１４】
以下、図１〜図９を参照して、実施の形態によるイメージセンサの製造方法を説明する。
【００１５】
図１に示すように、リードアウト回路１２０を含む半導体基板１００上に配線１５０及び層間絶縁層１６０が形成される。
【００１６】
前記半導体基板１００は、単結晶又は多結晶のシリコン基板であり、ｐ型ドーパント又はｎ型ドーパントがドーピングされた基板でありうる。前記半導体基板１００に素子分離膜１１０を形成してアクティブ領域を画定し、前記アクティブ領域にトランジスタを含むリードアウト回路１２０を形成する。例えば、リードアウト回路１２０は、トランスファートランジスタ（Ｔｘ）１２１、リセットトランジスタ（Ｒｘ）１２３、ドライブトランジスタ（Ｄｘ）１２５、セレクトトランジスタ（Ｓｘ）１２７を含んで形成できる。以後、フローティングディフュージョン領域（ＦＤ）１３１及び前記各トランジスタに対するソース／ドレン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成することができる。一方、前記リードアウト回路１２０は、３Ｔｒ又は５Ｔｒ構造にも適用可能である。
【００１７】
前記半導体基板１００にリードアウト回路１２０を形成するステップは、前記半導体基板１００に電気接合領域１４０を形成するステップ、及び前記電気接合領域１４０の上部に前記配線１５０と接続する第１導電型接続領域１４７を形成するステップを含むことができる。
【００１８】
例えば、前記電気接合領域１４０は、ＰＮジャンクション（ｊｕｎｃｔｉｏｎ）１４０でありうるが、これに限定されるものではない。例えば、前記電気接合領域１４０は、第２導電型ウェル１４１又は第２導電型エピタキシャル層上に形成された第１導電型イオン注入層１４３、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含むことができる。例えば、前記ＰＮジャンクション１４０は、図１のように、Ｐ０  １４５／Ｎ−１４３／Ｐ−１４１ジャンクションでありうるが、これに限定されるものではない。また、前記半導体基板１００は、第２導電型に導電されうるが、これに限定されるものではない。
【００１９】
実施の形態によれば、トランスファートランジスタ（Ｔｘ）の両端のソース／ドレン間に電圧差があるように素子設計して、フォトチャージ（Ｐｈｏｔｏ  Ｃｈａｒｇｅ）の完全なダンピング（Ｆｕｌｌｙ  Ｄｕｍｐｉｎｇ）が可能になりうる。これにより、フォトダイオードから発生したフォトチャージがフローティングディフュージョン領域にダンピングされることによって、出力イメージの感度を上げることができる。
【００２０】
すなわち、前記リードアウト回路１２０の形成された前記半導体基板１００に電気接合領域１４０を形成させることによって、トランスファートランジスタ（Ｔｘ）１２１の両端のソース／ドレン間に電圧差があるようにして、フォトチャージの完全なダンピングが可能になりうる。
【００２１】
以下、実施の形態のフォトチャージのダンピング構造について、図１及び図２を参照して具体的に説明する。
【００２２】
実施の形態において、Ｎ＋ジャンクションであるフローティングディフュージョン（ＦＤ）１３１ノード（Ｎｏｄｅ）とは異なり、電気接合領域１４０であるＰ／Ｎ／Ｐジャンクション１４０は、印加電圧がすべて伝達されずに一定電圧でピンチオフ（Ｐｉｎｃｈ−ｏｆｆ）される。この電圧をピニングボルテージ（Ｐｉｎｎｉｎｇ  Ｖｏｌｔａｇｅ）と呼び、ピニングボルテージは、Ｐ０  １４５及びＮ−１４３のドーピング濃度に依存する。
【００２３】
具体的に説明すると、フォトダイオード２０５から生成された電子は、ＰＮＰジャンクション１４０へ移動し、トランスファートランジスタ（Ｔｘ）１２１のオンの際、ＦＤ１３１ノードに伝達されて電圧に変換される。
【００２４】
Ｐ０／Ｎ−／Ｐ−ジャンクション１４０の最大電圧値は、ピニングボルテージになり、ＦＤ１３１ノードの最大電圧値は、Ｖｄｄ−Ｒｘ  Ｖｔｈになるので、図２に示すように、Ｔｘ１３１の両端間の電位差によってチャージシェアリング（Ｃｈａｒｇｅ  Ｓｈａｒｉｎｇ）無しでチップ上部のフォトダイオードから発生した電子がＦＤ１３１ノードに完全にダンピングされうる。
【００２５】
すなわち、実施の形態において半導体基板１００であるシリコンサブ（Ｓｉ−Ｓｕｂ）にＮ＋／ＰウェルジャンクションではないＰ０／Ｎ−／Ｐウェルジャンクションを形成させた理由は、４−Ｔｒ  ＡＰＳ  Ｒｅｓｅｔ動作時にＰ０／Ｎ−／ＰウェルジャンクションからＮ−１４３に＋電圧が印加され、Ｐ０  １４５及びＰウェル１４１には、接地電圧が印加されるので、一定電圧以上では、Ｐ０／Ｎ−／ＰウェルダブルジャンクションがＢＪＴ構造と同様に、ピンチオフ（Ｐｉｎｃｈ−Ｏｆｆ）が発生するようになる。これをピニングボルテージと呼ぶ。したがって、Ｔｘ１２１の両端のソース／ドレインに電圧差が発生するようになり、Ｔｘのオン／オフ動作時にフォトチャージがＮ−ウェルからＴｘを介してＦＤに完全にダンピングされて、チャージシェアリング現象を防止することができる。
【００２６】
したがって、一般的なイメージセンサの技術において単純にフォトダイオードがＮ＋ジャンクションに接続された場合とは異なり、実施の形態によれば、サチュレイション（Ｓａｔｕｒａｔｉｏｎ）の低下及び感度の低下などの問題を避けることができる。
【００２７】
次に、実施の形態によれば、フォトダイオードとリードアウト回路１２０との間に第１導電型接続領域１４７を形成して、フォトチャージ（Ｐｈｏｔｏ  Ｃｈａｒｇｅ）の円滑な移動通路を作ることによって暗電流ソースを最小化し、サチュレイションの低下及び感度の低下を防止することができる。
【００２８】
このために、実施の形態は、Ｐ０／Ｎ−／Ｐ−ジャンクション１４０の表面にオームコンタクト（Ｏｈｍｉｃ  Ｃｏｎｔａｃｔ）のための第１導電型接続領域１４７としてＮ＋ドーピング領域を形成することができる。前記Ｎ＋ドーピング領域１４７は、前記Ｐ０  １４５を貫通してＮ−１４３に接触するように形成できる。
【００２９】
一方、このような第１導電型接続領域１４７が漏れソース（Ｌｅａｋａｇｅ  Ｓｏｕｒｃｅ）になるのを最小化するために、第１導電型接続領域１４７の幅を最小化できる。
【００３０】
このために、実施の形態は、第１メタルコンタクト１５１ａをエッチ（Ｅｔｃｈ）した後、プラグインプラント（Ｐｌｕｇ  Ｉｍｐｌａｎｔ）を行うことができるが、これに限定されるものではない。例えば、イオン注入パターン（図示せず）を形成し、これをイオン注入マスクとして第１導電型接続領域１４７を形成することもできる。
【００３１】
すなわち、実施の形態のようにコンタクト形成部にのみ局部的にＮ＋ドーピングした理由は、ダークシグナル（Ｄａｒｋ  Ｓｉｇｎａｌ）を最小化しつつ、オームコンタクトの形成をスムーズにするためである。従来の技術のように、Ｔｘソース部の全体をＮ＋ドーピングする場合、基板の表面のダングリングボンド（Ｓｉ  Ｓｕｒｆａｃｅ  Ｄａｎｇｌｉｎｇ  Ｂｏｎｄ）によりダークシグナルが増加できる。
【００３２】
図３は、リードアウト回路に対する他の構造を示すものである。図３に示すように、前記電気接合領域１４０の一側に第１導電型接続領域１４８が形成されることができる。
【００３３】
図３に示すように、Ｐ０／Ｎ−／Ｐ−ジャンクション１４０にオームコンタクトのためのＮ＋接続領域１４８を形成することができるが、このとき、Ｎ＋接続領域１４８及び第１メタルコンタクト１５１ａの形成工程は、漏れソースになることができる。なぜなら、Ｐ０／Ｎ−／Ｐ−ジャンクション１４０に逆バイアスが印加されたままで動作するので、基板の表面に電場（ＥＦ）が発生しうる。このような電場の内部からコンタクト形成工程中に発生する結晶欠陥は漏れソースとなる。
【００３４】
また、Ｎ＋接続領域１４８をＰ０／Ｎ−／Ｐ−ジャンクション１４０の表面に形成させる場合、Ｎ＋／Ｐ０ジャンクション１４８／１４５によるＥ−フィールドが追加されるので、これも漏れソースになりうる。
【００３５】
すなわち、Ｐ０層にドーピングされずにＮ＋接続領域１４８からなる活性領域に第１メタルコンタクト１５１ａを形成し、これをＮ−ジャンクション１４３と接続させるレイアウトを提示する。
【００３６】
すると、前記半導体基板１００の表面のＥ−フィールドが発生しなくなり、これは、３次元集積（３−Ｄ  Ｉｎｔｅｇｒａｔｅｄ）ＣＩＳの暗電流（Ｄａｒｋ  Ｃｕｒｒｅｎｔ）の減少に寄与できる。
【００３７】
再度、図１に示すように、前記半導体基板１００上に層間絶縁層１６０及び配線１５０を形成することができる。前記配線１５０は、第１メタルコンタクト１５１ａ、第１メタル（Ｍ１）１５１、第２メタル（Ｍ２）１５２、第３メタル（Ｍ３）１５３を含むことができるが、これに限定されるものではない。実施の形態では、前記第３メタル１５３を形成した後、前記第３メタル１５３が露出しないように、絶縁膜を蒸着した後、平坦化工程を行って層間絶縁層１６０を形成することができる。したがって、前記半導体基板１００上には、均一な表面プロファイルを有する層間絶縁層１６０の表面が露出しうる。
【００３８】
そして、図４に示す第３メタル１５３及び層間絶縁層１６０は、図１に示す配線１５０及び層間絶縁層１６０の一部を示すもので、説明の便宜のためにリードアウト回路１２０と配線１５０の一部は省略された。
【００３９】
次に、図５に示すように、前記層間絶縁層１６０上にポートレジストパターン１０を形成した後、エッチング工程を行って、前記第３メタル１５３が露出するビア孔３０を形成する。
【００４０】
このとき、前記ビア孔３０を形成するためのエッチング工程時、前記ビア孔３０が形成されると同時に、前記ビア孔３０の側壁には、側面エッチングを防止するためにポリマー（ｐｏｌｙｍｅｒ）などの残留物３５が形成される。
【００４１】
特に、前記残留物３５は、第１残留物２５及び第２残留物２０からなるが、前記第２残留物２０は、外部に露出して堅固（ｈａｒｄｅｎｉｎｇ）に形成され、前記第１残留物２５は、前記第２残留物２０とビア孔３０との間に形成されて、前記第２残留物２０よりソフト（ｓｏｆｔ）に形成される。
【００４２】
前記第１残留物２５及び第２残留物２０を同時に除去し難いので、実施の形態では、２次の洗浄工程により前記残留物３５をすべて除去しようとする。
【００４３】
図６に示すように、前記半導体基板１００に第１洗浄工程を行って、前記ビア孔３０の側壁の第２残留物２０を除去する。
【００４４】
前記第１洗浄工程は、７０〜９０℃の温度で５〜２０分間、ＤＩＷ（Ｄｅｉｏｎｉｚｅｄ  ｗａｔｅｒ）を利用して行われることができる。
【００４５】
前記第２残留物２０は、外部に露出して堅固（ｈａｒｄｅｎｉｎｇ）に形成されるが、７０〜９０℃に維持させて反応を活性化させたＤＩＷを前記ビア孔３０の内部に処理すれば、ポリマーなどの残留物の表面に堅固に形成された前記第２残留物２０を溶かして除去できる。
【００４６】
このとき、前記ＤＩＷを利用して処理を行うとき、スピン（ｓｐｉｎ）方式を使用すると、２００〜８００ｒｐｍで前記半導体基板１００を回転させつつ前記ＤＩＷを噴射させる。
【００４７】
また、前記スピン方式ではないＱＤＲ（Ｑｕｉｃｋ  Ｄｕｍｐ  Ｄｒａｉｎ）方式を使用すると、１〜３０分間ＤＩＷを処理し、Ｎ２を利用して前記半導体基板１００を乾燥させることができる。
【００４８】
次に、図７に示すように、前記半導体基板１００に第２洗浄工程を行って、前記ビア孔３０の側壁に残された前記第１残留物２５を除去する。
【００４９】
前記第２洗浄工程は、ＮＨ４Ｆケミカルを含む塩基性溶液を使用して行われる。
【００５０】
そして、前記第１洗浄工程及び第２洗浄工程を行った後、１〜３０分間１０００〜２０００ｒｐｍで前記半導体基板を回転させつつＮ２処理して、前記半導体基板１００を乾燥させる工程を行うことができる。
【００５１】
ＤＩＷを利用して前記第１洗浄工程により前記ビア孔３０の側壁に露出した前記残留物３５の一部を除去した後、ＮＨ４Ｆケミカルを含む塩基性溶液を使用する第２洗浄工程により残された第１残留物２５を除去することによって、前記ビア孔３０の形成時に発生したポリマーなどの前記残留物３５をすべて除去して、前記残留物３５による素子の特性が阻害されるのを防止できる。
【００５２】
そして、図８に示すように、前記残留物３５の除去された前記ビア孔３０の内部に金属物質を埋め込んでコンタクトプラグ４０を形成することができる。
【００５３】
次に、図９に示すように、前記層間絶縁層１６０上にイメージ感知部２００が形成される。前記イメージ感知部２００は、第１ドーピング層（Ｎ−）２１０及び第２ドーピング層（Ｐ＋）２２０からなって、ＰＮ接合のフォトダイオード構造を有することができる。また、前記イメージ感知部２００は、前記第１ドーピング層２１０の下部にオームコンタクト層（Ｎ＋）２３０が形成されることができる。
【００５４】
例えば、前記イメージ感知部２００は、結晶形構造のｐ型キャリア基板（図示せず）の内部にＮ型ドーパント（Ｎ−）及びＰ型ドーパント（Ｐ＋）を順にイオン注入して、第１ドーピング層２１０及び第２ドーピング層２２０が積層された構造に形成されることができる。追加的に前記第１ドーピング層２１０の下部に高濃度のＮ型ドーパント（Ｎ＋）をイオン注入して、オームコンタクト層２３０を形成することができる。前記オームコンタクト層２３０は、前記イメージ感知部２００と配線１５０との接触抵抗を下げることができる。
【００５５】
実施の形態にて前記第１ドーピング層２１０は、前記第２ドーピング層２２０より広い領域を有するように形成されることができる。そうすると、空乏領域が拡張されて光電子の生成を増加させることができる。
【００５６】
次に、前記層間絶縁層１６０の上部に前記キャリア基板（図示せず）のオームコンタクト層２３０を位置させた後、ボンディング工程を行って前記半導体基板１００と前記キャリア基板とを結合させる。以後、前記層間絶縁層１６０上にボンディングされた前記イメージ感知部２００が露出するように、水素層の形成されたキャリア基板をクリーブ（ｃｌｅａｖｉｎｇ）工程によって除去して、前記第２ドーピング層２２０の表面を露出させる。例えば、前記イメージ感知部２００の高さは、約１．０〜１．５μｍでありうる。
【００５７】
すなわち、前記リードアウト回路１２０の形成された半導体基板１００とイメージ感知部２００とは、ウエハに対してウエハボンディングによって形成されるので、欠陥の発生を防止することができる。
【００５８】
また、前記イメージ感知部２００がリードアウト回路１２０の上側に形成されて、フィルファクターを向上させることができる。また、均一な表面プロファイルを有する前記層間絶縁層１６０上に前記イメージ感知部２００がボンディングされるので、物理的にボンディング力が向上することができる。
【００５９】
一方、実施の形態では、前記イメージ感知部がＰＮ接合を有するように形成されたが、前記イメージ感知部は、ＰＩＮ接合を有するように形成されることもできる。
【００６０】
そして、図示していないが、前記イメージ感知部２００を単位ピクセル別に分離するエッチング工程を行ってピクセル間分離層（図示せず）を形成した後、前記イメージ感知部２００上に上部電極、カラーフィルター、及びマイクロレンズが追加的に形成されることができる。
【００６１】
以上説明した実施の形態によるイメージセンサの製造方法は、ＤＩＷを利用して第１洗浄工程でビア孔の側壁に露出した残留物の一部を除去した後、ＮＨ４Ｆケミカルを含む塩基性溶液を使用する第２洗浄工程により残された残留物を除去することで、ビア孔の形成時に発生したポリマーなどの残留物をすべて除去して、残留物による素子の特性が阻害するのを防止することができる。
【００６２】
また、実施の形態によれば、トランスファートランジスタ（Ｔｘ）の両端のソース／ドレン間に電圧差があるように素子設計することによって、フォトチャージの完全なダンピングが可能になりうる。
【００６３】
また、実施の形態によれば、フォトダイオードとリードアウトサーキットとの間に電荷接続領域を形成してフォトチャージの円滑な移動通路を作ることによって、暗電流のソースを最小化し、サチュレイション及び感度の低下を防止することができる。
【符号の説明】
【００６４】
１０  ポートレジストパターン
２０  第２残留物
２５  第１残留物
３０  ビア孔
３５  残留物
４０  コンタクトプラグ
１００  半導体基板
１１０  素子分離膜
１２０  リードアウト回路
１２１  トランスファートランジスタ（Ｔｘ）
１２３  リセットトランジスタ（Ｒｘ）
１２５  ドライブトランジスタ（Ｄｘ）
１２７  セレクトトランジスタ（Ｓｘ）
１３０  イオン注入領域
１３１  フローティングディフュージョン領域（ＦＤ）
１３３、１３５、１３７  ソース／ドレン領域
１４０  電気接合領域（ＰＮジャンクション）
１４１  第２導電型ウェル
１４３  第１導電型イオン注入層
１４５  第２導電型イオン注入層
１４７、１４８  第１導電型接続領域
１５０  配線
１５１  第１メタル（Ｍ１）
１５１ａ  第１メタルコンタクト
１５２  第２メタル（Ｍ２）
１５３  第３メタル（Ｍ３）
１６０  層間絶縁層
２００  イメージ感知部
２０５  フォトダイオード
２１０  第１ドーピング層
２２０  第２ドーピング層
２３０  オームコンタクト層
【図１】
2010118660.tif 000003
【図２】
2010118660.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2010118660.tif 000008
【図７】
2010118660.tif 000009
【図８】
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【図９】
2010118660.tif 000011