(57)【要約】【課題】半導体装置の帯電を防止して、半導体装置の歩留まり、及び回路基板等への実装時の歩留まりの低下を防止する。【解決手段】本発明の半導体装置は、電子デバイス１０Ｄが表面に形成された半導体基板１０と、その表面が半導体基板１０の表面に貼り合わされた絶縁体からなる支持体１４と、支持体１４の裏面を覆う導電性薄膜１９と、電子デバイス１０Ｄと接続されたパッド電極１２と、パッド電極１２と接続され半導体基板１０の裏面に延びる配線１６と、を備えることを特徴とする。【選択図】図９
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【特許請求の範囲】
【請求項１】
電子デバイスが表面に形成された半導体基板と、
その表面が前記半導体基板の表面に貼り合わされた絶縁体からなる支持体と、
前記支持体の裏面を覆う導電性薄膜と、
前記電子デバイスと接続されたパッド電極と、
前記パッド電極と接続され前記半導体基板の裏面に延びる配線と、を備えることを特徴とする半導体装置。
【請求項２】
前記導電性薄膜は、無機膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記無機膜は、酸化インジウム錫を含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記導電性薄膜は、導電性物質と樹脂との混合物からなることを特徴とする請求項１に記載の半導体装置。
【請求項５】
電子デバイス及びそのパッド電極が表面に形成された半導体基板を準備し、
前記半導体基板の表面に、絶縁体からなる支持体の表面を貼り合わせる工程と、
前記半導体基板に前記パッド電極を露出する開口部を設ける工程と、
前記開口部内で前記パッド電極と接続され前記半導体基板の裏面に延びる配線を形成する工程と、
前記支持体を切削してダイシングを行う工程と、を含み、
前記ダイシングを行う工程の前に、前記支持体の裏面を覆う導電性薄膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記導電性薄膜は、スパッタ法によって成膜されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記導電性薄膜は、蒸着法によって成膜されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記導電性薄膜は、導電性材料を前記支持体の裏面に塗布する工程と、前記導電性材料を固化する工程によって成膜されることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、チップサイズパッケージの構造を有した半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、新たなパッケージ技術として、チップサイズパッケージ（Chip Size Package）が注目されている。チップサイズパッケージは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージである。
【０００３】
以下に、チップサイズパッケージの１つであるＢＧＡ型の半導体装置の構成例について説明する。図１０に示すように、半導体基板１１０の表面に電子デバイス１１０Ｄが形成されている。電子デバイス１１０Ｄを含む半導体基板１１０の表面は絶縁膜１１１に覆われ、裏面は絶縁膜１１５に覆われている。さらに、半導体基板１１０の表面には、接着剤層１１３を介して、ガラス等の絶縁体からなり半導体基板１１０よりも広い表面を有した支持体１１４が貼り合わされている。ここでは、半導体基板１１０と対向する側の面を支持体の表面として説明する。支持体１１４の側面の傾斜部１１４Ｓより内側には、電子デバイス１１０Ｄと接続されたパッド電極１１２が配置されている。また、支持体１１４の傾斜部１１４Ｓよりも内側には、絶縁膜１１１，１１５の開口部を通してパッド電極１１２と接続され、半導体基板１１０の裏面に延びる配線１１６が形成されている。支持体１１４の傾斜部１１４Ｓから半導体基板１１０の裏面に至る領域は保護膜１１８に覆われており、その保護膜１１８に設けられた開口部を通して配線１１６と接続されたバンプ電極１２０が形成されている。
【０００４】
この半導体装置を電子機器に組み込む際には、各バンプ電極１２０をプリント基板等の回路基板（不図示）上の配線パターン（不図示）に接続することで、電子デバイス１１０Ｄと、回路基板上に搭載された外部回路（不図示）とを電気的に接続している。
【０００５】
なお、ＢＧＡ型の半導体装置については、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１３０７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した半導体装置の支持体の裏面１１４Ｂは、絶縁体であるガラスが露出する面であることから、低い湿度環境のもとでは帯電し易くなっていた。この帯電を起因として、出荷形態に用いるエンボステープのカバーテープに半導体装置が貼り付いて、回路基板等への実装の歩留まりが低下していた。また、半導体装置に形成された電子デバイスの静電破壊や、半導体装置に埃や塵が付着することにより、半導体装置の歩留まりが低下していた。
【課題を解決するための手段】
【０００８】
本発明は上記課題に鑑みて為されたものであり、その主な特徴は以下の通りである。本発明の半導体装置は、電子デバイスが表面に形成された半導体基板と、その表面が半導体基板の表面に貼り合わされた絶縁体からなる支持体と、支持体の裏面を覆う導電性薄膜と、電子デバイスと接続されたパッド電極と、パッド電極と接続され前記半導体基板の裏面に延びる配線と、を備えることを特徴とする。
【０００９】
また、本発明の半導体装置の製造方法は、電子デバイス及びそのパッド電極が表面に形成された半導体基板を準備し、半導体基板の表面に、絶縁体からなる支持体の表面を貼り合わせる工程と、半導体基板にパッド電極を露出する開口部を設ける工程と、開口部内でパッド電極と接続され半導体基板の裏面に延びる配線を形成する工程と、支持体を切削してダイシングを行う工程と、を含み、ダイシングを行う工程の前に、支持体の裏面を覆う導電性薄膜を形成する工程を含むことを特徴とする。
【発明の効果】
【００１０】
本発明の半導体装置及びその製造方法によれば、支持体の露出する面に導電性薄膜が形成されているため、低い湿度環境のもとにおいても支持体への帯電が防止される。これにより、回路基板等への半導体装置の実装時に、エンボステープのカバーテープに半導体装置が貼り付くことはなくなるため、実装の歩留まりの低下を防ぐことができる。また、半導体装置に形成された電子デバイスの静電破壊や、半導体装置に埃や塵が付着することがなくなるため、半導体装置の歩留まりの低下を防ぐこときる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図２】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図３】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図４】本発明の実施形態による半導体装置及びその製造方法を示す平面図である。
【図５】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図６】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図７】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図８】本発明の実施形態による半導体装置及びその製造方法を示す断面図である。
【図９】本発明の実施形態による半導体装置及びその製造方法を示す斜視図である。
【図１０】従来例による半導体装置及びその製造方法を示す断面図である。
【発明を実施するための形態】
【００１２】
本発明の実施形態について図面を参照して説明する。図１乃至図３、図５乃至図９は、本実施形態による半導体装置及びその製造方法を示す断面図であり、図４（Ａ）及び図４（Ｂ）は、それぞれ、図３の工程における半導体基板１０を裏面からみた場合における開口部１０Ａの形成例を示す平面図である。
【００１３】
半導体装置は、トランジスタ等の電子デバイス１０Ｄが形成された半導体基板１０上に、ガラス等の絶縁体からなる支持体１４が貼り合されたチップサイズパッケージの構造を有したＢＧＡ型の半導体装置である。以下に、この半導体装置の製造方法について説明する。
【００１４】
最初に、図１に示すように、例えばシリコンからなる約１００〜７００μｍの厚さを有した半導体基板１０を準備する。半導体基板１０の表面には、ダイシングラインＤＬに囲まれる領域に電子デバイス１０Ｄが配置されている。
【００１５】
次に、半導体基板１０の表面に、電子デバイス１０Ｄを覆って、例えば約０．５〜１．５μｍの膜厚を有したＢＰＳＧ膜からなる絶縁膜１１を形成する。絶縁膜１１上には、電子デバイス１０Ｄと電気的に接続されたパッド電極１２を形成する。パッド電極１２は、例えば電子デバイス１０Ｄの両端近傍に形成されるが、これ以外の位置に形成されてもよい。以降の説明では、パッド電極１２は、電子デバイス１０Ｄの両端近傍に形成されるものとして説明する。
【００１６】
さらに、絶縁膜１１上には、パッド電極１２を覆って、シリコン窒化膜等からなる不図示のパッシベーション膜を形成する。
【００１７】
その後、図２に示すように、不図示のパッシベーション膜上に、有機樹脂等を含む接着剤の塗布により接着剤層１３を形成する。そして、接着剤層１３を介して、半導体基板１０の表面に対向して、例えばガラスからなる支持体１４を貼り合わせる。以降の説明では、半導体基板１０と対向する側の面を支持体１４の表面として説明する。支持体１４がガラスからなる場合、その厚さは、約２００μｍ〜５００μｍ、好ましくは約４００μｍである。
【００１８】
その後、必要に応じて、支持体１４と貼り合わされた半導体基板１０に対して裏面研削を行い、その厚さを、例えば１０μｍ〜１５０μｍに至るまで薄くする。
【００１９】
次に、図３に示すように、半導体基板１０の裏面から、半導体基板１０のダイシングラインＤＬ上、及びパッド電極１２上を含む領域をエッチングして除去する。これにより、図４（Ａ）に示すように、半導体基板１０に、ダイシングラインＤＬに沿ったストリート状の開口部１０Ａが形成され、その開口部１０Ａ内では絶縁膜１１が露出される。開口部１０Ａ内における半導体基板１０の側壁は、支持体１４に向かってテーパー状に形成されることが好ましい。これにより、後の工程において半導体基板１０及び支持体１４を覆って形成される各層の被覆性が向上する。
【００２０】
なお、開口部１０Ａは、ストリート状に限定されず、図４（Ｂ）に示すように、ダイシングラインＤＬに沿って、互いに離間する複数の独立した開口部として形成されてもよい。
【００２１】
次に、図５に示すように、半導体基板１０の裏面から開口部１０Ａ内を覆って絶縁膜１５を形成する。そして、絶縁膜１１，１５の一部をエッチングしてパッド電極１２の一部を露出させ、その露出したパッド電極１２と接続して半導体基板１０の裏面に延びる配線１６を、絶縁膜１５上に形成する。
【００２２】
その後、図６に示すように、不図示のダイシングブレード等による切削により、開口部１０Ａの内側を通るダイシングラインＤＬに沿って、半導体基板１０と対向する支持体１４の表面から、その表面に垂直な方向の途中に至る溝１７を形成する。図の例では、溝１７は、不図示のダイシングブレードにより切削されたものとして説明しているが、これ以外の方法、例えばエッチングやレーザー等による切削によって形成されてもよい。溝１７は、深くなるほど幅が狭くなる形状を有し、約２０μｍ〜１００μｍ、好ましくは約５０μｍの深さを有している。なお、この溝１７の形成は省略されてもよい。
【００２３】
次に、図７に示すように、溝１７を形成した後の工程として、半導体基板１０の裏面から開口部１０Ａ及び溝１７内を覆って、保護膜１８を形成する。その後、支持体１４の裏面、即ち半導体基板１０と対向する面とは反対側の露出する面を覆って、導電性薄膜１９を形成する。導電性薄膜１９は、例えば約１０〜１００ｎｍの膜厚を有している。この膜厚は、光の透過特性を損なわない範囲で、かつ、表面抵抗値が１０８Ω／□程度を確保するように設定されることが好ましい。光の透過特性を損なわない範囲であることが好ましい理由は、電子デバイス１０Ｄがホトダイオード等の受光デバイスである場合は光が導電性薄膜１９及び支持体１５を通して電子デバイス１０Ｄに到達することが必要だからである。また、表面抵抗値が１０８Ω／□程度を確保することが好ましい理由は、帯電防止効果を十分得るためである。
【００２４】
上記のような導電性薄膜１９は、導電性無機膜、又は樹脂と導電性物質との混合物からなる。樹脂と混合される導電性物質は、例えば酸化錫粒子であり、樹脂は、例えばポリエステルやポリオレフィンである。この場合、スピン塗布法、印刷法、ディスペンス法などによって、導電性物質と樹脂との混合物を支持体１４の裏面を覆うように塗布し、その後、この混合物を固化すればよい。このような導電性物質と樹脂との混合物の具体的な一例としては、ユニチカ株式会社の「エリーテル／アローベース  ＡＴシリーズ」が挙げられる。
【００２５】
また、導電性無機膜としては、例えば、酸化インジウム錫（Indium Tin Oxide）等が挙げられる。この場合、導電性薄膜１９は、上記膜厚となる条件のスパッタ法によって形成される。あるいは、導電性薄膜１９は蒸着法によって形成されてもよい。
【００２６】
次に、図８に示すように、配線１６の一部上の保護膜１８に開口部を設け、その開口部を通して配線１６と接続したバンプ電極２０を形成する。その後、図９に示すように、ダイシングラインＤＬに沿って、半導体基板１０から支持体１４に至る各層からなる積層体をダイシングして複数の半導体装置に分離する。
【００２７】
こうして完成した半導体装置によれば、支持体１４の裏面は導電性薄膜１９に覆われているため、低い湿度環境のもとにおいても、絶縁体である支持体１４への帯電が防止される。これにより、回路基板への半導体装置の実装時に、従来例のように、出荷形態に用いるエンボステープのカバーテープに半導体装置が貼り付くことはなくなるため、実装の歩留まりの低下を防ぐことができる。また、半導体装置に形成された電子デバイス１０Ｄの静電破壊や、半導体装置に埃や塵が付着することがなくなるため、半導体装置の歩留まりの低下を防ぐことができる。
【００２８】
さらに、この導電性薄膜１９の形成工程は、パッド電極１２や配線１６が露出されていない状態で行われるため、パッド電極１２や配線１６のコンタミネーションを避けることができる。また、この導電性薄膜１９の形成工程は、バンプ電極２０の形成前に行われるため、バンプ電極２０による凹凸による成膜精度の低下や工程の煩雑化を防ぐことができる。
【００２９】
また、半導体基板１０から支持体１４の側面に形成される傾斜部１４Ｓにかけて、半導体装置の各層の端部を覆うようにして保護膜１８が形成されているため、半導体装置の内部に水分が浸入することが抑止され、また、外部からの衝撃や接触によって、半導体装置の端部に、剥離等の損傷が生じることを抑止できる。
【００３０】
なお、本発明は上記実施形態に限定されず、その要旨を逸脱しない範囲で変更が可能なことは言うまでもない。
【００３１】
例えば、上記導電性薄膜１９の形成工程は、保護膜１８の形成後であってバンプ電極２０の形成前に行われていたが、本発明はこれに限定されない。即ち、本発明は、ダイシング前に行われるものであれば、上述のいずれかの工程で行われてもよい。ただし、２つの絶縁膜１１，１５が除去されてパッド電極１２が露出された状態、あるいは配線１６が露出された状態では、それらの露出された面にコンタミネーションが生じる恐れがある。
【００３２】
あるいは、導電性薄膜１９は、半導体基板１０に貼り合わされる前の支持体１４に形成され、その支持体１４が半導体基板１０に貼り合わされてもよい。
【００３３】
また、上記実施形態では、支持体１４はガラスからなるものとしたが、本発明はこれに限定されない。即ち、本発明は、ガラス以外の絶縁体、例えばセラミックが支持体１４として用いられた場合についても適用される。
【００３４】
また、上記実施形態では、電子デバイス１０Ｄが形成される半導体基板１０はシリコンからなるものとしたが、本発明はこれに限定さない。即ち、本発明は、電子デバイス１０Ｄが形成される半導体基板として、シリコン以外の半導体、例えばガリウム及びヒ素を含む化合物半導体からなる半導体基板を用いた場合についても適用される。
【００３５】
また、上記実施形態は、チップサイズパッケージの構造を有したＢＧＡ型の半導体装置であるものとしたが、本発明はこれに限定されない。即ち、本発明は、ＢＧＡ型以外のチップサイズパッケージ、例えばバンプ電極２０が形成されない構造を有した半導体装置にも適用することが可能である。
【００３６】
また、上記実施形態は、配線１６が半導体基板１０の側面から裏面に延びる構造を有しているが、本発明は、半導体基板１０の表面から裏面に到達する貫通孔を設け、この貫通孔を通して半導体基板１０の表面に形成されたパッド電極に接続する配線を形成した構造にも同様に適用することができる。
【符号の説明】
【００３７】
１０，１１０  半導体基板          １０Ｄ，１１０Ｄ  電子デバイス
１０Ａ，１１０Ａ  開口部          １１，１５，１１１，１１５  絶縁膜
１２，１１２  パッド電極          １３，１１３    接着剤層
１４，１１４  支持体              １４Ｓ，１１４Ｓ  傾斜部
１６，１１６  配線                １７，１１７  溝
１８，１１８  保護膜              １９  導電性薄膜
２０，１２０  バンプ電極          ＤＬ  ダイシングライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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