(57)【要約】【課題】セル間干渉によるしきい値電圧のシフトの影響を受けない読み出しを行うに際して、読み出しの平均的時間を短縮すると共に、メモリセルへ加わるストレスを低減する。【解決手段】電気的書き換え可能な電荷蓄積層（たとえば浮遊ゲート）を有するメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイに対してページ単位でデータの書き込み及び読み出しを行うデータ書き込み／読み出し回路と、前記データ書き込み／読み出し回路による前記メモリセルアレイに対するデータ書き込み状態を示す書込状態情報を記憶する不揮発性の書込状態情報記憶手段と、前記データ書き込み／読み出し回路によって読み出そうとしているページを示すアクセスページアドレスと前記書込状態情報記憶手段に記憶された書込状態情報とに基づいて前記データ書き込み／読み出し回路を制御する制御回路とを備えた。【選択図】図６
2010040109.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な電荷蓄積層を有するメモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに対してページ単位でデータの書き込み及び読み出しを行うデータ書き込み／読み出し回路と、
前記データ書き込み／読み出し回路による前記メモリセルアレイに対するデータ書き込み状態を示す書込状態情報を記憶する不揮発性の書込状態情報記憶手段と、
前記データ書き込み／読み出し回路によって読み出そうとしているページを示すアクセスページアドレスと前記書込状態情報記憶手段に記憶された書込状態情報とに基づいて前記データ書き込み／読み出し回路を制御する制御回路と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記アクセスページアドレスによって特定されるアクセスページが消去状態であるかどうかを前記書込状態情報によって識別し、消去状態であるときには、前記メモリセルアレイに対してアクセスを行うことなくデータ“１”を読み出しデータとして出力するように前記データ書き込み／読み出し回路を制御する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記書込状態情報は、前記データ書き込み／読み出し回路により最後にデータが書き込まれたラストページのアドレスを示すラストページアドレスを含み、
前記制御回路は、前記アクセスページアドレスによって特定されるアクセスページが消去状態であるかどうかを前記書込状態によって識別し、消去状態で無いときには、前記アクセスページのデータ書込状態を前記ラストページアドレスによって推定し、推定された前記アクセスページのデータ書込状態に基づいて前記データ書き込み／読み出し回路の読み出し電圧を決定する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記アクセスページに最下位ページの書き込みがなされ、前記アクセスページに隣接するページに最下位ページよりも上位のページの書き込みがなされていない場合には、前記アクセスページをそのまま読み出すように前記データ書き込み／読み出し回路を制御する
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記アクセスページ及び前記アクセスページの前後に隣接するページにそれそれぞれ最上位ページが書き込まれている場合には、前記アクセスページよりも後に書き込みがなされた隣接する最上位ページを先行読み出しし、その読み出し結果に基づいて前記アクセスページを読み出すように前記データ書き込み／読み出し回路を制御する
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置に係り、特に微細化したセルを持つフラッシュメモリに適したデータ読み出し方法を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
現在知られているＥＥＰＲＯＭの多くは、電荷蓄積層（たとえば浮遊ゲート）に電荷を蓄積するタイプのメモリセルを用いている。その１つであるＮＡＮＤ型フラッシュメモリにおいては、書き込み動作と消去動作の両方にＦＮトンネル電流を用いたデータ書き換えが行われる。近年では、一つのメモリセルに２ビット以上のデータを記憶する多値記憶技術が導入され、物理的に同じセルサイズで記憶容量を２倍以上に増やすことも可能になってきている。
【０００３】
しかし、ＮＡＮＤ型フラッシュメモリの微細化が進み、メモリセルが高密度化されると、メモリセル間の距離が小さくなり、隣接するセル間の干渉が強くなる。これは、セルアレイの横方向のスケーリングによる縮小に比べて、縦方向のスケーリングが難しいためである。
【０００４】
より具体的に説明すると、メモリセルの浮遊ゲートは、その上の制御ゲート（ワード線）及び直下の基板（チャネル）との間でそれぞれ容量結合されている。セルが微細化されると、１つのメモリセルの浮遊ゲートとこれに隣接するメモリセルの浮遊ゲートとの間の容量が、浮遊ゲートと制御ゲート及び基板との間の容量に対して相対的に増大する。この隣接セルの浮遊ゲート間の容量に基づくセル間干渉は、既にデータが書き込まれたメモリセルのしきい値を後にデータを書き込むメモリセルのしきい値変動によってシフトさせるという影響を与える。その結果、しきい値分布が拡大し、データ読み出しの信頼性が低下する。
【０００５】
データ読み出しの信頼性を向上させるためには、しきい値分布ができるだけ狭くなるように書き込みを行えばよい。しかしこの場合、細かなベリファイ動作を必要とするため、書き込み時間が増加するという問題がある。また、各データのしきい値を上げることによりしきい値分布間のマージンを拡大することも考えられるが、この場合には最も高いしきい値分布が高電圧側に引き上げられるので、非選択メモリセルのパス電圧Ｖｐａｓｓや読み出し電圧Ｖｒｅａｄを増加させる必要があり、メモリセルに対するストレスが増加するという問題がある。
【０００６】
そこで、多値データの書き込みの際に、最初のページの書き込みについてはしきい値分布の拡大を許容すると共に最後のページの書き込みでしきい値分布を狭く規定するように書き込みを行うデータ書き込み方式も提案されている（特許文献１）。
【０００７】
一方、このようなセル間干渉によるしきい値電圧のシフトの影響を、メモリセルからの読み出し動作において補償する方法として、ＤＬＡ（Direct Look Ahead）方式の不揮発性半導体記憶装置も提案されている（特許文献２）。この方式は、メモリセルの読み出しの際に、読み出しに先立って、そのメモリセルの後に書き込みが行われた隣接メモリセルのデータを予め読み出し、その読み出し結果に応じて現在読み出そうとしているメモリセルの読み出し条件を決定し、読み出そうとしているメモリセルのしきい値を補正するようにしたものである。
【０００８】
しかし、ＤＬＡ方式の不揮発性半導体記憶装置では、１つのメモリセルの読み出しのために複数のメモリセルの読み出しが必要となるため、全体的な読み出し時間が増大する。また、メモリセルにパス電圧Ｖｐａｓｓや読み出し電圧Ｖｒｅａｄが印加される頻度が増えるため、メモリセルに加わるストレスが増加するという問題がある。
【特許文献１】特開２００５−２４３２０５号公報
【特許文献２】特開２００４−３２６８６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は、セル間干渉によるしきい値電圧のシフトの影響を受けない読み出しを行うに際して、読み出しの平均的時間を短縮すると共に、メモリセルへ加わるストレスを低減した不揮発性半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
この発明による不揮発性半導体記憶装置は、電気的書き換え可能な電荷蓄積層（たとえば浮遊ゲート）を有するメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイに対してページ単位でデータの書き込み及び読み出しを行うデータ書き込み／読み出し回路と、前記データ書き込み／読み出し回路による前記メモリセルアレイに対するデータ書き込み状態を示す書込状態情報を記憶する不揮発性の書込状態情報記憶手段と、前記データ書き込み／読み出し回路によって読み出そうとしているページを示すアクセスページアドレスと前記書込状態情報記憶手段に記憶された書込状態情報とに基づいて前記データ書き込み／読み出し回路を制御する制御回路とを備えたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、セル間干渉によるしきい値電圧のシフトの影響を受けない読み出しを行うに際して、読み出しの平均的時間を短縮すると共に、メモリセルへ加わるストレスを低減することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１３】
［第１の実施形態］
図１は、本発明の第１の実施形態によるＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。このＮＡＮＤ型フラッシュメモリは、ＮＡＮＤチップ１０、このＮＡＮＤチップ１０を制御するコントローラ１１及びＮＡＮＤチップ１０の書込状態情報を記憶するＲＯＭヒューズ１２を備えて構成されている。
【００１４】
ＮＡＮＤチップ１０を構成するメモリセルアレイ１は、後に説明するように、複数の浮遊ゲート型メモリセルＭＣをマトリクス配列して構成される。ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、ページバッファ３及び高電圧発生回路８は、メモリセルアレイ１に対してページ単位でデータの書き込み及び読み出しを行うデータ書き込み／読み出し回路を構成する。ロウデコーダ／ワード線ドライバ２ａは、メモリセルアレイ１のワード線及び選択ゲート線を駆動する。ページバッファ３は、１ページ分のセンスアンプ回路とデータ保持回路を備えて、メモリセルアレイ１のページ単位のデータ読み出し及び書き込みを行う。
【００１５】
ページバッファ３の１ページ分の読み出しデータは、カラムデコーダ２ｂにより順次カラム選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ２ｂにより選択されてページバッファ３にロードされる。ページバッファ３には１ページ分の書き込みデータがロードされる。ロウ及びカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ２ａ及びカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、消去動作では、消去ブロックアドレスを保持し、書き込みや読み出し動作ではページアドレスを保持する。カラムアドレスレジスタ５ｂには、書き込み動作開始前の書き込みデータロードのための先頭カラムアドレスや、読み出し動作のための先頭カラムアドレスが入力される。書き込みイネーブル／ＷＥや読み出しイネーブル／ＲＥが、所定の条件でトグルされるまで、カラムアドレスレジスタ５ｂは入力されたカラムアドレスを保持する。
【００１６】
ロジック制御回路６は、チップイネーブル信号／ＣＥ、コマンドイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ等の制御信号に基づいて、コマンドやアドレスの入力、データの入出力を制御する。読み出し動作や書き込み動作はコマンドで実行される。コマンドを受けて、シーケンス制御回路７は、読み出し動作や、書き込み或いは消去のシーケンス制御を行う。高電圧発生回路８は、制御回路７により制御されて、種々の動作に必要な所定の電圧を発生する。
【００１７】
コントローラ１１は、ＮＡＮＤチップ１０の現在の書込状態に適した条件でデータの書き込み及び読み出しの制御を実行する。なお、後述する読み出し制御の一部をＮＡＮＤチップ１０側で行うようにしても良いことは言うまでもない。
【００１８】
ＲＯＭヒューズ１２は、コントローラ１１での制御に必要なＮＡＮＤチップ１０の書込状態を示す種々の書込状態情報Ｂ，Ｃ及びＬ（これらの詳細については後述する。）を不揮発状態で記憶する書込状態情報記憶手段である。
【００１９】
図２は、セルアレイ１の具体的構成を示す。この例では、６４個の直列接続されたメモリセルＭＣ０−ＭＣ６３とその両端に接続された選択ゲートトランジスタＳ１，Ｓ２により、ＮＡＮＤセルユニット４が構成されている。選択ゲートトランジスタＳ１のソースは、共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインはビット線ＢＬ（ＢＬ０−ＢＬｉ−１）に接続される。メモリセルＭＣ０−ＭＣ６３の制御ゲートはそれぞれワード線ＷＬ（ＷＬ０−ＷＬ６３）に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートは、選択ゲート線ＳＧＳ，ＳＧＤに接続される。
【００２０】
一つのワード線に沿う複数のメモリセルの範囲が、一括したデータ読み出し及びデータ書き込みの単位となるページになる。また、ワード線方向に並ぶ複数のＮＡＮＤセルユニットの範囲が、データ一括消去の単位となるセルブロックＢＬＫを構成する。図２では、ビット線ＢＬ方向にビット線ＢＬを共有する複数のセルブロックＢＬＫ０−ＢＬＫｍ−１を配列して、セルアレイ１が構成されている。
ワード線ＷＬ及び選択ゲート線ＳＧＳ，ＳＧＤは、ロウデコーダ２ａにより駆動される。各ビット線ＢＬは、ページバッファ３のセンスアンプ回路ＳＡ（ＳＡ０−ＳＡｉ−１）に接続されている。
【００２１】
次にこのように構成された本実施形態の動作について説明する。
【００２２】
なお、以後の説明において、「ページ」とは、異なる３つの意味を有するので注意を要する。
【００２３】
第１は、１つのワード線に沿う一括したデータアクセス単位としての「ページ」であり、この場合、ワード線につながる全メモリセルを一括アクセスする場合（ＡＢＬ）と、一つおきにアクセスする場合（Conventional）がある。前者の場合、ワード線の番号が偶数か奇数かにより「偶数ページ」、「奇数ページ」と呼ぶことがある。後者の場合、同一のワード線につながる複数のメモリセルが「偶数ページ」と「奇数ページ」とに分かれる。
【００２４】
第２は、１つのメモリセルに多値データを記憶する場合の記憶データの階層を示す「ページ」で、この場合、Ｌ（Lower）ページ、Ｍ（Middle）ページ、Ｕ（Upper）ページ等と呼ぶ。
【００２５】
第３は、データアクセス単位と記憶データの階層を考慮したアクセス順序を特定するための「ページ」であり、例えば６４本のワード線に対してＡＢＬ２値データ記憶の場合、１２８ページが割り振られ、ＡＢＬ３値データの場合１９２ページが割り振られる。後述するラストページアドレスＬ、アクセスページアドレスＰは、この第３のページを単位とするアドレスである。
【００２６】
第１の実施形態では、センスアンプ回路ＳＡとして、ＡＢＬ（All Bit Line）型のセンスアンプを使用する。ＡＢＬ型とは、図３に示すように、センス動作の間中ビット線ＢＬｉに電流を流し続けることにより、ビット線電位を常に一定の電位に固定することで、ビット線ＢＬｉの振幅を無くし、隣接ビット間での容量結合ノイズの発生を防止して隣接ビット線の同時読み出しを可能にするものである。
【００２７】
また、第１の実施形態では、１つのメモリセルＭＣに２ビットのデータ（Ｄ２）を記憶する。図４に、２ビットのデータの書き込みを、Ｌページの書き込みとＵページの書き込みの２回の書き込みで実行する際の各メモリセルＭＣのしきい値分布を示す。ブロック消去によってブロック内の全てのメモリセルＭＣのしきい値は、最も低い“ＥＲ（消去）”レベルとなる。その後、Ｌページの書き込みでは、Ｌページデータ“０”のメモリセルに対してしきい値を“ＬＭ”レベルに引き上げる書き込みがなされる。このしきい値“ＬＭ”レベルは、後に書き込み動作が行われる隣接メモリセルの影響を受けて変動し、しきい値分布幅が広がる。しかし、次のＵページの書き込みでは、Ｕページデータに応じでしきい値分布を更に移動させることにより、データ“１１”，“０１”，“００”，“１０”にそれぞれ対応する４つの狭いしきい値分布“ＥＲ”，“ＭＡ”，“ＭＢ”，“ＭＣ”を生成する。この場合、最も低い消去レベル“ＥＲ”は移動せず、次に低い“ＭＡ”レベルは消去レベル“ＥＲ”からシフトし、高い方のしきい値分布“ＭＢ”，“ＭＣ”は、高い方のしきい値分布“ＬＭ”からシフトする。
【００２８】
図５は、このような書き込み動作におけるページアクセス順序を示している。Ｌページの書き込みとＵページの書き込みをそれぞれ異なるページアドレスとし、ワード線ＷＬ０〜ＷＬ６３につながる各メモリセルに２ビットのデータを書き込むのに必要な０〜１２７のページアドレスは、例えば図示のように割り当てられる。すなわち、あるワード線ＷＬｋのメモリセルにＬページを書き込んだら、一つ前のワード線ＷＬｋ−１のメモリセルに戻ってＵページを書き込んだ後、二つ進んでＬページを書き込むという動作を繰り返す。これにより、Ｕページが書き込まれたセルが、後に書き込みが行われる隣接メモリセルの書き込み動作によって受けるしきい値変動の影響を最小限に抑えることができる。
【００２９】
この書き込みによる書込状態情報として下記のＢ，Ｃ及びＬのパラメータがＲＯＭヒューズ１２に記憶される。
【００３０】
Ｂ：最後に書き込んだセルの書込状態（２ビット）
１１：書こうとしたが書かれなかった
１０：書いたが電源断等で中断
０１：書いたが不十分
００：正常に書き込みがなされた
Ｃ：ブロックの消去／書き込み状態（１ビット）
１：消去直後で何もデータが書かれていないブロック
０：何らかのデータが書き込まれているブロック
Ｌ：ラストページアドレス（最後に書き込み処理したページのアドレス）
【００３１】
なお、これらの書込状態情報は、メモリセルアレイ１を構成するメモリブロックＢＬＫ毎に記憶される。書き込みのタイミングは、任意であるが、例えば該当ブロックが消去された場合、後天性の不良ブロックになった場合、新たに書き込みが行われた場合等に書き込むようにすれば良い。また、書き込みに際して、コントローラ１１内で情報Ｌを書き換え、ユーザがアクセスしない期間に、バックグラウンドジョブでコントローラ１１からＲＯＭヒューズ１２等に書き込むことも考えられる。
【００３２】
次に、読み出し動作について説明する。
【００３３】
図６は、コントローラ１１における読み出し動作を示すフローチャートである。
【００３４】
まず、アクセスページアドレスの入力コマンドが与えられると（Ｓ１）、書込状態情報Ｂ，Ｃ及びＬが読み出され（Ｓ２）、続いてアクセスページアドレスＰが入力される（Ｓ３）。そして、読み出し実行コマンドが実行される（Ｓ４）。
【００３５】
読み出し動作では、まず、パラメータＣが“１”と等しいかが判断される（Ｓ５）。Ｃ＝１の場合、読み出そうとしているページを含むブロックは、消去直後で何もデータが書かれていないので、セルアクセスを行うことなく、全データ“１”を読み出しデータとして出力し（Ｓ８）、読み出し処理を終了する。
【００３６】
ステップＳ５でＣ＝０の場合、Ｂが“１１”であるかどうかを判定し（Ｓ６）、Ｂ＝１１であれば、ラストページアドレスＬを１だけ減算する（Ｓ９）。これは、ラストページアドレスＬが更新された後の書込動作でデータが何も書き込まれなかったため、ラストページアドレスＬを一つ前に戻すためである。もしステップＳ６でＢが１１以外であると判定された場合には、ラストページアドレスＬはそのままにして次のステップＳ７に進む。
【００３７】
ステップＳ７では、アクセスページアドレスＰとラストページアドレスＬとを比較する。もしアクセスページアドレスＰがラストページアドレスＬよりも大きいとすると、読み出そうとしているメモリセルにはまだデータが書き込まれていないと考えられるので、この場合もセルアクセスを行うことなく、全データ“１”を読み出しデータとして出力し（Ｓ８）、読み出し処理を終了する。
【００３８】
一方、ステップＳ７でアクセスページアドレスＰがラストページアドレスＬ以下であった場合には、既にデータが書き込まれているページをアクセスすることになるので、書込状態に応じたアクセスが必要になる。
【００３９】
ここでは、スキームＡ〜スキームＤ（Ｓ１０〜Ｓ１３）までの４段階の処理を経て書込状態に応じたアクセスを実行する。スキームＡ（Ｓ１０）は、ラストページアドレスＬから各ワード線ＷＬに接続されたメモリセルＭＣのデータ書込状態を推定する処理である。スキームＢ（Ｓ１１）は、推定された書込状態に応じて各ワード線ＷＬに印加する読み出し電圧Ｖｒｅａｄのレベルを決定する処理である。スキームＣ（Ｓ１２）は、アクセスページアドレスＰからアクセスするワード線ＷＬ（ｉ）及びそれがＬページであるかＵページであるかを求める処理である。スキームＤ（Ｓ１３）は、アクセスページアドレスＰとラストページアドレスＬとの差に応じて隣接メモリセルの先行読み出しを行うかどうか、及び読み出し電圧Ｖｒｅａｄを決定する処理である。
【００４０】
以下、これらスキームＡ〜Ｄの具体的処理について説明する。
【００４１】
［スキームＡ］
まず、スキームＡでは、ラストページアドレスＬから各ワード線ＷＬｉ直下のページの書込状態を推定する（Ｓ１０）。この書込状態は、図５に示した書き込み順序に依存している。図７は、図５の書き込み順序に基づく書込状態の推定パターンを示す図である。ここで網掛け部分は、最後にアクセスされたワード線ＷＬｉを示している。例えばラストページアドレスＬが“１”の場合、ワード線ＷＬ０，ＷＬ１のＬページに書き込みがなされ、ワード線ＷＬ２〜ＷＬ６３は消去状態であり、最終書き込みページがワード線ＷＬ１に接続されたＬページであることを示している。また、例えばラストページアドレスＬが“６”の場合、ワード線ＷＬ０〜ＷＬ２のＵページ及びワード線ＷＬ３のＬページに書き込みがなされ、ワード線ＷＬ４〜ＷＬ６３は消去状態であり、最終書き込みページがワード線ＷＬ２に接続されたＵページであることを示している。以上のパターンに着目すると、ラストページアドレスＬ＝０及び１２７を除き、奇数ページでは“ＬＬ”、偶数ページでは “ＵＬ”のパターンの左側に“Ｕ”及び／又は右側に“Ｅ”が付加されたパターンとなっており、これを一般化すると、図８に示すように４パターンとなるので、２ビットの情報“ｉｎｆｏ”によって各ワード線ＷＬの書込状態が推定できる。
【００４２】
［スキームＢ］
次に、スキームＢでは、各ワード線ＷＬｉに与える読み出し電圧Ｖｒｅａｄを決定する（Ｓ１１）。すなわち、図４のしきい値パターンからも分かるように、各メモリセルの書込状態に対して、読み出し時にオン状態を与える読み出し電圧Ｖｒｅａｄは、 “ＥＲ”状態ではＶｒｅａｄＥ、Ｌページ書込状態ではＶｒｅａｄＬ、Ｕページ書込状態ではＶｒｅａｄＵとなり、ＶｒｅａｄＥ≦ＶｒｅａｄＬ≦ＶｒｅａｄＵの関係で設定される。このため、全ての非選択ページのワード線にＶｒｅａｄＵが印加される場合に比べて、メモリセルに対するストレスが格段に軽減される。なお、具体的処理としては、ラストページアドレスＬからワード線位置及びＥ，Ｌ，Ｕの各データレベルを算出するのは、コントローラ１１で行い、コントローラ１１から図８に示す“ｉｎｆｏ”ビットをＮＡＮＤチップ１０に出力し、ＮＡＮＤチップ１０側で“ｉｎｆｏ”ビットに応じて各ワード線ＷＬｉに読み出し電圧ＶｒｅａｄＥ，ＶｒｅａｄＬ及びＶｒｅａｄＵを与えるようにすることが、回路規模、処理速度の観点からは望ましい。
【００４３】
［スキームＣ］
次に、スキームＣでは、アクセスページアドレスＰに対応したワード線ＷＬｉとＬ／Ｕの何れのページのアクセスであるかを決定する（Ｓ１２）。この処理は、図５に示したページアドレスからワード線の番号とＬ／Ｕページのいずれかを特定する処理となる。図９は、この処理を示すフローチャートである。まず、アクセスページアドレスＰを変数Ｘに代入する（Ｓ２１）。Ｘが“０”であれば（Ｓ２２）、ワード線ＷＬ０のＬページを読み出すページとする（Ｓ２３）。また、Ｘが“１２７”であれば（Ｓ２４）、ワード線ＷＬ６３のＵページを読み出すページとする（Ｓ２５）。Ｘが“０”及び“１２７”以外の場合には、Ｘを２で割った余りが“１”（すなわちＸが奇数）であれば（Ｓ２６）、Ｘ＝（Ｘ＋１）／２で示される番号のワード線ＷＬ（Ｘ）のＬページを読み出しページとする（Ｓ２７）。また、Ｘを２で割った余りが“０”（すなわちＸが偶数）であれば（Ｓ２６）、Ｘ＝Ｘ／２−１で示される番号のワード線ＷＬ（Ｘ）のＵページを読み出しページとする（Ｓ２８）。
【００４４】
［スキームＤ］
次に、スキームＤでは、アクセスページアドレスＰとラストページアドレスＬとの差に応じて隣接メモリセルの先行読み出しを行うかどうか、及び読み出し電圧Ｖｒｅａｄを決定する（Ｓ１３）。図１０Ａ〜図１０Ｆは、スキームＤを説明するための図である。
【００４５】
図１０Ａは、ワード線ＷＬｋのＬページを読み出す場合を示している。図１０Ａの左欄のＰ−１，Ｐ，Ｐ＋１，…と記載された部分は、ラストページアドレスＬがＰ−１であるか、Ｐであるか、Ｐ＋１であるか、…を示すもので、ＬがＰであるということは、アクセスページがラストページと一致していることを示している。又、表中の網掛け部分は、最後に書き込みがなされたページを示している。表中の記号のうち“ｗ／ｏ”は“without”の略である。また、“ＤＬＡ”は、Direct Look Aheadの略で、隣接セルデータの先行読み出し処理を示す。“ｗ／ｏ  ＤＬＡ”はＤＬＡ不要の意味であり、“ＤＬＡ”はＤＬＡを実行することを意味する。また、“★１”は、隣接セルの影響はあるが、ＤＬＡを実行しなくても特に大きな問題とはならないということを意味している。
【００４６】
例えばラストページアドレスＬがアクセスページアドレスＰと一致している場合、読み出そうとしているワード線ＷＬｋは、最後に書き込みがなされたＬページであり、この場合には、隣接セルからの影響を受けていないので、ＤＬＡを行うことなく図４におけるＬＭＲをワード線ＷＬｋに与えてデータを読み出す。一方、ラストページアドレスＬがＰ＋１又はＰ＋２である場合には、ワード線ＷＬｋ−１のＵページ書き込みによりワード線ＷＬｋのＬページのしきい値が影響を受けている。しかし、この場合には、Ｌページの読み出しであるため、それ程大きな問題とはならない。★１を付しているのは、このような意味を有している。これに対し、ラストページアドレスＬがＰ＋５以上である場合には、ワード線ＷＬｋ＋１のＵページ書き込みによりワード線ＷＬｋのＵページのしきい値が影響を受けている。この場合には、読み出し時にＤＬＡによる処理が必要になる。なお、Ｌページを読むためのワード線ＷＬｋに与える読み出しレベルは、Ｌページまでの書き込みが終了している場合には、図４のＬＭＲに設定し、Ｕページまでの書き込みが終了している場合には、図４のＭＢＲに設定する。
【００４７】
図１０Ｂは、ワード線ＷＬｋのＵページを読み出す場合を示している。この場合にも、ラストページアドレスＬがアクセスページアドレスＰと等しい場合には、読み出そうとしているワード線ＷＬｋのページがＵページ書き込み直後であるため、ＤＬＡは行うことなく読み出し処理が実行される。一方、ラストページアドレスＬがＰ＋２である場合には、最後に書き込まれたワード線ＷＬｋ＋１のＵページが読み出そうとしているワード線ＷＬｋのＵページに影響を与えている。この場合には、ＤＬＡを実行する。
【００４８】
図１０Ｃ〜図１０Ｆは、端のワード線のデータを読み出す際の処理を示す表で、図１０Ｃはワード線ＷＬ６２のＬページ読み出し、図１０Ｄはワード線ＷＬ６３のＬページ読み出し、図１０Ｅはワード線ＷＬ６２のＵページ読み出し、図１０Ｆはワード線ＷＬ６３のＵページ読み出しをそれぞれ示している。内容については、上述と同様のため、詳しい説明は割愛する。
【００４９】
以上のように、本実施形態によれば、メモリセルアレイ１のラストページアドレスＬ等の書込状態情報をＲＯＭヒューズ１２に記憶しておくことにより、データ読み出し時に、アクセスページアドレスＰから読み出すページの書き込み状況を把握し、明らかな消去状態であればアクセスを行わずにデータ“１”を読み出し、隣接セルの影響を受けていないと推定される場合には、通常の読み出しを行い、隣接セルの影響を受けていると推定される場合には、ＤＬＡを実行することにより、全てＤＬＡを行う場合よりもアクセスの平均時間を短縮することができる。また、ワード線に加えられる読み出し電圧も必要最小限度の大きさで、印加する回数も必要最小限度で良いため、メモリセルに加わるストレスも減少させることができる。
【００５０】
［第２の実施形態］
第２の実施形態では、センスアンプ回路ＳＡとして、通常（conventional）型のセンスアンプを使用する。通常型とは、図１１に示すように、ビット線ＢＬを１つおきにセンスアンプに接続し、センスアンプに接続されていないビット線は接地電位に固定することにより、隣接ビット線からの影響によるノイズの発生を防止するものである。この場合、書き込み及び読み出しは、偶数（even）ページと奇数（odd）ページとで交互に実行される。
【００５１】
他の構成については、第１の実施形態と同様であるため詳しい説明は割愛する。
【００５２】
図１２は、データ書き込み動作におけるページアクセス順序を示している。Ｌページの偶数ページ及び奇数ページ並びにＵページの偶数ページ及び奇数ページの書き込みをそれぞれ異なるページアドレスとし、ワード線ＷＬ０〜ＷＬ６３につながる各メモリセルに２ビットのデータを書き込むのに必要な０〜２５５のページアドレスは、例えば図示のように割り当てられる。すなわち、あるページにＬページの偶数ページのデータを書き込んだら、同じＬページの奇数ページを書き込み、続いて一つ前のＵページの偶数ページ、奇数ページの順で書き込みを行った後、二つ進んでＬページの偶数ページを書き込むという動作を繰り返す。これにより、Ｕページが書き込まれたセルが、後に書き込みが行われる隣接メモリセルの書き込み動作によって受けるしきい値変動の影響を最小限に抑えることができる。
【００５３】
次に読み出し動作について説明する。
【００５４】
なお、本実施形態における読み出し動作は、第１の実施形態におけるスキームＡ，Ｃ及びＤのみ異なっているので、その部分のみ説明し、他の処理の説明は割愛する。
【００５５】
［スキームＡ］
スキームＡでは、ラストページアドレスＬから各ページの書き込み状態を推定する。本実施形態では、ページアドレスが、偶数ページ分と奇数ページ分必要であり、第１の実施形態におけるページアドレスの２倍となる。図１３は、図１２の書き込み順序に基づく書込状態の推定パターンを示す図である。ここで網掛け部分は、最後にアクセスされたワード線ＷＬｉを示している。例えばラストページアドレスＬが偶数ページ“２”又は奇数ページ“３”の場合、ワード線ＷＬ０，ＷＬ１のＬページに書き込みがなされ、ワード線ＷＬ２〜ＷＬ６３は消去状態であり、最終書き込みページがワード線ＷＬ１に接続されたＬページであることを示している。また、例えばラストページアドレスＬが偶数ページ“１２”又は奇数ページ“１３”の場合、ワード線ＷＬ０〜ＷＬ２のＵページ及びワード線ＷＬ３のＬページに書き込みがなされ、ワード線ＷＬ４〜ＷＬ６３は消去状態であり、最終書き込みページがワード線ＷＬ２に接続されたＵページであることを示している。以上のパターンに着目すると、ラストページアドレスＬ＝０，１，２５４及び２５５を除き、奇数ページでは“ＬＬ”、偶数ページでは “ＵＬ”のパターンの左側に“Ｕ”及び／又は右側に“Ｅ”が付加されたパターンとなっており、これを一般化すると、図１４に示すように４パターンとなるので、２ビットの情報“ｉｎｆｏ”によって各ワード線ＷＬの書込状態が推定できる。
【００５６】
［スキームＣ］
スキームＣでは、アクセスページアドレスＰに対応したワード線ＷＬｉとＬ／Ｕの何れのページのアクセスであるかを決定する。この処理は、図１２に示したページアドレスからワード線の番号とＬ／Ｕページのいずれかを特定する処理となる。図１５は、この処理を示すフローチャートである。まず、アクセスページアドレスＰを変数Ｘに代入する（Ｓ３１）。次にＸを２で割った余りが“１”であるかどうかを判定し（Ｓ３２）、余りが“１”であれば奇数ページであるとしてＸを１だけ減算し（Ｓ３３）、余りが“０”であれば偶数ページとしてそのままとする（Ｓ３５）。次に、Ｘが“０”であれば（Ｓ３５）、ワード線ＷＬ０のＬページを読み出すページとする（Ｓ３６）。また、Ｘが“２５４”であれば（Ｓ３７）、ワード線ＷＬ６３のＵページを読み出すページとする（Ｓ３８）。Ｘが“０”及び“２５４”以外の場合には、Ｘを１／２にし（Ｓ３９）、Ｘが奇数であれば（Ｓ４０）、Ｘ＝（Ｘ＋１）／２で示される番号のワード線ＷＬ（Ｘ）のＬページを読み出しページとする（Ｓ４１）。また、Ｘが偶数であれば（Ｓ４０）、Ｘ＝Ｘ／２−１で示される番号のワード線ＷＬ（Ｘ）のＵページを読み出しページとする（Ｓ４２）。
【００５７】
［スキームＤ］
次に、スキームＤでは、アクセスページアドレスＰとラストページアドレスＬとの差に応じて隣接メモリセルの先行読み出しを行うかどうか、及び読み出し電圧Ｖｒｅａｄを決定する。この処理は、第１の実施形態における図１０Ａ〜図１０Ｆの各表の左欄のＰに２Ｐ（偶数ページ）又は２Ｐ＋１（奇数ページ）を代入した表に従う他は、第１の実施形態と同様である。
【００５８】
［第３の実施形態］
第３の実施形態では、センスアンプ回路ＳＡとして、第１の実施形態と同様にＡＢＬ型センスアンプを使用するが、１つのメモリセルＭＣに３ビットのデータ（Ｄ３）を記憶する点が第１の実施形態とは異なる。図１６に、３ビットのデータの書き込みを、Ｌ（Lower）ページの書き込み、Ｍ（Middle）ページの書き込み、及びＵ（Upper）ページの書き込みの３回の書き込みで実行する際の各メモリセルＭＣのしきい値分布を示す。ブロック消去によってブロック内の全てのメモリセルＭＣのしきい値は、最も低い“ＥＲ（消去）”レベルとなる。その後、Ｌページの書き込みでは、Ｌページデータ“０”のメモリセルに対してしきい値を“ＬＭ”レベルに引き上げる書き込みがなされる。また、Ｍページの書き込みでは、これら２つのしきい値分布“ＥＲ”，“ＬＭ”からデータ“１１”，“０１”，“００”，“１０”にそれぞれ対応する４つのしきい値分布“ＥＲ”，“ＭＡ”，“ＭＢ”，“ＭＣ”を生成する。更に、Ｕページの書き込みでは、これら４つのしきい値分布“ＥＲ”，“ＭＡ”，“ＭＢ”，“ＭＣ”からデータ“１１１”， “０１１”， “００１”， “１０１”， “１００”， “０００”， “０１０”， “１１０”にそれぞれ対応する８つのしきい値分布“ＥＲ”，“Ａ”，“Ｂ”，“Ｃ”，“Ｄ”，“Ｅ”，“Ｆ”，“Ｇ”を生成する。
【００５９】
図１７は、このような書き込み動作におけるページアクセス順序を示している。Ｌページの書き込み、Ｍページの書き込み及びＵページの書き込みをそれぞれ異なるページアドレスとし、ワード線ＷＬ０〜ＷＬ６３につながる各メモリセルに３ビットのデータを書き込むのに必要な０〜１９１のページアドレスは、例えば図示のように割り当てられる。すなわち、あるページにＬページのデータを書き込んだら、一つ前のページに戻ってＭページを書き込んだ後、更に一つ前のページに戻ってＵページを書き込む。次に、三つ進んでＬページを書き込むという動作を繰り返す。
【００６０】
次に読み出し動作について説明する。
【００６１】
なお、本実施形態における読み出し動作は、先の実施形態におけるスキームＡ，Ｃ及びＤのみ異なっているので、その部分のみ説明し、他の処理の説明は割愛する。
【００６２】
［スキームＡ］
スキームＡでは、ラストページアドレスＬから各ページの書き込み状態を推定する。本実施形態では、ページアドレスが、Ｌページ、Ｍページ及びＵページに割り振られるので、第１の実施形態におけるページアドレスの１．５倍となる。図１８は、図１７の書き込み順序に基づく書込状態の推定パターンを示す図である。ここで網掛け部分は、最後にアクセスされたワード線ＷＬｉを示している。例えばラストページアドレスＬが“３”の場合、ワード線ＷＬ０のＭページ及びワード線ＷＬ１，ＷＬ２のＬページに書き込みがなされ、ワード線ＷＬ３〜ＷＬ６３は消去状態であり、最終書き込みページがワード線ＷＬ２に接続されたＬページであることを示している。また、例えばラストページアドレスＬが“１１”の場合、ワード線ＷＬ０〜ＷＬ２のＵページ、ワード線ＷＬ３のＭページ及びワード線ＷＬ４のＬページに書き込みがなされ、ワード線ＷＬ５〜ＷＬ６３は消去状態であり、最終書き込みページがワード線ＷＬ２に接続されたＵページであることを示している。以上のパターンに着目すると、ラストページアドレスＬ＝０，１，２，１８９，１９０及び１９１を除き、３ｋ（ｋは１〜６２の整数）ページでは“ＭＬＬ”のパターン、３ｋ＋１ページでは “ＭＭＬ”のパターン、３ｋ＋２ページでは“ＵＭＬ”のパターンの左側に“Ｕ”及び／又は右側に“Ｅ”が付加されたパターンとなっており、これを一般化すると、図１９に示すように９パターンとなるので、４ビットの情報“ｉｎｆｏ”によって各ワード線ＷＬの書込状態が推定できる。
【００６３】
［スキームＣ］
スキームＣでは、アクセスページアドレスＰに対応したワード線ＷＬｉとＬ／Ｕの何れのページのアクセスであるかを決定する。この処理は、図１７に示したページアドレスからワード線の番号とＬ／Ｍ／Ｕページのいずれかを特定する処理となる。図２０は、この処理を示すフローチャートである。まず、アクセスページアドレスＰを変数Ｘに代入する（Ｓ５１）。次に、Ｘが“０”であれば、ワード線ＷＬ０のＬページ、Ｘが“１”であれば、ワード線ＷＬ１のＬページ、Ｘが“２”であれば、ワード線ＷＬ０のＭページ、Ｘが“１８９”であれば、ワード線ＷＬ６３のＭページ、Ｘが“１９０”であれば、ワード線ＷＬ６２のＵページ、Ｘが“１９１”であれば、ワード線ＷＬ６３のＵページをそれぞれ読み出すページとする（Ｓ５２〜Ｓ６３）。また、Ｘがこれらの値以外の場合には、Ｘを３で割った余りが２であれば（Ｓ６４）、Ｘ＝（Ｘ＋１）／３−２で示される番号のワード線ＷＬ（Ｘ）のＵページを読み出しページとする（Ｓ６５）。また、余りが１であれば（Ｓ６６）、Ｘ＝（Ｘ＋２）／３−１で示される番号のワード線ＷＬ（Ｘ）のＭページを読み出しページとする（Ｓ６７）。更に余りが０であれば（Ｓ６６）、Ｘ＝Ｘ／３＋１で示される番号のワード線ＷＬ（Ｘ）のＬページを読み出しページとする（Ｓ６８）。
【００６４】
［スキームＤ］
次に、スキームＤでは、アクセスページアドレスＰとラストページアドレスＬとの差に応じて隣接メモリセルの先行読み出しを行うかどうか、及び読み出し電圧Ｖｒｅａｄを決定する。図２１Ａ〜図２１Ｌは、スキームＤを説明するための図である。
【００６５】
図２１Ａは、ワード線ＷＬｋのＬページを読み出す場合を示している。図中★１〜３は、次のような意味を有する。
【００６６】
★１→ＤＬＡを実行しなくても大きな問題はない。
★２→ＤＬＡはやった方が望ましい。
★３→ＤＬＡを実行する必要がある。
【００６７】
すなわち、ＤＬＡ実行の必要性の強さは、★１＜★２＜★３＜ＤＬＡとなっている。
【００６８】
例えばラストページアドレスＬがアクセスページアドレスＰと一致している場合、読み出そうとしているワード線ＷＬｋは、最後に書き込みがなされたＬページであり、この場合には、隣接セルからの影響を受けていないので、ＤＬＡを行うことなく図１６におけるＬＭＲをワード線ＷＬｋに与えてデータを読み出す。一方、ラストページアドレスＬがＰ＋１〜Ｐ＋３である場合には、ワード線ＷＬｋ−１のＭページ書き込みによりワード線ＷＬｋのＬページのしきい値が影響を受けている。また、ラストページアドレスＬがＰ＋５〜Ｐ＋７である場合には、ワード線ＷＬｋ−１のＵページ書き込みによりワード線ＷＬｋのＭページのしきい値が影響を受けている。特にラストページアドレスＬがＰ＋７の場合には、ワード線ＷＬｋ＋１のＭページの書き込みによってもワード線ＷＬｋのＭページのしきい値が影響を受けている。したがって、Ｐ＋１〜Ｐ＋３が★１、Ｐ＋５，Ｐ＋６が★２、Ｐ＋７が★３となっている。更に、ラストページアドレスＬがＰ＋１１以上である場合には、ワード線ＷＬｋ＋１のＵページ書き込みによりワード線ＷＬｋのＵページのしきい値が影響を受けている。したがって、この場合には、読み出し時にＤＬＡを実行する必要がある。なお、ワード線ＷＬｋに与える読み出しレベルは、図１６におけるＡＲレベルによる検証の後、Ｌページまでの書き込みが終了している場合にはＬＭＲに設定し、Ｍページまでの書き込みが終了している場合にはＭＢＲに設定し、Ｕページまでの書き込みが終了している場合にはＤＲに設定することによりＬページのデータを読み出す。
【００６９】
図２１Ｂは、ワード線ＷＬｋのＭページを読み出す場合を示している。この場合にも、ラストページアドレスＬがアクセスページアドレスＰと等しい場合には、読み出そうとしているワード線ＷＬｋのページがＭページ書き込み直後であるため、ＤＬＡは行うことなく読み出し処理が実行される。読み出しは、図１６のしきい値レベルＭＡＲからＭＣＲまで順次変化させて行われる。一方、ラストページアドレスＬがＰ＋１〜Ｐ＋３である場合には、ワード線ＷＬｋ−１のＵページが読み出そうとしているワード線ＷＬｋのＭページに影響を与えている。この場合には、その影響の大きさに応じて必要なＤＬＡを実行する。また、ラストページアドレスＬがＰ＋７以上の場合には、ワード線ＷＬｋ＋１のＵページ書き込みによりワード線ＷＬｋのＵページのしきい値が影響を受けている。したがって、この場合には、読み出し時に必ずＤＬＡを実行する。なお、Ｕページが書き込まれたメモリセルに対してＭページの読み出しを行う場合には、ＡＲ検証の後、ワード線のレベルを図１６のＢＲ，ＤＲ及びＦＲレベルに設定する。
【００７０】
図２１Ｃは、ワード線ＷＬｋのＵページを読み出す場合を示している。この場合にも、ラストページアドレスＬがアクセスページアドレスＰと等しい場合には、読み出そうとしているワード線ＷＬｋのページがＵページ書き込み直後であるため、ＤＬＡは行うことなく読み出し処理が実行される。また、ラストページアドレスＬがＰ＋１，Ｐ＋２の場合も、ワード線ＷＬｋのＵページは影響を受けていないのでＤＬＡは行わない。一方、ラストページアドレスＬがＰ＋３以上である場合には、ワード線ＷＬｋ＋１のＵページが読み出そうとしているワード線ＷＬｋのＵページに影響を与えている。この場合には、ＤＬＡを実行する。Ｕページの読み出しは、ＡＲ検証の後、図１６のＣＲ，ＥＲ，ＧＲとのレベル比較により行う。
【００７１】
図２１Ｄ〜図２１Ｌは、端のワード線のデータを読み出す際の処理を示す表で、図２１Ｄはワード線ＷＬ６１のＬページ読み出し、図２１Ｅはワード線ＷＬ６２のＬページ読み出し、図２１Ｆはワード線ＷＬ６３のＬページ読み出し、図２１Ｇはワード線ＷＬ６１のＭページ読み出し、図２１Ｈはワード線ＷＬ６２のＭページ読み出し、図２１Ｉはワード線ＷＬ６３のＭページ読み出し、図２１Ｊはワード線ＷＬ６１のＵページ読み出し、図２１Ｋはワード線ＷＬ６２のＵページ読み出し、図２１Ｌはワード線ＷＬ６３のＵページ読み出しをそれぞれ示している。内容については、上述と同様のため、詳しい説明は割愛する。
【００７２】
［第４の実施形態］
第４の実施形態では、センスアンプ回路ＳＡとして、第３の実施形態と同様にＡＢＬ型センスアンプを使用し、１つのメモリセルＭＣに３ビットのデータ（Ｄ３）を記憶するが、データの書き込みの順序が第３の実施形態とは異なっている。
【００７３】
図２２は、本実施形態の書き込み動作におけるページアクセス順序を示している。あるページにＬページのデータを書き込んだら、同じページにＭページを書き込み、その後、一つ前のページに戻ってＵページを書き込む。次に、二つ進んでＬページを書き込むという動作を繰り返す。
【００７４】
次に読み出し動作について説明する。
【００７５】
なお、本実施形態における読み出し動作は、先の実施形態におけるスキームＡ，Ｃ及びＤのみ異なっているので、その部分のみ説明し、他の処理の説明は割愛する。
【００７６】
［スキームＡ］
スキームＡでは、ラストページアドレスＬから各ページの書き込み状態を推定する。本実施形態のパターンは、ラストページアドレスＬ＝０，１及び１９１を除き、３ｋ−１（ｋは１〜６３の整数）ページでは“ＭＬ”のパターン、３ｋページでは “ＭＭ”のパターン、３ｋ＋１ページでは“ＵＭ”のパターンの左側に“Ｕ”及び／又は右側に“Ｅ”が付加されたパターンとなっており、これを一般化すると、図２４に示すように６パターンとなるので、３ビットの情報“ｉｎｆｏ”によって各ワード線ＷＬの書込状態が推定できる。
【００７７】
［スキームＣ］
スキームＣでは、アクセスページアドレスＰに対応したワード線ＷＬｉとＬ／Ｕの何れのページのアクセスであるかを決定する。この処理は、図２２に示したページアドレスからワード線の番号とＬ／Ｍ／Ｕページのいずれかを特定する処理となる。図２５は、この処理を示すフローチャートである。まず、アクセスページアドレスＰを変数Ｘに代入する（Ｓ７１）。次に、Ｘが“０”であれば、ワード線ＷＬ０のＬページ、Ｘが“１”であれば、ワード線ＷＬ０のＭページ、Ｘが“１９１”であれば、ワード線ＷＬ６３のＵページをそれぞれ読み出すページとする（Ｓ７２〜Ｓ７７）。また、Ｘがこれらの値以外の場合には、Ｘを３で割った余りが０であれば（Ｓ７８）、Ｘ＝（Ｘ＋１）／３で示される番号のワード線ＷＬ（Ｘ）のＭページを読み出しページとする（Ｓ７９）。また、余りが１であれば（Ｓ８０）、Ｘ＝（Ｘ−４）／３で示される番号のワード線ＷＬ（Ｘ）のＵページを読み出しページとする（Ｓ８１）。更に余りが２であれば（Ｓ８０）、Ｘ＝（Ｘ−２）／３＋１で示される番号のワード線ＷＬ（Ｘ）のＬページを読み出しページとする（Ｓ６８）。
【００７８】
［スキームＤ］
次に、スキームＤでは、アクセスページアドレスＰとラストページアドレスＬとの差に応じて隣接メモリセルの先行読み出しを行うかどうか、及び読み出し電圧Ｖｒｅａｄを決定する。図２６Ａ〜図２６Ｉは、スキームＤを説明するための図である。
【００７９】
図２６Ａは、ワード線ＷＬｋのＬページを読み出す場合を示している。図中★４は、できればＤＬＡをやった方が良いことを意味し、ＤＬＡ実行の必要性の強さは、★２＜★４＜★３＜ＤＬＡとなっている。
【００８０】
例えばラストページアドレスＬがアクセスページアドレスＰと一致している場合、読み出そうとしているワード線ＷＬｋは、最後に書き込みがなされたＬページであり、この場合には、隣接セルからの影響を受けていないので、ＤＬＡを行うことなく図１６におけるＬＭＲをワード線ＷＬｋに与えてデータを読み出す。一方、ラストページアドレスＬがＰ＋２〜Ｐ＋４である場合には、ワード線ＷＬｋ−１のＵページ書き込みによりワード線ＷＬｋのＭページのしきい値が影響を受けている。特に、ラストページアドレスＬがＰ＋３，Ｐ＋４である場合には、ワード線ＷＬｋ−１のＵページ書き込みに加えて、ワード線Ｗｋ＋１のＬページ書き込み及びＭページ書き込みによりワード線ＷＬｋのＭページのしきい値が影響を受けている。したがって、その影響度合いに応じてＰ＋２が★２、Ｐ＋３が★４、Ｐ＋４が★３となっている。更に、ラストページアドレスＬがＰ＋８以上である場合には、ワード線ＷＬｋ＋１のＵページ書き込みによりワード線ＷＬｋのＵページのしきい値が影響を受けている。したがって、この場合には、読み出し時にＤＬＡを実行する必要がある。なお、ワード線ＷＬｋに与える読み出しレベルは、第３の実施形態と同様である。
【００８１】
図２６Ｂは、ワード線ＷＬｋのＭページを読み出す場合を示している。この場合にも、ラストページアドレスＬがアクセスページアドレスＰと等しい場合には、読み出そうとしているワード線ＷＬｋのページがＭページ書き込み直後であるため、ＤＬＡは行うことなく読み出し処理が実行される。一方、ラストページアドレスＬがＰ＋１〜Ｐ＋３である場合には、ワード線ＷＬｋ−１のＵページが読み出そうとしているワード線ＷＬｋのＭページに影響を与えている。この場合には、その影響の大きさに応じて必要なＤＬＡを実行する。また、ラストページアドレスＬがＰ＋７以上の場合には、ワード線ＷＬｋ＋１のＵページ書き込みによりワード線ＷＬｋのＵページのしきい値が影響を受けている。したがって、この場合には、読み出し時に必ずＤＬＡを実行する。なお、読み出し時のワード線のレベルについては第３の実施形態と同様である。
【００８２】
図２６Ｃは、ワード線ＷＬｋのＵページを読み出す場合を示している。この場合にも、ラストページアドレスＬがアクセスページアドレスＰと等しい場合には、読み出そうとしているワード線ＷＬｋのページがＵページ書き込み直後であるため、ＤＬＡは行うことなく読み出し処理が実行される。また、ラストページアドレスＬがＰ＋１，Ｐ＋２の場合も、ワード線ＷＬｋのＵページは影響を受けていないのでＤＬＡは行わない。一方、ラストページアドレスＬがＰ＋３以上である場合には、ワード線ＷＬｋ＋１のＵページが読み出そうとしているワード線ＷＬｋのＵページに影響を与えている。この場合には、ＤＬＡを実行する。Ｕページの読み出しも第３の実施形態と同様である。
【００８３】
図２６Ｄ〜図２１Ｉは、端のワード線のデータを読み出す際の処理を示す表で、図２６Ｄはワード線ＷＬ６２のＬページ読み出し、図２６Ｅはワード線ＷＬ６３のＬページ読み出し、図２６Ｆはワード線ＷＬ６２のＭページ読み出し、図２６Ｇはワード線ＷＬ６３のＭページ読み出し、図２６Ｈはワード線ＷＬ６２のＵページ読み出し、図２６Ｉはワード線ＷＬ６３のＵページ読み出しをそれぞれ示している。内容については、上述と同様のため、詳しい説明は割愛する。
【００８４】
なお、この発明は上記実施の形態に限定されない。例えば上記実施の形態では、ＮＡＮＤ型フラッシュメモリを説明したが、ＮＯＲ型，ＤＩＮＯＲ（Divided bit line ＮＯＲ）型及びＡＮＤ型ＥＥＰＲＯＭ等の他の不揮発性半導体記憶装置に同様にこの発明を適用することができる。また、書込状態記憶手段は、不揮発性半導体記憶装置に限定されるものではなく、揮発性の記憶手段（例えばＤＲＡＭ、ＳＲＡＭ等）であってもよい。
【００８５】
以上の各実施形態を要約すると下記のようになる。
【００８６】
１．電気的書き換え可能な電荷蓄積層（たとえば浮遊ゲート）を有するメモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに対してページ単位でデータの書き込み及び読み出しを行うデータ書き込み／読み出し回路と、
前記データ書き込み／読み出し回路による前記メモリセルアレイに対するデータ書き込み状態を示す書込状態情報を記憶する書込状態情報記憶手段と、
前記データ書き込み／読み出し回路によって読み出そうとしているページを示すアクセスページアドレスと前記書込状態情報記憶手段に記憶された書込状態情報とに基づいて前記データ書き込み／読み出し回路を制御する制御回路と
を備えたことを特徴とする不揮発性半導体記憶装置。
【００８７】
２．前記制御回路は、前記アクセスページアドレスによって特定されるアクセスページが消去状態であるかどうかを前記書込状態情報によって識別し、消去状態であるときには、前記メモリセルアレイに対してアクセスを行うことなくデータ“１”を読み出しデータとして出力するように前記データ書き込み／読み出し回路を制御する
ことを特徴とする上記１記載の不揮発性半導体記憶装置。
【００８８】
３．前記書込状態情報は、前記データ書き込み／読み出し回路により最後にデータが書き込まれたラストページのアドレスを示すラストページアドレスを含み、
前記制御回路は、前記アクセスページアドレスによって特定されるアクセスページが消去状態であるかどうかを前記書込状態によって識別し、消去状態で無いときには、前記アクセスページのデータ書込状態を前記ラストページアドレスによって推定し、推定された前記アクセスページのデータ書込状態に基づいて前記データ書き込み／読み出し回路の読み出し電圧を決定する
ことを特徴とする上記１記載の不揮発性半導体記憶装置。
【００８９】
４．前記制御回路は、前記アクセスページに最下位ページの書き込みがなされ、前記アクセスページに隣接するページに最下位ページよりも上位のページの書き込みがなされていない場合には、前記アクセスページをそのまま読み出すように前記データ書き込み／読み出し回路を制御する
ことを特徴とする上記３記載の不揮発性半導体記憶装置。
【００９０】
５．前記制御回路は、前記アクセスページが最上位ページの書き込み直後の状態である場合には、前記アクセスページをそのまま読み出すように前記データ書き込み／読み出し回路を制御する
ことを特徴とする上記３記載の不揮発性半導体記憶装置。
【００９１】
６．前記制御回路は、前記アクセスページ及び前記アクセスページの前後に隣接するページにそれそれぞれ最上位ページが書き込まれている場合には、前記アクセスページよりも後に書き込みがなされた隣接する最上位ページを先行読み出しし、その読み出し結果に基づいて前記アクセスページを読み出すように前記データ書き込み／読み出し回路を制御する
ことを特徴とする上記３記載の不揮発性半導体記憶装置。
【００９２】
７．前記メモリセルアレイは、複数のワード線を有し、1本のワード線につながる複数のメモリセルを１つのページとし、
前記データ書き込み／読み出し回路は、前記メモリセルにｎビット（ｎは２以上の整数）のデータを書き込むものであり、下位のページの書き込みの後に、当該ページに対応するワード線よりも先行書き込みが行われたワード線に対応するページに当該ページよりも上位のページの書き込みを実行し、その後、前記下位のページが書き込まれたワード線の次のワード線に下位のページを書き込む動作を繰り返すものである
ことを特徴とする上記１記載の不揮発性半導体記憶装置。
【００９３】
８．電気的書き換え可能な電荷蓄積層（たとえば浮遊ゲート）を有するメモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに対してページ単位でデータの書き込み及び読み出しを行うデータ書き込み／読み出し回路と、
前記データ書き込み／読み出し回路による前記メモリセルアレイに対するデータ書き込み状態を示す書込状態情報を記憶する書込状態情報記憶手段と、
前記書込状態情報記憶手段に記憶された書込状態情報を参照し、読み出そうとしているアクセスページが既にデータの書き込みがなされているページで、且つ当該ページのデータがその書き込み後に隣接ページの書き込みにより影響を受けていると推定される場合には前記隣接ページのデータを読み出した後当該アクセスページを読み出すように前記データ書き込み／読み出し回路を制御する制御回路と
を備えたことを特徴とする不揮発性半導体記憶装置。
【００９４】
９．前記制御回路は、前記アクセスページに最下位ページの書き込みがなされ、前記アクセスページに隣接するページに最下位ページよりも上位のページの書き込みがなされていない場合には、前記アクセスページをそのまま読み出すように前記データ書き込み／読み出し回路を制御する
ことを特徴とする上記８記載の不揮発性半導体記憶装置。
【００９５】
１０．前記制御回路は、前記アクセスページが最上位ページの書き込み直後の状態である場合には、前記アクセスページをそのまま読み出すように前記データ書き込み／読み出し回路を制御する
ことを特徴とする上記８記載の不揮発性半導体記憶装置。
【００９６】
１１．前記制御回路は、前記アクセスページ及び前記アクセスページの前後に隣接するページにそれそれぞれ最上位ページが書き込まれている場合には、前記アクセスページよりも後に書き込みがなされた隣接する最上位ページを先行読み出しし、その読み出し結果に基づいて前記アクセスページを読み出すように前記データ書き込み／読み出し回路を制御する
ことを特徴とする上記８記載の不揮発性半導体記憶装置。
【００９７】
１２．前記メモリセルアレイは、複数のワード線を有し、1本のワード線につながる複数のメモリセルを１つのページとし、
前記データ書き込み／読み出し回路は、前記メモリセルにｎビット（ｎは２以上の整数）のデータを書き込むものであり、下位のページの書き込みの後に、当該ページに対応するワード線よりも先行書き込みが行われたワード線に対応するページに当該ページよりも上位のページの書き込みを実行し、その後、前記下位のページが書き込まれたワード線の次のワード線に下位のページを書き込む動作を繰り返すものである
ことを特徴とする上記８記載の不揮発性半導体記憶装置。
【００９８】
１３．前記書込状態情報は、前記データ書き込み／読み出し回路により最後にデータが書き込まれたラストページのアドレスを示すラストページアドレスを含み、
前記制御回路は、前記アクセスページアドレスによって特定されるアクセスページが消去状態であるかどうかを前記書込状態によって識別し、消去状態で無いときには、前記アクセスページのデータ書込状態を前記ラストページアドレスによって推定し、推定された前記アクセスページのデータ書込状態に基づいて前記データ書き込み／読み出し回路の読み出し電圧を決定する
ことを特徴とする上記８記載の不揮発性半導体記憶装置。
【００９９】
１４．電気的書き換え可能な電荷蓄積層（たとえば浮遊ゲート）を有するメモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに対してページ単位でデータの書き込み及び読み出しを行うデータ書き込み／読み出し回路と、
前記データ書き込み／読み出し回路による前記メモリセルアレイに対するデータ書き込み状態を示す書込状態情報を記憶する書込状態情報記憶手段と、
前記書込状態情報記憶手段に記憶された書込状態情報を参照し、読み出そうとしているアクセスページが消去状態である場合には前記データ書き込み／読み出し回路による当該アクセスページのアクセスをすることなく消去状態を示すデータを読み出しデータとして出力する制御回路と
を備えたことを特徴とする不揮発性半導体記憶装置。
【０１００】
１５．前記制御回路は、前記アクセスページに最下位ページの書き込みがなされ、前記アクセスページに隣接するページに最下位ページよりも上位のページの書き込みがなされていない場合には、前記アクセスページをそのまま読み出すように前記データ書き込み／読み出し回路を制御する
ことを特徴とする上記１４記載の不揮発性半導体記憶装置。
【０１０１】
１６．前記制御回路は、前記アクセスページが最上位ページの書き込み直後の状態である場合には、前記アクセスページをそのまま読み出すように前記データ書き込み／読み出し回路を制御する
ことを特徴とする上記１４記載の不揮発性半導体記憶装置。
【０１０２】
１７．前記制御回路は、前記アクセスページ及び前記アクセスページの前後に隣接するページにそれそれぞれ最上位ページが書き込まれている場合には、前記アクセスページよりも後に書き込みがなされた隣接する最上位ページを先行読み出しし、その読み出し結果に基づいて前記アクセスページを読み出すように前記データ書き込み／読み出し回路を制御する
ことを特徴とする上記１４記載の不揮発性半導体記憶装置。
【０１０３】
１８．前記メモリセルアレイは、複数のワード線を有し、1本のワード線につながる複数のメモリセルを１つのページとし、
前記データ書き込み／読み出し回路は、前記メモリセルにｎビット（ｎは２以上の整数）のデータを書き込むものであり、下位のページの書き込みの後に、当該ページに対応するワード線よりも先行書き込みが行われたワード線に対応するページに当該ページよりも上位のページの書き込みを実行し、その後、前記下位のページが書き込まれたワード線の次のワード線に下位のページを書き込む動作を繰り返すものである
ことを特徴とする上記１４記載の不揮発性半導体記憶装置。
【０１０４】
１９．前記書込状態情報は、前記データ書き込み／読み出し回路により最後にデータが書き込まれたラストページのアドレスを示すラストページアドレスを含み、
前記制御回路は、前記アクセスページアドレスによって特定されるアクセスページが消去状態であるかどうかを前記書込状態によって識別し、消去状態で無いときには、前記アクセスページのデータ書込状態を前記ラストページアドレスによって推定し、推定された前記アクセスページのデータ書込状態に基づいて前記データ書き込み／読み出し回路の読み出し電圧を決定する
ことを特徴とする上記１４記載の不揮発性半導体記憶装置。
【０１０５】
２０．前記書込状態情報記憶手段は、不揮発性の記憶手段が用いられる
ことを特徴とする上記１〜１９記載の不揮発性半導体記憶装置。
【図面の簡単な説明】
【０１０６】
【図１】この発明の第１の実施形態によるフラッシュメモリの構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイ構成を示す図である。
【図３】同フラッシュメモリのセンスアンプとビット線の概略的な接続図である。
【図４】同フラッシュメモリのデータ分布例を示す図である。
【図５】同フラッシュメモリのデータ書き込み順序を示す図である。
【図６】同フラッシュメモリのデータ読み出し動作のフローを示す図である。
【図７】同フラッシュメモリのラストページアドレスからデータ書込状態を推定するスキームＡを示す図である。
【図８】同スキームＡを一般化した図である。
【図９】同フラッシュメモリのアクセスページアドレスからワード線及び読み出しページの階層を求めるスキームＣのフローを示す図である。
【図１０Ａ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図１０Ｂ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図１０Ｃ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図１０Ｄ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図１０Ｅ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図１０Ｆ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図１１】この発明の第２の実施形態によるフラッシュメモリのセンスアンプとビット線の概略的な接続図である。
【図１２】同フラッシュメモリのデータ書き込み順序を示す図である。
【図１３】同フラッシュメモリのラストページアドレスからデータ書込状態を推定するスキームＡを示す図である。
【図１４】同スキームＡを一般化した図である。
【図１５】同フラッシュメモリのアクセスページアドレスからワード線及び読み出しページの階層を求めるスキームＣのフローを示す図である。
【図１６】この発明の第３の実施形態によるフラッシュメモリのデータ分布例を示す図である。
【図１７】同フラッシュメモリのデータ書き込み順序を示す図である。
【図１８】同フラッシュメモリのラストページアドレスからデータ書込状態を推定するスキームＡを示す図である。
【図１９】同スキームＡを一般化した図である。
【図２０】同フラッシュメモリのアクセスページアドレスからワード線及び読み出しページの階層を求めるスキームＣのフローを示す図である。
【図２１Ａ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２１Ｂ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２１Ｃ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２１Ｄ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２１Ｅ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２１Ｆ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２１Ｇ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２１Ｈ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２１Ｉ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２１Ｊ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２１Ｋ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２１Ｌ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２２】この発明の第４の実施形態によるフラッシュメモリのデータ書き込み順序を示す図である。
【図２３】同フラッシュメモリのラストページアドレスからデータ書込状態を推定するスキームＡを示す図である。
【図２４】同スキームＡを一般化した図である。
【図２５】同フラッシュメモリのアクセスページアドレスからワード線及び読み出しページの階層を求めるスキームＣのフローを示す図である。
【図２６Ａ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２６Ｂ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２６Ｃ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２６Ｄ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２６Ｅ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２６Ｆ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２６Ｇ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２６Ｈ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【図２６Ｉ】同フラッシュメモリのアクセスページアドレス及びラストページアドレスから読み出し方法を決定するスキームＤを示す図である。
【符号の説明】
【０１０７】
１…メモリセルアレイ、２ａ…ロウデコーダ／ワード線ドライバ、２ｂ…カラムデコーダ、３…ページバッファ、４…ＮＡＮＤセルユニット、５ａ…ロウアドレスレジスタ、５ｂ…カラムアドレスレジスタ、６…ロジック制御回路、７…シーケンス制御回路、８…高電圧発生回路、９…Ｉ／Ｏバッファ、１０…ＮＡＮＤシリコン基板、１１…コントローラ、１２…ＲＯＭヒューズ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２１Ｄ】
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【図２１Ｅ】
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【図２１Ｆ】
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【図２１Ｇ】
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【図２１Ｈ】
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【図２１Ｉ】
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【図２１Ｊ】
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【図２１Ｋ】
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【図２１Ｌ】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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【図２６Ｄ】
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【図２６Ｅ】
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【図２６Ｆ】
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【図２６Ｇ】
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【図２６Ｈ】
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【図２６Ｉ】
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