(57)【要約】【課題】半導体装置の配線を高信頼性化する。【解決手段】半導体装置７０には、キャップ膜３上の層間絶縁膜４に第１の開口部が設けられ、第１の開口部には、バリアメタル膜５とＣｕ（銅）からなる配線層６が埋設される。層間絶縁膜４及び配線膜６上のキャップ膜７及び層間絶縁膜８に第３の開口部が設けられ、層間絶縁膜８上の層間絶縁膜９に第３の開口部に接するように第２の開口部が設けられる。第２及び第３の開口部はＴ字型開口部を形成する。Ｔ字型開口部には、バリアメタル膜１０とＣｕ（銅）からなる配線層１１が埋設される。配線層６は、Ｃｕ（銅）よりも応力が高い高応力膜２６と熱処理により膜中の原子空孔（Vacancy）が排出される。配線層１１は、Ｃｕ（銅）よりも応力が高い高応力膜３６と熱処理により膜中の原子空孔（Vacancy）が排出される。【選択図】図１
2010040858.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第１の層間絶縁膜をエッチングして第１の開口部を形成する工程と、
前記第１の開口部及び前記第１の層間絶縁膜上に、前記第１の開口部を覆うように第１の配線材を形成する工程と、
前記第１の配線材上に、前記第１の配線材の主成分をなすＣｕ（銅）よりも応力の高い金属からなる高応力膜、或いは前記第１の配線材の主成分をなすＣｕ（銅）よりも応力の高い金属を主成分とする高応力膜を形成する工程と、
前記高応力膜を形成後に、熱処理を行う工程と、
熱処理後に、前記高応力膜を除去し、前記第１の層間絶縁膜が露出するまで前記第１の配線材を研磨する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に第１及び第２の層間絶縁膜を積層形成する工程と、
前記第２の層間絶縁膜をエッチングして第１の開口部を形成し、前記第１の開口部直下の前記第１の層間絶縁膜をエッチングして第２の開口部を形成し、前記第１及び第２の開口部からなるＴ字型開口部を形成する工程と、
前記Ｔ字型開口部及び前記第２の層間絶縁膜上に、前記Ｔ字型開口部を覆うように第１の配線材を形成する工程と、
前記第１の配線材上に、前記第１の配線材の主成分をなすＣｕ（銅）よりも応力の高い金属からなる高応力膜、或いは前記第１の配線材の主成分をなすＣｕ（銅）よりも応力の高い金属を主成分とする高応力膜を形成する工程と、
前記高応力膜を形成後に、熱処理を行う工程と、
熱処理後に、前記高応力膜を除去し、前記第２の層間絶縁膜が露出するまで前記第１の配線材を研磨する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の配線材の形成後に熱処理を行い、前記第１の配線材中のＣｕ（銅）の粒成長を行う工程を具備することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の配線材は、バリアメタル膜、シードＣｕ（銅）、及びＣｕ（銅）メッキ膜から構成される積層膜であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記高応力膜は、Ｗ（タングステン）、Ｔａ（タンタル）、Ｔｉ（チタン）、ＷＮ（タングステン窒化膜）、ＴａＮ（タンタル窒化膜）、ＴｉＮ（チタン窒化膜）、或いはＴｉＷ（チタンタングステン）であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体素子の微細化、高集積度化、低消費電力化の進展に伴い、半導体集積回路に使用される配線には、配線抵抗及び配線間容量の低減化がより一層求められている。この要求に対応するために、従来のＡＬ（アルミニウム）より抵抗率が相対的に低いＣｕ（銅）を層間絶縁膜の開口部に埋設したダマシン配線が多用される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるダマシン配線では、Ｃｕ（銅）膜中に原子空孔(Vacancy)が存在する。この原子空孔(Vacancy)は残留応力が高いビア部などに拡散・偏析され、Ｃｕ（銅）が消出したボイド（Ｖｏｉｄ）の発生原因となる。このため、Ｃｕ（銅）膜中に原子空孔(Vacancy)が存在すると、ＳＭ（Stress  Migration）による配線不良（配線の断線や配線抵抗の増大）が増大するという問題点がある。
【特許文献１】特開２００１−１６０５９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、配線を高信頼性化することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体装置の製造方法は、半導体基板上の第１の層間絶縁膜をエッチングして第１の開口部を形成する工程と、前記第１の開口部及び前記第１の層間絶縁膜上に、前記第１の開口部を覆うように第１の配線材を形成する工程と、前記第１の配線材上に、前記第１の配線材の主成分をなすＣｕ（銅）よりも応力の高い金属からなる高応力膜、或いは前記第１の配線材の主成分をなすＣｕ（銅）よりも応力の高い金属を主成分とする高応力膜を形成する工程と、前記高応力膜を形成後に、熱処理を行う工程と、熱処理後に、前記高応力膜を除去し、前記第１の層間絶縁膜が露出するまで前記第１の配線材を研磨する工程とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の半導体装置の製造方法は、半導体基板上に第１及び第２の層間絶縁膜を積層形成する工程と、前記第２の層間絶縁膜をエッチングして第１の開口部を形成し、前記第１の開口部直下の前記第１の層間絶縁膜をエッチングして第２の開口部を形成し、前記第１及び第２の開口部からなるＴ字型開口部を形成する工程と、前記Ｔ字型開口部及び前記第２の層間絶縁膜上に、前記Ｔ字型開口部を覆うように第１の配線材を形成する工程と、前記第１の配線材上に、前記第１の配線材の主成分をなすＣｕ（銅）よりも応力の高い金属からなる高応力膜、或いは前記第１の配線材の主成分をなすＣｕ（銅）よりも応力の高い金属を主成分とする高応力膜を形成する工程と、前記高応力膜を形成後に、熱処理を行う工程と、熱処理後に、前記高応力膜を除去し、前記第２の層間絶縁膜が露出するまで前記第１の配線材を研磨する工程とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、配線を高信頼性化することができる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体装置の製造方法について、図面を参照して説明する。図１は半導体装置を示す断面図である。本実施例では、膜中に存在する原子空孔(Vacancy)を排出したＣｕ（銅）を配線層に使用している。
【００１０】
図１に示すように、半導体装置７０には、シングルダマシン（Single  Damascene）法で形成された第１の配線材と、第１の配線材に接続されるデユアルダマシン（Dual  Damascene）法で形成された第２の配線材とが層間絶縁膜上に積層形成される。半導体装置７０は、例えばノード４３ｎｍの寸法ルールで形成される。第１及び第２の配線材は、半導体装置７０に設けられる図示しない回路を接続する配線や電源配線として用いられる。
【００１１】
シリコン基板である半導体基板１の第１主面（表面）に、層間絶縁膜２及びキャップ膜３が設けられる。キャップ膜３上の層間絶縁膜４には、層間絶縁膜４をエッチングして形成された第１の開口部が設けられる。第１の開口部には、バリアメタル膜５と配線層６から構成される第１の配線材が埋設される。
【００１２】
層間絶縁膜４及び配線膜６上のキャップ膜７及び層間絶縁膜８には、第３の開口部が設けられる。層間絶縁膜８上の層間絶縁膜９には、第３の開口部に接するように、層間絶縁膜８及びキャップ膜７をエッチングして形成された第２の開口部が設けられる。第２及び第３の開口部はＴ字型開口部を形成する。Ｔ字型開口部には、バリアメタル膜１０と配線層１１から構成される第２の配線材が埋設される。層間絶縁膜９及び配線層１１上には、キャップ膜１２及び層間絶縁膜１３が設けられる。
【００１３】
ここで、配線層６及び１１には、ＡＬ（アルミニウム）よりも抵抗率の小さなＣｕ（銅）が用いられる。層間絶縁膜２、４、８、９、１３には、例えばシリコン酸化膜（ＳｉＯ２）よりも比誘電率の小さなＬｏｗ  ｋ膜が使用される。キャップ膜３、７、１２は、エッチング時のストッパ膜として機能し、配線膜が腐食性の高い金属であるＣｕ（銅）の腐食を防止する働きをする。バリアメタル膜５及び１０は、配線膜間の拡散バリアとして機能する。
【００１４】
次に、半導体装置の製造方法について図２乃至１５を参照して説明する。図２乃至１５は半導体装置の製造工程を示す断面図である。
【００１５】
図２に示すように、シリコン基板である半導体基板１上に、半導体装置７０を構成する図示しないアクティブ素子やパッシブ素子を形成後、半導体基板１上に層間絶縁膜２、キャップ膜３、及び層間絶縁膜４を積層形成する。周知のリソグラフィー法を用いて図示しないレジスト膜を形成し、このレジスト膜をマスクにして、例えばＲＩＥ（Reactive  Ion  Etching）法により層間絶縁膜４をエッチングし第１の開口部２１を形成する。レジスト膜を除去し、ＲＩＥ後処理で層間絶縁膜４のエッチング残渣などを除去する。
【００１６】
次に、図３に示すように、第１の開口部及び層間絶縁膜４上に、第１の開口部２１を覆うようにバリアメタル膜５、シードＣｕ（銅）膜２２、及びＣｕ（銅）メッキ膜２３を積層形成する。
【００１７】
続いて、図４に示すように、熱処理（例えば２００℃程度）を行う。このとき、シードＣｕ（銅）膜２２及びＣｕ（銅）メッキ膜２３中のＣｕ（銅）が粒成長（グレイン成長とも呼称される）され、シードＣｕ（銅）膜２２及びＣｕ（銅）メッキ膜２３が粒成長されたＣｕ（銅）膜２４中に原子空孔(Vacancy)２５が生成される。
【００１８】
そして、図５に示すように、Ｃｕ（銅）膜２４上にＣｕ（銅）よりも応力（より具体的には引っ張り応力）の高い高応力膜２６を形成する。
【００１９】
次に、図６に示すように、熱処理（例えば２５０℃程度）を行う。このとき、引っ張り応力の高い高応力膜２６により、Ｃｕ（銅）膜２４中の原子空孔(Vacancy)２５が第１の開口部から周辺方向へと排出される。
【００２０】
続いて、図７に示すように、高応力膜２６を除去する。高応力膜２６の除去方法としては、例えばＲＩＥ（Reactive  Ion  Etching）エッチバック法、ウエットエッチング法、及びＣＭＰ（Chemical  Mechanical  Polishing）法などを用いる。この方法により、Ｃｕ（銅）膜２４表面は平坦化される。なお、高応力膜２６を平坦除去できる場合には、ＲＩＥ（Reactive  Ion  Etching）エッチバックだけ用いてもよい。
【００２１】
そして、図８に示すように、例えばＣＭＰ（Chemical  Mechanical  Polishing）法により、Ｃｕ（銅）膜２４を層間絶縁膜４の表面が露出するまで平坦研磨する。この結果、原子空孔(Vacancy)２５フリーな配線層６が第１の開口部に埋設される。
【００２２】
次に、図９に示すように、層間絶縁膜４及び配線層６上に、キャップ膜７、層間絶縁膜８、及び層間絶縁膜９を積層形成する。
【００２３】
続いて、図１０に示すように、周知のリソグラフィー法を用いて図示しないレジスト膜を形成し、このレジスト膜をマスクにして、例えばＲＩＥ（Reactive  Ion  Etching）法により層間絶縁膜９をエッチングし第２の開口部３２を形成する。レジスト膜を除去し、ＲＩＥ後処理で層間絶縁膜９のエッチング残渣などを除去する。第２の開口部３２形成後、周知のリソグラフィー法を用いて図示しないレジスト膜を形成し、このレジスト膜をマスクにして、例えばＲＩＥ（Reactive  Ion  Etching）法により層間絶縁膜８及びキャップ膜７をエッチングし、第２の開口部３２に接するように第３の開口部３１を形成する。レジスト膜を除去し、ＲＩＥ後処理で層間絶縁膜８のエッチング残渣などを除去する。この結果、配線層６上に第２の開口部３２及び第３の開口部３１から構成されるＴ字型開口部が形成される。
【００２４】
そして、図１１に示すように、Ｔ字型開口部及び層間絶縁膜９上に、Ｔ字型開口部を覆うようにバリアメタル膜１０、シードＣｕ（銅）膜３３、及びＣｕ（銅）メッキ膜３４を積層形成する。
【００２５】
次に、図１２に示すように、熱処理（例えば２００℃程度）を行う。このとき、シードＣｕ（銅）膜３３及びＣｕ（銅）メッキ膜３４中のＣｕ（銅）が粒成長（グレイン成長とも呼称される）され、シードＣｕ（銅）膜３３及びＣｕ（銅）メッキ膜３４が粒成長されたＣｕ（銅）膜３５中に原子空孔(Vacancy)２５が生成される。
【００２６】
続いて、図１３に示すように、Ｃｕ（銅）膜３５上にＣｕ（銅）よりも応力（より具体的には引っ張り応力）の高い高応力膜３６を形成する。
【００２７】
そして、図１４に示すように、熱処理（例えば２５０℃程度）を行う。このとき、引っ張り応力の高い高応力膜３６により、Ｃｕ（銅）膜３５中の原子空孔(Vacancy)２５がＴ字型開口部から周辺方向へと排出される。
【００２８】
次に、図１５に示すように、高応力膜３６を除去する。高応力膜３６の除去方法としては、例えばＲＩＥ（Reactive  Ion  Etching）エッチバック法、ウエットエッチング法、及びＣＭＰ（Chemical  Mechanical  Polishing）法などを用いる。
【００２９】
続いて、例えばＣＭＰ（Chemical  Mechanical  Polishing）法により、Ｃｕ（銅）膜３５を層間絶縁膜９の表面が露出するまで平坦研磨する。この結果、原子空孔(Vacancy)２５フリーな配線層１１がＴ字型開口部に埋設される。
【００３０】
そして、層間絶縁膜９及び配線層１１上にキャップ膜１２及び層間絶縁膜１３を積層形成する。
【００３１】
ここで、シードＣｕ（銅）膜２２及び３３は、ＰＶＤ（Physical  Vapor  Deposition）法を用いて形成しているが、代わりにＣＶＤ（Chemical  Vapor  Deposition）法或いはＡＬＤ（Atomic  Layer  Deposition）法などを用いて形成してもよい。Ｃｕ（銅）メッキ膜２３及び３４は、電解メッキ法を用いているが、代わりに無電解メッキ法を用いてもよい。ここでは、Ｃｕ（銅）メッキ膜２３及び３４にはＣｕ（銅）以外の金属を含有させていないが、例えばＭｎ（マンガン）などの金属を微量含有させてもよい。
【００３２】
層間絶縁膜２、４、８、９、及び１３には、ＤＴＥＯＳ膜を用いているが、代わりに、例えば誘電率ｋが２．９のＰ−ＳｉＯＣ膜、ポリアリーレンエーテル（ＰＡＥ）などの有機膜、或いはポーラスシリカ膜等を用いてもよい。バリアメタル膜５及び１０には、チタン（Ｔｉ）を用いているが、代わりに窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）などを用いてもよい。キャップ膜３、７及び１２には、ＰＥ−ＣＶＤ膜（例えば、ＳｉＮ膜）を用いているが、代わりに窒素添加シリコンカーバイド（ＳｉＣＮ）膜などを用いてもよい。
【００３３】
高応力膜２６及び３６は、ＰＶＤ（Physical  Vapor  Deposition）法を用いて形成しているが、代わりにＣＶＤ（Chemical  Vapor  Deposition）法或いはＡＬＤ（Atomic  Layer  Deposition）法などを用いて形成してもよい。高応力膜２６及び３６は、膜ストレスが１ＧＰａ以上有する膜が好ましい。高応力膜２６及び３６には、Ｗ（タングステン）を用いているが、代わりにＴａ（タンタル）、Ｔｉ（チタン）、ＷＮ（タングステン窒化膜）、ＴａＮ（タンタル窒化膜）、ＴｉＮ（チタン窒化膜）、ＴｉＷ（チタンタングステン）、或いはＭｏ（モリブデン）などを用いてもよい。なお、高応力膜２６及び３６にＷ（タングステン）を用いた場合、Ｃｕ（銅）よりも応力が略２０倍大きくなる（Ｗ（タングステン）が略２ＧＰａ、Ｃｕ（銅）が略１００ＭＰａ）。
【００３４】
次に、半導体装置のＳｉＶ（Stress  Induced  Voiding）試験について図１６乃至１８を参照して説明する。図１６は半導体装置のＳｉＶ試験の不良率の変化を示す図、図１７は比較例の半導体装置を示す断面図、図１８は比較例の半導体装置のＳｉＶ試験で不良と判定されたサンプルの不良部分を示す断面図である。ここでは、幅が１０μｍ、長さが０．０２ｍｍ、ビアの個数が１８５４個を有する半導体装置を用い、保持温度２２５℃の条件でＳＭ（Stress  Migration）の確認を行っている。なお、ＳＭ（Stress  Migration）は、配線幅が広い程発生し、ビアの径が細い程発生する傾向があり、ビア部がないＣｕ（銅）配線層では発生しない。
【００３５】
図１６に示すように、比較例では、試験時間が経過するほど不良率が増加する。例えば、試験時間は１００ｈまでは不良が発生しないが５００ｈで１０％の不良が発生し、１０００ｈで３０％の不良が発生している。ここでは、１０００ｈ以上の結果は図示していないが、１０００ｈ以上になると更に不良が増大する。
【００３６】
その理由は、比較例ではプロセス工程中で発生する原子空孔(Vacancy)をＣｕ（銅）膜中から排出していない（本実施例のように高応力膜を用いてアニールアウトしていない）。このため、図１７に示すように、ＳｉＶ（Stress  Induced  Voiding）試験の開始段階で、比較例の半導体装置７１ではＣｕ（銅）膜からなる配線層６ａ及び１１ａ中に原子空孔(Vacancy)２５が残置され、残留応力が高いビア部分（配線層６ａと配線層１１ａが接する部分）に原子空孔(Vacancy)２５が拡散及び偏析される。
【００３７】
ＳｉＶ（Stress  Induced  Voiding）試験が経過するにつれて、残留応力が高いビア部分への原子空孔(Vacancy)２５の拡散及び偏析が進行する。その結果、図１８に示すように、配線層６ａと配線層１１ａが接する部分にボイド（Ｖｏｉｄ）４１が発生する（Ｃｕ（銅）の消出）。ここでは、配線層１１ａの底部と配線層１１ａに接する配線層６ａの上部にボイド（Ｖｏｉｄ）４１が発生している。このボイド（Ｖｏｉｄ）４１により比較例の半導体装置７１は不良となる。
【００３８】
なお、ここでいう不良とは、抵抗値が所定値以上増大した場合と配線がオープン不良になった場合の２種類があり、試験時間が増加するにつれてオープン不良の割合が増大する。
【００３９】
一方、本実施例では、高応力膜を用いて、プロセス工程中で発生する原子空孔(Vacancy)２５をＣｕ（銅）膜中からアニールアウトしているので、残留応力が高いビア部分でのボイド（Ｖｏｉｄ）４１の発生を大幅に抑制することができる。その結果、試験時間１０００ｈが経過しても不良が発生しない（不良率０（ゼロ）％）。
【００４０】
ここでは、シングルダマシン（Single  Damascene）法で形成されたＣｕ（銅）が主成分である第１の配線材と、第１の配線材に接続されるデユアルダマシン（Dual  Damascene）法で形成されたＣｕ（銅）が主成分である第２の配線材を用いた場合について説明しているが、第１の配線材がＡＬ（アルミニウム）などの配線層とデユアルダマシン（Dual  Damascene）法で形成された主成分がＣｕ（銅）からなる第２の配線材との組み合わせの場合、シングルダマシン（Single  Damascene）法で形成された主成分がＣｕ（銅）からなる第１の配線材とＣｕ（銅）以外の金属から形成される第２の配線材との組み合わせの場合でも、本実施例と同様にＣｕ（銅）膜中のボイド（Ｖｏｉｄ）４１の発生を大幅に抑制することができる。
【００４１】
上述したように、本実施例の半導体装置の製造方法では、半導体装置７０には、半導体基板１上に層間絶縁膜２及びキャップ膜３が積層形成される。キャップ膜３上の層間絶縁膜４に第１の開口部が設けられ、第１の開口部にはバリアメタル膜５とＣｕ（銅）からなる配線層６が埋設される。層間絶縁膜４及び配線膜６上にキャップ膜７、層間絶縁膜８、及び層間絶縁膜９が積層形成される。キャップ膜７及び層間絶縁膜８に第３の開口部が設けられ、層間絶縁膜９に第３の開口部に接するように第２の開口部が設けられる。第２及び第３の開口部はＴ字型開口部を形成する。Ｔ字型開口部には、バリアメタル膜１０とＣｕ（銅）からなる配線層１１が埋設される。層間絶縁膜９及び配線層１１上には、キャップ膜１２及び層間絶縁膜１３が積層形成される。配線層６は、Ｃｕ（銅）よりも応力が高い高応力膜２６と熱処理により膜中の原子空孔（Vacancy）が排出される。配線層１１は、Ｃｕ（銅）よりも応力が高い高応力膜３６と熱処理により膜中の原子空孔（Vacancy）が排出される。
【００４２】
このため、残留応力が高いビア部に原子空孔（Vacancy）が拡散・偏析されずボイド（Void）の発生を大幅に抑制することができる。したがって、ＳＭ（Stress  Migration）起因の配線抵抗の増大による不良や配線のオープン不良を大幅に抑制することができ、半導体装置７０を高信頼性化することができる。
【００４３】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４４】
実施例では、配線層間にバリアメタル膜を設けているが、例えば配線層である銅（Ｃｕ）に銅（Ｃｕ）よりも拡散速度の速い異種の金属（例えば、Ｍｎ（マンガン）など）を添加してバリアメタル膜を省略してもよい。銅（Ｃｕ）よりも拡散速度の速い異種の金属を添加した場合、Ｃｕ（銅）配線とシリコン酸化膜などの絶縁膜の間にバリア層が形成され、Ｃｕ（銅）配線間は良好なコンタクトをとることが可能となる。
【００４５】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板上の第１の層間絶縁膜をエッチングして第１の開口部を形成する工程と、前記第１の開口部及び前記第１の層間絶縁膜上に、前記第１の開口部を覆うようにバリアメタル膜、シードＣｕ（銅）膜、及びＣｕ（銅）メッキ膜を積層形成する工程と、熱処理を行い、前記シードＣｕ（銅）膜及び前記Ｃｕ（銅）メッキ膜中のＣｕ（銅）の粒成長を行う工程と、粒成長されたＣｕ（銅）膜上に、Ｃｕ（銅）よりも応力の高い高応力膜を形成する工程と、前記高応力膜を形成後に、熱処理を行う工程と、熱処理後に、前記高応力膜を除去し、前記第１の層間絶縁膜が露出するまで前記粒成長されたＣｕ（銅）膜を研磨する工程とを具備する半導体装置の製造方法。
【００４６】
（付記２）  半導体基板上に第１及び第２の層間絶縁膜を積層形成する工程と、前記第２の層間絶縁膜をエッチングして第１の開口部を形成し、前記第１の開口部直下の前記第１の層間絶縁膜をエッチングして第２の開口部を形成し、前記第１及び第２の開口部からなるＴ字型の第１の開口部を形成する工程と、前記第１の開口部及び前記第２の層間絶縁膜上に、前記第１の開口部を覆うようにバリアメタル膜、シードＣｕ（銅）膜、及びＣｕ（銅）メッキ膜を積層形成する工程と、熱処理を行い、前記シードＣｕ（銅）膜及び前記Ｃｕ（銅）メッキ膜中のＣｕ（銅）の粒成長を行う工程と、粒成長されたＣｕ（銅）膜上に、Ｃｕ（銅）よりも応力の高い高応力膜を形成する工程と、前記高応力膜を形成後に、熱処理を行う工程と、熱処理後に、前記高応力膜を除去し、前記第２の層間絶縁膜が露出するまで前記粒成長されたＣｕ（銅）膜を研磨する工程と具備する半導体装置の製造方法。
【００４７】
（付記３）  前記高応力膜は、膜ストレスが１ＧＰａ以上有する付記１又は２に記載の半導体装置の製造方法。
【００４８】
（付記４）  前記高応力膜は、ＰＶＤ法、ＣＶＤ法、或いはＡＬＤ法を用いて形成される付記１乃至３のいずれかに記載の半導体装置の製造方法。
【００４９】
（付記５）  前記高応力膜は、Ｗ（タングステン）、Ｔａ（タンタル）、Ｔｉ（チタン）、ＷＮ（タングステン窒化膜）、ＴａＮ（タンタル窒化膜）、ＴｉＮ（チタン窒化膜）、或いはＴｉＷ（チタンタングステン）である付記１乃至４のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施例１に係る半導体装置を示す断面図。
【図２】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図３】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図４】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図６】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図７】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図８】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図９】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１０】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１１】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１２】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１３】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１４】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１５】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図１６】本発明の実施例１に係る半導体装置のＳｉＶ試験の不良率の変化を示す図。
【図１７】本発明の実施例１に係る比較例の半導体装置を示す断面図。
【図１８】本発明の実施例１に係る比較例の半導体装置のＳｉＶ試験で不良と判定されたサンプルの不良部分を示す断面図。
【符号の説明】
【００５１】
１  半導体基板
２、４、８、９、１３  層間絶縁膜
３、１０  キャップ膜
５、９、１３  バリアメタル膜
６、６ａ、１１、１１ａ  配線層
２１、３１、３２  開口部
２２、３３  シードＣｕ（銅）膜
２３、３４  Ｃｕ（銅）メッキ膜
２４、３５  Ｃｕ（銅）膜
２５  原子空孔(Vacancy)
２６、３６  高応力膜
４１  ボイド（Void）
７０、７１  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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