(57)【要約】      （修正有）【課題】電荷分配を行う容量の容量値が小さくても、アンプの入力容量による出力誤差が小さい、高精度出力のサンプル・ホールド回路、シリアルＤＡＣの提供。【解決手段】第１のスイッチ１１０を介して接続された第１及び第２の容量素子Ｃ１１，Ｃ１２と、差動回路と、を備え、前記差動回路は、差動入力対の第１入力が、前記第１の容量素子の一端Ｎ１１に第２のスイッチ１２１を介して接続され、第２入力が、前記第２の容量素子の一端Ｎ８に接続された差動入力段と、前記差動入力段の出力を入力に受け、出力がサンプル・ホールド回路の出力端子Ｎ９に接続されるとともに、第３のスイッチ１２２を介して、前記差動入力段の前記第１入力に接続される増幅段１６と、を備えている。【選択図】図１
2010028379.tif 000002
【特許請求の範囲】
【請求項１】
一端同士が第１のスイッチを介して接続された第１及び第２の容量素子と、
差動回路と、を備え、
前記差動回路は、
入力対の第１入力が前記第１の容量素子の一端に第２のスイッチを介して接続され、第２入力が前記第２の容量素子の一端に接続された差動入力段と、
前記差動入力段の出力を入力に受け、出力がサンプル・ホールド回路の出力端子に接続されるとともに、第３のスイッチを介して、前記差動入力段の前記第１入力に接続される増幅段と、
を備えている、サンプル・ホールド回路。
【請求項２】
１データ期間が、第１、第２、第３の期間を有し、
前記第１の期間では、前記第１及び第３のスイッチをオフとし、前記第２のスイッチをオンとして、前記第１及び第２の容量素子の少なくとも一方の容量素子の一端へ電圧を供給し、
前記第２の期間では、前記第２及び第３のスイッチは前記第１の期間の状態を変えず、前記第１のスイッチをオンとして、前記第１及び第２の容量素子間で電荷再分配を行い、
前記第３の期間では、前記第１及び第２のスイッチをオフとし、前記第３のスイッチをオンとして、前記第１及び第２入力の電圧を差動増幅する前記差動回路の出力信号が前記出力端子に出力される、請求項１記載のサンプル・ホールド回路。
【請求項３】
前記差動入力段は、第１端子がそれぞれ電流源を介して第１電源端子に接続され、第２端子がそれぞれ負荷素子を介して第２電源端子に接続され、制御端子が前記第１入力及び第２入力をなす第１及び第２のトランジスタを備え、前記第１及び第２のトランジスタの第１端子間に第４のスイッチを備えている、請求項１又は２に記載のサンプル・ホールド回路。
【請求項４】
１データ期間が、第１、第２、第３の期間を有し、
前記第１の期間では、前記第１、第３、第４のスイッチをオフとし前記第２のスイッチをオンとして少なくとも前記第１の容量素子の一端及び前記差動入力段の前記第１入力へ電圧を供給し、
前記第２の期間では、前記第２、第３、第４のスイッチは前記第１の期間の状態を変えず、前記第１のスイッチをオンとして、前記第１及び第２の容量素子間で電荷再分配を行い、
前記第３の期間では、前記第１及び第２のスイッチをオフとし、前記第３及び第４のスイッチをオンとして、前記差動回路による増幅結果が前記出力端子に出力される、請求項３記載のサンプル・ホールド回路。
【請求項５】
前記差動入力段の出力と前記増幅段の入力との間の接続をオン・オフ制御するスイッチを備えている、請求項１乃至４のいずれか１項に記載のサンプル・ホールド回路。
【請求項６】
前記第１及び第２の容量素子は、一端同士が前記第１のスイッチを介して接続され、他端同士が第１電源端子に共通接続され、
前記差動入力段は、
一端が前記第１電源端子に接続された第１、第２の電流源と、
ゲート端子が前記第１入力をなし前記第１の容量端子の一端に前記第２のスイッチを介して接続されるとともに、前記第３のスイッチを介して、サンプル・ホールド回路の前記出力端子に接続され、ソース端子が、前記第１の電流源の他端に接続された第１のＭＯＳトランジスタと、
ゲート端子が前記第２入力をなし前記第２の容量端子の一端に接続され、ソース端子が前記第２の電流源の他端に接続されるとともに、前記第１のＭＯＳトランジスタのソースと第４のスイッチを介して接続された第２のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタのドレイン端子と第２電源端子間に接続された負荷回路と、を備えている、請求項１乃至５のいずれか１項に記載のサンプル・ホールド回路。
【請求項７】
前記第１及び第２の容量端子の少なくとも１方の一端に電圧を供給する電圧供給回路を備えている、請求項６に記載のサンプル・ホールド回路。
【請求項８】
前記電圧供給回路は、電圧供給端子と、前記第１及び第２の容量端子の少なくとも１方の一端との間にスイッチを備えている請求項７記載のサンプル・ホールド回路。
【請求項９】
前記負荷回路は、
前記第２電源端子にソース端子が接続され、前記第１のＭＯＳトランジスタのドレイン端子にドレイン端子が接続された第３のＭＯＳトランジスタと、
前記第２電源端子にソース端子が接続され、前記第２のＭＯＳトランジスタのドレイン端子にドレイン端子が接続された第４のＭＯＳトランジスタと、
を備え、
前記第３のＭＯＳトランジスタのゲート端子とドレイン端子は接続され、
前記第２及び第４のＭＯＳトランジスタのドレイン端子の接続点と前記増幅段の入力間には第５のスイッチが接続され、
前記第４のＭＯＳトランジスタのゲート端子とドレイン端子間には第６のスイッチが接続されている、請求項６乃至８のいずれか１項に記載のサンプル・ホールド回路。
【請求項１０】
１データ期間が、第１、第２、第３の期間を有し、
前記第１の期間では、前記電圧供給回路内のスイッチをオンとし、前記第１、第３、第４、第５のスイッチをオフとし、前記第６のスイッチをオンとし、前記第２のスイッチをオンとして少なくとも前記第１の容量素子の一端及び前記差動入力段の前記第１入力へ電圧を供給し、
前記第２の期間では、前記電圧供給回路内のスイッチをオフとし、前記第２、第３、第４、第５、第６のスイッチは前記第１の期間の状態を変えず、前記第１のスイッチをオンとして、前記第１及び第２の容量素子間で電荷再分配を行い、
前記第３の期間では、前記電圧供給回路内のスイッチをオフとし、前記第１、第２、第６のスイッチをオフとし、前記第３、第４、第５のスイッチをオンとして、前記差動回路による増幅結果が前記出力端子に出力される、請求項９に記載のサンプル・ホールド回路。
【請求項１１】
前記差動回路が、前記差動入力段の前記第１入力を反転入力とし、前記第２入力を非反転入力とする第１の接続状態と、前記第２入力を反転入力とし、前記第１入力を非反転入力とする第２の接続状態と、を切り替える回路を備え、
前記出力端子は第５のスイッチを介して前記差動入力段の前記第２入力に接続され、前記差動入力段の前記第２入力は第６のスイッチを介して前記第２の容量素子の一端に接続される、請求項１記載のサンプル・ホールド回路。
【請求項１２】
前記電圧供給回路は、
第１の電圧供給端子と前記第１の容量端子の一端間に接続された第７のスイッチと、
前記第１の電圧供給端子と前記第２の容量端子の一端間に接続された第８のスイッチとを備えた第１の電圧供給回路と、
前記第２の電圧供給端子と前記第２の容量端子の一端間に接続された第９のスイッチと、
前記第２の電圧供給端子と前記第１の容量端子の一端間に接続された第１０のスイッチとを備えた第２の電圧供給回路と、
を備えている請求項７記載のサンプル・ホールド回路。
【請求項１３】
前記負荷回路は、前記第２電源端子にソース端子が接続されゲート端子同士が接続され、前記第１、第２のＭＯＳトランジスタのドレイン端子にドレイン端子がそれぞれ接続された第３及び第４のＭＯＳトランジスタを備え、
前記第３のＭＯＳトランジスタのゲート端子とドレイン端子間には第１１のスイッチが接続され、
前記第４のＭＯＳトランジスタのゲート端子とドレイン端子間には第１２のスイッチが接続され、
前記第２及び第４のＭＯＳトランジスタのドレイン端子の接続点と前記増幅段の入力端子間には第１３のスイッチが接続され、
前記第１及び第３のＭＯＳトランジスタのドレイン端子の接続点と前記増幅段の入力端子間には第１４のスイッチが接続され、
前記出力端子と前記第２のＭＯＳトランジスタのゲート端子間には第１５のスイッチが接続され、
前記第２のＭＯＳトランジスタのゲート端子と前記第２の容量素子の一端間には第１６のスイッチが接続されている、請求項１２に記載のサンプル・ホールド回路。
【請求項１４】
１データ期間が、第１、第２、第３の期間を有し、
第１のデータ期間において、
前記第１の期間では、前記第２、第７、第９、第１１、１２、第１６のスイッチをオンとし、前記第１、第３、第４、第８、第１０、第１３乃至第１５のスイッチをオフとし、前記第１及び第２の容量素子の一端及び前記差動入力段の前記第１及び第２入力へ前記第１及び第２の電圧供給端子の電圧をそれぞれ供給し、
次の前記第２の期間では、第７、第９のスイッチをオフとし、前記第２、第３、第４、第８、第１０乃至第１６のスイッチは前記第１の期間の状態を変えず、前記第１のスイッチをオンとして、前記第１及び第２の容量素子間で電荷再分配を行い、
次の前記第３の期間では、前記第１、第２、第７乃至第１０、第１２、第１４、第１５のスイッチをオフとし、前記第３、第４、第１１、第１３、第１６のスイッチをオンとして、前記差動回路による増幅結果が前記出力端子に出力され、
第２のデータ期間において、
前記第１の期間では、前記第２、第８、第１０、第１１、第１２、第１６のスイッチをオンとし、前記第１、第３、第４、第７、第９、第１３、第１４、第１５のスイッチをオフとし、前記第１及び第２の容量素子の一端及び前記差動入力段の前記第１及び第２入力へ前記第１及び第２の電圧供給端子の電圧をそれぞれ供給し、
次の前記第２の期間では、第８、第１０のスイッチをオフとし、前記第２、第３、第４、第７、第９、第１１乃至第１６のスイッチは前記第１の期間の状態を変えず、前記第１のスイッチをオンとして、前記第１及び第２の容量素子間で電荷再分配を行い、
次の前記第３の期間では、前記第１、第３、第７乃至第１１、第１３、第１６のスイッチをオフとし、前記第２、第４、第１２、第１４、第１５のスイッチをオンとして、前記差動回路による増幅結果が前記出力端子に出力される、請求項１３に記載のサンプル・ホールド回路。
【請求項１５】
前記電圧供給回路が、
第１の電圧供給端子と、前記第１及び第２の容量端子の少なくとも１方の一端間に接続された第１７のスイッチと、
第２の電圧供給端子と、前記第１及び第２の容量端子の少なくとも１方の一端間に接続された第１８のスイッチと、
を備え、
前記第１７及び第１８のスイッチは入力デジタル信号の各ビットデータに応じて相補的にオン・オフされる、請求項７乃至１４のいずれか１項に記載のサンプル・ホールド回路。
【請求項１６】
前記電圧供給回路が、
第１の電圧供給端子と前記第１の容量端子の一端間に接続された第１７のスイッチと、
第２の電圧供給端子と前記第１の容量端子の一端間に接続された第１８のスイッチと、
を備えた第１の電圧供給回路と、
前記第１の電圧供給端子と前記第２の容量端子の一端間に接続された第１９のスイッチと、
前記第２の電圧供給端子と前記第２の容量端子の一端間に接続された第２０のスイッチと、
を備えた第２の電圧供給回路と、
を備え、
前記第１７、第１８のスイッチ、第１９、第２０のスイッチは、入力デジタル信号の各ビットデータに応じて相補的にオン・オフされ、前記第１７、第１９のスイッチのオン・オフは共通とされ、前記第１８、第２０のスイッチのオン・オフは共通とされる、請求項７乃至１４のいずれか１項に記載のサンプル・ホールド回路。
【請求項１７】
請求項１乃至１６のいずれか１項に記載のサンプル・ホールド回路を備え、
前記第１及び第２の容量素子の少なくとも一方の容量素子の一端へは、入力デジタル信号のビットデータの値に応じて２値の電圧の一方が順次供給される、シリアル・デジタルアナログ変換回路。
【請求項１８】
請求項２、４、１４のいずれか１項に記載のサンプル・ホールド回路を備え、
所定のリセット期間につづいて、ｎビット（ただし、ｎは所定の正整数）の入力デジタル信号の１ビットデータに対して前記第１の期間と前記第２の期間が割当てられ、
前記第１の期間では、前記第１及び第２の容量素子の少なくとも一方の容量素子の一端へ入力デジタル信号のビットデータに応じて２値の電圧の一方が供給され、前記第２の期間には、第１及び第２の容量素子間で電荷再分配が行われ、
シリアル入力されるｎ個のビットデータに対応して前記第１及び第２の期間をｎ回繰り返したのち、前記第３の期間の増幅動作が行われる、シリアル・デジタルアナログ変換回路。
【請求項１９】
互いに異なる参照電圧を発生させる参照電圧発生回路と、
参照電圧を入力し、出力ごとに対応したデジタルデータに基づき重複も含む２つの参照電圧を選択出力するデコーダと、
２つの参照電圧を入力し、スイッチ制御信号に応じて動作する出力回路と、
を備え、
前記出力回路は、請求項１７又は１８に記載のシリアル・デジタルアナログ変換器で構成されるデジタルアナログ変換器。
【請求項２０】
第１、第２の基準電圧及び出力ごとに対応してシリアル入力されるデジタルデータに基づき、スイッチ制御信号に応じて動作する出力回路を備え、
前記出力回路は、請求項１５又は１６記載のサンプル・ホールド回路で構成されるデジタルアナログ変換器。
【請求項２１】
請求項１９又は２０に記載のデジタルアナログ変換器をデータドライバとして備えた表示装置。
【請求項２２】
一端同士が第１のスイッチを介して接続された第１及び第２の容量素子と、
差動回路と、を備え、
前記差動回路は、
差動入力対の第１入力が、前記第１の容量素子の一端に第２のスイッチを介して接続され、第２入力が、前記第２の容量素子の一端に接続された差動入力段と、
前記差動入力段の出力を入力に受け、出力がサンプル・ホールド回路の出力端子に接続されるとともに、第３のスイッチを介して、前記差動入力段の前記第１入力に接続される増幅段と、
を備えている、増幅回路。
【請求項２３】
前記差動入力段は、第１端子がそれぞれ電流源を介して第１電源端子に接続され、第２端子がそれぞれ負荷素子を介して第２電源端子に接続され、制御端子が前記第１及び第２入力をなす第１及び第２のトランジスタを備え、前記第１及び第２のトランジスタの第１端子間に第４のスイッチを備えている、請求項２２に記載の増幅回路。
【請求項２４】
前記差動入力段の出力と前記増幅段の入力との間の接続をオン・オフ制御するスイッチを備えている、請求項２２又は２３に記載の増幅回路。
【請求項２５】
前記第１及び第２の容量素子は、一端同士が前記第１のスイッチを介して接続され、他端同士が第１電源端子に共通接続され、
前記差動入力段は、
一端が前記第１電源端子に接続された第１、第２の電流源と、
ゲート端子が前記第１入力をなし前記第１の容量端子の一端に前記第２のスイッチを介して接続されるとともに、前記第３のスイッチを介して、サンプル・ホールド回路の前記出力端子に接続され、ソース端子が、前記第１の電流源の他端に接続された第１のＭＯＳトランジスタと、
ゲート端子が前記第２入力をなし前記第２の容量端子の一端に接続され、ソース端子が前記第２の電流源の他端に接続されるとともに、前記第１のＭＯＳトランジスタのソースと第４のスイッチを介して接続された第２のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタのドレイン端子と第２電源端子間に接続された負荷回路と、を備えている、請求項２２乃至２４のいずれか１項に記載の増幅回路。
【請求項２６】
前記差動回路が、前記差動入力段の前記第１入力を反転入力とし、前記第２入力を非反転入力とする第１の接続状態と、前記第２入力を反転入力とし、前記第１入力を非反転入力とする第２の接続状態と、を切り替える回路を備え、
前記差動入力段の前記第２入力は第５のスイッチを介して前記第２の容量素子の一端に接続され、前記出力端子は第６のスイッチを介して前記差動入力段の前記第２入力に接続される、請求項２２記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプル・ホールド回路及びデジタルアナログ変換回路に関する。
【背景技術】
【０００２】
近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。
【０００３】
はじめに、図１５を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図１５には、液晶表示部の１画素に接続される主要な構成が、等価回路によって模式的に示されている。
【０００４】
一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６７を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。液晶は容量性を有し、画素電極９６４と電極９６７との間に容量９６５をなす。また、液晶の容量性を補助するための補助容量９６６を更に備えることが多い。
【０００５】
上記液晶表示装置は、スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像データ信号に対応した階調信号電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６７との間の電位差により液晶の透過率が変化し、ＴＦＴ９６３がオフとされた後も該電位差を液晶容量９６５及び補助容量９６６で一定期間保持することで画像を表示するものである。
【０００６】
半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調信号電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。
【０００７】
なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。またゲートドライバ９７０及びデータドライバ９８０は表示コントローラー９５０で制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給され、映像データはデータドライバ９８０に供給される。なお現在では、映像データはデジタルデータが主流となっている。
【０００８】
１画面分のデータの書き換えは、１フレーム期間（通常１／６０・秒、動画対応では１／１２０・秒の場合もある）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調信号電圧が供給される。
【０００９】
なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調信号電圧で駆動することが必要とされる。このため、データドライバ９８０は、映像データを階調信号電圧に変換するデジタルアナログ変換器（ＤＡＣ）と、その階調信号電圧をデータ線９６２に増幅出力する増幅回路を含むデジタルアナログ変換回路を備えている。
【００１０】
近年の液晶表示装置では、高画質化（多色化）が進み、少なくとも２６万色（ＲＧＢ各６ビット映像データ）、さらには２６８０万色（ＲＧＢ各８ビット映像データ）以上の需要が高まっている。このため、多ビット映像データに対応した階調信号電圧を出力するデータドライバは、ＤＡＣの回路規模が増加し、それによりデータドライバＬＳＩのチップ面積が増加し、コスト高を招く要因となってきている。また、液晶表示装置は大画面化とともに高解像度化も進み、データ線９６２の負荷容量は大幅に増大する一方で、１フレーム期間をゲート線数で割った時間にほぼ相当する１データ選択期間（１データ出力期間）は短くなっている。このためドライバＬＳＩの出力バッファを担う増幅回路は、短い１データ選択期間に、大容量負荷を高い電圧精度で高速に駆動しなければならない。
【００１１】
多ビットデジタルデータをアナログ電圧信号に変換する省面積なＤＡＣとして、タイムシリアルに入力されるデジタルデータに応じて基準電圧を順次サンプルし、容量間の電荷再配分を繰り返すことによってレベル電圧を得るシリアルＤＡＣが知られている。
【００１２】
図１６は、後記特許文献１に記載されているシリアルＤＡＣを備えたデジタルアナログ変換回路の構成の一例を示す図である。
【００１３】
図１６のデジタルアナログ変換回路は、電圧供給ノードＮ５、Ｎ６にそれぞれ供給される２つの参照電圧Ｖ５、Ｖ６を備え、電圧供給ノードＮ５に第１端子が接続され、第２端子がノードＮ５１に接続された容量Ｃ９１と、電圧供給ノードＮ５に第１端子が接続され、第２端子がノードＮ５２に接続された容量Ｃ９２と、ノードＮ５１を、電圧供給ノードＮ５又はＮ６に切替接続する切替スイッチ９１１と、ノードＮ５１、Ｎ５２間に接続されるスイッチ９１２と、ノードＮ５２と電圧供給ノードＮ５間に接続されたスイッチ９１３と、からなるシリアルＤＡＣと、ノードＮ５２に非反転入力端（＋）が接続され、反転入力端（−）が出力端子に接続された差動増幅器よりなるボルテージフォロワ回路９１９と、を備えて構成されている。なお、通常、容量Ｃ９１、Ｃ９２の容量値は等しく構成される。
【００１４】
次に、図１６に示したシリアルＤＡＣの動作について説明する。最初に、スイッチ９１３が一時的にオンとされ、容量Ｃ９２の両端（Ｎ５及びＮ５２）の電位差（端子間電圧）がゼロにリセットされる。
【００１５】
次に、タイムシリアルに入力されるデジタルデータ（Ｂ１〜ＢＫ）のうち最下位ビットデータＢ１の値に応じて、切替スイッチ９１１により、ノードＮ５１に参照電圧Ｖ５又はＶ６のいずれかがサンプルされ、その後、スイッチ９１１はオフ（オープン）とされる。そして、スイッチ９１２がオンとされ、容量Ｃ９１、Ｃ９２間で電荷再配分が起こり、スイッチ９１２がオフとされて、電荷が、容量Ｃ９２にホールドされる。
【００１６】
引き続き、次のビットデータＢ２に応じて、スイッチ９１１により、ノードＮ５１に参照電圧Ｖ５又はＶ６のいずれかがサンプルされ、スイッチ９１２により、容量Ｃ９１、Ｃ９２間で電荷再配分後、再配分された電荷が、容量Ｃ９２にホールドされる。
【００１７】
以下、同様に、低位のビットデータから、高位のビットデータの順に、サンプルとホールド動作が繰り返される。
【００１８】
Ｋビットデータの場合には、サンプルとホールドの１サイクルがＫ回繰り返され、そのときのノードＮ５２の電圧は下記式（１）で表される。
【００１９】
VN52 = (2-1 x BK + 2-2 x BK-1 + … + 2-K x B１)x(V6 - V5) + V5    …（１）
ただし、ＢＫ、ＢＫ−１、・・・、Ｂ１は０又は１とする。
【００２０】
そして電圧ＶＮ５２が、ボルテージフォロワ回路９１９により出力電圧Ｖｏｕｔとして増幅出力される。これにより、図１６のデジタルアナログ変換回路は、参照電圧Ｖ５、Ｖ６間を、２Ｋ個に均等分割する各電圧レベルをＫビットデータに応じて出力することができる。
【００２１】
図１６のデジタルアナログ変換回路は、素子数がデータのビット数に依存しないため、多ビット化に対して回路規模が非常に小さくできる（省面積）という特徴がある。
【００２２】
しかしながら、図１６のデジタルアナログ変換回路の出力電圧は、各電圧レベル間が等間隔のリニア出力となり、そのままでは、液晶の非線形なガンマ特性に合わせた階調電圧を出力することができない。
【００２３】
【特許文献１】特開昭５９−１５４８２０号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【００２４】
以下に本発明による分析を与える。
【００２５】
図１６を参照して説明したシリアル・デジタルアナログ変換回路は、２つの容量Ｃ９１、Ｃ９２間の電荷再配分を１ビットごとに、ビット数に応じたサイクル数分繰り返し、ビットデータに応じて２つの基準電圧（Ｖ５、Ｖ６）間を等分したリニア電圧を出力する。
【００２６】
近時、表示装置のデータ線を駆動するデータドライバに用いられるデジタルアナログ変換回路には、省面積が要求される。
【００２７】
シリアルＤＡＣは回路規模が小さいが、データドライバのＤＡＣの省面積化に対応すべく、図１６のシリアルＤＡＣにおいて電荷分配を行う容量Ｃ９１、Ｃ９２の容量値を小さくすると、アンプ９１９（ボルテージフォロワ）の入力容量（主にゲート容量）がＣ９１、Ｃ９２間の電荷分配に影響して、出力誤差を生じる（本発明者による分析）。
【００２８】
したがって、本発明の目的は、電荷分配を行う容量の容量値が小さくても、アンプの入力容量（ゲート容量）による出力誤差が小さい、高精度出力のサンプル＆ホールド回路（サンプル・ホールド回路）、デジタルアナログ変換回路、デジタルアナログ変換回路を備えた表示装置を提供することにある。
【課題を解決するための手段】
【００２９】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００３０】
本発明の１つの側面（アスペクト）によれば、一端同士が第１のスイッチを介して接続された第１及び第２の容量素子と、差動回路と、を備え、前記差動回路は、差動入力対の第１入力が、前記第１の容量素子の一端に第２のスイッチを介して接続され、第２入力が、前記第２の容量素子の一端に接続された差動入力段と、前記差動入力段の出力を入力に受け、出力がサンプル・ホールド回路の出力端子に接続されるとともに、第３のスイッチを介して、前記差動入力段の前記第１入力に接続される増幅段と、を備えている、サンプル・ホールド回路、シリアルＤＡＣ、又は増幅回路が提供される。
【００３１】
本発明において、１データ期間が、第１、第２、第３の期間を有し、第１の期間（サンプリング期間）では、前記第１及び第３のスイッチをオフとし、前記第２のスイッチをオンとして、前記第１及び第２の容量素子の少なくとも一方の容量素子の一端へ電圧を供給し、
第２の期間（電荷再配分期間）では、前記第２及び第３のスイッチは前記第１の期間の状態を変えず、前記第１のスイッチをオンとして、前記第１及び第２の容量素子間で電荷再分配を行い、
第３の期間（駆動期間）では、前記第１及び第２スイッチをオフとし、前記第３のスイッチをオンとして、前記第１及び第２入力の電圧を差動増幅する前記差動回路の出力信号が前記出力端子に出力される。
【００３２】
本発明において、前記差動入力段は、第１端子がそれぞれ電流源を介して第１電源端子に接続され、第２端子がそれぞれ負荷素子を介して第２電源端子に接続され、制御端子が前記第１入力及び第２入力をなす第１及び第２のトランジスタを備え、前記第１及び第２のトランジスタの第１端子間に第４のスイッチを備えている。
【発明の効果】
【００３３】
本発明によれば、電荷分配を行う容量の容量値が小さくても、アンプの入力容量（ゲート容量）による出力誤差が小さい、高精度出力のサンプル＆ホールド回路、又はシリアルＤＡＣを提供することができる。
【発明を実施するための最良の形態】
【００３４】
上記した本発明についてさらに詳細に説明すべく添付図面を参照して以下に説明する。
【００３５】
本発明の１つの態様（ｍｏｄｅ）において、一端同士が第１のスイッチ（１１０）を介して接続された第１及び第２の容量素子（Ｃ１１、Ｃ１２）と、差動回路と、を備えている。差動回路は、差動入力対の第１入力が、前記第１の容量素子の一端に第２のスイッチ（１２１）を介して接続され、第２入力が、前記第２の容量素子の一端に接続された差動入力段（Ｍ１、Ｍ２、負荷回路）と、前記差動入力段の出力を入力に受け、出力がサンプル・ホールド回路の出力端子（Ｎ９）に接続されるとともに、第３のスイッチ（１２２）を介して、前記差動入力段の第１入力に接続される増幅段（１６）と、を備えている。
【００３６】
本発明においては、前記第１及び第２の容量端子（Ｃ１１、Ｃ１２）の少なくとも１方の一端に電圧を供給する電圧供給回路（１７）を備えている。本発明においては、前記差動入力段の出力と増幅段（１６）の入力との間の接続をオン・オフ制御するスイッチ（図５の１５３）を備えた構成としてもよい。
【００３７】
本発明においては、第１及び第２の容量素子（Ｃ１１、Ｃ１２）は、一端同士が前記第１のスイッチ（１１０）を介して接続され、他端同士が第１電源端子（Ｎ３）に共通接続されている。前記差動入力段は、一端が前記第１電源端子に接続された第１、第２の電流源（Ｍ３、Ｍ４）と、ゲートが前記第１入力をなし前記第１の容量端子（Ｃ１１）の一端（Ｎ１１）に前記第２のスイッチ（１２１）を介して接続されるとともに、前記第３のスイッチ（１２２）を介して、サンプル・ホールド回路の前記出力端子（Ｎ９）に接続され、ソースが、前記第１の電流源（Ｍ３）の他端に接続された第１のＭＯＳトランジスタ（Ｍ１）と、ゲートが前記第２入力をなし前記第２の容量端子（Ｃ１２）の一端（Ｎ８）に接続され、ソースが前記第２の電流源（Ｍ４）の他端に接続されるとともに、前記第１のＭＯＳトランジスタ（Ｍ１）のソースと第４のスイッチ（１２０）を介して接続された第２のＭＯＳトランジスタ（Ｍ２）と、前記第１及び第２のＭＯＳトランジスタのドレインと第２電源端子間に接続された負荷回路（１５）と、を備えている。
【００３８】
本発明において、ビットデータ又は該データに応じた電圧を受け出力電圧を出力するデータ期間が、第１、第２、第３の期間を有し、前記第１の期間では、前記第１、第３、第４のスイッチをオフとし前記第２のスイッチ（１２１）をオンとして少なくとも前記第１の容量素子（Ｃ１１）の一端及び前記差動入力段の前記第１入力へ電圧を供給し、前記第２の期間では、前記第２、第３、第４のスイッチ（１２１、１２２、１２０）は前記第１の期間の状態を変えず、前記第１のスイッチ（１１０）をオンとして、前記第１及び第２の容量素子（Ｃ１１、Ｃ１２）間で電荷再分配を行い、前記第３の期間では、前記第１及び第２スイッチ（１１０、１２１）をオフとし、前記第３、第４のスイッチ（１２２、１２０）をオンして、前記差動回路による増幅結果が前記出力端子に出力される。
【００３９】
本発明において、電圧供給回路（１７）は、電圧供給端子と、前記第１及び第２の容量端子の少なくとも１方の一端間にスイッチを備えている。
【００４０】
本発明において、負荷回路（１５）は、前記第２電源端子にソースが接続されゲート同士が接続され、前記第１及び第２のＭＯＳトランジスタのドレインにドレインがそれぞれ接続された第３及び第４のＭＯＳトランジスタ（Ｍ５、Ｍ６）を備え、前記第３のＭＯＳトランジスタ（Ｍ５）のゲートとドレインは接続されている。前記第２及び第４のＭＯＳトランジスタ（Ｍ２、Ｍ６）のドレインの接続点と前記増幅段の入力間に第５のスイッチ（１５３）が接続され、前記第４のＭＯＳトランジスタのゲートとドレイン間に第６のスイッチ（１５１）が接続されている。
【００４１】
本発明において、前記電圧供給回路は、第１の電圧供給端子（Ｎ５）と、前記第１及び第２の容量端子の一端間に第７、第８のスイッチ（１１１、１１７）を備えた第１の電圧供給回路（１７Ｂ＿１）と、第２の電圧供給端子（Ｎ６）と、前記第１及び第２の容量端子の一端間に第９、第１０のスイッチ（１１８、１１２）を備えた第２の電圧供給回路（１７Ｂ＿２）と、を備えた構成としてもよい。
【００４２】
本発明においては、差動回路の第１入力（反転入力）と第２入力（非反転入力）を入れ換える構成としてもよい。すなわち、差動回路の前記第１入力を反転入力とし、前記第２入力を非反転入力とする第１の接続状態と、前記第２入力を反転入力とし、前記第１入力を非反転入力とする第２の接続状態と、を切り替える回路を備え、さらに、前記第２入力はスイッチ（例えば図６の１２３）を介して第２の容量素子（Ｃ１２）の一端に接続され、前記出力端子（Ｎ９）はスイッチ（１２４）を介して前記第２入力（Ｎ８）に接続される。第２の接続状態では、差動回路の第１入力は非反転入力となり、第１入力と容量素子（Ｃ１１）間のスイッチ（１２１）はオン、第１入力と出力端子（Ｎ９）間のスイッチ（１２２）はオフとされる。
【００４３】
本発明においては、上記したサンプル・ホールド回路を備え、前記第１及び第２の容量素子の少なくとも一方の容量素子の一端へは、入力デジタル信号のビットデータの値に応じて、第１及び第２の電圧の一方が順次供給される、シリアル・デジタルアナログ変換回路が提供される。所定のリセット期間につづいて、ｎビット（ただし、ｎは所定の正整数）の入力デジタル信号の１ビットデータに対して第１の期間（サンプリング期間）と第２の期間（電荷再分配期間）が割当てられ、前記第１の期間では、前記第１及び第２の容量素子の少なくとも一方の容量素子の一端へ入力デジタル信号のビットデータに応じて２値の電圧の一方が供給され、前記第２の期間には、第１及び第２の容量素子間で電荷再分配が行われ、シリアル入力されるｎ個のビットデータに対応して前記第１及び第２の期間をｎ回繰り返したのち、第３の期間（駆動期間）の増幅動作が行われる。
【００４４】
本発明によれば、互いに異なる参照電圧を発生させる参照電圧発生回路（図１３の２１０）と、参照電圧を入力し、出力ごとに対応したデジタルデータに基づき重複も含む２つの参照電圧を選択出力するデコーダ（２２０）と、２つの参照電圧を入力し、スイッチ制御信号に応じて動作する出力回路（２３０）を備え、出力回路は、本発明のシリアル・デジタルアナログ変換回路で構成される。
【００４５】
本発明によれば、第１、第２の基準電圧（Ｖ１、Ｖ２）及び出力ごとに対応してシリアル入力されるデジタルデータに基づき、スイッチ制御信号に応じて動作する出力回路（３３０）で構成され、前記出力回路は、本発明のシリアル・デジタルアナログ変換回路で構成されるデジタルアナログ変換器が提供される。以下、実施例に即して説明する。
【実施例】
【００４６】
＜実施例１＞
図１は、本発明の一実施例の構成を示す図である。ｎチャネルＭＯＳトランジスタＭ１、Ｍ２、負荷回路１５、増幅段１６、サンプリング電圧供給回路１７、電流源Ｍ３、Ｍ４、容量Ｃ１１、Ｃ１２、スイッチ１１０、１２０、１２１、１２２を備えている。
【００４７】
ｎチャネルＭＯＳトランジスタＭ１、Ｍ２のドレインは負荷回路１５を介して電源ＶＤＤの電源ノードＮ２に接続され、ソースはそれぞれ電流源Ｍ３、Ｍ４を介して低電圧電源ＶＳＳの電源ノードＮ１に接続され、ゲートはノードＮ７、Ｎ８に接続されている。ノードＮ７、Ｎ８とＶＳＳ間の容量Ｃｇ１、Ｃｇ２は、トランジスタＭ１、Ｍ２のゲート寄生容量を表している。
【００４８】
負荷回路１５の出力は増幅段１６に入力され、増幅段１６の出力は出力ノードＮ９に接続されている。スイッチ１２２は出力ノードＮ９とノードＮ７間に接続され、スイッチ１２１は、ノードＮ７とスイッチ１２２の接続点に一端が接続され、他端はノードＮ１１に接続されている。容量Ｃ１１はノードＮ１１とノードＮ３間に接続されている。容量Ｃ１２はノードＮ８とノードＮ３間に接続されている。スイッチ１１０は、ノードＮ８、Ｎ１１間に接続されている。スイッチ１２０は、ｎチャネルＭＯＳトランジスタＭ１、Ｍ２のソース間に接続されている。電流源Ｍ３、Ｍ４の電流値は等しく設定され、容量Ｃ１１、Ｃ１２の容量値は等しく設定されている。
【００４９】
図２は、図１の動作をスイッチ制御の観点から説明する図である。
【００５０】
期間ｔ０−ｔ１（サンプリング期間）では、サンプリング電圧供給回路より、ノードＮ１１、Ｎ８の少なくとも一方にサンプリング電圧を供給する。
【００５１】
このとき、スイッチ１２１はＯＮ、スイッチ１２２はＯＦＦとし、差動段を対称構成にする。また、スイッチ１２０はＯＦＦとする。
【００５２】
時刻ｔ１で、
容量Ｃ１１とＣｇ１の端子電圧をＶａ、容量Ｃ１２とＣｇ２の端子電圧をＶｂとする。
【００５３】
容量Ｃ１１とＣｇ１の蓄積電荷は、（C11 + Cg1）x Va
容量Ｃ１２とＣｇ２の蓄積電荷は、（C12 + Cg2）x Vｂ
となる。スイッチ１２０をＯＦＦとすることで、電圧Ｖａ、Ｖｂが異なる電位でも、トランジスタＭ１、Ｍ２は共にオンとされ、トランジスタＭ１、Ｍ２のゲート容量Ｃｇ１、Ｃｇ２がほぼ等しく保たれる。
【００５４】
期間ｔ１−ｔ２（電荷分配（電圧平均化）期間）では、スイッチ１２０〜１２２のＯＮ／ＯＦＦの状態を維持したまま、スイッチ１１０をＯＮし、容量Ｃ１１とＣｇ１、及び、容量Ｃ１２とＣｇ２に分配する。
【００５５】
これにより、ノードＮ７（Ｎ１１）、Ｎ８は、電圧（Ｖａ＋Ｖｂ）／２
となる。
【００５６】
｛（C11 + Cg1）x Va+（C12 + Cg2）x Vｂ｝/（（C11 + Cg1)+(C12 + Cg2））
＝（C11 + Cg1）x（Va + Vb）/{2 x（C11 + Cg1）}
＝（Va+Vb）/ 2
【００５７】
そして、電荷分配後、スイッチ１１０をＯＦＦとする。
【００５８】
期間ｔ２−ｔ３（駆動期間）では、
スイッチ１２１をＯＦＦ、
スイッチ１２０、１２２をＯＮとし、ボルテージフォロワとして動作し、ノードＮ８の電圧（Ｖａ＋Ｖｂ）／２が出力電圧Ｖｏｕｔとして出力される。このとき、スイッチ１１０はＯＦＦ状態を維持する。
【００５９】
これにより、差動対のトランジスタＭ１、Ｍ２のゲート容量Ｃｇ１、Ｃｇ２を含めて電荷分配を行うため、図１６のような差動対のトランジスタのゲート容量の影響による出力誤差を抑えることができる。その結果、容量Ｃ１１、Ｃ１２を小さくでき、面積を削減できる。
【００６０】
なお、増幅段１６は、期間ｔ０−ｔ２間は非活性とし、期間ｔ２−ｔ３間に活性とするのが望ましい。また、期間ｔ０−ｔ２間、差動対の出力（図１では負荷回路１５の出力）と増幅段１６との電気的接続をオフとするようにしてもよい。
【００６１】
図３は、図１のサンプリング電圧供給回路１７の構成を示す図である。サンプリング電圧供給回路１７は、ノードＮ１１に電圧Ｖｉｎ１を供給する回路１７Ａ＿１と、ノードＮ８に電圧Ｖｉｎ２を供給する回路１７Ａ＿２を備えている。回路１７Ａ＿１はノードＮ１１と電圧供給端子Ｖｉｎ１間にスイッチ１１１を備え、回路１７Ａ＿２はノードＮ８と電圧供給端子Ｖｉｎ２間にスイッチ１１２を備えている。なお、電流源Ｍ３、Ｍ４の電流値は等しく設定されている。容量Ｃ１１、Ｃ１２の容量値は等しく設定されている。
【００６２】
図４は、図３の動作を説明するためのタイミング図である。期間ｔ０−ｔ１（サンプリング期間）では、スイッチ１１１、１１２をＯＮとし、電圧Ｖｉｎ１が容量Ｃ１１とＣｇ１の端子に印加され、電圧Ｖｉｎ２が、容量Ｃ１２とＣｇ２に端子に印加される。このとき、スイッチ１２１はＯＮ、スイッチ１２２はＯＦＦとし、差動段を対称構成にする。また、スイッチ１２０はＯＦＦとし、Ｖｉｎ１、Ｖｉｎ２が異なる電位でもトランジスタＭ１、Ｍ２のゲート容量Ｃｇ１、Ｃｇ２がほぼ等しく保たれるようにする。
【００６３】
期間ｔ１−ｔ２（電荷分配（電圧平均化）期間）では、スイッチ１１１、１１２をＯＦＦした後に、スイッチ１１０をＯＮし、容量Ｃ１１とＣｇ１、及び、容量Ｃ１２とＣｇ２に分配する。これによりノードＮ７（Ｎ１１）、Ｎ８は電圧（Ｖｉｎ１＋Ｖｉｎ２）／２となる。そしてスイッチ１１０をＯＦＦする。なおスイッチ１２０〜１２２は、期間ｔ０−ｔ１のＯＮ／ＯＦＦの状態を維持する。
【００６４】
期間ｔ２−ｔ３（駆動期間）では、スイッチ１２１をＯＦＦ、スイッチ１２０、１２２をＯＮとし、ボルテージフォロワとして動作し、ノードＮ８の電圧（Ｖｉｎ１＋Ｖｉｎ２）／２が出力電圧Ｖｏｕｔとして出力される。このとき、スイッチ１１０はＯＦＦ、スイッチ１１１、１１２はｔ１−ｔ２のＯＮ／ＯＦＦ状態を維持する。
【００６５】
本実施例によれば、かかる制御を行い、差動対のトランジスタＭ１、Ｍ２のゲート容量Ｃｇ１、Ｃｇ２を含めて電荷分配を行うため、図１６のような差動対のトランジスタのゲート容量の影響による出力誤差を抑えることができる。
【００６６】
その結果、容量Ｃ１１、Ｃ１２を小さくでき、面積を削減できる。なお増幅段１６は、期間ｔ０−ｔ２間は非活性とし、期間ｔ２−ｔ３間に活性とするのが望ましい。
【００６７】
図５は、図３の負荷回路１５の一具体例を示す図である。電源ノードＮ２にソースが接続され、ゲート同士が接続され、ｎチャネルＭＯＳトランジスタＭ１、Ｍ２のドレインにドレインが接続されたｐチャネルＭＯＳトランジスタＭ５、Ｍ６を備え、ｐチャネルＭＯＳトランジスタＭ５のドレインとゲートは接続されており、トランジスタＭ６のドレインとゲート間にスイッチ１５１が接続されている。またトランジスタＭ２のドレインとＭ６のドレインの接続点と増幅段１６の入力端子間にはスイッチ１５３が接続されている。
【００６８】
スイッチ１５１は、図４の期間ｔ０−ｔ２間でＯＮとし、トランジスタＭ１、Ｍ２を等しい状態に保ち、ゲート容量Ｃｇ１、Ｃｇ２が等しくなるようにする。
【００６９】
図４の期間ｔ０−ｔ２間でスイッチ１５３はオフとし、増幅段１６は非活性とするのが望ましい。
【００７０】
図４の期間ｔ２−ｔ３では、スイッチ１５１、１５３はそれぞれＯＦＦ、ＯＮとし、増幅段１６も活性化して、ノードＮ８の電位に応じた電圧を出力電圧Ｖｏｕｔとして出力する。
【００７１】
＜実施例２＞
図６は、図５の応用回路の構成を示す図であり、差動対（Ｍ１、Ｍ２）の非反転入力／反転入力を所定の周期で切替える。図５では、ＭＯＳトランジスタＭ１のゲートが反転入力、ＭＯＳトランジスタＭ２のゲートが非反転入力とされたが、本実施例は、これを所定の周期で入れ替える。
【００７２】
図６を参照すると、出力ノードＮ９とＭＯＳトランジスタＭ２のゲート（ノードＮ８）間に接続されたスイッチ１２４と、ＭＯＳトランジスタＭ２のゲートと容量Ｃ１２の一端間に接続されたスイッチ１２３と、容量Ｃ１１とノードＮ５間に接続されたスイッチ１１１と、容量Ｃ１２とノードＮ５間に接続されたスイッチ１１７と、容量Ｃ１１とノードＮ６間に接続されたスイッチ１１８と、容量Ｃ１２とノードＮ６間に接続されたスイッチ１１２と、を備えている。
【００７３】
負荷回路（１５）は、電源ノードＮ２にソースが接続されゲート同士が接続され、ＭＯＳトランジスタＭ１、Ｍ２のドレインにドレインがそれぞれ接続されたＭＯＳトランジスタＭ５、Ｍ６を備え、ＭＯＳトランジスタＭ５のゲートとドレイン間にはスイッチ１５１が接続され、ＭＯＳトランジスタＭ６のゲートとドレイン間にはスイッチ１５２が接続されている。さらに、ＭＯＳトランジスタＭ２、Ｍ６のドレインの接続点と増幅段（１６）の入力端子間にはスイッチ１５３が接続され、ＭＯＳトランジスタＭ１、Ｍ５のドレインの接続点と増幅段（１６）の入力端子間にはスイッチ１５４が接続されている。なお、図５と同様、出力ノードＮ９とＭＯＳトランジスタＭ１のゲート間にはスイッチ１２２が接続され、ＭＯＳトランジスタＭ１のゲートと容量Ｃ１１の一端間にはスイッチ１２１が接続されている。かかる構成により、差動対（Ｍ１、Ｍ２）の特性ばらつきや容量Ｃ１１、Ｃ１２の容量ばらつきが時間平均化され出力オフセットを小さくできる。
【００７４】
図７は、図６の各スイッチ制御のタイミングチャートである。第１データ期間（Ｔｄｐ１）では、図３の回路による図４のスイッチ制御と等価である。すなわち、トランジスタＭ２のゲート（ノードＮ８）が非反転入力端となり、容量（Ｃ１２＋Ｃｇ２）に分配された電荷による電位を出力電圧Ｖｏｕｔとして出力する。
【００７５】
第２データ期間（Ｔｄｐ２）では、トランジスタＭ１のゲート（ノードＮ７）が非反転入力となり、容量（Ｃ１１＋Ｃｇ１）に分配された電荷による電位を出力電圧Ｖｏｕｔとして出力する。
【００７６】
第１データ期間（Ｔｄｐ１）と第２データ期間（Ｔｄｐ２）を所定の周期で切替えることにより、差動対（Ｍ１、Ｍ２）の特性ばらつきや容量Ｃ１１、Ｃ１２の容量ばらつき等が時間平均化され出力オフセットを実効的に小さくできる。
【００７７】
＜実施例３＞
図８は、本発明の第３の実施例の構成を示す図である。本実施例は、サンプリング電圧供給回路１７Ｃが、サンプリング期間にシリアル入力されるデジタル信号のビットデータに応じてスイッチ１１３、１１４のＯＮ／ＯＦＦが制御される。ノードＮ４とノードＮ１１間のスイッチ１１４と、ノードＮ１１とノードＮ３間のスイッチ１１３を備えている。電流源Ｍ３、Ｍ４の電流値は互いに等しく設定され、容量Ｃ１１、Ｃ１２の容量値は互いに等しく設定される。サンプリング電圧供給回路１７ＣはノードＮ８と接続した構成でもよい。
【００７８】
図９は、図８の動作をスイッチ制御の観点から説明する図である。期間Ｔ０−Ｔ２はデータサンプリング期間で、スイッチ１２１はＯＮ、スイッチ１２０、１２２はＯＦＦである。
【００７９】
期間Ｔ０−Ｔ１（リセット期間）では、スイッチ１１０、１１３をＯＮ、１１４をＯＦＦとして、容量Ｃ１１、Ｃ１２、Ｃｇ１、Ｃｇ２を電圧Ｖ１にリセットする。
【００８０】
期間Ｔ１（＝ｔ１ａ）よりＴ２まで、ビットデータに基づき、順次、サンプリングする。
【００８１】
期間ｔＸａ−ｔ（Ｘ＋１）ａにおいてビットデータＢｘ＝０のとき、スイッチ１１４がＯＦＦ、スイッチ１１３がＯＮとなり、ノードＮ１１に接続される容量Ｃ１１とＣｇ１を電圧Ｖ１に電荷蓄積する。
【００８２】
ビットデータＢｘ＝１のとき、スイッチ１１４がＯＮ、スイッチ１１３がＯＦＦとなり、ノードＮ１１に接続される容量Ｃ１１とＣｇ１を電圧Ｖ２に電荷蓄積する。
【００８３】
スイッチ１１０は、時刻ｔＸａの直前から時刻ｔＸｂの直後までＯＦＦとし、時刻ｔＸｂの直後からｔ（Ｘ＋１）ａの直前までＯＮとし、期間ｔＸｂ−ｔ（Ｘ＋１）ａで、容量Ｃ１１とゲート容量Ｃｇ１を、容量Ｃ１２とゲート容量Ｃｇ２に接続し、それぞれの容量に蓄積されている電荷の再配分（平均化）が行われる。
【００８４】
これにより、時刻Ｔ２では、ｎビットのデータに応じて、電圧Ｖ１、Ｖ２を２のｎ乗個（２＾ｎ、＾は冪乗）に均等分割された各電圧レベル（に対応する電荷）が、ノードＮ８に接続される容量Ｃ１２とゲート容量Ｃｇ２に蓄積される。
【００８５】
期間Ｔ２−Ｔ３（駆動期間）では、スイッチ１２１をＯＦＦ、スイッチ１２０、１２２をＯＮとし、ボルテージフォロワ動作により、ノードＮ８の電圧が出力電圧Ｖｏｕｔとして出力される。このとき、スイッチ１１０、１１３、１１４はＯＦＦ状態とされる。これにより、差動対のトランジスタＭ１、Ｍ２のゲート容量Ｃｇ１、Ｃｇ２を含めて電荷分配を行うため従来技術のような差動対のトランジスタのゲート容量の影響による出力誤差を抑えることができる。その結果、容量Ｃ１１、Ｃ１２のサイズを小さくでき、面積を削減できる。
【００８６】
＜実施例４＞
図１０は、本発明の第４の実施例の構成を示す図であり、図８の負荷回路１５の一具体例を示す図である。負荷回路１５以外の構成は図８と同一である。
【００８７】
図１０を参照すると、負荷回路１５は、ｎチャネルＭＯＳトランジスタＭ１、Ｍ２のドレインと電源ＶＤＤ間に接続されゲート同士が接続されたｐチャネルＭＯＳトランジスタＭ５、Ｍ６を備え、ｐチャネルＭＯＳトランジスタＭ５のドレインとゲートは接続され、ｐチャネルＭＯＳトランジスタＭ６のドレインとゲート間にはスイッチ１５１が接続されている。スイッチ１５１は、図９の期間Ｔ０−Ｔ２間でＯＮとし、トランジスタＭ１、Ｍ２を等しい状態に保ち、ゲート容量Ｃｇ１、Ｃｇ２が等しくなるようにする。
【００８８】
期間Ｔ０−Ｔ２間で、スイッチ１５３はオフとし、増幅段１６は非活性とするのが望ましい。期間Ｔ２−Ｔ３では、スイッチ１５１、１５３はそれぞれＯＦＦ、ＯＮとし、増幅段１６も活性として、ノードＮ８の電位に応じた電圧を出力電圧Ｖｏｕｔとして出力する。
【００８９】
＜実施例５＞
図１１は、本発明の第５の実施例の構成を示す図であり、図１０の応用回路を示す図である。図１１を参照すると、差動対（Ｍ１、Ｍ２）の非反転入力／反転入力を所定の周期で切替える構成である。ノードＮ１１に電圧Ｖ１又はＶ２を供給する回路１７Ｃ＿１と、ノードＮ１２に電圧Ｖ１又はＶ２を供給する回路１７Ｃ＿２を備えている。回路１７Ｃ＿１はノードＮ１１と電圧供給ノードＮ４間にスイッチ１１４、ノードＮ１１と電圧供給ノードＮ３間にスイッチ１１３を備え、回路１７Ｃ＿２はノードＮ１２と電圧供給ノードＮ４間にスイッチ１１６を備え、ノードＮ１２と電圧供給ノードＮ３間にスイッチ１１５を備えている。さらに、トランジスタＭ５のゲートとドレイン間にスイッチ１５１、トランジスタＭ６のゲートとドレイン間にスイッチ１５２、トランジスタＭ６のドレインと増幅段１６の入力間にスイッチ１５３、トランジスタＭ５のドレインと増幅段１６の入力間にスイッチ１５４、ノードＮ９とノードＮ８間にスイッチ１２４、ノードＮ８とノードＮ１２間にスイッチ１２３を備えている。
【００９０】
図１２は、図１１の各スイッチ制御のタイミングチャートである。第１データ期間（Ｔｄｐ１）では、図８の回路による図９のスイッチ制御と等価である。すなわち、トランジスタＭ２のゲート（ノードＮ８）が非反転入力端となり、容量（Ｃ１２＋Ｃｇ２）に分配された電荷による電位を出力電圧Ｖｏｕｔとして出力する。
【００９１】
第２データ期間（Ｔｄｐ２）では、トランジスタＭ１のゲート（ノードＮ７）が非反転入力となり、容量（Ｃ１１＋Ｃｇ１）に分配された電荷による電位を出力電圧Ｖｏｕｔとして出力する。
【００９２】
第１データ期間（Ｔｄｐ１）と第２データ期間（Ｔｄｐ２）を所定の周期で切替えることにより、差動対（Ｍ１、Ｍ２）の特性ばらつきや容量Ｃ１１、Ｃ１２の容量ばらつき等が時間平均化され、出力オフセットを実効的に小さくできる。
【００９３】
＜実施例６＞
図１３は、本発明の第６の実施例の構成を示す図であり、多出力ＤＡＣの構成例を示す図である。図１３を参照すると、本実施例の多出力ＤＡＣは、基準電圧Ｖ１、Ｖ２に基づき参照電圧Ｖｒ１、Ｖｒ２、‥、ＶｒＳを発生させる参照電圧発生回路２１０と、各参照電圧を入力し、出力ごとに対応したデジタルデータＢ１〜Ｂｎに基づき重複も含む２つの参照電圧（Ｖｉｎ１、Ｖｉｎ２）を選択出力するデコーダ２２０と、２つの参照電圧（Ｖｉｎ１、Ｖｉｎ２）を入力し、スイッチ制御信号に応じて動作する出力回路２３０とを備えている、本実施例において、出力回路２３０は、前述した図３、図５、図６のいずれかで構成される。
【００９４】
＜実施例７＞
図１４は、本発明の第７の実施例の構成を示す図であり、多出力ＤＡＣの別の構成例を示す図である。図１４を参照すると、本実施例の多出力ＤＡＣは、基準電圧Ｖ１、Ｖ２及び出力ごとに対応してシリアル入力されるデジタルデータＢ１〜Ｂｎに基づき、スイッチ制御信号に応じて動作する出力回路３３０で構成され、出力回路３３０は、図８、図１０、図１１のいずれかで構成される。
【００９５】
なお、上記実施例では、差動対としてｎチャネルＭＯＳ差動対Ｍ１、Ｍ２を例に説明したが、図１の回路のトランジスタの極性を反転させて、ｐチャネルMOSトランジスタで構成してもよいことは勿論である。
【００９６】
なお、上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００９７】
【図１】本発明の一実施形態の構成を示す図である。
【図２】図１の動作を説明する図である。
【図３】本発明の一実施例の構成を示す図である。
【図４】本発明の一実施例の動作を説明する図である。
【図５】本発明の一実施例の構成を示す図である。
【図６】本発明の第２の実施例の構成を示す図である。
【図７】本発明の第２の実施例の動作を説明する図である。
【図８】本発明の第３の実施例の構成を示す図である。
【図９】本発明の第３の実施例の動作を説明する図である。
【図１０】本発明の第４の実施例の構成を示す図である。
【図１１】本発明の第５の実施例の構成を示す図である。
【図１２】本発明の第５の実施例の動作を説明する図である。
【図１３】本発明の第６の実施例の構成を示す図である。
【図１４】本発明の第７の実施例の構成を示す図である。
【図１５】液晶表示装置の構成を示す図である。
【図１６】特許文献１の構成を示す図である。
【符号の説明】
【００９８】
１５  負荷回路
１６  増幅段
１７、１７Ａ＿１、１７Ａ＿２、１７Ｂ＿１、１７Ｂ＿２  １７Ｃ、１７Ｃ＿１、１７Ｃ＿２  サンプリング電圧供給回路
１１０、１１１、１１２、１１３、１１４、１１５、１１６、１１７、１１８、１２０、１２１、１２２、１２３、１２４、１５１、１５２、１５３、１５４  スイッチ
２１０  参照電圧発生回路
２２０  デコーダ
２３０、３３０  出力回路
９１１  切替スイッチ
９１２、９１３  スイッチ
９１９  ボルテージフォロワ回路
９５０  表示コントローラ
９６０  表示部
９６１  走査線
９６２  データ線
９６３  薄膜トランジスタ（ＴＦＴ）
９６４  画素電極
９６５  液晶容量
９６６  補助容量
９６７  対向基板電極
９７０  ゲートドライバ
９８０  データドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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