(57)【要約】【課題】高電位基準回路部内で基準電位の急峻な変動がある場合であっても、周りのデバイス形成領域への影響（電位干渉）を抑制することができ、誤動作が生じ難い半導体装置、および該半導体装置の安価な製造方法を提供する。【解決手段】埋め込み絶縁膜３を間に挟んで、主面側の第１半導体層１と裏面側の第２半導体層２とで構成される半導体基板１１において、第１半導体層１に、低電位基準回路部と高電位基準回路部が設けられ、各デバイス形成領域Ｄが、絶縁分離トレンチ４によって互いに絶縁分離されてなる半導体装置２０であって、第２半導体層２に、埋め込み絶縁膜３に達するようにして、多孔質シリコン領域Ｐ１が形成され、多孔質シリコン領域Ｐ１により仕切られて、第２半導体層２が、複数のフィールド領域Ｆ１，Ｆ２に分離され、フィールド領域Ｆ１，Ｆ２が、電位固定されてなる半導体装置２０とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
埋め込み絶縁膜を間に挟んで、主面側のシリコンからなる第１半導体層と裏面側のシリコンからなる第２半導体層とで構成されるＳＯＩ構造の半導体基板において、
前記主面側の第１半導体層に、低電位基準回路部と高電位基準回路部が設けられ、
前記低電位基準回路部と前記高電位基準回路部における各デバイス形成領域が、前記埋め込み絶縁膜に達する絶縁分離トレンチによって互いに絶縁分離されてなる半導体装置であって、
前記裏面側の第２半導体層に、前記埋め込み絶縁膜に達するようにして、該第２半導体層より多孔質の多孔質シリコン領域が形成され、
該多孔質シリコン領域により仕切られて、前記第２半導体層が、複数のフィールド領域に分離され、
前記フィールド領域が、電位固定されてなることを特徴とする半導体装置。
【請求項２】
前記高電位基準回路部の直下の前記フィールド領域が、前記高電位基準回路部と同じ基準電位に電位固定され、
前記低電位基準回路部の直下の前記フィールド領域が、前記低電位基準回路部と同じ接地（ＧＮＤ）基準電位に電位固定されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁分離トレンチが、側壁酸化膜と埋め込み多結晶シリコンからなる絶縁分離トレンチであり、
前記埋め込み多結晶シリコンが、前記埋め込み絶縁膜を貫通して、前記フィールド領域に接続されてなり、
前記フィールド領域が、前記埋め込み多結晶シリコンを介して、前記半導体基板の主面側から電位固定されてなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記多孔質シリコン領域が、前記第２半導体層の裏面側表層部の全面に延設されてなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記多孔質シリコン領域が、酸化処理されてなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記半導体装置が、インバータ駆動用の高電圧ＩＣであることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記半導体装置が、車載用であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
埋め込み絶縁膜を間に挟んで、主面側のシリコンからなる第１半導体層と裏面側のシリコンからなる第２半導体層とで構成されるＳＯＩ構造の半導体基板において、
前記主面側の第１半導体層に、低電位基準回路部と高電位基準回路部が設けられ、
前記低電位基準回路部と前記高電位基準回路部における各デバイス形成領域が、前記埋め込み絶縁膜に達する絶縁分離トレンチによって互いに絶縁分離されてなり、
前記裏面側の第２半導体層に、前記埋め込み絶縁膜に達するようにして、該第２半導体層より多孔質の多孔質シリコン領域が形成され、
該多孔質シリコン領域により仕切られて、前記第２半導体層が、複数のフィールド領域に分離され、
前記フィールド領域が、電位固定されてなる半導体装置の製造方法であって、
前記多孔質シリコン領域を、陽極化成により形成することを特徴とする半導体装置の製造方法。
【請求項９】
前記絶縁分離トレンチが、側壁酸化膜と埋め込み多結晶シリコンからなる絶縁分離トレンチであり、
前記埋め込み多結晶シリコンが、前記埋め込み絶縁膜を貫通して、前記第２半導体層に接続されるようにして、前記絶縁分離トレンチを予め形成し、
前記第２半導体層に接続された所定の前記埋め込み多結晶シリコンを正電極として利用して、前記多孔質シリコン領域を、陽極化成により形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記陽極化成を、２段階の工程で行い、
前記多孔質シリコン領域を、前記第２半導体層の裏面側表層部の全面に延設することを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記多孔質シリコン領域を、酸化処理することを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込み絶縁膜（シリコン酸化膜、シリコン窒化膜、その積層膜等）を有するＳＯＩ（Silicon On Insulator）構造半導体基板の主面側の第１半導体層に、低電位基準回路部と高電位基準回路部が設けられてなる半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
埋め込み絶縁膜を有するＳＯＩ構造半導体基板の主面側の第１半導体層に低電位基準回路部と高電位基準回路部が設けられてなる半導体装置が、例えば、特開２００６−９３２２９号公報（特許文献１）と特開２００７−２６６５６１号公報（特許文献２）に開示されている。
【０００３】
図８と図９は、特許文献１，２にある従来のインバータ駆動用高電圧ＩＣの代表例で、図８は、高電圧ＩＣ９０の模式的な上面図であり、図９は、高電圧ＩＣ９０の模式的な断面図である。
【０００４】
図８と図９に示す高電圧ＩＣ９０は、埋め込み絶縁膜３を有するＳＯＩ基板１０に形成されており、ＳＯＩ基板１０のＳＯＩ層１には、低電位（ＧＮＤ）基準回路部および高電位（浮遊）基準回路部が設けられている。低電位基準回路部および高電位基準回路部における各デバイス形成領域は、図９に示すに示すように、埋め込み絶縁膜３と該埋め込み絶縁膜３に達する絶縁分離トレンチ４（側壁酸化膜４ｓ）で、互いに絶縁（誘電体）分離されている。ＳＯＩ基板１０は、基板の貼り合わせによって形成されており、埋め込み絶縁膜３の下は、シリコン（Ｓｉ）からなる厚い支持基板２となっている。尚、図８では、簡単化のため、絶縁分離トレンチ４の図示を省略している。
【特許文献１】特開２００６−９３２２９号公報
【特許文献２】特開２００７−２６６５６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図８と図９に示す高電圧ＩＣ９０では、低電位基準回路部および高電位基準回路部の各デバイス形成領域が、前述したように、埋め込み絶縁膜３と絶縁分離トレンチ４に囲まれている。このため、例えばバルクの単結晶シリコン基板を用いて上記各回路のデバイス形成領域をｐｎ接合分離した高電圧ＩＣと異なり、寄生トランジスタ動作は起きない。しかしながら高電圧ＩＣ９０では、図９中に例示したように、埋め込み絶縁膜３を挟んで一種のコンデンサＣ１〜Ｃ３が形成された構造となっている。従って、絶縁分離トレンチ４によって分離された任意のデバイス形成領域に急峻に変化する電圧が印加されると、コンデンサＣ１〜Ｃ３による容量結合により、支持基板２を介して変位電流が別のデバイス形成領域に流れることとなる。
【０００６】
このように、ＳＯＩやＤＩＷ（Dielectric Isolated Wafer）を用いた集積デバイスにでは、絶縁分離された各デバイス形成領域は、直流（ＤＣ）的には他のデバイス形成領域と確実に絶縁されている。しかしながら、交流（ＡＣ）的または過渡的には、絶縁分離のための誘電体膜（絶縁体膜）が結合容量となって変位電流が流れ、デバイス相互間で電位干渉が生じる。この電位干渉は、図９に示すＳＯＩ構造半導体基板１０の場合、主として結合面積が大きい埋め込み絶縁膜３を介して伝播する。
【０００７】
より詳細に説明すると、高電圧ＩＣ９０の高電位（浮遊）基準回路部では、基準電位が、０〜数百Ｖの範囲で変動する。図９に示すように、支持基板２がＧＮＤに固定されている場合には、数百Ｖの電位差が、高電位基準回路部におけるＳＯＩ層１と支持基板２の間で繰り返し生じる。このため、高電位基準回路部にある各デバイスには好ましくない変位電流が流れ、誤動作が生じ易い。また、支持基板２が浮遊（フローティング）状態であったり、支持基板２の電位固定が不十分であったりした場合には、高電位基準回路部側の基準電位の変動により支持基板２の電位が変動し、ＳＯＩ層１にある低電位基準回路部と高電位基準回路部の両方のデバイス形成領域に悪影響が及ぶ。
【０００８】
特に、車載用のインバータ駆動用高電圧ＩＣでは、数百Ｖ〜千数百Ｖの電圧を扱い、μｓオーダの短時間で電圧が変化するため、非常に大きな変位電流が流れる。具体的な例として、チップの半分の回路部で基準電位１０００Ｖが１μｓで変化したとき、１ｍｍ離れた距離にある３０μｍ角のデバイス形成領域に流れる変位電流を算定すると、約０.１μＡとなる。実際には、基準電位の変動率ｄＶ／ｄｔとして２０ｋＶ／μｓあるいはそれ以上が要求されており、この場合にはμＡオーダ以上の電流が流れることになる。従って、例えばバイポーラトランジスタ素子のベース電流にこのような変位電流が重畳した場合、高精度なトランジスタ動作は期待し得ない。
【０００９】
そこで本発明は、埋め込み絶縁膜を有するＳＯＩ構造半導体基板の主面側の第１半導体層に低電位基準回路部と高電位基準回路部が設けられてなる小型の半導体装置であって、高電位基準回路部内で基準電位の急峻な変動がある場合であっても、周りのデバイス形成領域への影響（電位干渉）を抑制することができ、誤動作が生じ難い半導体装置、および該半導体装置の安価な製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
請求項１に記載の半導体装置は、埋め込み絶縁膜を間に挟んで、主面側のシリコンからなる第１半導体層と裏面側のシリコンからなる第２半導体層とで構成されるＳＯＩ構造の半導体基板において、前記主面側の第１半導体層に、低電位基準回路部と高電位基準回路部が設けられ、前記低電位基準回路部と前記高電位基準回路部における各デバイス形成領域が、前記埋め込み絶縁膜に達する絶縁分離トレンチによって互いに絶縁分離されてなる半導体装置であって、前記裏面側の第２半導体層に、前記埋め込み絶縁膜に達するようにして、該第２半導体層より多孔質の多孔質シリコン領域が形成され、該多孔質シリコン領域により仕切られて、前記第２半導体層が、複数のフィールド領域に分離され、前記フィールド領域が、電位固定されてなることを特徴としている。
【００１１】
上記半導体装置は、埋め込み絶縁膜を有するＳＯＩ構造半導体基板の主面側の第１半導体層に、低電位基準回路部と高電位基準回路部が設けられてなる小型の半導体装置である。主面側の低電位基準回路部と高電位基準回路における各デバイス形成領域は、埋め込み絶縁膜に達する絶縁分離トレンチによって、互いに絶縁分離されている。また、裏面側の第２半導体層は、埋め込み絶縁膜に達する多孔質シリコン領域により仕切られて、複数のフィールド領域に分離された構造となっており、上記半導体装置においては、該フィールド領域が、電位固定される。
【００１２】
従って、上記半導体装置においては、裏面側の各フィールド領域を好ましい基準電位に適宜電位固定することで、例えば高電位基準回路部内で基準電位の急峻な変動がある場合であっても、周りのデバイス形成領域への影響（電位干渉）を抑制することができる。これによって、上記半導体装置は、誤動作が生じ難い半導体装置とすることが可能である。
【００１３】
例えば、請求項２に記載のように、前記高電位基準回路部の直下の前記フィールド領域を、前記高電位基準回路部と同じ基準電位に電位固定し、前記低電位基準回路部の直下の前記フィールド領域を、前記低電位基準回路部と同じ接地（ＧＮＤ）基準電位に電位固定する。
【００１４】
これによって、埋め込み絶縁膜を間に挟んだ主面側の第１半導体層と裏面側の第２半導体層は、高電位基準回路部と低電位基準回路部でそれぞれ同じ基準電位となり、埋め込み絶縁膜を介した容量結合による変位電流が抑制される。従って、例えば第２半導体層に上記多孔質シリコン領域を形成せず、該第２半導体層の全体を接地（ＧＮＤ）基準電位に電位固定する場合に較べて、高電位基準回路部内のいずれかのデバイス形成領域で基準電位の急峻な変動があっても、周りのデバイス形成領域への影響を抑制することができる。
【００１５】
また、上記多孔質シリコン領域は、周りの前記フィールド領域より高抵抗であるため、リーク電流も抑制することが可能である。
【００１６】
上記半導体装置は、請求項３に記載のように、前記絶縁分離トレンチが、側壁酸化膜と埋め込み多結晶シリコンからなる絶縁分離トレンチであり、前記埋め込み多結晶シリコンが、前記埋め込み絶縁膜を貫通して、前記フィールド領域に接続されてなり、前記フィールド領域が、前記埋め込み多結晶シリコンを介して、前記半導体基板の主面側から電位固定されてなる構造とすることができる。
【００１７】
これによれば、裏面側の各フィールド領域についても主面側から電位固定できるため、配線の取り回しが容易であり、製造コストを低減して安価な半導体装置とすることができる。
【００１８】
また、上記半導体装置は、請求項４に記載のように、前記多孔質シリコン領域が、前記第２半導体層の裏面側表層部の全面に延設されてなる構造とすることができる。これによって、半導体基板の裏面側の全面を、表層部に延設された多孔質シリコン領域で保護することができる。このため、例えば各フィールド領域を異なる基準電位に電位固定する場合であっても、リードフレーム等への搭載が容易になる。
【００１９】
請求項５に記載のように、上記半導体装置は、前記多孔質シリコン領域が、酸化処理されてなる構造であってもよい。この場合には、前記多孔質シリコン領域を、高抵抗領域ではなく、絶縁領域とすることができる。尚、この場合にも、各フィールド領域を電位固定して周りのデバイス形成領域への電位干渉を抑制できることは、言うまでもない。
【００２０】
以上のようにして、上記半導体装置は、埋め込み絶縁膜を有するＳＯＩ構造半導体基板の主面側の第１半導体層に低電位基準回路部と高電位基準回路部が設けられてなる小型の半導体装置であって、高電位基準回路部内で基準電位の急峻な変動がある場合であっても、周りのデバイス形成領域への影響（電位干渉）を抑制することができ、誤動作が生じ難い半導体装置とすることができる。
【００２１】
従って、上記半導体装置は、低電位基準回路部と高電位基準回路部が必要で、小型化のためにこれらの回路部を一つの半導体基板に形成する、請求項６に記載のインバータ駆動用の高電圧ＩＣに好適である。また、請求項７に記載のように、特に、数百Ｖ〜千数百Ｖの高電圧の取り扱いが必要になる、車載用の半導体装置として好適である。
【００２２】
請求項８〜１１に記載の発明は、上記半導体装置の製造方法に関する。
【００２３】
請求項８に記載の発明は、埋め込み絶縁膜を間に挟んで、主面側のシリコンからなる第１半導体層と裏面側のシリコンからなる第２半導体層とで構成されるＳＯＩ構造の半導体基板において、前記主面側の第１半導体層に、低電位基準回路部と高電位基準回路部が設けられ、前記低電位基準回路部と前記高電位基準回路部における各デバイス形成領域が、前記埋め込み絶縁膜に達する絶縁分離トレンチによって互いに絶縁分離されてなり、前記裏面側の第２半導体層に、前記埋め込み絶縁膜に達するようにして、該第２半導体層より多孔質の多孔質シリコン領域が形成され、該多孔質シリコン領域により仕切られて、前記第２半導体層が、複数のフィールド領域に分離され、前記フィールド領域が、電位固定されてなる半導体装置の製造方法であって、前記多孔質シリコン領域を、陽極化成により形成することを特徴としている。
【００２４】
これによれば、陽極化成処理工程を追加するだけで、該多孔質シリコン領域を簡単に形成することができ、誤動作が生じ難い上記請求項１に記載の半導体装置を安価に製造することができる。
【００２５】
請求項３に記載の絶縁分離トレンチが側壁酸化膜と埋め込み多結晶シリコンからなる半導体装置を製造する場合には、請求項９に記載のように、前記埋め込み多結晶シリコンが、前記埋め込み絶縁膜を貫通して、前記第２半導体層に接続されるようにして、前記絶縁分離トレンチを予め形成し、前記第２半導体層に接続された所定の前記埋め込み多結晶シリコンを正電極として利用して、前記多孔質シリコン領域を、陽極化成により形成することが好ましい。
【００２６】
これによれば、陽極化成処理のための正電極として、該半導体基板への裏面電極の形成を省略することができるため、製造コストをより抑制することができる。
【００２７】
上記製造方法においては、請求項１０に記載のように、前記陽極化成を、２段階の工程で行い、前記多孔質シリコン領域を、前記第２半導体層の裏面側表層部の全面に亘って、延設させることができる。これによって、請求項４に記載された半導体装置を製造することができる。
【００２８】
また、請求項１１に記載のように、形成した前記多孔質シリコン領域を、酸化処理するようにしてもよい。これによって、請求項５に記載された半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００３０】
図１は、本発明の半導体装置の一例で、半導体装置２０の模式的な断面図である。尚、以下に示す各例の半導体装置において、図８と図９に示した半導体装置（高電圧ＩＣ）９０と同様の部分については、同じ符号を付した。また、図１の半導体装置２０の上面図は、図８に示した半導体装置９０のそれと同様であるため、図示を省略した。
【００３１】
図１に示す半導体装置２０は、埋め込み絶縁膜３を間に挟んで、主面側のシリコンからなる第１半導体層１と裏面側のシリコンからなる第２半導体層（支持基板）２とで構成される、ＳＯＩ構造の半導体基板１１に形成されている。半導体装置２０は、図９に示した半導体装置９０と同様の車載用のインバータ駆動用高電圧ＩＣで、半導体基板１１の主面側の第１半導体層１に、低電位（ＧＮＤ）基準回路部と高電位（浮遊）基準回路部が設けられている。また、第１半導体層１の低電位基準回路部と高電位基準回路部における各デバイス形成領域Ｄは、埋め込み絶縁膜３に達する絶縁分離トレンチ４によって、互いに絶縁分離されている。
【００３２】
一方、図１の半導体装置２０においては、図９に示した半導体装置９０と異なり、裏面側の第２半導体層２に、埋め込み絶縁膜３に達するようにして、該第２半導体層２より多孔質の多孔質シリコン領域Ｐ１が形成されている。そして、多孔質シリコン領域Ｐ１により仕切られて、第２半導体層２が、２つのフィールド領域Ｆ１，Ｆ２に分離されている。また、図１の半導体装置２０においては、絶縁分離トレンチ４が側壁酸化膜４ｓと高不純物濃度の埋め込み多結晶シリコン４ｐからなり、該埋め込み多結晶シリコン４ｐが、埋め込み絶縁膜３を貫通して、各フィールド領域Ｆ１，Ｆ２に接続されている。高電位（浮遊）基準回路部の直下のフィールド領域Ｆ２は、高電位基準回路部と同じ変化する高電圧の基準電位Ｖｘｘに電位固定されており、低電位基準回路部の直下のフィールド領域Ｆ１は、低電位基準回路部と同じ接地（ＧＮＤ）基準電位０Ｖに電位固定されている。各フィールド領域Ｆ１，Ｆ２は、いずれも、埋め込み多結晶シリコン４ｐを介して、半導体基板１１の主面側から電位固定されている。
【００３３】
図２（ａ），（ｂ）は、それぞれ、図１に示した半導体装置２０と同様の半導体装置で、半導体装置２１，２２の模式的な下面図である。
【００３４】
図２（ａ）の半導体装置２１では、チップを横切るようにして多孔質シリコン領域Ｐ２が形成されており、第２半導体層２が、２つのフィールド領域Ｆ３，Ｆ４に分離されている。図２（ｂ）の半導体装置２２では、直上にある高電位基準回路部を取り囲むようにして多孔質シリコン領域Ｐ３が形成されており、第２半導体層２が、２つのフィールド領域Ｆ５，Ｆ６に分離されている。
【００３５】
以上のように、図１と図２で例示した半導体装置２０〜２２は、いずれも、埋め込み絶縁膜３を有するＳＯＩ構造半導体基板１１の主面側の第１半導体層１に、低電位基準回路部と高電位基準回路部が設けられてなる小型の半導体装置である。主面側の低電位基準回路部と高電位基準回路における各デバイス形成領域Ｄは、埋め込み絶縁膜３に達する絶縁分離トレンチ４によって、互いに絶縁分離されている。また、裏面側の第２半導体層２は、埋め込み絶縁膜３に達する多孔質シリコン領域Ｐ１〜Ｐ３により仕切られて、２つのフィールド領域Ｆ１，Ｆ３，Ｆ５とフィールド領域Ｆ２，Ｆ４，Ｆ６に分離された構造となっている。
【００３６】
また、高電位基準回路部の直下のフィールド領域Ｆ２，Ｆ４，Ｆ６は、高電位基準回路部と同じ基準電位Ｖｘｘに電位固定されており、低電位基準回路部の直下のフィールド領域Ｆ１，Ｆ３，Ｆ５は、低電位基準回路部と同じ接地（ＧＮＤ）基準電位に電位固定されている。これによって、埋め込み絶縁膜３を間に挟んだ主面側の第１半導体層１と裏面側の第２半導体層２は、高電位基準回路部と低電位基準回路部でそれぞれ同じ基準電位となり、埋め込み絶縁膜３を介した容量結合による変位電流が抑制される。従って、例えば図９に示した半導体装置９０のように、第２半導体層２に上記多孔質シリコン領域Ｐ１〜Ｐ３を形成せず、第２半導体層２の全体を接地（ＧＮＤ）基準電位に電位固定する場合に較べて、高電位基準回路部内のいずれかのデバイス形成領域Ｄで基準電位の急峻な変動があっても、周りのデバイス形成領域Ｄへの影響を抑制することができる。
【００３７】
また、図１と図２で例示した半導体装置２０〜２２の多孔質シリコン領域Ｐ１〜Ｐ３は、周りのフィールド領域Ｆ１〜Ｆ６より高抵抗であるため、リーク電流も抑制することが可能である。例えば、１０００Ｖの電位差のあるフィールド領域間でリーク電流を１００μＡ以下とするためには、多孔質シリコン領域の抵抗値は、１０ｋΩ以上であればよい。ここで、チップサイズが４ｍｍ角、第２半導体層（支持基板）２の厚さが４００μｍ、幅４００μｍの多孔質シリコン領域で２つのフィールド領域に分離する場合を考えると、必要な比抵抗ρは、４ｋΩ・ｃｍ以上であればよい。これは、後に示す陽極化成処理による多孔質シリコン領域の形成で、容易に達成できる値である。
【００３８】
尚、上記半導体装置２０〜２２の多孔質シリコン領域Ｐ１〜Ｐ３は、酸化処理されてなる構造であってもよい。この場合には、多孔質シリコン領域Ｐ１〜Ｐ３を、高抵抗領域ではなく、絶縁領域とすることができる。この場合にも、各フィールド領域Ｆ１〜Ｆ６を電位固定して周りのデバイス形成領域Ｄへの電位干渉を抑制できることは、言うまでもない。
【００３９】
また、図１と図２で例示した半導体装置２０〜２２においては、多孔質シリコン領域Ｐ１〜Ｐ３で裏面側の第２半導体層２を、主面側の高電位基準回路部と低電位基準回路部に対応する２つのフィールド領域Ｆ１，Ｆ３，Ｆ５とフィールド領域Ｆ２，Ｆ４，Ｆ６に分離していた。しかしながらこれに限らず、埋め込み絶縁膜３に達する多孔質シリコン領域で、第２半導体層２を任意の複数のフィールド領域に分離するようにしてもよい。この場合にも、各フィールド領域をその直上にあるデバイス形成領域に対応した好ましい基準電位に適宜電位固定することで、周りのデバイス形成領域への影響（電位干渉）を抑制することができる。これによって、当該半導体装置は、誤動作が生じ難い半導体装置とすることが可能である。
【００４０】
図１の半導体装置２０は、各フィールド領域Ｆ１，Ｆ２が、埋め込み多結晶シリコン４ｐを介して、半導体基板１１の主面側から電位固定された構造となっていた。このように、絶縁分離トレンチ４を側壁酸化膜４ｓと埋め込み多結晶シリコン４ｐからなる構成とし、埋め込み絶縁膜３を貫通して、埋め込み多結晶シリコン４ｐを各フィールド領域に接続させることで、主面側のデバイス形成領域だけでなく、裏面側の各フィールド領域も主面側から電位固定することができる。これによって、配線の取り回しが容易になり、製造コストを低減して安価な半導体装置とすることができる。しかしながらこれに限らず、後述するように、半導体基板１１の裏面側に専用の電極を形成して各フィールド領域Ｆ１，Ｆ２を電位固定するようにしてもよい。
【００４１】
次に、図１に示した半導体装置２０の好ましい製造方法で、多孔質シリコン領域Ｐ１を形成するにあたって陽極化成を利用する方法について説明する。
【００４２】
図３は、陽極化成を利用した、製造途中にある半導体装置２０の模式的な断面図である。
【００４３】
図１の半導体装置２０を製造するにあたっては、通常の半導体製造工程を用いて、半導体基板１１の主面側の第１半導体層１に所望するデバイスの各構造を最初に形成しておく。
【００４４】
尚、この製造工程の途中で、側壁酸化膜４ｓと高不純物濃度の埋め込み多結晶シリコン４ｐからなり、埋め込み多結晶シリコン４ｐが埋め込み絶縁膜３を貫通して第２半導体層２に接続されてなる絶縁分離トレンチ４を、予め形成する。具体的には、埋め込み絶縁膜３を貫通するトレンチを先に形成し、側壁酸化膜４ｓを形成（酸化膜をトレンチ内に形成し、トレンチ底部の酸化膜を除去）した後、トレンチ内に多結晶シリコン４ｐを埋め込み、さらに、この多結晶シリコン４ｐに、例えばイオン注入等によりｐ型不純物を添加する。注入されたｐ型不純物は、後のデバイス形成工程における熱処理で埋め込み絶縁膜３との界面より深く第２半導体層２中に拡散し、埋め込み多結晶シリコン４ｐは、ｐ型の多結晶電極として利用できる状態となる。この埋め込み多結晶シリコン４ｐは、他のデバイスと同じ接続用の金属配線によって、所定部分に接続する。
【００４５】
次に、図３に示すように、多孔質シリコン領域Ｐ１の形成予定領域にある所定の第２半導体層２に接続された埋め込み多結晶シリコン４ｐを陽極化成処理の正電極Ｅ１，Ｅ２として利用し、第２半導体層２の裏面側を電解液に接触させて、電解液中の負の白金電極Ｇとの間に所定の電圧を印加する。これによって、選択した埋め込み多結晶シリコン４ｐからなる正電極Ｅ１，Ｅ２と負の白金電極Ｇとの間に電流が流れ、電流経路周りのシリコンが部分的に溶け出して陽極化成され、最終的に埋め込み絶縁膜３に達する多孔質シリコン領域Ｐ１を形成することができる。尚、多孔質シリコン領域Ｐ１の形成後に、該多孔質シリコン領域Ｐ１を酸化処理するようにしてもよい。
【００４６】
以上で、図１に示した半導体装置２０を製造することができる。
【００４７】
このように、上記方法によれば、通常のデバイス形成工程に陽極化成処理工程を追加するだけで多孔質シリコン領域Ｐ１を簡単に形成することができ、誤動作が生じ難い図１の半導体装置２０を安価に製造することができる。また、図３に示した製造方法によれば、陽極化成処理のための正電極として、半導体基板１１への裏面電極の形成を省略することができるため、これによっても製造コストを抑制することができる。
【００４８】
図４は、図１に示した半導体装置２０の変形例で、半導体装置２３の模式的な断面図である。
【００４９】
図４に示す半導体装置２３においても、図１に示した半導体装置２０と同様に、ＳＯＩ構造半導体基板１２の裏面側の第２半導体層２に多孔質シリコン領域Ｐ４が形成され、第２半導体層２が２つのフィールド領域Ｆ７，Ｆ８に分離されている。一方、図４の半導体装置２３における多孔質シリコン領域Ｐ４は、図１に示した半導体装置２０における多孔質シリコン領域Ｐ１と異なり、多孔質シリコン領域Ｐ４が、第２半導体層２の裏面側表層部の全面に延設された構造となっている。これによって、半導体基板１２の裏面側の全面を、表層部に延設された多孔質シリコン領域Ｐ４ｅで保護することができる。このため、例えば、各フィールド領域Ｆ７，Ｆ８を異なる基準電位に電位固定する場合であっても、リードフレーム等への搭載が容易になる。
【００５０】
尚、半導体基板の裏面側を保護し、リードフレーム等への搭載を容易にする目的で、上記した半導体装置の裏面側の全面に、酸化シリコン膜等の絶縁膜を形成するようにしてもよい。また、上記多孔質シリコン領域の吸湿が問題となる場合には、湿気を通さない窒化シリコン膜を裏面側の全面に形成することで、該半導体装置の吸湿による特性変化を防止することができる。
【００５１】
図５（ａ），（ｂ）は、図４に示した半導体装置２３の製造方法を説明する図で、それぞれ、製造途中にある半導体装置２３の模式的な断面図である。
【００５２】
図５（ａ），（ｂ）に示すように、図４の半導体装置２３を製造するにあたっては、陽極化成処理を、２段階の工程で行う。図５（ａ）に示す工程では、第１半導体層１に形成されている絶縁分離トレンチ４の全ての埋め込み多結晶シリコン４ｐを陽極化成処理の正電極Ｅ１〜Ｅ６として利用して、第２半導体層２の裏面側表層部の全面に亘って多孔質シリコン領域Ｐ４ｅを形成する。図５（ｂ）に示す工程では、多孔質シリコン領域Ｐ４の形成予定領域にある所定の埋め込み多結晶シリコン４ｐを陽極化成処理の正電極Ｅ１，Ｅ２として利用して、第２半導体層２を２つのフィールド領域Ｆ７，Ｆ８に分離する多孔質シリコン領域Ｐ４を形成する。
【００５３】
これによって、図４の半導体装置２３を製造することができる。尚、図５（ａ）と図５（ｂ）の工程は、順序を逆にしてもよい。
【００５４】
図６は、別の半導体装置の例で、半導体装置２４の模式的な断面図である。
【００５５】
前述した半導体装置２０〜２３は、いずれも、第２半導体層２に接続する絶縁分離トレンチ４の多結晶シリコン４ｐを、第２半導体層２の各フィールド領域Ｆ１〜Ｆ８を電位固定するための電極に利用していた。これに対して、図６に示す半導体装置２４においては、半導体基板１３における第２半導体層２の裏面側に専用の電極５を形成し、多孔質シリコン領域Ｐ５で分離された第２半導体層２の各フィールド領域Ｆ９，Ｆ１０を裏面側の電極５で電位固定するようにしている。該電位固定は、図６に示すように、半導体装置２４をリードフレームＬＦに搭載し、対応する電極５とリードフレームＬＦを電気接続することにより行う。このように、第２半導体層２の裏面側に専用の電極を形成し、多孔質シリコン領域で分離された各フィールド領域を電位固定するようにしてもよい。
【００５６】
図７は、図６に示した半導体装置２４の製造方法を説明する図で、製造途中にある半導体装置２４の模式的な断面図である。
【００５７】
図７に示すように、多孔質シリコン領域Ｐ５の形成予定領域に開口部Ｈ１を有するレジストマスクＭ１を半導体基板１３の裏面側に形成し、先に形成してある電極５を陽極化成処理の正電極として利用して、多孔質シリコン領域Ｐ５を形成する。
【００５８】
これによって、図６に示した半導体装置２４を製造することができる。
【００５９】
尚、前述した主面側の埋め込み多結晶シリコンを陽極化成処理の正電極として利用する製造方法の場合にも、多孔質シリコン領域の形成予定領域に開口部を有するレジストマスクを半導体基板の裏面側に適宜形成し、多孔質シリコン領域を選択的に形成するようにしてもよい。
【００６０】
以上のようにして、上記半導体装置は、いずれも、埋め込み絶縁膜３を有するＳＯＩ構造半導体基板の主面側の第１半導体層に低電位基準回路部と高電位基準回路部が設けられてなる小型の半導体装置であって、高電位基準回路部内で基準電位の急峻な変動がある場合であっても、周りのデバイス形成領域への影響（電位干渉）を抑制することができ、誤動作が生じ難い半導体装置とすることができる。
【００６１】
従って、上記半導体装置は、低電位基準回路部と高電位基準回路部が必要で、小型化のためにこれらの回路部を一つの半導体基板に形成する、インバータ駆動用の高電圧ＩＣに好適である。また、特に、数百Ｖ〜千数百Ｖの高電圧の取り扱いが必要にある、車載用の半導体装置として好適である。
【図面の簡単な説明】
【００６２】
【図１】本発明の半導体装置の一例で、半導体装置２０の模式的な断面図である。
【図２】（ａ），（ｂ）は、それぞれ、図１に示した半導体装置２０と同様の半導体装置で、半導体装置２１，２２の模式的な下面図である。
【図３】陽極化成を利用した、製造途中にある半導体装置２０の模式的な断面図である。
【図４】図１に示した半導体装置２０の変形例で、半導体装置２３の模式的な断面図である。
【図５】（ａ），（ｂ）は、図４に示した半導体装置２３の製造方法を説明する図で、それぞれ、製造途中にある半導体装置２３の模式的な断面図である。
【図６】別の半導体装置の例で、半導体装置２４の模式的な断面図である。
【図７】図６に示した半導体装置２４の製造方法を説明する図で、製造途中にある半導体装置２４の模式的な断面図である。
【図８】従来のインバータ駆動用高電圧ＩＣの代表例で、高電圧ＩＣ９０の模式的な上面図である。
【図９】従来のインバータ駆動用高電圧ＩＣの代表例で、高電圧ＩＣ９０の模式的な断面図である。
【符号の説明】
【００６３】
２０〜２４，９０  半導体装置（高電圧ＩＣ）
１０〜１３  （ＳＯＩ構造）半導体基板
１  第１半導体層（ＳＯＩ層）
２  第２半導体層（支持基板）
３  埋め込み絶縁膜
４  絶縁分離トレンチ
４ｓ  側壁酸化膜
４ｐ  埋め込み多結晶シリコン
Ｄ  デバイス形成領域
Ｐ１〜Ｐ５  多孔質シリコン領域
Ｆ１〜Ｆ１０  フィールド領域
【図１】
2010010305.tif 000003
【図２】
2010010305.tif 000004
【図３】
2010010305.tif 000005
【図４】
2010010305.tif 000006
【図５】
2010010305.tif 000007
【図６】
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【図７】
2010010305.tif 000009
【図８】
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【図９】
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