(57)【要約】【課題】  製造工程および製造後において特性が劣化しにくく、かつ信頼性の高い強誘電体メモリおよびその製造方法を提供する。【解決手段】  本発明にかかる強誘電体メモリ１０００の製造方法は、（ａ）基体１０の上方に下部電極層２０、強誘電体層３０、および上部電極層４０を順次積層することにより強誘電体積層体を形成する工程と、（ｂ）前記強誘電体積層体をパターニングすることにより、強誘電体キャパシタ１００を形成する工程と、（ｃ）前記強誘電体キャパシタ１００を被覆する第１のバリア膜５０を、物理的気相成長法により形成する工程と、（ｄ）前記第１のバリア膜５０を被覆する第２のバリア膜６０を、化学的気相成長法により形成する工程と、を含む。【選択図】      図６
2010045401.tif 000002
【特許請求の範囲】
【請求項１】
基体側から順に形成された下部電極層、強誘電体層、および上部電極層を有する強誘電体キャパシタと、
前記強誘電体キャパシタを被覆する複数のバリア膜と、
を含む、強誘電体メモリ。
【請求項２】
請求項１において、
前記複数のバリア膜は、互いに密度が異なる、強誘電体メモリ。
【請求項３】
請求項１または２において、
前記複数のバリア膜は、
前記強誘電体キャパシタを被覆するように形成された第１のバリア膜と、
前記第１のバリア膜を被覆するように形成された第２のバリア膜と、
を含む、強誘電体メモリ。
【請求項４】
請求項３において、
前記第１のバリア膜の密度は、前記第２のバリア膜の密度より低い、強誘電体メモリ。
【請求項５】
請求項３または４において、
前記複数のバリア膜は、
前記強誘電体キャパシタを被覆するように形成された第３のバリア膜をさらに含み、
前記第１のバリア膜は、前記第３のバリア膜を被覆するように形成されている、強誘電体メモリ。
【請求項６】
請求項５において、
前記第３のバリア膜の膜厚は、前記第１のバリア膜および前記第２のバリア膜より小さい、強誘電体メモリ。
【請求項７】
請求項５または６において、
前記第３のバリア膜の密度は、前記第１のバリア膜の密度より高い、強誘電体メモリ。
【請求項８】
請求項３ないし７のいずれかにおいて、
前記第１のバリア膜は、酸素供給能を有する、強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに関する。本発明は、特に、キャパシタ部分がバリア膜で被覆された強誘電体メモリに関する。
【背景技術】
【０００２】
近年、強誘電体メモリの研究開発が盛んに行われている。強誘電体メモリは、下部電極層と上部電極層との間に強誘電体層が形成された構造をとる。強誘電体メモリに用いられるＰｂ、Ｚｒ、およびＴｉを含む酸化物からなるＰＺＴ系のような強誘電体材料は、水素等の還元種と作用することで、酸素欠損によるダメージを受けることがある。また、このような強誘電体メモリは、ＰＺＴ系強誘電体材料に特有の圧電特性によってダメージを受けることもある。これらのダメージを受けることによって、強誘電体メモリは、分極量の減少やリーク電流の増加等の特性が劣化する現象が生じる。
【０００３】
このような還元種から強誘電体メモリを保護する方法としては、たとえば、特開平１１−７４４７１号公報には、シリコン窒化膜によって強誘電体コンデンサを覆うことにより、還元種から強誘電体メモリを保護する方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開１１−７４４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、製造工程および製造後において特性が劣化しにくく、かつ信頼性の高い強誘電体メモリおよびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明にかかる強誘電体メモリの製造方法は、
（ａ）基体の上方に下部電極層、強誘電体層、および上部電極層を順次積層することにより強誘電体積層体を形成する工程と、
（ｂ）前記強誘電体積層体をパターニングすることにより、強誘電体キャパシタを形成する工程と、
（ｃ）前記強誘電体キャパシタを被覆する第１のバリア膜を、物理的気相成長法（ＰＶＤ）により形成する工程と、
（ｄ）前記第１のバリア膜を被覆する第２のバリア膜を、化学的気相成長法（ＣＶＤ）により形成する工程と、
を含む。
【０００７】
かかる形態によれば、前記工程（ｄ）において第２のバリア膜がＣＶＤにより形成される前に、前記工程（ｃ）において第１のバリア膜がＰＶＤにより形成されるため、工程（ｄ）において生じる水素等の還元種によって強誘電体層が受けるダメージを低減することができる。
【０００８】
本発明にかかる強誘電体メモリの製造方法において、前記化学的気相成長法は、原子層化学的気相成長法（ＡＬＣＶＤ）であることができる。
【０００９】
工程（ｄ）において、ＡＬＣＶＤを適用することにより、優れたカバレッジ特性を有する第２のバリア膜を形成することができる。
【００１０】
本発明にかかる強誘電体メモリの製造方法において、前記物理的気相成長法は、スパッ
タ法であることができる。
【００１１】
本発明にかかる強誘電体メモリの製造方法において、前記工程（ｃ）では、前記第１のバリア膜の成膜後、当該第１のバリア膜を所定の形状にパターニングすることができる。
【００１２】
かかる形態によれば、強誘電体メモリの所定の領域以外の領域においては、バリア膜が１層のみであるため、バリア膜が２層ある場合と比べて、コンタクトホール等の形成のためのエッチング制御が容易となる。
【００１３】
本発明にかかる強誘電体メモリの製造方法において、前記第１のバリア膜及び前記第２のバリア膜は、非導電性膜からなることができる。
【００１４】
本発明にかかる強誘電体メモリの製造方法において、前記非導電性膜は、酸化アルミニウムまたは酸化チタンであることができる。
【００１５】
本発明にかかる強誘電体メモリの製造方法において、
前記工程（ｂ）と（ｃ）の間に、
前記強誘電体キャパシタを被覆する第３のバリア膜を、化学的気相成長法により形成する工程、をさらに含み、
前記工程（ｃ）では、前記第３のバリア膜を被覆する第１のバリア膜を、物理的気相成長法により形成することができる。
【００１６】
本発明にかかる強誘電体メモリの製造方法において、
前記工程（ｃ）では、酸素ガスを供給しながら、前記第１のバリア膜を形成することができる。
【００１７】
本発明にかかる強誘電体メモリは、
基体側から順に形成された下部電極層、強誘電体層、および上部電極層を有する強誘電体キャパシタと、
前記強誘電体キャパシタを被覆する複数のバリア膜と、を含む。
【００１８】
本発明にかかる強誘電体メモリにおいて、
前記複数のバリア膜は、互いに密度が異なることができる。
【００１９】
本発明にかかる強誘電体メモリにおいて、
前記複数のバリア膜は、
前記強誘電体キャパシタを被覆するように形成された第１のバリア膜と、
前記第１のバリア膜を被覆するように形成された第２のバリア膜と、
を含むことができる。
【００２０】
本発明にかかる強誘電体メモリにおいて、
前記第１のバリア膜の密度は、前記第２のバリア膜の密度より低いことができる。
【００２１】
本発明にかかる強誘電体メモリにおいて、
前記複数のバリア膜は、
前記強誘電体キャパシタを被覆するように形成された第３のバリア膜をさらに含み、
前記第１のバリア膜は、前記第３のバリア膜を被覆するように形成されていることができる。
【００２２】
本発明にかかる強誘電体メモリにおいて、
前記第３のバリア膜の膜厚は、前記第１のバリア膜および前記第２のバリア膜より小さいことができる。
【００２３】
本発明にかかる強誘電体メモリにおいて、
前記第３のバリア膜の密度は、前記第１のバリア膜の密度より高いことができる。
【００２４】
本発明にかかる強誘電体メモリにおいて、
前記第１のバリア膜は、酸素供給能を有することができる。
【図面の簡単な説明】
【００２５】
【図１】本実施の形態に係る強誘電体メモリの製造方法を模式的に示す断面図。
【図２】本実施の形態に係る強誘電体メモリの製造方法を模式的に示す断面図。
【図３】本実施の形態に係る強誘電体メモリの製造方法を模式的に示す断面図。
【図４】本実施の形態に係る強誘電体メモリの製造方法を模式的に示す断面図。
【図５】本実施の形態に係る強誘電体メモリの製造方法を模式的に示す断面図。
【図６】本実施の形態に係る強誘電体メモリを模式的に示す断面図。
【図７】本実施の形態に係る強誘電体メモリの残留分極量を示す図。
【図８】第１の変形例に係る強誘電体メモリのキャパシタ部分を模式的に示す断面図。
【図９】第１の変形例に係る強誘電体メモリを模式的に示す断面図。
【図１０】バリア膜の酸素脱離量を示す図。
【図１１】第２の変形例に係る強誘電体メモリの残留分極量を示す図。
【図１２】第３の変形例に係る強誘電体メモリの製造方法を模式的に示す断面図。
【図１３】第３の変形例に係る強誘電体メモリを模式的に示す断面図。
【発明を実施するための形態】
【００２６】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２７】
１．強誘電体メモリの製造方法
図１〜図５は、本発明の実施形態に係る強誘電体メモリの製造方法を模式的に示す断面図である。
【００２８】
以下に、強誘電体メモリの製造方法の一例を説明する。
【００２９】
（１）まず、図１に示すように、基体１０を用意する。基体１０は、例えば、シリコン基板とその上に形成された酸化シリコン膜から構成されていてもよい。さらに、基体１０には、トランジスタ等の機能デバイスが形成されてもよい。
【００３０】
次に、基体１０の上に、下部電極のための導電層２０ａ（以下、下部電極層２０ａ）、強誘電体層のための層３０a（以下、強誘電体層３０ａ）、および上部電極のための導電
層４０ａ（以下、上部電極層４０ａ）を順次積層して、強誘電体積層体２００を形成する。
【００３１】
下部電極層２０ａは、強誘電体キャパシタの電極と成り得るものであれば、特に限定されない。下部電極層２０aは、例えば、Ｐｔ、Ｉｒ等の貴金属や、その酸化物（例えば、
ＩｒＯx等）、ＳｒＲｕ複合酸化物を材料として用いることができる。また、下部電極層
２０ａは、これらの材料の単層でもよいし、複数の材料からなる層を積層した多層構造であってもよい。下部電極層２０ａの成膜方法としては、スパッタ法、真空蒸着、ＣＶＤ等の公知の方法が用いられる。
【００３２】
強誘電体層３０ａの材質としては、Ｐｂ、Ｚｒ、Ｔｉを構成元素として含む酸化物からなるＰＺＴ系強誘電体を用いて形成されていてもよい。あるいは、ＴｉサイトにＮｂをドーピングしたＰｂ（Ｚｒ、Ｔｉ、Ｎｂ）Ｏ３（ＰＺＴＮ系）を適用してもよい。あるいは、これらの材料に限定されるものではなく、例えばＳＢＴ系、ＢＳＴ系、ＢＩＴ系、ＢＬＴ系のいずれを適用してもよい。強誘電体層３０ａの成膜方法としては、溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal  Organic  Decomposition）法などを含む）、スパッタ法、ＣＶＤ（Chemical  Vapor  Deposition）法などがある。
【００３３】
上部電極層４０ａは、下部電極層２０ａと同様の材料、及び成膜方法を用いることができる。
【００３４】
（２）次に、強誘電体積層体２００をパターニングして、強誘電体キャパシタ１００を形成する。まず、図２に示すように、フォトリソグラフィ技術によりレジスト層Ｒを強誘電体積層体２００上に形成する。
【００３５】
ついで、強誘電体積層体２００において、レジスト層Ｒから露出する部分をエッチング
し、図３に示すように、強誘電体キャパシタ１００を形成する。エッチングは、材質または膜厚に応じて適切な方法を選択することができ、ドライエッチング法やウェットエッチング法が例示できる。
【００３６】
（３）次に、図４に示すように、第１のバリア膜５０を形成する。第１のバリア膜５０は、強誘電体キャパシタ１００を被覆する。第１のバリア膜５０の材質としては、たとえば、酸化アルミニウムを適用することができるが、強誘電体層３０を水素等の還元種から保護できる材質であればよく、酸化シリコン、窒化チタン、酸化チタン、酸化アルミニウム、窒化シリコン等を適用してもよい。第１のバリア膜５０の成膜方法としては、スパッタ法、真空蒸着法等の物理的気相成長法（ＰＶＤ）を適用する。
【００３７】
（４）次に、第２のバリア膜６０を形成する。第２のバリア膜６０は、第１のバリア膜５０上に形成される。第２のバリア膜６０の材質としては、第１のバリア膜５０の材質と同様の材料を適用することができる。第２のバリア膜６０の成膜方法としては、原子層化学的気相成長法（ＡＬＣＶＤ：Atomic  Layer  CVD）を適用する。
【００３８】
ついで、図５に示すように、第１のバリア膜５０および第２のバリア膜６０をパターニングする。
【００３９】
本実施の形態にかかる強誘電体メモリの製造方法の特徴は以下のとおりである。
【００４０】
本実施の形態にかかる強誘電体メモリの製造方法は、物理的気相成長法（ＰＶＤ）により第１のバリア膜５０を形成する工程と、化学的気相成長法（ＣＶＤ）により第２のバリア膜６０を形成する工程とを含む。
【００４１】
従来の強誘電体メモリは、ＰＶＤまたはＣＶＤにより形成されたバリア膜を１層有するのみであった。ＰＶＤにより形成されたバリア膜は、ＣＶＤにより形成されたバリア膜と比べて、カバレッジ特性が劣っているため、水素等の還元種から十分に保護することができない。一方、ＣＶＤにより形成されたバリア膜は、ＰＶＤにより形成されたバリア膜と比べて膜応力が大きいため、強誘電体材料に特有の圧電特性によるダメージが大きい。また、ＣＶＤにより形成されたバリア膜は、成膜工程において化学反応が起きるため、水素等の還元種が生じ、強誘電体層３０がダメージを受ける場合がある。上述したＣＶＤの特性は、ＡＬＣＶＤにおいてより顕著である。
【００４２】
そこで、第２のバリア膜６０をＣＶＤによって形成する前に、ＰＶＤによって第１のバリア膜５０を形成するため、強誘電体層３０の露出部分を被覆し、製造工程において生じる還元種等から強誘電体キャパシタ１００を保護することができる。従って、強誘電体層３０が受けるダメージを低減することができる。また、第１のバリア膜５０は、第２のバリア膜６０に比べて膜応力が小さいため、強誘電体材料に特有の圧電特性によるダメージを低減することができる。
【００４３】
また、本実施の形態にかかる強誘電体メモリは、第１のバリア膜５０上に第２のバリア膜６０を形成することによって、第１のバリア膜５０単層の場合と比べて、優れたカバレッジを得ることができる。特に第２のバリア膜６０がＡＬＣＶＤ法によって形成された場合には、より良好なカバレッジが実現できる。従って、強誘電体メモリの製造後において、強誘電体層３０が水素等の還元種によって受けるダメージを低減することができる。このように、本実施の形態にかかる強誘電体メモリは、製造工程の劣化および製造後の特性劣化の双方を抑制することができる。
【００４４】
なお、本実施の形態にかかる強誘電体メモリ１０００の製造工程において、必要に応じ
て熱処理を行ってもよい。たとえば、強誘電体層３０ａの成膜後および工程（４）の後に熱処理を行うことができる。強誘電体層３０ａの成膜後には、たとえば乾燥熱処理および脱脂熱処理を行う。乾燥熱処理工程は１５０℃〜１８０℃で行う。乾燥熱処理は大気雰囲気下でホットプレート等を用いて行う。同様に脱脂熱処理工程では３００℃〜３５０℃に保持されたホットプレート上で、大気雰囲気下で行う。成膜後および工程（４）の後には、ポストアニールを酸素雰囲気中でサーマルラピッドアニール（ＲＴＡ）等を用いて６００℃〜７００℃で行うことができる。これにより、上部電極層４０と強誘電体層３０との良好な界面を形成することができ、かつ強誘電体層３０の結晶性を改善することができる。
【００４５】
２．強誘電体メモリ
本発明の実施の形態にかかる強誘電体メモリは、上述した製造工程により製造することができる。図６は、本発明にかかる強誘電体メモリの一例を模式的に示す断面図である。
【００４６】
強誘電体メモリ１０００は、強誘電体キャパシタ１００と、基体１０とを含む。強誘電体キャパシタ１００は、基体１０上に形成されている下部電極層２０と、下部電極層２０上に形成されている強誘電体層３０と、強誘電体層３０上に形成されている上部電極層４０とを含む。
【００４７】
強誘電体メモリ１０００は、強誘電体キャパシタ１００上に形成された複数のバリア膜を含む。具体的に強誘電体メモリ１０００は、強誘電体キャパシタ１００を被覆するように形成された第１のバリア膜５０と、第１のバリア膜５０を被覆するように形成された第２のバリア膜６０と、をさらに含む。第１のバリア膜５０と第２のバリア膜６０は、密度が互いに異なる。具体的には、第１のバリア膜５０の密度は、第２のバリア膜６０の密度より低いことが好ましい。たとえば、第１のバリア膜５０の密度は、２．７〜２．８ｇ／ｃｍ３であり、第２のバリア膜６０の密度は３．１〜３．４ｇ／ｃｍ３であることができる。これにより、強誘電体キャパシタ１００に対する第１のバリア膜５０の膜応力を低減することができるため、圧電特性によるダメージを抑制することができる。また、第２のバリア膜６０は、例えばＡＬＣＶＤ法により、高密度で、優れたカバレッジを得ることができる。したがって、強誘電体メモリ１０００の製造工程または製造後において、強誘電体層３０が水素等の還元種によって受けるダメージを低減することができる。
【００４８】
基体１０は、基板１１と、トランジスタ１６と、第１のコンタクト部８６と、第２のコンタクト部８２と、第１の絶縁層１７と、素子分離領域１８とを含む。トランジスタ１６は、基板１１上に形成されたソース１２およびドレイン１５、ゲート絶縁膜１３、ゲート１４を含んで構成される。なお、トランジスタ１６は、公知の手法で形成することができる。
【００４９】
第１の絶縁層１７には、コンタクトホール８８および８４が形成され、かかるコンタクトホール８８および８４には、電気伝導性を有する第１のコンタクト部８６および第２のコンタクト部８２が形成されている。第１のコンタクト部８６および第２のコンタクト部８２のそれぞれは、基板１１の面に垂直方向に延出して形成され、第１の絶縁層１７を貫通している。第１のコンタクト部８６の一方の端部には、トランジスタ１６のソース１２が電気的に接続され、他方の端部には、強誘電体キャパシタ１００の下部電極層２０が電気的に接続されている。第２のコンタクト部８２の一方の端部には、トランジスタ１６のドレイン１５が電気的に接続され、他方の端部には、後述する第４のコンタクト部７８に電気的に接続されている。
【００５０】
さらに強誘電体メモリ１０００は、第１の絶縁層１７上に形成された第２の絶縁層９０と、第３のコンタクト部７４と、第４のコンタクト部７８と、配線（またはパッド）７０および７２とを含む。第２の絶縁層９０には、コンタクトホール７６、８０が形成されている。コンタクトホール７６は、強誘電体キャパシタ１００上の第１のバリア膜５０および第２のバリア膜６０を貫通して形成されている。コンタクトホール８０は、基体１０上の第２の絶縁層９０を貫通して形成されている。コンタクトホール７６、８０には、電気伝導性を有する第３のコンタクト部７４および第４のコンタクト部７８が形成されている。第３のコンタクト部７４の一方の端部には、強誘電体キャパシタ１００の上部電極層４０が電気的に接続され、他方の端部には、配線７０が接続されている。第２のコンタクト部８２および第４のコンタクト部７８によって、トランジスタ１６と配線７２の電気的接続が図られている。
【００５１】
また、強誘電体メモリ１０００は、強誘電体キャパシタ１００を被覆するように形成された第１のバリア膜５０、および第１のバリア膜５０上に形成された第２のバリア膜を含む。
【００５２】
なお、本実施の形態では、いわゆるスタック構造を有する１Ｔ１Ｃ型強誘電体メモリの製造工程について説明したが、上述した製造方法は、この他に、プレーナ構造の１Ｔ１Ｃ型、２Ｔ２Ｃ型や単純マトリクス型（クロスポイント型）などの各種のセル方式を用いた強誘電体メモリの製造工程にも適用することが可能である。
【００５３】
３．実験例
図７は、本実施の形態に係る強誘電体メモリの残留分極量およびその基体面内のばらつきを示す図である。図７に示すグラフの横軸は、残留分極量を示し、縦軸は、残留分極量の累積頻度を示す。符号ａで示す値は、本実施の形態にかかる強誘電体メモリの特性を示し、符号ｂで示す値は、従来の強誘電体メモリの特性を示す。
【００５４】
以下に、測定に用いた強誘電体メモリのサンプルについて説明する。
【００５５】
下部電極層２０および上部電極層４０の材質としては、白金、酸化イリジウム、イリジウムよりなる多層構造の複合電極を用いた。下部電極層２０および上部電極層４０の膜厚は、２００ｎｍとした（なお、上部、下部電極における材料膜厚は同じでなくともよい）。強誘電体層３０の材質は、ＰＺＴＮを用いた。強誘電体層３０の膜厚は、１５０ｎｍとした。本実施の形態にかかる強誘電体メモリの第１のバリア膜５０および第２のバリア膜６０の材質としては、酸化アルミニウムを用いた。第１のバリア膜５０の膜厚は、４０ｎｍとし、第２のバリア膜６０の膜厚としては、２０ｎｍとした。なお、強誘電体キャパシタ１００のサイズは、２μｍ四方以下のサイズとした。第１のバリア膜５０は、スパッタ法により形成された。スパッタ条件としては、基板温度常温、ＲＦパワー１．０ｋＷ、酸素/Ａｒ流量比４％を採用した。第２のバリア膜６０は、ＡＬＣＶＤにより形成された。
ＡＬＣＶＤ条件としては、基板温度２００〜３００℃、圧力１ｔｏｒｒを採用し、以下の（イ）〜（ニ）を繰り返し行った。
（イ）第１の原料分子としてオゾン４００ｍｓミリ秒を供給
（ロ）３２００ｍｓミリ秒パージ
（ハ）第２の原料分子としてトリメチルアルミニウム（ＴＭＡ）１００ｍｓミリ秒を供給
（ニ）８００ｍｓミリ秒パージ
比較用サンプルとしては、バリア膜が、ＡＬＣＶＤにより成膜され、その膜厚は、６０ｎｍとした。比較用サンプルの材質および膜厚等のその他の構成については、上記サンプルと同様のものを用いた。
【００５６】
以上のサンプルおよび比較用サンプルについてそれぞれ残留分極量２Ｐｒを求めた。
【００５７】
図７によれば、本実施の形態にかかる強誘電体メモリは、従来に比べて残留分極量２Ｐｒが向上し、かつ、ばらつきが少ないことが確認された。したがって、本実施の形態にかかる強誘電体メモリは、製造工程および製造後において特性が劣化しにくく、かつ信頼性の高いことが確認された。
【００５８】
なお、強誘電体キャパシタ１００が２μｍ以下に微細化された場合に、上述した本発明の効果が顕著となることが確認された。
【００５９】
４．変形例
本発明は、上述した実施の形態に限定されることなく、本発明の範囲内で変形することができる。以下に、かかる変形例について説明する。
【００６０】
４．１．第１の変形例
図８は、第１の変形例にかかる強誘電体メモリ２０００のキャパシタ部分を模式的に示す断面図である。第１の変形例にかかる強誘電体メモリ２０００の製造工程は、第１のバリア膜５２の成膜後に、所定の形状にパターニングされ、その後第２のバリア膜６２が成膜されている点で、かかるパターニング工程を有さない強誘電体メモリ１０００の製造工程と異なる。
【００６１】
第１のバリア膜５２のパターニングは、図８に示すように、少なくとも強誘電体キャパシタ１００を被覆する領域を残してエッチングすることにより行われる。
【００６２】
図９は、第１の変形例にかかる強誘電体メモリ２０００を模式的に示す断面図である。図８に示すように、第１のバリア膜５２が所定の形状にパターニングされていることにより、基体１０上において、強誘電体キャパシタ１００を被覆する領域以外の領域では、第２のバリア膜６２の１層のみが残っている。このように、第２のバリア膜６２は、第１のバリア膜５２の全体を被覆する形状であるため、第１のバリア膜５２がパターニングされたときにできる切断面から、還元種が浸入するのを防止することができ、更なる特性向上が可能となる。
【００６３】
４．２．第２の変形例
４．２．１．第２の変形例にかかる強誘電体メモリおよびその製造方法
第２の変形例にかかる強誘電体メモリにおいて、第１のバリア膜は、酸素供給能を有してもよい。酸素供給能を有する第１のバリア膜は、たとえば、上述した第１のバリア膜の形成工程において、スパッタ時のプロセスガス中に酸素ガスを添加することで形成される。プロセスガスが酸素ガスを含むことにより、第１のバリア膜中に酸素が取り込まれる。これにより、第１のバリア膜は、取り込まれた酸素を、たとえば熱処理時に脱離して、強誘電体キャパシタ１００に供給することができる。なお、プロセスガスは、酸素ガスの他にアルゴンガス等を含んでもよい。
【００６４】
４．２．２．実験例
まず、各バリア膜の酸素の脱離量を測定した。実験では、第１のバリア膜として、スパッタ時に、プロセスガス中に５％の酸素ガスを添加したものと、酸素を添加しないものとを用いた。この第１のバリア膜は、４０ｎｍの膜厚を有する酸化アルミニウム膜からなる。また、第２のバリア膜として、ＡＬＣＶＤにより形成された、２０ｎｍの膜厚を有する酸化アルミニウム膜を用いた。
【００６５】
これらのバリア膜のＴＤＳ（昇温脱離法）分析を行った。測定結果を図１０に示す。図１０によれば、酸素添加した第１のバリア膜は、他のバリア膜に比べて、酸素の脱離量が著しく多いことが確認された。また、酸素添加した第１のバリア膜は、温度の上昇ととも
に、酸素の脱離量が増加しており、特に約６００℃付近で最も酸素の脱離量が多いことが確認された。したがって、第１のバリア膜形成後に、上述した熱処理工程が行われると、第１のバリア膜から多くの酸素が脱離するため、強誘電体キャパシタ１００が製造工程において酸素の欠損等のダメージを受けることを抑制できる。
【００６６】
次に、以下のサンプルおよび比較用サンプルについて残留分極量２Ｐｒを測定した。サンプルとしては、プロセスガス中に５％の酸素ガスを添加したものを用い、比較用サンプルとしては、酸素を添加しないもの（比較用サンプル１）、および第１のバリア膜が形成されていないもの、すなわち第２のバリア膜のみのもの（比較用サンプル２）を用いた。他の実験条件としては、３．実験例と同様であるので説明を省略する。
【００６７】
図１１は、サンプルおよび比較用サンプルについての残留分極量２Ｐｒの測定結果を示す。図１１によれば、強誘電体メモリは、第１のバリア膜が酸素供給能を有することにより、残留分極量２Ｐｒが向上することが確認された。したがって、本実施の形態にかかる強誘電体メモリは、製造工程および製造後において特性が劣化しにくく、かつ信頼性の高いことが確認された。
【００６８】
４．３．第３の変形例
図１２は、第３の変形例にかかる強誘電体メモリ３０００のキャパシタ部分を模式的に示す断面図であり、図１３は、第３の変形例にかかる強誘電体メモリ３０００を模式的に示す断面図である。第３の変形例にかかる強誘電体メモリ３０００は、第３のバリア膜６６をさらに含む点で、強誘電体メモリ１０００と異なる。
【００６９】
第３のバリア膜６６は、第１のバリア膜５４と強誘電体キャパシタ１００との間に形成される。言い換えれば、第３のバリア膜６６は、強誘電体キャパシタ１００を被覆するように形成され、第１のバリア膜５４は、第３のバリア膜６６を被覆するように形成されている。第３のバリア膜６６は、たとえば原子層化学的気相成長法（ＡＬＣＶＤ）のような化学的気相成長法により形成されている。これにより、第３のバリア膜６６と強誘電体キャパシタ１００との間において、密着性を良好にすることができる。
【００７０】
第３のバリア膜６６の膜厚は、第１のバリア膜５４および第２のバリア膜５６の膜厚に比べて小さく、たとえば５ｎｍ以下であることができる。これにより、第３の変形例にかかる強誘電体メモリ３０００は、第１のバリア膜５４が酸素供給能を有する場合に、第１のバリア膜５４から供給される酸素を強誘電体キャパシタ１００側に通過させることができる。
【００７１】
また、第３のバリア膜６６の密度は、第１のバリア膜５４の密度より高い。これにより、第３のバリア膜６６と強誘電体キャパシタ１００との間において、密着性を良好にすることができる。
【００７２】
以上、本発明に好適な実施の形態について述べたが、本発明はこれらに限定されるものではない。たとえば、上述した例では、バリア膜は、２層または３層であったが、これにかえて４層以上であってもよい。このように本発明の要旨の範囲内で各種の態様を取り得る。
【符号の説明】
【００７３】
１０  基体、１１  基板、１２  ソース、１３  ゲート絶縁膜、１４  ゲート、１５  ドレイン、１６  トランジスタ、１７  第１の絶縁層、１８  素子分離領域、２０  下部電極層、３０  強誘電体層、４０  上部電極層、５０、５２、５４  第１のバリア膜、６０、６２、６４  第２のバリア膜、６６  第３のバリア膜、７０、７２  配線、７４  第３のコンタクト部、７６、８０、８４、８８  コンタクトホール、７８  第４のコンタクト部、８２  第２のコンタクト部、８６  第１のコンタクト部、９０  第２の絶縁層、１００  強誘電体キャパシタ、１０００、２０００  強誘電体メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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