(57)【要約】【課題】オン電流とオフ電流の適正化を図った薄膜トランジスタを備えた表示装置及びその製造方法を提案することを目的とする。【解決手段】ゲート電極ＧＴと、チャネル領域と、チャネル領域を挟む領域に形成される２つの不純物領域とを含んで、ソース電極ＳＴ及びドレイン電極ＤＴ間の電流を制御する半導体膜Ｓと、ソース電極ＳＴ等と２つの不純物領域との間に介在する２つのオーミックコンタクト層ＤＳと、半導体膜Ｓの略中心となる位置を中心とする一部の領域に積層される絶縁膜ＥＳと、を含み、半導体膜Ｓは、微結晶シリコン又は多結晶シリコンを含んで形成され、２つの不純物領域は、絶縁膜ＥＳが形成されない領域に形成され、２つのオーミックコンタクト層ＤＳは、２つの不純物領域を覆うように形成され、ソース電極ＳＴ等は、オーミックコンタクト層ＤＳを覆うように形成される、ことを特徴とする表示装置。【選択図】図３
2010040951.tif 000002
【特許請求の範囲】
【請求項１】
透明基板の上側に積層されたゲート電極と、
前記ゲート電極の上側に積層されて、チャネル領域と、該チャネル領域を挟む領域に不純物が打ち込まれて形成される２つの不純物領域とを含んで、該ゲート電極が発生させる電界によりソース電極及びドレイン電極間の電流を制御する半導体膜と、
前記ソース電極及び前記ドレイン電極と前記２つの不純物領域との間にそれぞれ介在して、これらをオーミックコンタクトさせる２つのオーミックコンタクト層と、
前記半導体膜の略中心となる位置を中心とする該半導体膜の一部の領域の上側に、前記半導体膜に接して積層される絶縁膜と、
を含み、
前記半導体膜は、微結晶シリコン又は多結晶シリコンを含んで形成され、
前記２つの不純物領域は、前記半導体膜の上側に前記絶縁膜が形成されない部分の領域に形成され、
前記２つのオーミックコンタクト層は、前記２つの不純物領域をそれぞれ覆うように形成され、
前記ソース電極及び前記ドレイン電極は、前記２つのオーミックコンタクト層をぞれぞれ覆うように形成される、
ことを特徴とする表示装置。
【請求項２】
請求項１の表示装置であって、
前記２つの不純物領域は、前記ソース電極及び前記ドレイン電極の形状に従って、その一部が形成され、
前記２つのオーミックコンタクト層のそれぞれは、前記絶縁膜の一部から前記２つの不純物領域のそれぞれの上面と側面の一つを覆うように延在し、前記ソース電極及び前記ドレイン電極の形状に従って形成される、
ことを特徴とする表示装置。
【請求項３】
透明基板の上側にゲート電極を積層するゲート電極積層工程と、
前記ゲート電極の上側に、微結晶シリコン又は多結晶シリコンを含んで、該ゲート電極が発生させる電界によりソース電極及びドレイン電極間の電流を制御する半導体膜を積層する半導体膜積層工程と、
前記半導体膜に不純物を注入する不純物注入工程と、
前記ソース電極及び前記ドレイン電極と前記不純物を注入した領域との間に介在してオーミックコンタクトさせる２つのオーミックコンタクト層を形成するとともに、前記ソース電極及び前記ドレイン電極とを形成する電極形成工程と、
を含むことを特徴とする表示装置の製造方法。
【請求項４】
請求項３の表示装置の製造方法であって、
前記不純物注入工程は、
前記半導体膜を被覆する絶縁膜を積層する絶縁膜積層工程と、
前記絶縁膜上にレジストパターンを形成し、サイドエッチングして該レジストパターンよりも内側に前記絶縁膜が形成されるように加工する絶縁膜加工工程と、
前記レジストパターンに従って、前記半導体膜をドライエッチングにより加工する半導体膜加工工程とを含み、
前記レジストパターンよりも内側に形成された前記絶縁膜をマスクとして、前記半導体膜に前記不純物を注入する、
ことを特徴とする表示装置の製造方法。
【請求項５】
請求項４の表示装置の製造方法であって、
前記電極形成工程は、
前記オーミックコンタクト層を形成するための膜を、非晶質シリコンと不純物とからなるように成膜するオーミックコンタクト層成膜工程と、
前記ソース電極及び前記ドレイン電極を形成するための金属を、前記オーミックコンタクト層を形成するための膜の上側に成膜する電極成膜工程と、
前記電極成膜工程で成膜された金属を、前記ソース電極及び前記ドレイン電極の形状に加工する電極加工工程と、
前記ソース電極及び前記ドレイン電極の形状に従って、前記絶縁膜をエッチングストッパーとして前記オーミックコンタクトを形成するための膜を加工することにより、２つのオーミックコンタクト層を形成するオーミックコンタクト層加工工程と、
を含み、
前記表示装置の製造方法は、
前記ソース電極及び前記ドレイン電極の形状に従って、前記半導体膜に形成された前記不純物が注入された領域を、２つの不純物領域に加工する不純物領域加工工程を、
さらに含むことを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（TFT）を用いて画素の表示制御を行う表示装置及び表示装置の製造方法に関する。
【背景技術】
【０００２】
従来より、非晶質シリコン（a-Si）を用いて形成される薄膜トランジスタの電気的特性等の性能を向上させることが検討されている。ここで、所望の電気的特性を得るために、例えば、非晶質シリコンを用いて形成される薄膜トランジスタの構造をなるべく維持して設計された製造プロセスを流用しつつ、シリコンの結晶粒径を大きくして電子移動度等を改善するという方向性で検討もなされている。
【０００３】
特許文献１は、このような従来技術の一例であり、図６は、特許文献１で記載されているものと同様のボトムゲート構造による薄膜トランジスタを示す図である。特許文献１では、同図で示すように、表示装置の製造上の理由から、多結晶シリコン（p-Si）が非晶質シリコンの下側に積層されている。
【特許文献１】特開平５−５５５７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図６で示される薄膜トランジスタに着目すると、オン電流は電子移動度の大きい多結晶シリコン層ＳＰを流れるが、オフ電流が問題となる。これは、ゲート電極ＧＴにマイナス電圧が印加すると、多結晶シリコン層ＳＰに正孔が誘起され、ドレイン電極ＤＴ及びソース電極ＳＴと多結晶シリコン層ＳＰとの間に電位障壁がないことから、正孔による電流がそのままドレイン電極ＤＴ及びソース電極ＳＴに流れるためである。
【０００５】
そこでまず、本願発明者らは、図７に示すような構造を検討した。図７で示すように、多結晶シリコン層ＳＰと非晶質シリコン層ＳＡとを、不純物と共に非晶質シリコンで成膜される不純物シリコン層（Doped-Si）ＤＳで覆うことにより、正孔の通過が防止されてオフ電流が抑制される。しかし、多結晶シリコン層ＳＰとドレイン電極ＤＴ及びソース電極ＳＴとは不純物シリコン層ＤＳを介して接続し、この接続部分が狭いことから接触抵抗が大きくなってオン電流が不十分となる。
【０００６】
そこで、本願発明者らは、図８に示すような構造を検討した。図７の構造におけるオン電流を増大させるために、図８に示すように、ドレイン電極ＤＴ及びソース電極ＳＴと半導体膜Ｓとが接続する部分を広くして、接触抵抗を低下させている。この加工は、まず非晶質シリコン層ＳＡの代わりに絶縁膜ＥＳを形成し、半導体膜Ｓにおける絶縁膜ＥＳに覆われない部分が、不純物シリコン層ＤＳと接触するように行われる。
【０００７】
しかし、図８に示すような構造では、図９Ａに示すゲート電圧とドレイン電流の特性を示すグラフのように、ドレイン電圧１Ｖでは、オン電流が十分に確保され、かつ、オフ電流も抑制できているが、ドレイン電圧１０Ｖでは、オフ電流を抑制できずリーク電流が流れることとなる。従って、薄膜トランジスタに適用するドレイン電圧を例えば５Ｖ以下というように限定する必要があり、ドレイン電圧をより高電圧にする場合のオフ電流の抑制が課題となる。
【０００８】
本発明は、製造プロセスによるコスト増を抑えて、シリコンの結晶粒径を大きくすることにより表示装置の薄膜トランジスタにおける電子移動度等を改善しつつ、オン電流とオフ電流の適正化を図った薄膜トランジスタを備えた表示装置及びその製造方法を提案することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するための本発明に係る表示装置は、透明基板の上側に積層されたゲート電極と、前記ゲート電極の上側に積層されて、チャネル領域と、該チャネル領域を挟む領域に不純物が打ち込まれて形成される２つの不純物領域とを含んで、該ゲート電極が発生させる電界によりソース電極及びドレイン電極間の電流を制御する半導体膜と、前記ソース電極及び前記ドレイン電極と前記２つの不純物領域との間にそれぞれ介在して、これらをオーミックコンタクトさせる２つのオーミックコンタクト層と、前記半導体膜の略中心となる位置を中心とする該半導体膜の一部の領域の上側に、前記半導体膜に接して積層される絶縁膜と、を含み、前記半導体膜は、微結晶シリコン又は多結晶シリコンを含んで形成され、前記２つの不純物領域は、前記半導体膜の上側に前記絶縁膜が形成されない部分の領域に形成され、前記２つのオーミックコンタクト層は、前記２つの不純物領域をそれぞれ覆うように形成され、前記ソース電極及び前記ドレイン電極は、前記２つのオーミックコンタクト層をぞれぞれ覆うように形成される、ことを特徴とする。これにより、微結晶シリコン又は多結晶シリコンを含む半導体膜を用いる場合に、不純物領域が設けられてＰＮ接合が形成されることによりＯＦＦ電流が抑制されるとともに、不純物領域がオーミックコンタクト層に覆われてドレイン電極等と接続する面積が広くなって十分なＯＮ電流が確保される。
【００１０】
また、上記表示装置において、前記２つの不純物領域は、前記ソース電極及び前記ドレイン電極の形状に従って、その一部が形成され、前記２つのオーミックコンタクト層のそれぞれは、前記絶縁膜の一部から前記２つの不純物領域のそれぞれの上面と側面の一つを覆うように延在し、前記ソース電極及び前記ドレイン電極の形状に従って形成される。これにより、オーミックコンタクト層と不純物領域とが効率的に形成されて、ＯＦＦ電流が抑制されるとともにＯＮ電流が確保される。
【００１１】
上記課題を解決するための本発明に係る表示装置の製造方法は、透明基板の上側にゲート電極を積層するゲート電極積層工程と、前記ゲート電極の上側に、微結晶シリコン又は多結晶シリコンを含んで、該ゲート電極が発生させる電界によりソース電極及びドレイン電極間の電流を制御する半導体膜を積層する半導体膜積層工程と、前記半導体膜に不純物を注入する不純物注入工程と、前記ソース電極及び前記ドレイン電極と前記不純物を注入した領域との間に介在してオーミックコンタクトさせる２つのオーミックコンタクト層を形成するとともに、前記ソース電極及び前記ドレイン電極とを形成する電極形成工程と、を含むことを特徴とする。
【００１２】
また、上記表示装置の製造方法において、前記不純物注入工程は、前記半導体膜を被覆する絶縁膜を積層する絶縁膜積層工程と、前記絶縁膜上にレジストパターンを形成し、サイドエッチングして該レジストパターンよりも内側に前記絶縁膜が形成されるように加工する絶縁膜加工工程と、前記レジストパターンに従って、前記半導体膜をドライエッチングにより加工する半導体膜加工工程とを含み、前記レジストパターンよりも内側に形成された前記絶縁膜をマスクとして、前記半導体膜に前記不純物を注入する。従って、半導体膜に効率的に不純物を打ち込むことができる。このとき、前記電極形成工程は、前記オーミックコンタクト層を形成するための膜を、非晶質シリコンと不純物とからなるように成膜するオーミックコンタクト層成膜工程と、前記ソース電極及び前記ドレイン電極を形成するための金属を、前記オーミックコンタクト層を形成するための膜の上側に成膜する電極成膜工程と、前記電極成膜工程で成膜された金属を、前記ソース電極及び前記ドレイン電極の形状に加工する電極加工工程と、前記ソース電極及び前記ドレイン電極の形状に従って、前記絶縁膜をエッチングストッパーとして前記オーミックコンタクトを形成するための膜を加工することにより、２つのオーミックコンタクト層を形成するオーミックコンタクト層加工工程と、を含み、前記表示装置の製造方法は、前記ソース電極及び前記ドレイン電極の形状に従って、前記半導体膜に形成された前記不純物が注入された領域を、２つの不純物領域に加工する不純物領域加工工程を、さらに含む。従って、ソース電極及びドレイン電極の形状に従って、オーミックコンタクト層と、不純物領域とを効率的に形成できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１４】
本発明の一実施形態に係る表示装置は、ＩＰＳ（In-Plane Switching）方式の液晶表示装置であって、ゲート信号線、ドレイン信号線、薄膜トランジスタ、画素電極、及び対向電極が配置されたＴＦＴ基板と、当該ＴＦＴ基板と対向し、カラーフィルタが設けられたフィルタ基板と、両基板に挟まれた領域に封入された液晶材料と、を含んで構成される。このＴＦＴ基板では、ガラス基板等の透明基板上に薄膜トランジスタ等が配置されている。
【００１５】
図１は、上記の液晶表示装置のＴＦＴ基板ＳＵＢの等価回路図を示している。また、図２は、ＴＦＴ基板ＳＵＢの１つの画素領域の拡大平面図である。
【００１６】
これらの図において、ＴＦＴ基板ＳＵＢでは、多数のゲート信号線ＧＬが互いに等間隔を置いて図中横方向に延びており、また、多数のドレイン信号線ＤＬが互いに等間隔をおいて図中縦方向に延びている。そして、これらゲート信号線ＧＬ及びドレイン信号線ＤＬにより碁盤状に並ぶ画素のそれぞれが区画されている。また、各ゲート信号線ＧＬと平行に、コモン信号線ＣＬが図中横方向に延びている。
【００１７】
ゲート信号線ＧＬ及びドレイン信号線ＤＬにより区画される画素領域の隅には、ＭＩＳ（Metal-Insulator-Semiconductor）構造を有する薄膜トランジスタＴＦＴが形成されており、そのゲート電極ＧＴはゲート信号線ＧＬに接続され、ドレイン電極ＤＴはドレイン信号線ＤＬに接続されている。また、各画素領域には一対の画素電極ＰＸ及び対向電極ＣＴが形成されており、画素電極ＰＸは薄膜トランジスタＴＦＴのソース電極ＳＴに接続され、対向電極ＣＴはコモン信号線ＣＬに接続されている。
【００１８】
以上の回路構成において、各画素の対向電極ＣＴにコモン信号線ＣＬを介して基準電圧を印加し、ゲート信号線ＧＬにゲート電圧を印加することにより、画素行が選択される。また、その選択のタイミングにおいて、各ドレイン信号線ＤＬに映像信号を供給することにより、各画素の画素電極ＰＸに映像信号の電圧が印加される。これにより、画素電極ＰＸと対向電極ＣＴの間に映像信号の電圧に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。
【００１９】
ここで、図２に示すように、ゲート信号線ＧＬに接続されたゲート電極ＧＴの上側に、絶縁膜ＥＳが形成されて、さらにドレイン電極ＤＴ及びソース電極ＳＴとが絶縁膜ＥＳの一部に重なるように形成されている。
【００２０】
図３は、図２に示すIII−IIIの断面を示す図であり、ドレイン信号線ＤＬが延伸する方向に対して垂直な断面である。同図に示すように、ＴＦＴ基板ＳＵＢ上の薄膜トランジスタＴＦＴでは、ゲート電極ＧＴの上側にゲート絶縁膜ＧＩ１を介して半導体膜Ｓが形成される。半導体膜Ｓの上側には絶縁膜ＥＳが半導体膜Ｓと接して形成され、絶縁膜ＥＳの両側にドレイン電極ＤＴとソース電極ＳＴとが形成される。また、半導体膜Ｓの両端に不純物が打ち込まれてドレイン領域ＤＲ及びソース領域ＳＲ（以下、２つの不純物領域）が形成される。この２つの不純物領域は、不純物がドープされつつ非晶質シリコンが成膜された不純物シリコン層ＤＳ（以下、オーミックコンタクト層ＤＳ）を介して、ドレイン電極ＤＴ及びソース電極ＳＴとオーミックコンタクトをとって接続する。なお、オーミックコンタクトとは、配線層と半導体層等の電気的接触部において、電圧−電流特性が直線性を示すコンタクトのことをいう。
【００２１】
ここで、半導体膜Ｓは、非晶質シリコンがＣＶＤ法等により成膜されて、レーザーアニール等によって、微結晶シリコン（μc-Si）や多結晶シリコン等の結晶性シリコンへと結晶化される。一般に、半導体膜Ｓにおけるシリコンの結晶性が向上するにつれて、結晶サイズが大きくなるために電子移動度が向上するが、要求されるプロセス温度が高温になるためにプロセスコストが増大することとなる。
【００２２】
本実施形態における半導体膜Ｓは、微結晶シリコンまたは多結晶シリコンを含んで形成される。
【００２３】
なお、微結晶シリコンは、結晶粒径が１０ｎｍ以上１００ｎｍ程度以下の範囲にあり、半導体膜Ｓにおける結晶粒径は、反射電子線回折やラマン分光法等によって確認することができる。
【００２４】
そして、半導体膜Ｓの両端には、絶縁膜ＥＳをマスクとして、リン（Ｐ）等のＮ型の不純物が打ち込まれて２つの不純物領域が形成される。半導体膜Ｓにおける絶縁膜ＥＳの下側の領域は、２つの不純物領域に挟まれて、ゲート電極ＧＴが発生させる電界によりドレイン電極ＤＴ及びソース電極ＳＴ間の電流を制御するチャネル領域となる。
【００２５】
また、オーミックコンタクト層ＤＳは、ドレイン電極ＤＴ及びソース電極ＳＴと、２つの不純物領域とをオーミックコンタクトさせるために、２つの領域に分かれて形成される。オーミックコンタクト層ＤＳは、ドレイン電極ＤＴ及びソース電極ＳＴが形成されている材料に従った材料によって、２つの不純物領域を覆うように形成される。ドレイン電極ＤＴ及びソース電極ＳＴが主にアルミニウムで形成されることから、本実施形態におけるオーミックコンタクト層ＤＳは、リン等の不純物が添加された非晶質シリコンで形成されている。図３で示されるように、この２つのオーミックコンタクト層ＤＳは、絶縁膜ＥＳの一部と、ドレイン領域ＤＲ又はソース領域ＳＲにわたって延在するように設けられる。なお、リン等の不純物は、２つの不純物領域にも注入されているが、オーミックコンタクト層ＤＳは、これらの領域よりも不純物の濃度が高く、２つの不純物領域とは違って非晶質シリコンで形成されている。
【００２６】
絶縁膜ＥＳは、ＣＶＤ法によって、例えば二酸化シリコン（ＳｉＯ２等）で形成される。後述するように、この絶縁膜ＥＳは、２つの不純物領域に不純物を打ち込む際のマスクとしての役割と、ドレイン電極ＤＴ等をマスクとしてオーミックコンタクト層ＤＳをエッチングして形成する際に半導体膜Ｓにエッチングが及ばないようにする役割を担う。
【００２７】
ドレイン電極ＤＴ及びソース電極ＳＴは、主にアルミニウム等の金属で形成されて、２つのオーミックコンタクト層ＤＳを覆うようにそれぞれ形成されている。これにより、ドレイン電極ＤＴ及びドレイン領域ＤＲの間、ソース電極ＳＴ及びソース領域ＳＲの間には、不純物シリコン層ＤＳが介在することとなる。
【００２８】
以上により、２つの不純物領域が２つのオーミックコンタクト層ＤＳを介してドレイン電極ＤＴ及びソース電極ＳＴと接続する面積が広くなるために、接触抵抗が減少してオン電流が確保される。そして、２つの不純物領域は、チャネル領域として機能する絶縁膜ＥＳの下側の半導体膜Ｓの部分と、ＰＮ接合を形成する。これにより、ゲート電圧が印加されていない場合に、２つの不純物領域とチャネル領域の境界には空乏層が形成されて、ドレイン電極ＤＴ及びソース電極ＳＴとで、より高い電圧がかかる場合であってもリーク電流が防止されることとなる（図９Ｂ）。
【００２９】
以上では、本実施形態におけるＴＦＴ基板ＳＵＢ上の薄膜トランジスタＴＦＴについて説明した。以下では、かかる薄膜トランジスタＴＦＴを製造する方法について、図４Ａ〜図４Ｊ、及び図５Ａ〜図５Ｃを用いて説明する。
【００３０】
まず、ガラス基板等の透明基板ＧＡに汚染防止膜ＧＮが成膜されて、ゲート電極ＧＴが形成される（図４Ａ）。汚染防止膜ＧＮは、例えばＣＶＤ法により窒化シリコン（ＳｉＮ）が成膜される。また、ゲート電極ＧＴは、例えばモリブデン等の導電性の金属で形成されて、公知のリソグラフィ工程とエッチング工程を経てその形状が同図に示すように加工される。
【００３１】
次に、ゲート電極ＧＴを被覆するようにゲート絶縁膜ＧＩ１が形成されるとともに、半導体膜Ｓがゲート絶縁膜ＧＩ１上に形成される（図４Ｂ）。ゲート絶縁膜ＧＩ１は、例えば二酸化シリコンであり、ＣＶＤ法によって成膜される。半導体膜Ｓは、まず、非晶質シリコンがＣＶＤ法によって成膜されて、レーザアニーリング、もしくはＲＴＡ（Rapid Thermal Anneal）法を用いて多結晶シリコンへと結晶化される。このとき、非晶質シリコンを熱処理することにより、微結晶シリコンへと結晶化させてもよい。
【００３２】
次に、結晶化された半導体膜Ｓの上側に、ＣＶＤ法により二酸化シリコンを成膜して、絶縁膜ＥＳを積層する（図４Ｃ）。
【００３３】
そして、絶縁膜ＥＳ上に、公知のリソグラフィ工程を経て、レジストパターンＲＰを形成する（図４Ｄ）。この公知のリソグラフィ工程では、まず、フォトレジストを上記の絶縁膜ＥＳ上に塗布し、該フォトレジスト上に、所定のパターンが形成されたフォトマスクを介して紫外線等を照射する。フォトマスク上のパターンに対応するパターンがフォトレジスト上に転写されると、紫外線等が照射される部分と照射されない部分が生じて、照射される部分のフォトレジストに化学反応が生じる。そして、現像プロセスにより、フォトレジストにける化学反応が生じた部分、或いは、化学反応が生じなかった部分が除去されて、レジストパターンＲＰが形成されることとなる。このレジストパターンＲＰの形状は、半導体膜Ｓを加工する形状で形成されている。
【００３４】
そして特に、このレジストパターンＲＰをマスクにして、フッ酸系でウェットエッチングを行い、積層されている絶縁膜ＥＳを加工する（図４Ｅ）。このとき、絶縁膜ＥＳをサイドエッチングして、レジストパターンＲＰの内側に絶縁膜ＥＳが形成されるようにする。ウェットエッチングによって絶縁膜ＥＳを加工した後、このレジストパターンＲＰに従って、ドライエッチングをすることにより、半導体膜ＳをレジストパターンＲＰと同様の形状に加工する（図４Ｆ）。絶縁膜ＥＳは、レジストパターンＲＰの外延部からその内側に略均等に侵食されることにより形成される。一方、半導体膜Ｓは、レジストパターンＲＰの形状と略同じ形状に形成される。従って、絶縁膜ＥＳは、半導体膜Ｓの上側に接して、半導体膜Ｓの略中心となる位置を中心とする領域に形成されることとなる。
【００３５】
そしてこの後、レジストパターンＲＰが酸素プラズマ等を用いるアッシングにより除去されて、例えばリン（Ｐ）等のＮ型の不純物が半導体膜Ｓに打ち込まれる（図４Ｇ）。この不純物は、イオン注入機によりイオン化されることにより電界加速されて、加工する対象となるＴＦＴ基板の面内に均一に、ＴＦＴ基板に対して略垂直方向から打ち込まれる。特に本実施形態では、図４Ｆで示すようにウェットエッチングで形成された絶縁膜ＥＳがマスクとなって、半導体膜Ｓにおいて絶縁膜ＥＳが形成されない部分の領域ＮＲに不純物が打ち込まれることとなる。また、絶縁膜ＥＳの下側の領域は、不純物が打ち込まれず、多結晶シリコン又は微結晶シリコンで形成されることとなる。ここで図５Ａは、図４Ｇにおける各層が加工された様子を示す上面図である。図５Ａに示すように、半導体膜Ｓに不純物が打ち込まれて形成される領域ＮＲは、絶縁膜ＥＳの周囲を囲むように形成されている。
【００３６】
半導体膜Ｓに不純物が打ち込まれた後に、オーミックコンタクト層ＤＳと、ドレイン電極ＤＴ及びソース電極ＳＴを形成する金属膜が成膜される（図４Ｈ）。まずオーミックコンタクト層ＤＳは、例えばリン等の不純物とともに非晶質シリコンをＰＥＣＶＤ法により成膜することで形成される。本実施形態におけるオーミックコンタクト層ＤＳは、不純物の濃度が上記の半導体膜Ｓに形成された領域ＮＲよりも高くなるように形成される。ドレイン電極ＤＴ及びソース電極ＳＴは、スパッタリング法により、バリアメタル層ＭＢ、主配線層ＭＭ、キャップメタル層ＭＣがそれぞれ形成される。このとき、バリアメタル層ＭＢおよびキャップメタル層ＭＣは、例えば、チタン、タングステン、クロムやモリブデン等の高融点の金属による導電性の金属薄膜により形成される。主配線層ＭＭは、アルミニウム又はアルミニウムを含む合金で形成される。なお、アルミニウム又はアルミニウム系の合金は、不純物とともに成膜された非晶質のシリコンと良質なオーミックコンタクトをとる。
【００３７】
そして、キャップメタル層ＭＣ、主配線層ＭＭ、バリアメタル層ＭＢ、及び、オーミックコンタクト層ＤＳは、公知のリソグラフィ工程およびエッチング工程によって、ドレイン電極ＤＴおよびソース電極ＳＴの形状に加工される（図４Ｉ）。本実施形態におけるドレイン電極ＤＴ及びソース電極ＳＴは、キャップメタル層ＭＣ、主配線層ＭＭ、バリアメタル層ＭＢの３層からなる。ここで、図５Ｂ及び図５Ｃは、図４Ｉにおける各層が加工された様子を示す上面図である。まず、キャップメタル層ＭＣ上にドレイン電極ＤＴ及びソース電極ＳＴを形成するためのレジストパターンを形成し、該レジストパターンに従って、キャップメタル層ＭＣ、主配線層ＭＭ、バリアメタル層ＭＢがウェットエッチングされて、ドレイン電極ＤＴおよびソース電極ＳＴが形成される（図５Ｂ）。次に、形成されたドレイン電極ＤＴ及びソース電極ＳＴをマスクとして、オーミックコンタクト層ＤＳをドライエッチングして、ドレイン電極ＤＴ及びソース電極ＳＴと同様の形状に加工する。これにより、オーミックコンタクト層ＤＳは、ドレイン電極ＤＴ等に上側から覆われるように形成されることとなる（図５Ｂ）。
【００３８】
そして、オーミックコンタクト層ＤＳを加工するドライエッチングをそのまま継続して、半導体膜Ｓにおける不純物が打ち込まれた領域ＮＲを加工し、２つの不純物領域（ドレイン領域ＤＲ及びソース領域ＳＲ）を形成する（図５Ｃ）。オーミックコンタクト層ＤＳをドライエッチングすることで、領域ＮＲの一部が露出する。本実施形態では、領域ＮＲとオーミックコンタクト層ＤＳは、ともにリンが添加されたシリコンで形成されているため、同じドライエッチングのプロセスで加工が可能となる。このとき絶縁膜ＥＳは、半導体膜Ｓにドライエッチングが及ばないようにさせるエッチングストッパーの役割を果たす。図５Ｃに示すように、ドレイン電極ＤＴ及びソース電極ＳＴの形状に従って、領域ＮＲが加工されて、２つの不純物領域の形状の一部となる側面が形成されることとなる。ドレイン電極ＤＴ及びソース電極ＳＴと、２つの不純物領域とのそれぞれの間には、２つのオーミックコンタクト層ＤＳがそれぞれ介在している。２つの不純物領域は、２つのオーミックコンタクト層ＤＳにそれぞれ覆われるように形成される。さらに、２つのオーミックコンタクト層ＤＳの上側には、２つのオーミックコンタクト層ＤＳと同様の形状となるドレイン電極ＤＴ及びソース電極ＳＴが、２つのオーミックコンタクト層を覆うように形成される。このとき、ドレイン電極ＤＴ及びソース電極ＳＴと２つのオーミックコンタクト層ＤＳは、絶縁膜ＥＳの一部からドレイン領域ＤＲ及びソース領域ＳＲを覆うように延在する。ドレイン領域ＤＲ及びソース領域ＳＲは、その上面とひとつの側面がオーミックコンタクト層ＤＳに覆われて、オーミックコンタクト層ＤＳと接触している。このようにして、ドレイン領域ＤＲ及びソース領域ＳＲの間の領域に存在する半導体膜Ｓは、上側に絶縁膜ＥＳが形成されてチャネル領域として機能することとなる。ドレイン領域ＤＲ及びソース領域ＳＲは、半導体膜Ｓの両端に、チャネル領域として機能する領域を挟むように形成される。
【００３９】
最後に、上記で構成された構造全体に、パッシベーション膜ＰＡが、プラズマＣＶＤ法により窒化シリコンで成膜される（図４Ｊ）。このパッシベーション膜ＰＡにより、上述のようにして形成された薄膜トランジスタＴＦＴが保護される。
【００４０】
なお、本発明の実施形態に係る液晶表示装置において、上記では液晶の駆動方式をＩＰＳ方式として説明しているが、本発明は例えばＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等のその他の方式の駆動方式であってもよい。図１０は、ＶＡ方式及びＴＮ方式の表示装置を構成するＴＦＴ基板ＳＵＢの等価回路を示す図であり、図１１は、これらの方式の表示装置のＴＦＴ基板ＳＵＢの画素領域を示す拡大平面図である。ＶＡ方式及びＴＮ方式の場合には、ＴＦＴ基板ＳＵＢに対向電極ＣＴ及びコモン信号線ＣＬが設けられる代わりに、ＴＦＴ基板と対向してカラーフィルタが設けられた対向基板に、対向電極ＣＴが設けられている。
【００４１】
なお、本発明の実施形態を上記では液晶表示装置として説明しているが、これに限定されることはなく、たとえば有機ＥＬ（Electro Luminescence）素子等の他の表示装置にも適用できることはいまでもない。
【図面の簡単な説明】
【００４２】
【図１】ＩＰＳ方式の液晶表示装置を構成するＴＦＴ基板の等価回路図である。
【図２】本実施形態に係るＴＦＴ基板の画素領域を示す拡大平面図である。
【図３】図２のIII−III切断面における断面図である。
【図４Ａ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｂ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｃ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｄ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｅ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｆ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｇ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｈ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｉ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図４Ｊ】本実施形態に係る表示装置における薄膜トランジスタＴＦＴを製造する様子を示す図である。
【図５Ａ】薄膜トランジスタＴＦＴを製造する様子を示す上面図である。
【図５Ｂ】薄膜トランジスタＴＦＴを製造する様子を示す上面図である。
【図５Ｃ】薄膜トランジスタＴＦＴを製造する様子を示す上面図である。
【図６】特許文献１で記載されているものと同様のボトムゲート構造による薄膜トランジスタを示す図である。
【図７】図６における薄膜トランジスタの構造に対して本願発明者らが検討した構造を示す図である。
【図８】図７における薄膜トランジスタの構造に対して本願発明者らが検討した構造を示す図である。
【図９Ａ】図８の薄膜トランジスタにおけるゲート電圧とドレイン電流の特性を示すグラフである。
【図９Ｂ】図３の薄膜トランジスタにおけるゲート電圧とドレイン電流の特性を示すグ    ラフである。
【図１０】ＶＡ方式及びＴＮ方式の表示装置を構成するＴＦＴ基板の等価回路図の一例を示す図である。
【図１１】ＶＡ方式及びＴＮ方式のＴＦＴ基板の画素領域の一例を示す拡大平面図である。
【符号の説明】
【００４３】
ＳＵＢ  ＴＦＴ基板、ＧＬ  ゲート信号線、ＤＬ  ドレイン信号線、ＣＬ  コモン信号線、ＰＸ  画素電極、ＣＴ  対向電極、ＴＦＴ  薄膜トランジスタ、ＤＴ  ドレイン電極、ＳＴ  ソース電極、ＧＴ  ゲート電極、ＥＳ  絶縁膜、ＤＳ  不純物シリコン層（オーミックコンタクト層）、Ｓ  半導体膜、ＧＡ  透明基板、ＧＮ  汚染防止膜、ＧＩ１  ゲート絶縁膜、ＤＲ  ドレイン領域、ＳＲ  ソース領域、ＭＢ  バリアメタル層、ＭＭ  主配線層、ＭＣ  キャップメタル層、ＲＰ  レジストパターン、ＮＲ  領域、ＰＡ  パシベーション膜、ＳＡ  非晶質シリコン層、ＳＰ  多結晶シリコン層。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
2010040951.tif 000007
【図４Ｃ】
2010040951.tif 000008
【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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