(57)【要約】【課題】デューティの設計値に対して、発振信号の振幅や周波数の変化に依存したズレが生じない、デューティ調整部を有する発振回路を提供することを目的とする。【解決手段】発振回路は、発振部からの第１の発振信号が入力され、この第１の発振信号の振幅及び周波数に依存しない立ち上がり及び立下り時間を持つ第２の発振信号を生成する第１の差動回路と、第２の発振信号が入力され、バイアス電圧源から与えられる電圧に依存したデューティを持つ第３の発振信号を生成する第２の差動回路とを有する。【選択図】図１
2010239566.tif 000002
【特許請求の範囲】
【請求項１】
外部に設けられる水晶振動子に接続され第１の発振信号を出力する発振部と、
バイポーラトランジスタを差動入力対として用いて構成され、第１のバイアス電圧源に接続された第１の入力端子と、前記第１のバイアス電圧源と同じバイアス電圧を生成する第２のバイアス電圧源及び前記発振回路の出力端に接続された第２の入力端子とを有し、両入力端子間の電位の比較結果に基づき、前記第１の発振信号の振幅及び周波数に依存しない立ち上がり及び立下り時間を持つ第２の発振信号を出力する第１の差動回路と、
バイポーラトランジスタを差動入力対として用いて構成され、第３のバイアス電圧源及び前記第１の差動回路の出力に接続された第３の入力端子と、前記第３のバイアス電圧源と異なるバイアス電圧を生成する第４のバイアス電圧源に接続された第４の入力端子とを有し、両入力端子間の電位の比較結果に基づき、前記第４のバイアス電圧源から与えられる電圧に依存したデューティを持つ第３の発振信号を出力する第２の差動回路とを有することを特徴とする発振回路。
【請求項２】
前記第１の差動回路の第１の入力端子には、前記第２の入力端子に入力される前記発振回路の出力に対して反転した位相の前記第１の発振信号が入力されることを特徴とする請求項１記載の発振回路。
【請求項３】
前記第１の差動回路の出力端と前記第３の入力端子との間の信号経路には、直列に挿入された抵抗素子及び接地端との間に挿入された容量素子が設けられていることを特徴とする請求項１記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力波形のデューティを所望の値に設定する手段を有する発振回路に関する。
【背景技術】
【０００２】
ＣＭＯＳインバータの入出力間に水晶振動子を接続して用いられる発振用集積回路において、後段に送られる出力波形のデューティを所望の値に設定する回路が知られている。水晶振動子が接続された発振回路の発振出力の振幅は、水晶振動子の特性と発振アンプの特性によって決定されるが、各々の特性は発振周波数によって変動する為、出力波形の設計値デューティへの微調整は、発振回路の後段部において周波数ごとに行う必要がある。また、水晶振動子や発振アンプの特性変動によっても振幅は変わるため、この変動量も考慮して発振回路ＩＣ全体を設計する必要がある。
【０００３】
発振回路の後段に接続される回路にて、出力波形デューティの調整をおこなうものとして、特開平４−３３５７１４公報に記載された回路が知られている。図７は、当該特許公報に記載された、デューティ調整部を含む発振回路である。発振部１００の出力はインバータ１０１を介してデューティ調整回路１０２に出力される。このデューティ調整回路１０２は、インバータ１０１の出力を受けるインバータ（ゲートが入力端に接続されるとともにドレインが出力端に接続されたＰチャネルＭＯＳトランジスタ１０３及びＮチャネルＭＯＳトランジスタ１０４）と、ゲートにデューティ制御端子１０８およびプルアップ抵抗１０７が接続され、ソースが電源Ｖｄｄに接続されるとともにドレインがＭＯＳトランジスタ１０６のソースに接続されたＰチャネル型のＭＯＳトランジスタ１０５とからなる。
【０００４】
そして、外部からデューティ制御端子１０８の電位をＬレベルにすると、ＭＯＳトランジスタ１０５がオンになり、ＭＯＳトランジスタ１０６のソースがＶｄｄ側に引かれることとなる。このＭＯＳトランジスタ１０６は前段インバータを構成するＭＯＳトランジスタ１０３と同期してオン、オフし、インバータ（ＭＯＳトランジスタ１０３、１０４）の発振出力の発振の中心をＶｄｄ側に引き上げる。これにより、デューティ調整回路の発振出力を受けて、発振出力Ｖｏｕｔのデューティが変更される。
さらにこの回路では、１０８の電圧を調整する事によってＭＯＳトランジスタ１０５のオン抵抗を変化させ調整してＭＯＳトランジスタ１０６のソースがＶｄｄ側の電圧を変化させることにより、ＤＵＴＹの微調整も可能となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平４−３３５７１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特開平４−３３５７１４公報に記載された回路は、全てＣＭＯＳ回路により構成されているため、高い周波数の発振出力が要求される発振回路においては最良の構成とは言い難い。すなわち、今まで水晶発振用のＩＣは、チップサイズの小型化及び低消費電流の要求よりＣＭＯＳ回路で開発されてきたが、発振周波数が高くなるにつれて、水晶振動子に流せる水晶電力が制限されるようになってきた。そして、今後の発振回路おける更なる低電力の要求に答える為、バイポーラトランジスタを用いた回路の採用が必要となっている。
【０００７】
また、デューティの調整は、制御端子からの制御信号によって行われるため、発振振幅や周波数の変化に依存したデューティの小さなズレに対して、細かい調整が必要となる。
【０００８】
本発明は、このような問題点を解決するためになされたもので、出力波形デューティの調整を行うことが可能な発振回路において、バイポーラトランジスタを用いて構成し、更に、デューティの設計値に対して、発振信号の振幅や周波数の変化に依存したズレが生じない、デューティ調整部を有する発振回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の発振回路は、外部に設けられる水晶振動子に接続され第１の発振信号を出力する発振部と、バイポーラトランジスタを差動入力対として用いて構成され、第１のバイアス電圧源に接続された第１の入力端子と、前記第１のバイアス電圧源と同じバイアス電圧を生成する第２のバイアス電圧源及び前記発振回路の出力端に接続された第２の入力端子とを有し、両入力端子間の電位の比較結果に基づき、前記第１の発振信号の振幅及び周波数に依存しない立ち上がり及び立下り時間を持つ第２の発振信号を出力する第１の差動回路と、バイポーラトランジスタを差動入力対として用いて構成され、第３のバイアス電圧源及び前記第１の差動回路の出力に接続された第３の入力端子と、前記第３のバイアス電圧源と異なるバイアス電圧を生成する第４のバイアス電圧源に接続された第４の入力端子とを有し、両入力端子間の電位の比較結果に基づき、前記第４のバイアス電圧源から与えられる電圧に依存したデューティを持つ第３の発振信号を出力する第２の差動回路とを有することを特徴とする。
【００１０】
また、前記第１の差動回路の第１の入力端子には、前記第２の入力端子に入力される前記発振回路の出力に対して反転した位相の前記第１の発振信号が入力されることを特徴とする。
【００１１】
また、前記第１の差動回路の出力端と前記第３の入力端子との間の信号経路には、直列に挿入された抵抗素子及び接地端との間に挿入された容量素子が設けられていることを特徴とする。
【発明の効果】
【００１２】
本発明の発振回路によれば、バイポーラトランジスタを用いて構成したことにより低電圧化が達成され、更に、デューティの設計値に対して、発振信号の振幅や周波数の変化に依存したズレが生じさせることがない。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係わる発振回路を示す回路図である。
【図２】図１中の第１の差動回路の各ノードにおける電圧変化を示す波形図である。
【図３】図１中の第２の差動回路の各ノードにおける電圧変化を示す波形図である。
【図４】図１に示した発振回路の構成を示す回路図である。
【図５】本発明の第２の実施の形態に係わる発振検出回路を示す回路図である。
【図６】本発明の第３の実施の形態に係わる発振検出回路を示す回路図である。
【図７】従来技術に係わる発振回路を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の好適な実施の形態について図面を参照して説明する。図１は、本発明の第１の実施の形態に係わる発振回路を示す回路図であり、図２は図１中の第１の差動回路の各ノードにおける電圧変化を示す波形図であり、図３は図１中の第２の差動回路の各ノードにおける電圧変化を示す波形図である。
【００１５】
発振回路は、発振部１から発振出力（Ｖｏｓｃ）が入力され、この入力と第１のバイアス電圧（Ｖｒｅｆ１）を比較し、その結果に基づく出力電圧（Ｖｏｕｔ１）を生成する第１の差動回路２と、第１の差動回路２の出力電圧（Ｖｏｕｔ１）が容量素子１３を介して入力され、この電圧と第２のバイアス電圧（Ｖｒｅｆ２）を比較し、その結果に基づく電圧（Ｖｏｕｔ２）を出力する第２の差動回路３より構成されている。
【００１６】
具体的には、第１の差動回路２は、高電位側電源Ｖｄｄ及び低電位側電源Ｖｓｓの電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ７及びＮＰＮバイポーラトランジスタ９と、同じく電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ８及びＮＰＮバイポーラトランジスタ１０とを有する。ＮＰＮバイポーラトランジスタ９とＮＰＮバイポーラトランジスタ１０は差動対を構成する素子であり、両トランジスタのエミッタは共通接続されて定電流源１１に接続される。また、ＰＮＰバイポーラトランジスタ７及びＰＮＰバイポーラトランジスタ８は負荷素子としてのトランジスタであり、両ベースは共通接続されるとともに、該共通接続点は、ＰＮＰバイポーラトランジスタ７のコレクタに接続される。
【００１７】
そして、ＮＰＮバイポーラトランジスタ９のベースには、電源間に直列接続された２つの抵抗素子３及び４（第１のバイアス電圧源）によって生成される第１のバイアス電圧（Ｖｒｅｆ１）が入力され、ＮＰＮバイポーラトランジスタ１０のベースには、容量素子１２を介して発振部１からの発振出力電圧（Ｖｏｓｃ）が入力される。また、ＮＰＮバイポーラトランジスタ１０のベースは、発振部１からの発振信号が無いときは、電源間に直列接続された２つの抵抗素子５及び６（第２のバイアス電圧源）の分圧比により、第１のバイアス電圧源と同じ電圧を有する第２のバイアス電圧にバイアスされる。これにより、トランジスタ９のベース（第１の入力端子）と、トランジスタ１０のべース（第２の入力端子）に印加される両入力電圧による差動が構成される。
【００１８】
次に、第１の差動回路２の出力電圧（Ｖｏｕｔ１）が容量素子１３を介して入力される第２の差動回路３について説明する。第２の差動回路３は、高電位側電源Ｖｄｄ及び低電位側電源Ｖｓｓの電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ１８及びＮＰＮバイポーラトランジスタ２０と、同じく電源間の電流路内で直列接続されたＰＮＰバイポーラトランジスタ１９及びＮＰＮバイポーラトランジスタ２１とを有する。ＮＰＮバイポーラトランジスタ２０及びＮＰＮバイポーラトランジスタ２１は差動対を構成する素子であり、両トランジスタのエミッタは共通接続されて定電流源２２に接続される。また、ＰＮＰバイポーラトランジスタ１８及びＰＮＰバイポーラトランジスタ１９は負荷素子としてのトランジスタであり、両ベースは共通接続されるとともに、該共通接続点は、ＰＮＰバイポーラトランジスタ１８のコレクタに接続される。
【００１９】
そして、ＮＰＮバイポーラトランジスタ２０のベースには、電源間に直列接続された２つの抵抗素子１４及び１５（第３のバイアス電圧源）によって生成される第３のバイアス電圧及び第１の差動回路２の出力電圧が入力され、ＮＰＮバイポーラトランジスタ２１のベースには、電源間に直列接続された２つの抵抗素子１６及び１７（第４のバイアス電圧源）の分圧比により決定される第４のバイアス電圧（Ｖｒｅｆ２）にバイアスされる。これにより、トランジスタ２０のベース（第３の入力端子）と、トランジスタ２１のべース（第４の入力端子）に印加される両入力電圧による差動が構成される。そして、第４のバイアス電圧（Ｖｒｅｆ２）の値に依存し、出力電圧Ｖｏｕｔ２（発振信号）のデューティが決定されている。
【００２０】
第１図中に示した発振部１の一例について図４を用いて説明する。発振部１は、エミッタが負荷抵抗４６を介して高電位側電源（Ｖｄｄ）に接続され、コレクタが抵抗素子４７を介して低電位側電源（Ｖｓｓ）に接続された発振用バイポーラトランジスタ４３と、そのベースと低電位側電源（Ｖｓｓ）との間に接続された水晶振動子４０と、発振用バイポーラトランジスタ４３のベースにバイアスを与えるための直列接続された抵抗素子４４及び４５を有している。また、水晶振動子４０の両端の信号を直列接続された容量素子４１及び４２で分圧しており、その接続点とバイポーラトランジスタ４３のコレクタとが接続される。そして、発振用バイポーラトランジスタ４３のエミッタ側から出力される発振信号は、容量素子１２（図１中の同参照番号の容量素子に対応）を介して、発振出力（Ｖｏｓｃ）として次段の回路へ提供される。
【００２１】
次に、図２及び図３を参照し上述の第１の実施の形態に係わる発振回路の動作を説明する。図２は、第１の差動回路の各ノードにおける電圧変化を示す波形図であり、図（ａ）は第２の入力端子（発振出力電圧Ｖｏｓｃ）、図（ｂ）は出力端（出力電圧Ｖｏｕｔ１）の波形をそれぞれ示している。
【００２２】
発振部１における発振出力電圧（Ｖｏｓｃ）は、図２（ａ）の通りであり、特定の周波数を持った発振信号となる。発振部１の生成する発振信号は、通常１つの特定周波数を持った信号のみであるが、以後の動作説明を補足するために、図２（ａ）中では、振幅の異なった２つの発振信号を同時に実線と破線とで記載している。
【００２３】
そして、第１の差動回路は、第１のバイアス電圧と、第２のバイアス電圧を中心としたに発振信号とを比較してその出力信号を生成するため、その出力端に現れる出力電圧（Ｖｏｕｔ１）は図２（ｂ）の通りとなる。ここで重要なことは、本発振回路の通常の使用範囲では、出力電圧（Ｖｏｕｔ１）の波形は、発振出力電圧（Ｖｏｓｃ）の振幅に依存しないような設定になっていることである。
【００２４】
すなわち、第１のバイアス電圧と第２のバイアス電圧とを実質同じ電圧とすること、及び、電流源等の設定により差動信号の立ち上がり時間（ｔｒ）、立下りの時間（ｔｆ）を急進にして出力電圧を両電源間でフルスイングさせていること、の２点が特徴である。これにより、図２（ａ）で表した振幅の異なった２つの発振信号は、共に図２（ｂ）の通りの出力波形となる。
【００２５】
図３は、第２の差動回路の各ノードにおける電圧変化を示す波形図であり、図（ａ）は第３の入力端子（容量素子１３を介して入力される第１の差動回路の出力）、図（ｂ）は出力端（出力電圧Ｖｏｕｔ２）の波形をそれぞれ示している。
【００２６】
第３の入力端子における入力電圧（Ｖｉｎ）は、図３（ａ）の通りであり、第３のバイアス電圧値を中心に変化し、第１の差動回路の出力電圧（Ｖｏｕｔ１）とほぼ同じ波形となる。
【００２７】
そして、第２の差動回路は、第４のバイアス電圧（Ｖｒｅｆ２）と、前述の入力電圧（Ｖｉｎ）とを比較してその出力信号を生成するため、出力端に現れる出力電圧（Ｖｏｕｔ２）は図３（ｂ）の通りとなる。この第４のバイアス電圧（Ｖｒｅｆ２）は、第３のバイアス電圧とは異なって設定されるため、第２の差動回路の出力は第４のバイアス電圧（Ｖｒｅｆ２）を中心に反転を繰り返した波形になり、これによってデューティが設定されたこととなる。
【００２８】
このように本発明においては、低電力化となるようバイポーラトランジスタによって構成されており、更に、出力信号のデューティは、第２の差動回路に用いられる第４のバイアス電圧のみによって決定されるため、発振部で生成される信号の振幅や周波数の変化に依存したズレが生じないという効果を有する。
【００２９】
以下、本発明の第２の実施の形態について図面を参照して説明する。図５は、本発明の第２の実施の形態に係わる発振回路の回路図である。尚、前述の第１の実施の形態の構成要件と対応した構成要件については同じ参照番号を付す。
【００３０】
上述の第１の実施の形態と同様に、発振回路は、発振部１から発振出力（Ｖｏｓｃ）が入力され、この入力と第１のバイアス電圧（Ｖｒｅｆ１）を比較し、その結果に基づく出力電圧（Ｖｏｕｔ１）を生成する第１の差動回路２と、第１の差動回路２の出力電圧（Ｖｏｕｔ１）が容量素子１３を介して入力され、この電圧と第２のバイアス電圧（Ｖｒｅｆ２）を比較し、その結果に基づく電圧（Ｖｏｕｔ２）を出力する第２の差動回路３より構成される。
【００３１】
そして、第１の実施の形態との差異は次の通り。まず、発振部１によって生成される発振出力電圧（Ｖｏｓｃ）の反転電圧（即ち、Ｖｏｓｃに対して位相が１８０度ずれた発振信号Ｖｏｓｃｎ）を、容量素子５１を介してＮＰＮトランジスタ９のベース（第２の入力端子）に入力したこと。更に、第１の差動回路２によって生成される出力電圧（Ｖｏｕｔ１）の反転電圧（即ち、Ｖｏｕｔ１に対して位相が１８０度ずれた発振信号）を、容量素子５２を介してＮＰＮトランジスタ２１のベース（第４の入力端子）に入力したことである。
【００３２】
このような構成においても第１の実施の形態と同様に、出力信号のデューティは、第２の差動回路に用いられる第４のバイアス電圧（Ｖｒｅｆ２）のみによって決定されるため、発振部で生成される信号の振幅や周波数の変化に依存したズレが生じないという効果を有する。
【００３３】
以下、本発明の第３の実施の形態について図面を参照して説明する。図６は、本発明の第３の実施の形態に係わる発振回路の回路図である。尚、前述の第１の実施の形態の構成要件と対応した構成要件については同じ参照番号を付す。
【００３４】
上述の第１の実施の形態と同様に、発振回路は、発振部１から発振出力（Ｖｏｓｃ）が入力され、この入力と第１のバイアス電圧（Ｖｒｅｆ１）を比較し、その結果に基づく出力電圧（Ｖｏｕｔ１）を生成する第１の差動回路２と、第１の差動回路２の出力電圧（Ｖｏｕｔ１）が抵抗素子６１と容量素子６２とからなるＣＲ回路を介して入力され、この電圧と第２のバイアス電圧（Ｖｒｅｆ２）を比較し、その結果に基づく電圧（Ｖｏｕｔ２）を出力する第２の差動回路３より構成される。
【００３５】
そして、第１の実施の形態との差異は、第１の差動回路２の出力端と第３の入力端子との間の信号経路には、直列に挿入された抵抗素子６１及び接地端との間に挿入された容量素子６２が設けられている点である。
【００３６】
このように、抵抗素子６１及び容量素子６２を追加し、それらを所望の値に設定することで、第３の入力端子（ＮＰＮトランジスタのベース）に与えられる信号電圧の立ち上がり及び立下りの時間の制御が可能となり、それにより、第２の差動回路３の出力電圧（Ｖｏｕｔ２）のデューティ調整量が拡大する。
【００３７】
上述の各実施例においては、ＮＰＮバイポーラトランジスタを差動入力対として用いた実施例を記載したが、これに限られるものではなく、ＰＮＰバイポーラトランジスタを差動入力対として差動回路を構成しても同様の効果を得ることが出来る。更に、負荷素子は、トランジスタ構成に限られるものではなく、ポリシリコン等によって作られた純抵抗を用いても同様である。
【符号の説明】
【００３８】
１  発振回路
２  第1の差動回路
３  第２の差動回路
７、８、１８、１９  ＰＮＰバイポーラトランジスタ
９、１０、２０、２１  ＮＰＮバイポーラトランジスタ
１１、２２    定電流源
１２、１３    容量素子
３、４、５、６、１４、１５、１６、１７  抵抗素子
【図１】
2010239566.tif 000003
【図２】
2010239566.tif 000004
【図３】
2010239566.tif 000005
【図４】
2010239566.tif 000006
【図５】
2010239566.tif 000007
【図６】
2010239566.tif 000008
【図７】
2010239566.tif 000009