(57)【要約】      （修正有）【課題】短チャネル効果を抑制すると共に、ＭＩＳトランジスタの駆動能力が劣化することを防止するＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｅｒｔｅｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備えた半導体装置及びその製造方法を提供する。【解決手段】半導体基板１０における活性領域１０ｘ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第１の導電膜１４、及び該第１の導電膜１４上に形成された第２の導電膜１５からなるゲート電極１５Ａと、活性領域１０ｘにおける第２導電膜１５の側方下に形成されたエクステンション領域１６と、第１の導電膜１４上に、第２の導電膜１５の側面と接して形成された第１のサイドウォール１７とを備え、第１の導電膜１４のゲート長方向の長さは、第２の導電膜１５のゲート長方向の長さよりも大きい。【選択図】図１
2010010367.tif 000002
【特許請求の範囲】
【請求項１】
ＭＩＳトランジスタを備えた半導体装置であって、
前記ＭＩＳトランジスタは、
半導体基板における活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第１の導電膜、及び該第１の導電膜上に形成された第２の導電膜からなるゲート電極と、
前記活性領域における前記第２導電膜の側方下に形成されたエクステンション領域と、
前記第１の導電膜上に、前記第２の導電膜の側面と接して形成された第１のサイドウォールとを備え、
前記第１の導電膜のゲート長方向の長さは、前記第２の導電膜のゲート長方向の長さよりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ゲート電極のゲート長は、前記第２の導電膜のゲート長方向の長さであり、
前記ゲート電極のゲート長は、実効チャネル長と、前記ゲート電極と前記エクステンション領域とのオーバーラップ領域のゲート長方向の長さとの総和よりも小さいことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記半導体基板上に、前記第１の導電膜の側面及び前記第１のサイドウォールの側面と接して形成された第２のサイドウォールをさらに備えていることを特徴とする半導体装置。
【請求項４】
ＭＩＳトランジスタを備えた半導体装置であって、
前記ＭＩＳトランジスタは、
半導体基板における活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第１の導電膜、該第１の導電膜上に形成された第２の導電膜、並びに該第１の導電膜の側面及び該第２の導電膜の側面と接して形成された側壁導電膜からなるゲート電極と、
前記活性領域における前記第２の導電膜の側方下に形成されたエクステンション領域とを備え、
前記第１の導電膜のゲート長方向の長さと前記側壁導電膜の幅との総和は、前記第２の導電膜のゲート長方向の長さよりも大きく、
前記側壁導電膜は、前記第１の導電膜と同じ材料からなることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ゲート電極のゲート長は、前記第２の導電膜のゲート長方向の長さであり、
前記ゲート電極のゲート長は、実効チャネル長と、前記ゲート電極と前記エクステンション領域とのオーバーラップ領域のゲート長方向の長さとの総和よりも小さいことを特徴とする半導体装置。
【請求項６】
請求項４又は５に記載の半導体装置において、
前記半導体基板上に、前記側壁導電膜の側面と接して形成されたサイドウォールをさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１の導電膜は、金属膜からなり、
前記第２の導電膜は、シリコン膜からなることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記ＭＩＳトランジスタの導電型は、Ｎ型であり、
前記金属膜は、窒化タンタル膜であることを特徴とする半導体装置。
【請求項９】
請求項７に記載の半導体装置において、
前記ＭＩＳトランジスタの導電型は、Ｐ型であり、
前記金属膜は、窒化チタン膜であることを特徴とする半導体装置。
【請求項１０】
請求項２又は５に記載の半導体装置において、
前記実効チャネル長は、前記エクステンション領域のうちソース側に配置された領域とドレイン側に配置された領域との間隔であり、
前記オーバーラップ領域は、
前記ゲート電極と、前記エクステンション領域のうちソース側に配置された領域とのソース側オーバーラップ領域と、
前記ゲート電極と、前記エクステンション領域のうちドレイン側に配置された領域とのドレイン側オーバーラップ領域とを含むことを特徴とする半導体装置。
【請求項１１】
ＭＩＳトランジスタを備えた半導体装置の製造方法であって、
半導体基板における活性領域上に、ゲート絶縁膜形成膜、第１の導電膜形成膜、及び第２の導電膜形成膜を順次形成する工程（ａ）と、
前記第２の導電膜形成膜をパターニングして、第２の導電膜を形成する工程（ｂ）と、
前記活性領域における前記第２の導電膜の側方下にエクステンション領域を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記第２の導電膜の側面上に第１のサイドウォールを形成する工程（ｄ）と、
前記第１のサイドウォールをマスクにして、前記第１の導電膜形成膜及び前記ゲート絶縁膜形成膜を順次エッチングし、ゲート絶縁膜及び第１の導電膜を順次形成する工程（ｅ）とを備え、
前記ＭＩＳトランジスタのゲート電極は、前記第１の導電膜と前記第２の導電膜とからなり、
前記第１の導電膜のゲート長方向の長さは、前記第２の導電膜のゲート長方向の長さよりも大きいことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ｅ）の後に、前記第１の導電膜の側面及び前記第１のサイドウォールの側面の上に、第２のサイドウォールを形成する工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
ＭＩＳトランジスタを備えた半導体装置の製造方法であって、
半導体基板における活性領域上に、ゲート絶縁膜形成膜、第１の導電膜形成膜、及び第２の導電膜形成膜を順次形成する工程（ａ）と、
前記第２の導電膜形成膜及び前記第１の導電膜形成膜を順次パターニングして、第１の導電膜及び第２の導電膜を順次形成する工程（ｂ）と、
前記活性領域における前記第２の導電膜の側方下にエクステンション領域を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記第１の導電膜の側面及び前記第２の導電膜の側面上に、側壁導電膜を形成する工程（ｄ）と、
前記側壁導電膜をマスクにして、前記ゲート絶縁膜形成膜をエッチングし、ゲート絶縁膜を形成する工程（ｅ）とを備え、
前記ＭＩＳトランジスタのゲート電極は、前記第１の導電膜と前記第２の導電膜と前記側壁導電膜とからなり、
前記第１の導電膜のゲート長方向の長さと前記側壁導電膜の幅との総和は、前記第２の導電膜のゲート長方向の長さよりも大きく、
前記側壁導電膜は、前記第１の導電膜と同じ材料からなることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記工程（ｅ）の後に、前記側壁導電膜の側面上にサイドウォールを形成する工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＩＰＳ（Ｍetal Ｉnserted Ｐoly Ｓilicon）構造のゲート電極を有するＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称す）の高駆動能力化の手段として、ゲート空乏化抑制のため、ＭＩＳトランジスタのゲート電極として、メタルゲート電極、又はポリシリコン膜とゲート絶縁膜との間にメタル膜を挟んだＭＩＰＳ構造のゲート電極が導入されつつある。最近の学会でも、メタルゲート電極、又はＭＩＰＳ構造のゲート電極を有するＭＩＳトランジスタを備えた半導体装置が多数報告されており、それらの中には、Ｎ型ＭＩＳトランジスタのゲート電極、及びＰ型ＭＩＳトランジスタのゲート電極の双方の構造がＭＩＰＳ構造の半導体装置も報告されている（例えば非特許文献１参照）。
【０００３】
ここで、メタルゲート電極、又はＭＩＰＳ構造のゲート電極を有するＭＩＳトランジスタを備えた半導体装置においても、ゲート長の微細化に伴い顕在化する短チャネル効果（即ち、実効チャネル長が短くなるに連れてＭＩＳトランジスタの閾値電圧が低下する現象）を抑制することは困難である。そのため、実効チャネル長を長くする為に、１）ＭＩＳトランジスタが、ゲート電極の側面上に形成されたオフセットスペーサを有すること、２）ＭＩＳトランジスタのエクステンション領域の形成の為に行うイオン注入が、低エネルギー化されていることが必要とされる。即ち、イオン注入の低エネルギー化により、エクステンション領域に含まれる導電型不純物のゲート長方向への広がりを抑制することができ、さらに、オフセットスペーサの形成により、その幅分だけ該導電型不純物のゲート長方向への広がりを抑制することができるため、実効チャネル長を長くすることができる。
【０００４】
以下に、従来の半導体装置の製造方法（即ち、ゲート電極の側面上へのオフセットスペーサの形成を含み、且つエクステンション領域の形成の為のイオン注入が低エネルギー化された半導体装置の製造方法）について、図７(a) 〜(e) を参照しながら簡単に説明する。図７(a) 〜(e) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【０００５】
まず、図７(a) に示すように、半導体基板１００の上部に素子分離領域１０１を形成する。これにより、半導体基板１００に、素子分離領域１０１に囲まれた活性領域１００ｘを形成する。その後、半導体基板１００にウェル領域１０２を形成する。
【０００６】
その後、半導体基板１００上に、ゲート絶縁膜形成膜１０３Ｘ、金属膜からなる第１の導電膜形成膜１０４Ｘ、及びポリシリコン膜からなる第２の導電膜形成膜１０５Ｘを順次堆積する。
【０００７】
次に、図７(b) に示すように、第２の導電膜形成膜１０５Ｘ、第１の導電膜形成膜１０４Ｘ、及びゲート絶縁膜形成膜１０３Ｘを順次パターニングする。このようにして、半導体基板１００上に、ゲート絶縁膜１０３を介して、第１の導電膜１０４と第２の導電膜１０５とからなるゲート電極１０５Ａを形成する。
【０００８】
次に、図７(c) に示すように、ゲート電極１０５Ａの側面上に、オフセットスペーサ１０６を形成する。その後、活性領域１００ｘにおけるオフセットスペーサ１０６の側方下に、エクステンション領域１０７を自己整合的に形成する。
【０００９】
次に、図７(d) に示すように、オフセットスペーサ１０６の側面上に、サイドウォール１０８を形成する。
【００１０】
次に、図７(e) に示すように、活性領域１００ｘにおけるサイドウォール１０８の外側方下に、ソースドレイン領域１０９を自己整合的に形成する。
【非特許文献１】H.S.Jung et al., VLSI2007, p196
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の半導体装置は、以下に示す問題がある。この問題について、図８を参照しながら説明する。図８は、従来の半導体装置の構造を示すゲート長方向の断面図である。
【００１２】
図８に示すように、ゲート電極１０５Ａのチャネル方向の長さであるゲート長Ｌｇと、エクステンション領域１０７のソース側（仮に例えば、図８中の左側）領域とゲート電極１０５Ａとのソース側オーバーラップ領域のゲート長方向の長さＬｏｖｓと、エクステンション領域１０７のドレイン側（仮に例えば、図８中の右側）領域とゲート電極１０５Ａとのドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｄ（＝Ｌｏｖｓ）と、ゲート電極１０５Ａの実効チャネル量Ｌｅｆｆとの関係は、下記に示す[数式３]で表される。
Ｌｏｖｓ＋Ｌｏｖｄ＋Ｌｅｆｆ＝Ｌｇ・・・[数式３]
従来の半導体装置では、短チャネル効果の抑制を目的に、実効チャネル長Ｌｅｆｆを長くするため、ソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｓ，Ｌｏｖｄを極力短くする。具体的には例えば、４５ｎｍ世代（即ち、ゲート長Ｌｇが４０ｎｍレベル）のＭＩＳトランジスタの場合、Ｌｏｖｓ，Ｌｏｖｄの値は１ｎｍ〜数ｎｍ程度しかないのが実情である。
【００１３】
このように、従来の半導体装置では、ソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｓ，Ｌｏｖｄが短いため、ソースドレイン寄生抵抗が増大し、ＭＩＳトランジスタの駆動能力が劣化するという問題がある。
【００１４】
特に例えば、オフセットスペーサ１０６の幅が予定幅よりも大きく形成される、又は図９に示すように、ゲート絶縁膜１０３ａ及び第１の導電膜１０４ａに削れが形成される等の加工バラツキが発生した場合、ＭＩＳトランジスタの駆動能力が顕著に劣化することが考えられる。
【００１５】
ここで、従来の半導体装置の問題をより明確に説明する為に、図１０、及び図１１(a) 〜(c) を参照しながら説明する。図１０は、従来の半導体装置において、活性領域のうち接合領域を含む領域の不純物濃度プロファイルを示す図である。なお、図１０に示す測定に用いた半導体装置については、その製造方法の詳細なプロセス条件の説明は省略するが、該半導体装置は、４５ｎｍ世代のＭＩＳトランジスタを備えた半導体装置であって、ＭＩＳトランジスタが有するオフセットスペーサの幅は９ｎｍである。
【００１６】
図１０に示す縦軸は、半導体基板の表面からの深さ（μｍ）を示し、図１０に示す横軸は、ゲート電極の中央からの距離（μｍ）を示す。
【００１７】
図１０中には、接合領域の近傍領域に配置されたゲート絶縁膜１０３、第１の導電膜１０４、第２の導電膜１０５、オフセットスペーサ１０６、及びサイドウォール１０８を図示している。図１０中に示す太線は、エクステンション領域１０７及びソースドレイン領域１０９のｐｎ接合を示す。
【００１８】
図１０から判るように、ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｄは、２ｎｍ程度しか確保されていないことが判る。
【００１９】
図１１(a) は、従来の半導体装置において、ゲート長Ｌｇと閾値電圧Ｖｔとの関係を示すグラフである。図１１(a) に示すように、ゲート長が０．０６μｍ以下の場合、ゲート長が小さくなるに連れて、閾値電圧が急激に低下する。このように、ゲート長の微細化に伴い、短チャネル効果が顕在化することが判る。
【００２０】
図１１(b) は、従来の半導体装置において、閾値電圧の差分ΔＶｔとオフセットスペーサの幅Ｌｏｓとの関係を示すグラフである。
【００２１】
図１１(b) に示す縦軸は、閾値電圧の差分ΔＶｔを示し、具体的には、ゲート長Ｌｇが４０ｎｍでの閾値電圧Ｖｔ(at Lg=40nm)から、ゲート長Ｌｇが３４ｎｍでの閾値電圧Ｖｔ(at Lg=34nm)を差し引いた差分ΔＶｔを示す（即ち、ΔＶｔ＝Ｖｔ(at Lg=40nm)−Ｖｔ(at Lg=34nm)）。図１１(b) に示す横軸は、オフセットスペーサの幅Ｌｏｓを示す。
【００２２】
図１１(b) から判るように、オフセットスペーサの幅Ｌｏｓが大きくなるに連れて、閾値電圧の差分ΔＶｔは小さくなる。即ち、オフセットスペーサの幅が大きくなるに連れて、閾値電圧の低下が抑制され（言い換えれば、短チャネル効果が抑制され）、オフセットスペーサの幅が大きくなるに連れて、実効チャネル長が長くなることが判る。
【００２３】
図１１(c) は、従来の半導体装置において、駆動電流Ｉｏｎとオフセットスペーサの幅Ｌｏｓとの関係を示すグラフである。
【００２４】
図１１(c) に示す縦軸は、駆動電流Ｉｏｎ（即ち、Ｉｏｆｆｓ＝２００ｐＡ／μｍにおけるＩｏｎ）を示し、具体的には、ゲート長Ｌｇが４０ｎｍでの駆動電流Ｉｏｎを示す。図１１(c) に示す横軸は、オフセットスペーサの幅Ｌｏｓを示す。
【００２５】
図１１(c) から判るように、オフセットスペーサの幅Ｌｏｓが大きくなるに連れて、駆動電流Ｉｏｎが小さくなり、駆動能力が劣化する。即ち、オフセットスペーサの幅Ｌｏｓが大きくなるに連れて、ソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｓ，Ｌｏｖｄが小さくなることが判る。特に、図１１(c) から判るように、オフセットスペーサの幅が９ｎｍを超えた場合、駆動能力が著しく劣化する。
【００２６】
即ち、従来の半導体装置では、図１１(b) に示すように、オフセットスペーサの幅Ｌｏｓを大きくすることで、実効チャネル長Ｌｅｆｆを長くし、短チャネル効果を抑制することは可能なものの、図１１(c) に示すように、オフセットスペーサの幅Ｌｏｓを大きくすることで、ソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｓ，Ｌｏｖｄが短くなるため、ＭＩＳトランジスタの駆動能力が劣化するという問題がある。
【００２７】
前記に鑑み、本発明の目的は、ＭＩＳトランジスタを備えた半導体装置において、短チャネル効果を抑制すると共に、ＭＩＳトランジスタの駆動能力が劣化することを防止することである。
【課題を解決するための手段】
【００２８】
前記の目的を達成するために、本発明に係る第１の半導体装置は、ＭＩＳトランジスタを備えた半導体装置であって、ＭＩＳトランジスタは、半導体基板における活性領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第１の導電膜、及び該第１の導電膜上に形成された第２の導電膜からなるゲート電極と、活性領域における第２導電膜の側方下に形成されたエクステンション領域と、第１の導電膜上に、第２の導電膜の側面と接して形成された第１のサイドウォールとを備え、第１の導電膜のゲート長方向の長さは、第２の導電膜のゲート長方向の長さよりも大きいことを特徴とする。
【００２９】
本発明に係る第１の半導体装置によると、実効チャネル長を長く確保することができるので、短チャネル効果を抑制することができる。それと共に、第１の導電膜のゲート長方向の長さを、第２の導電膜のゲート長方向の長さよりも大きくすることにより、ゲート電極とエクステンション領域とのオーバーラップ領域のゲート長方向の長さを長く確保することができるので、ＭＩＳトランジスタの駆動能力の劣化を防止することができる。
【００３０】
本発明に係る第１の半導体装置において、ゲート電極のゲート長は、第２の導電膜のゲート長方向の長さであり、ゲート電極のゲート長は、実効チャネル長と、ゲート電極とエクステンション領域とのオーバーラップ領域のゲート長方向の長さとの総和よりも小さいことが好ましい。
【００３１】
このように、実効チャネル長Ｌｅｆｆとオーバーラップ領域のゲート長方向の長さＬｏｖｓ＋Ｌｏｖｄとの総和はゲート長Ｌｇよりも大きく（即ち、Ｌｅｆｆ＋Ｌｏｖｓ＋Ｌｏｖｄ＞Ｌｇ）、従来のようにゲート長Ｌｇと同じ（即ち、Ｌｅｆｆ＋Ｌｏｖｓ＋Ｌｏｖｄ＝Ｌｇ）ではないため、実効チャネル長Ｌｅｆｆの増長（即ち、短チャネル効果の抑制）に伴い、オーバーラップ領域のゲート長方向の長さＬｏｖｓ＋Ｌｏｖｄが短くなることはない。
【００３２】
本発明に係る第１の半導体装置において、半導体基板上に、第１の導電膜の側面及び第１のサイドウォールの側面と接して形成された第２のサイドウォールをさらに備えていることが好ましい。
【００３３】
前記の目的を達成するために、本発明に係る第２の半導体装置は、ＭＩＳトランジスタを備えた半導体装置であって、ＭＩＳトランジスタは、半導体基板における活性領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第１の導電膜、該第１の導電膜上に形成された第２の導電膜、並びに該第１の導電膜の側面及び該第２の導電膜の側面と接して形成された側壁導電膜からなるゲート電極と、活性領域における第２の導電膜の側方下に形成されたエクステンション領域とを備え、第１の導電膜のゲート長方向の長さと側壁導電膜の幅との総和は、第２の導電膜のゲート長方向の長さよりも大きく、側壁導電膜は、第１の導電膜と同じ材料からなることを特徴とする。
【００３４】
本発明に係る第２の半導体装置によると、実効チャネル長を長く確保することができるので、短チャネル効果を抑制することができる。それと共に、第１の導電膜のゲート長方向の長さと側壁導電膜の幅との総和を、第２の導電膜のゲート長方向の長さよりも大きくすることにより、ゲート電極とエクステンション領域とのオーバーラップ領域のゲート長方向の長さを長く確保することができるので、ＭＩＳトランジスタの駆動能力の劣化を防止することができる。
【００３５】
本発明に係る第２の半導体装置において、ゲート電極のゲート長は、第２の導電膜のゲート長方向の長さであり、ゲート電極のゲート長は、実効チャネル長と、ゲート電極とエクステンション領域とのオーバーラップ領域のゲート長方向の長さとの総和よりも小さいことが好ましい。
【００３６】
このように、実効チャネル長Ｌｅｆｆとオーバーラップ領域のゲート長方向の長さＬｏｖｓ＋Ｌｏｖｄとの総和はゲート長Ｌｇよりも大きく（即ち、Ｌｅｆｆ＋Ｌｏｖｓ＋Ｌｏｖｄ＞Ｌｇ）、従来のようにゲート長Ｌｇと同じ（即ち、Ｌｅｆｆ＋Ｌｏｖｓ＋Ｌｏｖｄ＝Ｌｇ）ではないため、実効チャネル長Ｌｅｆｆの増長（即ち、短チャネル効果の抑制）に伴い、オーバーラップ領域のゲート長方向の長さＬｏｖｓ＋Ｌｏｖｄが短くなることはない。
【００３７】
本発明に係る第２の半導体装置において、半導体基板上に、側壁導電膜の側面と接して形成されたサイドウォールをさらに備えていることが好ましい。
【００３８】
本発明に係る第１又は第２の半導体装置において、第１の導電膜は、金属膜からなり、第２の導電膜は、シリコン膜からなることが好ましい。
【００３９】
本発明に係る第１又は第２の半導体装置において、ＭＩＳトランジスタの導電型は、Ｎ型であり、金属膜は、窒化タンタル膜であることが好ましい。
【００４０】
本発明に係る第１又は第２の半導体装置において、ＭＩＳトランジスタの導電型は、Ｐ型であり、金属膜は、窒化チタン膜であることが好ましい。
【００４１】
本発明に係る第１又は第２の半導体装置において、実効チャネル長は、エクステンション領域のうちソース側に配置された領域とドレイン側に配置された領域との間隔であり、オーバーラップ領域は、ゲート電極と、エクステンション領域のうちソース側に配置された領域とのソース側オーバーラップ領域と、ゲート電極と、エクステンション領域のうちドレイン側に配置された領域とのドレイン側オーバーラップ領域とを含むことが好ましい。
【００４２】
前記の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、ＭＩＳトランジスタを備えた半導体装置の製造方法であって、半導体基板における活性領域上に、ゲート絶縁膜形成膜、第１の導電膜形成膜、及び第２の導電膜形成膜を順次形成する工程（ａ）と、第２の導電膜形成膜をパターニングして、第２の導電膜を形成する工程（ｂ）と、活性領域における第２の導電膜の側方下にエクステンション領域を形成する工程（ｃ）と、工程（ｃ）の後に、第２の導電膜の側面上に第１のサイドウォールを形成する工程（ｄ）と、第１のサイドウォールをマスクにして、第１の導電膜形成膜及びゲート絶縁膜形成膜を順次エッチングし、ゲート絶縁膜及び第１の導電膜を順次形成する工程（ｅ）とを備え、ＭＩＳトランジスタのゲート電極は、第１の導電膜と第２の導電膜とからなり、第１の導電膜のゲート長方向の長さは、第２の導電膜のゲート長方向の長さよりも大きいことを特徴とする。
【００４３】
本発明に係る第１の半導体装置の製造方法によると、第２の導電膜をマスクにして、第１の導電膜形成膜及びゲート絶縁膜形成膜を順次介して、活性領域に導電型不純物がイオン注入されて、エクステンション領域が形成されるため、実効チャネル長を長く確保することができるので、短チャネル効果を抑制することができる。それと共に、第１の導電膜のゲート長方向の長さを、第２の導電膜のゲート長方向の長さよりも大きくすることにより、ゲート電極とエクステンション領域とのオーバーラップ領域のゲート長方向の長さを長く確保することができるので、ＭＩＳトランジスタの駆動能力の劣化を防止することができる。
【００４４】
さらに、加工バラツキが発生することがあっても、ゲート電極とエクステンション領域とのオーバーラップ領域のゲート長方向の長さを長く確保することができるので、従来のようにＭＩＳトランジスタの駆動能力の顕著な劣化を招くことはない。
【００４５】
本発明に係る第１の半導体装置の製造方法において、工程（ｅ）の後に、第１の導電膜の側面及び第１のサイドウォールの側面の上に、第２のサイドウォールを形成する工程（ｆ）をさらに備えていることが好ましい。
【００４６】
前記の目的を達成するために、本発明に係る第２の半導体装置の製造方法は、ＭＩＳトランジスタを備えた半導体装置の製造方法であって、半導体基板における活性領域上に、ゲート絶縁膜形成膜、第１の導電膜形成膜、及び第２の導電膜形成膜を順次形成する工程（ａ）と、第２の導電膜形成膜及び第１の導電膜形成膜を順次パターニングして、第１の導電膜及び第２の導電膜を順次形成する工程（ｂ）と、活性領域における第２の導電膜の側方下にエクステンション領域を形成する工程（ｃ）と、工程（ｃ）の後に、第１の導電膜の側面及び第２の導電膜の側面上に、側壁導電膜を形成する工程（ｄ）と、側壁導電膜をマスクにして、ゲート絶縁膜形成膜をエッチングし、ゲート絶縁膜を形成する工程（ｅ）とを備え、ＭＩＳトランジスタのゲート電極は、第１の導電膜と第２の導電膜と側壁導電膜とからなり、第１の導電膜のゲート長方向の長さと側壁導電膜の幅との総和は、第２の導電膜のゲート長方向の長さよりも大きく、側壁導電膜は、第１の導電膜と同じ材料からなることを特徴とする。
【００４７】
本発明に係る第２の半導体装置の製造方法によると、第２の導電膜をマスクにして、ゲート絶縁膜形成膜を介して、活性領域に導電型不純物がイオン注入されて、エクステンション領域が形成されるため、実効チャネル長を長く確保することができるので、短チャネル効果を抑制することができる。それと共に、第１の導電膜のゲート長方向の長さと側壁導電膜の幅との総和を、第２の導電膜のゲート長方向の長さよりも大きくすることにより、ゲート電極とエクステンション領域とのオーバーラップ領域のゲート長方向の長さを長く確保することができるので、ＭＩＳトランジスタの駆動能力の劣化を防止することができる。
【００４８】
本発明に係る第２の半導体装置の製造方法において、工程（ｅ）の後に、側壁導電膜の側面上にサイドウォールを形成する工程（ｆ）をさらに備えていることが好ましい。
【発明の効果】
【００４９】
本発明に係る半導体装置及びその製造方法によると、実効チャネル長を長く確保することができるので、短チャネル効果を抑制することができる。それと共に、ゲート電極とエクステンション領域とのオーバーラップ領域のゲート長方向の長さを長く確保することができるので、ＭＩＳトランジスタの駆動能力の劣化を防止することができる。
【発明を実施するための最良の形態】
【００５０】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００５１】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、図１を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構造を示すゲート長方向の断面図である。なお、本実施形態では、ＭＩＳトランジスタの導電型が、Ｎ型である場合を具体例に挙げて説明する。
【００５２】
図１に示すように、Ｎ型ＭＩＳトランジスタＮＴｒは、半導体基板１０における素子分離領域１１に囲まれた活性領域１０ｘと、活性領域１０ｘ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第１の導電膜１４及び該第１の導電膜１４上に形成された第２の導電膜１５からなるゲート電極１５Ａと、第１の導電膜１４上に第２の導電膜１５の側面と接して形成された第１のサイドウォール１７と、半導体基板１０上に第１の導電膜１４の側面及び第１のサイドウォール１７の側面と接して形成された第２のサイドウォール１８と、活性領域１０ｘにおける第２の導電膜１５の側方下に形成され、接合深さの比較的浅いｎ型ソースドレインエクステンション領域（以下、「エクステンション領域」と称す）１６と、活性領域１０ｘにおける第２のサイドウォール１８の外側方下に形成され、接合深さの比較的深いｎ型ソースドレイン領域１９とを備えている。
【００５３】
図１に示すように、第１の導電膜１４のゲート長方向の長さは、第２の導電膜１５のゲート長方向の長さよりも大きい。具体的には、第１の導電膜１４の左側の端部（又は右側の端部）が、第２の導電膜１５の左側の端部（又は右側の端部）から突出する幅Ｌｐｒｍは、第１のサイドウォール１７の幅Ｌｓｗ１と同じ幅である。即ち、第１の導電膜１４の一方の端部は、第２の導電膜１５の一方の端部から第１のサイドウォール１７の幅Ｌｓｗ１分だけゲート長方向に突出している。なお、以降の説明において、図中の左側を「ソース側」とし、図中の右側を「ドレイン側」とする。
【００５４】
図１から判るように、ゲート電極１５Ａのゲート長（＝第２の導電膜１５のゲート長方向の長さ）Ｌｇは、実効チャネル長Ｌｅｆｆと、ゲート電極１５Ａとエクステンション領域１６とのオーバーラップ領域のゲート長方向の長さとの総和よりも小さい。
【００５５】
ここで、ゲート電極１５Ａとエクステンション領域１６とのオーバーラップ領域は、ゲート電極１５Ａとエクステンション領域１６のうちソース側に配置された領域とのソース側オーバーラップ領域と、ゲート電極１５Ａとエクステンション領域１６のうちドレイン側に配置された領域とのドレイン側オーバーラップ領域とを含む。即ち、オーバーラップ領域のゲート長方向の長さは、ソース側オーバーラップ領域のゲート長方向の長さＬｏｖｓと、ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｄとを含む。
【００５６】
またここで、実効チャネル長Ｌｅｆｆは、エクステンション領域１６のうちソース側に配置された領域とドレイン側に配置された領域との間隔である。
【００５７】
従って、ゲート電極１５Ａのゲート長Ｌｇと、ゲート電極１５Ａとエクステンション領域１６とのオーバーラップ領域のゲート長方向の長さ（＝Ｌｏｖｓ＋Ｌｏｖｄ）と、実効チャネル長Ｌｅｆｆとの関係は、下記に示す[数式１]で表される。
Ｌｏｖｓ＋Ｌｏｖｄ＋Ｌｅｆｆ＞Ｌｇ・・・[数式１]
このように、ゲート電極１５Ａとエクステンション領域１６とのオーバーラップ領域のゲート長方向の長さＬｏｖｓ＋Ｌｏｖｄと、実効チャネル長Ｌｅｆｆとの総和はゲート長Ｌｇよりも大きく、従来のようにゲート長Ｌｇと同じ（即ち、Ｌｏｖｓ＋Ｌｏｖｄ＋Ｌｅｆｆ＝Ｌｇ）ではないため、実効チャネル長Ｌｅｆｆの増長（即ち、短チャネル効果の抑制）に伴い、該オーバーラップ領域のゲート長方向の長さＬｏｖｓ＋Ｌｏｖｄが短くなることはない。
【００５８】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図２(a) 〜(f) を参照しながら説明する。図２(a) 〜(f) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【００５９】
まず、図２(a) に示すように、半導体基板１０の上部に素子分離領域１１を形成する。これにより、半導体基板１０に、素子分離領域１１に囲まれた活性領域１０ｘを形成する。その後、半導体基板１０にｐ型ウェル領域１２を形成する。
【００６０】
その後、半導体基板１０上に、例えば膜厚が２ｎｍのゲート絶縁膜形成膜１３Ｘ、例えば膜厚が５ｎｍの金属膜（具体的には例えば、窒化タンタル（ＴａＮ））からなる第１の導電膜形成膜１４Ｘ、及び例えば膜厚が１２０ｎｍのシリコン膜（具体的には例えば、ポリシリコン膜）からなる第２の導電膜形成膜１５Ｘを順次堆積する。その後、第２の導電膜形成膜１５Ｘに対し、ｎ型不純物を注入する。
【００６１】
ここで、ゲート絶縁膜形成膜１３Ｘの材料としては、例えばＳｉＯＮを用いることが好ましく、ＳｉＯＮの他に、例えばＳｉＯ２，又はＳｉ３Ｎ４等を用いてもよい。また、ゲート絶縁膜形成膜１３Ｘの構造としては、図１(a) に示す単層構造の他に、ゲート絶縁膜における実効的な膜厚を薄膜化することを目的に、上記に列挙したＳｉＯＮ，ＳｉＯ２，又はＳｉ３Ｎ４等からなる膜と高誘電体膜とが積層された積層構造でもよく、該高誘電体膜の材料としては、例えばＨｆＯ２，ＨｆＳｉＯｘ，ＨｆＳｉＯＮ，ＨｆＡｌＯｘ，ＨｆＡｌＯＮ，ＨｆＬａＯｘ，ＨｆＬａＯＮ，ＨｆＴａＯｘ，ＨｆＴａＯＮ，ＨｆＥｒＯｘ，ＺｒＯ２，Ｌａ２Ｏ３，Ｙ２Ｏ３，Ａｌ２Ｏ３，ＴｉＯ２，Ｔａ２Ｏ５，ＭｇＯ，ＣｅＯ２，Ｃｅ２Ｏ３，Ｓｃ２Ｏ３，Ｄｙ２Ｏ３，Ｐｒ２Ｏ３，若しくはＧｄ２Ｏ３等、又はこれらの混晶を用いることができる。
【００６２】
またここで、第１の導電膜形成膜１４Ｘの金属膜材料としては、ＴａＮの他に、例えば、ＴａＣＮ，ＴａＳｉＮ，ＴａＣ，ＴａＬａＮ，ＴａＣＯ，ＴａＣＮ，Ｔａ２Ｃ，ＺｒＮ，ＨｆＣ，ＨｆＳｉ，Ｗ，ＷＮ，ＷＯ，ＴｉＮ，Ｍｏ，又はＭｏＡｌ等が挙げられる。
【００６３】
またここで、ＭＩＳトランジスタの実効仕事関数を調整する為に、ゲート絶縁膜形成膜１３Ｘの堆積後で、第１の導電膜形成膜１４Ｘの堆積前に、例えば金属酸化物、又は金属酸窒化物からなるキャップ層形成膜を堆積してもよい。金属酸化物としては、具体的には例えば、ＬａＯｘ，ＡｌＯｘ，ＳｃＯｘ，ＤｙＯｘ，又はＭｇＯ等が挙げられ、金属酸窒化物としては、具体的には例えば、ＬａＯｘＮｙ，ＡｌＯｘＮｙ，ＳｃＯｘＮｙ，ＤｙＯｘＮｙ，又はＭｇＯＮ等が挙げられる。これにより、最終的に製造される半導体装置において、ゲート絶縁膜と第１の導電膜との間に、キャップ層を挿入することができる。
【００６４】
次に、図２(b) に示すように、リソグラフィ法により、第２の導電膜形成膜１５Ｘ上に、ゲートパターン形状を有するレジスト（図示せず）を形成した後、該レジストをマスクにして、ドライエッチング法により、第２の導電膜形成膜１５Ｘをパターニングして、ゲートパターン形状を有する第２の導電膜１５を形成する。
【００６５】
次に、図２(c) に示すように、第２の導電膜１５をマスクにして、例えば注入エネルギーが４ｋｅＶ，注入ドーズ量が９×１０１４ｃｍ−２の条件で、活性領域１０ｘに例えばＡｓ等のｎ型不純物をイオン注入する。これにより、活性領域１０ｘにおける第２の導電膜１５の側方下に、接合深さの比較的浅いｎ型エクステンション領域１６を自己整合的に形成する。このように、第２の導電膜１５をマスクにして、第１の導電膜形成膜１４Ｘ及びゲート絶縁膜形成膜１３Ｘを順次介して、活性領域１０ｘにｎ型不純物がイオン注入されて、エクステンション領域１６が形成される。
【００６６】
次に、図２(d) に示すように、第１の導電膜形成膜１４Ｘ上に、第２の導電膜１５を覆うように、例えば膜厚が１０ｎｍのシリコン酸化膜を堆積した後、該シリコン酸化膜に対してドライエッチングを行い、第２の導電膜１５の側面上に、幅Ｌｓｗ１が１０ｎｍのシリコン酸化膜からなる第１のサイドウォール１７を形成する。このように、第１のサイドウォール１７は、第１の導電膜形成膜１４Ｘ上に、第２の導電膜１５の側面と接して形成される。
【００６７】
次に、図２(e) に示すように、第１のサイドウォール１７及び第２の導電膜１５をマスクにして、第１のサイドウォール（シリコン酸化膜）１７及び第２の導電膜（ポリシリコン膜）１５と選択性のあるエッチング法により、第１の導電膜形成膜１４Ｘ及びゲート絶縁膜形成膜１３Ｘを順次除去して、ゲート絶縁膜１３及び第１の導電膜１４を順次形成すると共に、活性領域１０ｘにおけるソースドレイン形成領域の表面を露出させる。
【００６８】
このようにして、半導体基板１０上に、第１のゲート絶縁膜１３を介して、第１の導電膜１４と、該第１の導電膜１４上に形成された第２の導電膜１５とからなるゲート電極１５Ａを形成する。第１の導電膜１４の端部は、第２の導電膜１５の端部から、第１のサイドウォール１７の幅Ｌｓｗ１分だけゲート長方向に突出している。
【００６９】
次に、図２(f) に示すように、半導体基板１０上に、第１のサイドウォール１７及びゲート電極１５Ａを覆うように、例えば膜厚が３０ｎｍのシリコン酸化膜を堆積した後、該シリコン酸化膜に対してドライエッチングを行い、第１の導電膜１４の側面及び第１のサイドウォール１７の側面上に、幅Ｌｓｗ２が３０ｎｍのシリコン酸化膜からなる第２のサイドウォール１８を形成する。このように、第２のサイドウォール１８は、半導体基板１０上に、第１の導電膜１４の側面及び第１のサイドウォール１７の側面と接して形成される。
【００７０】
その後、第２のサイドウォール１８をマスクにして、例えば注入エネルギーが１５ＫｅＶ，注入ドーズ量が４×１０１５ｃｍ−２の条件で、活性領域１０ｘに例えばＡｓ等のｎ型不純物をイオン注入する。これにより、活性領域１０ｘにおける第２のサイドウォール１８の外側方下に、接合深さの比較的深いｎ型ソースドレイン領域１９を自己整合的に形成する。その後、熱処理により、ソースドレイン領域１９に含まれるｎ型不純物を活性化させる。
【００７１】
次に、図示は省略するが、通常のＭＩＳトランジスタを有する半導体装置の製造工程と同様な工程を順次行う。具体的には例えば、ソースドレイン領域１９の低抵抗化の為に、ソースドレイン領域１９の上部にシリサイド膜を形成する工程、半導体基板上に形成された層間絶縁膜中に該シリサイド膜と接続するコンタクトプラグを形成する工程、及び該層間絶縁膜上に該コンタクトプラグと接続する配線を形成する工程等を順次行う。
【００７２】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００７３】
本実施形態によると、図２(c) に示すように、第２の導電膜１５をマスクにして、第１の導電膜形成膜１４Ｘ及びゲート絶縁膜形成膜１３Ｘを順次介して、活性領域１０ｘにｎ型不純物がイオン注入されて、エクステンション領域１６が形成されるため、実効チャネル長Ｌｅｆｆを長く確保することができるので、短チャネル効果を抑制することができる。それと共に、第１の導電膜１４のゲート長方向の長さを、第２の導電膜１５のゲート長方向の長さよりも大きくすることにより、ソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｓ，Ｌｏｖｄを長く確保することができるので、ＭＩＳトランジスタの駆動能力の劣化を防止することができる。
【００７４】
さらに、図３(a) に示すように第１のサイドウォール１７ａの幅Ｌｓｗ１が予定幅よりも小さく形成される、又は図３(b) に示すようにゲート絶縁膜１３ｂ及び第１の導電膜１４ｂに掘れが形成される等の加工バラツキが発生することがあっても、ソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｓ，Ｌｏｖｄを長く確保することができるため、従来のようにＭＩＳトランジスタの駆動能力の顕著な劣化を招くことはない。
【００７５】
加えて、図３(b) 〜図３(d) に示すように半導体基板１０上の全面が第１の導電膜形成膜１４Ｘで覆われた状態で、第２の導電膜１５の形成、エクステンション領域１６の形成、及び第１のサイドウォール１７の形成を行うため、半導体基板１０の表面が露出されず、半導体基板１０に掘れが発生しない。このため、実効チャネル長Ｌｅｆｆ、及びソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｓ，Ｌｏｖｄを長く確保することができる。また、エクステンション領域１６の形成後も、エクステンション領域１６の表面が露出しないので、エクステンション領域１６の不純物濃度を高く保持することができ、エクステンション領域１６の低抵抗化を図ることができる。結果として、短チャネル効果の抑制と駆動能力確保との両立が実現できる。
【００７６】
また、本実施形態におけるエクステンション領域１６は、第２の導電膜１５をマスクにして、活性領域１０ｘに導電型不純物をイオン注入して形成される。これに対し、従来におけるエクステンション領域は、オフセットスペーサ及び第２の導電膜をマスクにして、活性領域に導電型不純物をイオン注入して形成される。そのため、本実施形態におけるゲート電極１５Ａのゲート長を、従来におけるゲート電極のゲート長に比べて、オフセットスペーサの幅分だけ大きくすることができる。即ち、本実施形態におけるゲート電極１５Ａのゲート長を、従来におけるゲート電極のゲート長に比べて、オフセットスペーサの幅分だけ大きくしても、本実施形態における実効チャネル長を、従来における実効チャネル長と同じにすることができる。そのため、半導体装置の微細化要求を緩和することができ、加工マージンの確保が容易になり、延いては、半導体装置の生産性を高めることができる。
【００７７】
以下に、本発明の効果を有効に説明する為に、図４を参照しながら説明する。図４は、本発明の第１の実施形態に係る半導体装置において、活性領域のうち接合領域を含む領域の不純物濃度プロファイルを示す図である。なお、図４に示す測定に用いた半導体装置については、その製造方法の詳細なプロセス条件の説明は省略するが、該半導体装置は、ゲート長が６０ｎｍのゲート電極を有するＭＩＳトランジスタを備えた半導体装置である。
【００７８】
図４に示す縦軸は、半導体基板の表面からの深さ（μｍ）を示し、図４に示す横軸は、ゲート電極の中央からの距離（μｍ）を示す。
【００７９】
図４中には、接合領域の近傍領域に配置されたゲート絶縁膜１３、第１の導電膜１４、第２の導電膜１５、第１のサイドウォール１７、及び第２のサイドウォール１８を図示している。図４中に示す太線は、エクステンション領域１６及びソースドレイン領域１９のｐｎ接合を示す。
【００８０】
図４から判るように、ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｄは、２０ｎｍ程度確保されていることが判る。
【００８１】
図５(a) は、本実施形態に係る半導体装置において、閾値電圧の差分ΔＶｔを示すグラフである。なお、本実施形態における閾値電圧の差分Δｖｔを、従来における閾値電圧の差分ΔＶｔと比較する為に、図５(a) 中には、従来の半導体装置における閾値電圧の差分ΔＶｔとオフセットスペーサの幅Ｌｏｓとの関係を示すグラフ（前述の図１１(b) 参照）も図示している。図５(a) に示す太線は、本実施形態に係る半導体装置について示し、図５(a) に示す細線は、従来の半導体装置について示す。ここで、閾値電圧の差分ΔＶｔとは、典型的なゲート長Ｌｇでの閾値電圧Ｖｔ（at Lg(typ)）から、最小値のゲート長Ｌｇでの閾値電圧Ｖｔ（at Lg(min)）を差し引いた差分ΔＶｔを示す（即ち、ΔＶｔ＝Ｖｔ（at Lg(typ)）−Ｖｔ（at Lg(min)）である）。
【００８２】
図５(a) 中の細線に示す従来における閾値電圧の差分ΔＶｔは、既述の通り、典型的なゲート長が４０ｎｍでの閾値電圧から、最小値のゲート長が３４ｎｍでの閾値電圧を差し引いた差分である（即ち、ΔＶｔ＝Ｖｔ(at Lg=40nm)−Ｖｔ(at Lg=34nm)である）。オフセットスペーサの幅Ｌｏｓが７，８，９，１０，１１，１２，１３，１４，１５ｎｍでの、閾値電圧の差分ΔＶｔを測定し、各オフセットスペーサの幅Ｌｏｓ毎に、各閾値電圧の差分ΔＶｔをプロットしたグラフである。
【００８３】
一方、図５(a) 中の太線に示す本実施形態における閾値電圧の差分ΔＶｔは、典型的なゲート長が６０ｎｍでの閾値電圧から、最小値のゲート長が５４ｎｍでの閾値電圧を差し引いた差分である（即ち、ΔＶｔ＝Ｖｔ(at Lg=60nm)−Ｖｔ(at Lg=54nm)である）。この差分ΔＶｔを、図５(a) 中に一定に図示している。なお、本実施形態における閾値電圧の差分ΔＶｔの測定に用いた半導体装置における実効チャネル長は、従来におけるオフセットスペーサの幅Ｌｏｓが９ｎｍの場合の半導体装置における実効チャネル長と同じである。
【００８４】
図５(a) から判るように、従来における閾値電圧の差分Δｖｔは、オフセットスペーサの幅Ｌｏｓに依存し、オフセットスペーサの幅Ｌｏｓが小さくなるに連れて、短チャネル効果（即ち、実効チャネル長が短くなるに連れて閾値電圧が低下する現象）を抑制することが困難になる（短チャネル効果が顕在化する）。これに対し、本実施形態における閾値電圧の差分ΔＶｔは一定であり、既述の通り、実効チャネル長Ｌｅｆｆを長く確保することができるため、短チャネル効果を抑制することができる。
【００８５】
図５(b) は、本実施形態に係る半導体装置において、駆動電流Ｉｏｎを示すグラフである。なお、本実施形態における駆動電流Ｉｏｎを、従来における駆動電流Ｉｏｎと比較する為に、図５(b) 中には、従来の半導体装置における駆動電流Ｉｏｎとオフセットスペーサの幅Ｌｏｓとの関係を示すグラフ（前述の図１１(c) 参照）も図示している。図５(b) に示す細線は、従来の半導体装置について示し、図５(b) に示す太線は、本実施形態に係る半導体装置について示す。
【００８６】
本実施形態における駆動電流Ｉｏｎは、ゲート長Ｌｇが６０ｎｍでの駆動電流（即ち、Ｉｏｆｆｓ＝２００ｐＡ／μｍにおけるＩｏｎ）を示す。
【００８７】
図５(b) から判るように、従来における駆動電流Ｉｏｎは、オフセットスペーサの幅Ｌｏｓに依存し、オフセットスペーサの幅Ｌｏｓが大きくなるに連れて、駆動能力が劣化する。これに対し、本実施形態における駆動電流Ｉｏｎは一定であり、既述の通り、ソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｓ，Ｌｏｖｄを長く確保することができるため、ＭＩＳトランジスタの駆動能力の劣化を防止することができる。
【００８８】
ここで、図５(a) 及び(b) の測定に用いた従来の半導体装置のエクステンション領域の注入条件は、注入エネルギーが２ＫｅＶ，注入ドーズ量が７×１０１４ｃｍ−２，注入イオン種がＡｓである。また、オフセットスペーサの幅と、サイドウォールの幅との総和は４０ｎｍである（即ち、本実施形態に係る半導体装置の第１のサイドウォールの幅（即ち、１０ｎｍ）と、第２のサイドウォールの幅（即ち、３０ｎｍ）との総和と同じである）。また、ソースドレイン領域の注入条件は、本実施形態に係る半導体装置のソースドレイン領域の注入条件と同じである。
【００８９】
なお、本実施形態では、ＭＩＳトランジスタの導電型がＮ型の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、ＭＩＳトランジスタの導電型がＰ型の場合においても、本実施形態と同様の効果を得ることができる。但し、この場合、第１の導電膜材料として、本実施形態におけるＴａＮの代わりに、例えばＴｉＮを用い、エクステンション領域、及びソースドレイン領域に含まれる導電型不純物として、本実施形態におけるＡｓ等のｎ型不純物の代わりに、例えばＢＦ２又はＢ等のｐ型不純物を用いる。ここで、第１の導電膜材料としては、上記のＴｉＮの他に、例えば、ＴａＮ，ＴａＣＮＯ，ＴａＣＮ，ＴａＣＯ，ＴａＡｌＮ，ＴｉＳｉＮ，ＴｉＡｌＮ，ＺｒＮ，ＭｏＯ，ＭｏＮ，Ｒｕ，ＲｕＯｘ，ＲｕＡｌＯ，ＲｕＡｌＮ，ＷＯ，ＷＡｌＮ，ＭｏＡｌＮ，ＭｏＨｆＯ，Ｐｔ，ＰｔＧｅ，又はＩｒ膜等が挙げられる。
【００９０】
また、本実施形態では、第２のサイドウォール１８の構造が単層構造の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばシリコン酸化膜とシリコン窒化膜との２種類の膜が積層された積層構造、又は３種類以上の膜が積層された積層構造でもよい。
【００９１】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図６(a) 〜(e) を参照しながら説明する。図６(a) 〜(e) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、本実施形態では、ＭＩＳトランジスタの導電型が、Ｐ型である場合を具体例に挙げて説明する。
【００９２】
まず、図６(a) に示すように、半導体基板２０の上部に素子分離領域２１を形成する。これにより、半導体基板２０に、素子分離領域２１に囲まれた活性領域２０ｘを形成する。その後、半導体基板２０にｎ型ウェル領域２２を形成する。
【００９３】
その後、半導体基板２０上に、例えば膜厚が２ｎｍのゲート絶縁膜形成膜２３Ｘ、例えば膜厚が５ｎｍの金属膜（具体的には例えば、窒化チタン（ＴｉＮ））からなる第１の導電膜形成膜２４Ｘ、及び例えば膜厚が１２０ｎｍのシリコン膜（具体的には例えば、ポリシリコン膜）からなる第２の導電膜形成膜２５Ｘを順次堆積する。その後、第２の導電膜形成膜２５Ｘに対し、ｐ型不純物を注入する。
【００９４】
ここで、ゲート絶縁膜形成膜２３Ｘとしては、例えばＳｉＯＮを用いることが好ましい。また、ゲート絶縁膜形成膜２３Ｘの構造としては、図６(a) に示す単層構造の他に、ゲート絶縁膜における実効的な膜厚を薄膜化することを目的に、上記のＳｉＯＮ等からなる膜と高誘電体膜とが積層された積層構造でもよい。
【００９５】
次に、図６(b) に示すように、リソグラフィ法により、第２の導電膜形成膜２５Ｘ上に、ゲートパターン形状を有するレジスト（図示せず）を形成した後、該レジストをマスクにして、ドライエッチング法により、第２の導電膜形成膜２５Ｘ、及び第１の導電膜形成膜２４Ｘを順次パターニングして、ゲートパターン形状を有する第１の導電膜２４、及び第２の導電膜２５を順次形成する。このとき、ゲート絶縁膜形成膜２３Ｘはパターニングせずに残存させる。
【００９６】
次に、図６(c) に示すように、第２の導電膜２５をマスクにして、例えば注入エネルギーが１．５ｋｅＶ，注入ドーズ量が４×１０１４ｃｍ−２の条件で、活性領域２０ｘに例えばＢＦ２等のｐ型不純物をイオン注入する。これにより、活性領域２０ｘにおける第２の導電膜２５の側方下に、接合深さの比較的浅いｐ型ソースドレインエクステンション領域（以下、「エクステンション領域」と称す）２６を自己整合的に形成する。このように、第２の導電膜２５をマスクにして、ゲート絶縁膜形成膜２３Ｘを介して、活性領域２０ｘにｐ型不純物がイオン注入されて、エクステンション領域２６が形成される。
【００９７】
次に、図６(d) に示すように、ゲート絶縁膜形成膜２３Ｘ上に、第２の導電膜２５を覆うように、例えば膜厚が１０ｎｍのＴｉＮ膜（即ち、第１の導電膜２４と同一材料の膜）を堆積した後、該ＴｉＮ膜に対してドライエッチングを行い、第１の導電膜２４及び第２の導電膜２５の側面上に、幅Ｌｓｃが１０ｎｍのＴｉＮ膜からなる側壁導電膜２７を形成する。このように、側壁導電膜２７は、ゲート絶縁膜形成膜２３Ｘ上に、第１の導電膜２４の側面、及び第２の導電膜２５の側面と接して形成される。
【００９８】
このようにして、ゲート絶縁膜形成膜２３Ｘ上に、第１の導電膜２４と、該第１の導電膜２４上に形成された第２の導電膜２５と、該第１の導電膜２４の側面及び該第２の導電膜２５の側面と接して形成された側壁導電膜２７とからなるゲート電極２７Ａを形成する。
【００９９】
ここで、第１の導電膜２４及び側壁導電膜２７の金属膜材料としては、ＴｉＮの他に、例えば、ＴａＮ，ＴａＣＮＯ，ＴａＣＮ，ＴａＣＯ，ＴａＡｌＮ，ＴｉＳｉＮ，ＴｉＡｌＮ，ＺｒＮ，ＭｏＯ，ＭｏＮ，Ｒｕ，ＲｕＯｘ，ＲｕＡｌＯ，ＲｕＡｌＮ，ＷＯ，ＷＡｌＮ，ＭｏＡｌＮ，ＭｏＨｆＯ，Ｐｔ，ＰｔＧｅ，又はＩｒ膜等が挙げられる。
【０１００】
次に、図６(e) に示すように、側壁導電膜２７及び第２の導電膜２５をマスクにして、側壁導電膜（ＴｉＮ膜）２７及び第２の導電膜（ポリシリコン膜）２５と選択性のあるエッチング法により、ゲート絶縁膜形成膜２３Ｘを除去して、ゲート絶縁膜２３を形成すると共に、活性領域２０ｘにおけるソースドレイン形成領域の表面を露出させる。
【０１０１】
その後、半導体基板１０上に、ゲート電極２７Ａを覆うように、例えば膜厚が３０ｎｍのシリコン酸化膜を堆積した後、該シリコン酸化膜に対してドライエッチングを行い、側壁導電膜２７の側面上に、幅Ｌｓｗが３０ｎｍのシリコン酸化膜からなるサイドウォール２８を形成する。
【０１０２】
その後、サイドウォール２８をマスクにして、例えば注入エネルギーが３ｋｅＶ，注入ドーズ量が３×１０１５ｃｍ−２の条件で、活性領域２０ｘに例えばＢ等のｐ型不純物をイオン注入する。これにより、活性領域２０ｘにおけるサイドウォール２８の外側方下に、接合深さの比較的深いｐ型ソースドレイン領域２９を自己整合的に形成する。その後、熱処理により、ソースドレイン領域２９に含まれるｐ型不純物を活性化させる。
【０１０３】
次に、図示は省略するが、通常のＭＩＳトランジスタを有する半導体装置の製造工程と同様な工程を順次行う。具体的には例えば、ソースドレイン領域２９の低抵抗化の為に、ソースドレイン領域２９の上部にシリサイド膜を形成する工程、半導体基板上に形成された層間絶縁膜中に該シリサイド膜と接続するコンタクトプラグを形成する工程、及び該層間絶縁膜上に該コンタクトプラグと接続する配線を形成する工程等を順次行う。
【０１０４】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１０５】
以下に、本発明の第２の実施形態に係る半導体装置の構造上の特徴点について、図６(e) を参照しながら説明する。
【０１０６】
図６(e) に示すように、第１の導電膜２４のゲート長方向の長さと側壁導電膜２７の幅Ｌｓｃとの総和は、第２の導電膜２５のゲート長方向の長さよりも大きい。
【０１０７】
図６(e) から判るように、ゲート電極２７Ａのゲート長（＝第２の導電膜２５のゲート長方向の長さ）Ｌｇは、実効チャネル長Ｌｅｆｆと、ゲート電極２７Ａとエクステンション領域２６とのオーバーラップ領域のゲート長方向の長さとの総和よりも小さい。
【０１０８】
従って、ゲート電極２７Ａのゲート長Ｌｇと、ゲート電極２７Ａとエクステンション領域２６とのオーバーラップ領域のゲート長方向の長さ（＝Ｌｏｖｄ＋Ｌｏｖｓ）と、実効チャネル長Ｌｅｆｆとの関係は、下記に示す[数式２]で表される。
Ｌｏｖｓ＋Ｌｏｖｄ＋Ｌｅｆｆ＞Ｌｇ・・・[数式２]
このように、ゲート電極２７Ａとエクステンション領域２６とのオーバーラップ領域のゲート長方向の長さＬｏｖｓ＋Ｌｏｖｄと、実効チャネル長Ｌｅｆｆとの総和はゲート長Ｌｇよりも大きく、従来のようにゲート長Ｌｇと同じ（即ち、Ｌｏｖｓ＋Ｌｏｖｄ＋Ｌｅｆｆ＝Ｌｇ）ではないため、実効チャネル長Ｌｅｆｆの増長（即ち、短チャネル効果の抑制）に伴い、該オーバーラップ領域のゲート長方向の長さＬｏｖｓ＋Ｌｏｖｄが短くなることはない。
【０１０９】
本実施形態によると、図６(c) に示すように、第２の導電膜２５をマスクにして、ゲート絶縁膜形成膜２３Ｘを介して、活性領域２０ｘにｐ型不純物がイオン注入されて、エクステンション領域２６が形成されるため、実効チャネル長Ｌｅｆｆを長く確保することができるので、短チャネル効果を抑制することができる。それと共に、第１の導電膜２４のゲート長方向の長さと側壁導電膜２７の幅Ｌｓｃとの総和を、第２の導電膜２５のゲート長方向の長さよりも大きくすることにより、ソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｄ，Ｌｏｖｓを長く確保することができるので、ＭＩＳトランジスタの駆動能力の劣化を防止することができる。
【０１１０】
なお、本実施形態では、ＭＩＳトランジスタの導電型がＰ型の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、ＭＩＳトランジスタの導電型がＮ型の場合においても、本実施形態と同様の効果を得ることができる。なお、この場合、第１の導電膜材料、及び側壁導電膜材料として、本実施形態におけるＴｉＮの代わりに、例えば、ＴａＮ，ＴａＣＮ，ＴａＳｉＮ，ＴａＣ，ＴａＬａＮ，ＴａＣＯ，ＴａＣＮ，Ｔａ２Ｃ，ＺｒＮ，ＨｆＣ，ＨｆＳｉ，Ｗ，ＷＮ，ＷＯ，ＴｉＮ，Ｍｏ，又はＭｏＡｌ等を用いる。
【０１１１】
また、本実施形態では、サイドウォール２８の構造が単層構造の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばシリコン酸化膜とシリコン窒化膜との２種類の膜が積層された積層構造、又は３種類以上の膜が積層された積層構造でもよい。
【０１１２】
なお、第１〜第２の実施形態では、ゲート絶縁膜１３，２３とシリコン膜からなる第２の導電膜１５，２５との間に、金属膜からなる第１の導電膜１４，２４が挿入されたゲート電極１５Ａ，２７Ａを具体例に挙げて説明したが、本発明はこれに限定されるものではなく、ゲート絶縁膜と第２の導電膜との間に第１の導電膜を挿入せずに、ゲート絶縁膜上にシリコン膜からなる第２の導電膜が直接形成されたゲート電極でもよい。
【産業上の利用可能性】
【０１１３】
以上説明したように、本発明は、短チャネル効果を抑制すると共に、ＭＩＳトランジスタの駆動能力の劣化を防止することができるので、例えばＭＩＰＳ構造のゲート電極を有するＭＩＳトランジスタを備えた半導体装置に有用である。
【図面の簡単な説明】
【０１１４】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示すゲート長方向の断面図である。
【図２】(a) 〜(f) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図３】(a) 〜(b) は、本発明の第１の実施形態に係る半導体装置において、加工バラツキが発生した場合の構造を示すゲート長方向の断面図である。
【図４】本発明の第１の実施形態に係る半導体装置において、活性領域のうち接合領域を含む領域の不純物濃度プロファイルを示す図である。
【図５】(a) は、本発明の第１の実施形態に係る半導体装置における閾値電圧の差分を示すグラフである。(b) は、本発明の第１の実施形態に係る半導体装置における駆動電流を示すグラフである。
【図６】(a) 〜(e) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図７】(a) 〜(e) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図８】従来の半導体装置の構造を示すゲート長方向の断面図である。
【図９】従来の半導体装置において、加工バラツキが発生した場合の構造を示すゲート長方向の断面図である。
【図１０】従来の半導体装置において、活性領域のうち接合領域を含む領域の不純物濃度プロファイルを示す図である。
【図１１】(a) は、従来の半導体装置におけるゲート長と閾値電圧との関係を示すグラフであり、(b) は、従来の半導体装置における閾値電圧の差分とオフセットスペーサの幅との関係を示すグラフであり、(c) は、従来の半導体装置における駆動電流とオフセットスペーサの幅との関係を示すグラフである。
【符号の説明】
【０１１５】
１０，２０    半導体基板
１１，２１    素子分離領域
１２    ｐ型ウェル領域
２２    ｎ型ウェル領域
１３Ｘ，２３Ｘ    ゲート絶縁膜形成膜
１３，２３    ゲート絶縁膜
１４Ｘ，２４Ｘ    第１の導電膜形成膜
１４，２４    第１の導電膜
１５Ｘ，２５Ｘ    第２の導電膜形成膜
１５，２５    第２の導電膜
１５Ａ    ゲート電極
１６    ｎ型ソースドレインエクステンション領域（ｎ型エクステンション領域）
２６    ｐ型ソースドレインエクステンション領域（ｐ型エクステンション領域）
１７    第１のサイドウォール
２７    側壁導電膜
２７Ａ    ゲート電極
１８    第２のサイドウォール
２８    サイドウォール
１９    ｎ型ソースドレイン領域
２９    ｐ型ソースドレイン領域
Ｌｇ    ゲート長
Ｌｏｖｓ    ソース側オーバーラップ領域のゲート長方向の長さ
Ｌｏｖｄ    ドレイン側オーバーラップ領域のゲート長方向の長さ
Ｌｅｆｆ    実効チャネル長
Ｌｐｒｍ    幅
Ｌｓｗ１    第１のサイドウォールの幅
Ｌｓｗ２    第２のサイドウォールの幅
Ｌｓｃ    側壁導電膜の幅
Ｌｓｗ    サイドウォールの幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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