(57)【要約】【課題】プロセス処理のばらつきを低減し、半導体基板の加工精度を向上することでばらつきの少ない半導体装置を製造できる半導体装置の製造方法およびエッチング幅の補正方法を提供する。【解決手段】開口部が形成されたシリコン窒化膜と、このシリコン窒化膜の側面を覆う側壁保護膜とをマスクとして、シリコン酸化膜およびシリコン基板の一部をエッチングすることにより、シリコン基板に素子分離用トレンチを形成する（Ｓ１０８）。側壁保護膜は、シリコン窒化膜に関して開口部に隣接する隣接部の幅の計測値に基づいて膜厚調整して形成された酸化膜の一部からなる。【選択図】図１
2010010278.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を準備する工程と、
上記半導体基板の表面上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の表面上に第２の絶縁膜を形成する工程と、
上記第２の絶縁膜の表面上に、素子分離用トレンチを形成のための窓部を有するフォトレジストを形成する工程と、
上記フォトレジストをマスクとして、上記第２の絶縁膜の一部を除去することにより、上記第２の絶縁膜に、上記第１の絶縁膜の表面の一部を露出させる開口部を形成する工程と、
上記フォトレジストを除去した後、上記開口部が形成された第２の絶縁膜に関して上記開口部に隣接する隣接部の幅を、上記半導体基板の表面側から見て計測する工程と、
上記開口部から露出した上記第１の絶縁膜の一部と、上記開口部が形成された第２の絶縁膜の側面および表面とを覆う第３の膜を、上記隣接部の幅の計測値に基づいて膜厚調整して形成する工程と、
上記開口部が形成された第２の絶縁膜の側面を覆う上記第３の膜の一部が残るようにエッチングを行うことにより、上記第３の膜の一部からなる側壁保護膜を形成する工程と、
上記開口部が形成された第２の絶縁膜と、上記側壁保護膜とをマスクとして、上記第１の絶縁膜および上記半導体基板の一部をエッチングすることにより、上記半導体基板に上記素子分離用トレンチを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板を準備する工程と、
上記半導体基板の表面上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の表面上に第２の絶縁膜を形成する工程と、
上記第２の絶縁膜の表面上に、素子分離用トレンチを形成のための窓部を有するフォトレジストを形成する工程と、
上記フォトレジストをマスクとして、上記第２の絶縁膜および上記第１の絶縁膜の一部を除去することにより、上記第２の絶縁膜および上記第１の絶縁膜に、上記半導体基板の表面の一部を露出させる開口部を形成する工程と、
上記フォトレジストを除去した後、上記開口部が形成された第２の絶縁膜に関して上記開口部に隣接する隣接部の幅を、上記半導体基板の表面側から見て計測する工程と、
上記開口部から露出した上記半導体基板の一部と、上記開口部が形成された第１の絶縁膜の側面と、上記開口部が形成された第２の絶縁膜の側面および表面とを覆う第３の膜を、上記隣接部の幅の計測値に基づいて膜厚調整して形成する工程と、
上記開口部が形成された第１の絶縁膜の側面と、上記開口部が形成された第２の絶縁膜の側面とを覆う上記第３の膜の一部が残るようにエッチングを行うことにより、上記第３の膜の一部からなる側壁保護膜を形成する工程と、
上記開口部が形成された第２の絶縁膜と、上記側壁保護膜とをマスクとして、上記半導体基板の一部をエッチングすることにより、上記半導体基板に上記素子分離用トレンチを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
上記フォトレジストを除去した後、上記開口部が形成された第１の絶縁膜に関して上記開口部に隣接する隣接部の幅を、上記半導体基板の表面側から見て計測する工程を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１から３までのいずれか一項に記載の半導体装置の製造方法において、
上記第３の膜は、シリコン酸化膜、シリコン窒化膜、ＳｉＯＮ膜およびポリシリコン膜のうちのいずれか１つであることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１から４までのいずれか一項に記載の半導体装置の製造方法において、
上記第３の膜の膜厚は５〜５０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１から５までのいずれか一項に記載の半導体装置の製造方法において、
上記第３の膜の形成は化学蒸気堆積法で行うことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１から６までのいずれか一項に記載の半導体装置の製造方法において、
上記第２の絶縁膜はシリコン窒化膜であることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上に形成され、パターニングされた絶縁膜のパターン幅を計測し、
上記パターン幅の計測値と設計基準値との差分を算出し、
上記差分から算出した膜厚を有する補正用絶縁膜を、上記絶縁膜の側面に形成し、
上記絶縁膜および上記補正用絶縁膜をマスクにして、上記半導体基板の一部をエッチングすることを特徴とするエッチング幅の補正方法。
【請求項９】
請求項８に記載のエッチング幅の補正方法において、
上記補正用絶縁膜の膜厚は上記差分の０．８〜１．５倍に設定されることを特徴とするエッチング幅の補正方法。
【請求項１０】
請求項８または９に記載のエッチング幅の補正方法において、
上記絶縁膜のパターン幅と、上記補正用絶縁膜の膜厚を２倍したものとを合わせた値は、半導体素子が有する活性領域の幅に等しいことを特徴とするエッチング幅の補正方法。
【請求項１１】
請求項８から１０までのいずれか一項に記載のエッチング幅の補正方法において、
上記補正用絶縁膜はサイドウォール状に形成されることを特徴とするエッチング幅の補正方法。
【請求項１２】
請求項１から７までのいずれか一項に記載の半導体装置の製造方法を用いて製造された半導体装置であって、
上記素子分離用トレンチと、この素子分離用トレンチで画定された活性領域とを有する半導体基板と、
上記素子分離用トレンチ内に埋め込まれた埋め込み絶縁膜と、
上記活性領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記埋め込み絶縁膜が上記素子分離用トレンチの側壁の全部を覆っていることを特徴とする半導体装置。
【請求項１３】
請求項１から７までのいずれか一項に記載の半導体装置の製造方法を用いて製造されたＭＯＳ型トランジスタであって、
上記素子分離用トレンチと、この素子分離用トレンチで画定された活性領域とを有する半導体基板と、
上記素子分離用トレンチ内に埋め込まれた埋め込み絶縁膜と、
上記活性領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記埋め込み絶縁膜が上記素子分離用トレンチの側壁の全部を覆っていることを特徴とするＭＯＳ型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離用トレンチを有する半導体装置の製造方法に関する。また、本発明は、エッチング幅の補正方法、半導体装置およびＭＯＳ型トランジスタに関する。
【背景技術】
【０００２】
素子分離の方法として従来使用されていたＬＯＣＯＳ（LOCal Oxidation of Silicon）型の素子分離は微細化するにつれてバーズビークやシニングにより素子分離特性が劣化するといった問題が顕著になり、半導体素子の高集積化の妨げとなった。これを解決するために開発されたトレンチ型素子分離方法は、基板に形成されたトレンチに、酸化シリコン膜といった絶縁膜を充填する方法を使用し、これにより、バーズビーク、シニングの問題はなくなった。
【０００３】
しかし、素子の微細化に伴いトランジスタを形成する活性領域、つまりトランジスタのゲート幅の加工ばらつきの影響が、ＬＳＩ（大規模集積回路）、特に狭いチャネルトランジスタで用いるフラッシュメモリーやＳＲＡＭ（Static Random Access Memory）といったメモリーの動作マージンの減少を招いている。
【０００４】
上記活性領域の加工精度を向上させる技術として、図５に示す処理フローが導入されている。この処理フローはステップＳ３０１〜Ｓ３０７，Ｓ３１１〜Ｓ３１３を有している。
【０００５】
以下、図６Ａ〜図６Ｉを用いて、上記ステップＳ３０１〜Ｓ３０７，Ｓ３１１〜Ｓ３１３について説明する。
【０００６】
まず、ステップＳ３０１で、図６Ａに示すシリコン基板３０１を準備する。
【０００７】
次に、ステップＳ３０２で、シリコン基板３０１の表面上に、厚さ２〜２０ｎｍ、例えば厚さ１０ｎｍのシリコン酸化膜３０２を熱酸化により形成する。そして、上記シリコン酸化膜３０２の表面上に、厚さ５０ｎｍ〜２００ｎｍ、例えば厚さ１００ｎｍのシリコン窒化膜３０３をＬＰＣＶＤ（低圧化学蒸気堆積）法により形成する。
【０００８】
次に、ステップＳ３０３で、上記シリコン窒化膜３０３の表面上に、レジスト膜を塗布した後、露光現像することにより、図６Ｂに示すレジストパターン３０４を形成する。このレジストパターン３０４は、素子形成領域（活性領域）上に形成され、開口部が素子分離領域を画定する。
【０００９】
次に、ステップＳ３０４で、レジストパターン３０４をエッチングマスクとし、シリコン窒化膜３０３およびシリコン酸化膜３０２をエッチングして、図６Ｃに示すシリコン窒化膜３０３ａおよびシリコン酸化膜３０２ａを得る。その後、上記レジストパターン３０４を除去して、図６Ｄに示す状態にする。
【００１０】
次に、ステップＳ３０５で、画定された素子分離領域の幅Ｗを基板上方より計測を行なう。
【００１１】
上記計測にはＳＥＭ（走査型電子顕微鏡）を用い、ステップＳ３１１で、設計基準値と比較できるように、幅Ｗの計測値を記録する。この計測値から、ステップＳ３１２で、加工条件変更値を算出する。そして、上記加工条件変更値は、ステップＳ３１３で、加工のマスクを形成するフォト工程（Ｓ３０３）、あるいは、加工を行なうエッチング工程（Ｓ３０４）を行うための条件設定に反映される。
【００１２】
一方、計測を終えた製品は、ステップＳ３０６で、シリコン基板３０１がエッチングされることにより、図６Ｅに示すように、素子分離用トレンチ３４１が形成されたシリコン基板３０１ａを得る。この素子分離用トレンチ３４１は、１６０〜５００ｎｍ、例えば３００ｎｍの深さとなる。
【００１３】
次に、図６Ｆに示すように、素子分離用トレンチ３４１の底面上および側面上にトレンチ表面酸化膜３０６を形成した後、図６Ｇに示す素子分離用埋め込み絶縁膜３０８を形成する。この素子分離用埋め込み絶縁膜３０８の一部は素子分離用トレンチ３４１内に埋め込まれる。
【００１４】
次に、図６Ｈに示すように、研磨等による表面平坦化工程を実施して、素子分離用埋め込み絶縁膜３０８ａを得る。
【００１５】
次に、図６Ｈに示すように、加熱した燐酸に浸漬してシリコン窒化膜３０３ａを除去し、シリコン酸化膜３０２ａを湿式エッチングで除去する。これにより、素子分離用埋め込み絶縁膜３０８ｂが得られる。
【００１６】
次に、ステップＳ３０７で、素子を形成する。より詳しくは、図６Ｉに示すように、図６Ｈで形成した２ヶ所の活性領域のそれぞれにＭＯＳ（Metal Oxide Semiconductor）トランジスタを形成する。この一方のＭＯＳトランジスタのゲート長方向は、他方のＭＯＳトランジスタのゲート長方向に丁度直角となる。なお、図６Ｉにおいて、３１０はゲート絶縁膜、３１１はゲート電極、３１２はゲートスペーサ、３１３はソース・ドレイン部、３１４は層間膜、３１５はコンタクトプラグ、３１６は配線である。
【００１７】
ところで、図６Ｉ中の右側に形成されたＭＯＳトランジスタにおいて、シリコン窒化膜３０３ａを除去し、シリコン酸化膜３０２ａを湿式エッチングで除去したため、Ａで図示した部分、つまり、素子分離用トレンチ３４１の側部の上部は、トレンチ表面酸化膜３０６ａや素子分離用埋め込み絶縁膜３０８ａで覆われなくなっている。すなわち、上記ＭＯＳトランジスタの活性領域の表面部付近のトレンチ表面酸化膜３０６および素子分離用埋め込み絶縁膜３０８は湿式エッチングで除去されている。
【００１８】
その結果、上記ＭＯＳトランジにおいて、αで図示した部分でのゲート電極１１１とシリコン基板３０１ａとの間のショート、リークが発生するという問題があった。
【００１９】
このような問題を解消するため、上記処理フローでは、ステップＳ３０５で、画定された素子分離領域の幅Ｗを基板上方より計測を行なって、幅Ｗの測定値を用いて、次のフォト工程（Ｓ３０３）あるいはエッチング工程（Ｓ３０４）を修正する。つまり、上記幅Ｗの測定値が規定値からずれた原因となる工程を補正する。
【００２０】
しかしながら、上記処理フローにおいては、幅Ｗのずれは、次のフォト工程（Ｓ３０３）あるいはエッチング工程（Ｓ３０４）が行われる製品に対しては反映されるが、ずれた幅Ｗを有する製品に対しては反映されないため、この製品は特性のばらつきを有することになる。あるいは、上記製品は規格外となるため、以降の工程処理を実施せず廃棄処理とせざるを得なかった。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
そこで、本発明の課題は、プロセス処理のばらつきを低減し、半導体基板の加工精度を向上することでばらつきの少ない半導体装置を製造できる半導体装置の製造方法およびエッチング幅の補正方法を提供することにある。
【００２２】
また、上記半導体装置の製造方法で製造される半導体装置およびＭＯＳ型トランジスタを提供することにある。
【課題を解決するための手段】
【００２３】
上記課題を解決するため、本発明の半導体装置の製造方法は、
半導体基板を準備する工程と、
上記半導体基板の表面上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の表面上に第２の絶縁膜を形成する工程と、
上記第２の絶縁膜の表面上に、素子分離用トレンチを形成のための窓部を有するフォトレジストを形成する工程と、
上記フォトレジストをマスクとして、上記第２の絶縁膜の一部を除去することにより、上記第２の絶縁膜に、上記第１の絶縁膜の表面の一部を露出させる開口部を形成する工程と、
上記フォトレジストを除去した後、上記開口部が形成された第２の絶縁膜に関して上記開口部に隣接する隣接部の幅を、上記半導体基板の表面側から見て計測する工程と、
上記開口部から露出した上記第１の絶縁膜の一部と、上記開口部が形成された第２の絶縁膜の側面および表面とを覆う第３の膜を、上記隣接部の幅の計測値に基づいて膜厚調整して形成する工程と、
上記開口部が形成された第２の絶縁膜の側面を覆う上記第３の膜の一部が残るようにエッチングを行うことにより、上記第３の膜の一部からなる側壁保護膜を形成する工程と、
上記開口部が形成された第２の絶縁膜と、上記側壁保護膜とをマスクとして、上記第１の絶縁膜および上記半導体基板の一部をエッチングすることにより、上記半導体基板に上記素子分離用トレンチを形成する工程と
を備えたことを特徴としている。
【００２４】
上記構成の半導体装置の製造方法によれば、上記開口部が形成された第２の絶縁膜と、この第２の絶縁膜の側面を覆う側壁保護膜とをマスクとして、第１の絶縁膜および半導体基板の一部をエッチングすることにより、半導体基板に素子分離用トレンチを形成する。この側壁保護膜は、開口部に隣接する隣接部の幅の計測値に応じて膜厚調整されて形成された第３の膜の一部からなるので、プロセス処理のばらつきを低減できる。ここで、上記プロセス処理とは、素子分離用トレンチを形成するためのマスクとなる膜を形成する処理である。
【００２５】
したがって、上記半導体基板の加工精度を向上することができ、半導体基板に所望形状の素子分離用トレンチを正確に形成することができる。
【００２６】
その結果、上記半導体装置を複数製造しても、各半導体装置の素子分離用トレンチの形状を実質的に同じにして、複数の半導体装置において性能のばらつきを少なくすることができる。
【００２７】
本発明の半導体装置の製造方法は、
半導体基板を準備する工程と、
上記半導体基板の表面上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜の表面上に第２の絶縁膜を形成する工程と、
上記第２の絶縁膜の表面上に、素子分離用トレンチを形成のための窓部を有するフォトレジストを形成する工程と、
上記フォトレジストをマスクとして、上記第２の絶縁膜および上記第１の絶縁膜の一部を除去することにより、上記第２の絶縁膜および上記第１の絶縁膜に、上記半導体基板の表面の一部を露出させる開口部を形成する工程と、
上記フォトレジストを除去した後、上記開口部が形成された第２の絶縁膜に関して上記開口部に隣接する隣接部の幅を、上記半導体基板の表面側から見て計測する工程と、
上記開口部から露出した上記半導体基板の一部と、上記開口部が形成された第１の絶縁膜の側面と、上記開口部が形成された第２の絶縁膜の側面および表面とを覆う第３の膜を、上記隣接部の幅の計測値に基づいて膜厚調整して形成する工程と、
上記開口部が形成された第１の絶縁膜の側面と、上記開口部が形成された第２の絶縁膜の側面とを覆う上記第３の膜の一部が残るようにエッチングを行うことにより、上記第３の膜の一部からなる側壁保護膜を形成する工程と、
上記開口部が形成された第２の絶縁膜と、上記側壁保護膜とをマスクとして、上記半導体基板の一部をエッチングすることにより、上記半導体基板に上記素子分離用トレンチを形成する工程と
を備えたことを特徴としている。
【００２８】
上記構成の半導体装置の製造方法によれば、上記開口部が形成された第２の絶縁膜と、第１，第２の絶縁膜の側面を覆う側壁保護膜とをマスクとして、半導体基板の一部をエッチングすることにより、半導体基板に素子分離用トレンチを形成する。この側壁保護膜は、開口部に隣接する隣接部の幅の計測値に応じて膜厚調整されて形成された第３の膜の一部からなるので、プロセス処理のばらつきを低減できる。ここで、上記プロセス処理とは、素子分離用トレンチを形成するためのマスクとなる膜を形成する処理である。
【００２９】
したがって、上記半導体基板の加工精度を向上することができ、半導体基板に所望形状の素子分離用トレンチを正確に形成することができる。
【００３０】
その結果、上記半導体装置を複数製造しても、各半導体装置の素子分離用トレンチの形状を実質的に同じにして、複数の半導体装置において性能のばらつきを少なくすることができる。
【００３１】
一実施形態の半導体装置の製造方法では、
上記フォトレジストを除去した後、上記開口部が形成された第１の絶縁膜に関して上記開口部に隣接する隣接部の幅を、上記半導体基板の表面側から見て計測する工程を備える。
【００３２】
上記実施形態の半導体装置の製造方法によれば、上記フォトレジストを除去した後、開口部が形成された第１の絶縁膜に関して開口部に隣接する隣接部の幅を、半導体基板の表面側から見て計測するので、ＳＥＭ（走査型電子顕微鏡）を用いて容易に製造工程途中に計測できる。
【００３３】
一実施形態の半導体装置の製造方法では、
上記第３の膜は、シリコン酸化膜、シリコン窒化膜、ＳｉＯＮ膜およびポリシリコン膜のうちのいずれか１つである。
【００３４】
上記実施形態の半導体装置の製造方法によれば、上記シリコン酸化膜、シリコン窒化膜、ＳｉＯＮ膜およびポリシリコン膜のうちのいずれか１つを第３の膜とするので、ＬＳＩ製造工程上、容易に用いることが出来る材料であり、シリコン基板に対して選択的な除去ができる。
【００３５】
一実施形態の半導体装置の製造方法では、
上記第３の膜の膜厚は５〜５０ｎｍである。
【００３６】
上記実施形態の半導体装置の製造方法によれば、上記第３の膜の膜厚を５〜５０ｎｍとするので、充分にプロセスバラツキによる活性領域のバラツキを補正できる。
【００３７】
一実施形態の半導体装置の製造方法では、
上記第３の膜の形成は化学蒸気堆積法で行う。
【００３８】
上記実施形態の半導体装置の製造方法によれば、上記第３の膜の形成を化学蒸気堆積法で行うので、シリコン基板表面、第２の絶縁膜の表面、及び側面に均一な厚さの膜を形成できる。
【００３９】
一実施形態の半導体装置の製造方法では、
上記第２の絶縁膜はシリコン窒化膜である
上記実施形態の半導体装置の製造方法によれば、上記第２の絶縁膜をシリコン窒化膜とするので、ＬＳＩ製造工程上、容易に用いることが出来る材料であり、シリコン酸化膜に対して選択的に除去できる。
【００４０】
本発明のエッチング幅の補正方法は、
半導体基板上に形成され、パターニングされた絶縁膜のパターン幅を計測し、
上記パターン幅の計測値と設計基準値との差分を算出し、
上記差分から算出した膜厚を有する補正用絶縁膜を、上記絶縁膜の側面に形成し、
上記絶縁膜および上記補正用絶縁膜をマスクにして、上記半導体基板の一部をエッチングすることを特徴としている。
【００４１】
上記構成のエッチング幅の補正方法によれば、上記絶縁膜および補正用絶縁膜をマスクにして、半導体基板の一部をエッチングする。この補正用絶縁膜は、絶縁膜のパターン幅の計測値と設計基準値との差分から算出した膜厚を有するので、プロセス処理のばらつきを低減できる。ここで、上記プロセス処理とは、半導体基板の一部をエッチングする処理である。
【００４２】
したがって、上記半導体基板の加工精度を向上することができ、半導体基板に所望形状の例えば素子分離用トレンチを正確に形成することができる。
【００４３】
したがって、上記エッチング幅の補正方法を用いて、複数の半導体装置を製造した場合、各半導体装置の素子分離用トレンチの形状を実質的に同じになり、複数の半導体装置において性能のばらつきを少なくすることができる。
【００４４】
一実施形態のエッチング幅の補正方法では、
上記補正用絶縁膜の膜厚は上記差分の０．８〜１．５倍に設定される。
【００４５】
上記施形態のエッチング幅の補正方法によれば、上記補正用絶縁膜の膜厚を差分の０．８〜１．５倍に設定するので、精度良くプロセスバラツキによる活性領域のバラツキを補正できる。
【００４６】
一実施形態のエッチング幅の補正方法では、
上記絶縁膜のパターン幅と、上記補正用絶縁膜の膜厚を２倍したものとを合わせた値は、半導体素子が有する活性領域の幅に等しい。
【００４７】
上記実施形態のエッチング幅の補正方法によれば、上記絶縁膜のパターン幅と、補正用絶縁膜の膜厚を２倍したものとを合わせた値が、半導体素子が有する活性領域の幅に等しいので、精度良くプロセスバラツキによる活性領域のバラツキを補正できる。
【００４８】
一実施形態のエッチング幅の補正方法では、
上記補正用絶縁膜はサイドウォール状に形成される。
【００４９】
上記実施形態のエッチング幅の補正方法によれば、上記補正用絶縁膜の形状がサイドウォール状であるので、以降の工程を従来から大きく変更すること無く製造できる。
【００５０】
本発明の半導体装置は、
本発明の半導体装置の製造方法を用いて製造された半導体装置であって、
上記素子分離用トレンチと、この素子分離用トレンチで画定された活性領域とを有する半導体基板と、
上記素子分離用トレンチ内に埋め込まれた埋め込み絶縁膜と、
上記活性領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記埋め込み絶縁膜が上記素子分離用トレンチの側壁の全部を覆っていることを特徴としている。
【００５１】
上記構成の半導体装置によれば、上記埋め込み絶縁膜が素子分離用トレンチの側壁の全部を覆っているので、ゲート絶縁膜およびゲート電極が素子分離用トレンチの側壁に接しないようにすることができる。
【００５２】
したがって、上記ゲート電極とシリコン基板との間のショート、リークが発生するのを防ぐことができる。
【００５３】
本発明のＭＯＳ型トランジスタは、
本発明の半導体装置の製造方法を用いて製造されたＭＯＳ型トランジスタであって、
上記素子分離用トレンチと、この素子分離用トレンチで画定された活性領域とを有する半導体基板と、
上記素子分離用トレンチ内に埋め込まれた埋め込み絶縁膜と、
上記活性領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記埋め込み絶縁膜が上記素子分離用トレンチの側壁の全部を覆っていることを特徴としている。
【００５４】
上記構成のＭＯＳ型トランジスタによれば、上記埋め込み絶縁膜が素子分離用トレンチの側壁の全部を覆っているので、ゲート絶縁膜およびゲート電極が素子分離用トレンチの側壁に接しないようにすることができる。
【００５５】
したがって、上記ゲート電極とシリコン基板との間のショート、リークが発生するのを防ぐことができる。
【発明の効果】
【００５６】
本発明によれば、素子分離用トレンチを用いたＬＳＩの活性領域の幅、つまり、トランジスタのゲート幅のばらつきをロット間やウェハー間で少なくすることができるので、ＭＯＳトランジスタのゲート電極とシリコン基板との間のショート、リークの発生を防止すると共に、閾値電圧の変動の無い、安定した特性のトランジスタを提供でき、ＬＳＩの回路動作の安定化に貢献する。
【発明を実施するための最良の形態】
【００５７】
以下、本発明の実施形態について、処理フロー図並びに各工程の模式断面図を用いて説明する。
【００５８】
（第１実施形態）
図１は、本発明の第１実施形態のＣＭＯＳ型トランジスタの製造方法の処理フローを示す図である。この処理フローはステップＳ１０１〜Ｓ１０９，Ｓ１１１〜Ｓ１１３を有している。
【００５９】
以下、図２Ａ〜図２Ｋを用いて、上記ステップＳ１０１〜Ｓ１０９，Ｓ１１１〜Ｓ１１３について説明する。
【００６０】
まず、ステップＳ１０１で、図２Ａに示すシリコン基板１０１を準備する。
【００６１】
次に、ステップＳ１０２で、シリコン基板１０１の表面上に、厚さ２〜２０ｎｍ、例えば厚さ１０ｎｍのシリコン酸化膜１０２を熱酸化により形成する。そして、上記シリコン酸化膜１０２の上に、厚さ５０ｎｍ〜２００ｎｍ、例えば厚さ１００ｎｍのシリコン窒化膜１０３をＬＰＣＶＤにより形成する。なお、上記シリコン基板１０１は半導体基板の一例、シリコン酸化膜１０２は第１の絶縁膜の一例、シリコン窒化膜１０３は第２の絶縁膜の一例である。
【００６２】
次に、ステップＳ１０３で、上記シリコン窒化膜１０３の表面上に、レジスト膜を塗布し、露光現像することにより、図２Ｂに示すように、窓部１２０を有するレジストパターン１０４を形成する。このレジストパターン１０４は、素子形成領域（活性領域）上に形成され、窓部１２０が素子分離領域を画定する。つまり、上記窓部１２０は、素子分離領域とすべき領域と重なるように形成される。なお、上記レジストパターン１０４はフォトレジストの一例である。
【００６３】
次に、ステップＳ１０４で、シリコン窒化膜１０３およびシリコン酸化膜１０２をエッチングする。これにより、図２Ｃに示すように、シリコン窒化膜１０３ａに開口部１３０が形成され、開口部１３０からシリコン酸化膜１０２の一部が露出する。その後、上記レジストパターン１０４を除去して、図２Ｄに示す状態にする。
【００６４】
次に、ステップＳ１０５で、開口部１３０が形成されたシリコン窒化膜１０３ａに関して開口部１３０に隣接する隣接部１３１の幅Ａを、シリコン基板１０１の表面側から見て計測する。
【００６５】
上記計測にはＳＥＭ（走査型電子顕微鏡）を用い、ステップＳ１１１で、設計基準値と比較できるように、幅Ａの測定値を記録する。この測定値から、ステップＳ１１２で、膜厚設定値を算出する。そして、上記膜厚設定値は、ステップＳ１１３で、後述する第３の膜の形成工程（Ｓ１０６）の目標膜厚に設定される。なお、上記ステップＳ１１１の記録については、後の第３の膜を形成する際に用いることができればよく、手段は問わない。
【００６６】
上記膜厚設定値の算出方法をより詳しく説明すると、まず、幅Ａの測定値と設計基準値との差分を求める。この差分が規定の範囲（立てば１０ｎｍ）から外れている場合には、第３の膜の目標膜厚の変更を行う。つまり、上記差分が大きければ、第３の膜の目標膜厚が厚くなるように、逆に、差分が小さければ、第３の膜の目標膜厚が薄くなるように、第３の膜の目標膜厚を変更する。このとき、上記変更膜厚は、幅Ａの測定値と設計基準値との差分に０．８〜１．５を掛けた値とするのが好ましい。
【００６７】
次に、ステップＳ１０６で、図２Ｅに示すように、第３の膜の一例としての酸化膜１０５をＬＰＣＶＤ法で形成する。この酸化膜１０５は、開口部１３０から露出していたシリコン酸化膜１０２の一部と、シリコン窒化膜１０３ａの側面とを覆う。なお、上記酸化膜１０５は補正用絶縁膜の一例でもある。
【００６８】
ここで、上記酸化膜１０５の膜厚Ｂが厚くなるほど、トランジスタのチャネル領域となるシリコン基板１０１の表面において、後述の素子分離用埋め込み絶縁膜１０８で覆われる領域が増加する（図２Ｈ参照）。逆に、上記酸化膜１０５の膜厚Ｂが薄くなると、後述の素子分離用トレンチ１４１の側面が素子分離用埋め込み絶縁膜１０８から露出する可能性がある（図２Ｊ参照）。上記素子分離用トレンチ１４１の側面はトランジスタのチャネル領域の一部となる。このため、上記素子分離用トレンチ１４１の側面の露出は、閾値電圧やドレイン電流といったトランジスタ特性の急激な変動を引き起こす。
【００６９】
このようなトランジスタ特性の急激な変動を回避し、精度良くゲート幅の制御し、トランジスタ特性のばらつきを低減するには、酸化膜１０５の膜厚Ｂの最小値は、図２Ｋで示すトランジスタ形成後の断面図において、素子分離用トレンチ１４１の側面の全部が素子分離用埋め込み絶縁膜１０８で覆われるような範囲で選択する必要がある。また、上記酸化膜１０５の膜厚Ｂの最小値は以降の工程の組合せによって変動するために適時最適値を選択する必要がある。本実施形態では、酸化膜１０５を第３の膜、補正用絶縁膜の一例としても用いたが、膜厚制御、後の加工条件との兼ね合いで適切な材料からなる膜を第３の膜、補正用絶縁膜の一例としても用いてもよい。つまり、上記第３の膜および補正用絶縁膜は酸化膜１０５に限られるものではない。上記第３の膜としては、シリコン酸化膜やシリコン窒化膜などがある。
【００７０】
次に、ステップＳ１０７で、上記シリコン窒化膜１０３ａの表面に接触する酸化膜１０５と、シリコン酸化膜１０２の表面に接触する酸化膜１０５とを、ＲＩＥ（リアクティブイオンエッチング）法により異方性の強い条件でエッチングする。これにより、図２Ｆに示すように、シリコン窒化膜１０３ａの側壁を覆うようなサイドウォール状の側壁保護膜１０５ａが形成される。このとき、図２Ｅに示すシリコン酸化膜１０２の一部が露出する。
【００７１】
次に、ステップＳ１０８で、上記シリコン酸化膜１０２およびシリコン基板１０１の一部をエッチングすることにより、図２Ｆに示すように、素子分離用トレンチ１４１を有するシリコン基板１０１ａと、シリコン酸化膜１０２ａとが得られる。このとき、上記素子分離用トレンチ１４１は、深さが１６０〜５００ｎｍ、例えば３００ｎｍとなるように形成される。
【００７２】
上記素子分離用トレンチ１４１を形成するとき、活性領域の幅Ｃ（幅Ａ＋２×膜厚Ｂ）よりエッチング時のロス等で小さい幅になるが、上述の通り、幅Ａが設計基準値より小さい場合には膜厚Ｂを大きくし、逆に、幅Ａが設計基準値より大きい場合にはＢを小さくするように調整されるので、幅Ｃの変動を防ぐことができる。その結果、トランジスタのゲート幅が安定して形成されるので、トランジスタ特性、特に狭いチャネル幅をもつトランジスタのドレイン電流のばらつきが低減することができる。
【００７３】
次に、図２Ｇに示すように、素子分離用トレンチ１４１の底面上および側面上にトレンチ表面酸化膜１０６を形成した後、図２Ｈに示す素子分離用埋め込み絶縁膜１０８を形成する。この素子分離用埋め込み絶縁膜１０８の一部は素子分離用トレンチ１４１内に埋め込まれる。
【００７４】
次に、図２Ｉに示すように、研磨等による表面平坦化工程を実施して、素子分離用埋め込み絶縁膜１０８ａを得る。
【００７５】
次に、図２Ｊに示すように、加熱した燐酸に浸漬してシリコン窒化膜１０３ａを除去し、シリコン酸化膜１０２ａを湿式エッチングで除去する。これにより、素子分離用埋め込み絶縁膜１０８ｂが得られる。
【００７６】
次に、ステップＳ１０９で、素子を形成する。より詳しくは、図２Ｋに示すように、通常のＣＭＯＳ（Complementary Metal Oxide Semiconductor） ＬＳＩの工程に従い、ゲート絶縁膜１１０およびゲート電極１１１を形成する。このゲート絶縁膜１１０の形成前にシリコン基板１０１ａに不純物を導入して、シリコン基板１０１ａにウェルを形成してもよい。さらに、上記ゲート電極１１１の両側にゲートスペーサ１１２を形成した後、シリコン基板１０１ａにソース・ドレイン部１１３を形成する。そして、層間膜１１４、コンタクトプラグ１１５および配線１１６を形成する。
【００７７】
本実施形態の製造方法によれば、シリコン窒化膜１０３ａを除去し、シリコン酸化膜１０２ａを湿式エッチングで除去しても、図２Ｊで示すように、素子分離用埋め込み絶縁膜１０８ｂから素子分離用トレンチ１４１の一部が露出しない。
【００７８】
したがって、上記ゲート電極１１１とシリコン基板１０１との間のショート、リークの発生を防ぐことができる。
【００７９】
また、上記側壁保護膜１０５ａは、開口部１３０に隣接する隣接部１３１の幅Ａの計測値に応じて膜厚調整されて形成された酸化膜１０５の一部からなるので、プロセス処理のばらつきを低減できる。
【００８０】
したがって、上記シリコン基板１０１ａの加工精度を向上することができ、シリコン基板１０１ａに所望形状の素子分離用トレンチ１４１を正確に形成することができる。
【００８１】
その結果、上記製造方法を用いてＣＭＯＳ型トランジスタを複数製造しても、各ＣＭＯＳ型トランジスタの素子分離用トレンチの形状を実質的に同じにして、複数のＣＭＯＳ型トランジスタにおいて性能のばらつきを少なくすることができる。
【００８２】
（第２実施形態）
図３は、本発明の第２実施形態の半導体装置の製造方法の処理フローを示す図である。この処理フローはステップＳ２０１〜Ｓ２０９，Ｓ２１１〜Ｓ２１３を有している。
【００８３】
以下、図４Ａ〜図４Ｋを用いて、上記ステップＳ２０１〜Ｓ２０９，Ｓ２１１〜Ｓ２１３について説明する。
【００８４】
まず、ステップＳ２０１で、図４Ａに示すシリコン基板１０１を準備する。
【００８５】
次に、ステップＳ２０２で、シリコン基板１０１の表面上に、厚さ２〜２０ｎｍ、例えば厚さ１０ｎｍのシリコン酸化膜１０２を熱酸化により形成する。そして、上記シリコン酸化膜１０２の上に、厚さ５０ｎｍ〜２００ｎｍ、例えば厚さ１００ｎｍのシリコン窒化膜１０３をＬＰＣＶＤにより形成する。なお、上記シリコン基板１０１は半導体基板の一例、シリコン酸化膜１０２は第１の絶縁膜の一例、シリコン窒化膜１０３は第２の絶縁膜の一例である。
【００８６】
次に、ステップＳ２０３で、上記シリコン窒化膜１０３の表面上に、レジスト膜を塗布し、露光現像することにより、図４Ｂに示すように、窓部１２０を有するレジストパターン１０４を形成する。このレジストパターン１０４は、素子形成領域（活性領域）上に形成され、窓部１２０が素子分離領域を画定する。つまり、上記窓部１２０は、素子分離領域とすべき領域と重なるように形成される。なお、上記レジストパターン１０４はフォトレジストの一例である。
【００８７】
次に、ステップＳ２０４で、シリコン窒化膜１０３およびシリコン酸化膜１０２をエッチングする。これにより、図４Ｃに示すように、シリコン窒化膜１０３ａおよびシリコン酸化膜１０２ｂに開口部２３０が形成され、開口部２３０からシリコン基板１０１の一部が露出する。その後、上記レジストパターン１０４を除去して、図４Ｄに示す状態にする。
【００８８】
次に、ステップＳ２０５で、開口部２３０が形成されたシリコン窒化膜１０３ａに関して開口部２３０に隣接する隣接部１３１の幅Ａを、シリコン基板１０１の表面側から見て計測する。
【００８９】
上記計測にはＳＥＭ（走査型電子顕微鏡）を用い、ステップＳ２１１で、設計基準値と比較できるように、幅Ａの測定値を記録する。この測定値から、ステップＳ２１２で、膜厚設定値を算出する。そして、上記膜厚設定値は、ステップＳ２１３で、後述する第３の膜の形成工程（Ｓ２０６）の目標膜厚に設定される。なお、上記ステップＳ２１１の記録については、後の第３の膜を形成する際に用いることができればよく、手段は問わない。
【００９０】
上記膜厚設定値の算出方法をより詳しく説明すると、まず、幅Ａの測定値と設計基準値との差分を求める。この差分が規定の範囲（立てば１０ｎｍ）から外れている場合には、第３の膜の目標膜厚の変更を行う。つまり、上記差分が大きければ、第３の膜の目標膜厚が厚くなるように、逆に、差分が小さければ、第３の膜の目標膜厚が薄くなるように、第３の膜の目標膜厚を変更する。このとき、上記変更膜厚は、幅Ａの測定値と設計基準値との差分に０．８〜１．５を掛けた値とするのが好ましい。
【００９１】
次に、ステップＳ２０６で、図４Ｅに示すように、第３の膜の一例としての酸化膜１０５をＬＰＣＶＤ法で形成する。この酸化膜１０５は、開口部２３０から露出していたシリコン基板１０１の一部と、シリコン窒化膜１０３ａおよびシリコン酸化膜１０２ｂの側面とを覆う。なお、上記酸化膜１０５は補正用絶縁膜の一例でもある。
【００９２】
ここで、上記酸化膜１０５の膜厚Ｂが厚くなるほど、トランジスタのチャネル領域となるシリコン基板１０１の表面において、後述の素子分離用埋め込み絶縁膜１０８で覆われる領域が増加する（図４Ｈ参照）。逆に、上記酸化膜１０５の膜厚Ｂが薄くなると、後述の素子分離用トレンチ１４１の側面が素子分離用埋め込み絶縁膜１０８から露出する可能性がある（図４Ｊ参照）。上記素子分離用トレンチ１４１の側面はトランジスタのチャネル領域の一部となる。このため、上記素子分離用トレンチ１４１の側面の露出は、閾値電圧やドレイン電流といったトランジスタ特性の急激な変動を引き起こす。
【００９３】
このようなトランジスタ特性の急激な変動を回避し、精度良くゲート幅の制御し、トランジスタ特性のばらつきを低減するには、酸化膜１０５の膜厚Ｂの最小値は、図４Ｋで示すトランジスタ形成後の断面図において、素子分離用トレンチ１４１の側面の全部が素子分離用埋め込み絶縁膜１０８で覆われるような範囲で選択する必要がある。また、上記酸化膜１０５の膜厚Ｂの最小値は以降の工程の組合せによって変動するために適時最適値を選択する必要がある。本実施形態では、酸化膜１０５を第３の膜、補正用絶縁膜の一例としても用いたが、膜厚制御、後の加工条件との兼ね合いで適切な材料からなる膜を第３の膜、補正用絶縁膜の一例としても用いてもよい。つまり、上記第３の膜および補正用絶縁膜は酸化膜１０５に限られるものではない。上記第３の膜としては、シリコン酸化膜やシリコン窒化膜などがある。
【００９４】
次に、ステップＳ２０７で、上記シリコン窒化膜１０３ａの表面に接触する酸化膜１０５と、シリコン基板１０１の表面に接触する酸化膜１０５とを、ＲＩＥ法により異方性の強い条件でエッチングする。これにより、図４Ｆに示すように、シリコン窒化膜１０３ａの側壁を覆うようなサイドウォール状の側壁保護膜１０５ｂが形成される。このとき、図４Ｅに示すシリコン基板１０１の一部が露出する。
【００９５】
次に、ステップＳ２０８で、上記シリコン基板１０１の一部をエッチングすることにより、図４Ｆに示すように、素子分離用トレンチ１４１を有するシリコン基板１０１ａが得られる。このとき、上記素子分離用トレンチ１４１は、深さが１６０〜５００ｎｍ、例えば３００ｎｍとなるように形成される。
【００９６】
上記素子分離用トレンチ１４１を形成するとき、活性領域の幅Ｃ（幅Ａ＋２×膜厚Ｂ）よりエッチング時のロス等で小さい幅になるが、上述の通り、幅Ａが設計基準値より小さい場合には膜厚Ｂを大きくし、逆に、幅Ａが設計基準値より大きい場合にはＢを小さくするように調整されるので、幅Ｃの変動を防ぐことができる。その結果、トランジスタのゲート幅が安定して形成されるので、トランジスタ特性、特に狭いチャネル幅をもつトランジスタのドレイン電流のばらつきが低減することができる。
【００９７】
次に、図４Ｇに示すように、素子分離用トレンチ１４１の底面上および側面上にトレンチ表面酸化膜１０６を形成した後、図４Ｈに示す素子分離用埋め込み絶縁膜１０８を形成する。この素子分離用埋め込み絶縁膜１０８の一部は素子分離用トレンチ１４１内に埋め込まれる。
【００９８】
次に、図４Ｉに示すように、研磨等による表面平坦化工程を実施して、素子分離用埋め込み絶縁膜１０８ｃを得る。
【００９９】
次に、図４Ｊに示すように、加熱した燐酸に浸漬してシリコン窒化膜１０３ａを除去し、シリコン酸化膜１０２ｂを湿式エッチングで除去する。これにより、素子分離用埋め込み絶縁膜１０８ｄが得られる。
【０１００】
次に、ステップＳ２０９で、素子を形成する。より詳しくは、図４Ｋに示すように、通常のＣＭＯＳ ＬＳＩの工程に従い、ゲート絶縁膜１１０およびゲート電極１１１を形成する。このゲート絶縁膜１１０の形成前にシリコン基板１０１ａに不純物を導入して、シリコン基板１０１ａにウェルを形成してもよい。さらに、上記ゲート電極１１１の両側にゲートスペーサ１１２を形成した後、シリコン基板１０１ａにソース・ドレイン部１１３を形成する。そして、層間膜１１４、コンタクトプラグ１１５および配線１１６を形成する。
【０１０１】
本実施形態の製造方法によれば、シリコン窒化膜１０３ａを除去し、シリコン酸化膜１０２ｂを湿式エッチングで除去しても、図４Ｊで示すように、素子分離用埋め込み絶縁膜１０８ｄから素子分離用トレンチ１４１の一部が露出しない。
【０１０２】
したがって、上記ゲート電極１１１とシリコン基板１０１との間のショート、リークの発生を防ぐことができる。
【０１０３】
また、上記側壁保護膜１０５ｂは、開口部２３０に隣接する隣接部１３１の幅Ａの計測値に応じて膜厚調整されて形成された酸化膜１０５の一部からなるので、プロセス処理のばらつきを低減できる。
【０１０４】
したがって、上記シリコン基板１０１ａの加工精度を向上することができ、シリコン基板１０１ａに所望形状の素子分離用トレンチ１４１を正確に形成することができる。
【０１０５】
その結果、上記製造方法を用いてＣＭＯＳ型トランジスタを複数製造しても、各ＣＭＯＳ型トランジスタの素子分離用トレンチの形状を実質的に同じにして、複数のＣＭＯＳ型トランジスタにおいて性能のばらつきを少なくすることができる。
【０１０６】
上記第２実施形態では、ステップＳ２０１で、シリコン窒化膜１０３ａに関して開口部２３０に隣接する隣接部１３１の幅Ａを、シリコン基板１０１の表面側から見て計測していたが、シリコン窒化膜１０３ａに関して開口部２３０に隣接する隣接部１３１の幅Ａを、シリコン基板１０１の表面側から見て計測すると共に、シリコン酸化膜１０２ｂに関して開口部２３０に隣接する隣接部の幅も、シリコン基板１０１の表面側から見て計測してもよい。この場合、上記シリコン窒化膜１０３ａの隣接部１３１の幅Ａと、シリコン酸化膜１０２ｂの隣接部の幅とから、ステップＳ２１３の目標膜厚を設定すればよい。酸化膜１０５の目標膜厚は予め、電気的、もしくは物理的手法を用いてトランジスタの実行ゲート幅と酸化膜１０５の相関を得ておき、その相関式を用いることで所望のトランジスタの実行ゲート幅となるような膜厚を選択する。
【０１０７】
上記第１，第２実施形態では、本発明を用いてＣＭＯＳ型トランジスタを製造していたが、本発明を用いて、例えばＭＯＳ型トランジスタを製造してもよいし、素子分離用トレンチを有する他の半導体装置を製造してもよい。
【０１０８】
以上、本発明者によってなされた発明を、第１，第２実施形態に基づき具体的に説明したが、本発明は上記第１，第２実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【図面の簡単な説明】
【０１０９】
【図１】図１は本発明の第１実施形態のＣＭＯＳ型トランジスタの製造方法の処理フロー図である。
【図２Ａ】図２Ａは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図２Ｂ】図２Ｂは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図２Ｃ】図２Ｃは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図２Ｄ】図２Ｄは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図２Ｅ】図２Ｅは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図２Ｆ】図２Ｆは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図２Ｇ】図２Ｇは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図２Ｈ】図２Ｈは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図２Ｉ】図２Ｉは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図２Ｊ】図２Ｊは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図２Ｋ】図２Ｋは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図３】図３は本発明の第２実施形態のＣＭＯＳ型トランジスタの製造方法の処理フロー図である。
【図４Ａ】図４Ａは上記第２実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図４Ｂ】図４Ｂは上記第２実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図４Ｃ】図４Ｃは上記第２実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図４Ｄ】図４Ｄは上記第２実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図４Ｅ】図４Ｅは上記第２実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図４Ｆ】図４Ｆは上記第２実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図４Ｇ】図４Ｇは上記第２実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図４Ｈ】図４Ｈは上記第２実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図４Ｉ】図４Ｉは上記第２実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図４Ｊ】図４Ｊは上記第２実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図４Ｋ】図４Ｋは上記第２実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図５】図５は本発明の第１実施形態のＣＭＯＳ型トランジスタの製造方法の処理フロー図である。
【図６Ａ】図６Ａは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図６Ｂ】図６Ｂは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図６Ｃ】図６Ｃは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図６Ｄ】図６Ｄは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図６Ｅ】図６Ｅは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図６Ｆ】図６Ｆは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図６Ｇ】図６Ｇは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図６Ｈ】図６Ｈは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面図である。
【図６Ｉ】図６Ｉは上記第１実施形態のＣＭＯＳ型トランジスタの一製造工程の模式断面
【符号の説明】
【０１１０】
１０１，１０１ａ  シリコン基板
１０２，１０２ａ，１０２ｂ  シリコン酸化膜
１０３，１０３ａ  シリコン窒化膜
１０４  レジストパターン
１０５  酸化膜
１０５ａ，１０５ｂ  側壁保護膜
１０８，１０８ａ，１０８ｂ，１０８ｃ，１０８ｄ  素子分離用埋め込み絶縁膜
１２０  窓部
１３０，２３０  開口部
１３１  隣接部
【図１】
2010010278.tif 000003
【図２Ａ】
2010010278.tif 000004
【図２Ｂ】
2010010278.tif 000005
【図２Ｃ】
2010010278.tif 000006
【図２Ｄ】
2010010278.tif 000007
【図２Ｅ】
2010010278.tif 000008
【図２Ｆ】
2010010278.tif 000009
【図２Ｇ】
2010010278.tif 000010
【図２Ｈ】
2010010278.tif 000011
【図２Ｉ】
2010010278.tif 000012
【図２Ｊ】
2010010278.tif 000013
【図２Ｋ】
2010010278.tif 000014
【図３】
2010010278.tif 000015
【図４Ａ】
2010010278.tif 000016
【図４Ｂ】
2010010278.tif 000017
【図４Ｃ】
2010010278.tif 000018
【図４Ｄ】
2010010278.tif 000019
【図４Ｅ】
2010010278.tif 000020
【図４Ｆ】
2010010278.tif 000021
【図４Ｇ】
2010010278.tif 000022
【図４Ｈ】
2010010278.tif 000023
【図４Ｉ】
2010010278.tif 000024
【図４Ｊ】
2010010278.tif 000025
【図４Ｋ】
2010010278.tif 000026
【図５】
2010010278.tif 000027
【図６Ａ】
2010010278.tif 000028
【図６Ｂ】
2010010278.tif 000029
【図６Ｃ】
2010010278.tif 000030
【図６Ｄ】
2010010278.tif 000031
【図６Ｅ】
2010010278.tif 000032
【図６Ｆ】
2010010278.tif 000033
【図６Ｇ】
2010010278.tif 000034
【図６Ｈ】
2010010278.tif 000035
【図６Ｉ】
2010010278.tif 000036