(57)【要約】【課題】ゲート電極自体のゲート長を短くすることなく、短チャネル化が図れる半導体装置を提供する。【解決手段】ドリフト領域８におけるゲート電極４側の端部はゲート電極４下まで延びており、ゲート電極４のゲート長をＬｇ、ドリフト領域８におけるゲート電極４下の部分８ａの長さをＬｄとすると、Ｌｄ＜Ｌｇ／２である。【選択図】図１
2010010459.tif 000002
【特許請求の範囲】
【請求項１】
第２導電型の半導体領域と、
前記半導体領域に設けられた第１導電型のソース領域と、
前記半導体領域に前記ソース領域と離間して設けられた第１導電型のドレイン領域と、
前記半導体領域上で前記ソース領域と前記ドレイン領域との間に設けられた絶縁膜と、
前記絶縁膜上に設けられたゲート電極と、
前記半導体領域と前記ドレイン領域との間で前記ドレイン領域に接して設けられ、前記ドレイン領域よりも不純物濃度が低い第１導電型のドリフト領域と、
を備え、
前記ドリフト領域における前記ゲート電極側の端部は前記ゲート電極下まで延びており、前記ゲート電極のゲート長をＬｇ、前記ドリフト領域における前記ゲート電極下の部分の長さをＬｄとすると、Ｌｄ＜Ｌｇ／２であることを特徴とする半導体装置。
【請求項２】
前記ドリフト領域における前記ゲート電極下の部分は、オフ状態で空乏化することを特徴とする請求項１記載の半導体装置。
【請求項３】
更に半導体基板を備え、前記半導体領域は、前記半導体基板内に設けられた不純物拡散領域であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ドリフト領域は、１回のイオン注入で形成されたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記ゲート電極下における、前記ドリフト領域が延びている部分とは反対側の前記ソース領域側に、オン状態で反転層が形成される第２導電型のチャネル領域が設けられていることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に横方向拡散型の半導体装置に関する。
【背景技術】
【０００２】
近年、横方向拡散型ＭＯＳ（ＬＤＭＯＳ：Lateral Diffusion Metal-Oxide-Semiconductor）に対しても、低オン抵抗化、高速化を図るため、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）同様の微細プロセス、微細設計ルールを適用することが増えてきた。
【０００３】
しかし、ＬＤＭＯＳにおいては、例えば特許文献１に開示されるように、拡散領域をゲート電極に対して左右非対称に形成するためのマスク端をゲート電極上に形成する必要があるが、これはゲート電極とマスクとの合わせずれのマージンをとる必要があり、ゲート電極の長さ（ゲート長）を短くすることが困難であった。
【特許文献１】特開２００７−５３２５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ゲート電極自体のゲート長を短くすることなく、短チャネル化が図れる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、第２導電型の半導体領域と、前記半導体領域に設けられた第１導電型のソース領域と、前記半導体領域に前記ソース領域と離間して設けられた第１導電型のドレイン領域と、前記半導体領域上で前記ソース領域と前記ドレイン領域との間に設けられた絶縁膜と、前記絶縁膜上に設けられたゲート電極と、前記半導体領域と前記ドレイン領域との間で前記ドレイン領域に接して設けられ、前記ドレイン領域よりも不純物濃度が低い第１導電型のドリフト領域と、を備え、前記ドリフト領域における前記ゲート電極側の端部は前記ゲート電極下まで延びており、前記ゲート電極のゲート長をＬｇ、前記ドリフト領域における前記ゲート電極下の部分の長さをＬｄとすると、Ｌｄ＜Ｌｇ／２であることを特徴とする半導体装置が提供される。
【発明の効果】
【０００６】
本発明によれば、ゲート電極自体のゲート長を短くすることなく、短チャネル化が図れる半導体装置が提供される。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照し本発明の実施形態について説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としても本発明は実現可能である。
【０００８】
図１は、本発明の実施形態に係る半導体装置の要部断面構造を例示する模式図である。図２は、図１におけるゲート電極下部分の拡大図である。
【０００９】
本実施形態に係る半導体装置は、半導体層１の表層部に、ｐ＋型のコンタクト領域１３、ｎ＋型のソース領域１１、ｎ型領域６、ｐ型のチャネル領域２、ｎ−型のドリフト領域８、ｎ＋型のドレイン領域１２の各不純物拡散領域が形成され、さらにその上にソース電極１４、ゲート電極４、ドレイン電極１５が設けられた構造を有する。
【００１０】
半導体層１は、ｐ−型の基板もしくは基板に形成されたｐ−型のウェル層である。ソース領域１１とドレイン領域１２とは、横方向（ゲート長方向）に互いに離間して形成されている。
【００１１】
ソース領域１１とドレイン領域１２との間に、ソース領域１１側から順に、ｎ型領域６、チャネル領域２、ドリフト領域８が形成されている。ｎ型領域６はソース領域１１に接し、チャネル領域２はソース領域１１の反対側でｎ型領域６に接している。ｎ型領域６は、ソース領域１１及びドレイン領域１２よりも不純物濃度が低い。
【００１２】
ドリフト領域８は、ソース領域１１及びドレイン領域１２よりも不純物濃度が低く、ドレイン領域１２に接している。ドリフト領域８の横方向の長さは、素子に必要とされる耐圧によって変わってくる。
【００１３】
ソース領域１１におけるｎ型領域６と接する部分の反対側にコンタクト領域１３が接している。コンタクト領域１３は、半導体層１よりも不純物濃度が高い。
【００１４】
コンタクト領域１３及びソース領域１１の表面上にはソース電極１４が設けられている。ソース電極１４は、コンタクト領域１３及びソース領域１１とオーミック接触している。コンタクト領域１３を介して半導体層１はソース電位とされる。
【００１５】
ドレイン領域１２の表面上にはドレイン電極１５が設けられ、ドレイン電極１５はドレイン領域１２とオーミック接触している。
【００１６】
ソース電極１４とドレイン電極１５との間における半導体層１表面上には、絶縁膜３を介してゲート電極４が設けられている。ゲート電極４の下には、チャネル領域２と、ドリフト領域８におけるチャネル領域２側の端部８ａが存在する。ゲート電極４の下において、ソース側にチャネル領域２が形成され、ドレイン側にドリフト領域８の端部８ａが形成されている。
【００１７】
絶縁膜３は例えばシリコン酸化膜である。絶縁膜３は、ゲート電極４下を含む、ソース電極１４とドレイン電極１５との間の半導体層１表面上に形成されている。絶縁膜３においてゲート電極４下の部分の膜厚は略均一である。
【００１８】
ゲート電極４におけるゲート長方向の両側壁部にはサイドウォール絶縁膜９が設けられている。サイドウォール絶縁膜９は例えばシリコン窒化膜であり、また複数の絶縁膜から構成されてもよい。
【００１９】
各不純物拡散領域及びゲート電極４は、例えば紙面奥行き方向に延在するストライプ状のパターンで形成されている。あるいは、コンタクト領域１３とソース領域１１は、紙面奥行き方向に交互もしくはある間隔を保って並んだ構造であってもよい。
【００２０】
次に、図３〜５を参照して、本実施形態に係る半導体装置の製造方法について説明する。
【００２１】
まず、図示はしないが、半導体基板を用意する。ここにイオン注入法でｐ型不純物を注入して半導体層１を形成する。半導体層１は通常ウェル層である。以下、図面では半導体基板を省略し、半導体層１より上部を記載していく。
図３（ａ）に示すように、半導体層１の表層部に選択的にｐ型不純物をイオン注入法で注入し、さらに熱処理を行うことで、チャネル領域２を形成する。
【００２２】
次に、図３（ｂ）に示すように、半導体層１の表面上に絶縁膜３を形成し、その絶縁膜３上にゲート電極材を形成し、その後ゲート電極材を所望の位置に残るように所望の形状に加工してゲート電極４を形成する。チャネル領域２の一端部側の一部はゲート電極４下に位置する。
【００２３】
次に、図３（ｃ）に示すように、前述したドリフト領域８とドレイン領域１２が形成される部分、およびゲート電極４におけるドレイン側の一部をマスク５で覆い、その状態でチャネル領域２にｎ型不純物をイオン注入法で注入してｎ型領域６を形成する。ｎ型領域６とチャネル領域２との境界（ｐｎ接合部）は、ゲート電極４におけるソース側の端部付近に位置する。
【００２４】
次に、図４（ａ）に示すように、ｎ型領域６が形成された部分、およびゲート電極４におけるソース側の一部（チャネル領域２上の部分）をマスク７で覆い、その状態でドレイン側の半導体層１表層部に、ｎ型不純物をイオン注入法で注入してドリフト領域８を形成する。
【００２５】
ゲート電極４下の半導体層１表層部においてチャネル領域２が形成されていない部分１ａのｐ型不純物濃度は比較的低くされており、ドリフト領域８形成時のイオン注入及びその後の熱処理により、ｎ型不純物がゲート電極４下の上記部分１ａにまで拡散する。これにより、ドリフト領域８におけるゲート電極４側の端部８ａがゲート電極４下にまで延びて形成される。
【００２６】
ドリフト領域８におけるゲート電極４下の端部８ａは、ゲート電極４とドレイン領域１２との間の部分８ｂよりも厚みが薄い（表面側からの深さが浅い）。本実施形態では、このようなドリフト領域８を、複数段階に分けたイオン注入ではなく、１回のイオン注入で形成することができ、工程数の増大をまねかない。
これは半導体層１が拡散層でできており、かつ表面近傍の不純物濃度が下がるような濃度プロファイルをもっているため、この表面近傍の濃度が低い部分にドリフト領域８の拡散が入り込み、図４のようなドリフト領域端部８ａの形状が形成される。
【００２７】
次に、図４（ｂ）に示すように、ゲート電極４におけるゲート長方向の両側壁部にサイドウォール絶縁膜９を形成する。
【００２８】
次に、図５（ａ）に示すように、ｎ型領域６の一部、ゲート電極４におけるドリフト領域８側の一部、ドリフト領域８側のサイドウォール絶縁膜９、およびドリフト領域８の一部をマスク１０で覆う。そして、マスク１０で覆われていないｎ型領域６およびドリフト領域８にｎ型不純物をイオン注入法で注入して、図５（ｂ）に示すようにソース領域１１及びドレイン領域１２を形成する。
【００２９】
その後、図示しないマスクで必要な部分を覆った上で、ソース領域１１中にｐ型不純物の選択的イオン注入を行い、コンタクト領域１３を形成する。さらに、ソース電極１４及びドレイン電極１５を形成して、図１に示す構造が得られる。
【００３０】
ゲート電極４に所定のゲート電圧が印加されると、チャネル領域２に反転層が形成され、ソース領域１１、ｎ型領域６、反転層、ドリフト領域８、ドレイン領域１２を介して、ソース電極１４とドレイン電極１５間が導通し、オン状態とされる。チャネル領域２の不純物濃度の制御により、しきい値電圧が調整される。
【００３１】
また、本実施形態に係る半導体装置は、横方向拡散型ＭＯＳ（ＬＤＭＯＳ：Lateral Diffusion Metal-Oxide-Semiconductor）構造を有し、比較的不純物濃度が低いドリフト領域８（またはRESURF（REduced SURface Field）とも呼ばれる）を設けることで、ドレインとソース間に逆バイアスが印加された場合、ドリフト領域８が空乏化することで電界を緩和し、素子耐圧を維持する。さらに、素子に必要とされる耐圧に応じて、ドリフト領域８の不純物濃度と横方向長さを調整することで、所望の耐圧を実現できる。
【００３２】
また、本発明の実施形態によれば、ドリフト領域８の一部がゲート電極４下にまで延びて形成されていることで、ゲート電極４自体の長さ（ゲート長）はそれほど微細化せずとも、実効チャネル長を短くできる。すなわち、チャネル領域２の長さ（ゲート長方向の長さ）が実効チャネル長となる。実効チャネル長を短くすることで、オン抵抗を下げることができ、また高速スイッチングが可能となる。
【００３３】
ゲート電極４自体の長さはある程度大きくできることから、前述した図３（ｃ）、図４（ａ）、図５（ａ）に示すように、拡散領域をゲート電極４に対して左右非対称に形成するためのマスク５、７、１０をゲート電極４上に形成することができ、プロセス難易度の増大をまねかない。
【００３４】
短チャネル長のＬＤＭＯＳを実現できることで、微細ＣＭＯＳとＬＤＭＯＳとを混載（モノリシック化）した回路設計も可能となる。
【００３５】
ドリフト領域８の一部がゲート電極４下に存在すると、ゲート−ドリフト間容量Ｃｇｄの増大が懸念される。
【００３６】
しかし、ドリフト領域８におけるゲート電極４下の端部８ａの厚さ（深さ）や、不純物濃度（ドリフト領域端部８ａがｐｎ接合する領域１ａの不純物濃度との関係で決まる不純物濃度）を制御することにより、ゲート電極４下のドリフト領域端部８ａはオフ状態で空乏化し容量Ｃｇｄには実質寄与しない。
【００３７】
また、上記Ｌｄ＜Ｌｇ／２の関係を満たすようにすることで、オフ状態におけるドレイン−ソース間のリーク電流（オフリーク）を抑えることができる。
【００３８】
図６は、ゲート電極４下のドリフト領域端部８ａの長さＬｄと、オフ状態におけるドレイン−ソース間リーク電流との関係を示すグラフである。図１において紙面奥行き方向の素子サイズは１μｍに設定した。
【００３９】
この図６の結果より、Ｌｄを、Ｌｇ／２より小さくすることで、Ｌｇ／２以上とした場合に比べて、リーク電流を２桁以上低く抑えることができる。
【００４０】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００４１】
半導体材料としては例えばシリコンを用いることができるが、これに限らず、他の半導体材料を用いてもよい。また、単元素の半導体に限らず、化合物半導体を用いてもよい。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態に係る半導体装置の要部断面構造を例示する模式図。
【図２】図１におけるゲート電極下部分の拡大図。
【図３】本発明の実施形態に係る半導体装置の製造方法を例示する断面図。
【図４】図３に続く工程を示す断面図。
【図５】図４に続く工程を示す断面図。
【図６】ドリフト領域におけるゲート電極下の端部の長さＬｄと、オフ状態におけるドレイン−ソース間のリーク電流との関係を示すグラフ。
【符号の説明】
【００４３】
２…チャネル領域、３…絶縁膜、４…ゲート電極、８…ドリフト領域、１１…ソース領域、１２…ドレイン領域、１３…コンタクト領域、１４…ソース電極、１５…ドレイン電極
【図１】
2010010459.tif 000003
【図２】
2010010459.tif 000004
【図３】
2010010459.tif 000005
【図４】
2010010459.tif 000006
【図５】
2010010459.tif 000007
【図６】
2010010459.tif 000008