(57)【要約】【課題】耐圧を落とすことなくチャネル抵抗を低減したノーマリオフ型接合ＦＥＴを提供する。【解決手段】炭化珪素からなる基板１を用いて形成した接合ＦＥＴにおいて、チャネル領域（第２エピタキシャル層３）の不純物濃度をドリフト層となる第１エピタキシャル層２の不純物濃度よりも高くする。チャネル領域は、チャネル幅が一定の領域７Ａと、その下部でドレイン（基板１）側に行くほどチャネル幅が広くなっていく領域７Ｂとから形成し、第１エピタキシャル層２とチャネル領域との境界は、ドレイン（基板１）側に行くほどチャネル幅が広くなっていく領域７Ｂに位置するようにする。【選択図】図１
2010040686.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン層をなす第１導電型の低抵抗半導体基板と、
前記低抵抗半導体基板の裏面に接続された第１主電極と、
前記低抵抗半導体基板上に形成された第１導電型の高抵抗の第１エピタキシャル層と、
前記第１エピタキシャル層上に形成され、前記第１エピタキシャル層よりも低抵抗な第１導電型の第２エピタキシャル層と、
前記第２エピタキシャル層中に形成された複数の第１トレンチと、
前記第２エピタキシャル層の表面で前記第１トレンチに挟まれた領域にて形成された第１導電型の低抵抗ソース領域と、
前記低抵抗ソース領域上に形成され、前記低抵抗ソース領域と電気的に接続された第２主電極と、
前記第１トレンチの側壁および底部に形成された第２導電型の低抵抗ゲート領域と、
前記低抵抗ゲート領域上に形成され、前記低抵抗ゲート領域と電気的に接続された第３主電極と、
前記第１トレンチ、前記低抵抗ソース領域および前記低抵抗ゲート領域からなるアクティブ領域を取り囲むように形成された第２導電型の高抵抗ターミネーション領域と、
を有し、
前記低抵抗ゲート領域間に挟まれ、前記第２エピタキシャル層からなるチャネル領域は、相対的に前記低抵抗ソース領域に近い第１領域ではチャネル幅が一定であり、相対的に前記第１エピタキシャル層に近い第２領域では前記チャネル幅が前記第１エピタキシャル層側に行くほど広くなり、
前記第１エピタキシャル層と前記第２エピタキシャル層との境界は、前記第２領域内かつ前記高抵抗ターミネーション領域の底部のｐｎ接合位置よりも表面側に位置することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１エピタキシャル層と前記第２エピタキシャル層との境界における前記チャネル幅は、前記第１領域におけるチャネル幅よりも０．２μｍ以上広いことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第２エピタキシャル層のうち表面側の一部が前記第２エピタキシャル層よりも不純物濃度が低濃度の第１導電型の第３エピタキシャル層から形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第３エピタキシャル層の厚さは、前記低抵抗ソース領域の厚さよりも薄いことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記高抵抗ターミネーション領域は、前記第２エピタキシャル層および前記第１エピタキシャル層に形成された第２トレンチと、前記第２トレンチの側壁および底部に形成された第２導電型の高抵抗の半導体領域から形成されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１トレンチは、相対的に幅の広い第３トレンチと、相対的に幅が狭く前記第３トレンチの底部に形成された第４トレンチとから形成され、
前記低抵抗ゲート領域は、前記第３および第４トレンチの側壁および底部に形成されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記低抵抗半導体基板、前記第１エピタキシャル層、前記第２エピタキシャル層および前記第３エピタキシャル層は、炭化珪素または窒化ガリウムから形成されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第２エピタキシャル層の不純物濃度は、前記第１エピタキシャル層の不純物濃度の１．５倍〜３倍であることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記第１トレンチの深さは、１μｍ〜１．５μｍであることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１領域における前記低抵抗ゲート領域と前記第２エピタキシャル層とのｐｎ接合面と前記低抵抗半導体基板の表面とがなす角度は８７°〜９０°であることを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記第２領域における前記低抵抗ゲート領域と前記第２エピタキシャル層とのｐｎ接合面と前記低抵抗半導体基板の表面とがなす角度は３０°〜６０°であり、
前記第２領域は、前記低抵抗半導体基板の前記表面から０．５μｍ以上の深さで形成されていることを特徴とする半導体装置。
【請求項１２】
（ａ）第１導電型の低抵抗半導体基板上に第１導電型の高抵抗の第１エピタキシャル層を形成する工程、
（ｂ）前記第１エピタキシャル層上に前記第１エピタキシャル層よりも低抵抗な第１導電型の第２エピタキシャル層を形成する工程、
（ｃ）前記第１エピタキシャル層および前記第２エピタキシャル層に第２導電型の高抵抗ターミネーション領域を形成する工程、
（ｄ）前記第２エピタキシャル層の表面に第１導電型の低抵抗ソース領域を形成する工程、
（ｅ）前記第２エピタキシャル層中に複数の第１トレンチを形成し、前記複数の第１トレンチの側壁および底部に第２導電型の低抵抗ゲート領域および前記低抵抗ゲート領域間に挟まれるチャネル領域を形成する工程、
を含み、
前記（ｃ）工程は、
（ｃ１）前記第２エピタキシャル層および前記第１エピタキシャル層に第２トレンチを形成する工程、
（ｃ２）前記第２トレンチの側壁および底部に第２導電型の高抵抗の半導体領域を形成する工程、
を含み、
前記高抵抗ターミネーション領域は、前記第１トレンチ、前記低抵抗ソース領域および前記低抵抗ゲート領域からなるアクティブ領域を取り囲むように形成し、
前記チャネル領域は、相対的に前記低抵抗ソース領域に近い第１領域ではチャネル幅を一定で形成し、相対的に前記第１エピタキシャル層に近い第２領域では前記チャネル幅を前記第１エピタキシャル層側に行くほど広く形成し、
前記第１エピタキシャル層と前記第２エピタキシャル層との境界は、前記第２領域内かつ前記高抵抗ターミネーション領域の底部のｐｎ接合位置よりも表面側に位置するように形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記低抵抗半導体基板、前記第１エピタキシャル層および前記第２エピタキシャル層は、炭化珪素または窒化ガリウムから形成されていることを特徴とする半導体装置の製造方法。
【請求項１４】
（ａ）第１導電型の低抵抗半導体基板上に第１導電型の高抵抗の第１エピタキシャル層を形成する工程、
（ｂ）前記第１エピタキシャル層上に前記第エピタキシャル層よりも低抵抗な第１導電型の第２エピタキシャル層を形成する工程、
（ｃ）前記第１エピタキシャル層および前記第２エピタキシャル層に第２導電型の高抵抗ターミネーション領域を形成する工程、
（ｄ）前記第２エピタキシャル層の表面に第１導電型の低抵抗ソース領域を形成する工程、
（ｅ）前記第２エピタキシャル層中に複数の第１トレンチを形成し、前記複数の第１トレンチの側壁および底部に第２導電型の低抵抗ゲート領域および前記低抵抗ゲート領域間に挟まれるチャネル領域を形成する工程、
を含み、
前記第１トレンチは、相対的に幅の広い第３トレンチと、相対的に幅が狭く前記第３トレンチの底部に形成された第４トレンチとから形成し、前記（ｅ）工程は、
（ｅ１）前記第２エピタキシャル層中に複数の前記第３トレンチを形成し、前記複数の第３トレンチの側壁および底部に前記低抵抗ゲート領域を形成する工程、
（ｅ２）前記複数の第３トレンチの底部に前記第４トレンチを形成し、前記第４トレンチの側壁および底部に前記低抵抗ゲート領域を拡張する工程、
を含み、
前記高抵抗ターミネーション領域は、前記第１トレンチ、前記低抵抗ソース領域および前記低抵抗ゲート領域からなるアクティブ領域を取り囲むように形成し、
前記チャネル領域は、相対的に前記低抵抗ソース領域に近い第１領域ではチャネル幅を一定で形成し、相対的に前記第１エピタキシャル層に近い第２領域では前記チャネル幅を前記第１エピタキシャル層側に行くほど広く形成し、
前記第１エピタキシャル層と前記第２エピタキシャル層との境界は、前記第２領域内かつ前記高抵抗ターミネーション領域の底部のｐｎ接合位置よりも表面側に位置するように形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記低抵抗半導体基板、前記第１エピタキシャル層および前記第２エピタキシャル層は、炭化珪素または窒化ガリウムから形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、炭化珪素を母材として用いた接合ＦＥＴを有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体パワー素子において、オン抵抗と耐圧とは、半導体基板（以下、単に基板と記す）材料のバンドギャップで規定され、互いにトレードオフの関係にある。そのため、パワー素子として広く用いられているシリコン素子の性能を超えるためには、シリコンよりもバンドギャップが大きな基板材料を用いることが有効である。特に、ＳｉＣ（炭化珪素）は、シリコンに比べバンドギャップが約３倍と十分大きいこと、ｐ型およびｎ型の導電型を容易に形成できること、熱酸化により酸化膜を形成できることなどの特長を有することから、高性能のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの素子が実現できる可能性があり大きな注目を集めている。
【０００３】
しかしながら、炭化珪素上に形成する酸化膜には大きな問題がある。それは、炭化珪素を熱酸化すると酸化膜中に炭素が残留し高密度の界面準位を形成しまうことである。これにより、ＭＯＳＦＥＴのチャネル移動度は大きく劣化し、それに伴ってオン抵抗が著しく上昇してしまう。また、酸化膜中の炭素は、酸化膜信頼性劣化の原因ともなり、ＭＯＳＦＥＴを形成する際の大きな障壁となっている。
【０００４】
酸化膜界面の問題を回避する素子の構造として、接合ＦＥＴがある。接合ＦＥＴは、ｐｎ接合をゲートとしチャネルを制御するタイプの素子で、通常はゲートに負の電圧をかけチャネル中に空乏層を伸ばしてオフさせる、いわゆるノーマリオン（nomally on）型である。ノーマリオン型の素子は、ゲートがオン状態で故障してしまった時の安全対策（フェールセーフ）の観点から用途が限定されるため、パワー素子では、一般にノーマリオフ（nomally off）型が望まれる。シリコンの接合ＦＥＴでは、ノーマリオフで高耐圧を持たせることはできないが、炭化珪素を用いた場合には、チャネル幅を狭くすることでノーマリオフでも高耐圧を実現することができる。これは、炭化珪素のｐｎ接合の拡散電位は約２．５Ｖと高いため、ゲートに負の電圧をかけなくてもチャネルを完全に空乏化できるからである。それにより、ノーマリオフ型で酸化膜界面に関係のない高性能の素子が実現可能である。なお、特開２００４−１３４５４７号公報（特許文献１）は、ノーマリオフ型の炭化珪素接合ＦＥＴの一例を開示している。しかしながら、一般に接合ＦＥＴでノーマリオフを実現するためには、チャネル長を１μｍ程度以上にし、チャネル幅を０．５μｍ程度以下にする必要があるため、チャネルの抵抗が大きくなり全体のオン抵抗が大きくなってしまう課題を残している。
【０００５】
一方、接合ＦＥＴのチャネル抵抗を低減する手段として、チャネル層の高濃度化が挙げられる。ドリフト層の不純物濃度に比べ、チャネルの不純物濃度を上げることにより、チャネル中のキャリアが増えチャネル抵抗を低減することができる。特開２００１−５２７２９６号公報（特許文献２）は、チャネル層の不純物濃度を高濃度化した接合ＦＥＴの一例を開示している。
【特許文献１】特開２００４−１３４５４７号公報
【特許文献２】特開２００１−５２７２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ノーマリオフ型の接合ＦＥＴにチャネル層の不純物濃度の高濃度化を適用する場合には、以下の課題が存在する。
【０００７】
その課題は、ｎ−型のドリフト層とｎ型のチャネル層との境界が、ｐ＋型のゲート層よりも深いか浅いかで異なってくる。ここで、図１４および１５は、ｎ−型ドリフト層１０１、ｎ型チャネル層１０２、ｐ＋型ゲート層１０３、ｎ＋型ドレイン層１０４、ｎ＋型ソース層１０５、ソース電極１０６およびドレイン電極１０７を有するノーマリオフ型の接合ＦＥＴの要部断面図であり、図１４はドリフト層とチャネル層との境界がゲート層よりも深い場合を示し、図１５はドリフト層とチャネル層との境界がゲート層よりも浅い場合を示している。
【０００８】
図１４に示すように、ｎ−型ドリフト層１０１とｎ型チャネル層１０２との境界がｐ＋型ゲート層１０３よりも深い場合には、ｐ＋型ゲート層１０３の底部およびその底部から連続するコーナー部において、ｎ型チャネル層１０２とｐ＋型ゲート層１０３との間に高濃度のｐｎ接合が形成される事により、素子の耐圧が低下してしまうことになる。これは、ｎ型チャネル層１０２の不純物濃度が高いほど顕著になる。一方、図１５に示すように、ｎ−型ドリフト層１０１とｎ型チャネル層１０２との境界がｐ＋型ゲート層１０３よりも浅い場合は、ｎ型チャネル層１０２のうち、濃度が低いチャネルの出口付近でチャネル幅が狭くなり、ポテンシャルにゆがみが生じる。これにより、チャネルのポテンシャルが一部だけ高くなり、チャネル抵抗が増加してしまう。
【０００９】
また、ノーマリオフ型の接合ＦＥＴはチャネル長が長いため、チャネル層の不純物濃度を高濃度化するには、ドリフト層上に不純物濃度が高濃度のエピタキシャル層を成長させ、その上に素子を形成することが望ましい。しかしながら、その場合には素子の周辺部に設ける電界緩和のためのターミネーション領域においてもｐｎ接合が高濃度になってしまい、耐圧が低下してしまうという課題も含んでいる。
【００１０】
本発明の目的は、炭化珪素を母材として用いた接合ＦＥＴにおいて、耐圧を確保しつつ、チャネル抵抗の増大を防ぐことのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による半導体装置は、
ドレイン層をなす第１導電型の低抵抗半導体基板と、
前記低抵抗半導体基板の裏面に接続された第１主電極と、
前記低抵抗半導体基板上に形成された第１導電型の高抵抗の第１エピタキシャル層と、
前記第１エピタキシャル層上に形成され、前記第１エピタキシャル層よりも低抵抗な第１導電型の第２エピタキシャル層と、
前記第２エピタキシャル層中に形成された複数の第１トレンチと、
前記第２エピタキシャル層の表面で前記第１トレンチに挟まれた領域にて形成された第１導電型の低抵抗ソース領域と、
前記低抵抗ソース領域上に形成され、前記低抵抗ソース領域と電気的に接続された第２主電極と、
前記第１トレンチの側壁および底部に形成された第２導電型の低抵抗ゲート領域と、
前記低抵抗ゲート領域上に形成され、前記低抵抗ゲート領域と電気的に接続された第３主電極と、
前記第１トレンチ、前記低抵抗ソース領域および前記低抵抗ゲート領域からなるアクティブ領域を取り囲むように形成された第２導電型の高抵抗ターミネーション領域と、
を有し、
前記低抵抗ゲート領域間に挟まれ、前記第２エピタキシャル層からなるチャネル領域は、相対的に前記低抵抗ソース領域に近い第１領域ではチャネル幅が一定であり、相対的に前記第１エピタキシャル層に近い第２領域では前記チャネル幅が前記第１エピタキシャル層側に行くほど広くなり、
前記第１エピタキシャル層と前記第２エピタキシャル層との境界は、前記第２領域内かつ前記高抵抗ターミネーション領域の底部のｐｎ接合位置よりも表面側に位置する。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
接合ＦＥＴにおけるゲートとなる高濃度領域の底がターミネーション領域の底よりも浅いことにより、ターミネーション領域で電界が集中しやすい外周のコーナー部においても極度に電界が集中することを避けることができるので、接合ＦＥＴの耐圧を確保することができる。
【００１６】
また、接合ＦＥＴのチャネル領域においては、チャネル幅がドレイン側にいくほど広くなる領域内にて高濃度領域（チャネル領域）とドリフト領域との境界があるため、ゲート・ドレイン間のｐｎ接合の耐圧を確保することができる。さらに、高濃度領域とドリフト領域との境界付近においてチャネル幅が最も狭くなることがないので、チャネル抵抗の増大を防止できる。
【発明を実施するための最良の形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施の形態等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２０】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。
【００２２】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２４】
（実施の形態１）
図１は、本実施の形態１の半導体装置であるノーマリオフ型接合ＦＥＴを有するデバイスの要部断面構造を示し、さらにその一部を拡大して図示している。
【００２５】
図１に示すように、ドレインとなるｎ＋型（第１導電型）のＳｉＣからなる基板（低抵抗半導体基板）１上に、ドリフト層となるｎ−型のＳｉＣからなる第１エピタキシャル層２と、第１エピタキシャル層２よりも導入された不純物濃度が高濃度でチャネルの一部となるＳｉＣからなる第２エピタキシャル層３とが形成されており、その上にデバイスのアクティブ領域とターミネーション領域とが形成されている。アクティブ領域は、ｎ＋型ソース領域（低抵抗ソース領域）４と、トレンチ（第１トレンチ）５の底部および側壁に形成されたｐ＋型（第２導電型）ゲート領域（低抵抗ゲート領域）６とで構成されており、ｐ＋型ゲート領域６で挟まれたチャネル領域は、チャネル幅が一定の領域７Ａと、ドレイン（基板１）側に行くほどチャネル幅が広くなっていく領域７Ｂとに分かれる。第１エピタキシャル層２と第２エピタキシャル層３との境界は、ドレイン（基板１）側に行くほどチャネル幅が広くなっていく領域７Ｂに位置する。一方、ターミネーション領域（高抵抗ターミネーション領域）８は、電界を緩和するためにアクティブ領域を取り囲むように配置しており、より効果的に電界を緩和するために、ｐ＋型ゲート領域６よりも不純物濃度が薄いｐ型で、ｐ＋型ゲート領域６よりもｐｎ接合位置が深くなっている。そのため、第１エピタキシャル層２と第２エピタキシャル層３との境界は、ターミネーション領域８の底部のｐｎ接合の深さよりも浅い位置にある。
【００２６】
次に、本実施の形態１の接合ＦＥＴの動作について説明する。まず、オン状態ではゲートに２．５Ｖ程度、ドレインに１Ｖ〜２Ｖ程度の電圧が印加される。本実施の形態１では、チャネル領域の不純物濃度がドリフト層（ｎ−型の第１エピタキシャル層２）よりも高いため、チャネル抵抗が低くなりオン状態での電流が大きくなる。この時の第１エピタキシャル層２と第２エピタキシャル層３との境界の位置がオン電流にどのような影響を及ぼすかを図２および図３に示すポテンシャルの模式図を用いて説明する。
【００２７】
第１エピタキシャル層２と第２エピタキシャル層３との境界が、チャネル領域のうちのチャネル幅が一定の領域（第１領域）７Ａ内に位置する場合（図２参照）には、領域７Ｂより相対的に不純物濃度が薄い領域７Ａ内でポテンシャル（図２中にて等電位線ＥＱＬ（破線）で図示）が高くなり、電流が流れ難くなってしまう。一方、第１エピタキシャル層２と第２エピタキシャル層３との境界が、チャネル幅がドレイン（基板１）側に行くほど広くなる領域（第２領域）７Ｂ内、またはそれよりも深いところに位置する場合（図３参照）には、ポテンシャル（図３中にて等電位線ＥＱＬ（破線）で図示）のゆがみが小さいため、オン状態でのドレイン電流は低下しない。すなわち、本実施の形態１では、チャネル領域中の不純物濃度の高濃度化によるポテンシャルのゆがみの影響を受けることなくチャネル抵抗を低減することができる。この時、第１エピタキシャル層２と第２のエピタキシャル層３との境界におけるチャネル幅が、チャネル幅が一定の領域７Ａにおけるチャネル幅よりも０．２μｍ程度以上広いと、ポテンシャルのゆがみの影響を受けにくい。
【００２８】
次に、オフ状態では、ゲートに０Ｖ、ドレインには数百〜数千Ｖ程度もの電圧が印加される。接合ＦＥＴの耐圧は、チャネル領域およびｐ＋型ゲート領域６のｐｎ接合と、ターミネーション領域８のｐｎ接合とで決まる。この時、第１エピタキシャル層２と第２エピタキシャル層３との境界が、ｐ＋型ゲート領域６のｐｎ接合位置よりも深い位置にある場合は、ｐ＋型ゲート領域６とチャネル領域との間のｐｎ接合が高濃度になってしまうため、ｐ＋型ゲート領域６のｐｎ接合の耐圧が低下し、結果として接合ＦＥＴ素子の耐圧が低下してしまう。一方、本実施の形態１では、第１エピタキシャル層２と第２エピタキシャル層３との境界がチャネル領域中に位置しているため耐圧が低下することはない。また、ターミネーション領域８においても、第１エピタキシャル層２と第２エピタキシャル層３との境界がターミネーション領域８のｐｎ接合深さよりも浅いため、ターミネーション領域８のコーナー最深部への局所的な電界集中を緩和できるので、接合ＦＥＴ素子の耐圧を確保できる。
【００２９】
本実施の形態１では、耐圧６００Ｖクラスの接合ＦＥＴを想定しており、ドリフト層（第１エピタキシャル層２）の不純物濃度は１×１０１６ｃｍ−３〜２×１０１６ｃｍ−３程度、ドリフト層厚さは６μｍ〜８μｍ程度、トレンチ５の深さは１μｍ〜１．５μｍ程度、トレンチ５の幅は１μｍ程度である。また、第２エピタキシャル層３の不純物濃度は３×１０１６ｃｍ−３〜５×１０１６ｃｍ−３程度が望ましい。これは、第２エピタキシャル層３の不純物濃度が高いほどチャネル抵抗は下がるが、濃度を上げると耐圧を確保するためにチャネル幅を狭くすることになるため、接合ＦＥＴ素子特性のチャネル幅に対する感度が高くなり過ぎてしまうからである。ここで、領域７Ａでのチャネル幅Ｗ１と領域７Ｂでのチャネル幅Ｗ２とは、第１エピタキシャル層２および第２エピタキシャル層３の不純物濃度比に合わせて規定されるが、本実施の形態１では、その不純物濃度比が１：２程度である場合に、領域７Ａでのチャネル幅Ｗ１は０．３μｍ程度、領域７Ｂでのチャネル幅Ｗ２は０．５μｍ程度とすることを例示できる。
【００３０】
また、チャネル幅が一定となる領域７Ａでは、チャネルを形成するｐｎ接合面の角度Ｃ１（図１参照）が基板１の表面に対して８７°〜９０°程度であることが望ましい。これは、チャネルを形成するｐｎ接合面の角度Ｃ１が８７°未満であると、チャネルの耐圧が低下するからである。また、チャネル領域のうち、ドレイン側に行くほどチャネル幅が広くなる領域７Ｂに関しては、第１エピタキシャル層２と第２エピタキシャル層３との境界においてポテンシャルのゆがみが小さくなるように、ｐｎ接合面の角度Ｃ２（図１参照）が基板１の表面に対して３０°〜６０°程度、深さは０．５μｍ程度以上であることが望ましい。
【００３１】
以上の数値は、他の耐圧クラスにおいても同様のことが言え、第２エピタキシャル層３の不純物濃度は第１エピタキシャル層２の濃度の１．５倍〜３倍程度にすればよい。これは、あまり濃度差が大きすぎるとポテンシャルのゆがみが大きくなり電流が低下してしまうからである。
【００３２】
次に、図４〜図７を用いて本実施の形態１の接合ＦＥＴの作製方法について説明する。
【００３３】
まず、図４に示すように、ｎ＋型のＳｉＣからなる基板１上に、ドリフト層となるｎ−型の第１エピタキシャル層２およびチャネルの一部となる第２エピタキシャル層３を成長させる。前述したように、第２エピタキシャル層３には、第１エピタキシャル層２よりも不純物濃度が高濃度となるようにする。
【００３４】
次に、図５に示すように、フォトリソグラフィ技術および不純物イオン注入により、ｐ型のターミネーション領域８を形成する。この時、イオン注入のエネルギーが大きいため、イオン注入時のマスク８Ａとしては、酸化シリコン膜等のハードマスクを用いることが望ましい。また、イオン種としては、ホウ素またはアルミニウムが望ましい。
【００３５】
次に、図６に示すように、フォトリソグラフィ技術および不純物イオン注入により、ｎ＋型ソース領域４および接合ＦＥＴのゲートのコンタクト領域となるｐ＋型ゲート接続用領域（低抵抗ゲート領域）６Ａを形成する。この不純物イオン注入時のマスクは、酸化シリコン膜等のハードマスクでもフォトレジストマスクでも良い。イオン種はシート抵抗が小さくなるよう、ｎ＋型ソース領域４の形成時には窒素を用い、ｐ＋型ゲート接続用領域６Ａの形成時にはアルミニウムを用いるのが望ましい。また、ゲート耐圧確保のため、ｎ＋型ソース領域４の形成時のイオン注入は５００℃程度の高温雰囲気下で行うことが望ましい。
【００３６】
次に、図７に示すように、フォトリソグラフィ技術およびドライエッチング技術によりトレンチ５を形成する。次いで、トレンチ５の側面および底部に接合ＦＥＴのゲートとなるｐ＋型ゲート領域６を不純物イオンの注入により形成する。このｐ＋型ゲート領域６は、チャネル幅が一定の領域７Ａ（図１参照）では、基板１の表面に対して傾斜を有する斜めイオン注入によりトレンチ５の側壁に形成し、チャネル幅がドレイン（基板１）側に行くほど広くなる領域７Ｂでは（図１参照）、トレンチ５の底部への垂直イオン注入により形成する。斜めイオン注入時のイオン注入角度は、基板１の表面に垂直な方向に対して２０°〜３０°程度の入射角で、エネルギーは最大で２００ｋｅＶ〜３００ｋｅＶ程度とした多段注入が望ましい。一方、チャネル幅がドレイン側に行くほど広くなる領域７Ｂでは、ｐｎ接合の深さが基板１の表面から０．５μｍ程度以上となるように、エネルギーが最大で２００ｋｅＶ〜３００ｋｅＶ程度の垂直イオン注入にすることが望ましい。ｐ＋型ゲート領域６を形成する際のマスク６Ｂは、酸化シリコン膜等のハードマスクが望ましく、イオン種としてはアルミニウムが良い。
【００３７】
次に、基板１に対して１５００℃以上で活性化アニールを行った後、たとえば酸化シリコン膜（図示は省略）でトレンチ５の埋め込みを行う。続いて、基板１の表裏にニッケルを主成分とする合金膜を堆積し、次いでその合金膜をドライエッチングすることでパターニングし、ソース電極（第２主電極）９、ドレイン電極（第１主電極）１０およびゲート電極（第３主電極）１１を形成する（図１参照）。
【００３８】
その後、基板１上に酸化シリコン膜等からなる層間絶縁膜を堆積し、その層間絶縁膜をエッチングすることによってソース電極９およびゲート電極１１のそれぞれに達するコンタクトホールを形成する。次いで、それらコンタクトホール内にソース電極９およびゲート電極１１のそれぞれと接続するプラグを形成し、さらに層間絶縁膜上にそのプラグと接続する配線を形成し、本実施の形態１の接合ＦＥＴを有する半導体装置を製造する。層間絶縁膜、プラグおよび配線を形成する工程を繰り返すことによって、さらに多層に配線を形成してもよい。
【００３９】
（実施の形態２）
次に、本実施の形態２について説明する。図８は、本実施の形態２の半導体装置である接合ＦＥＴを有するデバイスの要部断面構造を示している。
【００４０】
図８に示すように、本実施の形態２の接合ＦＥＴと前記実施の形態１の接合ＦＥＴとの違いは、第２エピタキシャル層３上に第２エピタキシャル層３よりも不純物濃度が薄いｎ−型ウエル層（第３エピタキシャル層）１２を形成した点である。本実施の形態２によれば、アクティブ領域においては前記実施の形態１と同様の効果が得られる。
【００４１】
ターミネーション領域８については、前記実施の形態１では電界が集中しやすいコーナー最深部およびコーナー表面部のうち、コーナー最深部のｐｎ接合は低濃度であるが、コーナー表面部ではｐｎ接合が高濃度となっているため、第２エピタキシャル層３の不純物濃度が濃い場合にはコーナー表面部で電界が集中し、耐圧が低下する。一方、本実施の形態２では、コーナー表面部のｎ−型ウエル層１２により不純物濃度を下げているため、コーナー表面部でも電界が集中しなくなり、前記実施の形態１よりもさらに耐圧を高めることができる。
【００４２】
そのターミネーション領域８のコーナー表面部のｎ−型ウエル層１２の不純物濃度は、ドリフト層である第１エピタキシャル層２の不純物濃度と同程度が望ましい。また、ｎ−型ウエル層１２の厚さは、アクティブ領域の特性に影響しないように、ｎ＋型ソース領域４の厚さよりも薄いことが望ましい。
【００４３】
本実施の形態２の接合ＦＥＴの作製方法は、ほぼ前記実施の形態１と同様であるが、第２エピタキシャル層３を形成した後に、表面部のｎ−型ウエル層１２を形成する点だけ異なる。表面部のｎ−型ウエル層１２の形成方法は、エピタキシャル成長でも良いし、ｐ型の導電型の不純物を第２エピタキシャル層３の表面全面に打ち戻すことによってｎ型としての導電性を下げることにより、その表面の実質的なｎ型の不純物濃度を下げても良い。
【００４４】
（実施の形態３）
次に、本実施の形態３について説明する。図９は、本実施の形態３の半導体装置である接合ＦＥＴを有するデバイスの要部断面構造を示している。
【００４５】
図９に示すように、本実施の形態３の接合ＦＥＴと前記実施の形態１の接合ＦＥＴとの違いは、トレンチ（第２トレンチ）８Ｂを形成した後に、そのトレンチ８Ｂの側壁および底部に低エネルギーの不純物イオン注入でターミネーション領域８を形成した点である。
【００４６】
本実施の形態３によれば、ターミネーション領域８の形成に高エネルギーでの不純物イオン注入が不要となるため、不純物イオン注入プロセスを簡易化できるという特長がある。
【００４７】
本実施の形態３におけるターミネーション領域８の形成方法としては、フォトリソグラフィ技術とドライエッチング技術とによりトレンチ８Ｂを形成した後で、基板１の表面に垂直な方向および傾斜を持った方向からの不純物イオン注入により、ｐ型のターミネーション領域８を形成する工程を例示できる。その不純物イオンのイオン種としては、アルミニウムが望ましく、トレンチ８Ｂの深さを考慮して不純物イオン注入のエネルギーを調整し、ｐｎ接合の深さがアクティブ領域中のｐ＋型ゲート領域６のｐｎ接合の深さよりも深くなるようにする。
【００４８】
（実施の形態４）
次に、本実施の形態４について説明する。図１０は、本実施の形態４の半導体装置である接合ＦＥＴを有するデバイスの要部断面構造を示している。
【００４９】
本実施の形態４は、前記実施の形態２と前記実施の形態３とを組み合わせたものである。すなわち、図１０に示すように、前記実施の形態３の接合ＦＥＴの構造に、前記実施の形態２で説明したｎ−型ウエル層１２を加えたものである。それにより、ターミネーション領域８にトレンチ８Ｂを設けた前記実施の形態３の接合ＦＥＴの構造においても、ｎ−型ウエル層１２により不純物濃度を下げているため、ターミネーション領域８のコーナー表面部の不純物濃度は第２エピタキシャル層３よりも薄くなり、そのコーナー表面部でも電界が集中しなくなり、前記実施の形態３よりもさらに耐圧を高めることができる。
【００５０】
（実施の形態５）
次に、本実施の形態５について説明する。図１１は、本実施の形態５の半導体装置である接合ＦＥＴを有するデバイスの要部断面構造を示している。
【００５１】
本実施の形態５と前記実施の形態１〜４との違いは、チャネル幅が一定でない領域７Ｂの構造と形成方法にある。本実施の形態５では、アクティブ領域におけるｐ＋型ゲート領域６上のトレンチ（前記実施の形態１〜４ではトレンチ５が相当）を、トレンチ（第３トレンチ）５Ａおよびトレンチ（第４トレンチ）５Ｂの２段構造とすることにより、チャネル幅がドレイン（基板１）側にいくほど広くなる領域７Ｂを深くしている。これにより、第１エピタキシャル層２と第２エピタキシャル層３との境界を配置できる領域が広がり、プロセスマージンを大きくすることができる。
【００５２】
また、チャネル幅がドレイン側にいくほど広くなる領域７Ｂが深いことは、他にもメリットがある。それは、チャネル幅がドレイン（基板１）側にいくほど広くなる領域７Ｂでは、電流が広がるためにチャネル抵抗をほとんど増大させることがない上に、チャネル幅が一定の領域７Ａへは、ブロッキング状態でのポテンシャルの侵入を抑える役割を果たすことから、本実施の形態５の接合ＦＥＴの耐圧を向上することができる。
【００５３】
次に、図１２および図１３を用いて本実施の形態５の接合ＦＥＴの作製方法について説明する。本実施の形態５の接合ＦＥＴの作製方法は、前記実施の形態１の接合ＦＥＴの作製方法と比較して、異なる点はトレンチ５Ａ、５Ｂおよびｐ＋型ゲート領域６を形成する工程のみであるので、その異なる点のみ説明する。
【００５４】
まず、図１２に示すように、フォトリソグラフィ技術およびドライエッチング技術により、１段目のトレンチ５Ａを形成する。次いで、前記実施の形態１においてｐ＋型ゲート領域６を形成した工程と同様の工程により、トレンチ５Ａの側壁および底部にｐ＋型ゲート領域６を形成する。この際、前記実施の形態１と同様に、マスク６Ｂは、酸化シリコン膜等のハードマスクが望ましく、イオン種としてはアルミニウムが望ましい。
【００５５】
次に、図１３に示すように、トレンチ５Ａ内を含むマスク６Ｂ上に、酸化シリコン膜等の絶縁膜を追加で堆積し、次いでその絶縁膜をエッチバックすることにより、エッチバックによりトレンチ５Ａの側壁にサイドウォール６Ｃを形成する。続いて、形成されたサイドウォール６Ｃをマスクとしたドライエッチングにより、トレンチ５Ａの底部に２段目のトレンチ５Ｂを形成する。続いて、トレンチ５Ｂの側壁および底部に不純物イオンを注入することにより、トレンチ５Ｂの側壁および底部にｐ＋型ゲート領域６を拡張する。
【００５６】
その後の工程は、前記実施の形態１と同様である。
【００５７】
上記のような本実施の形態５の２段構造のトレンチ５Ａおよびトレンチ５Ｂは、前記実施の形態２〜４で説明したような、第２エピタキシャル層３の表面にｎ−型ウエル層１２を形成することでターミネーション領域８のコーナー表面部の不純物濃度を第２エピタキシャル層３よりも薄くした構造や、ターミネーション領域８にトレンチ８Ｂを設けた構造と容易に組み合わせることができる。
【００５８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５９】
たとえば、前記実施の形態は、ＳｉＣからなる基板を用いた接合ＦＥＴに適用する場合について説明したが、ＧａＮ（窒化ガリウム）等の他のワイドバンドギャップ半導体基板を用いた場合でも適用できる。
【産業上の利用可能性】
【００６０】
本発明の半導体装置およびその製造方法は、たとえば炭化珪素を母材として用いた接合ＦＥＴを有する半導体装置およびその製造に適用できる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態１の半導体装置の要部断面構造図である。
【図２】本発明の実施の形態１の半導体装置が有する接合ＦＥＴと比較した接合ＦＥＴにおけるポテンシャルを等電位線で示す説明図である。
【図３】本発明の実施の形態１の半導体装置が有する接合ＦＥＴにおけるポテンシャルを等電位線で示す説明図である。
【図４】本発明の実施の形態１の半導体装置の製造方法を説明する要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】本発明の実施の形態２の半導体装置の要部断面構造図である。
【図９】本発明の実施の形態３の半導体装置の要部断面構造図である。
【図１０】本発明の実施の形態４の半導体装置の要部断面構造図である。
【図１１】本発明の実施の形態５の半導体装置の要部断面構造図である。
【図１２】本発明の実施の形態５の半導体装置の製造方法を説明する要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】本発明者らが検討したノーマリオフ型の接合ＦＥＴを有する半導体装置の要部断面図である。
【図１５】本発明者らが検討したノーマリオフ型の接合ＦＥＴを有する半導体装置の要部断面図である。
【符号の説明】
【００６２】
１  基板（低抵抗半導体基板）
２  第１エピタキシャル層
３  第２エピタキシャル層
４  ｎ＋型ソース領域（低抵抗ソース領域）
５  トレンチ（第１トレンチ）
５Ａ  トレンチ（第３トレンチ）
５Ｂ  トレンチ（第４トレンチ）
６  ｐ＋型ゲート領域（低抵抗ゲート領域）
６Ａ  ｐ＋型ゲート接続用領域（低抵抗ゲート領域）
６Ｂ  マスク
６Ｃ  サイドウォール
７Ａ  領域（第１領域）
７Ｂ  領域（第２領域）
８  ターミネーション領域（高抵抗ターミネーション領域）
８Ａ  マスク
８Ｂ  トレンチ（第２トレンチ）
９  ソース電極（第２主電極）
１０  ドレイン電極（第１主電極）
１１  ゲート電極（第３主電極）
１２  ｎ−型ウエル層（第３エピタキシャル層）
１０１  ｎ−型ドリフト層
１０２  ｎ型チャネル層
１０３  ｐ＋型ゲート層
１０４  ｎ＋型ドレイン層
１０５  ｎ＋型ソース層
１０６  ソース電極
１０７  ドレイン電極
ＥＱＬ  等電位線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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