(57)【要約】      （修正有）【課題】コントロールゲート電極にプロセス整合性の高いメタル材料を用いても、適切な閾値電圧を有するメモリセルを備えた不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】半導体基板１と、半導体基板に離間して設けられたソース領域およびドレイン領域４ａ、４ｂと、ソース領域とドレイン領域との間のチャネル領域６となる半導体基板上に設けられた第１絶縁膜１２と、第１絶縁膜上に設けられた電荷蓄積膜１３と、電荷蓄積膜上に設けられた第２絶縁膜１４と、第２絶縁膜上に設けられ、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔのグループから選択されたいずれか一つの元素と、Ｓｉと、Ｏとを含むコントロールゲート電極１８と、を備えている。【選択図】図７
2010010349.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に離間して設けられたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に設けられた第１絶縁膜と、
前記第１絶縁膜上に設けられた電荷蓄積膜と、
前記電荷蓄積膜上に設けられた第２絶縁膜と、
前記第２絶縁膜上に設けられ、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔのグループから選択されたいずれか一つの元素と、Ｓｉと、Ｏとを含むコントロールゲート電極と、
を備えていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記コントロールゲート電極は、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔのグループから選択されたいずれか一つの元素と、Ｓｉと、を含む柱状の結晶粒を有する多結晶構造を備えており、前記結晶粒の粒界にＯが偏析していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記電荷蓄積膜は、電荷をトラップする絶縁体の電荷トラップ膜であることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記第２絶縁膜はＡｌ２Ｏ３を含み、
前記第２絶縁膜と、前記コントロールゲート電極との間に前記第２絶縁膜と異なる材料の第３絶縁膜が設けられていることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記電荷蓄積膜は、多結晶シリコン膜であることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に電荷蓄積膜を形成する工程と、
前記電荷蓄積膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔのグループから選択されたいずれか一つの元素と、Ｓｉと、Ｏとを含むコントロールゲート電極をスパッタリングにより形成する工程と、
を備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項７】
前記コントロールゲート電極をスパッタリングにより形成する工程は、Ａｒと、Ｏ２と、を含む雰囲気でかつ全圧が１ｍＴｏｒｒ〜４．５ｍＴｏｒｒの範囲で行われることを特徴とする請求項６記載の不揮発性半導体記憶装置の製造方法。
【請求項８】
前記コントロールゲート電極をスパッタリングにより形成する工程は、Ａｒと、Ｏ２と、を含む雰囲気でかつＯ２の分圧が１０−４Ｐａ台で行われることを特徴とする請求項６または７記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタックゲート構造のメモリセルを有する不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型不揮発性半導体記憶装置のメモリセルとして、ＭＯＮＯＳ型のメモリセルの研究開発が盛んである。ＭＯＮＯＳ型のメモリセルとは、半導体基板（Ｓｉｌｉｃｏｎ）上にトンネル絶縁膜（Ｏｘｉｄｅ）、電荷トラップ膜（Ｎｉｔｒｉｄｅ）、電荷ブロック膜（Ｏｘｉｄｅ）、コントロールゲート電極（Ｍｅｔａｌ）をこの順序で形成したスタック構造のゲートを有する半導体素子である。ＮＡＮＤ型不揮発性半導体記憶装置のメモリセルにおいては、トンネル絶縁膜に高電圧を印加して、シリコン基板側から電荷トラップ膜に電子を注入し、電荷トラップ膜に電荷がトラップされることで生じる閾値電圧のシフトを情報の記憶に用いている。このとき、電荷ブロック膜の性質としては、電気的容量が大きいこと、また、絶縁性が高くリーク電流が少ないことが望ましい。
【０００３】
そこで、従来、電荷ブロック膜として用いられてきたＳｉＯ２を高誘電率（ｈｉｇｈ−ｋ）化することでカップリング比を低下させずに、物理膜厚を増加させることが検討されており、誘電率が高く電子に対するポテンシャル障壁が高い材料として、Ａｌ２Ｏ３が最も有望とされている。
【０００４】
一方、従来、コントロールゲート電極にはｎ＋型ポリシリコンが用いられてきた。しかし、近年メモリセルへの書き込み時のポリシリコンの空乏化によるトンネル絶縁膜の電界の低下が問題となっている。これを防ぐためにコントロールゲート電極として、ＴａＮなどのメタル材料を導入することが検討されている（例えば、非特許文献１参照）。
【非特許文献１】C. H. Lee et al., IEDM Tech. Dig., 613 (2003)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように、スタックゲート構造のメモリセルを有する不揮発性半導体記憶装置においては、メモリセルのコントロールゲート電極にメタル材料を用いることが検討されている。しかし、後述するように、コントロールゲート電極にプロセス整合性の高いメタル材料を用いた場合には、適切な閾値電圧を得ることが難しかった。
【０００６】
本発明は、上記事情を考慮してなされたものであって、適切な閾値電圧を有するメモリセルを備えた不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に離間して設けられたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に設けられた第１絶縁膜と、前記第１絶縁膜上に設けられた電荷蓄積膜と、前記電荷蓄積膜上に設けられた第２絶縁膜と、前記第２絶縁膜上に設けられ、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔのグループから選択されたいずれか一つの元素と、Ｓｉと、Ｏとを含むコントロールゲート電極と、を備えていることを特徴とする。
【０００８】
また、本発明の第２の態様による不揮発性半導体記憶装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に電荷蓄積膜を形成する工程と、前記電荷蓄積膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔのグループから選択されたいずれか一つの元素と、Ｓｉと、Ｏとを含むコントロールゲート電極をスパッタリングにより形成する工程と、を備えていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、コントロールゲート電極にプロセス整合性の高いメタル材料を用いても、適切な閾値電圧を有するメモリセルを備えた不揮発性半導体記憶装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態を説明する前に、本発明に至った経緯および本発明の概要について説明する。
【００１１】
ＭＯＮＯＳ構造において、コントロールゲート電極は、この電極の側部に形成される側壁酸化膜と接している。そのため、コントロールゲート電極として、耐酸化性の低いＴａＮやＴａＣなどを用いた場合には、側壁酸化膜の形成時に酸化され、膜剥れなどの問題が生じることが懸念される。したがって、コントロールゲート電極には、耐酸化性の高いメタルを用いることが望ましい。また、コントロールゲート電極の形成プロセスは、ＣＭＯＳロジックの形成プロセスとの親和性が高くインテグレーションが容易であることが望ましい。以上の条件を満たすコントロールゲート電極用メタル材料として、Ｎｉ−ＦＵＳＩ（ＮｉｘＳｉ）およびＣｏ−ＦＵＳＩ（ＣｏｘＳｉ）が挙げられる。特にＮｉｘＳｉに関しては、ＮｉがＣＭＯＳロジックで通常使われる材料であり、新たな材料の投入を必要とせず、コストが削減できるという利点をもつ。
【００１２】
コントロールゲート電極にＮｉｘＳｉあるいはＣｏｘＳｉ、電荷ブロック膜にＡｌ２Ｏ３を用いたＭＯＮＯＳ型メモリセルを実用化するためには、注意すべき点が２つ挙げられる。
【００１３】
一つ目は、コントロールゲート電極の面積の微細化に伴う、メモリセル間の閾値ばらつきである。現状では、ＭＯＮＯＳ型メモリセルの最小加工寸法は５０ｎｍ以下になりつつある。ＮｉｘＳｉあるいはＣｏｘＳｉに限らず、メモリセルの閾値はコントロールゲート電極の仕事関数に依存し、その仕事関数は電荷ブロック膜上での結晶の配向性に依存する。したがって、コントロールゲート電極の面積がシリサイドのグレイン（結晶粒）の粒径と同程度の大きさであると、コントロールゲート電極が一つのグレインで形成されることになり、異なる配向性を有するメモリセル間において閾値にばらつきが生じる。これを防ぐためにはグレインを５０ｎｍに対して十分小さくし、ランダムに配向させることで仕事関数を平均化することが有効である。一方、圧力と温度を制御したスパッタ法によりメタルを形成することにより、グレイン粒径が１０ｎｍ程度の微小柱状構造を選択的に形成することができる技術が知られている（文献、J. A. Thornton, J. Vac. Sci. Technol., 11, 666 (1974)、参照）。この技術を適用することでメモリセル間における閾値のばらつきを抑制することができる。
【００１４】
二つ目は、コントロールゲート電極にｎ＋型ポリシリコン（仕事関数：約４．１７ｅＶ）を用いた従来のＭＯＮＯＳ型メモリセルに比べて、中性閾値電圧Ｖｔｈｉが高くなる点である。中性閾値電圧Ｖｔｈｉとは、電荷トラップ膜（電荷蓄積膜）に電荷がトラップされていない状態でのメモリセルの閾値電圧Ｖｔｈのことである。ＮｉｘＳｉあるいはＣｏｘＳｉに限らず仕事関数がｎ＋型ポリシリコンよりも高いＴａＮなどでも同様な現象が生じると考えられる。
【００１５】
次に、この中性閾値電圧Ｖｔｈｉに最適値が存在する理由について述べる。ＮＡＮＤフラッシュメモリにおいては、Ｖｔｈ＜０となる状態を消去状態として回路動作させている。ＭＯＮＯＳ型メモリセルに消去電圧を印加すると、基板から電荷トラップ膜へ正孔が注入されることで閾値電圧Ｖｔｈが低下していくが、電荷ブロック膜を通してコントロールゲート電極から電子がバックトンネリングするため、両成分が釣り合うところで閾値電圧Ｖｔｈが飽和することになる。したがって、コントロールゲート電極からの電子のトンネリング特性に依存して、消去前の閾値電圧である中性閾値電圧Ｖｔｈｉに対する上限の値が決まってくる。一方、書き込み動作に関しても同様な閾値電圧Ｖｔｈの飽和が起こるため、中性閾値電圧Ｖｔｈｉに求められる下限値が存在する。結果的に中性閾値電圧Ｖｔｈｉの最適値の範囲が存在することになる。
【００１６】
よって、コントロール電極にＮｉｘＳｉあるいはＣｏｘＳｉを用いる場合には、中性閾値電圧Ｖｔｈｉを何らかの方法で低下させることが望ましい。ここで、中性閾値電圧Ｖｔｈｉを変調させる方法には、基板における不純物濃度を変化させる方法と、電極の仕事関数を変化させる方法とがある。基板の不純物濃度に関しては、ショートチャネル効果を抑制するためには不純物濃度を濃くする必要があるが、濃くしすぎるとセルフ・ブーストを困難にしてしまうという問題が生じる。したがって、基板の不純物濃度を制約無く変化させることはできず、メタル電極の閾値を出来る限りｎ＋型ポリシリコンの仕事関数まで近づけることが望ましい。ところが、ＮｉｘＳｉおよびＣｏｘＳｉの仕事関数に関しては、最も低い仕事関数をもつＮｉＳｉ２およびＣｏＳｉ２構造でさえ、それぞれ４．５５ｅＶおよび４．４５ｅＶであり、ｎ＋型ポリシリコンの４．１７ｅＶよりも高い仕事関数となっている。
【００１７】
なお、以上の点はＭＯＮＯＳ型メモリセルのみに要求される特性ではない。フローティングゲート型メモリセルにおいても、近年コントロールゲート電極のメタル化、電極間絶縁膜の高誘電率（ｈｉｇｈ−ｋ）化が進んでおり、コントロールゲート電極はＭＯＮＯＳ型のものと同様な特性を有することが望ましい。
【００１８】
そこで、本発明者達は、鋭意研究に努めた結果、リアクティブ・スパッタリング法により、ＮｉＳｉ２に微量の酸素を添加することで、仕事関数を従来構造のものより約０．３５ｅＶ低下させ、ｎ＋型ポリシリコンに近い仕事関数を得ることが出来た。以下、その詳細を説明する。
【００１９】
本発明の一実施形態による製造方法において、ＮｉＳｉ２は、ＮｉとＳｉのコスパッタによって形成した。Ｔｈｏｒｎｔｏｎの報告によるとスパッタ薄膜の結晶構造は、成膜中のＡｒの圧力および基板温度Ｔｓ［Ｋ］で決定される（文献、J. A. Thornton, J. Vac. Sci. Technol., 11, 666 (1974)、参照）。コントロールゲート電極用の電極材料としては、電気抵抗が低く、また、上述したように、粒径が１０ｎｍ程度の微小柱状グレインを有する薄膜が望ましい。そのためには、Ａｒ圧力は約１ｍＴｏｒｒ〜４．５ｍＴｏｒｒにし、また、薄膜の融点をＴｍ［Ｋ］とすると、Ｔｓ／Ｔｍ＜０．３という条件下でスパッタを行えば良い。ここで、ＮｉＳｉ２およびＣｏＳｉ２の融点Ｔｍはそれぞれ９９３℃、１３２６℃であるので、上記条件からＴｓはそれぞれ約１００℃、２００℃以下であれば良い。
【００２０】
本発明の一実施形態による製造方法において、上記の条件を満たしつつ、かつ酸素を含む雰囲気中でのリアクティブ・スパッタを行うことにより、ＮｉＳｉ２に微量の酸素を添加した。ここで、Ｔｈｏｒｎｔｏｎの報告においては、所望の結晶構造を得るための条件として、Ａｒ圧力に対する条件が示されているが、本質的には膜形成時の全圧が重要な条件と考えられる。したがって、本発明の一実施形態においては、ＡｒとＯ２との全圧が約１ｍＴｏｒｒ〜４．５ｍＴｏｒｒの範囲に収まれば良いと考えられる。また、酸素分圧に関しては、１０−４Ｐａ台になるようにＡｒとＯ２の流量を調整する。酸素分圧がこれよりも高い値になると、ＮｉＳｉ２の酸化物が形成され、導電性が著しく低下することが懸念される。
【００２１】
本発明の一実施形態による製造方法で形成された酸素が添加されたＮｉＳｉ２の透過電子顕微鏡（ＴＥＭ）像を図１に示す。比較例として、ＳｉとＮｉの固相反応プロセスで形成されたＮｉＳｉ２の断面ＴＥＭ像を図２示す。いずれの図においても、結晶粒界に白い点線を描いている。図２に示すように、固相反応プロセスで形成されたＮｉＳｉ２は多結晶であり、その横方向のグレイン粒径は５０ｎｍ以上であることが分かった。一方、図１より、本発明の一実施形態の製造方法で形成された酸素が添加されたＮｉＳｉ２は多結晶であるが、そのグレインは微小柱状であることが分かる。また、横方向のグレイン粒径は１０ｎｍ以下であった。更に、酸素が添加されたＮｉＳｉ２のグレインの粒界には、通常のスパッタ膜では観測されない白いコントラスト領域が存在している。これは、酸素を添加することによって低密度化している領域であると考えられる。
【００２２】
本発明の一実施形態による製造方法で形成された酸素が添加されたＮｉＳｉ２を、極微電子線回折法により複数個所測定し、得られた電子線回折図形を重ねたものを図３に示す。図中の数字は、立方晶ＮｉＳｉ２結晶の面方位のレファレンスデータ（ＪＣＰＤＳ４３−０９８９）を示している。いずれの回折像もＮｉＳｉ２のピークに一致している。また、この回折パターンに周期性が無いことから、ある程度ランダムに配向していることが分かる。
【００２３】
本発明の一実施形態による製造方法で形成された、酸素が添加されたＮｉＳｉ２と、酸素が添加されないＮｉＳｉ２のＸ線回折測定の結果を図４に示す。Ｘ線の線源にはＣｕのＫα線を用いている。両試料のグレイン粒径が異なるためピークの半値幅は異なるが、ピークの位置は両試料で一致しており、面間隔が一致していることが分かる。したがって、酸素が添加されたＮｉＳｉ２においては、酸素がグレインよりも、主に粒界に存在していると考えられる。
【００２４】
本発明の一実施形態による製造方法で形成された酸素が添加されたＮｉｘＳｉ（ｘ＝０．５、１、２）と、酸素が添加されないＮｉｘＳｉの仕事関数を図５に示す。この仕事関数は、以下のようにして見積った。まず、ＮｉｘＳｉ／ＳｉＯ２／Ｓｉ構造を有するＭＯＳキャパシタを形成し、Ｃ−Ｖ特性からフラットバンド電圧Ｖｆｂを見積った。次に、ＳｉＯ２膜厚Ｔの異なる試料に対してＶｆｂ−Ｔプロットを作成し、直線外挿から仕事関数を抽出した。図５から、酸素を添加することで、いずれの組成のＮｉｘＳｉも仕事関数の値が減少していることが分かる。
【００２５】
このメカニズムについては次のように考えられる。物質単体を考えたとき、図６に示すように、物質の表面における原子の密度が低い場合には、物質表面平行方向に対して電荷密度が平滑化され(Smoluchowski smoothing)、電子はWigner-Seitz cell間の真空領域に移動する。その結果として、図６中に示すような電荷の偏りが生じ、仕事関数の低下が起こる。同様な現象が物質同士の界面でも起こると考えられる。つまり、本発明の一実施形態の製造方法においては、酸素が粒界に入ることで、ＮｉＳｉ２と絶縁膜との界面に原子密度が低い領域が形成された結果、ＮｉＳｉ２の仕事関数が低下したと考えられる。図５に示したように、この現象はＮｉＳｉ２に限らず組成の異なるＮｉ２Ｓｉ、ＮｉＳｉでも観測されている。同様な現象は、他のシリサイドでも起こることが推定されるが、シリサイドの耐酸化性があまりにも低い場合には、酸素がグレイン中に取り込まれて絶縁体となる可能性が考えられる。ここで、耐酸化性のひとつの指標として仕事関数が挙げられ、仕事関数が大きいほど耐酸化性が高いと考えられる。したがって、仕事関数が５ｅＶ以上であるＣｏ、Ｐｄ、Ｐｔのシリサイドに関しては、ＮｉＳｉ２と同様な現象が起こると考えられる。
【００２６】
以下に、本発明の実施形態について図面を参照しながら説明する。なお、実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００２７】
（第１実施形態）
本発明の第１実施形態による不揮発性半導体記憶装置について説明する。本実施形態の不揮発性半導体記憶装置は、ＮＡＮＤ型不揮発性半導体記憶装置であって、図１４に示すように、複数のメモリセルＭを有している。これらの複数のメモリセルＭは、隣接するもの同士でソース・ドレインを共有する形で直列接続されてＮＡＮＤ列を構成する。このようなＮＡＮＤ列がマトリクス状に配列されてメモリセルアレイが構成される。
【００２８】
メモリセルアレイの列方向に並ぶＮＡＮＤ列の一端側のドレインは、選択トランジスタＳ１を介してビット線ＢＬに共通に接続され、他端側ソースはやはり選択トランジスタＳ２を介して共通ソース線（図示せず）に接続される。図１４に示す横方向に並ぶメモリセルＭの制御ゲートは、共通にワード線ＷＬに接続される。選択トランジスタＳ１、Ｓ２のゲートも同様に選択ゲート線ＳＳＬ、ＧＳＬに共通接続される。一つのワード線により駆動されるＮＡＮＤ列の範囲がＮＡＮＤ列ブロックを構成している。通常、この様なＮＡＮＤ列ブロックがビット線方向に複数個配置されてメモリセルアレイが構成される。
【００２９】
本実施形態においては、各メモリセルはＭＯＮＯＳ型のメモリセルであって、その断面構造を図７（ａ）、７（ｂ）に示す。図７（ａ）はビット線に平行な方向の断面図、図７（ｂ）はワード線に平行な方向の断面図である。なお、各メモリセルのコントロールゲート電極はワード線となっている。図７（ａ）と図７（ｂ）とは互いに直交する断面を示している。
【００３０】
図７（ａ）に示すように、ｐ型シリコン基板１にソース領域４ａ、ドレイン領域４ｂが形成されている。ソース領域４ａとドレイン領域４ｂとの間のチャネル領域６となるｐ型シリコン基板１上には、ＭＯＮＯＳ構造のゲート１０が形成されている。このゲート１０は、トンネル絶縁膜１２、電荷トラップ膜（電荷蓄積膜とも云う）１３、電荷をブロックする絶縁体からなる電荷ブロック膜１４、およびコントロールゲート電極１８がこの順序で形成された積層構造を有している。なお、本実施形態においては、コントロールゲート電極１８上にはマスク材１９が形成されているが、マスク材１９は無くても良い。
【００３１】
本実施形態では、トンネル絶縁膜１２として、ＳｉＯ２膜が用いられるが、ＳｉＯＮ膜や、ＳｉＯ２／ＳｉＮ／ＳｉＯ２の積層膜（以下、ＯＮＯ膜と云う）であっても構わない。また、電荷トラップ膜１３として、ＳｉＮ膜が用いられるが、ＨｆＯ２膜やＨｆＯＮ膜などのｈｉｇｈ−ｋ膜であっても構わない。さらに、電荷ブロック膜１４として、Ａｌ２Ｏ３膜が用いられ、コントロールゲート電極１８として、酸素を含有するＮｉＳｉ２膜が用いられる。
【００３２】
ゲート１０の最上面および側面は、側壁酸化膜と呼ばれるシリコン酸化膜２１で覆われており、さらに、全面を覆うように層間絶縁膜２２が形成されている。図７（ｂ）に示すように、隣り合うメモリセルのチャネル領域６、トンネル絶縁膜１２から電荷ブロック膜１４までの積層部分は、互いにシリコン酸化膜で構成される素子分離領域２７によって隔てられている。ワード線方向に並ぶ各メモリセルはコントロール電極１８が共通であり、これらは素子分離領域２７上に延在している。すなわち、ワード線がコントロール電極１８となっている。
【００３３】
次に、図８（ａ）乃至図１１（ｂ）を参照して、本実施形態の不揮発性半導体記憶装置の製造方法を説明する。なお、図８（ａ）〜図１１（ｂ）においては、図７（ａ）、７（ｂ）と同様、図８（ａ）、９（ａ）、１０（ａ）、１１（ａ）はビット線に平行な方向の断面図、図８（ｂ）、９（ｂ）、１０（ｂ）、１１（ｂ）はワード線に平行な方向の断面図の図面を示している。
【００３４】
まず、例えばｐ型のシリコン基板１の表面に、トンネル絶縁膜１２となる膜厚３ｎｍ〜５ｎｍのＳｉＯ２膜を熱酸化により形成する。ここで、トンネル絶縁膜１２は、ＣＶＤ法などで形成されるＥＯＴ（Equivalent Oxide Thickness）が３ｎｍ〜５ｎｍのＳｉＯＮ膜あるいはＯＮＯ膜であっても構わない。次に、電荷トラップ膜１３として、膜厚４ｎｍ〜１０ｎｍのＳｉＮ膜をＣＶＤ法などにより形成する。ここで、電荷トラップ膜１３としては、ＣＶＤ法やスパッタ法などで形成される膜厚１５ｎｍ〜２５ｎｍのＨｆＯ２などのｈｉｇｈ−ｋ膜であっても構わない。更に、電荷ブロック膜１４として、膜厚１０ｎｍ〜２０ｎｍのＡｌ２Ｏ３膜をスパッタ法などで形成し、素子分離のためのマスク材１５をＣＶＤ法により堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材１５、電荷ブロック膜１４、電荷トラップ膜１３、トンネル絶縁膜１２を順次エッチング加工し、さらにシリコン基板１の露出領域をエッチングして、深さ６０ｎｍの素子分離溝２６を形成する（図８（ａ）、８（ｂ）参照）。
【００３５】
次に、全面に素子分離領域２７となるシリコン酸化膜を堆積して、素子分離溝２６を完全に埋め込み、その後、表面部分のシリコン酸化膜をＣＭＰ(Chemical Mechanical Polishing)法で除去して、表面を平坦化する（図９（ａ）、９（ｂ）参照）。このとき、素子分離領域２７に用いる材料はシリコン酸化膜に限定されるものではなく、シリコンと酸素を含む絶縁体であれば良く、例えば、シリコン酸窒化膜であっても良い。
【００３６】
次に、露出したマスク材１５を選択的にエッチング除去した後、素子分離領域２７の露出表面を希フッ酸溶液でエッチング除去し、素子分離領域２７と電荷ブロック膜１４の表面を平坦化する（図示せず）。
【００３７】
平坦面を形成後、コントロールゲート電極１８として、全面にＮｉとＳｉのコスパッタで膜厚１００ｎｍのＮｉＳｉ２膜を、室温〜１００℃の温度で形成する。コスパッタは、ＡｒとＯ２の混合ガス雰囲気中で行い、ＡｒとＯ２の流量比を調整することで、全圧が約１ｍＴｏｒｒ〜４．５ｍＴｏｒｒ、Ｏ２分圧が１０−４Ｐａ台となるようにする。また、コスパッタの代わりにニッケルシリサイドのスパッタリングを用いてもよい。ここでは、ＮｉＳｉ２を例にとって説明したが、コントロールゲート電極１８としては、ＣｏＳｉ２でも構わず、この場合の成膜温度は室温〜２００℃の範囲となる。続いて、素子分離のためのマスク材１９をＣＶＤ法により堆積する（図１０（ａ）、１０（ｂ）参照）。
【００３８】
この後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材１９、コントロールゲート電極１８、電荷ブロック膜１４、電荷トラップ膜１３、トンネル絶縁膜１２を順次エッチング加工して、ワード線に沿った方向のスリット部２９を形成する（図１１（ａ）、１１（ｂ）参照）。
【００３９】
最後に、図７（ａ）、７（ｂ）に示したように、露出面に側壁酸化膜と呼ばれるシリコン酸化膜２１をＣＶＤ法で形成する。その後、シリコン基板１に対してイオン注入法を用いてソース領域４ａおよびドレイン領域４ｂを形成する。さらに、全面を覆うように層間絶縁膜２２をＣＶＤ法で形成し、その後は、周知の方法で配線層等を形成して不揮発性半導体記憶装置が完成する。
【００４０】
このようにして形成された本実施形態の不揮発性半導体記憶装置は、コントロールゲート電極として酸素が添加されたＮｉＳｉ２膜が用いられ、このＮｉＳｉ２膜はグレイン粒径が１０ｎｍ程度の微小柱状構造を有しており、添加された酸素は主に粒界に存在することになる。
【００４１】
これにより、本実施形態の不揮発性半導体記憶装置は、適切な閾値電圧を有することができる。
【００４２】
（第２実施形態）
次に、本発明の第２実施形態による不揮発性半導体記憶装置を説明する。本実施形態の不揮発性半導体記憶装置は、ＮＡＮＤ型不揮発性半導体記憶装置であって、第１実施形態と同様に、図１４に示すように複数のメモリセルが直列に接続されたＮＡＮＤ列を備えている。本実施形態においては、各メモリセルはＭＯＮＯＳ型のメモリセルであって、その断面構造を図１２（ａ）、１２（ｂ）に示す。図１２（ａ）はビット線に平行な方向の断面図、図１２（ｂ）はワード線に平行な方向の断面図である。図１２（ａ）と図１２（ｂ）とは互いに直交する断面を示している。
【００４３】
従来、多結晶シリコンとＡｌ２Ｏ３が反応を起こすことが知られている。第１実施形態においては、Ａｌ２Ｏ３で構成される電荷ブロック膜１４上にシリサイドで構成されるコントロールゲート電極１８を直接形成しているため、シリサイドから構成されるコントロールゲート電極１８中のＳｉと、Ａｌ２Ｏ３からなる電荷ブロック膜１４が反応を起こす可能性が考えられる。そこで、第２実施形態においては、コントロールゲート電極１８と電荷ブロック膜１４との間に、例えばＳｉＮからなる反応防止膜１７を形成した。これにより、コントロールゲート電極１８中のＳｉと、電荷ブロック膜１４中のＡｌ２Ｏ３との反応を防止することができる。
【００４４】
図１２（ａ）、１２（ｂ）に示す本実施形態の不揮発性半導体記憶装置の製造に関しては、基本的には、第１実施形態で説明した図８（ａ）乃至図１１（ｂ）に示すプロセスを適用することで形成することができる。第１実施形態で説明したプロセス法と異なる部分としては、Ａｌ２Ｏ３からなる電荷ブロック膜１４を形成した後、膜厚１ｎｍ〜３ｎｍのＳｉＮ膜をＣＶＤ法などにより形成する。更に、素子分離のためのマスク材１５をＣＶＤ法により堆積した後は、第１実施形態で説明した製造方法と同様の方法を用いて図１２（ａ）、１２（ｂ）に示す不揮発性半導体記憶装置を作製することができる。
【００４５】
本実施形態の不揮発性半導体記憶装置も、第１実施形態と同様に、コントロールゲート電極として酸素が添加されたＮｉＳｉ２膜が用いられ、このＮｉＳｉ２膜はグレイン粒径が１０ｎｍ程度の微小柱状構造を有しており、添加された酸素は主に粒界に存在することになるので、適切な閾値電圧を有することができる。
【００４６】
（第３実施形態）
次に、本発明の第３実施形態による不揮発性半導体記憶装置を説明する。本実施形態の不揮発性半導体記憶装置は、ＮＡＮＤ型不揮発性半導体記憶装置であって、第１実施形態と同様に、図１４に示すように複数のメモリセルが直列に接続されたＮＡＮＤ列を備えている。本実施形態においては、各メモリセルはフローティングゲート型のメモリセルであって、その断面構造を図１３（ａ）、１３（ｂ）に示す。図１３（ａ）はビット線に平行な方向の断面図、図１３（ｂ）はワード線に平行な方向の断面図である。図１３（ａ）と図１３（ｂ）とは互いに直交する断面を示している。
【００４７】
本実施形態に係るフローティングゲート型のメモリセルは、図７（ａ）および図１２（ａ）に示す第１および第２実施形態に係るＭＯＮＯＳ型のメモリセルのゲート１０をゲート１０Ａに置き換えた構成となっている。このゲート１０Ａは、チャネル領域６上、トンネル絶縁膜１２、電荷が蓄積されるフローティングゲート電極（電荷蓄積膜）３３、電極間絶縁膜３４、コントロールゲート電極１８をこの順序で積層した積層構造を有している。
【００４８】
本実施形態に係るフローティングゲート型メモリセルを形成する場合には、トンネル絶縁膜１２を形成した後、フローティングゲート電極３３として、厚さ６０ｎｍのｎ＋型ポリシリコンを形成し、さらにマスク材（図示せず）をＣＶＤ法により形成する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材（図示せず）、フローティングゲート電極３３、トンネル絶縁膜１２を順次、エッチング加工し、さらにシリコン基板１の露出領域をエッチングして、深さ６０ｎｍの素子分離溝（図示せず）を形成する。
【００４９】
次に、全面に素子分離領域２７となるシリコン酸化膜を堆積して、上記素子分離溝を完全に埋め込み、その後、表面部分のシリコン酸化膜をＣＭＰ法で除去して、表面を平坦化する。このとき、素子分離領域２７に用いる材料はシリコン酸化膜に限定されるものではなく、シリコンと酸素を含む絶縁体であれば良く、例えば、シリコン酸窒化膜であっても良い。
【００５０】
続いて、露出したマスク材を選択的にエッチング除去し、素子分離領域２７の露出表面を希フッ酸溶液でエッチング除去したのち、電極間絶縁膜３４、コントロールゲート電極１８、マスク材１９を堆積する。その後は、第１実施形態で説明したＭＯＮＯＳ型半導体記憶装置の製造方法と同様の方法を用いれば、図１３（ａ）、１３（ｂ）に示す本実施形態に係るメモリセルを作製することができる。
【００５１】
本実施形態の不揮発性半導体記憶装置も、第１実施形態と同様に、コントロールゲート電極として酸素が添加されたＮｉＳｉ２膜が用いられ、このＮｉＳｉ２膜はグレイン粒径が１０ｎｍ程度の微小柱状構造を有しており、添加された酸素は主に粒界に存在することになるので、適切な閾値電圧を有することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態による製造方法によって製造されたＮｉＳｉ２の断面ＴＥＭ写真。
【図２】比較例の製造方法によって製造されたＮｉＳｉ２の断面ＴＥＭ写真。
【図３】本発明の一実施形態の製造方法によって製造されたＮｉＳｉ２の電子線回折パターンを示す写真。
【図４】酸素が添加されたＮｉＳｉ２と、酸素が添加されないＮｉＳｉ２のＸ線回折スペクトルを示す図。
【図５】酸素が添加されたＮｉｘＳｉと、酸素が添加されないＮｉｘＳｉの組成ｘを変えたときの仕事関数を示す図。
【図６】Ｓｍｏｌｕｃｈｏｗｓｋｉ  ｓｍｏｏｔｈｉｎｇを説明する図。
【図７】第１実施形態による不揮発性半導体記憶装置の断面図。
【図８】第１実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。
【図９】第１実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。
【図１０】第１実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。
【図１１】第１実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。
【図１２】第２実施形態による不揮発性半導体記憶装置の断面図。
【図１３】第３実施形態による不揮発性半導体記憶装置の断面図。
【図１４】ＮＡＮＤ型不揮発性半導体記憶装置のメモリセルアレイを示す図。
【符号の説明】
【００５３】
１  シリコン基板
４ａ  ソース領域
４ｂ  ドレイン領域
６  チャネル領域
１０  ＭＯＮＯＳ構造のゲート
１２  トンネル絶縁膜
１３  電荷トラップ膜
１４  電荷ブロック膜
１５  マスク材
１７  反応防止膜
１８  コントロールゲート電極
１９  マスク材
２１  シリコン酸化膜
２２  層間絶縁膜
２６  素子分離溝
２７  素子分離領域
２９  スリット部
３３  フローティングゲート電極
３４  電極間絶縁膜
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１】
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【図２】
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【図３】
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