(57)【要約】【課題】消費電力の低減と安定した動作を実現できるようにした半導体記憶装置を提供する。【解決手段】ＳＯＩ層に形成されたメモリーセル５０を備え、このメモリーセルは、部分空乏型の第１トランジスター１０と、第２トランジスター２０とを有する。第１トランジスター１０は、ＳＯＩ層上に絶縁膜を介して形成されたゲート電極１４と、ゲート電極１４の両側下のＳＯＩ層に形成されたＮ型のソース１５ａ又はドレイン１５ｂとを有する。また、第２トランジスター２０は、ＳＯＩ層上に絶縁膜を介して形成されたゲート電極２４と、ゲート電極２４の両側下のＳＯＩ層に形成されたＰ型のソース２５ａ又はドレイン２５ｂとを有する。さらに、第１トランジスター１０のボディ領域にソース２５ａが電気的に接続されている。【選択図】図１
2010245082.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層に形成されたメモリーセルと、を備え、
前記メモリーセルは、
前記半導体層に形成された部分空乏型の第１トランジスターと、
前記半導体層に形成された第２トランジスターと、を有し、
前記第１トランジスターは、
前記半導体層上に絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の両側下の前記半導体層に形成された第１導電型の第１ソース又は第１ドレインと、を含み、
前記第２トランジスターは、
前記半導体層上に絶縁膜を介して形成された第２ゲート電極と、
前記第２ゲート電極の両側下の前記半導体層に形成された第２導電型の第２ソース又は第２ドレインと、を含み、
前記第２ソース又は前記第２ドレインの一方が、前記第１ゲート電極直下の領域の前記半導体層に電気的に接続されていることを特徴とする半導体記憶装置。
【請求項２】
前記第１ゲート電極に電気的に接続される読み出し線と、
前記第１ソース又は前記第１ドレインの一方に電気的に接続されるビット線と、
前記第１ソース又は前記第１ドレインの他方に電気的に接続される電源線と、
前記第２ゲート電極に電気的に接続される書き込み線と、
前記第２ソース又は前記第２ドレインの他方に電気的に接続されるデータ線と、をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリーセルにデータを書き込む第１の周辺回路、をさらに備え、
前記第１の周辺回路は、前記書き込み線を介して前記第２ゲート電極に電圧を印加して前記第２トランジスターをオンさせると共に、前記データ線及び前記第２トランジスターを介して、前記第１ゲート電極直下の領域の前記半導体層に第１の電圧を印加する、ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリーセルからデータを読み出す第２の周辺回路、をさらに備え、
前記第２の周辺回路は、前記読み出し線を介して前記第１ゲート電極に第２の電圧を印加すると共に、前記第１トランジスターから出力される信号を前記ビット線を介して検出する、ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記メモリーセルを複数有し、前記複数のメモリーセルが平面視で第１の方向に沿って複数の行を成すと共に、前記第１の方向と交差する第２の方向に沿って複数の列を成すようにそれぞれ配置されたメモリーセルアレイ、をさらに備え、
前記第１の周辺回路は、
前記第１の方向に沿う複数の行の中から任意の行を選択すると共に、前記第２の方向に沿う複数の列の中から任意の列を選択し、選択した行と列の交点に位置するメモリーセルに対してデータの書き込みを行い、
前記第２の周辺回路は、
前記第１の方向に沿う複数の行の中から任意の行を選択すると共に、前記第２の方向に沿う複数の列の中から任意の列を選択し、選択した行と列の交点に位置するメモリーセルに対してデータの読み出しを行う、ことを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁層上の半導体層にメモリーセルを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
電源を切ると記憶内容が失われる揮発性メモリーとして、ＤＲＡＭ（Dynamic Random Access Memory）が知られている。ＤＲＡＭは、一般的には、１セルが１トランジスター（パストランジスター）と１つのキャパシタとにより構成されている（例えば、特許文献１参照。）。このような構造は、高集積化が容易であり、しかも低コストで作成できるなど、利点が大きい。その一方で、読み出しの都度、キャパシタに蓄積された電荷は失われるため、読み込んだデータと同一のデータをキャパシタに再度書き込む（即ち、リフレッシュする）必要がある。このため、消費電力を低減することは難しい。
【０００３】
一方、この種の記憶装置において、低消費電力化を可能とする一手段として、イオンインパクト化現象を用いて、ＭＩＳＦＥＴにデータを書き込む技術が知られている（例えば、特許文献２参照。）。この技術では、データの書き込みは、ＳＯＩ基板に形成されたＭＩＳＦＥＴに対して行われ、データ（例えば、”０”又は“１”）は、ＭＩＳＦＥＴの閾値電圧の差として記憶される。そして、このデータの保持状態は、例えば逆データの書き込み（消去）等を行わない限り、読み出し動作を複数回行ってもほとんど変わらない。よって、読み出しの都度、リフレッシュを行う必要がないので、消費電力を低減することが可能である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−１８２４５８号公報
【特許文献２】特開２００２−３４３８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、インパクトイオン化現象による電子−ホール対の生成量は、ゲート電圧やドレイン電圧以外の他の要因、例えば、温度などの影響を受け易いと考えられる。このため、イオンインパクト化現象を書き込み動作に利用した記憶装置では、温度などの使用環境が比較的狭い範囲に制限され、この範囲を超えて使用する場合は動作が不安定となる可能性があった。
そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、消費電力の低減と安定した動作を実現できるようにした半導体記憶装置の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の一態様に係る半導体記憶装置は、絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成されたメモリーセルと、を備え、前記メモリーセルは、前記半導体層に形成された部分空乏型の第１トランジスターと、前記半導体層に形成された第２トランジスターと、を有し、前記第１トランジスターは、前記半導体層上に絶縁膜を介して形成された第１ゲート電極と、前記第１ゲート電極の両側下の前記半導体層に形成された第１導電型の第１ソース又は第１ドレインと、を含み、前記第２トランジスターは、前記半導体層上に絶縁膜を介して形成された第２ゲート電極と、前記第２ゲート電極の両側下の前記半導体層に形成された第２導電型の第２ソース又は第２ドレインと、を含み、前記第２ソース又は前記第２ドレインの一方が、前記第１ゲート電極直下の領域の前記半導体層に電気的に接続されていることを特徴とするものである。
【０００７】
ここで、「絶縁層」は例えばＢＯＸ層、「半導体層」は例えばＳＯＩ層とも呼ばれる。また、「メモリーセル」とは、半導体記憶装置において、情報の最小単位である“０”又は“１”から成る１ビットのデータを保持するために必要な回路構成のことである。さらに、「部分空乏型のトランジスター」とは、トランジスターの動作時に、ゲート電極直下の領域の半導体層（即ち、ボディ領域）が完全に空乏化するのではなく、部分的に空乏化する（つまり、空乏層が絶縁層まで達せずに中性領域が残る）トランジスターのことである。なお、ゲート電極と半導体層との間にある絶縁膜は、半導体層の熱酸化により形成されるゲート酸化膜であっても良いし、その他の絶縁膜（例えば、ｈｉｇｈ−ｋ膜）であっても良い。
【０００８】
このような構成であれば、第２トランジスターをオンにして、第１ゲート電極の直下の領域の半導体層（即ち、ボディ領域）に電圧を印加することができ、ボディ領域の電位（即ち、ボディ電位）を任意の値に設定することができる。また、ボディ電位を任意の値に設定した後は、第２トランジスターをオフにして、第１トランジスターのボディ領域からの電荷の流出を防ぎ、ボディ電位を任意の値に保持することができる。ここで、第１トランジスターの閾値電圧はそのボディ電位に依存する。
【０００９】
従って、第１トランジスターのボディ領域に、所定の電圧（例えば、”Ｌ”又は“Ｈ”）を印加することにより、メモリーセルにデータ（例えば、”０”又は“１”）を書き込むことができる。また、この書き込まれたデータは第１トランジスターの閾値電圧の差として記憶される。このデータの保持状態は、例えば逆データの書き込み（消去）等を行わない限り、読み出し動作を複数回行ってもほとんど変わらない。よって、読み出しの都度リフレッシュを行う必要がなく、例えば、複数回の読み出しにつき１回のリフレッシュで済むため、消費電力の低減が可能である。
また、ボディ領域に所定の電圧を印加することによりデータの書き込みが行われるため、データの書き込みをイオンインパクト化現象に頼る場合と比べて、温度等の影響を受けにくい。このため、温度変化が大きい使用環境下でも、比較的安定した動作を実現することができる。
【００１０】
また、上記の半導体記憶装置において、前記第１ゲート電極に電気的に接続される読み出し線と、前記第１ソース又は前記第１ドレインの一方に電気的に接続されるビット線と、前記第１ソース又は前記第１ドレインの他方に電気的に接続される電源線と、前記第２ゲート電極に電気的に接続される書き込み線と、前記第２ソース又は前記第２ドレインの他方に電気的に接続されるデータ線と、をさらに備えることを特徴としても良い。このような構成であれば、書き込み線及びデータ線を用いてメモリーセルにデータを書き込むことができる。また、読み出し線及びビット線を用いてメモリーセルからデータを読み出すことができる。
【００１１】
また、上記の半導体記憶装置において、前記メモリーセルにデータを書き込む第１の周辺回路、をさらに備え、前記第１の周辺回路は、前記書き込み線を介して前記第２ゲート電極に電圧を印加して前記第２トランジスターをオンさせると共に、前記データ線及び前記第２トランジスターを介して、前記第１ゲート電極直下の領域の前記半導体層に第１の電圧を印加する、ことを特徴としても良い。
また、上記の半導体記憶装置において、前記メモリーセルからデータを読み出す第２の周辺回路、をさらに備え、前記第２の周辺回路は、前記読み出し線を介して前記第１ゲート電極に第２の電圧を印加すると共に、前記第１トランジスターから出力される信号を前記ビット線を介して検出する、ことを特徴としても良い。
【００１２】
また、上記の半導体記憶装置において、前記メモリーセルを複数有し、前記複数のメモリーセルが平面視で第１の方向に沿って複数の行を成すと共に、前記第１の方向と交差する第２の方向に沿って複数の列を成すようにそれぞれ配置されたメモリーセルアレイ、をさらに備え、前記第１の周辺回路は、前記第１の方向に沿う複数の行の中から任意の行を選択すると共に、前記第２の方向に沿う複数の列の中から任意の列を選択し、選択した行と列の交点に位置するメモリーセルに対してデータの書き込みを行い、前記第２の周辺回路は、前記第１の方向に沿う複数の行の中から任意の行を選択すると共に、前記第２の方向に沿う複数の列の中から任意の列を選択し、選択した行と列の交点に位置するメモリーセルに対してデータの読み出しを行う、ことを特徴としても良い。このような構成であれば、メモリーセルアレイに含まれる複数のメモリーセルの各々に対して、データの書き込みと読み出しとを行うことができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態に係るメモリーセル５０の構成例を示す図。
【図２】本発明の実施の形態に係るメモリーセル５０の構成例を示す図。
【図３】第１トランジスター１０及び第２トランジスター２０の構成例を示す図。
【図４】Ｎチャネル型の第１トランジスター１０の閾値電圧の一例を示す図。
【図５】メモリーセルアレイ６０の構成例を示す図。
【図６】本発明の実施の形態に係る半導体記憶装置１００の構成例を示す図。
【図７】本発明の他の形態（その１）を説明する図。
【図８】本発明の他の形態（その２）を説明する図。
【図９】Ｐチャネル型の第１トランジスター１０の閾値電圧の一例を示す図
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）メモリーセルの構成について
図１は、本発明の実施の形態に係るメモリーセル５０の構成例を示す回路図である。また、図２は、本発明の実施の形態に係るメモリーセル５０の構成例を示す平面図である。
図１及び図２に示すメモリーセル５０は、例えばＳＯＩ基板に形成されており、Ｎチャネル型の第１トランジスター１０と、Ｐチャネル型の第２トランジスター２０と、を有する。また、このメモリーセル５０の周囲には、例えば、平面視で横方向に沿って配置された読み出し線ＲＬ（ＲＬ：Read Line）及びデータ線ＤＬ（ＤＬ：Data Line）と、平面視で縦方向に沿って配置されたビット線ＢＬ（ＢＬ：Bit Line）、書き込み線ＷＬ（ＷＬ：Write Line）及び、接地電位に固定された電源線ＧＬ（ＧＬ：Ground Line）が設けられている。まず始めに、メモリーセル５０の具体的な構成について説明する。
【００１５】
図３（ａ）及び（ｂ）は、第１トランジスター１０及び第２トランジスター２０の構成例を示す平面図と断面図である。図３（ａ）及び（ｂ）に示すように、第１トランジスター１０及び第２トランジスター２０は、例えばＢＯＸ層１上のＳＯＩ層２に形成されている。ここで、ＢＯＸ層１は例えばシリコン酸化膜（ＳｉＯ2）であり、ＳＯＩ層２は例えば単結晶のシリコン層（Ｓｉ）である。また、ＢＯＸ層１の下には図示しない支持基板がある。支持基板は例えば単結晶のＳｉである。この図示しない支持基板とＢＯＸ層１及びＳＯＩ層２により、ＳＯＩ基板が構成されている。
【００１６】
第１トランジスター１０は、例えば、絶縁膜１３を介してＳＯＩ層２上に形成されたゲート電極１４と、このゲート電極１４の両側下のＳＯＩ層２に形成されたＮ型のソース１５ａ又はドレイン１５ｂと、を有する。この第１トランジスター１０は、部分空乏型のＭＩＳＦＥＴ（即ち、ＰＤ−ＳＯＩ  ＭＩＳＦＥＴ）であり、その動作時には図３（ｂ）に示すように、ゲート電極１４直下の領域のＳＯＩ層（即ち、ボディ領域）２において、空乏層２ａがＢＯＸ層１まで達せずに中性領域２ｂが残る。また、第２トランジスター２０も、例えばＰＤ−ＳＯＩ  ＭＩＳＦＥＴであり、絶縁膜２３を介してＳＯＩ層２上に形成されたゲート電極２４と、このゲート電極２４の両側下のＳＯＩ層２に形成されたＰ型のソース２５ａ又はドレイン２５ｂと、を有する。絶縁膜１３、２３は、例えば、ＳＯＩ層２の熱酸化により形成されるゲート酸化膜（ＳｉＯ2若しくはＳｉＯＮ）、又はｈｉｇｈ−ｋ膜である。また、ゲート電極１４、２４は、例えばリン、ボロン等の不純物を含むポリシリコンからなる。ゲート電極１４、２４は電気的に分離されている。
【００１７】
図３（ｂ）に示すように第２トランジスター２０のソース２５ａ又はドレイン２５ｂの一方は、後述するように、コンタクト２７を介してデータ線ＤＬに接続されている。また、ソース２５ａ又はドレイン２５ｂの他方は、第１トランジスター１０のボディ領域２と直（じか）に接するように配置されており、第１トランジスター１０のボディ領域２に電気的に接続されている。なお、図３（ａ）では、図面の複雑化を回避するために層間絶縁膜５の図示を省略している。
【００１８】
これら各トランジスターと各信号線との接続関係は以下の通りである。例えば、図１及び図２に示すように、第１トランジスター１０のゲート電極には読み出し線ＲＬが電気的に接続され、第１トランジスター１０のソース又はドレインの一方には電源線ＧＬが電気的に接続され、ソース又はドレインの他方にはビット線ＢＬが電気的に接続されている。また、第２トランジスター２０のゲート電極には書き込み線ＷＬが電気的に接続され、第２トランジスター２０のソース又はドレインの一方にはデータ線ＤＬが電気的に接続され、ソース又はドレインの他方は第１トランジスター１０のボディ領域に電気的に接続されている。
【００１９】
（２）書き込み、読み出しについて
次に、上記のメモリーセル５０に対して、データの書き込みを行う場合と、読み出しを行う場合とについてそれぞれ説明する。
図１において、メモリーセル５０にデータを書き込む場合は、書き込み線ＷＬを介して第２トランジスター２０のゲート電極に所定の電圧を印加して、第２トランジスター２０をオン（ＯＮ）にする。また、第２トランジスター２０がＯＮの間に、データ線ＤＬ及び第２トランジスター２０を介して、第１トランジスター１０のボディ領域に第１の電圧を印加する。これにより、第１トランジスター１０のボディ領域は第１の電圧に設定される。次に、第２トランジスター２０のゲート電極に対する電圧の印加を止めて、第２トランジスター２０をオフ（ＯＦＦ）に。これにより、第１トランジスター１０のボディ領域からの電荷の流出を防ぐことができるため、第１トランジスター１０のボディ電位を第１の電圧に保持することができる。
ここで、第１トランジスター１０のボディ電位と、第１トランジスター１０の閾値電圧との間には相関があるため、メモリーセル５０に書き込まれるデータは、第１トランジスター１０の閾値電圧の差として記憶される。
【００２０】
図４は、Ｎチャネル型の第１トランジスター１０の閾値電圧の一例を示す図である。図４の横軸はゲート電圧Ｖｇを示し、縦軸はドレイン電流Ｉｄを示す。
例えば、メモリーセル５０にデータ“０”を書き込む場合は、Ｎチャネル型の第１トランジスター１０のボディ領域に第１の電圧としてロウ“Ｌ”を印加する。これにより、図４に示すように、第１トランジスター１０の閾値電圧は（ハイ“Ｈ”を印加する場合と比べて）低くなり、Ｖｔｈ（０）を示すようになる。また、メモリーセル５０にデータ“１”を書き込む場合は、第１トランジスター１０のボディ領域に第１の電圧として“Ｈ”を印加する。これにより、図４に示すように、第１トランジスター１０の閾値電圧は（“Ｌ”を印加する場合と比べて）高くなり、Ｖｔｈ（１）を示すようになる。上記のように、Ｖｔｈ（０）、Ｖｔｈ（１）の記憶状態は、Ｐチャネル型の第２トランジスター２０をＯＦＦすることにより保持することができる。
【００２１】
一方、メモリーセル５０からデータを読み出す場合は、読み出し線ＷＬを介して、第１トランジスター１０のゲート電極に第２の電圧を印加すると共に、第１トランジスター１０から出力される信号をビット線ＢＬを介して検出する。ここで、メモリーセル５０に書き込まれたデータに応じて、第１トランジスター１０がＯＮし又はＯＦＦするように、第２の電圧の値を決めておくと、メモリーセル５０に書き込まれたデータは、第１トランジスター１０のＯＮ、ＯＦＦの差として出力される。
【００２２】
例えば、図４に示すように、第２の電圧の値を、Ｖｔｈ（０）よりも大きく、Ｖｔｈ（１）よりも小さく設定しておく。また、ビット線ＢＬの電位（ＶBit）≠電源線ＧＬの電位（ＶGND）に設定しておく。これにより、第１トランジスター１０の閾値電圧がＶｔｈ（０）の場合（つまり、メモリーセル５０にデータ“０”が書き込まれている場合）は、第１トランジスター１０のゲート電極に第２の電圧を印加すると、第１トランジスター１０がＯＮになるため、第１トランジスター１０からビット線ＢＬを介して、ＶGNDが出力される。
また、第１トランジスター１０の閾値電圧がＶｔｈ（１）の場合（つまり、メモリーセル５０にデータ“１”が書き込まれている場合）は、第１トランジスター１０のゲート電極に第２の電圧を印加しても、第１トランジスター１０はＯＦＦであるため、ビット線ＢＬから、ＶBitが出力される。従って、ビット線ＢＬから出力される電圧値を測定することにより、メモリーセル５０から読み出された信号の種類、例えば“０”又は“１”を識別することができる。
【００２３】
なお、メモリーセル５０に書き込まれたデータは、例えば逆データの書き込み（消去）等を行わない限り、読み出しを複数回行ってもほとんど劣化しない。よって、上記のメモリーセル５０では、データの読み出しを行う度に毎回、リフレッシュ（即ち、同一データの再書き込み）を行う必要はない。例えば、複数回の読み出しにつき１回のリフレッシュで済むため、消費電力の低減が可能である。
また、第１トランジスターのボディ領域に電圧を印加することによりデータの書き込みが行われるため、データの書き込みをイオンインパクト化現象に頼る場合と比べて、例えば温度等の影響を受けにくい。このため、温度変化が大きい使用環境下でも、比較的安定した動作を実現することができる。
【００２４】
（３）メモリーセルアレイと、周辺回路の構成について
図５は、本発明の実施の形態に係るメモリーセルアレイ６０の構成例を示す平面図である。図５に示すように、このメモリーセルアレイ６０は、図１に示したメモリーセル５０を複数備え、これら複数のメモリーセル５０は、平面視で横方向に沿って複数の行を成すと共に、横方向と直交する縦方向に沿って複数の列を成すようにそれぞれ配置されている。また、このメモリーセルアレイ６０の周囲には、メモリーセルアレイ６０の中から任意のメモリーセル５０を選択してデータの書き込みを行う第１の周辺回路と、メモリーセルアレイ６０の中から任意のメモリーセル５０を選択してデータの読み出しを行う第２の周辺回路と、が配置されている。
【００２５】
図６は、本発明の実施の形態に係る半導体記憶装置１００の構成例を示す模式図である。図６に示すように、この半導体記憶装置１００は、図５に示したようなメモリーセルアレイ６０と、このメモリーセルアレイ６０の周辺に配置された書き込み線ドライバー回路（以下、ＷＬドライバー回路）７０と、データ線ドライバー回路（以下、ＤＬドライバー回路）７２と、読み出し線ドライバー回路（以下、ＲＬドライバー回路）８０と、ビット線選択回路（以下、ＢＬ選択回路）８２と、センスアンプ８４と、を有する。
【００２６】
これらの中で、ＷＬドライバー回路７０はメモリーセルアレイ６０に含まれる複数本の書き込み線ＷＬの中から、任意の書き込み線ＷＬを選択して所定の電圧を印加し、この書き込み線ＷＬに接続しているメモリーセル５０内の第２トランジスター２０をＯＮにする機能を有する。例えば、このＷＬドライバー回路７０にはアドレス信号を生成するアドレス生成回路（図示せず）が接続されている。そして、ＷＬドライバー回路７０は、このアドレス生成回路から書き込みの対象となるメモリーセル５０のアドレス信号ＸWLを受けとって、この信号ＸWLにより指定された１本の書き込み線ＷＬを選択する。
【００２７】
ＤＬドライバー回路７２はメモリーセルアレイ６０に含まれる複数本のデータ線ＤＬの中から、任意のデータ線ＤＬを選択して第１の電圧を印加する機能を有する。例えば、このＤＬドライバー回路７２にはアドレス信号を生成するアドレス生成回路（図示せず）が接続されており、ＤＬドライバー回路７２は、このアドレス生成回路から書き込みの対象となるメモリーセル５０のアドレス信号ＹDLを受けとって、この信号ＹDLにより指定された１本のデータ線ＤＬを選択する。
この半導体記憶装置１００では、ＷＬドライバー回路７０及びＤＬドライバー回路７２により第１の周辺回路を構成している。そして、これらＷＬドライバー回路７０及びＤＬドライバー回路７２の両機能により、横方向に沿う複数の行の中から任意の行を選択すると共に、縦方向に沿う複数の列の中から任意の列を選択し、選択した行と列の交点に位置するメモリーセル５０に対してデータの書き込みを行うようになっている。
【００２８】
一方、ＲＬドライバー回路８０はメモリーセルアレイ６０に含まれる複数本の読み出し線ＷＬの中から、任意の読み出し線ＷＬを選択して第２の電圧を印加し、メモリーセル５０内の第１トランジスター１０をＯＮにする機能を有する。例えば、このＲＬドライバー回路８０にはアドレス信号を生成するアドレス生成回路（図示せず）が接続されている。そして、ＲＬドライバー回路８０は、このアドレス生成回路から読み出しの対象となるメモリーセル５０のアドレス信号ＹRLを受けとって、この信号ＹRLにより指定された１本の読み出し線ＷＬを選択する。
【００２９】
ＢＬ選択回路８２は、メモリーセル５０に含まれる複数本のビット線ＢＬを選択し、選択したビット線ＢＬとＩＯ線９０とを電気的に接続させる機能を有する。例えば、ビット線ＢＬにはそれぞれＩＯ線９０との間にスイッチ素子８６が設けられている。また、ＢＬ選択回路８２には、アドレス信号を生成するアドレス生成回路（図示せず）が接続されており、ＢＬ選択回路８２は、このアドレス生成回路から読み出しの対象となるメモリーセル５０のアドレス信号ＸBLを受けとって、この信号ＸBLにより指定された１本のビット線ＢＬを選択する。そして、この選択したビット線ＢＬとＩＯ線９０との間にあるスイッチ素子８６をＯＮにする。
【００３０】
この半導体記憶装置１００では、ＲＬドライバー回路８０及びＢＬ選択回路８２により第２の周辺回路を構成している。そして、これらＲＬドライバー回路８０及びＢＬ選択回路８２の両機能により、横方向に沿う複数の行の中から任意の行を選択すると共に、縦方向に沿う複数の列の中から任意の列を選択し、選択した行と列の交点に位置するメモリーセル５０に対してデータの読み出しを行うようになっている。
なお、ビット線ＢＬは例えば電圧ＶBitを発生させるビット電圧発生回路（図示せず）に接続されており、メモリーセル５０内に含まれる全てのビット線ＢＬは、通常、ＶBitに保持される。また、ビット線ＢＬとＩＯ線９０との間にはセンスアンプ８４が設けられており、ビット線ＢＬからＩＯ線９０に出力される信号はセンスアンプ８４により増幅されるようになっている。
【００３１】
以上説明したように、本発明の実施の形態によれば、第２トランジスター２０をＯＮにして、第１トランジスター１０のボディ領域に電圧を印加することができ、そのボディ電位を任意の値に設定することができる。また、このようにボディ電位を任意の値に設定した後は、第２トランジスター２０をＯＦＦにして、第１トランジスター１０のボディ領域からの電荷の流出を防ぎ、ボディ電位を設定された任意の値に保持することができる。ここで、第１トランジスター１０の閾値電圧はそのボディ電位に依存する。
従って、第１トランジスター１０のボディ領域に電圧（例えば、”Ｌ”又は“Ｈ”）を印加することにより、メモリーセル５０にデータ（例えば、”０”又は“１”）を書き込むことができる。また、この書き込まれたデータは第１トランジスター１０の閾値電圧の差として記憶される。このデータの保持状態は、例えば逆データの書き込み（消去）等を行わない限り、読み出し動作を複数回行ってもほとんど変わらない。よって、読み出しの都度リフレッシュを行う必要がない。例えば、複数回の読み出しにつき１回のリフレッシュで済むため、消費電力の低減が可能である。
【００３２】
また、ボディ領域に電圧を印加することによりデータの書き込みが行われるため、データの書き込みをイオンインパクト化現象に頼る場合と比べて、温度等の影響を受けにくい。このため、温度変化が大きい使用環境下でも、比較的安定した動作を実現することができる。
上記の実施の形態では、ＢＯＸ層１が本発明の「絶縁層」に対応し、ＳＯＩ層２が本発明の「半導体層」に対応している。また、第１トランジスター１０が本発明の「第１トランジスター」に対応し、ゲート電極１４が本発明の「第１ゲート電極」に対応し、ソース１５ａが本発明の「第１ソース」に対応し、ドレイン１５ｂが本発明の「第１ドレイン」に対応している。さらに、第２トランジスター２０が本発明の「第２トランジスター」に対応し、ゲート電極２４が本発明の「第２ゲート電極」に対応し、ソース２５ａが本発明の「第２ソース」に対応し、ドレイン２５ｂが本発明の「第２ドレイン」に対応している。
【００３３】
（４）他の形態について
上記の形態では、例えば図３（ａ）及び（ｂ）に示したように、第２トランジスター２０のソース２５ａ又はドレイン２５ｂの一方が、第１トランジスター１０のボディ領域２と直（じか）に接している場合について説明した。
しかしながら、本発明はこれに限られることはない。例えば、図７（ａ）及び（ｂ）に示すように、第１トランジスター１０のボディ領域２と、第２トランジスター２０のソース２５ａ又はドレイン２５ｂの一方は、ボディ領域２と同一導電型の不純物拡散層１５ｃと、コンタクト３１及び配線３３を介して電気的に接続されていても良い。
【００３４】
また、図示しないが、本発明において第２トランジスターは、ＰＤ−ＳＯＩ  ＭＩＳＦＥＴに限られることはない。例えば、第１トランジスターがＰＤ−ＳＯＩ  ＭＩＳＦＥＴであり、第２トランジスターが完全空乏型のＭＩＳＦＥＴ（即ち、ＦＤ−ＳＯＩ  ＭＩＳＦＥＴ）であっても良い。或いは、ＳＯＩ構造とバルク構造とを同一の基板上に有するＳＯＩ・バルク混載型の半導体記憶装置では、第１トランジスターがＰＤ−ＳＯＩ  ＭＩＳＦＥＴであり、第２トランジスターがバルクのＭＩＳＦＥＴであっても良い。
このような構成であっても、不純物拡散層１５ｃ、コンタクト３１及び配線３３を介して第１トランジスター１０のボディ電位を任意の値に設定することができる。また、ボディ電位を任意の値に設定した後は、第２トランジスター２０をオフにして、第１トランジスター１０のボディ領域からの電荷の流出を防ぎ、ボディ電位を設定された任意の値に保持することができる。従って、上記の実施の形態と同様の効果を得ることができる。
【００３５】
また、上記の形態では、本発明の「第１導電型」がＮ型で、「第２導電型」がＰ型である場合について説明した。しかしながら、本発明はこれに限られることはない。「第１導電型」がＰ型で、「第２導電型」がＮ型であっても良い。即ち、図８（ａ）及び（ｂ）に示すように、第１トランジスター１０がＰチャネル型で、第２トランジスター２０がＮチャネル型であっても良い。このような構成であっても、上記の実施の形態と同様の手順により、メモリーセルに１０にデータを書き込んだり、読み出したりすることができ、上記と同様の効果を得ることができる。
【００３６】
例えば、メモリーセル５０にデータ“０”を書き込む場合は、Ｐチャネル型の第１トランジスター１０のボディ領域に第１の電圧として“Ｈ”を印加する。これにより、図９に示すように、第１トランジスター１０の閾値電圧の絶対値は（“Ｌ”を印加する場合と比べて）低くなり、Ｖｔｈ（０）を示すようになる。また、メモリーセル５０にデータ“１”を書き込む場合は、第１トランジスター１０のボディ領域に第１の電圧として“Ｌ”を印加する。これにより、図９に示すように、第１トランジスター１０の閾値電圧の絶対値は（“Ｈ”を印加する場合と比べて）高くなり、Ｖｔｈ（１）を示すようになる。上記のように、Ｖｔｈ（０）、Ｖｔｈ（１）の記憶状態は、Ｐチャネル型の第２トランジスター２０をＯＦＦすることにより保持することができる。
【００３７】
一方、メモリーセル５０からデータを読み出す場合は、例えば、図９に示すように、第２の電圧の値を、Ｖｔｈ（０）の絶対値よりも大きく、Ｖｔｈ（１）の絶対値よりも小さく設定しておく。また、ビット線ＢＬの電位（ＶBit）≠電源線ＧＬの電位（ＶGND）に設定しておく。これにより、第１トランジスター１０の閾値電圧がＶｔｈ（０）の場合（つまり、メモリーセル５０にデータ“０”が書き込まれている場合）は、第１トランジスター１０のゲート電極に第２の電圧を印加すると、第１トランジスター１０がＯＮになるため、第１トランジスター１０からビット線ＢＬを介して、ＶGNDが出力される。
また、第１トランジスター１０の閾値電圧がＶｔｈ（１）の場合（つまり、メモリーセル５０にデータ“１”が書き込まれている場合）は、第１トランジスター１０のゲート電極に第２の電圧を印加しても、第１トランジスター１０はＯＦＦであるため、ビット線ＢＬから、ＶBitが出力される。従って、ビット線ＢＬから出力される電圧値を測定することにより、メモリーセル５０から読み出された信号の種類、例えば“０”又は“１”を識別することができる。
【００３８】
また、本発明は、例えば受光素子に応用することが可能である。例えば、光電変換が行われる受光部の一部として、上記の第１トランジスター及び第２トランジスターを配置しておくことも可能である。このような構成であれば、受光部において、電荷を貯めたいとき、貯めたくないときなど各々の状況に応じて、第１トランジスターのボディ電位を変えることができる。そして、ボディ電位を変えることにより、受光部の受光感度を調整することができる。
【符号の説明】
【００３９】
１  ＢＯＸ層、２  ＳＯＩ層（ボディ領域）、２ａ  空乏層、２ｂ  中性領域、５  層間絶縁膜、１０、２０  トランジスター（ＰＤ−ＳＯＩ  ＭＯＳＦＥＴ）、１３、２３  絶縁膜、１４、２４  ゲート電極、１５ａ、２５ａ  ソース、１５ｂ、２５ｂ  ドレイン、１５ｃ  不純物拡散層、２７、３１  コンタクト、５０  メモリーセル、６０  メモリーセルアレイ、７０  ＷＬドライバー回路、７２    ＤＬドライバー回路、８０  ＲＬドライバー回路、８２  ＢＬ選択回路、８４  センスアンプ、８６  スイッチ素子、９０  ＩＯ線、１００  半導体記憶装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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