(57)【要約】【課題】誤動作を抑制した不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、ビット線ＢＬ及びワード線ＷＬ、並びにビット線ＢＬ及びワード線ＷＬの各交差部に配置された電気的に書き換え可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子ＶＲを含むメモリセルＭＣを有する複数の単位セルアレイＭＡＴ００〜１１を備える。不揮発性半導体記憶装置は、メモリセルＭＣに対して所定の電圧を印加するカラム制御回路２及びロウ制御回路３を備える。カラム制御回路２及びロウ制御回路３は、単位セルアレイＭＡＴ００に含まれ且つ書き換えを行わないメモリセルＭＣの寄生容量に、時刻ｔ１１で所定の電荷を蓄積させる。カラム制御回路２及びロウ制御回路３は、単位セルアレイＭＡＴ０１〜１１に含まれ且つ書き換えを行わないメモリセルの寄生容量に時刻ｔ１４で所定電荷を蓄積させる。【選択図】図９
2010040150.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する第１配線及び第２配線、並びに前記第１配線及び前記第２配線の各交差部に配置された電気的に書き換え可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子を含むメモリセルを有する複数の単位セルアレイを備える不揮発性半導体記憶装置であって、
前記メモリセルに対する選択的なアクセスに際して前記メモリセルに所定の電圧を印加する制御回路を備え、
前記制御回路は、特定の前記単位セルアレイである第１単位セルアレイに含まれ且つアクセスしない前記メモリセルの寄生容量に、第１時刻で所定の電荷を蓄積させる一方、前記第１単位セルアレイ以外の特定の前記単位セルアレイである第２単位セルアレイに含まれ且つアクセスしない前記メモリセルの寄生容量に、前記第１時刻から所定時間経過した第２時刻で所定の電荷を蓄積させる
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルは、前記交差部にて前記第１配線から前記第２配線へと向かう方向に電荷を転送するダイオードを備え、
前記制御回路は、
前記第１時刻にて前記第１単位セルアレイに含まれ且つアクセスしない前記メモリセルに接続される前記第２配線を昇圧すると共に、前記第２単位セルアレイに含まれる前記第１配線及び前記第２配線を昇圧し、前記第２時刻にて前記第２単位セルアレイに含まれ且つアクセスしない前記メモリセルに接続される前記第１配線を降圧する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記第１時刻から所定時間経過後の第３時刻に、前記第１単位セルアレイに含まれ且つアクセスする前記メモリセルに接続された前記第１配線を昇圧する
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記第２時刻から所定時間経過後の第４時刻に、前記第２単位セルアレイに含まれ且つアクセスする前記メモリセルに接続された前記第１配線を降圧する
ことを特徴とする請求項２又は請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記メモリセルにアクセス可能となる閾値未満の中間電圧を印加する
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロスポイント型メモリセルを積層した多層構造の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをＮＡＮＤ接続又はＮＯＲ接続してメモリセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
【０００３】
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電性ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。（特許文献１）。
【０００４】
この抵抗変化型メモリはトランジスタに変えてショットキーダイオードと抵抗変化素子の直列回路によりメモリセルを構成することができるので、積層が容易で３次元構造化することにより更なる高集積化が図れるという利点がある（特許文献２）。
【０００５】
抵抗変化型メモリを用いる場合、全ての動作に先駆けて、メモリセルに逆バイスがかかるように非選択のメモリセルに接続された一方の配線（ワード線或いはビット線）、又は全て（非選択及び選択）のメモリセルに接続された一方の配線を昇圧する必要がある。このような動作に伴い、メモリセルの寄生容量は充電され、充電電流が生成される。
【０００６】
しかしながら、寄生容量への充電電流は、抵抗変化型メモリを高集積化すればするほど大きくなる。これにより、電源ノイズが生じ、誤動作が生じるおそれがある。
【特許文献１】特開２００６−３４４３４９号、段落００２１
【特許文献２】特開２００５−５２２０４５号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、寄生容量への充電電流による誤動作を抑制した不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る不揮発性半導体記憶装置は、互いに交差する第１配線及び第２配線、並びに前記第１配線及び前記第２配線の各交差部に配置された電気的に書き換え可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子を含むメモリセルを有する複数の単位セルアレイを備える不揮発性半導体記憶装置であって、前記メモリセルに対する選択的なアクセスに際して前記メモリセルに所定の電圧を印加する制御回路を備え、前記制御回路は、特定の前記単位セルアレイである第１単位セルアレイに含まれ且つアクセスしない前記メモリセルの寄生容量に、第１時刻で所定の電荷を蓄積させる一方、前記第１単位セルアレイ以外の特定の前記単位セルアレイである第２単位セルアレイに含まれ且つアクセスしない前記メモリセルの寄生容量に、前記第１時刻から所定時間経過した第２時刻で所定の電荷を蓄積させることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、寄生容量への充電電流による誤動作を抑制した不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して、この発明の実施形態を説明する。
【００１１】
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置の概略構成）
先ず、図１を参照して、第１実施形態に係る不揮発性半導体記憶装置の概略構成を説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置（不揮発性メモリ）のブロック図である。
【００１２】
この不揮発性半導体記憶装置は、後述する可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。メモリセルアレイ１のビット線ＢＬ方向に隣接する位置には、メモリセルアレイ１のビット線ＢＬを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うカラム制御回路２が設けられている。また、メモリセルアレイ１のワード線ＷＬ方向に隣接する位置には、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するロウ制御回路３が設けられている。
【００１３】
データ入出力バッファ４は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ４に供給されたアドレスは、アドレスレジスタ５を介してカラム制御回路２及びロウ制御回路３に送られる。また、ホストからデータ入出力バッファ４に供給されたコマンドは、コマンド・インターフェイス６に送られる。コマンド・インターフェイス６は、ホストからの外部制御信号を受け、データ入出力バッファ４に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７に転送する。ステートマシン７は、この不揮発性半導体記憶装置全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００１４】
また、ステートマシン７によってパルスジェネレータ９が制御される。この制御により、パルスジェネレータ９は任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２及びロウ制御回路３で選択された任意の配線へ転送することが可能である。
【００１５】
なお、メモリセルアレイ１以外の周辺回路素子は、配線層に形成されたメモリアレイ１の直下のＳｉ基板に形成可能であり、これにより、この不揮発性半導体記憶装置のチップ面積はほぼ、メモリセルアレイ１の面積に等しくすることも可能である。
【００１６】
なお、上記構成を換言すると、カラム制御回路２及びロウ制御回路３は、メモリセルに対する選択的なアクセスに際して所定の電圧を印加する制御回路として機能する。ここで、アクセスとは、セット（書き込み）、リセット（消去）、リード（読み出し）の全ての動作を含む。
【００１７】
（メモリセルアレイ１の具体的構成）
次に、主に、図２〜図６を参照して、メモリセルアレイ１の具体的構成について説明する。図２は、メモリセルアレイ１の斜視図である。図３は、メモリセルアレイ１の一部拡大斜視図である。図４は、図３におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセルの断面図である。図５は、図４に示すメモリセルＭＣ０の拡大断面図である。図６は、抵抗変化素子ＶＲの一例を示す図である。
【００１８】
メモリセルアレイ１は、図２に示すように、例えば、４つの単位セルアレイＭＡＴ００〜ＭＡＴ１１にて分割されて構成されている。各々の単位セルアレイＭＡＴ００〜ＭＡＴ１１は、メモリセルアレイ１の一部を有する。単位セルアレイＭＡＴ００〜ＭＡＴ１１は、図２に示すように２次元方向にマトリクス状に配置されている。なお、図２は、一例であり、メモリセルアレイ１は、４つ以上の単位セルアレイを有する構成であってもよい。また、メモリセルアレイ１は、２次元方向に配置された構成に限らず、３次元的に積層させた構成であってもよい。
【００１９】
単位セルアレイＭＡＴ００は、図４に示すように、積層されたメモリセルアレイ層ＭＡ０〜ＭＡ３からなる４層の積層構造を有する。メモリセルアレイ層ＭＡ０〜ＭＡ３は、メモリセルアレイ１の一部として機能する。なお、単位セルアレイＭＡＴ００は、４層の積層構造に限られるものではなく、４層以上の積層構造を有するものであってもよい。単位セルアレイＭＡＴ０１、ＭＡＴ１０、ＭＡＴ１１は、単位セルアレイＭＡＴ００と同様の構成を有する。
【００２０】
メモリセルアレイ層ＭＡ０には、図４に示すように、複数本の第１配線としてビット線ＢＬ００〜ＢＬ０２、及び複数本の第２配線としてワード線ＷＬ００〜ＷＬ０２が設けられている。メモリセルアレイ層ＭＡ２、ＭＡ３は、メモリセルアレイ層ＭＡ０と略同様の構成を有する。ビット線（第１配線）ＢＬ００〜ＢＬ２２、及びワード線（第２配線）ＷＬ００〜ＷＬ１２は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ，ＷＳｉ，ＮｉＳｉ，ＣｏＳｉ等を用いることができる。なお、メモリセルアレイ層ＭＡ０〜ＭＡ３は、ビット線ＢＬ００〜ＢＬ２２、ワード線ＷＬ００〜ＷＬ１２よりも、さらに複数のビット線ＢＬ、及びワード線ＷＬを有する構成であってもよい。
【００２１】
ビット線ＢＬ００〜ＢＬ０２は、所定の高さに揃って第１方向に延びるように形成されている。ワード線ＷＬ００〜ＷＬ０２は、ビット線ＢＬ００〜ＢＬ０２とビット線ＢＬ１０〜１２の間において高さを揃えて第２方向（第１方向と直交する方向）に延びるように形成されている。ビット線ＢＬ１０〜ＢＬ１２は、ワード線ＷＬ００〜ＷＬ０２とワード線ＷＬ１０〜ＢＬ１２の間において高さを揃えて第１方向に延びるように形成されている。ワード線ＷＬ１０〜ＷＬ１２は、ビット線ＢＬ１０〜ＢＬ１２とビット線ＢＬ２０〜ＢＬ２２の間において高さを揃えて第２方向に延びるように形成されている。ビット線ＢＬ２０〜ＢＬ２２は、ワード線ＷＬ１０〜ＷＬ１２の上層にて高さを揃えて第１方向に延びるように形成されている。
【００２２】
すなわち、ワード線ＷＬ００〜ＷＬ０２、ビット線ＢＬ００〜ＢＬ０２の各交差部に両配線に挟まれるようにメモリセルＭＣ０が配置されている。ワード線ＷＬ００〜ＷＬ０２、ビット線ＢＬ１０〜ＢＬ１２の各交差部に両配線に挟まれるようにメモリセルＭＣ１が配置されている。ワード線ＷＬ１０〜ＷＬ１２、ビット線ＢＬ１０〜ＢＬ１２の各交差部に両配線に挟まれるようにメモリセルＭＣ２が配置されている。ワード線ＷＬ１０〜ＷＬ１２、ビット線ＢＬ２０〜ＢＬ２２の各交差部に両配線に挟まれるようにメモリセルＭＣ３が配置されている。ワード線ＷＬ００〜ＷＬ０２がその上下のメモリセルＭＣ０，ＭＣ１で共有されている。また、ビット線ＢＬ１０〜ＢＬ１２がその上下のメモリセルＭＣ１，ＭＣ２で共有され、ワード線ＷＬ１０〜ＷＬ１２がその上下のメモリセルＭＣ２，ＭＣ３で共有されている。また、このような配線／セル／配線／セルの繰り返しではなく、配線／セル／配線／層間絶縁膜／配線／セル／配線のように、セルアレイ層間に層間絶縁膜を介在させるようにしても良い。
【００２３】
メモリセルＭＣ０は、図５に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。なお、メモリセルＭＣ１〜ＭＣ３は、メモリセルＭＣ０と同様の構成を有する。
【００２４】
図５に示すように、可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１，ＥＬ２が配置される。電極材としては、Pt，Au，Ag，TiAlN，SrRuO，Ru，RuN，Ir，Co，Ti，TiN，TaN，LaNiO，Al，PtIrOx， PtRhOx，Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２５】
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非結晶状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠陥等に気韻する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００２６】
図６は、このＲｅＲＡＭの例を示す図である。図６に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）ぺロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
【００２７】
図６の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。
【００２８】
（単位セルアレイＭＡＴ００の回路構成）
次に、図７を参照して、第１実施形態に係る不揮発性半導体記憶装置の単位セルアレイＭＡＴ００の回路構成について説明する。図７は、第１実施形態に係る不揮発性半導体記憶装置の単位セルアレイＭＡＴ００を示す回路図である。なお、単位セルアレイＭＡＴ０１、１０、１１は、単位セルアレイ００と同様の回路構成を有する。
【００２９】
上述したように、単位セルアレイＭＡＴ００の回路は、図７に示す構成を有する。すなわち、単位セルアレイＭＡＴ００の回路は、ビット線ＢＬ００〜ＢＬ０２、ワード線ＷＬ００〜ＷＬ０２、ダイオードＳＤ（非オーミック素子ＮＯ）、及び可変抵抗素子ＶＲを有する。ダイオードＳＤ、及び可変抵抗素子ＶＲは、直列接続され、ビット線ＢＬ００〜ＢＬ０２、及びワード線ＷＬ００〜ＷＬ０２の各交差部に設けられている。ダイオードＳＤのアノードは、ビット線ＢＬ００〜ＢＬ０２に接続されている。ダイオードＳＤのカソードは、可変抵抗素子ＶＲの一端に接続されている。可変抵抗素子ＶＲの他端は、ワード線ＷＬ００〜ＷＬ０２に接続されている。これらビット線ＢＬ００〜ＢＬ０２及びワード線ＷＬ００〜ＷＬ０２の交差部に設けられたダイオードＳＤ、及び可変抵抗素子ＶＲが、複数のメモリセルＭＣ０を構成する。上記構成を換言すると、ダイオードＳＤは、交差部にてビット線ＢＬ００〜ＢＬ０２からワード線ＷＬ００〜ＷＬ０２へと向かう方向に電荷を転送するように構成されている。
【００３０】
（第１実施形態に係る不揮発性半導体記憶装置の書き込み動作）
次に、図８及び図９を参照して、第１実施形態に係る不揮発性半導体記憶装置の書き込み動作について説明する。図８は、第１の書き込み動作を示すタイミングチャートであり、図９は、第２の書き込み動作を示すタイミングチャートである。なお、第１の書き込み動作実行前、及び第２の書き込み動作実行前において、全てのワード線ＷＬ、及びビット線ＢＬは、”Ｌ” 状態（例えば、０Ｖ）であるものとする。以下において、書き込みを行うメモリセルＭＣに接続されたビット線ＢＬを「選択ビット線ＢＬ」と称し、それ以外のビット線ＢＬを「非選択ビット線ＢＬ」と称する。また、書き込みを行うメモリセルＭＣに接続されたワード線ＷＬを「選択ワード線ＷＬ」と称し、それ以外のワード線ＷＬを「非選択ワード線ＷＬ」と称する。
【００３１】
カラム制御回路２及びロウ制御回路３は、特定の単位セルアレイ（第１単位セルアレイ）に対して第１の書き込み動作を実行する。ここで、第１実施形態における第１の書き込み動作の対象は、ＭＡＴ００及びＭＡＴ０１とする。また、カラム制御回路２及びロウ制御回路３は、特定の単位セルアレイ（第２単位セルアレイ）に対して第２書き込み動作を実行する。ここで、第１実施形態における第２の書き込み動作の対象は、単位セルアレイＭＡＴ１０及びＭＡＴ１１とする。
【００３２】
以下に示す動作において、カラム制御回路２及びロウ制御回路３（制御回路）は、特定の単位セルアレイＭＡＴ００、ＭＡＴ０１（第１単位セルアレイ）に含まれ且つ書き換えを行わない（アクセスしない）メモリセルＭＣの寄生容量に、時刻ｔ１１（第１時刻）で所定の電荷を蓄積させる。また、カラム制御回路２及びロウ制御回路３は、単位セルアレイＭＡＴ１０、ＭＡＴ１１（第２単位セルアレイ）に含まれ且つ書き換えを行わない（アクセスしない）メモリセルＭＣの寄生容量に、時刻ｔ１１から所定時間経過した時刻ｔ１３（第２時刻）で所定の電荷を蓄積させる。
【００３３】
先ず、図８を参照して、第１の書き込み動作について説明する。図８に示すように、第１の書き込み動作において、ロウ制御回路３は、時刻ｔ１１（第１時刻）にて、非選択ワード線ＷＬを”Ｌ”状態から”Ｈ”状態（例えば、３Ｖ）まで昇圧する。これにより、単位セルアレイＭＡＴ００及びＭＡＴ０１に含まれ且つ非選択ワード線ＷＬに接続されたメモリセルＭＣに逆バイアスがかかり、それらメモリセルＭＣの寄生容量に電荷が蓄積される。この際、図８に示すように時刻ｔ１１にて充電電流が生成される。
【００３４】
続いて、カラム制御回路２は、時刻ｔ１１から所定時間経過後の時刻ｔ１２（第３時刻）において、選択ビット線ＢＬを”Ｈ”状態まで昇圧する。これにより、時刻ｔ１２にて、単位セルアレイＭＡＴ００及びＭＡＴ０１に含まれる選択ワード線ＷＬと選択ビット線ＢＬとに接続されたメモリセルＭＣに順バイアスがかかり、データが書き込まれる。以上で、第１の書き込み動作は、終了する。
【００３５】
次に、図９を参照して、第２の書き込み動作について説明する。図９に示すように、第２の書き込み動作にて、ロウ制御回路３は、時刻ｔ１１において、選択ワード線ＷＬ、非選択ワード線ＷＬを”Ｌ”状態から”Ｈ”状態まで昇圧する。また、カラム制御回路２は、時刻ｔ１１において、選択ビット線ＢＬ、非選択ビット線ＢＬを”Ｌ”状態から”Ｈ”状態まで昇圧する。続いて、カラム制御回路２は、時刻ｔ１１から所定時間経過した時刻ｔ１３（第２時刻）において、非選択ビット線ＢＬを”Ｈ”状態から”Ｌ”状態まで降圧する。これにより、単位セルアレイＭＡＴ１０及びＭＡＴ１１に含まれ且つ非選択ビット線ＢＬに接続されたメモリセルＭＣに逆バイアスがかかり、それらメモリセルＭＣの寄生容量に電荷が蓄積される。この際、図９に示すように、時刻ｔ１３にて充電電流が生成される。
【００３６】
次に、ロウ制御回路３は、時刻ｔ１４（第４時刻）において、選択ワード線ＷＬを”Ｈ”状態から”Ｌ”状態まで降圧する。これにより、選択ワード線ＷＬと選択ビット線ＢＬとに接続されたメモリセルＭＣに順バイアスがかかり、データが書き込まれる。以上で、第２の書き込み動作は、終了する。
【００３７】
（第１実施形態に係る不揮発性半導体記憶装置の効果）
次に、図１０を参照して、第１実施形態に係る不揮発性半導体記憶装置の効果について説明する。図１０は、第１実施形態に係る不揮発性半導体記憶装置、及び比較例に係る充電電流の変化を示す図である。
【００３８】
ここで、比較例に係る不揮発性半導体記憶装置は、全ての単位セルアレイに含まれるメモリセルに対して所定時刻で同時に充電を開始するものとする。これに対し、第１実施形態に係る不揮発性半導体記憶装置は、単位セルアレイＭＡＴ００、ＭＡＴ０１に対して第１の書き込み動作を行う。また、第１実施形態に係る不揮発性半導体記憶装置は、単位セルアレイＭＡＴ１０、ＭＡＴ１１に対して第２の書き込み動作を行う。
【００３９】
上記動作により、第１実施形態に係る不揮発性半導体記憶装置は、単位セルアレイＭＡＴ００、ＭＡＴ０１に対して時刻ｔ１１にて充電電流を生成する。一方、第１実施形態に係る不揮発性半導体記憶装置は、単位セルアレイＭＡＴ１０、ＭＡＴ１１に対して時刻ｔ１１から所定時間経過した時刻ｔ１３にて充電電流を生成する。なお、時刻ｔ１１と時刻１３との間の時間間隔は、メモリセルＭＣの寄生容量と寄生抵抗を考慮して決定される。
【００４０】
図１０において、符号「Ａ１」にて示す図は、比較例に係る充電電流の経時変化を示している。符号「Ａ２」にて示す図は、第１実施形態の不揮発性半導体記憶装置に係る充電電流の経時変化を示している。符号「Ｂ１」にて示す図は、比較例に係る電流変化速度（ｄｉ／ｄｔ）の経時変化を示している。符号「Ｂ２」にて示す図は、第１実施形態の不揮発性半導体記憶装置に係る電流変化速度（ｄｉ／ｄｔ）の経時変化を示している。
【００４１】
上記のように、第１実施形態に係る不揮発性半導体記憶装置は、単位セルアレイＭＡＴ００、ＭＡＴ０１と単位セルアレイＭＡＴ１０、ＭＡＴ１１との間で時刻をずらして、メモリセルＭＣの寄生容量に電荷を蓄積する。したがって、図１０の符号「Ａ１」及び符号「Ａ２」に示すように、第１実施形態に係る不揮発性半導体記憶装置は、比較例よりも充電電流の最大値を低くすることができる。これにより、図１０の符号「Ｂ１」及び符号「Ｂ２」に示すように、第１実施形態に係る不揮発性半導体記憶装置は、比較例よりも電流変化速度（ｄｉ／ｄｔ）を一定にすることができる。つまり、第１実施形態に係る不揮発性半導体記憶装置は、比較例よりもノイズを低減させ、誤動作を抑制することができる。
【００４２】
［第２実施形態］
（第２実施形態に係る不揮発性半導体記憶装置の書き込み動作）
次に、図１１及び図１２を参照して、第２実施形態に係る不揮発性半導体記憶装置の書き込み動作について説明する。第２実施形態に係る不揮発半導体記憶装置は、第１実施形態と異なる第１の書き込み動作及び第２の書き込み動作を実行する。図１１は、第２実施形態に係る第１の書き込み動作を示すタイミングチャートである。図１２は、第２実施形態に係る第２の書き込み動作を示すタイミングチャートである。なお、第２実施形態に係る不揮発性半導体記憶装置において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００４３】
先ず、図１１を参照して、第１の書き込み動作について説明する。図１１に示すように、先ず、時刻ｔ１１に先だって時刻ｔ２１において、ロウ制御回路３は、非選択ワード線ＷＬを”Ｌ”状態から中間電位”Ｖｍｉｄ”（例えば、１．５Ｖ）まで昇圧する。この際、時刻ｔ２１にて、図１１に示すように非選択ワード線ＷＬの”Ｌ”状態から中間電位”Ｖｍｉｄ”への昇圧に対応する充電電流が生成される。なお、中間電位”Ｖｍｉｄ”は、メモリセルＭＣが書き込み状態（アクセス可能）となる閾値未満の電圧であればよい。
【００４４】
続いて、ロウ制御回路３は、時刻ｔ１１において、非選択ワード線ＷＬを中間電位”Ｖｍｉｄ”から”Ｈ”状態まで昇圧する。この際、時刻ｔ１１にて、図１１に示すように非選択ワード線ＷＬの中間電位”Ｖｍｉｄ”から”Ｈ”状態への昇圧に対応する充電電流が生成される。
【００４５】
時刻ｔ１１の後、第２実施形態に係る不揮発性半導体記憶装置は、時刻ｔ１２にて第１実施形態と同様の第１の書き込み動作を実行する。
【００４６】
次に、図１２を参照して、第２の書き込み動作について説明する。図１２に示すように、先ず、時刻ｔ１１に先だって時刻ｔ２１において、ロウ制御回路３は、選択ワード線ＷＬ及び非選択ワード線ＷＬを”Ｌ”状態から中間電位”Ｖｍｉｄ”（例えば、１．５Ｖ）まで昇圧する。また、時刻ｔ２１において、カラム制御回路２は、選択ビット線ＢＬ及び非選択ビット線ＢＬを”Ｌ”状態から中間電位”Ｖｍｉｄ”まで昇圧する。
【００４７】
続いて、ロウ制御回路３は、時刻ｔ１１において、選択ワード線ＷＬ及び非選択ワード線ＷＬを中間電位”Ｖｍｉｄ”から”Ｈ”状態まで昇圧する。また、カラム制御回路２は、時刻ｔ１１において、選択ビット線ＢＬ及び非選択ビット線ＢＬを中間電位”Ｖｍｉｄ”から”Ｈ”状態まで昇圧する。
【００４８】
次に、カラム制御回路２は、時刻ｔ１１から所定時間経過後の時刻ｔ２２において、非選択ビット線ＢＬを”Ｈ”状態から中間電位”Ｖｍｉｄ”まで降圧する。この際、時刻ｔ２２にて、図１２に示すように非選択ビット線ＢＬの”Ｈ”状態から中間電位”Ｖｍｉｄ”への降圧に対応する充電電流が生成される。
【００４９】
続いて、カラム制御回路２は、時刻ｔ２２から所定時間経過後の時刻ｔ２３において、非選択ビット線ＢＬを中間電位”Ｖｍｉｄ”から”Ｌ”状態まで降圧する。この際、時刻ｔ２３にて、図１２に示すように非選択ビット線ＢＬの中間電位”Ｖｍｉｄ”から”Ｌ”状態への降圧に対応する充電電流が生成される。
【００５０】
時刻ｔ２３の後、第２実施形態に係る不揮発性半導体記憶装置は、時刻ｔ１４にて第１実施形態と同様の第２の書き込み動作を実行する。
【００５１】
（第２実施形態に係る不揮発性半導体記憶装置の効果）
次に、第２実施形態に係る不揮発性半導体記憶装置の効果について説明する。上記のように、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の構成を有し、略同様の動作を実行する。したがって、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
【００５２】
第２実施形態に係る不揮発性半導体記憶装置は、第１の書き込み動作において、時刻ｔ２１及び時刻ｔ１１にて、２段階でメモリセルＭＣの寄生容量に電荷を蓄積させる。また、第２実施形態に係る不揮発性半導体記憶装置は、第２の書き込み動作において、時刻ｔ２２及び時刻ｔ２３にて、２段階でメモリセルＭＣの寄生容量に電荷を蓄積させる。したがって、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態よりも時間的に分散して、充電電流を生成することができる。つまり、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態よりもノイズを低減させ、誤動作を抑制することができる。
【００５３】
また、第２実施形態に係る不揮発性半導体記憶装置は、一度、時刻ｔ２１にて中間電位Ｖｍｉｄまで昇圧した後に、ワード線ＷＬ（及びビット線ＢＬ）を”Ｈ”状態に昇圧する。したがって、第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態よりも、時刻ｔ１１にてより速く書き込み動作を実行することができる。
【００５４】
［その他の実施形態］
以上、不揮発性半導体記憶装置の第１及び第２実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
【００５５】
例えば、本発明は、メモリセルの構造に特に限定されるものではなく、相変化メモリ素子、ＭＲＡＭ素子、ＰＦＲＡＭ、ＲＲＡＭ等、種々のクロスポイント型の多層メモリに適用可能である。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】メモリセルアレイ１の斜視図である。
【図３】メモリセルアレイ１の一部拡大斜視図である。
【図４】図３におけるＩ−Ｉ′線で切断して矢印方向に見たメモリセルの断面図である。
【図５】図４に示すメモリセルＭＣ０の拡大断面図である。
【図６】抵抗変化素子ＶＲの一例を示す図である。
【図７】第１実施形態に係る単位セルアレイＭＡＴ００を示す回路図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置の第１の書き込み動作を示すタイミングチャートである。
【図９】第１実施形態に係る不揮発性半導体記憶装置の第２の書き込み動作を示すタイミングチャートである。
【図１０】第１実施形態に係る不揮発性半導体記憶装置の効果を説明する図である。
【図１１】第２実施形態に係る不揮発性半導体記憶装置の第１の書き込み動作を示すタイミングチャートである。
【図１２】第２実施形態に係る不揮発性半導体記憶装置の第２の書き込み動作を示すタイミングチャートである。
【符号の説明】
【００５７】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…データ入出力バッファ、５…アドレスレジスタ、６…コマンド・インターフェイス、７…ステートマシン、９…パルスジェネレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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