(57)【要約】【課題】ゲート電極型であって、かつ簡素な構造によりオン抵抗を抑制することができる半導体装置、およびその製造方法を提供する。【解決手段】ｐ型領域２、４は第１のｎ型領域１上に設けられている。第２のｎ型領域３は、ｐ型領域２、４によって第１のｎ型領域１と隔てられ、ｐ型領域２、４上に設けられている。ゲート電極８は第１および第２のｎ型領域１、３の間にｎチャネルを形成するためのものである。第１の電極６は、ｐ型領域４と第２のｎ型領域３との各々に電気的に接続されている。第２の電極１１は、第１のｎ型領域１によってｐ型領域２と隔てられかつ少なくとも一部が第１のｎ型領域１に接するように第１のｎ型領域１上に設けられている。第２の電極１１は、金属および合金のいずれかからなり、第１のｎ型領域１にホールを注入するためのものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のｎ型領域と、
前記第１のｎ型領域上に設けられたｐ型領域と、
前記ｐ型領域によって前記第１のｎ型領域と隔てられ、前記ｐ型領域上に設けられた第２のｎ型領域と、
前記ｐ型領域上にゲート絶縁膜を介して設けられた、前記第１および第２のｎ型領域の間にｎチャネルを形成するためのゲート電極と、
前記ｐ型領域と前記第２のｎ型領域との各々に電気的に接続された第１の電極と、
前記第１のｎ型領域によって前記ｐ型領域と隔てられかつ少なくとも一部が前記第１のｎ型領域に接するように前記第１のｎ型領域上に設けられ、金属および合金のいずれかからなる、前記第１のｎ型領域にホールを注入するための第２の電極とを備えた、半導体装置。
【請求項２】
前記第２の電極は４．８ｅＶ以上の仕事関数を有する、請求項１に記載の半導体装置。
【請求項３】
前記第２の電極は白金シリサイド層を含む、請求項１または２に記載の半導体装置。
【請求項４】
前記第２の電極と前記第１のｎ型領域との間にｐ型半導体からなる領域が設けられていない、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記ゲート電極はトレンチゲート構造を有する、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記ｐ型領域は、
前記第１のｎ型領域側に位置する第１のｐ型領域と、
前記第１の電極側に位置し、かつ前記第１のｐ型領域よりも高濃度の第２のｐ型領域とを含む、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
第１のｎ型領域を有する半導体基板を準備する工程と、
前記第１のｎ型領域上にｐ型領域を形成する工程と、
前記ｐ型領域によって前記第１のｎ型領域と隔てられるように、前記ｐ型領域上に第２のｎ型領域を形成する工程と、
前記ｐ型領域上にゲート絶縁膜を介して、前記第１および第２のｎ型領域の間にｎチャネルを形成するためのゲート電極を形成する工程と、
前記ｐ型領域と前記第２のｎ型領域との各々に電気的に接続されるように第１の電極を形成する工程と、
金属および合金のいずれかからなる、前記第１のｎ型領域にホールを注入するための第２の電極を、前記第１のｎ型領域によって前記ｐ型領域と隔てられかつ少なくとも一部が前記第１のｎ型領域に接するように前記第１のｎ型領域上に形成する工程とを備えた、半導体装置の製造方法。
【請求項８】
前記第２の電極は４．８ｅＶ以上の仕事関数を有する、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の電極は白金シリサイド層を含む、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記第１のｎ型領域はシリコンを含み、
前記第２の電極を形成する工程は、前記第１のｎ型領域上に白金を含む金属層を形成する工程と、前記金属層が含む白金と前記ｎ型領域が含むシリコンとを反応させることで前記白金シリサイド層を形成する工程とを含む、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第２の電極を形成する工程は、前記第１のｎ型領域上に蒸着法およびスパッタ法のいずれかにより前記白金シリサイド層を成膜する工程を含む、請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記第２の電極と前記第１のｎ型領域との間にｐ型領域を形成しない、請求項７〜１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記ゲート電極を形成する工程は、
前記第１および第２のｎ型領域と前記ｐ型領域との各々を露出する内面を有するトレンチを形成する工程と、
前記内面を覆うように前記ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程とを含む、請求項７〜１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記ｐ型領域を形成する工程は、前記第１のｎ型領域上に第１のｐ型領域を形成する工程と、前記第１のｎ型領域上に前記第１のｐ型領域よりも高濃度の第２のｐ型領域を形成する工程と含み、
前記第１の電極を形成する工程は、前記第２のｐ型領域と前記第２のｎ型領域との各々に電気的に接続されるように前記第１の電極を形成することにより行なわれる、請求項７〜１３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特にゲート電極を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、家電製品や産業用電力装置などの分野でインバータ装置が用いられている。インバータ装置は、通常、順変換を行なうためのコンバータ部分と、逆変換を行なうためのインバータ部分とを有する。順変換においては、商用電源などから得られる交流電圧が直流電圧に変換される。この直流電圧は、逆変換によって所望の交流電圧に変換される。
【０００３】
インバータ部分の主パワー素子は、速いスイッチング速度を有することが望ましい。このため、バイポーラトランジスタではなく、ゲート電極により制御が行なわれるＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)またはＩＧＢＴ(Insulated Gate Bipolar Transistor)が主に用いられている。スイッチングをより高速化するために、たとえば非特許文献１に開示されているように、電子線照射が行なわれることがある。
【０００４】
ＩＧＢＴはＭＯＳＦＥＴに比してオン抵抗を抑制することができる。よってＩＧＢＴは、より大容量のインバータ装置に用いることができる。この特徴を得るために、たとえば特開２００８−５３７５２号公報（特許文献１）に示されているように、ＩＧＢＴはＭＯＳＦＥＴとバイポーラトランジスタとが複合化された構造を有している。
【特許文献１】特開２００８−５３７５２号公報
【非特許文献１】B. J. Baliga, "Switching Speed Enhancement in Insulated Gate Transistors by Electron Irradiation", IEEE Transaction of Electron Devices, Vol. ED-31, No. 12 (1984), pp. 1790-1795
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のようにＩＧＢＴは、ＭＯＳＦＥＴに比して、オン抵抗を抑制することができるものの、より複雑な構造を有するという問題があった。
【０００６】
本発明は、上記の問題に鑑みてなされたものであり、その目的は、ゲート電極型であって、かつ簡素な構造によりオン抵抗を抑制することができる半導体装置、およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、第１および第２のｎ型領域と、ｐ型領域と、ゲート電極と、第１および第２の電極とを有する。ｐ型領域は第１のｎ型領域上に設けられている。第２のｎ型領域は、ｐ型領域によって第１のｎ型領域と隔てられ、ｐ型領域上に設けられている。ゲート電極はｐ型領域上にゲート絶縁膜を介して設けられている。ゲート電極は第１および第２のｎ型領域の間にｎチャネルを形成するためのものである。第１の電極は、ｐ型領域と第２のｎ型領域との各々に電気的に接続されている。第２の電極は、第１のｎ型領域によってｐ型領域と隔てられかつ少なくとも一部が第１のｎ型領域に接するように第１のｎ型領域上に設けられている。第２の電極は、金属および合金のいずれかからなり、第１のｎ型領域にホールを注入するためのものである。
【０００８】
本発明の半導体装置の製造方法は以下の工程を備えている。
まず、第１のｎ型領域を有する半導体基板が準備される。第１のｎ型領域上にｐ型領域が形成される。ｐ型領域によって第１のｎ型領域と隔てられるように、ｐ型領域上に第２のｎ型領域が形成される。ｐ型領域上にゲート絶縁膜を介して、第１および第２のｎ型領域の間にｎチャネルを形成するためのゲート電極が形成される。ｐ型領域と第２のｎ型領域との各々に電気的に接続されるように第１の電極が形成される。金属および合金のいずれかからなる、第１のｎ型領域にホールを注入するための第２の電極が、第１のｎ型領域によってｐ型領域と隔てられかつ少なくとも一部が第１のｎ型領域に接するように第１のｎ型領域上に形成される。
【発明の効果】
【０００９】
本発明の半導体装置およびその製造方法によれば、ホールを注入するためのｐ型領域が設けられなくても、第２の電極によって第１のｎ型領域にホールを注入することができる。よって、簡素な構造によりオン抵抗を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。図１を参照して、本実施の形態の半導体装置は、絶縁ゲート型トランジスタＴＲである。絶縁ゲート型トランジスタＴＲは、ｎ−領域１（第１のｎ型領域）と、ｎ型エミッタ領域３（第２のｎ型領域）と、ｐベース領域２と、ｐ＋コンタクト領域４と、ゲート絶縁膜７と、ゲート電極８と、エミッタ電極６（第１の電極）と、コレクタ電極１１（第２の電極）と、層間絶縁膜５とを有する。
【００１１】
ｎ−領域１は、ｎ型シリコン基板である。このｎ−領域１に対しては、キャリアライフタイム低減のための電子線照射は行なわれていない。
【００１２】
ｐベース領域２およびｐ＋コンタクト領域４からなるｐ型領域は、ｎ−領域１上に設けられている。このｐ型領域においてｐベース領域２およびｐ＋コンタクト領域４のそれぞれはｎ−領域１側およびエミッタ電極６側に位置している。ｐ＋コンタクト領域４は、ｐベース領域２よりも高濃度の不純物領域である。
【００１３】
ｎ型エミッタ領域３は、ｐベース領域２によってｎ−領域１と隔てられ、ｐベース領域２上に設けられている。
【００１４】
ゲート電極８は、ｎ−領域１およびｎ型エミッタ領域３の間にｎチャネルを形成することができるように、ゲート絶縁膜７を介して、ｎ−領域１と、ｐベース領域２と、ｎ型エミッタ領域３との上に設けられている。ゲート電極８は、たとえばポリシリコンからなる。また本実施の形態のゲート電極はトレンチゲート構造を有する。すなわちゲート電極８は、ゲート絶縁膜７を介してトレンチ内に形成されている。このトレンチは、ｎ型エミッタ領域３およびｐベース領域２を貫通してｎ−領域１に到達している。
【００１５】
エミッタ電極６は、ｐ＋コンタクト領域４およびｎ型エミッタ領域３の各々に電気的に接続されている。
【００１６】
コレクタ電極１１は、ｎ−領域１によってｐベース領域２と隔てられかつ少なくとも一部がｎ−領域１に接するように、ｎ−領域１上に設けられている。好ましくは、コレクタ電極１１とｎ−領域１との間にｐ型半導体からなる領域が設けられていない。
【００１７】
コレクタ電極１１は、金属および合金のいずれかからなり、ｎ−領域１にホールを注入する機能を有する。ホールの注入を十分に行なうために、コレクタ電極１１は４．８ｅＶ以上の仕事関数を有する。また好ましくはコレクタ電極１１は５．３ｅＶ未満の仕事関数を有する。
【００１８】
４．８ｅＶ以上５．３ｅＶ未満の仕事関数を有する材料として、たとえば白金シリサイド（ＰｔＳｉ）を用いることができる。なおｎ−領域１上に白金シリサイド層が設けられ、さらにこの白金シリサイド層上に別の層が設けられてもよい。このような層の材質としては、たとえばＴｉ／Ｎｉ／Ａｕなどの積層材などがある。
【００１９】
層間絶縁膜５はエミッタ電極６とゲート電極８との間を絶縁している。
なお絶縁ゲート型トランジスタＴＲにおいて、ｐ型およびｎ型のそれぞれの導電型を得るための不純物としては、たとえばボロンおよび砒素を用いることができる。
【００２０】
次に絶縁ゲート型トランジスタＴＲの基本動作について説明する。
第１に、ターンオン動作について説明する。コレクタ電極１１の電位がエミッタ電極６の電位よりも高くなるように、エミッタ電極６とコレクタ電極１１との間に所定の電圧が印加される。この状態で、ゲート電極８に閾値以上の正バイアスが印加される。これにより絶縁ゲート型トランジスタＴＲは順方向に導通する。
【００２１】
第２に、ターンオフ動作について説明する。ゲート電極８に負バイアスが印加される。するとｐベース領域２からｎ−領域に向かって空乏層が伸びることで、耐圧が保持される。
【００２２】
図２は、図１の半導体装置を用いたインバータ回路の例を示す図である。図２を参照して、このインバータ回路は、フルブリッジ回路であり、絶縁ゲート型トランジスタＴＲと還流ダイオードＤＤと誘導性負荷ＬＤとを有する。誘導性負荷ＬＤは、上下アームの中間電位点に接続されており、正方向および負方向の両方向に電流が流される。このため誘導性負荷ＬＤに流れる電流は負荷接続端から、高電位の電源側へ戻されたり、接地側に流されたりする。よって誘導性負荷ＬＤに流れる大電流を誘導性負荷ＬＤとアームの閉回路とで還流させるための還流ダイオードＤＤが接続されている。
【００２３】
図３は、比較例における半導体装置の構成を概略的に示す部分断面図である。図３を参照して、本比較例の半導体装置は、絶縁ゲート型バイポーラトランジスタＴＲＺである。絶縁ゲート型バイポーラトランジスタＴＲＺは、ｎ−領域１上に、ｎ型バッファ領域９１と、ｐ型コレクタ領域９２と、コレクタ電極１１Ｚとを有する。ｐ型コレクタ領域９２はｎ−領域へのホールの供給源としての機能を有する。
【００２４】
図４は、比較例における半導体装置のオン電圧と遮断速度との関係を模式的に示す図である。図４を参照して、オン電圧Ｖｃｅ（ｓａｔ）と遮断速度Ｔｆとはおおよそ反比例の関係にある。絶縁ゲート型バイポーラトランジスタＴＲＺの遮断速度Ｔｆを抑制するためには、たとえばキャリアライフタイム低減のためのｎ−領域１への電子線照射が行なわれる。
【００２５】
本実施の形態によれば、絶縁ゲート型トランジスタＴＲ（図１）は、絶縁ゲート型バイポーラトランジスタＴＲＺ（図３）と異なり、ｐ型コレクタ領域９２（図４）が設けられる必要がない。よって構造が簡素化される。
【００２６】
またターンオンにおいてコレクタ電極１１（図１）からｎ−領域１へ、ｎ−領域１の伝導度変調のためにホールが注入される。これによりｎ−領域１の電気抵抗が低減されるので、絶縁ゲート型トランジスタＴＲのオン抵抗を抑制することができる。
【００２７】
またコレクタ電極１１は４．８ｅＶ以上の仕事関数を有するので、ｎ−領域１へのホールの注入が十分に行なわれる。これにより絶縁ゲート型トランジスタＴＲのオン抵抗を十分に抑制することができる。
【００２８】
またコレクタ電極１１は５．３ｅＶ未満の仕事関数を有する。これにより、キャリアライフタイム低減のためのｎ−領域１への電子線照射が行なわれなくても、遮断速度を速くすることができる。すなわちターンオフ動作を高速で行なうことができる。よって電子線照射がおこなわれない分だけ工程が簡素化される。
【００２９】
またコレクタ電極１１の材質として白金シリサイドが用いられる。これにより４．８ｅＶ以上５．３ｅＶ未満の仕事関数を有するコレクタ電極１１を形成することができる。
【００３０】
またゲート電極８はトレンチゲート構造を有するので、平面ゲート構造に比して、オン抵抗を低減することができる。
【００３１】
またエミッタ電極６とｐベース領域２との間に、ｐベース領域２よりも高濃度のｐ＋コンタクト領域４が設けられている。これによりエミッタ電極６のコンタクト抵抗が低くなるので、オン抵抗を低減することができる。
【００３２】
また好ましくは、コレクタ電極１１とｎ−領域１との間にｐ型半導体からなる領域が設けられていない。これによりｎ−領域１上のコレクタ電極１１側にｐ型半導体からなる領域を形成する工程が不必要となる。これによりｎ−領域１のコレクタ電極１１側にｐ型の導電型不純物を注入・拡散する工程が不要となるので、製造工程が簡素化される。
【００３３】
（実施の形態２）
図５は、本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。図５を参照して、本実施の形態の半導体装置は、絶縁ゲート型トランジスタＴＲＶであり、実施の形態１の絶縁ゲート型トランジスタＴＲ（図１）とほとんど同様の構成を有する。また絶縁ゲート型トランジスタＴＲＶは、絶縁膜７７Ｖおよび層間絶縁膜５５ｖの積層膜を有する。この積層膜はｎ−領域１とエミッタ電極６とを絶縁している。
【００３４】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００３５】
図６〜図１６は、本発明の実施の形態２における半導体装置の製造工程を工程順に概略的に示す断面図である。
【００３６】
図６を参照して、ｎ−領域１を有するｎ型シリコン基板が準備される。
図７を参照して、ｎ−領域１上にレジストパターン２１が形成される。レジストパターン２１をマスクとして用いた不純物注入Ｉ１により、ｎ−領域１上にｐ型の導電型不純物（図中Ｘ）が選択的に注入される。この不純物は、たとえばボロン（Ｂ）である。次にレジストパターン２１が除去される。
【００３７】
図８を参照して、上記の不純物が拡散されることで、ｎ−領域１上にｐベース領域２が形成される。
【００３８】
図９を参照して、ｎ−領域１およびｐベース領域２の上にレジストパターン２２が形成される。レジストパターン２２をマスクとして用いた不純物注入Ｉ２により、ｐベース領域２上にｎ型の導電型不純物（図中Ｘ）が選択的に注入される。この不純物は、たとえば砒素（Ａｓ）である。次にレジストパターン２２が除去される。
【００３９】
図１０を参照して、上記の不純物が拡散および活性化されることで、ｐベース領域２上にｎ型エミッタ領域３が形成される。
【００４０】
図１１を参照して、ｎ−領域１とｐベース領域２とｎ型エミッタ領域３とからなる表面上に、ｐベース領域２およびｎ型エミッタ領域３の各々を貫通してｎ−領域１に至るトレンチが形成される。次にこの表面およびトレンチ内面を覆う絶縁膜７７が形成される。
【００４１】
図１２を参照して、トレンチ内に絶縁膜７７を介して導電体のポリシリコンが充填されることで、ゲート電極８が形成される。次に層間絶縁膜（図１２において図示せず）が形成される。この層間絶縁膜と絶縁膜７７との積層膜がパターニングされる。
【００４２】
図１３を参照して、上記パターニングによって、ｐベース領域２とｎ型エミッタ領域３とを露出し、かつゲート電極８を覆う、層間絶縁膜５５ｖが形成される。また絶縁膜７７から、ゲート絶縁膜７と、絶縁膜７７ｖとが形成される。
【００４３】
図１４を参照して、ｐベース領域２を露出するレジストパターン２３をマスクとして用いた不純物注入Ｉ３により、ｐベース領域２上にｐ型の導電型不純物（図中Ｘ）が選択的に注入される。この不純物は、たとえばボロン（Ｂ）である。次にレジストパターン２３が除去される。
【００４４】
図１５を参照して、上記の不純物が活性化されることで、ｐベース領域２上にｐ＋コンタクト領域４が形成される。
【００４５】
図１６を参照して、ｎ型エミッタ領域３およびｐ＋コンタクト領域４の各々に電気的に接続されるように、エミッタ電極６が形成される。
【００４６】
再び図５を参照して、ｎ−領域１によってｐベース領域２と隔てられるように、コレクタ電極１１が形成される。具体的には、まずｎ−領域上にスパッタ法により白金（Ｐｔ）層が形成される。次に熱処理が行なわれることで、スパッタ法により形成された白金と、ｎ−領域１が含むシリコンとでシリサイド化が生じるので、白金シリサイド層が形成される。
【００４７】
なお上記のように熱処理によりシリサイド化を行なう方法の代わりに、白金シリサイド層をスパッタ法または蒸着法により直接成膜することもできる。
【００４８】
以上により本実施の形態の絶縁ゲート型トランジスタＴＲＶが得られる。
【実施例】
【００４９】
以下、実施例を挙げて本発明をより詳細に説明するが、本発明はこれらに限定されるものではない。
【００５０】
本発明の実施例として、絶縁ゲート型トランジスタＴＲ（図１）のコレクタ電極１１の仕事関数ＷＦが４．８〜５．２ｅＶの場合のシミュレーション結果ついて説明する。また比較例として、絶縁ゲート型トランジスタＴＲ（図１）のコレクタ電極１１の仕事関数ＷＦが４．２〜４．６ｅＶの場合、および絶縁ゲート型バイポーラトランジスタＴＲＺ（図３）の場合のシミュレーション結果ついて説明する。
【００５１】
図１７は、本発明の実施例および比較例におけるコレクタ・エミッタ間電圧とコレクタ電流密度との関係を概略的に示す図である。
【００５２】
図１７を参照して、絶縁ゲート型トランジスタＴＲ（図１）のコレクタ電極１１の仕事関数ＷＦが４．２ｅＶ〜５．２ｅＶの範囲で変更された場合について、コレクタ・エミッタ間電圧Ｖｃとコレクタ電流密度Ｊｃとの関係がシミュレーションされた。仕事関数ＷＦが４．２ｅＶから４．６ｅＶに増加された場合、コレクタ電流密度Ｊｃの変化はみられなかった。仕事関数ＷＦが４．６ｅＶから４．８ｅＶに増加された場合、コレクタ電流密度Ｊｃの顕著な増大がみられた。仕事関数ＷＦが４．８ｅＶから４．９ｅＶに増加された場合、コレクタ電流密度Ｊｃのより顕著な増大がみられた。さらに仕事関数ＷＦを５．２ｅＶまで増大させるにつれて、コレクタ電流密度Ｊｃが増大した。すなわち、仕事関数ＷＦが４．８ｅＶ以上とされることで絶縁ゲート型トランジスタＴＲのオン抵抗が顕著に抑制され、４．９ｅＶ以上でより顕著に抑制された。
【００５３】
図１８は、本発明の実施例において仕事関数ＷＦが５．２ｅＶの場合におけるコレクタ電流およびコレクタ・エミッタ間電圧の各々のターンオフ波形を概略的に示す図である。また図１９は、本発明の実施例において仕事関数ＷＦが５．０ｅＶの場合におけるコレクタ電流およびコレクタ・エミッタ間電圧の各々のターンオフ波形を概略的に示す図である。
【００５４】
図１８および図１９を参照して、仕事関数ＷＦが５．２ｅＶ（図１８）および５．０ｅＶ（図１９）のそれぞれの場合について、キャリアライフタイムが１０μｓの設定で遮断時間のシミュレーションが行なわれた。キャリアライフタイムが１０μｓに設定されることで、電子線照射のようなライフタイム制御が行なわれない場合が想定された。シミュレーションの結果によれば、仕事関数ＷＦが５．２ｅＶおよび５．０ｅＶのそれぞれの場合、遮断時間は２μｓおよび０．２μｓであった。
【００５５】
図２０は、比較例においてキャリアライフタイムが１０μｓから０．２μｓの範囲で変更された場合のコレクタ・エミッタ間電圧とコレクタ電流密度との関係を概略的に示す図である。主に図２０を参照して、比較例である絶縁ゲート型バイポーラトランジスタＴＲＺ（図３）のｎ−領域１のキャリアライフタイムが４．２ｅＶ〜５．２ｅＶの範囲で変更された場合について、コレクタ・エミッタ間電圧Ｖｃとコレクタ電流密度Ｊｃとの関係がシミュレーションされた。電子線照射などによりキャリアライフタイムが１０μｓから０．２μｓへ低減されると、コレクタ電流密度Ｊｃは低下した。
【００５６】
図２１は、比較例においてキャリアライフタイムが１０μｓの場合におけるコレクタ電流およびコレクタ・エミッタ間電圧の各々のターンオフ波形を概略的に示す図である。また図２２は、比較例においてキャリアライフタイムが０．２μｓの場合におけるコレクタ電流およびコレクタ・エミッタ間電圧の各々のターンオフ波形を概略的に示す図である。
【００５７】
図２０〜図２２を参照して、比較例である絶縁ゲート型バイポーラトランジスタＴＲＺ（図３）のキャリアライフタイムが１０μｓ（図２１）および０．２μｓ（図２２）のそれぞれの場合について、遮断時間のシミュレーションが行なわれた。シミュレーションの結果によれば、キャリアライフタイムが１０μｓの場合、コレクタ電流密度Ｊｃ＝１００Ａ／平方ｃｍのもとでコレクタ・エミッタ間電圧Ｖｃ＝０．８Ｖ程度（図２０）であり、遮断時間は５μｓ程度（図２１）であった。また電子線照射などによりキャリアライフタイムが１０μＳから０．２μｓに低減された場合、コレクタ電流密度Ｊｃ＝１００Ａ／平方ｃｍのもとでコレクタ・エミッタ間電圧Ｖ＝２．７Ｖ程度（図２０）であり、遮断時間は０．２μｓ程度（図２２）であった。
【００５８】
よって電子線照射などによるキャリアライフタイムの抑制処理がなされない場合、比較例の絶縁ゲート型バイポーラトランジスタＴＲＺ（図３）の遮断時間は５μｓ（図２１）であり、本実施例に比して遮断に長時間を要した。このため、本実施例における遮断時間と同程度の遮断時間を絶縁ゲート型バイポーラトランジスタＴＲＺ（図３）で実現するためには、その製造工程においてキャリアライフタイムの抑制処理を必要とした。この処理により製造工程がより複雑となった。
【００５９】
次に、図２３〜図３４を用いて、絶縁ゲート型トランジスタＴＲ（図１）の仕事関数ＷＦとキャリア分布との関係について説明する。
【００６０】
図２３、図２５、図２７、図２９、および図３１のそれぞれは、本発明の実施例において仕事関数が５．２ｅＶ、５．１ｅＶ、５．０ｅＶ、４．９ｅＶ、および４．８ｅＶの場合におけるキャリア状態を概略的に示す図である。また図３３は、比較例において仕事関数が４．７ｅＶの場合におけるキャリア状態を概略的に示す図である。また図２４、図２６、図２８、図３０、図３２、および図３４のそれぞれは、図２３、図２５、図２７、図２９、図３１、および図３３の右端の拡大図である。
【００６１】
図中、界面Ｓ１と界面Ｓ２とのそれぞれは、絶縁ゲート型トランジスタＴＲ（図１）の半導体領域のエミッタ電極６との界面位置とコレクタ電極１１との界面位置とを示している。また縦軸のｌｏｇ  ｎは、ホール濃度、電子濃度、および不純物濃度の各々を対数目盛で示している。ホール濃度、電子濃度、および不純物濃度のそれぞれは、図中、実線、破線、および一点鎖線で表されている。
【００６２】
図２３から図３２を参照して、本実施例の場合、すなわち仕事関数ＷＦが４．８ｅＶ〜５．２ｅＶの場合、界面Ｓ２からｎ−領域１の内部までホール（図中実線ｈ）が発生した。このホールがｎ−領域１の伝導度変調に寄与したと考えられる。
【００６３】
図３３および図３４を参照して、比較例の場合、すなわち仕事関数ＷＦが４．７ｅＶの場合、界面Ｓ２からｎ−領域１の内部までホール（図中実線ｈ）が発生しなかった。このためｎ−領域１において伝導度変調が生じなかったと考えられる。
【００６４】
上記の絶縁ゲート型トランジスタＴＲのキャリア分布のシミュレーション結果から、仕事関数ＷＦ＝４．８ｅＶの値が、ｎ−領域１内にホールが存在するか否かの臨界点となることがわかった。言い換えると、仕事関数ＷＦ＝４．８ｅＶは、絶縁ゲート型トランジスタＴＲがホールをキャリアとして利用することで低いオン抵抗を実現する上での臨界点であることがわかった。
【００６５】
次に、本実施例の現象について理解するために、絶縁ゲート型トランジスタＴＲよりも簡易な構造を有するダイオードに関して行なわれたシミュレーションの結果について説明する。
【００６６】
図３５は、本発明の実施例における現象について検討するために用いられたダイオードの構造を概略的に示す断面図である。主に図３５を参照して、このダイオードは、ｎ−領域１ｓと、ショットキー電極１１ｓと、ｎ＋層３ｓとを有する。ショットキー電極１１ｓおよびｎ＋層３ｓのそれぞれは、ｎ−領域１ｓの両端上に形成されている。ショットキー電極１１ｓは、コレクタ電極１１（図１）と同様の材質からなり、アノード電極としての機能を有する。またｎ＋層３ｓはカソード電極としての機能を有する。
【００６７】
図３６は、本発明の実施例における現象について検討するために用いられたダイオードにおいて、仕事関数が５．２ｅＶ、５．１ｅＶ、５．０ｅＶ、４．９ｅＶ、４．８ｅＶ、および４．７ｅＶの場合におけるアノード電圧とアノード電流との関係を概略的に示す図である。
【００６８】
図３６を参照して、ショットキー電極１１ｓの仕事関数ＷＦが４．７ｅＶ〜５．２ｅＶの範囲で変更された場合について、アノード電圧Ｖａとアノード電流密度Ｊａとの関係がシミュレーションされた。仕事関数ＷＦが４．７ｅＶから４．８ｅＶに増加された場合、アノード電流密度Ｊａの顕著な増大がみられた。仕事関数ＷＦが４．８ｅＶから４．９ｅＶに増加された場合、アノード電流密度Ｊａのより顕著な増大がみられた。さらに仕事関数ＷＦを５．２ｅＶまで増大させるにつれて、アノード電流密度Ｊａが増大した。すなわち、仕事関数ＷＦが４．８ｅＶ以上とされることで順方向の電圧降下が顕著に抑制され、４．９ｅＶ以上でより顕著に抑制された。この電圧降下の抑制は、伝導度変調により生じたと考えられる。
【００６９】
次に、図３７〜図４８を参照して、上記ダイオードの仕事関数ＷＦとキャリア分布との関係について説明する。
【００７０】
図３７、図３９、図４１、図４３、図４５、および図４７のそれぞれは、本発明の実施例における現象について検討するために用いられたダイオードのショットキー電極の仕事関数が５．２ｅＶ、５．１ｅＶ、５．０ｅＶ、４．９ｅＶ、４．８ｅＶ、および４．７ｅＶの場合におけるキャリア状態を概略的に示す図である。また図３８、図４０、図４２、図４４、図４６、および図４８のそれぞれは、図３７、図３９、図４１、図４３、図４５、および図４７の左端の拡大図である。
【００７１】
図中、位置Ａと位置Ｂとのそれぞれは、ダイオード（図３５）の位置Ａおよび位置Ｂに対応している。また縦軸のｌｏｇ  ｎは、ホール濃度、電子濃度、および不純物濃度の各々を対数目盛で示している。ホール濃度、電子濃度、および不純物濃度のそれぞれは、図中、実線、破線、および一点鎖線で表されている。
【００７２】
図３７〜図４６を参照して、仕事関数ＷＦが４．８ｅＶ〜５．２ｅＶの場合、ショットキー電極１１ｓのショットキー障壁の箇所でｎ−領域１ｓがｎ型からｐ型に反転し、位置Ａからｎ−領域１ｓの内部までホール（図中実線ｈ）が発生した。このホールが伝導度変調に寄与したと考えられる。
【００７３】
図４７および図４８を参照して、仕事関数ＷＦが４．７ｅＶの場合、位置Ａからｎ−領域１ｓの内部までホール（図中実線ｈ）が発生しなかった。このためｎ−領域１ｓにおいて伝導度変調が生じなかったと考えられる。
【００７４】
今回開示された各実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
【産業上の利用可能性】
【００７５】
本発明は、ゲート電極を有する半導体装置およびその製造方法に特に有利に適用され得る。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。
【図２】図１の半導体装置を用いたインバータ回路の例を示す図である。
【図３】比較例における半導体装置の構成を概略的に示す部分断面図である。
【図４】比較例における半導体装置のオン電圧と遮断速度との関係を模式的に示す図である。
【図５】本発明の実施の形態２における半導体装置の構成を概略的に示す断面図である。
【図６】本発明の実施の形態２における半導体装置の製造工程の第１工程を概略的に示す断面図である。
【図７】本発明の実施の形態２における半導体装置の製造工程の第２工程を概略的に示す断面図である。
【図８】本発明の実施の形態２における半導体装置の製造工程の第３工程を概略的に示す断面図である。
【図９】本発明の実施の形態２における半導体装置の製造工程の第４工程を概略的に示す断面図である。
【図１０】本発明の実施の形態２における半導体装置の製造工程の第５工程を概略的に示す断面図である。
【図１１】本発明の実施の形態２における半導体装置の製造工程の第６工程を概略的に示す断面図である。
【図１２】本発明の実施の形態２における半導体装置の製造工程の第７工程を概略的に示す断面図である。
【図１３】本発明の実施の形態２における半導体装置の製造工程の第８工程を概略的に示す断面図である。
【図１４】本発明の実施の形態２における半導体装置の製造工程の第９工程を概略的に示す断面図である。
【図１５】本発明の実施の形態２における半導体装置の製造工程の第１０工程を概略的に示す断面図である。
【図１６】本発明の実施の形態２における半導体装置の製造工程の第１１工程を概略的に示す断面図である。
【図１７】本発明の実施例および比較例におけるコレクタ・エミッタ間電圧とコレクタ電流密度との関係を概略的に示す図である。
【図１８】本発明の実施例において仕事関数ＷＦが５．２ｅＶの場合におけるコレクタ電流およびコレクタ・エミッタ間電圧の各々のターンオフ波形を概略的に示す図である。
【図１９】本発明の実施例において仕事関数ＷＦが５．０ｅＶの場合におけるコレクタ電流およびコレクタ・エミッタ間電圧の各々のターンオフ波形を概略的に示す図である。
【図２０】比較例においてキャリアライフタイムが１０μｓから０．２μｓの範囲で変更された場合のコレクタ・エミッタ間電圧とコレクタ電流密度との関係を概略的に示す図である。
【図２１】比較例においてキャリアライフタイムが１０μｓの場合におけるコレクタ電流およびコレクタ・エミッタ間電圧の各々のターンオフ波形を概略的に示す図である。
【図２２】比較例においてキャリアライフタイムが０．２μｓの場合におけるコレクタ電流およびコレクタ・エミッタ間電圧の各々のターンオフ波形を概略的に示す図である。
【図２３】本発明の実施例において仕事関数が５．２ｅＶの場合におけるキャリア状態を概略的に示す図である。
【図２４】図２３の右端の拡大図である。
【図２５】本発明の実施例において仕事関数が５．１ｅＶの場合におけるキャリア状態を概略的に示す図である。
【図２６】図２５の右端の拡大図である。
【図２７】本発明の実施例において仕事関数が５．０ｅＶの場合におけるキャリア状態を概略的に示す図である。
【図２８】図２７の右端の拡大図である。
【図２９】本発明の実施例において仕事関数が４．９ｅＶの場合におけるキャリア状態を概略的に示す図である。
【図３０】図２９の右端の拡大図である。
【図３１】本発明の実施例において仕事関数が４．８ｅＶの場合におけるキャリア状態を概略的に示す図である。
【図３２】図３１の右端の拡大図である。
【図３３】本発明の実施例において仕事関数が４．７ｅＶの場合におけるキャリア状態を概略的に示す図である。
【図３４】図３３の右端の拡大図である。
【図３５】本発明の実施例における現象について検討するために用いられたダイオードの構造を概略的に示す断面図である。
【図３６】本発明の実施例における現象について検討するために用いられたダイオードにおいて、仕事関数が５．２ｅＶ、５．１ｅＶ、５．０ｅＶ、４．９ｅＶ、４．８ｅＶ、および４．７ｅＶの場合におけるアノード電圧とアノード電流との関係を概略的に示す図である。
【図３７】本発明の実施例における現象について検討するために用いられたダイオードのショットキー電極の仕事関数が５．２ｅＶの場合におけるキャリア状態を概略的に示す図である。
【図３８】図３７の左端の拡大図である。
【図３９】本発明の実施例における現象について検討するために用いられたダイオードのショットキー電極の仕事関数が５．１ｅＶの場合におけるキャリア状態を概略的に示す図である。
【図４０】図３９の左端の拡大図である。
【図４１】本発明の実施例における現象について検討するために用いられたダイオードのショットキー電極の仕事関数が５．０ｅＶの場合におけるキャリア状態を概略的に示す図である。
【図４２】図４１の左端の拡大図である。
【図４３】本発明の実施例における現象について検討するために用いられたダイオードのショットキー電極の仕事関数が４．９ｅＶの場合におけるキャリア状態を概略的に示す図である。
【図４４】図４３の左端の拡大図である。
【図４５】本発明の実施例における現象について検討するために用いられたダイオードのショットキー電極の仕事関数が４．８ｅＶの場合におけるキャリア状態を概略的に示す図である。
【図４６】図４５の左端の拡大図である。
【図４７】本発明の実施例における現象について検討するために用いられたダイオードのショットキー電極の仕事関数が４．７ｅＶの場合におけるキャリア状態を概略的に示す図である。
【図４８】図４７の左端の拡大図である。
【符号の説明】
【００７７】
ＴＲ，ＴＲＶ  絶縁ゲート型トランジスタ（半導体装置）、１  ｎ−領域（第１のｎ型領域）、２  ｐベース領域、３  ｎ型エミッタ領域（第２のｎ型領域）、４  ｐ＋コンタクト領域、５  層間絶縁膜、６  エミッタ電極（第１の電極）、７  ゲート絶縁膜、８  ゲート電極、１１  コレクタ電極（第２の電極）。
【図１】
2010045123.tif 000003
【図２】
2010045123.tif 000004
【図３】
2010045123.tif 000005
【図４】
2010045123.tif 000006
【図５】
2010045123.tif 000007
【図６】
2010045123.tif 000008
【図７】
2010045123.tif 000009
【図８】
2010045123.tif 000010
【図９】
2010045123.tif 000011
【図１０】
2010045123.tif 000012
【図１１】
2010045123.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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