(57)【要約】      （修正有）【課題】高耐圧トランジスタのオフ時のリーク電流を抑制し、周辺回路内部の電圧を安定化することが可能な、ＮＡＮＤ型フラッシュメモリ等に適用される半導体記憶装置を提供する。【解決手段】周辺回路領域ＰＲにおいて、シリコン基板１１の一部にシリコンよりバンドギャップの広いＳｉＣやＧａＮ等の半導体層１４が形成されている。メモリセル１３は、シリコン基板１１内に形成されている。周辺回路を構成するトランジスタ１５は半導体層１４内に形成されている。半導体層１４のバンドギャップは、シリコンのバンドギャップより広いため、トランジスタ１５がオフ状態において、トンネル電子が発生しない。このため、ＧＩＤＬの発生を抑制することができる。【選択図】図１
2010010226.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板の一部に形成され、シリコンよりバンドギャップの広い半導体層と、
前記シリコン基板内に形成されたメモリセルと、
前記半導体層内に形成され、周辺回路を構成するトランジスタと
を具備することを特徴とする半導体記憶装置。
【請求項２】
シリコン基板と、
前記シリコン基板上に形成され、シリコンよりバンドギャップの広い半導体層と、
前記半導体層内に形成されたメモリセルと、
前記半導体層内に形成され、周辺回路を構成するトランジスタと
を具備することを特徴とする半導体記憶装置。
【請求項３】
前記半導体層は、炭化シリコン、窒化ガリウムのうちの１つであることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記半導体層は、３Ｃ−ＳｉＣ、３Ｃ−ＧａＮのうちの１つであることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記半導体層の膜厚は、前記半導体層内に形成される空乏層の幅以上であることを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＮＡＮＤ型フラッシュメモリに適用される半導体記憶装置に係り、特に、高耐圧トランジスタに関する。
【背景技術】
【０００２】
メモリ素子の微細化に伴い、周辺素子の微細化も求められている。しかし、これら素子が微細化されてもメモリ内において必要とされる電圧は下がらないため、素子にかかる電界強度が強くなってきている。
【０００３】
例えばＮＡＮＤ型フラッシュメモリの周辺回路を構成するトランジスタのうち、高耐圧（ＨＶ）トランジスタには２５〜３０Ｖの高電圧が印加される。このため、トランジスタがオフ状態、すなわち、ゲート電極に印加されるゲート電圧（Ｖｇ）が０Ｖである場合、ドレインと基板間の電位差により、空乏層から発生する電子又はホールがドレインから基板に移動し、ＧＩＤＬ(Gate Induced Drain Leak-current)が流れて素子不良を起こす問題が発生している。この現象は、シリコン（Ｓｉ）のバンドギャップが狭いことに起因し、ある電界強度を超えると電子又はホールが発生するためである。このように、ＨＶトランジスタにリーク電流が発生した場合、消費電流が増加するとともに、周辺回路内部の電位が変動するという問題がある。
【０００４】
近時、ＮＡＮＤ型フラッシュメモリは、１つのセルに複数ビットのデータを記憶させるため、複数の閾値電圧のうちの１つが設定される。また、定められた読み出し電圧の範囲内に複数の閾値電圧のうちの１つを設定するため、各閾値電圧の分布幅が狭くなる傾向にある。この狭い分布幅に各閾値電圧を設定するため、書き込み、及び書き込みベリファイに時間を要し、結果的に、書き込み時間が長くなるという問題がある。また、メモリセルから狭い閾値電圧分布に設定されたデータを読み出すため、高い読み出し精度が要求されている。
【０００５】
しかし、上記のように、周辺回路を構成するＨＶトランジスタからリーク電流が発生した場合、周辺回路内部の電位が変動し、メモリセルから正確にデータを読み出すことが困難となるという問題がある。
【０００６】
尚、パワートランジスタの分野において、基板に炭化シリコン（ＳｉＣ）を用い、この基板上に炭化シリコン層をエピタキシャル成長させ、この炭化シリコン層上又は炭化シリコン層内にゲート電極を形成したトランジスタが開発されている（例えば特許文献１、特許文献２参照）。又は、炭化シリコンウェハの表面領域にＳｉアイランドを形成し、このＳｉアイランド上にゲート電極が形成され、Ｓｉアイランド内にソース、ドレインが形成されたＭＯＳトランジスタが開発されている（例えば特許文献３参照）。
【特許文献１】特開２００３−１５８２６５号公報
【特許文献２】特開２００６−１００３６０号公報
【特許文献３】特表２００３−５１７２０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、トランジスタのオフ時のリーク電流を抑制し、周辺回路内部の電圧を安定化することが可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の半導体記憶装置の第１の態様は、シリコン基板と、前記シリコン基板の一部に形成され、シリコンよりバンドギャップの広い半導体層と、前記シリコン基板内に形成されたメモリセルと、前記半導体層内に形成され、周辺回路を構成するトランジスタとを具備することを特徴とする。
【０００９】
本発明の半導体記憶装置の第２の態様は、シリコン基板と、前記シリコン基板上に形成され、シリコンよりバンドギャップの広い半導体層と、前記半導体層内に形成されたメモリセルと、前記半導体層内に形成され、周辺回路を構成するトランジスタとを具備することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、トランジスタのオフ時のリーク電流を抑制し、周辺回路内部の電圧を安定化することが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１２】
図１は、実施形態に係る半導体記憶装置、ＮＡＮＤフラッシュメモリの一例を示している。ＮＡＮＤフラッシュメモリ１０は、メモリセルアレイ領域ＭＣＡと、周辺回路領域ＰＲとにより構成されている。メモリセルアレイ領域ＭＣＡに対応するシリコン基板１１上に、例えばＰ型のウェル領域１２が形成され、このウェル領域１２に複数のメモリセル１３が形成されている。このメモリセル１３は、ウェル領域１２上に形成されたゲート絶縁膜１３ａ、ゲート絶縁膜１３ａ上に形成された浮遊ゲート電極１３ｂ、浮遊ゲート電極１３ｂ上に形成されたゲート間絶縁膜１３ｃ、ゲート間絶縁膜１３ｃ上に形成された制御ゲート１３ｄ、ウェル領域１２内に形成されたソース・ドレイン領域１３ｅ，１３ｆにより構成されている。
【００１３】
一方、周辺回路領域ＰＲにおいて、シリコン基板１１上には、ワイドバンドギャップ材料により構成されたワイドバンドギャップ層が形成される。ここで、ワイドバンドギャップ材料とは、Ｓｉよりバンドギャップが広い材料であり、例えばＳｉＣ（４Ｈ、６Ｈ、３Ｃ（ＳｉＣには多形と呼ばれる結晶の種類があり、アルファベットの前の数字は、その繰返し周期を示し、ＣはCubic、ＨはHexagonalを表している））、ＧａＮなどがある。これらの半導体材料のバンドギャップはＳｉの２〜３倍である。実施形態において、ワイドバンドギャップ層として、例えば炭化シリコン（ＳｉＣ）層１４用いられている。すなわち、例えばＰ型の３Ｃ−ＳｉＣ層１４がシリコン基板１１上に例えばエピタキシャル成長により形成されている。
【００１４】
周辺回路領域ＰＲは、プログラム電圧、ベリファイ電圧、及び読み出し電圧等の高電圧を発生する図示せぬ例えばチャージポンプ回路を含んでいる。このチャージポンプ回路は、ＨＶトランジスタ１５を含んでいる。ＨＶトランジスタ１５は、ＳｉＣ層１４上に形成されたゲート絶縁膜１５ａ、ゲート絶縁膜１５ａ上に形成されたゲート電極１５ｂ、ＳｉＣ層１４内に形成されたソース・ドレイン領域１５ｃ，１５ｄにより構成されている。
【００１５】
図２は、周辺回路領域のＨＶトランジスタ１５のみを取り出して示している。ＳｉＣ層１４の膜厚は、ＳｉＣ層１４内に形成されたＨＶトランジスタ１５において、ゲート電極１５ｂに０Ｖが印加されたオフ状態に生じる空乏層の幅Ｗｄより厚く設定される。空乏層の幅Ｗｄは、例えば３〜４ｎｍとなることがあるため、ＳｉＣ層１４の膜厚は、例えば４ｎｍより厚く設定する必要がある。
【００１６】
図３は、従来と本発明のエネルギーバンドを示している。図３（ａ）に示すＳｉＣ層１４のバンドギャップは、図３（ｂ）に示すシリコンのバンドギャップより広いため、トランジスタがオフ状態において、トンネル電子が発生しない。このため、ＧＩＤＬの発生を抑制することができる。
【００１７】
上記実施形態によれば、シリコン基板１１上にシリコン基板よりバンドギャップの広い例えばＳｉＣ層１４を形成し、このＳｉＣ層１４にＨＶトランジスタ１６を形成している。このため、ＨＶトランジスタ１６のゲート電極の電圧が０Ｖとされたトランジスタのオフ状態において、ＧＩＤＬを抑制することができる。したがって、周辺回路内部の電圧を安定に保持することができ、メモリセルの閾値電圧を確実に読み出すことができる。
【００１８】
（変形例）
上記実施形態は、ＮチャネルＭＯＳトランジスタをＳｉＣ層１４内に形成する場合について説明したが、ＳｉＣ層１４をＮ型とし、ＰチャンネルＭＯＳトランジスタからなるＨＶトランジスタを形成することも可能である。
【００１９】
また、上記実施形態は、３Ｃ−ＳｉＣをシリコン基板上に形成する場合について説明した。しかし、これに限定されるものではなく、上述した４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、ＧａＮを用いることもできる。Ｓｉ基板上に４Ｈ、６Ｈ−ＳｉＣの層を形成する方法としては、ホモエピタキシャル成長法を適用することができる。また、Ｓｉ基板上にＧａＮを成長させる方法は、例えば分子線エピタキシャル成長を適用することができる。
【００２０】
さらに、上記実施形態において、ＳｉＣ層１４は、周辺回路領域ＰＲにのみ形成した。しかし、これに限定されるものではない。例えばメモリセルアレイ領域ＭＣＡの両方にＳｉＣ層１４を形成し、ＳｉＣ層１４内にメモリセル及び周辺回路を形成してもよい。このような構成によれば、例えばメモリセル１３に負の閾値電圧を設定した場合、周辺回路を構成するＨＶトランジスタのＧＩＤＬを抑制して、周辺回路内部の電圧を安定化できるとともに、メモリセルに負の閾値電圧を設定した場合において、負の閾値電圧を正確に読み出すことができる。
【００２１】
その他、本発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００２２】
【図１】第１の実施形態を示すものであり、ＮＡＮＤフラッシュメモリの一例を示す概略断面図。
【図２】ワイドバンドギャップ層の膜厚と空乏層の幅の関係を示す図。
【図３】図３（ａ）はＳｉＣを用いたトランジスタのバンドギャップを示し、図３（ｂ）はＳｉを用いたトランジスタのバンドギャップを示す図。
【符号の説明】
【００２３】
１１…シリコン基板、１３…メモリセル、１４…ワイドバンドギャップ層、１５…ＨＶトランジスタ、ＭＣＡ…メモリセルアレイ領域、ＰＲ…周辺回路領域。
【図１】
2010010226.tif 000003
【図２】
2010010226.tif 000004
【図３】
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