(57)【要約】【課題】レジストを使用してドライエッチングにより形成されるパターンの精度を高くすることができるエッチング装置を提供する。【解決手段】  半導体ウェーハ１上の膜のエッチングを行うエッチング装置において、エッチングチャンバ１０１内において、被パターニング膜１７上に第１レジスト１８が形成されている第１のウェーハ１を載置する第１領域と、エッチングチャンバ１０１内におけるウェーハ上面の総面積に対するレジスト占有率を調整する第２レジスト３３が形成された第２のウェーハ３１を載置する第２領域とを有している。【選択図】図２
2010040626.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェーハ上の膜のエッチングを行うエッチング装置において、
エッチングチャンバ内において、被パターニング膜上に第１レジストが形成されている第１のウェーハを載置する第１領域と、
前記エッチングチャンバ内におけるウェーハ上面の総面積に対するレジスト占有率を調整する第２レジストが形成された第２のウェーハを載置する第２領域と、
を有することを特徴とするエッチング装置。
【請求項２】
前記第２のウェーハにおける前記第２レジストは、前記レジスト占有率を一定にする面積を有していることを特徴とする請求項１に記載のエッチング装置。
【請求項３】
半導体ウェーハ上の膜のエッチングを行うエッチング装置において、
エッチングチャンバ内において、ウェーハ面に対する面積の割合が第１レジスト占有率である第１レジストを有する第１のウェーハを載置する第１領域と、
前記エッチングチャンバ内において、ウェーハ面に対する面積の割合が前記第１レジスト占有率と異なる第２レジスト占有率である第２レジストを有する第２のウェーハを載置する第２領域と、
を有することを特徴とするエッチング装置。
【請求項４】
半導体装置を搭載する半導体ウェーハのエッチングを行うチャンバ内でのウェーハ面に対するレジストの割合を示すレジスト占有率の値を設定し、
前記チャンバ内に、第１レジストが上面に形成された第１の半導体ウェーハを搬入し、
前記チャンバ内に、前記第１レジストと合わせて前記レジスト占有率の前記値に一致する面積を有する第２レジストが上面に形成された第２の半導体ウェーハを搬入し、
前記第１レジストをマスクにして前記第１のウェーハをエッチングする工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
第１レジストが形成された第１の半導体ウェーハをチャンバ内に搬入する工程と、
第２レジストが形成された第２の半導体ウェーハを前記チャンバ内に搬入する工程と、
前記第１レジストをマスクにして前記第１の半導体ウェーハをエッチングする工程と、
前記第１の半導体ウェーハと前記第２の半導体ウェーハを前記チャンバから搬出する工程と、
第３レジストが形成された第３の半導体ウェーハを前記チャンバ内に搬入する工程と、
前記第３レジストを加えたレジスト占有率が、前記第１、第２の半導体ウェーハ上における前記第１、第２レジストのレジスト占有率に等しい値となる面積を有する第４レジストが形成された第４の半導体ウェーハを前記チャンバに搬入する工程と、
前記第４レジストをマスクに使用して前記第４の半導体ウェーハをエッチングする工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、配線のようなパターンを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置は、その内部においてトランジスタ、抵抗等の素子と、それらの素子同士を電気的に接続する配線とを有している。近年、半導体装置は、高い機能が要求され、高密度に素子を集積する傾向にある。
【０００３】
このため、半導体装置においては、素子だけではなく配線の高微細加工が必要となっている。配線を構成する材料として、アルミニウム、銅又はそれらの合金等が用いられている。
【０００４】
アルミニウム配線は、例えば、アルミニウム膜を絶縁膜上に形成した後に、アルミニウム膜上にレジストパターンを形成し、レジストパターンをマスクにしてアルミニウム膜をエッチングする工程により形成される。
【０００５】
アルミニウム配線を形成する工程において、半導体ウェーハの周辺部に形成される配線の断面形状が逆テーパ状になることを防止するために、エッチング時に半導体ウェーハの周囲にカーボン供給用の４弗化エチレンポリマーを配置することが知られている。この場合、４弗化エチレンポリマーは、レジストの穴開けパターンから配線層の境界付近にＣＨ基を絶えず供給するためのカーボン供給源となっている。
【０００６】
銅からなる配線構造の１つとしてダマシンが知られている。
【０００７】
ダマシン構造の銅配線は、絶縁膜の溝内に銅膜を形成した後に、絶縁膜上の銅膜を化学機械研磨（ＣＭＰ）により除去するとともに銅膜を溝内に配線として残す工程により形成される。
【０００８】
ダマシン構造の銅配線については種々の構造が知られており、その１つとしてエレクトロマイグレーションを防止するために、銅配線の途中に導電性ダミープラグを設ける構造がある。さらに、ダマシン形成時のＣＭＰ工程において、銅配線とダミープラグの双方の高さの制御性を良くするために、配線とダミープラグを含む配線占有率を面内において略一定にすることが知られている。
【特許文献１】特開平６−９７１２６号公報
【特許文献２】特開２００３−１９７６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、配線パターン精度を高くすることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の１つの観点によれば、半導体ウェーハ上の膜のエッチングを行うエッチング装置において、エッチングチャンバ内において、被パターニング膜上に第１レジストが形成されている第１のウェーハを載置する第１領域と、前記エッチングチャンバ内におけるウェーハ上面の総面積に対するレジスト占有率を調整する第２レジストが形成された第２の
ウェーハを載置する第２領域と、を有することを特徴とするエッチング装置が提供される。
【００１１】
また、本発明の別の観点によれば、半導体ウェーハ上の膜のエッチングを行うエッチング装置において、エッチングチャンバ内において、ウェーハ面に対する面積の割合が第１レジスト占有率である第１レジストを有する第１のウェーハを載置する第１領域と、前記エッチングチャンバ内において、ウェーハ面に対する面積の割合が前記第１レジスト占有率と異なる第２レジスト占有率である第２レジストを有する第２のウェーハを載置する第２領域と、を有することを特徴とするエッチング装置が提供される。
【００１２】
本発明のさらに別の観点によれば、半導体装置を搭載する半導体ウェーハのエッチングを行うチャンバ内でのウェーハ面に対するレジストの割合を示すレジスト占有率の値を設定し、前記チャンバ内に、第１レジストが上面に形成された第１の半導体ウェーハを搬入し、前記チャンバ内に、前記第１レジストと合わせて前記レジスト占有率の前記値に一致する面積を有する第２レジストが上面に形成された第２の半導体ウェーハを搬入し、前記第１レジストをマスクにして前記第１のウェーハをエッチングする工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１３】
本発明の他の観点によれば、第１レジストが形成された第１の半導体ウェーハをチャンバ内に搬入する工程と、第２レジストが形成された第２の半導体ウェーハを前記チャンバ内に搬入する工程と、前記第１レジストをマスクにして前記第１の半導体ウェーハをエッチングする工程と、前記第１の半導体ウェーハと前記第２の半導体ウェーハを前記チャンバから搬出する工程と、第３レジストが形成された第３の半導体ウェーハを前記チャンバ内に搬入する工程と、前記第３レジストを加えたレジスト占有率が、前記第１、第２の半導体ウェーハ上における前記第１、第２レジストのレジスト占有率に等しい値となる面積を有する第４レジストが形成された第４の半導体ウェーハを前記チャンバに搬入する工程と、前記第４レジストをマスクに使用して前記第４の半導体ウェーハをエッチングする工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明によれば、被パターニング膜が形成された第１ウェーハの他に、第２ウェーハをエッチングチャンバ内に載置するとともに、チャンバ内でのウェーハ上面の総面積に対するレジスト領域の総面積の割合、即ちレジスト占有率を所定の値に設定するために第２ウェーハ上のレジストの面積を調整している。
【００１５】
これにより、第１ウェーハ上のレジスト占有率が変化しても、チャンバ内でのエッチング条件を大きく変えることなく、パターニング後の被パターニング膜の側壁に付着する生成物の量の変化を抑制することが可能になる。
【００１６】
これにより、エッチングにより形成された被パターニング膜のパターン幅の精度を高めることができる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の実施形態を図面に基づいて詳細に説明する。
【００１８】
図１Ａ〜図１Ｅは、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【００１９】
次に、図１Ａに示すように半導体基板に能動素子としてＭＯＳＦＥＴを形成する工程を説明する。
【００２０】
まず、半導体基板であるシリコン基板１の上面に、活性領域を囲む素子分離絶縁膜２を形成する。図１Ａでは、素子分離絶縁膜２の一例として、シリコン基板１に形成された溝内に二酸化シリコン膜を埋め込んだ構造を有するシャロートレンチアイソレーション（ＳＴＩ）を示している。素子分離絶縁膜２として、ＬＯＣＯＳ法により二酸化シリコン膜を形成してもよい。なお、半導体基板及びその上の膜を以下に半導体ウェーハともいう。
【００２１】
素子分離絶縁膜２に囲まれる一部の活性領域には、ｎ型又はｐ型不純物のイオン注入によりＰウェル３ａ、３ｃ又はＮウェル３ｂ、３ｄが形成されている。
【００２２】
図１Ａに示した第１のＰウェル３ａは高電圧用ＮＭＯＳＦＥＴ形成領域であり、また、第１のＮウェル３ｂは高電圧用ＰＭＯＳＦＥＴ形成領域である。なお、第1のＰウェル３ａの底部及び側部は、シリコン基板１内にイオン注入により形成された高不純物濃度の埋込Ｎウェル層４により囲まれている。
【００２３】
第２のＰウェル３ｃは低電圧用ＮＭＯＳＦＥＴ形成領域であり、また、第２のＮウェル３ｄは低電圧用ＰＭＯＳＦＥＴ形成領域である。さらに、図１Ａにおいて、Ｐウェル、Ｎウェルが形成されない領域の一部のｐ型活性領域３ｅは、低閾値電圧用ＮＭＯＳＦＥＴ形成領域となっている。
【００２４】
続いて、シリコン基板１の上面を熱酸化することにより、ゲート絶縁膜５ａ〜５ｅとしてシリコン酸化膜を形成する。ゲート絶縁膜５ａ〜５ｅの膜厚は、Ｐウェル３ａ、３ｃ、Ｎウェル３ｂ、３ｄ及びｐ型活性領域３ｅに形成されるＭＯＳＦＥＴのゲート電圧の閾値に対応させて決定される。
【００２５】
異なる膜厚のゲート絶縁膜５ａ〜５ｅを形成する場合には、ゲート絶縁膜の成長を抑制しようとする領域を窒化シリコン膜により覆うことにより膜の成長を制御する。
【００２６】
次に、ゲート絶縁膜５ａ〜５ｅの上に多結晶又は非晶質のシリコン膜を形成した後に、ゲート電極形状を有するレジストパターンをシリコン膜上に形成する。その後に、レジストパターンをマスクに使用してシリコン膜をエッチングする。これによりＰウェル３ａ、３ｃ、Ｎウェル３ｃ、３ｄ及び活性領域３ｅ上でストライプ状に形成されたシリコン膜をそれぞれ第１〜第５のゲート電極６ａ〜６ｅとする。
【００２７】
さらに、第１〜第５のゲート電極６ａ〜６ｅをマスクに使用して、ｎ型又はｐ型の不純物をシリコン基板１にイオン注入する。これにより、第１〜第５のゲート電極６ａ〜６ｅの両側のシリコン基板１内にエクステンション領域７ａ〜７ｊを形成する。この場合、第１、第２のＰウェル３ａ、３ｃ及びｐ型活性領域３ｅにそれぞれ形成されるエクステンション領域７ａ、７ｂ、７ｅ、７ｆ、７ｉ、７ｊはｎ型である。また、第１、第２のＮウェル３ｂ、３ｄにそれぞれ形成されるエクステンション領域７ｃ、７ｄ、７ｇ、７ｈはｐ型である。
【００２８】
次に、ゲート電極６ａ〜６ｅ及びシリコン基板１の上に、絶縁膜として例えばシリコン酸化膜をＣＶＤ法により形成する。続いて、そのシリコン酸化膜をエッチバックすることによってゲート電極６ａ〜６ｅの側面に選択的に残す。これにより、ゲート電極６ａ〜６ｅの側面に残されたシリコン酸化膜をサイドウォール１０とする。
【００２９】
その後に、ゲート電極６ａ〜６ｅ及びサイドウォール１０をマスクにしてｎ型又はｐ型の不純物をイオン注入することにより、第１〜第５のゲート電極６ａ〜６ｅの両側方のシリコン基板１内に高濃度不純物領域８ａ〜８ｊを形成する。高濃度不純物領域８ａ〜８ｊ
のそれぞれは、同じ不純物導電型のエクステンション領域７ａ〜７ｊに接続される。
【００３０】
エクステンション領域７ａ〜７ｊ、高濃度不純物領域８ａ〜８ｊを形成するためにｎ型とｐ型の不純物のいずれかをイオン注入する際には、シリコン基板１のうちイオン注入しない領域をレジストパターンで覆う。また、同じ導電型の不純物であっても、イオン注入条件が異なる領域がある場合には、イオン注入しない領域をレジストパターンで覆う。
【００３１】
第１〜第５のゲート電極６ａ〜６ｅのそれぞれの両側において、互いに接続された同じ導電型の高濃度不純物領域８ａ〜８ｊとエクステンション領域７ａ〜７ｊは、ソース／ドレイン領域９ａ〜９ｊとなる。
【００３２】
以上により、高電圧Ｎ型ＭＯＳＦＥＴｔ１、高電圧Ｐ型ＭＯＳＦＥＴｔ２、低電圧Ｎ型ＭＯＳＦＥＴｔ３、低電圧Ｐ型ＭＯＳＦＥＴｔ４、低閾値電圧のＮ型ＭＯＳＦＥＴｔ５等が形成される。
【００３３】
高電圧Ｎ型ＭＯＳＦＥＴｔ１は、第1のＰウェル３ａ、第1のゲート電極６ａ、ソース／ドレイン領域９ａ、９ｂ等を有している。また、高電圧Ｐ型ＭＯＳＦＥＴｔ２は、第１のＮウェル３ｂ、第２のゲート電極６ｂ、ソース／ドレイン領域９ｃ、９ｄ等を有している。低電圧Ｎ型ＭＯＳＦＥＴｔ３は、第２のＰウェル３ｃ、第３のゲート電極６ｃ、ソース／ドレイン領域９ｅ、９ｆ等を有している。低電圧Ｐ型ＭＯＳＦＥＴｔ４は、第２のＮウェル３ｄ、第４のゲート電極６ｄ、ソース／ドレイン領域９ｇ、９ｈ等を有している。低閾値電圧のＮ型ＭＯＳＦＥＴｔ５は、第５のゲート電極６ｅ、ソース／ドレイン領域９ｉ、９ｊ等を有している。
【００３４】
以上のようなＭＯＳＦＥＴｔ１、ｔ２、ｔ３、ｔ４、ｔ５を形成した後に、ゲート電極６ａ〜６ｅとシリコン基板１の上に金属膜、例えばコバルト膜を形成する。続いて、熱処理により金属とシリコンを反応させることにより、高濃度不純物領域８ａ〜８ｊとゲート電極６ａ〜６ｅのそれぞれの上層部にシリサイド層１１ａ〜１１ｊ、１２ａ〜１２ｅを形成する。その後、残った金属膜を例えばウェットエッチングにより除去する。
【００３５】
次に、図１Ｂに示す構造を形成するまでの工程を説明する。
【００３６】
まず、複数のＭＯＳＦＥＴｔ１、ｔ２、ｔ３、ｔ４、ｔ５及びシリコン基板１の上に、エッチングストップ膜１３としてシリコン窒化膜をＣＶＤ法により形成する。続いて、シリコン窒化膜１３の上に第１層間絶縁膜１４として、例えばボロンリンシリカガラス（ＢＰＳＧ）膜をＣＶＤ法により形成した後に、ＢＰＳＧ膜を熱処理により平坦化する。
【００３７】
続いて、ゲート電極６ａ〜６ｅ、ソース／ドレイン領域９ａ〜９ｊの上方にそれぞれ開口を有するレジストパターン（不図示）を形成する。その後に、レジストパターンをマスクに使用して、第１層間絶縁膜１４とエッチングストップ膜１３を順にエッチングすることにより複数のコンタクトホール１４ａ〜１４ｆを形成する。
【００３８】
次に、複数のコンタクトホール１４ａ〜１４ｆ内面と第１層間絶縁膜１４上面に、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜を形成した後に、タングステン（Ｗ）膜をＴｉＮ膜の上に形成する。Ｗ膜は、コンタクトホール１４ａ〜１４ｆ内を完全に埋め込む厚さに形成される。続いて、第１層間絶縁膜１４の上面上のＷ膜、ＴｉＮ膜、Ｔｉ膜をＣＭＰ法により除去する。
【００３９】
これにより、複数のコンタクトホール１４ａ〜１４ｆ内にそれぞれ残されたＷ膜、ＴｉＮ膜、Ｔｉ膜を導電性の複数のコンタクトプラグ１５ａ〜１５ｆとする。コンタクトプラ
グ１５ａ〜１５ｆのそれぞれは、図に現れない領域を含めて第１〜第５のゲート電極６ａ〜６ｅ及びそれらの両側のソース／ドレイン領域９ａ〜９ｊに個別に接続されている。
【００４０】
次に、第１層間絶縁膜１４の上に配線を形成する工程を説明する。
【００４１】
まず、図１Ｃに示すように、第１層間絶縁膜１４及びコンタクトプラグ１５ａ〜１５ｆの上に、第１導電膜１７として例えば膜厚６０ｎｍのＴｉ膜、膜厚３０ｎｍのＴｉＮ膜、膜厚３６０ｎｍのアルミニウム（Ａｌ）膜、膜厚５ｎｍのＴｉ膜、膜厚７０ｎｍのＴｉＮ膜をスパッタリング法により順に形成する。なお、Ａｌ膜の代わりに、アルミニウム合金を使用してもよい。また、第１導電膜１７としてその他の金属膜を形成してもよい。
【００４２】
続いて、第１導電膜１７上にフォトレジストを塗布し、ついでプリベークする。フォトレジストは、有機系材料、例えばノボラック型レジスト或いは化学増幅型レジストを使用する。続いて、フォトレジストを露光し、さらにベークした後に現像し、さらにリンス、ベークすることにより第１レジストパターン１８を形成する。第１レジストパターン１８は、これから形成しようとする第１の配線の平面形状を有している。
【００４３】
次に、第１レジストパターン１８をマスクにして第１導電膜１７をドライエッチングすることにより、第１層間絶縁膜１４上に残された第１導電膜１７を第１の配線１７ａとして使用する。
【００４４】
ドライエッチング装置として、例えば図２に示す誘導結合プラズマ（ＩＣＰ）エッチング装置を使用する。
【００４５】
ＩＣＰエッチング装置において、基台１００上に例えば石英からなるチャンバ１０１が取り付けられている。エッチングチャンバ１０１内の底部には、静電チャック機能を備えたウェーハ載置台１０２が配置されている。ウェーハ載置台１０２は、複数の半導体ウェーハを載置する領域を有している。
【００４６】
チャンバ１０１の外部、例えば天井部の上には導電性のスパイラルコイル１０３が取り付けられている。スパイラルコイル１０３の内端と外端には例えば１３．５６ＭＨｚの高周波電源１０４が接続されている。
【００４７】
ウェーハ載置台１０２内の電極には、例えば周波数１．６ＭＨＺのバイアス電源１０５ａがコンデンサ１０５ｂを介して接続されている。また、ウェーハ載置台１０２の中には、その上に載置される半導体ウェーハを昇降するリフトピン１０６が複数箇所に取り付けられている。
【００４８】
ウェーハ載置台１０２内には冷却用ガス路１０７が形成され、その中には、冷却用ガス、例えばヘリウムが供給される。また、チャンバ１０１の一側部にはガス導入管１０８が接続され、他側部には排気管１０９が接続されている。
【００４９】
基台１００の下には下側チャンバ１１０が配置され、その側部には下側ガス導入管１１１が接続されている。例えば、下側ガス導入管１１１には、不活性ガスとして例えば窒素ガスが例えば約２５０ｓｃｃｍの流量で供給される。
【００５０】
以上のようなＩＣＰエッチング装置を用いてシリコン基板１上の第１導電膜１７をパターニングする。
【００５１】
まず、シリコン基板１とエッチング制御用の第２の半導体ウェーハ３１をエッチングチ
ャンバ１０１内に搬入し、それらをウェーハ載置台１０２の上に載置する。ここで、半導体装置を形成しようとするシリコン基板１及びその上の膜を第１の半導体ウェーハとする。
【００５２】
第２の半導体ウェーハ３１の上には、第１導電膜１７と同じ材料からなるエッチング制御用導電膜３２が形成され、さらに、エッチング制御用導電膜３２の上にはエッチング制御用レジストパターン３３が形成されている。エッチング制御用導電膜３２は、第１導電膜１４と同じ厚さを有している。また、エッチング制御用レジストパターン３３は、第１導電膜１７上の第１レジストパターン１８と同じ材料により形成され、互いに実質的に同じ厚さに形成されている。
【００５３】
なお、エッチング制御用導電膜３２は、第１導電膜１４と異なる金属材料であってもよいが、第１導電膜１４と同じエッチングレートであることが好ましい。
【００５４】
エッチング制御用導電膜３２とその上のエッチング制御用レジストパターン３３のそれぞれのパターン面積の大きさは、次のようにして決定される。
【００５５】
まず、半導体装置形成用の第１の半導体ウェーハ１の上の第１導電膜１７の面積（ウェーハ面積）をＳ０１とし、第１導電膜１７上の第１レジストパターン１８の面積（レジスト面積）をｓ１とする。さらに、エッチング制御用の第２の半導体ウェーハ３１の上のエッチング制御用導電膜３２の面積（ウェーハ面積）をＳ０２とし、また、エッチング制御用導電膜３２上のエッチング制御用レジストパターン３３の面積（レジスト面積）をｓ２とする。ここでの面積は、ウェーハ、導電膜、レジストパターンの上面の面積を示す。
【００５６】
第１導電膜１７が第１の半導体ウェーハ１上の全面に形成されている場合には、第１の半導体ウェーハ１と第１導電膜１７のそれぞれの面積は等しくなる。第２の半導体ウェーハ３１とエッチング制御用導電膜３２も同様である。
【００５７】
なお、半導体装置形成用の第１の半導体ウェーハ１がエッチングチャンバ内に複数枚配置される場合には、第１の半導体ウェーハの各々の導電膜の総面積をＳ０１とし、それらの導電膜上のレジストパターンの総面積をｓ１とする。また、第２の半導体ウェーハ３１がエッチングチャンバ内に複数枚配置される場合には、第２の半導体ウェーハ３１の各々の導電膜の総面積をＳ０２とし、それらの導電膜上のレジストパターンの総面積をｓ２とする。
【００５８】
そして、チャンバ１０１内で露出しているレジストパターンについての半導体ウェーハ（導電膜）に対する面積の割合、即ちレジスト占有率ｘは、次式（１）で求められる。
【００５９】
ｘ（％）＝１００×（ｓ１＋ｓ２）／（Ｓ０１＋Ｓ０２）          （１）
ここで、第２の半導体ウェーハ３１をエッチングチャンバ１０２内に載置しない場合には、ｓ２＝Ｓ０２＝０となり、第１の半導体ウェーハ１におけるレジスト占有率ｘを示す。
【００６０】
ここで、レジスト占有率ｘの最適値はエッチング条件により異なる。しかし、多層構造配線における配線形成毎にエッチング条件を大幅に変更しないようにするために、レジスト占有率ｘを例えば３０％〜５０％、より好ましくは３５％〜４０％に設定する。その値は、半導体装置を構成しないエッチング制御用導電膜３２の面積Ｓ０２とエッチング制御用レジストパターン３３の面積ｓ２により制御される。
【００６１】
なお、第１の半導体ウェーハ１上の第１レジストパターン１８にもエッチング制御用の
領域が含まれてもよく、その面積はｓ１に含まれる。
【００６２】
レジスト占有率ｘは、エッチングにより残される第１導電膜１７の側壁にエッチング生成物を最適量で付着させる条件の１つのパラメータである。エッチング生成物は、第１導電膜１７及びエッチング制御用導電膜３２のエッチングにより発生し、金属とレジスト組成物を含んでいる。
【００６３】
従って、第２半導体ウェーハ３１上においては、レジスト占有率ｘを好ましい値にするために、第１導電膜１７、第１レジストパターン１８の面積に基づいてエッチング制御用導電膜３２とエッチング制御用レジストパターン３３の面積を定める。なお、エッチング制御用導電膜３２の面積は第２半導体ウェーハ３１の大きさにより定まる。
【００６４】
エッチング制御用レジストパターン３３のパターン形状は、特に限定されるものではないが、例えば、第１の半導体ウェーハ１上の配線形成用の第１レジストパターン１８とほぼ同じ幅を有するストライプ形状としてもよい。
【００６５】
以上のような条件で第１、第２の半導体ウェーハ１、３１をウェーハ載置台１０２上に置いた状態で、配線形成用の第１レジストパターン１８とエッチング制御用レジストパターン３３をマスクにして、第１導電膜１７とエッチング制御用導電膜３２を同時にエッチングする。
【００６６】
そのエッチング条件として、例えば、ガス導入管１０８からハロゲン含有ガス、例えば塩素（Ｃｌ２）、三塩化ホウ素（ＢＣｌ３）及び窒素（Ｎ２）をエッチングチャンバ１０１内に導入する。そして、圧力を所定の値に減圧した状態でスパイラルコイル１０３に高周波電流を流し、これによりエッチングチャンバ１０１内に交流磁界を生じさせて誘導電界を発生させる。
【００６７】
そのような条件によりエッチングチャンバ１０１内にはプラズマが発生し、その中のラジカル等により第１導電膜１７及びエッチング制御用導電膜３３がエッチングされる。また、マスクとして機能する第１レジストパターン１８及びエッチング制御用レジストパターン３３も僅かにエッチングされる。
【００６８】
これにより、エッチングチャンバ１０１内ではエッチングにより生成物が発生する。そして、エッチングにより第１レジストパターン１８の下に現れる第１導電膜１７の側壁には、エッチングが進む間に反応生成物が蓄積し、図１Ｄに示すように、最適な厚さの反応蓄積物層１７ｒが形成され、その側壁を保護する。
【００６９】
エッチング後に第１レジストパターン１８の下に残される第１導電膜１７は、第１の配線１７ａとして使用される。第１の配線１７ａは、コンタクトプラグ１５ａ〜１５ｆの上端に接続される形状を有している。
【００７０】
その後に、第１、第２の半導体ウェーハ１、３１をエッチングチャンバ１０１から搬出し、ついで、第１の配線１７ａ上のレジストパターン１８を除去する。なお、第２の半導体ウェーハ３１は再利用される。
【００７１】
次に、図１Ｅに示す構造を形成するまでの工程を説明する。
【００７２】
まず、第１層間絶縁膜１４上で第１の配線１７ａを覆う下側シリコン酸化膜１９ａを高密度プラズマＣＶＤ法により形成する。続いて、テトラエトキシシラン（ＴＥＯＳ）を反応ガスに使用して、ＣＶＤ法により下側シリコン酸化膜１９ａの上に上側シリコン酸化膜
１９ｂを形成する。ここで、下側及び上側のシリコン酸化膜１９ａ、１９ｂを第２層間絶縁膜１９とする。さらに、第２層間絶縁膜１９の上面をＣＭＰ法により研磨して平坦化する。
【００７３】
次に、第２層間絶縁膜１９をフォトリソグラフィー法によりパターニングして、第１の配線１７ａの上に複数のビアホールを形成する。さらに、ビアホール内と第２層間絶縁膜１９の上に、Ｔｉ膜、ＴｉＮ膜及びＷ膜を順に形成する。
【００７４】
続いて、Ｗ膜、ＴｉＮ膜及びＴｉ膜をＣＭＰにより研磨してそれらの膜を第２層間絶縁膜１９の上面から除去する。これにより、ビアホール内に残存したＷ膜、ＴｉＮ膜及びＴｉ膜をビア２０ａ、２０ｂ、２０ｃとして使用する。
【００７５】
次に、第２層間絶縁膜１９及びビア２０ａ〜２０ｃの上に第２の配線２１を形成する。第２の配線２１は、次のような方法により形成される。
【００７６】
まず、第２層間絶縁膜１９及びビア２０ａ〜２０ｃの上に、第２導電膜（不図示）として例えば第１導電膜１７と同じ構造の膜をスパッタ法により形成した後に、第２導電膜上に配線形状を有する第２レジストパターン（不図示）を形成する。第２レジストパターンは、第１レジストパターン１８とは形状が異なるが第１レジストパターン１８と同じ方法により形成される。
【００７７】
次に、第１の半導体ウェーハであるシリコン基板１をエッチング装置、例えば図２に示すＩＣＰエッチング装置のエッチングチャンバ１０１に搬送してウェーハ載置台１０２上に載置する。この場合、ウェーハ載置台１０２上には、エッチング制御用の第２の半導体ウェーハ３１も併せて載置する。
【００７８】
この工程における第２の半導体ウェーハ３１の上には、第１の配線１７ａを形成する場合と同様に、第２導電膜と同じ材料からなるエッチング制御用導電膜（不図示）を形成し、さらに、その上には、エッチング制御用レジストパターン（不図示）が形成されている。但し、それらのエッチング制御用導電膜とエッチング制御用レジストパターンのそれぞれの上面の面積は、式（１）に示すレジスト占有率ｘが所定の値、例えば３５％〜５５％になるように形成される。
【００７９】
そして、第１導電膜１７のエッチングと同じ条件で、第２レジストパターンとエッチング制御用レジストパターンをマスクに使用して、第２導電膜とエッチング制御用導電膜を同時にエッチングする。これにより、エッチングチャンバ１０１内では反応生成物が発生する。
【００８０】
従って、第１の配線１７ａの形成工程と同様に、第２レジストパターンの下に残される第２導電膜の側壁には最適な膜厚の反応物蓄積層が形成される。これにより、第１の半導体ウェーハ、即ち半導体基板１の上には第２導電膜からなる第２の配線２１が形成される。
【００８１】
その後に、第１、第２の半導体ウェーハ１、３１をエッチングチャンバ１０１から取り出す。
【００８２】
ところで、上側の配線は下側の配線よりも疎になる傾向にある。このような場合には、第２の配線２１を形成する際のエッチング制御用レジストパターンは、第１の配線１７ａを形成する際のエッチング制御用レジストパターン１８よりも密に形成することによりレジスト占有率ｘを所定の値に設定する。
【００８３】
次に、第２層間絶縁膜１９及び第２の配線２１の上に、第３層間絶縁膜２２として二層のシリコン酸化膜２２ａ、２２ｂを形成する。この場合、高密度プラズマＣＶＤ法により下側のシリコン酸化膜２２ａを形成し、ＴＥＯＳを使用するＣＶＤ法により上側のシリコン酸化膜２２ｂを形成する。
【００８４】
続いて、第２の配線２１に接続されるビア２３ａ、２３ｂを第３層間絶縁膜２２内に形成する。第３層間絶縁膜２２内のビア２３ａ、２３ｂは、形成位置の違いを除いて第２層間絶縁膜１９内のビア２０ａ〜２０ｃと同じ方法によって形成される。
【００８５】
その後に、第３層間絶縁膜２２及びビア２３ａ、２３ｂ上に第３の配線２４を形成する。さらに、第３の配線２４及び第３層間絶縁膜２２の上に、第４層間絶縁膜２５を形成する。続いて、第３の配線２４に接続されるビア２６を第４層間絶縁膜２５内に形成する。
【００８６】
続いて、第４層間絶縁膜２５及びビア２６上に第４の配線２７を形成する。さらに、第４の配線２７及び第４層間絶縁膜２５の上に、第５層間絶縁膜２８を形成する。続いて、第４の配線２５に接続されるビア２９ａ、２９ｂを第５層間絶縁膜２８内に形成する。
【００８７】
次に、第５層間絶縁膜２８及びビア２９ａ、２９ｂ上に第５の配線３０を形成する。さらに、第５の配線３０及び第５層間絶縁膜２８の上に、第６層間絶縁膜３１を形成する。続いて、第６層間絶縁膜３１上にカバー膜３２として窒化シリコン膜をＣＶＤ法によりに形成する。
【００８８】
第３、第４及び第５の配線２４、２７、３０は、第１、第２の配線１７ａ、２１とは形状等が異なるが、第１、第２の配線１７ａ、２１と同じ方法により形成される。即ち、第３、第４、第５層間絶縁膜２２、２５、２８のそれぞれの上に導電膜、レジストパターンを順に形成した後に、シリコン基板１をエッチング制御用半導体ウェーハ３１とともにエッチングチャンバ１０１のウェーハ載置台１０２上に搭載し、レジストパターンをマスクにして各導電膜をエッチングする。この場合、エッチング制御用半導体ウェーハ３１上に順に形成したエッチング制御用導電膜とエッチング制御用レジストパターンのそれぞれの上面の面積は、式（１）に示すレジスト占有率ｘが所定の値、例えば３５％〜５５％となる条件で形成される。
【００８９】
但し、第３、第４及び第５の配線２４、２７、３０のうち上側の配線は下側の配線よりも疎になる傾向にある。従って、同じ直径の第２の半導体ウェーハ３１を使用する場合、上側の配線を形成する際のエッチング制御用レジストパターンは、下側の配線を形成する際のエッチング制御用レジストパターンよりも密に形成することによって、レジスト占有率ｘを所定の値に設定する。
【００９０】
上記した実施形態によれば、シリコン基板１の上方に配線を形成するための導電膜のエッチングの際に、第２の半導体ウェーハ３１をシリコン基板１に隣接して配置している。そして、第２の半導体ウェーハ３１は、エッチング制御用導電膜３２とエッチング制御用レジストパターン３３を順に積層した構造を有している。
【００９１】
この場合、エッチング制御用導電膜３２とエッチング制御用レジストパターン３３のそれぞれの面積は、上記した式（１）のレジスト占有率ｘが所定の範囲に入るように調整される。
【００９２】
これにより、エッチングチャンバ１０１内で発生する反応生成物の量が同一、即ち所定の範囲内に入るように制御される。従って、シリコン基板１の上でパターニングされた導
電膜１７等、即ち配線１７ａ、２１、２４、２７、３０の側面に蓄積する反応生成物の量を制御することができる。従って、配線１７ａ、２１、２４、２７、３０の過剰な細り又は太りが防止され、最適な幅の配線１７ａ、２１、２４、２７、３０の形成が可能になる。
【００９３】
ところで、レジストパターンをマスクにして導電膜をエッチングする際に、第２の半導体ウェーハ３１を用いずに、シリコン基板１だけをウェーハ載置台１０２に搭載すると、図３に例示するように、レジスト占有率の値によって配線幅が変動する。
【００９４】
図３の横軸は配線占有率、換言すればレジスト占有率ｘを示し、縦軸は、配線幅の実測値を示している。また、図３では、配線占有率が２０％以上、３５％未満の範囲を低占有率とし、また、３５％以上、５５％未満の範囲を高占有率とし、さらに、５５％以上、８０％未満の範囲を超高占有率としている。低占有率、高占有率、超高占有率の３つの範囲の互いのエッチング条件は異なっているが、それぞれの範囲内では同一のエッチング条件になっている。
【００９５】
それら３種類のエッチング条件で導電膜をパターニングすると、いずれの配線占有率の範囲であっても、配線占有率が低くなればなるほど形成後の配線幅の平均値が細くなる傾向にある。
【００９６】
即ち、低占有率と超高占有率のエッチング条件を高占有率のエッチング条件と同一に設定すれば、低占有率と超高占有率を比べると配線の不均一性が大きくなるので、歩留まりが低下する。そこで、歩留まりを向上するために、従来では３つの範囲のレジスト占有率のエッチング条件を変えている。しかし、それらの３つの配線占有率の範囲においても、占有率の大きさの違いによる配線幅の不均一性が発生することには変わりはない。
【００９７】
例えば、図３においてレジスト占有率が低くなると、線幅が狭くなりすぎて、配線パターンが倒れる原因となる。
【００９８】
これに対して、本実施形態によれば上記したように、エッチングチャンバ１０１内に限ってレジスト占有率ｘを所定の範囲になるように制御するようにしたので、配線幅のばらつきを抑制することが可能になる。
（第２の実施の形態）
本実施形態に係る半導体装置の製造工程は、第１実施形態において図１Ａ、図１Ｂに示した同様に、シリコン基板１にＭＯＳＦＥＴｔ１、ｔ２、ｔ３、ｔ４、ｔ５を形成する。その後に、ＭＯＳＦＥＴｔ１、ｔ２、ｔ３、ｔ４、ｔ５及びシリコン基板１の上にエッチングストップ膜１３、第１層間絶縁膜１４を形成する。続いて、ＭＯＳＦＥＴｔ１、ｔ２、ｔ３、ｔ４、ｔ５に接続されるコンタクトプラグ１５ａ〜１５ｆを第１層間絶縁膜１４及びエッチングストップ膜１３内に形成する。
【００９９】
その後に、第１実施形態で説明した図１Ｃに示すと同様に、第１層間絶縁膜１４及びコンタクトプラグ１５ａ〜１５ｆの上に第１導電膜１７、レジストパターン１８を順に形成する。
【０１００】
次に、図４に示すＩＣＰエッチング装置を用いて第１導電膜１７をパターニングする。図４において、図２と同じ符号は同じ要素を示し、さらに、ウェーハ載置台１０２上にレジスト供給部１１２が設けられている。レジスト供給部１１２は、ウェーハ載置台１０２内に取り付けられたレジスト供給管１１３を通してレジスト供給源（不図示）に接続されている。なお、レジスト供給部１１２は、第１実施形態に示した第２の半導体ウェーハに相当する。
【０１０１】
そして、ＩＣＰエッチング装置のエッチングチャンバ１０１内にシリコン基板１を搬入し、さらにウェーハ載置台１０２上に載置する。そして、所定のエッチング条件、例えば第１実施形態と同一条件によって、レジストパターン１８をマスクに使用して第１導電膜１７をエッチングする。これにより、レジストパターン１８の下に残された第１導電膜１７を第１の配線１７ａとする。
【０１０２】
ここで、レジスト供給部１１２には、第１実施形態に示した式（１）のレジスト占有率ｘを所定の値にすると同じ量の液状レジストをエッチング雰囲気に曝す。これにより、図１Ｄに示したと同様に、第１導電膜１７が第１の配線１７ａの形状になる途中で、エッチングによりエッチングチャンバ１０１内に反応生成物が最適な状態で発生する。
【０１０３】
従って、図１Ｄに示したと同様に、第１の配線１７ａの形状が現れるにつれて露出するその側壁には反応蓄積層１７ｒが形成される。そして、第１の配線１７ａは、反応蓄積層１７ｒによって、その後のエッチャントから最適に保護され、許容値以上の細りや太りの発生が防止される。
【０１０４】
なお、シリコン基板１の上の第１導電膜１７に対するレジストパターン１８のレジスト占有率が所定の値以上の場合には、レジスト供給部１１２からレジストを供給しない。この場合には、第１導電膜１７と同じ構造の導電膜をシリコン基板１の周囲に配置してレジスト占有率ｘを所定の値としてもよい。
【０１０５】
以上の方法によって第１の配線１７ａを形成した後に、シリコン基板１をＩＣＰエッチング装置から搬出し、レジストパターン１８を除去する。
【０１０６】
次に、図１Ｅに示したと同様に、第２、第３、第４及び第５の配線２１，２４、２７、３０が順次形成される。即ち、第１の配線１７ａ、第１層間絶縁膜１４の上に第２層間絶縁膜１９を形成した後に、第２層間絶縁膜１９内にビア２０ａ、２０ｂ、２０ｃを形成し、さらに、第２層間絶縁膜１９及びビア２０ａ、２０ｂ、２０ｃの上に第２の配線２１を形成する。
【０１０７】
第２の配線２１は、第１の配線１７ａと同様に、レジストパターンをマスクに使用して、導電膜をＩＣＰエッチング装置によりエッチングすることにより形成される。この場合、レジスト供給部１１２からレジストをエッチング雰囲気に曝すことにより、シリコン基板１上のエッチング生成物の成分を調整する。
【０１０８】
これにより、エッチングにより形成される第２の配線２１の側面での生成物蓄積層の量を調整する。
【０１０９】
次に、第２層間絶縁膜１９及び第２の配線２１上に、第３層間絶縁膜２２、ビア２３ａ、２３ｂ、第３の配線２４、第４層間絶縁膜２５、ビア２６、第４の配線２７、第５層間絶縁膜２８、ビア２９ａ、２９ｂ、第５の配線３０、第６層間絶縁膜３１及びカバー膜３２を順に形成する。
【０１１０】
第３、第４及び第５の配線２４、２７、３０のそれぞれは、第１の配線１７ａと同様に、レジストパターンをマスクに使用して、導電膜をＩＣＰエッチング装置によりエッチングすることにより形成される。この場合、レジスト供給部１１２からレジストをエッチング雰囲気に供給することにより、シリコン基板１上の実質的なエッチング生成物の成分を調整する。
【０１１１】
上記した本実施形態によれば、配線を形成する際に、レジストをエッチングチャンバ１０１内に供給することにしたので、レジスト占有率の小さい状態でシリコン基板１上の導電膜をエッチングする際に、導電膜を精度良くパターニングすることが可能になる。
【０１１２】
ところで、レジスト供給部１１２の内部空間の断面形状を図５に示すように階段状にした構造を採用してもよい。これにより、レジスト供給部１１２内の液状レジストＲの高さを変えることによってレジストの露出面積を調整するようにしてもよい。これにより、第１実施形態と同様に、レジスト占有率ｘの調整が容易になる。なお、レジスト供給部１１２のうち露出する領域の材料を配線と同じ材料により形成してもよい。
（第３の実施の形態）
本実施形態に係る半導体装置の製造工程は、第１実施形態において図１Ａ、図１Ｂに示した同様に、シリコン基板１にＭＯＳＦＥＴｔ１、ｔ２、ｔ３、ｔ４、ｔ５を形成する。その後に、ＭＯＳＦＥＴｔ１、ｔ２、ｔ３、ｔ４、ｔ５及びシリコン基板１の上にエッチングストップ膜１３、第１層間絶縁膜１４を形成する。続いて、ＭＯＳＦＥＴｔ１、ｔ２、ｔ３、ｔ４、ｔ５に接続されるコンタクトプラグ１５ａ〜１５ｆを第１層間絶縁膜１４及びエッチングストップ膜１３内に形成する。
【０１１３】
その後に、第１実施形態で説明した図１Ｃに示すと同様にように、第１層間絶縁膜１４及びコンタクトプラグ１５ａ〜１５ｆの上に第１導電膜１７、レジストパターン１８を順に形成する。
【０１１４】
この後に、図６、図７に示すＩＣＰエッチング装置を用いて第１導電膜１７をパターニングする。図６は、ＩＣＰエッチング装置の構成を示す断面図であり、また、図７は、ＩＣＰエッチング装置のウェーハ載置台を示す平面図である。
【０１１５】
図６、図７において、図２と同じ符号は同じ要素を示している。さらに、ウェーハ載置台１０２の周囲には、円弧状電極１２１が複数配置されている。また、円弧状電極１２１には、コンデンサ１２２を介して周波数１．６ＭＨｚのバイアス電源１２３が個別にオン・オフ可能で、パワー調整可能に接続されている。
【０１１６】
第１導電膜１７をパターニングして第１の配線１７ａを形成する際には、その周囲に配置された円弧状電極１２１の上に個別にエッチング制御用シリコン基板１３１を載置する。エッチング制御用シリコン基板１３１の上には、エッチング制御用レジストパターン１３２を形成しておく。なお、エッチング制御用シリコン基板１３１は、第１実施形態に示す第２の半導体ウェーハに相当する。
【０１１７】
そして、ウェーハ載置台１０２上にシリコン基板１を載置し、さらに円弧状電極１２１上にシリコン基板１３１を載置した状態で、レジストパターン１８をマスクに使用して第１導電膜１７をエッチングする。この場合のエッチング条件として、例えば第１実施形態に示したと同一条件を採用する。
【０１１８】
これにより、レジストパターン１８から露出している第１導電膜１７はエッチングされ、同時にレジストパターン１８の一部とエッチング制御用レジストパターン１３２の一部もエッチングされる。この結果、エッチングチャンバ１０２内には、第１導電膜１７の材料とレジスト成分による反応生成物が発生し、レジストパターン１７の下に残された第１導電膜１７の側面に反応生成物蓄積層１７ｒが形成される。
【０１１９】
そのエッチング時には、ウェーハ載置台１０２周辺のエッチング制御用レジストパターン１３２の総露出面積は、第１実施形態と同様に、式（１）のレジスト占有率ｘが所定の値になるように調整されている。
【０１２０】
これにより、図１Ｄに示したと同様に、第１導電膜１７が第１の配線１７ａの形状になる途中で、エッチングチャンバ１０１内にエッチング生成物が最適な状態で発生し、第１の配線１７ａの側壁に蓄積することになる。
【０１２１】
従って、第１の配線１７ａの形状が現れるにつれて露出するその側壁には反応蓄積物層１７ｒが形成されるので、現れた側壁はエッチャントから最適に保護される。この結果、第１の配線１７ａの細りや太りが防止される。
【０１２２】
ところで、シリコン基板１上のレジストパターン１８の面内分布が不均一な場合には、複数のシリコン基板１３１に印加するバイアス電源１２３のパワーを個別に調整する。これにより、レジストパターン１８の分布が密な領域に近いバイアス電源１２３のパワーを低くする一方、その分布が疎な領域の近いバイアス電源１２３のパワーを高くする。これにより、エッチングチャンバ１０１内における反応生成物の分布を均一にすることができる。
【０１２３】
第１導電膜１７に対するレジストパターン１８のレジスト占有率ｘが所定値よりも大きい場合には、円弧状電極１２１上のシリコン基板１３１の上に第１導電膜１７と同じ構成の導電膜（不図示）を形成し、その上にレジストパターン１３２を形成する。これにより、第１実施形態に示した式（１）のレジスト占有率ｘを所定の範囲に収めることが可能になる。
【０１２４】
以上のような方法によって第１の配線１７ａを形成した後に、シリコン基板１をＩＣＰエッチング装置から搬出し、レジストパターン１８を除去する。
【０１２５】
次に、図１Ｅに示したと同様に多層配線構造を形成する。
【０１２６】
即ち、第１層間絶縁膜１４及び第１の配線１７ａの上に、第２層間絶縁膜１９、ビア２０ａ、２０ｂ、２０ｃ、第２の配線２１、第３層間絶縁膜２２、ビア２３ａ、２３ｂ、第３の配線２４、第４層間絶縁膜２５、ビア２６、第４の配線２７、第５層間絶縁膜２８、ビア２９ａ、２９ｂ、第５の配線３０、第６層間絶縁膜３１及びカバー膜３２を順に形成する。
【０１２７】
第２、第３、第４及び第５の配線２１、２４、２７、３０のそれぞれは、レジストパターンをマスクに使用して、その下の導電膜を図６、図７に示したＩＣＰエッチング装置によりエッチングすることにより形成される。このエッチングの際には、エッチングチャンバ１０２内において、シリコン基板１の周囲には、レジストパターンと金属膜の少なくとも一方が形成されたエッチング制御用のシリコン基板１３１を配置して、レジスト占有率ｘを調整する。
【０１２８】
なお、上記の各実施形態においては、配線を形成するための導電膜のエッチングにＩＣＰエッチング装置を例に挙げたが、その他に、反応性イオンエッチング（ＲＩＥ）装置、マグネトロンエッチング装置、電子サイクロトロン共鳴（ＥＣＲ）エッチング装置等のいずれの装置を用いてもよい。
【０１２９】
以上説明した実施形態は典型例として挙げたに過ぎず、各構成要素を組み合わせること、或いはその変形およびバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理および請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。
【０１３０】
次に、本発明の実施形態について、さらに付記する。
（付記１）
半導体ウェーハ上の膜のエッチングを行うエッチング装置において、エッチングチャンバ内において、被パターニング膜上に第１レジストが形成されている第１のウェーハを載置する第１領域と、前記エッチングチャンバ内におけるウェーハ上面の総面積に対するレジスト占有率を調整する第２レジストが形成された第２のウェーハを載置する第２領域と、を有することを特徴とするエッチング装置。
（付記２）
前記第２のウェーハにおける前記第２レジストは、前記レジスト占有率を一定にする面積を有していることを特徴とする付記１に記載のエッチング装置。
（付記３）
半導体ウェーハ上の膜のエッチングを行うエッチング装置において、エッチングチャンバ内において、ウェーハ面に対する面積の割合が第１レジスト占有率である第１レジストを有する第１のウェーハを載置する第１領域と、前記エッチングチャンバ内において、ウェーハ面に対する面積の割合が前記第１レジスト占有率と異なる第２レジスト占有率である第２レジストを有する第２のウェーハを載置する第２領域と、を有することを特徴とするエッチング装置。
（付記４）
前記第１のウェーハ及び前記第２のウェーハの総ウェーハ面に対する前記第１レジスト及び前記第２レジストの総形成領域を示すレジスト占有率は一定であることを特徴とする付記３に記載のエッチング装置。
（付記５）
前記第１のウェーハ上には前記第１レジストから一部が露出する第１導電膜が形成されていることを特徴とする付記３又は付記４に記載のエッチング装置。
（付記６）
前記第２のレジスト上には前記第２レジストから一部が露出する第２導電膜が形成されていることを特徴とする付記５に記載のエッチング装置。
（付記７）
前記第１導電膜と前記第２導電膜は同じ材料から形成されていることを特徴とする付記６に記載のエッチング装置。
（付記８）
前記第２のウェーハを載置する前記第２領域は、前記第１領域の周囲に複数配置され、複数の前記第２領域には、個別にバイアス電源が接続される電極が取り付けられていることを特徴とする付記３乃至付記７のいずれか１つに記載のエッチング装置。
（付記９）
半導体装置を搭載する半導体ウェーハのエッチングを行うチャンバ内でのウェーハ面に対するレジストの割合を示すレジスト占有率の値を設定し、前記チャンバ内に、第１レジストが上面に形成された第１の半導体ウェーハを搬入し、前記チャンバ内に、前記第１レジストと合わせて前記レジスト占有率の前記値に一致する面積を有する第２レジストが上面に形成された第２の半導体ウェーハを搬入し、前記第１レジストをマスクにして前記第１のウェーハをエッチングする工程と、を有することを特徴とする半導体装置の製造方法。
（付記１０）
第１レジストが形成された第１の半導体ウェーハをチャンバ内に搬入する工程と、第２レジストが形成された第２の半導体ウェーハを前記チャンバ内に搬入する工程と、前記第１レジストをマスクにして前記第１の半導体ウェーハをエッチングする工程と、前記第１の半導体ウェーハと前記第２の半導体ウェーハを前記チャンバから搬出する工程と、第３レジストが形成された第３の半導体ウェーハを前記チャンバ内に搬入する工程と、前記第３レジストを加えたレジスト占有率が、前記第１、第２の半導体ウェーハ上における前記第１、第２レジストのレジスト占有率に等しい値となる面積を有する第４レジストが形成
された第４の半導体ウェーハを前記チャンバに搬入する工程と、前記第４レジストをマスクに使用して前記第４の半導体ウェーハをエッチングする工程と、を有することを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１３１】
【図１Ａ】図１Ａ〜図１Ｃは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１Ｄ】図１Ｄ、図１Ｅは、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図２】図２は、本発明の第１実施形態に係る半導体装置の製造に使用されるエッチング装置の一例を示す断面図である。
【図３】図３は、本発明の実施形態に係る半導体装置の配線形成工程において、配線占有率（レジスト占有率）と配線幅の関係を示す図である。
【図４】図４は、本発明の第２実施形態に係る半導体装置の製造に使用されるエッチング装置の一例を示す断面図である。
【図５】図５は、図４に示すエッチング装置に取り付けられるレジスト供給部の一例を示す断面図である。
【図６】図６は、本発明の第３実施形態に係る半導体装置の製造に使用されるエッチング装置の一例を示す断面図である。
【図７】図７は、図６に示すエッチング装置に半導体ウェーハを載置した状態を示す平面図である。
【符号の説明】
【０１３２】
１  シリコン基板（第１の半導体ウェーハ）
ｔ１、ｔ２、ｔ３、ｔ４、ｔ５  ＭＯＳＦＥＴ
１４  層間絶縁膜
１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ、１５ｆ  コンタクトプラグ
１７  導電膜
１７ａ  配線
１７ｒ  反応蓄積物層
１８  レジストパターン
１９、２２、２５、２８  層間絶縁膜
２１、２４、２７、３０  配線
３１  第２の半導体ウェーハ
３２  エッチング制御用導電膜
３３  エッチング制御用レジストパターン
１００  基台
１０１  エッチングチャンバ
１０２  ウェーハ載置台
１０３  スパイラルコイル
１０４  高周波電源
１１２  レジスト供給部
１２１  円弧状電極
１３１  エッチング制御用シリコン基板
１３２  フォトレジスト
【図１Ａ】
2010040626.tif 000003
【図１Ｄ】
2010040626.tif 000004
【図２】
2010040626.tif 000005
【図３】
2010040626.tif 000006
【図４】
2010040626.tif 000007
【図５】
2010040626.tif 000008
【図６】
2010040626.tif 000009
【図７】
2010040626.tif 000010