(57)【要約】【課題】Ａ／Ｄ変換器の前段回路を含めてＡ／Ｄ変換動作をテストすること。【解決手段】Ａ／Ｄ変換回路１００は、信号電圧及び基準電圧を伝送する複数の伝送路と、伝送路から出力される電圧をＡ／Ｄ変換するＡ／Ｄ変換部８と、を備える。複数の伝送路夫々は、信号電圧及び基準電圧の一方を選択的に出力するスイッチＳＷ２５〜ＳＷ２７と、スイッチＳＷ２５〜ＳＷ２７の出力電圧を保持するＳ／Ｈ回路１６〜１８と、スイッチＳＷ２５〜ＳＷ２７の出力電圧及びＳ／Ｈ回路１６〜１８の出力電圧の一方を選択的に出力するスイッチＳＷ２０〜ＳＷ２２と、を備える。この構成を採用することによって、Ａ／Ｄ変換部８の前段回路を含めてＡ／Ｄ変換動作をテストすることができる。【選択図】図１
2010263531.tif 000002
【特許請求の範囲】
【請求項１】
信号電圧及び基準電圧を伝送する複数の伝送路と、
前記伝送路から出力される電圧をＡ／Ｄ変換するＡ／Ｄ変換部と、
を備え、
複数の前記伝送路夫々は、
前記信号電圧及び前記基準電圧の一方を選択的に出力する第１スイッチと、
前記第１スイッチの出力電圧を保持する保持回路と、
前記第１スイッチの出力電圧及び前記保持回路の出力電圧の一方を選択的に出力する第２スイッチと、
を備える、Ａ／Ｄ変換回路。
【請求項２】
前記Ａ／Ｄ変換部は、テスト時、前記保持回路で保持されることなく前記第２スイッチを介して入力する前記第１スイッチの出力電圧をＡ／Ｄ変換した後、前記第２スイッチを介して入力する前記保持回路の出力電圧をＡ／Ｄ変換することを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項３】
前記保持回路は、
前記第１スイッチの出力電圧を保持するキャパシタと、
前記第１スイッチと前記キャパシタ間を電気的に接続する第３スイッチと、
を備えることを特徴とする請求項１又は２に記載のＡ／Ｄ変換回路。
【請求項４】
複数の前記伝送路の出力電圧を選択的に前記Ａ／Ｄ変換部へ供給する選択回路を更に備えることを特徴とする請求項１乃至３のいずれか一項に記載のＡ／Ｄ変換回路。
【請求項５】
複数の前記伝送路に対応づけて前記Ａ／Ｄ変換回路から出力されるデジタル値を保持するデジタル値保持回路を更に備えることを特徴とする請求項１乃至４のいずれか一項に記載のＡ／Ｄ変換回路。
【請求項６】
前記Ａ／Ｄ変換部は、時間間隔をあけて、前記保持回路の出力電圧に対するＡ／Ｄ変換処理を複数回実行することを特徴とする請求項１乃至５のいずれか一項に記載のＡ／Ｄ変換回路。
【請求項７】
前記基準電圧を生成する基準電圧生成回路を更に備え、
前記基準電圧生成回路は、前記第１スイッチに対して異なる電圧値の基準電圧を供給することを特徴とする請求項１乃至６のいずれか一項に記載のＡ／Ｄ変換回路。
【請求項８】
少なくとも前記第１及び第２スイッチの選択状態を制御する制御回路を更に備えることを特徴とする請求項１乃至７のいずれか一項に記載のＡ／Ｄ変換回路。
【請求項９】
請求項１乃至８のいずれか一項に記載のＡ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路に対してＡ／Ｄ変換の実行を指示するＣＰＵと、
前記ＣＰＵの指令に基づいて時間を計測し、所定時間の計測後に前記Ａ／Ｄ変換回路に対してＡ／Ｄ変換の実行を指示する時間計測回路と、
を備える半導体装置。
【請求項１０】
第１基準電圧を保持回路に保持させた状態で、前記保持回路に対して並列接続されたパスを介して入力する前記第１基準電圧をＡ／Ｄ変換し、
前記保持回路をフローティング状態とした状態で、前記パスを介して入力する第２基準電圧をＡ／Ｄ変換し、
前記保持回路のフローティング状態を解除して、前記保持回路からの出力電圧をＡ／Ｄ変換する、テスト方法。
【請求項１１】
前記第１基準電圧と前記第２基準電圧とは、互いに異なる電圧値であることを特徴とする請求項１０に記載のテスト方法。
【請求項１２】
複数の前記保持回路に対して同時期に前記第１基準電圧を保持させ、
複数の前記保持回路からの出力電圧を異なるタイミングでＡ／Ｄ変換することを特徴とする請求項１０又は１１に記載のテスト方法。
【請求項１３】
前記第１及び第２基準電圧の少なくとも一方に対して、時間間隔をあけてＡ／Ｄ変換を複数回実行することを特徴とする請求項１０乃至１２のいずれか一項に記載のテスト方法。
【請求項１４】
Ａ／Ｄ変換されて生成されたデジタル値と期待値との比較結果に基づいて、検査したＡ／Ｄ変換回路が良品か否かを判定することを特徴とする請求項１０乃至１３のいずれか一項に記載のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換回路及びテスト方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路は、自動車の制御系に実装されるに至り、過酷な環境にも耐えることが強く要求されている。これに応じて、従来よりも高い水準で半導体集積回路をテストし、半導体集積回路の信頼性を高めることが強く要求されている。
【０００３】
ＥＰＳ、ＨＥＶなど高出力・高性能モータを高精度に制御するためには、モータ制御回路に流れる電流（Ｕ相、Ｖ相、Ｗ相）をサンプリングしてフィードバック制御することが要求されている。
【０００４】
特許文献１には、Ｕ相、Ｖ相、Ｗ相の電流値に応じた電圧をサンプルホールド回路で保持し、各サンプルホールド電圧を制御プロセッサに伝送する回路が開示されている。なお、適切にサンプリングできない場合、サンプルホールド回路にはエラー電圧源からエラー電圧が供給される（特許文献１の段落００１８参照）。
【０００５】
特許文献２には、ＬＳ１へのアナログ入力部のＡ／Ｄ（Analog/Digital）変換器の故障もしくは多入力マルチプレクサの故障、応用システムのマザーボードの上での各種センサーの断線、電源ショート、グランドショート等の不具合を診断するに際して、診断回路のオーバーヘッドを削減する技術が開示されている。特許文献２の図１１には、マルチプレクサＭＰＸの８チャネルのアナログ入力端子の夫々に診断回路（例えば、ＢＩＤＴ  Ｃｉｒｔ０）とインピーダンス変換器（例えば、ＯＰ＿Ａｍｐ０）を配置した半導体集積回路が開示されている。
【０００６】
特許文献３には、Ａ／Ｄ変換器の故障検出装置が開示されており、Ａ／Ｄ変換値と理想値とを比較し、両者の差が所定の値を超えた場合にＡ／Ｄ変換器の故障と判定する技術が開示されている。
【０００７】
特許文献４には、Ａ／Ｄコンバータの異常検出装置が開示されており、第１基準電圧又は第２基準電圧を選択的にＡ／Ｄコンバータに与えて、それぞれのＡ／Ｄ変換値と予め定めたＡ／Ｄコンバータの正常出力値との比較を行い、いずれかが不一致となる場合にＡ／Ｄコンバータを異常とみなす技術が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−３２８９１３号公報
【特許文献２】特開２００７−３０９７７３号公報
【特許文献３】特開２００７−６５１２号公報
【特許文献４】特開平８−５６１６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のように、モータを高精度に制御するためには、モータ制御回路に流れる電流（Ｕ相、Ｖ相、Ｗ相）をサンプリングすることが要求される。この場合、入力チャネル毎にＳ／Ｈ（Sample/Hold）回路を設けると良い。そして、モータ制御回路（Ｕ相、Ｖ相、Ｗ相）に流れる電流に応じた電圧をＳ／Ｈ回路で保持し、その後、保持した電圧値をデジタル値に変換すると良い。
【００１０】
上述の場合、高水準なテストを実現するためには、単にＡ／Ｄ変換回路の動作テストを実行するのみでは十分でなく、Ａ／Ｄ変換回路の前段にある回路の動作を含めてテストすると良い。しかしながら、Ｓ／Ｈ回路の保持特性、Ｓ／Ｈ回路に付随する周辺回路の動作等のＡ／Ｄ変換器の前段回路を含めてＡ／Ｄ変換動作をテストすることは未だ実現できていない。
【課題を解決するための手段】
【００１１】
本発明にかかるＡ／Ｄ変換回路は、信号電圧及び基準電圧を伝送する複数の伝送路と、前記伝送路から出力される電圧をＡ／Ｄ変換するＡ／Ｄ変換部と、を備え、複数の前記伝送路夫々は、前記信号電圧及び前記基準電圧の一方を選択的に出力する第１スイッチと、前記第１スイッチの出力電圧を保持する保持回路と、前記第１スイッチの出力電圧及び前記保持回路の出力電圧の一方を選択的に出力する第２スイッチと、を備える。この構成を採用することによって、Ａ／Ｄ変換部の前段回路を含めてＡ／Ｄ変換動作をテストすることができる。
【００１２】
本発明に係る半導体装置は、上述のＡ／Ｄ変換回路と、前記Ａ／Ｄ変換回路に対してＡ／Ｄ変換の実行を指示するＣＰＵと、前記ＣＰＵの指令に基づいて時間を計測し、所定時間の計測後に前記Ａ／Ｄ変換回路に対してＡ／Ｄ変換の実行を指示する時間計測回路と、を備える。保持回路の経時的な電圧保持特性もテストすることができる。
【００１３】
本発明に係るテスト方法は、第１基準電圧を保持回路に保持させた状態で、前記保持回路に対して並列接続されたパスを介して入力する前記第１基準電圧をＡ／Ｄ変換し、前記保持回路をフローティング状態とした状態で、前記パスを介して入力する第２基準電圧をＡ／Ｄ変換し、前記保持回路のフローティング状態を解除して、前記保持回路からの出力電圧をＡ／Ｄ変換する。Ａ／Ｄ変換部の前段回路を含めてＡ／Ｄ変換動作をテストすることができる。
【発明の効果】
【００１４】
本発明によれば、Ａ／Ｄ変換器の前段回路を含めてＡ／Ｄ変換動作をテストすることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態に係るＡ／Ｄ変換回路の概略的な回路図である。
【図２】本発明の第１実施形態に係るＡ／Ｄ変換回路の動作を説明するための説明図である。
【図３】本発明の第１実施形態に係るＡ／Ｄ変換回路の動作を説明するための概略的なフローチャートである。
【図４】本発明の第２実施形態に係るＡ／Ｄ変換回路の概略的な回路図である。
【図５】本発明の第２実施形態に係るＡ／Ｄ変換回路の動作を説明するための概略的なタイミングチャートである。
【発明を実施するための形態】
【００１６】
［第１実施形態］
以下、図１乃至図３を参照して、本発明の第１実施形態について説明する。
【００１７】
図１に示すように、Ａ／Ｄ変換回路（半導体集積回路）１００は、スイッチＳＷ３０〜ＳＷ３２（第１スイッチ）、Ｓ／Ｈ回路（保持回路）１６〜１８、スイッチＳＷ２０〜ＳＷ２２（第２スイッチ）、マルチプレクサ（選択回路）７、Ａ／Ｄ変換部８、レジスタ回路（デジタル値保持回路）９、基準電圧生成回路１０、制御回路５０、および入力端子１１〜１５を備える。Ｓ／Ｈ回路１６は、スイッチＳＷ（第３スイッチ）２５、およびキャパシタＣ２５を備える。Ｓ／Ｈ回路１７は、スイッチＳＷ２６、およびキャパシタＣ２６を備える。Ｓ／Ｈ回路１８は、スイッチＳＷ２７、およびキャパシタＣ２７を備える。マルチプレクサ７は、スイッチＳＷ００〜ＳＷ０２を備える。レジスタ回路９は、スイッチＳＷ４０、バッファレジスタ９ａ、およびＣｈレジスタ９ｂを備える。Ｃｈレジスタ９ｂは、レジスタ領域９ｃ、９ｄ、９ｅを備える。制御回路５０は、基準電圧制御回路５１、入力選択制御回路５２、Ｓ／Ｈ制御回路５３、パス選択制御回路５４、チャネル選択制御回路５５、およびレジスタ制御回路５６を備える。
【００１８】
Ａ／Ｄ変換回路１００は、入力端子１１〜１３に入力される電圧値をデジタル値に変換して保持する。モータ制御回路からＡ／Ｄ変換回路１００へ、Ｗ相電流が電圧値として入力し、Ｖ相電流が電圧値として入力し、Ｕ相電流が電圧値として入力する。Ａ／Ｄ変換回路１００は、入力電圧をＳ／Ｈ回路１６〜１８で同一のタイミングで保持し、Ｓ／Ｈ回路１６〜１８の保持電圧をＡ／Ｄ変換部８へ順次出力させ、Ｓ／Ｈ回路１６〜１８の出力電圧をデジタル値に順次変換し、変換後のデジタル値をレジスタ回路９の所定領域で保持する。
【００１９】
通常時に上述のように動作するＡ／Ｄ変換回路１００をテストする際には、Ａ／Ｄ変換部８のＡ／Ｄ変換動作のみではなく、Ａ／Ｄ変換部８の前段回路（特にＳ／Ｈ回路１６〜１８）の動作も含めた全体のＡ／Ｄ変換動作をテストすると良い。本実施形態では、この点に鑑みて、Ｓ／Ｈ回路１６〜１８に対してバイパスを並列に接続し、後続のスイッチＳＷ２０〜ＳＷ２２でＳ／Ｈ回路１６〜１８の出力とバイパスの出力を選択可能とする。これによって、Ａ／Ｄ変換部８の前段回路（特に、Ｓ／Ｈ回路１６〜１８）を含めてＡ／Ｄ変換動作をテストすることができる。以下、具体的に説明する。
【００２０】
はじめに接続関係について説明する。図１に示すように、スイッチＳＷ３２の第１入力端子には、入力端子１１が接続される。スイッチＳＷ３２の第２入力端子には、基準電圧生成回路１０の第１出力端子が接続される。スイッチＳＷ３１の第１入力端子には、入力端子１２が接続される。スイッチＳＷ３１の第２入力端子には、基準電圧生成回路１０の第２出力端子が接続される。スイッチＳＷ３０の第１入力端子には、入力端子１３が接続される。スイッチＳＷ３２の第２入力端子には、基準電圧生成回路１０の第３出力端子が接続される。なお、入力端子１１を介して信号電圧ｓＶ１がスイッチＳＷ３２の第１入力端子に供給される。入力端子１２を介して信号電圧ｓＶ２がスイッチＳＷ３１の第１入力端子に供給される。入力端子１３を介して信号電圧ｓＶ３がスイッチＳＷ３０の第１入力端子に供給される。また、スイッチＳＷ３２の第２入力端子には、基準電圧生成回路１０から基準電圧ｔＶ１が供給される。スイッチＳＷ３１の第２入力端子には、基準電圧生成回路１０から基準電圧ｔＶ２が供給される。スイッチＳＷ３０の第２入力端子には、基準電圧生成回路１０から基準電圧ｔＶ３が供給される。なお、基準電圧をテスト電圧と呼び、基準電圧生成回路１０をテスト電圧生成回路と呼んでも良い。
【００２１】
スイッチＳＷ３２の出力端子は、スイッチＳＷ２７の入力端子に接続される。スイッチＳＷ３１の出力端子は、スイッチＳＷ２６の入力端子に接続される。スイッチＳＷ３０の出力端子は、スイッチＳＷ２５の入力端子に接続される。
【００２２】
同様に、スイッチＳＷ３２の出力端子は、スイッチＳＷ２２の第２入力端子に接続される。スイッチＳＷ３１の出力端子は、スイッチＳＷ２１の第２入力端子に接続される。スイッチＳＷ３０の出力端子は、スイッチＳＷ２０の第２入力端子に接続される。
【００２３】
スイッチＳＷ２７の出力端子は、キャパシタＣ２７の第１端子に接続される。スイッチＳＷ２６の出力端子は、キャパシタＣ２６の第１端子に接続される。スイッチＳＷ２５の出力端子は、キャパシタＣ２５の第１端子に接続される。
【００２４】
キャパシタＣ２７の第２端子は、スイッチＳＷ２２の第１入力端子に接続される。キャパシタＣ２６の第２端子は、スイッチＳＷ２１の第１入力端子に接続される。キャパシタＣ２５の第２端子は、スイッチＳＷ２０の第１入力端子に接続される。
【００２５】
なお、スイッチＳＷ３０の出力端子とスイッチＳＷ２０の第２入力端子間の伝送路をパスＰ６と命名する。同様に、スイッチＳＷ３０の出力端子とスイッチＳＷ２０の第１入力端子間の伝送路をパスＰ５と命名する。スイッチＳＷ３１とスイッチＳＷ２１間についても同様に、パスＰ４、Ｐ３を命名する。スイッチＳＷ３２とスイッチＳＷ２２間についても同様に、パスＰ２、Ｐ１を命名する。
【００２６】
スイッチＳＷ２２の出力端子は、スイッチＳＷ０２の入力端子に接続される。スイッチＳＷ２１の出力端子は、スイッチＳＷ０１の入力端子に接続される。スイッチＳＷ２０の出力端子は、スイッチＳＷ００の入力端子に接続される。
【００２７】
スイッチＳＷ００〜ＳＷ０２の出力端子は、Ａ／Ｄ変換部８の入力端子に接続される。Ａ／Ｄ変換部８の出力端子は、バッファレジスタ９ａの入力端子に接続される。バッファレジスタ９ａの出力端子は、スイッチＳＷ４０の入力端子に接続される。スイッチＳＷ４０の第１出力端子は、レジスタ領域９ｃの入力端子に接続される。スイッチＳＷ４０の第２出力端子は、レジスタ領域９ｄの入力端子に接続される。スイッチＳＷ４０の第３出力端子は、レジスタ領域９ｅの入力端子に接続される。
【００２８】
基準電圧生成回路１０の第１入力端子には、入力端子１４が接続される。基準電圧生成回路１０の第２入力端子には、入力端子１５が接続される。なお、入力端子１４を介して、基準電圧ＶＲＥＦ−が基準電圧生成回路１０に供給される。入力端子１５を介して、基準電圧ＶＲＥＦ+が基準電圧生成回路１０に供給される。なお、入力端子１４は、グランドに接地されている。入力端子１５は、電源電位に接続されている。
【００２９】
基準電圧制御回路５１の出力端子は、基準電圧生成回路１０のコントロール端子に接続される。入力選択制御回路５２の出力端子は、スイッチＳＷ３０〜ＳＷ３２のセレクト端子に接続される。Ｓ／Ｈ制御回路５３の出力端子は、スイッチＳＷ２５〜ＳＷ２７の制御端子に接続される。パス選択制御回路５４の出力端子は、スイッチＳＷ２０〜ＳＷ２２のセレクト端子に接続される。チャネル選択制御回路５５の出力端子は、スイッチＳＷ００〜ＳＷ０２の制御端子に接続される。レジスタ制御回路５６の出力端子は、スイッチＳＷ４０のセレクト端子に接続される。
【００３０】
次に、図１を参照して、各回路素子の動作について説明する。
【００３１】
スイッチＳＷ３０は、入力選択制御回路５２から伝送されるセレクト信号Ｓ２に応じて、その第１入力端子又はその第２入力端子を選択的にその出力端子に接続する。換言すると、スイッチＳＷ３０は、セレクト信号Ｓ２に応じて、信号電圧ｓＶ３又は基準電圧ｔＶ３を選択的に出力する。
【００３２】
スイッチＳＷ３１の動作は、スイッチＳＷ３０の動作と等しい。但し、信号電圧ｓＶ３を信号電圧ｓＶ２と読み替え、基準電圧ｔＶ３を基準電圧ｔＶ２と読み替えるものとする。スイッチＳＷ３２の動作は、スイッチＳＷ３０の動作と等しい。但し、信号電圧ｓＶ３を信号電圧ｓＶ１と読み替え、基準電圧ｔＶ３を基準電圧ｔＶ１と読み替えるものとする。
【００３３】
スイッチＳＷ２５は、Ｓ／Ｈ制御回路５３から伝送される制御信号Ｓ３に応じて、オン又はオフする。換言すると、スイッチＳＷ２５は、Ｓ／Ｈ制御回路５３から伝送される制御信号Ｓ３に応じて、スイッチＳＷ３０の出力端子をキャパシタＣ２５の第１端子に接続させる。
【００３４】
スイッチＳＷ２６の動作は、スイッチＳＷ２５の動作と等しい。但し、スイッチＳＷ３０をスイッチＳＷ３１と読み替え、キャパシタＣ２５をキャパシタＣ２６に読み替えるものとする。スイッチＳＷ２７の動作は、スイッチＳＷ２５の動作と等しい。但し、スイッチＳＷ３０をスイッチＳＷ３２と読み替え、キャパシタＣ２５をキャパシタＣ２７と読み替えるものとする。
【００３５】
スイッチＳＷ２０は、パス選択制御回路５４から伝送されるセレクト信号Ｓ４に応じて、その第１入力端子又はその第２入力端子を選択的にその出力端子に接続する。換言すると、スイッチＳＷ２０は、セレクト信号Ｓ４に応じて、パスＰ５又はパスＰ６を選択的にスイッチＳＷ００に接続させる。
【００３６】
スイッチＳＷ２１の動作は、スイッチＳＷ２０の動作と等しい。但し、パスＰ５、Ｐ６をパスＰ３、Ｐ４に読み替えるものとする。スイッチＳＷ２２の動作は、スイッチＳＷ２０の動作と等しい。但し、パスＰ５、Ｐ６をパスＰ１、Ｐ１に読み替えるものとする。
【００３７】
スイッチＳＷ００は、チャネル選択制御回路５５から伝送される制御信号Ｓ５に応じて、オン又はオフする。換言すると、スイッチＳＷ００は、制御信号Ｓ５に応じて、スイッチＳＷ２０の出力端子をＡ／Ｄ変換部８の入力端子に接続する。
【００３８】
スイッチＳＷ０１の動作は、スイッチＳＷ００の動作と等しい。但し、スイッチＳＷ２０をスイッチＳＷ２１と読み替えるものとする。スイッチＳＷ０２の動作は、スイッチＳＷ００の動作と等しい。但し、スイッチＳＷ２０をスイッチＳＷ２２と読み替えるものとする。
【００３９】
Ａ／Ｄ変換部８は、入力した電圧値をデジタル値に変換して出力する。Ａ／Ｄ変換部８には、グランド電位ＡＶｓｓと電源電位ＡＶｄｄが供給される。Ａ／Ｄ変換部８の具体的な回路構成は任意である。バッファレジスタ９ａは、一般的なレジスタであり、Ａ／Ｄ変換部８の出力を一時的に保持する。スイッチＳＷ４０は、レジスタ制御回路５６から伝送されるセレクト信号Ｓ６に応じて、バッファレジスタ９ａから出力されるデジタル値をＣｈレジスタ９ｂの所定レジスタ領域に伝送する。Ｃｈレジスタ９ｂは、レジスタ領域９ｃ〜９ｅからなり、各領域にてデジタル値を保持する。レジスタ領域９ｃ〜９ｅは、スイッチＳＷ４０を介してバッファレジスタ９ａから伝送されるデジタル値を保持する。
【００４０】
基準電圧生成回路１０は、基準電圧ＶＲＥＦ−、基準電圧ＶＲＥＦ+に基づいて、テスト時に使用される基準電圧を生成する。基準電圧生成回路１０の動作状態は、基準電圧制御回路５１から伝送される制御信号Ｓ１によって決定される。基準電圧生成回路１０は、制御信号Ｓ１により定まる電圧値の基準電圧を出力端子から出力する。なお、基準電圧生成回路１０の具体的な回路構成は任意である。
【００４１】
基準電圧制御回路５１は、制御信号Ｓ１に基づいて、基準電圧生成回路１０の動作状態を制御する。入力選択制御回路５２は、セレクト信号Ｓ２に基づいて、スイッチＳＷ３０〜ＳＷ３２の選択状態を制御する。Ｓ／Ｈ制御回路５３は、制御信号Ｓ３に基づいて、スイッチＳＷ２５〜ＳＷ２７のオン・オフ状態（動作状態）を制御する。パス選択制御回路５４は、セレクト信号Ｓ４に基づいて、スイッチＳＳ２０〜ＳＷ２２の選択状態を制御する。チャネル選択制御回路５５は、制御信号Ｓ５に基づいて、スイッチＳＷ００〜ＳＷ０２のオン・オフ状態を制御する。レジスタ制御回路５６は、セレクト信号Ｓ６に基づいて、スイッチＳＷ４０の選択状態を制御する。なお、制御回路５０は、ワイヤードロジックにより実現しても良いし、ソフトウェアによるＣＰＵ制御により実現しても良い。
【００４２】
次に、図２を参酌して、Ａ／Ｄ変換回路１００のテスト時の動作について説明する。なお、ここでは、Ｕ相電流に応じた電圧値を伝送する伝送路に限定して説明する。Ｖ相電流、Ｗ相電流に応じた電圧値を伝送する伝送路についても同様の説明が当てはまる。また、基準電圧生成回路１０から出力される基準電圧の電圧レベルは、制御信号Ｓ１に応じて予め決定されているものとする。
【００４３】
図２（ａ）に示すとき、スイッチＳＷ３０は、入力選択制御回路５２から出力されたセレクト信号Ｓ２に応じて、基準電圧生成回路１０をスイッチＳＷ２０に接続させている（このとき、スイッチＳＷ３０の第２入力端子は、スイッチＳＷ３０の出力端子に接続されている）。スイッチＳＷ２５は、Ｓ／Ｈ制御回路５３からの制御信号Ｓ３に応じて、オンしている（このとき、スイッチＳＷ２５の入力端子と出力端子は短絡している）。スイッチＳＷ２０は、パス選択制御回路５４から出力されたセレクト信号Ｓ４に応じて、パスＰ６をスイッチＳＷ００に接続させている（このとき、スイッチＳＷ２０の第２入力端子は、スイッチＳＷ２０の出力端子に接続されている）。マルチプレクサ７では、チャネル選択制御回路５５から出力された制御信号Ｓ５に応じて、スイッチＳＷ００がオン状態になっている（このとき、スイッチＳＷ００の入力端子と出力端子は短絡している）。
【００４４】
図２（ａ）に示すとき、基準電圧生成回路１０は、制御信号Ｓ１に応じて定まる０Ｖの基準電圧を、スイッチＳＷ３０及びスイッチＳＷ２５を介して、キャパシタＣ２５に供給する。また、基準電圧生成回路１０は、スイッチＳＷ３０、スイッチＳＷ２０、およびスイッチＳＷ００を介して、Ａ／Ｄ変換部８に供給する。
【００４５】
図２（ｂ）に示すとき、Ｓ／Ｈ制御回路５３から出力された制御信号Ｓ３に応じて、スイッチＳＷ２５がオフする。ただし、図２（ａ）に示す状態から図２（ｂ）に示す状態に遷移する際、基準電圧生成回路１０から出力される基準電圧がキャパシタＣ２５に十分に保持されるだけの十分なサンプリング時間が確保されているものとする。
【００４６】
図２（ａ）に示す状態から図２（ｂ）に示す状態になったとき、Ａ／Ｄ変換部８は、基準電圧生成回路１０から供給される基準電圧をデジタル値に変換する。なお、Ａ／Ｄ変換部８がＡ／Ｄ変換を開始するタイミング制御の具体的な方法は任意である。Ａ／Ｄ変換部８から出力されるデジタル値は、バッファレジスタ９ａで一時的に保持される。その後、レジスタ制御回路５６から出力されるセレクト信号Ｓ６に応じて、スイッチＳＷ４０は、バッファレジスタ９ａから出力されるデジタル値をレジスタ領域９ｅに供給する。
このようにして、基準電圧生成回路１０から出力された基準電圧０Ｖは、Ａ／Ｄ変換部８でＡ／Ｄ変換された後、バッファレジスタ９ａ及びスイッチＳＷ４０を介して、レジスタ領域９ｅに伝送されてレジスタ領域９ｅに保持される。そして、ＣＰＵ（不図示）等による比較処理によって、レジスタ領域９ｅに保持されたデジタル値が期待値と一致するかを判断する。レジスタ領域９ｅの保持値が期待値と異なる場合には、Ａ／Ｄ変換回路１００の故障を検出する。なお、上述の図２（ａ）〜図２（ｂ）のテスト工程によって、Ｓ／Ｈ回路１６を使わない経路のテストが完了する。
【００４７】
上述のテストによりＡ／Ｄ変換回路１００に故障がなければ、Ａ／Ｄ変換回路１００は、図２（ｃ）に示す状態に遷移する。
【００４８】
図２（ｃ）に示すとき、基準電圧制御回路５１から出力される制御信号Ｓ１の信号値の変化に応じて、基準電圧生成回路１０は、１Ｖの基準電圧を出力する。この状態で、図２（ｂ）での説明と同様に、Ａ／Ｄ変換部８は、１Ｖの基準電圧をデジタル値へ変換する。そして、Ａ／Ｄ変換部８から出力されたデジタル値は、レジスタ領域９ｅに保持される。そして、図２（ｂ）での説明と同様に、レジスタ領域９ｅの保持値が期待値と一致するか否かを判定し、Ａ／Ｄ変換回路１００が不良か否かを判定する。
【００４９】
図２（ｃ）のテストによりＡ／Ｄ変換回路１００が良品であれば、Ａ／Ｄ変換回路１００は、図２（ｄ）に示す状態に遷移する。
【００５０】
図２（ｄ）に示すとき、パス選択制御回路５４から出力されたセレクト信号Ｓ４に応じて、スイッチＳＷ２０は、パスＰ５をスイッチＳＷ００に接続させる。Ａ／Ｄ変換部８は、キャパシタＣ２５から供給される保持電圧をデジタル値に変換する。そして、上述と同様にして、Ａ／Ｄ変換部８で生成されたデジタル値はレジスタ領域９ｅに保持される。レジスタ領域９ｅの保持値と期待値間の比較に基づいて、Ａ／Ｄ変換回路１００の故障の有無を判定することは上述と同様である。図２（ｄ）に示す工程によって、今回選択した経路（具体的には、スイッチＳＷ３０とスイッチＳＷ２５間の配線、スイッチＳＷ２５、キャパシタＣ２５、スイッチＳＷ２５とキャパシタＣ２５間の配線、及びキャパシタＣ２５とスイッチＳＷ２０間の配線）の故障の有無を判定することができる。
【００５１】
次に、図３を参照して、Ａ／Ｄ変換回路１００のテストをフローチャートを参照して説明する。なお、本実施形態では、各Ｓ／Ｈ回路１６〜１８に対応して、図２で説明した処理を時間的に並行して実行する。
【００５２】
まず、基準電圧を設定する（Ｓ１００）。具体的には、基準電圧制御回路５１は、制御信号Ｓ１を生成し、生成した制御信号Ｓ１を基準電圧生成回路１０へ供給する。基準電圧生成回路１０は、基準電圧制御回路５１から供給された制御信号Ｓ１に応じて、基準電圧を生成し、基準電圧夫々をスイッチＳＷ３０〜ＳＷ３２夫々へ供給する。具体的には、基準電圧生成回路１０は、スイッチＳＷ３０へ０Ｖの基準電圧を供給し、スイッチＳＷ３１へ１Ｖの基準電圧を供給し、スイッチＳＷ３２へ２Ｖの基準電圧を供給する。なお、各スイッチＳＷ３０〜ＳＷ３２へ供給する基準電圧の値は、スイッチＳＷ３０〜ＳＷ３２間で異なる。
【００５３】
次に、選択するパスを設定する（Ｓ１０１）。具体的には、パス選択制御回路５４は、セレクト信号Ｓ４を生成し、生成したセレクト信号Ｓ４をスイッチＳＷ２０〜ＳＷ２２へ供給する。スイッチＳＷ２０は、パス選択制御回路５４から伝達したセレクト信号Ｓ４に応じて、Ｓ／Ｈ回路１６を含まないパスＰ６を選択し、この選択したパスＰ６をスイッチ００に接続させる。他のスイッチＳＷ２１、ＳＷ２２も、スイッチＳＷ２０と同様に動作する。ただし、スイッチＳＷ２１は、パスＰ４をスイッチＳＷ０１に接続させる。スイッチＳＷ２２は、パスＰ２をスイッチＳＷ０２に接続させる。
【００５４】
次に、入力信号の選択処理を実行する（Ｓ１０２）。具体的には、入力選択制御回路５２は、セレクト信号Ｓ２を生成し、生成したセレクト信号Ｓ２をスイッチＳＷ３０〜ＳＷ３２へ供給する。スイッチＳＷ３０〜ＳＷ３２は、セレクト信号Ｓ２に応じて、基準電圧生成回路１０の出力を入力として選択する。
【００５５】
次に、サンプリング時間を確保する（Ｓ１０３）。具体的には、基準電圧生成回路１０から供給される基準電圧がキャパシタＣ２５〜Ｃ２７で保持されるだけの十分な時間を確保する。なお、サンプリング期間前、スイッチＳＷ２５〜ＳＷ２７は、Ｓ／Ｈ制御回路５３から供給された制御信号Ｓ３に応じてオン状態になっているものとする。
【００５６】
次に、サンプリングの終了処理を実行する（Ｓ１０４）。具体的には、Ｓ／Ｈ制御回路５３は、制御信号Ｓ３を生成し、生成した制御信号Ｓ３をスイッチＳＷ２５〜ＳＷ２７へ供給する。スイッチＳＷ２５〜ＳＷ２７は、制御信号Ｓ３に応じてオフ状態になる。このようにして、キャパシタＣ２５〜Ｃ２７による基準電圧のサンプリングが終了する。なお、ここでは、各キャパシタＣ２５〜Ｃ２７は、基準電圧生成回路１０から供給された基準電圧を適正に保持しているものとする。
【００５７】
次に、Ａ／Ｄ変換を実行する（Ｓ１０５）。具体的には、マルチプレクサ７は、チャネル選択制御回路５５から供給される制御信号Ｓ５に応じて、基準電圧生成回路１０から供給される３つの基準電圧を順次選択してＡ／Ｄ変換部８へ供給する。Ａ／Ｄ変換部８は、マルチプレクサ７から順次供給される基準電圧をデジタル値へ変換する。
【００５８】
マルチプレクサ７の動作は、次のようにも説明できる。マルチプレクサ７は、制御信号Ｓ５に応じて、スイッチＳＷ３０〜ＳＷ３２とマルチプレクサ７間に存在するチャネルを選択し、選択したチャネルをＡ／Ｄ変換部８へ接続させる。スイッチＳＷ３０の出力端子からスイッチＳＷ００の入力端子間の経路をチャネル０とする。スイッチＳＷ３１の出力端子からスイッチＳＷ０１の入力端子間の経路をチャネル１とする。スイッチＳＷ３２の出力端子からスイッチＳＷ０２の入力端子間の経路をチャネル２とする。このとき、マルチプレクサ７は、チャネル０〜チャネル２を順次選択して、Ａ／Ｄ変換部８へ接続させる。Ａ／Ｄ変換部８は、マルチプレクサ７によって選択されたチャネルを介して供給される基準電圧を順次デジタル値へ変換する。
【００５９】
なお、Ａ／Ｄ変換部８から順次出力されるデジタル値は、各チャネルに対応付けられたレジスタ領域９ｃ〜９ｅに保持される。具体的には、チャネル０に対応するデジタル値は、Ａ／Ｄ変換部８からバッファレジスタ９ａへ伝送される。セレクト信号Ｓ６によってスイッチＳＷ４０がバッファレジスタ９ａの出力端子をレジスタ領域９ｅの入力端子に接続する。このようにしてバッファレジスタ９ａに保持されたデジタル値は、レジスタ領域９ｅに転送される。チャネル１に対応するデジタル値は、上述と同様の手法によって、レジスタ領域９ｄに保持される。チャネル２に対応するデジタル値は、上述と同様の手法によって、レジスタ領域９ｃに保持される。
【００６０】
次に、レジスタ領域９ｃ〜９ｅの保持値をリードする（Ｓ１０６）。例えば、ＣＰＵは、レジスタ領域９ｃ〜９ｅからデジタル値をリードする。
【００６１】
次に、保持値が期待値に一致するか否かを判定する（Ｓ１０７）。例えば、ＣＰＵは、レジスタ領域９ｃ〜９ｅからリードしたデジタル値夫々が期待値夫々と一致するか否かを判定する。保持値と期待値とが相違する場合には、Ａ／Ｄ変換回路１００は不良品として判定される。このようにして、Ａ／Ｄ変換回路１００の故障が検出されて、そのテスト工程は終了する。
【００６２】
ステップＳ１０７の判定で保持値と期待値とが一致した場合、基準電圧の設定をする（Ｓ１０８）。具体的には、上述のステップＳ１００と同様の処理を実行する。ただし、ここでは、基準電圧生成回路１０は、スイッチＳＷ３０へ基準電圧１Ｖを供給し、スイッチＳＷ３１へ基準電圧Ｖ２を供給し、スイッチＳＷ３２へ基準電圧Ｖ０を供給するものとする。
【００６３】
次に、Ａ／Ｄ変換を実行する（Ｓ１０９）。具体的には、上述のステップＳ１０５と同様の方法によってＡ／Ｄ変換を実行する。
【００６４】
次に、レジスタ領域の保持値をリードする（Ｓ１１０）。具体的には、上述のステップＳ１０６と同様の処理を実行する。
【００６５】
次に、保持値が期待値と一致するか否かを判定する（Ｓ１１０）。具体的には、上述のステップＳ１０７と同様の処理を実行する。保持値と期待値とが相違する場合には、Ａ／Ｄ変換回路１００は不良品として判定される。
【００６６】
ステップＳ１１１の判定で保持値と期待値とが一致した場合、選択するパスを変更する（Ｓ１１２）。具体的には、パス選択制御回路５４は、セレクト信号Ｓ４を生成し、生成したセレクト信号Ｓ４をスイッチＳＷ２０〜ＳＷ２２へ供給する。スイッチＳＷ２０は、セレクト信号Ｓ４に応じて、Ｓ／Ｈ回路１６が存在するパスＰ５をスイッチＳＷ００へ接続させる。スイッチＳＷ２１の動作もスイッチＳＷ２０の動作と同様である。ただし、Ｓ／Ｈ回路１６をＳ／Ｈ回路１７と読み替え、パスＰ５をパスＰ３と読み替え、スイッチＳＷ００をスイッチＳＷ０１と読み替えるものとする。スイッチＳＷ２２の動作もスイッチＳＷ２０の動作と同様である。ただし、Ｓ／Ｈ回路１６をＳ／Ｈ回路１８と読み替え、パスＰ５をパスＰ１と読み替え、スイッチＳＷ００をスイッチＳＷ０２と読み替えるものとする。
【００６７】
次にＡ／Ｄ変換を実行する（Ｓ１１３）。具体的には、上述のステップＳ１０５と同様の処理を実行する。
【００６８】
次に、レジスタ領域の保持値をリードする（Ｓ１１４）。具体的には、上述のステップＳ１０６と同様の処理を実行する。
【００６９】
次に、保持値が期待値と一致するか否かを判定する（Ｓ１１５）。具体的には、上述のステップＳ１０７と同様の処理を実行する。保持値と期待値とが相違する場合には、Ａ／Ｄ変換回路１００は不良品として判定される。保持値と期待値とが一致する場合には、Ａ／Ｄ変換回路１００は良品として判定される。このようにして、Ａ／Ｄ変換回路１００の故障が検出されて、そのテスト工程は終了する。
【００７０】
上述の説明から明らかなように、本実施形態では、Ａ／Ｄ変換部８と入力端子１１〜１３との間にＳ／Ｈ回路１６〜１８を接続することによって、同一のタイミングで入力電圧をサンプリングする。Ｓ／Ｈ回路１６〜１８の出力をマルチプレクサ７による選択動作により順次Ａ／Ｄ変換部８へ供給することによって、回路規模の増大を伴うことなく、同一タイミングで取得した電圧値をデジタル値へ変換する。
【００７１】
Ａ／Ｄ変換回路１００を高精度にテストするためには、単純にＡ／Ｄ変換部８の動作テストをするだけでは十分ではない。本実施形態では、この点に鑑みて、Ｓ／Ｈ回路１６〜１８に対してバイパスを並列に接続し、後続のスイッチＳＷ２０〜ＳＷ２２でＳ／Ｈ回路１６〜１８の出力とバイパスの出力を選択可能とする。これによって、Ａ／Ｄ変換部８の前段回路（特に、Ｓ／Ｈ回路１６〜１８）を含めてＡ／Ｄ変換動作をテストすることができる。具体的には、Ａ／Ｄ変換部８の前段にあるスイッチの動作、Ｓ／Ｈ回路１６〜１８の保持特性、キャパシタＣ２５〜Ｃ２７のリークの有無を検査することができる。
【００７２】
また、本実施形態では、予めキャパシタＣ２５〜Ｃ２７へ基準電圧を保持させた後、スイッチＳＷ２５〜ＳＷ２７をオフさせて、キャパシタＣ２５〜Ｃ２７をフローティング状態とする（図２（ｃ）参照）。そして、キャパシタＣ２５〜Ｃ２７をフローティング状態としている期間に、キャパシタＣ２５〜Ｃ２７に保持させた基準電圧とは異なる値の基準電圧のＡ／Ｄ変換動作をテストする。これによって、テスト効率を犠牲にすることなく、キャパシタＣ２５〜Ｃ２７の保持特性をテストすることができる。
【００７３】
また、本実施形態では、各チャネルに対して異なる基準電圧を供給した条件で、Ａ／Ｄ変換動作のテストをすることができる。これによってＡ／Ｄ変換動作を高精度にテストすることができる。
【００７４】
また、本実施形態では、重複期間に基準電圧をＳ／Ｈ回路１６〜１８に保持させるため、チャネル数の増加に伴ってテスト時間が長時間化することを抑制できる。また、本実施形態では、マルチプレクサ７の採用によって、Ａ／Ｄ変換部８を複数のチャネル間で共通とする。これによって、Ａ／Ｄ変換回路１００の回路規模が増大することも抑制でき、またＡ／Ｄ変換部８の故障に伴うＡ／Ｄ変換回路１００の故障の発生を抑制することができる。
【００７５】
また、本実施形態では、各チャネルに対応して複数のレジスタ領域を設ける。これによって、レジスタ領域の保持値と期待値間の比較に基づいて、Ａ／Ｄ変換回路１００の故障部分を特定可能にすることができる。これによって、今後の歩留まり改善の施策に役立てることができる。
【００７６】
［第２実施形態］
以下、図４及び図５を参照して、本発明の第２実施形態について説明する。
【００７７】
図４に示すように、Ａ／Ｄ変換回路１００には、ＣＰＵ２１がバスを介して接続される。また、ＣＰＵ２１の出力端子には、タイマ（時間計測回路）２０、およびＡＮＤ回路（論理回路）２２が接続される。ＡＮＤ回路２２の第１入力端子には、ＣＰＵ２１の出力が接続される。ＡＮＤ回路２２の第２入力端子には、タイマ２０の出力端子が接続される。ＡＮＤ回路２２の出力端子は、Ａ／Ｄ変換回路１００に接続される。ＣＰＵ２１の入力端子には、Ａ／Ｄ変換回路１００の出力端子が接続される。
【００７８】
本実施形態では、タイマ２０が時間計測完了したタイミングでＡ／Ｄ変換を実行する。これによって、Ｓ／Ｈ回路１６〜１８に含まれるキャパシタＣ２５〜Ｃ２７の経時的な保持特性をテストすることができる。これによって、第１実施形態よりもＡ／Ｄ変換回路１００を高精度にテストすることができる。
【００７９】
以下、図４を参照して付加された回路要素について説明し、図５を参照してＳ／Ｈ回路の経時的な保持特性のテスト工程について説明する。
【００８０】
ＣＰＵ２１は、Ａ／Ｄ変換回路１００、およびタイマ２０等の機能回路を制御する中央演算処理装置である。ＣＰＵ２１は、バス２００を介して、Ａ／Ｄ変換回路１００に対してＡ／Ｄ変換の実行を指示する。Ａ／Ｄ変換回路１００に含まれるＡ／Ｄ変換部８は、ＣＰＵ２１からの指令に応じてＡ／Ｄ変換を実行する。また、ＣＰＵ２１は、タイマ２０の起動を制御する。ＣＰＵ２１は、計測指示信号Ｓ１３を生成し、この計測指示信号Ｓ１３をタイマ２０へ出力する。
【００８１】
タイマ２０は、設定した時間を計測できる機能回路である。タイマ２０は、ＣＰＵ２１から伝送される計測指示信号Ｓ１３に応じて時間の計測を開始する。タイマ２０は、設定した時間の計測が完了すると、割込み信号Ｓ１１をＡＮＤ回路２２へ出力する。
【００８２】
ＡＮＤ回路２２は、一般的な論理和回路であり、計測指示信号Ｓ１３及び割込み信号Ｓ１１の入力に応じてＡ／Ｄ変換開始信号Ｓ１４を生成する。ＡＮＤ回路２２から出力されるＡ／Ｄ変換開始信号Ｓ１４は、Ａ／Ｄ変換回路１００へ伝送される。Ａ／Ｄ変換回路１００は、ＡＮＤ回路２２から出力されるＡ／Ｄ変換開始信号Ｓ１４に応じてＡ／Ｄ変換を開始する。
【００８３】
なお、Ａ／Ｄ変換回路１００は、Ａ／Ｄ変換の実行後、Ａ／Ｄ変換完了信号Ｓ１２をＣＰＵ２１へ出力する。
【００８４】
次に、図５を参照して、Ｓ／Ｈ回路の経時的な保持特性のテストについて説明する。なお、時刻Ｔ１のとき、Ａ／Ｄ変換回路１００は、図２（ｄ）に示す状態になっているものとする。
【００８５】
時刻Ｔ１のとき、ＣＰＵ２１は、計測指示信号Ｓ１３を生成し、これをタイマ２０へ供給する。タイマ２０は、計測指示信号Ｓ１３に応じて、時間計測を開始する。同時に、ＣＰＵ２１は、バス２００を介して、Ａ／Ｄ変換回路１００にＡ／Ｄ変換の実行を指示する。Ａ／Ｄ変換回路１００は、ＣＰＵ２１の指令に応じて、Ａ／Ｄ変換を実行する。Ａ／Ｄ変換回路１００は、Ａ／Ｄ変換の実行後、Ａ／Ｄ変換完了信号Ｓ１２をＣＰＵ２１へ出力する。ＣＰＵ２１は、Ａ／Ｄ変換完了信号Ｓ１２に応じて、レジスタ領域９ｃ〜９ｅから保持値をリードし、リードしたデジタル値と期待値とを比較して、Ａ／Ｄ変換回路１００における故障の有無を判定する。
【００８６】
時刻Ｔ２のとき、タイマ２０は、あらかじめ設定された時間の計測完了に応じて、割込み信号Ｓ１１を出力する。これに応じて、ＡＮＤ回路２２は、Ａ／Ｄ変換開始信号Ｓ１４をＡ／Ｄ変換回路１００へ出力する。Ａ／Ｄ変換回路１００は、Ａ／Ｄ変換開始信号Ｓ１４に応じてＡ／Ｄ変換を実行する。そして、上述と同様に、Ａ／Ｄ変換回路１００は、Ａ／Ｄ変換後、Ａ／Ｄ変換完了信号Ｓ１２をＣＰＵ２１へ出力する。その後の処理は、上述と同様である。
【００８７】
本実施形態では、タイマ２０で計測した時間分だけ遅らせて、Ｓ／Ｈ回路１６〜１８に保持された電圧値を再度Ａ／Ｄ変換し、Ａ／Ｄ変換により生成されたデジタル値が期待値と一致するか否かを判定する。これによって、所定時間が経過した後であっても、Ｓ／Ｈ回路１６〜１８が一定の電圧値を保持することができるか否かを判定することができる。このようにして、第１実施形態よりもＡ／Ｄ変換回路１００を高精度にテストすることができる。例えば、Ｓ／Ｈ回路が保障する最大保持時間まで電圧を保持できるか否かをテストすることができる。なお、期待値と完全に一致するか否かを判定することに代えて、期待値に対してデジタル値が許容範囲内であるか否かを判定しても良い。
【００８８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。ＣＰＵによるプログラム制御によって上述の回路の機能を具現化しても良い。チャネル数は任意である。Ａ／Ｄ変換回路の用途は任意である。Ｓ／Ｈ回路の具体的な構成は任意である。
【符号の説明】
【００８９】
１００    Ａ／Ｄ変換回路
５０    制御回路
５１    基準電圧制御回路
５２    入力選択制御回路
５３    制御回路
５４    パス選択制御回路
５５    チャネル選択制御回路
５６    レジスタ制御回路
７    マルチプレクサ
８    Ａ／Ｄ変換部
９    レジスタ回路
１０    基準電圧生成回路
１１〜１５    入力端子
１６〜１８    Ｓ／Ｈ回路
９ａ    バッファレジスタ
９ｂ    Ｃｈレジスタ
９ｃ    レジスタ領域
９ｄ    レジスタ領域
９ｅ    レジスタ領域
ＳＷ００    スイッチ
ＳＷ０１    スイッチ
ＳＷ０２    スイッチ
ＳＷ２０    スイッチ
ＳＷ２１    スイッチ
ＳＷ２２    スイッチ
ＳＷ２５    スイッチ
ＳＷ２６    スイッチ
ＳＷ２７    スイッチ
ＳＷ３０    スイッチ
ＳＷ３１    スイッチ
ＳＷ３２    スイッチ
ＳＷ４０    スイッチ
Ｃ２５〜Ｃ２７    キャパシタ
【図１】
2010263531.tif 000003
【図２】
2010263531.tif 000004
【図３】
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【図４】
2010263531.tif 000006
【図５】
2010263531.tif 000007