(57)【要約】【課題】工程増加、マスク増加を伴うことなく、回路に影響を与えない導電パスを配置でき、精密なエッチングが可能な半導体装置の製造方法を提供すること【解決手段】本発明にかかる半導体装置の製造方法は、半導体基板上に形成された複数の半導体素子が配線で電気的に接続されている集積回路を備える半導体装置の製造方法であって、配線と同じ接続で半導体素子に接続する導電パスを形成し、導電パスで半導体素子を電気的に接続した状態でエッチングし、導電パスと同じ接続で半導体素子に接続する配線を形成するものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数の半導体素子が配線で電気的に接続されている集積回路を備える半導体装置の製造方法であって、
前記配線と同じ接続で前記半導体素子に接続する導電パスを形成し、
前記導電パスで前記半導体素子を電気的に接続した状態でエッチングし、
前記導電パスと同じ接続で前記半導体素子に接続する前記配線を形成する半導体装置の製造方法。
【請求項２】
前記配線を形成することにより、前記導電パスが前記配線でショートされる請求項１に記載の半導体装置の製造方法。
【請求項３】
前記複数の半導体素子のうち、少なくとも精密なエッチングを必要とする半導体素子が電気的に接続されるように、前記導電パスを形成する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記導電パスで電気的に接続された前記半導体素子が、接地面に電気的に接続されるように、前記導電パスを形成する請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記半導体素子は、トランジスタと、抵抗とを含む請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記半導体素子は、端子が直接接地面に接続されていないトランジスタを含む請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に詳しくは半導体基板上に形成された複数の半導体素子が配線で電気的に接続されている集積回路のエッチング工程を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）、ホットエレクトロントランジスタ（Hot Electron Transistor：ＨＥＴ）、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）等を含む半導体デバイスの製造において、エッチング工程は、通常、例えばトランジスタ、抵抗などの各半導体素子が電気的に接続されていない状態で行っている。これは、不要な回路接続を避けるため、また素子の特性を個別に確認できるようにするためである。そのため、デバイス間の絶縁（素子分離）を行った後で、エッチング工程が行われる。そして、エッチング工程終了後、最後にこれらの回路素子を導体（配線パターン）で素子間を接続することによって、目的とする機能を有する集積回路を得ている。
【０００３】
しかしながら、デバイス間を絶縁した状態でエッチングを行う場合、エッチングの一様性が減少することが広く知られている。この理由は、エッチング時において生成される電子がその領域内に停留し、分離された素子ごとに停留した電子の影響を受けるためと考えられている。その結果、素子ごとにエッチング速度が異なり、特性がばらついてしまう。このような現象は、特に、エッチングしようとする領域が様々なサイズを有している場合に顕著である。
【０００４】
集積回路の中の回路素子を全て個別に絶縁した状態でエッチングを行う方法は、上述したように、特性ばらつきが生じやすい。ところが、ＨＢＴ、ＨＥＴ、ＦＥＴ等の半導体デバイスの製造においては、例えば、ＦＥＴのリセスエッチングや、ＨＢＴのベース露出エッチングのように、半導体層を正確に制御された深さで除去することがしばしば必要とされる。そのため、従来、精密なエッチングが必要とされる半導体デバイスでは、素子を完全に絶縁せず、導電性を有する半導体（拡散配線）で一部を電気的に接続（以下、導電パスと称する）してエッチングを行っている（従来技術１）。
【０００５】
この従来技術１は、素子の一部が全て同一の電位、例えば、接地（グラウンド）、に接続されている回路などで有効である。例えば、複数のトランジスタのソースが全て接地された増幅器の場合は、各トランジスタのソースが導電パスで接続されたまま最終形態になっても、回路的に全てのソースが同一電位であるので集積回路の機能に問題は生じない。一方、複数のトランジスタのソースが全て同一電位でない回路の場合、全部のトランジスタから接地に導電パスを設けると問題が生じることがある。
【０００６】
この問題について、図４及び図５を用いて説明する。図４は、従来技術１に係る半導体装置の製造方法を用いて形成された半導体装置の一例を示す概略図である。また、図５は、図４に示す半導体装置の回路図である。図４では、全てのソースが同一電位でない回路を備える半導体装置を、従来技術１を用いて製造した場合の最終形態を示している。ここでは、全てのソースが同一電位でない回路の一例として、ソース接地された増幅用トランジスタＦＥＴ２と、増幅用トランジスタＦＥＴ２にバイアスを与えるためのバイアス回路とを含む集積回路を備えた半導体装置を例にとって説明する。
【０００７】
具体的には、バイアス回路には、バイアス用トランジスタＦＥＴ１にバイアスを与えるための抵抗Ｒ１、Ｒ２が配線３１を介して接続されていて、抵抗Ｒ１、Ｒ２の間に、バイアス用トランジスタＦＥＴ１のゲートが接続される。バイアス用トランジスタＦＥＴ１は、ドレインが配線３９を介して抵抗Ｒ３に接続され、ソースが配線３２を介してバイアス回路のフィードバックを行うための抵抗Ｒ４に接続されている。また、バイアス用トランジスタＦＥＴ１のソースは、配線３２、３６、抵抗Ｒ５、及び配線３７を介して増幅用トランジスタＦＥＴ２のゲートに接続される。抵抗Ｒ１は配線３８を介して、抵抗Ｒ４は配線３３を介して、それぞれ接地面４０に接続されている。なお、増幅用トランジスタＦＥＴ２のソースは、配線３４を介して配線３５に接続し、この配線３５に設けられたスルーホール４１で接地される。
【０００８】
このように、バイアス用トランジスタＦＥＴ１のソースと、増幅用トランジスタＦＥＴ２のソースが同一電位でない回路を有する半導体装置を、従来技術１の方法を用いて製造する場合について、以下に説明する。エッチングを行う前に、全部のトランジスタから接地に導電パスを設ける。具体的には、図４に示すように、バイアス用トランジスタＦＥＴ１から接地面４０に到達する導電パス２１と、増幅用トランジスタＦＥＴ２から接地面４０に到達する導電パス２２とを設ける。これにより、バイアス用トランジスタＦＥＴ１が導電パス２１によって接地され、増幅用トランジスタＦＥＴ２が導電パス２２によって接地される。そして、全てのトランジスタのソースが導電パスによって接地された状態で、エッチングを行う。エッチングを行った後、さらに後の工程で、配線３１〜３９を形成して、半導体装置を完成させる。
【０００９】
このようにして製造された半導体装置は、その最終形態が図４に示すようになる。すなわち、バイアス用トランジスタＦＥＴ１のソースに、接続面４０に達する導電パス２１が依然接続されたままとなる。従って、図５に示すように、バイアス用トランジスタＦＥＴ１のソースには、本来設計された抵抗Ｒ４のほかに、導電パス２１によって生じる別の抵抗Ｒ２１が接続されたこととなる。そのため、本来の回路定数と異なったものになり、この結果、所望の動作が得られなくなってしまう。
【００１０】
すなわち、従来技術１は、一様なエッチングを実現できる反面、そのために設けた導電パスが回路に影響を与えることがあり、特定の回路にしか適用できないという問題がある。従来技術１は、前述したように、素子の一部が全て同一の電位に接続されている回路などの製造適用に制限される。
【００１１】
このような問題を解決するための技術が、特許文献１に開示されている（従来技術２）。図６及び図７は、特許文献１に開示された従来技術２に係る半導体装置の製造方法を説明するための図である。図６（ａ）はエッチング後の半導体装置のサブセルのひとつを模式的に示す断面斜視図、図６（ｂ）はエッチング後の半導体装置の横断面図である。また、図７（ａ）は導電パス分断後の半導体装置のサブセルのひとつを模式的に示す断面斜視図、図７（ｂ）は導電パス分断後の半導体装置の横断面図である。
【００１２】
従来技術２では、まず、半絶縁性半導体基板上に所定の半導体層を積層した積層体に対してイオン注入を行う。これにより、積層体の所定の領域は、図６（ａ）に"＋"で示したように絶縁体５１に変わる。この結果、積層体には、図６（ａ）の左端から右端までを電気的に接続する導電パス５２が残る。これにより、この導電パス５２の両端に存在する図示しないサブセルは電気的に接続された状態となる。すなわち、図６（ｂ）に示す積層体では、右側に存在するサブセルと左側に存在するサブセルとが電気的に接続された状態となる。
【００１３】
導電パス５２形成後、積層体に対して、デバイス作成のための精密なエッチングおよびコンタクトパッドの形成を含む工程を実施する。このとき、各サブセルは、他のサブセルと導電パス５２によって電気的に接続された状態なので、エッチングの一様性が保たれる。
【００１４】
その後の工程で配線を形成する前に、エッチングを行って、図７（ａ）に示すように、隣接する図示しないサブセルとの間の不要な導電パス５３を除去する。具体的には、図７（ｂ）に示すように、半絶縁性半導体基板に達するエッチングを行って、隣接するサブセルとの導電パス５２を分断し、形成されたデバイス間を完全に絶縁する。
【００１５】
このように、従来技術２では、エッチング時には全ての素子を導電パス５２で接続し、その後の工程で配線を形成する前に、接続しない素子間の導電パス５３をエッチングにより除去して絶縁している。
【特許文献１】特開平１０−１６３２２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、従来技術２では、接続しない素子間を絶縁するために、不要となる導電パス５３を切断するエッチング加工工程を追加して行う必要があり、製造工程が増加する。このため、集積回路を作成するためのエッチングマスク数が増加し、さらにエッチング加工工程が追加されるため、原価の上昇、作業工程の増加などの不具合を生じる。
【課題を解決するための手段】
【００１７】
本発明にかかる半導体装置の製造方法は、半導体基板上に形成された複数の半導体素子が配線で電気的に接続されている集積回路を備える半導体装置の製造方法であって、前記配線と同じ接続で前記半導体素子に接続する導電パスを形成し、前記導電パスで前記半導体素子を電気的に接続した状態でエッチングし、前記導電パスと同じ接続で前記半導体素子に接続する前記配線を形成するものである。
このような方法により、一様なエッチングを実現するために設けた導電パスが最終的に配線でショートできる。また、配線形成後に不要となる導電パスが存在しないので、製造工程数が増加することを防止できる。
【発明の効果】
【００１８】
本発明によれば、工程増加、マスク増加を伴うことなく、回路に影響を与えない導電パスを配置でき、精密なエッチングが可能な半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明の好ましい実施の形態を説明する。以下の説明は、本発明の実施の形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
【００２０】
本実施の形態に係る半導体装置の製造方法について、図１〜図３を用いて説明する。図１及び図２は、本実施の形態に係る半導体装置の製造方法を説明するための概略図である。また、図３は、本実施の形態に係る製造方法を用いて形成された半導体装置の回路図である。図１はエッチング工程を説明するための概略図、図２は配線形成工程を説明するための概略図をそれぞれ示している。本実施の形態は、半導体基板上に形成された複数の半導体素子が配線で電気的に接続されている集積回路を備える半導体装置の製造方法に用いられるものである。以下では、端子が直接接地面に接続されていないトランジスタを含む集積回路を備えた半導体装置を製造する場合に、本実施の形態を適用する場合について例示的に説明する。
【００２１】
ここでは、端子が直接接地面に接続されていないトランジスタを含む集積回路の一例として、ソース接地された増幅用トランジスタＦＥＴ２と、増幅用トランジスタＦＥＴ２にバイアスを与えるためのバイアス回路とを含む集積回路を備えた半導体装置を例にとって説明する。具体的には、図３に示すように、このバイアス回路は、バイアス用トランジスタＦＥＴ１にバイアスを与えるための抵抗Ｒ１、Ｒ２の間に、バイアス用トランジスタＦＥＴ１のゲートが接続されるとする。バイアス用トランジスタＦＥＴ１は、ドレインが抵抗Ｒ３に接続され、ソースがバイアス回路のフィードバックを行うための抵抗Ｒ４に接続されるとする。また、バイアス用トランジスタＦＥＴ１のソースは、抵抗Ｒ５を介して増幅用トランジスタＦＥＴ２のゲートに接続されるとする。なお、抵抗Ｒ１、Ｒ４は、それぞれ接地され、増幅用トランジスタＦＥＴ２のソースは、スルーホールを介して接地されるとする。
【００２２】
ソースが抵抗Ｒ４を介して接地されるバイアス用トランジスタＦＥＴ１を含む集積回路を備えた半導体装置を、本実施の形態を用いて製造する場合について、以下に具体的に説明する。
【００２３】
まず、精密性を必要とするエッチングを行う前に、半導体基板上に素子分離でそれぞれ独立に配置された半導体素子に、導電性を有する半導体（拡散配線）で一部を電気的に接続し、導電パスを形成する。このとき、本実施の形態では、製造する半導体装置の回路図と同じ接続となるように、各半導体素子に導電パスを接続する。すなわち、後述する工程で形成される配線が各半導体素子と接続するのと同じ接続で、導電パスを各半導体素子に接続する。トランジスタは、非絶縁領域から導電パスを形成する。
【００２４】
図１に示す半導体装置の場合には、図３に示す回路図に従って、バイアス用トランジスタＦＥＴ１、増幅用トランジスタＦＥＴ２、又は抵抗Ｒ１〜Ｒ４に接続する導電パス１１、１２、１３、１６、１７、１８、１９、２２を形成する。
【００２５】
具体的には、導電パス１１は、抵抗Ｒ１の一端と抵抗Ｒ２の一端とを接続し、抵抗Ｒ１、Ｒ２間からバイアス用トランジスタＦＥＴ１のゲートが形成される非絶縁領域に接続するように形成する。導電パス１９は、バイアス用トランジスタＦＥＴ１のドレインが形成される非絶縁領域と、抵抗Ｒ３の一端とを接続するように形成する。導電パス１２は、バイアス用トランジスタＦＥＴ１のソースが形成される非絶縁領域と、抵抗Ｒ４の一端とを接続するように形成する。また、導電パス１２の接続された抵抗Ｒ４の一端と、別の抵抗Ｒ５の一端とが接続するように導電パス１６を形成する。
【００２６】
導電パス１７は、抵抗Ｒ５の他端と、増幅用トランジスタＦＥＴ２のゲートが形成される非絶縁領域に接続するように形成する。導電パス２２は、増幅用トランジスタＦＥＴ２のソースが形成される非絶縁領域と、導電パス接地面２０とを接続するように形成する。導電パス１３は、抵抗Ｒ４の他端と、導電パス接地面２０とを接続するように形成する。導電パス１８は、抵抗Ｒ２の他端と、導電パス接地面２０とを接続するように形成する。
【００２７】
これにより、全ての半導体素子が導電パスで電気的に接続される。この状態で、エッチングを行う。このとき全ての素子が導電パスで電気的に接続されているので電子の移動が自由にできる。これにより、各半導体素子を精密にエッチングできる。
【００２８】
特に、本実施の形態では、従来技術１と比較すると、バイアス用トランジスタＦＥＴ１が導電パスと抵抗を介して導電パス接地面２０に接続された状態となっている。また、バイアス用トランジスタＦＥＴ１と増幅用トランジスタＦＥＴ２とが導電パスと抵抗を介して接続された状態となっている。この結果、エッチングにより発生する電子の移動が自由にできる。従って、エッチングが均一となり、特性の揃ったトランジスタを得ることができる。
【００２９】
エッチングを行った後、さらに後の工程で、配線を形成し、各半導体素子を接続する。このとき、本実施の形態では、製造する半導体装置の回路図と同じ接続となるように、各半導体素子に配線を接続する。すなわち、前述の工程で形成された導電パスが各半導体素子と接続するのと同じ接続で、配線を各半導体素子に接続する。従って、配線は、各導電パスに並列に接続されることとなる。これは、予め導電パスを形成する段階で、製造する半導体装置の回路図と同じ接続となるように導電パスを設けているからである。そのため、その後の配線を形成する段階で、製造する半導体装置の回路図と同じ接続となるように配線を設けると、配線が導電パスに並列に配置されるようになる。その結果、導電パスは配線によりショートされることとなる。
【００３０】
図２に示す半導体装置の場合には、図３に示す回路図に従って、バイアス用トランジスタＦＥＴ１、増幅用トランジスタＦＥＴ２、又は抵抗Ｒ１〜Ｒ４に接続する配線３１〜３９を形成する。
【００３１】
具体的には、配線３１を、抵抗Ｒ１の一端と抵抗Ｒ２の一端とを接続し、抵抗Ｒ１、Ｒ２間からバイアス用トランジスタＦＥＴ１のゲートに接続するように形成する。これにより、導電パス１１は、配線３１によりショートされる。また、配線３９をバイアス用トランジスタＦＥＴ１のドレインと、抵抗Ｒ３の一端とを接続するように形成する。これにより、導電パス１９は、配線３９によりショートされる。配線３２を、バイアス用トランジスタＦＥＴ１のソースと、抵抗Ｒ４の一端とを接続するように形成する。これにより、導電パス１２は、配線３２によりショートされる。また、導電パス１２の接続された抵抗Ｒ４の一端と、別の抵抗Ｒ５の一端とを接続するように配線３６を形成する。これにより、導電パス１６は、配線３６によってショートされる。
【００３２】
さらに、配線３７を、抵抗Ｒ５の他端と、増幅用トランジスタＦＥＴ２のゲートに接続するように形成する。これにより、導電パス１７は、配線３７によってショートされる。配線３３を、抵抗Ｒ４の他端と、接地面４０とを接続するように形成する。これにより、導電パス１３は、配線３３によってショートされる。また、配線３８を、抵抗Ｒ２の他端と、接地面４０とを接続するように形成する。これにより、導電パス１８は、配線３８によってショートされる。
【００３３】
なお、配線３４を介して増幅用トランジスタＦＥＴ２のソースに接続するように配線３５を形成し、この配線３５にスルーホール４１を設けて接地する。ここでは、増幅用トランジスタＦＥＴ２のソースは、スルーホール４１で接地されるので、たとえ接地面４０に接続する配線が増幅用トランジスタＦＥＴ２のソースに形成されていなくても、導電パス接地面２０に接続する導電パス２２が回路に影響を与えることがない。よって、この場合は、導電パス接地面２０に接続する導電パス２２と並行に接続される配線、すなわち接地面４０に接続する配線を形成する必要はない。
【００３４】
このようにして製造された半導体装置の回路図は、図３に示すように、本来設計された回路図と同じになる。すなわち、本実施の形態は、従来技術１と異なり、一様なエッチングを実現するために設けた導電パスが最終的に配線でショートされるようになるので、最終形態の回路に影響を与えることがない。また、本実施の形態は、従来技術２と異なり、配線形成後には不要となる導電パスが存在しないので、導電パスを除去する工程を新たに追加する必要がない。従って、様々なＦＥＴ回路や、ＨＢＴ回路、ＨＥＴ回路の製造において、工程増加、マスク増加を伴うことなく、回路に影響を与えない導電パスを配置でき、精密なエッチングが可能となる。
【００３５】
以上のように、本実施の形態では、製造する半導体装置の回路図と同じ接続で各半導体素子に接続する導電パスを形成し、導電パスで各半導体素子を電気的に接続した状態でエッチングを行う。エッチング後、製造する半導体装置の回路図と同じ接続で各半導体素子に接続する配線を形成している。このような方法により、一様なエッチングを実現するために設けた導電パスが最終的に配線でショートされるので、最終形態の回路に影響を与えることがない。また、配線形成後には、不要となる導電パスが存在しないので、導電パスを除去する工程を新たに追加する必要がない。従って、工程増加、マスク増加を伴うことなく、回路に影響を与えない導電パスを配置でき、精密なエッチングが可能となる。すなわち、最終的な回路構成にかかわらず一様なエッチングが可能で、様々なＦＥＴ回路や、ＨＢＴ回路、ＨＥＴ回路の製造に製造工程数を増加させることなく適用することができる。
【００３６】
特に、本実施の形態は、端子が直接接地面に接続されていないトランジスタを含む集積回路を備える半導体装置を製造する場合においても、最終的な回路構成に影響を与えずに導電パスを形成でき、精密なエッチングが可能である。従って、特定の回路にしか適用できない従来技術１と異なり、回路構成にかかわらず本実施の形態を適用可能である。そのため、端子が直接接地面に接続されていないトランジスタを含む集積回路を備える半導体装置の製造においても、本実施の形態を好適に適用することができる。
【００３７】
なお、上記説明では、エッチングする半導体素子の全てを導電パスで電気的に接続したが、全ての半導体素子を電気的に接続する必要はない。例えば、エッチングの一様性が減少した際、特性に最も影響を受ける半導体素子はトランジスタであり、抵抗の特性には影響がないことがある。このような場合は、精密なエッチングは少なくともトランジスタのみに行えばよいことになる。すなわち、精密なエッチングを必要とする素子が少なくとも電気的に接続し、かつ、電気的に接続したいずれかの部分が接地されている状態で、エッチングを行えばよい。
【００３８】
具体的には、図１に示す半導体装置では、バイアス用トランジスタＦＥＴ１の非絶縁領域と、抵抗Ｒ４の一端とを接続する導電パス１２、導電パス１２の接続された抵抗Ｒ４の一端と、別の抵抗Ｒ５の一端とを接続する導電パス１６、抵抗Ｒ５の他端と、増幅用トランジスタＦＥＴ２の非絶縁領域とを接続する導電パス１７、及び増幅用トランジスタＦＥＴ２の非絶縁領域と、導電パス接地面２０とを接続する導電パス２２を少なくとも形成すればよい。
【００３９】
あるいは、バイアス用トランジスタＦＥＴ１の非絶縁領域と、抵抗Ｒ４の一端とを接続する導電パス１２、導電パス１２の接続された抵抗Ｒ４の一端と、別の抵抗Ｒ５の一端とを接続する導電パス１６、抵抗Ｒ５の他端と、増幅用トランジスタＦＥＴ２の非絶縁領域とを接続する導電パス１７、及び抵抗Ｒ４の他端と、導電パス接地面２０とを接続する導電パス１３を少なくとも形成する。
【００４０】
このように、バイアス用トランジスタＦＥＴ１と増幅用トランジスタＦＥＴ２とが、導電パス、抵抗を介して互いに電気的に接続され、かつ導電パス接地面２０に電気的に接続されている状態で、エッチングを行ってもよい。これにより、少なくともバイアス用トランジスタＦＥＴ１と増幅用トランジスタＦＥＴ２とを、精密にエッチングできる。このような場合においても、その後の工程で形成される配線によって、一様なエッチングを実現するために設けられた導電パスが最終的にショートされ、最終形態の回路に影響を与えることがない。そのため、工程増加、マスク増加を伴うことなく、回路に影響を与えない導電パスを配置でき、精密なエッチングが可能となる。
【００４１】
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。
【図面の簡単な説明】
【００４２】
【図１】本実施の形態に係る半導体装置の製造方法を説明するための概略図である。
【図２】本実施の形態に係る半導体装置の製造方法を説明するための概略図である。
【図３】本実施の形態に係る製造方法を用いて形成された半導体装置の回路図である。
【図４】従来技術１に係る製造方法を用いて形成された半導体装置の一例を示す概略図である。
【図５】図４に示す半導体装置の回路図である。
【図６】従来技術２に係る半導体装置の製造方法を説明するための図である。
【図７】従来技術２に係る半導体装置の製造方法を説明するための図である。
【符号の説明】
【００４３】
１１、１２、１３  導電パス、
１６、１７、１８、１９  導電パス、
２０  導電パス接地面、
２１、２２  導電パス、
３１〜３９  配線、
４０  接地面、４１  スルーホール、
５１  絶縁体、５２、５３  導電パス、
ＦＥＴ１  バイアス用トランジスタ、
ＦＥＴ２  増幅用トランジスタ、
Ｒ１〜Ｒ５  抵抗
【図１】
2010118379.tif 000003
【図２】
2010118379.tif 000004
【図３】
2010118379.tif 000005
【図４】
2010118379.tif 000006
【図５】
2010118379.tif 000007
【図６】
2010118379.tif 000008
【図７】
2010118379.tif 000009