(57)【要約】【課題】クロックのスピードをＮ逓倍変化させてテストを行う逓倍回路を設けたスキャンテスト回路およびスキャンテスト方法を提供する。【解決手段】クロックのスピードをＮ逓倍変化させてテストを行う逓倍回路８と、逓倍回路で作り出されたＮ倍クロックを用いて外部チェーンから解凍したデータのスピードをＮ倍変化させる低速→高速動作回路１０と、コアロジックからのデータを外部クロックのスピードに合わせるために逓倍回路８で作り出されたＮ倍クロックを用いてクロックのスピードを変化させる高速→低速動作回路１１とを有し、外部クロックを使用して、内部チェーンのデータを圧縮し、外部クロックのスピードを用いて期待値比較を行う。【選択図】図１
2010026720.tif 000002
【特許請求の範囲】
【請求項１】
クロックのスピードをＮ逓倍変化させてテストを行う逓倍回路と、
前記逓倍回路で作り出されたＮ倍クロックを用いて外部チェーンから解凍したデータのスピードをＮ倍変化させる低速→高速動作回路と、
コアロジックからのデータを外部クロックのスピードに合わせるために前記逓倍回路で作り出された前記Ｎ倍クロックを用いてクロックのスピードを変化させる高速→低速動作回路とを有し、
前記コアロジックを前記Ｎ倍クロックで動作させ、前記外部クロックで内部チェーンのデータ圧縮を行い、期待値比較を行うことを特徴とするスキャンテスト回路。
【請求項２】
前記逓倍回路は、外部クロックを基にコアロジックの動作スピードに合わせてＮ逓倍変化させることを特徴とする請求項１に記載のスキャンテスト回路。
【請求項３】
前記低速→高速動作回路および前記高速→低速動作回路内にバイパス回路を設け、前記コアロジックへのクロック供給を選択可能な構成とし、前記逓倍回路から作り出された前記Ｎ倍クロックでのテストまたは外部クロックを使用するテストを選択出来る構成であることを特徴とする請求項２に記載のスキャンテスト回路。
【請求項４】
逓倍回路により、クロックのスピードをＮ逓倍変化させてテストを行う工程と、
低速→高速動作回路により、前記逓倍回路で作り出されたＮ倍クロックを用いて外部チェーンから解凍したデータのスピードをＮ倍変化させる工程と、
高速→低速動作回路により、コアロジックからのデータを外部クロックのスピードに合わせるために前記逓倍回路で作り出された前記Ｎ倍クロックを用いてクロックのスピードを変化させる工程とを有し、
前記コアロジックを前記Ｎ倍クロックで動作させ、前記外部クロックで内部チェーンのデータ圧縮を行い、期待値比較を行うことを特徴とするスキャンテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックのスピードをＮ逓倍変化させてテストを行う逓倍回路を設けたスキャンテスト回路およびスキャンテスト方法に関する。
【背景技術】
【０００２】
従来のパターン解凍・圧縮スキャンテスト回路について図３を用いて説明する。
【０００３】
図３は、従来のパターン解凍・圧縮スキャンテスト回路を説明するためのブロック構成図である。
【０００４】
図３に示す、ｃｏｒｅ＿ｌｏｇｉｃ（４）がスキャン対象ロジックで、ｃｏｒｅ＿ｌｏｇｉｃ（４）に外部チェーンよりも多いスキャンチェーンを張ることによりシフト時間を短縮している。
【０００５】
例えば、外部チェーンを１６本、内部チェーンを５１２本とするとシフト時間はおよそ３２分の１となる。
【０００６】
図３のようにＣＬＫ−１０ＭＨｚ（１）を、解凍回路（３）に入力し、ｓｃａｎ＿ｉｎ（２）からのデータを解凍してｃｏｒｅ＿ｌｏｇｉｃ（４）のより多いスキャンチェーンにシフトさせている。
【０００７】
ｓｃａｎ＿ｏｕｔ（７）へ出力させる時は、ＣＬＫ−１０ＭＨｚ（１）を、圧縮回路（６）に入力し、ｃｏｒｅ＿ｌｏｇｉｃ（４）からのデータを圧縮回路（６）で圧縮を掛けてｓｃａｎ＿ｏｕｔ（７）へ出力させ期待値比較を行っている。
【０００８】
基本的に、ＸＯＲによりデータを圧縮しているが、ｘ値が入力されたときもｓｃａｎ
＿ｏｕｔ（７）に伝播させない処理ができるようになっている。
【０００９】
また、ｂｙｐａｓｓ（５）ロジックをアクティブにすることにより、複数の内部チェーンを１本のチェーンのように扱うことが出来る。
【００１０】
つまり、ｓｃａｎ＿ｉｎ（２）から入力されたデータは解凍回路（３）圧縮回路（６）を介さずにスキャンシフトさせることが可能になり、スキャンパターンの解析時及び、スキャンパターンの評価時に使用できる構成である。
【００１１】
これに関連する技術を次に開示する。
【００１２】
特許文献１のスキャンテスト方法は、第１のＬＳＩチップ上に形成された第１のスキャンチェーン回路ＳＣがクロック端子ＣＬＫから入力される第１のスキャンチェーン回路ＳＣ１の動作クロックに従って、データを第２のＬＳＩチップへ送り出し、第２のＬＳＩチップ上に形成された第２のスキャンチェーン回路ＳＣが上記クロック端子ＣＬＫから入力される第２のスキャンチェーン回路ＳＣの動作クロックに従って、第１のスキャンチェーン回路ＳＣ１から送り出されるデータを受け取り、第２のスキャンチェーン回路ＳＣ２が受け取るデータを期待値と比較することにより、第１および第２のＬＳＩチップ間のデータ送受の成否を判断することが開示されている。これにより、各チップの実動作タイミングでチップ間のスキャンテストを簡単に行うことができる。
【００１３】
特許文献２に開示のバウンダリスキャンテスト回路は、複数のバウンダリスキャンセルが接続されたバウンダリスキャンチェーンをビットごとに複数並列的に備え、多値入力可能なスキャン入力端子と、スキャン入力端子から入力されたデータを並列データに変換して複数のバウンダリスキャンチェーンにシフトする第１の変換手段と、複数のバウンダリスキャンチェーンからシフトされた並列データを多値データに変換する第２の変換手段と、第２の変換手段から入力された多値データを出力するスキャン出力端子と、を備えることが開示されている。これによって、プリント回路基板におけるピン数の増加にともないバウンダリスキャンセルの数が増加した場合であっても、ＬＳＩテスタによるテストパターン数やテスト時間が増加するのを抑止することができる。
【特許文献１】特開２００７−３０３８９７号公報
【特許文献２】特開２００６−１８９３０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、近年、ＳＯＣの回路規模が莫大になり、パターン解凍・圧縮スキャンテスト回路によるＡＴＰＧツールで、回路の故障検出率を低下させることなくテストを実施しているが、回路規模に合わせてテストパターン自体長くなり、それに沿ってテスト時間も長くテストコストに影響を与えている。
【００１５】
よって、テストパターン長およびテスト時間を短縮できるパターン解凍・圧縮スキャン逓倍テスト回路を有することが必要とされる。
【００１６】
そこで、本発明は、クロックのスピードをＮ逓倍変化させてテストを行う逓倍回路を設けたスキャンテスト回路およびスキャンテスト方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記の目的を達成するため、請求項１に記載の発明は、クロックのスピードをＮ逓倍変化させてテストを行う逓倍回路と、前記逓倍回路で作り出されたＮ倍クロックを用いて外部チェーンから解凍したデータのスピードをＮ倍変化させる低速→高速動作回路と、コアロジックからのデータを外部クロックのスピードに合わせるために前記逓倍回路で作り出された前記Ｎ倍クロックを用いてクロックのスピードを変化させる高速→低速動作回路とを有し、前記コアロジックを前記Ｎ倍クロックで動作させ、前記外部クロックで内部チェーンのデータ圧縮を行い、期待値比較を行うスキャンテスト回路であることを特徴とする。
【００１８】
請求項２に記載の発明は、請求項１に記載のスキャンテスト回路において、前記逓倍回路は、外部クロックを基にコアロジックの動作スピードに合わせてＮ逓倍変化させることを特徴とする。
【００１９】
請求項３に記載の発明は、請求項２に記載のスキャンテスト回路において、前記低速→高速動作回路および前記高速→低速動作回路内にバイパス回路を設け、前記コアロジックへのクロック供給を選択可能な構成とし、前記逓倍回路から作り出された前記Ｎ倍クロックでのテストまたは外部クロックを使用するテストを選択出来る構成であることを特徴とする。
【００２０】
請求項４に記載の発明は、逓倍回路により、クロックのスピードをＮ逓倍変化させてテストを行う工程と、低速→高速動作回路により、前記逓倍回路で作り出されたＮ倍クロックを用いて外部チェーンから解凍したデータのスピードをＮ倍変化させる工程と、高速→低速動作回路により、コアロジックからのデータを外部クロックのスピードに合わせるために前記逓倍回路で作り出された前記Ｎ倍クロックを用いてクロックのスピードを変化させると工程とを有し、前記コアロジックを前記Ｎ倍クロックで動作させ、前記外部クロックで内部チェーンのデータ圧縮を行い、期待値比較を行うスキャンテスト方法であることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、クロックのスピードをＮ逓倍変化させてテストを行う逓倍回路を設け、テストパターン長およびテスト時間を短縮できるスキャンテスト回路およびスキャンテスト方法の提供を可能とする。
【発明を実施するための最良の形態】
【００２２】
本発明を実施する実施の形態について以下、説明していく。
以下に記載する実施の形態は、本発明が有する課題を解決するにあたって好適もしくは最良な構成および処理である。しかし、これに限定されることはなく、この構成および処理は、当業者が容易に想到できる範囲内において修正、変更可能とする。
【００２３】
（実施形態１）
本実施形態では始めに、本発明の課題を解決する構成の一例について図１を参照して説明する。
【００２４】
図１に示すように、本実施形態にかかるスキャンテスト回路は、ＣＬＫ−１０ＭＨｚ
（１）ｓｃａｎ＿ｉｎ（２）、解凍回路（３）、ｃｏｒｅ＿ｌｏｇｉｃ（４）、ｂｙｐａｓｓ（５）、圧縮回路（６）、ｓｃａｎ＿ｏｕｔ（７）、逓倍回路（８）、ＣＬＫ−４０ＭＨｚ（９）、低速→高速動作回路（１０）、高速→低速動作回路（１１）、Ｂｙｐａｓｓ１（１２）、Ｂｙｐａｓｓ２（１３）を有している。
【００２５】
パターン解凍・圧縮スキャンテスト回路の中に、外部入力であるＣＬＫ−１０ＭＨｚ（１）の入力を、デバイス内部にクロックのスピードを早める逓倍回路（８）を組み込む構成で、ｓｃａｎ＿ｉｎ（２）からの入力に対して、まず、ＣＬＫ−１０ＭＨｚ（１）を解凍回路（３）に入力し、データの解凍を行う。
【００２６】
スピードを早める逓倍回路（８）から作り出された、例であるＣＬＫ−４０ＭＨｚ（９）を、低速→高速動作回路（１０）に入力してｓｃａｎ＿ｉｎ（２）のデータを高速にして、ｃｏｒｅ＿ｌｏｇｉｃ（４）へデータを入力させる。
【００２７】
ｃｏｒｅ＿ｌｏｇｉｃ（４）内部にも逓倍回路（８）から作り出されたＣＬＫ−４０ＭＨｚ（９）が入力されており、内部動作を４０ＭＨｚでシフトさせることができる。
【００２８】
ｓｃａｎ＿ｏｕｔ（７）へ出力させる時は、ｃｏｒｅ＿ｌｏｇｉｃ（４）からのデータを、逓倍回路（８）から作り出された、例であるＣＬＫ−４０ＭＨｚ（９）を使用し、高速→低速動作回路（１１）で受けてデータの低速を行い、圧縮回路（６）にＣＬＫ−１０ＭＨｚ（１）を入力して、データの圧縮を掛けてｓｃａｎ＿ｏｕｔ（７）へ出力させて期待値比較を実施する構成である。
【００２９】
例であるＣＬＫ−４０ＭＨｚ（９）で、ｃｏｒｅ＿ｌｏｇｉｃ（４）を動作させてスキャンテストすることで、通常動作であるＣＬＫ−１０ＭＨｚ（１）を使用するより、おおよそ、テスト時間並びにテストパターン長が１／４になることが考えられるため、テストが最適化されテストコストの面に置いてもかなり有効である。
【００３０】
低速→高速動作回路（１０）のブロックの前には、解凍回路（３）から出力されるデータをスルーさせるＢｙｐａｓｓ１（１２）が搭載してあり、通常のクロックからのデータを、ｃｏｒｅ＿ｌｏｇｉｃ（４）に入力できる構成でｓｃａｎ＿ｏｕｔ（７）へ出力させる時も、ｃｏｒｅ＿ｌｏｇｉｃ（４）からのデータを、Ｂｙｐａｓｓ２（１３）で、高速→低速動作回路（１１）をスルーさせて、圧縮回路（６）に直接データが入る構成になっているため、万が一、逓倍回路などに不具合が生じた場合でも、外部入力であるＣＬＫ−１０ＭＨｚ（１）を使用してパターン解凍・圧縮スキャンが可能でテストに差し支えが無いようになっている。
【００３１】
パターン解凍・圧縮スキャンテスト回路で、不具合が発生したときの対処方法として、パターンで設定可能になっており、メインｂｙｐａｓｓ（５）のロジックをアクティブにすることにより、複数の内部チェーンを１本のチェーンのように扱うことが出来る。
【００３２】
つまり、ｓｃａｎ＿ｉｎ（２）から入力されたデータは、解凍回路（３）、低速→高速動作回路（１０）、高速→低速動作回路（１１）、圧縮回路（６）を介さずにスキャンデータを、シフトさせることが可能になり、ｃｏｒｅ＿ｌｏｇｉｃ（４）で不具合が出た場合のスキャンテスト解析、スキャンテストの評価が有効になりうる。
【００３３】
（実施形態２）
本実施形態では始めに、上記構成を有して行う処理の一例について図２を参照して説明する。図２は、クロックが各ブロックに対してどのように供給されているか表している。
【００３４】
本実施形態では、第１の実施形態にかかるスキャンテスト回路における逓倍回路８、図２に示す逓倍回路内１５およびその周辺の構成を示し、クロックが各ブロックに対してどのように供給されているかを説明する。
【００３５】
図２に示すように、外部入力であるＣＬＫ−１０ＭＨｚ（１）は、解凍回路（３）、圧縮回路（６）、ｃｏｒｅ＿ｌｏｇｉｃ（４）、逓倍回路内（１５）へ供給される。
【００３６】
逓倍回路（８）に入力されたクロックは、ｃｏｒｅ＿ｌｏｇｉｃ（４）に最適な高速クロックを回路設計時に決めて、逓倍クロック例であるＣＬＫ−４０ＭＨｚ（９）を発生させて、低速→高速動作回路（３）、高速→低速動作回路（５）ｃｏｒｅ＿ｌｏｇｉｃ（４）へ供給される。
【００３７】
ｃｏｒｅ＿ｌｏｇｉｃ（４）の入力の前には、セレクタ（１６）が設けてあり、ｃｏｒｅ＿ｌｏｇｉｃ（４）への供給クロックは外部制御端子（１４）で選択できるような構成となっている。
【００３８】
例えば、外部制御端子（１４）をアクティブ設定にすると、セレクタ（１６）でＣＬＫ−１０ＭＨｚ（１）が選択されるのと同じに低速→高速動作回路（１０）に設けているＢｙｐａｓｓ１（１２）と、高速→低速動作回路（１１）に設けているＢｙｐａｓｓ２（１３）がアクティブ設定になり、低速→高速動作回路（１０）と、高速→低速動作回路（１１）をスルーする構成で、パターン解凍・圧縮スキャン逓倍テスト回路は、ＣＬＫ−１０ＭＨｚ（１）で行われる。
【００３９】
逆に、外部制御端子（１４）をパッシブ設定にすると、セレクタ（１６）で例であるＣＬＫ−４０ＭＨｚ（９）が選択されされるのと同じに低速→高速動作回路（１０）に設けているＢｙｐａｓｓ１（１２）と、高速→低速動作回路（１１）に設けているＢｙｐａｓｓ２（１３）がパッシブ設定になる。
【００４０】
そうすると、低速→高速動作回路（１０）と、高速→低速動作回路（１１）が例であるＣＬＫ−４０ＭＨｚ（９）で動作し、ｃｏｒｅ＿ｌｏｇｉｃ（４）の内部動作もＣＬＫ−４０ＭＨｚ（９）動作する。これによって、高速にパターン解凍・圧縮スキャン逓倍テストとして行われる。
【００４１】
第１の実施形態および第２の実施形態にかかるスキャンテスト回路によれば、パターン解凍・圧縮スキャン回路のブロック内において、逓倍回路を設け、クロックのスピードをＮ逓倍変化させてテストが出来る構成である。
【００４２】
また、逓倍回路で作り出されたＮ倍クロックを用いて外部チェーンから解凍したデータのスピードをＮ倍変化させることの出来る低速→高速動作回路を有し、また、ｃｏｒｅ＿ｌｏｇｉｃの動作も逓倍回路で作り出されたＮ倍クロックで動作させ、ｃｏｒｅ＿ｌｏｇｉｃからのデータを外部クロックのスピードに合わせるために逓倍回路で作り出されたＮ倍クロックを用いてクロックのスピードを変化させることの出来る高速→低速動作回路を有することで、外部クロックを使用して内部チェーンのデータを圧縮し、外部クロックのスピードを用いて期待値の比較が出来る。
【図面の簡単な説明】
【００４３】
【図１】スキャンテスト回路を示す構成図である。
【図２】クロックが各ブロックに対してどのように供給されているか表している図である。
【図３】従来のパターン解凍・圧縮スキャンテスト回路を説明するためのブロック構成図である。
【符号の説明】
【００４４】
１    ＣＬＫ−１０ＭＨｚ
２    ｓｃａｎ＿ｉｎ
３    解凍回路
４    ｃｏｒｅ＿ｌｏｇｉｃ
５    ｂｙｐａｓｓ
６    圧縮回路
７    ｓｃａｎ＿ｏｕｔ
８    逓倍回路
９    ＣＬＫ−４０ＭＨｚ
１０    低速→高速動作回路
１１    高速→低速動作回路
１２    Ｂｙｐａｓｓ１
１３    Ｂｙｐａｓｓ２
１４    外部制御端子
１５    逓倍回路内
１６    セレクタ
【図１】
2010026720.tif 000003
【図２】
2010026720.tif 000004
【図３】
2010026720.tif 000005