(57)【要約】【課題】  テスト時間の短縮に加えて歩留まりの向上に寄与する半導体記憶装置を提供する。【解決手段】  メモリセルアレイに供給するプレート電圧を発生する基準電圧生成回路１０と、外部からプレート電圧を供給するためのプレート電圧供給端子２０と、前記プレート電圧発生回路からのプレート電圧供給と前記プレート電圧供給端子を通しての外部からのプレート電圧供給を切替える切替回路３０を有する。【選択図】    図１
2010118095.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイに供給するプレート電圧を発生するプレート電圧発生回路と、外部からプレート電圧を供給するためのプレート電圧供給端子と、前記プレート電圧発生回路からのプレート電圧供給と前記プレート電圧供給端子を通しての外部からのプレート電圧供給を切替える第１の切替回路を有する半導体記憶装置。
【請求項２】
更に、前記第１の切替回路の出力側に、前記メモリセルアレイに供給されるプレート電圧をプレート電圧モニター手段に供給するためのプレート電圧モニター端子と、該プレート電圧モニター端子への前記プレート電圧の接続をオン、オフする第２の切替回路を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の切替回路は、前記プレート電圧発生回路からのプレート電圧供給と前記プレート電圧供給端子を通しての外部からのプレート電圧供給を、切替信号に応答して切替えることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第２の切替回路は、前記プレート電圧モニター端子への前記プレート電圧の接続をモニター指示信号に応答してオン、オフすることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
半導体記憶装置のメモリセルのテスト方法であって、テスト時に、プレート電圧を外部から供給して設計値に対し所定の割合の値となるように変化させ、続いて不良メモリセルアドレスの抽出、救済判定を実行することを特徴とするテスト方法。
【請求項６】
前記テストとしてセルＨ試験を行なう時には、外部印加による読み出し時の前記プレート電圧を外部印加による書き込み時の前記プレート電圧の０．９倍、０．８倍とすることによりメモリセルのデータ量を実質的に０．９倍、０．８倍とし、続いて前記不良メモリセルアドレスの抽出、救済判定を実行することを特徴とする請求項５に記載のテスト方法。
【請求項７】
前記テストとしてセルＬ試験を行なう時には、外部印加による読み出し時の前記プレート電圧を外部印加による書き込み時の前記プレート電圧の１．１倍、１．２倍とすることによりメモリセルのデータ量を実質的に０．９倍、０．８倍とし、続いて前記不良メモリセルアドレスの抽出、救済判定を実行することを特徴とする請求項５に記載のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置及びそのテスト方法に関する。
【背景技術】
【０００２】
通常、半導体記憶装置では、ウエハ段階でメモリセルヘのデータ書き込み試験を行い、不良検査が行われている。この種の試験としては、セルＨ試験、セルＬ試験が知られている。セルＨ試験というのはメモリセルに電圧Ｖａｒｙ、すなわちハイレベルを書き込むことで行われる試験であり、セルＬ試験というのは、メモリセルに０Ｖ、すなわちローレベルを書き込むことで行われる試験である。
【０００３】
図９は、半導体記憶装置に適用されるセルＨ試験の一例を示すフローチャートである。
【０００４】
図９において、全ビットのセルＨライト（書き込み）Ｓ９１−セルフリフレッシュＥｎｔｒｙＳ９２−（データ保持）−セルフリフレッシュＥｘｉｔＳ９３−全ビットのセルＨリード（読み出し）Ｓ９４を経て、フェイルアドレス（不良メモリセルのアドレス）の抽出、救済判定Ｓ９５が実行される。
【０００５】
これまでのセルＨ試験では、組み立て工程及び市場でのメモリセルデータ量を考慮して、テストのデータ保持時間（ポーズ時間）を、通常の１００ｍｓに対して２００ｍｓ、３００ｍｓと設定を変えることで対応していた。しかし、これではメモリセルデータの劣化不良に十分対応できない上に、テスト時間の長時間化という問題を回避できなかった。
【０００６】
一方、セルＬ試験では、組み立て工程でのセル容量膜劣化を考慮し、これまではプレート電圧ＶＰＬＴの初期設定値を設計値の２倍程度に設定することで対応していた。しかし、これではセル容量膜劣化によるメモリセルデータの破壊試験としては十分ではない。
【０００７】
なお、特許文献１には、この種の試験に関連する技術として、内部生成電源電圧を任意に可変することによってストレス電圧の印加時間を短縮する技術が開示されている。
【０００８】
【特許文献１】特開２０００−１７３２９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の課題は、テスト時間の短縮に加えて歩留まりの向上に寄与する半導体記憶装置及びそのテスト方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一態様による半導体記憶装置は、メモリセルアレイに供給するプレート電圧を発生するプレート電圧発生回路と、外部からプレート電圧を供給するためのプレート電圧供給端子と、前記プレート電圧発生回路からのプレート電圧供給と前記プレート電圧供給端子を通しての外部からのプレート電圧供給を切替える第１の切替回路を有する。
【００１１】
なお、前記第１の切替回路の出力側に、前記メモリセルアレイに供給されるプレート電圧をプレート電圧モニター手段に供給するためのプレート電圧モニター端子と、該プレート電圧モニター端子への前記プレート電圧の接続をオン、オフする第２の切替回路を備えても良い。
【００１２】
前記第１の切替回路は、前記プレート電圧発生回路からのプレート電圧供給と前記プレート電圧供給端子を通しての外部からのプレート電圧供給を、切替信号に応答して切替え、前記第２の切替回路は、前記プレート電圧モニター端子への前記プレート電圧の接続をモニター指示信号に応答してオン、オフする。
【００１３】
本発明の他の態様によれば、半導体記憶装置のメモリセルのテスト方法であって、テスト時に、プレート電圧を外部から供給して設計値に対し所定の割合の値となるように変化させ、続いて不良メモリセルアドレスの抽出、救済判定を実行することを特徴とするテスト方法が提供される。
【００１４】
本テスト方法においては、前記テストとしてセルＨ試験を行なう時には、外部印加による読み出し時の前記プレート電圧を外部印加による書き込み時の前記プレート電圧の０．９倍、０．８倍とすることによりメモリセルのデータ量を実質的に０．９倍、０．８倍として、その後前記不良メモリセルアドレスの抽出、救済判定を実行し、前記テストとしてセルＬ試験を行なう時には、外部印加による読み出し時の前記プレート電圧を外部印加による書き込み時の前記プレート電圧の１．１倍、１．２倍とすることによりメモリセルのデータ量を実質的に０．９倍、０．８倍として、その後前記不良メモリセルアドレスの抽出、救済判定を実行する。
【発明の効果】
【００１５】
本発明によれば、テスト時間を延ばすことなく、メモリセルデータの劣化不良に対応可能となる。
【発明を実施するための最良の形態】
【００１６】
図１〜図８を参照して本発明の実施形態について説明する。
【００１７】
図１は本発明による半導体記憶装置の実施形態の要部構成を示し、図２は図１に示されたメモリセルアレイの模式図である。
【００１８】
図２において、通常、メモリセルアレイは複数のマットに分割され、各マットには複数のメモリセルＭＣがアレイ状に配置されている。隣接したマットの間にはセンスアンプ領域が確保されてビット線ＢＬ毎にセンスアンプＳＡが接続、配置されている。センスアンプＳＡはデータ入出力線ＩＯを通してデータの入出力を行なう。
【００１９】
メモリセルＭＣは、１つのトランジスタＮ１と１つのキャパシタＣ１より構成される。キャパシタＣ１の―端は、トランジスタＮ１を介してビット線ＢＬに接続され、ビット線ＢＬから特定の電位が印加される。キャパシタＣ１の他端はプレート電位ＶＰＬＴに固定されている。トランジスタＮ１のゲートにはワード線ＷＬが接続されている。
【００２０】
図１を参照して、本発明の実施形態にかかる半導体記憶装置は、基準電圧生成回路（プレート電圧発生回路）１０と、プレート電圧供給端子２０と、基準電圧生成回路１０で生成されたプレート電圧とプレート電圧供給端子２０からの外部プレート電圧の切替えを行う切替回路（第１の切替回路）３０から構成されるプレート電圧供給源を備える。
【００２１】
基準電圧生成回路１０は基準電圧発生回路１１、オペアンプ１２、バッファ１３からなり、基準電圧発生回路１１で生成された基準電圧を基に、外部電源電圧ＶＤＤを利用してプレート電圧ＶＰＬＴを生成する。
【００２２】
切替回路３０はトランスファー回路３１とインバータ３２からなり、切替信号ＶＰＬＴＯＦＦにより切替動作を行う。すなわち、半導体記憶装置として通常動作時は切替信号ＶＰＬＴＯＦＦがローレベルであり、基準電圧生成回路１０からのプレート電圧ＶＰＬＴがトランスファー回路３１を経由してメモリセルアレイに供給される。通常、プレート電圧ＶＰＬＴは、（１／２）Ｖａｒｙ(但し、Ｖａｒｙはメモリセルで使用される電圧)である。一方、後述するテストモードにおいて切替信号ＶＰＬＴＯＦＦがハイレベルになると、基準電圧生成回路１０からのプレート電圧ＶＰＬＴはトランスファー回路３１で遮断されるので、メモリセルアレイには基準電圧生成回路１０からのプレート電圧ＶＰＬＴは供給されず、代わってプレート電圧供給端子２０から外部プレート電圧が供給される。
【００２３】
本実施形態にかかる半導体記憶装置は、プレート電圧モニター回路４０を備えるが、これは必須要素ではない。プレート電圧モニター回路４０は、トランスファー回路３１の出力に直列に接続されたトランジスタＮ１１、Ｎ１２とこれらのトランジスタの接続部に接続されたプレート電圧モニター端子４１を含む。プレート電圧モニター端子４１にはプレート電圧モニター手段（図示省略）が接続される。プレート電圧モニター端子４１には、基準電圧生成回路１０からのプレート電圧が切替回路３０及びスイッチ素子としてのトランジスタＮ１１経由で、あるいはプレート電圧供給端子２０からの外部プレート電圧がトランジスタＮ１１経由で供給されるように構成されている。トランジスタＮ１１は、そのゲートに与えられるプレート電圧モニター指示信号ＶＰＬＴＭＯＮのレベルに応じてオン、オフする。すなわち、プレート電圧モニター指示信号ＶＰＬＴＭＯＮがハイレベルになると、トランジスタＮ１１がオンとなってプレート電圧モニター端子４１と基準電圧生成回路１０あるいはプレート電圧供給端子２０とが導通状態となり、プレート電圧モニター端子４１を通してのプレート電圧ＶＰＬＴのモニターが可能となる。なお、本実施形態では、トランジスタＮ１１のゲートに、ＶＰＥＲＩ−ＶＰＰレベル変換回路４２を接続して、信号ＶＰＬＴＭＯＮのハイレベル電圧ＶＰＥＲＩを高電圧レベルＶＰＰに変換している。その理由は、ＮチャンネルトランジスタＮ１１によりプレート電圧ＶＰＬＴが変動するのを防止するためである。それゆえ、ＮチャンネルトランジスタＮ１１に代えてＰチャンネルトランジスタを用いればレベル変換回路４２は不要である。いずれにしても、トランジスタＮ１１、ＶＰＥＲＩ−ＶＰＰレベル変換回路４２はまとめて第２の切替回路と呼ばれても良い。なお、切替信号ＶＰＬＴＯＦＦやプレート電圧モニター指示信号ＶＰＬＴＭＯＮは半導体記憶装置の主制御部（図示せず）から出力される。また、プレート電圧供給端子２０への外部プレート電圧は本半導体記憶装置外から与えられるが、内部の電源回路から与えられても良い。
【００２４】
図３は、図２の半導体記憶装置に適用されるセルＨ試験の第１の動作例を示すフローチャートである。セルＨ試験というのは、図２に示したメモリセルアレイにおいてワード線ＷＬを起動し、データ入出力線ＩＯからビット線ＢＬを介して特定のメモリセルＭＣに電圧Ｖａｒｙ（ハイレベル）を書き込んで行なわれる試験である。
【００２５】
図３において、ここでのセルＨ試験は、全ビットのセルＨライト（書き込み）Ｓ３１−プレート電圧ＶＰＬＴの外部印加Ｓ３２（すなわち図１で説明したプレート電圧供給端子２０からのプレート電圧印加）−セルフリフレッシュＥｎｔｒｙＳ３３−（データ保持：ポーズ時間一定）−セルフリフレッシュＥｘｉｔＳ３４−全ビットのセルＨリード（読み出し）Ｓ３５を経て、フェイルアドレス（不良メモリセルのアドレス）の抽出、救済判定Ｓ３６が実行される。なお、セルフリフレッシュにおいては、ビット線ＢＬの電位を（１／２）ＶＢＬＰとした後、ワード線ＷＬを起動し、センスアンプＳＡによりデータを増幅し、その後ワード線ＷＬを停止する動作が実行される。なお、ＶＢＬＰはビット線へのプリチャージ電圧であり、ＶＢＬＰ＝（１／２）Ｖａｒｙである。
【００２６】
このようなウエハのセルＨ用のデータ保持時間テストの工程において、ステップＳ３２により、データを読み出す前にプレート電圧供給端子２０からの外部プレート電圧ＶＰＬＴを設計値の０．９倍、０．８倍とすることで、メモリセルのデータ量を実質的に０．９倍、０．８倍とする。そして、その後、ステップＳ３６において救済判定及び救済用メモリセルの割り当てを行うことで、組み立て工程でのメモリセルデータ量の劣化や市場での使用期間に対するメモリセルデータ量の劣化に対応する。
【００２７】
ここで、読み出し信号量（セル容量）の換算式は以下の式で表すことができる。
【００２８】
ＶｓｉｇＨ＝Ｃｓ／（Ｃｓ＋Ｃｂ）×｛Ｖａｒｙ−（ＶＰＬＴｗ−ＶＰＬＴｒ）−ＶＢＬＰ｝
ＶｓｉｇＬ＝Ｃｓ／（Ｃｓ＋Ｃｂ）×｛ＶＳＳ−（ＶＰＬＴｗ−ＶＰＬＴｒ）−ＶＢＬＰ｝
但し、Ｃｓはメモリセルにおける容量、Ｃｂはビット線容量、ＶＳＳはグランド電圧、ＶＰＬＴｗは書き込み時のプレート電圧レベル、ＶＰＬＴｒは読み出し時のプレート電圧レベルである。これらの換算式は、以降で説明される動作例の場合にも適用され得る。
【００２９】
以上のように、本実施形態ではステップＳ３３とＳ３４の間のポーズ時間は一定であり、テスト時間を延ばすことなくメモリセルデータの劣化不良に対応可能となる。
【００３０】
図４は、図２の半導体記憶装置に適用されるセルＨ試験の第２の動作例を示すフローチャートである。
【００３１】
図４において、メモリセル書き込み時のプレート電圧ＶＰＬＴｗの外部印加（プレート電圧供給端子２０からの印加）Ｓ４１−全ビットのセルＨライトＳ４２−読み出し時のプレート電圧ＶＰＬＴｒの外部印加（プレート電圧供給端子２０からの印加）Ｓ４３−（待ち時間Ｔ２：一定）−セルフリフレッシュＥｎｔｒｙＳ４４−（データ保持：ポーズ時間Ｔ３一定）−セルフリフレッシュＥｘｉｔＳ４５−全ビットのセルＨリードＳ４６を経て、フェイルアドレス（不良メモリセルのアドレス）の抽出、救済判定Ｓ４７が実行される。
【００３２】
このように、本例ではプレート電圧供給端子２０から外部プレート電圧を供給し、プレート電圧ＶＰＬＴの変動をプレート電圧モニター端子４１に接続したプレート電圧モニター手段でモニターしながらテストを行う。これにより、プレート電圧ＶＰＬＴＷが目的の値になったことを確認してからセルＨライト及びセルリフレッシュＥｎｔｒｙが開始できるので、図３の例よりも正確なテストが可能となる。
【００３３】
図５は、図４のフローにおけるプレート電圧ＶＰＬＴのパット電位（細い実線）とプレート電圧ＶＰＬＴのチップ内部電位（太い実線）の波形の経時変化を示す。書き込み時のプレート電圧ＶＰＬＴｗの外部印加後、時間Ｔ１でステップＳ４２の全ビットのセルＨライトになり、続いてステップＳ４３での読み出し時のプレート電圧ＶＰＬＴｒの外部印加後、電位が安定するまでの時間Ｔ２が待ち時間となる。続く時間Ｔ３、Ｔ４はステップＳ４４とＳ４５の間のデータ保持（ポーズ）、ステップＳ４６の全ビットのセルＨリードとなる。そして、ステップＳ４４以降は、プレート電圧モニター手段による読み出し時のプレート電圧ＶＰＬＴｒのチェックが行なわれる。なお、読み出し時のプレート電圧ＶＰＬＴｒが、書き込み時のプレート電圧ＶＰＬＴｗの０．９倍、０．８倍として設定される。
【００３４】
図６は、図２の半導体記憶装置に適用されるセルＬ試験の第１の動作例を示すフローチャートである。
【００３５】
図６において、プレート電圧ＶＰＬＴの設定Ｓ６１−全ビットのセルＬライトＳ６２−プレート電圧供給端子２０からの外部プレート電圧の印加（外部印加）Ｓ６３−ディスターブ動作Ｓ６４−全ビットのセルＬリードＳ６５を経て、フェイルアドレスの抽出、救済判定Ｓ６６が実行される。
【００３６】
このように、ウエハのセルＬ用のテスト工程において、データを読み出す前に外部印加によるプレート電圧ＶＰＬＴを初期設定値の１．１倍、１．２倍とすることで、メモリセルのデータ量を実質的に０．９倍、０．８倍とする。
【００３７】
そして、ディスターブ動作、全ビットのセルＬリードの後、救済判定及び救済用メモリセルの割り当てを行うことで、組み立て工程でのセル容量膜劣化によるメモリセルデータの破壊に対応する。これにより、組み立て工程で、セル容量膜劣化からメモリセルデータ量が１０％、２０％低減する劣化が起きた場合に対応でき、選別歩留まりの向上が可能となる。
【００３８】
図７は、図２の半導体記憶装置に適用されるセルＬ試験の第２の動作例を示すフローチャートで、図４で説明した動作例と同様の効果が得られる。
【００３９】
図７において、メモリセル書き込み時のプレート電圧ＶＰＬＴｗの設定Ｓ７１−全ビットのセルＬライトＳ７２−読み出し時のプレート電圧ＶＰＬＴｒの外部印加Ｓ７３−（待ち時間）−ディスターブ動作Ｓ７４−全ビットのセルＬリードＳ７５を経て、フェイルアドレスの抽出、救済判定Ｓ７６が実行される。ここでも、プレート電圧ＶＰＬＴの外部印加設定値を、初期設定値に対し、初期設定値１．０Ｖの場合であれば、＋０．１Ｖ、＋０．２Ｖとして設定する。
【００４０】
図８は、図７のフローにおけるプレート電圧ＶＰＬＴのパット電位（細い実線）とプレート電圧ＶＰＬＴのチップ内部電位（太い実線）の波形の経時変化を示す。書き込み時のプレート電圧ＶＰＬＴｗの設定後、時間Ｔ１１でステップＳ７２の全ビットのセルＬライトになり、続いてステップＳ７３での読み出し時のプレート電圧ＶＰＬＴｒの外部印加後、電位が安定するまでの時間Ｔ１２が待ち時間となる。続く時間Ｔ１３、Ｔ１４はステップＳ７４のディスターブ動作、ステップＳ７５の全ビットのセルＬリードとなる。そして、ステップＳ７４以降は、プレート電圧モニター手段による読み出し時のプレート電圧ＶＰＬＴｒのチェックが行なわれる。読み出し時のプレート電圧ＶＰＬＴｒは、初期設定値に対し１．１倍、１．２倍（例えば初期設定値＋０．１Ｖ、初期設定値＋０．２Ｖ）として設定される。
【００４１】
以上説明してきた本発明の実施形態においては、ウエハのセルＨ用のデータ保持時間テストの工程において、データを読み出す前にプレート電圧ＶＰＬＴを設計値の、例えば０．９倍、０．８倍とすることで、メモリセルのデータ量を実質的に０．９倍、０．８倍とする。この後、救済判定及び救済用メモリセルの割り当てを行うことで、組み立て工程でのメモリセルデータ量の劣化や市場での使用期間に対するメモリセルデータ量の劣化に対応する。
【００４２】
例えば、組み立て工程及び市場にて、メモリセルデータ量が１０％、あるいは２０％低減する劣化が起きた場合に対応でき、（１）選別歩留まりの向上、（２）市場不良対策、（３）テストのデータ保持時間を２００ｍｓ、３００ｍｓとするようなことが無いのでテスト時間が長時間化しない、という効果が得られる。
【図面の簡単な説明】
【００４３】
【図１】図１は、本発明による半導体記憶装置の実施形態の要部構成を示した図である。
【図２】図２は、図１に示されたメモリセルアレイの模式図である。
【図３】図３は、図２の半導体記憶装置に適用されるセルＨ試験の第１の動作例を示すフローチャートである。
【図４】図４は、図２の半導体記憶装置に適用されるセルＨ試験の第２の動作例を示すフローチャートである。
【図５】図５は、図４のフローにおけるプレート電圧のパット電位（細い実線）とプレート電圧のチップ内部電位（太い実線）の波形の経時変化を示す。
【図６】図６は、図２の半導体記憶装置に適用されるセルＬ試験の第１の動作例を示すフローチャートである。
【図７】図７は、図２の半導体記憶装置に適用されるセルＬ試験の第２の動作例を示すフローチャートである。
【図８】図８は、図７のフローにおけるプレート電圧のパット電位（細い実線）とプレート電圧のチップ内部電位（太い実線）の波形の経時変化を示す。
【図９】図９は、半導体記憶装置に適用されるセルＨ試験の一例を示すフローチャートである。
【符号の説明】
【００４４】
１２    オペアンプ
１３    バッファ
３０    切替回路
３１    トランスファー回路
３２    インバータ
４０    プレート電圧モニター回路
【図１】
2010118095.tif 000003
【図２】
2010118095.tif 000004
【図３】
2010118095.tif 000005
【図４】
2010118095.tif 000006
【図５】
2010118095.tif 000007
【図６】
2010118095.tif 000008
【図７】
2010118095.tif 000009
【図８】
2010118095.tif 000010
【図９】
2010118095.tif 000011
【手続補正書】
【提出日】平成20年11月19日(2008.11.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
図３において、ここでのセルＨ試験は、全ビットのセルＨライト（書き込み）Ｓ３１−プレート電圧ＶＰＬＴの外部印加Ｓ３２（すなわち図１で説明したプレート電圧供給端子２０からのプレート電圧印加）−セルフリフレッシュＥｎｔｒｙＳ３３−（データ保持：ポーズ時間一定）−セルフリフレッシュＥｘｉｔＳ３４−全ビットのセルＨリード（読み出し）Ｓ３５を経て、フェイルアドレス（不良メモリセルのアドレス）の抽出、救済判定Ｓ３６が実行される。なお、セルフリフレッシュにおいては、ビット線ＢＬの電位をＶＢＬＰとした後、ワード線ＷＬを起動し、センスアンプＳＡによりデータを増幅し、その後ワード線ＷＬを停止する動作が実行される。なお、ＶＢＬＰはビット線へのプリチャージ電圧であり、ＶＢＬＰ＝（１／２）Ｖａｒｙである。