(57)【要約】【課題】半導体集積回路の動作速度を向上し、アクティブ時の消費電力、スタンバイ時の消費電力を共に低減し、チップ面積を小さくする。【解決手段】半導体集積回路は、クロックにより制御される第１、第２、第３フリップフロップ回路、第１論理回路段及び第１論理回路段より段数の少ない第２論理回路段を有する。第１電位を有する第１電位組を動作電源とする第１論理ゲートと第１電位より小さい第２電位を有する第２電位組を動作電源とする第２論理ゲートを含む。第１論理ゲートを構成する第１MISトランジスタはウエル領域に第１電位組の何れかの電位が与えられる。第２論理ゲートを構成する第２MISトランジスタはウエル領域に第１電位組の何れかの電位が与えられる。第２論理回路段は、第１論理回路段より第２論理ゲートの数が多い。【選択図】図６
2010263659.tif 000002
【特許請求の範囲】
【請求項１】
クロックにより制御される第１、第２、第３のフリップフロップ回路と、
前記第１のフリップフロップからの信号を受けて前記第２のフリップフロップに信号を伝播する第１の論理回路段と、
前記第１のフリップフロップからの信号を受けて前記第３のフリップフロップに信号を伝播する前記第１の論理回路段より段数の少ない第２の論理回路段とを有し、
第１の電位を有する第１の電位組を動作電源とする第１の論理ゲートと、
前記第１の電位より小さい第２の電位を有する第２の電位組みを動作電源とする第２の論理ゲートとを含み、
前記第１の論理ゲートを構成する第１のMISトランジスタは、ウエル領域に前記第１の電位組のいずれかの電位が与えられ、
前記第２の論理ゲートを構成する第２のMISトランジスタは、ウエル領域に前記第１の電位組のいずれかの電位が与えられ、
前記第２の論理回路段は、前記第１の論理回路段より前記第２の論理ゲートの数が多いことを特徴とする半導体集積回路。
【請求項２】
クロックにより制御される第１、第２、第３のフリップフロップ回路と、
前記第１のフリップフロップからの信号を受けて信号を伝播する第１の論理回路段と、
前記第１の論理回路段の最終段からの信号を受けて前記第２のフリップフロップに信号を伝播する第２の論理回路段と、
前記第１の論理回路段の最終段からの信号を受けて前記第３のフリップフロップに信号を伝播する、前記第２の論理回路段より段数の少ない第３の論理回路段とを有し、
第１の電位を有する第１の電位組を動作電源とする第１の論理ゲートと、
前記第１の電位より小さい第２の電位を有する第２の電位組みを動作電源とする第２の論理ゲートとを含み、
前記第１の論理ゲートを構成する第１のMISトランジスタは、ウエル領域には、前記第１の電位組のいずれかの電位が与えられ、
前記第２の論理ゲートを構成する第２のMISトランジスタは、ウエル領域には、前記第１の電位組のいずれかの電位が与えられ、
前記第３の論理回路段は、前記第２の論理回路段より前記第２の論理ゲートの数が多いことを特徴とする半導体集積回路。
【請求項３】
クロックにより制御される第１、第２、第３のフリップフロップ回路と、
前記第１のフリップフロップからの信号を受けて信号を伝播する第１の論理回路段と、
前記第１の論理回路段の最終段からの信号を受けて前記第２のフリップフロップに信号を伝播する第２の論理回路段と、
前記第１の論理回路段の最終段からの信号を受けて前記第３のフリップフロップに信号を伝播する、前記第２の論理回路段より段数の少ない第３の論理回路段とを有し、
第１の電位を有する第１の電位組を動作電源とする第１の論理ゲートとを含み、
前記第１の論理ゲートを構成する第１のMISトランジスタは、ウエル領域に前記第１の電位組のいずれかの電位が与えられる半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、その設計方法、その半導体集積回路の設計を支援するためのプログラムを記録したプログラム記録媒体、及びその半導体集積回路の設計に利用する設計データを記録した設計データ記録媒体に関し、特に高速かつ低消費電力動作に好適な半導体集積回路に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置には、動作周波数の向上及び低消費電力化が求められている。動作周波数を向上する為には、半導体集積回路を構成する絶縁ゲート型電界効果トランジスタ（本明細書では単にＭＩＳ（Metal Insulated Semiconductor）トランジスタ若しくはＭＯＳ（Metal Oxide Semiconductor）トランジスタとも称する）の閾値電圧を下げることが一般的に行われている。しかしながら、閾値電圧をあまり低く設定すると、ＭＯＳトランジスタのサブスレッショルド特性によってＭＯＳトランジスタを完全にオフすることができなくなり、サブスレッショルドリーク電流が増大し、半導体集積回路の消費電力が非常に大きくなるという問題が発生する。この問題を解決するために、特開平１１−１９５９７６号公報（第１の文献）では、閾値電圧の異なる何種類かのＭＯＳトランジスタを用意し、半導体集積回路中の信号経路のタイミング余裕度によってそれらを使い分ける方法が提案されている。
【０００３】
また、低消費電力化の要求に対しては、特開平１０−１８９７４９号公報（第２の文献）にあるように、複数の電源電圧を用意しておき、高い電圧を供給する回路と、低い電圧を供給する回路を使い分けることにより電力を低減するという方法が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１９５９７６号公報
【特許文献２】特開平１０−１８９７４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
第１の文献に記載の方法は、閾値電圧の低いＭＯＳトランジスタを使用した回路をタイミング余裕のないパス（クリティカルパス）に適用し、閾値電圧の高いＭＯＳトランジスタを使用した回路をそれ以外のパスに適用することで、動作速度の向上とスタンバイ時のリーク電流低減を同時に達成しようとしている。しかし、この技術を適用した回路において、電源電圧を下げてアクティブ時の消費電力を低減しようとした場合、動作速度を維持するためにＭＯＳトランジスタの閾値電圧も同時に下げる必要があり、先に述べたスタンバイ時のリーク電流による消費電力との関係から、あまり大幅に低減することは期待できないということが発明者らの検討により明らかとなった。
【０００６】
一方、第２の文献に記載の方法は、半導体集積回路中に複数の電源電圧を用意し、信号経路のタイミング余裕度に応じて、余裕のないパス（クリティカルパス）を構成する回路に対しては高い電圧を供給し、余裕のあるパスを構成する回路には低い電圧を供給することにより動作速度の向上とアクティブ動作時の電力低減を図っている。しかし、この技術を適用した回路では、高い動作電圧が供給されるＭＯＳトランジスタと低い動作電圧が供給されるＭＯＳトランジスタの間で基板電圧が異なるため、基板の分離領域が必要になり、チップ面積が増加する虞のあることが本発明者によって明らかにされた。また、全てのＭＯＳトランジスタが同じ閾値電圧を持っているため、スタンバイ時のリーク電流による消費電力が大きくなる可能性があった。
【０００７】
本発明の目的は、動作電源電圧及び基板バイアス電圧の観点より高速かつ低消費電力動作を実現する半導体集積回路を提供することにある。
【０００８】
本発明の別の目的は、半導体集積回路の動作速度を向上し、同時にアクティブ時の消費電力、スタンバイ時の消費電力を共に低減し、更に面積的なオーバーヘッドの無い半導体集積回路を提供することにある。
【０００９】
本発明のその他の目的は、半導体集積回路の動作速度を向上し、同時にアクティブ時の消費電力、スタンバイ時の消費電力を共に低減し、更に面積的なオーバーヘッドの無い半導体集積回路の設計に好適な設計方法を提供することにある。そして、そのような半導体集積回路の設計の効率化に好適な設計支援プログラムを記録したプログラム記録媒体、更に、そのような半導体集積回路の設計の効率化に好適な設計データを記録した設計データ記録媒体を提供することを更に別の目的とする。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
〔１〕《基板電位共通化》動作電源が異なる論理ゲートの基板電位を共通化する観点による半導体集積回路は、相対的に電位差の小さな第１の電位組（ＶＤＤＬとＶＳＳＬ、ＶＤＤＬとＶＳＳ）を動作電源とする第１の論理ゲート（１）と、相対的に電位差の大きな第２の電位組（ＶＤＤＨとＶＳＳＨ、ＶＤＤＨとＶＳＳ）を動作電源とする第２の論理ゲート（２）とを有し、前記第１及び第２の論理ゲートはＭＩＳトランジスタを有し、前記第１の論理ゲートと第２の論理ゲートとの間でＭＩＳトランジスタの基板電位（ＶＢＰとＶＢＮ，ＶＤＤＨとＶＳＳＨ）が共通化されて成る。
【００１３】
前記第２の論理ゲートは第１の論理ゲートに比べて動作電源の電位差が大きいから第２の論理ゲートのＭＩＳトランジスタ（ＭＰ０，ＭＮ０）による出力電圧振幅は第１の論理ゲートの其れ（ＭＰ１，ＭＮ１）に比べて大きく、相対的に第２の論理ゲートの駆動能力は高く、高速に動作する。論理動作時の消費電力は出力電圧振幅の２乗に比例するから相対的に第１の論理ゲートの方が低電力動作可能である。このとき、ＭＩＳトランジスタはソースと基板間の逆方向基板バイアスにより閾値電圧が大きくなり、順方向基板バイアスにより閾値電圧が小さくなるという性質を有する。前記第１の論理ゲートと第２の論理ゲートとの間でＭＩＳトランジスタの基板電位が共通化されているから、第１の論理ゲートと第２の論理ゲートに異なる基板バイアス状態を形成しようとする場合であっても双方の論理ゲートを構成するＭＯＳトランジスタを共通のウェル領域に形成してよい。第１及び第２の論理ゲートの間で基板電位を相違させるなら、ＭＩＳトランジスタの導電型が一緒でも、ウェル領域を電気的に分離しなければならず、分離領域によってチップ占有面積が増えてしまう。第１及び第２の論理ゲートにおける基板バイアス状態は、基板電位と双方の論理回路における電源電位とのレベルにしたがって設定可能であり、高速動作に向けられた第２の論理ゲートに含まれるＭＩＳトランジスタに順方向の基板バイアスが与えられるようにすれば、閾値電圧が小さくなって、動作は一層高速化する。一方、低電力動作に向けられた第１の論理ゲートに含まれるＭＩＳトランジスタに逆方向の基板バイアスが与えられるようにすれば、閾値電圧が大きくなって、非導通時のサブスレッショルドリーク電流も少なくなり、低電力動作を促進する。
【００１４】
第１及び第２の論理ゲートに設定可能な基板バイアス状態の第１の例として、第１の電位組及び第２の電位組の夫々における高電位側電位（ＶＤＤＨ，ＶＤＤＬ）の間のレベル（ＶＢＰ）と低電位側電位（ＶＳＳＬ，ＶＳＳＨ）の間のレベル（ＶＢＮ）を基板電位に採用すれば、前記第１の論理ゲートのＭＩＳトランジスタを逆方向に基板バイアスさせ、前記第２の論理ゲートのＭＩＳトランジスタを順方向に基板バイアスさせることができる。これにより、高速動作に向けられた第２の論理ゲートに対しては動作を一層高速化でき、低電力動作に向けられた第１の論理ゲートに対してはサブスレッショルドリーク電流の低減による低電力動作の促進が可能になる。
【００１５】
図１に例示されるように上記基板バイアス状態を第１及び第２の論理ゲートに含まれるｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタの双方に対して施せば最大の効果を得る。
【００１６】
また、サブスレッショルドリークはＭＩＳトランジスタのゲート幅寸法に比例するので、一般に駆動能力若しくは電子伝導度の点で劣るｐチャネル型ＭＩＳトランジスタのゲート幅がｎチャネル型ＭＩＳトランジスタよりも大きくされる傾向にあるという点を考慮すれば、図２７に例示されるように、低電力動作に向けられた第１の論理ゲートのｐチャネル型ＭＩＳトランジスタに対してだけ逆方向の基板バイアス状態を形成するようにしても低電力を実現することができる。
【００１７】
また、第１の論理ゲートにおける低電力動作の促進を主として考慮するなら、図２５に例示されるように、前記第１の論理ゲートのＭＩＳトランジスタに対してだけ逆方向に基板バイアスを与え、第２の論理ゲートには基板バイアスを与えないようにしてもよい。
【００１８】
〔２〕《ウェル領域共通化》上記基板電位を共通化する観点は、ＭＩＳトランジスタのウェル領域を共通化する観点で把握してもよい。即ち、半導体集積回路は、相対的に電位差の小さな第１の電位組（ＶＤＤＬ＆ＶＳＳＬ、ＶＤＤＬ＆ＶＳＳ）を動作電源とする第１の論理ゲート（１）と、相対的に電位差の大きな第２の電位組（ＶＤＤＨ＆ＶＳＳＨ、ＶＤＤＨ＆ＶＳＳ）を動作電源とする第２の論理ゲート（２）とを有し、前記第１及び第２の論理ゲートはＭＩＳトランジスタを有し、前記第１の論理ゲートが形成されるＭＩＳトランジスタのウェル領域（ＮＷＥＬＬ、ＰＷＥＬＬ）と前記第２の論理ゲートが形成されるＭＩＳトランジスタのウェル領域（ＮＷＥＬＬ，ＰＷＥＬＬ）はＭＩＳトランジスタの導電型毎に共通化されて成る。このとき、ＭＩＳトランジスタのウェル領域に印加する電位に応じて、ＭＩＳトランジスタのバイアス状態が決まる。このときの作用は〔１〕の場合と同じである。
【００１９】
〔３〕《電位ペアの観点》基板電位共通化による発明の更に詳細な態様の半導体集積回路は、高電位及び低電位の第１の電位組（ＶＤＤＬ＆ＶＳＳＬ、ＶＤＤＬ＆ＶＳＳ）を動作電源とする第１の論理ゲート（１）と、前記第１の電位組よりも大きな電位差の高電位及び低電位の第２の電位組（ＶＤＤＨ＆ＶＳＳＨ、ＶＤＤＨ＆ＶＳＳ）を動作電源とする第２の論理ゲート（２）とを含み、前記第１の論理ゲートを構成するＭＩＳトランジスタの基板電位（ＶＢＰ＆ＶＢＮ、ＶＤＤＨ＆ＶＳＳＨ）と前記第２の論理ゲートを構成するＭＩＳトランジスタの基板電位とが共通であり、少なくとも前記第１の論理ゲートは前記基板電位により逆方向に基板バイアスされるＭＩＳトランジスタを含んで成る。
【００２０】
前記第１及び第２の電位組と基板電位との具体的な態様は次の通りである。第１の態様として、図１に例示されるように、前記第１の電位組は第１の高電位（ＶＤＤＬ）及び第１の低電位（ＶＳＳＬ）であり、前記第２の電位組は第１の高電位よりも高い第２の高電位（ＶＤＤＨ）及び前記第１の低電位よりも低い第２の低電位（ＶＳＳＨ）であり、前記基板電位は前記第１の高電位と第２の高電位の間の高電位側基板電位（ＶＢＰ）及び前記第１の低電位と第２の低電位の間の低電位側基板電位（ＶＢＮ）である。この態様は、前述の如く、第１の論理ゲートに含まれるｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタの双方に対し逆方向の基板バイアス状態を達成し、第２の論理ゲートに含まれるｐチャネル型ＭＩＳトランジスタ及びｎチャネル型ＭＩＳトランジスタの双方に対し順方向の基板バイアス状態を達成する。
【００２１】
第２の具体的態様として、図２５に例示されるように、前記第１の電位組は第１の高電位（ＶＤＤＬ）及び第１の低電位（ＶＳＳＬ）であり、前記第２の電位組は第１の高電位よりも高い第２の高電位（ＶＤＤＨ）及び前記第１の低電位よりも低い第２の低電位（ＶＳＳＨ）であり、前記基板電位は前記第２の高電位（ＶＤＤＨ）を高電位側基板電位とし、前記第２の低電位（ＶＳＳＨ）を低電位側基板電位とするものである。この態様は、前述の如く、第１の論理ゲートに含まれるｐチャネル型及びｎチャネル型の双方のＭＩＳトランジスタに対して逆方向の基板バイアス状態を達成し、第２の論理ゲートに含まれるＭＩＳトランジスタには基板バイアスを行なわない状態にされる。この状態は、第１の論理ゲートにおけるサブスレッショルドリークの低減を促進しながら電源及び基板バイアスのための配線を第１の態様に比べて少なくとも２本低減することができる。
【００２２】
第３の態様として、図２７に例示されるように、前記第１の電位組は第１の高電位（ＶＤＤＬ）及び第１の低電位（ＶＳＳ）であり、前記第２の電位組は第１の高電位よりも高い第２の高電位（ＶＤＤＨ）及び前記第１の低電位（ＶＳＳ）であり、前記基板電位は前記第１の高電位と第２の高電位との間の電位（ＶＢＰ）を高電位側基板電位とし、前記第１の低電位よりも高い電位（ＶＢＮ）を低電位側基板電位とする。この態様は、第１の論理ゲートに含まれるｐチャネル型ＭＩＳトランジスタに対してだけ逆方向の基板バイアス状態を達成し、第１の論理ゲートに含まれるｎチャネル型ＭＩＳトランジスタ並びに第２の論理ゲートに含まれるｎチャネル型及びｐチャネル型双方のＭＩＳトランジスタには順方向の基板バイアスを行なう。これは、前述のように、駆動能力若しくは電子伝導度の点からｐチャネル型ＭＩＳトランジスタのゲート幅がｎチャネル型ＭＩＳトランジスタよりも大きくされているという点に着目して、低電力動作に向けられた第１の論理ゲートのｐチャネル型ＭＩＳトランジスタに対してだけ逆方向の基板バイアス状態を形成するようにした例であり、第１の論理ゲートにおけるサブスレッショルドリークの低減を促進しながら電源及び基板バイアスのための配線を第１の態様に比べて少なくとも１本少なくすることができる。
【００２３】
〔４〕《電源配線の観点》上記基板電位共通化による発明の更に別の詳細な態様の半導体集積回路は、高電位及び低電位の第１の電位組（ＶＤＤＬ＆ＶＳＳＬ、ＶＤＤＬ＆ＶＳＳ）配線に接続する第１の論理ゲート（１）と、前記第１の電位組配線よりも大きな電位差の高電位及び低電位の第２の電位組（ＶＤＤＨ＆ＶＳＳＨ、ＶＤＤＨ＆ＶＳＳ）配線に接続する第２の論理ゲート（２）とを含み、前記第１の論理ゲートを構成するＭＩＳトランジスタに基板電位を供給する基板電位（ＶＢＰ＆ＶＢＮ、ＶＤＤＨ＆ＶＳＳＨ）配線と前記第２の論理ゲートを構成するＭＩＳトランジスタに基板電位を供給する基板電位配線とが共通化され、少なくとも前記第１の論理ゲートは前記基板電位により逆方向に基板バイアスされるＭＩＳトランジスタを含んで成る。
【００２４】
前記第１及び第２の電位組配線と基板電位配線との具体的な態様は、〔３〕の第１乃至第３の態様に対応され、第１の態様では、前記第１の電位組配線は第１の高電位配線（ＶＤＤＬ）及び第１の低電位配線（ＶＳＳＬ）であり、前記第２の電位組配線は第１の高電位配線よりも高い電位にされる第２の高電位配線（ＶＤＤＨ）及び前記第１の低電位配線よりも低い電位にされる第２の低電位配線（ＶＳＳＨ）であり、前記基板電位配線は前記第１の高電位配線の電位と第２の高電位配線の電位との間の電位にされる高電位側基板電位配線（ＶＢＰ）及び前記第１の低電位配線の電位と第２の低電位配線の電位との間の電位にされる低電位側基板電位配線（ＶＢＮ）である。
【００２５】
第２の態様では、前記第１の電位組配線は第１の高電位配線（ＶＤＤＬ）及び第１の低電位配線（ＶＳＳＬ）であり、前記第２の電位組配線は第１の高電位配線よりも高い電位にされる第２の高電位配線（ＶＤＤＨ）及び前記第１の低電位配線よりも低い電位にされる第２の低電位配線（ＶＳＳＨ）であり、前記基板電位配線は前記第２の高電位配線（ＶＤＤＨ）を高電位側基板電位配線とし、前記第２の低電位配線（ＶＳＳＨ）を低電位側基板電位配線とするものである。
【００２６】
第３の態様では、前記第１の電位組配線は第１の高電位配線（ＶＤＤＬ）及び第１の低電位配線（ＶＳＳ）であり、前記第２の電位組配線は第１の高電位配線よりも高い電位にされる第２の高電位配線（ＶＤＤＨ）及び前記第１の低電位配線（ＶＳＳ）であり、前記基板電位配線は前記第１の高電位配線の電位と第２の高電位配線の電位との間の電位（ＶＢＰ）にされる高電位側基板電位配線と、前記第１の低電位配線よりも高い電位（ＶＢＮ）にされる低電位側基板電位配線とである。
【００２７】
〔５〕《レイアウトの観点》上記基板電位を共通化する観点を半導体集積回路のレイアウト的な観点で把握してもよい。即ち、半導体集積回路は、半導体基板にＭＩＳトランジスタから成る論理ゲートが列状に多数配列される回路領域を有する。前記回路領域は、ＭＩＳトランジスタの導電型毎に基板電位が共通化されるウェル領域（ＮＷＥＬＬ，ＰＷＥＬＬ）を有し、当該ウェル領域に、相対的に電位差の小さい第１の電位組（ＶＤＤＬ＆ＶＳＳＬ、ＶＤＤＬ＆ＶＳＳ）を動作電源とする第１の論理ゲート（１）と、相対的に電位差の大きな第２の電位組（ＶＤＤＨ＆ＶＳＳＨ、ＶＤＤＨ＆ＶＳＳ）を動作電源とする第２の論理ゲート（２）とが形成され、前記ウェル領域はｎチャネル型ＭＩＳトランジスタが形成されるｐ型ウェル領域（ＰＷＥＬＬ）とｐチャネル型ＭＩＳトランジスタが形成されるｎ型ウェル領域（ＮＷＥＬＬ）とが隣接されて成り、前記ウェル領域の上層には、前記第１の電位組、第２の電位組及び基板電位を夫々供給する金属配線が列状に延在される。
【００２８】
この構成によっても前述の〔１〕と同様の作用を得ることができ、半導体集積回路の動作速度を向上し、同時にアクティブ時の消費電力、スタンバイ時の消費電力を共に低減し、更に面積的なオーバーヘッドの無い半導体集積回路を実現できる。
【００２９】
〔６〕《信号振幅の観点》上記動作電源の電位差を出力信号振幅の観点で把握してよい。この観点による半導体集積回路は、第１の電位組（ＶＤＤＬ＆ＶＳＳＬ、ＶＤＤＬ＆ＶＳＳ）を動作電源として相対的に小さな出力信号振幅を形成する第１の論理ゲート（１）と、第２の電位組（ＶＤＤＨ＆ＶＳＳＨ、ＶＤＤＨ＆ＶＳＳ）を動作電源として相対的に大きな出力信号振幅を形成する第２の論理ゲート（２）とを有し、前記第１の論理ゲートを構成するＭＩＳトランジスタの基板電位（ＶＢＰ＆ＶＢＮ、ＶＤＤＨ＆ＶＳＳＨ）と前記第２の論理ゲートを構成するＭＩＳトランジスタの基板電位とが共通である。この構成による作用も前述の〔１〕と同様である。
【００３０】
このとき、更に具体的な態様として第１及び第２論理ゲートから成るクロック同期形態の信号パスに着目する。即ち、前記第１の論理ゲートは順序回路及び組合せ回路であり、前記第２の論理ゲートは順序回路及び組合せ回路であり、順序回路から単数又は複数個の組合せ回路を経由して別の順序回路に至る複数の単位信号パスを有し、前記複数の単位信号パスは前記第１の論理ゲート及び第２の論理ゲートが混在された単位信号パスを含んで成る。
【００３１】
前記第１の論理ゲート及び第２の論理ゲートが混在された単位信号パスにおいて、前記第２の論理ゲートを第１の論理ゲートの上流に配置する。これにより、出力信号振幅の大きな回路に信号振幅の小さな信号が入力されて出力が中間レベルになって貫通電流を生ずる事態を容易に阻止することができる。
【００３２】
また、上記制限に対して自由度を増すには、クロック同期レベルシフト機能を採用した順序回路（Ｆ８１）を利用すればよい。すなわち、前記第１の論理ゲート及び第２の論理ゲートが混在された単位信号パスにおいて、第１の論理ゲートから成る組合せ回路の出力を受ける第２の論理ゲートから成る順序回路には、クロック信号に同期して入力信号振幅を第２の論理ゲートの出力信号振幅にレベル変換するクロック同期型レベルシフト回路（２０）を入力段に設けるようにする。クロック信号に同期して入力信号をラッチしたりする順序回路の動作にあわせてレベルシフト動作を行えば、レベルシフト動作による信号伝播遅延を抑えることが容易である。
【００３３】
レベルシフト機能はクロック同期に限定されない。前記第１の論理ゲート及び第２の論理ゲートが混在された単位信号パスにおいて、第１の論理ゲートの出力を受ける第２の論理ゲートを、当該第１の論理ゲートの出力信号振幅を第２の論理ゲートの出力信号振幅にレベル変換して出力するレベルシフト回路（Ｇ９４）とし、前記レベルシフト回路の出力に第２の論理ゲート回路を直列接続してよい。
【００３４】
〔７〕《設計方法》同一導電型のＭＩＳトランジスタの基板電位が相互に等しくされる第１論理ゲート及び第２論理ゲートを用いて半導体集積回路を設計する設計方法は、相対的に電位差の小さい第１の電位組（ＶＤＤＬ＆ＶＳＳＬ、ＶＤＤＬ＆ＶＳＳ）を動作電源とする第１の論理ゲートを用いて設計された論理回路における信号経路の信号伝播遅延時間が目標を満足するか否かを判定する第１ステップと、前記第１ステップにおいて信号伝播遅延時間が目標を満足しない信号経路に含まれる単数又は複数の第１の論理ゲートを、相対的に電位差の大きな第２の電位組（ＶＤＤＨ＆ＶＳＳＨ、ＶＤＤＨ＆ＶＳＳ）を動作電源とする第２の論理ゲートに置き換える第２ステップと、を含む。この設計方法により、クリティカルパスに対して必要なタイミング余裕を容易に確保させることが可能になり、結果として、半導体集積回路の動作速度を向上し、同時にアクティブ時の消費電力、スタンバイ時の消費電力を共に低減し、更に面積的なオーバーヘッドの無い半導体集積回路の設計が容易になる。
【００３５】
１回の置き換えで所要のタイミング余裕を得ることができない時は、前記第２ステップで置き換えが行われた信号経路の信号伝播遅延時間が目標を満足すか否かを判定し、満足しないときは、更にその信号経路に含まれる別の第１の論理ゲートを第２の論理ゲートに置き換える第３ステップを更に含めばよい。
【００３６】
出力信号振幅の大きな回路に振幅の小さな信号が入力されて出力が中間レベルになって貫通電流を生ずる事態を抑止する手段として、前記第２及び第３ステップにおいて、第２論理ゲートへの置き換えは信号経路の上流側から行なうようにする。これにより、置き換え位置の自由度はある程度制限されるが、貫通電流発生阻止は置き換え規則で簡単に達成することができる。
【００３７】
また、上記制限に対して設計の自由度を増すには、クロック同期レベルシフト機能を採用した順序回路（Ｆ８１）を利用すればよい。すなわち、前記第２及び第３ステップにおいて、第１の論理ゲートの次段に順序回路を成す第２論理ゲートを配置したとき、当該第２論理ゲートには、クロック信号に同期して入力信号振幅を第２の論理ゲートの出力信号振幅にレベル変換するクロック同期型レベルシフト機能を入力段に有するものを採用すればよい。
【００３８】
クロック同期レベルシフト機能付き順序回路を利用するという制限に対しても設計の自由度を増すには、前記第２及び第３ステップにおいて、第１の論理ゲートの次段に第２論理ゲートを配置したとき、当該第２論理ゲートの前に、第１の論理ゲートの出力信号振幅を第２の論理ゲートの出力信号振幅にレベル変換するレベルシフト回路（Ｇ９４）を挿入する手法を採用すればよい。
【００３９】
〔８〕《プログラム記録媒体》プログラム記録媒体（９１）は、同一導電型のＭＩＳトランジスタの基板電位が相互に等しくされる第１論理ゲート及び第２論理ゲートを用いた論理回路の設計を支援するためのプログラムをコンピュータ（９０）によって読取り可能に記録してある。このプログラムは、相対的に電位差の小さい第１の電位組（ＶＤＤＬ＆ＶＳＳＬ、ＶＤＤＬ＆ＶＳＳ）を動作電源とする第１の論理ゲートを用いて設計された論理回路における信号経路の信号伝播遅延時間が目標を満足するか否かを判定する第１ステップと、前記第１ステップにおいて信号伝播遅延時間が目標を満足しない信号経路に含まれる単数又は複数の第１の論理ゲートを、相対的に電位差の大きな第２の電位組（ＶＤＤＨ＆ＶＳＳＨ、ＶＤＤＨ＆ＶＳＳ）を動作電源とする第２の論理ゲートに置き換える第２ステップと、を実行するためのプログラムである。その記録媒体からプログラムを読み取ってコンピュータで利用することにより、前記設計方法による論理回路の設計を容易に行うことが可能になる。
【００４０】
１回の置き換えで所要のタイミング余裕を得ることができない場合のあることを予め考慮するなら、前記プログラムは、前記第２ステップで置き換えが行われた信号経路の信号伝播遅延時間が目標を満足すか否かを判定し、満足しないときは、更にその信号経路に含まれる別の第１の論理ゲートを第２の論理ゲートに置き換える第３ステップを更に実行可能であってよい。
【００４１】
〔９〕《設計データ記録媒体》設計データ記録媒体（９１）は、半導体チップに形成されるべき集積回路をコンピュータを用いて設計するための設計データが前記コンピュータによって読取り可能に記録されている。その設計データは、相対的に電位差の小さい第１の電位組（ＶＤＤＬ＆ＶＳＳＬ、ＶＤＤＬ＆ＶＳＳ）配線から動作電源が供給されると共に基板電位配線から基板電位が供給される第１の論理ゲートを前記半導体チップに形成するための図形パターンを定める第１のマスクパターンデータと、相対的に電位差の大きな第２の電位組（ＶＤＤＨ＆ＶＳＳＨ、ＶＤＤＨ＆ＶＳＳ）配線から動作電源が供給されると共に前記基板電位配線に接続される基板電位配線から基板電位が供給される第２の論理ゲートを前記半導体チップに形成するための図形パターンを定める第２のマスクパターンデータと、を含む。この設計データ記録媒体に記録された設計データは、例えば、すでに検証済みの所謂ハードＩＰモジュールを構成するマスクパターンデータであり、コンピュータによるレイアウト設計にこれを用いることにより、前記基板電位共通化の観点より把握される半導体集積回路の設計を極めて容易化することができる。
【００４２】
前記設計データは、所謂ソフトＩＰモジュールのようなハードウェア記述言語で記述されたデータであってもよい。すなわち、コンピュータによって読取り可能に設計データ記録媒体（９１）に記録された設計データは、相対的に電位差の小さい第１の電位組（ＶＤＤＬ＆ＶＳＳＬ、ＶＤＤＬ＆ＶＳＳ）配線から動作電源が供給されると共に基板電位配線から基板電位が供給される第１の論理ゲートの機能を定めるための第１の機能記述データと、相対的に電位差の大きな第２の電位組（ＶＤＤＨ＆ＶＳＳＨ、ＶＤＤＨ＆ＶＳＳ）配線から動作電源が供給されると共に前記基板電位配線に接続される基板電位配線から基板電位が供給される第２の論理ゲートの機能を定めるための第２の機能記述データと、を含む。機能記述データはマスクパターンデータのようにそのまま回路パターンを特定しない変わりにレイアウトパターンに対する自由度或いは機能変更が比較的簡単である。
【発明の効果】
【００４３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４４】
すなわち、動作電源電圧及び基板バイアス電圧の観点より高速かつ低消費電力動作を実現する半導体集積回路を実現することができる。
【００４５】
半導体集積回路の動作速度を向上し、同時にアクティブ時の消費電力、スタンバイ時の消費電力を共に低減し、更に面積的なオーバーヘッドの無い半導体集積回路を実現することができる。
【００４６】
半導体集積回路の動作速度を向上し、同時にアクティブ時の消費電力、スタンバイ時の消費電力を共に低減し、更に面積的なオーバーヘッドの無い半導体集積回路の設計の効率化を図ることができる。
【図面の簡単な説明】
【００４７】
【図１】本発明に係る半導体集積回路が有する第１の論理ゲート及び第２の論理ゲートを例示する回路図である。
【図２】図１に示される電位の関係を示す説明図である。
【図３】ｎＭＯＳトランジスタにおける基板バイアス電圧による閾値電圧の増加について示した特性図である。
【図４】ｎＭＯＳトランジスタにおける閾値電圧の増加によるリーク電流の低減について示した特性図である。
【図５】高速セルと低電力セルを適用した半導体集積回路における信号パスの構成を例示する論理回路図である。
【図６】高速セルと低電力セルを適用した半導体集積回路における信号パスの別の構成を例示する論理回路図である。
【図７】図６のクリティカルパスと非クリティカルパスの動作波形を例示する波形図である。
【図８】低電力セルと高速セルを用いる半導体集積回路の設計方法の一例を示すフローチャートである。
【図９】低電力セルのみを使用した場合のパスディレイの分布及びクリティカルパスに高速セルを使用した場合のパスディレイの分布を示す分布図である。
【図１０】図８で説明した置き換え処理の詳細を示す説明図である。
【図１１】高速セルと低電力セルが混在した他の単位信号パスを例示する論理回路図である。
【図１２】置き換えに利用するレベルシフト機能付きフリップフロップを例示する回路図である。
【図１３】図１２に示されるレベルシフト機能付きフリップフロップの動作波形図である。
【図１４】低電力セルと高速セルを用いる半導体集積回路の設計方法の別の例を示すフローチャートである。
【図１５】図１４で説明した置き換え処理の詳細を示す説明図である。
【図１６】高速セルへの置き換え時に利用可能なレベルシフタを例示する回路図である。
【図１７】本発明に係る半導体集積回路の部分的なレイアウト構成例を模式的に示すレイアウトパターンである。
【図１８】基板電位を共通化しない技術による場合を図１７の比較例として示すレイアウトパターンである。
【図１９】セル内部の電源配線を模式的に示すレイアウトパターンである。
【図２０】図１で説明したインバータ論理を有する高速セルを例示するレイアウトパターンである。
【図２１】図１で説明したインバータ論理を有する低電力セルを例示するレイアウトパターンである。
【図２２】本発明を適用した半導体集積回路を電源系を中心に示したブロック図である。
【図２３】本発明を適用した別の半導体集積回路を電源系を中心に示したブロック図である。
【図２４】本発明を適用した半導体集積回路装置の一例であるマイクロプロセッサのブロック図である。
【図２５】本発明に係る半導体集積回路が有する第１の論理ゲート及び第２の論理ゲートの別の例を示す回路図である。
【図２６】図１５の電位の関係を示す説明図である。
【図２７】本発明に係る半導体集積回路が有する第１の論理ゲート及び第２の論理ゲートの更に別の例を示す回路図である。
【図２８】図２７の電位の関係を示す説明図である。
【図２９】図２７の電源構成で高速セルへの置き換え時に挿入可能なレベルシフタを示す回路図である。
【図３０】半導体集積回路の設計に用いられるエンジニアリングワークステーション等のコンピュータを例示するブロック図である。
【発明を実施するための形態】
【００４８】
《基板電位共通化》
図１には本発明に係る半導体集積回路が有する第１の論理ゲート及び第２の論理ゲートが例示される。同図において１で示されるものは第１の論理ゲート、２で示されるものは第２の論理ゲートであり、夫々は代表例としてＣＭＯＳインバータを形成している。
【００４９】
図１において、ＭＰ０、ＭＰ１は、それぞれｐチャネル型ＭＯＳトランジスタ（以下ｐＭＯＳトランジスタと略す）を、ＭＮ０、ＭＮ１は、それぞれｎチャネル型ＭＯＳトランジスタ（以下ｎＭＯＳトランジスタと略す）を表している。また、ＶＤＤＬは高電位側の第１の電源電位、ＶＤＤＨは高電位側の第２の電源電位であり、ＶＳＳＬは低電位側の第１の接地電位、ＶＳＳＨは低電位側の第２の接地電位である。ＶＢＰはｐＭＯＳトランジスタＭＰ０，ＭＰ１の基板電位、ＶＢＮはｎＭＯＳトランジスタＭＮ０，ＭＮ１の基板電位を表している。夫々の電位関係は、図２に例示されるようにＶＤＤＨ、ＶＤＤＬ、ＶＳＳＬ、ＶＳＳＨの順に電位が低くなるようになっており、基板電位ＶＢＰは電源電位ＶＤＤＬ以上の電位、基板電位ＶＢＮは接地電位ＶＳＳＬ以下の電位で、ある範囲内で設定される。前記電位ＶＤＤＬ，ＶＳＳＬは第１の電位組を成し、電位ＶＤＤＨ，ＶＳＳＨは第２の電位組を成す。
【００５０】
図１に示される第２の論理ゲート２において、ＣＭＯＳインバータを構成するｐＭＯＳトランジスタＭＰ０のソース電極が電源電位ＶＤＤＨに、ｎＭＯＳトランジスタＭＮ０のソース電極が接地電位ＶＳＳＨに接続されているため、その出力振幅はＶＤＤＨ−ＶＳＳＨとなる。一方、図１の第１の論理ゲート１においてＣＭＯＳインバータを構成するｐＭＯＳトランジスタＭＰ１のソース電極が電源電位ＶＤＤＬに、ｎＭＯＳトランジスタＭＮ１のソース電極が接地電位ＶＳＳＬに接続されているため、その出力振幅はＶＤＤＬ−ＶＳＳＬとなる。ここで、図１の構成から両者の出力振幅の違いを考えると、第２の論理ゲート２の出力振幅の方が第１の論理ゲート１よりも大きいことがわかる。一般に、電圧振幅の大きい回路は、小さい回路に比べてＭＯＳトランジスタのドレイン−ソース間電圧、あるいはゲート−ソース間電圧が大きいためＭＯＳトランジスタの駆動力が上がり、高速に動作する。したがって、第２の論理ゲート２のＣＭＯＳインバータは第１の論理ゲート１のＣＭＯＳインバータに比べて高速に動作すると言える。一方、回路の消費電力に着目すると、論理動作時の消費電力は電圧振幅の２乗に比例するため、第１の論理ゲート１を構成するＣＭＯＳインバータの方が低電力であると言える。
【００５１】
図１において第１の論理ゲート１と第２の論理ゲート２との間でＭＯＳトランジスタの基板電位が共通化されている。即ち、第１の論理ゲート１及び第２の論理ゲート２は共に、ＭＯＳトランジスタの基板電極が、ｐＭＯＳトランジスタＭＰ０，ＭＰ１においては基板電位ＶＢＰに、ｎＭＯＳトランジスタＭＮ０，ＭＮ１においては基板電位ＶＢＮに、共通接続されている。したがって、第１の論理ゲート１と第２の論理ゲート２を相互に共通の基板（ウェル領域）上に形成することができ、前記第２の文献で必要であったような基板の分離領域を必要としない。これにより、動作電源の異なる第１の論理ゲートと第２の論理ゲートが形成される半導体集積回路における回路レイアウトの自由度を増すことができ、半導体集積回路のチップ面積を低減することを実現可能になる。
【００５２】
次に、基板電位ＶＢＰ、ＶＢＮを適切に設定することにより回路の高速動作及び低電力動作（低サブスレッショルドリーク動作）を両立させる点について説明する。
【００５３】
一般に、ＭＯＳトランジスタの基板電位をソース電位と異なる電位にする（これを基板バイアスという）と、そのＭＯＳトランジスタの閾値電圧が変化することが知られている。例えば図３に示すように、ｎＭＯＳトランジスタの基板電位をソース電位よりも低く（逆方向バイアス状態）すれば閾値電圧はバイアスをかけない場合に比べて増加し、ソース電位よりも高く（順方向バイアス状態）すれば閾値電圧はバイアスをかけない場合に比べて減少する。今、基板バイアス電圧ＶＢＮの電位が接地電位ＶＳＳＬとＶＳＳＨの間にある場合を考える。この場合、図１におけるｎＭＯＳトランジスタＭＮ０にはＶＢＮ−ＶＳＳＨの順方向バイアスがかかり、図１におけるｎＭＯＳトランジスタＭＮ１にはＶＳＳＬ−ＶＢＮの逆方向バイアスがかかることになる。図３より、この時のそれぞれの閾値電圧は、Ｖｔｈｎ０、Ｖｔｈｎ１であり、Ｖｔｈｎ０＜Ｖｔｈｎ１の関係があることが読み取れる。閾値電圧は回路の動作スピードに強く影響し、より低い閾値電圧のＭＯＳトランジスタを用いればより高速に動作させることができるため、この点においても図１の第２の論理ゲート２は第１の論理ゲート１に比べて高速であると言う事ができる。
【００５４】
次にＭＯＳトランジスタの閾値電圧とリーク電流Ｉｏｆｆの関係を考える。普通、ＭＯＳトランジスタには、非導通状態であってもサブスレッショルドリーク電流が存在する。これはＭＯＳトランジスタの閾値電圧に非常に強く依存し、閾値電圧の低下に伴って増加するという特性を持っている。図４はＭＯＳトランジスタの閾値電圧とリーク電流Ｉｏｆｆの関係を模式的に表したもので、前述のＶｔｈｎ０＜Ｖｔｈｎ１の関係を持ったｎＭＯＳトランジスタＭＮ０、ＭＮ１は、リーク電流の観点ではＩ０＞Ｉ１となることがわかる。従って、リーク電流の点においても図１の第１の論理ゲート１は第２の論理ゲート２に比べて低電力であると言う事ができる。
【００５５】
さてここで、基板バイアス電位ＶＢＮを接地電位ＶＳＳＬに近づけてみる。するとｎＭＯＳトランジスタＭＮ０にかかる順方向バイアスはより深くなり閾値電圧が更に下がるため、図１の第２の論理ゲート２は更に高速になる。またｎＭＯＳトランジスタＭＮ１にかかる逆方向バイアスは浅くなり閾値電圧が下がるため、図１の第１の論理ゲート１も高速に動作するようになる。ただしこの場合、半導体集積回路は全体的にＭＯＳトランジスタの閾値電圧が下がる訳であるから、リーク電流は増加することになる。なお、基板バイアス電位ＶＢＮはどこまでも上げることができるわけではなく、図１の第２の論理ゲート２においてラッチアップや寄生ダイオードの接合リークが発生しない範囲にする必要がある。
【００５６】
次に、基板バイアス電位ＶＢＮを接地電位ＶＳＳＨに近づけた場合を考えてみる。今度はｎＭＯＳトランジスタＭＮ０の順方向バイアスは浅くなり、ｎＭＯＳトランジスタＭＮ１の逆方向バイアスは深くなる。これはｎＭＯＳトランジスタＭＮ０、ＭＮ１の閾値電圧がともに高くなることを意味するため、リーク電流の減少につながる。ただし、逆に回路のスピードは若干悪化してしまう。
【００５７】
したがって、基板電位ＶＢＮをどの電位に設定するかということは、設計している半導体集積回路に必要な動作スピードと消費電力の両方を勘案して決めるのが好適である。
【００５８】
なお、図３及び図４を用いた説明では、簡単化のためｎＭＯＳトランジスタにのみ着目したが、ｐＭＯＳトランジスタでも同様の考え方が適用できる。要するに、ｐＭＯＳトランジスタの場合には、その基板電位をソース電位よりも高く（逆方向バイアス状態）すれば閾値電圧はバイアスをかけない場合に比べて増加し、ソース電位よりも低く（順方向バイアス状態）すれば閾値電圧はバイアスをかけない場合に比べて減少するとういことに基づけばよい。基板バイアス電圧ＶＢＰの電位が電源電位ＶＤＤＬとＶＤＤＨの間にある場合、図１におけるｐＭＯＳトランジスタＭＰ０にはＶＤＤＨ−ＶＢＰの順方向バイアスがかかり、図１におけるｐＭＯＳトランジスタＭＰ１にはＶＢＰ−ＶＤＤＬの逆方向バイアスがかかることになり、ｐＭＯＳトランジスタＭＰ０，ＭＰ１の閾値電圧がＶｔｈｐ０＜Ｖｔｈｐ１になり、ｐＭＯＳトランジスタの基板バイアス電圧の点に関しても、第２の論理ゲート２は第１の論理ゲート１に比べて高速であり、第１の論理ゲート１は第２の論理ゲート２に比べて低電力動作する。基板電位ＶＢＰをどの電位に設定するかは、上述の通り、設計している半導体集積回路に必要な動作スピード、消費電力の両方を勘案して決めればよい。
【００５９】
また、図１では簡単のために、インバータ回路を論理回路の一例として説明したが、本発明はそれに限定されるものではなく、ＮＡＮＤ（ナンド）ゲート、ＮＯＲ（ノア）ゲート等の組合せ回路、フリップフロップ等の順序回路であってよい。便宜上、以下の説明では図１の第２の論理ゲート２で代表されるように相対的に大きな電位組みを動作電源とする第２の論理ゲートを高速セル、第１の論理ゲート１で代表されるように相対的に小さな電位組みを動作電源とする第１の論理ゲートを低電力セルとも呼ぶ。
【００６０】
図５には前記高速セルと低電力セルを適用した半導体集積回路における信号パスの構成が例示される。
【００６１】
図中ＣＫはクロック信号、Ｆ３０、Ｆ３１は高速セルとして位置付けられるフリップフロップ、Ｆ３２、Ｆ３３は低電力セルとして位置付けられるフリップフロップ、Ｇ３０からＧ３５は高速セルとして位置付けられるＮＡＮＤゲート、Ｇ３６からＧ３８は低電力セルとして位置付けられるＮＡＮＤゲートを表す。図５では簡単の為Ｇ３０からＧ３８の論理ゲートを全てＮＡＮＤゲートで示しているが、本発明の半導体集積回路装置はそれに制限されたものでなく、適宜の論理を備えた論理ゲートを適用可能である。また、図中では説明に必要のない信号は省略してある。図５に例示されるように、フリップフロップＦ３０からＦ３１に到る信号経路、フリップフロップＦ３２からＦ３３に到る信号経路のように、順序回路から単数又は複数個の組合せ回路を経て次段の順序回路に到る信号パスを単位信号パスと称する。
【００６２】
今、図５に例示される回路を２５０ＭＨｚの速度で動作させようとしているとする。このためにはクロック信号ＣＫがフリップフロップＦ３０に入力されてから信号がフリップフロップＦ３１に伝搬するまでの時間と、クロック信号ＣＫがフリップフロップＦ３２に入力されてから信号がフリップフロップＦ３３に伝搬するまでの時間が、共に４ｎｓ以内であることが求められる。ここで、高速セルタイプのフリップフロップの遅延時間、及びＮＡＮＤゲートの遅延時間をそれぞれ１ｎｓ、０.５ｎｓとする。また、低電力セルタイプのフリップフロップの遅延時間、及びＮＡＮＤゲートの遅延時間をそれぞれ１.６ｎｓ、０.８ｎｓとする。以上の仮定で、図５の（ａ）のクリティカルパスにおいてクロックＣＫがＦ３０に入力されてから信号がＦ３１に伝搬するまでの遅延時間、図５の（ｂ）に非クリティカルパスにおいてクロックＣＫがＦ３２に入力されてから信号がＦ３３に伝搬するまでの遅延時間をそれぞれ計算してみると共に４ｎｓであり、目標を達成していることがわかる。もし図５の（ａ）のクリティカルパスのセルをすべて低電力セルタイプに置きかえると、遅延時間は６.４ｎｓになり、目標を達成できなくなる。要するに、図５の例は、半導体集積回路を構成する単位信号パスにおいて、信号伝播遅延時間により、高速セルタイプの論理ゲートと低電力セルタイプの論理ゲートを使い分けることが必要になる場合のある事を示している。
【００６３】
図６には前記高速セルと低電力セルを適用した半導体集積回路における信号パスの別の構成が例示される。図中ＣＫはクロック信号、Ｆ４０，Ｆ４１は高速セルタイプのフリップフロップ、Ｆ４２は低電力セルタイプのフリップフロップ、Ｇ４０からＧ４５は高速セルタイプのＮＡＮＤゲート、Ｇ４６，Ｇ４７は低電力セルタイプのＮＡＮＤゲートを表す。また、ａからｉの記号は、各ノード名を表している。なお、本図も図５の場合と同様にＮＡＮＤゲートに限定されるものではないし、説明に関係のない信号については省略してある。図６の回路はＦ４０から始まった後、ノードｃで二つに分岐し、終点はＦ４１とＦ４２となっている。
【００６４】
図７には図６のクリティカルパスと非クリティカルパスの動作波形が例示される。図７の（Ａ）にはＦ４０から始まりＦ４１で終わるクリティカルパス（ａ）の波形図が、（Ｂ）にはＦ４０から始まりＦ４２で終わる非クリティカルパス（ｂ）の波形図が示される。図７の（Ａ）より、ノードａからノードｇまでが全て振幅ＶＤＤＨ−ＶＳＳＨで動き、伝搬時間がＴｍａｘであることがわかる。一方図７の（Ｂ）では、ノードａからノードｃまでは振幅がＶＤＤＨ−ＶＳＳＨであるが、ノードｈ，ｉでは振幅がＶＤＤＬ−ＶＳＳＬに減っており、またＮＡＮＤゲート一段当たりの遅延時間も増加しているが、パス全体の遅延時間としてはＴｍａｘよりも小さいことがわかる。ノードａからノードｇまでは、その電圧振幅がＶＤＤＨ−ＶＳＳＨと大きい為消費電力が大きいが、ノードｈ，ｉは振幅がＶＤＤＬ−ＶＳＳＬと小さい為消費電力は低く抑えられる。更に、Ｆ４２，Ｇ４６，Ｇ４７の回路は、Ｆ４０，Ｆ４１，Ｇ４０からＧ４５の回路に比べてリーク電流が少ない。
【００６５】
《設計方法》
図８及び図９を用いて、本発明を適用した半導体集積回路の設計方法について説明する。
【００６６】
図８において、論理記述１０はＶＨＤＬ（Very high speed integrated circuit Hardware Description Language）等の上位論理記述言語を用いて設計対象とされる半導体集積回路の機能を記述したものである。最初に、論理記述１０とセルライブラリ１７を使用して、低電力セルのみを用いたゲートレベルへの論理変換１１を行う。この段階である程度の論理最適化が行われる。次に、各信号経路毎のディレイ計算１２を行う。この結果、図９の（Ａ）に示す度数分布が得られたとする。これは半導体集積回路内に存在するすべての信号経路のディレイを計算し、横軸にそのパスディレイ、縦軸に度数をとったものである。次に目標のサイクル時間を達成しているかどうかの判定１３を行う。もしここで目標を達成していれば、レイアウト処理１５に進むが、図９の（Ａ）からわかるように、この例では目標ディレイを若干オーバーしたパスが存在している。そこで、目標をオーバーしたパス（クリティカルパス）の先頭セルに対して、同じ論理を持った高速セルへの置き換え処理１４を行う。そして再度ディレイ計算１２を行う。処理１２，１３，１４のループを、目標ディレイをオーバーしたパスが無くなり、図９（Ｂ）の状態になるまで実施する。全てのパスが目標に到達したら、レイアウト処理１５に進む。すべての論理ゲートを配置及び配線した後、配線負荷の情報を使用して再度ディレイ計算１２を行う。ここで再び図９の（Ａ）の状態になった場合は、処理１２，１３，１４のループを繰り返し、図９の（Ｂ）の状態になったら処理終了１６とする。この設計手法により、最終的に、全ての信号経路のディレイが、目標のサイクル時間以内になる。
【００６７】
前記図８及び図９で説明した処理を、図１０を用いて更に詳細に説明する。図１０の（Ａ）は、低電力セルのみを使用して作られた、ある信号経路を表す模式図であるとする。また、図１０に登場する回路は図６示したものと同様のディレイ特性を持っているものとする。クロックＣＫがフリップフロップＦ７０に入力されてから、信号がフリップフロップＦ７１の入力端子まで伝搬する時間を計算すると、５.６ｎｓであることがわかる。今、目標サイクル時間が４ｎｓであるとすると、この回路のディレイは目標をオーバーしていることになる。そこで、図８の処理１４を行うことになる。最初に、単位信号パスの先頭セルであるＦ７０を、同じ論理を持った高速セルに置きかえる。置き換え後の様子を図１０の（Ｂ）に示す。この回路のディレイを計算すると、５ｎｓであることがわかる。しかし、これでもまだ目標の４ｎｓをオーバーしている。そこで、更に単位信号パスの２番目に登場するセルＧ７０を、高速セルに置きかえる。その後ディレイ計算を行い、まだ目標に到達していないのでセルＧ７１を高速セルに置きかえる。このループを繰り返し、セルＧ７３までを高速セルに置き換えた様子を図１０の（Ｃ）に示す。この回路のディレイを計算すると、３.８ｎｓとなり、目標サイクル時間の４ｎｓを下回る。従ってこれでセルの置き換え完了である。
【００６８】
この設計方法により、クリティカルパスに対して必要なタイミング余裕を容易に確保させることが可能になり、結果として、半導体集積回路の動作速度を向上し、同時にアクティブ時の消費電力、スタンバイ時の消費電力を共に低減し、更に面積的なオーバーヘッドの無い半導体集積回路の設計が容易になる。出力信号振幅の大きな回路に振幅の小さな信号が入力されて出力が中間レベルになることによって貫通電流を生ずる事態を抑止する手段として、図８のステップ１４に示されるように、クリティカルパスの先頭セルから高速セルに置き換えるようにすることにより、置き換え位置の自由度はある程度制限されるが、置き換え規則によって貫通電流の発生を比較的簡単に阻止することができる。
【００６９】
図１１には高速セルと低電力セルが混在した他の単位信号パスの例を示す。図１１の例では信号経路がノードｃで、フリップフロップＦ８１に至るパス、Ｆ８２に至るパス、Ｆ８３に至るパスと、三つに分岐している。ここで、ノードｅ，ｆ，ｇ，ｈの信号振幅について考える。ノードｅは、低電力セルＧ８３の出力であるので、振幅ＶＤＤＬ−ＶＳＳＬである。ノードｇは、低電力セルＦ８２の出力であるので、振幅ＶＤＤＬ−ＶＳＳＬである。ノードｈは、高速セルＦ８３の出力であるので、振幅ＶＤＤＨ−ＶＳＳＨである。ここで、フリップフロップＦ８１に用いる回路構成について考慮しなければならない。仮に、Ｆ８１に低電力セルを用いると、ノードｆの振幅はＶＤＤＬ−ＶＳＳＬとなる。しかし、次段に接続されているセルＧ８４が高速セルであるために、ノードｆの振幅がＶＤＤＬ−ＶＳＳＬではセルＧ８４に貫通電流が発生してしまう。逆にＦ８１に高速セルを使用すると、前段のセルＧ８３の出力ノードｅの振幅がＶＤＤＬ−ＶＳＳＬであるために、今度はセルＦ８１に貫通電流が発生してしまう。これに対する解決策の一つとして、Ｆ８１に、レベルシフト機能付きフリップフロップを使用する。レベルシフト機能付きフリップフロップは、クロック信号に同期して入力信号振幅を高速セルの出力信号振幅にレベル変換するクロック同期型レベルシフト回路を入力段に有する。図１１は、Ｆ８１にレベルシフト機能付きフリップフロップを使用した例を示している。このようにすれば、ノードｅの振幅がＶＤＤＬ−ＶＳＳＬである場合でも、ノードｆの振幅をＶＤＤＨ−ＶＳＳＨにすることができ、貫通電流の問題も発生しない。
【００７０】
図１２には前記レベルシフト機能付きフリップフロップの一例が示される。図１３には図１２に示されるレベルシフト機能付きフリップフロップの動作波形が例示される。同図に示されるレベルシフト機能付きフリップフロップは、初段のレベルシフタ部２０と、後段のラッチ部２１から構成されている。レベルシフタ部２０は、ｎＭＯＳトランジスタＭＮ１０，ＭＮ１１とｐＭＯＳトランジスタＭＰ１０，ＭＰ１１から成るＣＭＯＳスタティックラッチ、２個のｐチャネル型のプリセットＭＯＳトランジスタＭＰ１２，ＭＰ１３、ｎチャネル型の差動入力ＭＯＳトランジスタＭＮ１４，ＭＮ１５、ｎチャネル型のパワースイッチＭＯＳトランジスタＭＮ１６、インバータＩＮＶ、及び相互コンダクタンスが比較的小さくされて常時オン状態にされるｎチャネル型のＭＯＳトランジスタＭＮ１７によって構成される。ラッチ部２１は相互に一方の入力が出力に結合されたＮＡＮＤゲートＮＡＮＤ０，ＮＡＮＤ１によって構成される。入力信号Ｄは低電力セルの出力振幅を有するから、差動入力ＭＯＳトランジスタの入力振幅を揃えるためにインバータ２２は低電力セルと同様の動作電源ＶＤＤＬ，ＶＳＳＬで動作される。前記ＭＯＳトランジスタＭＮ１７は、ＭＯＳトランジスタＭＮ１４、ＭＮ１５のドレインがフローティングの状態になって保持値が不所望に反転するのを防止するものであり、レベルシフタ部２０をスタティック動作させるのに必要である。
【００７１】
前記ラッチ部２１において２入力がＮ１＝“Ｈ（ハイレベル）”、Ｎ２＝“Ｈ”のとき出力Ｑはその直前の入力状態に応ずる出力状態を維持する。レベルシフト部２０においてプリセットＭＯＳトランジスタＭＰ１２，ＭＰ１３はクロック信号ＣＫのローレベル期間に前記ノードＮ１，Ｎ２を“Ｈ”にプリセットする。レベルシフト部２０はクロック信号ＣＫのハイレベル期間に応答してレベルシフト動作可能にされる。即ち、入力信号Ｄの論理値に応ずる差動入力にしたがってスタティックラッチ回路がラッチ動作を行い、ノードＮ１，Ｎ２のラッチデータにしたがってラッチ部２１がラッチ動作を行う。クロック信号ＣＫのローレベル期間ではノードＮ１，Ｎ２が“Ｈ”にプリセットされ、ラッチ部２１は出力Ｑをそのまま維持する。このように、クロックＣＫが“Ｈ”レベルになると、振幅ＶＤＤＬ−ＶＳＳＬの入力信号Ｄが振幅ＶＤＤＨ−ＶＳＳＨの信号に増幅され、増幅された信号はＮＡＮＤ０とＮＡＮＤ１をクロスカップル接続したラッチ部に記憶される。入力信号Ｄを受けるインバータＩＮＶのみ動作電源がＶＤＤＬ，ＶＳＳＬであり、それ以外は動作電源がＶＤＤＨ，ＶＳＳＨである。
【００７２】
上述のレベルシフト機能付きフリップフロップＦ８１を用いれば、単位信号パスの上流側より高速セルに置き換えるという規則に対する例外を認めることができ、半導体集積回路の設計の自由度をある程度向上させることが可能になる。
【００７３】
図１４及び図１５を用いて、本発明を適用した半導体集積回路の別の設計方法について説明する。図１４、図１５に示される設計方法は、クロック同期レベルシフト機能付きフリップフロップを利用するだけでなく、単位信号パスの途中にレベルシフタを挿入することを許す場合の設計フローである。即ち、クリティカルパス中のあるセルを高速セルに置き換えた時、その前段が低電力セルである場合は、相対的に小さな振幅（ＶＤＤＬ，ＶＳＳＬ）の信号が相対的に大きな振幅（ＶＤＤＨ，ＶＳＳＨ）の回路に入力されることになるため、レベルシフタを追加挿入するようにした設計フローである。図１４の設計方法は、図８の設計方法におけるステップ１４の処理が相違され、目標のサイクル時間を達成しているかどうかの判定１３の後、目標ディレイをオーバーしたパスに対しては、クリティカルパス中の１セルを同じ論理を持った高速セルに置き換え（１４Ａ）、置き換えた高速セルの前段が低速セルならば、置き換えた高速セルの前段にレベルシフタを追加する（１４Ｂ）、という処理を行うという点で相違する。
【００７４】
図１５を用いて前記図１４で説明した処理を更に詳細に説明する。図１５の（Ａ）は、低電力セルのみを使用して作られた、ある信号経路を表す模式図である。図１５に示されるＮＡＮＤゲートＧ９０〜Ｇ９２、フリップフロップＦ９０，Ｆ９１は図６示したものと同様のディレイ特性を持っている。また、図１５にはインバータＧ９３とレベルシフタＧ９４が示されている。インバータＧ９３は低電力セルの場合は遅延時間０．４ｎｓ、高速セルの場合は０．２ｎｓと仮定する。レベルシフタＧ９４は低振幅信号を大振幅信号に変換する回路であり、遅延時間を０．４ｎｓと仮定する。図１５の（Ｂ）に例示されるように例えばＧ９１を高速セルに置きかえると、Ｇ９０とＧ９１の間にレベルシフタＧ９４を挿入する必要が生ずる。図１５の（Ｃ）のように、レベルシフタＧ９４を挿入した後の遅延時間は４．５ｎｓとなる。更にセルの置き換えを進め、最終的に、図１５の（Ｄ）のように、遅延時間が４．０ｎｓにされる。
【００７５】
図１６には前記レベルシフタＧ９４の一例が示される。ｐＭＯＳトランジスタＭＰ２０及びｎＭＯＳトランジスタＭＮ２０から成るインバータはＶＤＤＬ，ＶＳＳＬを動作電源として入力信号ＩＮ０を反転する。入力信号ＩＮ０は信号振幅がＶＤＤＬ−ＶＳＳＬの小振幅である。ｐＭＯＳトランジスタＭＰ２１〜ＭＰ２４とｎＭＯＳトランジスタＮＭ２１〜ＮＭ２２から成る回路はＶＤＤＨ、ＶＳＳＬを動作電源として、入力信号ＩＮ０及びその反転信号を入力し、入力した信号の信号振幅の高電位側をＶＤＤＬからＶＤＤＨにレベルシフトする回路である。ｐＭＯＳトランジスタＭＰ２５〜ＭＰ２６とｎＭＯＳトランジスタＮＭ２３〜ＮＭ２６から成る回路はＶＤＤＨ、ＶＳＳＨを動作電源として、信号振幅がＶＳＳＬ−ＶＤＤＨの前段からの相補出力信号を入力し、入力した信号の信号振幅の低電位側をＶＳＳＬからＶＳＳＨにレベルシフトする回路である。前記ｐＭＯＳトランジスタＭＰ２５とｎＭＯＳトランジスタＭＮ２３のコモンドレイン電極に、振幅がＶＤＤＬ−ＶＤＤＨにレベルシフトされた信号ＯＵＴ０が得られる。
【００７６】
《レイアウト》
図１７には本発明に係る半導体集積回路の部分的なレイアウト構成例が模式的に示される。同図において３０はＶＢＰ、ＶＤＤＨ，ＶＤＤＬ，ＶＳＳＬ，ＶＳＳＨ，ＶＢＮの各電源幹線、１は低電力セル、２は高速セルを意味する。低電力セル１の中にはセルの向きを表すために代表的に２個のセルに文字“Ｆ”が図示されている。即ち、図の上下に隣接するセルの向きは相互に上下反転されている。図の簡略化のため、各セル間の配線は図示していないが、電源幹線３０の各電源配線と図示を省略するセル間電源配線とのコンタクト位置は３１で示されている。図１の説明の際に述べたように、本発明による高速セル２、低電力セル１は、ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタの基板電位がそれぞれ共通であるため、高速セル２及び低電力セル１を相互に共通のｎ型ウェル領域、ｐ型ウェル領域に混在させて、タイル状に敷き詰めてレイアウトすることが可能である。基板電位を共通化しない前記第２の文献に記載の技術を適用する場合には、図１８の比較例で示すように、電位差の大きな電源組ＶＤＤＨ，ＶＳＳを動作電源とする高速論理回路形成用のセル形成領域（ＶＤＤＨｒｏｗ）と、電位差の小さな電源組ＶＤＤＬ，ＶＳＳを動作電源とする低電力論理回路形成用のセル形成領域（ＶＤＤＬｒｏｗ）との間には、同一導電型のウェル領域であっても夫々のウェル領域を電気的に分離する基板分離領域を設けなければならない。図１７に例示される本発明の場合には基板分離領域が必要ないため、所要の論理回路を少ない面積でレイアウトすることが可能である。また、図１８の比較例の場合、特に図示はしないが、基板電位を共通化しないセルを同一行に配置しようとすれば、基板電位が異なるセル毎にウェル領域を細かく分断して分離領域を確保していかなければならない。
【００７７】
図１９にはセル内部の電源配線が模式的に示される。同図の（Ａ）は電源線配線及び接地配線のペアをセル内に１組有する従来のセルレイアウト例を示す。４０はｐＭＯＳトランジスタの基板電位ＶＢＰを伝達する金属配線、４１は電源電位ＶＤＤを伝達する金属配線、４２は電源電位ＶＳＳを伝達する金属配線、４３はｎＭＯＳトランジスタの基板電位ＶＢＮを伝達する金属配線を表している。これに対し、図１９の（Ｂ）は本発明に係る高速セルや低電力セルのセル内レイアウト例を示す。４４はｐＭＯＳトランジスタの基板電位ＶＢＰを伝達する金属配線、４５は電源電位ＶＤＤＨを伝達する金属配線、４６は電源電位ＶＤＤＬを伝達する金属配線、４７は電源電位ＶＳＳＬを伝達する金属配線、４８は電源電位ＶＳＳＨを伝達する金属配線、４９はｎＭＯＳトランジスタの基板電位ＶＢＮを伝達する金属配線を表している。高速セルの場合はＭＯＳトランジスタのソースを金属配線４５，４８に接続し、低電力セルの場合はＭＯＳトランジスタのソースを金属配線４６，４７に接続する。このように、一つのセル内に複数の電源配線を通したレイアウトにすることによって、図１７に示すような高速セルと低電力セルの混在レイアウトが簡単化される。また、（Ａ）の従来例における電源配線４１と、（Ｂ）の本発明に係るレイアウト構成の電源配線４５，４６の幅を考えたとき、本発明は前述の通り回路の消費電力を下げる働きがあることから、４５と４６の配線幅の合計は、４１の幅よりも太くする必要はない。したがって、従来レイアウトよりも本発明のレイアウトが大きくなることはない。
【００７８】
図２０には図１で説明したインバータ論理を有する前記高速セル２のレイアウト例が示される。図２０の（Ａ）は平面図、図２０の（Ｂ）は（Ａ）のＡ−Ｂ矢視断面図である。図２０において、４４はｐＭＯＳトランジスタの基板電位ＶＢＰを伝達する金属配線、４５は電源電位ＶＤＤＨを伝達する金属配線、４６は電源電位ＶＤＤＬを伝達する金属配線、４７は電源電位ＶＤＤＬを伝達する金属配線、４８は電源電位ＶＳＳＬを伝達する金属配線、４９はｎＭＯＳトランジスタの基板電位ＶＢＮを伝達する金属配線を表している。また、５２はｐＭＯＳトランジスタの拡散層、５３はｎＭＯＳトランジスタの拡散層、５４はポリシリコンで形成されたＭＯＳトランジスタのゲート電極、５０は金属配線４４とｎ型ウェル領域ＮＷＥＬＬとを接続するスルーホール、５１は金属配線４９とｐ型ウェル領域ＰＷＥＬＬとを接続するスルーホール、５６は金属配線４５と拡散層５２とを接続するスルーホール、５７は金属配線４９と拡散層５３とを接続するスルーホール、５９はインバータ回路の入力電極、５８はインバータ回路の出力電極を表している。
【００７９】
図２１には図１で説明したインバータ論理を有する前記低電力セル１のレイアウト例が示される。図２１の（Ａ）は平面図、図２１の（Ｂ）は（Ａ）のＡ−Ｂ矢視断面図である。図２０との相違点は、拡散層５２がスルーホール６０で金属配線４６に接続され、拡散層５４がスルーホール６１で金属配線４７に接続されている点である。その他の構成は図２０と同じである。要するに、図２０と図２１を見比べるれば明らかなように、両者の相違点は、スルーホール５６と６０の位置の相違と、スルーホール５７と６１の位置の相違点だけである。このように、両者のセル外形や端子位置に違いがないということは、セルレイアウト工数の削減につながる。また、低電力セル１を高速セル２へ置き換える図８のステップ１４、図１４のステップ１４Ａの場合に、一旦レイアウトしたセルを一切移動せず入れ替えることができるということは、セル間配線の移動が発生しないため、セルの配置、配線にかかる工数をも削減することができる。
【００８０】
《半導体集積回路》
図２２には本発明を適用した半導体集積回路を電源系を中心に示してある。同図の例では、半導体集積回路７０はＤＣ−ＤＣ変換器７２、ＣＰＵコア７４、及び入出力回路（Ｉ／Ｏ回路）７３を半導体チップに有する。Ｉ／Ｏ回路７３は、外部のアドレスバス及びデータバスとインタフェースされるバスバッファ回路、或いはＡ／ＤコンバータやＤ／Ａコンバータなどのアナログ入出力回路のような回路である。ＣＰＵコア７４は命令をフェッチし、フェッチした命令を解読する命令制御部、命令制御部による命令解読結果に従って演算処理を行なう実行部からなる。７１はチップ外部の電源回路である。外部電源回路７１は半導体集積回路７０が実装される回路基板に設けられており、単一の電源組（ＶＤＤ，ＶＳＳ）を半導体集積回路７０に供給する。例えば、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖである。前記単一の電源組（ＶＤＤ，ＶＳＳ）を受けるＤＣ−ＤＣ変換器７２は４組の電源、（ＶＤＤＱ，ＶＳＳＱ）、（ＶＤＤＨ，ＶＳＳＨ）、（ＶＤＤＬ，ＶＳＳＬ）、（ＶＢＰ，ＶＢＮ）を発生する。特に制限されないが、ＶＤＤＱ＝３．３Ｖ、ＶＳＳＱ＝０Ｖ、ＶＤＤＨ＝２．５Ｖ、ＶＳＳＨ＝０Ｖ、ＶＤＤＬ＝２．０Ｖ、ＶＳＳＬ＝０．５Ｖ、ＶＢＰ＝２．２５Ｖ、ＶＢＮ＝０．２５Ｖである。前記電源（ＶＤＤＱ，ＶＳＳＱ）はＩ／Ｏ回路７３に供給され、残りはＣＰＵコア７４に供給される。図２２の例では、半導体集積回路７０に対しては一種類の外部電源（ＶＤＤ，ＶＳＳ）のみを供給すればよいため、使い勝手が良好である。
【００８１】
図２３には本発明を適用した別の半導体集積回路を電源系を中心に示してある。図２２との相違点は、同図の半導体集積回路７０ＡはＤＣ−ＤＣ変換器７２を内蔵せず、外部電源７１Ａから発生される４組の電源、（ＶＤＤＱ，ＶＳＳＱ）、（ＶＤＤＨ，ＶＳＳＨ）、（ＶＤＤＬ，ＶＳＳＬ）、（ＶＢＰ，ＶＢＮ）入力して動作電源にすることである。この例の場合は、ＤＣ−ＤＣ変換器をチップ上に持つ必要がないため、その分だけ半導体集積回路のチップ面積を小さくすることができる。
【００８２】
図２４には本発明を適用した半導体集積回路装置の一例としてマイクロプロセッサが示される。同図に示されるマイクロプロセッサは、単結晶シリコンのような１個の半導体基板若しくは半導体チップに例えばＣＭＯＳ集積回路製造技術によって形成される。
【００８３】
マイクロプロセッサ８０は前記命令制御部及び実行部を備えたＣＰＵ（中央処理ユニット）８１と、浮動小数点演算に特化したＦＰＵ（浮動小数点ユニット）８２を有する。命令アクセス及びオペランドアクセスのためのアドレシング機能はＣＰＵ８１が有し、ＦＰＵ８２へのロードデータ及びＦＰＵ８２からのストアデータに対するアドレシングはＣＰＵ８１が行なう。
【００８４】
キャッシュユニット（ＣＡＣＨＥ）８３は、夫々図示を省略するデータキャッシュメモリ、命令キャッシュメモリ、及びＭＭＵ（メモリマネージメントユニット）を有する。ＭＭＵはＣＰＵ８１の論理アドレスを物理アドレスに変換するアドレス変換機能を有し、連想メモリ構造のアドレス変換バッファ（ＴＬＢ）にアドレス変換のためのエントリを有する。命令キャッシュメモリ及びデータキャッシュメモリは、図示を省略するメインメモリが保有する命令及びデータのうち、最近利用された命令及びデータのアドレスの近辺のアドレスの命令及びデータをキャッシュエントリとして保有する連想メモリ構造を有する。このキャッシュユニット８３は一方においてＣＰＵ８１及びＦＰＵ８２に接続され、他方においてバスステートコントローラ（ＢＳＣ）８４に接続される。
【００８５】
バスステートコントローラ８４は、キャッシュユニット８３におけるキャッシュミス或いはＴＬＢミス等に際して、必要な外部バスアクセスや周辺回路のアクセスを制御する。周辺回路としてクロックパルスジェネレータ（ＣＰＧ）８７、タイマカウンタ（ＲＴＣ）８８、及び割り込みコントローラ（ＩＮＴＣ）８９を有する。また、バスステートコントローラ８４にはダイレクトメモリアクセスコントローラ（ＤＭＡＣ）８６が接続される。ＣＰＵ８１がＤＭＡＣ８６にデータ転送制御条件を初期設定すれば、その条件に従ってＤＭＡＣ８６はバスステートコントローラ８４を介して周辺回路や外部との間でデータ転送制御を起動する。バスステートコントローラ８４は外部バスインタフェース８５を介して外部バスに接続される。
【００８６】
図２４に示されるマイクロプロセッサ８０において、ＣＰＵ８１、ＦＰＵ８２、ＣＡＣＨＥ８３、ＢＳＣ８４、ＤＭＡＣ８６、及びＩＮＴＣ８９に、今まで説明したところの基板電位を共通化した第１論理ゲート１及び第２論理ゲート２を混在させて論理回路を構成するという手段を採用してある。例えば、ＣＰＵ８１における命令コードのデコード及び命令アドレスの発行論理、キャッシュユニット８３におけるキャッシュメモリアクセス、ＦＰＵ８２における積和演算等のための信号パスがクリティカルパスになり易いので、それらを含む回路を、基板電位を共通化した第１論理ゲート１及び第２論理ゲート２を混在させて構成することにより、マイクロプロセッサ８０によるデータ処理性能の向上と低消費電力の双方を実現することができる。
【００８７】
《基板電位共通化の別の態様》
図２５には本発明に係る半導体集積回路が有する第１の論理ゲート及び第２の論理ゲートの別の例が示される。図１においてはｐＭＯＳトランジスタＭＰ０，ＭＰ１の基板電位ＶＢＰ、ｎＭＯＳトランジスタＭＮ０，ＭＮ１の基板電位ＶＢＮを電源ＶＤＤＨ，ＶＤＤＬ，ＶＳＳＨ，ＶＳＳＬとは別に用意していたが、図２５の例では、ＶＢＰをＶＤＤＨと共通にし、ＶＢＮをＶＳＳＨと共通にした。夫々の電位関係は図２６に例示されるように、ＶＤＤＨ、ＶＤＤＬ、ＶＳＳＬ、ＶＳＳＨの順に電位が低くなるようにされている。この場合、ＭＯＳトランジスタＭＰ０、ＭＮ０には基板バイアスがかからないため、閾値電圧が比較的低く高速動作が可能であり、トランジスタＭＰ１、ＭＮ１にはＶＤＤＬ−ＶＤＤＨ、ＶＳＳＬ−ＶＳＳＨだけ逆方向バイアスがかかり、閾値電圧が上がるためリーク電流が少なくなる。また、図２５の第２の論理ゲート２の一例であるインバータタイプの高速セル２は出力振幅がＶＤＤＨ−ＶＳＳＨであるため高速であり、第１の論路ゲート１の一例であるインバータタイプの低電力セル１は出力振幅がＶＤＤＬ−ＶＳＳＬであるため低電力である。クリティカルパスにのみ高速セル２を使用し、その他の経路には低電力セル１を用いれば、高速動作、低電力動作を同時に実現できる。
【００８８】
更に、図２５のように、ＶＢＰ、ＶＢＮ配線を削減できるので、図１７、図１９乃至図２１で示したレイアウトを更に単純化でき、また、図２２及び図２３で示した電源回路も単純化することができる。
【００８９】
図２５の例においても図８及び図１４で説明した設計方法を適用することができる。高速セルへの置き換えに際しては、前述と同様に、図１２のレベルシフト機能付きフリップフロップや図１６のレベルシフタを用いることができる。
【００９０】
図２７には本発明に係る半導体集積回路が有する第１の論理ゲート及び第２の論理ゲートの更に別の例が示される。同図の例では、接地側の電源電位をＶＳＳ一種類にしている。電位関係は図２８に例示されるように、ＶＤＤＨ、ＶＢＰ、ＶＤＤＬ、ＶＢＮ、ＶＳＳの順に電位が低くなるようにされている。出力振幅は、第２の論理ゲート２の一例であるインバータタイプの高速セル２がＶＤＤＨ−ＶＳＳ、第１の論理ゲート１の一例であるインバータタイプの低電力セル１がＶＤＤＬ−ＶＳＳであり、前者は高速向き、後者は低電力向きである。ｎＭＯＳトランジスタＭＮ０、ＭＮ１は、共通のソース電位ＶＳＳ及び共通の基板電位ＶＢＮを持っているため、閾値電圧は共にＶｔｈｎ０で同じである。これに対しｐＭＯＳトランジスタＭＰ０、ＭＰ１は基板バイアスのかかり方が違うため、異なった閾値電圧Ｖｔｈｐ０、Ｖｔｈｐ１を持つことになり、ｐＭＯＳトランジスタＭＰ１の方が閾値電圧が高い。ここで、ＭＯＳトランジスタのサブスレッショルドリークはＭＯＳトランジスタのゲート幅に比例すると言われている。通常、ＣＭＯＳ回路では駆動力の弱いｐＭＯＳトランジスタのゲート幅を、ｎＭＯＳトランジスタよりも大きくするため、サブスレッショルドリークの点ではｐＭＯＳトランジスタの方が大きいと考えられる。図２７の例では、この点に着目し、ｐＭＯＳトランジスタＭＰ１のリーク電流を削減する効果を狙っている。なお、この例の場合、図１７、図１９乃至図２１で示したレイアウト例や、図２２及び図２３で示した電源回路例を更に単純化できることは言うまでもない。
【００９１】
図２７の例においても図８及び図１４で説明した設計方法を適用することができる。高速セルへの置き換えに際しては、前述と同様に、図１２のレベルシフト機能付きフリップフロップや図２９のレベルシフタを用いることができる。図２９のレベルシフタは図１６のレベルシフタに対してＭＯＳトランジスタＭＰ２５、ＭＰ２６、ＭＮ２３〜ＭＮ２６を省略し、低電位側電源を接地電位ＶＳＳに単一化し、入力振幅ＶＤＤＬ−ＶＳＳを出力振幅ＶＤＤＨ−ＶＳＳにレベルアップするように構成される。
【００９２】
《プログラム記録媒体》
前記図８及び図１４で夫々説明した設計方法による半導体集積回路の設計にはそれらの処理を規定するプログラムを利用することができる。この設計支援プログラムは、図３０に例示されるコンピュータ９０によって読取り可能にＦＤ（フロッピー（登録商標）・ディスク）、ＣＤ−ＲＯＭ（コンパクト・ディスク−ＲＯＭ）ディスク、ＭＯ（マグネット−オプティックス：磁気光学）ディスクなどの記録媒体９１に記録されて提供される。そのプログラムは、図８又は図１４に示されるフローチャートの処理１１〜１５をＣ言語などで記述したソースプログラムをコンピュータ９０に対応してコンパイル及びデバッグして得られたオブジェクトコードである。プログラムによる処理の具体的な内容は既に説明したのでここでは重ねて説明しないが、プログラムによる処理は、特に制限されないが、グラフィック・ユーザ・インタフェースを介してオペレータによるコマンド入力に従って進行するようになっている。このプログラムは、第１の論理ゲート１を用いて設計された論理回路における信号経路の信号伝播遅延時間が目標を満足するか否かを判定し、信号伝播遅延時間が目標を満足しない信号経路に含まれる単数又は複数の第１の論理ゲート１を、第２の論理ゲート２に置き換える処理を支援する。このようなプログラム記録媒体９１から読み取ってコンピュータ９０で利用することにより、前記設計方法による半導体集積回路の設計を容易に行うことが可能になる。
【００９３】
《設計データ記録媒体》
前記図８及び図１４で夫々説明した設計方法等によって半導体集積回路を設計するときコンピュータによって読取り可能な設計データを用いることができる。例えばそのような設計データは、図２１に例示されるように第１の論理ゲート１を半導体チップに形成するための図形パターンを定める第１のマスクパターンデータと、図２０に例示されるように第２の論理ゲート２を前記半導体チップに形成するための図形パターンを定める第２のマスクパターンデータと、を含む。マスクパターンデータは、前記インバータ論理に限定されず、ＮＡＮＤ，ＮＯＲ等の適宜の回路パターンデータであってよい。この設計データはコンピュータ９０によって読取り可能に記録媒体９１に記録されて提供される。マスクパターンデータは、例えばマスクパターンを形成するための描画データである。マスクパターンのデータは、半導体チップ上の半導体層（半導体領域）、配線層、絶縁層等の回路形成層毎に、図形パターンを規定する座標データであり、例えば、ＧＤＳ２と称されるようなストリームフォーマットのデータとされ、エンジニアリングワークステーションによって構成されるようなマスク設計装置等のコンピュータ９０に読み込まれて、フォトマスクのパターンを生成することができるようなデータとされる。この設計データは、ハードＩＰモジュールのデータと同様に、機能及び性能的な検証を経たデータであるから、それによって特定される回路の機能や性能は既に安定されている性質のものである。集積回路の設計にそのような設計データを用いることにより、少ない設計工数で、機能及び性能上高い信頼性を保証することが可能になる。
【００９４】
前記設計データは、所謂ソフトＩＰモジュールのようなハードウェア記述言語で記述されたデータであってもよい。すなわち、コンピュータ９０によって読取り可能に設計データ記録媒体９１に記録された設計データは、第１の論理ゲート１の機能を定めるための第１の機能記述データと、第２の論理ゲート２の機能を定めるための第２の機能記述データと、を含む。この機能記述データはＨＤＬ等のコンピュータ言語で機能記述したデータであり、前記ソフトＩＰモジュールのデータと同様に、それによって特定される回路の機能や性能はハードＩＰモジュールの場合ほど安定性が保証されていない反面、回路の駆動能力等に関する設計の自由度が保証されている。このように、集積回路の設計に機能記述データを用いることにより、設計の自由度を保証しながら、最終的に所要に回路の図形パターンを設計することが可能になる。
【００９５】
半導体集積回路の設計に用いられるエンジニアリングワークステーション、パーソナルコンピュータ若しくは設計装置のようなコンピュータ９０は、図３０に例示されるように、プロセッサ及びメモリなどを実装したプロセッサボード、そして各種インタフェースボードを搭載したコンピュータ本体９２に、ディスプレイ９３、キーボード９４、ディスクドライブ９５などの代表的に示された周辺機器が接続されて構成される。ＩＰモジュールデータのような設計データは前記記録媒体９１に格納されている。記録媒体９１は、特に制限されないが、前記ディスクドライブ９５に装着されて、それに記憶されているＩＰモジュールデータがコンピュータ本体９２に読み込まれる。例えば、読み込まれたデータが、ＨＤＬで記述された記述データであった場合、上記コンピュータ９０はこれを解読して処理を行う。解読して処理を行うために、上記コンピュータ９０は特定のプログラムを実行する。コンピュータ９０は分散処理システムであっても良い。例えば、ディスクアクセス、レイアウト演算、マンマシン・インタフェースの夫々をＬＡＮ等のネットワークに接続された個別のコンピュータを用いて処理させ、処理結果を連携して利用可能にしても良い。尚、前記設計データとしてのＩＰモジュールデータの容量が大きくなり、１個の記録媒体９１に格納することが不可能になった場合には、ＩＰモジュールデータを複数の記録媒体に分けて格納するようにしてもよい。勿論、上記ＩＰモジュールデータを、予め複数の記録媒体に格納するように分割しておいて、複数の記録媒体に格納してもよい。これには、このようなＩＰモジュールデータは、それを提供する専門のベンダーが有するコンピュータのディスクドライブ等に格納されており、ＩＰモジュールデータを利用しようとする者は、所定の手続に従って、ネットワークを介して利用可能とすることもできる。
【００９６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９７】
例えば、電源電位と基板電位との関係は図１、図２５、図２７の態様に限定されない。例えば、図２５のような電源ペアにおいて高速化を最優先にするなら第２の論理ゲートに対して基板バイアスをかけ、第１の論理ゲートには基板バイアスをかけないようにしてもよい。また、第１及び第２の論理ゲートは前記インバータやＮＡＮＤなどの論理に限定されず適宜の論理であってよい。更に、半導体集積回路はＣＰＵを搭載したマイクロプロセッサやマイクロコンピュータに限定されず、シンクロナスＤＲＡＭ等のクロック同期型メモリ、グラフィックコントローラのようなＤＲＡＭ混載ＬＳＩ等に広く適用することができる。また、半導体集積回路はＣＭＯＳ回路に限定されず、Ｂｉ−ＣＭＯＳ回路などであってよい。また、上記説明では設計データとプログラムデータを同一に記録媒体９１に格納してあるように説明したが、当然夫々を別々の記録媒体に記録して提供してよいことは言うまでもない。
【符号の説明】
【００９８】
１  第１の論理ゲート（低電力セル）
２  第２の論理ゲート（高速セル）
ＶＤＤＨ  第２の高電位
ＶＤＤＬ  第１の高電位
ＶＳＳＨ  第２の低電位
ＶＳＳＬ  第１の低電位
ＶＢＰ  高電位側基板電位
ＶＢＮ  低電位側基板電位
ＭＰ０，ＭＰ１  ｐＭＯＳトランジスタ
ＭＮ０，ＭＮ１  ｎＭＯＳトランジスタ
Ｆ３０〜Ｆ３３  順序回路
Ｇ３０〜Ｇ３８  組合せ回路
Ｆ４０〜Ｆ４２  順序回路
Ｇ４０〜Ｇ４７  組合せ回路
Ｆ７０〜Ｆ７１  順序回路
Ｇ７０〜Ｇ７４  組合せ回路
Ｆ８０〜Ｆ８３  順序回路
Ｇ８０〜Ｇ８６  組合せ回路
Ｆ８１  レベルシフト機能付きフリップフロップ
２０  レベルシフタ部
２１  ラッチ部
Ｆ９０〜Ｆ９１  順序回路
Ｇ９０〜Ｇ９３  組合せ回路
Ｇ９４  レベルシフタ
４４  ＶＢＰ用金属配線
４５  ＶＤＤＨ用金属配線
４６  ＶＤＤＬ用金属配線
４７  ＶＳＳＬ用金属配線
４８  ＶＳＳＨ用金属配線
４９  ＶＢＮ用金属配線
ＮＷＥＬＬ  ｎ型ウェル領域
ＰＷＥＬＬ  ｐ型ウェル領域
８０  マイクロプロセッサ
９０  コンピュータ
９１  記録媒体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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