(57)【要約】【課題】金属ゲートを有するトランジスタを混載する半導体装置に、印加電圧による特性変動の小さい容量素子を形成することを可能とする。【解決手段】半導体基板１１に形成された半導体領域１２と絶縁領域１３と、半導体領域１２に形成されたトランジスタ素子２０と、絶縁領域１３上に形成された容量素子３０を有し、トランジスタ素子２０は、半導体領域１２上にゲート絶縁膜２１を介して形成された第１ゲート電極２３と第２ゲート電極２４の２層構造のゲート電極２２と、ゲート電極２２の両側の半導体領域１２に形成されたソース・ドレイン領域２７，２８を有し、容量素子３０は、絶縁領域１３上に積層して形成された第１容量電極３１、容量絶縁膜３２、第２容量電極３３を有し、第１容量電極３１と第１ゲート電極２３が、また第２容量電極３３と第２ゲート電極２４が、それぞれ同一材料で形成されている。【選択図】図１
2010010507.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の半導体領域と、
前記半導体基板に形成された前記半導体領域を分離する絶縁領域と、
前記半導体領域に形成されたトランジスタ素子と、
前記絶縁領域上に形成された容量素子を有し、
前記トランジスタ素子は、
前記半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側における前記半導体領域に形成されたソース・ドレイン領域を有し、
前記容量素子は、
前記絶縁領域上に形成された第１容量電極と、
前記第１容量電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された第２容量電極を有し、
前記ゲート電極は第１ゲート電極とその上に形成された第２ゲート電極を有し、
前記第１容量電極と前記第１ゲート電極は同一材料で形成され、
前記第２容量電極と前記第２ゲート電極は同一材料で形成されている
半導体装置。
【請求項２】
前記第１ゲート電極は仕事関数制御膜である
請求項１記載の半導体装置。
【請求項３】
前記第１容量電極の一部が前記容量絶縁膜から露出されている
請求項１記載の半導体装置。
【請求項４】
前記絶縁領域は素子分離領域である
請求項１記載の半導体装置。
【請求項５】
半導体基板の半導体領域と、
前記半導体基板に形成された前記半導体領域を分離する絶縁領域と、
前記半導体領域に形成されたトランジスタ素子と、
前記絶縁領域上に形成された容量素子を有し、
前記トランジスタ素子は、
前記半導体基板上に形成された第１絶縁膜と、
前記半導体領域上の前記第１絶縁膜に形成された第１凹部と、
前記第１凹部内に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第１凹部の内面に形成された第１ゲート電極と、
前記第１凹部内の前記第１ゲート電極上に形成された第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極からなるゲート電極の両側の前記半導体領域に形成されたソース・ドレイン領域を有し、
前記容量素子は、
前記絶縁領域上の前記第１絶縁膜に形成された第２凹部と、
前記第２凹部の内面に形成された第１容量電極と、
前記第１容量電極上に形成された容量絶縁膜と、
前記第２凹部内の前記容量絶縁膜上に形成された第２容量電極を有し、
前記第１容量電極と前記第１ゲート電極は同一材料で形成され、
前記第２容量電極と前記第２ゲート電極は同一材料で形成されている
半導体装置。
【請求項６】
前記第１絶縁膜上の一部に前記第２凹部に連続する溝部が形成され、
前記溝部内にも前記第１容量電極と前記容量絶縁膜が連続して形成されている
請求項５記載の半導体装置。
【請求項７】
前記絶縁領域は素子分離領域である
請求項５記載の半導体装置。
【請求項８】
半導体基板に半導体領域と絶縁領域とを形成する工程と、
前記半導体領域上にゲート絶縁膜を形成する工程と、
前記半導体基板上に第１電極層を形成する工程と、
前記絶縁領域上の前記第１電極層上に容量絶縁膜を形成する工程と、
前記第１電極層上に容量絶縁膜を被覆する第２電極層を形成する工程と、
前記第２電極層と前記第１電極層とを加工して前記ゲート絶縁膜上にゲート電極を形成するとともに、前記第２電極層と前記容量絶縁膜と前記第１電極層とを加工して容量素子を形成する工程と、
前記ゲート電極の両側における前記半導体領域にソース・ドレイン領域を形成する工程を有する
半導体装置の製造方法。
【請求項９】
前記容量素子を形成するときに、
前記第２電極層上に該第２電極層をエッチングするための前記容量絶縁膜よりも小さいマスクを形成した後、前記マスクを用いて前記第２電極層をエッチングし、
その後、前記容量絶縁膜をエッチングマスクにして前記第１電極層を形成する
請求項８記載の半導体装置の製造方法。
【請求項１０】
半導体基板に半導体領域と絶縁領域とを形成する工程と、
前記半導体領域上にダミーゲート絶縁膜を形成する工程と、
前記ダミーゲート絶縁膜上にダミーゲートパターンを形成するとともに前記絶縁領域上にダミー容量パターンを形成する工程と、
前記ダミーゲートパターンの両側における前記半導体領域にソース・ドレイン領域を形成する工程と、
前記ダミーゲートパターンと前記ダミー容量パターンを被覆する第１絶縁膜を形成した後、前記ダミーゲートパターンと前記ダミー容量パターンのそれぞれの上面を露出させる工程と、
前記ダミーゲートパターンと前記ダミーゲート絶縁膜と前記ダミー容量パターンを除去して、前記第１絶縁膜に第１凹部と第２凹部を形成する工程と、
前記第１凹部の内面と前記第２凹部の内面を含む前記第１絶縁膜上に第１電極層を形成する工程と、
前記第１凹部の底部の前記半導体領域上にゲート絶縁膜を形成する工程と、
前記第２凹部内の前記第１電極層上に容量絶縁膜を形成する工程と、
前記第１電極層上に前記容量絶縁膜を被覆して前記第１凹部内と前記第２凹部内が埋め込まれる第２電極層を形成する工程と、
前記第１絶縁膜上の余剰な前記第２電極層と前記容量絶縁膜と前記第１電極層を除去して、前記第１凹部内に前記第１電極層と前記第２電極層からなるゲート電極を形成するとともに、前記第２凹部内に前記第１電極層と前記容量絶縁膜と前記第２電極層とからなる容量素子を形成する工程とを有する
半導体装置の製造方法。
【請求項１１】
前記ダミーゲートパターンと前記ダミー容量パターンのそれぞれの上面を露出させた後に前記第１絶縁膜の上部に前記ダミー容量パターンに接続する溝部を形成する工程を有し、
前記第２凹部内に前記第１電極層と前記容量絶縁膜を形成するときに、前記溝部内にも前記第１電極層と前記容量絶縁膜を形成する
請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記溝部の深さは、前記第１電極の膜厚と前記容量絶縁膜の膜厚との和よりも浅く形成される
請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記半導体領域上にダミーゲートパターンを形成するとともに前記絶縁領域上にダミー容量パターンを形成する工程を行った後、
前記ダミーゲートパターンの両側における前記半導体領域に前記ソース・ドレイン領域よりも低濃度のエクステンション領域を形成する工程と、
前記ダミーゲートパターンおよび前記ダミー容量パターンの両側にサイドウォール絶縁膜を形成する工程を行ってから、
前記ダミーゲートパターンの両側に前記サイドウォール絶縁膜を介して前記半導体領域に前記ソース・ドレイン領域を形成し、
前記溝部を形成するときに、前記第１絶縁膜の上部とともに前記サイドウォールスペーサの上部にも形成する
請求項１１記載の半導体装置の製造方法。
【請求項１４】
半導体基板に半導体領域と絶縁領域とを形成する工程と、
前記半導体領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にダミーゲートパターンを形成するとともに前記絶縁領域上にダミー容量パターンを形成する工程と、
前記ダミーゲートパターンの両側における前記半導体領域にソース・ドレイン領域を形成する工程と、
前記ダミーゲートパターンと前記ダミー容量パターンを被覆する第１絶縁膜を形成した後、前記ダミーゲートパターンと前記ダミー容量パターンのそれぞれの上面を露出させる工程と、
前記ダミーゲートパターンと前記ダミー容量パターンを除去して、前記第１絶縁膜に第１凹部と第２凹部を形成する工程と、
前記第１凹部の内面と前記第２凹部の内面を含む前記第１絶縁膜上に第１電極層を形成する工程と、
前記第２凹部内の前記第１電極層上に容量絶縁膜を形成する工程と、
前記第１電極層上に前記容量絶縁膜を被覆して前記第１凹部内と前記第２凹部内が埋め込まれる第２電極層を形成する工程と、
前記第１絶縁膜上の余剰な前記第２電極層と前記容量絶縁膜と前記第１電極層を除去して、前記第１凹部内に前記第１電極層と前記第２電極層からなるゲート電極を形成するとともに、前記第２凹部内に前記第１電極層と前記容量絶縁膜と前記第２電極層とからなる容量素子を形成する工程とを有する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
金属ゲートを有するトランジスタ（例えば、特許文献１、２参照。）は、多結晶シリコンゲートのトランジスタに比較して、微細化および高速化等の点で有利である。
しかしながら、上記特許文献１，２は、トランジスタの構造もしくはトランジスタの製造方法に関するものであり、アナログ回路に必要な容量素子や抵抗素子に関する記載がない。
抵抗素子については、トランジスタ形成に必要な拡散層やゲート電極等を使用することが可能である。一方、容量素子は、トランジスタのゲート容量を容量素子として使うことも考えられるが、その場合、印加する電圧により容量値が大きく変化するという問題がある。
【０００３】
【特許文献１】特開平８-２９３６０４号公報
【特許文献１】特開２０００-３１２９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
解決しようとする問題点は、金属ゲートを有するトランジスタを混載する半導体装置に、印加電圧による特性変動の小さい容量素子を形成することが困難な点である。
【０００５】
本発明は、金属ゲートを有するトランジスタを混載する半導体装置に、印加電圧による特性変動の小さい容量素子を形成することを可能にする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置（第１半導体装置）は、半導体基板の半導体領域と、前記半導体基板に形成された前記半導体領域を分離する絶縁領域と、前記半導体領域に形成されたトランジスタ素子と、前記絶縁領域上に形成された容量素子を有し、前記トランジスタ素子は、前記半導体領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側における前記半導体領域に形成されたソース・ドレイン領域とを有し、前記容量素子は、前記絶縁領域上に形成された第１容量電極と、前記第１容量電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された第２容量電極を有し、前記ゲート電極は第１ゲート電極とその上に形成された第２ゲート電極を有し、前記第１容量電極と前記第１ゲート電極は同一材料で形成され、前記第２容量電極と前記第２ゲート電極は同一材料で形成されている。
【０００７】
本発明の第１半導体装置では、第１容量電極と容量絶縁膜と第２容量電極とからなる容量素子は半導体基板に形成された絶縁領域上に形成されていることによって、容量素子は印加電圧による特性変動が小さくなる。
また、第１ゲート電極と第１容量電極とが同一材料で形成され、第２ゲート電極と第２容量電極とが同一材料で形成されているので、同一半導体基板にトランジスタ素子と容量素子とを混載できる。
【０００８】
本発明の半導体装置（第２半導体装置）は、半導体基板の半導体領域と、前記半導体基板に形成された前記半導体領域を分離する絶縁領域と、前記半導体領域に形成されたトランジスタ素子と、前記絶縁領域上に形成された容量素子を有し、前記トランジスタ素子は、前記半導体基板上に形成された第１絶縁膜と、前記半導体領域上の前記第１絶縁膜に形成された第１凹部と、前記第１凹部内に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１凹部の内面に形成された第１ゲート電極と、前記第１凹部内の前記第１ゲート電極上に形成された第２ゲート電極と、前記第１ゲート電極と前記第２ゲート電極からなるゲート電極の両側の前記半導体領域に形成されたソース・ドレイン領域とを有し、前記容量素子は、前記絶縁領域上の前記第１絶縁膜に形成された第２凹部と、前記第２凹部の内面に形成された第１容量電極と、前記第１容量電極上に形成された容量絶縁膜と、前記第２凹部内の前記容量絶縁膜上に形成された第２容量電極を有し、前記第１容量電極と前記第１ゲート電極は同一材料で形成され、前記第２容量電極と前記第２ゲート電極は同一材料で形成されている。
【０００９】
本発明の第２半導体装置では、第１容量電極と容量絶縁膜と第２容量電極とからなる容量素子は半導体基板に形成された絶縁領域上に形成されていることによって、容量素子は印加電圧による特性変動が小さくなる。
また、第１ゲート電極と第１容量電極とが同一材料で形成され、第２ゲート電極と第２容量電極とが同一材料で形成されているので、同一半導体基板にトランジスタ素子と容量素子とを混載できる。
【００１０】
本発明の半導体装置の製造方法（第１製造方法）は、半導体基板に半導体領域と絶縁領域とを形成する工程と、前記半導体領域上にゲート絶縁膜を形成する工程と、前記半導体基板上に第１電極層を形成する工程と、前記絶縁領域上の前記第１電極層上に容量絶縁膜を形成する工程と、前記第１電極層上に容量絶縁膜を被覆する第２電極層を形成する工程と、前記第２電極層と前記第１電極層とを加工して前記ゲート絶縁膜上にゲート電極を形成するとともに、前記第２電極層と前記容量絶縁膜と前記第１電極層とを加工して容量素子を形成する工程と、前記ゲート電極の両側における前記半導体領域にソース・ドレイン領域を形成する工程を有する。
【００１１】
本発明の第１製造方法では、第１容量電極と容量絶縁膜と第２容量電極とからなる容量素子を半導体基板に形成された絶縁領域上に形成することによって、容量素子は印加電圧による特性変動が小さくなる。
また、第１ゲート電極と第１容量電極とを同一材料で形成し、第２ゲート電極と第２容量電極とを同一材料で形成するので、同一半導体基板にトランジスタ素子と容量素子とを混載できる。
【００１２】
本発明の半導体装置の製造方法（第２製造方法）は、半導体基板に半導体領域と絶縁領域とを形成する工程と、前記半導体領域上にダミーゲート絶縁膜を形成する工程と、前記ダミーゲート絶縁膜上にダミーゲートパターンを形成するとともに前記絶縁領域上にダミー容量パターンを形成する工程と、前記ダミーゲートパターンの両側における前記半導体領域にソース・ドレイン領域を形成する工程と、前記ダミーゲートパターンと前記ダミー容量パターンを被覆する第１絶縁膜を形成した後、前記ダミーゲートパターンと前記ダミー容量パターンのそれぞれの上面を露出させる工程と、前記ダミーゲートパターンと前記ダミーゲート絶縁膜と前記ダミー容量パターンを除去して、前記第１絶縁膜に第１凹部と第２凹部を形成する工程と、前記第１凹部の内面と前記第２凹部の内面を含む前記第１絶縁膜上に第１電極層を形成する工程と、前記第１凹部の底部の前記半導体領域上にゲート絶縁膜を形成する工程と、前記第２凹部内の前記第１電極層上に容量絶縁膜を形成する工程と、前記第１電極層上に前記容量絶縁膜を被覆し前記第１凹部内と前記第２凹部内が埋め込まれる第２電極層を形成する工程と、前記第１絶縁膜上の余剰な前記第２電極層と前記容量絶縁膜と前記第１電極層を除去して、前記第１凹部内に前記第１電極層と前記第２電極層からなるゲート電極を形成するとともに、前記第２凹部内に前記第１電極層と前記容量絶縁膜と前記第２電極層とからなる容量素子を形成する工程とを有する。
【００１３】
本発明の第２製造方法では、第１容量電極と容量絶縁膜と第２容量電極とからなる容量素子を半導体基板に形成された絶縁領域上の第１絶縁膜に形成した第２凹部内に形成することによって、容量素子は印加電圧による特性変動が小さくなる。
また、第１ゲート電極と第１容量電極とを同一材料で形成し、第２ゲート電極と第２容量電極とを同一材料で形成するので、同一半導体基板にトランジスタ素子と容量素子とを混載できる。
【００１４】
本発明の半導体装置の製造方法（第３製造方法）は、半導体基板に半導体領域と絶縁領域とを形成する工程と、前記半導体領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にダミーゲートパターンを形成するとともに前記絶縁領域上にダミー容量パターンを形成する工程と、前記ダミーゲートパターンの両側における前記半導体領域にソース・ドレイン領域を形成する工程と、前記ダミーゲートパターンと前記ダミー容量パターンを被覆する第１絶縁膜を形成した後、前記ダミーゲートパターンと前記ダミー容量パターンのそれぞれの上面を露出させる工程と、前記ダミーゲートパターンと前記ダミー容量パターンを除去して、前記第１絶縁膜に第１凹部と第２凹部を形成する工程と、前記第１凹部の内面と前記第２凹部の内面を含む前記第１絶縁膜上に第１電極層を形成する工程と、前記第２凹部内の前記第１電極層上に容量絶縁膜を形成する工程と、前記第１電極層上に前記容量絶縁膜を被覆して前記第１凹部内と前記第２凹部内が埋め込まれる第２電極層を形成する工程と、前記第１絶縁膜上の余剰な前記第２電極層と前記容量絶縁膜と前記第１電極層を除去して、前記第１凹部内に前記第１電極層と前記第２電極層からなるゲート電極を形成するとともに、前記第２凹部内に前記第１電極層と前記容量絶縁膜と前記第２電極層とからなる容量素子を形成する工程とを有する。
【００１５】
本発明の第３製造方法では、第１容量電極と容量絶縁膜と第２容量電極とからなる容量素子を半導体基板に形成された絶縁領域上の第１絶縁膜に形成した第２凹部内に形成することによって、容量素子は印加電圧による特性変動が小さくなる。
また、第１ゲート電極と第１容量電極とを同一材料で形成し、第２ゲート電極と第２容量電極とを同一材料で形成するので、同一半導体基板にトランジスタ素子と容量素子とを混載できる。
さらにダミーゲート絶縁膜を形成せず、ゲート絶縁膜を形成しているので、第２製造方法よりも工程数の削減が可能になる。
【発明の効果】
【００１６】
本発明の第１半導体装置は、同一半導体基板にトランジスタ素子と、印加電圧による特性変動の少ない容量素子が混載されているので、トランジスタ素子と高性能なアナログ回路の混載が可能となるという利点がある。
【００１７】
本発明の第２半導体装置は、同一半導体基板にトランジスタ素子と、印加電圧による特性変動の少ない容量素子が混載されているので、トランジスタ素子と高性能なアナログ回路の混載が可能となるという利点がある。
【００１８】
本発明の半導体装置の第１製造方法は、同一半導体基板にトランジスタ素子と、印加電圧による特性変動の少ない容量素子を混載することができるので、トランジスタ素子と高性能なアナログ回路の混載が可能となるという利点がある。
【００１９】
本発明の半導体装置の第２製造方法は、同一半導体基板にトランジスタ素子と、印加電圧による特性変動の少ない容量素子を混載することができるので、トランジスタ素子と高性能なアナログ回路の混載が可能となるという利点がある。
【００２０】
本発明の半導体装置の第３製造方法は、同一半導体基板にトランジスタ素子と、印加電圧による特性変動の少ない容量素子を混載することができるので、トランジスタ素子と高性能なアナログ回路の混載が可能となるという利点がある。
【発明を実施するための最良の形態】
【００２１】
本発明の半導体装置に係る一例（第１実施例）を、図１の概略構成断面図によって説明する。
【００２２】
図１に示すように、半導体基板１１に、半導体領域１２と、その半導体領域１２を分離する絶縁領域１３が形成されている。上記半導体基板１１には、例えばシリコン半導体基板、化合物半導体基板等を用いることができる。上記半導体領域１２は、半導体基板１１をそのまま用い、上記絶縁領域１３は、例えば半導体基板１１に形成された素子分離領域を用いる。この素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離領域であっても、ＬＯＣＯＳ（Local Oxidation of Silicon）構造の素子分離領域であっても、その他の形態の素子分離領域であってもよい。すなわち絶縁体で形成されているものであればよい。
なお、上記半導体領域１２と上記絶縁領域１３は、ＳＯＩ（Silicon on insulator）基板を用いて形成することもできる。
【００２３】
上記半導体領域１２には、トランジスタ素子２０が形成されている。また、上記絶縁領域１３上には形成された容量素子３０が形成されている。
【００２４】
以下、このトランジスタ素子２０について説明する。
上記半導体領域１２上にゲート絶縁膜２１を介してゲート電極２２が形成されている。上記ゲート絶縁膜２１は、例えば酸化シリコン膜で形成されている。もちろん、酸化シリコン膜よりも誘電率の高い高誘電率膜で形成することもできる。
高誘電率膜には、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、ランタンシリケート（ＬａＳｉＯx）、イットリウムシリケート（ＹＳｉＯx）、タンタルシリケート（ＴａＳｉＯx）、アルミニウムシリケート（ＡｌＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）もしくは酸化ジルコニウムハフニウム（ＨｆＺｒＯx）、またはこれら化合物の窒化物で形成される。
高誘電率膜の比誘電率は、組成、状態（結晶質もしくは非晶質）等によって変動するが、一般に、ＨｆＯ2の比誘電率は２５〜３０であり、ＺｒＯ2の比誘電率は２０〜２５である。
【００２５】
上記ゲート電極２２は、第１ゲート電極２３上に第２ゲート電極２４が積層された２層構造を有している。上記第１ゲート電極２３はトランジスタ素子２０の仕事関数を決定する仕事関数制御膜として用いることができる。
例えば、トランジスタ素子２０がＮＭＩＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以下、望ましくは、４．３ｅＶ以下の仕事関数を有する。トランジスタ素子２０がＰＭＯＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。
【００２６】
例えば、上記仕事関数制御膜の一例としては、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
【００２７】
ＮＭＩＳＦＥＴに適した仕事関数制御膜は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリケート（ＨｆＳｉx）がより好ましい。ＮＭＩＳＦＥＴ用のハフニウムシリケートは４．１ｅＶ〜４．３ｅＶ程度である。
ＰＭＩＳＦＥＴに適した仕事関数制御膜は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ＰＭＩＳＦＥＴ用の窒化チタンは４．５ｅＶ〜５．０ｅＶ程度である。
【００２８】
上記仕事関数制御膜は、例えば１０ｎｍ〜１００ｎｍ程度の厚さに形成されている。
【００２９】
上記第２ゲート電極２４は、例えばタングステン（Ｗ）で形成されている。また第２ゲート電極２４は、例えば、銅、アルミニウム、チタン、窒化チタン、タングステンシリサイド等の半導体装置に用いる配線材料で形成することができ、第１ゲート電極よりも低抵抗であることが望ましい。
【００３０】
上記ゲート電極２２の両側の上記半導体領域１２には、エクステンション領域２５を介してソース・ドレイン領域２７と、エクステンション領域２６を介してソース・ドレイン領域２８が形成されている。上記エクステンション領域２５、２６は上記ソース・ドレイン領域２７、２８よりも低い濃度に形成されている。また、上記エクステンション領域２５、２６上、すなわち上記ゲート電極２２の側壁にはサイドウォールスペーサ２９が形成されている。
【００３１】
次に、上記容量素子３０について説明する。
上記絶縁領域１３上には第１容量電極３１が形成されている。この第１容量電極３１と上記第１ゲート電極２３は同一材料で形成されている。
上記第１容量電極３１上には容量絶縁膜３２が形成されている。この容量絶縁膜３２は、例えば、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、酸化タンタル（Ｔａ2Ｏ5）などで形成する。もちろん、上記説明したゲート絶縁膜２１を形成する材料を用いることもできる。
上記容量絶縁膜３２上には第２容量電極３３が形成されている。この第２容量電極３３と上記第２ゲート電極２４は同一材料で形成されている。
【００３２】
また、上記第１容量電極３１の一部が上記容量絶縁膜３２から露出されている。これによって、第１容量電極３１の取り出しが容易になる。
また、上記絶縁領域１３は素子分離領域で形成されていることが好ましい。これによって、上記半導体基板１１との間に寄生容量が生じないので、容量素子３０の信頼性が向上される。
なお、容量素子３０の側壁にも上記サイドウォールスペーサ２９と同材質のサイドウォールスペーサ３４が形成されている。
【００３３】
さらに、上記半導体基板１１上には、上記トランジスタ素子２０および上記容量素子３０を被覆する層間絶縁膜４１が形成されている。この層間絶縁膜４１は、例えば酸化シリコン膜で形成されている。
上記層間絶縁膜４１には、ポリアリールエーテル、ポリイミド等の有機低誘電率絶縁膜や、メチルシルセスキオキサン（ＭＳＱ：Methyl Silsesquioxane）、ハイドロシルセスキオキサン（ＨＳＱ：Hydrogen Silsesquioxane）等を用いることも可能である。
上記層間絶縁膜４１には、例えば、ソース・ドレイン領域２７、２８、容量素子３０の第１容量電極３１、第２容量電極３３に通じるコンタクトホール４２、４３、４４、４５、４６が形成されている。なお、第１容量電極３１に通じるコンタクトホール４４は、上記容量絶縁膜３２を貫通して通じている。また図示はしていないが、トランジスタ素子２０のゲート電極２２上に通じるコンタクトホールも形成されている。
上記各コンタクトホール４２、４３、４４、４５、４６のそれぞれには、プラグ４７、４８、４９、５０、５１が形成されている。さらにプラグ４７、４８、４９のそれぞれに対応して配線５２、５３、５４が接続されていて、プラグ５０、５１に配線５５が接続されている。
上記配線５２〜５５は、密着層、バリア層を形成した後、アルミニウム等の金属配線材料で形成される。また、上記配線５２〜５５をいわゆる溝配線で形成することもできる。その場合には、配線材料に銅を用いることができる。この場合も、密着層、バリア層を形成した後、銅配線を形成する。
上記密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化チタン膜で形成されている。
上記のように、半導体装置１が形成されている。
【００３４】
上記第１半導体装置１では、第１容量電極３１と容量絶縁膜３２と第２容量電極３３とからなる容量素子３０は半導体基板１１に形成された絶縁領域１３上に形成されていることによって、容量素子３０は印加電圧による特性変動が小さくなる。
また、第１ゲート電極２３と第１容量電極３１とが同一材料で形成され、第２ゲート電極２４と第２容量電極３３とが同一材料で形成されているので、同一の半導体基板１１にトランジスタ素子２０と容量素子３０とを混載できる。
よって、同一の半導体基板１１にトランジスタ素子２０と、印加電圧による特性変動の少ない容量素子３０が混載されているので、トランジスタ素子２０と高性能なアナログ回路の混載が可能となるという利点がある。
【００３５】
次に、本発明の半導体装置に係る一例（第２実施例）を、図２の概略構成断面図によって説明する。図２では、埋め込みゲート構造のトランジスタ素子と容量素子を示す。
【００３６】
図２に示すように、半導体基板１１に、半導体領域１２と、その半導体領域１２を分離する絶縁領域１３が形成されている。上記半導体基板１１には、例えばシリコン半導体基板、化合物半導体基板等を用いることができる。上記半導体領域１２は、半導体基板１１をそのまま用い、上記絶縁領域１３は、例えば半導体基板１１に形成された素子分離領域を用いる。この素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離領域であっても、ＬＯＣＯＳ（Local Oxidation of Silicon）構造の素子分離領域であっても、その他の形態の素子分離領域であってもよい。すなわち絶縁体で形成されているものであればよい。
なお、上記半導体領域１２と上記絶縁領域１３は、ＳＯＩ（Silicon on insulator）基板を用いて形成することもできる。
【００３７】
上記半導体基板１１上には第１絶縁膜７１が形成され、上記半導体領域１２上の上記第１絶縁膜７１には第１凹部７２が形成されていて、上記絶縁領域１３上の上記第１絶縁膜７１には第２凹部７３が形成されている。上記第１絶縁膜７１は、例えば酸化シリコン膜で形成されている。または、酸化シリコンよりも誘電率の低い、いわゆる、低誘電率膜で形成されることも可能である。例えば、ポリアリールエーテル、ポリイミド等の有機低誘電率絶縁膜や、メチルシルセスキオキサン（ＭＳＱ：Methyl Silsesquioxane）、ハイドロシルセスキオキサン（ＨＳＱ：Hydrogen Silsesquioxane）等を用いることも可能である。
【００３８】
上記半導体領域１２および上記第１凹部７２内にはトランジスタ素子８０が形成されている。また、上記絶縁領域１３上の上記第２凹部７３内には容量素子９０が形成されている。
【００３９】
以下、このトランジスタ素子８０について説明する。
上記第１凹部７２内の上記半導体領域１２上にはゲート絶縁膜８１を介してゲート電極８２が形成されている。
上記ゲート絶縁膜８１は、例えば酸化シリコン膜で形成されている。もちろん、酸化シリコン膜よりも誘電率の高い高誘電率膜で形成することもできる。
高誘電率膜には、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、ランタンシリケート（ＬａＳｉＯx）、イットリウムシリケート（ＹＳｉＯx）、タンタルシリケート（ＴａＳｉＯx）、アルミニウムシリケート（ＡｌＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）もしくは酸化ジルコニウムハフニウム（ＨｆＺｒＯx）、またはこれら化合物の窒化物で形成される。
高誘電率膜の比誘電率は、組成、状態（結晶質もしくは非晶質）等によって変動するが、一般に、ＨｆＯ2の比誘電率は２５〜３０であり、ＺｒＯ2の比誘電率は２０〜２５である。
図示したように、上記ゲート絶縁膜８１が熱酸化の酸化シリコン膜で形成されている場合には、上記第１凹部７２内の上記半導体領域１２上にのみ、上記ゲート絶縁膜８１が形成されている。また、図示はしていないが、上記ゲート絶縁膜８１が原子層蒸着法、化学気相成長法等の成膜技術によって形成された膜の場合、上記第１凹部７２の内面に形成されている。
【００４０】
さらに、上記ゲート絶縁膜８１を介して上記第１凹部７２の内面にそって第１ゲート電極８３が形成されている。さらに上記第１凹部７２内の上記第１ゲート電極８３上には第２ゲート電極８４が形成されている。このように、第１ゲート電極８３と第２ゲート電極８４からなるゲート電極８２が形成されている。
【００４１】
上記第１ゲート電極８３はトランジスタ素子８０の仕事関数を決定する仕事関数制御膜として用いることができる。
例えば、トランジスタ素子８０がＮＭＩＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以下、望ましくは、４．３ｅＶ以下の仕事関数を有する。トランジスタ素子８０がＰＭＯＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上、望ましくは、４．９ｅＶ以上の仕事関数を有する。
【００４２】
例えば、上記仕事関数制御膜の一例としては、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
【００４３】
ＮＭＩＳＦＥＴに適した仕事関数制御膜は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、ハフニウムシリケート（ＨｆＳｉx）がより好ましい。ＮＭＩＳＦＥＴ用のハフニウムシリケートは４．１ｅＶ〜４．３ｅＶ程度である。
ＰＭＩＳＦＥＴに適した仕事関数制御膜は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物があり、具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ＰＭＩＳＦＥＴ用の窒化チタンは４．５ｅＶ〜５．０ｅＶ程度である。
【００４４】
上記仕事関数制御膜は、例えば１０ｎｍ〜１００ｎｍ程度の厚さに形成されている。
【００４５】
上記第２ゲート電極８４は、例えば銅、タングステン、アルミニウム等の金属配線材料で形成されている。
【００４６】
上記ゲート電極８２の両側の上記半導体領域１２には、エクステンション領域８５を介してソース・ドレイン領域８７と、エクステンション領域８６を介してソース・ドレイン領域８８が形成されている。上記エクステンション領域８５、８６は上記ソース・ドレイン領域８７、８８よりも低い濃度に形成されている。また、上記エクステンション領域８５、８６上、すなわち上記ゲート電極８２の側壁にはサイドウォールスペーサ８９が形成されている。
【００４７】
次に、上記容量素子９０について説明する。
上記絶縁領域１３上の上記第２凹部７３の内面には第１容量電極９１が形成されている。この第１容量電極９１と上記第１ゲート電極８３は同一材料で形成されている。
上記第１容量電極９１の表面には容量絶縁膜９２が形成されている。この容量絶縁膜９２は、例えば、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、酸化タンタル（Ｔａ2Ｏ5）などで形成する。もちろん、上記説明したゲート絶縁膜８１を形成する材料を用いることもできる。
上記第２凹部７３の内部の上記容量絶縁膜９２上には第２容量電極９３が形成されている。この第２容量電極９３と上記第２ゲート電極８４は同一材料で形成されている。
なお、容量素子９０の側壁にも上記サイドウォールスペーサ８９と同材質のサイドウォールスペーサ９４が形成されている。
【００４８】
また、上記第１絶縁膜７１上および上記サイドウォールスペーサ９４の上部の一部に上記第２凹部７３に連続する溝部７４が形成されている。この溝部７４内にも上記第１容量電極９１と上記容量絶縁膜９２が連続して形成されている。これによって、第１容量電極９１の上部への取り出しが容易になる。
また、上記絶縁領域１３は素子分離領域で形成されていることが好ましい。これによって、上記半導体基板１１との間に寄生容量が生じないので、容量素子９０の信頼性が向上される。
【００４９】
さらに、上記半導体基板１１上には、上記トランジスタ素子８０および上記容量素子９０を被覆する第２絶縁膜１０１が形成されている。
上記第２絶縁膜１０１、第１絶縁膜７１には、例えば、ソース・ドレイン領域８７、８８、容量素子９０の第１容量電極９１、第２容量電極９３に通じるコンタクトホール１０２、１０３、１０４、１０５、１０６が形成されている。なお、第１容量電極９１に通じるコンタクトホール１０４は、上記容量絶縁膜９２を貫通して通じている。また図示はしていないが、トランジスタ素子８０のゲート電極８２上に通じるコンタクトホールも形成されている。
上記各コンタクトホール１０２、１０３、１０４、１０５、１０６のそれぞれには、プラグ１０７、１０８、１０９、１１０、１１１が形成されている。さらにプラグ１０７、１０８、１０９のそれぞれに対応して配線１１２、１１３、１１４が接続されていて、プラグ１１０、１１１に配線１１５が接続されている。
上記配線１１２〜１１５は、密着層、バリア層を形成した後、アルミニウム等の金属配線材料で形成される。また、上記配線１１２〜１１５をいわゆる溝配線で形成することもできる。その場合には、配線材料に銅を用いることができる。この場合も、密着層、バリア層を形成した後、銅配線を形成する。
上記密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化チタン膜で形成されている。
上記のように、半導体装置２が形成されている。
【００５０】
上記第２半導体装置２では、第１容量電極９１と容量絶縁膜９２と第２容量電極９３とからなる容量素子９０は半導体基板１１に形成された絶縁領域１３上に形成されていることによって、容量素子９０は印加電圧による特性変動が小さくなる。
また、第１ゲート電極８３と第１容量電極９１とが同一材料で形成され、第２ゲート電極８４と第２容量電極９３とが同一材料で形成されているので、同一の半導体基板１１にトランジスタ素子８０と容量素子９０とを混載できる。
よって、同一の半導体基板１１にトランジスタ素子８０と、印加電圧による特性変動の少ない容量素子９０が混載されているので、トランジスタ素子８０と高性能なアナログ回路の混載が可能となるという利点がある。
【００５１】
次に、本発明の半導体装置の製造方法に係る一例（第１実施例）を、図３〜図５の製造工程断面図によって説明する。第１実施例で説明する製造方法は、一例として、前記図１を参照して説明した半導体装置１の製造方法の一例である。
【００５２】
図３（１）に示すように、半導体基板１１に半導体領域１２と絶縁領域１３とを形成する。上記半導体基板１１には、例えばシリコン半導体基板、化合物半導体基板等を用いる。上記半導体領域１２は、半導体基板１１をそのまま用い、上記絶縁領域１３は、例えば半導体基板１１に形成する素子分離領域を用いる。この素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）を形成する技術によって形成することができる。もちろん、上記絶縁領域１３は、例えばＬＯＣＯＳ（Local Oxidation of Silicon）構造の素子分離領域で形成しても、その他の形態の素子分離領域で形成してもよい。
なお、上記半導体領域１２と上記絶縁領域１３は、ＳＯＩ（Silicon on insulator）基板を用いて形成することもできる。
次に、上記半導体領域１２上にゲート絶縁膜２１を形成する。例えば、上記ゲート絶縁膜２１を酸化シリコン膜で形成する場合には、例えば熱酸化法を用いて形成する。
上記ゲート絶縁膜２１を高誘電率膜で形成する場合には、化学気相成長法、原子層蒸着法等の成膜技術を用いる。この場合、図示はしていないが、ゲート絶縁膜２１は上記絶縁領域１３上にも形成される。
【００５３】
上記高誘電率膜としては、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物を用いることができる。
具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、ランタンシリケート（ＬａＳｉＯx）、イットリウムシリケート（ＹＳｉＯx）、タンタルシリケート（ＴａＳｉＯx）、アルミニウムシリケート（ＡｌＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）もしくは酸化ジルコニウムハフニウム（ＨｆＺｒＯx）、またはこれら化合物の窒化物で形成する。
【００５４】
次に、上記半導体基板１１上に第１電極層６１を形成する。この第１電極層６１は、トランジスタ素子のゲート絶縁膜２１に接するゲート電極となるものであるから、トランジスタ素子の仕事関数を決定する仕事関数制御膜となる材料を用いることができる。
例えば、トランジスタ素子がＮＭＩＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以下の仕事関数、望ましくは、４．３ｅＶ以下の仕事関数とする。トランジスタ素子がＰＭＯＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上の仕事関数、望ましくは、４．９ｅＶ以上の仕事関数とする。
【００５５】
例えば、上記仕事関数制御膜の一例としては、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
【００５６】
ＮＭＩＳＦＥＴに適した仕事関数制御膜は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物を用いることができ、具体的には、ハフニウムシリケート（ＨｆＳｉx）がより好ましい。ＮＭＩＳＦＥＴ用のハフニウムシリケートは４．１ｅＶ〜４．３ｅＶ程度の仕事関数値である。
ＰＭＩＳＦＥＴに適した仕事関数制御膜は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物を用いることができる。具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ＰＭＩＳＦＥＴ用の窒化チタンは４．５ｅＶ〜５．０ｅＶ程度の仕事関数値である。
【００５７】
次に、上記第１電極層６１上に容量絶縁膜３２を形成する。この容量絶縁膜３２は、例えば、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、酸化タンタル（Ｔａ2Ｏ5）などで形成する。もちろん、上記説明したゲート絶縁膜２１を形成する材料を用いることもできる。
【００５８】
次に、図３（２）に示すように、上記容量絶縁膜３２（前記図３（１）も参照）をパターニングして、上記絶縁領域１３上の上記第１電極層６１上に残す。上記パターニングは、例えば通常のレジストマスク（図示せず）を用いたエッチングにより行う。
【００５９】
次に、図３（３）に示すように、上記第１電極層６１上に上記容量絶縁膜３２を被覆する第２電極層６２を形成する。上記第２電極層６２は、例えばタングステン（Ｗ）で形成されている。また第２電極層６２は、例えば、銅、アルミニウム、チタン、窒化チタン、タングステンシリサイド等の半導体装置に用いる配線材料で形成することができる。
【００６０】
次に、図４（４）に示すように、図示はしていないが、上記第２電極層６２上に、ゲート電極を形成するためのレジストマスク（図示せず）と容量素子を形成するためのレジストマスク（図示せず）を形成する。それらのレジストマスクを用いて、上記第２電極層６２、第１電極層６１をパターニングする。その結果、上記半導体領域１２上にゲート絶縁膜２１を介して第１電極層６１で第１ゲート電極２３が形成され、その第１ゲート電極２３上に上記第２電極層６２で第２ゲート電極２４が形成される。
このようにして、第１ゲート電極２３、第２ゲート電極２４を積層してなるゲート電極２２が形成される。
同時に、第２電極層６２で第２容量電極３３が形成され、第１電極層６１で第１容量電極３１が形成される。
このようにして、絶縁領域１３上に、第１容量電極３１、容量絶縁膜３２、第２容量電極３３で容量素子３０が形成される。
上記容量素子３０を形成するときに、容量素子３０を形成する上記レジストマスクは容量絶縁膜３２より小さく形成する。これによって、レジストマスクをマスクにしたエッチングにより第２容量電極３３を形成し、容量絶縁膜３２をエッチングマスクにして第１容量電極３１を形成する。したがって、第２容量電極３３から容量絶縁膜３２の一部が露出した状態に形成することができる。この露出させた部分で、後に説明するように、第１容量電極３１の上部への電極取り出しが可能になる。
【００６１】
次に、図４（５）に示すように、上記ゲート電極２２の両側の上記半導体領域１２にエクステンション領域２５、２６を形成する。このエクステンション領域２５、２６は、後に形成するソース・ドレイン領域よりも低い濃度に形成される。
例えばトランジスタ素子がＮチャネルＭＩＳＦＥＴの場合、リン、砒素等のＮ型不純物をイオン注入して、上記エクステンション領域２５、２６を形成する。また、図示はしていないが、ショートチャネル特性を改善するために、例えば二フッ化ホウ素（ＢＦ2）などのＰ型不純物を追加でイオン注入しても良い。
また、例えばトランジスタ素子がＰチャネルＭＩＳＦＥＴの場合、ホウ素（Ｂ）、二フッ化ホウ素（ＢＦ2）等のＰ型不純物をイオン注入して、上記エクステンション領域２５、２６を形成する。
【００６２】
次に、図４（６）に示すように、ゲート電極２２の側壁にサイドウォールスペーサ２９を形成する。このサイドウォールスペーサ２９は、例えば、酸化シリコン膜もしくは窒化シリコン膜を全面に形成した後、エッチバックを行って、ゲート電極２２の側壁に残すようにして形成される。または、酸化シリコン膜のサイドウォールスペーサを形成した後、窒化シリコン膜のサイドウォールスペーサを形成することも可能である。
上記サイドウォールスペーサ２９を形成したとき、容量素子３０の側壁にもサイドウォールスペーサ３４が形成される。また、サイドウォールスペーサ２９を形成するエッチバックでは、図示したようにサイドウォールスペーサ２９の両側における上記ゲート絶縁膜２１は除去されるが、残してもよい。
次に、上記ゲート電極２２の一方側の上記半導体領域１２に、上記エクステンション領域２５を介してソース・ドレイン領域２７を形成する。同時に上記ゲート電極２２の他方側の上記半導体領域１２に、上記エクステンション領域２６を介してソース・ドレイン領域２８を形成する。
例えばトランジスタ素子がＮチャネルＭＩＳＦＥＴの場合、リン、砒素等のＮ型不純物を、上記エクステンション領域２５、２６よりも高濃度にイオン注入して、上記ソース・ドレイン領域２７、２８を形成する。
また、例えばトランジスタ素子がＰチャネルＭＩＳＦＥＴの場合、ホウ素（Ｂ）、二フッ化ホウ素（ＢＦ2）等のＰ型不純物を上記エクステンション領域２５、２６よりも高濃度にイオン注入して、上記ソース・ドレイン領域２７、２８を形成する。
このようにして、トランジスタ素子２０を形成する。
【００６３】
次に、図５（７）に示すように、上記半導体基板１１上に、上記トランジスタ素子２０および上記容量素子３０を被覆する層間絶縁膜４１を形成する。この層間絶縁膜４１は、例えば、窒化シリコン膜、酸化シリコン膜等で形成される。例えば全面にエッチングストッパとなる窒化シリコン膜を、例えば１０ｎｍ〜２０ｎｍ程度の厚さに形成した後、層間絶縁膜４１の主要部を酸化シリコン膜で形成する。その後、層間絶縁膜４１の表面を平坦化する。この平坦化には、例えば化学的機械研磨（ＣＭＰ）法もしくはエッチバック法を用いる。
また、上記層間絶縁膜４１には、ポリアリールエーテル、ポリイミド等の有機低誘電率絶縁膜や、メチルシルセスキオキサン（ＭＳＱ：Methyl Silsesquioxane）、ハイドロシルセスキオキサン（ＨＳＱ：Hydrogen Silsesquioxane）等を用いることも可能である。
【００６４】
次に、通常のリソグラフィー技術およびエッチング技術によって、上記層間絶縁膜４１に、ソース・ドレイン領域２７、２８、容量素子３０の第１容量電極３１、第２容量電極３３に通じるコンタクトホール４２、４３、４４、４５、４６を形成する。なお、第１容量電極３１に通じるコンタクトホール４４は、上記容量絶縁膜３２を貫通して形成される。また図示はしていないが、トランジスタ素子２０のゲート電極２２上に通じるコンタクトホールも形成される。
上記エッチングでは、例えば上記層間絶縁膜４１が窒化シリコン膜と酸化シリコン膜で形成されている場合には、酸化シリコン膜のエッチングは窒化シリコン膜および容量絶縁膜３２によって一旦停止される。その後、窒化シリコン膜および容量絶縁膜３２をエッチングすることで、各コンタクトホール４２、４３、４４、４５、４６が形成される。
【００６５】
次に、各コンタクトホール４２、４３、４４、４５、４６の内面に、密着層（図示せず）、バリア層（図示せず）を順に形成する。その後、各コンタクトホール４２、４３、４４、４５、４６の内部を埋め込むように、上記層間絶縁膜４１上に導電膜を形成する。
上記密着層には、例えばチタン膜を用い、上記バリア層には、例えば窒化チタン膜、窒化タンタル膜等を用いる。また、上記導電膜には、例えばタングステンを用いる。
次いで、上記層間絶縁膜４１上の余剰な導電膜、バリア層、密着層を除去して、各コンタクトホール４２、４３、４４、４５、４６の内部に主として導電膜からなるプラグ４７、４８、４９、５０、５１を形成する。上記余剰な導電膜、バリア層、密着層の除去には、例えば化学的機械研磨（ＣＭＰ）法を用いる。
【００６６】
次に、通常の金属配線の形成技術によって、プラグ４７、４８、４９のそれぞれに対応して接続される配線５２、５３、５４を形成し、同時にプラグ５０、５１に接続される配線５５を形成する。
上記配線５２〜５５は、例えば次のように形成される。例えば、上記層間絶縁膜４１上に密着層、バリア層を形成した後、アルミニウム等の金属配線材料で形成される。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化チタン膜で形成される。
また、上記配線５２〜５５をいわゆる溝配線で形成することもできる。溝配線の配線材料に銅を用いることができる。例えば、密着層、バリア層を形成した後、銅配線を形成する。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化タンタル膜で形成される。
その後、図示はしていないが、多層配線やパッシベーション膜などを形成する。
このようにして、半導体装置１が形成される。
【００６７】
上記第１実施例の製造方法では、第１容量電極３１と容量絶縁膜３２と第２容量電極３３とからなる容量素子３０は半導体基板１１に形成された絶縁領域１３上に形成されることによって、容量素子３０は印加電圧による特性変動が小さくなる。
また、第１ゲート電極２３と第１容量電極３１とが同一材料の第１電極層６１で形成され、第２ゲート電極２４と第２容量電極３３とが同一材料の第２電極層６２で形成されているので、同一の半導体基板１１にトランジスタ素子２０と容量素子３０とを混載できる。
よって、同一の半導体基板１１にトランジスタ素子２０と、印加電圧による特性変動の少ない容量素子３０が混載されているので、トランジスタ素子２０と高性能なアナログ回路の混載が可能となるという利点がある。
【００６８】
次に、本発明の半導体装置の製造方法に係る一例（第２実施例）を、図６〜図１０の製造工程断面図によって説明する。第２実施例では、埋め込みゲート構造のものを説明する。例えば、前記図２を参照して説明した半導体装置２の製造方法である。
【００６９】
図６（１）に示すように、半導体基板１１に半導体領域１２と絶縁領域１３とを形成する。上記半導体基板１１には、例えばシリコン半導体基板、化合物半導体基板等を用いる。上記半導体領域１２は、半導体基板１１をそのまま用い、上記絶縁領域１３は、例えば半導体基板１１に形成する素子分離領域を用いる。この素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）を形成する技術によって形成することができる。もちろん、上記絶縁領域１３は、例えばＬＯＣＯＳ（Local Oxidation of Silicon）構造の素子分離領域で形成しても、その他の形態の素子分離領域で形成してもよい。
なお、上記半導体領域１２と上記絶縁領域１３は、ＳＯＩ（Silicon on insulator）基板を用いて形成することもできる。
次に、上記半導体領域１２上にダミーゲート絶縁膜６３を形成、さらにこのダミーゲート絶縁膜６３上にダミーゲートパターン６４を形成する。同時に上記絶縁領域１３上にダミー容量パターン６５を形成する。
上記ダミーゲート絶縁膜６３は、例えば熱酸化によって、上記半導体領域１２表面に形成する。例えば、上記半導体領域１２がシリコンであれば、酸化シリコン膜で形成される。
また、上記ダミーゲートパターン６４およびダミー容量パターン６５は、例えば、上記半導体基板１１上にダミーパターン形成膜を形成し、そのダミーパターン形成膜を、例えばリソグラフィー技術とエッチング技術によってパターニングして形成される。上記ダミーパターン形成膜は、例えばポリシリコン膜で形成される。
【００７０】
次に、図６（２）に示すように、上記ダミーゲートパターン６４の両側の上記半導体領域１２にエクステンション領域８５、８６を形成する。このエクステンション領域８５、８６は、後に形成するソース・ドレイン領域よりも低い濃度に形成される。
例えばトランジスタ素子がＮチャネルＭＩＳＦＥＴの場合、リン、砒素等のＮ型不純物をイオン注入して、上記エクステンション領域８５、８６を形成する。また、図示はしていないが、ショートチャネル特性を改善するために、例えば二フッ化ホウ素（ＢＦ2）などのＰ型不純物を追加でイオン注入しても良い。
また、例えばトランジスタ素子がＰチャネルＭＩＳＦＥＴの場合、ホウ素（Ｂ）、二フッ化ホウ素（ＢＦ2）等のＰ型不純物をイオン注入して、上記エクステンション領域８５、８６を形成する。
【００７１】
次に、図６（３）に示すように、ダミーゲートパターン６４の側壁にサイドウォールスペーサ８９を形成する。このサイドウォールスペーサ８９は、例えば、酸化シリコン膜もしくは窒化シリコン膜を全面に形成した後、エッチバックを行って、ダミーゲートパターン６４の側壁に残すようにして形成される。または、酸化シリコン膜のサイドウォールスペーサを形成した後、窒化シリコン膜のサイドウォールスペーサを形成することも可能である。
上記サイドウォールスペーサ８９を形成したとき、ダミー容量パターン６５の側壁にもサイドウォールスペーサ９４が形成される。
また、サイドウォールスペーサ９４を形成するエッチバックでは、図示したようにサイドウォールスペーサ８９の両側における上記ダミーゲート絶縁膜６３は除去されるが、残してもよい。
次に、上記ダミーゲートパターン６４の一方側の上記半導体領域１２に、上記エクステンション領域８５を介してソース・ドレイン領域８７を形成する。同時に上記ダミーゲートパターン６４の他方側の上記半導体領域１２に、上記エクステンション領域８６を介してソース・ドレイン領域８８を形成する。
例えばトランジスタ素子がＮチャネルＭＩＳＦＥＴの場合、リン、砒素等のＮ型不純物を、上記エクステンション領域８５、８６よりも高濃度にイオン注入して、上記ソース・ドレイン領域８７、８８を形成する。
また、例えばトランジスタ素子がＰチャネルＭＩＳＦＥＴの場合、ホウ素（Ｂ）、二フッ化ホウ素（ＢＦ2）等のＰ型不純物を上記エクステンション領域８５、８６よりも高濃度にイオン注入して、上記ソース・ドレイン領域８７、８８を形成する。
【００７２】
次に、図７（４）に示すように、上記ダミーゲートパターン６４と上記ダミー容量パターン６５を被覆する第１絶縁膜７１を形成する。この第１絶縁膜７１は、例えば酸化シリコン膜で形成される。または、上記第１絶縁膜７１を、例えば、ポリアリールエーテル、ポリイミド等の有機低誘電率絶縁膜や、メチルシルセスキオキサン（ＭＳＱ：Methyl Silsesquioxane）、ハイドロシルセスキオキサン（ＨＳＱ：Hydrogen Silsesquioxane）等で形成することも可能である。
次に、上記ダミーゲートパターン６４と上記ダミー容量パターン６５のそれぞれの上面を露出させる。この露出工程は、例えば化学的機械研磨（ＣＭＰ）法によって、上記ダミーゲートパターン６４と上記ダミー容量パターン６５のそれぞれの上面が露出するまで上記第１絶縁膜７１を研磨する。この研磨では、上記第１絶縁膜７１の表面は、上記ダミーゲートパターン６４と上記ダミー容量パターン６５とともに平坦化される。
【００７３】
次に、図７（５）に示すように、上記第１絶縁膜７１の上部の一部に上記ダミー容量パターン６５に接続する溝部７４を形成する。この溝部７４は、例えば、レジスト塗布およびリソグラフィー技術によって溝部を形成する領域上に開口部を設けたレジストマスク（図示せず）を用いて、上記第１絶縁膜７１の上部をエッチングすることで形成される。本実施例のように、ダミー容量パターン６５の側壁にサイドウォールスペーサ９４が形成されている場合には、そのサイドウォールスペーサ９４の上部にも上記溝部７４は形成される。
【００７４】
次に、図７（６）に示すように、上記ダミーゲートパターン６４（前記図７（４）参照）と上記ダミー容量パターン６５（前記図７（４）参照）を除去して、第１凹部７２と第２凹部７３を形成する。この除去工程は、例えば、ポリシリコンで形成されている上記ダミーゲートパターン６４と上記ダミー容量パターン６５を、例えば、酸化シリコン、窒化シリコン等で形成されている第１絶縁膜７１およびサイドウォールスペーサ８９、９４に対して選択的にエッチングすることで達成できる。
【００７５】
次に、図８（７）に示すように、上記第１凹部の底部の上記半導体領域１２上にゲート絶縁膜８１を形成する。
上記ゲート絶縁膜８１は、例えば酸化シリコン膜で形成される。もちろん、酸化シリコン膜よりも誘電率の高い高誘電率膜で形成することもできる。
高誘電率膜には、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、ランタンシリケート（ＬａＳｉＯx）、イットリウムシリケート（ＹＳｉＯx）、タンタルシリケート（ＴａＳｉＯx）、アルミニウムシリケート（ＡｌＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）もしくは酸化ジルコニウムハフニウム（ＨｆＺｒＯx）、またはこれら化合物の窒化物で形成される。
【００７６】
上記ゲート絶縁膜８１が熱酸化の酸化シリコン膜で形成されている場合には、上記第１凹部７２内の上記半導体領域１２上にのみ、上記ゲート絶縁膜８１が形成される。また、図示はしていないが、上記ゲート絶縁膜８１が原子層蒸着法、化学気相成長法等の成膜技術によって形成された膜の場合、上記第１絶縁膜７１上、および上記第２凹部７３、溝部７４の各内面にもゲート絶縁膜８１が形成される。
【００７７】
次に、上記第１凹部７２の内面、上記第２凹部７３の内面および上記溝部７４の内面を含む上記第１絶縁膜７１上に第１電極層１２１を形成する。この第１電極層１２１は、トランジスタ素子のゲート絶縁膜８１に接するゲート電極となるものであるから、トランジスタ素子の仕事関数を決定する仕事関数制御膜となる材料を用いることができる。
例えば、トランジスタ素子がＮＭＩＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以下の仕事関数、望ましくは、４．３ｅＶ以下の仕事関数とする。トランジスタ素子がＰＭＯＳＦＥＴの場合、そのゲート電極では、４．６ｅＶ以上の仕事関数、望ましくは、４．９ｅＶ以上の仕事関数とする。
【００７８】
例えば、上記仕事関数制御膜の一例としては、チタン（Ｔｉ）、バナジウム（Ｖ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）からなる金属、これらの金属を含む合金、これらの金属の化合物がある。この金属化合物としては、金属窒化物、金属と半導体との化合物がある。金属と半導体との化合物には、一例として金属シリケートがある。
【００７９】
ＮＭＩＳＦＥＴに適した仕事関数制御膜は、一例として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等の金属、これらの金属を含む合金、これらの金属の化合物を用いることができ、具体的には、ハフニウムシリケート（ＨｆＳｉx）がより好ましい。ＮＭＩＳＦＥＴ用のハフニウムシリケートは４．１ｅＶ〜４．３ｅＶ程度の仕事関数値である。
ＰＭＩＳＦＥＴに適した仕事関数制御膜は、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）等の金属、これらの金属を含む合金、これらの金属の化合物を用いることができる。具体的には、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）がより好ましい。ＰＭＩＳＦＥＴ用の窒化チタンは４．５ｅＶ〜５．０ｅＶ程度の仕事関数値である。
【００８０】
次に、図８（８）に示すように、上記第１電極層１２１上に容量絶縁膜９２を形成する。この容量絶縁膜９２は、例えば、酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、酸化タンタル（Ｔａ2Ｏ5）などで形成する。もちろん、上記説明したゲート絶縁膜８１を形成する材料を用いることもできる。
次いで、上記容量絶縁膜９２をパターニングして、上記絶縁領域１３上の上記第１電極層１２１上、少なくとも上記第２凹部７３内および上記溝部７４内に残す。上記パターニングは、例えば通常のレジストマスク（図示せず）を用いたエッチングにより行う。
【００８１】
次に、図８（９）に示すように、上記第１電極層１２１上に、上記容量絶縁膜９２を被覆して上記第１凹部７２の内部および上記第２凹部７３が内部を埋め込まれる第２電極層１２２を形成する。上記第２電極層１２２は、例えば銅、タングステン、アルミニウム等の金属配線材料で形成される。
【００８２】
次に、上記第１絶縁膜７１上の余剰な上記第２電極層１２２と上記容量絶縁膜９２と上記第１電極層１２１を除去する。この除去工程は、例えば化学的機械研磨（ＣＭＰ）法によって行うことができる。
その結果、上記第１凹部７２内に、上記第１電極層１２１からなる第１ゲート電極８３と、上記第２電極層１２２からなる第２ゲート電極８４とでゲート電極８２が形成される。同時に、上記第２凹部７３内に、上記第１電極層１２１からなる第１容量電極９１と上記容量絶縁膜９２と上記第２電極層１２２からなる第２容量電極９３とで、容量素子９０が形成される。
また、上記溝部７４の内部に上記第１電極層１２１が引き出された状態に形成される。また、溝部７４内の第１電極層１２１上に容量絶縁膜９２が形成されていてもよい。すなわち、溝部７４内において、平坦化技術と併用して自己整合的に、第２電極層１２２から容量絶縁膜９２もしくは第１電極層１２１の表面を露出させることが可能となる。
このようにして、半導体領域１２にトランジスタ素子８０が形成され、絶縁領域１３上に容量素子９０が形成される。
【００８３】
ただし、上記溝部７４上の上記第２電極層１２２は完全に除去しておく。上記溝部７４上の第２電極層１２２を完全に除去するために、上記溝部７４の深さは、上記溝部７４に形成される上記第１電極層１２１の膜厚と上記容量絶縁膜９２の膜厚との和よりも浅く形成される。
したがって、第２容量電極９３から容量絶縁膜９２の一部が露出した状態に形成されるので、この露出させた部分で、後に説明するように、第１容量電極９１の上部への電極取り出しが可能になる。
【００８４】
次に、図９（１０）に示すように、上記第１絶縁膜７１上に、上記トランジスタ素子８０および上記容量素子９０を被覆する第２絶縁膜１０１を形成する。この第２絶縁膜１０１は、例えば、酸化シリコン膜等で形成される。
また、上記第２絶縁膜１０１には、ポリアリールエーテル、ポリイミド等の有機低誘電率絶縁膜や、メチルシルセスキオキサン（ＭＳＱ：Methyl Silsesquioxane）、ハイドロシルセスキオキサン（ＨＳＱ：Hydrogen Silsesquioxane）等を用いることも可能である。
【００８５】
次に、通常のリソグラフィー技術およびエッチング技術によって、上記第２絶縁膜１０１および上記第１絶縁膜７１に、ソース・ドレイン領域８７、８８、容量素子９０の第１容量電極９１、第２容量電極９３に通じるコンタクトホール１０２、１０３、１０４、１０５、１０６を形成する。なお、第１容量電極９１に通じるコンタクトホール１０４は、上記容量絶縁膜９２を貫通して形成される。また図示はしていないが、トランジスタ素子８０のゲート電極８２上に通じるコンタクトホールも形成される。
【００８６】
次に、各コンタクトホール１０２、１０３、１０４、１０５、１０６の内面に、密着層（図示せず）、バリア層（図示せず）を順に形成する。その後、各コンタクトホール１０２、１０３、１０４、１０５、１０６の内部を埋め込むように、上記第２絶縁膜１０１上に導電膜を形成する。
上記密着層には、例えばチタン膜を用い、上記バリア層には、例えば窒化チタン膜、窒化タンタル膜等を用いる。また、上記導電膜にはタングステンを用いる。
次いで、上記第２絶縁膜１０１上の余剰な導電膜、バリア層、密着層を除去して、各コンタクトホール１０２、１０３、１０４、１０５、１０６の内部に主として導電膜からなるプラグ１０７、１０８、１０９、１１０、１１１を形成する。上記余剰な導電膜、バリア層、密着層の除去には、例えば化学的機械研磨（ＣＭＰ）法を用いる。
【００８７】
次に、通常の金属配線の形成技術によって、プラグ１０７、１０８、１０９のそれぞれに対応して接続される配線１１２、１１３、１１４を形成し、同時にプラグ１１０、１１１に接続される配線１１５を形成する。
上記配線１１２〜１１５は、例えば次のように形成される。例えば、上記第２絶縁膜１０１上に密着層、バリア層を形成した後、アルミニウム等の金属配線材料で形成される。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化チタン膜で形成される。
また、上記配線１１２〜１１５をいわゆる溝配線で形成することもできる。溝配線の配線材料に銅を用いることができる。例えば、密着層、バリア層を形成した後、銅配線を形成する。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化タンタル膜で形成される。
その後、図示はしていないが、多層配線やパッシベーション膜などを形成する。
このようにして、半導体装置２が形成される。
【００８８】
上記第２実施例の製造方法では、第１容量電極９１と容量絶縁膜９２と第２容量電極９３とからなる容量素子９０は半導体基板１１に形成された絶縁領域１３上に形成されることによって、容量素子９０は印加電圧による特性変動が小さくなる。
また、第１ゲート電極８３と第１容量電極９１とが同一材料の第１電極層１２１で形成され、第２ゲート電極８４と第２容量電極９３とが同一材料の第２電極層１２２で形成されているので、同一の半導体基板１１にトランジスタ素子８０と容量素子９０とを混載できる。
よって、同一の半導体基板１１にトランジスタ素子８０と、印加電圧による特性変動の少ない容量素子９０が混載されているので、トランジスタ素子８０と高性能なアナログ回路の混載が可能となるという利点がある。
【００８９】
次に、本発明の半導体装置の製造方法に係る一例（第３実施例）を、図１０〜図１１の製造工程断面図によって説明する。第３実施例では、前記第２実施例において、ダミーゲート絶縁膜をゲート絶縁膜として形成する製造方法を説明する。例えば、前記図２を参照して説明した半導体装置２の変形例である。
【００９０】
図１０（１）に示すように、前記製造方法の第２実施例において、ダミーゲート絶縁膜をゲート絶縁膜８１として形成する。
具体的には、まず、前記製造方法の第２実施例と同様に、半導体基板１１に半導体領域１２と絶縁領域１３とを形成する。上記半導体基板１１には、例えばシリコン半導体基板、化合物半導体基板等を用いる。上記半導体領域１２は、半導体基板１１をそのまま用い、上記絶縁領域１３は、例えば半導体基板１１に形成する素子分離領域を用いる。この素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）を形成する技術によって形成することができる。もちろん、上記絶縁領域１３は、例えばＬＯＣＯＳ（Local Oxidation of Silicon）構造の素子分離領域で形成しても、その他の形態の素子分離領域で形成してもよい。
なお、上記半導体領域１２と上記絶縁領域１３は、ＳＯＩ（Silicon on insulator）基板を用いて形成することもできる。
次に、上記半導体領域１２上にゲート絶縁膜８１を形成、さらにこのゲート絶縁膜８１上にダミーゲートパターン６４を形成する。同時に上記絶縁領域１３上にダミー容量パターン６５を形成する。
上記ゲート絶縁膜８１は、例えば熱酸化によって、上記半導体領域１２表面に形成する。例えば、上記半導体領域１２がシリコンであれば、酸化シリコン膜で形成される。
もちろん、酸化シリコン膜よりも誘電率の高い高誘電率膜で形成することもできる。
高誘電率膜には、例えば、ハフニウム、ジルコニウム、ランタン、イットリウム、タンタルもしくはアルミニウムの酸化物、酸珪化物または酸窒化物がある。
具体的には、例えば、酸化ハフニウム（ＨｆＯ2）、酸化ジルコニウム（ＺｒＯ2）、酸化ランタン（ＬａＯ3）、酸化イットリウム（Ｙ2Ｏ3）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、ランタンシリケート（ＬａＳｉＯx）、イットリウムシリケート（ＹＳｉＯx）、タンタルシリケート（ＴａＳｉＯx）、アルミニウムシリケート（ＡｌＳｉＯx）、チタン酸ジルコニウム（ＺｒＴｉＯx）、酸化アルミニウムハフニウム（ＨｆＡｌＯx）もしくは酸化ジルコニウムハフニウム（ＨｆＺｒＯx）、またはこれら化合物の窒化物で形成される。
【００９１】
上記ゲート絶縁膜８１が熱酸化の酸化シリコン膜で形成されている場合には、上記半導体領域１２上にのみ、上記ゲート絶縁膜８１が形成される。また、図示はしていないが、上記ゲート絶縁膜８１が原子層蒸着法、化学気相成長法等の成膜技術によって形成された膜の場合、上記絶縁領域１３上にもゲート絶縁膜８１が形成される。
【００９２】
また、上記ダミーゲートパターン６４およびダミー容量パターン６５は、例えば、上記半導体基板１１上にダミーパターン形成膜を形成し、そのダミーパターン形成膜を、例えばリソグラフィー技術とエッチング技術によってパターニングして形成される。上記ダミーパターン形成膜は、例えばポリシリコン膜で形成される。
【００９３】
その後、前記図６（２）ないし前記図７（５）を参照して説明した工程を行う。
その結果、図１０（２）に示すように、上記ダミーゲートパターン６４の両側の上記半導体領域１２にはエクステンション領域８５、８６が形成される。ダミーゲートパターン６４の側壁にはサイドウォールスペーサ８９が形成される。さらに、ダミー容量パターン６５の側壁にもサイドウォールスペーサ９４が形成される。
また、サイドウォールスペーサ８９を形成するとき、図示したようにサイドウォールスペーサ８９の両側における上記ゲート絶縁膜８１は除去されるが、残してもよい。
【００９４】
上記ダミーゲートパターン６４の一方側の上記半導体領域１２には、上記エクステンション領域８５を介してソース・ドレイン領域８７が形成される。同時に上記ダミーゲートパターン６４の他方側の上記半導体領域１２には、上記エクステンション領域８６を介してソース・ドレイン領域８８が形成される。
【００９５】
さらに、上記ダミーゲートパターン６４と上記ダミー容量パターン６５を被覆する第１絶縁膜７１が形成される。そして第１絶縁膜７１からダミーゲートパターン６４と上記ダミー容量パターン６５のそれぞれの上面が露出されている。また上記第１絶縁膜７１の表面は、上記ダミーゲートパターン６４と上記ダミー容量パターン６５とともに平坦化される。
【００９６】
また、上記第１絶縁膜７１の上部の一部およびサイドウォールスペーサ９４の上部の一部に上記ダミー容量パターン６５に接続する溝部７４が形成される。
【００９７】
次に、図１０（３）に示すように、上記ダミーゲートパターン６４（前記図１０（２）参照）と上記ダミー容量パターン６５（前記図１０（２）参照）を除去して、第１凹部７２と第２凹部７３を形成する。この除去工程は、例えば、ポリシリコンで形成されている上記ダミーゲートパターン６４と上記ダミー容量パターン６５を、例えば、酸化シリコン、窒化シリコン等で形成されているゲート絶縁膜８１、第１絶縁膜７１およびサイドウォールスペーサ８９、９４に対して、例えば臭化水素と酸素の混合ガス系のエッチングガスや塩素系エッチングガスを用いたプラズマエッチングによって選択的にエッチングすることで達成できる。
また、図示はしていないが、金属酸化物、金属窒化物、金属酸窒化物でゲート絶縁膜が形成されている場合は、ゲート絶縁膜８１が半導体領域１２上および絶縁領域１３上に形成されている。よって、従来のポリシリコンの選択エッチングに用いられる例えば臭化水素と酸素の混合ガス系のエッチングガスを用いることができる。
この第１凹部７２を形成するときに、ゲート絶縁膜８１は残すようにすることがこの工程の重要な点である。
【００９８】
次に、図１１（４）に示すように、上記第１凹部７２の内面、上記第２凹部７３の内面および上記溝部７４の内面を含む上記第１絶縁膜７１上に第１電極層１２１を形成する。この第１電極層１２１は、トランジスタ素子のゲート絶縁膜８１に接するゲート電極となるものであるから、トランジスタ素子の仕事関数を決定する前記第２実施例で説明した仕事関数制御膜となる材料を用いることができる。
【００９９】
次に、前記図８（８）ないし前記図９（１０）を参照して説明したのと同様にして、図１１（５）に示すように、上記第１電極層１２１上に容量絶縁膜９２を形成する。
次いで、上記容量絶縁膜９２をパターニングして、上記絶縁領域１３上の上記第１電極層１２１上、少なくとも上記第２凹部７３内および上記溝部７４内に残す。
【０１００】
次に、上記第１電極層１２１上に、上記容量絶縁膜９２を被覆して上記第１凹部７２の内部および上記第２凹部７３の内部が埋め込まれる第２電極層１２２を形成する。次いで、上記第１絶縁膜７１上の余剰な上記第２電極層１２２と上記容量絶縁膜９２と上記第１電極層１２１を除去する。
その結果、上記第１凹部７２内に、上記第１電極層１２１からなる第１ゲート電極８３と、上記第２電極層１２２からなる第２ゲート電極８４とでゲート電極８２が形成される。同時に、上記第２凹部７３内に、上記第１電極層１２１からなる第１容量電極９１と上記容量絶縁膜９２と上記第２電極層１２２からなる第２容量電極９３とで、容量素子９０が形成される。
また、上記溝部７４の内部に上記第１電極層１２１が引き出された状態に形成される。また、溝部７４内の第１電極層１２１上に容量絶縁膜９２が形成されていてもよい。
このようにして、半導体領域１２にトランジスタ素子８０が形成され、絶縁領域１３上に容量素子９０が形成される。
【０１０１】
ただし、上記溝部７４上の上記第２電極層１２２は完全に除去しておく。このように溝部７４上の第２電極層１２２を完全に除去するために、上記溝部７４の深さは、上記溝部７４に形成される上記第１電極層１２１の膜厚と上記容量絶縁膜９２の膜厚との和よりも浅く形成される。
したがって、第２容量電極９３から容量絶縁膜９２の一部が露出した状態に形成されるので、この露出させた部分で、第１容量電極９１の上部への電極取り出しが可能になる。
【０１０２】
次に、上記第１絶縁膜７１上に、上記トランジスタ素子８０および上記容量素子９０を被覆する第２絶縁膜１０１を形成する。
【０１０３】
次に、通常のリソグラフィー技術およびエッチング技術によって、上記第２絶縁膜１０１および上記第１絶縁膜７１に、ソース・ドレイン領域８７、８８、容量素子９０の第１容量電極９１、第２容量電極９３に通じるコンタクトホール１０２、１０３、１０４、１０５、１０６を形成する。なお、第１容量電極９１に通じるコンタクトホール１０４は、上記容量絶縁膜９２を貫通して形成される。また図示はしていないが、トランジスタ素子８０のゲート電極８２上に通じるコンタクトホールも形成される。
上記エッチングでは、例えば上記第２絶縁膜１０１が窒化シリコン膜と酸化シリコン膜で形成されている場合には、酸化シリコン膜のエッチングは窒化シリコン膜および容量絶縁膜９２によって一旦停止される。その後、窒化シリコン膜および容量絶縁膜９２をエッチングすることで、各コンタクトホール１０２、１０３、１０４、１０５、１０６が形成される。
【０１０４】
次に、各コンタクトホール１０２、１０３、１０４、１０５、１０６の内面に、密着層（図示せず）、バリア層（図示せず）を順に形成する。その後、各コンタクトホール１０２、１０３、１０４、１０５、１０６の内部を埋め込むように、上記第２絶縁膜１０１上に導電膜を形成する。
上記密着層には、例えばチタン膜を用い、上記バリア層には、例えば窒化チタン膜、窒化タンタル膜等を用いる。また、上記導電膜にはタングステンを用いる。
次いで、上記第２絶縁膜１０１上の余剰な導電膜、バリア層、密着層を除去して、各コンタクトホール１０２、１０３、１０４、１０５、１０６の内部に主として導電膜からなるプラグ１０７、１０８、１０９、１１０、１１１を形成する。上記余剰な導電膜、バリア層、密着層の除去には、例えば化学的機械研磨（ＣＭＰ）法を用いる。
【０１０５】
次に、通常の金属配線の形成技術によって、プラグ１０７、１０８、１０９のそれぞれに対応して接続される配線１１２、１１３、１１４を形成し、同時にプラグ１１０、１１１に接続される配線１１５を形成する。
上記配線１１２〜１１５は、例えば次のように形成される。例えば、上記第２絶縁膜１０１上に密着層、バリア層を形成した後、アルミニウム等の金属配線材料で形成される。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化チタン膜で形成される。
また、上記配線１１２〜１１５をいわゆる溝配線で形成することもできる。溝配線の配線材料に銅を用いることができる。例えば、密着層、バリア層を形成した後、銅配線を形成する。この場合の密着層は例えばチタン膜で形成され、上記バリア層は例えば窒化タンタル膜で形成される。
その後、図示はしていないが、多層配線やパッシベーション膜などを形成する。
このようにして、半導体装置３が形成される。
【０１０６】
上記第３実施例の製造方法では、第１容量電極９１と容量絶縁膜９２と第２容量電極９３とからなる容量素子９０は半導体基板１１に形成された絶縁領域１３上に形成されることによって、容量素子９０は印加電圧による特性変動が小さくなる。
また、第１ゲート電極８３と第１容量電極９１とが同一材料の第１電極層１２１で形成され、第２ゲート電極８４と第２容量電極９３とが同一材料の第２電極層１２２で形成されているので、同一の半導体基板１１にトランジスタ素子８０と容量素子９０とを混載できる。
よって、同一の半導体基板１１にトランジスタ素子８０と、印加電圧による特性変動の少ない容量素子９０が混載されているので、トランジスタ素子８０と高性能なアナログ回路の混載が可能となるという利点がある。
また、第２実施例のようにダミーゲート絶縁膜を形成する必要がないので、前記第２実施例よりも工程数の削減が可能になる。
【図面の簡単な説明】
【０１０７】
【図１】本発明の半導体装置に係る一例（第１実施例）を示した概略構成断面図である。
【図２】本発明の半導体装置に係る一例（第２実施例）を示した概略構成断面図である。
【図３】本発明の半導体装置の製造方法に係る一例（第１実施例）を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る一例（第１実施例）を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る一例（第１実施例）を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る一例（第２実施例）を示した製造工程断面図である。
【図７】本発明の半導体装置の製造方法に係る一例（第２実施例）を示した製造工程断面図である。
【図８】本発明の半導体装置の製造方法に係る一例（第２実施例）を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法に係る一例（第２実施例）を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法に係る一例（第３実施例）を示した製造工程断面図である。
【図１１】本発明の半導体装置の製造方法に係る一例（第３実施例）を示した製造工程断面図である。
【符号の説明】
【０１０８】
１…半導体装置、１１…半導体基板、１２…半導体領域、１３…絶縁領域、２０…トランジスタ素子、２１…ゲート絶縁膜、２２…ゲート電極、２３…第１ゲート電極、２４…第２ゲート電極、２７，２８…ソース・ドレイン領域、３０…容量素子、３１…第１容量電極、３２…容量絶縁膜、３３…第２容量電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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