(57)【要約】【課題】信頼性が高く、特性の改善された半導体装置を提供すること。【解決手段】本発明の一態様に係る半導体装置１は、ワンチップに規則性を有するレイアウト領域と、規則性のないレイアウト領域を備える半導体装置であって、下層導電層１１と、下層導電層１１上に形成された層間絶縁膜と、その上に形成された上層配線層Ｍ１と、下層導電層１１と上層配線層Ｍ１とを、実質的に最短距離で電気的に接続するように配設した接続プラグ１０とを備える。そして、規則性を有するレイアウト領域における少なくとも一部の領域において、下層導電層１１と上層配線層Ｍ１との電気的接続が、下層導電層１１の直上から延在する直上位置、当該直上位置から離間したシフト位置に配設した少なくとも２つの接続プラグ１０と、これらを電気的に接続するための中間接続層２０により行われている。【選択図】図２
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【特許請求の範囲】
【請求項１】
ワンチップに、規則性を有するレイアウト領域と、規則性のないレイアウト領域を備える半導体装置であって、
半導体基板内、及び当該半導体基板の極近傍に形成された下層導電層と、
前記下層導電層上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された上層配線層と、
前記下層導電層と前記上層配線層とを、実質的に最短距離で電気的に接続するように配設した接続プラグと
を備え、
さらに、前記規則性を有するレイアウト領域における少なくとも一部の領域において、前記下層導電層と前記上層配線層との電気的接続が、前記下層導電層の直上から延在する直上位置、当該直上位置から離間したシフト位置に配設した少なくとも２つの接続プラグと、これらを電気的に接続するための中間接続層により行われている半導体装置。
【請求項２】
前記規則性のないレイアウト領域として、少なくともロジック回路部を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下層導電層と前記上層配線層とを、実質的に最短距離で電気的に接続するように配設した接続プラグの間に前記中間接続層が配設されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記中間接続層は、前記上層配線層よりも、膜厚が薄いことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記中間接続層は、低抵抗導電膜であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記中間接続層は、電気的に分断された前記下層導電層の結線に用いられていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記下層導電層は、ゲート電極配線層、及び前記半導体基板の拡散層からなる活性領域を備えることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記規則性を有するレイアウト領域として、ＳＲＡＭのメモリセルを有することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記ワンチップ内に、ＤＲＡＭ部を備え、
前記ＤＲＡＭ部のビット線、若しくはワード線と前記中間接続層が同一のレイヤに配置されていることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記メモリセルが横型セルレイアウトからなることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
ワンチップに、少なくともロジック回路部と、規則性を有するレイアウト領域とを備える半導体装置であって、
前記規則性を有するレイアウト領域における少なくとも一部の領域において、半導体基板内、及び当該半導体基板の極近傍に形成された下層導電層は、当該下層導電層の直上から延在する直上位置、当該直上位置から離れたシフト位置に配設した少なくとも２つの接続プラグと、これらを電気的に接続するための中間接続層とにより、前記下層導電層上に形成された層間絶縁膜より上層に配置される上層配線層と電気的に接続されている半導体装置。
【請求項１２】
規則性を有するレイアウト領域を有する規則性回路部が搭載された半導体装置であって、
前記規則性を有するレイアウト領域における少なくとも一部の領域において、半導体基板内、及び当該半導体基板の極近傍に形成された下層導電層は、当該下層導電層の直上から延在する直上位置、当該直上位置から離れたシフト位置に配設した少なくとも２つの接続プラグと、これらを電気的に接続するための中間接続層とにより、前記下層導電層上に形成された層間絶縁膜より上層に配置される上層配線層と電気的に接続されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。より詳しくは、規則性のあるレイアウト領域を有する半導体装置に関する。
【背景技術】
【０００２】
半導体記憶装置に用いられるＳＲＡＭ（Static Random Access Memory）のメモリセルの基本的な構造として、４個のＭＯＳ(Metal Oxide Semiconductor)トランジスタ（２個の駆動用ＭＯＳトランジスタ及び２個の転送用ＭＯＳトランジスタ）と２個の高抵抗素子とで構成される高抵抗負荷型と、６個のＭＯＳトランジスタ（２個の駆動用ＭＯＳトランジスタと２個の負荷用ＭＯＳトランジスタと２個の転送用ＭＯＳトランジスタ）で構成されるＣＭＯＳ(Complementary Metal Oxide Semiconductor)型（例えば、特許文献１〜４）が知られている。近年、デザインルールの微細化による低電圧化の進展に伴って、動作特性の観点からＣＭＯＳ型のＳＲＡＭが論理ＩＣ(Integrated Circuit)に混載される半導体記憶装置として広く用いられている。
【０００３】
図３０に、特許文献１に記載のＣＭＯＳ型のＳＲＡＭのメモリセルの下層導電層のレイアウト例を示す。特許文献１に記載のメモリセルは、図３０中の横方向に交互に配置されたＰウェルとＮウェルを有する。Ｐウェル上にＮチャネル型ＭＯＳトランジスタＮ１〜Ｎ４が形成され、Ｎウェル上にＰチャネル型ＭＯＳトランジスタＰ１，Ｐ２が形成されている。各ＭＯＳトランジスタのゲート電極配線層７や活性領域６には、上層配線（不図示）と接続するため、多くのコンタクトホールやビアホールなどのＭ１−接続プラグ１０が設けられている。
【０００４】
特許文献２において、メモリセルのサイズを縮小可能な構成が提案されている。図３１に、特許文献２に記載のＣＭＯＳ型のＳＲＡＭのメモリセルの部分断面図を示す。特許文献２に係るメモリセルは、素子分離領域５、活性領域６、ゲート電極配線層７、接続プラグ１０、中間接続層２０、ローカル配線２６、２７、第１配線層Ｍ１、第１層間絶縁膜５１、第２層間絶縁膜５２、第３層間絶縁膜５４などを備えている。中間接続層２０の上下には、実質的に同心の接続プラグ１０が配設されている。また、ローカル配線２６は、離間する２つの活性領域６を結線するとともに、ローカル配線２７と容量を形成している。
【特許文献１】特開平１０−１７８１１０号公報
【特許文献２】特開２００２−２８９７０３号公報
【特許文献３】特開２００２−２１７３１６号公報
【特許文献４】特開２００４−３１１６１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図３２に、ＣＭＯＳ型のシングルポートＳＲＡＭのメモリセルの等価回路図を示す。ＳＲＡＭのメモリセルは、ビット線対（ＤＩＧＴ，ＤＩＧＢ）とワード線（ＷＤ）と接続される、２つのＰチャネル型ＭＯＳトランジスタＰ１，Ｐ２、４つのＮチャネル型ＭＯＳトランジスタＮ１〜Ｎ４の合計６つのトランジスタを有する。トランジスタＰ１、Ｐ２が、負荷トランジスタとして機能し、トランジスタＮ１、Ｎ２が駆動トランジスタとして機能する。また、トランジスタＮ３、Ｎ４が転送トランジスタとして機能する。ＳＲＡＭのメモリセルを構成する６個のトランジスタのうち、Ｐ１とＮ１、Ｐ２とＮ２がそれぞれインバータを構成している。これら１対のインバータは、一対の交差配線（ｙ１、ｙ２）を介してメモリセル内で交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【０００６】
横型のＳＲＡＭセルを構成する場合、近年の半導体の微細化の進展に伴って、図３２の交差配線の交差接続ノードＸ１、Ｘ２を近接させる必要が生じる。しかしながら、交差接続ノードＸ１、Ｘ２がショートすると致命的となる。
【０００７】
図３０の例において、最密レイアウトにする場合、例えば図中の矢印Ｄ５で示すように、下層導電層と上層配線間に配設するＭ１−接続プラグ１０を近接させる必要が生じる。それに伴い、寄生容量やノイズ、信号干渉の動作マージンが悪化してきた。また、Ｍ１−接続プラグ１０の近接に伴って、パターン欠陥が発生しやすく、歩留まり低下が問題となってきた。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、ワンチップに、規則性を有するレイアウト領域と、規則性のないレイアウト領域を備える半導体装置であって、半導体基板内、及び当該半導体基板の極近傍に形成された下層導電層と、前記下層導電層上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された上層配線層と、前記下層導電層と前記上層配線層とを、実質的に最短距離で電気的に接続するように配設した接続プラグとを備える。そして、前記規則性を有するレイアウト領域における少なくとも一部の領域において、前記下層導電層と前記上層配線層との電気的接続が、前記下層導電層の直上から延在する直上位置、当該直上位置から離間したシフト位置に配設した少なくとも２つの接続プラグと、これらを電気的に接続するための中間接続層により行われている。
【０００９】
ここで、「規則性を有するレイアウト領域」とは、例えば、ＳＲＡＭのメモリセルのように、その配置に規則性があるものを云い、これに分類されないものを「規則性のないレイアウト領域」とする。
【００１０】
本発明によれば、規則性を有するレイアウト領域に下層導電層と上層配線層との間に、上記のような平面視上、重畳しない位置に配置された２つの接続プラグと、これを電気的に接続する中間接続層を配設することにより、下層導電層のレイアウトを変更せずに、規則性を有するレイアウト内の上層配線層への接続プラグのレイアウトの設計マージンを高めることができる。例えば、下層導電層とコンタクトする接続プラグのサイズを最小かつ最近接とした状態で、中間接続層を介することによって中間接続層上に配置される接続プラグを離間させることが可能となる。これにより、リソグラフィー工程などの製造欠陥に起因するショート不良などの低減を図ることができる。また、寄生容量を緩和することも可能となる。また、接続プラグのアスペクト比を低減することができる。このため、接続プラグ内のバリアメタルのカバレッジを改善することができる。その結果、リーク不良や接続プラグ抵抗の低減を実現することができる。規則性を有するレイアウト領域に、上記構成を適用することにより、上記効果を十分に発揮することができる。
【発明の効果】
【００１１】
本発明によれば、信頼性が高く、特性の改善された半導体装置を提供することができるという優れた効果を有する。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降に説明する各種構成要素のサイズは、説明の便宜上のものであり、実際とは異なる。また、本発明の特徴部以外の構成部材は、適宜、図示及びその説明を省略する。
【００１３】
［実施形態１］
図１に、本実施形態１に係る半導体装置のブロック図の一例を示す。同図に示すように、本実施形態１に係る半導体装置１は、ロジック回路部３Ａを１つと、メモリ部であるＳＲＡＭ部３Ｂを２つ備える所謂ＳｏＣ（System on a Chip）デバイスである。ＳＲＡＭ部３Ｂは、メモリセル領域、デコーダ領域、メモリ制御回路領域などを備える。メモリセル領域には、複数のメモリセル４がマトリックス状に配置されている。本実施形態１においては、メモリセル４が、規則性を有するレイアウト領域である。また、規則性のないレイアウト領域として、ロジック回路部が相当する。
【００１４】
図２（ａ）に、本実施形態１に係る半導体装置１のＳＲＡＭ部３Ｂとロジック回路部３Ａの模式的な部分断面図示す。また、図２（ｂ）に、接続プラグの部分拡大説明図を示す。半導体装置１は、図２（ａ）に示すように、半導体基板２、素子分離領域５、活性領域６、ゲート電極配線層７、サイドウォール８、窒化シリコン９、上層配線層である第１配線層Ｍ１、第２配線層Ｍ２、第１配線層−接続プラグ（以降、「Ｍ１−接続プラグ」と云う）１０、中間接続層２０、第２配線層−接続プラグ（以降、「Ｍ２−接続プラグ」と云う）３０、第１層間絶縁膜５１、第２層間絶縁膜５２、第３層間絶縁膜５３、第４層間絶縁膜５４などを備えている。以降の説明において、第１配線層Ｍ１より下層にある導電層のうち、中間接続層２０を除く導電層（例えば、活性領域６、ゲート電極配線層７）を総称して下層導電層１１と称する。また、第１配線層Ｍ１より上層の配線層を上層配線層とも称する。
【００１５】
Ｍ１−接続プラグ１０やＭ２−接続プラグ３０等は、通常、図２（ｂ）に示すように、接続孔の底面及び側壁部を被覆するようにバリアメタル１２が配設されている。バリアメタル１２としては、例えば、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）を適用することができる。そして、バリアメタル１２が被覆された接続孔内にタングステン（Ｗ）などの接続プラグ１３が配設されることにより、Ｍ１−接続プラグ１０が構成されている。バリアメタル１２のカバレッジ不良は、コンタクト抵抗の上昇や、接合リークの原因となる。
【００１６】
ロジック回路部３Ａにおいて、下層導電層１１と第１配線層Ｍ１は、下層導電層１１の直上に延在されたＭ１−接続プラグ１０を介して接続されている。一方、ＳＲＡＭ部３Ｂの下層導電層１１と第１配線層Ｍ１は、前述と同様に、下層導電層１１の直上に延在されているＭ１−接続プラグ１０を介して接続されている個所の他、以下の構成により接続されている。すなわち、ＳＲＡＭ部３Ｂの下層導電層１１と第１配線層Ｍ１の一部は、中間接続層２０を用いることにより接続されている。そして、中間接続層２０より上層のＭ１−接続プラグ１０の位置を下層導電層１１の直上からシフトさせている。換言すると、中間接続層２０を介して上下に配置されるＭ１−接続プラグ１０を、平面視上、重畳しないように配置している。なお、上記「平面視上、重畳しない位置」とは、複数のＭ１−接続プラグ１０が配設されている場合に、上下に配置されるＭ１−接続プラグ１０の同心が実質的に一致しないものを云う。
【００１７】
中間接続層２０を配設することにより、Ｍ１−接続プラグ１０のアスペクト比を低減することができる。このため、接続プラグ内のバリアメタルのカバレッジを改善することができる。その結果、リーク不良や接続プラグ抵抗の低減を実現することができる。また、中間接続層により、Ｍ１−接続プラグ１０の形成位置の設計自由度を高めることができる。例えば、活性領域６とコンタクトする接続プラグのサイズを最小かつ最近接とした状態で、中間接続層２０上の２つの接続プラグを離間させる方向にシフトさせることが可能となる。これにより、リソグラフィー工程などの製造欠陥に起因するショート不良などの低減を図ることができる。また、寄生容量を緩和することも可能となる。
【００１８】
次に、中間接続層２０の具体的な配設例について、図３〜図６のＳＲＡＭ部３Ｂの１メモリセル４のレイアウトを参照しつつ説明する。但し、説明の便宜上、以降の上面図において、サイドウォール８、窒化シリコン膜９、層間絶縁膜などの図示を適宜省略する。なお、本実施形態１に係るＳＲＡＭ部３Ｂの等価回路図は、図３２と同様である。
【００１９】
図３（ａ）に、半導体基板２の表面に形成された活性領域６、ゲート電極配線層７などの下層導電層１１、Ｍ１−接続プラグ１０を含む下地の上面図を、図３（ｂ）に図３（ａ）のIIIB-IIIB切断部断面図を、図３（ｃ）に図３（ａ）のIIIC-IIIC切断部断面図を示す。
【００２０】
図３（ａ）に示すように、中央領域に、Ｐチャネル型ＭＯＳトランジスタＰ１，Ｐ２が形成されたＮウェル領域が配置され、その両側にＮチャネル型ＭＯＳトランジスタＮ１、及びＮ３が形成されたＰウェル領域と、Ｎチャネル型ＭＯＳトランジスタＮ２及びＮ４が形成されたＰウェルとが配置されている。前述したようにトランジスタＰ１、Ｐ２が、負荷トランジスタとして機能し、トランジスタＮ１、Ｎ２が、駆動トランジスタとして機能する。また、トランジスタＮ３、Ｎ４が、転送トランジスタとして機能する。一対の駆動トランジスタと一対の負荷トランジスタは、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。このフリップフロップ回路は、一対のＣＭＯＳインバータで構成され、其々のＣＭＯＳインバータは、１つの駆動トランジスタＮ１（Ｎ２）と１つの負荷トランジスタＰ１（Ｐ２）で構成される。
【００２１】
メモリセルを構成する６個のトランジスタは、単結晶シリコンからなる半導体基板２上の素子分離領域５によって周囲を囲まれた拡散領域である活性領域６に形成されている。活性領域６のうち、Ｎ型活性領域を６Ｎ，Ｐ型活性領域を６Ｐとする。トランジスタは、活性領域に形成されたソース／ドレイン領域と、この活性領域の表面に形成されたゲート絶縁膜（不図示）と、ゲート絶縁膜上に形成されたゲート電極配線層７を備える。
【００２２】
ゲート電極配線層７は、例えば、不純物導入多結晶シリコン膜と高融点金属シリサイド膜（チタンシリサイド膜、コバルトシリサイド膜、ニッケルシリサイド膜等）の積層構造ないしはメタルゲート構造を有している。ゲート電極配線層７の側壁にはサイドウォール８が形成されている。さらに、ゲート電極配線層７の上部にはシリコン窒化膜９が形成されている。なお、活性領域６Ｎ、６Ｐのシリコン表面には金属シリサイド層が形成されていてもよい。
【００２３】
第１層間絶縁膜５１は、シリコン窒化膜９の上部に形成されている。第１層間絶縁膜５１には、図３（ｂ）に示すように、その表面から活性領域６Ｎ，６Ｐまで貫通する接続孔８１が形成され、当該接続孔８１内にはＭ１−接続プラグ１０ａ、１０ｂ、１０ｃが配設されている。同様にして、第１層間絶縁膜５１には、図３（ｃ）に示すように、その表面から活性領域６Ｎ，６Ｐまで貫通する接続孔８１が形成され、当該接続孔８１内にはＭ１−接続プラグ１０ｄ、１０ｅが配設されている。Ｍ１−接続プラグ１０は、例えば、タングステンなどを適用することができる。また、通常は、図２（ｂ）に示すようなバリアメタル１２が接続孔８１内に形成されている。また、第１層間絶縁膜５１には、ゲート電極配線層７の表面まで貫通する接続孔８２が形成され、当該接続孔８２には、同じくＭ１−接続プラグ１０が配設されている（図２（ａ）参照）。
【００２４】
図４（ａ）に、図３（ａ）の構成に対してさらに中間接続層２０が形成された状態の上面図を、図４（ｂ）に図４（ａ）のIVB-IVB切断部断面図を、図４（ｃ）に図４（ａ）のIVC-IVC切断部断面図を示す。
【００２５】
中間接続層２０は、図４（ａ）に示すように、Ｍ１−接続プラグ１０ａ、１０ｂ、１０ｃ、１０ｆ（図３参照）の直上に、これらを被覆するように形成されている。すなわち、Ｍ１−接続プラグ１０ａ、１０ｂ、１０ｃ、１０ｆの直上に、其々対応して中間接続層２０ａ、２０ｂ、２０ｃ、２０ｆが形成されている。これらの中間接続層のうちの少なくとも２０ｂ、２０ｃは、その下層のＭ１−接続プラグ１０ｂ、１０ｃが互いに対向する側において、Ｍ１−接続プラグ１０ｂ、１０ｃと其々、レイアウト上オンラインとなるようにパターン形成されている。換言すると、中間接続層２０ｂ、２０ｃは、その下層のＭ１−接続プラグ１０ｂ、１０ｃが互いに対向する側において、Ｍ１−接続プラグ１０ｂ、１０ｃよりも突出しないように、かつＭ１−接続プラグ１０ｂ、１０ｃが露出しないように被覆されている。これにより、図４（ｂ）に示すように、Ｍ１−接続プラグ１０ｂとＭ１−接続プラグ１０ｃの離間距離と、中間接続層２０ｂと中間接続層２０ｃの離間距離が略一致する。
【００２６】
さらに、中間接続層２０ａ、２０ｃにおいては、図４（ｂ）中の右側方向に延在領域を有し、中間接続層２０ｂ、２０ｆにおいては、図４（ａ）中の左方向に延在領域を有する。中間接続層２０は、第１配線層Ｍ１などの上層配線層に比して膜厚を薄く設定できるので、通常のＣｕダマシンプロセスのみではなく、スパッタリング法やＣＶＤ法などにより形成することもできる。材質としては特に限定されないが、例えば、タングステン、窒化チタン（ＴｉＮ）、銅などの金属、又は金属に相当する導電性膜を適用することができる。抵抗を低減する観点から、低抵抗導電膜であることが好ましい。
【００２７】
中間接続層２０の膜厚は、特に限定されないが、成膜性が良好な範囲において膜厚を薄く設定することが、パターン精度の観点から好ましい。用いる材料、求められる抵抗特性に応じて一概には言えないが、例えば、第１配線層Ｍ１の膜厚の１／２から１／４程度の膜厚とすることができる。
【００２８】
なお、本実施形態１においては、メモリセル領域のＭ１−接続プラグ１０のうち、１０ａ、１０ｂ、１０ｃ、１０ｆの４つの直上にのみ中間接続層２０を形成する例について述べたが、一例であって、中間接続層２０の形成位置や数については任意である。
【００２９】
図５（ａ）に、第２層間絶縁膜５２と、その表面から中間接続層２０若しくは第１層間絶縁膜５１に形成されたＭ１−接続プラグ１０の表面まで貫通する接続孔８３、その接続孔８３に配設されたＭ１−接続プラグ１０が形成された状態の上面図を、図５（ｂ）に図５（ａ）のVB-VB切断部断面図を、図５（ｃ）に図５（ａ）のVC-VC切断部断面図を示す。
【００３０】
図５（ｂ）に示すように、中間接続層２０ａの上層にはＭ１−接続プラグ１０ｇが、中間接続層２０ａの下層に配置されているＭ１−接続プラグ１０ａと、平面視上、重畳しないように配設されている。換言すると、中間接続層２０ａの下層に形成されるＭ１−接続プラグ１０ａの形成位置に対して、中間接続層２０ａの上層に形成されるＭ１−接続プラグ１０ｇの位置を、図５（ｂ）中右側にシフトさせている。同様にして、中間接続層２０ｂの上層にはＭ１−接続プラグ１０ｈが、中間接続層２０ｂの下層に配置されているＭ１−接続プラグ１０ｂと、平面視上、重畳しないように、図５（ｂ）中の左側の延在領域の上層に配設されている。また、中間接続層２０ｃの上層に形成されるＭ１−接続プラグ１０ｉは、中間接続層２０ｃの下層に配置されているＭ１−接続プラグ１０ｃと、平面視上、重畳しないように、図５（ｂ）中の右側の延在領域の上層に配設されている。なお、「接続プラグが平面視上、重畳しないように配設されている」とは、中間接続層を介して上下に配置されるＭ１−接続プラグ（例えば、１０ａと１０ｇ、１０ｂと１０ｈ、１０ｃと１０ｉ）の同心が実質的に一致していない状態を云い、そのシフト量は特に限定されない。
【００３１】
Ｍ１−接続プラグ１０ｄ、１０ｅの直上には、図５（ｃ）に示すように、中間接続層を介さず、其々、Ｍ１−接続プラグ１０ｊ、１０ｋが配設されている。
【００３２】
図６に、図５（ｂ）の切断部断面図に相当する領域において、第２層間絶縁膜５２の上層にさらに第１配線層Ｍ１を形成した状態の切断部断面図を示す。Ｍ１−接続プラグ１０ｇ、１０ｈの上層には、これらを電気的に接続するように第１配線層Ｍ１ａのパターンが形成されている。また、Ｍ１−接続プラグ１０ｉの上層には、前述の第１配線層Ｍ１ａのパターンとは別の第１配線層Ｍ１ｂのパターンが形成されている。
【００３３】
ここで、図６に示すように、Ｍ１−接続プラグ１０ｈと１０ｉの離間距離をＤ１，第１配線層Ｍ１ａ、Ｍ１ｂの離間距離をＤ２，Ｍ１−接続プラグ１０ｂと１０ｃの離間距離をＤ３とする。図６の例において、中間接続層２０ｂ、２０ｃを設けることにより、中間接続層の下層に位置するＭ１−接続プラグ１０ｂ、１０ｃを活性領域６の直上から延在する直上位置に配置させつつ、Ｍ１−接続プラグ１０ｈ、１０ｉの離間距離Ｄ１を広げることができる。これに付随して、第１配線層Ｍ１ａ、Ｍ１ｂの離間距離Ｄ２も広げることが可能となる。
【００３４】
比較例として、中間接続層を配設せずに直接、第１配線層Ｍ１０１ａ、Ｍ１０１ｂと活性領域６をＭ１−接続プラグにより接続する場合を考える。図３３に、図６に相当する位置において中間接続層を設けない場合の切断部断面図を示す。このときのＭ１−接続プラグ１１０ｂと１１０ｃの離間距離を本実施形態１と同様にＤ３とする。第１配線層Ｍ１０１ａ、Ｍ１０１ｂの離間距離は、Ｄ４とする。中間接続層を設けていないので、Ｄ４は、少なくともＤ３と同一の長さか、若しくはＤ３よりも短い距離となる。Ｄ３の距離を、微細加技術により最近接とし、かつＭ１−接続プラグ１１０を最小とした場合、パターン欠陥による歩留まりの低下が懸念される。
【００３５】
一方、本実施形態１によれば、活性領域６とコンタクトする接続プラグのサイズを最小かつ最近接とした状態で、第１配線層Ｍ１ａ、Ｍ１ｂのパターン間距離Ｄ２を広げることが可能となる。換言すると、離間距離Ｄ４（比較例に係るＭ１−配線層Ｍ１０１ａ、Ｍ１０１ｂの離間距離）＜離間距離Ｄ２（本実施形態１に係るＭ１−接続層Ｍ１ａ、１ｂの離間距離）とすることができる。その結果、リソグラフィー工程などの製造欠陥に起因するショート不良などの低減を図ることができる。従って、微細化に伴うＳＲＡＭの歩留まりと性能劣化を解決することができる。また、中間接続層２０を設けてＭ１−接続プラグを繋ぎ換えることにより、Ｍ１−接続プラグのアスペクト比を低減することができる。換言すると、比較例に係るＭ１−接続プラグのアスペクト比ｈ２／ｒ１＞本実施形態に係るＭ１−接続プラグのアスペクト比ｈ１／ｒ１とすることができる。このため、接続孔の加工に伴うテーパ角やＭ１−接続プラグを構成するバリアメタルのカバレッジを改善することができる。その結果、リーク不良の抑制、接続抵抗の低減を実現することができる。
【００３６】
本実施形態１によれば、メモリセル４の面積の縮小を図ったトランジスタの下層導電層のレイアウトを変えずに、上層配線との接続位置を調整することが可能となるため、設計自由度が増加する。これにより、接続孔の離間スペースを拡大したり、上層配線の形状やレイアウトに対する下層レイアウトからの制約を緩和したりすることができる。これにより、ＳＲＡＭの微細化を実現しつつ、リソグラフィー等に起因するパターン欠陥やレイアウトに起因する寄生容量、ノイズ、信号干渉等による歩留まり低下や動作マージン悪化を低減したり、改善したりすることが可能となる
[実施形態２]
次に、上記実施形態とは異なる半導体装置の一例について説明する。なお、以降の説明において、上記実施形態と同一の要素部材は同一の符号を付し、適宜その説明を省略する。
【００３７】
本実施形態２に係る半導体装置は、以下の点を除く基本的な構造は上記実施形態１と同様である。すなわち、上記実施形態１に係る半導体装置１においては、中間接続層２０を配設しない位置において、第１層間絶縁膜５１の形成後に接続孔８１、８２を形成してＭ１−接続プラグ１０（１０ａ〜１０ｆ等）を配設し、さらに、第２層間絶縁膜５２の形成後に接続孔８３を形成してＭ１−接続プラグ１０（１０ｇ〜１０ｉ等）を配設しているのに対し、本実施形態２に係る半導体装置においては、中間接続層を配設しない位置において、第１層間絶縁膜５１及び第２層間絶縁膜５２を形成した後に、第２層間絶縁膜５２の表面から第１層間絶縁膜５１の下層にある下層導電層１１まで貫通する接続孔を形成してＭ１−接続プラグ１０を配設している点において相違する。
【００３８】
本実施形態２に係る半導体装置のＳＲＡＭ部の１メモリセルのレイアウトを図７、図８を参照しつつ説明する。図７（ａ）に、半導体基板２表面に形成された活性領域６、ゲート電極配線層７などの下層導電層１１、Ｍ１−接続プラグ１０を含む下地のメモリセル２０４の上面図を、図７（ｂ）に図７（ａ）のVIIB-VIIB切断部断面図を示す。
【００３９】
第１層間絶縁膜５１には、図７（ａ）に示すように、その表面から活性領域６Ｎ，６Ｐまで貫通する接続孔８１が形成され、当該接続孔８１内にはＭ１−接続プラグ１０ａ、１０ｂ、１０ｃ、１０ｆが配設されている。一方、それ以外の領域の第１層間絶縁膜５１には、図７（ａ）（ｂ）に示すように、上記実施形態１とは異なり、接続孔が形成されていない。
【００４０】
図８（ａ）に、第２層間絶縁膜５２と、その表面から配設されたＭ１−接続プラグ１０が形成された状態のメモリセル２０４の上面図を、図８（ｂ）に図８（ａ）のVIIIB-VIIIB切断部断面図を示す。
【００４１】
中間接続層２０は、図８（ａ）に示すように、Ｍ１−接続プラグ１０ａ、１０ｂ、１０ｃ、１０ｆ（図３参照）の直上に、これらを被覆するように形成されている。また、図５（ｂ）と同様に、中間接続層２０ａ、２０ｂ、２０ｃの上層には、其々対応するＭ１−接続プラグ１０ｇ、１０ｈ、１０ｉが実施形態１と同様に形成されている。一方、上記実施形態１において、Ｍ１−接続プラグ１０ｄ、１０ｅ、１０ｊ、１０ｋが配設されていた位置には、図８（ｂ）に示すように、第２層間絶縁膜５２の表面から第１層間絶縁膜５１の下層にある活性領域６まで貫通する接続孔８４に、Ｍ１−接続プラグ１０ｍ、１０ｎが形成されている。
【００４２】
本実施形態２によれば、中間接続層２０を設けることにより、上記実施形態１と同様の効果を得ることができる。また、メモリセル部の特定のコンタクトのみを最小サイズで構成し、それ以外の設計余裕度のあるコンタクトを、前記コンタクトサイズより大きくしたロジック部と共通のサイズのコンタクトで構成することにより、製造歩留まりの向上を図ることができる。
【００４３】
[実施形態３]
本実施形態３に係る半導体装置は、以下の点を除く基本的な構造は上記実施形態１と同様である。すなわち、上記実施形態１に係る半導体装置１においては、Ｍ１−接続プラグ１０の配置位置を下層導電層１１の直上に延在されている直上位置からシフトさせたい領域のみに中間接続層２０を配設していたのに対し、本実施形態２に係る半導体装置においては、第１層間絶縁膜５１と第２層間絶縁膜５２の間隙であって、Ｍ１−接続プラグ１０の配設する位置すべてに中間接続層２０を配設する点において相違する。
【００４４】
図９に、本実施形態３に係る半導体装置３０１のＳＲＡＭ部３Ｂとロジック回路部３Ａの模式的な部分断面図示す。ロジック回路部３Ａにおいては、下層導電層と第１配線層Ｍ１は、下層導電層の直上に延在されたＭ１−接続プラグ１０を介して接続されている。そして、第１層間絶縁膜５１に形成された接続孔に配設されたＭ１−接続プラグ１０と、第２層間絶縁膜５２に形成された接続孔に配設されたＭ１−接続プラグ１０との間に中間接続層２０が配設されている。中間接続層２０は、第１層間絶縁膜５１の表面に形成されたＭ１−接続プラグ１０を被覆するように、各接続プラグの露出部と同サイズ若しくは一回り大きいサイズの矩形状パターンが配設されている。
【００４５】
ＳＲＡＭ部３Ｂにおいては、上記実施形態１と同様に、下層導電層１１の直上に延在された直上位置からＭ１−接続プラグ１０をシフトさせたい領域に中間接続層２０を配設する他、本実施形態３に係るロジック回路部３Ａと同様に、第１層間絶縁膜５１に形成された接続孔に配設されたＭ１−接続プラグ１０と、第２層間絶縁膜５２に形成された接続孔に配設されたＭ１−接続プラグ１０との間に中間接続層２０が配設されている。これら中間接続層２０を介して接続される上下の２つのＭ１−接続プラグ１０は、平面視上、互いに重畳的に配設されている。
【００４６】
図１０（ａ）に、半導体基板２上に中間接続層２０まで形成された状態の上面図を、図１０（ｂ）に図１０（ａ）のXB-XB切断部断面図を、図１０（ｃ）に図１０（ａ）のXC-XC切断部断面図を示す。
【００４７】
中間接続層２０は、図１０（ａ）に示すように、Ｍ１−接続プラグ１０ａ、１０ｂ、１０ｃ、１０ｆ（図３参照）の直上に、これらを被覆するように形成されている。すなわち、Ｍ１−接続プラグ１０ａ、１０ｂ、１０ｃ、１０ｆの直上に、其々対応して中間接続層２０ａ、２０ｂ、２０ｃ、２０ｆが形成されている。これらの中間接続層２０ａ、２０ｂ、２０ｃ、２０ｆは、その下層のＭ１−接続プラグ１０の表出面積よりも大きくなるようにパターン形成されている。また、実施形態１と同様に、中間接続層のうちの少なくとも２０ｂ、２０ｃは、その下層のＭ１−接続プラグ１０ｂ、１０ｃが互いに対向する側において、Ｍ１−接続プラグ１０ｂ、１０ｃと其々レイアウト上オンラインとなるようにパターン形成されている。さらに、中間接続層２０ａ、２０ｃにおいては、図４（ｂ）中の右側方向に延在領域を有し、中間接続層２０ｂ、２０ｆにおいては、図４（ｂ）中の左方向い延在領域を有する。
【００４８】
また、上述したＭ１−接続プラグ１０ａ、１０ｂ、１０ｃ、１０ｆ以外のＭ１−接続プラグ１０においても、其々対応する中間接続層２０が形成されている。これらの位置においては、第１層間絶縁膜５１の表面に露出するＭ１−接続プラグ１０を被覆するように、同一サイズ、若しくはこれよりも一回りサイズの大きい中間接続層２０が形成されている。例えば、図１０（ｃ）中のＭ１−接続プラグ１０ｄ、１０ｅ上には、第１層間絶縁膜５１の表面に露出する領域を被覆するように、其々に対応するＭ１−接続プラグ１０よりも一回りサイズの大きい中間接続層２０ｄ、２０ｅが形成されている。
【００４９】
本実施形態３によれば、中間接続層２０を設けることにより、上記実施形態１と同様の効果を得ることができる。また、中間接続層を、第１層間絶縁膜５１と第２層間絶縁膜５２に其々形成されるＭ１−接続プラグの接続位置に設けることにより、中間接続層を介して上下の接続プラグのサイズを変更することが可能となり、要求特性に応じたレイアウト設計やアスペクト比の改善を図ることができる。また、各層に形成する接続孔の位置ずれによる不具合を低減することができる。
【００５０】
[実施形態４］
本実施形態４に係る半導体装置は、以下の点を除く基本的な構造は上記実施形態１と同様である。すなわち、上記実施形態１に係る半導体装置１においては、Ｍ１−接続プラグ１０の配置位置を下層導電層１１の直上から延在される直上位置からシフトさせたい領域のみに中間接続層２０を配設していたのに対し、本実施形態４に係る半導体装置においては、上記位置に加え、第１層間絶縁膜５１と第２層間絶縁膜５２の間隙であって、Ｍ１−接続プラグ１０の配設する任意の位置に中間接続層２０を配設している点において相違する。
【００５１】
図１１（ａ）に、半導体基板２上に中間接続層２０まで形成された状態のメモリセル４０４の上面図を、図１１（ｂ）に図１１（ａ）のXIB-XIB切断部断面図を、図１１（ｃ）に図１１（ａ）のXIC-XIC切断部断面図を示す。
【００５２】
中間接続層２０は、上記実施形態１と同様に、Ｍ１−接続プラグ１０ａ、１０ｂ、１０ｃ、１０ｆ（図３参照）の直上に、これらを被覆するように形成されている（図１１（ａ）参照）。すなわち、Ｍ１−接続プラグ１０ａ、１０ｂ、１０ｃ、１０ｆの直上に、其々対応して中間接続層２０ａ、２０ｂ、２０ｃ、２０ｆが形成されている。
【００５３】
また、上述したＭ１−接続プラグ１０ａ、１０ｂ、１０ｃ、１０ｆ以外のＭ１−接続プラグ１０の任意の位置において、中間接続層２０が形成されている。これらの位置においては、第１層間絶縁膜５１の表面に露出するＭ１−接続プラグ１０を被覆するように、同一サイズ若しくはこれよりも一回りサイズの大きいものを形成してもよいし、中間接続層２０ａ、２０ｂ、２０ｃ、２０ｆのように延在領域を有するものを配置してもよい。
【００５４】
これにより、上記実施形態１と同様の効果が得られる。また、中間接続層２０の配設位置を適宜設定可能とすることにより、設計自由度を大幅に高めることができる。例えば、接続プラグのサイズが小さい領域や寄生容量が問題となる領域、若しくは接続プラグ同士が近接している領域においては、中間接続層２０を配置し、これらが問題とならない領域においては中間接続層を配設しないで直接、接続プラグ同士を接続したり、下層導電層から第２層間絶縁膜５２の表面までを１つの接続プラグにより構成したりすることができ、用途やニーズ、仕様に応じて最適な状態に設計することができる。
【００５５】
[実施形態５］
本実施形態５に係る半導体装置は、以下の点を除く基本的な構造は上記実施形態１と同様である。すなわち、上記実施形態１に係る半導体装置１においては、下層導電層に接続するＭ１−接続プラグ１０を接続個所ごとに配設していたのに対し、本実施形態２に係る半導体装置１においては、下層導電層に接続するＭ１−接続プラグ１０を共有接続プラグとしている個所を有する点において相違する。
【００５６】
図１２（ａ）に、半導体基板２上に第１層間絶縁膜５１、Ｍ１−接続プラグ１０まで形成された状態のメモリセル５０４の上面図を、図１２（ｂ）に図１２（ａ）のXIIB-XIIB切断部断面図を示す。
【００５７】
本実施形態５においては、上記実施形態１の図３（ａ）に示すＭ１−接続プラグ１０ｂと、同図中その下側において隣接配置されたＭ１−接続プラグ１０を一体化して、１つの共有接続プラグ１０ｐとしている（図１２（ｂ）参照）。また、上記実施形態１の図３（ａ）に示すＭ１−接続プラグ１０ｆと、同図中その上側において隣接配置されたＭ１−接続プラグ１０を一体化して、１つの共有接続プラグ１０ｑとしている。
【００５８】
図１３（ａ）に、図１２（ａ）の状態にさらに中間接続層２０を配設した状態の上面図を、図１３（ｂ）に図１３（ａ）のXIIIB-XIIIB切断部断面図を示す。中間接続層２０ａ、２０ｂ、２０ｃ、２０ｆの配置位置、及び形状は、上記実施形態１と同様とした。本実施形態５に係るＭ１−接続プラグ１０ｐにおいては、中間接続層２０をその面積の一部の領域と当接するように配設している（図１３（ａ）（ｂ）参照）。同様に、Ｍ１−接続プラグ１０ｑにおいては、中間接続層２０をその面積の一部の領域に当接するように配設している。
【００５９】
図１４（ａ）に、第２層間絶縁膜５２、及び第２層間絶縁膜５２の接続孔にＭ１−接続プラグ１０が形成された状態の上面図を、図１４（ｂ）に図１４（ａ）のXIVB-XIVB切断部断面図を示す。また、図１５（ａ）に、第１配線層Ｍ１まで形成された状態の上面図を、図１５（ｂ）に図１５（ａ）のXVB-XVB切断部断面図を、図１５（ｃ）に図１５（ａ）のXVC-XVC切断部断面図を示す。また、図１６（ａ）に、第２配線層Ｍ２まで形成された状態の上面図を、図１６（ｂ）に図１６（ａ）のXVIB-XVIB切断部断面図を示す。
【００６０】
第１層間絶縁膜５１の表面に露出したＭ１−接続プラグ１０の上層、及びその上層の一部に配設された中間接続層２０を被覆するように第２層間絶縁膜５２が形成され（図１４（ｂ）参照）、第１層間絶縁膜５１のＭ１−接続プラグ１０若しくはその上層の中間接続層２０と接続するための接続孔を第２層間絶縁膜５２に形成し、当該接続孔にＭ１−接続プラグ１０が形成されている。具体的には、図１４（ｂ）に示すように、第１層間絶縁膜５１に形成された共有接続プラグであるＭ１−接続プラグ１０ｐと、第２層間絶縁膜５２に形成されたＭ１−接続プラグ１０ｈが、中間接続層２０ｂを介して接続されている。また、第１層間絶縁膜５１に形成された共有接続プラグであるＭ１−接続プラグ１０ｅと、第２層間絶縁膜５２に形成されたＭ１−接続プラグ１０ｋが直接接続されている。
【００６１】
第２層間絶縁膜５２の表面に露出したＭ１−接続プラグ１０の上層には、第１配線層Ｍ１が形成されている（図１５（ａ）参照）。図１５（ｂ）に示すように、第２層間絶縁膜５２に形成されたＭ１−接続プラグ１０ｇ、１０ｈの上層には、両者を被覆する第１配線層Ｍ１ａのパターンが形成されている。また、第２層間絶縁膜５２に形成されたＭ１−接続プラグ１０ｉの上層には、これを被覆する第１配線層Ｍ１ｂのパターンが形成されている。また、図１５（ｃ）に示すように、第２層間絶縁膜５２に形成されたＭ１−接続プラグ１０ｊ、１０ｋの上層には、其々を被覆する第１配線層Ｍ１ｃ、Ｍ１ｄが其々配設されている。これらの第１配線層Ｍ１のパターンは、折れ曲がりのない矩形形状で構成され、かつ第１配線層Ｍ１ａとＭ１ｂは、下層レイアウトより離間して配置されている。
【００６２】
第１配線層Ｍ１の上層には第３層間絶縁膜５３が形成され、さらに第３層間絶縁膜５３に形成された接続孔８５に、Ｍ２−接続プラグ３０が配設されている（図１６（ｂ）参照）。そして、第３層間絶縁膜５３の上面に露出したＭ２−接続プラグ３０を被覆するように第２層配線Ｍ２が配設されている（図１６（ａ）（ｂ）参照）。図１６（ｂ）の例においては、Ｍ２−接続プラグ３０の上層に第２層配線Ｍ２ｂが形成され、その一部が、Ｍ２−接続プラグ３０を介して第１配線層Ｍ１ｄと対向配置される。また、第２層間配線Ｍ２ｂの隣接位置には、別の第２層間配線Ｍ２ａのパターンが形成されている。
【００６３】
本実施形態５によれば、中間接続層２０を設けることにより上記実施形態１と同様の効果が得られる。また、共有接続プラグと、中間接続層２０を組み合わせることにより、さらに、下層導電層の配置に制約されずに、上層配線層やＭ１−接続プラグ１０の位置の設計自由度を効果的に高めることができる。
【００６４】
[実施形態６］
本実施形態６に係る半導体装置は、以下の点を除く基本的な構造は上記実施形態２と同様である。すなわち、上記実施形態２に係る半導体装置においては、１つの中間接続層２０の上面と下面に接続されるＭ１−接続プラグが１つずつであったのに対し、本実施形態６に係る半導体装置においては、１つの中間接続層２０の下層にＭ１−接続プラグ１０が２つ配設されている点において相違する。これにより、ローカル配線の機能を中間接続層２０に追加することができる。
【００６５】
図１７（ａ）に、第２層間絶縁膜５２、この第２層間絶縁膜５２に形成されたＭ１−接続プラグ１０まで形成された状態のメモリセル６０４の上面図を、図１７（ｂ）に図１７（ａ）のXVIIB-XVIIB切断部断面図を示す。
【００６６】
１７（ｂ）に示すように、中間接続層２０ｇは、第１層間絶縁膜５１に形成された２つのＭ１−接続プラグ１０ｔ、１０ｕ上を被覆するように配設されている。また、中間接続層２０ｇの上層には、Ｍ１−接続プラグ１０ｖが形成されている。換言すると、図１７（ｂ）において、活性領域６Ｐａと第１配線層Ｍ１（不図示）は、Ｍ１−接続プラグ１０ｕ、中間接続層２０ｇ、Ｍ１−接続プラグ１０ｖを介して接続されている。また、図１７（ｂ）において、ゲート電極配線層７と第１配線層Ｍ１（不図示）は、Ｍ１−接続プラグ１０ｔ、中間接続層２０ｇ、Ｍ１−接続プラグ１０ｖを介して接続されている。さらに、活性領域６Ｐｂは、不図示の第１配線層Ｍ１とＭ１−接続プラグ１０ｗにより接続されている。
【００６７】
本実施形態６によれば、中間接続層２０を設けることにより上記実施形態１と同様の効果が得られる。また、中間接続層２０に、下層導電層１１同士を連結するローカル配線機能を追加することにより、下層配線層の配置に制約されずに、配線構造の設計自由度を高めることができる。本実施形態６で示したローカル配線は、一例であって、例えば、フリップフロップ回路の交差配線を中間接続層により配設してもよい。また、本実施形態６においては、ローカル配線とした中間接続層２０の上層に、第１配線層Ｍ１と接続するＭ１−接続プラグ１０を設けた例について説明したが、ローカル配線の機能のみを有する中間接続層を配設してもよい。さらに、中間接続層に接続するＭ１−接続プラグ１０の個数は限定されない。また、中間接続層の上面において、複数のＭ１−接続プラグ１０を配設し、同一、又は異なる第１配線層Ｍ１のパターンに接続するようにしてもよい。
【００６８】
[実施形態７］
次に、上記実施形態１とは異なる半導体装置７０１の一例について説明する。図１８に、本実施形態７に係る半導体装置のブロック図の一例を示す。同図に示すように、本実施形態７に係る半導体装置７０１は、ロジック回路部３Ａと、メモリ部であるＳＲＡＭ部３Ｂ及びＤＲＡＭ（Dynamic Random Access Memory）部３Ｃが混載されている。
【００６９】
図１９に、本実施形態７に係る半導体装置７０１のロジック回路部３Ａ、ＳＲＡＭ部３Ｂ、ＤＲＡＭ部３Ｃの模式的な部分断面図示す。半導体装置７０１は、上記実施形態１の図２（ａ）に示した構成部材に加え、図１９に示すようにビット線−接続プラグ１５、ＭＩＭ−接続プラグ１６、ビット線２５、ＭＩＭ（Metal-Insulator-Metal）容量４０、第４層間絶縁膜５４、第５層間絶縁膜５５を備えている。ＭＩＭ容量４０は、ＤＲＡＭ部３Ｃに形成されており、下層メタル４１、容量絶縁膜４２、上層メタル４３を備える。なお、説明の便宜上、第２層配線Ｍ２を含む上層の配線層の図示を省略する。
【００７０】
中間接続層２０は、第１層間絶縁膜５１上に形成されており、第１配線層Ｍ１は、図１９に示すように、第４層間絶縁膜５４上に形成されている。また、ＤＲＡＭ部３Ｃの第１層間絶縁膜５１の直上には、中間接続層２０と同一の材料により同一の工程で形成されたビット線２５が配設されている。ビット線２５は、ビット線−接続プラグ１５により活性領域６と電気的に接続されている。また、ＤＲＡＭ部３Ｃにおいて、第２層間絶縁膜５２の表面から活性領域６の表面まで貫通する接続孔が形成され、当該接続孔にＭＩＭ−接続プラグ１６が配設されている。
【００７１】
第３層間絶縁膜５３には、ＭＩＭ容量４０を形成するために、第２層間絶縁膜５２の表面まで貫通する開口部８６が形成されている。この開口部８６は、ＭＩＭ−接続プラグ１６が形成されている位置と重なるように形成されている。ＭＩＭ容量４０の下層メタル４１は、開口部８６の底部、及び側壁部を被覆するように形成されている。また、容量絶縁膜４２は、下層メタル４１の上層から開口部８６近傍の第３層間絶縁膜５３の表面まで被覆するように積層されている。さらに、上層メタル４３は、容量絶縁膜４２を被覆するように積層されている。
【００７２】
第４層間絶縁膜５４は、ＭＩＭ容量４０を被覆するように形成されている。そして、その上層に第１配線層Ｍ１が形成されている。第１配線層Ｍ１と下層導電層（活性領域６、ゲート電極配線層７等）は、各層間絶縁膜に設けられた接続孔に配設されたＭ１−接続プラグ１０を介して接続されている。上記実施形態１と同様に、ロジック回路部３Ａにおいては、中間接続層２０を介さずに、下層導電層１１の直上から延在するように直上位置に形成されたＭ１−接続プラグ１０を介して下層導電層１１とＭ１−接続プラグ１０が接続されている。勿論、上記実施形態３のように、層間絶縁膜間のＭ１−接続プラグ同士の当接個所に中間接続層２０を配設してもよい。
【００７３】
本実施形態７においては、中間接続層２０として、第１層間絶縁膜５１と第２層間絶縁膜５２の間に配設する例について述べたが、第２層間絶縁膜５２と第３層間絶縁膜５３の間や、第３層間絶縁膜５３と第４層間絶縁膜５４の間などに配設してもよい。また、第１配線層Ｍ１の形成位置として、第４層間絶縁膜５４の上層に形成する例を述べたが、一例であり、第３層間絶縁膜や、第４層間絶縁膜５４より上層に配設してもよい。また、中間接続層２０は、複数層に形成してもよい。例えば、第１層間絶縁膜５１と第２層間絶縁膜５２の間の他、第３層間絶縁膜５３と第４層間絶縁膜５４の間に配設してもよい。この場合、ＭＩＭ容量４０の上層メタル４３と中間接続層を同一の工程により、同一の材料で形成してもよい。
【００７４】
本実施形態７によれば、中間接続層２０を設けることにより上記実施形態１と同様の効果が得られる。また、ＤＲＡＭ部３Ｃを設ける場合において、中間接続層２０をビット線２５と共用したり、ＭＩＭ容量４０の上層メタル４３等と共用したりしてもよい。これにより、製造工程の効率化を図ることができる。なお、ビット線２５は一例であって、ビット線２５の位置にワード線を配設し、中間接続層と共用化してもよい。
【００７５】
[実施形態８］
本実施形態８に係る半導体装置は、以下の点を除く基本的な構造は上記実施形態７と同様である。すなわち、上記実施形態１に係る半導体装置１においては、第１配線層Ｍ１が、第２層間絶縁膜５２上に配設されていたのに対し、本実施形態８に係る半導体装置においては、第１配線層Ｍ１が第３層間絶縁膜５３上に配設されている点において相違する。また、本実施形態８においては、第２層間絶縁膜５２上にＭＩＭ容量８４０が形成されている点において相違する。
【００７６】
図２０（ａ）に、第２層間絶縁膜５２、及びこの第２層間絶縁膜５２に形成されたＭ１−接続プラグ１０が形成された状態のメモリセル８０４の上面図を、図２０（ｂ）に図２０（ａ）のXXB-XXB切断部断面図を示す。また、図２１に、図２０（ｂ）の上層にさらに、ＭＩＭ容量８４０、第３層間絶縁膜５３、Ｍ１−接続プラグ１０、第１配線層Ｍ１を配設した状態の切断部断面図を示す。
【００７７】
図２０（ｂ）に示すように、中間接続層２０ｈは、第１層間絶縁膜５１に形成された２つのＭ１−接続プラグ１０ａ、１０ｂ上に配設されている。中間接続層２０ｈの上層には、Ｍ１−接続プラグ１０ｘが形成されている。換言すると、図２０（ｂ）において、活性領域６Ｐａと第１配線層Ｍ１（不図示）は、Ｍ１−接続プラグ１０ｂ、中間接続層２０ｈ、Ｍ１−接続プラグ１０ｘを介して接続されている。また、図２０（ｂ）において、活性領域６Ｎと第１配線層Ｍ１（不図示）は、Ｍ１−接続プラグ１０ａ、中間接続層２０ｈ、Ｍ１−接続プラグ１０ｘを介して接続されている。さらに、活性領域６Ｐｂは、不図示の第１配線層Ｍ１とＭ１−接続プラグ１０ｃ、中間接続層２０ｉ、Ｍ１−接続プラグ１０ｙにより接続されている。
【００７８】
第２層間絶縁膜５２上には、ＭＩＭ容量８４０が形成されている。ＭＩＭ容量８４０は、下層メタル８４１、容量絶縁膜８４２、上層メタル８４３を有する。そして、第３層間絶縁膜５３の表面から、下層メタル８４１の表面まで貫通する接続孔にＭ１−接続プラグ１０ｚが配設されている。また、第３層間絶縁膜５３の表面から、上層メタル８４３の表面まで貫通する接続孔にＭ１−接続プラグ１０ｚ１が配設されている。第３層間絶縁膜５３のＭ１−接続プラグ１０ｚの露出領域には、第１配線層Ｍ１ｅが、第３層間絶縁膜５３のＭ１−接続プラグ１０ｚ１の露出領域には、第１配線層Ｍ１ｆが配設されている。
【００７９】
本実施形態８によれば、中間接続層２０を設けることにより上記実施形態１と同様の効果が得られる。また、中間接続層２０に、下層導電層同士を連結するローカル配線機能を追加することにより、下層配線層の配置に制約されずに、配線構造の設計自由度を高めることができる。例えば、中間接続層２０を適用してＭ１−接続プラグ１０の配置位置の自由度を高めることで、下層導電層１１の配置を維持しつつ、例えばＳＥＲ（Soft Error Rates）耐性向上用にＭＩＭ容量などの機能素子を搭載することが可能となる。
【００８０】
[実施形態９］
次に、ＣＭＯＳ型のデュアルポートＳＲＡＭのメモリセルに中間接続層を適用した例について説明する。図２２に、ＣＭＯＳ型のデュアルポートＳＲＡＭのメモリセルの等価回路図を示す。ＳＲＡＭのメモリセル９０４は、２つのＰチャネル型ＭＯＳトランジスタＰ３，Ｐ４，６つのＮチャネル型ＭＯＳトランジスタＮ５，Ｎ６，Ａ１〜Ａ４の合計８つのトランジスタを有する。前述のシングルポートＳＲＡＭセルとは異なり、データの入力及び出力を行うためのポートを２つ備えている。Ａポートは、トランジスタＡ１及びＡ２により構成され、ＢポートはトランジスタＡ３及びＡ４とによって構成されている。トランジスタＡ１、Ａ２により構成されたＡポートには、ビット線対ＤＢＡ,ＤＴＡと、ワード線ＷＬＡとが接続されている。トランジスタＡ３及びＡ４によって構成されたＢポートには、ビット線対ＤＢＢ,ＤＴＢと、ワード線ＷＬＢとが接続されている。なお、トランジスタＰ３，Ｐ４は、前述のトランジスタＰ１，Ｐ２と同様に負荷トランジスタとして機能し，トランジスタＮ５，Ｎ６が駆動トランジスタとして機能する。
【００８１】
図２３に、半導体基板２の表面に形成された活性領域６、ゲート電極配線層７などの下層導電層１１、Ｍ１−接続プラグ１０を含む下地の上面図を示す。図２３に示すように、中央領域にＰチャネル型ＭＯＳトランジスタＰ３，Ｐ４が形成されたＮウェル領域が配置され、その両側にＮチャネル型ＭＯＳトランジスタＮ５，Ａ１及びＡ２が形成されたＰウェル領域と、Ｎチャネル型ＭＯＳトランジスタＮ６，Ａ３及びＡ４が形成されたＰウェルとが配置されている。
【００８２】
メモリセル９０４を構成する８個のトランジスタは、例えば、上記実施形態１と同様の材料及び製造方法により製造される。図２３に示すように、Ｍ１−接続プラグ１０Ｂ〜１０Ｋは、不図示の第１層間絶縁膜５１（図３参照）の表面から活性領域６Ｎ，６Ｐの表面、若しくはゲート電極配線層７の表面まで貫通する接続孔に配設されている。
【００８３】
図２４に、図２３の構成に対してさらに中間接続層２０Ａ〜２０Ｄ及びその上層に形成されるＭ１−接続プラグ１０が形成された状態の上面図を示す。中間接続層２０Ａは、Ｍ１−接続プラグ１０Ｂ及び１０Ｃの第１層間絶縁膜５１（不図示）の露出領域を被覆するように、図２４中のＹ方向に延設されている。中間接続層２０Ｂは、Ｍ１−接続プラグ１０Ｄ，１０Ｇ，１０Ｈを被覆するように形成されている。具体的には、中間接続層２０Ｂは、Ｍ１−接続プラグ１０Ｇ及び１０Ｈを被覆するように図２４中のＹ方向に延設された領域と、Ｍ１−接続プラグ１０Ｄを被覆するようにＹ方向に延設された領域と、これらを結ぶようにＭ１−接続プラグ１０Ｇ及び１０Ｈとの中央近傍からＸ方向に延設する領域とからなる。
【００８４】
中間接続層２０Ｃは、Ｍ１−接続プラグ１０Ｅ，１０Ｆ、１０Ｉを被覆するように形成されている。具体的には、中間接続層２０Ｃは、Ｍ１−接続プラグ１０Ｅ及び１０Ｆを被覆するようにＹ方向に延設された領域と、Ｍ１−接続プラグ１０Ｉを被覆するようにＹ方向に延設された領域と、これらを結ぶようにＭ１−接続プラグ１０Ｅ及び１０Ｆの中央近傍からＸ方向に延設する領域とからなる。中間接続層２０Ｄは、Ｍ１−接続プラグ１０Ｊ及び１０Ｋを被覆するように、Ｙ方向に延設されている。
【００８５】
中間接続側２０Ｂは、図２２で示したフリップフロップの交差配線Ｙ２及びトランジスタＡ２との接続配線Ｙ４を構成している。同様に、中間接続層２０Ｃは、図２２のフリップフロップの交差配線Ｙ１及びトランジスタＡ３との接続配線Ｙ５を構成している。また、中間接続層２０Ａは、図２２中のトランジスタＡ１及びトランジスタＮ５の接続配線Ｙ３を構成し、中間接続層２０ＤはトランジスタＡ４及びトランジスタＮ６の接続配線Ｙ４を構成する。
【００８６】
各中間接続層２０Ａ〜２０Ｄの上層には、第１配線層Ｍ１と接続するためのＭ１−接続プラグ１０が不図示の第２層間絶縁膜５２（図２参照）に配設されている。具体的には、中間接続層２０Ａの上層の概ね中央領域にはＭ１−接続プラグ１０Ｌが、中間接続層２０ＢのＭ１−接続プラグ１０Ｇ及び１０Ｈの概ね中央領域の上層にはＭ１−接続プラグ１０Ｎが配設されている。同様にして、中間接続層２０ＣのＭ１−接続プラグ１０Ｅ及び１０Ｆの概ね中央領域の上層には、Ｍ１−接続プラグ１０Ｍが、中間接続層２０Ｄの上層の概ね中央領域にはＭ１−接続プラグ１０Ｐが配設されている。
【００８７】
さらに、メモリセル９０４の境界部には、不図示の第２層間絶縁膜５２の表面から活性領域６、若しくはゲート電極配線層７の表面まで貫通する接続孔にＭ１−接続プラグ１０Ｑ〜１０Ｚが配設されている。Ｍ１−接続プラグ１０Ｑ、１０Ｖは、其々ＧＮＤに接続される。これらのＭ１−接続プラグ１０Ｑ〜１０Ｚは、中間接続層２０を介さずに形成されている。本実施形態９においては、第２層間絶縁膜５２の表面から第１層間絶縁膜５１の下層にある下層導電層１１まで貫通する接続孔が一括して形成され、Ｍ１−接続プラグ１０が配設されている。
【００８８】
図２５に、図２４の構成に対してさらに第１配線層Ｍ１が形成された状態の上面図を示す。不図示の第２層間絶縁膜５２（図２参照）上には、Ｍ１−接続プラグ１０と接続される第１配線層Ｍ１Ａ〜Ｍ１Ｍが形成されている。具体的には、第１配線層Ｍ１Ａは、Ｍ１−接続プラグ１０Ｌ及び１０Ｍを接続するように、「Ｌ」字形状のパターンが形成されている。これにより、中間接続層２０Ａと２０Ｃが決線される。換言すると、第１配線層Ｍ１Ａは、図２２中の接続ノードＸ３として機能する。同様にして、第１配線層Ｍ１Ｂは、Ｍ１−接続プラグ１０Ｎ及び１０Ｐを接続するように、「Ｌ」字状のパターンが形成されている。これにより、中間接続層２０Ｂと２０Ｄが決線される。換言すると、第１配線層Ｍ１Ｂは、図２２中の接続ノードＸ４として機能する。
【００８９】
さらに、第１配線層Ｍ１Ｃ、Ｍ１Ｈは、其々Ｍ１−接続プラグ１０Ｑ、１０Ｖと接続され、ＧＮＤに接続される。第１配線層Ｍ１Ｄ及びＭ１Ｊは、其々Ｍ１−接続プラグ１０Ｒ，１０Ｗと接続され、ＶＤＤ電源に接続される。また、第１配線層Ｍ１Ｅは、Ｍ１−接続プラグ１０Ｓと接続され、その上層でビット線ＤＴＢに接続される。同様に、第１配線層Ｍ１Ｆは、Ｍ１−接続プラグ１０Ｔと接続され、その上層でビット線ＤＢＢに接続される。また、第１配線層Ｍ１Ｋは、Ｍ１−接続プラグ１０Ｘと接続され、その上層でビット線ＤＢＡに接続される。さらに、第１配線層Ｍ１Ｌは、Ｍ１−接続プラグ１０Ｙと接続され、その上層でビット線ＤＴＡに接続される。また、第１配線層Ｍ１Ｇは、Ｍ１−接続プラグ１０Ｕと接続され、その上層でワード線ＭＬＢに接続される。同様に、第１配線層Ｍ１Ｍは、Ｍ１−接続プラグ１０Ｚと接続され、その上層でワード線ＭＬＡに接続される。
【００９０】
図２６に、図２５の構成に対してさらに第２配線層Ｍ２が形成された状態の上面図を示す。第１配線層Ｍ１Ｍの上層には、Ｍ２−接続プラグ３０Ａが配設されている。そして、Ｍ２−接続プラグ３０Ａの上層には、図２６中のＸ方向に延在する第２配線層Ｍ２Ａが形成されている。この第２配線層Ｍ２Ａは、ワード線ＷＬＡとして機能する。同様にして、第１配線層Ｍ１Ｇの上層には、Ｍ２−接続プラグ３０Ｂが配設されている。そして、Ｍ２−接続プラグ３０Ｂの上層には、Ｘ方向に延在する第２配線層Ｍ２Ｂが形成されている。この第２配線層Ｍ２Ｂは、ワード線ＷＬＢとして機能する。
【００９１】
本実施形態９によれば、中間接続層２０を設けることにより上記実施形態１と同様の効果が得られる。また、折れ曲がり形状の交差配線Ｙ１、Ｙ２を、第１配線層Ｍ１よりも膜厚の薄い中間接続層により形成しているので、リソグラフィー等の製造マージンを拡大できる。さらに、中間接続層２０を用いることにより、セル内配線を第１配線層Ｍ１以下の配線で完結することができる。このため、第１配線層Ｍ１及び第２配線層Ｍ２で構成する場合に比して、ワード線の間に配置されるセル内配線を省略できるので、ノイズやカップリング不良の低減を図ることができる。
【００９２】
[実施形態１０］
次に、上記実施形態９とは別の構成のＣＭＯＳ型のデュアルポートＳＲＡＭのメモリセルに中間接続層を適用した例について説明する。本実施形態１０に係るＳＲＡＭのメモリセルは、ゲート間の間隔を狭めて横方向に延ばした形態となっている。
【００９３】
図２７に、半導体基板２の表面に形成された活性領域６、ゲート電極配線層７などの下層導電層１１、Ｍ１−接続プラグ１０を含む下地の上面図を示す。図２７に示すように、中央領域にＰチャネル型ＭＯＳトランジスタＰ３，Ｐ４が形成されたＮウェル領域が配置され、その両側にＮチャネル型ＭＯＳトランジスタＮ５，Ａ１及びＡ２が形成されたＰウェル領域と、Ｎチャネル型ＭＯＳトランジスタＮ６，Ａ３及びＡ４が形成されたＰウェルとが配置されている。
【００９４】
図２７に示すように、下層導電層１１上にＭ１−接続プラグ１０Ａａ〜１０Ａｍが形成されている。Ｍ１−接続プラグ１０Ａａ〜１０Ａｍは、不図示の第１層間絶縁膜５１（図３参照）の表面から活性領域６Ｎ，６Ｐの表面、若しくはゲート電極配線層７の表面まで貫通する接続孔に配設されている。本実施形態１０に係るＳＲＡＭのメモリセルは、横方向に長い構造のため、トランジスタＮ６の拡散層抵抗（活性領域抵抗）を低減するために、活性領域にＭ１−接続プラグ１０を２つ形成している。なお、活性領域に接続されるＭ１−接続プラグ１０の個数は限定されるものでなないことは言うまでもない。
【００９５】
図２８に、図２７の構成に対してさらに中間接続層２０Ｆ〜２０Ｋ、及びその上層に形成されるＭ１−接続プラグ１０が形成された状態の上面図を示す。中間接続層２０Ｆは、Ｍ１−接続プラグ１０Ａａ及び１０Ａｂの第１層間絶縁膜５１（不図示）の露出領域を被覆するように、図２８中のＹ方向に延設されている。中間接続層２０Ｇは、Ｍ１−接続プラグ１０Ａｃ，１０Ａｄを被覆するように、図中Ｘ方向に延設されている。中間接続層２０Ｈは、Ｍ１−接続プラグ１０Ａｅ，１０Ａｆを被覆するように、Ｙ方向に延設され、かつ、１０Ａｅの配設位置から図中左側Ｘ方向に延設されている。換言すると、中間接続層２０Ｈは、図２８中「Ｌ」字がＸ方向及びＹ方向に対して反転した形状となっている。同様に、中間接続層２０Ｉは、Ｍ１−接続プラグ１０Ａｇ，１０Ａｈを被覆するように、Ｙ方向に延設され、かつ、１０Ａｈの配設位置から図中右側Ｘ方向に延設されている。換言すると、中間接続層２０Ｉは、図２８中「Ｌ」字形状となっている。また、中間接続層２０Ｊは、Ｍ１−接続プラグ１０Ａｉ，１０Ａｊを被覆するように、Ｘ方向に延設されている。さらに、中間接続層２０Ｋは、Ｍ１−接続プラグ１０Ａｋ，１０Ａｍを被覆するように、Ｙ方向に延設されている。
【００９６】
中間接続層２０Ｇ，２０Ｈ、２０Ｉ、２０Ｊの上層には、第１配線層Ｍ１と接続するためのＭ１−接続プラグ１０が不図示の第２層間絶縁膜５２（図２参照）に配設されている。具体的には、中間接続層２０Ｇの上層の概ね中央領域にはＭ１−接続プラグ１０Ａｎが、中間接続層２０Ｊの上層の概ね中央領域にはＭ１−接続プラグ１０Ａｒが配設されている。また、中間接続層２０Ｈには、Ｍ１−接続プラグ１０Ａｅの位置から図中左側Ｘ方向に延設された領域にＭ１−接続プラグ１０ｐが配設されている。同様に、中間接続層２０Ｉの上層には、Ｍ１−接続プラグ１０ｈの位置から図中右側Ｘ方向に延設された領域にＭ１−接続プラグ１０ｑが配設されている。
【００９７】
一方、中間接続層２０Ｆ，２０Ｋの上層には、第１配線層Ｍ１と接続するためのＭ１−接続プラグ１０が配設されていない。すなわち、中間接続層２０Ｆ、２０Ｋは、専ら、下層導電層１１との接続にのみ用いられるローカル配線としての役割を担う。
【００９８】
さらに、メモリセル１００４の境界部には、不図示の第２層間絶縁膜５２の表面から活性領域６、若しくはゲート電極配線層７の表面まで貫通する接続孔にＭ１−接続プラグ１０Ａｔ〜１０Ｂｅが配設されている。これらのＭ１−接続プラグ１０Ａｔ〜１０Ｂｅは、中間接続層２０を介さずに形成されている。本実施形態１０においては、第２層間得絶縁膜５２の表面から第１層間絶縁膜５１の下層にある下層導電層１１まで貫通する接続孔が一括して形成され、Ｍ１−接続プラグ１０が配設されている。
【００９９】
図２９に、図２８の構成に対してさらに第１配線層Ｍ１が形成された状態の上面図を示す。不図示の第２層間絶縁膜５２（図２参照）上には、Ｍ１−接続プラグ１０と接続される第１配線層Ｍ１Ｐ〜Ｍ１Ａａが形成されている。具体的には、第１配線層Ｍ１Ｐは、Ｍ１−接続プラグ１０Ａｎ及び１０Ａｐを接続するように、Ｘ方向に延設されている。これにより、中間接続層２０Ｇと２０Ｈが決線される。換言すると、第１配線層Ｍ１Ｐは、図２２中の接続ノードＸ４として機能する。同様にして、第１配線層Ｍ１Ｑは、Ｍ１−接続プラグ１０Ａｑ及び１０Ａｒを接続するように、Ｘ方向に延設されている。これにより、中間接続層２０Ｉと２０Ｊが決線される。換言すると、第１配線層Ｍ１Ｑは、図２２中の接続ノードＸ３として機能する。
【０１００】
さらに、第１配線層Ｍ１Ｒは、其々Ｍ１−接続プラグ１０Ａｔ、１０Ａｕと接続され、ＧＮＤに接続される。同様に、第１配線層Ｍ１Ｗは、其々Ｍ１−接続プラグ１０Ａｚ、１０Ｂａと接続され、ＧＮＤに接続される。また、第１配線層Ｍ１Ｔ，Ｍ１Ｕ，Ｍ１Ｖ，Ｍ１Ｗは、其々Ｍ１−接続プラグ１０Ａｖ、１０Ａｗ、１０Ａｘ，１０Ａｙと接続される。同様に、第１配線層Ｍ１Ｘ，Ｍ１Ｙ，Ｍ１Ｚ，Ｍ１Ｂａは、其々Ｍ１−接続プラグ１０Ｂｂ、１０Ｂｃ、１０Ｂｄ，１０Ｂｅと接続される。第１配線層Ｍ１Ｓ及びＭ１Ｘは、其々ＶＤＤ電源に接続される。また、第１配線層Ｍ１Ｔは、その上層でビット線ＤＴＢに接続される。同様に、第１配線層Ｍ１Ｕは、その上層でビット線ＤＢＢに接続される。また、第１配線層Ｍ１Ｙは、その上層でビット線ＤＢＡに接続される。さらに、第１配線層Ｍ１Ｚは、その上層でビット線ＤＴＡに接続される。また、第１配線層Ｍ１Ｖは、その上層でワード線ＭＬＢに接続される。同様に、第１配線層Ｍ１Ａａは、その上層でワード線ＭＬＡに接続される。
【０１０１】
本実施形態１０によれば、中間接続層２０を設けることにより上記実施形態１と同様の効果が得られる。また、折れ曲がり形状を、第１配線層Ｍ１よりも膜厚の薄い中間接続層により形成しているので、リソグラフィー等の製造マージンを拡大できる。さらに、中間接続層２０を専らローカル配線の機能として用いる態様も含めることにより、設計自由度を増加させることができる。
【０１０２】
本発明は、上記実施形態１〜１０に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変形が可能である。各実施形態を組み合わせた態様も好適に適用できる。本発明は、特に、多層配線を有し、下層導電層１１と上層配線層（第１配線層Ｍ１等）の間に容量素子等を混載する（例えば、ＭＩＭ容量や混載ＤＲＡＭ）などのＳｏＣデバイスにおいてより大きな効果を得ることができる。機能素子が配置された以外の領域の層間絶縁膜は、平坦化により厚くなり、下層導電層と上層配線層を接続する接続孔が長くなることによる開孔不良や、テーパ形状に起因するショートが生じやすいためである。また、接近したビア間の寄生容量の増大や、厚膜化に伴う接続プラグの抵抗の増大が問題となるが、本発明を適用することにより、これらの問題を抑制、若しくは解消することができる。
【０１０３】
また、中間接続層をＳＲＡＭのメモリセル内のフリップフロップ回路の交差配線に使用すると、ノードとビット、ワード線への接続孔との並立部分が削除できるため、これらのＭ１−接続プラグ間の寄生容量の影響を低減させることができる。さらに、これにより空いた上層スペースに容量素子を配置すれば、交差ノード間の容量を増やしてＳＥＲ耐性が向上したＳＲＡＭセルを構成することができる。
【０１０４】
なお、上記実施形態おいては、中間接続層２０を介して、その上下の接続プラグの位置を意図的にずらす個所として、ＳＲＡＭ部３Ｂのメモリセルアレイ領域に設ける例について説明したが、メモリセルアレイ領域のように規則性を有するレイアウト領域であれば、上記構成を好適に適用することができる。また、規則性を有するレイアウト領域に適用することで、上述の効果を十分に発揮させることができる。また、上下の接続プラグの位置を意図的にずらすための中間接続層を１層設ける例について説明したが、目的やニーズに応じてこのような中間接続層を複数層設けてもよい。また、中間接続層の上面及び下面に配置されるＭ１−接続プラグは、サイズが異なるものであってもよい。また、中間接続層は、上記実施形態で説明したビット線や、ローカル配線と共用する態様の他、周辺回路の接続パッドや配線層と中間接続層を共用することも可能である。また、ＩＰマクロや機能素子（ＲＯＭ、容量素子）と共用することも可能である。また、下層導電層と接続する上層配線として、第１配線層Ｍ１を例に挙げたが、第２層配線Ｍ２やそれより上層の配線であってもよい。また、中間接続層は、その上下に配置される接続プラグが電気的に接続可能であればよく、必ずしも下層に配置される接続プラグを完全に被覆していなくてもよい。
【図面の簡単な説明】
【０１０５】
【図１】実施形態１に係る半導体装置のブロック図。
【図２】実施形態１に係る半導体装置の模式的部分拡大断面図。
【図３】（ａ）実施形態１に係るメモリセルの上面図。（ｂ）図３（ａ）のIIIB-IIIB切断部断面図。（ｃ）図３（ａ）のIIIC-IIIC切断部断面図。
【図４】（ａ）実施形態１に係るメモリセルの上面図。（ｂ）図４（ａ）のIVB-IVB切断部断面図。（ｃ）図４（ａ）のIVC-IVC切断部断面図。
【図５】（ａ）実施形態１に係るメモリセルの上面図。（ｂ）図５（ａ）のVB-VB切断部断面図。（ｃ）図５（ａ）のVC-VC切断部断面図。
【図６】実施形態１に係るメモリセルの第１配線層まで形成された状態の切断部断面図。
【図７】（ａ）実施形態２に係るメモリセルの上面図。（ｂ）図７（ａ）のVIIB-VIIB切断部断面図。
【図８】（ａ）実施形態２に係るメモリセルの上面図。（ｂ）図８（ａ）のVIIIB-VIIIB切断部断面図。
【図９】実施形態３に係る半導体装置の模式的部分拡大断面図。
【図１０】（ａ）実施形態３に係るメモリセルの上面図。（ｂ）図１０（ａ）のXB-XB切断部断面図。（ｃ）図１０（ａ）のXC-XC切断部断面図。
【図１１】（ａ）実施形態４に係るメモリセルの上面図。（ｂ）図１１（ａ）のXIB-XIB切断部断面図。（ｃ）図１１（ａ）のXIC-XIC切断部断面図。
【図１２】（ａ）実施形態５に係るメモリセルの上面図。（ｂ）図１２（ａ）のXIIB-XIIB切断部断面図。
【図１３】（ａ）実施形態５に係るメモリセルの上面図。（ｂ）図１３（ａ）のXIIIB-XIIIB切断部断面図。
【図１４】（ａ）実施形態５に係るメモリセルの上面図。（ｂ）図１４（ａ）のXIVB-XIVB切断部断面図。
【図１５】（ａ）実施形態５に係るメモリセルの上面図。（ｂ）図１５（ａ）のXVB-XVB切断部断面図。（ｃ）図１５（ａ）のXVC-XVC切断部断面図。
【図１６】（ａ）実施形態５に係るメモリセルの上面図。（ｂ）図１６（ａ）のXVIB-XVIB切断部断面図。
【図１７】（ａ）実施形態６に係るメモリセルの上面図。（ｂ）図１７（ａ）のXVIIB-XVIIB切断部断面図。
【図１８】実施形態７に係る半導体装置のブロック図。
【図１９】実施形態７に係る半導体装置の模式的部分拡大断面図。
【図２０】（ａ）実施形態８に係るメモリセルの上面図。（ｂ）図２０（ａ）のXXB-XXB切断部断面図。
【図２１】実施形態８に係るメモリセルの切断部断面図。
【図２２】デュアルポート型のＳＲＡＭのメモリセルの等価回路図。
【図２３】実施形態９に係るメモリセルの上面図。
【図２４】実施形態９に係るメモリセルの上面図
【図２５】実施形態９に係るメモリセルの上面図
【図２６】実施形態９に係るメモリセルの上面図
【図２７】実施形態１０に係るメモリセルの上面図
【図２８】実施形態１０に係るメモリセルの上面図
【図２９】実施形態１０に係るメモリセルの上面図
【図３０】特許文献１に記載のメモリセルの上面図。
【図３１】特許文献２に記載のメモリセルの切断部断面図。
【図３２】シングルポート型のＳＲＡＭのメモリセルの等価回路図。
【図３３】比較例に係るメモリセルの第１配線層まで形成された状態の切断部断面図。
【符号の説明】
【０１０６】
１      半導体装置
２      半導体基板
３Ａ    ロジック回路部
３Ｂ    ＳＲＡＭ部
３Ｃ    ＤＲＡＭ部
４      メモリセル
５      素子分離領域
６      活性領域
７      ゲート電極
８      サイドウォール
９      窒化シリコン
１０    Ｍ１−接続プラグ
１５    ビット線−接続プラグ
１６    ＭＩＭ−接続プラグ
２０    中間接続層
２５    ビット線
３０    Ｍ２−接続プラグ
４０    ＭＩＭ容量
４１    下層メタル
４２    容量絶縁膜
４３    上層メタル
５１    第１層間絶縁膜
５２    第２層間絶縁膜
５３    第３層間絶縁膜
５４    第４層間絶縁膜
５５    第５層間絶縁膜
８１〜８５    接続孔
８６    開口部
Ｎ１〜Ｎ６    Ｎ型ＭＯＳトランジスタ
Ｐ１〜Ｐ４    Ｐ型ＭＯＳトランジスタ
Ａ１〜Ａ４    Ｎ型ＭＯＳトランジスタ
Ｍ１    第１配線層
Ｍ２    第２配線層
【図１】
2010118597.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2010118597.tif 000012
【図１１】
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【図１２】
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【図１３】
2010118597.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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