(57)【要約】      （修正有）【課題】不揮発性メモリセルの電荷保持特性の劣化の抑制を図れる半導体装置を提供する。【解決手段】不揮発性メモリセルは、トンネル絶縁膜2と、電荷蓄積層3と、絶縁層４（４1，４2）と、制御電極５と、ソース／ドレイン領域６とを含み、素子分離絶縁膜７とを備し、チャネル幅方向において、絶縁層４は、電荷蓄積層３の上面に接した第１の絶縁層４1と、電荷蓄積層３の端部に接した第２の絶縁層４2とを含み、かつ、第２の絶縁層４2の外側にある素子分離絶縁膜７の上面は、トンネル絶縁膜２と電荷蓄積層３との界面よりも上にある。【選択図】図１
2010263086.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された不揮発性メモリセルであって、前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された絶縁層と、前記絶縁層上に形成された制御電極と、前記半導体基板の表面に一定の距離を隔てて形成された一対のソース／ドレイン領域とを含み、前記一対のソース／ドレイン領域が隔たれている方向をチャネル長方向とする前記不揮発性メモリセルと、
前記半導体基板に形成された素子分離溝を埋め込む素子分離絶縁膜とを具備してなり、
前記チャネル長方向と直交する方向において、前記素子分離絶縁膜の上面は前記トンネル絶縁膜と前記電荷蓄積層との界面よりも上にあり、
前記チャネル長方向と直交する方向において、前記絶縁層は、前記電荷蓄積層の上面に接した第１の絶縁層と、前記電荷蓄積層の側面に接する第２の絶縁層とを含み、前記電荷蓄積層の側面と対向する前記素子分離絶縁膜の上端部は、前記第２の絶縁層を介して、前記電荷蓄積層の側面に接していることを特徴とする半導体装置。
【請求項２】
前記チャネル長方向と直交する方向において、前記素子分離絶縁膜の前記上端部より下の部分も、前記第２の絶縁層を介して、前記電荷蓄積層の側面に接していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁層と前記第２の絶縁層とは材料が同じであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板に形成された不揮発性メモリセルであって、前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成され、シリコン酸化物よりも誘電率が高い高誘電率絶縁層と、前記高誘電率絶縁層上に形成された制御電極と、前記半導体基板の表面に一定の距離を隔てて形成された一対のソース／ドレイン領域とを含み、前記一対のソース／ドレイン領域が隔たれている方向をチャネル長方向とする前記不揮発性メモリセルと、
前記半導体基板に形成された素子分離溝を埋め込む素子分離絶縁膜とを具備してなり、
前記チャネル長方向と直交する方向において、前記高誘電率絶縁層と対向する前記電荷蓄積層の上面上にリーク電流抑制層が選択的に設けられていることを特徴とする半導体装置。
【請求項５】
前記電荷蓄積層はシリコン窒化膜またはシリコン膜、前記リーク電流抑制層はシリコン酸化膜で構成されていることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性メモリセルを備えた半導体装置に関する。
【背景技術】
【０００２】
電気的に書き換え可能な半導体メモリの一つとして、ＮＡＮＤ型フラッシュメモリが知られている（特許文献１）。ＮＡＮＤ型フラッシュメモリは微細化に有利であるため、その大容量化が進んでいる。
【０００３】
ＮＡＮＤ型フラッシュメモリでは、ワード線方向に複数のメモリセルが素子分離絶縁膜を介して並んだメモリセル列が設けられている。複数のメモリセルの各々は、半導体基板上に設けられたトンネル絶縁膜と、トンネル絶縁膜上に設けられた浮遊ゲート電極（電荷蓄積層）と、浮遊ゲート電極上に設けられた電極間絶縁膜と、電極間絶縁膜上に設けられた制御ゲート電極（ワード線）とを備えている。ワード線方向において制御ゲート電極は隣接メモリセルに連続して設けられている。
【０００４】
ＮＡＮＤ型フラッシュメモリにおいて、リーク電流の抑制は重要課題の一つである。何故なら、リーク電流は、ＮＡＮＤ型フラッシュメモリを構成する不揮発性メモリセルの電荷保持特性の劣化を招くからである。
【０００５】
上記リーク電流の原因としては、例えば、使用する製造プロセスや、使用する膜の種類にある。具体的には、ＲＩＥ（Reactive Ion Etching）プロセスもしくは化学機械研磨法（ＣＭＰ（Chemical Mechanical Polishing））によりデバイスを構成する膜がダメージを受けたり、または、電極間絶縁膜として誘電率は高いが欠陥を無視できないという欠点を持つｈｉｇｈ−ｋ膜と呼ばれる誘電体膜を使用することがあげられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−１２５１４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、不揮発性メモリセルの電荷保持特性の劣化の抑制を図れる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板に形成された不揮発性メモリセルであって、前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された絶縁層と、前記絶縁層上に形成された制御電極と、前記半導体基板の表面に一定の距離を隔てて形成された一対のソース／ドレイン領域とを含み、前記一対のソース／ドレイン領域が隔たれている方向をチャネル長方向とする前記不揮発性メモリセルと、前記半導体基板に形成された素子分離溝を埋め込む素子分離絶縁膜とを具備してなり、前記チャネル長方向と直交する方向において、前記素子分離絶縁膜の上面は前記トンネル絶縁膜と前記電荷蓄積層との界面よりも上にあり、前記チャネル長方向と直交する方向において、前記絶縁層は、前記電荷蓄積層の上面に接した第１の絶縁層と、前記電荷蓄積層の側面に接する第２の絶縁層とを含み、前記電荷蓄積層の側面と対向する前記素子分離絶縁膜の上端部は、前記第２の絶縁層を介して、前記電荷蓄積層の側面に接していることを特徴とする。
【０００９】
また、本発明の他の態様による半導体装置は、半導体基板と、前記半導体基板に形成された不揮発性メモリセルであって、前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成され、シリコン酸化物よりも誘電率が高い高誘電率絶縁層と、前記高誘電率絶縁層上に形成された制御電極と、前記半導体基板の表面に一定の距離を隔てて形成された一対のソース／ドレイン領域とを含み、前記一対のソース／ドレイン領域が隔たれている方向をチャネル長方向とする前記不揮発性メモリセルと、前記半導体基板に形成された素子分離溝を埋め込む素子分離絶縁膜とを具備してなり、前記チャネル長方向と直交する方向において、前記高誘電率絶縁層と対向する前記電荷蓄積層の上面上に、前記電荷蓄積層と前記高誘電率絶縁層との間のリーク電流を抑制するためのリーク電流抑制層が選択的に設けられていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、リーク電流の抑制を図れる半導体装置を実現できるようになる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態による不揮発性半導体記憶装置を構成する不揮発性メモリセルの断面を模式的に示す断面図。
【図２】第１の実施形態による不揮発性半導体記憶装置を構成する不揮発性メモリセルの効果を説明するための断面図。
【図３】第１の実施形態の不揮発性半導体記憶装置を構成する不揮発性メモリセルの製造工程を説明するための断面図。
【図４】図３に続く製造工程を説明するための断面図。
【図５】図４に続く製造工程を説明するための断面図。
【図６】図５に続く製造工程を説明するための断面図。
【図７】図６に続く製造工程を説明するための断面図。
【図８】図７に続く製造工程を説明するための断面図。
【図９】図８に続く製造工程を説明するための断面図。
【図１０】図９に続く製造工程を説明するための断面図。
【図１１】図１０に続く製造工程を説明するための断面図。
【図１２】図１１に続く製造工程を説明するための断面図。
【図１３】図１２に続く製造工程を説明するための断面図。
【図１４】図１３に続く製造工程を説明するための断面図。
【図１５】図１４に続く製造工程を説明するための断面図。
【図１６】図１５に続く製造工程を説明するための断面図。
【図１７】図１６に続く製造工程を説明するための断面図。
【図１８】第２の実施形態による不揮発性半導体記憶装置を構成する不揮発性メモリセルの断面を模式的に示す断面図。
【図１９】第２の実施形態による不揮発性半導体記憶装置を構成する不揮発性メモリセルのエネルギーバンド図。
【図２０】第２の実施形態の不揮発性半導体記憶装置を構成する不揮発性メモリセルの製造工程を説明するための断面図。
【図２１】図２０に続く製造工程を説明するための断面図。
【図２２】図２１に続く製造工程を説明するための断面図。
【図２３】図２３に続く製造工程を説明するための断面図。
【図２４】比較例の不揮発性メモリセルの断面を模式的に示す断面図。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態による不揮発性半導体記憶装置を構成する不揮発性メモリセルの断面を模式的に示す断面図である。本実施形態では、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造の不揮発性メモリセルを例にあげて説明する。
【００１４】
図1（ａ）は、ワード線方向（チャネル幅方向）における不揮発性メモリセルの断面を模式的に示す断面図である。図1（ｂ）は、ビット線方向（チャネル長方向）における不揮発性メモリセルの断面を模式的に示す断面図である。
【００１５】
図中、１はシリコン基板を示しており、このシリコン基板１上にはトンネル絶縁膜２が形成されている。トンネル絶縁膜２上には電荷蓄積絶縁膜（電荷蓄積層）３が形成されている。電荷蓄積絶縁膜３上にはブロック絶縁膜４が形成されている。ブロック絶縁膜４上には制御ゲート電極５が形成されている。
【００１６】
図1（ｂ）に示すように、シリコン基板１の表面には一定の距離を隔てて一対のソース／ドレイン領域６が形成されている。一対のソース／ドレイン領域６の間のシリコン基板１の表面（チャネル領域）上にはトンネル絶縁膜２が形成されている。
【００１７】
シリコン基板１には素子分離絶縁膜７が形成されている。素子分離絶縁膜７はシリコン基板１に形成した素子分離溝を埋め込んでいる。
【００１８】
また、一対のソース／ドレイン領域６が隔たれている方向（チャネル長方向）と直交する方向、つまり、ワード線方向（チャネル幅方向）において、ブロック絶縁膜４は、電荷蓄積絶縁膜３の上面に接した第１のブロック絶縁膜４1 （第１の絶縁層）と、電荷蓄積絶縁膜３の端部（側面）に接した第２のブロック絶縁膜４2 （第２の絶縁層）とを含む。
【００１９】
図１（ａ）には、電荷蓄積絶縁膜３の端部（側面）全体に接した第２のブロック絶縁膜４2 が示されているが、電荷蓄積絶縁膜３の端部（側面）の一部に接した第２のブロック絶縁膜４2 であっても構わない。
【００２０】
また、ここでは、第２のブロック絶縁膜４2 はさらにトンネル絶縁膜２の端部にも接している。図１（ａ）には、第２のブロック絶縁膜４2 がトンネル絶縁膜２の端部の一部（端部上部）に接する例が示されているが、第２のブロック絶縁膜４2 は、トンネル絶縁膜２の端部の全体に接していても構わないし、さらに、トンネル絶縁膜２下のシリコン基板１の端部（素子分離溝の側面）の一部または全体に接しても構わない。
【００２１】
第２のブロック絶縁膜４2 の外側にある素子分離絶縁膜７の上面は、トンネル絶縁膜２と電荷蓄積絶縁膜３との界面よりも上にある。図１（ａ）には、素子分離絶縁膜７の上面が電荷蓄積絶縁膜３の上面と同じ高さ（または略同じ高さ）の例が示されている。
【００２２】
図２４は比較例の不揮発性メモリセルの断面を模式的に示す断面図である。図２４は図１（ａ）のチャネル幅方向の断面図に相当する。比較例には、第２のブロック絶縁膜４2 はない。図２４において、参照符号８は素子分離絶縁膜７中の欠陥を含む欠陥領域を示している。素子分離領域の形成途中で、素子分離絶縁膜７がＲＩＥで加工されることで、上記欠陥は生じる。
【００２３】
比較例の場合、制御ゲート電極５に正のバイアスのゲート電圧を印加し、シリコン基板１からトンネル絶縁膜２を介して電荷蓄積絶縁膜３に電子を注入し、電荷蓄積絶縁膜３に電子を蓄積させると、以下のような問題が発生する。
【００２４】
すなわち、電荷蓄積絶縁膜３は欠陥領域８と直接接接しているため、電荷蓄積絶縁膜３に蓄積された電子（ｅ-）の一部は欠陥領域８を介して素子分離絶縁膜７中に移動する。このような電子の移動９によってリーク電流が流れ、その結果として電荷保持特性は劣化する。
【００２５】
一方、本実施形態の場合においても、図２に示すように、素子分離絶縁膜７中の欠陥領域８は存在するが、電荷蓄積絶縁膜３は第２のブロック絶縁膜４2 を介して欠陥領域８に接し、電荷蓄積絶縁膜３は欠陥領域８と直接には接接していない。そのため、制御ゲート電極５に正のバイアスのゲート電圧を印加しても、図２に示すように、電荷蓄積絶縁膜３に蓄積された電子（ｅ-）は第２のブロック絶縁膜４2 によってブロックされ、電荷蓄積絶縁膜３の外には移動しない。したがって、本実施形態によれば、リーク電流の抑制を図れるようになる。リーク電流の抑制を図れるので、電荷保持特性の劣化も抑制できるようになる。
【００２６】
図２には、電荷蓄積絶縁膜３の端部（側面）の全体が欠陥領域８に直接接していない構造が示されているが、電荷蓄積絶縁膜３の端部（側面）の一部が欠陥領域８に直接接している構造であっても、従来構造に比べて、電荷保持特性の劣化は抑制される。電荷蓄積絶縁膜３の端部（側面）の一部が欠陥領域８に直接接している構造は、例えば、上述した電荷蓄積絶縁膜３の端部（側面）の一部に接した第２のブロック絶縁膜４2 とすることで、実現される。
【００２７】
なお、第１のブロック絶縁膜４1 と第２のブロック絶縁膜４2 とは同じ材料で形成されていても構わないし、あるいは、それぞれ別々の材料で形成されていても構わない。同じ材料の場合、プロセスの簡略化を図れるようになる。別々の材料の場合、第１のブロック絶縁膜４1 に対してはブロック絶縁膜として最適な材料を、第２のブロック絶縁膜４2 に対してはリーク電流の抑制に対して効果が高い材料を使用できるという利点がある。
【００２８】
次に、本実施形態の製造方法について説明する。
【００２９】
［図３］
シリコン基板１上にトンネル絶縁膜２を形成する。ここでは、トンネル絶縁膜２としてシリコン酸化膜を形成する。このようなシリコン酸化膜は、例えば、６００−１０００℃でドライO2 雰囲気または水蒸気雰囲気で熱酸化することにより形成することができる。上記シリコン酸化膜はＣＶＤ法やＡＬＤ法により形成してもよい。上記シリコン酸化膜の膜厚は、例えば、３−９ｎｍ程度であるが、この範囲外の膜厚でもよい。
【００３０】
［図４］
トンネル絶縁膜２上に電荷蓄積層３を形成する。ここでは、電荷蓄積層３としてシリコン窒化膜を形成する。このようなシリコン窒化膜は、例えば、温度が６００−８００℃に設定された反応炉内にジクロルシラン（SiH2 Cl2 ）とアンモニア(NH3 )を導入し、０．１−１Ｔｏｒｒに圧力を維持して行うＣＶＤ法により形成する。ここでは、電荷蓄積層３としてシリコン窒化膜を用いたが、フローティングゲート構造の不揮発性メモリセルの場合には、電荷蓄積層３として例えば多結晶シリコン膜を用いる。
【００３１】
［図５］
電荷蓄積層３上にＣＶＤ法によりシリコン酸化膜１０を形成する。このシリコン酸化膜１０は、例えば、温度が６００−８００℃に設定された反応炉内にジクロルシラン（SiH2 Cl2 ）と２酸化窒素(N2 O)を導入し、０．１−５Ｔｏｒｒに圧力を維持して行うＣＶＤ法により形成する。次にシリコン酸化膜１０上にシリコン窒化膜１１を形成する。このシリコン窒化膜１１は、例えば、温度が６００−８００℃に設定された反応炉内にジクロルシラン（SiH2 Cl2 ）とアンモニア(NH3 )を導入し、０．１−１Ｔｏｒｒに圧力を維持して行うＣＶＤ法により形成する。
【００３２】
［図６］
シリコン窒化膜１１上にフォトレジスト膜１２を塗布法により堆積する。
【００３３】
［図７］
フォトリソグラフィプロセス（露光、現像）によりトランジスタ形成領域のみフォトレジスト膜１２を残す。
【００３４】
［図８］
ＲＩＥプロセスにより、フォトレジスト膜（レジストパターン）１２が残った部分以外の領域のシリコン酸化膜１０とシリコン窒化膜１１を除去する。
【００３５】
［図９］
上記フォトレジスト膜を除去し、その後、シリコン酸化膜１０とシリコン窒化膜１１（ハードマスク）をマスクに用いてＲＩＥプロセスにより、電荷蓄積層３、シリコン酸化膜２およびシリコン基板１をエッチングし、素子分離溝を開口する。
【００３６】
［図１０］
６００−７５０℃でテトラエトキシシラン（TEOS）を反応炉内に導入して０．１−５Ｔｏｒｒ程度の圧力とすることにより、上記素子分離溝が埋め込まれるように素子分離絶縁膜７となるシリコン酸化膜を全面に堆積し、その後、ＣＭＰにより表面を平坦化することにより、上記素子分離溝を素子分離絶縁膜７で埋め込んでなる素子分離領域（ＳＴＩ（Shallow Trench Isolation））を形成する。上記ＣＭＰ時において、素子分離絶縁膜７の表面（上面部）には欠陥が発生する。
【００３７】
［図１１］
シリコン窒化膜と選択比が取れる条件でのＲＩＥプロセスにより、素子分離絶縁膜（シリコン酸化膜）７を電荷蓄積層３の上面と同じ高さまでエッチングする。
【００３８】
［図１２］
２００℃程度の燐酸と水との混合液を用いたウエットエッチングにより、シリコン酸化膜１０上に残っているシリコン窒化膜１１を選択的に除去する。
【００３９】
［図１３］
フォトレジスト膜を塗布法で全面に堆積し、その後、フォトリソグラフィプロセス（露光、現像）によりトランジスタ形成領域とその近傍以外の領域のみフォトレジスト膜（レジストパターン）１３を残す。
【００４０】
［図１４］
レジストパターン１３をマスクに用いてＲＩＥプロセスにより、トランジスタ形成領域近傍の素子分離絶縁膜（シリコン酸化膜）７を選択的にエッチングし、トランジスタ形成領域近傍の素子分離絶縁膜（シリコン酸化膜）７の表面（上面）の高さを電荷蓄積層３の下面まで、または、該下面より低い位置まで下げる。図１４には、電荷蓄積層３の下面と同じ高さの例が示されている。
【００４１】
なお、ＣＭＰ時に素子分離絶縁膜７に生じた欠陥の多くは、素子分離絶縁膜７の上面部に存在するので、電荷蓄積層３の側面と対向する素子分離絶縁膜７の上面部をエッチングにより除去すれば十分である。
【００４２】
［図１５］
フォトレジスト膜（レジストパターン）１３を除去する。
【００４３】
［図１６］
全面にブロック絶縁膜４を形成する。ここでは、ブロック絶縁膜４としてシリコン酸化膜を形成する。このようなシリコン酸化膜は、例えば、上記のように温度が６００−００℃に設定された反応炉内にジクロルシラン（SiH2 Cl2 ）と２酸化窒素(N2 O)を導入し、０．１−５Ｔｏｒｒに圧力を維持して行うＣＶＤ法により形成することができる。
【００４４】
ブロック絶縁膜４としてはシリコン酸化膜の他に高誘電体膜でもよく、例えば、アルミナ膜などでもよい。アルミナ膜の形成方法としては、例えば、温度が５００−７００℃に設定された反応炉内にトリメチルアルミニウム(ＴＭＡ)とオゾン(Ｏ3 )をいっしょに導入し、０．１−５Ｔｏｒｒに圧力を維持して行うＣＶＤ法がある。
【００４５】
また、よりステップカバレッジのよいアルミナ膜の形成方法としては、例えば、温度を１００−５００℃、圧力を０．１−５Ｔｏｒｒとした反応炉内にトリメチルアルミニウム(ＴＭＡ)とオゾン(Ｏ3 )を交互に導入して行うＡＬＤ法がある。
【００４６】
［図１７］
ブロック絶縁膜４上に制御ゲート電極５を形成する。制御ゲート電極５としては、例えば、Ｐ添加シリコン膜を用いる。このようなＰ添加シリコン膜は、例えば、温度を４００−７００℃、圧力を０．１−５Ｔｏｒｒとした反応炉内にモノシラン(SiH4 )とフォスフィン(PH3 )を導入して行うＣＶＤ法により形成することができる。制御ゲート電極５に金属膜を用いても構わない。これ以降、ワードライン方向の加工を行いフラッシュメモリセルとなるトランジスタを形成する工程などの周知の工程が行われる。
【００４７】
上記のような実施形態によれば、図１１の工程において、ＲＩＥによるダメージで素子分離絶縁膜７の表面に欠陥が形成されるが、図１２以降の工程で電荷蓄積層３の近傍領域では欠陥が形成された素子分離絶縁膜７を除去しているので、電荷蓄積層３中に蓄積された電荷が素子分離絶縁膜７中の欠陥を介して抜け出すことがなくなってリーク電流が抑制され、電荷保持特性の向上を図れるようになる。
【００４８】
（第２の実施形態）
図１８は、第２の実施形態による不揮発性半導体記憶装置を構成する不揮発性メモリセルの断面を模式的に示す断面図である。図１８は図１（ａ）のチャネル幅方向の断面図に相当する。
【００４９】
なお、以下の図において、前出した図と同一符号は同一符号または相当部分を示しており、詳細な説明は省略する。
【００５０】
第１の実施形態ではブロック絶縁膜としてシリコン酸化膜４を用いたが、本実施形態ではブロック絶縁膜として高誘電体膜（high-k膜）４ｈ（例えばアルミナ膜）を用いる。本実施形態では電荷蓄積層３と高誘電体膜４ｈとの間にバリア絶縁膜（リーク電流抑制層）２０を設けている。以下、バリア絶縁膜２０についてさらに説明する。
【００５１】
ＭＯＮＯＳ型不揮発性メモリセルでは、制御ゲート電極５に正のバイアスのゲート電圧を印加し、シリコン基板１からトンネル絶縁膜２を介して電荷蓄積層３に電子を注入し、電荷蓄積層３に電子を蓄積することが行われる。
【００５２】
ここで、ブロック絶縁膜が高誘電体膜の場合、高誘電体膜はシリコン酸化膜等の絶縁膜に比べて欠陥が多いために、電荷蓄積層に蓄積された電子は高誘電体膜中の欠陥を介して制御ゲート電極に抜けるという現象（リーク電流）が生じ、その結果として電荷保持特性が劣化するという問題点が生じる。
【００５３】
そこで、本実施形態では、電荷蓄積層３と高誘電体膜４ｈとの間にバリア絶縁膜２０を設けている。図１９のエネルギーバンド図に示すように、バリア絶縁膜２０は、電荷蓄積層３および高誘電体膜４ｈに比べ、電子（ｅ- ）に対するエネルギー障壁が高い。そのため、電荷蓄積層３に蓄積された電子が高誘電体膜４ｈ中の欠陥を介して制御ゲート電極５に抜けるというリーク電流は抑制される。したがって、本実施形態によれば、ブロック絶縁膜として高誘電体膜を用いても、リーク電流は抑制され、電荷保持特性の劣化は抑制される。
【００５４】
本実施形態では、電荷蓄積層３と高誘電体膜４ｈとの間のエネルギー障壁を高くするバリア絶縁膜２０をリーク電流抑制層として使用したが、他のメカニズムでリーク電流を抑制するリーク電流抑制層を使用しても構わない。
【００５５】
図２０−図２３は、本実施形態の不揮発性半導体記憶装置を構成する不揮発性メモリセルの製造工程を説明するための断面図である。
【００５６】
まず、第１の実施形態で説明した図３および図４の工程を行う。
【００５７】
［図２０］
電荷蓄積層３上にＣＶＤ法によりバリア絶縁膜２０を形成する。バリア絶縁膜２０は、例えば、シリコン酸化薄膜である。このシリコン酸化薄膜の厚さは、例えば、１−１０ｎｍの範囲で選ばれ、例えば、２−３ｎｍである。
【００５８】
この後、第１の実施形態の図５と同様にシリコン窒化膜１１を形成し、さらに、第１の実施形態の図６から図１０までの工程を行う。
【００５９】
［図２１］
シリコン窒化膜１１と選択比の取れる条件のＲＩＥプロセスにより、素子分離絶縁膜（シリコン酸化膜）７の上面がバリア絶縁膜２０の上面と同じ高さになるまで、素子分離絶縁膜（シリコン酸化膜）７をエッチングする。
【００６０】
［図２２］
次に２００℃程度の燐酸と水との混合液を用いたウエットエッチングにより、バリア絶縁膜２０上に残っているシリコン窒化膜１１を選択的に除去する。
【００６１】
［図２３］
ブロック絶縁膜としての高誘電体絶縁膜４ｈを全面に形成する。
【００６２】
高誘電体絶縁膜４ｈは、例えば、アルミナ膜（酸化アルミニウム膜）である。
【００６３】
上記アルミナ膜は、ＣＶＤ法により形成することができる。このようなアルミナ膜（ＣＶＤアルミナ膜）は、例えば、５００−７００℃とした反応炉内にトリメチルアルミニウム(ＴＭＡ)とオゾン(Ｏ3 )を同時に導入し、０．１−５Ｔｏｒｒの範囲内に圧力を維持することで形成することができる。
【００６４】
上記アルミナ膜は、ＡＬＤ法により形成することもできる。このようなアルミナ膜（ＡＬＤアルミナ膜）は、例えば、温度を１００−５００℃、圧力を０．１−５Ｔｏｒｒとした反応炉内にトリメチルアルミニウム(ＴＭＡ)とオゾン(Ｏ3 )を交互に導入することで形成することができる。ＡＬＤ法を用いることでステップカバレッジのよいアルミナ膜を形成することができる。
【００６５】
この後、第１の実施形態と同様に、制御ゲート電極の形成工程、ワードライン方向の加工工程などの周知の工程を経てフラッシュメモリセルが得られる。
【００６６】
なお、本発明は以上述べた実施形態に限定されるものではない。例えば上記実施形態では、ＭＯＮＯＳ構造の不揮発性メモリセルについて説明したが、本発明はフローティングゲート構造の不揮発性メモリセルにも適用できる。この場合、電荷蓄積絶縁膜を浮遊ゲート電極、ブロック絶縁膜を電極間絶縁膜（インターポリ）と読み替える。
【００６７】
また、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００６８】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【符号の説明】
【００６９】
１…シリコン基板、２…トンネル絶縁膜、３…電荷蓄積絶縁膜（電荷蓄積層）、４…ブロック絶縁膜、４1 …第１のブロック絶縁膜（第２の絶縁層）、４2 …第２のブロック絶縁膜（第２の絶縁層）、４ｈ…ブロック絶縁膜（高誘電体膜）、５…制御ゲート電極、６…ソース／ドレイン領域、７…素子分離絶縁膜、８…欠陥領域、９…電子の移動、１０…シリコン酸化膜、１１…シリコン窒化膜、１２，１３…フォトレジスト膜、２０…バリア絶縁膜（リーク電流抑制層）。
【図１】
2010263086.tif 000003
【図２】
2010263086.tif 000004
【図３】
2010263086.tif 000005
【図４】
2010263086.tif 000006
【図５】
2010263086.tif 000007
【図６】
2010263086.tif 000008
【図７】
2010263086.tif 000009
【図８】
2010263086.tif 000010
【図９】
2010263086.tif 000011
【図１０】
2010263086.tif 000012
【図１１】
2010263086.tif 000013
【図１２】
2010263086.tif 000014
【図１３】
2010263086.tif 000015
【図１４】
2010263086.tif 000016
【図１５】
2010263086.tif 000017
【図１６】
2010263086.tif 000018
【図１７】
2010263086.tif 000019
【図１８】
2010263086.tif 000020
【図１９】
2010263086.tif 000021
【図２０】
2010263086.tif 000022
【図２１】
2010263086.tif 000023
【図２２】
2010263086.tif 000024
【図２３】
2010263086.tif 000025
【図２４】
2010263086.tif 000026