(57)【要約】      （修正有）【課題】デバイスの縁部に沿って相対的な電流量を増大させた磁気トンネル接合デバイスおよびその製造方法を提供する。【解決手段】磁気トンネル接合デバイスは、パターニング配線層４０２の上に、磁気トンネル接合（ＭＴＪ）積層物を形成する。その上に低伝導率層４１６および導電ハード・マスク４１８を形成する。低伝導率層４１６とは異なる電気伝導率を含むスペーサ材料４２０を堆積する。スペーサ材料４２０をエッチングして、ハード・マスク４１８およびスタッドの側壁上のみにスペーサ材料が残るようにする。エッチング・プロセスを実行して、低伝導率層４１６の周りに、自由磁性層４１２と導電ハード・マスク４１８との間の導電リンクとして、側壁スペーサ材料４１６を残す。スタッドとスペーサ材料４２０との間の電気伝導率の差によって、自由層４１２の縁部に沿った、側壁上に形成されたスペーサ材料４２０を通る電流が増大する。【選択図】図４
2010263204.tif 000002
【特許請求の範囲】
【請求項１】
磁気トンネル接合（「ＭＴＪ」）デバイスを製造するための方法であって、
自由磁性層の上に中間非磁性層を形成するステップと、
前記中間非磁性層の上にハード・マスクを形成するステップと、
前記ハード・マスクおよび中間非磁性層の上にスペーサ材料を堆積するステップと、
を含み、前記スペーサ材料が、前記中間非磁性層とは異なる電気伝導率を含む、前記方法。
【請求項２】
パターニング配線層の上にシード層を形成するステップと、
前記シード層の上に反強磁性層を形成するステップと、
前記反強磁性層の上に基準層を形成するステップであって、前記反強磁性層が前記基準層をピンする、前記ステップと、
前記基準層の上に絶縁層を形成するステップと、
前記絶縁層の上に自由磁性層を形成するステップと、
を更に含む、請求項１に記載の方法。
【請求項３】
前記ハード・マスクおよび中間非磁性層を前記自由磁性層までエッチングするステップを更に含む、請求項２に記載の方法。
【請求項４】
前記自由層の上に非磁性分離層を堆積するステップを更に含み、前記中間非磁性層が前記非磁性分離層の上に形成される、請求項２に記載の方法。
【請求項５】
前記スペーサ材料を水平方向の表面からエッチングして、前記ハード・マスクおよび前記中間非磁性層の側壁のみが前記スペーサ材料を含むようにする、請求項１に記載の方法。
【請求項６】
前記中間非磁性層が低電気伝導率を含み、前記スペーサ材料が高電気伝導率を含む、請求項１に記載の方法。
【請求項７】
前記中間非磁性層が高電気伝導率を含み、前記スペーサ材料が低電気伝導率を含む、請求項１に記載の方法。
【請求項８】
前記スペーサ材料が強磁性材料を含む、請求項１に記載の方法。
【請求項９】
前記強磁性スペーサ材料が、自由磁性層上の反磁場を変更するように異方性パターニングされる、請求項８に記載の方法。
【請求項１０】
前記スペーサ材料の上に保護スペーサを形成するステップを更に含む、請求項１に記載の方法。
【請求項１１】
パターニング配線層を含む基板と、
前記パターニング配線層の上に形成された磁気トンネル接合積層物と、
前記磁気トンネル接合積層物の上に形成された中間非磁性層と、
前記中間非磁性層の上に形成されたハード・マスクと、
前記ハード・マスクおよび前記中間非磁性層の少なくとも１つの側壁に形成されてこれに接触するスペーサ材料であって、前記スペーサ材料が前記中間非磁性層とは異なる電気伝導率を含み、前記中間非磁性層と前記スペーサ材料との間の電気伝導率の差が、主として前記磁気トンネル接合積層物内の自由磁性層の少なくとも１つの側面に沿った電流を生成する、前記スペーサ材料と、
を含む、半導体デバイス。
【請求項１２】
前記中間非磁性層と前記磁気トンネル接合積層物の前記自由磁性層との間に形成された非磁性分離層を更に含む、請求項１１に記載の半導体デバイス。
【請求項１３】
前記中間非磁性層が低電気伝導率を含み、前記スペーサ材料が高電気伝導率を含む、請求項１１に記載の半導体デバイス。
【請求項１４】
前記中間非磁性層が高電気伝導率を含み、前記スペーサ材料が低電気伝導率を含む、請求項１１に記載の半導体デバイス。
【請求項１５】
前記スペーサ材料が強磁性材料である、請求項１１に記載の半導体デバイス。
【請求項１６】
前記強磁性スペーサ材料が、前記自由磁性層上の反磁場を変更するように異方性パターニングされる、請求項１５に記載の半導体デバイス。
【請求項１７】
前記スペーサ材料の上に形成された保護スペーサを更に含む、請求項１１に記載の半導体デバイス。
【請求項１８】
電気回路が上に配置された回路支持基板と、
磁気トンネル接合デバイスであって、
パターニング配線層を含む基板と、
前記パターニング配線層の上に形成された磁気トンネル接合積層物と、
前記磁気トンネル接合積層物の上に形成された中間非磁性層と、
前記中間非磁性層の上に形成されたハード・マスクと、
前記ハード・マスクおよび前記中間非磁性層の少なくとも１つの側壁に形成されてこれに接触するスペーサ材料であって、前記スペーサ材料が前記中間非磁性層とは異なる電気伝導率を含み、前記中間非磁性層と前記スペーサ材料との間の電気伝導率の差が、主として前記磁気トンネル接合積層物内の自由磁性層の少なくとも１つの側面に沿った電流を生成する、前記スペーサ材料と、
を含む、前記磁気トンネル接合デバイスと、
を含む、集積回路。
【請求項１９】
前記磁気トンネル接合デバイスが、前記中間非磁性層と前記磁気トンネル接合積層物の前記自由層との間に形成された非磁性分離層を更に含む、請求項１８に記載の集積回路。
【請求項２０】
前記中間非磁性層が低電気伝導率を含み、前記スペーサ材料が高電気伝導率を含む、および、
前記中間非磁性層が高電気伝導率を含み、前記スペーサ材料が低電気伝導率を含む、
のいずれか一方である、請求項１８に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体の分野に関し、更に具体的には、非均一スピン角運動量移動（Spin Momentum Transfer : SMT）磁気トンネル接合（magnetic tunnel junction : MTJ）電流のための側壁コーティングを含む磁気抵抗ランダム・アクセス・メモリ（magneto-resistive random access memory : MRAM）、およびこれを製造するための方法に関する。
【背景技術】
【０００２】
ＳＭＴ  ＭＲＡＭにおいてデータを記憶するための最新の方法は、一般に、自由層（free layer）を高抵抗および低抵抗の状態間で切り換えるために高い電流レベルを必要とする。これらの高い電流レベルは、大型のスイッチング・トランジスタを必要とし、従って大きいセル・サイズを必要とするので、望ましくない。面内磁化材料およびデバイスは、現在、面外磁化構造よりもはるかに簡単に生成されるが、ＭＴＪ自由層の磁気モーメントが面内（トンネル・バリアに対して平行）である場合、電子スピンからＭＴＪ自由層へのスピン・トルク結合は、ほぼ皆無である。これは、電子が、面内ＭＴＪ自由層の磁化に対してほぼ垂直な方向にトンネル・バリアを横切るからである。面内磁化デバイスでは、スピン・トルク効果によってＭＴＪ自由層の切り換えを開始するためには、一般に、熱揺らぎ（thermal fluctuations）が自由層に実質的な面外磁化を与えるのを待つ。これは、制御の乏しい手法であり、ソフト・エラーを生じたり、書き込み時間が遅かったり、高いスイッチング電流が必要となったりする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，２１２，４４６号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述の問題に鑑み、面内磁化を有するデバイスの縁部に沿って相対的な電流量を増大させた構造を生成することは有益であろう。デバイスの縁部は、磁気エッジ効果のために、実質的な面外コンポーネントの磁化を示すからである。面外磁化が存在する縁部領域における電流増大によって、電子からＭＴＪ自由層へのスピン・トルクのいっそう効率的な移動に役立つ。スピン・トルク結合は、実質的に、ＭＴＪ自由層の磁化の面外コンポーネントについてのみだからである。
【課題を解決するための手段】
【０００５】
一実施形態において、ＭＴＪデバイスを製造するための方法を開示する。この方法は、パターニング配線層の上にシード層を形成するステップを含む。シード層の上に反強磁性層を形成する。反強磁性層の上に基準層を形成する。反強磁性層は基準層をピンする（pin）。基準層の上に絶縁トンネル・バリア層を形成する。絶縁層の上に自由磁性層を形成する。自由層の上に低（電気）伝導率層を形成する。低伝導率層の上に導電ハード・マスクを形成する。ハード・マスクおよび低伝導率層を自由層までエッチングする。エッチングした構造の上にスペーサ材料を堆積する。スペーサ材料は、低伝導率層とは異なる電気伝導率を含む。スペーサ材料を水平方向の表面からエッチングして、ハード・マスクおよびスタッドの側壁上のみにスペーサ材料が残るようにする。ハード・マスクまたは側壁スペーサ材料によって保護されていない積層物材料をエッチングすることによって、デバイスを更に画定する。このエッチングを調整して、低伝導率層の周りに、自由層と導電ハード・マスクとの間の導電リンクとして、側壁スペーサ材料を残す。
【０００６】
別の実施形態においては、磁気トンネル接合デバイスを開示する。磁気トンネル接合デバイスは、パターニング配線層を含む基板を含む。配線層の上に磁気トンネル接合積層物を形成する。磁気トンネル接合積層物の上に低伝導率層を形成する。低伝導率層の上に導電ハード・マスクを形成する。ハード・マスクおよび低伝導率層を自由層までエッチングする。エッチングした構造の上にスペーサ材料を堆積する。スペーサ材料は、低伝導率層とは異なる電気伝導率を含む。スペーサ材料を水平方向の表面からエッチングして、ハード・マスクおよびスタッドの側壁上のみにスペーサ材料が残るようにする。ハード・マスクまたは側壁スペーサ材料によって保護されていない積層物材料をエッチングすることによって、デバイスを更に画定する。このエッチングを調整して、低伝導率層の周りに、自由層と導電ハード・マスクとの間の導電リンクとして、側壁スペーサ材料を残す。スタッドとスペーサ材料との間の電気伝導率の差によって、磁気トンネル接合積層物内の自由層の縁部に沿った、側壁上に形成されたスペーサ材料を通る電流が増大する。
【０００７】
更に別の実施形態においては、集積回路を開示する。集積回路は、電気回路が上に配置された回路支持基板と、磁気トンネル接合デバイスと、を含む。磁気トンネル接合デバイスは、パターニング配線層を含む基板を含む。配線層の上に磁気トンネル接合積層物を形成する。磁気トンネル接合積層物の上に低伝導率層を形成する。低伝導率層の上に導電ハード・マスクを形成する。ハード・マスクおよび低伝導率層を自由層までエッチングする。エッチングした構造の上にスペーサ材料を堆積する。スペーサ材料は、低伝導率層とは異なる電気伝導率を含む。スペーサ材料を水平方向の表面からエッチングして、ハード・マスクおよびスタッドの側壁上のみにスペーサ材料が残るようにする。ハード・マスクまたは側壁スペーサ材料によって保護されていない積層物材料をエッチングすることによって、デバイスを更に画定する。このエッチングを調整して、低伝導率層の周りに、自由層と導電ハード・マスクとの間の導電リンクとして、側壁スペーサ材料を残す。スタッドとスペーサ材料との間の電気伝導率の差によって、磁気トンネル接合積層物内の自由層の縁部に沿った、側壁上に形成されたスペーサ材料を通る電流が増大する。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態に従って磁気トンネル接合デバイスを製造するためのプロセスを記述する横断面図である。
【図２】本発明の一実施形態に従って磁気トンネル接合デバイスを製造するためのプロセスを記述する横断面図である。
【図３】本発明の一実施形態に従って磁気トンネル接合デバイスを製造するためのプロセスを記述する横断面図である。
【図４】本発明の一実施形態に従った、低電気伝導率スタッドおよび高電気伝導率スペーサ材料を含む磁気トンネル接合デバイスを示す。
【図５】本発明の一実施形態に従った、導電スタッドおよびスペーサ材料の少なくとも一部の上に形成された強磁性スペーサ材料を含む磁気トンネル接合デバイスを示す。
【図６】本発明の一実施形態に従った、高電気導電率スタッドおよび低電気伝導率スペーサ材料を含む磁気トンネル接合デバイスを示す。
【発明を実施するための形態】
【０００９】
必要に応じて、本発明の詳細な実施形態を本明細書において開示する。しかしながら、開示する実施形態は、様々な形態において具現化することができる本発明の単なる例示に過ぎないことは理解されよう。従って、本明細書において開示する具体的な構造上および機能上の詳細事項は、限定として解釈されず、単に、特許請求項のための基礎として、および、実質的にあらゆる適宜詳細な構造および機能において本発明を様々に実施するように当業者に対する教示を与えるための代表的な基礎として解釈される。更に、本明細書において用いる言葉および表現は、限定として解釈されず、本発明の理解可能な記述を与えるものとして解釈される。
【００１０】
本明細書において、「１つの」という言葉は、１つまたは２つ以上として定義される。本明細書において用いる場合、複数という言葉は、２つまたは３つ以上として定義される。本明細書において用いる場合、別のという言葉は、少なくとも第２のまたはそれ以上として定義される。本明細書において用いる場合、含むまたは有するあるいはその両方は、含む（すなわちオープン・ランゲージ（open language））として定義される。本明細書において用いる場合、結合するという言葉は、接続するとして定義されるが、必ずしも直接ではなく、必ずしも機械的にではない。
【００１１】
図１は、基礎にあるパターニングされた配線層１０２を示す。この上にシード層１０４が堆積されている。シード層１０４の上に反強磁性層１０６が堆積されている。シード層１０４を用いて、反強磁性（ＡＦ）層１０６の所望の結晶方位を得る。次いで、反強磁性層１０６の上に基準層１０８を堆積し、最上の基準層の上にＭＴＪバリア層１１０を堆積する。次いで、ＭＴＪバリア層の上に自由層１１２を堆積する。
【００１２】
ＡＦ層１０６、基準層１０８、ＭＴＪバリア層１１０、および自由層１１２が、ＭＴＪ積層物を生成する。具体的には、基準層１０８は、ＭＴＪ積層物の第１の磁性層を生成し、自由層１１２は第２の磁性層を生成する。ＭＴＪバリア層１１０は、第１の磁性層１０８と第２の磁性層１１２との間の絶縁層を生成する。一実施形態においては、第１の磁性層１０８（基準層）は、ＡＦ層１０６によって特定の方向にピンされた磁化を有する。第２の磁性層１１２（自由層）は、ピンされていない磁化方向を有する。自由層１１２は、ピンされた層１０８の磁化に対して平行に、またはピンされた層１０８の磁化に対して逆平行に（anti-parallel）、その磁化を回転させることができる。平行な磁化は、通常、トンネル・バリア１１０に電流を低抵抗で通過させる（tunnel）ことができる。逆平行磁化は、高い抵抗を生じる。自由層の磁化の方向を切り換えるには、近傍の配線に電流を流して、自由層と相互作用する磁界を電流によって誘導すれば良い。また、自由層の磁化は、自由層内にスピン偏極電子を注入することによって制御することができる（「スピン角運動量移動（ＳＭＴ）」と呼ばれるプロセス）。
【００１３】
自由層１１２を堆積した後、キャップ層１１４を堆積して、効率的な自由層の磁化切り換えを可能とするバッファを提供することができる。また、この任意のキャップ層１１４は、磁気トンネル接合構造を形成する場合にエッチ・ストップ層として機能することができる材料を含むことができる。任意のキャップ層１１４は、１つまたはいくつかの個別の層を含む場合があるが、実質的な電流拡散を可能としないように充分に薄くなければならない。次いで、低σバリア層１１６を堆積し、垂直方向の電流に対する低伝導率の障害を形成する。バリア層１１６の導電率は、周囲の導体のものよりも実質的に小さくなるように選択するので、電子は周囲の導体の方を伝導することになる。バリア層１１６の上に導電ハード・マスク層１１８を堆積して、ＭＴＪデバイス画定のためのエッチ・マスクを提供すると共に、ＭＴＪとＭＴＪの上に画定される配線層との間のブリッジとなる導電層を提供する。いずれかの従来の製造プロセスを用いて上述の層の堆積／形成を実行可能であることに留意すべきである。
【００１４】
次いで、パターン生成のために、１つ以上のリソグラフィまたは同様のプロセスを用いることができる。次いで、（限定ではないが）反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング（ＩＢＥ）、またはウェット化学エッチング等の所望の化学的または物理的あるいはその両方の方法を用いて、ハード・マスク１１８をエッチングする。低σバリア層１１６は、ハード・マスク１１８と同一の形状にエッチングされるが、エッチングは、自由層１１２の全高を除去する前に停止する。図１に示す実施形態では、２つの近傍のデバイスがパターニングされ、キャップ層１１４における低エッチング・レート材料によってエッチングが停止されているが、キャップ層１１４の内部もしくは底部または自由層１１２の内部でエッチングを停止することも可能であることに留意すべきである。
【００１５】
いったん上述のエッチング・プロセスを完了したら、この構造の垂直方向の側壁を実質的な適用範囲として、構造上にスペーサ膜２２０を堆積する。スペーサ２２０を堆積した後、方向性（異方性）エッチングを用いて水平方向の表面上の材料を除去し、これによって、図２に示すように側壁上にのみスペーサ材料が残される。これは、例えばＲＩＥの間の高基板バイアスまたは高度に方向性のＩＢＥ技法を用いて達成することができる。一実施形態においては、図４に示すもの等の構造４００のために、高導電率のスペーサ材料を用いる。別の実施形態においては、図５に示すもの等の構造５００のために、強磁性スペーサ材料を用いる。更に別の実施形態においては、図６に示すもの等の構造６００のために、低伝導率のスペーサ材料を用いる。
【００１６】
スペーサ材料２２０を堆積するために、回転基板を用いた方向性堆積プロセスを利用することによって、側壁適用範囲を拡大可能であることに留意すべきである。例えば、イオン・ビーム堆積、電子ビーム堆積、熱蒸着等を、傾斜および回転基板ホルダと組み合わせて用いて、スペーサ材料２２０を堆積することができる。また、電気めっき、無電解めっき、化学気相付着（ＣＶＤ）、および原子層堆積（ＡＬＤ）等の他のプロセスを用いて、スペーサ材料２２０を堆積することも可能である。図５の構造５００では、ＭＴＪ積層物の側面の全ては被覆しないように強磁性スペーサを異方性パターニングして、磁気状態の画定不良を防ぐことができることに留意すべきである。これを達成するには、方向性イオン・ビーム・エッチングまたは方向性堆積を用いて、デバイスの一側面のみを強磁性体で被覆し、またはデバイスの一側面を損傷／消磁して、デバイスの一部のみを強力な強磁性体で被覆したままとすれば良い。
【００１７】
エッチングを行って図２に示すようにスペーサを画定した後、自由層１１２およびピンされた層１０６、１０８（および下にあるシード層１０４）をパターニングして、図３に示すように、隣接デバイスを相互に分離して電子デバイス回路によって個別にアドレシングすることを可能とする。これを達成する１つの方法は、上述の異方性「スペーサ」エッチングを拡張して、エッチングを磁性膜全体に進行させ、図３に示すようにデバイスを分離することである。この実施形態において、スペーサは、積層物全体のエッチングが完了した後でもデバイスの側壁上に残るのに充分なロバスト性を有する。
【００１８】
あるいは、（導電率または磁気特性のためでなく）マスキングの目的のために、追加のスペーサ３２２を堆積して、スペーサ２２０（これは導電性または磁気特性のために選択される）を浸食することなく積層物全体のエッチングを可能とすることができる。また、積層物を途中までエッチングし、追加のリソグラフィまたはハード・マスク発生あるいはその両方のステップを実行して、いっそう柔軟なエッチング方式によって残りの底部層をパターニングすることができる。また、材料に損傷を与える技法を用いて、物理的な意味で材料を完全に除去するのではなく、それらを不活性（inactive）にすることができる。このプロセスは、「Method Of patterning A Magnetic Tunnel Junction Stack For A Magneto-Resistive Random Access Memory」と題する所有者が共通の（commonly owned）米国特許第７，２１２，４４６号において更に論じられている。
【００１９】
機能スペーサ２２０の周りに保護スペーサ３２２を用いることによって、上述の側壁材料２２０の選択の柔軟性を高めるとができることに留意すべきである。かかる追加のスペーサにより、側壁の角度について選択肢を増やすことができ、続いて上述の積層物エッチングを実行する際に機能スペーサの損失を防ぐことができる。保護スペーサ３２２材料の一例はタンタルであり、これは、磁性積層物のメタノール・ベースＲＩＥの間にルテニウム下塗り（機能スペーサ２２０の材料）を保護することができる。図３に関して上述したプロセスの後、従来の製造プロセスを用いてデバイスの上部を接触させることができる。基礎にあるパターニング配線層１０２は、デバイスの底部に対する接触を提供する。
【００２０】
図４は、図１から図３に関して上述したプロセスの結果として得られるデバイス４００の１つの構造を示す。具体的には、図４は、低電気伝導率の電流バリア４１６および高電気伝導率の機能スペーサ４２０を有するデバイス４００を示す。低電気伝導率バリア４１６の周りに高電気伝導率機能スペーサ４２０が形成されているこの構成では、エッジ効果のために自由層磁化の大部分が面外であるＭＴＪの縁部に、電流が優先的に流れることが可能となる。自由層における局所的な磁化は、自由層４１２内の実線の矢印によって表される。電流は、デバイス４００における太い点線の矢印によって表される。この効果は、高伝導性のトンネル・バリア４１０および高抵抗性の自由層４１２のために増大し、これによって電流拡散効果が軽減する。
【００２１】
図５は、図１から図３に関して上述したプロセスの結果として得られる別のデバイス５０を示す。具体的には、図５は、スタッド（stud）／ハード・マスクの組み合わせを形成する中央領域５１６および５１８を有するデバイス５００を示す。層５１６および５１８の電気伝導率は、図４の層４１６および４１８と同様に選択することができ、または、他の伝導値を想定することができる。このデバイスにおける電流は、デバイス改良の１つの態様に過ぎないからである。追加の改良は、中央のスタッド／ハード・マスク組み合わせの周りのスペーサとして強磁性層５２０を形成することによって実現される。適切な膜堆積条件および膜アスペクト比によって、層５２０の磁化点を、自由層の面に対して実質的に垂直とすることができる。非磁性層５１４の使用によって、層５２０の磁化を自由層５１４のものから分離するので、層５２０の方向を切り換える必要なく、自由層の磁化の方向を切り換えることができる。しかしながら、層５２０は、図５に示したものと同様の方法で、反磁場（demagnetizatoin field）を通して自由層５１２に影響を及ぼす。自由層の縁部付近の自由層磁化は、層５２０の反磁場の影響のために、実質的に面外コンポーネントが想定される。面内磁化の自由層を用いた従来のデバイスに比べ、この自由層５１２は面外コンポーネントを有し、この場合、スピン角運動量移動効果の性質のために、自由層の切り換えが高速になると共に低電流になる。
【００２２】
一実施形態において、自由層が切り換わる２つの安定した高信頼性の状態が存在するように図５のデバイス５００を設計することに留意すべきである。デバイス５００が示す事例においては、自由層の形状の異方性または固有の異方性のために、自由層の磁化は紙面内（または紙面外）に向かう方向であり、ピンされた基準層の磁化方向も紙面内（または紙面外）に向かう。磁化が紙面内に向かう方向と紙面外に向かう方向との間で反転すると、自由層は高抵抗および低抵抗の状態間で切り換わる。例えば、これを達成するには、長く細いデバイスを生成し、その長軸が紙面内を示し、図５が短軸を通る横断面を表すようにすれば良い。かかる場合、形状の異方性によって、自由層の磁化は紙面内（または紙面外）に向かう方向に誘導される。スペーサ層５２０は、自由層５１２の磁化に影響を及ぼして、公称自由層磁化方向に対して実質的に垂直な方向に面外に傾斜させるので、自由層の磁化は、紙面内または紙面外のいずれかを示す安定した状態を示す。前述の長く細いデバイスの細い先端部に層５２０があるために、磁化方向にはいくらかの障害があり得るが、これらの作用は、デバイス形状の選択、層５２０の方向性堆積、または層５２０の磁気特性によって、最小限に抑えることができる。
【００２３】
図６は、図１から図３に関して上述したプロセスの結果として得られた別のデバイス６００を示す。具体的には、図６は、高電気伝導率ハード・マスク／スタッド６１８およびスタッド６１８の全側面上に形成された低電気伝導率機能スペーサ６２０を有するデバイス６００を示す。高電気伝導率スタッド６１８の全側面上に低電気伝導率機能スペーサ６２０が形成されたこの構成によって、デバイス６００の中央付近に高電流密度の領域が生成される。スピン・トルク効果は、デバイス全体に均一な電流を流すこととは対照的に、大電流密度の部分（hotspot）を生成することによって、増大させることができる。デバイス６００は、高伝導率の材料（図４における層４２０のように）または強磁性材料（図５における層５２０のように）から形成することができる追加のスペーサ層６２２によって、更に調整することができる。
【００２４】
これらの実施形態は、本明細書における革新的な教示の多くの有利な使用の一例に過ぎないことは理解されよう。概して、本出願の明細書において行われた主張は、様々な特許請求される本発明のいずれかを必ずしも限定するわけではない。更に、いくつかの主張はいくつかの本発明のフィーチャに対して適用され、他のものには適用されない場合がある。概して、特に指示しない限り、単一の要素は複数になる場合もあり、普遍性を失うことなく逆の場合も同様である。
【００２５】
上述したような回路は、集積回路チップのための設計の一部である。集積回路チップは、典型的に１つ以上の回路支持基板を含み、その各々の上に電気回路を配置することができる。チップ設計は、グラフィカル・コンピュータ・プログラミング言語において生成され、コンピュータ記憶媒体（ディスク、テープ、物理的ハード・ドライブ、または記憶アクセス・ネットワーク等の仮想ハード・ドライブ等）において記憶される。設計者が、チップを製造しないか、またはチップを製造するために用いるフォトリソグラフィ・マスクを製造しない場合、設計者は、物理的手段によって（例えば設計を記憶した記憶媒体のコピーを提供することによって）、または電子的に（例えばインターネットを介して）、結果として得られた設計をかかるエンティティに、直接的にまたは間接的に送信する。次いで、記憶された設計を、フォトリソグラフィ・マスクを製造するために適切なフォーマット（例えばＧＤＳＩＩ）に変換する。これは通常、ウェハ上に形成される対象のチップ設計の多数のコピーを含む。フォトリソグラフィ・マスクを用いて、エッチングまたは他の方法で処理されるウェハ（またはその上の層あるいはその両方）の領域を画定する。
【００２６】
上述したような方法は、集積回路チップの製造において用いられる。典型的に、集積回路チップは、少なくとも１つの回路支持基板を含み、この基板の上に電気回路が配置されている。結果として得られた集積回路チップは、未加工のウェハの形態で（すなわち、多数の未パッケージ・チップを有する単一ウェハとして）、ベア・チップ（bare chip）として、またはパッケージされた形態で、製造業者によって配布することができる。後者の場合、チップは、単一チップ・パッケージ（マザーボードまたは他の高レベルのキャリアに固定されるリードを有するプラスチック・キャリア等）に、またはマルチチップ・パッケージ（表面相互接続または埋め込み相互接続のいずれかまたは双方を有するセラミック・キャリア等）に、搭載される。いずれの場合であっても、次いで、チップを、（ａ）マザーボード等の中間製品または（ｂ）最終製品のいずれかの一部として、他のチップ、離散回路要素、または他の信号処理デバイスあるいはそれら全てと集積する。最終製品は、おもちゃから、ディスプレイ、キーボード、または他の入力デバイス、および中央プロセッサを有する最先端のコンピュータ製品に対する他のローエンド・アプリケーションの範囲に及ぶ集積回路チップを含むいずれかの製品とすることができる。
【００２７】
本発明の具体的な実施形態を開示したが、本発明の精神および範囲から逸脱することなく、具体的な実施形態に変更を加えることが可能であることは、当業者には理解されよう。従って、本発明の範囲は、具体的な実施形態に限定されない。更に、特許請求の範囲は、本発明の範囲内にあるかかる用途、変更、及び実施形態の全てを包含することが意図される。
【符号の説明】
【００２８】
１０２、４０２、５０２、６０２  パターニング配線層
１０４、４０４、５０４、６０４  シード層
１０６、４０６、５０６、６０６  反強磁性層
１１０  トンネル・バリア
１１２、６１２  自由層
１１４  キャップ
１１６、４１６  低σバリア層
１１８  導電ハード・マスク
【図１】
2010263204.tif 000003
【図２】
2010263204.tif 000004
【図３】
2010263204.tif 000005
【図４】
2010263204.tif 000006
【図５】
2010263204.tif 000007
【図６】
2010263204.tif 000008