(57)【要約】【課題】可変抵抗素子を記憶素子として利用する不揮発性半導体記憶装置のアクセス時間を消費電流を増大することなく短縮する。【解決手段】メモリセル（ＭＣ）に対し、書込ビット線（ＷＢＬ）および読出ビット線（ＲＢＬ）をそれぞれ別々に設け、またメモリセルの接続するソース線（ＳＬ）を、基板領域と同一導電型のソース不純物領域（３）で形成する。メモリセルトランジスタ（ＭＴ）とソース不純物領域とは、低抵抗のメタル配線（４）により接続する。ソース線電位の浮き上がりを防止することができ、正確に記憶データに応じたメモリセル電流を生じさせることができ、高速でデータの読出を行うことができる。また、読出ビット線単位でプリチャージおよびデータ増幅を行うことにより読出ビット線負荷を軽減して高速読出を実現することができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
行列状に配列され、各々が不揮発的に情報を記憶する複数の不揮発性メモリセル、および
各メモリセル列に対応して配置され、各々が対応の列のメモリセルのデータの読出時の電流経路を形成する複数の導電線を備え、前記複数の導電線の各々は、少なくとも対応の列のメモリセルが形成される基板領域と同一導電型の不純物領域を備える、不揮発性半導体記憶装置。
【請求項２】
前記不純物領域は、前記メモリセル列方向と直交するメモリセル行方向に沿って直線的に連続して延在して形成される、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記複数の不揮発性メモリセルは、前記導電線の不純物領域が各列において隣接する２つのメモリセルにより共有されるように配置され、
前記不揮発性半導体記憶装置は、さらに、
メモリセル列において前記導電線の不純物領域を非共有の隣接メモリセル間に前記基板領域上に形成され、該非共有のメモリセルを分離する分離ゲート電極を備える、請求項１記載の不揮発性半導体記憶装置。
【請求項４】
各前記不揮発性メモリセルは、メモリセルを選択する選択トランジスタを含み、
各前記選択トランジスタは、各列に対応して前記基板領域表面に帯状に形成される、前記不純物領域と導電型の異なる活性領域に形成される、請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、特に、不揮発性半導体記憶装置においてデータの書込／読出時間を短縮するための構成に関する。より特定的には、この発明は、磁気抵抗素子または相変化素子などの可変抵抗素子を記憶素子として利用する不揮発性半導体記憶装置の高速アクセスのためのアレイ構成およびアクセス手法に関する。
【背景技術】
【０００２】
データを不揮発的に記憶する半導体記憶装置として、トンネル磁気抵抗（ＴＭＲ：トンネリング・マグネト−レジスタンス）効果を示すトンネル接合（ＭＴＪ：マグネティック・トンネル・ジャンクション）構造を記憶素子として利用する磁気半導体記憶装置（ＭＲＡＭ：マグネティック・ランダム・アクセス・メモリ）がある。
【０００３】
ＴＭＲ素子（またはＭＴＪ素子）においては、記憶素子は、絶縁層（トンネルバリア層）を挟む２つの磁性層で構成される。通常、これら２つの磁性層のうち１つは半強磁性層で構成され、その磁化方向が固定され、他方の磁性層が、書込データに応じてその磁化の向きが変更される。これらの磁化方向が固定される固定層および磁化方向が書込データに応じて変更される自由層の磁化方向の関係によって、磁気抵抗効果により、トンネルバリア膜のトンネル抵抗が変化する。すなわち、これらの自由層および固定層の磁化方向が平行な場合、磁気抵抗が最も低くなり、またこれらの自由層および固定層の磁化方向が反平行状態のときには、磁気抵抗が最も高くなる。これらの磁気抵抗値を、記憶データの“１”および“０”に対応づける。データが磁化方向により記憶され、この磁化方向は、外部から新たに磁界を印加するまで維持されるため、データを不揮発的に記憶することができる。
【０００４】
データの読出は、このＴＭＲ素子を流れる電流量が、磁気抵抗値により変化するため、この電流値の大小により、記憶データを判定することにより行われる。
【０００５】
このような磁気半導体記憶装置の構成の一例が、特許文献１（特開２００３−２４９６２９号公報）において示されている。
【０００６】
この特許文献１に示される構成においては、ＴＭＲ素子等の磁気抵抗素子で構成される記憶素子を行列状に配列し、かつ所定数のメモリセルで１つの読出ブロックを構成する。この読出ブロック内においては、各ビット線にＴＭＲ素子の一端が個々に接続され、また、ＴＭＲ素子の他端が、共通の読出選択スイッチを介してソース線に結合される。この特許文献１に示される構成においては、複数のＴＭＲ素子に１つの読出選択スイッチを接続することにより、メモリセル個々に選択トランジスタを配置する構成に比べてメモリセルの占有面積を低減することを図る。また、データ読出時においては、ビット線および読出選択スイッチを選択的に駆動することにより、１つのメモリセルに対してのみ読出電流を流し、高速のデータ読出を実現することを図る。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２４９６２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
この特許文献１に示される構成においては、１つの読出ブロックにおいては、ＴＭＲ素子が、それぞれ異なる読出ビット線に接続され、この読出ビット線と直交する方向に整列する読出ブロックに共通にソース線が接続される。１つの読出ブロックに対し、１つの読出選択ゲートが接続され、読出ブロック内の複数のＴＭＲ素子が共通にソース線に接続される。この構成により、読出ブロック内のＴＭＲ素子の記憶データを並列に同時に読出すことを図る。
【０００９】
しかしながら、ソース線が、複数の読出ブロックに共通に設けられており、そのソース線の配線抵抗が大きい場合、選択メモリセル（ＴＭＲ素子）からの読出電流（メモリセル電流）が流れ、ソース線電位が上昇し（読出時ソース線は接地電位に結合される）、読出電流を十分に供給することができず、高速のデータ読出を行なうことができなくなるという問題が生じる。また、このソース線電位の浮き上がりにより、メモリセル電流が制限され、正確なデータ読出を行なうことができなくなる可能性がある。
【００１０】
ソース線の低抵抗化のための対策として、以下の対策を考えることができる。すなわち、ソース線を、たとえばＮ型不純物層で形成し、コバルトシリサイド（ＣｏＳｉ）のような低抵抗層を、ソース不純物層表面に形成し、ソース線コンタクトの抵抗の低減およびソース線の配線抵抗の低減を行なう。しかしながら、このような構成においても、ソース線が、複数の読出ブロックに渡って延在して配置され、その配線長は長いため、ソース線全体にわたる配線抵抗およびソース電位の分布（浮き上がり）により、正確な読出電流を得るのには不十分である。
【００１１】
また、この特許文献１に示される構成においては、データ書込時に選択状態に駆動される書込ワード線とデータ読出時にメモリセル電流を駆動する読出ビット線とが同一の配線で形成される。これらの書込ワード線および読出ビット線を共有構造とすることにより、アレイ構造を簡略化することを図る。従って、データ書込時においては、読出ビット線を利用することができず、また、逆に、データ読出時においては書き込みワード線を利用することはできない。従って、データ書込およびデータ読出を択一的に実行することができるだけであり、読出データで書き込みデータを変更するリードモディファイライトなどの書込と読出とを並行して行う動作モードを実現することができない。
【００１２】
また、この特許文献１に示される構成においては、読出ビット線が、読出センスアンプに接続される内部データ線に接続される。この読出センスアンプを含む読出回路から、読出電流が選択読出ビット線に供給される。書込ワード線と読出ビット線が共有構造とされているため、この内部データ線には、書込ワード線ドライバおよび読出センスアンプがともに接続される。従って、内部データ線の負荷が大きくなり、データ読出時、高速で、読出電流を駆動することができず、高速アクセスを実現することができなくなるという問題が生じる。特に、データ読出時において、センスアンプが接続される内部データ線を、メモリセル電流により直接駆動しており、負荷の大きな内部データ線をメモリセル電流で駆動することが要求され、高速読出を行うことができないという問題が生じる。
【００１３】
それゆえ、この発明の目的は、アクセス時間を短縮することのできる不揮発性半導体記憶装置を提供することである。
【００１４】
この発明の他の目的は、他のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）などと同様の動作モードを実現することのできる不揮発性半導体記憶装置を提供することである。
【００１５】
この発明の特定的な目的は、消費電流を増大させることなくアクセス時間を短縮することのできる可変抵抗素子型メモリセル構造の不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１６】
この発明の第１の観点に係る不揮発性半導体記憶装置は、行列状に配列され、各々が不揮発的に情報を記憶する複数の不揮発性メモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線と、各ビット線に対応して配置され、対応のビット線に所定のプリチャージ電位を供給する複数のビット線プリチャージ回路と、各ビット線に対応して配置され、各々が対応のビット線の電位を増幅して内部データ線に伝達する複数のビット線増幅回路と、列選択時、選択列のビット線増幅回路およびビット線プリチャージ回路を選択メモリセルを介して流れる電流を増幅することができるように選択的に活性化する読出活性化制御回路を備える。
【００１７】
この発明の第２の観点に係る不揮発性半導体記憶装置は、行列状に配列され、各々が記憶情報に応じてその物理的状態が設定されて情報を不揮発的に記憶する複数の不揮発性メモリセルと、データ書込時、メモリセルの書込対象のメモリセルに対して書込電流を供給して選択メモリセルに対するデータ書込を行なう書込回路と、複数のメモリセルの読出対象のメモリセルのデータの読出を行なう読出回路とを含む。この読出回路は、書込回路と並行して動作が可能である。
【００１８】
この発明の第３の観点に係る不揮発性半導体記憶装置は、行列状に配列され、各々が不揮発的に情報を記憶する複数の不揮発性メモリセルと、各メモリセル列に対応して配置され、各々に対応の列のメモリセルのデータ読出時の電流経路を形成する複数の導電線を備える。これら複数の導電線の各々は、対応の列のメモリセルが形成される基板領域と同一導電型の不純物領域を備える。
【発明の効果】
【００１９】
第１の観点に係る不揮発性半導体記憶装置においては、各ビット線にプリチャージ回路および増幅回路が設けられており、メモリセル電流が直接内部データ線を駆動することは要求されず、選択メモリセルを介して流れるメモリセル電流が駆動する容量を小さくすることができ、高速で、内部データの読出を行なうことができ、応じて読出アクセス時間を短縮することができる。
【００２０】
第２の観点に係る不揮発性半導体記憶装置においては、データの書込を行なう書込回路と、データの読出を行なう読出回路を同時に並行して動作可能としており、データ書込および読出を並行して行なうことができ、書込および読出の２命令を同時に実行することができ、高速処理を行なうメモリシステムを構築することができる。またリードモディファイライトおよびライトベリファイ等の動作モードをそれぞれ実現することができ、高性能化および書込時間の短縮を実現することができる。
【００２１】
この発明の第３の観点に係る不揮発性半導体記憶装置においては、メモリセル電流を流す導電線を、メモリセルが形成される基板領域と同一導電型の不純物層で構成しており、メモリセル電流を、基板領域へ放電することができ、この導電線の電位の浮き上がりを抑制でき、メモリセル電流を正確に検出することができる。
【図面の簡単な説明】
【００２２】
【図１】この発明の実施の形態１に従う磁気半導体記憶装置の要部の構成を概略的に示す図である。
【図２】この発明の実施の形態１に従う磁気半導体記憶装置のメモリセルの断面構造を概略的に示す図である。
【図３】この発明の実施の形態１におけるメモリセルのソース線との接続を概略的に示す図である。
【図４】この発明の実施の形態１におけるメモリセルアレイの断面構造を概略的に示す図である。
【図５】この発明の実施の形態１における磁気半導体記憶装置のアレイ部の平面レイアウトを概略的に示す図である。
【図６】この発明の実施の形態１における磁気半導体記憶装置の製造工程を示す図である。
【図７】この発明の実施の形態１における磁気半導体記憶装置の製造工程を示す図である。
【図８】この発明の実施の形態１における磁気半導体記憶装置の製造工程を示す図である。
【図９】この発明の実施の形態１における磁気半導体記憶装置の製造工程を示す図である。
【図１０】この発明の実施の形態２に従う不揮発性半導体記憶装置のメモリセルの構造を概略的に示す図である。
【図１１】図１０に示すメモリセルの断面構造を概略的に示す図である。
【図１２】図１１に示すメモリセル構造における読出電流が流れる経路を概略的に示す図である。
【図１３】この発明の実施の形態２の変更例におけるメモリセルアレイのレイアウトを概略的に示す図である。
【図１４】この発明の実施の形態３に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。
【図１５】この発明の実施の形態３に従う磁気半導体記憶装置の要部の構成をより具体的に示す図である。
【図１６】図１５に示す回路の動作を示すタイミング図である。
【図１７】この発明の実施の形態３の変更例のプリチャージ方式を概略的に示す図である。
【図１８】この発明の実施の形態３の他の変更例の構成を示す図である。
【図１９】図１８に示す構成の動作を示すタイミング図である。
【図２０】この発明の実施の形態３における不揮発性半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図２１】この発明の実施の形態３に従う不揮発性半導体記憶装置のアレイ部の変更例を概略的に示す図である。
【図２２】図２１に示すローカルデータ線対に関連する部分の構成を概略的に示す図である。
【図２３】図２１に示すアレイ構成における選択メモリセルの分布を概略的に示す図である。
【図２４】この発明の実施の形態４に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図２５】図２４に示す不揮発性半導体記憶装置の動作を示すタイミング図である。
【図２６】この発明の実施の形態４における不揮発性半導体記憶装置の書込電流を生成する部分の構成の一例を示す図である。
【図２７】この発明の実施の形態４における不揮発性半導体記憶装置の書込ビット線を駆動する部分の構成の一例を示す図である。
【図２８】この発明の実施の形態５に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。
【図２９】図２８に示す不揮発性半導体記憶装置の動作を示すタイミング図である。
【図３０】この発明の実施の形態５に従う不揮発性半導体記憶装置の内部アドレスを発生する部分の構成を概略的に示す図である。
【図３１】図３０に示す内部アドレスの発生部の動作を示すタイミング図である。
【発明を実施するための形態】
【００２３】
［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置の１つのメモリセルに関連する部分の構成を概略的に示す図である。メモリセルＭＣは、デジット線ＤＬおよびワード線ＷＬと書込ビット線ＷＢＬおよび読出ビット線ＲＢＬの交差部に対応して配置される。本実施の形態１においては、メモリセルＭＣへのデータ書込時に書込電流を供給する書込ビット線ＷＢＬと、データ読出時にメモリセルＭＣに読出電流を供給する読出ビット線ＲＢＬとが別々に設けられる。
【００２４】
書込ビット線ＷＢＬおよび読出ビット線ＲＢＬが並行に配設され、ワード線ＷＬおよびデジット線ＤＬが平行に配設される。
【００２５】
メモリセルＭＣは、その抵抗値が記憶情報に応じて設定される可変抵抗素子ＶＲと、ワード線ＷＬ上の信号に従って可変抵抗素子ＶＲをソース線ＳＬに結合する選択トランジスタＭＴを含む。可変抵抗素子ＶＲは、たとえばＭＴＪ素子（ＴＭＲ素子）で構成され、その抵抗値が、記憶データに応じて設定される。すなわち、データ書込時の書込ビット線ＷＢＬおよびデジット線ＤＬを流れる電流が誘起する磁界の合成磁界により決定される自由層の磁化方向により、可変抵抗素子ＶＲの抵抗値が設定される。
【００２６】
選択トランジスタＭＴは、一例として、ＮチャネルＭＯＳトランジスタで構成され、選択時、可変抵抗素子ＶＲをソース線ＳＬに結合する。
【００２７】
後にその構成は詳細に説明するように、ソース線ＳＬは、選択トランジスタＭＴが接続する領域において、メモリセルＭＣが形成される半導体基板領域ＳＵＢに結合される。したがって、データ読出時、読出ビット線ＲＢＬからソース線ＳＬに流れる電流は、基板領域ＳＵＢへ流れ、ソース線ＳＬにおけるメモリセル電流による電位の分布は生じない。
【００２８】
読出ビット線ＲＢＬは、列選択信号ＣＳＬに従って選択動作を行なうマルチプレクサＭＸを介して内部データ線ＩＯに結合される。この内部データ線ＩＯ上の電流は、センスアンプＳＡにより検出され、内部データの読出が行なわれる。センスアンプＳＡの出力信号は、出力バッファを介して外部データとして出力される。
【００２９】
図２は、１つのメモリセルの断面構造を概略的に示す図である。図２において、メモリセルＭＣは、Ｐ型半導体基板領域ＳＵＢ表面に形成されるＮ型不純物領域１ａおよび１ｂと、これらの不純物領域１ａおよび１ｂの間の基板領域上に形成されるゲート電極２を含む。このゲート電極２は、ワード線ＷＬの一部を構成する。この基板領域ＳＵＢ表面に、Ｎ型不純物領域１ａに隣接して基板領域ＳＵＢと同一導電型のＰ型不純物領域３が形成される。不純物領域１ａおよび３は、たとえばコバルトシリサイド（ＣｏＳｉ）のような低抵抗の金属層４により相互接続される。
【００３０】
不純物領域１ｂはコンタクト６を介して可変抵抗素子ＶＲに接続される。
隣接メモリセルにおいても、同様、Ｎ型不純物領域１ｃが基板領域ＳＵＢ表面に形成される。この不純物領域１ｃは、図示しないコンタクトを介して可変抵抗素子に接続される。これらの不純物領域１ｂおよび１ｃの間には、基板領域ＳＵＢ上に、分離ゲート電極５が配置される。この分離ゲート電極５は、ワード線ＷＬを構成するゲート電極２と同一配線層に形成され（同一材料で、同一製造工程で形成され）、一定のバイアス電圧Ｖｇに固定される。このバイアス電圧Ｖｇは、この分離ゲート電極５下部の基板領域ＳＵＢ表面にチャネルが形成されるのを防止する電圧レベルであり、接地電圧以下の電圧レベルである。これにより、隣接メモリセル間の分離を行なう。
【００３１】
Ｐ型不純物領域３は、基板領域ＳＵＢと同一導電型であり、基板領域ＳＵＢと同じ電圧Ｖｓｕｂに保持される。ワード線ＷＬの選択時、不純物領域１ａおよび１ｂの間にチャネルが形成され、読出ビット線から可変抵抗素子ＶＲを介して、メモリセル電流Ｉｍがこれらの不純物領域１ｂおよび１ａの間に流れる。このメモリセル電流Ｉｍは、低抵抗メタル層４により、Ｐ型不純物領域３に伝達され、さらに、Ｐ型不純物領域３を介して基板領域ＳＵＢに放電される。したがって、メモリセル電流Ｉｍが基板領域ＳＵＢに放電されるため、基板領域ＳＵＢの電圧Ｖｓｕｂが、接地電圧レベルであれば確実に、選択メモリセルのソースを接地電圧レベルに維持することができる。
【００３２】
従って、図３に示すように、ソース線ＳＬに複数のメモリセル選択トランジスタＭＴ０−ＭＴｎが接続される構成であっても、各選択トランジスタＭＴ０−ＭＴｎのソース領域が不純物領域３により基板領域に接続されており、ソース線ＳＬの全体にわたる配線抵抗が無視することができない場合でも、ソース電位の浮き上がりを抑制して、確実にメモリセル電流Ｉｍを、可変抵抗素子ＶＲの抵抗値に応じた電流量に設定することができ、正確なメモリセルデータの読出を行なうことができる。
【００３３】
なお、この図２に示すメモリセル構造においては、Ｐ型不純物領域３の不純物濃度が高くされても良い。低抵抗の金属層４により、不純物領域１ａおよび３は同一電位に維持され、また、メモリセル電流Ｉｍは読出ビット線からソース線に向かって低抵抗の金属層４を介して流れるため、不純物領域１ａと不純物領域３との間のＰＮ接合の降伏電圧により、これらの不純物領域１ａおよび３の間のＰＮ接合を介して電流が流れなくても、確実にメモリセル電流を基板領域ＳＵＢに放電することができる。
【００３４】
図４は、この発明の実施の形態１に従う不揮発性半導体記憶装置のメモリセルの断面構造をより詳細に示す図である。図４においては、読出ビット線ＲＢＬの延在方向（列方向）において隣接する２つのメモリセルＭＣａおよびＭＣｂの構成を代表的に示す。
【００３５】
メモリセルＭＣａは、Ｐ型基板領域ＳＵＢ表面に形成されるＮ型不純物領域１ａａおよび１ｂａと、これらの不純物領域１ａａおよび１ｂａの間の基板領域上に形成されるゲート電極２ａを含む。このゲート電極２ａは、ワード線ＷＬａの一部を構成する。
【００３６】
メモリセルＭＣａは、さらに、不純物領域１ｂａにバリアメタルとして機能しかつコンタクト抵抗を低減するメタル層１４ａを介して接続されるコンタクト６ａと、コンタクト６ａに接続される導電性のパッド１０ａと、パッド１０ａに接続される導電性のストラップ１１ａと、この導電性ストラップ１１ａに接続される可変抵抗素子ＶＲａを含む。
【００３７】
可変抵抗素子ＶＲａは、ＴＭＲ素子で構成され、導電性のストラップ１１ａに下側電極を介して接続される下側磁性層１２ａと、読出ビット線ＲＢＬに上部電極を介して接続される上側磁性層１３ａを含む。これらの磁性層１２ａおよび１３ａは、それぞれ、固定層および自由層を形成する。読出ビット線ＲＢＬの上層に、平行に書込ビット線ＷＢＬが形成される。
【００３８】
可変抵抗素子ＶＲａの下部には、パッド１０ａと同層に形成されるデジット線ＤＬａが配置される。
【００３９】
メモリセルＭＣｂは、Ｐ型基板ＳＵＢ表面に形成されるＮ型不純物領域１ａｂおよび１ｂｂと、ゲート電極２ｂと、Ｎ型不純物領域１ｂｂにメタル層１４ｂを介して接続されるコンタクト６ｂと、コンタクト６ｂに接続されるパッド１０ｂと、パッド１０ｂに導電性ストラップ１１ｂを介して接続される可変抵抗素子ＶＲｂを含む。これらの可変抵抗素子ＶＲｂも、導電性ストラップ１１ｂに電気的に接続される下部磁性層１２ｂと、読出ビット線ＲＢＬに電気的に接続される上側磁性層１３ｂを含む。この可変抵抗素子ＶＲｂも、ＴＭＲ素子で構成される。
【００４０】
Ｎ型不純物領域１ａａおよび１ａｂの間のＰ型基板領域ＳＵＢの表面に、Ｐ型不純物領域３が形成される。これらの不純物領域１ａａ、１ａｂおよび３表面には、コバルトシリサイド（ＣｏＳｉ）などのメタル層４が形成され、不純物領域１ａａ、１ａｂおよび３の抵抗が低減されるとともにこれらの不純物領域１ａａ、１ａｂおよび３が電気的に接続される。このＰ型不純物領域３は、その表面に形成されるメタル層４によりメモリセル選択トランジスタの不純物領域１ａａおよび１ａｂと電気的に接続されてソース線として機能し、メモリセルからの電流をＰ型基板領域ＳＵＢに放電する。
【００４１】
不純物領域１ａｂと可変抵抗素子ＶＲｂの間には、パッド１０ｂと同層にデジット線ＤＬｂが形成される。
【００４２】
隣接メモリセルのＮ型不純物領域１ｃとメモリセルＭＣａのＮ型不純物領域１ｂａの間には、ワード線を構成するゲート電極２ａ等と同層に形成される分離ゲート電極５が配置される。この分離ゲート電極５により、不純物領域１ｃおよび１ｂａの間には、高いポテンシャル障壁が形成され、Ｎ型不純物領域１ｃおよび１ｂａが電気的に分離される。この「フィールドシールド」素子分離構造を利用することにより、素子分離絶縁膜などの素子分離領域を基板領域表面に専用に形成する必要がなく、セルの微細化を実現することができる。
【００４３】
ソース線としてＰ型基板領域ＳＵＢと同一導電型のＰ型不純物領域３を利用することにより、メモリセルＭＣａまたはＭＣｂを介して流れる電流は、このＮ型不純物領域１ａａまたは１ａｂからメタル層４およびＰ型不純物領域３を介してＰ型基板領域ＳＵＢに流れ、メモリセルＭＣａまたはＭＣｂのソース線の電位の浮き上がりを防止することができる。すなわち、先の図３に示すように、ワード線ＷＬ０−ＷＬｎそれぞれに選択されるメモリセル選択トランジスタＭＴ０−ＭＴｎが共通にソース線ＳＬに接続される場合においても、それぞれが、対応のＰ型不純物領域３によりＰ型半導体基板領域ＳＵＢに結合され、ソース電位の浮き上がりを防止することができる。
【００４４】
図５は、この発明の実施の形態１におけるメモリセルアレイのレイアウトを概略的に示す図である。図５において、メモリセルＭＣはＸ方向およびＹ方向に整列して配置される。Ｘ方向に沿って、メモリセルトランジスタを形成する活性領域２０が帯状に延在して配置される。Ｙ方向において隣接する活性領域２０は、互いに、たとえば素子分離膜などの分離領域により互いに分離される。活性領域２０においては、メモリセルのトランジスタのソース・ドレイン領域を構成するＮ型不純物領域２１が形成される。
【００４５】
これらの活性領域２０と直交するようにＹ方向に沿って、ワード線ＷＬを形成する導電層２２ａ、２２ｂ、２２ｃおよび２２ｄが形成され、またこれらのワード線ＷＬを形成する導電層２２ａ−２２ｄの間に、交互にソース線ＳＬを形成するＰ型不純物層２３ａと、隣接メモリセルを分離するための分離ゲート電極層ＩＧを形成する導電層２５が配置される。Ｐ型不純物層２３ａは、活性領域２０と交差するように半導体基板領域表面にＹ方向に沿って連続的に形成され、各活性領域２０においては、Ｎ型不純物領域２１は、ソース線不純物層２３ａにより分離される。一方、分離ゲート電極層ＩＧを形成する導電層２５は、ワード線ＷＬを形成する導電層２２ａ−２２ｄと同一配線層に形成される（同一製造工程で形成される）。
【００４６】
ワード線ＷＬを構成する導電層と平行に、ワード線ＷＬの上層に、デジット線ＤＬを形成する導電層２４ａ−２４ｄが形成される。これらのデジット線導電層２４ａ−２４ｄも、ワード線ＷＬと同様、Ｙ方向に連続的に延在して形成される。
【００４７】
メモリセルＭＣにおいては、活性領域２０のＮ型領域２１とパッド１０とがコンタクト６を介して電気的に接続され、このコンタクト６が、パッド１０よりも大きな矩形形状のストラップ１１に電気的に接続される。このストラップ１１は、図において楕円形状で示す可変抵抗素子ＶＲ（ＭＴＪ素子；ＴＭＲ素子）に接続される。この可変抵抗素子ＶＲは、デジット線２４（２４ａ−２４ｄ）上層に形成され、読出ビット線ＲＢＬに接続されるものの、図５においては、これらの読出ビット線ＲＢＬおよび書込ビット線ＷＢＬは示していない。
【００４８】
ワード線を構成する導電層２２ａおよび２２ｂに接続するメモリセルが、それらの間に形成されるＰ型不純物層２３ａによりソース線を共有し、またワード線を構成する導電層２２ｂおよび２２ｃに接続するメモリセルは、分離ゲートＩＧ電極層を形成する導電層２５により電気的に分離される。この分離ゲート電極電極層ＩＧを形成する導電層２５両側に形成されるコンタクトは、それぞれ、対応のＮ型不純物領域を、パッド（１０）およびストラップ（１１）を介して対応の可変抵抗素子ＶＲに接続する。
【００４９】
また、導電層２２ｃおよび２２ｄにそれぞれ接続されるメモリセルは、それらの間に形成されるＰ型不純物層２３ｂおよびソース線が形成され、ソース線ＳＬを共有する。
【００５０】
このＰ型不純物層２３ａおよび２３ｂによりソース線を形成することにより、ソース線と基板領域（図５には示さず）との接触面積を大きくすることができ、このソース線の電位の浮き上がりを確実に抑制することができる。
【００５１】
また、Ｐ型不純物層２３ａおよび２３ｂは基板領域を介して相互接続され、従って、メモリアレイにおいては、ソース線がメッシュ状に配置され、各メモリセルトランジスタのソース領域がすべて共通のソース線に接続される構成となる。
【００５２】
また、隣接メモリセルとの間には、ワード線ＷＬと同層の分離ゲート電極層ＩＧとなる導電層２５を配置しており、活性領域２０を確実に、Ｘ方向に沿って帯状に形成して、メモリセルトランジスタを分離することができる（これらの導電層２４ａ−２４ｄおよび２５をマスクとして、自己整合的にＮ型不純物領域を形成する）。これにより、各素子を個々に分離する必要がなく、各トランジスタの不純物領域のエッジ部の形状の影響などは生じず、メモリセルトランジスタの特性のばらつきを低減することができる。すなわち、活性領域２０が帯状の領域となり、素子分離のために特別な分離領域を設ける必要がなく、微細化を実現することができるとともに、トランジスタのエッジ領域におけるエッジ効果を抑制でき、よりトランジスタ特性のばらつきを低減することができる。
【００５３】
また、読出ビット線ＲＢＬと書込ビット線ＷＢＬとを別々に設けており、読出ビット線には書込ドライバは接続されないため、読出ビット線の負荷を軽減でき、確実にソース電位を所定電位レベルに維持して正確なメモリセル電流を得ることができる。また、この読出ビット線および書込ビット線をそれぞれ別々に設けることにより、データの書込およびデータの読出を個々独立に制御することができる。この書込および読出の独立制御の構成については後に説明する。
【００５４】
図６は、この発明の実施の形態１におけるメモリセルアレイの製造工程を概略的に示す図である。図６に示すように、まず半導体基板領域表面に、Ｙ方向に沿って互いに間を置いて、Ｘ方向に沿って連続的に延在する帯状の活性領域２０を形成する。Ｙ方向に沿って隣接する活性領域２０は、図示しない分離領域により分離される。帯状に活性領域２０を形成するだけであり、各トランジスタごとに活性領域を規定する必要はなく、活性領域の製造工程が簡略化され、トランジスタ素子の微細化を可能とし、またトランジスタ素子における各活性領域のエッジ領域をなくし、このエッジ領域の形状のばらつき（エッジ効果）を低減する。
【００５５】
図７は、この発明の実施の形態１におけるメモリセルアレイの製造工程の次の工程のレイアウトを概略的に示す図である。図７に示すように、活性領域２０と直交するようにＹ方向に沿って導電層３０ａ−３０ｆを、それぞれ所定の間隔で形成する。導電層３０ａ，３０ｃおよび３０ｆが、分離ゲート電極層として用いられ、図５に示す導電層２５に対応する。導電層３０ｂ，３０ｃ，３０ｄおよび３０ｅが、ワード線ＷＬとして用いられ、図５に示す導電層２２ａ−２２ｄに対応する。これらの導電層３０ａ−３０ｆは、すべて同一配線層で形成される。このワード線ＷＬおよび分離ゲート電極層ＩＧを形成する導電層３０ａ−３０ｆが形成されると、これらの導電層３０ａ−３０ｆをマスクとして、活性領域２０へのＮ型不純物の注入が行なわれる。
【００５６】
このＮ型不純物注入工程において、ソース線となるＰ型不純物層を形成する領域に、マスク３２ａおよび３２ｂが形成され、このマスク３２ａおよび３２ｂをもＮ型不純物注入に対するマスクとして活性領域２４のＮ型不純物注入が行なわれてもよい。しかしながら、このＮ型不純物領域の不純物濃度がそれほど高くなく、ソース線を形成するＰ型不純物のいわゆるカウンタドープにより、十分なＰ型不純物濃度を有するＰ型不純物層が形成される場合には、これらのマスク３２ａおよび３２ｂは特に設ける必要はない。
【００５７】
次に、図８に示すように、これらの導電層３０ａ−３０ｆをマスクとして用いてＮ型不純物を注入することにより、活性領域２０において、自己整合的にＮ型不純物領域３４が形成される。
【００５８】
図９は、Ｐ型不純物層形成時の製造工程を概略的に示す図である。この図９に示すように、Ｎ型不純物領域３４を形成した後、このソース線を形成する領域を除くＮ型領域上に、マスク３６ａ、３６ｂおよび３６ｃを形成する。このマスク３６ａ−３６ｃをマスクとして、Ｐ型不純物のイオン注入を行ない、Ｐ型不純物層３８ａおよび３８ｂを形成する。この図９において、Ｐ型不純物層３８ａおよび３８ｂが、Ｙ方向における活性領域２０の間の領域において線幅が、マスクの幅よりも小さくされている。これは、活性領域２０の間に形成される素子分離領域がＰ型不純物層３８ａおよび３８ｂの線幅を規定するためである。すなわち、素子分離領域においては、Ｐ型不純物領域を形成するために、最初の素子分離領域形成工程において、Ｐ型不純物層３８ａおよび３８ｂ形成領域に対応する領域においては素子分離膜は形成されないか、または、活性領域２０の間の素子分離領域において。Ｐ型不純物領域形成前に素子分離膜が除去されて、基板領域が露出される工程が行われる。または、これに代えて、活性領域２０の形成後、Ｐ型不純物領域を先に形成し、その後、ワード線の導電層の形成および自己整合的なＮ型不純物の活性領域２０への注入が行われても良い。
【００５９】
このＰ型不純物層３８ａおよび３８ｂ形成時においては、単に、Ｙ方向に沿って連続的に延在して直線状のＰ型不純物層３８ａおよび３８ｂを形成することが要求されるだけであり、このＰ型不純物層３８ａおよび３８ｂに対する正確な位置合わせ精度は要求されず、露光ずれ等の多少のマスクずれが生じても何ら問題は生じない。これは、不純物層３８ａおよび３８ｂは、各活性領域２０の形成されるメモリセルトランジスタのソース線を、基板領域に接続することが要求されるだけであり、寸法精度はそれほど要求されないためである。
【００６０】
このＰ型不純物層３８ａおよび３８ｂを形成し、マスク３６ａ−３６ｃを除去した後、図示しないマスクを形成して、活性領域２０表面に、コバルトシリサイド（ＣｏＳｉ）またはニッケルシリサイド（ＮｉＳｉ）などの金属材料を成膜する。この活性領域２０表面に、金属材料の低抵抗膜（金属シリサイド膜）を形成することにより、Ｐ型不純物層３８ａおよび３８ｂと隣接するＮ型不純物領域３４の間のＰＮ接合の降伏電圧の問題を回避して、メモリセル電流を、このＰ型不純物層３８ａおよび３８ｂを介して対応のメモリセルトランジスタのＮ型不純物領域３４から伝達することができる。また、この金属材料膜を活性領域２０に形成することにより、Ｎ型不純物領域３４のマスク位置合わせずれによる抵抗のばらつきをも抑制して、素子特性を均一化させることができる。
【００６１】
なお、図９においては、ワード線ＷＬまたは分離ゲート電極層となる導電層３０ａ−３０ｆも、それぞれ図８におけるレイアウトと対応をつけるために、参照番号を付している。これらは、先の図８に示す工程において形成されており、図９においては、説明を省略する。
【００６２】
Ｐ型不純物層３８ａおよび３８ｂを、Ｙ方向に連続的に直線的に形成することにより、ソース線の面積を増大させることができ、メモリセル電流の基板領域への放電を分散させることができ、また基板電位が浮き上がるのを防止することもできる。これにより、確実に、ソース電位を一定として可変抵抗素子の抵抗値、すなわちメモリセルの記憶データに応じたメモリセル電流を選択メモリセルにおいて生じさせることができる。
【００６３】
以上のように、この発明の実施の形態１に従えば、ＴＭＲ素子を記憶素子として利用する磁気半導体記憶装置において、読出時メモリセル電流を流すソース線を、各メモリセルトランジスタに隣接して基板領域と同一導電型の不純物層で形成しており、データ読出時に、ソース線の電位の浮き上がりを抑制することができ、正確に、メモリセルの記憶データに応じたメモリセル電流を駆動することができる。
【００６４】
［実施の形態２］
図１０は、この発明の実施の形態２に従う不揮発性半導体記憶装置のメモリセルの構造を概略的に示す図である。図１０において、メモリセルＭＣは、その結晶状態が記憶データに応じて変化する層変化素子で構成される可変抵抗素子ＶＲＰと、この可変抵抗素子ＶＲＰとソース線ＳＬの間に並列に接続される選択トランジスタＴＲａおよびＴＲｂを含む。これらの選択トランジスタＴＲａおよびＴＲｂのゲートには、それぞれワード線ＷＬが接続され、これらのワード線ＷＬには同じ選択信号が与えられる。ソース線ＳＬは、また、実施の形態１と同様、不純物領域を介して基板領域ＳＵＢに電気的に結合される。
【００６５】
可変抵抗素子ＶＲＰは、ビット線ＢＬに接続される。可変抵抗素子ＶＲＰは、たとえばＧＳＴ（Ｇｅ−Ｓｂ−Ｔｅ）膜で構成され、その結晶状態が、結晶質状態および非晶質状態の間で記憶データに応じて変化する。結晶質状態では、この可変抵抗素子ＶＲＰの抵抗値は小さく、非晶質状態においては、可変抵抗素子ＶＲＰの抵抗値が大きくなる。したがって、ＴＭＲ素子と同様、ビット線ＢＬとソース線ＳＬの間に流れる電流量を検出することにより、メモリセルＭＣの記憶データを検出することができる。
【００６６】
メモリセルＭＣにおいて、選択トランジスタＴＲａおよびＴＲｂを並列に設けることにより、この可変抵抗素子ＶＲＰにおいて相変化を生じさせる場合のヒータ電流を大きくすることができ、またデータ読出時、このメモリセル電流を正確に検出することができる。
【００６７】
図１１は、この発明の実施の形態２に従う不揮発性半導体記憶装置のメモリセルの断面構造を概略的に示す図である。図１１において、メモリセルＭＣは、Ｐ型半導体基板領域ＳＵＢ表面に形成されるＮ型不純物領域４０ａ、４０ｂ、および４０ｃと、不純物領域４０ａおよび４０ｂの間に基板領域上に形成されるゲート電極層４５ａと、Ｎ型不純物領域４０ａおよび４０ｃの間の基板領域上に形成されるゲート電極層４５ｂと、不純物領域４０ａおよび４０ｃそれぞれに隣接して、Ｐ型基板領域ＳＵＢ表面に形成されるＰ型不純物領域４２ａおよび４２ｂと、Ｎ型不純物領域４０ｂに接続されるヒータ層４６を含む。
【００６８】
ヒータ層４６は、ＧＳＴ（Ｇｅ−Ｓｂ−Ｔｅ）膜４７に接続される。このＧＳＴ膜４７は、たとえばタングステンで構成される中間層４８を介してビット線ＢＬを形成する導電層４９に結合される。この中間層４８は、相変化素子の上部電極を構成し、ＧＳＴ膜４７を上部のビット線ＢＬを形成する導電層４９に接続する。
【００６９】
隣接メモリセルも、同様、Ｐ型基板領域ＳＵＢ表面に形成されるＮ型不純物領域４０ｄおよび４０ｅと、これらの不純物領域４０ｄおよび４０ｅの間の基板領域上に形成されるゲート電極層４５ｃとを含む。
【００７０】
不純物領域４０ｂおよび４０ｅは、それぞれ、ＣｏＳｉ膜などのメタル膜（金属シリサイド膜）４４ｂを介してヒータ層４６に接続される。また、不純物領域４０ｃ、４２ｂおよび４０ｄ表面にも、メタル膜４４ｃが形成され、これらの不純物領域が電気的に接続される。同様、不純物領域４０ａおよび４２ａおよび４４ｆ表面にも、メタル層４４ａが形成され、これらの不純物領域が電気的に接続される。
【００７１】
図１０に示す可変抵抗素子ＶＲＰは、中間層４８、ＧＳＴ層４７、およびｂヒータ層４６の部分に対応する。
【００７２】
ゲート電極層４５ａおよび４５ｂは、ワード線の一部を構成し、同じワード線選択信号が共通に与えられる。データ書込時においては、このワード線（ゲート電極層）４５ａおよび４５ｂを選択状態として、ソース線からヒータ層４６へ大きな電流を供給し、ＧＳＴ膜４７のヒータ層４６に近接する部分５０を、ヒータ層４６の発熱により結晶状態を変化させ非晶質状態とし、急冷することによりこの非晶質状態を維持する。一方、結晶質状態を維持する場合には、ヒータで加熱した後徐冷をすることにより、そのＧＳＴ膜４７のうちの加熱部分５０が、非晶質状態から再び結晶質状態に変化する。
【００７３】
このＧＳＴ膜４７は、ヒータ層４６近傍の発熱領域５０においてのみその結晶状態が変化し、隣接メモリセル間では、このヒータ層４６の発熱状態は悪影響を及ぼさない。これにより、各メモリセルにおいて正確にデータの格納を行なうことができる。
【００７４】
データ書込時、ヒータ層４６が接続される不純物領域４０ｂ両側に、ワード線を構成するゲート電極層４５ａおよび４５ｂを配置し、等価的に、ワード線選択トランジスタのチャネル幅を広くして、データ書込時の駆動電流を大きくする。このデータ書込時においては、基板領域ＳＵＢから選択セルのヒータ層４６へ電流を供給する。従って、基板領域ＳＵＢは、Ｎ型不純物領域４０および４０ｅなどのヒータ層４６に接続される不純物領域との間でのＰＮ接合を非導通状態に維持することが要求される。従って、データ書込時においては、ビット線ＢＬを負電圧レベルに設定して、基板領域ＳＵＢを接地電圧レベルに維持して、基板領域ＳＵＢのＰＮ接合を非導通状態に維持する。選択セルにおいてのみ、Ｐ型不純物領域４２ａまたは４２ｂからメモリセル選択トランジスタ（ＭＴ）を介してヒータ層４６に書込電流を供給する。これにより、Ｐ型基板領域ＳＵＢが、Ｎ型不純物領域よりも電位が高くなるのを防止して、非選択メモリセルにおいても書込電流がヒータ層４６に供給されるのを防止する。
【００７５】
図１２は、図１１に示すメモリセルＭＣにおける読出電流を流れる経路を模式的に示す図である。図１２に示すように、メモリセルＭＣの記憶データを読出す場合、ビット線ＢＬから読出電流が供給される。この場合、ワード線ＷＬを構成するゲート電極層４５ａおよび４５ｂがＨレベルの選択状態に駆動され、一方、隣接メモリセルは非選択状態であり、ゲート電極層４５ｃは、Ｌレベルに維持される。この状態において、メモリセルＭＣの可変抵抗素子ＶＲＰの相変化領域５０の抵抗値に応じて、ヒータ層４６からＮ型不純物領域４０ｂにメモリセル電流が流れる。このメモリセル電流は、これらのゲート電極層４５ａおよび４５ｂ下部に形成されるチャネル層を介して、それぞれＮ型不純物領域４０ａおよび４０ｃに分流し、メモリセル電流Ｉｍ０およびＩｍ１が流れる。これらの電流Ｉｍ０およびＩｍ１は、メタル層４４ａおよび４４ｃにより、隣接するＰ型不純物領域４２ａおよび４２ｂに流入し、さらにＰ型基板領域ＳＵＢに流入する。したがって、不純物領域４０ａおよび４０ｃ表面には、低抵抗のメタル層４４ａおよび４４ｃが形成されており、これらの不純物領域４０ａおよび４０ｃの拡散抵抗が高い場合でも、低抵抗で、メモリセル電流Ｉｍ０およびＩｍ１が放電され、ソース線の電位の浮き上がりを抑制することができる。また、不純物領域４０ａおよび４２ａの間のＰＮ接合が非導通状態であっても、低抵抗のメタル層４４ａを介してメモリセル電流Ｉｍ０をＰ型不純物領域４２ａへ流すことができ、不純物領域４０ｃおよび４２ｂにおいても同様、低抵抗のメタル層４４ｃを介して電流を基板領域ＳＵＢへ流すことができ、ＰＮ接合による電流停止の問題を回避することができる。
【００７６】
この実施の形態２におけるＮ型不純物領域４０ａ−４０ｆおよびソース線を構成するＰ型不純物領域４２ａおよび４２ｂの平面レイアウトは、先の実施の形態１と同様であり、活性領域が、帯状にＹ方向に延在して形成され、ソース線を形成するＰ型不純物領域４２ａおよび４２ｂを形成するＰ型不純物層が、Ｙ方向に直線的に連続的に活性領域と直交する方向に延在するように形成される。
【００７７】
図１３は、この発明の実施の形態２に従うメモリセルのアレイのレイアウトを概略的に示す図である。図１３において、活性領域５２が帯状にＸ方向に連続的に延在して形成される。これらの活性領域５２はトランジスタを形成する領域であり、実施の形態１の活性領域２０と同様である。これらの活性領域５２と直交するようにＹ方向に沿って連続的に延在して、ゲート電極層５４ａ−５４ｄが形成され、それぞれワード線ＷＬを形成する。隣接するワード線の間に、活性領域５２それぞれにおいて、ヒータ層と接続するためのコンタクト５６が形成される。隣接メモリセル間のワード線の間に、この活性領域５２と直交する方向に、ソース線ＳＬを形成するＰ型不純物層５５ａおよび５５ｂが形成される。したがって、この図１３に示すレイアウトにおいても、ソース線が、基板領域により与えられ、ソース線の電位分布を抑制でき、ソース線を所定電位に維持して、メモリセル電流の読出を行なうことができる。ソース線が、等価的にメッシュ状に形成されて、各メモリセルのソース線が共通に接続され、安定にソース線電位を維持することができる。
【００７８】
なお、この図１３に示すレイアウトにおいても、活性領域５２、Ｐ型不純物層５５ａおよび５５ｂ、およびゲート電極層５４ａ−５４ｄを形成する製造工程は、先の実施の形態１において図６から９を参照して説明した製造工程を利用することができる。
【００７９】
以上のように、この発明の実施の形態２に従えば、相変化素子を記憶素子として利用する不揮発性半導体記憶装置においても、ソース線を、基板領域と同一導電型の不純物層で形成しており、データ読出時メモリセルトランジスタのソース電位の浮き上がりを抑制することができ、正確に、メモリセルの記憶データに応じたメモリセル電流量を流すことができ、正確なデータ読出を実現することができる。
【００８０】
［実施の形態３］
図１４は、この発明の実施の形態３に従う不揮発性半導体記憶装置の要部の構成を概略的に示す図である。この図１４においては、等価的に３行３列に配列されるメモリセルＭＣを代表的に示す。この図１４に示すメモリセルＭＣの配置においては、列方向（Ｘ方向）に整列するメモリセルＭＣに対しては、それぞれ読出ビット線およびソース線ＳＬが対をなして配置される。すなわち、Ｘ方向に沿って読出ビット線ＲＢＬ１およびソース線ＳＬ１の対が延在して配置され、また読出ビット線ＲＢＬ２およびソース線ＳＬ２が対をなして配設される。同様、読出ビット線ＲＢＬ３およびソース線ＳＬ３が、Ｘ方向に沿って延在して配置される。
【００８１】
メモリセルＭＣのアレイにおいて、Ｙ方向に沿って整列するメモリセルは、異なるワード線におよびデジット線に結合される。図１４においては、ワード線ＷＬ１−ＷＬ７およびデジット線ＤＬ１−ＤＬ７を示す。
【００８２】
メモリセルＭＣは、ＴＭＲ素子で形成される可変抵抗素子ＶＲと、対応のワード線ＷＬ（ＷＬ１−ＷＬ７）上の信号電位に従って選択的に導通し、導通時対応の可変抵抗素子ＶＲを対応のソース線ＳＬ（ＳＬ１−ＳＬ３）に接続するＮチャネルＭＯＳトランジスタで構成される選択トランジスタＭＴを含む。
【００８３】
選択トランジスタＭＴのソースは、先の実施の形態１と同様、基板領域と同一導電型の不純物領域を介して基板領域に電気的に接続される。しかしながら、本実施の形態３においては、ソース線がすべてのメモリセルに共通とされる構成と異なり、各ソース線が個々にデータ読出時に接地電位に結合される構成が利用されてもよい。
【００８４】
読出ビット線ＲＢＬ１−ＲＢＬ３は、先の実施の形態１に示す構成と同様、書込ビット線と別に設けられる（図１４には示していない）。これらの読出ビット線ＲＢＬ１−ＲＢＬ３には、それぞれ、プリチャージ回路ＰＣＫ１−ＰＣＫ３および１次アンプＦＡＭ１−ＦＡＭ３が設けられる。
【００８５】
これらのプリチャージ回路ＰＣＫ１−ＰＣＫ３は、選択信号ＳＥＬ１−ＳＥＬ３に応答して選択的に活性化され、活性化時対応の読出ビット線ＲＢＬへ所定のプリチャージ電圧を供給する。選択信号ＳＥＬ１−ＳＥＬ３は、それぞれ対応の読出ビット線が選択状態のとき活性化される。
【００８６】
１次アンプＦＡＭ１−ＦＡＭ３は、対応の選択信号ＳＥＬ（ＳＥＬ１−ＳＥＬ３）の活性化時活性化され、対応の読出ビット線ＲＢＬ（ＲＢＬ１−ＲＢＬ３）上の電流に応じた信号電位を増幅して内部データ線ＩＯに伝達する。１次アンプＦＡＭ１−ＦＡＭ３は、ハイ入力インピーダンスであり、増幅動作時、対応の読出ビット線ＲＢＬの電位に影響を及ぼすことなく、データの読出を行なって内部データ線ＩＯへ読出電位に相当する電圧信号を伝達する。この内部データ線ＩＯは、２次アンプなどの読出回路へ結合される。
【００８７】
読出ビット線ＲＢＬと書込ビット線とを別に設けており、データ書込時のビット線書込電流を駆動するビット線書込ドライバは、読出ビット線には接続されていない。読出ビット線にはプリチャージ回路およびハイ入力インピーダンスの一次アンプが接続されるだけである。従って、読出ビット線ＲＢＬの負荷は軽減され、メモリセル電流に応じて高速で、読出ビット線ＲＢＬを駆動することができ、高速でメモリセルの記憶データに応じて読出ビット線電位を変化させることができ、応じて、内部データ線ＩＯへ読出データを高速で伝達することができる。
【００８８】
プリチャージ回路ＰＣＫ１−ＰＣＫ３は、アクセス開始初期から、対応の読出ビット線を中間電位にプリチャージして維持するタイプであってもよく、またデータ読出アクセスが開始されてから、プリセット電圧（電源電圧ＶＣＣ、接地電圧等の電圧またはこれらの電源電圧ＶＣＣおよび接地電圧ＧＮＤとは異なる基準電位）のレベルのプリチャージ電位に駆動する構成のいずれであってもよい。
【００８９】
また、１次アンプＦＡＭ１−ＦＡＭ３が、たとえばそのゲートが対応の読出ビット線に接続されるゲート受け増幅回路の構成であれば、対応の読出ビット線ＲＢＬ１−ＲＢＬ３は内部データ線と分離されるため、その負荷を軽減することができる。また、内部データ線ＩＯは、１次センスアンプＦＡＭにより駆動されるため、メモリセル電流は、内部データ線を駆動する必要がなく、読出ビット線のみを駆動することが要求されるだけである。したがって、メモリセル電流が駆動する容量を低減することができ、高速のデータ読出を実現することができる。
【００９０】
図１５は、この発明の実施の形態３における不揮発性半導体記憶装置の要部の構成を概略的に示す図である。図１５において、（ノーマル）メモリセルＭＣが行列状に配列される。メモリセルＭＣは、ＴＭＲ素子を記憶素子として含み、選択トランジスタＭＴおよび可変抵抗素子ＶＲ（ＴＭＲ素子）を含む。これらのメモリセルＭＣとＸ方向に整列してダミーセルＲＭＣが配置される。このダミーセルＲＭＣは、メモリセルＭＣと同一構造を有し、可変抵抗素子の抵抗値が最大値Ｒｍａｘを有する参照セルＲＭＣｍｘと、抵抗値Ｒｍｉｎを有する参照セルＲＭＣｍｎを含む。参照セルＲＭＣｍａｘはＹ方向に沿って整列して配置され、また参照セルＲＭＣｍｉｎが、Ｙ方向に沿って整列して配置される。これらの抵抗値ＲｍａｘおよびＲｍｉｎは、データ“１”および“０”にそれぞれ対応する抵抗値であるが、これらの抵抗値ＲｍａｘおよびＲｍｉｎとデータの論理値との対応は、逆であっても良い。
【００９１】
なお、以下の説明においては、Ｙ方向を列方向、Ｘ方向を行方向と称す。従って、メモリセル列は、Ｙ方向に整列するメモリセルを示し、メモリセル行は、Ｘ方向に整列するメモリセルを示す。
【００９２】
メモリセルＭＣの各列に対して、書込ビット線ＷＢＬおよび読出ビット線ＲＢＬが平行に配設される。図１５においては、書込ビット線ＷＢＬ１およびＷＢＬ２と、読出ビット線ＲＢＬ１およびＲＢＬ２を代表的に示す。書込ビット線ＷＢＬ（ＷＢＬ１，ＷＢＬ２）の両側に、ビット線書込ドライバＷＤＲＬ（ＷＤＲＬ１，ＷＤＲＬ２）およびＷＤＲＲ（ＷＤＲＲ１，ＷＤＲＲ２）が設けられる。左側のビット線書込ドライバＷＤＲＬ１およびＷＤＲＬ２は、データ“１”を書込むときに、１書込制御信号ＨＤ１に従って対応の書込ビット線ＷＢＬに電流を供給する。データ“０”の書込時においては、これらの左側ビット線書込ドライバＷＤＲＬ１，ＷＤＲＬ２は、０書込制御信号ＨＤ０に従って対応の書込ビット線ＷＢＬ（ＷＢＬ１，ＷＢＬ２）から電流を接地ノード（基準電位ノード）へ放電する。これらの書込指示信号ＨＤ１およびＨＤ０は、データ書込み時に書込データおよび列アドレス信号に基づいて生成される。
【００９３】
右側ビット線書込ドライバＷＤＲＲ（ＷＤＲＲ１，ＷＤＲＲ２）は、０書込制御信号ＨＤ０に従って対応の書込ビット線ＷＢＬ（ＷＢＬ１，ＷＢＬ２）へ電流を供給し、データ“１”の書込時においては、１書込制御信号ＨＤ１に従って、対応の書込ビット線ＷＢＬ（ＷＢＬ１，ＷＢＬ２）から電流を放電する。
【００９４】
書込ビット線ＷＢＬの両側に、ビット線書込ドライバＷＤＲＬおよびＷＤＲＲを設け、書込データに応じて、その充放電経路を切換えることにより、書込ビット線ＷＢＬを流れる電流の方向を書込データに応じて設定することができ、応じて、その誘起磁界の方向を決定でき、可変磁気抵抗素子であるＴＭＲ素子の自由層の磁化方向を、書込データに従って設定することができる。
【００９５】
同様、参照セルＲＭＣｍｘの列に対して、参照書込ビット線ＲＷＢＬ０および参照読出ビット線ＲＲＢＬ０が設けられ、また参照セルＲＭＣｍｎの列に対して、参照書込ビット線ＲＷＢＬ１および参照読出ビット線ＲＲＢＬ１が設けられる。
【００９６】
これらの参照セルＲＭＣｍｘおよびＲＭＣｍｎは、それぞれの記憶データが固定値であるため、参照書込ビット線ＲＷＢＬ０に対して設けられる書込ドライバＲＷＤＲＬ０およびＲＷＤＲＲ０は、それぞれ、充電状態および放電状態となる（データ書込時）。したがって、参照書込ビット線ＲＷＢＬ０においては、データ書込時、図１５の参照書込ドライバＲＷＤＲ０から参照ビット線書込ドライバＲＷＤＲＲ０に向かって電流が流れる。
【００９７】
一方、参照書込ビット線ＲＷＢＬ１については、書込参照ビット線書込ドライバＲＷＤＲＬ１は電流を放電し、一方、参照書込ビット線ドライバＲＷＤＲＲ１が、１書込制御信号ＨＤ１に従って電流を供給する。したがって、この参照書込ビット線ＲＷＢＬ１には、データ書込時、参照ビット線書込ドライバＲＷＤＲＲ１から参照ビット線書込ドライバＲＷＤＲＬ１に向かって電流が流れる。
【００９８】
メモリセルＭＣおよび参照メモリセルＲＭＣｍａｘおよびＲＭＣｍｉｎの各行に対応して、ワード線ＷＬおよびデジット線ＤＬが設けられる。デジット線ＤＬは、その一端が、デジット線放電ドライブ回路ＤＬＳＫにより接地ノードへ結合される。デジット線放電駆動回路ＤＬＳＫは、デジット線ＤＬそれぞれに対して設けられる放電用のＭＯＳトランジスタＮＴｄを含み、これらのＭＯＳトランジスタＮＴｄのゲートは、所定の電圧レベルに固定され、一定の大きさのデジット線電流を駆動する。
【００９９】
デジット線ＤＬの他方端においては、書込選択信号ＷＯＮに従ってデジット線へ電流を供給するデジット線ドライブ回路ＤＬＶが設けられ、また、これと平行して、ワード線ＷＬに対し、読出選択信号ＲＯＮに従って選択ワード線ＷＬへ駆動電圧を供給するワード線ドライブ回路ＷＬＶが設けられる。本実施の形態３においては、これらのドライブ回路ＤＬＶおよびＷＬＶは、図示しない電源回路に共通に結合され、選択行のデジット線またはワード線に対して駆動電流を供給する。
【０１００】
これらの読出選択信号ＲＯＮおよび書込選択信号ＷＯＮは、多ビット信号であり、デジット線ドライブ回路ＤＬＶの各デジット線に対して設けられる選択トランジスタＳＤＧおよびワード線ドライブ回路ＷＬＶにおいて各ワード線に対して設けられるドライブトランジスタＳＷＧは、それぞれ、択一的に選択状態へ駆動される。
【０１０１】
メモリセルＭＣおよび参照セルＲＭＣｍｘおよびＲＭＣｍｎは、共通にソース線ＳＬに結合される。このソース線ＳＬへの共通接続を行なう構成は、先の実施の形態１において説明したソース線構造（基板領域と同一導電型の不純物層）を用いて実現される。
【０１０２】
読出ビット線ＲＢＬ各々に対しては、図１４に示すように、プリチャージ回路ＰＣＫおよび１次アンプＦＡＭが設けられる。図１５においては、読出ビット線ＲＢＬ１およびＲＢＬ２に対して、それぞれ、プリチャージ回路ＰＣＫ１およびＰＣＫ２が設けられ、また、一次アンプＦＡＭ１およびＦＡＭ２が設けられる。プリチャージ回路ＰＣＫ１およびＰＣＫ２は、それぞれ、導通時、プリチャージ電圧Ｖｐｒを伝達するＮチャネルＭＯＳトランジスタＮＴａで構成され、また、一次アンプＦＡＭ１およびＦＡＭ２は、それぞれ、ゲートが対応の読出ビット線ＲＢＬ（ＲＢＬ１，ＲＢＬ２）に接続されるＮチャネルＭＯＳトランジスタＮＴｂで構成される。
【０１０３】
これらのプリチャージ回路ＰＣＫ１およびＰＣＫ２それぞれに対して、アドレス信号をデコードするリードセレクタＲＳＡ０およびＲＳＡ１が設けられる。これらのリードセレクタＲＳＡ０およびＲＳＡ１と対向して、別のメモリブロック♯Ｂにおいて読出ビット線のプリチャージ動作を行なうリードセレクタＲＳＢ０およびＲＳＢ２が設けられる。このアレイ構成において、メモリブロック♯Ａおよび♯Ｂをともに選択する。一方のメモリブロックにおいてメモリセルＭＣが選択され、他方のメモリブロックにおいてはダミーセルＲＭＣ（参照セルＲＭＣｍｘ、ＲＭＣｍｎ）が選択され、読出時のメモリセルデータに対する参照電位を生成する。これにより、等価的に相補データ線構成を実現する。
【０１０４】
図１５に示すように、読出ビット線ＲＢＬ（ＲＢＬ１，ＲＢＬ２）は、対応の１次アンプＦＡＭ（ＦＡＭ１，ＦＡＭ２）のＮチャネルＭＯＳトランジスタＮＴｂのゲートに接続される。したがって、読出ビット線ＲＢＬは、直接内部データ線ＩＯａを駆動することは要求されず、高速で内部データ線ＩＯａを選択メモリセルを流れる電流に応じて駆動することができる。
【０１０５】
参照セルに対しても、同様、参照読出ビット線ＲＲＢＬ０およびＲＲＢＬ１がそれぞれ参照セルＲＭＣｍｘの列および参照メモリセルＲＭＣｍｎの列に対応して設けられる。参照読出ビット線ＲＲＢＬ０およびＲＲＢＬ１へは、それぞれ参照ビット線プリチャージ回路ＲＰＣＫ０およびＲＰＣＫ１により、プリチャージ電圧Ｖｐｒが供給される。これらの参照ビット線プリチャージ回路ＲＰＣＫ０およびＲＰＣＫ１は、それぞれブロックセレクタＲＲＳＡの出力信号に従って選択状態へ駆動される。このブロックセレクタＲＲＳＡは、読出指示信号ＲＥＡＤと、メモリブロック♯Ｂを選択するブロック選択信号ＢＳＢがともに活性状態のときに、その出力信号が活性状態とされ、参照ビット線ＲＲＢＬ０およびＲＲＢＬ１のプリチャージが行なわれる。
【０１０６】
メモリブロック♯Ａ選択時においては、ブロック選択信号ＢＳＡが活性化され、ブロックセレクタＲＲＳＡの出力信号は非活性状態となり、一方、ブロックセレクタＲＲＳＢの出力信号が活性化される。この状態においては、メモリブロック♯Ａにおいて選択されたメモリセルのデータに対応する内部読出データは、メモリブロック♯Ｂの参照セルＲＭＣｍｘおよびＲＭＣｍｎの記憶データに対応する電流の平均値を参照電位として、その論理レベルの判定が行われる。
【０１０７】
同様に、参照ビット線ＲＲＢＬ０およびＲＲＢＬ１においても、参照ビット線アンプＲＦＡＭが設けられる。この参照ビット線ＲＲＢＬ０およびＲＲＢＬ１は、ブロックセレクタＲＲＳＡの出力信号に従って導通する平均化トランジスタＡＶＴＧに従って短絡されるため、これらの参照ビット線ＲＲＢＬ０およびＲＲＢＬ１に対しては、共通に１つの増幅回路ＲＦＡＭが設けられる。
【０１０８】
参照読出ビット線においても、それぞれ、プリチャージ回路ＲＰＣＫ０およびＲＰＣＫ１はＮチャネルＭＯＳトランジスタＮＴａで構成され、また増幅回路ＲＦＡＭも、そのゲートが、参照ビット線ＲＲＢＬ０およびＲＲＢＬ１に結合されるＮチャネルＭＯＳトランジスタＮＴｂで構成される。参照ビット線ＲＲＢＬ０およびＲＲＢＬ１において平均化トランジスタＡＶＴＧを設けることにより、抵抗値ＲｍａｘおよびＲｍｉｎのメモリセルを介して流れる電流ＩｍａｘおよびＩｍｉｎの平均化を行ない、ＨデータおよびＬデータ読出時のメモリセル電流の平均値に対応する参照電圧を生成する。
【０１０９】
最終データの読出を行なうために、内部データ線ＩＯａ上の信号を正入力および負入力にそれぞれ受ける初段増幅器ＡＭＰＦ０およびＡＭＰＦ１と、これらの初段増幅器ＡＭＰＦ０およびＡＭＰＦ１の出力信号をさらに差動増幅する最終段増幅器ＡＭＰＳと、この最終段差動増幅器ＡＭＰＳの力信号をラッチするラッチ回路ＬＴと、ラッチ回路ＬＴのラッチデータに従って最終出力データを生成して外部に出力する出力バッファＯＢＦが設けられる。
【０１１０】
初段増幅器ＡＭＰＦ０およびＡＭＰＦ１のそれぞれの負入力および正入力には、メモリブロック♯Ｂの内部データ線ＩＯｂが結合される。したがって、メモリブロック♯Ａが選択されたときには、この内部データ線ＩＯａに選択メモリセルを流れる電流に応じたデータが読出され、メモリブロック♯Ｂの参照セルにより生成される参照データに従って内部データ線ＩＯｂが駆動され、これらのデータの比較結果に基づいて、内部データの読出が行なわれる。
【０１１１】
初段増幅器ＡＭＰＦ０およびＡＭＰＦ１の出力信号は、相補信号である。この場合、メモリブロック♯Ａにおいてメモリセルが選択された時とメモリブロック♯Ｂにおいてメモリセルが選択されたときとで、初段増幅器ＡＭＰＦ０およびＡＭＰＦ１の出力信号の論理レベルが反転する。しかしながら、メモリブロック選択信号に従って内部データの論理レベルを反転するまたはメモリブロックに対してデータ書込時において書込データの論理ベルを選択的に反転することにより、各メモリブロックに対して、書込データと読出データとの論理レベルの対応関係を維持することができる。
【０１１２】
図１５に示す構成において、選択列（Ｙ方向に整列するメモリセル）に対してのみ、リードセレクタの出力信号に従ってプリチャージ電圧Ｖｐｒを供給し、被選択読出ビット線ＲＢＬを、電圧ＶＣＣ−Ｖｔｈの電圧レベルにプリチャージする（プリチャージ電圧Ｖｐｒが電圧ＶＣＣ−Ｖｔｈ以上で被選択リードセレクタの出力信号がＶＣＣレベルのとき）。したがって、被選択読出ビット線に対してのみプリチャージ電流が供給されてメモリセル電流が流れ、各非選択読出ビット線は非選択状態に維持される。従って、必要な期間のみ被選択読出ビット線にプリチャージ電流を供給するため、消費電流を低減することができる。
【０１１３】
また、メモリブロック♯Ａおよび♯Ｂを用いて等価的に相補内部データの読出を行っているため、これらのメモリブロック♯Ａおよび♯Ｂのブロックサイズが小さい場合、ノイズの影響が同相となり、確実に、ノイズの影響を相殺して、データの読出を行なうことができ、ノイズマージンの大きなデータの読出を実現することができる。
【０１１４】
図１６は、図１５に示す不揮発性半導体記憶装置の動作を示すタイミング図である。以下、図１６を参照して、図１５に示す不揮発性半導体記憶装置のデータ書込／読出動作について説明する。
【０１１５】
この不揮発性半導体記憶装置においては、動作サイクルは、外部からのクロック信号ＣＬＫにより決定され、１つの動作サイクルが、クロック信号ＣＬＫの立上がりから始まる。すなわち、クロック信号ＣＬＫの立上がりエッジでの外部からのコマンドにより、そのサイクルでの動作モードが設定される。チップセレクト信号ＣＳがＨレベルの活性状態のとき、ライトコマンド（または書込指示信号）ＷＲＣＭおよびリードコマンド（または読出指示信号）ＲＤＣＭのいずれかが活性状態にあれば、データ書込またはデータ読出が指定される。「コマンド」は、複数の信号ＣＳ、ＷＲＣＭ、およびＲＤＣＭの論理レベルの組合わせで表される。しかしながら、これらの信号ＣＳ、ＷＲＣＭ、およびＲＤＣＭは、デコード後の動作モード指示信号であっても良い。
【０１１６】
サイクルＩにおいて、データ書込が指定され、メモリブロック♯Ａにおいて、メモリセルが選択され、選択メモリセルに対応するデジット線ＤＬおよび書込ビット線ＷＢＬが、書込データに応じて駆動される。この書込動作において、まず、デジット線ＤＬについては、書込選択信号ＷＯＮに従って、選択デジット線に対応するドライブゲートトランジスタＳＤＧがオン状態となり、選択デジット線に電流が供給されその電位が上昇する。データ書込時においては、非選択メモリブロック♯Ｂは、非選択状態を維持する。
【０１１７】
デジット線電流が安定化した後、選択書込ビット線ＷＢＬに対して、書込データと列選択信号とに従って対応のビット線書込ドライバＷＤＲＬおよびＷＤＲＲが選択されて活性化され、選択書込ビット線に電流が供給される。この書込ビット線電流駆動時、書込ドライバのトランジスタサイズを調整することにより、急激に、書込電流が書込ビット線へ流れるのを防止でき、緩やかにビット線書込電流を変化させて、その誘起磁界を調整する。この書込ビット線ＷＢＬとデジット線ＤＬの誘起磁界により、選択メモリセルの対応の磁気抵抗素子の磁化方向が設定される。これにより、メモリブロック♯Ａにおいて、選択メモリセルへのデータの書込が完了する。
【０１１８】
サイクルＩＩにおいて、リードコマンドＲＤＣＭおよび図示しないブロックアドレスに従ってデータ読出がメモリブロック♯Ａに対して指定される。このリードコマンドＲＤＣＭが与えられると、メモリブロック♯Ａにおいて、ワード線ドライバＷＬＶが、読出選択信号ＲＯＮに従って選択ワード線に対し電流を供給し、選択ワード線ＷＬを選択状態へ駆動する。応じて、選択ワード線に接続されるメモリセルにおいて、選択トランジスタＭＴがオン状態となり、対応の可変磁気抵抗素子ＶＲ（ＴＭＲ素子）がソース線ＳＬに結合される。
【０１１９】
このとき、また、リードセレクタＲＳＡに従って、選択列の読出ビット線に対するプリチャージ回路が活性化され、プリチャージ電圧Ｖｐｒが、読出ビット線ＲＢＬに供給され、その電圧レベルが上昇する。図１６においては、サイクルＩＩにおいて、選択メモリセルの可変磁気抵抗素子の抵抗値がＲｍａｘであり、メモリセル電流が小さいため、選択読出ビット線ＲＢＬの電圧レベルは、基準電Ｖｒｅｆよりも高い電圧レベルに駆動される。この読出ビット線ＲＢＬの電圧レベル上昇に従って、対応の１次アンプＦＡＭのＮチャネルＭＯＳトランジスタＮＴｂのゲート電位が上昇し、内部データ線ＩＯａの電位レベルがプリチャージ電圧レベルから低下する（参照電圧Ｖａよりも低下する）。
【０１２０】
一方、メモリブロック♯Ｂにおいては、同様、ワード線ＷＬの選択動作が行なわれ、参照セルＲＭＣｍｘおよびＲＭＣｍｎが同時に、メモリブロック♯Ａにおけるメモリセルデータ読出と並行して選択され、これらの参照セルを流れる電流が、メモリブロック♯Ｂにおける平均化トランジスタＡＶＴＧにより平均化され、対応の内部データ線ＩＯｂの電圧レベルが、参照電圧Ｖａの電圧レベルとなる。この内部データ線ＩＯａおよびＩＯｂの電圧を、初段増幅器ＡＭＰＦ０およびＡＭＰＦ１で比較、増幅し、最終増幅器ＡＭＰＳでさらに増幅することにより、ＨレベルデータがラッチＬＴにラッチされ、次いで、所定のタイミングで出力バッファＯＢＦを介して、ラッチデータに対応する外部データが出力される。
【０１２１】
このサイクルＩＩが完了すると、メモリブロック♯Ａが非選択状態へ一旦駆動され、読出ビット線ＲＢＬが、再び、接地電圧レベルに初期化され、また内部データ線ＩＯａも所定のプリチャージ電圧レベルに駆動される。この初期化動作は、メモリブロック♯Ｂにおいても同様に実行される。
【０１２２】
サイクルＩＩＩにおいて、再びメモリブロック♯Ａに対する読出指示がリードコマンドＲＤＣＭの活性化に従って与えられると、メモリブロック♯ＡにおいてサイクルＩＩと同様のデータの読出が行なわれる。選択読出ビット線に対応するプリチャージ回路ＰＣＫによりプリチャージ電圧Ｖｐｒが選択読出ビット線に供給されている。選択メモリセルの可変磁気抵抗素子の抵抗値がＲｍｉｎの場合、メモリセルの電流は大きく、選択読出ビット線ＲＢＬの電圧レベルは、基準電圧Ｖｒｅｆよりも低い電圧レベルになる。したがって、対応の１次アンプのＮチャネルＭＯＳトランジスタＮＴｂのゲート電位が低いため、そのコンダクタンスは小さく、内部データ線ＩＯａは、その電位レベルの低下量は小さく、参照電圧Ｖａよりも高い電圧レベルに維持される。一方、メモリブロック♯Ｂにおいて、同様に参照セルＲＭＣｍｘおよびＲＭＣｍｎが選択され、内部データ線ＩＯｂの電圧レベルが、参照電圧Ｖａのレベルとなる。増幅回路ＡＭＰＦ０，ＡＭＰＦ１およびＡＭＰＳによる増幅動作が行なわれて、Ｌレベルデータが出力される。
【０１２３】
サイクルＩＶにおいて、メモリブロック♯Ｂに対しデータの書込および読出が並行して指定される。この場合、メモリブロック♯Ｂにおいて、データ書込とデータ読出とで選択アドレスが異なる場合、書込ビット線ＷＢＬおよび読出ビット線ＲＢＬが異なるため、メモリブロック♯Ｂにおいて、デジット線ＤＬおよび書込ビット線ＷＢＬにそれぞれ書込電流が供給され、一方、ワード線ＷＬおよび読出ビット線ＲＢＬに対し、データ読出が実行される。データ読出時においては、選択メモリセルの抵抗値が高く、メモリセル電流が小さいため、読出ビット線ＲＢＬの電圧レベルが基準電圧Ｖｒｅｆよりも高い電圧レベルとなり、応じて内部データ線ＩＯｂの電圧レベルが、参照電圧レベルＶａよりも低い電圧レベルとなる。
【０１２４】
この場合、メモリブロック♯Ａにおいても、ワード線ＷＬが選択され、参照セルＲＭＣｍａｘおよびＲＭＣｍｉｎにより、内部データ線ＩＯａが、参照電圧Ｖａレベルとなり、応じてメモリブロック♯Ｂの選択メモリセルデータとして、Ｌレベルデータが読出される。また、デジット線ＤＬおよび書込ビット線ＷＢＬの書込電流により、メモリブロック♯Ｂにおいて選択メモリセルに対してデータが書込まれる。
【０１２５】
サイクルＶにおいて、メモリブロック♯Ｂに対して、同一アドレスに対してデータ書込および読出が同時に指定された場合でも、書込ビット線ＷＢＬと読出ビット線ＲＢＬとが別々に設けられているため、同時に書込および読出のアクセスを行なうことができる。したがって、この場合、書込が行なわれるために、読出動作中に選択メモリセルのデータが反転した場合、具体的に、図１６において、メモリセルが高抵抗値状態から低抵抗状態（ＲｍａｘからＲｍｉｎ）に変化した場合、読出ビット線ＲＢＬの電圧レベルも変化し、この読出ビット線振幅変化量および内部データ線の電位振幅変化の度合いに応じて、内部データの論理レベルが決定される。図１６においては、サイクルＶにおいて、Ｈレベルデータが外部へ読出されている。
【０１２６】
上述のように、書込ビット線ＷＢＬおよび読出ビット線ＲＢＬを別々に設けることにより、同一アドレスであっても、書込および読出を並行して行なうことができる。したがって、例えば、データ書込を行う場合、書込データが正確に選択メモリセルに書込まれたかのベリファイを、確実に行なうことができる。また、書込動作を、その読出動作よりも位相を遅くして実行することにより、データ読出後、データの書込が行なわれることになり、いわゆる「リードモディファイライト」動作を実現することができる。したがって、例えば、メモリセルに書込まれるデータを読出してその論理レベルを判定し、選択メモリセルの記憶データが書込データと逆の論理レベルの場合にのみデータを書込むことを行なえば、すでに記憶されたデータと同一論理レベルの書込データを新たに書込む必要がなくなり、データ書込時の電力消費を低減することができる。
【０１２７】
なお、読出ビット線ＲＢＬは、データ読出時、接地電圧などの基準電圧レベルに初期化されている。この非選択状態の読出ビット線ＲＢＬを、接地電圧などの基準電位に初期化する構成としては、たとえば、読出ビット線ＲＢＬそれぞれに、プルダウン抵抗などの高抵抗素子が接地ノードとの間に接続される構成が利用されてもよい。これに代えて、プリチャージ回路ＰＣＫにおいて、ＭＯＳトランジスタＮＴａと相補的に導通するリセットＭＯＳトランジスタを設け、このリセットＭＯＳトランジスタにより非選択の読出ビット線が接地ノードに結合されるように構成されてもよい。
【０１２８】
図１７は、この発明の実施の形態３における読出ビット線プリチャージタイミングの変更例を概略的に示す図である。図１７に示すプリチャージタイミングにおいては、読出ビット線ＲＢＬへのプリチャージ電圧供給後、ワード線ＷＬが選択状態へ駆動される。ワード線ＷＬが非選択状態のときに選択読出ビット線ＲＢＬにプリチャージ電圧Ｖｐｒが供給されるため、選択メモリセルの記憶データにかかわらず、メモリセル選択トランジスタがオフ状態であるため、読出ビット線ＲＢＬがプリチャージされ、その電圧レベルが上昇し、所定のプリチャージ電圧レベルとなる。次いで、ワード線ＷＬが選択状態へ駆動されると、このメモリセルの記憶データ、すなわち可変磁気抵抗素子の抵抗値ＲｍａｘおよびＲｍｉｎに従ってメモリセル電流が流れ、読出ビット線ＲＢＬの電位が、ＨデータおよびＬデータの中間の基準電圧Ｖｒｅｆを基準として、記憶データに応じた高レベルまたは低レベルに駆動される。
【０１２９】
また、読出ビット線ＲＢＬに対するプリチャージ電流の供給完了後（停止後）、ワード線ＷＬを非選択状態へ駆動することにより、データ読出後に読出ビット線ＲＢＬが選択メモリセルを介して接地ノードへ放電され、選択読出ビット線を、確実に、早いタイミングで非選択状態へ駆動することができる。
【０１３０】
また、対をなすプリチャージ回路および１次アンプは、共通の読出ビット線ＲＢＬに接続されている。この場合、選択読出ビット線ＲＢＬに対してプリチャージ電圧が供給され、このプリチャージ電圧により、プリチャージ初期時において１次アンプのＭＯＳトランジスタＮＴｂが強いオン状態となることが考えられる。しかしながら、メモリセルが選択状態へ駆動されるとメモリセル電流が流れ、記憶データがＨレベル（データ“１”）およびＬレベル（データ“０”）のいずれであっても、読出ビット線および内部データ線の電位は低下するため、この１次アンプのトランジスタＮＴｂが強いオン状態となる期間は短く、記憶データに応じた電位レベルに読出ビット線および内部データ線を即座に駆動することができ、データ読出時において誤読出は生じない。従って、読出ビット線に対し共通に１次アンプおよびプリチャージ回路が接続されていても、動作上何ら問題は生じない。
【０１３１】
［変更例１］
図１８は、この発明の実施の形態３の変更例の構成を示す図である。図１８においては、読出ビット線をプリチャージするプリチャージ回路ＰＣＫと、この読出ビット線の信号電位を読出す１次アンプＦＡＭの構成を示す。この変更例１の他のアレイ部の構成は、図１５に示す構成と同じである。
【０１３２】
プリチャージ回路ＰＣＫは、ダイオード接続されて、常時、対応の読出ビット線ＲＢＬに、プリチャージ電圧Ｖｐｒ−Ｖｔｈを伝達するＮチャネルＭＯＳトランジスタＮＴ１を含む。Ｖｔｈは、ＭＯＳトランジスタＮＴ１のしきい値電圧を示す。
【０１３３】
１次アンプＦＡＭは、内部データ線ＩＯと基準電位ノード（接地ノード）の間に直列に接続されるＮチャネルＭＯＳトランジスタＮＴ２およびＴＮ３を含む。ＭＯＳトランジスタＮＴ２のゲートが、読出ビット線ＲＢＬに接続され、ＭＯＳトランジスタＮＴ３のゲートには、図１５に示すリードセレクタＲＳＡからの選択信号ＲＣＳＬが与えられる。ＭＯＳトランジスタＮＴ２が、ＭＯＳトランジスタＮＴ３の導通時、読出ビット線ＲＢＬ上の電位に従って内部データ線ＩＯを駆動する。
【０１３４】
このプリチャージ回路ＰＣのおよび１次アンプＦＡＭと同様の構成のプリチャージ回路および１次アンプが、図１５に示す参照読出ビット線ＲＲＢＬに対しても設けられる。図１８においては、括弧内において、参照読出ビット線に対して設けられるプリチャージ回路ＲＰＣＫおよび１次アンプＲＦＡＭの符号を示し、ダミーセルＲＭＣに対しても同様の構成が設けられることを示す。
【０１３５】
この図１８に示す構成において、読出ビット線ＲＢＬに対しては、プリチャージ回路ＰＣＫにより常時プリチャージ電圧が供給される。したがって、読出ビット線ＲＢＬへプリチャージ電圧を供給する期間が不要となり、高速アクセスが実現される。
【０１３６】
図１９は、この変更例１におけるデータ読出時の信号波形を概略的に示す図である。図１９において、時刻ｔａ以前においては、ワード線ＷＬは非選択状態であり、読出ビット線ＲＢＬは、所定のプリチャージ電圧（Ｖｐｒ−Ｖｔｈ）レベルにプリチャージされて維持される。また、内部データ線ＩＯも、所定の電圧（たとえば電源電圧ＶＣＣレベルまたはＶＣＣ−Ｖｔｈレベル）にプリチャージされている。
【０１３７】
時刻ｔａにおいて、読出サイクルが始まり、ワード線ＷＬが選択状態へ駆動される。応じて、メモリセルＭＣの選択トランジスタが導通し、読出ビット線ＲＢＬからソース線に、可変磁気抵抗素子を介した電流経路が形成される。このメモリセルＭＣの可変磁気抵抗素子の抵抗値が小さい場合（抵抗値Ｒｍｉｎの場合）、読出ビット線ＲＢＬからソースノードへ大きな電流が流れ、読出ビット線ＲＢＬの電位が低下する。
【０１３８】
時刻ｔｂにおいて、図１５に示すリードセレクタからの読出選択信号ＲＣＳＬが選択状態へ駆動され、１次アンプＦＡＭ（ＲＦＡＭ）が活性化され、ＭＯＳトランジスタＮＴ２が、この読出ビット線ＲＢＬの電位に応じて内部データ線ＩＯを駆動する。この時刻ｔｂにおいては、選択メモリセルの抵抗値が、抵抗値Ｒｍｉｎの状態であり、その電位読出ビット線ＲＢＬの電位の低下が大きく、基準電位Ｖｆｅｆ以下となっているため、内部データ線ＩＯの電位低下量は少なく、参照電位Ｖａよりも高い電位レベルである。
【０１３９】
このメモリセルＭＣの選択動作と並行して、参照メモリブロック（隣接メモリブロック）において参照メモリセルＲＭＣ（ＲＭＣｍａｘおよびＲＭＣｍｉｎ）に対しての選択動作が行なわれ、対応のプリチャージ回路ＲＰＣＫおよび１次アンプＲＦＡＭにより、隣接メモリブロックにおいて参照セルデータの読出が行なわれ、内部データ線ＩＯ上に読出されたメモリセルデータとの比較が図１５に示す増幅回路ＡＭＰＦ０，ＡＭＰＦ１およびＡＭＰＳにより行なわれ、データの読出が行なわれる。
【０１４０】
時刻ｔｃにおいて１つの読出サイクルが完了すると、ワード線ＷＬが非選択状態へ駆動され、メモリセルＭＣにおいて選択トランジスタが非導通状態となり、メモリセルＭＣにおける電流経路が遮断され、プリチャージ回路ＰＣＫにより再び読出ビット線ＲＢＬがもとのプリチャージ電圧（Ｖｐｒ−Ｖｔｈ）レベルにプリチャージされる。また、１次アンプＦＡＭも非活性化され、内部データ線への内部データの読出が完了する。内部データ線ＩＯは、図示しない内部データ線プリチャージ回路により、所定のプリチャージ電圧レベルにプリチャージされる。
【０１４１】
時刻ｔｄにおいて、次のデータ読出サイクルが開始される。この時刻ｔｄからのサイクルの開始時において、既に読出ビット線ＲＢＬは所定のプリチャージ電圧レベルに復帰しており、選択メモリセルの記憶データ（抵抗値Ｒｍａｘ）に従って、読出ビット線ＲＢＬの電位が変化する。この場合、メモリセルの可変磁気抵抗素子の抵抗値はＲｍａｘであり、読出ビット線ＲＢＬの電位降下量は少ない。したがって、読出選択信号ＲＣＳＬが選択状態へ駆動され、１次アンプＦＡＭが活性化されたとき、１次アンプのＭＯＳトランジスタＮＴ２により、内部データ線ＩＯが駆動されるとき、その電位降下量は大きく、参照電位Ｖａよりも低い電圧レベルまで内部データ線ＩＯ電位が低下する。
【０１４２】
この図１８に示すようにプリチャージ回路ＴＣＫを常時動作状態とし、１次アンプを、読出選択信号に従って選択的に活性化することにより、この読出ビット線ＲＢＬをプリチャージする期間を読出サイクル期間に含める必要がなくなり、アクセス時間を短縮することができる。特に、読出ビット線が所定のプリチャージ電圧レベルに復帰する迄に次の読出サイクルが開始されても、読出ビット線がメモリセル電流とプリチャージ電流とが釣り合った電圧レベルに読出タイミング（内部データ線駆動タイミングまたは初段増幅器の活性化タイミング）迄に到達していれば、正確なデータ読出を行うことができ、プリチャージ期間を全く設けずに、読出ビット線に関してスタティック動作を行っても正確なデータの読出を行うことができ、サイクル期間を短縮することができる。
【０１４３】
図２０は、この発明の実施の形態３における不揮発性半導体記憶装置のアレイ部の構成を概略的に示す図である。図２０において、２つのメモリブロック♯Ａおよび♯Ｂが設けられる。メモリブロック♯Ａおよび♯Ｂは、それぞれ、メモリセルＭＣが配列されるノーマルセルアレイＮＲＹと、ダミーセルＲＭＣ（参照セルＲＭＣｍａｘおよびＲＭＣｍａｎ）が配列されるダミーセルアレイＤＲＹを含む。メモリブロック♯Ａおよび♯Ｂの各々のノーマルアレイＮＬＹにおいては、メモリセル（ノーマルセル）ＭＣが行列状に配列され、ダミーセルアレイＤＲＹにおいては、ダミーセルＲＭＣがノーマルセルと整列して配置される。ダミーセルアレイＤＲＹにおいては、２行に、参照セルＲＭＣｍｘおよびＲＭＣｍｎが配列されるが、図２０においては、ダミーセルＲＭＣで、これらの参照セルを代表的に示す。
【０１４４】
ノーマルセルアレイＮＲＹにおいてメモリセルＭＣに対応して読出ビット線ＲＢＬが配列され、またダミーセルアレイＤＲＹにおいては、ダミーセルＲＭＣに対応して参照読出ビット線ＲＲＢＬが配設される。
【０１４５】
メモリブロック♯Ａおよび♯Ｂそれぞれにおいて、メモリセルＭＣおよび参照セルＲＭＣに共通にワード線ＷＬが、読出ビット線ＲＢＬおよびＲＲＢＬと直交する方向に配列される。ワード線ＷＬにより、したがって、メモリセルＭＣおよび参照セルＲＭＣが同時に選択される。
【０１４６】
メモリブロック♯Ａに対しては、アドレス信号ＡＤに従って読出ビット線を選択する読出ビット線選択回路ＲＣＤＡと、ブロック選択信号ＢＳ♯Ｂに従って参照読出ビット線ＲＲＢＬを選択する参照ビット線選択回路ＲＲＣＤＡが設けられる。読出ビット線選択回路ＲＣＤＡは、各読出ビット線ＲＢＬに対応して設けられ、アドレス信号に従って読出ビット線選択信号を生成するリードセレクタＲＳＡを含む。参照ビット線選択回路ＲＲＳＡは、ブロック選択信号ＢＳ♯Ｂおよび読出指示信号ＲＥＡＤに従って、参照読出ビット線ＲＲＢＬを選択する信号を生成する参照ビット線選択回路ＲＲＳＡを含む。ブロック選択信号ＢＳ♯Ｂは、活性化時、メモリブロック♯Ｂを指定する。
【０１４７】
同様、メモリブロック♯Ｂに対しても、読出ビット線選択回路ＲＣＤＢと参照ビット線選択回路ＲＲＣＤＢが設けられる。読出ビット線選択回路ＲＲＣＤＢは、各読出ビット線ＲＢＬに対応して配置され、アドレス信号ＡＤに従って読出ビット線ＲＢＬを選択する信号を生成するリードセレクタＲＳＢを含む。参照ビット線選択回路ＲＲＣＤＢは、ブロック選択信号ＢＳ♯Ａおよび読出指示信号ＲＥＡＤに従って参照ビット線ＲＲＢＬを選択状態へ駆動する信号を生成する参照ビット線セレクタＲＲＳＢを含む。ブロック選択信号ＢＳ♯Ａは、活性化時、メモリブロック♯Ａを指定する。
【０１４８】
これらのメモリブロック♯Ａおよび♯Ｂそれぞれにおいて、読出ビット線ＲＢＬおよび参照読出ビット線ＲＲＢＬに対し、それぞれ、プリチャージ／増幅回路ＰＡＦおよびＲＰＡＦが設けられる。これらのプリチャージ／増幅回路ＰＡＦおよびＲＰＡＦは、先の図１５または図１８に示すプリチャージ回路ＰＣＫおよび増幅回路（１次アンプ）ＦＡＭを含む。
【０１４９】
参照ビット線ＲＲＢＬは、ブロック選択信号ＢＳ♯ＢまたはＢＳ♯Ａの活性化時、選択状態へ駆動される。メモリブロック♯ＡにおいてメモリセルＭＣが選択されてデータの読出が行なわれる場合には、メモリブロック♯Ｂにおいては、参照読出ビット線ＲＲＢＬが活性化されて、そのダミーセルＲＭＣに従って、中間電位レベルの信号が内部データ線ＩＯｂ上に伝達され、一方、内部データ線ＩＯａ上には、選択メモリセルＭＣの記憶するデータに応じた信号電位レベルが伝達される。このメモリブロック♯Ａにおいては、メモリセルＭＣが選択された場合、ワード線ＷＬが選択状態へ駆動され、また同様、読出ビット線ＲＢＬも選択状態へ駆動される。一方、メモリブロック♯Ｂにおいては、ワード線ＷＬが選択状態へ駆動され、ダミーセルＲＭＣの記憶データの読出が行なわれる。このとき、読出ビット線ＲＢＬは非選択状態を維持する。これにより、内部データ線ＩＯｂにおいて、メモリセルＭＣの記憶データおよびダミーセルＲＭＣの記憶データ（平均値データ）が衝突するのを防止することができる。
【０１５０】
内部データ線ＩＯａおよびＩＯｂは、初段増幅回路ＡＭＰＦ０／１に結合される。この初段増幅回路ＡＭＰＦ０／１は、図１５に示す初段増幅器ＡＭＰＦ０およびＡＭＰＦ１に対応する。この初段増幅器ＡＭＰＦ０／１からの相補信号が、次段の増幅器（リードアンプ）ＡＭＰＳ（図１５参照）へ伝達される。
【０１５１】
この図２０に示すように、２つのメモリブロック♯Ａおよび♯Ｂを用いて、一方のメモリブロックを、選択メモリセルデータの読出時の参照データを生成する領域として利用することにより、これらのメモリブロック♯Ａおよび♯Ｂにノイズが生成される場合同相ノイズが生成されるため、初段増幅器ＡＭＰＦ０／１においてこれらのノイズ成分がキャンセルされ、正確なデータの読出を行なうことができる。
【０１５２】
読出ビット線選択回路ＲＣＤＡまたはＲＣＤＢにおいて、リードセレクタＲＳＡまたはＲＳＢを選択的に活性化する構成は、単にブロック選択信号ＢＳ♯ＡおよびＢＳ♯Ｂを利用することにより実現され、選択メモリセルを含むメモリブロックに対してのみ、リードセレクタを活性化して、読出ビット線ＲＢＬを駆動することができる。
【０１５３】
［アレイ構成２］
図２１は、この発明の実施の形態３に従う不揮発性半導体記憶装置のアレイ部の構成の変更例を概略的に示す図である。図２１において、メモリアレイは複数のメモリブロックＭＵｉｊ（ｉ＝０−１，ｊ＝０−３）およびＭＬｉｊを含む。これらのメモリブロックＭＵｉｊそれぞれにおいては、読出ビット線ＲＢＬおよびワード線ＷＬが互いに直交するように配設される。ワード線ＷＬと読出ビット線ＲＢＬの交差部に対応して、メモリセルＭＣが配置される。図２１においては、書込ビット線は明確には示していないが、読出ビット線ＲＢＬと並行して配設される。
【０１５４】
図２１のＸ方向に整列するメモリブロックＭＵｉ０−ＭＵｉ３に対応して、デジット線を駆動するＤＬドライバＤＶｉが設けられる。Ｘ方向に整列するメモリブロックＭＵｉ０−ＭＵｉ３に共通に、デジット線ＤＬが連続的に延在して配設される。デジット線ＤＬは、メタル配線で構成され、その抵抗値は小さく、従って活性化に要する時間は短い。一方、ワード線ＷＬは、短時間で選択状態へ駆動することが要求され、またそのゲート電極配線の抵抗値は、たとえばポリシリコンで構成されるため、デジット線ＤＬのメタル配線よりも大きい。ワード線ＷＬは、各メモリブロックごとに設け、その長さを短くして配線抵抗（ワード線ドライバの負荷）を小さくする。
【０１５５】
Ｘ方向に整列するメモリブロックの間に、ワード線ドライバＷＶが配設される。これらのワード線ドライバＷＶ０−ＷＶ７は、それぞれＸ方向において隣接するメモリブロックにより共有され、それぞれワード線ドライブ回路を介して対応のメモリブロックのワード線ＷＬを選択状態へ駆動する。各メモリブロックに対応してワード線ドライブ回路を設けることにより、短時間で、ワード線ＷＬを選択状態へ駆動する。
【０１５６】
Ｙ方向において隣接するメモリブロックの間に、ビット線書込電流を供給するＢＬ（ビット線）ドライブ回路が、配置される。図２１において、ＢＬドライブ回路ＢＶ０−ＢＶ１８が、それぞれメモリブロックＭＵ００−ＭＵ１３およびＭＬ００−ＭＬ１３の間の領域およびアレイ外部領域に配置される。このＢＬドライブ回路ＢＶ０−ＢＶ１８は、図２１において明確に示さない書込ビット線を両側から駆動することにより、ビット線書込電流を供給する。Ｙ方向に隣接するメモリブロック間に配置されるＢＬドライブ回路ＢＶ４−ＢＶ１４においては、また、プリチャージ／増幅回路ＰＡＦ配置され、読出ビット線ＲＢＬ選択時、選択読出ビット線のプリチャージおよび読出データの増幅を行なう。このプリチャージ／増幅回路ＰＡＦは、Ｘ方向に整列するメモリブロックを指定するブロック選択信号ＢＳに従って選択的に活性化される。
【０１５７】
Ｙ方向に整列するメモリブロック、たとえばメモリブロックＭＵ００，ＭＵ１０，ＭＬ００，ＭＬ１０に対し共通に、読出列選択線ＲＣＳＬが配設される。これらの読出列選択信号線ＲＣＳＬは、それぞれＢＬドライブ回路ＢＶ４−ＢＶ１４に設けられるプリチャージ／増幅回路ＰＡＦに結合される。選択メモリブロックにおいて、プリチャージ／増幅回路ＰＡＦが、読出列選択信号線ＲＣＳＬ上の信号に従ってイネーブルされる。
【０１５８】
書込ビット線を選択するための書込ビット線選択信号ＷＣＳＬを駆動するＷＣＳＬドライバＣＶＷ０−ＣＶＷ３が、それぞれ、ＲＣＬＳＬドライバＶＲ０−ＶＲ３と対向して、アレイ端部に配置される。しかしながら、図２１においては、各メモリセルブロックにおける書込ビット線は示していない。書込ビット線選択信号線は、メモリアレイ上を渡って列方向に延在して配置される。読出ビット線と並行して書込ビット線が各ブロックにおいて配置される。選択ブロックにおいて、この書込列選択信号と書込データとに従ってデータの書込が行われる。
【０１５９】
Ｙ方向に隣接するメモリブロックの間に、ローカルデータ線対ＬＩＯが配設される。具体的に、メモリブロックＭＵ００およびＭＵ１０の間にローカルデータ線対ＬＩＯ０が配設され、メモリブロックＭＵ０１およびＭＵ１１の間にローカルデータ線対ＬＩＯ１が配設され、メモリブロックＭＵ０２およびＭＵ１２の間にローカルデータ線対ＬＩＯ２が配設され、メモリブロックＭＵ０３およびＭＵ１３の間のローカルデータ線対ＬＩＯ３が配設される。メモリブロックＭＬ００−ＭＬ０３とメモリブロックＭＬ１０−ＭＬ１３の間の領域に、メモリブロックに対応して、それぞれ、ローカルデータ線対ＬＩＯ４−ＬＩＯ７が配設される。
【０１６０】
ローカルデータ線対ＬＩＯ０−ＬＩＯ７は、Ｙ方向における両側のメモリブロックにより共有される。
【０１６１】
ローカルデータ線対ＬＩＯ０−ＬＩＯ３は、それぞれ、Ｙ方向に延在するグローバルデータ線対ＧＩＯＵ０−ＧＩＯＵ３に結合され、また、ローカルデータ線対ＬＩＯ４−ＬＩＯ７は、それぞれ、Ｙ方向に延在するグローバルデータ線対ＧＩＯＬ０−ＧＩＯＬ３に接続される。
【０１６２】
グローバルデータ接続ＧＩＯＬ０−ＧＩＯＬ３およびＧＩＯＵ０−ＧＩＯＵ３は、リードアンプＲＰ０−ＲＰ３にそれぞれ結合される。ローカルデータ線対ＬＩＯ０−ＬＩＯ７それぞれには、並行して、１ビットの相補信号が伝達される。したがって、合計８ビットの信号が並行して読出される。
【０１６３】
Ｙ方向において隣接するメモリブロックにおいて、一方のメモリブロックにおいて選択メモリセルのデータの読出が行なわれ、他方のメモリブロックが参照データを生成する参照ブロックとして用いられる。したがって、ローカルデータ線対ＬＩＯ上には、この参照データ線の信号と選択メモリセルのデータとの比較に応じた相補信号（初段増幅器の出力信号）が生成される（図１５参照）。
【０１６４】
図２２は、図２１に示すローカルデータ線対ＬＩＯの配置領域の構成を概略的に示す図である。この図２２に示す構成において、読出ビット線ＲＢＬに対して設けられるプリチャージ／増幅回路ＰＡＦは、リードセレクタＲＳＡに対応するリードセレクトゲートＲＧにより選択状態へ駆動される。リードセレクトゲートＲＧは、対応の読出列選択信号線ＲＣＳＬ上の信号とブロック選択信号ＢＳとに従って対応の読出ビット線ＲＢＬに対するローカル読出ビット線選択信号を生成する。
【０１６５】
プリチャージ／増幅回路ＰＡＦは、リードセレクトゲートＲＧからの読出ビット線選択信号に従って対応の読出ビット線ＲＢＬにプリチャージ電圧を供給し、かつ選択メモリセルのデータに従って内部データ線ＩＯを駆動する。この内部データ線ＩＯは、隣接メモリブロックからの内部データ線ＩＯとともに、初段増幅器ＡＭＰＦ０／１に結合される。初段増幅回路ＡＭＰＦ０／１が、読出データと参照電位との比較結果に従って、対応のローカルデータ線対ＬＩＯを駆動する。
【０１６６】
図２３は、図２１に示すメモリアレイ構造におけるデータ読出時の選択メモリセルの分布を概略的に示す図である。図２３においてメモリブロックＭＵ００−ＭＵ０３およびＭＬ００−ＭＬ０３においてメモリセルＭＣが選択される。メモリブロックＭＵ１０−ＭＵ１３およびＭＬ１０−ＭＬ１３においては、ダミーセルＲＭＣが選択され、選択ダミーセルのデータが読出される。
【０１６７】
ローカルデータ線対ＬＩＯ０−ＬＩＯ３およびＬＩＯ４−ＬＩＯ７に対してそれぞれ、内部データ線からのデータを増幅する初段増幅回路ＡＭＰＦ（ＡＭＰＦ０／１）が設けられ、それぞれ、対応のメモリブロックのメモリセルＭＣおよびダミーセルＲＭＣのデータを差動的に増幅し、該増幅結果に従って対応のローカルデータ線対ＬＩＯ０−ＬＩＯ７を駆動する。
【０１６８】
ローカルデータ線対ＬＩＯ０−ＬＩＯ３が、それぞれ、グローバルデータ線対ＧＩＯＵ０−ＧＩＯＵ３に結合され、ローカルデータ線対ＬＩＯ４−ＬＩＯ７が、それぞれ、グローバルデータ線対ＧＩＯＬ０−ＧＩＯＬ３に結合される。したがって、この図２３に示すように、図２１に示すアレイ構造においては、８ビットデータの読出が行なわれる。
【０１６９】
読出ビット線ＲＢＬが、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）のような折返しビット線構造でない場合においても、隣接非選択メモリブロックにおいて参照セルを選択して参照データを生成することにより、等価的に、相補信号線構造を実現することができ、ノイズ耐性に優れたデータ読出を行なうことができる。
【０１７０】
以上のように、この発明の実施の形態３に従えば、書込ビット線と読出ビット線とを別々に設けており、また、読出ビット線毎にプリチャージ／増幅回路を設けており、読出ビット線を流れるメモリセル電流が、負荷の大きな内部データ線を駆動することは要求されず、高速で内部データの読出を行なうことができる。また、読出ビット線の負荷を軽減することができ、高速で読出ビット線の電位を変化させることができる。
【０１７１】
［実施の形態４］
図２４は、この発明の実施の形態４に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。図２４において、不揮発性半導体記憶装置は、メモリセルが行列状に配列されるメモリセルアレイ１００と、メモリセルアレイ１００の選択メモリセルに対するデータの書込を行なう書込系回路１０２と、メモリセルアレイ１００の選択メモリセルのデータの読出を行なう読出系回路１０４を含む。
【０１７２】
メモリセルは、記憶素子が例えばＴＭＲ素子で構成され、メモリセルアレイ１００においては、書込ビット線ＷＢＬ、デジット線ＤＬ、読出ビット線ＲＢＬ、およびワード線ＷＬが配設される。メモリアレイ１００は、複数のメモリブロックに分割され、また、メモリセルおよび参照セルを含む。参照セルに対しては、参照読出ビット線および参照書込ビット線が配置されるが、図２４においては、図面を簡略化するために、これらの参照セルに対する信号線は示していない。
【０１７３】
書込系回路１０２は、書込ビット線ＷＢＬに対して設けられる書込ビット線ドライバおよびデジット線ＤＬに対して設けられるデジット線ドライバを含み、読出系回路１０４は、読出ビット線ＲＢＬにプリチャージ電圧を供給するプリチャージ回路、読出ビット線の信号電位を内部データ線に読出す１次アンプ、およびワード線ＷＬを駆動するワード線ドライバを含む。この読出系回路１０４は、また、さらに、参照セルに対するプリチャージ回路および一次アンプと、内部データ線に読出されたデータを増幅して内部読出データを生成する初段増幅回路を含む。
【０１７４】
この不揮発性半導体記憶装置は、さらに、外部からの動作モードを指定するコマンドＣＭＤをデコードし、指定された動作モードを示す内部動作制御信号を生成するコマンドデコーダ１０６と、コマンドデコーダ１０６からの書込モード指示信号に従って書込系回路の動作を制御する書込制御回路１０８と、コマンドデコーダ１０６からの読出モード指示信号に従って読出系回路１０４の動作を制御する読出制御回路１１０を含む。
【０１７５】
コマンドＣＭＤは、外部からのクロック信号ＣＬＫに同期して与えられるチップセレクト信号、ライトコマンドおよびリードコマンドを含む。しかしながら、このコマンドＣＭＤは、デコードされた後の動作モード指示信号であってもよい。
【０１７６】
この不揮発性半導体記憶装置は、さらに、外部からの書込データＤを取込み、内部書込信号を生成する入力バッファ１１２と、入力バッファ１１２からの内部書込データをラッチする入力ラッチ１１４と、読出系回路１０４により読出された内部読出データを増幅するリードアンプ１１６と、リードアンプ１１６により増幅されたデータをラッチする出力ラッチ１１８と、出力ラッチ１１８によりラッチされた信号をたとえばクロック信号に同期して所定のタイミングで外部読出データＱとして出力する出力バッファ１２０と、入力ラッチ１１４と出力ラッチ１１８にそれぞれラッチされたデータの論理レベルの一致／不一致を判定し、その判定結果に基づいたモード調整信号を生成するセル書込調整回路１２２を含む。
【０１７７】
リードアンプ１１６は、先の実施の形態１における最終段増幅器ＡＭＰＳに対応する。
入力バッファ１１２、入力ラッチ１１４、リードアンプ１１６、出力ラッチ１１８および出力バッファ１２０は、書込制御回路１０８および読出制御回路１１０の出力する動作モード制御信号に従ってその動作タイミングが決定されるが、この経路は図２４においては示していない。
【０１７８】
セル書込調整回路１２２は、入力ラッチ１１４および出力ラッチ１１８に格納されたデータの論理レベルの一致／不一致に従って、選択メモリセルへの書込動作を制御し、いわゆる「リードベリファイライト」を実現する。
【０１７９】
このリードベリファイライト動作は、データ書込時、アクセス対象のメモリセルのデータを内部で読出し、入力ラッチ１１４に保持されている書込データが、出力ラッチ１１８からラッチされたデータと論理レベルが一致する場合には、データＤの書込は停止する動作モードである。この場合、セル書込調整回路１２２は書込制御回路１０８に対し、書込禁止信号を生成する。この場合、書込制御回路１０８は、データ書込が行なわれたことを示すフラグを外部へ出力してもよい（この経路は示さず）。
【０１８０】
この場合、既に書込まれているデータと同一論理レベルのデータを、再書込するのを防止しており、データ書込時の消費電流を低減することができる。
【０１８１】
［変更例１］
図２５は、この発明の実施の形態４のセル書込調整回路１２２の変更例１の動作を示すタイミング図である。以下、図２５を参照して、図２４に示す不揮発性半導体記憶装置のデータ書込時の動作について説明する。
【０１８２】
メモリセルアレイ１００における内部構造は、先の実施の形態１に示す構成と同様であり、また、アレイ全体の構成は、実施の形態１またはその変更例のアレイ構成のいずれが用いられてもよい。
【０１８３】
ただし、図２５に示す信号波形図においては、図１５に示すメモリブロック♯Ａおよび♯Ｂを含む構成におけるデータ書込動作時の信号波形を示す。
【０１８４】
クロックサイクルＩにおいて、外部からのコマンドＣＳ、ＷＲＣＭおよびＷＤＣＭによりデータ書込が指示される。このデータ書込が指定されると、まず、選択メモリブロック♯Ａにおいて、デジット線ＤＬへデジット線書込電流が供給される。この後、ワード線ＷＬが選択状態へ駆動される。読出ビット線ＲＢＬは、それまで、所定のプリチャージ電圧レベルにプリチャージされており、ワード線ＷＬの選択状態への駆動に従って、メモリセルの記憶データに従ってその電位が変化する。この読出時においては、書込対象のメモリセルを指定するアドレス信号に従ってメモリセルが選択されており、データ読出が行われるメモリセルと書込対象のメモリセルは同一セルである。
【０１８５】
選択メモリセルが、高抵抗値Ｒｍａｘの状態にあり、メモリセル電流が小さいため、基準電圧Ｖｒｅｆよりも高い電圧レベルに読出ビット線ＲＢＬが維持される。この状態では、読出ビット線ＲＢＬに対して設けられた１次アンプのＭＯＳトランジスタのコンダクタンスが大きくなり、内部データ線ＩＯａの電位が、基準値Ｖａよりも低下する。
【０１８６】
一方、メモリブロック♯Ｂにおいても、参照セルの選択を行なうため、ワード線ＷＬが選択状態へ駆動される。読出ビット線ＲＢＬはプリチャージ状態を維持し、内部データ線ＩＯｂには、基準値Ｖａのレベルの参照電圧が伝達される。この状態で、書込データと読出データの論理レベルが不一致のときには、最初の書込として、書込ビット線ＷＢＬへ、比較的小さな書込電流が供給され、書込ワード線ＷＢＬの電圧レベルが上昇する。
【０１８７】
クロックサイクルＩＩにおいても、書込データと内部読出データとの比較動作が再び行なわれる。この場合においても、依然、書込データと内部読出データの論理レベルは不一致であり、書込ビット線ＷＢＬに対する書込ビット線電流が大きくされ、また、デジット線ＤＬの書込電流が増加されて、再び、この選択メモリセルへのデータの書込が行なわれる。
【０１８８】
クロックサイクルＩＩＩにおいても、依然、内部読出データと書込データの論理レベルは不一致であるため、再び、書込ビット線ＷＢＬに対する書込電流が増大され、再びメモリセルへのデータの書込が行なわれる。デジット線ＤＬの書込電流は、この書込サイクルが完了するまで連続的に順次増大され、その電位が上昇する。
【０１８９】
書込ビット線ＷＢＬへの書込電流が大きくされて書込が行われて、メモリセルの記憶データの論理レベルが反転すると、読出ビット線ＲＢＬへは抵抗値Ｒｍｉｎのメモリセルが接続されるため、メモリセル電流が増大し、読出ビット線ＲＢＬの電位レベルが低下する。この読出ビット線ＲＢＬの電位低下に応じて、内部データ線ＩＯａの電圧レベルが上昇する（内部データ線はプルアップ抵抗が設けられており所定のプリチャージ電圧レベルにプルアップされている）。
【０１９０】
したがって、このクロックサイクルＩＶにおいては、デジット線ＤＬへ書込電流が増大されて供給されているものの、内部読出データと書込データの論理レベルが一致しているため、書込ビット線ＷＢＬへの書込電流の供給は停止される。これにより、クロックサイクルＩＶにおいて、データの書込が完了する。
【０１９１】
セル書込調整回路１２２により論理レベル一致が検出されると、書込制御回路１０８へ論理レベルの一致検出を指示し（信号ＺＷＥＮを活性化）、書込制御回路１０８により、書込系回路１０２による書込動作を完了させる。
【０１９２】
クロックサイクルＶにおいて、再び、データの書込が指定される。このクロックサイクルＶにおいては、メモリブロック♯Ｂのメモリセルへのデータの書込が指定される。この場合、メモリブロック♯Ｂにおいて、デジット線ＤＬおよびワード線ＷＬが選択状態へ駆動される。応じて、メモリブロック♯Ｂにおいて、読出ビット線ＲＢＬに、選択メモリセルの記憶データに応じた信号電位が現れる。メモリブロック♯Ｂにおいて、抵抗値Ｒｍｉｎを記憶するメモリセルが選択されており、内部データ線ＩＯｂの電圧レベルが、基準値Ｖａよりも低下する。
【０１９３】
メモリブロック♯Ａにおいては、ワード線ＷＬが選択され、読出ビット線ＲＢＬは非選択状態のプリチャージレベルに維持される。参照セルが選択され、内部データ線ＩＯａが、基準値Ｖａの電圧レベルに駆動される。外部からの書込データと内部で読出されたデータの論理レベルが一致した場合、セル書込調整回路１２２がこの一致を検出すると、書込制御回路１０８に対して書込完了を指示する信号ＺＷＥＮを生成する。この書込完了指示信号に従って、書込ビット線ＷＢＬに対する書込電流の供給は行なわれず、書込は完了する。
【０１９４】
書込データと同じ論理レベルのデータが既に、対象メモリセルに記憶されている場合には、データの書込を停止することにより、データ書込時の消費電流を低減することができる。また、データ書込時においても、確実に書込データが外部データに対応する論理レベルに設定されているかを判定することができ、書込ベリファイを行いながらデータの書込を行うことができる。
【０１９５】
また、データ書込時、書込電流（デジット線および書込ビット線両者）を徐々に増加させており、この書込データの論理レベルは所定の論理レベルに一致するまで増大させるだけでよく、最初から、この書込電流の電流値を所望の値に高精度で設定することは要求されず、これらの書込電流を生成する回路の構成が簡略化される（高精度の低電流発生回路は不要となるため）。
【０１９６】
図２６は、このデータ書込時の書込電流を発生させる部分の構成の一例を示す図である。図２６において、書込電流生成部は、書込制御信号ＺＷＥＮに従って電流を供給する電流ドライバ１３０と、電流ドライバ１３０からの電流により充電される容量素子１３２と、容量素子１３２の充電電位によりその駆動電流量が設定されるＮチャネルＭＯＳトランジスタ１３４と、ＭＯＳトランジスタ１３４を介して流れる電流のミラー電流を書込電流Ｉｗｒとして生成する電流源回路１３６を含む。
【０１９７】
電流ドライバ１３０は、電源ノードと接地ノードとの間に直列に接続されかつそのゲートに書込制御信号ＺＷＥＮを受けるＭＯＳトランジスタＰＱ１およびＮＱ１を含む。この電流ドライバ１３０は、実質的に、この書込制御信号ＺＷＥＮを反転するＣＭＯＳインバータである。この書込制御信号ＺＷＥＮの活性時（Ｌレベルのとき）、その電流ドライバ１３０は、ＰチャネルＭＯＳトランジスタＰＱ１がオン状態となり、容量素子１３２を充電する。この容量素子１３２の充電速度は、ＭＯＳトランジスタＰＱ１のオン抵抗と容量素子１３２の容量値とに決定される。したがって所定の時定数で、この容量素子１３２の充電電位が上昇する。書込を停止するときには、この書込制御信号ＺＷＥＮがＨレベルとなり、電流ドライバ１３０が非活性化され、容量素子１３２が放電される。
【０１９８】
電流源回路１３６は、そのゲートおよびドレインがＭＯＳトランジスタ１３４に接続されかつそのソースが電源ノードに接続されるＰチャネルＭＯＳトランジスタＰＱ２と、電源ノードと出力ノードとの間に接続されかつそのゲートがＭＯＳトランジスタＰＱ２のゲートに接続されるＰチャネルＭＯＳトランジスタＰＱ３を含む。これらのＭＯＳトランジスタＰＱ２およびＰＱ３は、カレントミラー回路を構成し、ＭＯＳトランジスタＰＱ２を流れる電流、すなわち、ＭＯＳトランジスタ１３４を介して流れる電流のミラー電流が、書込電流Ｉｗｒとして生成される。
【０１９９】
この書込電流Ｉｗｒは、デジット線に供給される電流であってもよく、書込ビット線に伝達される電流であってもよい。ＭＯＳトランジスタＰＱ２およびＰＱ３のミラー比を調整することにより、これらのデジット線ＤＬおよび書込ビット線ＷＢＬに供給される書込電流を調整する。
【０２００】
図２７は、ビット線書込ドライバＷＤＲに対する制御信号を発生する部分の構成の一例を示す図である。この図２７に示す構成においては、ビット線書込ドライバＷＤＲは、選択時、書込ビット線ＷＢＬへ電流を供給する。書込ドライバＷＤＲは、１書込指示信号ＨＤ１の活性化時、書込電流Ｉｗｒを書込ビット線ＷＢＬに供給するＮチャネルＭＯＳトランジスタＮＱ２と、０書込指示信号ＨＤ０の活性化時書込ビット線ＷＢＬを放電するＮチャネルＭＯＳトランジスタＮＱ３と、補の書込列選択信号ＺＷＣＳＬの非活性化時（Ｈレベルのとき）導通し、書込ビット線ＷＢＬを接地電圧レベルに維持するＮチャネルＭＯＳトランジスタＮＱ４を含む。
【０２０１】
書込指示信号生成部は、書込列選択信号ＷＣＳＬと書込データＤとを受けて１下記個も指示信号ＨＤ１を生成する書込ゲートＷＧ１と、書込列選択信号ＷＣＳＬを受けるインバータＩＶ１と、インバータＩＶ１の出力信号と書込データＤとを受けて０書込指示信号ＨＤ０を生成する書込ゲートＷＧ０とを含む。
【０２０２】
書込ゲートＷＧ１は、ＡＮＤ回路で構成され、書込列選択信号ＷＣＳＬと書込データＤとがともにＨレベルのときに、１書込指示信号ＨＤ１をＨレベルに駆動する。書込ゲートＷＧ０はＮＯＲゲートで構成され、０書込指示信号ＨＤ０を、書込列選択信号ＷＣＳＬがＨレベルでありかつ書込データＤがＬレベルのときにＨレベルに駆動する。
【０２０３】
したがって、書込列選択信号ＷＣＳＬがＬレベルのとき、書込ゲートＷＧ１からの１書込指示信号ＨＤ１が、Ｌレベルであり、また書込ゲートＷＧ０の出力信号の０書込指示信号ＨＤ０もＬレベルである。このときには、補の書込列選択信号ＺＷＣＳＬがＨレベルであり、ＭＯＳトランジスタＮＱ４により、書込ビット線ＷＢＬは、接地電圧レベルに維持される。
【０２０４】
書込列選択信号ＷＣＳＬがＨレベルとなり、対応の書込ビット線が指定されると、書込データＤがＨレベルのときには、１書込指示信号ＨＤ１がＨレベルとなり、書込ビット線ＷＢＬに書込電流ＩｗｒがＭＯＳトランジスタＮＱ２を介して供給される。このときには、ＭＯＳトランジスタＮＱ４は、補の書込列選択信号ＺＷＣＳＬがＬレベルであるため、オフ状態にある。また、書込データＤがＨレベルのときには、０書込指示信号ＨＤ０がＬレベルであり、ＭＯＳトランジスタＮＱ３はオフ状態にある。
【０２０５】
書込列選択信号ＷＣＳＬがＨレベルのとき、書込データＤがＬレベルのときには、書込ゲートＷＧ０からの０書込指示信号ＨＤ０がＨレベルとなり、一方、１書込指示信号ＨＤ１はＬレベルとなる。補の書込列選択信号ＺＷＣＳＬはＬレベルである。したがって、書込ビット線ＷＢＬは、ＭＯＳトランジスタＮＱ３を介して接地ノードに結合される。
【０２０６】
このビット線書込ドライバＷＤＲへ、図２６に示す書込電流発生回路からの書込電流Ｉｗｒを供給する。各書込サイクルごとに、書込列選択信号ＷＣＳＬを活性化することにより、書込ビット線ＷＢＬに供給される電流を、徐々に増大させることができる。
【０２０７】
書込ビット線ＷＢＬに書込電流を供給する期間を書込列選択信号ＷＣＳＬにより決定している。しかしながら、この書込ドライバＷＤＲの活性化期間が、メモリブロック単位で生成される書込制御クロック信号を用いて調整され、書込列選択信号ＷＣＳＬは常時、書込期間中選択状態に維持される構成が用いられてもよい。特に書込列選択信号ＷＣＳＬがメモリアレイを渡って長距離に延在する場合、この書込制御クロック信号を利用することにより、書込列選択信号ＷＣＳＬの充放電の消費電流を低減することができる。
【０２０８】
データ書込時、ワード線ＷＬを選択状態へ駆動する構成としては、以下の構成を利用することができる。すなわち、データ書込コマンドＷＲＣＭが与えられたとき、図２４に示すように書込制御回路１０８からの制御信号に基づいて読出制御回路１１０が活性化され、この読出系回路１０４に含まれるワード線ドライブ回路を活性化して、与えられたアドレス信号に従ってワード線ＷＬを選択状態へ駆動する。
【０２０９】
以上のように、この発明の実施の形態４の構成に従えば、データ書込時、書込対象のメモリセルの記憶データを書込データと比較し、その比較結果に基づいて、書込対象のメモリセルへの書込動作を制御しており、消費電流を低減でき、また書込電流の精度を低減でき、書込電流のマージンを大きくすることができる。
【０２１０】
［実施の形態５］
図２８は、この発明の実施の形態５に従う不揮発性半導体記憶装置の全体の構成を概略的に示す図である。この図２８に示す不揮発性半導体記憶装置においては、内部データの書込および読出を行なう部分の構成が、先の実施の形態４に示す不揮発性半導体記憶装置の構成と異なる。
【０２１１】
すなわち、この図２８に示す不揮発性半導体記憶装置は、内部データ読出系として、読出系回路１０４に含まれる初段アンプ（ＡＭＰＦ０、ＡＭＰＦ１）の出力信号の伝達経路を切換えるデマルチプレクサ（ＤＭＵＸ）１５０と、デマルチプレクサ１５０の出力信号を読出制御回路１１０の制御の下に増幅するリードアンプ１５１および１５２と、リードアンプ１５１および１５２の出力信号を、それぞれ、読出制御回路１１０の出力信号に従ってラッチするラッチ回路１５３および１５４と、ラッチ回路１５３および１５４の出力信号を、読出制御回路１１０の制御の下に選択するセレクタ１５５が設けられる。
【０２１２】
内部データ書込系として、入力バッファ１１２からの内部信号をラッチする入力ラッチ１１４と、入力ラッチ１１４のラッチデータとセレクタ１５５により選択されたデータとの一方をモード指定信号ＭＯＤに従って選択して書込系回路１０２へ書込データとして伝達するセレクタ１６２と、セレクタ１５５および１６２により選択されたデータの論理レベルに従って書込制御信号ＺＷＥＮを生成して書込制御回路１０８へ与えるセル書込調整回路１６０が設けられる。
【０２１３】
メモリセルアレイ１００、書込系回路１０２および読出系回路１０４の構成は、先の実施の形態４に示す構成と同じである。
【０２１４】
書込制御回路１０８は、コマンドデコーダ１０６からの動作モード指示信号に従って各種のデータ書込に必要な動作を制御し、またセル書込調整回路１６０からの書込制御信号ＺＷＥＮに従って書込動作を制御する。この書込制御回路１０８は、またデータ書込を示すライトコマンドとデータ読出を示すリードコマンドが同時に与えられたときに、さらに、コマンドＣＭＤがリードモディファイライトモードを指定しているときには、モード指定信号ＭＯＤによりセレクタ１６２の選択経路を切換える。すなわち、リードモディファイライト動作モード時には、内部読出されたデータをセレクタ１６２により選択してセル書込調整回路１６０へ与えるとともに、書込系回路１０２へ書込データとして与える。
【０２１５】
この図２８に示す不揮発性半導体記憶装置は、クロック信号ＣＬＫにより動作サイクルが規定され、データ書込モード動作時においては、特にクロック信号の半サイクルがデータ読出期間およびデータ書込期間として規定される。リードアンプ１５１およびラッチ回路１５３は、このクロック信号の前半のサイクルで活性化され、リードアンプ１５２およびラッチ回路１５４は、１クロックサイクル期間中の通常読出時の適当なタイミング（前半サイクルから後半サイクルに渡る期間）において活性化される。
【０２１６】
デマルチプレクサ１５０は、データの書込および読出が並行して行なわれるときには、読出系回路１０４から読出されたデータをリードアンプ１５１へ伝達し、通常のデータ読出が行なわれる場合には（リードコマンドのみが与えられたとき）、読出系回路１０４からの内部読出データをリードアンプ１５２へ伝達する。
【０２１７】
セレクタ１５５は、通常のデータ読出のみを行なう場合には、ラッチ回路１５４にラッチされたデータを選択し、書込モードが指定されているときに、セレクタ１５５は、ラッチ回路１５３のラッチデータを選択する状態に設定される。
【０２１８】
図２９は、この図２８に示す不揮発性半導体記憶装置の動作を示すタイミング図である。以下、図２９を参照して、図２８に示す不揮発性半導体記憶装置のデータ書込／読出動作について説明する。
【０２１９】
まず、サイクルＩにおいて、外部からのコマンドに従ってデータ書込モードおよび読出モードがライトコマンドＷＲＣＭおよびリードコマンドＲＤＣＭにより同時に指定される。この場合、読出回路１０４は、読出制御回路１１０の制御の下に、このサイクルＩの前半期間Ｔ１において外部からのアドレス信号に従ってデータ読出を行ない、ワード線ＷＬを選択状態へ駆動し、また、読出ビット線ＲＢＬに対するプリチャージ／増幅動作を行なう。
【０２２０】
図２９においては、メモリブロック♯Ａにおいてメモリセルが選択され、メモリブロック♯Ｂが参照データを生成する場合の動作を一例として示す。このとき、デマルチプレクサ１５０は、読出系回路１０４からの内部読出データをリードアンプ１５１へ伝達してラッチ回路１５３にラッチさせる。セレクタ１５５は、このラッチ１５３の出力信号を選択して出力する。
【０２２１】
メモリブロック♯Ｂにおいては、ワード線選択が行われて参照セルのデータの読出が行われ、この参照データに従って内部読出データ線ＩＯｂが基準電圧レベルに駆動される。
【０２２２】
サイクルＩの後半サイクルにおいては、メモリブロック♯Ａに対してライトコマンドＷＲＣＭに従って、データの書込が行なわれ、選択デジット線ＤＬおよび書込ビット線ＷＢＬに書込電流が供給され、書込対象のメモリセルへのデータの書込が行なわれる。この場合には、セレクタ１６２は、入力ラッチ１１４からのデータを選択して書込系回路１０２へ与える。セル書込調整回路１６０は、リードコマンドとライトコマンドが同時に与えられているため、データの書換え調整動作は行なわず、書込制御信号ＺＷＥＮは非活性状態を維持する。この場合、図２６に示す書込電流生成回路に代えて、別の定電流源からの書込電流が、デジット線および書込ビット線へそれぞれ供給される。
【０２２３】
この動作モード時において、アドレス信号は、データ書込およびデータ読出に対して同一であっても良く、また、両動作モードにおいて異なるアドレスであっても良い。
【０２２４】
サイクルＩにおいては、前半期間Ｔ１において選択されたメモリセルは、低抵抗値Ｒｍｉｎの状態にあり、内部データ線ＩＯａの電圧レベルは低下量は小さく、Ｌレベルデータが読出される。このデータ読出時、出力バッファ１２０の活性化タイミングは、通常のデータ読出タイミングと同様であれば、ラッチ回路１６３によりラッチされたデータに従って所定の通常動作の読出モード時と同様のタイミングでデータの読出を行なうことができる。
【０２２５】
このサイクルＩにおいて、コマンドＣＭＤに従ってリードモディファイライトモードが指定された場合には、セレクタ１６２が、書込制御回路１０８からのモード指定信号ＭＯＤに従って、セレクタ１５５からの内部読出データを選択して書込系回路１０２へ与える。この場合には、外部からのデータＤに代えて内部読出データに従ってデータの書込が行なわれる。
【０２２６】
サイクルＩＩにおいては、外部からのコマンドに従ってデータ読出モードが指定される。この場合には、データの書込は行なわれず、デマルチプレクサ１５０は読出系回路１０４からの内部読出データを選択してリードアンプ１５２へ伝達する。リードアンプ１５２は通常の読出モードと同様のタイミングで増幅動作を行ない、ラッチ１５４が、このリードアンプ１５２の出力データをラッチする。セレクタ１５５は、このラッチ１５４のデータを選択して出力バッファ１２０へ与える。したがって、この場合においても、通常の動作タイミングと同じタイミングで、外部データの読出が行なわれる。このサイクルにおいては、選択メモリセルは、高抵抗値Ｒｍａｘの状態であり、読出ビット線ＲＢＬのプリチャージ電圧レベルからの低下は少なく、内部読出データ線ＩＯａの電位低下が大きく、Ｈレベルデータが外部へ読出される。
【０２２７】
再び、クロックサイクルＩＩＩにおいて、データ書込指示とデータ読出指示とが同時に与えられる。この場合、クロックサイクルＩと同様にして、再びデマルチプレクサ１５０が、読出系回路１０４からの内部読出データをリードアンプ１５１へ与え、最初のサイクルＴ５により読出されたデータをラッチ回路１５３へ与える。このデータ読出が前半のサイクルＴ５において完了した後、後半のサイクルＴ６において、外部からのアドレス信号に従ってデータの書込が行なわれ、メモリブロック♯Ａにおいてデジット線ＤＬおよび書込ビット線ＷＢＬへの書込電流が供給され、データの書込が行なわれる。メモリブロック♯Ｂにおいては、参照セルデータを読出すため、ワード線ＷＬが選択状態へ駆動される。
【０２２８】
クロックサイクルＩＶにおいては、この不揮発性半導体記憶装置はスタンバイ状態であり、データアクセスは行なわれない。
【０２２９】
クロックサイクルＶにおいて、データ書込のみが指示されたときには、書込制御回路１０８は、セレクタ１６２に入力ラッチ１１４の出力信号を選択させる。セル書込調整回路１６０は、このセレクタ１６２により選択されたデータと、最初の前半サイクルＴ７で読出されたメモリセルデータとの論理レベルの一致／不一致を判定する。このセル書込調整回路１６０が、読出されたメモリセルデータが、書込データと同じと判定した場合には、以後のデータ書込を禁止し、後半サイクルＴ８におけるデータの書込は停止される。図２９においては、指定メモリセルブロック♯Ｂにおける選択メモリセルのデータが、高抵抗状態Ｒｍａｘに対応するデータであり、内部読出データ線ＩＯｂの電圧レベルが基準値Ｖａよりも低くなり、外部からの書込データと内部読出データの論理レベルが一致したとして、データの書込は行なわれない。
【０２３０】
このデータ書込が指定されたとき、論理レベルが不一致の場合には、外部からの書込データに従ってライトベリファイリード動作が実行される（実施の形態４参照）。
【０２３１】
以上のように、データの書込および読出を同時に並行して実行する場合には、クロックサイクルの前半期間においてデータ読出動作を行ない、後半サイクルにおいてデータの書込を実行する。これにより、データの書込および読出を同一サイクルにおいて実行することができ、また、リードモディファイライト、およびライトベリファイリードの動作モードを実現することができる。
【０２３２】
図３０は、この発明の実施の形態５に従う不揮発性半導体記憶装置の内部アドレス生成部の構成を概略的に示す図である。図３０において、内部アドレス生成部は、外部からのアドレス信号ＡＤＤをバッファ処理して内部アドレスを生成するアドレスバッファ１７０と、データ書込時、図２８に示す書込制御回路１０８からの書込ラッチ指示信号ＷＲＴに従って、アドレスバッファ１７０からの内部アドレス信号をラッチして書込アドレス信号ＷＡＤを生成する書込アドレスラッチ回路１７４と、この不揮発性半導体記憶装置へのデータアクセス時、アクセス指示信号ＣＥに従ってアドレスバッファ１７０からのアドレス信号を取込みラッチして内部読出アドレス信号ＲＡＤを生成する読出アドレスラッチ回路１７２を含む。
【０２３３】
読出アドレスラッチ回路１７２からの内部読出アドレス信号ＲＡＤが、読出ビット線ＲＢＬおよびワード線ＷＬを駆動する回路へ供給される。書込アドレスラッチ回路１７４からの内部書込アドレス信号ＷＡＤは、デジット線ＤＬおよび書込ビット線ＷＤＬを駆動する回路へ与えられる。
【０２３４】
図３１は、この図３０に示す内部アドレス生成部の動作を示す信号波形図である。以下、図３１を参照して、図３０に示す内部アドレス生成部の構成について説明する。
【０２３５】
クロックサイクルＣＹ１において、外部からのコマンドＣＳ、ＷＲＣＭおよびＲＤＣＭが与えられ、データ書込指示およびデータ読出指示が同時に与えられる。チップセレクト信号ＣＳに従って、アクセス指示信号ＣＥが活性化され、読出アドレスラッチ回路１７２が、このアドレスバッファ１７０から与えられるアドレス信号Ａ１を取込み、内部読出アドレス信号ＲＡＤを、クロック信号ＣＬＫの立上りに従って生成する。
【０２３６】
一方、書込アドレスラッチ回路１７４は、このクロックサイクルＣＹ１において、ラッチ指示信号ＷＲＴの活性化に従って、アドレスバッファ１７０からの内部アドレス信号Ａ２をラッチして、内部書込アドレス信号ＷＡＤをクロックサイクルＣＹ１の後半期間ＳＰにおいて生成する。このラッチ指示信号ＷＲＴは、前半期間ＦＰの終了後に活性化される。内部書込アドレス信号は、クロック信号ＣＬＫの立下りに同期して生成されても良い（確定状態とされても良い）。
【０２３７】
したがって、データ読出および書込がともに指定された場合には、まずアドレス信号Ａ１に従ってメモリセルの選択およびデータ読出が行なわれ、次いで、アドレス信号Ａ２に従って、メモリセルの選択およびデータ書込が行なわれる。
【０２３８】
クロックサイクルＣＹ２において、コマンドＣＳおよびＲＤＣＭに従って、データ読出が指示される。このクロックサイクルＣＹ１の完了時においては、既に、アクセス指示信号ＣＥおよび書込ラッチ信号ＷＲＴは非活性状態に駆動され、読出アドレスラッチ回路１７２および書込アドレスラッチ回路１７４は、初期状態に設定される（またはスルー状態に設定される）。
【０２３９】
クロックサイクルＣＹ２において、クロック信号ＣＬＫの立上がりに同期して、チップセレクト信号信号ＣＳに従って、アクセス指示信号ＣＥが活性化され、読出アドレスラッチ回路１７２が、このアドレスバッファ１７０からのアドレス信号Ａ３を取込みラッチして、内部読出アドレス信号ＲＡＤを、アドレス信号Ａ３に従って生成する。読出サイクル期間においては、データ書込は行なわれないため、サイクルＣＹ２の前半期間ＹＰから後半期間ＳＰにわたって、読出アドレス信号ＲＡＤが確定状態にある。一方、書込アドレス信号ＷＡＤは、書込アドレスラッチ回路１７４が非活性状態（またはスルー状態）に有り、任意の状態（ドントケア状態）にある。このとき、書込アドレスラッチ回路１７４は、たとえスルー状態にあっても書込系回路は動作しないため、特に問題は生じない。
【０２４０】
クロックサイクルＣＹ３において、外部からのコマンドＣＳおよびＷＲＣＭに従ってデータ書込が指示される。このデータ書込時においては、まずチップセレクト信号ＣＳに従ってアクセス指示信号ＣＥが活性化され、読出アドレスラッチ回路１７２が、アドレスバッファ１７０からのアドレス信号Ａ４を取込みラッチして、内部読出アドレス信号ＲＡＤを生成する。
【０２４１】
次いで、このクロックサイクルＣＹ３の後半期間ＳＰにおいて、書込アドレスラッチ回路１７４が、ラッチ指示信号ＷＲＴに従ってラッチ動作を行なって、アドレスバッファ１７０からのアドレス信号Ａ４に従って書込アドレス信号ＷＡＤを生成する。クロックサイクルＣＹ３において、データ書込のみが指定されたときには、読出アドレス信号ＲＡＤおよび書込アドレス信号ＷＡＤは、同じアドレス信号Ａ４である。この場合、書込対象のメモリセルと同一アドレスから読出されたメモリセルのデータが書込データと比較され、その比較結果に基づいて、後半期間ＳＰにおけるデータの書込が選択的に実行される。
【０２４２】
なお、クロックサイクルＣＹ１において、アドレス信号Ａ１およびＡ２が異なる場合、リードモディファイライト動作が指定されてもよい。このリードモディファイライト動作の指定のためには、別の信号を利用する。その場合、書込データＤの特定のビットを利用する構成が用いられてもよい。また、デフォルトとして、データ書込とデータ読出とが同時に指定された場合には、常にリードモディファイモードが指定されても良い。また、この動作モードが、特定のモードレジスタ回路にモード指示信号を格納することにより指定されても良い。このモードレジスタ回路へのモード指示信号の格納のためには、モードレジスタセットコマンドなどの特定のコマンドが利用されてもよい。
【０２４３】
なお、クロックサイクルＣＹ１においてアドレス信号Ａ１およびＡ２が同一アドレス信号の場合、同様、クロックサイクルＣＹ１の後半期間ＳＰにおけるデータの書込が、書込データと内部読出データとの比較に基づいて選択的に停止されてもよい。この構成を実現する場合、アドレス変化を検出するアドレス変化検出回路（ＡＴＤ回路）を用いて、アドレス信号Ａ１およびＡ２が同一アドレスであるかを判定し、同一アドレス信号の場合、図２８に示すセル書込調整回路１６０を活性化し、書込データと内部読出データの論理レベルの一致／不一致の判定が行なわれる構成が用いられてもよい。
【０２４４】
なお、図３０に示す構成においては、書込アドレスおよび読出アドレスは、共通のアドレスバッファ１７０を介して与えられる。しかしながら、この不揮発性半導体記憶装置が、たとえばプロセッサなどと同一半導体チップ上に形成され、アドレス信号入力ポートが、チップピン端子の影響を受けない場合、読出アドレスラッチ回路および書込アドレスラッチ回路１７４へ、それぞれ、読出アドレス信号および書込アドレス信号が別々の経路およびバッファ回路を介して与えられてもよい。アドレス信号線が、この場合、チップ上配線であり、配線占有面積の問題を考慮することなく、書込アドレス信号および読出アドレス信号を別々の信号線を介してメモリコントローラまたはプロセッサーから転送することができる。この書込アドレス信号と読出アドレス信号とが別々の経路を介して転送される場合、読出アドレス信号および書込アドレス信号のラッチタイミングを同一タイミングに設定して、内部読出動作および内部書込動作の開始タイミングのみを調整することができ、内部動作タイミング制御を簡略化することができる。
【０２４５】
以上のように、この発明の実施の形態５に従えば、データの読出および書込を行なうサイクル内の期間を調整しており、外部からデータ書込および外部へのデータ読出を指示するコマンドを同一サイクルで供給して、データの書込および読出を行なうことができ、２命令を１サイクルで実行することができ、処理性能を向上させることができる。
【０２４６】
また、内部でリードモディファイライト動作またはリードベリファイライトモードを実現することにより、書込時の消費電流を低減でき、また正確な書込を実現することができる。
【産業上の利用可能性】
【０２４７】
この発明は、一般に、不揮発性半導体記憶装置に対して適応することができ、特に、ＴＭＲ素子または相変化素子などの可変抵抗素子を記憶装置として利用する不揮発性半導体記憶装置に対して適用することにより、低消費電流で高速アクセスを行なうことのできる半導体記憶装置を実現することができる。
【０２４８】
また、書込ビット線と読出ビット線とを別々にも受けて内部でデータ書込とデータ読出とを時分割多重的に実行する構成は、磁気抵抗素子を利用するメモリセルに限定されず、他の相変化素子を利用する不揮発性半導体記憶装置および絶縁膜に電荷を蓄積するまたはフローティングゲートに電荷を蓄積してデータを記憶するしきい値電圧変更型メモリセルを利用する不揮発性半導体記憶装置に対しても適用することができる。
【符号の説明】
【０２４９】
ＭＣ  メモリセル、ＭＴ  メモリセル選択トランジスタ、ＶＲ，ＶＲＰ  可変抵抗素子、ＳＡＢ  半導体基板領域、３  ソース不純物領域、ＳＬ  ソース線、２，２ａ，２ｂ  導電層（ワード線）、５  分離ゲート電極層、２０  活性領域、２１  Ｎ型領域、２３ａ，２３ｂ  Ｐ型不純物層、３４  Ｎ型領域、３８ａ，３８ｂ  Ｐ型不純物層、４２ａ，４２ｂ  Ｐ型不純物領域、４５ａ，４５ｂ  ゲート電極層（導電層）、ＰＣＫ１−ＰＣＫ３，ＰＣＫ  プリチャージ回路、ＦＡＭ１−ＦＡＭ３，ＦＡＭ  １次アンプ、ＮＴａ，ＮＴｂ  ＮチャネルＭＯＳトランジスタ、ＷＤＲＬ１，ＷＤＲＬ２，ＷＤＲＲ１，ＷＤＲＲ２  書込ビット線ドライバ、ＲＷＤＲＬ０，ＲＷＤＲＲ０，ＲＷＤＲＬ１，ＲＷＤＲＲ１  参照書込ビット線ドライバ、ＡＦＰＦ０，ＡＦＰＦ１  初段アンプ、ＡＭＰＳ  出力端増幅回路、ＬＴ  ラッチ回路、ＯＢＦ  出力バッファ、ＡＶＴＧ  平均化トランジスタ、ＮＴ１，ＮＴ２，ＮＴ３  ＮチャネルＭＯＳトランジスタ、ＭＵ００−ＭＵ０３，ＭＵ１０−ＭＵ１３，ＭＬ００−ＭＬ０３，ＭＬ１０−ＭＬ１３  メモリブロック、ＬＩＯ０−ＬＩＯ７  ローカルデータ線対、ＧＩＯＵ０−ＧＩＯＵ３，ＧＩＩＯＬ０−ＧＩＯＬ３  グローバルデータ線対、ＶＲ０−ＶＲ３  ＲＣＳＬドライバ、ＣＶＷ０−ＣＶＷ３  ＷＣＳＬドライバ、１００  メモリセルアレイ、１０２  書込系回路、１０４  読出系回路、１０６  コマンドデコーダ、１０８  書込制御回路、１１０  読出制御回路、１１２  入力バッファ、１１４  入力ラッチ、１１６  リードアンプ、１１８  出力ラッチ、１２０  出力バッファ、１２２  セル書込調整回路、１３０  書込電流調整回路、１３２  容量素子、１３６  電流源回路、１５０  デマルチプレクサ、１５１，１５２  リードアンプ、１５３，１５４  ラッチ回路、１５５  セレクタ、１６０  セル書込調整回路、１６２  セレクタ、１７０  アドレスバッファ、１７２  読出アドレスラッチ回路、１７４  書込アドレスラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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