(57)【要約】【課題】外部端子にドレイン端子が接続されるＭＯＳトランジスタの静電破壊耐量を増大させることのできる半導体装置を提供する。【解決手段】内部回路１００の最終段の出力回路のＰＭＯＳトランジスタＰ１００とＮＭＯＳトランジスタＮ１００のドレイン端子が接続され、電源電位線ＶＣＣへ順方向に接続されたダイオードＤ１と、接地電位線ＧＮＤへ逆方向に接続されたダイオードＤ２とが接続されている出力端子ＯＵＴを有する半導体装置において、インバータ１は、出力端子ＯＵＴへ印加されるサージ電圧の基準電位線である接地電位線ＧＮＤへ入力端子が接続され、インバータ２は、インバータ１の出力が入力され、ＮＭＯＳトランジスタ３は、出力端子ＯＵＴと接地電位線ＧＮＤとの間に接続され、インバータ２の出力がゲート電極へ入力される。【選択図】図１
2010263100.tif 000002
【特許請求の範囲】
【請求項１】
内部回路のＭＯＳトランジスタのドレイン端子が接続される外部端子と、前記外部端子から電源電位線へ順方向に接続された第１のダイオードと、前記外部端子から接地電位線へ逆方向に接続された第２のダイオードとを有する半導体装置であって、
前記電源電位線および前記接地電位線のいずれかが、前記外部端子へ印加されるサージ電圧の基準電位線であるときに、前記基準電位線へ入力端子が接続される第１のインバータと、
前記第１のインバータの出力が入力される第２のインバータと、
前記外部端子と前記基準電位線との間に接続され、前記第２のインバータの出力がゲート電極へ入力されるＭＯＳトランジスタと
を備えることを特徴とする半導体装置。
【請求項２】
前記第１のインバータの出力端子および前記第２のインバータの出力端子のそれぞれに、出力の伝播を遅延させる遅延素子が接続されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のインバータに接続された前記遅延素子の後段に、
それぞれの出力端子に遅延素子が接続された２段構成のインバータが、複数段縦続接続されている
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記遅延素子が、キャパシタである
ことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記遅延素子が、ＭＯＳトランジスタである
ことを特徴とする請求項２または３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置では、外部端子に印加されるサージから内部回路を保護するために、外部端子に接続されるＥＳＤ保護回路が設けられる。
【０００３】
例えば、ＣＭＯＳトランジスタで構成された出力回路の出力端子に接続されるＥＳＤ保護回路として、出力端子とＶＣＣ電源ラインとの間に順方向接続された第１の保護ダイオードと、出力端子とＧＮＤラインとの間に逆方向接続された第２の保護ダイオードが設けられる。
【０００４】
この出力端子に、例えば、ＧＮＤ基準のプラスのサージが印加された場合、上述のＥＳＤ保護回路は、このサージを出力端子とＧＮＤラインとの間に接続された第２の保護ダイオードによりＧＮＤ端子へ逃がす必要がある。しかし、この場合、第２の保護ダイオードには逆電圧がかかるため、電流が流れにくい。
【０００５】
一方、出力端子とＧＮＤ端子以外がオープンとなった状態でサージが印加された場合、出力回路のＮＭＯＳトランジスタのゲート電位が中間レベルとなって、このＮＭＯＳトランジスタはオフ状態とならずに電流が流れやすくなっている。したがって、出力端子にＧＮＤ基準のプラスのサージが印加された場合、サージ電流は、ＥＳＤ保護回路の第２の保護ダイオードよりも出力回路のＮＭＯＳトランジスタへ多く流れる。
【０００６】
また、出力回路のＰＭＯＳトランジスタもオフ状態になっていないので、出力端子へ印加されたプラスサージは、ＶＣＣ電源ラインとの間に順方向接続された第１の保護ダイオードから出力回路のＰＭＯＳトランジスタを経由する経路からも、出力回路のＮＭＯＳトランジスタへ流れ込む。
【０００７】
したがって、出力回路のＮＭＯＳトランジスタのドレイン端子のコンタクト部に電流が集中し、このコンタクト部に熱破壊が生じることがあり、このＮＭＯＳトランジスタの静電破壊（ＥＳＤ）耐量が小さいという問題があった。
【０００８】
これに対して、従来、入力端がＶＣＣ電源ラインに接続されたインバータを出力回路に並列に接続し、このインバータの出力により、出力端子とＧＮＤラインとの間に挿入されＮＭＯＳトランジスタを駆動するようにした半導体装置が提案されている（例えば、特許文献１参照。）。
【０００９】
この提案の半導体装置では、出力端子にＧＮＤ基準のプラスのサージが印加された場合、出力回路に並列に接続されたインバータの出力が不定となることを利用して、出力端子とＧＮＤラインとの間に挿入されＮＭＯＳトランジスタを導通させ、このＮＭＯＳトランジスタに出力回路のＮＭＯＳトランジスタよりも多くのサージ電流を流すことにより、出力回路のＥＳＤ耐量の増大を図っている。
【００１０】
ところが実際には、印加されたプラスサージ電圧をＶ、出力端子とＶＣＣ電源ラインとの間に接続された第１の保護ダイオードの順方向降下電圧をＶｆとすると、プラスサージ印加時の電源電圧ＶＣＣは、概ね、
ＶＣＣ＝Ｖ−Ｖｆ
となる。
【００１１】
ここで、プラスサージ電圧Ｖは、ダイオードの順方向降下電圧Ｖｆに比べてかなり大きいので、出力端子にＧＮＤ基準のプラスのサージが印加された場合、ＶＣＣ電源ラインはオープンにならず、その電圧ＶＣＣは、プラスサージ電圧Ｖに近い値（ＶＣＣ≒Ｖ）となる。
【００１２】
したがって、この場合、上述の提案の半導体装置の、入力端がＶＣＣ電源ラインに接続されたインバータのＰＭＯＳトランジスタはオフし、その出力電位はＧＮＤ電位となる。これにより、このインバータの出力により駆動されるＮＭＯＳトランジスタが導通せず、出力回路のＥＳＤ耐量を増大させることができない場合があった。
【００１３】
また、上述のＭＯＳトランジスタのドレイン端子のコンタクト部に電流が集中するという問題は、出力回路のみならず、プルダウン（またはプルアップ）用のＭＯＳトランジスタのドレイン端子が入力端子に接続される、プルダウン（またはプルアップ）機能付き入力回路においても発生する。
【００１４】
したがって、このプルダウン（またはプルアップ）機能付き入力回路においても、出力回路と同様、入力端子に接続されるＭＯＳトランジスタのドレイン端子のコンタクト部への電流集中による熱破壊によりＭＯＳトランジスタのＥＳＤ耐量が小さくなる、という問題を改善する必要がある。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平９−１９１２４２号公報  （第３−４ページ、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
そこで、本発明の目的は、外部端子にドレイン端子が接続されるＭＯＳトランジスタの静電破壊耐量を増大させることのできる半導体装置を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の一態様によれば、内部回路のＭＯＳトランジスタのドレイン端子が接続される外部端子と、前記外部端子から電源電位線へ順方向に接続された第１のダイオードと、前記外部端子から接地電位線へ逆方向に接続された第２のダイオードとを有する半導体装置であって、前記電源電位線および前記接地電位線のいずれかが、前記外部端子へ印加されるサージ電圧の基準電位線であるときに、前記基準電位線へ入力端子が接続される第１のインバータと、前記第１のインバータの出力が入力される第２のインバータと、前記外部端子と前記基準電位線との間に接続され、前記第２のインバータの出力がゲート電極へ入力されるＭＯＳトランジスタとを備えることを特徴とする半導体装置が提供される。
【発明の効果】
【００１８】
本発明によれば、外部端子にドレイン端子が接続されるＭＯＳトランジスタの静電破壊耐量を増大させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例１に係る半導体装置の構成の例を示す回路図。
【図２】実施例１の半導体装置の出力端子にＧＮＤ基準のプラスサージが印加されたときの電圧／電流波形図。
【図３】実施例１の半導体装置の出力端子にＧＮＤ基準のプラスサージが印加されたときの電流経路を示す図。
【図４】本発明の実施例２に係る半導体装置の構成の例を示す回路図。
【図５】本発明の実施例３に係る半導体装置の構成の例およびマイナスサージ印加時の電流経路を示す回路図。
【図６】本発明の実施例４に係る半導体装置の構成の例を示す回路図。
【図７】実施例４の半導体装置の入力端子にＧＮＤ基準のプラスサージが印加されたときの電流経路を示す図。
【図８】本発明の実施例５に係る半導体装置の構成の例およびマイナスサージ印加時の電流経路を示す回路図。
【図９】本発明の実施例６に係る半導体装置の構成の例を示す回路図。
【図１０】キャパシタの代わりにＭＯＳトランジスタを遅延素子とした例を示す回路図。
【図１１】サージ電流分散回路の構成の例を示す回路図。
【図１２】サージ電流分散回路をｎ段縦続接続した例を示す回路図。
【発明を実施するための形態】
【００２０】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【実施例１】
【００２１】
図１は、本発明の実施例１に係るＣＭＯＳ型半導体装置の構成の例を示す回路図である。
【００２２】
図１に示す回路は、出力端子ＯＵＴにＰＭＯＳトランジスタＰ１００とＮＭＯＳトランジスタＮ１００のドレイン端子が接続される、内部回路１００の最終段の出力回路に対するサージ保護回路である。出力端子ＯＵＴには、通常の半導体装置と同様、静電破壊防止用に、出力端子ＯＵＴから電源電位線ＶＣＣへ順方向に接続されたダイオードＤ１と、出力端子ＯＵＴから接地電位線ＧＮＤへ逆方向に接続されたダイオードＤ２とが接続されている。
【００２３】
本実施例では、接地電位ＧＮＤを基準電位として出力端子ＯＵＴに印加されるプラスサージから、出力回路のＮＭＯＳトランジスタＮ１００のドレインコンタクト部を保護する回路の例を示す。
【００２４】
本実施例のサージ保護回路は、出力端子ＯＵＴへ印加されるサージ電圧の基準電位線である接地電位線ＧＮＤへ入力端子が接続されるインバータ１と、インバータ１の出力が入力されるインバータ２と、出力端子ＯＵＴと接地電位線ＧＮＤとの間に接続され、インバータ２の出力がゲート電極へ入力されるＮＭＯＳトランジスタ３と、を備える。
【００２５】
ここで、インバータ１は、ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１により構成され、インバータ２は、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１により構成される。また、インバータ１およびインバータ２の出力端子には、寄生容量ＣＰ１、ＣＰ２がそれぞれ付随している。
【００２６】
次に、接地電位ＧＮＤを基準電位として出力端子ＯＵＴへプラスサージが印加されたときの、本実施例のサージ保護回路の動作について、図２〜図３を用いて説明する。
【００２７】
図２は、出力端子ＯＵＴへプラスサージが印加されたときの電源電位線ＶＣＣの電圧、インバータ１の出力電圧、およびインバータ２の貫通電流を示す波形図であり、図３は、プラスサージ印加時の電流経路を示す図である。
【００２８】
時刻Ｔ１でピークを示すプラスサージが出力端子ＯＵＴへ印加されたとき、電源電位線ＶＣＣの電圧は、ダイオードＤ１が順方向のため、図２に示すように、サージ電圧に追随する波形となる。このとき、電源電位線ＶＣＣの電圧ＶＣＣは、サージ電圧をＶ、ダイオードＤ１の順方向降下電圧をＶｆとすると、ＶＣＣ＝Ｖ−Ｖｆとなる。
【００２９】
したがって、インバータ１のＰＭＯＳトランジスタＰ１１は、ゲート電圧がＧＮＤのためオンし、図３に示すように、寄生容量ＣＰ１を充電電流Ｉ１で充電する。この充電には、ＰＭＯＳトランジスタＰ１１のオン抵抗と寄生容量ＣＰ１の容量値の時定数による遅れ時間があるため、インバータ１の出力電圧は、図２に示すように、電源電位線ＶＣＣの電圧ＶＣＣの変化に遅れて変化する。
【００３０】
したがって、時刻Ｔ１におけるインバータ１の出力電圧は、電源電位線ＶＣＣの電圧に対して中間電位となり、インバータ２のＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１はともにオンする。その結果、インバータ２には、図２および図３に示すように、貫通電流Ｉ２が流れる。
【００３１】
このときのＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１のオン抵抗をそれぞれＲＰ、ＲＮとすると、インバータ２の出力電圧Ｙは、
Ｙ＝｛ＲＮ／（ＲＰ＋ＲＮ）｝・ＶＣＣ
と表される。
【００３２】
このインバータ２の出力電圧ＹがＮＭＯＳトランジスタ３の閾値を超えると、ＮＭＯＳトランジスタ３には、図３に示すように、出力端子ＯＵＴから電流Ｉ３が流れる。
【００３３】
すなわち、本実施例では、出力端子ＯＵＴへプラスサージが印加されたとき、インバータ２を流れる電流Ｉ２と、ＮＭＯＳトランジスタ３を流れる電流Ｉ３、という２つのサージ電流経路が発生する。
【００３４】
これによりサージ電流が分散され、出力回路のＮＭＯＳトランジスタＮ１００のドレインコンタクト部へ流れ込む電流Ｉ００を少なくすることができる。
【００３５】
その後、図２に示す時刻Ｔ２まで時間が進むと、寄生容量ＣＰ１が十分に充電されてインバータ１の出力電圧は電源電位ＶＣＣとなり、インバータ２のＰＭＯＳトランジスタＰ２１がオフし、インバータ２に貫通電流Ｉ２は流れなくなる。また、インバータ２のＮＭＯＳトランジスタＮ２１がオンするため、インバータ２の出力が接地電位ＧＮＤとなり、ＮＭＯＳトランジスタ３がオフして、電流Ｉ３も流れなくなる。
【００３６】
すなわち、インバータ２とＮＭＯＳトランジスタ３によるサージ電流経路は、サージ電圧がピーク付近の時間帯のみ発生し、その他の時間帯では電流経路を形成することがない。これにより、本実施例のサージ保護回路は、通常の回路動作には何ら影響を及ぼさない。
【００３７】
このような本実施例によれば、接地電位ＧＮＤを基準電位として出力端子ＯＵＴへプラスサージが印加されたときのみ電流が流れる経路を発生させることができるので、サージ電流経路が分散され、出力回路のＮＭＯＳトランジスタのドレインコンタクト部へ流れ込む電流を少なくすることができる。これにより、出力回路のＮＭＯＳトランジスタの静電耐量を増加させることができる。
【実施例２】
【００３８】
実施例１では、寄生容量ＣＰ１、ＣＰ２を利用する例を示したが、寄生容量は意図的に設計したものではないため、その容量値はチップごとにバラつく。そのため、サージ保護特性にもバラつきが生じる。そこで、本実施例では、インバータ１およびインバータ２の出力に、意図的に設計したキャパシタをそれぞれ接続するようにした例を示す。
【００３９】
図４は、本発明の実施例２に係るＣＭＯＳ型半導体装置の構成の例を示す回路図である。
【００４０】
本実施例では、インバータ１の出力にキャパシタＣ１が接続され、インバータ２の出力にキャパシタＣ２が接続される。
【００４１】
このような本実施例によれば、キャパシタＣ１の容量値とＰＭＯＳトランジスタＰ１１のオン抵抗による時定数により、インバータ２の入力電圧が中間電位である時間が決まるので、キャパシタＣ１の容量値が一定値にコントロールされることにより、インバータ２を流れる貫通電流の電流値およびその発生時間帯を安定させることができる。
【００４２】
また、キャパシタＣ１の容量値を大きくすれば、インバータ２の入力電圧が中間電位である時間が長くなり、インバータ２により長く貫通電流を流すことができる。これにより、より長くサージ電流が分散され、出力回路のＮＭＯＳトランジスタＮ１００のドレインコンタクト部へかかるストレスをより緩和させることができる。
【実施例３】
【００４３】
本実施例では、電源電位ＶＣＣを基準電位として出力端子ＯＵＴに印加されるマイナスサージから、出力回路のＰＭＯＳトランジスタＰ１００のドレインコンタクト部を保護する回路の例を示す。
【００４４】
図５は、本発明の実施例３に係るＣＭＯＳ型半導体装置の構成の例を示す回路図である。
【００４５】
本実施例のサージ保護回路は、出力端子ＯＵＴへ印加されるサージ電圧の基準電位線である電源電位線ＶＣＣへ入力端子が接続されるインバータ１と、インバータ１の出力が入力されるインバータ２と、出力端子ＯＵＴと電源電位線ＶＣＣとの間に接続され、インバータ２の出力がゲート電極へ入力されるＰＭＯＳトランジスタ３Ａと、を備える。
【００４６】
また、インバータ１の出力と電源電位線ＶＣＣとの間にキャパシタＣ１が接続され、インバータ２の出力と電源電位線ＶＣＣとの間にキャパシタＣ２が接続される。
【００４７】
図５には、電源電位ＶＣＣを基準電位として出力端子ＯＵＴにマイナスサージが印加されたときの電流経路も併せて示す。出力端子ＯＵＴにマイナスサージが印加された場合、サージは出力端子ＯＵＴから電源電位ＶＣＣ端子へ向かうが、サージ電圧が負極性であるため、電流の向きは、電源電位ＶＣＣ端子から出力端子ＯＵＴへ流れるものとして表している。
【００４８】
本実施例におけるサージ保護回路の動作は、サージの極性が逆であるだけで、実施例１および実施例２と同様であるので、ここではその説明を省略する。
【００４９】
本実施例においても、サージ電圧がピーク付近の時間帯では、インバータ２には貫通電流Ｉ５が流れ、ＰＭＯＳトランジスタ３Ａには電流Ｉ６が流れる。これにより、サージ電流が分散され、出力回路のＰＭＯＳトランジスタＰ１００のドレインコンタクト部へ流れ込む電流Ｉ０１を少なくすることができる。
【００５０】
このような本実施例によれば、電源電位ＶＣＣを基準電位として出力端子ＯＵＴへマイナスサージが印加されたときの出力回路のＰＭＯＳトランジスタの静電耐量を増加させることができる。
【実施例４】
【００５１】
実施例１〜３では、ＭＯＳトランジスタのドレイン端子が外部端子へ接続される出力回路に対するサージ保護回路の例を示したが、本実施例では、ＭＯＳトランジスタのドレイン端子が外部端子へ接続される入力回路に対するサージ保護回路の例を示す。
【００５２】
図６は、本発明の実施例４に係るＣＭＯＳ型半導体装置の構成の例を示す回路図である。
【００５３】
図６に示す回路は、入力端子ＩＮにプルダウン用ＮＭＯＳトランジスタＰＤＮのドレイン端子が接続される、内部回路２００の入力回路に対するサージ保護回路である。入力端子ＩＮには、通常の半導体装置と同様、静電破壊防止用に、入力端子ＩＮから電源電位線ＶＣＣへ順方向に接続されたダイオードＤ１と、入力端子ＩＮから接地電位線ＧＮＤへ逆方向に接続されたダイオードＤ２とが接続されている。
【００５４】
本実施例では、接地電位ＧＮＤを基準電位として入力端子ＩＮに印加されるプラスサージから、入力回路のプルダウン用ＮＭＯＳトランジスタＰＤＮのドレインコンタクト部を保護する回路の例を示す。
【００５５】
本実施例のサージ保護回路は、実施例２と全く同じに、インバータ１、インバータ２、ＮＭＯＳトランジスタ３、およびキャパシタＣ１、Ｃ２により構成される。
【００５６】
このサージ保護回路の動作も実施例２と同じであるので、ここではその説明を省略する。
【００５７】
図７は、接地電位ＧＮＤを基準電位として入力端子ＩＮにプラスサージが印加されたときの電流経路を示す図である。
【００５８】
本実施例においても、サージ電圧がピーク付近の時間帯では、インバータ２には貫通電流Ｉ１２が流れ、ＮＭＯＳトランジスタ３には電流Ｉ１３が流れる。これにより、サージ電流が分散され、入力回路のプルダウン用ＮＭＯＳトランジスタＰＤＮのドレインコンタクト部へ流れ込む電流Ｉ０２を少なくすることができる。
【００５９】
このような本実施例によれば、接地電位ＧＮＤを基準電位として入力端子ＩＮにプラスサージが印加されたときの入力回路のプルダウン用ＮＭＯＳトランジスタの静電耐量を増加させることができる。
【実施例５】
【００６０】
本実施例では、電源電位ＶＣＣを基準電位として入力端子ＩＮに印加されるマイナスサージから、入力回路のプルアップ用ＰＭＯＳトランジスタのドレインコンタクト部を保護する回路の例を示す。
【００６１】
図８は、本発明の実施例５に係るＣＭＯＳ型半導体装置の構成の例を示す回路図である。
【００６２】
図８に示す回路は、入力端子ＩＮにプルアップ用ＰＭＯＳトランジスタＰＵＰのドレイン端子が接続される、内部回路２００の入力回路に対するサージ保護回路である。
【００６３】
本実施例のサージ保護回路は、実施例３と同じく、インバータ１、インバータ２、ＰＭＯＳトランジスタ３Ａ、およびキャパシタＣ１、Ｃ２により構成される。
【００６４】
このサージ保護回路の動作も実施例３と同じであるので、ここではその説明を省略する。
【００６５】
図８には、電源電位ＶＣＣを基準電位として入力端子ＩＮにマイナスサージが印加されたときの電流経路も併せて示す。
【００６６】
本実施例においても、サージ電圧がピーク付近の時間帯では、インバータ２には貫通電流Ｉ１５が流れ、ＰＭＯＳトランジスタ３Ａには電流Ｉ１６が流れる。これにより、サージ電流が分散され、入力回路のプルアップ用ＰＭＯＳトランジスタＰＵＰのドレインコンタクト部へ流れ込む電流Ｉ０３を少なくすることができる。
【００６７】
このような本実施例によれば、電源電位ＶＣＣを基準電位として入力端子ＩＮへマイナスサージが印加されたときの入力回路のプルアップ用ＰＭＯＳトランジスタの静電耐量を増加させることができる。
【実施例６】
【００６８】
実施例１〜３では出力回路に対するサージ保護回路の例、実施例４〜５では入力回路に対するサージ保護回路の例を示したが、サージ保護回路の構成自体は、保護対象が出力回路であっても入力回路であっても、同一である。すなわち、本発明のサージ保護回路は、出力端子と入力端子とで、共有することが可能である。そこで、本実施例では、１つのサージ保護回路を、出力端子と入力端子とで共有する例を示す。
【００６９】
図９は、本発明の実施例６に係るＣＭＯＳ型半導体装置の構成の例を示す回路図である。
【００７０】
図９に示す例では、ＰＭＯＳトランジスタＰ１００とＮＭＯＳトランジスタＮ１００のドレイン端子が接続される出力端子ＯＵＴと、プルアップ用ＰＭＯＳトランジスタＰＵＰのドレイン端子が接続される入力端子ＩＮとが、インバータ１、インバータ２、ＮＭＯＳトランジスタ３、およびキャパシタＣ１、Ｃ２により構成されるサージ保護回路を共有している。
【００７１】
このサージ保護回路により、接地電位ＧＮＤを基準電位とするプラスサージが、出力端子ＯＵＴあるいは入力端子ＩＮに印加されたとき、内部回路に流れるサージ電流を低減させることができる。
【００７２】
同様に、図５および図８に示す回路構成にもとづいて、電源電位ＶＣＣを基準電位とするマイナスサージに対するサージ保護回路を、出力端子と入力端子とで共有するようにした回路を構成することができる。
【００７３】
このような本実施例によれば、１つのサージ保護回路を出力端子と入力端子とで共有することができるので、チップに配置するサージ保護回路を少なくすることができ、サージ保護回路の配置に要するチップ面積を少なくすることができる。
【実施例７】
【００７４】
実施例２〜６では、インバータ１の出力端子にキャパシタＣ１、インバータ２の出力端子にキャパシタＣ２を接続する例を示した。このキャパシタＣ１、Ｃ２は、それぞれ、インバータ１、２の出力を遅延させる機能を有しており、その容量値を大きくするほど、インバータ１、２の出力遅延時間が大きくなって、サージ電流を、より長い期間、サージ保護回路の方へ導くことができる。しかし、キャパシタの容量値を大きくするには、その対向電極の面積を大きくする必要があり、チップ上でキャパシタが占有する面積が増大する。
【００７５】
そこで、本実施例では、キャパシタの代わりに、アナログスイッチとして機能するＭＯＳトランジスタをインバータ１、２の出力端子にそれぞれ接続し、チップ面積の増加を防止するようにした回路の例を示す。
【００７６】
図１０は、本発明の実施例７に係るＣＭＯＳ型半導体装置の構成の例を示す回路図である。
【００７７】
図１０では、インバータ１の出力端子とインバータ２の入力端子との間に、ＰＭＯＳトランジスタＡＳＰ１により構成されるアナログスイッチＡＳ１が接続され、インバータ２の出力端子とＮＭＯＳトランジスタ３のゲート電極との間に、並列接続されたＰＭＯＳトランジスタＡＳＰ２とＮＭＯＳトランジスタＡＳＮ２により構成されるアナログスイッチＡＳ２が接続されている回路の例を示す。
【００７８】
ここで、アナログスイッチＡＳ１をＰＭＯＳトランジスタのみで構成するのは、インバータ１の入力電位が接地電位ＧＮＤに固定されており、インバータ１の出力が「高レベル」にしかならないためである。そのため、「低レベル」の伝送用のＮＭＯＳトランジスタを必要としない。
【００７９】
ＰＭＯＳトランジスタＡＳＰ１およびＰＭＯＳトランジスタＡＳＰ２のゲート電極は、接地電位線ＧＮＤに接続され、ＮＭＯＳトランジスタＡＳＮ２のゲート電極は、電源電位線ＶＣＣに接続されている。
【００８０】
したがって、接地電位ＧＮＤを基準電位とするプラスサージが電源電位線ＶＣＣに侵入した場合、アナログスイッチＡＳ１、ＡＳ２はともにオン状態となる。
【００８１】
アナログスイッチＡＳ１、ＡＳ２の各ＭＯＳトランジスタには、ゲート電極とドレイン電極の間にゲート容量が存在し、ドレイン電極とソース電極の間にオン抵抗が存在する。
【００８２】
このゲート容量とドレイン−ソース電極間のオン抵抗により形成される時定数により、インバータ１、２の出力遅延時間が決定される。
【００８３】
ＭＯＳトランジスタのドレイン電極とソース電極の距離を長くすれば、ドレイン−ソース電極間のオン抵抗が増大するとともにゲート容量も増大し、アナログスイッチの時定数を効率よく増加させることができる。したがって、インバータ１、２の出力端子にキャパシタを接続するよりも小面積で、インバータ１２の出力遅延時間を大きくすることができる。
【００８４】
このような本実施例によれば、サージ保護回路のインバータの出力遅延時間を増加させて、サージ保護回路へサージ電流が流れる期間を増加させたいときに、インバータの出力端子に接続する遅延素子をＭＯＳトランジスタによるアナログスイッチとすることにより、チップ面積の増加を抑えることができる。
【実施例８】
【００８５】
上述の各実施例では、サージ保護回路内に、電源電位線ＶＣＣと接地電位線ＧＮＤ間に電流を流す経路が、インバータ２を貫通する経路１本しかない。そのため、サージ電流がこの経路に集中するおそれがある。
【００８６】
そこで、本実施例では、サージ保護回路内に、電源電位線ＶＣＣと接地電位線ＧＮＤ間に貫通電流を流すインバータを複数配置し、サージ電流を複数の経路に分散させて流すようにした回路の例を示す。
【００８７】
図１１は、サージ電流分散回路の構成の例を示す回路図である。
【００８８】
本実施例のサージ電流分散回路４の構成は、図１０に示した実施例７のサージ保護回路の構成と類似しており、２段構成のインバータ４１とインバータ４２の出力端子に、遅延素子として、アナログスイッチＡＳ４１、アナログスイッチＡＳ４２がそれぞれ接続される構成をとる。
【００８９】
サージが印加されてインバータ４１の入力電位が中間電位になると、インバータ４１の出力電位も中間電位となる。このインバータ４１の出力の中間電位は、アナログスイッチＡＳ４１によりインバータ４２へ伝達され、インバータ４２の入力電位も中間電位となる。インバータ４２の入力電位が中間電位になると、インバータ４２の出力電位も中間電位となり、アナログスイッチＡＳ４２により後段へ伝達される。
【００９０】
上述したように、サージが印加されると、インバータ４１のＰＭＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ４１はともにオンし、インバータ４１に貫通電流が流れる。次いで、アナログスイッチＡＳ４１による遅延時間経過後、インバータ４２のＰＭＯＳトランジスタＰ４２とＮＭＯＳトランジスタＮ４２もともにオンし、インバータ４２にも貫通電流が流れる。すなわち、サージ電流が、インバータ４１とインバータ４２に分散して流れる。
【００９１】
したがって、サージ保護回路内に配置するサージ電流分散回路４の数をさらに増やせば、サージ電流を分散させる経路をさらに増やすことができる。
【００９２】
図１２は、図１０に示した回路のアナログスイッチＡＳ２の後段に、図１１に示したサージ電流分散回路４をｎ段、縦続接続するようにした回路である。
【００９３】
サージ電流分散回路４をｎ段設けることにより、サージ電流を分散させる経路をｎ倍に増やすことができる。また、各サージ電流分散回路４のアナログスイッチＡＳ４１、ＡＳ４２の遅延時間により、各サージ電流分散回路４のインバータ４１、４２に貫通電流を流すタイミングを少しずつずらすようにすれば、長期間にわたって、サージ電流をサージ保護回路に流すことができる。
【００９４】
このような本実施例によれば、サージ保護回路内に、サージ電流を分散させる回路を複数個設けることにより、サージ電流が特定の箇所に集中することを防止することができる。また、サージ保護回路にサージ電流を流す期間を長くすることができる。
【符号の説明】
【００９５】
１、２、４１、４２  インバータ
３  ＮＭＯＳトランジスタ
３Ａ  ＰＭＯＳトランジスタ
４  サージ電流分散回路
Ｃ１、Ｃ２  キャパシタ
ＣＰ１、ＣＰ２  寄生容量
ＡＳ１、ＡＳ２、ＡＳ４１、ＡＳ４２  アナログスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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