(57)【要約】【課題】発振器毎の変換利得を吸収し、いずれの発振器を用いても発振周波数を安定して収束させることができる、優れたＰＬＬ回路を提供する。【解決手段】ビット・シフト量演算部は、ディジタル制御発振器の変換利得の概算値と、位相比較器の出力の下限値及び上限値に相当するデータ変換部の出力の下限値及び上限値に基づいて、当該ＰＬＬを収束させるために必要なビット・シフト量ｎを決定する。ビット・シフト回路は、ディジタル制御発振器へのディジタル制御データに対し、当該帰還ループを収束させるために必要となるビット・シフト量を与える。【選択図】  図１
2010028457.tif 000002
【特許請求の範囲】
【請求項１】
ディジタル値を用いて制御されるディジタル制御発振器と、
所定の基準周波数の各周期において、ディジタル値に変換された分周比及び前記ディジタル制御発振器の発振周波数の小数点表示された各累積加算値の比較を行なう位相比較器と、
前記位相比較器と前記ディジタル制御発振器の間に配設され、前記位相比較器の出力から前記ディジタル制御発振器を制御するための制御ディジタル値を生成するデータ変換部と、
前記制御ディジタル値をビット・シフトさせるビット・シフト回路と、
前記ビット・シフト回路におけるビット・シフト量を、前記ディジタル制御発振器の変換利得の概算値と、前記位相比較器の出力の下限値及び上限値に相当する前記データ変換部の出力の下限値及び上限値に基づいて決定するビット・シフト量演算部と、
を具備することを特徴とするＰＬＬ回路。
【請求項２】
前記ディジタル制御発振器の変換利得の概算値を検出する検出回路をさらに備え、
前記ビット・シフト量演算部は、前記検出回路が検出した変換利得の概算値を用いて前記ビット・シフト量を決定する、
ことを特徴とする請求項１に記載のＰＬＬ回路。
【請求項３】
前記データ変換部の出力を所望の値に収束させるための変換係数を求める変換利得正規化部と、
前記変換係数を前記ビット・シフト回路によりビット・シフトが行なわれた後のディジタル制御データに乗算する乗算器と、
をさらに備えることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項４】
前記データ変換部の出力を所望の値に収束させるための変換係数を求める変換利得正規化部と、
前記変換係数を前記ビット・シフト回路によりビット・シフトが行なわれた後のディジタル制御データに乗算する乗算器と、
をさらに備えることを特徴とする請求項２に記載のＰＬＬ回路。
【請求項５】
前記データ変換部の出力を分周比と等価な値に収束させるための変換係数を求める変換利得正規化部と、
前記変換係数を前記ビット・シフト回路によりビット・シフトが行なわれた後のディジタル制御データに乗算する乗算器と、
周波数変調成分を前記基準周波数で除した値を前記データ変換部の出力に加算する加算器と、
をさらに備えることを特徴とする請求項１に記載のＰＬＬ回路。
【請求項６】
前記データ変換部の出力を分周比と等価な値に収束させるための変換係数を求める変換利得正規化部と、
前記変換係数を前記ビット・シフト回路によりビット・シフトが行なわれた後のディジタル制御データに乗算する乗算器と、
周波数変調成分を前記基準周波数で除した値を前記データ変換部の出力に加算する加算器と、
をさらに備えることを特徴とする請求項２に記載のＰＬＬ回路。
【請求項７】
請求項１乃至６のいずれかに記載のＰＬＬ回路を備える、
ことを特徴とする無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、搬送波周波数を正確な周波数にロックさせておくためのＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）回路並びに無線通信装置に係り、特に、発振周波数を基準周波数で除して得られるディジタル値である分周比によりディジタル制御発振器（ＤＣＯ）をディジタル制御するＰＬＬ回路並びに無線通信装置に関する。
【０００２】
さらに詳しくは、本発明は、複数の発振器を切り換えて広帯域をカバーするディジタル制御のＰＬＬ回路並びに無線通信装置に係り、特に、変換利得の異なる複数の発振器を切り換えて用いながら発振周波数を安定して収束させるＰＬＬ回路並びに無線通信装置に関する。
【背景技術】
【０００３】
無線通信端末では、搬送波周波数を正確な周波数にロックさせておくために、通常はＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が用いられる。データ通信や衛星通信などの分野においては、ディジタル構成の位相比較器と低域通過フィルタと電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）から成るディジタルＰＬＬ回路が多用されるようになり、盛んに研究がなされている。
【０００４】
典型的なディジタルＰＬＬ回路は、ディジタル位相比較器と低域通過フィルタと電圧制御発振器をループ状に接続して構成される。ディジタル位相比較器が基準信号と電圧制御発振器の出力信号とを位相比較して、その位相差が小さくなるようその位相差に応じた電圧を発生し、電圧制御発振器の発振周波数を変化させるよう動作する。位相比較器の検出する位相差がゼロ又はその近傍となる状態が位相同期状態であり、同期が外れた状態から位相同期状態に達するまでが引き込み状態である（例えば、特許文献１を参照のこと）。なお、低域通過フィルタは、単に位相比較器の出力信号から高周波成分を取り除き平滑化した直流信号を生成するだけではなく、ＰＬＬの同期特性や応答特性を決定し、そのカットオフ周波数などの設定次第でループ・ゲインが決定され、同期状態の安定度や引き込みに要する時間を左右する重要な要素である。
【０００５】
従来のディジタルＰＬＬ回路の多くは、電圧制御発振器以外のコンポーネントをディジタル回路で集積化した、ディジタル回路とアナログ回路が並存する（ハイブリッド型）ＰＬＬ−ＩＣとして実現される。この種のＰＬＬ回路では、基準クロックとＶＣＯ出力を分周したクロックの２つのクロック間の位相差を位相比較器で比較するように構成されている。一般的な位相比較器として、位相差をアップ、ダウン、アップ＋ダウンの３状態のパルス幅に変換する回路が用いられ、このパルスを用いてチャージ・ポンプ回路の電流源を制御し、出力される電流をループ・フィルタで電圧に変換して、ＶＣＯを制御する仕組みとなっている。位相比較器をリニアで動作させるにはドレイン・ソース間電圧ＶDSを消費するため、低電圧には不向きとされている。
【０００６】
また、半導体プロセスの微細化に伴い、アナログ電圧で制御するＶＣＯをディジタル制御発振器（Ｄｉｇｉｔａｌ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：ＤＣＯ）に置き換えた、フルディジタル構成のＰＬＬ回路が着目されつつある。図８には、ＤＣＯを用いたＡｌｌ−Ｄｉｇｉｔａｌ  ＰＬＬ回路の構成例を示している。同図において、分周比のＦｒａｃｔｉｏｎａｌ（分数）成分に相当する時間差をＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ（ＴＤＣ）回路で、Ｉｎｔｅｇｅｒ（整数）成分をアキュムレータ回路でそれぞれディジタル値に変換し、検出したこれらの分周比に相当するディジタル値をさまざまな手法でフィードバックし、ＤＣＯをディジタル的に制御する（例えば、非特許文献１を参照のこと）。
【０００７】
ところで、近年では無線技術の広帯域化が進んでいるが、複数の発振器を切り換えて用いることで広い帯域をカバーしたいという要望がある。
【０００８】
図９には、発振周波数の異なる発振器１及び発振器２を切り換えて用いるディジタル制御のＰＬＬ回路の構成を模式的に示している。図示の例では、発振器１に接続されており、出力周波数ｆoを発振させるループとして動作するものとする。
【０００９】
発振器１の発振周波数ｆoは、位相比較器において所定の基準周波数ｆREFと位相比較され、その出力データは発振周波数を基準周波数で除して得られるディジタル値である分周比Ｎ＝ｆo／ｆREFへとデータ変換され、さらに発振器１の変換利得に応じて利得正規化を施した後に、発振器１に対する制御データとして供給される。ここで言う、発振器の変換利得とは、制御データのＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）１ビット当たりの周波数変化量に相当する。図示の例では、発振器１の変換利得をｋDCO1とおくと、データ変換して得られる分周比Ｎ＝ｆo／ｆREFに対して変換係数ｆREF／ｋDCO1を乗算することにより利得正規化が実現する。
【００１０】
ここで、各発振器１、２の変換利得ｋDCO1、ｋDCO2が大きく異なる場合には、いずれの発振器に切り換えるかに拘わらずＰＬＬ回路の発振周波数を安定して収束させるためには、位相比較器の出力データを各発振器１、２の制御データへ変換する方法は発振器毎に異なるはずである。すなわち、図９に示したように発振器１に接続しているときには、変換係数としてｆREF／ｋDCO1を乗算して利得正規化することにより、ＰＬＬ回路は、発振器１に対して所望の周波数ｆoを発振させるループとして動作することができる。これに対し、発振器１の変換利得ｋDCO1と大きく異なる変換利得ｋDCO2を持つ発振器２に切り換えた場合には、同じ方法で利得正規化しても発振周波数を収束させることは困難となる。このため、ＰＬＬ回路が使用する発振器毎に（言い換えれば、使用する発振器が持つ変換利得に応じて）、適切な変換係数を設定して利得正規化を行なう必要がある。
【００１１】
また、複数の発振器を切り換えて用いる場合に限らず、変換利得の異なるさまざまな発振器を用いて多種類のディジタルＰＬＬ回路を設計する際においても、設計効率の改善という観点から、発振器以外の回路ブロックについてできる限り共用したいという要望がある。このような場合、発振器毎の変換利得の相違を感じさせないような設計であることが理想的である。
【００１２】
【特許文献１】特開平８−１４８９９４号公報、段落０００２、図１４
【非特許文献１】Ｒ．Ｂ．Ｓｔａｓｚｅｗｓｋｉ ｅｔ  ａｌ．“Ａｌｌ−Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｄｏｍａｉｎ  ＴＸ  Ｆｒｅｑｕｅｎｃｙ  Ｓｙｎｔｈｅｓｉｚｅｒ  ｆｏｒ  Ｂｌｕｅｔｏｏｔｈ  Ｒａｄｉｏｓ  ｉｎ  ０．１３μｍ  ＣＭＯＳ”（ＩＳＳＣＣ２００４  Ｄｉｇｅｓｔ）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、発振周波数を基準周波数で除して得られるディジタル値である分周比によりディジタル制御発振器ＤＣＯをディジタル制御する、フルディジタル構成の優れたＰＬＬ回路並びに無線通信装置を提供することにある。
【００１４】
本発明のさらなる目的は、複数の発振器を切り換えて広帯域をカバーすることができる、ディジタル制御の優れたＰＬＬ回路並びに無線通信装置を提供することにある。
【００１５】
本発明のさらなる目的は、発振器毎の変換利得を吸収し、いずれの発振器を用いても発振周波数を安定して収束させることができる、優れたＰＬＬ回路並びに無線通信装置を提供することにある。
【００１６】
本発明のさらなる目的は、発振器毎の変換利得を吸収し、発振器以外の回路ブロックを共用して設計することができる、優れたＰＬＬ回路並びに無線通信装置を提供することにある。
【課題を解決するための手段】
【００１７】
本発明は上記課題を参酌してなされたものであり、請求項１に記載の発明は、
ディジタル値を用いて制御されるディジタル制御発振器と、
所定の基準周波数の各周期において、ディジタル値に変換された分周比及び前記ディジタル制御発振器の発振周波数の小数点表示された各累積加算値の比較を行なう位相比較器と、
前記位相比較器と前記ディジタル制御発振器の間に配設され、前記位相比較器の出力から前記ディジタル制御発振器を制御するための制御ディジタル値を生成するデータ変換部と、
前記制御ディジタル値をビット・シフトさせるビット・シフト回路と、
前記ビット・シフト回路におけるビット・シフト量を、前記ディジタル制御発振器の変換利得の概算値と、前記位相比較器の出力の下限値及び上限値に相当する前記データ変換部の出力の下限値及び上限値に基づいて決定するビット・シフト量演算部と、
を具備することを特徴とするＰＬＬ回路である。
【００１８】
ディジタルＰＬＬ回路においては、使用する発振器が持つ変換利得に応じて適切な変換係数を設定して、発振器へ入力する制御ディジタル値を利得正規化する必要がある。このため、複数の発振器を切り換えて広帯域化を実現する場合や、変換利得の異なるさまざまな発振器を用いて多種類のディジタルＰＬＬ回路を設計する際においては、発振器毎の変換利得の相違を吸収する仕組みが必要であると思料される。
【００１９】
請求項１に記載の発明は、発振周波数を基準周波数で除して得られるディジタル値である分周比によりディジタル制御発振器をディジタル制御する、フルディジタル構成のＰＬＬ回路であるが、ビット・シフト回路が、ディジタル制御発振器へのディジタル制御データに対し、当該帰還ループを収束させるために必要となるビット・シフト量を与えるようになっている。
【００２０】
ビット・シフト量演算部は、ディジタル制御発振器の変換利得の概算値と、位相比較器の出力の下限値及び上限値に相当するデータ変換部の出力の下限値及び上限値に基づいて、当該ＰＬＬを収束させるために必要なビット・シフト量ｎを決定する。
【００２１】
また、請求項２に記載の発明は、請求項１に記載のＰＬＬ回路に対し、キャリブレーション期間中にディジタル制御発振器の変換利得の概算値を検出する検出回路をさらに備えており、ビット・シフト量演算部は、前記検出回路が検出した変換利得の概算値を用いて、ビット・シフト回路におけるビット・シフト量を決定するようになっている。したがって、ディジタル制御発振器毎の変換利得の相違に拘わらずその発振周波数を安定して収束できることに加えて、変換利得の概算値をキャリブレーション期間中にわたり精度よく得ることができるので、バラツキに対してより堅牢となるＰＬＬ回路構成を実現することができる。
【００２２】
また、請求項３に記載の発明は、請求項１に記載のＰＬＬ回路に対し、データ変換部の出力を所望の値に収束させるための変換係数を求める変換利得正規化部をさらに備えており、ビット・シフト回路によりビット・シフトが行なわれた後のディジタル制御データに対して変換係数を乗算することで、ディジタル制御発振器の変換利得を正規化することができる。さらに、ディジタル制御発振器自身の変換利得の経時変化に対しても、ＰＬＬ動作中に変換利得正規化部の出力を調整することで、データ変換部の出力を適応的にキャリブレーションすることができるので、ディジタル制御発振器の発振周波数を長い時間安定して収束させることが可能となる。
【００２３】
また、請求項４に記載の発明は、請求項２に記載のＰＬＬ回路に対し、データ変換部の出力を所望の値に収束させるための変換係数を求める変換利得正規化部をさらに備えており、ビット・シフト回路によりビット・シフトが行なわれた後のディジタル制御データに対して変換係数を乗算することで、ディジタル制御発振器の変換利得を正規化することができる。さらに、ディジタル制御発振器自身の変換利得の経時変化に対しても、ＰＬＬ動作中に変換利得正規化部の出力を調整することができる。したがって、変換利得の概算値をキャリブレーション期間中にわたり精度よく得ることができることに加えて、データ変換部の出力を適応的にキャリブレーションすることができるので、ディジタル制御発振器の発振周波数を長い時間安定して収束させることが可能となる。
【００２４】
また、請求項５に記載の発明は、請求項３に記載のＰＬＬ回路に対し、周波数変調成分を基準周波数で除した値を前記データ変換部の出力に加算する加算器をさらに備えており、データ変換部の出力を適応的にキャリブレーションすることができるので、ディジタル制御発振器の発振周波数を長い時間安定して収束させることに加えて、直接周波数変調を施すことが可能である。
【００２５】
また、請求項６に記載の発明は、請求項４に記載のＰＬＬ回路に対し、周波数変調成分を基準周波数で除した値を前記データ変換部の出力に加算する加算器をさらに備えており、データ変換部の出力を適応的にキャリブレーションすることができるので、ディジタル制御発振器の発振周波数を長い時間安定して収束させることに加えて、直接周波数変調を施すことが可能である。
【００２６】
また、請求項７に記載の発明は、請求項１乃至６のいずれかに記載のＰＬＬ回路を例えばローカル周波数の発振源として備える無線通信装置であり、複数のディジタル制御発振器を切り換えて用いることによって広帯域化を実現したり、効率的に設計したりすることが可能である。
【発明の効果】
【００２７】
本発明によれば、発振周波数を基準周波数で除して得られるディジタル値である分周比によりディジタル制御発振器ＤＣＯをディジタル制御する、フルディジタル構成の優れたＰＬＬ回路並びに無線通信装置を提供することができる。
【００２８】
また、本発明によれば、複数の発振器を切り換えて広帯域をカバーすることができる、ディジタル制御の優れたＰＬＬ回路並びに無線通信装置を提供することができる。
【００２９】
また、本発明によれば、発振器毎の変換利得を吸収し、いずれの発振器を用いても発振周波数を安定して収束させることができる、優れたＰＬＬ回路並びに無線通信装置を提供することができる。
【００３０】
また、本発明によれば、発振器毎の変換利得を吸収し、発振器以外の回路ブロックを共用して設計することができる、優れたＰＬＬ回路並びに無線通信装置を提供することができる。
【００３１】
本願の請求項１に記載の発明によれば、切り換えて用いる各発振器の変換利得の概算値に基づいて収束のためのビット・シフト量を決定することができるので、いずれの発振器を接続した際にもディジタルＰＬＬ回路は安定した収束を実現することができる。
【００３２】
また、本願の請求項２に記載の発明によれば、請求項１に記載の発明においてディジタルＰＬＬ回路が安定して収束することに加えて、各発振器の変換利得の概算値をキャリブレーション機能として得ることができるので、バラツキに対してより堅牢な構成を実現することができる。
【００３３】
また、本願の請求項３に記載の発明によれば、請求項１に記載の発明においてディジタルＰＬＬ回路が安定して収束することに加えて、発振器の変換利得の正規化を行なうことができるので、位相比較器による基準周波数と発振周波数の位相比較結果を発振器の制御データに変換するデータ変換手段の出力を所望の値（具体的には、分周比と同じ値）に収束させることができる。さらに、発振器自身の変換利得の掲示変化に対しても、ＰＬＬ動作中にデータ変換手段の出力を適応的にキャリブレーションすることができるので、ディジタルＰＬＬ回路を長い期間にわたって安定して所望の発振周波数に収束させることができる。
【００３４】
また、本願の請求項４に記載の発明によれば、請求項２に記載の発明においてディジタルＰＬＬ回路がバラツキに対してより堅牢な構成となることに加えて、発振器の変換利得の正規化を行なうことができるので、位相比較器による基準周波数と発振周波数の位相比較結果を発振器の制御データに変換するデータ変換手段の出力を所望の値（具体的には、分周比と同じ値）に収束させることができる。さらに、発振器自身の変換利得の経時変化に対しても、ＰＬＬ動作中にデータ変換手段の出力を適応的にキャリブレーションすることができるので、ディジタルＰＬＬ回路を長い期間にわたって安定して所望の発振周波数に収束させることができる。
【００３５】
また、本願の請求項５に記載の発明によれば、請求項３に記載の発明において、データ変換手段の出力を所望の値に収束させるとともに、発振器自身の変換利得の経時変化に対してディジタルＰＬＬ回路を長い期間にわたって安定して所望の発振周波数に収束させることに加えて、発振器に対して直接周波数変調を施すことができる。
【００３６】
また、本願の請求項６に記載の発明によれば、請求項４に記載の発明において、データ変換手段の出力を所望の値に収束させるとともに、発振器自身の変換利得の経時変化に対してディジタルＰＬＬ回路を長い期間にわたって安定して所望の発振周波数に収束させることに加えて、発振器に対して直接周波数変調を施すことができる。
【００３７】
また、本願の請求項１乃至６に記載のＰＬＬ回路を、広帯域にわたって安定して収束する周波数発振源として、各種の無線通信端末に搭載することができる。
【００３８】
本発明のさらに他の目的、特徴や利点は、後述する本発明の実施形態や添付する図面に基づくより詳細な説明によって明らかになるであろう。
【発明を実施するための最良の形態】
【００３９】
以下、図面を参照しながら本発明の実施形態について詳解する。
【００４０】
図１には、本発明の一実施形態に係るディジタルＰＬＬ回路１００の構成を示している。図示のディジタルＰＬＬ回路１００は、基本的に、ディジタル制御発振器（ＤＣＯ）１０６と、所定の基準周波数ｆrefとディジタル制御発振器１０６の発振周波数ｆoの位相を比較する位相比較器１０１と、位相比較器１０１の出力をディジタル制御発振器１０６用の制御データに変換するデータ変換部１０２と、データ変換部１０２から出力されるディジタル制御データをビット・シフトさせるビット・シフト回路１０５を備えている。但し、ディジタル制御発振器１０６以外の回路モジュールをＩＣチップ化し、変換利得の異なる複数のディジタル制御発振器で当該ＩＣチップを共用することも可能である。以下では、ディジタル制御発振器１０６の変換利得の概算値はｋDCO_estであるとする。
【００４１】
位相比較器１０１は、基準周波数ｆrefとディジタル制御発振器１０６の発振周波数ｆoとの位相比較処理として、基準周波数ｆrefの各周期において、ディジタル信号で与えられる分周比Ｎと発振周波数ｆoの小数点表示されたクロック数の各累積加算値の減算処理を行なう。そして、位相比較器１０１の出力はデータ変換部１０２を通じてディジタル制御データに変換され、さらに適切なビット・シフトｎがなされた後、ディジタル制御発振器１０６に帰還される。かかる帰還ループにより、基準周波数ｆrefの各周期において、ディジタル制御発振器１０６の発振周波数ｆoのクロック数が分周比Ｎと等価になるように収束する。
【００４２】
位相比較器１０１における位相比較は、基準周波数ｆrefの各周期において、ディジタル値に変換された分周比Ｎと発振周波数ｆoの小数点表示されたクロック数の各累積加算値の減算処理であるため（前述）、その可変レンジは位相比較器１０１のビット数で制限される。位相比較器１０１の出力がＵｎｓｉｇｎｅｄ（符号なし）１０ビットの場合、その出力レベルは０〜１０２３の１０２４通りとなる。ループの安定性を確保するためには、位相比較器１０１の出力をこの可変レンジの中央である５１２付近に収束させることが好ましいと思料される。
【００４３】
本実施形態では、データ変換部１０２は、ループ利得を可変にするために、利得可変増幅回路１０２−１を備えている。例えば、利得可変増幅回路１０２−１の利得Ｇ1をより小さく設定することにより、ディジタル制御発振器１０６への入力から位相比較器１０１の出力までの利得をより大きくすることが可能になる。すなわち、ディジタル制御発振器１０６への入力から位相比較器１０１の出力までの利得を相殺する利得分Ｇ1を利得可変増幅回路１０２−１で発生させ、閉ループの利得を１にすることで、負帰還ループとして動作する。そして、利得可変増幅回路１０２−１の利得Ｇ1をより小さくすることで、開ループの利得自体は大きくなり、誤差の小さい負帰還ループが実現される。他方、ループ利得を小さくすることで、高速ロックを実現することができる。
【００４４】
図１に示したデータ変換部１０２では、位相比較器１０１の出力を利得可変増幅回路１０２−１で増幅した後、さらに、所望発振周波数値ｆoを基準周波数値ｆrefで除した値すなわち分周比Ｎを加算し、符号なし１０ビットで表現可能な０〜１０２３という範囲の中点となる５１２に利得可変増幅回路１０２−の利得分Ｇ1を乗算した値を減じるようになっている。但し、図示の構成は一例であって、本発明の要旨はこれに限定されるものではない。
【００４５】
ビット・シフト回路１０５は、ディジタル制御発振器１０６へのディジタル制御データに対し、当該帰還ループを収束させるために必要となるビット・シフト量を与える。ビット・シフト量演算部１０４は、変換利得入力部１０３から与えられるディジタル制御発振器１０６の変換利得の概算値ｋDCO_estと、位相比較器１０１の出力の下限値及び上限値に相当するデータ変換部１０２の出力の下限値及び上限値に基づいて、当該ＰＬＬを収束させるために必要なビット・シフト量ｎを決定する。以下では、この点について詳解する。
【００４６】
位相比較器１０１における位相比較処理は、基準信号の各周期において、ディジタル値に変換された分周比と発振周波数の小数点表示されたクロック数の各累積加算値のディジタル値の減算処理として行なわれる（前述）。この構成において、位相比較器１０１の出力の最大値１０２３に対するディジタル変換部１０２の出力の最大値Ｘmaxの値は、次式（１）となる。
【００４７】
【数１】
2010028457.tif 000003
【００４８】
また、位相比較器１０１の出力の最大値１０２３に対するディジタル変換部１０２の出力の最小値Ｘminの値は、次式（２）となる。
【００４９】
【数２】
2010028457.tif 000004
【００５０】
よって、図１に示したディジタルＰＬＬ回路１００において、ループが収束するためには、次式（３）を満たす必要がある。
【００５１】
【数３】
2010028457.tif 000005
【００５２】
上式（１）〜（３）を整理すると、ディジタル制御発振器１０６への制御ディジタル値に対するビット・シフト量ｎに関して、以下の収束の条件式（４）が導き出される。
【００５３】
【数４】
2010028457.tif 000006
【００５４】
よって、ビット・シフト量演算部１０４は、変換利得入力部１０３から与えられるディジタル制御発振器１０６の変換利得の概算値ｋDCO_estを用いて、上式（４）を満たすビット・シフト量ｎを算出する。
【００５５】
ここで、上式（４）の右辺の分母が負になる場合には、ビット・シフト量演算部１０４は、左辺のみの条件式からビット・シフト量ｎを求めれば良い。但し、その際、データ変換部１０２の出力Ｘが負となる場合には、ビット・シフト回路１０５の出力値を符号なしデータの最大値に固定されるように制御し、ディジタル制御発振器１０６への制御ディジタル値を符号なしデータに変換する必要がある。
【００５６】
図１に示したデータ変換部１０２の構成は一例であるが、ループ利得を可変にするための可変利得増幅回路１０２−１を含むさまざまな構成に対し、ディジタル制御発振器毎の変換利得の相違を吸収する上記の手法は有効である、ということを十分理解されたい。データ変換部１０２がいずれの構成であれ、位相比較器１０１の出力の最大値に相当するビット・シフト回路１０５への入力値をＸmax、位相比較器１０１の出力の最小値に相当するビット・シフト回路１０５への入力値をＸminとし、上式（３）を満たすｎに相当するビット・シフト操作を行なうことで、ループを収束させることが可能である。
【００５７】
なお、図１に示したディジタルＰＬＬ回路１００において、データ変換部１０２の可変利得増幅回路１０２−１を、ビット・シフト回路に置き換えることも可能である。
【００５８】
あるいは、図１に示したディジタルＰＬＬ回路１００において、ビット・シフト回路１０５を、利得Ｇ2を乗算する乗算器に置き換えることも可能である。この場合、上式（４）を満たす２nを利得Ｇ2として、ビット・シフト量演算部１０４の代わりに利得Ｇ2を算出する構成とすればよい。
【００５９】
図２には、本発明の第２の実施形態に係るディジタルＰＬＬ回路２００の構成を示している。図示のディジタルＰＬＬ回路２００は、基本的に、ディジタル制御発振器２０６と、所定の基準周波数ｆrefとディジタル制御発振器２０６の発振周波数ｆoの位相を比較する位相比較器２０１と、位相比較器２０１の出力をディジタル制御発振器１０６用の制御データに変換するデータ変換部２０２と、データ変換部２０２から出力されるディジタル制御データをビット・シフトさせるビット・シフト回路２０５と、ビット・シフト回路２０５におけるビット・シフト量ｎを決定するビット・シフト量演算部２０４を備えている。但し、ディジタル制御発振器２０６以外の回路モジュールをＩＣチップ化し、変換利得の異なる複数のディジタル制御発振器で当該ＩＣチップを共用することも可能である（同上）。
【００６０】
図１に示した第１の実施形態では変換利得入力部１０３からディジタル制御発振器１０６の変換利得の概算値ｋDCO_estが入力されるのに対し、第２の実施形態では、検出回路２０９が当該ディジタルＰＬＬ回路２００に取り付けられたディジタル制御発振器２０６の変換利得の概算値ｋDCO_estを検出する機能を備えていることが主な相違である。
【００６１】
まず、ＰＬＬ動作を開始する前に、変換利得の概算値（ｋDCO_est／ｆREF）の検出動作の開始を示す検出開始信号２１０に応じて、スイッチ２０８の接続を端子１から端子２へと切り替える。これに応じて、変換利得の概算値（ｋDCO_est／ｆREF）を検出する検出回路２０９では、強制的にＤ１DCOをディジタル制御データとしてディジタル制御発振器２０６へ供給し、基準周波数ｆREFの１周期間のディジタル制御発振器２０６の出力クロックｆ1／ｆREFを計測し、これを保持する。
【００６２】
次いで、検出回路２０９は、Ｄ１DCO とは異なるディジタル制御データＤ２DCOを強制的にディジタル制御発振器２０６へ供給し、同様に基準周波数ｆREFの１周期間のディジタル制御発振器２０６の出力クロックｆ2／ｆREFを計測し、これを保持する。そして、検出回路２０９は、次式（５）より、変換利得の概算値（ｋDCO_est／ｆREF）を検出することができる。
【００６３】
【数５】
2010028457.tif 000007
【００６４】
ここで、強制的にディジタル制御データＤ１DCOをディジタル制御発振器２０６に供給したときのディジタル制御発振器２０６の出力クロックｆ1／ｆREF、及び、強制的にディジタル制御データＤ２DCOをディジタル制御発振器２０６に供給したときのディジタル制御発振器２０６の出力クロックｆ2／ｆREFの計測を、基準周波数ｆREFの１周期間ではなく、複数の周期にわたって行ない、その周期数で平均化することにより、計測精度を改善することができる。
【００６５】
このようにして、検出回路２０９において、ディジタル制御発振器２０６の変換利得の概算値（ｋDCO_est／ｆREF）の検出を完了すると、続いてビット・シフト量ｎの決定を行なう。
【００６６】
位相比較器２０１は、基準周波数ｆrefとディジタル制御発振器２０６の発振周波数ｆoとの位相比較処理として、基準周波数ｆrefの各周期において、ディジタル信号で与えられる分周比Ｎと発振周波数ｆoの小数点表示されたクロック数の各累積加算値の減算処理を行なう。
【００６７】
データ変換部２０２では、位相比較器２０１の出力を利得可変増幅回路２０２−１で増幅した後、さらに、所望発振周波数値ｆoを基準周波数値ｆrefで除した値すなわち分周比Ｎを加算し、符号なし１０ビットで表現可能な０〜１０２３という範囲の中点となる５１２に利得可変増幅回路２０２−１の利得分Ｇ1を乗算した値を減じる。
【００６８】
ビット・シフト量演算部２０４は、検出回路２０９にて基準周波数ｆREFとディジタル制御発振器２０６の発振周波数ｆoを基に検出されたディジタル制御発振器１０６の変換利得の概算値ｋDCO_estと、位相比較器１０１の出力の下限値及び上限値に相当するデータ変換部１０２の出力の下限値及び上限値とを上式（４）に代入して、当該ＰＬＬを収束させるために必要なビット・シフト量ｎを決定する。
【００６９】
このようにしてビット・シフト量演算部２０４でのビット・シフト量ｎの算出を行なった後、さらに、スイッチ２０８は端子２から端子１への接続の切り替えを行ない、ディジタルＰＬＬ回路２００は、本来のＰＬＬとしての動作が開始される。ＰＬＬ動作では、ビット・シフト回路２０５は、ディジタル制御発振器２０６へのディジタル制御データに対し、当該帰還ループを収束させるために必要となるビット・シフト量ｎを与える。
【００７０】
図３には、本発明の第３の実施形態に係るディジタルＰＬＬ回路３００の構成を示している。図示のディジタルＰＬＬ回路３００は、基本的に、ディジタル制御発振器３０６と、所定の基準周波数ｆrefとディジタル制御発振器３０６の発振周波数ｆoの位相を比較する位相比較器３０１と、位相比較器３０１の出力をディジタル制御発振器３０６用の制御データに変換するデータ変換部３０２と、データ変換部３０２から出力されるディジタル制御データをビット・シフトさせるビット・シフト回路３０５と、ビット・シフト回路３０５におけるビット・シフト量ｎを決定するビット・シフト量演算部３０４を備えている。但し、ディジタル制御発振器３０６以外の回路モジュールをＩＣチップ化し、変換利得の異なる複数のディジタル制御発振器で当該ＩＣチップを共用することも可能である（同上）。
【００７１】
図３に示したディジタルＰＬＬ回路３００は、データ変換部３０２の出力を所望の値に収束させるための変換係数を求める変換利得正規化部３１１と、得られた変換係数をビット・シフト回路３０５によりビット・シフトが行なわれた後のディジタル制御データに乗算する乗算器３１２を備え、ディジタル制御発振器３０６の変換利得の正規化を行なうようにしている点で、図１に示した第１の実施形態に係るディジタルＰＬＬ回路１００とは相違する。
【００７２】
位相比較器３０１は、基準周波数ｆrefとディジタル制御発振器３０６の発振周波数ｆoとの位相比較処理として、基準周波数ｆrefの各周期において、ディジタル信号で与えられる分周比Ｎと発振周波数ｆoの小数点表示されたクロック数の各累積加算値の減算処理を行なう。
【００７３】
データ変換部３０２では、位相比較器３０１の出力を利得可変増幅回路３０２−１で増幅した後、さらに、所望発振周波数値ｆoを基準周波数値ｆrefで除した値すなわち分周比Ｎを加算し、符号なし１０ビットで表現可能な０〜１０２３という範囲の中点となる５１２に利得可変増幅回路３０２−１の利得分Ｇ1を乗算した値を減じる。
【００７４】
ビット・シフト量演算部３０４は、変換利得入力部３０３から入力されたディジタル制御発振器３０６の変換利得の概算値ｋDCO_estと、位相比較器３０１の出力の下限値及び上限値に相当するデータ変換部３０２の出力の下限値及び上限値とを上式（４）に代入して、当該ＰＬＬを収束させるために必要なビット・シフト量ｎを決定する。そして、ビット・シフト回路３０５は、ディジタル制御発振器２０６へのディジタル制御データに対し、当該帰還ループを収束させるために必要となるビット・シフト量ｎを与える。
【００７５】
このようにしてビット・シフト量演算部３０４でのビット・シフト量ｎの算出を行なった後、ディジタルＰＬＬ回路３００が本来のＰＬＬとしての動作を開始すると、ビット・シフト回路３０５は、ディジタル制御発振器３０６へのディジタル制御データに対し、当該帰還ループを収束させるために必要となるビット・シフト量ｎを与える。データ変換部３０２の出力Ｘはある値Ａに収束する。ここで、変換利得正規化部３１１の出力は、初期値として変換係数１が与えられている。
【００７６】
次に、データ変換部３０２の出力Ｘを上記の値Ａとは異なる値Ｂに収束させようとする場合、変換利得正規化部３１１の出力は、値Ａを値Ｂで除した値Ａ／Ｂを係数として出力し、乗算器３１２ではビット・シフトさせた後のディジタル制御データにＡ／Ｂを乗算する。
【００７７】
以上から、ディジタル制御発振器３０６に関するディジタル制御データＸからみた変換利得を任意の値に正規化することができる。さらに、ディジタル制御発振器３０６自身の変換利得の経時変化に対しても、ＰＬＬ動作中に変換利得正規化部３１１の出力を調整することによって、データ変換部３０２の出力を適応的にキャリブレーションすることができるので、安定して所望の値に収束させることが可能となる。
【００７８】
図４には、本発明の第４の実施形態に係るディジタルＰＬＬ回路４００の構成を示している。図示のディジタルＰＬＬ回路４００は、基本的に、ディジタル制御発振器４０６と、所定の基準周波数ｆrefとディジタル制御発振器４０６の発振周波数ｆoの位相を比較する位相比較器４０１と、位相比較器４０１の出力をディジタル制御発振器４０６用の制御データに変換するデータ変換部４０２と、データ変換部４０２から出力されるディジタル制御データをビット・シフトさせるビット・シフト回路４０５と、ビット・シフト回路４０５におけるビット・シフト量ｎを決定するビット・シフト量演算部４０４を備えている。但し、ディジタル制御発振器４０６以外の回路モジュールをＩＣチップ化し、変換利得の異なる複数のディジタル制御発振器で当該ＩＣチップを共用することも可能である（同上）。
【００７９】
図４に示したディジタルＰＬＬ回路４００は、データ変換部４０２の出力を所望の値に収束させるための変換係数を求める変換利得正規化部４１１と、得られた変換係数をビット・シフト回路４０５によりビット・シフトが行なわれた後のディジタル制御データに乗算する乗算器４１２を備え、ディジタル制御発振器４０６の変換利得の正規化を行なうようにしている点で、図２に示した第２の実施形態に係るディジタルＰＬＬ回路２００とは相違する。
【００８０】
まず、ＰＬＬ動作を開始する前に、変換利得の概算値（ｋDCO_est／ｆREF）の検出動作の開始を示す検出開始信号４１０に応じて、スイッチ４０８の接続を端子１から端子２へと切り替える。これに応じて、変換利得の概算値（ｋDCO_est／ｆREF）を検出する検出回路４０９では、強制的にＤ１DCOをディジタル制御データとしてディジタル制御発振器４０６へ供給し、基準周波数ｆREFの１周期間のディジタル制御発振器４０６の出力クロックｆ1／ｆREFを計測し、これを保持する。
【００８１】
次いで、検出回路４０９は、Ｄ１DCO とは異なるディジタル制御データＤ２DCOを強制的にディジタル制御発振器４０６へ供給し、同様に基準周波数ｆREFの１周期間のディジタル制御発振器２０６の出力クロックｆ2／ｆREFを計測し、これを保持する。そして、検出回路４０９は、上式（５）に従って、変換利得の概算値（ｋDCO_est／ｆREF）を検出する。ここで、強制的にディジタル制御データＤ１DCOをディジタル制御発振器４０６に供給したときのディジタル制御発振器４０６の出力クロックｆ1／ｆREF、及び、強制的にディジタル制御データＤ２DCOをディジタル制御発振器４０６に供給したときのディジタル制御発振器４０６の出力クロックｆ2／ｆREFの計測を、基準周波数ｆREFの１周期間ではなく、複数の周期にわたって行ない、その周期数で平均化してもよい（同上）。
【００８２】
このようにして、検出回路４０９において、ディジタル制御発振器４０６の変換利得の概算値（ｋDCO_est／ｆREF）の検出を完了すると、続いてビット・シフト量ｎの決定を行なう。
【００８３】
位相比較器４０１は、基準周波数ｆrefとディジタル制御発振器４０６の発振周波数ｆoとの位相比較処理として、基準周波数ｆrefの各周期において、ディジタル信号で与えられる分周比Ｎと発振周波数ｆoの小数点表示されたクロック数の各累積加算値の減算処理を行なう。
【００８４】
データ変換部４０２では、位相比較器４０１の出力を利得可変増幅回路４０２−１で増幅した後、さらに、所望発振周波数値ｆoを基準周波数値ｆrefで除した値すなわち分周比Ｎを加算し、符号なし１０ビットで表現可能な０〜１０２３という範囲の中点となる５１２に利得可変増幅回路４０２−１の利得分Ｇ1を乗算した値を減じる。
【００８５】
ビット・シフト量演算部４０４は、検出回路４０９にて基準周波数ｆREFとディジタル制御発振器４０６の発振周波数ｆoを基に検出されたディジタル制御発振器４０６の変換利得の概算値ｋDCO_estと、位相比較器４０１の出力の下限値及び上限値に相当するデータ変換部４０２の出力の下限値及び上限値とを上式（４）に代入して、当該ＰＬＬを収束させるために必要なビット・シフト量ｎを決定する。
【００８６】
このようにしてビット・シフト量演算部４０４でのビット・シフト量ｎの算出を行なった後、さらに、スイッチ４０８は端子２から端子１への接続の切り替えを行ない、ディジタルＰＬＬ回路４００は、本来のＰＬＬとしての動作が開始される。
【００８７】
ＰＬＬ動作では、ビット・シフト回路４０５は、ディジタル制御発振器４０６へのディジタル制御データに対し、当該帰還ループを収束させるために必要となるビット・シフト量ｎを与える。データ変換部４０２の出力Ｘはある値Ａに収束する。ここで、変換利得正規化部４１１の出力は、初期値として変換係数１が与えられている。
【００８８】
次に、データ変換部４０２の出力Ｘを上記の値Ａとは異なる値Ｂに収束させようとする場合、変換利得正規化部４１１の出力は、値Ａを値Ｂで除した値Ａ／Ｂを係数として出力し、乗算器４１２ではビット・シフトさせた後のディジタル制御データにＡ／Ｂを乗算する。
【００８９】
以上から、ディジタル制御発振器４０６に関するディジタル制御データＸからみた変換利得を任意の値に正規化することができる。さらに、ディジタル制御発振器３０６自身の変換利得の経時変化に対しても、ＰＬＬ動作中に変換利得正規化部３１１の出力を調整することによって、データ変換部４０２の出力を適応的にキャリブレーションすることができるので、安定して所望の値に収束させることが可能となる。
【００９０】
図５には、本発明の第５の実施形態に係るディジタルＰＬＬ回路５００の構成を示している。図示のディジタルＰＬＬ回路５００は、基本的に、ディジタル制御発振器５０６と、所定の基準周波数ｆrefとディジタル制御発振器５０６の発振周波数ｆoの位相を比較する位相比較器５０１と、位相比較器５０１の出力をディジタル制御発振器５０６用の制御データに変換するデータ変換部５０２と、データ変換部５０２から出力されるディジタル制御データをビット・シフトさせるビット・シフト回路５０５と、ビット・シフト回路５０５におけるビット・シフト量ｎを決定するビット・シフト量演算部５０４を備えている。但し、ディジタル制御発振器５０６以外の回路モジュールをＩＣチップ化し、変換利得の異なる複数のディジタル制御発振器で当該ＩＣチップを共用することも可能である（同上）。
【００９１】
図５に示したディジタルＰＬＬ回路５００は、データ変換部５０２の出力を分周比と等価な値に収束させるための変換係数を求める変換利得正規化部５１１と、得られた変換係数をビット・シフト回路５０５によりビット・シフトが行なわれた後のディジタル制御データに乗算する乗算器５１２を備え、ディジタル制御発振器５０６の変換利得の正規化を行なうとともに、さらに周波数変調成分を前記基準周波数で除した値を前記データ変換部の出力に加算する加算器５１４をさらに備え、直接周波数変調を施すように構成されている点で、図３に示した第３の実施形態に係るディジタルＰＬＬ回路３００とは相違する。
【００９２】
位相比較器５０１は、基準周波数ｆrefとディジタル制御発振器５０６の発振周波数ｆoとの位相比較処理として、基準周波数ｆrefの各周期において、ディジタル信号で与えられる分周比Ｎと発振周波数ｆoの小数点表示されたクロック数の各累積加算値の減算処理を行なう。
【００９３】
データ変換部５０２では、位相比較器５０１の出力を利得可変増幅回路５０２−１で増幅した後、さらに、所望発振周波数値ｆoを基準周波数値ｆrefで除した値すなわち分周比Ｎを加算し、符号なし１０ビットで表現可能な０〜１０２３という範囲の中点となる５１２に利得可変増幅回路５０２−１の利得分Ｇ1を乗算した値を減じる。
【００９４】
ビット・シフト量演算部５０４は、変換利得入力部５０３から入力されたディジタル制御発振器５０６の変換利得の概算値ｋDCO_estと、位相比較器５０１の出力の下限値及び上限値に相当するデータ変換部５０２の出力の下限値及び上限値とを上式（４）に代入して、当該ＰＬＬを収束させるために必要なビット・シフト量ｎを決定する。そして、ビット・シフト回路５０５は、ディジタル制御発振器５０６へのディジタル制御データに対し、当該帰還ループを収束させるために必要となるビット・シフト量ｎを与える。
【００９５】
このようにしてビット・シフト量演算部５０４でのビット・シフト量ｎの算出を行なった後、ディジタルＰＬＬ回路５００が本来のＰＬＬとしての動作を開始すると、ビット・シフト回路５０５は、ディジタル制御発振器５０６へのディジタル制御データに対し、当該帰還ループを収束させるために必要となるビット・シフト量ｎを与える。データ変換部３０２の出力Ｘはある値Ａに収束する。ここで、変換利得正規化部５１１の出力は、初期値として変換係数１が与えられている。
【００９６】
次に、データ変換部５０２の出力Ｘを上記の値Ａとは異なる値Ｂに収束させようとする場合、変換利得正規化部５１１の出力は、値Ａを値Ｂで除した値Ａ／Ｂを係数として出力し、乗算器５１２ではビット・シフトさせた後のディジタル制御データにＡ／Ｂを乗算する。
【００９７】
以上から、ディジタル制御発振器５０６に関するディジタル制御データＸを分周比と等価な値に収束させることができる。また、分周比と同様、基準周波数ｆrefで除した値を周波数変調成分として加算器５１４でディジタル制御データＸに加算することで、直接周波数変調を行なうことができる。
【００９８】
図６には、本発明の第６の実施形態に係るディジタルＰＬＬ回路６００の構成を示している。図示のディジタルＰＬＬ回路６００は、基本的に、ディジタル制御発振器６０６と、所定の基準周波数ｆrefとディジタル制御発振器６０６の発振周波数ｆoの位相を比較する位相比較器６０１と、位相比較器６０１の出力をディジタル制御発振器６０６用の制御データに変換するデータ変換部６０２と、データ変換部６０２から出力されるディジタル制御データをビット・シフトさせるビット・シフト回路６０５と、ビット・シフト回路６０５におけるビット・シフト量ｎを決定するビット・シフト量演算部６０４を備えている。但し、ディジタル制御発振器６０６以外の回路モジュールをＩＣチップ化し、変換利得の異なる複数のディジタル制御発振器で当該ＩＣチップを共用することも可能である（同上）。
【００９９】
図６に示したディジタルＰＬＬ回路６００は、データ変換部６０２の出力を分周比と等価な値に収束させるための変換係数を求める変換利得正規化部６１１と、得られた変換係数をビット・シフト回路６０５によりビット・シフトが行なわれた後のディジタル制御データに乗算する乗算器６１２を備え、ディジタル制御発振器６０６の変換利得の正規化を行なうとともに、さらに周波数変調成分を前記基準周波数で除した値を前記データ変換部の出力に加算する加算器６１４をさらに備え、直接周波数変調を施すように構成されている点で、図４に示した第４の実施形態に係るディジタルＰＬＬ回路４００とは相違する。
【０１００】
まず、ＰＬＬ動作を開始する前に、変換利得の概算値（ｋDCO_est／ｆREF）の検出動作の開始を示す検出開始信号６１０に応じて、スイッチ６０８の接続を端子１から端子２へと切り替える。これに応じて、変換利得の概算値（ｋDCO_est／ｆREF）を検出する検出回路６０９では、強制的にＤ１DCOをディジタル制御データとしてディジタル制御発振器４０６へ供給し、基準周波数ｆREFの１周期間のディジタル制御発振器６０６の出力クロックｆ1／ｆREFを計測し、これを保持する。
【０１０１】
次いで、検出回路６０９は、Ｄ１DCO とは異なるディジタル制御データＤ２DCOを強制的にディジタル制御発振器６０６へ供給し、同様に基準周波数ｆREFの１周期間のディジタル制御発振器６０６の出力クロックｆ2／ｆREFを計測し、これを保持する。そして、検出回路６０９は、上式（５）に従って、変換利得の概算値（ｋDCO_est／ｆREF）を検出する。ここで、強制的にディジタル制御データＤ１DCOをディジタル制御発振器６０６に供給したときのディジタル制御発振器６０６の出力クロックｆ1／ｆREF、及び、強制的にディジタル制御データＤ２DCOをディジタル制御発振器６０６に供給したときのディジタル制御発振器６０６の出力クロックｆ2／ｆREFの計測を、基準周波数ｆREFの１周期間ではなく、複数の周期にわたって行ない、その周期数で平均化してもよい（同上）。
【０１０２】
このようにして、検出回路６０９において、ディジタル制御発振器６０６の変換利得の概算値（ｋDCO_est／ｆREF）の検出を完了すると、続いてビット・シフト量ｎの決定を行なう。
【０１０３】
位相比較器６０１は、基準周波数ｆrefとディジタル制御発振器６０６の発振周波数ｆoとの位相比較処理として、基準周波数ｆrefの各周期において、ディジタル信号で与えられる分周比Ｎと発振周波数ｆoの小数点表示されたクロック数の各累積加算値の減算処理を行なう。
【０１０４】
データ変換部６０２では、位相比較器６０１の出力を利得可変増幅回路６０２−１で増幅した後、さらに、所望発振周波数値ｆoを基準周波数値ｆrefで除した値すなわち分周比Ｎを加算し、符号なし１０ビットで表現可能な０〜１０２３という範囲の中点となる５１２に利得可変増幅回路６０２−１の利得分Ｇ1を乗算した値を減じる。
【０１０５】
ビット・シフト量演算部６０４は、検出回路６０９にて基準周波数ｆREFとディジタル制御発振器６０６の発振周波数ｆoを基に検出されたディジタル制御発振器６０６の変換利得の概算値ｋDCO_estと、位相比較器４０１の出力の下限値及び上限値に相当するデータ変換部６０２の出力の下限値及び上限値とを上式（４）に代入して、当該ＰＬＬを収束させるために必要なビット・シフト量ｎを決定する。
【０１０６】
このようにしてビット・シフト量演算部６０４でのビット・シフト量ｎの算出を行なった後、さらに、スイッチ６０８は端子２から端子１への接続の切り替えを行ない、ディジタルＰＬＬ回路６００は、本来のＰＬＬとしての動作が開始される。
【０１０７】
ＰＬＬ動作では、ビット・シフト回路６０５は、ディジタル制御発振器６０６へのディジタル制御データに対し、当該帰還ループを収束させるために必要となるビット・シフト量ｎを与える。データ変換部６０２の出力Ｘはある値Ａに収束する。ここで、変換利得正規化部６１１の出力は、初期値として変換係数１が与えられている。
【０１０８】
次に、データ変換部６０２の出力Ｘを上記の値Ａとは異なる値Ｂに収束させようとする場合、変換利得正規化部６１１の出力は、値Ａを値Ｂで除した値Ａ／Ｂを係数として出力し、乗算器６１２ではビット・シフトさせた後のディジタル制御データにＡ／Ｂを乗算する。
【０１０９】
以上から、ディジタル制御発振器６０６に関するディジタル制御データＸを分周比と等価な値に収束させることができる。また、分周比と同様、基準周波数ｆrefで除した値を周波数変調成分として加算器６１４でディジタル制御データＸに加算することで、直接周波数変調を行なうことができる。
【０１１０】
これまで、発振器毎の変換利得の相違を吸収して、ループを安定して収束させることができるディジタルＰＬＬ回路について説明してきた。図１〜図６に示したディジタルＰＬＬ回路を適用することで、広帯域化を実現したり、種々の発振器を用いて効率的に回路設計したりすることができる。この種のディジタルＰＬＬ回路を搭載することができる無線通信装置の構成を、図７に示しておく。
【産業上の利用可能性】
【０１１１】
以上、特定の実施形態を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施形態の修正や代用を成し得ることは自明である。
【０１１２】
本発明に係るディジタルＰＬＬ回路は、変換利得の異なる複数の発振器を切り換えて用いながら、広帯域にわたって安定して収束させることができるが、その用途は無線通信端末の周波数発生源に限定されるものではない。ディジタルＰＬＬ回路の多くはその出力がクロックとして利用されるが、無線通信端末以外にも、ディジタルテレビやＡＶアンプなどに用いられるＩＥＥＥ１３９４、ＨＤＭＩ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）などのディジタル・インターフェースで伝送されたクロックの再生に適用することができる。
【０１１３】
要するに、例示という形態で本発明を開示してきたのであり、本明細書の記載内容を限定的に解釈するべきではない。本発明の要旨を判断するためには、特許請求の範囲を参酌すべきである。
【図面の簡単な説明】
【０１１４】
【図１】図１は、本発明の一実施形態に係るディジタルＰＬＬ回路１００の構成を示した図である。
【図２】図２は、本発明の第２の実施形態に係るディジタルＰＬＬ回路２００の構成を示した図である。
【図３】図３は、本発明の第３の実施形態に係るディジタルＰＬＬ回路３００の構成を示した図である。
【図４】図４は、本発明の第４の実施形態に係るディジタルＰＬＬ回路４００の構成を示した図である。
【図５】図５は、本発明の第５の実施形態に係るディジタルＰＬＬ回路５００の構成を示した図である。
【図６】図６は、本発明の第６の実施形態に係るディジタルＰＬＬ回路６００の構成を示した図である。
【図７】図７は、本発明に係るディジタルＰＬＬ回路を搭載する無線通信装置の構成例を示した図である。
【図８】図８は、ＤＣＯを用いたＡｌｌ−Ｄｉｇｉｔａｌ  ＰＬＬ回路の構成例を示した図である。
【図９】図９は、発振周波数の異なる発振器１及び発振器２を切り換えて用いるディジタル制御のＰＬＬ回路の構成を模式的に示した図である。
【符号の説明】
【０１１５】
１００…ディジタルＰＬＬ回路（第１の実施形態）
１０１…位相比較器
１０２…データ変換部
１０２−１…利得可変増幅回路
１０３…変換利得入力部
１０４…ビット・シフト量演算部
１０５…ビット・シフト回路
１０６…ディジタル制御発振器（ＤＣＯ）
２００…ディジタルＰＬＬ回路（第２の実施形態）
２０１…位相比較器
２０２…データ変換部
２０２−１…利得可変増幅回路
２０４…ビット・シフト量演算部
２０５…ビット・シフト回路
２０６…ディジタル制御発振器（ＤＣＯ）
２０８…切り替えスイッチ
２０９…検出回路
２１０…検出開始信号
３００…ディジタルＰＬＬ回路（第３の実施形態）
３０１…位相比較器
３０２…データ変換部
３０２−１…利得可変増幅回路
３０３…変換利得入力部
３０４…ビット・シフト量演算部
３０５…ビット・シフト回路
３０６…ディジタル制御発振器（ＤＣＯ）
３１１…変換利得正規化部
３１２…乗算器
４００…ディジタルＰＬＬ回路（第４の実施形態）
４０１…位相比較器
４０２…データ変換部
４０２−１…利得可変増幅回路
４０４…ビット・シフト量演算部
４０５…ビット・シフト回路
４０６…ディジタル制御発振器（ＤＣＯ）
４０８…切り替えスイッチ
４０９…検出回路
４１０…検出開始信号
４１１…変換利得正規化部
４１２…乗算器
５００…ディジタルＰＬＬ回路（第５の実施形態）
５０１…位相比較器
５０２…データ変換部
５０２−１…利得可変増幅回路
５０３…変換利得入力部
５０４…ビット・シフト量演算部
５０５…ビット・シフト回路
５０６…ディジタル制御発振器（ＤＣＯ）
５１１…変換利得正規化部
５１２…乗算器
５１４…加算器
６００…ディジタルＰＬＬ回路（第６の実施形態）
６０１…位相比較器
６０２…データ変換部
６０２−１…利得可変増幅回路
６０４…ビット・シフト量演算部
６０５…ビット・シフト回路
６０６…ディジタル制御発振器（ＤＣＯ）
６０８…切り替えスイッチ
６０９…検出回路
６１０…検出開始信号
６１１…変換利得正規化部
６１２…乗算器
６１４…加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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