(57)【要約】      （修正有）【課題】オン抵抗の増加を抑制しつつ耐圧向上を図ることができるＭＩＳ型トランジスタの提供。【解決手段】ゲート絶縁膜６と、ゲート絶縁膜６上に形成されたゲート電極７と、ゲート電極７の一方の側に形成されたソース領域８０ａと、ゲート電極７の他方の側に形成され一端がゲート電極７の下方に入り込み形成された第２の不純物濃度を有する第１ドレイン領域５と、第１ドレイン領域５内にゲート電極７から第１距離だけ離間させて形成され第２の不純物濃度よりも不純物濃度が高い第３の不純物濃度を有する第２ドレイン領域１０ａと、第２ドレイン領域１０ａ内にゲート電極７から第１距離より大きい第２距離だけ離間させて形成され第３の不純物濃度よりも不純物濃度が高い第４の不純物濃度を有する第３ドレイン領域１２ａと、ゲート電極７上、ソース領域１１ａ上、第２ドレイン領域１０ａ及び第３ドレイン領域１２ａ上に形成されたシリサイド層１３とを有する。【選択図】図１
2010010309.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されているゲート絶縁膜と、
前記ゲート絶縁膜上に形成されているゲート電極と、
前記ゲート電極に対し一方の側の前記半導体基板内に形成されている第１の不純物濃度を有する第１ソース領域と、
前記ゲート電極に対し他方の側に形成され、一端が前記ゲート電極の下方に入り込み、前記半導体基板内に形成されている第２の不純物濃度を有する第１ドレイン領域と、
前記第１ドレイン領域内に、前記半導体基板上の前記ゲート電極から第１距離だけ離間させて形成され、前記第２の不純物濃度よりも不純物濃度が高い第３の不純物濃度を有する第２ドレイン領域と、
前記第２ドレイン領域内に、前記半導体基板上の前記ゲート電極から前記第１距離より大きい第２距離だけ離間させて形成され、前記第３の不純物濃度よりも不純物濃度が高い第４の不純物濃度を有する第３ドレイン領域と、
前記ゲート電極上、前記ソース領域における前記半導体基板の表面上、前記第２ドレイン領域及び前記第３ドレイン領域における前記半導体基板の表面上に形成されたシリサイド層と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１ソース領域は、前記第１の不純物濃度よりも不純物濃度が高い第５の不純物濃度を有する第２ソース領域を更に有し、前記第１ソース領域の一端が前記ゲート電極の下方に入り込むように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１ソース領域は前記半導体基板の第１の深さまで形成され、前記第２ソース領域は、前記半導体基板の前記第１の深さより深い第２の深さまで形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１ソース領域は前記半導体基板の第１の深さまで形成され、前記第２ソース領域は、前記半導体基板の前記第１の深さよりも浅い第２の深さまで形成されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
半導体基板を準備する工程と、
前記半導体基板内の第１領域に第１の不純物濃度を有する第１ドレイン領域を形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記第１ドレイン領域の一端に跨がるように前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極に対し、前記第１ドレイン領域に対し一方の側の前記半導体基板内に、第２の不純物濃度を有する第１ソース領域を形成する工程と、
前記半導体基板上及び前記ゲート電極の側壁上にサイドウォールを形成する工程と、
前記第１ソース領域の上方に位置する前記サイドウォール上及び前記第１ソース領域上に跨るように第１レジスト層を形成する工程と、
前記第１レジスト層、前記ゲート電極、及び前記サイドウォールをマスクとして、前記第１ドレイン領域内に、前記第１の不純物濃度よりも不純物濃度が高い第３の不純物濃度を有する第２ドレイン領域を形成する工程と、
前記第１ドレイン領域の上方に位置する前記サイドウォール上及び前記第２ドレイン領域一部上方まで跨がるように第２レジスト層を形成する工程と、
前記サイドウォール、前記ゲート電極、及び前記第２レジスト層をマスクとして、前記第１ソース領域内に前記第２の不純物濃度よりも不純物濃度が高い第４の不純物濃度を有する第２ソース領域と、前記第２ドレイン領域内に前記第３の不純物濃度よりも不純物濃度が高い第５の不純物濃度を有する第３ドレイン領域を形成する工程と、
前記ゲート電極上、前記第２ソース領域における前記半導体基板の表面上、及び前記第２ドレイン領域及び前記第３ドレイン領域における前記半導体基板の表面上に形成されたシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記ゲート電極に対し、前記第１ドレイン領域に対し前記一方の側の前記第１領域内に、第２の不純物濃度を有する前記第１ソース領域を形成する前記工程は、前記第１ソース領域を前記半導体基板の第１の深さまで形成する工程であり、
前記サイドウォール、前記ゲート電極、及び前記第２レジスト層をマスクとして、前記第１ソース領域内に前記第２の不純物濃度よりも不純物濃度が高い前記第４の不純物濃度を有する前記第２ソース領域と、前記第２ドレイン領域内に前記第３の不純物濃度よりも不純物濃度が高い前記第５の不純物濃度を有する前記第３ドレイン領域を形成する前記工程は、前記第２ソース領域を前記半導体基板の前記第１の深さよりも深い第２の深さまで形成する工程であることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
半導体基板を準備する工程と、
前記半導体基板内の前記第１領域に第１の不純物濃度を有する第１ドレイン領域を形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記第１ドレイン領域の一端に跨がるように前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板上及び前記ゲート電極の側壁上にサイドウォールを形成する工程と、
前記第１ドレイン領域の上方に位置する前記サイドウォール上及び前記第１ドレイン領域一部上方まで跨がるように第１レジスト層を形成する工程と、
前記第１レジスト層、前記ゲート電極、及び前記サイドウォールをマスクとして、前記第１ドレイン領域に対し一方の側の前記半導体基板内に第２の不純物濃度を有する第１ソース領域、及び前記第１ドレイン領域内に前記第１の不純物濃度よりも不純物濃度が高い第３の不純物濃度を有する第２ドレイン領域を形成する工程と、
前記第１ソース領域、及び前記第２ドレイン領域内の不純物を活性化する熱処理を行う工程と、
前記ゲート電極上、前記第１ソース領域における前記半導体基板の表面上、及び前記第２ドレイン領域における前記半導体基板の表面上に形成されたシリサイド層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１レジスト層、前記ゲート電極、及び前記サイドウォールをマスクとして、前記第１ドレイン領域に対し前記一方の側の前記半導体基板内に第２の不純物濃度を有する第１ソース領域、及び前記第１ドレイン領域内に前記第１の不純物濃度よりも不純物濃度が高い第３の不純物濃度を有する第２ドレイン領域を形成する前記工程は、前記第１ソース領域を前記半導体基板の第１の深さまで形成する工程であり、
前記第１ソース領域、及び前記第２ドレイン領域内の不純物を活性化する熱処理を行う前記工程は、前記第２の不純物濃度よりも不純物濃度が低い第４の不純物濃度を有する第２ソース領域を前記半導体基板の前記第１の深さよりも深い第２の深さまで形成する工程であることを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧メタル・インシュレータ・セミコンダクタ（ＭＩＳ）トランジスタの製造方法、及び高耐圧ＭＩＳトランジスタの構造に関するものである。
【背景技術】
【０００２】
高耐圧ＭＩＳトランジスタでは良好な高周波特性のみならず、ソース・ドレイン耐圧が大きいことが期待されている。
【０００３】
このような高耐圧ＭＩＳトランジスタでは、大きな電圧がドレイン領域にかかると、ドレイン領域とチャネル領域との境界に大きな電界が発生し、この境界部分でジャンクションブレイクダウン（降伏現象）が発生する。このため、如何にしてドレイン領域とチャネル部分との境界の間に発生する電界を緩和するかが高耐圧化の課題である。
【０００４】
そのような電界を緩和するために、高耐圧ＭＩＳトランジスタを形成する際、ドレイン領域内にゲート電極から離間させて形成された不純物濃度が高い領域を有する高耐圧ＭＩＳトランジスタの構造が提案されている（例えば、特許文献１参照）。なお、ここで「ゲート電極から離間させてドレイン領域が形成されている」とは、ゲート電極から距離をおいてドレイン領域が形成されていることを示す。
【０００５】
特許文献１に係る高耐圧ＭＩＳ構造によって、より高い耐圧を得ようとすると、ドレイン領域の高濃度不純物領域とゲート電極との離間距離を大きくする必要がある。しかし、離間距離が大きくなると、一方でトランジスタのオン抵抗が上昇して、トランジスタの駆動能力が低下する問題が発生する。オン抵抗が上昇する理由としては、高濃度不純物領域とゲート電極間において低濃度の不純物領域が増加し、寄生抵抗が増大するからである。
【特許文献１】特開平０８−６４６８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、オン抵抗の増加を抑制しつつ、耐圧向上を図ることができるＭＩＳトランジスタを含む半導体装置及び半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本実施形態の一観点による半導体装置は、半導体基板上に形成されているゲート絶縁膜と、前記ゲート絶縁膜上に形成されているゲート電極と、前記ゲート電極に対し一方の側の前記半導体基板内に形成されている第１の不純物濃度を有する第１ソース領域と、前記ゲート電極に対し他方の側に形成され、一端が前記ゲート電極の下方に入り込み、前記半導体基板内に形成されている第２の不純物濃度を有する第１ドレイン領域と、前記第１ドレイン領域内に、前記半導体基板上の前記ゲート電極から第１距離だけ離間させて形成され、前記第２の不純物濃度よりも不純物濃度が高い第３の不純物濃度を有する第２ドレイン領域と、前記第２ドレイン領域内に、前記半導体基板上の前記ゲート電極から前記第１距離より大きい第２距離だけ離間させて形成され、前記第３の不純物濃度よりも不純物濃度が高い第４の不純物濃度を有する第３ドレイン領域と、前記ゲート電極上、前記ソース領域における前記半導体基板の表面上、前記第２ドレイン領域及び前記第３ドレイン領域における前記半導体基板の表面上に形成されたシリサイド層と、を有する。
【発明の効果】
【０００８】
本発明によれば、第１ドレイン領域内に第２の不純物濃度よりも不純物濃度が高い第３の不純物濃度を有する第２ドレイン領域が形成されることにより、ゲート電極及び第１ドレイン領域端における電界増加、及び、その電界増加によるホットキャリアの発生を制御できる。そのため、第１ドレイン領域内における電流経路の狭窄を防ぐことができる。さらに、第２ドレイン領域上のシリサイド層によって、ドレイン領域における寄生抵抗の増大を防止できる。また、ゲート電極全面にシリサイド層を形成できるため、ゲート抵抗を低減できるとともに高周波特性を改善できる。その結果、オン抵抗の増加を抑制しつつ、耐圧向上を図ることができるＭＩＳトランジスタを含む半導体装置及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、第１実施例、及び第２実施例について説明する。ただし、本発明は各実施例に限定されるものではない。
【００１０】
（第１実施例）
第１実施例において、図１から図７までの図は、ｎ型ＭＩＳトランジスタ５０ａの構造及びｎ型ＭＩＳトランジスタ５０ａの製造方法を詳細に説明するものである。なお、ＭＩＳトランジスタとは電界効果トランジスタのことをいう。
【００１１】
第１実施例におけるｎ型ＭＩＳトランジスタ５０ａによれば、第１ドレイン領域５内に第２の不純物濃度よりも不純物濃度が高い第３の不純物濃度を有する第２ドレイン領域１０ａが形成されることにより、ゲート電極７及び第１ドレイン領域５端における電界増加、及び、その電界増加によるホットキャリアの発生を制御できる。さらに、第２ドレイン領域１０ａ上のシリサイド層１３によって、ドレイン領域における寄生抵抗の増大を防止できる。その結果、オン抵抗の増加を抑制しつつ、耐圧向上を図ることができるｎ型ＭＩＳトランジスタ５０ａを含む半導体装置及び半導体装置の製造方法を提供することができる。
【００１２】
図１は、第１実施例に係るｎ型ＭＩＳトランジスタ５０ａの構造を示す。図１Ａは、ｎ型ＭＩＳトランジスタ５０ａの平面図である。図１Ｂは、図１ＡのＸ−Ｙ線に沿った断面図である。
【００１３】
図１Ａにおいて、第１ドレイン領域は５、ゲート電極は７、第１ソース領域は８ａ、サイドウォールは９、第２ドレイン領域は１０ａ、第２ソース領域は１１ａ、第３ドレイン領域は１２ａ、活性領域は６０、素子分離領域は７０、ソース領域は８０ａ、及びドレイン領域は９０ａにより示す。
【００１４】
図１Ａに示すように、素子分離領域７０はｎ型ＭＩＳトランジスタ５０ａの周囲に設けられている。活性領域６０は、素子分離領域７０に画定されている矩形の領域である。ゲート電極７は、その矩形状のパターン部分が活性領域６０の中央部を横断するように設けられている。サイドウォール９は、ゲート電極７の周囲に設けられている。
【００１５】
第１ソース領域８ａは、活性領域６０に、ゲート電極７の一方の側と一部重なるように設けられている。第２ソース領域１１ａは、ゲート電極７の一方の側と隣接して所定の幅に設けられている。なお、後で図１Ｂに示すように、第１ソース領域８ａ及び第２ソース領域１１ａは、隣接して設けられている。
【００１６】
第１ドレイン領域５は、活性領域６０に、ゲート電極７の他方の側と一部重なるようにして所定の幅に設けられている。第２ドレイン領域１０ａは、第１ドレイン領域５内に形成されている。第２ドレイン領域１０ａは、ゲート電極７からオフセットさせた距離に所定の幅に設けられている。第３ドレイン領域１２ａは、ドレイン領域の不純物濃度が中程度の領域１０ａ内に、ゲート電極７から離間させた距離に所定の幅に設けられている。
【００１７】
シリサイド層１３は、サイドウォール９を除くゲート電極７上、及び活性領域６０上を覆うように形成されている。
【００１８】
なお、第１ドレイン領域５の一端とゲート電極７との距離、第２ドレイン領域１０ａの一端とゲート電極７との距離、及び第３ドレイン領域１２ａの一端とゲート電極７との距離に関する詳細は、図５で説明する。
【００１９】
図１Ｂにおいて、第１実施例に係るｎ型ＭＩＳトランジスタ５０ａは、ｎ型シリコン基板は１、素子分離領域は２、ｐ型ウエル領域は３、第１ドレイン領域は５、ゲート絶縁膜は６、ゲート電極は７、第１ソース領域は８ａ、サイドウォールは９、第２ドレイン領域は１０ａ、第２ソース領域は１１ａ、第３ドレイン領域は１２ａ、シリサイド層は１３、ソース領域は８０ａ、ドレイン領域は９０ａにより示す。なお、図１Ｂのうち、図１Ａで説明した構成と同様の構成には同一の符号を付す。
【００２０】
ｎ型シリコン基板１は、ｎ型不純物濃度が例えば１×１０１６ｃｍ−３である。素子分離領域２は、シャロートレンチアイソレーション（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有する。ｐ型ウエル領域３は、ｎ型シリコン基板１にボロン（Ｂ）をイオン注入することにより形成されている。ｐ型ウエル領域３は、ボロン（Ｂ）濃度が例えば５×１０１７ｃｍ−３で２００ｎｍから５００ｎｍまでの深さで形成されている。
【００２１】
ゲート酸化膜６は、ｎ型シリコン基板１上に形成されている。ゲート酸化膜６の膜厚は例えば５ｎｍから１０ｎｍ程度である。
【００２２】
ゲート電極７は、ｎ型シリコン基板１上に、ゲート酸化膜６を介して形成されている。ゲート電極７の高さは、例えば１００ｎｍ程度である。ゲート電極７の幅は、例えば４００ｎｍから９００ｎｍ程度である。
【００２３】
サイドウォール９は、ゲート電極７の側壁上に形成される。サイドウォール９は、絶縁材料である窒化シリコン及び酸化シリコンを積層形成して用いることができる。サイドウォール９の形成幅は、例えば５０ｎｍから２００ｎｍの厚みで形成するのが望ましい。
【００２４】
ソース領域８０ａ及びドレイン領域９０ａは、ｎ型シリコン基板１中に設けられている。ソース領域８０ａは、第１ソース領域８ａ及び第２ソース領域１１ａを備える。ドレイン領域９０ａは、第１ドレイン領域５、第２ドレイン領域１０ａ、及び第３ドレイン領域１２ａを備える。
【００２５】
第１ソース領域８ａは、ゲート電極７の矩形パターンの長辺から例えば５０ｎｍまでの範囲に、且つｎ型シリコン基板１の表面から例えば最大深さ５０ｎｍまでの範囲に形成されるのが望ましい。即ち、第１ソース領域８ａは、ゲート電極７に対し一方の側の半導体基板１内に形成され、後述する第１の不純物濃度を有する。そして、第１ソース領域８ａは、ｎ型シリコン基板１の第１の深さまで形成されている。
【００２６】
第２ソース領域１１ａは、ｎ型シリコン基板１上のサイドウォール９が位置する端部から所定の幅に設けられている。第２ソース領域１１ａの最大形成深さは、ｎ型シリコン基板１の表面から例えば１００ｎｍまでの範囲で形成されるのが望ましい。即ち、第２ソース領域１１ａは、前記第１の不純物濃度よりも不純物濃度が高い後述する第５の不純物濃度を有する。さらに、第２ソース領域１１ａは、ｎ型シリコン基板１の第１の深さより深い第２の深さまで形成されていることが望ましい。
【００２７】
ドレイン領域９０ａのうち、第１ドレイン領域５は、ｎ型シリコン基板１内に、ゲート電極７下の一部と重なるように形成されている。第１ドレイン領域５の形成深さは、ｎ型シリコン基板１の表面から例えば３００ｎｍまでの範囲で形成されることが望ましい。即ち、第１ドレイン領域５は、ゲート電極７に対し他方の側に形成され、一端がゲート電極７の下方に入り込み、ｎ型シリコン基板１に形成されている第２の不純物濃度を有する。
【００２８】
第２ドレイン領域１０ａは、ｎ型シリコン基板１内に、ゲート電極７の矩形状バターンの長辺に隣接するように配置されている。第２ドレイン領域１０ａの形成深さは、ｎ型シリコン基板１の表面から例えば１００ｎｍまでの範囲で形成されることが望ましい。なお、第２ドレイン領域１０ａの形成深さは、第１ドレイン領域５よりも浅く形成されることが望ましい。なお、第２ドレイン領域１０ａは、ホットキャリアの発生を制御し、第２ドレイン領域１０ａ上にシリサイド層１３が形成されることによる、ゲート電極７及び第１ドレイン領域５端における電界増加、及び、その電界増加によるホットキャリアの発生を制御するために形成されている。即ち、第２ドレイン領域１０ａは、第１ドレイン領域５内に、ｎ型シリコン基板１上のゲート電極７から第１距離だけ離間させて形成され、第２の不純物濃度よりも不純物濃度が高い第３の不純物濃度を有する。
【００２９】
第３ドレイン領域１２ａは、ｎ型シリコン基板１内に、ゲート電極７の矩形状バターンの長辺に隣接するように配置されている。第３ドレイン領域１２ａの形成深さは、ｎ型シリコン基板１の表面から例えば５０ｎｍまでの範囲で形成されることが望ましい。なお、第３ドレイン領域１２ａの形成深さは、第２ドレイン領域１０ａよりも浅く形成されることが望ましい。第３ドレイン領域１２ａは、第２ドレイン領域１０ａ内に、ゲート電極７からオフセットさせた距離に所定の幅で形成されている。第３ドレイン領域１２ａは、０ｎｍから２００ｎｍの幅で形成されていることが望ましい。即ち、第３ドレイン領域１２ａは、第２ドレイン領域１０ａ内に、ｎ型シリコン基板１上のゲート電極７から第１距離より大きい第２距離だけ離間させて形成され、第３の不純物濃度よりも不純物濃度が高い第４の不純物濃度を有する。
【００３０】
シリサイド層１３は、ゲート電極７上、第２ソース領域１１ａ、第２ドレイン領域１０ａ、及び第３ドレイン領域１２ａにおけるｎ型シリコン基板１の表面上に設けられている。シリサイド層１３は、例えば２０ｎｍから５０ｎｍの厚みで形成するのが望ましい。シリサイド層１３は、ゲート電極７上、第２ソース領域１１ａ、第２ドレイン領域１０ａ、及び第３ドレイン領域１２ａにおける寄生抵抗の増大を防止するために形成される。
【００３１】
図２から図４までの図は、第１実施例によるｎ型ＭＩＳトランジスタ５０ａの製造方法を説明するものである。
【００３２】
図２Ａは、ｎ型シリコン基板１を用意するようすを示す図である。図２Ａは、ｎ型シリコン基板１、素子分離領域２、及びｐ型ウエル領域３を示す。ｎ型シリコン基板１は、ｎ型不純物濃度が例えば１．０×１０１６ｃｍ−３である。
【００３３】
図２Ａに示すように、素子分離領域２は、シャロートレンチアイソレーションにより形成することが望ましい。次いで、ｎ型シリコン基板１にボロン（Ｂ）を、加速エネルギー２００ＫｅＶ、ドーズ量１×１０１３ｃｍ−２の条件でイオン注入することにより、ｐ型ウエル領域３が形成される。ｐ型ウエル領域３は、しきい値調整のために形成される。
【００３４】
図２Ｂは、ｎ型シリコン基板１に第１ドレイン領域５を形成するようすを示す図である。図２Ｂに示すように、不図示のレジスト層をｎ型シリコン基板１上に形成する。次いで、レジスト層をパターニングすることによってレジスト層４ａが形成され、イオン注入が不要な部分がレジスト層４ａによって被覆される。次いで、ｐ型ウエル領域３の一部に、レジスト層４ａをマスクとして、例えばｎ型不純物としてリン（Ｐ）を加速エネルギー２００ＫｅＶ、ドーズ量１×１０１３ｃｍ−２の条件でイオン注入することにより、第１ドレイン領域５が形成される。第１ドレイン領域５が形成された後、レジスト層４ａは除去される。即ち、ｎ型シリコン基板１内の第１領域に第１の不純物濃度を有する第１ドレイン領域５を形成する工程である。
【００３５】
図２Ｃは、ｎ型シリコン基板１上にゲート絶縁膜６を形成するようすを示す図である。図２Ｃに示すように、ｎ型シリコン基板１の表面上に熱酸化処理を行うことによって、ｎ型シリコン基板１の表面に厚さが、例えば、５ｎｍから１０ｎｍのゲート絶縁膜６を形成する。ゲート絶縁膜６は、例えば酸化シリコン（ＳｉＯ２）から形成される。ゲート絶縁膜６は、ｎ型ＭＩＳトランジスタ５０ａの直流の使用において３．３Ｖの耐圧を想定したものである。
【００３６】
図２Ｄは、ゲート絶縁膜６上に、ゲート電極７を形成するようすを示す図である。先ず、ゲート絶縁膜６上に、例えばポリシリコン層が、Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ：化学気相堆積）法によって、例えば厚さ１００ｎｍで堆積される。次いで、ポリシリコン層上に、不図示のレジスト層が形成される。次いで、レジスト層をパターニングしてレジスト層４ｂが形成され、例えば異方性エッチングによって、レジスト層４ｂをマスクとしてポリシリコン層をエッチングすることによってゲート電極７が形成される。ゲート電極７は、ｐ型ウエル領域３及び第１ドレイン領域５と跨がる位置に形成される。ゲート電極７形成後、レジスト層４ｂは除去される。
【００３７】
図３Ａは、ｎ型シリコン基板１内に、第１ソース領域８ａを形成するようすを示す図である。図３Ａに示すように、ｎ型シリコン基板１の全面上に、不図示のレジスト層が形成される。次いで、レジスト層をパターニングして、第１ドレイン領域５上にレジスト層４ｃが残される。次いで、ｐ型ウエル領域３の一部に、ゲート電極７及びレジスト層４ｃをマスクとして、例えばｎ型不純物としてリン（Ｐ）を加速エネルギー３０ＫｅＶ、ドーズ量１×１０１７ｃｍ−２から１×１０１８ｃｍ−２の条件でイオン注入することにより、第１ソース領域８ａが形成される。第１ソース領域８ａが形成された後、レジスト層４ｃは除去される。即ち、ゲート電極７に対し、第１ドレイン領域５に対し一方の側のｎ型シリコン基板１内に、第２の不純物濃度を有する第１ソース領域８ａを形成する工程である。
【００３８】
図３Ｂは、ｎ型シリコン基板１上及びゲート電極７の側壁にサイドウォール９を形成するようすを示す図である。図３Ｂに示すように、ｎ型シリコン基板１の全面上に、不図示のシリコン酸化膜を、ＣＶＤ法によって例えば３０ｎｍの厚みで堆積させる。次いで、不図示のシリコン窒化膜を、ＣＶＤ法によって例えば３０ｎｍの厚みで堆積させる。次いで、ｎ型シリコン基板１上に堆積されたシリコン酸化膜及びシリコン窒化膜に対して全面を異方性エッチングすることによって、ゲート電極７の側壁上にサイドウォール９が形成される。サイドウォール９は、シリコン酸化膜及びシリコン窒化膜の積層構造を有する。サイドウォール９の形成幅は、例えば５０ｎｍから２００ｎｍであることが望ましい。
【００３９】
図３Ｃは、ｎ型シリコン基板１の第１ソース領域８ａ上にレジスト層４ｄを形成するようすを示す図である。図３Ｃに示すように、ｎ型シリコン基板１の全面上に不図示のレジスト層が形成される。次いで、レジスト層をパターニングすることによって、ソース領域の不純物濃度が低い領域８ａ上にレジスト層４ｄが残される。即ち、第１ソース領域８ａの上方に位置するサイドウォール９上及び第１ソース領域８ａ上に跨るように第１レジスト層を形成する工程である。
【００４０】
図３Ｄは、ｎ型シリコン基板１のドレイン領域の不純物濃度が低い領域５内に、ドレイン領域の不純物濃度の中程度の領域１０ａを形成するようすを示す図である。図３Ｄに示すように、ゲート電極７、サイドウォール９、及びレジスト層４ｄをマスクとして、ドレイン領域の不純物濃度が低い領域５の一部に、例えばｎ型不純物としてリン（Ｐ）を加速エネルギー３０ＫｅＶ、ドーズ量１×１０１８ｃｍ−２から１×１０１９ｃｍ−２の条件でイオン注入することにより、ドレイン領域の不純物濃度の中程度の領域１０ａが形成される。ドレイン領域の不純物濃度の中程度の領域１０ａが形成された後、レジスト層４ｄは除去される。即ち、第１レジスト層５、ゲート電極７、及びサイドウォール９をマスクとして、第１ドレイン領域５内に、第１の不純物濃度よりも不純物濃度が高い第３の不純物濃度を有する第２ドレイン領域１０ａを形成する工程である。
【００４１】
図４Ａは、ゲート電極７の一部、ドレイン領域側のサイドウォール９、及びドレイン領域の不純物濃度の中程度の領域１０ａの一部の上にレジスト層４ｅを形成するようすを示す図である。図４Ａに示すように、ｎ型シリコン基板１の全面上に不図示のレジスト層が形成される。次いで、レジスト層をパターニングすることによって、ゲート電極７上の一部、ドレイン領域側のサイドウォール９、及び第２ドレイン領域１０ａの一部の上にレジスト層４ｅが残される。なお、ドレイン領域側のサイドウォール９の端から第２ドレイン領域１０ａ上にレジスト層４ｅが形成されている距離は、０ｎｍから２００ｎｍであることが望ましい。即ち、第１ドレイン領域５の上方に位置するサイドウォール９上及び第２ドレイン領域１０ａの一部上方まで跨がるように第２レジスト層を形成する工程である。
【００４２】
図４Ｂは、第１ソース領域８ａの一部に第２ソース領域１１ａ、及び、第２ドレイン領域１０ａの一部に第３ドレイン領域１２ａを形成するようすを示す図である。図４Ｂに示すように、ゲート電極７、サイドウォール９、及びレジスト層４ｅをマスクとして、例えばｎ型不純物としてリン（Ｐ）を加速エネルギー１０ＫｅＶ、ドーズ量６×１０１５ｃｍ−２の条件でイオン注入することにより、第１ソース領域８ａの一部に第２ソース領域１１ａ、及び、第２ドレイン領域１０ａの一部に第３ドレイン領域１２ａが形成される。
【００４３】
このようにして、ゲート電極７の一方の側に、ソース領域の不純物濃度が低い領域８ａ及びソース領域の不純物濃度が高い領域１１ａを備えるソース領域８０ａが形成される。同様に、ゲート電極７の他方の側に、ドレイン領域の不純物濃度が低い領域５、ドレイン領域の不純物濃度が中程度の領域１０ａ、及びドレイン領域の不純物濃度が高い領域１２ａを備えるドレイン領域９０ａが形成される。次いで、ソース領域の不純物濃度が高い領域１１ａ、及びドレイン領域の不純物濃度が高い領域１２ａが形成された後、レジスト層４ｅは除去される。即ち、サイドウォール９、ゲート電極７、及び第２レジスト層をマスクとして、前記第１ソース領域８ａ内に第２の不純物濃度よりも不純物濃度が高い第４の不純物濃度を有する第２ソース領域１１ａと、第２ドレイン領域１０ａ内に第３の不純物濃度よりも不純物濃度が高い第５の不純物濃度を有する第３ドレイン領域１２ａを形成する工程である。
【００４４】
図４Ｃは、短時間の熱処理を行い、ソース領域８０ａ及びドレイン領域９０ａの不純物を活性化させるようすを示す図である。熱処理工程における条件は、例えば９００℃〜１０２５℃で昇温及び降温の時間を除くと、ほぼ１秒のＲＴＡ処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：急速高温熱処理）が望ましい。
【００４５】
図４Ｄは、ゲート電極７上、第２ソース領域１１ａにおけるｎ型シリコン基板１上、第２ドレイン領域１０ａ、及び第３ドレイン領域１２ａにおけるｎ型シリコン基板１上にシリサイド層１３を形成するようすを示す図である。図４Ｄに示すように、例えば膜厚４０ｎｍのニッケルをｎ型シリコン基板１全面に堆積し、４００℃の温度で６０秒の熱処理を行う。その後、未反応のコバルトを除去する。この工程により、ゲート電極７上、第２ソース領域１１ａにおけるｎ型シリコン基板１上、第２ドレイン領域１０ａ、及び第３ドレイン領域１２ａにおけるｎ型シリコン基板１上にシリサイド層１３が形成される。なお、ニッケルの代わりにコバルトを堆積してもよい。
【００４６】
そして、ｎ型ＭＩＳトランジスタ５０ａは、不図示の層間絶縁膜の形成、不図示のコンタクト孔の形成、及び不図示の配線の形成等の諸工程を経て完成する。
【００４７】
図５は、第１実施例に係るｎ型ＭＩＳトランジスタ５０ａのドレイン側の構造を示す図である。
【００４８】
ゲート電極７のソース領域８０ａからドレイン領域９０ａ側に向かう方向をＸ方向と定義する。ソース領域８０ａ側を左側、ドレイン領域９０ａ側を右側とする。Ｘ方向を水平方向とも呼ぶこととする。
【００４９】
第１ドレイン領域５の左端をＸ０、第２ドレイン領域１０ａの左端をＸ１、第３ドレイン領域１２ａの左端をＸ２、ゲート電極７の右端をＸＧＤ、ドレイン領域９０ａ側のシリサイド層１３の左端をＸｓｉｌｉとする。まず、各領域の水平方向の位置関係について説明する。
【００５０】
第１ドレイン領域５の左端Ｘ０で、ｐ型ウエル領域３と第１ドレイン領域５とがｐｎ接合を形成する。第１ドレイン領域５の内部に、第２ドレイン領域１０ａ、及び第３ドレイン領域１２ａが形成されている。
【００５１】
ゲート電極７の右端であるＸＧＤを基準とすると、第１ドレイン領域５の左端であるＸ０は、ゲート電極７の例えば１／３の長さだけ左側にゲート電極７の下に入り込んで形成されている。
【００５２】
ゲート電極７の右端であるＸＧＤを基準とすると、第２ドレイン領域１０ａの左端Ｘ１からゲート電極７の右端であるＸＧＤまでの距離（Ｘ１−ＸＧＤ）は、第３ドレイン領域１２ａの左端Ｘ２からゲート電極７の右端であるＸＧＤまでの距離（Ｘ２−ＸＧＤ）よりも小さい（Ｘ１−ＸＧＤ＜Ｘ２−ＸＧＤ）。
【００５３】
ゲート電極７は、ｐ型ウエル領域３及び第１ドレイン領域５の双方と重なるように形成されている。即ち、第１ドレイン領域５は、ゲート電極７の下側に入り込むように形成されている。ゲート電極７の右端ＸＧＤよりも第１ドレイン領域５の左端Ｘ０の方がソース領域８０ａ側にある。
【００５４】
ゲート電極７と第３ドレイン領域１２ａとの間に、第２ドレイン領域１０ａが介在している。
【００５５】
ｎ型シリコン基板１の表面から下側に向かう法線方向をＹ方向と定義する。Ｙ方向を垂直方向とも呼ぶこととする。第１ドレイン領域５の下端をＹ０、第２ドレイン領域１０ａの下端をＹ１、及び第３ドレイン領域１２ａの下端をＹ２とする。次に、各領域の垂直方向の位置関係について説明する。
【００５６】
第１ドレイン領域５の下端Ｙ０で、ｐ型ウエル領域３と第１ドレイン領域５とがｐｎ接合を形成する。第１ドレイン領域５の内部に、第２ドレイン領域１０ａ、及び第３ドレイン領域１２ａが形成されている。第２ドレイン領域１０ａの下端Ｙ１、及び第３ドレイン領域１２ａの下端Ｙ２は、第１ドレイン領域５の下端Ｙ０から上側に離れて形成されている（Ｙ１、Ｙ２＜Ｙ０）。また、第３ドレイン領域１２ａは、第２ドレイン領域１０ａよりも浅い位置に形成されている（Ｙ１＜Ｙ２）。
【００５７】
次に、第１ドレイン領域５、第２ドレイン領域１０ａ、及び第３ドレイン領域１２ａの、導電型決定不純物の濃度ＮＬ、ＮＭ、及びＮＨの関係について説明する。これらの領域の不純物濃度は、ＮＬ＜ＮＭ＜ＮＨという関係がある。
【００５８】
図６は、ｎ型ＭＩＳトランジスタ５０ａの電流電圧（ＩＶ）特性を示すグラフである。横軸がドレイン電圧（ＶＤＳ）であり、縦軸がチャネル電流である。ゲート電圧（ＶＧＳ）を０．６Ｖから３．３Ｖまで０．３Ｖ刻みで変化させて得た複数のＩＶ曲線を示す。ゲート電圧が増加するほど、所定ドレイン電圧での電流値が増加して、ＩＶ曲線が立ち上がる。
【００５９】
図６中にいくつかの動作点Ｉｏｎを示す。動作点Ｉｏｎ４は、ゲート電圧が０．６Ｖ、ドレイン電圧が１０Ｖと大きい場合、即ち、ゲートドレイン間の電位差が１０Ｖと非常に大きい場合の動作点である。動作点Ｉｏｎ３は、ゲート電圧が３．３Ｖでドレイン電圧が１０Ｖの場合の動作点である。
【００６０】
動作点Ｉｏｎ４及び動作点Ｉｏｎ３の挙動が、耐圧を示す指標となる。動作点Ｉｏｎ４及び動作点Ｉｏｎ３において、チャネル電流の急激な増加は見られず、耐圧が１０Ｖ以上であることがわかる。
【００６１】
一方、動作点Ｉｏｎ１は、ゲート電圧が３．３Ｖで、ドレイン電圧が０．１Ｖと小さい場合の動作点である。動作点Ｉｏｎ１での挙動が、オン抵抗（Ｒｏｎ）を示す指標となる。動作点Ｉｏｎ１において、チャネル電流の急峻な立ち上がりが見られ、寄生抵抗が低いことがわかる。なお、動作点Ｉｏｎ２は、ゲート電圧が３．３Ｖでドレイン電圧が３．３Ｖの場合の動作点である。
【００６２】
後ほど応用例で説明するように、ｎ型ＭＩＳトランジスタ５０ａを、高周波を増幅するアンプなどの用途に用いるとき、動作点がダイナミックロードライン上で変化する。ダイナミックロードライン上に、動作点Ｉｏｎ４のようにゲート電極７及びドレイン領域９０ａ間の電位差が非常に大きい動作点が含まれる。
【００６３】
次に、図７Ａから図７Ｃ、及び図８を参照して、第１実施例のｎ型ＭＩＳトランジスタ５０ａを応用した携帯電子機器について説明する。
【００６４】
図７Ａは、本応用例の携帯電子機器５１を概略的に示す図である。携帯電子機器５１は、例えば携帯電話であり、パワーアンプトランジスタ５３を含む送信モジュール５２を含む。パワーアンプトランジスタ５３の出力が、アンテナ５４に入力される。
【００６５】
図７Ｂは、パワーアンプトランジスタ５３を示す回路図である。パワーアンプトランジスタ５３として、第１実施例のｎ型ＭＩＳトランジスタ５０ａ、又は、後述する第２実施例のｎ型ＭＩＳトランジスタ５０ｂが用いられる。パワーアンプトランジスタ５３のゲート端子５３ａに、高周波の入力電力が印加され、パワーアンプトランジスタ５３のソース端子５３ｂに、ソース電力が印加され、パワーアンプトランジスタ５３のドレイン端子５３ｃから、入力電力が増幅された出力電力が出力される。入出力される高周波の周波数として、百ＭＨｚのオーダからＧＨｚのオーダ（数百ＭＨｚから数ＧＨｚ）が想定される。
【００６６】
例えば、パワーアンプトランジスタのゲート端子に交流の入力電圧として０Ｖと３．３Ｖとが交互に印加され、ドレイン端子から増幅出力が供給される。なお、ソース端子は接地される（０Ｖ）。例えばＧＨｚオーダの高周波を入出力させる。結果的に、ドレイン電圧が非常に高い値に達し、ゲート電極７とドレイン領域９０ａとの間の電位差が３．３Ｖを大きく超える状況が生じる。パワーアンプトランジスタの動作点変化の軌跡が、ダイナミックロードラインである。
【００６７】
図７Ｃは、パワーアンプトランジスタ５３による増幅ゲインを概略的に示すグラフである。グラフの横軸及び縦軸は、それぞれ、ｄｂｍ単位で示す入力電力及び出力電力である。入力電力に対して増幅ゲイン分電力が増加した出力電力が出力される。
【００６８】
図８は、第１実施例のｎ型ＭＩＳトランジスタ５０ａに係る本応用例のパワーアンプトランジスタのダイナミックロードラインを示すグラフである。グラフの横軸がＶ単位で示すドレイン電圧であり、縦軸がＡ単位で示す電流である。ゲート電圧ＶＧＳが０．６Ｖ、０．９Ｖ、１．２Ｖ、１．５Ｖ、１．８Ｖ、２．１Ｖ、２．４Ｖ、２．７Ｖ、３．０Ｖ、及び３．３Ｖの場合のＩＶ曲線とともに、ダイナミックロードラインＤＬＬを示す。ダイナミックロードラインＤＬＬは、ゲート電圧を変化させた際のドレイン電圧とチャネル電流との相互関係を示す。
【００６９】
ダイナミックロードラインＤＬＬ上において、ドレイン電圧が７Ｖ程度と最も高く、ゲート電圧が０．６Ｖ程度と０Ｖに近い動作点が動作点Ｐ１である。パワーアンプトランジスタの挙動を直流的に捉えた動作点が、バイアス点Ｐ０である。
【００７０】
動作電圧３．３Ｖに対して、動作点Ｐ１のドレイン電圧は、その２倍以上の７Ｖ程度となっている。動作電圧に対して、少なくとも２倍以上のゲートドレイン間電位差に耐える耐圧性能が要求される。
【００７１】
第１実施例のｎ型ＭＩＳトランジスタ５０ａは、第２ドレイン領域１０ａを形成することにより耐圧向上が図られており、このようなパワーアンプトランジスタとしての使用に好適である。なお、第１及び第２の実施例のＭＩＳトランジスタのゲート絶縁膜６は、直流での使用時に、３．３Ｖの動作電圧を想定した耐圧のものである。
【００７２】
以上説明したように、ｎ型ＭＩＳトランジスタ５０ａを第１実施例の構造とすることにより、例えば直流での使用時に３．３Ｖの耐圧を想定したゲート絶縁膜のままで、例えばパワーアンプ用途等、例えばＧＨｚ帯の高周波での使用時に生じる高いゲートドレイン間の電位差に耐える耐圧性能を得ることができる。
【００７３】
図９は、第１実施例に係るｎ型ＭＩＳトランジスタ５０ａの加速劣化試験を行い、オン電流（Ｉｏｎ）劣化率を測定した両対数のグラフである。本劣化試験は、ストレス条件としてＶｄｓ＝７．８Ｖ、Ｖｇｓ＝３．３Ｖ、及び温度２５℃という条件の下で実施された。
【００７４】
横軸は時間（ｓｅｃ）を示し、縦軸はオン電流（Ｉｏｎ）劣化率を示す。●のプロットは、第１実施例におけるｎ型ＭＩＳトランジスタ５０ａの構造のうち、第２ドレイン領域１０ａを除いた構造を有する従来のｎ型ＭＩＳトランジスタのデータを比較例として示す。■のプロットは、第１実施例に係るｎ型ＭＩＳトランジスタ５０ａのデータを示す。
【００７５】
図９からわかるように、比較例と比べて第１実施例ではプロットが下側に移動している。オン抵抗の劣化率は、ドレイン領域におけるホットキャリア発生量に依存する。オン抵抗の劣化率が低くなると、ドレイン領域におけるホットキャリア発生量が低いことがわかる。従って、第１実施例では、比較例と比べてドレイン領域におけるホットキャリアの発生量が低いことがわかる。即ち、比較例と比べて第１実施例のほうが、ゲート電極及びドレイン領域端の下におけるオン電流の劣化が抑制されていることが推測される。
【００７６】
理由としては、第１実施例におけるｎ型ＭＩＳトランジスタ５０ａの構造において、第１ドレイン領域５内に第１の不純物濃度よりも不純物濃度が高い第２の不純物濃度を有する第２ドレイン領域１０ａが形成されることにより、ゲート電極７及び第１ドレイン領域５端における電界増加、及び、その電界増加によるホットキャリアの発生を制御できることが推測される。さらに、第２ドレイン領域１０ａ上のシリサイド層１３によって、ドレイン領域における寄生抵抗の増大を防止できることが推測される。
【００７７】
第１実施例に係るｎ型ＭＩＳトランジスタ５０ａによれば、第１ドレイン領域５内に第２の不純物濃度よりも不純物濃度が高い第３の不純物濃度を有する第２ドレイン領域１０ａが形成されることによって、ゲート電極７及び第１ドレイン領域５端における電界増加、及び、その電界増加による第１ドレイン領域５におけるホットキャリアの発生を制御できことができる。さらに、第２ドレイン領域１０ａ上のシリサイド層１３によって、ドレイン領域における寄生抵抗の増大を防止できる。そのため、高耐圧を実現できると共に、オン電流の劣化が防止され信頼性が向上する。その結果、オン抵抗の増加を抑制しつつ、耐圧向上を図ることができるｎ型ＭＩＳトランジスタ５０ａを含む半導体装置及び半導体装置の製造方法を提供することができる。
【００７８】
（第２実施例）
第２実施例において、図１０から図１５までの図は、ｎ型ＭＩＳトランジスタ５０ｂの構造及びｎ型ＭＩＳトランジスタ５０ｂの製造方法を詳細に説明するものである。なお、第２実施例において、第１実施例で説明した構成と同様の構成には同一の符号を付し、説明を省略する。
【００７９】
第２実施例におけるｎ型ＭＩＳトランジスタ５０ｂによれば、第１実施例と同様に第１ドレイン領域５内に第１の不純物濃度よりも不純物濃度が高い第２の不純物濃度を有する第２ドレイン領域２２ｂが形成されることによって、第１ドレイン領域５内におけるホットキャリアの発生を制御できる。さらに、第２ドレイン領域２２ｂ上のシリサイド層１３によって、ドレイン領域における寄生抵抗の増大を防止できる。その結果、オン抵抗の増加を抑制しつつ、耐圧向上を図ることができるｎ型ＭＩＳトランジスタ５０ｂを含む半導体装置及び半導体装置の製造方法を提供することができる。
【００８０】
さらに、熱処理によって第２ドレイン領域２２ａが第１ドレイン領域５内に拡散することによって、第２の不純物濃度よりも不純物濃度が高い第３の不純物濃度を有する第３ドレイン領域２２ｂが形成される。そのため、第１実施例と比較して第２ドレイン領域２２ｂをイオン注入によって形成する工程が不要となるため、ｎ型ＭＩＳトランジスタ５０ｂの製造工程を短縮することができる。
【００８１】
図１０は、第２実施例に係るｎ型ＭＩＳトランジスタ５０ｂの構造を示す。図１０Ａは、ｎ型ＭＩＳトランジスタ５０ｂの平面図である。図１０Ｂは、図１０ＡのＸ−Ｙ線に沿った断面図である。
【００８２】
図１０Ａにおいて、第１ドレイン領域は５、ゲート電極は７、サイドウォールは９、第１ソース領域は２１ａ、第２ソース領域は２１ｂ、第１ドレイン領域は５、第２ドレイン領域は２２ａ、第３ドレイン領域は２２ｂ、活性領域は６０、素子分離領域は７０、ソース領域は８０ｂ、及びドレイン領域は９０ｂにより示す。
【００８３】
図１０Ａに示すように、素子分離領域７０はｎ型ＭＩＳトランジスタ５０ｂの周囲に設けられている。活性領域６０は、素子分離領域７０に画定されている矩形の領域である。ゲート電極７は、その矩形状のパターン部分が活性領域６０の中央部を横断するように設けられている。サイドウォール９は、ゲート電極７の周囲に設けられている。
【００８４】
第２ソース領域２１ｂは、活性領域６０に、ゲート電極７の一方の側と一部重なるように設けられている。第１ソース領域２１ａは、ゲート電極７の一方の側と隣接して所定の幅に設けられている。なお、後で図１０Ｂに示すように、第１ソース領域２１ｂ及び第２ソース領域２１ａは、隣接して設けられている。
【００８５】
第１ドレイン領域５は、活性領域６０に、ゲート電極７の他方の側と一部重なるようにして所定の幅に設けられている。第２ドレイン領域２２ｂは、第１ドレイン領域５内に形成されている。第３ドレイン領域２２ｂは、ゲート電極７からオフセットさせた距離に所定の幅に設けられている。第２ドレイン領域２２ａは、第３ドレイン領域２２ｂ内に、ゲート電極７から離間させた距離に所定の幅に設けられている。
【００８６】
シリサイド層１３は、サイドウォール９を除くゲート電極７上、及び活性領域６０上を覆うように形成されている。
【００８７】
図１０Ｂにおいて、第２実施例に係るｎ型ＭＩＳトランジスタ５０ｂは、ｎ型シリコン基板は１、素子分離領域は２、ｐ型ウエル領域は３、第１ドレイン領域は５、ゲート絶縁膜は６、ゲート電極は７、サイドウォールは９、シリサイド層は１３、第１ソース領域は２１ａ、第２ソース領域は２１ｂ、第２ドレイン領域は２２ａ、第３ドレイン領域は２２ｂ、ソース領域は８０ｂ、ドレイン領域は９０ｂにより示す。なお、図１０Ｂのうち、図１０Ａで説明した構成と同様の構成には同一の符号を付す。
【００８８】
ソース領域８０ｂ及びドレイン領域９０ｂは、ｎ型シリコン基板１中に設けられている。ソース領域８０ｂは、第１ソース領域２１ｂ及び第２ソース領域２１ａを備える。ドレイン領域８０ｂは、第１ドレイン領域５、第２ドレイン領域２２ｂ、及び第３ドレイン領域２２ａを備える。
【００８９】
第１ソース領域２１ｂは、ゲート電極７の矩形パターンの長辺から例えば５０ｎｍまでの範囲に、且つｎ型シリコン基板１の表面から例えば最大深さ１００ｎｍまでの範囲に形成されるのが望ましい。即ち、第１ソース領域２１ｂは、ゲート電極７に対し一方の側の半導体基板１内に形成され、後述する第１の不純物濃度を有する。そして、第１ソース領域２１ｂは、ｎ型シリコン基板１の第１の深さまで形成されている。
【００９０】
第２ソース領域２１ａは、ｎ型シリコン基板１上のサイドウォール９が位置する端部から所定の幅に設けられている。第２ソース領域２１ａの最大形成深さは、ｎ型シリコン基板１の表面から例えば１００ｎｍまでの範囲で形成されるのが望ましい。即ち、第２ソース領域２１ａは、第１の不純物濃度よりも不純物濃度が高い後述する第５の不純物濃度を有する。さらに、第２ソース領域２１ａは、ｎ型シリコン基板１の第１の深さより深い第２の深さまで形成されていることが望ましい。
【００９１】
ドレイン領域９０ｂのうち、第１ドレイン領域５は、ｎ型シリコン基板１内に、ゲート電極７下の一部と重なるように形成されている。第１ドレイン領域５の形成深さは、ｎ型シリコン基板１の表面から例えば３００ｎｍまでの範囲で形成されることが望ましい。即ち、第１ドレイン領域５は、ゲート電極７に対し他方の側に形成され、一端がゲート電極７の下方に入り込み、ｎ型シリコン基板１に形成されている第２の不純物濃度を有する。
【００９２】
第２ドレイン領域２２ｂは、ｎ型シリコン基板１内に、ゲート電極７の矩形状バターンの長辺に隣接するように配置されている。第２ドレイン領域２２ｂの形成深さは、ｎ型シリコン基板１の表面から例えば１００ｎｍまでの範囲で形成されることが望ましい。なお、第２ドレイン領域２２ｂの形成深さは、第１ドレイン領域５よりも浅く形成されることが望ましい。なお、第２ドレイン領域２２ｂは、ホットキャリアの発生を制御でき、第２ドレイン領域２２ｂ上にシリサイド層が形成されることにより、ゲート電極及び第１ドレイン領域端における電界増加、及び、その電界増加によるホットキャリアの発生を制御できために形成されている。即ち、第２ドレイン領域２２ｂは、第１ドレイン領域５内に、ｎ型シリコン基板１上のゲート電極７から第１距離だけ離間させて形成され、第２の不純物濃度よりも不純物濃度が高い第３の不純物濃度を有する。
【００９３】
第３ドレイン領域２２ａは、ｎ型シリコン基板１内に、ゲート電極７の矩形状バターンの長辺に隣接するように配置されている。第３ドレイン領域２２ａの形成深さは、ｎ型シリコン基板１の表面から例えば５０ｎｍまでの範囲で形成されることが望ましい。なお、第３ドレイン領域２２ａの形成深さは、第２ドレイン領域２２ｂよりも浅く形成されることが望ましい。第３ドレイン領域２２ａは、第２ドレイン領域２２ｂ内に、ゲート電極７からオフセットされた距離に所定の幅で形成されている。第３ドレイン領域２２ａは、０ｎｍから２００ｎｍの幅で形成されていることが望ましい。即ち、第３ドレイン領域２２ｂは、第２ドレイン領域２２ｂ内に、ｎ型シリコン基板１上のゲート電極７から第１距離より大きい第２距離だけ離間させて形成され、第３の不純物濃度よりも不純物濃度が高い第４の不純物濃度を有する。
【００９４】
シリサイド層１３は、ゲート電極７、ソース領域の不純物濃度が高い領域２１ａ、ドレイン領域の不純物濃度が中程度の領域２２ｂ、及びドレイン領域の不純物濃度が高い領域２２ａにおけるｎ型シリコン基板１の表面上に設けられている。シリサイド層１３は、例えば２０ｎｍから５０ｎｍの厚みで形成するのが望ましい。
【００９５】
図１１から図１３までの図は、第２実施例によるｎ型ＭＩＳトランジスタ５０ｂの製造方法を説明するものである。
【００９６】
図１１Ａは、図２Ａと同様に、ｎ型シリコン基板１を用意するようすを示す図である。
【００９７】
図１１Ｂは、図２Ｂと同様に、ｎ型シリコン基板１内の第１領域に第１ドレイン領域５を形成するようすを示す図である。
【００９８】
図１１Ｃは、図２Ｃと同様に、ｎ型シリコン基板１上にゲート絶縁膜６を形成するようすを示す図である。
【００９９】
図１１Ｄは、図２Ｄと同様に、ゲート絶縁膜６上に、ゲート電極７を形成するようすを示す図である。
【０１００】
図１２Ａは、図３Ｂと同様に、ゲート電極７の側壁にサイドウォール９を形成するようすを示す図である。
【０１０１】
図１２Ｂは、ゲート電極７上の一部、ドレイン領域側のサイドウォール９、及び第１ドレイン領域５の一部の上にレジスト層４ｅを形成するようすを示す図である。図１２Ｂに示すように、ｎ型シリコン基板１の全面上に不図示のレジスト層が形成される。次いで、レジスト層をパターニングすることによって、ゲート電極７上の一部、ドレイン領域側のサイドウォール９、及び第１ドレイン領域５の一部の上にレジスト層４ｅが形成される。なお、ドレイン領域側のサイドウォール９の端から第１ドレイン領域５上にレジスト層４ｅが形成されている距離は、０ｎｍから２００ｎｍであることが望ましい。即ち、第１ドレイン領域５の上方に位置するサイドウォール９上及び第１ドレイン領域５一部上方まで跨がるように第１レジスト層を形成する工程である。
【０１０２】
図１２Ｃは、ゲート電極７に対し一方の側にあるｎ型シリコン基板１内に、第１ソース領域２１ａ、及び、第１ドレイン領域５の一部に第２ドレイン領域２２ａを形成するようすを示す図である。図１２Ｃに示すように、ゲート電極７、サイドウォール９、及びレジスト層４ｅをマスクとして、例えばｎ型不純物としてリン（Ｐ）を加速エネルギー１０ＫｅＶ、ドーズ量６×１０１５ｃｍ−２の条件でイオン注入することにより、ゲート電極７に対し一方の側にあるｎ型シリコン基板１内に、第２ソース領域２１ａ、及び、第１ドレイン領域５の一部に第２ドレイン領域２２ａが形成される。次いで、第１ソース領域２１ａ、及び第２ドレイン領域２２ａが形成された後、レジスト層４ｅは除去される。即ち、第１レジスト層、ゲート電極７、及びサイドウォール９をマスクとして、第１ドレイン領域５に対し一方の側のｎ型シリコン基板１内に第２の不純物濃度を有する第１ソース領域２１ａ、及び第１ドレイン領域５内に第１の不純物濃度よりも不純物濃度が高い第３の不純物濃度を有する第２ドレイン領域２２ａを形成する工程である。同様に、第１ソース領域２１ａをｎ型シリコン基板１の第１の深さまで形成する工程である。
【０１０３】
図１２Ｄは、ｎ型シリコン基板１に対して短時間の熱処理を行い、第１ソース領域２１ａ及び第２ドレイン領域２２ａの不純物を活性化させるようすを示す図である。熱処理工程における条件は、例えば９００℃〜１０２５℃で昇温及び降温の時間を含め、ほぼ３０秒のＲＴＡ処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：急速高温熱処理）が望ましい。
【０１０４】
本熱処理工程によって、第２ドレイン領域２２ａの不純物が第１ドレイン領域５内に拡散し、第３ドレイン領域２２ｂが形成される。第３ドレイン領域２２ｂは、ソース領域側の端がゲート絶縁膜６の下端まで拡散し、且つ第１ドレイン領域５よりも浅く第３ドレイン領域２２ａよりも深い第３の深さを有することが望ましい。第３ドレイン領域２２ｂは、ｎ型シリコン基板１の表面から５０ｎｍの深さまで形成されていることが望ましい。
【０１０５】
同様に、本熱処理工程によって、第１ソース領域２１ａが拡散し、第２ソース領域２１ｂが形成される。第１ソース領域２１ｂは、ゲート電極７に対し一方の側に、ゲート絶縁膜６を介してゲート電極７の下方に入り込み、且つｎ型シリコン基板１の表面から内部に向かって形成される。第１ソース領域２１ｂは、ｎ型シリコン基板１の表面から１００ｎｍの深さまで形成されていることが望ましい。即ち、第１ソース領域２１ａ、及び第２ドレイン領域２２ａ内の不純物を活性化する熱処理を行う工程である。同様に、第２の不純物濃度よりも不純物濃度が低い第４の不純物濃度を有する第２ソース領域２１ｂをｎ型シリコン基板の第１の深さよりも深い第２の深さまで形成する工程である。
【０１０６】
このようにして、ゲート電極７の一方の側に、第１ソース領域２１ｂ及び第２ソース領域２１ａを備えるソース領域８０ｂが形成される。同様に、ゲート電極７の他方の側に、第１ドレイン領域５、第２ドレイン領域２２ｂ、及び第３ドレイン領域２２ａを備えるドレイン領域９０ｂが形成される。
【０１０７】
図１３は、ゲート電極７上、第１ソース領域２１ａにおけるｎ型シリコン基板１上、第２ドレイン領域２２ｂ、及び第３ドレイン領域２２ａにおけるｎ型シリコン基板１上にシリサイド層１３を形成するようすを示す図である。図１３に示すように、例えば膜厚２０ｎｍから５０ｎｍのニッケルを全面に堆積し、４００℃の温度で３０秒の熱処理を行う。その後、未反応のコバルトを除去する。この工程により、ゲート電極７上、第１ソース領域２１ａにおけるｎ型シリコン基板１上、第２ドレイン領域２２ｂ、及び第３ドレイン領域２２ａにおけるｎ型シリコン基板１上にシリサイド層１３が形成される。なお、ニッケルの代わりにコバルトを堆積してもよい。
【０１０８】
そして、ｎ型ＭＩＳトランジスタ５０ｂは、不図示の層間絶縁膜の形成、不図示のコンタクト孔の形成、及び不図示の配線の形成等の諸工程を経て完成する。
【０１０９】
図１４は、図６と同様に、ｎ型ＭＩＳトランジスタ５０ｂの電流電圧（ＩＶ）特性を示すグラフである。横軸がドレイン電圧（ＶＤＳ）であり、縦軸がチャネル電流である。ゲート電圧（ＶＧＳ）を０．６Ｖから３．３Ｖまで０．３Ｖ刻みで変化させて得た複数のＩＶ曲線を示す。ゲート電圧が増加するほど、所定ドレイン電圧での電流値が増加して、ＩＶ曲線が立ち上がる。
【０１１０】
図１４中にいくつかの動作点Ｉｏｎを示す。動作点Ｉｏｎ４は、ゲート電圧が０．６Ｖ、ドレイン電圧が１０Ｖと大きい場合、即ち、ゲートドレイン間の電位差が１０Ｖと非常に大きい場合の動作点である。動作点Ｉｏｎ３は、ゲート電圧が３．３Ｖでドレイン電圧が１０Ｖの場合の動作点である。
【０１１１】
動作点Ｉｏｎ４及び動作点Ｉｏｎ３の挙動が、耐圧を示す指標となる。動作点Ｉｏｎ４及び動作点Ｉｏｎ３において、チャネル電流の急激な増加は見られず、耐圧が１０Ｖ以上であることがわかる。
【０１１２】
一方、動作点Ｉｏｎ１は、ゲート電圧が３．３Ｖで、ドレイン電圧が０．１Ｖと小さい場合の動作点である。動作点Ｉｏｎ１での挙動が、オン抵抗（Ｒｏｎ）を示す指標となる。動作点Ｉｏｎ１において、チャネル電流の急峻な立ち上がりが見られ、寄生抵抗が低いことがわかる。なお、動作点Ｉｏｎ２は、ゲート電圧が３．３Ｖでドレイン電圧が３．３Ｖの場合の動作点である。
【０１１３】
図１５は、第２実施例のｎ型ＭＩＳトランジスタ５０ｂに係る本応用例のパワーアンプトランジスタのダイナミックロードラインを示すグラフである。グラフの横軸がＶ単位で示すドレイン電圧であり、縦軸がＡ単位で示す電流である。ゲート電圧ＶＧＳが０．６Ｖ、０．９Ｖ、１．２Ｖ、１．５Ｖ、１．８Ｖ、２．１Ｖ、２．４Ｖ、２．７Ｖ、３．０Ｖ、及び３．３Ｖの場合のＩＶ曲線とともに、ダイナミックロードラインＤＬＬを示す。ダイナミックロードラインＤＬＬは、ゲート電圧を変化させた際のドレイン電圧とチャネル電流との相互関係を示す。
【０１１４】
ダイナミックロードラインＤＬＬ上において、ドレイン電圧が７Ｖ程度と最も高く、ゲート電圧が０．６Ｖ程度と０Ｖに近い動作点が動作点Ｐ１である。パワーアンプトランジスタの挙動を直流的に捉えた動作点が、バイアス点Ｐ０である。
【０１１５】
動作電圧３．３Ｖに対して、動作点Ｐ１のドレイン電圧は、その２倍以上の７Ｖ程度となっている。動作電圧に対して、少なくとも２倍以上のゲートドレイン間電位差に耐える耐圧性能が要求される。
【０１１６】
第２実施例のｎ型ＭＩＳトランジスタ５０ｂは、ドレイン領域の不純物濃度が中程度の領域２２ｂを形成することにより耐圧向上が図られており、このようなパワーアンプトランジスタとしての使用に好適である。なお、第２の実施例のＭＩＳトランジスタのゲート絶縁膜６は、直流での使用時に、３．３Ｖの動作電圧を想定した耐圧のものである。
【０１１７】
以上説明したように、ｎ型ＭＩＳトランジスタ５０ｂを第２実施例の構造とすることにより、第１実施例のｎ型ＭＩＳトランジスタ５０ａと同様に、例えば直流での使用時に３．３Ｖの耐圧を想定したゲート絶縁膜のままで、例えばパワーアンプ用途等、例えばＧＨｚ帯の高周波での使用時に生じる高いゲートドレイン間の電位差に耐える耐圧性能を得ることができる。
【０１１８】
図１６は、第２実施例に係るｎ型ＭＩＳトランジスタ５０ｂの加速劣化試験を行い、オン電流（Ｉｏｎ）劣化率を測定したグラフである。本劣化試験の条件は、ストレス条件としてＶｄｓ＝７．８Ｖ、Ｖｇｓ＝３．３Ｖ、及び温度２５℃という条件の下で実施された。
【０１１９】
横軸は時間（ｓｅｃ）を示し、縦軸はオン電流（Ｉｏｎ）劣化率を示す。●のプロットは、ｎ型ＭＩＳトランジスタ５０ｂの構造のうち、ドレイン領域の不純物濃度が中程度の領域２２ｂを除いた構造を有する従来のｎ型ＭＩＳトランジスタのデータを比較例として示す。▲のプロットは、第２実施例に係るｎ型ＭＩＳトランジスタ５０ｂのデータを示す。
【０１２０】
図１６からわかるように、比較例と比べて第１実施例ではプロットが下側に移動している。オン抵抗の劣化率は、ドレイン領域におけるホットキャリア発生量に依存する。オン抵抗の劣化率が低くなると、ドレイン領域におけるホットキャリア発生量が低いことがわかる。従って、第２実施例では、比較例と比べてドレイン領域におけるホットキャリアの発生量が低いことがわかる。即ち、比較例と比べて第２実施例のほうが、ゲート電極及びドレイン領域端の下におけるオン電流の劣化が抑制されていることが推測される。
【０１２１】
理由としては、第２実施例におけるｎ型ＭＩＳトランジスタ５０ｂの構造において、第１ドレイン領域５内に第１の不純物濃度よりも不純物濃度が高い第２の不純物濃度を有する第２ドレイン領域２２ｂが形成されることにより、ゲート電極７及び第１ドレイン領域５端における電界増加、及び、その電界増加によるホットキャリアの発生を制御できることが推測される。さらに、第２ドレイン領域２２ｂ上のシリサイド層１３によって、ドレイン領域における寄生抵抗の増大を防止できることが推測される。
【０１２２】
第２実施例に係るｎ型ＭＩＳトランジスタ５０ｂによれば、第１ドレイン領域５内に第２の不純物濃度よりも不純物濃度が高い第３の不純物濃度を有する第２ドレイン領域２２ｂが形成されることによって、ゲート電極７及び第１ドレイン領域５端における電界増加、及び、その電界増加による第１ドレイン領域５におけるゲート電極７及び第１ドレイン領域５端近傍での電界を緩和し、ホットキャリアの発生を制御できる。さらに、第２ドレイン領域２２ｂ上のシリサイド層１３によって、ドレイン領域における寄生抵抗の増大を防止できる。そのため、高耐圧を実現できると共に、オン電流の劣化が防止され信頼性が向上する。その結果、オン抵抗の増加を抑制しつつ、耐圧向上を図ることができるｎ型ＭＩＳトランジスタ５０ｂを含む半導体装置及び半導体装置の製造方法を提供することができる。
【０１２３】
さらに、熱処理によって第２ドレイン領域２２ａが第１ドレイン領域５内に拡散することによって、第２の不純物濃度よりも不純物濃度が高い第３の不純物濃度を有する第３ドレイン領域２２ｂが形成される。そのため、第１実施例と比較して第２ドレイン領域２２ｂをイオン注入によって形成する工程が不要となるため、ｎ型ＭＩＳトランジスタ５０ｂの製造工程を短縮することができる。
【図面の簡単な説明】
【０１２４】
【図１】図１は、第１実施例によるｎ型ＭＩＳトランジスタ５０ａの構造を示す図である。
【図２】図２は、第１実施例によるｎ型ＭＩＳトランジスタ５０ａの製造方法を示す図である。
【図３】図３は、第１実施例によるｎ型ＭＩＳトランジスタ５０ａの製造方法を示す図である。
【図４】図４は、第１実施例によるｎ型ＭＩＳトランジスタ５０ａの製造方法を示す図である。
【図５】図５は、第１実施例によるｎ型ＭＩＳトランジスタ５０ａの概略断面図を示す図である。
【図６】図６は、第１実施例によるｎ型ＭＩＳトランジスタ５０ａの電流電圧（ＩＶ）特性を示す図である。
【図７】図７Ａは、第１実施例によるｎ型ＭＩＳトランジスタ５０ａの応用例の携帯電子機器５１を概略的に示す図であり、図７Ｂは第１実施例によるｎ型ＭＩＳトランジスタ５０ａの応用例のパワーアンプトランジスタを示す回路図であり、図７Ｃは第１実施例によるｎ型ＭＩＳトランジスタ５０ａの応用例のパワーアンプトランジスタによる増幅ゲインを概略的に示すグラフである。
【図８】図８は、第１実施例によるｎ型ＭＩＳトランジスタ５０ａの応用例のパワーアンプトランジスタのダイナミックロードラインを示すグラフである。
【図９】図９は、第１実施例によるｎ型ＭＩＳトランジスタ５０ａのオン電流劣化率（％）を示す図である、
【図１０】図１０は、第２実施例によるｎ型ＭＩＳトランジスタ５０ｂの構造を示す図である。
【図１１】図１１は、第２実施例によるｎ型ＭＩＳトランジスタ５０ｂの製造方法を示す図である。
【図１２】図１２は、第２実施例によるｎ型ＭＩＳトランジスタ５０ｂの製造方法を示す図である。
【図１３】図１３は、第２実施例によるｎ型ＭＩＳトランジスタ５０ｂの製造方法を示す図である。
【図１４】図１４は、第２実施例によるｎ型ＭＩＳトランジスタ５０ｂの電流電圧（ＩＶ）特性を示す図である。
【図１５】図１５は、第２実施例によるｎ型ＭＩＳトランジスタ５０ｂの応用例のパワーアンプトランジスタのダイナミックロードラインを示すグラフである。
【図１６】図１６は、第２実施例によるｎ型ＭＩＳトランジスタ５０ｂのオン電流劣化率（％）を示す図である、
【符号の説明】
【０１２５】
１  ｎ型シリコン基板
２  素子分離領域
３  ｐ型ウエル領域
４ａ、４ｂ、４ｃ、４ｄ、４ｅ  レジスト層
５  第１ドレイン領域
６  ゲート絶縁膜
７  ゲート電極
８ａ  第１ソース領域
９  サイドウォール
１０ａ  第２ドレイン領域
１１ａ  第２ソース領域
１２ａ  第３ドレイン領域
１３  シリサイド層
２１ａ  第１ソース領域
２１ｂ  第２ソース領域
２２ａ  第２ドレイン領域
２２ｂ  第３ドレイン領域
５０ａ  ｎ型ＭＩＳトランジスタ（第１実施例）
５０ｂ  ｎ型ＭＩＳトランジスタ（第２実施例）
５１  携帯電子機器
５２  送信モジュール
５３  パワーアンプトランジスタ
５３ａ  パワーアンプトランジスタのゲート端子
５３ｂ  パワーアンプトランジスタのソース端子
５３ｃ  パワーアンプトランジスタのドレイン端子
５４  アンテナ
６０  活性領域
７０  素子分離領域
８０ａ、８０ｂ  ソース領域
９０ａ、９０ｂ  ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010010309.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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