(57)【要約】【課題】イメージセンサの微弱信号に周期的に重畳される固定パタンノイズを低減することができるアナログ・デジタル混在撮像装置を提供する。【解決手段】アナログ・デジタル混在撮像装置において、基準水平同期信号のそれぞれに対してランダムな遅延時間を発生する遅延発生回路１１０と、基準水平同期信号に対して発生した遅延時間に基づいて、基準水平同期信号のそれぞれを遅延させ、遅延した基準水平同期信号により、撮像素子１００を駆動するセンサ駆動回路１０５と、ＡＤ変換器１０１と、ＡＤ変換器１０１の出力を記憶するメモリ１０２と、基準水平同期信号に対して発生した遅延時間に基づいて、基準水平同期信号のそれぞれを逆方向に遅延させ、逆方向に遅延した基準水平同期信号により、メモリ１０２を駆動するメモリ駆動回路１０６とを備えた。【選択図】図１
2010045603.tif 000002
【特許請求の範囲】
【請求項１】
イメージセンサの出力をデジタル化するアナログ・デジタル混在撮像装置であって、
前記イメージセンサの駆動時に用いられる基準水平同期信号のそれぞれに対してランダムな遅延時間を発生する遅延発生回路と、
前記遅延発生回路で発生した前記遅延時間に基づいて、前記イメージセンサの駆動タイミングをランダムに可変して駆動するセンサ駆動回路と、
前記イメージセンサの出力をデジタル化するアナログデジタル変換器と、
前記アナログデジタル変換器の出力を記憶するメモリと、
前記遅延発生回路で発生した前記遅延時間に基づいて、前記メモリの読み出しタイミングを前記センサ駆動回路と同期してランダムに可変して読出駆動するメモリ駆動回路とを備えたことを特徴とするアナログ・デジタル混在撮像装置。
【請求項２】
イメージセンサの出力をデジタル化するアナログ・デジタル混在撮像装置であって、
前記イメージセンサの駆動時に用いられる基準水平同期信号のそれぞれに対してランダムな遅延時間を発生する遅延発生回路と、
前記遅延発生回路で発生した前記遅延時間に基づいて、前記基準水平同期信号のそれぞれを遅延させ、遅延した前記基準水平同期信号により、前記イメージセンサを駆動するセンサ駆動回路と、
前記イメージセンサの出力をデジタル化するアナログデジタル変換器と、
前記アナログデジタル変換器の出力を記憶するメモリと、
前記遅延発生回路で発生した前記遅延時間に基づいて、前記基準水平同期信号のそれぞれを逆方向に遅延させ、逆方向に遅延した前記基準水平同期信号により、前記メモリを読出駆動するメモリ駆動回路とを備えたことを特徴とするアナログ・デジタル混在撮像装置。
【請求項３】
請求項１または２記載のアナログ・デジタル混在撮像装置において、
前記基準水平同期信号は、前記メモリから読み出した信号を処理する際に用いられるＳＤＲＡＭを駆動するＳＤＲＡＭ駆動回路の駆動信号として用いられることを特徴とするアナログ・デジタル混在撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサ出力などをデジタル化するアナログ・デジタル混在撮像装置に関し、特にイメージセンサ出力などをデジタル化する際に発生するノイズによる、その後段での周期的なノイズ、カウントダウンノイズなどの軽減に関するものである。
【背景技術】
【０００２】
撮像装置において、ＣＣＤセンサ出力をデジタル化するＡＦＥ部（アナログ・フロント・エンド）と、そのデジタル化した信号を処理するデジタル信号処理部とが一体化されたＬＳＩが開発されている。
【０００３】
デジタル信号処理部では、各種タイミング発生やＳＤＲＡＭメモリ駆動を行うために周期的な動作を行うことが多く、これらの動作がＬＳＩの電源等からノイズとなってＡＦＥ部へ漏れこみ、イメージセンサの微弱なアナログ信号にノイズとして重畳される問題があった。
【０００４】
この解決策として、従来、特開平４−１９６８１８号公報（特許文献１）に記載されたアナログ・デジタル混在ＩＣのように、デジタル信号処理部のタイミング発生装置をグレイコードカウンタ化することにより、タイミング発生装置の同時変化による負荷を等しくして、アナログ信号への影響を軽減する方法があった。
【特許文献１】特開平４−１９６８１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１のようにグレイコードカウンタ化する場合でも、たとえばＳＤＲＡＭメモリの駆動など、周期的かつ離散的に駆動を行う回路など、すなわちグレイコード化できない部分に関しては、ノイズの重畳を解決することができないという問題があった。
【０００６】
以下、図３および図４により、従来のアナログ・デジタル混在撮像装置の構成およびＳＤＲＡＭメモリの駆動によるノイズの一例について説明する。図３は従来のアナログ・デジタル混在撮像装置の構成を示す構成図、図４は従来のアナログ・デジタル混在撮像装置の各信号を示す図である。
【０００７】
図３において、アナログ・デジタル混在撮像装置は、撮像素子１００、ＡＤ変換器１０１、ＳＤＲＡＭ１０３、デジタル信号処理回路１０４、センサ駆動回路１０５、ＳＤＲＡＭ駆動回路１０７、基準水平同期パルス発生回路１０８、ＤＡ変換器１０９から構成されている。
【０００８】
撮像素子１００はセンサ駆動回路１０５からのライン読出し開始パルスに従い、センサの第１ライン〜第ｎラインと映像信号を順次読み出す。出力されたセンサ読出し信号はＡＤ変換器１０１でデジタル信号化され、信号処理回路１０４にて信号処理を行う。また、同時にＳＤＲＡＭ１０３はＳＤＲＡＭ駆動回路１０７のＳＤＲＡＭ駆動パルスに従い、各種信号処理を行う際に必要な映像信号を蓄える。
【０００９】
一般的にＳＤＲＡＭなどの駆動はバースト転送であり、周期的かつ離散的に行われ、この周期的かつ離散的な動作により、電源等にノイズが乗ることになる。
【００１０】
従来、センサ駆動回路１０５およびＳＤＲＡＭ駆動回路１０７は共に、基準水平同期パルス発生回路１０８からの基準水平同期信号により駆動されるため、撮像素子１００からの微弱なセンサ読出し信号に、ＳＤＲＡＭの駆動による電源ノイズが重畳された場合、図４に示すように、第１ライン読出し信号〜第ｎライン読出し信号に、各ラインで同一のタイミング位置にノイズが重畳され、その結果として、図４の出力画像イメージに示すように、本来の画像に対して、垂直方向への周期的かつ離散的な固定パタンノイズとなって現れる。
【００１１】
したがって、特許文献１のグレイコードカウンタを用いる場合でも、周期的かつ離散的にパルスを発生する回路においては、グレイコード化などの手法が使えず、パルスが発生する毎に電源等にノイズが乗り、イメージセンサの微弱信号に周期的な固定パタンノイズが重畳されてしまうことになる。
【００１２】
そこで、本発明の目的は、イメージセンサの微弱信号に周期的に重畳される固定パタンノイズを低減することができるアナログ・デジタル混在撮像装置を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、代表的なものの概要は、イメージセンサの駆動時に用いられる基準水平同期信号のそれぞれに対してランダムな遅延時間を発生する遅延発生回路と、基準水平同期信号に対して発生した遅延時間に基づいて、基準水平同期信号のそれぞれを遅延させ、遅延した基準水平同期信号により、イメージセンサを駆動するセンサ駆動回路と、イメージセンサの出力をデジタル化するアナログデジタル変換器と、アナログデジタル変換器の出力を記憶するメモリと、基準水平同期信号に対して発生した遅延時間に基づいて、基準水平同期信号のそれぞれを逆方向に遅延させ、逆方向に遅延した基準水平同期信号により、メモリを駆動するメモリ駆動回路とを備えたものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
すなわち、代表的なものによって得られる効果は、ノイズ発生源とイメージセンサ駆動開始タイミングの時間差をランダムに可変することにより、イメージセンサの微弱なアナログ信号に重畳されるノイズがランダムに発生するため、ノイズが目立たなくなる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
図１および図２により、本発明の一実施の形態に係るアナログ・デジタル混在撮像装置の構成および動作について説明する。図１は本発明の一実施の形態に係るアナログ・デジタル混在撮像装置の構成を示す構成図、図２は本発明の一実施の形態に係るアナログ・デジタル混在撮像装置の各信号を示す図である。
【００２０】
図１において、アナログ・デジタル混在撮像装置は、イメージセンサである撮像素子１００、ＡＤ変換器１０１、ＦＩＦＯメモリ１０２、ＳＤＲＡＭ１０３、デジタル信号処理回路１０４、センサ駆動回路１０５、メモリ駆動回路１０６、ＳＤＲＡＭ駆動回路１０７、基準水平同期パルス発生回路１０８、ＤＡ変換器１０９、可変のランダムな遅延時間を発生させる遅延発生回路１１０、遅延加算回路１１１、遅延減算回路１１２から構成されている。
【００２１】
なお、図３に示す従来のアナログ・デジタル混在撮像装置と同一符号の構成についての動作は、従来のアナログ・デジタル混在撮像装置と同様の動作であり、重複する説明は省略する。
【００２２】
遅延発生回路１１０は、基準水平同期信号毎に可変のランダムな遅延時間ΔＴ１〜ΔＴｎを発生する。遅延加算回路１１１は基準水平同期信号にΔＴ１〜ΔＴｎを加算した後にセンサ駆動回路１０５へ供給する。同様に遅延減算回路１１２は基準水平同期信号にΔＴ１〜ΔＴｎを減算した後にメモリ駆動回路１０６へ供給する。
【００２３】
これによりセンサ駆動回路１０５は、図２に示すように、遅延加算回路１１１により基準水平同期信号にΔＴ１〜ΔＴｎが加算されたセンサ第１ライン読出し開始パルス〜センサ第ｎライン読出し開始パルスを発生して撮像素子１００へ供給し、撮像素子１００は第１ライン〜第ｎライン読出し信号を順次読み出す。
【００２４】
また、この動作により、センサ駆動回路１０５では、撮像素子１００の駆動タイミングをランダムに可変して駆動する状態となっている。
【００２５】
このとき、ＳＤＲＡＭ１０３などの駆動により発生した周期的かつ離散的な電源ノイズはセンサ読出し信号に重畳されるが、図２に示すように、センサ第１ライン読み出し信号〜センサ第ｎライン読み出し信号が、ΔＴ１〜ΔＴｎの時間だけずれているため、センサの読出し開始に対して、ノイズが重畳されている相対的な時間が異なっている。
【００２６】
そして、ＦＩＦＯメモリ１０２はＡＤ変換されたデジタル映像信号をメモリに格納し、メモリ駆動回路１０６から供給されるメモリ読出し開始パルスにより、メモリ第１ライン〜第ｎライン読出し信号と順次読み出す。
【００２７】
ここで、センサライン読出し開始パルスとメモリ読出し開始パルスは、図２に示すように、プラスΔＴおよびマイナスΔＴの関係であるため、ＦＩＦＯメモリ１０２での映像信号開始位置は水平方向で同一タイミングになることが分る。
【００２８】
また、この動作により、メモリ駆動回路１０６では、メモリの読み出しタイミングをセンサ駆動回路１０５と同期してランダムに可変して読出駆動する状態となっている。
【００２９】
そして、信号処理回路１０４は各種の信号処理を行うことにより、図２の出力画像イメージに示すように、従来では図４に示すように周期的かつ離散的な固定ノイズが重畳されていたが、本実施の形態では、ランダムなノイズとして重畳され、ノイズ成分を目立たなくすることができる。
【００３０】
なお、本実施の形態では、説明のために、１画面分の動作について記載したが、実際は複数画面間においてもランダムなΔＴを発生させることにより、複数画面間のノイズはさらに平均化されて目立たなくすることができる。
【００３１】
さらに、ＦＩＦＯメモリ１０２に関してはシフトレジスタを用いた回路で構成しても良い。
【００３２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００３３】
本発明は、イメージセンサ出力などをデジタル化するアナログ・デジタル混在撮像装置に関し、イメージセンサ出力などをデジタル化する際に、その後段での周期的なノイズやカウントダウンノイズなどを低減させる必要のある装置やシステムに広く適用可能である。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施の形態に係るアナログ・デジタル混在撮像装置の構成を示す構成図である。
【図２】本発明の一実施の形態に係るアナログ・デジタル混在撮像装置の各信号を示す図である。
【図３】従来のアナログ・デジタル混在撮像装置の構成を示す構成図である。
【図４】従来のアナログ・デジタル混在撮像装置の各信号を示す図である。
【符号の説明】
【００３５】
１００…撮像素子、１０１…ＡＤ変換器、１０２…ＦＩＦＯメモリ、１０３…ＳＤＲＡＭ、１０４…デジタル信号処理回路、１０５…センサ駆動回路、１０６…メモリ駆動回路、１０７…ＳＤＲＡＭ駆動回路、１０８…基準水平同期パルス発生回路、１０９…ＤＡ変換器、１１０…遅延発生回路、１１１…遅延加算回路、１１２…遅延減算回路。
【図１】
2010045603.tif 000003
【図２】
2010045603.tif 000004
【図３】
2010045603.tif 000005
【図４】
2010045603.tif 000006