(57)【要約】【課題】半導体ウエハの製造工程でプロービング装置によってウエハの電気的特性を測定（プロービング検査）する場合、半導体ウエハを載置するプロービングステージは平板状である。このため、半導体チップが配列する素子形成部のみが薄化され周辺部に初期の厚みが残った凹型形状の半導体ウエハについては、従来のプロービングステージに載置することができず、プロービング検査ができない問題があった。【解決手段】一般的な平板状のプロービングステージ（第１のプロービングステージ）上に、第１搭載部と第１搭載部より突出した第２搭載部からなる凸型形状のプロービングステージ（第２のプロービングステージ）を配置する。これにより、凹型形状のウエハを凸型形状のプロービングステージとかみ合わせるように搭載できる。従って、素子形成部のみ薄化した半導体ウエハであっても十分に支持固定することができ、プロービング検査を行うことができる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
一主面に複数の半導体チップが配列する素子形成部と該素子形成部の外周を囲み該素子形成部より厚い周辺部とを有する半導体ウエハの電気的特性を測定するプロービング装置であって、
中心付近と周辺付近の厚みが略均一な第１のプロービングステージと、
該第１のプロービングステージ上に配置され、前記周辺部が載置される第１搭載部と、該第１搭載部の内側で該第１搭載部より突出し前記素子形成部が載置される第２搭載部とを有する第２のプロービングステージと、
前記半導体ウエハの電極に接触するプローブ針と、
前記第２のプロービングステージおよび／または前記プローブ針の移動を制御する制御部と、を具備することを特徴とするプロービング装置。
【請求項２】
前記第２のプロービングステージの前記第１搭載部と前記第２搭載部の段差は、前記半導体ウエハの前記周辺部と前記素子形成部の段差と略同等であることを特徴とする請求項１に記載のプロービング装置。
【請求項３】
前記第２のプロービングステージの前記第２搭載部の面積は、前記素子形成部の面積と同等以下であることを特徴とする請求項１または請求項２に記載のプロービング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハの電気的特性を測定するプロービング装置に係り、特に、周辺部が厚く素子形成部が薄化された半導体ウエハの電気的特性を測定できるプロービング装置に関する。
【背景技術】
【０００２】
半導体装置の製造工程では、半導体基板上に形成された個々の半導体装置（半導体チップ）について良否判定を行っている。良否判定の一つとして、プロービング装置を用いて、個々の半導体チップに分割する前の半導体ウエハの状態で、半導体チップそれぞれの電極（電極パッド）にプローブ針を接触させて電気特性を測定するプロービング検査がある。
【０００３】
図５は、従来のプロービング装置５０を示す概略図である。
【０００４】
プロービング装置５０は、プロービングステージ５１と、プローブ針５４がセットされたプローブカード５３と、を備える。半導体ウエハ６０の測定の際には、まず、プロービングステージ５１上にウエハ６０がセットされる。制御部５６からの信号により駆動部５５がプロービングステージ５１を所望の位置に移動させ、素子形成部６１に配列する検査対象の所望の半導体チップＣをプローブ針５４と対向させる。その後駆動部５５がプロービングステージ５１を上昇させて、プローブ針５４に半導体チップＣの電極パッドを接触させる。これにより、ウエハ６０とプローブカード５３が接続される。そして、プローブカード５３に接続されたテストヘッドおよび検査装置（いずれも不図示）により半導体チップの電気的特性を測定（検査）する。
【０００５】
プロービングステージ５１は、例えば半導体ウエハ６０を吸引固定する真空チャックであり、半導体ウエハ６０が接触するプロービングステージ５１上面の一部に吸引するための通気溝（不図示）は設けられるものの、全体的にはプロービングステージ５１の周辺部も中央付近も略均一な厚みＤＳ’の平板状である。半導体ウエハ６０も、その厚みは全面に亘りほぼ平坦であり、一方の主面が全面に亘ってプロービングステージ５１に接触する（例えば特許文献１参照。）。
【０００６】
ところで近年では、例えば携帯端末器の小型化、薄型化に伴い、半導体装置の小型化、薄型化のニーズが高まっている。このため、素子形成後のバックグラインド（研削）によって半導体ウエハを薄化する技術が進んでいる。しかし、半導体ウエハの薄化に伴い、搬送時の割れや、反りなどの不良も多くなり、取り扱いが困難となる問題がある。
【０００７】
そこで、図６の如く、素子形成後のバックグラインドの際、半導体ウエハ６２裏面の周辺部６４を研削せず厚く残して、周辺部６４より内側の、半導体チップＣが配列する素子形成部６３の裏面のみを研削し、薄化させる技術が開発されている。周辺部６４を研削せずに残すことで、半導体ウエハ６２の搬送リスク低減や反りの低減などを実現できる（例えば特許文献２参照。）。
【特許文献１】特開２００５−３３３０４５号公報
【特許文献２】特開２００３−３３２２７１号公報（第２２ページ、第３２図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図６の如き半導体ウエハ６２では、周辺部６４は初期の半導体ウエハの厚みＤ１’（例えば５００μｍ〜６２５μｍ程度）が維持されるのに対し、薄化した素子形成部６３は厚みＤ２’が例えば９０μｍ程度であり、その段差Ｓ’が非常に大きいものとなっている。そして、このようなウエハ６２の素子形成部６３に例えばＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor)）やＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）などのディスクリート型の半導体チップＣが形成される場合には、平坦な一方の主面側に半導体チップが配列し、大きな段差Ｓ’のある他方の主面側に裏面電極となる金属層６５が形成される。
【０００９】
図７は、図５に示す従来のプロービング装置５０に、図６の半導体ウエハ６２を載置した場合の概要図である。
【００１０】
両主面に電極が形成されるディスクリート素子の半導体ウエハ６２をプロービング検査する場合には、素子形成部６３に配列するチップＣ表面の電極（電極パッド）がプローブ針５４と対向するように半導体ウエハ６２をプロービングステージ５１上に載置し、半導体ウエハ６２裏面の金属層（チップの裏面電極）６５がプロービングステージ５１と全面に亘り電気的に接続する必要がある。
【００１１】
しかし図７（Ａ）の如く、素子形成部６３のみが薄化した半導体ウエハ６２では、裏面の金属層６５がプロービングステージ５１に接触せず、電気的特性の測定ができない問題があった。
【００１２】
また、ディスクリート型の半導体チップＣが形成される場合に限らず、半導体ウエハ６２が薄化した素子形成部６３はプロービングステージ５１と密着しないため、真空チャックによる固定ができない問題や、素子形成部６３がプローブ針の押圧に耐えられないなどの問題も生じる。
【００１３】
一方図７（Ｂ）の如く、プロービングステージ５１が薄化した素子形成部６３より小さいものであれば、裏面金属層６５との電気的接触は可能である。しかし、半導体ウエハ６２の厚い周辺部６４は、非検査領域であることを明確にするため、検査中にインクによるマーキング（矢印）が施される。このとき、プロービングステージ５１が素子形成部６３より小さい場合には、周辺部６４が支持されず、マーキング時の押圧によってウエハの割れなどが発生する場合もある。
【００１４】
また、プロービングステージ５１が素子形成部６３より小さすぎると、プロービングステージ５１と接触しない素子形成部６３に配列した半導体チップ（端部丸印付近の半導体チップ）については、例えば金属層（裏面電極）６５の基板水平方向の抵抗が加算されるなどし、正確な特性値が得られない問題がある。
【課題を解決するための手段】
【００１５】
本発明は上述した問題点に鑑みてなされたものであり、一主面に複数の半導体チップが配列する素子形成部と該素子形成部の外周を囲み該素子形成部より厚い周辺部とを有する半導体ウエハの電気的特性を測定するプロービング装置であって、中心付近と周辺付近の厚みが略均一な第１のプロービングステージと、該第１のプロービングステージ上に配置され、前記周辺部が載置される第１搭載部と、該第１搭載部の内側で該第１搭載部より突出し前記素子形成部が載置される第２搭載部とを有する第２のプロービングステージと、前記半導体ウエハの電極に接触するプローブ針と、前記第２のプロービングステージおよび／または前記プローブ針の移動を制御する制御部と、を具備することにより解決するものである。
【発明の効果】
【００１６】
本実施形態によれば、第１に、新たな設備を導入することなく、半導体ウエハの割れや反りを防止するため周辺部の厚みを素子形成部より厚く形成した半導体ウエハのプロービング検査が可能となる。すなわち、本実施形態のプロービング装置は、一般的な（周辺部と中央部での厚みがほぼ同等な）半導体ウエハを測定するプロービング装置の平板状のプロービングステージ（第１のプロービングステージ）上に凸型形状のプロービングステージ（第２のプロービングステージ）を搭載したものである。つまり、凸型形状のプロービングステージのみを準備すればよく、一般的なプロービング装置を利用できるので、新たなプロービング装置を導入するよりはるかに低コストで実現でき、設備投資を最小限に抑えることができる。
【００１７】
特に、段差の大きい裏面に金属層（電極）が形成されるディスクリート型素子の場合、平板状のプロービングステージでは電気的に非接触となるためプロービング検査が不可能であったが、本実施形態によれば検査が可能となる。
【００１８】
また、ディスクリート型素子に限らず、薄化した素子形成部の全体を同等の面積の第２搭載部により支持できるので、ウエハを十分に吸引・固定することができ、プローブ針の押圧が加わってもウエハのわれや欠けを防止できる。特に、ディスクリート型素子の場合は、素子形成部の端部に配列する半導体チップも凸型形状のプロービングステージと十分な電気的接続が実現できるので、全ての半導体チップについて正確な測定も可能となる。
【００１９】
第２に、周辺部は凸型形状のプロービングステージの第１搭載部により指示されるので、半導体ウエハ全体が十分に固定されるので、周辺部の未使用領域をマーキングする際にも、押圧による半導体ウエハの割れや欠けを防止できる。
【発明を実施するための最良の形態】
【００２０】
図１から図４を参照して本発明の実施の形態を詳述する。
【００２１】
図１は、本発明のプロービング装置１０の第１の実施形態を示す概略図である。プロービング装置１０は、第１のプロービングステージ１ａと、第２のプロービングステージ１ｂと、プローブ針４と、制御部６を有する。
【００２２】
プロービング装置１０のプロービングステージ１は、第１のプロービングステージ１ａ上に第２のプロービングステージ１ｂが配置されたものである。第１のプロービングステージ１ａは、周辺部と中央付近の厚みＤＳが略同一の、平板状のプロービングステージである。第２のプロービングステージ１ｂは、凸型形状のプロービングステージである。第２のプロービングステージ１ｂについては、後述する。
【００２３】
プローブカード３は、測定対象となる半導体ウエハ２表面の電極（電極パッド）に接触するプローブ針４がセットされたものである。プローブカード３を使わず、半導体ウエハ２に直接プローブ針４を接触させる場合もある。
【００２４】
プロービングステージ１は、駆動部５と接続し、駆動部５は、制御部６からの信号により例えば上下、左右に移動する。あるいは駆動部５がプローブカード３に接続してプローブカード３が移動するか、プロービングステージ１とプローブカード３のいずれもが移動する構成でもよい。プロービング装置１０は、プロービングステージ１以外の構成については既知のものと同様であり、詳細な説明は省略する。
【００２５】
図２は、本実施形態の第２のプロービングステージ１ｂを示す図であり、図２（Ａ）が斜視図、図２（Ｂ）が半導体ウエハが載置される側の平面図、図２（Ｃ）が図２（Ｂ）のａ−ａ線断面図である。
【００２６】
第２のプロービングステージ１ｂは、例えばアルミニウムに金メッキをした導電性の材料で構成され、第１搭載部１１と第２搭載部１２を有する。第１搭載部１１は半導体ウエハ（ここでは不図示）の周辺部が載置され、第２搭載部１２は素子形成部が載置される。半導体ウエハは周辺部が厚く、素子形成部が薄化されたものであるがこれについては後述する。第２搭載部１２は、第１搭載部１１の内側で第１搭載部１１より突出する。すなわち本実施形態の第２のプロービングステージ１ｂは、周辺部（第１搭載部１１）の厚みＤＳ１より中央付近（第２搭載部１２）の厚みＤＳ２が大きい凸型形状を有している。
【００２７】
第１搭載部１１の主面ＳＡから第２搭載部１２の主面ＳＢの距離（段差Ｓ１）は、例えば５３０μｍ程度である。第１搭載部１１の端部から第２搭載部１２までの距離（幅Ｗ１）は、例えば３ｍｍ程度である。第２搭載部１２の面積は、半導体ウエハの素子形成部の面積と同等である。
【００２８】
第２搭載部１２の主面ＳＢには、例えば図示の如く通気溝１３が設けられる。第２のプロービングステージ１ｂは、通気溝１３を介して吸引することで半導体ウエハを固定する真空チャックである。
【００２９】
図３は、半導体ウエハ２を示す図である。図３（Ａ）がウエハの平面図、図３（Ｂ）が図３（Ａ）のｂ−ｂ線断面図である。
【００３０】
半導体ウエハ２は、複数の半導体チップＣが配列する素子形成部２２と、素子形成部２２の外周を囲み素子形成部２２より厚い周辺部２３とを有する。半導体ウエハ２は、第１主面ＳＤと第２主面ＳＥからなる第１の厚み（初期厚み）Ｄ１を有する半導体基板の、素子形成部２２の裏面側が所望の厚みまで研削されている。すなわち、半導体ウエハ２は、薄化された素子形成部２２と、これより厚い半導体基板の初期厚みを有する周辺部２３からなる凹型形状を有している。
【００３１】
素子形成部２２には、複数の例えばＭＯＳＦＥＴまたはＩＧＢＴなどの半導体チップＣが配列する。本実施形態では、半導体チップＣの形成領域と、そのダイシングをするための半導体チップが形成されない領域を含む、略円形の破線の内側を素子形成部２２とし、その外側から半導体ウエハ２端部までを周辺部２３とする。
【００３２】
素子形成部２２は、第１主面ＳＤとこれに対向する研削後の第２主面ＳＦからなる。周辺部２３は、第１主面ＳＤとこれに対向する第２主面ＳＥからなる。素子形成部２２の裏面（研削後の第２主面ＳＦ）には、例えば裏面電極層となる金属層２５が形成される。金属層２５は例えば１μｍ程度であり、これを含めた素子形成部２２は第２の厚みＤ２を有する。金属層２５の露出した主面（表面）から、周辺部２３の第２主面ＳＥまでの距離（段差Ｓ２）は、例えば５３０μｍ程度である。
【００３３】
図４は、図３の半導体ウエハ２を本実施形態の第２のプロービングステージ１ｂに載置した断面図である。
【００３４】
第２のプロービングステージ１ｂの第１搭載部１１と第２搭載部１２の段差Ｓ１は、半導体ウエハ２の周辺部２３と素子形成部２２の段差Ｓ２と略同等である。また、第２搭載部１２の面積は、素子形成部２２の面積と同等以下で実際の素子（チップ）が配置される部分以上である。つまり第２搭載部１２は、周辺部２３の内側（素子形成部２２の裏面）に収まる大きさとする。これにより、凸型形状の第２のプロービングステージ１ｂは、凹型形状の半導体ウエハ２とかみ合うように、半導体ウエハ２を全面に亘って支持、固定する。
【００３５】
すなわち、第２搭載部１２は、主面ＳＢが半導体ウエハ２の素子形成部２２（の研削後の第２主面ＳＦ）に覆われ、側面ＳＣが半導体ウエハ２の周辺部２３（の側面ＳＧ）に覆われるように、半導体ウエハ２を支持する。同時に第１搭載部１１は、半導体ウエハ２の周辺部２３の第２主面ＳＥに覆われるように、半導体ウエハ２を支持する。
【００３６】
尚、図においては第２のプロービングステージ１ｂと半導体ウエハ２を明確に区別するため離間して示したが、実際には、半導体ウエハ２の第２主面ＳＦと、第２のプロービングステージ１ｂの主面ＳＢは接触する。また半導体ウエハ２の周辺部２３と第２のプロービングステージ１ｂの側面ＳＣの離間距離は１ｍｍ程度である。
【００３７】
本実施形態では、半導体ウエハ２の裏面の金属層２５が全面に渡り第２のプロービングステージ１ｂの第２搭載部１２と接触する。従って、素子形成部２２の端部に配置された半導体チップまで均一に所望の電位を印加することができる。
【００３８】
第１のプロービングステージ（平板状のプロービングステージ）１ａのみでも、その直径を素子形成部２２より小さくすれば測定は可能となるが、第１のプロービングステージ１ａと非接触となる端部の半導体チップでは、裏面の金属層２５の基板水平方向の抵抗値が加算されるなどして特性が変動する。しかし本実施形態では、素子形成部２２の端部のチップにおいても正確な測定が可能となる。
【００３９】
また本実施形態では、薄化した素子形成部２２が第２搭載部１２により支持されるだけでなく、厚い周辺部２３も第１搭載部１１により支持される。従って、周辺部２３に未使用領域であることを示すマーキングをする際にも、ウエハの割れや欠けを防止できる。
【００４０】
尚、第２のプロービングステージ１ｂの段差Ｓ１は、裏面の金属層２５を形成しない場合は、素子形成部２２の研削後の第２主面ＳＦから第１主面ＳＤ間での厚みと同等とする。
【００４１】
再び図１を参照して、本実施形態のプロービング装置１０を用いたプロービング検査について説明する。
【００４２】
まず、図２に示す第２のプロービングステージ１ｂに、半導体ウエハ２をセットする。凸型形状の第２のプロービングステージ１ｂに凹型形状の半導体ウエハ２がかみ合うように載置され、支持固定される。プローブカード３と対向する半導体ウエハ２の主面（第１主面ＳＤ）は素子形成部２２に半導体チップが配列する略平坦な面である。第２のプロービングステージ１ｂと接触する主面（第２主面ＳＦ）は、裏面電極となる金属層２５が形成され、第２のプロービングステージ１ｂと電気的に接続する。
【００４３】
第１のプロービングステージ１ａおよび第２のプロービングステージ１ｂには、真空吸着のための通気溝１３（図２（Ａ）（Ｂ）参照）が設けられている。そして第１のプロービングステージ１ａの真空吸着によって、第２のプロービングステージ１ｂを固定すると共に、第２のプロービングステージ１ｂ上の半導体ウエハ２も固定することができる。
【００４４】
次に、制御部６からの信号により駆動部５が例えばプロービングステージ１を移動させ、検査対象の所望の半導体チップをプローブ針４と対向させる。その後、駆動部５がプロービングステージ１を上昇させて、プローブ針４と半導体チップＣの表面の電極パッド（不図示）とを接触させる。これにより、半導体ウエハ２とプローブカード３が接続される。また既述の如く半導体チップ２の裏面電極は、プロービングステージ１を介してテスターに接続する。そして、プローブカード３に接続されたテストヘッドおよびテスター（いずれも不図示）により半導体チップ２の電気的特性を測定（検査）する。
【００４５】
このように、凸型形状の第２のプロービングステージ１ｂを除いたプロービング装置１０の構成は、図５および図７に示す従来構造と同様であり、従来の（一般的な）プロービング装置を利用できるので、新たな設備投資が不要となる利点を有する。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態を説明するための概要図である。
【図２】本発明の実施形態を説明するための（Ａ）斜視図、（Ｂ）平面図、（Ｃ）断面図である。
【図３】本発明の実施形態を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図４】本発明の実施形態を説明するための断面図である。
【図５】従来技術を説明するための概要図である。
【図６】従来技術を説明するための断面図である。
【図７】従来技術を説明するための概要図である。
【符号の説明】
【００４７】
１        プロービングステージ
１ａ      第１のプロービングステージ
１ｂ      第２のプロービングステージ
２      半導体ウエハ
３      プローブカード
４      プローブ針
５      駆動部
６      制御部
１０    プロービング装置
１１    第１搭載部
１２    第２搭載部
２２    素子形成部
２３    周辺部
２５    金属層
５０    プロービング装置
５１    プロービングステージ
５３    プローブカード
５４    プローブ針
５５    駆動部
５６    制御部
６０、６２    半導体ウエハ
６１、６３    素子形成部
６４    周辺部
６５    金属層
Ｃ    半導体チップ
Ｓ１、Ｓ２      段差
【図１】
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【図２】
2010040856.tif 000004
【図３】
2010040856.tif 000005
【図４】
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【図５】
2010040856.tif 000007
【図６】
2010040856.tif 000008
【図７】
2010040856.tif 000009