(57)【要約】【課題】装置扉の開放や装置内の分解を行わずにＰＬＤのデータ書換えを行い、かつ、素子破壊および電子回路の誤動作を防ぐインシステム・プログラミング回路を備えたデータ書込み回路を提供する。【解決手段】インシステム状態でデータの書換えが可能なプログラマブルロジックＩＣ１４と、所定のインタフェース回路３４と、プログラミング・ケーブル３５と、ライタ１７とにより経路が形成されるデータ書込み回路であって、インタフェース回路３４とプログラミング・ケーブル３５との間に挿入接続される内部ケーブル３１と、装置の外面に配設されたインタフェース端子３３と、プログラミング・ケーブルの端部に形成されるループ結線３２と、インタフェース回路３４に加える、信号ゲート手段、静電気放電手段、コネクタ接続検出手段および、誤動作防止手段とする付帯回路とを具備する。【選択図】図１
2010026853.tif 000002
【特許請求の範囲】
【請求項１】
インシステム状態でデータの書換えが可能であり、装置に組み込まれたプログラマブルなロジックＩＣと、
前記ロジックＩＣに接続され、該ロジックＩＣにデータ書込みを行えるようにする所定のインタフェース回路と、
一方端が前記インタフェース回路と接続されるプログラミング・ケーブルと、
前記プログラミング・ケーブルの他方端に接続されるライタとにより経路が形成されるデータ書込み回路であって、
前記プログラミング・ケーブルと接続される側の前記インタフェース回路の端部に有し、前記装置の外面に配設されたインタフェース端子と、
前記インタフェース回路と接続される側の前記プログラミング・ケーブルの端部に形成されるループ結線と、
前記インタフェース回路に設けられた、信号ゲート手段、静電気放電手段、コネクタ接続検出手段、および誤動作防止手段とからなる付帯回路と、
を具備するデータ書込み回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶素子へのデータ書込みに関し、特にインシステム対応に供して好適なデータ書込み回路に関する。
【背景技術】
【０００２】
電子機器の装置設計者が任意の論理回路を電気的に集積回路上に構築したＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）が制御基板に搭載された基地局や無線中継装置などの装置において、ＰＬＤに内蔵のメモリに書き込まれたプログラム等をデータとして書き換えることがある。
【０００３】
その際、外部に備えたデータ書換え用としての書き込み装置であるライタと被書き込み装置に内蔵されたＰＬＤとの間にプログラミング・ケーブルを接続して、ＰＬＤ内のデータを書き換えることができる。
【０００４】
図４は、従来技術のデータ書込み回路の経路を形成した例である。外部のライタ１７と装置１１に内蔵されたＰＬＤ１４間のインタフェースの一例としては、ＩＥＥＥ１１４９．１として標準化されたバウンダリ・スキャン・テスト（ＢＳＴ：Ｂｏｕｎｄａｒｙ  Ｓｃａｎ  Ｔｅｓｔ：境界走査試験）用規格であるＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）に準拠して作られているものがある。
【０００５】
ＪＴＡＧインタフェース回路１０を用いれば、ライタ１７から基板上に実装されたＰＬＤ１４に対し、装置が稼働中（運用中）であっても、その場で変更データなどの書き込みが行えるインシステム・プログラミング（ＩＳＰ：Ｉｎ−Ｓｙｓｔｅｍ  Ｐｒｏｇｒａｍｍｉｎｇ）機能対応が可能である。即ち、ＩＳＰ対応のＰＬＤ等のデバイスであれば、プリント基板に実装し、動作させたまま（インシステム）、当該デバイスへのデータ書き込みができる。
【０００６】
このようなＰＬＤは、ＳＰＬＤ（Ｓｉｍｐｌｅ  ＰＬＤ：小規模  ＰＬＤ）、ＣＰＬＤ（Ｃｏｍｐｌｅｘ  ＰＬＤ：大規模ＰＬＤ）、またはＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等の集積回路が搭載された制御基板１２等で実現されている。
【０００７】
そこで、プログラミング・ケーブル１６と、このプログラミング・ケーブル１６の一方の接続相手であるライタ１７と、他方の接続相手であるＪＴＡＧインタフェース端子１５、ＪＴＡＧインタフェース回路１０および、ＰＬＤ１４とを組み込んである制御基板１２との接続によって、制御基板１２のオンボード状態で外部からシリアル通信によるプログラムなどのデータが書き込まれる。
【０００８】
ところが、接続のためには、従来、制御基板１２等の電子回路基板を収納している装置１１の収納箱に有する装置扉２０を開けるなどの、ある程度の装置分解の必要があった。
【０００９】
また、装置１１が稼働中（運用中）であるとき、装置扉２０の開放は、構造強度、電気的誤動作、装置放熱経路等の使用状態の変化をきたし、望ましいものではない。
【００１０】
既に生産済みの装置１１に組み込まれたＰＬＤ１４の内部プログラムに修正や更新の必要性が生じ、基板上に実装したＰＬＤ１４を、工場、またはフィールドのその場で書き込みを行うインシステム・プログラミングを実行しようとする場合、書き込みを行うための接続口であるＪＴＡＧインタフェース端子１５が、装置１１の内部に、他基板１３と共に組み込まれている制御基板１２上に実装されているため、先ず、装置１１の装置扉２０を開放し、続いて制御基板１２上に配置されているＪＴＡＧインタフェース端子１５にライタ１７からのプログラミング・ケーブル１６を接続する必要がある。
【００１１】
これでは、装置１１の構造設計の都合上、制御基板１２が装置１１内の奥側や他基板１３の下側等の作業性が悪い箇所に配置されていることがあり、ＪＴＡＧインタフェース端子１５に容易に接続することができず、装置１１内を分解等してＪＴＡＧインタフェース端子１５を接続可能な位置まで制御基板１２を取り出す必要がある。
【００１２】
そのため、前記使用状態の変化に加え、装置１１の電源オフの必要性が発生することもあり、装置扉２０の開放や装置１１内の分解等、予定以上の手間と工数が発生する可能性がある。
【００１３】
特に、出荷後のフィールドで起きた場合、装置１１の一時、電源オフ、あるいは、装置１１内の分解等による手間と工数が加わり、長時間にわたって装置の運用停止という重大問題につながる。
【００１４】
また、従来のＪＴＡＧインタフェース回路１０は、静電気対策が施されていなく、信号経路の接続線のみのインタフェース回路であることが多く、プログラミング・ケーブル１６をＪＴＡＧインタフェース端子１５に接続する際に、人体などからの静電気の影響を受ける可能性があり、このため、ＰＬＤ１４等の半導体素子の破壊や静電気影響による信号電圧変化やノイズ等による誤動作に至るという問題も発生する。
【００１５】
本発明の先行技術として、ＪＴＡＧコネクタ・ケーブルを介して、ＣＰＵ搭載ボードのオンチップデバッグを行う提案がある。（例えば、特許文献１  参照）
【特許文献１】特開２００２−２６８９１１号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
図４の従来技術では、装置扉２０の開放により、構造強度、電気的誤動作、装置放熱経路等の使用状態の変化をきたすほか、フィールドでのデータ書換え作業において、手間と工数が多く加わり、短時間での書換え作業が行えず、長時間にわたって装置の運用停止という重大問題が発生する。
【００１７】
また、静電気発生によるＰＬＤ等の内部電子回路の破壊や静電気影響による電子回路誤動作の問題が発生する。
【００１８】
本発明の目的は、上記従来技術の問題点を解決し、装置扉の開放や装置内の分解を行わずにＰＬＤのデータ書換えを行い、かつ、素子破壊および電子回路の誤動作を防ぐインシステム・プログラミング回路を備えたデータ書込み回路を提供することにある。
【課題を解決するための手段】
【００１９】
この目的を達成するために、本発明のデータ書込み回路は、インシステム状態でデータの書換えが可能であり、装置に組み込まれたプログラマブルなロジックＩＣと、前記ロジックＩＣに接続され、該ロジックＩＣにデータ書込みを行えるようにする所定のインタフェース回路と、  一方端が前記インタフェース回路と接続されるプログラミング・ケーブルと、前記プログラミング・ケーブルの他方端に接続されるライタとにより経路が形成されるデータ書込み回路であって、前記プログラミング・ケーブルと接続される側の前記インタフェース回路の端部に有し、前記装置の外面に配設されたインタフェース端子と、前記インタフェース回路と接続される側の前記プログラミング・ケーブルの端部に形成されるループ結線と、前記インタフェース回路に設けられた、信号ゲート手段、静電気放電手段、コネクタ接続検出手段、および誤動作防止手段とからなる付帯回路と、を具備する。
【発明の効果】
【００２０】
本発明によれば、不慮な静電気破壊やノイズ等による誤動作を防ぐほか、信号の劣化を改善させることができ、かつ、書き込みの許可となるように、ループ結線というハードウェア・キーを使用しているため、誤って結線の違うケーブルを接続しても不用意な書き込みや誤動作を防止することができ、データ書込み回路の信頼性の向上を実現することができる。
【００２１】
また、装置の扉開放や内部構成品の分解等を必要としないため、構造強度、電気的誤動作、装置放熱経路等の一時的な使用条件の変化を発生させることもなく、装置の電源を落とすことなく、装置運用中においてもプログラムの書き込みができる。
【００２２】
工場に保管された生産後の装置やフィールドに設置された装置においても分解等を必要しないため、急な設計変更時でも余分な手間や工数の発生を最小限に抑えることができる。
【００２３】
以上により、本発明のデータ書込み回路は、極めて簡単に構成でき、装置の製造コストおよび、メンテナンスコストの削減を図ることができる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施の形態について説明する。
先ず、図１に、第１の実施例であるデータ書込み回路図を示す。
データ書込み回路は、ＰＬＤ１４、ＪＴＡＧインタフェース回路３４、ＪＴＡＧインタフェース端子２３、内部ケーブル３１、プログラミング・ケーブル３５および、ライタ１７の順に接続されることによって経路が形成される。
【００２５】
ＰＬＤ１４は、ＪＴＡＧ規格、かつインシステム・プログラミング機能に対応したＳＰＬＤ、ＣＰＬＤおよび、ＦＰＧＡ等のＬＳＩプロセスによるプログラマブルな専用論理回路（プログラム可能なロジックＩＣ）である。
【００２６】
ＪＴＡＧインタフェース回路３４は、一方をＰＬＤ１４に接続し、他方をＪＴＡＧインタフェース端子２３に接続されたＪＴＡＧ規格準拠でのプログラム書き込みを行うためのインタフェース回路である。
【００２７】
制御基板２２は、前記ＰＬＤ１４と前記ＪＴＡＧインタフェース回路３４が組み込まれ、装置２１に収納されたプリント基板の電子回路ユニットである。
【００２８】
内部ケーブル３１は、一方を制御基板２２に有するＪＴＡＧインタフェース端子２３と接続し、他方をプログラミング・ケーブル３５と接続するために、装置２１の外面に備えられたＪＴＡＧインタフェース端子３３を有する装置２１の内部中継用のシールド付き多芯接続ケーブルである。
【００２９】
プログラミング・ケーブル３５は、一方をＪＴＡＧインタフェース端子３３と接続し、他方をライタ１７と接続するプログラムの書き込みを行うためのシールド付き多芯外部接続ケーブルである。
【００３０】
ライタ１７は、プログラミング・ケーブル３５に接続して、内部ケーブル３１および、ＪＴＡＧインタフェース回路３４を中継して、ＰＬＤ１４にオンボードでシリアル通信による送信データ１８と受信データ１９によって代表されるデータの授受により伝送制御し、記憶された任意のプログラムを読み出し、伝送し、ＰＬＤ１４の任意のメモリエリアに書き込みを行うようにするデータ書込み器である。
【００３１】
他基板１３は、装置２１に内蔵される他の電子回路基板ユニットである。
【００３２】
以上の経路が形成されて、プログラムなどをデータとする送信データ１８および、受信データ１９の伝送が行われる。
【００３３】
その際、外部装置であるライタ１７とプログラミング・ケーブル３５は、装置２１の外面に配設されたＪＴＡＧインタフェース端子３３を接続口として用いるので、装置２１の扉を開けることがなく、装置内部を分解することもなく行われる。
【００３４】
即ち、制御基板２２が装置２１内の奥側あるいは、他基板１３の下側等の機器メンテナンス性が悪い箇所に配置されている場合でも、装置２１の扉開放や装置２１内の構成ユニットの分解等を要せず、装置外部よりワンタッチでプログラミング・ケーブル３６を接続することができる。
【００３５】
図４に示されるような、従来技術の装置であっても、機器の改造によって、このデータ書込み回路方式が採用できる。
【００３６】
次に、図１に示すＪＴＡＧインタフェース回路３４近傍に備えたデータ書込み回路を、不慮な静電気破壊やノイズ等による誤動作を防ぎ、信号の劣化を改善するための回路について説明を行う。
【００３７】
静電気保護ダイオード３０は、ＪＴＡＧインタフェース回路３４の経路内の送信データ１８および受信データ１９の各伝送線路と接地間に接続し、静電気破壊よりＰＬＤ１４や内部デバイス等の保護を行う所定の電圧以上で静電気放電をする手段のデバイスである。
【００３８】
これは、ＪＴＡＧインタフェース端子３３が常に外部にさらされるので、人体に接触される可能性が高くなったことにより、静電気誘導が受けやすくなり、その放電手段とするデバイスである。
【００３９】
なお、図１では静電気保護用素子として静電気保護ダイオード３０のみの使用を記載しているが、バリスタやショットキーダイオード等、他の静電気保護用素子の使用、または２種類以上の静電気保護用素子を使用した多段回路の形成等、装置２１の仕様や周囲環境に合わせる任意の静電気保護回路としてよい。
【００４０】
３ステート出力バッファ２７は、ＪＴＡＧインタフェース回路３４の経路内の送信データ１８および受信データ１９等の各伝送線路に直列に挿入接続され、外部装置であるライタ１７に接続されたプログラミング・ケーブル３５がＪＴＡＧインタフェース端子３３に接続されていない場合、線路に雑音信号などの不要成分を通さないように機能する信号ゲート手段のデバイスである。従って、ＰＬＤ１４の内部回路の誤動作防止手段となる回路を形成している。
【００４１】
これは、前記静電気保護ダイオード３０の挿入による静電気放電に加え、静電気によるノイズの発生が伝送線路に誘導され、ＰＬＤ１４等の回路の誤動作を防止するために、３ステート出力バッファ２７のオン／オフを制御するコントロール端子を有するデバイスである。次に、前記３ステート出力バッファ２７を機能させる動作を説明する。
【００４２】
ループ結線３２は、プログラミング・ケーブル３５のＪＴＡＧインタフェース端子３３に接続されるコネクタ端子側に有する両端部の端子間に結線されたショートバーであり、プログラミング・ケーブル３５と内部ケーブル３１、および内部ケーブル３１とＪＴＡＧインタフェース回路３４とが正しく接続されているか否かを検出するコネクタ接続検出手段を形成するための結線である。
【００４３】
コネクタ接続検出手段は、制御基板２２内の論理回路電源ＶＣＣに接続されたプルアップ抵抗２４の他端、ＪＴＡＧインタフェース端子２３のループ結線用の端子、プルアップ信号２５の伝送線、ＪＴＡＧインタフェース端子３３、ループ結線３２を経て、リターン回路となるＪＴＡＧインタフェース端子３３、プルアップ信号２５の伝送線、ＪＴＡＧインタフェース端子２３のループ結線用の端子、誤動作防止手段とするフィルタ回路２９および、シュミットトリガ・バッファ２８によって経路が形成される。
【００４４】
前記コネクタ接続検出手段の最終回路であるシュミットトリガ・バッファ２８の出力は、接地間にプルダウン抵抗２６を接続し、更に、３ステート出力バッファ２７のコントロール端子に接続されている。
【００４５】
そこで、シュミットトリガ・バッファ２８の出力は、ＪＴＡＧインタフェース端子３３とプログラミング・ケーブル３５の接続状態を検出する。検出結果は、ケーブルの接続／未接続に対応して“Ｈ”レベル／“Ｌ”レベルのコントロール信号となって出力される。
【００４６】
即ち、プログラミング・ケーブル３５が接続時は、送信データ１８および受信データ１９等の各伝送線路を活線状態にさせるため、３ステート出力バッファ２７のコントロール端子が“Ｈ”レベルとなり３ステート出力バッファ２７をオンさせる。
【００４７】
一方、通常運用時などで、装置２１の内部動作中で、プログラミング・ケーブル３５が未接続時は、ＪＴＡＧインタフェース端子３３がオープン状態となり、コントロール端子がプルダウン抵抗２６により“Ｌ”レベルとなり３ステート出力バッファ２７をオフさせ、出力をハイインピーダンス状態にし、静電気やノイズ等が発生してもＰＬＤ１４の破壊や誤動作を防ぐように形成される。
【００４８】
このように、制御基板２２に設けてあるプルアップ抵抗２４で発生する電圧が、プルアップ信号２５となって、内部ケーブル３１を介し、ループ結線３２を組み込んだプログラミング・ケーブル３５の接続時にループして戻るような回路構成としている。
【００４９】
なお、前記のように、ループ戻りする制御基板２２のＪＴＡＧインタフェース端子３３におけるプルアップ信号２５の経路には、前記同様に静電気放電手段とするデバイスである静電気保護ダイオード３０を接地間に挿入して静電気保護を施している。
【００５０】
更に、ＪＴＡＧインタフェース端子２３におけるプルアップ信号２５のリターン経路の端子回路には、抵抗とコンデンサで構成した誤動作防止フィルタ回路２９が挿入され、その出力はシュミットトリガ・バッファ２８に入力される。
【００５１】
これらの回路は、静電気による電圧変化やノイズ等の影響にて発生するコントロール信号の誤動作を防止、およびプログラミング・ケーブル３５接続時のチャタリングによる過渡的な電圧変化を吸収し、前記コネクタ接続検出手段の誤動作を防止する誤動作防止手段として機能する。従って、人体静電気誘導およびケーブル活線挿抜に有効な手段である。
【００５２】
前記ループ戻りとされるプルアップ信号２５は、前記誤動作防止フィルタ回路２９、およびシュミットトリガ・バッファ２８を経て、３ステート出力バッファ２７のコントロール端子へ“Ｈ”レベルを入力し、３ステート出力バッファ２７がオンとなり、送信データ１８と受信データ１９が３ステート出力バッファ２７を通過してＰＬＤ１４に書き込み動作へと進められる状態となる。
【００５３】
一方、装置２１が通常の運用時である場合は、プログラミング・ケーブル３５が未接続状態であり、前記プルアップ信号２５の電圧レベルは、３ステート出力バッファ２７のコントロール端子に到達せず、プルダウン抵抗２６の接地レベルにより３ステート出力バッファ２７のコントロール端子に“Ｌ”レベルが与えられて、３ステート出力バッファ２７はオフとなり、出力ハイインピーダンス状態となって送信データ１８と受信データ１９のラインを遮断して書き込みを不可としている。
【００５４】
即ち、静電気による衝撃電圧やノイズ等の不要信号を通過させないようにする信号ゲート手段の構成となっている。
【００５５】
なお、３ステート出力バッファ２７のコントロール端子に与えるコントロール信号は、その論理レベル（Ｈ，Ｌ）を逆にして動作させるようにしてもよい。
【００５６】
以上の、信号ゲート手段  静電気放電手段  コネクタ接続検出手段  誤動作防止手段
をＪＴＡＧインタフェース回路３４に付帯回路として設けることにより、プログラミング・ケーブル３５や内部ケーブル３１の長さが延長されても送信データ１８や受信データ１９やプルアップ信号２５等の信号劣化を改善し、確実なデータ信号の授受を実現することができる。
【００５７】
このようにして、装置２１が運用中であても、外部装置であるライタ１７および、プログラミング・ケーブル３５を装置２１に接続して、ＰＬＤ１４に対して、所望のデータに書換えを行うことができ、書換え終了後、プログラミング・ケーブル３５を装置２１から外すことができる。（活線挿抜）。なお、データ書換えのタイミングは、装置２１運用中の合間で生じる休止期間において自動で行われる。
【００５８】
また、伝送信号は、シリアル伝送を代表して送信データ１８と受信データ１９を記載したが、その他の制御信号などがある場合には、図示されてはいないが、前記と同様の各手段を任意の伝送線に対して設けるようにする。
【００５９】
また、回路素子である３ステート出力バッファ２７やシュミットトリガ・バッファ２８やＰＬＤ１４等の半導体プロセスをＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスにて構成した場合、入力端子がハイインピーダンス状態となり、デバイスが破壊し易くなるので、これを避けて安定動作をさせるために、プルアップ抵抗やプルダウン抵抗を任意の回路に挿入してもよい。
【００６０】
以上説明したように、本発明のデータ書込み回路は、プログラミング・ケーブル３５にループ結線３２を設けたことで、ＰＬＤ１４の書き込みにおける確実なハードウェア・キーとして機能し、誤動作を防止する。
【００６１】
図２は、本発明の第２の実施例であるデータ書込み回路図を示す。
図２に示す回路図は、プログラミング・ケーブル３５が制御基板４２の外部接続口として配設されたＪＴＡＧインタフェース端子４３に直接に接続できる構成を示している。
【００６２】
従って、ＪＴＡＧインタフェース端子４３は、他基板１３との配置的な干渉を避けつつ、装置４１の外面に配設されており、プログラミング・ケーブル３５を接続する際、装置４１の扉の開閉、装置４１のユニットなどの分解を要せずケーブル接続が行える。なお、図２は、図１における内部ケーブル３１を不要とする構成を示している。新規開発の装置には、このデータ書込み回路方式が採用できる。
【００６３】
図２における本発明の実施の形態については、図１の回路構成から、内部ケーブル３１を省略し、バイパスさせた構成であり、その構成の説明も図１についての説明のうち、内部ケーブル３１をバイパスさせた説明と同様であり、実施動作や信号の流れ等の説明についても同じであるので、これらの説明を省略する。
【００６４】
図３は、本発明のデータ書込み回路の動作フローチャート図である。前記第１及び前記第２の実施例における動作フローチャートとして以下に説明する。
【００６５】
開始Ｓ１のステップより始まり、先ず、装置２１が通常運用とされた場合であり、３ステート出力バッファ２７がオフ状態Ｓ２のサブルーチンステップとなる。
【００６６】
次に、ＰＬＤ１４へのデータ書き込みのため、装置２１の外部面に現れているＪＴＡＧインタフェース端子３３にプログラミング・ケーブル３５を接続するＳ３ステップに進む。
【００６７】
次に、ループ結線３２を備えたプログラミング・ケーブル３５が用いられ、各ケーブルの接続が正常であったかの確認を、プルアップ信号２５が正常に通され、検出されたかのＳ４判定ステップに進む。
【００６８】
前記Ｓ４ステップの判定でＹ（Ｙｅｓ；ループ結線あり、および接続正常）となった場合は、そのプログラミング・ケーブル３５は、本発明のプログラミング・ケーブルと判定され、続いて静電気および誤動作防止のための３ステート出力バッファ２７をＯＮとするＳ５ステップへ進む。更に、データ書き込みの準備が整って、プログラム書き込み開始のＳ６ステップへ進められる。
【００６９】
ライタ１７からＰＬＤ１４へのプログラムの書き込みが行われ、書き込みが終了すれば、プログラム書き込み終了・プログラミング・ケーブル外しのＳ７ステップヘ進み、プログラミング・ケーブルを取り外す。
【００７０】
そこで、プログラミング・ケーブル３５が外され、未接続状態に戻され、３ステート出力バッファ２７はＯＦＦ状態となるＳ８のサブルーチンステップとなり、装置２１は通常の運用に戻され、一連の正常作業フローが終了し最後の終了Ｓ９ステップとなる。
【００７１】
なお、実際に、プログラムの切替え完了後は、装置２１のリセットによる再起動が実行され、新プログラムにて動作が開始される。
【００７２】
一方、前記Ｓ４ステップの判定でＮ（Ｎｏ；ループ結線なし、または接続不良）と検出された場合は、その接続されたプログラミング・ケーブルは、ループ結線３２が設けられていない本発明以外のプログラミング・ケーブルと判定され、又は、ケーブル接続状態が悪く結合不良と判定された場合、この状態での３ステート出力バッファ２７はＯＦＦのままとするＳ１０ステップとなる。
【００７３】
従って、プログラム書き込み不可とするＳ２０ステップの状態となり、Ｓ４の「プログラミング・ケーブルにループ結線はあり？」の判定待ちに戻る。
【００７４】
即ち、本発明のプログラミング・ケーブル３５と判定されない限り、「プログラミング・ケーブルにループ結線はあり？」のＳ４ステップで判定Ｎ、プログラム書き込み不可Ｓ２０ステップが繰り返えされる。
【００７５】
以上、説明したように、本発明のＰＬＤのデータ書込み回路構成であれば、装置の扉開放や内部構成品の分解等を必要とせず、静電気破壊や電圧変化・ノイズ等での誤動作を防ぎ、かつ信号の劣化を改善し、装置外部から容易に、素早くＰＬＤ１４の書き込みを実現できる。
【産業上の利用可能性】
【００７６】
本発明は、通信に用いられる通信システムに適用されるほか、データ書込み回路を必要とする多様な電子装置に利用することができる。
【図面の簡単な説明】
【００７７】
【図１】本発明のデータ書込み回路図例である。
【図２】本発明のデータ書込み回路図の他例である。
【図３】本発明のデータ書込み回路の動作フローチャート図である。
【図４】従来技術のデータ書込み回路図例である。
【符号の説明】
【００７８】
１０、３４・・・ＪＴＡＧインタフェース回路  
１１、２１、４１・・・装置
１２、２２、４２・・・制御基板
１３・・・他基板
１４・・・ＰＬＤ
１５、２３、３３、４３・・・ＪＴＡＧインタフェース端子
１６、３５・・・プログラミング・ケーブル
１７・・・ライタ
１８・・・送信データ
１９・・・受信データ
２０・・・装置扉
２４・・・プルアップ抵抗
２５・・・プルアップ信号
２６・・・プルダウン抵抗
２７・・・３ステート出力バッファ    
２８・・・シュミットトリガ・バッファ
２９・・・誤動作防止フィルタ回路
３０・・・静電気保護ダイオード
３１・・・内部ケーブル
３２・・・ループ結線
【図１】
2010026853.tif 000003
【図２】
2010026853.tif 000004
【図３】
2010026853.tif 000005
【図４】
2010026853.tif 000006