(57)【要約】【課題】所定の耐圧を保持しつつ占有面積を縮小可能である半導体装置およびその製造方法を提供する。【解決手段】半導体装置において、Ｎ型不純物領域１は基板５０内に形成されている。Ｐ型リサーフ層１８はＮ型不純物領域１内の基板５０上面に形成されている。Ｐ型ウェル２はＰ型リサーフ層１８よりも高い不純物濃度を有しており、かつＮ型不純物領域１内の基板５０上面においてＰ型リサーフ層１８と接触して形成されている。プレート８がＮ型不純物領域１と電気的に接続されており、かつプレート７がＰ型不純物領域２と電気的に接続されている。下部フィールドプレート２０は基板５０との間で下部容量結合を形成可能である。上部フィールドプレート１７は下部フィールドプレート２０よりも基板５０から離れた位置に形成されており、かつ下部フィールドプレート２０との間で下部容量結合の容量よりも大きい上部容量結合を形成可能である。【選択図】図２
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【特許請求の範囲】
【請求項１】
主表面を有する基板と、
前記基板内に形成された第１導電型の第１不純物領域と、
前記第１不純物領域内の前記主表面に形成された第２導電型のリサーフ層と、
前記リサーフ層よりも高い不純物濃度を有し、かつ前記第１不純物領域内の前記主表面において前記リサーフ層と接触して形成された第２導電型の第２不純物領域と、
複数のフィールドプレートとを備え、
前記複数のフィールドプレートのうち少なくとも１つが前記第１不純物領域と電気的に接続されており、かつ前記複数のフィールドプレートのうち少なくとも他の１つが前記第２不純物領域と電気的に接続されており、
前記複数のフィールドプレートは、下部フィールドプレートと上部フィールドプレートとを含み、前記下部フィールドプレートは前記基板との間で下部容量結合を形成可能であり、前記上部フィールドプレートは前記下部フィールドプレートよりも前記基板から離れた位置に形成されており、かつ前記下部フィールドプレートとの間で前記下部容量結合の容量よりも大きい容量を有する上部容量結合を形成可能である、半導体装置。
【請求項２】
前記基板と前記下部フィールドプレートとの間に形成された下部誘電体膜と、
前記下部フィールドプレートと前記上部フィールドプレートとの間に形成され、かつ下部誘電体膜とは異なる材質よりなる上部誘電体膜とをさらに備える、請求項１に記載の半導体装置。
【請求項３】
前記下部誘電体膜の厚さは前記上部誘電体膜の厚さよりも大きい、請求項１または２に記載の半導体装置。
【請求項４】
前記上部誘電体膜の誘電率は前記下部誘電体膜の誘電率よりも大きい、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記下部誘電体膜は酸化シリコンよりなり、かつ前記上部誘電体膜は窒化シリコンよりなる、請求項４に記載の半導体装置。
【請求項６】
前記下部フィールドプレートは、前記第２不純物領域と電気的に接続された第１低圧側プレートを含み、前記第１低圧側プレートは、平面的に見て、前記主表面における前記リサーフ層と前記第２不純物領域との境界線を超えて前記リサーフ層側へ延在している、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記下部フィールドプレートは、前記第１低圧側プレートよりも前記第２不純物領域から離れる側で前記第１低圧側プレートと隣接する第２低圧側プレートと、前記第２低圧側プレートよりも前記第２不純物領域から離れた側で前記第２低圧側プレートと隣接する第３低圧側プレートとをさらに含み、前記第１低圧側プレートと前記第２低圧側プレートとの距離は、前記第２低圧側プレートと前記第３低圧側プレートとの距離よりも大きい、請求項６に記載の半導体装置。
【請求項８】
前記下部フィールドプレートは、前記第１不純物領域と電気的に接続された第１高圧側プレートを含み、前記第１高圧側プレートは、平面的に見て、前記主表面における前記第１不純物領域と前記リサーフ層との境界線を超えて前記リサーフ層側へ延在している、請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記下部フィールドプレートは、前記第１高圧側プレートよりも前記第２不純物領域に近い側で前記第１高圧側プレートと隣接する第２高圧側プレートと、前記第２高圧側プレートよりも前記第２不純物領域に近い側で前記第２高圧側プレートと隣接する第３高圧側プレートとをさらに含み、前記第１高圧側プレートと前記第２高圧側プレートとの距離は、前記第２高圧側プレートと前記第３高圧側プレートとの距離よりも大きい、請求項８に記載の半導体装置。
【請求項１０】
前記下部フィールドプレートは、前記主表面における前記リサーフ層と前記第２不純物領域との境界線に最も近い第１低圧側下部プレートと、前記第１低圧側下部プレートよりも前記第２不純物領域から離れた側で前記第１低圧側下部プレートと隣接する第２低圧側下部プレートとを含み、
前記第１低圧側下部プレートと前記上部フィールドプレートとで構成される容量素子の容量は、前記第２低圧側下部プレートと前記上部フィールドプレートとで構成される容量素子の容量以上である、請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
前記第１低圧側下部プレートにおける前記上部フィールドプレートと対向する部分の表面積は、前記第２低圧側下部プレートにおける前記上部フィールドプレートと対向する部分の表面積以上である、請求項１０に記載の半導体装置。
【請求項１２】
前記下部フィールドプレートは、前記主表面における前記第１不純物領域と前記リサーフ層との境界線に最も近い第１高圧側下部プレートと、前記第１高圧側下部プレートよりも前記第２不純物領域に近い側で前記第１高圧側下部プレートと隣接する第２高圧側下部プレートとを含み、
前記第１高圧側下部プレートと前記上部フィールドプレートとで構成される容量素子の容量は、前記第２高圧側下部プレートと前記上部フィールドプレートとで構成される容量素子の容量以上である、請求項１〜１１のいずれかに記載の半導体装置。
【請求項１３】
前記第１高圧側下部プレートにおける前記上部フィールドプレートと対向する部分の表面積は、前記第２高圧側下部プレートにおける前記上部フィールドプレートと対向する部分の表面積以上である、請求項１２に記載の半導体装置。
【請求項１４】
前記第２不純物領域は、ウェル領域と、前記ウェル領域および前記リサーフ層と接触して形成され、かつ前記ウェル領域よりも低い不純物濃度を有する緩衝領域とを含み、
前記主表面における前記緩衝領域の幅は、前記ウェル領域の深さよりも大きい、請求項１〜１３のいずれかに記載の半導体装置。
【請求項１５】
前記緩衝領域は、前記主表面に配列し、かつ互いに接触した第２導電型の複数の緩衝用不純物領域を含み、
前記主表面における前記複数の緩衝用不純物領域の各々の深さおよび不純物濃度は、前記ウェル領域から前記リサーフ層へ向かって減少している、請求項１４に記載の半導体装置。
【請求項１６】
前記リサーフ層は、前記主表面に配列し、かつ互いに接触した第２導電型の複数のリサーフ用不純物領域を含む、請求項１〜１５のいずれかに記載の半導体装置。
【請求項１７】
前記第１不純物領域は、前記複数のフィールドプレートのうち少なくとも１つと電気的に接続され、かつ相対的に高い不純物濃度を有する第１導電型の第３不純物領域を含む、請求項１〜１６のいずれかに記載の半導体装置。
【請求項１８】
主表面を有する基板内に第１導電型の第１不純物領域を形成する工程と、
前記第１不純物領域内の前記主表面に第２導電型のリサーフ層を形成する工程と、
前記第１不純物領域内の前記主表面において前記リサーフ層と接触して、前記リサーフ層よりも高い不純物濃度を有する第２導電型の第２不純物領域を形成する工程と、
複数のフィールドプレートを形成する工程とを備え、
前記複数のフィールドプレートのうち少なくとも１つが前記第１不純物領域と電気的に接続され、かつ前記複数のフィールドプレートのうち少なくとも他の１つが前記第２不純物領域と電気的に接続され、
前記複数のフィールドプレートは、下部フィールドプレートと上部フィールドプレートとを含み、前記下部フィールドプレートは前記基板との間で下部容量結合を形成可能であり、前記上部フィールドプレートは前記下部フィールドプレートよりも前記基板から離れた位置に形成されており、かつ前記下部フィールドプレートとの間で前記下部容量結合の容量よりも大きい容量を有する上部容量結合を形成可能である、半導体装置の製造方法。
【請求項１９】
前記第２不純物領域を形成する工程は、ウェル領域を形成する工程と、前記ウェル領域および前記リサーフ層と接触して形成され、かつ前記ウェル領域よりも低い不純物濃度を有する緩衝領域を形成する工程とを含み、
前記緩衝領域は、前記主表面に配列し、かつ互いに接触した第２導電型の複数の緩衝用不純物領域を形成する工程を含み、
前記複数の緩衝用不純物領域を同一工程にて形成する、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記リサーフ層を形成する工程は、前記主表面に配列し、かつ互いに接触した第２導電型の複数のリサーフ用不純物領域を形成する工程を含み、
前記ウェル領域、前記複数の緩衝用不純物領域および前記複数のリサーフ用不純物領域を同一工程にて形成する、請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より特定的には、終端構造を含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワーデバイスは、電力変換や電力制御などに用いられる主に電力機器向けの半導体素子であり、通常の半導体素子に比べて高耐圧化、大電流化されている。パワーデバイスは、逆方向電圧印加時に電流を遮断して高い電圧を保持する必要がある。パワーデバイスの高耐圧化の方法として、電気学会高性能高機能パワーデバイス・パワーＩＣ調査専門委員会編、「パワーデバイス・パワーＩＣハンドブック」、コロナ社、５４頁〜６４頁および１７０頁〜１７４頁（非特許文献１）には、ＦＬＲ（Field  Limiting  Ring）構造や、フィールドプレート構造などの終端構造が開示されている。
【０００３】
このうちＦＬＲ構造は、低濃度のＮ型不純物領域と、このＮ型不純物領域の内部表面に形成されたＰ型不純物領域とによって形成された主接合の周囲を、複数のリング状のＰ型不純物領域で取り囲んだ構造である。この構造では、逆方向電圧印加時に、主接合がパンチスルーする前に、リング状のＰ型不純物領域の各々により形成される接合が順次パンチスルーすることによって、主接合の電界が緩和される。
【０００４】
さらに、たとえば特開２００２−２３１９４４号公報（特許文献１）や、特開平５−１９０６９３号公報（特許文献２）には、ＦＬＲの各々の上に絶縁膜を介して導電膜を環状に形成した構造が開示されている。この構造では、導電膜が等電位のリングとして機能することにより、絶縁膜に含まれる可動イオンの影響が緩和されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２３１９４４号公報
【特許文献２】特開平５−１９０６９３号公報
【非特許文献】
【０００６】
【非特許文献１】電気学会高性能高機能パワーデバイス・パワーＩＣ調査専門委員会編、「パワーデバイス・パワーＩＣハンドブック」、コロナ社、５４頁〜６４頁および１７０頁〜１７４頁
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＦＬＲ構造では、複数のリング状のＰ型不純物領域の間に存在する低濃度のＮ型不純物領域の部分で電界を緩和しているため、ＦＬＲ構造を用いて半導体装置を高耐圧化した場合、主接合の外周部分の面積が増大し、その結果、半導体装置の占有面積が大きくなるという問題があった。
【０００８】
したがって、本発明の目的は、所定の耐圧を保持しつつ占有面積を縮小可能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、主表面を有する基板と、第１導電型の第１不純物領域と、第２導電型のリサーフ層と、第２導電型の第２不純物領域と、複数のフィールドプレートとを備えている。第１不純物領域は基板内に形成されている。リサーフ層は第１不純物領域内の主表面に形成されている。第２不純物領域はリサーフ層よりも高い不純物濃度を有しており、かつ第１不純物領域内の主表面においてリサーフ層と接触して形成されている。複数のフィールドプレートのうち少なくとも１つが第１不純物領域と電気的に接続されており、かつ複数のフィールドプレートのうち少なくとも他の１つが第２不純物領域と電気的に接続されている。複数のフィールドプレートは、下部フィールドプレートと上部フィールドプレートとを含んでいる。下部フィールドプレートは基板との間で下部容量結合を形成可能である。上部フィールドプレートは下部フィールドプレートよりも基板から離れた位置に形成されており、かつ下部フィールドプレートとの間で下部容量結合の容量よりも大きい上部容量結合を形成可能である。
【発明の効果】
【００１０】
本発明の半導体装置およびその製造方法によれば、所定の耐圧を保持しつつ占有面積を縮小可能である。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１における半導体装置の構成を模式的に示す平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う断面図である。
【図３】本発明の実施の形態１の半導体装置において、プレートによって構成される容量結合を模式的に示す断面図である。
【図４】（ａ）本発明の実施の形態１における基板表面の電界強度分布を模式的に示す図である。（ｂ）本発明の実施の形態１における基板内部の等電位線を模式的に示す図である。
【図５】（ａ）Ｐ型ウェル２とＮ型チャネルストッパ領域４との間に６００Ｖの電圧が印加されている場合の、フィールドプレートの各々の電位の制御の一例を示す図である。（ｂ）Ｐ型ウェル２とＮ型チャネルストッパ領域４との間に６００Ｖの電圧が印加されている場合の、フィールドプレートの各々の電位の制御の他の例を示す図である。
【図６】本発明の実施の形態２における半導体装置の構成を模式的に示す断面図である。
【図７】本発明の実施の形態２における半導体装置の製造方法の第１工程を示す断面図である。
【図８】本発明の実施の形態２における半導体装置の製造方法の第２工程を示す断面図である。
【図９】本発明の実施の形態２における半導体装置の製造方法の第３工程を示す断面図である。
【図１０】本発明の実施の形態２における半導体装置の製造方法の第４工程を示す断面図である。
【図１１】本発明の実施の形態２における半導体装置の製造方法の第５工程を示す断面図である。
【図１２】本発明の実施の形態２における半導体装置の製造方法の第６工程を示す断面図である。
【図１３】本発明の実施の形態２における半導体装置の製造方法の第７工程を示す断面図である。
【図１４】本発明の実施の形態２における半導体装置の製造方法の第８工程を示す断面図である。
【図１５】本発明の実施の形態３における半導体装置の構成を模式的に示す断面図である。
【図１６】本発明の実施の形態４における半導体装置の構成を模式的に示す断面図である。
【図１７】（ａ）本発明の実施の形態５における半導体装置の構成を模式的に示す断面図である。（ｂ）本発明の実施の形態５の半導体装置において、プレートによって構成される容量結合を模式的に示す断面図である。
【図１８】本発明の実施の形態６における半導体装置の構成を模式的に示す断面図である。
【図１９】本発明の実施の形態７における半導体装置の構成を模式的に示す断面図である。
【図２０】本発明の実施の形態７における半導体装置の製造方法の第１工程を示す断面図である。
【図２１】本発明の実施の形態７における半導体装置の製造方法の第２工程を示す断面図である。
【図２２】本発明の実施の形態７における半導体装置の製造方法の第３工程を示す断面図である。
【図２３】本発明の実施の形態８における半導体装置の構成を模式的に示す断面図である。
【図２４】本発明の実施の形態８における半導体装置の製造方法の一例の第１工程を示す断面図である。
【図２５】本発明の実施の形態８における半導体装置の製造方法の一例の第２工程を示す断面図である。
【図２６】本発明の実施の形態８における半導体装置の製造方法の他の例を示す断面図である。
【図２７】トレンチＩＧＢＴ型の素子構造に適用した場合の本発明の半導体装置の構成を模式的に示す断面図である。
【図２８】Ｎ型キャリア蓄積層を持つ素子構造に適用した場合の本発明の半導体装置の構成を模式的に示す断面図である。
【図２９】トレンチＩＧＢＴ型の素子構造であってＮ型キャリア蓄積層を持つ素子構造に適用した場合の本発明の半導体装置の構成を模式的に示す断面図である。
【図３０】ダイオードとＮ型ＭＯＳＦＥＴとを持つ素子構造に適用した場合の本発明の半導体装置の構成を模式的に示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面に基づいて説明する。
（実施の形態１）
図１および図２は、本発明の実施の形態１における半導体装置の構成を模式的に示す図である。図１は平面図であり、図２は図１のＩＩ−ＩＩ線に沿う断面図である。
【００１３】
図１および図２を参照して、本実施の形態における半導体装置は、上面（主表面）を有する基板５０と、基板５０に形成されたＩＧＢＴ（Integrated  Gate  Bipolar  Transistor）および終端構造とを含んでいる。基板５０はたとえばシリコンなどよりなっている。
【００１４】
本実施の形態における半導体装置は、終端構造として、Ｎ型不純物領域１（第１不純物領域）と、Ｐ型リサーフ（RESURF:Reduced  Surface  Field）層１８と、Ｐ型ウェル２（第２不純物領域）と、Ｎ型チャネルストッパ領域４と、複数のフィールドプレートとしての上部フィールドプレート１７および下部フィールドプレート２０とを備えている。Ｎ型不純物領域１は基板５０内に形成されている。Ｐ型リサーフ層１８、Ｐ型ウェル２、およびＮ型チャネルストッパ領域４は、Ｎ型不純物領域１内の基板５０上面に形成されている。Ｐ型リサーフ層１８は図２中中央部に形成されており、完全に空乏化する濃度条件（リサーフ条件）に不純物濃度が設定されている。Ｐ型ウェル２はＰ型リサーフ層１８と接触して、Ｐ型リサーフ層１８の図２中左側に形成されている。Ｐ型ウェル２はＰ型リサーフ層１８よりも高いＰ型不純物濃度を有している。Ｎ型チャネルストッパ領域４は、Ｐ型リサーフ層１８とともにＮ型不純物領域１を挟んでおり、図２中右端部に形成されている。Ｎ型チャネルストッパ領域４はＮ型不純物領域１よりも高いＮ型不純物濃度を有している。
【００１５】
基板５０の上面上には層間絶縁膜１９が形成されている。層間絶縁膜１９にはＰ型ウェル２およびＮ型チャネルストッパ領域４の各々に達する孔３１ｃ、３１ｄの各々が開口されている。孔３１ｃ内にはエミッタ電極９が形成されており、孔３１ｄ内にはチャネルストッパ電極１２が形成されている。また、層間絶縁膜１９内には、下部フィールドプレート２０が形成されている。下部フィールドプレート２０はプレート７、１６ａ、１６ｂ、および８を含んでいる。プレート７、１６ａ、１６ｂ、および８の各々は、基板５０上面に対してほぼ平行に配置されており、平面的に見て、Ｐ型ウェル２からＮ型チャネルストッパ領域４へ向かって（図２中右方向へ向かって）この順序で配置されている。プレート７（第１低圧側プレート）はエミッタ電極９を通じてＰ型ウェル２と電気的に接続されている。プレート７は、平面的に見て、基板５０上面におけるＰ型リサーフ層１８とＰ型ウェル２との境界線を超えてＰ型リサーフ層１８側（図２中右側）へ延在している。プレート８（第１高圧側プレート）はチャネルストッパ電極１２を通じてＮ型チャネルストッパ領域４（Ｎ型不純物領域１）と電気的に接続されている。プレート８は、平面的に見て、基板５０上面におけるＮ型不純物領域１とＰ型リサーフ層１８との境界線を超えてＰ型リサーフ層１８側（図２中左側）へ延在している。プレート７、１６ａ、１６ｂ、および８の各々は互いに絶縁されており、プレート１６ａおよび１６ｂの各々は浮遊電位を有している。
【００１６】
層間絶縁膜１９上には上部フィールドプレート１７が形成されている。上部フィールドプレート１７はプレート１７ａ〜１７ｃを含んでいる。プレート１７ａ〜１７ｃの各々は、基板５０上面に対してほぼ平行に配置されており、平面的に見て、Ｐ型ウェル２からＮ型チャネルストッパ領域４へ向かってこの順序で配置されている。プレート１７ａ〜１７ｃはプレート７、１６ａ、１６ｂ、および８よりも基板５０から離れた位置に形成されている。プレート１７ａ〜１７ｃの各々は互いに絶縁されており、浮遊電位を有している。エミッタ電極９、層間絶縁膜１９、およびチャネルストッパ電極１２の上には、プレート１７ａ〜１７ｃの各々を覆うようにパッシベーション膜１５が形成されている。
【００１７】
図３は、本発明の実施の形態１の半導体装置において、プレートによって構成される容量結合を模式的に示す断面図である。図３を参照して、プレート１７ａはプレート７および１６ａの各々の一部と対向しており、プレート７との間で容量Ｃ１の容量結合を構成し、プレート１６ａとの間で容量Ｃ２の容量結合を構成する。同様に、プレート１７ｂはプレート１６ａおよび１６ｂの各々の一部と対向しており、プレート１６ａとの間で容量Ｃ３の容量結合を構成し、プレート１６ｂとの間で容量Ｃ４の容量結合を構成する。プレート１７ｃはプレート１６ｂおよび８の各々の一部と対向しており、プレート１６ｂとの間で容量Ｃ５の容量結合を構成し、プレート８との間で容量Ｃ６の容量結合を構成する。さらに、プレート７、１６ａ、１６ｂ、および８の各々は、基板５０との間でそれぞれ容量Ｃ７〜Ｃ１０の容量結合を構成する。上部フィールドプレート１７と下部フィールドプレート２０とで構成される容量結合（上部容量結合）の容量Ｃ１〜Ｃ６はいずれも、下部フィールドプレート２０と基板５０とで構成される容量結合（下部容量結合）の容量Ｃ７〜Ｃ１０よりも大きい。
【００１８】
なお、本実施の形態の半導体装置では、上述した以外の容量結合（たとえばプレート１７ａと基板５０とによって構成される容量結合など）も存在するが、これらは上述した容量結合の容量Ｃ１〜Ｃ１０に比べて容量が十分に小さいので、これらの容量結合の存在は無視することができる。
【００１９】
図１および図２を参照して、上記終端構造の内部にはＩＧＢＴが形成されている。ＩＧＢＴは、ゲート電極１１と、エミッタ電極９と、Ｎ型不純物領域１と、Ｎ型バッファ領域５と、Ｐ型コレクタ領域６と、コレクタ電極１０とを含んでいる。ゲート電極１１およびエミッタ電極９は基板５０の上面（主表面）上に形成されている。ゲート電極１１は図１において基板５０の中央下部に形成されており、エミッタ電極９は図１においてゲート電極１１の周囲に形成されている。コレクタ電極１０は基板５０の下面側に形成されている。Ｎ型不純物領域１、Ｎ型バッファ領域５、およびＰ型コレクタ領域６は、基板５０内部に形成されている。Ｎ型不純物領域１は基板５０の内部全体に形成されており、Ｎ型バッファ領域５はＮ型不純物領域１の図２中下側に形成されており、Ｐ型コレクタ領域６はＮ型バッファ領域５の図２中下側に形成されている。
【００２０】
次に、本実施の形態の半導体装置が、逆方向電圧を保持する原理を説明する。
図４（ａ）は、本発明の実施の形態１における基板表面の電界強度分布を模式的に示す図である。図４（ｂ）は、本発明の実施の形態１における基板内部の等電位線を模式的に示す図である。図３および図４を参照して、エミッタ電極９の電位に対してコレクタ電極１０の電位が高くなると（つまり、逆方向電圧が印加されると）、基板５０上面では、Ｎ型不純物領域１とＰ型リサーフ層１８との接合部（Ｎ型チャネルストッパ領域４とＰ型リサーフ層と１８とが接合している場合には、Ｎ型チャネルストッパ領域４とＰ型リサーフ層１８との接合部）に電圧が加わり、Ｎ型チャネルストッパ領域４側（高圧側）からＰ型ウェル２側（低圧側）へ向かって空乏層が伸びる。この際、Ｐ型リサーフ層１８の不純物濃度が適切に制御されていれば、上記接合部の電界が臨界点を超えて降伏する前に、Ｐ型リサーフ層１８の下部とＮ型不純物領域１との境界部から基板５０表面に向かって伸びる空乏層により、Ｐ型リサーフ層１８が完全に空乏化される。その結果、Ｐ型リサーフ層１８内全体に形成された空乏層によって逆方向電圧が保持される。
【００２１】
Ｐ型リサーフ層１８内全体に空乏層が形成された場合、空乏層内の電界強度分布は実際には均一にはなりにくい。仮にフィールドプレートが存在しない場合には、Ｐ型ウェル２とＰ型リサーフ層１８との接合部と、Ｐ型リサーフ層１８とＮ型不純物領域１との接合部とに電界が集中する。これらの電界集中部分は他の部分よりアバランシェ降伏が起こりやすいため、耐圧が低下する原因となる。そこで、本実施の形態においては、電位が制御されたフィールドプレート（特に下部フィールドプレート２０）から基板５０表面に電気的な影響を与えることで、図４（ａ）の線Ｂで示すように、上記２つの接合部の電界集中を緩和する。その結果、逆方向電圧印加時には、図４（ｂ）において点線で示すように一定間隔の等電位線となるような均一な電界分布となり、耐圧が向上される。
【００２２】
フィールドプレートを構成するプレート７、１６ａ、１６ｂ、８、および１７ａ〜１７ｃの各々の電位は、容量結合の容量Ｃ１〜Ｃ６の設定により制御可能である。すなわち、容量結合の電荷Ｑは以下の式（１）で示すように、容量Ｃと電圧Ｖとの積になる。
【００２３】
Ｑ＝Ｃ×Ｖ・・・（１）
プレート１６ａ、１６ｂ、および１７ａ〜１７ｃの各々の電荷Ｑは一定であるので、容量Ｃを大きくするほど、容量結合を構成する２つのプレート間の電圧Ｖは小さくなる。
【００２４】
図５（ａ）は、Ｐ型ウェル２とＮ型チャネルストッパ領域４との間に６００Ｖの電圧が印加されている場合の、フィールドプレートの各々の電位の制御の一例を示す図である。図３および図５（ａ）を参照して、たとえば、容量Ｃ１〜Ｃ６（図３）が全て等しくなるように設定した場合、プレート７、１６ａ、１６ｂ、８、および１７ａ〜１７ｃの各々の電位が、Ｐ型ウェル２からＮ型チャネルストッパ領域４へ向かって一定の割合で増加する。たとえば、プレート７の電位が０Ｖ、プレート１７ａの電位が１００Ｖ、プレート１６ａの電位が２００Ｖ、プレート１７ｂの電位が３００Ｖ、プレート１６ｂの電位が４００Ｖ、プレート１７ｃの電位が５００Ｖ、プレート８の電位が６００Ｖとなる。このように電位が制御された場合には、基板５０表面におけるプレート７とプレート１６ａとの間の領域Ｒ１と、プレート１６ａとプレート１６ｂとの間の領域Ｒ２と、プレート１６ｂとプレート８との間の領域Ｒ３との各々の電界強度が同程度に緩和される。
【００２５】
図５（ｂ）は、Ｐ型ウェル２とＮ型チャネルストッパ領域４との間に６００Ｖの電圧が印加されている場合の、フィールドプレートの各々の電位の制御の他の例を示す図である。図３および図５（ｂ）を参照して、容量Ｃ１、Ｃ２、Ｃ５、およびＣ６の各々が容量Ｃ２およびＣ３に比べて小さくなるように設定した場合、プレート７とプレート１７ａとの間の電位差Ｖ１、プレート１７ａとプレート１６ａとの間の電位差Ｖ２、プレート１６ｂとプレート１７ｃとの間の電位差Ｖ５、およびプレート１７ｃとプレート８との間の電位差Ｖ６が、プレート１６ａとプレート１７ｂとの間の電位差Ｖ３およびプレート１７ｂとプレート１６ｂとの間の電位差Ｖ４よりも大きくなる。たとえば、プレート７の電位が０Ｖ、プレート１７ａの電位が１２５Ｖ、プレート１６ａの電位が２５０Ｖ、プレート１７ｂの電位が３００Ｖ、プレート１６ｂの電位が３５０Ｖ、プレート１７ｃの電位が４７５Ｖ、プレート８の電位が６００Ｖとなる。このように電位が制御された場合には、領域Ｒ１および領域Ｒ３の電界強度が、領域Ｒ２の電界強度に比べて大きく低下される。
【００２６】
ここで、上部フィールドプレート１７と下部フィールドプレート２０とで構成される容量結合の容量Ｃ１〜Ｃ６は、下部フィールドプレート２０と基板５０とで構成される容量結合の容量Ｃ７〜Ｃ１０よりも大きいため、基板５０表面の電界の影響を受けてフィールドプレートの電位が変動することが抑制されている。その結果、プレート７、１６ａ、１６ｂ、８、および１７ａ〜１７ｃの各々の電位を上述のように制御することができる。
【００２７】
本実施の形態における半導体装置によれば、Ｐ型リサーフ層１８内全体に形成された空乏層によって逆方向電圧が保持され、かつ上部フィールドプレート１７および下部フィールドプレート２０により空乏層内の電界集中が緩和される。所定の耐圧を保持するために複数のリング状のＰ型不純物領域を形成する必要がないので、所定の耐圧を保持しつつ占有面積を縮小可能である。
【００２８】
また、基板５０上面におけるＰ型リサーフ層１８とＰ型ウェル２との境界線を超えてプレート７がＰ型リサーフ層１８側へ延在している。これにより、Ｐ型ウェル２とＰ型リサーフ層１８との接合部の電界集中を、プレート７が及ぼす電界によって特に緩和することができる。
【００２９】
また、基板５０上面におけるＮ型不純物領域１とＰ型リサーフ層１８との境界線を超えてプレート８がＰ型リサーフ層１８側へ延在している。これにより、Ｐ型リサーフ層１８とＮ型不純物領域１との接合部の電界集中を、プレート８が及ぼす電界によって特に緩和することができる。
【００３０】
さらに、Ｎ型不純物領域１よりも高濃度のＮ型チャネルストッパ領域４をＮ型不純物領域１が含むことにより、チャネルストッパ電極１２の接続抵抗を低減することができる。
【００３１】
なお、本実施の形態においては、プレート７がＰ型ウェル２と電気的に接続されている場合について示したが、複数のフィールドプレートのうち少なくとも１つがＰ型ウェル２と電気的に接続されていればよい。同様に、プレート８がＮ型不純物領域１と電気的に接続されている場合について示したが、複数のフィールドプレートのうち少なくとも１つがＮ型不純物領域１と電気的に接続されていればよい。さらに、Ｎ型チャネルストッパ領域４は形成されていなくてもよい。
【００３２】
（実施の形態２）
図６は、本発明の実施の形態２における半導体装置の構成を模式的に示す断面図である。図６を参照して、本実施の形態における半導体装置は、層間絶縁膜１９が絶縁膜１９ａと絶縁膜１９ｂとによって構成されている点において実施の形態１の半導体装置と異なっている。
【００３３】
絶縁膜１９ａ（下部誘電体膜）は、基板５０と下部フィールドプレート２０との間に形成されており、絶縁膜１９ｂ（上部誘電体膜）は、下部フィールドプレート２０と上部フィールドプレート１７との間に形成されている。絶縁膜１９ａの厚さＤ１は絶縁膜１９ｂの厚さＤ２よりも大きい。絶縁膜１９ａと絶縁膜１９ｂとは互いに異なる材料よりなっており、絶縁膜１９ｂの誘電率ε２は絶縁膜１９ａの誘電率ε１よりも大きいことが好ましい。
【００３４】
なお、これ以外の半導体装置の構成は、実施の形態１の半導体装置の構成と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
【００３５】
続いて、本実施の形態における半導体装置の製造方法の一例について、図７〜図１４を用いて説明する。
【００３６】
始めに図７を参照して、基板５０内にＮ型不純物領域１を形成する。そして、基板５０の下面側からＮ型不純物イオンおよびＰ型不純物イオンを基板５０へそれぞれ注入することにより、Ｎ型バッファ領域５とＰ型コレクタ領域６とを形成する。
【００３７】
次に図８を参照して、熱酸化法またはＣＶＤ（Chemical Vapor Deposition）法などを用いて、基板５０上面に絶縁膜１９ａを形成する。
【００３８】
次に図９を参照して、通常の写真製版技術およびエッチング技術を用いて絶縁膜１９ａを選択的にエッチングすることにより、孔３１ｃ（図６）を形成する領域の絶縁膜１９ａに孔３１ａを形成する。孔３１ａの底部には基板５０が露出していてもよいし、絶縁膜１９ａが残っていてもよい。続いて、通常の写真製版技術を用いてＰ型不純物イオンを基板５０表面の所定の領域に選択的に注入し、基板５０を熱処理する。これにより、基板５０表面にＰ型ウェル２が形成される。
【００３９】
次に図１０を参照して、通常の写真製版技術を用いてＰ型不純物イオンを所定の領域に選択的に注入する。Ｐ型不純物イオンは絶縁膜１９ａを透過して基板５０表面に導入される。そして基板５０を熱処理する。これにより、基板５０表面にＰ型リサーフ層１８が形成される。
【００４０】
次に図１１を参照して、通常の写真製版技術およびエッチング技術を用いて絶縁膜１９ａを選択的にエッチングすることにより、孔３１ｄ（図６）を形成する領域の絶縁膜１９ａに孔３１ｂを形成する。孔３１ｂの底部には基板５０が露出していてもよいし、絶縁膜１９ａが残っていてもよい。続いて、通常の写真製版技術を用いてＮ型不純物イオンを基板５０表面の所定の領域に選択的に注入し、基板５０を熱処理する。これにより、基板５０表面にＮ型チャネルストッパ領域４が形成される。
【００４１】
次に図１２を参照して、通常の写真製版技術およびエッチング技術を用いて、絶縁膜１９ａの上面に下部フィールドプレート２０（プレート７、８、１６ａ、１６ｂ）を形成する。プレート７、８、１６ａ、１６ｂの各々は、たとえば不純物が添加された導電体などよりなっている。なお、本実施の形態における半導体装置の終端構造の内部にたとえばＭＯＳ（Metal  Oxide  Semiconductor）トランジスタなどのデバイスを形成する場合には、ゲート部分（たとえば図１のゲート電極１１）と同一工程にてプレート７、８、１６ａ、１６ｂの各々を形成してもよい。これにより、製造工程の簡略化を図ることができる。
【００４２】
次に図１３を参照して、たとえばＣＶＤ法などを用いて、下部フィールドプレート２０を覆うように絶縁膜１９ａ上に絶縁膜１９ｂを形成する。そして、通常の写真製版技術およびエッチング技術により絶縁膜１９ｂをエッチングし、孔３１ｃおよび孔３１ｄを形成する。その結果、プレート７およびプレート８の一部と、Ｐ型ウェル２と、Ｎ型チャネルストッパ領域４とが露出される。なお、絶縁膜１９ｂを絶縁膜１９ａと同一の材料により形成した場合には、実施の形態１における半導体装置と同様の絶縁膜が得られる。
【００４３】
次に図１４を参照して、蒸着法やスパッタ法などを用いて、たとえばアルミニウムなどの金属よりなる導電膜を形成する。導電膜は孔３１ｃおよび３１ｄの内部を埋めるように絶縁膜１９ｂ上形成される。続いて、通常の写真製版技術およびエッチング技術を用いてこの導電膜を選択的にエッチングすることにより、絶縁膜１９ｂの上面に上部フィールドプレート１７（プレート１７ａ〜１７ｃ）を形成し、孔３１ｃ内にエミッタ電極９を形成し、孔３１ｄ内にチャネルストッパ電極１２を形成する。エミッタ電極９、プレート１７ａ〜１７ｃ、およびチャネルストッパ電極１２の各々の間には、絶縁膜１９ｂが露出される。
【００４４】
最後に図６を参照して、エミッタ電極９、プレート１７ａ〜１７ｃ、およびチャネルストッパ電極１２の各々の上面および側面と、絶縁膜１９ｂの露出した上面とに、パッシベーション膜１５となる絶縁性および半絶縁性の膜を形成する。そして、通常の写真製版技術およびエッチング技術を用いてこの膜を選択的にエッチングすることにより、パッシベーション膜１５を形成する。その後、基板５０の下面側にコレクタ電極１０を形成する。以上の工程により、本実施の形態における半導体装置が完成する。
【００４５】
本実施の形態における半導体装置およびその製造方法によれば、実施の形態１における半導体装置と同様の効果が得られる。加えて、層間絶縁膜１９が絶縁膜１９ａと絶縁膜１９ｂとによって構成されていることにより、上部フィールドプレート１７と下部フィールドプレート２０とで構成される容量結合の容量Ｃ１〜Ｃ６（図３）と、下部フィールドプレート２０と基板５０とで構成される容量結合の容量Ｃ７〜Ｃ１０（図３）とを独立して設定しやすくなる。
【００４６】
平行板コンデンサの電気容量Ｃは、平行板間の距離Ｄ、平行板の面積Ｓ、平行板間の絶縁体の誘電率εを用いて以下の式（２）で表される。
【００４７】
Ｃ＝ε×Ｓ／Ｄ・・・（２）
式（２）から明らかであるように、容量結合の容量Ｃは、平行板間の距離Ｄに反比例し、平行板間の絶縁体の誘電率εに比例する。従って、距離Ｄ１を距離Ｄ２よりも大きくし、誘電率ε２を誘電率ε１よりも大きくすることにより、上部フィールドプレート１７と下部フィールドプレート２０とで構成される容量結合の容量Ｃ１〜Ｃ６を、下部フィールドプレート２０と基板５０とで構成される容量結合の容量Ｃ７〜Ｃ１０よりも大きくすることができる。特に誘電率ε２を誘電率ε１よりも大きくすることにより、絶縁膜１９ａ厚みを相対的に薄くするなど、プロセスや構造に自由度を持たせることができる。
【００４８】
なお、本発明においては、厚さＤ１と厚さＤ２とのみが上述の関係（Ｄ１＞Ｄ２）を満たしていてもよいし、誘電率ε１との誘電率ε２とのみが上述の関係（ε２＞ε１）を満たしていてもよい。
【００４９】
（実施の形態３）
図１５は、本発明の実施の形態３における半導体装置の構成を模式的に示す断面図である。図１５を参照して、本実施の形態における半導体装置は、主に絶縁膜１９ｂおよびプレート１７ａ〜１７ｃの構成において、実施の形態２における半導体装置と異なっている。
【００５０】
絶縁膜１９ｂは、プレート１６ａおよび１６ｂの各々の上面において分断されており、３つの絶縁膜２１ａ〜２１ｃから構成されている。絶縁膜２１ａ〜２１ｃの各々は、プレート１７ａ〜１７ｃの各々と平面的に見て同一形状を有している。絶縁膜２１ａおよびプレート１７ａはプレート７とプレート１６ａとの間に形成されており、絶縁膜２１ｂおよびプレート１７ｂはプレート１６ａとプレート１６ｂとの間に形成されており、絶縁膜２１ｃおよびプレート１７ｃはプレート１６ｂとプレート１６ｃとの間に形成されている。
絶縁膜２１ａ〜２１ｃおよびプレート１７ａ〜１７ｃの各々を覆うように、プレート７、１６ａ、１６ｂ、および８の上には層間絶縁膜２１が形成されており、層間絶縁膜２１にはパッシベーション膜１５が形成されている。
【００５１】
なお、これ以外の半導体装置の構成は、実施の形態２の半導体装置の構成と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
【００５２】
本実施の形態における半導体装置によれば、実施の形態２における半導体装置と同様の効果が得られる。加えて、絶縁膜１９ａは酸化シリコンよりなっており、かつ絶縁膜１９ｂは窒化シリコンよりなっているので、上部フィールドプレート１７と下部フィールドプレート２０とで構成される容量結合の容量Ｃ１〜Ｃ６（図３）の誘電率ε２を、下部フィールドプレート２０と基板５０とで構成される容量結合の容量Ｃ７〜Ｃ１０（図３）の誘電率ε１よりも大きくすることができる。
【００５３】
また、プレート１７ａ〜１７ｃの各々を覆うように層間絶縁膜２１を形成し、層間絶縁膜２１上にパッシベーション膜１５を形成することにより、パッシベーション膜１５が層間絶縁膜２１の上面に対応した形状となり、パッシベーション膜１５の上面を平坦化しやすくなる。その結果、熱応力によるアルミスライドなどに起因する耐圧の劣化を抑制することができる。
【００５４】
（実施の形態４）
図１６は、本発明の実施の形態４における半導体装置の構成を模式的に示す断面図である。図１６を参照して、本実施の形態における半導体装置は、下部フィールドプレート２０を構成するプレート７、１６ａ、１６ｂ、および８の各々の間隔が異なっている点において、実施の形態１における半導体装置と異なっている。
【００５５】
下部フィールドプレート２０のうちＰ型ウェル２と電気的に接続されたプレート７（第１低圧側プレート）と、プレート７よりもＰ型ウェル２から離れた側（図１６中右側）でプレート７と隣接するプレート１６ａ（第２低圧側プレートおよび第３高圧側プレート）との距離を距離Ｗ１とする。プレート１６ａと、プレート１６ａよりもＰ型ウェル２から離れた側でプレート１６ａと隣接するプレート１６ｂ（第３低圧側プレートおよび第２高圧側プレート）との距離を距離Ｗ２とする。さらに、下部フィールドプレート２０のうちＮ型不純物領域１と電気的に接続されたプレート８（第１高圧側プレート）と、プレート８よりもＰ型ウェル２に近い側（図中左側）でプレート８と隣接するプレート１６ｂとの距離を距離Ｗ３とする。距離Ｗ１および距離Ｗ３の各々は、距離Ｗ２よりも大きい。
【００５６】
なお、これ以外の半導体装置の構成は、実施の形態２の半導体装置の構成と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
【００５７】
本実施の形態における半導体装置によれば、実施の形態１における半導体装置と同様の効果が得られる。加えて、基板５０表面におけるプレート７とプレート１６ａとの間の領域Ｒ１（図５）は、電界が集中するＰ型ウェル２とＰ型リサーフ層１８との接合部に近いため、距離Ｗ１＞距離Ｗ２とすることで領域Ｒ１の電界集中を効果的に緩和することができる。同様に、基板５０表面におけるプレート１６ｂとプレート８との間の領域Ｒ３（図５）は、電界が集中するＰ型リサーフ層１８とＮ型不純物領域１との接合部に近いため、距離Ｗ３＞距離Ｗ２とすることで領域Ｒ３の電界集中を効果的に緩和することができる。
【００５８】
なお、本発明においては、距離Ｗ１と距離Ｗ２とのみが上述の関係（Ｗ１＞Ｗ２）を満たしていてもよいし、距離Ｗ２と距離Ｗ３とのみが上述の関係（Ｗ３＞Ｗ２）を満たしていてもよい。
【００５９】
（実施の形態５）
図１７（ａ）は、本発明の実施の形態５における半導体装置の構成を模式的に示す断面図である。（ｂ）は、本発明の実施の形態５の半導体装置において、プレートによって構成される容量結合を模式的に示す断面図である。図１７を参照して、本実施の形態における半導体装置は、上部フィールドプレート１７および下部フィールドプレート２０の構成において、実施の形態１の半導体装置と異なっている。
【００６０】
上部フィールドプレート１７はプレート１７ａ〜１７ｄを含んでいる。プレート１７ａ〜１７ｄの各々は、基板５０上面に対してほぼ平行に配置されており、平面的に見て、Ｐ型ウェル２からＮ型チャネルストッパ領域４へ向かって（図１７中右方向へ向かって）この順序で配置されている。また、下部フィールドプレート２０はプレート７、１６ａ〜１６ｃおよび８を含んでいる。プレート７、１６ａ〜１６ｃおよび８の各々は、基板５０上面に対してほぼ平行に配置されており、平面的に見て、Ｐ型ウェル２からＮ型チャネルストッパ領域４へ向かってこの順序で配置されている。
【００６１】
下部フィールドプレート２０のうち基板５０上面におけるＰ型リサーフ層１８とＰ型ウェル２との境界線に最も近いプレート７（第１低圧側下部プレート）と、上部フィールドプレート１７（プレート１７ａ）とで構成される容量素子の容量を容量Ｃ１とする。プレート７よりもＰ型ウェル２から離れた側（図１７中右側）でプレート７と隣接するプレート１６ａ（第２低圧側下部プレート）と、上部フィールドプレート１７（プレート１７ａ）とで構成される容量素子の容量を容量Ｃ２とする。下部フィールドプレート２０のうち基板５０上面におけるＮ型不純物領域１とＰ型リサーフ層１８との境界線に最も近いプレート８（第１高圧側下部プレート）と、上部フィールドプレート１７（プレート１７ｄ）とで構成される容量素子の容量を容量Ｃ８とする。プレート８よりもＰ型ウェル２に近い側（図１７中左側）でプレート８と隣接するプレート１６ｃ（第２高圧側下部プレート）と、上部フィールドプレート１７（プレート１７ｄ）とで構成される容量素子の容量を容量Ｃ７とする。容量Ｃ１は容量Ｃ２以上であり、容量Ｃ８は容量Ｃ７以上である。
【００６２】
加えて、プレート１６ａとプレート１７ｂとで構成される容量素子の容量を容量Ｃ３とし、プレート１６ｂとプレート１７ｂとで構成される容量素子の容量を容量Ｃ４とし、プレート１６ｃとプレート１７ｃとで構成される容量素子の容量を容量Ｃ５とし、プレート１６ｃとプレート１７ｄとで構成される容量素子の容量を容量Ｃ６とする。容量Ｃ１〜Ｃ８の各々は、以下の式（３）および式（４）に示す関係を有していることが好ましい。
【００６３】
Ｃ１≧Ｃ２≧Ｃ３≧Ｃ４・・・（３）
Ｃ８≧Ｃ７≧Ｃ６≧Ｃ５・・・（４）
容量Ｃ１〜Ｃ８の各々の値は、式（２）に基づいて、平行板の表面積Ｓによって設定されてもよい。具体的には、プレート７におけるプレート１７ａと対向する部分の表面積Ｓ１をプレート１６ａにおけるプレート１７ａと対向する部分の表面積Ｓ２以上にする（Ｓ１≧Ｓ２）ことにより容量Ｃ１≧容量Ｃ２とされてもよく、プレート８におけるプレート１７ｄと対向する部分の表面積Ｓ８をプレート１６ｃにおけるプレート１７ｄと対向する部分の表面積Ｓ７以上にする（Ｓ８≧Ｓ７）ことにより容量Ｃ８≧容量Ｃ７とされてもよい。表面積Ｓ１、Ｓ２、Ｓ７、およびＳ８が上述の関係を満たすことにより、製造工程の増加を招くことなく容量素子の容量Ｃ１、Ｃ２、Ｃ７、およびＣ８の各々の値を容易に設定することができる。
【００６４】
なお、これ以外の半導体装置の構成は、実施の形態１の半導体装置の構成と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
【００６５】
本実施の形態における半導体装置によれば、実施の形態１における半導体装置と同様の効果が得られる。加えて、基板５０表面におけるプレート７とプレート１７ａとで構成される容量素子は、電界が集中するＰ型ウェル２とＰ型リサーフ層１８との接合部に最も近い容量素子であるため、容量Ｃ１≧容量Ｃ２とすることで、Ｐ型リサーフ層１８の中央部付近に存在する下部フィールドプレート２０の電位分担が相対的に増加し、この接合部の電界集中がＰ型リサーフ層１８の中央部に分散される。その結果、電界集中を効果的に緩和することができる。同様に、基板５０表面におけるプレート８とプレート１７ｄとで構成される容量素子は、電界が集中するＰ型リサーフ層１８とＮ型不純物領域１との接合部に最も近い容量素子であるため、容量Ｃ８≧容量Ｃ７とすることで、Ｐ型リサーフ層１８の中央部付近に存在する下部フィールドプレート２０の電位分担が相対的に増加し、この接合部の電界集中がＰ型リサーフ層１８の中央部に分散される。その結果、電界集中を効果的に緩和することができる。
【００６６】
なお、本発明においては、容量Ｃ１と容量Ｃ２とのみが上述の関係（Ｃ１≧Ｃ２）を満たしていてもよいし、容量Ｃ７と容量Ｃ８とのみが上述の関係（Ｃ８≧Ｃ７）を満たしていてもよい。
【００６７】
（実施の形態６）
図１８は、本発明の実施の形態６における半導体装置の構成を模式的に示す断面図である。図１８を参照して、本実施の形態における半導体装置は、Ｐ型緩衝領域２３（緩衝領域）が形成されている点において、実施の形態１の半導体装置と異なっている。
【００６８】
Ｐ型緩衝領域２３は、Ｐ型ウェル２（ウェル領域）およびＰ型リサーフ層１８と接触して形成されている。Ｐ型緩衝領域２３は、Ｐ型ウェル２よりも低いＰ型不純物濃度を有しており、かつＰ型リサーフ層１８よりも高いＰ型不純物濃度を有している。また、基板５０上面におけるＰ型緩衝領域２３の幅Ｗ４は、Ｐ型ウェル２の深さＤ３よりも大きい。
【００６９】
なお、これ以外の半導体装置の構成は、実施の形態１の半導体装置の構成と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
【００７０】
本実施の形態における半導体装置によれば、実施の形態１における半導体装置と同様の効果に加えて、以下の効果が得られる。
【００７１】
たとえば図２に示す半導体装置の場合、Ｐ型ウェル２とＰ型リサーフ層１８との接合部およびＰ型リサーフ層１８とＮ型不純物領域１との接合部の電界集中が上部フィールドプレート１７および下部フィールドプレート２０によって緩和されれば、半導体装置は大きな逆方向電圧が印加された時に、これらの接合部において降伏するのではなく、Ｐ型ウェル２とＮ型不純物領域１との境界線における曲率の小さい部分（図２の点Ｘで示す部分）において降伏するようになる。なぜならば、点Ｘで示すような曲率の小さい部分は、逆方向電圧印加時に空乏層が伸びにくいからである。そこで、Ｐ型緩衝領域２３を形成することによって図２のＸで示す部分の曲率が大きくなり、半導体装置の耐圧を一層向上することができる。
【００７２】
（実施の形態７）
図１９は、本発明の実施の形態７における半導体装置の構成を模式的に示す断面図である。図１９を参照して、本実施の形態の半導体装置は、Ｐ型緩衝領域２３が複数のＰ型不純物領域２３ａ〜２３ｃ（緩衝用不純物領域）を含んでいる点において、実施の形態６の半導体装置と異なっている。Ｐ型緩衝領域２３を構成するＰ型不純物領域の数は任意である。
【００７３】
Ｐ型不純物領域２３ａ〜２３ｃは互いに接触しており、基板５０上面において、Ｐ型ウェル２からＰ型リサーフ層１８へ向かって（図１９中右方向（外周側）へ向かって）この順序で配置されている。基板５０表面におけるＰ型不純物領域２３ａ〜２３ｃの各々の深さおよびＰ型不純物濃度は、Ｐ型ウェル２からＰ型リサーフ層１８へ向かって減少している。具体的には、Ｐ型不純物領域２３ａの深さＤ４およびＰ型不純物濃度Ｃａの各々は、Ｐ型不純物領域２３ｂの深さＤ５およびＰ型不純物濃度Ｃｂの各々よりも小さく（Ｄ４＞Ｄ５、Ｃａ＞Ｃｂ）、Ｐ型不純物領域２３ｂの深さＤ５およびＰ型不純物濃度Ｃｂの各々は、Ｐ型不純物領域２３ｃの深さＤ６およびＰ型不純物濃度Ｃｃの各々よりも小さい（Ｄ５＞Ｄ６、Ｃｂ＞Ｃｃ）。
【００７４】
なお、これ以外の半導体装置の構成は、実施の形態６における半導体装置の構成と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
【００７５】
続いて、本実施の形態における半導体装置の製造方法の一例について、図２０〜図２２を用いて説明する。
【００７６】
始めに、図７〜図９に示す実施の形態２の製造方法と同様の工程を経る。次に図２０を参照して、レジストを絶縁膜１９ａ上に塗布し、通常の写真製版技術を用いてこのレジストをパターニングすることにより、レジスト２６を絶縁膜１９ａ上に形成する。レジスト２６は開口部２６ａ〜２６ｃを有しており、開口部２６ａ〜２６ｃの各々は幅Ｗ５〜Ｗ７の各々を有している。幅Ｗ５は幅Ｗ６よりも大きく、幅Ｗ６は幅Ｗ７よりも大きい。開口部２６ａ〜２６ｃの幅Ｗ５〜Ｗ７の各々は、後述する図２１に示す工程における熱処理の際のＰ型不純物イオンの拡散深さＤ４〜Ｄ６の各々よりも狭くなるように設定される。
【００７７】
続いて、レジスト２６をマスクとしてＰ型不純物イオンを基板５０上面に注入する。幅Ｗ５は幅Ｗ６よりも大きく、幅Ｗ６は幅Ｗ７よりも大きいので、開口部２６ａを通じて注入されるＰ型不純物イオンの総量は開口部２６ｂを通じて注入されるＰ型不純物イオンの総量よりも多く、開口部２６ｂを通じて注入されるＰ型不純物イオンの総量は開口部２６ｃを通じて注入されるＰ型不純物イオンの総量よりも多い。
【００７８】
次に図２１を参照して、レジスト２６を除去し、基板５０を熱処理する。これにより、基板５０上面に注入されたＰ型不純物イオンが熱拡散し、Ｐ型不純物領域２３ａ〜２３ｃの各々が形成される。ここで、図２０に示す工程における開口部２６ａ〜２６ｃの各々の間隔は、熱処理の際のＰ型不純物イオンの拡散距離に基づいて予め適切に設計される。これにより、Ｐ型不純物領域２３ａとＰ型不純物領域２３ｂとの境界面、およびＰ型不純物領域２３ｂとＰ型不純物領域２３ｃとの境界面の各々において、基板５０上面に平行な方向（図２１中横方向）のＰ型不純物濃度が連続的に減少し、これらの接合面においてＰ型不純物濃度が局所的に増加または減少することが抑制される。また、Ｐ型不純物領域２３ａ〜２３ｃの各々が開口部２６ａ〜２６ｃの幅Ｗ５〜Ｗ７の各々に対応するＰ型不純物濃度となる。
【００７９】
次に図２２を参照して、通常の写真製版技術を用いてＰ型不純物イオンを所定の領域に選択的に注入する。Ｐ型不純物イオンは絶縁膜１９ａを透過して基板５０表面に導入される。そして基板５０を熱処理する。これにより、Ｐ型不純物領域２３ｃに接触するように基板５０表面にＰ型リサーフ層１８が形成される。
【００８０】
その後、図１１〜図１４に示す実施の形態２における製造方法とほぼ同様の製造工程を経て、本実施の形態における半導体装置が完成する。
【００８１】
本実施の形態における半導体装置およびその製造方法によれば、実施の形態６における半導体装置と同様の効果が得られる。加えて、Ｐ型ウェル２側からＰ型リサーフ層１８側へ向かって、Ｐ型緩衝領域２３内部の平均のＰ型不純物濃度が低下していくことにより、Ｐ型ウェル２とＰ型リサーフ層１８との接合部の電界集中を効果的に緩和することができる。また、Ｐ型不純物領域２３ａ〜２３ｃが同一工程にて形成されるので、製造工程の簡略化を図ることができる。
【００８２】
（実施の形態８）
図２３は、本発明の実施の形態８における半導体装置の構成を模式的に示す断面図である。図２３を参照して、本実施の形態における半導体装置は、Ｐ型リサーフ層１８が複数のＰ型不純物領域１８ａ〜１８ｃ（リサーフ用不純物領域）を含んでいる点において、実施の形態７の半導体装置と異なっている。Ｐ型リサーフ層１８を構成するＰ型不純物領域の数は任意である（図２３では１０個のＰ型不純物領域が表されている）。
【００８３】
Ｐ型不純物領域１８ａ〜１８ｃは互いに接触しており、基板５０上面において、Ｐ型ウェル２からＮ型チャネルストッパ領域４へ向かって（図２３中右方向（外周側）へ向かって）この順序で配置されている。基板５０表面におけるＰ型不純物領域１８ａ〜１８ｃの各々は、ほぼ同一の深さおよびＰ型不純物濃度を有している。
【００８４】
なお、これ以外の半導体装置の構成は、実施の形態６における半導体装置の構成と同様であるので、同一の部材には同一の符号を付し、その説明は繰り返さない。
【００８５】
続いて、本実施の形態における半導体装置の製造方法の一例について、図２４および図２５を用いて説明する。
【００８６】
始めに、図７〜図９、図２０および図２１に示す実施の形態７の製造方法と同様の工程を経る。次に図２４を参照して、レジストを絶縁膜１９ａ上に塗布し、通常の写真製版技術を用いてこのレジストをパターニングすることにより、レジスト２８を絶縁膜１９ａ上に形成する。レジスト２８は開口部２８ａ〜２８ｃを有しており、開口部２８ａ〜２８ｃの各々は同一の幅Ｗ８を有している。開口部２８ａ〜２８ｃの幅Ｗ８は、後述する図２５に示す工程における熱処理の際のＰ型不純物イオンの拡散深さよりも狭くなるように設定される。
【００８７】
次に図２５を参照して、レジスト２８をマスクとしてＰ型不純物イオンを基板５０上面に注入する。続いて、レジスト２６を除去し、基板５０を熱処理する。これにより、基板５０上面に注入されたＰ型不純物イオンが熱拡散し、Ｐ型不純物領域１８ａ〜１８ｃの各々が形成される。ここで、図２４に示す工程における開口部２８ａ〜２８ｃの各々の間隔は、熱処理の際のＰ型不純物イオンの拡散距離に基づいて予め適切に設計される。これにより、Ｐ型不純物領域１８ａとＰ型不純物領域１８ｂとの境界面、およびＰ型不純物領域１８ｂとＰ型不純物領域１８ｃとの境界面の各々において、基板５０上面に平行な方向（図２５中横方向）のＰ型不純物濃度が一定となり、これらの接合面においてＰ型不純物濃度が局所的に増加または減少することが抑制される。また、Ｐ型不純物領域１８ａ〜１８ｃの各々が開口部２８ａ〜２８ｃの幅Ｗ８の各々に対応するＰ型不純物濃度となる。
【００８８】
その後、図１１〜図１４に示す実施の形態２における製造方法とほぼ同様の製造工程を経て、本実施の形態における半導体装置が完成する。
【００８９】
また、本実施の形態における半導体装置の製造方法の他の例について、図２６を用いて説明する。
【００９０】
始めに、図７および図８に示す実施の形態２の製造方法と同様の工程を経る。次に図２６を参照して、通常の写真製版技術およびエッチング技術を用いて絶縁膜１９ａを選択的にエッチングすることにより、孔３１ｃ（図２３）を形成する領域の絶縁膜１９ａに孔３１ａを形成する。孔３１ａの底部には基板５０が露出していてもよいし、絶縁膜１９ａが残っていてもよい。次に、レジストを絶縁膜１９ａ上に塗布し、通常の写真製版技術を用いてこのレジストをパターニングすることにより、レジスト２９を絶縁膜１９ａ上に形成する。レジスト２９は開口部２９ａ〜２９ｇを有している。開口部２９ａ〜２９ｃの各々は幅Ｗ５〜Ｗ７の各々を有している。幅Ｗ５は幅Ｗ６よりも大きく、幅Ｗ６は幅Ｗ７よりも大きい。開口部２９ｄ〜２９ｆの各々は同一の幅Ｗ８を有している。開口部２６ａ〜２６ｃの幅Ｗ５〜Ｗ８の各々は、図２５に示す工程における熱処理の際のＰ型不純物イオンの拡散深さよりも狭くなるように設定される。
【００９１】
続いて、レジスト２９をマスクとしてＰ型不純物イオンを基板５０上面に注入する。その後、レジスト２９を除去し、基板５０を熱処理する。これにより、基板５０上面に注入されたＰ型不純物イオンが熱拡散し、図２５に示すように、Ｐ型ウェル２、Ｐ型不純物領域２３ａ〜２３ｃおよび１８ａ〜１８ｃの各々が形成される。Ｐ型不純物領域２３ａ〜２３ｃおよび１８ａ〜１８ｃの各々は、開口部２９ａ〜２９ｆの各々の幅Ｗ５〜Ｗ８に対応するＰ型不純物濃度となる。
【００９２】
その後、図１１〜図１４に示す実施の形態２における製造方法とほぼ同様の製造工程を経て、本実施の形態における半導体装置が完成する。
【００９３】
本実施の形態における半導体装置およびその製造方法によれば、実施の形態７における半導体装置と同様の効果が得られる。加えて、Ｐ型ウェル２側からＰ型リサーフ層１８側へ向かって、Ｐ型緩衝領域２３内部の平均のＰ型不純物濃度が低下していくことにより、Ｐ型ウェル２とＰ型リサーフ層１８との接合部の電界集中を効果的に緩和することができる。また、Ｐ型不純物領域２３ａ〜２３ｃが同一工程にて形成されるので、製造工程の簡略化を図ることができる。さらに、Ｐ型ウェル２、Ｐ型不純物領域２３ａ〜２３ｃ、Ｐ型不純物領域２３ａ〜２３ｃが同一工程にて形成される場合には、製造工程の簡略化を一層図ることができる。
【００９４】
なお、上記実施の形態１〜８に記載の構造および製造方法は、適宜組み合わせることが可能である。また、本発明における終端構造は、ＩＧＢＴの終端構造に限定されるものではなく、ＩＧＢＴの他、たとえばダイオードやＭＯＳトランジスタなどの素子の終端構造にも適用可能である。
【００９５】
たとえば図２７は、トレンチＩＧＢＴ型の素子構造に適用した場合の本発明の半導体装置の構成を模式的に示す断面図である。図２７を参照して、基板５０上面のＮ型チャネルストッパ領域４内には、Ｎ型チャネルストッパ電極１２に電気的に接続されたトレンチ埋込層４０と、絶縁膜４１とが形成されている。導電体よりなるトレンチ埋込層４０は絶縁膜４１に取り囲まれている。トレンチ埋込層４０および絶縁膜４１は、基板５０上面からＮ型不純物領域１内へ突き出している。
【００９６】
また図２８は、Ｎ型キャリア蓄積層を持つ素子構造に適用した場合の本発明の半導体装置の構成を模式的に示す断面図である。図２８を参照して、基板５０上面におけるＮ型不純物領域１内にはＰ型不純物領域４３が形成されており、基板５０上面におけるＰ型不純物領域４３の内部にはＮ型キャリア蓄積層４２が形成されている。そして、基板５０上面におけるＮ型キャリア蓄積層４２の内部に、Ｎ型チャネルストッパ領域４が形成されている。また、図２９に示すように、トレンチＩＧＢＴ型の素子構造であってＮ型キャリア蓄積層を持つ素子構造に本発明が適用されてもよい。
【００９７】
図３０は、ダイオードとＮ型ＭＯＳＦＥＴとを持つ素子構造に適用した場合の本発明の半導体装置の構成を模式的に示す断面図である。図３０を参照して、基板５０下面にはＮ型バッファ領域５およびＰ型コレクタ領域６（図２）の代わりにＮ型ドレイン（カソード）領域４４が形成されている。図２７〜図３０に示す構成であっても本発明の効果を得ることができる。
【００９８】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【産業上の利用可能性】
【００９９】
本発明は、特にパワーデバイスの終端構造として利用可能である。
【符号の説明】
【０１００】
１  Ｎ型不純物領域、２  Ｐ型ウェル、４  Ｎ型チャネルストッパ領域、５  Ｎ型バッファ領域、６  Ｐ型コレクタ領域、７，８，１６ａ〜１６ｃ，１７ａ〜１７ｄ  プレート、９  エミッタ電極、１０  コレクタ電極、１１  ゲート電極、１２  Ｎ型チャネルストッパ電極、１５  パッシベーション膜、１７  上部フィールドプレート、１８  Ｐ型リサーフ層、１８ａ〜１８ｃ，２３ａ〜２３ｃ  Ｐ型不純物領域、１９，２１  層間絶縁膜、１９ａ，１９ｂ，２１ａ〜２１ｃ，４１  絶縁膜、２０  下部フィールドプレート、２３  Ｐ型緩衝領域、２６ａ〜２６ｃ，２８ａ〜２８ｃ，２９ａ〜２９ｇ  開口部、２６，２８，２９  レジスト、３１ａ〜３１ｄ  孔、４０  トレンチ埋込層、４２  Ｎ型キャリア蓄積層、４３  Ｐ型不純物領域、４４  Ｎ型キャリア蓄積層、５０  基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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