(57)【要約】【課題】本発明は、複数のＣＰＵからの複数のリソースに対する要求を要求順序に従ってその応答を調停するタイミング調整装置、タイミング調整方法、タイミング調整プログラム及び記録媒体に関する。【解決手段】画像処理装置１は、アービタ回路２１が、２つのＣＰＵ３ａ、３ｂが所定の実行順序で２つのブロック回路２２ａ、２２ｂに対して発行するリード要求の要求順を取得し、該アクセス要求に対する各ブロック回路２２ａ、２２ｂからＣＰＵ３ａ、３ｂへの応答を監視して、各ブロック回路２２ａ、２２ｂからの応答を、各ＣＰＵ３ａ、３ｂから各ブロック回路２２ａ、２２ｂへのリード要求順と一致する順序にタイミング調整してＣＰＵ３ａ、３ｂに送る。したがって、ブロック回路２２ａ、２２ｂからの応答速度に差があって応答順序が入れ替わっても、ＣＰＵ３ａ、３ｂに、予め設定されている実行順序で確実にライト要求を発行させることができる。【選択図】          図１
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【特許請求の範囲】
【請求項１】
複数のＣＰＵと該ＣＰＵからのアクセス要求に対して応答を返して該応答に応じて該ＣＰＵから発行される命令を実行する複数のモジュールとの間のアクセスタイミングを調整するタイミング調整装置であって、複数の前記ＣＰＵが所定の実行順序で複数の前記モジュールに対して発行するアクセス要求の要求順を取得するアクセス順取得手段と、該アクセス要求に対する該各モジュールから該ＣＰＵへの応答を監視する応答監視手段と、該各モジュールからの応答を、該各ＣＰＵから該各モジュールへのアクセス要求順と一致する順序にタイミング調整して該ＣＰＵに送る応答順序調整手段と、を備えていることを特徴とするタイミング調整装置。
【請求項２】
前記タイミング調整装置は、前記モジュールが、前記ＣＰＵから直接アクセス要求される複数の直接アクセスモジュールと、複数の該直接アクセスモジュールが前記実行順序で実行されることで動作する従動モジュールと、が存在すると、該直接アクセスモジュールから前記ＣＰＵへの応答順序を調整することを特徴とする請求項１記載のタイミング調整装置。
【請求項３】
前記タイミング調整装置は、前記モジュールが前記ＣＰＵからのアクセス要求を受け付けて該アクセス要求に対する応答を返すレジスタを備えていると、該レジスタから該ＣＰＵへの応答順序を調整することを特徴とする請求項１または請求項２記載のタイミング調整装置。
【請求項４】
複数のＣＰＵと該ＣＰＵからのアクセス要求に対して応答を返して該応答に応じて該ＣＰＵから発行される命令を実行する複数のモジュールとの間のアクセスタイミングを調整するタイミング調整方法であって、複数の前記ＣＰＵが所定の実行順序で複数の前記モジュールに対して発行するアクセス要求の要求順を取得するアクセス順取得処理ステップと、該アクセス要求に対する該各モジュールから該ＣＰＵへの応答を監視する応答監視処理ステップと、該各モジュールからの応答を、該各ＣＰＵから該各モジュールへのアクセス要求順と一致する順序にタイミング調整して該ＣＰＵに送る応答順序調整処理ステップと、を有していることを特徴とするタイミング調整方法。
【請求項５】
前記タイミング調整方法は、前記ＣＰＵから直接アクセス要求される複数の直接アクセスモジュールから該ＣＰＵへの応答順序のタイミング調整を行って、複数の該直接アクセスモジュールが前記実行順序で実行されることで動作する従動モジュールの動作を制御することを特徴とする請求項４記載のタイミング調整方法。
【請求項６】
前記タイミング調整方法は、前記モジュールの備えているレジスタが返す前記アクセス要求に対する応答の応答順序を調整することを特徴とする請求項４または請求項５記載のタイミング調整方法。
【請求項７】
複数のＣＰＵと該ＣＰＵからのアクセス要求に対して応答を返して該応答に応じて該ＣＰＵから発行される命令を実行する複数のモジュールとの間のアクセスタイミングを調整するタイミング調整プログラムであって、コンピュータに、複数の前記ＣＰＵが所定の実行順序で複数の前記モジュールに対して発行するアクセス要求の要求順を取得するアクセス順取得処理と、該アクセス要求に対する該各モジュールから該ＣＰＵへの応答を監視する応答監視処理と、該各モジュールからの応答を、該各ＣＰＵから該各モジュールへのアクセス要求順と一致する順序にタイミング調整して該ＣＰＵに送る応答順序調整処理と、を実行させることを特徴とするタイミング調整プログラム。
【請求項８】
請求項７記載のタイミング調整プログラムを記録したことを特徴とするコンピュータが読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミング調整装置、タイミング調整方法、タイミング調整プログラム及び記録媒体に関し、詳細には、複数のＣＰＵから複数のモジュールへのアクセス要求に対する該モジュールからＣＰＵへの応答を該アクセス要求順に調停するタイミング調整装置、タイミング調整方法、タイミング調整プログラム及び記録媒体に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（大規模集積回路）は、その動作速度が高速化するとともに、微細加工技術の向上によって、多くの機能が、１つのＬＳＩに集積される方向にある。
【０００３】
そのため、画像処理を主目的としたＡＳＩＣ（Application Specific Integrated Circuit）においても、ＡＳＩＣ内に多数の機能ブロック回路を搭載し、高機能化・多機能化が図られてきている一方、高速化が要求される。
【０００４】
そこで、近時、複数のＣＰＵ（Central Processing Unit ）からＡＳＩＣにアクセスして、各種処理を実行するようになってきており、処理の高速化が図られるようになってきている（特許文献１、特許文献２参照）。
【０００５】
そして、従来、複数のＣＰＵと複数のメモリまたはＩＯデバイスがバス接続されている場合に、命令を発行したＣＰＵとその命令の転送先と転送保留中のＣＰＵとを識別し、リード時に、リターンデータが転送命令の発行順と入れ替わらないように制御するシステムコントローラが提案されている（特許文献３参照）。
【０００６】
【特許文献１】特開平６−５２１１８号公報
【特許文献２】特許第３９２５５１０号公報
【特許文献３】特開２００４−１２６６７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来技術にあっては、メモリまたはＩＯデバイスを対象として、命令発行順にリターンデータを取得できるようにしているだけであるため、近年の複雑化した複数のＣＰＵによるリソースへのアクセスの制御を適切に処理することができず、改良の必要があった。すなわち、近年、多数の機能ブロックを搭載した１つのＬＳＩ、例えば、ＡＳＩＣに複数のＣＰＵが接続され、該複数のＣＰＵが実行する複数のソフトシーケンスによって、１つのアプリケーションが成立するシステムが構成されてきている。このようなシステム構成においては、各機能ブロックがレジスタを搭載しているが、このレジスタの対応によっては、応答速度が異なり、複数のＣＰＵの実行する複数のソフトシーケンスで１つのアプリケーションが成立する場合、このレジスタの応答速度の相異がＣＰＵのその後の処理順序に影響を与え、誤動作等の不具合が発生することとなる。例えば、ＡＳＩＣが、各種動作が予め決められた順序で実行されることで、適切な動作処理を行うモジュールを有する場合、レジスタの応答速度の相異によって、発生する動作順序が逆転すると、該モジュールは適切な動作処理を行うことができず、誤動作等の不具合が発生することとなる。
【０００８】
特に、ＣＰＵがＡＳＩＣの所定の機能ブロックに対して所定の処理要求を行い、該処理要求に対する応答を受け取って次の処理要求を該機能ブロックに対して行うとい処理動作を複数のＣＰＵがそのソフトシーケンスに従った順序で実行する場合、処理要求については、ソフトシーケンスに従った順序で各ＣＰＵが実行したとしても、機能ブロックからの応答速度が機能ブロックによって異なる等の理由から機能ブロックからの応答順序が処理要求順序と異なると、ＡＳＩＣは、ＣＰＵに対してＷＡＩＴをかけることができないため、ＣＰＵがポステッドライト動作を行うＣＰＵである場合、該ＣＰＵは、応答順序によって次の処理要求を送るため、各種動作が予め決められた順序で発生することで、適切な動作処理を行うモジュールに誤動作や動作不良等の不具合が発生することになる。
【０００９】
そこで、本発明は、複数のＣＰＵにソフトシーケンス通りの処理動作を行わせて、不具合の発生を未然に防止するタイミング調整装置、タイミング調整方法、タイミング調整プログラム及び記録媒体を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本発明は、上記目的を達成するために、複数のＣＰＵと該ＣＰＵからのアクセス要求に対して応答を返して該応答に応じて該ＣＰＵから発行される命令を実行する複数のモジュールとの間のアクセスタイミングを調整する際に、複数のＣＰＵが所定の実行順序で複数のモジュールに対して発行するアクセス要求の要求順を取得し、該アクセス要求に対する該各モジュールから該ＣＰＵへの応答を監視して、該各モジュールからの応答を、該各ＣＰＵから該各モジュールへのアクセス要求順と一致する順序にタイミング調整して該ＣＰＵに送ることを特徴としている。
【００１１】
また、本発明は、ＣＰＵから直接アクセス要求される複数の直接アクセスモジュールから該ＣＰＵへの応答順序のタイミング調整を行って、複数の該直接アクセスモジュールが前記実行順序で実行されることで動作する従動モジュールの動作を制御することを特徴としてもよい。
【００１２】
さらに、本発明は、前記モジュールの備えているレジスタが返す前記アクセス要求に対する応答の応答順序を調整することを特徴としてもよい。
【発明の効果】
【００１３】
本発明によれば、複数のＣＰＵと該ＣＰＵからのアクセス要求に対して応答を返して該応答に応じて該ＣＰＵから発行される命令を実行する複数のモジュールとの間のアクセスタイミングを該予め設定されている実行順序で確実に実行させることができ、複数のＣＰＵで複数のモジュールをシーケンシャルに動作させて１つの処理動作を確実に実行することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるので、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明によって不当に限定されるものではなく、また、本実施の形態で説明される構成の全てが本発明の必須の構成要件ではない。
【実施例１】
【００１５】
図１〜図４は、本発明のタイミング調整装置、タイミング調整方法、タイミング調整プログラム及び記録媒体の一実施例を示す図であり、図１は、本発明のタイミング調整装置、タイミング調整方法、タイミング調整プログラム及び記録媒体の一実施例を適用した画像処理装置１の要部ブロック構成図である。
【００１６】
図１において、画像処理装置１は、コンピュータ、複合装置、複写装置、プリンタ装置、スキャナ装置等であり、各種画像処理を実行する部分として、ＡＳＩＣ２と複数（図１では、２個）のＣＰＵ（Central Processing Unit ）３ａ、３ｂ及びＩ／Ｏ回路４等を備えているが、その他に、例えば、画像処理装置１が複合装置の場合には、原稿画像を読み取るスキャナ部、ファクシミリ通信を行うファクシミリ部、画像データを用紙に印刷出力するプリント部、各種操作を行う操作表示部等を備えている。図１では、２個のＣＰＵ３ａ、３ｂがＡＳＩＣ２に接続されているが、ＣＰＵは、２個に限るものではなく、２個以上のＣＰＵが１つのアプリケーションが成立させる状態でＡＳＩＣ２にアクセスしてもよい。
【００１７】
ＡＳＩＣ２は、アービタ回路２１及び３個のブロック回路２２ａ、２２ｂ、２２ｃ等を備えており、ブロック回路２２ａとブロック回路２２ｂは、アービタ回路２１を介して、それぞれＣＰＵ３ａとＣＰＵ３ｂに接続されている。なお、図１では、ＡＳＩＣ２は、３個のブロック回路２２ａ〜２２ｃを搭載している状態が示されているが、３個以上のブロック回路を搭載していてもよい。
【００１８】
アービタ回路（タイミング調整装置）２１は、ＣＰＵ３ａ及びＣＰＵ３ｂと接続されており、ＣＰＵ３ａよりもＣＰＵ３ｂの方が優先度が高く設定（ＣＰＵ３ａ＞ＣＰＵ３ｂ）されている。アービタ回路２１は、図示しないが、内部に、後述するアクセス順取得手段、応答監視手段及び応答順序調整手段によって実現されるタイミング調整機能を有し、ＣＰＵ３ａ、３ｂからブロック回路２２ａ、２２ｂへのアクセスの調停、ブロック回路２２ａ、２２ｂからＣＰＵ３ａ、３ｂへの応答の調停を行う。
【００１９】
すなわち、アービタ回路２１は、ＲＯＭ（Read Only Memory）、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory ）、ＥＰＲＯＭ、フラッシュメモリ、フレキシブルディスク、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory ）、ＣＤ−ＲＷ（Compact Disc Rewritable ）、ＤＶＤ（Digital Video Disk）、ＳＤ（Secure Digital）カード、ＭＯ（Magneto-Optical Disc）等のコンピュータが読み取り可能な記録媒体に記録されている本発明のタイミング調整方法を実行するタイミング調整プログラムを読み込んでアービタ回路２１内に導入することで、通常のアービタ回路としての機能だけでなく、後述するブロック回路２２ａ、２２ｂからＣＰＵ３ａ、３ｂへのリード応答タイミングを調停するタイミング調整方法を実行するタイミング調整装置として構築されている。このタイミング調整プログラムは、アセンブラ、Ｃ、Ｃ＋＋、Ｃ＃、Ｊａｖａ（登録商標）等のレガシープログラミング言語やオブジェクト指向ブログラミング言語等で記述されたコンピュータ実行可能なプログラムであり、上記記録媒体に格納して頒布することができる。
【００２０】
そして、アービタ回路２１は、上記タイミング調整プログラムが組み込まれることで、複数のＣＰＵ３ａ、３ｂが所定の実行順序で複数のブロック回路２２ａ、２２ｂに対して発行するアクセス要求の要求順を取得するアクセス順取得処理を実行するアクセス順取得手段と、アクセス要求に対する各ブロック回路２２ａ、２２ｂからＣＰＵ３ａ、３ｂへの応答を監視する応答監視処理を実行する応答監視手段と、各ブロック回路２２ａ、２２ｂからの応答を、各ＣＰＵ３ａ、３ｂから各ブロック回路２２ａ、２２ｂへのアクセス要求順と一致する順序にタイミング調整してＣＰＵ３ａ、３ｂに送る応答順序調整処理を実行する応答順序調整手段と、が内部に機能構成されたものとなる。
【００２１】
ブロック回路２２ａ〜２２ｃは、図示しないが、それぞれレジスタを搭載しており、該レジスタに画像データや画像データを処理するためのパラメータを読み込んで、ＣＰＵ３ａ、３ｂの要求するデータ処理を実行する。ブロック回路２２ａとブロック回路２２ｂのみが、アービタ回路２１を介してＣＰＵ３ａ、３ｂに接続されており、ブロック回路２２ｃは、ブロック回路２２ａとブロック回路２２ｂに接続されているとともに、外部のＩ／Ｆ回路４に接続されている。
【００２２】
ＣＰＵ３ａ、３ｂは、アービタ回路２１を介して、ブロック回路２２ａとブロック回路２２ｂのいずれのレジスタに対してもアクセスして、リード（Ｒ）／ライト（Ｗ）することができ、具体的には、リード要求をレジスタに発行して、レジスタからリード応答が返ってくると、ライト動作を該レジスタに対して実行する。
【００２３】
ブロック回路２２ａは、出力信号ＷＡでブロック回路２２ｃと接続されており、出力信号ＷＡは、ブロック回路２２ａのレジスタライトにより制御されてブロック回路２２ｃの動作制御を実行する。また、同様に、ブロック回路２２ｂは、出力信号ＷＢでブロック回路２２ｃと接続されており、出力信号ＷＢは、ブロック回路２２ｂのレジスタライトにより制御されてブロック回路２２ｃの動作制御を実行する。
【００２４】
ブロック回路２２ｃは、Ｉ／Ｆ回路４に接続されており、入力信号ＷＡ、ＷＢにより動作制御されて、Ｉ／Ｆ回路４との間で所定の動作を実行する。
【００２５】
ブロック回路２２ｃは、出力信号ＷＡと出力信号ＷＢが、必ず出力信号ＷＡが設定された後で、出力信号ＷＢが設定されることで、正常動作する仕様となっている。
【００２６】
次に、本実施例の作用を説明する。本実施例の画像処理装置１は、２つのＣＰＵ３ａ、３ｂが１つのＡＳＩＣ２に所定のソフトシーケンスに従ってアクセスして１つのアプリケーションを実行させる場合に、ＣＰＵ３ａとＣＰＵ３ｂが直接アクセスするＡＳＩＣ２のブロック回路２２ａのレジスタとブロック回路２２ｂのレジスタからＣＰＵ３ａとＣＰＵ３ｂへのリード応答を、ＣＰＵ３ａとＣＰＵ３ｂからそれぞれのレジスタに対して行ったリード要求の順番に、アービタ回路２１が調停して、ＣＰＵ３ａ及びＣＰＵ３ｂにそれぞれ渡すことで、その後に、ＣＰＵ３ａ及びＣＰＵ３ｂから規定のソフトシーケンスの順番にライト動作を行わせる。
【００２７】
すなわち、画像処理装置１は、ＣＰＵ３ａのアクセスとＣＰＵ３ｂのアクセスが、図２のソフトシーケンス図のタイミングで行われると、正常に動作する。すなわち、タイミングＴ１に、ＣＰＵ３ａがＡＳＩＣ２のブロック回路２２ａのレジスタにリード要求Ｒａを行い、その所定時間経過後のタイミングＴ２に、ＣＰＵ３ｂがＡＳＩＣ２のブロック回路２２ｂのレジスタにリード要求Ｒｂを行う。このとき、ＡＳＩＣ２は、先行のリード要求Ｒａに対して、先にリード応答ＤａをＣＰＵ３ａに返し、その後、リード応答ＤｂをＣＰＵ３ｂに返す。ＣＰＵ３ａは、ＣＰＵ３ｂよりも先にライト動作Ｗａをブロック回路２２ａにタイミングＴ５で行い、その後のタイミングＴ６で、ブロック回路２２ｂへのライト動作Ｗｂを行うことで、ブロック回路２２ｃの制御仕様を満たすことで、ブロック回路２２ｃを正常動作させる。
【００２８】
このとき、ＡＳＩＣ２のブロック回路２２ａのレジスタとブロック回路２２ｂのレジスタの応答速度に速度差が発生して、ブロック回路２２ａのレジスタのリード応答Ｄａが、ブロック回路２２ｂのレジスタのリード応答Ｄｂよりも遅くなると、ブロック回路２２ｃの制御仕様を満たすことができなくなり、正常動作をさせることができなくなって、不具合が発生する。
【００２９】
すなわち、図３は、アービタ回路２１におけるタイミング調停を実施しない場合のコマンドとデータのタイミング図を示しており、コマンドラインＣａは、アービタ回路２１を中心としたＣＰＵ３ａとブロック回路２２ａとのコマンドラインを示しており、ＣＰＵ３ａからのリード要求Ｒａに応じてリード要求RREQ_AをタイミングＴ１でブロック回路２２ａに送っている。データバスＤＢａは、アービタ回路２１を中心としたブロック回路２２ａとＣＰＵ３ａとのデータバスであり、タイミングＴ３でブロック回路２２ａのレジスタからのリード応答データRDATA_AをＣＰＵ３ａに応答している。また、コマンドラインＣｂは、アービタ回路２１を中心としたＣＰＵ３ｂとブロック回路２２ｂとのコマンドラインを示しており、ＣＰＵ３ｂからのリード要求Ｒｂに応じて、リード要求RREQ_BをタイミングＴ２でブロック回路２２ｂに送っている。データバスＤＢｂは、アービタ回路２１を中心としたブロック回路２２ｂとＣＰＵ３ｂとのデータバスであり、図３では、ブロック回路２２ｂのレジスタの応答速度（レジスタ応答速度）がブロック回路２２ａのレジスタ応答速度よりも速いため、タイミングＴ３よりも先にタイミングＴ４で、ブロック回路２２ｂのレジスタからのリード応答データRDATA_Bを受け取ってＣＰＵ３ｂに応答している。
【００３０】
したがって、ＣＰＵ３ｂは、次のソフトシーケンスであるライト動作要求WREQ_BをライトデータWDAT_Bと共に、タイミングＴ５よりも速いタイミングＴ６で発行している。
【００３１】
その後、アービタ回路２１は、タイミングＴ６よりも遅いタイミングであるタイミングＴ３で、ブロック回路２２ａのレジスタからリード応答データRDATA_Aを受け取って、ＣＰＵ３ａに応答し、このリード応答データRDATA_Aに応じて、タイミングＴ５で、ＣＰＵ３ａからのライト動作要求WREQ_AをライトデータWDATA_Aとともにブロック回路２２ａに発行している。
【００３２】
その結果、ブロック回路２２ａへのライト動作のタイミングＴ６とブロック回路２２ｂへのライト動作のタイミングＴ５が逆転し、ブロック回路２２ｃは、ブロック回路２２ｂからの入力信号ＷＢが入ってきた後に、ブロック回路２２ａからの入力信号ＷＡが入ってくることとなり、予め決められているソフトシーケンスの順番が入れ替わった状態となり、正常動作を行うことができなくなる。
【００３３】
そして、上述のような、ブロック回路２２ａとブロック回路２２ｂからのリード要求に対するリード応答データの遅れは、ブロック回路２２ａのレジスタとブロック回路２２ｂのレジスタとのレジスタ構成に相異がある場合に発生し、例えば、一方が、ＦＩＦＯ（First-In First-Out）であり、他方がＳＲＡＭ（Static Random Access Memory ）である場合、ＳＲＡＭの応答速度は、ＦＩＦＯに比較して遅く、上記問題が発生する恐れがある。
【００３４】
また、このようなブロック回路２２ａとブロック回路２２ｂからのリード要求に対するリード応答データの遅れは、ブロック回路２２ａとブロック回路２２ｂの動作クロックが異なると、レジスタに応答速度差が発生する。
【００３５】
さらに、このようなブロック回路２２ａとブロック回路２２ｂからのリード要求に対するリード応答データの遅れは、ブロック回路２２ｃに接続されている外部のＩ／Ｆ回路４の影響を受けて発生することがある。
【００３６】
そこで、本実施例の本実施例の画像処理装置１は、図４にタイミング調停を実施した場合のアービタ回路２１におけるコマンドとデータのタイミング図を示すように、アービタ回路２１が、タイミングＴ１に、ＣＰＵ３ａからのリード要求Ｒａに応じてリード要求RREQ_Aをブロック回路２２ａに送り、タイミングＴ２に、ＣＰＵ３ｂからのリード要求Ｒｂに応じてリード要求RREQ_Bをブロック回路２２ｂに送った場合に、リード要求RREQ_Aに対するリード応答データよりも先に、後から送ったリード要求RREQ_Bに対するリード応答データRDATA_Bを、ブロック回路２２ｂのレジスタから、タイミングＴＷ４Ｓで受け取ると、内部のタイミング調整機能によって、該リード応答データRDATA_Bをブロック回路２２ｂに送るのを待たせる。アービタ回路２１は、その後、ブロック回路２２ａのレジスタからリード要求RREQ_Aに対するリード応答データRDATA_Aを受け取ると、速やかに該リード応答データRDATA_AをＣＰＵ３ａに送り、該リード応答データRDATA_AをＣＰＵ３ａに送り終わると、該リード応答データRDATA_Aの送信を完了したタイミングＴＷ４Ｅに、上記リード応答データRDATA_BのＣＰＵ３ｂへの送信を開始して、タイミングＴ４にリード応答データRDATA_BをＣＰＵ３ｂに送信する。
【００３７】
そして、先にリード応答データRDATA_Aを受け取ったＣＰＵ３ａが、先に、ライト動作要求WREQ_AをライトデータWDATA_Aと共にタイミングＴ５に発行し、アービタ回路２１がこのライト動作要求WREQ_AをライトデータWDATA_Aとともにブロック回路２２ａのレジスタに送る。その後、後からリード応答データRDATA_Bを受け取ったＣＰＵ３bが、ライト動作要求WREQ_BをライトデータWDAT_BとともにタイミングＴ６に発行すると、アービタ回路２１が、このライト動作要求WREQ_BをライトデータWDAT_Bとともにブロック回路２２ｂのレジスタに発行する。
【００３８】
ブロック回路２２ａは、ライトデータWDATA_Aをライド動作要求WREQ_Aとともに受け取ると、入力信号ＷＡをブロック回路２２ｃに出力し、ブロック回路２２ｂは、ライトデータWDATA_Bをライド動作要求WREQ_Bとともに受け取ると、入力信号ＷＢをブロック回路２２ｃに出力する。
【００３９】
したがって、ブロック回路２２ｃは、予め設定されているソフトシーケンス手順に従った順序に入力信号ＷＡ、ＷＢを受け取ることができ、適切な動作を行うことができる。
【００４０】
このように、本実施例の画像処理装置１は、アービタ回路２１が、複数のＣＰＵ３ａ、３ｂが所定の実行順序で複数のブロック回路２２ａ、２２ｂに対して発行するアクセス要求（リード要求）の要求順を取得し、該アクセス要求に対する該各ブロック回路２２ａ、２２ｂからＣＰＵ３ａ、３ｂへの応答（リード応答データ）を監視して、各ブロック回路２２ａ、２２ｂからの応答を、各ＣＰＵ３ａ、３ｂから各ブロック回路２２ａ、２２ｂへのアクセス要求順と一致する順序にタイミング調整してＣＰＵ３ａ、３ｂに送っている。
【００４１】
したがって、複数のＣＰＵ３ａ、３ｂとＣＰＵ３ａ、３ｂからのアクセス要求に対して応答を返して、該応答に応じてＣＰＵ３ａ、３ｂから発行される命令を実行する複数のブロック回路２２ａ、２２ｂとの間のアクセスタイミングを該予め設定されている実行順序で確実に実行（ライト要求）させることができ、複数のＣＰＵ３ａ、３ｂで複数のブロック回路２２ａ、２２ｂをシーケンシャルに動作させて１つの処理動作を確実に実行することができる。
【００４２】
また、本実施例の画像処理装置１のアービタ回路２１は、ブロック回路２２ａ〜２２ｃが、ＣＰＵ３ａ、３ｂから直接アクセス要求される複数の直接アクセスモジュールであるブロック回路２２ａ、２２ｂと、ブロック回路２２ａ、２２ｂが適切な実行順序であるブロック回路２２ａ→ブロック回路２２ｂの順で実行されることで動作する従動モジュールであるブロック回路２２ｃと、が存在していると、直接アクセスモジュールであるブロック回路２２ａ、２２ｂからＣＰＵ３ａ、３ｂへの応答順序を調整している。
【００４３】
したがって、ＡＳＩＣ２の動作を決定するＣＰＵ３ａ、３ｂの動作順序であるライト要求とライトデータの発行順序を適切なものとして、従動モジュールであるブロック回路２２ｃを適切かつ確実に動作させることができる。
【００４４】
さらに、本実施例の画像処理装置１のアービタ回路２１は、ブロック回路２２ａ〜２２ｃがＣＰＵ３ａ、３ｂからのアクセス要求を受け付けて該アクセス要求に対する応答を返すレジスタを備えており、該レジスタからＣＰＵ３ａ、３ｂへの応答順序を調整している。
【００４５】
したがって、ブロック回路２２ａのレジスタとブロック回路２２ｂのレジスタとのレジスタ構成に相異がある場合（例えば、一方が、ＦＩＦＯであり、他方がＳＲＡＭで構成されている場合）、ブロック回路２２ａとブロック回路２２ｂの動作クロックの相異、ブロック回路２２ｃに接続されている外部のＩ／Ｆ回路４の影響等によるレジスタの応答速度の相異によるＣＰＵ３ａ、３ｂの動作順序への影響を修正することができる。
【００４６】
なお、上記アービタ回路２１によるブロック回路２２ａ、２２ｂからＣＰＵ３ａ、３ｂへの応答順序の調整処理機能は、画像処理装置１の操作表示部の操作等によって、適宜、オン／オフできるようにしてもよい。
【００４７】
このようにすると、シーケンシャル処理が条件とはなっていない処理の場合に、応答順序調整処理機能をオフ（解除）することで、処理性能を向上させることができる。
【００４８】
以上、本発明者によってなされた発明を好適な実施例に基づき具体的に説明したが、本発明は上記実施例で説明したものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００４９】
本発明は、複数のＣＰＵから複数のモジュールへのアクセス要求に対する該モジュールからＣＰＵへの応答を該アクセス要求順に調停する複合装置、複写装置、プリンタ装置、コンピュータ等のタイミング調整装置、タイミング調整方法、タイミング調整プログラム及び記録媒体に利用することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施例を適用した画像処理装置の要部ブロック構成図。
【図２】図１の画像処理装置におけるソフトシーケンス図。
【図３】応答タイミング調停を実施しない場合のリード・ライトタイミング図。
【図４】応答タイミング調停を実施した場合のリード・ライトタイミング図。
【符号の説明】
【００５１】
１  画像処理装置
２  ＡＳＩＣ
３ａ、３ｂ  ＣＰＵ
４  Ｉ／Ｏ回路
２１  アービタ回路
２２ａ、２２ｂ、２２ｃ  ブロック回路
【図１】
2010026739.tif 000003
【図２】
2010026739.tif 000004
【図３】
2010026739.tif 000005
【図４】
2010026739.tif 000006