(57)【要約】【課題】ゲートリーク電流が小さく、形成が容易なノーマリオフ特性を有するヘテロ接合型電界効果半導体装置を提供する。【解決手段】第１の半導体層（１）と、前記第１の半導体層内に第１導電型を有する二次元キャリアガス層を形成するために前記第１の半導体層上にヘテロ接合するように形成される第２の半導体層（２）と、前記第２の半導体層に形成される凹部（３）と、前記凹部を包囲するように前記第２の半導体層上に形成される第１の絶縁膜（４）と、少なくとも前記凹部上に形成される第２導電型を有する第３の半導体層（５）と、少なくとも前記凹部上であって前記第３の半導体層上に形成される第２の絶縁膜（６）と、前記第２の絶縁膜上に形成される制御電極（７）と、を備えることを特徴とするヘテロ接合型電界効果半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の半導体層と、
前記第１の半導体層内に第１導電型を有する二次元キャリアガス層を形成するために前記第１の半導体層上にヘテロ接合するように形成される第２の半導体層と、
前記第２の半導体層に形成される凹部と、
前記凹部を包囲するように前記第２の半導体層上に形成される第１の絶縁膜と、
少なくとも前記凹部上に形成される第２導電型を有する第３の半導体層と、
少なくとも前記凹部上であって前記第３の半導体層上に形成される第２の絶縁膜と、
前記第２の絶縁膜上に形成される制御電極と、
を備えることを特徴とするヘテロ接合型電界効果半導体装置。
【請求項２】
前記第２の絶縁膜が、少なくとも前記第１の絶縁膜の側面上に延伸して形成されることを特徴とする請求項１記載のヘテロ接合型電界効果半導体装置。
【請求項３】
前記第２の絶縁膜が、少なくとも前記第１の絶縁膜の表面上に延伸して形成されることを特徴とする請求項１又は２記載のヘテロ接合型電界効果半導体装置。
【請求項４】
前記第１の絶縁膜の側面が、前記凹部に向かって薄くなる５〜８０度の傾斜を有することを特徴とする請求項２記載のヘテロ接合型電界効果半導体装置。
【請求項５】
前記第３の半導体層が、少なくとも前記第１の絶縁膜の側面上に延伸して形成されることを特徴とする請求項１乃至４のいずれか１項記載のヘテロ接合型電界効果半導体装置。
【請求項６】
前記制御電極が、前記第１の絶縁膜の表面上に延伸して形成されることを特徴とする請求項１乃至５のいずれか１項記載のヘテロ接合型電界効果半導体装置。
【請求項７】
前記第２の半導体層が、前記第１の半導体層に隣接する第１の領域と、前記第１の領域上に形成され且つ前記第１の領域よりも低い電子濃度を有する第２の領域と、を備えることを特徴とする請求項１乃至６のいずれか１項記載のヘテロ接合型電界効果半導体装置。
【請求項８】
第１の半導体層と、前記第１の半導体層内に第１導電型を有する二次元キャリアガス層を形成するために前記第１の半導体層上にヘテロ接合する第２の半導体層と、をエピタキシャル成長させる工程と、
前記第２の半導体層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜及び前記第２の半導体層をエッチングして凹部を形成する工程と、
少なくとも前記凹部上に第２導電型を有する第３の半導体層を形成する工程と、
少なくとも前記凹部上であって前記第３の半導体層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に制御電極を形成する工程と、
を備えることを特徴とするヘテロ接合型電界効果半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電子移動度トランジスタ即ちＨＥＭＴ( Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ)、２次元電子キャリアガス層を電流通路とするダイオード、メタル・セミコンダクタ電界効果トランジスタ即ちＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等のヘテロ接合型電界効果半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ヘテロ接合型電界効果トランジスタの一種である従来のＨＥＭＴは、シリコン、サファイア等の基板の上にバッファ層を介して形成されたアンドープＧａＮ等の窒化物半導体から成る電子走行層と、ｎ型不純物がドープされた又はアンドープのＡｌＧａＮ等の窒化物半導体から成る電子供給層又はバリア層と、電子供給層の上に形成されたソース電極とドレイン電極とゲート電極（ショットキー電極）とを有している。ＡｌＧａＮ等から成る電子供給層のバンドギャップはＧａＮ等から成る電子走行層のバンドギャップよりも大きく、またＡｌＧａＮ等から成る電子供給層の格子定数はＧａＮ等から成る電子走行層の格子定数よりも小さい。電子走行層の上にこれよりも格子定数が小さい電子供給層を配置すると、電子供給層に伸張性歪み即ち引っ張り応力が生じ、ピエゾ分極する。電子供給層は自発分極もするので、ピエゾ分極と自発分極とに基づく電界の作用で電子走行層と電子供給層とのヘテロ接合面の近傍に周知の２次元電子ガス層即ち２ＤＥＧ層が生じる。２ＤＥＧ層は周知のようにドレイン電極とソース電極との間の電流通路（チャネル）として機能し、この電流通路を流れる電流はゲート電極に印加されるバイアス電圧で制御される。
【０００３】
ところで、一般的な構成のＨＥＭＴは、ゲート電極にゲート制御電圧を印加しない状態（ノーマリ状態）でソース電極とドレイン電極との間に電流が流れる特性即ちノーマリオン（normally - on）特性を有する。ノーマリオン型のＨＥＭＴをオフ状態に保つためにはゲート電極を負電位にするための負電源が必要になり、電気回路が必然的に高価になる。従って、従来のノーマリオン型のＨＥＭＴの使い勝手は良くない。
【０００４】
そこで、ノーマリオフ（normally - off）特性を有するヘテロ接合電界効果半導体装置の開発が進められている。ノーマリオフ特性を得るための代表的の方法として、電子供給層にリセス（凹部）を形成し、このリセスで薄くなった電子供給層の上にゲート電極を形成する方法（特許文献１）や、電子供給層の上にｐ型のＡｌＧａＮ層を介してゲート電極を形成する方法（特許文献２）が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１８３７３３号公報
【特許文献２】特開２００７−１９３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の方法を用いた場合、以下のような問題点がある。
特許文献１の方法に従うＨＥＭＴは、リセス上に形成されたゲート電極に正のゲート制御電圧を印加すると、比較的大きいゲートリーク電流が流れてしまう。また、特許文献２の方法に従うＨＥＭＴは、ｐ型導電型を有するＡｌＧａＮ層を形成することが困難である。
【０００７】
上述のＨＥＭＴと同様な問題は、２ＤＥＧ層を利用したダイオード、及びＨＥＭＴ以外のヘテロ接合型電界効果半導体装置（例えばＭＥＳＦＥＴ）等においてもある。
【０００８】
従って、本発明が解決しようとする課題は、ゲートリーク電流が小さく、形成が容易なノーマリオフ特性を有するヘテロ接合型電界効果半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
上記の課題を解決するため、請求項１の発明に係る電界効果半導体装置は、
第１の半導体層と、
前記第１の半導体層内に第１導電型を有する二次元キャリアガス層を形成するために前記第１の半導体層上にヘテロ接合するように形成される第２の半導体層と、
前記第２の半導体層に形成される凹部と、
前記凹部を包囲するように前記第２の半導体層上に形成される第１の絶縁膜と、
少なくとも前記凹部上に形成される第２導電型を有する第３の半導体層と、
少なくとも前記凹部上であって前記第３の半導体層上に形成される第２の絶縁膜と、
前記第２の絶縁膜上に形成される制御電極と、を備えることを特徴とする。
また、請求項８の発明に係る電界効果半導体装置の製造方法は、
第１の半導体層と、前記第１の半導体層内に第１導電型を有する二次元キャリアガス層を形成するために前記第１の半導体層上にヘテロ接合する第２の半導体層と、をエピタキシャル成長させる工程と、
前記第２の半導体層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜及び前記第２の半導体層をエッチングして凹部を形成する工程と、
少なくとも前記凹部上に第２導電型を有する第３の半導体層を形成する工程と、
少なくとも前記凹部上であって前記第３の半導体層上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に制御電極を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明の各請求項に係る発明によれば、ゲートリーク電流が小さく、形成が容易なノーマリオフ特性を有するヘテロ接合型電界効果半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１のヘテロ接合型電界効果半導体装置を示す断面図である。
【図２】図１の実施例１のヘテロ接合型電界効果半導体装置の製造方法を示す工程断面図である。
【図３】本発明の実施例２のヘテロ接合型電界効果半導体装置を示す断面図である。
【図４】本発明の実施例２のヘテロ接合型電界効果半導体装置の変形例を示す断面図である。
【図５】本発明の実施例３のヘテロ接合型電界効果半導体装置を示す断面図である。
【図６】図５の実施例３のヘテロ接合型電界効果半導体装置の製造方法を示す工程断面図である。
【図７】本発明の実施例４のヘテロ接合型電界効果半導体装置を示す断面図である。
【図８】本発明の実施例５のヘテロ接合型電界効果半導体装置を示す断面図である。
【図９】本発明のヘテロ接合型電界効果半導体装置の変形例を示す断面図である。
【発明を実施するための形態】
【００１２】
次に、図面を参照して本発明の実施形態に係るヘテロ接合型電界効果半導体装置及びその製造方法を説明する。
【実施例１】
【００１３】
図１に示す本発明の実施例１に係るヘテロ接合型電界効果半導体装置は、図示しないバッファ層を介して図示しない基板上に形成される電子走行層１（第１の半導体層）と、電子走行層１上に形成される電子供給層２（第２の半導体層）と、電子供給層２上に形成されるリセス３（凹部）と、リセス３を包囲するように電子供給層２上に形成される第１の絶縁膜４と、リセス３の底面及び側面に隣接するように電子供給層２上に形成されるｐ型半導体膜５（第３の半導体層）と、リセス３の側面に隣接するようにｐ型半導体膜５上に形成される第２の絶縁膜６と、第１の絶縁膜４の側面及び表面上に延伸するように第２の絶縁膜６上に形成されるゲート電極７（制御電極）と、電子供給層２上においてゲート電極７の両側に離間して形成される図示しないソース電極とドレイン電極とを備える。
【００１４】
図示しない基板は、シリコン（Ｓｉ）、シリコンカーバイト（ＳｉＣ）又はサファイア、セラミック等の材料で形成される。
【００１５】
図示しないバッファ層は、周知のＭＯＣＶＤ法等のエピタキシャル成長法で形成される。バッファ層は、窒化アルミニウム（ＡｌＮ）から成る１つの層又はＡｌＮから成る層と窒化ガリウム（ＧａＮ）から成る層とが交互に積層された多層構造で形成することができる。なお、このバッファ層は半導体装置の動作に直接に関係していないので、これを省くこともできる。
【００１６】
電子走行層１は、０．３〜１０μｍの厚さに形成され、この上の電子供給層２とのヘテロ接合面の近傍に電流通路（チャネル）として機能する２次元キャリアガス層としての２次元電子ガス層（２ＤＥＧ層）を得るためのものであって、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＧａＮから成る。なお、電子走行層１は、例えばＡｌａＩｎｂＧａ１−ａ−ｂＮ（０≦ａ＜１、０≦ｂ＜１）等の窒化物半導体、又は別の化合物半導体で形成することもできる。
【００１７】
電子走行層１上に形成される電子供給層２は、電子走行層１よりも大きいバンドギャップを有し且つ電子走行層１よりも小さい格子定数を有する材料によって５〜１００ｎｍ（例えば２５ｎｍ）の厚さに形成される。電子供給層２は、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＡｌ０．２６Ｇａ０．７４Ｎから成る。なお、電子供給層２は、例えばＡｌｘＩｎyＧａ１−ｘ−ｙＮ（０＜ｘ＜１、０≦ｙ＜１）等の窒化物半導体又は別の化合物半導体で形成することもできる。ｘの好ましい値は０．１〜０．４である。また、電子供給層２は、ｎ型（第１導電型）の不純物を添加して形成することもできる。
【００１８】
なお、電子供給層２は、窒化アルミニウム（ＡｌＮ）から成るスペーサ層を介して電子走行層１上に形成されても良く、電子供給層２上にＧａＮから成るキャップ層を形成しても良い。
【００１９】
電子供給層２に形成されるリセス３（凹部）は、電子供給層２上のソース電極とドレイン電極との間に異方性エッチングで形成され、且つ電子供給層２の厚みよりも浅く形成される。従って、リセス３の底面と電子走行層１との間に電子供給層２の薄い残存部がある。この電子供給層２の残存部の厚みは１〜２０ｎｍ、より好ましくは３〜１５ｎｍ、最も好ましくは４〜１０ｎｍであり、図１では７ｎｍである。
【００２０】
電子供給層２上に形成される第１の絶縁膜４は、電子供給層２上のソース電極、ドレイン電極及びリセス３が形成されている部分以外に配置されている。更に詳細には、第１の絶縁膜４は、ＳｉＯｘ（ここで、ｘは１〜２の数値を示し、好ましくは２である）から成り、好ましくはプラズマＣＶＤ（化学気相成長法）によって、好ましくは２００〜２０００ｎｍ（例えば５００ｎｍ）の厚さに形成され、圧縮応力即ち圧縮性歪み（例えば４．００×１０９ｄｙｎ／ｃｍ２）を発生する性質を有し、２次元キャリアガス層のキャリア濃度を高めるために寄与する。即ち、第１の絶縁膜４の下には電子供給層２が配置されているので、第１の絶縁膜４の圧縮応力が作用すると、この反作用で電子供給層２に伸張性歪み即ち引張り応力が生じ、電子供給層２のピエゾ分極が強められ、２次元電子ガス層（２ＤＥＧ層）における電子濃度が増大する。この電子濃度の増大はヘテロ接合型電界効果半導体装置のオン抵抗低減に寄与する。第１の絶縁膜４はリセス３の中には配置されず、リセス３を包囲するように開口を有する。第１の絶縁膜４の開口の側面４１は、リセス３に向かって薄くなる５〜８０度の傾斜を有している。
【００２１】
なお、第１の絶縁膜４を、スパッタリング等の別の方法で形成することもできる。しかし、電子供給層２の表面の結晶ダメージを少なくし、表面準位（トラップ）を少なくし、電流コラプスを抑制するために、プラズマＣＶＤが最も優れている。また、第１の絶縁膜４をシリコン酸化物以外の別な絶縁材料（例えば酸化ハフニウム、酸化アルミニウム或いはシリコン窒化物）等で形成することもできる。
【００２２】
図示しないソース電極及びドレイン電極は、電子供給層２の表面上に例えばＴｉ（チタン）、続いてＡｌ（アルミニウム）を所望の厚さに蒸着し、その後フォトリソグラフイ技術で所望のパターンにすることによってそれぞれ形成される。ソース電極及びドレイン電極は、Ｔｉ及びＡｌ以外の低抵抗性接触（オーミック接触）可能な金属で形成することもできる。なお、電子供給層２は極めて薄いので、この厚さ方向の抵抗は無視できるほど小さい。従って、ソース電極及びドレイン電極は、電流通路としての２ＤＥＧ層に電気的に結合されている。
【００２３】
ｐ型半導体膜５は、リセス３上において電子供給層２に隣接するように形成されるか、或いは絶縁膜を介して電子供給層２上に形成され、電子供給層２よりも大きい抵抗率を有する金属酸化物半導体材料で形成され、好ましくは３〜１０００ｎｍ、より好ましくは１０〜５００ｎｍの厚さを有する。ｐ型半導体膜５が３ｎｍよりも薄くなると、ノーマリオフ特性が良好に得られなくなり、１０００ｎｍよりも厚くなると、ゲート電極７の制御によるターンオン特性が悪くなる。
【００２４】
本実施例に係るｐ型半導体膜５は、酸化ニッケルから成る。更に詳細には、このｐ型半導体膜５は、酸素を含む雰囲気（好ましくはアルゴンと酸素の混合ガス）中においてＮｉＯをスパッタリングすることによって形成されたＮｉＯｘ（ｘ≧１）である。また、ＮｉＯｘに酸素をイオン注入することによって酸素濃度及び正孔濃度を高めても良い。このように形成されたｐ型半導体膜５は、比較的高い酸素濃度及び正孔濃度を有するため、従来のｐ型不純物が添加されたＧａＮよりも高い正孔濃度を有し、且つ比較的大きい抵抗率を有する。従って、ｐ型半導体膜５は、電子走行層２のゲート電極６に対向する部分の電子濃度を低減させるために良好に寄与すると共に、ゲートリーク電流を低減する。電子走行層２のゲート電極６に対向する部分の電子濃度が低減すると、ノーマリオフ特性又は低い閾値を有するヘテロ接合型電界効果半導体装置が得られる。
【００２５】
また、ｐ型半導体膜５を上記ＮｉＯｘで形成する代わりに、ＦｅＯｘ（酸化鉄）、ＣｏＯｘ（酸化コバルト）、ＭｎＯｘ（酸化マンガン）及びＣｕＯｘ（酸化銅）から選択された少なくとも１つによる単層又は積層で形成することもできる（ここでｘは任意の数値である）。ＮｉＯｘ以外の金属酸化物から成るｐ型半導体膜５も、酸素を含む雰囲気で金属材料をスパッタリングすることによって形成することが望ましい。また、ｐ型半導体膜５の正孔濃度をその厚さ方向に変えても良い。
【００２６】
ｐ型半導体膜５上に形成される第２の絶縁膜６は、ゲートリーク電流の低減させるためのものであって、ｐ型半導体膜５とゲート電極７との間に延伸して形成される。第２の絶縁膜６は、ゲート電極７に基づく所望の電界効果作用をできるだけ妨害しないように比較的薄く形成され、好ましくは３〜３００ｎｍの厚みを有する。
【００２７】
第２の絶縁膜６はｐ型半導体膜５よりも高い抵抗率を有する材料から選択され、シリコン酸化物以外の、ハフニウム（Ｈｆ）酸化物或いは金属酸化物等の別の絶縁材料で形成することもできる。
【００２８】
ゲート電極７は、第２の絶縁膜６上に形成され、第１の絶縁膜４の側面及び表面上に隣接するように延伸して形成された金属層から成り、蒸着で形成された厚さ２５ｎｍのＮｉ（ニッケル）層とその上に蒸着で形成された厚さ３００ｎｍのＡｕ（金）層とから成る。なお、ゲート電極７は、第１の絶縁膜４の表面上に延伸しないように形成しても良いが、後述するフィールドプレート効果を得るために第１の絶縁膜４の表面上に延伸するように形成されることが望ましい。また、ゲート電極７は、Ｎｉ層とＡｕ層とＴｉ層との多層膜、又はＡｌ層、又導電性を有するポリシリコン層等で形成することもできる。
【００２９】
図２は、本発明の実施例１に係るヘテロ接合型電界効果半導体装置の製造方法を示す工程断面図である。
【００３０】
まず、図２（Ａ）に示すように、図示しない基板及びバッファ層上に電子走行層１及び電子供給層２を順次エピタキシャル成長させ、電子供給層２上に第１の絶縁膜４を形成する。
【００３１】
次に、図２（Ｂ）に示すように、第１の絶縁膜４上に第１のマスク１１を周知のフォトリソ工程により形成する。第１のマスク１１は、この後の工程でリセス３を形成する箇所に開口を有するように形成される。
【００３２】
次に、図２（Ｃ）に示すように、第１の絶縁膜４に周知の異方性エッチングを施し、所定の厚さの残存部を残すように第１の絶縁膜４の一部を除去した後、周知の等方性エッチングにより第１の絶縁膜４の残存部を除去する。この等方性エッチングにより第１の絶縁膜４の開口部が後退し、傾斜を有する側面４１が形成される。第１の絶縁膜４の残存部を薄くすることで、第１の絶縁膜４の開口部の後退幅が縮小できる。
【００３３】
次に、図２（Ｄ）に示すように、周知の異方性エッチングにより電子供給層２にリセス３を形成する。
【００３４】
次に、図２（Ｅ）に示すように、酸素を含む雰囲気中でＮｉＯをスパッタリングし、リセス３内部にｐ型半導体膜５を形成した後、第２の絶縁膜６を形成する。なお、第２の絶縁膜６を形成するために、スパッタリングに代わり周知の物理的蒸着法又は化学的蒸着法を適用することができる。
【００３５】
次に、図２（Ｆ）に示すように、第１のマスク１１を除去した後、第１の絶縁膜４上に第２のマスク１２を周知のフォトリソ工程により形成する。第２のマスク１２は、第１の絶縁膜４との間に、リセス３に向かって開口が大きくなるようなテーパ部を有するように形成される。また、第２のマスク１２の開口部は、リセス３及び少なくとも第１の絶縁膜４の側面４１が露出するように、第１のマスク１１の開口部よりも広く形成される。
【００３６】
次に、図２（Ｇ）に示すように、周知のスパッタリングによりゲート電極７を形成した後、第２のマスク１２を除去する。ゲート電極７は、開口部及びテーパ部を有する第２のマスク１２を用いて形成されるため、第１の絶縁膜４の表面に隣接して延伸する鍔状の周辺構造を有する。
【００３７】
図示しないソース電極とドレイン電極とは、第２のマスク１２に所定の開口部を形成した後、周知のスパッタリングにより形成することができる。
【００３８】
本実施例に係るヘテロ接合型電界効果半導体装置及びその製造方法は、次の効果を有する。
（１）金属酸化物から成るｐ型半導体膜５は、従来のｐ型ＡｌＧａＮ層よりも比較的高い抵抗率（絶縁性）を有するため、ヘテロ接合型電界効果半導体装置のゲートリーク電流を低減することができる。
（２）金属酸化物から成るｐ型半導体膜５は、従来のｐ型ＡｌＧａＮ層よりも比較的容易に形成でき且つ化学的に安定している。従って、ｐ型半導体膜５を電子供給層２とゲート電極７との間に配置することによって安定性の高いノーマリオフ特性又はノーマリオフに近い特性を有する電界効果半導体装置を得ることができる。
（３）ｐ型半導体膜５よりも高い抵抗率を有する第２の絶縁膜６が、ｐ型半導体膜５とゲート電極７との間に形成されるため、ゲートリーク電流（漏れ電流）をさらに低減することができる。
（４）第１の絶縁膜４の側面４１が傾斜を有し、ゲート電極７が側面４１及び第１の絶縁膜４の表面上に延伸して形成されるので、フィールドプレート効果により、ゲート電極７の端部（リセス３の端部）における電界集中を良好に緩和することができ、高耐圧化を図ることができる。
（５）等方性エッチングにより第１の絶縁膜４を除去する工程を含むため、傾斜を有する側面４１を容易に形成することができる。
（６）異方性エッチングにより所定の厚さの残存部を残すように第１の絶縁膜４の一部を除去した後、等方性エッチングにより第１の絶縁膜４の残存部を除去するため、第１の絶縁膜４の開口部の後退幅が縮小でき、ゲート領域を小さくすることができる。従って、ソース電極とドレイン電極との距離を近づけることにより、オン抵抗を低減することができる。
【実施例２】
【００３９】
図３に示す実施例２に係るヘテロ接合型電界効果半導体装置は、変形された第２の絶縁膜６’を有する他は図１のヘテロ接合型電界効果半導体装置と実質的に同一に形成されている。変形された第２の絶縁膜６’は、リセス３上においては図１の第２の絶縁膜６と同一に配置されているが、第１の絶縁膜４の側面４１及び第１の絶縁膜４の表面上に延伸して形成される。
【００４０】
変形された第２の絶縁膜６’は、図２に示す実施例１の製造方法において、第２のマスク１２を用いてシリコン酸化物を堆積させることで形成することができる。なお、図４に示すように、変形された第２の絶縁膜６’は、少なくとも第１の絶縁膜４の側面４１上に延伸していれば良い。
【００４１】
この実施例２のヘテロ接合型電界効果半導体装置は、実施例１のヘテロ接合型電界効果半導体装置と同一の基本構造を有するので、実施例１と同一の効果を有する。さらに、変形された第２の絶縁膜６’が、ｐ型半導体膜５を良好に被覆するため、ｐ型半導体膜５とゲート電極７との間の絶縁性をより高め、ゲートリーク電流（漏れ電流）をより低減することができる。
【実施例３】
【００４２】
図５に示す実施例３に係るヘテロ接合型電界効果半導体装置は、変形された第１の絶縁膜４’及び変形された第２の絶縁膜６’’を有する他は図３のヘテロ接合型電界効果半導体装置と実質的に同一に形成されている。変形された第１の絶縁膜４’は、リセス３の周囲において電子供給層２が露出するように、比較的広い開口部を有するようにけいせいされる。また、変形された第２の絶縁膜６’’は、電子供給層２の表面、第１の絶縁膜４の側面４１及び第１の絶縁膜４の表面上に延伸して形成される。
【００４３】
変形された第１の絶縁膜４’は、図６（Ｃ’）（Ｄ’）に示すように、実施例１の製造方法において、等方性エッチングのエッチングレート或いは処理時間を調整することで形成することができる。また、変形された第２の絶縁膜６’’は、実施例２の製造方法と同一の方法により形成される。
【００４４】
この実施例３のヘテロ接合型電界効果半導体装置は、実施例２のヘテロ接合型電界効果半導体装置と同一の基本構造を有するので、実施例１と同一の効果を有する。さらに、ゲート電極７の端部（リセス３の端部）における電界集中を良好に緩和することができ、より高耐圧化を図ることができる。
【実施例４】
【００４５】
図７に示す実施例４に係るヘテロ接合型電界効果半導体装置は、変形されたｐ型半導体膜５’を有する他は図３のヘテロ接合型電界効果半導体装置と実質的に同一に形成されている。変形されたｐ型半導体膜５’は、リセス３の内部においては図１のｐ型半導体膜５よりも厚く、且つ、第１の絶縁膜４の側面４１上に延伸するように形成される。
【００４６】
変形されたｐ型半導体膜５’は、図２に示す実施例１の製造方法において、例えばスパッタリングによる処理時間を長くすることで形成することができる。このとき、変形された第２の絶縁膜６’は、ｐ型半導体膜５’とゲート電極７との絶縁性を確保するため、第１の絶縁膜４の側面４１及び第１の絶縁膜４の表面上に延伸するように形成されることが好ましい。
【００４７】
この実施例４のヘテロ接合型電界効果半導体装置は、実施例２のヘテロ接合型電界効果半導体装置と同一の基本構造を有するので、実施例２と同一の効果を有する。さらに、変形されたｐ型半導体膜５’が、ゲート電極７のフィールドプレート効果を高めるため、より高耐圧化を図ることができる。
【実施例５】
【００４８】
図８に示す実施例５に係るヘテロ接合型電界効果半導体装置は、変形された電子供給層２’を有する他は図３のヘテロ接合型電界効果半導体装置と実質的に同一に形成されている。変形された電子供給層２’は、電子走行層１上に隣接するように形成される第１の電子供給層２１（第１の領域）と、第１の電子供給層２１上に形成される第２の電子供給層２２（第２の領域）と、から構成される。
【００４９】
第１の電子供給層２１は、実施例１に係る電子供給層２以上の電子濃度を有するように、比較的高いＡｌ組成比を有するアンドープＡｌａＩｎｂＧａ１−ａ−ｂＮ（例えば０．２≦ａ≦０．５）で３〜１０ｎｍの厚さに形成される。第２の電子供給層２２は、第１の電子供給層２１よりも電子濃度が低くなるように、比較的低いＡｌ組成比を有するアンドープＡｌａＩｎｂＧａ１−ａ−ｂＮ（例えば０．１≦ａ≦０．４）で１２〜５０ｎｍの厚さに形成される。リセス３は第２の電子供給層２２上に形成され、ｐ型半導体膜５は第２の電子供給層２２に隣接するように形成される。
【００５０】
ｐ型半導体膜５が隣接する第２の電子供給層２２の電子濃度を低くすると、第２の電子供給層２２に広がる空乏層が厚くなり、電子が空乏層をトンネルすることを抑制できるため、ゲートリーク電流を低減することができる。また、電子走行層１が隣接する第１の電子供給層２１の電子濃度を高くすると、電子が２ＤＥＧへ染み出しやすくなるため、２ＤＥＧの電子濃度が高くなり、ヘテロ接合型電界効果半導体装置のオン抵抗が低減できる。
【００５１】
なお、Ａｌ組成比を変える以外に、不純物のドーピングにより電子供給層の電子濃度を調整することができる。また、第２の電子供給層２１をＡｌＧａＮから成る複数の半導体層で構成しても良い。
【００５２】
以上、本発明の実施形態の一例について説明したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において種々の変更や、各実施例或いは各変形例の組合せが可能である。例えば、フィールドプレート効果が弱まるが、図９に示すようにゲート電極７を第１の絶縁膜４の表面上に延伸しないように形成しても良い。また、各半導体層を窒化ガリウム以外の材料で構成しても良く、２次元ホールガスが形成され、第３の半導体層としてｎ型半導体膜を有するヘテロ接合型電界効果半導体装置として構成しても良い。
【符号の説明】
【００５３】
１    電子走行層（第１の半導体層）
２，２’  電子供給層（第２の半導体層）
３    リセス
４、４’  第１の絶縁膜
５、５’  ｐ型半導体膜（第３の半導体層）
６、６’、６’’  第２の絶縁膜
７    ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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