(57)【要約】【課題】インピーダンス整合のためのコストを増大させずに高周波クロック信号の伝送効率を高める。【解決手段】一実施形態に係るクロック供給装置は、クロック信号を生成するクロックジェネレータ２１に接続される第１伝送線路Ｔ１と、このクロックジェネレータ２１の出力インピーダンスとは異なる入力インピーダンスを持つクロック供給先１２Ａに接続される第２伝送線路Ｔ２と、第１および第２伝送線路Ｔ１，Ｔ２を容量結合するキャパシタＣＰ１と、第１伝送線路Ｔ１上でクロック信号の反射を抑制するプルアップ抵抗ＲＰ１と、分圧で得られる電位をクロック信号の基準電位として第２伝送線路Ｔ２に印加する一対の分圧抵抗ＲＰ３，ＲＰ２とを備える。一対の分圧抵抗ＲＰ３，ＲＰ２は第２伝送線路Ｔ２上のインピーダンスをクロック供給先１２Ａの入力インピーダンスに整合させる抵抗比に設定される。【選択図】図２
2010239500.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を生成するクロックジェネレータに接続される第１伝送線路と、
前記クロックジェネレータの出力インピーダンスとは異なる入力インピーダンスを持つクロック供給先に接続される第２伝送線路と、
前記第１および第２伝送線路を容量結合するキャパシタと、
前記第１伝送線路上で前記クロック信号の反射を抑制するプルアップ抵抗と、
分圧で得られる電位を前記クロック信号の基準電位として第２伝送線路に印加する一対の分圧抵抗とを備え、
前記一対の分圧抵抗が前記第２伝送線路上のインピーダンスを前記クロック供給先の入力インピーダンスに整合させる抵抗比に設定されることを特徴とするクロック供給装置。
【請求項２】
前記プルアップ抵抗との合成抵抗値で前記第２伝送線路上のインピーダンスとの整合を取るために前記プルアップ抵抗よりも前記キャパシタ側で前記第１伝送線路に挿入される抵抗をさらに備える特徴とする請求項１に記載のクロック供給装置。
【請求項３】
クロック信号を生成するクロックジェネレータに接続される第１伝送線路および前記クロックジェネレータの出力インピーダンスとは異なる入力インピーダンスを持つクロック供給先に接続される第２伝送線路をキャパシタで容量結合し、
前記第１伝送線路上で前記クロック信号の反射をプルアップ抵抗で抑制し、
一対の分圧抵抗による分圧で得られる電位を前記クロック信号の基準電位として前記第２伝送線路に印加し、
前記第２伝送線路上のインピーダンスを前記クロック供給先の入力インピーダンスに整合させる抵抗比に前記一対の分圧抵抗を設定することを特徴とするクロック供給方法。
【請求項４】
前記プルアップ抵抗よりも前記キャパシタ側で前記第１伝送線路に抵抗を挿入し、この抵抗と前記プルアップ抵抗との合成抵抗値により前記第２伝送線路上のインピーダンスとの整合を取ることを特徴とする請求項３に記載のクロック供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のクロック入力端を有するプロセッサに適用されるクロック供給装置およびクロック供給方法に関し、特にこれらクロック入力端の入力インピーダンスが互いに異なるプロセッサに適用されるクロック供給装置およびクロック供給方法に関する。
【背景技術】
【０００２】
近年では、ゲームコンソールやブレードサーバが複数のプロセッサコアを内蔵した新規アーキテクチャのマイクロプロセッサを用いて構成されるようになってきた。このマイクロプロセッサとして、例えばCell/B.E.(Cell Broadband Engine)が注目されている。Cell/B.E.は、PPE(Power Processor Element)と呼ばれる汎用のプロセッサコアおよびマルチメディア処理に適したSPE(Synergistic Processor Element)と呼ばれる８個のプロセッサコアを持つマルチコアプロセッサである。SPEはマルチメディアデータを高速に処理し、コア数の増大により性能を直線的に向上し、さらにソフトウェア制御を容易にするように構成されている。PPEは、複数のSPEが効率よく動作するようにこれらSPEへのプロセスの割り当てをスケジューリングする。また、このCell/B.E.は、Rambus社のＸＩＯ(登録商標)をメモリインタフェースとして使用し、FlexIOを外部ＩＯインタフェースとして使用している。
【０００３】
このCell/B.E.を用いたプロセッサシステムは、Cell/B.E.とその主記憶となるXDR(登録商標）間通信をXIO-PLL用クロックを用いて行い、Cell/B.E.プロセッサコアの動作クロックをCore-PLL用クロックから生成する。これらXIO-PLL用クロックおよびCore-PLL用クロックは同一周波数ながらクロック信号に要求されるインピーダンス仕様が異なるため、独立な複数のクロックジェネレータ(XCG)からCell/B.E.のXIO-PLLおよびCore-PLLにそれぞれ供給されている。
【０００４】
従来、デジタル処理装置のクロック伝送線路間でのインピーダンス不整合によって生じる電磁波のスプリアス輻射を低減するクロック分配技術が知られている(例えば、特許文献１を参照）。この技術では、単一のクロック発生源の出力を分配して得られる複数のクロック信号が互いにを異なる伝送線路のインピーダンスに整合するようにインピーダンス変換される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２７２７９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の技術を採用すると、クロック発生源数を低減できる。しかしながら、この技術はインピーダンス変換のためにエミッタフォロワ型のトランジスタ増幅回路を利用しているため、クロック周波数の上限がこのトランジスタ増幅回路の応答特性によって制約され易く、さらにトランジスタの使用がコストを増大させる結果となる。
【０００７】
また、現行のクロックジェネレータ(XCG)は同一周波数のクロック信号を同一の出力インピーダンスで発生する４個のクロック発生源をクロックドライバとして備えている。Cell/B.E.を用いたプロセッサシステムで、インピーダンス仕様毎にクロックジェネレータを設けると、稼動しないクロック発生源数が無駄に増大する。具体的には、２つのクロックジェネレータがインピーダンス仕様の違いから必要となり、これがコストの増大を招く。
【０００８】
本発明の目的は、インピーダンス整合のためのコストを増大させずに高周波クロック信号の伝送効率を高めることができるクロック供給装置およびクロック供給方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１観点によれば、クロック信号を生成するクロックジェネレータに接続される第１伝送線路と、このクロックジェネレータの出力インピーダンスとは異なる入力インピーダンスを持つクロック供給先に接続される第２伝送線路と、第１および第２伝送線路を容量結合するキャパシタと、第１伝送線路上でクロック信号の反射を抑制するプルアップ抵抗と、分圧で得られる電位をクロック信号の基準電位として第２伝送線路に印加する一対の分圧抵抗とを備え、一対の分圧抵抗が第２伝送線路上のインピーダンスをクロック供給先の入力インピーダンスに整合させる抵抗比に設定されるクロック供給装置が提供される。
【００１０】
本発明の第２観点によれば、クロック信号を生成するクロックジェネレータに接続される第１伝送線路およびこのクロックジェネレータの出力インピーダンスとは異なる入力インピーダンスを持つクロック供給先に接続される第２伝送線路をキャパシタで容量結合し、第１伝送線路上でクロック信号の反射をプルアップ抵抗で抑制し、一対の分圧抵抗による分圧で得られる電位をクロック信号の基準電位として第２伝送線路に印加し、第２伝送線路上のインピーダンスをクロック供給先の入力インピーダンスに整合させる抵抗比に一対の分圧抵抗を設定するクロック供給方法が提供される。
【発明の効果】
【００１１】
これらクロック供給装置およびクロック供給方法では、一対の分圧抵抗が第２伝送線路上のインピーダンスをクロック供給先の入力インピーダンスに整合させる抵抗比に設定される。クロックジェネレータからのクロック信号はキャパシタを介して基準電位に重畳されてクロック供給先に供給される。第２伝送線路上のインピーダンスは第１伝送線路上のインピーダンスから独立に設定されるため、クロック供給先の入力インピーダンスがクロックジェネレータの出力インピーダンスとは異なっていても、インピーダンスの不整合による伝送損失を低減できる。また、一対の分圧抵抗がクロック供給先とのインピーダンス整合のために使用されるため、コストの増大をほとんど無視でき、かつ高周波におけるクロック信号の伝送効率も高めることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係るプロセッサシステムの全体的構成を概略的に示すブロック図である。
【図２】図１に示す第１クロック供給装置の基本的構成を説明するための図である。
【図３】図２に示す第１クロック供給装置の具体的な構成例を示す図である。
【図４】図３に示す第１クロック供給装置に適用されるキーパラメータを示す図である。
【図５】図３に示す第１クロック供給装置の変形例を示す図である。
【図６】図５に示す変形例の第１クロック供給装置に適用されるキーパラメータを示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の一実施形態に係るプロセッサシステムについて添付図面を参照して説明する。
【００１４】
図１はこのプロセッサシステムの全体的構成を概略的に示す。このプロセッサシステムは、動作に使用する複数のクロック信号に関して異なるインピーダンス仕様を持つマルチコアプロセッサ１０を備える。このマルチコアプロセッサ１０は、主記憶となるXDRメモリを例えばXDRメモリインタフェース１１、プロセッサコア１２、およびFlexIOインタフェース１３を有するCell/B.E. (Cell Broadband Engine)である。XDRメモリインタフェース１１はXIO-PLL１１Ａ、メモリインタフェースコントローラ(MIC）１１Ｂ、およびXIO１１Ｃを含む。プロセッサコア１２はCore-PLL１２Ａ、PPE１２Ｂ、および８個のSPE１２Ｃを含む。FlexIOインタフェース１３はFleXIO-PLL１３Ａ、バスインタフェースコントローラ(BIC）１３Ｂ、FlexIO１３Ｃを含む。
【００１５】
プロセッサシステムは、さらにスーパーコンパニオンチップ(SCC)１４、クロックジェネレータ(XCG-TSB)２１、クロックジェネレータ(XCG-FlexIO)２２、複数のXDR DRAM３１，複数のXDR DRAM３２、Boot-ROM５０、第１クロック供給装置６１、第２クロック供給装置６２を備える。スーパーコンパニオンチップ(SCC)１４はCell/B.E.のSouthbridge機能として動作するもので、FleXIO-PLL１４Ａ、バスインタフェースコントローラ(BIC）１４Ｂ、FlexIO１４Ｃ、および各種Ｉ/Ｏ接続機能部１４Ｄを含む。Ｉ/Ｏ接続機能部１４Ｄは例えばBoot-ROM５０に接続される。このBoot-ROM５０はCell/B.E.のブート/プログラムコードを格納するメモリである。また、スーパーコンパニオンチップ(SCC)１４のFlexIO１４Ｃおよびマルチコアプロセッサ１０のFlexIO１３Ｃは相互接続される。複数のXDR DRAM３１，３２はCell/B.E.の主記憶である。複数のXDR DRAM３１はXIOチャネル(ch-0)を介してXIO１１Ｃに接続され、複数のXDR DRAM３２はXIOチャネル(ch-1)を介してXIO１１Ｃに接続される。
【００１６】
クロックジェネレータ２１は各々４００ＭＨｚの周波数および４０Ωの出力インピーダンスでクロック信号を出力可能な４個のクロック発生源をクロックドライバとして有し、クロックジェネレータ２２は各々５００ＭＨｚの周波数および５０Ωの出力インピーダンスで２つのクロック信号を出力可能な４個のクロック発生源をクロックドライバとして有する。このプロセッサシステムでは、クロックジェネレータ２１が４個のクロック発生源のうちの３個を使用するように設定され、４個のクロック発生源のうちの２個を使用するように設定されている。第１クロック供給装置６１はクロックジェネレータ２１から出力された３つのクロック信号のうちの２つをXIO-PLL１１Ａに供給し、残りの１つをCore-PLL１２Ａに供給する。また、第２クロック供給装置６２はクロックジェネレータ２２から出力された２つのクロック信号のうちの１つをFlexIO-PLL１３Ａに供給し、残りの１つをFlexIO-PLL１４Ａに供給する。XIO-PLL１１Ａは上述の２つのクロック信号に対してそれぞれ４０Ωの入力インピーダンスを持ち、Core-PLL１２Ａは上述の１つのクロック信号に対して５０Ωの入力インピーダンスを持つ。クロックジェネレータ２１の出力インピーダンスはXIO-PLL１１Ａの入力インピーダンスに整合しているが、Core-PLL１２Ａの入力インピーダンスに整合しない。このため、第１クロック供給装置６１はインピーダンスの不整合による伝送損失を考慮する必要がある。これに対して、FlexIO-PLL１３Ａは上述の１つのクロック信号に対して５０Ωの入力インピーダンスを持ち、FlexIO-PLL１４Ａは上述の１つのクロック信号に対して５０Ωの入力インピーダンスを持つ。クロックジェネレータ２２の出力インピーダンスはFlexIO-PLL１３Ａ，１４Ａの入力インピーダンスに整合する。このため、第２クロック供給装置６２はインピーダンスの不整合による伝送損失を考慮する必要がない。
【００１７】
図２は図１に示す第１クロック供給装置６１の基本的構成を説明するための図である。クロックジェネレータ２１は各クロック信号を互いに逆位相に設定される一対の相補パルスとして出力する。クロック供給装置６１はこれら相補パルスを差動線路対を使用して伝送する。但し、図２では、第１クロック供給装置６１の基本的構成を容易に理解できるように、FlexIO-PLL１３Ａ用クロック信号およびCore-PLL１２Ａ用クロック信号の各々が差動線路対を使用しない通常方式で伝送されるものとして示されている。
【００１８】
第１クロック供給装置６１はクロック信号を生成するクロックジェネレータ２１に接続される第１伝送線路Ｔ１と、クロックジェネレータ２１の出力インピーダンス(＝４０Ω)とは異なる入力インピーダンス(＝５０Ω)を持つクロック供給先、すなわちCore-PLL１２Ａに接続される第２伝送線路Ｔ２と、第１および第２伝送線路Ｔ１，Ｔ２を容量結合するキャパシタＣＰ１と、第１伝送線路Ｔ１上でクロック信号の反射を抑制するプルアップ抵抗ＲＰ１と、分圧で得られる電位をクロック信号の基準電位として第２伝送線路Ｔ２に印加する一対の分圧抵抗ＲＰ２，ＲＰ３とを備える。一対の分圧抵抗ＲＰ２，ＲＰ３は第２伝送線路Ｔ２上のインピーダンスＺ０をCore-PLL１２Ａの入力インピーダンス(＝５０Ω)に整合させる抵抗比に設定される。また、抵抗ＲＰＳがプルアップ抵抗ＲＰ１よりもキャパシタＣＰ１側で第１伝送線路Ｔ１に挿入される。プルアップ抵抗ＲＰ１の抵抗値は第１伝送線路Ｔ１上のインピーダンスＺ０をクロックジェネレータ２１の出力インピーダンス(＝４０Ω)に整合させるように設定され、プルアップ抵抗ＲＰ１および抵抗ＲＰＳの合成抵抗値は第１伝送線路上のインピーダンスＺ０(＝４０Ω)と第２伝送線路Ｔ２上のインピーダンスＺ０(＝５０Ω)との差に一致するように設定される。
【００１９】
また、第１クロック供給装置６１はクロック信号を生成するクロックジェネレータ２１に接続される第１伝送線路Ｔ１と、クロックジェネレータ２１の出力インピーダンス(＝４０Ω)と同じ入力インピーダンス(＝４０Ω)を持つクロック供給先、すなわちXIO-PLL１１Ａに接続される第２伝送線路Ｔ２と、第１および第２伝送線路Ｔ１，Ｔ２を容量結合するキャパシタＣＹ１と、第１伝送線路Ｔ１上でクロック信号の反射を抑制するプルアップ抵抗ＲＹ１と、分圧で得られる電位をクロック信号の基準電位として第２伝送線路Ｔ２に印加する一対の分圧抵抗ＲＹ２，ＲＹ３とを備える。一対の分圧抵抗ＲＹ２，ＲＹ３は第２伝送線路上のインピーダンスＺ０をFlexIO-PLL１３Ａの入力インピーダンス(＝４０Ω)に整合させる抵抗比に設定される。プルアップ抵抗ＲＰ１の抵抗値は第１伝送線路Ｔ１上のインピーダンスＺ０をクロックジェネレータ２１の出力インピーダンス(＝４０Ω)および第２伝送線路Ｔ２上のインピーダンスＺ０に整合させるように設定される。
【００２０】
尚、分圧抵抗ＲＰ３，ＲＰ２の抵抗値、もしくは分圧抵抗ＲＹ３，ＲＹ２の抵抗値をそれぞれ"r1","r2"とすると、第２伝送線路Ｔ２のインピーダンスＺ０はＺ０＝r1//r2＝(r1*r2)/(r1+r2)で表される。また、分圧抵抗ＲＰ３，ＲＰ２、もしくは分圧抵抗ＲＹ３，ＲＹ２により分割される電圧を"Ｖ"とすると、クロック信号の基準電位Ｖ０はＶ０＝r2/(r1+r2)*Ｖで表される。
【００２１】
図２に示す基本構成では、一対の分圧抵抗ＲＰ２，ＲＰ３が第２伝送線路Ｔ２上のインピーダンスをCore-PLL１２Ａの入力インピーダンスに整合させる抵抗比に設定され、クロックジェネレータ２１からのクロック信号がキャパシタＣＰ１を介して基準電位Ｖ０（＝０．７５Ｖ）に重畳されてCore-PLL１２Ａに供給される。第２伝送線路Ｔ２上のインピーダンスは第１伝送線路Ｔ１上のインピーダンスから独立に設定されるため、Core-PLL１２Ａの入力インピーダンスがクロックジェネレータ２１の出力インピーダンスとは異なっていても、インピーダンスの不整合による伝送損失を低減できる。また、一対の分圧抵抗ＲＰ２，ＲＰ３がCore-PLL１２Ａとのインピーダンス整合のために使用されるため、コストの増大をほとんど無視でき、かつ高周波におけるクロック信号の伝送効率も高めることができる。
【００２２】
図３は第１クロック供給装置６１の具体的な構成例を示し、図４は図３に示す第１クロック供給装置６１に適用されるキーパラメータを示す。図３では、クロックジェネレータ２１に設けられる４個のクロック発生源のうちの３個(XCG ODCLK-1, XCG ODCLK-2, XCG ODCLK-3)２１Ａ〜２１Ｃが示されている。これらクロック発生源２１Ａ〜２１Ｃの各々は４００ＭＨｚの周波数および４０Ωの出力インピーダンスでクロック信号として互いに逆位相に設定される一対の相補パルスを出力端ODCLK-T1,ODCLK-C1から出力する。クロック供給装置６１はこれら相補パルスを差動線路対を使用して伝送する。  
図２で説明したプルアップ抵抗ＲＹ１およびキャパシタＣＹ１はクロック発生源２１Ａ，２１Ｂにそれぞれ接続される差動線路対の各々に対して設けられる。また、図２で説明したプルアップ抵抗ＲＰ１、キャパシタＣＰ１、および抵抗ＰＲＳはクロック発生源２１Ｃに接続される差動線路対の各々に対して設けられるキャパシタＣＹ１およびXIO-PLL１１Ａ間の差動線路対、並びにキャパシタＣＰ１およびCore-PLL１２Ａ間の差動線路対は印刷配線板(PCB)上の信号配線として形成される。
【００２３】
クロック発生源２１Ａから出力される２つのクロック信号用の差動線路対はXIO-PLL１１Ａに設けられるXIOメモリチャネル１１ＡＣ，１１ＢＣをそれぞれ経由して第０〜第ｎXDRデバイス(XDR DRAM)３１，３２へ伸びるように形成される。ここでは、分圧抵抗ＲＹ２，ＲＹ３がこれら差動線路対の各々の終端に接続されている。また、クロック発生源２１Ｃから出力されるクロック信号用の差動線路対はCore-PLL１２Ａまで伸びるように形成される。このため、分圧抵抗ＲＰ２，ＲＰ３はキャパシタＣＰ１およびCore-PLL１２Ａ間の差動線路対の各々に接続されている。
【００２４】
尚、図３に示す抵抗ＲＰ０は従来において設けられていたものであるが、この抵抗ＲＰ０は本実施形態において設けられない。
【００２５】
図３に示す構成では、XIO-PLL１１ＡおよびCore-PLL１２Ａがインピーダンス仕様の異なる同一周波数のクロック信号を必要とするが、これらに供給される複数のクロック信号を得るために３個のクロック発生源２１Ａ〜２１Ｃを単一XCGチップに組み込んだクロックジェネレータ２１を利用できる。この場合、従来のように、互いに独立な出力インピーダンスのXCGチップをXIO-PLL１１ＡおよびCore-PLL１２Ａに対してそれぞれ用意する必要がなくなる。このため、XCGチップおよびその周辺部品の点数を削減できるだけでなく、システム回路基板上での占有面積を縮小してハードウェア的なコストを低減できる。また、システム内で高周波(出力周波数=400[MHz])クロック信号を出力するクロック発生源数を減少させることができるため、全てのクロック発生源で消費される総消費電力や電磁波のスプリアス輻射による障害(ＥＭＩ)を低減する効果もある。
【００２６】
尚、本発明は上述の実施形態に限定されず、その発明の要旨を逸脱しない範囲において様々に変形可能である。
【００２７】
例えば、図５は図３に示す第１クロック供給装置６１の変形例を示し、図６は図５に示す変形例の第１クロック供給装置６１に適用されるキーパラメータを示す。この変形例では、図３に示す抵抗ＲＰＳを図５に示すように省略し、その代わりに図５に示すプルアップ抵抗ＲＰ１の抵抗値が図６に示すように４０．２Ωから４９．９Ωに変更される。
【００２８】
図５に示す構成では、部品点数を低減するために抵抗ＲＰＳを設けないようにしたが、分圧抵抗ＲＰ２，ＲＰ３によりCore-PLL１２Ａの入力インピーダンスとの整合を確保できるため、インピーダンスの不整合による実質的な伝送損失は生じない。
【００２９】
また、各抵抗器（およびキャパシタ)の定数は理論値に揃えることが理想であるが、図４や図６に示すような標準数「Ｅ系列」の値に合わせて選択することにより汎用部品を使用することが可能になる。
【符号の説明】
【００３０】
２１…クロックジェネレータ、Ｔ１…第１伝送線路、Ｔ２…第２伝送線路、ＲＰ１…プルアップ抵抗、ＲＰＳ…抵抗、ＣＰ１…キャパシタ、ＲＰ２…分圧抵抗、ＲＰ３…分圧抵抗、１２Ａ…Core-PLL。
【図１】
2010239500.tif 000003
【図２】
2010239500.tif 000004
【図３】
2010239500.tif 000005
【図４】
2010239500.tif 000006
【図５】
2010239500.tif 000007
【図６】
2010239500.tif 000008
【手続補正書】
【提出日】平成22年7月12日(2010.7.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の第１観点によれば、共に第１周波数の第１及び第２クロック信号を、同一の所定出力インピーダンスを有する第１及び第２出力端から出力するクロックジェネレータと、共に前記第１周波数のクロック信号で動作し、前記所定出力インピーダンスと同一のクロック入力インピーダンスを有する第１信号処理部と、前記所定出力インピーダンスとは異なるクロック入力インピーダンスを有する第２信号処理部と、を具備するプロセッサと、前記第１クロック信号を前記第１信号処理部に供給すると共に、前記クロックジェネレータと前記第２信号処理部とのインピーダンス整合を行い、前記第２クロック信号を前記第２信号処理部に供給するクロック供給装置とを具備し、前記クロック供給装置は、
前記クロックジェネレータの一方の出力端に接続される第１伝送線路と、前記第２信号処理部に接続される第２伝送線路と、前記第１及び第２伝送線路を容量結合するキャパシタと、前記第１伝送線路上で前記クロック信号の反射を抑制するプルアップ抵抗と、分圧で得られる電位を前記クロック信号の基準電位として前記第２伝送線路に印加する一対の分圧抵抗とを備え、前記一対の分圧抵抗が前記第２伝送線路上のインピーダンスを前記第２信号処理部の入力インピーダンスに整合させる抵抗比に設定されることを特徴とするプロセッサシステムが提供される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明の第２観点によれば、共に第１周波数の第１及び第２クロック信号を、同一の所定出力インピーダンスを有する第１及び第２出力端から出力するクロックジェネレータと、共に前記第１周波数のクロック信号で動作し、前記所定出力インピーダンスと同一のクロック入力インピーダンスを有する第１信号処理部と、前記所定出力インピーダンスとは異なるクロック入力インピーダンスを有する第２信号処理部と、を具備するプロセッサと、前記第１クロック信号を前記第１信号処理部に供給すると共に、前記クロックジェネレータと前記第２信号処理部とのインピーダンス整合を行い、前記第２クロック信号を前記第２信号処理部に供給するクロック供給装置とを具備するプロセッサシステムにおけるクロック供給方法であって、前記クロックジェネレータの一方の出力端に接続される第１伝送線路及び前記所定出力インピーダンスとは異なる入力インピーダンスを有する前記第２信号処理部に接続される第２伝送線路をキャパシタで容量結合し、前記第１伝送線路上で前記クロック信号の反射をプルアップ抵抗で抑制し、一対の分圧抵抗による分圧で得られる電位を前記クロック信号の基準電位として前記第２伝送線路に印加し、前記第２伝送線路上のインピーダンスを前記クロック供給先の入力インピーダンスに整合させる抵抗比に前記一対の分圧抵抗を設定するクロック供給方法が提供される。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
共に第１周波数の第１及び第２クロック信号を、同一の所定出力インピーダンスを有する第１及び第２出力端から出力するクロックジェネレータと、
共に前記第１周波数のクロック信号で動作し、前記所定出力インピーダンスと同一のクロック入力インピーダンスを有する第１信号処理部と、前記所定出力インピーダンスとは異なるクロック入力インピーダンスを有する第２信号処理部と、を具備するプロセッサと、
前記第１クロック信号を前記第１信号処理部に供給すると共に、前記クロックジェネレータと前記第２信号処理部とのインピーダンス整合を行い、前記第２クロック信号を前記第２信号処理部に供給するクロック供給装置とを具備し、
前記クロック供給装置は、
前記クロックジェネレータの一方の出力端に接続される第１伝送線路と、
前記第２信号処理部に接続される第２伝送線路と、
前記第１及び第２伝送線路を容量結合するキャパシタと、
前記第１伝送線路上で前記クロック信号の反射を抑制するプルアップ抵抗と、
分圧で得られる電位を前記クロック信号の基準電位として前記第２伝送線路に印加する一対の分圧抵抗とを備え、
前記一対の分圧抵抗が前記第２伝送線路上のインピーダンスを前記第２信号処理部の入力インピーダンスに整合させる抵抗比に設定されることを特徴とするプロセッサシステム。
【請求項２】
前記プルアップ抵抗との合成抵抗値で前記第２伝送線路上のインピーダンスとの整合を取るために、前記プルアップ抵抗よりも前記キャパシタ側で前記第１伝送線路に挿入される抵抗をさらに備える特徴とする請求項１に記載のプロセッサシステム。
【請求項３】
共に第１周波数の第１及び第２クロック信号を、同一の所定出力インピーダンスを有する第１及び第２出力端から出力するクロックジェネレータと、
共に前記第１周波数のクロック信号で動作し、前記所定出力インピーダンスと同一のクロック入力インピーダンスを有する第１信号処理部と、前記所定出力インピーダンスとは異なるクロック入力インピーダンスを有する第２信号処理部と、を具備するプロセッサと、
前記第１クロック信号を前記第１信号処理部に供給すると共に、前記クロックジェネレータと前記第２信号処理部とのインピーダンス整合を行い、前記第２クロック信号を前記第２信号処理部に供給するクロック供給装置とを具備するプロセッサシステムにおけるクロック供給方法であって、
前記クロックジェネレータの一方の出力端に接続される第１伝送線路及び前記所定出力インピーダンスとは異なる入力インピーダンスを有する前記第２信号処理部に接続される第２伝送線路をキャパシタで容量結合し、
前記第１伝送線路上で前記クロック信号の反射をプルアップ抵抗で抑制し、
一対の分圧抵抗による分圧で得られる電位を前記クロック信号の基準電位として前記第２伝送線路に印加し、
前記第２伝送線路上のインピーダンスを前記クロック供給先の入力インピーダンスに整合させる抵抗比に前記一対の分圧抵抗を設定することを特徴とするクロック供給方法。
【請求項４】
前記プルアップ抵抗よりも前記キャパシタ側で前記第１伝送線路に抵抗を挿入し、この抵抗と前記プルアップ抵抗との合成抵抗値により前記第２伝送線路上のインピーダンスとの整合を取ることを特徴とする請求項３に記載のクロック供給方法。