(57)【要約】【課題】  基体上で素子が占める素子面積を小型化することができ、かつ、オフ電流の小さい縦型電界効果トランジスタ、及びそれを用いた画像表示装置を提供すること。【解決手段】  絶縁性基板１の上に、ドレイン電極７に比べてわずかに厚いソース電極３と、ドレイン電極７に比べてわずかに薄い絶縁層５と、ドレイン電極７とを積層する。この積層体の一方の側方に、間隙部を挟んで、ドレイン電極７と同じ厚さの下部絶縁層２と、ソース電極３と同じ厚さのゲート電極４と、絶縁層５と同じ厚さの上部絶縁層６とを積層する。間隙部には、積層体の側面に接する半導体層８と、ゲート絶縁膜６ｇとを配置して、縦型電界効果トランジスタを形成する。半導体層８の材料として、成膜方向にｃ軸が配向し、ｃ軸方向に優れた移動度を示す酸化亜鉛を用いる。電極材料に不純物をドープした酸化亜鉛を用いれば、可視光に対して透明なトランジスタを形成することができる。【選択図】          図１
2010040815.tif 000002
【特許請求の範囲】
【請求項１】
中間層を挟んで積層配置されたソース電極及びドレイン電極と、
前記中間層の少なくとも一部を占める絶縁層と、
結晶軸の１つであるｃ軸が前記積層の方向に配向している酸化亜鉛層からなり、前記  ソース電極と前記中間層と前記ドレイン電極との積層体の、少なくとも一側面の一部に  接して設けられること、及び／又は、前記中間層の一部を占めることによって、前記ソ  ース電極と前記ドレイン電極とに接し、これらの電極間を連結するように配置された半  導体層と、
前記積層体の側方及び／又は側面において、前記半導体層の側面に接するように配置  されたゲート絶縁膜と、
前記積層体の側方において、前記ゲート絶縁膜を挟んで前記半導体層に対向するよう  に配置されたゲート電極と
からなる、縦型電界効果トランジスタ。
【請求項２】
前記中間層のすべてを前記絶縁層が占め、前記半導体層は、少なくとも前記積層体の一側面に接するように配置されている、請求項１に記載した縦型電界効果トランジスタ。
【請求項３】
前記積層体は互いに同じ、又はほぼ同じ厚さの前記ソース電極と前記中間層と前記ドレイン電極とからなり、前記積層体の一側方に間隙部を挟んで、前記ドレイン電極と同じ厚さの下部絶縁層と、前記ソース電極と同じ厚さのゲート電極と、前記中間層と同じ厚さの上部絶縁層とが積層され、前記間隙部に前記ゲート絶縁膜と前記半導体層とが配置されている、請求項２に記載した縦型電界効果トランジスタ。
【請求項４】
前記ソース電極は前記ドレイン電極に比べてわずかに厚く、前記中間層は前記ドレイン電極に比べてわずかに薄い、請求項３に記載した縦型電界効果トランジスタ。
【請求項５】
前記中間層の一部を前記半導体層が占め、前記中間層の残部を前記絶縁層が占めている、請求項１に記載した、縦型電界効果トランジスタ。
【請求項６】
前記積層体は互いに同じ、又はほぼ同じ厚さの前記ソース電極と前記中間層と前記ドレイン電極とからなり、前記積層体の一側面に接して、前記ドレイン電極と同じ厚さの下部絶縁層と、前記ソース電極と同じ厚さの前記ゲート電極及び前記ゲート絶縁膜からなる層と、前記中間層と同じ厚さの上部絶縁層とが配置されている、請求項５に記載した縦型電界効果トランジスタ。
【請求項７】
前記ソース電極は前記ドレイン電極に比べてわずかに厚く、前記中間層は前記ドレイン電極に比べてわずかに薄い、請求項６に記載した縦型電界効果トランジスタ。
【請求項８】
前記ソース電極、前記絶縁層、前記ドレイン電極、前記ゲート絶縁膜、及び前記ゲート電極の少なくとも１つが可視光を透過する材料からなる、請求項１に記載した縦型電界効果トランジスタ。
【請求項９】
前記ソース電極、前記絶縁層、前記ドレイン電極、前記ゲート絶縁膜、及び前記ゲート電極のすべてが可視光を透過する材料からなる、請求項８に記載した縦型電界効果トランジスタ。
【請求項１０】
前記ソース電極、前記ドレイン電極、及び前記ゲート電極の少なくとも１つが、不純物をドープされた酸化亜鉛からなる、請求項８又は９に記載した縦型電界効果トランジスタ。
【請求項１１】
表示素子と、請求項１〜１０のいずれか１項に記載した縦型電界効果トランジスタとが各画素に配置され、前記表示素子が前記縦型電界効果トランジスタによって駆動制御される、画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体材料として酸化亜鉛を用いる縦型電界効果トランジスタ、及びそれを用いた画像表示装置に関するものである。
【背景技術】
【０００２】
薄膜トランジスタ（以下、ＴＦＴと略記する。）は、電子回路、特に画像表示装置のアクティブマトリックス回路における画素トランジスタなどとして広く用いられている。
【０００３】
図１１（ａ）は、後述の特許文献１に従来例として示されている、横型の電界効果トランジスタ（以下、ＦＥＴと略記することがある。）として構成されたＴＦＴの構造を示す断面図である。横型ＦＥＴ１００では、絶縁性基板１０１の上にゲート電極１０２が設けられ、その上にゲート絶縁膜１０３を介して半導体層１０４が設けられ、さらにその上にソース電極１０５およびドレイン電極１０６が配置されている。
【０００４】
横型ＦＥＴ１００の動作時には、ゲート電極１０２に印加されるゲート電圧によって、ソース電極１０５とドレイン電極１０６との間の、ゲート絶縁膜１０３近傍の半導体層１０４中にチャネル領域が形成され、チャネル領域を流れる電流がゲート電圧によって制御される。この場合、チャネル長１０７はソース電極１０５とドレイン電極１０６との間の間隙部（ギャップ）の大きさによって決まり、間隙部の長さ（ギャップ長）とほぼ同じ大きさになる。チャネル長１０７の最小値は、電極１０５および１０６をパターニングするフォトリソグラフィなどの加工技術によって制限され、光学的には数十ｎｍ程度が限界である。大面積の表示画面に形成されるＴＦＴでは、生産性などを考慮すると、実用的なチャネル長１０７の最小値は数μｍ程度である。
【０００５】
現在実用化されているＴＦＴでは、半導体層を構成する半導体材料としてアモルファスシリコンまたは多結晶シリコンが一般に用いられている。また、シリコン系ＴＦＴとは異なる特徴を有するＴＦＴを目指して、半導体材料として金属酸化物半導体材料や有機半導体材料を用いるＴＦＴが検討されている。
【０００６】
一方、特許文献１などには、縦型の電界効果トランジスタとして構成されたＴＦＴが提案されている。図１１（ｂ）は、その構造の一例を示す断面図である。縦型ＦＥＴ２００では、絶縁性基板２０１の上に、ソース電極２０２と半導体層２０３とドレイン電極２０４とが順に積層されている。この積層体の一方の側面に接して基板２０１に垂直な方向にゲート絶縁膜２０５が設けられ、ゲート絶縁膜２０５を挟んで積層体に対向する位置にゲート電極２０６が設けられている。
【０００７】
縦型ＦＥＴ２００の動作時には、ゲート電極２０６に印加されるゲート電圧によって、ゲート絶縁膜２０５近傍の半導体層２０３中にチャネル領域が形成され、チャネル領域を流れる電流がゲート電圧によって制御される。この場合、チャネル長２０７はソース電極１０５とドレイン電極１０６との間の間隔、すなわち半導体層２０３の厚さによって決まり、半導体層２０３の厚さとほぼ同じ大きさになる。従って、チャネル長２０７は、横型ＦＥＴ１００と異なり、電極をパターニングする工程とは無関係に、半導体層２０３を形成する際の成膜速度や成膜時間などで制御することができる。このため、縦型ＦＥＴ２００では、横型ＦＥＴ１００に比べて飛躍的に短チャネル長（例えば０．１μｍ程度）のＦＥＴを、簡易に生産性よく作製することができる。
【０００８】
特許文献１には、半導体層を構成する半導体材料として、ペンタセンなどの有機半導体材料や、酸化亜鉛などの金属酸化物半導体材料が例示されている。これらの半導体材料はシリコンに比べて移動度が小さいが、チャネル長の短い縦型ＦＥＴ２００として構成されることによってトランジスタ性能が著しく向上し、実用的なＴＦＴとして用いることが可能になると説明されている。
【０００９】
図１２は、画素トランジスタとしてＴＦＴを用い、アクティブマトリックス方式によって画像表示装置を駆動する回路の構成を、液晶表示装置を例として示す説明図（ａ）、および画素の構成を示す斜視図（ｂ）である（例えば、山崎照彦、川上英昭、堀浩雄  監修、カラーＴＦＴ液晶ディスプレイ（改訂版）、共立出版（2005）、p.77 参照。）。この表示装置では、各行の画素を選択するための走査線４１と、各列の画素にデータ信号を送り込むためのデータ線４２とが格子状に設けられ、それらが交叉する位置に各１個の画素３００がマトリックス状に配置されている。
【００１０】
画素３００は、表示素子３１０とＴＦＴ３２０などからなる。液晶表示装置では、表示素子３１０は、共通電極と、これに対向する表示電極３１１と、両電極間に挟まれた液晶層とからなり、キャパシタを形成している。回路的には、表示素子３１０は、補助容量３３０とともにキャパシタとしてアクティブマトリックス回路に組み込まれている。ＴＦＴ３２０は、通常、図１１（ａ）に例示した横型ＦＥＴとして構成されたＴＦＴ（以下、横型ＴＦＴと略記する。）である。ＴＦＴ３２０のゲート電極３２２は走査線４１に接続され、ソース電極３２５はデータ線４２に接続され、ドレイン電極３２６は表示素子３１０の表示電極３１１に接続されている。
【００１１】
このように構成された液晶表示装置において、各画素３００は、走査回路４３およびデータ・ドライバ回路４４によって下記のように走査される。すなわち、１サイクルの間の一定期間、走査回路４３から１つの走査線４１に選択パルスが出力される。この結果、この走査線４１に対応する行の各画素３００では、ＴＦＴ３２０のゲート電極３２２に選択パルスが印加され、ＴＦＴ３２０がオン状態になる。そして、この一定期間の間にデータ・ドライバ回路４４から各データ線４２に輝度信号が順次出力され、各画素３００の表示素子３１０が構成するキャパシタは、輝度信号電圧に充電または放電される。１つの行の全画素の走査が終了すると、次の行の走査線４１に選択パルスが出力され、上記と同様にして新しい行の各画素が順次走査される。以上の動作を繰り返して、１サイクルの間に全ての画素が１度ずつ選択される。表示素子３１０が構成するキャパシタに蓄えられた輝度信号電圧は、次のサイクルでこの画素が選択されるまで保持される。
【００１２】
【特許文献１】特開２００３−１１０１１０号公報（第３、４、及び６〜９頁、図１及び７）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図１２（ｂ）に示したように、１つの画素３００は、通常、表示素子３１０が占める表示領域３０１と、ＴＦＴ３２０が占める制御領域３０２とに分割されている。制御領域３０２は画像を表示する光が透過しない暗部であるので、制御領域３０２の面積が全画素面積に対して占める割合が大きいと、表示輝度が低下して、液晶表示装置のコントラストが低下する。
【００１４】
単位面積当たりの画素数が多くなるほど、画素数に反比例して画素面積が小さくなるのに対し、制御領域３０２の面積はほとんど変化しないので、制御領域３０２が存在することによるコントラストの低下は、高精細度の液晶表示装置ほど著しい（例えば、山崎照彦、川上英昭、堀浩雄  監修、カラーＴＦＴ液晶ディスプレイ（改訂版）、共立出版（2005）、p.119 参照。）。
【００１５】
これまで液晶表示装置を例として説明してきたが、アクティブマトリックス方式によって画像表示装置を駆動する限り、液晶素子以外の別の表示素子を用いる画像表示装置であっても、事情は同じである。本明細書でいう画像表示装置とは、多数の表示素子ごとに出射光または反射光の光量を制御することによって、文字や図や写真などのデータを画像として表示する装置のことであり、液晶素子以外の別の表示素子として、エレクトロルミネッセンス素子や、プラズマ表示素子や、電気化学表示素子などを挙げることができる。これらの表示素子を用いる画像表示装置では、画素トランジスタで表示素子を駆動する回路構成は表示素子の特性に応じて変化するが、図１２（ｂ）に示した、画素３００が表示領域３０１と制御領域３０２とに分割される基本構成は同じである。
【００１６】
従って、高精細度で、かつコントラストの高い画像表示装置を実現するには、制御領域３０２が占める面積をできるだけ小さくすることが望ましい。しかし、前述したように、横型ＴＦＴを画素トランジスタとして用いる限り、その大きさを数μｍ以下にすることは難しい。そこで、縦型ＦＥＴとして構成されたＴＦＴ（以下、縦型ＴＦＴと略記する。）を画素トランジスタとして用いることによって、制御領域３０２の面積を縮小させることが考えられる。例えば、図１１（ｂ）に示した、特許文献１で提案されている縦型ＴＦＴ２００では、ソース電極２０２とドレイン電極２０４が上下に重なっていることから、基板上で素子が占める素子面積は、横型ＴＦＴに比べて確実に小さくなると考えられる。
【００１７】
しかしながら、特許文献１で提案されている縦型ＴＦＴ２００が万全であるかといえば、そうではない。例えば、縦型ＴＦＴ２００では、ゲート電圧の印加によってチャネル領域が形成されるのは、ゲート絶縁膜２０５の近傍の半導体層２０３中のみであるのに、ソース電極２０２とドレイン電極２０４とに挟まれる全ての領域に、半導体層２０３が配置されている。このようにチャネル層の形成に寄与しない領域に配置された半導体層は、無効であるばかりでなく、オフ電流、すなわちゲート電圧によって制御されない電流を増加させることになる。この結果、図１２に示した液晶表示装置では、表示素子に蓄えられた輝度信号電圧が１サイクルの間に変化してしまうなど、表示素子に対する縦型ＴＦＴ２００の制御性能が低下する原因になる。
【００１８】
本発明は、このような状況に鑑みてなされたものであって、その目的は、基体上で素子が占める素子面積を小型化することができ、かつ、オフ電流の小さい縦型電界効果トランジスタ、及びそれを用いた画像表示装置を提供することにある。
【課題を解決するための手段】
【００１９】
即ち、本発明は、
中間層を挟んで積層配置されたソース電極及びドレイン電極と、
前記中間層の少なくとも一部を占める絶縁層と、
結晶軸の１つであるｃ軸が前記積層の方向に配向している酸化亜鉛層からなり、前記  ソース電極と前記中間層と前記ドレイン電極との積層体の、少なくとも一側面の一部に  接して設けられること、及び／又は、前記中間層の一部を占めることによって、前記ソ  ース電極と前記ドレイン電極とに接し、これらの電極間を連結するように配置された半  導体層と、
前記積層体の側方及び／又は側面において、前記半導体層の側面に接するように配置  されたゲート絶縁膜と、
前記積層体の側方において、前記ゲート絶縁膜を挟んで前記半導体層に対向するよう  に配置されたゲート電極と
からなる、縦型電界効果トランジスタに係わるものである。
【００２０】
また、表示素子と、請求項１〜１０のいずれか１項に記載した縦型電界効果トランジスタとが各画素に配置され、前記表示素子が前記縦型電界効果トランジスタによって駆動制御される、画像表示装置に係わるものである。
【発明の効果】
【００２１】
本発明の縦型電界効果トランジスタによれば、前記ソース電極及び前記ドレイン電極は積層配置されているので、横型電界効果トランジスタに比べて素子面積を確実に縮小させることができる。しかも、前記ソース電極と前記ドレイン電極との間に挟まれている前記中間層の少なくとも一部は絶縁層によって占められているので、特許文献１に提案されている縦型電界効果トランジスタと異なり、無用にオフ電流が大きくなることがない。
【００２２】
前記半導体層は、前記ソース電極と前記中間層と前記ドレイン電極との積層体の、少なくとも一側面の一部に接して設けられていても、前記中間層の一部を占めるように設けられていても、或いはその両方であってもよいが、いずれにしても、前記半導体層中に形成されるチャネル領域のチャネル長は、前記ソース電極と前記ドレイン電極との間の間隔、すなわち前記中間層の厚さによって決まり、前記中間層の厚さとほぼ同じ大きさになる。従って、チャネル長は、電極をパターニングする工程とは無関係に、前記中間層を形成する際の成膜速度や成膜時間などで制御することができる。このため、横型電界効果トランジスタに比べて飛躍的に短チャネル長の電界効果トランジスタを、簡易に、生産性よく作製することができる。
【００２３】
しかも、前記半導体層の半導体材料として用いている酸化亜鉛は、蒸着法やスパッタリング法による成膜に際し、結晶軸の１つであるｃ軸が前記積層の方向に結晶性よく配向する材料であり、かつ、ｃ軸方向に優れた移動度を示す材料である。この結果、チャネル領域において電流が流れる方向が、酸化亜鉛層のｃ軸方向と一致することになり、酸化亜鉛層がｃ軸方向に示す大きな移動度を最大限に利用することができる。
【００２４】
以上の結果、シリコンに比べて移動度が小さい酸化亜鉛を半導体材料として用いていても、シリコン系横型電界効果トランジスタと同程度に低電圧で高速に動作させることのできる縦型電界効果トランジスタを得ることができる。
【００２５】
本発明の画像表示装置では、表示素子とともに、前記縦型電界効果トランジスタが各画素に配置され、前記表示素子が前記縦型電界効果トランジスタによって駆動制御される。前記縦型電界効果トランジスタは横型電界効果トランジスタに比べて素子面積が小さいので、画素において前記縦型電界効果トランジスタが占める面積を減らし、表示素子が占める面積を増大させることによって、表示輝度を向上させ、高精細度であっても、コントラストの高い画像表示装置を実現することができる。
【発明を実施するための最良の形態】
【００２６】
本発明において、前記中間層のすべてを前記絶縁層が占め、前記半導体層は、少なくとも前記積層体の一側面に接するように配置されているのがよい。
【００２７】
この際、前記積層体は互いに同じ、又はほぼ同じ厚さの前記ソース電極と前記中間層と前記ドレイン電極とからなり、前記積層体の一側方に間隙部を挟んで、前記ドレイン電極と同じ厚さの下部絶縁層と、前記ソース電極と同じ厚さの前記ゲート電極と、前記中間層と同じ厚さの上部絶縁層とが積層され、前記間隙部に前記ゲート絶縁膜と前記半導体層とが配置されているのがよい。
【００２８】
このようであると、前記ソース電極と前記中間層と前記ドレイン電極とが同じ厚さである場合には、積層の方向において、前記ゲート電極は、前記中間層に対向する位置にのみ設けられ、前記ソース電極及び前記ドレイン電極に対向する位置には設けられない。この結果、前記ゲート電極と前記ソース電極又は前記ドレイン電極との間の寄生容量は最小になる。また、前記ソース電極と前記中間層と前記ドレイン電極とがほぼ同じ厚さであり、前記ソース電極は前記ドレイン電極に比べてわずかに厚く、前記中間層は前記ドレイン電極に比べてわずかに薄い場合には、前記ゲート電極は、前記中間層に対向する位置以外に、前記ソース電極及び前記ドレイン電極に対向する位置にもわずかに設けられる。この結果、前記半導体層の、前記ソース電極と前記ドレイン電極とを連結している全ての領域に、ゲート電圧が確実に、かつ有効に作用する。
【００２９】
或いはまた、前記中間層の一部を前記半導体層が占め、前記中間層の残部を前記絶縁層が占めるように配置されているのがよい。
【００３０】
この際、前記積層体は互いに同じ、又はほぼ同じ厚さの前記ソース電極と前記中間層と前記ドレイン電極とからなり、前記積層体の一側面に接して、前記ドレイン電極と同じ厚さの下部絶縁層と、前記ソース電極と同じ厚さの前記ゲート電極及び前記ゲート絶縁膜からなる層と、前記中間層と同じ厚さの上部絶縁層とが配置されているのがよい。
【００３１】
このようであると、前記ソース電極と前記中間層と前記ドレイン電極とが同じ厚さである場合には、積層の方向において、前記ゲート電極は、前記半導体層に対向する位置にのみ設けられ、前記ソース電極及び前記ドレイン電極に対向する位置には設けられない。この結果、前記ゲート電極と前記ソース電極又は前記ドレイン電極との間の寄生容量は最小になる。また、前記ソース電極と前記中間層と前記ドレイン電極とがほぼ同じ厚さであり、前記ソース電極は前記ドレイン電極に比べてわずかに厚く、前記中間層は前記ドレイン電極に比べてわずかに薄い場合には、前記ゲート電極は、前記半導体層に対向する位置以外に、前記ソース電極及び前記ドレイン電極に対向する位置にもわずかに設けられる。この結果、ゲート電圧が、前記半導体層の全ての領域に確実に、かつ有効に作用する。
【００３２】
また、前記ソース電極、前記絶縁層、前記ドレイン電極、前記ゲート絶縁膜、及び前記ゲート電極の少なくとも１つ、望ましくはすべてが可視光を透過する材料からなるのがよい。
【００３３】
この際、前記ソース電極、前記ドレイン電極、及び前記ゲート電極の少なくとも１つが、不純物をドープされた酸化亜鉛からなるのがよい。この場合、ドープされた酸化亜鉛からなる電極と前記半導体層とを同じ成膜装置を用いて形成できるので、生産性および膜品質が向上する。
【００３４】
次に、本発明の好ましい実施の形態を図面参照下に具体的かつ詳細に説明する。
【００３５】
実施の形態１
実施の形態１では、主として、請求項１〜４および８〜１０に記載した縦型電界効果トランジスタの例について説明する。
【００３６】
図１は、実施の形態１に基づく縦型電界効果トランジスタ１０の構造を示す平面図（ａ）および断面図（ｂ）である。断面図（ｂ）は、平面図（ａ）に１Ｂ−１Ｂ線で示した位置における断面図である。縦型ＦＥＴ１０では、絶縁性基板１の上に、互いにほぼ同じ厚さのソース電極３と、前記中間層である絶縁層５と、ドレイン電極７とが順に積層されている。ただし、ソース電極３はドレイン電極７に比べてわずかに厚く、絶縁層５はドレイン電極７に比べてわずかに薄い。
【００３７】
この積層体の一方の側方に、わずかな間隙部を挟んで、ドレイン電極７と同じ厚さの下部絶縁層２と、ソース電極３と同じ厚さのゲート電極４と、絶縁層５と同じ厚さの上部絶縁層６とが積層されている。そして、間隙部には、積層体の側面に接して基板１に垂直な方向に設けられた半導体層８と、上部絶縁層６から連続して設けられ、ゲート電極４と半導体層８との間に介在するゲート絶縁膜６ｇとが配置されている。
【００３８】
図１（ｂ）に示すように、例えば、ドレイン電極７と下部絶縁層２の厚さは２００〜８００ｎｍ、ソース電極３とゲート電極４の厚さは２１０〜８４０ｎｍ、絶縁層５と上部絶縁層６の厚さは１９０〜７６０ｎｍである。また、間隙部における半導体層８の幅は０．５〜１．０μｍ、ゲート絶縁膜６ｇの幅は１．０〜２．０μｍである。
【００３９】
このようであると、積層の方向において、ゲート電極４は、絶縁層５に対向する位置には必ずあり、その上下でドレイン電極７およびソース電極３に対向する位置にわずかにはみ出すように配置されることになる。はみ出す厚さは、上記の例では１０〜４０ｎｍである。この結果、半導体層８の、ソース電極３とドレイン電極７とを連結している全ての領域に、ゲート電圧が確実に、かつ有効に作用する。しかも、特許文献１に提案されている縦型ＦＥＴ２００と異なり、ソース電極３およびドレイン電極７に対向する位置には、ゲート電極４がわずかに設けられているだけであるので、ゲート電極４とソース電極３またはドレイン電極７との間の寄生容量は極めて小さくなり、縦型ＦＥＴ１０の動作の安定性が向上する。
【００４０】
上記とは異なり、ソース電極３と絶縁層５とドレイン電極７とが同じ厚さである場合には、ゲート電極４は、絶縁層５が配置されている位置にのみ設けられ、ソース電極３およびドレイン電極７に対向する位置には設けられない。この結果、ゲート電極４とソース電極３またはドレイン電極７との間の寄生容量は最小になる。ただし、半導体層８の、ソース電極３とドレイン電極７とを連結している全ての領域に、ゲート電圧が有効に作用するようにするには、成膜の際、厳密に厚さを制御することが必要になる。
【００４１】
いずれの場合でも、重要であるのは、ゲート電極４とソース電極３およびドレイン電極７との、積層の方向における位置関係のみである。従ってこれらの間に上記の関係が守られていればよく、その他の層の厚さについての条件は、絶対にそれが必要ということではなく、その条件を満たせば、成膜工程が簡易になったり、成膜工程の諸段階で全体がほぼ平坦になるので、成膜工程が容易になったりする利点があるという程度のものである。
【００４２】
縦型ＦＥＴ１０では、ソース電極３およびドレイン電極７は積層配置されているので、横型電界効果トランジスタに比べて素子面積を確実に小さくすることができる。しかも、ソース電極３とドレイン電極７との間は絶縁層５によって占められているので、特許文献１に提案されている縦型ＦＥＴ２００と異なり、無用にオフ電流が大きくなることがない。
【００４３】
縦型ＦＥＴ１０の動作時には、ゲート電極４に印加されるゲート電圧によって、ゲート絶縁膜６ｇ近傍の半導体層８中にチャネル領域が形成され、チャネル領域を流れる電流がゲート電圧によって制御される。この場合、チャネル長９はソース電極３とドレイン電極７との間の間隔、すなわち絶縁層５の厚さによって決まり、絶縁層５の厚さとほぼ同じ大きさになる。従って、チャネル長９は、横型ＦＥＴとは異なり、電極をパターニングする工程とは無関係に、絶縁層５を形成する際の成膜速度や成膜時間などで制御することができる。このため、縦型ＦＥＴ１０では、横型ＦＥＴに比べて飛躍的に短チャネル長（例えば０．１μｍ程度）のＦＥＴを、簡易に、生産性よく作製することができる。
【００４４】
図２は、半導体層８の半導体材料である酸化亜鉛の結晶格子を示す斜視図である。酸化亜鉛結晶は六方晶系に属し、結晶軸の１つであるｃ軸は正六角形の面、（０００２）面や（０００１）面に直交する方向である。酸化亜鉛は、蒸着法やスパッタリング法でガラス基板などの上に成膜すると、ｃ軸が積層の方向、すなわち基板面に垂直な方向に配向した構造が結晶性よく得られる性質を有する。しかも、酸化亜鉛は移動度に異方性を有し、ｃ軸方向に大きな移動度を示す。この結果、縦型ＦＥＴ１０では、チャネル領域において電流が流れる方向が、酸化亜鉛層のｃ軸方向と一致することになり、酸化亜鉛層がｃ軸方向に示す大きな移動度を最大限に利用することができる。
【００４５】
以上の結果、シリコンに比べて移動度が小さい酸化亜鉛を半導体材料として用いていても、シリコン系横型電界効果トランジスタと同程度に低電圧で高速に動作させることのできる縦型ＦＥＴ１０を得ることができる。
【００４６】
絶縁性基板１としては、光透過性が必要な場合には、ガラス基板や石英基板などを用いるのがよい。縦型ＦＥＴ１０を構成する各部材を形成する際の加熱処理に耐える耐熱性があれば、例えば、ポリイミド系樹脂やポリシクロオレフィン系樹脂やポリエーテルスルホン樹脂などの、比較的耐熱性の高いプラスチック基板を用いることもできる。ただし、液晶表示装置に用いる場合には、複屈折性のない材料であることが必要になる。また、基板全体が絶縁性である必要はないので、光透過性が必要ない場合には、表面に窒化シリコンや酸化シリコンなどからなる絶縁層が形成されたステンレスなどの金属基板を用いることもできる。プラスチック基板や薄い金属基板を用いると、フレキシブルな形状の画像表示装置を作製することができる。
【００４７】
絶縁性基板１に形成された縦型ＦＥＴ１０は、個別化されたディスクリート部品として用いてもよいし、画像表示装置の画素トランジスタとして用いる場合のように、同一基板上に多数のトランジスタを集積したモノリシック集積回路として用いてもよい。
【００４８】
ソース電極３、ドレイン電極７、およびゲート電極４の材料は、特に限定されるものではないが、例えば、アルミニウムＡl、金Ａu、銀Ａg、銅Ｃu、ニッケルＮi、タングステンＷ、およびモリブデンＭoなどの金属や、これらを含む合金、またはこれらを積層して組み合わせたものなどを用いることができる。合金としては、銀、パラジウム、銅の合金で、フルヤ金属が販売しているＡＰＣなどを用いることができる。下部絶縁層２、絶縁層５、および上部絶縁層６、およびゲート絶縁膜６ｇの材料は、特に限定されるものではないが、例えば、窒化シリコンＳiＮ、酸化シリコンＳiＯ2、酸化アルミニウムＡl2Ｏ3、およびスピンオンガラス(ＳＯＧ)、またはこれらを組み合わせて積層した積層膜を用いることができる。ＳＯＧは、０．１〜１μｍ程度の厚さのガラス層をスピンコートで形成する材料である。
【００４９】
また、光透過性を高めるために、ソース電極３、ドレイン電極７、ゲート電極４、絶縁層５、下部絶縁層２、上部絶縁層６、およびゲート絶縁膜６ｇの少なくとも１つ、望ましくはすべてが可視光を透過させる材料からなるのがよい。上記した絶縁性材料は可視光を透過させる材料であるので、ソース電極３、ドレイン電極７、およびゲート電極４を構成する材料が可視光を透過する材料であれば、可視光に対して透明なＦＥＴを形成することができる。可視光透過性の電極材料としてＩＴＯ（インジウム・スズ酸化物）などの公知材料を用いることができるが、酸化亜鉛に不純物をドープして導電性を高めた材料を用いれば、電極と半導体層を同じ成膜装置を用いて形成できるので、生産性および膜品質が向上するので好ましい。酸化亜鉛にドープする不純物としては、ｎ型不純物としてアルミニウムＡl、ガリウムＧa、インジウムＩnなどが好適である。
【００５０】
図３〜図５は、縦型ＦＥＴ１０の作製工程のフローを示す平面図および断面図である。断面図は、図１（ｂ）と同じ位置における断面図である。以下、可視光透過性の縦型ＦＥＴ１０を作製することに重点をおいて、その作製工程を説明する。
【００５１】
工程１：下部絶縁層２の形成
まず、図３（ａ）に示すように、絶縁性基板１の上に、公知の方法を用いて絶縁材料層を形成した後、フォトリソグラフィと反応性イオンエッチング（ＲＩＥ）などの微細加工方法によってパターニングして、下部絶縁層２を形成する。絶縁性基板１としては、耐熱性があり、可視光を透過させる基板として、ガラス基板や石英基板などを用いるのがよい。下部絶縁層２は、窒化シリコンＳiＮ層と酸化シリコンＳiＯ2層とを積層した積層膜がよい。下部絶縁層２の厚さは、次に形成するソース電極３およびゲート電極４の厚さに比べてわずかに薄く、例えば２００ｎｍ程度である。
【００５２】
この際、窒化シリコンＳiＮ層および酸化シリコンＳiＯ2層は、プラズマＣＶＤ法（化学気相成長法）によって形成するのがよい。これら以外の絶縁材料層として、スパッタリング法で酸化アルミニウムＡl2Ｏ3層を形成してもよいし、スピンコート法などでスピンオンガラス(ＳＯＧ)層を形成してもよい。
【００５３】
工程２：透明導電膜１１の形成
次に、図３（ｂ）に示すように、後にソース電極３とゲート電極４とにパターニングされる透明導電膜１１を形成する。透明導電膜１１の材料としては、Ａlなどの不純物をドープした酸化亜鉛（ＡＺＯ）などの酸化亜鉛系導電膜か、ＩＴＯに代表される透明導電膜を用いるのがよい。透明導電膜１１の厚さは、下部絶縁層２の厚さ２００ｎｍよりわずかに厚く、２１０ｎｍ程度である。ソース電極３になる透明導電膜１１の厚さと、下部絶縁層２の厚さの差、１０ｎｍが、厚さ方向におけるゲート電極４とソース電極３との重なりの大きさになる。この際、ＡＺＯ膜を形成するには、酸化亜鉛および酸化アルミニウムをそれぞれターゲットとするスパッタリングを同時に行うスパッタリング法によって形成する。ＩＴＯ膜もスパッタリング法によって形成する。
【００５４】
工程３：ソース電極３およびゲート電極４の形成
次に、図３（ｃ）に示すように、フォトリソグラフィとＲＩＥなどの微細加工方法によって透明導電膜１１をパターニングして、ソース電極３およびゲート電極４を形成する。
【００５５】
工程４：絶縁材料層１２の形成
次に、図３（ｄ）に示すように、後に絶縁層５と上部絶縁層６とゲート絶縁膜６ｇとにパターニングされる絶縁材料層１２を形成する。絶縁材料層１２は窒化シリコンＳiＮ層と酸化シリコンＳiＯ2層とを積層した積層膜がよい。絶縁材料層１２の厚さは、ゲート電極４の厚さ２１０ｎｍに比べてわずかに薄く、例えば１９０ｎｍ程度である。後に絶縁層５になる絶縁材料層１２の厚さが、縦型ＴＦＴ１０のチャネル長９を決定する。また、ゲート電極４の厚さ２１０ｎｍと、絶縁材料層１２の厚さとの差、２０ｎｍが、厚さ方向においてゲート電極４がソース電極３およびドレイン電極７に対向する位置へ上下にはみ出す大きさになる。この際、窒化シリコンＳiＮ層および酸化シリコンＳiＯ2層は、前述したようにプラズマＣＶＤ法によって形成するのがよい。
【００５６】
工程５：絶縁層５、上部絶縁層６、およびゲート絶縁膜６ｇの形成
次に、図３（ｅ）に示すように、フォトリソグラフィとＲＩＥなどの微細加工方法によって絶縁材料層１２をパターニングして、絶縁層５、上部絶縁層６、ゲート絶縁膜６ｇ、およびトレンチ１３を形成する。
【００５７】
工程６：透明導電膜１４の形成
次に、図３（ｆ）に示すように、後にドレイン電極７にパターニングされる透明導電膜１４を形成する。透明導電膜１４の材料としては、Ａlなどの不純物がドープされた酸化亜鉛（ＡＺＯ）などの酸化亜鉛系導電膜か、ＩＴＯに代表される透明導電膜が望ましい。透明導電膜１１の厚さは、下部絶縁層２の厚さと同じ２００ｎｍ程度である。後にドレイン電極７になる透明導電膜１４の厚さと、上部絶縁層６の厚さの差、１０ｎｍが、厚さ方向におけるドレイン電極７とゲート電極４との重なりの大きさになる。この際、ＡＺＯ膜またはＩＴＯ膜はスパッタリング法によって形成する。
【００５８】
工程７：ドレイン電極７の形成
次に、図４（ｇ）に示すように、フォトリソグラフィとＲＩＥなどの微細加工方法によって透明導電膜１４をパターニングし、ドレイン電極７およびトレンチ１５を形成する。
【００５９】
工程８：半導体材料層１６の形成
次に、図４（ｈ）に示すように、酸化亜鉛からなる半導体材料層１６を形成する。この際、半導体材料層１６は酸化亜鉛をターゲットにするスパッタリング法によって形成する。絶縁性基板１に堆積した酸化亜鉛は、ｃ軸を厚さ方向に配向させて成長した多結晶層を形成する。ｃ軸は酸化亜鉛が大きい移動度を示す方向である。
【００６０】
工程９：半導体層８の形成
次に、図４（ｉ）に示すように、フォトリソグラフィとＲＩＥなどの微細加工方法によって半導体材料層１６をパターニングして、半導体層８を形成する。
【００６１】
以上が縦型ＴＦＴ１０の作製工程である。
【００６２】
実施の形態２
実施の形態２では、主として、請求項５〜７に記載した縦型電界効果トランジスタの例について説明する。
【００６３】
図６は、実施の形態２に基づく縦型電界効果トランジスタ２０の構造を示す平面図（ａ）および断面図（ｂ）である。断面図（ｂ）は、平面図（ａ）に６Ｂ−６Ｂ線で示した位置における断面図である。縦型ＦＥＴ２０では、絶縁性基板１の上に、互いにほぼ同じ厚さのソース電極２３と、前記中間層を構成する絶縁層２５および半導体層２８と、ドレイン電極２９とが順に積層されている。ただし、ソース電極２３はドレイン電極２９に比べてわずかに厚く、絶縁層２５および半導体層２８はドレイン電極２９に比べてわずかに薄い。この積層体の一方の側面に接して、ドレイン電極２９と同じ厚さの下部絶縁層２２と、ソース電極２３と同じ厚さのゲート電極２４およびゲート絶縁膜２６からなる層と、半導体層２８と同じ厚さの上部絶縁層２７とが積層されている。
【００６４】
縦型ＦＥＴ２０が縦型ＦＥＴ１０と異なっているのは、前記中間層の一部として半導体層２８を配置したことと、それに応じてゲート絶縁膜２６の配置が変化したこと、およびその他の部材の面方向における配置がわずかに変化したことのみである。従って、縦型ＦＥＴ１０と共通することに関しては同様の効果が得られるのは言うまでもない。
【００６５】
すなわち、積層の方向において、ゲート電極２４は、半導体層２８に対向する位置には必ずあり、その上下でドレイン電極２９およびソース電極２３に対向する位置にわずかにはみ出すように配置されている。この結果、半導体層２８の全ての領域にゲート電圧が確実に、かつ有効に作用する。しかも、特許文献１に提案されている縦型ＦＥＴ２００と異なり、ソース電極２３およびドレイン電極２９に対向する位置には、ゲート電極２４がわずかに設けられているだけであるので、ゲート電極２４とソース電極２３またはドレイン電極２９との間の寄生容量は極めて小さくなり、縦型ＦＥＴ２０の動作の安定性が向上する。
【００６６】
上記とは異なり、ソース電極２３と半導体層２８とドレイン電極２９とが同じ厚さである場合には、ゲート電極２４は、半導体層２８が配置されている位置にのみ設けられ、ソース電極２３およびドレイン電極２９に対向する位置には設けられない。この結果、ゲート電極２４とソース電極２３またはドレイン電極２９との間の寄生容量は最小になる。ただし、半導体層２８の全ての領域にゲート電圧が有効に作用するようにするには、成膜の際、厳密に厚さを制御することが必要になる。
【００６７】
いずれの場合でも、重要であるのは、ゲート電極２４とソース電極２３およびドレイン電極２９との、積層の方向における位置関係のみである。従ってこれらの間に上記の関係が守られていればよく、その他の層の厚さについての条件は、絶対にそれが必要ということではなく、その条件を満たせば、成膜工程が簡易になったり、成膜工程の諸段階で全体がほぼ平坦になるので、成膜工程が容易になったりする利点があるという程度のものである。
【００６８】
縦型ＦＥＴ２０では、ソース電極２３およびドレイン電極２９は積層配置されているので、横型電界効果トランジスタに比べて素子面積を確実に小さくすることができる。しかも、ソース電極２３とドレイン電極２９との間の前記中間層は、一部が必要十分な大きさの半導体層２４で占められ、残部は絶縁層２５によって占められているので、特許文献１に提案されている縦型ＦＥＴ２００と異なり、無用にオフ電流が大きくなることがない。
【００６９】
縦型ＦＥＴ２０の動作時には、ゲート電極２４に印加されるゲート電圧によって、ゲート絶縁膜２６近傍の半導体層２８中にチャネル領域が形成され、チャネル領域を流れる電流がゲート電圧によって制御される。この場合、チャネル長はソース電極２３とドレイン電極２９との間の間隔、すなわち半導体層２８の厚さと同じ大きさになる。従って、チャネル長は、横型ＦＥＴとは異なり、電極をパターニングする工程とは無関係に、半導体層２８を形成する際の成膜速度や成膜時間などで制御することができる。このため、縦型ＦＥＴ２０では、横型ＦＥＴに比べて飛躍的に短チャネル長（例えば０．１μｍ程度）のＦＥＴを、簡易に、生産性よく作製することができる。
【００７０】
また、前述したように、半導体層２８の材料である酸化亜鉛の結晶は、蒸着法やスパッタリング法で成膜すると、ｃ軸が積層の方向、すなわち基板面に垂直な方向に配向した構造が結晶性よく得られる性質を有する。従って、縦型ＦＥＴ２０では、チャネル領域において電流が流れる方向が、酸化亜鉛層のｃ軸方向と一致することになり、酸化亜鉛層がｃ軸方向に示す大きな移動度を最大限に利用することができる。
【００７１】
以上の結果、シリコンに比べて移動度が小さい酸化亜鉛を半導体材料として用いていても、シリコン系横型電界効果トランジスタと同程度に低電圧で高速に動作させることのできる縦型ＦＥＴ２０を得ることができる。
【００７２】
その他、構成材料などは縦型ＦＥＴ１０と同様であるので、重複を避け、記述を省略する。
【００７３】
図７〜図９は、縦型ＦＥＴ２０の作製工程のフローを示す断面図である。以下、可視光透過性の縦型ＦＥＴ２０を作製することに重点をおいて、その作製工程を説明する。
【００７４】
工程１：下部絶縁層２２の形成
まず、図７（ａ）に示すように、絶縁性基板１の上に、公知の方法を用いて絶縁材料層を形成した後、フォトリソグラフィと反応性イオンエッチング（ＲＩＥ）などの微細加工方法によってパターニングして、下部絶縁層２２を形成する。この際、絶縁性基板１としてガラス基板などを用い、下部絶縁層２２として、プラズマＣＶＤ法によって窒化シリコンＳiＮ層と酸化シリコンＳiＯ2層との積層膜を形成し、その厚さは例えば２００ｎｍ程度とする。
【００７５】
工程２：透明導電膜５１の形成
次に、図７（ｂ）に示すように、後にソース電極２３とゲート電極２４とにパターニングされる透明導電膜５１を形成する。この際、透明導電膜５１として、ＡＺＯなどの酸化亜鉛系導電膜か、ＩＴＯに代表される透明導電膜をスパッタリング法によって形成する。透明導電膜５１の厚さは、例えば２１０ｎｍ程度とする。
【００７６】
工程３：ソース電極２３およびゲート電極２４の形成
次に、図７（ｃ）に示すように、フォトリソグラフィとＲＩＥなどの微細加工方法によって透明導電膜５１をパターニングして、ソース電極２３およびゲート電極２４を形成する。
【００７７】
工程４：半導体層２８の形成
絶縁材料層１２の形成
次に、図８（ｄ）に示すように、スパッタリング法によって酸化亜鉛からなる半導体材料層を形成した後、フォトリソグラフィとＲＩＥなどの微細加工方法によってパターニングして、半導体層２８を形成する。この際、半導体層２８の厚さは、ゲート電極２４の厚さ２１０ｎｍに比べてわずかに薄く、例えば１９０ｎｍ程度とする。
【００７８】
工程５：絶縁層２５およびゲート絶縁膜２６の形成
次に、図８（ｅ）に示すように、絶縁材料層を形成した後、フォトリソグラフィとＲＩＥなどの微細加工方法によってパターニングして、絶縁層２５およびゲート絶縁膜２６を形成する。この際、絶縁材料層は、プラズマＣＶＤ法によって窒化シリコンＳiＮ層と酸化シリコンＳiＯ2層とを積層して形成する。
【００７９】
工程６：上部絶縁層２７の形成
次に、図８（ｆ）に示すように、絶縁材料層を形成した後、フォトリソグラフィとＲＩＥなどの微細加工方法によってパターニングして、上部絶縁層２７を形成する。この際、絶縁材料層は、プラズマＣＶＤ法によって窒化シリコンＳiＮ層と酸化シリコンＳiＯ2層とを積層して形成する。
【００８０】
工程７：ドレイン電極２９の形成
次に、図９（ｇ）に示すように、透明導電膜を形成した後、フォトリソグラフィとＲＩＥなどの微細加工方法によってパターニングして、ドレイン電極２９を形成する。この際、透明導電膜として、ＡＺＯなどの酸化亜鉛系導電膜か、ＩＴＯに代表される透明導電膜をスパッタリング法によって形成する。ドレイン電極２９の厚さは、例えば２００ｎｍ程度とする。
【００８１】
以上が縦型ＴＦＴ２０の作製工程である。
【００８２】
実施の形態３
実施の形態３では、請求項１１に記載した画像表示装置の例について説明する。この画像表示装置は、表示素子と、画素トランジスタである縦型電界効果トランジスタ１０または２０とが各画素に配置され、表示素子が縦型電界効果トランジスタ１０または２０によって駆動制御されるアクティブマトリックス方式の画像表示装置である。その構成および駆動方法は、図１２を用いて既述した通りであるので、ここでは説明を省略する。
【００８３】
図１０は、本実施の形態の画像表示装置の特徴である画素の構成を示す平面図である。既述したように、従来の画像表示装置では画素トランジスタとして横型ＴＦＴを用いているので、画素トランジスタなどが占める制御領域３０２を小型化することが難しい。この結果、画素中で表示領域３０１が占める面積が制限され、表示輝度が低下して、コントラストが低下する（図１０（ｃ）参照。）。
【００８４】
これに対し、本実施の形態では、画素トランジスタとして素子面積の小さい縦型ＦＥＴ１０または２０を用いているので、図１０（ａ）に示すように、画素トランジスタなどが占める制御領域３２を小型化することができる。この結果、画素中で表示領域３１が占める面積が増加し、表示輝度が明るくなり、コントラストが向上する。また、縦型電界効果トランジスタ１０または２０では、走査線４１にゲート電極４または２４の大部分を兼ねさせることができる。このようにすれば、制御領域３２をさらに小型化し、コントラストをさらに向上させることができる。
【００８５】
また、図１０（ｂ）に示すように、画素トランジスタとして、可視光透過性の電極材料や絶縁層材料を用いた透明トランジスタを用い、画素における配線も可視光透過性の導電膜で形成した場合には、制御領域３４を透明にすることができる。この場合には、制御領域３４を表示領域３３の上に重ねて配置することができるので、表示領域３３を画素全体に広げることができるので、さらに表示輝度が明るくなり、コントラストが向上する。
【００８６】
以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。
【産業上の利用可能性】
【００８７】
本発明の縦型電界効果トランジスタは、種々の電子回路、特にディスプレイのアクティブマトリックス回路などの画素トランジスタとして用いられ、画像表示装置の高コントラスト化などに寄与することができる。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施の形態１に基づく縦型ＦＥＴの構造を示す平面図（ａ）および断面図（ｂ）である。
【図２】同、縦型ＦＥＴの半導体材料である酸化亜鉛の結晶格子を示す斜視図である。
【図３】同、縦型ＦＥＴの作製工程のフローを示す断面図である。
【図４】同、縦型ＦＥＴの作製工程のフローを示す断面図である。
【図５】同、縦型ＦＥＴの作製工程のフローを示す断面図である。
【図６】本発明の実施の形態２に基づく縦型ＦＥＴの構造を示す平面図（ａ）および断面図（ｂ）である。
【図７】同、縦型ＦＥＴの作製工程のフローを示す断面図である。
【図８】同、縦型ＦＥＴの作製工程のフローを示す断面図である。
【図９】同、縦型ＦＥＴの作製工程のフローを示す断面図である。
【図１０】本発明の実施の形態３に基づく画像表示装置における画素の構成を示す平面図である。
【図１１】特許文献１に示されている横型電界効果トランジスタおよび縦型電界効果トランジスタの構造を示す断面図である。
【図１２】画素トランジスタとしてＴＦＴを用い、アクティブマトリックス方式によって画像表示装置を駆動する回路の構成を示す説明図（ａ）、および画素の構成を示す斜視図（ｂ）である。
【符号の説明】
【００８９】
１…絶縁性基板、２…下部絶縁層、３…ソース電極、４…ゲート電極、５…絶縁層、
６…上部絶縁層、６ｇ…ゲート絶縁膜、７…ドレイン電極、８…半導体層、
９…チャネル長、１０…縦型ＦＥＴ、１１…透明導電膜、１２…絶縁材料層、
１３…トレンチ、１４…透明導電膜、１５…トレンチ、１６…半導体材料層、
２０…縦型ＦＥＴ、２２…下部絶縁層、２３…ソース電極、２４…ゲート電極、
２５…絶縁層、２６…ゲート絶縁膜、２７…上部絶縁層、２８…半導体層、
２９…ドレイン電極、３１…表示領域、３２…制御領域（小型化）、３３…表示領域、
３４…制御領域（透明化）、４１…走査線、４２…データ線、４３…走査回路、
４４…データ・ドライバ回路、５１…透明導電膜、１００…横型ＦＥＴ、
１０１…絶縁性基板、１０２…ゲート電極、１０３…ゲート絶縁膜、１０４…半導体層、
１０５…ソース電極、１０６…ドレイン電極、１０７…チャネル長、
２００…縦型ＦＥＴ、２０１…絶縁性基板、２０２…ソース電極、２０３…半導体層、
２０４…ドレイン電極、２０５…ゲート絶縁膜、２０６…ゲート電極、
２０７…チャネル長、３００…画素、３０１…表示領域、３０２…制御領域、
３１０…表示素子（キャパシタ）、３１１…表示電極、３２０…ＴＦＴ、
３２２…ゲート電極、３２３…ゲート絶縁膜、３２４…半導体層、３２５…ソース電極、３２６…ドレイン電極
【図１】
2010040815.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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