(57)【要約】【課題】複数のメモリアレイを搭載する半導体記憶装置において回路規模を削減したい。【解決手段】一つの電源２０１と複数のメモリアレイ１１、１２、１３のそれぞれとが並列に接続され、かつ複数のメモリアレイ１１、１２、１３のそれぞれとグラウンドとが並列に接続される第１接続形態と、複数のメモリアレイ１１、１２、１３が直列に接続された直列回路の一端が電源２０１に接続され、かつその直列回路の他端がグラウンドに接続される第２接続形態と、を動作モードに応じて切り替える。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数のメモリアレイと、
一つの電源と前記複数のメモリアレイのそれぞれとが並列に接続され、かつ前記複数のメモリアレイのそれぞれとグラウンドとが並列に接続される第１接続形態と、前記複数のメモリアレイが直列に接続された直列回路の一端が前記電源に接続され、かつその直列回路の他端が前記グラウンドに接続される第２接続形態と、を動作モードに応じて切り替える制御部と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
第１の動作モードのときにそれぞれのメモリアレイに供給すべき電源電圧と、第２の動作モードのときにそれぞれのメモリアレイに供給すべき電源電圧との比と、前記メモリアレイの数とが対応づけられていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記制御部は、リードモードのとき前記第２接続形態を選択し、ライトモードまたはイレースモードのとき前記第１接続形態を選択することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
リードモードのときにそれぞれのメモリアレイに供給すべき電源電圧と、ライトモードまたはイレースモードのときにそれぞれのメモリアレイに供給すべき電源電圧との比と、前記メモリアレイの数とが対応づけられていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記複数のメモリアレイは、ＮＡＮＤ型フラッシュメモリで構成されることを特徴とする請求項１から４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性の半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリが急速に普及している。とくに、ＮＡＮＤ型フラッシュメモリは、小型化および大容量化に適しているため、携帯機器、たとえばデジタルカメラ、携帯音楽プレーヤ、ノート型ＰＣなどの記録媒体として普及している。フラッシュメモリの分野においても、複数のメモリチップを積層したマルチチップパッケージが実用化されている。マルチチップパッケージを採用すると、回路面積の増大を抑制しながら大容量化を図ることができる。
【０００３】
特許文献１は、メモリセルアレイに書き込み／消去用の昇圧電源を供給するための昇圧回路を搭載した不揮発性半導体メモリのチップを複数積み重ねて組み立てられたマルチチップパッケージ構造の半導体記憶装置を開示する。
【特許文献１】特開２００６−２８６０４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
不揮発性のメモリでは、リードモード、ライトモードおよびイレースモードの各動作モードで使用される電源電圧が異なる。したがって、複数のＤＣ−ＤＣコンバータによりレベルの異なる複数の電圧を生成する必要がある。しかしながら、チャージポンプなどのＤＣ−ＤＣコンバータは比較的回路面積が大きいため、複数のＤＣ−ＤＣコンバータを搭載することは回路面積の増大につながる。
【０００５】
本発明はこうした状況に鑑みなされたものであり、その目的は、複数のメモリアレイを搭載する半導体記憶装置において回路規模を削減することにある。
【課題を解決するための手段】
【０００６】
本発明のある態様の半導体記憶装置は、複数のメモリアレイと、一つの電源と複数のメモリアレイのそれぞれとが並列に接続され、かつ複数のメモリアレイのそれぞれとグラウンドとが並列に接続される第１接続形態と、複数のメモリアレイが直列に接続された直列回路の一端が電源に接続され、かつその直列回路の他端がグラウンドに接続される第２接続形態と、を動作モードに応じて切り替える制御部と、を備える。
【発明の効果】
【０００７】
本発明によれば、複数のメモリアレイを搭載する半導体記憶装置において回路規模を削減することができる。
【発明を実施するための最良の形態】
【０００８】
図１は、本発明の実施の形態に係る半導体記憶装置１００の全体構成を示す図である。半導体記憶装置１００は、メモリ部１０、電源部２０、制御部３０およびＩ／Ｏ部４０を備える。メモリ部１０は、複数のメモリアレイを含む。ここでは三つのメモリアレイ（第１メモリアレイａ１１、第２メモリアレイｂ１２および第３メモリアレイｃ１３）を含む。メモリ部１０は、各メモリアレイがワンチップ化され、それらが積層された構成であってもよい。
【０００９】
電源部２０は、図示しないＤＣ−ＤＣコンバータおよび安定化回路を含み、外部の直流電源（たとえば、リチウムイオン電池）から供給される電源電圧をメモリ部１０に供給すべき電源電圧に変換する。たとえば、外部の直流電源から供給される３Ｖから、７Ｖと１５Ｖを生成する。
【００１０】
制御部３０は、図示しない外部のプロセッサ（たとえば、ノート型ＰＣに搭載されるＣＰＵ）からのアドレス指定を含む、データリード命令、データライト命令およびデータイレース命令などを受信し、それらの命令を実行するための制御信号をメモり部１０およびＩ／Ｏ部４０に出力する。それに加えて本実施の形態では、制御部３０は複数のメモリアレイに電源を供給する経路の接続形態を切り替えるための制御信号も出力する。
【００１１】
すなわち、制御部３０は上記命令を受信することにより動作モードを特定し、その動作モードに応じて、電源電圧が並列に供給される第１接続形態と、電源電圧が直列に供給される第２接続形態とを切り替える。より具体的には、第１接続形態は一つの電源と複数のメモリアレイのそれぞれとが並列に接続され、かつ複数のメモリアレイのそれぞれとグラウンドとが並列に接続される形態である。第２接続形態は複数のメモリアレイが直列に接続された直列回路の一端が電源に接続され、かつその直列回路の他端がグラウンドに接続される形態である。第１接続形態と第２接続形態とを切り替える処理の詳細は後述する。
【００１２】
Ｉ／Ｏ部４０は、制御部３０による制御にしたがい、図示しない外部のワークメモリなどとメモリ部１０との間のデータ送受信を制御する。
【００１３】
なお、この半導体記憶装置１００において、第１の動作モードのときにそれぞれのメモリアレイに供給すべき電源電圧と、第２の動作モードのときにそれぞれのメモリアレイに供給すべき電源電圧との比と、上記メモリアレイの数とが対応づけられていてもよい。より具体的には両者が実質的に一致していてもよい。この対応関係の詳細は後述する。
【００１４】
以下、各メモリアレイがＮＡＮＤ型フラッシュメモリで構成される場合を例に説明する。
図２は、本発明の実施の形態に係るメモリアレイの構成および動作モードを説明するための模式図である。各メモリアレイには多数のビット線ＢＬ（以下、総称して単にビット線ＢＬと表記する）と多数のワード線ＷＬ（以下、総称して単にワード線ＷＬと表記する）がマトリクス状に配線され、その交点にメモリセルＳが構成される。より具体的には、各ビット線にフローティングゲート付きトランジスタが複数接続され、各フローティングゲート付きトランジスタの制御ゲートはいずれかのワード線に接続される。なお、図２では構成を簡略化するために３×３のメモリセルＳを描いているが、実際は多数のメモリセルＳが配置される。
【００１５】
ビット線ＢＬはアンプ部１５に接続される。アンプ部１５はリードアンプとライトアンプを含み、データリード時にはリードアンプが使用され、データライト時にはライトアンプが使用される。データリード時には、ビット線ＢＬからリードアンプにより読み出されたデータがセルアレイ内の入出力回路１７およびセルアレイ外のＩ／Ｏ部４０を介して外部に出力される。データライト時には、外部からＩ／Ｏ部４０および入出力回路１７を介してデータが入力され、当該ライトアンプによりビット線ＢＬに印加される。ワード線ＷＬはデコーダ１６に接続され、デコーダ１６はワード線ＷＬに含まれる各ワード線を選択的に活性化させる。
【００１６】
図３は、図２に示すメモリアレイの、各動作モードのバイアス条件を示す図である。リードモードでは、すべてのビット線（選択セルＳＳが接続されているか否かを問わない）に５Ｖ、基板のウェルＷに０Ｖが印加された状態で、デコーダ１６は選択セルＳＳの制御ゲートが接続されているワード線に０Ｖを印加し、選択セルＳＳの制御ゲートが接続されていないワード線に５Ｖを印加する。このバイアス条件では、選択セルＳＳに書き込まれている値が”１”の場合、電流が流れ、”０”の場合、電流が流れない。非選択セルはトランスファゲートとして機能する。
【００１７】
ライトモードでは、選択セルＳＳが接続されているビット線に０Ｖ、選択セルＳＳが接続されていないビット線に７Ｖ、基板のウェルＷに０Ｖが印加された状態で、デコーダ１６は選択セルＳＳの制御ゲートが接続されているワード線に１５Ｖを印加し、選択セルＳＳの制御ゲートが接続されていないワード線に７Ｖを印加する。このバイアス条件では、選択セルＳＳのフローティングゲートからウェルＷにトンネル電流が流れ、そのフローティングゲートに電子が注入される。非選択セルではトンネル電流が流れない。
【００１８】
イレースモードは、ウェルＷを共有するすべてのメモリセルの値を消去（値を”０”にする）するモードである。イレースモードでは、すべてのビット線およびすべてのワード線（両者とも選択セルＳＳが接続されているか否かを問わない）に０Ｖが印加された状態でウェルＷに１５Ｖが印加される。このバイアス条件では、ウェルＷからフローティングゲートにトンネル電流が流れ、フローティングゲート内の電子が抜ける。
【００１９】
図４は、本発明の実施の形態に係るメモリ部１０に含まれる第１メモリアレイａ１１、第２メモリアレイｂ１２および第３メモリアレイｃ１３への電源供給経路を示す図である。以下、図３に示したバイアス条件を前提に説明する。第１電源電圧（１５Ｖ）２０１および第２電源電圧（７Ｖ）２０２は電源部２０により生成された電源電圧である。スイッチＳＷ１は制御部３０により制御される。
【００２０】
第１メモリアレイａ１１のリード用電源端子ＶｄｄＲには第１電源電圧（１５Ｖ）２０１がスイッチＳＷ１を介して供給される。第１メモリアレイａ１１のライト／イレース用電源端子ＶｄｄＷＥには第１電源電圧（１５Ｖ）２０１がスイッチＳＷ１を介して供給される。第１メモリアレイａ１１のライト用電源端子ＶｄｄＷには第２電源電圧（７Ｖ）２０２が供給される。第１メモリアレイａ１１のリード用グラウンド端子ＧＮＤＲは、第２メモリアレイｂ１２のリード用電源端子ＶｄｄＲに接続される。第１メモリアレイａ１１の、ライト／イレース用グラウンド端子ＧＮＤＷＥおよびライト用グラウンド端子ＧＮＤＷは、グラウンドに接続される。
【００２１】
第２メモリアレイｂ１２のライト／イレース用電源端子ＶｄｄＷＥには第１電源電圧（１５Ｖ）２０１がスイッチＳＷ１を介して供給される。第２メモリアレイｂ１２のライト用電源端子ＶｄｄＷには第２電源電圧（７Ｖ）２０２が供給される。第２メモリアレイｂ１２のリード用グラウンド端子ＧＮＤＲは、第３メモリアレイｃ１３のリード用電源端子ＶｄｄＲに接続される。第２メモリアレイｂ１２の、ライト／イレース用グラウンド端子ＧＮＤＷＥおよびライト用グラウンド端子ＧＮＤＷは、グラウンドに接続される。
【００２２】
第３メモリアレイｃ１３のライト／イレース用電源端子ＶｄｄＷＥには第１電源電圧（１５Ｖ）２０１がスイッチＳＷ１を介して供給される。第３メモリアレイｃ１３のライト用電源端子ＶｄｄＷには第２電源電圧（７Ｖ）２０２が供給される。第３メモリアレイｃ１３の、リード用グラウンド端子ＧＮＤＲ、ライト／イレース用グラウンド端子ＧＮＤＷＥおよびライト用グラウンド端子ＧＮＤＷは、グラウンドに接続される。
【００２３】
ここで、第２電源電圧（７Ｖ）２０２は第１メモリアレイａ１１、第２メモリアレイｂ１２および第３メモリアレイｃ１３に並列に供給され、その接続形態は一般的なものである。
【００２４】
制御部３０はライトモードまたはイレースモードのとき、第１電源電圧（１５Ｖ）２０１の電圧源と、各メモリアレイのライト／イレース用電源端子ＶｄｄＷＥとを導通させるようにスイッチＳＷ１を切り替える。この接続形態は上記第１接続形態に対応する。この接続形態では、第１電源電圧（１５Ｖ）２０１は第１メモリアレイａ１１、第２メモリアレイｂ１２および第３メモリアレイｃ１３に並列に供給される。
【００２５】
一方、制御部３０はリードモードのとき、第１電源電圧（１５Ｖ）２０１の電圧源と、第１メモリアレイａ１１のリード用電源端子ＶｄｄＲとを導通させるようにスイッチＳＷ１を切り替える。この接続形態は上記第２接続形態に対応する。この接続形態は第１メモリアレイａ１１、第２メモリアレイｂ１２および第３メモリアレイｃ１３を負荷とした直列回路である。第１メモリアレイａ１１、第２メモリアレイｂ１２および第３メモリアレイｃ１３により実質的に均等に分圧されると、それぞれに５Ｖの電源電圧が供給された状態と等価となる。この等価回路の詳細は後述する。
【００２６】
図５は、比較例に係る、メモリ部１０に含まれる第１メモリアレイａ１１、第２メモリアレイｂ１２および第３メモリアレイｃ１３への電源供給経路を示す図である。以下、図４に示した電源供給経路との差異を説明する。比較例では、図４に示した第１電源電圧（１５Ｖ）２０１および第２電源電圧（７Ｖ）２０２に加えて、第３電源電圧（５Ｖ）２０３も電源部２０で生成される必要がある。その際には、スイッチＳＷ１は設けられない。
【００２７】
第１メモリアレイａ１１、第２メモリアレイｂ１２および第３メモリアレイｃ１３のリード用電源端子ＶｄｄＲには第３電源電圧（５Ｖ）２０３が並列に供給される。第１メモリアレイａ１１、第２メモリアレイｂ１２および第３メモリアレイｃ１３のリード用グラウンド端子ＧＮＤＲは、グラウンドに接続される。
【００２８】
図６は、図４に示した接続形態においてリードモード時に形成される、上記直列回路の等価回路を示す図である。リードモード時におけるメモリアレイ内の動作は以下のようになる。まず、ビット線ＢＬおよびワード線ＷＬが５Ｖにチャージされる。つぎにデコーダ１６により、選択セルＳＳが接続されたワード線がディスチャージされる。つぎにリードアンプにより、ビット線ＢＬに現れたデータが増幅される。つぎに入出力回路１７により、増幅されたデータがメモりアレイの外部に出力される。
【００２９】
ここで図６において、図４に示した第１メモリアレイａ１１内の第１等価容量Ｃ１１０、第２メモリアレイｂ１２の第２等価容量Ｃ２１０および第３メモリアレイｃ１３の第３等価容量Ｃ３１０は、電荷がチャージおよびディスチャージされる、上記ビット線ＢＬおよび上記ワード線ＷＬを等価容量として表現したものである。このように、リードモード時における第１メモリアレイａ１１は、第１等価容量Ｃ１１０、第１リードアンプ等価抵抗Ｒ１１５および第１入出力回路等価抵抗Ｒ１１７の並列回路で表現することができる。同様に、リードモード時における第２メモリアレイｂ１２は、第２等価容量Ｃ２１０、第２リードアンプ等価抵抗Ｒ２１５および第２入出力回路等価抵抗Ｒ２１７の並列回路で表現することができる。同様に、第３メモリアレイｃ１３は、第３等価容量Ｃ３１０、第３リードアンプ等価抵抗Ｒ３１５および第３入出力回路等価抵抗Ｒ３１７の並列回路で表現することができる。
【００３０】
ＮＡＮＤ型フラッシュメモリでは、厳密には上記ビット線ＢＬにおいて選択セルＳＳに”１”が書き込まれているビット線に電流が流れ、”０”が書き込まれているビット線には電流が実質的に流れない。ただし、上記ビット線ＢＬにおいて”１”が書き込まれているビット線の数と、”０”が書き込まれているビット線の数は概ね等しくなるとみなすことができる。したがって、上記並列回路は常に、概ね一定の電力を消費するとみなすことができる。よって、第１メモリアレイａ１１、第２メモリアレイｂ１２および第３メモリアレイｃ１３を直列に接続し、その直列回路の電源端子に１５Ｖを供給すると、それぞれ５Ｖずつ電圧降下することになる。
【００３１】
より具体的には、第１等価容量Ｃ１１０、第２等価容量Ｃ２１０および第３等価容量Ｃ３１０は等価とみなすことができ、上記ビット線ＢＬおよび上記ワード線ＷＬへの最初のチャージにおいて１５Ｖが三等分される。また、リードモードにおいてビット線ＢＬから読み出されるデータが”１”の場合と”０”場合とで、リードアンプ等価抵抗および入出力回路等価抵抗の値がそれぞれ異なる。しかしながら、同時に多数のデータが読み出されるため、ビット線ＢＬから読み出される”１”の数と、”０”の数とはほぼ等しくなる。よって、リードアンプ等価抵抗および入出力回路等価抵抗の値は、第１メモリアレイａ１１、第２メモリアレイｂ１２および第３メモリアレイｃ１３で実質的に等しくなる。したがって、リードアンプによる増幅時、および入出力回路１７の出力時において１５Ｖが三等分される。
【００３２】
以上説明したように本発明の実施の形態によれば、複数のメモリアレイを搭載する半導体記憶装置において、上記第１接続形態と上記第２接続形態とを動作モードに応じて切り替えることにより、各メモリアレイに供給すべき、レベルの異なる複数の電源電圧を一つの電圧源から生成することができる。よって、各メモリアレイ内にＤＣ−ＤＣコンバータを設ける必要がなく回路規模を削減することができる。また、メモリアレイの外部の電源部２０で生成すべき電源電圧の種類を減らすことができるため、電源部２０の回路規模を削減することができる。図４に示した本実施の形態に係る接続形態と図５に示した比較例に係る接続形態とを比較すると、前者は二種類の電源電圧で動作するが、後者は三種類の電源電圧がないと動作しない。具体的には、前者は第３電源電圧（５Ｖ）２０３を生成する回路要素の分、後者より回路規模を削減することができる。
【００３３】
また、複数のメモリアレイを直列に接続する第２接続形態では、第１メモリアレイａ１１に流れる電流を、第２メモリアレイｂ１２および第３メモリアレイｃ１３で再利用することができ、消費電力を低減することができる。また、第１接続形態と第２接続形態とを切り替えることにより、各メモリアレイへの電源電圧を高速に切り替えることが可能であり、高速なベリファイ動作が可能である。また、リードとプログラムとで同一の電源を使用しているため、別々の電源を使用する場合と比較し電源のオン／オフ回数を減らすことができ、高速なモード切替と低消費電力化を図ることができる。
【００３４】
上述したように、リードモードのときにそれぞれのメモリアレイに供給すべき電源電圧（実施の形態では５Ｖ）と、ライトモードまたはイレースモードのときにそれぞれのメモリアレイに供給すべき電源電圧（実施の形態では１５Ｖ）との比（実施の形態では１：３）と、メモリアレイの数（実施の形態では「３」）とを対応づける。より具体的には実質的に一致させると以下の効果を奏する。すなわち、調整用の負荷を上記直列回路内に接続しなくても、リードモードのときに必要な電源電圧を各メモリアレイに供給することができる。よって、回路規模の増大を抑制することができる。
【００３５】
以上、本発明をいくつかの実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００３６】
上述した実施の形態では、ＮＡＮＤ型フラッシュメモリを例に説明したが、本発明はＮＯＲ型フラッシュメモリやその他の不揮発性メモリにも適用可能である。また、実施の形態で説明したメモリ部１０およびその電源系配線を一単位の構成とし、その一単位の構成を多数含む半導体記憶装置を構築してもよい。また、第１メモリアレイａ１１、第２メモリアレイｂ１２および第３メモリアレイｃ１３のうち、一つまたは二つを同等の電力を消費する調整用の負荷に置き換えてもよい。この場合、本実施の形態に係る電源供給方法を使用しつつ、メモリアレイの数を任意に調整することができる。
【図面の簡単な説明】
【００３７】
【図１】実施の形態に係る半導体記憶装置の全体構成を示す図である。
【図２】実施の形態に係るメモリアレイの構成および動作モードを説明するための模式図である。
【図３】図２に示すメモリアレイの、各動作モードのバイアス条件を示す図である。
【図４】本発明の実施の形態に係るメモリ部に含まれる第１メモリアレイａ、第２メモリアレイｂおよび第３メモリアレイｃへの電源供給経路を示す図である。
【図５】比較例に係る、メモリ部に含まれる第１メモリアレイａ、第２メモリアレイｂおよび第３メモリアレイｃへの電源供給経路を示す図である。
【図６】図４に示した接続形態においてリードモード時に形成される、上記直列回路の等価回路を示す図である。
【符号の説明】
【００３８】
１０  メモリ部、  １１  第１メモリアレイａ、  １２  第２メモリアレイｂ、  １３  第３メモリアレイｃ、  １５  アンプ部、  １６  デコーダ、  １７  入出力回路、  ２０  電源部、  ３０  制御部、  ４０  Ｉ／Ｏ部、  １００  半導体記憶装置、  ２０１  第１電源電圧（１５Ｖ）、  ２０２  第２電源電圧（７Ｖ）、  ２０３  第３電源電圧（５Ｖ）、  Ｗ  ウェル、  ＢＬ  ビット線、  ＷＬ  ワード線、  Ｓ  セル、  ＳＳ  選択セル、  ＳＷ１  スイッチ、  Ｃ１１０  第１等価容量、  Ｃ２１０  第２等価容量、  Ｃ３１０  第３等価容量、  Ｒ１１５  第１リードアンプ等価抵抗、  Ｒ２１５  第２リードアンプ等価抵抗、  Ｒ３１５  第３リードアンプ等価抵抗、  Ｒ１１７  第１入出力回路等価抵抗、  Ｒ２１７  第２入出力回路等価抵抗、  Ｒ３１７  第３入出力回路等価抵抗。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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