(57)【要約】【課題】トレンチ形成工程を有する半導体装置の製造方法において、マスク酸化膜を残したまま、トレンチ内に結晶性の高いエピタキシャル層を埋め込むこと。【解決手段】ｎ型シリコン基板の表面にｎ型半導体２２を形成し、ｎ型半導体２２の表面にマスク酸化膜２３およびマスク窒化膜２４（マスク積層膜）を形成する。次いで、フォトリソグラフィおよびエッチングによりマスク積層膜を開口し、シリコン基板にトレンチを形成する。次いで、残されたマスク積層膜の幅を狭くして、ｎ型半導体２２の、トレンチ２５の開口端付近の部分を露出する（第２の露出部）。この状態で、トレンチ内をｐ型半導体２７で埋め込むことで、マスク積層膜の表面にｐ型半導体２７が覆い被さるのを防ぐ。また、ｎ型半導体２２の第２の露出部からもｐ型半導体２７が成長するので、ｐ型半導体２７の表面にＶ字状の溝が形成されるのを防ぐ。【選択図】図８
2010040653.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板の主面に、一部が開口する第１のマスクを形成する第１のマスク工程と、
前記第１導電型半導体基板の、前記第１のマスクの開口部分に露出する半導体部分をエッチングしてトレンチを形成するエッチング工程と、
前記第１のマスクの開口部分の幅を広げて、前記第１導電型半導体基板の表面の、前記エッチング工程においてエッチングされずに残った半導体部分を露出する露出工程と、
前記第１導電型半導体基板の、前記露出工程で露出された半導体部分と、前記トレンチとに、第２導電型半導体の層をエピタキシャル成長する層形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記露出工程において、レジスト膜、窒化膜または酸化膜からなるマスクを用いて前記第１のマスクの開口部分の幅を広げることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のマスクは、酸化膜、窒化膜、または酸化膜と窒化膜を積層した膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
第１導電型半導体基板の主面に、一部が開口する第１のマスクを形成する第１のマスク工程と、
前記第１のマスクの残された部分の表面に、前記第１のマスクよりも狭い幅の第２のマスクを積層する第２のマスク工程と、
前記第１導電型半導体基板の、前記第１のマスクの開口部分および前記第２のマスクの開口部分に露出する半導体部分をエッチングしてトレンチを形成するエッチング工程と、
前記第２のマスクを用いて前記第１のマスクの幅を狭くして、前記第１導電型半導体基板の表面の、前記エッチング工程においてエッチングされずに残った半導体部分を露出する露出工程と、
前記第１導電型半導体基板の、前記露出工程で露出された半導体部分と、前記トレンチとに、第２導電型半導体の層をエピタキシャル成長する層形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１のマスクは、酸化膜または窒化膜であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２のマスクは、レジスト膜、窒化膜または酸化膜であることを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記層形成工程において、シリコンソースガスとハロゲン化物ガスの混合ガスを供給したチャンバー内でエピタキシャル成長を行うことを特徴とする請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関し、特に、半導体基板にトレンチを形成し、そのトレンチをエピタキシャル成長法により埋める工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタまたはダイオードなどの半導体装置では、ドリフト電流が流れる領域（以下、ドリフト層とする）を薄くすると、ドリフト電流の電流経路が短くなるため、オン抵抗は低くなるが、耐圧が低下してしまう。逆に、ドリフト層を厚くすると、耐圧は高くなるが、オン抵抗が高くなってしまう。このように、これらの半導体装置では、オン抵抗と耐圧との間にトレードオフの関係がある。
【０００３】
このトレードオフを改善する技術として、超接合構造が公知である。超接合構造とは、ドリフト層を、単一の半導体層ではなく、不純物濃度を高めたｎ型半導体領域とｐ型半導体領域とを交互に繰り返し接合した構造（以下、並列ｐｎ構造とする）としたものである。並列ｐｎ構造を形成する方法として、ドライエッチングすることによりｎ型ドリフト層にトレンチを形成し、このトレンチをエピタキシャル成長のｐ型半導体で埋める方法が提案されている。
【０００４】
ところで、シリコンにトレンチを形成する方法として、いわゆるボッシュプロセスが公知である。ボッシュプロセスでは、エッチング工程とパッシベーション工程を交互に連続して行うことにより異方性エッチングが進行する。
【０００５】
上述のような方法で形成されたトレンチ内に、結晶性の高いエピタキシャル層を成長させる方法として、次のような方法が提案されている。第１導電型の半導体基板にトレンチを形成する。トレンチの内壁を希フッ酸又はバッファードフッ酸によって洗浄し、次に純水洗浄、乾燥させる。この基板をガス炉内に入れ、ガス炉内に水素のエッチングガスおよびＨＣｌ又はＣｌ2のキャリアガスを供給して、トレンチ内の露出面を数ｎｍ〜１μｍ程度エッチングし、トレンチ内の露出面を清浄表面とする。また、このエッチングにより、トレンチを上に向かって開き気味の形状とする。このエッチング工程に連続して、水素雰囲気でのアニールを行い続いて炉内に、成長ガス、エッチングガス、ドーピングガスおよびキャリアガスを供給して、トレンチ内に第２導電型の半導体をエピタキシャル成長させ、トレンチを埋める（例えば、特許文献１参照。）。
【０００６】
ところで、トレンチをエピタキシャル成長のｐ型半導体で埋め込むときに、トレンチ形成に用いたマスク酸化膜が残っていると、以下のような問題が生じる。図２５は、従来の製造方法により、マスク酸化膜の表面にまで覆い被さるように成長したエピタキシャル層を示す断面図である。また、図２６は、埋め込み不良が生じているエピタキシャル層を示す断面図である。図２５に示すように、トレンチ内にｐ型半導体３１を埋め込むに際し、マスク酸化膜２３より上に突出しているｐ型半導体３１（以下、オーバーエピ層とする）は、マスク酸化膜２３の表面に覆い被さるように形成される。このとき、マスク酸化膜２３の表面に成長したｐ型半導体３１とマスク酸化膜２３との間で応力が発生し、ｐ型半導体３１の表面層に結晶欠陥を生じさせる。この結晶欠陥は、トレンチの開口部付近のｐ型半導体３１にまで及び、表面研磨などによりオーバーエピ層を除去した後のｐ型半導体３１の表面層に残ってしまう。このｐ型半導体３１の表面層に残存する結晶欠陥は、漏れ電流増加の原因の一つとなる。そこで、このオーバーエピ層に起因する応力の影響を回避するため、図２６に示すように、オーバーエピ層が形成されないように、マスク酸化膜２３の表面にp型半導体３２が成長する前に埋め込みを終了する。しかしながら、この場合、ｐ型半導体３２の表面層にＶ字状の溝ができてしまう。後の工程により半導体装置の表面を平滑化しても、ｐ型半導体３２の表面にはＶ字状の溝が残り、ｐ型半導体３２に埋め込み不良が生じてしまう。そのため、このような埋め込み不良を防ぐためには、オーバーエピ層ができるまでエピタキシャル成長を続ける必要がある。
【０００７】
そこで、上述した問題を回避するための方法として、マスク酸化膜を除去した後に、トレンチ内をｐ型半導体で埋める、次のような方法が提案されている。シリコン基板の上面にトレンチエッチング用のマスク酸化膜を形成し、マスク酸化膜を用いたエッチングを行ってシリコン基板にトレンチを形成する。そして、マスク酸化膜を除去した後、非酸化性または非窒化性の減圧雰囲気下にて熱処理を行ってシリコン基板でのトレンチ内面を平滑化する。さらに、エピタキシャル成長法によりトレンチ内にエピタキシャル膜を形成してトレンチ内をエピタキシャル膜で埋め込む。そして、基板上のエピタキシャル膜の表面を平坦化する（例えば、特許文献２参照。）。
【０００８】
また、別の方法として、次のような方法が提案されている。シリコン基板にトレンチを形成した後に、前記トレンチの底面および側面を含めた前記シリコン基板上にエピタキシャル膜を成膜して前記トレンチの内部を前記エピタキシャル膜で埋め込む半導体基板の製造方法であって、トレンチの内部をエピタキシャル膜で埋め込む際の、少なくとも埋め込みの最終工程において、エピタキシャル膜の成膜条件として、トレンチ側面上に成長するエピタキシャル膜について、トレンチ開口部での成長速度を、当該トレンチ開口部よりも深い部位での成長速度よりも遅くする。その際、前記シリコン基板にトレンチを形成する際のマスクとしてシリコン基板上に形成した酸化膜を用い、トレンチ形成後のエピタキシャル膜の成膜前にマスクとして用いた酸化膜を除去する（例えば、特許文献３参照。）。
【０００９】
【特許文献１】特開２００６−０１９６１０号公報
【特許文献２】特開２００２−１２４４７４号公報
【特許文献３】特開２００５−３１７９０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、トレンチの形成に用いたマスク酸化膜は、後の工程において、製造プロセスの効率化を図るために利用することができる。その利用方法は、例えば、下記に示す通りである。マスク酸化膜に形成されたマスクパターンを露光装置などにより認識させることで、半導体基板とフォトマスクとの位置合わせの目印、すなわちアライメントマーカとして用いることができる。また、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、化学機械研磨）などにより半導体基板の表面を平滑化する工程において、マスク酸化膜を研磨終了の基準として用いることもできる。このように、並列ｐｎ構造の形成後の工程において、マスク酸化膜は残しておくことが望ましい。
【００１１】
この発明は、上述した従来技術による問題点を解消するため、超接合構造を有する半導体装置の製造において、トレンチ形成時のマスクを残した状態でトレンチ内に結晶性の高いエピタキシャル層を形成し、良好なデバイス特性を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置の製造方法は、以下の特徴を有する。まず、第１導電型半導体基板の主面に、一部が開口する第１のマスクを形成する第１のマスク工程を行う。ついで、前記第１導電型半導体基板の、前記第１のマスクの開口部分に露出する半導体部分をエッチングしてトレンチを形成するエッチング工程を行う。ついで、前記第１のマスクの開口部分の幅を広げて、前記第１導電型半導体基板の表面の、前記エッチング工程においてエッチングされずに残った半導体部分を露出する露出工程を行う。ついで、前記第１導電型半導体基板の、前記露出工程で露出された半導体部分と、前記トレンチとに、第２導電型半導体の層をエピタキシャル成長する層形成工程を行う。
【００１３】
また、請求項２の発明にかかる半導体装置の製造方法は、請求項１に記載の発明において、前記露出工程において、レジスト膜、窒化膜または酸化膜からなるマスクを用いて前記第１のマスクの開口部分の幅を広げることを特徴とする。
【００１４】
また、請求項３の発明にかかる半導体装置の製造方法は、請求項１または２に記載の発明において、前記第１のマスクは、酸化膜、窒化膜、または酸化膜と窒化膜を積層した膜であることを特徴とする。
【００１５】
また、請求項４の発明にかかる半導体装置の製造方法は、以下の特徴を有する。まず、第１導電型半導体基板の主面に、一部が開口する第１のマスクを形成する第１のマスク工程を行う。ついで、前記第１のマスクの残された部分の表面に、前記第１のマスクよりも狭い幅の第２のマスクを積層する第２のマスク工程を行う。ついで、前記第１導電型半導体基板の、前記第１のマスクの開口部分および前記第２のマスクの開口部分に露出する半導体部分をエッチングしてトレンチを形成するエッチング工程を行う。ついで、前記第２のマスクを用いて前記第１のマスクの幅を狭くして、前記第１導電型半導体基板の表面の、前記エッチング工程においてエッチングされずに残った半導体部分を露出する露出工程を行う。ついで、前記第１導電型半導体基板の、前記露出工程で露出された半導体部分と、前記トレンチとに、第２導電型半導体の層をエピタキシャル成長する層形成工程を行う。
【００１６】
また、請求項５の発明にかかる半導体装置の製造方法は、請求項４に記載の発明において、前記第１のマスクは、酸化膜または窒化膜であることを特徴とする。
【００１７】
また、請求項６の発明にかかる半導体装置の製造方法は、請求項４または５に記載の発明において、前記第２のマスクは、レジスト膜、窒化膜または酸化膜であることを特徴とする。
【００１８】
また、請求項７の発明にかかる半導体装置の製造方法は、請求項１〜６のいずれか一つに記載の発明において、前記層形成工程において、シリコンソースガスとハロゲン化物ガスの混合ガスを供給したチャンバー内でエピタキシャル成長を行うことを特徴とする。
【００１９】
上述した各請求項の発明によれば、第１導電型半導体基板の表面に形成される第１のマスクの表面には第２導電型半導体が成長しない。これにより、第２導電型半導体の表面層にオーバーエピ層の影響による結晶欠陥が発生することを防ぐことができ、デバイスの漏れ電流を軽減することができる。また、トレンチ形成後に、第１のマスクの残された部分の一部を除去することで露出する第１導電型半導体基板の表面から、第２導電型半導体が成長することで、第２導電型半導体の表面にトレンチの開口部付近にまで達するＶ字状の溝ができることを防ぐことができる。そのため、オーバーエピ層を形成しなくても、トレンチ内を第２導電型半導体で完全に埋め込むことができる。これにより、第２導電型半導体の表面に生じる埋め込み不良を防ぐことができる。
【００２０】
また、請求項４〜７の発明によれば、第１のマスクの表面に第２のマスクを形成することで、第１導電型半導体基板の表面に形成されるマスク積層膜の総厚が十分に厚くなる。そのため、第２のマスクの表面には第２導電型半導体が成長しない。
【発明の効果】
【００２１】
本発明にかかる半導体装置の製造方法によれば、超接合構造を有する半導体装置の製造において、半導体基板に形成されるエピタキシャル層に生じる結晶欠陥を軽減させることができる。また、エピタキシャル層の埋め込み不良を防ぐことができる。従って、トレンチ形成時のマスクを残した状態でトレンチ内に結晶性の高いエピタキシャル層を形成し、良好なデバイス特性を有する半導体装置を製造することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２２】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎに付す＋は、それが付されていない層や領域よりも高不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２３】
（実施の形態１）
図１は、本発明にかかる製造方法により製造される超接合半導体装置の一例を示す断面図である。ここでは、縦型ＭＯＳＦＥＴを例にして説明する。図１に示すように、低抵抗のｎ++ドレイン層１の上に、ｎ型半導体領域２とｐ型半導体領域３を交互に繰り返し接合させてなる並列ｐｎ構造４が設けられている。並列ｐｎ構造４のｐ型半導体領域３の表面層には、高不純物濃度のｐベース領域５が設けられている。ｐベース領域５の表面層には、高不純物濃度のｎ+ソース領域６が設けられている。
【００２４】
並列ｐｎ構造４のｎ型半導体領域２とｎ+ソース領域６の間において、ｐベース領域５の表面上には、ゲート酸化膜７を介してゲート電極８が設けられている。ｐベース領域５およびｎ+ソース領域６には、ソース電極９が接している。ソース電極９は、層間絶縁膜１０によりゲート電極８から絶縁されている。ｎ++ドレイン層１の裏面には、ドレイン電極１１が設けられている。この半導体装置の表面は、図示省略した表面保護膜により覆われている。
【００２５】
図２〜図１１は、実施の形態１にかかる製造方法による半導体装置を示す断面図である。まず、ｎ型の低抵抗シリコン基板（ｎ++基板）２１を用意し、その表面にｎ型半導体２２をエピタキシャル成長させる。ｎ型低抵抗基板２１は、ｎ++ドレイン層１となる。次いで、例えばパイロジェニック酸化などの熱酸化法により、ｎ型半導体２２の表面にマスク酸化膜２３を形成する（図２）。次いで、マスク酸化膜２３の表面にマスク窒化膜２４を形成する。次いで、マスク窒化膜２４の表面に図示省略したレジスト膜を塗布する。次いで、フォトリソグラフィおよびエッチングによって、トレンチ形成領域上の部分のマスク酸化膜２３およびマスク窒化膜２４（以下、マスク積層膜とする）を開口する。そして、レジスト膜を除去する（図３）。
【００２６】
次いで、図４に示すように、例えば、図３に示す状態の半導体装置を図示しないチャンバー内に入れ、そのチャンバー内に保護膜形成ガスとエッチングガスを数秒ずつ交互に供給しながら、ｎ型半導体２２の、マスク積層膜の開口部分に露出する部分（以下、第１の露出部とする）をエッチングして、トレンチ２５を形成する。このとき、トレンチ２５の形成と同時に、マスク窒化膜２４もわずかにエッチングされる。ｎ型半導体２２の、トレンチ形成後に残った部分が並列ｐｎ構造４のｎ型半導体領域２となる。
【００２７】
次いで、図４に示す状態の半導体装置をチャンバーから取り出し、マスク積層膜の表面にレジスト膜２６を塗布する。そして、レジスト膜２６にフォトリソグラフィを施し、レジスト膜２６の幅を、マスク積層膜の幅よりも狭くする（図５）。このとき、レジスト膜２６は、マスク窒化膜２４の表面の、ほぼ中央に位置する。次いで、残されたレジスト膜２６をマスクにしてエッチングを行い、マスク積層膜の幅を狭くして、マスク積層膜の中央部のみを残す。このとき、マスク酸化膜２３とマスク窒化膜２４は、同じ幅になる。それによって、ｎ型半導体２２の、トレンチ２５の開口端付近の部分（以下、第２の露出部とする）が露出する。次いで、レジスト膜２６を除去する（図６）。
【００２８】
次いで、例えば、図６に示す状態の半導体装置を図示しないエピタキシャル成長装置に入れ、熱処理を行うことで、トレンチ２５の内面（トレンチの側面および底面）を平滑化する。続けて、図７に示すように、エピタキシャル成長法によりトレンチ２５内にｐ型半導体２７を成長させる。このとき、ｎ型半導体２２の第２の露出部からも、ｐ型半導体２７が成長する。そして、ｐ型半導体２７の成長を続けることで、図８に示すように、トレンチ２５をｐ型半導体２７で埋め込む。このとき、ｐ型半導体２７は、並列ｐｎ構造４の表面を平滑化した後のｎ型半導体２２の表面と同じ高さの、該並列ｐｎ構造４の表面にＶ字状の溝が残らない程度の高さまで埋め込まれる。ただし、マスク積層膜が厚いので、ｐ型半導体２７の表面は、マスク窒化膜２４の表面よりも低くなる。このｐ型半導体２７が並列ｐｎ構造４のｐ型半導体領域３となる。
【００２９】
次いで、図９に示すように、マスク積層膜のうちのマスク窒化膜２４のみを、例えばウェットエッチングまたはプラズマエッチングにより除去する。次いで、図１０に示すように、マスク酸化膜２３を研磨終了の基準にしてＣＭＰなどの研磨を行い、先のｐ型半導体２７のエピタキシャル成長において、マスク酸化膜２３より上に突出したシリコン層を除去する。次いで、図１１に示すように、例えば、シリコンエッチングにより、ｐ型半導体２７の、ｎ型半導体２２の表面より上に突出している部分を除去して、並列ｐｎ構造４の表面層を平滑化する。
【００３０】
この後、通常のＭＯＳＦＥＴの製造プロセスにより、図１に示すように、テトラエトキシシラン（ＴＥＯＳ）膜による図示しないフィールド酸化膜、ゲート酸化膜７およびゲート電極８を順次形成する。次いで、半導体基板の表面にゲート電極パターンを形成する。そして、セルフアラインによるイオン注入および熱拡散によりｐベース領域５を形成する。さらに、ｎ+ソース領域６、層間絶縁膜（ＢＰＳＧ）１０、ソース電極９、図示省略した表面保護膜およびドレイン電極１１を形成し、プレーナゲート構造を有する縦型ＭＯＳＦＥＴが完成する。
【００３１】
各部の寸法や不純物濃度、プロセス条件等の一例を示す。なお、本発明は、これらの数値に限定されるものではない。また、混合するガスの比率は、成膜速度、トレンチのサイズやアスペクト比などにより変化することもある。ここでは、耐圧が６００Ｖの半導体装置の場合について示す。ｎ型低抵抗基板２１の厚さおよび濃度は、それぞれ、例えば６２５μｍおよび４×１０18ｃｍ-3である。ｎ型半導体２２の厚さおよび濃度は、それぞれ、例えば５５μｍおよび４×１０15ｃｍ-3である。マスク酸化膜２３の厚さは、例えば０．８μｍである。形成直後のマスク窒化膜２４の厚さは、例えば１．６μｍである。トレンチの開口幅および深さは、例えば６μｍおよび４５μｍである。このトレンチは、ｎ型低抵抗基板２１に達しない深さで形成される。そして、あるトレンチとその隣のトレンチとは、例えば６μｍ離れている。また、トレンチを形成するエッチング工程ではマスク窒化膜２４もエッチングされる。トレンチエッチング後に残ったマスク窒化膜２４の厚さは、例えば１．２μｍである。トレンチ内面に行う熱処理は、例えば、常圧の水素雰囲気下で９５０℃から１１５０℃で行われる。続けて行うトレンチ内へのエピタキシャル層の形成も、同様の条件である。また、エピタキシャル層形成のためにチャンバー内に供給されるガスは、シリコンソースガスとエッチングガスとの混合ガスである。シリコンソースガスとして、例えばトリクロロシラン（ＳｉＨＣｌ3）が用いられる。エッチングガスとして、例えば塩化水素（ＨＣｌ）が用いられる。このとき、シリコンソースガスとエッチングガスとを、例えば６対１の比率で供給する。
【００３２】
なお、トレンチ内にｐ型半導体２７を完全に埋め込んでも、マスク積層膜の表面にｐ型半導体２７が成長しない程度に、マスク積層膜の厚さは十分に厚い。また、ｎ型半導体２２の表面に第２の露出部があることで、第２の露出部からもエピタキシャル成長のｐ型半導体２７が成長する。
【００３３】
以上説明したように、実施の形態１によれば、マスク酸化膜２３の表面にマスク窒化膜２４を形成することで、ｎ型半導体２２の表面に形成されるマスク積層膜の総厚が十分に厚くなる。そのため、マスク積層膜の表面にはｐ型半導体２７が成長しない。これにより、ｐ型半導体２７の表面層にオーバーエピ層の影響による結晶欠陥が発生することを防ぐことができ、デバイスの漏れ電流を軽減することができる。また、第２の露出部からｐ型半導体２７が成長することで、ｐ型半導体２７の表面にトレンチの開口部付近にまで達するＶ字状の溝ができることを防ぐことができる。そのため、マスク積層膜より上にオーバーエピ層を形成しなくても、トレンチ内をｐ型半導体２７で完全に埋め込むことができる。これにより、ｐ型半導体２７の表面に生じる埋め込み不良を防ぐことができる。
【００３４】
（実施の形態２）
実施の形態２にかかる半導体装置の製造方法について説明する。実施の形態２の説明および添付図面について、実施の形態１と重複する説明は省略する。図１２〜図１４は、実施の形態２にかかる製造方法による半導体装置を示す断面図である。まず、図２および図３に示すように、実施の形態１と同様にして、ｎ型の低抵抗シリコン基板２１の表面にｎ型半導体２２を形成し、ｎ型半導体２２の表面にマスク酸化膜２３およびマスク窒化膜２４を形成し、マスク積層膜（マスク酸化膜２３およびマスク窒化膜２４）を開口する。
【００３５】
次いで、マスク積層膜の表面にレジスト膜２８を塗布する。そして、レジスト膜２８にフォトリソグラフィを施し、レジスト膜２８の幅を、残されたマスク積層膜の幅よりも狭くする（図１２）。このとき、レジスト膜２８は、マスク窒化膜２４の表面の、ほぼ中央に位置する。次いで、残されたレジスト膜２８をマスクにしてエッチングを行い、マスク積層膜のうちのマスク窒化膜２４の幅を狭くして、マスク窒化膜２４の中央部のみを残す。このとき、マスク酸化膜２３の表面の一部が露出し、マスク積層膜は凸形状になる。次いで、レジスト膜２８を除去する（図１３）。
【００３６】
次いで、図１４に示すように、ｎ型半導体２２の、マスク積層膜の開口部分に露出する部分（第１の露出部）をエッチングして、トレンチ２５を形成する。トレンチ２５の形成方法は、実施の形態１と同様である。このとき、トレンチ２５の形成と同時に、マスク酸化膜２３の表面の露出している部分とマスク窒化膜２４もわずかにエッチングされる。実施の形態２において、トレンチ形成後のマスク窒化膜２４の厚さは、実施の形態１と同様である。
【００３７】
次いで、マスク窒化膜２４をマスクにしてエッチングを行い、マスク酸化膜２３の幅を狭くして、マスク酸化膜２３の中央部のみを残す。このとき、図６に示すように、マスク酸化膜２３とマスク窒化膜２４との幅は、同じになる。それによって、ｎ型半導体２２の、トレンチ２５の開口端付近の部分（第２の露出部）が露出する。これ以降は、実施の形態１と同様である。
【００３８】
以上説明したように、実施の形態２によれば、実施の形態１と同様の効果が得られる。また、トレンチ２５を形成するためのエッチングにおいて、マスク酸化膜２３もエッチングされて薄くなる。そのため、後に行うマスク酸化膜２３の幅を狭くする工程において、実施の形態１よりもエッチング時間を短縮することができる。また、このとき、エッチング用のマスクとして、マスク窒化膜２４を用いることができるので、マスク酸化膜２３の幅を狭くするためのマスクを形成するなどの特別な工程を追加する必要がない。これにより、並列ｐｎ構造４を形成するための工程を効率化することができる。
【００３９】
（実施の形態３）
実施の形態３にかかる半導体装置の製造方法について説明する。実施の形態３の説明および添付図面について、実施の形態１と重複する説明は省略する。図１５〜図２４は、実施の形態３にかかる製造方法による半導体装置を示す断面図である。まず、実施の形態１と同様にして、ｎ型の低抵抗シリコン基板（ｎ++基板）２１の表面にｎ型半導体２２をエピタキシャル成長させる。次いで、例えばパイロジェニック酸化などの熱酸化法により、ｎ型半導体２２の表面にマスク酸化膜２９を形成する（図１５）。次いで、マスク酸化膜２９の表面に図示省略したレジスト膜を塗布する。次いで、フォトリソグラフィおよびエッチングによって、図１６に示すように、トレンチ形成領域上の部分のマスク酸化膜２９を開口する。そして、レジスト膜を除去する。
【００４０】
次いで、図１７に示すように、ｎ型半導体２２の、マスク酸化膜２９の開口部分に露出する部分（第１の露出部）をエッチングして、トレンチ２５を形成する。トレンチ２５の形成方法は、実施の形態１と同様である。このとき、トレンチ２５の形成と同時に、マスク酸化膜２９もわずかにエッチングされる。
【００４１】
次いで、マスク酸化膜２９の表面にレジスト膜３０を塗布する。そして、レジスト膜３０にフォトリソグラフィを施し、レジスト膜３０の幅を、残されたマスク酸化膜２９の幅よりも狭くする（図１８）。このとき、レジスト膜３０は、マスク酸化膜２９の表面の、ほぼ中央に位置する。次いで、残されたレジスト膜３０をマスクにしてエッチングを行い、マスク酸化膜２９の幅を狭くして、マスク酸化膜２９の中央部のみを残す。それによって、ｎ型半導体２２の、トレンチ２５の開口端付近の部分（第２の露出部）が露出する。次いで、レジスト膜３０を除去する（図１９）。
【００４２】
次いで、実施の形態１と同様に、熱処理を行うことで、トレンチ２５の内面（トレンチの側面および底面）を平滑化する。続けて、図２０に示すように、エピタキシャル成長法によりトレンチ２５内にｐ型半導体２７を成長させる。このとき、ｎ型半導体２２の第２の露出部からも、ｐ型半導体２７が成長する。そして、ｐ型半導体２７の成長を続けることで、図２１に示すように、トレンチ２５をｐ型半導体２７で埋め込む。このとき、並列ｐｎ構造４の表面を平滑化した後のｎ型半導体２２の表面と同じ高さの、該並列ｐｎ構造４の表面にＶ字状の溝が残らない程度の高さまでｐ型半導体２７を埋め込むが、マスク酸化膜２９が厚いので、ｐ型半導体２７の表面は、マスク酸化膜２９の表面よりも低くなる。次いで、図２２に示すように、エッチングによりマスク酸化膜２９を薄くする。
【００４３】
次いで、図２３に示すように、薄くしたマスク酸化膜２９を研磨終了の基準にして、マスク酸化膜２９より上に突出したｐ型半導体２７を除去する。次いで、図２４に示すように、ｐ型半導体２７の、ｎ型半導体２２の表面より上に突出している部分を除去して、半導体装置の表面を平滑化する。このときの、ｐ型半導体２７の除去方法は、実施の形態１と同様である。これ以降は、実施の形態１と同様である。
【００４４】
実施の形態３において、マスク酸化膜２９の最初の厚さは、例えば２．４μｍである。また、トレンチ形成のエッチング工程の後に、マスク酸化膜２９の残された部分の厚さは、例えば２．０μｍである。また、トレンチ２５内をｐ型半導体２７で埋め込んだ後に行うマスク酸化膜２９のエッチングでは、マスク酸化膜２９は、例えば０．８μｍまで薄膜化される。
【００４５】
なお、トレンチ内にｐ型半導体２７を完全に埋め込んでも、マスク積層膜の表面にｐ型半導体２７が成長しない程度に、マスク酸化膜２９の厚さは十分に厚い。また、ｎ型半導体２２の第２の露出部の効果は、実施の形態１と同様である。
【００４６】
以上説明したように、実施の形態３によれば、実施の形態１と同様の効果が得られる。
【００４７】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では、第１導電型半導体に形成するトレンチを半導体基板に達しない深さで形成したが、第１導電型半導体を完全に貫通して半導体基板に達する深さのトレンチを形成してもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、ＭＯＳＦＥＴに限らず、ＩＧＢＴ、バイポーラトランジスタまたはダイオードなどの半導体装置を製造する際にも適用することができる。さらに、本発明は、並列ｐｎ構造を作製する場合に限らず、半導体にトレンチを形成する場合にも適用することができる。
【産業上の利用可能性】
【００４８】
以上のように、本発明にかかる半導体装置の製造方法は、トレンチ形成工程を有する半導体装置の製造方法に有用であり、特に、超接合構造を有するパワー半導体装置の製造方法に適している。
【図面の簡単な説明】
【００４９】
【図１】本発明にかかる製造方法により製造される超接合半導体装置の一例を示す断面図である。
【図２】実施の形態１にかかる製造方法による半導体装置を示す断面図である。
【図３】実施の形態１にかかる製造方法による半導体装置を示す断面図である。
【図４】実施の形態１にかかる製造方法による半導体装置を示す断面図である。
【図５】実施の形態１にかかる製造方法による半導体装置を示す断面図である。
【図６】実施の形態１にかかる製造方法による半導体装置を示す断面図である。
【図７】実施の形態１にかかる製造方法による半導体装置を示す断面図である。
【図８】実施の形態１にかかる製造方法による半導体装置を示す断面図である。
【図９】実施の形態１にかかる製造方法による半導体装置を示す断面図である。
【図１０】実施の形態１にかかる製造方法による半導体装置を示す断面図である。
【図１１】実施の形態１にかかる製造方法による半導体装置を示す断面図である。
【図１２】実施の形態２にかかる製造方法による半導体装置を示す断面図である。
【図１３】実施の形態２にかかる製造方法による半導体装置を示す断面図である。
【図１４】実施の形態２にかかる製造方法による半導体装置を示す断面図である。
【図１５】実施の形態３にかかる製造方法による半導体装置を示す断面図である。
【図１６】実施の形態３にかかる製造方法による半導体装置を示す断面図である。
【図１７】実施の形態３にかかる製造方法による半導体装置を示す断面図である。
【図１８】実施の形態３にかかる製造方法による半導体装置を示す断面図である。
【図１９】実施の形態３にかかる製造方法による半導体装置を示す断面図である。
【図２０】実施の形態３にかかる製造方法による半導体装置を示す断面図である。
【図２１】実施の形態３にかかる製造方法による半導体装置を示す断面図である。
【図２２】実施の形態３にかかる製造方法による半導体装置を示す断面図である。
【図２３】実施の形態３にかかる製造方法による半導体装置を示す断面図である。
【図２４】実施の形態３にかかる製造方法による半導体装置を示す断面図である。
【図２５】従来の製造方法による半導体装置を示す断面図である。
【図２６】従来の製造方法による半導体装置を示す断面図である。
【符号の説明】
【００５０】
２１  ｎ型低抵抗基板
２２  ｎ型半導体
２３  マスク酸化膜
２４  マスク窒化膜
２５  トレンチ
２７  ｐ型半導体
【図１】
2010040653.tif 000003
【図２】
2010040653.tif 000004
【図３】
2010040653.tif 000005
【図４】
2010040653.tif 000006
【図５】
2010040653.tif 000007
【図６】
2010040653.tif 000008
【図７】
2010040653.tif 000009
【図８】
2010040653.tif 000010
【図９】
2010040653.tif 000011
【図１０】
2010040653.tif 000012
【図１１】
2010040653.tif 000013
【図１２】
2010040653.tif 000014
【図１３】
2010040653.tif 000015
【図１４】
2010040653.tif 000016
【図１５】
2010040653.tif 000017
【図１６】
2010040653.tif 000018
【図１７】
2010040653.tif 000019
【図１８】
2010040653.tif 000020
【図１９】
2010040653.tif 000021
【図２０】
2010040653.tif 000022
【図２１】
2010040653.tif 000023
【図２２】
2010040653.tif 000024
【図２３】
2010040653.tif 000025
【図２４】
2010040653.tif 000026
【図２５】
2010040653.tif 000027
【図２６】
2010040653.tif 000028