(57)【要約】【課題】リセットタイミングのバラツキを低減するとともに、通常動作時の消費電力を低減し、且つ回路面積を小さくする低電流小型のパワーオンリセット回路を提供する。【解決手段】電源電圧を分圧する複数のトランジスタからなる分圧回路と、分圧回路で分圧された電圧に基づいて電源電圧が所定値以上か否かを検出する回路とからなる電圧検出回路と、電圧検出回路の出力信号が入力するインバータと、インバータの入力と接地との間に接続されたトランジスタと、を備えるパワーオンリセット回路である。【選択図】図１
2010118802.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を分圧する複数のトランジスタからなる分圧回路と、
前記分圧回路で分圧された電圧に基づいて電源電圧が所定値以上か否かを検出する電圧検出回路と、
前記電圧検出回路の出力信号が入力するインバータと、
前記インバータの入力と接地との間に接続されたトランジスタと、
を備えることを特徴とするパワーオンリセット回路。
【請求項２】
前記分圧回路は、ＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタにより構成され、
前記ＰチャンネルＭＯＳトランジスタのゲートと前記ＮチャンネルＭＯＳトランジスタのソースは接地され、前記ＮチャンネルＭＯＳトランジスタのゲートと前記ＰチャンネルＭＯＳトランジスタのソースは電源に接続され、前記ＰチャンネルＭＯＳトランジスタと前記ＮチャンネルＭＯＳトランジスタのそれぞれのドレインは接続されることを特徴とする請求項１に記載のパワーオンリセット回路。
【請求項３】
前記電圧検出回路は、前記分圧回路で分圧された電圧がゲートに印加されるＮチャンネルＭＯＳトランジスタを備えることを特徴とする請求項２に記載のパワーオンリセット回路。
【請求項４】
前記電圧検出回路である前記ＮチャンネルＭＯＳトランジスタのドレインに、ＰチャンネルＭＯＳトランジスタのドレインは接続され、該ＰチャンネルＭＯＳトランジスタのソースは電源に接続され、ゲートは接地されることを特徴とする請求項３に記載のパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセット信号を出力するパワーオンリセット回路に関する。
【背景技術】
【０００２】
従来、電源オン時に、回路各部をリセットするためのリセット信号を出力するパワーオンリセット回路として種々の提案がされている。
特許文献１には、低消費電力・低電源電圧の半導体装置でも使用可能なパワーオンリセット回路が提案されている。
【０００３】
特許文献２には、電源電圧が緩やかに上昇する場合にも、リセット信号を確実に出力する提案がされている。
しかしながら、パワーオンリセット回路に電源電圧が印加されると、通常動作時に各枝に定常電流が流れているため、システム待機時の消費電力が増える。また、抵抗に流れる電流を抑えるためには高抵抗が必要となり、高抵抗を設けるために回路面積が大きくなるという問題がある。
【０００４】
また、パワーオンリセット回路を構成する抵抗、ＭＯＳトランジスタなどの素子それぞれのデバイス変動・環境変動によりＭＯＳトランジスタが動作するタイミングが異なり、リセット信号を出力するタイミングのバラツキが発生する。
【特許文献１】特開２００１−３４５６９０号公報
【特許文献２】特開２００７−２７２４２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のような実情に鑑みてなされたものであり、リセットタイミングのバラツキを低減するとともに、通常動作時の消費電力を低減し、且つ回路面積を小さくする低電流小型のパワーオンリセット回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
態様のひとつであるパワーオンリセット回路は、分圧回路、電圧検出回路、インバータ、トランジスタなどを備えている。分圧回路は、電源電圧を分圧する複数のトランジスタを有している。電圧検出回路は、前記分圧回路で分圧された電圧に基づいて電源電圧が所定値以上か否かを検出する。インバータは前記電圧検出回路の出力信号を入力する。トランジスタは、前記インバータの入力と接地との間に接続されている。
【０００７】
上記構成により、リセットタイミングのバラツキを低減するとともに、通常動作時の消費電力を低減し、且つ回路面積を小さくすることができる。
例えば、前記分圧回路は、ＰチャンネルＭＯＳトランジスタまたはＮチャンネルＭＯＳトランジスタにより構成され、前記ＰチャンネルＭＯＳトランジスタのゲートと前記ＮチャンネルＭＯＳトランジスタのソースは接地され、前記ＮチャンネルＭＯＳトランジスタのゲートと前記ＰチャンネルＭＯＳトランジスタのソースを電源に接続され、前記ＰチャンネルＭＯＳトランジスタと前記ＮチャンネルＭＯＳトランジスタのドレインは接続される。
【０００８】
また、電源電圧が所定値以上か否かを検出するために、前記分圧回路で分圧された電圧がゲートに印加されるＮチャンネルＭＯＳトランジスタを備えている。
また、電源電圧が所定値以上か否かを検出する前記回路の前記ＮチャンネルＭＯＳトランジスタのドレインに、ＰチャンネルＭＯＳトランジスタのドレインは接続され、該ＰチャンネルＭＯＳトランジスタのソースは電源は接続され、ゲートは接地されることにより、さらにリセットタイミングのバラツキを低減するとともに、通常動作時の消費電力を低減し、且つ回路面積を小さくすることができる。
【発明の効果】
【０００９】
リセットタイミングのバラツキを低減するとともに、通常動作時の消費電力を低減し、且つ回路面積を小さくすることができる。
【発明を実施するための最良の形態】
【００１０】
（実施例１）
以下、本発明の実施の形態について図面を参照して説明する。
（回路構成）
図１は、パワーオンリセット回路１の回路図である。このパワーオンリセット回路１は、例えば、ＭＯＳ集積回路基板上に形成される。
【００１１】
図１において、ＰチャンネルＭＯＳトランジスタＰＭ１とＮチャンネルＭＯＳトランジスタＮＭ１は、電源（ＶＤＤ）と接地（ＧＮＤ）との間に直列に接続されている。ＰチャンネルＭＯＳトランジスタＰＭ１のゲートは接地に接続され、ソースは電源に接続されている。従来、ＰチャンネルＭＯＳトランジスタＰＭ１とＮチャンネルＭＯＳトランジスタＮＭ１の箇所に高抵抗を用いていたが、ＭＯＳトランジスタを用いて高抵抗を実現し、さらに回路面積を縮小することができる。
【００１２】
ＮチャンネルＭＯＳトランジスタＮＭ１のゲートは電源に接続され、ソースは接地に接続されている。ＰチャンネルＭＯＳトランジスタＰＭ１とＮチャンネルＭＯＳトランジスタＮＭ１のドレインは、ＮチャンネルＭＯＳトランジスタＮＭ２のゲートに接続されている。ＮチャンネルＭＯＳトランジスタＮＭ２のドレインは抵抗Ｒ１を介して電源に接続され、ソースは接地に接続されている。
【００１３】
ＰチャンネルＭＯＳトランジスタＰＭ１とＮチャンネルＭＯＳトランジスタＮＭ１は分圧回路に対応し、抵抗Ｒ１とＮチャンネルＭＯＳトランジスタＮＭ２は電源電圧が所定値以上か否かを検出する（電圧検出回路）。
【００１４】
このように、分圧回路にＭＯＳトランジスタを用いているので、半導体の製造条件等によりＮチャンネルＭＯＳトランジスタＮＭ２の閾値電圧が変化した場合に、分圧回路のＭＯＳトランジスタの閾値電圧も同じように変化するので、閾値電圧の変動による電源電圧の検出誤差を小さくできる。
【００１５】
電源電圧をＰチャンネルＭＯＳトランジスタＰＭ１とＮチャンネルＭＯＳトランジスタＮＭ１で分圧した電圧がＮチャンネルＭＯＳトランジスタＮＭ２の閾値電圧Ｖｔｈ１未満のときには、ＮチャンネルＭＯＳトランジスタＮＭ２の出力電圧は電源電圧（ハイレベル）となる。
【００１６】
ＮチャンネルＭＯＳトランジスタＮＭ２のドレインはインバータＩＮＶ１とＮチャンネルＭＯＳトランジスタＮＭ３のドレインに接続されている。
インバータＩＮＶ１の出力は、インバータＩＮＶ２の入力とＮチャンネルＭＯＳトランジスタＮＭ３のゲートに接続されている。
【００１７】
ＮチャンネルＭＯＳトランジスタＮＭ３のドレインとキャパシタＣ１の他端は電源に接続されている。
インバータＩＮＶ２とＩＮＶ３は縦続接続されており、インバータＩＮＶ１の出力信号がインバータＩＮＶ２で反転され、さらにインバータＩＮＶ２の出力信号がインバータＩＮＶ３で反転されてリセット信号として、図示しないロジック回路等に出力される。
（動作説明）
ここで、上記のパワーオンリセット回路１の動作を説明する。電源がオフされているときには、電源電圧をＰチャンネルＭＯＳトランジスタＰＭ１とＮチャンネルＭＯＳトランジスタＮＭ１で分圧した電圧は０Ｖであり、ＮチャンネルＭＯＳトランジスタＮＭ２はオフ状態となる。このとき、インバータＩＮＶ１の入力には電源電圧が印加されるが、電源電圧は０ＶであるのでインバータＩＮＶ１の出力も０Ｖとなる。
【００１８】
電源がオンされ、電源電圧が上昇を開始しても、電源電圧をＰチャンネルＭＯＳトランジスタＰＭ１とＮチャンネルＭＯＳトランジスタＮＭ１で分圧した電圧がＮチャンネルＭＯＳトランジスタＮＭ２の閾値電圧Ｖｔｈ１未満のときには、ＮチャンネルＭＯＳトランジスタＮＭ２はオフ状態となり、ＮチャンネルＭＯＳトランジスタＮＭ２の出力電圧は電源電圧となる。ＮチャンネルＭＯＳトランジスタＮＭ２の出力電圧が電源電圧のとき、インバータＩＮＶ１の出力はローレベルの状態を保持する。ＮチャンネルＭＯＳトランジスタＮＭ３はオフ状態となっている。
【００１９】
電源電圧が上昇し、電源電圧をＰチャンネルＭＯＳトランジスタＰＭ１とＮチャンネルＭＯＳトランジスタＮＭ１で分圧した電圧が、ＮチャンネルＭＯＳトランジスタＮＭ２の閾値電圧Ｖｔｈ１以上となると、ＮチャンネルＭＯＳトランジスタＮＭ２がオンし、ＮチャンネルＭＯＳトランジスタＮＭ２の出力電圧がハイレベルからローレベルに変化する。ＮチャンネルＭＯＳトランジスタＮＭ２の出力がローレベルになると、インバータＩＮＶ１の出力がハイレベルに変化する。
【００２０】
インバータＩＮＶ１の出力がハイレベルに変化すると、ＮチャンネルＭＯＳトランジスタＮＭ３がオンする。ＮチャンネルＭＯＳトランジスタＮＭ３がオンすると、インバータＩＮＶ１の入力がローレベルとなり、インバータＩＮＶ１の出力はハイレベルの状態が保持される。
【００２１】
また、ＮチャンネルＭＯＳトランジスタＮＭ２の出力がローレベルになると、キャパシタＣ１の充電が開始され、キャパシタＣ１が電源電圧に充電される。
このようにインバータＩＮＶ１の出力がハイレベルになった状態を保持することで、電源電圧が短い周期で変化した場合でも、インバータＩＮＶ１の出力がハイレベルとローレベルを繰り返すのを防止している。
【００２２】
上記説明したパワーオンリセット回路１は、電源電圧をトランジスタで分圧した電圧が、ＮチャンネルＭＯＳトランジスタＮＭ２の閾値電圧Ｖｔｈ１以上か否かを検出しているので、電源電圧の立ち上がりの傾きに依存せずに、電源電圧が所定値に達したときにリセット信号をローレベルからハイレベルに切り換えることができる。
【００２３】
従って、電源電圧が緩やかに上昇する場合でも、電源オン時にロジック回路等をリセットするためのローレベルのリセット信号を確実に出力することができる。
（波形の説明）
図２は、電源電圧とパワーオンリセット信号の波形を示す図であり、上側の波形図が電源電圧の時間的変化を示し、下側の波形図がパワーオンリセット信号の時間的変化を示す。図２の縦軸は電圧を示し、横軸は時間を示す。また、図２の約２．３Ｖの位置の水平の線は、ＮチャンネルＭＯＳトランジスタＮＭ２がオフからオン状態に変化するときの電源電圧を示す。
【００２４】
以下、図２の波形図を参照しながら、パワーオンリセット回路１の動作を説明する。
図２に示すように電源がオンされた直後の一定期間は、電源電圧をＰチャンネルＭＯＳトランジスタＰＭ１とＮチャンネルＭＯＳトランジスタＮＭ１で分圧した電圧がＮチャンネルＭＯＳトランジスタＮＭ２の閾値電圧Ｖｔｈ１未満となるので、その間ローレベルのパワーオンリセット信号が出力される。そして、電源電圧の分圧した電圧がＮチャンネルＭＯＳトランジスタＮＭ２の閾値電圧Ｖｔｈ１以上となると、パワーオンリセット信号がハイレベルに変化する。電源がオンされてパワーオンリセット信号がローレベルからハイレベルに変化するまでの期間がリセット期間となる。
【００２５】
実施例１ではパワーオンリセット回路１は、電源電圧を分圧した電圧をＮチャンネルＭＯＳトランジスタＮＭ２のゲートに印加しているので、電源がオンされてから電源電圧が所定値に達するまでの期間確実にローレベルのパワーオンリセット信号を出力することができる。すなわち、電源電圧が緩やかに上昇し、その立ち上がり時間が長い場合でも、電源電圧が一定電圧（ロジック回路等が動作可能な電圧）に達するまでの所定期間ローレベルのパワーオンリセット信号を出力することができる。これにより、電源電圧がロジック回路等の動作が可能な電圧になった時点でローレベルのリセット信号を供給し、確実に回路をリセットすることができる。
【００２６】
なお、電源電圧を検出する回路にキャパシタが含まれていないのでキャパシタの容量の誤差の影響も受けない。
また、上記説明したトランジスタは、ＰチャンネルＭＯＳトランジスタＰＭ１とＮチャンネルＭＯＳトランジスタＮＭ１の特性が揃うように、回路基板上の近い位置に、もしくは隣接して配置する。また、チャンネル幅Ｗとチャンネル長Ｌとの比Ｗ／Ｌと、ＭＯＳトランジスタＭ１のチャンネル幅Ｗ’とチャンネル長Ｌ’の比Ｗ’／Ｌ’の比は、例えば、Ｗ／Ｌ：Ｗ’／Ｌ’＝２：１に設計する。
【００２７】
上記のようにＭＯＳトランジスタを用いることにより、システム待機時の消費電力や動作時の消費電力を抑えることができ、さらに回路面積を縮小することができる。
また、ＭＯＳトランジスタにより分圧をし、ＮチャンネルＭＯＳトランジスタＮＭ２のバイアスを決定しているため、それぞれのデバイス変動・環境変動によりリセットタイミングのバラツキを抑制することができる。
【００２８】
上記のパワーオンリセット回路１は、分圧回路にＭＯＳトランジスタを用いているので、半導体の製造条件等によりＭＯＳトランジスタの閾値電圧Ｖｔｈ１が変化した場合に、分圧回路のＭＯＳトランジスタＭ３の閾値電圧Ｖｔｈ３も同じように変化するので、閾値電圧Ｖｔｈの変動による電源電圧の検出誤差を小さくできる。
（実施例２）
図３は、本発明のパワーオンリセット回路２の回路図である。
【００２９】
パワーオンリセット回路２は、抵抗Ｒ１をＰチャンネルＭＯＳトランジスタＰＭ２に変更した回路であり、その他の回路は図１と同じである。図１と同じ回路には同じ符号を付けてそれらの説明を省略する。
【００３０】
図３において、ＰチャンネルＭＯＳトランジスタＰＭ２のゲートには接地に接続され、ソースは電源に接続され、ドレインはＮチャンネルＭＯＳトランジスタＮＭ２に接続されている。
【００３１】
上記構成により、さらに、システム待機時の消費電力や動作時の消費電力を抑えることができ、さらに回路面積を縮小することができる。
また、ＭＯＳトランジスタにより分圧をし、ＮチャンネルＭＯＳトランジスタＮＭ２のバイアスを決定しているため、それぞれのデバイス変動・環境変動によりリセットタイミングのバラツキを抑制することができる。
【００３２】
本発明は上述した実施の形態に限らず、例えば、以下のように構成しても良い。
（１）実施例に示した各ＭＯＳトランジスタ（ＰＭ１、ＰＭ２、ＮＭ１〜ＮＭ３）は複数のトランジスタにより構成してもよい。
【図面の簡単な説明】
【００３３】
【図１】実施例１のパワーオンリセット回路の回路図である。
【図２】実施例１の回路の電源電圧とパワーオンリセット信号の波形図である。
【図３】実施例２のパワーオンリセット回路の回路図である。
【符号の説明】
【００３４】
１、２  パワーオンリセット回路、
ＮＭ１、ＮＭ２、ＮＭ３  ＮチャンネルＭＯＳトランジスタ、
ＰＭ１、ＰＭ２  ＰチャンネルＭＯＳトランジスタ、
Ｒ１  抵抗、
Ｃ１  キャパシタ、
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３  インバータ、
【図１】
2010118802.tif 000003
【図２】
2010118802.tif 000004
【図３】
2010118802.tif 000005