(57)【要約】【課題】ピンチオフ電圧のばらつきの少ないＪＦＥＴを用いた光電変換装置及びその製造方法を提供することを目的とする。【解決手段】光を信号電荷に変換する受光素子１と、受光素子１の上に形成された反射防止膜３９ａと、接合型電界効果トランジスタ４３と、を有する画素がアレイ状に配置された光電変換装置において、接合型電界効果トランジスタ４３の上に反射防止膜３９が形成されていることを特徴とする。【選択図】図１
2010045292.tif 000002
【特許請求の範囲】
【請求項１】
光を信号電荷に変換する受光素子と、前記受光素子の上に形成された反射防止膜と、接合型電界効果トランジスタと、を有する画素がアレイ状に配置された光電変換装置において、
前記接合型電界効果トランジスタの上に前記反射防止膜が形成されていることを特徴とする光電変換装置。
【請求項２】
前記受光素子から転送された電荷を一時的に蓄える浮遊拡散領域をリセットするためのリセット用トランジスタ、前記浮遊拡散領域の電荷を電圧に変換して増幅するための増幅用トランジスタ及び前記アレイ状に配置された画素のうちの任意の１行を選択するための選択用トランジスタのうちの少なくとも一つが前記接合型電界効果トランジスタであることを特徴とする請求項１記載の光電変換装置。
【請求項３】
前記接合型電界効果トランジスタと前記反射防止膜の間にはシリコン酸化膜が配置されていることを特徴とする請求項１記載の光電変換装置。
【請求項４】
前記反射防止膜は複数の層からなることを特徴とする請求項１記載の光電変換装置。
【請求項５】
前記接合型電界効果トランジスタのソース及びドレインが低濃度不純物領域のみで構成されることを特徴とする請求項１記載の光電変換装置。
【請求項６】
光を信号電荷に変換する受光素子と、前記受光素子の上に形成された反射防止膜と、接合型電界効果トランジスタと、を有する画素がアレイ状に配置された光電変換装置を製造する光電変換装置の製造方法において、
光を信号電荷に変換する受光素子と、前記接合型電界効果トランジスタとが形成される面上に反射防止膜となる層を形成する工程と、
前記受光素子及び前記接合型電界効果トランジスタの上の前記反射防止膜となる層の上にレジストを形成する工程と、
前記レジストをマスクとして、前記反射防止膜となる層をエッチバックすることで反射防止膜を形成する工程と、を含むことを特徴とする光電変換装置の製造方法。
【請求項７】
前記画素はＭＯＳトランジスタをさらに有し、
前記反射防止膜となる層を形成する工程の前に、前記接合型電界効果トランジスタ及び前記ＭＯＳトランジスタのソース・ドレイン領域となる低不純物濃度領域を形成し、
前記反射防止膜をエッチバックすることで反射防止膜を形成する工程の際に、前記接合型電界効果トランジスタの側壁にサイドスペーサを形成し、
前記反射防止膜をエッチバックすることで反射防止膜を形成する工程の後に、前記ＭＯＳトランジスタの前記低不純物濃度領域に高不純物濃度領域を形成することを特徴とする請求項６記載の光電変換装置の製造方法。
【請求項８】
前記レジストをマスクとして、前記反射防止膜となる層をエッチバックすることで反射防止膜及び前記接合型電界効果トランジスタの側壁にサイドスペーサを形成する工程の後に、前記ＭＯＳトランジスタのゲート電極を酸化する工程をさらに含むことを特徴とする請求項７記載の光電変換装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置及びその製造方法に関し、特に、接合型電界効果トランジスタが用いられる光電変換装置及びその製造方法に関する。
【背景技術】
【０００２】
光電変換装置は近年デジタルスチルカメラ、ビデオカムコーダーを中心とする二次元画像入力装置の撮像装置として、又はファクシミリ、スキャナーを中心とする一次元画像読み取り装置として、急速に需要が広がっている。
【０００３】
これらの光電変換装置としてＣＣＤ（Charge Coupled Device）やＭＯＳ型センサが用いられている。ＭＯＳ型光電変換装置の代表としてはＣＭＯＳ光電変換装置が実用化されている。
【０００４】
ＣＭＯＳ光電変換装置において、光電変換部の微細化、受光領域の拡大のために、ゲート電極やゲート電極に電位を与えるコンタクトに、メタル配線が不要な接合型電界効果トランジスタ(ＪＦＥＴ)が用いられているものがある。
【０００５】
この接合型電界効果トランジスタは、信号電荷を処理するトランジスタ、すなわちリセット用トランジスタや、選択用トランジスタや、増幅用トランジスタに用いられているものがある。
【０００６】
増幅用トランジスタとして、接合型トランジスタを使用した例が特許文献１に示されている。また、リセット用トランジスタとして接合型トランジスタを使用した例は特許文献２に示されている。
【０００７】
特許文献１では、接合型トランジスタを使用することで、画素で発生する低周波ノイズ（１／ｆノイズ）を低減する効果が得られるとしている。
【０００８】
また、特許文献２では接合型トランジスタを使用することで、画素中のトランジスタの寸法を小さくして、高感度、高飽和の得られる光電変換装置を得られるとしている。
【０００９】
特許文献１又は特許文献２の光電変換装置においては、その表面がすべて絶縁膜で覆われた接合型電界効果トランジスタを用いた光電変換装置が開示されている。
【特許文献１】特開平５−２７５６７０号公報
【特許文献２】特開２００４−１０４１１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、ＣＭＯＳ製造プロセスにおいてＪＦＥＴを形成する場合、ＭＯＳトランジスタのサイドスペーサ形成の異方性ドライエッチングの際にＪＦＥＴ形成領域の半導体基板が削られることがある。そのため、ＪＦＥＴのピンチオフ電圧がばらつくことがある。
【００１１】
また、工程の簡略化のために、ＬＤＤ(Lightly Doped Drain)構造のＭＯＳトランジスタとＪＦＥＴのソース・ドレイン電極を同時に形成することがある。この場合、ＪＦＥＴのソース・ドレイン領域の低濃度不純物領域と高濃度不純物領域の重ね合わせずれのためにＪＦＥＴのピンチオフ電圧がさらにばらつく。
【００１２】
また、ＭＯＳトランジスタの電極を形成した後に酸化すると、ＪＦＥＴ形成領域の半導体基板が酸化されることによりＪＦＥＴのピンチオフ電圧がばらつく。
【００１３】
そこで、本発明は、ピンチオフ電圧のばらつきの少ないＪＦＥＴを用いた光電変換装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、上記課題を解決するための手段として、光を信号電荷に変換する受光素子と、前記受光素子の上に形成された反射防止膜と、接合型電界効果トランジスタと、を有する画素がアレイ状に配置された光電変換装置において、
前記接合型電界効果トランジスタの上に前記反射防止膜が形成されていることを特徴とする。
【００１５】
また、本発明は、光を信号電荷に変換する受光素子と、前記受光素子の上に形成された反射防止膜と、接合型電界効果トランジスタと、を有する画素がアレイ状に配置された光電変換装置を製造する光電変換装置の製造方法において、光を信号電荷に変換する受光素子と、前記接合型電界効果トランジスタとが形成される面上に反射防止膜となる層を形成する工程と、前記受光素子及び前記接合型電界効果トランジスタの上の前記反射防止膜となる層の上にレジストを形成する工程と、前記レジストをマスクとして、前記反射防止膜となる層をエッチバックすることで反射防止膜を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、接合型トランジスタを画素トランジスタとして使用する光電変換装置において、以下の理由で接合型トランジスタのピンチオフ電圧のばらつきを抑制することができる。
【００１７】
（１）ＭＯＳトランジスタのサイドスペーサ形成の異方性ドライエッチングの際にＪＦＥＴ形成領域は反射防止膜及びレジストで保護されているため、半導体基板が削られたりダメージを受けることがない。
【００１８】
（２）反射防止を積層膜とすることにより、反射防止効果を充分にもたせつつ、半導体基板への不純物導入や酸化種の拡散に対して、十分に阻止できる厚みとすることができる。
【００１９】
このため、工程の簡略化のために、ＭＯＳトランジスタとＪＦＥＴのソース・ドレインを同時形成した場合、高濃度不純物領域形成時にＪＦＥＴ上の反射防止膜がマスクとなってＪＦＥＴに不純物が到達しない。そのため、ソース・ドレイン領域の低濃度不純物領域と高濃度不純物領域の重ね合わせずれによるＪＦＥＴのピンチオフ電圧のばらつきが抑制される。
【００２０】
（３）ＭＯＳトランジスタの電極形成後に再酸化を行う場合、ＪＦＥＴ上の反射防止膜が酸化種のＪＦＥＴ形成領域の半導体基板表面への到達を阻止するため、ＪＦＥＴ形成領域の半導体基板が酸化されることがない。
【発明を実施するための最良の形態】
【００２１】
以下、添付図面を参照して本発明を実施するための最良の実施の形態を説明する。
【００２２】
図１は、本発明の一実施形態としての光電変換装置の模式的断面図である。図２は、本実施形態の光電変換装置の１画素に相当する部分の回路図である。本実施形態の光電変換装置はこの画素がアレイ状に配置されている。
【００２３】
ここで、光電変換部は、少なくとも受光素子１と転送用ＭＯＳトランジスタ２とリセット用トランジスタ４と増幅用トランジスタ６を含んでいる。
【００２４】
さらに、光電変換部は選択用トランジスタ５を含んでもよい。また、光電変換部は選択用トランジスタがリセット用トランジスタを兼ねていてもよい。
【００２５】
図１では、リセットトランジスタに接合型電界効果トランジスタ(以下、ＪＦＥＴ)を適用した例を示す。
【００２６】
各ＭＯＳトランジスタを接続する電極や配線は省略されているが、配線の一例は、図２に示すとおりである。
【００２７】
受光素子１としてのフォトダイオードに光が入射し発生した電荷（ここでは電子）は、フォトダイオードのカソードに蓄積される。この電荷は転送用ＭＯＳトランジスタ２により増幅用ＭＯＳトランジスタ６のゲートに転送されてゲート電位が変化する。
【００２８】
選択用ＭＯＳトランジスタ５又は周辺回路部の昇圧回路により増幅用ＭＯＳトランジスタ６のドレインに電圧が印加されると、増幅用ＭＯＳトランジスタ６のソースから増幅された信号が読み出される。選択用ＭＯＳトランジスタ５は、アレイ状に配置された画素のうちの任意の１行を選択する。
【００２９】
そして、信号が読み出される直前又は読み出した後に増幅用ＭＯＳトランジスタ６のゲートは基準電位にリセットされる。
【００３０】
図１の光電変換部１０１において、３１はｎ型シリコン基板、３２はｐ型ウェル、３３ａはＭＯＳトランジスタのゲート絶縁膜、３３ｂは半導体基板表面上の薄い酸化膜である。３４は転送用ＭＯＳトランジスタ２のゲート電極、３６は受光部となる半導体拡散層であり、ウェル３２と反対導電型の半導体からなる。３７はフォトダイオードを埋め込み構造とするための表面ｐ型領域である。３は浮遊拡散領域であり、ウェル３２と反対導電型の半導体からなる。浮遊拡散領域３には、受光素子から転送された電荷が一時的に蓄えられる。３８は素子分離のための酸化膜である。
【００３１】
素子分離法にはＬＯＣＯＳ、メサ型、ＳＴＩなどがあり、いずれの分離法を用いても本発明の趣旨には矛盾しない。
【００３２】
３９ａはシリコン窒化膜からなる反射防止膜、４０ａはシリコン窒化膜３６aを覆う酸化膜である。３９ｂ、４０ｂはそれぞれ転送用ＭＯＳトランジスタ２のサイドスペーサを構成するシリコン窒化膜、シリコン酸化膜である。
【００３３】
４１は転送用ＭＯＳトランジスタのドレインの高濃度不純物拡散層であり、ウェル３２と反対導電型の半導体からなる。４２ａはＬＤＤ（Lightly Doped Drain）構造を提供するための低不純物濃度拡散層であり、拡散層４１と同じ導電型であり、拡散層４３よりも不純物濃度が低い。
【００３４】
低濃度不純物領域の濃度は、１Ｅ１７／ｃｍ３〜５Ｅ１８／ｃｍ３程度であり、高濃度不純物領域の濃度は、５Ｅ１８／ｃｍ３〜５Ｅ１９／ｃｍ３程度である。
【００３５】
４３はリセット用トランジスタ４、選択用トランジスタ５、増幅用トランジスタ６のうち少なくとも一つを構成している接合型電界効果トランジスタ(ＪＦＥＴ)である。
【００３６】
４２ｂ、４２ｃはＪＦＥＴのソース・ドレインの低不純物濃度領域である。４４、４５はウェル３２と接続しており同電位であるＪＦＥＴ４３のゲート４６はＪＦＥＴ４３のｎ型チャネル領域である。
【００３７】
シリコン窒化膜３９ａ及びシリコン窒化膜３６ａを覆う酸化膜４０ａは、光電変換部１０１の受光部領域及びＪＦＥＴ領域を覆っている。４７は層間絶縁膜、４８はコンタクトプラグである。
【００３８】
転送用ＭＯＳトランジスタのソースは受光部となる半導体拡散層３６と共通化されており、転送用ＭＯＳトランジスタのドレインは、浮遊拡散領域３を構成している。浮遊拡散領域３は増幅用ＭＯＳトランジスタ６に不図示の電極を通して接続されている。
【００３９】
また、光電変換部１０１のシリコン窒化膜３９ａ及びシリコン酸化膜４０ａは、ＭＯＳトランジスタのサイドスペーサを構成するシリコン窒化膜３９ｂ、酸化膜４０ｂを兼ねてもよい。
【００４０】
光電変化部１０１において、ＪＦＥＴトランジスタのソース、ドレインは低不純物濃度拡散層４２ｂ、４２ｃのみで構成されるシングルドレーン構造である。このため、高不純物濃度拡散層と低不純物拡散層の位置合わせずれに起因するピンチオフ電圧等のトランジスタ特性のばらつきが小さい。
【００４１】
また、光電変換部の反射防止膜３９ａ及び酸化膜４０ａは、高濃度不純物拡散層４１をイオン注入により形成する際のマスクの役割を担っている。そのため、高濃度不純物拡散層４１を形成するフォトマスクと低濃度不純物拡散層４２ａ、４２ｂ、４２ｃを形成するフォトマスクとを共通化することができる。
【００４２】
シリコン窒化膜３９とシリコン酸化膜４０は、積層構造で反射防止効果が高くなるような屈折率の膜を選ぶことが望ましい。
【００４３】
また、シリコン窒化膜３９とシリコン酸化膜４０の積層構造は、反射防止効果が高く、ＭＯＳトランジスタのサイドスペーサとして適切である構造が望ましい。それ以外には、ＭＯＳトランジスタのソース、ドレインの高不純物濃度領域形成のイオン注入に対して十分な阻止能力を持つ厚さに設定することが望ましい。
【００４４】
ＪＦＥＴ４３は、基板表面に接した表面チャネルと、表面チャネルの下方に接し、ウェルと接続されたゲートを持つ表面チャネル構造としてもよい。
【００４５】
図３は、本実施形態の光電変換装置の製造方法を示す模式的断面図である。
【００４６】
まず、図３(ａ)に示すように、シリコンなどの半導体基板３１上にｐ型ウェル３２とｎ型ウェル(図示せず)を形成し、ＳＴＩ、選択酸化法などにより素子分離領域３８を形成する。
【００４７】
続いて、図３(ｂ)に示すように、ＭＯＳトランジスタのポリシリコンゲート電極３４を形成した後、ｎ型不純物を導入して受光部を構成するフォトダイオードの半導体層３６を形成する。
【００４８】
また、ｐ型不純物を導入してフォトダイオードを埋め込み構造とするための表面ｐ型領域３７を形成する。レジスト及びゲート電極をマスクにしたイオン注入によりｎ型不純物を導入し、ゲート電極側面に自己整合した低不純物濃度のソース、ドレイン層４２ａ、４２ｂ、４２ｃを形成する。
【００４９】
また、ｐ型不純物を導入してＪＦＥＴのゲート４４、４５、ｎ型不純物を導入してＪＦＥＴのチャネル４６を形成する。そして、素子分離領域、ゲート電極部を除く半導体基板表層に、薄いシリコン酸化膜３３ｂを形成する。薄いシリコン酸化膜３３ｂは、ポリシリコンゲート電極を形成する異方性ドライエッチにおいて半導体基板表層のゲート酸化膜を残存させてもよいし、シリコン窒化膜３９を堆積する前に熱酸化して形成してもよい。また、薄いシリコン酸化膜３３ｂは、堆積により形成してもよい。
【００５０】
そして、図３(ｃ)に示すように、シリコン窒化膜３９を形成し、その上にシリコン酸化膜４０を形成する。受光部上及びＪＦＥＴ上にレジスト５０を形成し、シリコン窒化膜３９及び酸化膜４０を異方性ドライエッチによりエッチバックする。
【００５１】
こうして、図３(ｄ)に示すように、ＭＯＳトランジスタのゲート電極３４の側壁にシリコン窒化膜３９ｂ及び絶縁膜４０ｂからなるサイドスペーサを形成する。そして、レジスト及びゲート電極３４とサイドスペーサ３９ｂ、４０ｂをイオン注入用のマスクにしてｎ型不純物を導入し、サイドスペーサ側面に自己整合した高不純物濃度のソース、ドレイン拡散層４１を形成する。
【００５２】
このときＪＦＥＴ４３は、ＪＦＥＴ４３上全面に残存するシリコン窒化膜３９ａ及びシリコン酸化膜４０ａがイオン注入用マスクとなる。そのため、低不純物濃度拡散層４２ａ、４２ｂ、４２ｃを形成する際に用いたフォトマスクを転用することができる。こうして、図３(ｄ)に示したような構造が得られる。
【００５３】
つぎに、図３(ｅ)に示すように、ＢＰＳＧのような絶縁層４７を成膜する。コンタクトホール４８を異方性ドライエッチングにより形成する。そして、コンタクトホール４８の中に電極を形成する。こうして、図３(ｅ)に示す構造が得られる。
【００５４】
以上の説明はｎＭＯＳトランジスタを用いた例について説明したが、ＣＭＯＳプロセスで光電変換装置を作製する場合には、導電型を変えれば同じようにｐＭＯＳトランジスタを作ることができる。
【００５５】
以上、本実施形態において、ＭＯＳトランジスタのサイドスペーサ形成の異方性ドライエッチングの際にＪＦＥＴ形成領域は反射防止膜及びレジストで保護されている。そのため、半導体基板が削られたりダメージを受けたりすることが無く、ＪＦＥＴのピンチオフ電圧を抑えることができる。
【００５６】
受光領域上の反射防止膜を異方性ドライエッチングの際のＪＦＥＴの保護膜として兼ねることができる。
【００５７】
また、ＪＦＥＴとＪＦＥＴ上に配された反射防止膜はシリコン酸化膜を介して接しているため、ＪＦＥＴ形成領域の半導体基板表面に窒化膜が接することがなく、半導体基板表面のトラップが増加することがない。
【００５８】
本実施形態において、ＪＦＥＴは、転送用トランジスタ以外の信号電荷を処理するためのトランジスタ、すなわちリセット用トランジスタ、増幅用トランジスタ、選択用トランジスタ等に用いることができる。そのため、光電変換装置の回路動作や微細化の必要に応じて、ＭＯＳトランジスタとＪＦＥＴから採用するトランジスタ構造を選ぶことができる。
【００５９】
本実施形態において、反射防止膜を積層とすることにより、反射防止効果を十分に持たせつつ、半導体基板への不純物導入や酸化種の拡散に対して十分にこれを阻止できる厚みとすることができる。
【００６０】
このため、工程の簡略化のために、ＭＯＳトランジスタとＪＦＥＴのソース・ドレイン形成工程を同時に行う場合、高濃度不純物領域形成時にＪＦＥＴへはＪＦＥＴ上の反射防止膜がマスクとなって不純物が到達しない。そのため、ソース・ドレイン領域の低濃度不純物領域と高濃度不純物領域の重ね合わせずれによるＪＦＥＴのピンチオフ電圧のばらつきが抑制される。
【００６１】
また、ＭＯＳトランジスタの電極形成後に再酸化を行う場合、ＪＦＥＴ上の反射防止膜が酸化種のＪＦＥＴ形成領域の半導体基板表面への到達を阻止する。そのため、ＪＦＥＴ形成領域の半導体基板が酸化されることがなく、ＪＦＥＴのピンチオフ電圧のばらつきが抑制される。
【００６２】
なお、本実施形態ではリセットトランジスタとして接合型電界効果トランジスタを適用したが、同様に、転送トランジスタ及び選択トランジスタの少なくとも一方に接合型電界効果トランジスタを利用可能である。また、複数のトランジスタに対して同時に適用可能である。
【産業上の利用可能性】
【００６３】
本発明は、デジタルスチルカメラ、ビデオカムコーダーなどの二次元画像入力装置及びファクシミリ、スキャナーなどの一次元画像読み取り装置及びその製造の際に利用可能である。
【図面の簡単な説明】
【００６４】
【図１】本発明の一実施形態としての光電変換装置の模式的断面図である。
【図２】本発明の一実施形態としての光電変換装置の１画素に相当する部分の回路図である。
【図３】本発明の一実施形態としての光電変換装置の製造方法を示す模式的断面図である。
【符号の説明】
【００６５】
１  受光素子
２  転送用ＭＯＳトランジスタ
３  浮遊拡散領域
４  リセット用ＭＯＳトランジスタ
５  選択用ＭＯＳトランジスタ
６  増幅用ＭＯＳトランジスタ
７  読み出し線、垂直信号線
８  定電流源
３１  ｎ型シリコン基板
３２  ｐ型ウェル
３３ａ  ＭＯＳトランジスタのゲート絶縁膜
３３ｂ  半導体基板表面上の薄い酸化膜
３４  転送用ＭＯＳトランジスタ２のゲート電極
３６  フォトダイオード１のｎ型カソード
３７  表面ｐ型領域
３８  素子分離のための酸化膜
３９ａ、３９ｂ  シリコン窒化膜
４０ａ、４０ｂ  シリコン酸化膜
４１  高濃度不純物拡散層
４２ａ  低不純物濃度拡散層
４３  接合型電界効果トランジスタ(ＪＦＥＴ)
４２ｂ、４２ｃ  低不純物濃度領域
４４、４５  ＪＦＥＴ４３のゲート
４６  ＪＦＥＴ４３のｎ型チャネル領域
４７  層間絶縁膜
４８  コンタクトプラグ
【図１】
2010045292.tif 000003
【図２】
2010045292.tif 000004
【図３】
2010045292.tif 000005