(57)【要約】【課題】ディジタル信号からなる周波数信号のビット数を減数処理するにあたり、不要な周波数成分（スプリアス）の発生を抑制することができるディジタル信号処理装置を提供する。【解決手段】信号出力部１０は周波数信号をビットデータからなるディジタル信号により出力し、加算部１６はビットデータに、不要周波数成分の発生を抑制するためのノイズデータを加算する。減数処理部１１は加算部１６にて得られたビットデータが正であるか負であるかに応じて所定の処理を実行し、その後、ビットデータの各ビットを予め設定されたｍ桁（ｍは前記ビットデータのビット数よりも小さい整数）ずつ右へシフトさせてｍビット分切り落として減数し、切り落とされたビットのうち最大ビットを「０」捨「１」入する。【選択図】図１
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【特許請求の範囲】
【請求項１】
周波数信号をビットデータからなるディジタル信号により出力する信号出力部と、
この信号出力部からのビットデータに、不要周波数成分の発生を抑制するためにノイズデータを加算する加算部と、
この加算部により得られたビットデータに対し、
（１）当該ビットデータが正の値であればそのままの状態で、
（２）当該ビットデータが負の値であれば「１」を差し引いた後の状態で、
これら（１）または（２）の状態のビットデータの各ビットを予め設定されたｍ桁（ｍは前記ビットデータのビット数よりも小さい整数）ずつ右へシフトさせてｍビット分切り落として減数し、切り落とされたビットのうち最大ビットを「０」捨「１」入するビット数の減数処理部と、を備えたことを特徴とするディジタル信号処理装置。
【請求項２】
前記ビット数の減数処理部の後段にはディジタル／アナログ変換部が設けられていることを特徴とする請求項１に記載のディジタル信号処理装置。
【請求項３】
前記周波数信号は正弦波信号であることを特徴とする請求項１または２に記載のディジタル信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＤＳ（Direct Digital Synthesizer）などから出力されるディジタル信号からなる周波数信号に対してビット数を減らす処理を行う技術に関する。
【背景技術】
【０００２】
ＤＤＳやディジタルオーディオなどのように信号発生部にて発生させたディジタル信号（ビットデータ）に基づいてアナログの周波数信号を出力する装置では、例えば装置内で発生させたディジタル信号のビット数に比べて、ディジタル／アナログ（Ｄ／Ａ）変換回路にて処理可能な信号のビット数が少ない場合がある。この場合には、信号発生部により発生したディジタル信号に対してビット数を減らす処理（以下、減数処理という）を行う必要がある。
【０００３】
こうしたビット数の減数にあたっては、例えばｎビットのディジタル信号に「２−ｍ（ｍ＜ｎ）」を乗算することにより、ビット数をｍビット分落とすことができる。  
ここで本発明者は、ＤＤＳの性能の性能の向上を追及する一連の解析作業の中で、ビット数の減数処理を行う前後のディジタル信号の周波数解析を行ったところ、減数処理を行った後のディジタル信号には、減数処理前には見られなかった不要な周波数成分（スプリアス）が発生していることを確認した。こうしたスプリアスは、アナログ変換後にも維持され装置の特性を劣化させる要因となる。
【０００４】
ここで特許文献１にはＤＤＳの累積加算部出口に、集合平均がゼロとなるようなノイズデータをランダムなタイミングで加算することにより、周波数信号のスプリアスの発生を抑制する技術が記載されているが、ＤＤＳで発生させたディジタル信号のビット数を減数する際に発生するスプリアスには何ら着目していない。また、仮に特許文献１に記載の方法を採用してＤＤＳの波形データをＡ／Ｄ変換部に出力したとしても、フロア雑音や位相雑音が増大してしまうことが予想される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２５２７５０号公報：第００２４段落〜第００２９段落、図１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明はこのような背景に基づいてなされたものであり、その目的は、ディジタル信号からなる周波数信号のビット数を減数処理するにあたり、不要な周波数成分（スプリアス）の発生を抑制することができるディジタル信号処理装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係るディジタル信号処理装置は、周波数信号をビットデータからなるディジタル信号により出力する信号出力部と、
この信号出力部からのビットデータに、不要周波数成分の発生を抑制するためにノイズデータを加算する加算部と、
この加算部により得られたビットデータに対し、
（１）当該ビットデータが正の値であればそのままの状態で、
（２）当該ビットデータが負の値であれば「１」を差し引いた後の状態で、
これら（１）または（２）の状態の各ビットデータを予め設定されたｍ桁（ｍは前記ビットデータのビット数よりも小さい整数）ずつ右へシフトさせてｍビット分切り落として減数し、切り落とされたビットのうち最大ビットを「０」捨「１」入するビット数の減数処理部と、を備えたことを特徴とする。
【０００８】
前記ディジタル信号処理装置は、以下の特徴を備えていてもよい。
（ａ）前記ビット数の減数処理部の後段にはディジタル／アナログ変換部が設けられていること。
（ｂ）前記周波数信号は正弦波信号であること。
【発明の効果】
【０００９】
本発明は、周波数信号を作成するためのディジタル信号のビット数を減らすにあたって、減数前のディジタル信号にノイズデータを加算してからビット数を減らし、切り落とされる最大ビットをいわゆる０捨１入する端数処理（１０進数の四捨五入に相当する）を行っている。このような処理を行うことにより、後述の実施例からも明らかなように、ノイズデータの加算をせず、また上述の端数処理を行わずにビット数を減数した場合に比べてビット数減数後の周波数信号中のスプリアスの発生を抑えることができ、信頼性の高い周波数信号を発生することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態に係るディジタル信号処理装置の構成を示すブロック図である。
【図２】前記ディジタル信号処理装置の減数処理部で実行される処理の内容を示す第１の説明図である。
【図３】前記減数処理部で実行される処理の内容を示す第２の説明図である。
【図４】前記ディジタル信号処理装置を備えたＤＤＳ装置の構成を示すブロック図である。
【図５】実施例及び比較例に係るディジタル信号処理装置に入力される入力信号のスペクトル図である。
【図６】実施例に係るディジタル信号処理装置に入力されるノイズデータのスペクトル図である。
【図７】実施例の結果を示すスペクトル図である。
【図８】比較例の結果を示すスペクトル図である。
【発明を実施するための形態】
【００１１】
はじめに図１〜図３を参照しながら本実施の形態に係るディジタル信号処理装置の構成及び作用について説明する。図１のブロック図に示すように、ディジタル信号処理装置は、ビットデータからなるディジタル信号を時系列に周波数信号として出力する本実施の形態の信号出力部である出力部１０と、この出力部１０より出力されたディジタル信号に対してノイズデータを加算する第１の加算部１６と、ノイズデータが加算された後のディジタル信号のビット数を減数する減数処理部１１と、減数処理後のディジタル信号をアナログ信号に変換して出力するＤ／Ａ（ディジタル／アナログ）変換部１７と、を備えている。
【００１２】
本例では、図１に示したディジタル信号処理装置が、出力部１０から出力された符号付２６ビットのディジタル信号に第１の加算部１６にてノイズデータを加算して２７ビットとし、次いで減数処理部１１内で１３ビット分を切り落として１４ビットに減数処理する場合について説明する。
【００１３】
第１の加算部１６は、出力部１０から出力された減数処理を実行する前のディジタル信号に対してノイズデータを加算することにより、減数処理の際に発生するスプリアスを抑制する役割を果たす。第１の加算部１６に入力されるノイズデータとしては、例えばディジタル処理により発生させた擬似ランダムパルス信号などのホワイトノイズなどが利用され、例えば当該ディジタル信号処理装置をＤＤＳのディジタル信号の出力部とＤ／Ａ変換部との間に設ける場合には、例えばＤＤＳにて発生させる周波数信号の中心周波数よりも低いところ、あるいは逆に前記中心周波数よりも高いところに周波数帯域を持つホワイトノイズをノイズデータとするとよい。一例としては、周波数信号の中心周波数が１０ＭＨｚである場合に、ノイズの周波数帯域が１ＭＨｚ帯である場合などが考えられる。
【００１４】
図１に示した第１の加算部１６では、出力部１０から出力された２６ビットの符合つきディジタル信号に対して例えば１２ビットのノイズデータが加算され、２７ビットのディジタル信号として減数処理部１１へと出力される。
【００１５】
減数処理部１１は例えばＦＰＧＡ（Field Programmable Gate Array）などにより構成され、ノイズデータが加算されたディジタル信号のビットデータを例えば１３ビット分切り落とすと共に、後述の端数処理を行う減数処理を実行する役割を果たす。減数処理部１１は第１、第２の演算部１２、１３と、掛け算部１４と、第２の加算部１５とを備えており、第１の演算部１２は第１の加算部１６から出力されたディジタル信号が正の数であるか負の数であるかを判別し、正の数である場合には当該信号をそのまま出力し、負の数である場合には、当該信号から「１」を差し引いて出力する機能を備えている。
【００１６】
第２の演算部１３は、第１の演算部１２から出力されたディジタル信号から、切り落とされるビット中の最大ビットを取り出す役割を果たす。例えば、本例のように符号付２７ビットのディジタル信号の下１３ビット分を切り落として符号付１４ビットのディジタル信号を得る場合には、最小ビットから数えて１３桁目の数値が最大ビットとして取り出される。これを一般化して表現しておくと、符号付ｎビットのディジタル信号のビット数をｍビット分落とす場合には、最小ビットから数えてｍビット目の値が取り出される。
【００１７】
一方掛け算部１４は、第１の演算部１２から出力されたディジタル信号に「２−（１３）」を乗ずる演算を実行し、２７ビットのディジタル信号の各ビットを右へ１３桁シフトさせて１３ビット分切り落とし、１４ビットのビットデータに減数する役割を果たしている。一般化して表現しておくと、ｎビットのディジタル信号に対して「２−ｍ」の乗算が実行され、ｎ−ｍビットのディジタル信号が得られることになる。
【００１８】
第２の加算部１５は掛け算部１４の出力と第２の演算部１３の出力とを加算することにより、切り落とされるビットのうちの最大ビットをいわゆる「０」捨「１」入する端数処理（１０進数の四捨五入相当する）を実行する役割を果たす。
【００１９】
上述の構成を備えた減数処理部１１にて実行される信号処理の内容について、簡単のため符号付ディジタル信号の桁数を小さくして例えば５桁（ｎ＝５）のビットデータを３桁（ｍ＝３）に減数する場合について説明する。例えば図２（ａ）に示すように正のビットデータ「００１１１」（１０進数の「７」）からなるディジタル信号を第１の演算部１２に入力すると、当該信号は正なので第１の演算部１２はこの信号をそのまま後段へと出力する。
【００２０】
第２の演算部１３は、第１の演算部１２から取得したディジタル信号の切り落とされる２桁（ｍ＝２）の最大ビットである第１ビット「１」を取り出す一方、掛け算部１４は「００１１１」に対して「２−２」の乗算を実行し、「００１」を得る。そしてこれらの値が第２の加算部１５にて加算され、３ビットのディジタル信号「０１０」として後段へ出力される。当該ディジタル信号「０１０」は１０進数の「２」に相当し、入力値である「７」に「２−２」を乗算（「２２」で除算）した数値「１．７５」の四捨五入結果である「２」と一致している。
【００２１】
また図２（ｂ）には、５桁（ｎ＝５）のディジタル信号を２ビット減数（ｍ＝２）する図２（ａ）と同様の例において、切り落とされる２桁の最大ビット（第１ビット）が「０」である場合、例えば「００１０１」（１０進数の「５」に相当する）について減数処理部１１にて実行される処理を示している。この場合にも減数処理部１１にて処理されたディジタル信号「００１」（１０進数の「１」に相当する）は、入力値である「５」に「２−２」を乗算（「２２」で除算）した数値「１．２５」の四捨五入結果である「１」と一致している。
【００２２】
次に図２（ａ）を参照しながら負のビットデータ「１０１１１」（１０進数の「−９」）からなるディジタル信号についての処理について説明すると、当該信号は負なので第１の演算部１２はこの信号から「１」を差し引いたビットデータ「１０１１０」を後段へと出力する。
【００２３】
第２の演算部１３は、第１の演算部１２から取得したディジタル信号の切り落とされる２桁の最大ビットである第１ビットの数値「１」を取り出す一方、掛け算部１４は「１０１１０」に対して「２−２」の乗算を実行し、「１０１」を得る。そしてこれらの値が第２の加算部１５にて加算され３ビットのディジタル信号「１１０」として後段へ出力される。このディジタル信号「１１０」は１０進数の「−２」に相当し、入力値である「−９」に「２−２」を乗算（「２２」で除算）した数値「−２．２５」の四捨五入結果である「−２」と一致している。
【００２４】
また図３（ｂ）は、図３（ａ）と同様の例において、切り落とされる２桁の最大ビット（第１ビット）が「０」である場合、例えば「１０１０１」（１０進数の「−１１」に相当する）について減数処理部１１にて実行される処理を示している。この場合にも減数処理部１１にて処理されたディジタル信号「１０１」（１０進数の「−３」に相当する）は、入力値である「−１１」に「２−２」を乗算（「２２」で除算）した数値「−２．７５」の四捨五入結果である「−３」と一致している。
【００２５】
減数処理部１１から出力されたディジタル信号は、Ｄ／Ａ変換部にてアナログ信号に変換され、アナログの周波数信号として出力される。このようにしてディジタル信号に対してノイズデータを加算してから減数処理を行うと共に、この減数処理時に１０進数の四捨五入に相当する端数処理を実行して得た周波数信号は、減数処理時に発生するスプリアスを抑えることが後述の実施例に示すように実証的に確認されている。以下、上述のディジタル信号処理装置をＤＤＳ装置２に適用した実施の形態について図４を参照しながら説明する。
【００２６】
本実施の形態に係るＤＤＳ装置２は、周知のＤＤＳ装置内の波形テーブル５とＤ／Ａ変換部１７との間に、図１を用いて説明したディジタル信号処理装置を設けた構造となっている。詳細にはＤＤＳ装置２は、基準クロック発生部３からのクロック信号の入力タイミングに応じて位相データが出力される累積加算部４と、正弦波の振幅データを位相データに対応付けて記憶し、累積加算部４から出力された位相データに基づいて、これに対応する振幅データを出力する波形テーブル５とを備えている。波形テーブルの後段には、図１にて説明したものと同様の第１の加算部１６、減数処理部１１、Ｄ／Ａ変換部１７が直列に接続されており、Ｄ／Ａ変換部１７の出口側には、当該変換部１７にてＤ／Ａ変換されたアナログデータのクロック成分を除去するローパスフィルタ６が設けられている。
【００２７】
累積加算部４は基準クロック発生部３からのクロック信号の入力タイミングに併せて保持している値を出力するレジスタ４２と、このレジスタ４２からの出力にクロック毎の位相の増加分（位相幅データ）を加算して、その結果をレジスタ４２に上書きする加算部４１とを備えており、１クロック前に保持されたデータをクロック信号の入力タイミング毎に読み出して波形テーブル５へと出力すると共に、位相幅データを累積加算してレジスタ４２に保する役割を果たす。
【００２８】
波形テーブル５は、正弦波の振幅データを位相データに対応付けて記憶したテーブルを備え、累積加算部４から出力された位相データをアドレスとして前記のテーブルから振幅データを読み取り、例えば２６ビットの符号付ディジタル信号として出力する。このように波形テーブル５は、累積加算部４にて位相幅データを累積加算して得られた位相データに基づき振幅データを出力するので、位相幅データの刻みを小さくすると波形テーブル５からは低周波数のディジタル信号が出力され、位相幅データの刻みを大きくすると高周波数のディジタル信号が出力される。波形テーブル５は、このようにして所望の周波数を持つディジタル信号を出力することが可能であり、波形テーブル５は当該ＤＤＳ装置２内に設けられた実施の形態に係るディジタル信号処理装置の出力部１０に相当している。
【００２９】
ディジタル信号処理装置をなす第１の加算部１６、減数処理部１１、Ｄ／Ａ変換部１７は、図１を用いて説明したように、波形テーブル５（出力部１０）から出力されたディジタル信号にノイズデータを加算し、既述の端数処理を伴う減数処理を実行し、当該ディジタル信号を１４ビットのディジタル信号にした後、これをアナログ信号に変換する。そしてローパスフィルタ６にてこのアナログデータからクロック成分が除去され正弦波となって出力される。
【００３０】
本実施の形態に係るディジタル信号処理装置を備えたＤＤＳ装置２によれば以下の効果がある。周波数信号を作成するためのディジタル信号のビット数を減らす減数処理を実行するにあたって、減数前のディジタル信号にノイズデータを加算してからビット数を減らし、切り落とされる最大ビットをいわゆる０捨１入する端数処理（１０進数の四捨五入に相当する）を行っている。このような処理を行うことにより、後述の実施例からも明らかなように、ノイズデータの加算をせず、また端数処理を行わずにビット数を減数した場合に比べて周波数信号中のスプリアスの発生を抑えることができ、信頼性の高い周波数信号を発生することができる。
【００３１】
ここで本実施の形態に係るディジタル信号処理装置を適用することによりスプリアスの発生を抑制可能な装置は、既述のＤＤＳ装置２の例に限定されるものではない。例えばディジタルオーディオ装置などのＤ／Ａ変換部に入力されるディジタル信号に対して減数処理を行う場合にも、ディジタルオーディオ装置の演算処理部とＤ／Ａ変換部との間に図１に示したディジタル信号処理装置を設けることにより、ビット数の減数に基づくスプリアスの発生を抑えることができる。また、周波数信号の位相を制御する際の基準周波数を出力する装置にも本発明は適用することができる。
【実施例】
【００３２】
１５．７１４７３３ＭＨｚの正弦波を４０ＭＨｚ周期でサンプリングして得られた符号付２６ビット（ｎ＝２６）のディジタル信号を減数し、符号付１４ビットのディジタル信号を得た後、減数処理前後のディジタル信号の周波数解析を行った。  
Ａ．実験条件  
（実施例）図５に示すスペクトラムを有する２６ビットのディジタル信号に、図６に示す１２ビットのノイズデータを加算して２７ビットのディジタル信号を得た後、「２−１３」の乗算及び切り落とされる１３ビットのうちの最大ビットを０捨１入する端数処理を行って１４ビットのディジタル信号を得る後処理を行った。図５の横軸はキャリア周波数１５．７１４７３３ＭＨｚとの差分の周波数であるオフセット周波数［×１０４Ｈｚ］を示し、縦軸はキャリア周波数のレベルに対する比［ｄＢｃ］を示している。また図６の横軸はノイズデータの周波数［×１０７Ｈｚを］示し、縦軸はキャリア周波数のレベルに対する比［ｄＢｃ］を示している。  
（比較例）図５に示すスペクトラムを有する２６ビット（ｎ＝２６）のディジタル信号に、ノイズデータの加算を行わず、また切り落とされる最大ビットをすべて切り捨てる端数処理を行って（ｍ＝１２）、１４ビットのディジタル信号を得た。
【００３３】
Ｂ．実験結果
（実施例）の結果を図７に示し、（比較例）の結果を図８に示す。各図の横軸及び縦軸は図５と同様である。  
図７に示した（実施例）の結果によれば、減数処理を行う前の図５に示した２６ビットのディジタル信号の周波数解析の結果と比較して、新たなスプリアスの発生は確認されなかった。
これに対して図８に示した（比較例）の結果によれば、同図中に円形で囲って示した、キャリア周波数から−７．５ｋＨｚの位置と、同じくキャリア周波数から＋１５ｋＨｚの位置とに、キャリア周波数に対する比が−１２０［ｄＢｃ］程度のスプリアスの発生が確認されている。  
これらの結果から、ノイズデータの加算及びいわゆる０捨１入の端数処理を行っていない（比較例）に比べ、これらの後処理を行った（実施例）では減数処理後のスプリアスの発生が抑制できることを確認できた。
【符号の説明】
【００３４】
１０        出力部
１１        減数処理部
１２        第１の演算部
１３        第２の演算部
１４        掛け算部
１５        第２の加算部
１６        第１の加算部
１７        Ｄ／Ａ変換器
２          ＤＤＳ装置
３          基準クロック発生部
４          累積加算部
４１        加算部
４２        レジスタ
５          波形テーブル
６          ローパスフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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