(57)【要約】【課題】長時間使用による素子の劣化の抑制と、長寿命化を実現するゲート信号線駆動回路及び表示装置。【解決手段】長時間ハイ電圧が印加される素子について、複数個の素子を並列に接続し、スイッチング素子によって、複数個の素子のうち少なくともいずれかが駆動されるように制御する。【選択図】図４
2010256422.tif 000002
【特許請求の範囲】
【請求項１】
信号ハイ期間にゲート信号線にハイ電圧を印加するとともに、前記信号ハイ期間以外の期間である信号ロー期間に前記ゲート信号線にロー電圧を印加するゲート信号線駆動回路において、
前記ゲート信号線に対して互いに並列に接続されるとともに、それぞれオン状態において前記ゲート信号線にロー電圧を印加する複数のロー電圧印加スイッチング素子を備え、
前記複数のロー電圧印加スイッチング素子は、いずれか少なくとも１つが前記信号ロー期間に応じてオン状態にされるとともに、いずれか少なくとも１つが前記信号ロー期間の少なくとも一部においてオフ状態にされるよう、それぞれオンオフされる、
ことを特徴とするゲート信号線駆動回路。
【請求項２】
請求項１に記載のゲート信号線駆動回路において、
前記各ロー電圧印加スイッチング素子の入力端には、該ロー電圧印加スイッチング素子がオフ状態となる場合にハイ電圧が印加される、
ことを特徴とするゲート信号線駆動回路。
【請求項３】
請求項１又は請求項２に記載のゲート信号線駆動回路において、
前記ゲート信号線に接続されるとともに、前記信号ハイ期間に応じてオン状態となって前記ゲート信号線にハイ電圧を印加するとともに、前記信号ロー期間に応じてオフ状態となるハイ電圧印加スイッチング素子と、
前記ハイ電圧印加スイッチング素子に対して互いに並列に接続されるとともに、それぞれオン状態において前記ハイ電圧印加スイッチング素子のスイッチ入力にロー電圧を印加する複数のスイッチング信号供給スイッチング素子と、をさらに備え、
前記複数のスイッチング信号供給スイッチング素子は、いずれか少なくとも１つが前記信号ロー期間に応じてオン状態にされるとともに、いずれか少なくとも１つが前記信号ロー期間に応じてオン状態にされるとともに、いずれか少なくとも１つが前記信号ロー期間の少なくとも一部においてオフ状態にされるよう、それぞれオンオフされる、
ことを特徴とするゲート信号線駆動回路。
【請求項４】
請求項３に記載のゲート信号線駆動回路において、
前記各スイッチング信号供給スイッチング素子の入力端には、該スイッチング信号供給スイッチング素子がオフ状態となる場合にハイ電圧が印加される、
ことを特徴とするゲート信号線駆動回路。
【請求項５】
請求項１乃至請求項４のいずれかに記載のゲート信号線駆動回路において、
前記複数のロー電圧印加スイッチング素子のスイッチ入力にそれぞれ接続される複数の制御スイッチング素子と、
前記各ロー電圧印加スイッチング素子のスイッチ入力に、前記制御スイッチング素子を介して、ハイ電圧を印加する制御電圧出力回路と、をさらに備え、
前記制御電圧出力回路には、前記ハイ電圧を保持する保持容量を備え、
前記各制御スイッチング素子は前記制御電圧出力回路の出力端に対して互いに並列に接続されるとともに、交互にオンオフされ、
前記保持容量は、前記制御スイッチング素子の切り替えタイミングに応じて電荷が補充される、
ことを特徴とするゲート信号線駆動回路。
【請求項６】
請求項１乃至請求項５のいずれかに記載のゲート信号線駆動回路を備える表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート信号線駆動回路及びそれを用いた表示装置に関する。特に、ゲート信号線駆動回路におけるノイズの抑制と長寿命化に関する。
【背景技術】
【０００２】
従来より、例えば、液晶表示装置において、ゲート信号線を走査するゲート信号線駆動回路に備えられたシフトレジスタ回路が、表示画面の画素領域に配置される薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと記す）と同一基板上に形成される方式、すなわち、シフトレジスタ内蔵方式が採用される場合がある。従来技術に係るシフトレジスタ回路として、特許文献１に記載されている。
【０００３】
ゲート信号線駆動回路に備えられたシフトレジスタ回路を構成する複数の基本回路それぞれは、一フレーム期間のうち、その基本回路からゲート信号が出力されるゲート信号線に対応するゲート走査期間（以下、信号ハイ期間と記す）にのみ、ハイ電圧がゲート信号Ｇｏｕｔとしてゲート信号線に出力され、それ以外の期間（以下、信号ロー期間と記す）は、ロー電圧がゲート信号Ｇｏｕｔとしてゲート信号線に出力される。
【０００４】
図１１は、従来技術に係るシフトレジスタ回路の基本回路の構成を、簡単に示した模式図である。シフトレジスタ回路の基本回路には、信号ロー期間に応じてゲート信号線にロー電圧を出力するロー電圧印加スイッチング素子ＳＷＡと、信号ハイ期間に応じてゲート信号線にハイ電圧を出力するハイ電圧印加スイッチング素子ＳＷＧを備えられている。
【０００５】
ロー電圧印加スイッチング素子ＳＷＡの入力端子には、ロー電圧線ＶＧＬが接続されている。基本回路のゲート信号Ｇｏｕｔが、信号ロー期間に、ロー電圧が安定して出力されるよう、信号ロー期間に応じて、ロー電圧印加スイッチング素子ＳＷＡはオンされ、ロー電圧線ＶＧＬの電圧であるロー電圧が出力される。また、信号ハイ期間に応じて、ロー電圧印加スイッチング素子ＳＷＡはオフされる。ロー電圧印加スイッチング素子ＳＷＡがオンされている間、ロー電圧印加スイッチング素子ＳＷＡのスイッチには、ハイ電圧が印加される。
【０００６】
ハイ電圧印加スイッチング素子ＳＷＧの入力端子には、基本クロック信号ＣＬＫが接続されている。対応するゲート信号線に対して、信号ハイ期間にハイ電圧が出力されるよう、信号ハイ期間に応じて、ハイ電圧印加スイッチング素子ＳＷＧはオンされ、基本クロック信号ＣＬＫの電圧が出力される。ここで、基本クロック信号ＣＬＫは、信号ハイ期間には、ハイ電圧となっている。また、信号ロー期間に応じて、ハイ電圧印加スイッチング素子ＳＷＧはオフされ、基本クロック信号ＣＬＫの信号を遮断し、出力しない。ハイ電圧印加スイッチング素子ＳＷＧがオンされている間、ハイ電圧印加スイッチング素子ＳＷＧのスイッチにはハイ電圧が印加され、ハイ電圧印加スイッチング素子ＳＷＧがオフされている間、ハイ電圧印加スイッチング素子ＳＷＧのスイッチにはロー電圧が印加される。
【０００７】
ハイ電圧印加スイッチング素子ＳＷＧのスイッチに、信号ロー期間に応じて、ロー電圧を供給するスイッチング信号供給スイッチング素子ＳＷＢが接続されている。スイッチング信号供給スイッチング素子ＳＷＢの入力端子にはロー電圧線ＶＧＬが接続されていて、信号ロー期間に応じて、スイッチング信号供給スイッチング素子ＳＷＢはオンされ、ハイ電圧印加スイッチング素子ＳＷＧのスイッチにロー電圧を印加する。また、信号ハイ期間に応じて、スイッチング信号供給スイッチング素子ＳＷＢはオフされる。スイッチング信号供給スイッチング素子ＳＷＢがオンされている間、スイッチング信号供給スイッチング素子ＳＷＢのスイッチにはハイ電圧が印加される。
【０００８】
図１２は、従来技術に係るシフトレジスタ回路の基本回路の回路図である。図に示す通り、ロー電圧印加スイッチング回路２１１に備えられたトランジスタＴ６が、ロー電圧印加スイッチング素子ＳＷＡに相当している。信号ロー期間に応じて、ノードＮ２はハイ電圧に維持され、ロー電圧線ＶＧＬのロー電圧を、出力端子ＯＵＴより、ゲート信号Ｇｎとして出力する。
【０００９】
また、図に示す通り、ハイ電圧印加スイッチング回路２１２に備えたトランジスタＴ５が、ハイ電圧印加スイッチング素子ＳＷＧに相当している。信号ハイ期間に応じて、ノードＮ１はハイ電圧となり、入力端子ＩＮ１より入力される基本クロック信号ＣＬＫ１の電圧を、出力端子ＯＵＴより、ゲート信号Ｇｎとして出力する。
【００１０】
さらに、図に示す通り、スイッチング信号供給スイッチング回路２１３に備えられたトランジスタＴ２が、スイッチング信号供給スイッチング素子ＳＷＢに相当している。信号ロー期間に応じて、ノードＮ２はハイ電圧に維持され、ロー電圧線ＶＧＬのロー電圧が、ノードＮ１に印加される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−９５１９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
一フレーム期間のうち、信号ロー期間はほとんどの期間を占めているため、ロー電圧印加スイッチング素子ＳＷＡやスイッチング信号供給スイッチング素子ＳＷＢは、長時間にわたって、オンされた状態に保たれる。この間、ロー電圧印加スイッチング素子ＳＷＡやスイッチング信号供給スイッチング素子ＳＷＢのスイッチには、長時間にわたって、ハイ電圧が印加されることとなる。
【００１３】
回路において、特定の素子に長時間、ハイ電圧が印加されてしまうと、一般には、その素子の特性が早く劣化を始める。スイッチング素子が、オンやオフにする駆動能力が不十分になると、他所からノイズ信号を遮断出来ずに、ゲート信号Ｇｏｕｔにノイズ信号が含まれてしまうなど、ゲート信号線駆動回路としての性能が劣化してしまう。
【００１４】
また、素子が駆動されることにより、素子の特性が劣化し、駆動時間の限界を超えて駆動されると、素子としての寿命を迎えてしまう。特定の素子が寿命を迎え、駆動能力を発揮出来なくなると、その素子が原因となって、ゲート信号線駆動回路全体としての寿命を決定してしまうこととなる。
【００１５】
本発明は、このような課題を鑑みて、長時間にわたってハイ電圧が印加されているスイッチング素子の劣化を遅延させ、ゲート信号線駆動回路としての性能の低下を抑制し、なおかつ、ゲート信号線駆動回路としての長寿命化を実現するゲート信号線駆動回路、及び、それを用いた表示装置の提供にある。
【課題を解決するための手段】
【００１６】
（１）本発明に係るゲート信号線駆動回路は、信号ハイ期間にゲート信号線にハイ電圧を印加するとともに、前記信号ハイ期間以外の期間である信号ロー期間に前記ゲート信号線にロー電圧を印加するゲート信号線駆動回路であって、前記ゲート信号線に対して互いに並列に接続されるとともに、それぞれオン状態において前記ゲート信号線にロー電圧を印加する複数のロー電圧印加スイッチング素子を備え、前記複数のロー電圧印加スイッチング素子は、いずれか少なくとも１つが前記信号ロー期間に応じてオン状態にされるとともに、いずれか少なくとも１つが前記信号ロー期間の少なくとも一部においてオフ状態にされるよう、それぞれオンオフされる、ことを特徴とする。
【００１７】
（２）上記（１）に記載のゲート信号線駆動回路であって、前記各ロー電圧印加スイッチング素子の入力端には、該ロー電圧印加スイッチング素子がオフ状態となる場合にハイ電圧が印加されていてもよい。
【００１８】
（３）上記（１）又は（２）に記載のゲート信号線駆動回路であって、前記ゲート信号線に接続されるとともに、前記信号ハイ期間に応じてオン状態となって前記ゲート信号線にハイ電圧を印加するとともに、前記信号ロー期間に応じてオフ状態となるハイ電圧印加スイッチング素子と、前記ハイ電圧印加スイッチング素子に対して互いに並列に接続されるとともに、それぞれオン状態において前記ハイ電圧印加スイッチング素子のスイッチ入力にロー電圧を印加する複数のスイッチング信号供給スイッチング素子と、をさらに備え、前記複数のスイッチング信号供給スイッチング素子は、いずれか少なくとも１つが前記信号ロー期間に応じてオン状態にされるとともに、いずれか少なくとも１つが前記信号ロー期間に応じてオン状態にされるとともに、いずれか少なくとも１つが前記信号ロー期間の少なくとも一部においてオフ状態にされるよう、それぞれオンオフされてもよい。
【００１９】
（４）上記（３）に記載のゲート信号線駆動回路であって、前記各スイッチング信号供給スイッチング素子の入力端には、該スイッチング信号供給スイッチング素子がオフ状態となる場合にハイ電圧が印加されてもよい。
【００２０】
（５）上記（１）乃至（４）のいずれかに記載のゲート信号線駆動回路であって、前記複数のロー電圧印加スイッチング素子のスイッチ入力にそれぞれ接続される複数の制御スイッチング素子と、前記各ロー電圧印加スイッチング素子のスイッチ入力に、前記制御スイッチング素子を介して、ハイ電圧を印加する制御電圧出力回路と、をさらに備え、前記制御電圧出力回路には、前記ハイ電圧を保持する保持容量を備え、前記各制御スイッチング素子は前記制御電圧出力回路の出力端に対して互いに並列に接続されるとともに、交互にオンオフされ、前記保持容量は、前記制御スイッチング素子の切り替えタイミングに応じて電荷が補充されてもよい。
【００２１】
（６）上記（１）乃至（５）のいずれかに記載のゲート信号線駆動回路を備える表示装置であってもよい。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態に係る液晶表示装置の全体斜視図である。
【図２】本発明の実施形態に係る液晶表示装置に備えられたＴＦＴ基板の等価回路の概念図である。
【図３】本発明の実施形態に係るシフトレジスタ回路のブロック図である。
【図４】本発明の第１の実施形態に係るシフトレジスタ回路の基本回路の回路図である。
【図５】本発明の第１の実施形態に係る１対の交流電圧線の電圧の時間変化を示す図である。
【図６】本発明の第１の実施形態に係るシフトレジスタ回路の基本回路に係る入力信号、ノード、ゲート信号の電圧の時間変化を示す図である。
【図７】本発明の第２の実施形態に係るシフトレジスタ回路の基本回路の回路図である。
【図８】本発明の第２の実施形態に係る２対の交流電圧線の電圧の時間変化を示す図である。
【図９】本発明の第３の実施形態に係る基本クロック信号の電圧の時間変化を示す図である。
【図１０】本発明の実施形態に係る他の一例を示す液晶表示装置に備えられたＴＦＴ基板の等価回路の概念図である。
【図１１】従来技術に係るシフトレジスタ回路の基本回路の構成を示す模式図である。
【図１２】従来技術に係るシフトレジスタ回路の基本構成の一例を示す回路図である。
【発明を実施するための形態】
【００２３】
［第１の実施形態］
本発明の第１の実施形態に係る表示装置は、たとえば、ＩＰＳ（In-Plane Switching）方式の液晶表示装置であって、図１に示す液晶表示装置の全体斜視図の通り、ゲート信号線１０５、映像信号線１０７、画素電極１１０、コモン電極１１１、及び、ＴＦＴ１０９などが配置されたＴＦＴ基板１０２と、当該ＴＦＴ基板１０２に対向し、カラーフィルタが設けられたフィルタ基板１０１と、当該両基板に挟まれた領域に封入された液晶材料と、ＴＦＴ基板１０２のフィルタ基板１０１側と反対側に接して位置するバックライト１０３と、を含んで構成されている。
【００２４】
図２は、ＴＦＴ基板１０２の等価回路の概念図である。図２において、ＴＦＴ基板１０２には、ゲート信号線駆動回路１０４に接続された多数のゲート信号線１０５が、互いに等間隔をおいて図中横方向に延びている。
【００２５】
ゲート信号線駆動回路１０４には、シフトレジスタ制御回路１１４と、シフトレジスタ回路１１２が備えられており、シフトレジスタ制御回路１１４は、シフトレジスタ回路１１２に対して、後述する制御信号１１５を出力している。
【００２６】
シフトレジスタ回路１１２には、複数のゲート信号線１０５それぞれに対応して、基本回路１１３が複数備えられている。例えば、ゲート信号線１０５が８００本存在しているとき、同じく、基本回路１１３が８００個、シフトレジスタ回路１１２に備えられている。シフトレジスタ制御回路１１４から入力される制御信号１１５により、各基本回路１１３は、一フレーム期間のうち、対応するゲート走査期間（信号ハイ期間）にはハイ電圧となり、それ以外の期間（信号ロー期間）にはロー電圧となるゲート信号を、対応するゲート信号線１０５に出力している。
【００２７】
また、データ駆動回路１０６に接続された多数の映像信号線１０７が互いに等間隔をおいて図中縦方向に延びている。そして、これらゲート信号線１０５及び映像信号線１０７により碁盤状に並ぶ画素領域がそれぞれ区画されている。また、各ゲート信号線１０５と平行にコモン信号線１０８が図中横方向に延びている。
【００２８】
ゲート信号線１０５及び映像信号線１０７により区画される各画素領域の隅には、ＴＦＴ１０９が形成されており、映像信号線１０７と画素電極１１０に接続されている。また、ＴＦＴ１０９のゲート電極は、ゲート信号線１０５と接続されている。各画素領域には、画素電極１１０に対向してコモン電極１１１が形成されている。
【００２９】
以上の回路構成において、各画素回路のコモン電極１１１にコモン信号線１０８を介して基準電圧が印加される。また、ゲート信号線１０５によりＴＦＴ１０９のゲート電極にゲート電圧を選択的に印加することにより、ＴＦＴ１０９を流れる電流が制御される。ゲート電極に選択的にゲート電圧が印加されたＴＦＴ１０９を通じて、映像信号線１０７に供給された映像信号の電圧が選択的に、画素電極１１０に印加される。これにより、画素電極１１０とコモン電極１１１との間に電位差が生じ、液晶分子の配向などを制御し、それにより、バックライト１０３からの光を遮蔽の度合を制御し、画像を表示することとなる。
【００３０】
図３は、シフトレジスタ回路１１２のブロック図である。例えば、ゲート信号線１０５が８００本ある場合、８００本のゲート信号線１０５にそれぞれ対応する８００個の基本回路１１３が、シフトレジスタ回路１１２に備えられている。図３には、８００個の基本回路１１３のうち、ｎ＝１からｎ＝５の５個の基本回路１１３について示してある。図３には、ｎ番目の基本回路が、基本回路１１３―ｎとして記されている。
【００３１】
シフトレジスタ制御回路１１４がシフトレジスタ回路１１２へ出力する制御信号１１５は、４相の互いに位相の異なる基本クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４、ハイ電圧線ＶＧＨ、ロー電圧線ＶＧＬ、互いに逆位相となる１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂ、補助信号ＣＬＫＳなどによって構成されている。
【００３２】
図３に示す基本回路１１３それぞれには、図の基本回路１１３―１に示される通り、４つの入力端子ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４と、１つの出力端子ＯＵＴとが備えられ、さらに、ハイ電圧線ＶＧＨ、ロー電圧線ＶＧＬ、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂとがそれぞれ接続されている。
【００３３】
ｎ番目の基本回路１１３―ｎの入力端子ＩＮ１，ＩＮ２について説明する。ｎ＝４ｍ−３（ｍ＝１，２，・・・２００）を満たす場合、基本クロック信号ＣＬＫ１，ＣＬＫ３が、それぞれ、入力端子ＩＮ１，ＩＮ２に入力される。同様に、ｎ＝４ｍ−２を満たす場合、基本クロック信号ＣＬＫ２，ＣＬＫ４が、ｎ＝４ｍ−１を満たす場合、基本クロック信号ＣＬＫ３，ＣＬＫ１が、ｎ＝４ｍを満たす場合、基本クロック信号ＣＬＫ４，ＣＬＫ２が、それぞれ、入力端子ＩＮ１，ＩＮ２に入力される。
【００３４】
ｎ番目の基本回路１１３―ｎの出力端子ＯＵＴから出力されるゲート信号をＧｎと定義する。ｎ番目の基本回路１１３―ｎの入力端子ＩＮ３には、ｎ−１番目の基本回路１１３―（ｎ−１）からのゲート信号Ｇｎ−１が、同じく入力端子ＩＮ４には、ｎ＋２番目の基本回路１１３―（ｎ＋２）からのゲート信号Ｇｎ＋２が、それぞれ、入力される。なお、１番目の基本回路１１３―１の入力端子ＩＮ３には、対応するゲート信号がないため、補助信号ＣＬＫＳが、同様に、７９９目の基本回路１１３―７９９の入力端子ＩＮ４には、８０１番目のダミー回路の出力Ｇ８０１が、８００番目の基本回路１１３―８００の入力端子ＩＮ４には、８０２番目のダミー回路の出力Ｇ８０２が、それぞれ入力され、８０１番目の基本回路１１３−８０１及び８０２番目の基本回路１１３−８０２の入力端子ＩＮ４には補助信号ＣＬＫＳが入力される。
【００３５】
図４は、シフトレジスタ回路１１２のｎ番目の基本回路１１３―ｎの回路図である。図４は、ｎがｎ＝４ｍ−３を満たす場合を示している。ｎが他の値をとる場合も、入力端子ＩＮ１，ＩＮ２に入力される基本クロックが異なる以外は、図４と同様である。
【００３６】
図１２に示す従来技術に係るシフトレジスタ回路の基本回路との主な相違点として、従来技術に係る基本回路において、ロー電圧印加スイッチング回路２１１には、ロー電圧印加スイッチング素子ＳＷＡに相当するトランジスタＴ６が１個備えられているところ、本実施形態に係る基本回路１１３には、ロー電圧印加スイッチング回路１１に、２個の並列に接続されたトランジスタＴ６，Ｔ６Ａが備えられている。同様に、従来技術にかかる基本回路において、スイッチング信号供給スイッチング回路２１３には、スイッチング信号供給スイッチング素子ＳＷＢに相当するトランジスタＴ２が１個備えられているところ、本実施形態に係る基本回路１１３には、２個の並列に接続されたトランジスタＴ２，Ｔ２Ａが備えられている。
【００３７】
ここで示したトランジスタは、制御スイッチング素子となるトランジスタＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４を介して、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂに接続されている。１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂは、互いに逆位相となっており、交互にハイ電圧とロー電圧を繰り返す。
【００３８】
図５は、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂの電圧の時間変化を示す図である。横軸方向は時間を表し、縦軸方向には、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂそれぞれのハイ電圧（Ｈ）とロー電圧（Ｌ）が表されている。図に示す通り、交流電圧線ＶＧＬ＿ＡＣ１がハイ電圧（ロー電圧）のとき、交流電圧線ＶＧＬ＿ＡＣ１Ｂがロー電圧（ハイ電圧）であり、互いに逆位相となっている。また、交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂそれぞれにおいて、ハイ電圧とロー電圧が交互に等しい期間によって周期的に変化している。
【００３９】
交流電圧線ＶＧＬ＿ＡＣ１がハイ電圧、交流電圧線ＶＧＬ＿ＡＣ１Ｂがロー電圧の場合、信号ロー期間に応じて、ロー電圧印加スイッチング素子としてトランジスタＴ６が、スイッチング信号供給スイッチング素子としてトランジスタＴ２が駆動される。一方、交流電圧線ＶＧＬ＿ＡＣ１がロー電圧、交流電圧線ＶＧＬ＿ＡＣ１Ｂがハイ電圧の場合、信号ロー期間に応じて、ロー電圧印加スイッチング素子としてトランジスタＴ６Ａが、スイッチング信号供給スイッチング素子としてトランジスタＴ２Ａが駆動される。
【００４０】
ここで、交流電圧線ＶＧＬ＿ＡＣ１がハイ電圧、交流電圧線ＶＧＬ＿ＡＣ１Ｂがロー電圧の場合について、説明する。図４に示す通り、トランジスタＴＡ１，ＴＡ４のゲートは交流電圧線ＶＧＬ＿ＡＣ１に、トランジスタＴＡ２，ＴＡ３のゲートは交流電圧線ＶＧＬ＿ＡＣ１Ｂに接続されている。このとき、トランジスタＴＡ１，ＴＡ４のゲートに、交流電圧線ＶＧＬ＿ＡＣ１のハイ電圧が印加され、トランジスタＴＡ１，ＴＡ４はオンされる。トランジスタＴＡ１の両端子には、ノードＮ２とノードＮ２Ａが接続されており、トランジスタＴＡ１がオンされると、ノードＮ２ＡがノードＮ２と導通する。トランジスタＴＡ４の入力端子に交流電圧線ＶＧＬ＿ＡＣ１Ｂが、出力端子にノードＮ２Ｂが接続されており、トランジスタＴＡ４がオンされると、ノードＮ２Ｂに、交流電圧線ＶＧＬ＿ＡＣ１Ｂのロー電圧が印加される。なお、トランジスタＴＡ２，ＴＡ３のゲートには、交流電圧線ＶＧＬ＿ＡＣ１Ｂのロー電圧が印加されるので、トランジスタＴＡ２，ＴＡ３はオフされた状態に保たれる。
【００４１】
トランジスタＴ２，Ｔ６のゲートには、ノードＮ２Ａが、トランジスタＴ２Ａ，Ｔ６Ａのゲートには、ノードＮ２Ｂが接続されている。ノードＮ２は、後述する通り、信号ロー期間に応じてハイ電圧となり、信号ハイ期間に応じてロー電圧となる。ノードＮ２Ａは、ノードＮ２と導通しているので、ノードＮ２とともに変化する。よって、信号ロー期間に応じて、トランジスタＴ２，Ｔ６のゲートにはハイ電圧が印加され、オンされる。一方、ノードＮ２Ｂはロー電圧となっているので、トランジスタＴ２Ａ，Ｔ６Ａのゲートにはロー電圧が印加され、オフされた状態に保たれる。
【００４２】
トランジスタＴ６の入力端子には、交流電圧線ＶＧＬ＿ＡＣ１Ｂが接続されている。信号ロー期間に応じて、ノードＮ２がハイ電圧となり、トランジスタＴ６がオンされ、交流電圧線ＶＧＬ＿ＡＣ１Ｂのロー電圧が、出力端子ＯＵＴより、ゲート信号Ｇｎとして出力される。信号ハイ期間に応じて、ノードＮ２はロー電圧となり、トランジスタＴ６はオフされる。
【００４３】
また、基本回路１１３―ｎには、ハイ電圧印加スイッチング回路１２が備えられており、ハイ電圧印加スイッチング回路１２には、ハイ電圧印加スイッチング素子であるトランジスタＴ５と、昇圧容量Ｃ１が、備えられている。
【００４４】
トランジスタＴ５の入力端子には、入力端子ＩＮ１が接続されており、入力端子ＩＮ１に基本クロック信号ＣＬＫ１が入力される。トランジスタＴ５のゲートには、ノードＮ１の電圧が印加される。ノードＮ１は、信号ハイ期間に応じて、ハイ電圧となり、この時、トランジスタＴ５のゲートには、ノードＮ１のハイ電圧が印加されるので、トランジスタＴ５はオンされ、基本クロック信号ＣＬＫ１の信号が、出力端子ＯＵＴより、ゲート信号Ｇｎとして出力される。また、ノードＮ１は、信号ロー期間に応じて、ロー電圧となり、この時、トランジスタＴ５はオフされる。
【００４５】
ノードＮ１をロー電圧に制御する働きをするのが、スイッチング信号供給スイッチング回路１３である。スイッチング信号供給スイッチング回路１３に備えられたトランジスタＴ２の入力端子には、交流電圧線ＶＧＬ＿ＡＣ１Ｂが接続されている。トランジスタＴ６と同様に、信号ロー期間に応じて、ノードＮ２がハイ電圧となり、トランジスタＴ２がオンされ、交流電圧線ＶＧＬ＿ＡＣ１Ｂのロー電圧が、トランジスタＴ５のゲートにノードＮ１として印加され、トランジスタＴ５はオフされる。また、信号ハイ期間に応じて、トランジスタＴ２はオフされる。
【００４６】
このように、信号ハイ期間に応じて、ノードＮ１はハイ電圧に、ノードＮ２はロー電圧となり、信号ロー期間に応じて、ノードＮ１はロー電圧に、ノードＮ２はハイ電圧に維持される。図に示す他のトランジスタや容量は、これらノードを制御するために備えられている。とくに、制御電圧出力回路１４には、トランジスタＴ３，Ｔ４，Ｔ７及び保持容量Ｃ３が備えられ、制御電圧出力回路１４によって、ノードＮ２は制御される。
【００４７】
図６は、ｎ＝４ｍ−３を満たすｎ番目の基本回路１１３―ｎのノードＮ１，Ｎ２の時間的な変化を、入力信号である基本クロック信号と、近傍の基本回路のゲート信号とともに示したものである。以下、図６に示す各信号の時間変化とともに、基本回路１１３の動作について説明する。
【００４８】
図４に示す通り、トランジスタＴ１，Ｔ７のゲートには、入力端子ＩＮ３が接続されており、前段の基本回路１１３―（ｎ−１）からのゲート信号Ｇｎ−１が入力端子ＩＮ３に入力される。図６に示す期間Ｐ１に、ゲート信号Ｇｎ−１がハイ電圧となるので、期間Ｐ１に、２個のトランジスタＴ１，Ｔ７はオンされる。
【００４９】
トランジスタＴ１の入力端子には、ハイ電圧線ＶＧＨが接続されており、トランジスタＴ７の入力端子には、ロー電圧線ＶＧＬが接続されている。よって、トランジスタＴ１がオンされると、ハイ電圧線ＶＧＨのハイ電圧がノードＮ１に印加され、トランジスタＴ７がオンされると、ロー電圧線ＶＧＬのロー電圧がノードＮ２に印加される。
【００５０】
信号ハイ期間である期間Ｐ２において、ノードＮ１はハイ電圧に維持され、トランジスタＴ５はオンされた状態で維持される。期間Ｐ２に、入力端子ＩＮ１に入力される基本クロック信号ＣＬＫ１は、ハイ電圧となる。よって、期間Ｐ２において、基本クロック信号ＣＬＫ１のハイ電圧が、トランジスタＴ５を介して、出力端子ＯＵＴより、ゲート信号Ｇｎとして出力される。
【００５１】
ここで、実際には、トランジスタＴ１に、閾値電圧Ｖｔｈが存在するために、期間Ｐ１において、ノードＮ１の電圧は、ハイ電圧線ＶＧＨのハイ電圧から、トランジスタＴ１の閾値電圧Ｖｔｈを減じた電圧となってしまう。この電圧では、信号ハイ期間である期間Ｐ２において、トランジスタＴ５を十分にオンすることが出来ない場合もあり得るので、ハイ電圧印加スイッチング回路１２には、昇圧容量Ｃ１がトランジスタＴ５と並列に接続されている。期間Ｐ２になると、ゲート信号Ｇｎ−１がロー電圧に変化し、トランジスタＴ１がオフされるが、ノードＮ１はハイ電圧に維持され、トランジスタＴ５はオンされ状態を保つ。期間Ｐ２には、出力端子ＯＵＴに、入力端子ＩＮ１に入力される基本クロック信号ＣＬＫ１のハイ電圧が印加され、昇圧容量Ｃ１の容量カップリングにより、ノードＮ１は更に高電圧に昇圧される。これは、ブートストラップ電圧と呼ばれている。
【００５２】
図４に示す通り、トランジスタＴ４の入力端子には、ロー電圧線ＶＧＬが接続されており、トランジスタＴ４のゲートには、ノードＮ１が印加されている。よって、ノードＮ１がハイ電圧である期間、すなわち、期間Ｐ１，Ｐ２，Ｐ３の間、トランジスタＴ４はオンされ、ロー電圧線ＶＧＬのロー電圧を出力し、トランジスタＴ７がオフされた後も、ノードＮ２はロー電圧に維持される。
【００５３】
図４に示す通り、トランジスタＴ９の入力端子には、ロー電圧線ＶＧＬが接続されており、トランジスタＴ９のゲートには入力端子ＩＮ４が接続されている。入力端子ＩＮ４に、次々段の基本回路１１３―（ｎ＋２）からのゲート信号Ｇｎ＋２が入力される。
【００５４】
図６に示す通り、期間Ｐ４に、ゲート信号Ｇｎ＋２がハイ電圧となるので、期間Ｐ４に、トランジスタＴ９はオンされ、ロー電圧線ＶＧＬのロー電圧がノードＮ１に印加される。これにより、トランジスタＴ５はオフされる。また、同時に、トランジスタＴ４もオフされる。
【００５５】
図４に示す通り、ロー電圧線ＶＧＬとハイ電圧線ＶＧＨの間には、制御電圧出力回路１４に備えられた保持容量Ｃ３及びトランジスタＴ３が直列に接続されている。トランジスタＴ３の出力端子と保持容量Ｃ３の正極は、ノードＮ２に接続されている。また、保持容量のＣ３の負極にはロー電圧線ＶＧＬが、トランジスタＴ３の入力端子にはハイ電圧線ＶＧＨが、それぞれ接続されている。トランジスタＴ３のゲートには、入力端子ＩＮ２が接続され、入力端子ＩＮ２に基本クロック信号ＣＬＫ３が入力される。
【００５６】
期間Ｐ４に、基本クロック信号ＣＬＫ３がハイ電圧となるので、期間Ｐ４に、トランジスタＴ３はオンされ、ノードＮ２の電圧をハイ電圧に変化させる。同時に、保持容量Ｃ３がハイ電圧に充電される。
【００５７】
その後、期間Ｐ５に、基本クロック信号ＣＬＫ３がロー電圧となり、トランジスタＴ３がオフされた後も、保持容量Ｃ３によりノードＮ２の電圧はハイ電圧で維持される。さらに、基本クロック信号ＣＬＫ３は周期的にハイ電圧となり、保持容量Ｃ３を周期的に充電し続けるので、ノードＮ２の電圧はハイ電圧に維持されることとなる。
【００５８】
以上により、信号ハイ期間に応じて、期間Ｐ１，Ｐ２，Ｐ３の期間においては、ノードＮ１はハイ電圧となり、ハイ電圧印加スイッチング素子であるトランジスタＴ５はオンされ、この期間、基本クロック信号ＣＬＫ１の電圧が、出力端子ＯＵＴより、ゲート信号Ｇｎとして出力される。とくに、期間Ｐ２において、基本クロック信号ＣＬＫ１はハイ電圧となるので、ゲート信号Ｇｎもこの期間、ハイ電圧になる。また、この期間において、ノードＮ２はロー電圧となり、ロー電圧印加スイッチング素子であるトランジスタＴ６、及び、スイッチング信号供給スイッチング素子であるトランジスタＴ２は、オフされる。
【００５９】
また、信号ロー期間に応じて、１フレーム期間のうち、期間Ｐ１，Ｐ２，Ｐ３以外の期間においては、ノードＮ２がハイ電圧で維持され、トランジスタＴ２がオンされ、ノードＮ１はロー電圧で維持される。同じく、トランジスタＴ６がオンされ、交流電圧線ＶＧＬ＿ＡＣ１Ｂのロー電圧が、出力端子ＯＵＴより、ゲート信号Ｇｎとして出力する。そして、１フレーム期間のうち、大部分の時間において、トランジスタＴ６及びトランジスタＴ２のゲートにはハイ電圧が印加されることとなる。
【００６０】
以上、交流電圧線ＶＧＬ＿ＡＣ１がハイ電圧、交流電圧線ＶＧＬ＿ＡＣ１Ｂがロー電圧の場合について、説明した。これに対して、交流電圧線ＶＧＬ＿ＡＣ１がロー電圧、交流電圧線ＶＧＬ＿ＡＣ１Ｂがハイ電圧の場合は、トランジスタＴＡ２，ＴＡ３のゲートに、交流電圧線ＶＧＬ＿ＡＣ１Ｂのハイ電圧が印加され、トランジスタＴＡ２，ＴＡ３がオンされる。トランジスタＴＡ３の両端子には、ノードＮ２とノードＮ２Ｂが接続されており、トランジスタＴＡ３がオンされると、ノードＮ２ＢがノードＮ２と導通する。トランジスタＴＡ２の入力端子に交流電圧線ＶＧＬ＿ＡＣ１が、出力端子にノードＮ２Ａが接続されており、トランジスタＴＡ２がオンされると、ノードＮ２Ａに、交流電圧線ＶＧＬ＿ＡＣ１のロー電圧が印加される。なお、トランジスタＴＡ１，ＴＡ４のゲートには、交流電圧線ＶＧＬ＿ＡＣ１のロー電圧が印加されるので、トランジスタＴＡ１，ＴＡ４はオフされた状態に保たれる。
【００６１】
この場合、信号ロー期間に応じて、トランジスタＴ２Ａ，Ｔ６Ａがオンされ、一方、トランジスタＴ２，Ｔ６はオフされた状態に保たれる。
【００６２】
この場合、信号ロー期間に応じて、ロー電圧印加スイッチング素子として、トランジスタＴ６の代わりに、トランジスタＴ６Ａが、スイッチング信号供給スイッチング素子として、トランジスタＴ２の代わりに、トランジスタＴ２Ａが駆動される。しかしながら、これ以外の動作は、上述する動作と同様である。そして、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂの電圧の変化に伴って、駆動されるスイッチング素子が順次繰り返し、切り替えられる。
【００６３】
このように、図１２に示す従来技術に係る基本回路１１３において、トランジスタＴ２，Ｔ６のゲートに、長時間、ハイ電圧が印加されていたが、図４に示す本実施形態に係る基本回路１１３において、トランジスタのゲートにハイ電圧が印加される時間を、トランジスタＴ２，Ｔ６と、トランジスタＴ２Ａ，Ｔ６Ａに、それぞれ分担させることが出来ている。これにより、スイッチング素子の劣化への時間を遅らせることができ、また、長寿命化を実現させることが出来ている。
【００６４】
特に、これらトランジスタがＴＦＴであり、さらに、ＴＦＴにおける半導体薄膜が非晶質シリコン（Amorphous Silicon：以下、ａ―Ｓｉと記す）で構成されている場合、本発明の効果はさらに高まる。ａ―ＳｉのＴＦＴに、長時間、正バイアス電圧を印加し続けた場合、閾値電圧Ｖｔｈが高電圧側にシフトする。これは、Ｖｔｈシフトと呼ばれている。たとえば、７０℃の環境下で、ａ−ＳｉのＴＦＴに３０Ｖの正バイアス電圧が３時間以上印加されることにより、Ｖｔｈシフトが１０Ｖ以上生じてしまう。
【００６５】
本実施形態に係る基本回路１１３において、トランジスタのゲートにハイ電圧が印加される時間をそれぞれ２個のトランジスタに分担させることにより、１個のトランジスタのゲートにハイ電圧が印加される時間を軽減している。この観点から、Ｖｔｈシフトを遅らせることとなるが、本実施形態に係る基本回路１１３においては、それだけに留まらない。
【００６６】
たとえば、交流電圧線ＶＧＬ＿ＡＣ１がハイ電圧、交流電圧線ＶＧＬ＿ＡＣ１Ｂがロー電圧の場合、ノードＮ２ＡがノードＮ２と導通し、ノードＮ２Ｂがロー電圧となる。このとき、例えば、ロー電圧印加スイッチング素子としてトランジスタＴ６が駆動され、トランジスタＴ６Ａはオフ状態に保たれる。このとき、トランジスタＴ６Ａの入力端子には、交流電圧線ＶＧＬ＿ＡＣ１のハイ電圧が、トランジスタＴ６Ａのゲートには、ノードＮ２Ｂのロー電圧が、印加されている。入力端子がゲートよりも高い電圧がかかっており、トランジスタＴ６Ａには逆バイアス電圧が印加されている。トランジスタに逆バイアス電圧が印加されると、Ｖｔｈシフトが逆向きに進行する。すなわち、当該トランジスタがオフ状態に保たれているときには、当該トランジスタに逆バイアス電圧がかかるので、さらに、Ｖｔｈシフトの抑制を大きく促進することが出来ている。
【００６７】
なお、ここで、図５に示す交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂの電圧が、ハイ電圧からロー電圧へ（ロー電圧からハイ電圧へ）変化するときに、駆動されるトランジスタが切り替わる。この切り替えの時期は、フレーム期間のうち、ゲート信号が出力されない帰線期間であることが望ましい。それゆえ、これら交流電圧線において、連続してハイ電圧（ロー電圧）である期間は、フレーム期間の整数倍であることが望ましい。
【００６８】
図４に示す基本回路１１３―ｎにおいては、ロー電圧印加スイッチング回路１１及びスイッチング信号供給スイッチング回路１３において、並列に接続されるトランジスタを、それぞれ２個のトランジスタとしている。これは、基本回路１１３において、ゲートにハイ電圧が長時間印加されているロー電圧印加スイッチング素子及びスイッチング信号供給スイッチング素子両方について、ハイ電圧が印加される時間をそれぞれ２個のトランジスタで分担している。基本回路１１３に備えられるトランジスタのうち、ゲートに長時間ハイ電圧が印加されるトランジスタすべてにおいて、ハイ電圧が印加される時間が半減されている。それゆえ、トランジスタの劣化によるノイズの抑制及び長寿命化という本発明の効果は高まっている。
【００６９】
しかしながら、ロー電圧印加スイッチング素子とスイッチング信号供給スイッチング素子のいずれかのみ、並列に接続された２個のトランジスタとしていてもよい。すなわち、図４に従来技術に係る基本回路１１３において、ロー電圧印加スイッチング回路に備えられるトランジスタを、２個のトランジスタＴ６，Ｔ６Ａとしても構わない。同様に、スイッチング信号供給スイッチング回路に備えられるトランジスタを、２個のトランジスタＴ２，Ｔ２Ａとしても構わない。いずれの場合であっても、回路に２個並列に備えられたトランジスタそれぞれは、ハイ電圧が印加される時間が半減され、そのトランジスタについて、本発明の効果が得られている。
【００７０】
［第２の実施形態］
本発明の第２の実施形態に係る表示装置の基本的な構成は、第１の実施形態に係る表示装置と同じである。その上で、第１の実施形態に係る表示装置とは、シフトレジスタ制御回路１１４が出力する制御信号１１５に、さらにもう１対の交流電圧線ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂが含まれている点で、異なっている。そして、図３に示すシフトレジスタ回路１１２のブロック図と異なり、これら２対の交流電圧線が、基本回路１１３それぞれに入力される。
【００７１】
図７は、第２の実施形態に係るｎ番目の基本回路１１３―ｎの回路図である。図４に示す基本回路１１３とは、以下の点で異なっている以外、基本的な構成は同じである。図４に示す基本回路１１３においても、図７に示す基本回路１１３においても、ロー電圧印加スイッチング回路１１に備えられた２個のトランジスタＴ６，Ｔ６Ａは、それぞれ、ノードＮ２Ａ，Ｎ２Ｂによって制御される。スイッチング信号供給スイッチング回路１３に備えられた２個のトランジスタＴ２，Ｔ２Ａについても同様である。図７に示す第２の実施形態に係る基本回路１１３においては、ノードＮ２Ａによって制御されるトランジスタ及びノードＮ２Ａを制御するトランジスタが、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂが接続されている。同様に、ノードＮ２Ｂに関わるトランジスタは、もう１対の交流電圧線ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂに接続されている。これにより、ノードＮ２Ａ及びノードＮ２Ｂは、それぞれ独立に、それぞれ１対の交流電圧線によって制御される。
【００７２】
図８は、２対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂ，ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂの電圧の時間変化を示す図である。図５と同様に、横軸方向は時間を、縦軸方向はそれぞれの交流電圧線の電圧が表されている。図８に示す通り、交流電圧線ＶＧＬ＿ＡＣ１に係るそれぞれの期間を、Ｐ１Ａ，Ｐ２Ａ，Ｐ３Ａ，・・・と、交流電圧線ＶＧＬ＿ＡＣ２に係るそれぞれの期間を、Ｐ１Ｂ，Ｐ２Ｂ，Ｐ３Ｂ，・・・と、図に示す時刻を、それぞれｔ１，ｔ２と、定義する。図８に示す通り、２本の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ２は、ともに、ハイ電圧である期間が、ロー電圧である期間よりも長くなっている。例えば、交流電圧線ＶＧＬ＿ＡＣ１において、ハイ電圧である期間Ｐ１Ａ，Ｐ３Ａ，・・・は、ロー電圧である期間Ｐ２Ａ，Ｐ４Ａ，・・・よりも、長くなっている。そして、２本の交流電圧線ＶＧＬ＿ＡＣ１Ｂ，ＶＧＬ＿ＡＣ２Ｂは、それぞれ、２本の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ２の逆位相となっている。
【００７３】
それゆえ、例えば、期間Ｐ１Ｂにおいてロー電圧であった交流電圧線ＶＧＬ＿ＡＣ２が、時刻ｔ１に、ハイ電圧に変化する。その後、期間Ｐ１Ａにおいてハイ電圧であった交流電圧線ＶＧＬ＿ＡＣ１が、時刻ｔ２に、ロー電圧に変化する。すなわち、２本の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ２には、ハイ電圧となっている各期間において、ロー電圧からハイ電圧に変化してしばらくの期間、そして、ハイ電圧からロー電圧に変化する直前のしばらくの期間、２本の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ２がともにハイ電圧となっている重なりの期間が存在している。
【００７４】
以下、ノードＮ２Ａ，Ｎ２Ｂの変化について、図８に示す時間変化に従って説明する。期間Ｐ１Ａにおいて、交流電圧線ＶＧＬ＿ＡＣ１はハイ電圧であるので、トランジスタＴＡ１はオンされ、また、トランジスタＴＡ２はオフされており、ノードＮ２ＡはノードＮ２と導通している。また、期間Ｐ１Ｂにおいて、交流電圧線ＶＧＬ＿ＡＣ２はロー電圧であるので、トランジスタＴＡ４はオンされ、また、トランジスタＴＡ３はオフされており、ノードＮ２Ｂはロー電圧に保たれている。
【００７５】
時刻ｔ１に、交流電圧線ＶＧＬ＿ＡＣ２がロー電圧からハイ電圧に、交流電圧線ＶＧＬ＿ＡＣ２Ｂがハイ電圧からロー電圧に、変化する。これにより、トランジスタＴＡ３はオンされ、トランジスタＴＡ４がオフされることとなり、ノードＮ２ＢとノードＮ２が導通する。これにより、ノードＮ２は、ノードＮ２ＡとノードＮ２Ｂの両方と導通することとなる。ノードＮ２の電圧は、スイッチング信号供給スイッチング回路１３に備えられた保持容量Ｃ３によって維持されている。時刻ｔ１に、ノードＮ２は、ノードＮ２Ａに加えて、ノードＮ２Ｂとも導通をすることとなり、電荷分配が生じ、保持容量Ｃ３の電圧が降下し、ノードＮ２が降下し、ノードＮ２Ａもそれに応じて降下する。このとき、ノードＮ２ＡもノードＮ２Ｂも、ハイ電圧とロー電圧の間のいずれかの電圧となる。すなわち、トランジスタＴ２，Ｔ６は不十分にオフされ、また、トランジスタＴ２Ａ，Ｔ６Ａは不十分にオンされてしまうが、これらトランジスタの入力端子には、ともにロー電圧となっている交流電圧線ＶＧＬ＿ＡＣ１Ｂ，ＶＧＬ＿ＡＣ２Ｂのいずれかに接続されているため、ゲート信号Ｇｎにおいても、ノードＮ１においても、安定してロー電圧が維持されている。
【００７６】
時刻ｔ２に、交流電圧線ＶＧＬ＿ＡＣ１がハイ電圧からロー電圧に、交流電圧線ＶＧＬ＿ＡＣ１Ｂがロー電圧からハイ電圧に、変化する。これにより、トランジスタＴＡ１はオフされ、トランジスタＴＡ２がオンされ、ノードＮ２Ａがロー電圧に変化する。
【００７７】
この際に、トランジスタＴ２，ＴＡ２の内部容量などにより、ノードＮ２Ａがロー電圧に変化する前に、浮き上がりが生じてしまう。この浮き上がりによって、ノードＮ２Ａの電圧の引き下げが遅れると、トランジスタＴ６が一部オンされた状態となり、交流電圧線ＶＧＬ＿ＡＣ１Ｂのハイ電圧の一部を、ゲート信号Ｇｎに印加する可能性が出てしまう。すなわち、信号ロー期間において、スイッチング素子の切り替えにより、ゲート信号Ｇｎのロー電圧にノイズが生じることとなる。
【００７８】
しかしながら、本実施形態に係る基本回路１１３において、ノードＮ２Ａは、時刻ｔ２の直前には、すでにハイ電圧から降下しており、時刻ｔ２の直後に、内部容量による浮き上がりが生じても、ノードＮ２Ａがハイ電圧から変化するときと比べると、低い電圧を保ち、ロー電圧へ変化していく。すなわち、トランジスタＴ６が一部オンされることにより生じるゲート信号Ｇｎのノイズを抑制することが出来る。
【００７９】
よって、本実施形態に係る基本回路においては、第１の実施形態に係る基本回路と同様の効果に加えて、スイッチング素子の切り替え時に生じてしまうゲート信号Ｇｎのノイズを抑制することが出来る。
【００８０】
［第３の実施形態］
本発明の第３の実施形態に係る表示装置の基本的な構成は、第１の実施形態に係る表示装置と同じである。本実施形態に係るｎ番目の基本回路１１３―ｎも、図４に示す基本回路１１３の回路図に示す通りである。また、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂの電圧の時間変化も、図５に示す通りである。その上で、本実施形態においては、基本クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４が、図６に示す基本クロック信号とは異なる変化をする。
【００８１】
図９は、本実施形態に係る基本クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４の電圧の時間変化を、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂの電圧の変化とともに、示した図である。図６に示すように、４相の互いに位相が異なる基本クロック信号として、各基本クロック信号の電圧は順に変化しているが、それに加えて、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂの電圧変化時に応じて、次の期間は、すべての基本クロック信号の電圧がハイ電圧となっている。
【００８２】
これは、図６に示す基本クロック信号の場合、交流電圧線の変化に伴い、スイッチング素子が切り替わる際、前述の通り、保持容量Ｃ３からの電荷分配により、ノードＮ２の電圧が降下してしまう。しかし、本実施形態に係る基本クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４は、交流電圧線の変化直後の期間に、すべてハイ電圧となっている。図４に示すｎ番目の基本回路１１３―ｎの場合、ｎはｎ＝４ｍ−３を満たしており、入力端子ＩＮ２には、基本クロック信号ＣＬＫ３が入力される。この基本クロック信号ＣＬＫ３のハイ電圧により、保持容量Ｃ３は充電されるため、ノードＮ２の降下が抑制される。
【００８３】
これにより、例えば、図９に示す通り、交流電圧線ＶＧＬ＿ＡＣ１がハイ電圧からロー電圧に、交流電圧線ＶＧＬ＿ＡＣ１Ｂがロー電圧からハイ電圧に、変化するとき、ノードＮ２Ｂがロー電圧からハイ電圧に変化する。本実施形態においては、ノードＮ２ＡとノードＮ２Ｂの切り替え時に生じるノードＮ２の降下が抑制されているので、ノードＮ２Ｂがより短い時間でロー電圧からハイ電圧に変化することが出来る。この場合、トランジスタＴ２Ａ，Ｔ６Ａがより短い時間で十分にオンされる状態に変化するため、これらトランジスタの駆動性能が向上する。
【００８４】
なお、図７に示す第２の実施形態に係る基本回路１１３に入力される図８に示す２対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂ，ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂにおいて、交流電圧線ＶＧＬ＿ＡＣ１のハイ電圧の期間Ｐ１Ａの長さと、ロー電圧の期間Ｐ２Ａの長さと、交流電圧線ＶＧＬ＿ＡＣ２のロー電圧の期間Ｐ１Ｂの長さと、ハイ電圧の期間Ｐ２Ｂがすべて等しくなり、２本の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ２が互いに逆位相となる場合、図４に示す第１の実施形態に係る基本回路１１３と等価になる。
【００８５】
図７に示す基本回路１１３においては、ロー電圧印加スイッチング回路１１及びスイッチング信号供給スイッチング回路１３それぞれに、２個のトランジスタが並列に備えられているが、２個に限定されることはない。３個、４個とさらに、増加させてもよい。その場合、それぞれのノードに対応して接続される３対、４対の交流電圧線とさらに、増加させることとなる。トランジスタにハイ電圧が印加される時間を、さらに多くのトランジスタで分担することとなり、１個当たりのトランジスタにハイ電圧が印加される時間を、さらに軽減させることが出来る。
【００８６】
上記において、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂのハイ電圧の期間が、または、２本の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ２のハイ電圧の期間が、それぞれ、互いに等しい場合について説明したが、これら期間が等しい場合に限られる必要はない。並列に備えられた複数のトランジスタで、ハイ電圧が印加される時間を分担することにより、１個のトランジスタにハイ電圧が印加される時間が軽減されれば、たとえその期間が等しくない場合であっても、本発明の効果は得られる。
【００８７】
さらに、本発明の実施形態に係る表示装置において、上記では、図２に示す通り、ＩＰＳ方式の液晶表示装置について説明しているが、本発明に係る表示装置は、ＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等、その他の駆動方式の液晶表示装置であってもよいし、有機ＥＬ表示装置など、他の表示装置であってもよい。図１０は、ＶＡ方式及びＴＮ方式の液晶表示装置に備えられるＴＦＴ基板１０２の等価回路の概念図である。ＶＡ方式及びＴＮ方式の場合には、コモン電極１１１がＴＦＴ基板１０２と対向するフィルタ基板１０１に設けられている。
【符号の説明】
【００８８】
１１  ロー電圧印加スイッチング回路、１２  ハイ電圧印加スイッチング回路、１３  スイッチング信号供給スイッチング回路、１４  制御電圧出力回路、１０１  フィルタ基板、１０２  ＴＦＴ基板、１０３  バックライト、１０４  ゲート信号線駆動回路、１０５  ゲート信号線、１０６  データ駆動回路、１０７  映像信号線、１０８  コモン信号線、１０９  ＴＦＴ、１１０  画素電極、１１１  コモン電極、１１２  シフトレジスタ回路、１１３  基本回路、１１４  シフトレジスタ制御回路、１１５  制御信号、２１１  ロー電圧印加スイッチング回路、２１２  ハイ電圧印加スイッチング回路、２１３  スイッチング信号供給スイッチング回路、Ｃ１  昇圧容量、Ｃ３  保持容量、ＣＬＫ，ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４  基本クロック信号、ＣＬＫＳ  補助信号、Ｇｎ，Ｇｏｕｔ  ゲート信号、ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４  入力端子、Ｎ１，Ｎ２，Ｎ２Ａ，Ｎ２Ｂ  ノード、ＯＵＴ  出力端子、ＳＷＡ  ロー電圧印加スイッチング素子、ＳＷＢ  スイッチング信号供給スイッチング素子、ＳＷＧ  ハイ電圧印加スイッチング素子、ＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４，Ｔ２，Ｔ２Ａ，Ｔ５，Ｔ６，Ｔ６Ａ  トランジスタ、ＶＧＨ  ハイ電圧線、ＶＧＬ  ロー電圧線、ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂ，ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂ  交流電圧線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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