(57)【要約】【課題】ボイドがなく、生産性が高い半導体チップ及びその製造方法を提供する。【解決手段】ｎ＋型のシリコンウェーハ１１ｗ上にｎ型シリコン層１２を形成し、ｎ型シリコン層１２の上面側から一方向に延びるトレンチ１３を形成する。このとき、トレンチ１３は、ウェーハ１１ｗの一方の端縁付近から他方の端縁付近まで連続的に形成し、トレンチ１３の両端部がチップ領域Ｒｃの内部に配置されないようにする。次に、トレンチ１３の内面上にｐ型シリコンをエピタキシャル成長させることにより、トレンチ１３内にｐ型シリコンピラー１４を埋設する。次に、ウェーハ１１ｗをダイシングラインＤＬに沿って複数のチップに切り分ける。これにより、半導体チップを製造する。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に設けられ、一方向に延びるトレンチが上面側から形成された第１導電型の半導体層と、
前記トレンチ内に埋設された第２導電型の半導体ピラーと、
を備え、
前記半導体ピラーは、前記半導体層の前記一方向における一方の端面から他方の端面までの全長にわたって連続的に形成されていることを特徴とする半導体チップ。
【請求項２】
前記半導体層及び半導体ピラーの上層部分に形成され、不純物濃度が前記半導体層の不純物濃度よりも高く、上方から見た形状が前記半導体チップの外縁に沿った環状である拡散領域をさらに備えたことを特徴とする請求項１記載の半導体チップ。
【請求項３】
前記半導体層及び前記半導体ピラーに埋め込まれ、上方から見た形状が前記半導体チップの外縁に沿った環状である絶縁層をさらに備えたことを特徴とする請求項１記載の半導体チップ。
【請求項４】
前記半導体層及び前記半導体ピラーの上方に設けられ、導電材料からなり、上方から見た形状が前記半導体チップの外縁に沿った環状であるフィールドプレート電極をさらに備えたことを特徴とする請求項１記載の半導体チップ。
【請求項５】
第１導電型の半導体ウェーハ上に第１導電型の半導体層を形成する工程と、
前記半導体層の上面側から一方向に延びるトレンチを形成する工程と、
前記トレンチの内面上に第２導電型の半導体材料を堆積させることにより前記トレンチ内に半導体ピラーを埋設する工程と、
前記半導体ウェーハを複数のチップに切り分ける工程と、
を備え、
前記チップを切り分ける工程において、前記チップの端面で前記半導体ピラーが露出するようにダイシングを行うことを特徴とする半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ及びその製造方法に関し、特に、スーパージャンクション構造を備えた電力制御用半導体チップ及びその製造方法に関する。
【背景技術】
【０００２】
高い耐圧と低いオン抵抗とを両立させた電力制御用半導体チップとして、ｎ型の半導体層にｐ型の半導体ピラーを埋め込み、ｎ型部分とｐ型部分とを交互に配列させたスーパージャンクション構造（以下、「ＳＪ構造」ともいう）を持つ縦形ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）が知られている。ＳＪ構造においては、ｎ型部分とｐ型部分に含まれる不純物量を相互に等しくすることで、擬似的にノンドープ層を作り出して高耐圧を保持しつつ、不純物濃度が高いｎ型部分を介して電流を流すことにより、低いオン抵抗を実現することができる。
【０００３】
このようなＳＪ構造のＭＯＳＦＥＴを形成する方法の１つとして、ｎ＋型の半導体基板上にｎ型の半導体層をエピタキシャル成長法によって成長させ、この半導体層に複数本のトレンチを形成し、トレンチ内にｐ型半導体材料をエピタキシャル成長させてｐ型の半導体ピラーを形成する方法がある。
【０００４】
しかし、この方法においては、トレンチの開口部におけるｐ型半導体材料の成長速度がトレンチの内部における成長速度よりも高くなり、トレンチの内部が埋まる前に開口部が塞がってしまい、トレンチの内部にボイドが形成されてしまうという問題がある。この問題を回避するために、エピタキシャル成長の条件を所定の範囲に制御する方法が提案されている（例えば、特許文献１参照。）。しかしながら、エピタキシャル成長の条件をボイドが形成されないような条件とすると、ｐ型半導体材料の成長速度が遅くなってしまい、生産性が低下するという問題がある。
【０００５】
【特許文献１】特開２００７−９６１３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ボイドがなく、生産性が高い半導体チップ及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型の半導体基板と、前記半導体基板上に設けられ、一方向に延びるトレンチが上面側から形成された第１導電型の半導体層と、前記トレンチ内に埋設された第２導電型の半導体ピラーと、を備え、前記半導体ピラーは、前記半導体層の前記一方向における一方の端面から他方の端面までの全長にわたって連続的に形成されていることを特徴とする半導体チップが提供される。
【０００８】
本発明の他の一態様によれば、第１導電型の半導体ウェーハ上に第１導電型の半導体層を形成する工程と、前記半導体層の上面側から一方向に延びるトレンチを形成する工程と、前記トレンチの内面上に第２導電型の半導体材料を堆積させることにより前記トレンチ内に半導体ピラーを埋設する工程と、前記半導体ウェーハを複数のチップに切り分ける工程と、を備え、前記チップを切り分ける工程において、前記チップの端面で前記半導体ピラーが露出するようにダイシングを行うことを特徴とする半導体チップの製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、ボイドがなく、生産性が高い半導体チップ及びその製造方法を実現することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について図面を参照しながら説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る半導体チップを例示する平面図であり、
図２は、図１に示すＡ−Ａ’線による部分断面図であり、
図３は、図１に示すＢ−Ｂ’線による部分断面図である。
本実施形態に係る半導体チップは、ＳＪ構造と縦形のＭＯＳＦＥＴが形成された電力制御用の半導体チップである。
なお、図１においては、図示の便宜上、後述するｎ型シリコン層１２、ｐ型シリコンピラー１４及び拡散領域２０のみを模式的に示しており、他の構成要素は示していない。
【００１１】
図１乃至図３に示すように、本実施形態に係る半導体チップ１においては、半導体基板として、ｎ＋型の単結晶シリコンからなるｎ＋型シリコン基板１１が設けられており、ｎ＋型シリコン基板１１上には、ｎ型の単結晶シリコンからなるｎ型シリコン層１２が設けられている。ｎ型シリコン層１２には、ｎ型シリコン層１２の上面側から、この上面に平行な一方向に延びる複数本のトレンチ１３が形成されている。上方から見て、複数本のトレンチ１３は相互に平行に形成されている。また、トレンチ１３はｎ＋型シリコン基板１１には到達していない。
【００１２】
トレンチ１３内には、ｐ型の単結晶シリコンが埋め込まれることにより、ｐ型シリコンピラー１４が埋設されている。これにより、ｎ型シリコン層１２内においては、ｐ型シリコンピラー１４と、ｎ型シリコン層１２におけるｐ型シリコンピラー１４間の部分とが交互に配列されて、スーパージャンクション構造（ＳＪ構造）が形成されている。以下、ｐ型シリコンピラー１４が延びる方向を「ピラー方向」といい、ピラー方向に対して直交する方向、すなわち、ｐ型シリコンピラー１４が配列されている方向を「ＳＪ方向」という。
【００１３】
各トレンチ１３は、半導体チップ１の全長にわたって連続的に形成されている。従って、各ｐ型シリコンピラー１４は、半導体チップ１の全長にわたって連続的に設けられている。すなわち、ｐ型シリコンピラー１４は、ｎ型シリコン層１２のピラー方向における一方の端面から他方の端面までの全長にわたって連続的に形成されている。ｎ型シリコン層１２の端面は、半導体チップ１のダイシング面ＤＳの一部を構成している。従って、ｐ型シリコンピラー１４は、ダイシング面ＤＳにおいて露出している。
【００１４】
ｎ型シリコン層１２内におけるｐ型シリコンピラー１４の上方には、ピラー方向に延びるｐ型ベース領域１５が形成されている。ｐ型ベース領域１５の上層部分には、ピラー方向に延びる一対のｎ＋型のソース領域１６が相互に離隔して形成されている。また、ｐ型ベース領域１５内におけるソース領域１６間には、ｐ＋型のコンタクト領域１７が形成されている。
【００１５】
また、半導体チップ１の終端部においては、ｎ型シリコン層１２及びｐ型シリコンピラー１４の上層部分にｎ＋型の拡散領域２０が形成されている。拡散領域２０の不純物濃度は、ｎ型シリコン層１２の不純物濃度よりも高い。また、上方から見た拡散領域２０の形状は、半導体チップ１の外縁、すなわち、ｎ型シリコン層１２の外縁に沿った環状である。
【００１６】
更に、ｎ型シリコン層１２上にはゲート電極２１が設けられており、ゲート電極２１を包むようにゲート絶縁膜２２が設けられている。ゲート電極２１は例えばポリシリコンにより形成されており、ゲート絶縁膜２２は、例えばシリコン酸化物により形成されている。ゲート電極２１は、隣り合うｐ型ベース領域１５内に形成された隣り合うソース領域１６間の領域の直上域に配置されている。すなわち、ゲート電極２１は、隣り合うソース領域１６間に配置された一方のｐ型ベース領域１５、ｎ型シリコン層１２、他方のｐ型ベース領域１５の直上域に設けられており、従って、ｐ型ベース領域１５におけるｎ型シリコン層１２とソース領域１６との間の部分の直上域を含む領域に設けられている。また、ゲート電極２１は上に凸となるように湾曲しており、中央部、すなわち、ｎ型シリコン層１２の直上域に相当する位置が相対的に高く、両端部が相対的に低くなっている。
【００１７】
更にまた、ゲート電極２１間及びゲート電極２１上には、ソース電極２３が設けられている。ソース電極２３におけるゲート電極２１間の部分は、ソース領域１６及びコンタクト領域１７に接続されている。また、ゲート電極２１は、ゲート絶縁膜２２によってｎ型シリコン層１２及びソース電極２３から絶縁されている。一方、ｎ＋型シリコン基板１１の下面上には、ドレイン電極２４が設けられており、ｎ＋型シリコン基板１１に接続されている。ソース電極２３及びドレイン電極２４は、例えば金属により形成されている。
【００１８】
次に、本実施形態に係る半導体チップの製造方法について説明する。
図４（ａ）は、本実施形態に係る半導体チップの製造方法を例示する平面図であり、（ｂ）は、（ａ）に示す１つのチップ領域を例示する一部拡大平面図である。
なお、図４（ａ）及び（ｂ）においては、図示の便宜上、ウェーハに対するチップ領域の面積及びｐ型シリコンピラーの幅を、実際よりも大きく描いている。
【００１９】
先ず、図２及び図４（ａ）に示すように、ｎ＋型の単結晶シリコンからなるウェーハ１１ｗを用意する。そして、ウェーハ１１ｗの上面上にｎ型のシリコンをエピタキシャル成長させて、ｎ型シリコン層１２を形成する。次に、ｎ型シリコン層１２の上面側からｎ型シリコン層１２の途中まで、ｎ型シリコン層１２の上面に平行な一方向（ピラー方向）に延びるトレンチ１３を複数本形成する。このとき、図４（ａ）及び（ｂ）に示すように、各トレンチ１３を、ウェーハ１１ｗにおけるピラー方向の一方の端縁付近から他方の端縁付近まで連続的に形成し、トレンチ１３の両端部がチップ領域Ｒｃ、すなわち、ダイシングラインＤＬに囲まれた矩形の領域であって、ダイシング後に各チップとなる予定の領域内に配置されないようにする。すなわち、各トレンチ１３は、ウェーハ１１ｗのダイシングラインＤＬを跨ぐように形成し、トレンチ１３の両端部は、ウェーハ１１ｗの外周部の破棄領域Ｒｓ内に配置させる。
【００２０】
次に、図２及び図３に示すように、トレンチ１３内にｐ型のシリコンをエピタキシャル成長させて堆積させ、トレンチ１３内にｐ型シリコンピラー１４を埋設する。このとき、エピタキシャル成長は、例えば、ｎ型シリコン層１２の上面をシリコン酸化膜３１（図５参照）によって覆った上で、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によって行う。このＣＶＤの条件は、例えば、トリクロロシラン（ＴＣＳ）を原料とし、温度を１１００〜１１５０℃とし、圧力を大気圧とする。又は、ジクロロシラン（ＤＣＳ）を原料とし、温度を９００〜１１００℃とし、圧力を減圧条件、例えば、１〜４０ｋＰａとする。又は、シラン（ＳｉＨ４）を原料とし、温度を８００〜１０００℃とし、圧力を減圧条件、例えば、１〜４０ｋＰａとする。
【００２１】
次に、通常の方法によって、ｐ型ベース領域１５、ソース領域１６、コンタクト領域１７を形成する。また、ダイシングラインＤＬに沿って拡散領域２０を形成する。そして、ｎ型シリコン層１２上にゲート電極２１及びゲート絶縁膜２２を形成し、ゲート電極２１及びゲート絶縁膜２２を覆うようにソース電極２３を形成する。一方、ウェーハ１１ｗの下面上にドレイン電極２４を形成する。
【００２２】
次に、図４（ａ）及び（ｂ）に示すように、ウェーハ１１ｗ及びその上に形成された構成物をダイシングラインＤＬに沿ってダイシングし、複数のチップに切り分ける。このとき、各チップの端面でｐ型シリコンピラー１４が露出するようにダイシングを行う。これにより、ウェーハ１１ｗが複数のｎ＋型シリコン基板１１に切り分けられ、複数個の半導体チップ１が製造される。各半導体チップ１内には、ｐ型シリコンピラー１４の両端部以外の部分が配置され、ｐ型シリコンピラー１４の両端部はウェーハ１１ｗの外周部の破棄領域Ｒｓ内に配置される。従って、図３に示すように、各半導体チップ１においては、ピラー方向に向いたダイシング面ＤＳにおいて、ｐ型シリコンピラー１４が露出する。
【００２３】
次に、本実施形態の作用効果について説明する。
図５は、トレンチ内にｐ型シリコンをエピタキシャル成長させる際の原料ガスの流れを例示する図であり、
図６（ａ）及び（ｂ）は、埋設されたｐ型シリコンピラーを例示する断面図であり、（ａ）はトレンチの中間部を示し、（ｂ）はトレンチの端部を示す。
【００２４】
図５に示すように、トレンチ１３内にシリコンをエピタキシャル成長させる際には、ｎ型シリコン層１２の上面をシリコン酸化膜３１によって覆った上で、原料ガスをトレンチ１３の内部に侵入させる。このとき、トレンチ１３の長手方向（ピラー方向）の両端部１３ａ以外の部分（以下、「中間部１３ｂ」という）においては、原料ガスは２方向、すなわち、トレンチ１３の幅方向（ＳＪ方向）から供給される。これに対して、トレンチ１３の端部１３ａにおいては、原料ガスは３方向から供給される。すなわち、端部１３ａにおいては、原料ガスは、トレンチ１３の幅方向（ＳＪ方向）の２方向に加えて、長手方向（ピラー方向）のうちトレンチが終端している側の１方向からも供給される。このため、トレンチ１３の端部１３ａは、中間部１３ｂよりも原料ガスの供給量が多い。また、端部１３ａは中間部１３ｂと比較して、トレンチ１３の内面の結晶方位が異なる。これらの要因により、トレンチ１３の端部１３ａにおいては、中間部１３ｂと比較して、シリコンの成長が早い。
【００２５】
この結果、図６（ａ）に示すように、トレンチ１３の中間部１３ｂにおいて、トレンチ１３の内部が完全にシリコンによって埋まる条件でＣＶＤを行っても、図６（ｂ）に示すように、トレンチ１３の両端部１３ａにおいては、トレンチ１３の開口部におけるシリコンの成長が早くなり過ぎ、内部がシリコンで埋まる前に開口部が塞がってしまい、ボイド３２が形成されてしまう。ｐ型シリコンピラー１４内にボイド３２が発生すると、半導体チップ１の特性が低下する。
【００２６】
これを回避するために、ＣＶＤの条件を、トレンチ１３の両端部１３ａにおいてトレンチ１３の内部が完全に埋まるような条件とすることも考えられる。しかし、そうすると、シリコンの成長速度が著しく遅くなってしまい、半導体チップ１の生産性が著しく低下してしまう。
【００２７】
そこで、本実施形態においては、トレンチ１３を、ウェーハ１１ｗにおけるピラー方向の一方の端縁付近から他方の端縁付近まで連続的に形成し、トレンチ１３の両端部がチップとなる予定の領域内に配置されないようにする。これにより、ダイシング後の半導体チップ１内にはｐ型シリコンピラー１４の中間部のみが配置され、ｐ型シリコンピラー１４の端部は、ウェーハ１１ｗの外周部の破棄領域Ｒｓ内に配置される。この結果、半導体チップ１には、ｐ型シリコンピラー１４のうち、ボイドが発生していない中間部のみを用いることができる。このように、本実施形態によれば、ボイドがなく特性が良好な半導体チップを生産性よく製造することができる。
【００２８】
なお、本実施形態においては、ｐ型シリコンピラー１４を分断するようにダイシングしているため、ダイシング後の半導体チップ１において、ｐ型シリコンピラー１４は半導体チップ１のダイシング面ＤＳで露出している。そこで、本実施形態においては、半導体チップ１の外周部に、環状の拡散領域２０を形成している。この拡散領域２０に一定電位を印加することにより、拡散領域２０がＥＱＰＲ（Equivalent Potential Ring：等電位リング）として機能し、ｎ型シリコン層１２とｐ型シリコンピラー１４との接合界面から発生した空乏層がダイシング面ＤＳに到達することを防止できる。
【００２９】
次に、本実施形態の比較例について説明する。
図７（ａ）は、本比較例に係る半導体チップの製造方法を例示する平面図であり、（ｂ）は、（ａ）に示す１つのチップ領域を例示する一部拡大平面図である。
なお、図７（ａ）及び（ｂ）においては、図示の便宜上、ウェーハに対するチップ領域の面積及びｐ型シリコンピラーの幅を、実際よりも大きく描いている。
【００３０】
図７（ａ）及び（ｂ）に示すように、本比較例に係る半導体チップの製造方法においては、ウェーハ１１ｗ上に形成されたｎ型シリコン層１２にトレンチ１３を形成する際に、チップ領域Ｒｃごとにトレンチ１３を形成する。以後の工程は、前述の第１の実施形態と同様である。
【００３１】
本比較例によれば、ダイシング後のチップ内にｐ型シリコンピラー１４の両端部、すなわち、ボイドが発生している部分が含まれてしまう。このため、半導体チップの特性が低くなる。
【００３２】
次に、本発明の第２の実施形態について説明する。
図８は、本実施形態に係る半導体チップを例示する平面図であり、
図９は、本実施形態に係る半導体チップを例示する部分断面図である。
なお、図８においては、図示の便宜上、ｎ型シリコン領域１２、後述するトレンチ４１及び絶縁層４２以外の構成要素は図示を省略している。
【００３３】
図８及び図９に示すように、本実施形態に係る半導体チップ２は、前述の第１の実施形態に係る半導体チップ１（図１参照）と比較して、ＥＱＰＲとなる拡散領域２０（図１参照）が設けられておらず、その替わりに、ｎ型シリコン層１２及びｐ型シリコンピラー１４の上面側からｎ型シリコン層１２及びｐ型シリコンピラー１４の内部にトレンチ４１が形成されており、トレンチ４１内には絶縁材料、例えば、シリコン酸化物が埋め込まれ、絶縁層４２が形成されている点が異なっている。なお、トレンチ４１は、ｎ＋型シリコン基板１１には到達していない。絶縁層４２は半導体チップ２の終端部に形成されており、上方から見た形状は、半導体チップ２の外縁、すなわち、ｎ型シリコン層１２の外縁に沿った環状である。
【００３４】
本実施形態においては、半導体チップ２の終端部に環状の絶縁層４２が設けられているため、ｎ型シリコン層１２とｐ型シリコンピラー１４との接合界面から発生した空乏層が、半導体チップ２のダイシング面ＤＳに到達することがない。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００３５】
次に、本発明の第３の実施形態について説明する。
図１０は、本実施形態に係る半導体チップを例示する部分断面図である。
図１０に示すように、本実施形態に係る半導体チップ３は、前述の第１の実施形態に係る半導体チップ１（図１参照）と比較して、ＥＱＰＲとなる拡散領域２０（図１参照）が設けられておらず、その替わりに、ｎ型シリコン層１２上にフィールドプレート電極４６が設けられている点が異なっている。フィールドプレート電極４６は半導体チップ３の終端部に形成されており、上方から見た形状は、半導体チップ３の外縁、すなわち、ｎ＋型シリコン基板１１の外縁に沿った環状である。また、フィールドプレート電極４６は金属等の導電材料によって形成されている。
【００３６】
本実施形態においては、半導体チップ３の終端部に環状のフィールドプレート電極４６が設けられているため、終端部の電界集中が緩和され、ｎ型シリコン層１２とｐ型シリコンピラー１４との接合界面から発生した空乏層が、半導体チップ３のダイシング面ＤＳに到達することを防止できる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００３７】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００３８】
例えば、前述の各実施形態においては、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、本発明は第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。また、ｎ＋型シリコン基板１１とｎ型シリコン層１２との間に、不純物濃度がｎ型シリコン層１２の不純物濃度よりも低いｎ−型バッファ層を設けてもよい。更に、前述の各実施形態においては、プレナー型ＭＯＳゲート構造を持つ半導体チップを例に挙げて説明したが、本発明に係る半導体チップは、トレンチ型ＭＯＳゲート構造（ＵＭＯＳ構造）を用いても実施可能である。更にまた、前述の各実施形態においては、半導体としてシリコン（Ｓｉ）を用いる例を示したが、半導体には例えば、シリコンカーバイト（ＳｉＣ）若しくは窒化ガリウム（ＧａＮ）等の化合物半導体、又は、ダイアモンド等のワイドバンドギャップ半導体を用いることもできる。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態に係る半導体チップを例示する平面図である。
【図２】図１に示すＡ−Ａ’線による部分断面図である。
【図３】図１に示すＢ−Ｂ’線による部分断面図である。
【図４】（ａ）は、第１の実施形態に係る半導体チップの製造方法を例示する平面図であり、（ｂ）は、（ａ）に示す１つのチップ領域を例示する一部拡大平面図である。
【図５】トレンチ内にｐ型シリコンをエピタキシャル成長させる際の原料ガスの流れを例示する図である。
【図６】（ａ）及び（ｂ）は、埋設されたｐ型シリコンピラーを例示する断面図であり、（ａ）はトレンチの中間部を示し、（ｂ）はトレンチの端部を示す。
【図７】（ａ）は、比較例に係る半導体チップの製造方法を例示する平面図であり、（ｂ）は、（ａ）に示す１つのチップ領域を例示する一部拡大平面図である。
【図８】本発明の第２の実施形態に係る半導体チップを例示する平面図である。
【図９】第２の実施形態に係る半導体チップを例示する部分断面図である。
【図１０】本発明の第３の実施形態に係る半導体チップを例示する部分断面図である。
【符号の説明】
【００４０】
１、２、３  半導体チップ、１１  ｎ＋型シリコン基板、１１ｗ  ウェーハ、１２  ｎ型シリコン層、１３  トレンチ、１３ａ  端部、１３ｂ  中間部、１４  ｐ型シリコンピラー、１５  ｐ型ベース領域、１６  ソース領域、１７  コンタクト領域、２０  拡散領域、２１  ゲート電極、２２  ゲート絶縁膜、２３  ソース電極、２４  ドレイン電極、３１  シリコン酸化膜、３２  ボイド、４１  トレンチ、４２  絶縁層、４６  フィールドプレート電極、ＤＬ  ダイシングライン、ＤＳ  ダイシング面、Ｒｃ  チップ領域、Ｒｓ  破棄領域
【図１】
2010045203.tif 000003
【図２】
2010045203.tif 000004
【図３】
2010045203.tif 000005
【図４】
2010045203.tif 000006
【図５】
2010045203.tif 000007
【図６】
2010045203.tif 000008
【図７】
2010045203.tif 000009
【図８】
2010045203.tif 000010
【図９】
2010045203.tif 000011
【図１０】
2010045203.tif 000012