(57)【要約】      （修正有）【課題】チャネル幅方向でのドレイン・ソース領域両端部でのＰＮ接合破壊の抑制を図りながら、ＥＳＤ保護素子の面積増大を抑制する。【解決手段】第一導電型の半導体基板１に形成のＭＯＳ型トランジスタのドレイン・ソース領域は、チャネル長方向外側の第１の不純物拡散層ａ１と、内側の第２の不純物拡散層ａ２とからなる。第１の不純物拡散層ａ１は、第二導電型の高濃度拡散層６で構成され、第２の不純物拡散層ａ２は、チャネル領域と高濃度拡散層６との間の第１の領域ｂ１と、第１の領域ｂ１のチャネル幅方向両側に位置し、そのチャネル幅方向の長さが第１の領域の長さより充分に短い第２・第３の領域ｂ２，ｂ３とを有し、第１の領域ｂ１は、不純物濃度が高濃度拡散層６より低い第二導電型の中濃度拡散層７に形成され、第２・第３の領域ｂ２，ｂ３は、不純物濃度がさらに中濃度拡散層７より低い第二導電型の低濃度拡散層８，８に形成されている。【選択図】図１
2010245314.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体基板と、前記半導体基板に形成されたＭＯＳ型トランジスタとを備え、
前記ＭＯＳ型トランジスタのドレイン・ソース領域は、チャネル長方向外側の第１の不純物拡散層と、チャネル長方向内側の第２の不純物拡散層とからなり、
前記チャネル長方向外側の第１の不純物拡散層は、第二導電型の高濃度拡散層で構成され、
前記チャネル長方向内側の第２の不純物拡散層は、チャネル領域と前記高濃度拡散層との間に位置する第１の領域と、前記チャネル領域に隣接して前記第１の領域のチャネル幅方向両側に位置し、それぞれそのチャネル幅方向の長さが前記第１の領域の長さより充分に短い第２の領域および第３の領域とを有し、
前記第１の領域は、不純物濃度が前記高濃度拡散層より低い第二導電型の中濃度拡散層に形成され、
前記第２の領域および第３の領域は、それぞれその不純物濃度がさらに前記中濃度拡散層より低い第二導電型の低濃度拡散層に形成されている半導体装置。
【請求項２】
請求項１に記載の半導体装置を製造する方法であって、前記チャネル長方向内側の第２の不純物拡散層において、前記チャネル幅方向中央の第１の領域での第二導電型の中濃度拡散層と、チャネル幅方向両側の第２および第３の領域での第二導電型の低濃度拡散層の形成について、前記第１の領域に前記中濃度拡散層を形成し、その後に、前記第２および第３の領域に第二導電型の不純物をイオン注入することにより前記低濃度拡散層を形成する半導体装置の製造方法。
【請求項３】
前記チャネル長方向外側の第１の不純物拡散層である前記第二導電型の高濃度拡散層の形成については、前記第１の領域と共通に前記中濃度拡散層を前記第１の不純物拡散層にも形成しておき、前記第２・第３の領域での前記低濃度拡散層の形成の後に、前記第１の不純物拡散層にのみ第二導電型の不純物をイオン注入して前記高濃度拡散層を形成する請求項２に記載の半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置を製造する方法であって、前記チャネル長方向内側の第２の不純物拡散層において、前記チャネル幅方向中央の第１の領域での第二導電型の中濃度拡散層と、チャネル幅方向両側の第２および第３の領域での第二導電型の低濃度拡散層の形成について、前記第１、第２および第３の領域の全体に共通に第二導電型の中濃度拡散層を形成し、その後に、前記第２および第３の領域に反対導電型である第一導電型の不純物をイオン注入することにより前記第二導電型の低濃度拡散層を形成する半導体装置の製造方法。
【請求項５】
前記チャネル長方向外側の第１の不純物拡散層である前記第二導電型の高濃度拡散層の形成については、前記第１、第２および第３の領域と共通に前記中濃度拡散層を前記第１の不純物拡散層にも形成しておき、前記第２・第３の領域での前記低濃度拡散層の形成の後に、前記第１の不純物拡散層にのみ第二導電型の不純物をイオン注入して前記高濃度拡散層を形成する請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入出力端子に加えられる静電気などの外部サージや製造・検査工程で発生する静電気などのサージに対して、主要な機能部であるトランジスタなどの内部回路を保護する機能を有する半導体装置に関する。
【背景技術】
【０００２】
近年、ＭＯＳ（Metal Oxide Semiconductor）型トランジスタの微細化やゲート絶縁膜の薄膜化に伴い、静電気放電（ＥＳＤ：Electro-Static-Discharge）からゲート絶縁膜を保護する静電気放電保護素子（ＥＳＤ保護素子）の重要性が増している。
【０００３】
一方、高速化、高密度化の面からもＭＯＳ型トランジスタの微細化が進んでおり、トランジスタの構造において、ホットキャリア対策のためにドレイン拡散層のゲート端に低濃度拡散層を設けたＬＤＤ（Lightly Doped Drain）構造や、ヒ素（Ｎ型不純物）とリン（Ｎ型不純物）の拡散係数の違いを利用して低濃度領域を設けた二重拡散構造が積極的に採用されている。また、微細化に伴いゲート酸化膜が薄膜化している。
【０００４】
このゲート酸化膜の薄膜化に伴い、ゲート酸化膜耐圧も低下している。例えばゲート酸化膜が３０ｎｍではゲート酸化膜耐圧は約４０Ｖ、１５ｎｍでは約１７Ｖ、１０ｎｍでは約１０Ｖというふうに、ゲート酸化膜が薄膜化するにつれてゲート酸化膜耐圧は低下する。
【０００５】
従来からＥＳＤ保護素子としてＭＯＳ型トランジスタがよく用いられている。このＭＯＳ型トランジスタの耐圧は、微細化によってもあまり低下しない。そこで、ＬＤＤ構造、二重拡散構造のドレインの不純物濃度を最適化してトランジスタ耐圧（ドレイン−ソース間耐圧）を調整している。しかし、場合によっては、ゲート酸化膜耐圧よりＥＳＤ保護素子のトランジスタ耐圧が高くなってしまい、ゲート酸化膜が破壊されるおそれがある。
【０００６】
従来、ＥＳＤ保護素子を形成するＭＯＳ型トランジスタのドレイン領域を、高濃度拡散層と、高濃度拡散層と接するように形成した低濃度拡散層（一部は高濃度拡散層とは反対導電型）とで構成することにより、低耐圧化を図る技術が提案されている（例えば特許文献１参照）。
【０００７】
その半導体装置は、第一導電型の半導体基板と、半導体基板に形成されたＭＯＳ型トランジスタとを備え、ＭＯＳ型トランジスタのドレイン・ソース領域は、チャネル長方向外側の第１の不純物拡散層と、チャネル長方向内側の第２の不純物拡散層とからなり、チャネル長方向外側の第１の不純物拡散層は、第二導電型の高濃度拡散層で構成され、チャネル長方向内側の第２の不純物拡散層は、チャネル領域と高濃度拡散層との間に位置し高濃度拡散層より低い不純物濃度の第二導電型の低濃度拡散層に形成された第１の領域と、チャネル領域に隣接し第１の領域のチャネル幅方向両側に位置する第２の領域および第３の領域とに分けられた構造を有している。そして、この従来技術では、第２の領域および第３の領域は、高濃度拡散層や第１の領域の導電型（第二導電型）とは反対で半導体基板とは同じ導電型（第一導電型）の不純物拡散層に形成されている。
【０００８】
以下、図１３（ａ）〜（ｃ）を参照しながら特許文献１に示されているＥＳＤ保護素子について説明する。
【０００９】
図１３（ａ）はＥＳＤ保護素子の平面図、図１３（ｂ）は図１３（ａ）におけるＢ−Ｂ′断面図、図１３（ｃ）は図１３（ａ）におけるＣ−Ｃ′断面図である。ここでは説明の簡単化のために一般的なＮチャンネルＭＯＳ型トランジスタで構成したＥＳＤ保護素子の場合について説明する。ＮチャンネルＭＯＳ型トランジスタでは、その第一導電型をＰ型とし、第二導電型をＮ型とする。
【００１０】
図１３において、１はＰ型（第一導電型）の半導体基板（シリコン基板）、２はシリコン酸化膜（ＳｉＯ2 膜）で形成されたゲート酸化膜、３はＬＯＣＯＳ（Local Oxidation of Silicon）法などによる素子分離酸化膜、４はゲート電極、６はＮ型（第二導電型）の高濃度拡散層（Ｎ+ ）、７ｂはＮ型の低濃度拡散層（Ｎ- ）、８ｂ，８ｂはＰ型（第一導電型）の拡散層、９はサイドウォールである。
【００１１】
チャネル長方向は図の左右方向であり、チャネル幅方向は図（ａ）の上下方向である。ａ１がチャネル長方向外側の第１の不純物拡散層、ａ２がチャネル長方向内側の第２の不純物拡散層である。ドレイン・ソース領域は、チャネル長方向外側の第１の不純物拡散層ａ１と、チャネル長方向内側の第２の不純物拡散層ａ２とからなる。チャネル長方向外側の第１の不純物拡散層ａ１は、第二導電型（Ｎ型）の高濃度拡散層６で構成されている。チャネル長方向内側の第２の不純物拡散層ａ２は、チャネル領域（ゲート電極４の直下）と高濃度拡散層６との間に位置し、高濃度拡散層６より低い不純物濃度の第二導電型（Ｎ型）の拡散層に形成された第１の領域ｂ１と、チャネル領域に隣接し第１の領域ｂ１のチャネル幅方向両側に位置する第２の領域ｂ２および第３の領域ｂ３とに分けられている。そして、第２の領域ｂ２および第３の領域ｂ３は、高濃度拡散層６や第１の領域ｂ１の導電型（第二導電型；Ｎ型）とは反対で半導体基板１とは同じ導電型（第一導電型；Ｐ型）の不純物拡散層８ｂ，８ｂに形成されている。
【００１２】
Ｐ型の半導体基板１の表面にゲート酸化膜２および素子分離酸化膜３を形成し、ゲート酸化膜２上にゲート電極４を形成した後、所定の部分にレジストで所定のパターンを形成しリン（Ｎ型不純物）をイオン注入することによりオフセット領域となるＮ型の低濃度拡散層７ｂを形成する（当初は７ｂの領域は、６や８ｂ，８ｂの領域も含んでいる）。次いで、チャネル幅方向でのドレイン・ソース領域両端部にレジストで所定のパターンを形成した後に、ボロン（Ｐ型不純物）をイオン注入することによりＰ型の拡散層８ｂ，８ｂを形成する。その後、ＳｉＯ2 膜の形成、全面エッチングによりゲート電極４の両側にサイドウォール９，９を形成する。次に、オフセット領域であるＮ型の低濃度拡散層７ｂにリンまたはヒ素（Ｎ型不純物）をイオン注入することにより低濃度拡散層７ｂより不純物濃度の高いＮ型の高濃度拡散層６を形成する。最後に、ドレイン領域、ソース領域、ゲート電極４にコンタクトやアルミ配線（図示せず）を形成することにより、ＭＯＳ型トランジスタによるＥＳＤ保護素子を得る。
【００１３】
図１３（ｂ）で示される部分はＭＯＳ型トランジスタとして動作し、ＬＤＤ構造となっているため、ホットキャリアによる劣化の少ないＥＳＤ保護素子を実現している。
【００１４】
このＭＯＳ型トランジスタの耐圧を考えてみると、耐圧は、図１３（ｃ）で示すところの、チャネル幅方向でのドレイン・ソース領域両端部でＰ型の拡散層８ｂとＮ型の高濃度拡散層６とが接触している部分で決まる。つまり、Ｐ型の拡散層８ｂとＮ型の高濃度拡散層６のＰＮ接合耐圧で決まる。ゲート電極４の電位に対して、Ｎ型の低濃度拡散層７ｂの電位よりもＰ型の拡散層８ｂの電位の方がより近いからである。Ｎ型の低濃度拡散層７ｂとの電位差よりも、Ｐ型の拡散層８ｂとの電位差の方が小さく、後者（図１３（ｃ））の接合部分の方がより早くブレークダウンしやすいためである。
【００１５】
ＥＳＤ保護素子の耐圧（ドレイン−ソース間耐圧）については、イオン注入量をコントロールすることによってＰ型の拡散層８ｂの不純物濃度を調整することにより、耐圧を自由に設定できる。そうすることで、ＥＳＤ保護素子の耐圧をゲート酸化膜２の耐圧値より低くすることができ、静電気などが外部から入ってきた場合でも、トランジスタで構成したＥＳＤ保護素子のゲート酸化膜破壊を回避できる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特許第３４５６２４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかし、上記の従来構造では、静電気が外部から入ってきた場合に、チャネル幅方向でのドレイン・ソース領域両端部（第２、第３の領域ｂ２，ｂ３）でＰ型の拡散層８ｂ，８ｂとＮ型の高濃度拡散層６とが接触している部分にＥＳＤのサージ電流が集中し、この部分でＰＮ接合破壊が発生しやすい。つまり、ＥＳＤ保護素子のゲート酸化膜２の破壊は回避できる半面、本来のＥＳＤ保護素子の機能であるＥＳＤ破壊耐性が劣化するという問題がある。
【００１８】
対策として、Ｐ型の拡散層８ｂ，８ｂの面積を大きくとってＥＳＤのサージ電流を分散させれば、ＰＮ接合破壊を防ぐことができる。しかし、Ｐ型の拡散層８ｂ，８ｂをチャネル幅方向（ゲート幅方向：図１３（ａ）の上下方向）に広げねばならず、ＥＳＤ保護素子の面積が増大するという問題がある。
【００１９】
この問題を図１４を用いて説明する。図１４はＥＳＤ保護素子であるトランジスタのゲート幅とＨＢＭ（Human-Body-Model）の特性を示す。ＨＢＭとは、ＪＥＩＴＡ（電子情報技術産業協会）規格であるＪＥＩＴＡ−ＥＤ４７０１／３００、試験方法３０４で規格化された半導体デバイスのＥＳＤ破壊試験方法の人体帯電モデルである。ＭＯＳ型トランジスタのゲート幅を横軸に、ＨＢＭ耐性を縦軸とする。ゲート幅に対してＨＢＭ耐性は比例関係にあることが分かっている。ＥＳＤ保護素子のＥＳＤ破壊耐性については、一般的にこのＨＢＭ試験結果が用いられ、これをＨＢＭ耐性と呼んでいる。
【００２０】
一般的にＭＯＳ型トランジスタでは、ゲート幅の単位長当たりに流せる電流には限界がある。例えば、半導体業界で一般的に保障されているＨＢＭ耐性は２０００Ｖ以上である。これに相当する１．３Ａ以上の耐性を実現するためには、３５０μｍ以上のゲート幅を持つことが必要となる。したがって、上記の対策をとれば、ＥＳＤ保護素子の面積が増大してしまう。
【００２１】
本発明は、このような事情に鑑みて創作したものであり、チャネル幅方向でのドレイン・ソース領域両端部でのＰＮ接合破壊の抑制を図りながら、ＥＳＤ保護素子の面積増大を抑制することを目的としている。
【課題を解決するための手段】
【００２２】
本発明による半導体装置は、
第一導電型の半導体基板と、前記半導体基板に形成されたＭＯＳ型トランジスタとを備え、
前記ＭＯＳ型トランジスタのドレイン・ソース領域は、チャネル長方向外側の第１の不純物拡散層と、チャネル長方向内側の第２の不純物拡散層とからなり、
前記チャネル長方向外側の第１の不純物拡散層は、第二導電型の高濃度拡散層で構成され、
前記チャネル長方向内側の第２の不純物拡散層は、チャネル領域と前記高濃度拡散層との間に位置する第１の領域と、前記チャネル領域に隣接して前記第１の領域のチャネル幅方向両側に位置し、それぞれそのチャネル幅方向の長さが前記第１の領域の長さより充分に短い第２の領域および第３の領域とを有し、
前記第１の領域は、不純物濃度が前記高濃度拡散層より低い第二導電型の中濃度拡散層に形成され、
前記第２の領域および第３の領域は、それぞれその不純物濃度がさらに前記中濃度拡散層より低い第二導電型の低濃度拡散層に形成されている。
【００２３】
この構成においては、ＭＯＳ型トランジスタの耐圧は、第二導電型の中濃度拡散層と第一導電型の半導体基板とが接する部分で発生するアバランシェブレークダウン電圧で決まる。
【００２４】
一方、第二導電型の低濃度拡散層と第一導電型の半導体基板とが接する部分は、その不純物濃度が第二導電型の中濃度拡散層と比べて低いため、アバランシェブレークダウンが発生する電圧は高い。このため、第二導電型の低濃度拡散層に静電気放電等によるサージ電流は集中しなくなり、ＰＮ接合破壊は発生しにくくなる。サージ電流は、第二導電型の中濃度拡散層と第一導電型の半導体基板とが接する部分に集中しやすくなるが、第二導電型の中濃度拡散層がゲート電極に対向するチャネル幅方向の長さが充分に大きいため、サージ電流を分散させることが可能となる。ゆえに、サージ電流分散のために第二導電型の低濃度拡散層の面積をことさら広げる必要性はなくなる。
【００２５】
以上の結果として、チャネル幅方向両端部分でのＰＮ接合破壊の抑制を図りながら、ＥＳＤ保護素子の面積増大を抑制することが可能となる。
【００２６】
上記構成の半導体装置において、チャネル長方向内側の第２の不純物拡散層は、チャネル幅方向の中央の第１の領域での第二導電型の中濃度拡散層と、両側の第２および第３の領域での第二導電型の低濃度拡散層とから成り立っているが、上記構成の半導体装置を製造する方法として、この中央の中濃度拡散層と両側の低濃度拡散層の形成の仕方には、大きく分けて次の２通りがある。
【００２７】
（１）前記チャネル長方向内側の第２の不純物拡散層において、前記チャネル幅方向中央の第１の領域での第二導電型の中濃度拡散層と、チャネル幅方向両側の第２および第３の領域での第二導電型の低濃度拡散層の形成について、前記第１の領域に前記中濃度拡散層を形成し、その後に、前記第２および第３の領域に第二導電型の不純物をイオン注入することにより前記低濃度拡散層を形成する。
【００２８】
これは、第１の領域と第２・第３の領域とをあらかじめ別領域として区画しておき、まず第１段階として第１の領域に中濃度拡散層を形成し、次に第２段階として第２・第３の領域に低濃度拡散層を形成するものである。不純物のイオン注入において、第１の領域へのイオン注入と第２・第３の領域へのイオン注入とは、互いに別個のものとなっている。
【００２９】
なお、この場合に、チャネル長方向外側の第１の不純物拡散層である第二導電型の高濃度拡散層の形成については、第１の領域と共通に中濃度拡散層を第１の不純物拡散層にも形成しておき、第２・第３の領域での低濃度拡散層の形成の後に、第１の不純物拡散層にのみ第二導電型の不純物をイオン注入して高濃度拡散層を形成するものとする。
【００３０】
（２）前記チャネル長方向内側の第２の不純物拡散層において、前記チャネル幅方向中央の第１の領域での第二導電型の中濃度拡散層と、チャネル幅方向両側の第２および第３の領域での第二導電型の低濃度拡散層の形成について、前記第１、第２および第３の領域の全体に共通に第二導電型の中濃度拡散層を形成し、その後に、前記第２および第３の領域に反対導電型である第一導電型の不純物をイオン注入することにより前記第二導電型の低濃度拡散層を形成する。
【００３１】
これは、（１）のように第１の領域と第２・第３の領域とをあらかじめ別領域として区画しておくのではなく、まず第１段階として第１、第２および第３の領域を一まとめにしてその全領域に共通に第二導電型の中濃度拡散層を形成し、次に第２段階として第１の領域は外し第二導電型の中濃度拡散層となっている第２・第３の領域のみに反対導電型である第一導電型の不純物をイオン注入するものである。これにより、元の中濃度拡散層の不純物濃度を薄めて低濃度拡散層を形成する。不純物のイオン注入において、第１段階では第１の領域へのイオン注入と第２・第３の領域へのイオン注入とが共通のものとなっており、第２段階では第１の領域へはイオン注入せず、第２・第３の領域のみへの単独のイオン注入となっている。特に第２段階では、イオン注入前は第二導電型の中濃度拡散層となっているものを、さらなるイオン注入でより低濃度の第二導電型の拡散層（第二導電型の低濃度拡散層）とする必要性から、イオン注入する不純物を反対導電型の第一導電型の不純物としている。
【００３２】
なお、この場合に、チャネル長方向外側の第１の不純物拡散層である第二導電型の高濃度拡散層の形成については、第１、第２および第３の領域と共通に中濃度拡散層を第１の不純物拡散層にも形成しておき、第２・第３の領域での低濃度拡散層の形成の後に、第１の不純物拡散層にのみ第二導電型の不純物をイオン注入して高濃度拡散層を形成するものとする。
【００３３】
ここで、（１）の方式と（２）の方式を比較考量する。
【００３４】
（１）の方式では、イオン注入する不純物の導電型が第１段階でも第２段階でも共通に第二導電型である。これに対して、（２）の方式では、第１段階では第二導電型の不純物であり、２段階では反対導電型の第一導電型の不純物であり、両者は異なっている。
【００３５】
一方、不純物のイオン注入の領域に関しては、（１）の方式では、第１段階は第１の領域のみを対象とし、第２段階は第２・第３の領域のみを対象としているのに対して、（２）の方式では、第１段階では第１の領域、第２・第３の領域の全領域を対象とし、第２段階は第２・第３の領域のみを対象としている。
【００３６】
（１）の方式は、イオン注入する不純物の導電型が第１段階でも第２段階でも共通に第二導電型であり、異種導電型の不純物を用意しないですむ利便性があるものの、レジストで第２・第３の領域を第１の領域から区画する際のマスク合わせの精度が不充分であれば、チャネル幅方向中央の第１の領域での第二導電型の中濃度拡散層とチャネル幅方向両側の第２および第３の領域での第二導電型の低濃度拡散層との境界で隙間ができて、ＭＯＳ型トランジスタのチャネル幅方向に第二導電型の拡散層が途切れてしまう。逆に、チャネル幅方向中央の第１の領域での第二導電型の中濃度拡散層とチャネル幅方向両側の第２および第３の領域での第二導電型の低濃度拡散層とがオーバーラップすると、オーバーラップ部分の不純物濃度は第二導電型の中濃度拡散層よりも高くなり、オーバーラップ部分のＰＮ接合耐圧が低くなってしまう。ＥＳＤのサージ電流はチャネル幅方向でのドレイン・ソース領域両端部にある低濃度拡散層の途切れ部分やオーバーラップ部分に集中する傾向となるため、ＰＮ接合破壊が発生し、本来のＥＳＤ保護素子の機能であるＥＳＤ破壊耐性が劣化する可能性がある。そこで、マスク合わせ精度が不充分な場合に備えて、（２）の方式がある。（２）の方式では、第１段階では第１の領域、第２・第３の領域の全領域を対象とし、第２段階は第２・第３の領域のみとし、上書き的な追加のイオン注入であるので、上記のような途切れやオーバーラップは生じない。チャネル幅方向中央の第１の領域での第二導電型の中濃度拡散層とチャネル幅方向両側の第２および第３の領域での第二導電型の低濃度拡散層とは途切れやオーバーラップなしに厳密に界面接合状態で連接したものとなる。したがって、ＰＮ接合破壊は抑制され、本来のＥＳＤ保護素子の機能であるＥＳＤ破壊耐性が確保される。
【発明の効果】
【００３７】
本発明によれば、チャネル幅方向中央の第１の領域での第二導電型の中濃度拡散層に対して、チャネル幅方向両側の第２および第３の領域での第二導電型の低濃度拡散層を形成したので、チャネル幅方向でのドレイン・ソース領域両端部でのＰＮ接合破壊の抑制を図りながら、ＥＳＤ保護素子の面積増大を抑制することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施形態におけるＥＳＤ保護素子の平面図（ａ）、同（ａ）におけるＢ−Ｂ′断面図（ｂ）、同（ａ）におけるＣ−Ｃ′断面図（ｃ）
【図２】本発明の第１の実施形態におけるＥＳＤ保護素子の平面図（ａ）、同（ａ）におけるＢ−Ｂ′断面図（ｂ）、同（ａ）におけるＣ−Ｃ′断面図（ｃ）
【図３】本発明の第１の実施形態におけるＥＳＤ保護素子の平面図（ａ）、同（ａ）におけるＢ−Ｂ′断面図（ｂ）、同（ａ）におけるＣ−Ｃ′断面図（ｃ）
【図４】本発明の第２の実施形態におけるＥＳＤ保護素子の平面図（ａ）、同（ａ）におけるＢ−Ｂ′断面図（ｂ）、同（ａ）におけるＣ−Ｃ′断面図（ｃ）
【図５】本発明の第２の実施形態におけるＥＳＤ保護素子の平面図（ａ）、同（ａ）におけるＢ−Ｂ′断面図（ｂ）、同（ａ）におけるＣ−Ｃ′断面図（ｃ）
【図６】本発明の第２の実施形態におけるＥＳＤ保護素子の平面図（ａ）、同（ａ）におけるＢ−Ｂ′断面図（ｂ）、同（ａ）におけるＣ−Ｃ′断面図（ｃ）
【図７】本発明の第３の実施形態におけるＥＳＤ保護素子の平面図（ａ）、同（ａ）におけるＢ−Ｂ′断面図（ｂ）、同（ａ）におけるＣ−Ｃ′断面図（ｃ）
【図８】本発明の第３の実施形態におけるＥＳＤ保護素子の平面図（ａ）、同（ａ）におけるＢ−Ｂ′断面図（ｂ）、同（ａ）におけるＣ−Ｃ′断面図（ｃ）
【図９】本発明の第３の実施形態におけるＥＳＤ保護素子の平面図（ａ）、同（ａ）におけるＢ−Ｂ′断面図（ｂ）、同（ａ）におけるＣ−Ｃ′断面図（ｃ）
【図１０】本発明の第４の実施形態におけるＥＳＤ保護素子の平面図（ａ）、同（ａ）におけるＢ−Ｂ′断面図（ｂ）、同（ａ）におけるＣ−Ｃ′断面図（ｃ）
【図１１】本発明の第４の実施形態におけるＥＳＤ保護素子の平面図（ａ）、同（ａ）におけるＢ−Ｂ′断面図（ｂ）、同（ａ）におけるＣ−Ｃ′断面図（ｃ）
【図１２】本発明の第４の実施形態におけるＥＳＤ保護素子の平面図（ａ）、同（ａ）におけるＢ−Ｂ′断面図（ｂ）、同（ａ）におけるＣ−Ｃ′断面図（ｃ）
【図１３】従来の技術におけるＥＳＤ保護素子の平面図（ａ）、同（ａ）におけるＢ−Ｂ′断面図（ｂ）、同（ａ）におけるＣ−Ｃ′断面図（ｃ）
【図１４】ＥＳＤ保護素子であるトランジスタのゲート幅とＨＢＭの特性図
【発明を実施するための形態】
【００３９】
以下、本発明にかかわる半導体装置（ＥＳＤ保護素子）の実施の形態を図面を用いて詳細に説明する。ここでは説明の簡単化のために、一般的なＮチャンネルＭＯＳ型トランジスタで構成したＥＳＤ保護素子の場合について説明する。
【００４０】
（第１の実施形態）
以下、図１、図２、図３を用いて本発明の第１の実施形態のＥＳＤ保護素子を説明する。図１、図２、図３の関係は、製造工程順でいえば、図２、図３、図１の順である。最後のものを図１としたのは、説明上の都合によるもので、それが最終的な構造を最も的確に表す図であるからである。
【００４１】
これらの図において、１はＰ型（第一導電型）の半導体基板（シリコン基板）、２はシリコン酸化膜（ＳｉＯ2 膜）で形成されたゲート酸化膜（１０ｎｍ）、３はＬＯＣＯＳ法などによって形成された素子分離酸化膜（約５００ｎｍ）、４はポリシリコンの積層膜からなるゲート電極（約３００ｎｍ）、５はオフセット領域としてのＮ型（第二導電型）の中濃度拡散層、６はＮ型の高濃度拡散層、７はＮ型の中濃度拡散層、８はＮ型の低濃度拡散層、９はサイドウォールである。Ｎ型の中濃度拡散層７とＮ型の低濃度拡散層８とは、オフセット領域としてのＮ型の中濃度拡散層５を基にして形成されたものである。
【００４２】
また、ａ１はチャネル長方向（図の左右方向）外側の第１の不純物拡散層、ａ２はチャネル長方向内側の第２の不純物拡散層である。ｂ１は第２の不純物拡散層ａ２の領域に属し、チャネル幅方向の中央で比較的長い範囲を占める第１の領域、ｂ２とｂ３は同じく第２の不純物拡散層ａ２の領域に属し、チャネル幅方向の両側にあってその占有範囲が充分に短い第２の領域と第３の領域である。
【００４３】
ＭＯＳ型トランジスタは、ドレイン領域と、ソース領域と、ドレイン領域・ソース領域間に位置するチャネル領域とを含んでいる。ドレイン・ソース領域は、チャネル長方向外側の第１の不純物拡散層ａ１と、チャネル長方向内側の第２の不純物拡散層ａ２とからなる。
【００４４】
チャネル長方向外側の第１の不純物拡散層ａ１は、Ｎ型の高濃度拡散層６で構成されている（Ｎ+ ）。
【００４５】
チャネル長方向内側の第２の不純物拡散層ａ２は、チャネル領域（ゲート電極４の直下）と高濃度拡散層６との間に位置し、チャネル幅方向中央の第１の領域ｂ１と、チャネル幅方向両側に位置する第２の領域ｂ２および第３の領域ｂ３とに分けられている。
【００４６】
第１の領域ｂ１は、チャネル領域（ゲート電極４の直下）と高濃度拡散層６との間に位置し、高濃度拡散層６よりは低い不純物濃度のＮ型の中濃度拡散層７が形成されている（Ｎ0 ）。第２の領域ｂ２と第３の領域ｂ３は、それぞれチャネル領域に隣接して第１の領域ｂ１のチャネル幅方向両側に位置し、Ｎ型の中濃度拡散層７よりは低い不純物濃度のＮ型の低濃度拡散層８，８が形成されている（Ｎ- ）。
【００４７】
ゲート酸化膜２と素子分離酸化膜３とは同じ材質で一連一体である。半導体基板１の表面に不純物濃度を上げるためにＰ型ウェルを形成してもよい。
【００４８】
以下、工程ごとに図を用いて説明する。図２、図３、図１の順となる。
【００４９】
〔１〕図２に示すように、Ｐ型の半導体基板１の表面にゲート酸化膜２および素子分離酸化膜３を形成し、ゲート酸化膜２上にゲート電極４を形成する。
【００５０】
〔２〕次いで、Ｐ型の半導体基板１に対してゲート酸化膜２の上方からイオン注入によりリン（Ｎ型不純物）またはヒ素（Ｎ型不純物）を打ち込むことによりオフセット領域となるＮ型の中濃度拡散層５を形成する（Ｎ0 ）。イオン注入の際に、レジストで所定のパターンを形成することにより、図２（ａ）のように所定の部分に所定の形状のＮ型の中濃度拡散層５を形成する。オフセット領域であるＮ型の中濃度拡散層５のパターンは、ゲート電極４を挟んで対称形をなしている。その一方の形状を説明すると、長方形を基調として、その長方形のうち、チャネル幅方向（ゲート電極４の長手方向）の両端部でゲート電極４に接する小さな部分を四角形に切り欠いた形状となっている。これらの切り欠き部分５ｘ，５ｘが後にＮ型の低濃度拡散層８，８に対応することになる（図３参照）。
【００５１】
図２（ａ）の断面部分Ｂ−Ｂ′を示す図２（ｂ）でみると、Ｎ型の中濃度拡散層５の端縁はゲート電極４の端縁の直下に位置している。これに対して、図２（ａ）の断面部分Ｃ−Ｃ′を示す図２（ｃ）でみると、Ｎ型の中濃度拡散層５の端縁はゲート電極４の端縁から離間して位置している。このように、Ｎ型の中濃度拡散層５の平面視形状は、長方形からそのコーナー２箇所が切り欠かれた形状となっている。そのような形状は、レジストでマスクすることにより得るようにしている。
【００５２】
〔３〕次に、図３に示すように、オフセット領域であるＮ型の中濃度拡散層５でのコーナー２箇所の切り欠き部分５ｘ，５ｘに対して、レジストで所定のパターンを形成した後に、リンまたはヒ素をイオン注入することによりＮ型の低濃度拡散層８，８を形成する（Ｎ- ）。その際、イオン注入濃度は、オフセット領域である中濃度拡散層５でのイオン注入濃度よりも低いものとする。このように、中濃度拡散層５と同じ導電型であるＮ型の不純物をイオン注入し、その濃度を低くすることが本実施形態での技術ポイントである。図３（ａ）の断面部分Ｂ−Ｂ′を示す図３（ｂ）は、図２（ｂ）と変わりないが、断面部分Ｃ−Ｃ′を示す図３（ｃ）では、ゲート電極４の端縁の直下に端縁が位置する状態でＮ型の低濃度拡散層８がオフセット領域である中濃度拡散層５に連接している。Ｎ型の低濃度拡散層８，８は、第２の領域ｂ２と第３の領域ｂ３に形成されている。
【００５３】
〔４〕次に、全体にＳｉＯ2 膜を形成した上で、さらにエッチングすることにより、図１に示すように、ゲート電極４の両側にサイドウォール９，９を形成する。
【００５４】
〔５〕次に、図１に示すように、オフセット領域であるＮ型の中濃度拡散層５に対してさらにリンまたはヒ素をイオン注入することにより、Ｎ型の高濃度拡散層６を形成する。その際、サイドウォール９の直下の領域にはイオン注入がないので、この領域はＮ型の中濃度拡散層７（もとの中濃度拡散層５と同じもの）として、Ｎ型の高濃度拡散層６とは別領域となる。すなわち、元のオフセット領域である中濃度拡散層５が高濃度拡散層６と中濃度拡散層７とに分かれたことになる。Ｎ型の高濃度拡散層６は、第１の不純物拡散層ａ１に形成されている。また、Ｎ型の中濃度拡散層７が第１の領域ｂ１に形成されている。
【００５５】
図１（ａ）の断面部分Ｂ−Ｂ′を示す図１（ｂ）でみると、ゲート電極４の端縁から離間する状態でＮ型の高濃度拡散層６がチャネル長方向外方に延在し、Ｎ型の高濃度拡散層６の内方の端縁に連接してＮ型の中濃度拡散層７が存在し、中濃度拡散層７の端縁はゲート電極４の端縁の直下に位置し、中濃度拡散層７の直上にはゲート電極４に連接のサイドウォール９が位置している。
【００５６】
また、図１（ａ）の断面部分Ｃ−Ｃ′を示す図１（ｃ）でみると、ゲート電極４の端縁から離間する状態で高濃度拡散層６がチャネル長方向外方に延在し、高濃度拡散層６の内方の端縁に連接して低濃度拡散層８が存在し、低濃度拡散層８の端縁はゲート電極４の端縁の直下に位置し、低濃度拡散層８の直上にはゲート電極４に連接のサイドウォール９が位置している。
【００５７】
図１（ａ）の平面視では、ドレイン領域は、第１の不純物拡散層ａ１におけるＮ型の高濃度拡散層６と、第２の不純物拡散層ａ２におけるＮ型の中濃度拡散層７（第１の領域ｂ１）と、Ｎ型の低濃度拡散層８，８（第２の領域ｂ２と第３の領域ｂ３）とを含み、Ｎ型の中濃度拡散層７とＮ型の低濃度拡散層８，８とはチャネル幅方向に配置されており、中濃度拡散層７は低濃度拡散層８，８間に位置している。
【００５８】
〔６〕最後に、ドレイン領域、ソース領域、ゲート電極４にコンタクトやアルミ配線（図示せず）を形成することにより、ＭＯＳ型トランジスタによるＥＳＤ保護素子を得る。
【００５９】
上記のように構成されたＥＳＤ保護素子は、図１（ｂ）で示される部分がＭＯＳ型トランジスタとして動作する。これはＬＤＤ構造となっているので、ホットキャリアによる劣化が少ないＥＳＤ保護素子が実現されている。
【００６０】
このＭＯＳ型トランジスタの耐圧は、図１（ｂ）に示すゲート電極４の端縁付近のＮ型の中濃度拡散層７とＰ型の半導体基板１とが接する部分でアバランシェブレークダウンが発生する電圧で決まる。
【００６１】
一方、図１（ｃ）におけるゲート電極４の端縁付近のＮ型の低濃度拡散層８とＰ型の半導体基板１とが接する部分は、その不純物濃度がＮ型の中濃度拡散層７の不純物濃度と比べて低いため、アバランシェブレークダウンが発生する電圧は高い。このため、Ｎ型の低濃度拡散層８にはＥＳＤによるサージ電流は集中しにくくなり、ＰＮ接合破壊は発生しにくくなる。サージ電流は、ゲート電極４の端縁付近のＮ型の中濃度拡散層７とＰ型の半導体基板１とが接する部分に集中しやすくなるが、Ｎ型の中濃度拡散層７がゲート電極４に対向する幅は充分に大きいため、サージ電流を分散させることができる。ゆえに、サージ電流分散のためにＮ型の低濃度拡散層８，８の面積をことさら広げる必要性はなくなる。
【００６２】
以上の結果として、チャネル幅方向両端部分でのＰＮ接合破壊の抑制を図りながら、ＥＳＤ保護素子の面積増大を抑制することが可能となる。
【００６３】
半導体業界で一般的に保障されているＨＢＭ耐性は２０００Ｖで、これに相当する電流耐性は１．３Ａ、ゲート幅は３５０μｍである。上記構成の本実施形態の半導体装置によれば、３５０μｍ以上のゲート幅を持つＭＯＳ型トランジスタのＥＳＤ保護素子を構成することができる。
【００６４】
なお、ＥＳＤ保護素子の耐圧については、Ｎ型の中濃度拡散層７の不純物濃度を濃い方向へ（ただしＮ型の高濃度拡散層６の不純物濃度よりは低く）調整すれば、ＥＳＤ保護素子の耐圧をゲート酸化膜２の耐圧より低くすることは容易であり、ゲート酸化膜２の破壊を回避できる。
【００６５】
（第２の実施形態）
本発明の第２の実施形態は、第１の実施形態の変形例であり、サイドウォールを形成しない半導体装置（ＥＳＤ保護素子）に関するものである。
【００６６】
以下、図４、図５、図６を用いて本発明の第２の実施形態のＥＳＤ保護素子を説明する。これらの図において、第１の実施形態の各図におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施形態に特有の構成は、次のとおりである。
【００６７】
以下、工程ごとに図を用いて説明する。図４、図５、図６の順となる。
【００６８】
図４（ａ）〜（ｃ）は図２（ａ）〜（ｃ）と同じであり、図５（ａ）〜（ｃ）は図３（ａ）〜（ｃ）と同じである。図６（ａ）は図１（ａ）と同じである。図６（ｂ），（ｃ）において、ゲート電極４の両側にサイドウォール９，９が形成されていないことが本実施形態の技術ポイントである。
【００６９】
すなわち、第１の実施形態の〔４〕において、図６に示すように、全体にＳｉＯ2 膜を形成した上で、ゲート電極４の両側にサイドウォール９，９が残らないようにして全面ウェットエッチングする。
【００７０】
次に、第１の実施形態の〔５〕において、オフセット領域であるＮ型の中濃度拡散層５に対してさらにリンまたはヒ素をイオン注入することにより、Ｎ型の高濃度拡散層６を形成する。このイオン注入の際、レジストで所定のパターンを形成してサイドウォール９，９がない状態を補い、図６（ａ）のように所定の部分に所定の形状でＮ型の高濃度拡散層６を形成する。
【００７１】
その他の処理については、第１の実施形態の工程〔１〕〜〔６〕と同じであるので、詳しい説明は省略する。
【００７２】
本実施形態によれば、サイドウォールを形成しないタイプの半導体装置（ＥＳＤ保護素子）においても、第１の実施形態の効果と同様の効果が得られる。
【００７３】
なお、第１の実施形態で説明した事項のうち本実施形態と矛盾しないものについては、そのすべての事項が本実施形態でも準用されるものとする。
【００７４】
（第３の実施形態）
本発明の第３の実施形態は、第１の実施形態をさらに発展させたものである。
【００７５】
第１の実施形態の図３（ａ）において、Ｎ型の低濃度拡散層８，８の領域をレジストで形成する際、マスク合わせの精度が不充分であれば、オフセット領域となるＮ型の中濃度拡散層５とＮ型の低濃度拡散層８との境界で隙間ができてしまい、ＭＯＳ型トランジスタのチャネル幅方向でＮ型拡散層が途切れてしまう。逆に、オフセット領域となるＮ型の中濃度拡散層５とＮ型の低濃度拡散層８がオーバーラップしてしまうと、オーバーラップ部分のＮ型拡散層の不純物濃度はＮ型の中濃度拡散層５よりも高くなり、オーバーラップ部分のＰＮ接合耐圧は低くなる。ＥＳＤのサージ電流はチャネル幅方向でのドレイン・ソース領域両端部にあるＮ型拡散層の途切れ部分やオーバーラップ部分に集中する傾向があるため、ＰＮ接合破壊が発生しやすくなり、本来のＥＳＤ保護素子の機能であるＥＳＤ破壊耐性が劣化する可能性がある。
【００７６】
このようにマスク合わせ精度が不充分である場合に備えて、第３の実施形態の製造方法を提案する。
【００７７】
以下、図７、図８、図９を用いて本発明の第３の実施形態のＥＳＤ保護素子を説明する。これらの図において、第１の実施形態の各図におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施形態に特有の構成は、次のとおりである。５ａはオフセット領域となるＮ型の中濃度拡散層、５ｂはＮ型の中濃度拡散層、６ａはＮ型の高濃度拡散層である。
【００７８】
以下、工程ごとに図を用いて説明する。図７、図８、図９の順となる。
【００７９】
図７（ａ）において、オフセット領域となるＮ型の中濃度拡散層５ａは、その形状が切り欠きのない長方形となっている。図７（ｃ）において、Ｎ型の中濃度拡散層５ａの端縁は、ゲート電極４の端縁の直下に位置している。
【００８０】
図８（ａ）〜（ｃ）は形態的に図３（ａ）〜（ｃ）と同じであり、図９（ａ）〜（ｃ）は形態的に図１（ａ）〜（ｃ）と同じある。ただし、符号の５が５ｂに変わり、チャネル幅方向（ゲート電極４の長手方向）の両端部のＮ型の低濃度拡散層の符号が８ａ，８ａとなっている。また、符号６が６ａとなっている。
【００８１】
〔１〕図７に示すように、Ｐ型の半導体基板１の表面にゲート酸化膜２および素子分離酸化膜３を形成し、ゲート酸化膜２上にゲート電極４を形成する。
【００８２】
〔２〕次いで、イオン注入によりリンまたはヒ素を打ち込むことにより長方形（切り欠きなし）のオフセット領域となるＮ型の中濃度拡散層５ａを形成する（Ｎ0 ）。イオン注入の際に、レジストで所定のパターンを形成する。オフセット領域であるＮ型の中濃度拡散層５ａのパターンは、切り欠きのない長方形となっている。
【００８３】
図７（ａ）の断面部分Ｂ−Ｂ′を示す図７（ｂ）は、符号は別として形態的には図２（ｂ）と同じである。図７（ａ）の断面部分Ｃ−Ｃ′を示す図７（ｃ）でみると、Ｎ型の中濃度拡散層５ａの端縁はゲート電極４の端縁の直下に位置している。これは、図２（ｃ）とは異なり、図７（ｂ）（図２（ｂ））と同じである。このように、Ｎ型の中濃度拡散層５ａの平面視形状は、長方形となっている。そのような形状は、レジストでマスクすることにより得るようにしている。
【００８４】
〔３〕次に、図８に示すように、Ｎ型の中濃度拡散層５ａのコーナー部においてレジストで所定のパターンを形成し、その部分にボロン（Ｐ型不純物）をイオン注入することによってＮ型の低濃度拡散層８ａ，８ａを形成する。ボロンがイオン注入されなかった領域がＮ型の中濃度拡散層５ｂとなる。中濃度拡散層５ａはＮ型であり、そのコーナー部にイオン注入するボロンは反対導電型のＰ型不純物であるので、ボロンのイオン注入で形成されるＮ型の低濃度拡散層８ａ，８ａの不純物濃度は、Ｎ型の中濃度拡散層５ｂに比べて低いものとなる。形態的には、図８（ａ）は図３（ａ）と同じであり、図８（ｂ）は図３（ｂ）と同じであり、図８（ｃ）は図３（ｃ）と同じである。
【００８５】
また、符号の違いを除いて、図９（ａ）は図１（ａ）と同じであり、図９（ｂ）は図１（ｂ）と同じであり、図９（ｃ）は図１（ｃ）と同じである。
【００８６】
その他の処理については、第１の実施形態の工程〔１〕〜〔６〕と同じであるので、詳しい説明は省略する。
【００８７】
本実施形態によれば、第１の実施形態の欠点を補うことができる。つまり、Ｎ型の低濃度拡散層８ａ，８ａの形成は、切り欠きのない長方形のオフセット領域であるＮ型の中濃度拡散層５ａにおいて、そのコーナー部に反対導電型のＰ型不純物のボロンをイオン注入することで行っているため、マスク合わせ精度が問題にならないのである。したがって、マスク合わせ精度が低いことに起因して生じる本実施形態冒頭に記載した不都合は生じない。
【００８８】
図７に示す第１段階では第１の領域ｂ１、第２・第３の領域ｂ２，ｂ３の全領域を対象としてイオン注入し、図８に示す第２段階は第２・第３の領域ｂ２，ｂ３のみを対象として、上書き的な追加のイオン注入とするので、上記のような途切れやオーバーラップは生じない。チャネル幅方向中央の第１の領域ｂ１でのＮ型の中濃度拡散層７とチャネル幅方向両側の第２および第３の領域ｂ２，ｂ３でのＮ型の低濃度拡散層８ａ，８ａとは途切れやオーバーラップなしに厳密に界面接合状態で連接したものとなる。したがって、ＰＮ接合破壊は抑制され、本来のＥＳＤ保護素子の機能であるＥＳＤ破壊耐性が確保される。
【００８９】
なお、第１の実施形態で説明した事項のうち本実施形態と矛盾しないものについては、そのすべての事項が本実施形態でも準用されるものとする。
【００９０】
（第４の実施形態）
本発明の第４の実施形態は、第３の実施形態の変形例であり、サイドウォールを形成しない半導体装置（ＥＳＤ保護素子）に関するものである。
【００９１】
以下、図１０、図１１、図１２を用いて本発明の第４の実施形態のＥＳＤ保護素子を説明する。これらの図において、第１の実施形態の各図におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施形態に特有の構成は、次のとおりである。
【００９２】
以下、工程ごとに図を用いて説明する。図１０、図１１、図１２の順である。
【００９３】
図１０（ａ）〜（ｃ）は図７（ａ）〜（ｃ）と同じであり、図１１（ａ）〜（ｃ）は図８（ａ）〜（ｃ）と同じである。図１２（ａ）は図９（ａ）と同じである。図１２（ｂ），（ｃ）において、ゲート電極４の両側にサイドウォール９，９が形成されていないことが本実施形態の技術ポイントである。
【００９４】
すなわち、図１２に示すように、全体にＳｉＯ2 膜を形成した上で、ゲート電極４の両側にサイドウォール９，９が残らないようにして全面ウェットエッチングする。
【００９５】
次に、オフセット領域であるＮ型の中濃度拡散層５ｂに対してさらにリンまたはヒ素をイオン注入することにより、Ｎ型の高濃度拡散層６ａを形成する。このイオン注入の際、レジストで所定のパターンを形成してサイドウォール９，９がない状態を補い、図１２（ａ）のように所定の部分に所定の形状でＮ型の高濃度拡散層６ａを形成する。
【００９６】
その他の処理については、第１の実施形態の工程〔１〕〜〔６〕と同じであるので、詳しい説明は省略する。
【００９７】
本実施形態によれば、サイドウォールを形成しないタイプの半導体装置（ＥＳＤ保護素子）においても、第３の実施形態の効果と同様の効果が得られる。
【００９８】
なお、第１の実施形態、第３の実施形態で説明した事項のうち本実施形態と矛盾しないものについては、そのすべての事項が本実施形態でも準用されるものとする。
【産業上の利用可能性】
【００９９】
本発明の技術は、ＭＯＳ型トランジスタによるＥＳＤ保護素子およびその製造方法において、チャネル幅方向でのドレイン・ソース領域両端部でのＰＮ接合破壊の抑制を図りながら、ＥＳＤ保護素子の面積増大を抑制するもので、その実用的有用性には大きいものがある。
【符号の説明】
【０１００】
１  Ｐ型のシリコン基板（第一導電型の半導体基板）
２  ゲート酸化膜
３  素子分離酸化膜
４  ゲート電極
５，５ａ，５ｂ  Ｎ型の中濃度拡散層（オフセット領域）
５ｘ  切り欠き部分
６，６ａ  Ｎ型の高濃度拡散層（第二導電型の高濃度拡散層）
７  Ｎ型の中濃度拡散層（第二導電型の中濃度拡散層）
７ｂ  Ｎ型の低濃度拡散層（第二導電型の低濃度拡散層）
８  Ｎ型の低濃度拡散層（第二導電型の低濃度拡散層）
８ａ，８ｂ  Ｐ型の拡散層（第一導電型の拡散層）
９  サイドウォール
ａ１  チャネル長方向外側の第１の不純物拡散層
ａ２  チャネル長方向内側の第２の不純物拡散層
ｂ１  第１の領域
ｂ２  第２の領域
ｂ３  第３の領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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