(57)【要約】【課題】ノイズ耐性の高い電源を容易な回路構成で実現することができる。【解決手段】撮像部２は、入射される電磁波の大きさに応じた信号を生成し出力する単位画素３が複数配置される。周波数変換部１０１は、第１の端子と第２の端子とを備え、第１の端子に供給される電圧と第２の端子に供給される電圧との電位差に基づいて、入力信号と出力信号との遅延時間が変化する反転回路を複数個リング状に連結した連結回路を備えるとともに、電位差に基づいた周波数のクロックを生成する。カウント部１０３は周波数変換部１０１が生成したクロックをカウントする。トランジスタは、所定の電圧が入力される第３の端子と、第１の端子に接続された第４の端子と、単位画素３からの信号が入力される第５の端子とを備え、第５の端子に入力される信号に基づいて、第３の端子と第４の端子との間に流れる電流を制御する。【選択図】図１
2010010742.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を有し、入射される電磁波の大きさに応じた信号を生成し出力する画素が複数配置された撮像部と、 
第１の端子と第２の端子とを備え、前記第１の端子に供給される電圧と前記第２の端子に供給される電圧との電位差に基づいて、入力信号と出力信号との遅延時間が変化する反転回路を複数個リング状に連結した連結回路を備えるとともに、前記電位差に基づいた周波数のクロックを生成する周波数変換部と、
前記周波数変換部が生成したクロックをカウントするカウント部と、
所定の電圧が入力される第３の端子と、前記第１の端子に接続された第４の端子と、前記画素からの信号が入力される第５の端子とを備え、前記第５の端子に入力される信号に基づいて、前記第３の端子と前記第４の端子との間に流れる電流を制御するトランジスタと、
を備えたことを特徴とする固体撮像装置。
【請求項２】
前記所定の電圧とは異なる第２の所定の電圧が入力される第６の端子と、前記第２の端子に接続された第７の端子と、前記第２のあるいは前記第２と異なる第３の所定の電圧が入力される第８の端子とを備え、前記第８の端子に入力される電圧に基づいて、前記第６の端子と前記第７の端子との間に流れる電流を制御する第２のトランジスタ
を備えたことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第１の端子と前記第２の端子との間に接続された抵抗素子
を備えたことを特徴とする請求項２に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルカメラなどの固体撮像装置に関する。
【背景技術】
【０００２】
これまでにＭＯＳ型の撮像素子やＣＣＤ型の撮像素子など様々な撮像素子を用いた固体撮像装置が提案され、実用化に至っている。また、ＭＯＳ型撮像素子を備えた固体撮像装置の中には、電荷生成手段で生成された信号電荷に応じた画素信号を生成する画素信号生成手段に、増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ、Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）を備えた増幅型固体撮像装置がある。（Ｃ）ＭＯＳ型固体撮像装置の多くはこのような構成をなしている。
【０００３】
さらに、カラム部にＡ／Ｄ変換（アナログ／デジタル変換）機能を内蔵したカラムＡＤＣ型固体撮像装置も開発・商品化されている。Ａ／Ｄ変換方式としては、１．逐次比較Ａ／Ｄ変換方式、２．シングルスロープＡ／Ｄ変換方式、３．サイクリックＡ／Ｄ変換方式が知られている。また、画素からの信号に応じて「電圧-周波数変換」機能を有するＴｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ（ＴＤＣ、時間／デジタル変換器）をカラム部に有するカラムＡＤＣ（Ａ／Ｄ  Ｃｏｎｖｅｒｔｅｒ、Ａ／Ｄ変換装置）型固体撮像装置も提案されている（例えば、特許文献１参照）。特許文献１にはＴＤＣを用いることにより画素からの信号を比較的容易かつ高Ｓ／ＮにＡ／Ｄ変換することが可能であることが記載されている。
【特許文献１】特開２００６−２７０２９３
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＴＤＣをカラムＡＤＣ型固体撮像装置に適用する場合、ＴＤＣのコア部を構成するＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）あるいはＲＤＬ（Ｒｉｎｇ  Ｄｅｌａｙ  Ｌｉｎｅ、リングディレイライン）に供給される電源電圧の変動に起因するノイズが発生するという問題がある。ＶＣＯ／ＲＤＬを構成する反転回路の伝播遅延時間は電源電圧に大きく依存するため、ＶＣＯ／ＲＤＬに供給される電源電圧の変動が小さいことが望ましい。よって、電源電圧の変動を小さくするために演算増幅器などを備えた電源回路を用いることが考えられる。しかしながら、演算増幅器などを用いた電源回路は、回路が複雑であり、回路規模が増大し、消費電力も増大するという問題がある。
【０００５】
本発明は、上記の課題を解決するためになされたものであり、ノイズ耐性の高い電源を容易な回路構成で実現することが可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、光電変換素子を有し、入射される電磁波の大きさに応じた信号を生成し出力する画素が複数配置された撮像部と、第１の端子と第２の端子とを備え、前記第１の端子に供給される電圧と前記第２の端子に供給される電圧との電位差に基づいて、入力信号と出力信号との遅延時間が変化する反転回路を複数個リング状に連結した連結回路を備えるとともに、前記電位差に基づいた周波数のクロックを生成する周波数変換部と、前記周波数変換部が生成したクロックをカウントするカウント部と、所定の電圧が入力される第３の端子と、前記第１の端子に接続された第４の端子と、前記画素からの信号が入力される第５の端子とを備え、前記第５の端子に入力される信号に基づいて、前記第３の端子と前記第４の端子との間に流れる電流を制御するトランジスタと、を備えたことを特徴とする固体撮像装置である。
【０００７】
これにより、第３の端子に入力される所定の電圧にノイズが重畳しても、周波数変換部に電圧を安定して供給することができる。よって、ノイズ耐性の高い電源を容易な回路構成で実現することができる。
【０００８】
また、本発明は、前記所定の電圧とは異なる第２の所定の電圧が入力される第６の端子と、前記第２の端子に接続された第７の端子と、前記第２のあるいは前記第２と異なる第３の所定の電圧が入力される第８の端子とを備え、前記第８の端子に入力される電圧に基づいて、前記第６の端子と前記第７の端子との間に流れる電流を制御する第２のトランジスタを備えたことを特徴とする固体撮像装置である。
【０００９】
これにより、第６の端子に入力される第２の所定の電圧にノイズが重畳しても、周波数変換部に電圧を安定して供給することができる。よって、ノイズ耐性の高い電源を容易な回路構成で実現することができる。
【００１０】
また、本発明は、前記第１の端子と前記第２の端子との間に接続された抵抗素子を備えたことを特徴とする固体撮像装置である。
【００１１】
これにより、周波数変換部の動作状態に依存することなく、周波数変換部の回路の状態を一定とすることができる。
【発明の効果】
【００１２】
本発明によれば、ノイズ耐性の高い電源を容易な回路構成で実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照し、本発明の一実施形態について説明する。図１は本実施形態における（Ｃ）ＭＯＳ固体撮像装置の構成を示した構成図である。図示する例では、固体撮像装置１は、入射される電磁波の大きさに応じた信号を生成し、生成した信号を出力する単位画素３が複数、行列状に配された撮像部２を備えている。また、撮像部２に含まれる単位画素３の各行を選択するための垂直選択部１２を備えている。また、撮像部２から出力される信号を電圧信号として読み出すための読出電流源部５を備えている。また、読出電流源部５が読み出した電圧信号をＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ、相関２重サンプリング）処理およびクランプ処理などの処理を行うためのアナログ処理部７を備えている。また、カラム部１０に電源を供給する電源供給部８と、アナログ処理部７が処理を行った電圧信号に応じて、Ａ／Ｄ変換を行うためのカラム部１０とを有するＡ／Ｄ変換部９を備えている。また、カラム部１０内に記憶されたデータを選択する水平選択部１４を備えている。また、水平選択部１４が選択したデータを出力する出力部１７を備えている。また、固体撮像装置１の各部の制御を行う制御部２０を備えている。
【００１４】
なお、図１に示した撮像部２は、簡単のため４行×６列の単位画素３から構成される例を示したが、現実には、撮像部２の各行や各列には、数十から数千の単位画素３が配置されている。また、図示しないが、撮像部２を構成する単位画素３は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、及び、トランジスタ回路によって構成されている。
【００１５】
単位画素３は、行選択のための垂直制御線１１（１１＿１〜４）を介して垂直選択部１２と接続している。また、単位画素３から出力される信号は、垂直信号線１３（１３＿１〜６）を介して読出電流源部５およびアナログ処理部７と接続している。
【００１６】
図２は、本実施形態における読出電流源部５の回路の一例を示した回路図である。図示する例では、読出電流源部５はＮＭＯＳトランジスタを用いて構成されている。ドレイン端子５１には撮像部２からの垂直信号線１３が接続され、制御端子５２（ゲート端子）には適宜所望の電圧が印加され、ソース端子５３はＧＮＤ（グランド）に接続された構成となっている。これにより、画素からの信号が電圧モードとして出力されることになる。なお、図示する例では、読出電流源部５がＮＭＯＳトランジスタを用いて構成された場合について説明しているがこれに限る必要はない。
【００１７】
図３は、本実施形態におけるアナログ処理部７の回路の一例を示した回路図である。図示する例では、ノイズ除去手段としてＣＤＳ処理機能を備えるようにした構成である。アナログ処理部７は、垂直信号線１３に接続されたクランプ容量７１（Ｃｃｌｐ）と、クランプ容量７１をクランプバイアス７２（Ｖｂｉａｓ）にクランプするためのクランプスイッチ７３（ＳＷ＿ｃｌｐ）と、信号をサンプルホールドするためのサンプルホールド容量７４（Ｃｓｈ）と、サンプルホールドスイッチ７５（ＳＷ＿ｓｈ）とを備えている。
【００１８】
ＣＤＳ処理を行う場合、アナログ処理部７は、制御部２０から与えられるクランプパルス（ＣＬＰ）とサンプルパルス（ＳＨ）との２つのパルスに基づいて、垂直信号線１３を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（リセットレベル）と真の信号レベルとの差分処理を行う。これにより、画素ごとの固定なバラツキであるＦＰＮ（Ｆｉｘｅｄ  Ｐａｔｔｅｒｎ  Ｎｏｉｓｅ、固定パターンノイズ）やリセットノイズといわれるノイズ成分を取り除く。なお、アナログ処理部７は必要に応じて、ＣＤＳ処理機能以外に、信号の増幅機能を有するＡＧＣ（Ａｕｔｏ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ、自動利得制御）回路やその他の処理機能などを設けるようにしても構わない。
【００１９】
以下、図１の説明に戻る。ＡＤ変換部９は、電源供給部８とカラム部１０とを備える。電源供給部８はカラム部１０が備える周波数変換部１０１に電圧を供給する。電源供給部８の構成については後述する。カラム部１０は、周波数変換部１０１と、カウンタ部１０３と、メモリ部１０５とを備える。周波数変換部１０１は、アナログ処理部７を介した撮像部２からの信号に応じて周波数変調を行う。周波数変換部１０１の構成については後述する。カウント部１０３は周波数変換部１０１が出力するカウントパルスのカウント処理を行う。メモリ部１０５はカウント部１０３がカウントした値を保持する。
【００２０】
カウント部１０３は、制御が容易な非同期型カウンタ回路を用いて構成することが望ましいが、同期型カウンタ回路を用いて構成しても構わない。なお、撮像部２から出力される画素信号は、リセットレベルなどの基準レベルとリセットレベルに重畳された真の信号レベルとで表されるので、真の信号レベルを抽出するには、リセットレベルと信号レベルとの差分を処理することが必要となる。
【００２１】
この差分処理には、カウント部１０３を構成するカウンタ回路としてアップカウントモードとダウンカウントモードを有するアップ／ダウンカウンタを用いることにより容易に行うことができる。例えば、リセットレベルを読み出す時はアップカウントモード、信号レベルを読み出す時はダウンカウントモードにてカウント処理を行うようにすればよい。なお、リセットレベルを読み出す時はダウンカウントモード、信号レベルを読み出す時はアップカウントモードにてカウント処理をしても構わない。また、差分処理は、必ずしもカウント部１０３で実施する必要はないので、カウント部１０３を構成するカウンタ回路としてアップ／ダウンカウンタを用いることに限る必要はない。
【００２２】
垂直選択部１２や水平選択部１４は、制御部２０から与えられる駆動パルスに応答して選択動作を実施するようになっている。なお、各垂直制御線１１＿１〜４には単位画素３を駆動するための種々のパルス信号が含まれる。また、図示しないが、垂直選択部１２は信号を読み出す行の基本的な制御を行う垂直シフトレジスタあるいはデコーダで構成されており、電子シャッタ用の行制御を行うシフトレジスタあるいはデコーダを有していても構わない。また、水平選択部１４も同様に水平シフトレジスタあるいはデコーダを有して構成されており、Ａ／Ｄ変換部９を構成するカラム回路１０内にメモリされたデータを所定の順に選択し、その選択した画素情報を水平信号線１５に出力する選択手段としての機能を有する。
【００２３】
また、制御部２０は、周波数変換部１０１の制御を行う。また、図示しないが、制御部２０は、各部の動作に必要なクロックや所定タイミングのパルス信号を供給するＴＧ（Ｔｉｍｉｎｇ  Ｇｅｎｅｒａｔｏｒ、タイミングジェネレータ）の機能ブロックと、ＴＧと通信を行うための機能ブロックとを備える。なお、制御部２０は、撮像部２、垂直選択部１２および水平選択部１４など、他の機能要素とは独立して別の半導体集積回路として構成しても構わない。その場合、撮像部２、垂直選択部１２および水平選択部１４などからなる撮像デバイスと制御部２０とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺の信号処理や電源回路なども組み込まれた撮像モジュールとして構成しても構わない。
【００２４】
出力部１７は、撮像部２から水平信号線１５を介して出力される各単位画素３の画素信号を適当なゲインで増幅した後、撮像信号として外部回路に出力する。この出力部１７は、例えば、バッファリングのみを行う場合や、バッファリングの前に黒レベル調整、列バラツキ補正、色処理などを行う信号処理機能を内蔵しても構わない。さらに、出力部１７は、ｎビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。その場合、例えばＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ、位相同期回路）等の逓倍回路を固体撮像装置１に内蔵するようにしても構わない。
【００２５】
次に、本実施形態における固体撮像装置に使用する電源供給部８と周波数変換部１０１の構成について説明する。初めに、図４を参照して周波数変換部１０１と電源供給部８の第１の具体例を説明する。図示する例では、電源供給部８はＮＭＯＳトランジスタ８１とＰＭＯＳトランジスタ８２とを備える。
【００２６】
周波数変換部１０１は、信号の大きさに応じて遅延量が変動する反転回路を奇数個リング状に連結して構成されるＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ、電圧制御型発振器）を備えている。ＶＣＯは、一方の入力端に起動信号（ＳｔａｒｔＰ）の入力を受け、他方の入力端に前段のインバータ回路４３１の出力を受けて動作する起動用反転回路である１個のＮＡＮＤ（否定論理積）回路４０１と、反転回路としてのインバータ（ＩＮＶ）回路４０２〜４３１とが直列に３１個接続されている回路である。
【００２７】
ＮＡＮＤ回路４０１とインバータ回路４０２〜４３１はそれぞれ第１の端子と第２の端子とを備える。また、ＮＡＮＤ回路４０１とインバータ回路４０２〜４３１は、第１の端子に供給される電圧と第２の端子に供給される電圧との電位差に基づいて、入力信号と出力信号との遅延時間が変化する。第１の端子には信号電圧（Ｖｉｎ）に応じた電圧ＶｄｄがＮＭＯＳトランジスタ８１から供給される。また、第２の端子にはＤＣ電圧（Ｖｄｃ）に応じた電圧ＶｓｓがＰＭＯＳトランジスタ８２から供給される。
【００２８】
この周波数変換部１０１は、パルス信号ＳｔａｒｔＰがＬｏｗ状態からＨｉｇｈ状態に変化することにより反転動作が開始され、パルス信号ＳｔａｒｔＰがＨｉｇｈ状態の間、反転動作を行う。また、ＮＡＮＤ回路４０１とインバータ回路４０２〜４３１とにおける遅延時間は、第１の端子に供給される電圧Ｖｄｄと第２の端子に供給される電圧Ｖｓｓとの電位差ΔＶ＝Ｖｄｄ−Ｖｓｓに応じて変化する。すなわち、周波数変換部１０１は、反転回路に入力する電圧で反転回路の遅延量を制御することによりＶＣＯを巡回する信号の周波数を制御するものである。
【００２９】
なお、周波数変換部１０１を構成するインバータ回路とＮＡＮＤ回路との総数は３１個に限定するものではなく、３個以上の奇数個であれば、特に制限は無い。
【００３０】
図５は、図４に示した電源供給部８と周波数変換部１０１との一部（図４における符号４００の部分）を示した部分拡大図の第１の例を示したものである。図示する例では、ＮＭＯＳトランジスタ８１のドレイン端子Ｎ１＿１（第３の端子）は主電源ＶＤＤと接続している。また、制御端子Ｎ１＿３（第５の端子）は信号電圧（Ｖｉｎ）と接続している。ソース端子Ｎ１＿２（第４の端子）は周波数変換部１０１を構成する各反転回路の第１の端子と接続している。また、ＰＭＯＳトランジスタ８２のドレイン端子Ｐ１＿１（第６の端子）はグランド電圧ＧＮＤと接続している。また、制御端子Ｐ１＿３（第８の端子）はＤＣ電圧（Ｖｄｃ）と接続している。ソース端子Ｐ１＿２（第７の端子）は周波数変換部１０１を構成する各反転回路の第２の端子と接続している。
【００３１】
これにより、主電源ＶＤＤにノイズが重畳しても、周波数変換部１０１を構成する各反転回路の第１の端子に安定して電圧を供給することができる。また、グランドＧＮＤにノイズが重畳しても、周波数変換部１０１を構成する各反転回路の第２の端子に電圧を安定して供給することができる。すなわち本実施形態によれば、ノイズ耐性の高い電源を容易な回路構成で実現することができる。
【００３２】
なお、ＮＭＯＳトランジスタ８１の閾値は信号電圧（Ｖｉｎ）に応じて適宜選択することが望ましい。また、ＰＭＯＳトランジスタ８２の閾値はＤＣ電圧（Ｖｄｃ）に応じて適宜選択する、または、ＰＭＯＳトランジスタ８２の閾値に応じてＤＣ電圧（Ｖｄｃ）を適宜選択することが望ましい。また、ＤＣ電源（Ｖｄｃ）とＰＭＯＳトランジスタ８２の制御端子Ｐ１＿３との間にサンプルホールドなどの容量あるいは（低消費電流の）バッファ回路やレベルシフト回路を設けるようにしてもよい。また、信号電圧（Ｖｉｎ）とＮＭＯＳトランジスタ８１の制御端子Ｐ１＿３との間にサンプルホールドなどの容量あるいは（低消費電流の）バッファ回路やレベルシフト回路を設けるようにしてもよい。
【００３３】
図６は、図４に示した電源供給部８と周波数変換部１０１との一部（図４における符号４００の部分）を示した部分拡大図の第２の例を示したものである。図５に示した構成と異なる点は、ＮＡＮＤ回路４０１の第１の端子と第２の端子との間に抵抗素子Ｒ６１を接続した点である。例えば、この抵抗素子Ｒ６１は、配線抵抗や、Ｐｏｌｙ抵抗や、拡散抵抗である。また、ＭＯＳトランジスタ等のトランジスタを用いて構成した抵抗でもよい。
【００３４】
この構成とし、周波数変換部１０１にＡ／Ｄ変換の対象となる信号が入力されていない状態において周波数変換部１０１に少量の電流を流すことで、周波数変換部１０１にＡ／Ｄ変換の対象となる信号が入力されていない状態における回路の状態を一定とすることができる。これにより、周波数変換部１０１にＡ／Ｄ変換の対象となる信号が入力された直後においても、周波数変換部１０１はノイズなどの影響を減少させた状態で動作を行うことができる。
【００３５】
図７は、図４に示した電源供給部８と周波数変換部１０１との一部（図４における符号４００の部分）を示した部分拡大図の第３の例を示したものである。図６に示した構成と異なる点は、周波数変換部１０１を構成する各反転回路の第１の端子と信号電圧（Ｖｉｎ）との間にＮＭＯＳトランジスタ８１を接続している点である。また、周波数変換部１０１を構成する各反転回路の第２の端子と、ＤＣ電源（Ｖｄｃ）との間にＰＭＯＳトランジスタ８２を接続している点である。
【００３６】
これにより、電源供給部８を反転回路に隣接して設けることができるため、電源供給部８と反転回路との距離を短くすることができる。よって、配線などに起因する、信号電圧（Ｖｉｎ）およびＤＣ電圧（Ｖｄｃ）に対して重畳されるノイズを抑えることができる。
【００３７】
次に、図８を参照して周波数変換部１０１と電源供給部８の第２の具体例を説明する。図示する例では、電源供給部８の構成は図４に示した電源供給部８の構成と同様である。
【００３８】
周波数変換部１０１は、信号の大きさに応じて遅延量が変動する反転回路を偶数個リング状に連結して構成されるＲＤＬ（Ｒｉｎｇ  Ｄｅｌａｙ  Ｌｉｎｅ、リングディレイライン）を備えている。具体的には、周波数変換部１０１は、一方の入力端に起動信号（ＳｔａｒｔＰ）の入力を受け、他方の入力端に前段のＮＡＮＤ回路８３２の出力を受けて動作する起動用反転回路である１個のＮＡＮＤ（否定論理積）回路８０１と、反転回路としてのインバータ（ＩＮＶ）回路８０２〜８３１と、一方の入力単にフィードフォワードループとしてインバータ回路８２９に入力される信号と同一の信号を受けるように構成した１個のＮＡＮＤ回路８３２とが直列に３２個接続されている回路である。なお、フィードフォワードループを設けているのは、パルス信号ＳｔａｒｔＰが入力されている間、各遅延素子（ＮＡＮＤ回路８０１，８３２とインバータ回路８０２〜８３１）の遅延時間に応じた周期で各遅延素子の出力が発振するようにするためである。
【００３９】
ＮＡＮＤ回路８０１，８３２とインバータ回路８０２〜８３１はそれぞれ第１の端子と第２の端子とを備える。また、ＮＡＮＤ回路８０１，８３２とインバータ回路８０２〜８３１は、第１の端子に供給される電圧と第２の端子に供給される電圧との電位差に基づいて、入力信号と出力信号との遅延時間が変化する。第１の端子には信号電圧（Ｖｉｎ）に応じた電圧ＶｄｄがＮＭＯＳトランジスタ８１から供給される。また、第２の端子にはＤＣ電圧（Ｖｄｃ）に応じた電圧ＶｓｓがＰＭＯＳトランジスタ８２から供給される。
【００４０】
この周波数変換部１０１は、パルス信号ＳｔａｒｔＰがＬｏｗ状態からＨｉｇｈ状態に変化することにより反転動作が開始され、パルス信号ＳｔａｒｔＰがＨｉｇｈ状態の間、反転動作を行う。また、ＮＡＮＤ回路８０１，８３２とインバータ回路８０２〜８３１との遅延時間は、第１の端子に供給される電圧Ｖｄｄと第２の端子に供給される電圧Ｖｓｓとの電位差ΔＶ＝Ｖｄｄ−Ｖｓｓに応じて変化する。すなわち、周波数変換部１０１は、反転回路に入力する電圧で反転回路の遅延量を制御することによりＲＤＬを巡回する信号の周波数を制御するものである。
【００４１】
なお、周波数変換部１０１を構成するインバータ回路とＮＡＮＤ回路との総数は３２個に限定するものではなく、４個以上の偶数個であれば、特に制限は無い。
【００４２】
第２の具体例における電源供給部８は、第１の具体例における電源供給部８と同様であり、図５〜図７で示した構成とすることができる。これにより、第２の具体例における周波数変換部１０１と電源供給部８は、第１の具体例における周波数変換部１０１と電源供給部８と同様の効果を得ることができる。
【００４３】
次に、図９を参照して周波数変換部１０１と電源供給部８の第３の具体例を説明する。図示する例では、電源供給部８はＮＭＯＳトランジスタ８１とＰＭＯＳトランジスタ８２とを備える。
【００４４】
周波数変換部１０１は、信号の大きさに応じて遅延量が変動する反転回路を奇数個リング状に連結して構成されるＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ、電圧制御発振器）を備えている。具体的には、周波数変換部１０１は、ＶＣＯは、一方の入力端に起動信号（ＳｔａｒｔＰ）の入力を受け、他方の入力端に前段のインバータ回路９３１の出力を受けて動作する起動用反転回路である１個のＮＡＮＤ（否定論理積）回路９０１と、反転回路としてのインバータ（ＩＮＶ）回路９０２〜９３１とが直列に３１個接続されている回路である。
【００４５】
ＮＡＮＤ回路９０１とインバータ回路９０２〜９３１はそれぞれ第１の端子と第２の端子とを備える。また、ＮＡＮＤ回路９０１とインバータ回路９０２〜９３１は、第１の端子に供給される電圧と第２の端子に供給される電圧との電位差に基づいて、入力信号と出力信号との遅延時間が変化する。第１の端子には信号電圧（Ｖｉｎ）に応じた電圧ＶｄｄがＮＭＯＳトランジスタ８１から供給される。また、第２の端子にはＤＣ電圧（Ｖｄｃ）に応じた電圧ＶｓｓがＰＭＯＳトランジスタ８２から供給される。
【００４６】
この周波数変換部１０１は、パルス信号ＳｔａｒｔＰがＬｏｗ状態からＨｉｇｈ状態に変化することにより反転動作が開始され、パルス信号ＳｔａｒｔＰがＨｉｇｈ状態の間、反転動作を行う。また、ＮＡＮＤ回路９０１とインバータ回路９０２〜９３１とにおける遅延時間は、第１の端子に供給される電圧Ｖｄｄと第２の端子に供給される電圧Ｖｓｓとの電位差ΔＶ＝Ｖｄｄ−Ｖｓｓに応じて変化する。すなわち、周波数変換部１０１は、反転回路に入力する電圧で反転回路の遅延量を制御することによりＲＤＬを巡回する信号の周波数を制御するものである。
【００４７】
なお、周波数変換部１０１を構成するインバータ回路とＮＡＮＤ回路との総数は３１個に限定するものではなく、３個以上の奇数個であれば、特に制限は無い。
【００４８】
図１０は、図９に示した電源供給部８と周波数変換部１０１との一部（図９における符号９００の部分）を示した部分拡大図の第１の例を示したものである。図示する例では、ＮＭＯＳトランジスタ８１のドレイン端子Ｎ１＿１は主電源ＶＤＤに接続している。また、制御端子Ｎ１＿３はＤＣ電圧（Ｖｄｃ）に接続している。ソース端子Ｎ１＿２は周波数変換部１０１を構成する各反転回路の第１の端子と接続している。また、ＰＭＯＳトランジスタ８２のドレイン端子Ｐ１＿１はグランド電圧ＧＮＤと接続している。また、制御端子Ｐ１＿３は信号電圧（Ｖｉｎ）と接続している。ソース端子Ｐ１＿２は周波数変換部１０１を構成する各反転回路の第２の端子と接続している。
【００４９】
これにより、主電源ＶＤＤにノイズが重畳しても、周波数変換部１０１を構成する各反転回路の第１の端子に安定して電圧を供給することができる。また、グランドＧＮＤにノイズが重畳しても、周波数変換部１０１を構成する各反転回路の第２の端子に電圧を安定して供給することができる。すなわち本実施形態によれば、ノイズ耐性の高い電源を容易な回路構成で実現することができる。
【００５０】
なお、ＰＭＯＳトランジスタ８２の閾値は信号電圧（Ｖｉｎ）に応じて適宜選択することが望ましい。また、ＮＭＯＳトランジスタ８１の閾値はＤＣ電圧（Ｖｄｃ）に応じて適宜選択する、または、ＮＭＯＳトランジスタ８１の閾値に応じてＤＣ電圧（Ｖｄｃ）を適宜選択することが望ましい。また、信号電圧（Ｖｉｎ）とＰＭＯＳトランジスタ８２の制御端子Ｐ１＿３との間にサンプルホールドなどの容量あるいは（低消費電流の）バッファ回路やレベルシフト回路を設けるようにしてもよい。また、ＤＣ電圧（Ｖｄｃ）とＮＭＯＳトランジスタ８１の制御端子Ｎ１＿３との間にサンプルホールドなどの容量あるいは（低消費電流の）バッファ回路やレベルシフト回路を設けるようにしてもよい。
【００５１】
図１１は、図９に示した電源供給部８と周波数変換部１０１との一部（図９における符号９００の部分）を示した部分拡大図の第２の例を示したものである。図１０に示した構成と異なる点は、ＮＡＮＤ回路９０１の第１の端子と第２の端子との間に抵抗素子Ｒ６１を接続した点である。例えば、この抵抗素子Ｒ６１は、配線抵抗や、Ｐｏｌｙ抵抗や、拡散抵抗である。また、ＭＯＳトランジスタ等のトランジスタを用いて構成した抵抗でもよい。
【００５２】
この構成とし、周波数変換部１０１にＡ／Ｄ変換の対象となる信号が入力されていない状態において周波数変換部１０１に少量の電流を流すことで、周波数変換部１０１にＡ／Ｄ変換の対象となる信号が入力されていない状態における回路の状態を一定とすることができる。これにより、周波数変換部１０１にＡ／Ｄ変換の対象となる信号が入力された直後においても、周波数変換部１０１はノイズなどの影響を減少させた状態で動作を行うことができる。
【００５３】
図１２は、図９に示した電源供給部８と周波数変換部１０１との一部（図９における符号９００の部分）を示した部分拡大図の第３の例を示したものである。図１１に示した構成と異なる点は、周波数変換部１０１を構成する各反転回路の第１の端子とＤＣ電圧（Ｖｄｃ）との間にＮＭＯＳトランジスタ８１を接続している点である。また、周波数変換部１０１を構成する各反転回路の第２の端子と、信号電圧（Ｖｉｎ）との間にＰＭＯＳトランジスタ８２を接続している点である。
【００５４】
これにより、電源供給部８を反転回路に隣接して設けることができるため、電源供給部８と反転回路の距離を短くすることができる。よって、配線などに起因する、信号電圧（Ｖｉｎ）およびＤＣ電圧（Ｖｄｃ）に対して重畳されるノイズを抑えることができる。
【００５５】
次に、図１３を参照して周波数変換部１０１と電源供給部８の第４の具体例を説明する。図示する例では、電源供給部８の構成は図９に示した電源供給部８の構成と同様である。
【００５６】
周波数変換部１０１は、信号の大きさに応じて遅延量が変動する反転回路を偶数個リング状に連結して構成されるＲＤＬ（Ｒｉｎｇ  Ｄｅｌａｙ  Ｌｉｎｅ、リングディレイライン）を備えている。具体的には、周波数変換部１０１は、一方の入力端に起動信号（ＳｔａｒｔＰ）の入力を受け、他方の入力端に前段のＮＡＮＤ回路１３３２の出力を受けて動作する起動用反転回路である１個のＮＡＮＤ（否定論理積）回路１３０１と、反転回路としてのインバータ（ＩＮＶ）回路１３０２〜１３３１と、一方の入力単にフィードフォワードループとしてインバータ回路１３２９に入力される信号と同一の信号を受けるように構成した１個のＮＡＮＤ回路１３３２とが直列に３２個接続されている回路である。なお、フィードフォワードループを設けているのは、パルス信号ＳｔａｒｔＰが入力されている間、各遅延素子（ＮＡＮＤ回路１３０１，１３３２とインバータ回路１３０２〜１３３１）の遅延時間に応じた周期で各遅延素子の出力が発振するようにするためである。
【００５７】
ＮＡＮＤ回路１３０１，１３３２とインバータ回路１３０２〜１３３１はそれぞれ第１の端子と第２の端子とを備える。また、ＮＡＮＤ回路１３０１，１３３２とインバータ回路１３０２〜１３３１は、第１の端子に供給される電圧と第２の端子に供給される電圧との電位差に基づいて、入力信号と出力信号との遅延時間が変化する。第１の端子には信号電圧（Ｖｉｎ）に応じた電圧ＶｄｄがＮＭＯＳトランジスタ８１から供給される。また、第２の端子にはＤＣ電圧（Ｖｄｃ）に応じた電圧ＶｓｓがＰＭＯＳトランジスタ８２から供給される。
【００５８】
この周波数変換部１０１は、パルス信号ＳｔａｒｔＰがＬｏｗ状態からＨｉｇｈ状態に変化することにより反転動作が開始され、パルス信号ＳｔａｒｔＰがＨｉｇｈ状態の間、反転動作を行う。また、ＮＡＮＤ回路１３０１，１３３２とインバータ回路１３０２〜１３３１との遅延時間は、第１の端子に供給される電圧Ｖｄｄと第２の端子に供給される電圧Ｖｓｓとの電位差ΔＶ＝Ｖｄｄ−Ｖｓｓに応じて変化する。すなわち、周波数変換部１０１は、反転回路に入力する電圧で反転回路の遅延量を制御することによりＲＤＬを巡回する信号の周波数を制御するものである。
【００５９】
なお、周波数変換部１０１を構成するインバータ回路とＮＡＮＤ回路との総数は３２個に限定するものではなく、４個以上の偶数個であれば、特に制限は無い。
【００６０】
第４の具体例における電源供給部８は、第３の具体例における電源供給部８と同様であり、図１０〜図１２で示した構成とすることができる。これにより、第４の具体例における周波数変換部１０１と電源供給部８は、第３の具体例における周波数変換部１０１と電源供給部８と同様の効果を得ることができる。
【００６１】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施形態における（Ｃ）ＭＯＳ固体撮像装置の構成を示した構成図である。
【図２】本実施形態における読出電流源部の回路を示した回路図である。
【図３】本実施形態におけるアナログ処理部の回路を示した回路図である。
【図４】本実施形態における電源供給部と周波数変換部の回路を示した回路図である。
【図５】本実施形態における電源供給部と周波数変換部の回路の一部を示した部分拡大図である。
【図６】本実施形態における電源供給部と周波数変換部の回路の一部を示した部分拡大図である。
【図７】本実施形態における電源供給部と周波数変換部の回路の一部を示した部分拡大図である。
【図８】本実施形態における電源供給部と周波数変換部の回路を示した回路図である。
【図９】本実施形態における電源供給部と周波数変換部の回路を示した回路図である。
【図１０】本実施形態における電源供給部と周波数変換部の回路の一部を示した部分拡大図である。
【図１１】本実施形態における電源供給部と周波数変換部の回路の一部を示した部分拡大図である。
【図１２】本実施形態における電源供給部と周波数変換部の回路の一部を示した部分拡大図である。
【図１３】本実施形態における電源供給部と周波数変換部の回路を示した回路図である。
【符号の説明】
【００６３】
１・・・固体撮像装置、２・・・撮像部、３・・・単位画素、５・・・読出電流源部、７・・・アナログ処理部、８・・・電源供給部、９・・・Ａ／Ｄ変換部、１０・・・カラム部、１１・・・垂直制御線、１２・・・垂直選択部、１３・・・垂直信号線、１４・・・水平選択部、１５・・・水平信号線、１７・・・出力部、２０・・・制御部、５１・・・ドレイン端子、５２・・・ゲート端子、５３・・・ソース端子、７１・・・クランプ容量、７２・・・クランプバイアス、７３・・・クランプスイッチ、７４・・・サンプルホールド容量、７５・・・サンプルホールドスイッチ、８１・・・ＮＭＯＳトランジスタ、８２・・・ＰＭＯＳトランジスタ、１０１・・・周波数変換部、１０３・・・カウント部、１０５・・・メモリ部、４０１，８０１，８３２，９０１，１３０１，１３３２・・・ＮＡＮＤ回路、４０２〜４３１，８０２〜８３１，９０２〜９３１，１３０２〜１３３１・・・インバータ回路
【図１】
2010010742.tif 000003
【図２】
2010010742.tif 000004
【図３】
2010010742.tif 000005
【図４】
2010010742.tif 000006
【図５】
2010010742.tif 000007
【図６】
2010010742.tif 000008
【図７】
2010010742.tif 000009
【図８】
2010010742.tif 000010
【図９】
2010010742.tif 000011
【図１０】
2010010742.tif 000012
【図１１】
2010010742.tif 000013
【図１２】
2010010742.tif 000014
【図１３】
2010010742.tif 000015