(57)【要約】【課題】入力回路を、所望の期間にわたって、常時活性化させること。【解決手段】本発明に係る半導体チップ１は、複数のパッドと、パッドと電気的に接続される入力回路又は出力回路と、外部回路又は内部回路からの信号の読み出しを制御するリードアクセス信号を出力する主制御部と、リードアクセス信号に基づいて、外部回路又は内部回路から信号が印加されるパッドと電気的に接続される入力回路又は出力回路の活性化を制御する活性化制御部と、を備える。【選択図】図１
2010263564.tif 000002
【特許請求の範囲】
【請求項１】
複数のパッドと、
前記パッドと電気的に接続される入力回路又は出力回路と、
外部回路又は内部回路からの信号の読み出しを制御するリードアクセス信号を出力する主制御部と、
前記リードアクセス信号に基づいて、前記外部回路又は前記内部回路から信号が印加されるパッドと電気的に接続される前記入力回路又は前記出力回路の活性化を制御する活性化制御部と、
を備える半導体チップ。
【請求項２】
前記活性化制御部は、
第１のリードアクセス信号に基づいて、前記外部回路又は前記内部回路から信号が印加されるパッドと電気的に接続される前記入力回路又は前記出力回路を予め活性状態にさせておき、
活性状態にされた前記入力回路又は前記出力回路は、
第２のリードアクセス信号に基づいて、前記外部回路から前記パッドに印加される信号を前記内部回路に伝達する、又は、前記内部回路から前記パッドに印加される信号を前記外部回路に伝達する
ことを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記活性化制御部は、
論理和回路と、
前記入力回路又は前記出力回路を活性化する活性化信号を出力するフリップフロップと、を備え、
前記論理和回路は、前記主制御部の出力するリードアクセス信号と、前記フリップフロップの出力する前記活性化信号との論理和を出力し、
前記フリップフロップは、前記論理和回路の出力信号をラッチして、前記活性化信号を出力する
ことを特徴とする請求項１又は２に記載の半導体チップ。
【請求項４】
製品情報を格納する製品情報格納部を更に備え、
前記活性化制御部は、
前記リードアクセス信号と前記製品情報に基づく制御信号に基づいて、前記外部回路又は前記内部回路から信号が印加されるパッドと電気的に接続される前記入力回路又は前記出力回路の活性化を制御する
ことを特徴とする請求項１乃至３いずれか１項に記載の半導体チップ。
【請求項５】
前記入力回路又は前記出力回路の動作モードを判定する動作モード判定部を更に備え、
前記活性化制御部は、
前記リードアクセス信号と前記動作モードを判定した動作モード判定信号に基づいて、前記外部回路又は前記内部回路から信号が印加されるパッドと電気的に接続される前記入力回路又は前記出力回路の活性化を制御する
ことを特徴とする請求項１乃至４いずれか１項に記載の半導体チップ。
【請求項６】
複数のパッドと、
前記パッドと電気的に接続される入力回路又は出力回路と、
外部回路又は内部回路からの信号の読み出しを制御するリードアクセス信号を出力する主制御部と、
前記リードアクセス信号に基づいて、前記外部回路又は前記内部回路から信号が印加されるパッドと電気的に接続される前記入力回路又は前記出力回路の活性化を制御する活性化制御部と、を備える半導体チップと、
前記半導体チップを搭載し、前記パッドと電気的に接続されるリードと、
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ及び半導体チップを搭載する半導体装置に関する。
【背景技術】
【０００２】
入力端子を有する半導体チップが搭載されたパッケージと、当該パッケージの外部に接続される外部基板装置との間のデータ入出力を制御する手法として、例えば、図７に示す手法が一般的に知られている。以下、図７を参照して、本発明に関連する半導体チップについて説明する。
【０００３】
図７に示すように、パッケージに搭載された半導体チップ３００は、パッケージ外部の外部基板装置と接続される。半導体チップ３００は、パッド３０１と、ＣＰＵ（Central Processing Unit）３０２と、入力バッファ３０３と、内部回路３０４と、を備えている。パッド３０１は、パッケージのパッド３０５にボンディングにより接続される。パッド３０５は、さらに、外部基板装置のパッド３０６に接続される。
【０００４】
ＣＰＵ３０２は、リードアクセス信号／ＲＤを入力バッファ３０３に供給する。リードアクセス信号／ＲＤは、ＣＰＵ３０２がリード命令を実行するときにアクティブになり、パッド３０１に入力される信号を有効にする。
【０００５】
入力バッファ３０３は、リードアクセス信号／ＲＤに基づいて、パッド３０１からの入力信号を内部回路３０４に伝達する。入力バッファ３０３は、入力信号に応答してハイレベル或いはローレベルの信号を出力する。すなわち、入力バッファ３０３は、ＣＰＵ３０２からのリードアクセス信号／ＲＤを受けて、パッド３０１に印加される外部信号を内部回路３０４へと伝達する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２４５０６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図７に示した半導体チップ３００では、一度活性化させた入力バッファ３０３は、リードアクセス信号／ＲＤをアクティブとした間のみにしか、常時活性化させておくことができないという問題がある。すなわち、入力信号を受け付ける必要が生じて活性化させた入力バッファ３０３を、所望の期間にわたって、常時活性化させることができないものであった。
【０００８】
尚、本発明に関連する技術として、特許文献１には、主機能が同一でありながら搭載するパッケージが異なるチップを共用化するために、チップに格納された製品情報に基づいて入力回路を活性化するか否かを制御する技術が開示されている。特許文献１では、製品情報に基づいて、パッケージと接続されたパッドのバッファのみを活性状態にすると共に、パッケージと接続されず電気的にフローティングの状態となるパッド（いわゆる空きパッド）を非活性状態に制御することで、空きパッドに流れる貫通電力により引き起こされる誤動作の防止を目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体チップは、複数のパッドと、前記パッドと電気的に接続される入力回路又は出力回路と、外部回路又は内部回路からの信号の読み出しを制御するリードアクセス信号を出力する主制御部と、前記リードアクセス信号に基づいて、前記外部回路又は前記内部回路から信号が印加されるパッドと電気的に接続される前記入力回路又は前記出力回路の活性化を制御する活性化制御部と、を備える。
【００１０】
このように、入力回路又は出力回路の活性化を制御する活性化制御部を設けたことで、活性化させた入力回路を、所望の期間にわたって、常時活性化させることができる。
【００１１】
本発明に係る半導体装置は、複数のパッドと、前記パッドと電気的に接続される入力回路又は出力回路と、外部回路又は内部回路からの信号の読み出しを制御するリードアクセス信号を出力する主制御部と、前記リードアクセス信号に基づいて、前記外部回路又は前記内部回路から信号が印加されるパッドと電気的に接続される前記入力回路又は前記出力回路の活性化を制御する活性化制御部と、を備える半導体チップと、前記半導体チップを搭載し、前記パッドと電気的に接続されるリードと、を備える。
【００１２】
このように、入力回路又は出力回路の活性化を制御する活性化制御部を設けたことで、活性化させた入力回路を、所望の期間にわたって、常時活性化させることができる。
【発明の効果】
【００１３】
本発明にかかる半導体チップ及び半導体チップを搭載する半導体装置によれば、活性化させた入力回路を、所望の期間にわたって、常時活性化させることが可能な半導体チップ及び半導体チップを搭載する半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本実施の形態１に係る半導体装置を示すブロック図である。
【図２】本実施の形態１に係る半導体装置の動作例を説明するためのタイミングチャート図である。
【図３】本実施の形態１に係る半導体装置の動作例を説明するためのタイミングチャート図である。
【図４】本実施の形態２に係る半導体装置を示すブロック図である。
【図５】本実施の形態２に係る半導体装置の動作例を説明するためのタイミングチャート図である。
【図６】本実施の形態３に係る半導体装置を示すブロック図である。
【図７】関連する半導体チップを示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡潔化がなされている。各図面において同一の構成又は機能を有する構成要素及び相当部分には、同一の符号を付し、その説明を省略する。
【００１６】
実施の形態１．
図１乃至図３を参照して、本発明の実施の形態１に係る半導体装置について説明する。図１は、本発明の実施の形態１に係る半導体装置を示すブロック図である。図１において、半導体チップ１を搭載したパッケージは、その外部に設けられた外部基板装置と接続可能なように構成されている。図の右側が半導体チップ１、中央側は半導体チップ１が接続されるリード（外部ピン）、左側が半導体装置のパッケージが接続されるリード（外部ピン）を、それぞれ示している。パッケージとしては、例えば、ＳＳＯＰ（Shrink Small Outline Package）やＱＦＰ（Quad Flat Package）などを採用することができる。
【００１７】
図１に示すように、本実施の形態１に係る半導体集積回路は、パッド１１〜１２と、命令記憶部２１と、主制御部としてのＣＰＵ２２と、内部回路２３と、活性化制御部３１〜３２と、入力回路としてのバッファ４１〜４２と、を備える。
【００１８】
バッファ４１は、活性化制御部３１から出力される活性化信号に基づいて、パッド１１からの入力信号を内部回路２３に伝達する。パッド１１は、パッケージのパッド１１１にボンディングにより接続される。パッド１１１は、さらに、外部基板装置のパッド２１１に接続される。
【００１９】
バッファ４２は、活性化制御部３２から出力される活性化信号に基づいて、パッド１２からの入力信号を内部回路２３に伝達する。パッド１２は、パッケージのパッド１１２にボンディングにより接続される。尚、ここでは、パッド１１２は、外部基板装置のパッド２１２とは接続されていない場合を例に説明する。
【００２０】
ＣＰＵ２２は、命令記憶部２１に格納された所定の命令に基づいて、リードアクセス信号を出力する。ＣＰＵ２２は、活性化制御部３１へリードアクセス信号／ＲＤ１を出力する。ＣＰＵ２２は、活性化制御部３２へリードアクセス信号／ＲＤ２を出力する。
【００２１】
命令記憶部２１には、外部基板装置を使用するユーザにより、所定の命令を実行するプログラムが記憶されている。所定の命令には、内部回路２３が外部基板装置の外部回路からデータを読み出すために利用するバッファ４１〜４２について、それらバッファ４１〜４２を活性化させて入力信号を受け付ける必要が生じた場合に、指定するバッファ４１〜４２を活性化させるためのリードアクセス命令が含まれる。命令記憶部２１は、フラッシュメモリなどの不揮発性メモリにより構成される。
【００２２】
従って、バッファ４１〜４２が必要な信号を取り込むことにより、バッファ４１〜４２はその動作状態（活性状態、非活性状態）を制御される。バッファ４１〜４２を活性状態に制御するということは、バッファ４１〜４２が入力信号に応答してハイレベル或いはローレベルの信号を出力する状態である。また、バッファ４１〜４２を非活性状態に制御するということは、バッファ４１〜４２の出力部がハイインピーダンス状態、即ち、ドライブトランジスタ及びプルアップトランジスタが共にオフしている状態である。
【００２３】
活性化制御部３１は、ＣＰＵ２２からのリードアクセス信号／ＲＤ１を受けて、パッド１１に印加される外部信号の内部回路２３への伝達を制御する。活性化制御部３１は、リードアクセス信号／ＲＤ１と活性化信号の論理和を出力する論理和回路５１と、論理和回路５１の出力信号をラッチして、活性化信号を出力するフリップフロップ６１と、を備えている。フリップフロップ６１は、リセット信号／Ｒｅｓｅｔが入力されるまでの間、論理和回路５１から出力された信号をラッチする。活性化制御部３１は、活性化信号を入力してバッファ４１を制御する。バッファ４１は、パッド１１から入力される信号を有効又は無効とする。
【００２４】
活性化制御部３１は、リードアクセス信号／ＲＤ１がアクティブになると、バッファ４１を活性化する信号を出力する。この信号を受けたバッファ４１は、パッド１１から入力される信号を内部回路２３に伝達する。従って、活性化信号がアクティブである場合、外部ピン１１１から入力される信号は、ボンディングワイヤを介して接続されるパッド１１に伝達され、パッド１１からバッファ４１を介して内部回路２３に伝達される。即ち、外部基板装置のパッド２１１から外部ピン１１１を介してパッド１１に入力される信号が、内部回路２３に伝達される。
【００２５】
活性化制御部３１は、リセット信号／Ｒｅｓｅｔにより活性状態がリセットされると、バッファ４１を非活性化する信号を出力する。この信号を受けたバッファ４１は、パッド１１から入力される信号を内部回路２３に伝達しない。従って、活性化信号がインアクティブである場合には、外部ピン１１１から入力される信号は、パッド１１からバッファ４１を介して内部回路２３に伝達されない。
【００２６】
活性化制御部３２は、ＣＰＵ２２からのリードアクセス信号／ＲＤ２を受けて、パッド１２に印加される外部信号の内部回路２３への伝達を制御する。活性化制御部３２は、リードアクセス信号／ＲＤ２と活性化信号の論理和を出力する論理和回路５２と、論理和回路５２の出力信号をラッチして、活性化信号を出力するフリップフロップ６２と、を備えている。活性化制御部３２は、活性化信号を入力してバッファ４２を制御する。バッファ４２は、パッド１２から入力される信号を有効又は無効とする。
【００２７】
活性化制御部３２は、リードアクセス信号／ＲＤ２がアクティブになると、バッファ４２を活性化する信号を出力する。従って、活性化信号がアクティブである場合、外部ピン１１２から入力される信号は、ボンディングワイヤを介して接続されるパッド１２に伝達され、パッド１２からバッファ４２を介して内部回路２３に伝達される。活性化制御部３２は、リセット信号／Ｒｅｓｅｔにより活性状態がリセットされると、バッファ４２を非活性化する信号を出力する。従って、活性化信号がインアクティブである場合には、外部ピン１１２から入力される信号は、パッド１２からバッファ４２を介して内部回路２３に伝達されない。尚、ここでは、外部ピン１１２は、外部基板装置のパッド２１２に接続されていないため、後述するように、ＣＰＵ２２は、インアクティブなリードアクセス信号／ＲＤ２を出力する。
【００２８】
次に、図２を参照して、本発明の実施の形態１に係る半導体装置の動作について説明する。図２は、本発明の実施の形態１に係る半導体装置の動作例を示すタイミングチャートである。図２（ａ）は、図１に示した活性化制御部３１による活性化制御を、図２（ｂ）は、図１に示した活性化制御部３２による活性化制御をそれぞれ説明するための図である。
【００２９】
図２（ａ）において、まず、リセット信号／Ｒｅｓｅｔによりフリップフロップ６１の値がクリアされることで、バッファ４１が非活性化される（Ｓ１）。そして、ＣＰＵ２２からのリードアクセス信号／ＲＤ１がアクティブとなったときに、リードアクセス／ＲＤ１信号とフリップフロップ６１の出力信号の論理和がフリップフロップ６１に書き込まれ、同時に、バッファ４１が活性化される（Ｓ２）。そして、リードアクセス信号／ＲＤ１がインアクティブになった場合においても、リセット信号／Ｒｅｓｅｔがなされるまでの間はフリップフロップ６１の値は変化しないために、バッファ４１は活性状態を維持することができる（Ｓ３）。尚、図２（ｂ）においては、パッド１１２が外部基板装置のパッド２１２と接続されていないことから、ＣＰＵ２２からのリードアクセス信号／ＲＤ２をインアクティブとすることで、バッファ４２を活性化させない。
【００３０】
このように、フリップフロップ６１〜６２に活性化信号が格納された後は、フリップフロップ６１〜６２には各フリップフロップ自身の格納値が常に格納されるために、一度バッファ４１〜４２の活性化が行われた以降は、リセットがなされるまでの所望の期間、活性状態が維持される。従って、内部回路２３へと入力信号を伝達する必要がある間、外部基板装置と接続されたパッドに対して、当該パッドに接続されるバッファ４１〜４２のみを活性化させておくことができる。
【００３１】
次に、図３を参照して、高速動作時における動作について説明する。図３（ａ）は、図７に示した本発明に関連する半導体装置による活性化制御を説明するための図である。図３（ｂ）は、本発明の実施の形態１に係る半導体装置による活性化制御を説明するための図である。
【００３２】
図３（ａ）において、まず、外部基板装置からパッド１１に印加される外部信号の電圧が変化する（すなわち、パッドレベルが変化する）。そして、リードアクセス命令に応答したＣＰＵ３０２がリードアクセス信号／ＲＤをアクティブとする。リードアクセス信号／ＲＤがアクティブとなった後、遅延を持ってバッファ３０３による入力がイネーブルとなる（すなわち、リードアクセス信号／ＲＤが立ち上がった後に、遅延して、バッファ３０３が活性状態に制御される）。さらに、入力イネーブルとなった後に、遅延を持って、ＣＰＵ３０２がパッド１１のパッドレベルをリードデータとして読み出す（すなわち、リードアクセス信号／ＲＤの立ち下がりにおいて、活性状態にあるバッファ３０３がパッドレベルの信号をリードデータとして読み出すことで、内部回路３０４へのリードデータの伝達を開始する）。
【００３３】
図３（ａ）に示すように、図７に示した半導体チップ３００では、高速動作時において、停止させていた入力バッファ３０３を活性化させた場合には、遅延により活性化させるタイミングが間に合わずに、誤ったデータをリードしてしまうことがある。具体的には、ＣＰＵ３０２が読み出すリードデータは、リードアクセス信号／ＲＤの立下り時点ではローを読み出すことになり、パッド１１のパッドレベルとは異なるデータを読み出してしまう。すなわち、本来は、パッドレベルでハイになった後のデータを読み出したいにも関わらず、ＣＰＵ３０２がリードデータとして読み出すデータは、パッドレベルがハイとなるよりも前のデータ（パッドレベルが変化するより前のローのデータ部分）を読み出してしまう。
【００３４】
これに対して、図３（ｂ）に示すように、本発明の実施の形態１に係る半導体チップ１では、リードアクセス信号／ＲＤ１をアクティブとするのに先立って、ダミーリード信号／ＲＤ１により、バッファ４１による入力を予めイネーブルとしておく。具体的には、まず、外部基板装置からパッド１１に印加される外部信号の電圧が変化する。そして、ＣＰＵ２２がダミーリードアクセス信号／ＲＤ１をアクティブとした後、遅延を持ってバッファ４１による入力がイネーブルとなり、以後、バッファ４１は活性状態に維持される（すなわち、ダミーリードアクセス信号／ＲＤ１の立ち上がりにおいて、バッファ４１が活性状態に制御され、以後、活性状態が維持される）。さらに、入力イネーブルとなった後に、遅延を持って、ＣＰＵ３０２が読み出すパッド１１のパッドレベルがハイとなる。そして、ＣＰＵ２２はリードアクセス信号／ＲＤ１をアクティブとした後、パッド１１のパッドレベルをリードデータとして読み出す（すなわち、リードアクセス信号／ＲＤ１の立ち下がりにおいて、パッドレベルの読出しを開始する）。命令記憶部２１には、記憶されたリードアクセス命令について、そのリードアクセス信号に対するダミーリード信号の実行タイミングが予め定められて記憶されている。
【００３５】
このように、本発明の実施の形態１に係る半導体チップ１では、ＣＰＵ２２は、実際にリードデータの読出しを開始するタイミングを指示するリードアクセス信号／ＲＤ１に先立ち、ダミーリード信号／ＲＤ１によりバッファ４１を予め活性化させてその状態を維持させておくことで、パッド１１のパッドレベルと同一のリードデータを読み出すことができる。すなわち、リードアクセス信号／ＲＤ１に基づいてリードデータの読出しを開始するタイミングには、遅延を考慮しても読み出すリードデータが既にハイとなっているために、誤ってローのデータを読み出すことを防止することができる。従って、高速動作時においても、リードアクセスのタイミングに合わせて正確なデータを読み出すことができる。
【００３６】
実施の形態２．
次に、図４及び図５を参照して、本発明の実施の形態２に係る半導体装置について説明する。上述した実施の形態１に係る半導体装置では、バッファ４１〜４２がリードアクセス信号のみに基づいて制御されるものとして説明したが、本実施の形態２に係る半導体装置では、更に、製品情報に基づいて、バッファ４１〜４２が制御される。尚、以下では、実施の形態１との違いを中心に説明し、実施の形態１と同一の構成、及び処理については、その説明を省略する。
【００３７】
図４は、本発明の実施の形態２に係る半導体装置を示すブロック図である。図４に示すように、本実施の形態２に係る半導体集積回路は、パッド１１〜１２と、命令記憶部２１と、ＣＰＵ２２と、内部回路２３と、活性化制御部７１〜７２と、バッファ４１〜４２と、制御部９１と、製品情報格納部９２と、製品情報レジスタ９３と、デコード部９４と、論理和回路９５と、を備える。
【００３８】
制御部９１は、半導体チップ２に電源が投入された直後に起動され、製品情報に基づく初期設定動作を制御する。この初期設定はユーザ定義の動作を開始する前に実行される。また、制御部９１の起動は、半導体チップ２に通電中に行われるリセット直後でもよい。
【００３９】
製品情報格納部９２は、この半導体チップ２が搭載される製品に関する情報（パッケージの形状やピン数、メモリ容量、動作機能の範囲等）を記憶する。製品情報格納部９２は不揮発性メモリなどのフラッシュメモリを備え、工場出荷前に製品情報が格納されている。製品情報格納部９２は、制御部９１に制御されて、格納している製品情報を製品情報レジスタ９３に出力する。保持された製品情報は、デコード部９４によりデコードされ、信号Ｓ、信号Ｑが出力される。信号Ｓは、活性化制御部７１、７２に供給される。信号Ｑは、活性化制御部７１に供給される。
【００４０】
制御部９１の制御に基づいて、製品情報格納部９２に格納される製品情報は、半導体チップ２の各所に供給される。製品情報のうち外部ピン（リード）数に関する情報は、製品情報レジスタ９３に保持される。保持のタイミングは制御部９１から与えられる。この製品情報レジスタ９３にラッチされた製品情報は、電源切断されるまで保持される。したがって、製品情報レジスタ９３から出力される製品情報は、電源切断まで変わらない。
【００４１】
デコード部９４は、製品情報レジスタ９３から出力される製品情報をデコードし、外部ピン数に対応する制御信号を出力する。ここでは半導体チップ２が搭載されるパッケージおよびその外部ピン数に対応して信号Ｑと信号Ｓの２種類の信号を出力する。信号Ｑは、搭載されるパッケージがＱＦＰであるときにアクティブになり、パッドに入力される信号を有効にする。信号Ｓは、搭載されるパッケージがＳＳＯＰであるときにアクティブになり、パッドに入力される信号を有効にする。
【００４２】
製品情報は、ピン数情報とメモリサイズ情報とを含んでいる。外部ピン数に対応してコードが割り当てられ、ピン数情報は、このピン数のコードにより示される。例えば、３２ピンには"０００"、４０ピンには"００１"のようにコードが割り当てられる。このコードをデコードすると、その製品に実装されるピン数に対応する信号が生成できる。即ち、デコード部９４は、このコードをデコードし、コードが"０００"の場合、信号Ｓを出力し、コードが"００１"の場合、信号Ｑを出力する。したがって、ＳＳＯＰに搭載される半導体チップは、パッケージに搭載後製品情報格納部９２に製品情報としてコード"０００"が設定され、ＱＦＰに搭載される半導体チップは、製品情報格納部９２に製品情報としてコード"００１"が設定される。
【００４３】
活性化制御部７１は、信号Ｓと、信号Ｑと、リードアクセス信号／ＲＤ１とに基づいてパッド１１からの入力信号を内部回路２３に伝達する。パッド１１は、半導体チップ２が搭載されるパッケージのリード（外部ピン）１１１にボンディングにより接続される。例えば、半導体チップ２がＳＳＯＰに搭載される場合はＳＳＯＰのリード（外部ピン）にボンディングにより接続され、ＱＦＰに搭載される場合はＱＦＰのリード（外部ピン）にボンディングにより接続される。
【００４４】
活性化制御部７１は、論理積回路８１の出力信号と活性化信号の論理和を出力する論理和回路５１と、論理和回路５１の出力信号をラッチして、活性化信号を出力するフリップフロップ６１と、リードアクセス信号／ＲＤ１と論理和回路９５からの出力信号の論理積を出力する論理積回路８１と、を備えている。尚、ここでは、論理積回路８１と論理和回路５１の組合せによりリードアクセス信号／ＲＤと、制御信号Ｓ、Ｑを受ける構成として説明するが、活性化信号と、リードアクセス信号／ＲＤと、制御信号Ｓ、Ｑとのアクティブ・レベルに応じて、他の論理により構成することもできる。
【００４５】
活性化制御部７１は、リードアクセス信号／ＲＤ１がアクティブとなり、かつ、論理和回路９５の出力信号もアクティブである場合に、バッファ４１を活性化する信号を出力する。この信号を受けたバッファ４１は、パッド１１から入力される信号を内部回路２３に伝達するため、外部基板装置のパッド２１１から外部ピン１１１を介してパッド１１に入力される信号が、内部回路２３に伝達される。
【００４６】
論理和回路９５は、信号Ｓ、信号Ｑのいずれかがアクティブになると、論理積回路８１にアクティブな信号を出力する。したがって、リードアクセス信号／ＲＤ１がアクティブであり、かつ、半導体チップ２が搭載されるパッケージがＳＳＯＰである場合、外部ピン１１１から入力される信号は、ボンディングワイヤを介して接続されるパッド１１に伝達され、パッド１１からバッファ４１を介して内部回路２３に伝達される。また、リードアクセス信号／ＲＤ１がアクティブであり、かつ、半導体チップ２が搭載されるパッケージがＱＦＰである場合も、外部ピン１１１から入力される信号は、ボンディングワイヤを介して接続されるパッド１１に伝達され、パッド１１からバッファ４１を介して内部回路２３に伝達される。
【００４７】
活性化制御部７２は、信号Ｓと、リードアクセス信号／ＲＤ２とに基づいてパッド１２２からの入力信号を内部回路２３に伝達する。パッド１２は、例えば半導体チップ２がＱＦＰに搭載される場合は、ＱＦＰのリード１５２にボンディングにより接続されるが、半導体チップ２がＳＳＯＰに搭載される場合には、外部と接続されない。
【００４８】
活性化制御部７２は、論理積回路８２の出力信号と活性化信号の論理和を出力する論理和回路５２と、論理和回路５２の出力信号をラッチして、活性化信号を出力するフリップフロップ６２と、リードアクセス信号／ＲＤ２と制御信号Ｑの論理積を出力する論理積回路８２と、を備えている。
【００４９】
活性化制御部７２は、リードアクセス信号／ＲＤ２がアクティブとなり、かつ、制御信号Ｓもアクティブである場合に、バッファ４２を活性化する信号を出力する。この信号を受けたバッファ４２は、パッド１２から入力される信号を内部回路２３に伝達するため、外部基板装置のパッド２１２から外部ピン１１２を介してパッド１２に入力される信号が、内部回路２３に伝達される。尚、ここでは、外部ピン１１２は、外部基板装置のパッド２１２に接続されておらず、後述するように、ＣＰＵ２２は、インアクティブなリードアクセス信号／ＲＤ２を出力する場合を例に説明する。
【００５０】
従って、リードアクセス信号／ＲＤ２がアクティブであり、かつ、半導体チップ２が搭載されるパッケージがＳＳＯＰである場合、外部ピン１１２から入力される信号は、ボンディングワイヤを介して接続されるパッド１２に伝達され、パッド１２からバッファ４２を介して内部回路２３に伝達される。また、リードアクセス信号／ＲＤ２がアクティブであっても、半導体チップ２が搭載されるパッケージがＱＦＰでない場合には、外部ピン１１１から入力される信号は、バッファ４２を介して内部回路２３に伝達されない。さらに、半導体チップ２が搭載されるパッケージがＱＦＰであっても、リードアクセス信号／ＲＤ２がインアクティブである場合においても、外部ピン１１１から入力される信号は、バッファ４２を介して内部回路２３に伝達されない。
【００５１】
次に、図５を参照して、本発明の実施の形態２に係る半導体装置の動作について説明する。図５は、本発明の実施の形態２に係る半導体装置の動作例を示すタイミングチャートである。図５（ａ）は、図４に示した活性化制御部７１による活性化制御を説明するための図であり、図５（ｂ）は、図４に示した活性化制御部７２による活性化制御を説明するための図である。
【００５２】
図５（ａ）において、まず、リセット信号／Ｒｅｓｅｔによりフリップフロップ６１の値がクリアされることで、バッファ４１が非活性化される（Ｓ１１）。そして、ＣＰＵ２２からのリードアクセス信号／ＲＤ１がアクティブとなり、かつ、製品情報に基づく論理和回路９５の出力信号がアクティブである場合に、論理積回路８１の出力信号とフリップフロップ６１の出力信号の論理和がフリップフロップ６１に書き込まれ、同時に、バッファ４１が活性化される（Ｓ１２）。そして、リードアクセス信号／ＲＤ１がインアクティブになった場合においても、リセット信号／Ｒｅｓｅｔがなされるまでの間はフリップフロップ６１の値は変化せずに、バッファ４１は活性状態に維持される（Ｓ１３）。尚、図５（ｂ）においては、製品情報に基づく制御信号Ｓがインアクティブであるため、バッファ４２は活性化させない。
【００５３】
特許文献１では、パッケージで接続されていても、ユーザが使用する外部基板装置上で接続されずにフローティングとなるパッドに対しては、バッファを非活性状態に制御させることができないものであった。特許文献１では、製品情報のみに基づいてバッファの活性化を制御しているために、例えば、パッケージで接続され有効となっている端子については、外部基板装置上で接続するか否かを判断することができない。このため、特許文献１では、外部基板装置上で接続されずにフローティングとなるパッドに対してもバッファを活性化させてしまうことで誤作動を招く可能性があった。これに対して、本発明の実施の形態２に係る半導体装置では、製品情報と、ＣＰＵ２２からのリードアクセス信号／ＲＤ１〜／ＲＤ２とに基づいて、バッファ４１〜４２を制御することで、ユーザがバッファを実際に使用する際にのみ（すなわち、外部基板装置上でパッドが実際に接続された際に）、バッファを初めて活性化するように制御することができる。
【００５４】
実施の形態３．
次に、図６を参照して、本発明の実施の形態３に係る半導体装置について説明する。上述した実施の形態１に係る半導体装置では、バッファ４１〜４２がリードアクセス信号／ＲＤ１〜／ＲＤ２のみに基づいて制御されるものとして説明したが、本実施の形態３に係る半導体装置では、更に、動作モードに基づいて、バッファ４１が制御される。尚、以下では、実施の形態１との違いを中心に説明し、実施の形態１と同一の構成、及び処理については、その説明を省略する。
【００５５】
図６は、本発明の実施の形態３に係る半導体装置を示すブロック図である。図６に示すように、本実施の形態３に係る半導体集積回路は、パッド１１と、命令記憶部２１と、ＣＰＵ２２と、内部回路２３と、活性化制御部１０１と、バッファ４１と、動作モード判定部１０２と、を備える。
【００５６】
動作モード判定部１０２は、パッド１１を使用する際の動作モード設定（デジタル入力モード・デジタル出力モード・アナログ入力モード・アナログ出力モード・ＬＣＤ出力モードなど）を判定し、動作モード判定信号Ｍを出力する。動作モード判定部１０２は、動作モードの設定がデジタル入力モードである場合、アクティブな動作モード判定信号Ｍを出力する。動作モード判定部１０２は、動作モードの設定がデジタル入力モード以外の動作モードである場合には、インアクティブな動作モード判定信号Ｍを出力する。
【００５７】
活性化制御部１０１は、動作モード判定部１０２からの動作モード判定信号Ｍと、ＣＰＵ２２からのリードアクセス信号／ＲＤ１を受けて、パッド１１に印加される外部信号の内部回路２３への伝達を制御する。活性化制御部１０１は、論理積回路１０１の出力信号と活性化信号の論理和を出力する論理和回路５１と、論理和回路５１の出力信号をラッチして、活性化信号を出力するフリップフロップ６１と、リードアクセス信号／ＲＤ１と動作モード判定信号Ｍの論理積を出力する論理積回路１０３と、を備えている。
【００５８】
活性化制御部１０１は、リードアクセス信号／ＲＤ１がアクティブとなり、かつ、動作モード判定信号Ｍもアクティブである場合に、バッファ４１を活性化する信号を出力する。この信号を受けたバッファ４１は、パッド１１から入力される信号を内部回路２３に伝達するため、外部基板装置のパッド２１１から外部ピン１１１を介してパッド１１に入力される信号が、内部回路２３に伝達される。
【００５９】
このように、リードアクセス信号／ＲＤ１に加えて、パッド１１を使用する際の動作モードの設定に応じてバッファ４１の活性化を判断することで、ＣＰＵ２２からの誤ったリードアクセス信号／ＲＤ１に対して、バッファ４１が活性化されてしまうことを防止することができる。例えば、バッファ４１が入出力を兼用するバッファであり、動作モードの設定が出力モードである場合には、動作モード判定信号Ｍをインアクティブとすることで、内部回路２３が誤って外部基板装置からデータを読み出してしまうことを防止することができる。さらに、例えば、バッファ４１がデジタルとアナログを兼用する入力バッファである場合に、デジタルの入力モードの場合のみ動作モード判定信号Ｍをアクティブとすることで、外部基板装置からの誤ったデータの読み出しを防止することができる。
【００６０】
その他の実施の形態．
上述した実施の形態２では、リードアクセス信号と製品情報とに基づいてバッファ４１〜４２が制御されるものとして説明したが、更に、実施の形態３と組み合わせてもよい。すなわち、リードアクセス信号と、製品情報と、動作モードとに基づいて、バッファ４１〜４２が制御されるものとしてもよい。この場合には、リードアクセス信号、製品情報に基づく制御信号Ｓ、Ｑ、動作モード判定信号Ｍ、の全ての信号がアクティブである場合にのみ、バッファ４１〜４２が活性化される。
【００６１】
また、上述した各実施の形態では、ＣＰＵ２２からのリードアクセス命令に応じて内部回路２３が外部基板装置からのデータをリードする場合について説明したが本発明はこれに限定されない。すなわち、リードアクセス命令のタイミングに応じてバッファを活性化させる場合以外でもバッファを常時活性化させておくことで、非同期のシリアル通信や割込み入力などがなされた場合においても、リードアクセス命令のタイミングとは異なる所望のタイミングで入力信号を受け付けることができる。
【００６２】
以上、上述した各実施の形態において説明したように、本発明に係る半導体装置によれば、以下の効果を奏する。
まず、バッファの活性化を制御する活性化制御部を設けたことで、活性化させたバッファを、所望の期間にわたって、常時活性化させることができる。本発明に係る活性化制御部は、小規模の付加回路で実現可能である。
【００６３】
また、外部基板装置に接続して使用するパッドに対して、当該パッドに接続したバッファのみを活性状態と非活性状態に制御することで、外部基板装置に接続されずにフローティングとなるパッドに対しては、当該パッドに接続したバッファが活性化されるのを容易に防止することができる。
【００６４】
また、高速動作時においても、ＣＰＵが、実際にリードデータの読出しを開始するタイミングを指示するリードアクセス信号に先立ち、ダミーリード信号によりバッファを予め活性化させてその状態を維持させておくことで、リードアクセスのタイミングに合わせて正確なデータを読み出すことができる。
【００６５】
さらに、専用の制御レジスタを用いてこのようなフローティングとなるパッドの活性化を防止する方式では、アドレスデコーダが必要となるのに対して、本発明によれば、活性化制御部ごとのリードアクセス信号を用いてバッファの活性化制御を行うことで、アドレスデコーダは不要となり、付加回路規模を小さくすることができる。従って、回路規模を増大させることなく実現することができる。
【００６６】
尚、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【符号の説明】
【００６７】
１、２、３、３００  半導体チップ、
１１、１２、１１１、１１２、２１１、２１２、３０１、３０５、３０６  パッド、
２１  命令記憶部、
２２、３０２  ＣＰＵ、
２３、３０４  内部回路、
３１、３２、７１、７２、１０１  活性化制御部、
４１、４２、３０３  バッファ、
５１、５２、９５  論理和回路、
６１、６２、  フリップフロップ、
８１、８２、１０３  論理積回路、
９１  制御部、
９２  製品情報格納部、
９３  製品情報レジスタ、
９４  デコード部、
１０２  動作モード判定部、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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