(57)【要約】【課題】多様な幅を有するパターンを同時に形成しつつ、一部領域ではダブルパターニング技術によりパターン密度を増加させることができる半導体素子のパターン形成方法を提供する。【解決手段】基板３００上のデュアルマスク層をパターニングして第１領域Ａには第１マスクパターン３２０Ａを形成し、第２領域Ｂには第１マスクパターン３２０Ａより幅広である第２マスクパターン３２０Ｂを形成する。第１マスクパターン３２０Ａの両側壁を覆う第１スペーサ３５０Ａと第２マスクパターン３２０Ｂの両側壁を覆う第２スペーサ３５０Ｂとを同時に形成する。第１マスクパターン３２０Ａを除去した後、第１領域Ａでは、第１スペーサ３５０Ａをエッチングマスクとして利用し、第２領域Ｂでは第２マスクパターン３２０Ｂ及び第２スペーサ３５０Ｂをエッチングマスクとして利用して第１領域Ａ及び第２領域Ｂで同時に基板３００をエッチングする。【選択図】  図３Ｅ
2010045359.tif 000002
【特許請求の範囲】
【請求項１】
第１領域及び第２領域を有する基板上にデュアルマスク層を形成する段階と、
前記デュアルマスク層をパターニングして、前記第１領域には第１マスクパターンを形成し、前記第２領域には前記第１マスクパターンより広幅である第２マスクパターンを形成する段階と、
前記第１マスクパターンの両側壁を覆う第１スペーサと前記第２マスクパターンの両側壁を覆う第２スペーサとを同時に形成する段階と、
前記第１マスクパターンを除去する段階と、
前記第１領域では、前記第１スペーサをエッチングマスクとして利用し、前記第２領域では、前記第２マスクパターン及び前記第２スペーサをエッチングマスクとして利用して、前記第１領域及び第２領域で同時に前記基板をエッチングする段階と、を含むことを特徴とする半導体素子のパターン形成方法。
【請求項２】
前記デュアルマスク層をパターニングして前記第１マスクパターン及び第２マスクパターンを形成する段階は、１つのフォトマスクを用いる１回のフォトリソグラフィー工程を利用して行われ、前記第１マスクパターン及び第２マスクパターンは同時に形成されることを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項３】
前記基板の上面を基準に前記第１スペーサは第１高さを有し、前記第２スペーサは前記第１高さより高い第２高さを有することを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項４】
前記第１マスクパターン及び第２マスクパターンを形成する段階は、
前記第１領域に位置する第１可変マスクパターンと前記第２領域に位置する第２可変マスクパターンとを前記デュアルマスク層上に形成する段階と、
前記第１可変マスクパターン及び第２可変マスクパターンをエッチングマスクとして、前記第１可変マスクパターンの消耗量が前記第２可変マスクパターンの消耗量よりさらに大きなエッチング条件下で前記デュアルマスク層をエッチングして前記第１可変マスクパターンにより覆われる第１上面を有する前記第１マスクパターンと、前記第２可変マスクパターンにより覆われる第２上面を有する前記第２マスクパターンを同時に形成する段階と、を含むことを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項５】
前記第１マスクパターン及び第２マスクパターンが形成された後、前記第１スペーサ及び第２スペーサを形成する前に、前記第１可変マスクパターン及び第２可変マスクパターンのうち、前記第１可変マスクパターンのみを除去して、前記第１マスクパターンの第１上面を露出させる段階を含むことを特徴とする請求項４に記載の半導体素子のパターン形成方法。
【請求項６】
前記第１スペーサ及び第２スペーサを同時に形成する段階は、
前記第１マスクパターンの露出表面と、前記第２マスクパターン及び第２可変マスクパターンの露出表面とを覆うスペーサマスク層を形成する段階と、
前記第１領域でのエッチング量が前記第２領域でのエッチング量より大きいエッチング条件下で前記スペーサマスク層をエッチングして、前記スペーサマスク層の残留部分からなる前記第１スペーサ及び第２スペーサを形成する段階と、を含むことを特徴とする請求項５に記載の半導体素子のパターン形成方法。
【請求項７】
前記第１スペーサ及び第２スペーサを同時に形成する段階は、
前記第１マスクパターンの露出表面と、前記第２マスクパターン及び第２可変マスクパターンの露出表面とを覆うスペーサマスク層を形成する段階と、
ポリマー副産物が生成されるエッチング条件下で前記スペーサマスク層をエッチングして、前記スペーサマスク層の残留部分からなる前記第１スペーサ及び第２スペーサを形成する段階と、を含むことを特徴とする請求項５に記載の半導体素子のパターン形成方法。
【請求項８】
前記第１スペーサ及び第２スペーサを形成した後、前記第１マスクパターンを除去する前に、前記第１可変マスクパターン及び第２可変マスクパターンのうち、前記第１可変マスクパターンのみを除去して、前記第１マスクパターンの第１上面を露出させる段階を含むことを特徴とする請求項４に記載の半導体素子のパターン形成方法。
【請求項９】
前記第１マスクパターンを除去する段階は、前記第１スペーサ及び第２スペーサが形成された後、前記第２可変マスクパターンが前記第２マスクパターンの第２上面を覆っている状態で行われることを特徴とする請求項４に記載の半導体素子のパターン形成方法。
【請求項１０】
前記第１スペーサ及び第２スペーサを同時に形成する段階は、
前記第１マスクパターン及び第１可変マスクパターンの露出表面と、前記第２マスクパターン及び第２可変マスクパターンの露出表面とを覆うスペーサマスク層を形成する段階と、
前記第１領域でのエッチング量が前記第２領域でのエッチング量より大きいエッチング条件下で前記スペーサマスク層をエッチングして、前記スペーサマスク層の残留部分からなる前記第１スペーサ及び第２スペーサを形成する段階と、を含むことを特徴とする請求項４に記載の半導体素子のパターン形成方法。
【請求項１１】
前記第１スペーサ及び第２スペーサを同時に形成する段階は、
前記第１マスクパターン及び第１可変マスクパターンの露出表面と、前記第２マスクパターン及び第２可変マスクパターンの露出表面とを覆うスペーサマスク層を形成する段階と、
ポリマー副産物が生成されるエッチング条件下で前記スペーサマスク層をエッチングして、前記スペーサマスク層の残留部分からなる前記第１スペーサ及び第２スペーサを形成する段階と、を含むことを特徴とする請求項４に記載の半導体素子のパターン形成方法。
【請求項１２】
前記第１スペーサ及び第２スペーサを形成するために前記スペーサマスク層をエッチングする間に生成されるポリマー副産物から前記第２マスクパターン上にポリマー副産物層を形成する段階をさらに含むことを特徴とする請求項１１に記載の半導体素子のパターン形成方法。
【請求項１３】
前記第１マスクパターンを除去する段階は、前記第２マスクパターンの第２上面上に前記ポリマー副産物層が形成されている状態で行われることを特徴とする請求項１２に記載の半導体素子のパターン形成方法。
【請求項１４】
前記第１スペーサ及び第２スペーサを同時に形成する段階は、
前記第１マスクパターン及び第１可変マスクパターンの露出表面と、前記第２マスクパターン及び第２可変マスクパターンの露出表面とを覆うスペーサマスク層を形成する段階と、
前記第１領域でのエッチング量が前記第２領域でのエッチング量より大きいエッチング条件及びポリマー副産物が生成されるエッチング条件下で前記スペーサマスク層をエッチングして、前記スペーサマスク層の残留部分からなる前記第１スペーサ及び第２スペーサを形成する段階と、を含むことを特徴とする請求項４に記載の半導体素子のパターン形成方法。
【請求項１５】
前記第１可変マスク層及び第２可変マスク層を形成する段階は、
前記デュアルマスク層上に可変マスク層を形成する段階と、
１つのフォトマスクを用いる１回のフォトリソグラフィー工程を利用して前記可変マスク層をパターニングして、前記第１可変マスク層及び第２可変マスク層を同時に形成する段階と、を含むことを特徴とする請求項４に記載の半導体素子のパターン形成方法。
【請求項１６】
前記可変マスク層は、シリコン含有物質、金属及び有機物のうちから選択されるいずれか１つの物質からなることを特徴とする請求項１５に記載の半導体素子のパターン形成方法。
【請求項１７】
前記可変マスク層は、ＳｉＯＮ、ＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＣＮ及びポリシリコンのうちから選択されるいずれか１つの物質からなることを特徴とする請求項１６に記載の半導体素子のパターン形成方法。
【請求項１８】
前記デュアルマスク層は、炭素含有膜またはシリコン含有膜からなることを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項１９】
前記基板をエッチングする段階では、前記基板の第１領域及び第２領域に互いに異なる幅を有する複数のトレンチを形成することを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項２０】
前記基板は、前記第１領域及び第２領域で前記基板の上面を構成する被エッチング膜を含み、
前記第１領域及び第２領域で同時に前記基板をエッチングして、前記第１領域及び第２領域で互いに異なる幅を有する複数のパターンを形成する段階を含むことを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項２１】
基板上にデュアルマスク層を形成する段階と、
前記デュアルマスク層上に互いに異なる幅を有する第１可変マスクパターン及び第２可変マスクパターンを形成する段階と、
前記第１可変マスクパターン及び第２可変マスクパターンをエッチングマスクとして利用して、前記第１可変マスクパターンの消耗量が前記第２可変マスクパターンの消耗量よりさらに大きな条件下で前記デュアルマスク層をエッチングして前記第１可変マスクパターン下部に位置する第１マスクパターンと前記第２可変マスクパターンの下部に位置する第２マスクパターンとを同時に形成する段階と、
第１高さで前記第１マスクパターンの両側壁を覆う第１スペーサと、前記第１高さより高い第２高さで前記第２マスクパターンの両側壁を覆う第２スペーサとを同時に形成する段階と、
前記第１可変マスクパターンを除去する段階と、
前記第１マスクパターンを除去する段階と、
前記第１スペーサ、前記第２マスクパターン、及び前記第２スペーサをエッチングマスクとして利用して前記基板をエッチングする段階と、を含むことを特徴とする請求項１に記載の半導体素子のパターン形成方法。
【請求項２２】
前記第１可変マスク層及び第２可変マスク層を形成する段階は、
前記デュアルマスク層上に可変マスク層を形成する段階と、
１つのフォトマスクを用いる１回のフォトリソグラフィー工程を利用して前記可変マスク層をパターニングして、前記第１可変マスク層及び第２可変マスク層を同時に形成する段階を含むことを特徴とする請求項２１に記載の半導体素子のパターン形成方法。
【請求項２３】
前記第１可変マスク層は第１幅を有し、前記第２可変マスク層は前記第１幅より大きい第２幅を有し、
前記第１マスクパターンと第２マスクパターンとを同時に形成する段階では、前記デュアルマスク層がエッチングされる間に前記第１幅と前記第２幅との差によって、前記第１可変マスクパターンの消耗量が前記第２可変マスクパターンの消耗量よりさらに大きくなる条件下で前記デュアルマスク層をエッチングすることを特徴とする請求項２１に記載の半導体素子のパターン形成方法。
【請求項２４】
前記第１マスクパターン及び第２マスクパターンが形成された後、前記第１マスクパターン上に残っている前記第１可変マスクパターンの第１厚さは、前記第２マスクパターン上に残っている前記第２可変マスクパターンの第２厚さよりさらに小さいことを特徴とする請求項２３に記載の半導体素子のパターン形成方法。
【請求項２５】
前記第１スペーサ及び第２スペーサを形成する段階は、
前記第１マスクパターン及び第１可変マスクパターンの露出表面と前記第２マスクパターン及び第２可変マスクパターンの露出表面とを均一な厚さに覆うスペーサマスク層を形成する段階と、
前記第１可変マスクパターンの第１厚さ及びその形状と前記第２可変マスクパターンの第２厚さ及びその形状との差によって、前記スペーサマスク層のうち、前記第１可変マスクパターンを覆っている部分のエッチング量が、前記第２可変マスクパターンを覆っている部分のエッチング量よりさらに大きくなる条件下で、前記スペーサマスク層をエッチングする段階を含むことを特徴とする請求項２４に記載の半導体素子のパターン形成方法。
【請求項２６】
前記第１マスクパターンを除去する間に前記第２マスクパターンは、その上面が前記第２可変マスクパターンにより覆われていることを特徴とする請求項２１に記載の半導体素子のパターン形成方法。
【請求項２７】
前記第１スペーサ及び第２スペーサを同時に形成する段階は、
前記第１マスクパターン及び第１可変マスクパターンの露出表面と前記第２マスクパターン及び第２可変マスクパターンの露出表面とを均一な厚さに覆うスペーサマスク層を形成する段階と、
ポリマー副産物が生成されるエッチング条件下で、前記スペーサマスク層をエッチングする段階と、を含むことを特徴とする請求項２１に記載の半導体素子のパターン形成方法。
【請求項２８】
前記スペーサマスク層がエッチングされる間に前記ポリマー副産物から前記第２可変マスクパターン上にポリマー副産物層を形成することを特徴とする請求項２７に記載の半導体素子のパターン形成方法。
【請求項２９】
前記第１可変マスクパターン及び第２可変マスクパターンは、シリコン含有物質、金属及び有機物のうちから選択されるいずれか１つの物質からなることを特徴とする請求項２１に記載の半導体素子のパターン形成方法。
【請求項３０】
第１領域及び第２領域を有する基板上にハードマスク層を形成する段階と、
前記第１領域及び第２領域で前記ハードマスク層上にデュアルマスク層を形成する段階と、
前記デュアルマスク層をパターニングして前記第１領域に位置させ、第１幅を有する複数の第１マスクパターンと前記第２領域に位置させて前記第１幅より大きい第２幅を有する複数の第２マスクパターンとを同時に形成する段階と、
前記第１マスクパターンの両側壁を覆う複数の第１スペーサと前記第２マスクパターンの両側壁を覆う複数の第２スペーサとを同時に形成する段階と、
前記複数の第１マスクパターンを除去する段階と、
前記第１領域では前記複数の第１スペーサをエッチングマスクとして利用し、前記第２領域では前記複数の第２マスクパターン及び前記複数の第２スペーサをエッチングマスクとして利用して、前記第１領域及び第２領域で同時に前記ハードマスク層をエッチングして、前記第１領域及び第２領域で互いに異なる幅を有する複数のハードマスクパターンを形成する段階と、
前記第１領域及び第２領域で、前記複数のハードマスクパターンをエッチングマスクとして利用して前記基板をエッチングし、前記第１領域及び第２領域で互いに異なる幅を有する複数のトレンチを形成する段階と、を含むことを特徴とする半導体素子のパターン形成方法。
【請求項３１】
前記第１領域はメモリセル領域であり、前記第２領域は周辺回路領域またはコア領域であることを特徴とする請求項３０に記載の半導体素子のパターン形成方法。
【請求項３２】
前記第１領域及び第２領域で、前記複数のトレンチ内に素子分離膜を形成する段階をさらに含むことを特徴とする請求項３０に記載の半導体素子のパターン形成方法。
【請求項３３】
前記ハードマスク層の上面を基準に前記第１スペーサは第１高さを有し、前記第２スペーサは前記第１高さより高い第２高さを有することを特徴とする請求項３０に記載の半導体素子のパターン形成方法。
【請求項３４】
前記第１マスクパターン及び第２マスクパターンを同時に形成する段階は、
前記第１領域に位置する複数の第１可変マスクパターンと前記第２領域に位置する複数の第２可変マスクパターンとを同時に形成するが、前記第１可変マスクパターンが前記第２可変マスクパターンより狭幅を有するように形成する段階と、
前記デュアルマスク層がエッチングされる間に前記第１可変マスクパターンと前記第２可変マスクパターンとの幅差によって、前記複数の第１可変マスクパターンの消耗量が、前記複数の第２可変マスクパターンの消耗量より大きくなる条件下で、前記デュアルマスク層をエッチングする段階と、
前記複数の第１可変マスクパターンを除去して前記第１マスクパターンの上面を露出させる段階と、を含むことを特徴とする請求項３０に記載の半導体素子のパターン形成方法。
【請求項３５】
前記複数の第１マスクパターンを除去する段階は、前記第２可変マスクパターンが前記第２マスクパターンの上面を覆っている状態で行われることを特徴とする請求項３４に記載の半導体素子のパターン形成方法。
【請求項３６】
前記複数の第１マスクパターン及び複数の第２マスクパターンを形成する段階は１つのフォトマスクを用いる１回のフォトリソグラフィー工程を用いて行われることを特徴とする請求項３０に記載の半導体素子のパターン形成方法。
【請求項３７】
第１領域及び第２領域を有する基板上に導電層を形成する段階と、
前記導電層上にハードマスク層を形成する段階と、
前記第１領域及び第２領域で前記ハードマスク層上にデュアルマスク層を形成する段階と、
前記デュアルマスク層をパターニングして前記第１領域に位置させ、第１幅を有する複数の第１マスクパターンと前記第２領域に位置させ、前記第１幅より大きい第２幅を有する複数の第２マスクパターンとを同時に形成する段階と、
前記第１マスクパターンの両側壁を覆う複数の第１スペーサと前記第２マスクパターンの両側壁を覆う複数の第２スペーサとを同時に形成する段階と、
前記複数の第１マスクパターンを除去する段階と、
前記第１領域では前記複数の第１スペーサをエッチングマスクとして利用して前記第２領域では前記複数の第２マスクパターン及び前記複数の第２スペーサをエッチングマスクとして利用して、前記第１領域及び第２領域で同時に前記ハードマスク層をエッチングして、前記第１領域及び第２領域で互いに異なる幅を有する複数のハードマスクパターンを形成する段階と、
前記ハードマスクパターンをエッチングマスクとして利用し、前記導電層をエッチングして前記第１領域及び第２領域で互いに異なる幅を有する複数の導電パターンを形成する段階と、を含むことを特徴とする半導体素子のパターン形成方法。
【請求項３８】
前記基板は、メモリセル領域と、周辺回路領域と、これらの間に位置する接続領域を含み、
前記第１領域は、前記メモリセル領域及び接続領域のうち少なくとも１つの領域に含まれ、
前記第２領域は、前記メモリセル領域、周辺回路領域、及び接続領域のうち少なくとも１つの領域に含まれることを特徴とする請求項３７に記載の半導体素子のパターン形成方法。
【請求項３９】
前記複数の導電パターンは、前記メモリセル領域で相互平行に延びる複数のワードライン、ストリング選択ライン、及び接地選択ラインを含むことを特徴とする請求項３８に記載の半導体素子のパターン形成方法。
【請求項４０】
前記複数の導電パターンは、前記メモリセル領域で相互平行に延びる複数のビットラインを含むことを特徴とする請求項３８に記載の半導体素子のパターン形成方法。
【請求項４１】
前記ハードマスク層は、酸化膜、窒化膜及びポリシリコン膜からなる群から選択されるいずれか１つの膜を含むことを特徴とする請求項３７に記載の半導体素子のパターン形成方法。
【請求項４２】
前記ハードマスク層は、酸化膜、窒化膜及びポリシリコン膜からなる群から選択される互いに異なる２個の膜を含むことを特徴とする請求項３７に記載の半導体素子のパターン形成方法。
【請求項４３】
請求項１項に記載の方法により形成された半導体素子。
【請求項４４】
請求項２１に記載の方法により形成された半導体素子。
【請求項４５】
請求項３０に記載の方法により形成された半導体素子であって、
前記基板に相互平行に反復配置される複数の素子分離領域を含み、
前記複数の素子分離領域は各々配置順序によって交互に異なる深さを有するように前記基板に形成されている複数のトレンチ内に形成されていることを特徴とする半導体素子。
【請求項４６】
請求項３７に記載の方法により形成された半導体素子であって、
前記第１領域で前記複数の導電パターンは交互に異なる幅を有する第１空間及び第２空間を挟んで反復配置されており、
前記複数の導電パターンの側壁達のうち、前記第１空間に対面する第１側壁の傾斜度と前記第２空間に対面する第２側壁の傾斜度は互いに異なることを特徴とする請求項３７に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及び半導体素子のパターン形成方法に関し、特に多様な幅を有するパターンを同時に形成するための半導体素子のパターン形成方法及びそれより得られる半導体素子に関する。
【背景技術】
【０００２】
高度にスケーリングされた高集積半導体素子を製造するに当たって、フォトリソグラフィー工程の解像限界を超える微細な幅を有する微細パターンとフォトリソグラフィー工程により実現可能な比較的広い幅のパターンとを同時に形成するために、フォトリソグラフィー工程の適用回数を減らしつつ、多様な幅を有するパターンを同時に形成しうる技術が必要となった。
一般的な微細パターン形成方法は、特許文献１、特許文献２及び特許文献３に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，２５３，１１８Ｂ２号明細書
【特許文献２】米国特許第７，１５１，０４０Ｂ２号明細書
【特許文献３】米国特許第５，３２８，８１０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、多様な幅を有するパターンを同時に形成する際、パターン幅の差によるフォトリソグラフィー工程の追加が不要な半導体素子のパターン形成方法を提供することである。
また、本発明の他の目的は、本発明による半導体素子のパターン形成方法により得られる半導体素子を提供することである。
【課題を解決するための手段】
【０００５】
前記目的を達成するための本発明の第１態様による半導体素子のパターン形成方法では、第１領域及び第２領域を有する基板上にデュアルマスク層を形成する。前記デュアルマスク層をパターニングして、前記第１領域には第１マスクパターンを形成し、前記第２領域には前記第１マスクパターンより広幅である第２マスクパターンを形成する。前記第１マスクパターンの両側壁を覆う第１スペーサと前記第２マスクパターンの両側壁を覆う第２スペーサとを同時に形成する。前記第１マスクパターンを除去する。前記第１領域では、前記第１スペーサをエッチングマスクとして利用し、前記第２領域では、前記第２マスクパターン及び前記第２スペーサをエッチングマスクとして利用して前記第１領域及び第２領域で同時に前記基板をエッチングする。
【０００６】
前記デュアルマスク層をパターニングして前記第１マスクパターン及び第２マスクパターンを形成する段階は、１つのフォトマスクを用いる１回のフォトリソグラフィー工程を利用して行われ、前記第１マスクパターン及び第２マスクパターンは同時に形成されうる。
【０００７】
また、前記目的を達成するための本発明の第２態様による半導体素子のパターン形成方法では、基板上にデュアルマスク層を形成する。前記デュアルマスク層上に互いに異なる幅を有する第１可変マスクパターン及び第２可変マスクパターンを形成する。前記第１可変マスクパターン及び第２可変マスクパターンをエッチングマスクとして利用して、前記第１可変マスクパターンの消耗量が、前記第２可変マスクパターンの消耗量よりさらに大きな条件下で、前記デュアルマスク層をエッチングして、前記第１可変マスクパターン下部に位置する第１マスクパターンと前記第２可変マスクパターンの下部に位置される第２マスクパターンとを同時に形成する。
【０００８】
第１高さで前記第１マスクパターンの両側壁を覆う第１スペーサと、前記第１高さより高い第２高さで前記第２マスクパターンの両側壁を覆う第２スペーサとを同時に形成する。前記第１可変マスクパターンを除去する。前記第１マスクパターンを除去する。前記第１スペーサ、前記第２マスクパターン、及び前記第２スペーサをエッチングマスクとして利用して前記基板をエッチングする。
【０００９】
また、前記目的を達成するための本発明の第３態様による半導体素子のパターン形成方法では、第１領域及び第２領域を有する基板上にハードマスク層を形成する。前記第１領域及び第２領域で前記ハードマスク層上にデュアルマスク層を形成する。前記デュアルマスク層をパターニングして前記第１領域に位置させ、第１幅を有する複数の第１マスクパターンと前記第２領域に位置させて、前記第１幅より大きい第２幅を有する複数の第２マスクパターンを同時に形成する。前記第１マスクパターンの両側壁を覆う複数の第１スペーサと前記第２マスクパターンの両側壁を覆う複数の第２スペーサとを同時に形成する。
【００１０】
前記複数の第１マスクパターンを除去する。前記第１領域では前記複数の第１スペーサをエッチングマスクとして利用し、前記第２領域では前記複数の第２マスクパターン及び前記複数の第２スペーサをエッチングマスクとして利用して、前記第１領域及び第２領域で同時に前記ハードマスク層をエッチングして、前記第１領域及び第２領域で互いに異なる幅を有する複数のハードマスクパターンを形成する。前記第１領域及び第２領域で前記複数のハードマスクパターンをエッチングマスクとして前記基板をエッチングして、前記第１領域及び第２領域で互いに異なる幅を有する複数のトレンチを形成する。
【００１１】
また、前記目的を達成するための本発明の第４態様による半導体素子のパターン形成方法では、第１領域及び第２領域を有する基板上に導電層を形成する。前記導電層上にハードマスク層を形成する。前記第１領域及び第２領域で前記ハードマスク層上にデュアルマスク層を形成する。前記デュアルマスク層をパターニングして前記第１領域に位置され、第１幅を有する複数の第１マスクパターンと前記第２領域に位置させて、前記第１幅より大きい第２幅を有する複数の第２マスクパターンを同時に形成する。前記第１マスクパターンの両側壁を覆う複数の第１スペーサと前記第２マスクパターンの両側壁を覆う複数の第２スペーサとを同時に形成する。
【００１２】
前記複数の第１マスクパターンを除去する。前記第１領域では前記複数の第１スペーサをエッチングマスクとして利用し、前記第２領域では前記複数の第２マスクパターン及び前記複数の第２スペーサをエッチングマスクとして利用して、前記第１領域及び第２領域で同時に前記ハードマスク層をエッチングして、前記第１領域及び第２領域で互いに異なる幅を有する複数のハードマスクパターンを形成する。前記ハードマスクパターンをエッチングマスクとして利用して前記導電層をエッチングして、前記第１領域及び第２領域で互いに異なる幅を有する複数の導電パターンを形成する。
【００１３】
また、前記他の目的を達成するための本発明では、前記本発明のパターン形成方法によって形成されたパターンを含む半導体素子を提供する。
特に、本発明の一態様による半導体素子は基板に相互平行に反復配置される複数の素子分離領域を含み、前記複数の素子分離領域は各々配置順序によって交互に異なる深さを有するように前記基板に形成されている複数のトレンチ内に形成されている構造を有することができる。
【００１４】
また、本発明の他の態様による半導体素子は、前記第１領域で前記複数の導電パターンが交互に異なる幅を有する第１空間及び第２空間を挟んで反復配置されており、前記複数の導電パターンの側壁のうち、前記第１空間に対面する第１側壁の傾斜度と前記第２空間に対面する第２側壁の傾斜度は、互いに異ならせうる。
【発明の効果】
【００１５】
本発明によるパターン形成方法によれば、多様な幅を有するパターンを同時に形成するに当たって、パターンの幅差による別途のフォトリソグラフィー工程の追加が不要である。したがって、多様な構造を有する半導体素子を単純化された工程により容易に形成し、工程コストを低減することによって、生産性を高めることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明によるパターン形成方法を適用して実現する例示的な半導体素子のメモリシステムを概略的に示すブロック図。
【図２】本発明による半導体素子のパターン形成方法を適用して実現する例示的な半導体素子の一部構成のレイアウトを示す模式図。
【図３Ａ】本発明の第１実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図３Ｂ】本発明の第１実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図３Ｃ】本発明の第１実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図３Ｄ】本発明の第１実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図３Ｅ】本発明の第１実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図３Ｆ】本発明の第１実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図３Ｇ】本発明の第１実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図３Ｈ】本発明の第１実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図４Ａ】本発明の第２実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図４Ｂ】本発明の第２実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図４Ｃ】本発明の第２実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図５】本発明による半導体素子のパターン形成方法を適用して実現する他の例による半導体素子の一部構成のレイアウトを示す模式図。
【図６Ａ】本発明の第３実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図６Ｂ】本発明の第３実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図６Ｃ】本発明の第３実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図６Ｄ】本発明の第３実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図６Ｅ】本発明の第３実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図６Ｆ】本発明の第３実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図７Ａ】本発明の第４実施例による半導体素子のパターン形成方法を説明するために示す図面であって、本発明の第４実施例による方法により形成しようとする半導体素子の一部構成のレイアウトを示す模式図。
【図７Ｂ】本発明の第４実施例による半導体素子のパターン形成方法を説明するために示す図面であって、本発明の第４実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図７Ｃ】本発明の第４実施例による半導体素子のパターン形成方法を説明するために示す図面であって、本発明の第４実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図。
【図８】本発明による半導体素子のパターン形成方法を適用して実現するさらに他の例による半導体素子の一部構成のレイアウトを示す模式図。
【図９Ａ】本発明の第５実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図８で“ＶＩＩＩ＿Ａ”及び“ＶＩＩＩ＿Ｂ”で示した長方形部分の平面図。
【図９Ｂ】本発明の第５実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図８の“ＶＩＩＩ＿Ａ”及び“ＶＩＩＩ＿Ｂ”で表示された長方形部分で８Ａ−８Ａ´線、８Ｂ−８Ｂ´線、８Ｃ−８Ｃ´線、及び８Ｄ−８Ｄ´線の断面図。
【図１０Ａ】本発明の第５実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図８で“ＶＩＩＩ＿Ａ”及び“ＶＩＩＩ＿Ｂ”で示した長方形部分の平面図。
【図１０Ｂ】本発明の第５実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図８の“ＶＩＩＩ＿Ａ”及び“ＶＩＩＩ＿Ｂ”で表示された長方形部分で８Ａ−８Ａ´線、８Ｂ−８Ｂ´線、８Ｃ−８Ｃ´線、及び８Ｄ−８Ｄ´線の断面図。
【図１１Ａ】本発明の第５実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図８で“ＶＩＩＩ＿Ａ”及び“ＶＩＩＩ＿Ｂ”で示した長方形部分の平面図。
【図１１Ｂ】本発明の第５実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図８の“ＶＩＩＩ＿Ａ”及び“ＶＩＩＩ＿Ｂ”で表示された長方形部分で８Ａ−８Ａ´線、８Ｂ−８Ｂ´線、８Ｃ−８Ｃ´線、及び８Ｄ−８Ｄ´線の断面図。
【図１２Ａ】本発明の第５実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図８で“ＶＩＩＩ＿Ａ”及び“ＶＩＩＩ＿Ｂ”で示した長方形部分の平面図。
【図１２Ｂ】本発明の第５実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図８の“ＶＩＩＩ＿Ａ”及び“ＶＩＩＩ＿Ｂ”で表示された長方形部分で８Ａ−８Ａ´線、８Ｂ−８Ｂ´線、８Ｃ−８Ｃ´線、及び８Ｄ−８Ｄ´線の断面図。
【図１３Ａ】本発明の第５実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図８で“ＶＩＩＩ＿Ａ”及び“ＶＩＩＩ＿Ｂ”で示した長方形部分の平面図。
【図１３Ｂ】本発明の第５実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図８の“ＶＩＩＩ＿Ａ”及び“ＶＩＩＩ＿Ｂ”で表示された長方形部分で８Ａ−８Ａ´線、８Ｂ−８Ｂ´線、８Ｃ−８Ｃ´線、及び８Ｄ−８Ｄ´線の断面図。
【図１４Ａ】本発明の第５実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図８で“ＶＩＩＩ＿Ａ”及び“ＶＩＩＩ＿Ｂ”で示した長方形部分の平面図。
【図１４Ｂ】本発明の第５実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図８の“ＶＩＩＩ＿Ａ”及び“ＶＩＩＩ＿Ｂ”で表示された長方形部分で８Ａ−８Ａ´線、８Ｂ−８Ｂ´線、８Ｃ−８Ｃ´線、及び８Ｄ−８Ｄ´線の断面図。
【図１５Ａ】本発明の第５実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図８で“ＶＩＩＩ＿Ａ”及び“ＶＩＩＩ＿Ｂ”で示した長方形部分の平面図。
【図１５Ｂ】本発明の第５実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図８の“ＶＩＩＩ＿Ａ”及び“ＶＩＩＩ＿Ｂ”で表示された長方形部分で８Ａ−８Ａ´線、８Ｂ−８Ｂ´線、８Ｃ−８Ｃ´線、及び８Ｄ−８Ｄ´線の断面図。
【図１６】本発明による半導体素子のパターン形成方法を適用して実現するさらに他の例による半導体素子の一部構成のレイアウトを示す模式図。
【図１７】本発明の第６実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図１６で“ＸＶＩ＿Ａ”及び“ＸＶＩ＿Ｂ”で示した長方形部分の平面図。
【図１８】本発明の第６実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図１６で“ＸＶＩ＿Ａ”及び“ＸＶＩ＿Ｂ”で示した長方形部分の平面図。
【図１９】本発明の第６実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図１６で“ＸＶＩ＿Ａ”及び“ＸＶＩ＿Ｂ”で示した長方形部分の平面図。
【図２０】本発明の第６実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図１６で“ＸＶＩ＿Ａ”及び“ＸＶＩ＿Ｂ”で示した長方形部分の平面図。
【図２１Ａ】本発明の第７実施例による半導体素子のパターン形成方法を説明するために示す模式図。
【図２１Ｂ】本発明の第７実施例による半導体素子のパターン形成方法を説明するために示す模式図。
【図２１Ｃ】本発明の第７実施例による半導体素子のパターン形成方法を説明するために示す模式図。
【図２１Ｄ】本発明の第７実施例による半導体素子のパターン形成方法を説明するために示す模式図。
【図２１Ｅ】本発明の第７実施例による半導体素子のパターン形成方法を説明するために示す模式図。
【図２２】本発明によるパターン形成方法によって形成されたパターンを利用してナノインプリントモールドを形成する過程を例示的に説明するための模式図。
【発明を実施するための形態】
【００１７】
次いで、本発明の望ましい実施例について添付図面に基づいて詳細に説明する。しかし、本発明の実施例はいろいろな形態に変形でき、本発明の範囲が後述する実施例に限定されると解釈されてはならない。本発明の実施例は、本発明をさらに完全に説明するために提供されるものである。添付図面において、層及び領域それぞれの厚さ及び幅は明細書の明確性のために誇張されたものである。添付図面において同じ符号は同じ要素を指す。また、図面での多様な要素と領域は、概略的に示されたものである。したがって、本発明は添付図面に描かれた相対的な大きさや間隔により制限されるものではない。
【００１８】
図１は、本発明によるパターン形成方法を適用して実現可能な例示的な半導体素子のメモリシステム１００を概略的に示すブロック図である。
図１を参照すれば、半導体素子のメモリシステム１００は、ホスト１０、メモリコントローラ２０、及びフラッシュメモリ３０を備える。
【００１９】
メモリコントローラ２０は、ホスト１０とフラッシュメモリ３０との間のインターフェースの役割を行い、バッファメモリ２２を含む。図示してはいないが、メモリコントローラ２０は、ＣＰＵ、ＲＯＭ、ＲＡＭ及びインターフェースブロックをさらに含むことができる。
フラッシュメモリ３０は、セルアレイ３２、デコーダ３４、ページバッファ３６、ビットライン選択回路３８、データバッファ４２、及び制御ユニット４４をさらに含むことができる。
【００２０】
ホスト１０からデータ及び書込み命令がメモリコントローラ２０に入力され、メモリコントローラ２０では、入力された命令によってデータがセルアレイ３２に書き込まれるようにフラッシュメモリ３０を制御する。また、メモリコントローラ２０は、ホスト１０から入力される読出し命令によって、セルアレイ３２に保存されているデータが読取られるようにフラッシュメモリ３０を制御する。バッファメモリ２２は、ホスト１０とフラッシュメモリ３０との間で伝送されるデータを臨時保存する役割を行う。
【００２１】
フラッシュメモリ３０のセルアレイ３２は、複数のメモリセルで構成される。デコーダ３４は、ワードラインＷＬ０、ＷＬ１、．．．、ＷＬｎを通じてセルアレイ３２と連結されている。デコーダ３４は、メモリコントローラ２０からアドレスを入力され、１つのワードラインＷＬ０、ＷＬ１、．．．、ＷＬｎを選択するか、ビットラインＢＬ０、ＢＬ１、．．．、ＢＬｍを選択するように選択信号Ｙｉを発生させる。ページバッファ３６は、ビットラインＢＬ０、ＢＬ１、．．．、ＢＬｍを通じてセルアレイ３２と連結される。
【００２２】
図２は、本発明による半導体素子のパターン形成方法を適用して実現可能な例示的な半導体素子２００の一部構成のレイアウトである。
図２において、第１領域Ａは、単位記憶素子が形成されるセルアレイ領域でありうる。例えば、第１領域Ａには、図１に例示されたセルアレイ３２が形成されうる。第２領域Ｂは、第１領域Ａに形成された単位記憶素子を駆動させるための周辺回路が形成される周辺回路領域またはコア領域でありうる。または、第２領域Ｂは、セルアレイ領域の一部であって、比較的に広幅のパターンが形成される部分でありうる。
【００２３】
図２において、第１領域Ａは、比較的狭幅の第１幅Ｗ１を有する２個の第１パターン２１０が比較的狭幅の第１間隔Ｄ１を挟んで互いに隣接しているパターンを含む。第１領域Ａで、形成しようとする単位素子の種類及び所望の特性によって第１幅Ｗ１及び第１間隔Ｄ１は任意に設計されうる。例えば、第１幅Ｗ１及び第１間隔Ｄ１は同一でありえる。または、第１幅Ｗ１は、第１間隔Ｄ１より大きいか、小さくあり得る。
第２領域Ｂには、比較的広幅である第２幅Ｗ２を有する第２パターン２２０が含まれている。
【００２４】
例えば、第１パターン２１０は、セルアレイ領域の活性領域または導電層を構成しうる。第２パターン２２０は、周辺回路領域の活性領域を構成しうる。また、第２パターン２２０は、周辺回路領域またはセルアレイ領域の導電パターンを構成しうる。また、第２パターン２２０は、アラインキー（ａｌｉｇｎ  ｋｅｙ）を構成しうる。第１パターン２１０及び第２パターン２２０は、図２に例示されたように相互分離された形状を有することができる。または、図示していないが、第１パターン２１０及び第２パターン２２０がこれらの間に位置する連結部（図示せず）を通じて相互連結され、一体型構造をなしうる。
【００２５】
図３Ａないし図３Ｈは、本発明の第１実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図である。図３Ａないし図３Ｈで、第１領域Ａには、図２のＩＩＩＡ−ＩＩＩＡ´線  の断面に対応する部分が示されており、第２領域Ｂには、図２のＩＩＩＢ−ＩＩＩＢ´線の断面に対応する部分が示されている。
【００２６】
図３Ａを参照すれば、基板３００上の第１領域Ａ及び第２領域Ｂに被エッチング膜３１０、デュアルマスク層３２０、及び可変マスク層３３０を順次に形成する。次いで、可変マスク層３３０上にマスクパターン３４０を形成する。マスクパターン３４０は、第１領域Ａで最終的に形成しようとする複数のパターン２１０（図２参照）のうち、相互隣接した２つのパターン間の第１間隔Ｄ１に対応する微細幅ＷＤ１を有する第１マスク部分３４０Ａと、第２領域Ｂで最終的に形成しようとする第２パターン２２０の第２幅Ｗ２より小さな第３幅Ｗ３を有する第２マスク部分３４０Ｂを含む。第１マスク部分３４０Ａ及び第２マスク部分３４０Ｂは、１つのフォトマスクを用いる１回のフォトリソグラフィー工程を利用して同時に形成されうる。
【００２７】
ここで、第３幅Ｗ３と微細幅ＷＤ１との差は、図３Ｃを参照して後述するような結果が得られるならば、十分である。第３幅Ｗ３と微細幅ＷＤ１との差が大きいほど、図３Ｃを参照して後述するような結果を得るのに有利である。
【００２８】
基板３００は、シリコン基板のような通常の半導体基板からなる。
被エッチング膜３１０は、導電膜または絶縁膜であり、例えば、金属、半導体、または絶縁物質からなる。図２で、第１パターン２１０及び第２パターン２２０が各々基板３００に形成される活性領域パターンである場合、被エッチング膜３１０は省略されうる。
【００２９】
デュアルマスク層３２０のうち、第１領域Ａに形成される部分は第１領域Ａでパターン密度が倍加された複数のエッチングマスクパターンを形成するための犠牲膜として用いられる。デュアルマスク層３２０のうち、第２領域Ｂに形成される部分は、第２領域Ｂで所望のパターン形成に必要なエッチングマスクの一部を形成しうる。
デュアルマスク層３２０は、被エッチング膜３１０の種類によって多様な膜質からなる。例えば、デュアルマスク層３２０は、ＡＣＬ（ａｍｏｒｐｈｏｕｓ  ｃａｒｂｏｎ  ｌａｙｅｒ）または炭素含有膜からなりうる。または、デュアルマスク層３２０は、  ＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＣＮ、ポリシリコンのようなシリコン含有物質のうち、選択されるいずれか１つの物質からなることができる。
【００３０】
デュアルマスク層３２０を形成するために、スピンコーティングまたはＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程を利用しうる。例えば、デュアルマスク層３２０を炭素含有膜で形成するための工程を例示すれば、次の通りである。まず、被エッチング膜３１０上に約１０００〜５０００Åの厚さの有機化合物層を形成する。この際、必要によってスピンコーティング工程または他の蒸着工程を利用しうる。有機化合物は、フェニル、ベンゼン、またはナフタレンのような芳香族環を含む炭化水素化合物またはその誘導体からなることができる。
【００３１】
前記有機化合物は、その総重量を基準に約８５〜９９重量％の比較的高い炭素含有量を有する物質からなることができる。前記有機化合物層を約１５０〜３５０℃の温度下で１次ベークして、炭素含有膜を形成しうる。前記１次ベークは、約６０秒間行われうる。次いで、前記炭素含有膜を約３００〜５５０℃の温度下で２次ベークして硬化させる。前記２次ベークは、約３０〜３００秒間行われうる。このように、前記炭素含有膜を２次ベーク工程により硬化させることによって、前記炭素含有膜上への他の膜質の形成時に、約４００℃以上の比較的高温下で蒸着工程を行っても、蒸着工程中に前記炭素含有膜に悪影響を与えなくなる。
【００３２】
可変マスク層３３０は、その上に形成されるマスクパターン３４０の第１マスク部分３４０Ａ及び第２マスク部分３４０Ｂそれぞれの幅によってデュアルマスク層３２０に対して可変的にエッチングマスクの役割を行うために形成するものである。可変マスク層３３０は、第１領域Ａ及び第２領域Ｂで互いに同じ厚さを有するように形成されうる。または、図示していないが、必要によって可変マスク層３３０の厚さが第２領域Ｂでより第１領域Ａでさらに小さくなるように、可変マスク層３３０を形成することもできる。可変マスク層３３０の厚さは、可変マスク層３３０を構成する材料、図３Ｃを参照して後述する後続のデュアルマスク層３２０エッチング工程時のエッチング条件、第１マスク部分３４０Ａの幅ＷＤ１、及び第２マスク部分３４０Ｂの第３幅Ｗ３を考慮し、図３Ｃを参照して後述するような結果が得られるので、十分な条件で設定しうる。
【００３３】
可変マスク層３３０は、デュアルマスク層３２０に対してエッチングマスクとして利用できるように、デュアルマスク層３２０とは異なるエッチング選択比を有する物質からなることができる。例えば、可変マスク層３３０は、ＳｉＯＮ、  ＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＣＮ、ポリシリコンのようなシリコン含有物質のうちから選択されるいずれか１つの物質からなるか、金属または有機物からなりうる。
【００３４】
マスクパターン３４０は、例えば、フォトリソグラフィー工程を利用して形成しうる。マスクパターン３４０は、フォトレジスト膜からなるか、有機物または無機物からなる反射防止膜とフォトレジスト膜の積層構造からなりうる。
【００３５】
マスクパターン３４０で、第１領域Ａに形成される第１マスク部分３４０Ａの幅ＷＤ１は、形成しようとする半導体素子の最小フィーチャーサイズ（ｆｅａｔｕｒｅ  ｓｉｚｅ）に対応して、第２領域Ｂに形成される第２マスク部分３４０Ｂの第３幅Ｗ３は、前記最小フィーチャーサイズより広幅を有することができる。例えば、第１マスク部分３４０Ａの幅ＷＤ１は、数ｎｍないし数十ｎｍの寸法を有することができる。
【００３６】
図３Ｂを参照すれば、第１領域Ａ及び第２領域Ｂで、マスクパターン３４０をエッチングマスクとして可変マスク層３３０をエッチングして、第１領域Ａには第１可変マスクパターン３３０Ａを形成し、第２領域Ｂには第２可変マスクパターン３３０Ｂを形成する。その結果、可変マスク層３３０にマスクパターン３４０の幅が転写され、第１領域Ａに形成される第１可変マスクパターン３３０Ａは第１マスクパターン３４０Ａの幅ＷＤ１に対応する幅を有し、第２領域Ｂに形成される第２可変マスクパターン３３０Ｂは第２マスク部分３４０Ｂの第３幅Ｗ３に対応する幅を有するようになる。
【００３７】
第１可変マスクパターン３３０Ａ及び第２可変マスクパターン３３０Ｂの形成のための可変マスク層３３０のエッチングがなされる間に、マスクパターン３４０の厚さが減少しうる。
図３Ｃを参照すれば、第１領域Ａ及び第２領域Ｂで、マスクパターン３４０、第１可変マスクパターン３３０Ａ及び第２可変マスクパターン３３０Ｂをエッチングマスクとして被エッチング膜３１０が露出されるまで、デュアルマスク層３２０をエッチングして、第１領域Ａには第１マスク部分３４０Ａの微細幅ＷＤ１に対応する幅を有する第１マスクパターン３２０Ａを形成し、第２領域Ｂには第２マスク部分３４０Ｂの第３幅Ｗ３に対応する幅を有する第２マスクパターン３２０Ｂを形成する。
【００３８】
デュアルマスク層３２０がエッチングされる間に、マスクパターン３４０は消耗されて除去されうる。図示していないが、デュアルマスク層３２０がエッチングされた後、第２領域Ｂでは第２可変マスクパターン３３０Ｂ上に第２マスク部分３４０Ｂの一部が残留することもある。
【００３９】
第１領域Ａにある第１可変マスクパターン３３０Ａ及び第２領域Ｂにある第２可変マスクパターン３３０Ｂは、デュアルマスク層３２０がエッチングされる間、図３Ｃで矢印ａ１、ｂ１、ｃ１、ａ２、ｂ２、ｃ２で示したように、基板３００の主面の延長方向に対して、垂直方向から水平方向まで多様な方向でエッチング雰囲気による影響を受ける。その結果、第１可変マスクパターン３３０Ａ及び第２可変マスクパターン３３０Ｂでは、各々矢印ｃ１及びｃ２で示したような基板３００に対して垂直方向のみならず、矢印ａ１及びｂ１、ａ２及びｂ２で示したような傾斜方向でもエッチング雰囲気による影響を受けるようになり、第１可変マスクパターン３３０Ａ及び第２可変マスクパターン３３０Ｂそれぞれの側壁には、図３Ｃに示されたように傾斜したエッチング面Ｓ１、Ｓ２が形成される。
【００４０】
この際、第１可変マスクパターン３３０Ａは、その微細幅ＷＤ１が第２可変マスクパターン３３０Ｂの第３幅Ｗ３より小さいために、傾斜したエッチング面Ｓ１が形成された後、傾斜したエッチング面Ｓ１で矢印ａ１及びｂ１方向またはそれに近接した傾斜方向への消耗が進行され続けることによって、第１可変マスクパターン３３０Ａの両側壁の傾斜したエッチング面Ｓ１が第１可変マスクパターン３３０Ａの上面で短時間内に互いに出合いつつ、第１可変マスクパターン３３０Ａの両側壁での消耗量が増加しつつ、上面から矢印ｃ１方向への消耗量増加が加速化される効果（以下、“３次元エッチング効果”と称する）が得られる。
【００４１】
一方、第２可変マスクパターン３３０Ｂは、その第３幅Ｗ３が第１可変マスクパターン３３０Ａの微細幅ＷＤ１より大きいために、傾斜したエッチング面Ｓ２が形成された後、傾斜したエッチング面Ｓ２で矢印ａ２及びｂ２方向またはそれに近接した傾斜方向への消耗が進行され続けても、デュアルマスク層３２０のエッチングが完了されるまでの第２可変マスクパターン３３０Ｂの上面から矢印ｃ２方向への消耗量は、第１可変マスクパターン３３０Ａでの３次元エッチング効果によるｃ１方向への消耗量に比べてはるかに少ない。
【００４２】
したがって、第１領域Ａ及び第２領域Ｂで互いに同じ厚さを有する可変マスク層３３０を形成した場合にも、第１領域Ａ及び第２領域Ｂに各々第１マスクパターン３２０Ａ及び第２マスクパターン３２０Ｂが形成された後には、第１マスクパターン３２０Ａ上に残っている第１可変マスクパターン３３０Ａの厚さＴＡ１が第２マスクパターン３２０Ｂ上に残っている第２可変マスクパターン３３０Ｂの厚さＴＢ１に比べて小さくなる結果が得られる。第３幅Ｗ３と微細幅ＷＤ１との差が大きいほど第１可変マスクパターン３３０Ａの厚さＴＡ１と第２可変マスクパターン３３０Ｂの厚さＴＢ１との差はさらに大きくなりうる。
【００４３】
図３Ｃで、デュアルマスク層３２０をエッチングするために、ドライエッチング工程を利用しうる。例えば、デュアルマスク層３２０が図３Ａを参照して説明した炭素含有膜からなる場合、デュアルマスク層３２０をエッチングするために、Ｏ２及びＡｒの混合ガスを用いるプラズマエッチング工程を行える。
【００４４】
図３Ｄを参照すれば、第１マスクパターン３２０Ａ上には、第１可変マスクパターン３３０Ａが残っており、第２マスクパターン３２０Ｂ上には、第２可変マスクパターン３３０Ｂが残っている状態で、第１マスクパターン３２０Ａ、第１可変マスクパターン３３０Ａ、第２マスクパターン３２０Ｂ、及び第２可変マスクパターン３３０Ｂの露出された表面と、被エッチング膜３１０の露出された表面を覆うスペーサマスク層３５０を形成する。
【００４５】
スペーサマスク層３５０は、第１領域Ａ及び第２領域Ｂで均一な厚さを有することができる。スペーサマスク層３５０のうち、第１領域Ａで第１可変マスクパターン３３０Ａの両側の傾斜したエッチング面Ｓ１上に形成された部分の上面（図３Ｄの点線“Ｃ１”で示した部分）には、傾斜したエッチング面Ｓ１の傾斜度に対応する傾斜面３５０Ｓが形成される。第１領域Ａで、スペーサマスク層３５０に形成された傾斜面３５０Ｓは、図３Ｅを参照して後述する第１スペーサ３５０Ａを形成するためのエッチング工程時に有利に用いられる。
【００４６】
スペーサマスク層３５０の厚さは、第１領域Ａで形成しようとする第１パターン２１０（図２参照）の第１幅Ｗ１によって決定されうる。場合によって、スペーサマスク層３５０の厚さは、第１幅Ｗ１と同じ厚さで形成するか、第１幅Ｗ１より小さいか大きく形成されうる。
スペーサマスク層３５０は、第１可変マスクパターン３３０Ａ及び第２可変マスクパターン３３０Ｂ、第１マスクパターン３２０Ａ及び第２マスクパターン３２０Ｂ、そして被エッチング膜３１０に対してそれぞれ異なるエッチング選択比を有する物質からなりうる。例えば、スペーサマスク層３５０は、酸化膜からなることができる。基板３００上でスペーサマスク層３５０を均一な厚さに形成させるためにＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）工程を利用しうる。
【００４７】
図示していないが、図３Ｃを参照して説明した工程で第１マスクパターン３２０Ａ及び第２マスクパターン３２０Ｂを形成した後、第１マスクパターン３２０Ａ上に残っている第１可変マスクパターン３３０Ａの厚さＴＡ１が第２可変マスクパターン３３０Ｂの厚さＴＢ１に比べて十分に小さい場合には、図３Ｄを参照して説明したスペーサマスク層３５０の形成工程前に、第１領域Ａで第１可変マスクパターン３３０Ａ及び第２可変マスクパターン３３０Ｂのうち、第１可変マスクパターン３３０Ａのみを選択的に除去する工程を先に行える。
【００４８】
第１可変マスクパターン３３０Ａは、第２可変マスクパターン３３０Ｂに比べてそのパターンサイズがさらに小さく、厚さもさらに薄いので、第１可変マスクパターン３３０Ａ及び第２可変マスクパターン３３０Ｂが同じ物質からなっても、同じエッチング条件下で第１可変マスクパターン３３０Ａは、３次元エッチング効果によりそのエッチング率が、第２可変マスクパターン３３０Ｂのエッチング率より大きくなりうる。したがって、第１領域Ａで第１可変マスクパターン３３０Ａが完全に除去された時点で、第２領域Ｂでは第２可変マスクパターン３３０Ｂが、大きな厚さ減少なしに第２マスクパターン３２０Ｂの上面上に残りうる。
【００４９】
このように、スペーサマスク層３５０の形成前に、第１領域Ａで第１可変マスクパターン３３０Ａのみを選択的に除去する工程を先に行った場合には、スペーサマスク層３５０の形成前に第１マスクパターン３２０Ａの上面が露出された状態で、スペーサマスク層３５０は、第１マスクパターン３２０Ａの露出された上面を覆うように形成されうる。また、図３Ｆを参照して、後述する工程は省略されうる。
【００５０】
本例では、図３Ｄのように第１可変マスクパターン３３０Ａ上にスペーサマスク層３５０を形成した場合について説明する。
図３Ｅを参照すれば、被エッチング膜３１０の上面が露出されるまでスペーサマスク層３５０をエッチングし、第１領域Ａには第１マスクパターン３２０Ａの側壁を覆う第１スペーサ３５０Ａを形成し、第２領域Ｂには第２マスクパターン３２０Ｂの側壁を覆う第２スペーサ３５０Ｂを形成する。
【００５１】
第１スペーサ３５０Ａは、第１領域Ａでパターン密度を倍加させるためのエッチングマスクとして利用され、第２スペーサ３５０Ｂは、第２領域Ｂに第１領域Ａでのパターン幅より広い広幅パターンを形成するためのエッチングマスクの一部として使われうる。
【００５２】
スペーサマスク層３５０をエッチバックする間、第１領域Ａではスペーサマスク層３５０の傾斜面３５０Ｓによりスペーサマスク層３５０のエッチング速度が加速されて、第１領域Ａでのスペーサマスク層３５０のエッチング率が第２領域Ｂでのスペーサマスク層３５０のエッチング率より大きくなりうる。そして、第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂが形成された後、第１マスクパターン３２０Ａ上に残っている第１可変マスクパターン３３０Ａの厚さ減少率が第２マスクパターン３２０Ｂ上に残っている第２可変マスクパターン３３０Ｂの厚さ減少率より大きくなって、第２可変マスクパターン３３０Ｂの厚さＴＢ２と第１可変マスクパターン３３０Ａの厚さＴＡ２との差がさらに大きくなる。
【００５３】
また、第１領域Ａで、被エッチング膜３１０上に形成された第１スペーサ３５０Ａの高さＨ１は、第２領域Ｂに形成された第２スペーサ３５０Ｂの高さＨ２より低くなる。これにより、第１領域Ａでは、第１可変マスクパターン３３０Ａと第１スペーサ３５０Ａとの間に離隔距離ＤＡ１が存在し、離隔距離ＤＡ１を通じて第１可変マスクパターン３３０Ａと第１スペーサ３５０Ａとの間で第１マスクパターン３２０Ａが露出されうる。
【００５４】
一方、第２領域Ｂでは、第２可変マスクパターン３３０Ａの側壁付近でのスペーサマスク層３５０のエッチング速度が、第１領域Ａでの傾斜面３５０Ｓ部分に比べて遅いので、第２領域Ａで被エッチング膜３１０の上面から第２スペーサ３５０Ｂの高さＨ２は、被エッチング膜３１０の上面から第２可変マスクパターン３３０Ｂの底面までの距離ＤＭより大きくなり、図３Ｅで点線“Ｃ２”で示したように、第２スペーサ３５０Ｂと第２可変マスクパターン３３０Ｂとが互いに接している部分が存在しうる。これにより、第２領域Ｂでは、第２マスクパターン３２０Ｂが第２スペーサ３５０Ｂと第２可変マスクパターン３３０Ｂにより完全に覆われて外部に露出されないようにできる。
【００５５】
さらに、第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂを形成するためのスペーサマスク層３５０のエッチング工程で、ポリマー副産物発生量が大きいエッチング条件を用いる場合、スペーサマスク層３５０がエッチングされる間に、パターン密度が比較的低い第２領域Ｂにある第２可変マスクパターン３３０Ｂの上面上にポリマー副産物が堆積されて、ポリマー副産物層３５４が形成されうる。この場合、ポリマー副産物層３５４は、第２スペーサ３５０Ｂ及び第２可変マスクパターン３３０Ｂの消耗を抑制する保護膜の役割を行える。
【００５６】
図３Ｅの工程で、スペーサマスク層３５０をエッチングするために、例えば、メインエッチングガスとして、ＣｘＦｙガス（ｘ及びｙは、各々１ないし１０の整数）またはＣＨｘＦｙガス（ｘ及びｙは、各々１ないし１０の整数）を使用しうる。または、前記メインエッチングガスにＯ2ガス及びＡｒのうちから選択される少なくとも１つのガスを混合して使用しうる。ＣｘＦｙガスとして、例えば、Ｃ3Ｆ6、Ｃ4Ｆ6、Ｃ4Ｆ8、またはＣ5Ｆ8を使用しうる。ＣＨｘＦｙガスとして、例えば、ＣＨＦ3またはＣＨ2Ｆ2を使用しうる。ここで、前記エッチングガスに添加されるＯ2は、エッチング工程中に発生するポリマー副産物を除去する役割と、ＣｘＦｙエッチングガスを分解させる役割を行う。
【００５７】
また、前記エッチングガスに添加されるＡｒは、キャリアガスとして利用され、またイオン衝突（ｉｏｎ  ｂｏｍｂａｒｄｉｎｇ）を起こす役割を行う。スペーサマスク層３５０をエッチングするに当たって、エッチングチャンバ内で前記例示されたエッチングガスのうちから選択されるエッチングガスのプラズマを発生させて、前記プラズマ雰囲気でエッチングさせうる。または、場合によって、前記エッチングチャンバ内でプラズマを発生させずとも、イオンエネルギーのない状態で、前記選択されたエッチングガス雰囲気でエッチングさせうる。例えば、スペーサマスク層３５０をエッチングするために、Ｃ4Ｆ6、ＣＨＦ3、Ｏ2、及びＡｒの混合ガスをエッチングガスとして使用しうる。この場合、Ｃ4Ｆ6：ＣＨＦ3：Ｏ2：Ａｒの体積比が約１：６：２：１４になるように、それぞれのガスを供給しつつ、約３０ｍＴの圧力下でプラズマ方式のドライエッチング工程を数秒ないし数十秒間行える。
【００５８】
図３Ｅで、スペーサマスク層３５０をポリマー副産物発生量の大きなエッチング条件下でエッチングするために、前記例示した成分のうちから選択されたエッチングガスを用いるが、Ｏ2ガスの流量比を低めて、エッチングガス内でのＯ2ガスの含有量を低めすることによって、ポリマー副産物発生量をも増加させうる。または、スペーサマスク層３５０をポリマー副産物発生量の大きなエッチング条件下でエッチングするために、前記例示した成分のうちから選択されたエッチングガスを用いるが、エッチング温度を低めることによって、ポリマー副産物発生量を増加させるか、エッチングガス内でのＯ2ガスの含有量を低め、エッチング温度も低めて、ポリマー副産物発生量をも増加させうる。
【００５９】
このように、スペーサマスク層３５０をポリマー副産物発生量が大きいエッチング条件下でエッチングすることによって、例えば、ＣｘＦｙ系のポリマー副産物が第２可変マスクパターン３３０Ｂのように比較的広幅を有するパターン上に堆積されて、ポリマー副産物層３５４を形成しうる。
本発明によるパターン形成方法で、スペーサマスク層３５０のエッチング時にポリマー副産物の生成が必ずとも伴われるものではない。第２スペーサ３５０Ｂ及び第２可変マスクパターン３３０Ｂ上にポリマー副産物層３５４が形成されない場合にも、第１マスクパターン３２０Ａ及び第２マスクパターン３２０Ｂ間の幅差による第１可変マスクパターン３３０Ａ及び第２可変マスクパターン３３０Ｂの厚さ及び形状の差と、その結果から得られる第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂの高さ差のみでも本発明によるパターン形成方法における特徴的な構成を実現しうる。
【００６０】
図３Ｆを参照すれば、第１領域Ａにある第１マスクパターン３２０Ａ及び第２領域Ｂにある第２マスクパターン３２０Ｂのうち、第１マスクパターン３２０Ａのみその上面を外部に露出させるために、第１可変マスクパターン３３０Ａ及び第２可変マスクパターン３３０Ｂのうち、第１領域Ａにある第１可変マスクパターン３３０Ａのみを選択的に除去する。
【００６１】
第１可変マスクパターン３３０Ａを除去する時、第１マスクパターン３２０Ａ及び第２マスクパターン３２０Ｂ、第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂ、及び被エッチング膜３１０に対する第１可変マスクパターン３３０Ａのエッチング選択比差を用いる。
第１可変マスクパターン３３０Ａは、第２可変マスクパターン３３０Ｂに比べてそのパターンサイズがさらに小さく、厚さもさらに薄いので、第１可変マスクパターン３３０Ａ及び第２可変マスクパターン３３０Ｂが同じ物質からなっても、第１可変マスクパターン３３０Ａのエッチング率が第２可変マスクパターン３３０Ｂのエッチング率より大きい。したがって、第１領域Ａで第１可変マスクパターン３３０Ａが完全に除去された時点で、第２領域Ｂで第２可変マスクパターン３３０Ｂは大きな厚さ減少なしに第２マスクパターン３２０Ｂの上面上に残るようになる。
【００６２】
図３Ｅに例示されたように第２領域Ｂで、第２可変マスクパターン３３０Ａ上にポリマー副産物層３５４が形成された場合、第１可変マスクパターン３３０Ａを除去するためのエッチング工程時に第１領域Ａでは第１可変マスクパターン３３０Ａが除去される間にポリマー副産物層３５４も除去されるが、ポリマー副産物層３５４が除去されるまでは、残っているポリマー副産物層３５４が第２可変マスクパターン３３０Ｂのエッチングを抑制する役割を行える。したがって、第１領域Ａで第１可変マスクパターン３３０Ａが完全に除去された後、第２領域Ｂに残る第２可変マスク層３３０Ｂの厚さ減少量を減らせる。
【００６３】
第１可変マスクパターン３３０Ａを除去するために、ドライまたはウェットエッチング工程を利用しうる。例えば、第１可変マスクパターン３３０ＡがＳｉＯＮまたはＳｉ3Ｎ4からなる場合、第１可変マスクパターン３３０Ａを除去するために、ＣＨｘＦｙガス（ｘ及びｙは、各々１ないし１０の整数）をメインエッチングガスとして使用するか、ＣｘＦｙガス（ｘ及びｙは、各々１ないし１０の整数）とＣＨｘＦｙガス（ｘ及びｙは、各々１ないし１０の整数）の混合ガスをメインエッチングガスとして使用しうる。必要によって、Ｏ2、Ａｒ、またはハロゲン族化合物をさらに含むこともできる。
【００６４】
例えば、第１可変マスクパターン３３０Ａを除去するために、ＣＨ2Ｆ2、ＣＨＦ3、Ｏ2、及びＡｒの混合ガスをエッチングガスとして使用しうる。この場合、ＣＨ2Ｆ2：ＣＨＦ3：Ｏ2：Ａｒの体積比が約４：１：５：９になるように、それぞれのガスを供給しつつ、約４０ｍＴの圧力下でプラズマ方式のドライエッチング工程を数秒ないし数十秒間行える。
【００６５】
第１可変マスクパターン３３０Ａを除去するために、図３Ｅを参照して説明した第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂの形成のためのスペーサマスク層３５０のエッチング工程に後続して、連続的に第１可変マスクパターン３３０Ａを除去しうる。この際、スペーサマスク層３５０のエッチング工程時のエッチング条件と同一なエッチング条件下で同一チャンバ内でインシチュ（ｉｎ−ｓｉｔｕ）で第１可変マスクパターン３３０Ａを除去することもできる。この場合にも、図３Ｆを参照して説明したような効果が得られる。
【００６６】
図３Ｇを参照すれば、第１領域Ａで露出されている第１マスクパターン３２０Ａを除去し、第１領域Ａで相互隣接した２つの第１スペーサ３５０Ａ間の空間を通じて被エッチング膜３１０を露出させる。
図３Ｇで点線“Ｃ３”で示したように、第２領域Ｂでは、第２スペーサ３５０Ｂと第２可変マスクパターン３３０Ｂとが互いに接している部分があるので、第２領域Ｂでは第２マスクパターン３２０Ｂが第２スペーサ３５０Ｂと第２可変マスクパターン３３０Ｂにより完全に覆われて外部に露出されない。したがって、第１領域Ａで第１マスクパターン３２０Ａが除去される間、第２領域Ｂにある第２マスクパターン３２０Ｂはその上面及び側壁が各々第２可変マスクパターン３３０Ｂ及び第２スペーサ３５０Ｂにより保護されうる。
【００６７】
第１マスクパターン３２０Ａの除去工程は、第１領域Ａにある第１スペーサ３５０Ａと、第２領域Ｂにある第２可変マスクパターン３３０Ｂ及び第２スペーサ３５０Ｂと、被エッチング膜３１０のエッチングが抑制される条件下で行える。
【００６８】
第１マスクパターン３２０Ａが図３Ａを参照して説明した炭素含有膜からなる場合、第１マスクパターン３２０Ａを除去するために、例えば、アッシング及びストリップ工程を利用しうる。または、第１マスクパターン３２０Ａの構成材料によって、第１マスクパターン３２０Ａをドライまたはウェットエッチング工程で除去することもできる。例えば、第１マスクパターン３２０Ａをドライエッチング工程で除去するために、Ｏ2及びＡｒの混合ガスをエッチングガスとして利用しうる。一例として、Ｏ2：Ａｒの体積比が約１：４〜８になるようにＯ2及びＡｒを供給しつつ、約１〜３０ｍＴの圧力及び約−１０〜４０℃の温度下で数秒ないし数十秒間プラズマ方式のドライエッチング工程を行える。この場合、約４００Ｗのソースパワー及び約１５０Ｗのバイアスパワーを利用しうる。
【００６９】
図３Ｈを参照すれば、第１領域Ａでは第１スペーサ３５０Ａをエッチングマスクとして利用し、第２領域Ｂでは第２マスクパターン３２０Ｂとその側壁を覆っている第２スペーサ３５０Ｂをエッチングマスクとして利用して、被エッチング膜３１０をエッチングし、第１領域Ａ及び第２領域Ｂで互いに異なる幅を有する第１パターン３１０Ａ及び第２パターン３１０Ｂを形成する。必要によって、第１パターン３１０Ａ及び第２パターン３１０Ｂ上に残っている不要な膜を除去する。第１パターン３１０Ａ及び第２パターン３１０Ｂは、各々図２のレイアウトに例示された第１パターン２１０及び第２パターン２２０を構成しうる。
【００７０】
図３Ａないし図３Ｈを参照して説明した本発明の第１実施例によるパターン形成方法によれば、比較的狭幅であるパターン領域の第１領域Ａでは、第１マスクパターン３２０Ａの側壁に形成される第１スペーサ３５０Ａをエッチングマスクとして用いるダブルパターニング工程によりパターン密度を倍加させて狭幅の第１パターン３１０Ａを形成しうる。また、第２領域Ｂでは、第１領域Ａに形成されるパターンに比べて広幅のパターンを形成するに当たって、第１マスクパターン３２０Ａと同時に形成される第２マスクパターン３２０Ｂと、第１スペーサ３５０Ａと同時に形成される第２スペーサ３５０Ｂをエッチングマスクとして利用して広幅である第２パターン３１０Ｂを形成する。
【００７１】
この際、第１領域Ａ及び第２領域Ｂで互いに異なる幅を有するパターンを同時に形成するに当たって、比較的狭幅である第１パターン３１０Ａが形成される第１領域Ａでは、パターンの狭い幅による３次元エッチング効果の影響を容易に受け、比較的広幅を有する第２パターン３１０Ｂが形成される第２領域Ｂでは、３次元エッチング効果の影響をほとんど受けない差を用いる。したがって、第１領域Ａ及び第２領域Ｂで互いに異なる幅を有するパターンを同時に形成するに当たって、別途のフォトリソグラフィー工程が追加されないので、工程手順が単純化されて工程コストを低めうる。
【００７２】
（第２実施例）
図４Ａないし図４Ｃは、本発明の第２実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図である。図４Ａないし図４Ｃで、第１領域Ａには図２のＩＩＩＡ−ＩＩＩＡ´線の断面に対応する部分が示されており、第２領域Ｂには、図２のＩＩＩＢ−ＩＩＩＢ´線の断面に対応する部分が示されている。図４Ａないし図４Ｃを参照して説明する第２実施例において、図３Ａないし図３Ｈと同一な参照符号は、同一部材を示し、本例では説明の簡略化のために、これらについての詳細な説明は省略する。
【００７３】
図４Ａを参照すれば、図３Ａないし図３Ｅと同様な方法で第１マスクパターン３２０Ａ、第１可変マスクパターン３３０Ａ、第２マスクパターン３２０Ｂ、及び第２可変マスクパターン３３０Ｂの露出表面と、被エッチング膜３１０の露出表面とを均一な厚さに覆うスペーサマスク層３５０を形成した後、図３Ｅと類似した方法でスペーサマスク層３５０をエッチバックして、第１領域Ａには第１マスクパターン３２０Ａの側壁を覆う第１スペーサ４５０Ａを形成し、第２領域Ｂには第２マスクパターン３２０Ｂの側壁を覆う第２スペーサ４５０Ｂを形成する。
【００７４】
但し、本例では、第１スペーサ４５０Ａ及び第２スペーサ４５０Ｂが形成された後、第１領域Ａで第１可変マスクパターン３３０Ａと第１スペーサ４５０Ａ間の離隔距離ＤＡ２が図３Ｅでの離隔距離ＤＡ１よりさらに大きくなるように、スペーサマスク層３５０のエッチング量を第１実施例よりさらに増加させる。その結果、第１領域Ａでは、離隔距離ＤＡ２を通じて第１可変マスクパターン３３０Ａと第１スペーサ４５０Ａとの間で露出される第１マスクパターン３２０Ａの露出面積が、図３Ｅの場合よりさらに大きくなる。
【００７５】
そして、第２領域Ｂでは、第２可変マスクパターン３３０Ａの側壁近傍で、スペーサマスク層３５０のエッチング速度が、第１領域Ａでの傾斜面３５０Ｓ（図３Ｅ参照）部分に比べて遅くて、第２領域Ａで被エッチング膜３１０の上面から第２スペーサ４５０Ｂの高さＨ４が第１スペーサ４５０Ａの高さより高いが、スペーサマスク層３５０のエッチング量の増加によって、高さＨ４が被エッチング膜３１０の上面から第２可変マスクパターン３３０Ｂの底面までの距離ＤＭより小さくなりうる。その結果、図４Ａで点線“Ｃ４”で示したように、第２スペーサ４５０Ｂと第２可変マスクパターン３３０Ｂとの間に離隔距離ＤＢ２が存在し、この離隔距離ＤＢ２を通じて第２スペーサ４５０Ｂと第２可変マスクパターン３３０Ｂとの間で第２マスクパターン３２０Ｂが露出されうる。
【００７６】
図４Ａには、図３Ｅに表したポリマー副産物層３５４の図示は省略した。ポリマー副産物層３５４は、スペーサマスク層３５０のエッチング条件によって形成されることも、形成されないこともあり、ポリマー副産物層３５４が形成される場合、その量は、スペーサマスク層３５０のエッチング条件によって変わりうる。
図４Ｂを参照すれば、図３Ｆと同様な方法で、第１可変マスクパターン３３０Ａ及び第２可変マスクパターン３３０Ｂのうち、第１領域Ａにある第１可変マスクパターン３３０Ａのみを選択的に除去する。
【００７７】
図４Ｃを参照すれば、図３Ｇと同様な方法で、第１領域Ａで露出されている第１マスクパターン３２０Ａを除去し、第１領域Ａで相互隣接した２個の第１スペーサ４５０Ａ間の空間を通じて被エッチング膜３１０を露出させる。
【００７８】
第１マスクパターン３２０Ａをドライエッチング工程により除去する場合、第１領域Ａで第１マスクパターン３２０Ａが除去される間、第２領域Ｂでは、図４Ｃで点線“Ｃ５”で示したように、第２スペーサ４５０Ｂと第２可変マスクパターン３３０Ｂとの間の離隔距離ＤＢ２（図４Ａ）を通じて露出されている第２マスクパターン３２０Ｂのエッジ部分が一部消耗されうる。図４Ｃに例示されたように、第２マスクパターン３２０Ｂのエッジ部分が一部消耗される場合にも、第１領域Ａで第１マスクパターン３２０Ａが完全に除去された後、第２領域Ｂに残っている第２マスクパターン３２０Ｂとその側壁に形成された第２スペーサ４５０Ｂは、後続工程で被エッチング膜３１０のエッチング時にエッチングマスクとして使用するのに十分な厚さを提供しうる。
【００７９】
第１マスクパターン３２０Ａが完全に除去された後、図３Ｈと同様な方法で、第１領域Ａでは、第１スペーサ４５０Ａをエッチングマスクとして利用し、第２領域Ｂでは第２マスクパターン３２０Ｂとその側壁を覆っている第２スペーサ４５０Ｂをエッチングマスクとして利用して、被エッチング膜３１０をエッチングし、図３Ｈに例示されたように第１領域Ａ及び第２領域Ｂで互いに異なる幅を有する第１パターン３１０Ａ及び第２パターン３１０Ｂを形成しうる。
【００８０】
図４Ａないし図４Ｃを参照して説明した本発明の第２実施例によるパターン形成方法によれば、図３Ａないし図３Ｈを参照して説明した第１実施例と同様に、比較的狭幅であるパターン領域の第１領域Ａでは、第１マスクパターン３２０Ａの側壁に形成される第１スペーサ４５０Ａをエッチングマスクとして用いるダブルパターニング工程によりパターン密度を倍加させて、狭幅の第１パターン３１０Ａを形成しうる。また、第２領域Ｂでは、第１領域Ａに比べて広幅のパターンを形成するに当たって、第１マスクパターン３２０Ａと同時に形成される第２マスクパターン３２０Ｂと、第１スペーサ４５０Ａと同時に形成される第２スペーサ４５０Ｂをエッチングマスクとして利用して、広幅である第２パターン３１０Ｂを形成する。したがって、第１領域Ａ及び第２領域Ｂで互いに異なる幅を有するパターンを同時に形成するに当たって、別途のフォトリソグラフィー工程が追加されないので、工程手順が単純化されて工程コストを低めうる。
【００８１】
図５は、本発明による半導体素子のパターン形成方法を適用して実現しうる他の例による半導体素子５００の一部構成のレイアウトである。
図５には、半導体メモリ素子の活性領域のレイアウトが例示されている。図５において、第１領域Ａは、単位記憶素子が形成されるメモリセル領域でありうる。例えば、第１領域Ａには、図１に例示されたセルアレイ３２が形成されうる。第２領域Ｂは第１領域Ａに形成された単位記憶素子を駆動させるための周辺回路が形成される周辺回路領域またはコア領域でありうる。
【００８２】
図５において、第１領域Ａには、ｋ比較的狭幅の第１幅Ｗ５を有する複数の第１活性領域５１０が比較的狭幅の第１間隔Ｄ５を挟んで相互平行に反復配置されている。第１領域Ａで、形成しようとする素子の種類及び所望の特性によって第１幅Ｗ５及び第１間隔Ｄ５は、任意に設計されうる。必要によって、第１幅Ｗ５及び第１間隔Ｄ５は、同一であるか、異なりうる。例えば、第１幅Ｗ５及び第１間隔Ｄ５は、デザインルールにより決定されるサイズを有する１つのメモリセルの大きさによって決定されうる。第１幅Ｗ５及び第１間隔Ｄ５は、各々１Ｆないし３Ｆの大きさを有することができる。ここで、Ｆはメモリセルでの最小フィーチャーサイズを表す。
第２領域Ｂには、比較的広幅である第２幅Ｗ６を有する第２活性領域５２０が含まれている。
【００８３】
（第３実施例）
図６Ａないし図６Ｆは、本発明の第３実施例による半導体素子のパターン形成方法の工程順序を説明するための断面図である。図６Ａないし図６Ｆにおいて、第１領域Ａには、図５のＶＩＡ−ＶＩＡ´線の断面に対応する部分が図示されており、第２領域Ｂには、図５のＶＩＢ−ＶＩＢ´線の断面に対応する部分が図示されている。図６Ａないし図６Ｆにおいて、図３Ａないし図３Ｈと同じ参照符号は、同一部材を示し、ここでは説明の簡略化のためにそれらについての詳細な説明を省略する。
【００８４】
図６Ａを参照すれば、基板６００の第１領域Ａ及び第２領域Ｂ上にパッド酸化膜６０２を形成する。そして、パッド酸化膜６０２上にハードマスク層６０４及びバッファマスク層６１０を順次に形成する。そして、図３Ａと同様な方法で、バッファマスク層６１０上にデュアルマスク層３２０及び可変マスク層３３０を順次に形成し、可変マスク層３３０上にマスクパターン３４０を形成する。マスクパターン３４０は第１領域Ａで第１ピッチ２Ｐで反復形成された複数の第１マスク部分３４０Ａと、第２領域Ｂに形成された第２マスク部分３４０Ｂを含む。
【００８５】
第１領域Ａで複数の第１マスク部分３４０Ａは、最終的に形成しようとする微細パターンのピッチＰより２倍大きい第１ピッチ２Ｐを有するように形成しうる。また、複数の第１マスク部分３４０Ａそれぞれの微細幅ＷＤ２は、基板６００上に形成しようとする微細パターンの幅と同一に形成しうる。必要によって、複数の第１マスク部分３４０Ａそれぞれの微細幅ＷＤ２は、基板６００上に形成しようとする微細パターンの幅より大きいか、小さく形成されうる。第２領域Ｂで第２マスク部分３４０Ｂは最終的に形成しようとする第２活性領域５２０の第２幅Ｗ６より小さな第３幅Ｗ７を有するように形成される。
【００８６】
ここで、第３幅Ｗ７と微細幅ＷＤ２との差は、図３Ｃを参照して説明したような３次元エッチング効果によるエッチング量差による結果が得られる程度であれば十分である。第３幅Ｗ７と微細幅ＷＤ２との差が大きいほど、図３Ｃのような３次元エッチング効果によるエッチング量差による結果を得るのに有利である。
【００８７】
基板６００は、シリコン基板のような通常の半導体基板からなりうる。
ハードマスク層６０４は、単一層からなるか、所定のエッチング条件下で互いに異なるエッチング特性を有する２層以上の複数のハードマスク層が積層された多重層からなりうる。例えば、ハードマスク層６０４は、シリコン窒化膜からなりうる。
【００８８】
バッファマスク層６１０は、ポリシリコン膜からなりうる。しかし、本発明はこれに限定されるものではない。ハードマスク層６０４及びバッファマスク層６１０は、所定のエッチング条件に対して互いに異なるエッチング選択比を有する物質であれば十分である。場合によって、バッファマスク層６１０は省略可能である。
図６Ｂを参照すれば、図３Ｂないし図３Ｇと同様な方法で、第１領域Ａには、バッファマスク層６１０上に複数の第１スペーサ３５０Ａを形成し、第２領域Ｂにはバッファマスク層６１０上に第２マスクパターン３２０Ｂとその側壁を覆っている複数の第２スペーサ３５０Ｂを形成する。
【００８９】
第１領域Ａで、複数の第１スペーサ３５０Ａは、第１ピッチ２Ｐ（図６Ａ参照）の１／２である微細ピッチＰで反復形成される構造を有することができる。
第２領域Ｂで、第２マスクパターン３２０Ｂは、その側壁が第２スペーサ３５０Ｂにより覆われており、その上面は第２可変マスクパターン３３０Ｂにより覆われている。図６Ｂにおいて、点線”Ｃ６”で示したように、第２スペーサ３５０Ｂ及び第２可変マスクパターン３３０Ｂは、第２マスクパターン３２０Ｂの上面エッジ部分で互いに接しているので、第２領域Ｂでは第２マスクパターン３２０Ｂが第２スペーサ３５０Ｂと第２可変マスクパターン３３０Ｂにより完全に覆われて外部に露出されない。
【００９０】
図６Ｃを参照すれば、第１領域Ａでは複数の第１スペーサ３５０Ａをエッチングマスクとして利用し、第２領域Ｂでは第２マスクパターン３２０Ｂとその側壁を覆っている複数の第２スペーサ３５０Ｂをエッチングマスクとして利用して、バッファマスク層６１０をエッチングし、ハードマスク層６０４を露出させる複数のバッファマスクパターン６１０Ａ、６１０Ｂを形成する。
図示していないが、複数のバッファマスクパターン６１０Ａ、６１０Ｂが形成された後、複数のバッファマスクパターン６１０Ａ、６１０Ｂ上には、複数の第１スペーサ３５０Ａの残留層と、第２マスクパターン３２０Ｂ及び第２スペーサ３５０Ｂの残留層とが残りうる。
【００９１】
図６Ｄを参照すれば、第１領域Ａ及び第２領域Ｂで複数のバッファマスクパターン６１０Ａ、６１０Ｂをエッチングマスクとしてハードマスク層６０４をエッチングし、複数のハードマスクパターン６０４Ａ、６０４Ｂを形成する。
図示していないが、複数のハードマスクパターン６０４Ａ、６０４Ｂが形成された後、複数のハードマスクパターン６０４Ａ、６０４Ｂ上には、複数のバッファマスクパターン６１０Ａ、６１０Ｂの残留層が残りうる。
【００９２】
図６Ｅを参照すれば、第１領域Ａ及び第２領域Ｂで複数のハードマスクパターン６０４Ａ、６０４Ｂをエッチングマスクとしてパッド酸化膜６０２及び基板６００をエッチングして基板６００にトレンチ６７０Ａ、６７０Ｂを形成する。
【００９３】
図６Ｆを参照すれば、トレンチ６７０Ａ、６７０Ｂの内部及び複数のハードマスクパターン６０４Ａ、６０４Ｂ上に絶縁物質を蒸着した後、複数のハードマスクパターン６０４Ａ、６０４Ｂが露出されるまでＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程により平坦化する工程を利用して、トレンチ６７０Ａ、６７０Ｂ内に絶縁膜を満たして素子分離膜６７２Ａ、６７２Ｂを形成する。
素子分離膜６７２Ａ、６７２Ｂにより基板６００に複数の第１活性領域６７４Ａ及び第２活性領域６７４Ｂが定義される。
【００９４】
第１領域Ａに定義される第１活性領域６７４Ａは、図５のレイアウトに例示された第１活性領域５１０を構成し、第１ピッチ２Ｐ（図６Ａ参照）の１／４である第１幅Ｗ５を有することができる。第１活性領域６７４Ａは、第１ピッチ２Ｐの１／２である微細なピッチＰで反復形成される構造を有する。第２領域Ｂに定義される第２活性領域６７４Ｂは、図５のレイアウトに例示された第２活性領域５２０を構成しうる。
【００９５】
図６Ａないし図６Ｆを参照して説明した本発明の第３実施例のように、比較的狭幅であるパターン領域の第１領域Ａでは、第１マスクパターン３２０Ａの側壁に形成される複数の第１スペーサ３５０Ａをエッチングマスクとして用いるダブルパターニング工程によりパターン密度が倍加された微小サイズの複数の第１活性領域６７４Ａを定義することが可能である。また、第２領域Ｂでは、第１領域Ａに比べて大きなサイズまたは広幅のパターンを形成するに当たって、第１マスクパターン３２０Ａと同時に形成される第２マスクパターン３２０Ｂと、第１スペーサ３５０Ａと同時に形成される第２スペーサ３５０Ｂをエッチングマスクとして利用して基板６００に比較的広幅である第２活性領域６７４Ｂを定義しうる。
【００９６】
この際、第１領域Ａ及び第２領域Ｂで互いに異なる幅を有する第１活性領域６７４Ａ及び第２活性領域６７４Ｂを同時に定義するに当たって、比較的狭幅の第１活性領域６７４Ａが定義される第１領域Ａでは、狭幅を有するパターンで３次元エッチング効果の影響を容易に受け、比較的広幅を有する第２活性領域６７４Ｂが定義される第２領域Ｂでは、３次元エッチング効果の影響をほとんど受けないという差を用いる。したがって、第１領域Ａ及び第２領域Ｂで互いに異なる幅を有する複数の活性領域を同時に形成するに当たって、別途のフォトリソグラフィー工程が追加されないので、工程手順が単純化されて工程コストを低めることができる。
【００９７】
また、本発明の第３実施例によるパターン形成方法で基板６００に素子分離膜を形成することによって、基板６００の第１領域Ａ、例えば、セルアレイ領域では、通常のフォトリソグラフィー工程で実現しうるピッチの約１／２である微細ピッチで反復的に形成される素子分離用マスクパターンを形成しうる。したがって、フォトリソグラフィー工程での解像限界を超える微細ピッチで反復形成され、微細な幅を有する複数の活性領域を容易に実現しうる。
【００９８】
図６Ａないし図６Ｆに例示された第３実施例では、図３Ａないし図３Ｈに例示された第１実施例による工程を利用して、複数の第１活性領域６７４Ａ及び第２活性領域６７４Ｂを定義する工程を例として説明した。しかし、本発明は、これに限定されるものではない。例えば、図４Ａないし図４Ｃを参照して説明した第２実施例による工程、または本発明の思想の範囲内で多様に変形及び変更された第１実施例の変形実施例または第２実施例の変形実施例による工程により複数の第１活性領域６７４Ａ及び第２活性領域６７４Ｂをも形成しうる。
【００９９】
（第４実施例）
図７Ａないし図７Ｃは、本発明の第４実施例による半導体素子５００Ａのパターン形成方法を説明するために示す図面である。図７Ａないし図７Ｃを参照して、本発明の第４実施例によるパターン形成方法により半導体素子５００Ａを形成する工程について詳細に説明する。
【０１００】
図７Ａは、半導体素子５００Ａの一部構成のレイアウトである。
半導体素子５００Ａの構成は、図５に例示された半導体素子５００の変形例であって、半導体素子５００Ａの複数の第１活性領域５１０Ｃ及び第２活性領域５１０Ｄの構成は、図５に例示された半導体素子５００の複数の第１活性領域５１０及び第２活性領域５２０と類似している。但し、第１領域Ａに形成される複数の第１活性領域５１０Ｃは、図５での第１活性領域５１０の幅Ｗ５より広幅Ｗ５Ｃを有し、複数の第１活性領域５１０Ｃ間の間隔ＳＤ１、ＳＤ２は交互に（ａｌｔｅｒｎａｔｉｖｅｌｙ）異なるサイズを有する。
【０１０１】
また、第２領域Ｂに形成される第２活性領域５２０Ｄは、図５での第２活性領域５２０の幅Ｗ６より広幅Ｗ６Ｄを有する。図７Ａでは、第２領域Ｂに１つの活性領域５２０Ｄのみ図示したが、第２領域Ｂで複数の活性領域が形成される場合、これらの間隔は、形成しようとする素子によって多様な寸法を有するように設計されうる。図７Ａでは、第１領域ＡでＳＤ１＞ＳＤ２である場合を例示した。しかし、ＳＤ１＜ＳＤ２である場合も本例と同様に適用されうる。
【０１０２】
図７Ｂ及び図７Ｃは、図７Ａに例示された本発明の第４実施例による半導体素子５００Ａのパターン形成方法の工程順序を説明するための断面図である。図７Ｂ及び図７Ｃにおいて、第１領域Ａには、図７ＡのＶＩＩＡ−ＶＩＩＡ´線の断面に対応する部分が示されており、第２領域Ｂには、図７ＡのＶＩＩＢ−ＶＩＩＢ´線の断面に対応する部分が示されている。図７Ｂ及び図７Ｃにおいて、図３Ａないし図３Ｈ、及び図６Ａないし図６Ｆと同一な参照符号は、同一な部材を示し、ここでは説明の簡略化のために、それらについての詳細な説明を省略する。
【０１０３】
図７Ｂを参照すれば、図６Ａ及び図６Ｂと同様な方法で、第１領域Ａには、バッファマスク層６１０上に複数の第１スペーサ３５０Ｃを形成し、第２領域Ｂには、バッファマスク層６１０上に第２マスクパターン３２０Ｂとその側壁を覆っている第２スペーサ３５０Ｄを形成する。但し、本例で複数の第１スペーサ３５０Ｃは、図７Ａでの幅Ｗ５Ｃに対応して図６Ｂの第１スペーサ３５０Ａの幅Ｗ５より広幅Ｗ５Ｃを有する。その結果、第１領域Ａで、複数のスペーサ３５０Ｄ間の間隔ＳＤ１、ＳＤ２が交互に異なるサイズを有するようになりうる。第２スペーサ３５０Ｄは、第１スペーサ３５０Ｃと同様に、図６Ｂの第２スペーサ３５０Ｂの幅より広幅を有する。
【０１０４】
図７Ｃを参照すれば、第１領域Ａでは、複数の第１スペーサ３５０Ｃをエッチングマスクとして利用し、第２領域Ｂでは、第２マスクパターン３２０Ｂ及び第２スペーサ３５０Ｄをエッチングマスクとして利用し、バッファマスク層６１０をエッチングする。その後、図６Ｄ及び図６Ｅを参照して説明した複数のハードマスクパターン６０４Ａ、６０４Ｂの形成工程と同じ工程で複数のハードマスクパターン６０４Ｃ、６０４Ｄを形成し、これをエッチングマスクとして基板６００をエッチングし、基板６００に複数のトレンチ６７０Ｃ、６７０Ｄを形成する。
【０１０５】
図７Ｃに示すように、本例によれば、第１領域Ａで交互に異なるサイズの間隔ＳＤ１、ＳＤ２で配置された複数の第１スペーサ３５０Ｃのパターンを基板６００まで下部に順次に転写して複数のトレンチ６７０Ｃを形成した結果、交互に異なる深さＴＤ１、ＴＤ２を有する複数のトレンチ６７０Ｃが得られる。これは、ハードマスクパターン６０４Ｃ、６０４Ｄ間の比較的狭い間隔ＳＤ２を通じて形成されるトレンチ６７０Ｃの深さが比較的広い間隔ＳＤ１を通じて形成されるトレンチ６７０Ｃの深さより浅く形成されるためである。
【０１０６】
第２領域Ｂには、ハードマスクパターン６０４Ｄとそれに隣接した他のパターン（図示せず）との間隔によって決定される深さＴＤ３を有するトレンチ６７０Ｄが形成される。図６Ｆと類似した工程によりトレンチ６７０Ｃ、６７０Ｄ内に絶縁物質を満たし、第１領域Ａで交互に異なる深さを有する複数の素子分離領域を形成しうる。この際、第１領域Ａでは、配置順序によって交互に異なる深さを有するように基板６００に形成された複数のトレンチ６７０Ｃ内に前記複数の素子分離領域が形成される。
【０１０７】
図８は、本発明による半導体素子のパターン形成方法を適用して実現できる他の例による半導体素子７００の一部構成のレイアウトである。
図８には、ＮＡＮＤフラッシュメモリ素子のメモリセル領域７００Ａの一部と、メモリセル領域７００Ａのセルアレイを構成する複数の導電ライン、例えば、ワードラインまたはビットラインをデコーダのような外部回路（図示せず）に連結させるための接続領域７００Ｂの一部と、周辺回路領域７００Ｃの一部のレイアウトが例示されている。
【０１０８】
図８を参照すれば、メモリセル領域７００Ａには、複数のメモリセルブロック７４０が形成されている。図８には、１つのメモリセルブロック７４０のみを図示した。メモリセルブロック７４０には、ストリング選択ラインＳＳＬと接地選択ラインＧＳＬとの間に１つのセルストリングを構成するのに必要な複数の導電ライン７０１、７０２、．．．、７３２が第１方向（図８で“ｘ”方向）に相互平行に延びている。複数の導電ライン７０１、７０２、．．．、７３２は、各々メモリセル領域７００Ａ及び接続領域７００Ｂにわたって延びている。
【０１０９】
図８には、接続領域７００Ｂで複数の導電ライン７０１、７０２、．．．、７３２の末端部分が前記第１方向に直交する第２方向（図８で“ｙ”方向）に沿って延びていると例示されている。接続領域７００Ｂで複数の導電ライン７０１、７０２、．．．、７３２の末端部分は、デコーダのような外部回路（図示せず）に連結される。図８で、接続領域７００Ｂには、複数の導電ライン７０１、７０２、．．．、７３２の末端部分近傍で互いに隣接した２つの導電ライン７０１、７０２、．．．、７３２間の空間には、交互にダミー導電ライン７５０が形成されている。しかし、本発明によるパターン形成方法は、図８に例示された構造のみを形成するのに適用されるものではない。本発明の思想の範囲内で複数の導電ライン７０１、７０２、．．．、７３２の配置及び形状についての多様な変形及び変更が可能である。
【０１１０】
周辺回路領域７００Ｃには、周辺回路用導電パターン７７２が形成されている。
図８において、複数の導電ライン７０１、７０２、．．．、７３２、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、及び周辺回路用導電パターン７７２は、いずれも同じ物質からなりうる。複数の導電ライン７０１、７０２、．．．、７３２は、各々メモリセル領域７００Ａで複数のメモリセルを構成するワードラインでありうる。この場合、周辺回路用導電パターン７７２は、周辺回路用トランジスターのゲート電極を構成しうる。ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬは、各々複数の導電ライン７０１、７０２、．．．、７３２の幅Ｗ８より広幅Ｗ９、Ｗ１０を有することができる。
他の例として、複数の導電ライン７０１、７０２、．．．、７３２は、メモリセル領域７００Ａでメモリセルを構成するビットラインでありうる。この場合、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬは、省略されうる。
【０１１１】
図８には、１つのメモリセルブロック７４０で複数の導電ライン７０１、７０２、．．．、７３２が３２個の導電ラインを含むと図示されているが、本発明の思想の範囲内で１つのメモリセルブロック７４０は、多数の導電ラインを含むことができる。
【０１１２】
（第５実施例）
図９Ａ及び図９Ｂないし図１５Ａ及び図１５Ｂは、本発明の第５実施例による半導体素子のパターン形成方法の工程順序を説明するための図面である。特に、図９Ａ、図１０Ａ、．．．図１５Ａは、各々図８で“ＶＩＩＩ＿Ａ”及び“ＶＩＩＩ＿Ｂ”で示した長方形部分の平面図であり、図９Ｂ、図１０Ｂ、．．．図１５Ｂは、各々図８の“ＶＩＩＩ＿Ａ”及び“ＶＩＩＩ＿Ｂ”で表示された長方形部分における８Ａ−８Ａ´線、８Ｂ−８Ｂ´線、８Ｃ−８Ｃ´線、及び８Ｄ−８Ｄ´線の断面図である。図９Ａ及び図９Ｂないし図１５Ａ及び図１５Ｂにおいて、図３Ａないし図３Ｈと同じ参照符号は同一部材を示し、ここでは説明の簡略化のためにそれらについての詳細な説明を省略する。
【０１１３】
図９Ｂ、図１０Ｂ、．．．図１５Ｂで、８Ａ−８Ａ´線の断面図及び８Ｂ−８Ｂ´線の断面図は、各々メモリセル領域７００Ａ及び接続領域７００Ｂで図３Ｃのような３次元エッチング効果を得るのに十分に狭幅を有するパターン（以下、“狭幅パターン”と称する）からなる第１マスクパターン３２０Ａ（図３Ｃ参照）を利用して、ダブルパターニング工程によりパターン密度を倍加させて狭幅の微細パターン、例えば、複数の導電ライン７０１、７０２、．．．、７３２が形成される第１領域ＡＡに含まれる。
【０１１４】
図９Ｂ、図１０Ｂ、．．．図１５Ｂにおいて、８Ｃ−８Ｃ´線の断面図及び８Ｄ−８Ｄ´線の断面図は、各々メモリセル領域７００Ａ及び周辺回路領域７００Ｃで第１領域ＡＡに比べて広幅を有するパターン（以下、“広幅パターン”と称する）からなる第２マスクパターン３２０Ｂ（図３Ｃ参照）を利用して比較的広幅のパターン、例えば、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、及び周辺回路用導電パターン７７２を形成する第２領域ＢＢに含まれる。
【０１１５】
図９Ａ及び図９Ｂを参照すれば、まずメモリセル領域７００Ａ、接続領域７００Ｂ、及び周辺回路領域３００Ｃ（図８を参照）を有する基板８００を準備する。
第１領域ＡＡ及び第２領域ＢＢで、基板８００上に導電ライン、例えば、複数の導電ライン７０１、７０２、．．．、７３２を形成するのに必要な導電層８３０を形成し、導電層８３０上にハードマスク層８３２及びバッファマスク層８３４を順次に形成する。そして、図３Ａと同様な方法で、第１領域ＡＡ及び第２領域ＢＢでバッファマスク層８３４上にデュアルマスク層３２０及び可変マスク層３３０を順次に形成し、可変マスク層３３０上にマスクパターン３４０を形成する。
【０１１６】
マスクパターン３４０は、メモリセル領域７００Ａ及び接続領域７００Ｂで第１ピッチ２ＰＣで反復形成される複数の第１マスク部分３４０Ａと、メモリセル領域７００Ａ及び周辺回路領域７００Ｃに形成される第２マスク部分３４０Ｂを含む。複数の第１マスク部分３４０Ａは、各々可変マスク層３３０上で、メモリセル領域７００Ａ及び接続領域７００Ｂにわたって延びるように形成されうる。
【０１１７】
メモリセル領域７００Ａ及び接続領域７００Ｂで、複数の第１マスク部分３４０Ａは、最終的に形成しようとする微細パターンのピッチＰＣより２倍大きな第１ピッチ２ＰＣを有するように形成されうる。また、メモリセル領域７００Ａ及び接続領域７００Ｂで狭幅パターンからなる複数の第１マスク部分３４０Ａそれぞれの微細幅ＷＤ３は、基板８００上に形成しようとするパターン、例えば、図８の複数の導電ライン７０１、７０２、．．．、７３２それぞれの幅Ｗ８と同一であるか、さらに大きく形成されうる。
【０１１８】
メモリセル領域７００Ａ及び周辺回路領域７００Ｃで広幅パターンからなる第２マスク部分３４０Ｂは最終的に形成しようとするパターンよりさらに狭幅を有するように形成される。例えば、図８の接地選択ラインＧＳＬを形成しようとする場合、図９Ｂの８Ｃ−８Ｃ´線の断面図で例示したように、第２マスク部分３４０Ｂは、最終的に形成しようとする接地選択ラインＧＳＬの幅Ｗ１０より狭幅Ｗ１２を有するように形成する。そして、図８の周辺回路用導電パターン７７２を形成しようとする場合、図９Ｂの８Ｄ−８Ｄ´線の断面図で例示したように、第２マスク部分３４０Ｂは、最終的に形成しようとする周辺回路用導電パターン７７２の幅Ｗ１１より狭幅Ｗ１３を有するように形成する。
【０１１９】
第２領域ＢＢに形成される第２マスク部分３４０Ｂの幅Ｗ１２、Ｗ１３と第１領域ＡＡに形成される微細幅ＷＤ３との差は、図３Ｃを参照して説明したような３次元エッチング効果によるエッチング量差による結果が得られる程度ならば十分である。幅Ｗ１２、Ｗ１３と微細幅ＷＤ３との差が大きいほど、図３Ｃを参照して説明したような３次元エッチング効果によるエッチング量差による結果を得るのに有利である。
基板８００は、シリコン基板のような通常の半導体基板からなりうる。
【０１２０】
導電層８３０は、ドーピングされたポリシリコン、金属、金属窒化物、またはこれらの組合わせからなることができる。例えば、導電層８３０からワードラインを形成する場合、導電層８３０は、ＴａＮ、ＴｉＮ、Ｗ、ＷＮ、ＨｆＮ及びタングステンシリサイドからなる群から選択されるいずれか１つ、またはこれらの組合わせからなる導電物質を含むことができる。または、導電層８３０からビットラインを形成する場合、導電層８３０はドーピングされたポリシリコンまたは金属からなることができる。
【０１２１】
ハードマスク層８３２は、単一層からなることができる。または、ハードマスク層８３２は、所定のエッチング条件下で互いに異なるエッチング特性を有する２層以上の複数のハードマスク層が積層された多重層構造を有することもできる。ハードマスク層８３２は、酸化膜、窒化膜、またはこれらの組合わせからなることができる。例えば、ハードマスク層８３２は、酸化膜からなり、バッファマスク層８３４はポリシリコン膜または窒化膜からなることができる。
【０１２２】
しかし、本発明はこれに限定されるものではない。ハードマスク層８３２及びバッファマスク層８３４は、所定のエッチング条件に対して互いに異なるエッチング選択比を有する物質からなれば十分である。場合によって、バッファマスク層８３４は省略可能である。ハードマスク層８３２は、約１０００〜３０００Åの厚さに形成されうる。バッファマスク層８３４は、約３００〜１０００Åの厚さに形成されうる。
【０１２３】
図１０Ａ及び図１０Ｂを参照すれば、図３Ｂないし図３Ｇと同様な方法で、メモリセル領域７００Ａ及び接続領域７００Ｂで狭幅パターンが形成される第１領域ＡＡには、バッファマスク層８３４上に複数の第１スペーサ３５０Ａを形成し、広幅パターンが形成される第２領域ＢＢには、バッファマスク層８３４上に第２マスクパターン３２０Ｂ、第２マスクパターン３２０Ｂの上面を覆っている第２可変マスクパターン３３０Ｂ、そして第２マスクパターン３２０Ｂ及び第２可変マスクパターン３３０Ｂそれぞれの側壁を覆っている複数の第２スペーサ３５０Ｂを形成する。
【０１２４】
第１領域ＡＡで、複数の第１スペーサ３５０Ａは、複数の導電ライン７０１、７０２、．．．、７３２の幅Ｗ８（図８参照）と同じ幅Ｗ８´を有し、第１ピッチ２ＰＣ（図９Ａ及び図９Ｂ参照）の１／２である微細ピッチＰＣで反復形成される構造を有することができる。
第２領域ＢＢで、第２マスクパターン３２０Ｂはその側壁が第２スペーサ３５０Ｂにより覆われており、その上面は第２可変マスクパターン３３０Ｂにより覆われている。図１０Ｂで点線“Ｃ７”及び“Ｃ８”で示したように、第２スペーサ３５０Ｂ及び第２可変マスクパターン３３０Ｂは、第２マスクパターン３２０Ｂの上面エッジ部分で互いに接しているので、第２領域ＢＢでは、第２マスクパターン３２０Ｂが第２スペーサ３５０Ｂと第２可変マスクパターン３３０Ｂにより完全に覆われて外部に露出されなくなる。
【０１２５】
第２領域ＢＢで、第２マスクパターン３２０Ｂの幅とその両側を覆っている第２スペーサ３５０Ｂの幅との和である幅Ｗ１０´及び幅Ｗ１１´は、各々図８に示された接地選択ラインＧＳＬの幅Ｗ１０及び周辺回路用導電パターン７７２の幅Ｗ１１と同一になりうる。
【０１２６】
図１０Ａ及び図１０Ｂに示された複数の第１スペーサ３５０Ａ及び第２スペーサ３５０Ｂは、各々上面から見る時、ループ状を有することができる。
【０１２７】
図１１Ａ及び図１１Ｂを参照すれば、第１領域ＡＡにある複数の第１スペーサ３５０Ａと、第２領域ＢＢで第２マスクパターン３２０Ｂ及びこれらを覆っている第２スペーサ３５０Ｂ及び第２可変マスクパターン３３０Ｂとの上に分離用マスクパターン８７０を形成する。
分離用マスクパターン８７０が形成された後、基板８００上の接続領域７００Ｂで複数の第１スペーサ３５０Ａの一部と、その下にあるバッファマスク層８３４の一部とが分離用マスクパターン８７０を通じて外部に露出される。
【０１２８】
図示していないが、メモリセル領域７００Ａで接続領域７００Ｂの反対側、すなわち、図８で複数の導電ライン７０１、７０２、．．．、７３２の左、右両側端部のうち、接続領域７００Ｂから遠い側の端部（図８には未図示）でも、複数の第１スペーサ３５０Ａの一部と、その下にあるバッファマスク層８３４の一部とが分離用マスクパターン８７０を通じて外部に露出されうる。
分離用マスクパターン８７０は、フォトレジストパターンからなることができる。
【０１２９】
図１２Ｂ及び図１２Ｂを参照すれば、分離用マスクパターン８７０をエッチングマスクとして接続領域７００Ｂで複数の第１スペーサ３５０Ａの露出部分を除去するトリミング工程を行い、基板８００のメモリセル領域７００Ａ及び接続領域７００Ｂでループ状の複数の第１スペーサ３５０Ａを各々２個に分離させる。次いで、分離用マスクパターン８７０を除去する。
【０１３０】
図１３Ａ及び図１３Ｂを参照すれば、第１領域ＡＡでは、複数の第１スペーサ３５０Ａをエッチングマスクとして利用し、第２領域ＢＢでは、第２マスクパターン３２０Ｂとその側壁を覆っている第２スペーサ３５０Ｂをエッチングマスクとして利用して、バッファマスク層８３４をエッチングし、複数のバッファマスクパターン８３４Ａ、８３４Ｂを形成する。複数のバッファマスクパターン８３４Ａ、８３４Ｂを通じてハードマスク層８３２が露出される。
図示していないが、複数のバッファマスクパターン８３４Ａ、８３４Ｂが形成された後、複数のバッファマスクパターン８３４Ａ、８３４Ｂ上には、複数の第１スペーサ３５０Ａの残留層と、第２マスクパターン３２０Ｂ及び第２スペーサ３５０Ｂの残留層とが残りうる。
【０１３１】
図１４Ａ及び図１４Ｂを参照すれば、第１領域ＡＡ及び第２領域ＢＢで複数のバッファマスクパターン８３４Ａ、８３４Ｂをエッチングマスクとして利用して、ハードマスク層８３２をエッチングし、複数のハードマスクパターン８３２Ａ、８３２Ｂを形成する。複数のハードマスクパターン８３２Ａ、８３２Ｂを通じて導電層８３０が露出される。
図示していないが、複数のハードマスクパターン８３２Ａ、８３２Ｂが形成された後、複数のハードマスクパターン８３２Ａ、８３２Ｂ上には、複数のバッファマスクパターン８３４Ａ、８３４Ｂの残留層が残りうる。
【０１３２】
図１５Ａ及び図１５Ｂを参照すれば、第１領域ＡＡ及び第２領域ＢＢで複数のハードマスクパターン８３２Ａ、８３２Ｂをエッチングマスクとして用いて、導電層８３０をエッチングする。
その結果、基板８００の第１領域ＡＡでは、複数の第１スペーサ３５０Ａ（図１２Ｂ及び図１２Ｂ参照）の幅及びピッチが転写された複数の第１導電パターン８３０Ａが形成される。そして、基板８００の第２領域ＢＢでは、第２マスクパターン３２０Ｂの幅とその両側を覆っている第２スペーサ３５０Ｂの幅の輪の幅Ｗ１０´及び幅Ｗ１１´を有する複数の第２導電パターン８３０Ｂが形成される。
【０１３３】
図１５Ａ及び図１５Ｂには図示していないが、複数の第１導電パターン８３０Ａ及び複数の第２導電パターン８３０Ｂが形成された後、複数の第１導電パターン８３０Ａ及び複数の第２導電パターン８３０Ｂ上には、複数のハードマスクパターン８３２Ａ、８３２Ｂの残留層が残りうる。
【０１３４】
第１領域ＡＡに形成された第１導電パターン８３０Ａは、図８のレイアウトに例示された複数の導電ライン７０１、７０２、．．．、７３２及びダミー導電ライン７５０を構成しうる。第１導電パターン８３０Ａは、メモリセル領域７００Ａで第１ピッチ２ＰＣ（図９Ａ及び図９Ｂ参照）の１／４である第１幅Ｗ８´を有することができる。第１導電パターン８３０Ａは、第１ピッチ２ＰＣの１／２である微細なピッチＰＣで反復形成される構造を有する。
【０１３５】
メモリセル領域７００Ａ及び周辺回路領域７００Ｃで第２領域ＢＢに形成された第２導電パターン８３０Ｂは、図８のレイアウトに例示された接地選択ラインＧＳＬ及び周辺回路用導電パターン７７２を構成しうる。また、図９Ａ及び図９Ｂないし図１５Ａ及び図１５Ｂには例示していないが、図８のレイアウトに例示されたストリング選択ラインＳＳＬを形成するために、図１５Ａ及び図１５Ｂでメモリセル領域７００Ａに例示された第２導電パターン８３０Ｂの形成工程と同じ工程でストリング選択ラインＳＳＬ形成用の導電パターンを形成しうる。
【０１３６】
図９Ａ及び図９Ｂないし図１５Ａ及び図１５Ｂを参照して説明した本発明の第５実施例と同様に、基板８００上で狭幅パターンが形成される第１領域ＡＡでは、第１マスクパターン３２０Ａの側壁に形成される第１スペーサ３５０Ａをエッチングマスクとして用いるダブルパターニング工程によりパターン密度が倍加された微細な幅を有する複数の第１導電パターン８３０Ａを形成しうる。また、基板８００上で第１領域ＡＡに比べて広幅を有する広幅パターンが形成される第２領域ＢＢでは、第１マスクパターン３２０Ａと同時に形成される第２マスクパターン３２０Ｂと、第１スペーサ３５０Ａと同時に形成される第２スペーサ３５０Ｂとを各々エッチングマスクとして利用して、基板８００に比較的広幅である第２導電パターン８３０Ｂを形成しうる。
【０１３７】
この際、第１領域ＡＡ及び第２領域ＢＢで互いに異なる幅を有する第１導電パターン８３０Ａ及び第２導電パターン８３０Ｂを同時に形成するに当たって、狭幅パターンである第１導電パターン８３０Ａが形成される第１領域ＡＡでは、その狭幅により３次元エッチング効果の影響を容易に受け、広幅パターンである第２導電パターン８３０Ｂが形成される第２領域ＢＢでは、３次元エッチング効果の影響をほとんど受けない違いを用いる。したがって、第１領域ＡＡ及び第２領域ＢＢで互いに異なる幅を有する導電パターンを同時に形成するに当たって、別途のフォトリソグラフィー工程が追加されず、工程手順を単純化し、工程コストを低めうる。
【０１３８】
また、本発明の第５実施例によるパターン形成方法によって基板８００に複数の導電パターンを形成することによって、基板８００の第１領域ＡＡ、例えば、メモリセル領域７００Ａでは、通常のフォトリソグラフィー工程で実現しうるピッチの約１／２である微細ピッチで反復的に形成される微細な導電パターンを形成しうる。したがって、フォトリソグラフィー工程での解像限界を超える微細ピッチで反復形成される微細な幅を有する複数の導電パターンを容易に実現しうる。
【０１３９】
図９Ａ及び図９Ｂないし図１５Ａ及び図１５Ｂを参照して説明した本発明の第５実施例による半導体素子のパターン形成方法では、図３Ａないし図３Ｈに例示された第１実施例による工程を利用して、複数の第１導電パターン８３０Ａ及び複数の第２導電パターン８３０Ｂを形成する工程を例として説明した。しかし、本発明はこれに限定されるものではない。例えば、図４Ａないし図４Ｃを参照して説明した第２実施例による工程、または本発明の思想の範囲内で多様に変形及び変更された第１実施例の変形実施例または第２実施例の変形実施例による工程により複数の第１導電パターン８３０Ａ及び複数の第２導電パターン８３０Ｂを形成することもできる。
【０１４０】
図１６は、本発明による半導体素子のパターン形成方法を適用して実現するさらに他の例による半導体素子９００の一部構成のレイアウトである。
図１６には、ＮＡＮＤフラッシュメモリ素子のメモリセル領域９００Ａの一部と、メモリセル領域９００Ａのセルアレイを構成する複数の導電ライン、例えば、ワードラインまたはビットラインをデコーダのような外部回路（図示せず）に連結させるための接続領域９００Ｂの一部と、周辺回路領域９００Ｃの一部のレイアウトが例示されている。図１６において、図８と同じ参照符号は同じ部材を示し、ここでは説明の簡略化のために、それらについての詳細な説明を省略する。
【０１４１】
図１６に例示した半導体素子９００の構成は、図８に例示した半導体素子７００とほぼ類似している。但し、図１６に例示した半導体素子９００は、複数の導電ライン７０１、７０２、．．．、７３２をデコーダのような外部回路（図示せず）に連結させるために、接続領域９００Ｂで複数の導電ライン７０１、７０２、．．．、７３２それぞれの一端には、複数のコンタクトパッド７５２が複数の導電ライン７０１、７０２、．．．、７３２と各々一体形成されている。本発明の範囲内で複数の導電ライン７０１、７０２、．．．、７３２及びコンタクトパッド７５２の構成についての多様な変形及び変更が可能である。図１６において、接続領域９００Ｂには、複数の導電ライン７０１、７０２、．．．、７３２の末端部分近傍で互いに隣接した２つのコンタクトパッド７５２間に、交互にダミー導電ライン７５０が形成されている。
【０１４２】
（第６実施例）
図１７ないし図２０は、本発明の第６実施例による半導体素子のパターン形成方法の工程順序を説明するための図面であって、図１６で“ＸＶＩ＿Ａ”及び“ＸＶＩ＿Ｂ”で示した長方形部分の平面図である。図１７ないし図２０において、図９Ａ及び図９Ｂないし図１５Ａ及び図１５Ｂと同じ参照符号は同じ部材を示し、ここでは説明の簡略化のために、それらについての詳細な説明を省略する。
【０１４３】
図１７ないし図２０を参照して説明する本発明の第６実施例による半導体素子のパターン形成方法において、第５実施例と異なる点は接続領域９００Ｂで複数の複数の導電ライン７０１、７０２、．．．、７３２の末端部分に外部回路との接続のためのコンタクトパッド７５２（図１６参照）を形成する工程をさらに含む。
【０１４４】
図１７を参照すれば、図９Ａ及び図９Ｂないし図１２Ｂ及び図１２Ｂと同様な方法で基板８００の第１領域ＡＡには、バッファマスク層８３４上にトリミングされた複数の第１スペーサ３５０Ａを形成し、第２領域ＢＢにはバッファマスク層８３４上に第２マスクパターン３２０Ｂ、第２マスクパターン３２０Ｂの上面を覆っている第２可変マスクパターン３３０Ｂ、そして第２マスクパターン３２０Ｂ及び第２可変マスクパターン３３０Ｂそれぞれの側壁を覆っている第２スペーサ３５０Ｂを形成する。
【０１４５】
次いで、接続領域９００Ｂで、複数の第１スペーサ３５０Ａのうち、メモリセル領域９００Ａから接続領域９００Ｂまで延びている第１スペーサ３５０Ａの末端部分の一部とその周囲に露出されているバッファマスク層８３４の一部を覆う複数の局部マスクパターン９２０を形成する。局部マスクパターン９２０は、例えば、フォトレジストパターンからなりうる。
【０１４６】
図１８を参照すれば、接続領域９００Ｂでは、複数の第１スペーサ３５０Ａ及び局部マスクパターン９２０をエッチングマスクとして利用し、メモリセル領域９００Ａ及び周辺回路領域９００Ｃでは、複数の第１スペーサ３５０Ａ、第２マスクパターン３２０Ｂ、及びその側壁を覆っている第２スペーサ３５０Ｂをエッチングマスクとして利用して、バッファマスク層８３４をエッチングして、複数のバッファマスクパターン８３４Ｃ、８３４Ｄを形成する。複数のバッファマスクパターン８３４Ｃ、８３４Ｄを通じてハードマスク層８３２が露出される。
【０１４７】
ここで、複数のバッファマスクパターン８３４Ｃは、第５実施例で図１３Ａを参照して説明した複数のバッファマスクパターン８３４Ａとほぼ類似しているが、メモリセル領域９００Ａから接続領域９００Ｂまで延びているバッファマスクパターン８３４Ｃのうち、接続領域９００Ｂに位置される末端部分に局部マスクパターン９２０形状が転写されている。そして、複数のバッファマスクパターン８３４Ｄは、第５実施例で図１３Ａを参照して説明した複数のバッファマスクパターン８３４Ｂと同じ形状を有することができる。
【０１４８】
図１８には図示していないが、複数のバッファマスクパターン８３４Ｃ、８３４Ｄが形成された後、複数のバッファマスクパターン８３４Ｃ、８３４Ｄ上には、複数の第１スペーサ３５０Ａの残留層と、第２マスクパターン３２０Ｂ及び第２スペーサ３５０Ｂの残留層とが残りうる。
【０１４９】
図１９を参照すれば、メモリセル領域９００Ａ、接続領域９００Ｂ及び周辺回路領域９００Ｃで、複数のバッファマスクパターン８３４Ｃ、８３４Ｄをエッチングマスクとして利用して、ハードマスク層８３２をエッチングし、複数のハードマスクパターン８３２Ｃ、８３２Ｄを形成する。複数のハードマスクパターン８３２Ｃ、８３２Ｄを通じて導電層８３０が露出される。
【０１５０】
ここで、複数のハードマスクパターン８３２Ｃは、第５実施例で図１４Ａを参照して説明した複数のハードマスクパターン８３２Ａとほぼ類似しているが、メモリセル領域９００Ａから接続領域９００Ｂまで延びているハードマスクパターン８３２Ｃのうち、接続領域９００Ｂに位置される末端部分に局部マスクパターン９２０形状が転写されている。そして、複数のハードマスクパターン８３２Ｄは、第５実施例で図１４Ａを参照して説明した複数のハードマスクパターン８３２Ｂと同じ形状を有することができる。
【０１５１】
図１９には図示していないが、複数のハードマスクパターン８３２Ｃ、８３２Ｄが形成された後、複数のハードマスクパターン８３２Ｃ、８３２Ｄの上には複数のバッファマスクパターン８３４Ｃ、８３４Ｄの残留層が残りうる。
【０１５２】
図２０を参照すれば、メモリセル領域９００Ａ、接続領域９００Ｂ及び周辺回路領域９００Ｃで、複数のハードマスクパターン８３２Ｃ、８３２Ｄをエッチングマスクとして使用して導電層８３０をエッチングする。
その結果、基板８００のメモリセル領域９００Ａ及び接続領域９００Ｂで狭幅パターンが形成される第１領域ＡＡには、複数の第１スペーサ３５０Ａの幅及びピッチが転写された複数の第１導電パターン８３０Ｃが形成されうる。そして、基板８００のメモリセル領域９００Ａ及び周辺回路領域９００Ｃで広幅パターンが形成される第２領域ＢＢでは、第２マスクパターン３２０Ｂの幅とその両側を覆っている第２スペーサ３５０Ｂの幅との和である幅Ｗ１０´及び幅Ｗ１１´を有する複数の第２導電パターン８３０Ｄが形成されうる。
【０１５３】
ここで、複数の第１導電パターン８３０Ｃは、第５実施例で図１５Ａを参照して説明した複数の第１導電パターン８３０Ａとほぼ類似しているが、メモリセル領域９００Ａから接続領域９００Ｂまで延びている第１導電パターン８３０Ｃのうち、接続領域９００Ｂに位置される末端部分に局部マスクパターン９２０形状が転写されている。そして、複数の第２導電パターン８３０Ｄは、第５実施例で図１５Ａを参照して説明した複数の第２導電パターン８３０Ｂと同じ形状を有する。
【０１５４】
図２０には図示していないが、複数の第１導電パターン８３０Ｃ及び複数の第２導電パターン８３０Ｄが形成された後、複数の第１導電パターン８３０Ｃ及び複数の第２導電パターン８３０Ｄ上には、複数のハードマスクパターン８３２Ｃ、８３２Ｄの残留層が残りうる。
【０１５５】
第１領域ＡＡに形成された第１導電パターン８３０Ｃは、図１６のレイアウトに例示された複数の導電ライン７０１、７０２、．．．、７３２及びダミー導電ライン７５０とコンタクトパッド７５２とを構成しうる。第１導電パターン８３０Ｃは、メモリセル領域７００Ａで第１ピッチ２ＰＣ（図９Ａ及び図９Ｂ参照）の１／４である第１幅Ｗ８´を有することができる。第１導電パターン８３０Ｃは、第１ピッチ２ＰＣの１／２である微細なピッチＰＣで反復形成される構造を有することができる。
【０１５６】
メモリセル領域９００Ａ及び周辺回路領域９００Ｃで第２領域ＢＢに形成された第２導電パターン８３０Ｄは、図１６のレイアウトに例示された接地選択ラインＧＳＬ及び周辺回路用導電パターン７７２を構成しうる。また、図１７ないし図２０には例示していないが、図１６のレイアウトに例示されたストリング選択ラインＳＳＬを形成するために図２０のメモリセル領域９００Ａに例示された第２導電パターン８３０Ｄの形成工程と同じ工程を利用しうる。
【０１５７】
図１７ないし図２０を参照して説明した本発明の第６実施例のように、基板８００上で狭幅パターンが形成される第１領域ＡＡでは、第１マスクパターン３２０Ａの側壁に形成される第１スペーサ３５０Ａをエッチングマスクとして用いるダブルパターニング工程によりパターン密度が倍加された微細な幅を有する複数の第１導電パターン８３０Ｃを外部回路連結用コンタクトパッドと一体形成することができる。また、基板８００上で広幅パターンが形成される第２領域ＢＢでは、第１マスクパターン３２０Ａと同時に形成される第２マスクパターン３２０Ｂと、第１スペーサ３５０Ａと同時に形成される第２スペーサ３５０Ｂをエッチングマスクとして利用して、基板８００に比較的広幅である第２導電パターン８３０Ｄを形成しうる。
【０１５８】
この際、第１領域ＡＡ及び第２領域ＢＢで互いに異なる幅を有する第１導電パターン８３０Ｃ及び第２導電パターン８３０Ｄを同時に形成するに当たって、狭幅である第１導電パターン８３０Ｃが形成される第１領域ＡＡでは、狭幅により３次元エッチング効果の影響を容易に受け、広幅である第２導電パターン８３０Ｄが形成される第２領域ＢＢでは、３次元エッチング効果の影響をほとんど受けないという違いを用いる。したがって、第１領域ＡＡ及び第２領域ＢＢで互いに異なる幅を有する導電パターンを同時に形成するに当たって、別途のフォトリソグラフィー工程が追加されず、工程手順を単純化できて、工程コストを低減しうる。
【０１５９】
また、本発明の第６実施例によるパターン形成方法で基板８００に複数の導電パターンを形成することによって、基板８００の第１領域ＡＡ、例えばメモリセル領域９００Ａでは、通常のフォトリソグラフィー工程で実現しうるピッチの約１／２である微細ピッチで反復的に形成される微細な導電パターンを外部回路連結用コンタクトパッドと同時に形成することが可能である。したがって、フォトリソグラフィー工程での解像限界を超える微細ピッチで反復形成される微細な幅を有する複数の導電パターンを容易に実現しうる。
【０１６０】
図１７ないし図２０を参照して説明した本発明の第６実施例による半導体素子のパターン形成方法では、図３Ａないし図３Ｈに例示された第１実施例による工程を利用して、複数の第１導電パターン８３０Ｃ及び複数の第２導電パターン８３０Ｄを形成する工程を例として説明した。しかし、本発明はこれに限定されるものではない。例えば、図４Ａないし図４Ｃを参照して説明した第２実施例による工程、または本発明の思想の範囲内で多様に変形及び変更された第１実施例の変形実施例または第２実施例の変形実施例による工程により複数の第１導電パターン８３０Ｃ及び複数の第２導電パターン８３０Ｄを形成することもできる。
【０１６１】
また、本発明の第５実施例及び第６実施例によるパターン形成方法において、メモリセル領域７００Ａ、９００Ａを構成する複数の導電ライン７０１、７０２、．．．、７３２を形成するのに必要なフォトリソグラフィー工程と、メモリセル領域７００Ａ、９００Ａに形成されるストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬを形成するためのフォトリソグラフィー工程を別途の工程で行わず、１回のフォトリソグラフィー工程を通じて同時に形成される狭幅パターンである第１マスク部分３４０Ａと広幅パターンである第２マスク部分３４０Ｂとを含むマスクパターン３４０を利用して得られる。
【０１６２】
すなわち、第１領域ＡＡでは、第１マスク部分３４０Ａからパターン密度が倍加された複数の第１スペーサ３５０Ａを形成する工程を通じて複数の導電ライン７０１、７０２、．．．、７３２が得られ、第２領域ＢＢでは第２マスク部分３４０Ｂが転写された第２マスクパターン３２０Ｂとその側壁に形成された第２スペーサ３５０Ｂを同時に転写する工程を通じてストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬが得られる。このようにメモリセル領域７００Ａ、９００Ａで複数の導電ライン７０１、７０２、．．．、７３２を形成するためのフォトリソグラフィー工程とストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬを形成するためのフォトリソグラフィー工程とを別途の工程で行わず、１回のフォトリソグラフィー工程を通じて同時に形成することによって、これらの間に発生しうるミスアラインの問題と、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬで発生しうるＬＷＲ（ｌｉｎｅ  ｗｉｄｔｈ  ｒｏｕｇｈｎｅｓｓ）問題を根本的に解決しうる。
【０１６３】
また、メモリセル領域７００Ａ、９００Ａで複数の導電ライン７０１、７０２、．．．、７３２、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬを形成するためのエッチング工程と、周辺回路領域７００Ｃ、９００Ｃで周辺回路用導電パターン７７２を形成するためのエッチング工程時に、１回のフォトリソグラフィー工程を通じて得られるエッチングマスクを利用してエッチング工程を行うので、メモリセル領域７００Ａ、９００Ａ及び周辺回路領域７００Ｃ、９００Ｃで互いに同一か、または類似したエッチング特性を有する物質をエッチングマスクとして利用しうる。したがって、互いに異なるパターン密度を有する多様な形状のパターンを同時に形成するに当って、エッチングマスクの材料差によるエッチング特性及びパターン均一度の劣化可能性を排除しうる。
【０１６４】
（第７実施例）
図２１Ａないし図２１Ｅは、本発明の第７実施例による半導体素子のパターン形成方法を説明するために示す図面である。
図２１Ａないし図２１Ｅを参照して説明する第７実施例は、図９Ａ及び図９Ｂないし図１５Ａ及び図１５Ｂを参照して説明した第５実施例の変形例である。図２１Ａないし図２１Ｅにおいて、図９Ａ及び図９Ｂないし図１５Ａ及び図１５Ｂと同じ参照符号は同じ部材を示し、ここでは説明の簡略化のために、それらについての詳細な説明を省略する。
【０１６５】
図２１Ａないし図２１Ｃを参照して説明する一連の工程は、図９Ａ及び図９Ｂないし図１５Ａ及び図１５Ｂを参照して説明した第５実施例の工程と同様に行われうる。但し、図７Ｂを参照して説明した工程と同様に、第１領域ＡＡにはバッファマスク層８３４上に複数の第１スペーサ３５０Ｅを形成し、第２領域ＢＢにはバッファマスク層８３４上に第２マスクパターン３２０Ｂとその側壁を覆っている第２スペーサ３５０Ｆを形成する。複数の第１スペーサ３５０Ｅは、図１０Ｂの第１スペーサ３５０Ａの幅Ｗ８´より広幅Ｗ８Ｅを有する。
【０１６６】
その結果、第１領域ＡＡで、複数の第１スペーサ３５０Ｅ間の間隔ＳＤ３、ＳＤ４が交互に異なるサイズを有することができる。第２スペーサ３５０Ｆは、第１スペーサ３５０Ｅと同様に図１０Ｂの第２スペーサ３５０Ｂの幅より広幅を有する。その結果、第２マスクパターン３２０Ｂの幅とその両側を覆っている第２スペーサ３５０Ｆの幅との和である幅Ｗ１０Ｆ及び幅Ｗ１１Ｆを有する。ここで、幅Ｗ１０Ｆ及び幅Ｗ１１Ｆは、各々図１０Ｂでの幅Ｗ１０´及び幅Ｗ１１´より大きい。
【０１６７】
図２１Ｂを参照すれば、図１１Ａ及び図１１Ｂないし図１４Ａ及び図１４Ｂを参照して説明した複数のハードマスクパターン８３２Ａ、８３２Ｂの形成工程と類似した工程で複数のハードマスクパターン８３２Ｅ、８３２Ｆを形成する。
図２１Ｃを参照すれば、第１領域ＡＡ及び第２領域ＢＢで複数のハードマスクパターン８３２Ｅ、８３２Ｆをエッチングマスクとして利用して導電層８３０をエッチングし、第１領域ＡＡには複数の第１スペーサ３５０Ｅの幅及びピッチが転写された複数の第１導電パターン８３０Ｅを形成し、第２領域ＢＢでは第２マスクパターン３２０Ｂ及び第２スペーサ３５０Ｆの幅の和Ｗ１０Ｆ、Ｗ１１Ｆに対応する幅を有する第２導電パターン８３０Ｆを形成する。
【０１６８】
図２１Ｄは、図２１Ｃで得られた複数の第１導電パターン８３０Ｅが複数のワードラインを構成する一例を示すものであって、図２１Ｃの第１領域ＡＡのうち、８Ａ−８Ａ´線の断面を拡大して示す断面図である。
図２１Ｄにおいて、第１導電パターン８３０Ｅは、基板８００の表面に形成されたトンネリング酸化膜８０２上に浮遊ゲート８３０＿ＦＧ、ゲート間誘電膜８３０＿ＩＧ、及びコントロールゲート８３０＿ＣＧが順次に積層されたゲート構造を有することができる。ここで、前記ゲート構造の両側壁のうち、比較的広い間隔ＳＤ３が転写された第１空間ＳＰ３で露出される側壁８３０Ｖは、基板８００の延長方向に対して垂直に近いプロファイルを有することができる。一方、比較的狭い間隔ＳＤ４が転写された第２空間ＳＰ４で露出される側壁８３０Ｓは、基板８００の主面に対する垂直線から所定の傾斜角を有するように傾斜面をなしうる。
【０１６９】
図２１Ｅは、図２１Ｃで得られた複数の第１導電パターン８３０Ｅが複数のワードラインを構成する他の例を示すものであって、図２１Ｃの第１領域ＡＡのうち、８Ａ−８Ａ´線の断面を拡大して示す断面図である。
図２１Ｅにおいて、第１導電パターン８３０Ｅは、基板８００上に順次に形成されたトンネリング酸化膜８０４、電荷貯蔵層８３０＿ＣＴ、ブロッキング絶縁膜８３０＿ＢＩ、及びゲート電極層８３０＿ＧＥが順次に積層された構造を有することができる。トンネリング酸化膜８０４は、シリコン酸化膜からなりうる。電荷貯蔵層８３０＿ＣＴは、シリコン窒化膜、または前記シリコン窒化膜より高い誘電定数を有する高誘電膜からなる。
【０１７０】
例えば、電荷貯蔵層８３０＿ＣＴは、Ｓｉ３Ｎ４膜、金属酸化膜、金属窒化膜、またはこれらの組合わせからなることができる。ブロッキング絶縁膜８３０＿ＢＩは、Ａｌ２Ｏ３、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、ＬａＯ、ＬａＡｌＯ、ＬａＨｆＯ及びＨｆＡｌＯからなる群から選択される少なくとも１つの物質からなることができる。ゲート電極層８３０＿ＧＥは、ＴａＮ、ＴｉＮ、Ｗ、ＷＮ、ＨｆＮ及びタングステンシリサイドからなる群から選択されるいずれか１つ、またはこれらの組合わせからなることができる。
【０１７１】
図２１Ｅにおいて、前記ゲート構造の両側壁のうち、比較的広い間隔ＳＤ３が転写された第１空間ＳＰ５で露出される側壁８３０Ｘは、基板８００の延長方向に対して垂直に近いプロファイルを有することができる。一方、比較的狭い間隔ＳＤ４が転写された第２空間ＳＰ６で露出される側壁８３０Ｙは、基板８００の主面に対する垂直線から所定の傾斜角を有するように傾斜面をなしうる。また、第１導電パターン８３０Ｅ形成のための導電層８３０のエッチング時、または過度エッチング時に比較的広い間隔ＳＤ３が転写された第１空間ＳＰ５で露出されるトンネリング酸化膜８０４の消耗量（消耗された厚さ：ＯＥ１）は、比較的狭い間隔ＳＤ４が転写された第２空間ＳＰ６で露出されるトンネリング酸化膜８０４の消耗量（消耗された厚さ：ＯＥ２）よりさらに大きくなりうる。
【０１７２】
前述した本発明の実施例によるパターン形成方法によって互いに異なる多様な幅を有するように形成されたパターンからなるそれぞれのエッチングマスクパターンを適切な手段を通じて石英、ガラス、サファイア、ダイアモンドのような材質からなるナノインプリントモールド（ｎａｎｏｉｍｐｒｉｎｔ  ｍｏｌｄ）形成用基板に転写して、ナノインプリントモールドを形成しうる。例えば、図３Ｈに例示された互いに異なる幅を有する第１パターン３１０Ａ及び第２パターン３１０Ｂ、図６Ｄに例示された互いに異なる幅を有する複数のハードマスクパターン６０４Ａ、６０４Ｂ、または図１４Ａ及び図１４Ｂに例示された互いに異なる幅を有する複数のハードマスクパターン８３２Ａ、８３２Ｂからなるエッチングマスクパターンをナノインプリントモールド用の基板に転写してナノインプリントモールドを形成しうる。
【０１７３】
図２２は、本発明によるパターン形成方法によって基板上に形成された互いに異なる幅を有するパターンからなるエッチングマスクパターンをナノインプリントモールド形成用の基板に転写して、ナノインプリントモールドを形成する過程を例示的に説明するための図面である。
図２２には、図６Ｄに例示された互いに異なる幅を有する複数のハードマスクパターン６０４Ａ、６０４Ｂが形成された基板６００を利用して、複数のハードマスクパターン６０４Ａ、６０４Ｂが転写されたナノインプリントモールド１０００（図２２の（ｃ）参照）を形成する過程を例示した。
【０１７４】
図２２を参照すれば、ナノインプリントリソグラフィー用レジスト層１２００（以下、”ＮＩＬレジスト層”と称する）が形成された石英基板１１００上に、互いに異なる幅を有する複数のハードマスクパターン６０４Ａ、６０４Ｂを含む基板６００を、複数のハードマスクパターン６０４Ａ、６０４ＢとＮＩＬレジスト層１２００が互いに対面するように接合し（図２２の（ａ）参照）、熱及び圧力を加える熱的方法または紫外線（ＵＶ）を照射するＵＶ方式により複数のハードマスクパターン６０４Ａ、６０４ＢをＮＩＬレジスト層１２００に転写し、石英基板１１００上に互いに異なる幅を有する多様な形状のパターンからなるＮＩＬレジストパターン１２００Ａを形成し、石英基板１１００から基板６００を分離させる（図２２の（ｂ）参照）。
【０１７５】
図示していないが、複数のハードマスクパターン６０４Ａ、６０４ＢをＮＩＬレジスト層１２００に転写するために、図２２の（ａ）に例示したように、基板６００をＮＩＬレジスト層１２００に直接接合せず、複数のハードマスクパターン６０４Ａ、６０４Ｂが形成された基板６００の型をとって臨時テンプレート（ｔｅｍｐｌａｔｅ）（図示せず）を製作し、前記臨時テンプレートに形成されたパターンをＮＩＬレジスト層１２００に転写する方法でＮＩＬレジストパターン１２００Ａを形成することもできる。
【０１７６】
次いで、ＮＩＬレジストパターン１２００Ａをエッチングマスクとして石英基板１１００をエッチングして、ナノインプリントモールド１０００を形成し、不要なＮＩＬレジストパターン１２００Ａは除去する（図２２の（ｃ）参照）。
【０１７７】
図２２を参照して説明したような工程により形成されたナノインプリントモールド１０００を利用して、３０ｎｍまたはそれ以下の微細パターンが要求される素子形成のための微細パターンをナノインプリント工程により基板上に容易に形成しうる。特に、微細パターン形成に必要なＥ−ビームリソグラフィー工程の実行が難しい石英モールドの代わりに、シリコン基板のように比較的にＥ−ビームリソグラフィー工程の実行が容易な基板を利用して微細パターンを形成した後、前記微細パターンを石英基板に転写してナノインプリントモールドを形成する。したがって、３０ｎｍまたはそれより以下レベルのナノ技術を用いる極微小電子素子を実現するのに要求される互いに異なる多様な幅を有するパターンをナノインプリントモールドを利用して容易に形成しうる。
【０１７８】
以上、本発明を望ましい実施例に基づいて詳細に説明したが、本発明は、前記実施例に限定されず、本発明の技術的思想及び範囲内で当分野で通常の知識を有するものによって多様な変形及び変更が可能である。
【符号の説明】
【０１７９】
２００：半導体素子、２１０：第１パターン、２２０：第２パターン、３００：基板、３１０：被エッチング膜、３１０Ａ：第１パターン、３１０Ｂ：第２パターン、３２０：デュアルマスク層、３２０Ａ：第１マスクパターン、３２０Ｂ：第２マスクパターン、３３０：可変マスク層、３３０Ａ：第１可変マスクパターン、３３０Ｂ：第２可変マスクパターン、３４０：マスクパターン、３４０Ａ：第１マスク部分、３４０Ｂ：第２マスク部分、３５０：スペーサマスク層、３５０Ａ：第１スペーサ、３５０Ｂ：第２スペーサ、３５０Ｓ：傾斜面、３５４：ポリマー副産物層、４５０Ａ：第１スペーサ、４５０Ｂ：第２スペーサ、５００：半導体素子、５１０：第１活性領域、５２０：第２活性領域、６００：基板、６０２：パッド酸化膜、６０４：ハードマスク層、６０４Ａ、６０４Ｂ：ハードマスクパターン、６１０：バッファマスク層、６１０Ａ、６１０Ｂ：バッファマスクパターン、６７０Ａ、６７０Ｂ：トレンチ、６７２Ａ、６７２Ｂ：素子分離膜、６７４Ａ：第１活性領域、６７４Ｂ：第２活性領域、７００：半導体素子、７００Ａ：メモリセル領域、７００Ｂ：接続領域、７００Ｃ：周辺回路領域、７０１、７０２、．．．、７３２：導電ライン、７４０：メモリセルブロック、７５０：ダミー導電ライン、７５２：コンタクトパッド、７７２：周辺回路用導電パターン、８００：基板、８３０：導電層、８３０Ａ、８３０Ｃ：第１導電パターン、８３０Ｂ、８３０Ｄ：第２導電パターン、８３２：ハードマスク層、８３２Ａ、８３２Ｂ、８３２Ｃ、８３２Ｄ：ハードマスクパターン、８３４：バッファマスク層、８３４Ａ、８３４Ｂ、８３４Ｃ、８３４Ｄ：バッファマスクパターン、８７０：分離用マスクパターン、９００：半導体素子、９００Ａ：メモリセル領域、９００Ｂ：接続領域、９００Ｃ：周辺回路領域、９２０：局部マスクパターン
【図１】
2010045359.tif 000003
【図２】
2010045359.tif 000004
【図３Ａ】
2010045359.tif 000005
【図３Ｂ】
2010045359.tif 000006
【図３Ｃ】
2010045359.tif 000007
【図３Ｄ】
2010045359.tif 000008
【図３Ｅ】
2010045359.tif 000009
【図３Ｆ】
2010045359.tif 000010
【図３Ｇ】
2010045359.tif 000011
【図３Ｈ】
2010045359.tif 000012
【図４Ａ】
2010045359.tif 000013
【図４Ｂ】
2010045359.tif 000014
【図４Ｃ】
2010045359.tif 000015
【図５】
2010045359.tif 000016
【図６Ａ】
2010045359.tif 000017
【図６Ｂ】
2010045359.tif 000018
【図６Ｃ】
2010045359.tif 000019
【図６Ｄ】
2010045359.tif 000020
【図６Ｅ】
2010045359.tif 000021
【図６Ｆ】
2010045359.tif 000022
【図７Ａ】
2010045359.tif 000023
【図７Ｂ】
2010045359.tif 000024
【図７Ｃ】
2010045359.tif 000025
【図８】
2010045359.tif 000026
【図９Ａ】
2010045359.tif 000027
【図９Ｂ】
2010045359.tif 000028
【図１０Ａ】
2010045359.tif 000029
【図１０Ｂ】
2010045359.tif 000030
【図１１Ａ】
2010045359.tif 000031
【図１１Ｂ】
2010045359.tif 000032
【図１２Ａ】
2010045359.tif 000033
【図１２Ｂ】
2010045359.tif 000034
【図１３Ａ】
2010045359.tif 000035
【図１３Ｂ】
2010045359.tif 000036
【図１４Ａ】
2010045359.tif 000037
【図１４Ｂ】
2010045359.tif 000038
【図１５Ａ】
2010045359.tif 000039
【図１５Ｂ】
2010045359.tif 000040
【図１６】
2010045359.tif 000041
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２１Ｄ】
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【図２１Ｅ】
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【図２２】
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