(57)【要約】【課題】複数のデータ入出力端子の内、一部のデータ入出力端子しかメモリテスタと接続しない場合においても十分なテストができるような半導体記憶装置およびそのテスト方法を提供する。【解決手段】データ入出力端子（ＤＱ０〜ＤＱ３１）と、メモリセルアレイ１２２と、通常の書き込み動作時にデータ入出力端子から取り込んだデータを一時的にラッチし遅れてメモリセルアレイに書き込めるようにしたデータラッチ回路１１１と、を備え、データラッチ回路が、読み出し動作時にデータ入出力端子へ読み出したデータをラッチし、書き込み動作時にデータ入出力端子のデータを新たにラッチせずにすでにラッチされているデータをメモリセルアレイに書き込むテストモードを備える。【選択図】図１
2010040082.tif 000002
【特許請求の範囲】
【請求項１】
データ入出力端子と、
メモリセルアレイと、
通常の書き込み動作時に前記データ入出力端子から取り込んだデータを一時的にラッチし、遅れてメモリセルアレイに書き込めるようにしたデータラッチ回路と、
を含む半導体記憶装置であって、
前記データラッチ回路が、読み出し動作時に前記データ入出力端子へ読み出したデータをラッチし、書き込み動作時に前記データ入出力端子のデータを新たにラッチせずにすでにラッチされているデータを前記メモリセルアレイに書き込む
テストモードを備えたことを特徴とする半導体記憶装置。
【請求項２】
前記データ入出力端子のデータを前記データラッチ回路に伝える入力回路であって、通常の書き込み動作時にオンし、通常の読み出し動作時にオフする入力回路をさらに備え、  前記テストモードでは、前記入力回路が、読み出し動作時にオンし、書き込み動作時にオフすることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記半導体記憶装置が、
内部データストローブ信号生成回路をさらに含み、
通常の書き込み動作時には、外部から与えられたデータストローブ信号に同期して前記データ入出力端子から取り込んだデータを前記データラッチ回路にラッチし、
前記テストモードの読み出し動作時には、前記内部データストローブ信号生成回路が生成する内部データストローブ信号に同期して前記データ入出力端子へ読み出したデータをラッチすることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記テストモードにおいて、前記メモリセルアレイから前記入出力端子へバースト読み出ししたデータを一時的に取り込むＦＩＦＯ回路と、
前記ＦＩＦＯ回路への取り込みクロックと、前記ＦＩＦＯ回路へ取り込んだデータを前記メモリセルアレイ側へ送り出すクロックと、を生成するクロック生成回路を備えたことを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
【請求項５】
データ入出力端子と、
メモリセルアレイと、
通常の書き込みコマンド実行時に外部から与えられたデータストローブ信号に同期して前記データ入出力端子から取り込んだデータを一時的にラッチし、遅れてメモリセルアレイに書き込めるようにしたデータラッチ回路と、
を含む同期式半導体記憶装置であって、
内部データストローブ信号生成回路をさらに含み、
前記データラッチ回路が、読み出しコマンド実行時に前記内部データストローブ信号生成回路が生成した内部データストローブ信号に同期して前記データ入出力端子へ読み出したデータをラッチし、書き込みコマンド実行時に前記データ入出力端子のデータを新たにラッチせずに、すでにラッチされているデータを前記メモリセルアレイに書き込む
テストモードを備えたことを特徴とする同期式半導体記憶装置。
【請求項６】
前記データ入出力端子のデータを前記データラッチ回路に伝える入力回路であって、通常の書き込みコマンド実行時にオンし、通常の読み出しコマンド実行時にオフする入力回路をさらに備え、
前記テストモードでは、前記入力回路が、読み出しコマンド実行時にオンし、書き込みコマンド実行時にオフすることを特徴とする請求項５記載の同期式半導体記憶装置。
【請求項７】
前記テストモードにおいて、前記メモリセルアレイから前記入出力端子へバースト読み出ししたデータを一時的に取り込むバッファ回路と、
前記バッファ回路への取り込みクロックと、前記バッファ回路へ取り込んだデータを取り込んだ順番で前記メモリセルアレイ側へ送り出すクロックとを生成するクロック生成回路を備えたことを特徴とする請求項５又は６記載の同期式半導体記憶装置。
【請求項８】
データ入出力端子と、
メモリセルアレイと、
前記データ入出力端子から取り込んだデータを一時的にラッチし、後から前記メモリセルアレイに書き込めるようにしたデータラッチ回路と、を備え、
前記データ入出力端子から取り込んだデータを外部から与えられたストローブ信号に同期して前記データラッチ回路にラッチし、ラッチしたデータを内部クロックに同期して前記メモリセルアレイに書き込む第一のコマンドと、
前記メモリセルアレイから前記データ入出力端子にデータを読み出し、その読み出したデータを前記データラッチ回路にラッチする第二のコマンドと、
前記データ入出力端子のデータを前記データラッチ回路に新たに取り込まずに、前記データラッチ回路に格納されているデータを前記メモリセルアレイに書き込む第三のコマンドと、
を有することを特徴とする半導体記憶装置。
【請求項９】
ＦＩＦＯ回路を更に備え、
前記メモリセルアレイから前記入出力端子にバースト読み出したデータを前記ＦＩＦＯ回路に順次格納する第四のコマンドと、
前記データ入出力端子のデータを新たに取り込まずに、前記ＦＩＦＯ回路に格納されているデータを前記メモリセルアレイにバースト書き込みする第五のコマンドと、
をさらに含むことを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
複数のデータ入出力端子と、
一アドレスが、前記複数のデータ入出力端子を用いて並列にリードライト可能な複数ビットで構成されるメモリセルアレイと、
を有し、
前記複数ビットのメモリセルアレイから前記複数のデータ入出力端子へ並列に読み出したデータを前記読み出したアドレスとは異なる別なアドレスの複数ビットに並列に書き込むテストモードを備えた半導体記憶装置のテスト方法であって、
あらかじめ、前記メモリセルアレイの第一の領域に第一のデータを、第二の領域に第二のデータを書き込み、
前記テストモードを用いて、前記第二の領域から読み出した前記第二のデータを前記第一の領域に書き込み、
前記第一の領域に前記第二のデータを書き込んだ後に、第一の領域からデータを読み出すことによりテストを行うことを特徴とする半導体記憶装置のテスト方法。
【請求項１１】
前記半導体記憶装置が、
前記テストモードを第一のテストモードとしたときに、
前記複数のデータ入出力端子のうち、前記メモリセルアレイのビット数より少ない一部の端子を用いて、前記メモリセルアレイの前記複数ビットに並列に書き込み、前記複数ビットから並列に読み出した前記複数ビットのデータについて前記一部の端子を用いて読み出しテストすることのできる第二のテストモードを、さらに備えた半導体記憶装置であって、
前記あらかじめ前記メモリセルアレイの第一の領域に第一のデータを、第二の領域に第二のデータを書き込む処理と、
前記第一の領域からデータを読み出してテストを行う処理と、
が、前記第二のテストモードを用いて行うことを特徴とする請求項１０記載の半導体記憶装置のテスト方法。
【請求項１２】
前記第一の領域からデータを読み出してテストを行う処理の後に、
前記第二のテストモードを用いて、前記第一の領域に前記第二のデータを書き込み、
前記第二のテストモードを用いて、前記第二の領域に前記第一のデータを書き込み、
前記第一のテストモードを用いて、前記第一の領域から読み出した前記第一のデータを前記第二の領域に書き込み、
前記第二のテストモードを用いて、前記第二の領域のリードテストを行う
ことを特徴とする請求項１１記載の半導体記憶装置のテスト方法。
【請求項１３】
前記半導体記憶装置は、前記第一のテストモードにおいて、前記メモリセルアレイからバースト読み出しデータを前記バースト読み出したアドレスとは異なるアドレスから始まる領域にバースト書き込みする機能を有しており、
前記第一のテストモードを用いて、前記第二の領域から読み出した前記第二のデータを前記第一の領域に書き込む処理、及び、
前記第一のテストモードを用いて、前記第一の領域から読み出した前記第一のデータを前記第二の領域に書き込む処理が、前記バースト読み出し、バースト書き込みする機能を用いて行われることを特徴とする請求項１２記載の半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びそのテスト方法に関する。
【背景技術】
【０００２】
近年、携帯機器の小型化に対する市場の要求からＤＲＡＭとプロセッサチップを同一のパッケージ内に積層したシステムが開発されるようになってきた。このようなシステムではＤＲＡＭとプロセッサ間をやりとりする信号の端子はパッケージ内でワイヤにより接続されるためパッケージ封入後にＤＲＡＭチップを外部端子から直接検査することは困難となる。従って、ＤＲＡＭはパッケージに実装する前のウエハ状態で検査し、良品選別を実施することが必要になる。このＤＲＡＭのウエハ検査はテストコストを削減するため２００以上のチップに対して同時にメモリテスタからの信号端子をプローブすることで行われる。従って、メモリチップ毎に割り当てられる信号数はメモリテスタの総信号端子数の制約から限られている。一方でこのような携帯機器のシステム形態では性能を向上するためにＤＲＡＭのデータ入出力端子をｘ１６からｘ３２、ｘ６４というように拡張してデータ転送レートを上げていく傾向にある。そのため従来からこのような用途に使用されるＤＲＡＭでは多数のチップを同時に測定する場合でも少ない信号端子数でウエハ検査が行えるように限られたデータ入出力端子から検査を行えるようなテストモードを搭載している。
【０００３】
特許文献１の図２１〜２３、図２７、２８及び段落番号０００５〜０００９、０１７２〜０１８９、０２０７〜０２２１には、３２本のデータ入出力端子（ＤＱ０〜ＤＱ３１）のうち、８本の入出力端子（ＤＱ０、ＤＱ４、ＤＱ８、ＤＱ１２、ＤＱ１６、ＤＱ２０、ＤＱ２４、ＤＱ２８）を用いてテストを行うダブルデータレート−シンクロナスダイナミックランダムアクセスメモリ（ＤＤＲ-ＳＤＲＡＭ。以下、単にＤＤＲ-ＳＤＲＡＭという。）が記載されている。
【特許文献１】特開２０００−７６８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記特許文献１に記載されているようなテストモードを使用することにより多数のデータ入出力端子（ＤＱ端子）を有するＤＲＡＭチップであっても少数のデータ入出力端子のみプローブすることでメモリセルアレイの検査を行うことができる。しかしながら、本発明者らの検討結果によれば、このテスト方式では前述した全ＤＱ端子を介してのＤＲＡＭのリードライトを行う通常動作状態での試験は不可能である。特に、近年、上述したプロセッサチップと同一のパッケージに積層して使用されるシステムにおいても、ＤＲＡＭの動作周波数が高速化されてきている。その様な場合、ウエハ検査における通常動作での入出力回路の高速動作確認が必要である。
【課題を解決するための手段】
【０００５】
本発明の１つのアスペクト（側面）に係る半導体記憶装置は、データ入出力端子と、メモリセルアレイと、通常の書き込み動作時に前記データ入出力端子から取り込んだデータを一時的にラッチし遅れてメモリセルアレイに書き込めるようにしたデータラッチ回路と、を含む半導体記憶装置であって、前記データラッチ回路が読み出し動作時に前記データ入出力端子へ読み出したデータをラッチし書き込み動作時に前記データ入出力端子のデータを新たにラッチせずにすでにラッチされているデータを前記メモリセルアレイに書き込むテストモードを備えたことを特徴とする。
【０００６】
また、本発明の別なアスペクトに係る半導体記憶装置は、データ入出力端子と、メモリセルアレイと、通常の書き込みコマンド実行時に外部から与えられたデータストローブ信号に同期して前記データ入出力端子から取り込んだデータを一時的にラッチし遅れてメモリセルアレイに書き込めるようにしたデータラッチ回路と、を含む同期式半導体記憶装置であって、内部データストローブ信号生成回路をさらに含み、前記データラッチ回路が読み出しコマンド実行時に前記内部データストローブ信号生成回路が生成した内部データストローブ信号に同期して前記データ入出力端子へ読み出したデータをラッチし書き込みコマンド実行時に前記データ入出力端子のデータを新たにラッチせずに、すでにラッチされているデータを前記メモリセルアレイに書き込むテストモードを備えたことを特徴とする。
【０００７】
本発明のさらに別なアスペクトに係る半導体記憶装置は、データ入出力端子と、メモリセルアレイと、前記データ入出力端子から取り込んだデータを一時的にラッチし後から前記メモリセルアレイに書き込めるようにしたデータラッチ回路と、を備え、前記データ入出力端子から取り込んだデータを外部から与えられたストローブ信号に同期して前記データラッチ回路にラッチし、ラッチしたデータを内部クロックに同期して前記メモリセルアレイに書き込む第一のコマンドと、前記メモリセルアレイから前記データ入出力端子にデータを読み出し、その読み出したデータを前記データラッチ回路にラッチする第二のコマンドと、前記データ入出力端子のデータを前記データラッチ回路に新たに取り込まずに、前記データラッチ回路に格納されているデータを前記メモリセルアレイに書き込む第三のコマンドと、を有することを特徴とする。
【０００８】
本発明のさらに別なアスペクトに係る半導体記憶装置のテスト方法は、複数のデータ入出力端子と、一アドレスが前記複数のデータ入出力端子を用いて並列にリードライト可能な複数ビットで構成されるメモリセルアレイと、を有し、前記複数ビットのメモリセルアレイから前記複数のデータ入出力端子へ並列に読み出したデータを前記読み出したアドレスとは異なる別なアドレスの複数ビットに並列に書き込むテストモードを備えた半導体記憶装置のテスト方法であって、あらかじめ前記メモリセルアレイの第一の領域に第一のデータを、第二の領域に第二のデータを書き込み、前記テストモードを用いて、前記第二の領域から読み出した前記第二のデータを前記第一の領域に書き込み、前記第一の領域に前記第二のデータを書き込んだ後に第一の領域からデータを読み出すことによりテストを行うことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、メモリセルアレイとデータ入出力端子間の入出力回路を含むリードライトテストを効率的に行うことができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態について、必要に応じて図面を参照して説明する。
【００１１】
本発明の一実施形態の半導体記憶装置（１００、２００）は、図１、図９に示すように、データ入出力端子（ＤＱ０〜ＤＱ３１）と、メモリセルアレイ１２２と、通常の書き込み動作時にデータ入出力端子（ＤＱ０〜ＤＱ３１）から取り込んだデータを一時的にラッチし遅れてメモリセルアレイ１２２に書き込めるようにしたデータラッチ回路１１１（詳細は図２、図１０）と、を含む半導体記憶装置（１００、２００）であって、データラッチ回路１１１が読み出し動作時にデータ入出力端子（ＤＱ０〜ＤＱ３１）へ読み出したデータをラッチし、書き込み動作時にデータ入出力端子（ＤＱ０〜ＤＱ３１）のデータを新たにラッチせずにすでにラッチされているデータを前記メモリセルアレイ１２２に書き込むテストモード（図７の内部ＤＱＳ信号のタイミング参照）を備えている。
【００１２】
すなわち、テストモードにおいては、メモリセルアレイ１２２から入出力端子（ＤＱ０〜ＤＱ３１）へ読み出したデータをデータラッチ回路１１１にラッチし、そのデータラッチ回路にラッチしたデータを再びメモリセルアレイに書き込めるようにしたので、あらかじめ、何らかの方法で、メモリセルアレイ１２２に初期値を書き込んでおけば、全ての入出力端子にプロービングしなくとも、メモリセルアレイから入出力端子部へのデータ読み出しテスト、入出力端子部からメモリセルアレイへの書き込みテストを行うことができる。
【００１３】
また、本発明の一実施形態の半導体記憶装置（１００、２００）は、図１、図９に示すように、データ入出力端子（ＤＱ０〜ＤＱ３１）のデータをデータラッチ回路１１１に伝える入力回路１１２であって通常の書き込み動作時にオンし通常の読み出し動作時にオフする（図３でＲＥＤ、ＷＲＴのコマンドとＤＱ／ＤＱＳ入力回路イネーブル信号のタイミング参照）入力回路１１２をさらに備え、テストモードでは入力回路１１２が読み出し動作時にオンし書き込み動作時にオフする（図７のタイミングチャート参照）ようにしてもよい。
【００１４】
上記構成とすれば、全てのデータ入出力端子にプロービングしない場合であって、プロービングしない入出力端子の入力回路についてもテストすることができる。
【００１５】
また、本発明の一実施形態の半導体記憶装置は、図１、図９に示すように、半導体記憶装置（１００、２００）が、内部データストローブ信号生成回路（７０１、１００１）をさらに含み、通常の書き込み動作時には外部から与えられたデータストローブ信号ＤＱＳｎに同期してデータ入出力端子（ＤＱ０〜ＤＱ３１）から取り込んだデータをデータラッチ回路１１１にラッチし（図３の書き込み時のＤＱとＤＱＳのタイミング参照）、テストモードの読み出し動作時には内部データストローブ信号生成回路（７０１、１００１）が生成する内部データストローブ信号（７０２、１００７）に同期してデータ入出力端子（ＤＱ０〜ＤＱ３１）へ読み出したデータをラッチする（図７の書き込み時のＤＱと内部ＤＱＳのタイミング参照）ようにしてもよい。
【００１６】
上記構成によれば、内部データストローブ信号生成回路を設けることによって、読み出し動作時には外部からデータストローブ信号が与えられなくともメモリセルアレイ１２２から読み出したデータをデータラッチ回路１１１にラッチすることができる。
【００１７】
また、本発明の一実施形態の半導体記憶装置は、図９に示すように、テストモードにおいて、メモリセルアレイ１２２から入出力端子（ＤＱ０〜ＤＱ３１）へバースト読み出ししたデータを一時的に取り込むＦＩＦＯ回路１００３と、ＦＩＦＯ回路１００３への取り込みクロック１００８と、ＦＩＦＯ回路１００３へ取り込んだデータを前記メモリセルアレイ側へ送り出すクロック１００８と、を生成するクロック生成回路１００１を備えてもよい。
【００１８】
上記構成によれば、メモリセルアレイ１２２から入出力端子（ＤＱ０〜ＤＱ３１）へバースト読み出ししたデータを再び一時的に取り込むＦＩＦＯ回路１００３を設けたので、バースト読み出ししたデータを再びメモリセルアレイ１２２に書き込むことができる。
【００１９】
また、本発明の一実施形態の半導体記憶装置は、図１、図９に示すように、データ入出力端子（ＤＱ０〜ＤＱ３１）と、メモリセルアレイ１２２と、通常の書き込みコマンド実行時に外部から与えられたデータストローブ信号ＤＱＳｎに同期して前記データ入出力端子から取り込んだデータを一時的にラッチし遅れてメモリセルアレイに書き込めるようにしたデータラッチ回路１１１と、を含む同期式半導体記憶装置であって、内部データストローブ信号生成回路（７０１、１００１）をさらに含み、データラッチ回路１１１が、読み出しコマンド実行時に内部データストローブ信号生成回路（７０１、１００１）が生成した内部データストローブ信号（７０２、１００７）に同期してデータ入出力端子（ＤＱ０〜ＤＱ３１）へ読み出したデータをラッチし、書き込みコマンド実行時にデータ入出力端子（ＤＱ０〜ＤＱ３１）のデータを新たにラッチせずに、すでにラッチされているデータをメモリセルアレイ１２２に書き込むテストモード（図７のタイミングチャート参照）を備えたものであってもよい。
【００２０】
外部から与えられたクロックに同期してパイプライン動作をするＤＤＲ−ＳＤＲＡＭ等の同期式半導体記憶装置において、読み出し（リード）コマンド実行時には、データ入出力端子（ＤＱ０〜ＤＱ３１）からデータを取り込むストローブ信号（ＤＱＳ信号）は外部から与えられないので、内部データストローブ信号生成回路（７０１、１００１）を設けてもよい。
【００２１】
また、本発明の一実施形態の半導体記憶装置は、図１、図９に示すように、データ入出力端子（ＤＱ０〜ＤＱ３１）と、メモリセルアレイ１２２と、データ入出力端子から取り込んだデータを一時的にラッチし後からメモリセルアレイに書き込めるようにしたデータラッチ回路１１１と、を備え、データ入出力端子（ＤＱ０〜ＤＱ３１）から取り込んだデータを外部から与えられたストローブ信号ＤＱＳｎに同期してデータラッチ回路１１１にラッチしラッチしたデータを内部クロックに同期して前記メモリセルアレイに書き込む第一のコマンド（図３による通常のライトコマンド（ＷＲＴ）のタイミングチャート参照）と、メモリセルアレイ１２２からデータ入出力端子（ＤＱ０〜ＤＱ３１）にデータを読み出し、その読み出したデータをデータラッチ回路１１１にラッチする第二のコマンド（図７の第１のテストモードにおけるリードコマンド（ＲＥＤ）のタイミングチャート参照）と、データ入出力端子（ＤＱ０〜ＤＱ３１）のデータをデータラッチ回路１１１に新たに取り込まずに、データラッチ回路１１１に格納されているデータをメモリセルアレイ１２２に書き込む第三のコマンド（図７記載の第１のテストモードにおけるライトコマンド（ＷＲＴ）のタイミングチャート参照）と、を有する。
【００２２】
上記第一乃至第三のコマンドを設けることにより、通常のライト動作の他に、データ入出力端子の入出力回路を使用したリードライトテストが実行できる。
【００２３】
また、本発明の一実施形態の半導体記憶装置のテスト方法は、図１、図８、図９に示すように、複数のデータ入出力端子（図１、９のＤＱ０〜ＤＱ３１）と、一アドレスが前記複数のデータ入出力端子（ＤＱ０〜ＤＱ３１）を用いて並列にリードライト可能な複数ビットで構成されるメモリセルアレイ（図１、９の１２２）と、を有し、複数ビットのメモリセルアレイ１２２から複数のデータ入出力端子（ＤＱ０〜ＤＱ３１）へ並列に読み出したデータを読み出したアドレスとは異なる別なアドレスの複数ビットに並列に書き込むテストモードを備えた半導体記憶装置（１００、２００）のテスト方法であって、あらかじめ、メモリセルアレイの第一の領域に第一のデータを、第二の領域に第二のデータを書き込み（図８のステップＳ２とステップＳ３）、テストモードを用いて、第二の領域から読み出した第二のデータを前記第一の領域に書き込み（ステップＳ６）、第一の領域に前記第二のデータを書き込んだ後に、第一の領域からデータを読み出す（ステップＳ９）。
【００２４】
上記テスト方法によれば、あらかじめ初期値をメモリセルアレイの一定の領域に与えておけば、後は、書き込みデータをデータ入出力端子から与えなくとも、メモリセルアレイから初期値をデータ入出力端子に並列に読み出して、そのデータを再び異なる別なアドレスの複数ビットに並列に書き込むことで、リードライトテストができる。
【００２５】
さらに、本発明の一実施形態の半導体記憶装置のテスト方法は、図１、図８、図９に示すように、半導体記憶装置（１００、２００）が、上記テストモードを第一のテストモードとしたときに、複数のデータ入出力端子（ＤＱ０〜ＤＱ３１）のうち、メモリセルアレイのビット数より少ない一部の端子（ＤＱ０、８、１６、２４）を用いて、メモリセルアレイ１２２の複数ビット（３２ビット）に並列に書き込み、複数ビット（３２ビット）から並列に読み出した複数ビットのデータについて一部の端子（ＤＱ０、８、１６、２４）を用いて読み出しテストすることのできる第二のテストモードを、さらに備えた半導体記憶装置（１００、２００）であって、あらかじめメモリセルアレイ１２２の第一の領域に第一のデータを、第二の領域に第二のデータを書き込む処理（図８のステップＳ２とステツプＳ３）と、第一の領域からデータを読み出してテストを行う処理（ステップＳ９）と、が、第二のテストモードを用いて行うものであってもよい。
【００２６】
上記方法によれば、たとえば、ウエハ検査において、複数のデータ入出力端子のうち、一部のデータ入出力端子にプローブすることで、プローブしていないほかのデータ入出力端子の入出力回路についてもテストすることができる。
【００２７】
上記本発明の実施形態について、以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２８】
図１は、実施例１による半導体記憶装置の全体ブロック図である。実施例１による半導体記憶装置は、ＤＤＲ-ＳＤＲＡＭである。ただし、本発明は、それに限定されるものではない。図１において、半導体記憶装置（半導体メモリチップ）１００は、メモリコア回路部１４５と出力回路部１１３を含んで構成され、メモリコア回路部１４５にはＶＤＤ端子から、出力回路部１１３にはＶＤＤＱ端子から電源が供給される。さらに、半導体記憶装置１００は、データ入出力端子ＤＱ０〜ＤＱ３１、データマスク信号入力端子ＤＭｎ（ｎはたとえば０〜３）、データストローブ信号入出力端子ＤＱＳｎ（ｎはたとえば０〜３）、クロック信号入力端子ＣＬＫ、コマンド入力端子ＣＭＤ、アドレス入力端子ＡＤＤを備えている。この中で、たとえば、コマンド入力端子ＣＭＤは他の端子との共用であってもよい。また、メモリセルアレイ１２２、ロウデコーダ１１６、カラムデコーダ１１７や、メモリセルアレイ１２２とデータ入出力端子ＤＱ０〜ＤＱ３１との間でデータの入出力を行う入力回路１１２、データラッチ回路１１１、データアンプ回路１０７、出力データバッファ回路１０８などを備えている。また、ＣＬＫ信号から内部クロック信号を生成するクロック生成回路１０１や、メモリセルアレイ１２２からデータを読み出し外部へデータ出力する動作に関連するクロックを生成する出力用クロック生成回路１０４、外部からデータを取り込み、メモリセルアレイにデータを書き込む動作に関連するクロックを生成する入力データ用クロック生成回路１０６を備えている。
【００２９】
また、入力されたコマンドをラッチし、デコードするコマンド入力ラッチ／デコード回路１０２、コマンドのデコード結果と、クロック信号に基づいて、半導体記憶装置１００の各部を制御する信号を出力するコントロールロジック回路１０５を備えている。また、コントロールロジック回路１０５は、後で詳しく説明するテストモードを制御するテスト信号１（４００）、テスト信号２（７００）、ＤＱ／ＤＱＳ入力回路イネーブル信号１３５を出力している。
【００３０】
さらに、ＤＱ０〜ＤＱ３１の３２本のデータ入出力端子のうち、ＤＱ０、ＤＱ８、ＤＱ１６、ＤＱ２４の４本のデータ入出力端子を用いて、メモリセルアレイ１２２に３２ビットのデータをテストライトし、メモリセルアレイ１２２からリードした３２ビットのデータを上記４本のデータ入出力端子を用いてリードテストする第２のテストモードで使用されるテストデータラッチ回路１３８、データ比較判定回路１３７を備えている。テストに関連する回路については、動作説明の中で詳しく説明する。
【００３１】
次に、実施例１による半導体記憶装置の動作について、通常のリードライト動作、一部のデータ入出力端子を使うリードライトテストモード（第２のテストモード）の動作、通常の入出力回路を用いるリードライトテストモード（第１のテストモード）の動作の順番に説明する。
【００３２】
［実施例１通常のリードライト動作］
図３にバースト長が２（ＢＬ２）での通常リードライト動作時のタイミングチャートを示す。上述したように、実施例１の半導体記憶装置は、ＤＤＲ−ＳＤＲＡＭであるので、ＤＤＲ−ＳＤＲＡＭの仕様どおりのリードライト動作をする。すなわち、まずリードライトコマンドに先行してアクセスするバンクのアクティブコマンド（ＡＣＴ）が発行される。ここではＢａｎｋ０よりリード、Ｂａｎｋ１へライトするためそれぞれのバンクのアクティブコマンド（ＡＣＴ）が発行されロウアドレスにより選択されたロウラインが活性化されている。続いてＢａｎｋ０のリードコマンド（ＲＥＤ）が発行されると図１のメモリセルアレイ１２２よりカラムアドレスにより選択されたメモリセルデータ（Ｄ１、Ｄ２）がデータアンプ回路１０７により増幅され内部リードデータ１３１として出力データバッファ回路１０８に送られる。内部リードデータ（Ｄ１、Ｄ２）１３１はＴ８サイクルのクロックの立ち上がりおよび立ち下がりにより生成された出力用クロック１２３により交互にデータ入出力端子（ＤＱ端子）に出力される。またＤＱＳ端子からはＴ７サイクルのクロックの立ち上がりに同期して出力用クロック１２３によりローレベルが出力されＴ８サイクルの立ち上がりおよび立ち下がりには同様に出力用クロック１２３によりハイレベル、ローレベルが交互に出力される。ここでリード時にはＤＱ端子およびＤＱＳ端子は同時に出力用クロック１２３によって制御されてデータを出力するので同一タイミングで変化する。
【００３３】
次にＢａｎｋ１のライトコマンド（ＷＲＴ）が発行されるとＤＱ／ＤＱＳ入力回路イネーブル信号１３５により入力回路１１２がイネーブルとなり外部ＤＱ／ＤＱＳ信号を取り込む。Ｔ１２サイクルのクロック信号に同期して外部よりＤＱＳ信号、およびＤＱＳ信号の立ち上がり、立ち下がりタイミングに有効期間の中心が整合されたＤＱ信号（Ｄ３、Ｄ４）が入力される。さらにＤＱ信号は、外部から入力されたＤＱＳ信号に基づいて内部ＤＱＳタイミング生成回路７０１により生成された内部ＤＱＳ信号７０２によりデータラッチ回路１１１に取り込まれる。
【００３４】
図２に入力回路１１２、データラッチ回路１１１、データクロック同期回路１１０及び内部ＤＱＳタイミング生成回路７０１の回路構成を示す。通常のライト動作時には、ＴＥＳＴ信号２（７００）はローレベルであるので、内部ＤＱＳ信号７０２は、ＤＱＳ信号とほぼ位相が揃っている。内部ＤＱＳ信号７０２によりデータラッチ回路１１１に取り込まれたＤＱ信号（Ｄ３、Ｄ４）はそれぞれラッチデータＥｖｅｎ、Ｏｄｄ１３２としてデータクロック同期回路１１０に入力しＴ１３サイクルのＣＬＫ信号より生成された入力データ用クロック１２６によりデータクロック同期回路１１０でラッチされＣＬＫ信号にタイミングが整合されてクロック同期データＥｖｅｎ、Ｏｄｄ１３３としてデータ切替回路１３６、ライトバッファ回路１０９を介してメモリセルアレイ１２２に書き込まれる。ここでライト時には前述したように、ＤＱ信号はＤＱＳ信号に対して１／４ＣＬＫサイクル分先行して入力されＤＱＳ信号によって内部でラッチ可能なタイミングとなっている。
【００３５】
［実施例１一部のデータ入出力端子を使うリードライトテストモード（第２のテストモード）の動作］
次に、データ入出力端子ＤＱ０〜ＤＱ３１のうち、一部のデータ入出力端子を用いて、メモリセルアレイにリードライトテストを行う第２のテストモードの動作について説明する。図５は、実施例１の第２のテストモードにおけるテストライトのタイミングチャートである。第２のテストモード時においては前述したように限定されたＤＱ端子のみを使用してライトデータの入力が行われる。図１に示すＤＲＡＭブロックダイアグラムではＤＱ０、ＤＱ８、ＤＱ１６、ＤＱ２４をテストモード用ＤＱ端子として使用している。また第２のテストモード時にはＤＱＳ端子も使用されないためＤＱ信号はＣＬＫ信号の立ち上がりに有効期間の中心タイミングが整合されて入力されテストデータラッチ回路１３８においてＣＬＫ信号より生成される入力データ用クロック１２６によりラッチされる。
【００３６】
図４に第２のテストモード用ＤＱ端子ＤＱ０、８、１６、２４より入力したデータ信号をメモリセルに書き込む動作に関連する部分のブロック図を示す。ＤＱ端子ＤＱ０、８、１６、２４より入力したデータ信号は前述したようにＣＬＫ信号より生成される入力データ用クロック１２６によってテストデータラッチ回路１３８でラッチされた後、内部テストデータ１４０としてデータ切替回路１３６に入力する。ここで第２のテストモード時にはＴＥＳＴ信号１（４００）がハイレベルとなっておりデータの入力経路は通常動作時における各ＤＱ端子からの入力経路から内部テストデータ１４０の入力に切り替わっている。また各ＤＱ端子に対応する入力にはメモリセルのメモリセルアレイ内の物理配置を考慮したデータパターンを書き込むことができるようにＤＱ０、８、１６、２４の４データが順番に割り当てられる。すなわち、メモリセルアレイの同時にリードライト可能な３２ビットには、ＤＱ０、８、１６、２４の４端子のうち、いずれかの端子から入力したデータが書き込まれるようにデータ切替回路１３６に接続されている。データ切替回路１３６の出力は内部ライトデータ１４１としてライトバッファ回路１０９に入力しメモリセルアレイ１２２に書き込まれる。
【００３７】
図６に第２のテストモードにおけるリード動作のタイミングチャートを示す。第２のテストモードではＤＱ０、８、１６、２４の４本の端子にそれぞれ相当するメモリセルアレイ１２２の複数のビットから同時に読み出されたデータがすべて一致しているかどうかデータ比較判定回路１３７で比較することによりパス／フェイルの判定を行う。アクティブコマンド（ＡＣＴ）に続いてリードコマンド（ＲＥＤ）が発行されると図１のメモリセルアレイ１２２よりカラムアドレスにより選択されたメモリセルデータがデータアンプ回路１０７により増幅され内部リードデータ１３１としてデータ比較判定回路１３７に入力する。ここでは上記の第２のテストモードでのライト動作で同一の内部テストデータ１４０が書き込まれたＤＱグループごとに比較しデータ比較判定結果１３９を出力データバッファ回路１０８に送る。データ比較判定結果１３９はリードコマンドに応答してコントロールロジック回路１０５より出力される出力制御信号１２４により同一サイクル内にＤＱ０、８、１６、２４より出力される。
【００３８】
判定結果としてはパス時にハイレベル、フェイル時にローレベルを出力する。すなわち、第２のテストモードにおけるライト動作では、メモリセルアレイの同時にリードライト可能な３２ビットのデータのうち、ＤＱ０、８、１６、２４の４ビットにそれぞれ対応するビットには、同一データが書き込まれているはずであるので、リード動作時には、メモリセルアレイ１２２から同時に読み出した３２ビットのデータのうち、それぞれ、ＤＱ０、８、１６、２４に対応するビットのデータがすべて同一であれば、そのテストＤＱ端子（ＤＱ０、８、１６、２４）からは、ハイレベルが出力され、同一でなければ、ローレベルが出力される。
【００３９】
以上の第２のテストモードを使用することにより多数のデータ入出力端子（ＤＱ端子）を有する半導体記憶装置（ＤＲＡＭチップ）であっても少数のＤＱ端子のみプローブすることでメモリセルアレイの検査を行うことができる。しかしながらこの第２のテストモードだけでは前述した全ＤＱ端子を介してのＤＲＡＭのリードライトを行う通常動作状態での試験は不可能である。
【００４０】
［実施例１通常の入出力回路を用いるリードライトテストモード（第１のテストモード）の動作］
上述した第２のテストモードによるテストでは、テストに使用するＤＱ０、８、１６、２４端子以外のデータ入出力端子に関連する入力回路１１２、データラッチ回路１１１、データクロック同期回路１１０、出力データバッファ回路１０８、出力回路部１１３やそれらを接続する配線についての入出力回路について、テストしていない。以下に述べる第１のテストモードでは、ウエハ検査において、プローブしないデータ入出力端子に関連する入出力回路に関してもテストすることができる。
【００４１】
図７は、通常の入出力回路を用いるリードライトテストモード（第１のテストモード）のタイミングチャートである。図７では、まずリードライトコマンドに先行してアクセスするバンクのアクティブコマンド（ＡＣＴ）が発行される。ここではＢａｎｋ０よりリード、Ｂａｎｋ１へライトするためそれぞれのバンクのアクティブコマンド（ＡＣＴ）が発行されロウアドレスにより選択されたロウラインが活性化されている。続いてＢａｎｋ０のリードコマンド（ＲＥＤ）が発行されると図１のメモリセルアレイ１２２よりカラムアドレスにより選択されたメモリセルデータ（Ｄ１、Ｄ２）がデータアンプ回路１０７により増幅され内部リードデータ１３１として出力データバッファ回路１０８に送られる。内部リードデータ（Ｄ１、Ｄ２）１３１はＴ８サイクルのクロックの立ち上がりおよび立ち下がりにより生成された出力用クロック１２３により交互にＤＱ端子に出力される。またＤＱＳ端子からはＴ７サイクルのクロックの立ち上がりに同期して出力用クロック１２３によりローレベルが出力されＴ８サイクルの立ち上がりおよび立ち下がりには同様に出力用クロック１２３によりハイレベル、ローレベルが交互に出力される。
【００４２】
ＤＱ／ＤＱＳ入力回路イネーブル信号１３５はこの第１のテストモードにおいてリードコマンドによりオンとなっており入力回路１１２がイネーブルとなりＤＱ／ＤＱＳ信号を取り込む。ここでリード時にはＤＱおよびＤＱＳは同時に出力用クロック１２３によって出力されるので同一タイミングとなっているが内部ＤＱＳ信号７０２はＴＥＳＴ信号２（７００）がハイレベルとなることにより遅延素子を介して生成されるためデータラッチ回路１１１においてはＤＱ信号に対してラッチタイミングが確保され正常にＤＱ信号（Ｄ１、Ｄ２）を取り込むことができる。続いてＢａｎｋ１のライトコマンド（ＷＲＴ）が発行されるとデータラッチ回路１１１に取り込まれたＤＱ信号（Ｄ１、Ｄ２）はＴ１０サイクルのＣＬＫ信号より生成された入力データ用クロック１２６によりそれぞれラッチデータＥｖｅｎ、Ｏｄｄ１３２としてデータクロック同期回路１１０でラッチされＣＬＫ信号にタイミングが整合されてさらにクロック同期データＥｖｅｎ、Ｏｄｄ１３３としてデータ切替回路１３６、ライトバッファ回路１０９を介してメモリセルアレイ１２２に書き込まれる。
【００４３】
すなわち、通常のリードライト動作では、ＤＱ／ＤＱＳ入力回路イネーブル信号１３５がオンとなり入力回路１１２がイネーブルとなって、データ入出力端子から入力されるデータを取り込むのは、ライトコマンド実行時であり、リードコマンド実行時には、ＤＱ／ＤＱＳ入力回路イネーブル信号１３５がオフのままであり、入力回路１１２はディスエーブルのままである。また、データラッチ回路１１１が入力回路１１２の出力データをラッチするのは、ライトコマンド実行時であり、リードコマンド実行時に、データラッチ回路１１１がデータをラッチすることはない。
【００４４】
一方、第１のテストモードでは、逆に、リードコマンド実行時に、ＤＱ／ＤＱＳ入力回路イネーブル信号１３５がオンとなり入力回路１１２がイネーブルとなって、データ入出力端子側のデータを取り込む。ライトコマンド実行時には、入力回路１１２はオフのままであり、データ入出力端子から入力されたデータを取り込むことはない。また、データラッチ回路１１１が入力回路１１２の出力データをラッチするのは、リードコマンド実行時であり、ライトコマンド実行時には、データラッチ回路１１１がデータをラッチすることはない。
【００４５】
なお、図７では、ライトコマンド（ＷＲＴ）を取り込むのがＴ８サイクルのクロック立ち上がりエッジであり、その後で、リードコマンド（ＲＥＤ）の実行による内部ＤＱＳ信号７０２のエッジによるデータラッチ回路１１１へのラッチが行われている。しかし、これは、コマンドの取り込みからコマンドの実行までがパイプライン化されて遅れてコマンドが実行されるためである。上述したとおり、第１のテストモードにおいては、ライトコマンドの実行によって、入力回路１１２がイネーブルになったり、データラッチ回路１１１がデータ入出力端子のデータをラッチすることはない。
【００４６】
また、通常のライトコマンド実行時には、メモリコントローラ側からデータ入出力端子（ＤＱ端子）に入力されるデータのタイミングに合わせてデータストローブ端子（ＤＱＳ端子）からデータストローブ信号が与えられるので、外部から与えられたデータストロー部信号（ＤＱＳ信号）に同期してデータラッチ回路１１１にデータをラッチすればよい。しかし、第１のテストモードにおいて、メモリセルアレイ１２２からデータ入出力端子（ＤＱ０〜ＤＱ３１）へ読み出したデータをデータラッチ回路１１１にラッチするタイミングは外部から与えられない。そこで、図２に示す内部ＤＱＳタイミング生成回路７０１により、ＤＱ信号に対して１／４位相が遅れた内部ＤＱＳ信号を生成してメモリセルアレイ１２２から読み出したデータをデータラッチ回路１１１にラッチしている。
【００４７】
以上のように第１のテストモードを用いれば、ＤＱおよびＤＱＳ端子に外部から信号を与えることなくメモリセルより読み出したデータをＤＱ端子より出力し、その出力データを入力回路で受信して再度メモリセルに書き込むことができる。
【実施例２】
【００４８】
次に、実施例２の半導体記憶装置のテスト方法について説明する。実施例２は、実施例１で説明した第１のテストモードと第２のテストモードを用いて半導体記憶装置１００のテストを行う方法である。図８は、実施例２のテスト方法のフローチャートである。図８のフローチャートによれば、ウエハ検査においてすべてのＤＱ端子にプロービングすることなく入出力回路の動作確認を行うことができる。まず、一部のデータ入出力端子を用いてリードライトテストする第２のテストモードに半導体記憶装置１００を設定する（ステップＳ１）。このテストモードの設定は、特定の端子を通常動作では使用しない電圧を印加することによりテストモードに引き込んでよいし、特定のコマンドを実行することにより、テストモードに設定してもよい。そのほか、テストモードの設定は周知の方法によりできる。次にアドレスＸ＝＃０００〜＃０ＦＦのメモリセルにデータパターン０１０１を書き込む（ステップＳ２）。続いてＸ＝＃１００〜＃１ＦＦのメモリセルには逆データパターン１０１０を書き込む（ステップＳ３）。
【００４９】
次に第２のテストモードを解除して（ステップＳ４）、第１のテストモードに設定し（ステップＳ５）、Ｘ＝＃１００〜＃１ＦＦに書き込まれたデータパターン１０１０をメモリセルからＤＱ０〜ＤＱ３１端子まで読み出した後続けて入力されるライトコマンドでＸ＝＃０００〜＃０ＦＦのメモリセルに書き込む（ステップＳ６）。続いて再度第２のテストモードに設定して（ステップＳ７、Ｓ８）、書きかえられたＸ＝＃０００〜＃０ＦＦのメモリセルデータを読み出し、データを比較判定することにより入出力回路が正常に動作したかを確認する（ステップＳ９）。
【００５０】
アドレスＸ＝＃１００〜＃１ＦＦに対しても同様の手順である。すなわち、ステップＳ９に引き続いて、第２のテストモードでアドレスＸ＝＃０００〜＃０ＦＦに対してデータパターン１０１０を、アドレスＸ＝＃１００〜＃１ＦＦに対して逆のデータパターン０１０１を書き込む（ステップＳ１０、Ｓ１１）。続いて、第１のテストモードに切り替え（ステップＳ１２、Ｓ１３）、アドレスＸ＝＃０００〜＃０ＦＦからデータを読み出してアドレスＸ＝＃１００〜＃１ＦＦのメモリセルに書き込む（ステップＳ１４）。再び第２のテストモードに切り替え（ステップＳ１５、Ｓ１６）、書きかえられたＸ＝＃１００〜＃１ＦＦのメモリセルデータを読み出し、データを比較判定する（ステップＳ１７）。この手順によって、ＤＲＡＭのすべてのセルに対して通常動作での入出力回路を使用した試験を行う。
【００５１】
上記の手順により、ウエハ検査工程で、第２のテストモードで用いる一部のデータ入出力端子にプロービングするだけで、プローピングを行わない他のデータ入出力端子の入出力回路についてもテストすることができる。また、上記実施例２では、第１のテストモードを第２のテストモードと組み合わせて使用しているが、第１のテストモードは、第２のテストモードと組み合わせなくとも、有効なテストができる。たとえば、通常のライトコマンドを使用してメモリセルアレイを初期設定した後、第１のテストモードを使用してリードライトを繰り返し、データを次々に転送し、最終結果を通常のリードコマンドを使用して読み出すことにより、半導体記憶装置をシステムに組み込んだ後で自己診断テストを行うことも可能である。
【００５２】
また、実施例２では、第１のテストモードによるリードライトと第２のテストモードによるリードライトの間には、テストモードの切り替えステップを設けているが、通常モードでのリードライト、第１のテストモードによるリードライト、第２のテストモードによるリードライトのモード切替が、異なるモードのコマンドを受け付けることにより自動的に切り替えられるものとしてもよい。
【実施例３】
【００５３】
前述した実施例１はリードライトコマンドによりデータを２ビットのみ入出力した場合に有効な実施例となっている。通常のデータ出力には４、８、１６ビットのデータを連続して入出力するバーストモードもあるが実施例１では２ビット以上を連続してデータ出力するとデータラッチ回路１１１の出力であるラッチデータＥｖｅｎ、Ｏｄｄ１３２が更新されてしまい、データ入出力端子まで読み出したデータを再書き込みすることができず、正常な試験ができない。実施例３ではデータ出力が２ビット以上のバースト動作での動作試験を可能とするためリード時のデータを受信後格納するＦＩＦＯ回路を付加しリード時にはデータストローブ信号ＤＱＳ入力に応答し順次ＤＱデータを格納しライト時には入力データ用クロックに応答してＦＩＦＯ内のデータを順次データＣＬＫ同期回路に送る。
【００５４】
図９は、実施例３の半導体記憶装置全体のブロック図であり、図１０は、そのデータ入力部のブロック図である。図９を実施例１の全体ブロック図である図１と対比すると、内部ＤＱＳタイミング生成回路７０１が内部ＤＱＳタイミング／クロック生成回路１００１に置き換わっており、データラッチ回路１１１とデータクロック同期回路１１０との間にテスト用データＦＩＦＯ回路１００３が設けられている点が異なる。その他はおおよそ、実施例１と同一である。実施例１とおおよそ同一である部分は、同じ符号を付して、その説明は省略する。
【００５５】
また、図１１は、実施例３の半導体記憶装置２００について、バーストリードライトテストを行う場合のタイミングチャートである。図１１のタイミングチャートにおいて、まずリードライトコマンドに先行してアクセスするバンクのアクティブコマンド（ＡＣＴ）が発行される。続いてＢａｎｋ０のリードコマンド（ＲＥＤ）が発行されると図９のメモリセルアレイ１２２よりカラムアドレスにより選択されたメモリセルデータ（Ｄ１、Ｄ２）がデータアンプ回路１０７により増幅され内部リードデータ１３１として出力データバッファ回路１０８に送られる。内部リードデータ（Ｄ１、Ｄ２）１３１はＴ８サイクルのクロックの立ち上がりおよび立ち下がりより生成された出力用クロック１２３により交互にＤＱ端子に出力される。またＤＱＳ端子からはＤＱＳ信号が出力用クロック１２３によりハイレベル、ローレベルが交互に出力される。ＤＱ／ＤＱＳ入力回路イネーブル信号１３５はリードコマンドによりオンとなっており入力回路１１２がイネーブルとなりＤＱ／ＤＱＳ信号を取り込む。
【００５６】
実施例１と同様に内部ＤＱＳ信号１００７はＴＥＳＴ信号２（１０００）がハイレベルとなることにより遅延素子を介して生成されるためデータラッチ回路１１１においてはＤＱ信号にたいしてラッチタイミングが確保され正常にＤＱ信号（Ｄ１、Ｄ２）を取り込むことができる。リードコマンドが入力した次のＴ７サイクル以降は入力されたカラムアドレスより内部生成されたアドレスのメモリセルデータ（Ｄ３、Ｄ４、…Ｄ７、Ｄ８）がサイクルごとに２ビットずつ読み出されＤＱ端子に出力される。出力されたデータは入力回路１１２で受信され順次データラッチ回路１１１で取り込まれるが、データラッチ回路１１１の出力であるラッチデータＥｖｅｎ、Ｏｄｄ１０３２はＤＱＳ信号により生成されるＦＩＦＯ制御信号１００８によってテスト用データＦＩＦＯ回路１００３に順次格納される。８ビットの出力が終了したＴ１２サイクルにおいてＦＩＦＯ出力１００４は先頭データである（Ｄ１、Ｄ２）となっている。
【００５７】
続いてＢａｎｋ１のライトコマンド（ＷＲＴ）が発行されるとＤＱＳ信号に代わって入力データ用クロック１００２によりＦＩＦＯ制御信号１００８が生成されＦＩＦＯ内のデータが先頭の（Ｄ１、Ｄ２）から順次サイクルごとにデータクロック同期回路１００５でラッチされる。ＣＬＫ信号にタイミングが整合されたデータは順次サイクルごとにクロック同期データＥｖｅｎ、Ｏｄｄ１３３としてデータ切替回路１３６、ライトバッファ回路１０９を介してメモリセルアレイ１２２に書き込まれる。
【００５８】
以上のように実施例３によるバーストリードライトテストモードを用いればＤＱおよびＤＱＳ端子に外部より信号を与えることなくメモリセルより連続して読み出したバーストデータをＤＱ端子より出力し、その出力データを入力回路で受信して再度メモリセルに書き込むことが可能である。また、実施例３の半導体記憶装置を用いれば、実施例２において、第一のテストモードにおけるリードライトをバーストリードライトに置き換えれば、プローピングを行わないデータ入出力端子に関連する入出力回路についてもバーストリードライトを使用してテストすることができる。
【００５９】
なお、テスト用データＦＩＦＯ回路１００３は、ＦＩＦＯ制御信号１００８に同期してラッチデータ１０３２を格納し、ＦＩＦＯ制御信号１００８に同期して先に入力したデータからＦＩＦＯ出力１００４へデータを出力する機能を有するバッファ回路であれば、ＦＩＦＯ回路の回路構成はどのようなものであってもよい。例えば、デュアルポートＳＲＡＭを用いたＦＩＦＯ回路でもよい。
【００６０】
また、実施例１、３において、ＴＥＳＴ信号１（４００）、ＴＥＳＴ信号２（７００、１０００）、ＤＱ／ＤＱＳ入力回路イネーブル信号１３５等のテストに関連する制御信号は、コントロールロジック回路１０５が出力するものとしたが、たとえば、テスト専用の制御回路を設け、テスト専用の制御回路が上記テストに関連する制御信号を出力したり、その他の回路がテストに関連する制御信号を出力するものとしてもよい。
【００６１】
以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施例による半導体記憶装置の全体ブロック図である。
【図２】本発明の一実施例による半導体記憶装置のデータ入力部のブロック図である。
【図３】本発明の一実施例による半導体記憶装置の通常リードライト動作時のタイミングチャートである。
【図４】本発明の一実施例による半導体記憶装置の（第２のテストモード（一部のデータ入出力端子を用いて行うテストモード）による）テストデータ書き込み回路のブロック図である
【図５】本発明の一実施例による半導体記憶装置の第２のテストモードにおけるテストライトのタイミングチャートである。
【図６】本発明の一実施例による半導体記憶装置の第２のテストモードにおけるリードテストのタイミングチャートである。
【図７】本発明の一実施例による半導体記憶装置の第１のテストモード（通常リードライトテストモード）におけるリードライト動作のタイミングチャートである。
【図８】本発明の一実施例による半導体記憶装置のテスト方法のフローチャートである。
【図９】本発明の別な実施例による半導体記憶装置の全体ブロック図である。
【図１０】本発明の別な実施例による半導体記憶装置のデータ入力部のブロック図である。
【図１１】本発明の別な実施例による半導体記憶装置のバーストリードライトテストのタイミングチャートである。
【符号の説明】
【００６３】
１００、２００：半導体記憶装置（半導体メモリチップ）
１０１：クロック生成回路
１０２：コマンド入力ラッチ／デコード回路
１０３：アドレス入力ラッチ／デコード回路
１０４：出力用クロック生成回路
１０５：コントロールロジック回路
１０６：入力データ用クロック生成回路
１０７：データアンプ回路
１０８：出力データバッファ回路
１０９：ライトバッファ回路
１１０、１００５：データクロック同期回路
１１１：データラッチ回路
１１２：入力回路
１１３：出力回路部
１１４：ＤＱＳ出力データバッファ回路
１１６：ロウデコーダ
１１７：カラムデコーダ
１１８：ロウコントロール信号
１１９：カラムコントロール信号
１２０：ロウアドレス信号
１２１：カラムアドレス信号
１２２：メモリセルアレイ
１２３：出力用クロック
１２４：出力制御信号
１２５：データアンプ制御信号
１２６、１００２：入力データ用クロック
１２７：ＤＱＳ制御信号
１２８：ライトバッファ制御信号
１２９：出力用クロック制御信号
１３０：入力データ用クロック制御信号
１３１：内部リードデータ
１３２、１０３２：ラッチデータ
１３３、１００６：クロック同期データ
１３５：ＤＱ／ＤＱＳ入力回路イネーブル信号
１３６：データ切替回路
１３７：データ比較判定回路
１３８：テストデータラッチ回路
１３９：データ比較判定結果
１４０：内部テストデータ
１４１：内部ライトデータ
１４５：メモリコア回路部
４００：ＴＥＳＴ信号１
７００、１０００：ＴＥＳＴ信号２
７０１：内部ＤＱＳタイミング生成回路
７０２、１００７：内部ＤＱＳ信号
１００１：内部ＤＱＳタイミング／クロック生成回路
１００３：テスト用データＦＩＦＯ回路
１００４：ＦＩＦＯ出力
１００８：ＦＩＦＯ制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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