(57)【要約】【課題】繰り返し処理の基となるＭＡＰ処理自体を高速化した超高速ターボデコーダを提供する。【解決手段】ターボデコーダがコンポーネント復号器１、２を具備している。コンポーネント復号器１、２は、それぞれが畳み込み信号系列のステートに相当する複数個のレジスタを備え、該レジスタに差分メトリックを記憶するように構成された第１〜第Ｍレジスタ段３１と、第１〜第Ｍ−１レジスタ段３１の出力に、それぞれに接続された第１〜第Ｍ−１段間スイッチ回路３２とを備えている。第ｉ段間スイッチ回路３２−ｉは、第ｉレジスタ段３１−ｉに記憶された差分メトリックに対して畳み込み信号系列における複数回のステートの遷移に対応する入れ替え処理を行って生成した差分メトリックを第ｉ＋１レジスタ段３１−（ｉ＋１）に供給するように構成されている。軟出力情報は、第Ｍレジスタ段３１−Ｍに記憶された差分メトリックから生成される。【選択図】図８
2010239491.tif 000002
【特許請求の範囲】
【請求項１】
コンポーネント復号器を具備し、畳み込み信号系列を入力として軟出力情報を生成するターボデコーダであって、
前記コンポーネント復号器は、
それぞれが、前記畳み込み信号系列のステートに相当する複数個のレジスタを備え、前記複数個のレジスタに差分メトリックを記憶するように構成された第１〜第Ｍレジスタ段と（Ｍは、２以上の整数）、
第１〜第Ｍ−１レジスタ段の出力に、それぞれに接続された第１〜第Ｍ−１段間スイッチ回路
とを具備し、
前記第ｉ段間スイッチ回路が（ｉは、１以上Ｍ−１以下の整数）、前記第ｉレジスタ段に記憶された差分メトリックに対して畳み込み信号系列における複数回のステートの遷移に対応する入れ替え処理を行って生成した差分メトリックを前記第ｉ＋１レジスタ段に供給するように構成され、
前記軟出力情報が前記第Ｍレジスタ段に記憶された差分メトリックから生成される
ターボデコーダ。
【請求項２】
請求項１に記載のターボデコーダであって、
前記第１〜第Ｍ−１段間スイッチ回路のそれぞれは、前記入れ替え処理に際し、既に軟出力情報として入れ替わっている差分メトリックと前記入力情報に対する最尤パスとそれ以外のパスから得られる差分メトリックの和をとって入れ替えることも可能であるように構成された
ターボデコーダ。
【請求項３】
請求項１又は２に記載のターボデコーダであって、
前記コンポーネント復号器が、更に、
前記畳み込み信号系列における前記複数回のステートの遷移に相当する複数の差分メトリックと、前記畳み込み信号系列における前記複数回のステートの遷移に相当する複数のパス選択信号を供給する差分メトリック及びパス選択信号供給部と、
前記畳み込み信号系列の前記ステートのそれぞれについて、前記複数回のステートの遷移に対応する複数の硬判定信号を供給する硬判定信号供給部
とを具備し、
前記第１〜第Ｍ−１段間スイッチ回路のそれぞれは、前記差分メトリック及びパス選択信号供給部及び前記硬判定信号供給部から受け取った信号を基に、前記複数回のステートの遷移に対応する前記入れ替え処理を行う
ターボデコーダ。
【請求項４】
請求項３に記載のターボデコーダであって、
前記差分メトリック及びパス選択信号供給部は、
パイプライン化された複数のブランチメトリックを供給する手段と、
縦続接続されたＡＣＳ演算回路を備え、前記複数のブランチメトリックを入力として、前記畳み込み信号系列における前記複数回のステートの遷移に対応する前記複数の差分メトリックと複数のパス選択信号とを生成するＡＣＳ演算回路部
とを具備する
ターボデコーダ。
【請求項５】
請求項３又は４に記載のターボデコーダであって、
前記硬判定信号供給部は、
それぞれが、前記畳み込み信号系列のステートに相当する複数個の遅延素子を備え、前記複数個の遅延素子に硬判定信号の値を記憶するように構成された第１〜第Ｍ遅延素子段と、
前記第１〜第Ｍ遅延素子段の出力に、それぞれに接続された第１〜第Ｍ段間処理ブロックと、
前記第１〜第Ｍ遅延素子段の出力に、それぞれに接続された第１〜第Ｍ補間処理ブロック
とを具備し、
前記第ｉ段間処理ブロックが（ｉは、１以上Ｍ−１以下の整数）、前記第ｉ遅延素子段に記憶された硬判定信号の値に対して前記畳み込み信号系列における前記複数回のステートの遷移に対応する入れ替え処理を行って生成した硬判定信号の値を前記第ｉ＋１レジスタ段に供給し、
前記第ｉ補間処理ブロックが（ｉは、１以上Ｍ−１以下の整数）、前記第ｉ遅延素子段に記憶された硬判定信号の値に対して前記畳み込み信号系列における１回のステートの遷移に対応する入れ替え処理を行って生成した硬判定信号の値を出力し、
前記第Ｍ段間処理ブロックが、前記第Ｍ遅延素子段に記憶された硬判定信号の値に対して前記畳み込み信号系列における前記複数回のステートの遷移に対応する入れ替え処理を行って生成した硬判定信号を出力し、
前記第Ｍ補間処理ブロックが、前記第Ｍ遅延素子段に記憶された硬判定信号の値に対して前記畳み込み信号系列における１回のステートの遷移に対応する入れ替え処理を行って生成した硬判定信号を出力する
ターボデコーダ。
【請求項６】
請求項１乃至５のいずれかに記載のターボデコーダであって、
前記コンポーネント復号器が、更に、
前記第Ｍレジスタ段の出力に接続された第Ｍ段間スイッチ回路と、
前記第Ｍレジスタ段の出力に接続された補間スイッチ回路
とを備え、
前記第Ｍ段間スイッチ回路が、前記第Ｍレジスタ段に記憶された差分メトリックに対して前記畳み込み信号系列における前記複数回のステートの遷移に対応する入れ替え処理を行って生成した差分メトリックを第１の軟判定情報として出力し、
前記補間スイッチ回路が、前記第Ｍレジスタ段に記憶された差分メトリックに対して前記畳み込み信号系列における１回のステートの遷移に対応する入れ替え処理を行って生成した差分メトリックを第２の軟判定情報として出力する
ターボデコーダ。
【請求項７】
請求項１乃至５のいずれかに記載のターボデコーダであって、
前記コンポーネント復号器が、更に、
前記第Ｍレジスタ段の出力に接続された第１補間スイッチ回路と、
前記第１補間スイッチ回路の出力に接続された第２補間スイッチ回路
とを備え、
前記第１段間スイッチ回路が、前記第Ｍレジスタ段に記憶された差分メトリックに対して前記畳み込み信号系列における１回のステートの遷移に対応する入れ替え処理を行って生成した差分メトリックを第１の軟判定情報として出力し、
前記補間スイッチ回路が、前記第１補間スイッチ回路から出力された差分メトリックに対して前記畳み込み信号系列における１回のステートの遷移に対応する入れ替え処理を行って生成した差分メトリックを第２の軟判定情報として出力する
ターボデコーダ。
【請求項８】
請求項１乃至７のいずれかに記載のターボデコーダであって、
前記第１〜第Ｍ−１段間スイッチ回路のうち、前記コンポーネント復号器に定められたトランケーション幅を超える部分に設けられた段間スイッチ回路は、硬判定信号に関係なく、その入力に接続されたレジスタ段から受け取った差分メトリックを、前記出力に接続されたレジスタ段のパス選択信号によって決定されたレジスタに運ぶ動作を行う
ターボデコーダ。
【請求項９】
コンポーネント検出器を具備し、畳み込み信号系列を入力として軟出力情報を検出するターボ検出器であって、
前記コンポーネント検出器は、
それぞれが、前記畳み込み信号系列のステートに相当する複数個のレジスタを備え、前記複数個のレジスタに差分メトリックを記憶するように構成された第１〜第Ｍレジスタ段と（Ｍは、２以上の整数）、
第１〜第Ｍ−１レジスタ段の出力に、それぞれに接続された第１〜第Ｍ−１段間スイッチ回路
とを具備し、
前記第ｉ段間スイッチ回路が（ｉは、１以上Ｍ−１以下の整数）、前記第ｉレジスタ段に記憶された差分メトリックに対して畳み込み信号系列における複数回のステートの遷移に対応する入れ替え処理を行って生成した差分メトリックを前記第ｉ＋１レジスタ段に供給するように構成され、
前記軟出力情報は、前記第Ｍレジスタ段に記憶された差分メトリックから生成される
ターボ検出器。
【請求項１０】
請求項９に記載のターボ検出器であって、
前記畳み込み信号系列情報は、帯域制限用送信フィルタを介した信号系列であり、前記信号系列から送信信号系列を検出するように構成された
ターボ検出器。
【請求項１１】
それぞれが、畳み込み信号系列のステートに相当する複数個のレジスタを備え、前記複数個のレジスタに差分メトリックを記憶するように構成された第１〜第Ｍレジスタ段（Ｍは、２以上の整数）を具備するコンポーネント復号器を用いて、前記畳み込み信号系列を入力として軟出力情報を生成するターボデコーダの動作方法であって、
前記第ｉレジスタ段（ｉは、１以上Ｍ−１以下の整数）に記憶された差分メトリックに対して畳み込み信号系列における複数回のステートの遷移に対応する入れ替え処理を行って生成した差分メトリックを前記第ｉ＋１レジスタ段に供給するステップと、
前記第Ｍレジスタ段に記憶された差分メトリックから前記軟出力情報を生成するステップ
とを具備する
ターボデコーダの動作方法。
【請求項１２】
それぞれが、畳み込み信号系列のステートに相当する複数個のレジスタを備え、前記複数個のレジスタに差分メトリックを記憶するように構成された第１〜第Ｍレジスタ段（Ｍは、２以上の整数）を具備するコンポーネント検出器を用いて、前記畳み込み信号系列を入力として軟出力情報を生成するターボ検出器の動作方法であって、
前記第ｉレジスタ段（ｉは、１以上Ｍ−１以下の整数）に記憶された差分メトリックに対して畳み込み信号系列における複数回のステートの遷移に対応する入れ替え処理を行って生成した差分メトリックを前記第ｉ＋１レジスタ段に供給するステップと、
前記第Ｍレジスタ段に記憶された差分メトリックから前記軟出力情報を生成するステップ
とを具備する
ターボ検出器の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ターボデコーダやターボ検出器に関し、特に超高速動作が可能なターボデコーダやターボ検出に関する。
【背景技術】
【０００２】
ターボコードと呼ばれるシャノン限界に近い復号誤り率を達成する新しい符号化方法がＢｅｒｒｏｕらによって提案された。その詳細は、非特許文献１(Proceeding of International Conference of Communication，pp.1064-1070，May 1993）に開示されている。
【０００３】
ターボコードの復号器であるターボデコーダは、復号複雑度が高い符号を複雑度の小さい複数の要素に分解し、それらの間の相互作用により特性を逐次的に向上させる点に特徴がある。分解された小さい要素のそれぞれを復号する復号器は、コンポーネント復号器と呼ばれる。ターボデコーダについては、例えば、特許文献１（特開２００３−２４９８５９号公報）に開示されている。
【０００４】
ターボデコーダを構成するコンポーネント復号器は、軟入力軟出力復号を行うＭＡＰ（Maximum  posteriori Likelihood）復号器で構成される。このＭＡＰ復号器を忠実に具現化する方法としては、ＢＣＪＲ（Bahl, Cocke, Jelinek, and Raviv）アルゴリズムが知られている。しかしながら、ＢＣＪＲアルゴリズムは必要とされる計算量が大きいという問題がある。ＢＣＪＲアルゴリズムの代替として、近似によって計算量を削減するＭａｘ−Ｌｏｇ−ＭＡＰやＳＯＶＡといったアルゴリズムが知られている。ここで、Ｍａｘ−Ｌｏｇ−ＭＡＰはＢＣＪＲにおける演算過程を対数領域で近似したものであり、ＳＯＶＡは、Viterbiアルゴリズムをベースに軟入力軟出力を得られる様にしたものである。Ｍａｘ−Ｌｏｇ−ＭＡＰ、ＳＯＶＡについては、例えば、特許文献２（特開２００１−３６４１６号公報）に開示されている。
【０００５】
更に、ターボ原理（Turbo Principle）と呼ばれる上記の方法を拡張した手法は、符号に限らず一般的に使用され得るものである。ターボ原理を検出処理に用いた検出手法は、繰り返し検出を行うことからターボ検出と呼ばれる。
【０００６】
ターボコードの復号は、復号複雑度が高い符号を複雑度の小さい複数の要素に分解し、それらの間の相互作用により特性を逐次的に向上させる点に特徴があるが、そのための繰り返し動作が必要になり、高速動作が困難であるという欠点が存在する。
【０００７】
この欠点を克服するため、２つの方法が考えられる。第１の方法は、図１Ａ、図１Ｂに示されているように、Ｎ回の繰り返し機能を持つターボデコーダ１０１を複数個用いてスイッチ１０２、１０３により切り替えながら並列動作させるものである。第１の方法によれば、平均処理能力としては並列動作させた分向上が見込める。しかしながら、図１Ｂから理解されるように、入力から出力迄のタイムラグが有り、インタラクティブな動作が要求される通信には適さないという欠点がある。更に、第１の方法では、各ターボデコーダ１０１が軟判定データの繰り返し動作にメモリ１０４を必要とするので、全体の処理に対するメモリ１０４への記憶動作の比率が高く、その結果回路規模の大きなものとなるといった欠点がある。
【０００８】
もう一つの方法は、図２Ａ、図２Ｂに示されているように、一回の繰り返し処理能力を有するターボデコーダ２０１を複数個縦続接続してパイプライン動作を行うというものである。しかしこの場合も、図２Ｂから理解されるように、入力から出力迄のタイムラグが存在し、インタラクティブな処理が要求される通信には適さないといった欠点がある。また上記同様に各ターボデコーダ２０１に軟判定情報を受け渡す為のメモリ２０２を必要とし、回路規模の大きなものとなるといった欠点がある。
【０００９】
そこで、図３に示されているように、ターボコードによって符号化された畳み込み信号系列情報を複数のブロックに分割し、それぞれのブロック処理を同時に並列処理すれば高速化が可能となる。しかし、各ブロックの処理でＢＣＪＲアルゴリズムをベースとしたＭａｘ−Ｌｏｇ−ＭＡＰを用いたとしても逆方向処理に続く順方向処理を必要とし、二回の処理時間を要する。しかも分割処理を特性劣化なく行うにはブロック毎にトレーニング系列による一定時間のダミーの繰り返し処理を必要とする。このため、ブロック分割による高速化を推し進めて超高速ターボデコーダを具現化しようとした場合、本体の畳み込み信号系列情報よりトレーニング系列によるダミーの処理が大きくなり破綻を来すといった問題が生じる。
【００１０】
一方、Viterbiアルゴリズムをベースに軟入力軟出力を得られる様に近似したＳＯＶＡを用いれば高速動作を期待出来るが、近似の代償として特性劣化を引き起こすといった欠点がある。
【００１１】
以上の問題はターボ原理によるターボ検出にもあてはまる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００３−２４９８５９号公報
【特許文献２】特開２００１−３６４１６号公報
【非特許文献】
【００１３】
【非特許文献１】Proceeding of International Conference ofCommunication， pp.1064-1070，May1993
【発明の概要】
【発明が解決しようとする課題】
【００１４】
したがって、本発明の目的は、特性劣化を引き起こすことなく、繰り返し処理の基となるＭＡＰ処理自体を高速化した超高速ターボデコーダ並びに超高速ターボ検出器を提供するものである。
【課題を解決するための手段】
【００１５】
本発明の一の観点においては、畳み込み信号系列を入力として軟出力情報を生成するターボデコーダがコンポーネント復号器を具備している。コンポーネント復号器は、それぞれが、畳み込み信号系列のステートに相当する複数個のレジスタを備え、複数個のレジスタに差分メトリックを記憶するように構成された第１〜第Ｍレジスタ段（Ｍは、２以上の整数）と、第１〜第Ｍ−１レジスタ段の出力に、それぞれに接続された第１〜第Ｍ−１段間スイッチ回路とを備えている。第ｉ段間スイッチ回路は（ｉは、１以上Ｍ−１以下の整数）、第ｉレジスタ段に記憶された差分メトリックに対して畳み込み信号系列における複数回のステートの遷移に対応する入れ替え処理を行って生成した差分メトリックを第ｉ＋１レジスタ段に供給するように構成されている。軟出力情報は、第Ｍレジスタ段に記憶された差分メトリックから生成される。
【００１６】
本発明の他の観点においては、畳み込み信号系列を入力として軟出力情報を検出するターボ検出器がコンポーネント検出器を具備している。コンポーネント検出器は、それぞれが、畳み込み信号系列のステートに相当する複数個のレジスタを備え、複数個のレジスタに差分メトリックを記憶するように構成された第１〜第Ｍレジスタ段と（Ｍは、２以上の整数）、第１〜第Ｍ−１レジスタ段の出力に、それぞれに接続された第１〜第Ｍ−１段間スイッチ回路とを具備している。第ｉ段間スイッチ回路は（ｉは、１以上Ｍ−１以下の整数）、第ｉレジスタ段に記憶された差分メトリックに対して畳み込み信号系列における複数回のステートの遷移に対応する入れ替え処理を行って生成した差分メトリックを第ｉ＋１レジスタ段に供給するように構成されている。軟出力情報は、第Ｍレジスタ段に記憶された差分メトリックから生成される。
【００１７】
本発明の更に他の観点においては、それぞれが、畳み込み信号系列のステートに相当する複数個のレジスタを備え、複数個のレジスタに差分メトリックを記憶するように構成された第１〜第Ｍレジスタ段（Ｍは、２以上の整数）を具備するコンポーネント復号器を用いて、畳み込み信号系列を入力として軟出力情報を生成するターボデコーダの動作方法が提供される。当該ターボデコーダの動作方法は、第ｉレジスタ段（ｉは、１以上Ｍ−１以下の整数）に記憶された差分メトリックに対して畳み込み信号系列における複数回のステートの遷移に対応する入れ替え処理を行って生成した差分メトリックを第ｉ＋１レジスタ段に供給するステップと、第Ｍレジスタ段に記憶された差分メトリックから軟出力情報を生成するステップとを具備する。
【００１８】
本発明の更に他の観点においては、それぞれが、畳み込み信号系列のステートに相当する複数個のレジスタを備え、複数個のレジスタに差分メトリックを記憶するように構成された第１〜第Ｍレジスタ段（Ｍは、２以上の整数）を具備するコンポーネント検出器を用いて、畳み込み信号系列を入力として軟出力情報を生成するターボ検出器の動作方法が提供される。当該ターボデコーダの動作方法は、第ｉレジスタ段（ｉは、１以上Ｍ−１以下の整数）に記憶された差分メトリックに対して畳み込み信号系列における複数回のステートの遷移に対応する入れ替え処理を行って生成した差分メトリックを第ｉ＋１レジスタ段に供給するステップと、第Ｍレジスタ段に記憶された差分メトリックから軟出力情報を生成するステップとを具備する。
【発明の効果】
【００１９】
本発明によれば、特性劣化を引き起こすことなく、繰り返し処理の基となるＭＡＰ処理自体を高速化した超高速ターボデコーダ並びに超高速ターボ検出器を提供することができる。
【図面の簡単な説明】
【００２０】
【図１Ａ】従来のターボデコーダの構成を示すブロック図である。
【図１Ｂ】図１Ａのターボデコーダによって行われる、スイッチ切り替え型の並列動作による高速化手法を示す概念図である。
【図２Ａ】従来のターボデコーダの他の構成を示すブロック図である。
【図２Ｂ】図２Ａのターボデコーダによって行われる、パイプライン型の縦続接続による高速化手法を示す概念図である。
【図３】ＢＣＪＲアルゴリズムをベースとしたブロック分割による並列処理を用いた従来の高速化手法を示す概念図である。
【図４】本発明の第１の実施形態における超高速ターボデコーダの構成を示すブロック図である。
【図５】第１の実施形態における超高速ターボデコーダの主要な部分であるコンポーネント復号器の構成を示すブロック図である。
【図６】発明者が検討したプロトタイプのレジスタ群回路の構成を示す図である。
【図７】畳み込み信号系列のトレリス線図である。
【図８】第１の実施形態における差分メトリック複数段一括入れ替え用レジスタ群の構成を示すブロック図である。
【図９】第１の実施形態における差分メトリック及びパス選択信号供給部の構成を示すブロック図である。
【図１０】第１の実施形態における硬判定信号供給部の構成を示すブロック図である。
【図１１】差分メトリック複数段一括入れ替え用レジスタ群をトランケーションによって回路規模削減した変形例を示すブロック図である。
【図１２Ａ】本発明の第２の実施形態における送信系の構成を示すブロック図である。
【図１２Ｂ】第２の実施形態におけるターボ検出器の構成を示すブロック図である。
【発明を実施するための形態】
【００２１】
次に、本発明の実施形態について図を参照しながら説明する。
【００２２】
（第１の実施形態）
図４は、本発明の第１の実施形態のターボデコーダのブロック図である。本実施形態のターボデコーダ１０は、２つのコンポーネント復号器１、２を備えている。ターボデコーダ１０においては、コンポーネント復号器１、２の入力と出力の間でアプリオリ（a priori）と呼ばれる事前確率情報をインターリーバ３及びデインターリーバ４を介して巡回させることにより特性を飛躍的に向上させている。詳細には、コンポーネント復号器１は、外部から供給される畳み込み信号系列情報ｙとデインターリーバ４から受け取った事前確率情報Ｌａ１とから、外部情報（Extrinsic Likelihood）Ｌｅ１を生成し、インターリーバ３に供給する。インターリーバ３は、コンポーネント復号器１から受け取った外部情報Ｌｅ１の値を並べ替えて事前確率情報Ｌａ２を生成すると共に、畳み込み信号系列情報ｙの値を並べ替えて畳み込み信号系列情報ｙ’を生成する。コンポーネント復号器２は、インターリーバ３から受け取った畳み込み信号系列情報ｙ’と事前確率情報Ｌａ２とから外部情報Ｌｅ２を生成し、デインターリーバ４に供給する。デインターリーバ４は、外部情報Ｌｅ２を並べ替えて事前確率情報Ｌａ１を生成し、生成した事前確率情報Ｌａ１をコンポーネント復号器１に供給する。コンポーネント復号器１、２による復号が繰り返し行われ、最終的な復号結果が得られる。このような構成のターボデコーダ１の高速化を図るには、コンポーネント復号器１、２における演算の高速化が有効である。
【００２３】
図５は、本実施形態におけるコンポーネント復号器１、２の主要部分の構成を示すブロック図である。コンポーネント復号器１、２は、それぞれ、差分メトリック及びパス選択信号供給部１１と、差分メトリック複数段一括入れ替え用レジスタ群１２と、硬判定信号供給部１３とを備えている。
【００２４】
差分メトリック及びパス選択信号供給部１１は、畳み込み信号系列情報と事前確率情報とから差分メトリックとパス選択信号とを生成する。ここで、コンポーネント復号器１の差分メトリック及びパス選択信号供給部１１には、外部から供給される畳み込み信号系列情報ｙとデインターリーバ４によって生成された事前確率情報Ｌａ１が供給され、コンポーネント復号器２の差分メトリック及びパス選択信号供給部１１には、インターリーバ３によって生成された畳み込み信号系列情報ｙ’と事前確率情報Ｌａ２が供給されることに留意されたい。差分メトリック及びパス選択信号供給部１１は、生成した、差分メトリックとパス選択信号とを差分メトリック複数段一括入れ替え用レジスタ群１２へ供給する。加えて、差分メトリック及びパス選択信号供給部１１は、パス選択信号を硬判定信号供給部１３にも供給する。硬判定信号供給部１３は、受け取ったパス選択信号を基に硬判定信号を生成し、差分メトリック複数段一括入れ替え用レジスタ群１２へ供給する。差分メトリック複数段一括入れ替え用レジスタ群１２は、差分メトリックとパス選択信号と硬判定信号から軟判定出力情報を生成する。コンポーネント復号器１、２の出力である外部情報Ｌｅ１、Ｌｅ２は、差分メトリック複数段一括入れ替え用レジスタ群１２によって生成された軟判定出力情報と事前確率情報とから生成される。
【００２５】
以下では、差分メトリック及びパス選択信号供給部１１、差分メトリック複数段一括入れ替え用レジスタ群１２、硬判定信号供給部１３について説明する。
【００２６】
１．差分メトリック複数段一括入れ替え用レジスタ群
構成と動作を理解しやすくするために、差分メトリック複数段一括入れ替え用レジスタ群１２の説明に先立って、発明者が検討したプロトタイプの回路構成を説明する。
【００２７】
図６は、発明者が検討したプロトタイプのレジスタ群回路の回路構成図である。畳み込み信号系列の復号には、大きく分けて、トレースバック（Traceback）方式と、レジスタ交換（register-exchange）方式とがあるが、図６のレジスタ群回路は、一方向演算のみで復号化を可能にするために、レジスタ交換方式を採用している。
【００２８】
図６のレジスタ群回路は、図５の差分メトリック複数段一括入れ替え用レジスタ群１２と硬判定信号供給部１３とを合体させた回路に相当する構成となっている。従って、図６のレジスタ群回路の入力は差分メトリックΔ００〜Δ１１とパス選択信号ＰＳ００〜ＰＳ１１となっている。図６のレジスタ群回路は、拘束長が３である畳み込みに対応しており、従って、畳み込み信号系列のステート（遷移状態）の数は４である。以下では、この４つのステートをステート“００”、“０１”、“１０”、“１１”と記載することにする。
【００２９】
図６のレジスタ群回路は、ステートのそれぞれに対応する４つの縦列接続レジスタ群３０−１、３０−２、３０−３、３０−４を形成している。縦列接続レジスタ群３０−１、３０−２、３０−３、３０−４は、それぞれ、ステート“００”、“０１”、“１０”、“１１”に対応付けられている。
【００３０】
また、図６のレジスタ群回路は、Ｎ段のレジスタ段３１−１〜３１−Ｎを形成している。各レジスタ段３１−ｉは、硬判定信号の値を記憶する４つのレジスタＳ００、Ｓ０１、Ｓ１０、Ｓ１１と、差分メトリックの値を記憶する４つのレジスタＳ００Δ、Ｓ０１Δ、Ｓ１０Δ、Ｓ１１Δとを備えている。ここで、レジスタＳ００、Ｓ００Δは、縦列接続レジスタ群３０−１に属しており、レジスタＳ０１、Ｓ０１Δは、縦列接続レジスタ群３０−２に属しており、レジスタＳ１０、Ｓ１０Δは、縦列接続レジスタ群３０−３に属しており、レジスタＳ１１、Ｓ１１Δは、縦列接続レジスタ群３０−４に属している。
【００３１】
各レジスタ段３１−１〜３１−Ｎの出力には、段間スイッチ回路３２−１〜３２−Ｎが接続されている。段間スイッチ回路３２−ｉは、レジスタ段３１−ｉの出力とレジスタ段３１−（ｉ＋１）の入力間に接続されている。段間スイッチ回路３２−１〜３２−Ｎは、縦列接続レジスタ群３０−１、３０−２、３０−３、３０−４の間で、レジスタに記憶されている硬判定信号の値及び差分メトリックの値を交換する役割を果たしている。段間スイッチ回路３２−１〜３２−Ｎによる縦列接続レジスタ群３０−１、３０−２、３０−３、３０−４の間の接続は、畳み込み信号系列に対応するトレリス線図のブランチに対応する結線となっている。図７は、拘束長が３である畳み込み信号系列のトレリス線図であり、図６のレジスタ間の結線が図７のトレリス線図に対応していることは、当業者には容易に理解されよう。段間スイッチ回路３２−１〜３２−Ｎにより、硬判定信号と差分メトリックの縦列接続レジスタ群３０−１、３０−２、３０−３、３０−４の間における硬判定信号と差分メトリックの交換がステートの遷移毎に行われる。このような構成により、畳み込み信号系列におけるステートの遷移に対応する処理を実行することができる。
【００３２】
次に、各レジスタ段３１の間の処理について説明する。先ず、硬判定信号は、レジスタ段３１−２〜３１−ＮのレジスタＳ００〜Ｓ１１に蓄えられる。なお、レジスタ段３１−１のレジスタＳ００〜Ｓ１１には、任意の初期値（通常は“０”）が蓄えられる。第ｉ段のレジスタ段３１−ｉのレジスタの内容はパス選択信号ＰＳ００〜ＰＳ１１に連動する段間スイッチ回路３２−ｉによって選択され、更新された内容が次段のレジスタ段３１−（ｉ＋１）のレジスタＳ００〜Ｓ１１に蓄えられる。ステートの遷移毎にレジスタ群間のレジスタの内容の入れ替えが行われ、その結果、レジスタ段３１−２〜３１−ＮのレジスタＳ００〜Ｓ１１にはその時点での生き残りパスに対応した硬判定信号が蓄積される。
【００３３】
次に差分メトリックの更新過程について説明する。差分メトリックはレジスタ３１−２〜３１−ＮのＳ００Δ〜Ｓ１１Δに蓄積される。なお、レジスタ段３１−１のレジスタＳ００Δ〜Ｓ１１Δには、初期値Δｍａｘが蓄えられる。今、上述のトレリス遷移に対応したお互いに対向する硬判定信号をｖｉとｖｊとする。
【００３４】
ｖｉ≠ｖｊの場合、各段間スイッチ回路３２は、トレリス線図に対応した結線上で入力したパス選択信号によって選択された蓄積差分メトリックと入力差分メトリックの比較を行い、小さい差分メトリックが次段の差分メトリックとして蓄積される様に動作する。
【００３５】
一方、ｖｉ＝ｖｊの場合、各段間スイッチ回路３２は、トレリス線図に対応した結線上で入力したパス選択信号によって選択された蓄積差分メトリックとトレリス線図上の対向パスと入力差分メトリックの和との比較を行い、小さい差分メトリックを次段の差分メトリックとして蓄積する様に動作する。ここで、ｖｉ＝ｖｊの場合には、通常のＳＯＶＡでは何もしないことに留意されたい。図６の構成では、ＳＯＶＡの特性劣化の原因である対向パスの偏りを対象パスの拡大を図ることによって改善することができる。尚、この他の対象パスの拡大方法も、適用され得る。
【００３６】
以下同様の処理の結果、各レジスタ群において硬判定信号ｖｉ、ｖｊとパス選択信号ＰＳ００〜ＰＳ１１に連動する段間スイッチ回路３２−１〜３２−Ｎ−１によって選択され更新された内容が、軟出力情報となる差分メトリックとして、レジスタ段３１−２〜３１−ＮのレジスタＳ００Δ〜Ｓ１１Δに蓄えられる。
【００３７】
最終的な軟出力情報は、縦列接続レジスタ群３０−１〜３０−４のうちから最尤パスに相当するものを選択し、その最終段の差分メトリックとなる。例えば最大メトリックとなるパス選択信号を差分メトリック及びパス選択信号供給部からも貰っても良いし、設計に適した方法で行えば良い。
【００３８】
発明者は、図６のレジスタ群回路の動作の高速化について検討した。そして、図８に図示されているように、図６のレジスタ群回路の複数のレジスタ段の差分メトリックを一括して入れ替える操作、即ち、複数回のステートの遷移に対応する差分メトリックを一括して入れ替える操作を行う構成を採用することによって動作を高速化できることを見出した。以下では、本発明の第１の実施形態における差分メトリック複数段一括入れ替え用レジスタ群１２の構成及び動作を説明する。
【００３９】
先ず、図６のレジスタ群回路によって行われる、一方向処理でレジスタの入れ替え操作を行ったときの演算処理をマトリクス演算で表記する。
【００４０】
図６のレジスタ群回路と同様に、拘束長が３の畳み込みを例として説明する。従って畳み込み信号系列のステート（遷移状態）の数は４である。ただし、本発明が、他の拘束長でも同様に適用出来ることは言うまでもない。
【００４１】
今、ｎ回目の遷移後の各ステートに対応する差分メトリック（即ち、図６のレジスタ群回路のレジスタ段３１−ｎに保存される差分メトリック）をベクトル表現で、δＳ（ｎ）と表すことにする。ステート数は４であるから、δＳ（ｎ）は、
【数１】
2010239491.tif 000003
となる。ここで、δＳ１（ｎ）、δＳ２（ｎ）、δＳ３（ｎ）、δＳ４（ｎ）は、それぞれ、ステート“００”、“０１”、“１０”、“１１”に対応する差分メトリックである。
【００４２】
同様に、時刻ｋにおいて入力される差分メトリックもベクトル表現で以下の様に表すことにする。
【数２】
2010239491.tif 000004
ここで、Δ１（ｋ）〜Δ４（ｋ）は、それぞれ、ステート“００”、“０１”、“１０”、“１１”に対応する、時刻ｋにおいて入力される差分メトリックである。
【００４３】
次に、時刻ｋにおいて段間スイッチ回路３２−ｎに入力される硬判定信号をｖ１（ｋ，ｎ）、ｖ２（ｋ，ｎ）、ｖ３（ｋ，ｎ）、ｖ４（ｋ，ｎ）と表す。ここで、ｖ１（ｋ，ｎ）、ｖ２（ｋ，ｎ）、ｖ３（ｋ，ｎ）、ｖ４（ｋ，ｎ）は、それぞれ、ステート“００”、“０１”、“１０”、“１１”に対応する硬判定信号である。硬判定信号は論理表現としては“０”又は“１”であるが、本実施形態では、硬判定信号の論理“０”を値“＋１”で、論理“１”を値“−１”で表すことにする。
【００４４】
同様に、時刻ｋにおいて入力されるパス選択信号をｕ１（ｋ）、ｕ２（ｋ）、ｕ３（ｋ）、ｕ４（ｋ）と表す。ここで、ｕ１（ｋ）、ｕ２（ｋ）、ｕ３（ｋ）、ｕ４（ｋ）は、ステート“００”、“０１”、“１０”、“１１”に対応するパス選択信号である。パス選択信号も論理表現としては“０”又は“１”であるが、本実施形態では、パス選択信号の論理“０”を値“＋１”と、論理“１”を値“−１”で表すこととする。
【００４５】
このパス選択信号によって図６の段間スイッチ回路３２−１〜３２−Ｎが連動して動作する。ここで、“−１”の時、即ち論理表現で“１”の時、段間スイッチ回路３２−１〜３２−Ｎにおけるスイッチが上側に選択されるものとする。またインバータを介して制御されるスイッチについてはその逆となる。
【００４６】
以上の定義を基にしてマトリクス演算で表記するわけであるが、マトリクス間、又は、マトリクスとベクトルとの間の演算は、半環を用いた演算となる。そこで、半環について説明する。
【００４７】
半環（セミリング）上では、２つの演算：加法と乗法が定義される。加法の演算子を、
【数３】
2010239491.tif 000005
と記載し、乗法の演算子を
【数４】
2010239491.tif 000006
と記載する。この半環上の加法と乗法は以下の関係がある。
【数５】
2010239491.tif 000007
【００４８】
半環は、加法に対して単位元を持ち、ｍで表している。同様に乗法に対しても単位元を持ち“１”で表している。加法における零元はｍである。半環は、環とは異なり、逆元を持たないことに留意されたい。
【００４９】
また、上記の定義の他に、下記の指数演算を追加することにする。
【数６】
2010239491.tif 000008
指数部は実数上の演算とする。
【００５０】
上記の[数５]の関係を用いて、加法と乗法を、以下の様に関連づける。
【数７】
2010239491.tif 000009
即ち、半環上の加法は最小値演算として、また半環上の乗法は通常の加算として定義される。これらの関係より[数５]式の“ｍ”は“∞”に、“１”は“０”に対応することになる。
【００５１】
以上の定義を基にして図６をマトリクス演算で表記する。説明のし易さから１段目から２段目の遷移を、下記[数８]に示す：
【数８】
2010239491.tif 000010
【００５２】
ここで、
【数９】
2010239491.tif 000011
であり、更に、
【数１０】
2010239491.tif 000012
とすると、
［数８］は以下の様に表すことが出来る。
【数１１】
2010239491.tif 000013
【００５３】
同様に、
【数１２】
2010239491.tif 000014
となる。従って、[数１１]及び[数１２]より、
【数１３】
2010239491.tif 000015
となる。[数１３]の第１項のベクトルδＳ（１）に掛かるマトリクスは以下の様になる：
【数１４】
2010239491.tif 000016
【００５４】
同様に〔数１３〕の第２項のベクトルは、
【数１５】
2010239491.tif 000017
の様になる。
【００５５】
[数１４]及び[数１５]は一見複雑そうに見えるが、ｍの指数乗にかかる項は全てスイッチで実現出来る。またｍの指数乗がかからない加算はマグニチュードコンパレータで実現出来るので具現化は簡単である。ここで、[数１４]及び[数１５]において、加算は、下記の記号：
【数１６】
2010239491.tif 000018
で表されていることに留意されたい。
【００５６】
[数１３]の操作を更に進めると、
【数１７】
2010239491.tif 000019
となって、差分メトリックδＳ（１）からδＳ（１＋β）を得る為に行われる演算に要する時間が、１／β倍に圧縮される。ただし、[数１７]において、Πは、ｉがβから降順であるような順序の積を意味している。例えば、β＝２（この場合、ｊ＝１）では、
【数１８】
2010239491.tif 000020
であり、この場合、[数１７]は[数１３]に一致する。
【００５７】
一般には、δＳ（ｎ）からδＳ（ｎ＋β）を得る演算は、下記の式で表される：
【数１９】
2010239491.tif 000021
[数１９]の演算によれば、任意の差分メトリックδＳ（ｎ）からδＳ（ｎ＋β）を得る為に行われる演算に要する時間を１／β倍に圧縮し、演算を高速化することができる。
【００５８】
図８は、上記の演算を行う差分メトリック複数段一括入れ替え用レジスタ群１２の構成を示している。[数１７]、[数１９]に示されているように、原理的にはβ倍（β≧２）の高速化が可能であるが、説明のし易さから、図８では、２倍の高速化を行った場合の構成を示している。即ち、図８の回路は、[数１３]に相当する動作を行う。従って、図８の回路では、二段分の入力が必要であり、時刻ｋと時刻ｋ＋１の差分メトリックΔ１（ｋ）、Δ１（ｋ＋１）、Δ２（ｋ）、Δ２（ｋ＋１）、Δ３（ｋ）、Δ３（ｋ＋１）、Δ４（ｋ）、Δ４（ｋ＋１）と、時刻ｋと時刻ｋ＋１のパス選択信号ｕ１（ｋ）、ｕ１（ｋ＋１）、ｕ２（ｋ）、ｕ２（ｋ＋１）、ｕ３（ｋ）、ｕ３（ｋ＋１）、ｕ４（ｋ）、ｕ４（ｋ＋１）が入力される。
【００５９】
更に、時刻ｋと時刻ｋ＋１の硬判定信号として、例えばｎ段とｎ＋１段に対応する硬判定信号を取ると、次の硬判定信号ｖ１（ｋ，ｎ）、ｖ１（ｋ＋１，ｎ＋１）、ｖ２（ｋ，ｎ）、ｖ２（ｋ＋１，ｎ＋１）、ｖ３（ｋ，ｎ）、ｖ３（ｋ＋１，ｎ＋１）、ｖ４（ｋ，ｎ）、ｖ４（ｋ＋１，ｎ＋１）が入力される。
【００６０】
図８は、図６と同じく、拘束長が３の畳み込みに対応した構成の例を図示しており、畳み込み信号系列のステート数は４である。このため、図８の差分メトリック複数段一括入れ替え用レジスタ群１２には、各ステートに対応する４つの縦列接続レジスタ群４０−１、４０−２、４０−３、４０−４が形成されている。この縦列接続レジスタ群４０−１、４０−２、４０−３、４０−４の間で、複数回のステートの遷移に対応する差分メトリックの入れ替え（即ち、図６の回路の複数のレジスタ段３１の段間で行われる差分メトリックの入れ替え）を行うことによって、動作の高速化が図られている。
【００６１】
以下では、図８の差分メトリック複数段一括入れ替え用レジスタ群１２の構成を詳細に説明する。差分メトリック複数段一括入れ替え用レジスタ群１２は、縦列に接続されたレジスタ段４１−１〜４１−Ｍを備えている。レジスタ段４１の数を段数と呼ぶ。本実施形態では、段数はＭである。各レジスタ段４１−１〜４１−Ｍの出力には、段間処理を司る段間スイッチ回路４２−１〜４２−Ｍが接続される。
【００６２】
図８の構成では、各段間スイッチ回路４２が、図６における２段の段間スイッチ回路３２に対応する処理を行う。例えば、段間スイッチ回路４２−１は、下記の処理（［数１３］の処理）を行う。
【数２０】
2010239491.tif 000022
［数１３］の処理の内容は、［数１４］及び［数１５］で表されるから、段間スイッチ回路４２−１の全ての処理は、スイッチと加算に対応するマグニチュードコンパレータによる選択回路で簡単に実現出来る。
【００６３】
他の段間スイッチ回路４２も同様で、例えば段間スイッチ回路４２−２の処理は、
【数２１】
2010239491.tif 000023
で表される。全ての段間スイッチ回路４２は、二段分の処理を一度に行う。一般には、図８の回路構成において、段間スイッチ回路４２−αは、下記の処理を行う：
【数２２】
2010239491.tif 000024
【００６４】
最終段のレジスタ段４１−Ｍの出力に対しては、二段分の段間処理によって得られる差分メトリックに加え、一段分の段間処理によって得られる差分メトリックを算出する必要がある。ここで、二段分の段間処理である段間スイッチ回路４２−Ｍのみでは、一段分の段間処理によって得られる差分メトリックの算出ができない。そこで、最終段であるレジスタ段４１−Ｍの出力には、段間スイッチ回路４２−Ｍに加え、一段分の段間処理を行う補間スイッチ回路４３が接続されている。補間スイッチ回路４３の演算は、
【数２３】
2010239491.tif 000025
で表される。段間スイッチ回路４２−Ｍ、補間スイッチ回路４３による処理の結果、一度に二つの時刻に当たる入れ替え処理で更新された差分メトリック
【数２４】
2010239491.tif 000026
を得ることができる。これらの差分メトリックの算出は［数１３］に従って行われ、且つ、その処理の実際の内容は、［数１４］及び［数１５］で表されるものである。従って、図８の回路構成によれば、ＳＯＶＡの特性劣化の原因である対向パスの偏りを解消した対象パスの拡大が図られ、特性劣化の無い軟出力情報を得ることが出来る。
【００６５】
なお、段間スイッチ回路４２−Ｍを設ける代わりに、補間スイッチ回路４３の出力に、更に一段分の段間処理を行う補間スイッチ回路を付け加え、パイプライン処理を行う構成にすることも可能である。このような構成は、必要最小限の回路規模で高速化した軟出力情報の展開が可能で、回路規模を削減した超高速ターボデコーダを提供するために有効である。
【００６６】
最終的な軟出力情報は、最尤パスに相当する縦列接続レジスタ群４０−１、４０−２、４０−３、４０−４を選択して、その最終段のレジスタに保存された差分メトリックとなる。例えば、パスメトリックが最大となるパス選択信号を差分メトリック及びパス選択信号供給部からも貰っても良いし、その時々の設計に応じた方法で行えば良い。
【００６７】
尚、ＳＯＶＡも差分メトリックを用いた軟出力処理であるが、軟出力情報を得る為にトレースバックを用いたり、特性劣化を生じたりする。本実施形態では、高速化の阻害となるトレースバックをせず特性劣化も生じない一方向処理で、複数段の差分メトリック（即ち、複数回のステートの遷移に対応する差分メトリック）を一括して入れ替えることにより高速化している点が決定的に異なることに注意を要する。
【００６８】
２．差分メトリック及びパス選択信号供給部
以下では、差分メトリック及びパス選択信号供給部１１について説明する。上述の差分メトリック複数段一括入れ替え用レジスタ群１２は、複数の時刻（時刻ｋ、時刻ｋ＋１）における差分メトリック及びパス選択信号を供給する必要がある。本実施形態では、複数の差分メトリック及びパス選択信号を一度に供給するための差分メトリック及びパス選択信号供給部１１の構成及び動作について説明する。
【００６９】
本実施形態の差分メトリック及びパス選択信号供給部１１の動作を、半環を用いて説明する。ただし、以下の説明で使用する半環は、上述で説明した半環と若干定義が異なる。以下の説明における半環では、加法と乗法を、以下の様に関連付ける。
【数２５】
2010239491.tif 000027
即ち、半環上の加法が最大値演算として、また半環上の乗法が通常の加算として定義される。これらの関係より［数５］の“ｍ”は“−∞”に、“１”は“０”に対応することになる。以上の定義を元に半環の説明を行う。説明の都合上、ステートの数を４としているが、それ以外でも可能なことはいうまでもない。
【００７０】
今、ステートメトリックとブランチメトリックを、それぞれ（１×４）のベクトルＳ［ｎ］及び（４×４）の行列Γ［ｎ］で表す。即ち、
【数２６】
2010239491.tif 000028
【００７１】
［数２６］式を用いて時刻ｎのステートメトリックベクトルＳ［ｎ］を表すと以下の様になる。
【数２７】
2010239491.tif 000029
【００７２】
［数２７］より、Ｋステップ毎（Ｋ≧２）のステートメトリックベクトルは、以下の様に表される。
【数２８】
2010239491.tif 000030
【００７３】
本実施形態では、差分メトリック及びパス選択信号供給部１１が［数２８］の演算によってステートメトリックベクトルの更新を行うように構成される。図９は、具体的な差分メトリック及びパス選択信号供給部１１の構成を示す回路図である。
【００７４】
差分メトリック及びパス選択信号供給部１１は、ステートメトリック更新回路５１と、ＡＣＳ演算処理部５２とを備えている。ステートメトリック更新回路５１は、ステートメトリックベクトルＳ［Ｋ・（ｎ−１）］を保存するレジスタ段５１ａと、ＡＣＳ演算回路５１ｂと、レジスタ段５１ｃとを備えている。レジスタ段５１ａから出力されるステートメトリックベクトルＳ［Ｋ・（ｎ−１）］に対してＡＣＳ演算回路５１ｂによってＡＣＳ（add compare select）演算を行われ、ステートメトリックベクトルＳ［Ｋ・ｎ］が得られる。得られたステートメトリックベクトルＳ［Ｋ・ｎ］がレジスタ段５１ｃに保存される。ＡＣＳ演算回路５１ｂの出力は、レジスタ段５１ｃの入力にフィードバックされ、次のステートメトリックベクトルの演算に使用される。
【００７５】
ステートメトリック更新回路５１は、このようなステートメトリックベクトルの更新を逐次に行い、１クロックでステートメトリックベクトルをＳ［Ｋ・（ｎ−１）］からＳ［Ｋ・ｎ］に更新する。図９の構成では、Ｋ＝２になっているので、ステートメトリックは２段毎に更新されていくことになり、これによって更新速度をＫ倍に向上させることが出来る。
【００７６】
ここで、半環上のガンマメトリックの行列の積
【数２９】
2010239491.tif 000031
は予め計算されており、同図では、
【数３０】
2010239491.tif 000032
として、
【数３１】
2010239491.tif 000033
なる表現のブランチメトリック５５が、ステートメトリック更新回路５１へと供給される。また次のステートメトリックの更新の為にＡ１［ｎ−１］、Ａ２［ｎ−１］、Ａ３［ｎ−１］及びＡ４［ｎ−１］が待機していて、ブランチメトリック５５が淀みなく供給されるようになっている。
【００７７】
ステートメトリック更新回路５１によって算出されたステートメトリックベクトルＳ［Ｋ・ｎ］は、ＡＣＳ演算処理部５２に供給される。ＡＣＳ演算処理部５２は、ＡＣＳ演算回路５２ａ、５２ｃとレジスタ段５２ｂとを備えている。ＡＣＳ演算回路５２ａ、５２ｃのそれぞれは、通常のステートメトリック更新で行われるＡＣＳ（add compare select）演算処理を行う。ここで、ＡＣＳ演算処理部５２に含まれるＡＣＳ演算回路の数は、Ｋに一致する。図９には、Ｋ＝２の場合の差分メトリック及びパス選択信号供給部１１の構成が図示されているので、ＡＣＳ演算処理部５２には２つのＡＣＳ演算回路が含まれている。隣接するＡＣＳ演算回路の間には、レジスタ段が挿入される。各レジスタ段は、ステートの数と同数のレジスタを有しており、そのレジスタにステートメトリックが保存される。図９の構成では、ＡＣＳ演算回路５２ａ、５２ｃの間にレジスタＳ００〜Ｓ１１を備えたレジスタ段５２ｂが挿入される。
【００７８】
このような構成のＡＣＳ演算処理部５２では、
【数３２】
2010239491.tif 000034
を初期値として前方演算処理が縦続的に行われる。このＡＣＳ演算処理部５２の構成では、前方演算処理に必要なブランチメトリック５３の供給もパイプライン化が可能であり、ブランチメトリック５３は、演算が進む毎に１ステップ進ませて供給するようになっている。これによって処理を淀みなく進めることができる。このような動作の結果、縦続接続構成からなるＡＣＳ演算処理部５２の各ＡＣＳ演算回路５２ａ、５２ｃから出力５４として、複数の差分メトリックΔ［Ｋ・ｉ］〜Δ［Ｋ・（ｉ−１）＋１］と、複数のパス選択信号Ｕ［Ｋ・ｉ］〜Ｕ［Ｋ・（ｉ−１）＋１］を同時に得ることができる。ここで、Δ［ｋ］は、差分メトリックをベクトル表記したものであり、上述のΔ１（ｋ）、Δ２（ｋ）、Δ３（ｋ）、Δ４（ｋ）を要素とするベクトルである。同様に、Ｕ［ｋ］は、パス選択信号のベクトル表記したものであり、上述のｕ１（ｋ）、ｕ２（ｋ）、ｕ３（ｋ）、ｕ４（ｋ）を要素とするベクトルである。
【００７９】
３．硬判定信号供給部
次に、本実施形態における硬判定信号供給部１３の構成及び動作について、図１０を参照しながら説明する。以下において、時刻ｋにおけるｎ段目のステートに対応する硬判定信号を、以下の様にベクトル表記する。
【数３３】
2010239491.tif 000035
【００８０】
尚、ここからの演算は半環の定義を元に戻して、指数演算を以下の様に追加する。
【数３４】
2010239491.tif 000036
指数部は実数上の演算とする。また、半環上の加法と乗法が、以下の様に定義される。
【数３５】
2010239491.tif 000037
即ち、以下の説明においては、半環上の加法は最小値演算として、また半環上の乗法は通常の加算として定義される。これらの関係より［数５］における“ｍ”は“∞”に、“１”は“０”に対応することになる。
【００８１】
以上の定義の下では、０段目（初期状態）から１段目のステートの遷移に伴う硬判定信号の遷移が下記のように表される。
【数３６】
2010239491.tif 000038
【００８２】
従って、複数段のステートの遷移に対応する処理を一度に行う場合の演算、具体的には、０段目から２段目のステートの遷移に伴う硬判定信号の遷移を算出する演算を示すと、以下のようになる。
【数３７】
2010239491.tif 000039
【００８３】
ここで、右辺の硬判定信号ベクトルにかかるマトリクスは、
【数３８】
2010239491.tif 000040
であり、全ての処理はパス選択信号を制御信号としたスイッチで実現出来ることになる。
【００８４】
更に、
【数３９】
2010239491.tif 000041
と置くと、〔数３７〕は
【数４０】
2010239491.tif 000042
となる。〔数４０〕は、０段目から２段目の遷移についての関係であるが、一般化でき、時刻ｋから時刻ｋ＋ｍとしてｎ段目に適用すると、
【数４１】
2010239491.tif 000043
となって、１／（ｍ＋１）に処理が圧縮されｍ＋１倍の高速化が実現出来る。
【００８５】
以上の結果を具現化したのが、図１０に図示されている硬判定信号供給部１３である。硬判定信号供給部１３は、複数段に相当する複数の硬判定信号を供給することが出来る。同図は説明のし易さから２倍の高速化を行った場合で示している。図１０は、上述と同じ拘束長が３の畳み込みに対応する場合を例として図示しており、畳み込み信号系列のステート数は４である。硬判定信号供給部１３には、各ステートに対応する４つの縦列接続遅延素子群６０−１、６０−２，６０−３，６０−４が形成されている。図１０の構成では、この縦列接続遅延素子群６０の間で、複数回のステートの遷移（図１０では２回）に対応するデータの入れ替えを一度に行うことによって高速化が図られている。
【００８６】
図１０の硬判定信号供給部１３は、Ｍ段の遅延素子段６１−１〜６１−Ｍを備えている。各遅延素子段６１−１〜６１−Ｍは、各ステートに対応する遅延素子Ｓ００〜Ｓ１１を備えている。各遅延素子は、１ビットの情報を扱えば良いのでフリップフロップ回路で構成されている。遅延素子段６１−１〜６１−Ｍの出力には、段間処理ブロック６２−１〜６２−Ｍが接続されている。段間処理ブロック６２−１〜６２−Ｍのそれぞれは、２段分の処理（即ち、２回のステートの遷移に対応する処理）を行う。加えて、遅延素子段６１−１〜６１−Ｍの出力には、１段分の処理（即ち、１回のステートの遷移に対応する処理）を行う補間処理ブロック６３−１〜６３−Ｍが接続されている。
【００８７】
例えば、段間処理ブロック６２−１は、［数４０］の処理を行っており、全ての処理はスイッチで簡単に実現出来る。又、補間処理ブロック６３−１は、下記式：
【数４２】
2010239491.tif 000044
で表される処理を行う。補間処理ブロック６３−１は、段間処理ブロック６２−１によっては算出されない硬判定信号を補間して算出する役目を司っている。高速処理のために、段間処理ブロック６２−１は、２回のステートの遷移毎の硬判定信号の値しか算出しない。そこで、補間処理ブロック６３−１により、各ステートの遷移毎の硬判定信号の値が算出される。他の段間処理ブロック６２−２〜６２−Ｍ、及び補間処理ブロック６３−２〜６３−Ｍも同様の動作をすることは容易に理解されよう。
【００８８】
このような構成では、縦列接続遅延素子群６０の間でデータの入れ替えを、複数段毎に一度に行うことにより、複数の硬判定信号を一度に供給できる。例えば遅延素子段６１−１，６１−２の間では、下記の硬判定信号：
【数４３】
2010239491.tif 000045
を同時に供給できる。他の遅延素子段６１−１，６１−２の間でも同様に複数の硬判定信号を一度に供給している。
【００８９】
以上に説明されているように、本実施形態の超高速ターボデコーダは、畳み込み信号系列におけるステートの遷移の複数段に対応する差分メトリックの入れ替え処理を一度に行うように構成されている。また、本実施形態の超高速ターボデコーダでは、トレースバックが行われない。このため、一方向のみの処理時間で複数段処理分の高速化が実現でき、動作が高速なターボデコーダを提供することができる。
【００９０】
更に、本実施形態の超高速ターボデコーダは、前記レジスタ群間の差分メトリックの入れ替えに際して、既に軟出力情報として入れ替わっている差分メトリックと前記入力情報に対する最尤パスと、それ以外のパスから得られる差分メトリックの和をとって入れ替えることも可能である。このため、本実施形態の超高速ターボデコーダは、特性劣化を有効に防ぐことができる。
【００９１】
更に、本実施形態の超高速ターボデコーダは、差分メトリック及びパス選択信号供給部が、パイプライン化された複数のブランチメトリックを同時に供給する手段を有しており、当該ブランチメトリックを入力とする複数段のＡＣＳ演算回路が縦続接続されたＡＣＳ演算処理部を有している。加えて、本実施形態の超高速ターボデコーダは、複数段のＡＣＳ演算回路により、複数回のステートの遷移に相当する複数の差分メトリックと複数のパス選択信号とを供給することができるように構成されている。このため、本実施形態の超高速ターボデコーダは、高速動作にあった差分メトリックとパス選択信号の供給が出来、超高速ターボデコーダを提供することが出来る。
【００９２】
更に、本実施形態の超高速ターボデコーダは、各ステートに対して複数段に相当する複数の硬判定信号を供給する硬判定信号供給部が、畳み込み信号系列のステートに相当する複数組の縦列接続遅延素子群を有し、且つ、縦列接続遅延素子群の間でデータの入れ替えが可能であるように構成されている。データの入れ替え処理は畳み込み信号系列における複数回のステートの遷移に対応する処理が一度に行われる。このため、高速動作にあった硬判定信号の供給が出来、超高速ターボデコーダを提供することができる。
【００９３】
上述には、一実施形態のターボデコーダの構成及び動作が説明されているが、ターボデコーダの構成及び動作は、様々に変更され得る。
【００９４】
例えば、本実施形態のターボデコーダの差分メトリック複数段一括入れ替え用レジスタ群１２において、トランケーションによって回路規模を削減してもよい。図１１は、トランケーション幅Ｄでトランケーションした場合の差分メトリック複数段一括入れ替え用レジスタ群１２の構成を示す図である。トランケーション幅Ｄまでの部分は、図８と全く同じ構成なので、同じ符号が振られている。図１１の構成では、トランケーション幅Ｄを超えた部分の段間スイッチ回路７２−（Ｄ＋１）〜７２−Ｍ、及び補間スイッチ回路７３が、図８の構成と異なる。この段間スイッチ回路７２−（Ｄ＋１）〜７２−Ｍ、及び補間スイッチ回路７３には差分メトリックや硬判定信号が入力されない。つまり、トランケーション幅Ｄを超えた部分の段間処理では差分メトリックの入れ替え更新は行わず、パス選択信号によって決められたレジスタへ、差分メトリックを運ぶだけである。これによって新しい差分メトリックの入力に対する処理回路が削減でき、必要最小限の回路規模で差分メトリック複数段一括入れ替え用レジスタ群１２を実現できる。
【００９５】
（第２の実施形態）
次に、本発明をターボ検出器に適用した第２の実施形態について説明する。ターボデコーダとの違いは、ターボデコーダが畳み込み操作として２を法とする加算を使用しているのに対して、第２の実施形態のターボ検出器は複素数上の加算を用いた畳み込み信号系列情報を入力としている点である。従って、第２の実施形態のターボ検出器においては、図８における差分メトリック及びパス選択信号供給部１１の演算が複素数上の加算を前提として行われる。その様にして構成された軟判定出力手段を備える検出器を、図４のコンポーネント復号器１０、２０と対比してコンポーネント検出器と呼ぶことにする。
【００９６】
図１２Ａ、図１２Ｂは、そのコンポーネント検出器を用いたターボ検出器の実施形態である。
図１２Ａは、送信系の構成を図示しており、図１２Ｂは、ターボ検出器を用いた受信系の構成を図示している。送信情報は先ず符号化器８１で符号化された後、インターリーバ８２によって撹拌され、帯域制限用ＦＩＲフィルタ８３へ入力される。帯域制限用ＦＩＲフィルタ８３における畳み込み処理によって生成された畳み込み信号系列は、伝送路を介してターボ検出器８８へ入力される。受信系のターボ検出器８８には、コンポーネント検出器８４と、コンポーネント復号器８７と、インターリーバ８５と、デインターリーバ８６とが設けられる。インターリーバ８５は、送信系で用いたインターリーバ８２と同じ撹拌処理を行う。また、デインターリーバ８６は、その逆過程である処理を行う。コンポーネント検出器８４と、コンポーネント復号器８７と、インターリーバ８５と、デインターリーバ８６とにより、ターボ原理によるターボフィードバックと呼ばれるループが形成されている。このループ処理の繰り返しによって特性が飛躍的に向上する。
【００９７】
コンポーネント検出器８４とコンポーネント復号器８７の間では、外部情報（Extrinsic
Likelihood）Ｌｅ１、Ｌｅ２が行き交い、この外部情報Ｌｅ１、Ｌｅ２から、攪拌処理又はその逆過程である処理が行われて、事前確率情報Ｌａ１、Ｌａ２が生成される。
【００９８】
コンポーネント検出器８４において、上述の差分メトリック及びパス選択信号供給部１１を用いれば、超高速のコンポーネント検出器が実現出来る。同様に、上述の差分メトリック及びパス選択信号供給部１１を用いたコンポーネント復号器８７を用いれば、超高速のターボ検出器８８を実現できる。
【００９９】
この実施形態では、帯域制限用ＦＩＲフィルタ８３によって畳み込み信号系列が形成されているが、この他にもマルチパス伝送路によっても畳み込み信号系列が形成可能である。これに対しても同様の処理が可能で、コンポーネント検出器をマルチパス伝送路が形作る畳み込み信号系列に合わせると超高速のターボ検出器が実現出来る。
【０１００】
以上に説明されているように、本実施形態の超高速ターボ検出器は、差分メトリックの入れ替え処理を、畳み込み信号系列における複数回のステートの遷移毎に一度に行うため、高速化が実現でき、超高速ターボ検出器を提供することができる。
【０１０１】
更に、本実施形態の超高速ターボ検出器は、畳み込み信号系列情報が帯域制限用ＦＩＲフィルタに生成された信号系列であって、該信号系列から送信信号系列を検出しているので、超高速なターボ受信機を提供することが出来る。
【符号の説明】
【０１０２】
１０：ターボデコーダ
１、２：コンポーネント復号器
３：インターリーバ
４：デインターリーバ
１１：差分メトリック及びパス選択信号供給部
１２：差分メトリック複数段一括入れ替え用レジスタ群
１３：硬判定信号供給部
３０：縦列接続レジスタ群
３１：レジスタ段
３２：段間スイッチ回路
４０：縦列接続レジスタ群
４１：レジスタ段
４２：段間スイッチ回路
４３：補間スイッチ回路
５１：ステートメトリック更新回路
５２：ＡＣＳ演算処理部
５３：ブランチメトリック
５４：出力（差分メトリック及びパス選択信号）
５５：ブランチメトリック
６０：縦列接続遅延素子群
６１：遅延素子段
６２：段間処理ブロック
６３：補間処理ブロック
７２：段間スイッチ回路
７３：補間スイッチ回路
８１：符号化部
８２：インターリーバ
８３：帯域制限用ＦＩＲフィルタ
８４：コンポーネント検出器
８５：インターリーバ
８６：デインターリーバ
８７：コンポーネント復号器
８８：ターボ検出器
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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