(57)【要約】【課題】下部導電層と、ＭＴＪ素子を保護する保護膜との密着性を高めた半導体装置を提供する。【解決手段】この半導体装置９０は、半導体基板１００の上方に形成された下部電極ＥＢ１と、下部電極ＥＢ１上の一部に形成され、下部磁性膜６、絶縁膜７、上部磁性膜８および上部電極ＥＴ１の順に積層されてなるＭＴＪ素子部と、前記ＭＴＪ素子部を被覆する様に下部電極ＥＢ１上に形成された保護膜３３とを備え、下部電極ＥＢ１は、アモルファス化された窒化金属により形成され、保護膜３３は、窒素を含有する絶縁膜により形成される。【選択図】図２
2010040928.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された下部電極と、
前記下部電極上の一部に形成され、下部磁性膜、絶縁膜、上部磁性膜および上部電極の順に積層されてなるＭＴＪ素子部と、
前記ＭＴＪ素子部を被覆する様に前記下部電極上に形成された保護膜と、
を備え、
前記下部電極は、アモルファス化された窒化金属により形成され、
前記保護膜は、窒素を含有する絶縁膜により形成されることを特徴とする半導体装置。
【請求項２】
前記下部電極は、複数の導電層により構成され、
前記複数の導電層のうち、最上層の導電層は、前記アモルファス化された窒化金属により形成され、他の導電層は、前記アモルファス化された窒化金属よりも抵抗の低い金属により形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アモルファス化された窒化金属は、アモルファス化された窒化タンタル（ＴａＮ）であることを特徴とする請求項１〜２の何れかに記載の半導体装置。
【請求項４】
半導体基板の上方に形成された下部電極と、
前記下部電極上の一部に形成され、下部磁性膜、絶縁膜、上部磁性膜および上部電極の順に積層されてなるＭＴＪ素子部と、
前記ＭＴＪ素子部を被覆する様に前記下部電極上に形成された保護膜と、
を備え、
前記下部電極は、窒化タンタル（ＴａＮ）により形成され、
前記保護膜は、窒素を含有する絶縁膜により形成されることを特徴とする半導体装置。
【請求項５】
（ａ）半導体基板の上方に下部電極を形成する工程と、
（ｂ）前記下部電極上の一部に、下部磁性膜、絶縁膜、上部磁性膜および上部電極の順に積層されてなるＭＴＪ素子部を形成する工程と、
（ｃ）前記ＭＴＪ素子部を被覆する様に前記下部電極上に保護膜を形成する工程と、
を備え、
前記工程（ａ）では、前記下部電極は、アモルファス化された窒化金属により形成され、
前記工程（ｃ）では、前記保護膜は、窒素を含有する絶縁膜により形成されることを特徴とする半導体装置の製造方法。
【請求項６】
前記工程（ａ）では、
前記下部電極は、複数の導電層により構成され、
前記複数の導電層のうち、最上層の導電層は、前記アモルファス化された窒化金属により形成され、他の導電層は、前記アモルファス化された窒化金属よりも抵抗の低い金属により形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記アモルファス化された窒化金属は、アモルファス化された窒化タンタル（ＴａＮ）であることを特徴とする請求項５または６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＴＪ(Magnetic Tunnel Junction)素子等のメモリ素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＲＡＭは、メモリ素子に磁性体を用い磁性体の磁化の向きによってデータを記憶する、すなわち、電子の持つスピンに情報を蓄えることによりデータを保持するメモリであり、ランダムアクセス可能に回路が構成されている。ＭＲＡＭとして利用されるメモリ素子としてＭＴＪ素子がある。なお、本明細書では、ＭＴＪ素子はＴＭＲ(Tunneling Magneto Resistance)素子を含む概念として使用する。
【０００３】
ＭＲＡＭのメモリセル部は、下部電極と、下部電極上の一部に積層された下部磁性膜と、下部磁性膜上に積層されたトンネル絶縁膜と、トンネル絶縁膜上に積層された上部磁性膜と、上部磁性膜上に積層された上部電極と、これらの積層構造を被覆する様に下部電極上に形成された保護膜とを備えている。尚、上記の下部磁性膜、トンネル絶縁膜、上部磁性膜によりＭＴＪ素子が構成されている。
【０００４】
従来では、上記の下部電極には、例えばＴａ，Ｔｉ，Ｃｕが用いられており、上記の保護膜には、例えば窒化膜やアルミナが用いられていた。この様なＭＴＪ素子の構造に関する先行技術として例えば特許文献１が知られている。
【０００５】
【特許文献１】特開２００７−１５８３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしこの様なＭＴＪ素子では、下部導電層と保護膜との密着性が低い場合、下部導電層から保護膜が剥がれるといった不具合が発生する事があり、最適な材質の保護膜を選択する必要があるという問題点があった。
【０００７】
下部電極から保護膜が剥がれる原因としては、下記の理由が考えられる。即ち、下部電極の形成時に下部電極の表面はダメージを受け、そのダメージを受けた表面上に保護膜が形成されることで、保護膜は剥がれ易くなっている。そして、保護膜の形成時の加熱処理により下部電極が体積膨張することで、下部電極から保護膜が剥がれてしまう。
【０００８】
この発明は上記問題点を解決するためになされたもので、下部導電層と、ＭＴＪ素子を保護する保護膜との密着性を高めた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明の第１の態様によれば、半導体基板の上方に形成された下部電極と、前記下部電極上の一部に形成され、下部磁性膜、絶縁膜、上部磁性膜および上部電極の順に積層されてなるＭＴＪ素子部と、前記ＭＴＪ素子部を被覆する様に前記下部電極上に形成された保護膜と、を備え、前記下部電極は、アモルファス化された窒化金属により形成され、前記保護膜は、窒素を含有する絶縁膜により形成されるものである。
【発明の効果】
【００１０】
この第１の態様によれば、下部電極はアモルファス化された窒化金属により形成され、保護膜は窒素を含有する絶縁膜により形成されるので、下部電極と保護膜との密着性を高める事ができる。これにより、下部電極からの保護膜の剥離を抑制できると共に、下部電極と保護膜との界面から異物（Ｈ2，Ｈ2０など）の侵入も抑制できるので、ＭＴＪ素子の特性の劣化を抑制できる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
＜構成＞
この実施の形態に係る半導体装置９０は、ＭＴＪ素子を用いた磁気記録装置（ＭＲＡＭ）であり、図１および図２に示すように、複数のビット線（Bit線）３７と、複数のデジット線（Digit線）２５ｄと、ＭＴＪ素子ＭＤ１を含むメモリセル部ＭＣと、ＭＴＪ素子ＭＤ１に流れる電流をオンオフ制御するＭＯＳトランジスタＱ（図２）とを備えている。
【００１２】
各ビット線３７は、水平面上において互いに間隔を空けて平行に配置されている。各デジット線２５ｄは、ビット線３７の下方において、水平面上にいて互いに間隔を空けて平行に配置されると共に各ビット線３７と直交する様に配置されている。
【００１３】
メモリセル部ＭＣは、図２に示すように、平面視で横長矩形状の下部電極ＥＢ１と、下部電極ＥＢ１の上面の一端側の一部に積層された平面視で縦長楕円形状の下部磁性膜（Pin層）６と、下部磁性膜６上に積層されたトンネル絶縁膜７と、トンネル絶縁膜７上に積層された上部磁性膜（Free層）８と、上部磁性膜８上に積層された上部電極ＥＴ１と、これら積層構造を被覆する様に下部電極ＥＢ１上に形成された保護膜３３とを備えている。尚、下部磁性膜６、トンネル絶縁膜７および上部磁性膜８によりＭＴＪ素子ＭＤ１が構成され、ＭＴＪ素子ＭＤ１および上部電極ＥＴ１によりＭＴＪ素子部が形成されている。
【００１４】
下部電極ＥＢ１には、アモルファス化された窒化金属（例えばＴａＮ，ＷＮ）が用いられる。下部電極ＥＢ１の膜厚は、抵抗の大きさおよび保護膜３３の剥離防止の観点から２０〜１００ｎｍが望ましい。２０ｎｍよりも薄いと、下部磁性膜６の形成時のエッチングにより下部電極ＥＢ１が腐食されて薄く成り過ぎる可能性があり、１００ｎｍよりも厚いと、下部電極ＥＢ１の応力が高く成り過ぎて保護膜３３が剥がれる可能性がある。
【００１５】
下部磁性膜６には、例えばＰｔ，Ｒｕ，Ｍｎ，Ｃｏ，Ｆｅおよびこれらの化合物などが用いられる。トンネル絶縁膜７には、例えばＡｌ，Ｍｇの酸化物などが用いられる。上部磁性膜８には、Ｃｏ，Ｆｅおよびこれらの化合物などが用いられる。上部電極ＥＴ１には、Ｔａ，Ｒｕまたはこれらの積層膜などが用いられる。
【００１６】
保護膜３３は、窒素を含有する絶縁膜（窒化膜、より詳細には例えばシリコン窒化膜）が用いられる。保護膜３３の膜厚は、ＭＴＪ素子ＭＤ１，上部電極ＥＴ１および下部電極ＥＢ１の酸化防止の観点から５０〜１００ｎｍの膜厚が望ましい。
【００１７】
このメモリセル部ＭＣは、デジット線２５ｄとビット線３７との交差箇所においてそれら各線２５ｄ，３７の間に配置されている。より詳細には、メモリセル部ＭＣは、そのＭＴＪ素子ＭＤ１が各線２５ｄ，３７の交差箇所において各線２５ｄ，３７の間に配置される様に、且つその下部電極ＥＢ１がビット線３７に沿う様に配置されている。
【００１８】
上部電極ＥＴ１の上面は、上部コンタクト３７ａを介してビット線３７に接続されている。また下部電極ＥＢ１の下面は、下部コンタクト３０を介して配線５０に接続されている。尚、配線５０は、ＭＯＳトランジスタＱのソース・ドレイン領域のうちの一方に接続されている。
【００１９】
ＭＯＳトランジスタＱは、半導体基板１００（図２）上に形成されている。半導体基板１００上には、ＭＯＳトランジスタＱを被覆する様に層間絶縁膜６０が形成されており、この層間絶縁膜６０内にデジット線２５ｄ、メモリセル部ＭＣ、配線５０は、埋め込まれている。
【００２０】
この半導体装置９０では、保護膜３３として窒化膜が用いられ、下部電極ＥＢ１としてアモルファス化された窒化金属が用いられている。下部電極ＥＢ１で用いる金属を窒化することで、下部電極ＥＢ１側の窒素と保護膜３３側の窒素との間で結合が発生して、下部電極ＥＢ１と保護膜３３との密着性が高められている。更に下部電極ＥＢ１で用いる金属をアモルファス化することで、下部電極ＥＢ１の表面にダングリングボンド（未結合手）が発生し、保護膜３３が下部電極ＥＢ１上に形成される際に、保護膜３３が下部電極ＥＢ１の当該ダングリングボンドと結合して、下部電極ＥＢ１と保護膜３３との密着性が高められている。
【００２１】
また下部電極ＥＢ１がアモルファス化されることで、下部電極ＥＢ１の形成時に下部電極ＥＢ１の表面がダメージを受け難くなると共に、保護膜３３の形成時の加熱処理により下部電極ＥＢ１が体積膨張し難くなる。これにより保護膜３３が下部電極ＥＢ１から剥がれ難くなっている。
【００２２】
＜製造方法＞
図３〜図２１は実施の形態１の半導体装置９０の製造方法を示す断面図である。なお、図３〜図２１は図１のII−II断面に相当する。以下、図３〜図２１を参照して実施の形態１の半導体装置の製造方法を説明する。
【００２３】
まず、図３に示すように、半導体基板１００の上層部に選択的に素子分離領域２を形成する。素子分離領域２，２間の半導体基板１００の上層部がトランジスタ等が形成される活性領域１となる。
【００２４】
そして、図４に示すように、第１の導電型の不純物を導入することにより、半導体基板１００の上層部にウェル領域１ｗを形成する。
【００２５】
次に、図５に示すように、ウェル領域１ｗ上にゲート絶縁膜１１を形成し、ゲート絶縁膜１１上に選択的にゲート電極１２を形成する。ゲート電極１２下のウェル領域１ｗの表面がチャネル領域１ｃとして規定される。
【００２６】
続いて、図６に示すように、ゲート電極１２に対して自己整合的に第２の導電型（第１の導電型と反対の導電型）の不純物を注入，拡散した後、ゲート電極１２の側面に２層構造のサイドウォール１３を形成する。その後、ゲート電極１２及びサイドウォール１３に対して自己整合的に第２の導電型の不純物を注入，拡散することによりチャネル領域１ｃ近傍にエクステンション領域を有する一対のソース・ドレイン領域１４，１４を形成する。その結果、チャネル領域１ｃ、ゲート絶縁膜１１、ゲート電極１２、ソース・ドレイン領域１４よりなるＭＯＳトランジスタＱが形成される。
【００２７】
次に、図７に示すように、ソース・ドレイン領域１４，１４及びゲート電極１２の表面上にそれぞれコバルトシリサイド領域１５を形成する。
【００２８】
続いて、図８に示すように、全面に層間絶縁膜１６を形成し、層間絶縁膜１６を貫通してコンタクトプラグ１７を選択的に形成する。このコンタクトプラグ１７は一対のソース・ドレイン領域１４，１４のうちの一方のコバルトシリサイド領域１５と電気的に接続される。
【００２９】
さらに、図９に示すように、全面に窒化膜４１及び（酸化膜である）層間絶縁膜１８を積層し、窒化膜４１及び層間絶縁膜１８を貫通してＣｕ配線１９を選択的に形成する。その結果、Ｃｕ配線１９の一部がコンタクトプラグ１７と電気的に接続される。このようにして、第１層メタル配線であるＣｕ配線１９が形成される。
【００３０】
続いて、図１０に示すように、全面に窒化膜４２、（酸化膜である）層間絶縁膜２０及び２１が積層され、窒化膜４２及び層間絶縁膜２０を貫通して微細孔７２が選択的に形成され、さらに、微細孔７２を含む領域上における層間絶縁膜２１を貫通して配線孔６２が選択的に形成され、その後、微細孔７２及び配線孔６２を埋め込んでＣｕ配線２２が形成される。Ｃｕ配線２２はＣｕ配線１９（コンタクトプラグ１７と電気的に接続されるＣｕ配線１９）と電気的に接続される。このようにして、ダマシン技術を用いて第２層メタル配線であるＣｕ配線２２が形成される。
【００３１】
その後、図１１に示すように、全面に、窒化膜４３、（酸化膜からなる）層間絶縁膜２３及び２４が形成され、窒化膜４３及び層間絶縁膜２３を貫通して微細孔７３が選択的に形成され、さらに、微細孔７３を含む領域上における層間絶縁膜２４を貫通して配線孔６３が選択的に形成され、その後、微細孔７３及び配線孔６３を埋め込んでＣｕ配線２５（リード線２５ｒ，デジット線２５ｄ（ワード線））が形成される。そして、リード線２５ｒがＣｕ配線２２と電気的に接続される。このようにして、ダマシン技術を用いて第３層メタル配線であるＣｕ配線２５が形成される。
【００３２】
その後、図１２に示すように、全面にシリコン窒化膜である層間絶縁膜２６を形成し、リード線２５ｒの領域上の一部を貫通してビアホール９を選択的に形成する。
【００３３】
そして、図１３に示すように、ビアホール９内を含む全面にバリアメタル層２８を形成し、バリアメタル層２８上にビア埋込金属層２９を形成する。
【００３４】
続いて、図１４に示すように、バリアメタル層２８及びビア埋込金属層２９に対しＣＭＰ処理を行い、ビアホール９内のバリアメタル層２８及びビア埋込金属層２９のみ残存させる。
【００３５】
その後、図１５に示すように、全面に、下部電極層３０、下部磁性層３１ａ、トンネル絶縁膜３１ｂ、上部磁性膜３１ｃ、及び上部電極層３２を積層する。以下、下部磁性層３１ａ、トンネル絶縁膜３１ｂ、上部磁性膜３１ｃをＭＴＪ用膜３１と呼ぶ。
【００３６】
その際、下部電極ＥＢ１の構成材料としては、アモルファス化された窒化金属（例えばＴａＮ，ＷＮ）が用いられ、下部磁性膜６の構成材料としては、例えばＰｔ，Ｒｕ，Ｍｎ，Ｃｏ，Ｆｅおよびこれらの化合物などが用いられ、トンネル絶縁膜７の構成材料としては、例えばＡｌ，Ｍｇの酸化物などが用いられ、上部磁性膜８の構成材料としては、Ｃｏ，Ｆｅおよびこれらの化合物などが用いられ、上部電極ＥＴ１の構成材料としては、Ｔａ，Ｒｕまたはこれらの積層膜などが用いられる。下部電極ＥＢ１および上記電極ＥＴ１は、例えばスパッタ法により形成される。
【００３７】
続いて、図１６に示すように、図示しないパターニングされたレジストを用いてＭＴＪ用膜３１及び上部電極層３２をパターニングしてＭＴＪ素子ＭＤ１及び上部電極ＥＴ１を得る。これらＭＴＪ素子ＭＤ１及び上部電極ＥＴ１がＭＴＪ素子部となる。
【００３８】
次に、図１７に示すように、下部電極３０上に、ＭＴＪ素子部（ＭＴＪ素子ＭＤ１及び上部電極ＥＴ１）を被覆する様に、保護膜３３として窒化膜（例えばシリコン窒化膜）を形成する。この際、ＭＴＪ素子ＭＤ１を構成する磁性体材料の電気磁気特性に影響を及ぼさない温度（たとえば約３００℃以下の温度）で保護膜３３を成膜する。この状態では、保護膜３３は窒化膜により形成され、且つ下部電極３０はアモルファス化された窒化金属により形成されているので、保護膜３３は下部電極３０に強く密着して形成される。尚、以後、保護膜３０をシリコン窒化膜３０と呼ぶ。
【００３９】
そして、リソグラフィ技術を用いてシリコン窒化膜３３上にレジストパターン３４を選択的に形成する。
【００４０】
さらに、図１８に示すように、レジストパターン３４をマスクとしてドライエッチング技術を用いてシリコン窒化膜３３及び下部電極層３０をパターニングして、パターニングされたシリコン窒化膜３３及び下部電極ＥＢ１を得る。
【００４１】
このように、シリコン窒化膜３３及び下部電極層３０を同時にパターニングするため、下部電極層３０のパターニング時にＭＴＪ素子ＭＤ１の表面及び側面はシリコン窒化膜３３によって保護される。このため、下部電極層３０の残渣がＭＴＪ素子ＭＤ１の側面に付着する等に起因するＭＴＪ素子ＭＤ１のリーク電流発生を効果的に抑制することができる。
【００４２】
図１９は図１４の着目領域ｖ１の拡大構造を示す説明図である。なお、同図において、シリコン窒化膜３３の図示を省略している。同図に示すように、下部電極ＥＢ１上にＭＴＪ素子ＭＤ１及び上部電極ＥＴ１からなるＭＴＪ素子部を得ることができる。なお、ＭＴＪ素子ＭＤ１は詳細構造は、下部磁性膜６（ピン層）、トンネル絶縁膜７及び上部磁性膜８（フリー層）の積層構造となる。
【００４３】
次に、図２０に示すように、ＳｉＯ2からなる層間絶縁膜３５を全面に形成する。この際、層間絶縁膜３５から水素，水分が拡散しても、シリコン窒化膜３３の存在により、ＭＴＪ素子ＭＤ１への磁性ダメージを抑制することができる。
【００４４】
その後、図２１に示すように、層間絶縁膜３５に対しＣＭＰ処理を施すことにより、層間絶縁膜３５を平坦化する。続いて、上部電極ＥＴ１の上方において、シリコン窒化膜３３及び層間絶縁膜３５を貫通するビアホール４０を選択的に形成する。この際、シリコン窒化膜３３は層間絶縁膜３５の貫通時のストッパー膜として機能する。
【００４５】
次に、ビアホール４０にＣｕ配線３７ａ（上部コンタクト）を埋め込むと共に層間絶縁膜３５上にＣｕ配線３７（ビット線）を形成する。その結果、Ｃｕ配線３７はビアホール４０を介してＭＴＪ素子ＭＤ１の上部電極ＥＴ１と電気的に接続される。このように、第４層メタル配線であるＣｕ配線３７が形成される。
【００４６】
最後に、全面に層間絶縁膜（図示せず）を形成することにより、図１および図２で示した、下部電極ＥＢ１、ＭＴＪ素子ＭＤ１、上部電極ＥＴ１および保護膜３３からなるメモリセル部ＭＣを用いた半導体装置９０が完成する。尚、各部１７，１９，２２，２５ｒにより図２の配線５０が構成されている。また各部１６，１８，２０，２１，２３，２４，２６により図２の層間絶縁膜６０が構成されている。
【００４７】
以下、下部電極ＥＢ１と保護膜３３の成膜方法について詳述する。
【００４８】
まず下部電極ＥＢ１の成膜方法について詳述する。下部電極ＥＢ１は、反応性スパッタ法により、アモルファス化された窒化金属（例えばＴａＮ，ＷＮ）により形成される。
【００４９】
下部電極ＥＢ１の成膜装置として、例えばｒｆマグネトロンスパッタリング装置（基底真空：２×１０-７Torr、出力：１５０Ｗ）を用いる事ができる。下部電極ＥＢ１を例えばＴａＮにより形成する場合は、ターゲットとしてＴａを用い、スパッタガスとして例えばＡｒ/Ｎ2の混合ガスを用いる。その際、その混合ガスの全流量は例えば２０（sccm）とし、その混合ガスの流量比は例えばＡｒ：Ｎ2＝１７：３とする（尚この割合よりも窒素を増加させても良い）。
【００５０】
この条件でスパッタリングすることで、図１５のように、アモルファス化されたＴａＮからなる下部電極３０が、各部２９，３０を被覆する様に層間絶縁膜２６の全面に形成される。ここでは下部電極３０は、その膜厚が例えば２０〜１００ｎｍに成る様に形成される。
【００５１】
即ち、スパッタ雰囲気中の窒素を或る一定以上に増加させることで、Ｔａ原子が窒化すると共に、窒化したＴａ原子がアモルファス化して層間絶縁膜２６の全面に膜状に形成される。Ｔａ以外の金属（例えばＷ）を用いる場合も、窒素の割合を適宜に調整することで、アモルファス化された窒化金属が形成される。
【００５２】
次に保護膜３３の成膜方法について詳述する。保護膜３３は窒化膜（ここではシリコン窒化膜）により形成される。以下では、下記の第１および第２条件を満たす様にシリコン窒化膜３３を形成する。シリコン窒化膜３３の成膜ガスに窒素が含まれると、その窒素によりＭＴＪ素子ＭＤ１の磁性膜が窒化されてＭＴＪ素子ＭＤ１の磁化の劣化が起こるので、成膜ガスとしてＮＨ3を含まないガスを用いる（第１条件）。またＭＴＪ素子ＭＤ１の磁化劣化を防止するために、２００〜３５０℃以下の成膜温度でシリコン窒化膜を形成する（第２条件）。
【００５３】
シリコン窒化膜３３の成膜装置として、例えば平行平板型プラズマＣＶＤ装置を用いる事ができる。成膜ガスとして、ＮＨ3を含まないという上記第１条件を満足すべく、ＳｉＨ4/Ｎ2/ヘリウムガス（Ｈｅ）を用いる。例えば、ＳｉＨ4の流量は１〜５００（sccm）、Ｎ2の流量は８０〜４００００（sccm）、Ｈｅの流量は１００〜５００００（sccm）が設定可能である。
【００５４】
また、成膜時の圧力は１〜２０(Torr)、平行平板型プラズマＣＶＤ装置における平行平板間の電極間隔は５〜１５ｎｍ、ＲＦパワーは０．１〜１０Ｗ／ｃｍ2に設定される。また、成膜温度は、上記第２条件を満足すべく２００〜３５０℃に設定される。
【００５５】
なお、ＭＴＪ素子ＭＤ１の磁性体材料の電気磁気特性に影響を及ぼさない上限温度は、ＭＴＪ素子ＭＤ１を構成するトンネル絶縁膜７の構成材料がアルミナ（Ａｌ2Ｏ3）等の酸化アルミニウム（ＡｌＯｘ）の場合は３００℃であり、トンネル絶縁膜７の構成材料が酸化マグネシウム（ＭｇＯ）の場合は３５０℃である。
【００５６】
したがって、上記第２条件を考慮してシリコン窒化膜３３を形成する際、ＭＴＪ素子ＭＤ１を構成するトンネル絶縁膜７の構成材料がＡｌＯｘの場合は成膜温度は２００〜３００℃が理想的な成膜温度であり、トンネル絶縁膜７の構成材料がＭｇＯの場合は２００〜３５０℃が理想的な成膜温度となる。
【００５７】
トンネル絶縁膜７の構成材料がＡｌＯｘとＭｇＯとで上限温度が異なるのは以下の理由による。ＡｌＯｘはアモルファス状態、ＭｇＯは結晶状態でトンネル絶縁膜７（トンネルバリア）として使用される。したがって、ＭｇＯは結晶化させるためにアニールが必要であり、アニール温度として３５０℃程度は必要となる。しかし、アニール温度を高温にしすぎるとＭＴＪ素子ＭＤ１のピン層の磁気特性が劣化する点を考慮して上限温度を３５０℃に設定している。一方、ＡｌＯｘの場合は上述のようにアモルファス状態で使用するため、結晶化アニールは不要である。このため、３００℃程度の低温プロセスが要求されるため、上限温度を３００℃に設定している。
【００５８】
また、成膜温度の下限を２００℃以上に設定するのは、平行平板型プラズマＣＶＤ装置を用いて成膜温度を２００℃未満でシリコン窒化膜３３を形成するのは実質的に困難であるからである。この様な条件の下で、保護膜３３としてシリコン窒化膜が形成される。
【００５９】
＜実験データ＞
図２２は、半導体装置９０の下部電極ＥＢ１と保護膜３３との密着性が向上したかを検証した実験結果を示したものである。
【００６０】
サンプル１は、半導体装置９０において、下部電極ＥＢ１の構成材料をアモルファス化したＴａＮとし、下部電極ＥＢ１の膜厚をＣＭＰにより５ｎｍ研磨して最終的に３５ｎｍとし、保護膜３３の構成材料をシリコン窒化膜とし、保護膜３３の成膜時の熱処理温度を２００℃としたものである。
【００６１】
サンプル２は、半導体装置９０において、下部電極ＥＢ１の構成材料をアモルファス化したＴａＮとし、下部電極ＥＢ１の膜厚をＣＭＰにより５ｎｍ研磨して最終的に３５ｎｍとし、保護膜３３の構成材料をシリコン窒化膜とし、保護膜３３の成膜時の熱処理温度を２７５℃としたものである。
【００６２】
サンプル３は、半導体装置９０において、下部電極ＥＢ１の構成材料をＴａとし、下部電極ＥＢ１の膜厚をＣＭＰにより２０ｎｍ研磨して最終的に５０ｎｍとし、保護膜３３の構成材料をシリコン窒化膜とし、保護膜３３の成膜時の熱処理温度を２７５℃としたものである。
【００６３】
サンプル４は、半導体装置９０において、下部電極ＥＢ１の構成材料をＴａとし、下部電極ＥＢ１の膜厚をＣＭＰにより２０ｎｍ研磨して最終的に５０ｎｍとし、保護膜３３の構成材料をシリコン窒化膜とし、保護膜３３の成膜時の熱処理温度を２００℃としたものである。
【００６４】
サンプル５は、半導体装置９０において、下部電極ＥＢ１の構成材料をＴａとし、下部電極ＥＢ１の応力を低応力とし、下部電極ＥＢ１の膜厚をＣＭＰにより２０ｎｍ研磨して最終的に５０ｎｍとし、保護膜３３の構成材料をシリコン窒化膜とし、保護膜３３の成膜時の熱処理温度を２７５℃としたものである。
【００６５】
尚、上記の低応力とは、サンプル１〜４，７の下部電極ＥＢ１の応力よりも１行程度小さい応力を意味する。尚、サンプル１〜４，７の下部電極ＥＢ１の応力は数千ＭＰａであり、サンプル５，６の下部電極ＥＢ１の応力は数百ＭＰａである。
【００６６】
サンプル６は、半導体装置９０において、下部電極ＥＢ１の構成材料をＴａとし、下部電極ＥＢ１の応力を低応力とし、下部電極ＥＢ１の膜厚を研磨無しで３０ｎｍとし、保護膜３３の構成材料をシリコン窒化膜とし、保護膜３３の成膜時の熱処理温度を２７５℃としたものである。
【００６７】
サンプル７は、半導体装置９０において、下部電極ＥＢ１の構成材料をアモルファス化したＴａＮとし、下部電極ＥＢ１の膜厚を研磨無しで３５ｎｍとし、保護膜３３の構成材料をシリコン窒化膜とし、保護膜３３の成膜時の熱処理温度を２７５℃としたものである。
【００６８】
各サンプル１〜７においてそれぞれ、１つのメモリセルＭＣにおいて、保護膜３３の剥離箇所が何カ所あったかを光学検査装置で検査した結果、サンプル１では１箇所、サンプル２，３，７では０箇所、サンプル４では１０箇所、サンプル５，６では１０以上の箇所あった。
【００６９】
この結果から、下部電極ＥＢ１として窒化したＴａを用いたサンプル１，２，７は全て、保護膜３３の剥離が殆ど検出されてなかった事が分かる。これは、下部電極ＥＢ１で用いられたＴａＮの窒素と、保護膜３３で用いられたＳｉＮの窒素との間で結合が発生して、下部電極ＥＢ１と保護膜３３との密着性が高められるからと考えられる。
【００７０】
また下部電極ＥＢ１としてアモルファス化したＴａを用いたサンプル１，２，７は全て、保護膜３３の剥離が殆ど検出されてなかった事が分かる。これは、下部電極ＥＢ１で用いるＴａをアモルファス化することで、下部電極ＥＢ１の表面にダングリングボンド（未結合手）が発生し、保護膜３３が下部電極ＥＢ１上に形成される際に、保護膜３３が下部電極ＥＢ１の当該ダングリングボンドと結合して、下部電極ＥＢ１と保護膜３３との密着性が高められると考えられる。
【００７１】
この事から、この実験結果は、特にＴａ特有の性質に依存しているわけではないので、Ｔａ以外の金属についても成り立つ事が推測できる。よって、下部電極ＥＢ１の構成材料としてアモルファス化した窒化金属を用いても、下部電極ＥＢ１と保護膜３３との密着性が向上する事が分かる。またＳｉ特有の性質にも依存しているわけではないので、保護膜３３として、窒素を含む絶縁膜を用いても、下部電極ＥＢ１と保護膜３３との密着性が向上する事が分かる。
【００７２】
以上に説明した半導体装置９０およびその製造方法によれば、下部電極ＥＢ１はアモルファス化された窒化金属（例えばＴａＮ，ＷＮ）により形成され、保護膜３３は窒素を含有する絶縁膜（例えばシリコン窒化膜）により形成されるので、下部電極ＥＢ１と保護膜３３との密着性を高める事ができる。これにより、下部電極ＥＢ１からの保護膜３３の剥離を抑制できると共に、下部電極ＥＢ１と保護膜３３との界面から異物（Ｈ2，Ｈ2０など）の侵入も抑制できるので、ＭＴＪ素子ＭＤ１の特性の劣化を抑制できる。
【００７３】
また上記のアモルファス化された窒化金属は、アモルファス化された窒化タンタル（ＴａＮ）であるので、入手容易な材料を用いて、下部電極ＥＢ１と保護膜３３との密着性を高める事ができる。
【００７４】
また上記の実験データから、下部電極ＥＢ１が窒化タンタル（ＴａＮ）により形成され、保護膜３３が窒素を含有する絶縁膜（例えばシリコン窒化膜）により形成される場合にも、下部電極ＥＢ１と保護膜３３との密着性を高める事ができる事が分かる。これにより、下部電極ＥＢ１からの保護膜３３の剥離を抑制できると共に、下部電極ＥＢ１と保護膜３３との界面から異物（Ｈ2，Ｈ2０など）の侵入も抑制できるので、ＭＴＪ素子ＭＤ１の特性の劣化を抑制できることも分かる。よってこの実施の形態では、下部電極ＥＢ１が窒化タンタル（ＴａＮ）の場合も含まれるものとする。
【００７５】
実施の形態２．
この実施の形態に係る半導体装置９０Ｂは、図２３に示すように、実施の形態１において、下部電極ＥＢ１を複数（図２３では２層）の導電層７０ａ，７０ｂにより構成し、その最上層導電層７０ａをアモルファス化された窒化金属（例えばＴａＮ，ＷＮ）により形成し、その他の導電層７０ｂを上記のアモルファス化された窒化金属よりも導電性の高い金属（即ち抵抗の低い金属）（例えばＴａ，Ｗ，Ｔｉ，Ｃｕ）により形成したものである。以下、実施の形態１と異なる点を中心に説明する。
【００７６】
その際、下部電極ＥＢ１の全体の厚さとしては、実施の形態１と同様に５０〜１００ｎｍに形成され、最上層導電層７０ａの厚さとしては、１０ｎｍ以上であることが望ましい。１０ｎｍよりも薄いと、下部磁性膜６の形成時のエッチングにより最上層導電層７０ａが腐食されて下層の導電層７０ｂが露出する可能性があるからである。
【００７７】
図２３では、下部電極ＥＢ１は、２層の導電層７０ａ，７０ｂにより構成されており、その上層（最上層）導電層７０ａは、上記のアモルファス化された窒化金属により形成され、その下層導電層７０ｂは、上記の導電性の良い金属により形成されている。
【００７８】
そして上層導電層７０ａ上の一端部側の一部に、ＭＴＪ素子ＭＤ１および上部電極ＥＴ１が順に積層されている。そして上層導電層７０ａ上に、ＭＴＪ素子ＭＤ１および上部電極ＥＴ１を被覆する様に、保護膜３３が形成されている。この状態では、保護膜３３は窒化膜により形成され、且つ上層導電層７０ａはアモルファス化された窒化金属により形成されているので、保護膜３３は上層導電層７０ａに強く密着して形成される。
【００７９】
次に図１５，図２４〜図２６に基づきこの半導体装置９０Ｂの製造方法を説明する。以下では、実施の形態１の場合の製造方法と異なる点だけ説明する。
【００８０】
図１５までは、実施の形態１の場合と同様に製造する。そして図２４に示すように、バリアメタル層２８およびビア埋込金属層２８を被覆する様に、層間絶縁膜２６の上面全面に、下層導電層７０ｂおよび上層導電層７０ａを順に積層し、更にその上に、下部磁性層３１ａ、トンネル絶縁膜３１ｂ、上部磁性膜３１ｃ、及び上部電極層３２を順に積層する。以下、下部磁性層３１ａ、トンネル絶縁膜３１ｂ、上部磁性膜３１ｃをＭＴＪ用膜３１と呼ぶ。
【００８１】
その際、下部導電層７０ｂを形成する際は、構成材料として例えばＴａ，Ｗ，Ｔｉ，Ｃｕの何れかが用いられ、例えばスパッタ法により形成される。また上部導電層７０ｂを形成する際には、構成材料として例えばＴａＮ，ＷＮの何れかが用いられ、実施の形態１の場合と同様の反応性スパッタ法により形成される。
【００８２】
尚、下部導電層７０ｂおよび上部電極層７０ａを形成する際には、例えば１つのチャンバにおいて複数のターゲット（例えば下層導電層７０ｂの成膜用のターゲットおよび上層導電層７０ａの成膜用のターゲット）を選択的に切換可能なスパッタリング装置を用いて、製造中の当該半導体装置９０を当該チャンバから出すこと無く、下層導電層７０ｂの成膜および上層導電層７０ａの成膜を連続的に行う事が望ましい。または下層導電層７０ｂの成膜用のチャンバと上層導電層７０ａの成膜用のチャンバを含む複数のチャンバを備えたスパッタリング装置を用いて、製造中の当該半導体装置９０Ｂを大気中に曝さずに各チャンバ間を移動させて、下部導電層７０ｂの形成および上部電極層７０ａの形成を連続して行う事が望ましい。この様にすることで、下層導電層７０ｂが大気に曝される事を防止できる。
【００８３】
続いて、図２５に示すように、図示しないパターニングされたレジストを用いてＭＴＪ用膜３１及び上部電極層３２をパターニングしてＭＴＪ素子ＭＤ１及び上部電極ＥＴ１を得る。これらＭＴＪ素子ＭＤ１及び上部電極ＥＴ１がＭＴＪ素子部となる。
【００８４】
続いて、図２６に示すように、上層導電層７０ａ上に、ＭＴＪ素子部（ＭＴＪ素子ＭＤ１及び上部電極ＥＴ１）を被覆する様に、実施の形態１と同様にして、保護膜３３として窒化膜（ここではシリコン窒化膜）を形成する。そして図示しないパターニングされたレジストを用いて、上層導電層７０ａ，下層導電層７０ｂ，保護膜３３をパターニングして、下部電極ＥＢ１，保護膜３３を得る。
【００８５】
そして実施の形態１と同様にして、図２３に示すように、上部コンタクト３７ａおよびビット線３７を形成して、半導体装置９０Ｂが完成する。
【００８６】
以上に説明した半導体装置９０Ｂおよびその製造方法によれば、下部電極ＥＢ１は複数の導電層（例えば７０ａ，７０ｂ）により構成され、前記複数の導電層のうち、最上層の導電層（保護膜が形成される導電層）７０ａは、アモルファス化された窒化金属（例えばＴａＮ，ＷＮ）により形成されるので、下部電極ＥＢ１と保護膜３３との密着性を高める事ができる。また前記複数の導電層のうち、他の導電層７０ｂは、前記アモルファス化された窒化金属よりも導電性の高い金属（即ち抵抗の低い金属）（例えばＴａ，Ｗ，Ｔｉ，Ｃｕ）により形成されるので、下部電極ＥＢ１の良好な導電性を確保できる。
【００８７】
尚、この実施の形態では、下部電極ＥＢ１が窒化タンタル（ＴａＮ）の場合も含まれるものとする。
【産業上の利用可能性】
【００８８】
本発明は、ＭＴＪ構造を有する磁気デバイス（特にＭＲＡＭ）全てに適用可能である。
【図面の簡単な説明】
【００８９】
【図１】実施の形態１，２に係る半導体装置９０，９０ＢのＭＴＪ素子部における平面構造を示す平面図である。
【図２】実施の形態１の場合の図１のII-II断面図である。
【図３】実施の形態１の製造方法を示す断面図である。
【図４】実施の形態１の製造方法を示す断面図である。
【図５】実施の形態１の製造方法を示す断面図である。
【図６】実施の形態１の製造方法を示す断面図である。
【図７】実施の形態１の製造方法を示す断面図である。
【図８】実施の形態１の製造方法を示す断面図である。
【図９】実施の形態１の製造方法を示す断面図である。
【図１０】実施の形態１の製造方法を示す断面図である。
【図１１】実施の形態１の製造方法を示す断面図である。
【図１２】実施の形態１の製造方法を示す断面図である。
【図１３】実施の形態１の製造方法を示す断面図である。
【図１４】実施の形態１の製造方法を示す断面図である。
【図１５】実施の形態１の製造方法を示す断面図である。
【図１６】実施の形態１の製造方法を示す断面図である。
【図１７】実施の形態１の製造方法を示す断面図である。
【図１８】実施の形態１の製造方法を示す断面図である。
【図１９】実施の形態１の製造方法を示す断面図である。
【図２０】実施の形態１の製造方法を示す断面図である。
【図２１】実施の形態１の製造方法を示す断面図である。
【図２２】実施の形態１に係る半導体装置の実験データを示した図である。
【図２３】実施の形態２の場合の図１のII-II断面図である。
【図２４】実施の形態２の製造方法を示す断面図である。
【図２５】実施の形態２の製造方法を示す断面図である。
【図２６】実施の形態２の製造方法を示す断面図である。
【符号の説明】
【００９０】
９０，９０Ｂ  半導体装置、６  下部磁性膜、７  トンネル絶縁膜、８  上部磁性層、２５ｄ  ディジット線、３０  下部コンタクト、３７ａ  上部コンタクト、３７  ビット線、３３  保護膜、５０  配線、６０  層間絶縁膜、７０ａ  上層（最上層）導電層、７０ｂ  下層導電層、ＥＴ１  上部電極、ＭＣ  メモリセル部、Ｑ  ＭＯＳトランジスタ。
【図１】
2010040928.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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