(57)【要約】【課題】昇圧回路がオフの際にバイパスされる電源電圧の電圧降下を抑圧可能とする。【解決手段】動作制御スイッチ１がオフとされるに伴い昇圧回路１０１が動作停止状態となると、エンハンスメント型ＦＥＴ４はオフとなるが、デプレッション型ＦＥＴ３のゲートには、抵抗器５を介して昇圧用電源入力端子１１に印加された電源電圧が供給されるため、デプレッション型ＦＥＴ３はオン状態となり、ダイオード等と比較して電圧降下が極小さなデプレッション型ＦＥＴ３を介して昇圧用電源入力端子１１に印加された電源電圧にほぼ等しい電圧が出力端子１３に得られるものとなっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部から供給された電源電圧を昇圧出力する昇圧回路と、外部から印加された制御信号に応じて、前記昇圧回路の動作をオン・オフせしめる動作制御スイッチと、前記昇圧回路がオフ状態とされた際に、前記電源電圧を前記昇圧回路の出力側へバイパスせしめるバイパススイッチ回路とを具備してなる半導体集積回路であって、
前記バイパススイッチ回路は、デプレッション型電界効果トランジスタを介して前記電源電圧をバイパス可能に構成されてなることを特徴とする半導体集積回路。
【請求項２】
前記バイパススイッチ回路は、デプレッション型電界効果トランジスタが前記昇圧回路の入力段と出力段とを導通可能に設けられる一方、
前記デプレッション型電界効果トランジスタのゲートと前記昇圧回路の入力段との間には抵抗器が設けられると共に、前記ゲートとグランドとの間には、エンハンスメント型電界効果トランジスタが導通可能に設けられ、前記エンハンスメント型電界効果トランジスタのゲートは、前記外部からの制御信号が印加可能とされてなることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路を有する半導体集積回路に係り、特に、その出力特性の改善等を図ったものに関する。
【背景技術】
【０００２】
一般に、バッテリで駆動させる携帯電子機器に用いられる半導体集積回路は、バッテリの出力電圧に制約があるため、動作電圧が制限される。しかし、中には、その動作特性上の要求などから、高電圧を必要とする半導体集積回路もあり、そのような場合には、半導体集積回路内に昇圧回路を搭載することでバッテリ電圧を変更することなく必要な電圧の供給を可能とすることが行われる。
ところが、昇圧回路を用いて高電圧動作をさせることによって、回路の消費電流が増加するというデメリットを招く。
【０００３】
いわゆる携帯電子機器では消費電流の低減の要請も大きく、そのため、高電圧動作が必要な場合に高電圧動作させる一方、高電圧動作を必要としない場合には、電源を遮断するか、昇圧回路の動作を停止させることで消費電流の低減を図る方法が採られる。
例えば、このような昇圧回路を有する半導体集積回路としては、携帯電話に用いられるアンテナスイッチ集積回路がある。
かかるアンテナスイッチ集積回路においては、昇圧回路を必要とするのは、主に送信の場合である。これは、高い送信電力に対して低ひずみ特性が要求されるためであり、待ち受け時のような受信状態が継続する場合には高電圧動作は必要とされない。
【０００４】
一般に、アンテナスイッチ集積回路における半導体素子としては、ＰＩＮダイオード、ＧａＡｓ  ＦＥＴ集積回路、ＣＭＯＳ集積回路などが用いられているが、ＧａＡｓ  ＦＥＴ集積回路は、特に、低損失、高アイソレーション、低ひずみ特性が小型で実現でき、広く用いられている。
このようなＧａＡｓ  ＦＥＴ集積回路において、高周波スイッチ、制御回路、昇圧回路を１チップに集積することもできるが、用いられる素子に制約がある。
【０００５】
上述のような高電圧が必要な場合に、昇圧回路を動作させ、必要とされない場合には、昇圧回路の動作を停止させるものとしては、例えば、特許文献１、２等に開示された構成の回路がある。
図４には、このような昇圧回路を有する従来の半導体集積回路の基本回路例が示されており、以下、同図を参照しつつ従来回路について説明する。
【０００６】
この従来回路は、昇圧回路（図４においては「ＢＯＯＳＴ」と表記）１０１Ａと、エンハンスメント型ＦＥＴを用いた動作制御スイッチ１Ａと、ダイオードを用いたバイパススイッチ２１とを主たる構成要素として構成されてなるものである。
かかる構成においては、論理値Ｈｉｇｈに相当するレベルの昇圧回路制御信号がバッファ回路２Ａを介して動作制御スイッチ１Ａのゲートに印加されると、動作制御スイッチ１Ａが導通状態となり、昇圧回路１０１Ａのグランド端子（図示せず）が動作制御スイッチ１Ａを介してグランドに接続されるため、昇圧回路１０１Ａは、動作状態となる。
【０００７】
これにより、入力端子１１Ａを介して昇圧回路１０１Ａに入力された電源電圧は昇圧されて、出力端子１３Ａに昇圧電圧が出力されることとなる。
一方、このとき、バイパススイッチ２１は、その両端の電圧が逆方向電圧となるため導通せず、入力端子１１Ａと出力端子１３Ａ間が接続状態とされることはない。
【０００８】
次に、論理値Ｌｏｗに相当するレベルの昇圧回路制御信号がバッファ回路２Ａを介して動作制御スイッチ１Ａのゲートに印加されると、動作制御スイッチ１Ａは非導通状態となり、昇圧回路１０１Ａはグランド端子（図示せず）がグランドに接続されないため、動作停止状態となる。
そして、バイパススイッチ２１は、その両端の電圧関係が順方向電圧、すなわち、アノード側がカソード側より高い状態となり、導通することとなる。
ここで、入力端子１１Ａへ印加される電源電圧をＶＤＤ、バイパススイッチ２１に用いられるダイオードの順方向電圧降下をＶＦとすると、出力端子１３Ａには、ＶＤＤよりＶＦだけ低い電圧、すなわち、（ＶＤＤ−ＶＦ）が出力されることとなる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−３５４２７９号公報（第４−７頁、図１−図３）
【特許文献２】特開２００８−１２４８０５号公報（第５−８頁、図１−図３）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、上述のような昇圧回路を、例えば、ＧａＡｓ集積回路によって構成する場合、ダイオードの順方向電圧降下ＶＦが問題となる。
すなわち、ＧａＡｓ集積回路で形成できるダイオードには、ショットキーバリアダイオードやＰＩＮダイオードがあり、さらには、ＦＥＴのゲート・ソース間を接続したものを用いることも可能である。
これらダイオードのＶＦは、０.４Ｖ〜１Ｖ程度であるが、携帯電子機器の電源電圧ＶＤＤは、一般に３Ｖ以下と比較的低いため、かかる電源電圧に及ぼす影響は無視できず、ダイオードの順方向電圧ＶＦの影響を受けることのない回路構成が望まれている。
【００１１】
本発明は、上記実状に鑑みてなされたもので、昇圧回路がオフの際にバイパスされる電源電圧の電圧降下が小さい半導体集積回路を提供するものである。
【課題を解決するための手段】
【００１２】
上記本発明の目的を達成するため、本発明に係る半導体集積回路は、
外部から供給された電源電圧を昇圧出力する昇圧回路と、外部から印加された制御信号に応じて、前記昇圧回路の動作をオン・オフせしめる動作制御スイッチと、前記昇圧回路がオフ状態とされた際に、前記電源電圧を前記昇圧回路の出力側へバイパスせしめるバイパススイッチ回路とを具備してなる半導体集積回路であって、
前記バイパススイッチ回路は、デプレッション型電界効果トランジスタを介して前記電源電圧をバイパス可能に構成されてなるものである。
かかる構成において、前記バイパススイッチ回路は、デプレッション型電界効果トランジスタが前記昇圧回路の入力段と出力段とを導通可能に設けられる一方、
前記デプレッション型電界効果トランジスタのゲートと前記昇圧回路の入力段との間には抵抗器が設けられると共に、前記ゲートとグランドとの間には、エンハンスメント型電界効果トランジスタが導通可能に設けられ、前記エンハンスメント型電界効果トランジスタのゲートは、前記外部からの制御信号が印加可能とされてなるものが好適である。
【発明の効果】
【００１３】
本発明によれば、昇圧回路の動作停止状態において、その入力段側に入力された電源電圧を、従来と異なり、電圧降下が殆ど無視できる程度の大きさで出力側にバイパスすることができ、電源電圧とほぼ同一の電圧出力が可能となるという効果を奏するものである。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態における半導体集積回路の回路構成例を示す回路図である。
【図２】本発明の実施の形態における半導体集積回路の制御電圧に対する出力電圧の特性例を従来回路の特性例と共に示す特性線図である。
【図３】本発明の実施の形態における半導体集積回路の制御電圧に対する消費電流の変化特性例を従来回路の特性例と共に示す特性線図である。
【図４】従来の半導体集積回路の基本回路構成例を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体集積回路の構成例について図１を参照しつつ説明する。
本発明の実施の形態における半導体集積回路は、昇圧回路（図１においては「ＢＯＯＳＴ」と表記）１０１と、動作制御スイッチ１と、バイパススイッチ回路１０２とに大別されて構成されたものとなっている。
【００１６】
昇圧回路１０１は、公知・周知の構成を有してなるもので、代表的な基本構成としては、例えば、発振回路（図示せず）、チャージポンプ回路（図示せず）などを有して構成され、入力された電圧を所望電圧に昇圧して出力可能に構成されてなるものである。
【００１７】
かかる昇圧回路１０１の入力段には、昇圧用電源入力端子１１を介して昇圧されるべき電源電圧が印加されるようになっている。
また、昇圧回路１０１の出力段は、出力端子１３に接続されたものとなっている。
さらに、本発明の実施の形態においては、昇圧回路１０１のグランド端子（図示せず）が、動作制御スイッチ１に接続されており、詳細は後述するように、動作制御スイッチ１の動作によって、グランドとの接続が断続されるようになっている。
【００１８】
本発明の実施の形態における動作制御スイッチ１は、ＧａＡｓからなるエンハンスメント型ＦＥＴ（電界効果トランジスタ）が用いられており、そのゲートには、バッファ回路２の出力段が接続されており、昇圧回路制御入力端子１２に入力された制御信号がバッファ回路２を介して印加可能となっている。
また、エンハンスメント型ＦＥＴのドレインは、昇圧回路１０１のグランド端子（図示せず）に、ソースは、グランドに、それぞれ接続されている。
【００１９】
そして、動作制御スイッチ１は、バッファ回路２を介してゲートに論理値Ｈｉｇｈに相当するレベルの制御信号が入力されると導通し、それによって、昇圧回路１０１のグランド端子（図示せず）をグランドに接続できるようになっており、この時、昇圧回路１０１は動作状態となるようになっている。
【００２０】
バイパススイッチ回路１０２は、ＧａＡｓからなるディプレッション型ＦＥＴ３と、ＧａＡｓからなるエンハンスメント型ＦＥＴ４と、抵抗器５とを有して構成されたものとなっており、昇圧回路制御入力端子１２に印加される制御信号に応じて、昇圧用電源入力端子１１と、出力端子１３との間で、昇圧回路１０１をバイパスさせるものとなっている（詳細は後述）。
【００２１】
以下、かかるバイパススイッチ回路１０２の具体的な構成について説明すれば、まず、ディプレッション型ＦＥＴ３は、そのソース（又はドレイン）が昇圧用電源入力端子１１に接続されると共に、抵抗器５を介してゲートに接続される一方、ドレイン（又はソース）は、出力端子１３に接続されたものとなっている。
また、ディプレッション型ＦＥＴ３のゲートは、エンハンスメント型ＦＥＴ４のドレインに接続されている。
エンハンスメント型ＦＥＴ４は、そのゲートがバッファ回路２の出力段に接続される一方、ソース（又はドレイン）がグランドに接続されたものとなっている。
【００２２】
次に、かかる構成における動作について説明する。
まず、昇圧回路制御入力端子１２に論理値Ｈｉｇｈに相当するレベルの制御信号が印加されると、動作制御スイッチ１が導通状態となり、昇圧回路１０１のグランド端子（図示せず）が動作制御スイッチ１を介してグランドに接続されるため、昇圧回路１０１が動作状態となる。
【００２３】
一方、バイパススイッチ回路１０２においては、エンハンスメント型ＦＥＴ４が導通状態となり、ディプレッション型ＦＥＴ３のゲートがグランドに接続されることとなる。
この際、昇圧用電源入力端子１１に印加されている電源電圧が、ディプレッション型ＦＥＴ３のピンチオフ電圧以上であれば、ディプレッション型ＦＥＴ３は非導通状態となる。
したがって、出力端子１３には、昇圧回路１０１からの昇圧電圧が出力されることとなる。
【００２４】
次に、昇圧回路制御入力端子１２に論理値Ｌｏｗに相当するレベルの制御信号が印加されると、動作制御スイッチ１は非導通状態となり、昇圧回路１０１は非動作状態（動作停止状態）となる。
また、バイパススイッチ回路１０２においては、エンハンスメント型ＦＥＴ４が非導通状態となり、ディプレッション型ＦＥＴ３のゲートとグランドとの接続が断たれることとなる。
【００２５】
その一方、ディプレッション型ＦＥＴ３のゲートには、抵抗器５を介して昇圧用電源入力端子１１に印加されている電源電圧が印加されるため、ディプレッション型ＦＥＴ３は導通状態となる。
昇圧回路１０１は、先に述べたように動作停止状態であるので、出力端子１３には、昇圧用電源入力端子１１に印加された電源電圧がディプレッション型ＦＥＴ３を介して出力されることとなる。
この場合、ディプレッション型ＦＥＴ３の導通抵抗による電圧降下が生ずるが、例えば、導通抵抗が１００Ωとなるように設計されているとして、出力負荷電流が５０μＡ供給されたとすると、電圧降下は、１００Ω×５０μＡ＝５ｍＶとなり、その大きさは従来に比して十分小さなものであり、僅かな電圧降下に抑えられるものとなっている。
【００２６】
この電圧降下は、ディプレッション型ＦＥＴ３の導通抵抗と負荷電流によって決定されるため、導通抵抗の設計によって電圧降下量を制御することが可能である。これに対して、例えば、図４に示されたような従来回路においては、バイパススイッチ２１としてのダイオードの順方向電圧ＶＦによって電圧降下量が定まるため、電圧降下量を所望の量に細に設定することはできない。
この点、本発明の実施の形態における半導体集積回路においては、昇圧回路１０１のＯＦＦ状態での出力端子１３における出力電圧の電圧降下は上述のように極めて僅かなものとなっている。
【００２７】
図２には、上述した本発明の実施の形態における半導体集積回路の出力電圧特性のシミュレーション結果が従来回路の出力電圧特性のシミュレーション結果と共に示されており、以下、同図について説明する。
まず、図２において、横軸は、昇圧回路制御入力端子１２に印加される制御電圧ＶＣＴＬを、縦軸は、出力端子１３における出力電圧を、それぞれ表している。
【００２８】
図２において、点線で示された特性線は、本発明の実施の形態における半導体集積回路において制御電圧ＶＣＴＬの変化に対する出力電圧の変化のシミュレーション結果を表した特性線であり、実線で示された特性線は、従来回路における同様なシミュレーション結果を表した特性線である。
このシミュレーションは、電源電圧ＶＤＤ＝２.７Ｖ、負荷電流約５０μＡの条件で、昇圧回路１０１には、昇圧時の出力電圧が約９.５Ｖとなるものを用いたとして行われたものである。
【００２９】
図２において、制御電圧ＶＣＴＬが０.９Ｖ以下の領域は、制御信号が論理値Ｌｏｗであることに相当し、この領域において昇圧回路１０１（図４の従来回路にあっては、昇圧回路１０１Ａ）は、オフ状態である。
一方、制御電圧ＶＴＣＬが１Ｖ以上の領域は、制御信号が論理値Ｈｉｇｈであることに相当し、この領域において昇圧回路１０１（図４の従来回路にあっては、昇圧回路１０１Ａ）は、オン状態である。
【００３０】
制御電圧ＶＣＴＬが１Ｖ以上では、本発明の実施の形態における半導体集積回路も従来回路も出力電圧は殆ど差がないが、制御電圧ＶＣＴＬが０.９Ｖ以下の領域では、本発明の実施の形態における半導体集積回路では、電源電圧ＶＤＤとほぼ同一の電圧出力が得られているのに対して、従来回路では、約０.４Ｖ低下した電圧が出力されており、本発明の実施の形態における半導体集積回路の出力特性が確実に改善されていることが確認できるものとなっている。
【００３１】
図３には、制御電圧ＶＣＴＬの変化に対する消費電流のシミュレーション結果が示されており、以下、同図について説明する。
シミュレーションの条件は、図２で説明したと同様であるので、ここでの再度の詳細な説明は省略することとする。
図３において、点線で示された特性線は、本発明の実施の形態における半導体集積回路の制御電圧ＶＣＴＬの変化に対する消費電流ＩＤＤの変化を、実線で示された特性線は、従来回路の制御電圧ＶＣＴＬの変化に対する消費電流ＩＤＤの変化を、それぞれ表している。
【００３２】
同図によれば、いずれの特性線もほぼ同一であり、本発明の実施の形態における半導体集積回路にあっては、バイパススイッチ回路１０２を設けたにも関わらず、従来回路に比して消費電流の増加を伴うことがないものであることが確認できる。
【符号の説明】
【００３３】
１…動作制御スイッチ
２…バッファ回路
３…デプレッション型ＦＥＴ
４…エンハンスメント型ＦＥＴ
１０１…昇圧回路
１０２…バイパススイッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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