(57)【要約】【課題】高感度な撮像装置を提供する。【解決手段】このＣＭＯＳイメージセンサ（撮像装置）は、電子を蓄積するための電子蓄積部３ｂと、電子蓄積部３ｂに電圧を印加するための蓄積ゲート電極１０と、電子蓄積部３ｂに蓄積された電子を衝突電離させて増倍するための電子増倍部３ａと、電子増倍部３ａに電圧を印加するための増倍ゲート電極８と、蓄積ゲート電極１０と増倍ゲート電極８との間に設けられ、電子を転送させるための転送ゲート電極９と、増倍ゲート電極８、転送ゲート電極９および蓄積ゲート電極１０の下方に設けられ、電子を転送する経路を形成するための埋込み層３とを備え、埋込み層３の増倍ゲート電極８の下方に対応する領域の不純物濃度は、転送ゲート電極９の下方に対応する領域の不純物濃度よりも高い。【選択図】図３
2010010740.tif 000002
【特許請求の範囲】
【請求項１】
信号電荷を蓄積するための電荷蓄積部と、
前記電荷蓄積部に電圧を印加するための第１電極と、
前記電荷蓄積部に蓄積された信号電荷を衝突電離させて増加するための電荷増加部と、
前記電荷増加部に電圧を印加するための第２電極と、
前記第１電極と前記第２電極との間に設けられ、信号電荷を転送させるための第３電極と、
少なくとも前記第１電極、前記第２電極および前記第３電極の下方に設けられ、信号電荷を転送する経路を形成するための不純物領域とを備え、
前記不純物領域の前記第２電極の下方に対応する領域の不純物濃度は、前記第３電極の下方に対応する領域の不純物濃度よりも高い、撮像装置。
【請求項２】
半導体基板をさらに備え、
前記不純物領域は、前記半導体基板に設けられており、
同じ電圧が印加されたときの前記第２電極の下方のポテンシャルが極大となる位置の前記半導体基板表面からの深さは、前記第３電極の下方のポテンシャルが極大となる位置の深さよりも大きい、請求項１に記載の撮像装置。
【請求項３】
前記不純物領域の前記第１電極の下方に対応する領域の不純物濃度は、前記第３電極の下方に対応する領域の不純物濃度よりも高い、請求項１または２に記載の撮像装置。
【請求項４】
前記第２電極の前記第３電極と反対側に設けられる第４電極と、
前記第１電極の前記第３電極と反対側に設けられる第５電極とをさらに備え、
前記不純物領域は、前記第４電極および前記第５電極の下方にも設けられ、前記不純物領域の前記第２電極の下方に対応する領域の不純物濃度は、前記第４電極および前記第５電極の下方に対応する領域の不純物濃度よりも高い、請求項１〜３のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、特に、信号電荷を増加するための電荷増加部を備えた撮像装置に関する。
【背景技術】
【０００２】
従来、信号電荷を増加するための電荷増加部（電子増加部）を備えた撮像装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、電子（信号電荷）を蓄積するための電子蓄積部と、電子蓄積部に電子を蓄積させるための蓄積ゲート電極と、電子蓄積部に蓄積された電子を衝突電離させて増加（増倍）するための電子増加部と、衝突電離により電子を増加させる電界を電子増加部に発生させるための増倍ゲート電極と、蓄積ゲート電極および増倍ゲート電極の間に設けられる転送ゲート電極と、増倍ゲート電極、転送ゲート電極および蓄積ゲート電極の下方に設けられ、電子を転送する経路を形成するための不純物領域とを備えた撮像装置が開示されている。この撮像装置では、電子蓄積部と電子増加部との間において、電子の転送が繰り返し行われることにより、電子の増加が行われる。
【０００４】
【特許文献１】特開２００８−６０５５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１に記載の撮像装置は、電子の増加を行うことにより、光量が乏しい環境における撮像に適したものである一方、撮像装置の感度については更なる向上が望まれている。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、高感度な撮像装置を提供することをその目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の撮像装置は、信号電荷を蓄積するための電荷蓄積部と、電荷蓄積部に電圧を印加するための第１電極と、電荷蓄積部に蓄積された信号電荷を衝突電離させて増加するための電荷増加部と、電荷増加部に電圧を印加するための第２電極と、第１電極と第２電極との間に設けられ、信号電荷を転送させるための第３電極と、少なくとも第１電極、第２電極および第３電極の下方に設けられ、信号電荷を転送する経路を形成するための不純物領域とを備え、不純物領域の第２電極の下方に対応する領域の不純物濃度は、第３電極の下方に対応する領域の不純物濃度よりも高い。
【発明の効果】
【０００８】
上記の構成により、撮像装置の感度を高くすることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
【００１０】
（第１実施形態）
図１は、本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。図２および図３は、本発明の第１実施形態によるＣＭＯＳイメージセンサの構造を示した断面図である。図４は、本発明の第１実施形態によるＣＭＯＳイメージセンサの画素を示した平面図であり、図５は、本発明の第１実施形態によるＣＭＯＳイメージセンサの回路構成を示した回路図である。第１実施形態では、撮像装置の一例であるアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサに本発明を適用した場合について説明する。
【００１１】
第１実施形態によるＣＭＯＳイメージセンサは、図１に示すように、マトリクス状（行列状）に配置された複数の画素５０を含む撮像部５１と、行選択レジスタ５２と、列選択レジスタ５３とを備えている。
【００１２】
ＣＭＯＳイメージセンサの画素５０の断面構造としては、図２および図３に示すように、ｎ型シリコン基板１００の表面上に形成されたｐ型ウェル領域１の表面に、各画素５０をそれぞれ分離するための素子分離領域２が形成されている。なお、ｎ型シリコン基板１００は、本発明の「半導体基板」の一例である。素子分離領域２によって囲まれる各画素５０のｐ型ウェル領域１の表面には、ｎ−型およびｎ型不純物領域からなる埋込み層３を挟むように所定の間隔を隔てて、フォトダイオード（ＰＤ）部４およびｎ型不純物領域からなるフローティングディフュージョン領域（ＦＤ領域）５が形成されている。なお、埋込み層３は、本発明の「不純物領域」の一例である。
【００１３】
埋込み層３の後述する増倍ゲート電極８下の領域（電子増倍部３ａ）における不純物のピーク濃度は、増倍ゲート電極８以外の電極下の領域における不純物のピーク濃度よりも高くなるように構成されている。具体的には、増倍ゲート電極８以外の電極下の埋込み層３における不純物のピーク濃度が約８．５×１０１６ｃｍ-3であるのに対して、増倍ゲート電極８下の埋込み層３（電子増倍部３ａ）における不純物のピーク濃度は、約２．５×１０１７ｃｍ-3になるように構成されている。不純物として、たとえば、Ａｓ（砒素）などが注入されている。これにより、各電極にそれぞれ同じレベルの信号を供給した際（同じ電圧を印加した際）に、増倍ゲート電極８下の埋込み層３の電位が、増倍ゲート電極８以外の電極下の埋込み層３の電位よりも高くなるように構成されている。
【００１４】
ＰＤ部４は、入射光量に応じて電子を生成するとともに、その生成された電子を蓄積する機能を有し、ＰＤ部４は、素子分離領域２に隣接するとともに、埋込み層３に隣接するように形成されている。ＦＤ領域５は、転送された電子による信号電荷を保持するとともに、この信号電荷を電圧に変換する機能を有する。また、ＦＤ領域５は、埋込み層３に隣接するように形成されている。
【００１５】
埋込み層３の上面上には、ＳｉＯ２からなるゲート絶縁膜６が形成されている。ゲート絶縁膜６上には、転送ゲート電極７と、増倍ゲート電極８と、転送ゲート電極９と、蓄積ゲート電極１０と、読出ゲート電極１１とが、ＰＤ部４側からＦＤ領域５側に向かってこの順番に形成されている。また、ＦＤ領域５と隣接するように、ゲート絶縁膜６を介してリセットゲート電極１２が形成されているとともに、リセットゲート電極１２を挟んでＦＤ領域５と対向するように、リセットドレイン領域１３が形成されている。増倍ゲート電極８下の埋込み層３には、電子増倍部３ａが設けられているとともに、蓄積ゲート電極１０下の埋込み層３には、電子蓄積部３ｂが設けられている。なお、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１は、それぞれ、本発明の「第４電極」、「第２電極」、「第３電極」、「第１電極」および「第５電極」の一例である。また、電子増倍部３ａは、本発明の「電荷増加部」の一例であるとともに、電子蓄積部３ｂは、本発明の「電荷蓄積部」の一例である。
【００１６】
図３および図４に示すように、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１には、それぞれ、コンタクト部７ａ、８ａ、９ａ、１０ａおよび１１ａを介して、電圧制御のためのクロック信号Φ１、Φ２、Φ３、Φ４およびΦ５を供給する配線層２０、２１、２２、２３および２４が電気的に接続されている。なお、この配線層２０、２１、２２、２３および２４は、行毎に形成されているとともに、各行の複数の画素５０の転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１にそれぞれ電気的に接続されている。ＦＤ領域５には、コンタクト部５ａを介して信号を取り出すための信号線２５が電気的に接続されている。
【００１７】
図３に示すように、転送ゲート電極７、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１に、それぞれ、配線層２０、２２、２３および２４を介してクロック信号Φ１、Φ３、Φ４およびΦ５のオン信号（Ｈレベルの信号）が供給されている場合には、転送ゲート電極７、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１に約２．９Ｖの電圧が印加されるように構成されている。
【００１８】
転送ゲート電極７、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１に約２．９Ｖの電圧が印加される場合（Ｈレベルの信号が供給される場合）には、転送ゲート電極７、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１下の埋込み層３が約４Ｖの電位に調整された状態になる。
【００１９】
増倍ゲート電極８に配線層２１からクロック信号Φ２のオン信号（Ｈレベルの信号）が供給されている場合には、増倍ゲート電極８に約１２Ｖの電圧が印加されるように構成されている。これにより、増倍ゲート電極８にクロック信号Φ２のオン信号（Ｈレベルの信号）が供給されている場合には、増倍ゲート電極８下の埋込み層３が約１３Ｖの高い電位に調整された状態になるように構成されている。
【００２０】
転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１に、それぞれ、クロック信号Φ１、Φ２、Φ３、Φ４およびΦ５のオフ信号（Ｌレベルの信号）が供給されている場合には、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１に約０Ｖの電圧が印加されるように構成されている。このとき、埋込み層３において、転送ゲート電極７、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１下の埋込み層３が、約１.５Ｖの電位に調整された状態となるとともに、高濃度に構成された増倍ゲート電極８下の埋込み層３（電子増倍部３ａ）の電位は、約２．５Ｖの電位に調整された状態となるように構成されている。
【００２１】
ＦＤ領域５は、約５Ｖの電位になるように調整されている。また、リセットドレイン領域１３は、約５Ｖの電位になるように調整されているとともに、ＦＤ領域５に保持された電子の排出部としての機能を有する。
【００２２】
転送ゲート電極７は、オン信号（Ｈレベルの信号）が供給されることにより、ＰＤ部４により生成された電子を、転送ゲート電極７下の埋込み層３を介して増倍ゲート電極８下の埋込み層３に位置する電子増倍部３ａに転送する機能を有している。転送ゲート電極７下の埋込み層３は、転送ゲート電極７にオフ信号（Ｌレベルの信号）が供給されている場合には、ＰＤ部４と、増倍ゲート電極８下の埋込み層３（電子増倍部３ａ）とを区分する分離障壁として機能する。
【００２３】
増倍ゲート電極８は、オン信号が供給されることにより、増倍ゲート電極８下の埋込み層３に位置する電子増倍部３ａに高電界が印加されるように構成されている。そして、ＰＤ部４から転送ゲート電極７下の埋込み層３を介して転送された電子が、電子増倍部３ａに発生した高電界により加速されるとともに、埋込み層３における格子原子との衝突電離によって増倍されるように構成されている。
【００２４】
転送ゲート電極９は、オン信号が供給されることにより、増倍ゲート電極８下の埋込み層３（電子増倍部３ａ）と、蓄積ゲート電極１０下の埋込み層３に設けられた電子蓄積部３ｂとの間において、電子を転送する機能を有する。転送ゲート電極９は、オフ信号が供給されることにより、増倍ゲート電極８下の電子増倍部３ａと蓄積ゲート電極１０下の電子蓄積部３ｂとの間を電子が転送されるのを抑制するための電荷転送障壁として機能する。
【００２５】
読出ゲート電極１１は、オン信号が供給されることにより、蓄積ゲート電極１０下の埋込み層３（電子蓄積部３ｂ）に蓄積された電子をＦＤ領域５に転送する機能を有する。読出ゲート電極１１にオフ信号が供給されている場合には、蓄積ゲート電極１０下の埋込み層３（電子蓄積部３ｂ）とＦＤ領域５とを区分する機能を有する。
【００２６】
図４および図５に示すように、各々の画素５０は、リセットゲートトランジスタＴｒ１と、増幅トランジスタＴｒ２と、画素選択トランジスタＴｒ３とを備えている。リセットゲートトランジスタＴｒ１のリセットゲート電極１２には、コンタクト部１２ａを介してリセットゲート線３０が接続されており、リセット信号が供給される。リセットゲートトランジスタＴｒ１のドレイン（リセットドレイン１３）は、コンタクト部１３ａを介して電源電位（ＶＤＤ）線３１に接続される。リセットゲートトランジスタＴｒ１のソースおよび読出ゲート電極１１のソースを構成するＦＤ領域５と増幅トランジスタＴｒ２のゲート４０とは、コンタクト部５ａおよび４０ａを介して信号線２５により接続されている。増幅トランジスタＴｒ２のソースには、画素選択トランジスタＴｒ３のドレインが接続されている。画素選択トランジスタＴｒ３のゲート４１には、コンタクト部４１ａを介して行選択線３２が接続されるとともに、ソースには、コンタクト部４２を介して出力線３３が接続されている。
【００２７】
図６および図８は、本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作を説明するための信号波形図である。図７および図９は、本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作を説明するためのポテンシャル図である。
【００２８】
まず、ＰＤ部４に光が入射されると、光電変換により、ＰＤ部４に電子が生成される。そして、図６および図７に示す期間Ａにおいて、転送ゲート電極７に約２．９Ｖの電圧が印加された後、増倍ゲート電極８に約１２Ｖの電圧が印加される。これにより、転送ゲート電極７下の埋込み層３の電位が約４Ｖに調整された状態で、増倍ゲート電極８下の埋込み層３の電位が約１３Ｖの高い電位に調整される。このとき、ＰＤ部４（約３Ｖ）により生成された電子は、転送ゲート電極７下の埋込み層３（約４Ｖ）を介して、より高電位（約１３Ｖ）である増倍ゲート電極８下の埋込み層３（電子増倍部３ａ）に転送されるとともに、電子は、電子増倍部３ａにおいて衝突電離することにより増倍される。この後、転送ゲート電極７に約０Ｖの電圧が印加される。
【００２９】
次に、期間Ｂにおいて、転送ゲート電極９に約２．９Ｖの電圧が印加された後に、増倍ゲート電極８に約０Ｖの電圧を印加する。これにより、電子は、増倍ゲート電極８下の電子増倍部３ａ（約２．５Ｖ）から、より高電位（約４Ｖ）である転送ゲート電極９下の埋込み層３に転送される。
【００３０】
そして、期間Ｃにおいて、蓄積ゲート電極１０に約２．９Ｖの電圧が印加された後、転送ゲート電極９に約０Ｖの電圧が印加される。これにより、電子は、転送ゲート電極９下の埋込み層３から、より高電位（約４Ｖ）である蓄積ゲート電極１０下の埋込み層３（電子蓄積部３ｂ）に転送される。
【００３１】
そして、期間Ｄにおいて、読出ゲート電極１１に約２．９Ｖの電圧が印加されることにより、読出ゲート電極１１下の埋込み層３の電位が約４Ｖの状態に調整される。そして、蓄積ゲート電極１０に約０Ｖの電圧が印加される。これにより、電子は、読出ゲート電極１１下の埋込み層３（約４Ｖ）を介して、ＦＤ領域５に転送される。以上により、電子の転送動作は完了する。
【００３２】
電子の増倍動作においては、図６および図７の期間Ａ〜期間Ｃの動作を行うことにより蓄積ゲート電極１０下の埋込み層３（電子蓄積部３ｂ）に電子が蓄積された状態で、図８および図９に示す期間Ｅにおいて、増倍ゲート電極８に約１２Ｖの電圧が印加されるとともに、期間Ｆにおいて、転送ゲート電極９に約２．９Ｖの電圧が印加される。これにより、増倍ゲート電極８下の埋込み層３（電子増倍部３ａ）が約１３Ｖの電位に調整された後に、転送ゲート電極９下の埋込み層３が約４Ｖの電位に調整される状態になる。そして、蓄積ゲート電極１０に約０Ｖの電圧が印加されることにより、電子蓄積部３ｂに蓄積された電子は、転送ゲート電極９下の埋込み層３（約４Ｖ）を介して、より高電位である増倍ゲート電極８下の埋込み層３（電子増倍部３ａ）に転送される。
【００３３】
電子は、電子増倍部３ａに転送されることにより、上述したように増倍される。そして、期間Ｇにおいて、転送ゲート電極９に約０Ｖの電圧が印加されることにより、増倍動作が完了する。なお、上述の期間Ａ〜Ｃおよび期間Ｅ〜Ｇの動作（電子増倍部３ａおよび電子蓄積部３ｂ間の電子の転送動作）が複数回（たとえば、約４００回）行われるように制御されることにより、ＰＤ部４から転送された電子は約２０００倍に増倍される。このように増倍されて蓄積された電子による信号電荷は、ＦＤ領域５および信号線２５を介して、電圧信号として読み出される。
【００３４】
図１０は、本発明の第１実施形態による埋込み層３に注入される不純物のプロファイルを示す図である。図１１は、本発明の第１実施形態によるゲート絶縁膜６と埋込み層３との界面近傍における電位を示す図である。
【００３５】
図１０の実線に示すように、増倍ゲート電極８下の埋込み層３（電子増倍部３ａ）（図３参照）における不純物の濃度は、ゲート絶縁膜６と埋込み層３との界面において、最も大きくなっており、この濃度（ピーク濃度）は、約２．５×１０１７ｃｍ-3となっている。そして、不純物の濃度は、埋込み層３の深さ方向に沿って徐々に小さくなっている。また、図１０の点線に示すように、増倍ゲート電極８以外の電極下の埋込み層３における不純物の濃度は、ゲート絶縁膜６と埋込み層３との界面において、最も大きくなっており、この濃度（ピーク濃度）は、約８．５×１０１６ｃｍ-3となっている。そして、不純物の濃度は、埋込み層３の深さ方向に沿って徐々に小さくなっている。
【００３６】
次に、増倍ゲート電極８下の埋込み層３（電子増倍部３ａ）における不純物のピーク濃度を、約２．５×１０１７ｃｍ-3とした場合と、比較例として、増倍ゲート電極８以外の電極下の埋込み層３における不純物のピーク濃度と同じ約８．５×１０１６ｃｍ-3にした場合との比較について説明する。比較例では、図１１の点線に示すように、増倍ゲート電極８下の電位は、ポテンシャルが最大となる点がゲート絶縁膜６と埋込み層３との界面近傍となっている。一方、増倍ゲート電極８下の埋込み層３（電子増倍部３ａ）における不純物のピーク濃度を約２．５×１０１７ｃｍ-3とした第１実施形態では、図１１の実線に示すように、ポテンシャルが最大となる点が埋込み層３の深さ方向に対して深くなる。つまり、ポテンシャルが最大となる点がゲート絶縁膜６と埋込み層３との界面から遠くなっている。その結果、電子のチャネルがゲート絶縁膜６と埋込み層３との界面から遠くなる。
【００３７】
本願発明者によるシミュレーションにより、約８．５×１０１６ｃｍ-3の不純物のピーク濃度を有する埋込み層３（比較例）に３Ｖ程度の電圧を印加した場合、電子のチャネルは、増倍ゲート電極８と埋込み層３との界面から離れた位置に形成されている一方、埋込み層３に１２Ｖの電圧を印加した場合、電子のチャネルは、増倍ゲート電極８と埋込み層３との界面近傍に形成され、電子は界面をこすりながら転送および増倍されることが確認された。これに対して、約２．５×１０１７ｃｍ-3の不純物のピーク濃度を有する埋込み層３（第１実施形態）に１２Ｖの電圧を印加した場合では、電子のチャネルは、増倍ゲート電極８と埋込み層３との界面から離れて形成されることが確認された。
【００３８】
また、本願発明者による実験により、増倍ゲート電極８下の埋込み層３（電子増倍部３ａ）における不純物のピーク濃度（約２．５×１０１７ｃｍ-3）を、増倍ゲート電極８以外の電極下の埋込み層３における不純物のピーク濃度（約８．５×１０１６ｃｍ-3）よりも大きくした場合、増倍ゲート電極８に印加する電圧を、所定の電圧から２Ｖ小さくしても、電子の増倍率は、不純物のピーク濃度が約８．５×１０１６ｃｍ-3である場合に比べて、約３倍向上することが確認された。理由としては、増倍ゲート電極８下の埋込み層３における不純物のピーク濃度を大きくすることにより、電子の増倍時に増倍ゲート電極８に高電圧を印加しても、増倍ゲート電極８下の埋込み層３における電位のピーク位置（電子のチャネル）が界面から離れていることにより、効率良く増倍が行われたと考えられる。
【００３９】
上記埋め込み層３における不純物濃度が一様であるならば、高電圧を印加する増倍ゲート電極８の下方は、印加電圧の低い増倍ゲート電極８以外の下方と比較して電子のチャネルが埋込み層３の深さ方向に対して比較的浅くなってしまう。これに対して第１実施形態では、上記のように、埋込み層３の増倍ゲート電極８の下方に対応する領域の不純物のピーク濃度（約２．５×１０１７ｃｍ-3）を増倍ゲート電極８以外の電極の下方に対応する領域の不純物のピーク濃度（約８．５×１０１６ｃｍ-3）よりも高くすることによって、増倍ゲート電極８の下方の電子のチャネルが増倍ゲート電極８以外の下方より埋込み層３の界面に対して浅くなるのを防ぎ、電子のチャネルを基板の表面から深くすることができる。その結果、電子と埋込み層３の表面の界面準位との間の相互作用を抑制することができるので、この相互作用に起因するノイズと信号量の低下を抑制することができる。これにより、電子の増倍の効率を大きくすることができる。また、埋込み層３の増倍ゲート電極８の下方に対応する領域の不純物のピーク濃度を増倍ゲート電極８以外の電極の下方に対応する領域の不純物のピーク濃度よりも高くすることによって、増倍ゲート電極８に印加する電圧を多少小さくしても増倍ゲート電極８の下方に形成される電位の井戸を深く保つことができるので、増倍ゲート電極８に印加する電圧を小さくすることによりＣＭＯＳイメージセンサの消費電力を低くすることができる。また、埋込み層３の増倍ゲート電極８の下方に対応する領域の不純物のピーク濃度を転送ゲート電極７の下方に対応する領域の不純物のピーク濃度よりも高くすることによって、ＰＤ部４と電子増倍部３ａとの間に電位の障壁を容易に形成することができる。また、埋込み層３の増倍ゲート電極８の下方に対応する領域の不純物のピーク濃度を転送ゲート電極９の下方に対応する領域の不純物のピーク濃度よりも高くすることによって、電子増倍部３ａと電子蓄積部３ｂとの間に電位の障壁を容易に形成することができるとともに、増倍ゲート電極８の下方の電位と転送ゲート電極９の下方の電位との電位差を大きくすることができる。
【００４０】
また、第１実施形態では、上記のように、同じ電圧が印加されたときの増倍ゲート電極８の下方に対応する領域（電子増倍部３ａ）のポテンシャルが極大となる位置の半導体基板１００の表面（埋込み層３とゲート絶縁膜６との界面）からの深さを、増倍ゲート電極８以外の電極の下方に対応する領域のポテンシャルが極大となる位置の半導体基板１００の表面からの深さよりも大きくすることによって、容易に、電子のチャネルを半導体基板１００の表面から深くすることができる。
【００４１】
また、第１実施形態では、上記のように、増倍ゲート電極８の転送ゲート電極９と反対側に設けられる転送ゲート電極７と、蓄積ゲート電極１０の転送ゲート電極９と反対側に設けられる読出ゲート電極１１とを備えることによって、電子の増倍を増倍ゲート電極８と蓄積ゲート電極１０との間において行っている際に、転送ゲート電極７および読出ゲート電極１１に約０Ｖの電圧を印加することにより、ＰＤ部４と電子増倍部３ａとの間、および、電子蓄積部３ｂとＦＤ領域５との間にポテンシャルの障壁を形成することができる。これにより、電子増倍部３ａおよび電子蓄積部３ｂから、ぞれぞれ、ＰＤ部４およびＦＤ領域５側に電子が漏れるのを抑制することができる。
【００４２】
（第２実施形態）
図１２は、本発明の第２実施形態によるＣＭＯＳイメージセンサにおけるポテンシャル図である。この第２実施形態のＣＭＯＳイメージセンサでは、上記第１実施形態と異なり、蓄積ゲート電極１０下の埋込み層３（電子蓄積部３ｂ）の不純物のピーク濃度が、転送ゲート電極７、転送ゲート電極９および読出しゲート電極１１下の埋込み層３の不純物のピーク濃度よりも大きくなるように構成されている。
【００４３】
図１２に示すように、第２実施形態では、蓄積ゲート電極１０下の埋込み層３（電子蓄積部３ｂ）の不純物のピーク濃度は、電子増倍部３ａの不純物のピーク濃度と同じ約２．５×１０１７ｃｍ-3となっている。つまり、増倍ゲート電極８および蓄積ゲート電極１０下の不純物のピーク濃度は、転送ゲート電極７、転送ゲート電極９および読出ゲート電極１１下の不純物のピーク濃度よりも大きくなるように構成されている。なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００４４】
図１３および図１４は、本発明の第２実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作を説明するためのポテンシャル図である。次に、図６、図８、図１３および図１４を参照して、第２実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作について説明する。
【００４５】
まず、ＰＤ部４に光が入射されると、光電変換により、ＰＤ部４に電子が生成される。そして、図６および図１３に示す期間Ａにおいて、転送ゲート電極７に約２．９Ｖの電圧が印加された後、増倍ゲート電極８に約１２Ｖの電圧が印加される。これにより、転送ゲート電極７下の埋込み層３の電位が約４Ｖに調整された状態で、増倍ゲート電極８下の埋込み層３の電位が約１３Ｖの高い電位に調整される。このとき、ＰＤ部４（約３Ｖ）により生成された電子は、転送ゲート電極７下の埋込み層３（約４Ｖ）を介して、より高電位（約１３Ｖ）である増倍ゲート電極８下の埋込み層３（電子増倍部３ａ）に転送されるとともに、電子は、電子増倍部３ａにおいて衝突電離することにより増倍される。この後、転送ゲート電極７に約０Ｖの電圧が印加される。
【００４６】
次に、期間Ｂにおいて、転送ゲート電極９に約２．９Ｖの電圧が印加された後に、増倍ゲート電極８に約０Ｖの電圧を印加する。これにより、電子は、増倍ゲート電極８下の電子増倍部３ａ（約２．５Ｖ）から、より高電位（約４Ｖ）である転送ゲート電極９下の埋込み層３に転送される。
【００４７】
そして、期間Ｃにおいて、蓄積ゲート電極１０に約２．９Ｖの電圧が印加された後、転送ゲート電極９に約０Ｖの電圧が印加される。これにより、電子は、転送ゲート電極９下の埋込み層３から、より高電位（約５Ｖ）である蓄積ゲート電極１０下の埋込み層３（電子蓄積部３ｂ）に転送される。
【００４８】
そして、期間Ｄにおいて、読出ゲート電極１１に約２．９Ｖの電圧が印加されることにより、読出ゲート電極１１下の埋込み層３の電位が約４Ｖの状態に調整される。そして、蓄積ゲート電極１０に約０Ｖの電圧が印加される。これにより、電子は、読出ゲート電極１１下の埋込み層３（約４Ｖ）を介して、ＦＤ領域５に転送される。以上により、電子の転送動作は完了する。
【００４９】
電子の増倍動作においては、図６および図１３の期間Ａ〜期間Ｃの動作を行うことにより蓄積ゲート電極１０下の埋込み層３（電子蓄積部３ｂ）に電子が蓄積された状態で、図８および図１４に示す期間Ｅにおいて、増倍ゲート電極８に約１２Ｖの電圧が印加されるとともに、期間Ｆにおいて、転送ゲート電極９に約２．９Ｖの電圧が印加される。これにより、増倍ゲート電極８下の埋込み層３（電子増倍部３ａ）が約１３Ｖの電位に調整された後に、転送ゲート電極９下の埋込み層３が約４Ｖの電位に調整される状態になる。そして、蓄積ゲート電極１０に約０Ｖの電圧が印加されることにより、電子蓄積部３ｂに蓄積された電子は、転送ゲート電極９下の埋込み層３（約４Ｖ）を介して、より高電位である増倍ゲート電極８下の埋込み層３（電子増倍部３ａ）（約１３Ｖ）に転送される。
【００５０】
電子は、電子増倍部３ａに転送されることにより、上述したように増倍される。そして、期間Ｇにおいて、転送ゲート電極９に約０Ｖの電圧が印加されることにより、増倍動作が完了する。
【００５１】
第２実施形態では、上記のように、埋込み層３の蓄積ゲート電極１０の下方に対応する領域の不純物のピーク濃度（約２．５×１０１７ｃｍ-3）を、転送ゲート電極９の下方に対応する領域の不純物のピーク濃度（約８．５×１０１６ｃｍ-3）よりも高くすることによって、蓄積ゲート電極１０の下方に対応する領域の不純物のピーク濃度を転送ゲート電極９の下方に対応する領域の不純物のピーク濃度と等しくする場合と比べて、蓄積ゲート電極１０の下方に対応する領域の電位を大きくすることができるので、より多量の電子を保持することができる。
【００５２】
また、第２実施形態では、上記のように、埋込み層３の蓄積ゲート電極１０の下方に対応する領域の不純物のピーク濃度と、増倍ゲート電極８の下方に対応する領域の不純物のピーク濃度とを略等しくすることによって、蓄積ゲート電極１０の下方の電子蓄積部３ｂと、増倍ゲート電極８の下方の電子増倍部３ａとを同時に形成することができる。
【００５３】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００５４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５５】
たとえば、上記第１および第２実施形態では、撮像装置の一例として各画素５０において信号電荷を増幅するアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサを示したが、本発明はこれに限らず、各画素において信号電荷を増幅しないパッシブ（Ｐａｓｓｉｖｅ）型のＣＭＯＳイメージセンサにも適用可能である。
【００５６】
また、上記第１および第２実施形態では、ＰＤ部４とＦＤ領域５との間に、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１の５つの電極を設ける例を示したが、本発明はこれに限らず、ＰＤ部４とＦＤ領域５との間の電極を、３つの電極または４つの電極によって構成してもよい。
【００５７】
また、上記第１および第２実施形態では、ｎ型シリコン基板（図示せず）の表面に形成されたｐ型ウェル領域１の表面に埋込み層３、ＰＤ部４およびＦＤ領域５を形成する例を示したが、本発明はこれに限らず、ｐ型シリコン基板の表面に埋込み層３、ＰＤ部４およびＦＤ領域５を形成するようにしてもよい。
【００５８】
また、上記第１および第２実施形態では、信号電荷として電子を用いた例を示したが、本発明はこれに限らず、基板不純物の導電型および印加する電圧の極性を全て反対にすることにより、信号電荷として正孔を用いるようにしてもよい。
【００５９】
また、上記第１および第２実施形態では、増倍ゲート電極８および蓄積ゲート電極１０下の埋込み層３を高濃度にするためにＡｓ（砒素）を注入する例を示したが、本発明はこれに限らず、Ａｓ（砒素）以外のドーパメントを注入してもよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。
【図２】本発明の第１実施形態によるＣＭＯＳイメージセンサの構造を示した断面図である。
【図３】本発明の第１実施形態によるＣＭＯＳイメージセンサの構造を示した断面図である。
【図４】本発明の第１実施形態によるＣＭＯＳイメージセンサの画素を示した平面図である。
【図５】本発明の第１実施形態によるＣＭＯＳイメージセンサの回路構成を示した回路図である。
【図６】本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作を説明するための信号波形図である。
【図７】本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作を説明するためのポテンシャル図である。
【図８】本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作を説明するための信号波形図である。
【図９】本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作を説明するためのポテンシャル図である。
【図１０】本発明の第１実施形態による埋込み層に注入される不純物のプロファイルを示す図である。
【図１１】本発明の第１実施形態によるゲート絶縁膜と埋込み層との界面近傍における電位を示す図である。
【図１２】本発明の第２実施形態によるＣＭＯＳイメージセンサにおけるポテンシャル図である。
【図１３】本発明の第２実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作を説明するためのポテンシャル図である。
【図１４】本発明の第２実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作を説明するためのポテンシャル図である。
【符号の説明】
【００６１】
３      埋込み層（不純物領域）
３ａ    電子増倍部（電荷増加部）
３ｂ    電子蓄積部（電荷蓄積部）
７      転送ゲート電極（第４電極）
８      増倍ゲート電極（第２電極）
９      転送ゲート電極（第３電極）
１０    蓄積ゲート電極（第１電極）
１１    読出ゲート電極（第５電極）
１００  ｎ型シリコン基板（半導体基板）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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