(57)【要約】【課題】ドレインディスターブ特性が満足でき、電子注入状態における電流の低下が抑制される半導体記憶装置の提供。【解決手段】溝２４を有するＰ型半導体基板２と、Ｐ型半導体基板２の溝２４を有しない部分の表面に形成されたソース側Ｎ−拡散層４４Ｓ、Ｎ＋拡散層４２Ｓ、ドレイン側Ｎ−拡散層４４Ｄ、Ｎ＋拡散層４２Ｄと、溝２４の側壁部、底部、Ｎ−拡散層４４Ｓ、４４Ｄ、Ｎ＋拡散層４２Ｓ、４２Ｄの表面を覆うゲート酸化膜１２と、溝２４を埋め込むようゲート酸化膜１２の表面に形成され、溝２４が連続する方向に格子状に形成されたゲート電極１４と、溝２４の側壁部の表面のうち、少なくともゲート酸化膜１２を介してＮ−拡散層４４Ｓ、４４Ｄと対向する領域に形成され、ゲート電極１４との間に酸化膜１２を介してスペーサ状に形成された窒化膜８と、ゲート電極１４と直接接するように形成されたゲート裏打ち配線１０と、を備える半導体記憶装置。【選択図】図１
2010010192.tif 000002
【特許請求の範囲】
【請求項１】
溝を有するＰ型半導体基板と、
前記Ｐ型半導体基板の溝を有しない部分の表面に前記Ｐ型半導体基板側から順に形成されたＮ−拡散層およびＮ＋拡散層と、
前記溝の側壁部および底部並びに前記Ｎ−拡散層およびＮ＋拡散層の表面を覆うゲート酸化膜と、
前記溝を埋め込むようにして前記ゲート酸化膜の表面に形成され、且つ前記溝が連続する方向において格子状に形成されたゲート電極と、
前記溝の側壁部の表面のうち、少なくともゲート酸化膜を介してＮ−拡散層と対向する領域に形成されると共に、ゲート電極との間に酸化膜を介してスペーサ状に形成された窒化膜と、
前記ゲート電極と直接接するように形成されたゲート裏打ち配線と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
Ｐ型半導体基板にパターニングによって溝を形成する溝形成工程と、
前記Ｐ型半導体基板の溝を有しない部分の表面にＮ−拡散層およびＮ＋拡散層をこの順に形成する拡散層形成工程と、
前記溝の側壁部および底部並びに前記Ｎ−拡散層およびＮ＋拡散層の表面を覆うよう、酸化膜を形成する第１の酸化膜形成工程と、
前記溝を埋め込み且つ前記溝が連続する方向に格子状となるように、前記第１の酸化膜形成工程にて形成された酸化膜表面にゲート電極を形成するゲート電極形成工程と、
前記第１の酸化膜形成工程において形成した酸化膜のうち露出している部分を除去した後、前記溝を有する側の表面全面に酸化膜を形成する第２の酸化膜形成工程と、
前記溝の側壁部の表面のうち、少なくとも酸化膜を介してＮ−拡散層と対向する領域であって、前記第２の酸化膜形成工程にて前記ゲート電極表面に形成された酸化膜の表面にスペーサ状の窒化膜を形成する窒化膜形成工程と、
前記第２の酸化膜形成工程にて前記ゲート電極の表面に形成された酸化膜にパターニングを施してコンタクトを形成した後、該コンタクトにて前記ゲート電極と直接接するようにゲート裏打ち配線を形成するゲート裏打ち配線形成工程と、
を経ることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置および半導体記憶装置の製造方法に関し、特に、例えば、半導体不揮発性メモリへ利用可能な半導体記憶装置および該半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
現在、半導体不揮発性メモリは、記憶情報の保持に電力が不要であることから、携帯電話等の低電力機器のメモリとして利用されている。
【０００３】
その一つに、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｅｒ）基板上に形成されるＦＤ（Ｆｕｌｌ  Ｄｅｐｌｅｔｉｏｎ）型ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（Ｆｅｉｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の半導体装置が提案されている（例えば、特許文献１参照）。該半導体装置では、半導体基板の表面に窪みが形成され、この窪みにゲート電極の一部が埋め込まれている。
【０００４】
また、ボトム酸化膜、電荷蓄積窒化膜およびトップ酸化膜（ＯＮＯ膜）の３層で構成されるゲート酸化膜がゲート電極の底部に設けられている構造の半導体記憶装置が提案されている（例えば、特許文献２参照）。図１８（Ａ）に該従来における半導体記憶装置の平面図を、図１８（Ｂ）に図１８（Ａ）における（Ｘ−Ｘ’部）の断面構造を示す。
この構造は、１トランジスタで２ビットの記憶が可能な不揮発性メモリであり、そのデータ記憶方法は以下の通りである。
図１９（Ａ）に示す通り、ＭＯＳ−ＦＥＴゲート膜１１２としてＯＮＯ膜（ボトム酸化膜１０６、電荷蓄積窒化膜１０８およびトップ酸化膜１１０）を有し、該ＯＮＯ膜の電荷蓄積窒化膜１０８のソース側Ｎ＋拡散層１０４Ｓおよびドレイン側Ｎ＋拡散層１０４Ｄの近傍にそれぞれ電子１１６が注入・捕獲される。具体的に、電荷蓄積窒化膜１０８への電子１１６注入は
１．ソース側Ｎ＋拡散層１０４Ｓ、Ｐ型半導体基板１０２をグランド（ＧＮＤ）に接続し、一方ゲート電極１１４とドレイン側Ｎ＋拡散層１０４Ｄに正電圧を印加する。
２．ソース側Ｎ＋拡散層１０４Ｓとドレイン側Ｎ＋拡散層１０４Ｄとの間に形成されるチャネル領域を走ってきた電子１１６が、ドレイン側Ｎ＋拡散層１０４Ｄ近傍の横方向の強い電界により、高エネルギー状態（ホットエレクトロン）になる。
３．ゲート電極１１４付近にはたらく縦方向の電界に引き寄せられ、電荷蓄積窒化膜１０８に電子１１６が注入される。
【０００５】
この電荷蓄積窒化膜１０８のゲート電極１１４近傍への電子１１６注入により、電子注入状態を「１」、電子未注入状態を「０」としデータを区別する。「０」と「１」とのデータの読み取りは、情報を知りたい電荷蓄積窒化膜１０８に隣接されるソース側Ｎ＋拡散層１０４Ｓ（ＧＮＤ）とドレイン側Ｎ＋拡散層１０４Ｄ（正電圧）およびゲート電極１１４で正電圧印加を行うことで判別される。電子１１６が注入された電荷蓄積窒化膜１０８は電界効果により、その直下のチャネル領域の閾値は高くなる。
図１９（Ｂ）および図１９（Ｃ）に示す通り、ソース側Ｎ＋拡散層１０４Ｓ側に電子１１６が存在する場合、ゲート電極１１４による電界は電荷蓄積膜１０８にて終端し、電子１１６の存在は直下のチャネル領域に寄与する（低電子密度のチャネル１１８Ｂ）。一方、ドレイン側Ｎ＋拡散層１０４Ｄ側に電子１１６が存在する場合、ドレイン電界により高電子密度のチャネル１１８Ａが伸び、電子１１６の存在はチャネル領域に寄与しない。このため、電子１１６が注入された電荷蓄積窒化膜１０８下部のチャネル抵抗は高くなり、電流量は小さくなる。この電流量の大小により、「０」と「１」、つまり電子１１６の注入の有無が判別される。
【０００６】
また上記判別は、ＭＯＳ−ＦＥＴの横方向電界がソース側Ｎ＋拡散層１０４Ｓ近傍に比べてドレイン側Ｎ＋拡散層１０４Ｄ近傍で強く、ＭＯＳ−ＦＥＴのソース−ドレイン間電流量がソース側抵抗に支配されることを利用している。
【０００７】
電子注入時の課題として、各種ディスターブ特性を満足しなければならない。
例えば、ドレインディスターブとは、書込み選択セル１２０とは別のセル（書込み非選択セル１２２）においてドレイン電圧を与えた時に書込みが行われてしまう現象である（図２０（Ａ）参照）。
耐性を満足するためには、図２０（Ｂ）に示すように、（１）Ｖｇ＝０Ｖ時において書込み時ドレイン側Ｎ＋拡散層１０４Ｄに印加される電圧にて、ソース−ドレイン間でリーク電流が流れてしまう現象（以下、適宜「パンチスルー」と称する）の抑制が必要である。また、（２）Ｐ型半導体基板１０２とＮ＋拡散層１０４Ｓ、１０４Ｄの接合リークの抑制が必要とされる。
（１）パンチスルーの抑制は、例えば、ゲート長を長くするなどソース−ドレイン間の距離を取る方法、トランジスタのＰ型半導体基板の濃度を濃くする方法等によって実現される。（２）Ｐ型半導体基板１０２とＮ＋拡散層１０４Ｓ、１０４Ｄの接合リークを抑制するには、Ｐ型半導体基板１０２とＮ＋拡散層１０４Ｓ、１０４Ｄを薄くすることによって実現できる。
【０００８】
尚、半導体記憶装置として、基板に掘った溝の側壁をチャネル領域とし、拡散層上に側壁窒化膜を有するものが提案されている（例えば、特許文献３参照）。しかし、上記特許文献３における側壁窒化膜は、電荷保持膜としての機能を有するものではない。
【特許文献１】特開２００１−２５７３５７号公報
【特許文献２】特開２００４−１７２５５９号公報
【特許文献３】特開平５−１６７０３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述のような電荷蓄積層を有する半導体不揮発性メモリの微細化が進むと、ゲート寸法が縮小されゲート長を長く確保できなくなる。これに対して、Ｐ型半導体基板の濃度を濃くした場合には、Ｐ型半導体基板とＮ＋拡散層の接合リークが増加する欠点がある。またＰ型半導体基板を薄くした場合には、パンチスルー耐性を確保できなくなり、ドレインディスターブ耐性を満足できなくなる。
【００１０】
これらの問題を解決すべく、本発明者らは、図２１（Ａ）および図２１（Ｂ）に示す通り、溝２２４を有するＰ型半導体基板２０２と、前記Ｐ型半導体基板２０２の溝２２４を有しない部分の表面に形成されたＮ＋拡散層２０４Ｄおよび２０４Ｓと、ボトム酸化膜２０６、電荷蓄積窒化膜２０８およびトップ酸化膜２１０がこの順に形成され、前記溝２２４の側壁部および底部並びに前記Ｎ＋拡散層２０４Ｄおよび２０４Ｓの表面を覆うように形成されたゲート膜２１２と、前記ゲート膜２１２のＰ型半導体基板２０２方向とは反対側の表面に形成されると共に、前記溝２２４を埋め込むように形成され、かつ前記溝２２４が連続する方向において格子状に形成されたゲート電極２１４と、を備える半導体記憶装置を見出した。
【００１１】
しかし、図２１（Ａ）および図２１（Ｂ）に示す半導体記憶装置では、ゲート電極２１４−Ｐ型半導体基板２０２間の全面に電荷蓄積窒化膜２０８を有することから、電子２１６Ａおよび２１６Ｂが蓄積される領域にバラツキが発生する。電子２１６Ｂのごとく、チャネル領域のうち空乏層２２６近傍以外の電荷蓄積窒化膜２０８に電子が注入された場合、「電子注入状態（即ち、“０”と“１”とのデータ読み取りにおける“１”の状態）」において電流が低下する問題が発生することが、本発明者らの更なる検討により見出された。
尚、基板に掘った溝の側壁をチャネル領域とする前記特許文献３に記載の発明においても、上記問題は解決し得るものではない。
【００１２】
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。即ち、本発明の目的は、ドレインディスターブ特性が満足でき、電子注入状態における電流の低下を抑制することができる半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明者は鋭意検討した結果、下記の半導体記憶装置を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。
【００１４】
即ち、請求項１に記載の半導体記憶装置は、溝を有するＰ型半導体基板と、前記Ｐ型半導体基板の溝を有しない部分の表面に前記Ｐ型半導体基板側から順に形成されたＮ−拡散層およびＮ＋拡散層と、前記溝の側壁部および底部並びに前記Ｎ−拡散層およびＮ＋拡散層の表面を覆うゲート酸化膜と、前記溝を埋め込むようにして前記ゲート酸化膜の表面に形成され、且つ前記溝が連続する方向において格子状に形成されたゲート電極と、前記溝の側壁部の表面のうち、少なくともゲート酸化膜を介してＮ−拡散層と対向する領域に形成されると共に、ゲート電極との間に酸化膜を介してスペーサ状に形成された窒化膜と、前記ゲート電極と直接接するように形成されたゲート裏打ち配線と、を備えることを特徴とする。
【００１５】
請求項１に記載の半導体記憶装置によると、ゲート酸化膜はＮ−拡散層およびＮ＋拡散層の表面（図３においては上側表面Ｇ１および側面Ｇ２）並びにＰ型半導体基板の溝における側壁部および底部（図３においては側壁部Ｇ３および底部Ｇ４）を覆うように形成されている。電子は、Ｎ−拡散層近傍のスペーサ状の窒化膜に注入される。上記ゲート酸化膜が形成されていることでゲート長が長く設定され、Ｐ型半導体基板中の濃度を濃くせずとも、前述のパンチスルーが抑制される。また、Ｐ型半導体基板の濃度を濃くする必要がないことから、Ｐ型半導体基板と拡散層との間で生じる接合リークが抑制される。また前述の通り、電子が注入される箇所がＮ−拡散層近傍のスペーサ状の窒化膜に限定されるため、チャネル領域に電子が注入されることがなく、電子注入状態（即ち、“０”と“１”とのデータ読み取りにおける“１”の状態）における電流の低下が抑制される。
【００１６】
請求項２に記載の半導体記憶装置の製造方法は、Ｐ型半導体基板にパターニングによって溝を形成する溝形成工程と、前記Ｐ型半導体基板の溝を有しない部分の表面にＮ−拡散層およびＮ＋拡散層をこの順に形成する拡散層形成工程と、前記溝の側壁部および底部並びに前記Ｎ−拡散層およびＮ＋拡散層の表面を覆うよう、酸化膜を形成する第１の酸化膜形成工程と、前記溝を埋め込み且つ前記溝が連続する方向に格子状となるように、前記第１の酸化膜形成工程にて形成された酸化膜表面にゲート電極を形成するゲート電極形成工程と、前記第１の酸化膜形成工程において形成した酸化膜のうち露出している部分を除去した後、前記溝を有する側の表面全面に酸化膜を形成する第２の酸化膜形成工程と、前記溝の側壁部の表面のうち、少なくとも酸化膜を介してＮ−拡散層と対向する領域であって、前記第２の酸化膜形成工程にて前記ゲート電極表面に形成された酸化膜の表面にスペーサ状の窒化膜を形成する窒化膜形成工程と、前記第２の酸化膜形成工程にて前記ゲート電極の表面に形成された酸化膜にパターニングを施してコンタクトを形成した後、該コンタクトにて前記ゲート電極と直接接するようにゲート裏打ち配線を形成するゲート裏打ち配線形成工程と、を経ることを特徴とする。
【００１７】
請求項２に記載の半導体記憶装置の製造方法によると、Ｐ型半導体基板の溝の側壁部および底部にゲート長の長いトランジスタを形成することができる。このため、Ｐ型半導体基板中の濃度を濃くせずとも、前述のパンチスルーが抑制され、またＰ型半導体基板の濃度を濃くする必要がないことからＰ型半導体基板と拡散層との間で生じる接合リークが抑制される半導体記憶装置が得られる。また前述の通り、電子が注入される箇所がＮ−拡散層近傍のスペーサ状の窒化膜に限定されるため、チャネル領域に電子が注入されることがなく、電子注入状態（即ち、“０”と“１”とのデータ読み取りにおける“１”の状態）における電流の低下が抑制される半導体記憶装置が得られる。
【発明の効果】
【００１８】
本発明によれば、ドレインディスターブ特性が満足でき、電子注入状態における電流の低下を抑制することができる半導体記憶装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明の半導体記憶装置、およびその製造方法を実施するための最良の形態について、図面により説明する。なお、重複する説明は省略する場合がある。
【００２０】
＜半導体記憶装置＞
本発明の半導体記憶装置を図１（Ａ）〜（Ｃ）および図２に示す。尚、図２は本発明の半導体記憶装置の平面図であり、図１（Ａ）は図２における（Ｘ−Ｘ’部）の断面図、図１（Ｂ）は図２における（Ｙ−Ｙ’部）の断面図、図１（Ｃ）は図２における（Ｚ−Ｚ’部）の断面図である。
本発明の半導体記憶装置は、溝２４を有するＰ型半導体基板２と、前記Ｐ型半導体基板２の溝２４を有しない部分の表面に前記Ｐ型半導体基板２側から順に形成されたソース側Ｎ−拡散層４４Ｓおよびソース側Ｎ＋拡散層４２Ｓ並びにドレイン側Ｎ−拡散層４４Ｄおよびドレイン側Ｎ＋拡散層４２Ｄと、前記溝２４の側壁部および底部並びに前記Ｎ−拡散層４４Ｓ、４４Ｄ並びにＮ＋拡散層４２Ｓ、４２Ｄの表面を覆うゲート酸化膜１２と、前記溝２４を埋め込むようにして前記ゲート酸化膜１２の表面に形成され、且つ前記溝２４が連続する方向において格子状に形成されたゲート電極１４と、前記溝２４の側壁部の表面のうち、少なくともゲート酸化膜１２を介してＮ−拡散層４４Ｓ、４４Ｄと対向する領域に形成されると共に、ゲート電極１４との間に酸化膜１２を介してスペーサ状に形成された窒化膜（電荷蓄積窒化膜）８と、前記ゲート電極１４と直接接するように形成されたゲート裏打ち配線１０と、を備えることを特徴とする。尚、図１（Ａ）に示すように、Ｎ−拡散層４４Ｓ、４４ＤおよびＮ＋拡散層４２Ｓ、４２Ｄを覆うゲート酸化膜１２表面に層間膜６を形成した上で、ゲート裏打ち配線１０を形成することができる。
Ｐ型半導体基板２の溝２４における側壁部と底部とでチャネル領域が形成され、またソース側Ｎ−拡散層４４Ｓおよびソース側Ｎ＋拡散層４２Ｓ並びにドレイン側Ｎ−拡散層４４Ｄおよびドレイン側Ｎ＋拡散層４２Ｄでトランジスタが形成されている。
以下に、本発明の半導体記憶装置の情報記録方法について記載する。
【００２１】
図１（Ａ）〜（Ｃ）および図２に示す構造は、１トランジスタで２ビットの記憶が可能な不揮発性メモリである。上記図１に記載の半導体記憶装置では、ソース側Ｎ−拡散層４４Ｓおよびドレイン側Ｎ−拡散層４４Ｄの近傍（ゲート酸化膜１２を介してソース側Ｎ−拡散層４４Ｓおよびドレイン側Ｎ−拡散層４４Ｄに対向する領域）に形成されたスペーサ状の電荷蓄積窒化膜８にそれぞれ電子が注入・捕獲される。具体的に、電荷蓄積窒化膜８への電子の注入は、
１．ソース側Ｎ−拡散層４４Ｓおよびソース側Ｎ＋拡散層４２Ｓ、Ｐ型半導体基板２をグランド（ＧＮＤ）に接続し、一方ゲート電極１４とドレイン側Ｎ−拡散層４４Ｄおよびドレイン側Ｎ＋拡散層４２Ｄに正電圧を印加する。
２．ソース側Ｎ−拡散層４４Ｓおよびソース側Ｎ＋拡散層４２Ｓとドレイン側Ｎ−拡散層４４Ｄドレイン側Ｎ＋拡散層４２Ｄとの間に形成されるチャネル領域を走ってきた電子が、ドレイン側Ｎ−拡散層４４Ｄ近傍の横方向の強い電界により、高エネルギー状態（ホットエレクトロン）になる。
３．ゲート電極１４付近にはたらく縦方向の電界に引き寄せられ、ドレイン側Ｎ−拡散層４４Ｄの近傍に形成されたスペーサ状の電荷蓄積窒化膜８に電子が注入される。
【００２２】
このスペーサ状の電荷蓄積窒化膜８への電子注入により、電子注入状態を「１」、電子未注入状態を「０」としデータを区別する。「０」と「１」とのデータの読み取りは、情報を知りたい電荷蓄積窒化膜８に隣接されるソース側Ｎ−拡散層４４Ｓおよびソース側Ｎ＋拡散層４２Ｓ（ＧＮＤ）とドレイン側Ｎ−拡散層４４Ｄおよびドレイン側Ｎ＋拡散層４２Ｄ（正電圧）およびゲート電極１４で正電圧印加を行うことで判別される。電子が注入された電荷蓄積窒化膜８は電界効果により、その直下のチャネル領域の閾値は高くなる。
ソース側Ｎ−拡散層４４Ｓ側に電子が存在する場合、ゲート電極１４による電界は電荷蓄積窒化膜８にて終端し、電子の存在は直下のチャネル領域に寄与する。一方、ドレイン側Ｎ−拡散層４４Ｄ側に電子が存在する場合、ドレイン電界により高電子密度のチャネルが伸び、電子の存在はチャネル領域に寄与しない。このため、電子が注入された電荷蓄積窒化膜８下部のチャネル抵抗は高くなり、電流量は小さくなる。この電流量の大小により、「０」と「１」、つまり電子の注入の有無が判別される。
【００２３】
ここで、本発明の半導体記憶装置において、ゲート酸化膜１２はＮ＋拡散層４２Ｓ、４２Ｄの表面（図３における上側表面Ｇ１および側面Ｇ２）、Ｎ−拡散層４４Ｓ、４４Ｄの表面（図３における側面Ｇ２）並びにＰ型半導体基板２の溝２４における側壁部Ｇ３および底部Ｇ４を覆うように形成されている。また電子は、Ｎ−拡散層４４Ｓ、４４Ｄの近傍に形成されたスペーサ状の電荷蓄積窒化膜８に注入される。上記ゲート酸化膜１２が形成されていることでゲート長が長く設定され、Ｐ型半導体基板２中の濃度を濃くせずとも、パンチスルーが抑制される。また、Ｐ型半導体基板２の濃度を濃くする必要がないことから、Ｐ型半導体基板２と拡散層（Ｎ＋拡散層４２Ｓ、４２ＤおよびＮ−拡散層４４Ｓ、４４Ｄ）との間で生じる接合リークが抑制される。
また前述の通り、電子が注入される箇所がＮ−拡散層４４Ｓ、４４Ｄの近傍に形成されたスペーサ状の電荷蓄積窒化膜８に限定されるため、チャネル領域に電子が注入されることがなく、電子注入状態（即ち、“０”と“１”とのデータ読み取りにおける“１”の状態）における電流の低下が抑制される。
【００２４】
なお、本実施形態では、単一素子（半導体不揮発性半導体記憶装置）の形態について説明したが、これに限らず、通常、アレイ化して適応させることができる。
また、本実施形態は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
【００２５】
＜半導体記憶装置の製造方法＞
本発明の半導体記憶装置の製造方法は、Ｐ型半導体基板にパターニングによって溝を形成する＜１＞溝形成工程と、前記Ｐ型半導体基板の溝を有しない部分の表面にＮ−拡散層およびＮ＋拡散層をこの順に形成する＜２＞拡散層形成工程と、前記溝の側壁部および底部並びに前記Ｎ−拡散層およびＮ＋拡散層の表面を覆うよう、酸化膜を形成する＜３＞第１の酸化膜形成工程と、前記溝を埋め込み且つ前記溝が連続する方向に格子状となるように、前記第１の酸化膜形成工程にて形成された酸化膜表面にゲート電極を形成する＜４＞ゲート電極形成工程と、前記第１の酸化膜形成工程において形成した酸化膜のうち露出している部分を除去した後、前記溝を有する側の表面全面に酸化膜を形成する＜５＞第２の酸化膜形成工程と、前記溝の側壁部の表面のうち、少なくとも酸化膜を介してＮ−拡散層と対向する領域であって、前記第２の酸化膜形成工程にて前記ゲート電極表面に形成された酸化膜の表面にスペーサ状の窒化膜を形成する＜６＞窒化膜形成工程と、前記第２の酸化膜形成工程にて前記ゲート電極の表面に形成された酸化膜にパターニングを施してコンタクトを形成した後、該コンタクトにて前記ゲート電極と直接接するようにゲート裏打ち配線を形成する＜７＞ゲート裏打ち配線形成工程と、を経ることを特徴とする。
以下に、各工程の説明を、図４〜図１７に基づいて説明する。
【００２６】
＜１＞溝形成工程
本発明の半導体記憶装置の製造方法は、図４（Ａ）および図４（Ｂ）に示すように、Ｐ型半導体基板にパターニングによって溝を形成する溝形成工程を含む。尚、図４（Ａ）は、本発明の半導体記憶装置の製造方法における溝形成工程を示す平面図であり、図４（Ｂ）は図４（Ａ）における（Ｘ−Ｘ’部）の断面図である。
まず、Ｐ型半導体基板２としては、例えば、ＳＯＩ基板（Ｓｉ基板と表面Ｓｉ層の間にＳｉＯ２を挿入した構造の基板）やＳｉ基板等を用いることができる。
【００２７】
溝２４を形成するためのパターニングの方法としては、フォトエッチング等の公知の技術を用いることができる。
具体的には、まずＰ型半導体基板２表面に、マスクとして酸化膜３２および窒化膜３４を積層する。次いでフォトエッチング操作を施すことによってマスクが形成されていない部分に溝２４が形成される。
【００２８】
上記酸化膜３２としては、例えば熱酸化膜、およびＣＶＤ酸化膜等を用いることができ、公知の方法で上記酸化膜３２を形成することができる。
また窒化膜３４としては、例えばＣＶＤ窒化膜等を用いることができ、例えばＬＰ−ＣＶＤ等の公知の方法で上記窒化膜３４を形成することができる。
【００２９】
尚、形成された溝２４には、結晶性回復（エッチングダメージ層の除去）の観点から、溝２４の側壁部および底部に犠牲酸化処理を施すことが好ましい。該犠牲酸化処理の方法としては、熱酸化、特には９５０℃以上の熱処理が好ましい。
【００３０】
また、トランジスタの閾値電圧Ｖｔを決める観点から、Ｐ型インプラ処理を施して不純物を注入することが好ましい。Ｐ型インプラ処理の方法としては、イオン注入が挙げられる。尚、前記不純物としては、例えばＢ＋、ＢＦ２＋等が挙げられる。
【００３１】
＜２＞拡散層形成工程
本発明の半導体記憶装置の製造方法は、図５〜図７に示すように、前記Ｐ型半導体基板の溝を有しない部分の表面にＮ−拡散層およびＮ＋拡散層を形成する拡散層形成工程を含む。
【００３２】
図５（Ａ）は、本発明の半導体記憶装置の製造方法において溝２４を酸化膜３６で埋め込む際の状態を示す平面図であり、図５（Ｂ）は図５（Ａ）における（Ｘ−Ｘ’部）の断面図である。
前記溝形成工程によって溝２４が形成されたＰ型半導体基板２においては、図５（Ａ）および図５（Ｂ）に示されるとおり、形成された溝２４を酸化膜３６で埋め込み、更に該酸化膜３６をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ／化学機械研磨法）等の公知の方法によって平坦化処理を施す。
上記酸化膜３６としては、例えばＣＶＤ酸化膜等を用いることができ、公知の方法で上記酸化膜３６を形成することができる。
【００３３】
図６（Ａ）は、本発明の半導体記憶装置の製造方法において窒化膜３４を除去する際の状態を示す平面図であり、図６（Ｂ）は図６（Ａ）における（Ｘ−Ｘ’部）の断面図である。
溝２４に酸化膜３６が形成されたＰ型半導体基板２においては、図６（Ａ）および図６（Ｂ）に示されるとおり、窒化膜３４を除去する。
上記窒化膜３４を除去する方法としては、例えば熱リン酸などによるＷｅｔエッチング、およびＦ系によるドライエッチング等を用いることができる。
【００３４】
図７（Ａ）は、本発明の半導体記憶装置の製造方法においてＮ−拡散層４４Ｓ、４４ＤおよびＮ＋拡散層４２Ｓ、４２Ｄを形成する際の状態を示す平面図であり、図７（Ｂ）は図７（Ａ）における（Ｘ−Ｘ’部）の断面図である。
窒化膜３４が除去されたＰ型半導体基板２においては、図７（Ａ）および図７（Ｂ）に示されるとおり、Ｎ型インプラ処理を施して不純物を注入することによりＮ−拡散層４４Ｓ、４４ＤおよびＮ＋拡散層４２Ｓ、４２Ｄを形成する。Ｎ型インプラ処理の方法としては、イオン注入が挙げられる。尚、前記不純物としては、例えばＰ＋、Ａｓ＋等が挙げられる。
【００３５】
次いで、表面に形成されている酸化膜３２および酸化膜３６を除去する。
上記酸化膜３２および３６を除去する方法としては、例えばフッ酸によるＷｅｔエッチング、およびドライエッチング等を用いることができる。
【００３６】
＜３＞第１の酸化膜形成工程
本発明の半導体記憶装置の製造方法では、図８に示すように、拡散層形成工程にてＮ−拡散層４４Ｓ、４４ＤおよびＮ＋拡散層４２Ｓ、４２Ｄが形成されたＰ型半導体基板２に対して、前記溝２４の側壁部および底部並びに前記Ｎ−拡散層４４Ｓ、４４ＤおよびＮ＋拡散層４２Ｓ、４２Ｄの表面を覆うよう、酸化膜１２を形成する第１の酸化膜形成工程を含む。尚、第１の酸化膜形成工程によって形成される酸化膜１２の一部は、最終的に本発明の半導体記憶装置のゲート酸化膜１２を形成する。
図８（Ａ）は、本発明の半導体記憶装置の製造方法において第１の酸化膜形成工程によって酸化膜１２が形成されたＰ型半導体基板２を示す平面図であり、図８（Ｂ）は図８（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【００３７】
第１の酸化膜形成工程における酸化膜１２は、公知の技術により、例えばＳｉＯ２からなる酸化膜１２を形成することで得られる。
尚、酸化膜１２の膜厚は、電荷の読み取り判断が容易に実現できるようにするため、１００Å以下とすることが好ましい。
また、酸化膜１２は公知の酸化技術により膜を形成することができる。
【００３８】
＜４＞ゲート電極形成工程
本発明の半導体記憶装置の製造方法は、図９〜図１１に示すように、溝２４を埋め込み且つ溝２４が連続する方向に格子状となるように、前記第１の酸化膜形成工程にて形成された酸化膜１２表面にゲート電極１４を形成するゲート電極形成工程を含む。
【００３９】
図９（Ａ）は、本発明の半導体記憶装置の製造方法において、溝２４を有する側の表面全面にゲート電極１４（ゲート電極用材料からなる層）を形成する際の状態を示す平面図であり、図９（Ｂ）は図９（Ａ）における（Ｘ−Ｘ’部）の断面図である。
第１の酸化膜形成工程によって酸化膜１２が形成されたＰ型半導体基板２には、溝２４を有する側の表面全面にわたってゲート電極用材料からなる層が形成される。前記ゲート電極用材料としては、ポリシリコン、ポリサイド、（ＷＳｉ／Ｐｏｌｙ−Ｓｉ）等が挙げられ、エッチングのしやすさという観点からポリシリコンが特に好ましい。
ゲート電極用材料からなる層はＣＤＶにより形成することができる。
【００４０】
図１０（Ａ）は、本発明の半導体記憶装置の製造方法において、ゲート電極用材料からなる層をエッチングしてゲート電極用材料からなる層の高さを調整する際の状態を示す平面図であり、図１０（Ｂ）は図１０（Ａ）における（Ｘ−Ｘ’部）の断面図を表す。
【００４１】
上記のようにして形成されたゲート電極用材料をエッチングすることによって、後述の＜６＞窒化膜形成工程にて形成されるスペーサ状の窒化膜が、少なくとも酸化膜を介してＮ−拡散層と対向する領域に形成されるよう、ゲート電極用材料の高さを調整する。
尚、上記エッチングは公知の方法、例えば、ポリシリコンをエッチングする場合であればＣｌ２、ＨＢｒなどのガス系を用いたドライエッチング等により行われる。また、ゲート電極用材料の高さの調整は、オーバーエッチング量を調整する等の公知の方法により行うことができる。
【００４２】
図１１（Ａ）は、本発明の半導体記憶装置の製造方法において、ゲート電極用材料からなる層をパターニングしてゲート電極を形成する際の状態を示す平面図であり、図１１（Ｂ）は図１１（Ａ）における（Ｘ−Ｘ’部）の断面図を、図１１（Ｃ）は図１１（Ａ）における（Ｙ−Ｙ’部）の断面図を表す。
【００４３】
上記のようにして高さを調整されたゲート電極用材料を、溝２４が連続する方向に格子状となるようにパターニングすることによってゲート電極１４が形成される。
まず、ゲート電極用材料からなる層の表面にマスク材（不図示）を形成する。その後、公知のフォトエッチング等の方法によりパターニングすることで、ゲート電極１４が形成される。
【００４４】
＜５＞第２の酸化膜形成工程
本発明の半導体記憶装置の製造方法では、図１２〜図１３に示すように、前記第１の酸化膜形成工程において形成した酸化膜１２のうち露出している部分を除去した後、前記溝２４を有する側の表面全面に酸化膜１２を形成する第２の酸化膜形成工程を含む。尚、第２の酸化膜形成工程によって形成される酸化膜１２の一部は、最終的に本発明の半導体記憶装置のゲート酸化膜１２を形成する。
図１２（Ａ）は、本発明の半導体記憶装置の製造方法において、第１の酸化膜形成工程によって形成され、更に前記ゲート電極形成工程を経た後の酸化膜１２のうち露出している部分を除去する際の状態を示す平面図であり、図１２（Ｂ）は図１２（Ａ）における（Ｘ−Ｘ’部）の断面図、図１２（Ｃ）は図１２（Ａ）における（Ｙ−Ｙ’部）の断面図である。
【００４５】
上記酸化膜１２の除去は、公知の技術により行うことができ、例えばフッ酸によるＷｅｔエッチング、およびドライエッチング等の方法によって行われる。
【００４６】
図１３（Ａ）は、本発明の半導体記憶装置の製造方法において、上記のようにして酸化膜１２のうち露出している部分が除去されたＰ型半導体基板２に対し、溝２４を有する側の表面全面に酸化膜１２を形成する際の状態を示す平面図であり、図１３（Ｂ）は図１３（Ａ）における（Ｘ−Ｘ’部）の断面図、図１３（Ｃ）は図１３（Ａ）における（Ｙ−Ｙ’部）の断面図である。
【００４７】
尚、第２の酸化膜形成工程における酸化膜１２の形成は、前記第１の酸化膜形成工程において用いた材料および方法と、同じ材料および方法を適用することが好ましい。また、第２の酸化膜形成工程において形成する酸化膜１２の膜厚も、前記第１の酸化膜形成工程において形成した膜の膜厚とすることが好ましい。なお、酸化膜１２は公知の酸化技術により膜を形成することができる。
【００４８】
＜６＞窒化膜形成工程
本発明の半導体記憶装置の製造方法では、図１４〜図１５に示すように、溝２４の側壁部の表面のうち、少なくとも酸化膜１２を介してＮ−拡散層４４Ｓ、４４Ｄと対向する領域であって、前記第２の酸化膜形成工程にて前記ゲート電極１４表面に形成された酸化膜１２の表面にスペーサ状の電荷蓄積窒化膜８を形成する窒化膜形成工程を含む。
図１５は、本発明の半導体記憶装置の製造方法において、スペーサ状の窒化膜を形成した状態を示す平面図であり、図１４（Ａ）は図１５における（Ｘ−Ｘ’部）の断面図、図１４（Ｂ）は図１５における（Ｙ−Ｙ’部）の断面図、図１４（Ｃ）は図１５における（Ｚ−Ｚ’部）の断面図である。
【００４９】
上記スペーサ状の電荷蓄積窒化膜８は、まず、溝２４を有する側の表面全面に窒化膜を形成し、その後エッチングを施すことにより、「溝２４の側壁部の表面のうち、少なくとも酸化膜１２を介してＮ−拡散層４４Ｓ、４４Ｄと対向する領域であって、前記第２の酸化膜形成工程にて前記ゲート電極１４表面に形成された酸化膜１２の表面」を含む所望の領域に形成される。
【００５０】
尚、電荷蓄積窒化膜８の材料としては、例えばＣＶＤ窒化膜等を用いることができ、例えばＬＰ−ＣＶＤ等の公知の方法で上記電荷蓄積窒化膜８を形成することができる。
また、溝２４を有する側の表面全面に形成された窒化膜のエッチングは、公知の方法、例えば、Ｆ系によるドライエッチング等により行われる。また、スペーサ状の電荷蓄積窒化膜８が所望の領域に形成されるよう調整する方法としては、オーバーエッチング量を調整する等の公知の方法により行うことができる。
【００５１】
＜７＞ゲート裏打ち配線形成工程
本発明の半導体記憶装置の製造方法では、図１６〜図１７に示すように、第２の酸化膜形成工程にてゲート電極１４の表面に形成された酸化膜１２にパターニングを施してコンタクト１８を形成した後、該コンタクト１８にて前記ゲート電極１４と直接接するようにゲート裏打ち配線１０を形成する＜７＞ゲート裏打ち配線形成工程を含む。
尚、図１７（Ｂ）に示すように、Ｎ−拡散層４４Ｓ、４４ＤおよびＮ＋拡散層４２Ｓ、４２Ｄを覆うゲート酸化膜１２表面に層間膜６を形成した上で、ゲート裏打ち配線１０を形成することができる。
【００５２】
図１６（Ａ）は、本発明の半導体記憶装置の製造方法において、第２の酸化膜形成工程にてゲート電極１４の表面に形成された酸化膜１２にパターニングを施してコンタクト１８を形成した状態を示す平面図であり、図１６（Ｂ）は図１６（Ａ）における（Ｘ−Ｘ’部）の断面図である。
コンタクト１８を形成するためのパターニングの方法としては、マスクを形成した後フォトエッチング操作を施す等の公知の技術を用いることができる。
【００５３】
図１７（Ａ）は、本発明の半導体記憶装置の製造方法において、Ｎ−拡散層４４Ｓ、４４ＤおよびＮ＋拡散層４２Ｓ、４２Ｄを覆うゲート酸化膜１２表面に層間膜６を形成し、且つコンタクト１８にて前記ゲート電極１４と直接接するようにゲート裏打ち配線１０を形成した状態を示す平面図であり、図１７（Ｂ）は図１７（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【００５４】
尚、層間膜６の材料としては、ＣＶＤ酸化膜、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）酸化膜などのＢやＰを含んだ酸化膜等が用いられ、また、これらの材料を用いた層間膜６の形成は、公知の方法、例えば溝２４を有する側の表面全面に層間膜用の材料からなる層を形成した後パターニングする等の方法により行われる。
【００５５】
また、ゲート裏打ち配線１０の形成は、従来公知の方法を用いることができ、例えばＷ−ＣＶＤによる配線、Ｃｕ配線、Ｗでコンタクト１８部を埋め込んだ後Ａｌで配線する方法等が挙げられる。
【００５６】
このような工程を経て製造された半導体記憶装置は、Ｐ型半導体基板の溝の側壁部および底部にゲート長の長いトランジスタを形成することができる。このため、Ｐ型半導体基板中の濃度を濃くせずとも、前述のパンチスルーが抑制され、またＰ型半導体基板の濃度を濃くする必要がないことからＰ型半導体基板と拡散層との間で生じる接合リークが抑制される半導体記憶装置が得られる。また、電子が注入される箇所がＮ−拡散層近傍のスペーサ状の窒化膜に限定されるため、チャネル領域に電子が注入されることがなく、電子注入状態（即ち、“０”と“１”とのデータ読み取りにおける“１”の状態）における電流の低下が抑制される半導体記憶装置が得られる。
【図面の簡単な説明】
【００５７】
【図１】（Ａ）は図２におけるＸ−Ｘ’断面図であり、（Ｂ）は図２におけるＹ−Ｙ’断面図であり、（Ｃ）は図２におけるＺ−Ｚ’断面図である。
【図２】本発明の実施形態における半導体記憶装置の平面図である。
【図３】本発明の実施形態における半導体記憶装置の上側表面、側面、側壁部および底部を示す断面図である。
【図４】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法における溝形成工程を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【図５】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法において溝を酸化膜で埋め込む際の状態を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【図６】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法において窒化膜を除去する際の状態を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【図７】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法においてＮ−拡散層およびＮ＋拡散層を形成する際の状態を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【図８】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法において第１の酸化膜形成工程を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【図９】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法において、溝を有する側の表面全面にゲート電極用材料からなる層を形成する際の状態を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【図１０】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法において、ゲート電極用材料からなる層をエッチングしてゲート電極用材料からなる層の高さを調整する際の状態を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【図１１】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法において、ゲート電極用材料からなる層をパターニングしてゲート電極を形成する際の状態を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図であり、（Ｃ）は、（Ａ）における（Ｙ−Ｙ’部）の断面図である。
【図１２】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法において、第１の酸化膜形成工程によって形成され、更に前記ゲート電極形成工程を経た後の酸化膜のうち露出している部分を除去する際の状態を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図であり、（Ｃ）は、（Ａ）における（Ｙ−Ｙ’部）の断面図である。
【図１３】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法において、溝を有する側の表面全面に酸化膜を形成する際の状態を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図であり、（Ｃ）は、（Ａ）における（Ｙ−Ｙ’部）の断面図である。
【図１４】（Ａ）は図１５におけるＸ−Ｘ’断面図であり、（Ｂ）は図１５におけるＹ−Ｙ’断面図であり、（Ｃ）は図１５におけるＺ−Ｚ’断面図である。
【図１５】本発明の半導体記憶装置の製造方法において、スペーサ状の窒化膜を形成した状態を示す平面図である。
【図１６】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法において、第２の酸化膜形成工程にてゲート電極の表面に形成された酸化膜にパターニングを施してコンタクトを形成した状態を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【図１７】（Ａ）は、本発明の実施形態における半導体記憶装置の製造方法において、Ｎ−拡散層およびＮ＋拡散層を覆うゲート酸化膜表面に層間膜を形成し、且つコンタクトにて前記ゲート電極と直接接するようにゲート裏打ち配線を形成した状態を示す平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面図である。
【図１８】（Ａ）は、従来における半導体記憶装置の平面図であり、（Ｂ）は、（Ａ）における（Ｘ−Ｘ’部）の断面構造である。
【図１９】（Ａ），（Ｂ）および（Ｃ）は、従来における半導体記憶装置において、電荷蓄積窒化膜における電子の注入の有無を判別して「０」と「１」とのデータの読み取りを行う方法を説明する断面図である。
【図２０】（Ａ）は、パンチスルーおよびＰ型半導体基板とＮ＋拡散層の接合リークの欠点を説明する平面図であり、（Ｂ）は、（Ａ）におけるの断面図である。
【図２１】（Ａ）は、本発明者らが見出した半導体記憶装置の平面図であり、（Ｂ）は、（Ａ）におけるＸ−Ｘ’断面図である。
【符号の説明】
【００５８】
２、１０２、２０２  Ｐ型半導体基板
６    層間膜
８    電荷蓄積窒化膜
１０  ゲート裏打ち配線
１２  ゲート酸化膜（酸化膜）
１４、１１４、２１４  ゲート電極
１８  コンタクト
２４、２２４  溝
３２  酸化膜
３４  窒化膜
３６  酸化膜
４２Ｓ  ソース側Ｎ＋拡散層
４２Ｄ  ドレイン側Ｎ＋拡散層
４４Ｓ  ソース側Ｎ−拡散層
４４Ｄ  ドレイン側Ｎ−拡散層
１０４Ｓ、１０４Ｄ、２０４Ｓ、２０４Ｄ  Ｎ＋拡散層
１０６、２０６  ボトム酸化膜
１０８、２０８  電荷蓄積窒化膜
１１０、２１０  トップ酸化膜
１１２、２１２  ゲート膜
１１６、２１６Ａ、２１６Ｂ  電子
１１８Ａ、１１８Ｂ  チャネル
１２０  選択セル
１２２  非選択セル
２２６  空乏層
【図１】
2010010192.tif 000003
【図２】
2010010192.tif 000004
【図３】
2010010192.tif 000005
【図４】
2010010192.tif 000006
【図５】
2010010192.tif 000007
【図６】
2010010192.tif 000008
【図７】
2010010192.tif 000009
【図８】
2010010192.tif 000010
【図９】
2010010192.tif 000011
【図１０】
2010010192.tif 000012
【図１１】
2010010192.tif 000013
【図１２】
2010010192.tif 000014
【図１３】
2010010192.tif 000015
【図１４】
2010010192.tif 000016
【図１５】
2010010192.tif 000017
【図１６】
2010010192.tif 000018
【図１７】
2010010192.tif 000019
【図１８】
2010010192.tif 000020
【図１９】
2010010192.tif 000021
【図２０】
2010010192.tif 000022
【図２１】
2010010192.tif 000023