(57)【要約】      （修正有）【課題】素子分離領域を挟んで隣接する素子領域間におけるリーク電流の発生を抑制する素子分離構造の提供。【解決手段】半導体基板４１上に形成され、シャロートレンチアイソレーション構造を有する素子分離領域４１Ｉと、素子分離領域４１Ｉを挟んで形成され、第１の導電型を有する第１および第２の不純物拡散領域４１Ｎ１，４１Ｎ２と、素子分離領域４１Ｉの下に形成された、第２の導電型を有する第３の不純物拡散領域４１ＰＷと、素子分離領域４１Ｉの下で、第３の不純物拡散領域４１ＰＷの深さよりもさらに深く形成され、前記第２の導電型の第３の不純物元素を含む第４の不純物拡散領域４１ＤＰＷと、第１および第２の不純物拡散領域４１Ｎ１，４１Ｎ２中、第４の不純物拡散領域ＤＰＷの深さよりも浅く形成され、前記第１の不純物元素に加え前記第３の不純物元素を含む第１および第２の不純物拡散領域部分４１ｎ１，４１ｎ２とで構成する。【選択図】図６Ｂ
2010118495.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された素子分離領域と、
前記半導体基板中に、前記素子分離領域を挟んで形成され、第１の導電型の第１の不純物元素を含み前記第１の導電型を有する第１および第２の不純物拡散領域と、
前記半導体基板中、前記素子分離領域の下に形成された、前記第１の導電型と反対の第２の導電型の第２の不純物元素を含み前記第２の導電型を有する第３の不純物拡散領域と、
前記半導体基板中、前記第３の不純物拡散領域の下に形成され、前記第２の導電型の第３の不純物元素を含む第４の不純物拡散領域と、
前記第１および第２の不純物拡散領域中、前記第４の不純物拡散領域の深さよりも浅く形成され、前記第１の不純物元素に加え前記第３の不純物元素を含む第１および第２の不純物拡散領域部分と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１および第２の不純物拡散領域部分は、前記第３の不純物拡散領域よりも深く形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の不純物拡散領域は、前記第１の不純物拡散領域部分を含め、前記第１の導電型を有し、前記第２の不純物拡散領域は、前記第２の不純物拡散領域部分を含め、前記第１の導電型を有することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１および第２の不純物拡散領域部分は、前記第４の不純物拡散領域よりも浅く形成されていることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
【請求項５】
半導体基板上に、溝部を形成する工程と、
前記溝部が形成された前記半導体基板の全面に、第１導電型の第１の不純物元素を導入し、前記溝部の下方で前記溝部よりも深い位置に、前記第１の不純物元素を含み前記第１の導電型を有する第１の不純物拡散領域を形成し、同時に前記半導体基板中、前記溝部の第１の側、および前記第１の側と対向する第２の側に、前記第１の不純物元素を含む第１および第２の不純物拡散領域部分を、前記第１の不純物拡散領域よりも浅い位置で形成する工程と、
前記溝部に絶縁膜を埋め込み、前記素子分離領域を形成する工程と、
前記半導体基板上に、前記素子分離領域を露出する第１のマスクパターンを形成する工程と、
前記第１のマスクパターンの形成工程の後、前記第１のマスクパターンをマスクに、前記半導体基板中に前記第１導電型の第２の不純物元素をイオン注入法により導入し、前記第２の不純物元素を含み前記第１の導電型を有する第２の不純物拡散領域を形成する工程と、
前記半導体基板上に前記素子分離領域を覆う第２のマスクパターンを形成する工程と、
前記第２のマスクパターンの形成工程の後、前記第２のマスクパターンをマスクに、前記半導体基板中に前記第１導電型と逆の第２の導電型の第３の不純物元素をイオン注入法により導入し、前記半導体基板中、前記素子分離領域の前記第１の側、および前記第２の側に、前記第３の不純物元素を含み、前記第２の導電型を有する第３および第４の不純物拡散領域を、それぞれ前記第１の不純物拡散領域部分および第２の不純物拡散領域部分に重畳して形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上に、素子分離領域に対応した開口部を有するレジストパターンを形成する工程と、
前記レジストパターンの形成工程の後、前記レジストパターンが形成された前記半導体基板の全面に、前記レジストパターンを介して第１導電型の第１の不純物元素を導入し、前記開口部の下方に、前記第１の不純物元素を含み前記第１の導電型を有する第１の不純物拡散領域を形成し、同時に前記半導体基板中、前記溝部の第１の側、および前記第１の側と対向する第２の側に、前記第１の不純物元素を含む第１および第２の不純物拡散領域部分を、前記第１の不純物拡散領域よりも浅い位置で形成する工程と、
前記半導体基板中、前記開口部に対応して溝部を形成する工程と、
前記溝部に絶縁膜を埋め込み、前記素子分離領域を形成する工程と、
前記半導体基板上に、前記素子分離領域を露出する第１のマスクパターンを形成する工程と、
前記第１のマスクパターンの形成工程の後、前記第１のマスクパターンをマスクに、前記半導体基板中に前記第１導電型の第２の不純物元素をイオン注入法により導入し、前記第２の不純物元素を含み前記第１の導電型を有する第２の不純物拡散領域を形成する工程と、
前記半導体基板上に前記素子分離領域を覆う第２のマスクパターンを形成する工程と、
前記第２のマスクパターン形成工程の後、前記第２のマスクパターンをマスクに、前記半導体基板中に前記第１導電型と逆の第２の導電型の第３の不純物元素をイオン注入法により導入し、前記半導体基板中、前記素子分離領域の第１の側、および前記第１の側と反対の第２の側に、前記第３の不純物元素を含み、前記第２の導電型を有する第３および第４の不純物拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第３および第４の不純物拡散領域では、それぞれの深さ方向の全域にわたり、前記第３の不純物元素の濃度が前記第１の不純物元素の濃度よりも高いことを特徴とする請求項５または６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に素子分離領域を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
今日の微細な半導体装置においては、トランジスタなど多数の半導体素子が、素子分離領域により相互に電気的に分離されて共通の半導体基板上に形成されている。
【０００３】
例えばｐチャネルＭＯＳトランジスタはシリコン基板中に素子分離領域により画成されたｎ型ウェル中に形成され、ｎチャネルＭＯＳトランジスタは同じシリコン基板中に素子分離領域により画成されたｐウェル中に形成されることが多い。今日の微細な半導体装置では、このような素子分離領域を、素子分離溝を素子分離絶縁膜で埋め込んだいわゆるＳＴＩ（シャロートレンチアイソレーション）構造に形成するのが一般的である。ＳＴＩ構造を採用することにより、半導体基板上における素子分離領域の占有する面積を、従来のＬＯＣＯＳ法で形成した素子分離領域などに比べて減少させることができる。
【特許文献１】特開２００４−２３５４７５号公報
【特許文献２】特開２００４−６４０８５号公報
【特許文献１】特開２００６−３１０５７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このようなＳＴＩ構造を有する従来の半導体装置では、一対のｎ型ウェルが、間のｐ型ウェルを介して隣接する、例えば図１に示すような構造がシリコン基板中に形成されることがよくある。
【０００５】
図１を参照するに、シリコン基板１１中にはＳＴＩ型の素子分離領域１１Ｉにより、第１のｎ型ウェル１１Ｎ１と第２のｎ型ウェル１１Ｎ２が画成されており、また前記ｎ型ウェル１１Ｎ１とｎ型ウェル１１Ｎ２との間には、ｐ型ウェル１１Ｐが、やはり素子分離領域１１Ｉにより画成されて、前記ｎ型ウェル１１Ｎ１およびｎ型ウェル１１Ｎ２に接した状態で介在している。
【０００６】
このような構造では、前記ｎ型ウェル１１Ｎ１とｎ型ウェル１１Ｎ２との間でのリーク電流は、間にｐ型ウェル１１Ｐが介在するために抑制されるが、各トランジスタが微細化され、前記ｎ型ウェル１１Ｎ１，１１Ｎ２あるいはｐ型ウェル１１Ｐの大きさが１μｍ以下になると、例えばｎ型ウェル１１Ｎ１からｎ型ウェル１１Ｎ２へと、あるいはその逆方向に、前記ｐ型ウェル１１Ｐよりも深い電流経路に沿ってリーク電流が流れることがある。
【０００７】
そこで、特許文献１では、このような深い電流経路に沿ったリーク電流を遮断するために、図１に示すように、前記シリコン基板１１のうち、前記ウェル１１Ｎ１，１１Ｐおよび１１Ｎ２の下に、あるいは図２に示すように、少なくとも前記ｐ型ウェル１１Ｐの下方に、ｐ型の深いウェル１１ＤＰＷを形成することが提案されている。ただし図１，図２では、先に図１で説明した部分には同一の参照符号を付しており、説明は省略する。また図１において、前記ｎ型ウェル１１Ｎ１，１１Ｎ２に形成されるｐチャネルＭＯＳトランジスタ、あるいはｐ型ウェル１１Ｐに形成されるｎチャネルＭＯＳトランジスタの図示は省略している。
【０００８】
一方、今日の微細化された半導体装置では、図３Ａ，図３Ｂに示すように、シリコン基板２１中において第１のｎ型ウェル２１Ｎ１と第２のｎ型ウェル２１Ｎ２を含む多数のｎ型ウェルが、ＳＴＩ型の素子分離領域２１Ｉにより隔てられて配列された構造が使われることがある。ただし図３Ｂは図３Ａ中、破線で囲んだ部分を示す拡大断面図である。
【０００９】
このような構造では、前記素子分離領域２１Ｉの下を通るリーク電流の経路を遮断するために、前記素子分離領域２１Ｉの下に、前記ＳＴＩ構造を構成する素子分離絶縁膜を介してアクセプタとなる不純物元素（以下、ｐ型不純物元素と称する）をイオン注入により導入し、ｐ型のチャネルストッパ領域２１ＰＷを形成することが行われている。
【００１０】
しかし、このようなｐ型のチャネルストッパ領域２１ＰＷは、アモルファス相である前記素子分離絶縁膜を介してアクセプタのイオン注入がなされるため、導入されたアクセプタイオン、具体的にはボロンイオン（Ｂ＋）は前記素子分離絶縁膜を通過する際に多くのエネルギを失い、その結果、前記素子分離領域２１Ｉの下に形成されるチャネルストッパ領域２１ＰＷでは、その深さが浅くなってしまうのが避けられない。
【００１１】
図３Ｃは、シリコン基板中にイオン注入により導入された不純物元素の深さ分布を示す図である。
【００１２】
図３Ｃを参照するに、縦軸は導入された不純物元素の濃度を示し、横軸は侵入深さをミクロン単位で示す。図３Ｃ中、「Ａ」で示す曲線は、前記ＳＴＩ構造２１Ｉ直下に形成される前記ｐ型チャネルストッパ領域２１ＰＷにおけるボロン（Ｂ）の深さ分布を示し、「Ｂ」で示す曲線は、シリコン基板中に直接にボロンイオンを同じ条件で打ち込んだ場合に生じる深さ分布を示している。また「Ｃ」で示す曲線は、シリコン基板中に打ち込まれたリン（Ｐ）の深さ分布、従ってｎ型ウェル２１Ｎ１，２１Ｎ２中におけるリンの深さ分布を示している。
【００１３】
図３Ｃの曲線「Ｂ」あるいは曲線「Ｃ」よりわかるように、結晶構造を有するシリコン基板中に直接に打ち込まれた場合、ボロンイオンやリンイオンはいわゆるチャネリングの結果、表面から約１μｍ、あるいはそれ以上の深さまで、高い濃度で分布しているのに対し、ＳＴＩ型の素子分離領域２１Ｉを介して打ち込まれた場合、約０．５μｍの深さを過ぎると濃度が急激に減少するのがわかる。すなわち、前記ｐ型チャネルストッパ領域２１ＰＷの下端部の深さは、前記ｎ型ウェル２１Ｎ１，２１Ｎ２の下端部よりも実質的に浅い位置に位置することになる。
【００１４】
その結果、前記図３Ａ，３Ｂの構造のウェルを有する半導体装置では、図３Ｂに矢印で示すように、前記ｎ型ウェル２１Ｎ１，２１Ｎ２の間には、前記ｐ型チャネルストッパ領域２１ＰＷの下でリーク電流が発生しやすい問題が生じる。
【００１５】
この問題を解決するには、シリコン基板２１のうち、前記ｐ型チャネルストッパ領域２１ＰＷより下の部分におけるアクセプタ濃度を増大させてリーク電流路を遮断すればよく、このため、前記図１Ａの構成との類推から、図４に示すように前記シリコン基板２１中、前記ｐ型チャネルストッパ領域２１ＰＷの下方にｐ型の深いウェル２１ＤＰＷを形成することが考えられる。
【００１６】
ところが、このような深いｐ型ウェル２１ＤＰＷは、不純物濃度が減少しているｎ型ウェル２１Ｎ１，２１Ｎ２の下部にも形成されるが、その結果、図５（Ａ），（Ｂ）に示すように、前記ｎ型ウェル２１Ｎ１，２１Ｎ２の下部には、前記深いｐ型ウェル２１ＤＰＷに対応してｐ型に変化した領域２１ｐ１，２１ｐ２が出現し、図４において破線で示した、前記ｎ型ウェル２１Ｎ１，２１Ｎ２のうち、かかるｐ型領域２１ｐ１，２１ｐ２よりも深い部分がｎ型アイランド２１ｎ１，２１ｎ２となって孤立してしまう問題が生じる。なお図５（Ａ）は、前記図４の断面におけるアクセプタの濃度分布を示し、図５（Ｂ）は、前記ｎ型ウェル２１Ｎ１あるいは２１Ｎ２におけるリン、すなわちドナーと、ボロン、すなわちアクセプタの深さ方向への、図４中、線Ａ−Ａ’に沿った濃度分布を示している。図５（Ｂ）より、前記ｎ型ウェル２１Ｎ１あるいは２１Ｎ２の下端部よりやや浅い、図４において破線で囲んだ部分においてボロンの濃度がリンの濃度を上回り、導電型がｐ型に変化しているのがわかる。図５（Ａ）中、「ＮＷ」は前記ｎ型ウェル２１Ｎ１，２１Ｎ２に対応し、「ＰＷ」は前記ｐ型チャネルストッパ領域２１ＰＷに対応し、「ＤＰＷ」は前記深いｐ型ウェル２１ＤＰＷに対応する。
【００１７】
このようなｎ型アイランドは、隣接する前記深いｐ型ウェル２１ＤＰＷとの界面、さらにはｐ−型にドープされるのが一般的であるシリコン基板のｐ−型領域との界面においてｐｎ接合を形成し、かかるｐｎ接合に捕獲された電荷による、半導体装置の動作不安定の原因となる。
【００１８】
また、このように図４の構成では、前記ｎ型ウェル２１Ｎ１，２１Ｎ２の深さが前記深いｐ型ウェル２１ＤＰＷの形成により、当初の深さよりも減少してしまい、その結果、シート抵抗が増大する問題、あるいはかかる基板上にＣＭＯＳ素子を形成した場合には、ラッチアップの問題も発生する。
【課題を解決するための手段】
【００１９】
一の側面によれば半導体装置は、半導体基板と、前記半導体基板に形成された素子分離領域と、前記半導体基板中に、前記素子分離領域を挟んで形成され、第１の導電型の第１の不純物元素を含み前記第１の導電型を有する第１および第２の不純物拡散領域と、前記半導体基板中、前記素子分離領域の下に形成された、前記第１の導電型と反対の第２の導電型の第２の不純物元素を含み前記第２の導電型を有する第３の不純物拡散領域と、前記半導体基板中、前記第３の不純物拡散領域の下に形成され、前記第２の導電型の第３の不純物元素を含む第４の不純物拡散領域と、前記第１および第２の不純物拡散領域中、前記第４の不純物拡散領域の深さよりも浅く形成され、前記第１の不純物元素に加え前記第３の不純物元素を含む第１および第２の不純物拡散領域部分と、を有することを特徴とする。
【００２０】
他の側面によれば半導体装置の製造方法は、半導体基板上に、溝部を形成する工程と、前記溝部が形成された前記半導体基板の全面に、第１導電型の第１の不純物元素を導入し、前記溝部の下方で前記溝部よりも深い位置に、前記第１の不純物元素を含み前記第１の導電型を有する第１の不純物拡散領域を形成し、同時に前記半導体基板中、前記溝部の第１の側、および前記第１の側と対向する第２の側に、前記第１の不純物元素を含む第１および第２の不純物拡散領域部分を、前記第１の不純物拡散領域よりも浅い位置で形成する工程と、前記溝部に絶縁膜を埋め込み、前記素子分離領域を形成する工程と、前記半導体基板上に、前記素子分離領域を露出する第１のマスクパターンを形成する工程と、前記第１のマスクパターンの形成工程の後、前記第１のマスクパターンをマスクに、前記半導体基板中に前記第１導電型の第２の不純物元素をイオン注入法により導入し、前記第２の不純物元素を含み前記第１の導電型を有する第２の不純物拡散領域を形成する工程と、前記半導体基板上に前記素子分離領域を覆う第２のマスクパターンを形成する工程と、前記第２のマスクパターンの形成工程の後、前記第２のマスクパターンをマスクに、前記半導体基板中に前記第１導電型と逆の第２の導電型の第３の不純物元素をイオン注入法により導入し、前記半導体基板中、前記素子分離領域の前記第１の側、および前記第２の側に、前記第３の不純物元素を含み、前記第２の導電型を有する第３および第４の不純物拡散領域を、それぞれ前記第１の不純物拡散領域部分および第２の不純物拡散領域部分に重畳して形成する工程と、を有することを特徴とする。
【００２１】
他の側面によれば半導体装置の製造方法は、半導体基板上に、素子分離領域に対応した開口部を有するレジストパターンを形成する工程と、前記レジストパターンの形成工程の後、前記レジストパターンが形成された前記半導体基板の全面に、前記レジストパターンを介して第１導電型の第１の不純物元素を導入し、前記開口部の下方に、前記第１の不純物元素を含み前記第１の導電型を有する第１の不純物拡散領域を形成し、同時に前記半導体基板中、前記溝部の第１の側、および前記第１の側と対向する第２の側に、前記第１の不純物元素を含む第１および第２の不純物拡散領域部分を、前記第１の不純物拡散領域よりも浅い位置で形成する工程と、前記半導体基板中、前記開口部に対応して溝部を形成する工程と、前記溝部に絶縁膜を埋め込み、前記素子分離領域を形成する工程と、前記半導体基板上に、前記素子分離領域を露出する第１のマスクパターンを形成する工程と、前記第１のマスクパターンの形成工程の後、前記第１のマスクパターンをマスクに、前記半導体基板中に前記第１導電型の第２の不純物元素をイオン注入法により導入し、前記第２の不純物元素を含み前記第１の導電型を有する第２の不純物拡散領域を形成する工程と、前記半導体基板上に前記素子分離領域を覆う第２のマスクパターンを形成する工程と、前記第２のマスクパターン形成工程の後、前記第２のマスクパターンをマスクに、前記半導体基板中に前記第１導電型と逆の第２の導電型の第３の不純物元素をイオン注入法により導入し、前記半導体基板中、前記素子分離領域の第１の側、および前記第１の側と反対の第２の側に、前記第３の不純物元素を含み、前記第２の導電型を有する第３および第４の不純物拡散領域を形成する工程と、を有することを特徴とする。
【発明の効果】
【００２２】
本発明によれば、素子分離領域を挟んで隣接する一導電型の一対の拡散領域間に生じるリーク電流の発生を、前記素子分離領域直下の浅い電流経路についても、また前記一対の拡散領域の下端部どうしの間を結ぶ深い電流経路についても、また前記浅い領域と深い領域の中間の深さの電流経路についても、効果的に抑制することが可能となる。
【発明を実施するための最良の形態】
【００２３】
［第１の実施形態］
図６Ａおよび図６Ｂは、第１の実施形態による半導体装置の構成を示す断面図である。ただし図６Ｂは図６Ａ中、破線で囲んだ部分の拡大断面図になっている。
【００２４】
図６Ａを参照するに、ｐ−型のシリコン基板４１中には、第１のｎ型ウェル４１Ｎ１と第２のｎ型ウェル４１Ｎ２を含むｎ型ウェル、すなわちｎ型拡散領域４１Ｎが、ＳＴＩ型の素子分離領域４１Ｉにより隔てられて形成されており、図６Ｂの拡大図に示すように、前記素子分離領域４１Ｉの直下には、ｐ型拡散領域よりなるチャネルストッパ領域４１ＰＷが形成されている。
【００２５】
さらに図６Ｂの構造では、前記シリコン基板４１の表面から見て前記ｐ型チャネルストッパ領域４１ＰＷの下方の、前記ｎ型ウェル４１Ｎ１，４１Ｎ２の下端部近傍に、別のｐ型拡散領域よりなる深いｐ型ウェル４１ＤＰＷが、下端部を前記ｎ型ウェル４１Ｎ１，４１Ｎ２の下端部に略一致させて形成されており、さらに前記ｎ型ウェル４１Ｎ１，４１Ｎ２には、前記シリコン基板４１の表面から見て前記ｐ型チャネルストッパ領域４１ＰＷと前記深いｐ型ウェル４１ＤＰＷの中間の深さに、ボロンイオンなどのアクセプタイオンをイオン注入することにより、電子濃度の減少したｎ−型領域４１ｎ１，４１ｎ２が形成されている。
【００２６】
図７（Ａ）は、前記図６Ｂの断面構造におけるＢの濃度分布を示し、図７（Ｂ）は前記図７（Ａ）中、線Ｂ−Ｂ’およびＣ−Ｃ’に沿ったボロンおよびリンのシミュレーション
により抽出した分布プロファイルを示す。
【００２７】
図７（Ａ）を参照するに、ボロンイオンは前記ｐ型チャネルストッパ領域４１ＰＷと、その下方の深いｐウェル４１ＤＰＷにおいて濃度のピークが現れるようにイオン注入されており、また前記ｎ−型領域４１ｎ１，４１ｎ２においてもピークが現れるようにイオン注入されている。
【００２８】
図７（Ｂ）を参照するに、前記Ｂ−Ｂ’断面で見ると、前記素子分離領域４１Ｉの直下のｐ型チャネルストッパ領域４１ＰＷおよび深いｐ型ウェル４１ＤＰＷにおいてボロンの濃度ピークが、上下に離間して出現していることがわかる。
【００２９】
一方、図７（Ｂ）より、前記Ｃ−Ｃ’断面で見ると、前記ｐ型チャネルストッパ領域４１ＰＷの深さと略一致する深さに、リンの濃度ピークが生じており、リンの濃度は、前記シリコン基板４１の表面からの深さが増大するにつれて減少するが、前記図６Ｂのｎ−型領域４１ｎ１，４１ｎ２に対応して、ボロン濃度のピークが生じていることがわかる。しかし、前記ｎ−型領域４１ｎ１，４１ｎ２では、ボロンの濃度がリンの濃度を上回ることはなく、前記ｎ型ウェル４１Ｎ１，４１Ｎ２は、その深さ方向の全域にわたり、ｎ型を維持している。
【００３０】
図７（Ｂ）より、前記ｎ型ウェル４１Ｎ１，４１Ｎ２のうち、前記ｎ−型領域４１ｎ１，４１ｎ２の上端と接する部分は、図７（Ｂ）中、線Ｉで示した位置において１．５×１０17ｃｍ-3から４．０×１０17ｃｍ-3、典型的には約２．５×１０17ｃｍ-3の電子濃度を有するのに対し、線IIで示す、前記ｎ−型領域４１ｎ１，４１ｎ２中の部分においては、より小さい、２．０×１０１６ｃｍ-3から６．０×１０１６ｃｍ-3、典型的には４．５×１０１６ｃｍ-3の電子濃度が実現されているのがわかる。
【００３１】
図８は、前記図７（Ａ）中、線Ｄ−Ｄ’に沿ったボロンおよびリンの水平方向への分布を示す図である。
【００３２】
図８を参照するに、従来は前記ｎ−型領域４１ｎ１，４１ｎ２にボロンを導入することをしていなかったため、ボロンの水平方向への濃度分布は、前記素子分離領域４１Ｉ直下の部分から外れると急激に減少していたのに対し（図中「従来技術」）、本実施形態では、前記素子分離領域４１Ｉ直下の部分から水平方向に外れても、ボロンの比較的高い濃度が維持されることがわかる。
【００３３】
図６（Ａ），（Ｂ）の構成では、前記線Ｄ−Ｄ’に沿ったリンの分布は従来と同じである。このため、図６（Ａ），（Ｂ）の構成では、ドナー濃度とアクセプタ濃度の差として表される電子濃度が、前記ｎ−型領域４１ｎ１，４１ｎ２においては、従来技術の場合に比べ、大きく減少し、その結果、前記ｎ−型領域４１ｎ１，４１ｎ２においては抵抗値が、従来技術に比べ、増大している。
【００３４】
その結果、図９に概略的に示すように、前記素子分離領域４１Ｉ直下の電流路Ａに沿ったｎ型ウェル４１Ｎ１，４１Ｎ２間のリーク電流は、前記ｐ型チャネルストッパ領域４１ＰＷにより遮断され、また深い電流路Ｂに沿って前記ｎウェル４１Ｎ１，４１Ｎ２の下端部の間を流れるリーク電流は、前記深いｐ型ウェル４１ＤＰＷにより遮断され、さらに中間の深さにおいて電流路Ｃに沿って流れるリーク電流は、前記ｎ−型領域４１ｎ１，４１ｎ２の抵抗増加により抑制される。
【００３５】
またかかる構成では、前記ｎ型ウェル４１Ｎ１，４１Ｎ２下端部が孤立したアイランドを形成することはなく、このため捕獲された電荷により半導体装置の動作が不安定になる問題は生じない。さらに前記ｎ型ウェル４１Ｎ１，４１Ｎ２は、その下端部までｎ型を維持しているため、シート抵抗が増大する問題も生じない。
【００３６】
図１０Ａ〜図１０Ｆは、前記図６（Ａ），６（Ｂ）の構造の形成方法を示す図である。
【００３７】
図１０Ａを参照するに、前記シリコン基板４１の表面には、厚さが１０ｎｍの熱酸化膜よりなるパッド酸化膜４１ｏｘを介して厚さが１１２ｎｍのＳｉＮ研磨ストッパ膜４１ｓｎが形成されており、前記ＳｉＮ研磨ストッパ膜４１ｓｎ上には、前記シリコン基板４１表面のうち、前記素子分離領域４１Ｉの形成予定領域を露出する開口部Ｒ１Ａを有するレジスト膜Ｒ１が形成されている。
【００３８】
次に図１０Ｂの工程において前記レジストパターンＲ１をマスクに前記ＳｉＮ研磨ストッパ膜４１ｓｎおよびその下のパッド酸化膜４１ｏｘがパターニングされ、前記ＳｉＮ研磨ストッパ膜４１ｓｎおよびその下のパッド酸化膜４１ｏｘには、前記レジスト開口部Ｒ１Ａに対応して、前記シリコン基板４１の表面のうち前記素子分離領域４１Ｉの形成予定領域を露出する開口部４１ＳＮＯが形成される。
【００３９】
さらに図１０Ｃの工程において前記シリコン基板４１を、前記ＳｉＮ研磨ストッパ膜４１ｓｎをマスクにＲＩＥ法により、例えば０．４μｍの幅で２８０ｎｍの深さまでドライエッチングし、前記シリコン基板４１中に、前記開口部４１ＳＮＯに対応して素子分離溝４１Ｔを形成する。
【００４０】
次に図１０Ｄの工程において前記ＳｉＮ膜４１ｓｎおよびパッド酸化膜４１ｏｘを介して前記素子分離溝４１Ｔの下方、例えば前記シリコン基板４１の表面から１．１〜１．４μｍの深さにボロンの濃度ピークが現れるように、ボロンを例えば２５０ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量、チルト角０°で、前記シリコン基板４１の全面にイオン注入し、前記ｐ型の深いウェル４１ＤＰＷを形成する。この場合、前記ｐ型の深いウェル４１ＤＰＷにおけるボロンのピーク濃度は、例えば３．３×１０16ｃｍ-3程度となる。
【００４１】
同時に、前記図１０Ｄの工程により、前記素子分離領域４１Ｉの両側の前記ｎ型ウェル４１ＮＷ１，４１ＮＷ２の形成予定領域にもボロンが導入され、その結果、前記ｐ型の深いウェル４１ＤＰＷの濃度ピークが現れる深さよりも浅い、前記シリコン基板４１の表面から例えば０．４μｍの深さに例えば４．５×１０16ｃｍ-3のピーク濃度を有するボロン導入領域４１Ｂ１，４１Ｂ２が、前記ｎ−型領域４１ｎ１，４１ｎ２に対応して形成される。
【００４２】
次に図１０Ｅの工程において前記素子分離溝４１Ｔがシリコン酸化膜により充填され、さらに前記シリコン基板４１上の余計なシリコン酸化膜が、前記ＳｉＮ研磨ストッパ膜４１ｓｎをストッパとした化学機械研磨（ＣＭＰ）法により除去され、さらに前記ＳｉＮ研磨ストッパ膜４１ｓｎおよびその下のパッド酸化膜４１ｏｘが除去される。その結果、前記素子分離溝４１Ｔを素子分離酸化膜で充填したシャロートレンチアイソレーション構造の素子分離領域４１Ｉが形成される。図１０Ｅの構造では、前記素子分離溝４１Ｔを充填する素子分離酸化膜は、前記シリコン基板４１の上方に多少突出するが、図１０Ｅでは、突出部の図示は省略する。
【００４３】
次に図１０Ｆの工程において、前記素子分離領域４１Ｉを露出するレジスト開口部Ｒ２Ａを有するレジスト膜Ｒ２が前記シリコン基板４１上に形成され、前記レジスト膜Ｒ２をマスクにボロンを、前記素子分離領域４１Ｉの直下で、前記シリコン基板４１の表面から約０．５μｍの深さにボロンの濃度ピークが現れるように、例えば１５０ｋｅＶの加速電圧下、３×１０13ｃｍ-2のドーズ量、チルト角０°でイオン注入することにより、前記素子分離領域４１Ｉの直下に前記ｐ型チャネルストッパ領域４１ＰＷを形成する。この場合、前記ｐ型チャネルストッパ領域４１ＰＷにおけるボロンのピーク濃度は、例えば１．５×１０18ｃｍ-3程度となる。
【００４４】
さらに前記図１０Ｆの工程の後、図１０Ｇの工程において前記素子分離領域４１ＩをレジストパターンＲ３により保護し、リンイオンを例えば３６０ｋｅＶの加速電圧下、３×１０13ｃｍ-2のドーズ量、チルト角０°でイオン注入することにより、前記シリコン基板４１のうち、前記素子分離領域４１Ｉの両側がｎ型にドープされ、これに伴い、前記ボロン導入領域４１Ｂ１，４１Ｂ２がｎ−型の導電型に変化する。この場合、前記ｎ型ウェル４１ＮＷ１，４１ＮＷ２においてリンの濃度ピークは、前記シリコン基板４１の表面から０．５μｍの深さに出現し、その際のリンのピーク濃度は、６×１０17ｃｍ-3程度となる。
【００４５】
図１１は、このようにして形成された前記図６（Ａ），（Ｂ）の構造における前記ｎ型ウェル４１ＮＷ１，４１ＮＷ２の間に生じるリーク電流を示す図である。
【００４６】
図１１中、「本実施形態技術」で示した曲線は、前記図６（Ａ），（Ｂ）の構造において、前記シリコン基板４１の電位を０Ｖに維持し、前記ｎ型ウェル４１ＮＷ１に０Ｖの電圧を印加し、前記ｎ型ウェル４１ＮＷ２に印加される電圧を０〜１０Ｖの範囲で変化させた場合の、前記ｎ型ウェル４１ＮＷ１とｎ型ウェル４１ＮＷ２との間のリーク電流を示す。ただし上記リーク電流は、前記シリコン基板４１として比抵抗が１０Ωｃｍのｐ型シリコン基板を使った場合についてのものである。また図１１の実験では、前記素子分離溝４１Ｔの幅は、底部において０．４μｍ、上部において０．６８μｍとしている。
【００４７】
図１１には、他に比較例として、先に図４で説明した、シリコン基板２１中にｐ型の深いウェル２１ＤＰＷを形成した構造についてのリーク電流の測定結果（「比較例１」）、および図１２に示すように前記図４の構成において前記ｐ型の深いウェル２１ＤＰＷの形成を素子分離領域２１Ｉの直下に限定した構造についてのリーク電流の測定結果（「比較例２」）が示されている。ただし前記比較例１では前記シリコン基板２１中にボロンイオンを５００ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量、チルト角０°でブランケット注入を行い、前記ｐ型の深いウェル２１ＤＰＷを形成している。また前記比較例２では、前記素子分離領域２１Ｉの素子分離溝の形成後、前記素子分離溝の直下の部分にのみボロンイオンを、２５０ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量、チルト角０°でイオン注入している。
【００４８】
その他の条件は、「本実施形態技術」、「比較例１」、「比較例２」で共通である。例えば前記シリコン基板２１，４１としては比抵抗が１０Ωのｐ型シリコン基板を使っており、前記素子分離領域２１Ｉあるいは４１Ｉにおいて素子分離溝は２８０ｎｍの深さに形成しており、ｐ型チャネルストッパ領域２１ＰＷあるいは４１ＰＷはボロンイオンを１５０ｋｅＶの加速電圧下、３×１０13ｃｍ-2のドーズ量、チルト角０°でイオン注入して形成しており、またｎ型ウェル２１ＮＷ１，２１ＮＷ２、およびｎ型ウェル４１ＮＷ１，４１ＮＷ２は、リンイオンを３６０ｋｅＶの加速電圧か、３×１０13ｃｍ-2のドーズ量、チルト角０°でイオン注入して形成している。また熱処理など他のプロセス条件も同一としている。
【００４９】
図１１を参照するに、「本実施形態技術」によれば、前記ｎ型ウェル２１ＮＷ２あるいは４１ＮＷ２への印加電圧が少なくとも０．００Ｖから３．５０Ｖの範囲において、「従来技術１」、「従来技術２」のいずれよりもリーク電流を低減できることがわかる。
【００５０】
図１３Ａ，１３Ｂは、本実施形態の一変形例を示す。
【００５１】
本変形例においては、図１３Ａに示すように、前記図１０Ｃの工程に対応して前記シリコン基板４１中の素子分離溝４１Ｔを形成した後、図１３Ｂに示すように前記ＳｉＮ膜４１ｓｎを除去し、前記パッド酸化膜４１ｏｘのみを介してボロンイオンをイオン注入し、前記ｐ型が他の深いウェル４１ＤＰＷおよびボロン導入領域４１Ｂ１，４１Ｂ２を形成する。以後の工程は、図１０Ｅ〜図１０Ｇの実施形態と同じである。本変形例では、前記ボロン導入領域４１Ｂ１，４１Ｂ２は、前記ＳｉＮ膜４１ｓｎが存在しないため、前記図１０Ｄの工程におけるよりもやや深く形成され、ボロンの濃度ピークは前記シリコン基板４１の表面から約０．７μｍ程度の深さに形成される。
【００５２】
再び図１０Ｇに戻って、このようにして形成されたｎ型ウェル４１Ｎ１，４１Ｎ２は、前記シリコン基板４１上に形成されるｐチャネルＭＯＳトランジスタの素子領域を構成する。
【００５３】
そこで前記図１０Ｇの工程の後、図１０Ｈに示すように前記ｎ型ウェル４１Ｎ１，４１Ｎ２の表面にヒ素イオンを６０ｋｅＶの加速電圧下、２×１０13ｃｍ-2のドーズ量、チルト角７°でイオン注入し、前記ｎ型ウェル４１Ｎ１，４１Ｎ２の表面にチャネルドープ領域４１ｃｈ１，４１ｃｈ２をそれぞれ形成する。この場合、例えば図１４に示すように、前記ｎ型ウェル４１Ｎ１，４１Ｎ２の表面から約３０ｎｍの深さにヒ素の濃度ピークが、４．３×１０18ｃｍ-3のピーク濃度で出現する。ただし本発明は、かかる特定のヒ素の濃度分布に限定されるものではない。
【００５４】
さらに図１０Ｈの工程では、図示はしないが前記シリコン基板４１の全体を１０００℃の温度で１０秒間急速熱処理（ＲＴＡ）し、シリコン基板４１中に導入されている不純物元素を活性化する。
【００５５】
さらに図１０Ｉに示すように前記ｎ型ウェル４１Ｎ１，４１Ｎ２の表面に熱酸化処理あるいはプラズマ酸化処理によりゲート絶縁膜となる誘電体膜４２を例えば１．６ｎｍの膜厚に形成し、さらに前記誘電体膜４２上に、ゲート電極となるポリシリコン膜４３を６００℃でのＣＶＤ法により、例えば１０５ｎｍの膜厚に堆積する。
【００５６】
さらに前記ポリシリコン膜４３をレジストプロセスによりパターニングすることにより、図１０Ｊに示すように前記ｎ型ウェル４１ＮＷ１の表面にポリシリコンゲート電極４３Ｇ１が、また同時に前記ｎ型ウェル４１ＮＷ２の表面には、ポリシリコンゲート電極４３Ｇ２が、前記誘電体膜４２を介して形成される。
【００５７】
さらに図１０Ｊの工程では、前記シリコン基板４１の全体を９５０℃の温度で５秒間急速熱処理した後、前記ｎ型ウェル４１ＮＷ１および４１ＮＷ２中に、前記ポリシリコンゲート電極４３Ｇ１，４３Ｇ２をマスクとしてヒ素イオンを６０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量、２８°のチルト角でポケット注入し、前記ｎ型ウェル４１Ｎ１においてはｎ型のポケット注入領域４１ｐｋ１を前記ゲート電極４１３Ｇ１の両側に、また前記ｎ型ウェル４１Ｎ２においてはｎ型のポケット注入領域４１ｐｋ２を前記ゲート電極４１３Ｇ２の両側に形成する。
【００５８】
さらに前記図１０Ｊの構造上に前記ポリシリコンゲート電極４３Ｇ１，４３Ｇ２を覆うようにシリコン酸化膜をプラズマＣＶＤ法により５２０°の基板温度にて例えば１５ｎｍの膜厚に形成した後、これを基板面に略垂直方向にエッチバックし、図１０Ｋに示すように、前記ゲート電極４３Ｇ１の両側壁面に、膜厚が約１２ｎｍの薄い側壁酸化膜４３ｗ１を、また前記ゲート電極４３Ｇ２の両側壁面に、膜厚が約１２ｎｍの薄い側壁酸化膜４３ｗ２を形成する。
【００５９】
さらに前記図１０Ｋの工程では、前記シリコン基板４１中に前記ゲート電極４３Ｇ１，４３Ｇ２、および側壁酸化膜４３ｗ１，４３ｗ２をマスクにボロンイオンを例えば０．６ｋｅＶの加速電圧下、３×１０14ｃｍ-2のドーズ量、チルト角０°でイオン注入し、前記ｎ型ウェル４１Ｎ１中、前記ゲート電極４３Ｇ１直下のチャネル領域に対して前記側壁絶縁膜４３ｗ１の外側に、ｐ型のソースエクステンション領域４１ａおよびドレインエクステンション領域４１ｂを形成する。同様に、前記ｎ型ウェル４１Ｎ２中、前記ゲート電極４３Ｇ２直下のチャネル領域に対して前記側壁絶縁膜４３ｗ２の外側に、ｐ型のソースエクステンション領域４１ｃおよびドレインエクステンション領域４１ｄがそれぞれ形成される。
【００６０】
さらに図１０Ｌの工程において前記図１０Ｋの構造上に前記ポリシリコンゲート電極４３Ｇ１，４３Ｇ２をそれぞれの側壁酸化膜４３ｗ１，４３ｗ２を介して覆うようにシリコン酸化膜をプラズマＣＶＤ法により５２０°の基板温度にて例えば７０ｎｍの膜厚に形成した後、これを基板面に略垂直方向にエッチバックし、図１０Ｌに示すように、前記ゲート電極４３Ｇ１の両側壁面に、前記側壁酸化膜４３ｗ１を介して膜厚が約６８ｎｍの厚い側壁酸化膜４３Ｗ１を、また前記ゲート電極４３Ｇ２の両側壁面に、膜厚が約６８ｎｍの厚い側壁酸化膜４３Ｗ２を形成する。
【００６１】
さらに図１０Ｌの工程では、前記ゲート電極４３Ｇ１，４３Ｇ２および側壁酸化膜４３Ｗ１，４３Ｗ２をマスクとしてボロンイオンを、はじめに８ｋｅＶの加速電圧下、１×１０13ｃｍ-2のドーズ量、チルト角０°でイオン注入し、さらに４ｋｅＶの加速電圧下、６×１０15ｃｍ-2のドーズ量、チルト角０°でイオン注入し、前記ｎ型ウェル４１Ｎ１においては前記ゲート電極４３Ｇ１直下のチャネル領域から見て前記側壁酸化膜４１Ｗ１の外側に、ｐ型のソース領域４１ｅおよびドレイン領域４１ｆを、それぞれ形成する。同様に前記ｎ型ウェル４１Ｎ２においては前記ゲート電極４３Ｇ２直下のチャネル領域から見て前記側壁酸化膜４１Ｗ２の外側に、ｐ型のソース領域４１ｇおよびドレイン領域４１ｈを、それぞれ形成する。
【００６２】
さらに前記図１０Ｌの工程では、イオン注入工程の後、前記シリコン基板４１を１０２５°の温度で１秒間急速熱処理し、これにより、導入されたボロンを活性化する。
【００６３】
次に図１０Ｍの工程において、前記ゲート電極４３Ｇ１，４３Ｇ２，ソース領域４１ｅおよびドレイン領域４１ｆ、さらにソース領域４１ｇおよびドレイン領域４１ｈの表面に、サリサイド法により、例えばコバルトシリサイド膜４４を形成し、さらに図１０Ｎの工程において、前記図１０Ｍの構造上にＳｉＮ膜４５をコンタクトストッパとして、プラズマＣＶＤ法により例えば６００℃の温度で約８０ｎｍの膜厚に形成し、さらに図１０Ｏの工程において前記図１０Ｎの構造上に非ドープシリカガラス膜およびＴＥＯＳ酸化膜を積層した構造の絶縁膜４６を形成し、さらに前記絶縁膜４６中に前記ソース領域４１ｅ、ドレイン領域４１ｆ、ソース領域４１ｇおよびドレイン領域４１ｈを露出する開口部を形成、それぞれの開口部に、図示は省略するがＴｉ／ＴｉＮ積層構造の密着膜を介してタングステンプラグ４６Ａ〜４６Ｄが、それぞれのシリサイド層４４とコンタクトして形成される。
【００６４】
かかる構成の半導体装置では、先にも図１１で説明したように、半導体装置の動作中にそれぞれのｐチャネルＭＯＳトランジスタの素子領域となるｎ型ウェル４１Ｎ１と４１Ｎ２の間に電位差が生じても、リーク電流の発生が効果的に抑制される。
【００６５】
上記の説明では、前記素子分離領域４１Ｉの幅を０．４μｍとして説明したが、本発明は素子分離領域４１Ｉの幅がさらに減少し、０．３μｍに達した場合であっても有効である。
【００６６】
なお本実施形態においては、ｎ型ウェル４１Ｎ１，４１Ｎ２においてドナー不純物元素としてリンを使う例を説明したが、リンの代わりにヒ素（Ａｓ）あるいはアンチモン（Ｓｂ）を使うことも可能である。また本実施形態においてｐ型とｎ型を反転させることも可能である。
【００６７】
［第２の実施形態］
図１５Ａ〜図１５Ｅは、第２の実施形態による半導体装置の製造方法を示す図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００６８】
図１５Ａを参照するに、本実施形態では前記シリコン基板４１上に、形成予定の素子分離領域４１Ｉに対応した開口部Ｒ１Ａを有するレジスト膜Ｒ１が形成され、図１５Ｂの工程において、前記レジスト膜Ｒ１をマスクに、前記シリコン基板４１中にボロンイオンがイオン注入により導入される。一例では、前記ボロンイオンのイオン注入は、５００ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量、チルト角０°で実行され、その結果、レジスト膜Ｒ１の存在しない素子分離領域４１Ｉの形成予定領域ではボロンイオンが深く侵入し、例えば前記シリコン基板４１の表面から１．１〜１．４μｍの深さにおいてボロン濃度のピークが、約２．８×１０16ｃｍ-3の濃度で生じ、前記ｐ型の深いウェル４１ＤＰＷが形成される。
【００６９】
これに対し、前記レジスト膜Ｒ１を通過したボロンイオンは、レジスト膜Ｒ１の通過の際にエネルギーを失い、その結果、ボロン濃度のピークは前記シリコン基板４１の表面から約０．７μｍの深さにおいて、約３．５×１０16ｃｍ-3の濃度で出現する。これにより、前記レジスト膜Ｒ１の下にはボロン導入領域４１Ｂ１，４１Ｂ２が、図１５Ｂに示すように、前記ｐ型の深いウェル４１ＤＰＷよりも浅い位置に形成される。
【００７０】
次に図１５Ｃの工程において前記レジスト膜Ｒ１を除去し、さらに熱酸化およびＣＶＤ法により、前記シリコン基板４１の表面にパッド酸化膜４１ｏｘおよびＳｉＮ研磨ストッパ膜４１ｓｎを形成し、さらに前記ＳｉＮ研磨ストッパ膜４１ｓｎ上に、前記レジスト膜Ｒ１と同じく、素子分離領域４１Ｉの形成予定領域を露出する開口部Ｒ１Ａ’を有するレジスト膜Ｒ１’を形成する。
【００７１】
さらに図１５Ｄの工程において前記レジスト膜Ｒ１’をマスクに前記ＳｉＮ膜４１ｓｎをパターニングし、さらに前記ＳｉＮ膜４１ｓｎをマスクに前記シリコン基板４１をＲＩＥ法によりドライエッチングすることにより、前記素子分離領域４１Ｉの形成予定領域に素子分離溝４１Ｔが形成される。
【００７２】
さらに図１５Ｅの工程において前記レジスト膜Ｒ１’を除去し、前記素子分離溝４１Ｔをシリコン酸化膜により充填することにより、素子分離領域４１Ｉが形成される。
【００７３】
以後は、図１０Ｇ〜図１０Ｏの工程を実行することにより、所望のリーク電流の抑制された半導体装置を得ることができる。
【００７４】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
半導体基板と、
前記半導体基板に形成された素子分離領域と、
前記半導体基板中に、前記素子分離領域を挟んで形成され、第１の導電型の第１の不純物元素を含み前記第１の導電型を有する第１および第２の不純物拡散領域と、
前記半導体基板中、前記素子分離領域の下に形成された、前記第１の導電型と反対の第２の導電型の第２の不純物元素を含み前記第２の導電型を有する第３の不純物拡散領域と、
前記半導体基板中、前記第３の不純物拡散領域の下に形成され、前記第２の導電型の第３の不純物元素を含む第４の不純物拡散領域と、
前記第１および第２の不純物拡散領域中、前記第４の不純物拡散領域の深さよりも浅く形成され、前記第１の不純物元素に加え前記第３の不純物元素を含む第１および第２の不純物拡散領域部分と、
を有することを特徴とする半導体装置。
（付記２）
前記第１および第２の不純物拡散領域部分は、前記第３の不純物拡散領域よりも深く形成されていることを特徴とする付記１記載の半導体装置。
（付記３）
前記第１の不純物拡散領域は、前記第１の不純物拡散領域部分を含め、前記第１の導電型を有し、前記第２の不純物拡散領域は、前記第２の不純物拡散領域部分を含め、前記第１の導電型を有することを特徴とする付記１または２記載の半導体装置。
（付記４）
前記第１および第２の不純物拡散領域では、前記シリコン基板の表面から深さ方向の全域にわたり、前記第１の不純物元素の濃度が前記第２の不純物元素の濃度よりも高いことを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
（付記５）
前記第１および第２の不純物拡散領域部分は、前記第４の不純物拡散領域よりも浅く形成されていることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
（付記６）
前記第１および第２の不純物拡散領域には、それぞれ第１および第２の活性素子が形成され、前記第１および第２の不純物拡散領域には、前記半導体装置の動作中、相互に異なった電位が印加されることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
（付記７）
前記第１および第２の不純物拡散領域は、それぞれ前記第１および第２の不純物拡散領域部分に接する部分において、２．０×１０１６ｃｍ-3〜５．５×１０１７ｃｍ-3の第１のキャリア密度を有し、前記第１および第２の不純物拡散領域部分においては、１．５×１０１５ｃｍ-3〜４．５×１０１６ｃｍ-3の、前記第１のキャリア密度よりも低い第２のキャリア密度を有することを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置。
（付記８）
前記第２の不純物元素および前記第３の不純物元素は、同一の不純物元素であることを特徴とする付記１〜７のうち、いずれか一項記載の半導体装置。
（付記９）
半導体基板上に、溝部を形成する工程と、
前記溝部が形成された前記半導体基板の全面に、第１導電型の第１の不純物元素を導入し、前記溝部の下方で前記溝部よりも深い位置に、前記第１の不純物元素を含み前記第１の導電型を有する第１の不純物拡散領域を形成し、同時に前記半導体基板中、前記溝部の第１の側、および前記第１の側と対向する第２の側に、前記第１の不純物元素を含む第１および第２の不純物拡散領域部分を、前記第１の不純物拡散領域よりも浅い位置で形成する工程と、
前記溝部に絶縁膜を埋め込み、前記素子分離領域を形成する工程と、
前記半導体基板上に、前記素子分離領域を露出する第１のマスクパターンを形成する工程と、
前記第１のマスクパターンの形成工程の後、前記第１のマスクパターンをマスクに、前記半導体基板中に前記第１導電型の第２の不純物元素をイオン注入法により導入し、前記第２の不純物元素を含み前記第１の導電型を有する第２の不純物拡散領域を形成する工程と、
前記半導体基板上に前記素子分離領域を覆う第２のマスクパターンを形成する工程と、
前記第２のマスクパターンの形成工程の後、前記第２のマスクパターンをマスクに、前記半導体基板中に前記第１導電型と逆の第２の導電型の第３の不純物元素をイオン注入法により導入し、前記半導体基板中、前記素子分離領域の前記第１の側、および前記第２の側に、前記第３の不純物元素を含み、前記第２の導電型を有する第３および第４の不純物拡散領域を、それぞれ前記第１の不純物拡散領域部分および第２の不純物拡散領域部分に重畳して形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１０）
前記第１の不純物元素を導入する工程は、酸化膜を介して実行されることを特徴とする付記９記載の半導体装置の製造方法。
（付記１１）
半導体基板上に、素子分離領域に対応した開口部を有するレジストパターンを形成する工程と、
前記レジストパターンの形成工程の後、前記レジストパターンが形成された前記半導体基板の全面に、前記レジストパターンを介して第１導電型の第１の不純物元素を導入し、前記開口部の下方に、前記第１の不純物元素を含み前記第１の導電型を有する第１の不純物拡散領域を形成し、同時に前記半導体基板中、前記溝部の第１の側、および前記第１の側と対向する第２の側に、前記第１の不純物元素を含む第１および第２の不純物拡散領域部分を、前記第１の不純物拡散領域よりも浅い位置で形成する工程と、
前記半導体基板中、前記開口部に対応して溝部を形成する工程と、
前記溝部に絶縁膜を埋め込み、前記素子分離領域を形成する工程と、
前記半導体基板上に、前記素子分離領域を露出する第１のマスクパターンを形成する工程と、
前記第１のマスクパターンの形成工程の後、前記第１のマスクパターンをマスクに、前記半導体基板中に前記第１導電型の第２の不純物元素をイオン注入法により導入し、前記第２の不純物元素を含み前記第１の導電型を有する第２の不純物拡散領域を形成する工程と、
前記半導体基板上に前記素子分離領域を覆う第２のマスクパターンを形成する工程と、
前記第２のマスクパターン形成工程の後、前記第２のマスクパターンをマスクに、前記半導体基板中に前記第１導電型と逆の第２の導電型の第３の不純物元素をイオン注入法により導入し、前記半導体基板中、前記素子分離領域の第１の側、および前記第１の側と反対の第２の側に、前記第３の不純物元素を含み、前記第２の導電型を有する第３および第４の不純物拡散領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１２）
前記第２の不純物拡散領域は、前記第１の不純物拡散領域よりも浅い位置に形成されることを特徴とする付記９〜１１のうち、いずれか一項記載の半導体装置の製造方法。
（付記１３）
前記第３および第４の不純物拡散領域では、それぞれの深さ方向の全域にわたり、前記第３の不純物元素の濃度が前記第１の不純物元素の濃度よりも高いことを特徴とする付記９〜１２のうち、いずれか一項記載の半導体装置の製造方法。
（付記１４）
前記第２の不純物拡散領域を形成する工程は、前記第２の不純物元素の深さ方向への濃度分布のピークが、前記第１および第２の不純物拡散領域部分における前記第１の不純物元素の深さ方向への濃度ピークよりも浅い位置に形成されるように実行されることを特徴とする付記９〜１２のうち、いずれか一項記載の半導体装置の製造方法。
【図面の簡単な説明】
【００７５】
【図１】従来の半導体装置の例を示す図である。
【図２】従来の半導体装置の別の例を示す図である。
【図３Ａ】課題を説明する図である。
【図３Ｂ】課題を説明する別の図である。
【図３Ｃ】課題を説明するさらに別の図である。
【図４】課題を説明するさらに別の図である。
【図５】課題を説明する別の図である。
【図６Ａ】第１の実施形態による半導体装置を示す図である。
【図６Ｂ】図６Ａの一部を拡大して示す図である。
【図７】シリコン基板中における不純物元素の垂直方向への分布を示す図である。
【図８】シリコン基板中における不純物元素の水平方向への分布を示す図である。
【図９】第１の実施形態の作用効果を説明する図である。
【図１０Ａ】第１の実施形態による半導体装置の製造工程を説明する図（その１）である。
【図１０Ｂ】第１の実施形態による半導体装置の製造工程を説明する図（その２）である。
【図１０Ｃ】第１の実施形態による半導体装置の製造工程を説明する図（その３）である。
【図１０Ｄ】第１の実施形態による半導体装置の製造工程を説明する図（その４）である。
【図１０Ｅ】第１の実施形態による半導体装置の製造工程を説明する図（その５）である。
【図１０Ｆ】第１の実施形態による半導体装置の製造工程を説明する図（その６）である。
【図１０Ｇ】第１の実施形態による半導体装置の製造工程を説明する図（その７）である。
【図１０Ｈ】第１の実施形態による半導体装置の製造工程を説明する図（その８）である。
【図１０Ｉ】第１の実施形態による半導体装置の製造工程を説明する図（その９）である。
【図１０Ｊ】第１の実施形態による半導体装置の製造工程を説明する図（その１０）である。
【図１０Ｋ】第１の実施形態による半導体装置の製造工程を説明する図（その１１）である。
【図１０Ｌ】第１の実施形態による半導体装置の製造工程を説明する図（その１２）である。
【図１０Ｍ】第１の実施形態による半導体装置の製造工程を説明する図（その１３）である。
【図１０Ｎ】第１の実施形態による半導体装置の製造工程を説明する図（その１４）である。
【図１０Ｏ】第１の実施形態による半導体装置の製造工程を説明する図（その１５）である。
【図１１】第１の実施形態におけるリーク電流特性を比較例と比較して示す図である。
【図１２】図１１中の比較例の一の構成を示す図である。
【図１３Ａ】第１の実施形態の一変形例を示す図（その１）である。
【図１３Ｂ】第１の実施形態の一変形例を示す図（その２）である。
【図１４】第１の実施形態においてシリコン基板中に生じる垂直方向への不純物元素の濃度分布を示す図である。
【図１５Ａ】第２の実施形態による半導体装置の製造工程を説明する図（その１）である。
【図１５Ｂ】第２の実施形態による半導体装置の製造工程を説明する図（その２）である。
【図１５Ｃ】第２の実施形態による半導体装置の製造工程を説明する図（その３）である。
【図１５Ｄ】第２の実施形態による半導体装置の製造工程を説明する図（その４）である。
【図１５Ｅ】第２の実施形態による半導体装置の製造工程を説明する図（その５）である。
【符号の説明】
【００７６】
２１，４１  シリコン基板
２１ＤＰＷ，４１ＤＰＷ  ｐ型の深いウェル
２１Ｉ，４１Ｉ  素子分離領域
２１ＰＷ，４１ＰＷ  ｐ型チャネルストッパ領域
２１ｐ１，２１ｐ２  ｐ型領域
２１ｎ１，２１ｎ２  ｎ型アイランド
４１ａ，４１ｃ  ソースエクステンション領域
４１ｂ，４１ｄ  ドレインエクステンション領域
４１Ｃｈ１，４１Ｃｈ２  チャネルドープ領域
４１ｅ，４１ｇ  ソース領域
４１ｆ，４１ｈ  ドレイン領域
４１Ｂ１，４１Ｂ２  Ｂ導入領域
４１ｐｋ１，４１ｐｋ２  ポケット注入領域
４１Ｎ，４１Ｎ１，４１Ｎ２  ｎ型ウェル
４１ｎ１，４１ｎ２  ｎ−型領域
４１Ｔ  素子分離溝
４２  ゲート絶縁膜
４３  ポリシリコン膜
４３Ｇ１，４３Ｇ２  ポリシリコンゲート電極
４４  シリサイド層
４５  コンタクトストッパ層
４６  絶縁膜
４６Ａ〜４６Ｄ  コンタクトプラグ
【図１】
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【図２】
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【図３Ｃ】
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【図８】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１１】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図９】
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【図１０Ｇ】
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【図１０Ｈ】
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【図１０Ｉ】
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【図１０Ｊ】
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【図１０Ｋ】
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【図１０Ｌ】
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【図１０Ｍ】
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【図１０Ｎ】
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【図１０Ｏ】
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【図１２】
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