(57)【要約】      （修正有）【課題】高性能の相補型金属半導体（ＣＭＯＳ）回路の為の高いオン電流をもたらす半導体ナノワイヤ・デバイスを提供する。【解決手段】両方の端部に半導体パッド３３Ａ、３７Ａを有する半導体ナノワイヤ３２が、基板上にサスペンドされる。半導体ナノワイヤが応力発生ライナ部によって長手方向の応力を受けている間、半導体ナノワイヤの中間部の上にゲート誘電体３６及びゲート電極３８が形成される。ゲート誘電体及びゲート電極の形成によって半導体ナノワイヤの歪み状態が固定されるため、半導体ナノワイヤの中間部は、応力発生ライナの除去後に長手方向の固有の内部応力を受ける。半導体パッド内にソース及びドレイン領域３３Ｂ，３７Ｂが形成され、半導体ナノワイヤ・トランジスタが得られる。ソース及びドレイン・パッドの上に、中間工程（ＭＯＬ）誘電体層を直接形成することができる。【選択図】図９
2010245514.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体パッド及び第２の半導体パッドに隣接する半導体ナノワイヤであって、前記半導体ナノワイヤの中間部が長手方向に歪んでいる、半導体ナノワイヤと、
前記半導体ナノワイヤの長手方向に歪んだ前記中間部を囲むゲート誘電体と、
前記第１及び第２の半導体パッドを埋め込む誘電体材料層であって、前記誘電体材料層は実質的に応力がかかっていない、誘電体材料層と、
を含む半導体構造体。
【請求項２】
導電性材料を含み、前記ゲート誘電体を囲むゲート電極をさらに含む、請求項１に記載の半導体構造体。
【請求項３】
第１の誘電体ペデスタル及び第２の誘電体ペデスタルを含む、前記半導体ナノワイヤの下にある絶縁体層をさらに含み、前記第１の誘電体ペデスタルは前記第１の半導体パッドに隣接し、前記第２の誘電体ペデスタルは前記第２の半導体パッドに隣接し、前記ゲート電極は前記絶縁体層に隣接する、請求項２に記載の半導体構造体。
【請求項４】
前記半導体ナノワイヤの前記中間部に配置されるチャネル領域と、
前記第１の半導体パッドを含み、前記チャネル領域に隣接するソース領域と、
前記第２の半導体パッドを含み、前記チャネル領域に隣接するドレイン領域と、
をさらに含む、請求項１に記載の半導体構造体。
【請求項５】
前記ソース領域は、前記第１の半導体パッド内に配置されるパッド・ソース部と、前記半導体ナノワイヤ内に配置されるナノワイヤ・ソース部とを含み、前記ドレイン領域は、前記第２の半導体パッド内に配置されるパッド・ドレイン部と、前記半導体ナノワイヤ内に配置されるナノワイヤ・ドレイン部とを含む、請求項４に記載の半導体構造体。
【請求項６】
前記ソース領域と前記チャネル領域との間の境界は、前記半導体ナノワイヤの上にあるゲート電極の縁部と実質的に垂直方向に一致し、前記ドレイン領域と前記チャネル領域との間の境界は、前記ゲート電極の別の縁部と実質的に垂直方向に一致する、請求項４に記載の半導体構造体。
【請求項７】
前記チャネル領域は第１の導電型のドーピングを有し、前記ソース領域及び前記ドレイン領域は第２の導電型のドーピングを有し、前記第２の導電型は前記第１の導電型とは反対の導電型である、請求項４に記載の半導体構造体。
【請求項８】
前記誘電体材料層内に埋め込まれ、前記第１の半導体パッドと接する少なくとも１つのソース側コンタクト・ビアと、前記誘電体材料層内に埋め込まれ、前記第２の半導体パッドと接する少なくとも１つのドレイン側コンタクト・ビアとをさらに含む、請求項１に記載の半導体構造体。
【請求項９】
前記誘電体材料層の上面は、前記少なくとも１つのソース側コンタクト・ビアの上面及び前記少なくとも１つのドレイン側コンタクト・ビアの上面と実質的に同一平面上にあることを特徴とする、請求項８に記載の半導体構造体。
【請求項１０】
第１の誘電体ペデスタル及び第２の誘電体ペデスタルを含む、前記半導体ナノワイヤの下にある絶縁体層をさらに含み、前記第１の誘電体ペデスタルは前記第１の半導体パッドに隣接し、前記第２の誘電体ペデスタルは前記第２の半導体パッドに隣接する、請求項８に記載の半導体構造体。
【請求項１１】
前記誘電体材料層の一部分は、前記半導体ナノワイヤの一部分の下で、前記絶縁体層の一部分の上にあり、かつゲート電極と前記第１の誘電体ペデスタル及び前記第２の誘電体ペデスタルの一方とに隣接する、請求項１０に記載の半導体構造体。
【請求項１２】
前記誘電体材料層、前記少なくとも１つのソース側コンタクト・ビア、及び前記第１の誘電体ペデスタルは、前記第１の半導体パッドを覆い、前記誘電体材料層、前記少なくとも１つのドレイン側コンタクト・ビア、及び前記第２の誘電体ペデスタルは、前記第２の半導体パッドを覆う、請求項１０に記載の半導体構造体。
【請求項１３】
前記半導体ワイヤの長手方向に歪んだ前記中間部は、大きさが０．３ＧＰａより大きい固有の圧縮応力、または大きさが０．３ＧＰａより大きい固有の引張応力を有する、請求項１に記載の半導体構造体。
【請求項１４】
前記半導体ナノワイヤ、前記第１の半導体パッド、及び前記第２の半導体パッドは、単結晶半導体材料を含む、請求項１に記載の半導体構造体。
【請求項１５】
前記半導体ナノワイヤは１ｎｍから２０ｎｍの横方向の幅を有する、請求項１に記載の半導体構造体。
【請求項１６】
半導体構造体を形成する方法であって、
基板上に半導体ナノワイヤを形成するステップであって、前記半導体ナノワイヤは第１の半導体パッド及び第２の半導体パッドに隣接し、前記半導体ナノワイヤは前記基板の上にサスペンドされる、ステップと、
前記第１の半導体パッド上に第１の応力発生材料部を形成し、前記第２の半導体パッド上に第２の応力発生材料部を形成することによって、前記半導体ナノワイヤの中間部に長手方向の歪みを生じさせるステップと、
前記中間部が前記長手方向の歪みを受けている間に前記半導体ナノワイヤの前記中間部の上にゲート誘電体を直接形成するステップと、
前記第１の応力発生材料部及び前記第２の応力発生材料部を除去するステップであって、前記半導体ナノワイヤの前記中間部は、前記第１の応力発生材料部及び前記第２の応力発生材料部の除去後に長手方向に歪む、ステップと、
を含む方法。
【請求項１７】
前記半導体ナノワイヤ、前記第１の半導体パッド、及び前記第２の半導体パッドの上に、応力発生材料層を堆積するステップと、
前記応力発生材料層をパターン形成するステップであって、前記第１の応力発生材料部及び前記第２の応力発生材料部は、前記応力発生材料層の一部を残すことによって形成される、ステップと、
をさらに含む、請求項１６に記載の方法。
【請求項１８】
前記ゲート誘電体の上にゲート電極を形成するステップをさらに含む、請求項１６に記載の方法。
【請求項１９】
前記半導体ナノワイヤは第１の導電型のドーピングを有し、前記第１の半導体パッド及び前記第２の半導体パッドに第２の導電型のドーパントを注入するステップをさらに含み、前記第２の導電型は前記第１の導電型とは反対の導電型であることを特徴とする、請求項１８に記載の方法。
【請求項２０】
ソース領域及びドレイン領域を形成するステップをさらに含み、前記ソース領域の縁部は、前記半導体ナノワイヤ内に配置され、前記ゲート電極の縁部と実質的に垂直方向に一致し、前記ドレイン領域の縁部は、前記ゲート電極の別の縁部と実質的に垂直方向に一致することをさらに含む、請求項１８に記載の方法。
【請求項２１】
上部半導体層をパターン形成して絶縁体層の上の半導体リンク部にするステップであって、前記半導体リンク部は前記第１の半導体パッド及び前記第２の半導体パッドに隣接する、ステップと、
前記半導体リンク部の下の前記絶縁体層をエッチングし、それによって前記半導体リンク部は前記絶縁体層の上にサスペンドされる、ステップと、
をさらに含む、請求項１６に記載の方法。
【請求項２２】
前記絶縁体層をパターン形成することによって第１の誘電体ペデスタル及び第２の誘電体ペデスタルを形成するステップをさらに含み、前記第１の誘電体ペデスタルは前記第１の半導体パッドに隣接し、前記第２の誘電体ペデスタルは前記第２の半導体パッドに隣接する、請求項２１に記載の方法。
【請求項２３】
前記第１の半導体パッド、前記第２の半導体パッド、及び前記半導体リンク部の外側部分を酸化させるステップと、
前記第１の半導体パッド、前記第２の半導体パッド、及び前記半導体リンク部の酸化した部分を除去するステップであって、前記第１の半導体パッド及び前記第２の半導体パッドのサイズは小さくなり、前記半導体リンク部の残りの部分は前記半導体ナノワイヤを構成する、ステップと、
をさらに含む、請求項２２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より具体的には、内部応力を有する半導体ナノワイヤ及びそれを製造する方法に関する。
【背景技術】
【０００２】
半導体ナノワイヤは、ナノメートル（１０−９メートル）又は数十ナノメートルのオーダーの横横断方向寸法及び垂直方向寸法を有する半導体ワイヤのことをいう。典型的には、横横断方向寸法及び垂直方向寸法は２０ｎｍより小さい。
【０００３】
横方向寸法に関する限定は、横横断方向寸法（幅）及び垂直横断方向寸法（高さ）に当てはまる。半導体ナノワイヤの長手方向の寸法（長さ）は限定されず、例えば１ｎｍから１ｍｍとすることができる。半導体ナノワイヤの横方向寸法が数十ナノメートルより小さい場合には、量子力学的効果が重要となる。したがって、半導体ナノワイヤは、半導体量子ワイヤとも呼ばれる。
【０００４】
半導体ナノワイヤの横断方向寸法は、現在はサブリソグラフィであり、すなわち、一度の露光によってパターン形成されるフォトレジストから直接イメージ転写によって印刷することができない。２００８年現在、限界寸法、すなわちリソグラフィ法によって印刷することができる印刷可能な最小寸法は、約３５ｎｍである。限界寸法より小さい寸法は、サブリソグラフィ寸法と呼ばれる。限界寸法及びサブリソグラフィ寸法の範囲は、常に、半導体産業における利用可能な最高のリソグラフィ・ツールによって定められる。一般に、限界寸法及びサブリソグラフィ寸法の範囲は、連続する技術ノードの各々において減少し、半導体産業全体にわたって容認される製造基準によって確立される。
【０００５】
ゲート誘電体及びゲート電極によって半導体ナノワイヤの断面積が完全に囲まれることにより、半導体ナノワイヤは、長さ方向に沿った電荷キャリアの制御を向上させることが可能である。半導体ナノワイヤが完全に囲まれるため、ゲート電極による半導体ナノワイヤに沿った電荷輸送は、半導体ナノワイヤ・デバイスの方がフィン型電界効果トランジスタ（ｆｉｎＦＥＴ）より良好に制御される。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高性能の相補型金属オン半導体（ＣＭＯＳ）回路のための高いオン電流をもたらす高性能の半導体ナノワイヤ・デバイスが望まれる。
【課題を解決するための手段】
【０００７】
本発明は、半導体ナノワイヤ・トランジスタの電荷キャリア移動度及びオン電流が制御できるように、半導体ナノワイヤ内の電流の流れの方向に沿って長手方向の固有の内部応力を有する半導体ナノワイヤのための構造体及び製造方法を提供する。
【０００８】
両方の端部に２つの半導体パッドを有する半導体ナノワイヤが、基板上にサスペンドされる(吊られる)。２つの半導体パッドの上に応力発生ライナ部が形成され、半導体ナノワイヤの中間部は露出される。半導体ナノワイヤが応力発生ライナ部によって長手方向の応力を受けている間、半導体ナノワイヤの中間部の上にゲート誘電体及びゲート電極が形成される。ゲート誘電体及びゲート電極の形成によって半導体ナノワイヤの歪み状態が固定されるため、半導体ナノワイヤの中間部は、応力発生ライナの除去後に長手方向の固有の内部応力を受ける。半導体パッド内にソース及びドレイン領域が形成され、半導体ナノワイヤ・トランジスタが得られる。ソース及びドレイン・パッドの上に、中間工程（ミドル・オブ・ライン：ＭＯＬ）誘電体層を直接形成することができる。
【０００９】
本発明の一態様によれば、第１の半導体パッド及び第２の半導体パッドに隣接する半導体ナノワイヤであって、半導体ナノワイヤの中間部が長手方向に歪んでいる、半導体ナノワイヤと、半導体ナノワイヤの長手方向に歪んだ中間部を囲むゲート誘電体と、第１及び第２の半導体パッドを埋め込む誘電体材料層であって、前記誘電体材料層は実質的に応力がかかっていない、誘電体材料層と、を含む半導体構造体が提供される。
【００１０】
本発明の別の態様によれば、基板上に半導体ナノワイヤを形成するステップであって、半導体ナノワイヤは第１の半導体パッド及び第２の半導体パッドに隣接し、半導体ナノワイヤは基板の上にサスペンドされる、ステップと、第１の半導体パッド上に第１の応力発生材料部を形成し、第２の半導体パッド上に第２の応力発生材料部を形成することによって、半導体ナノワイヤの中間部に長手方向の歪みを生じさせるステップと、中間部が長手方向の歪みを受けている間に半導体ナノワイヤの中間部の上にゲート誘電体を直接形成するステップと、第１の応力発生材料部及び第２の応力発生材料部を除去するステップであって、半導体ナノワイヤの中間部は第１の応力発生材料部及び第２の応力発生材料部の除去後に長手方向に歪む、ステップとを含む、半導体構造体を形成する方法が提供される。
【図面の簡単な説明】
【００１１】
【図１】（Ａ）半導体オン・インシュレータ（ＳＯＩ）基板として提供されるときの例示的な半導体構造体の上面図である。（Ｂ）  （Ａ）に対応するステップにおける平面Ｂ−Ｂ´に沿った例示的な半導体構造体の垂直断面図である。
【図２】（Ａ）半導体リンク部及び半導体パッドのパターン形成後の例示的な半導体構造体の上面図である。（Ｂ）  （Ａ）に対応するステップにおける平面Ｂ−Ｂ´に沿った例示的な半導体構造体の垂直断面図である。
【図３】（Ａ）誘電体ペデスタルの形成後の例示的な半導体構造体の上面図である。（Ｂ）  （Ａ）に対応するステップにおける平面Ｂ−Ｂ´に沿った例示的な半導体構造体の垂直断面図である。
【図４】（Ａ）半導体ナノワイヤの形成後の例示的な半導体構造体の上面図である。（Ｂ）  （Ａ）に対応するステップにおける平面Ｂ−Ｂ´に沿った例示的な半導体構造体の垂直断面図である。
【図５】（Ａ）応力発生材料層の形成後の例示的な半導体構造体の上面図である。（Ｂ）  （Ａ）に対応するステップにおける平面Ｂ−Ｂ´に沿った例示的な半導体構造体の垂直断面図である。
【図６】（Ａ）応力発生材料部の形成後の例示的な半導体構造体の上面図である。（Ｂ）  （Ａ）に対応するステップにおける平面Ｂ−Ｂ´に沿った例示的な半導体構造体の垂直断面図である。
【図７】（Ａ）ゲート誘電体の形成後の例示的な半導体構造体の上面図である。（Ｂ）  （Ａ）に対応するステップにおける平面Ｂ−Ｂ´に沿った例示的な半導体構造体の垂直断面図である。
【図８】（Ａ）ゲート電極の形成後の例示的な半導体構造体の上面図である。（Ｂ）  （Ａ）に対応するステップにおける平面Ｂ−Ｂ´に沿った例示的な半導体構造体の垂直断面図である。
【図９】（Ａ）長手方向の引張歪みがチャネル領域内に発生する場合における、応力発生材料部の除去後の例示的な半導体構造体の上面図である。（Ｂ）  （Ａ）に対応するステップにおける平面Ｂ−Ｂ´に沿った例示的な半導体構造体の垂直断面図である。
【図１０】（Ａ）中間工程（ＭＯＬ）誘電体層及びコンタクト・ビアの形成後の例示的な半導体構造体の上面図である。（Ｂ）  （Ａ）に対応するステップにおける平面Ｂ−Ｂ´に沿った例示的な半導体構造体の垂直断面図である。
【図１１】（Ａ）長手方向の圧縮歪みがチャネル領域内に発生する場合における、応力発生材料部の除去後の例示的な半導体構造体の上面図である。（Ｂ）  （Ａ）に対応するステップにおける平面Ｂ−Ｂ´に沿った例示的な半導体構造体の垂直断面図である。
【発明を実施するための形態】
【００１２】
上述のように、本発明は、内部応力を有する半導体ナノワイヤ及びそれを製造する方法に関し、ここで添付図面を用いて詳細に説明される。同様の要素及び対応する要素は、同じ参照数字によって示されることに留意されたい。
【００１３】
図１（Ａ）及び図１（Ｂ）を参照すると、本発明による例示的な半導体構造体は、ハンドル基板１０と埋め込み絶縁体層２０と上部半導体層３０とを含む半導体オン・インシュレータ（ＳＯＩ）基板である。上部半導体層３０は、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、シリコン炭素合金、シリコン・ゲルマニウム炭素合金、ヒ化ガリウム、ヒ化インジウム、リン化インジウム、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体、有機半導体材料、及び他の化合物半導体材料から選択することができるがこれらに限定されない半導体材料を含む。１つの実施形態においては、上部半導体層３０は、単結晶シリコン又は単結晶シリコン・ゲルマニウム合金などのＳｉ含有半導体材料を含むことができる。
【００１４】
好ましくは、上部半導体層３０内部の半導体材料全体は、単結晶材料であり、すなわち、全体にわたってエピタキシャル原子配列を有する。この場合において、上部半導体層３０の上面の表面法線の結晶配向は、ここでは上部半導体層３０の上面の表面配向と呼ばれる。上部半導体層３０の厚みは、より薄い厚み及びより厚い厚みもここでは考えられるが、１０ｎｍから２００ｎｍとすることができる。
【００１５】
必要に応じて、上部半導体層３０を電気的ドーパントでドープすることができる。上部半導体層３０は、実質的に真性半導体層として設けるか、又は、ｐ型ドーピング又はｎ型ドーピングを用いて設けることができる。典型的には、ドープされる領域のドーパント濃度は、より低いドーパント濃度又はより高いドーパント濃度もここでは考えられるが、５．０×１０１４／ｃｍ３から３．０×１０１７／ｃｍ３の範囲である。
【００１６】
埋め込み絶縁体層２０は、誘電体材料層、すなわち誘電体材料を含む層である。埋め込み絶縁体層２０の誘電体材料は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、石英、セラミック材料、又はそれらの組み合わせとすることができる。埋め込み絶縁体層２０の厚みは、より薄い厚み及びより厚い厚みもここでは考えられるが、５０ｎｍから１０００ｎｍとすることができる。ハンドル基板１０は、半導体材料、絶縁体材料又は導電性材料を含むことができる。場合によっては、ハンドル基板１０及び埋め込み絶縁体層２０は、同じ誘電体材料を含むことができ、単一構造及び一体構造のものとすることができる。
【００１７】
図２（Ａ）及び図２（Ｂ）を参照すると、フォトレジスト７が、上部半導体層３０の上面に塗布され、リソグラフィによりパターン形成されてパターン形成された形状を形成する。パターン形成された形状は、リンク形状、第１のパッド形状、及び第２のパッド形状を含む。リンク形状は、上面図においては矩形形状を有する。ここでは第１の幅ｗ１と呼ばれるリンク形状の幅は、リソグラフィ寸法、すなわち、一度のリソグラフィ露光で印刷することができる寸法である。したがって、第１の幅ｗ１は４０ｎｍより広いが、リソグラフィ・ツールが将来改善される場合には、より狭い幅を形成することができると考えられる。典型的には、第１の幅ｗ１は、限界寸法、すなわちリソグラフィで印刷可能な最小寸法、又は限界寸法に近い寸法である。
【００１８】
リンク形状には、第１のパッド形状及び第２のパッド形状が横方向に隣接し、これらは、リンク形状より広い幅を有する。第１の幅ｗ１の方向に垂直な水平方向は、ここでは長さ方向と呼ばれる。第１の幅ｗ１の方向は、ここでは幅方向と呼ばれる。第１のパッド形状は、リンク形状の長さ方向の端部において横方向にリンク形状に隣接し、第２のパッド形状は、リンク形状の長さ方向の反対側端部で横方向にリンク形状に隣接する。
【００１９】
好ましくは、長さ方向は、上部半導体層３０を構成する単結晶半導体層内の全ての垂直面の中で、正孔移動度又は電子移動度が少なくとも極大であり、好ましくは最大である垂直面を含むように選択される。上部半導体層３０が第１の導電型のドーパントでドープされる場合には、長さ方向は、第１の導電型とは反対の第２の導電型の電荷キャリアの移動度を最大にするように選択することができる。例えば、第１の導電型がｎ型であり、第２の導電型がｐ型である場合には、長さ方向は、正孔移動度を最大にする垂直な結晶面を含むように選択することができる。上部半導体層３０が単結晶シリコンを含む場合には、｛１１０｝面が正孔移動度を最大にする。第１の導電型がｐ型であり、第２の導電型がｎ型である場合には、長さ方向は、電子移動度を最大にする垂直な結晶面を含むように選択することができる。上部半導体層３０が単結晶シリコンを含む場合には、｛１００｝面が電子移動度を最大にする。
【００２０】
フォトレジスト７のパターンは、例えば異方性エッチングによって、上部半導体層３０及び埋め込み絶縁体層２０の上部に転写される。上部半導体層３０の露出された部分及び真下の埋め込み絶縁体層２０の上部は、異方性エッチングによって除去される。上部半導体層３０の残りの部分は、パターン形成された半導体構造体３１を含む。パターン形成された半導体構造体３１は、半導体リンク部３１Ｃと、半導体リンク部３１Ｃの一方の側において横方向に隣接する第１のパッド３１Ａと、半導体リンク部３１Ｃの反対の側において横方向に隣接する第２のパッド３１Ｂとを含む。
【００２１】
パターン形成された半導体構造体３１の露出された側壁は、フォトレジスト７の側壁と実質的に垂直方向に一致する。さらに、埋め込み絶縁体層２０のパターン形成された部分の側壁は、フォトレジスト７の側壁及びパターン形成された半導体構造体３１の側壁と実質的に垂直方向に一致する。半導体リンク部３１Ｃは、第１の幅ｗ１によって隔てられた一対の側壁を有する。パターン形成された半導体構造体３１の高さは、パターン形成前に上部半導体層３０の厚みがある場合には全体にわたって均一にすることができる。フォトレジスト７は、その後、例えばアッシングによって除去される。
【００２２】
図３（Ａ）及び図３（Ｂ）を参照すると、実質的な等方性エッチングが、パターン形成された半導体構造体３１の半導体材料に選択的に、埋め込み絶縁体層２０の誘電体材料に対して行われる。パターン形成された半導体構造体３１は、実質的な等方性エッチングのためのエッチング・マスクとして利用される。実質的な等方性エッチングは、ウェット・エッチングであってもドライ・エッチングであってもよい。エッチングが実質的に等方性であるため、パターン形成された半導体構造体３１の縁部は、エッチングが進むにつれてアンダーカットされる。エッチングは、少なくとも、パターン形成された半導体構造体３１の真下に配置された埋め込み絶縁体層２０の一部が除去されるまで進み、パターン形成された半導体構造体３１は、埋め込み絶縁体層２０の残りの部分の上にサスペンドされるようになる。言い換えると、パターン形成された半導体構造体３１は、エッチング後には、ここでは中間誘電体材料層２１と呼ばれる埋め込み絶縁体層２０の残りの部分と物理的に直接接触しない。
【００２３】
エッチングは、第１のパッド３１Ａ及び第２のパッド３１Ｂの周辺部の下から埋め込み絶縁体層２０の誘電体材料も除去する。埋め込み絶縁体層２０の残りの部分を含む第１の誘電体ペデスタルの原型２１Ａは、第１のパッド３１Ａの中心部分の真下に形成される。同様に、第２の誘電体ペデスタルの原型２１Ｂは、第２のパッド３１Ｂの中心部分の真下に形成される。パターン形成された半導体構造体３１をエッチング・マスクとして利用して、パターン形成された半導体構造体３１の周辺部の下から誘電体材料がエッチングされるのに伴って、誘電体材料層である埋め込み絶縁体層２０は、半導体リンク部３１Ｃの下でアンダーカットされる。
【００２４】
半導体リンク部３１Ｃは、中間誘電体材料層２１である埋め込み絶縁体層２０の残りの部分の上にサスペンドされる。第１及び第２の誘電体ペデスタルの原型（２１Ａ、２１Ｂ）は、中間誘電体材料層２１と一体的に形成され、中間誘電体材料層２１の一部である。パターン形成された半導体構造体３１は、第１のパッド３１Ａ及び第２のパッド３１Ｂの底面において、第１及び第２の誘電体ペデスタルの原型（２１Ａ、２１Ｂ）を組み込んだ中間誘電体材料層２１と接する。
【００２５】
図４（Ａ）及び図４（Ｂ）を参照すると、パターン形成された半導体構造体３１を薄くして、半導体ナノワイヤ構造体３２を形成する、すなわち、パターン形成された半導体構造体３１の寸法は、例えば酸化によって減少する。特に、半導体リンク３１Ｃを含むパターン形成された半導体構造体３１の露出された周辺部は、酸化によって酸化物材料部に変換される。半導体酸化物材料は、次に、ウェット・エッチングのような等方性エッチングによって除去される。例えば、パターン形成された半導体構造体３１がシリコンを含む場合には、半導体酸化物材料は酸化シリコンとすることができ、これはフッ化水素酸（ＨＦ）によって除去することができる。代替的に、等方性ウェット・エッチング又は等方性ドライ・エッチングを利用して半導体材料の露出された外側部分を除去することによって、パターン形成された半導体構造体３１を薄くすることができる。
【００２６】
パターン形成された半導体構造体３１の残りの部分である半導体ナノワイヤ構造体３２は、第１の半導体パッド３２Ａと、第２の半導体パッド３２Ｂと、半導体ナノワイヤ３２Ｃとを含む。第１の半導体パッド３２Ａ及び第２の半導体パッド３２Ｂは、半導体ナノワイヤ３２Ｃに横方向に隣接する。
【００２７】
半導体ナノワイヤ３２Ｃは、長さ方向に垂直な平面において矩形の垂直断面積を有することができる。薄化によって陥凹した一対の第１側壁の間の幅方向における半導体ナノワイヤ３２Ｃの寸法である半導体ナノワイヤ３２Ｃの幅は、ここでは第２の幅ｗ２と呼ばれる。半導体材料が薄化プロセスの間に消費されるため、第２の幅ｗ２は第１の幅ｗ１より狭い。好ましくは、第２の幅ｗ２は、サブリソグラフィ寸法、すなわち、フォトレジストに対する一度のリソグラフィ露光によって印刷することができる最小寸法より小さい寸法である。典型的には、第２の幅ｗ２は、１ｎｍから２０ｎｍであるが、より狭い寸法及びより広い寸法もここでは考えられる。好ましくは、第２の幅ｗ２は、２ｎｍから１０ｎｍである。
【００２８】
中間誘電体材料層２１が、パターン形成された半導体構造体の酸化した材料を除去するのに利用されるエッチングによって除去される材料を含む場合には、中間誘電体材料層２１の露出された部分もエッチングすることができる。この場合には、中間誘電体材料層２１の水平部分は陥凹して誘電体材料層２２を形成し、第１及び第２の誘電体ペデスタルの原型（２１Ａ、２１Ｂ）は横方向にエッチングされて、それぞれ第１及び第２の誘電体ペデスタル（２２Ａ、２２Ｂ）を形成する。誘電体材料層２２は、第１及び第２の誘電体ペデスタル（２２Ａ、２２Ｂ）と一体的に形成され、それらを含む。誘電体材料層２２は、ＳＯＩ基板の構成要素として設けられた埋め込み絶縁体層２０の残りの部分である（図１（Ａ）及び図１（Ｂ）を参照されたい）。
【００２９】
半導体ナノワイヤ３２Ｃの長さ方向は、半導体ナノワイヤ３２Ｃの単結晶半導体材料の全ての垂直な結晶面のうちで最大の正孔移動度又は最大の電子移動度をもたらす垂直面を含むように選択することができる。半導体ナノワイヤ３２Ｃがｎ型ドーピングを有する場合には、一対の側壁は、半導体ナノワイヤ３２Ｃを構成する単結晶半導体材料における全ての垂直面のうちで正孔移動度が最大の垂直面と平行にすることができる。反対に、半導体ナノワイヤ３２Ｃがｐ型ドーピングを有する場合には、一対の側壁は、半導体ナノワイヤ３２Ｃを構成する単結晶半導体材料における全ての垂直面のうちで電子移動度が最大の垂直面と平行にすることができる。
【００３０】
図５（Ａ）及び５（Ｂ）を参照すると、半導体ナノワイヤ構造体３２及び誘電体材料層２２の上に、応力発生材料層４０Ｌが堆積される。応力発生材料層４０Ｌは、半導体ナノワイヤ構造体３２の材料及び誘電体材料層２２の材料とは異なる材料を含む。応力発生材料層４０Ｌは、誘電体材料、半導体材料、導電性材料又はそれらの組み合わせを含むことができる。例えば、応力発生材料層４０Ｌは、大きさが０．３ＧＰａより大きい高固有応力を有する窒化シリコンを含む。応力発生材料層４０Ｌは、半導体ナノワイヤ３２Ｃの長さ方向に垂直な平面において応力発生材料層４０Ｌによって横方向に囲まれる半導体ナノワイヤ３２Ｃに、引張応力又は圧縮応力を与えることができる。応力発生材料層４０Ｌの厚みは、半導体ナノワイヤ３２Ｃの下の空間が応力発生材料層４０Ｌで埋まらないように、導体ナノワイヤ３２Ｃの底面と真下に位置する誘電体材料層２２の上面との間の距離の半分より薄いことが好ましい。応力発生材料層４０Ｌの厚みは、典型的には、１０ｎｍから５００ｎｍとすることができるが、より薄い厚み及びより厚い厚みもここでは考えられる。
【００３１】
図６（Ａ）及び図６（Ｂ）を参照すると、応力発生材料層４０Ｌがリソグラフィによってパターン形成され、第１の応力発生部４０Ａ及び第２の応力発生部４０Ｂが形成される。第１の応力発生部４０Ａは、第１の半導体パッド３２Ａの上、及び、第１の半導体パッド３２Ａに直接隣接する半導体ナノワイヤ３２Ｃの端部の上に、形成される。第２の応力発生部４０Ｂは、第２の半導体パッド３２Ｂの上、及び、第２の半導体パッド３２Ｂに直接隣接する半導体ナノワイヤ３２Ｃの端部の上に、形成される。第１及び第２の応力発生部（４０Ａ、４０Ｂ）は、例えば、応力発生材料層４０Ｌの上にフォトレジスト（図示せず）を塗布し、フォトレジストをパターン形成し、続いて、応力発生材料層４０Ｌの露出された部分を除去することによりフォトレジストのパターンを応力発生材料層４０Ｌに転写するエッチングを行うことによって、形成することができる。例えば半導体ナノワイヤ３２Ｃの中間部の底面上における応力発生材料層４０Ｌの幾何学的に遮られている部分は、フォトレジストの縁部をオフセットし、パターン形成されたフォトレジストの縁部領域の下の応力発生材料層４０Ｌを等方性エッチングを利用してアンダーカットすることによって、除去することができる。
【００３２】
応力発生材料層４０Ｌが半導体ナノワイヤ３２Ｃの中間部の周囲から除去されるのにつれて、半導体のナノワイヤ３２Ｃの中間部分は、長手方向の歪みを受ける。応力発生材料層４０Ｌが、隣接する構造体に圧縮応力を発生させる場合には、応力発生材料部（４０Ａ、４０Ｂ）は、第１の半導体パッド３２Ａ及び第２の半導体パッド３２Ｂのそれぞれに圧縮応力を与える。この場合には、第１の半導体パッド３２Ａ及び第２の半導体パッド３２Ｂは、圧縮されて歪むようになる。圧縮されて歪んだ状態では、第１の半導体パッド３２Ａ及び第２の半導体パッド３２Ｂは、半導体ナノワイヤ３２Ｃの両方の端部を引っ張り、半導体ナノワイヤ３２Ｃは、長手方向の引張応力を受けて長手方向の引張歪みを生じる、すなわち、引張歪みによって半導体ナノワイヤ３２Ｃの長さ方向に沿って歪むようになる。半導体ナノワイヤ３２Ｃの長手方向の圧縮応力は、長手方向の圧縮歪みを伴う。
【００３３】
あるいは、応力発生材料層４０Ｌが、隣接する構造体に引張応力を発生させる場合には、応力発生材料部（４０Ａ、４０Ｂ）は、第１の半導体パッド３２Ａ及び第２の半導体パッド３２Ｂのそれぞれに引張応力を与える。この場合には、第１の半導体パッド３２Ａ及び第２の半導体パッド３２Ｂは、引っ張られて歪むようになる。引っ張られて歪んだ状態では、第１の半導体パッド３２Ａ及び第２の半導体パッド３２Ｂは、半導体ナノワイヤ３２Ｃの両方の端部を押し、半導体ナノワイヤ３２Ｃは、長手方向の圧縮応力を受けて長手方向の圧縮歪みを生じる、すなわち、圧縮歪みによって半導体ナノワイヤ３２Ｃの長さ方向に沿って歪むようになる。半導体ナノワイヤ３２Ｃの長手方向の引張応力は、長手方向の引張歪みを伴う。
【００３４】
図７（Ａ）及び図７（Ｂ）を参照すると、第１の応力発生材料部（４０Ａ）と第２の応力発生材料部（４０Ｂ）との間における半導体ナノワイヤ３２Ｃの露出された表面に、ゲート誘電体３６が形成される。ゲート誘電体３６は、半導体ナノワイヤ３２Ｃの中間部の上に直接形成され、半導体ナノワイヤは、圧縮又は引張のいずれかによって長手方向に歪む。したがって、半導体ナノワイヤ３２Ｃの中間部の長さは、長手方向の歪みが存在しない場合における半導体ナノワイヤ３２Ｃの中間部の平衡長さより短いか又は長い。ゲート誘電体３６の原子と半導体ナノワイヤ３２Ｃの中間部の原子との間における原子レジストリ（atomic registry）は、ゲート誘電体３６Ｃの形成の間に確立され、その間、半導体ナノワイヤ３２Ｃの中間部は長手方向に歪んでいる。
【００３５】
ある場合において、ゲート誘電体３６は、半導体ナノワイヤ３２Ｃの外側部分の熱変換によって形成される、酸化シリコン又は窒化シリコンなどの誘電体材料を含む。熱酸化、熱窒化、プラズマ酸化、プラズマ窒化又はそれらの組み合わせを利用して、ゲート誘電体３６を形成することができる。この場合には、ゲート誘電体３６は、半導体ナノワイヤ３２Ｃの中間部の露出された表面上にのみ形成される。ゲート誘電体３６の厚みは、約０．８ｎｍから約１０ｎｍとすることができ、典型的には、約１．１ｎｍから約６ｎｍである。
【００３６】
別の場合においては、ゲート誘電体３６は、３．９、すなわち酸化シリコンの誘電率より大きい誘電率を有する高ｋ誘電体材料を含むことができる。高ｋ誘電体材料は、金属及び酸素を含む誘電体金属酸化物を含むことができる。好ましくは、高ｋ材料の誘電率は、約４．０か又はそれより大きい。より好ましくは、高ｋ誘電体材料の誘電率は、約７．５である窒化シリコンの誘電率より大きい。さらにより好ましくは、高ｋ誘電体材料の誘電率は、８．０より大きい。高ｋ誘電体材料は、当該技術分野において高ｋゲート誘電体材料としても知られており、誘電体金属酸化物、その合金、及びそのシリケート合金を含む。例示的な高ｋ誘電体材料は、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、それらのシリケート、及びそれらの合金を含む。ｘの各々の値は、独立に約０．５から約３までであり、ｙの各々の値は、独立に０から約２までである。必要に応じて、高ｋ誘電体材料が堆積される前に、界面層（図示せず）例えば酸化シリコンを、化学酸化又は熱酸化によって形成することができる。この場合には、ゲート誘電体３６を、半導体ナノワイヤ構造体３２の上面及び側壁面の全体と、第１及び第２の誘電体ペデスタル（２２Ａ、２２Ｂ）を含む誘電体材料層２２の全ての露出された表面とを覆う、隣接する単一のゲート誘電体層として形成することができる。この場合には、ゲート誘電体３６の厚みは、約１ｎｍから約６ｎｍとすることができ、約１ｎｍ又はそれより薄い有効酸化物厚さを有することができる。
【００３７】
図８（Ａ）及び図８（Ｂ）を参照すると、ゲート誘電体３６の上及びその周囲に、ゲート電極３８が形成される。半導体ナノワイヤ３２Ｃの中間部が長手方向に歪んでいる間に、ゲート誘電体３６上にゲート電極３８を形成することによって、半導体ナノワイヤ３２Ｃの長手方向に歪んだ原子配位は、ゲート誘電体３６及びゲート電極３８の組み合わせによって歪み状態に固定される。言い換えると、ゲート誘電体３６及びゲート電極３８は、長手方向に歪むように構造的に半導体ナノワイヤ３２Ｃを支持する。長手方向の歪みを変えることによって半導体ナノワイヤ３２Ｃが異なる長さになる傾向はいずれも、半導体ナノワイヤ３２Ｃとゲート誘電体３６及びゲート電極３８の組立体との間の原子配列（原子配置）によって抑制され、低減する。
【００３８】
ゲート電極３８は、ドープされた半導体材料、金属、金属合金、少なくとも１つの金属の導電性化合物、又はそれらの組み合わせなどの導電性材料を含む。堆積されるゲート電極材料の厚みは、ゲート電極３８が内部に半導体ナノワイヤ３２Ｃが配置される穴を１つだけ含むように、半導体ナノワイヤ３２Ｃと誘電体材料層２２との間の距離の半分を超えることが好ましい。
【００３９】
１つの実施形態においては、ゲート電極３８は、ポリシリコン、アモルファス・シリコン、シリコン・ゲルマニウム合金、シリコン炭素合金、シリコン・ゲルマニウム炭素合金、又はそれらの組み合わせなどのアモルファス半導体材料又は多結晶半導体材料を含む。ゲート電極３８は、その場（ｉｎ−ｓｉｔｕ）ドープをすることも、ドーパント・イオンの次のイオン注入によってドープすることもできる。
【００４０】
代替的又は付加的に、ゲート電極３８は、金属導電性材料を含む金属ゲート材料を含むことができる。例えば、ゲート電極３８は、ＴａＮ、ＴｉＮ、ＷＮ、ＴｉＡＩＮ、ＴａＣＮ、他の導電性高融点金属窒化物、又はそれらの合金などの材料を含むことができる。金属ゲート材料は、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）などによって形成することができ、導電性高融点金属窒化物を含む。ゲート誘電体３６が高ｋゲート誘電体材料を含む場合には、ゲート誘電体３６の上に金属ゲート材料を直接形成することができる。金属ゲート材料の組成は、半導体ナノワイヤ構造体３２内に後で形成される半導体デバイスのしきい電圧を最適化するように選択することができる。ゲート電極３８は、金属ゲート材料及び半導体材料の両方を含むことができる。
【００４１】
図９（Ａ）及び図９（Ｂ）を参照すると、第１の応力発生部４０Ａ及び第２の応力発生部４０Ｂは、半導体ナノワイヤ構造体３２、ゲート電極３８、及び誘電体材料層２２に選択的に除去される。ウェット・エッチング又はドライ・エッチングなどのエッチング処理を利用して、第１及び第２の応力発生部（４０Ａ、４０Ｂ）を除去することができる。好ましくは、エッチングは、ゲート電極３８の縁部周囲のゲート誘電体のアンダーカットが最小になるように、ゲート誘電体３６に対して選択的である。第１及び第２の応力発生部（４０Ａ、４０Ｂ）が応力発生窒化シリコン材料を含み、誘電体材料層２２が酸化シリコンを含む場合には、熱リン酸エッチングを利用して、半導体ナノワイヤ構造体３２、ゲート電極３８、及び誘電体材料層２２に対して選択的に第１及び第２の応力発生部（４０Ａ、４０Ｂ）を除去することができる。
【００４２】
半導体ナノワイヤ３２Ｃの中間部が長手方向に歪んでいる間、半導体ナノワイヤ３２Ｃ（図８（Ａ）及び図８（Ｂ）を参照）とゲート誘電体３６との間の原子レジストリは固定され、原子レジストリは、次にゲート誘電体３６の上にゲート電極３８が直接形成されることによって、構造的に安定する。第１及び第２の応力発生部（４０Ａ、４０Ｂ）の除去によって、半導体ナノワイヤ３２Ｃの中間部における長手方向の歪みは変わらない。したがって、半導体ナノワイヤ３２Ｃの中間部は、長手方向に歪みが内在する、すなわち、第１及び第２の応力発生部（４０Ａ、４０Ｂ）の除去後でも、外部応力が与えられていない自然の状態に対して歪んでいる。
【００４３】
１つの実施形態においては、第１及び第２の応力発生部（４０Ａ、４０Ｂ）は、除去される前に、隣接する構造体に圧縮応力を与える。この場合には、半導体ナノワイヤ３２Ｃの中間部は、第１及び第２の応力発生部（４０Ａ、４０Ｂ）の除去前に長手方向の引張歪みを受ける。長手方向の引張歪みは、ゲート誘電体３６及びゲート電極によって適切に固定されるため、半導体ナノワイヤ３２Ｃの中間部は、第１及び第２の応力発生部（４０Ａ、４０Ｂ）の除去後にも長手方向の引張歪みを受ける。さらに、長手方向の引張歪みが、半導体ナノワイヤ３２Ｃの中間部において第１及び第２の応力発生部（４０Ａ、４０Ｂ）の除去後にわずかに解放されるのに従って、半導体ナノワイヤ３２Ｃの中間部における長手方向のわずかな引張歪みが、半導体ナノワイヤ３２Ｃの端部に移動し、半導体ナノワイヤ３２Ｃの全体は、長手方向に引っ張られて歪み、長手方向の固有の引張応力を有するようになる。半導体ナノワイヤ３２Ｃ上の長手方向の引張歪みの向きが、矢印で概略的に示されており、矢印の向きは、半導体ナノワイヤ３２Ｃに与えられる応力の向きを示す。例えば、半導体ナノワイヤ３２Ｃの長手方向に歪んだ中間部は、大きさが０．３ＧＰａより大きい固有の引張応力を有することができる。
【００４４】
ゲート電極３８の側壁上に、例えばゲート電極３８と、形成される半導体ナノワイヤ・トランジスタのソース及びドレイン領域との間の重なりを制御するために、必要に応じて誘電体スペーサ（図示せず）を形成することができる。
【００４５】
ゲート電極３８をイオン注入マスクとして利用して、第２の導電型のドーパントが、半導体ナノワイヤ３２の露出された部分に注入される。第１の半導体パッド３２Ａ及び第２の半導体パッド３２Ｂは、第２の導電型のドーパントでドープされ、これらはここでは、パッド・ソース部３３Ａ及びパッド・ドレイン部３７Ａと呼ばれる。パッド・ソース部３３Ａに隣接する半導体ナノワイヤ３２Ｃの一方の端部（図８（Ｂ）を参照されたい）も、第２の導電型のドーパントでドープされ、ここではナノワイヤ・ソース部３３Ｂと呼ばれる。パッド・ソース部３３Ａ及びナノワイヤ・ソース部３３Ｂは、第２の導電型のドーピングを有し、まとめてソース領域３３と呼ばれる。パッド・ドレイン部３７Ａに隣接する半導体ナノワイヤ３２Ｃのもう一方の端部（図８（Ｂ）を参照されたい）も、第２の導電型のドーパントでドープされ、ここではナノワイヤ・ドレイン部３７Ｂと呼ばれる。パッド・ドレイン部３７Ａ及びナノワイヤ・ドレイン部３７Ｂは、第２の導電型のドーピングを有し、まとめてドレイン領域３７と呼ばれる。第２の導電型のドーパントが注入されない半導体ナノワイヤ３２Ｃの中間部（図６（Ｂ）を参照されたい）は、第１の導電型のドーピングを有し、ここではチャネル領域３５と呼ばれる。
【００４６】
チャネル領域３５は、ソース領域３３及びドレイン領域３７と横方向に隣接する。チャネル領域３５、ソース領域３３、ドレイン領域３７、ゲート誘電体３６、及びゲート電極３８は、全体で、半導体ナノワイヤ（３５、３３Ｂ、３７Ｂ）を通る電流の流れを制御する半導体ナノワイヤ・トランジスタを構成する。ソース領域３３とチャネル領域３５との間の境界は、半導体ナノワイヤ（３５、３３Ｂ、３７Ｂ）の上にあるゲート電極３８の縁部と実質的に垂直方向に一致し、ドレイン領域３７とチャネル領域３５との間の境界は、ゲート電極３８の別の縁部と実施的に垂直方向に一致する。
【００４７】
図１０（Ａ）及び図１０（Ｂ）を参照すると、第１及び第２の半導体ナノワイヤ・トランジスタの上に、中間工程（ＭＯＬ）誘電体材料層８０が形成される。ＭＯＬ誘電体材料層８０は、Ｎａ＋及びＫ＋などの可動イオンの拡散を妨げる材料を含む可動イオン拡散バリア層（図示せず）を含むことができる。可動イオン拡散バリア層に使用される典型的な材料として、シリコン窒化物が挙げられる。ＭＯＬ誘電体材料層８０は、例えば、ＣＶＤ酸化物、２．８より低い誘電率を有するスピンオン低誘電率材料、有機シリケート・ガラス若しくは２．８より低い誘電率を有するＣＶＤ低誘電率材料、又は、金属相互接続構造体の後工程（バック・エンド・オブ・ライン：ＢＥＯＬ）誘電体層に使用することができる他のいずれかの誘電体材料を含むことができる。例えば、ＣＶＤ酸化物は、ドープされていないケイ酸ガラス（ＵＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、リンケイ酸ガラス（ＰＳＧ）、フルオロケイ酸ガラス（ＦＳＧ）、ホウリンケイ酸ガラス（ＢＰＳＧ）又はそれらの組み合わせとすることができる。ＭＯＬ誘電体層８０は、誘電体材料層２２と半導体ナノワイヤ（３５、３３Ｂ、３７Ｂ）との間の空間を充填する。
【００４８】
ＭＯＬ誘電体層８０は、実質的に応力のない誘電体材料層であり、すなわち、応力発生層ではなく、半導体ナノワイヤ（３５、３３Ｂ、３７Ｂ）に圧縮応力又は引張応力を与えない。本発明の目的のために、周囲の要素に対して大きさが０．１ＧＰａより小さい応力を発生させる誘電体材料層は、実質的に応力がないと考えられる。好ましくは、周囲の要素に与えられる応力の大きさは、０．３ＧＰａより小さい。半導体ナノワイヤ（３５、３３Ｂ、３７Ｂ）は、ＭＯＬ誘電体層８０に埋め込まれる。ＭＯＬ誘電体層８０の第１の部分は、半導体ナノワイヤ（３５、３３Ｂ、３７Ｂ）の一部分の下にあり、絶縁体層である誘電体材料層２２の一部分の上にあり、ゲート電極３８及び第１の誘電体ペデスタル２２Ａに横方向に隣接する。ＭＯＬ誘電体層８０の第２の部分は、半導体ナノワイヤ（３５、３３Ｂ、３７Ｂ）の別の部分の下にあり、誘電体材料層２２の別の部分の上にあり、ゲート電極３８及び第２の誘電体ペデスタル２２Ｂに横方向に隣接する。
【００４９】
種々のコンタクト・ビア・ホールが、ＭＯＬ誘電体層８０内に形成され、導電性材料で充填されて種々のコンタクト・ビアを形成する。具体的には、パッド・ソース部３３Ａの上に少なくとも１つのソース側コンタクト・ビア４２Ａが直接形成され、パッド・ドレイン部３７Ａの上に少なくとも１つのドレイン側コンタクト・ビア４２Ｂが直接形成され、ゲート電極３８の上に少なくとも１つのゲート側コンタクト・ビア４８が直接形成される。ＭＯＬ誘電体層８０の上面、少なくとも１つのソース側コンタクト・ビア４２Ａ、少なくとも１つのドレイン側コンタクト・ビア４２Ｂ、及び、少なくとも１つのゲート側コンタクト・ビア４８は、ＭＯＬ誘電体層８０の平坦化及び余分な導電性材料の除去後に、実質的に同一平面上にあるようにすることができる。ＭＯＬ誘電体層８０の上に、第１のレベルの金属配線（図示せず）を含む付加的な金属相互接続構造体（図示せず）を形成することができる。
【００５０】
半導体ナノワイヤ・トランジスタは、半導体ナノワイヤ（３５、３３Ｂ、３７Ｂ）の中間部に配置されるチャネル領域３５と、チャネル領域３５に横方向に隣接し、パッド・ソース部３３Ａを含む、第１の半導体パッド３２Ａ（図８（Ｂ）を参照されたい）であるソース領域３３と、チャネル領域３５に横方向に隣接し、パッド・ドレイン部３７Ａを含む、第２の半導体パッド３２Ｂ（図８（Ｂ）を参照されたい）であるドレイン領域３７とを含む。第１の誘電体ペデスタル２２Ａは、第１の半導体パッド３２Ａ（図８（Ｂ）を参照されたい）に垂直方向に隣接し、第２の誘電体ペデスタル２２Ｂは、第２の半導体パッド３２Ｂ（図８（Ｂ）を参照されたい）に垂直方向に隣接する。ゲート電極３８の底面は、絶縁体層である誘電体材料層２２に隣接する。
【００５１】
ＭＯＬ誘電体層８０、少なくとも１つのソース側コンタクト・ビア４２Ａ、及び第１の誘電体ペデスタル２２Ａは、第１の半導体パッド３２Ａ（図８（Ｂ）を参照されたい）であるパッド・ソース部３３Ａを覆う。ＭＯＬ誘電体層８０、少なくとも１つのドレイン側コンタクト・ビア４２Ｂ、及び第２の誘電体ペデスタル２２Ｂは、第２の半導体パッド３２Ｂ（図８（Ｂ）を参照されたい）であるパッド・ドレイン部３７Ａを覆う。
【００５２】
図１１（Ａ）及び図１１（Ｂ）を参照すると、本発明の別の実施形態が、図９（Ａ）及び図９（Ｂ）に対応するステップで示される。この実施形態においては、第１及び第２の応力発生部（４０Ａ、４０Ｂ）は、除去される前に、隣接する構造体に引張応力を与える。半導体ナノワイヤ３２Ｃの中間部は、第１及び第２の応力発生部（４０Ａ、４０Ｂ）の除去前に長手方向の圧縮歪みを受ける。長手方向の圧縮歪みは、ゲート誘電体３６及びゲート電極によって適切に固定されるため、半導体ナノワイヤ３２Ｃの中間部は、第１及び第２の応力発生部（４０Ａ、４０Ｂ）の除去後にも長手方向の圧縮歪みを受ける。さらに、長手方向の圧縮歪みが、半導体ナノワイヤ３２Ｃの中間部において第１及び第２の応力発生部（４０Ａ、４０Ｂ）の除去後にわずかに解放されるのに従って、半導体ナノワイヤ３２Ｃの中間部における長手方向のわずかな圧縮歪みが、半導体ナノワイヤ３２Ｃの端部部分に移動する。半導体ナノワイヤ３２Ｃの全体は、長手方向に圧縮されて歪み、長手方向の固有の圧縮応力を有する。半導体ナノワイヤ３２Ｃ上の長手方向の圧縮歪みの向きが、矢印で概略的に示されており、矢印の向きは、半導体ナノワイヤ３２Ｃに与えられる応力の向きを示す。例えば、半導体ナノワイヤ３２Ｃの長手方向に歪んだ中間部は、大きさが０．３ＧＰａより大きい固有の圧縮応力を有することができる。
【００５３】
特定の実施形態に関連して本発明が説明されたが、前述の説明を考慮すれば、多くの代替、修正及び変形が当業者には明らかであることは明白である。したがって、本発明は、本発明及び特許請求の範囲の範囲内及び趣旨に入るこうした全ての代替、修正及び変形を含むように意図される。
【符号の説明】
【００５４】
７：フォトレジスト
１０：ハンドル基板
２０：埋め込み絶縁体層
２１：中間の誘電体材料層
２１Ａ：第１の誘電体ペデスタルの原型
２１Ｂ：第２の誘電体ペデスタルの原型
２２：誘電体材料層
２２Ａ：第１の誘電体ペデスタル
２２Ｂ：第２の誘電体ペデスタル
３０：上部半導体層
３１：パターン形成された半導体構造体
３１Ａ、３２Ａ：第１のパッド
３１Ｂ、３２Ｂ：第２のパッド
３１Ｃ：半導体リンク部
３２：半導体ナノワイヤ構造体
３２Ｃ：半導体ナノワイヤ
３３：ソース領域
３３Ａ：パッド・ソース部
３３Ｂ：ナノワイヤ・ソース部
３６：ゲート誘電体
３７：ドレイン領域
３７Ａ：パッド・ドレイン部
３７Ｂ：ナノワイヤ・ドレイン部
３８：ゲート電極
４０Ａ：第１の応力発生部
４０Ｂ：第２の応力発生部
４０Ｌ：応力発生材料層
４２Ａ：ソース側のコンタクト・ビア
４２Ｂ：ドレイン側コンタクト・ビア
４８：ゲート側コンタクト・ビア
８０：ＭＯＬ誘電体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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