(57)【要約】【課題】配線抵抗を低く維持したままエレクトロマイグレーションの信頼性を向上できる半導体装置およびその製造方法を提供する。【解決手段】銅配線層ＣＬ１は層間絶縁膜ＩＩ２の表面の配線溝ＩＴ１内に形成されている。拡散防止絶縁膜ＤＰは、銅配線層ＣＬ１上を覆うように形成されており、かつＳｉＣおよびＳｉＣＮの少なくともいずれかよりなっている。絶縁膜ＳＩは、拡散防止絶縁膜ＤＰを介して銅配線層ＣＬ１上に形成されており、かつＳｉＮよりなっている。【選択図】図１
2010010656.tif 000002
【特許請求の範囲】
【請求項１】
層間絶縁膜と、
前記層間絶縁膜内に形成された、銅を含む配線層と、
前記銅を含む配線層上を覆うように形成された、炭化シリコンおよび炭窒化シリコンの少なくともいずれかよりなる拡散防止絶縁膜と、
前記拡散防止絶縁膜を介して前記銅を含む配線層上に形成された窒化シリコンよりなる絶縁膜とを備えた、半導体装置。
【請求項２】
前記絶縁膜の内部応力が−１ＧＰａ以下である、請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜上に形成された上層層間絶縁膜と、
前記上層層間絶縁膜内に形成された、銅を含む上層配線層とをさらに備えた、請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁膜上に形成された上層層間絶縁膜と、
前記上層層間絶縁膜、前記絶縁膜および前記拡散防止絶縁膜に形成されたビアホールを介して前記配線層と電気的に接続するように前記上層層間絶縁膜上に形成されたパッド用導電層とをさらに備えた、請求項１または２に記載の半導体装置。
【請求項５】
前記パッド用導電層は、前記ビアホール内に形成された部分を含む、請求項４に記載の半導体装置。
【請求項６】
前記配線層と前記パッド用導電層とを電気的に接続するために前記ビアホール内を充填するプラグ導電層をさらに備えた、請求項４に記載の半導体装置。
【請求項７】
前記パッド用導電層は、パッド部分と、前記パッド部分から延びる配線部分とを含んでいる、請求項４〜６のいずれかに記載の半導体装置。
【請求項８】
表面に溝を有する層間絶縁膜を形成する工程と、
銅を含む配線層を前記層間絶縁膜の前記溝内に形成する工程と、
前記銅を含む配線層上を覆うように炭化シリコンおよび炭窒化シリコンの少なくともいずれかよりなる拡散防止絶縁膜を形成する工程と、
前記拡散防止絶縁膜を介して前記銅を含む配線層上に窒化シリコンよりなる絶縁膜を形成する工程とを備えた、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、銅（Ｃｕ）を含む配線を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置において、高性能、高機能化に伴い、配線遅延の問題が顕在化している。銅を用いた配線では、エレクトロマイグレーション（ＥＭ：Electoromigration）、ストレスマイグレーション（ＳＭ：Stress migrationまたはＳＩＶ：Stress-induced voiding）、時間依存性絶縁破壊（ＴＤＤＢ：Time-dependent dielectricbreakdown）の３つの信頼性の問題がある。このうち、エレクトロマイグレーション耐性は回路設計時における許容電流値に関係するため、高性能化と共に微細化される毎に改善が求められる重要課題になっている。
【０００３】
次世代デバイスに対する有力技術として、たとえば、ダマシン銅配線の上面を覆うキャップメタル技術（非特許文献１参照）、銅に他元素を添加して合金化する技術（非特許文献２参照）などが知られている。これらの方法は配線におけるエレクトロマイグレーションおよびビアにおけるエレクトロマイグレーションの両方に効果がある。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】C.-K. Hu et al., "Reduced electromigration of Cu wires by surface coating", APPLIED PHYSICS LETTERS, 2 SEPTEMBER 2002, VOL.81, NO.10, pp.1782-1784
【非特許文献２】K. L. Lee et al., "In situ scanning electron microscope comparison studies on electromigration of Cu and Cu(Sn) alloys for advanced chip interconnects", J. Appl. Phys. 78(7), 1 October 1995, pp.4428-4437
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、前者のキャップメタル技術では配線体積に抵抗の高い部分の割合が増えるため、また後者の合金化技術では添加元素の電子散乱のため、抵抗が上がってしまうという難点がある。このように、エレクトロマイグレーション信頼性は高性能、高集積化によって厳しくなるため、改善技術の開発が急務とされている。
【０００６】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、配線抵抗を低く維持したままエレクトロマイグレーションの信頼性を向上できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本実施の形態の半導体装置は、層間絶縁膜と、銅を含む配線層と、拡散防止絶縁膜と、絶縁膜とを備えている。銅を含む配線層は層間絶縁膜内に形成されている。拡散防止絶縁膜は、銅を含む配線層上を覆うように形成されており、かつ炭化シリコン（ＳｉＣ）および炭窒化シリコン（ＳｉＣＮ）の少なくともいずれかよりなっている。絶縁膜は、拡散防止絶縁膜を介して銅を含む配線層上に形成されており、かつ窒化シリコン（ＳｉＮ）よりなっている。
【発明の効果】
【０００８】
本実施の形態の半導体装置によれば、絶縁膜としてのＳｉＮは、その材料固有の弾性率（ヤング率）が高いため、配線層が加熱された際に配線層が体積膨張するのを抑える働きをなす。これにより、配線層の膨張しようとする力が配線層内部に内在し、配線層内部が圧縮応力となる。ここで、配線層の内部応力が引張側の臨界応力になると配線層はボイドを生じやすくなる。しかし、本実施の形態では配線層内部が圧縮応力となることで、配線層の内部応力が引張側の臨界応力になりにくくなる。これにより、配線層の内部にボイドが発生することを抑制することができ、エレクトロマイグレーションの信頼性を向上することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
【図２】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１２】本発明の実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１３】本発明の実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１４】絶縁膜ＳＩの内部応力とエレクトロマイグレーションによる寿命との関係を検討するためのテスト用サンプルの構造を示すが概略断面図である。
【図１５】絶縁膜ＳＩの歪みとエレクトロマイグレーションによる寿命との関係を示す図である。
【図１６】本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。
【図１７】本発明の実施の形態３における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１８】本発明の実施の形態３における半導体装置の製造方法の第２工程を示す概略断面図である。
【図１９】本発明の実施の形態３における半導体装置の製造方法の第３工程を示す概略断面図である。
【図２０】本発明の実施の形態３における半導体装置の製造方法の第４工程を示す概略断面図である。
【図２１】本発明の実施の形態３における半導体装置の製造方法の第５工程を示す概略断面図である。
【図２２】本発明の実施の形態３における半導体装置の製造方法の第６工程を示す概略断面図である。
【図２３】本発明の実施の形態３における半導体装置の製造方法の第７工程を示す概略断面図である。
【図２４】本発明の実施の形態３における半導体装置の製造方法の第８工程を示す概略断面図である。
【図２５】本発明の実施の形態３における半導体装置の製造方法の第９工程を示す概略断面図である。
【図２６】比較例の構成を示す概略断面図であって、図１６に示す構成からＳｉＮよりなる絶縁層を省略した構成を概略的に示す断面図である。
【図２７】銅配線層上の層間絶縁膜の厚みとエレクトロマイグレーションによる寿命との関係を示す図である。
【図２８】本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。
【図２９】本発明の実施の形態４における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３０】本発明の実施の形態４における半導体装置の製造方法の第２工程を示す概略断面図である。
【図３１】本発明の実施の形態４における半導体装置の製造方法の第３工程を示す概略断面図である。
【図３２】本発明の実施の形態４における半導体装置の製造方法の第４工程を示す概略断面図である。
【図３３】本発明の実施の形態４における半導体装置の製造方法の第５工程を示す概略断面図である。
【図３４】本発明の実施の形態４における半導体装置の製造方法の第６工程を示す概略断面図である。
【図３５】本発明の実施の形態４における半導体装置の製造方法の第７工程を示す概略断面図である。
【図３６】比較例の構成を示す概略断面図であって、図２８に示す構成からＳｉＮよりなる絶縁層を省略した構成を概略的に示す断面図である。
【図３７】パッド部と配線部とを含むパッド用導電層を説明するための概略平面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。図１を参照して、本実施の形態の半導体装置は、銅配線層が多層に積層された構成を有している。この多層銅配線は、半導体基板ＳＵＢの主表面に形成されたＭＯＳ（Metal Oxide Semiconductor）トランジスタＴＲなどからなる素子同士を電気的に接続するなどのために形成されている。
【００１１】
ＭＯＳトランジスタＴＲは、１対のソース／ドレイン領域ＳＤと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有している。１対のソース／ドレイン領域ＳＤは、半導体基板ＳＵＢの主表面に互いに距離を開けて形成されている。ゲート電極層ＧＥは、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの領域上にゲート絶縁膜ＧＩを介して形成されている。このＭＯＳトランジスタＴＲを覆うように半導体基板ＳＵＢの主表面に層間絶縁膜ＩＩ１が形成されており、この層間絶縁膜ＩＩ１上に多層銅配線を構成する銅配線層が形成されている。
【００１２】
銅配線層は、説明を簡略化するため２層のみ図示されているが、３層以上であってもよい。以下、銅配線構造について説明する。
【００１３】
層間絶縁膜ＩＩ１上に直接、または他の層間絶縁膜を介して層間絶縁膜ＩＩ２が形成されている。この層間絶縁膜ＩＩ２は層間絶縁膜ＩＩ１と同一の絶縁膜であってもよい。層間絶縁膜ＩＩ２の表面には配線溝ＩＴ１が形成されている。層間絶縁膜ＩＩ２には、配線溝ＩＴ１の底部から下層の配線層に達するビアホールが形成されていてもよい。
【００１４】
配線溝ＩＴ１の壁面に沿って、バリアメタル層ＢＭ１が形成されている。この配線溝ＩＴ１を埋め込むように銅配線層ＣＬ１が形成されている。銅配線層ＣＬ１は、銅を含む材質よりなっており、たとえば銅（Ｃｕ）、銅・アルミニウム（ＣｕＡｌ）などよりなっている。なお、以下においてこれと同様の材質よりなる層を「銅配線層」という。
【００１５】
銅配線層ＣＬ１上を覆うように拡散防止絶縁膜ＤＰが形成されている。この拡散防止絶縁膜ＤＰは、ＳｉＣおよびＳｉＣＮの少なくともいずれかよりなっている。この拡散防止絶縁膜ＤＰを介して銅配線層ＣＬ１上に絶縁膜ＳＩが形成されている。この絶縁膜ＳＩはＳｉＮよりなっている。
【００１６】
絶縁膜ＳＩは拡散防止絶縁膜ＤＰよりも高い弾性率を有している。この絶縁膜ＳＩはＳｉＮよりなっているため、その弾性率は１５０ＧＰａ以上２５０ＧＰａ以下である。また拡散防止絶縁膜ＤＰがＳｉＣよりなる場合、拡散防止絶縁膜ＤＰの弾性率は６０ＧＰａ〜６５ＧＰａ程度であり、拡散防止絶縁膜ＤＰがＳｉＣＮよりなる場合、拡散防止絶縁膜ＤＰの弾性率は１３０ＧＰａ〜１３５ＧＰａ程度である。
【００１７】
絶縁膜ＳＩ上には層間絶縁膜ＩＩ３が形成されている。この層間絶縁膜ＩＩ３の表面には配線溝ＩＴ２が形成されている。また、層間絶縁膜ＩＩ３には、配線溝ＩＴ２の底部から絶縁膜ＳＩおよび拡散防止絶縁膜ＤＰを貫通して下層の銅配線層ＣＬ１に達するビアホールＶＨが形成されている。
【００１８】
配線溝ＩＴ２およびビアホールＶＨの壁面に沿って、バリアメタル層ＢＭ２が形成されている。配線溝ＩＴ２およびビアホールＶＨを埋め込むように銅配線層ＣＬ２が形成されている。この銅配線層ＣＬ２は、銅を含む材質よりなっており、たとえば銅、銅・アルミニウムなどよりなっている。銅配線層ＣＬ２の配線溝ＩＴ２内に形成された部分が配線部分であり、ビアホールＶＨ内に形成された部分がコンタクト部である。
【００１９】
次に、本実施の形態の半導体装置の製造方法について説明する。
なお、本実施の形態においては、一般的な“ビア・ファーストプロセス”(接続孔のパターニングを先に行うプロセス)にて配線を形成する方法について説明する。また説明の簡略化のため、多層銅配線部分の製造方法に関してのみ説明する。
【００２０】
図２〜図１３は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。図２を参照して、たとえばシリコンよりなる半導体基板上に、低誘電率絶縁膜よりなる層間絶縁膜ＩＩ２が形成される。通常の写真製版技術およびエッチング技術により、層間絶縁膜ＩＩ２の表面に配線溝ＩＴ１が形成される。
【００２１】
層間絶縁膜ＩＩ２の表面および配線溝ＩＴ１の壁面に沿ってバリアメタル層ＢＭ１が形成される。配線溝ＩＴ１を埋め込むように層間絶縁膜ＩＩ２上に銅を含む材質よりなる導電層ＣＬ１が形成される。この後、たとえばＣＭＰ（Chemical Mechanical Polishing）法により導電層ＣＬ１などに研磨が施される。これにより層間絶縁膜ＩＩ２の表面が露出するとともに、配線溝ＩＴ１内にバリアメタル層ＢＭ１と導電層ＣＬ１が残存される。これにより配線溝ＩＴ１内を埋め込むように、導電層ＣＬ１よりなる銅配線層ＣＬ１がたとえば２５０ｎｍの厚みで形成される。
【００２２】
図３を参照して、層間絶縁膜ＩＩ２および銅配線層ＣＬ１上に、キャップ絶縁膜として拡散防止絶縁膜ＤＰがたとえばＣＶＤ法にて形成される。この拡散防止絶縁膜ＤＰは、後述するビアホール形成時のエッチングストッパの役割と銅の拡散防止の役割とを持っている。拡散防止絶縁膜ＤＰの形成のプロセス条件として、たとえばチャンバ圧力は１００Ｐａ〜１０００Ｐａ、ＲＦ（Radio Frequency）は２００Ｗ〜８００Ｗ、ガス流量は１００ｓｃｃｍ〜５００ｓｃｃｍ、成膜温度は３００℃〜４５０℃とされる。
【００２３】
図４を参照して、拡散防止絶縁膜ＤＰ上に、ＳｉＮよりなる絶縁膜ＳＩがたとえばＣＶＤ法により形成される。プロセス条件として、たとえばチャンバ圧力は１００Ｐａ〜１０００Ｐａ、ＲＦは１０Ｗ〜２００Ｗ、電極間隔は５ｍｍ〜１５ｍｍ、ガス流量はシラン(ＳｉＨ4)：１０ｓｃｃｍ〜５００ｓｃｃｍ、ＮＨ3：１０ｓｃｃｍ〜５００ｓｃｃｍ、Ｎ2：１０ｓｃｃｍ〜５００００ｓｃｃｍ、成膜温度は２００℃〜４５０℃とされる。
【００２４】
絶縁膜ＳＩは、弾性率が１５０ＧＰａ〜２５０ＧＰａとなるように、かつ成膜後の内部応力が−３．５ＧＰａ以上−１ＧＰａ以下（つまり１ＧＰａ以上３．５ＧＰａ以下の圧縮応力）となるように成膜されることが好ましい。
【００２５】
図５を参照して、絶縁膜ＳＩ上に層間絶縁膜ＩＩ３が形成される。
図６を参照して、層間絶縁膜ＩＩ３上にフォトレジストＰＲ１が塗布される。このフォトレジストＰＲ１は、通常の写真製版技術によりパターニングされる。このパターニングされたレジストパターンＰＲ１をマスクとして、層間絶縁膜ＩＩ３および絶縁膜ＳＩに異方性のエッチングが施される。この後、フォトレジストＰＲ１がたとえばアッシングなどにより除去される。
【００２６】
図７を参照して、上記のエッチングの際には拡散防止絶縁膜ＤＰがエッチングストッパとして機能する。これにより、層間絶縁膜ＩＩ３および絶縁膜ＳＩを貫通して拡散防止絶縁膜ＤＰに達する孔ＶＨが形成される。
【００２７】
図８を参照して、孔ＶＨにレジストプラグＰＲ２が埋め込まれる。
図９を参照して、通常の写真製版技術およびエッチング技術により、層間絶縁膜ＩＩ３の表面に、配線溝ＩＴ２が形成される。レジストプラグＰＲ２は、この配線溝形成のためのエッチングから孔ＶＨの底部を保護する役割をなす。
【００２８】
図１０を参照して、孔ＶＨ内のレジストプラグＰＲ２が除去され、かつ孔ＶＨの底部において露出する拡散防止絶縁膜ＤＰが除去されて、銅配線層ＣＬ１の一部表面が露出する。これにより、配線溝ＩＴ２の底部から銅配線層ＣＬ１に達するビアホールＶＨが形成される。
【００２９】
図１１を参照して、層間絶縁膜ＩＩ３の表面、配線溝ＩＴ２の壁面およびビアホールＶＨの壁面に沿うように、バリアメタル層ＢＭ２がたとえばスパッタ法により形成される。このバリアメタル層ＢＭ２上に、銅のシード層ＣＬＳがたとえばスパッタ法により形成される。この後、シード層ＣＬＳ上に、たとえばメッキ法により銅膜が形成される。
【００３０】
図１２を参照して、上記のメッキ法により、配線溝ＩＴ２およびビアホールＶＨ内を埋め込むように層間絶縁膜ＩＩ３上に、銅よりなる導電層ＣＬ２が形成される。この後、たとえばＣＭＰ法により導電層ＣＬ２などに研磨が施される。
【００３１】
図１３を参照して、上記のＣＭＰ法により層間絶縁膜ＩＩ３の表面が露出するとともに、配線溝ＩＴ２およびビアホールＶＨ内にバリアメタル層ＢＭ２と導電層ＣＬ２とが残存される。これにより、配線溝ＩＴ２およびビアホールＶＨ内を埋め込むように、導電層ＣＬ２よりなる銅配線層ＣＬ２がたとえば５００ｎｍの厚みで形成される。
【００３２】
以上の工程により、たとえば２層の多層銅配線が形成される。３層以上の多層銅配線を形成する場合には、上記の工程が繰り返される。
【００３３】
本実施の形態によれば、図１に示す絶縁膜ＳＩとしてのＳｉＮは、弾性率（ヤング率）が１５０ＧＰａ以上２５０ＧＰａ以下と高いため、銅配線層ＣＬ１が加熱された際に銅配線層ＣＬ１が体積膨張するのを抑える働きをなす。これにより、銅配線層ＣＬ１の膨張しようとする力が銅配線層ＣＬ１の内部に内在し、銅配線層ＣＬ１の内部が圧縮応力となる。銅配線層ＣＬ１の内部応力が引張側の臨界応力になると銅配線層ＣＬ１はエレクトロマイグレーションによりボイドを生じやすくなる。しかし、本実施の形態では銅配線層ＣＬ１の内部が圧縮応力となることで、銅配線層ＣＬ１の内部応力が引張側の臨界応力になりにくくなる。よってエレクトロマイグレーションによるボイドの発生を抑制することができる。
【００３４】
つまりエレクトロマイグレーションの評価では銅配線層を３００℃まで昇温すると銅配線層は熱膨張によって応力がほぼゼロの状態になる。この状態で銅配線層に電流ストレスを加えると銅配線層内の空孔が陰極に集められる。銅配線層内の空孔濃度と応力とは熱平衡関係によって縛られているので、空孔濃度が増加すると引張応力も増加する。ここで銅配線層上に弾性率の高い絶縁膜を配置すると、銅配線層内は圧縮応力となる。これにより、エレクトロマイグレーションによるボイド発生の臨界応力は引張側に高くなるとともに、引張応力の増加速度は速くなる。ここで、臨界応力上昇の効果が引張応力の増加速度向上の効果に勝るため、結果として銅配線層内の応力が臨界応力に達するまで時間が長くなり、エレクトロマイグレーション耐性は改善される。
【００３５】
上記のようにＳｉＮよりなる絶縁膜ＳＩによってエレクトロマイグレーションの発生を抑えることができるため、銅配線層ＣＬ１上を覆うキャップメタルを配置する必要はなく、また銅配線層ＣＬ１を構成する銅に他元素を添加して合金化する必要もない。よって、銅配線層ＣＬ１の抵抗を低く維持することができる。
【００３６】
またＳｉＮよりなる絶縁膜ＳＩは上記のように高い弾性率を有しているため、絶縁膜ＳＩが銅配線層ＣＬ１に直接接して形成されている場合には、加熱による銅配線層ＣＬ１の体積膨張が過度に抑制されて銅配線層ＣＬ１にクラックが発生するおそれがある。
【００３７】
本実施の形態では、銅配線層ＣＬ１と絶縁膜ＳＩとの間に拡散防止絶縁膜ＤＰが形成されている。この拡散防止絶縁膜ＤＰは絶縁膜ＳＩより弾性率が低いため、加熱による銅配線層ＣＬ１の体積膨張が過度に抑えられることもなく、銅配線層ＣＬ１へのクラックの発生を抑えることができる。
【００３８】
また本実施の形態によれば、拡散防止絶縁膜ＤＰが、銅配線層ＣＬ１に直接接するように形成されているため、ＳｉＮよりなる絶縁膜ＳＩが銅配線層ＣＬ１上に直接接して形成されている場合よりも、銅配線層ＣＬ１から層間絶縁膜ＩＩ３側への銅の拡散を抑制することができる。また拡散防止絶縁膜ＤＰがＳｉＣおよびＳｉＣＮの少なくともいずれかよりなっている。このＳｉＣおよびＳｉＣＮの各々はＳｉＮより低誘電率であるため層間容量を減少させることができる。またＳｉＣおよびＳｉＣＮの各々では、銅の拡散防止の効果が高く、かつ線間ＴＤＤＢ評価におけるリーク電流も少ない。
【００３９】
（実施の形態２）
本実施の形態においては、図１を参照して、絶縁膜ＳＩが−１ＧＰａ以下の内部応力（つまり１ＧＰａ以上の圧縮応力）を有している。また絶縁膜ＳＩは、−３．５ＧＰａ以上の内部応力（つまり３．５ＧＰａ以下の圧縮応力）を有していることが好ましい。
【００４０】
なおこれ以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００４１】
本発明者らは、絶縁膜ＳＩの内部応力とエレクトロマイグレーションによる寿命とについて以下の検討を行なった。
【００４２】
まず図１４に示す構造のテスト用サンプルを準備した。このテスト用のサンプルは、２層の銅配線層ＣＬ１１、ＣＬ１２を有しており、上層の銅配線層ＣＬ１２上にＳiＣＮよりなる拡散防止絶縁膜ＤＰとＳｉＮよりなる絶縁膜ＳＩとを積層させた構造を有している。
【００４３】
下層の銅配線層ＣＬ１１は、層間絶縁膜ＩＩ１１に設けられた配線溝ＩＴ１１内にバリアメタル層ＢＭ１１を介して形成されている。この銅配線層ＣＬ１１および層間絶縁膜ＩＩ１１上には、拡散防止絶縁膜ＤＰＡと層間絶縁膜ＩＩ１２とが積層して形成されている。
【００４４】
上層の銅配線層ＣＬ１２は、層間絶縁膜ＩＩ１２に設けられたビアホールＶＨ１２および配線溝ＩＴ１２内にバリアメタル層ＢＭ１２を介して形成されている。この銅配線層ＣＬ１２および層間絶縁膜ＩＩ１２上には、上記の拡散防止絶縁膜ＤＰと絶縁膜ＳＩとが積層して形成されている。
【００４５】
絶縁膜ＳＩ上には、シリコン酸化膜ＩＳ１とシリコン窒化膜ＩＳ２とが積層して形成されている。
【００４６】
このようなテスト構造において、以下の表１のように拡散防止絶縁膜ＤＰの厚みと絶縁膜ＳＩの内部応力とを組み合わせ、かつ図１４の銅配線層ＣＬ１２から銅配線層ＣＬ１１へ電子が移動するように電流ストレスを加えたときのエレクトロマイグレーションによる寿命について調べた。その結果を図１５に示す。
【００４７】
なお、表１において「Ｗ／Ｏ」とは、拡散防止絶縁膜ＤＰまたは絶縁膜ＳＩが形成されていないことを意味している。
【００４８】
【表１】
2010010656.tif 000003
【００４９】
図１５において、横軸は歪み（Strain）を示し、縦軸はＭＴＴＦ（Mean Time To Failure：平均故障寿命）を示している。横軸の歪みは、絶縁膜ＳＩの厚みと絶縁膜ＳＩの内部応力との積である。また縦軸のＭＴＴＦは、故障が発生するまでの動作時間の平均である。また歪みとＭＴＴＦとの双方の単位は任意単位（Arbitrary Unit）である。
【００５０】
図１５の結果から、絶縁膜ＳＩの内部応力を−１ＧＰａ以下の−１．４ＧＰａとすることでＭＴＴＦが高くなることがわかった。これは、絶縁膜ＳＩが−１ＧＰａ以下の内部応力となることにより、その下の銅配線層ＣＬ１２の内部応力が引張側から圧縮側へ移行して、引張側のボイド発生の臨界応力になりにくくなったからであると考えられる。
【００５１】
ただし、絶縁膜ＳＩと銅配線層ＣＬ１２との距離が遠くなると、絶縁膜ＳＩが銅配線層ＣＬ１２に与える応力効果が小さくなる。このため、絶縁膜ＳＩと銅配線層ＣＬ１２との距離はなるべく近いことが好ましく、たとえば３０ｎｍ以下であることが好ましい。
【００５２】
以上より本実施の形態によれば、絶縁膜ＳＩの内部応力が−１ＧＰａ以下（つまり圧縮応力が１ＧＰａ以上）であるため、さらにエレクトロマイグレーションの寿命を向上させることができる。
【００５３】
上記の実施の形態１および２においては、多層銅配線の場合、任意の銅配線層上に、拡散防止絶縁膜ＤＰと絶縁膜ＳＩとの積層構造が形成されればよい。つまり多層銅配線のうちいずれか１層の銅配線層上にのみ拡散防止絶縁膜ＤＰと絶縁膜ＳＩとの積層構造が適用されてもよく、またすべての銅配線層上に拡散防止絶縁膜ＤＰと絶縁膜ＳＩとの積層構造が適用されてもよく、またいくつかの銅配線層上に拡散防止絶縁膜ＤＰと絶縁膜ＳＩとの積層構造が適用されてもよい。
【００５４】
また拡散防止絶縁膜ＤＰと絶縁膜ＳＩとの積層構造は、ＳＧ（セミグローバル）レイヤおよびグローバルレイヤのいずれに適用されてもよく、いずれに適用された場合でもエレクトロマイグレーション改善の効果が期待できる。
【００５５】
（実施の形態３）
ワイヤーボンディングのパッド用導電層に接続される最上層の銅配線層（つまりグローバルレイヤ）に上記の拡散防止絶縁膜とＳｉＮよりなる絶縁膜との積層構造が適用された構成を、実施の形態３および４として以下に説明する。
【００５６】
図１６は、本発明の実施の形態３における半導体装置の構成を概略的に示す断面図である。図１６を参照して、本実施の形態の半導体装置は、半導体基板に形成されたＭＯＳトランジスタＴＲなどからなる素子と、その素子上に形成された多層銅配線ＣＬ１〜ＣＬ３と、さらにその上に形成されたパッド用導電層ＰＣＬとを主に有している。
【００５７】
多層銅配線ＣＬ１〜ＣＬ３の最上層の銅配線層ＣＬ３は、層間絶縁膜ＩＩ４に形成された配線溝ＩＴ３内を埋め込むように形成されている。この銅配線層ＣＬ３と層間絶縁膜ＩＩ４との間には、配線溝ＩＴ３の壁面に沿ってバリアメタル層ＢＭ３が形成されている。
【００５８】
最上層の銅配線層ＣＬ３上を覆うように拡散防止絶縁膜ＤＰ３とＳｉＮよりなる絶縁膜ＳＩ３との積層構造が形成されている。拡散防止絶縁膜ＤＰ３は、ＳｉＣおよびＳｉＣＮの少なくともいずれかよりなっている。この拡散防止絶縁膜ＤＰ３を介して銅配線層ＣＬ３上に絶縁膜ＳＩ３が形成されている。この絶縁膜ＳＩ３はＳｉＮよりなっている。
【００５９】
絶縁膜ＳＩ３は拡散防止絶縁膜ＤＰ３よりも高い弾性率を有している。この絶縁膜ＳＩ３はＳｉＮよりなっているため、その弾性率は１５０ＧＰａ以上２５０ＧＰａ以下である。また拡散防止絶縁膜ＤＰ３がＳｉＣよりなる場合、拡散防止絶縁膜ＤＰ３の弾性率は６０ＧＰａ〜６５ＧＰａ程度であり、拡散防止絶縁膜ＤＰ３がＳｉＣＮよりなる場合、拡散防止絶縁膜ＤＰ３の弾性率は１３０ＧＰａ〜１３５ＧＰａ程度である。
【００６０】
絶縁膜ＳＩ３上には層間絶縁膜ＩＩ５が形成されている。この層間絶縁膜ＩＩ５と絶縁膜ＳＩ３と拡散防止絶縁膜ＤＰ３とには、これらの膜ＩＩ５、ＳＩ３、ＤＰ３を貫通して銅配線層ＣＬ３に達するビアホールＶＨが形成されている。
【００６１】
このビアホールＶＨを通じて銅配線層ＣＬ３と電気的に接続するように層間絶縁膜ＩＩ５上にはパッド用導電層ＰＣＬが形成されている。このパッド用導電層ＰＣＬは、たとえばアルミニウム（Ａｌ）よりなっている。このパッド用導電層ＰＣＬは、ビアホールＶＨ内に形成されており、これにより銅配線層ＣＬ３と直接接続されている。
【００６２】
パッド用導電層ＰＣＬ上には、パッシベーション膜ＰＶが形成されている。このパッシベーション膜ＰＶは開口ＰＤＯを有しており、この開口ＰＤＯからパッド用導電層ＰＣＬのパッド部分の表面が露出している。
【００６３】
なお、本実施の形態のこれ以外の構成は図１に示す実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。また図１６に示す本実施の形態の構成において銅配線層ＣＬ２上を覆うように形成された拡散防止絶縁膜ＤＰ２および絶縁膜ＳＩ２のそれぞれは上述した拡散防止絶縁膜ＤＰ３および絶縁膜ＳＩ３とほぼ同じ構成を有するため、その説明も省略する。
【００６４】
次に、本実施の形態の半導体装置の製造方法について説明する。
図１７〜図２５は、本発明の実施の形態３における半導体装置の製造方法を工程順に示す概略断面図である。本実施の形態の製造方法においては、まず図２〜図１３に示す工程が繰り返される。これにより図１７に示すように、多層（たとえば３層）の銅配線層ＣＬ１、ＣＬ２、ＣＬ３が形成される。
【００６５】
図１８を参照して、最上層の銅配線層ＣＬ３がＣＭＰ法により研磨されて形成された後、層間絶縁膜ＩＩ４および銅配線層ＣＬ３上に、たとえばＣＶＤ法にてＳｉＣよりなる拡散防止絶縁膜ＤＰ３がキャップ絶縁膜として形成される。この拡散防止絶縁膜ＤＰ３は、後述するビアホール形成時のエッチングストッパの役割と銅の拡散防止の役割とを持っている。拡散防止絶縁膜ＤＰ３の形成のプロセス条件として、たとえばチャンバ圧力は１００Ｐａ〜１０００Ｐａ、ＲＦは２００Ｗ〜８００Ｗ、ガス流量は１００ｓｃｃｍ〜５００ｓｃｃｍ、成膜温度は３００℃〜４５０℃とされる。
【００６６】
図１９を参照して、拡散防止絶縁膜ＤＰ３上に、ＳｉＮよりなる絶縁膜ＳＩ３がたとえばＣＶＤ法により形成される。プロセス条件として、たとえばチャンバ圧力は１００Ｐａ〜１０００Ｐａ、ＲＦは１０Ｗ〜２００Ｗ、電極間隔は５ｍｍ〜１５ｍｍ、ガス流量はシラン(ＳｉＨ4)：１０ｓｃｃｍ〜５００ｓｃｃｍ、ＮＨ3：１０ｓｃｃｍ〜５００ｓｃｃｍ、Ｎ2：１０ｓｃｃｍ〜５００００ｓｃｃｍ、成膜温度は２００℃〜４５０℃とされる。
【００６７】
絶縁膜ＳＩ３は、弾性率が１５０ＧＰａ〜２５０ＧＰａとなるように、かつ成膜後の内部応力が−３．５ＧＰａ以上−１ＧＰａ以下（つまり１ＧＰａ以上３．５ＧＰａ以下の圧縮応力）となるように成膜されることが好ましい。
【００６８】
図２０を参照して、絶縁膜ＳＩ３上に層間絶縁膜ＩＩ５がたとえば３００ｎｍ以下の厚みで形成される。
【００６９】
図２１を参照して、層間絶縁膜ＩＩ５上にフォトレジストＰＲ１１が塗布される。このフォトレジストＰＲ１１は、通常の写真製版技術によりパターニングされる。このパターニングされたレジストパターンＰＲ１１をマスクとして、層間絶縁膜ＩＩ５、絶縁膜ＳＩ３および拡散防止絶縁膜ＤＰ３に異方性のエッチングが施される。フォトレジストＰＲ１１はたとえばアッシングなどにより除去される。
【００７０】
図２２を参照して、上記のエッチングにより、層間絶縁膜ＩＩ５、絶縁膜ＳＩ３および拡散防止絶縁膜ＤＰ３を貫通して銅配線層ＣＬ３に達するビアホールＶＨが形成される。
【００７１】
図２３を参照して、ビアホールＶＨを通じて銅配線層ＣＬ３と直接接するように層間絶縁膜ＩＩ５上には、たとえばＡｌよりなる導電層ＰＣＬがスパッタ法により形成される。この導電層ＰＣＬ上にフォトレジストＰＲ１２が塗布される。このフォトレジストＰＲ１２は、通常の写真製版技術によりパターニングされる。このパターニングされたレジストパターンＰＲ１２をマスクとして導電層ＰＣＬに異方性のエッチングが施される。この後、フォトレジストＰＲ１２がたとえばアッシングなどにより除去される。
【００７２】
図２４を参照して、上記のエッチングにより、導電層ＰＣＬがパターニングされてパッド用導電層ＰＣＬが形成される。
【００７３】
図２５を参照して、パッド用導電層ＰＣＬ上を覆うようにパッシベーションと呼ばれる吸湿保護膜ＰＶがたとえばＣＶＤ法により形成される。このパッシベーション膜ＰＶが、通常の写真製版技術およびエッチング技術によりパターニングされる。これにより図１６に示すようにパッシベーション膜ＰＶに開口ＰＤＯが形成されて、パッド用導電層ＰＣＬのパッド部の表面が開口ＰＤＯから露出する。
【００７４】
以上の工程により本実施の形態の半導体装置が製造される。
次に、本実施の形態の作用効果について比較例と対比しつつ説明する。
【００７５】
図２６は、比較例の構成を示す概略断面図である。図２６を参照して、比較例の構成は、図１６に示す本実施の形態の構成からＳｉＮよりなる絶縁膜ＳＩ３を省略した構成である。これ以外の図２６に示す比較例の構成は図１６に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００７６】
図２６を参照して、近年の素子の微細化および高集積化により１つの半導体チップ内に作り込まれる素子（たとえばＭＯＳトランジスタＴＲ）の数が増大している。この素子数の増大により１つの半導体チップに与えられる電流の総量が大きくなるため、最上層の銅配線層ＣＬ３における電流密度が高くなる。これにより、最上層の銅配線層ＣＬ３におけるエレクトロマイグレーションが生じやすくなるおそれがある。
【００７７】
上記のエレクトロマイグレーションの発生を抑えるためには、銅配線層ＣＬ３上の層間絶縁膜ＩＩ５の膜厚を厚くすることが効果的であることを本発明者らは見出した。
【００７８】
図２７は、本発明者らの知見によるものであり、銅配線層上の層間絶縁膜の厚み（SiO Thickness）とエレクトロマイグレーションによる寿命（ＭＴＴＦ）との関係を示す図である。この図２７に示す結果は、図１４に示すテスト構造から絶縁膜ＳＩを省略した構造において銅配線層ＣＬ１２から銅配線層ＣＬ１１へ電子が移動するように電流ストレス（電流値０．６ｍＡ）を加えたときのエレクトロマイグレーションによる寿命が、層間絶縁膜ＩＳ１の厚みの変化によりどのように変化するかについて調べたものである。
【００７９】
図２７の結果から明らかなように、層間絶縁膜（ＳｉＯ）ＩＳ１の厚みが厚いほどＭＴＴＦが長くなることがわかる。これは、層間絶縁膜ＩＳ１の膜厚が厚くなることで層間絶縁膜ＩＳ１の弾性率が大きくなったことに起因しているものと考えられる。
【００８０】
上記の本発明者らの知見に基づけば、図２６の構成において層間絶縁膜ＩＩ５の膜厚を厚くすれば、エレクトロマイグレーションの発生を抑えることができる。しかしながら層間絶縁膜ＩＩ５の膜厚を厚くすると、ビアホールＶＨのアスペクト比（深さ／孔径）が大きくなり、パッド用導電層ＰＣＬのビアホールＶＨ内におけるステップカバレッジ（Step Coverage）が悪化する。これにより、ビアホールＶＨ内でパッド用導電層ＰＣＬの断線が発生し、または抵抗が高くなって、配線の信頼性が低下するという問題がある。
【００８１】
これに対して本実施の形態によれば、図１６に示すように拡散防止絶縁膜ＤＰ３上にＳｉＮよりなる絶縁膜ＳＩ３が設けられている。この絶縁膜ＳＩ３としてのＳｉＮは、弾性率（ヤング率）が１５０ＧＰａ以上２５０ＧＰａ以下と高いため、銅配線層ＣＬ３が加熱された際に銅配線層ＣＬ３が体積膨張するのを抑える働きをなす。これにより、銅配線層ＣＬ３の膨張しようとする力が銅配線層ＣＬ３の内部に内在し、銅配線層ＣＬ３の内部が圧縮応力となる。銅配線層ＣＬ３の内部応力が引張側の臨界応力になると銅配線層ＣＬ３はエレクトロマイグレーションによりボイドを生じやすくなる。しかし、本実施の形態では銅配線層ＣＬ３の内部が圧縮応力となることで、銅配線層ＣＬ３の内部応力が引張側の臨界応力になりにくくなる。よってエレクトロマイグレーションによるボイドの発生を抑制することができる。
【００８２】
このように本実施の形態では、拡散防止絶縁膜ＤＰ３上に絶縁膜ＳＩ３を設けたことにより、銅配線層ＣＬ３におけるエレクトロマイグレーションの発生を抑えることができるため、層間絶縁膜ＩＩ５の膜厚を厚くする必要はない。これによりビアホールＶＨのアスペクト比も小さくすることができるため、ビアホールＶＨ内におけるパッド用導電層ＰＣＬの断線の発生や抵抗の増大を抑えることができ、配線の信頼性を高めることができる。
【００８３】
また本実施の形態においてはパッド用導電層ＰＣＬが銅配線層ＣＬ３に直接接続されているため、パッド用導電層ＰＣＬと銅配線層ＣＬ３との間にプラグ用導電層などを設ける必要がない。このため、プラグ用導電層などを形成する必要がなく製造プロセスが簡略化できるとともに、構成自体も簡略化することができる。
【００８４】
（実施の形態４）
実施の形態３においては、パッド用導電層ＰＣＬが最上層の銅配線層ＣＬ３に直接接する構成について説明したが、パッド用導電層ＰＣＬは最上層の銅配線層ＣＬ３と電気的に接続されていればよく、プラグ用導電層を介して間接的に最上層の銅配線層ＣＬ３に接続されていてもよい。以下、パッド用導電層ＰＣＬがプラグ用導電層を介して間接的に最上層の銅配線層ＣＬ３に接続された構成を実施の形態４として説明する。
【００８５】
図２８は、本発明の実施の形態４における半導体装置の構成を概略的に示す断面図である。図２８を参照して、本実施の形態の半導体装置の構成は、図１６に示す実施の形態３の構成と比較して、パッド用導電層ＰＣＬがプラグ用導電層ＰＬＧを介して間接的に最上層の銅配線層ＣＬ３に接続されている点において異なっている。
【００８６】
層間絶縁膜ＩＩ５と絶縁膜ＳＩ３と拡散防止絶縁膜ＤＰ３とには、これらの膜ＩＩ５、ＳＩ３、ＤＰ３を貫通して銅配線層ＣＬ３に達するビアホールＶＨが形成されている。
【００８７】
このビアホールＶＨ内を埋め込むようにプラグ用導電層ＰＬＧが形成されている。このプラグ用導電層ＰＬＧは、たとえばタングステン（Ｗ）よりなっている。このプラグ用導電層ＰＬＧを介在して最上層の銅配線層ＣＬ３と電気的に接続するように層間絶縁膜ＩＩ５上にパッド用導電層ＰＣＬが形成されている。
【００８８】
なお、本実施の形態のこれ以外の構成は図１６に示す実施の形態３の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００８９】
次に、本実施の形態の半導体装置の製造方法について説明する。
図２９〜図３５は、本発明の実施の形態４における半導体装置の製造方法を工程順に示す概略断面図である。本実施の形態の製造方法は、まず図１７〜図１９に示す実施の形態３の工程を経る。この後、図２９を参照して、絶縁膜ＳＩ３上に層間絶縁膜ＩＩ５がたとえば８５０ｎｍ以下の厚みで形成される。
【００９０】
図３０を参照して、層間絶縁膜ＩＩ５上にフォトレジストＰＲ１３が塗布される。このフォトレジストＰＲ１３は、通常の写真製版技術によりパターニングされる。このパターニングされたレジストパターンＰＲ１３をマスクとして、層間絶縁膜ＩＩ５、絶縁膜ＳＩ３および拡散防止絶縁膜ＤＰ３に異方性のエッチングが施される。この後、フォトレジストＰＲ１３がたとえばアッシングなどにより除去される。
【００９１】
図３１を参照して、上記のエッチングにより、層間絶縁膜ＩＩ５、絶縁膜ＳＩ３および拡散防止絶縁膜ＤＰ３を貫通して銅配線層ＣＬ３に達するビアホールＶＨが形成される。
【００９２】
図３２を参照して、ビアホールＶＨ内を埋め込み、かつ層間絶縁膜ＩＩ５上を覆うように、たとえばＷよりなる導電層ＰＬＧがスパッタ法により形成される。この導電層ＰＬＧがＣＭＰ法により研磨除去される。
【００９３】
図３３を参照して、上記のＣＭＰ法により、層間絶縁膜ＩＩ５の表面が露出するまで導電層ＰＬＧが研磨除去される。これにより、導電層ＰＬＧはビアホールＶＨ内にのみ残存されてプラグ用導電層ＰＬＧとなる。
【００９４】
図３４を参照して、プラグ用導電層ＰＬＧの上面と接するように層間絶縁膜ＩＩ５上には、たとえばＡｌよりなる導電層ＰＣＬがスパッタ法により形成される。
【００９５】
図３５を参照して、導電層ＰＣＬが、通常の写真製版技術およびエッチング技術によりパターニングされる。これにより、プラグ用導電層ＰＬＧの上面と接するパッド用導電層ＰＣＬが導電層ＰＣＬから形成される。
【００９６】
この後、パッド用導電層ＰＣＬ上を覆うようにパッシベーションと呼ばれる吸湿保護膜ＰＶがたとえばＣＶＤ法により形成される。このパッシベーション膜ＰＶが、通常の写真製版技術およびエッチング技術によりパターニングされる。これにより図２８に示すようにパッシベーション膜ＰＶに開口ＰＤＯが形成されて、パッド用導電層ＰＣＬのパッド部の表面が開口ＰＤＯから露出する。
【００９７】
以上の工程により本実施の形態の半導体装置が製造される。
次に、本実施の形態の作用効果について比較例と対比しつつ説明する。
【００９８】
図３６は、比較例の構成を示す概略断面図である。図３６を参照して、比較例の構成は、図２８に示す本実施の形態の構成からＳｉＮよりなる絶縁膜ＳＩ３を省略した構成である。これ以外の図３６の比較例の構成は図２８に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００９９】
実施の形態３でも説明したように、近年の素子の微細化および高集積化により、最上層の銅配線層ＣＬ３におけるエレクトロマイグレーションが生じやすくなるおそれがある。上記のエレクトロマイグレーションの発生を抑えるためには、銅配線層ＣＬ３上の層間絶縁膜ＩＩ５の膜厚を厚くすることが効果的であるが、層間絶縁膜ＩＩ５の膜厚を厚くすると、ビアホールＶＨのアスペクト比（深さ／孔径）が大きくなる。これにより、プラグ用導電層ＰＬＧをビアホールＶＨ内に空隙なく充填することが困難となり、プラグ用導電層ＰＬＧが断線したり、抵抗が高くなり、配線の信頼性が低下するという問題がある。
【０１００】
これに対して本実施の形態によれば、図２８に示すように拡散防止絶縁膜ＤＰ３上にＳｉＮよりなる絶縁膜ＳＩ３が設けられている。このため、実施の形態３と同様、銅配線層ＣＬ３におけるエレクトロマイグレーションによるボイドの発生を抑制することができる。これにより、層間絶縁膜ＩＩ５の膜厚を厚くする必要がなくなるため、ビアホールＶＨのアスペクト比も小さくすることができる。よって、ビアホールＶＨ内におけるプラグ用導電層ＰＬＧの断線の発生や抵抗の増大を抑えることができ、配線の信頼性を高めることができる。
【０１０１】
また本実施の形態においてはプラグ用導電層ＰＬＧを用いているため、図１６に示す実施の形態３の構成に比較して層間絶縁膜ＩＩ５の厚みを厚くすることができる。このため、仮に図２８の層間絶縁膜ＩＩ２、ＩＩ３に機械強度の低いＬｏｗ−ｋ材料を用いたとしても、層間絶縁膜ＩＩ５で機械強度を確保することができる。このため、プローバを用いた電気特性の測定時に探針（プローブ）をパッドに接触させる際のプロービングダメージを低減することができ、プロービング耐性を改善することができる。
【０１０２】
なお本実施の形態のパッド用導電層ＰＣＬは、図３７の平面図に示されているように、ワイヤーボンディングを行なうためのパッド部ＰＤと、そのパッド部ＰＤから延びる配線部ＩＬとを有していてもよい。この配線部ＩＬは、下層の銅配線層（最上層の銅配線層）ＣＬ３にビアホールＶＨ内のプラグ用導電層ＰＬＧを介在して電気的に接続されている。
【０１０３】
このようにパッド用導電層ＰＣＬが配線部ＩＬを有することにより、回路設計の自由度を向上させることができる。
【０１０４】
またパッド用導電層ＰＣＬが配線部ＩＬを有することにより、パッド部ＰＤの直下で下層の銅配線層（最上層の銅配線層）ＣＬ３に電気的に接続できるとともに、配線部ＩＬの直下でも他の銅配線層ＣＬ３に電気的に接続することもできる。これにより、その動作時にパッド用導電層ＰＣＬに流れる電流を互いに異なる銅配線層ＣＬ３に分けて流すことができるため、最上層の銅配線層ＣＬ３の電流密度を低減することもできる。
【０１０５】
またプラグ用導電層ＰＬＧを充填するためのビアホールＶＨの孔径は、図１６に示すようにパッド用導電層ＰＣＬを銅配線層ＣＬ３に直接接続するためのビアホールＶＨの孔径よりも小さくすることができる。よって、パッド用導電層ＰＣＬの配線部ＩＬを他の銅配線層ＣＬ３にビアホールＶＨを介して接続することが可能となる。
【０１０６】
上記の実施の形態３および４において、層間絶縁膜ＩＩ４はたとえばＳｉＯよりなっており、層間絶縁膜ＩＩ２、ＩＩ３はたとえばＬｏｗ−ｋ材料またはＳｉＯよりなっている。
【０１０７】
また上記の実施の形態３および４において、絶縁膜ＳＩ３と銅配線層ＣＬ３との距離が遠くなると、絶縁膜ＳＩ３が銅配線層ＣＬ３に与える応力効果が小さくなる。このため、絶縁膜ＳＩ３と銅配線層ＣＬ３との距離はなるべく近いことが好ましく、たとえば３０ｎｍ以下であることが好ましい。
【０１０８】
上記の実施の形態１〜４においては、半導体基板に形成される素子としてＭＯＳトランジスタについて説明したが、これ以外の素子が形成されてもよい。
【０１０９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１１０】
本発明は、銅を含む配線を有する半導体装置およびその製造方法に得に有利に適用され得る。
【符号の説明】
【０１１１】
ＢＭ１，ＢＭ２，ＢＭ３，ＢＭ１１，ＢＭ１２  バリアメタル層、ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ１１，ＣＬ１２  銅配線層、ＣＬＳ  シード層、ＤＰ，ＤＰ２，ＤＰ３，ＤＰＡ  拡散防止絶縁膜、ＧＥ  ゲート電極層、ＧＩ  ゲート絶縁膜、ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４，ＩＩ５，ＩＩ１１，ＩＩ１２  層間絶縁膜、ＩＬ  配線部、ＩＳ１  シリコン酸化膜、ＩＳ２  シリコン窒化膜、ＩＴ１，ＩＴ２，ＩＴ３，ＩＴ１１，ＩＴ１２  配線溝、ＰＣＬ  パッド用導電層、ＰＤ  パッド部、ＰＤＯ  開口、ＰＬＧ  プラグ用導電層、ＰＲ，ＰＲ１，ＰＲ１１，ＰＲ１２，ＰＲ１３  フォトレジスト、ＰＲ２  レジストプラグ、ＰＶ  パッシベーション膜、ＳＤ  ソース／ドレイン領域、ＳＩ，ＳＩ２，ＳＩ３  絶縁膜、ＳＵＢ  半導体基板、ＴＲ  ＭＯＳトランジスタ、ＶＨ，ＶＨ１２  ビアホール。
【図１】
2010010656.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010010656.tif 000010
【図８】
2010010656.tif 000011
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
2010010656.tif 000033
【図３１】
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【図３２】
2010010656.tif 000035
【図３３】
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【図３４】
2010010656.tif 000037
【図３５】
2010010656.tif 000038
【図３６】
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【図３７】
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