(57)【要約】【課題】コンタクト配線を形成する際の短縮（shortening）を抑制して、コンタクト配線の開放（open）の発生を防止でき、信頼性を向上できる半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、ゲート絶縁膜24と、ゲート電極GCと、活性化領域層AAと、層間絶縁膜22と、コンタクト配線SC1,SC2とを具備し、前記コンタクト配線SC1,SC2の平面形状は、長手方向に沿った端部が円弧である第１，第２領域S1,S2と、前記第１，第２領域を長手方向に沿って連結する第３領域S3とにより構成され、前記第１，第２領域の長手方向の長さａと、前記第３領域の長手方向の長さｂと、前記第１，第２領域の短手方向の幅ｒと、前記第３領域の短手方向の幅ｗとは、       ｂ／ａ＞０．５       ｗ／ｒ＞０．５  なる関係を満たす。【選択図】      図３
2010010590.tif 000002
【特許請求の範囲】
【請求項１】
前記半導体基板上に設けられるゲート絶縁膜と、
前記ゲート絶縁膜上に設けられるゲート電極と、
前記半導体基板中に、前記ゲート電極とチャネル長方向に隔離して設けられる活性化領域層と、
前記ゲート電極上、および前記活性化領域層上を覆うように設けられる層間絶縁膜と、
前記ゲート電極と前記活性化領域層とを電気的に接続するように前記層間絶縁膜中に設けられるコンタクト配線とを具備し、前記コンタクト配線の平面形状は、
長手方向に沿った端部が円弧である第１，第２領域と、前記第１，第２領域を長手方向に沿って連結する第３領域とにより構成され、
前記第１，第２領域の長手方向の長さａと、前記第３領域の長手方向の長さｂと、
前記第１，第２領域の短手方向の幅ｒと、前記第３領域の短手方向の幅ｗとは、
ｂ／ａ＞０．５
ｗ／ｒ＞０．５
なる関係を満たすこと
を特徴とする半導体装置。
【請求項２】
前記コンタクト配線は、前記コンタクト配線の長手方向と前記チャネル長方向とのなす角度が１°から４５°となるように配置されること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コンタクト配線は、ＳＲＡＭセルのシェアドコンタクト配線であること
を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板中に素子分離絶縁膜を埋め込み形成する工程と、
前記素子分離絶縁膜上に、順次ゲート絶縁膜およびゲート電極を形成する工程と、
前記ゲート電極をマスクとして、半導体基板中にｐ型またはｎ型の不純物を導入し、ソース／ドレインとして働く活性化領域層を形成する工程と、
前記活性化領域層上、前記ゲート電極上、および前記素子分離絶縁膜上を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、ハードマスク層を形成する工程と、
前記ハードマスク層上にフォトレジストを形成する工程と、
前記フォトレジストにコンタクト配線パターンを転写する工程と、前記フォトレジストパターンをマスクとし前記ハードマスクに転写する工程と、
前記ハードマスク層をマスクとして、異方性エッチングを、前記ゲート電極の表面上、前記素子分離絶縁膜の表面上、および前記活性化領域層の表面上まで行い、トレンチを形成する工程と、
前記トレンチ内に、導電体層を形成する工程と、
前記導電体層を、前記層間絶縁膜の表面上まで平坦化し、前記トレンチ内にコンタクト配線を形成する工程とを具備し、
前記フォトレジストおよび前記ハードマスク層に開口を形成する工程において、前記開口の平面形状は、
長手方向に沿った端部が円弧である第１，第２領域と、前記第１，第２領域とを長手方向に沿って連結する第３領域とにより構成され、
前記第１，第２領域の長手方向の長さａと、前記第３領域の長手方向の長さｂと、
前記第１，第２領域の短手方向の幅ｒと、前記第３領域の短手方向の幅ｗとすれば、
ｂ／ａ＞０．５
ｗ／ｒ＞０．５
の関係を満たすように形成すること
を特徴とする半導体装置の製造方法。
【請求項５】
前記ハードマスク層に開口を形成する工程の際に、前記ハードマスク層の側壁に形成された反応生成物を選択的に除去すること
を特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、例えば、ＳＲＡＭのシェアドコンタクト（Shared Contact）配線等に適用されるものである。
【背景技術】
【０００２】
近年の高集積ＳＲＡＭ（Static Random Access Memory）のコンタクト配線（コンタクトプラグ）には、その平面形状が、正方形であるもの以外に、平面形状が長方形であるシェアドコンタクト配線（ＳＣ：Shared Contact）が用いられている。シェアドコンタクト配線によれば、セルサイズが縮小できるため、高集積ＳＲＡＭにとって非常に有効な技術である。このように、シェアドコンタクト配線の平面形状の最適化は、ＳＲＡＭのスケーリングを維持・進行するために重要な要素であると言える。
【０００３】
ここで、シェアドコンタクト配線の平面形状を最適化する上での最大の問題は、シェアドコンタクト配線を形成するためにレジストに形成したレジスト開口の寸法と、加工後のコンタクト配線の寸法の差（加工変換差）が大きいことである。
【０００４】
より具体的には、加工変換差が大きいため、フォトリソグラフィ後の最終加工形状であるシェアドコンタクト配線の平面形状が大きく縮退（shortening）してしまう。これは、フォトレジストパターンをハードマスク層に転写するＲＩＥ（Reactive Ion Etching）工程の際に、開口面積に依存した反応生成物が発生し、ハードマスク層に付着する事がその主な原因であると考えられる。その結果、例えば、形成したシェアドコンタクト配線と、ゲート電極、および活性化領域等と間に開放（open）が発生し、信頼性が低減する点で不利である。
【０００５】
上記のように、従来の半導体装置およびその製造方法は、コンタクト配線を形成する際に短縮（shortening）が発生するため、コンタクト配線に開放（open）が発生し、信頼性が低減するという問題があった。
【０００６】
この出願の発明に関連する文献公知発明としては、次のような特許文献１がある。この特許文献１には、コンタクト配線の形状に関する記載がされている。
【特許文献１】特開２００６−２８７２１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、コンタクト配線を形成する際の短縮（shortening）を抑制して、コンタクト配線の開放（open）の発生を防止でき、信頼性を向上できる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
この発明の一態様によれば、前記半導体基板上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられるゲート電極と、前記半導体基板中に、前記ゲート電極とチャネル長方向に隔離して設けられる活性化領域層と、前記ゲート電極上、および前記活性化領域層上を覆うように設けられる層間絶縁膜と、前記ゲート電極と前記活性化領域層とを電気的に接続するように前記層間絶縁膜中に設けられるコンタクト配線とを具備し、前記コンタクト配線の平面形状は、長手方向に沿った端部が円弧である第１，第２領域と、前記第１，第２領域を長手方向に沿って連結する第３領域とにより構成され、前記第１，第２領域の長手方向の長さａと、前記第３領域の長手方向の長さｂと、前記第１，第２領域の短手方向の幅ｒと、前記第３領域の短手方向の幅ｗとは、
ｂ／ａ＞０．５
ｗ／ｒ＞０．５
なる関係を満たす半導体装置を提供できる。
【０００９】
この発明の一態様に係る半導体装置の製造方法によれば、半導体基板中に素子分離絶縁膜を埋め込み形成する工程と、前記素子分離絶縁膜上に、順次ゲート絶縁膜およびゲート電極を形成する工程と、前記ゲート電極をマスクとして、半導体基板中にｐ型またはｎ型の不純物を導入し、ソース／ドレインとして働く活性化領域層を形成する工程と、前記活性化領域層上、前記ゲート電極上、および前記素子分離絶縁膜上を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜上に、ハードマスク層を形成する工程と、前記ハードマスク層上にフォトレジストを形成する工程と、前記フォトレジストにコンタクト配線パターンを転写する工程と、前記フォトレジストパターンをマスクにし前記ハードマスクに転写する工程と、前記ハードマスク層をマスクとして、異方性エッチングを、前記ゲート電極の表面上、前記素子分離絶縁膜の表面上、および前記活性化領域層の表面上まで行い、トレンチを形成する工程と、前記トレンチ内に、導電体層を形成する工程と、前記導電体層を、前記層間絶縁膜の表面上まで平坦化し、前記トレンチ内にコンタクト配線を形成する工程とを具備し、前記フォトレジストに開口を形成する工程において、前記開口の平面形状は、長手方向に沿った端部が円弧である第１，第２領域と、前記第１，第２領域とを長手方向に沿って連結する第３領域とにより構成され、前記第１，第２領域の長手方向の長さａと、前記第３領域の長手方向の長さｂと、前記第１，第２領域の短手方向の幅ｒと、前記第３領域の短手方向の幅ｗとすれば、
ｂ／ａ＞０．５
ｗ／ｒ＞０．５
の関係を満たすように形成する半導体装置の製造方法を提供できる。
【発明の効果】
【００１０】
この発明によれば、コンタクト配線を形成する際の短縮（shortening）を抑制して、コンタクト配線の開放（open）の発生を防止でき、信頼性を向上できる半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１２】
［第１の実施形態］  
＜１．構成例＞  
まず、図１乃至図４を用いて、この発明の第１の実施形態に係る半導体装置の構成例を説明する。以下の説明では、ＳＲＡＭ（Static Random Access Memory）を半導体装置の一例として説明する。  
１−１．全体構成例（ＳＲＡＭセル）  
図１、図２を用いて、第１の実施形態に係る半導体装置の全体構成例について説明する。ここでは、ＳＲＡＭの単位メモリセル（ＳＲＡＭセル）について説明する。図１は本例に係るＳＲＡＭセルの等価回路図、図２は本例に係るＳＲＡＭセルの平面レイアウトを示す図である。
【００１３】
図示するように、ＳＲＡＭセルは、転送トランジスタ（Transfer Tr）Ｎ５、Ｎ６、およびデータ記憶を行ようにフリップフロップ接続されたインバータ回路１２−１、１２−２により構成されている。
【００１４】
転送トランジスタＮ５の電流経路の一端はビット線ＢＬに接続され、他端はノードＮＤに接続され、ゲートはワード線ＷＬに接続されている。転送トランジスタＮ６の電流経路の一端はビット線／ＢＬに接続され、他端はノード／ＮＤに接続され、ゲートはワード線ＷＬに接続されている。
【００１５】
インバータ回路１２−１は、負荷トランジスタ（Load Trまたはpull-up Tr）Ｐ１、駆動トランジスタ（Driver Trまたはpull-down Tr）Ｎ３を備えている。駆動トランジスタＮ３の電流経路の一端は接地電源電圧ＶＳＳに接続され、他端は負荷トランジスタＰ１の電流経路の一端に接続され、ゲートは負荷トランジスタＰ１のゲートに接続されている。負荷トランジスタＰ１の電流経路の他端は内部電源電圧ＶＤＤに接続されている。
【００１６】
インバータ回路１２−２は、負荷トランジスタＰ２、駆動トランジスタＮ４を備えている。駆動トランジスタＮ４の電流経路の一端は接地電源電圧ＶＳＳに接続され、他端は負荷トランジスタＰ２の電流経路の一端に接続され、ゲートは負荷トランジスタＰ２のゲートに接続されている。負荷トランジスタＰ２の電流経路の他端は内部電源電圧ＶＤＤに接続されている。
【００１７】
ここで、本例では、負荷トランジスタＰ１の電流経路の一端（接続ノードＮＤ）と、負荷トランジスタＰ２及び駆動トランジスタＮ４のゲート電極とを電気的に接続するために、瓢箪型のシェアドコンタクト（Shared Contact）配線ＳＣ１が設けられている。
【００１８】
同様に、負荷トランジスタＰ２の電流経路の一端（接続ノード／ＮＤ）と、負荷トランジスタＰ１及び駆動トランジスタＮ３のゲート電極とを電気的に接続するために、瓢箪型のシェアドコンタクト（Shared Contact）配線ＳＣ２が設けられている。
【００１９】
ここで、シェアドコンタクト配線とはコンタクトホールを共有（Shared）する事により、上層メタル配線を介さずに電気的に接続する共通コンタクト配線である。そのため、本例に係るシェアドコンタクト配線ＳＣ１，ＳＣ２の構成によれば、チャネル長方向のＳＲＡＭセルのサイズを低減することができる。その結果、高集積化に対して有利である。
【００２０】
さらに、本例に係る半導体装置では、平面形状が瓢箪型であるコンタクト配線ＳＣ１，ＳＣ２を備えている。そのため、詳述するように、まず第１として、フォトレジストのパターン形成段階での開口面積を減らす事により、反応生成物の発生量自体を抑えることができる。その結果、コンタクト配線ＳＣ１，ＳＣ２を形成する際のハードマスク層の短縮（shortening）を抑制して、コンタクト配線ＳＣ１，ＳＣ２の開放（open）の発生を防止でき、信頼性を向上できるものである。
【００２１】
１−２．シェアドコンタクト配線の平面形状  
次に、図３を用いて、本例に係るシェアドコンタクト配線の平面形状について、より詳しく説明する。この説明では、図２中のシェアドコンタクト配線ＳＣ１を一例に挙げて説明する。
【００２２】
図示するように、本例に係るコンタクト配線ＳＣ１の平面形状は、チャネル長方向（長手方向）に沿った端部が円弧である第１，第２領域Ｓ１，Ｓ２と、第１，第２領域Ｓ１，Ｓ２を長手方向に沿って連結する第３領域Ｓ３とにより構成されている。
【００２３】
さらに、図３に示すように、第１乃至第３領域Ｓ１〜Ｓ３は、以下の式（１）、式（２）を満たすものである。即ち、
ｂ／ａ＞０．５            …  式（１）  
ｗ／ｒ＞０．５            …  式（２）  
ここで、式（１）中のａは第１，第２領域Ｓ１，Ｓ２の長手方向の長さ、上記ｂは第３領域の長手方向の長さである。式（２）中のｒは第１，第２領域Ｓ１，Ｓ２の短手方向の幅、ｗは第３領域Ｓ３の短手方向の幅である。尚、コンタクト配線ＳＣ２についても、同様に上記式（１）、（２）を満たしている。
【００２４】
上記のように、本例に係るコンタクト配線ＳＣ１，ＳＣ２の第１乃至第３領域Ｓ１〜Ｓ３は、上記式（１）、（２）を満たしている。
【００２５】
そのため、フォトレジストパターン形成段階での開口面積が減り、反応生成物の発生量自体を抑えることができ、短縮（shortening）を抑制して、コンタクト配線ＳＣ１，ＳＣ２の開放（open）の発生を防止でき、信頼性を向上できる点で有利である。
【００２６】
１−３．シェアドコンタクト配線の断面構成例  
次に、図４を用いて、本例に係るシェアドコンタクト配線ＳＣ１，ＳＣ２の断面構成例について、より詳しく説明する。この説明では、図２中のＩＶ−ＩＶ線に沿った断面構造を一例に挙げて説明する。
【００２７】
図示するように、半導体基板２１中に埋め込み形成された素子分離絶縁膜ＳＴＩ（Shallow Trench Isolation）、素子分離絶縁膜ＳＴＩ上に設けられるゲート絶縁膜２４、ゲート絶縁膜上に設けられるゲート電極ＧＣ、ゲート電極の側壁に沿って設けられる側壁２５、半導体基板中にゲート電極とチャネル長方向に素子分離絶縁膜を挟んで隔離して設けられる活性化領域層ＡＡ（Ｓ：Source）、ゲート電極上、素子分離絶縁膜上、および活性化領域層上を覆うように設けられる層間絶縁膜２２が形成されている。さらに、コンタクト配線ＳＣ２が、ゲート電極ＧＣと活性化領域層ＡＡとを電気的に接続するように層間絶縁膜２２中に設けられている。
【００２８】
尚、本例では、ゲート電極ＧＣが素子分離絶縁膜ＳＴＩ上に設けられる場合を一例に挙げて説明した。しかし、この構成に限られず、例えば、活性化領域層ＡＡが、ゲート電極ＧＣの下までチャネル長方向に延設される構成等もあり得る。
【００２９】
さらに、上記１−２．で説明したように、シェアドコンタクト配線ＳＣ２の平面形状は、式（１）、式（２）とを満たすものである。即ち、
第１，第２領域Ｓ１，Ｓ２の長手方向の長さａと、第３領域Ｓ３の長手方向の長さｂと、第１，第２領域Ｓ１，Ｓ２の短手方向の幅ｒと、第３領域Ｓ３の短手方向の幅ｗとは、
ｂ／ａ＞０．５            …  式（１）  
ｗ／ｒ＞０．５            …  式（２）  
を満たすものである。
【００３０】
そのため、図４に示すように、シェアドコンタクト配線ＳＣ２のチャネル長方向の半導体基板２１上の長さＬ１を増大することができる。その結果、図中に破線で囲って示すように、コンタクト配線ＳＣ２と、ゲート電極ＧＣ、スペーサ２５、および活性化領域ＡＡとの間の開放（open）の発生を防止することができ、信頼性を向上することができる。
【００３１】
＜２．加工変換差＞  
次に、図５乃至図７を用いて、フォトレジストに転写されたマスクパターンを、層間絶縁膜に転写する際に発生する加工変換差について説明する。
【００３２】
図５に示すように、フォトリソグラフィ法を用いて、フォトレジスト形状Ｒｅ（Resist structure）にパターンを転写した後、その下層のハードマスクに転写をする際には、パターンがそのまま転写されずに変化し、ハードマスク層が短縮（shortening）する。そのため、この短縮したハードマスク層をマスクとして形成される最終加工形状Ｆｉ（Final structure）も、短縮したものが形成されてしまう。このように、フォトリソグラフィ法を用いて加工を行った時の最終加工形状の寸法変化量を、加工変換差と称する。
【００３３】
このような加工変換差による短縮（shortening）により、コンタクト配線と、ゲート電極、スペーサ、および活性化領域と間の開放（open）が発生する要因となる。
【００３４】
ここで、図６は、フォトリソグラフィの際のレジストに形成する開口面積（Litho_S）と、加工面積差（加工による面積の変化量）（Delta_S(Litho開口面積−final開口面積)）との関係を示したものである。図示するように、加工面積差（Delta_S）は、開口面積（Litho_S）に依存している事が分かる。例えば、本例の図６では、２次関数で良い近似を得る。
【００３５】
そのため、加工面積差すなわち加工変換差を低減するためには、フォトリソグラフィを行う際のレジストに形成する開口面積（Litho_S）を低減すればよいことが分かる。
【００３６】
例えば、図中の破線３０に示すように、コンタクト配線ＳＣ１，ＳＣ２の加工変換差を、レジストの開口面積ＳＣ＿Ｓ（１５０００ｎｍ＾２程度）から理想の加工変換差３０（４０００ｎｍ＾２程度）としたい場合には、特性線との交点、つまり、レジストの開口面積ＳＣ＿Ｓ´（７５００ｎｍ＾２）となるように開口面積を低減すれば良い。
【００３７】
そのため、本例のリソグラフィ後のコンタクト配線ＳＣ２の平面形状は、図７のように示される。
【００３８】
本例では、上記の式（１）、（２）の関係を満たすように、フォトレジストマスクを形状Ｒｅ＿ＳＣ２となるように形成する。この形状は従来の長方形形状より開口面積が小さい為、従来の形状に比べて加工変換差によるチャネル長方向（長手方向）の短縮ＬＬ及びチャネル幅方向（短手方向）の短縮ＳＬをより小さく出来る。つまり、加工変換差による短縮（shortening）の発生を抑制して、開放（open）の発生を防止するシェアドコンタクト配線ＳＣ１，ＳＣ２を形成することができる。
【００３９】
＜３．半導体装置の製造方法＞  
次に、図８乃至図１３を用いて、本例に係る半導体装置の製造方法について説明する。この説明では、図２の平面構造、および図４の断面構造における半導体装置の製造方法を一例に挙げて説明する。
【００４０】
（ステップＳＴ１（ゲート電極等の形成））  
まず、図８および図９に示すように、半導体基板２１中に素子分離絶縁膜ＳＴＩを形成する。続いて、ゲート絶縁膜２４およびゲート電極ＧＣを形成する。続いて、ゲート電極ＧＣ等をマスクとして、ｐ型及びｎ型の不純物を半導体基板２１中に注入し熱拡散することにより、半導体基板２１中の活性化領域ＡＡにソース／ドレインを形成する。続いて、ゲート電極ＣＧに側壁を形成し、ＳＲＡＭセルを構成するトランジスタＰ１，Ｐ２，Ｎ３〜Ｎ６を形成する。続いて、トランジスタＰ１，Ｐ２，Ｎ３〜Ｎ６上、素子分離絶縁膜ＳＴＩ上、および活性化領域層ＡＡ上を覆うように層間絶縁膜２２を形成する。続いて、層間絶縁膜２２上にハードマスク層３１を形成する。続いて、ハードマスク層３１上に、フォトレジスト３２を塗布する。
【００４１】
（ステップＳＴ２（レジスト開口の形成））  
続いて、図１０および図１１に示すように、フォトリソグラフィ法を用いてフォトレジスト３２に、シェアドコンタクト配線を形成する為のレジスト開口ＯＰ１，ＯＰ２を形成し、続いて前記レジスト開口をハードマスク層３１に転写する。
【００４２】
この際、レジスト３２に形成するレジスト開口ＯＰ１，ＯＰ２の平面形状は、シェアドコンタクト配線ＳＣ１，ＳＣ２と同様に、上記の式（１），式（２）を満たすように選択的に数値限定を行う。即ち、
開口ＯＰ１，ＯＰ２の平面形状は、長手方向に沿った端部が円弧である第１，第２領域と、第１，第２領域とを長手方向に沿って連結する第３領域とにより構成され、第１，第２領域Ｓ１，Ｓ２の長手方向の長さａと、第３領域Ｓ３の長手方向の長さｂと、第１，第２領域Ｓ１，Ｓ２の短手方向の幅ｒと、第３領域Ｓ３の短手方向の幅ｗとは、
ｂ／ａ＞０．５            …  式（１）  
ｗ／ｒ＞０．５            …  式（２）  
の関係を満たすように形成する。
【００４３】
このように、レジスト開口ＯＰ１，ＯＰ２の開口面積を低減することにより、ハードマスク層３１の開口側面に付着する反応生成物の発生量自体を抑えることができ、加工変換差を低減することができる。
【００４４】
（ステップＳＴ３（トレンチの形成））  
続いて、図１２および図１３に示すように、残存させたハードマスク層３１をマスクとして、例えば、ＲＩＥ法等の異方性エッチングをトランジスタＰ１，Ｐ２の表面上、素子分離絶縁膜ＳＴＩの表面上、および活性化領域ＡＡの表面上まで行い、シェアドコンタクト配線ＳＣ１，ＳＣ２を埋め込み形成するトレンチを形成する。
【００４５】
この際、トレンチは、上記式（１）、式（２）を満たすように、加工変換差による短縮（shortening）を抑制した開口ＯＰ１，ＯＰ２の開口部分に形成される。そのため、チャネル長方向の基板２１表面上の長さを開放（open）の発生を防止する長さＬ１とすることができる。
【００４６】
続いて、このトレンチ内に、例えば、ＣＶＤ法等によりタングステン（Ｗ：Tungsten）膜等を堆積する。
【００４７】
続いて、上記タングステン膜を層間絶縁膜２２の表面上まで、例えば、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化してトレンチ内に埋め込み形成し、シェアドコンタクト配線ＳＣ１，ＳＣ２を形成する。  
以上の製造工程により、図２、図４に示す平面構造および断面構造の半導体装置を製造する。  
＜４．本例に係る効果＞  
この実施形態に係る半導体装置およびその製造方法によれば、少なくとも下記（１）および（２）の効果が得られる。
【００４８】
（１）コンタクト配線を形成する際の短縮（shortening）を抑制して、コンタクト配線の開放（open）の発生を防止でき、信頼性を向上できる。  
上記のように、例えば、図１０および図１１に示したように、レジスト３２に開口ＯＰ１，ＯＰ２を形成する際に、開口ＯＰ１，ＯＰ２の平面形状は、シェアドコンタクト配線ＳＣ１，ＳＣ２の平面形状と同様に、上記の式（１），式（２）を満たすようにする。即ち、
第１，第２領域Ｓ１，Ｓ２の長手方向の長さａと、第３領域Ｓ３の長手方向の長さｂと、第１，第２領域Ｓ１，Ｓ２の短手方向の幅ｒと、第３領域Ｓ３の短手方向の幅ｗとは、
ｂ／ａ＞０．５            …  式（１）  
ｗ／ｒ＞０．５            …  式（２）  
の関係を満たすように形成する。
【００４９】
このように、フォトレジストのパターン形成段階において開口ＯＰ１，ＯＰ２の開口面積を低減することにより、ハードマスク層３１の側面に付着する反応生成物の発生量自体を抑えることができ、加工変換差を低減することができる。ＡＡの表面上までおこない、シェアドコンタクト配線ＳＣ１，ＳＣ２を埋め込み形成するトレンチを形成する。
【００５０】
この際、トレンチは、上記式（１）、式（２）を満たすように、短縮（shortening）を抑制した開口ＯＰ１，ＯＰ２の開口部分に形成される。そのため、チャネル長方向の基板２１表面上の長さを開放（open）の発生を防止する長さＬ１を有するシェアドコンタクト配線ＳＣ１，ＳＣ２を形成することができる。
【００５１】
その結果、上記の製造工程により形成される本例のコンタクト配線ＳＣ１，ＳＣ２の平面形状は、チャネル長方向（長手方向）に沿った端部が円弧である第１，第２領域Ｓ１，Ｓ２と、第１，第２領域Ｓ１，Ｓ２とを長手方向に沿って連結する第３領域Ｓ３とにより構成され、図３に示すように、第１乃至第３領域Ｓ１〜Ｓ３は、以下の式（１）、式（２）を満たすものである。即ち、
ｂ／ａ＞０．５            …  式（１）  
ｗ／ｒ＞０．５            …  式（２）  
ここで、式（１）中のａは第１，第２領域Ｓ１，Ｓ２の長手方向の長さ、上記ｂは第３領域の長手方向の長さである。式（２）中のｒは第１，第２領域Ｓ１，Ｓ２の短手方向の幅、ｗは第３領域Ｓ３の短手方向の幅である。
【００５２】
上記のように、本例に係るコンタクト配線ＳＣ１，ＳＣ２の第１乃至第３領域Ｓ１〜Ｓ３は、上記式（１）、（２）を満たしている。
【００５３】
そのため、図４に示すシェアドコンタクト配線ＳＣ２のチャネル長方向の長さＬ１を増大することができる。その結果、図中に破線で囲って示すように、コンタクト配線ＳＣ２と、ゲート電極ＧＣ、スペーサ２５、および活性化領域ＡＡとの間の開放（open）を防止することができ、信頼性を向上することができる。
【００５４】
以上に説明したように、フォトレジストのパターン形成段階において開口ＯＰ１，ＯＰ２の開口面積を低減することにより、加工変換差を低減して短縮（shortening）を抑制でき、コンタクト配線ＳＣ１，ＳＣ２の開放（open）の発生を防止でき、信頼性を向上できる点で有利である。
【００５５】
（２）製造コストの低減に対して有利である。  
本例に係る半導体装置の製造方法によれば、例えば、図１０および図１１に示したように、上記式（１）、式（２）を満たすように、フォトレジスト３２に開口ＯＰ１，ＯＰ２を形成すればよい。
【００５６】
そのため、別途製造工程が増えることがなく上記（１）の効果を得ることができる点で、製造コストの低減に対して有利である。
【００５７】
［第２の実施形態（反応生成物を除去する一例）］  
次に、第２の実施形態に係る半導体装置およびその製造方法について、図１４乃至図１９を用いて説明する。この実施形態は、シェアドコンタクト配線を形成する際に発生する反応生成物を除去する製造方法の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００５８】
構成に関しては、上記第１の実施形態と同様であるため、詳細な説明を省略する。  
＜製造方法＞  
（ＳＴ２（反応生成物の発生））  
まず、図１４および図１５に示すように、上記第１の実施形態と同様の製造方法を用いて、層間絶縁膜２２上のハードマスク層３１およびフォトレジスト３２に開口ＯＰ１，Ｐ２を形成する。
【００５９】
この際、本例のような瓢箪型のシェアドコンタクト配線ＳＣ１，ＳＣ２であっても、ハードマスク層３１の側壁に、例えば、フォトレジスト３２等の残骸その他の反応生成物４１が多量に付着する場合がある。この場合、この反応生成物４１が残存したままで、異方性エッチングを行うと、チャネル長方向の層間絶縁膜２２中の長さ（ａ´＋ｂ´＋ａ´）が低減してしまう（Ｌ２＞ａ＋ｂ＋ａ＞ａ´＋ｂ´＋ａ´）。その結果、形成されるコンタクト配線は、図中に破線で囲って示す開放（open）が発生する原因ともなり得る。そのため、本例では、かかる反応生成物４１を、以下の工程（ＳＴ３）において、選択的に除去する。
【００６０】
（ＳＴ３（反応生成物の発生の除去））  
即ち、続いて、図１６および図１７に示すように、例えば、フォトレジストパターンをハードマスク層に転写するＲＩＥ工程の際に上記反応生成物４１を選択的にハードマスク層３１の側壁から剥離させる。より具体的には、上記ＲＩＥ工程の際に、例えば酸素プラズマにより除去される様RIE工程をチューニングすることにより行う。
【００６１】
続いて、上記反応生成物を除去したハードマスク層３１をマスクとして、異方性エッチングを行い、コンタクト配線ＳＣ１，ＳＣ２が形成されるトレンチを形成する。続いて、上記第１の実施形態と実質的に同様の製造工程を用いて、上記トレンチ内にシェアドコンタクト配線ＳＣ１，ＳＣ２を形成する。
【００６２】
このように、本例では、加工変換差を増大させる一要因である反応生成物４１を選択的に除去することにより、開口面積をさらに増大して短縮（shortening）をより抑制でき、コンタクト配線ＳＣ１，ＳＣ２の開放（open）の発生を防止できる。
【００６３】
＜この実施形態に係る効果＞  
上記のように、この実施形態に係る半導体装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【００６４】
さらに、本例によれば、図１６および図１７に示すように、上記ＲＩＥ工程の際に、反応生成物４１が選択的に除去される様に、例えば、酸素プラズマにより除去される様RIE工程をチューニングすることにより、上記反応生成物４１を選択的にハードマスク層３１の側壁から剥離させることができる。
【００６５】
このように、加工変換差を増大させる一要因である反応生成物４１を直接除去することにより、開口面積をさらに増大して短縮（shortening）を抑制でき、コンタクト配線ＳＣ１，ＳＣ２の開放（open）の発生を防止でき、さらに信頼性を向上できる点で有利である。
【００６６】
［変形例（コンタクト配線を斜めに傾けて配置する一例）］  
次に、変形例に係る半導体装置およびその製造方法について、図１８を用いて説明する。この実施形態は、シェアドコンタクト配線ＳＣ１，ＳＣ２を斜めに傾けて配置する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００６７】
＜構成例＞  
図示するように、本例に係るシェアドコンタクト配線ＳＣ１，ＳＣ２は、コンタクト配線ＳＣ１，ＳＣ２の長手方向とチャネル長方向とのなす角度θＳＣが、１°から４５°となるように配置されている点で、上記第１の実施形態と相違する。
【００６８】
上記のような構成によれば、チャネル幅方向（短手方向）に隣接するゲート電極ＧＣ間の距離ＷGC-GCを増大することができる。
【００６９】
＜製造方法＞
製造方法に関しては、図示は省略するが、例えば、図１０および図１１に示すように、第１の実施形態においてレジスト開口ＯＰ１，ＯＰ２を形成（ステップＳＴ２）の際に、コンタクト配線ＳＣ１，ＳＣ２の長手方向とチャネル長方向とのなす角度θＳＣが、１°から４５°となるように開口ＯＰ１，ＯＰ２を形成する点で、上記第１の実施形態と相違している。
【００７０】
さらに、この際、レジスト３２およびハードマスク層３１に形成する開口ＯＰ１，ＯＰ２の平面形状は、シェアドコンタクト配線ＳＣ１，ＳＣ２と同様に、上記の式（１），式（２）を満たすように形成する。
【００７１】
＜この変形例に係る効果＞  
この変形例に係る半導体装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【００７２】
さらに、本例に係るシェアドコンタクト配線ＳＣ１，ＳＣ２は、コンタクト配線ＳＣ１，ＳＣ２の長手方向とチャネル長方向とのなす角度θＳＣが、１°から４５°となるように配置されている。
【００７３】
そのため、チャネル幅方向（短手方向）に隣接するゲート電極ＧＣ間の距離ＷGC-GCを増大することができる。結果、製造プロセス的にゲート電極間の距離（GC-GC Space）を詰めるのが困難であっても、ゲート電極間の距離ＷGC-GCを確保できる点でメリットがある。
【００７４】
このように、必要に応じて、本例のような構成および製造方法を適用することが可能である。
【００７５】
［比較例（短縮（shortening）により開放（open）が発生する一例）］  
次に、上記第１，第２の実施形態に係る半導体装置およびその製造方法と比較するために、図１９乃至図２１を用いて、比較例に係る半導体装置について説明する。この実施形態は、短縮（shortening）によりコンタクト配線の開放（open）が発生する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７６】
＜構成例＞  
本比較例に係るＳＲＡＭセルの平面構成例は、図１９のように示される。本比較例のコンタクト配線ＳＣ１２の平面形状は、図２０のように示される。また、図１９中のＸＸＩ−ＸＸＩ線に沿った断面構成例は、図２１のように示される。
【００７７】
図２０に示すように、本比較例に係るシェアドコンタクト配線ＳＣ１２のフォトリソグラフィ工程前の、レジスト形状Ｒｅ_SC12は、上記式（１）、式（２）を満たすものではなく、長方形の平面形状である。
【００７８】
そのため、レジストの開口面積が大きく、フォトリソグラフィ後の最終加工形状であるシェアドコンタクト配線ＳＣ１２の平面形状も大きく縮退（shortening）してしまう。これは、フォトレジストパターンをハードマスク層に転写するＲＩＥ工程の際に、開口面積に依存した反応生成物が発生し、ハードマスク層に付着する事がその主な原因であると考えられる。
【００７９】
従って、図２１に示すように、チャネル長方向の基板２１表面上の長さＬ１_Convは、上記長さＬ１より大きく低減してしまう（長さ：Ｌ１_Conv＜Ｌ１）。
【００８０】
その結果、例えば、図２１中の破線で囲って示すように、コンタクト配線ＳＣ１２と、ゲート電極ＧＣ、スペーサ１２５、および活性化領域ＡＡとの間に開放（open）が発生し、信頼性が低減する点で不利である。
【００８１】
以上、第１，第２の実施形態、変形例、および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態、変形例、および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態、変形例、および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態、変形例、および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８２】
【図１】この発明の第１の実施形態に係る半導体装置を示す等価回路図。
【図２】この発明の第１の実施形態に係る半導体装置を示す平面図。
【図３】第１の実施形態に係る半導体装置が有するコンタクト配線を示す平面図。
【図４】図２中のＩＶ−ＩＶ線に沿った断面図。
【図５】第１の実施形態に係る半導体装置の加工変換差を説明するための平面図。
【図６】第１の実施形態に係る半導体装置の開口面積と加工変換差との関係を示す図。
【図７】第１の実施形態に係る半導体装置が有するコンタクト配線の平面形状を示す平面図。
【図８】第１の実施形態に係る半導体装置の一製造工程（ＳＴ１）を示す平面図。
【図９】第１の実施形態に係る半導体装置の一製造工程（ＳＴ１）を示す断面図。
【図１０】第１の実施形態に係る半導体装置の一製造工程（ＳＴ２）を示す平面図。
【図１１】第１の実施形態に係る半導体装置の一製造工程（ＳＴ２）を示す断面図。
【図１２】第１の実施形態に係る半導体装置の一製造工程（ＳＴ３）を示す平面図。
【図１３】第１の実施形態に係る半導体装置の一製造工程（ＳＴ３）を示す断面図。
【図１４】この発明の第２の実施形態に係る半導体装置の一製造工程（ＳＴ２）を示す平面図。
【図１５】この発明の第２の実施形態に係る半導体装置の一製造工程（ＳＴ２）を示す断面図。
【図１６】第２の実施形態に係る半導体装置の一製造工程（ＳＴ３）を示す平面図。
【図１７】第２の実施形態に係る半導体装置の一製造工程（ＳＴ３）を示す断面図。
【図１８】この発明の変形例に係る半導体装置が有するコンタクト配線を示す平面図。
【図１９】比較例に係る半導体装置を示す平面図。
【図２０】比較例に係る半導体装置のコンタクト配線を示す平面図。
【図２１】図１９中のＸＸＩ−ＸＸＩ線に沿った断面図。
【符号の説明】
【００８３】
ＳＴＩ…素子分離絶縁膜、２４…ゲート絶縁膜、ＧＣ…ゲート電極、２５…スペーサ、ＡＡ（Source）…活性化領域層、２２…層間絶縁膜、ＳＣ１，ＳＣ２…コンタクト配線、Ｓ１…第１領域、Ｓ２…第２領域、Ｓ３…第３領域。
【図１】
2010010590.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010010590.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2010010590.tif 000019
【図１８】
2010010590.tif 000020
【図１９】
2010010590.tif 000021
【図２０】
2010010590.tif 000022
【図２１】
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