(57)【要約】      （修正有）【課題】複数の半導体パッケージが積層された積層型半導体装置において、信号品質の向上が得られる基板配線構造を提供する。【解決手段】積層型半導体装置５０は上側半導体パッケージ５２と下側半導体パッケージ５４とを含んでいる。下側半導体パッケージ５４の半導体集積回路１８０に接続された信号線３５０は、下側半導体パッケージ５４の配線基板上面１２２の上面電極１５４を介して上側半導体パッケージ５２に接続されているとともに、上面電極１５４から配線基板下面１２４のランド２００へ引き出されている。上面電極１５４とランド２００とは配線基板１２０の周縁領域において近接配置されている。【選択図】図１
2010010288.tif 000002
【特許請求の範囲】
【請求項１】
下側半導体パッケージと、
前記下側半導体パッケージ上に積層された上側半導体パッケージと、
を備え、
前記下側半導体パッケージは、
前記上側半導体パッケージに対向する基板上面および当該基板上面と表裏の関係を成す基板下面を有する、配線基板と、
前記基板上面に実装された半導体集積回路と、
を含み、
前記配線基板は、
前記基板上面において前記半導体集積回路の外側に設けられ前記上側半導体パッケージに接続された上面電極と、
前記上面電極と前記半導体集積回路とを接続する信号線と、
前記基板下面に設けられた複数の端子と、
前記基板下面において前記複数の端子の配列の最外周よりも外側に設けられ前記上面電極に近接配置されたランドと、
前記ランドと前記上面電極とを接続する信号引き出し線と、
を有することを特徴とする積層型半導体装置。
【請求項２】
請求項１に記載の積層型半導体装置であって、
前記上側半導体パッケージは、メモリチップを有し、
前記下側半導体パッケージの前記半導体集積回路は、前記メモリチップにアクセスしてデータの読み出しおよび書き込みを行うロジックチップを有し、
前記データの読み出しおよび書き込み用の経路に対して前記信号引き出し線が設けられていることを特徴とする積層型半導体装置。
【請求項３】
請求項２に記載の積層型半導体装置であって、
前記ロジックチップは、アクセス先のメモリ番地を特定するアドレス系信号を送信し、
前記アドレス系信号用の経路に対して前記信号引き出し線が設けられていることを特徴とする積層型半導体装置。
【請求項４】
請求項３に記載の積層型半導体装置であって、
前記ロジックチップは、前記メモリチップを制御するコマンド系信号を送信し、
前記コマンド系信号用の経路に対して前記信号引き出し線が設けられていることを特徴とする積層型半導体装置。
【請求項５】
請求項１に記載の積層型半導体装置であって、
前記上側半導体パッケージは、前記下側半導体パッケージの前記配線基板に接合された複数の端子を含み、
前記上側半導体パッケージの前記複数の端子の配列ピッチよりも、前記下側半導体パッケージの前記複数の端子の配列ピッチの方が小さいことを特徴とする積層型半導体装置。
【請求項６】
請求項１に記載の積層型半導体装置であって、
前記複数の端子はそれぞれボール電極で構成され、前記ランド上にはボール電極が設けられていないことを特徴とする積層型半導体装置。
【請求項７】
請求項１に記載の積層型半導体装置であって、
前記基板下面の前記複数の端子は、パッケージ外部から前記上側半導体パッケージ用の電源を供給するための複数の電源用端子を含み、
前記配線基板は前記上面電極と前記ランドとをそれぞれ複数有し、
前記複数の上面電極は、
前記上側半導体パッケージ用電源を前記上側半導体パッケージへ供給するための複数の電源用上面電極と、
前記下側半導体パッケージと前記上側半導体パッケージとの間でデータの伝送を行うための複数のデータ系信号用上面電極と、
を含み、
前記複数のランドは、前記複数のデータ系信号用上面電極にそれぞれ接続された複数のデータ系信号用ランドを含み、
前記配線基板は、
前記複数の電源用上面電極のそれぞれについて当該電源用上面電極と前記複数の電源用端子との間の複数の電源供給経路と、
前記複数のデータ系信号用上面電極と前記複数のデータ系信号用ランドとをそれぞれ接続する複数の配線経路と、
を有し、
前記複数の電源用上面電極のそれぞれについて、前記複数の電源供給経路のうちで最短の電源供給経路は、前記複数の配線経路のうちで最長の配線経路に比べて短いという関係を満たすことを特徴とする積層型半導体装置。
【請求項８】
請求項１に記載の積層型半導体装置であって、
前記基板下面の前記複数の端子は、パッケージ外部から前記上側半導体パッケージ用のクロック信号を供給するための複数のクロック用端子を含み、
前記配線基板は前記上面電極と前記ランドとをそれぞれ複数有し、
前記複数の上面電極は、
前記複数のクロック用端子にそれぞれ接続された複数のクロック用上面電極と、
前記下側半導体パッケージと前記上側半導体パッケージとの間でデータの伝送を行うための複数のデータ系信号用上面電極と、
を含み、
前記複数のランドは、前記複数のデータ系信号用上面電極にそれぞれ接続された複数のデータ系信号用ランドを含み、
前記配線基板は、
前記複数のクロック用上面電極と前記複数のクロック用端子とをそれぞれ接続する複数のクロック供給経路と、
前記複数のデータ系信号用上面電極と前記複数のデータ系信号用ランドとをそれぞれ接続する複数の配線経路と、
を有し、
前記複数のクロック用上面電極のそれぞれについて、前記複数のクロック供給経路のうちで最短のクロック供給経路は、前記複数の配線経路のうちで最長の配線経路に比べて短いという関係を満たすことを特徴とする積層型半導体装置。
【請求項９】
下側半導体パッケージと、
前記下側半導体パッケージ上に積層された上側半導体パッケージと、
を備え、
前記下側半導体パッケージは、
前記上側半導体パッケージに対向する基板上面を有する、配線基板と、
前記基板上面に実装された半導体チップを少なくとも１つ含み、当該少なくとも１つの半導体チップに設けられた複数のインターフェース部を有する、半導体集積回路と、
を含み、
前記配線基板は、
前記基板上面に前記半導体集積回路を囲んで設けられた複数の上面電極と、
前記複数の上面電極と前記複数のインターフェース部とを接続する複数の配線と、
を有し、
前記各インターフェース部は、
前記少なくとも１つの半導体チップのチップ角部に設けられ、
前記複数の上面電極のうちで当該インターフェース部に近接する前記配線基板の２本の基板辺に沿って配置された上面電極群に接続されていることを特徴とする積層型半導体装置。
【請求項１０】
請求項９に記載の積層型半導体装置であって、
前記上側半導体パッケージは、前記上面電極群を介して前記インターフェース部に接続され当該インターフェース部から出力されるクロック系信号とアドレス／コマンド系信号とデータ入出力制御信号とに従ってデータの入出力を行うメモリ回路を複数含み、
前記各インターフェース部は、
当該インターフェース部が配置された前記チップ角部を成す２本のチップ辺に分割して配置され前記アドレス／コマンド系信号を出力するアドレス／コマンド系インターフェース部と、
前記２本のチップ辺に分割され前記アドレス／コマンド系インターフェース部よりも前記２本のチップ辺が成すチップ頂点の側に配置され、前記データの入出力および前記データ入出力制御信号の出力を行う、データ系インターフェース部と、
前記分割されたデータ系インターフェース部の間に配置され前記クロック系信号を出力するクロック系インターフェース部と、
を含み、
前記各上面電極群は、
前記接続先のインターフェース部の前記クロック系インターフェース部に接続された電極群であって、当該クロック系インターフェース部の近傍に配置されたクロック系電極群と、
前記接続先のインターフェース部の前記アドレス／コマンド系インターフェース部に接続された電極群であって、前記２本の基板辺に分割して配置されたアドレス／コマンド系電極群と、
前記接続先のインターフェース部の前記データ系インターフェース部に接続された電極群であって、前記２本の基板辺に分割され前記アドレス／コマンド系電極群よりも前記２本の基板辺が成す基板頂点の側に配置された、データ系電極群と、
を含むことを特徴とする積層型半導体装置。
【請求項１１】
下側半導体集積回路と、前記下側半導体集積回路が実装された配線基板と、を含む下側半導体パッケージと、
前記下側半導体パッケージ上に積層され前記配線基板に接合されており、上側半導体集積回路を含む、上側半導体パッケージと、
前記下側半導体集積回路と前記上側半導体集積回路との間で信号を伝送するための信号線と、
を備え、
前記配線基板は、前記上側半導体パッケージが接合された基板上面と表裏の関係を成す基板下面に設けられた複数の端子を有し、
前記信号線は、
前記下側半導体集積回路と前記複数の端子のうちの第１端子とを接続する第１信号線と、
前記上側半導体集積回路と前記複数の端子のうちで前記第１端子に隣接する第２端子とを接続する第２信号線と、
を含むことを特徴とする積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型半導体装置に係り、特に複数の半導体パッケージが積層・接合された構造、いわゆるパッケージ・オン・パッケージ（Package  on  Package：ＰｏＰ）構造を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置に対する高機能化、小型化等の要請に応えうる技術として、複数の半導体チップを１つのパッケージ内に収容したシステム・イン・パッケージ（System  in  Package：ＳｉＰ）技術が知られている。また、最近では、半導体チップを内蔵したパッケージが複数個積層されたパッケージ・オン・パッケージ（ＰｏＰ）技術が開発されている。ＰｏＰは、ＳｉＰに比べて、種々のパッケージ部品を組み合わせることにより、種々の仕様の半導体装置を柔軟かつ容易に構成することができる。
【０００３】
一般に、半導体装置には検査用の端子または電極が設けられる場合があり、当該端子等を利用して出荷前や実装前の検査、不良解析等が行われる。ＳｉＰ型やＰｏＰ型の半導体装置の高機能を十分に発揮させるために、上記の検査、解析等を行うことは好ましい。
【０００４】
なお、ＳｉＰ型およびＰｏＰ型の半導体装置ではないが、検査のための構造を有した半導体装置が特許文献１，２に開示されている。
【０００５】
特許文献１は、テスト用端子にも利用可能な追加電極を有したボール・グリッド・アレイ（Ball  Grid  Array：ＢＧＡ）パッケージを開示している。具体的には、ＢＧＡを成すボール電極はパッケージの外周から一定領域（ボール配置禁止エリア）をおいた内側のボール配置エリアに格子状に配置され、追加電極は上記ボール配置禁止エリアに配置されている。追加電極はパッケージ基板の素子搭載面の裏面に露出している。
【０００６】
特許文献２は、ＢＧＡパッケージに内蔵されたメモリ素子を当該パッケージがモジュール基板（実装基板）に実装された状態で検査するためのモジュール構造を開示している。具体的には、ＢＧＡパッケージの外部電極リードを成すソルダーボール（ボール電極）は、ＢＧＡモジュールにおいてソルダーボール整列群の外側へ引き出されたパッケージ用テスト信号ラインと、接続部と、モジュール基板上に設けられた基板用テスト信号ラインとを介して、モジュール基板上のプローブパッドに接続されている。上記接続部は、上記各信号ラインに連結されたパッドと、当該両パッド間を接続する接続部材（ソルダーボールのようにボール形に製作することが望ましい）とで構成されている。
【０００７】
【特許文献１】特開２００６−２９４９７６号公報
【特許文献２】特開２００５−１０１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
半導体装置の検査・解析においては、パッケージ外部へ出力される信号（出力信号）のみならず、パッケージ内部で使用される信号（内部信号）もモニタするのが有用である。このためには内部信号をパッケージ外部へ引き出す必要があるが、信号引き出しのための配線はオープン・スタブとして作用して信号品質を低下させてしまうことがある。
【０００９】
また、ＳｉＰ型やＰｏＰ型の半導体装置は多数の端子、配線等を有するが、これらの配置形態が原因となって信号品質を低下させてしまうこともある。
【００１０】
また、検査・解析等の理由から、内部回路の一部のみに選択的に電源を供給するための構成や、半導体装置の外部で別個に生成した信号を内部回路へ入力するための構成が採用される場合があるが、これらの構成が信号品質の低下を招くこともある。
【００１１】
このように種々の要因で信号品質の低下が生じうる。
【００１２】
上記のようにＰｏＰ構造は種々の仕様に対して柔軟かつ容易に対応可能であるので、今後、需要増大が予想される。このため、ＰｏＰ構造に対する信号品質向上の要請はますます強くなると考えられる。
【００１３】
本発明は、複数の半導体パッケージが積層された積層型半導体装置（いわゆるＰｏＰ型の半導体装置）について信号品質を向上可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る一実施の形態では、積層型半導体装置は上側半導体パッケージと下側半導体パッケージとを含んでいる。下側半導体パッケージの半導体集積回路に接続された信号線は、下側半導体パッケージの配線基板上面の上面電極を介して上側半導体パッケージに接続されているとともに、上面電極から配線基板下面のランドへ引き出されている。上面電極とランドとは配線基板の周縁領域において近接配置されている。
【００１５】
また、本発明に係る他の一の実施の形態では、半導体集積回路は複数のインターフェース部を有し、各インターフェース部は半導体チップのチップ角部に設けられている。各インターフェース部に接続される上面電極は、配線基板の輪郭を成す辺のうちで当該インターフェース部に近接する２辺に沿って配置されている。
【発明の効果】
【００１６】
上記一実施の形態によれば、下側半導体パッケージと上側半導体パッケージとの間で伝送される信号（内部信号）が基板下面のランドへ引き出される。当該ランドを利用することにより、内部信号の検査等を行うことが可能である。このとき、上面電極とランドとは基板周縁側において近接配置されているので、ランドが基板中央側すなわち端子配列の内部側（内周側）に配置された構成に比べて、信号引き出し線を短くすることが可能である。このため、信号引き出し線による信号の反射を抑制して、信号品質を向上させることができる。
【００１７】
また、上記一実施の形態によれば、上側半導体パッケージと信号引き出し線とが上面電極において信号線に接続されている。このため、信号引き出し線を上面電極から離れた位置で信号線に接続した構成に比べて、信号反射の原因となりうる電気的接続箇所を減らすことができる。これにより、信号品質の向上を図ることができる。
【００１８】
上記他の一の実施の形態によれば、インターフェース部と上面電極とを接続する配線について半導体集積回路を迂回した配置を無くすことが可能である。このため、配線の短縮化によって信号品質を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
図１に本発明の実施の形態に係る積層型半導体装置５０の構造を概説する断面図を例示する。なお、図１には説明のために、積層型半導体装置５０が実装される基板（またはマザーボード）５６を一点鎖線で併記している。
【００２０】
積層型半導体装置５０は、図１の例では２つの半導体装置（または半導体パッケージ）５２，５４が積層された構造を有しており、いわゆるパッケージ・オン・パッケージ（ＰｏＰ）構造をしている。以下では説明を分かりやすくするために、実装基板５６に近い側の半導体パッケージ５４を下側パッケージ５４と呼び、当該下側パッケージ５４上に積層されており実装基板５６から遠い側の半導体パッケージ５２を上側パッケージ５２と呼ぶことにする。
【００２１】
なお、本明細書で用いる「上側」という表現は、積層型半導体装置５０において実装基板５６に実装される側を「下側」と呼ぶ場合に相対的に規定されるものである。すなわち本明細書での「上側」および「下側」という表現は、重力方向等を基準にして定められる絶対的な位置関係を意図するものではない。この点は、後出する「上面」および「下面」等の表現についても同様である。
【００２２】
上側パッケージ５２は、図１の例では、配線基板６０と、上側半導体集積回路９０と、ボンディングワイヤ９８と、封止樹脂１００と、端子（または電極）１１０とを含んでいる。
【００２３】
配線基板６０は、所定の配線構造を有した多層配線基板である。上側半導体集積回路９０は、配線基板６０の一方の主面６２（以下、基板上面６２とも呼ぶ）の中央部に実装されている。ここでは上側半導体集積回路９０が２つの半導体チップ９２ａ，９２ｂで構成され、両チップ９２ａ，９２ｂが基板上面６２上に積層されている。
【００２４】
なお、例えば、２つの半導体チップ９２ａ，９２ｂは、積層されずに、それぞれが基板上面６２上に配置されていてもよい。また、例えば２つの半導体チップ９２ａ，９２ｂの構造を１チップに集積した半導体チップを用いることも可能である。
【００２５】
ボンディングワイヤ９８はそれぞれ半導体チップ９２ａ，９２ｂの所定の端子と配線基板６０の所定の配線とを接続している。図１に示した断面位置では、半導体チップ９２ｂに接続されたボンディングワイヤ９８は図示されていないが例えば図面に垂直な断面において延在している。なお、配線基板６０上に直接配置される半導体チップ９２ａは、フリップチップ（Flip  chip：ＦＣ）接続技術によって配線基板６０の所定配線に接続してもよい。
【００２６】
封止樹脂１００は、半導体集積回路９０の半導体チップ９２ａ，９２ｂとボンディングワイヤ９８とを覆って、基板上面６２上に配置されている。
【００２７】
端子１１０は、上側パッケージ５２における外部接続端子を構成するものであり、配線基板６０の他方の主面６４、すなわち上記主面６２と表裏の関係を成す主面６４（以下、基板下面６４とも呼ぶ）に設けられている。端子１１０はそれぞれ、配線基板６０の所定の配線に接続されており、当該配線等を介して半導体集積回路９０に接続されている。ここでは、端子１１０はそれぞれ半田ボールによるボール電極（バンプ電極とも呼ばれる）で構成されている。
【００２８】
下側パッケージ５４は、図１の例では、配線基板１２０と、下側半導体集積回路１８０とを含んでいる。
【００２９】
配線基板１２０は、所定の配線構造を有した多層配線基板である。下側半導体集積回路１８０は、配線基板１２０の一方の主面１２２（以下、基板上面１２２とも呼ぶ）の中央部に実装されている。なお、基板上面１２２は配線基板１２０において上側パッケージ５２に対向する面である。
【００３０】
ここでは下側半導体集積回路１８０が１つの半導体チップ１８２で構成され、当該チップ１８２が金バンプ１８８を介して配線基板１２０の配線とフリップチップ接続されている場合を例示するが、ワイヤボンディング技術を利用することも可能である。図１の例では、半導体チップ１８２と配線基板１２０との間に絶縁樹脂等からなるアンダーフィル１８９が充填されている。なお、半導体チップ１８２全体を不図示のモールド樹脂で覆ってもよい。
【００３１】
配線基板１２０は、端子１９０と、ランド２００とを有している。
【００３２】
端子１９０は、下側パッケージ５４における外部接続端子を構成するものであり、また積層型半導体装置５０における外部接続端子を構成するものである。配線基板１２０の他方の主面１２４、すなわち上記主面１２２と表裏の関係を成す主面１２４（以下、基板下面１２４とも呼ぶ）に設けられている。端子１９０はそれぞれ配線基板１２０の所定の配線に接続されており、当該配線を介して半導体集積回路１８０等に接続されている。ここでは端子１９０はそれぞれ半田ボールによるボール電極で構成されている。
【００３３】
ランド２００は、配線基板１２０内のランドのうちで基板下面１２４の開口部に設けられたランドである。ランド２００はそれぞれ配線基板１２０の所定の配線に接続されている。ランド２００は端子（ボール電極）１９０に比べて配線基板１２０の内部側に退いた位置に在り、このためボール電極１９０が実装基板５６に接触した状態（実装された状態）であってもランド２００は実装基板５６に接触しない。
【００３４】
ここで、図２に積層型半導体装置５０の拡大断面図を例示し、配線基板６０，１２０の構造の一例を説明する。なお、図２では封止樹脂１００の図示を省略している。
【００３５】
図２に例示した配線基板６０では、絶縁層７０の一方の主面７２（または上面７２）上に配線層ＬＬ１と絶縁層８２とがこの順序で積層されており、絶縁層７０の他方の主面７４（または下面７４）上に配線層ＬＬ２と絶縁層８６とがこの順序で積層されている。配線層ＬＬ１，ＬＬ２は例えば銅等で構成され、絶縁層７０は例えばガラスエポキシ樹脂等で構成され、絶縁層８２，８６は例えばポリイミド系樹脂、エポキシ系樹脂等で構成されている。なお、絶縁層７０は、他の層ＬＬ１，８２，ＬＬ２，８６よりも厚く、コア材と呼ばれる場合がある。なお、絶縁層８２，８６はソルダーレジストである。
【００３６】
配線層ＬＬ１，ＬＬ２はそれぞれ所定の導電パターンで形成されており、当該導電パターンにより信号線、電源線等が構成される。図２に例示した部分では配線層ＬＬ１は配線８０を有し、配線層ＬＬ２は配線８４を有しており、両配線８０，８４は、絶縁層７０の両主面７２，７４間を貫通するスルーホール（またはビアホール）７６を介して電気的に接続されている。
【００３７】
配線層ＬＬ２はボール電極１１０が接続されるランドを有しており、当該ランド上において絶縁層８６は開口している。また、図２には図示されていないが、配線層ＬＬ１はワイヤボンディング実装用のランドを有しており、当該ランド上において絶縁層８２は開口している。
【００３８】
図２に例示した配線基板１２０では、絶縁層１３０の一方の主面１３２（または上面１３２）上に、配線層Ｌ３と、絶縁層１４２と、配線層Ｌ２と、絶縁層１４８と、配線層Ｌ１と、絶縁層１５６とがこの順序で積層されている。また、絶縁層１３０の他方の主面１３４（または下面１３４）上に、配線層Ｌ４と、絶縁層１６２と、配線層Ｌ５と、絶縁層１６８と、配線層Ｌ６と、絶縁層１７６とがこの順序で積層されている。
【００３９】
配線層Ｌ１〜Ｌ６は例えば銅等で構成され、絶縁層１３０は例えばガラスエポキシ樹脂等で構成され、絶縁層１４２，１４８，１５６，１６２，１６８，１７６は例えばポリイミド系樹脂、エポキシ系樹脂等で構成されている。なお、絶縁層１３０は、他の層Ｌ１〜Ｌ６，１４２，１４８，１５６，１６２，１６８，１７６よりも厚く、コア材と呼ばれる場合がある。また、絶縁層１３０と配線層Ｌ３，Ｌ４とを合わせてコア層と呼び、絶縁層１４２，１４８と配線層Ｌ２，Ｌ１とを基板上面側のビルドアップ層と呼び、絶縁層１６２，１６８と配線層Ｌ５，Ｌ６とを基板下面側のビルドアップ層と呼ぶ場合がある。なお、絶縁層１５６，１７６はソルダーレジストである。
【００４０】
なお、例えば、配線層Ｌ１は信号線やランドの形成に利用され、配線層Ｌ２は信号線の形成に利用され、配線層Ｌ３はグランド（ＧＮＤ）プレーンの形成に利用され、配線層Ｌ４は電源プレーンの形成に利用され、配線層Ｌ５は信号線や電源プレーンの形成に利用され、配線層Ｌ６は端子１９０やランド２００や電源プレーンの形成に利用される。
【００４１】
配線層Ｌ１〜Ｌ６はそれぞれ所定の導電パターンを有しており、図２に例示した部分では配線層Ｌ１〜Ｌ６は配線１５２，１４６，１４０，１６０，１６６，１７２をそれぞれ含んでいる。
【００４２】
配線層Ｌ１の配線１５２は絶縁層１４８に設けられたスルーホール１５０を介して配線層Ｌ２の配線１４６に（より具体的には当該配線１４６のランド部分に）接続されており、配線層Ｌ２の配線１４６は絶縁層１４２のスルーホール１４４を介して配線層Ｌ３の配線１４０に接続されている。また、配線層Ｌ３，Ｌ４の配線１４０，１６０はその間の絶縁層１３０のスルーホール１３６を介して接続されている。また、配線層Ｌ６の配線１７２は絶縁層１６８のスルーホール１７０を介して配線層Ｌ５の配線１６６に接続されており、配線層Ｌ５の配線１６６は絶縁層１６２のスルーホール１６４を介して配線層Ｌ４の配線１６０に接続されている。これにより、図２に例示した部分では、配線層Ｌ１の配線１５２と配線層Ｌ６の配線１７２とが電気的に接続されている。
【００４３】
配線層Ｌ１は、図２には図示されていないが、半導体チップ１８２（図１参照）のフリップチップ実装用のランドを有しており、当該ランド上において絶縁層１５６は開口している。当該ランドは例えば配線層Ｌ１の配線１５２に接続される。
【００４４】
また、図２の例において、配線層Ｌ１は配線１５２の端部に接続されたランド１５４を有しており、これによりランド１５４が配線１５２と上記のフリップチップ実装用ランドと金バンプ１８８とを介して半導体集積回路１８０（図１参照）に電気的に接続される。なお、ランド１５４と上記フリップチップ実装用ランドとの電気的接続を例えば配線層Ｌ２の配線等を経由して行うことも可能である。
【００４５】
ランド１５４上では絶縁層１５６が開口しており、当該開口部を介してランド１５４に上側パッケージ５２のボール電極１１０が接続される（接合される）。すなわち、ランド１５４はパッド電極（またはランド電極）を構成している。なお、ランド１５４は基板上面１２２（図１参照）側に設けられているので、以下、ランド１５４を上面電極１５４とも呼ぶことにする。
【００４６】
配線層Ｌ６はランド１７４を有しており、当該ランド１７４上において絶縁層１７６は開口している。ランド１７４には、ボール電極１９０が接合されたものと、ボール電極１９０が設けられずに上記のランド２００を構成するものとがある。ボール電極を有さないランド２００は、図２に示すように、配線１７２の端部に接続されており、これにより配線層Ｌ６〜Ｌ１の配線１７２，１６６，１６０，１４０，１４６，１５２を介して上面電極１５４に電気的に接続されている。
【００４７】
なお、配線基板６０，１２０の配線層の数は上記例示に限定されるものではない。
【００４８】
ここで、図３に下側パッケージ５４を基板上面１２２の側から見た模式的な平面図を例示する。ここでは配線基板１２０および半導体チップ１８２がともに平面視上、略正方形の場合を例示するが、かかる形状に限定されるものではない。
【００４９】
図３の例示では、半導体チップ１８２は、基板上面１２２の中央部に配置されており、半導体チップ１８２の輪郭を成す辺（以下、チップ辺と呼ぶ）１８４を配線基板１２０の輪郭を成す辺（以下、基板辺と呼ぶ）１２６に略平行にした状態で配置されている。
【００５０】
また、基板上面１２２上において複数の上面電極１５４が、半導体集積回路１８０の外側に、より具体的には配線基板１２０の周縁領域に配置され、２列を成して半導体集積回路１８０の全周回を囲んでいる。また、当該２列の各列は基板辺１２６に沿って延在している。換言すれば、これらの上面電極１５４は、半導体集積回路１８０のために中央部を中空にしたランド・グリッド・アレイ（Land  Grid  Array：ＬＧＡ）態様で配置されている。なお、上面電極１５４の配列は上記の２列に限定されるものではない。
【００５１】
ここで、上面電極１５４は上記のように上側パッケージ５２（図１参照）の端子１１０と接続されるので、図３における上面電極１５４の配置は、上側パッケージ５２を配線基板６０の基板上面６２（図１参照）の側から見た（透視した）場合の端子１１０の配置態様として把握することも可能である。
【００５２】
なお、４つの基板辺１２６を区別する場合には符号１２６ａ，１２６ｂ，１２６ｃ，１２６ｄを用い、これらの基板辺１２６ａ，１２６ｂ，１２６ｃ，１２６ｄは図３等の上面図において反時計回りにこの順序で連続している（隣接している）とする。同様に、４つのチップ辺１８４を区別する場合には符号１８４ａ，１８４ｂ，１８４ｃ，１８４ｄを用いる。このとき、チップ辺１８４ａ，１８４ｂ，１８４ｃ，１８４ｄは基板辺１２６ａ，１２６ｂ，１２６ｃ，１２６ｄにそれぞれ近接しているものとする。
【００５３】
このとき、連続した基板辺１２６ａ，１２６ｂの交差点として配線基板１２０の頂点（以下、基板頂点と呼ぶ）１２８ａｂが構成され、同様に、基板辺１２６ｂ，１２６ｃの交差によって基板頂点１２８ｂｃが構成され、基板辺１２６ｃ，１２６ｄによって基板頂点１２８ｃｄが構成され、基板辺１２６ｄ，１２６ａによって基板頂点１２８ｄａが構成されている。なお、各基板頂点１２８ａｂ，１２８ｂｃ，１２８ｃｄ，１２８ｄａを区別しない場合は符号１２８を用いることにする。
【００５４】
同様に、チップ辺１８４ａ，１８４ｂの交差によって半導体チップ１８２の頂点（以下、チップ頂点と呼ぶ）１８６ａｂが構成され、チップ辺１８４ｂ，１８４ｃによってチップ頂点１８６ｂｃが構成され、チップ辺１８４ｃ，１８４ｄによってチップ頂点１８６ｃｄが構成され、チップ辺１８４ｄ，１８４ａによってチップ頂点１８６ｄａが構成されている。なお、各チップ頂点１８６ａｂ，１８６ｂｃ，１８６ｃｄ，１８６ｄａを区別しない場合は符号１８６を用いることにする。
【００５５】
図４に、配線基板１２０の基板下面１２４側の構成を基板上面１２２の側から透視した模式的な平面図を示す。なお、図４では、説明を分かりやすくするために、ボール電極１９０を白抜きの円形で示し、ランド２００を黒塗りの円形で示し、また、半導体チップ１８２を一点鎖線で併記している。
【００５６】
図４の例では、複数のボール電極１９０が、直交する２本の基板辺１２６それぞれに平行を成したボール・グリッド・アレイ（ＢＧＡ)態様で配置されており、ボール・グリッド・アレイの中央部は中空になっている。ボール電極１９０が配置されていない中空領域は半導体チップ１８２の中央部に対応し、ボール電極１９０（またはボール電極１９０の群）の配置範囲は各チップ辺１８４（図３参照）の位置を跨いで半導体チップ１８２の内側および外側に広がっている。すなわち、これら複数のボール電極１９０の配置範囲は半導体チップ１８２の外形寸法よりも広い。ボール電極１９０の配列は各基板辺１２６付近まで広がっている。
【００５７】
ボール電極１９０の配列の最外周よりも外側に、より具体的には配線基板１２０の周縁領域に、ランド２００が配置されている。図４の例では、１列のランド２００が、基板辺１２６に沿って、ボール電極１９０群の全周回を囲んでいる。なお、各ランド２００はボール電極１９０によるＢＧＡ配列の延長上に整列しており、このためボール電極１９０によるＢＧＡ配列をランド２００によるＬＧＡ配列が囲んだグリッド・アレイ（格子点状配列）になっている。
【００５８】
配線基板１２０の下面１２４に設けられたボール電極１９０およびランド２００の総数（７２５個）は、上面電極（ランド）１５４の数、すなわち上側半導体パッケージ５２のボール電極１１０の数（１６０個）より多い。また、複数のボール電極１９０の配列ピッチ（基板辺１２６に沿った縦方向および横方向にそれぞれ隣接する２つのボール電極１９０の中心どうしの間隔）は、上側半導体パッケージ５２の複数のボール電極１１０の配列ピッチよりも小さい。例えばボール電極１９０のピッチは約０．５ｍｍ、ボール電極１１０のピッチは約０．６５ｍｍである。
【００５９】
ランド２００は、図１〜図４から分かるように、配線基板１２０の厚さ方向において上面電極１５４と近接している。図示の例では、ランド２００の配列領域と上面電極１５４の配列領域（ここでは２列分の配列領域）とが基板厚さ方向において対向することによって、上記の近接配置が実現されている。
【００６０】
ここで、本実施の形態では、上側パッケージ５２の半導体チップ９２ａ，９２ｂとしてメモリチップ、より具体的にはＭｏｂｉｌｅ  ＤＤＲ−ＳＤＲＡＭ（Double  Data  Rate−Synchronous  Dynamic  Random  Access  Memory）を例示する。なお、ＤＤＲ−ＳＤＲＡＭの国際標準として例えばＪＥＤＥＣ標準（JEDEC  STANDARD）が知られており、これによれば端子配列、端子機能、動作モード等についての規格が標準化されている。
【００６１】
また、下側パッケージ５４の半導体チップ１８２、すなわち半導体集積回路１８０として、上記２つのＤＤＲ−ＳＤＲＡＭを制御する機能を有したロジックチップ（換言すればマイクロコンピュータ）を例示する。当該マイクロコンピュータは例えばＳＯＣ（System  On  Chip）として構成可能である。
【００６２】
なお、以下の説明では、半導体チップ９２ａ，９２ｂをＳＤＲＡＭ９２ａ，９２ｂとも呼び、半導体チップ１８２（換言すれば半導体装置１８０）をＳＯＣ１８２とも呼ぶことにする。
【００６３】
図５に、かかる例示における積層型半導体装置５０を概説するブロック図を示す。図５に例示するように、ＳＯＣ１８２は、コア回路部３００と、当該コア回路部３００に接続されたインターフェース（Ｉ／Ｆ）部３０５およびメモリＩ／Ｆ部３１０ａ，３１０ｂとを含んでいる。また、ＳＤＲＡＭ９２ａは、Ｉ／Ｆ部３８０と、当該Ｉ／Ｆ部３８０に接続されたメモリセル部（制御部を有する）３９０とを含んでいる。
【００６４】
ＳＯＣ１８２のコア回路部３００は、例えば、中央演算処理装置（ＣＰＵ）、当該中央処理装置が実行するプログラムを格納し作業領域を提供するメモリ、メモリＩ／Ｆ部３１０ａ，３１０ｂを制御するメモリ・コントローラ等を有しており、これにより種々の演算、処理、制御等を行う。ここでは２つのメモリＩ／Ｆ部３１０ａ，３１０ｂに対して１つのコア回路部３００が設けられた構成を例示するが、各Ｉ／Ｆ部３１０ａ，３１０ｂごとにコア回路部３００を設けることも可能である。Ｉ／Ｆ部３０５は、コア回路部３００が外部デバイスとの間でデータ等の信号の送受信を行うＩ／Ｆであり、コア回路部３００と端子１９０とに接続されている。
【００６５】
ＳＯＣ１８２のメモリＩ／Ｆ部３１０ａは、配線３５０を介してＳＤＲＡＭ９２ａのＩ／Ｆ部３８０に接続されている。ＳＯＣ１８２とＳＤＲＡＭ９２ａを接続している配線３５０は、その途中で分岐しており、分岐した配線３５８は端子１９０またはランド２００に接続されている。
【００６６】
ここでは、配線３５０，３５８は信号伝達用の配線すなわち信号線とし、信号線３５０から端子１９０またはランド２００へ引き出された信号線３５８を信号引き出し線と呼ぶことにする。また、信号線３５０において、ＳＯＣ１８２から信号線３５０，３５８の接続点（または分岐点）３５４までの部分を信号線３５２と呼び、接続点３５４からＳＤＲＡＭ９２ａまでの部分を信号線３５６と呼ぶことにする。
【００６７】
このとき、図５に加えて図１および図２も参照すると、信号線３５２は金バンプ１８８と配線基板１２０の配線１５２とを含んで構成される経路（配線経路、導電経路）が対応し、信号線３５６はボール電極１１０と配線基板６０の配線８０，８４とボンディングワイヤ９８とを含んで構成される経路に対応し、信号引き出し線３５８は配線基板１２０の配線１５２，１４６，１４０，１６０，１６６，１７２によって構成される経路に対応する。また、配線接続点３５４は配線基板１２０の上面電極１５４が対応する。
【００６８】
他方、もう一つのＳＤＲＡＭ９２ｂは、図５では図示を省略しているが、ＳＤＲＡＭ９２ａと同様の構成を有している。また、ＳＤＲＡＭ９２ｂは、ＳＤＲＡＭ９２ａについての上記形態と同様に、ＳＯＣ１８２のＩ／Ｆ部３１０ｂに接続されているとともに、端子１９０またはランド２００に接続されている。
【００６９】
また、図５に例示するように、半導体装置５０には、低電位側電源電圧としてのグランド電圧ＶＳＳと、高電位側電源電圧としての電源電圧ＶＣＣＱａ，ＶＣＣＱｂ，ＶＣＣＭａ，ＶＣＣＭｂ，ＶＣＣ，ＶＣＣＱｃとがそれぞれ端子１９０を介して供給される。なお、電圧ＶＣＣＱａ，ＶＣＣＱｂ，ＶＣＣＭａ，ＶＣＣＭｂ，ＶＣＣ，ＶＣＣＱｃは、それぞれ電圧供給先回路のいわゆるＶＤＤ電圧に対応し、半導体装置５０内ではそれぞれ電気的に分離された配線で供給される。
【００７０】
具体的には、ＳＯＣ１８２とＳＤＲＡＭ９２ａ，９２ｂにはグランド線を成す配線を介してグランド電圧ＶＳＳが供給される。
【００７１】
また、ＳＯＣ１８２において、Ｉ／Ｆ部３１０ａには電源線を成す配線を介して電源電圧ＶＣＣＱａが供給され、同様に、Ｉ／Ｆ部３１０ｂには電源電圧ＶＣＣＱｂが供給され、コア回路部３００には電源電圧ＶＣＣが供給され、Ｉ／Ｆ部３０５には電源電圧ＶＣＣＱｃが供給される。
【００７２】
また、ＳＤＲＡＭ９２ａにおいて、Ｉ／Ｆ部３８０およびメモリセル部３９０に電源電圧ＶＣＣＭａが供給される。なお、Ｉ／Ｆ部３８０とメモリセル部３９０との電源線はパッケージ内部において、例えば配線基板６０において接続されており、当該共通化された電源線にパッケージ外部から電源電圧ＶＣＣＭａが印加される。同様に、ＳＤＲＡＭ９２ｂには電源電圧ＶＣＣＭｂが供給される。
【００７３】
この電源供給構成によれば、上記のように電源電圧ＶＣＣＱａ，ＶＣＣＱｂ，ＶＣＣＭａ，ＶＣＣＭｂ，ＶＣＣ，ＶＣＣＱｃ用にそれぞれ端子１９０が設けられているので、ＳＯＣ１８２のコア回路部３００およびＩ／Ｆ部３０５，３１０ａ，３１０ｂならびにＳＤＲＡＭ９２ａ，９２ｂのＩ／Ｆ部３８０にそれぞれ独立に電源電圧を供給可能である。
【００７４】
なお、電圧ＶＣＣＱａ，ＶＣＣＱｂ，ＶＣＣＭａ，ＶＣＣＭｂの電圧値は同じ（例えば１．８Ｖ）であり、電圧ＶＣＣの電圧値は電圧ＶＣＣＱａ，ＶＣＣＱｂ，ＶＣＣＭａ，ＶＣＣＭｂよりも低く（例えば１．０Ｖ〜１．２Ｖ）、電圧ＶＣＣＱｃの電圧値は電圧ＶＣＣおよび／または電圧ＶＣＣＱａ，ＶＣＣＱｂ，ＶＣＣＭａ，ＶＣＣＭｂとは異なる（高い場合、低い場合のいずれの場合もある）。
【００７５】
図６に下側パッケージ５４の各端子１９０および各ランド２００の機能割り当てを例示する平面図を示し、図７に下側パッケージ５４の各上面電極１５４の機能割り当てを例示する平面図を示す。図６および図７では各端子等を四角形の升目で模式的に表し、図６ではランド２００を太枠の升目（最外周の全グリッドと最内周のグリッドＹ−１０〜Ｙ−１３とを参照）で表している。なお、図面における升目の接触は、隣接する端子等の電気的接続を意味するものではない。なお、各升目の位置を分かりやすくするために図面外周に便宜的に数字およびアルファベットを記している。
【００７６】
図６および図７では上記升目中の各種記号によって、割り当てられた機能、換言すれば信号等の種別を表している。また、黒塗りの各種記号はＳＤＲＡＭ９２ａ用の信号等であることを表し、白抜きの各種記号ＳＤＲＡＭ９２ｂ用の信号等であることを表している。
【００７７】
各ＳＤＲＡＭ９２ａ，９２ｂにおいて、ＳＯＣ１８２との間でのデータの入出力、すなわちデータの書き込みおよび読み出しは、クロック系信号とアドレス／コマンド系信号とデータ入出力制御信号とに従って行われる。このとき、ＳＯＣ１８２（図５参照）においてデータの入出力はＩ／Ｆ部３１０ａ，３１０ｂ（図５参照）を介して行われ、また、クロック系信号とアドレス／コマンド系信号とデータ入出力制御信号はＳＯＣ１８２（図５参照）で生成されＩ／Ｆ部３１０ａ，３１０ｂ（図５参照）から出力される。
【００７８】
これらのクロック系信号とアドレス／コマンド系信号とデータ入出力制御信号とデータ（データ信号）とは、信号線３５０を介してＳＯＣ１８２とＳＤＲＡＭ９２ａ，９２ｂとの間で伝達される内部信号である。なお、データ入出力制御信号とデータ信号との総称をデータ系信号と呼ぶことにする。
【００７９】
クロック系信号には、ここでは、差動のクロック信号（ＣＫ，ＣＫ＃）が含まれる。なお、”＃”の付されている信号はローアクティブの信号であることを示し、かかる表記方法は以下においても用いることにする。図６および図７ではクロック系信号を丸記号で示しており、図６および図７の各図において黒塗り丸記号（ＳＤＲＡＭ９２ａ用）と白抜きの丸記号（ＳＤＲＡＭ９２ｂ用）とはそれぞれ２個（ＣＫとＣＫ＃）ずつ図示されている。
【００８０】
アドレス／コマンド系信号はアドレス系信号とコマンド系信号とを含む。ここでは、前者のアドレス系信号にはアドレス信号（Ａ）、バンクアドレス信号（ＢＡ）等が含まれ、後者のコマンド系信号にはロウアドレスストローブ信号（ＲＡＳ＃）、カラムアドレスストローブ信号（ＣＡＳ＃）、ライトイネーブル信号（ＷＥ＃）、クロックイネーブル信号（ＣＫＥ）、チップ選択信号（ＣＳ＃）等が含まれる。図６および図７ではアドレス／コマンド系信号を四角形記号で示しており、図６および図７の各図において黒塗りの四角形記号（ＳＤＲＡＭ９２ａ用）と白抜きの四角形記号（ＳＤＲＡＭ９２ｂ用）とはそれぞれ１６個（アドレス信号：Ａ０〜Ａ１３、バンクアドレス信号：ＢＡ０〜ＢＡ１、ロウアドレスストローブ信号：ＲＡＳ＃、カラムアドレスストローブ信号：ＣＡＳ＃、ライトイネーブル信号：ＷＥ＃、クロックイネーブル信号：ＣＫＥＡ，ＣＫＥＢ、チップ選択信号：ＣＳＡ，ＣＳＢ）ずつ図示されている。
【００８１】
データ入出力制御信号には、ここでは、データストローブ信号（ＤＱＳ，ＤＱＳ＃）、データマスク信号（ＤＭ）等が含まれる。図６および図７ではデータ入出力制御信号とデータ信号（ＤＱ）とを総称したデータ系信号を三角形記号で示しており、図６および図７の各図において黒塗りの三角形記号（ＳＤＲＡＭ９２ａ用）と白抜きの三角形記号（ＳＤＲＡＭ９２ｂ用）とはそれぞれ４０個（データ信号：ＤＱ０〜ＤＱ３１、データストローブ信号：ＤＱＳ０〜ＤＱＳ３、データマスク信号：ＤＭ０〜ＤＭ３）ずつ図示されている。
【００８２】
図６および図７において菱形記号はＳＯＣ１８２の上記電源電圧ＶＣＣＱａ，ＶＣＣＱｂ（図５参照）が割り当てられていることを示し、図６において黒塗りの菱形記号（ＳＤＲＡＭ９２ａ用）と白抜きの菱形記号（ＳＤＲＡＭ９２ｂ用）とはそれぞれ１２個ずつ図示されている。また、図６および図７において星形記号はＳＤＲＡＭ９２ａ，９２ｂの上記電源電圧ＶＣＣＭａ，ＶＣＣＭｂ（図５参照）を示し、図６および図７の各図において黒塗りの星形記号（ＳＤＲＡＭ９２ａ用）と白抜きの星形記号（ＳＤＲＡＭ９２ｂ用）とはそれぞれ８個ずつ図示されている。また、図６および図７においてアスタリスク記号はグランド電圧ＶＳＳ（図５参照）を表している。
【００８３】
なお、図６において記号を付していない端子１９０は、外部デバイスとＳＯＣ１８２との間でやりとりされる信号の端子、ＳＯＣ１８２のコア回路部３００の電源電圧、その他のＩＦ部３０５の電源電圧の端子である。
【００８４】
図６に例示するように、三角形記号で示したデータ系信号と、四角形記号で示したアドレス／コマンド系信号の一部とは、ランド２００へ引き出される。すなわち、これらの信号の経路のそれぞれに対して信号引き出し線３５８が設けられている。ランド２００へ引き出されるアドレス／コマンド系信号として、アドレス信号、バンクアドレス信号、ロウアドレスストローブ信号、カラムアドレスストローブ信号が例示される。他方、端子１９０に接続されるアドレス／コマンド系信号（図６のグリッドＣ−２６〜Ｆ−２６，Ｄ−２５，ＡＥ−８，ＡＥ−７，ＡＤ−６〜ＡＤ−４参照）として、コマンド系信号のうちのクロックイネーブル信号、チップ選択信号およびライトイネーブル信号が例示される。また、図６の例によれば、丸記号で示したクロック系信号は端子１９０に割り当てられている。
【００８５】
クロックイネーブル信号、チップ選択信号、ライトイネーブル信号およびクロック系信号が接続される端子１９０（ボール電極１９０）は実装基板５６（図１参照）のランドに接合されるが、当該ランドは実装基板５６中の配線には接続されておらずフローティング状態にある。なお、クロックイネーブル信号、チップ選択信号、ライトイネーブル信号およびクロック系信号に接続されるボール電極１９０のうちの少なくとも一部を、ランド２００に替えることも可能である。この場合、複数のランド２００がボール電極１９０の配列中にも設けられることになる。
【００８６】
上記の例では、最外周のランド２００には個数に限りがあるため、一部の信号をボール電極１９０へ引き出している。換言すれば、最外周のランド２００の個数がデータ系信号とアドレス／コマンド系信号との総数以上であれば、データ系信号とアドレス／コマンド系信号との全てをランド２００へ引き出すことが可能である。なお、上記例示のように最外周のランド２００の個数がデータ系信号とアドレス／コマンド系信号との総数よりも少ない場合、ランド２００に割り当てる優先度はデータ系信号を最も高く設定し、次いでアドレス系信号を２番目に高く設定し、コマンド系信号を３番目に設定するのが好ましい。かかる優先度付けによれば後述の検査、解析等において有用度の高い信号をランド２００でモニタすることが可能になる。
【００８７】
また、図６の例によれば、電源電圧ＶＣＣＱａ，ＶＣＣＱｂ，ＶＣＣＭａ，ＶＣＣＭｂ，ＶＳＳは端子１９０に割り当てられている。
【００８８】
上記構成によれば、信号線３５０を介してＳＯＣ１８２とＳＤＲＡＭ９２ａ，９２ｂとの間で伝達される内部信号を、信号引き出し線３５８によってランド２００へ、すなわちパッケージ外部へ引き出すことができる。これにより、ランド２００へ引き出された信号をモニタして半導体装置５０の検査、解析等を行うことができる。この観点においてランド２００を信号モニタ用端子（または電極）と呼んでもよい。なお、各電極１９０，２００を下面電極と呼ぶとき、上記例示の構成は複数の下面電極の配列において最外周の下面電極２００がランドで構成されていると表現できる。
【００８９】
さらに、上面電極１５４とランド２００とは基板周縁において近接配置されているので、ランド２００が基板中央側すなわち端子１９０の配列の内部側（内周側）に配置された構成に比べて、信号引き出し線３５８を短くすることが可能である。このため、信号引き出し線３５８による信号の反射を抑制して、信号品質を向上させることができる。
【００９０】
また、上記構成によれば、上側パッケージ５２の端子１１０と信号引き出し線３５８とが上面電極１５４において配線基板１２０の信号線３５２に接続されている。このため、信号引き出し線３５８を上面電極１５４から離れた位置で信号線３５２に接続した構成に比べて、信号反射の原因となりうる電気的接続箇所を減らすことができる。これにより、信号品質の向上を図ることができる。
【００９１】
また、一般に信号の反射は信号周波数が高くなるほど大きくなるが、当該半導体装置５０によれば上記反射抑制効果に伴って信号の高速化を図ることができる。
【００９２】
また、ランド２００は端子１９０の配列の外側に配置されているので、上面電極１５４から信号引き出し線３５８を介してランド２００へ至る配線構造が他の配線構造と錯綜するのを防止することができる。このため、配線基板１２０の配線構造を全体としてシンプルにすることができる。その結果、配線基板１２０の面積や配線層を削減して半導体装置５０の小型化を図ることができる。
【００９３】
また、上記構成によれば、上面電極１５４に電解めっきを施す場合、ランド２００を利用することにより、めっき線の配線が容易になる。すなわち、上面電極１５４が在る配線層Ｌ１は半導体チップ１８２に繋がる配線等により配線密度が高いので、当該配線層Ｌ１にめっき線を配置するのは難しい場合がある。また、ランド２００が端子１９０の配列の内部側に配置された構成の場合、端子１９０等を避けてめっき線を配置しなければならないし、基板辺１２６までの距離が長くなってしまう。これに対し、上面電極１５４に電気的に接続されたランド２００が端子１９０よりも外側に配置された上記構成によれば、配線基板１２０中の配線等を容易に回避してランド２００から基板辺１２６へめっき線を引き出すことができる。
【００９４】
なお、ランド２００を利用した検査等の終了後、半導体装置５０を実装基板５６（図１参照）へ実装する前に、ランド２００上の開口を塞いでもよい。かかる開口部の閉塞は、例えばランド２００上に絶縁性樹脂を塗布することにより、または、例えば絶縁性シートを貼付することにより、行うことが可能である。このように絶縁性部材でランド２００を被覆することにより、例えば異物等を介してランド２００と実装基板５６の配線等とがショートするのを防止することができる。
【００９５】
また、ランド２００上に半田ボールによるボール電極を設けてボール電極１９０（端子１９０）と同様の構造としてもよい。この場合、ランド２００上のボール電極は実装基板５６（図１参照）のランドに接合されるが、当該ランドは実装基板５６中の配線には接続されずフローティング状態にされる。
【００９６】
ここで、図７に例示した上面電極１５４の配置について、図８も用いてさらに説明する。図８は図３に対応する平面図であるが、各上面電極１５４を図７で用いた記号で示している（電極１５４が各記号の形状に形成されているわけではない）。図８ではクロック系信号とデータ系信号とアドレス／コマンド系信号が割り当てられた電極１５４を抽出して図示している。
【００９７】
図８に例示されるように、ＳＯＣ１８２のメモリＩ／Ｆ部３１０ａは、チップ頂点１８６ａｂ付近の角部（以下、チップ角部と呼ぶ）に設けられており、当該チップ角部を構成するチップ辺１８４ａ，１８４ｂに渡っている。もう一つのメモリＩ／Ｆ部３１０ｂは、上記チップ頂点１８６ａｂの対角位置に在るチップ頂点１８６ｃｄ付近のチップ角部に設けられており、当該チップ角部を構成するチップ辺１８４ｃ，１８４ｄに渡っている。
【００９８】
Ｉ／Ｆ部３１０ａは、当該Ｉ／Ｆ部３１０ａに近接する基板辺１２６ａ，１２６ｂ、換言すればＩ／Ｆ部３１０ａが設けられているチップ辺１８４ａ，１８４ｂに近接する基板辺１２６ａ，１２６ｂに沿って配置された上面電極１５４（黒塗りの記号で図示される）に接続されている。なお、Ｉ／Ｆ部３１０ａに接続されている上面電極１５４をまとめて上面電極群４１０ａと呼ぶことにする。同様に、もう一つのＩ／Ｆ部３１０ｂは、当該Ｉ／Ｆ部３１０ｂに近接する基板辺１２６ａ，１２６ｂに沿って配置された上面電極１５４（白抜きの記号で図示されており、まとめて上面電極群４１０ｂと呼ぶことにする）に接続されている。
【００９９】
なお、図８では、図面の煩雑化を避けるため、Ｉ／Ｆ部３１０ａ，３１０ｂと各上面電極１５４とを接続する配線３５２（図５参照）は矢印で模式的に図示している。
【０１００】
ここで、仮にチップ辺１８４ｂのみにＩ／Ｆ部３１０ａを集約した場合では、電極群４１０ａは基板辺１２６ｂだけでなく基板辺１２６ａ，１２６ｃにも及ぶことになる。この場合、Ｉ／Ｆ部３１０ａと基板辺１２６ａ，１２６ｃの電極１５４とを結線するには半導体チップ１８２を迂回して、具体的にはチップ頂点１８６ａｂ，１８６ｂｃの外側を曲がって通過する配線形態にしなければならない。
【０１０１】
これに対し、Ｉ／Ｆ部３１０ａ，３１０ｂおよび電極群４１０ａ，４１０ｂについて図８に例示した上記配置によれば、Ｉ／Ｆ部３１０ａ，３１０ｂと電極群４１０ａ，４１０ｂとを接続する配線を、半導体チップ１８２（半導体集積回路１８０）を迂回させずに配線することが可能である。このため、配線の短縮化によって信号品質を向上させることができる。
【０１０２】
図９に図８をより詳述した図を示す。
【０１０３】
図９の例では、ＳＯＣ１８２のＩ／Ｆ部３１０ａは、クロック系信号を出力するクロック系Ｉ／Ｆ部３１１ａと、データ系信号の入出力を行うデータ系Ｉ／Ｆ部（２つのＩ／Ｆ部３１３ａ，３１４ａに分割されている）と、アドレス／コマンド系信号を出力するアドレス／コマンド系Ｉ／Ｆ部（２つのＩ／Ｆ部３１５ａ，３１６ａに分割されている）とを含んでいる。
【０１０４】
データ系Ｉ／Ｆ部３１３ａと、アドレス／コマンド系Ｉ／Ｆ部３１５ａとはチップ辺１８４ａに設けられており、データ系Ｉ／Ｆ部３１３ａの方がアドレス／コマンド系Ｉ／Ｆ部３１５ａよりもチップ頂点１８６ａｂに近い側に位置している。また、クロック系Ｉ／Ｆ部３１１ａと、データ系Ｉ／Ｆ部３１４ａと、アドレス／コマンド系Ｉ／Ｆ部３１６ａとはチップ辺１８４ｂに設けられている。クロック系Ｉ／Ｆ部３１１ａはＩ／Ｆ部３１４ａ，３１６ａよりもチップ頂点１８６ａｂに近い側に位置し、また、データ系Ｉ／Ｆ部３１４ａの方がアドレス／コマンド系Ｉ／Ｆ部３１６ａよりもチップ頂点１８６ａｂに近い側に位置している。このとき、クロック系Ｉ／Ｆ部３１１ａは、連続するチップ辺１８４ａ，１８４ｂにおいて、データ系Ｉ／Ｆ部３１３ａ，３１４ａの間に配置されている。
【０１０５】
Ｉ／Ｆ部３１０ａの接続先である上面電極群４１０ａは、クロック系Ｉ／Ｆ部３１１ａに接続されるクロック系電極群４１１ａと、データ系Ｉ／Ｆ部３１３ａ，３１４ａに接続されるデータ系電極群（２つの電極群４１３ａ，４１４ａに分割されている）と、アドレス／コマンド系Ｉ／Ｆ部３１５ａ，３１６ａに接続されるアドレス／コマンド系電極群４１５ａ，４１６ａとを含んでいる。なお、各電極群４１１ａ，４１３ａ〜４１６ａに属する上面電極１５４は以下に説明する所定部位に集約されている。
【０１０６】
クロック系電極群４１１ａは、クロック系Ｉ／Ｆ部３１１ａの近傍に配置されており、図９の例では接続先のクロック系Ｉ／Ｆ部３１１ａが配置されたチップ辺１８４ｂに対向する基板辺１２６ｂに設けられている。データ系電極群４１３ａは基板辺１２６ａに設けられ、データ系電極群４１４ａは基板頂点１２８ａｂ付近から基板辺１２６ｂに設けられている。アドレス／コマンド系電極群４１５ａ，４１６ａは基板辺１２６ａ，１２６ｂにそれぞれ設けられている。このとき、データ系電極群４１３ａ，４１４ａの方がアドレス／コマンド系電極群４１５ａ，４１６ａよりも基板頂点１２８ａｂに近い側に位置している。
【０１０７】
他方、ＳＯＣ１８２のＩ／Ｆ部３１０ｂは、クロック系Ｉ／Ｆ部３１１ｂと、データ系Ｉ／Ｆ部（２つのＩ／Ｆ部３１３ｂ，３１４ｂに分割されている）と、アドレス／コマンド系Ｉ／Ｆ部（２つのＩ／Ｆ部３１５ｂ，３１６ｂに分割されている）とを含んでいる。
【０１０８】
クロック系Ｉ／Ｆ部３１１ｂと、データ系Ｉ／Ｆ部３１３ｂと、アドレス／コマンド系Ｉ／Ｆ部３１５ｂとはチップ辺１８４ｃに設けられている。クロック系Ｉ／Ｆ部３１１ｂはＩ／Ｆ部３１３ｂ，３１５ｂよりもチップ頂点１８６ｃｄに近い側に位置し、また、データ系Ｉ／Ｆ部３１３ｂの方がアドレス／コマンド系Ｉ／Ｆ部３１５ｂよりもチップ頂点１８６ｃｄに近い側に位置している。また、データ系Ｉ／Ｆ部３１４ｂと、アドレス／コマンド系Ｉ／Ｆ部３１６ｂとはチップ辺１８４ｄに設けられており、データ系Ｉ／Ｆ部３１４ｂの方がアドレス／コマンド系Ｉ／Ｆ部３１６ｂよりもチップ頂点１８６ｃｄに近い側に位置している。このとき、クロック系Ｉ／Ｆ部３１１ｂは、連続するチップ辺１８４ｃ，１８４ｄにおいて、データ系Ｉ／Ｆ部３１３ｂ，３１４ｂの間に配置されている。
【０１０９】
Ｉ／Ｆ部３１０ｂの接続先である上面電極群４１０ｂは、クロック系Ｉ／Ｆ部３１１ｂに接続されるクロック系電極群４１１ｂと、データ系Ｉ／Ｆ部３１３ｂ，３１４ｂに接続されるデータ系電極群（２つの電極群４１３ｂ，４１４ｂに分割されている）と、アドレス／コマンド系Ｉ／Ｆ部３１５ｂ，３１６ｂに接続されるアドレス／コマンド系電極群４１５ｂ，４１６ｂとを含んでいる。
【０１１０】
クロック系電極群４１１ｂは、クロック系Ｉ／Ｆ部３１１ｂの近傍に配置されており、図９の例では接続先のクロック系Ｉ／Ｆ部３１１ｂが配置されたチップ辺１８４ｃに対向する基板辺１２６ｃに設けられている。データ系電極群４１３ｂ，４１４ｂは基板辺１２６ｃ，１２６ｄにそれぞれ設けられ、アドレス／コマンド系電極群４１５ｂ，４１６ｂは基板辺１２６ｃ，１２６ｄにそれぞれ設けられている。このとき、データ系電極群４１３ｂ，４１４ｂの方がアドレス／コマンド系電極群４１５ｂ，４１６ｂよりも基板頂点１２８ｃｄに近い側に位置している。
【０１１１】
なお、図９では、図面の煩雑化を避けるため、Ｉ／Ｆ部３１１ａ，３１３ａ〜３１６ａ，３１１ｂ，３１３ｂ〜３１６ｂと各上面電極１５４とを接続する配線３５２（図５参照）を矢印で模式的に図示している。
【０１１２】
ここで、半導体チップ１８２におけるＩ／Ｆ部３１１ａ，３１３ａ〜３１６ａのパッド（図示せず）よりも上面電極１５４の方が大きいので、Ｉ／Ｆ部３１１ａ，３１３ａ〜３１６ａはチップ頂点１８６ａｂ付近の角部に集約されているのに対し、対応する電極群４１１ａ，４１３ａ〜４１６ａは基板辺１２６ａ，１２６ｂに広がっている。
【０１１３】
このため、上記構成によれば、アドレス／コマンド系Ｉ／Ｆ部３１５ａ，３１６ａとアドレス／コマンド系電極群４１５ａ，４１６ａとを接続する配線（アドレス／コマンド系配線）よりも、データ系Ｉ／Ｆ部３１３ａ，３１４ａとデータ系電極群４１３ａ，４１４ａとを接続する配線（データ系配線）を短くすることが可能である。
【０１１４】
一般にＤＤＲ―ＳＤＲＡＭにおいては、データ系信号はクロック信号の立上がりおよび立下りに同期して伝送されるのに対し、アドレス／コマンド系信号はクロック信号の立ち上がり（または立下り）のみに同期して伝送されるので、アドレス／コマンド系信号よりもデータ系信号の方が信号速度は速い（すなわち信号レベルの遷移周期単位が短い、換言すれば動作周波数が高い）。このため、上記構成によれば、高速信号を伝達する配線を短縮化して、信号品質を向上させることができる。なお、一般にデータ系信号とクロック系信号との信号速度は同程度である。
【０１１５】
また、上記構成によれば、クロック系Ｉ／Ｆ部３１１ａは近接配置されたクロック系電極群４１１ａに接続されているので、クロック系Ｉ／Ｆ部３１１ａとクロック系電極群４１１ａとを接続する配線（クロック系配線）をアドレス／コマンド系配線およびデータ系配線よりも短くすることが可能である。
【０１１６】
一般にＳＤＲＡＭ等では、アドレス／コマンド系信号はクロック系信号のタイミングに基づいて出力され、また、データストローブ信号はクロック系信号に基づき生成される。このため、クロック系信号はアドレス／コマンド系信号およびデータ系信号よりも動作上基幹的な役割が高い。このため、上記構成によれば、基幹的な役割の高い信号を伝達する配線を短縮化して、信号品質を向上させることができる。
【０１１７】
かかる信号品質の向上は、Ｉ／Ｆ部３１１ｂ，３１３ｂ〜３１６ｂと電極群４１１ｂ，４１３ｂ〜４１６ｂとの上記配置形態によっても得られる。
【０１１８】
また、配線の短縮化に伴って配線長差が小さくなる（配線長が揃う）ので、信号遅延差すなわち信号タイミング差が小さくなり、信号品質を均質化することができる。その結果、動作の信頼性が向上する。
【０１１９】
なお、上記では半導体チップ１８２のＩ／Ｆ部は上記の２個（３１０ａ，３１０ｂ）に限られない。すなわち、半導体チップ１８２が四角形であれば４つのチップ角部があるのでＩ／Ｆ部を４個まで設けることが可能である。また、半導体チップ１８２を五角形以上の多角形にすれば５個以上のＩ／Ｆ部を設けることが可能である。また、半導体集積回路１８０を複数の半導体チップで構成することも可能であり、この場合、より多くのチップ角部がＩ／Ｆ部配設箇所として提供される。当該複数の半導体チップは積層されていてもよいし、それぞれが基板上面１２２に配置されていてもよい。
【０１２０】
図１０に半導体装置５０の電源系統を概説する回路図を例示する。図１０の例では、ＳＯＣ１８２（図５参照）のＩ／Ｆ部３１０ａに設けられた出力バッファ３１２ａの出力端と、ＳＤＲＡＭ９２ａ（図５参照）のＩ／Ｆ部３８０に設けられた入力バッファ３８２ａの入力端とが信号線３５０で接続されている。これにより、出力バッファ３１２ａから入力バッファ３８２ａへクロック系信号等の各種信号が伝送される。
【０１２１】
また、出力バッファ３１２ａは、グランド線を成す配線５００を介してグランド電圧ＶＳＳの端子１９０に接続されているとともに、電源線を成す配線６００を介して電源電圧ＶＣＣＱａの端子１９０に接続されている。同様に、入力バッファ３８２は、配線５２０を介してグランド電圧ＶＳＳの端子１９０に接続されているとともに、配線６２０を介して電源電圧ＶＣＣＭａの端子１９０に接続されている。
【０１２２】
両バッファ３１２ａ，３８２間の配線３５０が充放電される場合、例えば出力バッファ３１２ａの出力端から出力される信号がハイ・レベル（Ｈレベル）とロー・レベル（Ｌレベル）との間で遷移する場合、図１０に矢印Ａ，Ｂで模式的に示すように、リターン電流（帰還電流）が流れる。
【０１２３】
具体的には、両バッファ３１２ａ，３８２間の配線３５０の電荷が放電することによる電流（放電電流）は、配線５００，５２０間に接続された経路５４０をリターンパス（帰還電流経路）として流れる（図１０中の矢印Ａ参照）。他方、両バッファ３１２ａ，３８２間の配線３５０の充電による電流（充電電流）は、配線６００，６２０間に接続された経路６４０をリターンパスとして流れる（図１０中の矢印Ｂ参照）。
【０１２４】
リターンパスとしての経路５４０，６４０を設けることによって上記充放電がより速やかに行われる。その結果、信号のレベル遷移が急峻になり、これにより信号の品質向上および高速化を図ることができる。
【０１２５】
放電用リターンパス５４０は例えば配線層Ｌ３（図２参照）に設けられたグランドプレーンを利用して構成可能である。具体的には、配線５００，５２０を配線基板１２０（図２参照）内で同じグランドプレーンを経由して形成することにより、配線５００，５２０間にグランドプレーンによるリターンパス５４０を設けることが可能である。平面状のグランドプレーンによれば線状の配線に比べてリターンパス５４０のインピーダンスを低くできるので、上記放電をより速やかに行うことができ、信号の品質向上および高速化をいっそう推進することができる。
【０１２６】
充電用リターンパス６４０は例えば配線層Ｌ４（図２参照）に設けられた電源プレーンを利用して構成可能である。平面状の電源プレーンによれば、上記のグランドプレーンと同様に、リターンパス６４０のインピーダンスを低減して、信号の品質向上および高速化をいっそう推進することができる。
【０１２７】
ここで、図１０に加え、図１１に例示する半導体装置５０の断面図を参照して、充電用リターンパス６４０を説明する。なお、図１１では説明のために半導体装置５０が実装基板５６に実装された状態を図示している。
【０１２８】
既述したように、電源電圧ＶＣＣＱａ，ＶＣＣＭａは独立供給を可能にするために別々の端子１９０に割り当てられている（図５および図６参照）。このため、配線６００，６２０を配線基板１２０内で同じ電源プレーンに接続したのでは、かかる電圧独立供給性を確保することができない。
【０１２９】
かかる点に鑑み、半導体装置５０では充電用リターンパス６４０を、配線基板１２０内の電源プレーンによる経路６４２と、実装基板５６の配線６４４とを利用して構成している。具体的には、経路６４２を構成する電源プレーンを電源電圧ＶＣＣＱａの配線６００と所定の端子１９０に接続し、当該所定の端子１９０と電源電圧ＶＣＣＭａの端子１９０とを実装基板５６の配線６４４で接続している。
【０１３０】
図１０および図１１の例では、実装基板５６の配線６４４中にバイパスコンデンサ６４６を挿入している。バイパスコンデンサ６４６は図１１に例示するように実装基板５６に実装されている。バイパスコンデンサ６４６により、電源電圧ＶＣＣＱａ，ＶＣＣＭａ間を直流的には分離しつつ交流的に短絡させることが可能である。すなわち、直流電圧ＶＣＣＱａ，ＶＣＣＭａの独立供給と、充電時の高周波域でのリターンパス６４０の形成との両方を確保しうる。
【０１３１】
図１１の例では、電源電圧ＶＣＣＱａの配線６００は金バンプ１８８と配線基板１２０の配線６０２とを含んで構成され、また、電源電圧ＶＣＣＭａの配線６２０は配線基板１２０の配線６２２と、上面電極１５４と、端子１１０と、配線基板６０中の配線６２４と、ボンディングワイヤ９８とを含んで構成される。基板６０，１２０，５６中の配線は、図１１では簡略的に図示しているが、図２の例示と同様に各配線層中の所定導電パターンを接続することにより構成される。
【０１３２】
なお、図１２の回路図および図１３の断面図に示すように、上記例示の図１０および図１１の構成から配線６４４中のバイパスコンデンサ６４６を取り除いてもよい。また、上記ではＳＯＣ１８２のＩ／Ｆ部３１０ａの出力バッファ３１２ａとＳＤＲＡＭ９２ａのＩ／Ｆ部３８０の入力バッファ３８２ａとの接続部分について例示したが、Ｉ／Ｆ部３１０ａの入力バッファとＩ／Ｆ部３８０の出力バッファとの接続部分についても同様に構成可能である。また、ＳＯＣ１８２のＩ／Ｆ部３１０ｂとＳＤＲＡＭ９２ｂとの接続部分についても同様に構成可能である。
【０１３３】
ここで、図１４〜図１７の模式的な平面図を参照して、下側パッケージ５４の配線基板１２０の構造を説明する。図１４および図１５は、図３および図４と同様の平面図であるが、電源ＶＣＣＭａ，ＶＣＣＭｂ，ＶＣＣＱａ，ＶＣＣＱｂ用の上面電極１５４および端子１９０を図６等で用いた記号で記している。なお、図１４には電源ＶＳＳ用の上面電極１５４も記号で図示している。また、図１６は図１４と図１５とを重ね合わせた平面図であり、電源用の上面電極１５４および端子１９０を抽出して図示している。また、図１７は図１５と同様の平面図であり、電源用の端子１９０を抽出して図示している。
【０１３４】
図１４〜図１６の例において、黒塗り星印で示されるように、上側パッケージ５２へ供給される電源ＶＣＣＭａ用の上面電極１５４は基板辺１２６に最も近い最外周に設けられ、電源ＶＣＣＭａ用端子１９０は当該端子１９０の配列の最外周から数えて１〜３列の範囲内に配置されている。また、電源ＶＣＣＭａ用上面電極１５４の直下を中心として端子１９０の約３〜４個分の配列長を半径とする範囲内に、電源ＶＣＣＭａ用端子１９０が配置されている。かかる配置関係は、上側パッケージ５２へ供給される電源ＶＣＣＭｂ用の上面電極１５４と端子１９０とについても同様である（白抜き星印で示されている）。
【０１３５】
上記の配置関係について図６および図７も参照して説明する。図７中のグリッドＡＡ−２２の電源ＶＣＣＭａ用上面電極１５４を例に挙げると、当該電極１５４を中心にして上下左右に２ピッチ分（２グリッド分）の範囲の領域ＡＲ１２２を図６の基板下面１２４に射影すると領域ＡＲ１２４が対応する。当該射影領域ＡＲ１２４は、上記例示の配列ピッチに鑑みれば、グリッドＡＥ−２９〜ＡＪ−２９，ＡＥ−２８〜ＡＪ−２８，ＡＥ−２７〜ＡＪ−２７，ＡＥ−２６〜ＡＪ−２６を含む範囲である。なお、図６および図７中の砂状ハッチングは領域ＡＲ１２４，ＡＲ１２２を分かりやすくするために施したものである。図６および図７から分かるように、電源ＶＣＣＭａ用上面電極１５４を中心にした領域ＡＲ１２２に対応する（対向する）領域ＡＲ１２４内に電源ＶＣＣＭａ用端子１９０が配置されている（グリッドＡＦ−２８，ＡＦ−２７参照）。電源ＶＣＣＭａ用の他の各上面電極１５４と各端子１９０とについても同様であり、電源ＶＣＣＭｂ用の各上面電極１５４と各端子１９０とについても同様である。
【０１３６】
ここで、データ系信号（三角形記号で図示される）の上面電極１５４と端子１９０との配置関係を上記領域ＡＲ１２２，ＡＲ１２４と同様の領域を用いて説明すると、データ系信号用上面電極１５４は、当該電極１５４を中心にして電源ＶＣＣＭａ，ＶＣＣＭｂについての上記２ピッチよりも多いピッチ分（例えば６ピッチ分）の領域に対応する、基板下面１２４の領域のランド２００に接続されている。かかるデータ系信号用上面電極１５４とデータ系信号用ランド２００との配置関係は全てのデータ系信号（ＤＱ，ＤＱＳ，ＤＭ）について当てはまる。
【０１３７】
また、配線基板１２０において、複数の電源ＶＣＣＭａ用上面電極１５４と複数の電源ＶＣＣＭａ用端子１９０とが同じ電源プレーンに接続されているので、各電源ＶＣＣＭａ用上面電極１５４と複数の電源ＶＣＣＭａ用端子１９０との間には電源供給経路が複数在る。このとき、これらの複数の電源供給経路には最短の経路が含まれている。例えば図７のグリッドＡＡ−２２の上面電極１５４については図６のグリッドＡＦ−２８の端子１９０との間の電源供給経路が最短になる。
【０１３８】
このとき、上面電極１５４と端子１９０とランド２００との配置関係によれば、電源ＶＣＣＭａ用上面電極１５４のそれぞれについての上記最短の電源供給経路は、配線基板１２０におけるデータ系信号用の上面電極１５４とランド２００とを接続する配線経路（信号引き出し線３５８が対応する）のうちで最長の配線経路に比べて短くなる。なお、データ系信号用の上面電極１５４とランド２００とは配線基板１２０において１対１で接続されてその間に上記配線経路を有する。データ系信号に関する当該配線経路は配線基板１２０中にデータ系信号の数（上記例示ではＳＤＲＡＭ９２ａ用と白ＳＤＲＡＭ９２ｂ用とはそれぞれ４０個ずつ）と同数在る。なお、最短の電源供給経路と最長の配線経路との上記関係は電源ＶＣＣＭｂ用の各上面電極１５４についても同様である。
【０１３９】
このように近接配置された上面電極１５４と端子１９０とを接続することにより、電源ＶＣＣＭａ，ＶＣＣＭｂ用の配線６２２（図１０参照）を短くすることが可能である。その結果、電源線６２２（図１０参照）のインピーダンス、換言すれば電源線６２２による電圧降下等を低減することができる。換言すれば、電源供給能力を上げることができる。
【０１４０】
また、電源線の低インピーダンス化については、上側パッケージ５２（図１０参照）において、電源ＶＣＣＭａ，ＶＣＣＭｂ用上面電極１５４に接続される端子１１０と、ＳＤＲＡＭ９２ａ，９２ｂの電源ＶＣＣＭａ，ＶＣＣＭｂ用入力端との間の経路（配線基板６０中の配線６２４とボンディングワイヤ９８で構成される）を短縮化することも好ましい。
【０１４１】
例えば、上記の端子１１０と経路とＳＤＲＡＭ９２ａ，９２ｂの入力端とを、上側パッケージ５２（の配線基板６０）の平面視において、上側パッケージ５２の外縁すなわち配線基板６０の基板辺の略法線方向に並ぶように構成することにより、当該経路を最短化することが可能である。
【０１４２】
また、リターンパス６４０の低インピーダンス化については、上記のように線状の配線よりも平面状の電源プレーンを利用した方が有効である。かかる点に鑑みれば、電源ＶＣＣＭａ，ＶＣＣＭｂ用端子１９０と実装基板５６の配線６４４を介して接続されるリターンパス６４０用端子１９０を、電源ＶＣＣＭａ，ＶＣＣＭｂ用端子１９０に隣接配置するのが好ましい。なぜなら、リターンパス６４０において電源プレーンによる経路６４２の割合を増加させることができるからである。
【０１４３】
図１７に経路６４２用電源プレーンを模式的に図示している。なお、図１７には説明のために半導体チップ１８２を一点鎖線で併記している。
【０１４４】
図１７の例示によれば、経路６４２用電源プレーンは、電源ＶＣＣＱａ，ＶＣＣＱｂの供給用端子１９０とリターンパス用端子１９０と包括するように広がっているが、当該電源プレーンには直接接続しない電源ＶＣＣＭａ，ＶＣＣＭｂ用の端子１９０および配線６２２（図１１参照）を避けて配置されている。
【０１４５】
また、図１７および図１１に例示されるように、経路６４２用電源プレーンは、半導体チップ１８２の電源ＶＣＣＱａ，ＶＣＣＱｂ用入力端の下方まで延在している。このため、半導体チップ１８２の上記入力端から当該入力端直下またはその近傍の端子１９０へ向けて電源ＶＣＣＱａ，ＶＣＣＱｂ用配線６００を形成することにより、当該配線６００を短くする（さらには最短化する）ことが可能であるとともに、その配線途中で経路６４２用電源プレーンに接続することが可能である。
【０１４６】
なお、図１１等では最外周の上面電極１５４を電源ＶＣＣＭａ，ＶＣＣＭｂ用電極１５４として例示したが、最外周から２周目の上面電極１５４を電源ＶＣＣＭａ，ＶＣＣＭｂ用に用いてもよい。また、リターン用端子１９０から電源電圧ＶＣＣＱａ，ＶＣＣＱｂを供給することも可能である。
【０１４７】
なお、電源用の上面電極１５４および端子１９０とデータ系信号用の上面電極１５４およびランド２００との上記関係は、クロック信号（ＣＫ，ＣＫ＃）を半導体装置５０のパッケージ外部から上側パッケージ５２のＳＤＲＡＭ９２ａ，９２ｂに供給する場合にも適用することが可能である。具体的には、配線基板１２０には、複数のクロック用上面電極１５４と複数のクロック用端子１９０とをそれぞれ接続する複数のクロック供給経路と、データ系信号についての上記複数の配線経路とが含まれている。この場合、複数のクロック用上面電極１５４のそれぞれについて、上記複数のクロック供給経路のうちで最短のクロック供給経路は、データ系信号についての上記複数の配線経路のうちで最長の配線経路に比べて短く設定される。かかる関係により、クロック供給経路を短縮してクロック系信号の信号品質を向上させることができる。
【０１４８】
さて、上記例示の構成ではクロックイネーブル信号、チップ選択信号、ライトイネーブル信号を端子１９０に引き出しており、これによればＳＯＣ１８２からＳＤＲＡＭ９２ａ，９２ｂへ伝達されるクロックイネーブル信号等を検査、解析することが可能である。
【０１４９】
これに対し、クロックイネーブル信号等を、ＳＯＣ１８２からではなく、半導体装置５０の外部から印加すれば、ＳＤＲＡＭ９２ａ，９２ｂを単体で検査等することが可能である。このとき、ＳＤＲＡＭ９２ａ，９２ｂにＳＯＣ１８２等の回路が接続されていると、ＳＤＲＡＭ９２ａ，９２ｂの単体検査を正確に行えない場合がある。
【０１５０】
かかる点に鑑み、以下では、ＳＤＲＡＭ９２ａ，９２ｂの単体検査をより正確に実施可能な構成を、図１８を参照して説明する。図１８は当該構成を概説する半導体装置５０の断面図であり、説明のために半導体装置５０が実装基板５６に実装された状態を図示している。
【０１５１】
図１８に示すように、ＳＯＣ１８２が有するクロックイネーブル信号、チップ選択信号、ライトイネーブル信号の出力端は配線（第１信号線）７００を介して下側パッケージ５４の端子（第１端子）１９０に接続されている。当該配線７００は、図１８の例では、金バンプ１８８と配線基板１２０の配線７０２とを含んで構成されている。また、ＳＤＲＡＭ９２ａが配線（第２信号線）７２０を介して別の端子（第２端子）１９０に接続されている。当該配線７２０は、図１８の例では、ボンディングワイヤ９８と、配線基板６０の配線７２４と、上側パッケージ５２の端子１１０と、配線基板５４の上面電極１５４および配線７２２とを含んで構成されている。また、配線７００，７２０が接続された上記端子１９０は実装基板５６の配線７４０を介して接続されている。
【０１５２】
なお、基板６０，１２０，５６中の配線は、図１８では簡略的に図示しているが、図２の例示と同様に各配線層中の所定導電パターンを接続することにより構成される。また、図１８の例示と同様の構成により、ＳＯＣ１８２ともう一つのＳＤＲＡＭ９２ｂとが電気的に接続される。
【０１５３】
上記構成によれば、半導体装置５０が実装基板５６に実装された状態では、ＳＯＣ１８２から出力されたクロックイネーブル信号、チップ選択信号、ライトイネーブル信号は、実装基板５６の配線７４０を介してＳＤＲＡＭ９２ａ，９２ｂへ入力される。これに対し、実装基板５６への実装前であれば、ＳＤＲＡＭ９２ａ，９２ｂへ電気的に接続された端子１９０からクロックイネーブル信号、チップ選択信号、ライトイネーブル信号を入力することが可能である。このとき、ＳＤＲＡＭ９２ａ，９２ｂはＳＯＣ１８２と電気的に分離されているので、ＳＯＣ１８２の影響を受けずにＳＤＲＡＭ９２ａ，９２ｂの単体検査を正確に行うことができる。
【０１５４】
実装基板５６の配線７４０中に例えば機械的接点によるスイッチ部品を挿入し当該スイッチ部品を断状態にすることによっても、ＳＯＣ１８２をＳＤＲＡＭ９２ａ，９２ｂから電気的に分離することは可能である。
【０１５５】
なお、配線７００を介してＳＯＣ１８２に接続された端子１９０を信号引き出し端子１９０と呼び、配線７２０を介してＳＤＲＡＭ９２ａ，９２ｂに接続された端子１９０を外部入力端子１９０と呼ぶことにする。
【０１５６】
信号引き出し端子１９０および外部入力信号１９０の配置例を図１９〜図２２を参照して説明する。図１９および図２１は端子１９０，２００の機能割り当てを概説する拡大平面図であり、図２０および図２２は上面電極１５４の機能割り当てを概説する拡大平面図である。これらの図１９〜図２２での升目による図示方法は図６等と同様である。また、図１９および図２１には説明のために実装基板５６（図１８参照）の配線７４０を模式的に図示している。
【０１５７】
図１９〜図２２において、符号ＣＫＥＡ１〜ＣＫＥＡ４，ＣＫＥＢ１〜ＣＫＥＢ４はクロックイネーブル信号が割り当てられ、符号ＣＳＡ１〜ＣＳＡ４，ＣＳＢ１〜ＣＳＢ４はチップ選択信号が割り当てられ、符号ＷＥ１〜ＷＥ４はライトイネーブル信号が割り当てられていることを示す。その他の機能割り当てについては記載を省略している。
【０１５８】
また、符号末尾の数字が”１”および”２”の端子１９０および上面電極１５４はＳＤＲＡＭ９２ａ用であり、符号末尾が”３”および”４”の端子１９０および上面電極１５４はＳＤＲＡＭ９２ｂ用である。
【０１５９】
また、符号末尾が”１”および”３”の端子１９０、例えば符号ＣＫＥＡ１，ＣＫＥＡ３の端子１９０は信号引き出し端子１９０であり、符号末尾が”２”および”４”の端子１９０例えば符号ＣＫＥＡ２，ＣＫＥＡ４の端子１９０は外部入力端子１９０である。
【０１６０】
また、符号末尾の数字を除いた文字列が同じでありかつ符号末尾が”１”の端子１９０と”２”の端子１９０とが実装基板５６の配線７４０で接続される。例えば符号ＣＫＥＡ１の信号引き出し端子１９０と符号ＣＫＥＡ２の外部接続端子１９０とが配線７４０で接続される。同様に、符号末尾の数字を除いた文字列が同じでありかつ符号末尾が”３”の端子１９０と”４”の端子１９０、例えば符号ＣＫＥＡ３の信号引き出し端子１９０と符号ＣＫＥＡ４の外部接続端子１９０とが配線７４０で接続される。また、上面電極１５４は同じ符号の外部入力端子１９０に接続されている。
【０１６１】
図１９および図２１の例では、配線７４０によって接続される端子（第１端子および第２端子）１９０の対は隣接配置されている。かかる配置形態によれば、配線７４０を短くする（最短化する）ことができるので、実装基板５６における配線７４０の配置範囲を抑制することができる。
【０１６２】
また、図１９および図２１の例では、配線７４０によって接続される端子１９０はＳＤＲＡＭ９２ａ，９２ｂごとに集約されている。かかる集約配置によれば、実装基板５６において他の配線が配線７４０を回避しやすくなり当該他の配線の配置が容易になる。
【０１６３】
また、上面電極１５４が配線基板１２０の周縁領域に配列されていることに鑑みれば、信号引き出し端子１９０および外部入力端子１９０を端子１９０の配列の最外周またはその付近（例えば最外周から数えて１〜５周以内）に配置し、かつ、接続先の上面電極１５４の近傍に配置するのが好ましい。すなわち、かかる配置形態によれば、配線長および配線経路（配線トポロジ）の点について、クロックイネーブル信号、チップ選択信号、ライトイネーブル信号用の経路（図１８の例示では配線”７００”→”７４０”→”７２０”の経路）を、ランド２００へ引き出されている他のアドレス／コマンド系信号用の経路（図１の例示では”３５２”→”３５４”→”３５８”→”２００”→”３５８”→”３５４”→”３５６”の経路）と同様にすることが可能である。これにより、クロックイネーブル信号、チップ選択信号およびライトイネーブル信号は、他のアドレス／コマンド系信号との間での信号遅延差すなわち信号タイミング差が小さくなり、アドレス／コマンド系信号について信号品質を均質化することができる。その結果、半導体装置５０の信頼性向上を図ることができる。
【０１６４】
なお、３つ以上の半導体パッケージを積層・接合して積層型半導体装置を構成することも可能であり、かかる場合においても当該半導体装置が上記例示の構成を含むことにより上記各種効果が得られる。
【図面の簡単な説明】
【０１６５】
【図１】実施の形態に係る積層型半導体装置の構造を概説する断面図である。
【図２】実施の形態に係る積層型半導体装置の構造を概説する断面図である。
【図３】実施の形態に係る下側パッケージの構造を概説する模式的な平面図（基板上面側から見た平面図）である。
【図４】実施の形態に係る下側パッケージの構造を概説する模式的な平面図（基板上面側から基板下面を透視した平面図）である。
【図５】実施の形態に係る積層型半導体装置を概説するブロック図である。
【図６】実施の形態に係る下側パッケージの端子およびランドの機能割り当てを概説する平面図である。
【図７】実施の形態に係る下側パッケージの上面電極の機能割り当てを概説する平面図である。
【図８】実施の形態に係る下側パッケージの上面電極の配置を概説する平面図である。
【図９】実施の形態に係る下側パッケージの上面電極の配置を概説する平面図である。
【図１０】実施の形態に係る積層型半導体装置の電源系統を概説する回路図である。
【図１１】実施の形態に係る積層型半導体装置の電源系統を概説する断面図である。
【図１２】実施の形態に係る積層型半導体装置の電源系統を概説する回路図である。
【図１３】実施の形態に係る積層型半導体装置の電源系統を概説する断面図である。
【図１４】実施の形態に係る下側パッケージの上面電極について電源系統を概説する模式的な平面図（基板上面側から見た平面図）である。
【図１５】実施の形態に係る下側パッケージの端子について電源系統を概説する模式的な平面図（基板上面側から基板下面を透視した平面図）である。
【図１６】実施の形態に係る下側パッケージについて電源系統を概説する模式的な平面図（図１４と図１５とを重ね合わせた平面図）である。
【図１７】実施の形態に係る下側パッケージについて電源系統を概説する模式的な平面図（基板上面側から基板下面および電源プレーンを透視した平面図）である。
【図１８】実施の形態に係る積層型半導体装置の構造を概説する断面図である。
【図１９】実施の形態に係る下側パッケージの端子の機能割り当てを概説する平面図である。
【図２０】実施の形態に係る下側パッケージの上面電極の機能割り当てを概説する平面図である。
【図２１】実施の形態に係る下側パッケージの端子の機能割り当てを概説する平面図である。
【図２２】実施の形態に係る下側パッケージの上面電極の機能割り当てを概説する平面図である。
【符号の説明】
【０１６６】
５０  積層型半導体装置、５２  上側半導体パッケージ、５４  下側半導体パッケージ、９０  上側半導体集積回路、９２ａ，９２ｂ  ＳＤＲＡＭ（メモリ回路）、１２０  配線基板、１２２  基板上面、１２４  基板下面、１２６，１２６ａ，１２６ｂ，１２６ｃ，１２６ｄ  基板辺、１２８，１２８ａｂ，１２８ｃｄ  基板頂点、１５２，３５２  信号線、１５４，３５４  上面電極、１８０  下側半導体集積回路、１８２  半導体チップ、１８４，１８４ａ，１８４ｂ，１８４ｃ，１８４ｄ  チップ辺、１８６，１８６ａｂ，１８６ｃｄ  チップ頂点、３５８  信号引き出し線、１９０  ボール電極（端子）、２００  ランド、３１０ａ，３１０ｂ  インターフェース部、３１１ａ，３１１ｂ  クロック系インターフェース部、３１３ａ，３１４ａ，３１３ｂ，３１４ｂ  データ系インターフェース部、３１５ａ，３１６ａ，３１５ｂ，３１６ｂ  アドレス／コマンド系インターフェース部、４１０ａ，４１０ｂ  上面電極群、４１１ａ，４１１ｂ  クロック系電極群、４１３ａ，４１４ａ，４１３ｂ，４１４ｂ  データ系電極群、４１５ａ，４１６ａ，４１５ｂ，４１６ｂ  アドレス／コマンド系電極群。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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