(57)【要約】【課題】転位による結晶欠陥不良を防止できるようにする。【解決手段】半導体基板２に素子分離溝３を形成し、当該素子分離溝３の内面に沿って上部が部分的に開口するＯ３−ＴＥＯＳ膜４ａを形成し、当該Ｏ３−ＴＥＯＳ膜４ａ上にポリシラザン膜４ｂを形成する。【選択図】図３
2010040754.tif 000002
【特許請求の範囲】
【請求項１】
素子分離溝が形成された半導体基板と、
前記素子分離溝内面に沿って形成され当該素子分離溝の上部が部分的に開口するＯ３−ＴＥＯＳ膜と、
前記Ｏ３−ＴＥＯＳ膜の上に形成された塗布型絶縁膜とを備えたことを特徴とする半導体装置。
【請求項２】
メモリセル領域および周辺回路領域に区画された半導体装置であって、
前記メモリセル領域において第１幅の第１素子分離溝が形成され、前記周辺回路領域において前記第１幅よりも広い第２幅の第２素子分離溝が形成された半導体基板と、
前記半導体基板の第１および第２素子分離溝の内面に沿って形成され当該第１および第２素子分離溝の上部が部分的に開口するＯ３−ＴＥＯＳ膜と、
前記Ｏ３−ＴＥＯＳ膜の上に形成された塗布型絶縁膜とを備えたことを特徴とする半導体装置。
【請求項３】
前記第２素子分離溝の内面に沿って形成されるＯ３−ＴＥＯＳ膜は、当該素子分離溝の側壁および底部にそれぞれ沿って形成される膜厚の比率が１：１．５以下の比率であり、且つ当該素子分離溝の底部においてはその膜厚が５０ｎｍ以上に形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板に素子分離溝を形成する工程と、
前記素子分離溝内面に沿って素子分離溝の上部が部分的に開口するようにＯ３−ＴＥＯＳ膜を形成する工程と、
前記Ｏ３−ＴＥＯＳ膜の上に塗布型絶縁膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
集積回路を形成する半導体装置においては、その集積度を高めるべく微細化が進められている。その微細化の方法の一つとして素子分離領域を縮小化することが挙げられる。近年においては、素子分離領域を形成する技術としてＳＴＩ技術が導入されており、従来のＬＯＣＯＳ(Local Oxidation of Silicon)構造に比較して、より狭い領域で素子分離できるようになってきている。半導体基板に形成した溝内への絶縁膜の埋め込み性が悪いと絶縁特性に影響を及ぼすことになる。
【０００３】
そこで、従来では、たとえば特許文献１に示すような塗布型の絶縁膜を埋め込みに使用することが考えられている。塗布型の絶縁膜としては、例えば過水素化シラザン重合体溶液などの溶液をスピンコートして熱処理を行うことで酸化膜として溝内を埋込み形成するものである。
【０００４】
不揮発性半導体記憶装置などでは、メモリセル領域および周辺回路領域のそれぞれの素子についてＳＴＩにより素子分離領域の形成をすることが行われている。その形成方法は、溝を形成した後に、ＨＤＰ−ＣＶＤ法などを用いてシリコン酸化膜を溝内に埋め込むように形成するが、微細化が進行するにしたがって埋込み領域の狭い部分ではボイドが発生しやすい。そこで、ボイドが閉じてしまう状態になる前にシリコン酸化膜の成膜を停止し、ボイドの内部に充填するように塗布型の絶縁膜を形成するための塗布液をスピンコートする。例えばポリシラザン塗布液を用いると、塗布後に熱処理を行うことでシリコン酸化膜に転換することができる。
【０００５】
近年、素子の微細化、設計ルールの縮小化の傾向が顕著であるため、素子分離領域の絶縁特性を保持するためには素子分離溝を深くする必要がある。当該素子分離溝の深さを深くするにしたがって素子分離溝中に存在する塗布液のボリュームが増してしまう。前記熱処理では、塗布膜が収縮してしまうため、当該膜収縮に応じた引っ張り応力が大きくなってしまう。すると、転位による結晶欠陥不良が発生してしまう。
【特許文献１】特許第３１７８４１２号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、転位による結晶欠陥不良を防止できるようにした半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、素子分離溝が形成された半導体基板と、前記素子分離溝内面に沿って形成され当該素子分離溝の上部が部分的に開口するＯ３−ＴＥＯＳ膜と、前記Ｏ３−ＴＥＯＳ膜の上に形成された塗布型絶縁膜とを備えたことを特徴としている。
【０００８】
本発明の一態様は、メモリセル領域および周辺回路領域に区画された半導体装置であって、前記メモリセル領域において第１幅の第１素子分離溝が形成され、前記周辺回路領域において前記第１幅よりも広い第２幅の第２素子分離溝が形成された半導体基板と、前記半導体基板の第１および第２素子分離溝の内面に沿って形成され当該第１および第２素子分離溝の上部が部分的に開口するＯ３−ＴＥＯＳ膜と、前記Ｏ３−ＴＥＯＳ膜の上に形成された塗布型絶縁膜とを備えたことを特徴としている。
【０００９】
本発明の一態様は、半導体基板に素子分離溝を形成する工程と、前記素子分離溝内面に沿って素子分離溝の上部が部分的に開口するようにＯ３−ＴＥＯＳ膜を形成する工程と、前記Ｏ３−ＴＥＯＳ膜の上に塗布型絶縁膜を形成する工程とを備えたことを特徴としている。
【００１０】
本発明の一態様は、半導体基板のメモリセル領域に第１幅の第１素子分離溝を形成する工程であって周辺回路領域に第１幅よりも広い第２幅の第２素子分離溝を形成する工程と、前記第１および第２素子分離溝内面に沿って当該第１および第２素子分離溝の上部が部分的に開口するようにＯ３−ＴＥＯＳ膜を形成する工程と、前記Ｏ３−ＴＥＯＳ膜の上に塗布型絶縁膜を形成する工程とを備えたことを特徴としている。
【発明の効果】
【００１１】
本発明によれば、転位による結晶欠陥不良を防止できる。
【発明を実施するための最良の形態】
【００１２】
（第１の実施形態）
以下、本発明を、ＮＡＮＤ型のフラッシュメモリ装置に適用した第１の実施形態について図１ないし図１１を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。
【００１３】
図１は、ＮＡＮＤ型のフラッシュメモリ装置におけるメモリセルアレイの一部の等価回路、図２は、メモリセル領域と周辺回路領域の平面図を模式的に示している。
これらの図１および図２に示すように、ＮＡＮＤ型のフラッシュメモリ装置１は、多数のメモリセルがマトリクス状に配設されたメモリセルアレイＡｒの構成領域となるメモリセル領域Ｍと、メモリセルアレイＡｒ内のメモリセルを駆動するための周辺回路が構成された周辺回路領域Ｐとを含んで区画されている。
【００１４】
図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域Ｍ内のメモリセルアレイＡｒには、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間にＹ方向（ビット線方向）に隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＵＣが行列状に形成されている。
【００１５】
図１中、Ｘ方向に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、共通の選択ゲート線ＳＧＬ１で共通接続されている。さらに、選択ゲートトランジスタＴｒｓ２は、共通の選択ゲート線ＳＧＬ２で共通接続されている。図１に示すように、選択ゲートトランジスタＴｒｓ１は、ビット線コンタクトＣＢ（図２参照）を介してＹ方向に構造的に延設されるビット線ＢＬに接続されている。尚、Ｘ方向とＹ方向とは互いに直交する方向である。
【００１６】
図２に示すように、複数のＮＡＮＤセルユニットＵＣは、Ｙ方向に延びるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂにより互いに分断されたアクティブエリアＳａ上に形成されている。
【００１７】
メモリセルトランジスタＴｒｍのゲート電極ＭＧは、Ｙ方向に延びるアクティブエリアＳａと、所定間隔をもって形成されるＸ方向に延びるワード線ＷＬとの交差領域に位置して形成されている。選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧは、Ｙ方向に延びるアクティブエリアＳａと、Ｘ方向に延びる選択ゲート線ＳＧＬ１との交差領域に位置して形成されている。
【００１８】
図３は、図２（ａ）のＡ−Ａ線に沿う断面を模式的に示していると共に図２（ｂ）のＢ−Ｂ線に沿う断面を模式的に示している。
図３に示すように、周辺回路領域Ｐは、メモリセル領域ＭからＸ方向に離間して設けられており、当該周辺回路領域Ｐとメモリセル領域Ｍとの間にはダミー領域ＲＤが設けられている。このダミー領域ＲＤは、メモリセル領域Ｍと周辺回路領域Ｐとの間の境界に位置してパターンの周期性を確保するために設けられている。
【００１９】
図３に示すように、半導体基板（例えばｐ型のシリコン基板）２の表層には、素子分離溝３がＸ方向に離間し当該Ｘ方向に直交するＹ方向に沿って複数形成されている。メモリセル領域Ｍ内においては、半導体基板２の表層には素子分離溝３がそれぞれＸ方向に所定間隔だけ離間して形成されており、これにより複数のアクティブエリアＳａが互いに分断されている。複数のアクティブエリアＳａ上にはそれぞれゲート絶縁膜５、浮遊ゲート電極ＦＧが積層されている。ゲート絶縁膜５は例えばシリコン酸化膜により形成されており、浮遊ゲート電極ＦＧは多結晶シリコン層６により構成されている。
【００２０】
また、それぞれの素子分離溝３内には素子分離絶縁膜４が埋込まれている。この素子分離絶縁膜４は、素子分離溝３の内面に沿って形成されるＯ３−ＴＥＯＳ膜４ａと、このＯ３−ＴＥＯＳ膜４ａの上面上に形成される塗布型絶縁膜としてのポリシラザン膜４ｂとによるシリコン酸化膜の積層構造によって構成されるものであり、その上面がゲート絶縁膜５の上面よりも上方に突出すると共に浮遊ゲート電極ＦＧの上面よりも下方に位置して構成されている。
【００２１】
メモリセル領域Ｍ内において、Ｏ３−ＴＥＯＳ膜４ａは、上面が下方に湾曲して形成されそのＸ方向中央が最深部となる内下端部４ａａとして形成されている。また、Ｏ３−ＴＥＯＳ膜４ａは、多結晶シリコン層６の下側面、ゲート絶縁膜５の側面に沿って形成されており、半導体基板２中の素子分離溝３内面を全て覆うように形成されている。メモリセル領域Ｍ内においては、複数の素子分離溝３内に埋め込まれたＯ３−ＴＥＯＳ膜４ａのそれぞれの内下端部４ａａが所定の深さにほぼ一致するように構成されている。
【００２２】
メモリセル領域Ｍ内において、ポリシラザン膜４ｂは、Ｏ３−ＴＥＯＳ膜４ａの上湾曲面に沿って形成されており、その上面は多結晶シリコン層６の上面より下方で且つ下面より上方に位置して形成されている。また、ポリシラザン膜４ｂの上面は湾曲状（Ｕ字形状）に形成されている。メモリセル領域Ｍ内において、多結晶シリコン層６の側面、ゲート絶縁膜５の側面、および素子分離絶縁膜４の側面は面一に形成されている。
【００２３】
ゲート間絶縁膜７が、素子分離絶縁膜４の上面、多結晶シリコン層６の上側面および上面に沿って形成されており、Ｘ方向に離間した複数の多結晶シリコン層６（浮遊ゲート電極ＦＧ）上を渡って形成されている。このゲート間絶縁膜７は、例えばＯＮＯ（Oxide-Nitride-Oxide）膜により形成されている。尚、ゲート間絶縁膜７の材料としては、ＯＮＯ膜に代えてＮＯＮＯＮ（Nitride-Oxide-Nitride-Oxide-Nitride）膜、またはアルミナを含有した膜により形成されていても良い。
【００２４】
ワード線ＷＬが、ゲート間絶縁膜７の上面上、上側面上に沿って構成されている。このワード線ＷＬは、例えば多結晶シリコンおよびその上部がタングステンなどの金属によりシリサイド化された導電層８により構成され、メモリセルゲート電極ＭＧを構成する制御ゲート電極ＣＧを連結している。これにより、メモリセル領域Ｍ内には、アクティブエリアＳａ上にゲート絶縁膜５を介して浮遊ゲート電極ＦＧ、ゲート間絶縁膜７、制御ゲート電極ＣＧが積層されており、メモリセルゲート電極ＭＧは当該積層構造ＦＧ、７、ＣＧによって構成されている。
【００２５】
メモリセル領域ＭのＸ方向直脇に位置したダミー領域ＲＤ内においては、ダミー積層ゲート電極ＤＧが構成されている。このダミー積層ゲート電極ＤＧは、アクティブエリアＳａ上にゲート絶縁膜５を介して多結晶シリコン層６、ゲート間絶縁膜７、導電層８（ワード線ＷＬ）を積層して構成されている。したがって、ダミー領域ＲＤ内においては、ダミー浮遊ゲート電極ＤＦＧが、メモリセル領域Ｍ内のゲート電極ＭＧを構成する多結晶シリコン層６と同一材料により半導体基板２上にゲート絶縁膜５を介して形成されている。
【００２６】
ダミー積層ゲート電極ＤＧは、メモリセルゲート電極ＭＧの並設方向であるＸ方向に並設されており、ダミー積層ゲート電極ＤＧのアクティブエリアＳａのＸ方向幅は、メモリセルゲート電極ＭＧのアクティブエリアＳａの幅よりも幅広に形成されていると共に、周辺回路領域Ｐ内におけるアクティブエリアＳａの幅よりも狭く形成されている。
【００２７】
また、ダミー浮遊ゲート電極ＤＦＧのＸ方向直脇にはメモリセル領域Ｍ内の素子分離溝３の深さＤ１よりも深い深さＤ２の素子分離溝３が形成されており、当該深さＤ２の素子分離溝３内には素子分離絶縁膜４が埋め込まれている。この素子分離絶縁膜４は、メモリセル領域Ｍ内の素子分離絶縁膜４と同様にＯ３−ＴＥＯＳ膜４ａとポリシラザン膜４ｂとの積層構造により構成されている。
【００２８】
ダミー領域ＲＤの素子分離絶縁膜４のＸ方向幅は、メモリセル領域Ｍ内の素子分離絶縁膜４のＸ方向幅よりも広く形成されていると共に、図示しないが周辺回路領域Ｐ内の素子分離絶縁膜４の幅よりも狭く形成されている。このようにして、メモリセル領域Ｍ内の構造とダミー領域ＲＤ内の構造との間のパターンの周期性が確保されている。
【００２９】
周辺回路領域Ｐ内においては、ゲート電極ＰＧが構成されている。このゲート電極ＰＧは、アクティブエリアＳａ上にゲート絶縁膜５を介して多結晶シリコン層６、ゲート間絶縁膜７、導電層８（ワード線ＷＬ）を積層して形成され、ゲート間絶縁膜７の中央に開口が形成され、多結晶シリコン層６および導電層８が構造的および電気的に接続された状態で構成されている。
【００３０】
また、周辺回路領域Ｐ内においては、素子分離溝３がゲート電極ＰＧのＸ方向直脇に深さＤ１よりも深い深さＤ３で形成されており、当該深さＤ３の素子分離溝３内にも同様に素子分離絶縁膜４が埋め込まれている。この素子分離絶縁膜４は、メモリセル領域Ｍ内の素子分離絶縁膜４と同様にＯ３−ＴＥＯＳ膜４ａとポリシラザン膜４ｂとの積層構造により構成されている。
【００３１】
Ｏ３−ＴＥＯＳ膜４ａは、深さＤ２およびＤ３の素子分離溝３内においては、ゲート絶縁膜５の側部脇に形成される膜の膜厚が半導体基板２の素子分離溝３の側壁３ａに沿って形成される膜の膜厚とほぼ同様の膜厚に形成されており、当該ゲート絶縁膜５の側部脇から上方に至るに従ってその側部膜厚が薄くなるように形成されている。
【００３２】
Ｏ３−ＴＥＯＳ膜４ａは、深さＤ２およびＤ３の素子分離溝３内において、その内下端部４ａａがメモリセル領域ＭのＯ３−ＴＥＯＳ膜４ａの内下端部４ａａの深さよりも深い位置に形成されている。また、深さＤ２およびＤ３の素子分離溝３内において、Ｏ３−ＴＥＯＳ膜４ａは、素子分離溝３の側壁３ａおよび底部３ｂにそれぞれ沿って形成される膜厚の比率が１：１．５以下の比率であり、且つ当該素子分離溝３の底部３ｂにおいてはその膜厚が所定膜厚（５０［ｎｍ］）以上に形成されている。
【００３３】
ポリシラザン膜４ｂは、深さＤ２およびＤ３の素子分離溝３内においては、Ｏ３−ＴＥＯＳ膜４ａの上湾曲面上に沿って形成されている。ポリシラザン膜４ｂの上面高さは、多結晶シリコン層６の上面高さとほぼ同一高さに形成されている。
【００３４】
上記構造の製造方法について説明する。尚、本実施形態における特徴的な製造工程を中心に説明するが、以下に説明する製造工程は必要に応じて入れ替えて行っても良いし一般的な工程または図示しないその他の領域を形成するための工程であれば付加しても良いし、必要に応じて工程を削除しても良い。
【００３５】
図４に示すように、半導体基板２に、ウェル（図示せず）、チャネル領域形成のためのイオン注入を行った後、半導体基板２上にゲート絶縁膜５を熱酸化法によって所定膜厚（例えば８ｎｍ）だけ酸化膜として形成する。次に、図５に示すように、ゲート絶縁膜５の上に浮遊ゲート電極ＦＧ、ゲート電極ＰＧの一部等として機能されるようになるリンなどの不純物がドープされた非晶質シリコンを所定膜厚（例えば９５［ｎｍ］）だけＣＶＤ法により堆積した後、シリコン窒化膜９、シリコン酸化膜１０をそれぞれ所定膜厚（例えば７０［ｎｍ］、３００［ｎｍ］）だけＣＶＤ法により順に堆積する。
【００３６】
尚、非晶質シリコンは後の熱処理によって多結晶化されるため多結晶シリコン層６として符号を付している。シリコン窒化膜９は、ＣＭＰ（Chemical Mechanical Polishing）法による研磨ストッパ材として機能し、シリコン酸化膜１０は、反応性イオンエッチング（ＲＩＥ(Reactive Ion Etching)法）のマスクとして形成される。
【００３７】
次に、フォトレジスト（図示せず）を塗布し通常のリソグラフィ技術によって当該フォトレジストをパターンニングし、当該パターンニングされたレジストをマスクとして、図６に示すように、ＲＩＥ法によりシリコン酸化膜１０を加工することでハードマスクを形成する。尚、メモリセル領域Ｍ内の素子分離溝３の幅Ｗ１は周辺回路領域Ｐにおける素子分離溝３の幅Ｗ２よりも狭い。この後、フォトレジストをアッシャー処理、硫酸過酸化水素水混合液によるエッチング処理によって除去する。
【００３８】
次に、加工されたシリコン酸化膜１０をハードマスクとして用いてＲＩＥ法によりシリコン窒化膜９、多結晶シリコン層６、ゲート絶縁膜５、半導体基板２の上部を順次加工し素子分離溝３を形成する。このとき、メモリセル領域Ｍにおける素子分離溝３の深さＤ１よりも、ダミー領域ＲＤ、周辺回路領域Ｐにおける素子分離溝３の深さＤ２、Ｄ３（例えば２５０［ｎｍ］）を深く形成する。次に、希フッ酸処理によってＲＩＥ工程における反応生成物を除去する。
【００３９】
次に、図７に示すように、半導体基板２の全面に純水を蒸気としてプロセスチャンバー内にドープしながらＯ３−ＴＥＯＳ膜４ａをパターン非形成の半導体基板２上において所定膜厚（例えば８０［ｎｍ］）となるような条件にて形成する。例えば、このＯ３−ＴＥＯＳ膜４ａの成膜温度を４８０［℃］、Ｏ３流量を２０［ｓｌｍ］、ＴＥＯＳ流量を４［ｇｍ］もしくは２［ｇｍ］、純水流量８［ｇｍ］とすると良い。すると、周辺回路領域Ｐ内において、Ｏ３−ＴＥＯＳ膜４ａは、素子分離溝３の側壁３ａおよび底部３ｂにそれぞれ沿って形成される膜厚の比率が１：１．５以下（１．１〜１．５）の比率であり、且つ当該素子分離溝３の底部３ｂにおいてはその膜厚を５０［ｎｍ］以上に形成できる。
【００４０】
純水を蒸気としてプロセスチャンパーに導入することにより気相中のＴＥＯＳ中に存在するエチル基を加水分解反応により除去し、半導体基板２の表面到達後に脱水反応を行わせることによって従来から知られているＯ３−ＴＥＯＳ膜よりも膜密度を向上することができる。また、温度を４８０℃にして純水を導入することで多結晶シリコン層６、シリコン窒化膜９、シリコン酸化膜１０上における成長潜伏期間（インキュベーションタイム）が従来から知られているＯ３−ＴＥＯＳ膜に比較して長くなり下地選択性を有して成膜されるようになるため、成長途中における埋込み形状は素子分離溝３の底部３ｂから底上げ選択成長しているような形成状態となる。
【００４１】
成長完了後には、Ｏ３−ＴＥＯＳ膜４ａは、素子分離溝３の内面、ゲート絶縁膜５の側面、多結晶シリコン層６の側面、シリコン窒化膜９の側面、シリコン酸化膜１０の側面および上面に沿って形成され、特に、Ｏ３−ＴＥＯＳ膜４ａの膜厚は、多結晶シリコン層６の上側面に沿って形成される膜厚よりもゲート絶縁膜５の側部および当該側部より下側に沿って形成される膜厚が厚く形成されるようになる。この場合、周辺回路領域Ｐおよびメモリセル領域Ｍ内において、狭い幅Ｗ１および広い幅Ｗ２の両素子分離溝３内においては上部の一部に開口を確保した状態で形成される。
【００４２】
次に、８５０℃のＮ２雰囲気中において３０分程度のアニール処理を行い、Ｏ３−ＴＥＯＳ膜４ａの緻密化をした後に、図８に示すように、半導体基板２の全面にポリシラザン膜４ｂを塗布し、部分的に開口した素子分離溝３内に埋め込む。このポリシラザン膜４ｂの形成方法は次のように行われる。平均分子量が２０００〜６０００の過水素化シラザン（パーハイドロシラザン）重合体[（ＳｉＨ２ＮＨ）ｎ]をキシレン、ジブチルエーテル等に分散して過水素化シラザン重合体溶液を生成し、その過水素化シラザン重合体溶液をスピンコーティング法により半導体基板２の表面に塗布する。
【００４３】
スピンコーティング法の条件は例えば半導体基板２の回転速度１０００［ｒｐｍ］、回転時間３０［秒］、過水素化シラザン重合体溶液の滴下量２［ｃｃ］であり、狙い塗布膜厚はベーク直後で４７０［ｎｍ］に設定される。次に、この溶液が塗布された半導体基板２をホットプレート上で１５０［℃］に加熱し、不活性ガス雰囲気中において３分間ベークすることで過水素化シラザン重合体溶液中の溶媒を揮発させる。この状態では塗布膜中には溶媒起因の炭素あるいは炭化水素が不純物として数パーセント〜十数パーセント程度残留しており、この状態では過水素化ポリシラザン膜は残留溶媒を含んだ密度の低いシリコン窒化膜に近い状態にある。
【００４４】
この膜を３００［℃］の減圧水蒸気雰囲気中で酸化することによりポリシラザン膜４ｂ中の窒素が脱離し、代わりに酸素が取り込まれることでポリシラザン膜４ｂはシリコン酸化膜に転換される。次に、８５０℃の窒素（Ｎ２）雰囲気中で１時間アニールすることでポリシラザン膜４ｂを緻密化する。ポリシラザン塗布後のアニール工程によってポリシラザン膜４ｂは収縮するため、引っ張り応力が素子分離溝３内に発生する。
【００４５】
この引っ張り応力は、素子分離溝３中のポリシラザン量が多いほど強く働き、逆にポリシラザン量が少ないほど弱い。本実施形態では、素子分離溝３の内面に沿ってＯ３−ＴＥＯＳ膜４ａにより形成しているため、素子分離溝３の底部３ｂの底上げ量が例えばＨＴＯ（High Temperature Oxide）膜などに比較して多くなり、ポリシラザン量がより少なくなる。これにより、引っ張り応力が小さくなり、転位による結晶欠陥を防ぐことができる。
【００４６】
次に、図９に示すように、シリコン窒化膜９をストッパとしてＣＭＰ（Chemical Vapor Deposition）法により塗布型のポリシラザン膜４ｂ、Ｏ３−ＴＥＯＳ膜４ａ、シリコン酸化膜１０を研磨し、素子分離溝３内にポリシラザン膜４ｂ、Ｏ３−ＴＥＯＳ膜４ａを残留させる。
【００４７】
次に、図１０に示すように、ダミー領域ＲＤおよび周辺回路領域Ｐにマスクパターン（図示せず）を形成し、メモリセル領域Ｍ内のポリシラザン膜４ｂの上部およびＯ３−ＴＥＯＳ膜４ａの上部をシリコン窒化膜９の上面から下方に所定膜厚（例えば９０ｎｍ）ＲＩＥ法によりエッチバックし、マスクパターンを除去する。
【００４８】
次に、図１１に示すように、ホット燐酸によりシリコン窒化膜９を除去し、ＯＮＯ膜によるゲート間絶縁膜７をＬＰ−ＣＶＤ法により成膜する。次に、図３に示すように、ゲート間絶縁膜７の上に導電層８を形成する。導電層８を形成するときには、リン等の不純物がドープされた非晶質シリコンを段階的に堆積し、上部をタングステンなどの金属によってシリサイド化することでワード線ＷＬとして形成する。尚、周辺回路領域Ｐ内のゲート電極ＰＧ用の導電層８のうちの非晶質シリコンを形成するときには、一旦ゲート間絶縁膜７上に非晶質シリコンを薄く堆積し、周辺回路領域Ｐにおけるゲート間絶縁膜７の中央に開口を形成し、その後さらに非晶質シリコンを堆積する。
【００４９】
この後、Ｘ方向に沿って異方性エッチング処理によって図面の掲載面と垂直な方向に積層膜を分断することで、浮遊ゲート電極ＦＧをＹ方向に複数に分断し、当該分断領域を通じて半導体基板２の表層にソース／ドレイン形成用のイオン注入を行い、必要に応じてゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間、ゲート電極ＰＧの周囲などに層間絶縁膜（図示せず）を埋込み、この後、ビット線コンタクトＣＢ、ソース線コンタクトＣＳなどを形成し、その上層にビット線ＢＬの構造を形成するがこれらの詳細は本実施形態の特徴に関係しないため製造工程の説明を省略する。
【００５０】
本実施形態によれば、半導体基板２に素子分離溝３を形成し、当該素子分離溝３の内面に沿って上部が部分的に開口するＯ３−ＴＥＯＳ膜４ａを形成し、当該Ｏ３−ＴＥＯＳ膜４ａ上にポリシラザン膜４ｂを形成しているため、素子分離溝３内に形成されるポリシラザン膜４ｂの量を従来に比較して低減することができ、膜収縮に応じた引っ張り応力を小さくすることができ、転位による結晶欠陥不良を防止できる。しかも、ポリシラザン膜４ｂからの炭素の拡散を防止できる。
【００５１】
メモリセル領域Ｍ内においては、Ｏ３−ＴＥＯＳ膜４ａおよびポリシラザン膜４ｂの積層構造が適用されているため素子分離絶縁膜４内にボイドが形成されない。したがって、隣り合うメモリセルゲート電極ＭＧの構成要素間の寄生容量のばらつきを低減することができ、各メモリセルトランジスタＴｒｍの書込電圧、読出電圧の安定化を図ることができる。
【００５２】
特に、Ｏ３−ＴＥＯＳ膜４ａが、メモリセル領域Ｍの素子分離溝３の幅Ｗ１よりも広い幅Ｗ２の素子分離溝３を有する周辺回路領域Ｐ内において形成されているため、特に周辺回路領域Ｐ内においては膜収縮に応じた引っ張り応力を小さくすることができ、転位による結晶欠陥不良を防止できる。
【００５３】
周辺回路領域Ｐ内において、素子分離溝３内面に沿って形成されるＯ３−ＴＥＯＳ膜４ａは、当該素子分離溝３の側壁３ａおよび底部３ｂにそれぞれ沿って形成される膜厚の比率が１：１．５以下の比率であり、且つ当該素子分離溝３の底部３ｂにおいてはその膜厚が所定膜厚（５０［ｎｍ］）以上に形成されているため、より適切に引っ張り応力を低減することができ、転位による結晶欠陥不良を防止できる。
【００５４】
素子分離溝３内にＯ３−ＴＥＯＳ膜４ａを成膜したとしても、幅Ｗ１の狭いメモリセル領域Ｍの素子分離溝３の上開口内に入り込むスペースを確保した状態で、周辺回路領域Ｐの幅広な幅Ｗ２の素子分離溝３の底部３ｂ上の膜厚を稼ぐことができる。
【００５５】
（第２の実施形態）
図１２は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、Ｏ３−ＴＥＯＳ膜の成膜条件を変更したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００５６】
図１２は、図７に代わる製造段階の断面図を模式的に示している。この図１２に示すように、本実施形態においては、前述実施形態のＯ３−ＴＥＯＳ膜４ａの内下端部４ａａに代えて内下端部４ａｂとして符号を付している。Ｏ３−ＴＥＯＳ膜４ａは、メモリセル領域Ｍ内において、その内下端部４ａｂの面が前述実施形態の内下端部４ａａの面に比較して湾曲度が低く滑らかに形成されている。
【００５７】
メモリセル領域Ｍ、ダミー領域ＲＤ、周辺回路領域Ｐ内において、内下端部４ａｂは、前述実施形態における内下端部４ａａの深さに比較して半導体基板２の上面側に近接するように形成されている。したがって、素子分離溝３内におけるＯ３−ＴＥＯＳ膜４ａの埋込量が前述実施形態に比較して多くなり、その後、ポリシラザン膜４ｂがＯ３−ＴＥＯＳ膜４ａ上に形成されたとしても、半導体基板２の上面より下方における素子分離溝３内のポリシラザン量を削減することができる。
【００５８】
前述実施形態では、Ｏ３−ＴＥＯＳ膜４ａの成膜条件として成膜温度を４８０℃としたが、本実施形態では当該成膜温度よりも下げて３００℃として成膜する。その他の成膜条件は、Ｏ３流量：２７ｓｌｍ、ＴＥＯＳ流量：０．６ｇｍ、純水流量：８ｇｍに調整して成膜すると良い。
本実施形態によれば、前述の成膜条件（４８０℃未満の成膜温度条件）を適用しているため、前述実施形態に比較して素子分離溝３内のポリシラザン膜４ｂの成膜量をより削減することができ、引っ張り応力の低減効果がさらに得られる。
【００５９】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。周辺回路領域Ｐ内のゲート電極ＰＧは、高耐圧系トランジスタ、低耐圧系トランジスタの何れに適用しても良い。ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置に適用しても良いし、他の不揮発性半導体記憶装置に適用しても良い。メモリセル領域Ｍ内のダミー領域ＲＤよりの複数のメモリセルゲート電極ＭＧをダミー電極ＤＧとして構成した構造にも適用できる。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態を示す電気的構成図
【図２】フラッシュメモリ装置内において模式的に示す平面図
【図３】メモリセル領域内および周辺回路領域内の模式的な断面図
【図４】一製造段階を模式的に示す図３相当図（その１）
【図５】一製造段階を模式的に示す図３相当図（その２）
【図６】一製造段階を模式的に示す図３相当図（その３）
【図７】一製造段階を模式的に示す図３相当図（その４）
【図８】一製造段階を模式的に示す図３相当図（その５）
【図９】一製造段階を模式的に示す図３相当図（その６）
【図１０】一製造段階を模式的に示す図３相当図（その７）
【図１１】一製造段階を模式的に示す図３相当図（その８）
【図１２】本発明の第２の実施形態を示す図７相当図
【符号の説明】
【００６１】
図面中、３は素子分離溝、４ａはＯ３−ＴＥＯＳ膜、４ｂはポリシラザン膜、Ｐは周辺回路領域、Ｍはメモリセル領域を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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