(57)【要約】【課題】パワーオンリセット以外のリセットの場合に負荷を駆動し続け、パワーオンリセットの場合には、例えば負荷を駆動するための信号が与えられるまで、負荷を駆動しないようにすることが可能な負荷駆動装置、及び該負荷駆動装置を備える負荷駆動制御装置を提供する。【解決手段】電源ラインＢＬ側と接地電位との間に直列に接続されたコンデンサＣ１及び抵抗Ｒ１からなる微分器が電源ラインＢＬの電圧の立ち上がりを微分した微分電圧に基づいて、入力端子２２１，２３１を電源ラインＢＬに夫々プルアップする抵抗Ｒ４，Ｒ１４の入力端子２２１，２３１側と接地電位との間にダイオードＤ３，Ｄ１３を介して接続されたＦＥＴＱ１が、少なくとも入力端子２２１，２３１に入出力ポート３５，３６より負荷Ｌ１，Ｌ２を駆動するための信号を与えられるまで導通する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源がオンされた時から所定時間の経過後に負荷を駆動するための信号が与えられる入力端子を有し、該入力端子は所定の回路素子を介して前記電源に基づく所定電位に接続してあり、前記入力端子の電圧の高低に基づいて前記負荷を駆動する負荷駆動装置において、
前記電源の電圧を微分する微分器と、
該微分器で微分した微分値に基づいて前記回路素子の前記入力端子側の電圧を前記負荷を駆動しない電圧に制限する電圧制限器と
を備えることを特徴とする負荷駆動装置。
【請求項２】
前記微分器は、前記電源がオフする場合の時定数をオンする場合の時定数より小さくしてあることを特徴とする請求項１に記載の負荷駆動装置。
【請求項３】
電源がオンされた時から所定時間の経過後に負荷を駆動するための信号が与えられる入力端子を有し、該入力端子は所定の回路素子を介して前記電源に基づく所定電位に接続してあり、前記入力端子の電圧の高低に基づいて前記負荷を駆動する負荷駆動装置において、
前記電源側及び接地側の間に直列に接続されたコンデンサ及び抵抗からなり、前記電源の電圧を微分する微分器と、
接地側及び前記回路素子の前記入力端子側の間に接続されており、前記微分器で微分した微分値に基づいて導通するスイッチング素子からなる電圧制限器と
を備えることを特徴とする負荷駆動装置。
【請求項４】
前記微分器は、前記コンデンサ及び抵抗の接続点と接地側との間に、前記電源の電圧が立ち下がる（又は立ち上がる）時に導通する方向にダイオードを接続してあることを特徴とする請求項３に記載の負荷駆動装置。
【請求項５】
前記スイッチング素子は、導通を制御するための端子を有し、
該端子にアノードが接続されており、前記負荷が駆動された場合に接地側へ導通するダイオードを備えること
を特徴とする請求項３又は４に記載の負荷駆動装置。
【請求項６】
前記電圧制限器は、前記微分値が所定の正の閾値（又は負の閾値）を越える場合に動作するようにしてあり、
前記微分器は、前記時間が経過するまで微分値が前記閾値を越えるようにしてあること
を特徴とする請求項１から５までの何れか１項に記載の負荷駆動装置。
【請求項７】
前記電圧制限器及び回路素子の接続点と前記入力端子との間に抵抗を接続してあり、
該抵抗の抵抗値は、前記信号が前記負荷を駆動するように与えられた場合、前記電圧制限器の動作に関わらず前記入力端子の電圧が前記負荷を駆動する電圧を越えることになる値にしてあることを特徴とする請求項１から６までの何れか１項に記載の負荷駆動装置。
【請求項８】
電源がオンされた時から所定時間の経過後に負荷を駆動するための信号が与えられる入力端子と、前記電源に基づく所定電位及び前記入力端子の間に接続された所定の回路素子と、前記入力端子の電圧の高低に基づいて前記負荷を駆動する駆動回路とを備える負荷駆動装置において、
前記入力端子の電圧の立ち上がり（又は立ち下がり）を遅延させる遅延器を備え、
前記駆動回路は、前記遅延器が遅延させた遅延電圧の高低に基づいて前記負荷を駆動するようにしてあること
を特徴とする負荷駆動装置。
【請求項９】
電源がオンされた時から所定時間の経過後に負荷を駆動するための信号が与えられる入力端子と、前記電源に基づく所定電位及び前記入力端子の間に接続された所定の回路素子と、前記入力端子の電圧の高低に基づいて前記負荷を駆動する駆動回路とを備える負荷駆動装置において、
前記入力端子及び接地側の間に直列に接続された抵抗及びコンデンサからなり、前記入力端子の電圧の立ち上がり（又は立ち下がり）を遅延させる遅延器を備え、
前記駆動回路は、前記遅延器が遅延させた遅延電圧の高低に基づいて前記負荷を駆動するようにしてあること
を特徴とする負荷駆動装置。
【請求項１０】
前記駆動回路は、前記遅延電圧が所定の正の閾値（又は負の閾値）を越える場合に動作するようにしてあり、
前記遅延器は、前記時間が経過するまで遅延電圧が前記閾値を越えないようにしてあること
を特徴とする請求項８又は９に記載の負荷駆動装置。
【請求項１１】
請求項１から１０までの何れか１項に記載の負荷駆動装置と、
前記信号を前記入力端子に与える信号出力手段と、
該信号出力手段が前記信号を与える前に前記負荷の駆動状態を検出する手段とを備え、
該手段が検出した駆動状態に基づいて、前記信号出力手段が前記信号を与えるようにしてあること
を特徴とする負荷駆動制御装置。
【請求項１２】
前記信号出力手段が前記負荷を駆動させるように前記信号を与えているか否かを記憶する不揮発性の記憶手段を備え、
前記信号出力手段は、前記記憶手段の記憶内容に基づいて、前記信号を与えるようにしてあること
を特徴とする請求項１１に記載の負荷駆動制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路リセットの場合に負荷を駆動するための信号が絶たれる負荷駆動装置、及び該負荷駆動装置を備える負荷駆動制御装置に関する。
【背景技術】
【０００２】
近年、マイクロコンピュータの利用が盛んになり、電気機器における様々な入出力制御が、ハードウエア及び組み込みソフトウエアの組み合わせによって実現されている。例えば、マイクロコンピュータが出力した信号に基づいて負荷への電源供給を制御することにより、負荷を駆動するようなことが普通に行われている。
【０００３】
ところで、過渡的な状態であるパワーオンリセットの場合、及び異常が検出された状態であるウオッチドッグタイマによるリセットの場合には、ハードウエア及びソフトウエアの両面から考慮すべきことが多い。特にマイクロコンピュータの入出力ポートのようにリセット時に出力インピーダンスがハイインピーダンスとなる端子から出力される信号を用いて負荷の駆動を制御する場合には注意が必要である。
【０００４】
一例として、入出力ポートから出力される信号が論理ハイのときに負荷を駆動（オン）し、ウオッチドッグタイマによるリセットが発生したときにも負荷を駆動し続ける場合は、入出力ポートの端子を正の電位に抵抗器でプルアップしておく必要がある。この場合、パワーオンリセットのときに前記信号が論理ハイとなる時があるため、ソフトウエアによる制御が開始される前から負荷が一時的に駆動されることとなる。
【０００５】
例えば特許文献１では、モータ駆動回路のＨ型ブリッジ回路を構成するＦＥＴのゲートを駆動するＣＰＵ（ここではマイクロコンピュータを指す）の出力端子をプルアップ抵抗で電源側にプルアップし、ウオッチドッグタイマによるリセットの場合に前記ＦＥＴの一部をオン状態にしてモータに発電制動を作用させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２２２４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示された技術を一般的な負荷の駆動に応用した場合、望むと望まないとに関わらずパワーオンリセットのときに負荷が一時的に駆動されるという問題があった。
【０００８】
本発明は斯かる事情に鑑みてなされたものであり、その目的とするところは、パワーオンリセット以外のリセットの場合に負荷を駆動し続け、パワーオンリセットの場合には、例えば負荷を駆動するための信号が与えられるまで、負荷を駆動しないようにすることが可能な負荷駆動装置、及び該負荷駆動装置を備える負荷駆動制御装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る負荷駆動装置は、電源がオンされた時から所定時間の経過後に負荷を駆動するための信号が与えられる入力端子を有し、該入力端子は所定の回路素子を介して前記電源に基づく所定電位に接続してあり、前記入力端子の電圧の高低に基づいて前記負荷を駆動する負荷駆動装置において、前記電源の電圧を微分する微分器と、該微分器で微分した微分値に基づいて前記回路素子の前記入力端子側の電圧を前記負荷を駆動しない電圧に制限する電圧制限器とを備えることを特徴とする。
【００１０】
本発明にあっては、正の電圧（又は負の電圧）を与える電源から得られる正の所定電位（又は負の所定電位）に入力端子をプルアップ（又はプルダウン）する回路素子の入力端子側の電圧を、電源の電圧を微分した微分値に基づいて負荷を駆動しない正の電圧（又は負の電圧）に制限する。
これにより、電源の電圧が立ち上がる（又は立ち下がる）場合、微分値が正方向（又は負方向）に大きくなったときに、入力端子の電圧が負荷を駆動するに足りるレベルを越えないようにする。
【００１１】
本発明に係る負荷駆動装置は、前記微分器は、前記電源がオフする場合の時定数をオンする場合の時定数より小さくしてあることを特徴とする。
【００１２】
本発明にあっては、電源の電圧を微分する場合、電源がオフする方向に微分するときは、オンする方向に微分するときよりも小さい時定数で微分するため、微分値が微分前の値に戻るまでの時間は、電源がオンするときよりもオフするときの方が短い。
これにより、例えば、電源の電圧を立ち上げる場合に、外部の電源を接続するための接点にチャタリングが発生して電源が短時間内にオン／オフを繰り返したとしても、微分値の波形の下側（又は上側）の包絡線が接地電位から離れることを抑制する。この場合、電源が断続的にオンしたとしても、オンの都度微分値が正方向（又は負方向）に大きくなって入力端子の電圧を制限する。
従って、チャタリング時間より大きい時定数で入力端子の電圧を積分して遅延させ、積分値の高低に基づいて負荷を駆動することとした場合は、電源が短時間内にオン／オフを繰り返したとしても、積分値が負荷を駆動するに足りるレベルを越えないようにすることができる。
【００１３】
本発明に係る負荷駆動装置は、電源がオンされた時から所定時間の経過後に負荷を駆動するための信号が与えられる入力端子を有し、該入力端子は所定の回路素子を介して前記電源に基づく所定電位に接続してあり、前記入力端子の電圧の高低に基づいて前記負荷を駆動する負荷駆動装置において、前記電源側及び接地側の間に直列に接続されたコンデンサ及び抵抗からなり、前記電源の電圧を微分する微分器と、接地側及び前記回路素子の前記入力端子側の間に接続されており、前記微分器で微分した微分値に基づいて導通するスイッチング素子からなる電圧制限器とを備えることを特徴とする。
【００１４】
本発明にあっては、正の電圧（又は負の電圧）を与える電源側と接地側との間に直列に接続されたコンデンサ及び抵抗からなる微分器が電源の電圧を微分した微分値に基づいて、回路素子の入力端子側と接地側との間に接続されたスイッチング素子が導通する。
これにより、電源の電圧が立ち上がる（又は立ち下がる）場合、微分値が正方向（又は負方向）に大きくなったときにスイッチング素子が導通して、入力端子の電圧が負荷を駆動するに足りるレベルを越えないようにする。
【００１５】
本発明に係る負荷駆動装置は、前記微分器は、前記コンデンサ及び抵抗の接続点と接地側との間に、前記電源の電圧が立ち下がる（又は立ち上がる）時に導通する方向にダイオードを接続してあることを特徴とする。
【００１６】
本発明にあっては、微分器のコンデンサ及び抵抗の接続点と接地側とに夫々ダイオードのカソードとアノードと（又はアノードとカソードと）を接続してあり、電源の電圧が立ち下がる（又は立ち上がる）時にダイオードが導通する。
つまり、微分器が電源の電圧を微分する場合、電源がオンする方向に微分するときの時定数はコンデンサ及び抵抗で決まり、電源がオフする方向に微分するときの時定数はダイオードと並列に接続された抵抗の抵抗値分だけ小さくなるため、微分値が微分前の値に戻るまでの時間がその分だけ短くなる。
これにより、例えば、電源の電圧が立ち上がる場合に、外部の電源を接続するための接点にチャタリングが発生して電源が短時間内にオン／オフを繰り返したとしても、微分値の波形の下側（又は上側）の包絡線が接地電位から離れることを抑制する。この場合、電源が断続的にオンしたとしても、オンの都度微分値が正方向（又は負方向）に大きくなって前記スイッチング素子が導通し、入力端子の電圧を制限する。
従って、チャタリング時間より大きい時定数で入力端子の電圧を積分して遅延させ、積分値の高低に基づいて負荷を駆動することとした場合は、電源が短時間内にオン／オフを繰り返したとしても、積分値が負荷を駆動するに足りるレベルを越えないようにすることができる。
【００１７】
本発明に係る負荷駆動装置は、前記スイッチング素子は、導通を制御するための端子を有し、該端子にアノードが接続されており、前記負荷が駆動された場合に接地側へ導通するダイオードを備えることを特徴とする。
【００１８】
本発明にあっては、スイッチング素子の導通を制御するための端子にアノードが接続されたダイオードが、負荷が駆動された場合に接地側へ導通する。
これにより、例えば、電源の電圧が立ち上がって負荷が駆動されている場合、電源の電圧が更に上昇（又は下降）して微分器の微分値が正方向（又は負方向）に大きくなったとしても、スイッチング素子の制御端子には接地側の電位が与えられるため、スイッチング素子は導通することがない。
従って、入力端子の電圧が負荷を駆動するに足りるレベルを超え続けるようにする。
【００１９】
本発明に係る負荷駆動装置は、前記電圧制限器は、前記微分値が所定の正の閾値（又は負の閾値）を越える場合に動作するようにしてあり、前記微分器は、前記時間が経過するまで微分値が前記閾値を越えるようにしてあることを特徴とする。
【００２０】
本発明にあっては、電源がオンされた時から所定時間が経過するまで、微分器の微分値が所定の正の閾値（又は負の閾値）を越えるようにしてあるため、微分値が前記閾値を越える場合に動作する電圧制限器が、所定時間が経過するまで動作し続ける。
これにより、電源がオンされた時から少なくとも負荷を駆動するための信号が入力端子に与えられるまでは、電圧制限器が入力端子の電圧を制限して負荷を駆動するに足りるレベルを越えないようにする。
【００２１】
本発明に係る負荷駆動装置は、前記電圧制限器及び回路素子の接続点と前記入力端子との間に抵抗を接続してあり、該抵抗の抵抗値は、前記信号が前記負荷を駆動するように与えられた場合、前記電圧制限器の動作に関わらず前記入力端子の電圧が前記負荷を駆動する電圧を越えることになる値にしてあることを特徴とする。
【００２２】
本発明にあっては、電圧制限器及び回路素子の接続点と入力端子との間に接続された抵抗の抵抗値は、入力端子に前記信号が負荷を駆動するように与えられた場合に、電圧制限器が入力端子の電圧を制限している／いないに関わらず、入力端子の電圧が負荷を駆動するに足りるレベルを越えることになる値とする。
これにより、電圧制限器が短絡又は開放の何れの方向に故障したとしても、負荷を駆動するための信号が与えられた場合に負荷を駆動することができる。また、前記信号に基づいて負荷を駆動している場合に、電源の電圧が急上昇して電圧制限器が入力端子の電圧を制限したとしても、負荷の駆動を継続することができる。
【００２３】
本発明に係る負荷駆動装置は、電源がオンされた時から所定時間の経過後に負荷を駆動するための信号が与えられる入力端子と、前記電源に基づく所定電位及び前記入力端子の間に接続された所定の回路素子と、前記入力端子の電圧の高低に基づいて前記負荷を駆動する駆動回路とを備える負荷駆動装置において、前記入力端子の電圧の立ち上がり（又は立ち下がり）を遅延させる遅延器を備え、前記駆動回路は、前記遅延器が遅延させた遅延電圧の高低に基づいて前記負荷を駆動するようにしてあることを特徴とする。
【００２４】
本発明にあっては、正の電圧（又は負の電圧）を発生する電源から得られる正の所定電位（又は負の所定電位）に所定の回路素子を介して接続された入力端子の電圧の立ち上がり（又は立ち下がり）を時間遅延させ、遅延させた遅延電圧の高低に基づいて駆動回路が負荷を駆動する。
これにより、回路素子によって所定電位にプルアップ（又はプルダウン）された入力端子の電圧が、電源の電圧と共に立ち上がる（又は立ち下がる）場合、入力端子の電圧の立ち上がり（又は立ち下がり）を遅延させた遅延電圧が低い（又は高い）ときに、駆動回路が負荷を駆動しないようにする。
【００２５】
本発明に係る負荷駆動装置は、電源がオンされた時から所定時間の経過後に負荷を駆動するための信号が与えられる入力端子と、前記電源に基づく所定電位及び前記入力端子の間に接続された所定の回路素子と、前記入力端子の電圧の高低に基づいて前記負荷を駆動する駆動回路とを備える負荷駆動装置において、前記入力端子及び接地側の間に直列に接続された抵抗及びコンデンサからなり、前記入力端子の電圧の立ち上がり（又は立ち下がり）を遅延させる遅延器を備え、前記駆動回路は、前記遅延器が遅延させた遅延電圧の高低に基づいて前記負荷を駆動するようにしてあることを特徴とする。
【００２６】
本発明にあっては、入力端子及び接地側の間に直列に接続された抵抗及びコンデンサからなる遅延器が入力端子の電圧の立ち上がり（又は立ち下がり）を遅延させ、遅延させた遅延電圧の高低に基づいて駆動回路が負荷を駆動する。
これにより、回路素子によって所定電位にプルアップ（又はプルダウン）された入力端子の電圧が、電源の電圧と共に立ち上がる（又は立ち下がる）場合、入力端子の電圧の立ち上がり（又は立ち下がり）を遅延させた遅延電圧が低い（又は高い）ときに、駆動回路が負荷を駆動しないようにする。
【００２７】
本発明に係る負荷駆動装置は、前記駆動回路は、前記遅延電圧が所定の正の閾値（又は負の閾値）を越える場合に動作するようにしてあり、前記遅延器は、前記時間が経過するまで遅延電圧が前記閾値を越えないようにしてあることを特徴とする。
【００２８】
本発明にあっては、電源がオンされた時から所定時間が経過するまで、遅延器の遅延電圧が所定の正の閾値（又は負の閾値）を越えないようにしてあるため、遅延電圧が前記閾値を越える場合に動作する駆動回路が、所定時間が経過するまで動作しない。
これにより、電源がオンされた時から少なくとも負荷を駆動するための信号が入力端子に与えられるまでは、遅延器が入力端子の電圧の立ち上がり（又は立ち下がり）を遅延させ、遅延電圧が、駆動回路が負荷を駆動するに足りるレベルを越えないようにする。
【００２９】
本発明に係る負荷駆動制御装置は、上述した発明の何れか１つに記載の負荷駆動装置と、前記信号を前記入力端子に与える信号出力手段と、該信号出力手段が前記信号を与える前に前記負荷の駆動状態を検出する手段とを備え、該手段が検出した駆動状態に基づいて、前記信号出力手段が前記信号を与えるようにしてあることを特徴とする。
【００３０】
本発明にあっては、負荷駆動装置の入力端子に信号を与える前に負荷の駆動状態を検出し、検出した駆動状態に応じて負荷を駆動させるための信号を入力端子に与える。
これにより、負荷が既に駆動されている場合（又は駆動されていない場合）、入力端子に与える信号が負荷を駆動させる（又はさせない）ようにする。
従って、例えば、ウオッチドッグタイマによるリセットの場合は、負荷駆動装置に負荷の駆動を継続させるように信号を与える。また、パワーオンリセットの場合は、負荷駆動装置に負荷を駆動しない状態を継続させるように信号を与える。
【００３１】
本発明に係る負荷駆動制御装置は、前記信号出力手段が前記負荷を駆動させるように前記信号を与えているか否かを記憶する不揮発性の記憶手段を備え、前記信号出力手段は、前記記憶手段の記憶内容に基づいて、前記信号を与えるようにしてあることを特徴とする。
【００３２】
本発明にあっては、負荷を駆動させるように信号を与えているか否かを不揮発性のメモリに記憶する。その後、リセットが発生した場合、メモリの記憶内容に基づいて、負荷を駆動させるための信号を入力端子に与える。
これにより、例えば、電源が一旦オフされた後に再度オンされた場合、前回電源がオンされていたときと同じようにして入力端子に信号を与える。
【発明の効果】
【００３３】
本発明によれば、回路素子が所定電位に向けて上昇（又は下降）させる入力端子の電圧を、負荷を駆動しない電圧に制限する。
これにより、電源の電圧が立ち上がる（又は立ち下がる）場合、入力端子の電圧が負荷を駆動するに足りるレベルを越えないようにする。
従って、パワーオンリセット以外のリセットの場合に負荷を駆動し続け、パワーオンリセットの場合には、例えば負荷を駆動するための信号が与えられるまで、負荷を駆動しないようにすることが可能となる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１に係る負荷駆動制御装置の接続例を示す回路図である。
【図２】電源ラインの電圧が立ち上がった場合の負荷駆動制御装置の動作の例を示すタイミングチャートである。
【図３】コンデンサ及び抵抗の接続点に現れる微分電圧を模式的に示す説明図である。
【図４】ＷＤＴによるリセットが発生した場合の負荷駆動制御装置の動作の例を示すタイミングチャートである。
【図５】ＷＤＴによるリセットが発生した場合の負荷駆動制御装置の動作の例を示すタイミングチャートである。
【図６】入力端子の電圧に応じて駆動信号を出力するＣＰＵの処理手順を示すフローチャートである。
【図７】出力ポート設定のサブルーチンに係るＣＰＵの処理手順を示すフローチャートである。
【図８】ＲＡＭに記憶した負荷の駆動状態を読み出して駆動信号を出力するＣＰＵの処理手順を示すフローチャートである。
【図９】本発明の実施の形態２に係る負荷駆動制御装置の接続例を示す回路図である。
【図１０】電源ラインの電圧が立ち上がった場合の負荷駆動制御装置の動作の例を示すタイミングチャートである。
【図１１】ＷＤＴによるリセットが発生した場合の負荷駆動制御装置の動作の例を示すタイミングチャートである。
【図１２】駆動回路の出力の電圧に応じて駆動信号を出力するＣＰＵの処理手順を示すフローチャートである。
【発明を実施するための形態】
【００３５】
以下、本発明に係る負荷駆動装置を、負荷の駆動を制御する負荷駆動制御装置に適用した実施の形態について詳述する。
（実施の形態１）
図１は、本発明の実施の形態１に係る負荷駆動制御装置１の接続例を示す回路図である。図中１は負荷駆動制御装置であり、負荷駆動制御装置１は、ＥＣＵからなる負荷Ｌ１，Ｌ２を夫々駆動する駆動回路２２，２３及び微分電圧増幅回路２１を有する負荷駆動装置２と、駆動回路２２，２３の入力端子２２１，２３１に夫々負荷Ｌ１，Ｌ２を駆動するための信号（以下、駆動信号という）を与える制御部３とを備える。負荷駆動装置２及び制御部３は、ヒューズＦ１を介して外部のバッテリ（電源）Ｂ１から正の電圧を与えられる電源ライン（所定電位）ＢＬと接続されている。
【００３６】
微分増幅回路２１は、電源ラインＢＬにアノードを接続してあり電源ラインＢＬの電圧の立ち上がりで導通するダイオードＤ１と、ダイオードＤ１のカソード及び接地電位との間に直列に接続されて微分器を構成するコンデンサＣ１及び抵抗Ｒ１，Ｒ２とを備える。コンデンサＣ１のダイオードＤ１側及び抵抗Ｒ１側と接地電位との間には、夫々抵抗Ｒ３及びダイオードＤ２が接続されており、ダイオードＤ２は接地電位側がアノードとなるようにしてある。抵抗Ｒ１，Ｒ２の接続点には、ソース接地のＮチャネル型の電界効果トランジスタ（以下、ＦＥＴという）Ｑ１のゲートに接続されており、ＦＥＴＱ１のドレインは、駆動回路２２，２３のダイオードＤ３，Ｄ１３のカソードに接続されている。
【００３７】
駆動回路２３が有するダイオードＤ１３，Ｄ１４、コンデンサＣ１２、抵抗Ｒ１４〜Ｒ１９、ＦＥＴＱ１２〜Ｑ１４、及びツェナーダイオードＺＤ１１は、夫々駆動回路２２が有するダイオードＤ３，Ｄ４、コンデンサＣ２、抵抗Ｒ４〜Ｒ９、ＦＥＴＱ２〜Ｑ４、及びツェナーダイオードＺＤ１と接続構成が同様であるため、以下では駆動回路２２の接続構成を中心に説明する。
【００３８】
ダイオードＤ３のアノードは、抵抗Ｒ４（所定の回路素子）を通じて電源ラインＢＬにプルアップしてあり、抵抗Ｒ４及び前記アノードの接続点と入力端子２２１との間には、抵抗Ｒ５が接続されている。入力端子２２１及び接地電位の間には、抵抗Ｒ５を通じて入力端子２２１に印加される電圧を分圧するための抵抗Ｒ６が接続されている。入力端子２２１及び接地電位の間には、更に、抵抗Ｒ７及びコンデンサＣ２が直列に接続されており、抵抗Ｒ７及びコンデンサＣ２の接続点は、ソース接地のＮチャネル型のＦＥＴＱ２のゲートに接続されている。抵抗Ｒ７及びコンデンサＣ２は、入力端子２２１の電圧を僅かに遅延させてＦＥＴＱ２のゲートに与えるための積分器である。
【００３９】
ＦＥＴＱ２のドレインは、一端子が電源ラインＢＬに接続された抵抗Ｒ９の他端子と、ソース及びドレインが夫々電源ラインＢＬ及び負荷Ｌ１に接続されたＰチャネル型ＦＥＴＱ３，Ｑ４のゲートとに抵抗Ｒ８を介して接続されている。抵抗Ｒ９には、カソードが電源ラインＢＬに接続されたツェナーダイオードＺＤ１が並列に接続されている。
ＦＥＴＱ２のドレインは、また、アノードがＦＥＴＱ１のゲートに接続されたダイオードＤ４のカソードに接続されている。ダイオードＤ４のアノードには、駆動回路２３のダイオードＤ１４のアノードが接続されている。
【００４０】
制御部３の中枢となるのはＣＰＵ３１であり、ＣＰＵ３１は、プログラム等の情報を記憶するＲＯＭ３２、一時的に発生した情報を記憶する不揮発性のＲＡＭ（記憶手段）３３、及び時間を計時するためのタイマ（ＴＩＭ）３４と互いにバス接続されている。ＣＰＵ３１は、ＲＯＭ３２に予め格納されている制御プログラムに従って入出力、演算等の処理を実行する。ＣＰＵ３１には、また、駆動回路２２，２３夫々の入力端子２２１，２３１に駆動信号を与えるための入出力ポート（Ｉ／Ｏ、信号出力手段）３５，３６がバス接続されている。
【００４１】
以下、上述した構成における負荷駆動制御装置１の動作を場合分けして説明する。
（１）電源の電圧が立ち上がった場合
図２は、電源ラインＢＬの電圧が立ち上がった場合の負荷駆動制御装置１の動作の例を示すタイミングチャートである。図中横軸は時間（ｔ）を表し、縦軸は、電源ラインＢＬの電圧（オン／オフ）、又は負荷駆動制御装置１の各部の電圧（Ｈ／Ｌ）を表す。図２（ａ）〜（ｇ）は、夫々電源ラインＢＬの電圧、ＦＥＴＱ１のゲートの電圧、ＦＥＴＱ１のドレインの電圧、入力端子２２１の電圧、ＦＥＴＱ２のドレインの電圧、入出力ポート３５が出力する駆動信号の電圧、及びＦＥＴＱ３，Ｑ４のドレインの電圧を示す。
【００４２】
尚、抵抗Ｒ７及びコンデンサＣ２による時間遅れは、上記微分器の時定数に相当する時間より遙かに短いため、図２（ｄ）では、入力端子２２１の電圧とＦＥＴＱ２のゲートの電圧とがほぼ同時刻に変化するものとして示してある。また、時刻ｔ０で図２（ａ）に示す電源ラインＢＬの電圧が立ち上がって制御部３にパワーオンリセットが発生し、パワーオンリセットが解除された後は、ＣＰＵ３１が、時刻ｔ１までの間に入出力ポート３５，３６の初期化を含む初期化処理を行うものとする。これにより、時刻ｔ０からｔ１までの間は、図２（ｆ）に示すように、駆動信号の信号源インピーダンスがハイインピーダンスになるものとする（以下同様）。
【００４３】
（１−１）時刻ｔ０〜ｔ１まで（所定時間）
時刻ｔ０で電源ラインＢＬの電圧の立ち上がりがコンデンサＣ１により微分され、正の微分電圧（微分値）が抵抗Ｒ１，Ｒ２で分圧されてＦＥＴＱ１のゲートに印加される。これにより、ＦＥＴＱ１がオンしてドレインが“Ｌ”となり、ダイオードＤ３が導通するため、抵抗Ｒ４，Ｒ５の接続点の電圧が低下して“Ｌ”となる。このため、入力端子２２１の電圧及びＦＥＴＱ２のゲートの電圧も“Ｌ”となってＦＥＴＱ２はオフとなり、ＦＥＴＱ２のドレイン及びＦＥＴＱ３，Ｑ４のゲートには抵抗Ｒ９を通じて電源ラインＢＬの電圧が印加される。従って、ＦＥＴＱ３，Ｑ４がオフしてドレインが“Ｌ”となり、負荷Ｌ１が駆動されない状態となる。
【００４４】
このように、ＦＥＴＱ１は、ダイオードＤ３を通じて抵抗Ｒ４，Ｒ５の接続点の電圧を“Ｌ”に制限するスイッチング素子（電圧制限器）として機能する。
尚、ダイオードＤ４，Ｄ１４は、カソードがアノードより高電位となるため、導通しない状態となっている。また、ダイオードＤ３，Ｄ１３は、駆動回路２２のＦＥＴＱ２のドレイン電圧と駆動回路２３のＦＥＴＱ１３のドレイン電圧とが互いに干渉し合うのを防止する役目も果たしている。
【００４５】
（１−２）時刻ｔ１
時刻ｔ１でＣＰＵ３１が初期化処理を終えた場合、ＣＰＵ３１は、負荷Ｌ１の駆動状態を検出するために、入力ポートに設定してある入出力ポート３５より入力端子２２１の電圧（Ｈ／Ｌ）を取り込む。その後、ＣＰＵ３１は、入出力ポート３５を出力ポートに設定変更し、先に取り込んだ電圧の“Ｈ／Ｌ”に対応するように駆動信号の“Ｈ／Ｌ”を決定して入出力ポート３５より出力する。これにより、駆動信号は“Ｌ”が出力される。
【００４６】
（１−３）時刻ｔ２
コンデンサＣ１及び抵抗Ｒ１，Ｒ２によって決まる時定数で上記微分電圧が低下し、時刻ｔ２で所定の正の閾値を下回った場合、ＦＥＴＱ１のゲートの電圧が、ＦＥＴＱ１のオン／オフを反転させる閾値に達する。この場合、ＦＥＴＱ１がオフとなり、ドレインの電圧は、抵抗Ｒ４にプルアップされて“Ｈ”となるが、入力端子２２１には既に“Ｌ”の駆動信号が与えられているため、入力端子２２１の電圧に変化は生じない。従って、負荷Ｌ１が駆動されない状態が継続する。
【００４７】
（１−４）時刻ｔ３
本実施の形態１にあっては、時刻ｔ０以前に電源がオンされているときの駆動信号の“Ｈ／Ｌ”の状態をＲＡＭ３３に記憶してある。ＣＰＵ３１は、時刻ｔ３でＲＡＭ３３より上記状態を読み出し、読み出した状態の“Ｈ／Ｌ” に対応するように駆動信号の“Ｈ／Ｌ”を決定して入出力ポート３５より出力する。
例えば、駆動状態として“Ｈ”を記憶していたとき、ＣＰＵ３１は、時刻ｔ３で駆動信号を“Ｈ”とする。これにより、入力端子２２１及びＦＥＴＱ２のゲートの電圧が“Ｈ”となり、ＦＥＴＱ２がオンしてドレインが“Ｌ”となる。従って、ＦＥＴＱ３，Ｑ４がオンしてドレインが“Ｈ”となり、負荷Ｌ１が駆動される状態となる。また、ＦＥＴＱ２のドレインが“Ｌ”となることにより、ダイオードＤ４が導通してＦＥＴＱ１のゲートの電圧を確実に“Ｌ”とする。
【００４８】
（２）電源の電圧が立ち上がるときにオン／オフを繰り返す場合
例えばバッテリＢ１を負荷駆動制御装置１に接続する場合、電源ラインＢＬの電圧が上下に変化するときは、電源ラインＢＬの電圧の立ち上がり及び立ち下がりがコンデンサＣ１によって微分されることとなる。
図３は、コンデンサＣ１及び抵抗Ｒ１の接続点に現れる微分電圧を模式的に示す説明図である。図３（ａ）は、仮にダイオードＤ２がない場合の微分電圧を示し、図３（ｂ）は、ダイオードを図１のとおり接続してある場合の微分電圧を示す。
【００４９】
（２−１）図３（ａ）に示す場合
ダイオードＤ２がない場合、電源ラインＢＬの電圧が立ち下がるときの微分器の時定数を決定する抵抗は、抵抗Ｒ１〜Ｒ３を直列に接続したものと等価になるため、このときの時定数は、前記電源がオンするときの時定数より大きくなることはない。この場合の微分電圧は、高／低変化する微分電圧によってコンデンサＣ１が充放電されるときに出入りする電荷の量が等しくなるまで、下側の包絡線が接地電位から負方向に離れるようになる。従って、微分電圧が低下してＦＥＴＱ１がオンしなくなる虞がある。
【００５０】
（２−２）図３（ｂ）に示す場合
ダイオードＤ２を図１のとおり接続してある場合、電源ラインＢＬの電圧が立ち下がるときは、ダイオードＤ１が導通せずダイオードＤ２が導通するため、抵抗Ｒ３が微分器の時定数を決定する抵抗となる。ここで抵抗Ｒ３の抵抗値を抵抗Ｒ１及びＲ２の直列抵抗値より十分小さくした場合は、電源ラインＢＬの電圧が立ち上がった後にコンデンサＣ１の抵抗Ｒ１側から流出した正の電荷が、前記電源が立ち下がった後の比較的短い時間内に抵抗Ｒ３及びダイオードＤ２を通じて流入するようになる。従って、微分電圧の下側の包絡線が接地電位から負方向に離れることがないため、電源ラインＢＬの電圧が立ち上がった場合に、安定してＦＥＴＱ１を導通させることができる。
【００５１】
この場合、更に、抵抗Ｒ７及びコンデンサＣ２による遅れ時間を、電源ラインＢＬの電圧がオン／オフを繰り返す周期より比較的大きくしたときは、ＦＥＴＱ２がオフし続けるようにすることができる。これにより、ＦＥＴＱ３，Ｑ４もオフし続けるため、電源ラインＢＬの電圧がオン／オフを繰り返す場合であっても、負荷Ｌ１が駆動されない状態を継続させることができる。
【００５２】
（３）駆動信号により負荷Ｌ１が駆動されている場合
次に、図２の時刻ｔ３が過ぎ、ＣＰＵ３１が“Ｈ／Ｌ”の駆動信号を駆動回路２２に与える制御を行っている場合について説明する。
（３−１）ＦＥＴＱ１が故障した場合
ＦＥＴＱ１が、ドレイン及びソースが短絡する方向に故障した場合、ダイオードＤ３が導通して抵抗Ｒ４，Ｒ５の接続点の電圧が常に“Ｌ”となる。本実施の形態１にあっては、この場合にも入力端子２２１の電圧を“Ｈ”にする駆動電圧が与えられたときは、ＦＥＴＱ２がオンするように抵抗Ｒ５の抵抗値を定めてある。また、ＦＥＴＱ１が、ドレインが開放となる方向に故障した場合は、図２の時刻ｔ２以降におけるＦＥＴＱ１の状態と変わりがない。従って、ＦＥＴＱ１が、短絡又は開放の何れの方向に故障したとしても、駆動回路２２は、ＣＰＵ３１から“Ｈ”（又は“Ｌ”）の駆動信号を与えられた場合に、負荷Ｌ１を駆動する（又は駆動しないようにする）ことができる。
【００５３】
（３−２）電源ラインＢＬの電圧が変動した場合
入力端子２２１の電圧を“Ｈ”にする駆動電圧が与えられてＦＥＴＱ２がオンしている場合に電源ラインＢＬの電圧が急激に上昇したときは、前記電圧の上昇分の立ち上がりがコンデンサＣ１により微分され、正の微分電圧（微分値）が抵抗Ｒ１，Ｒ２で分圧されてＦＥＴＱ１のゲートに印加される。これにより、ＦＥＴＱ１がオンしてドレインが“Ｌ”となり、ダイオードＤ３が導通して抵抗Ｒ４，Ｒ５の接続点の電圧が“Ｌ”となる。この場合は、ＦＥＴＱ１が、ドレイン及びソースが短絡する方向に故障した場合、即ち（３−１）で上述した場合と同様であるため、駆動回路２２は、負荷Ｌ１を駆動し続けることができる。
【００５４】
（４）ＷＤＴ（ウオッチドッグタイマ）によるリセットの場合
図４，５は、ＷＤＴによるリセットが発生した場合の負荷駆動制御装置１の動作の例を示すタイミングチャートである。図４，５では、夫々ＷＤＴによるリセットが発生したときに負荷Ｌ１を駆動していた場合と駆動していなかった場合とについて図示してある。図中横軸は時間（ｔ）を表し、縦軸は、電源ラインＢＬの電圧（オン／オフ）、又は負荷駆動制御装置１の各部の電圧（Ｈ／Ｌ）を表す。図４（ａ）〜（ｇ）は、夫々電源ラインＢＬの電圧、ＦＥＴＱ１のゲートの電圧、ＦＥＴＱ１のドレインの電圧、入力端子２２１の電圧、ＦＥＴＱ２のドレインの電圧、入出力ポート３５が出力する駆動信号の電圧、及びＦＥＴＱ３，Ｑ４のドレインの電圧を示す（図５においても同様）。
【００５５】
（４−１）図４に示す場合
時刻ｔ０までは、図４（ｇ）に示すようにＦＥＴＱ３，Ｑ４がオンしてドレインが“Ｈ”となり、負荷Ｌ１が駆動されている。時刻ｔ０でＷＤＴによるリセットが発生した場合、リセットによって入出力ポート３５より出力される駆動信号の信号源インピーダンスがハイインピーダンスとなるが、図４（ｄ）に示す入力端子２２１の電圧は既に“Ｈ”となっているため、ＦＥＴＱ２及びＱ３，Ｑ４がオンし続け、負荷Ｌ１が駆動され続ける。
【００５６】
その後、時刻ｔ１でＣＰＵ３１が初期化処理を終えた場合、ＣＰＵ３１は、入力ポートに設定してある入出力ポート３５より、負荷Ｌ１の駆動状態を検出するために入力端子２２１の電圧（Ｈ／Ｌ）を取り込む。そして、ＣＰＵ３１は、入出力ポート３５を出力ポートに設定変更し、先に取り込んだ電圧の“Ｈ／Ｌ”に対応するように駆動信号の“Ｈ／Ｌ”を決定して入出力ポート３５より出力する。これにより、駆動信号は“Ｈ”が出力される。
【００５７】
時刻ｔ３で、ＣＰＵ３１は、時刻ｔ０以前にＲＡＭ３３に記憶していた駆動信号の“Ｈ／Ｌ” の状態を読み出し、読み出した状態の“Ｈ／Ｌ” に対応するように駆動信号の“Ｈ／Ｌ”を決定して入出力ポート３５より出力する。これにより、駆動信号は“Ｈ”となるが、駆動信号は、時刻ｔ３以前に既に“Ｈ”となっているため、入力端子２２１、ＦＥＴＱ２のドレイン、ＦＥＴＱ３，Ｑ４のドレイン、及びＦＥＴＱ１のゲートには何の変化も現れない。
【００５８】
尚、時刻ｔ０〜ｔ３又はそれ以降の何れの時点においても、ＦＥＴＱ２がオンしてドレインが“Ｌ”となっているため、ダイオードＤ４が導通してＦＥＴＱ１のゲートは“Ｌ”を保持している。従って、この間に電源ラインＢＬの電圧が急激に上昇したとしても、ＦＥＴＱ１がオンしてドレインが“Ｌ”となることはなく、負荷Ｌ１は駆動され続ける。
【００５９】
（４−２）図５に示す場合
時刻ｔ０までは、駆動信号が入力端子２２１を“Ｌ”に駆動しており、ＦＥＴＱ２がオフしてドレインが“Ｈ”となり、ＦＥＴＱ３，Ｑ４がオフしてのドレインが“Ｌ”となっているため、負荷Ｌ１は駆動されていない。時刻ｔ０でＷＤＴによるリセットが発生した場合、リセットによって入出力ポート３５より出力される駆動信号の信号源インピーダンスがハイインピーダンスとなるため、入力端子２２１の電圧は、抵抗Ｒ４，Ｒ５を通じて電源ラインＢＬにプルアップされて“Ｈ”となる。これにより、ＦＥＴＱ２がオンしてドレインが“Ｌ”となり、ＦＥＴＱ３，Ｑ４がオンしてのドレインが“Ｈ”となって負荷Ｌ１が駆動される。
【００６０】
その後、時刻ｔ１でＣＰＵ３１が初期化処理を終えた場合については、図４の場合と同様であるため、その説明を省略する。
【００６１】
時刻ｔ３で、ＣＰＵ３１は、時刻ｔ０以前にＲＡＭ３３に記憶していた駆動信号の“Ｈ／Ｌ” の状態を読み出し、読み出した状態の“Ｈ／Ｌ” に対応するように駆動信号の“Ｈ／Ｌ”を決定して入出力ポート３５より出力する。これにより、駆動信号は“Ｌ”となるため、入力端子２２１の電圧が“Ｌ”となり、ＦＥＴＱ２がオフしてドレインが“Ｈ”となる。従って、ＦＥＴＱ３，Ｑ４がオフしてドレインが“Ｌ”となり、負荷Ｌ１が駆動されない時刻ｔ０以前の状態に戻る。
【００６２】
以下に、上述した構成の負荷駆動制御装置１の動作を、それを示すフローチャートを用いて説明する。
図６は、入力端子２２１の電圧に応じて駆動信号を出力するＣＰＵ３１の処理手順を示すフローチャートであり、図７は、出力ポート設定のサブルーチンに係るＣＰＵ３１の処理手順を示すフローチャートである。図６，７の処理は、ＲＯＭ３２に予め格納されている制御プログラムに従って実行される。また、図６の処理は、制御部３にリセット（例えば、パワーオンリセット又はＷＤＴによるリセット）が発生した場合に起動されるようにしてある。
【００６３】
図６の処理が起動された場合、ＣＰＵ３１は、ＲＡＭ３３の所定領域の初期化及び入出力ポート３５，３６の初期設定を含む初期化処理を行う（ステップＳ１１）。この場合、入出力ポート３５は入力ポートに設定する。その後、ＣＰＵ３１は、入出力ポート３５を介して入力端子２２１の電圧（Ｈ／Ｌ）を取り込み（ステップＳ１２）、入出力ポート３５を出力ポートに設定変更する（ステップＳ１３）。
【００６４】
次いで、ＣＰＵ３１は、取り込んだ入力端子２２１の電圧が“Ｈ”であるか否かを判定する（ステップＳ１４）。“Ｈ”であると判定した場合（ステップＳ１４：ＹＥＳ）、ＣＰＵ３１は、引数を“Ｈ”にして出力ポート設定に係るサブルーチンを呼び出して実行し（ステップＳ１５）、処理を終了する。“Ｈ”でないと判定した場合（ステップＳ１４：ＮＯ）、ＣＰＵ３１は、引数を“Ｌ”にして出力ポート設定に係るサブルーチンを呼び出して実行し（ステップＳ１６）、処理を終了する。
【００６５】
図７に示す出力ポート設定に係るサブルーチンがメインルーチンから呼び出しされた場合、ＣＰＵ３１は、引数が“Ｈ”であるか否かを判定する（ステップＳ２１）。“Ｈ”であると判定した場合（ステップＳ２１：ＹＥＳ）、ＣＰＵ３１は、出力ポートに設定した入出力ポート３５に“Ｈ”を出力させ（ステップＳ２２）、ＲＡＭ３３の所定アドレスに“Ｈ”を記憶して（ステップＳ２３）処理を終了する。“Ｈ”でないと判定した場合（ステップＳ２１：ＮＯ）、ＣＰＵ３１は、出力ポートに設定した入出力ポート３５に“Ｌ”を出力させ（ステップＳ２４）、ＲＡＭ３３の所定アドレスに“Ｌ”を記憶して（ステップＳ２５）処理を終了する。
【００６６】
図８は、ＲＡＭ３３に記憶した負荷Ｌ１の駆動状態を読み出して駆動信号を出力するＣＰＵ３１の処理手順を示すフローチャートである。以下の処理は、ＲＯＭ３２に予め格納されている制御プログラムに従って実行されるものであり、例えば図２，４，５の時刻ｔ３において起動されるようにしてある。
尚、時刻ｔ０以前に入力端子２２１に駆動信号が与えられる場合、ＣＰＵ３１が図７に示す出力ポート設定に係るサブルーチンを呼び出すことによってＲＡＭ３３の所定のアドレスに駆動信号の“Ｈ／Ｌ”の状態が記憶されるものとする。
【００６７】
図８の処理が起動された場合、ＣＰＵ３１は、ＲＡＭ３３の所定のアドレスの内容を読み出し（ステップＳ３１）、読み出した値が“Ｈ”を示すものであるか否かを判定する（ステップＳ３２）。“Ｈ”を示すものであると判定した場合（ステップＳ３２：ＹＥＳ）、ＣＰＵ３１は、引数を“Ｈ”にして出力ポート設定に係るサブルーチンを呼び出して実行し（ステップＳ３３）、処理を終了する。“Ｈ”を示すものではないと判定した場合（ステップＳ３２：ＮＯ）、ＣＰＵ３１は、引数を“Ｌ”にして出力ポート設定に係るサブルーチンを呼び出して実行し（ステップＳ３４）、処理を終了する。
【００６８】
以上のように、本実施の形態１によれば、電源ラインに正の電圧を与えるバッテリを電源とし、電源ライン側と接地電位との間に直列に接続されたコンデンサ及び抵抗からなる微分器が電源ラインの電圧を微分した微分電圧に基づいて、入力端子を電源ラインにプルアップする抵抗の入力端子側と接地電位との間にダイオードを介して接続されたＦＥＴ（スイッチング素子、電圧制限器）が導通する。
これにより、バッテリが接続されて電源ラインの電圧が立ち上がる場合、微分電圧が正方向に大きくなったときに、スイッチング素子が導通して、入力端子の電圧が負荷を駆動するに足りるレベルを超えないようにする。
従って、パワーオンリセット以外のリセットの場合に負荷を駆動し続け、パワーオンリセットの場合には、例えば負荷を駆動するための信号が与えられるまで、負荷を駆動しないようにすることが可能となる。
【００６９】
また、電源ラインの電圧を微分する場合、電源がオフする方向に微分するときは、微分器のコンデンサ及び抵抗の接続点と接地電位との間に接続されたダイオードが接地電位からコンデンサに向けて導通する。このため、電源がオフする方向に微分するときの時定数はダイオードと並列に接続された抵抗の抵抗値分だけ小さくなり、微分値が微分前の値に戻るまでの時間がその分だけ短くなる。
これにより、例えば、電源ラインの電圧を立ち上げる場合に、バッテリを接続するための接点にチャタリングが発生して電源ラインの電圧が上下に変化したとしても、微分電圧の下側の包絡線が接地電位から離れることを抑制する。この場合、電源が断続的に接続されたとしても、接続の都度微分電圧が正方向に大きくなってスイッチング素子が導通し、入力端子の電圧を制限する。
従って、チャタリング時間より大きい時定数で入力端子の電圧を積分して遅延させることにより、電源が短時間内にオン／オフを繰り返したとしても、積分値が負荷を駆動するに足りるレベルを越えないようにして、負荷が駆動されない状態を継続することが可能となる。
【００７０】
更にまた、ＦＥＴ（スイッチング素子）のゲートにアノードが接続されたダイオードが、負荷が駆動された場合に接地電位へ導通する。
従って、一旦電源の電圧が立ち上がって負荷が駆動された後に、更に電圧が上昇した場合であっても、スイッチング素子（電圧制限器）が入力端子の電圧を制限することがないため、負荷が駆動されない状態を継続することが可能となる。
【００７１】
更にまた、時刻ｔ０から時刻ｔ２まで、微分器の微分電圧を分圧した電圧がＦＥＴ（スイッチング素子）のゲートの閾値を越えるようにしてあるため、時刻ｔ０から少なくとも時刻ｔ１が経過するまでは、前記ＦＥＴが導通し続ける。
従って、電源がオンされた時から少なくとも負荷を駆動するための信号が入力端子に与えられるまでは、スイッチング素子（電圧制限器）が入力端子の電圧を制限して負荷が駆動されない状態を継続することが可能となる。
【００７２】
更にまた、入力端子を電源ラインにプルアップする抵抗及びＦＥＴ（スイッチング素子）の接続点と入力端子との間に接続された抵抗の抵抗値は、入力端子に駆動信号が負荷を駆動するように与えられた場合に、前記ＦＥＴが導通している／いないに関わらず、入力端子の電圧が負荷を駆動するに足りるレベルを越えることになる値としてある。
従って、スイッチング素子（電圧制限器）が短絡又は開放の何れの方向に故障したとしても、負荷を駆動するための信号が与えられた場合に負荷を駆動することが可能となる。また、負荷を駆動するための信号が与えられて負荷を駆動している場合に、電源の電圧が急上昇してスイッチング素子（電圧制限器）が入力端子の電圧を制限したとしても、負荷の駆動を継続することが可能となる。
【００７３】
更にまた、負荷駆動装置の入力端子に駆動信号を与える前に負荷の駆動状態として入力端子の電圧（Ｈ／Ｌ）を取り込み、取り込んだ電圧の“Ｈ／Ｌ”に対応する“Ｈ／Ｌ”の駆動信号を入力端子に与える。
従って、例えば、ウオッチドッグタイマによるリセットの場合は、負荷駆動装置に負荷の駆動を継続させ、パワーオンリセットの場合は、負荷駆動装置に負荷を駆動しない状態を継続させることが可能となる。
【００７４】
更にまた、負荷を駆動させるように駆動信号を与えているか否かを不揮発性のＲＡＭに記憶する。その後、リセットが発生した場合、ＲＡＭの記憶内容に基づいて、駆動信号を入力端子に与える。
従って、例えば、電源が一旦オフされた後に再度オンされた場合、前回電源がオンされていたときと同じ信号を入力端子に与えることが可能となる。
【００７５】
尚、本実施の形態１にあっては、図１に示すように負荷駆動装置２が２つの駆動回路２２，２３を備えているが、これに限定されるものではなく、駆動回路を１つ、又は３つ以上備えるようにしてもよい。
【００７６】
また、正の電圧を与えるバッテリＢ１を用いているが、これに限定されるものではなく、負の電圧を与えるバッテリを用いてもよい。この場合は、制御部３及び負荷駆動装置２が負電圧で動作するように構成する。
【００７７】
更にまた、パワーオンリセット及びＷＤＴによるリセットでは、リセットが発生している時間に差がないものとして図２，４，５を描いてあるが、これに限定されるものではなく、リセットの種類によって時刻ｔ１が変動したとしても、時刻ｔ２が後になる限り影響がない。
【００７８】
更にまた、負荷駆動装置２の入力端子２２１，２３１に駆動信号を与える前に負荷Ｌ１，Ｌ２の駆動状態として入力端子２２１，２３１の電圧（Ｈ／Ｌ）を取り込んでいるが、これに限定されるものではなく、例えば、負荷駆動装置２の出力の電圧（Ｈ／Ｌ）を取り込むようにしてもよい。
【００７９】
（実施の形態２）
実施の形態１が、電源の立ち上がりを微分した微分電圧に基づいて、スイッチング素子に負荷駆動回路の入力端子の電圧を制限させる形態であるのに対し、実施の形態２は、負荷駆動回路の入力端子の電圧の立ち上がりを時間遅延させた遅延電圧を駆動回路に与える形態である。
【００８０】
図９は、本発明の実施の形態２に係る負荷駆動制御装置１ａの接続例を示す回路図である。図中１ａは負荷駆動制御装置であり、負荷駆動制御装置１ａは、ＥＣＵからなる負荷Ｌ１を駆動する駆動回路２２ａ及び遅延回路２１ａを有する負荷駆動装置２ａと、負荷駆動装置２ａの入力端子２２１ａに駆動信号を与える制御部３とを備える。負荷駆動装置２ａ及び制御部３は、ヒューズＦ１を介して外部のバッテリ（電源）Ｂ１から正の電圧を与えられる電源ライン（所定電位）ＢＬと接続されている。
【００８１】
遅延回路２１ａは、入力端子２２１ａ及び接地電位の間に直列に接続されて遅延器を構成する抵抗Ｒ２１及びコンデンサＣ２１と、抵抗Ｒ２１の両端子の間に直列に接続されており、カソードが入力端子２２１ａに接続されたダイオードＤ２１及び抵抗Ｒ２２とを備える。入力端子２２１ａは、抵抗Ｒ４（所定の回路素子）を通じて電源ラインＢＬにプルアップしてある。
【００８２】
駆動回路２２ａは、遅延回路２１ａの抵抗Ｒ２１及びコンデンサＣ２１の接続点にゲートが接続されたソース接地のＮチャネル型のＦＥＴＱ２を備える。ＦＥＴＱ２のドレインは、一端子が電源ラインＢＬに接続された抵抗Ｒ９の他端子と、ソース及びドレインが夫々電源ラインＢＬ及び負荷Ｌ１に接続されたＰチャネル型ＦＥＴＱ３，Ｑ４のゲートとに抵抗Ｒ８を介して接続されている。抵抗Ｒ９には、カソードが電源ラインＢＬに接続されたツェナーダイオードＺＤ１が並列に接続されている。
【００８３】
制御部３のＣＰＵ３１には、負荷駆動装置２ａの入力端子２２１ａに駆動信号を与えるための入出力ポート（信号出力手段）３５と、負荷Ｌ１の駆動状態を検出するための入出力ポート３７とがバス接続されている。
【００８４】
以下、上述した構成における負荷駆動制御装置１ａの動作を場合分けして説明する。
（１）電源の電圧が立ち上がった場合
図１０は、電源ラインＢＬの電圧が立ち上がった場合の負荷駆動制御装置１ａの動作の例を示すタイミングチャートである。図中横軸は時間（ｔ）を表し、縦軸は、電源ラインＢＬの電圧（オン／オフ）、又は負荷駆動制御装置１ａの各部の電圧（Ｈ／Ｌ）を表す。図１０（ａ）〜（ｆ）は、夫々電源ラインＢＬの電圧、入力端子２２１ａの電圧、ＦＥＴＱ２のゲートの電圧、ＦＥＴＱ２のドレインの電圧、入出力ポート３５が出力する駆動信号の電圧、及びＦＥＴＱ３，Ｑ４のドレインの電圧を示す。（後述する図１１においても同様）
【００８５】
尚、時刻ｔ０で図１０（ａ）に示す電源ラインＢＬの電圧が立ち上がって制御部３にパワーオンリセットが発生し、パワーオンリセットが解除された後は、ＣＰＵ３１が、時刻ｔ１までの間に入出力ポート３５，３７の初期化を含む初期化処理を行うものとする。これにより、時刻ｔ０からｔ１までの間は、図１０（ｅ）に示すように、駆動信号の信号源インピーダンスがハイインピーダンスになるものとする（以下同様）。
【００８６】
（１−１）時刻ｔ０〜ｔ１まで（所定時間）
時刻ｔ０で電源ラインＢＬの電圧が立ち上がった場合、抵抗Ｒ４を通じて電源ラインＢＬにプルアップされた入力端子２２１ａの電圧は即座に上昇する。この場合、時刻ｔ０からコンデンサＣ２１に電荷が蓄積され始めるため、入力端子２２１ａの電圧は、電源ラインＢＬの電圧を抵抗Ｒ４及びＲ２１で分圧した電圧を開始電圧として、電源ラインＢＬの電圧に向けて緩やかに上昇する。
【００８７】
一方、抵抗Ｒ２１及びコンデンサＣ２１からなる遅延器の遅延電圧（遅延値）が与えられるＦＥＴＱ２のゲートの電圧は、図１０（ｃ）に示すように接地電位から電源ラインＢＬの電圧に向けて上昇する。但し、少なくとも時刻ｔ１までは、ＦＥＴＱ２のゲートの電圧がＦＥＴＱ１をオンさせる閾値に達することがないため、ＦＥＴＱ２はオフしており、ＦＥＴＱ２のドレイン及びＦＥＴＱ３，Ｑ４のゲートには抵抗Ｒ９を通じて電源ラインＢＬの電圧が印加される。従って、ＦＥＴＱ３，Ｑ４がオフしてドレインが“Ｌ”となり、負荷Ｌ１が駆動されない状態となる。
【００８８】
（１−２）時刻ｔ１
時刻ｔ１でＣＰＵ３１が初期化処理を終えた場合、ＣＰＵ３１は、負荷Ｌ１の駆動状態を検出するために、入力ポートに設定してある入出力ポート３７よりＦＥＴＱ３，４のドレインの電圧（Ｈ／Ｌ）を取り込み、取り込んだ電圧の“Ｈ／Ｌ”に対応する駆動信号を入出力ポート３５より出力する。これにより、駆動信号は“Ｌ”となり、入力端子２２１ａの電圧は接地電位となる。
【００８９】
この場合、入力端子２２１ａ及びコンデンサＣ２１の間には、ダイオードＤ２１及び抵抗Ｒ２２が接続してあり、抵抗Ｒ２２の抵抗値は、抵抗Ｒ４及びＲ２１の抵抗値より十分に小さい値であるため、コンデンサＣ２１に蓄積されている電荷はＲ２２を通じて急速に放電される。従って、ＦＥＴＱ２のゲートの電圧は速やかに下降し、ＦＥＴＱ２はオフを継続する。
【００９０】
（１−３）時刻ｔ３
時刻ｔ３で、ＣＰＵ３１は、時刻ｔ０以前にＲＡＭ３３に記憶していた駆動信号の“Ｈ／Ｌ” の状態を読み出し、読み出した状態の“Ｈ／Ｌ” に対応するように駆動信号の“Ｈ／Ｌ”を決定して入出力ポート３５より出力する。例えば、時刻ｔ０以前にＲＡＭ３３に記憶していた駆動信号の状態が“Ｈ”であった場合、時刻ｔ３で駆動信号は“Ｈ”となり、入力端子２２１ａの電圧も“Ｈ”となる。この場合、入力端子２２１ａの電圧は、接地電位を開始電圧とし、抵抗Ｒ２１及びコンデンサＣ２１によって決まる時定数で駆動信号の“Ｈ”の電圧に向けて比較的速やかに上昇する。
【００９１】
（１−４）時刻ｔ４
時刻ｔ４でＦＥＴＱ２のゲートの電圧がＦＥＴＱ１のオン／オフを反転させる閾値に達した場合、ＦＥＴＱ２がオンしてドレインが“Ｌ”となる。従って、ＦＥＴＱ３，Ｑ４がオンしてドレインが“Ｈ”となり、負荷Ｌ１が駆動される状態となる。
【００９２】
（２）ＷＤＴ（ウオッチドッグタイマ）によるリセットの場合
図１１は、ＷＤＴによるリセットが発生した場合の負荷駆動制御装置１ａの動作の例を示すタイミングチャートである。図１１では、例として、ＷＤＴによるリセットが発生したときに負荷Ｌ１を駆動していた場合について図示してある。図中横軸は時間（ｔ）を表し、縦軸は、電源ラインＢＬの電圧（オン／オフ）、又は負荷駆動制御装置１ａの各部の電圧（Ｈ／Ｌ）を表す。
【００９３】
時刻ｔ０までは、図１１（ｆ）に示すようにＦＥＴＱ３，Ｑ４がオンしてドレインが“Ｈ”となり、負荷Ｌ１が駆動されている。時刻ｔ０でＷＤＴによるリセットが発生した場合、リセットによって入出力ポート３５より出力される駆動信号の信号源インピーダンスがハイインピーダンスとなるが、図１１（ｃ）に示すＦＥＴＱ２のゲートの電圧は既に“Ｈ”となっているため、ＦＥＴＱ２及びＱ３，Ｑ４がオンし続け、負荷Ｌ１が駆動され続ける。
【００９４】
その後、時刻ｔ１でＣＰＵ３１が初期化処理を終えた場合、ＣＰＵ３１は、負荷Ｌ１の駆動状態を検出するために、入力ポートに設定してある入出力ポート３７よりＦＥＴＱ３，４のドレインの電圧（Ｈ／Ｌ）を取り込み、取り込んだ電圧の“Ｈ／Ｌ”に対応する駆動信号を入出力ポート３５より出力する。これにより、駆動信号は“Ｈ”となり、入力端子２２１ａの電圧は継続して“Ｈ”となるため、負荷Ｌ１は駆動され続ける。
【００９５】
時刻ｔ３で、ＣＰＵ３１は、時刻ｔ０以前にＲＡＭ３３に記憶していた駆動信号の“Ｈ／Ｌ” の状態を読み出し、読み出した状態の“Ｈ／Ｌ” に対応するように駆動信号の“Ｈ／Ｌ”を決定して入出力ポート３５より出力する。これにより、駆動信号は“Ｈ”となるが、駆動信号は、時刻ｔ３以前に既に“Ｈ”となっているため、入力端子２２１ａ、ＦＥＴＱ２のドレイン、ＦＥＴＱ３，Ｑ４のドレイン、及びＦＥＴＱ１のゲートには何の変化も現れない。
【００９６】
以下に、上述した構成の負荷駆動制御装置１ａの動作を、それを示すフローチャートを用いて説明する。
図１２は、駆動回路２２ａの出力の電圧に応じて駆動信号を出力するＣＰＵ３１の処理手順を示すフローチャートである。図１２の処理は、ＲＯＭ３２に予め格納されている制御プログラムに従って実行される。また、図１２の処理は、制御部３にリセット（例えば、パワーオンリセット又はＷＤＴによるリセット）が発生した場合に起動されるようにしてある。
【００９７】
図１２の処理が起動された場合、ＣＰＵ３１は、ＲＡＭ３３の所定領域の初期化及び入出力ポート３５，３７の初期設定を含む初期化処理を行う（ステップＳ４１）。この場合、入出力ポート３５，３７を夫々出力ポート及び入力ポートに設定する。その後、ＣＰＵ３１は、入出力ポート３７を介して駆動回路２２ａの出力（即ちＦＥＴＱ３，Ｑ４のドレイン）の電圧（Ｈ／Ｌ）を取り込み（ステップＳ４２）、取り込んだ駆動回路２２ａの出力の電圧が“Ｈ”であるか否かを判定する（ステップＳ４３）。
【００９８】
駆動回路２２ａの出力の電圧が“Ｈ”であると判定した場合（ステップＳ４３：ＹＥＳ）、ＣＰＵ３１は、引数を“Ｈ”にして出力ポート設定に係るサブルーチンを呼び出して実行し（ステップＳ４４）、処理を終了する。“Ｈ”でないと判定した場合（ステップＳ４３：ＮＯ）、ＣＰＵ３１は、引数を“Ｌ”にして出力ポート設定に係るサブルーチンを呼び出して実行し（ステップＳ４５）、処理を終了する。
【００９９】
その他、実施の形態１に対応する箇所には同様の符号を付して、その詳細な説明を省略する。
【０１００】
以上のように、本実施の形態２によれば、電源ラインに正の電圧を与えるバッテリを電源とし、電源ラインに抵抗を通じてプルアップされた入力端子と接地電位との間に直列に接続された抵抗及びコンデンサからなる遅延器が入力端子の電圧の立ち上がりを遅延させた遅延電圧の高低に基づいて、駆動回路が負荷を駆動する。
これにより、電源ラインにプルアップされた入力端子の電圧が、電源ラインの電圧と共に立ち上がる場合、入力端子の電圧の立ち上がりを遅延させた遅延電圧が低いときに、駆動回路が負荷を駆動しないようにする。
従って、パワーオンリセット以外のリセットの場合に負荷を駆動し続け、パワーオンリセットの場合には、例えば負荷を駆動するための信号が与えられるまで、負荷を駆動しないようにすることが可能となる。
【０１０１】
また、時刻ｔ０から時刻ｔ２まで、遅延器の遅延電圧がＦＥＴ（スイッチング素子）のゲートの閾値を越えないようにしてあるため、時刻ｔ０から少なくとも時刻ｔ１が経過するまでは、前記ＦＥＴが導通しないこととなる。
従って、電源がオンされた時から少なくとも負荷を駆動するための信号が入力端子に与えられるまでは、遅延器が入力端子の電圧の立ち上がりを遅延させ、遅延電圧によって負荷が駆動されない状態を継続することが可能となる。
【０１０２】
尚、本実施の形態２にあっては、図１０，１１の時刻ｔ１で負荷Ｌ１の駆動状態を検出するために、入出力ポート３７よりＦＥＴＱ３，４のドレインの電圧（Ｈ／Ｌ）を取り込んでいるが、これに限定されるものではなく、実施の形態１のように、入力端子２２１ａの電圧（Ｈ／Ｌ）を取り込むようにしてもよい。
【符号の説明】
【０１０３】
１、１ａ  負荷駆動制御装置
２、２ａ  負荷駆動装置
２２、２３、２２ａ  駆動回路
２２１、２２１ａ、２３１  入力端子
３  制御部
３１  ＣＰＵ
３２  ＲＯＭ
３３  ＲＡＭ（不揮発性の記憶手段）
３５、３６  入出力ポート（信号出力手段）
３７  入出力ポート（負荷の駆動状態を検出する手段）
Ｂ１  バッテリ（電源）
ＢＬ  電源ライン（所定電位）
Ｃ１  コンデンサ（微分器の一部）
Ｃ２１  コンデンサ（遅延器の一部）
Ｄ２  ダイオード（微分器の一部）
Ｌ１、Ｌ２  負荷
Ｑ１  ＦＥＴ（スイッチング素子、電圧制限器）
Ｒ１、Ｒ２、Ｒ３  抵抗（微分器の一部）
Ｒ４  抵抗（所定の回路素子）
Ｒ５  抵抗（電圧制限器及び回路素子の接続点と入力端子との間に接続された抵抗）
Ｒ２１  抵抗（遅延器の一部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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