(57)【要約】【課題】スケルチレシーバやレシーバの特性バラツキによりその出力が変動するといった不具合が起きないようにする。【解決手段】差動信号受信装置は、差動入力端子ＲＸＮ，ＲＸＰと、スケルチレシーバ１と、レシーバ２と、差動電位切替部３と、制御回路４とを備える。外部との通信を開始する前に、差動電位切替部３内の複数のスイッチＳＷ１〜ＳＷ４をオンして、差動入力端子ＲＸＮ，ＲＸＰ間を所定の初期電位に設定した状態で、スケルチレシーバ１の閾値とレシーバ２のオフセット調整を行う。これにより、通信を開始する前に、スケルチレシーバ１の閾値とレシーバ２のオフセット値をともに最適値に設定でき、最適な状態で通信を開始することができる。【選択図】図１
2010045737.tif 000002
【特許請求の範囲】
【請求項１】
差動入力端子間の差動電位が所定の閾値を超えたか否かを判定するスケルチレシーバと、
前記スケルチレシーバにより前記閾値を超えたと判定されたときに、前記差動入力端子に入力される差動入力信号に基づいて復調処理を行うレシーバと、
前記差動入力端子間に接続され、前記差動入力信号を入力しない状態で前記差動入力端子間の差動電位を切替える差動電位切替部と、
前記スケルチレシーバの判定出力に基づいて、前記差動電位切替部を制御するとともに、前記スケルチレシーバの閾値を制御する制御部と、を備えることを特徴とする差動信号受信装置。
【請求項２】
差動入力端子間の差動電位が所定の閾値を超えたか否かを判定するスケルチレシーバと、
前記スケルチレシーバにより前記閾値を超えたと判定されたときに、前記差動入力端子に入力される差動入力信号に基づいて復調処理を行うレシーバと、
前記差動入力端子間に接続され、前記差動入力信号を入力しない状態で前記差動入力端子間の差動電位を切替える差動電位切替部と、
前記レシーバの出力に基づいて、前記差動電位切替部を制御するとともに、前記レシーバのオフセット値を制御する制御部と、を備えることを特徴とする差動信号受信装置。
【請求項３】
前記差動電位切替部は、
第１の基準電位と第２の基準電位との間に接続され、前記差動入力端子間の差動電位を切替可能な複数のインピーダンス素子と、
前記複数のインピーダンス素子により前記差動入力端子間の差動電位を切り替える切替器と、
を有することを特徴とする請求項１または２に記載の差動信号受信装置。
【請求項４】
前記差動入力端子を構成する各端子の接続経路にそれぞれ接続される第１および第２の終端抵抗を備え、
前記複数のインピーダンス素子は、少なくとも前記第１および第２の終端抵抗を用いて構成されることを特徴とする請求項３に記載の差動信号受信装置。
【請求項５】
前記差動電位切替部は、前記差動入力端子間の差動電位を所定の周波数で変動させ、
前記制御部は、前記差動入力端子間の差動電位の変動に応じて、前記スケルチレシーバの閾値と前記レシーバのオフセット値との少なくとも一方を制御することを特徴とする請求項１乃至４のいずれかに記載の差動信号受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スケルチレシーバとレシーバを備えた差動信号受信装置に関する。
【背景技術】
【０００２】
高速信号インターフェースとして、シリアル化した差動入力信号を受信して復調するレシーバの他に、差動入力信号の差動電位が所定の閾値レベルを超えたか否かを判定するスケルチレシーバを設けて、閾値レベルを超えたと判定された場合にレシーバを動作させる差動信号受信装置が実用化されている。
【０００３】
この種の差動信号受信装置をチップ上に形成する場合、半導体プロセスの微細化が進むにつれて、スケルチレシーバやレシーバの特性バラツキの影響を受けやすくなる。特性バラツキを補償するための一案として、スケルチレシーバやレシーバの内部に特性調整用の信号を設け、これをヒューズ等の素子に接続し、スケルチレシーバの閾値変動やレシーバのオフセット変動に応じて、特性補償素子を調整（例えば、トリミング）することが考えられる。
【０００４】
このような調整を行うには、差動入力端子に高精度の差動入力信号を供給することが欠かせない。ところが、調整用の差動入力信号を、ＢＧＲ（Band Gap Reference回路）などからなる電流源を用いてチップ内部で生成したとしても、半導体プロセスのバラツキにより、差動入力信号の精度は思うように上がらない。
【０００５】
また、スケルチレシーバやレシーバなどの特性バラツキは、省電力化や微細化に伴うトランジスタサイズの縮小により顕著に現れる。
【０００６】
さらに、スケルチレシーバの閾値やレシーバのオフセット値は、電源電圧の依存性を持つ場合があり、実際にシステムを構築した状態でスケルチレシーバの閾値やレシーバのオフセット値を調整しないと、閾値やオフセット値を最適化することはできない。
【０００７】
また、スケルチレシーバやレシーバは、その内部に差動増幅器を備えており、差動増幅器を構成する一対のトランジスタの特性バラツキが大きいと、コモンモードノイズによって誤動作を引き起こす可能性がある。ここで、コモンモードノイズとは、一対の差動入力端子間の平均電圧であるコモンモード電圧に印加されるノイズのことである。
【０００８】
以上の理由で、スケルチレシーバの閾値とレシーバのオフセット値を精度よく調整可能な手法が望まれている。
【０００９】
特許文献１には、低電圧差動信号受信器で生成した差動信号端子間にデジタル抵抗部を接続し、差動信号対の電圧差に応じてデジタル抵抗部の抵抗値を調整するようにした低電圧差動信号受信器が開示されている。デジタル抵抗部で抵抗値を調整することにより、受信部に入力される差動信号対の電圧差の調整を行うことができる。
【００１０】
ところが、引用文献１の場合、デジタル抵抗部で抵抗値を調整する際には、必ず外部から差動信号対を入力しなければならない。したがって、差動信号対を生成する低電圧差動信号受信器の特性バラツキ等により、デジタル抵抗部の抵抗値調整の精度が変動してしまう。
【特許文献１】特開２００６−３４０３４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上記の課題を解決するためになされたものであり、スケルチレシーバやレシーバの特性バラツキによりその出力が変動するといった不具合が起きないようにした差動信号受信装置を提供するものである。
【課題を解決するための手段】
【００１２】
本発明の一態様によれば、差動入力端子間の差動電位が所定の閾値を超えたか否かを判定するスケルチレシーバと、前記スケルチレシーバにより前記閾値を超えたと判定されたときに、前記差動入力端子に入力される差動入力信号に基づいて復調処理を行うレシーバと、前記差動入力端子間に接続され、前記差動入力信号を入力しない状態で前記差動入力端子間の差動電位を切替える差動電位切替部と、前記スケルチレシーバの判定出力に基づいて、前記差動電位切替部を制御するとともに、前記スケルチレシーバの閾値を制御する制御部と、を備えることを特徴とする差動信号受信装置が提供される。
【発明の効果】
【００１３】
本発明によれば、スケルチレシーバやレシーバの特性バラツキによりその出力が変動するといった不具合が起きなくなる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の一実施形態について説明する。
【００１５】
（第１の実施形態）
図１は本発明の第１の実施形態に係る差動信号受信装置の内部構成を示すブロック図である。図１の差動信号受信装置は、差動入力端子ＲＸＮ，ＲＸＰと、スケルチレシーバ１と、レシーバ２と、差動電位切替部３と、制御回路４とを備えている。
【００１６】
スケルチレシーバ１は、差動入力端子ＲＸＮ，ＲＸＰ間の差動電位が所定の閾値を超えたか否かを判定して、その結果を示す信号を出力する。スケルチレシーバ１には、制御ビット入力端子が設けられ、この制御ビット入力端子に入力された閾値制御ビットのビット値に応じて閾値を可変できるようになっている。スケルチレシーバ１の出力信号は制御回路４に入力されるとともに、出力端子ＯＵＴ１から外部に出力される。
【００１７】
レシーバ２は、スケルチレシーバ１により閾値を超えたと判定されたときに、差動入力端子ＲＸＮ，ＲＸＰに入力される差動入力信号に基づいて復調処理を行う。レシーバ２には、制御ビット入力端子が設けられ、この制御ビット入力端子に入力されたオフセット制御ビットのビット値に応じて感度調整（オフセット調整）ができるようになっている。レシーバ２の出力信号は制御回路４に入力されるとともに、出力端子ＯＵＴ２から外部に出力される。制御回路４には、レシーバ２の複数出力信号の全て、もしくは一部が入力される。
【００１８】
差動電位切替部３は、電源端子と接地端子間に直列接続された複数の抵抗素子Ｒ１〜Ｒ４と、これら抵抗素子Ｒ１〜Ｒ４間の接続経路を遮断するか否かを切り替える複数のスイッチＳＷ１〜ＳＷ４とを有する。これらのスイッチは、通常はトランジスタにより構成される。複数の抵抗素子Ｒ１〜Ｒ４の一部は、差動入力端子ＲＸＮ，ＲＸＰ間に接続されている。図１の例では、抵抗素子Ｒ１の一端が電源端子Ｖ_supplyに接続され、抵抗素子Ｒ１，Ｒ２間の接続経路に一方の差動入力端子ＲＸＮが接続され、抵抗素子Ｒ３，Ｒ４間の接続経路に他方の差動入力端子ＲＸＰが接続され、抵抗素子Ｒ４の一端が接地端子に接続されている。すなわち、差動入力端子ＲＸＮ，ＲＸＰ間には抵抗素子Ｒ２，Ｒ３が直列接続されている。
【００１９】
電源端子Ｖ_supplyと抵抗素子Ｒ１との間にはスイッチＳＷ１が接続され、抵抗素子Ｒ２，Ｒ３間にはスイッチＳＷ２，ＳＷ３が直列接続され、抵抗素子Ｒ４と接地端子間にはスイッチＳＷ４が接続されている。これらスイッチＳＷ１〜ＳＷ４は同タイミングでオン・オフし、スイッチＳＷ１〜ＳＷ４がオンすると、差動入力端子ＲＸＮ，ＲＸＰ間に複数の抵抗素子Ｒ１〜Ｒ４による分圧電圧が印加され、スイッチＳＷ１〜ＳＷ４がオフすると、差動入力端子ＲＸＮ，ＲＸＰの電圧は分圧電圧の影響を受けなくなる。
【００２０】
本明細書では、スイッチＳＷ１〜ＳＷ４のインピーダンスは、抵抗素子Ｒ１〜Ｒ４の抵抗値に対して十分に小さい値とする。
【００２１】
スイッチＳＷ１〜ＳＷ４がオンしたときの差動入力端子ＲＸＮ，ＲＸＰ間の差動電位ΔＶは、以下の（１）式で表される。
ΔＶ＝Ｖ_supply×（Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）
−Ｖ_supply×Ｒ４／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）
＝Ｖ_supply×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）      …（１）
【００２２】
この差動電位ΔＶの値は、例えば電源電圧Ｖ_supplyと接地電圧の中間の電圧に設定される。
【００２３】
制御回路４は、スケルチレシーバ１の出力信号に基づいて、スケルチレシーバ１の閾値を制御するための閾値制御ビットを生成してスケルチレシーバ１に供給する。また、制御回路４は、レシーバ２の出力信号に基づいて、レシーバ２のオフセット調整用のオフセット制御ビットを生成してレシーバ２に供給する。
【００２４】
制御回路４は、差動入力端子ＲＸＮ，ＲＸＰに差動入力信号を入力して通信を開始する前に、スケルチレシーバ１の閾値の制御とレシーバ２のオフセット値の調整を行う。図２は制御回路４によるスケルチレシーバ１の閾値の制御処理の一例を示すフローチャートである。以下、このフローチャートに基づいて、スケルチレシーバ１の閾値の制御について説明する。
【００２５】
まず、差動電位切替部３内の複数の抵抗素子Ｒ１〜Ｒ４に接続された複数のスイッチＳＷ１〜ＳＷ４をすべてオンして、差動入力端子ＲＸＮ，ＲＸＰの差動電位を（１）式で示す値（以下、初期値）に設定する（ステップＳ１）。
【００２６】
次に、スケルチレシーバ１の閾値を設定するための閾値制御ビットのビット値を順次切り替えて、スケルチレシーバ１の閾値を変更し、各閾値でのスケルチレシーバ１の出力信号を記憶する（ステップＳ２）。
【００２７】
次に、記憶したスケルチレシーバ１の出力信号に基づいて、スケルチレシーバ１のスペックに対して最も余裕のある閾値に対応する閾値制御ビットを最終的に選択し、以後、この閾値制御ビットをスケルチレシーバ１に設定する（ステップＳ３）。
【００２８】
その後、差動入力端子ＲＸＮ，ＲＸＰに外部から差動入力信号を入力して通信を開始する（ステップＳ４）。通信開始後は、スケルチレシーバ１にて、差動入力端子ＲＸＮ，ＲＸＰ間の差動電位を閾値と比較して、差動電位が閾値を超えた場合には、有効な差動入力信号が入力されたものと判断して、制御回路４は、レシーバ２での受信動作を開始させる。
【００２９】
制御回路４は、スケルチレシーバ１の閾値の制御だけでなく、レシーバ２のオフセット調整も行うことができる。図３は制御回路４によるレシーバ２の感度設定処理の一例を示すフローチャートである。以下、このフローチャートに基づいて、レシーバ２の感度設定について説明する。
【００３０】
まず、ステップＳ１と同様の処理を行って、差動入力端子ＲＸＮ，ＲＸＰの差動電位を初期値に設定する（ステップＳ５）。
【００３１】
次に、レシーバ２のオフセット値を設定するためのオフセット制御ビットのビット値を順次切り替えて、レシーバ２のオフセット値を変更し、各オフセット値でのレシーバ２の出力信号を記憶する（ステップＳ６）。
【００３２】
次に、記憶したレシーバ２の出力信号に基づいて、レシーバ２のスペックに対して最も余裕のあるオフセット値に対応するオフセット制御ビットを最終的に選択し、以後、このオフセット制御ビットをレシーバ２に設定する（ステップＳ７）。その後、差動入力端子ＲＸＮ，ＲＸＰに外部から差動入力信号を入力して通信を開始する（ステップＳ８）。
【００３３】
図２および図３の処理は、外部との通信を開始する前、例えば差動信号受信装置のパワーオンリセットのたびに行われる。この時点では、差動信号受信装置を内蔵するシステム内のＰＬＬ回路がまだ安定していないため、外部から供給された基準クロック信号に同期させて制御回路４は図２および図３の処理を行う。
【００３４】
なお、図２と図３の処理の両方を行う代わりに、いずれか一方のみを行ってもよい。
【００３５】
このように、第１の実施形態では、外部との通信を開始する前に、差動電位切替部３内の複数のスイッチＳＷ１〜ＳＷ４をオンして、差動入力端子ＲＸＮ，ＲＸＰ間を所定の初期電位に設定した状態で、スケルチレシーバ１の閾値とレシーバ２のオフセット調整を行う。これにより、通信を開始する前（例えばパワーオンリセット時）に、スケルチレシーバ１の閾値とレシーバ２のオフセット値をともに最適値に設定でき、最適な状態で通信を開始することができる。
【００３６】
本実施形態の場合、通信を開始するたび（例えばパワーオンリセットを行うごと）にスケルチレシーバ１の閾値とレシーバ２のオフセット調整を行うため、スケルチレシーバ１やレシーバ２内部のトランジスタの閾値が経年変化や温度変化等で変動した場合であっても、その影響を受けるおそれがなくなり、スケルチレシーバ１とレシーバ２の動作を安定化させることができる。
【００３７】
（第２の実施形態）
スケルチレシーバ１の閾値やレシーバ２のオフセットは、周波数に応じて変動する可能性がある。そこで、以下に説明する第２の実施形態では、差動入力端子ＲＸＮ，ＲＸＰに交流信号を供給した状態で、スケルチレシーバ１の閾値制御とレシーバ２のオフセット調整を行うものである。
【００３８】
図４（ａ）および図４（ｂ）は本発明の第２の実施形態に係る差動信号受信装置の内部構成を示すブロック図である。図４（ａ）と図４（ｂ）は差動信号受信装置内のスイッチの状態が互いに異なる例を示している。
【００３９】
図４の差動信号受信装置は、差動電位切替部３の内部構成が図１とは異なっており、それ以外は図１と同様に構成されている。図４の差動信号受信装置は、図１よりも二つ余計に抵抗素子Ｒ５，Ｒ６とスイッチＳＷ５，ＳＷ６を備えており、スイッチＳＷ１〜ＳＷ６の切替により、図４（ａ）のように差動入力端子ＲＸＮの電位を差動入力端子ＲＸＰよりも高く設定するか、図４（ｂ）のように差動入力端子ＲＸＰの電位を差動入力端子ＲＸＮよりも高く設定することができる。抵抗素子Ｒ５とスイッチＳＷ５は差動入力端子ＲＸＰと電源電圧との間に直列接続され、抵抗素子Ｒ６とスイッチＳＷ６は差動入力端子ＲＸＮと接地端子との間に直列接続されている。
【００４０】
このように、スイッチＳＷ１〜ＳＷ６を切り替えることで、差動入力端子ＲＸＮ，ＲＸＰ間に矩形波電圧を供給することができる。
【００４１】
制御回路４は、図２のフローチャートに従って、スケルチレシーバ１用の閾値制御ビットのビット値を順に切替えながらスケルチレシーバ１の閾値を制御し、かつ図３のフローチャートに従って、レシーバ２用のオフセット制御ビットのビット値を順に切替えながらレシーバ２のオフセットを制御する。このとき、制御回路４は、スイッチＳＷ１〜ＳＷ６の切替え周期に同期して、閾値制御ビットまたはオフセット制御ビットの値を切替えて、差動入力端子ＲＸＮ，ＲＸＰ間の差動電位の極性に応じた閾値またはオフセット値を設定する。
【００４２】
スイッチＳＷ１〜ＳＷ６の切替えは制御回路４が行うため、スイッチＳＷ１〜ＳＷ６の切替周波数も制御回路４が設定することになる。制御回路４が、外部から供給される基準クロックに同期して動作している場合には、この基準クロックに同期させてスイッチの切替周波数を設定するのが望ましい。これにより、スイッチＳＷ１〜ＳＷ６の切替周波数を設定するための余分の回路が不要となる。
【００４３】
なお、スイッチＳＷ１〜ＳＷ６の切替周波数は、制御回路４に入力される基準クロックと同じ周波数である必要はなく、基準クロックを逓倍、もしくは分周したクロックの周波数と同じでもよい。
【００４４】
このように、第２の実施形態では、通信を開始する前に、スイッチＳＷ１〜ＳＷ６を一定の周波数で切替えて、差動入力端子ＲＸＮ，ＲＸＰ間に矩形波電圧を供給した状態で、スケルチレシーバ１用の閾値制御ビットとレシーバ２用のオフセット制御ビットをスイッチＳＷ１〜ＳＷ６の切替周波数に同期して切替えて、最適な閾値とオフセット値を設定するため、スケルチレシーバ１とレシーバ２の周波数依存性を考慮に入れて閾値とオフセット値を設定でき、差動入力信号の周波数が変化しても、閾値やオフセット値を精度よく設定できる。
【００４５】
（第３の実施形態）
以下に説明する第３の実施形態は、差動入力端子ＲＸＮ，ＲＸＰに接続される信号経路上に予め接続されている終端抵抗を流用して、上述した複数の抵抗素子を生成するものである。
【００４６】
図５は本発明の第３の実施形態に係る差動信号受信装置の内部構成を示すブロック図である。図５の差動信号受信装置は、図１の装置に終端抵抗５を追加したものである。図５では、差動入力端子ＲＸＮ，ＲＸＰに接続される信号経路のそれぞれに、３つずつ終端抵抗５を接続した例を示しているが、終端抵抗５の数は特に問わない。
【００４７】
図５では、差動入力端子ＲＸＮ，ＲＸＰに接続される各信号経路上の終端抵抗５を２つずつ選択して、差動電位切替部３内の抵抗素子として流用している。これにより、差動電位切替部３のために新たに抵抗素子を設ける必要がなくなり、部品数の削減と回路規模の縮小が図れる。
【００４８】
例えば、差動入力端子ＲＸＮ，ＲＸＰに接続される各信号経路上に終端抵抗５が一つずつ接続されている場合には、これら２つの終端抵抗５の他に、２つの抵抗素子を新たに設ければ済み、この場合も、追加する抵抗素子の数を削減できる。
【００４９】
このように、第３の実施形態では、差動入力端子ＲＸＮ，ＲＸＰに接続される各信号経路上に元から設けられている終端抵抗５の少なくとも一つを流用して、差動電位切替部３内の複数の抵抗素子Ｒ１〜Ｒ４を生成するため、追加する抵抗素子の数を削減でき、回路規模の拡大も抑制できる。
【００５０】
（第４の実施形態）
第１〜第３の実施形態では、差動電位切替部３内に複数の抵抗素子と複数のスイッチを設けることにより、差動入力端子ＲＸＮ，ＲＸＰ間に分圧電圧を印加するか否かを切替えている。すなわち、第１〜第３の実施形態では、差動入力端子ＲＸＮ，ＲＸＰ間に一種類の分圧電圧を印加することしか考慮に入れていない。これに対して、以下に説明する第４の実施形態では、複数種類の分圧電圧のいずれかを選択して差動入力端子ＲＸＮ，ＲＸＰ間に印加できるようにしている。
【００５１】
図６は本発明の第４の実施形態に係る差動信号受信装置の内部構成を示すブロック図である。図６の差動信号受信装置は、差動電位切替部３の内部構成が図１とは異なっており、それ以外の構成は図１と同様である。
【００５２】
図６の差動電位切替部３は、電源端子Ｖ_supplyと差動入力端子ＲＸＮの間に直列接続された抵抗素子Ｒ１ａおよびスイッチＳＷ１ａと、同じく電源端子Ｖ_supplyと差動入力端子ＲＸＮの間に直列接続された抵抗素子Ｒ１ｂおよびスイッチＳＷ１ｂと、差動入力端子ＲＸＮ，ＲＸＰ間に直列接続された抵抗素子Ｒ２ａ、スイッチＳＷ２ａ、抵抗素子Ｒ３ａ、スイッチＳＷ３ａと、同じく差動入力端子ＲＸＮ，ＲＸＰ間に直列接続された抵抗素子Ｒ２ｂ、スイッチＳＷ２ｂ、抵抗素子Ｒ３ｂ、スイッチＳＷ３ｂと、差動入力端子ＲＸＰと接地端子の間に直列接続された抵抗素子Ｒ４ａおよびスイッチＳＷ４ａと、同じく差動入力端子ＲＸＰと接地端子の間に直列接続された抵抗素子Ｒ４ｂおよびスイッチＳＷ４ｂとを備えている。
【００５３】
スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ３ａ、ＳＷ３ｂ、ＳＷ４ａ、ＳＷ４ｂはそれぞれ個別にオン・オフできるようにしてもよいし、スイッチ（ＳＷ１ａ、ＳＷ２ａ、ＳＷ３ａ、ＳＷ４ａ）を連動してオン・オフし、かつスイッチ（ＳＷ１ｂ、ＳＷ２ｂ、ＳＷ３ｂ、ＳＷ４ｂ）を連動してオン・オフするようにしてもよい。
【００５４】
図７は図６のスケルチレシーバ１におけるスペック確認シーケンスの一例を示すフローチャートである。まず、スケルチレシーバ１の閾値をデフォルト値に設定する（ステップＳ１１）。次に、スケルチレシーバ１の入力レベルがスケルチレシーバ１のスペックの最大値になるように、上記各スイッチのオン・オフを制御する（ステップＳ１２）。これらスイッチのオン・オフを設定した状態で、スケルチレシーバ１の出力レベルがスケルチレシーバ１に所定レベル以上の入力信号が入力されたことを示すレベル（例えばハイレベル）であるか否かを判定する（ステップＳ１３）。この判定がＮＯの場合は、後述する図８の処理を行って閾値制御ビットを変更する（ステップＳ１４）。ステップＳ１４の処理が終わると、後述するステップＳ１６の処理に移行する。
【００５５】
上記、ステップＳ１２，Ｓ１３の処理は、差動入力端子ＲＸＮ，ＲＸＰ電圧ＶＲＸＰ＞ＶＲＸＮとＶＲＸＰ＜ＶＲＸＮの両方の場合について行うのが望ましい。
【００５６】
次に、スケルチレシーバ１の入力レベルが同レシーバ２のスペックの最小値になるように、上記各スイッチのオン・オフを制御する（ステップＳ１５）。これらスイッチのオン・オフを設定した状態で、スケルチレシーバ１の出力レベルがスケルチレシーバ１に所定レベル以上の入力信号が入力されなかったことを示すレベル（例えばロウレベル）であるか否かを判定する（ステップＳ１６）。この判定がＮＯの場合は、後述する図８の処理を行って閾値制御ビットを変更する（ステップＳ１７）。
【００５７】
上記、ステップＳ１５，Ｓ１６の処理は、差動入力端子ＲＸＮ，ＲＸＰ電圧ＶＲＸＰ＞ＶＲＸＮとＶＲＸＰ＜ＶＲＸＮの両方の場合について行うのが望ましい。
【００５８】
ステップＳ１５の判定がＹＥＳの場合、あるいはステップＳ１７の処理が終了した場合は、その時点でのスケルチレシーバ１の閾値制御ビットを最終的に採用する（ステップＳ１８）。
【００５９】
図８は図７のステップＳ１４またはＳ１７の判定がＮＯの場合に行われる処理動作の一例を示すフローチャートである。まず、スケルチレシーバ１のスペックで定められている差動電位の最大値と最小値のほぼ中間値になるように、差動入力端子ＲＸＮ，ＲＸＰ間の電位差｜ＶＲＸＰ−ＶＲＸＮ｜の値を設定する（ステップＳ１９）。ここでは、ＶＲＸＰ＞ＶＲＸＮとＶＲＸＰ＜ＶＲＸＮの両方について中間値を設定するのが望ましい。
【００６０】
次に、スケルチレシーバ１の閾値制御ビットを順次変更（例えば、最小閾値から最大閾値まで順次変更するか、あるいは最大閾値から最小閾値まで順次変更）して、スケルチレシーバ１の出力が反転したときの閾値制御ビットを最適値として選択する（ステップＳ２０）。
【００６１】
図９は図６のレシーバ２におけるスペック確認シーケンスの一例を示すフローチャートである。まず、レシーバ２の閾値をデフォルト値に設定する（ステップ２１）。次に、レシーバ２の入力レベルがレシーバ２のスペックの最小値になるように、上記各スイッチのオン・オフを制御する（ステップＳ２２）。このステップＳ２２の処理は、ＶＲＸＰ＞ＶＲＸＮとＶＲＸＰ＜ＶＲＸＮの両方について行うのが望ましい。
【００６２】
次に、レシーバ２の出力が、ＶＲＸＰ＞ＶＲＸＮのときはハイになり、ＶＲＸＰ＜ＶＲＸＮのときはロウになるか否かを判定し（ステップＳ２３）、この判定がＮＯの場合は後述する図１０の処理を行ってオフセット制御ビットを変更する（ステップＳ２４）。
【００６３】
ステップＳ２３の判定がＹＥＳの場合は、その時点でのレシーバ２のオフセット制御ビットを最終的に採用する（ステップＳ２５）。
【００６４】
図１０は図９のステップＳ２３の判定がＮＯの場合に行われる処理動作の一例を示すフローチャートである。まず、差動入力端子ＲＸＮ，ＲＸＰ間の電位差がゼロ、すなわちＶＲＸＰ＝ＶＲＸＮとなるよう、各スイッチのオン・オフを制御する（ステップＳ３１）。
【００６５】
次に、レシーバ２のオフセット制御ビットを順次変更（例えば、オフセット最小値から最大値まで順次変更、あるいはオフセット最大値から最小値まで順次変更）して、レシーバ２の出力が反転するときのオフセット制御ビットを最適値として選択する（ステップＳ３２）。
【００６６】
上述した図７〜図１０の処理は、差動信号受信装置の電源を投入するたび（Power-on Resetのたび）に行ってもよいし、あるいは、図８と図１０の処理は製造後の出荷前テスト時のみに行い、図７と図９の処理は電源を投入するたびに行ってもよい。
【００６７】
このように、第４の実施形態では、差動入力端子ＲＸＮ，ＲＸＰ間に供給する分圧電圧を複数通りに変更できるため、スケルチレシーバ１の閾値設定のために最適な差動電位を設定した状態で閾値を設定できる。同様に、レシーバ２のオフセット値設定のために最適な差動電位を設定した状態でオフセット値を設定できる。これにより、閾値とオフセット値の設定精度を向上できる。
【００６８】
（第５の実施形態）
第５の実施形態は、コモンモード電圧の変動に対する閾値とオフセット値の耐性チェックを行うものである。
【００６９】
基板上に差動信号受信装置を形成した場合、基板のノイズが差動入力端子ＲＸＮ，ＲＸＰに加わることから、高速Ｉ／Ｏのスペックの一つとして、差動入力端子ＲＸＮ，ＲＸＰのコモンモード電圧の最大値と最小値が決まっている場合が多い。スケルチレシーバ１やレシーバ２の受信感度は、回路形式によっては、コモンモード電圧に大きく依存することがある。特に、コモンモード電圧が最大値の場合に受信感度の特性劣化が起きる可能性が大きい。したがって、コモンモード電圧が最大値の場合に差動信号受信装置が正常に動作するか否かを事前にチェックするのが望ましい。
【００７０】
なお、上述した第４の実施形態では、各スイッチを切替えた場合のコモンモード電圧がスペックの最大値よりも小さいことを前提としている。
【００７１】
以下に説明する第５の実施形態に係る差動信号受信装置は図６と同様に構成されており、スケルチレシーバ１とレシーバ２のそれぞれについて、コモンモード電圧の変動による耐性をチェックすることを特徴とする。
【００７２】
図１１は第５の実施形態におけるスケルチレシーバ１の閾値最適値の決定シーケンスの一例を示すフローチャートである。まず、スケルチレシーバ１の閾値制御ビットをデフォルト値に設定した状態、あるいは図８の処理により閾値制御ビットを決定した状態で、スケルチレシーバ１の入力レベルがスペックの最大値となり、かつコモンモード電圧がスペックの最大値になるように、図６のスイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ３ａ、ＳＷ３ｂ、ＳＷ４ａ、ＳＷ４ｂのオン・オフを設定する（ステップＳ４１）。ここでは、差動入力端子ＲＸＮ，ＲＸＰの電圧がＶＲＸＰ＞ＶＲＸＮとＶＲＸＰ＜ＶＲＸＮの両方について行うのが望ましい。
【００７３】
次に、ステップＳ４１の設定の状態で、スケルチレシーバ１の出力レベルがスケルチレシーバ１に所定レベル以上の入力信号が入力されたことを示すレベル（例えばハイレベル）であるか否かを判定する（ステップＳ４２）。もし、この判定がＮＯの場合は、後述する図１２の処理を行って、閾値制御ビットを設定する（ステップＳ４３）。
【００７４】
ステップＳ４２の判定がＹＥＳの場合、あるいはステップＳ４３の処理が終了した場合は、スケルチレシーバ１の入力レベルがスペックの最小値となり、かつコモンモード電圧がスペックの最大値となるように、図６のスイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ３ａ、ＳＷ３ｂ、ＳＷ４ａ、ＳＷ４ｂのオン・オフを設定する（ステップＳ４４）。ここでは、差動入力端子ＲＸＮ，ＲＸＰの電圧がＶＲＸＰ＞ＶＲＸＮとＶＲＸＰ＜ＶＲＸＮの両方について行うのが望ましい。
【００７５】
次に、ステップＳ４４の設定の状態で、スケルチレシーバ１の出力レベルがスケルチレシーバ１に所定レベル以上の入力信号が入力されなかったことを示すレベル（例えばロウレベル）であるか否かを判定する（ステップＳ４５）。もし、この判定がＮＯの場合は、後述する図１３の処理を行って、閾値制御ビットを設定する（ステップＳ４６）。
【００７６】
ステップＳ４５の判定がＹＥＳの場合は、現在設定されている閾値制御ビットに基づいてスケルチレシーバ１の閾値を設定する（ステップＳ４７）。
【００７７】
図１２は図１１のステップＳ４２の判定がＮＯの場合に行われる処理動作の一例を示すフローチャートである。図１２の処理を行うのは、コモンモード電圧をスペックの最大値に設定したことで、受信感度閾値が高くなった場合である。
【００７８】
まず、ステップＳ４１の設定の状態でパスする閾値制御ビットの範囲を設定する（ステップＳ５１）。次に、上述した図７のステップＳ１５と同様の設定状態、すなわちスケルチレシーバ１の入力レベルが同レシーバ２のスペックの最小値となるように、図６のスイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ３ａ、ＳＷ３ｂ、ＳＷ４ａ、ＳＷ４ｂのオン・オフを設定した状態でパスする閾値制御ビットの範囲を設定する（ステップＳ５２）。
【００７９】
次に、ステップＳ５１とＳ５２の両者をパスする閾値制御ビットを最終的に選択する（ステップＳ５３）。
【００８０】
図１３は図１１のステップＳ４５の判定がＮＯの場合に行われる処理動作の一例を示すフローチャートである。図１３の処理を行うのは、コモンモード電圧をスペックの最大値に設定したことで、受信感度閾値が低くなった場合である。
【００８１】
まず、図１１のステップＳ４４におけるスイッチの設定状態でパスする閾値制御ビットの範囲を設定する（ステップＳ６１）。次に、図１１のステップＳ４１におけるスイッチの設定状態でパスする閾値制御ビットの範囲を設定する（ステップＳ６２）。
【００８２】
次に、ステップＳ６１とＳ６２の両者をパスする閾値制御ビットを最終的に選択する（ステップＳ６３）。
【００８３】
図１４は第５の実施形態におけるレシーバ２のオフセット調整値の決定シーケンスの一例を示すフローチャートである。まず、スケルチレシーバ１の閾値制御ビットをデフォルト値に設定した状態か、あるいは図９の処理によりオフセット制御ビットを決定した状態で、レシーバ２の入力レベルがスペックの最小値となるように、図６のスイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ３ａ、ＳＷ３ｂ、ＳＷ４ａ、ＳＷ４ｂのオン・オフを設定する（ステップＳ７１）。ここでは、差動入力端子ＲＸＮ，ＲＸＰの電圧がＶＲＸＰ＞ＶＲＸＮとＶＲＸＰ＜ＶＲＸＮの両方について行うのが望ましい。
【００８４】
ステップＳ７１の設定の状態で、レシーバ２の出力が、ＶＲＸＰ＞ＶＲＸＮのときはハイになり、ＶＲＸＰ＜ＶＲＸＮのときはロウになるか否かを判定し（ステップＳ７２）、この判定がＮＯの場合は、オフセット制御ビットを順次変更してステップＳ７２の判定がＹＥＳになる場合のオフセット制御ビットを最終的に選択する（ステップＳ７３）。ステップＳ７２の判定がＹＥＳの場合は、現在設定されているオフセット制御ビットを最終的に選択する（ステップＳ７４）。
【００８５】
このように、第５の実施形態では、コモンモード電圧がスペックの最大値の場合に受信感度の特性劣化が起きやすいという背景を考慮に入れて、コモンモード電圧がスペックの最大値のときに閾値制御ビットとオフセット制御ビットの最適値を検出するため、コモンモード電圧の変動に対する耐性が高くなり、受信感度の特性劣化が起きにくくなる。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施形態に係る差動信号受信装置の内部構成を示すブロック図。
【図２】制御回路４によるスケルチレシーバ１の閾値の制御処理の一例を示すフローチャート。
【図３】制御回路４によるレシーバ２の感度設定処理の一例を示すフローチャート。
【図４】（ａ）および図４（ｂ）は本発明の第２の実施形態に係る差動信号受信装置の内部構成を示すブロック図。
【図５】本発明の第３の実施形態に係る差動信号受信装置の内部構成を示すブロック図。
【図６】本発明の第４の実施形態に係る差動信号受信装置の内部構成を示すブロック図。
【図７】図６のスケルチレシーバ１におけるスペック確認シーケンスの一例を示すフローチャート。
【図８】図７のステップＳ１４またはＳ１７の判定がＮＯの場合に行われる処理動作の一例を示すフローチャート。
【図９】図６のレシーバ２におけるスペック確認シーケンスの一例を示すフローチャート。
【図１０】図９のステップＳ２３の判定がＮＯの場合に行われる処理動作の一例を示すフローチャート。
【図１１】第５の実施形態におけるスケルチレシーバ１の閾値最適値の決定シーケンスの一例を示すフローチャート。
【図１２】図１１のステップＳ４２の判定がＮＯの場合に行われる処理動作の一例を示すフローチャート。
【図１３】図１１のステップＳ４５の判定がＮＯの場合に行われる処理動作の一例を示すフローチャート。
【図１４】第５の実施形態におけるレシーバ２のオフセット調整値の決定シーケンスの一例を示すフローチャート。
【符号の説明】
【００８７】
１  スケルチレシーバ
２  レシーバ
３  差動電位切替部
４  制御回路
５  終端抵抗
ＲＸＮ，ＲＸＰ  差動入力端子
【図１】
2010045737.tif 000003
【図２】
2010045737.tif 000004
【図３】
2010045737.tif 000005
【図４】
2010045737.tif 000006
【図５】
2010045737.tif 000007
【図６】
2010045737.tif 000008
【図７】
2010045737.tif 000009
【図８】
2010045737.tif 000010
【図９】
2010045737.tif 000011
【図１０】
2010045737.tif 000012
【図１１】
2010045737.tif 000013
【図１２】
2010045737.tif 000014
【図１３】
2010045737.tif 000015
【図１４】
2010045737.tif 000016