(57)【要約】【課題】通常使用時の消費電力の低減と周辺部の小型化が図れるアクティブマトリクス基板、電気泳動表示装置およびその駆動方法、電子機器を提供する。【解決手段】本発明のアクティブマトリクス基板は、複数のデータ線２２と複数のゲート線２３とが交差して設けられ、ラッチ回路２６（記憶素子）を含む画素回路２７がマトリクス状に配置された画素表示部６と、画素表示部６の周辺に位置し、データ線駆動回路１７とゲート線駆動回路１８とを含む周辺回路部１６と、を備え、周辺回路部１６に、複数のデータ線２２の各々に接続され、データ線駆動回路１７を構成するトランジスターよりも駆動能力が大きいトランジスターによって構成され、全ての画素回路２７に対して同一電位の画像データを書き込み可能なデータ一括書換回路１９が設けられている。【選択図】図５
2010204375.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ線と複数のゲート線とが互いに交差して設けられ、記憶素子を含む画素回路がマトリクス状に配置された画素表示部と、
前記画素表示部の周辺に位置し、前記データ線に接続されたデータ線駆動回路と前記ゲート線に接続されたゲート線駆動回路とを含む周辺回路部と、を備え、
前記周辺回路部に、前記複数のデータ線の各々に接続され、前記データ線駆動回路を構成するトランジスターよりも駆動能力が大きいトランジスターによって構成され、全ての前記画素回路に対して同一電位の画像データを書き込み可能なデータ一括書換回路が設けられたことを特徴とするアクティブマトリクス基板。
【請求項２】
前記データ一括書換回路が、前記画素表示部に対して前記データ線駆動回路が位置する側と反対側に配置されたことを特徴とする請求項１に記載のアクティブマトリクス基板。
【請求項３】
前記データ一括書換回路が、前記画素表示部に対して前記データ線駆動回路が位置する側と同じ側に配置されたことを特徴とする請求項１に記載のアクティブマトリクス基板。
【請求項４】
前記データ一括書換回路が、トライステートバッファー回路によって構成されていることを特徴とする請求項１ないし３のいずれか一項に記載のアクティブマトリクス基板。
【請求項５】
前記データ一括書換回路が、前記画素回路が形成された基板本体上に作り込まれたことを特徴とする請求項１ないし４のいずれか一項に記載のアクティブマトリクス基板。
【請求項６】
前記データ一括書換回路が、前記画素回路が形成された基板本体と別体の回路素子として構成され、前記回路素子が前記基板本体上に実装されたことを特徴とする請求項１ないし４のいずれか一項に記載のアクティブマトリクス基板。
【請求項７】
請求項１ないし６のいずれか一項に記載のアクティブマトリクス基板と、他の基板との間に挟持された電気泳動素子と、を備えたことを特徴とする電気泳動表示装置。
【請求項８】
複数のデータ線と複数のゲート線とが互いに交差して設けられ、記憶素子を含む画素回路がマトリクス状に配置された画素表示部と、前記画素表示部の周辺に位置し、前記データ線に接続されたデータ線駆動回路と前記ゲート線に接続されたゲート線駆動回路とを含む周辺回路部と、を備えた電気泳動表示装置の駆動方法であって、
前記画素回路に画像データを書き込むステップと、
前記データ線駆動回路を構成するトランジスターよりも駆動能力が大きいトランジスターによって構成されたデータ一括書換回路を用いて、全ての前記画素回路に対して同一電位の画像データを書き込むステップと、を備えたことを特徴とする電気泳動表示装置の駆動方法。
【請求項９】
請求項７に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス基板、電気泳動表示装置およびその駆動方法、電子機器に関する。
【背景技術】
【０００２】
アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスターとメモリー回路（ＳＲＡＭ；Static Random Access Memory）とを備えたものが知られている（例えば、特許文献１参照）。特許文献１記載の表示装置は、スイッチング用トランジスターや画素電極が形成された基板上に、帯電粒子を内蔵したマイクロカプセルが接着された構成を有している。そして、マイクロカプセルを挟持する画素電極と共通電極との間に発生させた電界により帯電粒子を制御することで画像を表示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−８４３１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１記載の電気泳動表示装置では、画像の白黒を表示するために、画素内に設けられたＳＲＡＭ（ラッチ回路）に、白黒二値のいずれかを電位（ハイレベル／ローレベル）として記憶する。この場合、表示領域の各画素は、例えば、ゲート線およびデータ線と接続された選択トランジスターと、選択トランジスターと画素電極との間に接続されたラッチ回路とを備えている。画素内のラッチ回路は、画素電極への電位の付与、もしくは画素内の表示素子駆動に十分な能力を持つ最小限のトランジスター素子を用いて構成されるのが通例である。また、画素回路内のフィードバックラッチ素子を省略した構成でなければ、必要とされる高い解像度を実現することが困難であった。
【０００５】
しかしながら、上記の構成を採用する場合、画素回路内の記憶情報をパネル全体にわたって一括でリセットするために、表示領域外のドライバー回路が持つ駆動能力は十分大きくなければならず、一括リセットのためだけにドライバー回路の能力を大きく取らなければならない。このため、通常使用時に不必要な電力を消費するとともに、周辺（額縁）領域にドライバー回路を内蔵する場合にはドライバー回路内のバッファー回路の占める面積が大きくなり、額縁領域が大きくなるために装置の小型化の障害となる。また、仮にドライバー回路のトランジスターサイズを小さくした場合、画素回路の自己フィードバックにより画素回路の状態が安定する効果が強いため、書き込みができない、貫通電流が消費される、等の機器設計上の問題が生じる。
【０００６】
本発明は、上記の課題を解決するためになされたものであって、通常使用時の消費電力の低減と周辺（額縁）領域の小型化が図れるアクティブマトリクス基板、電気泳動表示装置およびその駆動方法、電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本発明のアクティブマトリクス基板は、複数のデータ線と複数のゲート線とが互いに交差して設けられ、記憶素子を含む画素回路がマトリクス状に配置された画素表示部と、前記画素表示部の周辺に位置し、前記データ線に接続されたデータ線駆動回路と前記ゲート線に接続されたゲート線駆動回路とを含む周辺回路部と、を備え、前記周辺回路部に、前記複数のデータ線の各々に接続され、前記データ線駆動回路を構成するトランジスターよりも駆動能力が大きいトランジスターによって構成され、全ての前記画素回路に対して同一電位の画像データを書き込み可能なデータ一括書換回路が設けられたことを特徴とする。
【０００８】
画素表示部内の情報を一括でリセットする場合、従来はデータ線駆動回路が高い駆動能力を持つ必要があったため、データ線駆動回路内のバッファー回路の面積を大きく取る必要があった。これに対して、本発明のアクティブマトリクス基板は、データ線駆動回路を構成するトランジスターよりも駆動能力が大きいトランジスターによって構成されたデータ一括書換回路がデータ線駆動回路とは別に備えられているため、バッファー回路を構成する複数段のインバーターのトランジスターサイズを縮小できるとともに、インバーターの段数を削減できる。このバッファー回路のトランジスターサイズの縮小効果と段数削減効果とが相俟って、データ一括書換回路を新たに備えたとしても、全体として周辺回路部の小型化が図れる。また、データ線駆動回路のバッファー回路が縮小することで通常使用時の消費電力の低減が図れる。
【０００９】
本発明のアクティブマトリクス基板において、前記データ一括書換回路を、前記画素表示部に対して前記データ線駆動回路が位置する側と反対側に配置した構成を採用できる。
この構成によれば、画素表示部の一方の側にデータ線駆動回路、他方の側にデータ一括書換回路が位置することになるため、画素表示部を中心とした両側の額縁部分の幅のバランスが良く、各種の表示装置に用いて好適なものとなる。また、データ線駆動回路、データ一括書換回路と画素表示部とを接続する配線同士の干渉が生じないため、配線層を多層に設計する必要がなく、パターン設計上、製造プロセス上有利である。
【００１０】
本発明のアクティブマトリクス基板において、前記データ一括書換回路を、前記画素表示部に対して前記データ線駆動回路が位置する側と同じ側に配置した構成を採用できる。
この構成によれば、画素表示部に対してデータ線駆動回路が位置する側と反対側の額縁部分の幅を十分に狭くできるので、例えば画素表示部が装置の縁にごく近い位置に配置される電子機器等に用いるのに好適である。
【００１１】
本発明のアクティブマトリクス基板においては、前記データ一括書換回路を、トライステートバッファー回路によって構成することが望ましい。
この構成によれば、第１の電位（例えばハイレベル）と第２の電位（例えばローレベル）のいずれかを全ての画素回路に対して供給でき、また、リセット時にはデータ一括書換回路を画像表示部から電気的に切断できるので、リセット動作後に書き込むデータに応じて最適な電位を選択できるとともに、低消費電力化が図れる。
【００１２】
本発明のアクティブマトリクス基板において、前記データ一括書換回路を、前記画素回路が形成された基板本体上に作り込む構成を採用できる。
この構成によれば、データ一括書換回路を画素回路等と同時に基板本体上に形成できるため、製造プロセスを複雑化することなく、周辺回路を内蔵したアクティブマトリクス基板を提供できる。
【００１３】
本発明のアクティブマトリクス基板において、前記データ一括書換回路を、前記画素回路が形成された基板本体と別体の回路素子として構成し、前記回路素子を前記基板本体上に実装する構成が採用できる。
この構成によれば、データ一括書換回路を基板本体上に形成する必要がなく、アクティブマトリクス基板の構成を簡略化できる。
【００１４】
本発明の電気泳動表示装置は、上記本発明のアクティブマトリクス基板と、他の基板との間に挟持された電気泳動素子と、を備えたことを特徴とする。
本発明によれば、上記本発明のアクティブマトリクス基板を備えているので、低消費電力で額縁部分が小さい小型の電気泳動表示装置を実現できる。
【００１５】
本発明の電気泳動表示装置の駆動方法は、複数のデータ線と複数のゲート線とが互いに交差して設けられ、記憶素子を含む画素回路がマトリクス状に配置された画素表示部と、前記画素表示部の周辺に位置し、前記データ線に接続されたデータ線駆動回路と前記ゲート線に接続されたゲート線駆動回路とを含む周辺回路部と、を備えた電気泳動表示装置の駆動方法であって、前記画素回路に画像データを書き込むステップと、前記データ線駆動回路を構成するトランジスターよりも駆動能力が大きいトランジスターによって構成されたデータ一括書換回路を用いて、全ての前記画素回路に対して同一電位の画像データを書き込むステップと、を備えたことを特徴とする。
【００１６】
本発明の電気泳動表示装置の駆動方法によれば、データ線駆動回路のトランジスターよりも駆動能力が大きいトランジスターを有するデータ一括書換回路を用いて全ての前記画素回路に対して同一電位の画像データを書き込むので、従来に比べて消費電力の低減が図れる。
【００１７】
本発明の電子機器は、本発明の電気泳動表示装置を備えたことを特徴とする。
本発明によれば、低消費電力で額縁部分が小さい電気泳動表示部を有する電子機器を実現できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態の電気泳動表示装置の断面図である。
【図２】本電気泳動表示装置のマイクロカプセルの模式図である。
【図３】電気泳動素子の動作を説明するための図である。
【図４】本電気泳動表示装置を構成するアクティブマトリクス基板の平面図である。
【図５】本アクティブマトリクス基板の全体の等価回路図である。
【図６】画素回路部分の等価回路図である。
【図７】本発明の第２実施形態のアクティブマトリクス基板の平面図である。
【図８】画素回路部分の等価回路図の他の例である。
【図９】本発明の電子機器の一例である電子ペーパーを示す図である。
【発明を実施するための形態】
【００１９】
［第１実施形態］
以下、本発明の第１実施形態について図１〜図６を用いて説明する。
本実施形態の電気泳動表示装置は、データ一括書換回路をデータ線駆動回路と反対側に配置したアクティブマトリクス基板を備えた電気泳動表示装置の構成例である。
図１は、本実施形態の電気泳動表示装置を示す断面図である。図２は、本電気泳動表示装置が有するマイクロカプセルを示す模式図である。図３は、電気泳動素子の動作を説明するための図である。図４は、本電気泳動表示装置を構成するアクティブマトリクス基板の平面図である。図５は、本アクティブマトリクス基板の全体の等価回路図である。図６は、画素回路部分の等価回路図である。
なお、以下の各図面においては各構成要素を見やすくするため、構成要素によっては寸法の縮尺や比率を変えることがある。
【００２０】
本実施形態の電気泳動表示装置１は、図１に示すように、アクティブマトリクス基板２と対向基板３との間に、複数のマイクロカプセル４を配列した電気泳動素子５が挟持された構成である。画素表示部６において、アクティブマトリクス基板２の電気泳動素子５側には画素１０に対応して複数の画素電極７が配列形成されており、電気泳動素子５は接着剤層８を介して画素電極７と接着されている。対向基板３の電気泳動素子５側には複数の画素電極７と対向する共通電極９が全面に形成されており、共通電極９上に電気泳動素子５が設けられている。
【００２１】
アクティブマトリクス基板２は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。図示は省略しているが、画素電極７とアクティブマトリクス基板２の基板本体との間には、後述するゲート線、データ線、駆動用トランジスター、ラッチ回路などが形成されている。一方、対向基板３はガラスやプラスチック等からなる基板であり、視認側に配置されるため、透明基板が用いられる。
【００２２】
電気泳動素子５は、予め対向基板３側に形成され、接着剤層８までを含めた電気泳動シートとして取り扱われるのが一般的である。製造工程において、電気泳動シートは接着剤層８の表面に保護用の離型シートが貼り付けられた状態で取り扱われる。そして、別途作製したアクティブマトリクス基板２に対して、離型シートを剥がした電気泳動シートを貼り付けることによって、画素表示部６を形成する。このため、接着剤層８は画素電極７側のみに存在することになる。
【００２３】
マイクロカプセル４は、図２に示すように、例えば５０μｍ程度の粒径を有しており、内部に分散媒１２と、複数の白色粒子（電気泳動粒子）１３と、複数の黒色粒子（電気泳動粒子）１４とを封入した球状体である。マイクロカプセル４は、図１に示したように、共通電極９と画素電極７とで挟持され、１つの画素１０内に１個または複数個のマイクロカプセル４が配置される。
【００２４】
マイクロカプセル４の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアゴムなどの透光性を持つ高分子樹脂などを用いて形成されている。
分散媒１２は、白色粒子１３と黒色粒子１４とをマイクロカプセル４内に分散させる液体である。分散媒１２としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独または混合物として用いることができ、さらに界面活性剤などを配合してもよい。
【００２５】
白色粒子１３は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負の電荷を帯電させたものが用いられる。黒色粒子１４は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正の電荷を帯電させたものが用いられる。
これらの顔料には、必要に応じて、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
また、黒色粒子１４および白色粒子１３に代えて、例えば赤色、緑色、青色などの顔料を用いてもよい。この構成によれば、画素表示部６に赤色、緑色、青色などを表示することができる。
【００２６】
本実施形態のアクティブマトリクス基板２は、図４に示すように、矩形状の画素表示部６と、画素表示部６の周囲を取り巻く額縁状の周辺回路部１６と、を有している。また、周辺回路部１６は、データ線駆動回路１７と、ゲート線駆動回路１８と、データ一括書換回路１９と、外部接続端子２０と、を有している。ゲート線駆動回路１８は、画素表示部６の一辺（図４において画素表示部６の上下方向に延びる左側の辺）に沿って設けられている。データ線駆動回路１７は、画素表示部６のゲート線駆動回路１８が設けられた辺と隣接する辺（図４において画素表示部６の左右方向に延びる下側の辺）に沿って設けられている。データ一括書換回路１９は、画素表示部６のデータ線駆動回路１７が設けられた辺と対向する辺（図４において画素表示部６の左右方向に延びる上側の辺）に沿って設けられている。すなわち、データ線駆動回路１７とデータ一括書換回路１９とは画素表示部６を挟んで反対側に設けられている。本実施形態の場合、データ線駆動回路１７、ゲート線駆動回路１８、データ一括書換回路１９は全てアクティブマトリクス基板２を構成する基板本体上に、画素表示部６内の画素回路（後述する）と同時に作り込まれている。
【００２７】
画素表示部６は、図５に示すように、複数のデータ線２２と複数のゲート線２３とが互いに交差して設けられている。隣り合う２本のデータ線２２と隣り合う２本のゲート線２３とで囲まれた領域が１つの画素１０であり、画素表示部６はマトリクス状に配置された複数の画素１０で構成されている。各画素１０には、駆動用トランジスター２５とラッチ回路（記憶素子）２６とを含む画素回路２７が設けられている。なお、本実施形態では、画素回路２７内の駆動用トランジスター２５やラッチ回路２６を構成するトランジスター、周辺回路部１６の各種トランジスターとして、薄膜トランジスター（Thin Film Transistor, 以下、ＴＦＴと略記する）を用いている。
【００２８】
より詳細には、図６に示すように、画素１０には、駆動用トランジスター２５と、ラッチ回路２６と、スイッチ回路２９と、電気泳動素子５と、画素電極７と、共通電極９とが設けられている。これらの素子を取り囲むように、ゲート線２３、データ線２２、低電位電源線３０、高電位電源線３１、第１の制御線３２、および第２の制御線３３が配置されている。画素１０は、ラッチ回路２６により画像信号を電位として保持するＳＲＡＭ（Static Random Access Memory）方式の構成である。
【００２９】
駆動用トランジスター２５は、Ｎ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスターからなる画素スイッチング素子である。駆動用トランジスター２５のゲート端子はゲート線２３に接続され、ソース端子はデータ線２２に接続され、ドレイン端子はラッチ回路２６のデータ入力端子Ｎ１に接続されている。
ラッチ回路２６のデータ入力端子Ｎ１およびデータ出力端子Ｎ２は、スイッチ回路２９と接続されている。さらに、スイッチ回路２９は、画素電極７と接続されるとともに、第１、第２の制御線３２，３３と接続されている。画素電極７と共通電極９との間に電気泳動素子５が挟持されている。
【００３０】
ラッチ回路２６は、転送インバーター３５ｔと帰還インバーター３５ｆとを備えている。転送インバーター３５ｔおよび帰還インバーター３５ｆはいずれもＣ−ＭＯＳインバーターである。転送インバーター３５ｔと帰還インバーター３５ｆとは、互いの入力端子に他方の出力端子が接続されたループ構造をなしている。それぞれのインバーターには、高電位電源端子ＰＨを介して接続された高電位電源線３６と、低電位電源端子ＰＬを介して接続された低電位電源線３０とから電源電圧が供給される。
【００３１】
転送インバーター３５ｔは、それぞれのドレイン端子をデータ出力端子Ｎ２に接続されたＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスター３７とＮ−ＭＯＳトランジスター３８とを有している。Ｐ−ＭＯＳトランジスター３７のソース端子は高電位電源端子ＰＨに接続され、Ｎ−ＭＯＳトランジスター３８のソース端子は低電位電源端子ＰＬに接続されている。Ｐ−ＭＯＳトランジスター３７およびＮ−ＭＯＳトランジスター３８のゲート端子（転送インバーター３５ｔの入力端子）は、データ入力端子Ｎ１（帰還インバーター３５ｆの出力端子）と接続されている。
【００３２】
帰還インバーター３５ｆは、それぞれのドレイン端子をデータ入力端子Ｎ１に接続されたＰ−ＭＯＳトランジスター３９とＮ−ＭＯＳトランジスター４０とを有している。Ｐ−ＭＯＳトランジスター３９およびＮ−ＭＯＳトランジスター４０のゲート端子（帰還インバーター３５ｆの入力端子）は、データ出力端子Ｎ２（転送インバーター３５ｔの出力端子）と接続されている。
【００３３】
上記構成のラッチ回路２６において、ハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶されると、ラッチ回路２６のデータ出力端子Ｎ２からローレベル（Ｌ）の信号が出力される。一方、ラッチ回路２６にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶されると、データ出力端子Ｎ２からハイレベル（Ｈ）の信号が出力される。
【００３４】
スイッチ回路２９は、第１のトランスミッションゲートＴＧ１と、第２のトランスミッションゲートＴＧ２とを備えて構成されている。第１のトランスミッションゲートＴＧ１は、Ｐ−ＭＯＳトランジスター４１とＮ−ＭＯＳトランジスター４２とからなる。Ｐ−ＭＯＳトランジスター４１およびＮ−ＭＯＳトランジスター４２のソース端子は第１の制御線３２に接続され、Ｐ−ＭＯＳトランジスター４１およびＮ−ＭＯＳトランジスター４２のドレイン端子は画素電極７に接続されている。また、Ｐ−ＭＯＳトランジスター４１のゲート端子は、ラッチ回路２６のデータ入力端子Ｎ１（駆動用トランジスター２５のドレイン端子）に接続され、Ｎ−ＭＯＳトランジスター４２のゲート端子は、ラッチ回路２６のデータ出力端子Ｎ２に接続されている。
【００３５】
第２のトランスミッションゲートＴＧ２は、Ｐ−ＭＯＳトランジスター４３とＮ−ＭＯＳトランジスター４４とからなる。Ｐ−ＭＯＳトランジスター４３およびＮ−ＭＯＳトランジスター４４のソース端子は第２の制御線３３に接続され、Ｐ−ＭＯＳトランジスター４３およびＮ−ＭＯＳトランジスター４４のドレイン端子は、画素電極７に接続されている。また、Ｐ−ＭＯＳトランジスター４３のゲート端子は、ラッチ回路２６のデータ出力端子Ｎ２に接続され、Ｎ−ＭＯＳトランジスター４４のゲート端子は、ラッチ回路２６のデータ入力端子Ｎ１に接続されている。
【００３６】
ここで、ラッチ回路２６にローレベル（Ｌ）の画像信号（画素データ「０」）が記憶され、データ出力端子Ｎ２からハイレベル（Ｈ）の信号が出力された場合、第１のトランスミッションゲートＴＧ１がオン状態となり、第１の制御線３２を介して供給される電位Ｓ１が画素電極７に入力され、画像データが書き込まれる。
一方、ラッチ回路２６にハイレベル（Ｈ）の画像信号（画素データ「１」）が記憶され、データ出力端子Ｎ２からローレベル（Ｌ）の信号が出力された場合、第２のトランスミッションゲートＴＧ２がオン状態となり、第２の制御線３３を介して供給される電位Ｓ２が画素電極７に入力され、画像データが書き込まれる。
【００３７】
画素電極７は、Ａｌ（アルミニウム）などにより形成され、電気泳動素子５に電圧を印加する電極である。共通電極９は、画素電極７とともに電気泳動素子５に電圧を印加する電極であり、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極である。共通電極９には、共通電極配線（図示略）を介して共通電極電位Ｖcomが供給される。電気泳動素子５は、画素電極７と共通電極９との電位差によって生じる電界により画像を表示させる。
【００３８】
図５に戻って、データ線駆動回路１７は、シフトレジスター４６と、バッファー回路（図示略）と、画像データ送出動作のオン／オフを切り換えるスイッチ４７と、を備えている。データ一括書換回路１９は、各データ線２２に接続されたトライステートバッファー回路４８を備えている。トライステートバッファー回路４８は、Ｐ−ＭＯＳトランジスター４９とＮ−ＭＯＳトランジスター５０とから構成されている。Ｐ−ＭＯＳトランジスター４９のゲートに対してリセット信号RSTHを供給する第１のリセット電源線５１と、Ｎ−ＭＯＳトランジスター５０のゲートに対してリセット信号RSTLを供給する第２のリセット電源線５２と、を備えている。Ｐ−ＭＯＳトランジスター４９のソースは、高電位リセット電源に接続されており、Ｎ−ＭＯＳトランジスター５０のソースは、低電位リセット電源（電位ＶＬ）に接続されている。高電位リセット電源は、ハイレベル（Ｈ）の画像信号に相当する電位に固定されており、低電位リセット電源は、ローレベル（Ｌ）の画像信号に相当する電位に固定されている。Ｐ−ＭＯＳトランジスター４９のドレインおよびＮ−ＭＯＳトランジスター５０のドレインは、データ線２２に接続されている。
【００３９】
また、データ一括書換回路１９内のトライステートバッファー回路４８を構成するＰ−ＭＯＳ、Ｎ−ＭＯＳトランジスター４９，５０は、データ線駆動回路１７内のバッファー回路を構成するトランジスターよりも駆動能力が高いものである。具体的には、トライステートバッファー回路４８のＰ−ＭＯＳ、Ｎ−ＭＯＳトランジスター４９，５０は、データ線駆動回路１７内のバッファー回路のトランジスターよりもゲート幅が大きく設定されている。なお、ゲート長は同一である。
【００４０】
ここで、図３を用いて、電気泳動素子５の表示動作について説明する。
図３（ａ）は、画素１０を白表示する場合、図３（ｂ）は、画素１０を黒表示する場合をそれぞれ示している。
電気泳動表示装置１では、駆動用トランジスター２５を介してラッチ回路２６のデータ入力端子Ｎ１に画像信号を入力することでラッチ回路２６に画像信号を電位として記憶させる。これにより、ラッチ回路２６のデータ入力端子Ｎ１およびデータ出力端子Ｎ２から出力される電位に基づいて動作するスイッチ回路２９によって、第１の制御線３２または第２の制御線３３と画素電極７とが接続される。その結果、画素電極７に画像信号に対応する電位が入力され、図５に示すように、画素電極７と共通電極９との電位差に基づいて画素１０が黒表示または白表示される。
【００４１】
図５（ａ）に示す白表示の場合には、共通電極９が相対的に高電位、画素電極７が相対的に低電位に保持される。これにより、負に帯電した白色粒子１３が共通電極９に引き寄せられる一方、正に帯電した黒色粒子１４が画素電極７に引き寄せられる。その結果、視認側となる共通電極９側からこの画素を見ると、白色（Ｗ）が認識される。
図５（ｂ）に示す黒表示の場合、共通電極９が相対的に低電位、画素電極７が相対的に高電位に保持される。これにより、正に帯電した黒色粒子１４が共通電極９に引き寄せられる一方、負に帯電した白色粒子１３が画素電極７に引き寄せられる。その結果、共通電極９側からこの画素を見ると、黒色（Ｂ）が認識される。
【００４２】
このようにして画像データを書き込んで画像を表示した後に画像を消去する場合、もしくは、使用開始時に全ての画素回路２７の画像データを一旦リセットする場合には、全ての画素回路２７に対して同一電位の画像信号、すなわち高電位リセット電源のハイレベル（Ｈ）の電位、低電位リセット電源のローレベル（Ｌ）の電位のいずれか一方の信号を書き込む。この場合、例えば、第１のリセット電源線５１を通じてデータ一括書換回路１９のトライステートバッファー回路４８のＰ−ＭＯＳトランジスター４９にローレベルのリセット信号RSTHを供給すると、Ｐ−ＭＯＳトランジスター４９がオン状態となり、各画素回路２７の駆動用トランジスター２５のゲートをオン状態とすることによりハイレベル（Ｈ）の信号が全ての画素回路２７に書き込まれる。逆に、第２のリセット電源線５２を通じてトライステートバッファー回路４８のＮ−ＭＯＳトランジスター５０にハイレベルのリセット信号RSTLを供給すると、Ｎ−ＭＯＳトランジスター５０がオン状態となり、各画素回路２７の駆動用トランジスター２５のゲートをオン状態とすることによりローレベル（Ｌ）の信号が全ての画素回路２７に書き込まれる。
【００４３】
ここで、リセット動作を行う際に全画素回路２７にハイレベル（Ｈ）の信号を書き込むか、ローレベル（Ｌ）の信号を書き込むかは、次に表示する画像信号を解析した結果に応じて判断することが望ましい。例えば、次に表示する画像信号を解析した結果、「黒」の画像データが５０％以上であればハイレベルの信号を書き込むことが望ましく、「白」の画像データが５０％以上であればローレベルの信号を書き込むことが望ましい。このようにすると、画像データを書き込む際に画像データの更新を行う画素の割合が少なくなるため、画像書き込みに要する消費電力を低減できる。
【００４４】
また、通常動作時にはトライステートバッファー回路４８のＰ−ＭＯＳトランジスター４９のゲートにハイレベルの信号を供給し、Ｎ−ＭＯＳトランジスター５０のゲートにローレベルの信号を供給する。これにより、Ｐ−ＭＯＳトランジスター４９、Ｎ−ＭＯＳトランジスター５０はともにオフ状態となり、データ一括書換回路１９は画素表示部６から電気的に切断された状態となる。
【００４５】
本実施形態の電気泳動表示装置１においては、データ線駆動回路１７を構成するトランジスターよりも駆動能力が大きいトランジスターによって構成されたデータ一括書換回路１９が備えられているため、データ線駆動回路１７のバッファー回路を構成する複数段のインバーターのトランジスターサイズを縮小できるとともに、インバーターの段数を削減できる。このバッファー回路のトランジスターサイズの縮小効果と段数削減効果とが相俟って、データ一括書換回路１９を新たに備えたとしても、全体として周辺回路部１６の小型化が図れる。また、データ線駆動回路１７のバッファー回路が縮小することで通常使用時の消費電力の低減が図れる。
【００４６】
例えば、トランジスターのゲート幅をＷ［μｍ］、ゲート長をＬ［μｍ］とし、ゲート線の本数を２００本とし、従来の電気泳動表示装置において、画素回路を構成するトランジスターのＷ／Ｌを３／５、データ線駆動回路のバッファー回路を構成するトランジスターのＷ／Ｌを９００／５と仮定する。これに対して、本実施形態の電気泳動表示装置１の場合、画素回路２７を構成するトランジスターのＷ／Ｌは３／５で変わらないが、データ線駆動回路１７のバッファー回路を構成するトランジスターは一括リセットに要する大きな駆動能力が要らなくなるため、このトランジスターのＷ／Ｌは３０／５程度（従来の１／３０程度）で済む。一方、データ一括書換回路１９のトライステートバッファー回路４８を構成するトランジスターのＷ／Ｌは９００／５が必要となり、この分は従来に比べて増えてしまう。
【００４７】
しかしながら、本実施形態の電気泳動表示装置１の場合、データ一括書換回路１９の占有面積が増えてもトライステートバッファー回路４８は１段のインバーターで済むのに対し、データ線駆動回路１７のバッファー回路を構成するインバーターは１段ごとにゲート幅を２．７倍程度に大きくするのが通例であるから、データ線駆動回路１９のバッファー回路を構成するトランジスターのＷ／Ｌが従来の１／３０に縮小したことでバッファー回路を構成するインバーターの少なくとも２段分が削減できたことになる。したがって、本実施形態の電気泳動表示装置１は、従来の装置に比べて、データ一括書換回路１９による占有面積の増加分よりもデータ線駆動回路１７のバッファー回路による占有面積の減少分の方が大きく、結果として周辺回路部１６の小型化が図れ、装置の小型化が図れる。また、上記の例では通常使用時（データ書き込み時）の消費電力が従来の１／３０程度に低減できる。
【００４８】
また、データ線駆動回路１７とデータ一括書換回路１９とを画素表示部６を挟んで反対側に配置したため、画素表示部６を中心とした両側の額縁部分の幅のバランスが良く、各種の表示装置に用いて好適なものとなる。また、データ線駆動回路１７やデータ一括書換回路１９と画素表示部６とを接続する配線同士の干渉が生じないため、配線層を多層に設計する必要がなく、パターン設計上、製造プロセス上有利である。
【００４９】
なお、上記においては、トライステートバッファー回路４８のＰ−ＭＯＳトランジスター４９のソースを高電位リセット電源に接続し、Ｎ−ＭＯＳトランジスター５０のソースを低電位リセット電源に接続しているが、これに代えて、Ｐ−ＭＯＳトランジスター４９のソースを第１のリセット電源線５１に接続し、Ｎ−ＭＯＳトランジスター５０のソースを第２のリセット電源５２に接続してもよい（すなわち、Ｐ−ＭＯＳトランジスター４９及びＮ−ＭＯＳトランジスター５０をダイオード接続としてもよい）。このような構成によれば、高電位リセット電源及び低電位リセット電源を省略することができる。この場合には、例えば、第１のリセット電源線５１を通じてデータ一括書換回路１９のトライステートバッファー回路４８のＰ−ＭＯＳトランジスター４９にローレベルのリセット信号RSTHを供給すると、Ｐ−ＭＯＳトランジスター４９がオン状態となり、各画素回路２７の駆動用トランジスター２５のゲートをオン状態とすることによりローレベルのリセット信号RSTHが全ての画素回路２７に書き込まれる。逆に、第２のリセット電源線５２を通じてトライステートバッファー回路４８のＮ−ＭＯＳトランジスター５０にハイレベルのリセット信号RSTLを供給すると、Ｎ−ＭＯＳトランジスター５０がオン状態となり、各画素回路２７の駆動用トランジスター２５のゲートをオン状態とすることによりハイレベルのリセット信号RSTLが全ての画素回路２７に書き込まれる。このような構成によっても、リセット動作を行うことができる。
【００５０】
［第２実施形態］
以下、本発明の第２実施形態について図７を用いて説明する。
本実施形態の電気泳動表示装置の基本構成は第１実施形態と同様であり、アクティブマトリクス基板におけるデータ一括書換回路の位置が第１実施形態と異なるのみである。
図７は、本実施形態の電気泳動表示装置におけるアクティブマトリクス基板の平面図である。図７において図１と共通の構成要素には同一の符号を付し、詳細な説明は省略する。
【００５１】
本実施形態のアクティブマトリクス基板６０は、図７に示すように、データ一括書換回路１９が、画素表示部６に対してデータ線駆動回路１７が位置する側と同じ側であって、データ線駆動回路１７の外側に配置されている。本構成の場合、データ線駆動回路１７やデータ一括書換回路１９と画素表示部６とを接続する配線間の短絡を防止するため、配線同士が交差する箇所では配線層を多層にして３次元的に交差させる必要がある。
【００５２】
本実施形態の電気泳動表示装置においても、周辺回路部の小型化が図れる、通常使用時の消費電力の低減が図れる、といった第１実施形態と同様の効果が得られる。さらに本実施形態の場合、画素表示部６に対してデータ線駆動回路１７やデータ一括書換回路１９が位置する側と反対側の額縁部分の幅を十分に狭くできるので、画素表示部６が装置の縁にごく近い位置に配置される電子機器等に用いるのに好適である。
【００５３】
なお、上記実施形態では、画素回路としてラッチ回路２６とスイッチ回路２９とを備え、全部で９個のトランジスターを用いた例を示したが、この構成に代えて、図８に示すように、ラッチ回路２６のみを備え、全部で５個のトランジスターを用いた画素回路を用いても良い。
【００５４】
［電子機器］
次に、上記実施形態の電気泳動表示装置を、電子機器に適用した場合について説明する。
図９は電子ペーパー１１００の構成を示す斜視図である。電子ペーパー１１００は、上記各実施形態の電気泳動表示装置１００を表示領域１１０１に備えている。電子ペーパー１１００は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体１１０２を備えて構成されている。
【００５５】
上記の電子ペーパー１１００によれば、表示部に上記実施形態に係る電気泳動表示装置１００が採用されているので、省電力性に優れ、小型の表示部を備える電子機器を提供できる。
図９に示した電子機器は、本発明に係る電子機器の一例を示すものであって、本発明の技術範囲を限定するものではない。例えば、携帯電話、携帯用オーディオ機器などの電子機器の表示部にも、本発明に係る電気泳動表示装置は好適に用いることができる。
【００５６】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施形態では、データ一括書換回路をアクティブマトリクス基板上に作り込む例を挙げたが、この回路をアクティブマトリクス基板本体と別体の回路素子として作製し、回路素子を基板本体上に実装する構成を採用してもよい。この構成によれば、データ一括書換回路を基板本体上に形成する必要がなくなり、アクティブマトリクス基板の構成を簡略化できる。
【符号の説明】
【００５７】
１…電気泳動表示装置、２，６０…アクティブマトリクス基板、３…対向基板、５…電気泳動素子、６…画素表示部、１６…周辺回路部、１７…データ線駆動回路、１８…ゲート線駆動回路、１９…データ一括書換回路、２２…データ線、２３…ゲート線、２６…ラッチ回路（記憶素子）、２７…画素回路、４８…トライステートバッファー回路、１１００…電子ペーパー（電子機器）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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