(57)【要約】【課題】オン抵抗が低く、耐圧性及びチャネル移動度が高い電界効果トランジスタ及び電界効果トランジスタの製造方法を提供すること。【解決手段】ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成された所定の導電型を有する半導体層と、エピタキシャル成長によって前記半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、前記所定の導電型とは反対の導電型を有するコンタクト層と、エピタキシャル成長によって前記ドレイン電極側のコンタクト層と前記半導体層との間にゲート絶縁膜を介してゲート電極と重畳するように形成された、前記所定の導電型とは反対の導電型を有するとともに該コンタクト層よりもキャリア濃度が低い電界緩和層と、を備える。【選択図】    図１
2010045073.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、
基板上に形成された所定の導電型を有する半導体層と、
エピタキシャル成長によって前記半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、前記所定の導電型とは反対の導電型を有するコンタクト層と、
エピタキシャル成長によって前記ドレイン電極側のコンタクト層と前記半導体層との間にゲート絶縁膜を介してゲート電極と重畳するように形成された、前記所定の導電型とは反対の導電型を有するとともに該コンタクト層よりもキャリア濃度が低い電界緩和層と、
を備えたことを特徴とする電界効果トランジスタ。
【請求項２】
前記電界緩和層は、ドレイン電極側からゲート電極側にむかって段階的または連続的にシート抵抗が高くなるように形成されていることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
前記電界緩和層は、ドレイン電極側からゲート電極側にむかって段階的または連続的に層厚が薄くなるように形成されていることを特徴とする請求項２に記載の電界効果トランジスタ。
【請求項４】
ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、
基板上に形成された所定の導電型を有する半導体層と、
エピタキシャル成長によって前記半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、前記所定の導電型とは反対の導電型を有するコンタクト層と、
エピタキシャル成長によって前記ドレイン電極側のコンタクト層と前記半導体層との間にゲート絶縁膜を介してゲート電極と重畳するように形成された、該半導体層とはバンドギャップエネルギーが異なる電界緩和領域形成層と、
を備え、前記半導体層の前記電界緩和領域形成層との界面近傍に発生する２次元電子ガスによって形成される電界緩和領域を有することを特徴とする電界効果トランジスタ。
【請求項５】
前記電界緩和領域形成層は、ドレイン電極側からゲート電極側にむかって段階的または連続的に層厚が薄くなるように形成されていることを特徴とする請求項４に記載の電界効果トランジスタ。
【請求項６】
前記基板は、導電型がｎ型であるとともに、裏面に裏面電極が形成されており、
前記ソース電極は、前記基板と前記コンタクト層とを電気的に接続するように形成されていることを特徴とする請求項１〜４のいずれか１つに記載の電界効果トランジスタ。
【請求項７】
ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、
基板上に所定の導電型を有する半導体層を形成する半導体層形成工程と、
前記半導体層上の一部領域に、エピタキシャル成長によって前記所定の導電型とは反対の導電型を有する電界緩和層を形成する電界緩和層形成工程と、
前記半導体層または前記電界緩和層のソース電極およびドレイン電極を形成する領域上に、エピタキシャル成長によって前記所定の導電型とは反対の導電型を有するとともに前記電界緩和層よりもキャリア濃度が高いコンタクト層を形成するコンタクト層形成工程と、
前記半導体層上の一部領域にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に前記電界緩和層と一部が重畳するようにゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項８】
ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、
基板上に所定の導電型を有する半導体層を形成する半導体層形成工程と、
前記半導体層上の一部領域に、エピタキシャル成長によって該半導体層とはバンドギャップエネルギーが異なる電界緩和領域形成層を形成する電界緩和領域形成層形成工程と、
前記半導体層または前記電界緩和領域形成層のソース電極およびドレイン電極を形成する領域上に、エピタキシャル成長によって前記所定の導電型とは反対の導電型を有するコンタクト層を形成するコンタクト層形成工程と、
前記半導体層上の一部領域にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に前記電界緩和領域形成層と一部が重畳するようにゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーエレクトロニクス用デバイスや高周波増幅デバイスとして用いられる窒化物系化合物からなる電界効果トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
ＩＩＩ−Ｖ族窒化物系化合物に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばＡｌＧａＮ／ＧａＮヘテロ構造を有する電界効果トランジスタ（ＦＥＴ）は、ピエゾ効果によって、界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有しており、多くの注目を集めている。また、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。これらの特徴は、パワースイッチング応用に非常に好適である。
【０００３】
通常のＡｌＧａＮ／ＧａＮ  ＨＦＥＴは、ゲートにバイアスが印加されていないときに電流が流れ、ゲートに負電位を印加することによって電流が遮断されるノーマリーオン型デバイスである。一方、パワースイッチング応用においては、デバイスが壊れたときの安全性確保のために、ゲートにバイアスが印加されていないときには電流が流れず、ゲートに正電位を印加することによって電流が流れるノーマリオフ型デバイスが好ましい。
【０００４】
ノーマリオフ型デバイスを実現するためには、ＭＯＳＦＥＴ構造を採用する必要がある。図１０は、従来のＭＯＳＦＥＴの断面概略図である（非特許文献１参照）。このＭＯＳＦＥＴ８００においては、基板８０１上にバッファ層８０２を介してｐ−ＧａＮ層８０３が形成されている。また、ソース・ドレイン領域のオーミック接触を取るためのコンタクト層として、ｐ−ＧａＮ層８０３の一部に、イオン注入法によってｎ＋−ＧａＮ領域８０５ａ、８０５ｂが形成されている。さらに、ゲート・ドレイン間には、ゲート・ドレイン間の局所的な電界集中を緩和してデバイスの耐圧を向上させるために、電界緩和層あるいはＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ）層と呼ばれるｎ−−ＧａＮ領域８０４が、イオン注入法によって形成されている。また、ゲート絶縁膜としてＳｉＯ２などからなる酸化膜８０６が形成され、酸化膜８０６上に、ポリＳｉまたはＮｉ／ＡｕやＷＳｉ等の金属からなるゲート電極８０７が形成されている。また、ｎ＋−ＧａＮ領域８０５ｂ、８０５ａ上には、それぞれソース電極８０８、ドレイン電極８０９が形成されている。ソース電極８０８、ドレイン電極８０９としては、Ｔｉ／ＡｌやＴｉ／ＡｌＳｉ／Ｍｏなどの、ｎ＋−ＧａＮに対してオーミック接触を形成する金属が用いられる。
【０００５】
ところで、ＭＯＳＦＥＴにおいては、チャネルの移動度を良好にするためには、酸化膜と半導体との界面の界面準位を低く抑えることが重要である。通常のＳｉ系ＭＯＳＦＥＴにおいては、酸化膜としてＳｉを熱酸化して形成したＳｉＯ２熱酸化膜が用いられ、界面準位が低い非常に良好な界面が実現されている。一方、窒化物系化合物系ＭＯＳＦＥＴの場合は、良好な熱酸化膜が得られないので、ＰＣＶＤ法によってＳｉＯ２などからなる酸化膜を形成することが一般的である。
【０００６】
ここで、上述したように、従来、ｎ＋−ＧａＮ領域、ｎ−−ＧａＮ領域の形成には、イオン注入法が用いられる。イオン注入法においては、所定の不純物イオンの注入後に、結晶欠陥を回復させ、注入した不純物を活性化するためのアニールが行われる。半導体材料がたとえばＧａＮの場合は、結晶の結合が強固なため、１２００℃以上の高温でアニールを行う必要がある。
【０００７】
【非特許文献１】Matocha.  K,  Chow.  T.P,  Gutmann.  R.J.,  “High-voltage  normally  off  GaN  MOSFETs  on  sapphire  substrates”,  IEEE  Transaction  on  Electron  Devices.  vol.  52,  No.  1  2005  pp. 6-10
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、アニールによる不純物の活性化が不十分であると、不活性不純物が原因となってリーク電流が増大したり、ＲＥＳＵＲＦ層の電子移動度が劣化してオン抵抗が増大したり、耐圧性が低下するという問題がある。
【０００９】
一方、不純物を十分に活性化するための高温、長時間のアニールを行うと、酸化膜を形成すべきＧａＮ層の表面にピットが発生し、ＧａＮ／酸化膜の界面の質が不十分なものとなり、チャネルの移動度が劣化してしまうという問題点がある。
【００１０】
本発明は、上記に鑑みてなされたものであって、オン抵抗が低く、耐圧性およびチャネル移動度が高い電界効果トランジスタおよび電界効果トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタは、ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成された所定の導電型を有する半導体層と、エピタキシャル成長によって前記半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、前記所定の導電型とは反対の導電型を有するコンタクト層と、エピタキシャル成長によって前記ドレイン電極側のコンタクト層と前記半導体層との間にゲート絶縁膜を介してゲート電極と重畳するように形成された、前記所定の導電型とは反対の導電型を有するとともに該コンタクト層よりもキャリア濃度が低い電界緩和層と、を備えたことを特徴とする。
【００１２】
また、本発明に係る電界効果トランジスタは、上記発明において、前記電界緩和層は、ドレイン電極側からゲート電極側にむかって段階的または連続的にシート抵抗が高くなるように形成されていることを特徴とする。
【００１３】
また、本発明に係る電界効果トランジスタは、上記発明において、前記電界緩和層は、ドレイン電極側からゲート電極側にむかって段階的または連続的に層厚が薄くなるように形成されていることを特徴とする。
【００１４】
また、本発明に係る電界効果トランジスタは、ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成された所定の導電型を有する半導体層と、エピタキシャル成長によって前記半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、前記所定の導電型とは反対の導電型を有するコンタクト層と、エピタキシャル成長によって前記ドレイン電極側のコンタクト層と前記半導体層との間にゲート絶縁膜を介してゲート電極と重畳するように形成された、該半導体層とはバンドギャップエネルギーが異なる電界緩和領域形成層と、を備え、前記半導体層の前記電界緩和領域形成層との界面近傍に発生する２次元電子ガスによって形成される電界緩和領域を有することを特徴とする。
【００１５】
また、本発明に係る電界効果トランジスタは、上記発明において、前記電界緩和領域形成層は、ドレイン電極側からゲート電極側にむかって段階的または連続的に層厚が薄くなるように形成されていることを特徴とする。
【００１６】
また、本発明に係る電界効果トランジスタは、上記発明において、前記基板は、導電型がｎ型であるとともに、裏面に裏面電極が形成されており、
前記ソース電極は、前記基板と前記コンタクト層とを電気的に接続するように形成されていることを特徴とする。
【００１７】
また、本発明に係る電界効果トランジスタの製造方法は、ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、基板上に所定の導電型を有する半導体層を形成する半導体層形成工程と、前記半導体層上の一部領域に、エピタキシャル成長によって前記所定の導電型とは反対の導電型を有する電界緩和層を形成する電界緩和層形成工程と、前記半導体層または前記電界緩和層のソース電極およびドレイン電極を形成する領域上に、エピタキシャル成長によって前記所定の導電型とは反対の導電型を有するとともに前記電界緩和層よりもキャリア濃度が高いコンタクト層を形成するコンタクト層形成工程と、前記半導体層上の一部領域にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に前記電界緩和層と一部が重畳するようにゲート電極を形成するゲート電極形成工程と、を含むことを特徴とする。
【００１８】
また、本発明に係る電界効果トランジスタの製造方法は、ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタの製造方法であって、基板上に所定の導電型を有する半導体層を形成する半導体層形成工程と、前記半導体層上の一部領域に、エピタキシャル成長によって該半導体層とはバンドギャップエネルギーが異なる電界緩和領域形成層を形成する電界緩和領域形成層形成工程と、前記半導体層または前記電界緩和領域形成層のソース電極およびドレイン電極を形成する領域上に、エピタキシャル成長によって前記所定の導電型とは反対の導電型を有するコンタクト層を形成するコンタクト層形成工程と、前記半導体層上の一部領域にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に前記電界緩和領域形成層と一部が重畳するようにゲート電極を形成するゲート電極形成工程と、を含むことを特徴とする。
【発明の効果】
【００１９】
本発明によれば、オン抵抗が低く、耐圧性およびチャネル移動度が高い電界効果トランジスタを実現できるという効果を奏する。
【発明を実施するための最良の形態】
【００２０】
以下に、図面を参照して本発明に係る電界効果トランジスタおよび電界効果トランジスタの製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００２１】
（実施の形態１）
図１は本発明の実施の形態１に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ１００は、サファイア、ＳｉＣ、Ｓｉなどからなる基板１０１上に、ＡｌＮ層とＧａＮ層を交互に積層して形成したバッファ層１０２と、ｐ−ＧａＮ層１０３が形成されている。さらに、ｐ−ＧａＮ層１０３上の一部領域にｎ−−ＧａＮ層１０４ａ、１０４ｂが形成されている。さらに、ｎ−−ＧａＮ層１０４ａ、１０４ｂ上には、それぞれコンタクト層であるｎ＋−ＧａＮ層１０５ａ、１０５ｂが形成され、ｎ＋−ＧａＮ層１０５ｂ、１０５ａ上には、それぞれソース電極１０８、ドレイン電極１０９が形成されている。また、ソース電極１０８とドレイン電極１０９との間には、ｎ＋−ＧａＮ層１０５ｂ、ｐ−ＧａＮ層１０３、およびｎ−−ＧａＮ層１０４ａ上にわたってゲート絶縁膜であるＳｉＯ２膜１０６が形成されている。また、ＳｉＯ２膜１０６上には、ゲート電極１０７が形成されている。また、ｎ−−ＧａＮ層１０４ａは、ｎ＋−ＧａＮ層１０５ａとｐ−ＧａＮ層１０３との間に、ＳｉＯ２膜１０６を介してゲート電極１０７と積層方向において一部が重畳するように形成され、耐圧性を高めるＲＥＳＵＲＦ層として機能する。
【００２２】
このＭＯＳＦＥＴ１００は、ＲＥＳＵＲＦ層であるｎ−−ＧａＮ層１０４ａ、およびｎ−−ＧａＮ層１０４ｂ、ｎ＋−ＧａＮ層１０５ａ、１０５ｂがエピタキシャル成長により形成されており、各層には不活性不純物がきわめて少ない。その結果、電子移動度が高く、リーク電流が小さく、オン抵抗が低いものとなっている。さらに、このＭＯＳＦＥＴ１００は、製造工程において、イオン注入法を用いていないため、不純物を十分に活性化するための高温、長時間のアニールが不要なので、ＧａＮ結晶の表面におけるピットの発生が抑制され、チャネル移動度の劣化も発生しないものとなる。
【００２３】
つぎに、図２〜図５を用いて、ＭＯＳＦＥＴ１００の製造方法について説明する。はじめに、図２に示すように、基板１０１上に、バッファ層１０２、ｐ−ＧａＮ層１０３、ｎ−−ＧａＮ層１０４、ｎ＋−ＧａＮ層１０５をたとえばＭＯＣＶＤ法によって順次エピタキシャル成長する。ｎ−−ＧａＮ層１０４、ｎ＋−ＧａＮ層１０５に添加するドーパントはたとえばＳｉであり、添加濃度はそれぞれ１×１０１７ｃｍ−３、１×１０１９ｃｍ−３程度である。また、ｐ−ＧａＮ層１０３に添加するドーパントはたとえばＭｇであり、添加濃度は５×１０１５〜１×１０１７ｃｍ−３程度である。
【００２４】
つぎに、ｎ＋−ＧａＮ層１０５上の一部にフォトリソグラフィによりパターニングを行う。そして、このパターニングをマスクとして、ｎ＋−ＧａＮ層１０５の一部をエッチング除去し、ｎ＋−ＧａＮ層１０５ａ、１０５ｂを形成する。さらに、ｎ＋−ＧａＮ層１０５ａ、１０５ｂと露出したｎ−−ＧａＮ層１０４の一部にパターニングを形成し、このパターニングをマスクとして、ｎ−−ＧａＮ層１０４の一部をエッチング除去し、ｎ−−ＧａＮ層１０４ａ、１０４ｂを形成するとともに、ｐ−ＧａＮ層１０３の一部の表面を露出させる（図３参照）。なお、エッチングにはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合プラズマ）等のドライエッチング法を用いるのが好適である。
【００２５】
つぎに、図４に示すように、全面にＭＯＳ構造を形成するためのＳｉＯ２膜１０６を１００ｎｍ堆積する。つぎに、界面準位を低減するために、温度９００℃、Ｎ２雰囲気中で３０分アニールを行う。次いでゲート電極となるポリＳｉを６５０ｎｍ堆積する。その後、炉内温度を９００℃とした炉において、ＰＯＣｌ３雰囲気中で基板を２０分間アニールすることによって、ポリＳｉにＰをドーピングし、ポリＳｉをｎ＋型とする。さらに、ゲート領域を規定するためのフォトリソグラフィを行い、ＲＩＥによって不要なポリＳｉをエッチング除去し、ゲート電極１０７を形成する。なお、ゲート電極１０７は、その一部がＳｉＯ２膜１０６を介してｎ−−ＧａＮ層１０４ａに重畳するように形成する。
【００２６】
さらに、ＳｉＯ２膜１０６のｎ＋−ＧａＮ層１０５ａ、１０５ｂ上の一部をエッチング除去し、ソース電極１０８、ドレイン電極１０９を形成し、ＭＯＳＦＥＴ１００が完成する。
【００２７】
なお、ＭＯＳＦＥＴ１００において、ｎ−−ＧａＮ層１０４ｂを形成せず、ｐ−ＧａＮ層１０３上に直接ｎ＋−ＧａＮ層１０５ｂを形成してもよい。この場合、たとえば、ｎ−−ＧａＮ層１０４をエピタキシャル成長した後、その一部をエッチング除去してｎ−−ＧａＮ層１０４ａを形成し、その後ｎ＋−ＧａＮ層１０５ａ、１０５ｂを選択成長させればよい。
【００２８】
以上説明したように、本実施の形態１に係るＭＯＳＦＥＴ１００は、オン抵抗が低く、耐圧性およびチャネル移動度が高いＭＯＳＦＥＴとなる。
【００２９】
（実施の形態２）
つぎに、本発明の実施の形態２に係るＭＯＳＦＥＴについて説明する。本実施の形態２に係るＭＯＳＦＥＴ２００は、ＭＯＳＦＥＴ１００と同様の構成を有するが、電界緩和層の層厚が、ドレイン電極側からゲート電極側にむかって段階的に薄くなるように形成されている。
【００３０】
図５は本発明の実施の形態２に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ２００は、ＭＯＳＦＥＴ１００と同様に、基板２０１、バッファ層２０２、ｐ−ＧａＮ層２０３、ｎ−−ＧａＮ層２０４ａ、２０４ｂ、ｎ＋−ＧａＮ層２０５ａ、２０５ｂ、ソース電極２０８、ドレイン電極２０９が形成されている。また、ソース電極２０８とドレイン電極２０９との間には、ＳｉＯ２膜２０６、ゲート電極２０７が順次形成されている。また、ｎ−−ＧａＮ層２０４ａは、ｎ＋−ＧａＮ層２０５ａとｐ−ＧａＮ層２０３との間に、ＳｉＯ２膜２０６を介してゲート電極２０７と積層方向において一部が重畳するように形成され、ＲＥＳＵＲＦ層として機能する。
【００３１】
このＭＯＳＦＥＴ２００は、ＲＥＳＵＲＦ層であるｎ−−ＧａＮ層２０４ａ、およびｎ−−ＧａＮ層２０４ｂ、ｎ＋−ＧａＮ層２０５ａ、２０５ｂがエピタキシャル成長により形成されているので、ＭＯＳＦＥＴ１００と同様に、電子移動度が高く、リーク電流が小さく、オン抵抗が低いものとなっている。さらに、このＭＯＳＦＥＴ２００は、製造工程において、高温、長時間のアニールが不要なので、ＧａＮ結晶の表面にピットが確実に発生せず、チャネル移動度の劣化も発生しないものとなる。
【００３２】
さらに、ｎ−−ＧａＮ層２０４ａは、ｎ＋−ＧａＮ層２０５ａの直下に位置するｎ−−ＧａＮ層２０４ａａと、ｎ−−ＧａＮ層２０４ａａに隣接するｎ−−ＧａＮ層２０４ａｂとの２層から構成されている。ここで、ｎ−−ＧａＮ層２０４ａａとｎ−−ＧａＮ層２０４ａｂのキャリア密度は同一であるが、層厚についてはｎ−−ＧａＮ層２０４ａｂの方がｎ−−ＧａＮ層２０４ａａよりも薄く形成されている。したがって、ｎ−−ＧａＮ層２０４ａｂのシート抵抗は、ｎ−−ＧａＮ層２０４ａａのシート抵抗よりも高い。その結果、ＲＥＳＵＲＦ層であるｎ−−ＧａＮ層２０４ａは、ドレイン側からゲート側に向かってシート抵抗が高くなっており、電界の局所的集中がさらに緩和される。したがって、ＭＯＳＦＥＴ２００は、より耐圧性が高いものとなる。
【００３３】
なお、このＭＯＳＦＥＴ２００は、上述したＭＯＳＦＥＴ１００と同様の方法で製造できる。ｎ−−ＧａＮ層２０４ａについては、はじめに均一な層厚のｎ−−ＧａＮ層を形成し、その後形成したｎ−−ＧａＮ層のゲート側を部分的にエッチングして層厚を薄くし、ｎ−−ＧａＮ層２０４ａｂを形成することで実現できる。
【００３４】
また、ＭＯＳＦＥＴ２００の備えるｎ−−ＧａＮ層２０４ａは、互いに層厚の異なる２つの層から構成されることによって、ドレイン電極側からゲート電極側にむかってシート抵抗が高くなっている。しかし、ＲＥＳＵＲＦ層となるｎ−−ＧａＮ層を同一の厚さでキャリア濃度が異なる２層から構成して、ドレイン側からゲート側に向かってシート抵抗を高くしてもよいし、３層以上から構成してもよい。
【００３５】
（実施の形態３）
つぎに、本発明の実施の形態３に係るＭＯＳＦＥＴについて説明する。本実施の形態３に係るＭＯＳＦＥＴ３００は、互いにバンドギャップエネルギーの異なるＡｌＧａＮとＧａＮとのヘテロ構造を有するものである。
【００３６】
図６は本発明の実施の形態３に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ３００は、ＭＯＳＦＥＴ１００と同様に、基板３０１上にバッファ層３０２と、ｐ−ＧａＮ層３０３が形成されている。しかしながら、ＭＯＳＦＥＴ１００とは異なり、ｐ−ＧａＮ層３０３上の一部に、ＡｌＧａＮ層３１１ａ、３１１ｂが形成されている。さらに、ＡｌＧａＮ層３１１ａ、３１１ｂ上には、それぞれｎ＋−ＧａＮ層３０５ａ、３０５ｂが形成され、ｎ＋−ＧａＮ層３０５ｂ、３０５ａ上には、それぞれソース電極３０８、ドレイン電極３０９が形成されている。また、ソース電極３０８とドレイン電極３０９との間には、ｎ＋−ＧａＮ層３０５ｂ、ｐ−ＧａＮ層３０３、およびＡｌＧａＮ層３１１ａ上にわたってＳｉＯ２膜３０６が形成され、ＳｉＯ２膜３０６上にはゲート電極３０７が形成されている。尚、ＡｌＧａＮ層３１１ａは、その一部がＳｉＯ２膜３０６を介してゲート電極３０７に重畳するように形成されている。
【００３７】
このＭＯＳＦＥＴ３００においては、それぞれエピタキシャル成長により形成したＡｌＧａＮ層３１１ａ、３１１ｂとｐ−ＧａＮ層３０３との界面にＡｌＧａＮ／ＧａＮのヘテロ構造が形成されている。その結果、ｐ−ＧａＮ層３０３のＡｌＧａＮ層３１１ａ、３１１ｂのそれぞれとの界面近傍に、自発分極とピエゾ分極によって２次元電子ガスが発生する領域３０３ａ、３０３ｂが形成される。このＭＯＳＦＥＴ３００においては、この領域３０３ａがＲＥＳＵＲＦ領域として機能し、ゲート・ドレイン間の電界の局所的集中が緩和される。すなわち、ＡｌＧａＮ層３１１ａは、電界緩和領域層として機能する。その結果、このＭＯＳＦＥＴ３００は、耐圧性が高く、電子移動度がきわめて高いとともに、リーク電流が小さく、オン抵抗が低く、チャネル移動度が高いＭＯＳＦＥＴとなる。
【００３８】
なお、ＭＯＳＦＥＴ３００は、上述したＭＯＳＦＥＴ１００と同様の方法で製造できる。ＡｌＧａＮ層３１１ａ、３１１ｂについては、ｎ−−ＧａＮ層１０４に換えてＡｌＧａＮ層をエピタキシャル成長し、その一部をエッチング除去して形成することができる。
【００３９】
（実施の形態４）
つぎに、本発明の実施の形態４に係るＭＯＳＦＥＴについて説明する。本実施の形態４に係るＭＯＳＦＥＴ４００は、ＭＯＳＦＥＴ３００と同様の構成を有するが、ＭＯＳＦＥＴ２００と同様に、ＡｌＧａＮ層の層厚が、ドレイン電極側からゲート電極側にむかって段階的に薄くなるように形成されている。
【００４０】
図７は本発明の実施の形態４に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ４００は、ＭＯＳＦＥＴ３００と同様に、基板４０１上にバッファ層４０２と、ｐ−ＧａＮ層４０３、ＡｌＧａＮ層４１１ａ、４１１ｂ、ｎ＋−ＧａＮ層４０５ａ、４０５ｂ、ソース電極４０８、ドレイン電極４０９、ＳｉＯ２膜４０６、ゲート電極４０７が形成されている。ＡｌＧａＮ層４１１ａは、その一部がＳｉＯ２膜４０６を介してゲート電極４０７に重畳するように形成されている。また、ｐ−ＧａＮ層４０３のＡｌＧａＮ層４１１ａ、４１１ｂのそれぞれとの界面近傍には２次元電子ガスが発生する領域４０３ａ、４０３ｂが形成される。
【００４１】
さらに、ＡｌＧａＮ層４１１ａは、ＭＯＳＦＥＴ３００と同様に、ｎ＋−ＧａＮ層４０５ａの直下に位置するＡｌＧａＮ層４１１ａａと、ＡｌＧａＮ層４１１ａａに隣接するＡｌＧａＮ層４１１ａｂとの２層から構成されている。そして、ＡｌＧａＮ層４１１ａｂの方がＡｌＧａＮ層４１１ａａよりも層厚が薄く形成されている。その結果、領域４０３ａも、ＡｌＧａＮ層４１１ａａの直下に位置する領域４０３ａａとＡｌＧａＮ層４１１ａｂの直下に位置する領域４０３ａｂとから構成されることとなる。２次元電子ガスの密度については領域４０３ａａの方が領域４０３ａｂよりも高くなるので、ＲＥＳＵＲＦ領域である領域４０３ａは、ドレイン側からゲート側に向かってシート抵抗が高くなっている。その結果、ＭＯＳＦＥＴ４００は、電界の局所的集中がさらに緩和され、より耐圧性が高いものとなる。
【００４２】
（実施の形態５）
つぎに、本発明の実施の形態５に係るＭＯＳＦＥＴについて説明する。本実施の形態５に係るＭＯＳＦＥＴ５００は、ＭＯＳＦＥＴ１００と同様の構成を有するが、基板の導電型がｎ型であるとともに、基板の裏面に裏面電極が形成されており、ソース電極が、基板とｎ型のコンタクト層とを電気的に接続するように形成されている点が異なる。
【００４３】
図８は本発明の実施の形態５に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ５００は、導電型がｎ＋型のＳｉ半導体からなる基板５０１と、基板５０１の裏面の全面に形成され基板５０１とオーミック接触する金属からなる裏面電極５１２とを備える。さらに、ＭＯＳＦＥＴ１００と同様に、基板５０１上に、バッファ層５０２、ｐ−ＧａＮ層５０３、ｎ−−ＧａＮ層５０４ａ、５０４ｂ、ｎ＋−ＧａＮ層５０５ａ、５０５ｂ、ドレイン電極５０９、ＳｉＯ２膜５０６、ゲート電極５０７が形成されている。ｎ−ＧａＮ層５０４ａは、その一部がＳｉＯ２膜５０６を介してゲート電極５０７に重畳するように形成されている。さらに、ｎ＋−ＧａＮ層５０５ｂと基板５０１とを電気的に接続するようにソース電極５０８が形成されている。その結果、裏面電極５１２とソース電極５０８も電気的に接続している。
【００４４】
このＭＯＳＦＥＴ５００は、ＭＯＳＦＥＴ１００と同様に電子移動度が高く、リーク電流が小さく、オン抵抗が低く、チャネル移動度が高いものとなっている。さらに、このＭＯＳＦＥＴ５００は、裏面電極５１２をソース電極として用いることができるため、ソース電極２０８を結線するためのボンディングパットを形成しなくてもよいので、チップ面積を削減できる。さらに、このＭＯＳＦＥＴ５００においては、裏面電極５１２がソース電極５０８と同電位となるので、裏面電極５１２によってゲート・ドレイン間における電界の局所的集中が緩和され、耐圧性がさらに向上する。
【００４５】
なお、このＭＯＳＦＥＴ５００は、上述したＭＯＳＦＥＴ１００の製造方法と同様に製造できるが、ソース電極５０８、裏面電極５１２については、以下のように形成する。すなわち、ＳｉＯ２膜５０６のｎ＋−ＧａＮ層５０５ｂ上の一部をエッチング除去した後、さらにｎ＋−ＧａＮ層５０５ｂ、ｎ−−ＧａＮ層５０４ｂ、ｐ−ＧａＮ層５０３、およびバッファ層５０２のそれぞれの一部をエッチング除去して基板５０１の表面に到る開口孔を形成し、その後ソース電極５０８を形成する。また、ドレイン電極５０９を形成した後、基板５０１の裏面を研磨し、研磨した裏面に金属膜を蒸着して裏面電極５１２を形成する。
【００４６】
（実施の形態６）
つぎに、本発明の実施の形態６について説明する。本実施の形態６は、実施の形態２に係るＭＯＳＦＥＴと同様の構成のＭＯＳＦＥＴを備えた半導体集積回路である。
【００４７】
図９は本発明の実施の形態６に係る半導体集積回路の断面概略図である。この半導体集積回路６００は、ＭＯＳＦＥＴであるトランジスタＴと、ダイオードＤとが、同一の基板６０１上に集積されたものである。そして、トランジスタＴの部分は、基板６０１上にバッファ層６０２と、ｐ−ＧａＮ層６０３が形成されている。さらに、ｐ−ＧａＮ層６０３の一部に、ＡｌＧａＮ層６１１ａ、６１１ｂが形成されている。また、ＡｌＧａＮ層６１１ａ、６１１ｂ上にはそれぞれｎ＋−ＧａＮ層６０５ａ、ｎ＋−ＧａＮ層６０５ｂが形成され、さらにｎ＋−ＧａＮ層６０５ａ、ｎ＋−ＧａＮ層６０５ｂ上にはそれぞれドレイン電極６０９、ソース電極６０８が形成されている。また、ソース電極６０８、ドレイン電極６０９間のｐ−ＧａＮ層６０３の表面上とＡｌＧａＮ層６１１ａ、６１１ｂ上の一部とにかけて、ＳｉＯ２膜６０６が形成されている。さらに、ＳｉＯ２膜６０６上にゲート電極６０７が形成されている。
【００４８】
一方、ダイオードＤの部分は、基板６０１、バッファ層６０２、ｐ−ＧａＮ層６０３、ＡｌＧａＮ層６１１ａをトランジスタＴと共有している。そして、ＡｌＧａＮ層６１１ａ上に、Ｎｉ／Ａｕ等の金属からなり、ＡｌＧａＮ層６１１ａにショットキー接合するカソード電極６１３が形成されている。さらに、ＡｌＧａＮ層６１１ａ上に、Ｔｉ／Ａｌ等の金属からなるアノード電極６１４が形成されている。このアノード電極６１４は、コンタクト層であるｎ＋−ＧａＮ層６０５ｃ、ＡｌＧａＮ層６１１ａを通して、ｐ−ＧａＮ層６０３のＡｌＧａＮ層６１１ａとの界面近傍に発生する２次元電子ガス層にオーミック接触する。
【００４９】
この半導体集積回路６００において、ＡｌＧａＮ層６１１ａ、６１１ｂ、ｐ−ＧａＮ層６０３はエピタキシャル成長により形成されている。その結果、トランジスタＴは、電子移動度が高く、リーク電流が小さく、オン抵抗が低く、チャネル移動度が高いものとなっている。
【００５０】
さらに、この半導体集積回路６００においては、トランジスタＴのしきい値を、ＡｌＧａＮ層６１１ａの層厚、ＳｉＯ２膜６０６の膜厚、およびｐ−ＧａＮ層６０３のキャリア濃度によって制御できる。したがって、この半導体集積回路６００は、しきい値の制御性が高いトランジスタＴを備えた半導体集積回路となる。
【００５１】
なお、この半導体集積回路６００を製造する際には、たとえばＭＯＳＦＥＴ３００と同様の製造方法において、適当なマスクパターンを用いることによって、トランジスタＴとダイオードＤを一度のプロセスで製造できる。
【００５２】
また、この半導体集積回路６００において、ダイオードＤに換えてディプレッション型のＨＥＭＴを形成すれば、Ｅ／Ｄ型インバータ集積回路を実現することができる。
【００５３】
ところで、従来、ｉ−ＧａＮ層上にＡｌＧａＮ層を形成し、このＡｌＧａＮ層の一部をリセスエッチングし、形成されたリセス構造部上にゲート電極を形成したノーマリオフ型のＨＥＭＴが知られている。このようなＨＥＭＴでは、リセス構造部のＡｌＧａＮ層の厚さによってしきい値が変化するが、ＡｌＧａＮ層はもともとの層厚が１μｍ程度と薄いため、これをリセスエッチングする際のエッチング深さの制御が困難であり、その結果ＨＥＭＴのしきい値の制御性が低かった。
【００５４】
しかしながら、この半導体集積回路６００の備えるトランジスタＴは、上述のようにしきい値の制御性が高いものとなる。
【００５５】
なお、上記実施の形態において、バッファ層上に形成する半導体層をｉ型の窒化物系化合物半導体からなるものとしてもよい。また、上記実施の形態において、ＭＯＳＦＥＴはｎ型であるが、本発明はこれに限らず、ｐ型のＭＯＳＦＥＴに対しても適用できる。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態１に係るＭＯＳＦＥＴの断面概略図である。
【図２】図１に示すＭＯＳＦＥＴの製造方法について説明する図である。
【図３】図１に示すＭＯＳＦＥＴの製造方法について説明する図である。
【図４】図１に示すＭＯＳＦＥＴの製造方法について説明する図である。
【図５】本発明の実施の形態２に係るＭＯＳＦＥＴの断面概略図である。
【図６】本発明の実施の形態３に係るＭＯＳＦＥＴの断面概略図である。
【図７】本発明の実施の形態４に係るＭＯＳＦＥＴの断面概略図である。
【図８】本発明の実施の形態５に係るＭＯＳＦＥＴの断面概略図である。
【図９】本発明の実施の形態６に係る半導体集積回路の断面概略図である。
【図１０】従来のＭＯＳＦＥＴの断面概略図である。
【符号の説明】
【００５７】
１００〜５００  ＭＯＳＦＥＴ
１０１〜６０１  基板
１０２〜６０２  バッファ層
１０３〜６０３  ｐ−ＧａＮ層
１０４ａ、１０４ｂ、２０４ａ、２０４ｂ、２０４ａａ、２０４ａｂ、５０４ａ、５０４ｂ  ｎ−−ＧａＮ層
１０５ａ〜６０５ａ、１０５ｂ〜６０５ｂ、６０５ｃ  ｎ＋−ＧａＮ層
１０６〜６０６  ＳｉＯ２膜
１０７〜６０７  ゲート電極
１０８〜６０８  ソース電極
１０９〜６０９  ドレイン電極
３１１ａ、３１１ｂ、４１１ａ、４１１ｂ、４１１ａａ、４１１ａｂ、６１１ａ、６１１ｂ  ＡｌＧａＮ層
３０３ａ、３０３ｂ、４０３ａ、４０３ｂ、４０３ａａ、４０３ａｂ  ２次元電子ガスが発生する領域
５１２  裏面電極
６００  半導体集積回路
６１３  カソード電極
６１４  アノード電極
Ｄ  ダイオード
Ｔ  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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