(57)【要約】【課題】複数のＳＡ群が同時に動作するため、消費電流が増加するのを防止する。【解決手段】本発明の一態様に係る半導体集積回路は、一本のワード線に接続されたＫ個（Ｋは２以上の自然数）のメモリセルＭＣと、メモリセルが接続される複数のセンスアンプＳＡとを備え、複数のセンスアンプは、Ｎ個（Ｎは２以上の自然数）のグループにグループ分けされ、第１グループのセンスアンプ回路が活性化されて所定の読み出し動作を終了した後に、第１グループのセンスアンプに続いて活性化される第２グループのセンスアンプ回路が活性化されて所定の読み出し動作を行う。【選択図】図２
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【特許請求の範囲】
【請求項１】
同一ワード線に結合するＫ個（Ｋは２以上の自然数）のメモリセルと、
前記メモリセルが結合する複数のセンスアンプ回路とを備え、
前記複数のセンスアンプ回路は、Ｎ個（Ｎは２以上の自然数）のグループに分けられ、
前記グループのうち第１グループのセンスアンプ回路が活性化されて所定の読み出し動作を終了した後に、第２グループのセンスアンプ回路が活性化されて所定の読み出し動作を終了し、順次第Ｎグループのセンスアンプ回路が活性化されて所定の読み出し動作が実施される半導体集積回路装置。
【請求項２】
前記Ｎ個のグループのセンスアンプ回路の活性時間は実質的に重ならないことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記ワード線に接続されたワード線ドライバ回路をさらに備え、
前記第１グループのセンスアンプ回路に接続されたメモリセルは、前記第２グループのセンスアンプ回路に接続されたメモリセルよりも前記ワード線ドライバ回路に近い側に位置することを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記第１グループに接続されるメモリセルに隣接するメモリセルは、前記第１グループと異なるグループに接続されることを特徴とする請求項１、２又は３に記載の半導体集積回路。
【請求項５】
前記Ｎ個のグループのそれぞれにおける前記センスアンプ回路の個数をＫｓ個とすると、
Ｋｓ×Ｎ≦Ｋを満たすことを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記Ｎ個のグループから読み出されたデータがそれぞれ入力され、ＥＣＣ処理を行うＥＣＣ回路をさらに備える請求項１〜５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記ＥＣＣ回路は、前記Ｎ個のグループに対応してＮ個設けられていることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記ワード線に接続された、ＥＣＣ処理用パリティビットセルをさらに備えることを特徴とする請求項６又は７に記載の半導体集積回路。
【請求項９】
Ｋ／Ｎ＝２ｘ（ｘは正の整数）を満たす場合には、各グループにｘ＋１個の前記パリティビットセルが接続され、
２ｘ＜Ｋ／Ｎ＜２ｘ＋１（ｘは正の整数）を満たす場合には、前記各グループのうちＮ−１個のグループにはｘ＋１個の前記パリティビットセルが接続され、他の一つのグループにはｘ＋２個接続されることを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
選択されるワード線に結合する複数のメモリセルと、
前記複数のメモリセルが結合し、複数の異なるグループに分割されるセンスアンプと、
前記異なるグループのセンスアンプの動作時間が実質的に重ならないように制御するセンスアンプ制御回路とを備える半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特に一つのワード線（Ｗ線）に接続されたメモリセルが同時に多数ビット読み出されるときに動作するセンスアンプ（以下ＳＡと記す）を備える半導体集積回路に関する。
【背景技術】
【０００２】
メモリ製品には、多数ビットの同時読み出しを必要とするものがある。このようなメモリ製品のうち、読み出されるセルが同一Ｗ線に接続されている場合には、そのビット数に応じたＳＡが同時に動作する。この時の消費電力（ＳＡの動作電力）の低減が必要である。特に、多数ビットのパラレル出力を行う場合には、低消費電力化が重要となる。
【０００３】
さらに、多数ビットの同時読み出しに関係する技術として、一つのＷ線に接続されたメモリセルの同時読み出し時のソフトエラー対策が必要である。中でも、通常のＥＣＣ（Error Checking and Correcting）回路で訂正できない２ビットエラー対策が重要となる。
【０００４】
従来の１本のＷ線に接続された多数のセルを同時出力する場合のＳＡの動作について、特許文献１〜３に記載されている。特許文献１では、セルを複数のグループに分けて複数のＳＡ群を構成している。これらのＳＡ群は、同時に動作を開始するのではなく、動作開始時間をずらしている。これによってＳＡ動作時のピーク電流を低減している。
【０００５】
特許文献２においても、複数のＳＡ群に分けて、それぞれのＳＡ群の動作タイミングをクロックに合わせてずらしている。このようにすることで、ＳＡ動作時のピーク電流を低減している。特許文献３では、複数のＳＡ群に分割して、適当なレイアウトにより空間的あるいは時間的に、同時動作しないＳＡ群が共通のＷ線に接続されるように配置されている。
【０００６】
また、通常のＥＣＣ回路として、１ビットエラー訂正・２ビットエラー検出のものが用いられる。これは、ＳＥＣ−ＤＥＤ（Single Error Correction-Double Error Detection）と呼ばれる。このＥＣＣ回路では訂正できない２ビット以上のエラーに対する対策が、特許文献４に記載されている。特許文献４では、ＥＣＣ回路を複数のグループに分けて、各ＥＣＣ回路グループに接続されるメモリセルからのデータ（ＳＡ出力）を３セルおきのデータにしている。４セル分の距離を離れた２セルが同時にエラーとなる可能性は極めて小さいため、ＥＣＣ回路は実質１ビットエラー訂正ができる通常のＥＣＣ回路であれば十分である。但し、特許文献４では、ＳＡの動作は分割動作ではない。
【０００７】
特許文献１〜３に記載の従来の技術では、ＳＡ群を同時に動作開始しないようにされているため、ＳＡ群の動作開始と同時に流れる電流（所謂ピーク電流）が抑制されている。しかしながら、ＳＡ群が多数同時に動作している時間帯が存在する。本明細書では、これを動作開始時と区別して、安定動作時と記すこととする。
【０００８】
特許文献１の図２、特許文献２の図２のｔ１'−ｔ２'、特許文献３の図４に示される安定動作期間は、ＳＡ群が複数動作状態にある。このような技術を採用すれば動作開始のような大電流は流れないが、各ＳＡ群で電流が流れていることには変わりはない。これらの従来技術では、複数のＳＡ群が同時に動作している時（ＳＡ群の動作開始時ではなく安定動作時）の電流値については問題視していない。ＳＡ群が余り多くない場合には、ＳＡ群同士の動作開始時をずらせば、ＳＡ群が複数動作する安定動作時の電流はそれほど問題にはならない。
【０００９】
しかし、１００ビット（ＤＲＡＭの場合には、ＳＡが１００台）を同時に読み出すような場合には、いくつのＳＡ群に分けるかによって変わるが、ＳＡ群を多く同時に動作させる安定動作時の電流が無視できない。すなわち、数台のＳＡ群が安定動作時に同時に動作していても問題にはならないが、４台から８台と増えれば、ＳＡ群の複数同時動作する安定動作時の重畳電流は無視できない。
【００１０】
また、図４に、従来のメモリアレイの回路図を示す。図４に示すように、１本のＷ線には、１２８セルが接続されている。各ビット線には、それぞれＳＡが接続されている。ＳＡ活性化信号ＳＥにより、ＳＡは活性化される。また、ビット線選択信号ＹＳＷにより、特定のビット線が選択され、ＳＡで増幅されたセルの読み出しデータがＬｏｃａｌ Ｉ／Ｏバスに伝播され、データアンプ（ＤＡＭＰ）に入力される。
【００１１】
図５に、図４に示す従来のメモリアレイの動作タイミングチャートを示す。図５に示すように、ＳＡが活性化信号ＳＥによって活性化された後、ビット線選択信号ＹＳＷによってビット線が選択される。ＳＡが活性化された直後は、ビット線の充放電のための電流が消費される。その後、ビット線選択信号ＹＳＷが開放された後、Ｌｏｃａｌ Ｉ／Ｏバスの充放電が始まる。メモリ容量が大きくなるにつれ、このＬｏｃａｌ Ｉ／Ｏバスの負荷容量も増え、充放電電流の流れる期間も長くなる。
【特許文献１】特開２００３−２７２３９０号公報
【特許文献２】特開２００７−１５７２８３号公報
【特許文献３】特開昭６２−１５０５９０号公報
【特許文献４】特開２００３−０７７２９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
このように、従来の半導体集積回路では、複数のＳＡ群が同時に動作するため、消費電流が増加するという問題がある。
【課題を解決するための手段】
【００１３】
本発明の一態様に係る半導体集積回路は、一本のワード線に接続されたＫ個（Ｋは２以上の自然数）のメモリセルと、前記メモリセルが接続される複数のセンスアンプ回路とを備え、前記複数のセンスアンプ回路は、Ｎ個（Ｎは２以上の自然数）のグループにグループ分けされ、第１グループのセンスアンプ回路が活性化されて所定の読み出し動作を終了した後に、前記第１グループのセンスアンプに続いて活性化される第２グループのセンスアンプ回路が活性化されて所定の読み出し動作を行うものである。これにより、センスアンプの安定動作時に複数のセンスアンプ群が同時に動作しないため、重畳電流の発生を防止することができる。
【発明の効果】
【００１４】
本発明によれば、複数のＳＡ群が同時に動作することがなく、消費電流を低減することができる半導体集積回路を提供することができる。くわえて、通常のＥＣＣ回路で訂正できない２ビットエラーを極力低減する回路を実現する半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００１５】
実施の形態１．
本発明の実施の形態１に係る半導体集積回路の構成について、図１を参照して説明する。図１は、本実施の形態に係る半導体集積回路１０の構成を示す図である。ここでは、１本のワード線（Ｗ線）に１２８セル（ビット）が接続されているメモリセルアレイの例を示す。なお、図１では、セルを個々に表示していない。ＤＲＡＭの場合、メモリセル数はセンスアンプ数と同数である。
【００１６】
本実施の形態に係る半導体集積回路１０は、Ｗ線ドライバ回路１１、Ｗ線１２、ビット線１３、メモリセルＭＣ１〜ＭＣ１２８、センスアンプＳＡ１〜ＳＡ１２８、センスアンプ制御回路１５を備える。Ｗ線ドライバ回路１１は、Ｗ線１２に接続されている。Ｗ線１２と複数のビット線１３は互いに交差して配置される。図１では、メモリセル数に合わせて１２８本のビット線１３が設けられている。
【００１７】
Ｗ線１２とビット線１３の交差部には、それぞれＭＣ１〜ＭＣ１２８が配置されている。メモリセルは、一つのトランジスタと一つのキャパシタからなる。そのトランジスタのゲートにはＷ線１２が接続され、ソースドレインのいずれか一方にビット線１３が接続され、他方にキャパシタが接続される。これらのメモリセルを便宜上、Ｗ線ドライバ回路１１に近い側からＭＣ１、ＭＣ２、・・・ＭＣ１２８と呼ぶこととする。ビット線１３には、それぞれセンスアンプＳＡ１〜ＳＡ１２８が接続されている。
【００１８】
本実施の形態では、３２セルを１組のＳＡ群として、４つのＳＡ群が構成されている。このＳＡ群をＷ線ドライバ回路１１に近い側からＳＡｇ１、ＳＡｇ１、ＳＡｇ２、ＳＡｇ３、ＳＡｇ４と呼ぶ。ＳＡｇ１にはＭＣ１〜ＭＣ３２が、ＳＡｇ２にはＭＣ３３〜６４が、ＳＡｇ３にはＭＣ６５〜ＭＣ９６が、ＳＡｇ４にはＭＣ９７〜ＭＣ１２８がそれぞれ接続されている。ＳＡｇ１〜ＳＡｇ４内の複数のＳＡは、それぞれ、センスアンプ制御回路１５から出力されるＳＡ活性化信号ＳＥｇ１〜ＳＥｇ４によって独立に活性化される。各ＳＡ群は、活性化信号に応じてデータを読み出す。
【００１９】
ここで、図２を参照して、半導体集積回路１０の動作について説明する。図２は、本実施の形態に係る半導体集積回路１０の動作を説明するためのタイミングチャートである。図２では、横軸が時間、縦軸が電位又は電流とする。図２に示すように、着目Ｗ線が選択されると、最初にＳＡ活性化信号ＳＥｇ１によりＳＡｇ１が活性化され、所定の読み出し動作がなされる。ＳＡｇ１の活性化が終了すると、ＳＡｇ１に続いて活性化されるＳＡｇ２が、ＳＡ活性化信号ＳＥｇ２により活性化され、所定の読み出し動作がなされる。以下、同様に、前のＳＡ群の活性化が終了した後に、次のＳＡｇ３、ＳＡｇ４がそれぞれ活性化される。
【００２０】
なお、図２では、ＳＥｇ１〜ＳＥｇ４の活性化信号の立ち上がり時間／立下り時間のｄｅｌａｙ成分を明確に示していないが、実際にはセンスアンプ回路が活性化するには、Ｌ→Ｈの立ち上がり時間の間に活性化（動作開始）時間が存在し、同様に、Ｈ→Ｌの立下り時間の間に非活性化（動作終了）時間が存在する。本発明では、この立ち上がり時間／立下り時間を考慮してＳＥｇ１〜ＳＥｇ４信号が決定されている。
【００２１】
このように、本実施の形態に係る半導体集積回路１０においては、ひとつのＳＡｇ（ＳＡ群）だけが順次活性化される。すなわち、複数のＳＡ群が同時に活性化される期間が発生しない。このため、ひとつのＳＡｇ（ＳＡ群）の活性化時のピーク動作電流と動作安定電流だけが消費される。これにより、ピーク電流もＳＡ動作安定電流も同時に低減できる。
【００２２】
このような複数のＳＡ群を順次活性化する回路は、一般的な順序回路等で実現できる。各ＳＡ群の活性が切り換わるタイミングでは、前のＳＡ群の動作は完了しており、後のＳＡ群の動作は開始していない。このため、複数のＳＡ群が活性化する時間は実質的に重なっておらず、複数のＳＡ群の消費電流が重畳されることはない。
【００２３】
このようにＷ線ドライバ回路１１に近い側のＳＡ群であるＳＡｇ１から順に遠い側に進むように動作を開始させる理由としては、以下の通りである。多数のセルが接続されたＷ線を選択した直後には、Ｗ線ドライバ回路１１に近い側とＷ線ドライバ回路１１に遠い側では、Ｗ線１２の電位の差が生じる。Ｗ線１２の電位は、選択トランジスタのゲート電位であるので、所定の電位であることが望ましい。Ｗ線ドライバ回路１１側の近傍のＷ線１２の電位は、Ｗ線ドライバ回路１１から遠い部分より先に所定の電位に達する。このため、ＳＡでデータを読み出す場合には、Ｗ線ドライバ回路１１に近いから読み出すことにより、安定した読み出しができる。
【００２４】
一つのＳＡ群に含まれるセル数（ＤＲＡＭの場合はＳＡ数と同数）は、製品スペックに合わせて、動作開始時のピーク電流と安定動作時の電流から決定する。本実施の形態では、グループ分けするＳＡ群の数を４つとしたがこれに限定されない。ＳＡ群の数を増やすとアクセス速度が遅くなるが、低消費電力になる。ＳＡ群の数を少なくするとアクセス速度が速くなるが、消費電力が増える。どのような構成にするかは、１本のＷ線１２に接続された同時読み出しセル数や、製品のアクセススピードや消費電力などのスペックなどから決定することができる。
【００２５】
なお、上述の説明ではＤＲＡＭセルを例として述べたが、ＳＲＡＭなど他のメモリ又はメモリ搭載ＬＳＩであっても同様に適用できる。なお、ＤＲＡＭの場合にはメモリセル数と全ＳＡの数は同数であるが、ＳＲＡＭの場合には複数のメモリセル数に対して１つのＳＡが接続される。すなわち、ＳＲＡＭの場合には、メモリセル数のほうが半導体集積回路に設けられる全センスアンプ数よりも多くなる。従って、メモリセル数をＫとし、Ｎ個の各グループにＫｓ個のセンスアンプが設けられているとすると、Ｋｓ×Ｎ≦Ｋの式を満たす。
【００２６】
実施の形態２．
本発明の実施の形態２に係る半導体集積回路の構成について、図３を参照して説明する。図３は、本実施の形態に係る半導体集積回路１０'の構成を説明するための図である。図３に示す半導体集積回路１０'は、実施の形態１に係る半導体集積回路１０の変形例である。半導体集積回路１０'では、１本のＷ線１２に１２８セルが接続されている。また、ＳＡ群の数を４つとし、一つのＳＡ群には３２セルが接続されている例について説明する。なお、図３において、図１と同一の構成要素には同一の符号を付し説明を省略する。
【００２７】
本実施の形態に係る半導体集積回路１０'は、Ｗ線ドライバ回路１１、Ｗ線１２、ビット線１３、メモリセルＭＣ１〜ＭＣ１２８、センスアンプＳＡ１〜ＳＡ１２８、パリティビット用セルＰＭＣ１〜ＰＭＣ２４、パリティビット用センスアンプＰＳＡ１〜ＰＳＡ２４、ＥＣＣ回路１４を備える。Ｗ線１２と複数のビット線１３は互いに交差して配置される。ここでは、メモリセル数とパリティビット用セル数に合わせ、１２８＋２４本のビット線１３が設けられている。
【００２８】
Ｗ線１２とビット線１３の交差部には、それぞれＭＣ１〜ＭＣ１２８が配置されている。上述のように、メモリセルは、一つのトランジスタと一つのキャパシタからなる。そのトランジスタのゲートにはＷ線１２が接続され、ソースドレインのいずれか一方にビット線１３が接続され、他方にキャパシタが接続される。これらのメモリセルを便宜上、Ｗ線ドライバ回路１１に近い側からＭＣ１、ＭＣ２、・・・ＭＣ１２８と呼ぶこととする。
【００２９】
ビット線１３には、それぞれＳＡ１〜ＳＡ１２８が接続されている。本実施の形態では、３２セルを１組のＳＡ群として、４つのＳＡ群の構成となる。このＳＡ群をＷ線ドライバ回路１１に近い側からＳＡｇ１、ＳＡｇ１、ＳＡｇ２、ＳＡｇ３、ＳＡｇ４と呼ぶ。
【００３０】
ＳＡｇ１には、ＭＣ１、ＭＣ５、ＭＣ９、・・・、ＭＣ１２５が接続される。ＳＡｇ２には、ＭＣ２、ＭＣ６、ＭＣ１０、・・・、ＭＣ１２６が接続される。ＳＡｇ３には、ＭＣ３、ＭＣ７、ＭＣ１１、・・・、ＭＣ１２７が接続される。ＳＡｇ４には、ＭＣ４、ＭＣ８、ＭＣ１２、・・・、ＭＣ１２８が接続さる。すなわち、メモリセルは、３セルおきに各ＳＡ群に接続される。換言すると、ＳＡｇ１に接続されるメモリセルに隣接するメモリセルは、当該ＳＡｇ１とは異なるＳＡ群に接続される。なお、図３では、これらのＳＡ群とメモリセルの関係を詳しく表示していない。ＤＲＡＭの場合、メモリセル数はセンスアンプ数と同数である。
【００３１】
さらに、Ｗ線１２には、ＥＣＣ回路１４で使われるパリティビット用セルＰＭＣ１〜ＰＭＣ２４が接続されている。ここでは、６ビット×４＝２４ビット（２４セル）設けられている。各ＳＡ群には、パリティビット用セルがそれぞれ６ビット（６セル）接続される。一つのＳＡ群内において、パリティビット用セルは他のセルと同時に読み出される。
【００３２】
ＳＡｇ１には、ＰＭＣ１、ＰＭＣ５、・・・、ＰＭＣ２１が接続される。ＳＡｇ２には、ＰＭＣ２、ＰＭＣ６、・・・、ＰＭＣ２２が接続される。ＳＡｇ３には、ＰＭＣ３、ＰＭＣ７、・・・、ＰＭＣ２３が接続される。ＳＡｇ４には、ＰＭＣ４、ＰＭＣ８、・・・、ＰＭＣ２４が接続さる。すなわち、パリティビット用セルは、３セルおきに各ＳＡ群に接続される。つまり、隣接するパリティビット用セルは、異なるＳＡ群に接続される。
【００３３】
各ＳＡ群から出力されたデータは、ＥＣＣ回路１４にそれぞれ出力される。ＥＣＣ回路１４は、図３に示すように、４つ（ＥＣＣ１〜ＥＣＣ４）搭載されている。ＳＡｇ１がＥＣＣ１に、ＳＡｇ２がＥＣＣ２に、ＳＡｇ３がＥＣＣ３に、ＳＡｇ４がＥＣＣ４にそれぞれ接続されている。ＥＣＣ回路１４としては、通常の１ビットエラー訂正・２ビットエラー検出のもの（ＳＥＣ−ＤＥＤ）を用いることができる。
【００３４】
本実施の形態に係る半導体集積回路１０'のＳＡ群の動作は、実施の形態１と同様にＳＡｇ１から順に活性化され、ＳＡｇ１の動作が終了した後に、次のＳＡｇ２が活性化される。このため、上述したように、各期間にひとつのＳＡｇ（ＳＡ群）の活性化時のピーク動作電流と動作安定電流だけが消費される。これにより、ピーク電流もＳＡ動作安定電流も同時に低減できる。
【００３５】
各ＳＡ群から出力されたデータは、ＥＣＣ回路１４に入力されＥＣＣ処理される。すなわち、本発明では１本のＷ線１２に設けられたメモリセルをグループに分け、各グループ単位でＥＣＣ処理をする。本実施の形態では、各ＥＣＣ回路１４には、メモリセルからのデータが３セルおきに入力される。３セル分の距離（アドレス数）離れた２セルが同時にエラーとなる可能性は低く、各ＥＣＣ回路１４では１ビットのエラーであれば訂正が可能である。このため、本発明によれば、ＳＥＣ−ＤＥＤのＥＣＣ回路１４で２ビット以上のエラーを訂正することが可能となる。
【００３６】
ここで、本実施の形態に関係するＳＡ群数ｍとパリティビット数（パリティセル数）ｋ及びＥＣＣ回路数の関係について説明する。ＳＡ群数を増やすと一つのＳＡ群に必要なパリティビット数は少なくなる。しかし、メモリセルアレイ全体としてはｋ×ｍのパリティビットが必要であるため、全体のパリティビット数は増える。ＥＣＣ回路数は、ＳＡ群数ｍと同数設けられる。
【００３７】
また、パリティビットセルの個数について説明する。メモリセル数をＫ、ＳＡをグループ分けするグループ数をＮとすると、各ＳＡ群で１本のＷ線１２からＫ／Ｎビットが同時に読み出される。このとき、Ｋ／Ｎ＝２ｘ（ｘは正の整数）を満たす場合には、各ＳＡ群ではｘ＋１個のパリティビットが必要となる。従って、この場合、各グループにｘ＋１個のパリティビットセルが接続される。
【００３８】
一方、Ｋ／Ｎが２の累乗で表されない場合、２ｘ＜Ｋ／Ｎ＜２ｘ＋１（ｘは正の整数）と表すことが出来る。この場合には、一般的にｎ＋２個のパリティビットが必要となる。この場合には、できるだけパリティビット数を少なくするために、できるだけ多くのグループ（通常はＮ−１）がＫ／Ｎ＝２ｘ（ｘは正の整数）を満たすように、メモリセルを割り振る。この場合には、各グループのうちＮ−１個のグループにはｘ＋１個のパリティビットセルが接続される。そして、残りのグループでは、２ｘ＜Ｋ／Ｎ＜２ｘ＋１（ｘは正の整数）を満たすこととなり、当該グループにはｘ＋２個のパリティビットセルが接続される。
【００３９】
例えば、本実施の形態のように１本のＷ線１２に１２８セルが接続されている場合、ＳＡ群数を４とすると各ＳＡ群には３２セルが接続されることとなる。この場合には、メモリセル数は２５であるため、５＋１＝６ビットのパリティビットが必要になり、全体で６×４＝２４のパリティビットが必要になる。ＳＡ群数を２とすると、各ＳＡ群には６４セルが接続されることとなる。この場合には、メモリセル数は２６であるため、６＋１＝７ビットのパリティビットが必要になり、全体で７×２＝１４ビットのパリティビットが必要になる。
【００４０】
一方、１本のＷ線１２に１４４セル接続されている場合には、ＳＡ群数を４とすると、各ＳＡ群には３６セルずつ接続される。この場合には、メモリセル数は２５＜１４４／４＝４＋２５＜２６となる。この場合、３つのグループには２５セルを割り当て、５＋１＝６ビットのパリティビットが必要になる。残りの１つのグループには、５＋２＝２ビットのパリティビットが必要となる。これにより、パリティビット数を少なくすることができる。
【００４１】
なお、これらの関係は、１本のＷ線１２に接続されるセル数や製品のスペックに応じて適宜変更することができる。各グループに含まれるセル数（ビット数）は、すべてＫ／Ｎになる場合もあるが、あるグループに含まれるセル数はグループの分け方によってＫ／Ｎより多い場合や少ない場合がある。
【００４２】
以上説明したように、本実施の形態においては、実施の形態１と同様に低消費電力化を実現することができる。同時に、通常のＥＣＣ回路（ＳＥＣ−ＤＥＤ）では救えない２ビットエラーを極力少なくすることができる。
【００４３】
本実施の形態では、各ＥＣＣ回路１４で処理されるメモリセルデータは、４セルの距離離れたセルのデータであり、同時に情報反転している（２ビットエラー）可能性は極めて小さい。このため、通常の（ＳＥＣ−ＤＥＤ）ＥＣＣ回路で十分である。
【００４４】
ここで、メモリセルの情報反転について説明する。放射線による２ビット以上のメモリセルの情報反転には、２つの事象が考えられる。一つは、放射線が１回入射（１回ヒット）して、同時に複数のメモリセルの情報反転が起きる場合である。これは１ビットのエラーになるソフトエラー率：ＳＥＲを１とすると２ビット同時エラーのＳＥＲはおよそ２桁小さいレベルである。なお、この値は製品のメモリセルや放射線照射等の条件で変わる。
【００４５】
さらに３ビットエラーになると２ビットエラーの１桁ほど小さくなる。これに加えて、同じ２ビット以上のエラーでも、これに加えて、同時読み出しＷ線の２ビット以上のエラーになるとさらに発生率は小さくなる。この２ビットエラーは、本発明のようにＥＣＣ処理するメモリセルを離せば、極めて小さく（実質上ゼロに）することができる。
【００４６】
他の一つは、ある時点で１ビットのエラーが発生し、それが訂正または書き換えられないまま存在し、当該エラーセルと同じ同時読み出しＷ線上のセルの一つがエラーとなった場合である。これは蓄積２ビットエラーであり、本発明のように、ＥＣＣ処理するメモリセルを離しても対応できない。しかしながら、１ビットエラーの段階でＥＣＣ処理して正しい情報に書き換えておけば問題にはならない。なお、これはＲＯＭのような使い方をしないで、頻繁にＲ／Ｗを繰り返す通常のＲＡＭでは発生する可能性は小さいと言える。
【００４７】
以上説明したように、本発明では、一つのＷ線１２から同時に読み出すセルが多数ある場合に、同時に動作させるセンスアンプを複数のグループに分割している。そして、一つのセンスアンプグループの動作が終わった後に、次のセンスアンプグループを動作させる。このため、本発明によれば、複数のセンスアンプグループが同時に活性化されない。これにより、消費電流を低減させることができる。
【００４８】
また、各センスアンプグループの活性化順は、Ｗ線ドライバ回路１１に近い側から遠い側の順に動作させる。これにより、各メモリセルからの読み出しを安定化させることができる。さらに、センスアンプグループに接続されるメモリセルは、所定数だけ離間して順に各センスアンプグループに割り振られる。各センスアンプグループごとにＥＣＣ回路を設けることにより、２ビット以上のエラーを少なくすることが可能である。
【図面の簡単な説明】
【００４９】
【図１】実施の形態１に係る半導体集積回路の構成を示す図である。
【図２】実施の形態１に係る半導体装置の動作を説明するためのタイミングチャートである。
【図３】実施の形態２に係る半導体集積回路の構成を示す図である。
【図４】従来の半導体集積回路の構成を示す図である。
【図５】従来の半導体集積回路の問題点を説明するためのタイミングチャートである。
【符号の説明】
【００５０】
１０  半導体集積回路
１１  Ｗ線ドライバ回路
１２  Ｗ線
１３  ビット線
１４  ＥＣＣ回路
１５  センスアンプ制御回路
ＳＡ１〜ＳＡ１２８  センスアンプ
ＳＡｇ１〜ＳＡｇ４  センスアンプ群
ＭＣ１〜ＭＣ１２８  メモリセル
ＰＭＣ１〜ＰＭＣ２４  パリティビット用セル
【図１】
2010040143.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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