(57)【要約】【課題】メモリセルの選択性の高いクロスポイント型の強誘電体メモリを提供する。【解決手段】第１の配線層に配置されたｍ本のプレート線（１１１）と、第２の配線層に配置されたｎ本のビット線（１１２）と、前記ｍ本のプレート線と前記ｎ本のビット線とのｍ×ｎ個の交点に配置されたｍ×ｎ個のメモリセル（１２１）とを備え、前記ｍ×ｎ個のメモリセルの各々は、前記ｍ本のプレート線のいずれかと前記ｎ本のビット線のいずれかとの間に直列に接続された強誘電体キャパシタ（１３１）とツェナーダイオード（１３２）とを備えることを特徴とする強誘電体メモリ。【選択図】図１
2010118128.tif 000002
【特許請求の範囲】
【請求項１】
第１の配線層に配置されたｍ本（ｍは正の整数）のプレート線と、
第２の配線層に配置されたｎ本（ｎは正の整数）のビット線と、
前記ｍ本のプレート線と前記ｎ本のビット線とのｍ×ｎ個の交点に配置されたｍ×ｎ個のメモリセルとを備え、
前記ｍ×ｎ個のメモリセルの各々は、前記ｍ本のプレート線のいずれかと前記ｎ本のビット線のいずれかとの間に直列に接続された強誘電体キャパシタとツェナーダイオードとを備えることを特徴とする強誘電体メモリ。
【請求項２】
第１の配線層に配置されたｍ本（ｍは正の整数）のプレート線と、
前記第１の配線層の下位に位置する第２の配線層に配置されたｎ本（ｎは正の整数）の第１のビット線と、
前記第１の配線層の上位に位置する第３の配線層に配置されたｎ本（ｎは正の整数）の第２のビット線と、
前記ｍ本のプレート線と前記ｎ本の第１のビット線とのｍ×ｎ個の交点と、前記ｍ本のプレート線と前記ｎ本の第２のビット線とのｍ×ｎ個の交点とに配置された２×ｍ×ｎ個のメモリセルとを備え、
前記２×ｍ×ｎ個のメモリセルの各々は、前記ｍ本のプレート線のいずれかと前記ｎ本の第１のビット線又は前記ｎ本の第２のビット線のいずれかとの間に直列に接続された強誘電体キャパシタとツェナーダイオードとを備えることを特徴とする強誘電体メモリ。
【請求項３】
前記メモリセルの中から選択された選択セルに関し、
前記選択セルに第１の値を書き込む場合には、前記選択セルに接続されたプレート線とビット線との間に印加される電圧の向きを、ツェナーダイオードの順方向に設定し、
前記選択セルに第２の値を書き込む場合には、前記選択セルに接続されたプレート線とビット線との間に印加される電圧の向き及び大きさを、ツェナーダイオードの逆方向及びツェナー電圧よりも高い値に設定することを特徴とする請求項１又は２に記載の強誘電体メモリ。
【請求項４】
前記選択セルに前記第２の値を書き込む場合には、
前記選択セルに接続されたプレート線及びビット線の一方に負電位を、他方に正電位を印加し、前記選択セル以外の前記メモリセルに接続されたプレート線及びビット線にゼロ電位を印加し、
前記正電位の大きさを、前記ツェナー電圧よりも低い値に設定し、
前記負電位の大きさを、前記ツェナー電圧よりも低い値に設定し、
前記正電位と前記負電位との電位差の大きさを、前記ツェナー電圧よりも高い値に設定することを特徴とする請求項３に記載の強誘電体メモリ。
【請求項５】
前記選択セルに前記第２の値を書き込む場合には、
前記選択セルに接続されたプレート線及びビット線の一方にゼロ電位を、他方に第１の正電位を印加し、前記選択セル以外の前記メモリセルに接続されたプレート線及びビット線に、前記第１の正電位よりも低い第２の正電位を印加し、
前記第２の正電位の大きさを、前記ツェナー電圧よりも低い値に設定し、
前記第１の正電位と前記第２の正電位との電位差の大きさを、前記ツェナー電圧よりも低い値に設定し、
前記第１の正電位の大きさを、前記ツェナー電圧よりも高い値に設定することを特徴とする請求項３に記載の強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ、例えば、クロスポイント型の強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体メモリは、強誘電体キャパシタをメモリセルの構成要素とする半導体メモリである。強誘電体メモリのメモリセルは一般に、１つの強誘電体キャパシタと１つのトランジスタからなる。現在の半導体プロセス技術では、特性のそろったトランジスタは、シリコンの表面にしか作製できない。そのため、強誘電体メモリのビット数は、仮に強誘電体キャパシタのサイズを極限まで小さくしたとしても、「チップ面積÷トランジスタ面積」を越えることができない。このような事情は、トランジスタをメモリセルの構成要素とする他の半導体メモリでも同様である。
【０００３】
この制約を打破するための構造の一例として、クロスポイント型と呼ばれるメモリ構造が挙げられる。例えば、クロスポイント型の抵抗素子メモリでは、メモリセルが抵抗素子により構成され、メモリセルにトランジスタが含まれない。そのため、クロスポイント型の抵抗素子メモリには、メモリの高集積化を実現できる可能性が高いという利点がある。これは、クロスポイント型の他のメモリでも同様である。
【０００４】
しかしながら、クロスポイント型のメモリには、書き込み電流が、書き込み対象のセル以外のセルにも回り込むという問題がある。そのため、クロスポイント型のメモリには、セルの選択性が低いという欠点がある。そこで、クロスポイント型のメモリでは、セルの選択性を高めるために、メモリセルにダイオードを挿入するのが一般的である。
【０００５】
しかしながら、この手法を強誘電体メモリに適用すると、ダイオードの整流作用によりキャパシタに一方向にしか電流が流れないことが問題となる。強誘電体メモリでは、「０」を書き込む際と「１」を書き込む際とで、キャパシタに流す電流の向きを逆にする必要があるからである。そのため、上記の手法を適用した強誘電体メモリでは、「０」と「１」の内の一方しか書き込めないことが問題となる。このように、クロスポイント型の強誘電体メモリには、メモリセルの選択性の確保が難しいという問題がある。
【０００６】
なお、特許文献１には、メモリセルを強誘電体キャパシタだけで構成した強誘電体記憶装置の例が記載されている。特許文献１にはさらに、選択セルへの印加電圧と非選択セルへの印加電圧の設定例が記載されている。
【特許文献１】特許第３３２７０７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルの選択性の高いクロスポイント型の強誘電体メモリを提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明の一の態様は例えば、第１の配線層に配置されたｍ本（ｍは正の整数）のプレート線と、第２の配線層に配置されたｎ本（ｎは正の整数）のビット線と、前記ｍ本のプレート線と前記ｎ本のビット線とのｍ×ｎ個の交点に配置されたｍ×ｎ個のメモリセルとを備え、前記ｍ×ｎ個のメモリセルの各々は、前記ｍ本のプレート線のいずれかと前記ｎ本のビット線のいずれかとの間に直列に接続された強誘電体キャパシタとツェナーダイオードとを備えることを特徴とする強誘電体メモリである。
【０００９】
本発明の他の態様は例えば、第１の配線層に配置されたｍ本（ｍは正の整数）のプレート線と、前記第１の配線層の下位に位置する第２の配線層に配置されたｎ本（ｎは正の整数）の第１のビット線と、前記第１の配線層の上位に位置する第３の配線層に配置されたｎ本（ｎは正の整数）の第２のビット線と、前記ｍ本のプレート線と前記ｎ本の第１のビット線とのｍ×ｎ個の交点と、前記ｍ本のプレート線と前記ｎ本の第２のビット線とのｍ×ｎ個の交点とに配置された２×ｍ×ｎ個のメモリセルとを備え、前記２×ｍ×ｎ個のメモリセルの各々は、前記ｍ本のプレート線のいずれかと前記ｎ本の第１のビット線又は前記ｎ本の第２のビット線のいずれかとの間に直列に接続された強誘電体キャパシタとツェナーダイオードとを備えることを特徴とする強誘電体メモリである。
【発明の効果】
【００１０】
本発明によれば、メモリセルの選択性の高いクロスポイント型の強誘電体メモリを提供することが可能になる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態を、図面に基づいて説明する。
【００１２】
（第１実施形態）
図１は、第１実施形態の強誘電体メモリ１０１の回路構成を表す模式図である。図１の強誘電体メモリ１０１は、ｍ本（ｍは正の整数）のプレート線１１１と、ｎ本（ｎは正の整数）のビット線１１２と、ｍ×ｎ個のメモリセル１２１とを備える。
【００１３】
ｍ本のプレート線１１１は、配線層Ｌ1に配置されている。配線層Ｌ1は、第１の配線層の例である。図１には、配線層Ｌ1に配置された３本のプレート線ＰＬ1，ＰＬ2，ＰＬ3が例示されている。
【００１４】
ｎ本のビット線１１２は、配線層Ｌ2に配置されている。配線層Ｌ2は、第２の配線層の例である。図１には、配線層Ｌ2に配置された３本のビット線ＢＬ1，ＢＬ2，ＢＬ3が例示されている。
【００１５】
なお、図１では、プレート線１１１を上位層、ビット線１１２を下位層に配置しているが、プレート線１１１を下位層、ビット線１１２を上位層に配置しても構わない。
【００１６】
ｍ×ｎ個のメモリセル１２１は、ｍ本のプレート線１１１とｎ本のビット線１１２とのｍ×ｎ個の交点に配置されている。図１には、３本のプレート線ＰＬ1〜ＰＬ3と３本のビット線ＢＬ1〜ＢＬ3との３×３個の交点に配置された３×３個のメモリセルＣ1,1〜Ｃ3,3が例示されている。例えば、メモリセルＣ2,2は、プレート線ＰＬ2とビット線ＢＬ2との交点に配置されている。
【００１７】
各メモリセル１２１は、強誘電体キャパシタ１３１と、ツェナーダイオード１３２とを備えている。各メモリセル１２１では、強誘電体キャパシタ１３１とツェナーダイオード１３２が、ｍ本のプレート線１１１のいずれかとｎ本のビット線１１２のいずれかとの間に直列に接続されている。例えば、メモリセルＣ2,2では、強誘電体キャパシタ１３１とツェナーダイオード１３２が、プレート線ＰＬ2とビット線ＢＬ2との間に直列に接続されている。
【００１８】
各メモリセル１２１では、強誘電体キャパシタ１３１がプレート線１１１側、ツェナーダイオード１３２がビット線１１２側に配置されている。強誘電体キャパシタ１３１は、一方の電極がプレート線１１１に接続され、他方の電極がツェナーダイオード１３２に接続されている。ツェナーダイオード１３２は、アノードが強誘電体キャパシタ１３１に接続され、カソードがビット線１１２に接続されている。なお、強誘電体キャパシタ１３１とツェナーダイオード１３２の位置関係や、ツェナーダイオード１３２の向きは、図１とは逆でも構わない。
【００１９】
図１の強誘電体メモリ１０１は、クロスポイント型の強誘電体メモリである。図１の強誘電体メモリ１０１では、各メモリセル１２１が１つの強誘電体キャパシタ１３１と１つのツェナーダイオード１３２により構成されており、各メモリセル１２１にトランジスタは含まれていない。
【００２０】
ここで、比較例のメモリについて説明する。図２は、第１比較例のメモリの回路構成を表す模式図である。図３は、第２比較例のメモリの回路構成を表す模式図である。
【００２１】
図２のメモリは、クロスポイント型の抵抗素子メモリである。図２では、各メモリセルが抵抗素子により構成されており、各メモリセルにトランジスタは含まれていない。そのため、図２のメモリには、高集積化を実現できる可能性が高いという利点がある。しかしながら、図２のメモリには、書き込み電流が、書き込み対象のセル以外のセルにも回り込むという欠点がある。図２には、メモリセルＣ2,2用の書き込み電流Ｉの一部が、電流Ｉ’として回り込む様子が示されている。そこで、クロスポイント型の抵抗素子メモリでは、図３のように、メモリセルにダイオードを挿入するのが効果的である。
【００２２】
しかしながら、この手法を強誘電体メモリに適用すると、ダイオードの整流作用によりキャパシタに一方向にしか電流が流れないことが問題となる。強誘電体メモリでは、図４のように、「０」を書き込む際と「１」を書き込む際とで、キャパシタに流す電流の向きを逆にする必要があるからである。図４では、「０」を書き込むことはできるものの、「１」を書き込むことはできない。
【００２３】
そこで、図１の強誘電体メモリ１０１では、メモリセル１２１に、通常のダイオードではなくツェナーダイオード１３２を挿入している。ツェナーダイオードのＩ−Ｖ特性を、図５に示す。図５において、Ｖ0は、ツェナーダイオードのＯＮ電圧を表し、Ｖzenerは、ツェナーダイオードの降伏電圧（ツェナー電圧）を表す。また、図５において、正の電圧は順方向電圧を表し、負の電圧は逆方向電圧を表す。
【００２４】
ツェナーダイオードは、通常のダイオードと同様に整流作用を有する。よって、図１の強誘電体メモリ１０１では、書き込み電流の回り込みを防止することができる。加えて、ツェナーダイオードは、ツェナー電圧よりも大きな逆方向電圧を印加することで、逆方向にも電流を流すことができる。これにより、図１の強誘電体メモリ１０１では、強誘電体キャパシタ１３１に一方向にしか電流が流れないという問題が解決される。
【００２５】
このように、本実施形態では、各メモリセル１２１にツェナーダイオード１３２を挿入することで、メモリセル１２１の選択性の高いクロスポイント型の強誘電体メモリ１０１を実現することができる。なお、図１の強誘電体メモリ１０１の動作方法の例については後述する。
【００２６】
図６は、図１の強誘電体メモリ１０１の動作例を示す波形図である。図６は、データの読み出し／書き込みの様子を示している。図１の強誘電体メモリ１０１では、読み出しによりデータが破壊されるため、データの読み出し後にデータの再書き込みが行われる。
【００２７】
図６には、active PL、inactive PL、active BL、inactive BLに供給される信号の信号波形が示されている。active PL及びactive BLは、選択セル（読み出し／書き込み対象のセル）に接続されたプレート線１１１及びビット線１１２を表す。例えば、選択セルがＣ2,2の場合には、active PLはＰＬ2、inactive PLはＰＬ1及びＰＬ3、active BLはＢＬ2、inactive BLはＢＬ1及びＢＬ3である。
【００２８】
図６の初期段階において、active PL、inactive PL、active BL、inactive BLの電位はいずれもゼロ電位である（Ｓ０）。図６ではまず、active BLの電位をフローティング状態にする（Ｓ１）。次に、inactive BLの電位を正電位ＶXに上げる（Ｓ２）。次に、active PLの電位を正電位ＶXに上げる（Ｓ３）。これにより、選択セルのデータの読み出しが可能になる。この際の各ラインの電位を、図７Ａに示す。
【００２９】
選択セルのデータが「０」の場合、active BLの電位は、読み出しによりわずかに上昇する（Ｓ４Ａ）。値０は、本発明の第１の値の例である。一方、選択セルのデータが「１」の場合、active BLの電位は、読み出しにより大きく上昇する（Ｓ４Ｂ）。値１は、本発明の第２の値の例である。
【００３０】
次に、図６では、値０の書き込みサイクルに移行する。読み出されたデータが「０」の場合又は書き込まれるデータが「０」の場合には、active BLの電位をゼロ電位に下げる（Ｓ５Ａ）。これにより、選択セルに値０が書き込まれる。この際の各ラインの電位を、図７Ｂに示す。一方、読み出されたデータが「１」の場合又は書き込まれるデータが「１」の場合には、active BLの電位を正電位ＶXに上げる（Ｓ５Ｂ）。
【００３１】
このように、値０の書き込みの際、active PLとactive BLとの間には、ツェナーダイオード１３２の順方向に電圧ＶXが印加される。これにより、選択セル内のツェナーダイオード１３２に、順方向電圧が印加される。本実施形態では、電圧ＶXは、ＯＮ電圧よりも高い値に設定される。これにより、ツェナーダイオード１３２の順方向に十分な電流が流れ、値０が書き込まれる。
【００３２】
次に、図６では、値１の書き込みサイクルに移行する。まず、active PLの電位をゼロ電位に下げる（Ｓ６）。次に、inactive BLの電位をゼロ電位に下げる（Ｓ７）。次に、active PLの電位をさらに負電位−ＶXに下げる（Ｓ８）。
【００３３】
この際、上記の読み出しデータ又は書き込みデータが「０」の場合には、active BLの電位はゼロ電位に設定されている。従って、選択セルには、ツェナーダイオード１３２の逆方向に電圧ＶXが印加される。本実施形態では、電圧ＶXは、ツェナー電圧よりも低い値に設定することにする。そのため、上記の読み出しデータ又は書き込みデータが「０」の場合には、選択セルに値１は書き込まれず、選択セルに書き込まれた値０が維持される。
【００３４】
一方、上記の読み出しデータ又は書き込みデータが「１」の場合には、active BLの電位は正電位ＶXに設定されている。従って、選択セルには、ツェナーダイオード１３２の逆方向に電圧２×ＶXが印加される。本実施形態では、電圧２×ＶXは、ツェナー電圧よりも高い値に設定することにする。これにより、上記の読み出しデータ又は書き込みデータが「１」の場合には、ツェナーダイオード１３２の逆方向に電流が流れ、選択セルに値１が書き込まれる。この際の各ラインの電位を、図７Ｃに示す。
【００３５】
なお、値０の書き込みの際、active PL、inactive PL、active BL、inactive BLの電位はそれぞれ、正電位ＶX、ゼロ電位、ゼロ電位、正電位ＶXに設定される。そのため、選択セルには、順方向に電圧ＶXが印加され、非選択セルには、ゼロ電圧、又は逆方向に電圧ＶXが印加される。これにより、選択セルのみに値０が書き込まれる。本実施形態では、電圧ＶXはツェナー電圧よりも低い値に設定されるからである。
【００３６】
また、値１の書き込みの際、active PL、inactive PL、active BL、inactive BLの電位はそれぞれ、負電位−ＶX、ゼロ電位、正電位ＶX、ゼロ電位に設定される。そのため、選択セルには、逆方向に電圧２×ＶXが印加され、非選択セルには、ゼロ電圧、又は逆方向に電圧ＶXが印加される。これにより、選択セルのみに値１が書き込まれる。本実施形態では、電圧ＶXはツェナー電圧よりも低い値に設定され、電圧２×ＶXはツェナー電圧よりも高い値に設定されるからである。
【００３７】
本実施形態では、正電位の大きさと負電位の大きさを同じ値に設定しているが、これらは異なる値に設定しても構わない。正電位をＶP（＞０）に設定し、負電位をＶN（＜０）に設定する場合、正電位の大きさ｜ＶP｜及び負電位の大きさ｜ＶN｜は、電圧ＶXと同様の理由で、ツェナー電圧よりも低い値に設定される。加えて、正電位と負電位との電位差の大きさ｜ＶP−ＶN｜は、電圧２×ＶXと同様の理由で、ツェナー電圧よりも高い値に設定される。
【００３８】
なお、図６の動作例は、各ツェナーダイオード１３２の向きを逆向きにしても実行可能である。但し、この場合には例えば、値０の書き込み方法と値１の書き込み方法とを入れ替えると共に、正電位と負電位とを入れ替える必要がある。
【００３９】
以上のように、本実施形態では、各メモリセル１２１が強誘電体キャパシタ１３１及びツェナーダイオード１３２により構成される。これにより、本実施形態によれば、メモリセル１２１の選択性の高いクロスポイント型の強誘電体メモリ１０１が実現される。クロスポイント型の強誘電体メモリ１０１には、高集積化を実現できる可能性が高いという利点がある。
【００４０】
以下、第２から第４実施形態の強誘電体メモリ１０１について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
【００４１】
（第２実施形態）
図８は、第２実施形態の強誘電体メモリ１０１の動作例を示す波形図である。図８は、図６と同様に、データの読み出し／書き込みの様子を示している。なお、図１の回路図は、第１実施形態と第２実施形態とで共通である。
【００４２】
第１実施形態では、値１の書き込みの際に負電位が使用される。しかしながら、負電位を使用する場合には、強誘電体メモリ１０１に対して、回路的、プロセス的な対策を施す必要がある。対策を行わずに負電位を使用すると、ｐ型基板（通常ゼロ電位）とｎＭＯＳトランジスタとの間のｐｎ接合に順方向バイアスが印加され、メモリ内に大電流が流れてしまうからである。これを回避するためには、ウエルを分離する等の対策が必要となり、回路設計が煩雑になる。
【００４３】
そこで、第２実施形態では、負電位を使用することなく値１の書き込みを行う。具体的には、値１の書き込みの際、active PL、inactive PL、active BL、inactive BLの電位をそれぞれ、ゼロ電位、正電位ＶX、正電位２×ＶX、正電位ＶXに設定する。正電位２×ＶXは、第１の正電位の例であり、正電位ＶXは、第１の正電位よりも低い第２の正電位の例である。
【００４４】
図８では、Ｓ０からＳ５Ａ，Ｓ５Ｂまでの処理は、図６と同様に行われる。読み出しの際の各ラインの電位を、図９Ａに示す。値０の書き込みの際の各ラインの電位を、図９Ｂに示す。図９Ａ及びＢはそれぞれ、図７Ａ及びＢと同一である。
【００４５】
次に、図８では、値１の書き込みサイクルに移行する。まず、active PLの電位をゼロ電位に下げる（Ｓ６）。次に、選択セルの読み出しデータ又は書き込みデータが「０」の場合には、active BLの電位をゼロ電位から正電位ＶXに上げる（Ｓ７Ａ）。次に、inactive PLの電位を正電位ＶXに上げる（Ｓ８）。次に、選択セルの読み出しデータ又は書き込みデータが「１」の場合には、active BLの電位を正電位ＶXから正電位２×ＶXに上げる（Ｓ９Ｂ）。
【００４６】
この際、上記の読み出しデータ又は書き込みデータが「０」の場合には、active PLの電位はゼロ電位に、active BLの電位は正電位ＶXに設定されている。従って、選択セルには、ツェナーダイオード１３２の逆方向に電圧ＶXが印加される。本実施形態では、第１実施形態と同様に、電圧ＶXはツェナー電圧よりも低い値に設定することにする。そのため、上記の読み出しデータ又は書き込みデータが「０」の場合には、選択セルに値１は書き込まれず、選択セルに書き込まれた値０が維持される。
【００４７】
一方、上記の読み出しデータ又は書き込みデータが「１」の場合には、active PLの電位はゼロ電位に、active BLの電位は正電位２×ＶXに設定されている。従って、選択セルには、ツェナーダイオード１３２の逆方向に電圧２×ＶXが印加される。本実施形態では、第１実施形態と同様に、電圧２×ＶXはツェナー電圧よりも高い値に設定することにする。これにより、上記の読み出しデータ又は書き込みデータが「１」の場合には、ツェナーダイオード１３２の逆方向に電流が流れ、選択セルに値１が書き込まれる。この際の各ラインの電位を、図９Ｃに示す。
【００４８】
このように、第２実施形態によれば、負電位を使用せずに値１を書き込むことが可能になる。これにより、ウエルを分離する等の対策が不要となり、回路設計が煩雑にならずに済む。なお、第１実施形態には逆に、inactive PLを駆動させる必要がなく、消費電力が少なくて済むという利点がある。
【００４９】
本実施形態では、第１の正電位（２×ＶX）の大きさを第２の正電位（ＶX）の大きさの２倍に設定しているが、２倍以外に設定しても構わない。第１の正電位をＶP1に設定し、第２の正電位をＶP2に設定する場合（ＶP1＞ＶP2＞０）、第２の正電位の大きさ｜ＶP2｜及び第１の正電位と第２の正電位との電位差の大きさ｜ＶP1−ＶP2｜は、電圧ＶXと同様の理由で、ツェナー電圧よりも低い値に設定される。加えて、第１の正電位の大きさ｜ＶP1｜は、電圧２×ＶXと同様の理由で、ツェナー電圧よりも高い値に設定される。
【００５０】
（第３実施形態）
図１０は、第３実施形態の強誘電体メモリ１０１の回路構成を表す模式図である。
【００５１】
図１０の強誘電体メモリ１０１は、構造αと構造βとを交互に積層したような回路構成を有する。構造αは、図１の回路図と同一の回路構成を有する。構造βは、図１の回路図の上下を反転したような回路構成を有する。
【００５２】
このように、図１０の強誘電体メモリ１０１は、図１の強誘電体メモリ１０１を積み重ねたような回路構成を有する。本実施形態では、このような積み重ねにより、メモリの更なる高集積化が可能となっている。
【００５３】
また、図１０の強誘電体メモリ１０１は、構造αを積層した回路構成ではなく、構造αと構造βとを交互に積層した回路構成を有する。本実施形態では、このような交互積層により、構造αと構造βとがプレート線１１１及びビット線１１２を共有することが可能となっている。これにより、本実施形態では、図１の強誘電体メモリ１０１を同じ向きに積み重ねた場合に比べて、プレート線１１１及びビット線１１２の本数を少なくすることができる。
【００５４】
図１０の強誘電体メモリ１０１は、３層以上の配線層を備える。図１０には、これらの配線層の例として、配線層Ｌk-2，Ｌk-1，Ｌk，Ｌk+1，Ｌk+2（ｋは整数）が示されている。
【００５５】
以下、図１０の強誘電体メモリ１０１の回路構成の詳細を、配線層Ｌk-1，Ｌk，Ｌk+1を例に説明する。配線層Ｌkは、第１の配線層の例である。配線層Ｌk-1は、第１の配線層の下位に位置する第２の配線層の例である。配線層Ｌk+1は、第１の配線層の上位に位置する第３の配線層の例である。
【００５６】
配線層Ｌkには、ｍ本のプレート線１１１が配置されている。図１０には、配線層Ｌkに配置された３本のプレート線ＰＬ1，ＰＬ2，ＰＬ3が例示されている。
【００５７】
配線層Ｌk-1には、ｎ本のビット線１１２が配置されている。これらビット線１１２は、本発明の第１のビット線の例である。図１０には、配線層Ｌk-1に配置された３本のビット線ＢＬ1A，ＢＬ2A，ＢＬ3Aが例示されている。
【００５８】
配線層Ｌk+1には、ｎ本のビット線１１２が配置されている。これらビット線１１２は、本発明の第２のビット線の例である。図１０には、配線層Ｌk+1に配置された３本のビット線ＢＬ1B，ＢＬ2B，ＢＬ3Bが例示されている。
【００５９】
配線層Ｌkの下方では、ｍ×ｎ個のメモリセル１２１が、配線層Ｌkのｍ本のプレート線１１１と配線層Ｌk-1のｎ本のビット線１１２とのｍ×ｎ個の交点に配置されている。図１０には、３本のプレート線ＰＬ1〜ＰＬ3と３本のビット線ＢＬ1A〜ＢＬ3Aとの３×３個の交点に配置された３×３個のメモリセルＣ1,1 A〜Ｃ3,3 Aが例示されている。
【００６０】
配線層Ｌkの上方では、ｍ×ｎ個のメモリセル１２１が、配線層Ｌkのｍ本のプレート線１１１と配線層Ｌk+1のｎ本のビット線１１２とのｍ×ｎ個の交点に配置されている。図１０には、３本のプレート線ＰＬ1〜ＰＬ3と３本のビット線ＢＬ1B〜ＢＬ3Bとの３×３個の交点に配置された３×３個のメモリセルＣ1,1 B〜Ｃ3,3 Bが例示されている。
【００６１】
このように、図１０では、２×ｍ×ｎ個のメモリセル１２１が、配線層Ｌkと配線層Ｌk-1との間、及び配線層Ｌkと配線層Ｌk+1との間に配置されている。
【００６２】
各メモリセル１２１は、強誘電体キャパシタ１３１と、ツェナーダイオード１３２とを備えている。上記２×ｍ×ｎ個のメモリセル１２１の各々では、強誘電体キャパシタ１３１とツェナーダイオード１３２が、上記ｍ本のプレート線１１１のいずれかと上記２×ｎ本のビット線１１２のいずれかとの間に直列に接続されている。
【００６３】
各メモリセル１２１では、強誘電体キャパシタ１３１がプレート線１１１側、ツェナーダイオード１３２がビット線１１２側に配置されている。強誘電体キャパシタ１３１は、一方の電極がプレート線１１１に接続され、他方の電極がツェナーダイオード１３２に接続されている。ツェナーダイオード１３２は、アノードが強誘電体キャパシタ１３１に接続され、カソードがビット線１１２に接続されている。なお、強誘電体キャパシタ１３１とツェナーダイオード１３２の位置関係や、ツェナーダイオード１３２の向きは、図１０とは逆でも構わない。
【００６４】
図１１は、図１０の強誘電体メモリ１０１の動作例を示す波形図である。図１１は、図６と同様に、データの読み出し／書き込みの様子を示している。
【００６５】
図１１には、各ラインに供給される信号の信号波形が示されている。図１１Ａ，Ｂは、active PL，inactive PL用の信号波形を表す。図１１Ｃ，Ｄ，Ｅは、active BL，active PLに隣接する配線層内のinactive BL，active PLに隣接しない配線層内のinactive BL用の信号波形を表す。
【００６６】
例えば、選択セルがＣ2,2 Aの場合には、active PLはＰＬ2、inactive PLはその他全てのプレート線１１１である。また、active BLはＢＬ2Aである。また、active PLに隣接する配線層内のinactive BLは、Ｌk-1及びＬk+1内の全てのビット線１１２（ＢＬ2Aを除く）である。また、active PLに隣接しない配線層内のinactive BLは、Ｌk-1及びＬk+1外の全てのビット線１１２である。
【００６７】
図１１と図６とを見比べれば解るように、図１１のactive PL（Ａ），inactive PL（Ｂ），active BL（Ｃ），active PLに隣接する配線層内のinactive BL（Ｄ）用の信号波形はそれぞれ、図６のactive PL，inactive PL，active BL，inactive BL用の信号波形と同じ波形である。さらに、図１１のactive PLに隣接しない配線層内のinactive BL（Ｅ）用の信号波形は、常にゼロ電位である。さらに、図１１のinactive PL（Ｂ）用の信号波形も、常にゼロ電位である。
【００６８】
このことから、図１１の動作は、図６の動作と同様である事が解る。このことは、第３実施形態の強誘電体メモリ１０１は、第１実施形態の強誘電体メモリ１０１と同様の方法で駆動できることを意味する。さらに、図１１の動作では、active PL以外のプレート線１１１や、active PLに隣接しない配線層内のビット線１１２については、駆動する必要がない事が解る。このことは、第３実施形態では、構造α及び構造βをＮ層積層したからといって、消費電力がＮ倍になるわけではないことを意味する。このように、第３実施形態では、電力効率のよい積層型メモリを実現することができる。
【００６９】
図１１の動作例における各ラインの電位を、図１２に示す。選択セルがＣ2,2 Aの場合、上記ｍ本のプレート線１１１及び上記２×ｎ本のビット線１１２には、図１２のような電位が与えられる。即ち、ＰＬ2には図１１Ａの電位が、その他の（ｍ−１）本のプレート線１１１には図１１Ｂの電位が与えられる。更に、ＢＬ2Aには図１１Ｃの電位が、その他の（２×ｎ−１）本のビット線１１２には図１１Ｄの電位が与えられる。
【００７０】
図１１の動作例における各ラインの電位を更に、図１３及び図１４に示す。図１３は、図１２のＡ−Ａ断面における各ラインの電位を表す。図１４は、図１２のＢ−Ｂ断面における各ラインの電位を表す。各ラインに付された符号Ａ〜Ｅは、図１２と同様、各ラインに与えられる信号の種類（図１１Ａ〜Ｅ）を示している。これらの図から、本実施形態では、構造α及び構造βをＮ層積層したからといって、消費電力がＮ倍になるわけではない事が解る。
【００７１】
本実施形態の強誘電体メモリ１０１の周辺回路の回路図を、図１５及び図１６に示す。図１５及び図１６はそれぞれ、図１３及び図１４に対応する回路図である。本実施形態の強誘電体メモリ１０１は、図１５及び図１６のように、配線層を選択するためのアドレスデコーダ２０１，２０２と、プレート線１１１用のアドレスデコーダ２１１と、ビット線１１２用のアドレスデコーダ２１２と、選択セルのデータを読み出すためのセンスアンプ２２１とを備える。アドレスデコーダ２０１，２０２はそれぞれ、プレート線１１１，ビット線１１２を有する配線層用に設けられている。
【００７２】
プレート線１１１用のアドレスデコーダ２１１は、図１１Ａ，Ｂの信号を生成して、プレート線１１１を駆動する回路である。当該デコーダ２１１により、プレート線１１１のドライバが選択され、プレート線１１１が駆動される。一方、ビット線１１２用のアドレスデコーダ２１２は、図１１Ｃ，Ｄ，Ｅの信号を生成して、ビット線１１２を駆動する回路である。当該デコーダ２１２により、ビット線１１２のドライバが選択され、ビット線１１２が駆動される。
【００７３】
センスアンプ２２１は、ビット線１１２の電位変化を検出及び増幅することで、選択セルの記憶データを読み出す回路である。センスアンプ２１１があるビット線１１２の電位を検出する際には、アドレスデコーダ２１２は、ドライバの出力をハイインピーダンスにして、そのビット線１１２をフローティング状態にする。その後、センスアンプ２１１とそのビット線１１２が接続され、そのビット線１１２の電位が検出される（図１６）。
【００７４】
なお、第１実施形態の強誘電体メモリ１０１についても、図１５及び図１６に示すような周辺回路により駆動することが可能である。
【００７５】
以上のように、第３実施形態では、第１実施形態の強誘電体メモリ１０１を積み重ねたような回路構成を有する強誘電体メモリ１０１が提供される。これにより、第３実施形態によれば、クロスポイント型の強誘電体メモリ１０１の更なる高集積化が可能になる。
【００７６】
（第４実施形態）
図１７は、第４実施形態の強誘電体メモリ１０１の動作例を示す波形図である。図１７は、図１１と同様に、データの読み出し／書き込みの様子を示している。なお、図１０の回路図は、第３実施形態と第４実施形態とで共通である。
【００７７】
第３実施形態では、第１実施形態と同様、値１の書き込みの際に負電位が使用される。しかしながら、負電位を使用する場合には、上述のように、強誘電体メモリ１０１に対して、回路的、プロセス的な対策を施す必要がある。そこで、第４実施形態では、第２実施形態と同様、負電位を使用することなく値１の書き込みを行う。
【００７８】
図１７には、各ラインに供給される信号の信号波形が示されている。図１７Ａ，Ｂ，Ｃは、active PL，active BLに隣接する配線層内のinactive PL，active BLに隣接しない配線層内のinactive PL用の信号波形を表す。図１７Ｄ，Ｅ，Ｆは、active BL，active BLと同じ又は２つ隣の配線層内のinactive BL，その他の配線層内のinactive BL用の信号波形を表す。
【００７９】
例えば、選択セルがＣ2,2 Aの場合には、active PLはＰＬ2である。また、active BLに隣接する配線層内のinactive PLは、Ｌk及びＬk-2内の全てのプレート線１１１（ＰＬ2を除く）である。また、active BLに隣接しない配線層内のinactive BLは、Ｌk及びＬk-2外の全てのプレート線１１１である。一方、active BLはＢＬ2Aである。また、active BLと同じ又は２つ隣の配線層内のinactive BLは、Ｌk-3、Ｌk-1、及びＬk+1内の全てのビット線１１２（ＢＬ2Aを除く）である。また、その他の配線層内のinactive BLは、Ｌk-3、Ｌk-1、及びＬk+1外の全てのビット線１１２である。
【００８０】
図１７と図８とを見比べれば解るように、図１７のactive PL（Ａ），active BLに隣接する配線層内のinactive PL（Ｂ），active BL（Ｄ），active BLと同じ又は２つ隣の配線層内のinactive BL（Ｅ）用の信号波形はそれぞれ、図８のactive PL，inactive PL，active BL，inactive BL用の信号波形と同じ波形である。さらに、図１７のactive BLに隣接する配線層外のinactive BL（Ｃ）用の信号波形は、常にゼロ電位である。さらに、図１７のactive BLと同じ又は２つ隣の配線層外のinactive BL（Ｆ）用の信号波形も、常にゼロ電位である。
【００８１】
このことから、図１７の動作は、図８の動作と同様である事が解る。このことは、第４実施形態の強誘電体メモリ１０１は、第２実施形態の強誘電体メモリ１０１と同様の方法で駆動できることを意味する。さらに、図１７の動作では、active BLに隣接する配線層外のプレート線１１１や、active BLと同じ又は２つ隣の配線層外のビット線１１２については、駆動する必要がない事が解る。このことは、第４実施形態では、構造α及び構造βをＮ層積層したからといって、消費電力がＮ倍になるわけではないことを意味する。このように、第４実施形態では、第３実施形態と同様、電力効率のよい積層型メモリを実現することができる。
【００８２】
図１７の動作例における各ラインの電位を、図１８に示す。選択セルがＣ2,2 Aの場合、上記ｍ本のプレート線１１１及び上記２×ｎ本のビット線１１２には、図１８のような電位が与えられる。即ち、ＰＬ2には図１７Ａの電位が、その他の（ｍ−１）本のプレート線１１１には図１７Ｂの電位が与えられる。更に、ＢＬ2Aには図１７Ｄの電位が、その他の（２×ｎ−１）本のビット線１１２には図１７Ｅの電位が与えられる。
【００８３】
図１７の動作例における各ラインの電位を更に、図１９及び図２０に示す。図１９は、図１８のＡ−Ａ断面における各ラインの電位を表す。図２０は、図１９のＢ−Ｂ断面における各ラインの電位を表す。各ラインに付された符号Ａ〜Ｆは、図１８と同様、各ラインに与えられる信号の種類（図１７Ａ〜Ｆ）を示している。これらの図から、本実施形態では、構造α及び構造βをＮ層積層したからといって、消費電力がＮ倍になるわけではない事が解る。
【００８４】
本実施形態の強誘電体メモリ１０１の周辺回路の回路図を、図２１及び図２２に示す。図２１及び図２２はそれぞれ、図１９及び図２０に対応する回路図である。本実施形態の強誘電体メモリ１０１は、図２１及び図２２のように、配線層を選択するためのアドレスデコーダ２０１，２０２と、プレート線１１１用のアドレスデコーダ２１１と、ビット線１１２用のアドレスデコーダ２１２と、選択セルのデータを読み出すためのセンスアンプ２２１とを備える。アドレスデコーダ２０１，２０２はそれぞれ、プレート線１１１，ビット線１１２を有する配線層用に設けられている。
【００８５】
プレート線１１１用のアドレスデコーダ２１１は、図１７Ａ，Ｂ，Ｃの信号を生成して、プレート線１１１を駆動する回路である。当該デコーダ２１１により、プレート線１１１のドライバが選択され、プレート線１１１が駆動される。一方、ビット線１１２用のアドレスデコーダ２１２は、図１７Ｄ，Ｅ，Ｆの信号を生成して、ビット線１１２を駆動する回路である。当該デコーダ２１２により、ビット線１１２のドライバが選択され、ビット線１１２が駆動される。
【００８６】
センスアンプ２２１は、ビット線１１２の電位変化を検出及び増幅することで、選択セルの記憶データを読み出す回路である。センスアンプ２１１があるビット線１１２の電位を検出する際には、アドレスデコーダ２１２は、ドライバの出力をハイインピーダンスにして、そのビット線１１２をフローティング状態にする。その後、センスアンプ２１１とそのビット線１１２が接続され、そのビット線１１２の電位が検出される（図２２）。
【００８７】
なお、第２実施形態の強誘電体メモリ１０１についても、図２１及び図２２に示すような周辺回路により駆動することが可能である。
【００８８】
以上のように、第４実施形態では、第２実施形態の強誘電体メモリ１０１を積み重ねたような回路構成を有する強誘電体メモリ１０１が提供される。これにより、第４実施形態によれば、クロスポイント型の強誘電体メモリ１０１の更なる高集積化が可能になる。また、第４実施形態によれば、第２実施形態と同様、負電位を使用せずに値１を書き込むことが可能になる。これにより、ウエルを分離する等の対策が不要となり、回路設計が煩雑にならずに済む。
【００８９】
以上、本発明の具体的な態様の例を、第１から第４実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【図面の簡単な説明】
【００９０】
【図１】第１実施形態の強誘電体メモリの回路構成を表す模式図である。
【図２】第１比較例のメモリの回路構成を表す模式図である。
【図３】第２比較例のメモリの回路構成を表す模式図である。
【図４】クロスポイント型のメモリの問題点について説明するための図である。
【図５】ツェナーダイオードのＩ−Ｖ特性を表す。
【図６】第１実施形態の強誘電体メモリの動作例を示す波形図である。
【図７】読出時、０書込時、１書込時の各ラインの電位を表す（第１実施形態）。
【図８】第２実施形態の強誘電体メモリの動作例を示す波形図である。
【図９】読出時、０書込時、１書込時の各ラインの電位を表す（第２実施形態）。
【図１０】第３実施形態の強誘電体メモリの回路構成を表す模式図である。
【図１１】第３実施形態の強誘電体メモリの動作例を示す波形図である。
【図１２】図１１の動作例における各ラインの電位を表す。
【図１３】図１２のＡ−Ａ断面における各ラインの電位を表す。
【図１４】図１２のＢ−Ｂ断面における各ラインの電位を表す。
【図１５】第３実施形態の強誘電体メモリの周辺回路の回路図である。
【図１６】第３実施形態の強誘電体メモリの周辺回路の回路図である。
【図１７】第４実施形態の強誘電体メモリの動作例を示す波形図である。
【図１８】図１７の動作例における各ラインの電位を表す。
【図１９】図１８のＡ−Ａ断面における各ラインの電位を表す。
【図２０】図１８のＢ−Ｂ断面における各ラインの電位を表す。
【図２１】第４実施形態の強誘電体メモリの周辺回路の回路図である。
【図２２】第４実施形態の強誘電体メモリの周辺回路の回路図である。
【符号の説明】
【００９１】
１０１  強誘電体メモリ
１１１  プレート線
１１２  ビット線
１２１  メモリセル
１３１  強誘電体キャパシタ
１３２  ツェナーダイオード
２０１  層選択用のアドレスデコーダ
２０２  層選択用のアドレスデコーダ
２１１  プレート線用のアドレスデコーダ
２１２  ビット線用のアドレスデコーダ
２２１  センスアンプ
【図１】
2010118128.tif 000003
【図２】
2010118128.tif 000004
【図３】
2010118128.tif 000005
【図４】
2010118128.tif 000006
【図５】
2010118128.tif 000007
【図６】
2010118128.tif 000008
【図７】
2010118128.tif 000009
【図８】
2010118128.tif 000010
【図９】
2010118128.tif 000011
【図１０】
2010118128.tif 000012
【図１１】
2010118128.tif 000013
【図１２】
2010118128.tif 000014
【図１３】
2010118128.tif 000015
【図１４】
2010118128.tif 000016
【図１５】
2010118128.tif 000017
【図１６】
2010118128.tif 000018
【図１７】
2010118128.tif 000019
【図１８】
2010118128.tif 000020
【図１９】
2010118128.tif 000021
【図２０】
2010118128.tif 000022
【図２１】
2010118128.tif 000023
【図２２】
2010118128.tif 000024