(57)【要約】【課題】小型であり、かつ第１および第２の半導体チップの各々の信号の干渉が抑制された半導体装置を提供する。【解決手段】第１の半導体チップＣ１は第１のパッドを有する。第２の半導体チップＣ２は第１の辺が第１の半導体チップに近くなるように設けられている。第２の半導体チップＣ２は、第３の辺との距離が小さい位置に設けられた第２のパッドを含む。第１のワイヤＢ１Ｓは、第２の半導体チップＣ２の上方を通り、第１および第２の辺と交差しかつ第３の辺との間に第２のパッドを挟むように第２の半導体チップＣ２の領域を経由し、第１のパッドを第１のリードＬＳに接続している。第２のリードＬＥＳは、第２のパッドとの間に第３の辺を挟むように配置されている。第２のワイヤＢ２Ｅは、第２のパッドを第２のリードＬＥＳに接続している。【選択図】図５
2010040715.tif 000002
【特許請求の範囲】
【請求項１】
アイランドと、
前記アイランド上に設けられ、第１のパッドを有する第１の半導体チップと、
平面視において第１の辺と前記第１の辺に対向する第２の辺と第３および第４の辺とを有する矩形状の外周を有し、前記第１〜第４の辺のうち前記第１の辺が前記第１の半導体チップに最も近くなるように前記アイランド上に設けられた第２の半導体チップとを備え、
前記第２の半導体チップは、前記第１および第２の辺の各々との距離に比して前記第３の辺との距離が小さい位置に設けられた第２のパッドを含み、
平面視において前記第１のパッドとの間に前記第１および第２の辺を挟むように配置された第１のリードと、
前記第２の半導体チップの上方を通り、平面視において前記第１および第２の辺と交差しかつ前記第３の辺との間に前記第２のパッドを挟むように前記第２の半導体チップの領域を経由し、前記第１のパッドを前記第１のリードに接続する第１のワイヤと、
平面視において前記第２のパッドとの間に前記第３の辺を挟むように配置された第２のリードと、
前記第２のパッドを前記第２のリードに接続する第２のワイヤと、
前記第１および第２のリードの各々の一部が突出するように、前記第１および第２の半導体チップと前記第１および第２のワイヤとを封止する封止部とをさらに備えた、半導体装置。
【請求項２】
第１および第２のリードのうち、一方のリードはアナログ信号を伝達するためのリードであり、他方のリードはデジタル信号を伝達するためのリードである、請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体チップがワイヤボンディングのために有する全てのパッドは、前記第１および第２の辺の各々との距離に比して前記第３および第４の辺のいずれかとの距離が小さい位置に設けられる、請求項１または２に記載の半導体装置。
【請求項４】
前記第２の半導体チップがワイヤボンディングのために有する全てのアナログ信号用パッドは、前記第１および第２の辺の各々との距離に比して前記第３および第４の辺のいずれかとの距離が小さい位置に設けられる、請求項１または２に記載の半導体装置。
【請求項５】
前記第３の辺は前記第１の辺よりも短い、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
アイランドと、
前記アイランド上に設けられ、第１のパッドを有する第１の半導体チップと、
前記アイランド上に設けられた第２の半導体チップとを備え、
前記第２の半導体チップは、
第２および第３のパッドと、
機能素子と、
前記第２のパッドを前記第３のパッドに電気的に接続し、前記機能素子と電気的に分離された中継配線とを含み、
前記第１のパッドを前記第２のパッドに接続する第１のワイヤと、
前記アイランドと間隔を空けて設けられたリードと、
前記第３のパッドを前記リードに接続する第２のワイヤと、
前記リードの一部が突出するように、前記第１および第２の半導体チップと、前記第１および第２のワイヤとを封止する封止部とをさらに備えた、半導体装置。
【請求項７】
アイランドと、
前記アイランド上に設けられ、複数の第１のパッドを有する第１の半導体チップと、
平面視において第１の辺と前記第１の辺に対向する第２の辺と第３および第４の辺とを有する矩形状の外周を有し、前記第１〜第４の辺のうち前記第１の辺が前記第１の半導体チップに最も近くなるように前記アイランド上に設けられた第２の半導体チップとを備え、
前記第２の半導体チップは、
前記第３および第４の辺の各々との距離に比して前記第１の辺との距離が小さい位置に設けられた複数の第２のパッドと、
前記第１の辺との距離に比して前記第３の辺との距離が小さい位置に設けられた複数の第３のパッドと、
機能素子と、
前記複数の第２のパッドのそれぞれを前記複数の第３のパッドに電気的に接続し、前記機能素子と電気的に分離された複数の中継配線とを含み、
前記複数の第１のパッドのそれぞれを前記複数の第２のパッドに接続する複数の第１のワイヤと、
平面視において前記複数の第３のパッドとの間に前記第３の辺を挟むように配置された複数のリードと、
前記複数の第３のパッドのそれぞれを前記複数のリードに接続する複数の第２のワイヤと、
前記複数のリードの各々の一部が突出するように、前記第１および第２の半導体チップと前記複数の第１および第２のワイヤとを封止する封止部とをさらに備えた、半導体装置。
【請求項８】
平面視において前記複数の中継配線のうち前記第２の辺に最も近いものは、前記複数の第２のパッドの一つから前記第１の辺に沿って第３の辺に向かって延びる第１の部分と、前記複数の第３のパッドの一つを前記第１の部分と接続するために前記第３の辺に沿って延びる第２の部分とを含む、請求項７に記載の半導体装置。
【請求項９】
前記機能素子は平面視において、前記複数の中継配線が設けられた領域の外側の領域にのみ設けられている、請求項７または８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に複数の半導体チップを有する半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置の中には、互いにワイヤにより接続された複数の半導体チップを有するパッケージがある。
【０００３】
たとえば特開２００７−２２０７９０号公報（特許文献１）によれば、半導体装置は、第１および第２の半導体チップと、この第１および第２の半導体チップを隣接して配置する配線基板と、複数のワイヤとを有する。第１および第２の半導体チップの各々は、その外周に沿った位置に配列された複数のパッドを有する。第１の半導体チップのパッドのうち、第１の半導体チップの外周の第２の半導体チップに面する部分に沿って設けられたパッドは、第１および第２の半導体チップを互いに接続する目的で使用されている。
【０００４】
また、たとえば特開２００７−１８０５８７号公報（特許文献２）によれば、半導体装置は、積層半導体チップと、インターポーザチップとを有する。インターポーザチップは、機能素子が形成されていないダミー半導体チップであり、配線層を有する。半導体チップは、配線層を介して、積層基台または別の半導体チップに接続されている。
【０００５】
また、たとえば特開２００５−３２７９６７号公報（特許文献３）によれば、半導体装置は、第１および第２の半導体チップと、半導体装置の一方側に設けられたリードと、複数のワイヤとを有する。第１および第２の半導体チップの各々は、ワイヤによりリードと接続されている。第１の半導体チップとリードとを接続するワイヤは、第２の半導体チップを飛び越えている。
【特許文献１】特開２００７−２２０７９０号公報（第４図）
【特許文献２】特開２００７−１８０５８７号公報（第２図）
【特許文献３】特開２００５−３２７９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の特開２００７−２２０７９０号公報（特許文献１）の技術においては、外周に沿って設けることができるパッド数が限られている中で、第１の半導体チップのパッドのうちの一部が第１および第２の半導体チップを互いに接続することを直接の目的として使用されている。このため、第１の半導体チップと半導体装置のリードとを電気的に接続する目的で用いることができるパッド数が不足することがある。この不足を補うために第１の半導体チップの外周の長さが大きくされると、第１の半導体チップの面積が大きくなるので、半導体装置の面積が大きくなってしまうという問題があった。
【０００７】
また上記の特開２００７−１８０５８７号公報（特許文献２）の技術においては、インターポーザチップの面積の分だけ、半導体装置の面積が大きくなってしまうという問題があった。
【０００８】
また上記の特開２００５−３２７９６７号公報（特許文献３）の技術においては、第２の半導体チップを飛び越えて第１の半導体チップと接続されているワイヤと、第２の半導体チップに接続されたワイヤとが、半導体装置の一方側から互いに並走して延びている。このため、両ワイヤ間の距離が小さくなるので、両ワイヤ間の電気信号、すなわち第１および第２の半導体チップの電気信号が互いに干渉することがあるという問題があった。
【０００９】
特に、たとえば半導体装置がデジタル・アナログ混載パッケージである場合、すなわち、第１および第２の半導体チップのそれぞれが、デジタル系信号を扱うＩＣ(Integrated Circuit)およびアナログ系信号を扱うＩＣである場合、デジタル信号とアナログ信号とが干渉することがある。特にデジタル信号は信号強度の時間変化が急激となる瞬間があるので、デジタル信号がアナログ信号に干渉してしまうことが懸念される。
【００１０】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、小型であり、かつ第１および第２の半導体チップの各々の信号の干渉が抑制された半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一の実施の形態によれば、半導体装置は、アイランドと、第１および第２の半導体チップと、第１および第２のリードと、第１および第２のワイヤと、封止部とを有する。
【００１２】
第１の半導体チップは、アイランド上に設けられ、第１のパッドを有する。第２の半導体チップは、平面視において第１の辺と第１の辺に対向する第２の辺と第３および第４の辺とを有する矩形状の外周を有し、第１〜第４の辺のうち第１の辺が第１の半導体チップに最も近くなるようにアイランド上に設けられている。第２の半導体チップは、第１および第２の辺の各々との距離に比して第３の辺との距離が小さい位置に設けられた第２のパッドを含む。第１のリードは、平面視において第１のパッドとの間に第１および第２の辺を挟むように配置されている。第１のワイヤは、第２の半導体チップの上方を通り、平面視において第１および第２の辺と交差しかつ第３の辺との間に第２のパッドを挟むように第２の半導体チップの領域を経由し、第１のパッドを第１のリードに接続している。第２のリードは、平面視において第２のパッドとの間に第３の辺を挟むように配置されている。第２のワイヤは、第２のパッドを第２のリードに接続している。封止部は、第１および第２のリードの各々の一部が突出するように、第１および第２の半導体チップと第１および第２のワイヤとを封止している。
【００１３】
本発明の他の実施の形態によれば、半導体装置は、アイランドと、第１および第２の半導体チップと、第１および第２のワイヤと、リードと、封止部とを有する。
【００１４】
第１の半導体チップは、アイランド上に設けられ、第１のパッドを有する。第２の半導体チップは、アイランド上に設けられている。第２の半導体チップは、第２および第３のパッドと、機能素子と、中継配線とを有する。中継配線は、第２のパッドを第３のパッドに電気的に接続し、機能素子と電気的に分離されている。第１のワイヤは、第１のパッドを第２のパッドに接続している。リードは、アイランドと間隔を空けて設けられている。第２のワイヤは、第３のパッドをリードに接続している。封止部は、リードの一部が突出するように、第１および第２の半導体チップと、第１および第２のワイヤとを封止している。
【発明の効果】
【００１５】
上記の一の実施の形態によれば、第１のパッドは、第２の半導体チップの上方を通る第１のワイヤによって第１のリードと接続される。よって第１のパッドは、第２の半導体チップの近傍に配置されていても、第２の半導体チップに阻害されることなく第１のリードに接続される。よって第１の半導体チップは、第２の半導体チップの近傍の位置にもリードに電気的に接続されたパッドを有することができる。よって第１の半導体チップがより小さくても、リードに電気的に接続されたパッドを第１の半導体チップに必要数だけ設けることができる。よって半導体装置を小型化することができる。
【００１６】
また、第２のパッドと第２のリードとは第３の辺を挟んでいるので、第２のワイヤは第２のパッドから第３の辺に向かって延びている。すなわち第２のワイヤは第１のワイヤから遠ざかるように延びているので、第１および第２のワイヤ間の電気信号は干渉しにくい。このため第１のワイヤを流れる第１の半導体チップの電気信号と、第２のワイヤを流れる第２の半導体チップの電気信号との間の干渉を抑制することができる。
【００１７】
本発明の他の実施の形態によれば、第２の半導体チップは、第１のパッドとリードとを接続するために中継配線を有する。よって第１のパッドは、第２の半導体チップの近傍に配置されていても、第２の半導体チップに阻害されることなくリードに電気的に接続される。よって第１の半導体チップは、第２の半導体チップの近傍の位置にもリードに電気的に接続されたパッドを有することができる。よって第１の半導体チップがより小さくても、リードに電気的に接続されたパッドを第１の半導体チップに必要数だけ設けることができる。よって半導体装置を小型化することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を概略的に示す切欠斜視図である。また図２は、図１の概略平面図である。また図３および図４の各々は、図２の概略断面図である。また図５は、図２の封止部内をより模式的に示す部分平面図である。また図６は、図５の第１および第２の半導体チップ近傍を示す部分拡大図である。
【００１９】
なお図２においては、封止部は外縁のみ示されている。また図５および図６の各々においては封止部が示されていない。
【００２０】
図１〜図６を参照して、本実施の形態の半導体装置は、アイランドＩＬと、第１および第２の半導体チップＣ１、Ｃ２と、第１のリードＬＳと、第２のリードＬＥＳと、第３のリードＬＷＳと、リードＬＥＮ、ＬＷＮ、ＬＮと、シールドリードＬＥＧ、ＬＷＧと、吊リードＴＳＷ、ＴＳＥ、ＴＮＥ、ＴＮＷと、第１のワイヤＢ１Ｓと、第２のワイヤＢ２Ｅと、第３のワイヤＢ２Ｗと、ワイヤＢ１Ｅ、Ｂ１Ｗ、Ｂ１Ｎと、封止部ＲＳとを有する。
【００２１】
アイランド（ダイパッド）ＩＬは、リードフレームのうちチップが搭載される部分である。
【００２２】
第１の半導体チップＣ１はアイランドＩＬ上に設けられている。第１の半導体チップＣ１は、図６に示すように、第１のパッドＰ１Ｓと、パッドＰ１Ｅ、Ｐ１Ｗ、Ｐ１Ｎとを有する。
【００２３】
第２の半導体チップＣ２は、図６に示すように、平面視において、矩形状の外周を有する。この矩形は、第１〜第４の辺Ｓ１〜Ｓ４を有する。第２の辺Ｓ２は第１の辺Ｓ１に対向する。第２の半導体チップＣ２は、第１〜第４の辺Ｓ１〜Ｓ４のうち第１の辺Ｓ１が第１の半導体チップＣ１に最も近くなるように、アイランドＩＬ上に設けられている。
【００２４】
また第２の半導体チップＣ２は、第２のパッドＰ２Ｅと、第３のパッドＰ２Ｗとを有する。第２のパッドＰ２Ｅおよび第３のパッドＰ２Ｗのそれぞれは、第３および第４の辺Ｓ３、Ｓ４に沿って配列されている。より詳しくは、第２のパッドＰ２Ｅは、第１および第２の辺Ｓ１、Ｓ２の各々との距離に比して第３の辺Ｓ３との距離が小さい位置に設けられている。また第３のパッドＰ２Ｗは、第１および第２の辺Ｓ１、Ｓ２の各々との距離に比して第４の辺Ｓ４との距離が小さい位置に設けられている。
【００２５】
第１のリードＬＳは、図５および図６に示すように、平面視において第１のパッドＰ１Ｓとの間に第１および第２の辺Ｓ１、Ｓ２を挟むように配置されている。
【００２６】
第１のワイヤＢ１Ｓは、第１のパッドＰ１Ｓを第１のリードＬＳに接続している。第１のワイヤＢ１Ｓは、図３に示すように、第２の半導体チップＣ２の上方を通っている。また第１のワイヤＢ１Ｓは、図６に示すように、平面視において、第１および第２の辺Ｓ１、Ｓ２と交差し、かつ第３および第４の辺Ｓ３、Ｓ４のそれぞれとの間に第２および第３のパッドＰ２Ｅ、Ｐ２Ｗを挟むように、第２の半導体チップＣ２の領域を経由している。
【００２７】
第２のリードＬＥＳは、図５および図６に示すように、平面視において、第２のパッドＰ２Ｅとの間に第３の辺Ｓ３を挟むように配置されている。第２のワイヤＢ２Ｅは、第２のパッドＰ２Ｅを第２のリードＬＥＳに接続している。
【００２８】
第３のリードＬＷＳは、図５および図６に示すように、平面視において、第３のパッドＰ２Ｗとの間に第４の辺Ｓ４を挟むように配置されている。第３のワイヤＢ２Ｗは、第３のパッドＰ２Ｗを第３のリードＬＷＳに接続している。
【００２９】
封止部ＲＳは、図２に示すように、第１のリードＬＳと、第２のリードＬＥＳと、第３のリードＬＷＳと、リードＬＥＮ、ＬＷＮ、ＬＮと、シールドリードＬＥＧ、ＬＷＧとの各々の一部が突出するように、第１および第２の半導体チップＣ１、Ｃ２と、第１のワイヤＢ１Ｓと、第２のワイヤＢ２Ｅと、第３のワイヤＢ２Ｗと、ワイヤＢ１Ｅ、Ｂ１Ｗ、Ｂ１Ｎとを封止している。封止部ＲＳは、たとえば樹脂からなる。
【００３０】
リードＬＥＮは、図５に示すように、第２のリードＬＥＳとの間にシールドリードＬＥＧを挟むように配置されている。またリードＬＷＮは、図５に示すように、第３のリードＬＷＳとの間にシールドリードＬＷＧを挟むように配置されている。リードＬＮは、吊リードＴＮＥおよびＴＮＷを介して、リードＬＥＮおよびＬＷＮの間に配置されている。
【００３１】
ワイヤＢ１Ｅは、パッドＰ１ＥをリードＬＥＮに接続している。またワイヤＢ１Ｗは、パッドＰ１ＷをリードＬＷＮに接続している。またワイヤＢ１Ｎは、パッドＰ１ＮをリードＬＮに接続している。
【００３２】
好ましくは、第１および第２の半導体チップＣ１、Ｃ２のうち、一方はデジタル信号系で動作するＩＣ(Integrated Circuit)であり、他方はアナログ信号系で動作するＩＣである。これにより、第１のリードＬＳと、第２および第３のリードＬＥＳ、ＬＷＳとのうち、一方はアナログ信号を伝達するためのリードであり、他方はデジタル信号を伝達するためのリードである。
【００３３】
この場合において、さらに好ましくは、第１の半導体チップＣ１はデジタル信号系で動作するＩＣであり、第２の半導体チップＣ２はアナログ信号系で動作するＩＣである。これにより、第１のリードＬＳはデジタル信号を伝達するためのリードであり、第２および第３のリードＬＥＳ、ＬＷＳはアナログ信号を伝達するためのリードである。
【００３４】
また好ましくは、第２のパッドＰ２Ｅ（図６）は、第１および第２の辺Ｓ１、Ｓ２の各々との距離に比して第３の辺Ｓ３との距離が小さい位置に設けられている。さらに第３のパッドＰ２Ｗ（図６）は、第１および第２の辺Ｓ１、Ｓ２の各々との距離に比して第４の辺Ｓ４との距離が小さい位置に設けられている。これにより、第２の半導体チップＣ２がワイヤボンディングのために有する全てのパッドは、第１および第２の辺Ｓ１、Ｓ２の各々との距離に比して第３および第４の辺Ｓ３、Ｓ４のいずれかとの距離が小さい位置に設けられている。
【００３５】
また好ましくは、第２および第３のパッドＰ２Ｅ、Ｐ２Ｗはアナログ信号用パッドである。そして第２のパッドＰ２Ｅは、第１および第２の辺Ｓ１、Ｓ２の各々との距離に比して第３の辺Ｓ３との距離が小さい位置に設けられている。さらに第３のパッドＰ２Ｗは、第１および第２の辺Ｓ１、Ｓ２の各々との距離に比して第４の辺Ｓ４との距離が小さい位置に設けられている。これにより、第２の半導体チップＣ２がワイヤボンディングのために有する全てのアナログ信号用パッドは、第１および第２の辺Ｓ１、Ｓ２の各々との距離に比して第３および第４の辺Ｓ３、Ｓ４のいずれかとの距離が小さい位置に設けられている。
【００３６】
また好ましくは、図６に示すように、第３の辺Ｓ３は第１の辺Ｓ１よりも短い。
また好ましくは、シールドリードＬＥＧ、ＬＷＧの各々は、第１のリードＬＳと、第２のリードＬＥＳと、第３のリードＬＷＳと、リードＬＥＮ、ＬＷＮ、ＬＮとの各々とから絶縁されている。
【００３７】
この場合において、さらに好ましくは、シールドリードＬＥＧ、ＬＷＧの各々は、一定電位に保持されている。一定電位に保持する方法としては、たとえばシールドリードＬＥＧ、ＬＷＧの各々が接地されればよい。
【００３８】
図７は、実施の形態１に対する比較例における半導体装置の第１および第２の半導体チップ近傍を示す部分拡大図である。主に図７を参照して、本実施の形態に対する比較例の半導体装置は、第１の半導体チップＣ１（図６）の代わりに半導体チップＣ１Ｚを有する。半導体チップＣ１Ｚは、第１のパッドＰ１Ｓ（図６）を有せず、代わりにより多くのパッドＰ１Ｅ、Ｐ１Ｗを有する。本比較例によれば、パッドＰ１Ｅ、Ｐ１Ｗがより多く設けられるために、半導体チップＣ１Ｚが第１の半導体チップＣ１よりも大きくなっている。この結果、半導体装置を小型化することが困難となっている。
【００３９】
本実施の形態によれば、第１のパッドＰ１Ｓ（図６）は、第２の半導体チップＣ２の上方を通る第１のワイヤＢ１Ｓによって第１のリードＬＳ（図５）と接続されている。よって第１のパッドＰ１Ｓは、第２の半導体チップＣ２の近傍に配置されているにもかかわらず、第２の半導体チップＣ２に阻害されることなく第１のリードＬＳに電気的に接続されている。よって第１の半導体チップＣ１は、第２の半導体チップＣ２の近傍の位置にもリードに電気的に接続されたパッドを有することができる。よって第１の半導体チップＣ１がより小さくても、リードに電気的に接続されたパッドを必要数だけ設けることができる。よって半導体装置を小型化することができる。
【００４０】
また、第２のパッドＰ２Ｅ（図６）と第２のリードＬＥＳ（図５）とは第３の辺Ｓ３（図６）を挟んでいるので、第２のワイヤＢ２Ｅは第２のパッドＰ２Ｅから第３の辺Ｓ３に向かって延びている。すなわち第２のワイヤＢ２Ｅは第１のワイヤＢ１Ｓから遠ざかるように延びているので、第１のワイヤＢ１Ｓおよび第２のワイヤＢ２Ｅ間の電気信号は干渉しにくい。このため第１のワイヤＢ１Ｓを流れる第１の半導体チップＣ１の電気信号と、第２のワイヤＢ２Ｅを流れる第２の半導体チップＣ２の電気信号との間の干渉を抑制することができる。
【００４１】
また、第３のパッドＰ２Ｗ（図６）と第３のリードＬＷＳ（図５）とは第４の辺Ｓ４（図６）を挟んでいるので、第３のワイヤＢ２Ｗは第３のパッドＰ２Ｗから第４の辺Ｓ４に向かって延びている。すなわち第３のワイヤＢ２Ｗは第１のワイヤＢ１Ｓから遠ざかるように延びているので、第１のワイヤＢ１Ｓおよび第３のワイヤＢ２Ｗ間の電気信号は干渉しにくい。このため第１のワイヤＢ１Ｓを流れる第１の半導体チップＣ１の電気信号と、第３のワイヤＢ２Ｗを流れる第３の半導体チップＣ２の電気信号との間の干渉を抑制することができる。
【００４２】
好ましくは、第１のリードＬＳ（図５）と、第２および第３のリードＬＥＳ、ＬＷＳ（図５）とのうち、一方はアナログ信号を伝達するためのリードであり、他方はデジタル信号を伝達するためのリードである。これにより、アナログ信号とデジタル信号との干渉が抑制される。特に、電圧の変化が急激なデジタル信号がアナログ信号に干渉することを抑制することができる。
【００４３】
この場合において、さらに好ましくは、第１の半導体チップＣ１はデジタル信号系で動作するＩＣ(Integrated Circuit)である。これにより、第１の半導体チップＣ１において第１のパッドＰ１Ｓ（図６）が設けられない場合に比して、より多くのパッドが設けられる。すなわち、デジタル信号系で動作するＩＣに、より多くのパッドを設けることができる。
【００４４】
また好ましくは、図６に示すように、第２の半導体チップＣ２がワイヤボンディングのために有する全てのパッドは、第１および第２の辺Ｓ１、Ｓ２の各々との距離に比して第３および第４の辺Ｓ３、Ｓ４のいずれかとの距離が小さい位置に設けられている。これにより、第２の半導体チップＣ２の全てのパッドの各々により伝達される電気信号と、第１の半導体チップＣ１の各々のパッドにより伝達される電気信号との間の干渉が抑制される。すなわち第１および第２の半導体チップＣ１、Ｃ２の間での電気信号の干渉を抑制することができる。
【００４５】
また好ましくは、第２および第３のパッドＰ２Ｅ、Ｐ２Ｗ（図６）はアナログ信号用パッドである。さらに、第２の半導体チップＣ２がワイヤボンディングのために有する全てのアナログ信号用パッドは、第１および第２の辺Ｓ１、Ｓ２の各々との距離に比して第３および第４の辺Ｓ３、Ｓ４のいずれかとの距離が小さい位置に設けられている。これにより、第２の半導体チップＣ２の全てのアナログ信号用パッドの各々により伝達される電気信号と、第１の半導体チップＣ１の各々のパッドにより伝達される電気信号との間の干渉が抑制される。すなわち第２の半導体チップＣ２のアナログ信号と、第１の半導体チップＣ１の電気信号との干渉を抑制することができる。
【００４６】
また好ましくは、図６に示すように、第３の辺Ｓ３は第１の辺Ｓ１よりも短い。これに対応して、第１のワイヤＢ１Ｓの長さを短くすることができる。よって図３に示すように第２の半導体チップＣ２の上方を通る必要のある第１のワイヤＢ１Ｓを、より容易に形成することができる。
【００４７】
また好ましくは、シールドリードＬＥＧ、ＬＷＧ（図５）の各々は、第１のリードＬＳと、第２のリードＬＥＳと、第３のリードＬＷＳと、リードＬＥＮ、ＬＷＮ、ＬＮとの各々とから絶縁されている。これにより、第２のリードＬＥＳとリードＬＥＮとの間をシールドリードＬＥＧによりシールドすることができ、第３のリードＬＷＳとリードＬＷＮとの間をシールドリードＬＷＧによりシールドすることができる。
【００４８】
この場合において、さらに好ましくは、シールドリードＬＥＧおよびＬＷＧの各々は、一定電位に保持されている。これにより、上記のシールドの効果をより確実に得ることができる。
【００４９】
（実施の形態２）
図８は、本発明の実施の形態２における半導体装置の封止部内を模式的に示す部分平面図である。なお図８により示される範囲は、図５により示される範囲に対応している。
【００５０】
主に図８を参照して、本実施の形態の半導体装置は、第１の半導体チップＣ１の代わりに、第１の半導体チップＣ１ｖおよび第３の半導体チップＣ３を有する。さらに、第２の半導体チップＣ２の代わりに、複数の第２の半導体チップＣ２ｖを有する。
【００５１】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００５２】
本実施の形態によっても、実施の形態１と同様の効果が得られる。
（実施の形態３）
図９は、本発明の実施の形態３における半導体装置の構成を概略的に示す平面図である。また図１０および図１１の各々は、図９の概略断面図である。また図１２は、本発明の実施の形態３における半導体装置に用いられる第２の半導体チップの構成を概略的に示す平面レイアウト図である。また図１３は、図９の封止部内を模式的に示す平面レイアウト図である。また図１４は、図１３の第１および第２の半導体チップ近傍を示す部分拡大図である。
【００５３】
なお図９においては、封止部は外縁のみ示されている。また図１３および図１４の各々においては封止部が示されていない。
【００５４】
図９〜図１４を参照して、本実施の形態の半導体装置は、アイランドＩＬと、第１および第２の半導体チップＣ１ｒ、Ｃ２ｒと、第１〜第３のワイヤＢＪ、ＢＪＥ、ＢＪＷと、ワイヤＢ１Ｅ、Ｂ１Ｗ、Ｂ１Ｎ、Ｂ２Ｓと、第１のリードＬＳと、第２のリードＬＥＳと、第３のリードＬＷＳと、リードＬＥＮ、ＬＷＮ、ＬＮと、吊リードＴＳＷ、ＴＳＥ、ＴＮＥ、ＴＮＷと、封止部ＲＳとを有する。
【００５５】
第１の半導体チップＣ１ｒは、アイランドＩＬ上に設けられている。第１の半導体チップＣ１ｒは、図１４に示すように、複数の第１のパッドＰＪＳと、パッドＰ１Ｅ、Ｐ１Ｗ、Ｐ１Ｎとを有する。
【００５６】
第２の半導体チップＣ２ｒは、図１４に示すように、平面視において、矩形状の外周を有する。この矩形は、第１〜第４の辺Ｓ１〜Ｓ４を有する。第２の半導体チップＣ２ｒは、第１〜第４の辺Ｓ１〜Ｓ４のうち第１の辺Ｓ１が第１の半導体チップＣ１ｒに最も近くなるように、アイランドＩＬ上に設けられている。
【００５７】
また第２の半導体チップＣ２ｒは、複数の第２のパッドＰＪＮと、複数の第３のパッドＰＪＥと、複数の第４のパッドＰＪＷと、パッドＰ２Ｓと、機能素子領域ＦＲと、複数の中継配線ＪＥ（図１２におけるＪＥ１〜ＪＥ１２）、ＪＷ（図１２におけるＪＷ１〜ＪＷ１２）と、シールド線ＳＬとを有する。
【００５８】
第２〜第４のパッドＰＪＮ、ＰＪＥ、ＰＪＷのそれぞれは、第１、第３、および第４の辺Ｓ１、Ｓ３、Ｓ４に沿って配列されている。またパッドＰ２Ｓは、第２の辺に沿って配列されている。より詳しくは、第２のパッドＰＪＮは、第３および第４の辺Ｓ３、Ｓ４の各々との距離に比して第１の辺Ｓ１との距離が小さい位置に設けられている。また第３および第４のパッドＰＪＥ、ＰＪＷのそれぞれは、第１の辺Ｓ１との距離に比して第３および第４の辺Ｓ３、Ｓ４との距離が小さい位置に設けられている。
【００５９】
機能素子領域ＦＲには、機能素子が形成されている。この機能素子は、たとえばトランジスタである。この機能素子と第２の半導体チップＣ２ｒの外部との電気的接続のためには、パッドＰ２Ｓが用いられている。
【００６０】
複数の中継配線ＪＥ、ＪＷは、機能素子領域ＦＲの機能素子と電気的に分離されている。複数の中継配線ＪＥは、第３の辺Ｓ３側の複数の第２のパッドＰＪＮのそれぞれを、複数の第３のパッドＰＪＥに電気的に接続している。また複数の中継配線ＪＷは、第４の辺Ｓ４側の複数の第２のパッドＰＪＮのそれぞれを、複数の第４のパッドＰＪＷに電気的に接続している。
【００６１】
シールド線ＳＬは、平面視において、機能素子領域ＦＲと、中継配線ＪＥ、ＪＷとの間に設けられている。好ましくは、シールド線ＳＬは、一定電位に保持されている。このためには、たとえばシールド線ＳＬが接地されればよい。
【００６２】
複数の第１のワイヤＢＪは、複数の第１のパッドＰＪＳのそれぞれを複数の第２のパッドＰＪＮに接続している。複数の第２のワイヤＢＪＥは、複数の第３のパッドＰＪＥ（図１４）のそれぞれを複数の第２のリードＬＥＳ（図１３）に接続している。複数の第３のワイヤＢＪＷは、複数の第４のパッドＰＪＷ（図１４）のそれぞれを複数の第３のリードＬＷＳ（図１３）に接続している。
【００６３】
封止部ＲＳは、図９に示すように、第１のリードＬＳと、第２のリードＬＥＳと、第３のリードＬＷＳと、リードＬＥＮ、ＬＷＮ、ＬＮとの各々の一部が突出するように、第１および第２の半導体チップＣ１ｒ、Ｃ２ｒと、第１〜第３のワイヤＢＪ、ＢＪＥ、ＢＪＷと、ワイヤＢ１Ｅ、Ｂ１Ｗ、Ｂ１Ｎ、Ｂ２Ｓとを封止している。
【００６４】
好ましくは、図１２に示すように、平面視において複数の中継配線ＪＥ１〜ＪＥ１２のうち第２の辺Ｓ２に最も近いものである中継配線ＪＥ１は、複数の第２のパッドＰＪＮの一つから第１の辺Ｓ１に沿って第３の辺Ｓ３に向かって延びる第１の部分Ｑ１と、複数の第３のパッドＰＪＥの一つをこの第１の部分Ｑ１と接続するために第３の辺Ｓ３に沿って延びる第２の部分Ｑ２とを含む。
【００６５】
また好ましくは、図１２に示すように、機能素子領域ＦＲは平面視において、中継配線ＪＥ、ＪＷが設けられた中継配線領域ＪＲの外側の領域にのみ設けられている。
【００６６】
なお、本実施の形態の半導体装置における具体的な寸法の一例を以下に示す。
第１の半導体チップＣ１ｒの平面寸法は、３．５〜４．５×３．５〜４．５ｍｍである。第２の半導体チップＣ２ｒの第１および第２の辺Ｓ１、Ｓ２は５〜７ｍｍであり、第３および第４の辺Ｓ３、Ｓ４は２〜３ｍｍである。中継配線ＪＷ、ＪＥの線幅は５〜７μｍであり、線間間隔は２〜５μｍである。第２〜第４のパッドＰＪＮ、ＰＪＥ、ＰＪＷのパッドの大きさは５０〜８０μｍであり、パッド間間隔は６０〜１００μｍである。
【００６７】
また機能素子領域ＦＲは、図１２に示すように、たとえば第１〜第３機能素子領域ＦＲ１〜ＦＲ３からなる。なお図中の直角状の矢印は、第１〜第３機能素子領域ＦＲ１〜ＦＲ３の電気信号のおおまかな流れの方向を示している。
【００６８】
第１機能素子領域ＦＲ１は、オーディオスイッチとしての機能を有する。オーディオスイッチは、複数ある入力信号群を、入力信号群より少ない出力信号群にどのように振り分けるかを決めるセレクタ（切換えスイッチ）回路である。入力信号および出力信号は、いずれもステレオ（可聴周波数帯）信号である。
【００６９】
第２機能素子領域ＦＲ２は、Ｉ２Ｃ（アイスクウェアシー）としての機能を有する。Ｉ２Ｃは、通信方式の１つで、マイコンなどから他のＩＣをコントロールする際に用いられる制御用の内部バスシステムである。
【００７０】
第３機能素子領域ＦＲ３は、ＰＬＬ(Phase Locked Loop)としての機能を有する。ＰＬＬは、入力信号や基準周波数と、出力信号との周波数を一致させる回路である。カウンタを組み込むことで、入力信号（基準周波数）を分周（1/ｎ）若しくは逓倍（ｎ倍）させて用いることもできる。（ｎは整数。）
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００７１】
図１５は、実施の形態３に対する比較例における半導体装置の半導体チップ近傍を示す部分拡大図である。
【００７２】
主に図１５を参照して、本実施の形態に対する比較例の半導体装置は、第１の半導体チップＣ１ｒ（図１４）の代わりに半導体チップＣ１Ｚを有する。半導体チップＣ１Ｚは、第１のパッドＰＪＳ（図１４）を有さず、代わりにより多くのパッドＰ１Ｅ、Ｐ１Ｗを有する。また本比較例の半導体装置は、第２の半導体チップＣ２ｒ（図１４）の代わりに第２の半導体チップＣ２Ｚを有する。第２の半導体チップＣ２Ｚは、第２の半導体チップＣ２ｒと異なり、第２〜第４のパッドＰＪＮ、ＰＪＥ、ＰＪＷおよび中継配線ＪＥ、ＪＷを有しない。
【００７３】
本比較例によれば、パッドＰ１Ｅ、Ｐ１Ｗがより多く設けられるために、半導体チップＣ１Ｚが第１の半導体チップＣ１ｒよりも大きくなっている。この結果、半導体装置を小型化することが困難となっている。
【００７４】
本実施の形態によれば、第２の半導体チップＣ２ｒは、第２および第３のリードＬＥＳ、ＬＷＳの各々と第１のパッドＰＪＳとを電気的に接続するための経路の一部をなす中継配線ＪＥ、ＪＷを有する。よって第１のパッドＰＪＳは、第２の半導体チップＣ２ｒの近傍に配置されていても、第２の半導体チップＣ２ｒに阻害されることなく、第２および第３のリードＬＥＳ、ＬＷＳの各々に接続される。よって第１の半導体チップＣ１ｒは、第２の半導体チップＣ２ｒの近傍の位置にもリードに電気的に接続された第１のパッドＰＪＳを有することができる。よって第１の半導体チップＣ１ｒがより小さくても、リードに電気的に接続されたパッドを必要数だけ設けることができる。よって半導体装置を小型化することができる。
【００７５】
また好ましくは、図１２に示すように、平面視において複数の中継配線ＪＥ１〜ＪＥ１２のうち第２の辺Ｓ２に最も近いものである中継配線ＪＥ１は、複数の第２のパッドＰＪＮの一つから第１の辺Ｓ１に沿って第３の辺Ｓ３に向かって延びる第１の部分Ｑ１と、複数の第３のパッドＰＪＥの一つをこの第１の部分Ｑ１と接続するために第３の辺Ｓ３に沿って延びる第２の部分Ｑ２とを含む。
【００７６】
上記のように第１の部分Ｑ１が第３の辺Ｓ３側に向かって延びていることで、第２の半導体チップＣ２ｒの第２の辺Ｓ２側の中央に広がる機能素子領域ＦＲを、中継配線領域ＪＲがなるべく侵食しないようにすることができる。これにより機能素子領域ＦＲを広く確保することができる。また上記のように第２の部分Ｑ２が第３の辺Ｓ３に沿って延びていることで、第２の半導体チップＣ２ｒの第２の辺Ｓ２に沿って、より多数の第３のパッドＰＪＥを設けることができる。
【００７７】
また好ましくは、図１２に示すように、機能素子領域ＦＲは平面視において、中継配線ＪＥ、ＪＷが設けられた中継配線領域ＪＲの外側の領域にのみ設けられている。これにより、機能素子領域ＦＲに設けられた機能素子が中継配線ＪＥ、ＪＷの電気信号の影響を受けることを抑制することができる。
【００７８】
（実施の形態４）
図１６は、本発明の実施の形態４における半導体装置の封止部内を模式的に示す平面レイアウト図である。
【００７９】
主に図１６を参照して、本実施の形態の半導体装置は、第１の半導体チップＣ１ｒの代わりに、第１の半導体チップＣ１ｒｖおよび第３の半導体チップＣ３を有する。さらに、第２の半導体チップＣ２ｒの代わりに、複数の第２の半導体チップＣ２ｗを有する。
【００８０】
なお、上記以外の構成については、上述した実施の形態３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００８１】
本実施の形態によっても、実施の形態３と同様の効果が得られる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８２】
本発明は、複数の半導体チップを有する半導体装置に特に有利に適用され得る。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す切欠斜視図である。
【図２】図１の概略平面図である。
【図３】図２の概略断面図である。
【図４】図２の概略断面図である。
【図５】図２の封止部内をより模式的に示す部分平面図である。
【図６】図５の第１および第２の半導体チップ近傍を示す部分拡大図である。
【図７】実施の形態１に対する比較例における半導体装置の第１および第２の半導体チップ近傍を示す部分拡大図である。
【図８】本発明の実施の形態２における半導体装置の封止部内を模式的に示す部分平面図である。
【図９】本発明の実施の形態３における半導体装置の構成を概略的に示す平面図である。
【図１０】図９の概略断面図である。
【図１１】図９の概略断面図である。
【図１２】本発明の実施の形態３における半導体装置に用いられる第２の半導体チップの構成を概略的に示す平面レイアウト図である。
【図１３】図９の封止部内を模式的に示す平面レイアウト図である。
【図１４】図１３の第１および第２の半導体チップ近傍を示す部分拡大図である。
【図１５】実施の形態３に対する比較例における半導体装置の第１および第２の半導体チップ近傍を示す部分拡大図である。
【図１６】本発明の実施の形態４における半導体装置の封止部内を模式的に示す平面レイアウト図である。
【符号の説明】
【００８４】
Ｂ１Ｅ，Ｂ１Ｎ，Ｂ１Ｗ  ワイヤ、Ｂ１Ｓ，ＢＪ  第１のワイヤ、Ｂ２Ｅ，ＢＪＥ  第２のワイヤ、Ｂ２Ｗ，ＢＪＷ  第３のワイヤ、Ｃ１，Ｃ１ｒ，Ｃ１ｒｖ，Ｃ１ｖ  第１の半導体チップ、Ｃ２，Ｃ２ｒ，Ｃ２ｖ，Ｃ２ｗ  第２の半導体チップ、ＦＲ  機能素子領域、ＩＬ  アイランド、ＪＥ，ＪＥ１〜ＪＥ１２，ＪＷ，ＪＷ１〜ＪＷ１２  中継配線、ＪＲ  中継配線領域、ＬＥＧ，ＬＷＧ  シールドリード、ＬＥＮ，ＬＮ，ＬＷＮ  リード、ＬＥＳ  第２のリード、ＬＳ  第１のリード、ＬＷＳ  第３のリード、Ｐ１Ｅ，Ｐ１Ｎ，Ｐ１Ｗ，Ｐ２Ｓ  パッド、Ｐ１Ｓ，ＰＪＳ  第１のパッド、Ｐ２Ｅ，ＰＪＮ  第２のパッド、Ｐ２Ｗ，ＰＪＥ  第３のパッド、ＰＪＷ  第４のパッド、ＲＳ  封止部、ＴＳＷ，ＴＳＥ，ＴＮＥ，ＴＮＷ  吊リード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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