(57)【要約】【課題】メタルゲート形成用等の金属原子が半導体基板、特にゲート絶縁膜に残存することによるゲートリーク電流の増大又はゲート電極の形成材料における仕事関数の変動を防止できるようにする。【解決手段】まず、Ｎ型電界効果トランジスタを形成するＮＦＥＴ形成領域５０ＮとＰ型電界効果トランジスタを形成するＰＦＥＴ形成領域５０Ｐとを有する半導体基板１の上に、ゲート絶縁膜３を形成する。続いて、ゲート絶縁膜３の上に、第１のポリシリコン膜４を形成し、形成した第１のポリシリコン膜４におけるＰＦＥＴ形成領域に含まれる部分を除去することにより、ＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３を露出する。その後、ＰＦＥＴ形成領域５０Ｐにおけるゲート絶縁膜３の上に窒化チタン膜６を形成する。【選択図】図１
2010010223.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のトランジスタを形成する第１の領域と第２導電型のトランジスタを形成する第２の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第１の工程と、
前記ゲート絶縁膜の上に、シリコンからなる第１の導電膜を形成する第２の工程と、
前記第１の導電膜における前記第２の領域に含まれる部分を除去することにより、前記第２の領域から前記ゲート絶縁膜を露出する第３の工程と、
前記第３の工程よりも後に、前記第２の領域における前記ゲート絶縁膜の上に第１のメタル膜を形成する第４の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記第４の工程よりも後に、前記第１の領域上において少なくとも前記第１の導電膜をパターニングすることにより前記第１の導電膜から第１のゲート電極を形成する第５の工程と、
前記第４の工程よりも後に、前記第２の領域上において少なくとも前記第１のメタル膜をパターニングすることにより前記第１のメタル膜から第２のゲート電極を形成する第６の工程とをさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第４の工程と前記第５の工程との間に、前記第１の導電膜及び第１のメタル膜の上にシリコンからなる第２の導電膜を形成する第７の工程をさらに備えていることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第３の工程と前記第４の工程との間に、
前記第２の領域における露出した前記ゲート絶縁膜の上に、前記ゲート絶縁膜の仕事関数の値を調整する絶縁膜を形成する第８の工程をさらに備えていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第３の工程と前記第４の工程との間に、
前記第２の領域における前記ゲート絶縁膜の上に、前記ゲート絶縁膜の仕事関数の値を調整する第２のメタル膜を形成する第８の工程をさらに備えていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第８の工程よりも後に、
前記半導体基板を熱処理することにより、前記第２のメタル膜を構成する原子を前記ゲート絶縁膜に拡散させることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第４の工程よりも後に、前記第１の領域から前記第１の導電膜を選択的に除去することにより、前記第１の領域から前記ゲート絶縁膜を露出する第５の工程と、
前記第５の工程よりも後に、前記第１の領域における前記ゲート絶縁膜の上に第３のメタル膜を形成する第６の工程とをさらに備えていることを特徴とする請求項１及び４〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第５の工程と前記第６の工程との間に、
前記第１の領域における前記ゲート絶縁膜の上に、前記ゲート絶縁膜の仕事関数の値を調整する第４のメタル膜を形成する第７の工程をさらに備えていることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第７の工程よりも後に、
前記半導体基板を熱処理することにより、前記第４のメタル膜を構成する原子を前記ゲート絶縁膜に拡散させることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
第１導電型のトランジスタを形成する第１の領域と第２導電型のトランジスタを形成する第２の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第１の工程と、
前記ゲート絶縁膜の上に、シリコンからなる第１の導電膜を形成する第２の工程と、
前記第１の導電膜における前記第１の領域に含まれる部分を除去することにより、前記第１の領域から前記ゲート絶縁膜を露出する第３の工程と、
前記第３の工程よりも後に、前記第１の領域における前記ゲート絶縁膜の上に絶縁膜及びシリコンからなる第２の導電膜を形成する第４の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
前記第４の工程よりも後に、前記第１の領域上において少なくとも前記第２の導電膜をパターニングすることにより前記第２の導電膜から第１のゲート電極を形成すると共に、前記第２の領域上において少なくとも前記第１の導電膜をパターニングすることにより前記第１の導電膜から第２のゲート電極を形成する第５の工程と、
前記第１のゲート電極及び第２のゲート電極をメタルによりフルシリサイド化する第６の工程とをさらに備えていることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
第１導電型のトランジスタを形成する第１の領域と第２導電型のトランジスタを形成する第２の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第１の工程と、
前記ゲート絶縁膜の上に、シリコンからなる第１の導電膜を形成する第２の工程と、
前記第１の導電膜における前記第１の領域に含まれる部分を除去することにより、前記第１の領域から前記ゲート絶縁膜を露出する第３の工程と、
前記第３の工程よりも後に、前記第１の領域における前記ゲート絶縁膜の上に第１のメタル膜及びシリコンからなる第２の導電膜を形成する第４の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
前記第４の工程よりも後に、前記第１の領域上において少なくとも前記第２の導電膜をパターニングすることにより前記第２の導電膜から第１のゲート電極を形成すると共に、前記第２の領域上において少なくとも前記第１の導電膜をパターニングすることにより前記第１の導電膜から第２のゲート電極を形成する第５の工程と、
前記第１のゲート電極及び第２のゲート電極を第２のメタルによりフルシリサイド化する第６の工程とをさらに備えていることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたシリコンからなる第１の導電膜、該第１の導電膜の上に形成されたメタルシリサイド膜及び該メタルシリサイド膜の上に形成されたシリコンからなる第２の導電膜から構成されたゲート電極とを備えていることを特徴とする半導体装置。
【請求項１５】
半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成された第１のメタルシリサイド膜、該第１のメタルシリサイドの上に形成された第２のメタルシリサイド膜及び該第２のメタルシリサイド膜の上に形成された第３のメタルシリサイド膜から構成されたゲート電極とを備えていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
メタルゲートを用いた従来のトランジスタ形成プロセスを図１３（ａ）〜図１３（ｆ）に示す（例えば、特許文献１を参照。)。
【０００３】
まず、図１３（ａ）に示すように、シリコンからなる半導体基板１０１の上部に、シャロウトレンチ分離（ＳＴＩ）等からなる素子分離膜１０２を選択的に形成して、半導体基板１０１をＮＦＥＴ(N-type field effect transistor:Ｎ型電界効果トランジスタ）形成領域５０Ｎと、ＰＦＥＴ(P-type field effect transistor:Ｐ型電界効果トランジスタ）形成領域５０Ｐとに区画する。その後、半導体基板１０１上の全面にゲート絶縁膜１０３を形成する。続いて、形成されたゲート絶縁膜１０３上の全面に、スパッタ法等の物理的気相堆積（phisical vapor deposition：ＰＶＤ）法により、仕事関数の値が大きく、ＰＦＥＴのメタルゲートに適した窒化チタン（ＴｉＮ）膜１０４を堆積する。
【０００４】
次に、図１３（ｂ）に示すように、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆うレジストマスク１０５を形成する。続いて、形成したレジストマスク１０５を用いて、ウェットエッチングにより、ＮＦＥＴ形成領域５０Ｎに含まれるＴｉＮ膜１０４を除去する。その後、レジストマスク１０５を除去して、図１３（ｃ）に示すように、ＮＦＥＴ形成領域５０Ｎからゲート絶縁膜１０３を露出する。
【０００５】
次に、図１３（ｄ）に示すように、半導体基板１０１の全面に、ずなわちＮＦＥＴ形成領域５０Ｎにおいては露出したゲート絶縁膜１０３の上に、また、ＰＦＥＴ形成領域５０ＰにおいてはＴｉＮ膜１０４の上に、ポリシリコン膜１０６を全面的に堆積する。
【０００６】
次に、図１３（ｅ）に示すように、リソグラフィ法及びドライエッチング法により、ＮＦＥＴ形成領域５０Ｎにおいては、ポリシリコンからなる第１のゲート電極１０６Ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜１０４及びポリシリコン１０６Ｂからなるメタルゲートである第２のゲート電極１０７を形成する。
【０００７】
なお、特許文献１においては、ポリシリコン膜１０６の上に、さらに金属膜及びキャップ絶縁膜を堆積した、いわゆるポリメタル構造を持つゲート電極を形成している。ここで、ゲート構造として、ＮＦＥＴ及びＰＦＥＴには互いに異なる金属材料を用いたメタルゲートとすることも可能であるが、本文献においては、ＮＦＥＴと比較して格段に特性が悪化するＰＦＥＴのみをメタルゲートとすることにより、必要最低限のプロセス変更を行っている。
【０００８】
ここで、ＰＦＥＴがポリシリコン膜と比誘電率が高いいわゆるhigh-k膜とからなるゲート構造によってその動作特性が悪化する理由は、high-k膜にポリシリコンからなるゲート電極を組み合わせると、公知のようにフェルミレベルピニングが発生し、ＰＦＥＴにおける閾値電圧が高いままとなって低下しないからである。ところが、high-k膜にメタルゲートを組み合わせると、フェルミレベルピニングは発生せず、閾値電圧は金属材料が持つ仕事関数の値に従って低下する。
【０００９】
ＴｉＮ膜は仕事関数の値がシリコンにおけるバンドギャップの中間値程度（ミッドギャップ：mid gap）と同程度か又はミッドギャップよりも大きく、すなわち価電子帯に近いため、ＰＦＥＴ用の金属に適した材料であることが知られている。
【特許文献１】特開２００７−８８１２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記従来のＰＦＥＴ用のメタルゲート構造を持つ半導体装置の製造方法は、ゲート絶縁膜１０３の上に堆積した最初のメタル膜、上記の例では、図１３（ｃ）に示すように、ＴｉＮ膜１０４がＮＦＥＴ形成領域５０Ｎから完全には除去できないという問題がある。
【００１１】
具体的には、図１３（ａ）において、ＴｉＮ膜１０４をゲート絶縁膜１０３の上に成膜する際に、ＴｉＮ膜１０４の金属原子（Ｔｉ原子）がゲート絶縁膜１０３の構成材料とミキシングを起こし、Ｔｉ原子がゲート絶縁膜１０３中に取り込まれてしまうことが原因である。Ｔｉ原子がゲート絶縁膜１０３に一度取り込まれると、図１３（ｃ）に示すように、ＴｉＮ膜１０３を剥離してもＴｉ原子１０４ａを完全に除去することができない。ＴｉＮ膜１０４は、化学的気相堆積（chemical vapor deposition：ＣＶＤ）法の場合は比較的に高い成膜温度（４００℃程度）により、また、ＰＶＤ法の場合は、数ｅＶの高エネルギースパッタ種により、それぞれゲート絶縁膜１０３の上に堆積されるため、Ｔｉ原子１０４ａのゲート絶縁膜１０３へのミキシングは十分に発生し得る。図１３（ｆ）に示すように、ＮＦＥＴ形成領域５０Ｎにおいて、ミキシングによりゲート絶縁膜１０３に取り込まれたＴｉ原子１０４ａは、図１４に示すように、ゲートリーク電流が増大するという悪影響を与える。
【００１２】
図１４には、参考例としてポリシリコンのみからなるゲート電極を有するトランジスタのゲートリーク電流と、ＴｉＮからなるメタル膜の堆積、メタル膜の剥離及び洗浄、並びにポリシリコン膜の堆積を行った従来例に係る評価用トランジスタのゲートリーク電流を示す。図１４から分かるように、参考例のトランジスタと比べて、評価用トランジスタの方が２．５桁もリーク電流が上昇している。メタル膜を堆積後に剥離したウェハのＴｉの残留量を評価したところ、１．０×１０１３／ｃｍ２程度であった。このＴｉの残留により、従来例に係る評価用のトランジスタにおいては、ゲートリーク電流が増大すると考えられる。
【００１３】
ゲートリーク電流の特性を改善するには、金属原子のさらなる除去が必要であるが、前述したように、金属原子はゲート絶縁膜中に成膜時の段階で既に取り込まれているため、ウェットエッチングの処理時間を単純に増やすしても、この金属原子を完全に除去することはできない。
【００１４】
本発明は、前記従来の問題を解決し、メタルゲート形成用等の金属原子が半導体基板、特にゲート絶縁膜に残存することによるゲートリーク電流の増大又はゲート電極の形成材料における仕事関数の変動を防止できるようにすることを目的とする。
【課題を解決するための手段】
【００１５】
前記の目的を達成するため、本発明は、半導体装置の製造方法を、ゲート絶縁膜の上に堆積したメタル膜又はメタルを含む膜を剥離することなくメタルゲート電極を形成する構成とする。
【００１６】
具体的に、本発明に係る第１の半導体装置の製造方法は、第１導電型のトランジスタを形成する第１の領域と第２導電型のトランジスタを形成する第２の領域とを有する半導体基板の上にゲート絶縁膜を形成する第１の工程と、ゲート絶縁膜の上にシリコンからなる第１の導電膜を形成する第２の工程と、第１の導電膜における第２の領域に含まれる部分を除去することにより、第２の領域からゲート絶縁膜を露出する第３の工程と、第３の工程よりも後に、第２の領域におけるゲート絶縁膜の上に第１のメタル膜を形成する第４の工程とを備えていることを特徴とする。
【００１７】
第１の半導体装置の製造方法によると、ゲート絶縁膜の上にシリコンからなる第１の導電膜を形成し、その後、第１の導電膜における第２の領域に含まれる部分を除去することにより、第２の領域からゲート絶縁膜を露出する。続いて、ゲート絶縁膜の上に第１のメタル膜を形成する。従って、本発明においては、ゲート絶縁膜上に堆積した第１のメタル膜を除去することなく、第１の領域にシリコンゲートを形成でき、且つ第２の領域にメタルゲートを形成することができる。すなわち、従来は除去が必要となる第１の領域には第１のメタル膜の代わりにシリコンからなる第１の導電膜を用いるため、ゲート絶縁膜に金属原子が残留することがない。これにより、メタルゲート形成用の金属原子がゲート絶縁膜に残存することによるゲートリーク電流の増大を防ぐことができる。
【００１８】
第１の半導体装置の製造方法は、第４の工程よりも後に、第１の領域上において少なくとも第１の導電膜をパターニングすることにより第１の導電膜から第１のゲート電極を形成する第５の工程と、第４の工程よりも後に、第２の領域上において少なくとも第１のメタル膜をパターニングすることにより第１のメタル膜から第２のゲート電極を形成する第６の工程とをさらに備えていることが好ましい。
【００１９】
また、第１の半導体装置の製造方法は、第４の工程と第５の工程との間に、第１の導電膜及び第１のメタル膜の上にシリコンからなる第２の導電膜を形成する第７の工程をさらに備えていることが好ましい。
【００２０】
また、第１の半導体装置の製造方法は、第３の工程と第４の工程との間に、第２の領域における露出したゲート絶縁膜の上に、ゲート絶縁膜の仕事関数の値を調整する絶縁膜を形成する第８の工程をさらに備えていることが好ましい。
【００２１】
また、第１の半導体装置の製造方法は、第３の工程と第４の工程との間に、第２の領域におけるゲート絶縁膜の上に、ゲート絶縁膜の仕事関数の値を調整する第２のメタル膜を形成する第８の工程をさらに備えていることが好ましい。
【００２２】
この場合に、第８の工程よりも後に、半導体基板を熱処理することにより、第２のメタル膜を構成する原子をゲート絶縁膜に拡散させることが好ましい。
【００２３】
また、第１の半導体装置の製造方法は、第４の工程よりも後に、第１の領域から第１の導電膜を選択的に除去することにより、第１の領域からゲート絶縁膜を露出する第５の工程と、第５の工程よりも後に、第１の領域におけるゲート絶縁膜の上に第３のメタル膜を形成する第６の工程とをさらに備えていることが好ましい。
【００２４】
このようにすると、第１の領域のゲート構造をもメタル構造とすることができる。
【００２５】
この場合に、半導体装置の製造方法は、第５の工程と第６の工程との間に、第１の領域におけるゲート絶縁膜の上に、ゲート絶縁膜の仕事関数の値を調整する第４のメタル膜を形成する第７の工程をさらに備えていることが好ましい。
【００２６】
さらにこの場合に、半導体装置の製造方法は、第７の工程よりも後に、半導体基板を熱処理することにより、第４のメタル膜を構成する原子をゲート絶縁膜に拡散させることが好ましい。
【００２７】
本発明に係る第２の半導体装置製造方法は、第１導電型のトランジスタを形成する第１の領域と第２導電型のトランジスタを形成する第２の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第１の工程と、ゲート絶縁膜の上に、シリコンからなる第１の導電膜を形成する第２の工程と、第１の導電膜における第１の領域に含まれる部分を除去することにより、第１の領域からゲート絶縁膜を露出する第３の工程と、第３の工程よりも後に、第１の領域におけるゲート絶縁膜の上に絶縁膜及びシリコンからなる第２の導電膜を形成する第４の工程とを備えていることを特徴とする。
【００２８】
第２の半導体装置の製造方法によると、シリコン膜の堆積及び除去を行いながら、第１の領域におけるゲート絶縁膜の上に形成する絶縁膜により、第１の領域のゲート絶縁膜の仕事関数の値を調整することができる。
【００２９】
第２の半導体装置の製造方法は、第４の工程よりも後に、第１の領域上において少なくとも第２の導電膜をパターニングすることにより第２の導電膜から第１のゲート電極を形成すると共に、第２の領域上において少なくとも第１の導電膜をパターニングすることにより第１の導電膜から第２のゲート電極を形成する第５の工程と、第１のゲート電極及び第２のゲート電極をメタルによりフルシリサイド化する第６の工程とをさらに備えていることが好ましい。
【００３０】
本発明に係る第３の半導体装置の製造方法は、第１導電型のトランジスタを形成する第１の領域と第２導電型のトランジスタを形成する第２の領域とを有する半導体基板の上に、ゲート絶縁膜を形成する第１の工程と、ゲート絶縁膜の上に、シリコンからなる第１の導電膜を形成する第２の工程と、第１の導電膜における第１の領域に含まれる部分を除去することにより、第１の領域からゲート絶縁膜を露出する第３の工程と、第３の工程よりも後に、第１の領域におけるゲート絶縁膜の上に第１のメタル膜及びシリコンからなる第２の導電膜を形成する第４の工程とを備えていることを特徴とする。
【００３１】
第３の半導体装置の製造方法によると、シリコン膜の堆積及び除去を行いながら、第１の領域におけるゲート絶縁膜の上に形成する第１のメタル膜により、第１の領域のゲート絶縁膜の仕事関数の値を調整することができる。
【００３２】
第３の半導体装置の製造方法は、第４の工程よりも後に、第１の領域上において少なくとも第２の導電膜をパターニングすることにより第２の導電膜から第１のゲート電極を形成すると共に、第２の領域上において少なくとも第１の導電膜をパターニングすることにより第１の導電膜から第２のゲート電極を形成する第５の工程と、第１のゲート電極及び第２のゲート電極を第２のメタルによりフルシリサイド化する第６の工程とをさらに備えていることが好ましい。
【００３３】
本発明に係る第１の半導体装置は、半導体基板の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたシリコンからなる第１の導電膜、該第１の導電膜の上に形成されたメタルシリサイド膜及び該メタルシリサイド膜の上に形成されたシリコンからなる第２の導電膜から構成されたゲート電極とを備えていることを特徴とする。
【００３４】
本発明に係る第２の半導体装置は、半導体基板の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成された第１のメタルシリサイド膜、該第１のメタルシリサイドの上に形成された第２のメタルシリサイド膜及び該第２のメタルシリサイド膜の上に形成された第３のメタルシリサイド膜から構成されたゲート電極とを備えていることを特徴とする。
【発明の効果】
【００３５】
本発明に係る半導体装置及び其の製造方法によると、メタルゲート形成用等の金属原子がゲート絶縁膜に残存することによるゲートリーク電流の増大を防止することができる。
【００３６】
また、本発明は、Ｎ型及びＰ型の各仕事関数調整用の金属（例えばＬａ、Ａｌ）又は金属酸化物（例えばＬａＯ、ＡｌＯ）に対しても同様に適用でき、この場合には、ゲート電極の形成用材料における仕事関数の変動を防止することができる。
【発明を実施するための最良の形態】
【００３７】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３８】
図１（ａ）〜図１（ｇ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００３９】
まず、図１（ａ）に示すように、シリコン（Ｓｉ）からなる半導体基板１の上部に、シャロウトレンチ分離（ＳＴＩ）等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ（N-type field effect transistor）形成領域５０ＮとＰＦＥＴ（P-type field effect transistor）形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるしきい値（Ｖｔ）制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるしきい値（Ｖｔ）制御用の不純物注入を行う。続いて、注入された不純物の活性化熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍの酸化ハフニウムシリコン（ＨｆＳｉＯ）膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）と酸化シリコン（ＳｉＯ２）との高誘電体を含む積層膜からなるゲート絶縁膜３を形成する。なお、高誘電体は、酸窒化ハフニウムシリコンに限られず、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸化ハフニウム（ＨｆＯ２）又はジルコニム（Ｚｒ）系酸化物等を用いることができる。また、ゲート絶縁膜３は、高誘電体材料を含まない酸化シリコン（ＳｉＯ２）又は酸窒化シリコン（ＳｉＯＮ）でも構わない。続いて、ゲート絶縁膜３の上に、厚さが１０ｎｍの導電性を持たせた第１のポリシリコン膜４を堆積する。
【００４０】
次に、図１（ｂ）に示すように、リソグラフィ法により、ＮＦＥＴ形成領域５０Ｎを覆い、ＰＦＥＴ形成領域５０Ｐに開口パターンを持つレジストマスク５を形成する。続いて、形成されたレジストマスク５を用いて、ウェットエッチングにより、ＰＦＥＴ形成領域５０Ｐに含まれる第１のポリシリコン膜４を除去する。その後、レジストマスク５を除去して、図１（ｃ）に示すように、ＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３を露出する。ここで、第１のポリシリコン膜４のウエットエッチングにはアンモニア（ＮＨ３）溶液を用いることができる。アンモニア溶液を用いたＨｆＳｉＯＮのシリコンに対するエッチング選択比はほぼ０であり、従って、アンモニア溶液により、ゲート絶縁膜３をエッチングすることなく、第１のポリシリコン膜４をエッチングすることができる。
【００４１】
次に、図１（ｄ）に示すように、第１のポリシリコン膜４の上及びＰＦＥＴ形成領域５０からゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが１０ｎｍの窒化チタン（ＴｉＮ）膜６を堆積する。ここで、ＴｉＮは実質的に金属とみなすことができ、ＣＶＤ法、ＰＶＤ法又は原子層堆積（atomic layer deposition：ＡＬＤ）法等の成膜方法により成膜できる。なお、ＴｉＮ膜６に代えて、ＴａＣＮＯ又はＴａＮ等の有効仕事関数が４．６ｅＶ以上の、ＰＦＥＴの動作特性の向上に有効な金属を含む材料を用いることができる。
【００４２】
次に、図１（ｅ）に示すように、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＮＦＥＴ形成領域５０Ｎの第１のポリシリコン膜４の上に残存するＴｉＮ膜６をエッチングにより選択的に除去する。
【００４３】
次に、図１（ｆ）に示すように、レジストマスクを除去した後、第１のポリシリコン膜４の上及びＴｉＮ膜６の上に形成された自然酸化膜を除去し、その後、ＣＶＤ法により、第１のポリシリコン膜４及びＴｉＮ膜６の上に全面にわたって、厚さが１００ｎｍの導電性を持たせた第２のポリシリコン膜７を堆積する。
【００４４】
次に、図１（ｇ）に示すように、リソグラフィ法及びドライエッチング法により、ＮＦＥＴ形成領域５０Ｎにおいては、第１のポリシリコン膜４及び第２のポリシリコン膜７からなる第１のゲート電極８Ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜６及び第２のポリシリコン膜７からなるメタルゲートとなる第２のゲート電極８Ｂを形成する。
【００４５】
ここで、ＮＦＥＴ形成領域５０Ｎにおいては、第１のゲート電極８Ａは２層のポリシリコンからなる積層膜により形成されるが、ゲート電極のパターニング工程においては、エッチング残り等の不具合は見られず、良好なゲート形状を得ることができる。
【００４６】
この後、図示はしていないが、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐに対して、それぞれ、各ゲート電極８Ａ、８Ｂをマスクとしたエクステンション注入によるＮ型ＬＤＤ（lightly doped drain）拡散層及びＰ型ＬＤＤ拡散層の形成工程と、各ゲート電極８Ａ、８Ｂにサイドウォールを形成した後のＮ型ソース／ドレイン拡散層及びＰ型ソース／ドレイン拡散層の形成工程と、注入された不純物イオンを活性化する熱処理工程と、ニッケル（Ｎｉ）による各ゲート電極８Ａ、８Ｂ及び各ソース／ドレイン拡散層のシリサイド化工程とを経てＮＦＥＴ及びＰＦＥＴを形成する。
【００４７】
第１の実施形態によると、図１（ｃ）〜図１（ｅ）に示すように、ＰＦＥＴ形成領域５０Ｐに形成されるメタルゲートであって、第２のゲート電極８Ｂを構成するＴｉＮ膜６は、ゲート絶縁膜３の上に堆積された部分が除去されることがない。すなわち、ＮＦＥＴ形成領域５０Ｎにおいて、ゲート絶縁膜３の上にＴｉＮ膜６を直接に堆積することなく、ＰＦＥＴ形成領域５０Ｐにメタルゲートを形成することができる。
【００４８】
このように、除去が必要となるＮＦＥＴ形成領域５０Ｎには、ＴｉＮ膜６の代わりに第１のポリシリコン膜４を用いるため、ゲート絶縁膜３にＴｉ原子が残留することがない。従って、ＮＦＥＴ形成領域５０Ｎにおいて、メタルゲート形成用のＴｉ原子がゲート絶縁膜３に残存することがなくなるので、ゲートリーク電流の増大を防ぐことができる。
【００４９】
なお、本実施形態においては、ＮＦＥＴ形成領域５０Ｎにおける形成シーケンスが、従来のメタル膜の堆積、その除去及びポリシリコン膜の堆積に代えて、ポリシリコン膜４、７の堆積のみとなるため、本願発明の課題が解決できる。一方、ＰＦＥＴ形成領域５０Ｐにおいては、第１のポリシリコン膜４の堆積、その除去及びＴｉＮ膜６の堆積工程が実行される。このＰＦＥＴ形成領域５０Ｐにおける第１のポリシリコン膜４の除去による不具合が発生しないことは確認済みである。
【００５０】
図２にその確認結果を示す。図２は、比較例であってＴｉＮ膜のみを堆積して除去しないＰＦＥＴにおけるゲートリーク電流と、第１のポリシリコン膜４の堆積、その除去及びＴｉＮ膜６を堆積する本実施形態（本発明）に係るＰＦＥＴにおけるゲートリーク電流とを比較して表している。図２においては、比較例の電流値を１としてその比の値を示しており、本発明においては比較例のゲートリーク電流の３倍程度にしかなっていない。図１４に示したように、従来例であるメタル膜を堆積してそれを除去する場合は１７００倍に増大しており、第１のポリシリコン膜４を堆積しその後それを除去することの影響は、ＴｉＮ膜６を堆積しその後それを除去する従来例の場合の影響と比べて非常に小さいことが分かる。
【００５１】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５２】
図３（ａ）〜図３（ｇ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００５３】
まず、図３（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるＶｔ制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍのＨｆＳｉＯ膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、ＨｆＳｉＯＮとＳｉＯ２との積層膜からなるゲート絶縁膜３を形成する。なお、ゲート絶縁膜３は、高誘電体材料を含まないＳｉＯ２又はＳｉＯＮでもよい。続いて、ゲート絶縁膜３の上に、厚さが１０ｎｍの導電性を持たせた第１のポリシリコン膜４を堆積する。
【００５４】
次に、図３（ｂ）に示すように、リソグラフィ法により、ＮＦＥＴ形成領域５０Ｎを覆い、ＰＦＥＴ形成領域５０Ｐに開口パターンを持つレジストマスク５を形成する。続いて、形成したレジストマスク５を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、ＰＦＥＴ形成領域５０Ｐに含まれる第１のポリシリコン膜４を除去する。その後、レジストマスク５を除去して、図３（ｃ）に示すように、ＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３を露出する。
【００５５】
次に、図３（ｄ）に示すように、ＣＶＤ法又はＰＶＤ法により、第１のポリシリコン膜４の上及びＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが１．０ｎｍの酸化アルミニウム（ＡｌＯ）膜９を堆積する。ここで、ＨｆＳｉＯＮからなるゲート絶縁膜３の上に形成されたＡｌＯ膜９はＨｆＳｉＯＮの仕事関数の値を大きくすることから、ＰＦＥＴの動作特性の向上に有効であることが知られている。続いて、ＣＶＤ法、ＰＶＤ法又はＡＬＤ法により、ＡｌＯ膜９の上に、厚さが１０ｎｍのＴｉＮ膜６を堆積する。なお、ここでも、ＴｉＮに代えて、ＴａＣＮＯ又はＴａＮ等を用いることができる。
【００５６】
次に、図３（ｅ）に示すように、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＮＦＥＴ形成領域５０Ｎの第１のポリシリコン膜４の上に残存するＴｉＮ膜６及びＡｌＯ膜９をエッチングにより選択的に除去する。
【００５７】
次に、図３（ｆ）に示すように、第１のポリシリコン膜４の上及びＴｉＮ膜６の上に形成された自然酸化膜を除去し、その後、ＣＶＤ法により、第１のポリシリコン膜４及びＴｉＮ膜６の上に全面にわたって、厚さが１００ｎｍの導電性を持たせた第２のポリシリコン膜７を堆積する。
【００５８】
次に、図３（ｇ）に示すように、リソグラフィ法及びドライエッチング法により、ＮＦＥＴ形成領域５０Ｎにおいては、第１のポリシリコン膜４及び第２のポリシリコン膜７からなる第１のゲート電極８Ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜６及び第２のポリシリコン膜７からなるメタルゲートとなる第２のゲート電極８Ｂを形成する。なお、第２の実施形態においては、ＰＦＥＴ形成領域５０Ｐにおけるゲート絶縁膜３Ｂは、実質的にはゲート絶縁膜３とその上に形成されたＡｌＯ膜９とから構成される。
【００５９】
ここで、ＮＦＥＴ形成領域５０Ｎにおいては、第１のゲート電極８Ａは２層のポリシリコンからなる積層膜により形成されるが、ゲート電極のパターニング工程においては、エッチング残り等の不具合は見られず、良好なゲート形状を得ることができる。
【００６０】
この後は、第１の実施形態と同様に、ＬＤＤ拡散層及びソース／ドレイン拡散層等を形成する。
【００６１】
第２の実施形態によると、図３（ｄ）及び図３（ｅ）に示すように、ＰＦＥＴに用いるゲート絶縁膜３Ｂを構成するＡｌＯ膜９は、ＮＦＥＴ形成領域５０Ｎにおいては、ゲート絶縁膜３の上に直接に堆積されることがない。従って、ＰＦＥＴに用いるゲート絶縁膜３Ｂ形成用のＡｌ原子が、ＮＦＥＴ形成領域５０Ｎのゲート絶縁膜３に残存することがなくなるので、第１のゲート電極８Ａを構成する第１のポリシリコン膜４における仕事関数の変動を防ぐことができる。
【００６２】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００６３】
図４（ａ）〜図４（ｇ）は本発明の第３の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００６４】
まず、図４（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるＶｔ制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍのＨｆＳｉＯ膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、ＨｆＳｉＯＮとＳｉＯ２との積層膜からなるゲート絶縁膜３を形成する。なお、ゲート絶縁膜３は、高誘電体材料を含まないＳｉＯ２又はＳｉＯＮでもよい。続いて、ゲート絶縁膜３の上に、厚さが１０ｎｍの導電性を持たせた第１のポリシリコン膜４を堆積する。
【００６５】
次に、図４（ｂ）に示すように、リソグラフィ法により、ＮＦＥＴ形成領域５０Ｎを覆い、ＰＦＥＴ形成領域５０Ｐに開口パターンを持つレジストマスク５を形成する。続いて、形成したレジストマスク５を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、ＰＦＥＴ形成領域５０Ｐに含まれる第１のポリシリコン膜４を除去する。その後、レジストマスク５を除去して、図４（ｃ）に示すように、ＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３を露出する。
【００６６】
次に、図４（ｄ）に示すように、ＰＶＤ法により、第１のポリシリコン膜４の上及びＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが０．５ｎｍのアルミニウム（Ａｌ）膜１０を堆積する。続いて、ＣＶＤ法、ＰＶＤ法又はＡＬＤ法により、Ａｌ膜１０の上に、厚さが１０ｎｍのＴｉＮ膜６を堆積する。なお、ここでも、ＴｉＮに代えて、ＴａＣＮＯ又はＴａＮ等を用いることができる。
【００６７】
次に、図４（ｅ）に示すように、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＮＦＥＴ形成領域５０Ｎの第１のポリシリコン膜４の上に残存するＴｉＮ膜６及びＡｌ膜１０をエッチングにより選択的に除去する。なお、第１のポリシリコン膜４の上に残存するＡｌ膜１０は金属からなるため、必ずしも除去しなくてもよい。
【００６８】
次に、図４（ｆ）に示すように、第１のポリシリコン膜４の上及びＴｉＮ膜６の上に形成された自然酸化膜を除去し、その後、ＣＶＤ法により、第１のポリシリコン膜４及びＴｉＮ膜６の上に全面にわたって、厚さが１００ｎｍの導電性を持たせた第２のポリシリコン膜７を堆積する。
【００６９】
次に、図４（ｇ）に示すように、第２のポリシリコン膜７を堆積した半導体基板１に９００℃の温度で３０分間の熱処理を加える。これにより、ＰＦＥＴ形成領域５０Ｐにおいては、ゲート絶縁膜３にＡｌ膜１０中のＡｌ原子を拡散させて、Ａｌ混入ゲート絶縁膜３Ｃを形成する。Ａｌ原子が混入したＨｆＳｉＯＮは、第２の実施形態におけるＰＦＥＴ形成領域５０ＰのＡｌＯ膜とＨｆＳｉＯＮ膜との積層構造と同様に、ＨｆＳｉＯＮの仕事関数の値を上昇させるため、ＰＦＥＴの動作特性の向上に有効である。
【００７０】
次に、図４（ｈ）に示すように、リソグラフィ法及びドライエッチング法により、ＮＦＥＴ形成領域５０Ｎにおいては、第１のポリシリコン膜４及び第２のポリシリコン膜７からなる第１のゲート電極８Ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜６及び第２のポリシリコン膜７からなるメタルゲートとなる第２のゲート電極８Ｂを形成する。
【００７１】
ここで、ＮＦＥＴ形成領域５０Ｎにおいては、第１のゲート電極８Ａは２層のポリシリコンからなる積層膜により形成されるが、ゲート電極のパターニング工程においては、エッチング残り等の不具合は見られず、良好なゲート形状を得ることができる。
【００７２】
この後は、第１の実施形態と同様に、ＬＤＤ拡散層及びソース／ドレイン拡散層等を形成する。
【００７３】
第３の実施形態によると、図４（ｄ）及び図４（ｅ）に示すように、ＰＦＥＴに用いるＡｌ混入ゲート絶縁膜３Ｃを形成するためのＡｌ膜１０は、ゲート絶縁膜３の上に堆積された部分が除去されることがない。すなわち、ＮＦＥＴ形成領域５０Ｎにおいて、ゲート絶縁膜３の上にＡｌ膜１０を直接に堆積することなく、ＰＦＥＴ形成領域５０Ｐにおけるゲート絶縁膜３にＡｌ原子を混入（拡散）することができる。
【００７４】
このように、ＮＦＥＴ形成領域５０Ｎにおいて、Ａｌ混入ゲート絶縁膜３Ｃの形成用のＡｌ原子がゲート絶縁膜３に残存することがなくなるので、第１のゲート電極８Ａを構成する第１のポリシリコン膜４における仕事関数の変動を防ぐことができる。
【００７５】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【００７６】
図５（ａ）〜図５（ｇ）、図６（ａ）及び図６（ｂ）は本発明の第４の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００７７】
第４の実施形態においては、ＮＦＥＴ及びＰＦＥＴのゲート電極をいずれもメタルゲートにより形成する構成とする。
【００７８】
まず、図５（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるＶｔ制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍのＨｆＳｉＯ膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、ＨｆＳｉＯＮとＳｉＯ２との積層膜からなるゲート絶縁膜３を形成する。なお、ゲート絶縁膜３は、高誘電体材料を含まないＳｉＯ２又はＳｉＯＮでもよい。続いて、ゲート絶縁膜３の上に、厚さが１０ｎｍの導電性を持たせた第１のポリシリコン膜４を堆積する。
【００７９】
次に、図５（ｂ）に示すように、リソグラフィ法により、ＮＦＥＴ形成領域５０Ｎを覆い、ＰＦＥＴ形成領域５０Ｐに開口パターンを持つレジストマスク５を形成する。続いて、形成したレジストマスク５を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、ＰＦＥＴ形成領域５０Ｐに含まれる第１のポリシリコン膜４を除去する。その後、レジストマスク５を除去して、図５（ｃ）に示すように、ＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３を露出する。
【００８０】
次に、図５（ｄ）に示すように、ＣＶＤ法、ＰＶＤ法又はＡＬＤ法により、第１のポリシリコン膜４の上及びＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが１０ｎｍのＴｉＮ膜６を堆積する。なお、ここでも、ＴｉＮに代えて、ＴａＣＮＯ又はＴａＮ等を用いることができる。
【００８１】
次に、図５（ｅ）に示すように、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＮＦＥＴ形成領域５０Ｎの第１のポリシリコン膜４の上に残存するＴｉＮ膜６をエッチングにより選択的に除去する。
【００８２】
次に、図５（ｆ）に示すように、ＮＦＥＴ形成領域５０Ｎの第１のポリシリコン膜４をウェットエッチングにより選択的に除去することにより、ＮＦＥＴ形成領域５０Ｎからゲート絶縁膜３を露出する。
【００８３】
次に、図５（ｇ）に示すように、ＣＶＤ法又はＰＶＤ法により、ＴｉＮ膜６の上及びＮＦＥＴ形成領域５０Ｎからゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが１０ｎｍの炭化タンタル（Ｔａ２Ｃ）膜１２を堆積する。なお、Ｔａ２Ｃに代えて、ＴａＣ等の有効仕事関数が４．６ｅＶ以下で、ＮＦＥＴの動作特性の向上に有効な金属を含む材料であってもよい。
【００８４】
次に、図６（ａ）に示すように、ＣＶＤ法により、Ｔａ２Ｃ膜１２の上に全面にわたって、厚さが１００ｎｍの導電性を持たせた第２のポリシリコン膜７を堆積する。
【００８５】
次に、図６（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、ＮＦＥＴ形成領域５０Ｎにおいては、Ｔａ２Ｃ膜１２及び第２のポリシリコン膜７からなるメタルゲートとなる第１のゲート電極８Ｃを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜６、Ｔａ２Ｃ膜１２及び第２のポリシリコン膜７からなるメタルゲートとなる第２のゲート電極８Ｄを形成する。
【００８６】
この後は、第１の実施形態と同様に、ＬＤＤ拡散層及びソース／ドレイン拡散層等を形成する。
【００８７】
第４の実施形態によると、図５（ｄ）〜図５（ｇ）に示すように、ＮＦＥＴ形成領域５０Ｎに形成されるメタルゲートであって、第１のゲート電極８Ｃを構成する、すなわち第１のゲート電極８Ｃに含まれるＴａ２Ｃ膜１２は、ゲート絶縁膜３の上に堆積された部分が除去されることがない。同様に、ＰＦＥＴ形成領域５０Ｐに形成されるメタルゲートであって、第２のゲート電極８Ｄを構成する、すなわち第２のゲート電極８Ｄに含まれるＴｉＮ膜６は、ゲート絶縁膜３の上に堆積された部分が除去されることがない。
【００８８】
すなわち、ＮＦＥＴ形成領域５０Ｎにおいて、ゲート絶縁膜３の上にＴｉＮ膜６を直接に堆積することなく、ＰＦＥＴ形成領域５０Ｐにメタルゲートを形成することができ、且つ、ＰＦＥＴ形成領域５０Ｐにおいて、ゲート絶縁膜３の上にＴａ２Ｃ膜１２を直接に堆積することなく、ＮＦＥＴ形成領域５０Ｎにメタルゲートを形成することができる。
【００８９】
従って、ＮＦＥＴ形成領域５０Ｎにおいては、第２のゲート電極８Ｄの形成用のＴｉ原子がゲート絶縁膜３に残存することがなく、また、ＰＦＥＴ形成領域５０Ｐにおいては、第１のゲート電極８Ｃの形成用のＴａ原子がゲート絶縁膜３に残存することがなくなるので、ゲートリーク電流の増大を防ぐことができる。
【００９０】
なお、第４の実施形態においては、最初にＰＦＥＴ形成領域５０ＰにＴｉＮ膜６を形成し、その後、ＮＦＥＴ形成領域５０ＮにＴａ２Ｃ膜１２を形成したが、最初にＮＦＥＴ形成領域５０ＮにＴａ２Ｃ膜１２を形成し、その後、ＰＦＥＴ形成領域５０ＰにＴｉＮ膜６を形成してもよい。
【００９１】
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【００９２】
図７（ａ）〜図７（ｈ）、図８（ａ）及び図８（ｂ）は本発明の第５の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【００９３】
第５の実施形態においては、ＮＦＥＴ及びＰＦＥＴのゲート電極をいずれもメタルゲートにより形成し、且つ、ＮＦＥＴ形成領域５０Ｎにおけるゲート絶縁膜３Ａの特性をＮＦＥＴの動作特性の向上に有効な構成とする。
【００９４】
まず、図７（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるＶｔ制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍのＨｆＳｉＯ膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、ＨｆＳｉＯＮとＳｉＯ２との積層膜からなるゲート絶縁膜３を形成する。なお、ゲート絶縁膜３は、高誘電体材料を含まないＳｉＯ２又はＳｉＯＮでもよい。続いて、ゲート絶縁膜３の上に、厚さが１０ｎｍの導電性を持たせた第１のポリシリコン膜４を堆積する。
【００９５】
次に、図７（ｂ）に示すように、リソグラフィ法により、ＮＦＥＴ形成領域５０Ｎを覆い、ＰＦＥＴ形成領域５０Ｐに開口パターンを持つレジストマスク５を形成する。続いて、形成したレジストマスク５を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、ＰＦＥＴ形成領域５０Ｐに含まれる第１のポリシリコン膜４を除去する。その後、レジストマスク５を除去して、図７（ｃ）に示すように、ＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３を露出する。
【００９６】
次に、図７（ｄ）に示すように、ＣＶＤ法、ＰＶＤ法又はＡＬＤ法により、第１のポリシリコン膜４の上及びＰＦＥＴ形成領域５０Ｐからゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが１０ｎｍのＴｉＮ膜６を堆積する。なお、ここでも、ＴｉＮに代えて、ＴａＣＮＯ又はＴａＮ等を用いることができる。
【００９７】
次に、図７（ｅ）に示すように、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＮＦＥＴ形成領域５０Ｎの第１のポリシリコン膜４の上に残存するＴｉＮ膜６をエッチングにより選択的に除去する。
【００９８】
次に、図７（ｆ）に示すように、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＮＦＥＴ形成領域５０Ｎの第１のポリシリコン膜４の上に残存するＴｉＮ膜６をエッチングにより選択的に除去する。
【００９９】
次に、図７（ｇ）に示すように、ＰＶＤ法により、ＴｉＮ膜６の上及びＮＦＥＴ形成領域５０Ｎからゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが０．５ｎｍのランタン（Ｌａ）膜１３を堆積する。続いて、ＣＶＤ法又はＰＶＤ法により、Ｌａ膜１３の上に、厚さが１０ｎｍの炭化タンタル（Ｔａ２Ｃ）膜１２を堆積する。
【０１００】
次に、図７（ｈ）に示すように、ＣＶＤ法により、Ｔａ２Ｃ膜１２の上に全面にわたって、厚さが１００ｎｍの導電性を持たせた第２のポリシリコン膜７を堆積する。
【０１０１】
次に、図８（ａ）に示すように、第２のポリシリコン膜７を堆積した半導体基板１に９００℃の温度で３０分間の熱処理を加える。これにより、ＮＦＥＴ形成領域５０Ｎにおいては、ゲート絶縁膜３にＬａ膜１３中のＬａ原子を拡散させて、Ｌａ混入ゲート絶縁膜３Ａを形成する。Ｌａ原子が混入したＨｆＳｉＯＮは、ＬａＯとＨｆＳｉＯＮとの積層構造と同様に、ＨｆＳｉＯＮの仕事関数の値を小さくするため、ＮＦＥＴの動作特性の向上に有効である。
【０１０２】
次に、図８（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、ＮＦＥＴ形成領域５０Ｎにおいては、Ｔａ２Ｃ膜１２及び第２のポリシリコン膜７からなるメタルゲートとなる第１のゲート電極８Ｃを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいては、ＴｉＮ膜６、Ｌａ膜１３、Ｔａ２Ｃ膜１２及び第２のポリシリコン膜７からなるメタルゲートとなる第２のゲート電極８Ｅを形成する。
【０１０３】
第５の実施形態によると、図７（ｇ）、図７（ｈ）及び図８（ａ）に示すように、ＮＦＥＴに用いるＬａ混入ゲート絶縁膜３Ａを形成するためのＬａ膜１３は、ゲート絶縁膜３の上に堆積された部分が除去されることがない。すなわち、ＰＦＥＴ形成領域５０Ｐにおいて、ゲート絶縁膜３の上にＬａ膜１３を直接に堆積することなく、ＮＦＥＴ形成領域５０Ｎにおけるゲート絶縁膜３にＬａ原子を混入（拡散）することができる。さらには、メタルゲートであって、第２のゲート電極８Ｅを構成するＴｉＮ膜６は、ゲート絶縁膜３の上に堆積された部分が除去されることがない。
【０１０４】
このように、ＰＦＥＴ形成領域５０Ｐにおいては、ＮＦＥＴに用いるＬａ混入ゲート絶縁膜３ＡのＬａ原子がゲート絶縁膜３に残存することがなくなるので、第２のゲート電極８Ｅにおける仕事関数の変動を防ぐことができる。
【０１０５】
また、ＮＦＥＴ形成領域５０Ｎにおいては、ＰＦＥＴに用いるゲート電極８ＥのＴｉ原子がＬａ混入ゲート絶縁膜３Ａに残存することがなくなるので、仕事関数の変動を防ぐことができる。
【０１０６】
（第６の実施形態）
以下、本発明の第６の実施形態について図面を参照しながら説明する。
【０１０７】
図９（ａ）〜図９（ｈ）、図１０（ａ）及び図１０（ｂ）は本発明の第６の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【０１０８】
第６の実施形態においては、ＮＦＥＴ及びＰＦＥＴのゲート電極をいずれもポリシリコンにより形成し、且つ、ＮＦＥＴ形成領域５０Ｎにおけるゲート絶縁膜３Ｄの特性をＮＦＥＴの動作特性の向上に有効な構成とする。
【０１０９】
まず、図９（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるＶｔ制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍのＨｆＳｉＯ膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、ＨｆＳｉＯＮとＳｉＯ２との積層膜からなるゲート絶縁膜３を形成する。なお、ゲート絶縁膜３は、高誘電体材料を含まないＳｉＯ２又はＳｉＯＮでもよい。続いて、ゲート絶縁膜３の上に、厚さが１０ｎｍの導電性を持たせた第１のポリシリコン膜４を堆積する。
【０１１０】
次に、図９（ｂ）に示すように、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆い、ＮＦＥＴ形成領域５０Ｎに開口パターンを持つレジストマスク５を形成する。続いて、形成したレジストマスク５を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、ＮＦＥＴ形成領域５０Ｎに含まれる第１のポリシリコン膜４を除去する。その後、レジストマスク５を除去して、図９（ｃ）に示すように、ＮＦＥＴ形成領域５０Ｎからゲート絶縁膜３を露出する。
【０１１１】
次に、図９（ｄ）に示すように、ＣＶＤ法又はＰＶＤ法により、第１のポリシリコン膜４の上及びＮＦＥＴ形成領域５０Ｎからゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが１．０ｎｍの酸化ランタン（ＬａＯ）膜１５を堆積する。ここで、ＨｆＳｉＯＮからなるゲート絶縁膜３の上に形成されたＬａＯ膜１５はＨｆＳｉＯＮの仕事関数の値を小さくすることから、ＮＦＥＴの動作特性の向上に有効である。続いて、ＣＶＤ法により、ＬａＯ膜１５の上に、厚さが１０ｎｍの第２のポリシリコン膜７を堆積する。
【０１１２】
次に、図９（ｅ）に示すように、リソグラフィ法により、ＮＦＥＴ形成領域５０Ｎを覆うレジストマスク（図示せず）を形成し、形成したレジストマスクを用いて、ＰＦＥＴ形成領域５０Ｐの第１のポリシリコン膜４の上に残存する第２のポリシリコン膜７及びＬａＯ膜１５をエッチングにより選択的に除去する。
【０１１３】
次に、図９（ｆ）に示すように、第１のポリシリコン膜４の上及び第２のポリシリコン膜７の上に形成された自然酸化膜を除去し、その後、ＣＶＤ法により、第１のポリシリコン膜４及び第２のポリシリコン膜７の上に全面にわたって、厚さが９０ｎｍの導電性を持たせた第３のポリシリコン膜１６を堆積する。
【０１１４】
次に、図９（ｇ）に示すように、リソグラフィ法及びドライエッチング法により、ＮＦＥＴ形成領域５０Ｎにおいては、第２のポリシリコン膜７及び第３のポリシリコン膜１６からなる第１のゲート電極８Ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいても、第１のポリシリコン膜４及び第３のポリシリコン膜１６からなる第２のゲート電極８Ａを形成する。なお、第６の実施形態においては、ＮＦＥＴ形成領域５０Ｎにおけるゲート絶縁膜３Ｄは、実質的にゲート絶縁膜３とその上に形成されたＬａＯ膜１５とから構成される。ここで、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐにおいて、第１のゲート電極８Ａ及び第２のゲート電極８Ａは、いずれも２層のポリシリコンからなる積層膜により形成されるが、ゲート電極のパターニング工程においては、エッチング残り等の不具合は見られず、良好なゲート形状を得ることができる。続いて、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐに対して、それぞれ、ゲート電極８Ａをマスクとしたエクステンション注入によるＮ型ＬＤＤ拡散層３０Ａ及びＰ型ＬＤＤ拡散層３０Ｂを形成する。
【０１１５】
次に、図９（ｈ）に示すように、各ゲート電極８Ａに絶縁性のサイドウォール１７をそれぞれ形成し、その後、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐに対して、各ゲート電極８Ａ及び各サイドウォール１７をマスクとしてそれぞれの不純物注入を行って、Ｎ型ソース／ドレイン拡散層３１Ａ及びＰ型ソース／ドレイン拡散層３１Ｂを形成する。続いて、注入された不純物イオンを活性化する熱処理を行い、その後、各ゲート電極８Ａを含む全面にわたって、半導体基板１の上にニッケル（Ｎｉ）膜を堆積し、所定の熱処理を行うことにより、各ゲート電極８Ａ及び各ソース／ドレイン拡散層３１Ａ、３１Ｂの上部にニッケルシリサイド層１８をそれぞれ形成する。
【０１１６】
次に、図１０（ａ）に示すように、半導体基板１の上に各ゲート電極８Ａを含む全面にわたってＳｉＯ２等からなる層間絶縁膜１９を堆積し、その後、化学機械研磨（ＣＭＰ）法により、堆積した層間絶縁膜１９に対し、各ゲート電極８Ａにおける第３のポリシリコン膜１６を露出するように平坦化する。
【０１１７】
次に、図１０（ｂ）に示すように、平坦化された層間絶縁膜１９の上に各ゲート電極８Ａを含む全面にわたってＮｉ膜を堆積し、所定の熱処理を行うことにより、各ゲート電極８Ａを構成するポリシリコンの全体をニッケルシリサイド化する、いわゆるフルシリサイド（ＦＵＳＩ：fully silicided）化されたゲート電極２０をそれぞれ形成する。
【０１１８】
なお、ニッケルシリサイド層１８の形成工程、またゲート電極８Ａのフルシリサイド化工程は必ずしも行う必要はなく、ＮＦＥＴ及びＰＦＥＴの用途等に応じて適宜行えばよい。
【０１１９】
第６の実施形態によると、図９（ｄ）及び図９（ｅ）に示すように、ＮＦＥＴ形成領域５０Ｎに形成され、ゲート絶縁膜３Ｄを構成するＬａＯ膜１５は、ＰＦＥＴ形成領域５０Ｐにおいては、ゲート絶縁膜３の上に直接に堆積されることがない。従って、ＮＦＥＴに用いるゲート絶縁膜３ＤのＬａ原子が、ＰＦＥＴ形成領域５０Ｐのゲート絶縁膜３に残存することがなくなるので、該ゲート絶縁膜３の上のＦＵＳＩ化されたゲート電極２０における仕事関数の変動を防ぐことができる。
【０１２０】
（第７の実施形態）
以下、本発明の第７の実施形態について図面を参照しながら説明する。
【０１２１】
図１１（ａ）〜図１１（ｆ）、図１２（ａ）及び図１２（ｂ）は本発明の第７の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。
【０１２２】
第７の実施形態においては、ＮＦＥＴ及びＰＦＥＴのゲート電極をいずれもポリシリコンにより形成し、且つ、ＮＦＥＴ形成領域５０Ｎにおけるゲート絶縁膜３Ａの特性をＮＦＥＴの動作特性の向上に有効な構成とする。
【０１２３】
まず、図１１（ａ）に示すように、Ｓｉからなる半導体基板１の上部に、ＳＴＩ等からなる素子分離膜２を選択的に形成して、半導体基板１をＮＦＥＴ形成領域５０ＮとＰＦＥＴ形成領域５０Ｐとに区画する。その後、図示はしないが、半導体基板１のＮＦＥＴ形成領域５０Ｎにはｐ型の不純物によるＶｔ制御用の不純物注入を行い、ＰＦＥＴ形成領域５０Ｐにはｎ型の不純物によるＶｔ制御用の不純物注入を行う。続いて、注入された不純物を活性化する熱処理を行い、半導体基板１の表面酸化膜を除去する。その後、熱酸化法により、半導体基板１の表面に、厚さが１．５ｎｍの酸化シリコンからなる熱酸化膜（図示せず）を形成する。続いて、ＣＶＤ法により、熱酸化膜の上に厚さが３．０ｎｍのＨｆＳｉＯ膜を堆積する。さらに、堆積したＨｆＳｉＯ膜の表面を窒化処理することにより、ＨｆＳｉＯＮとＳｉＯ２との積層膜からなるゲート絶縁膜３を形成する。なお、ゲート絶縁膜３は、高誘電体材料を含まないＳｉＯ２又はＳｉＯＮでもよい。続いて、ゲート絶縁膜３の上に、厚さが１０ｎｍの導電性を持たせた第１のポリシリコン膜４を堆積する。
【０１２４】
次に、図１１（ｂ）に示すように、リソグラフィ法により、ＰＦＥＴ形成領域５０Ｐを覆い、ＮＦＥＴ形成領域５０Ｎに開口パターンを持つレジストマスク５を形成する。続いて、形成したレジストマスク５を用いて、アンモニア溶液をエッチャントとするウェットエッチングにより、ＮＦＥＴ形成領域５０Ｎに含まれる第１のポリシリコン膜４を除去する。その後、レジストマスク５を除去して、図１１（ｃ）に示すように、ＮＦＥＴ形成領域５０Ｎからゲート絶縁膜３を露出する。
【０１２５】
次に、図１１（ｄ）に示すように、ＰＶＤ法により、第１のポリシリコン膜４の上及びＮＦＥＴ形成領域５０Ｎからゲート絶縁膜３が露出した半導体基板１の上に全面にわたって、厚さが０．５ｎｍのランタン（Ｌａ）膜１３を堆積する。続いて、ＣＶＤ法により、Ｌａ膜１３の上に、厚さが１００ｎｍの第２のポリシリコン膜７を堆積する。
【０１２６】
次に、図１１（ｅ）に示すように、第２のポリシリコン膜７を堆積した半導体基板１に９００℃の温度で３０分間の熱処理を加える。これにより、ＮＦＥＴ形成領域５０Ｎにおいては、ゲート絶縁膜３にＬａ膜１３中のＬａ原子を拡散させて、Ｌａ混入ゲート絶縁膜３Ａを形成する。Ｌａ原子が混入したＨｆＳｉＯＮは、ＬａＯとＨｆＳｉＯＮとの積層構造と同様に、ＨｆＳｉＯＮの仕事関数の値を小さくするため、ＮＦＥＴの動作特性の向上に有効である。一方、ＰＦＥＴ形成領域５０Ｐにおいては、第１のポリシリコン膜４と第２のポリシリコン膜７との間に挟まれたＬａ膜１３がシリサイド化されてランタンシリサイド膜１３Ａとなる。
【０１２７】
次に、図１１（ｆ）に示すように、リソグラフィ法及びドライエッチング法により、ＮＦＥＴ形成領域５０Ｎにおいては、第２のポリシリコン膜７から第１のゲート電極８Ａを形成する。一方、ＰＦＥＴ形成領域５０Ｐにおいても、第１のポリシリコン膜４、ランタンシリサイド膜１３Ａ及び第２のポリシリコン膜７からなる第２のゲート電極８Ｆを形成する。続いて、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐに対して、それぞれ、各ゲート電極８Ａ、８Ｆをマスクとしたエクステンション注入によるＮ型ＬＤＤ拡散層３０Ａ及びＰ型ＬＤＤ拡散層３０Ｂを形成する。
【０１２８】
次に、図１２（ａ）に示すように、各ゲート電極８Ａ、８Ｆに絶縁性のサイドウォール１７をそれぞれ形成し、その後、ＮＦＥＴ形成領域５０Ｎ及びＰＦＥＴ形成領域５０Ｐに対して、各ゲート電極８Ａ、８Ｆとそのサイドウォール１７をマスクとしてそれぞれの不純物注入を行って、Ｎ型ソース／ドレイン拡散層３１Ａ及びＰ型ソース／ドレイン拡散層３１Ｂを形成する。続いて、注入された不純物イオンを活性化する熱処理を行い、その後、各ゲート電極８Ａを含む全面にわたって、半導体基板１の上にニッケル（Ｎｉ）膜を堆積し、所定の熱処理を行うことにより、各ゲート電極８Ａ及び各ソース／ドレイン拡散層３１Ａ、３１Ｂの上部にニッケルシリサイド層１８をそれぞれ形成する。その後、半導体基板１の上に各ゲート電極８Ａ、８Ｆを含む全面にわたってＳｉＯ２等からなる層間絶縁膜１９堆積し、その後、ＣＭＰ法により、堆積した層間絶縁膜１９に対し、各ゲート電極８Ａ、８Ｆにおける第２のポリシリコン膜７を露出するように平坦化する。
【０１２９】
次に、図１２（ｂ）に示すように、平坦化された層間絶縁膜１９の上に各ゲート電極８Ａ、８Ｆを含む全面にわたってＮｉ膜を堆積し、所定の熱処理を行うことにより、各ゲート電極８Ａ、８Ｆを構成するポリシリコンの全体をニッケルシリサイド化する、いわゆるフルシリサイド（ＦＵＳＩ）化された第１のゲート電極２０及び第２のゲート電極２１をそれぞれ形成する。なお、第２のゲート電極２１においては、上部に位置する第２のポリシリコン膜７が第２のニッケルシリサイド膜７Ａとなり、さらには、ランタンシリサイド膜１３Ａの膜厚が極めて薄いことから、ランタンシリサイド膜１３Ａの下側に位置する第１のポリシリコン膜４に対してＦＵＳＩ化の障壁とはならず、第１のポリシリコン膜４も第１のニッケルシリサイド膜４Ａとなる。
【０１３０】
なお、ニッケルシリサイド層１８の形成工程、またゲート電極８Ａのフルシリサイド化工程は必ずしも行う必要はなく、ＮＦＥＴ及びＰＦＥＴの用途等に応じて適宜行えばよい。例えば、図１２（ａ）の工程で終了した場合には、ＰＦＥＴを構成する第２のゲート電極８Ｆは、下から順次形成された第１のポリシリコン膜４とランタンシリサイド膜１３Ａと第２のポリシリコン膜７とから構成される。また、図１２（ｂ）の工程で終了した場合には、ＰＦＥＴを構成する第２のゲート電極８Ｆは、下から順次形成された第１のニッケルシリサイド膜４Ａとランタンシリサイド膜１３Ａと第２のニッケルシリサイド膜７Ａとから構成されることになる。
【０１３１】
第７の実施形態によると、図１１（ｄ）及び図１１（ｅ）に示すように、ＮＦＥＴに用いるＬａ混入ゲート絶縁膜３Ａを構成するＬａ膜１３は、ＰＦＥＴ形成領域５０Ｐにおいては、ゲート絶縁膜３の上に直接に堆積されることがない。従って、ＮＦＥＴに用いるＬａ混入ゲート絶縁膜３ＡのＬａ原子が、ＰＦＥＴ形成領域５０Ｐのゲート絶縁膜３に残存することがなくなるので、該ゲート絶縁膜３の上のＦＵＳＩ化された第２のゲート電極２１を構成する第１のニッケルシリサイド膜４Ａにおける仕事関数の変動を防ぐことができる。
【産業上の利用可能性】
【０１３２】
本発明に係る半導体装置及びその製造方法は、メタルゲート形成用の金属原子がゲート絶縁膜に残存することによるゲートリーク電流の増大を防止することができ、ゲート電極を有する半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０１３３】
【図１】（ａ）〜（ｇ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図２】本発明の第１の実施形態に係る半導体装置におけるリーク電流量を比較例と比べたグラフである。
【図３】（ａ）〜（ｇ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図４】（ａ）〜（ｈ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図５】（ａ）〜（ｇ）は本発明の第４の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図６】（ａ）及び（ｂ）は本発明の第４の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図７】（ａ）〜（ｈ）は本発明の第５の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図８】（ａ）及び（ｂ）は本発明の第５の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図９】（ａ）〜（ｈ）は本発明の第６の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１０】（ａ）及び（ｂ）は本発明の第６の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１１】（ａ）〜（ｆ）は本発明の第７の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１２】（ａ）及び（ｂ）は本発明の第７の実施形態に係る半導体装置の製造方法を示す工程順の断面図である。
【図１３】（ａ）〜（ｆ）は従来のメタルゲートとシリコンゲートとを有する半導体装置の製造方法を示す工程順の断面図である。
【図１４】従来のメタルゲートとシリコンゲートとを有する半導体装置におけるリーク電流量をシリコンゲートを有する参考用の半導体装置と比べたグラフである。
【符号の説明】
【０１３４】
１      半導体基板
２      素子分離膜
３      ゲート絶縁膜
３Ａ    Ｌａ混入ゲート絶縁膜
３Ｂ    ゲート絶縁膜
３Ｃ    Ａｌ混入ゲート絶縁膜
３Ｄ    ゲート絶縁膜
４      第１のポリシリコン膜
４Ａ    第１のニッケルシリサイド膜
５      レジストマスク
６      窒化チタン（Ｔｉ）膜
７      第２のポリシリコン膜
７Ａ    第２のニッケルシリサイド膜
８Ａ    第１のゲート電極
８Ｂ    第２のゲート電極
８Ｃ    第１のゲート電極
８Ｄ    第２のゲート電極
８Ｅ    第２のゲート電極
８Ｆ    第２のゲート電極
９      酸化アルミニウム（ＡｌＯ）膜
１０    アルミニウム（Ａｌ）膜
１２    炭化タンタル（Ｔａ２Ｃ）膜
１３    ランタン（Ｌａ）膜
１３Ａ  ランタンシリサイド膜
１５    酸化ランタン（ＬａＯ）膜
１６    第３のポリシリコン膜
１７    サイドウォール
１８    ニッケルシリサイド層
１９    層間絶縁膜
２０    ＦＵＳＩ化されたゲート電極
２１    ＦＵＳＩ化された第２のゲート電極
３０Ａ  Ｎ型ＬＤＤ拡散層
３０Ｂ  Ｐ型ＬＤＤ拡散層
３１Ａ  Ｎ型ソース／ドレイン拡散層
３１Ｂ  Ｐ型ソース／ドレイン拡散層
５０Ｎ  ＮＦＥＴ形成領域
５０Ｐ  ＰＦＥＴ形成領域
【図１】
2010010223.tif 000003
【図２】
2010010223.tif 000004
【図３】
2010010223.tif 000005
【図４】
2010010223.tif 000006
【図５】
2010010223.tif 000007
【図６】
2010010223.tif 000008
【図７】
2010010223.tif 000009
【図８】
2010010223.tif 000010
【図９】
2010010223.tif 000011
【図１０】
2010010223.tif 000012
【図１１】
2010010223.tif 000013
【図１２】
2010010223.tif 000014
【図１３】
2010010223.tif 000015
【図１４】
2010010223.tif 000016