(57)【要約】【課題】デジタル回路と高周波回路とを混載した半導体装置において、デジタル回路の微細化を進めつつ、高周波回路の配線間容量を小さくする。【解決手段】高周波回路１００の第１トランジスタ１２０，１４０の第１ゲート電極１２４，１４４から第１コンタクト１６２，１６６までの距離ａは、デジタル回路２００の第２トランジスタ２２０，２４０の第２ゲート電極２２４，２４４から第２コンタクト２６２，２６６までの距離ｂより大きい。第１コンタクト１６２，１６６は第１トランジスタ１２０，１４０のドレイン１２６，１４６に接続しており、第２コンタクト２６２，２６６は第２トランジスタ２２０，２４０のドレイン２２６，２４６に接続している。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電力供給端子および第１グランド端子に接続している高周波回路と、
第２電力供給端子および第２グランド端子に接続しているデジタル回路と、
前記高周波回路の一部である第１トランジスタと、
前記デジタル回路の一部である第２トランジスタと、
前記第１トランジスタのソース又はドレインに接続する第１コンタクトと、
前記第２トランジスタのソース又はドレインに接続する第２コンタクトと、
を備え、
前記第１トランジスタのゲート電極である第１ゲート電極から前記第１コンタクトまでの距離ａは、前記第２トランジスタのゲート電極である第２ゲート電極から前記第２コンタクトまでの距離ｂより大きい半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１トランジスタと前記第２トランジスタは、ゲート絶縁膜の厚さが互いに等しい半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１トランジスタと前記第２トランジスタは、ソース及びドレインの不純物構造が互いに等しい半導体装置。
【請求項４】
請求項１〜３のいずれか一つに記載の半導体装置において、
前記第１トランジスタと前記第２トランジスタは、チャネルの不純物構造が互いに等しい半導体装置。
【請求項５】
請求項１〜４のいずれか一つに記載の半導体装置において、
前記第１コンタクトは、前記第１トランジスタのドレインに接続している半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１トランジスタのソースに接続する第３コンタクトを備え、
前記第３コンタクトと前記第１ゲート電極の距離ｃは、前記距離ａより小さい半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記第１トランジスタのソースに接続する第３コンタクトを備え、
前記第３コンタクトと前記第１ゲート電極の距離ｃは、前記距離ａに等しい半導体装置。
【請求項８】
請求項１〜７のいずれか一つに記載の半導体装置において、
前記第１トランジスタはマルチフィンガー構造を有している半導体装置。
【請求項９】
請求項１〜８のいずれか一つに記載の半導体装置において、
前記高周波回路を構成する全てのトランジスタそれぞれが前記第１トランジスタであり、距離ａが距離ｂより大きい半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波回路とデジタル回路を混載した半導体装置に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳトランジスタの微細化が進み、電流利得遮断周波数ｆｔが１００ＧＨｚを超える特性が得られるようになってきた。このため、例えば無線通信等を行うための高周波回路を構成するトランジスタとして、化合物トランジスタやバイポーラトランジスタの代わりにＣＭＯＳトランジスタが使われるようになってきた（例えば特許文献１〜４参照）。高周波回路をＣＭＯＳトランジスタで作製できるようになると、デジタル回路と高周波回路とを一つの半導体チップに混載することができる。また、デジタル回路により構成される半導体装置の製造によって蓄積した製造ノウハウを活用できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００８−５０３８９２号公報
【特許文献２】特開２００８−８５１１７号公報
【特許文献３】特開２００６−１００８２４号公報
【特許文献４】特開２００５−２２８９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
デジタル回路を有する半導体装置において、一つのウェハから切り出すことができる半導体チップの数を増やすために微細化が進んでいる。半導体装置の微細化が進むと、トランジスタのコンタクトとゲート電極の間隔が狭くなり、コンタクトとゲート電極の間に生じる配線間容量が増大する。高周波回路を有する半導体装置において、配線間容量が増大すると高周波回路の周波数特性、例えば電流利得遮断周波数ｆｔが低下してしまう。そこで、デジタル回路と高周波回路とを混載した半導体装置において、デジタル回路の微細化を進めつつ、高周波回路の配線間容量を小さくすることが求められている。
【課題を解決するための手段】
【０００５】
本発明によれば、第１電力供給端子および第１グランド端子に接続している高周波回路と、
第２電力供給端子および第２グランド端子に接続しているデジタル回路と、
前記高周波回路の一部である第１トランジスタと、
前記デジタル回路の一部である第２トランジスタと、
前記第１トランジスタのソース又はドレインに接続する第１コンタクトと、
前記第２トランジスタのソース又はドレインに接続する第２コンタクトと、
を備え、
前記第１トランジスタのゲート電極である第１ゲート電極から前記第１コンタクトまでの距離ａは、前記第２トランジスタのゲート電極である第２ゲート電極から前記第２コンタクトまでの距離ｂより大きい半導体装置が提供される。
【０００６】
本発明によれば、高周波回路の第１トランジスタの第１ゲート電極から第１コンタクトまでの距離ａは、デジタル回路の第２トランジスタの第２ゲート電極から第２コンタクトまでの距離ｂより大きい。このため、デジタル回路の微細化を進めつつ、高周波回路の配線間容量を小さくすることができる。
【発明の効果】
【０００７】
本発明によれば、デジタル回路の微細化を進めつつ、高周波回路の配線間容量を小さくすることができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置の要部の断面図である。
【図２】半導体装置の要部の平面図である。
【図３】図１及び図２に示した半導体装置の全体を示す平面図である。
【図４】第２の実施形態に係る半導体装置の要部の構成を示す断面図である。
【図５】第３の実施形態に係る半導体装置の要部の構成を示す平面図である。
【図６】第４の実施形態に係る半導体装置の要部の構成を示す平面図である。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
図１の各図は、第１の実施形態に係る半導体装置の要部の断面図であり、図２は本実施形態に係る半導体装置の要部の平面図である。図３は、図１及び図２に示した半導体装置の全体を示す平面図である。
【００１１】
本実施形態に係る半導体装置３００は、図３に示すように、高周波回路１００及びデジタル回路２００を備えている。高周波回路１００は、例えば無線通信を行うためのアナログ回路であり、配線１８２，１８４を介して第１電力供給端子３０２および第１グランド端子３０４に接続している。デジタル回路２００はデジタル信号を処理するための回路であり、配線２８２，２８４を介して第２電力供給端子３０６および第２グランド端子３０８に接続している。このように高周波回路１００とデジタル回路２００は、ノイズ対策のために電源分離されている。ただしこれらの電源電圧は互いに等しい。高周波回路１００は、例えば８００ＭＨｚ以上の高周波信号が入力される。高周波回路１００には、インダクタ１１０やバラクタ（図示せず）が含まれる。
【００１２】
図１及び図２において、（ａ）は高周波回路１００の要部を示す図であり、（ｂ）はデジタル回路２００の要部を示す図である。これらの図に示すように、図３に示した半導体装置３００は、第１トランジスタ１２０，１４０、第２トランジスタ２２０，２４０、第１コンタクト１６２，１６６、及び第２コンタクト２６２，２６４，２６６，２６８を有している。第１トランジスタ１２０，１４０は高周波回路１００の一部であり、第２トランジスタ２２０，２４０はデジタル回路２００の一部である。第１コンタクト１６２，１６６は、第１トランジスタ１２０，１４０のソース１２８，１４８又はドレイン１２６，１４６に接続している。第２コンタクト２６２，２６４，２６６，２６８は、第２トランジスタ２２０，２４０のソース２２８，２４８又はドレイン２２６，２４６に接続している。そして、第１トランジスタ１２０，１４０のゲート電極である第１ゲート電極１２４，１４４から第１コンタクト１６２，１６６までの距離ａは、第２トランジスタ２２０，２４０のゲート電極である第２ゲート電極２２４，２４４から第２コンタクト２６２，２６４，２６６，２６８までの距離ｂより大きい。距離ａは、例えば２００ｎｍ以下であり、距離ｂは、例えば１００ｎｍ以下である。なお、距離ｂは、図１〜図３に示した半導体装置３００の最小デザインルールに規定された距離である。なお、第１コンタクト１６２，１６６及び第２コンタクト２６２，２６４，２６６，２６８は、絶縁膜３０に形成されている。絶縁膜３０は、半導体基板１０上に形成されている。
【００１３】
図１及び図２に示す例では、第１コンタクト１６２，１６６は第１トランジスタ１２０，１４０のドレイン１２６，１４６に接続している。第１トランジスタ１２０，１４０のソース１２８，１４８には、第３コンタクト１６４，１６８が接続している。そして、第３コンタクト１６４，１６８と第１ゲート電極１２４，１４４の距離ｃは、距離ｂより大きく、距離ａに等しい。
【００１４】
図２に示すように、第１トランジスタ１２０，１４０のソース１２８，１４８及びドレイン１２６，１４６の平面形状は、距離ａ，ｃを距離ｂより大きくするために、第２トランジスタ２２０，２４０のソース２２８，２４８及びドレイン２２６，２４６の平面形状より大きくなっている。ただし、第１トランジスタ１２０，１４０が形成されている高周波回路１００には、第１トランジスタ１２０，１４０より面積が大きいインダクタ１１０（図３）等が形成されており、高周波回路１００に必要な面積は、インダクタ１１０等の大きさや数によって大きく左右される。このため、ソース１２８，１４８及びドレイン１２６，１４６の平面形状が大きくなっても、半導体装置３００は大型化しにくい。
【００１５】
図１に示すように、第１トランジスタ１２０，１４０及び第２トランジスタ２２０，２４０は、シリコン基板などの半導体基板１０に形成されている。第１トランジスタ１２０，１４０及び第２トランジスタ２２０，２４０は、いずれもＣＭＯＳトランジスタを構成している。半導体基板１０は、第１導電型（例えばｐ型）の基板である。第１トランジスタ１２０及び第２トランジスタ２２０は第１導電型（例えばｐチャネル型）のトランジスタであり、第２導電型（例えばｎ型）のウェル１０２，２０２に形成されている。第１トランジスタ１４０及び第２トランジスタ２４０は第２導電型（例えばｎチャネル型）のトランジスタであり、第１導電型（例えばｐ型）のウェル１０４，２０４に形成されている。なお、各トランジスタは素子分離膜２０によって互いに分離されている。グランド電位Ｖｓｓは、第１導電型(例えばｐ型)の拡散層１５０，２５０を介して第１導電型(例えばｐ型)のウェル１０４，２０４に供給されている。電源電位Ｖｄｄは、第２導電型(例えばｎ型)の拡散層１５２，２５２を介して第２導電型(例えばｎ型)のウェル１０２，２０２に供給されている。
【００１６】
第１トランジスタ１２０，１４０及び第２トランジスタ２２０，２４０は、同一工程で形成されている。例えば第１トランジスタ１２０，１４０のゲート絶縁膜１２２，１４２と第２トランジスタ２２０，２４０のゲート絶縁膜２２２，２４２は同一工程で形成され、ソース１２８，１４８，２２８，２４８及びドレイン１２６，１４６，２２６，２４６は同一工程で形成される。また、第１トランジスタ１２０のチャネルに不純物を注入する工程と第２トランジスタ２２０のチャネルに不純物を導入する工程は同一の工程であり、第１トランジスタ１４０のチャネルに不純物を注入する工程と第２トランジスタ２４０のチャネルに不純物を導入する工程は同一の工程である。このため、第１トランジスタ１２０，１４０及び第２トランジスタ２２０，２４０は、ゲート絶縁膜１２２，１４２，２２２，２４２の厚さが互いに等しく、ソース１２８，１４８，２２８，２４８及びドレイン１２６，１４６，２２６，２４６の不純物構造が互いに等しく、かつ、チャネルの不純物構造が互いに等しい。なお、ここでいう不純物構造は、例えば不純物の種類及び深さ方向の濃度分布であり、平面形状は含まれない。
【００１７】
なお、高周波回路１００は、複数のトランジスタを含んでいるが、これら複数のトランジスタは、全て図１及び図２に示した第１トランジスタ１２０，１４０と同様に、距離ａ，ｃは距離ｂより大きくなっている。
【００１８】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、高周波回路１００を構成する第１トランジスタ１２０，１４０と、デジタル回路２００を構成する第２トランジスタ２２０，２４０を同一工程で形成することができる。このため、第１トランジスタ１２０，１４０と第２トランジスタ２２０，２４０とを別工程で形成する場合と比較して、半導体装置３００の製造コストを低くすることができる。また、デジタル回路により構成される半導体装置の製造によって蓄積した製造ノウハウを活用して、デジタル回路２００の微細化を進めることができる。
【００１９】
また、第１トランジスタ１２０，１４０の第１ゲート電極１２４，１４４から第１コンタクト１６２，１６６までの距離ａは、第２トランジスタ２２０，２４０の第２ゲート電極２２４，２４４から第２コンタクト２６２，２６４，２６６，２６８までの距離ｂより大きい。このため、デジタル回路２００の微細化を進めつつ、第１ゲート電極１２４，１４４と第１コンタクト１６２，１６６の間で生じる配線間容量を小さくすることができる。この効果は、高周波回路１００が有する全てのトランジスタにおける距離ａが距離ｂより大きくなっているとき、顕著になる。
【００２０】
図４は、第２の実施形態に係る半導体装置３００の要部の構成を示す断面図であり、第１の実施形態における図１（ａ）に相当する図である。本実施形態において、半導体装置３００は、第３コンタクト１６４，１６８と第１トランジスタ１２０，１４０の第１ゲート電極１２４，１４４の距離ｃが距離ａより小さい点、および第１トランジスタ１２０，１４０のソース１２８，１４８の平面形状がドレイン１２６，１４６より小さい点を除いて、第１の実施形態に係る半導体装置３００と同様の構成である。本図に示す例において、距離ｃは、第１の実施形態において図１（ｂ）に示した距離ｂに等しくなっている。
【００２１】
第３コンタクト１６４，１６８は、第１トランジスタ１２０，１４０のソース１２８，１４８に接続している。例えばＬＮＡ（Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ）のような回路では、ゲートとソース間の容量より、ゲートとドレイン間の容量の方が回路特性に大きな影響を与える。このため、本実施形態のように距離ｃを距離ａより小さくしても、回路特性の劣化量は限られる。
【００２２】
従って、本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第１ゲート電極１２４，１４４と第３コンタクト１６４，１６８の距離が近くなるため、ソース１２８，１４８における抵抗が小さくなる。
【００２３】
図５は、第３の実施形態に係る半導体装置３００の要部の構成を示す平面図である。本実施形態において、半導体装置３００は、第１トランジスタ１２０，１４０がマルチフィンガー構造を有している点を除いて、第１の実施形態と同様である。なお、図５には第１トランジスタ１２０のみ図示しており、第１トランジスタ１４０の図示を省略している。
【００２４】
第１トランジスタ１２０は、複数の第１ゲート電極１２４を有している。第１ゲート電極１２４は、互いに平行に延伸している。そして第１ゲート電極１２４の相互間の領域には、ソース１２８及びドレイン１２６が交互に形成されている。ソース１２８及びドレイン１２６の大きさは、互いに等しい。複数のソース１２８には、それぞれ第３コンタクト１６４が接続しており、複数のドレイン１２６には、それぞれ第１コンタクト１６２が接続している。
【００２５】
複数の第１ゲート電極１２４は、図示しない一つの配線に接続しており、複数の第１コンタクト１６２は、図示しない一つの配線に接続しており、複数の第３コンタクト１６４は、図示しない一つの配線に接続している。このため、マルチフィンガー構造の第１トランジスタ１２０は、全体として一つのトランジスタとして機能する。
【００２６】
そして、複数の第１コンタクト１６２は、それぞれ第１ゲート電極１２４からの距離ａが、第１の実施形態において図１（ｂ）及び図２（ｂ）に示した第２ゲート電極２２４，２４４から第２コンタクト２６２，２６４，２６６，２６８までの距離ｂより大きい。また複数の第３コンタクト１６４は、それぞれ第１ゲート電極１２４からの距離ｃが距離ｂより大きく、距離ａに等しい。
【００２７】
従って、本実施形態によっても第１の実施形態と同様の効果を得ることができる。
【００２８】
図６は、第４の実施形態に係る半導体装置３００の構成を示す図であり、第３の実施形態における図５に相当する図である。本実施形態において、半導体装置３００は、以下の点を除いて、第３の実施形態に係る半導体装置３００と同様の構成である。まず、第１トランジスタ１２０，１４０において、ソース１２８、１４８の大きさがドレイン１２６，１４６より小さい。そして、第３コンタクト１６４から第１ゲート電極１２４までの距離ｃが、第１コンタクト１６２から第１ゲート電極１２４までの距離ａより小さく、第１の実施形態に示した距離ｂに等しい。なお、図６には第１トランジスタ１２０のみ図示しており、第１トランジスタ１４０の図示を省略している。
【００２９】
本実施形態によっても、第３の実施形態と同様の効果を得ることができる。また、第１ゲート電極１２４，１４４と第３コンタクト１６４，１６８の距離が近くなるため、ソース１２８，１４８における抵抗を小さくすることができる。またソース１２８，１４８を小さくすることができるため、第１トランジスタ１２０，１４０を小型化することができる。
【００３０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば高周波回路１００を構成するトランジスタはＣＭＯＳトランジスタではなく、ｎチャネル型のトランジスタであってもよい。
【符号の説明】
【００３１】
１０    半導体基板
２０    素子分離膜
３０    絶縁膜
１００ 高周波回路
１０２  ウェル
１０４  ウェル
１１０ インダクタ
１２０ 第１トランジスタ
１２２  ゲート絶縁膜
１２４ 第１ゲート電極
１２６ ドレイン
１２８ ソース
１４０ 第１トランジスタ
１４２ ゲート絶縁膜
１４４ 第１ゲート電極
１４６ ドレイン
１４８ ソース
１５０  拡散層
１５２  拡散層
１６２ 第１コンタクト
１６４ 第３コンタクト
１６６ 第１コンタクト
１６８ 第３コンタクト
１８２  配線
１８４ 配線
２００ デジタル回路
２０２ ウェル
２０４ ウェル
２２０ 第２トランジスタ
２２２  ゲート絶縁膜
２２４  ゲート電極
２２６  ドレイン
２２８  ソース
２４０ 第２トランジスタ
２４２ ゲート絶縁膜
２４４ 第２ゲート電極
２４６ ドレイン
２４８  ソース
２５０  拡散層
２５２  拡散層
２６２ 第２コンタクト
２６４ 第２コンタクト
２６６ 第２コンタクト
２６８ 第２コンタクト
２８２  配線
２８４ 配線
３００  半導体装置
３０２ 第１電力供給端子
３０４ 第１グランド端子
３０６ 第２電力供給端子
３０８ 第２グランド端子
【図１】
2010245432.tif 000003
【図２】
2010245432.tif 000004
【図３】
2010245432.tif 000005
【図４】
2010245432.tif 000006
【図５】
2010245432.tif 000007
【図６】
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