(57)【要約】【課題】Ｄ級アンプにおいて、ソースクロックの入力に異常に生じたときに回路保護を実現するとともに、異音発生を防止する。【解決手段】ＰＬＬ回路１６０へ入力されるソースクロックＣＬＫ＿Ｓはロー出力のままとなると、ＰＬＬ回路１６０はロックできなくなり、アンロック検出器がアンロック信号Ｓ＿ＵＬをハイ出力する。それに応じて、ハイサイド増幅回路１５０ａのＰチャネルＦＥＴ１５１ａとローサイド増幅回路１５０ｂのＰチャネルＦＥＴ１５１ｂはオフとなる。同様にアンロック信号Ｓ＿ＵＬが入力されるＮＯＲ回路１４２ａ、１４２ｂの出力がローとなる。その結果、ハイサイド増幅回路１５０ａのＮチャネルＦＥＴ１５２ａとローサイド増幅回路１５０ｂのＮチャネルＦＥＴ１５２ｂがオフとなる。これにより、ハイサイド増幅回路１５０ａとローサイド増幅回路１５０ｂはともにハイインピーダンスになる。【選択図】図１
2010045726.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックをもとに入力信号を変調する変調手段と、
変調された入力信号を増幅して出力する増幅手段と、
ソースクロックを取得して、当該ソースクロックをもとに前記変調手段で利用する前記基準クロックを生成するとともに、取得した前記ソースクロックと生成した前記基準クロックの同期状態を出力する位相同期手段と、
前記増幅手段の動作を前記位相同期手段の同期状態に応じて制御する出力制御手段と、
を備えることを特徴とする信号増幅装置。
【請求項２】
前記出力制御手段は、前記位相同期手段の前記同期状態がアンロックとなったときに前記増幅手段をオフすることを特徴とする請求項１に記載の信号増幅装置。
【請求項３】
前記変調手段は、前記位相同期手段の前記同期状態がアンロックとなったときに、前記出力制御手段が前記増幅手段をオフする前に、ノイズ低減処理を行うことを特徴とする請求項１または２に記載の信号増幅装置。
【請求項４】
前記位相同期手段がアンロック状態となったときに所定のタイマ時間でタイマ動作を開始し、前記タイマ時間に達したときに、前記出力制御手段に対して前記増幅手段をオフするための制御信号を出力するタイマ手段を備えることを特徴とする請求項３に記載の信号増幅装置。
【請求項５】
前記位相同期手段の前記同期状態がアンロックとなったときに、前記出力制御手段が前記増幅手段をオフする前に、前記変調手段に入力される入力信号の信号レベルを下げるレベル調整処理を行うレベル調整手段を備えることを特徴とする請求項１から４までのいずれかに記載の信号増幅装置。
【請求項６】
前記位相同期手段は、前記同期状態として、アンロックのおそれのある警告状態を出力し、
前記変調手段は、前記警告状態に応じてノイズ低減処理を行うことを特徴とする請求項１から５までのいずれかに記載の信号増幅装置。
【請求項７】
前記位相同期手段は、前記同期状態として、アンロックのおそれのある警告状態を出力し、
前記レベル調整手段は、前記警告状態に応じてレベル調整処理を行うことを特徴とする請求項１から５までのいずれかに記載の信号増幅装置。
【請求項８】
前記位相同期手段は、同期可能な周波数帯域を有し、アンロック状態であっても当該周波数帯域の前記基準クロックを出力することを特徴とする請求項１から６までのいずれかに記載の信号増幅装置。
【請求項９】
前記位相同期手段は、同期可能な周波数帯域を有し、アンロック状態のときに当該周波数帯域に近い周波数の前記基準クロックを出力することを特徴とする請求項１から７までのいずれかに記載の信号増幅装置。
【請求項１０】
基準クロックをもとに入力信号を変調する変調工程と、
変調された入力信号を増幅して出力する増幅工程と、
当該ソースクロックをもとに、位相同期処理により前記基準クロックを生成する基準クロック生成工程と、
前記ソースクロックと生成した前記基準クロックの同期状態を出力する同期状態出力工程と、
前記増幅工程の動作を前記位相同期処理の同期状態に応じて制御する出力制御工程と、
を備えることを特徴とする信号処理方法。
【請求項１１】
前記出力制御工程は、前記同期状態出力工程において出力された前記同期状態がアンロックであるときに前記増幅工程の動作による出力をオフにすることを特徴とする請求項１０に記載の信号処理方法。
【請求項１２】
前記変調工程は、前記同期状態出力工程において出力された前記同期状態がアンロックであるときに、前記増幅工程の動作による出力をオフにする動作の前に、ノイズ低減処理を行うことを特徴とする請求項１０または１１に記載の信号処理方法。
【請求項１３】
前記同期状態出力工程において出力された前記同期状態がアンロックとなったときに、所定のタイマ時間でタイマ動作を開始し、前記タイマ時間に達したときに、前記増幅工程の動作をオフにする信号を出力するタイマ動作工程を備えることを特徴とする請求項１２に記載の信号処理方法。
【請求項１４】
前記同期状態出力工程において出力された前記同期状態がアンロックであるときに、前記増幅工程の動作による出力をオフにする動作の前に、前記変調工程に入力される入力信号の信号レベルを下げるレベル調整処理を行うレベル調整工程を備えることを特徴とする請求項１０から１３までのいずれかに記載の信号処理方法。
【請求項１５】
前記同期状態出力工程は、前記同期状態としてアンロックのおそれのある警告状態を出力し、
前記変調工程は、前記警告状態に応じてノイズ低減処理を行う
ことを特徴とする請求項１１から１４までのいずれかに記載の信号処理方法。
【請求項１６】
前記同期状態出力工程は、前記同期状態として、アンロックのおそれのある警告状態を出力し、
前記レベル調整工程は、前記警告状態に応じてレベル調整処理を行う
ことを特徴とする請求項１１から１５までのいずれかに記載の信号処理方法。
【請求項１７】
前記同期状態出力工程は、同期可能な周波数帯域を有し、アンロック状態であっても当該周波数帯域の前記基準クロックを出力することを特徴とする請求項１１から１６までのいずれかに記載の信号処理方法。
【請求項１８】
前記同期状態出力工程は、アンロック状態のときに出力する前記基準クロックの周波数に上限及び下限を設けていることを特徴とする請求項１１から１６までのいずれかに記載の信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号増幅装置及び信号処理方法に係り、所定のクロックで変調処理を行う信号処理装置、その様な信号処理装置で利用可能な信号処理方法に関する。
【背景技術】
【０００２】
昨今、ＡＶ（Audio Visual）機器におけるシステムのデジタル化が進んでいる。ノイズによる信号劣化やバラつき問題の発生しやすいアナログ回路よりも、それら問題が発生せず、集積化もしやすいデジタル回路が好まれるからである。
【０００３】
テレビの音声回路やオーディオ機器においてもその流れは例外ではない。音の入り口では、ＨＤＭＩ（High-Definition Multimedia Interface）といったデジタル信号を扱う規格が広く採用され、音の出口では、厳密にはデジタル回路ではないが、クロックを必要とするＤ級アンプが用いられている。Ｄ級アンプは、いわゆるアナログアンプと異なり、パルス状の波形の密度や幅をもってして信号を表現し、電力増幅を行う。
【０００４】
言うまでも無く、クロックを必要とする回路は、クロックが停止してしまうと動作しない。Ｄ級アンプについて述べると、Ｄ級アンプに供給されるクロック（以下、「オーディオクロック」と呼ぶ）が不安定になれば音質の劣化につながる。また、アナログ入力タイプのＤ級アンプであれば、オーディオクロックが一瞬でも停止すれば、アンプが発振する可能性がある。さらに、クロックの停止により、例えば図１６に示すように、負荷に対してＤＣ電圧がかかる形でパルスが固定されてしまった場合、負荷に大電流が流れて負荷の破壊、さらにＤ級アンプの中の電力増幅回路の破壊につながる虞がある。
【０００５】
例えば、システムの簡易化のために、ＨＤＭＩレシーバーから出力されるクロックを、直接アンプのオーディオクロックとして用いる構成がある。この場合、ユーザーがＨＤＭＩケーブルを抜いただけで、オーディオクロックが停止してしまう場合があり、上述の課題の発生が容易に想像される。
【０００６】
その様な状況に対応する技術として以下のようなパルス変調型電力増幅器が提案されている（例えば、特許文献１参照）。この技術では、クロックと入力信号を入力として入力信号をパルス列に変換するパルス変調器と、前記クロックの停止を検出してクロック停止時にクロック正常時と異なる信号を出力するクロック検出回路と、前記パルス変調器が出力する前記パルス列と前記クロック検出回路の出力を入力とする出力制御回路と、前記出力制御回路が出力する出力パルス列に応じてスイッチングする出力回路とを備え、前記出力制御回路は、前記クロック検出回路が出力する前記クロック正常時と異なる信号に応じて、前記出力回路のスイッチングを停止させるように制御する。
【特許文献１】特開２００７−２８８４３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、特許文献１に開示の技術では、クロックの停止に対応しようとしているが、クロック周期が間延びしたような場合には対応できないという課題があった。なぜなら、クロック周期が間延びしたような場合であっても、同じＤｕｔｙ５０％のクロックであれば、それを積分して得られるレベルも同じであるため、クロック検出回路はクロックを「正常」と判断してしまい、保護動作を行わない場合があるからである。一方、パルス変調回路は、クロックが間延びしたときに発振する可能性がある。その場合、出力回路はＯＦＦされておらず（保護動作が行われていない）、通常動作をしているので、異音の発生はもちろんのこと、出力回路の破壊につながる虞もあった。より具体的には、以下のような課題があった。
（１）クロックが停止した場合、ただちに保護動作を行うべきであるが、クロックの停止からクロック検出回路がクロック停止を検出するまでの間に、多少の時間がある。その間、負荷（スピーカ）には大電流が流れるので、出力回路が故障してしまう可能性が残る。
（２）クロック停止時、出力回路の出力は、瞬時に出力回路がオフされる（ハイインピーダンス（Ｈｉ−Ｚ）出力になる）構成となっており、ユーザーにとって不快なポップノイズが発生する。クロックの停止が頻繁に発生するシステムにおいては、到底許容できない。
【０００８】
本発明の目的は、このような状況に鑑みなされたものであって、その目的は、クロックの入力に異常が生じたときにＤ級アンプの回路保護を実現する技術を提供することにある。また、別の観点では、クロックの入力に異常が生じたときにポップ音などの雑音が出力されてしまうことを防止する技術を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る装置は、信号増幅装置に関する。この信号増幅装置は、基準クロックをもとに入力信号を変調する変調手段と、変調された入力信号を増幅して出力する増幅手段と、ソースクロックを取得して、当該ソースクロックをもとに前記変調手段で利用する前記基準クロックを生成するとともに、取得した前記ソースクロックと生成した前記基準クロックの同期状態を出力する位相同期手段と、前記増幅手段の動作を前記位相同期手段の同期状態に応じて制御する出力制御手段と、を備える。
また、前記出力制御手段は、前記位相同期手段の前記同期状態がアンロックとなったときに前記増幅手段をオフしてもよい。
また、前記変調手段は、前記位相同期手段の前記同期状態がアンロックとなったときに、前記出力制御手段が前記増幅手段をオフする前に、ノイズ低減処理を行ってもよい。
また、前記位相同期手段がアンロック状態となったときに所定のタイマ時間でタイマ動作を開始し、前記タイマ時間に達したときに、前記出力制御手段に対して前記増幅手段をオフする制御信号を出力するタイマ手段を備えてもよい。
また、前記位相同期手段の前記同期状態がアンロックとなったときに、前記出力制御手段が前記増幅手段をオフする前に、前記変調手段に入力される入力信号の信号レベルを下げるレベル調整処理を行うレベル調整手段を備えてもよい。
また、前記位相同期手段は、前記同期状態として、アンロックのおそれのある警告状態を出力し、前記変調手段は、前記警告状態に応じてノイズ低減処理を行ってもよい。
また、前記位相同期手段は、前記同期状態として、アンロックのおそれのある警告状態を出力し、前記レベル調整手段は、前記警告状態に応じてレベル調整処理を行ってもよい。
また、前記位相同期手段は、同期可能な周波数帯域を有し、アンロック状態であっても当該周波数帯域の前記基準クロックを出力してもよい。
また、前記位相同期手段は、同期可能な周波数帯域を有し、アンロック状態のときに当該周波数帯域に近い周波数の前記基準クロックを出力してもよい。
本発明に係る方法は、信号処理方法に関する。この信号処理方法は、基準クロックをもとに入力信号を変調する変調工程と、変調された入力信号を増幅して出力する増幅工程と、当該ソースクロックをもとに、位相同期処理により前記基準クロックを生成する基準クロック生成工程と、前記ソースクロックと生成した前記基準クロックの同期状態を出力する同期状態出力工程と、前記増幅工程の動作を前記位相同期処理の同期状態に応じて制御する出力制御工程と、を備える。
また、前記出力制御工程は、前記同期状態出力工程において出力された前記同期状態がアンロックであるときに前記増幅工程の動作による出力をオフにしてもよい。
また、前記変調工程は、前記同期状態出力工程において出力された前記同期状態がアンロックであるときに、前記増幅工程の動作による出力をオフにする動作の前に、ノイズ低減処理を行ってもよい。
また、前記同期状態出力工程において出力された前記同期状態がアンロックとなったときに、所定のタイマ時間でタイマ動作を開始し、前記タイマ時間に達したときに、前記増幅工程の動作をオフにする信号を出力するタイマ動作工程を備えてもよい。
また、前記同期状態出力工程において出力された前記同期状態がアンロックであるときに、前記増幅工程の動作による出力をオフにする動作の前に、前記変調工程に入力される入力信号の信号レベルを下げるレベル調整処理を行うレベル調整工程を備えてもよい。
また、前記同期状態出力工程は、前記同期状態としてアンロックのおそれのある警告状態を出力し、前記変調工程は、前記警告状態に応じてノイズ低減処理を行ってもよい。
また、前記同期状態出力工程は、前記同期状態として、アンロックのおそれのある警告状態を出力し、前記レベル調整工程は、前記警告状態に応じてレベル調整処理を行ってもよい。
また、前記同期状態出力工程は、同期可能な周波数帯域を有し、アンロック状態であっても当該周波数帯域の前記基準クロックを出力してもよい。
また、前記同期状態出力工程は、アンロック状態のときに出力する前記基準クロックの周波数に上限及び下限を設けてもよい。
【発明の効果】
【００１０】
本発明によれば、クロックの入力に異常が生じたときにＤ級アンプの回路保護を実現する技術を提供できる。また、別の観点では、クロックの入力に異常が生じたときにポップ音などの雑音が出力されてしまうことを防止する技術を提供できる。
【発明を実施するための最良の形態】
【００１１】
次に、本発明を実施するための最良の形態（以下、単に「実施形態」という）を、図面を参照して具体的に説明する。本実施形態では、Ｄ級アンプの保護回路としてＰＬＬ（Phase-locked loop）回路を設け、ＰＬＬ回路においてアンロック状態が生じたときに、保護処理を実行することで、異音出力の防止及びＤ級アンプの回路故障を防止する。
【００１２】
＜第１の実施形態＞
本実施形態の概要を説明する。従来のＤ級アンプにあっては、クロックそのものに対してＬＰＦ（Low Pass Filter）をかけ、その出力レベルを見ることでクロックの停止が検出されていた。しかしながら、それでは、クロック周期が間延びした場合にクロックの不具合を検出できず、結果、パルス変調回路の発振や、それに伴う異音、最悪の場合、出力回路の故障につながる虞があった。そこで本実施形態では、ソースクロックの停止だけでなく、ソースクロック周期の間延びも検出すべく、ＰＬＬ回路のアンロック信号をクロック不安定状態／停止状態の検出信号として利用している。以下、詳細に説明する。
【００１３】
図１は、本実施形態に係る音声出力装置１１０の概略構成を示す機能ブロック図である。この音声出力装置１１０は、例えば、テレビ受像装置などに搭載される。音声出力装置１１０は、アナログ信号又はＰＣＭ（Pulse Code Modulation）信号のオーディオ信号Ｓ＿Ａを入力信号とするＤ級アンプ１２０と、スピーカＳＰと、ＰＬＬ回路１６０を備えている。
【００１４】
Ｄ級アンプ１２０は、ＰＤＭ（Pulse Density Modulation）処理によるΔΣ変調処理を行うとともに、差動駆動によりスピーカＳＰを駆動する。Ｄ級アンプ１２０は、パルス変調回路１３０と、出力制御回路１４０と、増幅回路１５０（ハイサイド増幅回路１５０ａ、ローサイド増幅回路１５０ｂ）とを備える。なお、変調方式としてＰＷＭ（Pulse Width Modulation）処理が用いられてもよい。
【００１５】
パルス変調回路１３０は、入力されたオーディオ信号Ｓ＿Ａに対してＰＤＭ変調による△Σ変調処理を施し、出力制御回路１４０に変調オーディオ信号Ｓ＿Ａｍとして出力する。なお、変調プロセス及び構成については一般的なＰＷＭ処理又はＰＤＭ処理の技術であり、ここでは説明を省略する。また、ＰＤＭ処理のために、ＰＬＬ回路１６０から基準クロックとして機能するオーディオクロックＣＬＫ＿Ａを取得する。
【００１６】
図２は、ＰＬＬ回路１６０の概略構成を示す機能ブロック図である。ＰＬＬ回路１６０は、位相比較器１６１と、ループフィルタ１６２と、ＶＣＯ１６３と、第１の分周器１６４と、第２の分周器１６５と、アンロック検出器１６６とを備えている。このＰＬＬ回路１６０は、一般的なＰＬＬ処理により所望の周波数の信号を出力する回路である。位相比較器１６１は、２信号間の位相差を比較して差信号を発生する。ここでは、外部から基準信号として入力されたソースクロックＣＬＫ＿Ｓと第２の分周器１６５から帰還した信号とを比較する。
【００１７】
ループフィルタ１６２は、上述の差信号の交流成分を除去し直流成分のみを出力する。ＶＣＯ１６３は、ループフィルタ１６２の出力の大きさに応じた周波数の発振信号を第１及び第２の分周器１６４、１６５へ出力する。図３は、ＶＣＯ１６３のＶ−Ｆ特性を示した図である。
【００１８】
第１の分周器１６４は、ＶＣＯ１６３から出力された発振信号を所定倍数に分周して出力する。同様に、第２の分周器１６５は、ＶＣＯ１６３から出力された発振信号を所定倍数に分周して位相比較器１６１に帰還信号として出力する。そして、差信号がゼロとなるようにＶＣＯ１６３の出力がフィードバック制御される。
【００１９】
また、アンロック検出器１６６は、当該ＰＬＬ回路１６０が適切に同期できているか否か、つまりロック状態にあるか否かを判断する。アンロックの検出法については、公知の検出方法が適用でき、具体的には以下の１）〜３）の方法が例示できる。
１）位相比較器１６１の出力を取得して急峻なソースクロックＣＬＫ＿Ｓの変化を検出する方法；  この方法は、誤差信号が急に大きくなったときにアンロック状態になったと判断する方法である。ソースクロックＣＬＫ＿Ｓの周波数がゆっくりと変化する場合、本当にロックレンジを外れるまでアンロック信号Ｓ＿ＵＬが出力されないという特徴がある。
２）ループフィルタ１６２の出力電圧を基準電圧と比較する方法；  ソースクロックＣＬＫ＿Ｓの変化速度に依存せず、比較的簡単にアンロック状態を検出することができるという特徴がある。
３）ＶＣＯ１６３の出力周波数を基準クロックと比較する方法；  この方法では、ＶＣＯ１６３の出力（またはその分周信号）を別途用意された固定周波数のクリスタル発振回路などの周波数と比較する。この方法は、絶対信頼できる基準クロックを別途設ける必要があり、また、誤差信号の積分値を見るため応答性がよくないとう特徴があるが、ソースクロックＣＬＫ＿Ｓの変化速度に依存せずアンロックを検出できるという利点がある。
上記のいずれかの方法またはそれら方法を適宜組み合わせて利用することで、所望のアンロック検出精度を実現できる。当然に上記以外の検出方法が用いられてもよい。そして、アンロック検出器１６６は、ロック状態及びアンロック状態を示すアンロック信号Ｓ＿ＵＬを出力する。本実施形態では、アンロック信号Ｓ＿ＵＬは、出力制御回路１４０へ出力される。また、ロック状態のとき、アンロック信号Ｓ＿ＵＬはロー出力となり、アンロック状態のときハイ出力となる。
【００２０】
出力制御回路１４０は、ハイサイド制御回路１４０ａと、ローサイド制御回路１４０ｂと、インバータ１４３とを備える。また、出力制御回路１４０は、パルス変調回路１３０から変調オーディオ信号Ｓ＿Ａｍを入力する音声信号入力部１４８と、ＰＬＬ回路１６０からアンロック信号Ｓ＿ＵＬを入力する制御信号入力部１４９を備える。
【００２１】
変調オーディオ信号Ｓ＿Ａｍは、ハイサイド制御回路１４０ａに入力されるとともに、インバータ１４３を介してローサイド制御回路１４０ｂに反転入力される。また、アンロック信号Ｓ＿ＵＬは、ハイサイド制御回路１４０ａとローサイド制御回路１４０ｂに入力される。
【００２２】
ハイサイド制御回路１４０ａは、ＮＡＮＤ回路１４１ａとＮＯＲ回路１４２ａとを並列に配置して備えている。より具体的には、ＮＡＮＤ回路１４１ａの一方の入力端子には変調オーディオ信号Ｓ＿Ａｍが入力し他方の入力端子にはアンロック信号Ｓ＿ＵＬが反転入力する。また、ＮＯＲ回路１４２ａの一方の入力端子には変調オーディオ信号Ｓ＿Ａｍが入力し、他方の入力端子にはアンロック信号Ｓ＿ＵＬが入力する。そして、ＮＡＮＤ回路１４１ａとＮＯＲ回路１４２ａの出力は、いずれも各ロジックに応じてハイサイド増幅回路１５０ａへ出力される。
【００２３】
ローサイド制御回路１４０ｂは、ハイサイド制御回路１４０ａと同様の回路構成を有し、ＮＡＮＤ回路１４１ｂとＮＯＲ回路１４２ｂとを並列に配置して備えている。より具体的には、ＮＡＮＤ回路１４１ｂの一方の入力端子にはインバータ１４３で反転後の変調オーディオ信号Ｓ＿Ａｍが入力し他方の入力端子にはアンロック信号Ｓ＿ＵＬが反転入力する。また、ＮＯＲ回路１４２ｂの一方の入力端子にはインバータ１４３で反転後の変調オーディオ信号Ｓ＿Ａｍが入力し、他方の入力端子にはアンロック信号Ｓ＿ＵＬが入力する。そして、ＮＡＮＤ回路１４１ｂとＮＯＲ回路１４２ｂの出力は、いずれも各ロジックに応じてローサイド増幅回路１５０ｂへ出力される。
【００２４】
ハイサイド増幅回路１５０ａは、ＰチャネルＦＥＴ１５１ａとＮチャネルＦＥＴ１５２ａとを備えている。ＰチャネルＦＥＴ１５１ａとＮチャネルＦＥＴ１５２ａはプラス電源電位（＋ＶＤＤ）からマイナス電源電位（−ＶＤＤ）へ直列に接続されている。具体的には、ＰチャネルＦＥＴ１５１ａのソース端子がプラス電源電位（＋ＶＤＤ）に接続され、ドレイン端子が、ＮチャネルＦＥＴ１５２ａのドレイン端子に接続点Ｔ１で接続されている。また、ゲート端子は、ＮＡＮＤ回路１４１ａの出力部に接続されている。ＮチャネルＦＥＴ１５２ａのソース端子はマイナス電源電位（−ＶＤＤ）に接続され、ゲート端子はＮＯＲ回路１４２ａの出力部に接続されている。そして接続点Ｔ１は、インダクタンスＬ１とキャパシタＣ１で構成されるＬＰＦを介してスピーカＳＰの一方の端子に接続される。なお、ここでは、マイナス電源電位（−ＶＤＤ）は、グランド電位Ｇである。
【００２５】
ローサイド増幅回路１５０ｂは、ハイサイド増幅回路１５０ａと同様の構成を有しており、ＰチャネルＦＥＴ１５１ｂとＮチャネルＦＥＴ１５２ｂとを備えている。ＰチャネルＦＥＴ１５１ｂとＮチャネルＦＥＴ１５２ｂはプラス電源電位（＋ＶＤＤ）からマイナス電源電位（−ＶＤＤ）へ直列に接続されている。具体的には、ＰチャネルＦＥＴ１５１ｂのソース端子がプラス電源電位（＋ＶＤＤ）に接続され、ドレイン端子がＮチャネルＦＥＴ１５２ｂのドレイン端子に接続点Ｔ２で接続されている。また、ゲート端子はＮＡＮＤ回路１４１ｂの出力部に接続されている。ＮチャネルＦＥＴ１５２ｂのソース端子はマイナス電源電位（−ＶＤＤ）に接続され、ゲート端子はＮＯＲ回路１４２ｂの出力部に接続されている。そして接続点Ｔ２は、インダクタンスＬ２とキャパシタＣ２で構成されるＬＰＦを介してスピーカＳＰの他方の端子に接続される。なお、ここでは、マイナス電源電位（−ＶＤＤ）は、グランド電位Ｇである。
【００２６】
以上の構成による動作について、図４のタイミングチャートに基づいて説明する。ここでは、ソースクロックＣＬＫ＿Ｓ、オーディオクロックＣＬＫ＿Ａ、アンロック信号Ｓ＿ＵＬ、ハイサイド増幅回路１５０ａの出力、ローサイド増幅回路１５０ｂの出力について示している。また、図４（ａ）は、ソースクロックＣＬＫ＿Ｓが停止したケースを示しており、図４（ｂ）はソースクロックＣＬＫ＿Ｓの周波数が小さくなり間延びしたケースを示している。
【００２７】
図４（ａ）及び（ｂ）に示すように、時間Ｔ１０〜Ｔ１１の期間において、ソースクロックＣＬＫ＿Ｓが正常に入力されている。そして、図４（ａ）では時間Ｔ１１においてソースクロックＣＬＫ＿Ｓの入力がなくなり、ＰＬＬ回路１６０へ入力されるソースクロックＣＬＫ＿Ｓはロー出力のままとなる。
【００２８】
すると、ＰＬＬ回路１６０は、ロック可能とする周波数レンジ（ロックレンジ）を有するので、ソースクロックＣＬＫ＿Ｓの入力停止後、ロックできなくなると（時間Ｔ１２）、つまり、アンロック検出器１６６がアンロック状態を検出すると、アンロック信号Ｓ＿ＵＬをハイ出力する。
【００２９】
また、図４（ｂ）に示すように、時間Ｔ１１でソースクロックＣＬＫ＿Ｓの周期が長くなったりして不安定になり、時間Ｔ１２でロックレンジから外れ、そのタイミングでＰＬＬ回路１６０はアンロック信号Ｓ＿ＵＬをハイ出力する。
【００３０】
これによって、図４（ａ）及び（ｂ）のいずれも、時間Ｔ１２以降、アンロック信号Ｓ＿ＵＬが入力される各ＮＡＮＤ回路１４１ａ、１４１ｂの出力はハイになり、その結果、ハイサイド増幅回路１５０ａのＰチャネルＦＥＴ１５１ａとローサイド増幅回路１５０ｂのＰチャネルＦＥＴ１５１ｂはオフとなる。同様にアンロック信号Ｓ＿ＵＬが入力されるＮＯＲ回路１４２ａ、１４２ｂの出力がローとなる。その結果、ハイサイド増幅回路１５０ａのＮチャネルＦＥＴ１５２ａとローサイド増幅回路１５０ｂのＮチャネルＦＥＴ１５２ｂがオフとなる。これによって、ハイサイド増幅回路１５０ａとローサイド増幅回路１５０ｂはともにハイインピーダンス（Ｈｉ−Ｚ）になる。
【００３１】
以上、本実施形態によると、例えば、ソースクロックＣＬＫ＿Ｓが突然に不安定状態や停止状態になってＰＬＬ回路１６０のロックレンジから外れた場合に、ＰＬＬ回路１６０がいわゆるフリーラン状態に陥るまでの間のわずかな時間であるが、オーディオクロックＣＬＫ＿Ａは比較的正常時に近い周波数に保たれることができる。つまりオーディオクロックＣＬＫ＿Ａは、Ｄ級アンプにとって最適の状態ではないものの停止することはないため、パルス変調回路１３０はしばらくの間、比較的正常時に近い状態で継続して動作する。つまり、パルス変調回路１３０は発振状態に陥りにくい。また、ＰＬＬ回路１６０が完全にフリーラン状態に陥り、クロック周期が間延びした状態になっても、パルス変調回路１３０は動いているため、発振状態にさえ陥っていなければ、負荷に対してＤＣ電圧をかける状態にはならない。ＰＬＬ回路１６０がアンロック状態になると、ＰＬＬ回路１６０からはアンロック状態を示すアンロック信号Ｓ＿ＵＬがハイ出力される。この信号に基づいて、パルス変調回路１３０が発振などの異常状態に陥る前に、出力制御回路１４０が増幅回路１５０をオフすることで、Ｄ級アンプ１２０は破壊されることなくオフ状態となる。
【００３２】
＜第２の実施形態＞
本実施形態では、ＰＬＬ回路をクロックの不安定状態／停止状態を検出回路として使用するとともに、クロックの不安定状態／停止状態になった後、つまり、アンロック状態になった後、正常な周波数に近い周波数でオーディオクロックが動作する期間を利用してパルス変調回路において、パルス制御によるポップノイズ発生防止処理がなされる。以下、詳細に説明する。
【００３３】
図５は、本実施形態に係る音声出力装置２１０の概略構成を示す機能ブロック図である。本実施形態の音声出力装置２１０は第１の実施形態の音声出力装置１１０と類似の構成であるので、同一構成については同一符号を付して説明を適宜省略し、異なる構成及び動作について説明する。
【００３４】
第１の実施形態と異なる部分は、ＰＬＬ回路２６０のアンロック信号Ｓ＿ＵＬの出力先が、Ｄ級アンプ２２０において、出力制御回路１４０ではなく、パルス変調回路２３０としている構成にある。ＰＬＬ回路２６０の構成は第１の実施形態のＰＬＬ回路１６０と同一である。そして、出力制御回路１４０の制御信号入力部１４９には、アンロック信号Ｓ＿ＵＬの代わりに、パルス変調回路２３０から出力されるパルス制御処理完了信号ＰＦ１が入力される。
【００３５】
具体的な動作について、図６のタイミングチャートをもとに説明する。本実施の形態では、ソースクロックＣＬＫ＿Ｓが停止したケースについて説明するが、当然に、第１の実施形態と同様にソースクロックＣＬＫ＿Ｓが不安定になったときでも適用できる。
【００３６】
時間Ｔ２０〜Ｔ２１の間は、ソースクロックＣＬＫ＿Ｓは正常にＰＬＬ回路２６０に入力されている。そして、時間Ｔ２１において、ＰＬＬ回路２６０にソースクロックＣＬＫ＿Ｓの入力がなくなる。すると、ＰＬＬ回路２６０はロック状態を維持する制御ができなくなり、時間Ｔ２２でアンロック検出器１６６がアンロック信号Ｓ＿ＵＬをハイ出力する。すると、パルス変調回路２３０は、時間Ｔ２２〜Ｔ２３の所定期間において、ポップノイズ発生防止処理を施す。ポップノイズ発生防止処理とは、例えば、パルス変調回路２３０がＰＤＭ処理を行う回路であれば、パルスの幅を小さくしたり、パルス周期を徐々に拡げる処理を行ったりする。
【００３７】
図７は、ポップノイズ発生防止処理を有するパルス変調回路２３０の機能ブロック図であり、図８は、ポップノイズ発生防止処理のタイミングチャートである。ここで、△Σ変調処理について簡単に説明し、つづいてポップノイズ発生防止処理を説明する。パルス変調回路２３０は、入力信号＃１０（オーディオ信号Ｓ＿Ａ）を△Σ変調する。そして、後段に配された増幅回路１５０が、△Σ変調信号を増幅して、スピーカＳＰなどの負荷を差動駆動する。入力信号＃１０は、アナログ信号であってもよいし、ＰＣＭ信号などのデジタル信号であってもよい。なお、ここでは出力制御回路１４０の図示を省略している。
【００３８】
パルス変調回路２３０は、積分回路１１１０、量子化回路１１２０、パルス幅調整回路１１３０、セレクタ１１４０、遅延回路１１５０、消音制御回路１２００、パルス密度測定回路１３００、及び遷移パルス生成回路１４００とを備えている。
【００３９】
積分回路１１１０には、入力信号＃１０の値から遅延スイッチング信号＃６０の値を減算した差分値が入力される。積分回路１１１０は、この差分値からなる差分値信号＃２０を積分する。積分信号＃３０、すなわち、積分回路１１１０より出力される積分値は、量子化回路１１２０に供給される。
【００４０】
量子化回路１１２０は、積分信号＃３０の値を閾値Ｔｈと比較することによって、増幅回路１５０を駆動するための正負のスイッチング信号＃４１及び＃４２を生成する。正負のスイッチング信号＃４１及び＃４２は、増幅回路１５０のスイッチング素子を制御するためのデジタル信号であり、正のスイッチング信号＃４１のパルス密度（スイッチング信号＃４１の値が「１」になる、単位時間あたりの回数）と負のスイッチング信号＃４２のパルス密度との差が、入力信号＃１０の値に略比例するパルス密度変調信号である。
【００４１】
より具体的には、正のスイッチング信号＃４１は、積分信号＃３０の値が閾値Ｔｈ＞０より大きいとき論理値「１」を、そうでないとき論理値「０」を取るデジタル信号であり、負のスイッチング信号＃４２は、積分信号＃３０の値が負の閾値−Ｔｈより小さいとき「１」を、そうでないとき論理値「０」を取るデジタル信号である。量子化回路１１２０は、閾値Ｔｈを変更可能に構成されており、この閾値Ｔｈは、消音制御回路１２００によって決定される。
【００４２】
量子化回路１１２０は、積分回路１１１０により積分値を量子化するものであり、動作クロック毎に「１」又は「０」のいずれか一方の値を出力する。すなわち、量子化回路１１２０により生成されるスイッチング信号＃４１及び＃４２は、動作クロックに相当するパルス幅をもつ単位パルスにより構成される。量子化回路１１２０が２回連続して「１」を出力すれば、２動作クロック幅のスイッチングバルス（２つの単位パルスからなるパルス）が得られ、量子化回路１１２０が３回連続して「１」を出力すれば、３動作クロック幅のスイッチングパルス（３つの単位パルスからなるパルス）が得られることになる。
【００４３】
なお、増幅回路１５０を駆動するためのスイッチング信号としては、２値のデジタル信号、３値のデジタル信号、あるいは、それらの組み合わせなど、上記のものに限らず、増幅回路１５０の構成に応じた各種デジタル信号を利用し得る。例えば、増幅回路１５０が片ブリッジ型増幅回路である場合には、積分信号＃３０の値が閾値Ｔｈ＞０より大きいとき値「１」を、そうでないとき値「０」を取るスイッチング信号を用いてもよい。
【００４４】
パルス幅調整回路１１３０は、正負それぞれのスイッチング信号＃４１及び＃４２を構成するスイッチングパルスのパルス幅が下限パルス幅Ｗを下回らないよう、正負それぞれのスイッチングパルスのパルス幅を拡幅する。言い換えれば、スイッチング信号＃４１の値が連続して「１」となる時間が下限値Ｗを下回らないように、スイッチング信号＃４１の値を補正する（負のスイッチングパルス＃４２についても同様）。パルス幅調整回路１１３０は、後述するように、下限パルス幅Ｗを変更可能に構成されており、この下限パルス幅Ｗは、消音制御回路１２００によって決定される。
【００４５】
パルス幅調整回路１１３０にて得られた正負のスイッチング信号＃５１及び＃５２は、セレクタ１１４０を介して、増幅回路１５０と遅延回路１１５０とに供給される。遅延回路１１５０は、正のスイッチング信号＃５１と負のスイッチング信号＃５２との差分値を、Ｎ動作クロック遅延する。正のスイッチング信号＃５１と負のスイッチング信号＃５２との差分値を遅延して得られた遅延スイッチング信号＃６０は、上述した積分回路１１００に帰還される。
【００４６】
正のスイッチング信号＃５１により増幅回路１５０（ハイサイド増幅回路１５０ａ）を駆動して得られる出力信号＃７１は、ＬＰＦ１１７０によって平滑化され、平滑化された出力信号＃８１が負荷（スピーカＳＰ）のプラス側端子に入力される。一方、負のスイッチング信号＃５２により増幅回路１５０（ローサイド増幅回路１５０ｂ）を駆動して得られる出力信号＃７２は、ＬＰＦ１１７０によって平滑化され、平滑化された出力信号＃８２が負荷（スピーカＳＰ）のマイナス端子に入力される。
【００４７】
以上のように、パルス変調回路２３０は、増幅回路１５０を駆動するスイッチングパルスのパルス幅を拡幅するパルス幅調整回路１１３０を備えているので、例えば、パルス幅調整回路１１３０の下限パルス幅を動作クロックの数倍に設定することにより、増幅回路１５０のスイッチング頻度を数分の１に低下させることができる。これにより、増幅回路１５０における発熱や不要輻射を抑えることができる。
【００４８】
しかしながら、スイッチングパルスのパルス幅の下限が制限されたことによって、△Σ変調処理における量子化誤差は大きくなり、△Σ変調処理を停止する際に発生する量子化誤差に伴うポップ音も大きくなる。
【００４９】
そこで、パルス変調回路２３０は、ΔΣ変調処理を停止する際に発生する量子化誤差に伴うポップ音を低減するための構成として、消音制御回路１２００、パルス密度測定回路１３００、及び、遷移パルス生成回路１４００を備えている。
【００５０】
消音制御回路１２００は、ΔΣ変調処理を停止する前に、パルス幅調整回路１１３０に下限パルス幅指示信号を供給し、下限パルス幅Ｗを逐次低下させる。これにより、△Σ変調における量子化誤差を低下させることができるので、ΔΣ変調処理を停止したときに発生するポップ音を小さくすることができる。
【００５１】
消音制御回路１２００は、ΔΣ変調処理を停止する前に、量子化回路１１２０に閾値指示信号を供給し、閾値Ｔｈを逐次低下させる。これにより、ΔΣ変調処理における量子化誤差をさらに低下させることができるので、ΔΣ変調処理を停止したときに発生するポップ音がさらに小さくすることができる。
【００５２】
さらに、スイッチングパルスの下限パルス幅Ｗを１動作クロック相当まで低下させた後、パルス密度測定回路１３００は、スイッチング信号＃５１のパルス密度を測定する。遷移パルス生成回路１４００は、パルス密度測定回路１３００により測定されたパルス密度を読み出し、読み出したスイッチング信号＃５１のパルス密度を初期パルス密度とする遷移信号＃９１及び＃９２を生成する。
【００５３】
遷移パルス生成回路１４００は、遷移信号＃９１及び＃９２を構成する遷移パルスとして、１動作クロック相当のパルス幅を有する単位パルスを、そのパルス密度が逐次低下するようにタイミングを見計らって生成するように構成されている。これにより、スイッチングパルスのパルス幅を低下させることによって、負荷に対する印加電圧の直流成分を小さくしたのち,さらに、遷移パルスのパルス密度を低下させることによって、この直流成分をさらに小さくずることができる。これにより、遷移パルスの生成を停止した際に発生し得るポップ音を十分小さくすることができる。
【００５４】
（パルス変調回路の消音動作）
次に、消音制御回路１２００の制御により実行される消音動作について、図８及び図９を参照してより詳細に説明する。
【００５５】
図８は、パルス変調回路２３０の消音動作を例示するタイミングチャートである。消音制御回路１２００は、消音指令が与えられた時点（時間Ｔ０）、すなわち、消音指令信号の値が「０」から「１」に立ち上がった時点からの経過時間Ｔをカウントする。消音制御回路１２００の制御により実行される消音動作の各工程は、以下に説明するように、経過時間Ｔが予め設定された時間Ｔ１、Ｔ２、Ｔ３、及びＴ４に達したごとを契機として実行される。
【００５６】
経過時間が「時間Ｔ１」に達すると、消音制御回路１２００は、標準閾値Ｔｈより小さい閾値を示す閾値指示信号を、量子化回路１１２０に供給する。量子化回路１１２０は、この閾値指示信号の値に基づいて、閾値を標準閾値Ｔｈの３／４に低下させる。また同時に、消音制御回路１２００は、標準下限パルス幅より小さいパルス幅を示す下限パルス幅指示信号を、パルス幅調整回路１１３０に供給する。パルス幅調整回路１１３０は、この下限パルス幅指示信号に基づいて、元々４動作クロック相当であった下限パルス幅を３動作クロック相当に低下させる。
【００５７】
経過時間が「時間Ｔ２」に達すると、消音制御回路１２００は、さらに小さい閾値を示す閾値指示信号を、量子化回路１１２０に供給する。量子化回路１１２０は、この閾値指示信号の値に基づいて、閾値を標準閥値Ｔｈの２／４に低下させる。また同時に、消音制御回路１２００は、さらに小さい下限パルス幅を示す下限パルス幅指示信号を、パルス幅調整回路１１３０に供給する。パルス幅調整回路１１３０は、この下限パルス幅指示信号に基づいて、下限パルス幅を２動作クロック相当に低下させる。
【００５８】
経過時間が「時間Ｔ３」に達すると、消音制御回路１２００は、さらに小さい閾値を示す閾値指示信号を、量子化回路１１２０に供給する。量子化回路１１２０は、この閾値指示信号の値に基づいて、閾値を標準値Ｔｈの１／４に低下させる。また同時に、消音制御回路１２００は、さらに小さい下限パルス幅を示すパルス幅制御信号を、パルス幅調整回路１１３０に供給する。パルス幅調整回路１１３０は、この下限パルス幅指示信号に基づいて、下限パルス幅を１動作クロック相当に低下させる。
【００５９】
また、消音制御回路１２００は、経過時間が「時間Ｔ３」に達した時点で、パルス密度測定回路１３００に供給するパルス密度測定指令信号の値を「０」から「１」に立ち上げる。パルス密度測定回路１３００は、パルス密度測定指令信号の値が「１」に立ち上がった時点で、スイッチング信号＃５１を構成するパルス数（スイッチング信号＃５１の値が「１」になる回数）のカウントを開始する。
【００６０】
経過時間が「時間Ｔ４」に達すると、消音制御回路１２００は、パルス密度測定回路１３００に供給するパルス密度測定指令信号の値を「１」から「０」に立ち下げる.パルス密度測定回路１３００は、パルス密度測定指令信号の値が「０」に立ち下がった時点で、パルス数のカウントを停止する。パルス密度測定回路１３００によりカウントされたパルス数は、時間Ｔｃ＝Ｔ４−Ｔ３（定数）当たりのパルス数すなわち、時間Ｔｃを単位時間とする平均パルス密度である。
【００６１】
また、消音制御回路１２００は、経過時間が７４に達した時点で、遷移パルス生成回路１４００に供給ずる遷移パルス生成指令信号の値を「０」から「１」に立ち上げる遷移パルス生成回路１４００は、遷移パルス生成指令信号の値が「１」に立ち上がった時点で、パルス密度測定回路１３００により測定された平均パルス密度を初期パルス密度とする遷移信号＃９１及び＃９２の生成を開始する。
【００６２】
また、消音制御回路１２００は、経過時間がＴ４に達した時点で、セレクタ１１４０に供給する出力パルス切替指令信号の値を「１」から「２」に変化させる。出力パルス切替指令信号の値が「２」になると、セレクタ１１４０は、増幅回路１５０に供給する信号を、スイッチング信号＃５１、＃５２から遷移信号＃９１及び＃９２に切り替える。
【００６３】
その後、消音制御回路１２００は、遷移信号＃９１及び＃９２のパルス密度が所定の値Ｄｔｈ以下になった時点で、出力パルス切替指令信号の値を「２」から「０」に変化させる。出力パルス切替指令信号の値が「０」に変化すると、セレクタ１１４０は、増幅回路１５０に供給する信号を、値が恒等的に「０」であるダミー信号に切り替える。これにより、増幅回路１５０にはパルスが一切入力されない状態となる。
【００６４】
図９は、図８に示した消音動作の結果として得られる信号波形を例示する図である。同図において、パルスとして表現されている信号は、増幅回路１５０に入力される信号、すなわち、経過時間Ｔ４以前はスイッチング信号＃５１（実線）及び＃５２（点線）、経過時間Ｔ４以後は遷移信号＃９１（実線）及び＃９２（点線）を示す。また、曲線として表現されている信号は、平滑化された出力信号＃８１を示す。このようにして、パルス変調回路２３０におけるポップノイズ発生防止処理がなされる。なお、ここで説明したポップノイズ発生防止処理は例示でありこれに限る趣旨ではない。例えば、パルス幅を調整する処理（時間Ｔ０〜Ｔ４の処理）だけであってもよい。
【００６５】
そして、ポップノイズ発生防止処理が終了すると（図６の時間Ｔ２３）、パルス変調回路２３０は、パルス制御処理完了信号ＰＦ１を出力制御回路１４０（制御信号入力部１４９）へハイ出力する。これによって、第１の実施形態と同様に、ハイサイド増幅回路１５０ａとローサイド増幅回路１５０ｂがハイインピーダンス（Ｈｉ−Ｚ）になる。
【００６６】
以上、本実施形態によると、ソースクロックＣＬＫ＿Ｓが不安定状態もしくは停止状態となっても、オーディオクロックＣＬＫ＿Ａが即座に停止することは無い。さらに、ソースクロックＣＬＫ＿Ｓが不安定状態もしくは停止状態となってから、ごく短時間ではあるが、しばらくの間は、正常な周波数に近い周波数でオーディオクロックＣＬＫ＿Ａが動作する。このオーディオクロックＣＬＫ＿Ａが動いている時間を利用して、パルス変調回路２３０において、パルス制御によるポップノイズ発生防止処理を施すことができる。そして、その処理が終了したことを示すパルス制御処理完了信号ＰＦ１をもとに出力制御回路１４０が増幅回路１５０（ハイサイド増幅回路１５０ａ、ローサイド増幅回路１５０ｂ）をオフすることで、ユーザーにとって不快なポップ音が発生してしまうこと無く、ソースクロックＣＬＫ＿Ｓの不安定状態／停止状態に起因する増幅回路１５０の破壊を回避することができる。
【００６７】
＜第３の実施形態＞
本実施形態では、ＰＬＬ回路をクロックの不安定状態／停止状態を検出回路として使用するとともに、クロックの不安定状態／停止状態になった後、つまり、アンロック状態になった後、正常な周波数に近い周波数でオーディオクロックが動作する期間を利用して、パルス変調回路より前段に配置されている信号処理回路において、ＰＣＭ信号の制御によるポップノイズ発生防止処理を図る。以下、詳細に説明する。
【００６８】
図１０は、本実施形態に係る音声出力装置３１０の概略構成を示す機能ブロック図である。本実施形態の音声出力装置３１０は第１の実施形態の音声出力装置１１０と類似の構成であるので、同一構成については同一符号を付して説明を適宜省略し、異なる構成及び動作について説明する。
【００６９】
第１の実施形態と異なる部分は、ＰＬＬ回路３６０からの出力が、Ｄ級アンプ３２０だけでなく、その前段でＰＣＭ信号処理を行うＤＳＰ（Digital Signal Processor）である信号処理回路３７０に対してもなされる。具体的には、アンロック信号Ｓ＿ＵＬは、ＰＣＭ信号処理をする信号処理回路３７０へ出力される。信号処理回路３７０でＰＣＭ信号処理されたオーディオ信号Ｓ＿Ａは、ＤＡＣ３７１を介してパルス変調回路３３０へ出力される。
【００７０】
また、オーディオクロックについては、パルス変調回路３３０へ出力される第１のオーディオクロックＣＬＫ＿Ａ１と信号処理回路３７０へ出力される第２のオーディオクロックＣＬＫ＿Ａ２の２系統の出力先となっている。そして、信号処理回路３７０は、ＰＬＬ回路３６０からソースクロックＣＬＫ＿Ｓが不安定状態もしくは停止状態になった旨の信号であるアンロック信号Ｓ＿ＵＬのハイ出力を取得すると、ＰＣＭ信号のアッテネートレベルを徐々に下げ、例えば最終的に−∞にするボリューム調整処理を行う。なお、目標とするボリュームレベルは−∞に限らず、３０％であってもよく、特定のレベルに限定する趣旨ではない。そして、そのボリューム調整が終了すると、終了したことを示すＰＣＭ信号制御処理完了信号ＰＦ２を出力制御回路１４０（制御信号入力部１４９）に出力する。そして、出力制御回路１４０はその信号をもとにして、増幅回路１５０をオフする。
【００７１】
具体的な動作について、図１１のタイミングチャートをもとに説明する。本実施の形態では、ソースクロックＣＬＫ＿Ｓが停止したケースについて説明するが、当然に、第１の実施形態と同様にソースクロックＣＬＫ＿Ｓが不安定になったときでも適用できる。
【００７２】
時間Ｔ３０〜Ｔ３１の期間は、ソースクロックＣＬＫ＿Ｓは正常にＰＬＬ回路３６０に入力されている。そして、時間Ｔ３１において、ＰＬＬ回路３６０にソースクロックＣＬＫ＿Ｓの入力がなくなる。すると、ＰＬＬ回路３６０はロック状態を維持する制御ができなくなり、第１及び第２のオーディオクロックＣＬＫ＿Ａ１、ＣＬＫ＿Ａ２が徐々に間延びしていく。そして、時間Ｔ３２でＰＬＬ回路３６０はロックすることができなくなり、アンロック検出器１６６がアンロック信号Ｓ＿ＵＬをハイ出力する。すると、信号処理回路３７０は、時間Ｔ３２〜Ｔ３３の期間でＰＣＭ信号のアッテネートレベルを下げるボリューム調整処理を行う。時間Ｔ３３でボリューム調整処理が終了すると、信号処理回路３７０は出力制御回路１４０へＰＣＭ信号制御処理完了信号ＰＦ２を出力する。そして、そのＰＣＭ信号制御処理完了信号ＰＦ２をもとにして、増幅回路１５０はハイインピーダンス（Ｈｉ−Ｚ）になりオフになる。
【００７３】
以上、本実施形態によると、ソースクロックＣＬＫ＿Ｓが不安定状態もしくは停止状態となっても、即座にオーディオクロック（第１及び第２のオーディオクロックＣＬＫ＿Ａ１、ＣＬＫ＿Ａ２）が停止することはない。そして、ソースクロックＣＬＫ＿Ｓが不安定状態もしくは停止状態となってから、ごく短時間ではあるが、しばらくの間は、正常な周波数に近い周波数でオーディオクロックＣＬＫ＿Ａ（第１及び第２のオーディオクロックＣＬＫ＿Ａ１、ＣＬＫ＿Ａ２）が動作している。このオーディオクロック（第１及び第２のオーディオクロックＣＬＫ＿Ａ１、ＣＬＫ＿Ａ２）が動いている時間を利用して、信号処理回路３７０において、ＰＣＭ信号の制御によるポップノイズ発生防止処理を図ることができる。そして、その処理が終了したことを示すＰＣＭ信号制御処理完了信号ＰＦ２をもとに出力制御回路１４０が増幅回路１５０をオフすることで、ユーザーにとって不快なポップ音を発生させること無く、ソースクロックＣＬＫ＿Ｓの不安定状態／停止状態に起因する増幅回路１５０の破壊を回避することができる。
【００７４】
なお、本実施形態では、信号処理回路３７０とパルス変調回路３３０に供給される第１及び第２のオーディオクロックＣＬＫ＿Ａ１、ＣＬＫ＿Ａ２は、同一のクロック周波数であったが、これに限る趣旨ではない。いずれにせよ、一つのＰＬＬ回路３６０から出力されることで、第１及び第２のオーディオクロックＣＬＫ＿Ａ１、ＣＬＫ＿Ａ２間に同期性が保たれ、両回路の間にＤＡＣ３７１などがないデジタル信号で直結されている場合であっても、データの誤りなく伝送することができる。なお、ＤＡＣ３７１がある場合は、第１及び第２のオーディオクロックＣＬＫ＿Ａ１、ＣＬＫ＿Ａ２は異なるＰＬＬ回路から生成されたものでもよい。
【００７５】
＜第４の実施の形態＞
本実施形態では、上述した第２及び第３の実施形態を組み合わせた技術であり、ＰＬＬ回路が同期できないアンロック状態になると、ボリューム調整処理とポップノイズ発生防止処理がなされる。図１２は、本実施形態に係る音声出力装置４１０の概略構成を示す機能ブロック図である。この音声出力装置４１０は第３の実施形態の音声出力装置３１０と類似の構成であるので、同一構成については同一符号を付して説明を適宜省略し、異なる構成及び動作について説明する。
【００７６】
ＰＬＬ回路４６０がアンロック状態となったときに、ＰＬＬ回路４６０が出力するアンロック信号Ｓ＿ＵＬと、第１及び第２のオーディオクロックＣＬＫ＿Ａ１、ＣＬＫ＿Ａ２の出力先は同一である。異なる点は、信号処理回路４７０におけるボリューム調整処理の終了を示すＰＣＭ信号制御処理完了信号ＰＦ３が、出力制御回路１４０ではなく、Ｄ級アンプ４２０のパルス変調回路４３０へ出力されることにある。さらに、ＰＣＭ信号制御処理完了信号ＰＦ３を取得したパルス変調回路４３０は、第２の実施形態で示したようなポップノイズ発生防止処理を施し、その処理が終了すると、パルス制御処理完了信号ＰＦ４を出力制御回路１４０（制御信号入力部１４９）へハイ出力する。これによって、最終的にハイサイド増幅回路１５０ａとローサイド増幅回路１５０ｂがハイインピーダンス（Ｈｉ−Ｚ）になり、増幅回路１５０がオフする。
【００７７】
具体的な動作について、図１３のタイミングチャートをもとに説明する。本実施の形態では、ソースクロックＣＬＫ＿Ｓが停止したケースについて説明するが、当然に、第１の実施形態と同様にソースクロックＣＬＫ＿Ｓが不安定になったときでも適用できる。
【００７８】
時間Ｔ４０〜Ｔ４１の期間は、ソースクロックＣＬＫ＿Ｓは正常にＰＬＬ回路４６０に入力されている。そして、時間Ｔ４１において、ＰＬＬ回路４６０にソースクロックＣＬＫ＿Ｓの入力がなくなる。すると、ＰＬＬ回路４６０はロック状態を維持する制御ができなくなり、第１及び第２のオーディオクロックＣＬＫ＿Ａ１、ＣＬＫ＿Ａ２が徐々に間延びしていく。そして、時間Ｔ４２でＰＬＬ回路３６０はロックすることができなくなり、アンロック検出器１６６がアンロック信号Ｓ＿ＵＬをハイ出力する。すると、信号処理回路４７０は、時間Ｔ４２〜Ｔ４３の期間でＰＣＭ信号のアッテネートレベルを下げるボリューム調整処理を行う。時間Ｔ４３でボリューム調整処理が終了すると、信号処理回路３７０はパルス変調回路４３０へＰＣＭ信号制御処理完了信号ＰＦ３を出力する。つづいて、パルス変調回路４３０は、時間Ｔ４３〜Ｔ４４の期間において、ポップノイズ発生防止処理を施し、その処理が終了すると出力制御回路１４０（制御信号入力部１４９）へハイ出力する。これによって、最終的にハイサイド増幅回路１５０ａとローサイド増幅回路１５０ｂがハイインピーダンス（Ｈｉ−Ｚ）になり、増幅回路１５０がオフする。
【００７９】
以上、本実施形態によると、ユーザーにとって不快なポップ音を発生させること無く、ソースクロックＣＬＫ＿Ｓの不安定状態／停止状態に起因する増幅回路１５０の破壊を回避することができる。つまり、入力されるオーディオ信号がゼロレベルでなくとも、信号処理回路４７０にてオーディオ信号の不連続性に起因するポップ音をなくし、さらにＤ級アンプ４２０のパルス変調回路４３０でパルスの不連続性に起因するポップ音をなくすことにより、入力されるオーディオ信号が０レベルでなくとも、ユーザーにとって不快な非常に大きなポップ音を全く出すことなく、ソースクロックＣＬＫ＿Ｓが停止した場合の過電流による増幅回路１５０の破壊を防ぐことができる。
【００８０】
＜第５の実施形態＞
第１〜第４の実施形態におけるＰＬＬ回路２６０、３６０、４６０のアンロック検出器１６６からのアンロック信号Ｓ＿ＵＬの出力をハイ及びローの２段階で出力した。しかし、本実施形態では、ロックレンジから外れる前であっても、ソースクロックＣＬＫ＿Ｓの変動状態を出力する。そして、出力先の各回路において、いち早く異音発生防止処理を行う。一般に、ＰＬＬ回路２６０、３６０、４６０は、ソースクロックＣＬＫ＿Ｓの周波数が変動しても、ある程度、ロックしたままソースクロックＣＬＫ＿Ｓの周波数の変動に追従する。すなわちソースクロックＣＬＫ＿Ｓが異常を起こしてから、それが本来追従すべき周波数変動から外れ、アンロックとなりアンロック信号Ｓ＿ＵＬを出力するまでの間に、どうしても時間差が発生する。上述の第１〜第４の実施形態（特に、第２〜第４の実施形態）における処理では、オーディオクロックＣＬＫ＿Ａが正常な周波数に近い状態であるほど、アンロック状態になりにくい。したがって、ソースクロックＣＬＫ＿Ｓが正常であるか疑わしい状態になったときにいち早く上述の実施形態で示した処理を開始することにより、それら処理が始まる前や、処理の途中でオーディオクロックＣＬＫ＿Ａの周期が間延びしすぎて異音となる不具合を防ぐ。
【００８１】
より具体的には、例えば、アンロック検出器１６６は、その検出に用いる信号の一つとして位相比較器１６１で検出した差信号を用い、その差信号に応じた信号を出力する。そして、パルス変調回路２３０、３３０、４３０や信号処理回路３７０、４７０では、その信号に応じたポップノイズ発生防止処理を施す。図１４は、アンロック検出器１６６に入力される差信号（位相差）とアンロック信号Ｓ＿ＵＬの出力レベルの関係を示した図である。位相差がＤ１より小さいときには、アンロック検出器１６６は、ロック領域であると判断して、ローレベル（「ゼロ」）を出力する。位相差がＤ１〜Ｄ５のときには、アンロックの虞がある警告領域として４段階のレベルの信号Ｓ＿ＵＬ１〜４を出力し、位相差がＤ５以上のときは、完全にアンロック状態である旨を示す信号Ｓ＿ＵＬ０を出力する。信号Ｓ＿ＵＬ０が、上述のアンロック信号Ｓ＿ＵＬに相当する。例えば、第２の実施形態の構成及び動作に適用した場合、パルス変調回路２３０では、信号Ｓ＿ＵＬ０がハイになっていなくとも、すなわち、アンロック信号状態になっていなくとも、信号Ｓ＿ＵＬ３がハイになった時点で、図８における時間Ｔ０〜Ｔ５の動作を始める。
【００８２】
＜第６の実施形態＞
上述のように、ソースクロックＣＬＫ＿Ｓの周波数が変動しても、ＰＬＬ回路１６０は、ある程度、ロックしたままソースクロックＣＬＫ＿Ｓの周波数の変動に追従する。しかし、予めソースクロックＣＬＫ＿Ｓの変動が少ないことが分かっている場合、アンロック状態、すなわちフリーラン状態で出力されるオーディオクロックＣＬＫ＿Ａの上限及び下限を設けることで、上述した第１〜第４の実施形態におけるポップノイズ発生防止処理の途中でクロック周期が間延びしすぎて異音となる不具合を防ぐ。そのため、本実施形態では、ＰＬＬ回路１６０のＶＣＯ１６３の電圧に上限及び下限を設けた。図１５は、ＶＣＯ１６３の電圧と出力周波数の関係を示した図である。図示のように、入力電圧がＶ１〜Ｖ２では、ＶＣＯ１６３は、その入力電圧に応じて周波数ｆ１〜ｆ２を出力する。しかし、入力電圧がＶ１未満のときには周波数ｆ１の信号を出力し、Ｖ２より大きいときには周波数ｆ２の信号を出力する。上限及び下限の周波数ｆ１、ｆ２は、ロック状態の周波数又はそのような周波数に近い周波数である。これによって、アンロック（フリーラン）状態でも、ロック状態のオーディオクロックに近い周波数とすることができ、ポップノイズ発生防止処理の途中でクロック周期が間延びしすぎて異音となることを防止できる。
【００８３】
＜第７の実施形態＞
図１７は、本実施形態の音声出力装置１２１０の概略構成を示す機能ブロック図である。この音声出力装置１２１０は、第２の実施形態の音声出力装置２１０（図５参照）の変形例であり、異なる構成はタイマ回路２９０を追加した点にあり、同一の構成については同一符号を付し説明は省略し、以下、異なる構成及び動作について説明する。
【００８４】
音声出力装置１２１０のＰＬＬ回路２６０は、アンロック信号Ｓ＿ＵＬをパルス変調回路２３０とともにタイマ回路２９０へも出力する。そして、タイマ回路２９０は、出力制御回路１４０の制御信号入力部１４９に対して、パルス変調回路２３０から出力されるパルス制御処理完了信号ＰＦ１に代わってパルス制御処理完了時刻通知信号ＴＭ１を出力する。
【００８５】
より具体的には、音声出力装置１２１０のパルス変調回路２３０は、ＰＬＬ回路２６０からアンロック信号Ｓ＿ＵＬを取得すると、図７〜９で説明したように、ポップノイズ防止処理として、変調処理におけるパルスの幅を小さくしたり、パルス周期を徐々に拡げるパルス幅制御処理を行う。そして、タイマ回路２９０には、パルス幅制御処理を行う期間として予め想定される処理時間がタイマ動作時間として記録されている。タイマ回路２９０は、ＰＬＬ回路２６０からアンロック信号Ｓ＿ＵＬを取得するとタイマ動作を開始し、上記のタイマ動作時間となると、タイマ動作を停止するとともにパルス制御処理完了時刻通知信号ＴＭ１を出力制御回路１４０の制御信号入力部１４９に出力する。すると、パルス制御処理完了時刻通知信号ＴＭ１をもとに出力制御回路１４０が増幅回路１５０をオフする。このような構成及び動作によって、第２の実施形態と同様の効果が得られる。
【００８６】
＜第８の実施形態＞
図１８は、本実施形態の音声出力装置１３１０の概略構成を示す機能ブロック図である。この音声出力装置１３１０は、第３の実施形態の音声出力装置３１０（図１０参照）の変形例であり、異なる構成はタイマ回路３９０を追加した点にあり、同一の構成については同一符号を付し説明は省略し、以下、異なる構成及び動作について説明する。
【００８７】
第３の実施形態のＰＬＬ回路３６０は、アンロック信号Ｓ＿ＵＬを信号処理回路３７０へ出力し、信号処理回路３７０はアンロック信号Ｓ＿ＵＬを取得することで開始したボリューム処理を終了すると、ＰＣＭ信号制御処理完了信号ＰＦ２を出力した。本実施形態の音声出力装置１３１０のＰＬＬ回路３６０は、アンロック信号Ｓ＿ＵＬを信号処理回路３７０とともに、タイマ回路３９０へも出力する。そして、第３の実施形態において信号処理回路３７０から出力されるＰＣＭ信号制御処理完了信号ＰＦ２の代わりに、タイマ回路３９０は、出力制御回路１４０の制御信号入力部１４９に対して、ＰＣＭ信号制御処理時刻通知信号ＴＭ２を出力する。
【００８８】
より具体的には、信号処理回路３７０はアンロック信号Ｓ＿ＵＬを取得すると、第３の実施形態と同様に、ＰＣＭ信号のアッテネートレベルを徐々に下げるボリューム調整処理を開始する。また、タイマ回路３９０には、上述のボリューム処理に必要と推定される処理時間がタイマ時間として記憶されている。そして、タイマ回路３９０は、アンロック信号Ｓ＿ＵＬを取得すると、上述のタイマ時間でタイマ動作を開始する。そして、タイマ回路３９０は、上述のタイマ時間になると、出力制御回路１４０の制御信号入力部１４９に対して、ＰＣＭ信号制御処理時刻通知信号ＴＭ２を出力する。すると、ＰＣＭ信号制御処理時刻通知信号ＴＭ２をもとに出力制御回路１４０が増幅回路１５０をオフする。このような構成及び動作によって、第３の実施形態と同様の効果が得られる。
【００８９】
＜第９の実施形態＞
図１９は、本実施形態の音声出力装置１４１０の概略構成を示す機能ブロック図である。この音声出力装置１４１０は、第４の実施形態の音声出力装置４１０（図１２参照）の変形例であり、異なる構成はタイマ回路４９０を追加した点にあり、同一の構成については同一符号を付し説明は省略し、以下、異なる構成及び動作について説明する。
【００９０】
第４の実施形態は、第２及び第３の実施形態を組み合わせた技術であり、ＰＬＬ回路４６０が同期できないアンロック状態になると、ボリューム調整処理とポップノイズ発生防止処理がなされ、それら処理が終了すると、最終的に、パルス変調回路４３０が、パルス制御処理完了信号ＰＦ４を出力制御回路１４０（制御信号入力部１４９）へ出力し、増幅回路１５０がオフとなった。一方、本実施形態は、第７及び第８の実施形態を組み合わせた技術であり、音声出力装置１４１０のＰＬＬ回路４６０が同期できないアンロック状態になるとアンロック信号Ｓ＿ＵＬを信号処理回路４７０とタイマ回路４９０へ出力する。信号処理回路４７０は、第４の実施形態同様にボリューム調整処理を開始する。タイマ回路４９０は、ボリューム調整処理に必要と推定される時間を第１のタイマ時間として設定されており、さらに、ポップノイズ発生防止処理（パルス幅制御処理）に必要とされる時間が第２のタイマ時間として設定されている。タイマ回路４９０は、アンロック信号Ｓ＿ＵＬを取得すると、第１のタイマ時間によるタイマ動作を開始する。第１のタイマ時間になると、タイマ回路４９０は、パルス変調回路４３０へＰＣＭ信号制御処理時刻通知信号ＴＭ３を出力する。つづいて、ＰＣＭ信号制御処理時刻通知信号ＴＭ３を取得したパルス変調回路４３０は、ポップノイズ発生防止処理を開始する。また、タイマ回路４９０は、第２のタイマ時間によるタイマ動作を開始する。そして、第２のタイマ時間になると、タイマ回路４９０は、制御信号入力部１４９に対して、ＰＣＭ信号制御処理時刻通知信号ＴＭ４を出力する。すると、ＰＣＭ信号制御処理時刻通知信号ＴＭ４をもとに出力制御回路１４０が増幅回路１５０をオフする。このような構成及び動作によって、第４の実施形態と同様の効果が得られる。
【００９１】
以上、本発明を実施形態をもとに説明した。この実施形態は例示であり、それらの各構成要素及びその組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【図面の簡単な説明】
【００９２】
【図１】第１の実施形態に係る、音声出力装置の概略構成を示す機能ブロック図である。
【図２】第１の実施形態に係る、ＰＬＬ回路の概略構成を示す機能ブロック図である。
【図３】第１の実施形態に係る、ＰＬＬ回路のＶＣＯのＶ−Ｆ特性を示す図である。
【図４】第１の実施形態に係る、ソースクロックが異常となったときの音声出力装置の処理のタイミングチャートを示す図である。
【図５】第２の実施形態に係る、音声出力装置の概略構成を示す機能ブロック図である。
【図６】第２の実施形態に係る、ソースクロックが異常となったときの音声出力装置の処理のタイミングチャートを示す図である。
【図７】第２の実施形態に係る、ポップノイズ発生防止処理を有するパルス変調回路の機能ブロック図である。
【図８】第２の実施形態に係る、ポップノイズ発生防止処理のタイミングチャートである。
【図９】第２の実施形態に係る、図８に示したポップノイズ発生防止処理の結果として得られる信号波形を例示する図である。
【図１０】第３の実施形態に係る、音声出力装置の概略構成を示す機能ブロック図である。
【図１１】第３の実施形態に係る、ソースクロックが異常となったときの音声出力装置の処理のタイミングチャートを示す図である。
【図１２】第４の実施形態に係る、音声出力装置の概略構成を示す機能ブロック図である。
【図１３】第４の実施形態に係る、ソースクロックが異常となったときの音声出力装置の処理のタイミングチャートを示す図である。
【図１４】第５の実施形態に係る、アンロック検出器に入力される差信号とアンロック信号アンロック信号の出力レベルの関係を示した図である。
【図１５】第６の実施形態に係る、ＰＬＬ回路のＶＣＯの電圧と出力周波数の関係を示した図である。
【図１６】従来技術に係る、ソースクロックが異常となったときの音声出力装置の処理のタイミングチャートを示す図である。
【図１７】第７の実施形態に係る、音声出力装置の概略構成を示す機能ブロック図である。
【図１８】第８の実施形態に係る、音声出力装置の概略構成を示す機能ブロック図である。
【図１９】第９の実施形態に係る、音声出力装置の概略構成を示す機能ブロック図である。
【符号の説明】
【００９３】
１１０、２１０、３１０、４１０、１２１０、１３１０、１４１０  音声出力装置
１２０、２２０、３２０、４２０  Ｄ級アンプ
１３０、２３０、３３０、４３０  パルス変調回路
１４０  出力制御回路
１４０ａ  ハイサイド制御回路
１４０ｂ  ローサイド制御回路
１４１ａ、１４１ｂ  ＮＡＮＤ回路
１４２ａ、１４２ｂ  ＮＯＲ回路
１４８  音声信号入力部
１４９  制御信号入力部
１５０  増幅回路
１５０ａ  ハイサイド増幅回路
１５０ｂ  ローサイド増幅回路
１５１ａ、１５１ｂ  ＰチャネルＦＥＴ
１５２ａ、１５２ｂ  ＮチャネルＦＥＴ
１６０、２６０、３６０、４６０  ＰＬＬ回路
１６１  位相比較器
１６３  ＶＣＯ
１６６  アンロック検出器
２９０、３９０、４９０  タイマ回路
【図１】
2010045726.tif 000003
【図２】
2010045726.tif 000004
【図３】
2010045726.tif 000005
【図４】
2010045726.tif 000006
【図５】
2010045726.tif 000007
【図６】
2010045726.tif 000008
【図７】
2010045726.tif 000009
【図８】
2010045726.tif 000010
【図９】
2010045726.tif 000011
【図１０】
2010045726.tif 000012
【図１１】
2010045726.tif 000013
【図１２】
2010045726.tif 000014
【図１３】
2010045726.tif 000015
【図１４】
2010045726.tif 000016
【図１５】
2010045726.tif 000017
【図１６】
2010045726.tif 000018
【図１７】
2010045726.tif 000019
【図１８】
2010045726.tif 000020
【図１９】
2010045726.tif 000021