(57)【要約】【課題】量子化器入力部での信号振幅の増大を抑えつつ補正することができ、内部ＤＡ変換器を省略することができ、回路全体の低消費電力化を達成することが可能なΔΣ型変調器を提供する。【解決手段】少なくとも一つの積分器ＩＮＴ１１と、積分器ＩＮＴ１１の出力信号を量子化してデジタル信号を出力する量子化器Ｑｕａｎ１１と、内部のループ遅延に起因して発生する非理想的特性を補償する補償部と、補償部が、量子化器Ｑｕａｎ１１の出力端子から量子化器直前の積分器ＩＮＴ１１の入力端子に周波数特性を持たない帰還経路により形成されている。補償部は、量子化器Ｑｕａｎ１１によるデジタル信号をアナログ信号に変換するデジタルアナログ（ＤＡ）変換器ＤＡＣ１１と、ＤＡ変換器の出力端子に直列に接続された容量ＣＤＡＣと、を含み、ループ遅延に起因する入出力間伝達特性の非理想性を補償する機能を有する。【選択図】図１０
2010263483.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つの積分器と、
上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
内部のループ遅延に起因して発生する非理想的特性を補償する補償部と、を有し、
上記補償部が、
上記量子化器の出力端子から上記量子化器直前の積分器の入力端子への帰還経路で形成され、上記量子化器出力から量子化器入力までの帰還経路に周波数特性が存在しない
ΔΣ変調器。
【請求項２】
少なくとも一つの積分器と、
上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
内部のループ遅延に起因して発生する入出力間電圧伝達特性の変化を補償する補償部と、を有し、
上記補償部は、
上記量子化器によるデジタル信号をアナログ信号に変換するデジタルアナログ（ＤＡ）変換器と、
上記ＤＡ変換器の出力端子に接続された容量と、を含む
ΔΣ変調器。
【請求項３】
上記積分器は、
演算増幅器と、
上記演算増幅器の一入力端子と出力端子間に接続された容量と、を含む
請求項２記載のΔΣ変調器。
【請求項４】
上記積分器は、
演算増幅器と、
上記演算増幅器の一入力端子と出力端子間に接続された容量と、を含み、
上記補償部は、
上記ＤＡ変換器の出力端子に対して並列に接続された容量および抵抗と、を含む
請求項２記載のΔΣ変調器。
【請求項５】
上記ＤＡ変換器は、
ＮＲＺ方式であり、上記量子化器の入力端子での信号振幅を制限可能である
請求項２から４のいずれか一に記載のΔΣ変調器。
【請求項６】
アナログ入力信号の入力端子と上記量子化器の入力端子間に複数の積分器が直列に接続され、
上記量子化器によるデジタル信号をアナログ信号に変換して、上記アナログ信号の入力端子側に供給する第２のＤＡ変換器を有する
請求項２から５のいずれか一に記載のΔΣ変調器。
【請求項７】
所望の伝達特性を得るためにＤＡ変換器が量子化器の出力端子から量子化器の入力端子側に接続される上記積分器の入力端子への帰還経路に存在している場合、複数のＤＡ変換器を共有可能である
請求項６記載のΔΣ変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用される連続時間系ΔΣ変調器に関し、特にΔΣ変調器のループ遅延補償回路に関するものである。
【背景技術】
【０００２】
図１は、一般的な連続時間系２次低域通過型ΔΣ変調器の回路図である。
【０００３】
図１のΔΣ変調器１は、積分器ＩＮＴ１，ＩＮＴ２、量子化器Ｑｕａｎ、加算器ＡＤＤ１，ＡＤＤ２、およびデジタルアナログ（ＤＡ）変換器ＤＡＣ１，ＤＡＣ２により構成される。
【０００４】
図１において、ｕはアナログ入力信号を表し、ｖはデジタル出力信号を表している。ａ1とａ2はそれぞれＤＡ変換器ＤＡＣ１とＤＡＣ２の帰還利得を表し、ｃ1とｃ2は積分器ＩＮＴ１とＩＮＴ２の利得を表し、Ｑは量子化器Ｑｕａｎの実効利得を表している。
このとき量子化器Ｑｕａｎにおいて発生する量子化雑音のｖへの雑音伝達関数（ＮＴＦ）は、次式で表され、高域通過型の周波数特性を示す。
【０００５】
【数１】
2010263483.tif 000003
【０００６】
つまり、ΔΣ変調器１において帰還の効果により量子化器で発生する量子化雑音はノイズシェイピングを受け高周波数領域に移されることにより信号帯域内では高いＳＮ比が得られる。
【０００７】
一方、図１中の量子化器ＱｕａｎやＤＡ変換器ＤＡＣ１，ＤＡＣ２に遅延が存在する場合は、上記（式１）が厳密に成り立たなくなり、ノイズシェイピングの効果が薄れＳＮ比の劣化が起こる。また、場合によっては変調器ループが発振することもある。
【０００８】
このΔΣ変調器のループ遅延補償の技術として、たとえば特許文献１，２、および非特許文献１，２に記載された技術が知られている。
【０００９】
図２は、特許文献１に記載された遅延補償機能を含むΔΣ変調器を示す回路図である。
【００１０】
図２のΔΣ変調器２は、量子化器Ｑｕａｎの手前（入力段）においてサンプル・ホールド回路（S/H）ＳＨ１と補償フィルタ（Filter）ＦＬＴ１を用いて帰還をかけることにより伝達関数の補償を行っている。
【００１１】
図３は、図２中に示されたフィルタの回路図を示す図である。
フィルタの伝達関数を適切に定めることによりΔΣ変調器の入出力間伝達関数の補償を行うことができる。
【００１２】
図４は、特許文献２に記載された遅延補償機能を含むΔΣ変調器を示す回路図である。
【００１３】
この構成は、現在遅延補償への対策として主流となっており、量子化器Ｑｕａｎの入力端子に新たなＤＡ変換器ＤＡＣ３を追加して帰還をかけることによりΔΣ変調器３の伝達関数の補償を行っている。
【００１４】
図５は、非特許文献１に記載された遅延補償機能を含むΔΣ変調器を示す回路図である。
【００１５】
図５のΔΣ変調器４は、遅延補償をデジタル信号処理で行う構成となっている。図４のΔΣ変調器３と比較して補償に用いるＤＡ変換器を削減できるかわりにレジスタと加算器が必要となる。
【００１６】
図６は、非特許文献２に記載された遅延補償機能を含むΔΣ変調器を示す回路図である。
【００１７】
この構成は、遅延によるΔΣ変調器５Ａの伝達関数の変化を係数調整により補償している。補償の際に必要となる、量子化器Ｑｕａｎの出力部から量子化器Ｑｕａｎの入力部への周波数特性を持たない経路を積分器ＩＮＴ１に定数項を追加することで実現している。
【００１８】
図７は、定数項付き積分器の回路図である。
この構成では、定数項を実現するために積分器の容量Ｃｉｎｔと直列に抵抗Ｒｉｎｔを接続している。遅延補償に必要な素子は抵抗Ｒｉｎｔのみなので消費電力、回路規模ともに、ここで挙げた提案されている回路の中で最小となる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特表２００２−５２８９８９号公報
【特許文献２】特表２００３−５３４６７９号公報
【非特許文献】
【００２０】
【非特許文献１】“A Low-Noise Low-Voltage CT ΔΣModulator with Digital Compensation of Excess Loop Delay”,IEEE, International Solid-State Circuits Conference, 2005, pp498-499
【非特許文献２】“A 1.8-mW CMOS ΣΔ Modulator with Integrated Mixer for A/D Conversion of IF Signals”, IEEE, Journal of Solid-State Circuits, Vol.35, No.4, April, 2000
【発明の概要】
【発明が解決しようとする課題】
【００２１】
しかしながら、図２のΔΣ変調器２では、抵抗ＲやＳ／Ｈが複数必要となり消費電力や回路規模の増大に繋がる。さらに、図３のフィルタ中に抵抗が複数用いられているため集積回路の製造工程で発生する素子値のばらつきに対する感度が高くなっていることも問題点として挙げられる。
【００２２】
また、図４のΔΣ変調器３の構成では、遅延補償のために新たにＤＡ変換器ＤＡＣ３と量子化器Ｑｕａｎの入力部で信号の加算を行うための加算器ＡＤＤ３を追加する必要があるため消費電力と回路の占有面積の増大が問題点となる。
【００２３】
また、図５のΔΣ変調器４の構成では補償をデジタル処理で行うため実際の設計仕様で要求される計算精度を得るためには多ビットのデータを扱う必要がある。その結果、ΔΣ変調器４では、変調器内の量子化器において本来必要無い多値の構成をとらざるを得なくなり設計が複雑化する問題点がある。
さらに、ΔΣ変調器４では、量子化器Ｑｕａｎの回路規模はビット数に対して指数関数的に増加するため、回路規模の増大も問題点として挙げられる。
【００２４】
また、図６のΔΣ変調器５Ａは、積分器ＩＮＴ１において容量と抵抗が直列接続されているためその接続部から対接地に見える寄生容量（Cp2）の影響により伝達関数が変化する問題点がある。
一般的に浮遊型の容量の両端には接地型寄生容量（Cp1とCp2）が付随するがCp1は積分器の入力端子という低インピーダンスの接点に接続されているため全体特性には影響を与えない。
【００２５】
上記全ての回路の共通の問題点としてΔΣ変調器を連続時間系で構成した場合、量子化器入力部に近い接点に帰還をかけることにより量子化器入力部での信号振幅が大きくなり、クリッピングを防ぐために量子化器の入力電圧範囲が制限されてしまう問題点もある。
これは変調器のループにおいて内側から入力される高周波信号に対して低域通過型のフィルタリングの効果が弱まるためである。
つまり、図６においては、ＤＡ変換器ＤＡＣ２を通る信号に対しては２次の低域通過フィルタがかかるがＤＡ変換器ＤＡＣ１を通る信号に対しては１次の低域通過フィルタがかかる成分とフィルタリングされない成分が合成されて出力される。
このためループの内側にＤＡ変換器が接続されると、ＤＡ変換器から出力される高周波信号がフィルタリングされないまま量子化器入力部に現れる結果、信号振幅が増大するという問題が起こる。
【００２６】
また、量子化器入力部での信号振幅の増加量はＤＡ変換器の出力波形にも依存している。ＤＡ変換器の出力が図８で表される方形波であるとすると周波数スペクトルは、次の（式２）のように表せる。
【００２７】
【数２】
2010263483.tif 000004
【００２８】
ここで、ＤＡ変換器の出力波形としてＮＲＺ方式（Ｘ1）とデューティー比５０％のＲＺ方式（Ｘ2）を考えるとそれぞれの周波数スペクトルは、次の（式３）、（式４）のようになる。
【００２９】
【数３】
2010263483.tif 000005
【００３０】
ここでＴSはサンプリング周波数を表し、Ａ1とＡ2は直流での信号強度を表す。
【００３１】
通常ΔΣ変調器では帰還信号について図８での面積（Ａ×t）が等しくなるように設計を行う。このとき、Ｘ1を採用した時の振幅はＸ2の振幅の２倍となり、上記の（式３）と（式４）を比較すると（式４）で表される信号の方がより高周波領域において強い信号電力を有していることがわかる。
つまり、ＤＡ変換器の出力波形としてＮＲＺ方式ではなくＲＺ方式を選択すると量子化器入力部における信号振幅が増大し量子化器の入力電圧範囲が制限されてしまう。
【００３２】
図９は、遅延補償のためのＤＡ変換器の出力波形と量子化器入力波形の一例を示す図である。
前述のとおりＡRZ>ＡNRZとなり、ＲＺ方式のＤＡ変換器を用いることにより量子化器入力部での信号振幅が増大している。
【００３３】
本発明は、量子化器入力部での信号振幅の増大を抑えつつ補正することができ、内部ＤＡ変換器を省略することができ、回路全体の低消費電力化を達成することが可能なΔΣ型変調器を提供することにある。
【課題を解決するための手段】
【００３４】
本発明の第１の観点のΔΣ変調器は、少なくとも一つの積分器と、上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、内部のループ遅延に起因して発生する非理想的特性を補償する補償部と、を有し、上記補償部が、上記量子化器の出力端子から上記量子化器直前の積分器の入力端子への帰還経路で形成され、上記量子化器出力から量子化器入力までの帰還経路に周波数特性が存在しない。
好適には、ΔΣ変調器は、少なくとも一つの積分器と、上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、内部のループ遅延に起因して発生する入出力間電圧伝達特性の変化を補償する補償部と、を有し、上記補償部は、上記量子化器によるデジタル信号をアナログ信号に変換するデジタルアナログ（ＤＡ）変換器と、上記ＤＡ変換器の出力端子に接続された容量と、を含む。
【発明の効果】
【００３５】
本発明によれば、量子化器入力部での信号振幅の増大を抑えつつ補正することができ、内部ＤＡ変換器を省略することができ、回路全体の低消費電力化を達成することができる。
【図面の簡単な説明】
【００３６】
【図１】一般的な連続時間系２次低域通過型ΔΣ変調器の回路図である。
【図２】特許文献１に記載された遅延補償機能を含むΔΣ変調器を示す回路図である。
【図３】図２中に示されたフィルタの回路図を示す図である。
【図４】特許文献２に記載された遅延補償機能を含むΔΣ変調器を示す回路図である。
【図５】非特許文献１に記載された遅延補償機能を含むΔΣ変調器を示す回路図である。
【図６】非特許文献１に記載された遅延補償機能を含むΔΣ変調器を示す回路図である。
【図７】定数項付き積分器の回路図である。
【図８】ＤＡ変換器の出力波形の一例を示す図である。
【図９】遅延補償のためのＤＡ変換器の出力波形と量子化器入力波形の一例を示す図である。
【図１０】本発明の第１の実施形態に係るループ遅延補償を含んだΔΣ変調器の概略構成を示す図である。
【図１１】図１０中の破線で示す部分の具体的な回路図である。
【図１２】本発明の第１の実施形態に係るループ遅延補償を含んだΔΣ変調器の具体的な構成例を示す図である。
【図１３】本発明の第２の実施形態に係るループ遅延補償を含んだΔΣ変調器の概略構成を示す図である。
【図１４】本発明の第２の実施形態に係るループ遅延補償を含んだΔΣ変調器の具体的な構成例を示す図である。
【図１５】本発明の第３の実施形態に係るループ遅延補償を含んだΔΣ変調器の概略構成を示す図である。
【図１６】本発明の第３の実施形態に係るループ遅延補償を含んだΔΣ変調器の具体的な構成例を示す図である。
【図１７】ノイズシェイピング特性を示す図である。
【発明を実施するための形態】
【００３７】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態
２・第２の実施形態
３．第３の実施形態
【００３８】
＜１．第１の実施形態＞
［ΔΣ変調器の第１の概略構成］
図１０は、本発明の第１の実施形態に係るループ遅延補償を含んだΔΣ変調器の概略構成を示す図である。
【００３９】
本第１の実施形態に係るΔΣ変調器１０は、図１０に示すように、第１の積分器ＩＮＴ１１、第２の積分器ＩＮＴ１２、量子化器Ｑｕａｎ１１、補償部を形成する第１の加算器ＡＤＤ１１、および第２の加算器ＡＤＤ１２を有する。
ΔΣ変調器１０は、第１のＤＡ変換器ＤＡＣ１１、および第２のＤＡ変換器ＤＡＣ１２を有する。
【００４０】
図１０において、ｕはアナログ入力信号を表し、Ｔｕはアナログ信号の入力端子を表し、ｖはデジタル出力信号を表し、ＴＶはデジタル信号の出力端子を表している。（ａ1＋ｋｓ）は第１のＤＡ変換器ＤＡＣ１１の帰還利得を表し、ａ2は第２のＤＡ変換器ＤＡＣ１２の帰還利得を表している。
ｃ1とｃ2は第１の積分器ＩＮＴ１１と第２の積分器ＩＮＴ１２の利得を表し、Ｑは量子化器Ｑｕａｎ１１の実効利得を表している。
【００４１】
ΔΣ変調器１０において、第２の加算器ＡＤＤ１２の第１入力端子がアナログ信号の入力端子Ｔｕに接続され、第２入力端子が第２のＤＡ変換器ＤＡＣ１２の出力に接続されている。
第２の加算器ＡＤＤ１２の出力が第２の積分器ＩＮＴ１２の入力に接続され、第２の積分器ＩＮＴ１２の出力が第１の加算器ＡＤＤ１１の第１入力端子に接続されている。
第１の加算器ＡＤＤ１１の第２入力端子が第１のＤＡ変換器ＤＡＣ１１の出力に接続され、第１の加算器ＡＤＤ１１の出力が第１の積分器ＩＮＴ１１の入力に接続されている。
第１の積分器ＩＮＴ１１の出力が量子化器Ｑｕａｎ１１の入力に接続されている。
量子化器Ｑｕａｎ１１の出力がデジタル信号の出力端子Ｔｖに接続され、このデジタル信号は第１のＤＡ変換器ＤＡＣ１１および第２のＤＡ変換器ＤＡＣ１２に帰還（フィードバック）されている。
【００４２】
図１１は、図１０中の破線で示す部分の具体的な回路図である。
【００４３】
図１１においては、第１の加算器ＡＤＤ１１、および第１の積分器ＩＮＴ１１が、具体的な回路構成で示されている。
【００４４】
第２の積分器ＩＮＴ１２は、その出力部に抵抗Ｒｆｂ、および出力端子Ｔｖ１を有する。
第１のＤＡ変換器ＤＡＣ１１は、その出力部に抵抗ＲＤＡＣ、容量ＣＤＡＣ、および出力端子ＴＶＤＡＣを有する。
第１の積分器ＩＮＴ１１は、演算増幅器（オペアンプ）ＯＰＡ１１、容量Ｃｉｎｔ、および出力端子ＴＶＱＩＮを有する。
【００４５】
抵抗Ｒｆｂの一端は第２の積分器ＩＮＴ１２の出力端子Ｔｖ１に接続され、他端は第１の積分器ＩＮＴ１１が有するオペアンプＯＰＡ１１の非反転入力（＋）に接続されている。
【００４６】
第１のＤＡ変換器ＤＡＣ１１の出力部において、抵抗ＲＤＡＣの一端が出力端子ＴＶＤＡＣに接続され、他端が抵抗Ｒｆｂの他端に接続されている。
容量ＣＤＡＣの一端（一電極）が出力端子ＴＶＤＡＣに接続され、他端（他電極）が抵抗Ｒｆｂの他端および抵抗ＲＤＡＣの他端に接続されている。
そして、抵抗Ｒｆｂの他端、抵抗ＲＤＡＣの他端、および容量ＣＤＡＣの他端の接続点により、ワイヤードオアによる第１の加算器ＡＤＤ１１が形成されている。
【００４７】
第１の積分器ＩＮＴ１１は、オペアンプＯＰＡ１１の非反転入力端子（＋）が第１の加算器ＡＤＤ１１の出力端子に接続されている。
オペアンプＯＰＡ１１の反転入力端子（−）は基準電位であるグランドＧＮＤに接続されている。
そして、容量ＣｉｎｔがオペアンプＯＰＡ１１の出力端子と非反転入力端子（＋）間に接続されている。
【００４８】
本実施形態のΔΣ変調器１０においては、基本的に、第１のＤＡ変換器ＤＡＣ１１の利得を（ａ1＋ｋｓ）とすることで、遅延補償のための周波数特性を持たない帰還経路が実現されている。
第１のＤＡ変換器ＤＡＣ１１の利得の変更は、図１１に示すとおり、ＤＡ変換された電圧ＶＤＡＣの出力端子ＴＶＤＡＣに抵抗ＲＤＡＣと並列に容量ＣＤＡＣを接続することで実現されている。
このため、図６の回路と同様に受動素子が必要となるだけで、新たな回路を追加する必要がなく消費電力と回路規模の増加を防ぐことができる。
また、図１１の回路において全ての素子が低インピーダンスの接点である電圧源やオペアンプＯＰＡ１１の入出力端子に接続されているため、接地型寄生容量Ｃｐ１とＣｐ２の影響を受けにくい回路構成となっている。
この時、第１のＤＡ変換器ＤＡＣ１１は、前述したとおり量子化器Ｑｕａｎ１１の入力部での信号振幅を制限するために高周波領域での信号電力が弱くなるＮＲＺ方式で構成される。
【００４９】
［ΔΣ変調器の第１の具体的構成］
図１２は、本発明の第１の実施形態に係るループ遅延補償を含んだΔΣ変調器の具体的な構成例を示す図である。
【００５０】
図１２のΔΣ変調器１０Ａは、連続時間系２次１ビットフィードバック型ΔΣ変調器として形成されている。
【００５１】
図１２のΔΣ変調器１０Ａは、差動の入力信号を受信する回路として構成されている。
図１２において、Ｖｉｎｐは正側アナログ入力信号を、Ｖｉｎｍは負側アナログ信号を、Ｖｏｕｔはデジタル出力信号をそれぞれ表している。
また、Ｖｒｅｆｐ，Ｖｒｅｆｍは第１のＤＡ変換器ＤＡＣ１１Ａおよび第２のＤＡ変換器，ＤＡＣ１２Ａの基準電圧を、Ｖｃｋはクロック信号をそれぞれ表している。
【００５２】
ΔΣ変調器１０Ａは、図１２に示すように、第１のアナログ信号入力端子ＴＶｉｎｐ、第２のアナログ信号入力端子ＴＶｉｎｍ、第１の基準電圧入力端子ＴＶｒｅｆｐ、第２の基準電圧入力端子ＴＶｒｅｆｍ、クロック入力端子ＴＶｃｋを有する。
また、ΔΣ変調器１０Ａは、入力抵抗Ｒｉｎ１，Ｒｉｎ２、デジタル信号の出力端子ＴＶｏｕｔを有する。
ΔΣ変調器１０Ａは、第１のＤＡ変換器ＤＡＣ１１Ａの第１の出力端子ＴＶＤＡＣ１に対して並列に接続された抵抗ＲＤＡＣ１および容量ＣＤＡＣ１、並びに、第２の出力端子ＴＶＤＡＣ２に対して並列に接続された抵抗ＲＤＡＣ２および容量ＣＤＡＣ２を有する。
ΔΣ変調器１０Ａは、第２のＤＡ変換器ＤＡＣ１２Ａの第１の出力端子ＴＶＤＡＣ３に対し接続された抵抗ＲＤＡＣ３、並びに、第２の出力端子ＴＶＤＡＣ４に対して接続された抵抗ＲＤＡＣ４を有する。
ΔΣ変調器１０Ａは、第２の積分器ＩＮＴ１２Ａの出力部に、第１の加算器ＡＤＤ１１Ａおよび、第１のＤＡ変換器ＤＡＣ１１Ａの抵抗ＲＤＡＣ１および容量ＣＤＡＣ１、並びに、抵抗ＲＤＡＣ２および容量ＣＤＡＣ２に接続された抵抗Ｒｆｂ１，Ｒｆｂ２を有する。
【００５３】
第１の加算器ＡＤＤ１１Ａは、抵抗Ｒｆｂ１、抵抗ＲＤＡＣ１、および容量ＣＤＡＣ１の接続点により第１端子ＴＡＤＤ１が形成され、抵抗Ｒｆｂ２、抵抗ＲＤＡＣ２、および容量ＣＤＡＣ２の接続点により第２端子ＴＡＤＤ２が形成されている。
第２の加算器ＡＤＤ１２Ａは、抵抗Ｒｉｎ１、抵抗ＲＤＡＣ４の接続点により第３端子ＴＡＤＤ３が形成され、抵抗Ｒｉｎ２、抵抗ＲＤＡＣ３の接続点により第４端子ＴＡＤＤ４が形成されている。
【００５４】
第１の積分器ＩＮＴ１１Ａは、差動入出力のオペアンプＯＰＡ１１Ａ、および容量Ｃｉｎｔ１，Ｃｉｎｔ２を有する。
オペアンプＯＰＡ１１Ａは、負側入力端子（反転入力端子−）が第１の加算器ＡＤＤ１１Ａの第１端子ＴＡＤＤ１に接続され、正側入力端子（非反転入力端子＋）が第１の加算器ＡＤＤ１１Ａの第２端子ＴＡＤＤ２に接続されている。
オペアンプＯＰＡ１１Ａの正側出力端子が量子化器Ｑｕａｎ１１Ａの正側入力端子に接続され、負側出力端子が量子化器Ｑｕａｎ１１Ａの負側入力端子に接続されている。
そして、オペアンプＯＰＡ１１Ａの正側出力端子と負側入力端子間に容量Ｃｉｎｔ１が接続されている。
オペアンプＯＰＡ１１Ａの負が出力端子と正側出力端子間に容量Ｃｉｎｔ２が接続されている。
【００５５】
第２の積分器ＩＮＴ１２Ａは、差動入出力のオペアンプＯＰＡ１２Ａ、および容量Ｃｉｎｔ３，Ｃｉｎｔ４を有する。
オペアンプＯＰＡ１２Ａは、負側入力端子（反転入力端子−）が第２の加算器ＡＤＤ１２Ａの第３端子ＴＡＤＤ３に接続され、正側入力端子（非反転入力端子＋）が第２の加算器ＡＤＤ１２Ａの第４端子ＴＡＤＤ４に接続されている。
オペアンプＯＰＡ１２Ａの正側出力端子が抵抗Ｒｆｂ１に接続され、負側出力端子が抵抗Ｒｆｂ２に接続されている。
そして、オペアンプＯＰＡ１２Ａの正側出力端子と負側入力端子間に容量Ｃｉｎｔ３が接続されている。
オペアンプＯＰＡ１２Ａの負側出力端子と正側出力端子間に容量Ｃｉｎｔ４が接続されている。
【００５６】
第１のＤＡ変換器ＤＡＣ１１Ａは、図１２に示すように、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４を有する。
スイッチＳＷ１の端子ａは第１の出力端子ＴＶＤＡＣ１に接続され、端子ｂはスイッチＳＷ２の端子ａに接続されている。
スイッチＳＷ２の端子ｂは第１の基準電圧入力端子ＴＶｒｅｆｐに接続され、端子ｃは第２の基準電圧入力端子ＴＶｒｅｆｍに接続されている。
スイッチＳＷ３の端子ａは第２の出力端子ＴＶＤＡＣ２に接続され、端子ｂはスイッチＳＷ４の端子ａに接続されている。
スイッチＳＷ４の端子ｂは第１の基準電圧入力端子ＴＶｒｅｆｐに接続され、端子ｃは第２の基準電圧入力端子ＴＶｒｅｆｍに接続されている。
【００５７】
第２のＤＡ変換器ＤＡＣ１２Ａは、図１２に示すように、スイッチＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８を有する。
スイッチＳＷ５の端子ａは第３の出力端子ＴＶＤＡＣ３に接続され、端子ｂはスイッチＳＷ６の端子ａに接続されている。
スイッチＳＷ６の端子ｂは第１の基準電圧入力端子ＴＶｒｅｆｐに接続され、端子ｃは第２の基準電圧入力端子ＴＶｒｅｆｍに接続されている。
スイッチＳＷ７の端子ａは第４の出力端子ＴＶＤＡＣ４に接続され、端子ｂはスイッチＳＷ８の端子ａに接続されている。
スイッチＳＷ８の端子ｂは第１の基準電圧入力端子ＴＶｒｅｆｐに接続され、端子ｃは第２の基準電圧入力端子ＴＶｒｅｆｍに接続されている。
【００５８】
このような構成を有する図１２のΔΣ変調器１０Ａは、上述したように、連続時間系２次１ビットフィードバック型ΔΣ変調器として形成され、第１のＤＡ変換器ＤＡＣ１１Ａが２段目の帰還ＤＡ変換器とループ遅延補償の役割を兼ねている。
【００５９】
第１のＤＡ変換器ＤＡＣ１１Ａおよび第２のＤＡ変換器ＤＡＣ１２Ａは、クロック信号Ｖｃｋに同期し出力電圧を発生する。
第１のＤＡ変換器ＤＡＣ１１Ａおよび第２のＤＡ変換器ＤＡＣ１２Ａの出力電圧はΔΣ変調器１０Ａの出力デジタル信号Ｖｏｕｔのレベルによって決定される。
出力デジタル信号Ｖｏｕｔがハイレベル（High）のときは、負側基準電圧Ｖｒｅｆｍが選択され、ΔΣ変調器１０Ａの出力を下げる向きに動作する。
一方、出力デジタル信号Ｖｏｕｔがローレベル（Low）のときは、正側基準電圧Ｖｒｅｆｐが選択され、ΔΣ変調器１０Ａの出力を上昇させるように動作する。
【００６０】
本第１の実施形態によれば、連続時間系ΔΣ型変調器（ＡＤ変換器）において各回路ブロックで発生する伝搬遅延に起因するループ遅延によるΔΣ変調器の入出力間電圧伝達特性の変化をＮＲＺ方式のＤＡ変換器を用いている。これにより、積分項が存在しない信号経路を追加することにより量子化器入力部での信号振幅の増大を抑えつつ補正することができる。
【００６１】
＜２．第２の実施形態＞
［ΔΣ変調器の第２の概略構成］
図１３は、本発明の第２の実施形態に係るループ遅延補償を含んだΔΣ変調器の概略構成を示す図である。
【００６２】
本第２の実施形態に係るΔΣ変調器１０Ｂが第１の実施形態に係るΔΣ変調器１０（１０Ａ）と異なる点は、第２の積分器ＩＮＴ１２の入力側と第２の加算器ＡＤＤ１２の出力との間に第３の積分器ＩＮＴ１３および第４の積分器ＩＮＴ１４を配置したことにある。
また、本第２の実施形態に係るΔΣ変調器１０Ｂでは、第４の積分器ＩＮＴ１４の出力に係数ｂ１が掛けられた後第１の加算器ＡＤＤ１１に入力されるようにフィードフォワード経路が追加されている。
同様に、本第２の実施形態に係るΔΣ変調器１０Ｂでは、第３の積分器ＩＮＴ１３の出力に係数ｂ２が掛けられた後第１の加算器ＡＤＤ１１に入力されるようにフィードフォワード経路が追加されている。
【００６３】
［ΔΣ変調器の第２の具体的構成］
図１４は、本発明の第２の実施形態に係るループ遅延補償を含んだΔΣ変調器の具体的な構成例を示す図である。
【００６４】
図１４のΔΣ変調器１０Ｃは、連続時間系４次２ビットでフィードバックとフィードフォワードを合わせたΔΣ変調器として形成されている。
ΔΣ変調器１０Ｃは、基本的に、図１２の回路に、さらに第３の積分器ＩＮＴ１３Ｃ、第４の積分器ＩＮＴ１４Ｃを有する。
ΔΣ変調器１０Ｃは、第３の積分器ＩＮＴ１３Ｃの出力と第２の積分器ＩＮＴ１２Ａ間に接続された抵抗Ｒｆｂ３，Ｒｆｂ４、第４の積分器ＩＮＴ１４Ｃの出力と第３の積分器ＩＮＴ１３Ｃの入力間に接続された抵抗Ｒｆｂ５，Ｒｆｂ６を有する。
さらに、ΔΣ変調器１０Ｃは、フィードフォワード経路を構成するための抵抗Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４を有する。
【００６５】
第３の積分器ＩＮＴ１３Ｃは、差動入出力のオペアンプＯＰＡ１３Ｃ、および容量Ｃｉｎｔ５，Ｃｉｎｔ６を有する。
オペアンプＯＰＡ１３Ｃは、負側入力端子（反転入力端子−）が抵抗Ｒｆｂ５の一端に接続され、正側入力端子（非反転入力端子＋）が抵抗Ｒｆｂ６の一端に接続されている。
オペアンプＯＰＡ１３Ｃの正側出力端子と抵抗Ｒｆｂ３の一端に接続され、負側出力端子が抵抗Ｒｆｂ４の一端に接続されている。
オペアンプＯＰＡ１３Ｃの正側出力端子が抵抗Ｒｆｂ３の一端との接続点は抵抗Ｒ１３を介して第１の加算器ＡＤＤ１１Ａの第２端子ＴＡＤＤ２に接続されている。
オペアンプＯＰＡ１３Ｃの負側出力端子と抵抗Ｒｆｂ４の一端との接続点は抵抗Ｒ１４を介して第１の加算器ＡＤＤ１１Ａの第１端子ＴＡＤＤ１に接続されている。
そして、オペアンプＯＰＡ１３Ｃの正側出力端子と負側入力端子間に容量Ｃｉｎｔ５が接続されている。
オペアンプＯＰＡ１３Ｃの負側出力端子と正側入力端子間に容量Ｃｉｎｔ６が接続されている。
抵抗Ｒｆｂ３の他端が第２の積分器ＩＮＴ１２ＡのオペアンプＯＰＡ１２Ａの負側入力端子に接続され、抵抗Ｒｆｂ４の他端が第２の積分器ＩＮＴ１２ＡのオペアンプＯＰＡ１２Ａの正側入力端子に接続されている。
【００６６】
第４の積分器ＩＮＴ１４Ｃは、差動入出力のオペアンプＯＰＡ１４Ｃ、および容量Ｃｉｎｔ７，Ｃｉｎｔ８を有する。
オペアンプＯＰＡ１３Ｃは、負側入力端子（反転入力端子−）が第２の加算器ＡＤＤ１２Ａの第３端子ＴＡＤＤ３に接続され、正側入力端子（非反転入力端子＋）が第２の加算器ＡＤＤ１２Ａの第４端子ＴＡＤＤ４に接続されている。
オペアンプＯＰＡ１４Ｃの正側出力端子が抵抗Ｒｆｂ５の他端に接続され、負側出力端子が抵抗Ｒｆｂ６の他端に接続されている。
オペアンプＯＰＡ１４Ｃの正側出力端子と抵抗Ｒｆｂ５の他端との接続点は抵抗Ｒ１２を介して第１の加算器ＡＤＤ１１Ａの第１端子ＴＡＤＤ１に接続されている。
オペアンプＯＰＡ１４Ｃの負側出力端子と抵抗Ｒｆｂ６の他端との接続点は抵抗Ｒ１１を介して第２の加算器ＡＤＤ１１Ａの第２端子ＴＡＤＤ２に接続されている。
そして、オペアンプＯＰＡ１４Ｃの正側出力端子と負側入力端子間に容量Ｃｉｎｔ７が接続されている。
オペアンプＯＰＡ１４Ｃの負側出力端子と正側入力端子間に容量Ｃｉｎｔ８が接続されている。
【００６７】
本第２の実施形態に係るΔΣ変調器１０Ｃにおいて、量子化器Ｑｕａｎ１１Ｃ、第１のＤＡ変換器ＤＡＣ１１Ｃ、および第２のＤＡ変換器ＤＡＣ１２Ｃは、２ビット構成となる。
【００６８】
第１のＤＡ変換器ＤＡＣ１１Ｃおよび第２のＤＡ変換器ＤＡＣ１２Ｃは、図１２に示したスイッチ群を２２−１個並列に接続することで実現することができる。
したがって、本実施形態のΔΣ変調器１０〜１０Ｃは、多ビットのΔΣ変調器として容易に用いることができる。
ΔΣ変調器の設計においては安定性を確保するためにフィードバックかフィードフォワードの形をとることになるが、この実施形態で示す通り回路の構成にかかわらず本発明を適用することが可能である。
【００６９】
＜３．第３の実施形態＞
［ΔΣ変調器の第３の概略構成］
図１５は、本発明の第３の実施形態に係るループ遅延補償を含んだΔΣ変調器の概略構成を示す図である。
【００７０】
本第３の実施形態に係るΔΣ変調器１０Ｄは、２次１ビット複素型ΔΣ変調器として形成されている。
このΔΣ変調器１０Ｄにおいて、第１のＤＡ変換器ＤＡＣ１１Ｄは、帰還利得が［ａ1＋ｋ（ｓ−ｊω）］とすることで、遅延補償のための周波数特性を持たない帰還経路が実現されている。
また、第１の積分器ＩＮＴ１１Ｄの出力側に第３の加算器ＡＤＤ１３が配置され、第２の積分器ＩＮＴ１２Ｄの出力が係数ｂ１で第３の加算器ＡＤＤ１３側にフィードフォワードされている。
【００７１】
［ΔΣ変調器の第３の具体的構成］
図１６は、本発明の第３の実施形態に係るループ遅延補償を含んだΔΣ変調器の具体的な構成例を示す図である。
【００７２】
図１６のΔΣ変調器１０Ｅは、２次１ビット複素型ΔΣ変調器として形成されている。複素型のΔΣ変調器は低域通過型のΔΣ変調器を２つ用いて両者の間に通過帯域を遷移させるための帰還経路を設けることで実現できる。
なお、この実施形態では量子化器の手前で電流による加算を行っているため前記第１および第２の実施形態とは異なり電流入力型の量子化器Ｑｕａｎ１１ＥＩ、Ｑｕａｎ１１ＥＱを用いる構成となっている。
【００７３】
図１６のΔΣ変調器１０Ｅは、同相信号（Ｉ信号）と直交信号（Ｑ信号）を取り扱うことが可能に構成される。
また、図１６のΔΣ変調器１０Ｅは、差動の入力信号を受信する回路として構成されている。図１６の構成において、図１２と同様の構成部分は理解を容易にするために同様の符号をもって表す。
図１６において、ＶＩ,ｉｎｐ、ＶＱ,ｉｎｐは正側アナログ入力信号を、ＶＩ,ｉｎm、ＶＱ,ｉｎｍは負側アナログ入力信号を、ＶＩ,ｏｕｔ、ＶＱ,ｏｕｔはデジタル出力信号をそれぞれ表している。
【００７４】
ΔΣ変調器１０Ｅは、図１６に示すように、Ｉ信号処理側において、第１のアナログ信号入力端子ＴＶＩｉｎｐ、第２のアナログ信号入力端子ＴＶＩｉｎｍ、デジタル信号の出力端子ＴＶＩｏｕｔを有する。
また、ΔΣ変調器１０Ｅは、Ｉ信号処理側において、入力抵抗ＲＩｉｎ１，ＲＩｉｎ２を有する。
そして、ΔΣ変調器１０Ｅは、Ｉ信号処理側において、量子化器Ｑｕａｎ１１ＥＩ、第１の積分器ＩＮＴ１１ＡＩ、および第２の積分器ＩＮＴ１２ＡＩを有する。
ΔΣ変調器１０Ｅは、Ｉ信号処理側において、デジタルＩ信号用の第１のＤＡ変換器ＤＡＣ１１ＡＩ１、デジタルＱ信号用に第１のＤＡ変換器ＤＡＣ１１ＡＩ２を有する。
ΔΣ変調器１０Ｅは、Ｉ信号処理側において、第２のＤＡ変換器ＤＡＣ１２ＡＩ、第１の加算器ＡＤＤ１１ＡＩ、および第２の加算器ＡＤＤ１２ＡＩを有する。
ΔΣ変調器１０Ｅは、Ｉ信号用第１のＤＡ変換器ＤＡＣ１１ＡＩ１の第１の出力端子ＴＶＩＤＡＣ１に対して並列に接続された抵抗ＲＩＤＡＣ１および容量ＣＩＤＡＣ１を有する。
ΔΣ変調器１０Ｅは、第２の出力端子ＴＶＩＤＡＣ２に対して並列に接続された抵抗ＲＩＤＡＣ２および容量ＣＩＤＡＣ２を有する。
ΔΣ変調器１０Ｅは、Ｑ信号用第１のＤＡ変換器ＤＡＣ１１ＡＩ２の第１の出力端子ＴＶＩＤＡＣ１Ｑに対して並列に接続された抵抗ＲＩＤＡＣ１Ｑおよび容量ＣＩＤＡＣ１Ｑを有する。
ΔΣ変調器１０Ｅは、第２の出力端子ＴＶＩＤＡＣ２Ｑに対して並列に接続された抵抗ＲＩＤＡＣ２Ｑおよび容量ＣＩＤＡＣ２Ｑを有する。
ΔΣ変調器１０Ｅは、第２のＤＡ変換器ＤＡＣ１２ＡＩの第１の出力端子ＴＶＩＤＡＣ３に対し接続された抵抗ＲＩＤＡＣ３、並びに、第２の出力端子ＴＶＩＤＡＣ４に対して接続された抵抗ＲＩＤＡＣ４を有する。
【００７５】
ΔΣ変調器１０Ｅは、図１６に示すように、ＱＩ信号処理側において、第３のアナログ信号入力端子ＴＶＱｉｎｐ、第４のアナログ信号入力端子ＴＶＱｉｎｍ、デジタル信号の出力端子ＴＶＱｏｕｔを有する。
また、ΔΣ変調器１０Ｅは、Ｑ信号処理側において、入力抵抗ＲＱｉｎ１，ＲＱｉｎ２を有する。
そして、ΔΣ変調器１０Ｅは、Ｑ信号処理側において、量子化器Ｑｕａｎ１１ＥＱ、第１の積分器ＩＮＴ１１ＡＱ、および第２の積分器ＩＮＴ１２ＡＱを有する。
ΔΣ変調器１０Ｅは、Ｑ信号処理側において、デジタルＱ信号用の第１のＤＡ変換器ＤＡＣ１１ＡＱ１、デジタルＩ信号用に第１のＤＡ変換器ＤＡＣ１１ＡＱ２を有する。
ΔΣ変調器１０Ｅは、Ｑ信号処理側において、第２のＤＡ変換器ＤＡＣ１２ＡＱ、第１の加算器ＡＤＤ１１ＡＱ、および第２の加算器ＡＤＤ１２ＡＱを有する。
ΔΣ変調器１０Ｅは、Ｑ信号用第１のＤＡ変換器ＤＡＣ１１ＡＱ１の第１の出力端子ＴＶＱＤＡＣ１に対して並列に接続された抵抗ＲＱＤＡＣ１および容量ＣＱＤＡＣ１を有する。
ΔΣ変調器１０Ｅは、第２の出力端子ＴＶＱＤＡＣ２に対して並列に接続された抵抗ＲＱＤＡＣ２および容量ＣＱＤＡＣ２を有する。
ΔΣ変調器１０Ｅは、Ｉ信号用第１のＤＡ変換器ＤＡＣ１１ＡＱ２の第１の出力端子ＴＶＱＤＡＣ１Ｉに対して並列に接続された抵抗ＲＱＤＡＣ１Ｉおよび容量ＣＱＤＡＣ１Ｉを有する。
ΔΣ変調器１０Ｅは、第２の出力端子ＴＶＱＤＡＣ２Ｉに対して並列に接続された抵抗ＲＱＤＡＣ２Ｉおよび容量ＣＱＤＡＣ２Ｉを有する。
ΔΣ変調器１０Ｅは、第２のＤＡ変換器ＤＡＣ１２ＡＱの第１の出力端子ＴＶＱＤＡＣ３に対し接続された抵抗ＲＱＤＡＣ３、並びに、第２の出力端子ＴＶＱＤＡＣ４に対して接続された抵抗ＲＱＤＡＣ４を有する。
【００７６】
なお、図１６において、各部の基本的な構成は、図１２と同様であることから詳細な構成については省略する。
【００７７】
さらに、ΔΣ変調器１０Ｅは、電圧信号を電流変換する電圧電流（ＶＩ）変換器ＶＩＣ１〜ＶＩＣ１２が配置されている。
【００７８】
ＶＩ変換器ＶＩＣ１は、Ｉ側第２の積分器ＩＮＴ１２ＡＩの出力を電圧から電流に変換してＱ側の第２の加算器ＡＤＤ１２ＡＱに供給する。
ＶＩ変換器ＶＩＣ２は、Ｑ側第２の積分器ＩＮＴ１２ＡＱの出力を電圧から電流に変換してＩ側の第２の加算器ＡＤＤ１２ＡＩに供給する。
ＶＩ変換器ＶＩＣ３は、Ｉ側第１の積分器ＩＮＴ１１ＡＩの出力を電圧から電流に変換してＱ側の第１の加算器ＡＤＤ１１ＡＱに供給する。
ＶＩ変換器ＶＩＣ４は、Ｑ側第１の積分器ＩＮＴ１１ＡＱの出力を電圧から電流に変換してＩ側の第１の加算器ＡＤＤ１１ＡＩに供給する。
【００７９】
ＶＩ変換器ＶＩＣ５は、Ｉ側第１の積分器ＩＮＴ１１ＡＩの出力を電圧から電流に変換してＩ側の第３の加算器ＡＤＤ１３ＡＩに供給する。
ＶＩ変換器ＶＩＣ６は、Ｉ側第１の積分器ＩＮＴ１１ＡＩの出力を電圧から電流に変換してＱ側の第３の加算器ＡＤＤ１３ＡＱに供給する。
ＶＩ変換器ＶＩＣ７は、Ｑ側第１の積分器ＩＮＴ１１ＡＱの出力を電圧から電流に変換してＩ側の第３の加算器ＡＤＤ１３ＡＩに供給する。
ＶＩ変換器ＶＩＣ８は、Ｑ側第１の積分器ＩＮＴ１１ＡＱの出力を電圧から電流に変換してＱ側の第３の加算器ＡＤＤ１３ＡＱに供給する。
【００８０】
ＶＩ変換器ＶＩＣ９は、Ｉ側第２の積分器ＩＮＴ１２ＡＩの出力を電圧から電流に変換してＩ側の第３の加算器ＡＤＤ１３ＡＩに供給する。
ＶＩ変換器ＶＩＣ１０は、Ｉ側第２の積分器ＩＮＴ１２ＡＩの出力を電圧から電流に変換してＱ側の第３の加算器ＡＤＤ１３ＡＱに供給する。
ＶＩ変換器ＶＩＣ１１は、Ｑ側第２の積分器ＩＮＴ１２ＡＱの出力を電圧から電流に変換してＩ側の第３の加算器ＡＤＤ１３ＡＩに供給する。
ＶＩ変換器ＶＩＣ１２は、Ｑ側第２の積分器ＩＮＴ１２ＡＱの出力を電圧から電流に変換してＱ側の第３の加算器ＡＤＤ１３ＡＱに供給する。
【００８１】
このような構成を有するΔΣ変調器１０Ｅのような、実数型のΔΣ変調器では正負の周波数で対称なノイズシェイピングの特性を有するのに対し、複素型の変調器では非対称なノイズシェイピングの特性を持たせることができる。
【００８２】
図１７（Ａ），（Ｂ）は、ノイズシェイピングの折れ線近似した周波数特性を示す図である。
図１７（Ａ）は低域通過型のノイズシェイピング特性を、図１７（Ｂ）が複素型のノイズシェイピング特性をそれぞれ示している。
【００８３】
図１７に示すように、情報信号はω付近に存在するためノイズシェイピングのω付近で量子化雑音が減衰されていればよいことになる。
すなわち、−ωには情報がないため量子化雑音が大きくても問題はない。
この回路は入力信号としてＩＱ信号を扱い、ＩＱ信号処理において問題となるイメージ信号の抑圧機能があるため無線通信の分野で多用されている。
本発明はＤＡ変換器の構成を変えるだけで実現可能なためこのような特殊なΔΣ変調器に対しても容易に適用できる。
【００８４】
以上説明したように、本実施形態によれば、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用される連続時間系ΔΣ型ＡＤ変換器において次の特徴を有する。
各回路ブロックで発生する伝搬遅延に起因するループ遅延によるΔΣ変調器の入出力間電圧伝達特性の変化をＮＲＺ方式のＤＡ変換器を用いて積分項が存在しない信号経路を追加することにより量子化器入力部での信号振幅の増大を抑えつつ補正することができる。
さらに、従来技術において必要となる内部ＤＡ変換器を省略することができ回路全体の低消費電力化が達成できる。
【符号の説明】
【００８５】
１０，１０Ａ〜１０Ｅ・・・ΔΣ変調器、ＤＡＣ１１，ＤＡＣ１２・・・ＤＡ変換器、ＩＮＴ１１〜ＩＮＴ１４・・・積分器、Ｑｕａｎ１１・・・量子化器、ＡＤＤ１１、ＡＤＤ１２，ＡＤＤ１３・・・加算器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2010263483.tif 000020
【図１６】
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【図１７】
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