(57)【要約】【課題】発振回路を内蔵した場合であっても低コスト化を図ることができる集積回路装置及び電子機器を提供する。【解決手段】集積回路装置１０は、基板と、前記基板の縁部に沿って設けられたＩ／Ｏ（Input/Output）セル領域に配置された複数のＩ／Ｏセルと、前記Ｉ／Ｏセル領域に配置され発振回路を有する発振回路ブロックとを含み、前記発振回路ブロックが、前記Ｉ／Ｏセル領域内において前記基板のコーナー領域を含む配置領域に配置される。【選択図】図３
2010010168.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の縁部に沿って設けられたＩ／Ｏ（Input/Output）セル領域に配置された複数のＩ／Ｏセルと、
前記Ｉ／Ｏセル領域に配置され発振回路を有する発振回路ブロックとを含み、
前記発振回路ブロックが、
前記Ｉ／Ｏセル領域内において前記基板のコーナー領域を含む配置領域に配置されることを特徴とする集積回路装置。
【請求項２】
請求項１において、
前記配置領域は、
第１の方向に前記複数のＩ／Ｏセルのいずれかが一列に配列される領域と、該第１の方向と交差する第２の方向に前記複数のＩ／Ｏセルのいずれかが一列に配列される領域との交差領域を含む領域であることを特徴とする集積回路装置。
【請求項３】
基板と、
前記基板の縁部に沿って設けられたＩ／Ｏ（Input/Output）セル領域に配置された複数のＩ／Ｏセルと、
前記複数のＩ／Ｏセルを構成する各Ｉ／Ｏセルに接続され、該各Ｉ／Ｏセルに電源電圧を供給するための環状電源配線と、
前記基板のコーナー領域に配置され発振回路を有する発振回路ブロックとを含み、
前記発振回路ブロックが、
前記コーナー領域内で前記環状電源配線の外側に設けられた配置領域に配置されることを特徴とする集積回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記基板に配置され、前記発振回路と発振振動子の一端とを電気的に接続するための第１の外部端子と、
前記基板に配置され、前記発振回路と前記発振振動子の他端とを電気的に接続するための第２の外部端子とを含み、
前記第１及び第２の外部端子が、
前記配置領域に配置されることを特徴とする集積回路装置。
【請求項５】
基板と、
前記基板に配置され発振回路を有する発振回路ブロックと、
前記基板に配置され、前記発振回路と発振振動子の一端とを電気的に接続するための第１の外部端子と、
前記基板に配置され、前記発振回路と前記発振振動子の他端とを電気的に接続するための第２の外部端子とを含み、
前記発振回路ブロック、前記第１及び第２の外部端子が、
前記基板のコーナー領域に設けられた配置領域に配置されることを特徴とする集積回路装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記発振回路の電源電圧を制御する定電圧発生回路を含み、
前記定電圧発生回路が、
前記配置領域に配置されることを特徴とする集積回路装置。
【請求項７】
請求項６において、
前記基板に配置され、前記発振回路及び前記定電圧発生回路の低電位側電源が供給される第３の外部端子と、
前記基板に配置され、前記定電圧発生回路の高電位側電源が供給される第４の外部端子とを含み、
前記第３及び第４の外部端子が、
前記配置領域に配置されることを特徴とする集積回路装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
少なくとも前記発振回路ブロックの周囲に、所与の固定電圧が印加される領域が設けられることを特徴とする集積回路装置。
【請求項９】
請求項１乃至７のいずれかにおいて、
前記発振回路を構成する素子が、前記基板に設けられた第１の不純物領域内に形成され、前記複数のＩ／Ｏセルの各Ｉ／Ｏセルを構成する素子が、前記基板に設けられた第２の不純物領域内に形成される場合に、
前記第１及び第２の不純物領域が分離されていることを特徴とする集積回路装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記基板に配置され、前記発振回路の電源端子に安定化用キャパシタを電気的に接続するための第５の外部端子を含み、
前記第５の外部端子が、
前記配置領域に配置されることを特徴とする集積回路装置。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記基板に配置され、発振振動子からの入力信号が入力される第１の発振回路専用Ｉ／Ｏセルと、
前記基板に配置され、前記発振振動子への出力信号を出力する第２の発振回路専用Ｉ／Ｏセルとを含み、
前記第１及び第２の発振回路専用Ｉ／Ｏセルが、
前記複数のＩ／Ｏセルのいずれともその構成が異なり、前記発振回路専用に設けられたＩ／Ｏセルであることを特徴とする集積回路装置。
【請求項１２】
システム基板と、
前記システム基板上に搭載される請求項１乃至１１のいずれか記載の集積回路装置と、
前記システム基板上に搭載され前記発振回路に電気的に接続される発振振動子とを含むことを特徴とする電子機器。
【請求項１３】
請求項１２において、
前記発振振動子が、
前記集積回路装置のコーナー部の近傍領域に配置されることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器に関する。
【背景技術】
【０００２】
近年、時計や携帯電話等の携帯機器（広義には電子機器）では、より一層の小型化や低コスト化が求められている。そのため、携帯機器に搭載される半導体集積回路装置（広義には集積回路装置）が実装されるシステム基板上において、信号の配線領域の増大を抑えることが行われている（例えば特許文献１を参照）。或いは、携帯機器に搭載される半導体集積回路装置（広義には集積回路装置）に、例えば中央演算処理装置（Central Processing Unit：ＣＰＵ）、メモリ、タイマ、発振回路等の周辺回路を内蔵させることが行われている。
【０００３】
特に、ＣＰＵや周辺回路等の動作クロックを生成する発振回路を半導体集積回路装置に内蔵させた場合、半導体集積回路装置内で動作クロックを各回路に分配できるため、低消費電力化の効果も得ることができる。
【０００４】
【特許文献１】国際公開第０５／０９１３６７号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、発振回路を内蔵する半導体集積回路装置には、該発振回路の外付け部品として発振振動子等が接続される。また、発振回路は、ノイズの影響を受けやすい一方で、ノイズの発生源となることが多い。そのため、半導体基板（半導体チップ、チップ）において発振回路のマクロブロックの配置位置を考慮する必要がある。
【０００６】
しかしながら、半導体基板のコーナー部には、該半導体基板を識別するための記号、製造時のマスク等の位置決めのための目印、又は製造精度を確認するためのモニター回路等が配置されるものの、コーナー部の未使用エリアが無駄に存在している。そのため、発振回路を半導体集積回路装置に内蔵させた場合であっても、この未使用エリアに起因して、半導体基板のサイズを小さくするにも限界があり、低コスト化の妨げとなる場合がある。
【０００７】
また、半導体集積回路装置に発振回路を内蔵させたとしても、該半導体集積回路装置が実装されるシステム基板上において、発振回路の外付け部品の配置が考慮されていない。そのため、システム基板上で信号線を避けるために発振信号が伝送される信号線の等長性を失わせてしまう。これを回避するために、システム基板を構成する基板層数を増加させる必要があり、コスト高を招く場合がある。
【０００８】
更に、発振回路を内蔵する半導体集積回路装置では、発振回路へのノイズの影響等を考慮する必要がある。そのため、半導体集積回路装置において、ノイズの影響を低減する対策を講じたり、同じ半導体基板に配置されるその他の回路のマクロブロックの配置位置を決定するためフロアプランの大きな制約となったりして、コスト高を招く場合がある。
【０００９】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的の１つは、発振回路を内蔵した場合であっても低コスト化を図ることができる集積回路装置及び電子機器を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために本発明は、基板と、前記基板の縁部に沿って設けられたＩ／Ｏ（Input/Output）セル領域に配置された複数のＩ／Ｏセルと、前記Ｉ／Ｏセル領域に配置され発振回路を有する発振回路ブロックとを含み、前記発振回路ブロックが、前記Ｉ／Ｏセル領域内において前記基板のコーナー領域を含む配置領域に配置される集積回路装置に関係する。
【００１１】
また本発明に係る集積回路装置では、前記配置領域は、第１の方向に前記複数のＩ／Ｏセルのいずれかが一列に配列される領域と、該第１の方向と交差する第２の方向に前記複数のＩ／Ｏセルのいずれかが一列に配列される領域との交差領域を含む領域であってもよい。
【００１２】
上記のいずれかの発明によれば、基板の縁部に沿って設けられたＩ／Ｏセル領域内において該基板のコーナー領域を含む配置領域に発振回路ブロックを配置するようにしたので、無駄なエリアと考えられていた基板のコーナー領域を有効活用して、基板のサイズを縮小して、低コスト化を図ることができるようになる。また、上記のいずれかの発明によれば、発振回路がＩ／Ｏセルの影響を受けやすくなる場合であっても、電源分離や専用電源を用意してＩ／Ｏセルの影響を低コストで回避できるようになる。また、上記のいずれかの発明によれば、その近傍の周辺の外部端子の種類にかかわらず、ノイズの影響を受けることなく発振回路の発振動作を低コストで安定化させることができるようになる。更に、発振回路ブロックの近くにノイズ源となり得る信号線が配置されることを考慮する必要がなくなり、回路配線が容易となる。その結果、開発工数が削減されて、低コスト化に寄与できるようになる。更に、上記のいずれかの発明によれば、発振回路ブロックと内部領域に配置される他の回路ブロックとの配置距離を十分に取れるようになるので、基板内のフロアプランの制約が緩和されて設計効率が向上し、開発工数を削減できるようになる。
【００１３】
また本発明は、基板と、前記基板の縁部に沿って設けられたＩ／Ｏ（Input/Output）セル領域に配置された複数のＩ／Ｏセルと、前記複数のＩ／Ｏセルを構成する各Ｉ／Ｏセルに接続され、該各Ｉ／Ｏセルに電源電圧を供給するための環状電源配線と、前記基板のコーナー領域に配置され発振回路を有する発振回路ブロックとを含み、前記発振回路ブロックが、前記コーナー領域内で前記環状電源配線の外側に設けられた配置領域に配置される集積回路装置に関係する。
【００１４】
本発明によれば、基板のコーナー領域のうちＩ／Ｏセルの環状電源配線の外側に発振回路ブロックを配置するようにしたので、発振振動子と接続される高インピーダンスラインである信号線とがクロスする必要がなくなり、発振回路の発振動作を低コストで安定化させることができるようになる。また、本発明によれば、基板においてコーナー領域内で環状電源配線の外側に設けられた配置領域に発振回路ブロックを配置するようにしたので、無駄なエリアと考えられていた基板のコーナー領域を有効活用して、基板のサイズを縮小して、低コスト化を図ることができるようになる。また、本発明によれば、発振回路がＩ／Ｏセルの影響を受けやすくなる場合であっても、電源分離や専用電源を用意してＩ／Ｏセルの影響を低コストで回避できるようになる。また、本発明によれば、その近傍の周辺の外部端子の種類にかかわらず、ノイズの影響を受けることなく発振回路の発振動作を低コストで安定化させることができるようになる。更に、発振回路ブロックの近くにノイズ源となり得る信号線が配置されることを考慮する必要がなくなり、回路配線が容易となる。その結果、開発工数が削減されて、低コスト化に寄与できるようになる。更に、本発明によれば、発振回路ブロックと内部領域に配置される他の回路ブロックとの配置距離を十分に取れるようになるので、基板内のフロアプランの制約が緩和されて設計効率が向上し、開発工数を削減できるようになる。
【００１５】
また本発明に係る集積回路装置では、前記基板に配置され、前記発振回路と発振振動子の一端とを電気的に接続するための第１の外部端子と、前記基板に配置され、前記発振回路と前記発振振動子の他端とを電気的に接続するための第２の外部端子とを含み、前記第１及び第２の外部端子が、前記配置領域に配置されてもよい。
【００１６】
本発明によれば、基板の外部において、発振回路に極力近い位置に発振振動子を配置しやすくなる上に、発振信号が伝送される信号線を他の信号線と無駄にクロスさせずに済み、低コストで信頼性を向上させることができる。また、本発明によれば、発振振動子とのマッチングのために容量素子や抵抗素子を外部で更に付加する必要がある場合でも、これらの素子を配置できる位置を容易に確保できるため、低コストで使い勝手を向上させることができるようになる。
【００１７】
また本発明は、基板と、前記基板に配置され発振回路を有する発振回路ブロックと、前記基板に配置され、前記発振回路と発振振動子の一端とを電気的に接続するための第１の外部端子と、前記基板に配置され、前記発振回路と前記発振振動子の他端とを電気的に接続するための第２の外部端子とを含み、前記発振回路ブロック、前記第１及び第２の外部端子が、前記基板のコーナー領域に設けられた配置領域に配置される集積回路装置に関係する。
【００１８】
本発明によれば、基板のコーナー領域に発振回路ブロックを配置するようにしたので、無駄なエリアと考えられていた基板のコーナー領域を有効活用して、基板のサイズを縮小して、低コスト化を図ることができるようになる。また、本発明によれば、発振回路がＩ／Ｏセルの影響を受けやすくなる場合であっても、電源分離や専用電源を用意してＩ／Ｏセルの影響を低コストで回避できるようになる。また、本発明によれば、その近傍の周辺の外部端子の種類にかかわらず、ノイズの影響を受けることなく発振回路の発振動作を低コストで安定化させることができるようになる。更に、発振回路ブロックの近くにノイズ源となり得る信号線が配置されることを考慮する必要がなくなり、回路配線が容易となる。その結果、開発工数が削減されて、低コスト化に寄与できるようになる。更に、本発明によれば、発振回路ブロックと内部領域に配置される他の回路ブロックとの配置距離を十分に取れるようになるので、基板内のフロアプランの制約が緩和されて設計効率が向上し、開発工数を削減できるようになる。
【００１９】
また本発明に係る集積回路装置では、前記発振回路の電源電圧を制御する定電圧発生回路を含み、前記定電圧発生回路が、前記配置領域に配置されてもよい。
【００２０】
また本発明に係る集積回路装置では、前記基板に配置され、前記発振回路及び前記定電圧発生回路の低電位側電源が供給される第３の外部端子と、前記基板に配置され、前記定電圧発生回路の高電位側電源が供給される第４の外部端子とを含み、前記第３及び第４の外部端子が、前記配置領域に配置されてもよい。
【００２１】
本発明によれば、発振回路に関連する信号線と他の信号線と無駄にクロスさせずに済み、低コストで信頼性を向上させることができる。
【００２２】
また本発明に係る集積回路装置では、少なくとも前記発振回路ブロックの周囲に、所与の固定電圧が印加される領域が設けられてもよい。
【００２３】
本発明によれば、近くに配置されるＩ／Ｏセルの影響を確実に抑え、低コストで発振回路の発振動作を安定化させることができる。
【００２４】
また本発明に係る集積回路装置では、前記発振回路を構成する素子が、前記基板に設けられた第１の不純物領域内に形成され、前記複数のＩ／Ｏセルの各Ｉ／Ｏセルを構成する素子が、前記基板に設けられた第２の不純物領域内に形成される場合に、前記第１及び第２の不純物領域が分離されていてもよい。
【００２５】
本発明によれば、近くに配置されるＩ／Ｏセルの影響を確実に抑え、低コストで発振回路の発振動作を安定化させることができる。
【００２６】
また本発明に係る集積回路装置では、前記基板に配置され、前記発振回路の電源端子に安定化用キャパシタを電気的に接続するための第５の外部端子を含み、前記第５の外部端子が、前記配置領域に配置されてもよい。
【００２７】
本発明によれば、発振回路の発振動作を安定化する際に、発振回路に関連する信号線と他の信号線と無駄にクロスさせずに済み、低コストで信頼性を向上させることができる。
【００２８】
また本発明に係る集積回路装置では、前記基板に配置され、発振振動子からの入力信号が入力される第１の発振回路専用Ｉ／Ｏセルと、前記基板に配置され、前記発振振動子への出力信号を出力する第２の発振回路専用Ｉ／Ｏセルとを含み、前記第１及び第２の発振回路専用Ｉ／Ｏセルが、前記複数のＩ／Ｏセルのいずれともその構成が異なり、前記発振回路専用に設けられたＩ／Ｏセルであってもよい。
【００２９】
本発明によれば、発振回路専用のＩ／Ｏセルを設けることで、信号経路の抵抗値や容量値を考慮した設計変更が不要となり、特性を揃えた状態で他の集積回路装置に流用できるようになる。しかも、発振回路専用のＩ／Ｏセルを周囲のＩ／Ｏセルに合わせ無駄に大きくする必要がなくなり、基板のサイズを小さくできるようになる。
【００３０】
また本発明は、システム基板と、前記システム基板上に搭載される上記のいずれか記載の集積回路装置と、前記システム基板上に搭載され前記発振回路に電気的に接続される発振振動子とを含む電子機器に関係する。
【００３１】
本発明によれば、発振回路を内蔵した場合であっても低コスト化を図ることができる集積回路装置を含む電子機器を提供できるようになる。
【００３２】
また本発明に係る電子機器では、前記発振振動子が、前記集積回路装置のコーナー部の近傍領域に配置されてもよい。
【００３３】
本発明によれば、集積回路装置のコーナー部を有効活用して、発振回路の発振動作をより一層安定化させると共に、電子機器の小型化を図ることができるようになる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００３５】
以下では、本発明に係る集積回路装置として、発振回路の他にＣＰＵやＬＣＤ（Liquid Crystal Display）パネルの駆動回路を含む集積回路装置を例に説明するが、本発明に係る集積回路装置はＣＰＵやＬＣＤパネルの駆動回路を含むものに限定されるものではない。
【００３６】
１．集積回路装置
〔実施形態１〕
図１に、本発明に係る実施形態１における集積回路装置の構成例の機能ブロック図を示す。
【００３７】
集積回路装置１０は、発振回路８０、ＣＰＵ１１０、ＲＯＭ（Read Only Memory）１１２、ＲＡＭ（Random Access Memory）１１４、第１及び第２の周辺回路１１６、１１８、Ｉ／Ｏ（Input/Output）ポート１２０、表示メモリ１２２、ＬＣＤ駆動回路１２４、電源回路１２６、及びバス１３０を含む。ＣＰＵ１１０、ＲＯＭ１１２、ＲＡＭ１１４、第１及び第２の周辺回路１１６、１１８、Ｉ／Ｏポート１２０、表示メモリ１２２、ＬＣＤ駆動回路１２４、及び電源回路１２６は、バス１３０を介し電気的に接続される。
【００３８】
この集積回路装置１０は、外部端子群Ｐ１、Ｐ２、第１〜第５の外部端子ＴＭ１〜ＴＭ５を有する。外部端子群Ｐ１、Ｐ２は、それぞれ複数の端子により構成される。外部端子群Ｐ１、Ｐ２を構成する各端子や第１〜第５の外部端子ＴＭ１〜ＴＭ５を構成する各端子は、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路と電気的に接続され半導体基板（チップ）上に形成されたパッドを有する。各パッドとこれに対応するＩＣ（Integrated Circuit）パッケージのピンとがボンディングワイヤを介して電気的に接続される。
【００３９】
ＣＰＵ１１０は、ＲＯＭ１１２又はＲＡＭ１１４に記憶されたプログラムをバス１３０を介して読み出し、該プログラムに対応した処理を実行することで、集積回路装置１０の全体の制御を司る。
【００４０】
ＲＯＭ１１２には、ＣＰＵ１１０のプログラム又は各種の制御データが予め記憶されており、ＣＰＵ１１０又は他の回路がバス１３０を介してＲＯＭ１１２からプログラム又は制御データを読み出す。
【００４１】
ＲＡＭ１１４には、ＣＰＵ１１０、第１及び第２の周辺回路１１６、１１８、及びＩ／Ｏポート１２０のワークエリアとして、データが一時的に格納されたり、表示メモリ１２２に格納される表示データが一時的に格納されたりする。
【００４２】
第１の周辺回路１１６は、例えば割り込みコントローラ、タイマ回路やウオッチドッグタイマにより構成され、バス１３０を介してＣＰＵ１１０により設定された条件で動作し、その動作結果をＣＰＵ１１０に通知することができるようになっている。
【００４３】
第２の周辺回路１１８は、例えばプログラマブルタイマやシリアルインターフェス回路により構成され、バス１３０を介してＣＰＵ１１０により設定された条件で動作し、Ｉ／Ｏポート１２０を経由して、外部端子群Ｐ２を介して信号が入力又は出力されるようになっている。
【００４４】
Ｉ／Ｏポート１２０は、汎用ポートとして機能し、外部端子群Ｐ２を構成する端子のいずれかを介して信号の入力や出力が行われる。
【００４５】
表示メモリ１２２には、ＣＰＵ１１０により生成された図示しないＬＣＤパネルの１画面分の表示データが記憶される。表示メモリ１２２に記憶された表示データは、ＬＣＤ駆動回路１２４に送られる。外部端子群Ｐ１には、ＬＣＤパネルのコモン電極やセグメント電極が電気的に接続される。ＬＣＤ駆動回路１２４は、ＣＰＵ１１０により設定された表示駆動条件で、外部端子群Ｐ１を介してＬＣＤパネルを駆動する。
【００４６】
電源回路１２６は、集積回路装置１０を構成する各回路ブロックの電源を生成する。この電源回路１２６は、バス１３０を介してＣＰＵ１１０により設定された条件で、各回路ブロックの電源電圧を生成する。
【００４７】
発振回路８０には、集積回路装置１０の外部において第１及び第２の外部端子ＴＭ１、ＴＭ２を介して発振振動子（或いは発振振動子及びキャパシタ）が接続される。発振回路８０は、発振振動子からの発振信号に基づいて発振動作を行う。
【００４８】
また、発振回路８０には、第３及び第４の外部端子ＴＭ３、ＴＭ４を介して外部から電源が供給される。第３の外部端子ＴＭ３には、集積回路装置１０の外部から所与のアナログ接地電圧が供給される。第４の外部端子ＴＭ４には、集積回路装置１０の外部から所与のアナログ高電位側電圧が供給される。発振回路８０又は後述する定電圧発生回路が、第３及び第４の外部端子ＴＭ３、ＴＭ４を介して供給された電圧に基づいて、安定した定電圧を生成し、該定電圧が供給された状態で上記の発振動作を行う。
【００４９】
更に、発振回路８０には、集積回路装置１０の外部において第５の外部端子ＴＭ５を介して、安定化用キャパシタＣＳが接続される。安定化用キャパシタＣＳにより、発振回路８０の電源電圧の変動が小さくなる。
【００５０】
このような発振回路８０は、発振振動子からの発振信号に基づいて生成された基準クロックＣＬＫ０又は図示しない分周回路で基準クロックＣＬＫ０を分周した分周クロックを、集積回路装置１０の各回路に動作クロックとして分配する。
【００５１】
図２に、実施形態１における発振回路８０の構成例を示す。図２は、発振回路８０と共に集積回路装置１０に内蔵される各種回路ブロックをあわせて表す。図２において、図１と同一部分には同一符号を付し、適宜説明を省略する。
【００５２】
集積回路装置１０は、図１に示す発振回路８０等の回路ブロックの他に、発振回路８０の電源電圧を制御する定電圧発生回路２００と、基準電圧発生回路２１０とを含むことができる。なお、発振回路８０が、定電圧発生回路２００の機能を含んでもよい。また、図１の電源回路１２６が、基準電圧発生回路２１０の機能を含んでもよい。
【００５３】
発振回路８０は、インバータ回路ＩＮＶ１、抵抗素子Ｒ１、Ｒ２を含む。インバータ回路ＩＮＶ１の入力端子は、図示しないＩ／Ｏセルを介して、第１の外部端子ＴＭ１に電気的に接続される。発振回路８０の内部において、第１及び第２の外部端子ＴＭ１、ＴＭ２の間に抵抗素子Ｒ１が挿入される。インバータ回路ＩＮＶ１の出力端子と第２の外部端子ＴＭ２に対応する図示しないＩ／Ｏセルとの間に抵抗素子Ｒ２が挿入され、インバータ回路ＩＮＶ１の出力端子から基準クロックＣＬＫ０が出力される。
【００５４】
インバータ回路ＩＮＶ１の高電位側電源電圧は、定電圧発生回路２００により生成される。定電圧発生回路２００は、所与の電源電圧ＡＶＤＤと接地電圧ＡＧＮＤが供給されるボルテージフォロア回路を有する。ボルテージフォロア回路の高電位側電源端子は、図示しないＩ／Ｏセルを介して、第４の外部端子ＴＭ４が電気的に接続される。ボルテージフォロア回路の低電位側電源端子及び発振回路８０のインバータ回路ＩＮＶ１の低電位側電源端子は、図示しないＩ／Ｏセルを介して、第３の外部端子ＴＭ３が電気的に接続される。ボルテージフォロア回路の入力には、基準電圧発生回路２１０により生成された基準電圧Ｖｒｅｆが供給される。基準電圧発生回路２１０の機能は、バンドギャップリファレンス回路や、所与の電圧間に挿入された抵抗分割回路等により実現される。
【００５５】
定電圧発生回路２００のボルテージフォロア回路の出力は、図示しないＩ／Ｏセルを介して、第５の外部端子ＴＭ５に電気的に接続されると共に、発振回路８０のインバータ回路ＩＮＶ１の高電位側電源電圧として供給される。第５の外部端子ＴＭ５には、集積回路装置１０の外部において安定化用キャパシタＣＳの一端が接続され、安定化用キャパシタＣＳの他端には接地電圧ＡＧＮＤが供給される。このような安定化用キャパシタＣＳを第５の外部端子ＴＭ５に接続することで、定電圧発生回路２００が発生する定電圧が安定化し、発振回路８０の発振動作を安定化させることができる。
【００５６】
なお、発振回路８０のインバータ回路の高電位側電源電圧が安定する場合には、集積回路装置１０は第５の外部端子ＴＭ５を省略した構成を有し、外付け部品として安定化用キャパシタＣＳを省略してもよい。
【００５７】
発振回路８０は、上記のような定電圧発生回路２００からの定電圧が供給された状態で、発振振動子３００からの発振信号に基づいて発振動作を行い、所与の周波数の基準クロックＣＬＫ０を出力する。このような発振回路８０は、発振振動子を水晶振動子とする水晶発振回路であってもよいし、発振振動子をセラミック振動子とするセラミック発振回路であってもよい。
【００５８】
図３に、実施形態１における集積回路装置１０のフロアプランイメージを示す。図３は、集積回路装置１０を構成する各回路ブロックが形成される半導体基板（広義には基板、チップ）の上面図であり、フロアプランイメージを模式的に表す。
【００５９】
図１及び図２に示す集積回路装置１０の各回路ブロックが形成される半導体基板４００は、平面視において矩形の形状を有している。そして、矩形の半導体基板４００の縁部に沿ってＩ／Ｏセル領域（Ｉ／Ｏ回路領域）４１０が設けられる。この半導体基板４００の縁部に沿って設けられる領域を、半導体基板４００の外周部ということができる。
【００６０】
Ｉ／Ｏセル領域４１０では、外部端子群Ｐ１、Ｐ２、第１〜第５の外部端子ＴＭ１〜ＴＭ５の各外部端子に対応して設けられるＩ／Ｏセル（Ｉ／Ｏセル）が配置される。より具体的には、Ｉ／Ｏセル領域４１０では、半導体基板４００の端部（縁部）に沿ってパッド４０４が配列され、各パッドに対応した長方形の形状を有するＩ／Ｏセル４０２の長辺方向が、該端部が延びる方向と交差するように配置される。
【００６１】
図４に、実施形態１におけるＩ／Ｏセル４０２が有するＩ／Ｏ回路の構成例の回路図を示す。図４は、入力用の外部端子に対応するＩ／Ｏセルの構成例を表す。
【００６２】
Ｉ／Ｏセル４０２は、外部端子としてのパッド４０４と接地電源線との間に挿入される静電保護素子としてのｎｐｎ型トランジスタＴｒ１と、入力保護抵抗Ｒ３と、入力バッファとしてのインバータ回路ＩＮＶ２とを含む。ｎｐｎ型トランジスタＴｒ１のベースには、エミッタと同じ接地電圧が供給され、ｎｐｎ型トランジスタＴｒ１のコレクタには、パッド４０４が電気的に接続される。入力保護抵抗Ｒ３は、パッド４０４と、インバータ回路ＩＮＶ２の入力との間に挿入される。インバータ回路ＩＮＶ２の出力信号が、内部回路に出力される。
【００６３】
なお、図４では、入力用の外部端子に対応するＩ／Ｏセルの構成例を示したが、出力用の外部端子に対応するＩ／Ｏセルは、出力バッファ及び静電保護素子を有し、入出力用の外部端子に対応するＩ／Ｏセルは、入力バッファ、出力バッファ、入力保護抵抗及び静電保護素子を有する。
【００６４】
図３において、半導体基板４００のコア領域４２０（周囲がＩ／Ｏセル領域４１０に囲まれる領域）には、図１及び図２に示す集積回路装置１０の回路ブロックのうち発振回路ブロック１００を除く回路ブロックが配置される。なお、図３では、コア領域４２０に配置される図１の各回路ブロックの図示を省略している。
【００６５】
半導体基板４００の４つのコーナー領域のいずれかのコーナー領域には、発振回路ブロック１００が配置される。発振回路ブロック１００は、発振回路８０と少なくとも第１及び第２の外部端子ＴＭ１、ＴＭ２とを有する。このコーナー領域には、更に、第３〜第５の外部端子ＴＭ３〜ＴＭ５（第５の外部端子ＴＭ５が省略された場合には第３、第４の外部端子ＴＭ３、ＴＭ４）が配置されることが望ましい。発振回路ブロック１００が、第３〜第５の外部端子ＴＭ１〜ＴＭ５を含んでもよい。発振回路ブロック１００、第３〜第５の外部端子ＴＭ３〜ＴＭ５が配置されるコーナー領域は、Ｉ／Ｏセル領域４１０内に存在する。
【００６６】
より具体的には、Ｉ／Ｏセル領域４１０において、半導体基板４００のコーナー領域を含む配置領域４４０に配置される。即ち、ここで、Ｘ方向（第１の方向）に複数のＩ／Ｏセル４０２のいずれかが一列に配列される第１のＩ／Ｏセル領域と、該Ｘ方向と直交（交差）するＹ方向（第２の方向）に複数のＩ／Ｏセル４０２の別のいずれかが一列に配列される第２のＩ／Ｏセル領域とを定義すると、発振回路ブロック１００、及び第１〜第５の外部端子ＴＭ１〜ＴＭ５が、Ｉ／Ｏセル領域４１０のうち、第１及び第２のＩ／Ｏセル領域とが交差する交差領域４３０を含む配置領域４４０に配置される。なお、第５の外部端子ＴＭ５が省略された場合には第１〜第４の外部端子ＴＭ１〜ＴＭ４が配置領域４４０に配置される。
【００６７】
このように、これまで実質的に未使用エリアとして考えられていた半導体基板４００のコーナー領域に発振回路ブロック１００を配置するようにしたので、半導体基板４００のサイズを小さくでき、低コスト化を図ることができるようになる。特に、実施形態１では、Ｉ／Ｏセル領域４１０のうち、コーナー領域又は交差領域４３０を含む配置領域４４０に、発振回路ブロック１００を配置するようにしたので、Ｉ／Ｏセル領域が半導体基板の縁部に沿って設けられる場合に未使用エリアとなりやすい領域を有効活用でき、半導体基板４００のサイズをより一層縮小できるようになる。
【００６８】
図５に、図３の配置領域４４０の拡大図を模式的に示す。なお、図５において、第５の外部端子ＴＭ５が省略されている。図５において、図３と同一部分には同一符号を付し、適宜説明を省略する。
【００６９】
図５に示すように、実施形態１では、Ｉ／Ｏセル領域４１０内において、Ｘ方向にＩ／Ｏセルが配列される領域とＹ方向にＩ／Ｏセルが配列される領域とが交差する交差領域４３０が設けられる。このとき、配置領域４４０は、Ｉ／Ｏセル領域４１０であって、半導体基板４００のコーナー部に設けられた交差領域４３０含む領域となる。
【００７０】
更に、この配置領域４４０には、発振回路ブロック１００の他に、定電圧発生回路２００、第１〜第４の外部端子ＴＭ１〜ＴＭ４が配置されている。発振回路ブロック１００は、定電圧発生回路２００、第１〜第４の外部端子ＴＭ１〜ＴＭ４を含んでもよい。第１、第２及び第４の外部端子ＴＭ１、ＴＭ２、ＴＭ４は、半導体基板４００のＸ方向に延びる端部４５０の縁部に沿って配置される。第２及び第３の外部端子ＴＭ２、ＴＭ３は、半導体基板４００のＹ方向に延びる端部４５２の縁部に沿って配置される。
【００７１】
また、実施形態１では、発振回路８０及び定電圧発生回路２００に入力又は出力される信号をインターフェースするＩ／Ｏセルは、配置領域４４０を除くＩ／Ｏセル領域４１０に配列されるＩ／Ｏセル４０２を流用するのではなく、発振回路専用に設けられたＩ／Ｏセルである。
【００７２】
即ち、第１の外部端子ＴＭ１に対応して第１の発振回路専用Ｉ／Ｏセル４６０が設けられ、第１の発振回路専用Ｉ／Ｏセル４６０と第１の外部端子ＴＭ１（パッド）とが端部４５０に沿ってＸ方向に並んで配置される。第１の発振回路専用Ｉ／Ｏセル４６０は、発振振動子３００からの入力信号が入力される。
【００７３】
第２の外部端子ＴＭ２に対応して第２の発振回路専用Ｉ／Ｏセル４６２が設けられ、第２の外部端子ＴＭ２（パッド）と第２の発振回路専用Ｉ／Ｏセル４６２とが端部４５２に沿ってＹ方向に並んで配置される。第２の発振回路専用Ｉ／Ｏセル４６２は、発振振動子３００への出力信号を出力する。
【００７４】
第３の外部端子ＴＭ３に対応して第３の発振回路専用Ｉ／Ｏセル４６４が設けられ、第３の発振回路専用Ｉ／Ｏセル４６４と第３の外部端子ＴＭ３（パッド）とが端部４５２に沿ってＹ方向に並んで配置される。
【００７５】
第４の外部端子ＴＭ４に対応して第４の発振回路専用Ｉ／Ｏセル４６６が設けられ、第４の外部端子ＴＭ４（パッド）と第４の発振回路専用Ｉ／Ｏセル４６６とが端部４５０に沿ってＸ方向に並んで配置される。
【００７６】
図６に、実施形態１における第１の発振回路専用Ｉ／Ｏセル４６０が有するＩ／Ｏ回路の構成例の回路図を示す。図６は、第１の発振回路専用Ｉ／Ｏセル４６０の構成例を表すが、第２〜第４の発振回路専用Ｉ／Ｏセル４６２〜４６６もまた、図６と同様の構成を有することができる。また、第５の外部端子ＴＭ５に対応して設けられる第５の発振回路専用Ｉ／Ｏセルもまた、図６と同様の構成を有することができる。
【００７７】
第１の発振回路専用Ｉ／Ｏセル４６０は、第１の外部端子ＴＭ１（パッド）と接地電源線との間に挿入される静電保護素子としてのｎｐｎ型トランジスタＴｒ２と、入力保護抵抗Ｒ４とを含む。ｎｐｎ型トランジスタＴｒ２のベースには、エミッタと同じ接地電圧が供給され、ｎｐｎ型トランジスタＴｒ２のコレクタには、第１の外部端子ＴＭ１が電気的に接続される。入力保護抵抗Ｒ４は、第１の外部端子ＴＭ１と、発振回路８０との間に挿入される。
【００７８】
第１の発振回路専用Ｉ／Ｏセル４６０では、ｎｐｎ型トランジスタＴｒ２のサイズが静電気保護機能を実現する最小限のサイズで実現されている。そのため、第１の発振回路専用Ｉ／Ｏセル４６０は、Ｉ／Ｏセルの領域を小さくできる。これにより、第１の発振回路専用Ｉ／Ｏセル４６０は、入力バッファや出力バッファ等を有しＩ／Ｏセル領域４１０に配置されるその他の通常のＩ／Ｏセル４０２とは異なる構成を有している。
【００７９】
このように、第１〜第５の発振回路専用Ｉ／Ｏセル（図５では、第１〜第４の発振回路専用Ｉ／Ｏセル）は、Ｉ／Ｏセル領域４１０に配置されるその他の通常のＩ／Ｏセル４０２のいずれともその構成が異なり、発振回路８０専用に設けられたＩ／Ｏセルである。発振回路専用Ｉ／Ｏセルを設け、発振回路ブロック１００と同じ配置領域４４０内に配置させることで、発振回路ブロック１００及び発振回路用のＩ／Ｏセルをその都度設計する必要がなくなり、特性を揃えた状態で他の集積回路装置に流用できるようになる。この結果、開発工数を削減して、集積回路装置の低コスト化に寄与できるようになる。
【００８０】
なお、半導体基板４００において、少なくとも発振回路ブロック１００の周囲に、例えば接地電源電圧等の固定電圧が印加される領域４８０が、発振回路ブロック１００のガードリングとして設けられることが望ましい。より具体的には、半導体基板４００において、発振回路８０及び定電圧発生回路２００の周囲に、例えば接地電源電圧等の固定電圧が印加される領域が、発振回路ブロック１００のガードリングとして設けられることが望ましい。
【００８１】
或いは、発振回路８０（或いは発振回路８０及び定電圧発生回路２００）を構成するトランジスタ素子（広義には素子）が、半導体基板４００に設けられた第１のウェル領域（第１の不純物領域）内に形成され、Ｉ／Ｏセル領域４１０内のＩ／Ｏセルを構成するトランジスタ素子が、半導体基板４００に設けられた第２のウェル領域（第２の不純物領域）内に形成される場合に、第１及び第２のウェル領域が分離されていることが望ましい。これは、発振回路８０（或いは発振回路８０及び定電圧発生回路２００）を、いわゆるトリプルウェル構造で形成することで実現される。
【００８２】
こうすることで、発振回路８０（発振回路ブロック１００）にＩ／Ｏセル４０２の信号変動に伴うノイズの影響を及ぼさずに済むため、発振回路８０の発振動作を安定化させることができる。
【００８３】
〔実施形態２〕
実施形態１における集積回路装置１０は、半導体基板４００のコーナー領域における交差領域４３０を含む配置領域４４０に発振回路ブロック１００を配置していたが、本発明はこれに限定されるものではない。実施形態２では、半導体基板のコーナー領域のうち、Ｉ／Ｏセル領域に配置されるＩ／Ｏセルに接続される環状電源配線の外側に設けられた配線領域に、発振回路ブロック１００が配置される。
【００８４】
本発明に係る実施形態２における集積回路装置５００は、実施形態１における集積回路装置１０と同様の回路ブロックを有するため、実施形態２における集積回路装置が有する回路ブロックについての説明を省略する。
【００８５】
図７に、実施形態２における集積回路装置５００のフロアプランイメージを示す。図７は、集積回路装置１０を構成する各回路ブロックが形成される半導体基板の上面図であり、フロアプランイメージを模式的に表す。図７において、図３と同様の部分には同一番号を付し、適宜説明を省略する。
【００８６】
実施形態２における集積回路装置５００の各回路ブロックが形成される半導体基板６００は、平面視において矩形の形状を有している。そして、矩形の半導体基板６００の縁部に沿ってＩ／Ｏセル領域４１０が設けられる。この半導体基板６００の縁部に沿って設けられる領域を、半導体基板６００の外周部ということができる。
【００８７】
Ｉ／Ｏセル領域４１０では、実施形態１と同様に、外部端子群Ｐ１、Ｐ２、第１〜第５の外部端子ＴＭ１〜ＴＭ５の各外部端子に対応して設けられるＩ／Ｏセル及びパッドが配置される。更に、Ｉ／Ｏセル領域４１０には、Ｉ／Ｏセル領域４１０内に配置された複数のＩ／Ｏセルを構成する各Ｉ／Ｏセルに接続され各Ｉ／Ｏセルに電源電圧を供給するための環状電源配線６１０が配置されている。そして、半導体基板６００のコーナー領域内であって、環状電源配線６１０の外側に設けられた配置領域６２０に、発振回路ブロック１００（発振回路８０と少なくとも第１及び第２の外部端子ＴＭ１、ＴＭ２）が配置される。この配置領域６２０には、更に、第３〜第５の外部端子ＴＭ１〜ＴＭ５（第５の外部端子ＴＭ５が省略された場合には第３、第４の外部端子ＴＭ３、ＴＭ４）が配置されることが望ましい。
【００８８】
このように、これまで実質的に未使用エリアが存在していた半導体基板６００のコーナー領域であって、Ｉ／Ｏセルの環状電源配線６１０の外側に発振回路ブロック１００を配置するようにしたので、発振動作に関連する信号線と環状電源配線６１０とのカップリング等を低減し、且つ半導体基板６００のサイズを小さくして、低コスト化を図ることができるようになる。
【００８９】
図８に、図７の配置領域６２０の拡大図を模式的に示す。なお、図８において、第５の外部端子ＴＭ５が省略されている。図８において、図５又は図７と同一部分には同一符号を付し、適宜説明を省略する。また、図８では、環状電源配線６１０として、Ｉ／Ｏセル４０２の低電位側電源電圧を供給するための接地電圧環状電源配線６１２と、Ｉ／Ｏセル４０２の高電位側電源電圧を供給するための電源電圧環状電源配線６１４とが設けられている。
【００９０】
図８に示すように、実施形態２では、Ｉ／Ｏセル領域４１０内において、接地電圧環状電源配線６１２及び電源電圧環状電源配線６１４からなる環状電源配線６１０の外側に設けられた配置領域６２０が設けられる。
【００９１】
この配置領域６２０には、発振回路ブロック１００の他に、定電圧発生回路２００、第１〜第４の外部端子ＴＭ１〜ＴＭ４が配置されている。第１、第２及び第４の外部端子ＴＭ１、ＴＭ２、ＴＭ４は、半導体基板６００のＸ方向に延びる端部６５０の縁部に沿って配置される。第２及び第３の外部端子ＴＭ２、ＴＭ３は、半導体基板６００のＹ方向に延びる端部６５２の縁部に沿って配置される。なお、発振回路ブロック１００に、定電圧発生回路２００、第１〜第４の外部端子ＴＭ１〜ＴＭ４を含めてもよい。
【００９２】
また、実施形態２では、実施形態１と同様に、発振回路８０及び定電圧発生回路２００に入力又は出力される信号をインターフェースするＩ／Ｏセルは、発振回路専用に設けられたＩ／Ｏセルである。
【００９３】
なお、実施形態２においても、半導体基板６００において、少なくとも発振回路ブロック１００の周囲に、例えば接地電源電圧等の固定電圧が印加される領域４８０が、発振回路ブロック１００のガードリングとして設けられることが望ましい。より具体的には、半導体基板６００において、発振回路８０及び定電圧発生回路２００の周囲に、例えば接地電源電圧等の固定電圧が印加される領域が、発振回路ブロック１００のガードリングとして設けられることが望ましい。
【００９４】
或いは、発振回路８０（或いは発振回路８０及び定電圧発生回路２００）を構成するトランジスタ素子が、半導体基板６００に設けられた第１のウェル領域内に形成され、Ｉ／Ｏセル領域４１０内のＩ／Ｏセルを構成するトランジスタ素子が、半導体基板６００に設けられた第２のウェル領域内に形成される場合に、第１及び第２のウェル領域が分離されていることが望ましい。
【００９５】
こうすることで、発振回路８０にＩ／Ｏセル４０２の信号変動に伴うノイズの影響を及ぼさずに済むため、発振回路８０の発振動作を安定化させることができる。
【００９６】
上記の実施形態１における集積回路装置１０又は実施形態２における集積回路装置５００によれば、例えば次のような効果を得ることができる。
【００９７】
図９に、本発明に係る集積回路装置の効果の説明図を示す。
【００９８】
図９は、実施形態１における集積回路装置１０の半導体基板４００又は実施形態２における集積回路装置５００の半導体基板６００と、他の集積回路装置を構成する半導体基板７００とがスタックされてなる半導体装置６８０を表す。半導体基板４００又は半導体基板６００のパッドは、半導体基板７００又はこの半導体装置６８０の外部端子とボンディングワイヤ７０２を介して電気的に接続される。このとき、この半導体装置の内部又は外部に設けられる発振振動子と、半導体基板４００又は半導体基板６００に形成された発振回路ブロック１００の発振回路８０との間で信号線７０４を介して発振信号が入出力される。
【００９９】
上記のいずれかの実施形態によれば、発振回路ブロック１００を半導体基板のコーナー領域に配置するようにしたので、信号線７０４が半導体基板の角部に接続される。そのため、半導体基板７００とスタックさせる際に、基板の配置やボンディングワイヤの接続の邪魔にならず、スタックの際の半導体基板の実装の自由度を向上させることができるようになる。
【０１００】
図１０に、本発明に係る集積回路装置の効果の説明図を示す。
【０１０１】
図１０は、実施形態１における集積回路装置１０の半導体基板４００又は実施形態２における集積回路装置５００の半導体基板６００が、リードフレームのダイパッドに搭載された半導体装置７５０を表す。この半導体装置７５０は、半導体基板４００又は半導体基板６００に形成された発振回路ブロック１００の発振回路８０と信号線を介して接続され、且つモールドエリア７５２に設けられた発振振動子３００を含む。
【０１０２】
上記のいずれかの実施形態によれば、発振回路ブロック１００を半導体基板のコーナー領域に配置するようにしたので、発振振動子３００をモールドエリアの空きエリアに配置できるようになり、半導体装置７５０の集積度を向上させて低コスト化に寄与できるようになる。
【０１０３】
このように上記のいずれかの実施形態によれば、発振回路ブロック１００（発振回路８０）の端子位置がネックとなり困難と考えられてきた複数の半導体基板によるスタック構造や発振振動子のパッケージ内封入が可能となり、集積回路装置の活用度を向上させて低コスト化に寄与できるようになる。
【０１０４】
以上説明したように、上記のいずれかの実施形態によれば、無駄なエリアと考えられていた半導体基板のコーナー領域に発振回路等を配置するようにしたので、半導体基板のサイズを縮小して、低コスト化を図ることができるようになる。
【０１０５】
また、上記のいずれかの実施形態によれば、半導体基板の外部において、発振回路に極力近い位置に発振振動子を配置しやすくなる上に、発振信号が伝送される信号線を他の信号線と無駄にクロスさせずに済み、低コストで信頼性を向上させることができる。
【０１０６】
また、上記のいずれかの実施形態によれば、発振振動子とのマッチングのために容量素子や抵抗素子を外部で更に付加する必要がある場合でも、これらの素子を配置できる位置を容易に確保できるため、低コストで使い勝手を向上させることができるようになる。
【０１０７】
また、上記のいずれかの実施形態によれば、発振回路（発振回路ブロック）がＩ／Ｏセルの影響を受けやすくなる場合であっても、半導体基板のコーナー領域に発振回路ブロックを配置することで、電源分離や専用電源を用意してＩ／Ｏセルの影響を低コストで回避できるようになる。しかも、上記のいずれかの実施形態のように、不純物領域の分離やガードリングを施すことで、確実にＩ／Ｏセルの影響を抑えることが可能となる。
【０１０８】
また、上記のいずれかの実施形態によれば、半導体基板のコーナー領域のうちＩ／Ｏセルの環状電源配線の外側に発振回路ブロックを配置することで、発振振動子と接続される高インピーダンスラインである信号線とがクロスする必要がなくなり、発振回路の発振動作を低コストで安定化させることができるようになる。
【０１０９】
また、上記のいずれかの実施形態によれば、半導体基板のコーナー領域に発振回路ブロックを配置することで、近傍の周辺の外部端子の種類にかかわらず、ノイズの影響を受けることなく発振回路の発振動作を低コストで安定化させることができるようになる。更に、発振回路ブロックの近くをノイズ源となり得る信号線の配置を考慮する必要がなくなり、回路配線が容易となる。その結果、開発工数が削減されて、低コスト化に寄与できるようになる。
【０１１０】
更に、上記のいずれかの実施形態によれば、発振回路ブロックと他の回路ブロックとの配置距離を十分に取れるようになるので、半導体基板内のフロアプランの制約が緩和されて設計効率が向上し、開発工数を削減できるようになる。
【０１１１】
更にまた、上記のいずれかの実施形態によれば、発振回路専用の外部端子を設けることで、信号経路の抵抗値や容量値を考慮した設計変更が不要となり、特性を揃えた状態で各種集積回路装置に流用できるようになる。
【０１１２】
２．電子機器
上記の実施形態１における集積回路装置１０又は実施形態２における集積回路装置５００は、電子機器として時計や携帯電話等に適用できる。
【０１１３】
図１１に、本発明に係る実施形態における電子機器８００の構成例のブロック図を示す。図１１において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。
【０１１４】
本実施形態における電子機器８００は、システム基板８１０と、ＬＣＤパネル８２０とを含む。システム基板８１０には、実施形態１における集積回路装置１０又は実施形態２における集積回路装置５００と、発振振動子３００とが実装されている。集積回路装置１０又は集積回路装置５００は、発振回路ブロック１００を有し、発振回路ブロック１００の発振回路８０と発振振動子３００とが信号線を介して接続されている。
【０１１５】
このような電子機器８００では、発振振動子３００を用いた発振回路８０による発振動作により、集積回路装置１０（集積回路装置５００）の各回路ブロックに動作クロックが供給される。そして、この動作クロックに同期して集積回路装置１０が内部で生成した表示データに基づいて、ＬＣＤパネル８２０を駆動し、ＬＣＤパネル８２０に画像を表示する。
【０１１６】
ところで、図１１のシステム基板８１０において、集積回路装置１０（集積回路装置５００）と発振振動子３００とを以下のように接続することができる。
【０１１７】
図１２に、本実施形態におけるシステム基板８１０に実装される集積回路装置１０（集積回路装置５００）と発振振動子３００との接続関係の説明図を示す。図１２において、図１１と同一部分には同一符号を付し、適宜説明を省略する。
【０１１８】
集積回路装置１０（集積回路装置５００）では、半導体基板のコーナー領域の発振回路ブロックを配置するようにしたので、システム基板８１０において集積回路装置１０（集積回路装置５００）のコーナー部の近傍領域に発振振動子３００を配置することができる。こうすることで、集積回路装置１０（集積回路装置５００）の他の信号線と、発振信号が伝送される信号線とをクロスさせずに済むため、発振回路８０の発振動作を安定化させると共に、集積回路装置１０（集積回路装置５００）のコーナー部の無駄になりやすい領域を有効活用してシステム基板８１０の小型化に貢献できる。
【０１１９】
また、図１２では、接地電圧が印加されたプレーン８３０上に発振振動子３００を配置するようにしている。本実施形態によれば、集積回路装置１０（集積回路装置５００）のコーナー部を有効活用して、発振回路８０の発振動作をより一層安定化させることができるようになる。このようなプレーン８３０は、集積回路装置１０（集積回路装置５００）のコーナー部近傍でなければ、集積回路装置１０（集積回路装置５００）の近くに設けることができない。
【０１２０】
以上、本発明に係る集積回路装置及び電子機器を上記の実施形態、その構成例又はその変形例に基づいて説明したが、本発明は上記の実施形態、その構成例又はその変形例に限定されるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【０１２１】
（１）上記のいずれかの実施形態における集積回路装置では、第１〜第５の外部端子ＴＭ１〜ＭＴ５をそれぞれＩ／Ｏセル領域に配置するものとして説明したが、本発明はこれに限定されるものではない。例えば第１〜第５の外部端子ＴＭ１〜ＭＴ５をＩ／Ｏセル領域外に配置してもよい。
【０１２２】
（３）上記のいずれかの実施形態において、発振回路の構成が図２に示す構成であるものとして説明したが、本発明はこれに限定されるものではなく、発振回路の回路構成や発信条件を真属させるために接続される素子等に限定されるものではない。
【０１２３】
（３）上記のいずれかの実施形態における集積回路装置では、半導体基板のコーナー領域に発振回路を配置するものとして説明したが、本発明はこれに限定されるものではない。例えば、半導体基板のコーナー領域に、ＰＬＬ（Phase Locked Loop）回路やその関連外部端子等を配置するようにしてもよい。
【０１２４】
（４）上記のいずれかの実施形態では、集積回路装置が、半導体基板に発振回路を配置するものとして説明したが、本発明はこれに限定されるものではない。例えば、半導体基板でない基板に、発振回路を配置するようにしてもよい。
【図面の簡単な説明】
【０１２５】
【図１】本発明に係る実施形態１における集積回路装置の構成例の機能ブロック図。
【図２】実施形態１における発振回路の構成例を示す構成図。
【図３】実施形態１における集積回路装置のフロアプランイメージを示す図。
【図４】実施形態１におけるＩ／Ｏセルが有するＩ／Ｏ回路の構成例の回路図。
【図５】図３の配置領域の模式的な拡大図。
【図６】実施形態１における第１の発振回路専用Ｉ／Ｏセルが有するＩ／Ｏ回路の構成例の回路図。
【図７】実施形態２における集積回路装置のフロアプランイメージを示す図。
【図８】図７の配置領域の模式的な拡大図。
【図９】本発明に係る集積回路装置の効果の説明図。
【図１０】本発明に係る集積回路装置の効果の説明図。
【図１１】本発明に係る実施形態における電子機器の構成例のブロック図。
【図１２】本実施形態におけるシステム基板に実装される集積回路装置と発振振動子との接続関係の説明図。
【符号の説明】
【０１２６】
１０，５００…集積回路装置、  ８０…発振回路、  １００…発振回路ブロック、
１１０…ＣＰＵ、  １１２…ＲＯＭ、  １１４…ＲＡＭ、  １１６…第１の周辺回路、
１１８…第２の周辺回路、  １２０…Ｉ／Ｏポート、  １２２…表示メモリ、
１２４…ＬＣＤ駆動回路、  １２６…電源回路、  １３０…バス、
２００…定電圧発生回路、  ２１０…基準電圧発生回路、  ３００…発振振動子、
４００，６００，７００…半導体基板、  ４０２…Ｉ／Ｏセル、  ４０４…パッド、
４１０…Ｉ／Ｏセル領域、  ４２０…コア領域、  ４３０…交差領域、
４４０，６２０…配置領域、  ４５０，４５２，６５０，６５２…端部、
４６０…第１の発振回路専用Ｉ／Ｏセル、  ４６２…第２の発振回路専用Ｉ／Ｏセル、
４６４…第３の発振回路専用Ｉ／Ｏセル、  ４６６…第４の発振回路専用Ｉ／Ｏセル、
４８０…領域、  ６１０…環状電源配線、  ６１２…接地電圧環状電源配線、
６１４…電源電圧環状電源配線、  ６８０，７５０…半導体装置、
７０２…ボンディングワイヤ、  ７０４…信号線、  ７５２…モールドエリア、
８００…電子機器、  ８１０…システム基板、  ８２０…ＬＣＤパネル、
８３０…プレーン、  ＣＬＫ０…基準クロック、  ＣＳ…安定化用キャパシタ、
ＩＮＶ１，ＩＮＶ２…インバータ回路、  Ｐ１，Ｐ２…外部端子群、
Ｒ１，Ｒ２…抵抗素子、  Ｒ３，Ｒ４…入力保護抵抗、  ＴＭ１…第１の外部端子、
ＴＭ２…第２の外部端子、  ＴＭ３…第３の外部端子、  ＴＭ４…第４の外部端子、
ＴＭ５…第５の外部端子、  Ｔｒ１，Ｔｒ２…ｎｐｎ型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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