(57)【要約】【課題】回路規模を大型化することなく、大きな遅延時間を得る。【解決手段】遅延対象の矩形波の入力信号Ｖinを台形波発生回路１０により台形波信号Ｖcに変換し、その台形波信号の中間電圧よりも高く設定された第１のスレッショルド電圧Ｔｈ1を有するインバータ２１と、中間電圧よりも低く設定された第２のスレッショルド電圧Ｔh2を有するインバータ２２とで、台形波信号Ｖcと第１及び第２のスレッショルド電圧を比較し、インバータ２１とインバータ２2の出力でバッファ回路２３を駆動し、台形波信号Ｖcに同期して反転し、かつ遅延した矩形波の出力信号Ｖoutを生成する。【選択図】  図２
2010028244.tif 000002
【特許請求の範囲】
【請求項１】
入力される台形波信号の中間電圧よりも高く設定された第１のスレッショルド電圧と、前記中間電圧よりも低く設定された第２のスレッショルド電圧を有し、前記台形波信号と第１及び第２のスレッショルド電圧を比較し、前記台形波信号に同期して反転し、かつ遅延した矩形波の出力信号を生成するヒステリシスコンパレータ回路。
【請求項２】
請求項１に記載のヒステリシスコンパレータ回路において、
前記出力信号は、前記台形波信号が第１のスレッショルド電圧を超えたときに立ち上がり、前記台形波信号が第２のスレッショルド電圧を下回ったときに立ち下がる信号であることを特徴とするヒステリシスコンパレータ回路。
【請求項３】
請求項１に記載のヒステリシスコンパレータ回路において、
前記ヒステリシスコンパレータ回路は、電源と接地間にそれぞれ接続され前記台形波信号がゲートにそれぞれ入力される第１のＣＭＯＳインバータと第２のＣＭＯＳインバータと、電源と接地間に直列接続されたＰＭＯＳとＮＭＯＳの共通接続点から前記台形波信号に同期し、かつ設定時間遅延された矩形波信号を出力する出力回路とを備えてなり、
前記第１のＣＭＯＳインバータと前記第２のＣＭＯＳインバータのスレッショルド電圧は、それぞれ前記第１のスレッショルド電圧と前記第２のスレッショルド電圧に設定され、前記出力回路のＰＭＯＳのゲートに前記第１のＣＭＯＳインバータの出力が入力され、前記出力回路のＮＭＯＳのゲートに前記第２のＣＭＯＳインバータの出力が入力されてなることを特徴とするヒステリシスコンパレータ回路。
【請求項４】
請求項３に記載のヒステリシスコンパレータ回路において、
前記第１のスレッショルド電圧と前記第２のスレッショルド電圧は、第１のＣＭＯＳインバータと第２のＣＭＯＳインバータを構成するＰＭＯＳとＮＭＯＳの電流駆動能力を異ならせて可変設定されることを特徴とするヒステリシスコンパレータ回路。
【請求項５】
請求項１に記載のヒステリシスコンパレータ回路において、
前記第１のスレッショルド電圧と前記第２のスレッショルド電圧は、可変であることを特徴とするヒステリシスコンパレータ回路。
【請求項６】
請求項５に記載のヒステリシスコンパレータ回路において、
前記第１のスレッショルド電圧と前記第２のスレッショルド電圧に対応させてスレッショルド電圧が異なる複数のインバータを備え、該インバータを選択して前記第１のスレッショルド電圧と前記第２のスレッショルド電圧を可変することを特徴とするヒステリシスコンパレータ回路。
【請求項７】
請求項１に記載のヒステリシスコンパレータ回路において、
前記ヒステリシスコンパレータ回路は、電源と接地間に直列接続された第１と第２のＰＭＯＳ及び第３と第４のＮＭＯＳ及び前記第１のＰＭＯＳに並列接続された第５のＰＭＯＳと前記第４のＮＭＯＳに並列接続された第６のＮＭＯＳからなる第１のインバータと、電源と接地間に直列接続されたＰＭＯＳとＮＭＯＳからなる第２のインバータとを備え、第１のインバータの第１と第２のＰＭＯＳ及び第３と第４のＮＭＯＳのゲートに台形波信号を入力し、第２のインバータのＰＭＯＳとＮＭＯＳの共通接続点の電圧を出力信号とするとともに、該出力信号を前記第１のインバータの第５のＰＭＯＳと第６のＮＭＯＳのゲートに入力してなり、前記台形波信号に同期し、かつ設定時間遅延された矩形波の出力信号を出力することを特徴とするヒステリシスコンパレータ回路。
【請求項８】
請求項１乃至７のいずれか１項に記載のヒステリシスコンパレータ回路を備え、
前記台形波信号として、遅延対象の矩形波の入力信号に同期してコンデンサを充放電するとともに、前記コンデンサの充放電電流を制御して得られるコンデンサ端子電圧を出力する台形波発生回路とを備えてなる遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシスコンパレータ回路及びそれを用いた遅延回路に係り、特に、回路規模を大きくすることなく矩形波信号の遅延時間を長くするのに好適な技術に関する。
【背景技術】
【０００２】
従来、矩形波信号を遅延させる遅延回路は種々の用途に用いられている。このような遅延回路として、例えば、特許文献１に記載されているように、遅延対象の矩形波信号の立ち上がりと立ち下がりのタイミングでコンデンサを充放電させ、そのコンデンサの端子電圧によりオンオフされるインバータ回路を備えて構成されている。これによれば、コンデンサの充放電電流を可変制御して、コンデンサ電圧の立ち上がり又は立ち下がりの傾きを制御することにより、入力される矩形波信号に同期した台形波信号を発生し、その台形波信号の中間電圧をスレッショルド電圧Ｖｔｈとするインバータ回路により台形波信号を波形整形して、遅延時間が可変された矩形波信号を発生することができる。
【０００３】
【特許文献１】特開２００７−６２５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１等の従来技術の方式によれば、矩形波信号の遅延可能な時間は、コンデンサの端子電圧が三角波状に変化するように充放電する場合であり、矩形波信号の周期の１／４が最大遅延時間である。
【０００５】
したがって、矩形波信号の周期の１／４以上遅延させたいときは、同様の遅延回路を複数段直列に接続した多段遅延回路により遅延させることになる。特に、矩形波信号が高周波信号の場合は信号周期が短いために、１段当たりの最大遅延時間が短いので、必要な遅延時間を得るために、遅延回路を多段にして用いる必要がある。その場合、遅延回路の回路規模が大型化することから、回路を構成する素子が多くなり、それらの素子の特性のばらつきにより遅延時間がばらつくという問題がある。
【０００６】
本発明が解決しょうとする課題は、回路規模を大型化することなく、大きな遅延時間を得ることにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明は、遅延回路に好適なヒステリシスコンパレータ回路を構成したことを特徴とする。すなわち、本発明のヒステリシスコンパレータ回路は、入力される台形波信号の中間電圧よりも高く設定された第１のスレッショルド電圧と、前記中間電圧よりも低く設定された第２のスレッショルド電圧を有し、前記台形波信号と第１及び第２のスレッショルド電圧を比較し、前記台形波信号に同期して反転し、かつ遅延した矩形波の出力信号を生成することを特徴とする。
【０００８】
すなわち、本発明のヒステリシスコンパレータ回路は、コンデンサ端子電圧などの台形波信号の中間電圧よりも高く設定された第１のスレッショルド電圧と、台形波信号の中間電圧よりも低く設定された第２のスレッショルド電圧と台形波信号とを比較し、例えば、台形波信号が第１のスレッショルド電圧を超えたときに立ち上がり、台形波信号が第２のスレッショルド電圧を下回ったときに立ち下がる前記出力信号を出力する。例えば、遅延対象の入力信号Ｖinに対する出力信号Ｖoutの遅延時間Ｔは、台形波発生回路から出力される台形波信号Ｖcの立上りから、ヒステリシスコンパレータ回路のスレッショルド電圧Ｔh1に至る時間で決まる。
【０００９】
したがって、台形波信号Ｖcに対して立上り時はスレッショルド電圧Ｔh1をＶcの中間電圧より高く、立下り時はスレッショルド電圧Ｔh2をＶcの中間電圧より低いヒステリシスコンパレータ回路を用いることで、立上り及び立下りともに同じ中間電圧のスレッショルド電圧を用いた従来技術に比べて、遅延時間を大きくすることができる。
【００１０】
この場合において、ヒステリシスコンパレータ回路は、電源と接地間にそれぞれ接続され前記台形波信号がゲートにそれぞれ入力される第１のＣＭＯＳインバータと第２のＣＭＯＳインバータと、電源と接地間に直列接続されたＰＭＯＳとＮＭＯＳの共通接続点から前記台形波信号に同期し、かつ設定時間遅延された矩形波信号を出力する出力回路とを備えてなり、前記第１のＣＭＯＳインバータと前記第２のＣＭＯＳインバータのスレッショルド電圧は、それぞれ前記第１のスレッショルド電圧と前記第２のスレッショルド電圧に設定され、前記出力回路のＰＭＯＳのゲートに前記第１のＣＭＯＳインバータの出力が入力され、前記出力回路のＮＭＯＳのゲートに前記第２のＣＭＯＳインバータの出力が入力されてなる構成とすることができる。
【００１１】
さらに、この場合において、前記第１のスレッショルド電圧と前記第２のスレッショルド電圧は、第１のＣＭＯＳインバータと第２のＣＭＯＳインバータを構成するＰＭＯＳとＮＭＯＳの電流駆動能力を異ならせて可変設定される構成とすることができる。
【００１２】
また、第１のスレッショルド電圧と第２のスレッショルド電圧は、可変できる構成とすることができる。この場合、例えば、第１のスレッショルド電圧と第２のスレッショルド電圧に対応させてスレッショルド電圧が異なる複数のインバータを備え、該インバータを選択して第１のスレッショルド電圧と第２のスレッショルド電圧を可変する構成とすることができる。
【００１３】
また、本発明の遅延回路は、上記のいずれかのヒステリシスコンパレータ回路を備え、その入力信号である台形波信号として、遅延対象の矩形波の入力信号に同期してコンデンサを充放電するとともに、前記コンデンサの充放電電流を制御して得られるコンデンサ端子電圧を出力する台形波発生回路とを備えて構成することができる。
【発明の効果】
【００１４】
本発明によれば、回路規模を大型化することなく、大きな遅延時間を得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の遅延回路を実施例に基づいて説明する。
【実施例１】
【００１６】
図１に本発明の一実施例の遅延回路のブロック構成図を示し、図２に本実施例の具体的な一例の回路構成図を示す。
【００１７】
図１に示すように、本実施例の遅延回路は、入力される矩形波の入力信号Ｖinに同期し、かつ、遅延時間を可変制御する信号Ｉctrlに基づいた立上り角度及び立下り角度を有する台形波電圧の信号Ｖcを発生する台形波発生回路１と、台形波発生回路１から出力される信号Ｖcに基づいて入力信号Ｖinを設定時間遅延した出力信号Ｖoutを出力するヒステリシスコンパレータ回路２を有して構成されている。
【００１８】
台形波発生回路１としては、図２に示す公知の台形波発生回路１０を用いることができる。すなわち、図２に示すように、台形波発生回路１０は、制御電源ＶＤＤと接地との間に接続されたＰＭＯＳ素子のＭ１と定電流源１１とＮＭＯＳ素子のＭ２の直列回路を備えている。定電流源１１は、遅延時間を制御する信号Ｉctrlに相当する電流を供給するようになっている。また、台形波発生回路１０は、制御電源ＶＤＤと接地との間に直列接続されたＰＭＯＳ素子のＭ３とＭ４、及びＮＭＯＳ素子のＭ５とＭ６を備えている。Ｍ１とＭ３のゲートは定電流源１１の正側に共通接続され、Ｍ２とＭ６のゲートは定電流源１１の負側に共通接続され、これによりＭ１とＭ３、Ｍ２とＭ６はそれぞれカレントミラーを構成している。また、Ｍ４とＭ５のゲートには、遅延対象の入力信号Ｖinが入力され、Ｍ４とＭ５の直列接続点はコンデンサＣを介して接地されている。
【００１９】
これにより、Ｍ４とＭ５は、図３（ａ）に示す矩形波の入力信号Ｖinに同期してオンオフされる。そして、Ｍ４がオンのときにコンデンサＣが信号Ｉctrlに相当する定電流で充電され、Ｍ４がオンのときにコンデンサＣが信号Ｉctrlに相当する定電流で放電される。これにより、図３（ｂ）に示すように、入力信号Ｖinに同期したコンデンサＣの端子電圧である台形波電圧Ｖcが、ヒステリシスコンパレータ回路２０に入力される。
【００２０】
ヒステリシスコンパレータ回路２０は、制御電源ＶＤＤと接地間にそれぞれ接続され台形波電圧Ｖcがそれぞれゲートに共通に入力される第１のＣＭＯＳインバータ２１と第２のＣＭＯＳインバータ２２と、出力回路２３を備えて構成されている。第１のＣＭＯＳインバータ２１は、ＰＭＯＳ素子のＭ９とＮＭＯＳ素子のＭ１０から構成され、第２のＣＭＯＳインバータ２２はＰＭＯＳ素子のＭ７とＮＭＯＳ素子のＭ８から構成されている。
【００２１】
ここで、Ｍ９の電流駆動能力は、Ｍ１０の電流駆動能力に比べて大きく設定され、これにより第１のＣＭＯＳインバータ２１のスレッショルド電圧Ｔh1は、台形波電圧Ｖcの中間電圧よりも高く設定されている。また、Ｍ８の電流駆動能力は、Ｍ７の電流駆動能力に比べて大きく設定され、これにより第２のＣＭＯＳインバータ２２のスレッショルド電圧Ｔh2は、台形波電圧Ｖcの中間電圧よりも低く設定されている。
【００２２】
一方、出力回路２３は、制御電源ＶＤＤと接地間に直列接続されたＰＭＯＳ素子のＭ１１とＮＭＯＳ素子のＭ１２を備え、Ｍ１１のゲートに第１のＣＭＯＳインバータ２１の出力が入力され、Ｍ１２のゲートに第２のＣＭＯＳインバータ２２の出力が入力されている。これにより、Ｍ１１は第１のＣＭＯＳインバータ２１の出力でオンオフされ、Ｍ１２は第２のＣＭＯＳインバータ２２の出力でオンオフされるようになっている。また、Ｍ１１とＭ１２の直列接続点が出力端子２４に接続され、遅延された出力信号Ｖoutを出力するようになっている。
【００２３】
このように構成される実施例１の動作について、図３の波形図を参照して説明する。前述したように、図３（ａ）に示す矩形波の入力信号Ｖinに同期してＭ４，Ｍ５がオンオフされると、コンデンサＣが信号Ｉctrlに相当する定電流で充放電される。これにより、図３（ｂ）に示すように、入力信号Ｖinの立上りに同期してコンデンサＣが放電され、入力信号Ｖinの立下りに同期してコンデンサＣが充電される。その結果、コンデンサＣの端子電圧である台形波電圧Ｖcが、ヒステリシスコンパレータ回路２０に入力される。
【００２４】
ヒステリシスコンパレータ回路２０において、図３（ｃ）に示すように、台形波電圧Ｖcが第１のＣＭＯＳインバータ２１のスレッショルド電圧Ｔh1を下回ると、第１のＣＭＯＳインバータ２１の出力が“Ｈ”になりＭ１１がオフされ、スレッショルド電圧Ｔh1を超えると第１のＣＭＯＳインバータ２１の出力が“Ｌ”になりＭ１１がオンになる。一方、図３（ｄ）に示すように、台形波電圧Ｖcが第２のＣＭＯＳインバータ２２のスレッショルド電圧Ｔh2を下回ると、第２のＣＭＯＳインバータ２２の出力が“Ｈ”になりＭ１２がオンされ、スレッショルド電圧Ｔh2を超えると第２のＣＭＯＳインバータ２２の出力が“Ｌ”になりＭ１２がオフされる。
【００２５】
ここで、Ｍ１１がオンのとき出力信号Ｖoutは“Ｈ”レベル、Ｍ１２がオンのとき出力信号Ｖoutは“Ｌ”レベル、Ｍ１１とＭ１２がともにオフのときは寄生容量又は負荷容量により、前の状態が保持される。その結果、出力信号Ｖoutは、図３（ｅ）に示すようになり、入力信号Ｖinが遅延時間Ｔ遅れた出力信号Ｖoutになる。
【００２６】
すなわち、入力信号Ｖinに対する出力信号Ｖoutの遅延時間Ｔは、台形波発生回路１０から出力される台形波電圧Ｖcの立上りから、次段の第１のＣＭＯＳインバータ２１のスレッショルド電圧Ｔh1に至る時間で決まる。つまり、台形波電圧Ｖcに対して立上り時はスレッショルド電圧Ｔh1をＶcの中間電圧より高く、立下り時はスレッショルド電圧Ｔh2をＶcの中間電圧より低いヒステリシスコンパレータ回路を用いることで、立上り及び立下りともに同じ中間電圧のスレッショルド電圧を用いた従来技術に比べて、回路規模を大型化することなく、大きな遅延時間を得ることができる。
【００２７】
本実施例の遅延回路は、半導体集積回路の製造技術によって単結晶シリコンのような１個の半導体基板上に、他の回路と共に形成することができるのはいうまでもない。
【実施例２】
【００２８】
図４に本発明の他の実施例の遅延回路のブロック構成図を示し、図５に本実施例のヒステリシスコンパレータ回路のブロック構成図を示す。
【００２９】
図４に示すように、本実施例が図１の実施例１と相違する点は、ヒステリシスコンパレータ回路３のスレッショルド電圧Ｔh1、Ｔh2を、スレッショルド電圧の制御信号Ｖtinにより可変設定できるようにしたことにある。
【００３０】
本実施例のヒステリシスコンパレータ回路３は、図５に示すブロック構成図のように、インバータ回路３１と、インバータ回路３２を備えて構成されている。インバータ回路３１は、入力される制御信号Ｖtinに基づいてスレッショルド電圧を可変するように構成されている。つまり、台形波発生回路１から出力されるＶcの立上りを検出するスレッショルド電圧Ｔh1と、立下りを検出するスレッショルド電圧Ｔh2を可変して、インバータ回路３１から出力される出力信号３３にヒステリシス特性を持たせることができる。インバータ回路３２は、出力信号３３を反転して入力信号Ｖinに対してスレッショルド電圧Ｔh1、Ｔh1に応じた時間、遅延された出力信号Ｖoutを出力する。
【００３１】
本実施例によれば、実施例１と同様に、台形波電圧Ｖcに対して立上り時はスレッショルド電圧Ｔh1をＶcの中間電圧より高く、立下り時はスレッショルド電圧Ｔh2をＶcの中間電圧より低いヒステリシスコンパレータ回路を用いることで、立上り及び立下りともに同じ中間電圧のスレッショルド電圧を用いた従来技術に比べて、回路規模を大型化することなく、大きな遅延時間を得ることができる。
【実施例３】
【００３２】
図６に、図４の実施例２のヒステリシスコンパレータ回路３に適用可能な具体的な実施例の回路構成図を示す。図に示すように、ヒステリシスコンパレータ回路３０は、インバータ回路３５と、インバータ回路３６を備えて形成されている。インバータ回路３５は、ＰＭＯＳ素子のＭ２１とＭ２２、及びＮＭＯＳ素子のＭ２３とＭ２４の直列回路を制御電源ＶＤＤと接地との間に接続し、それらのＭ２１〜２４のゲートに台形波発生回路１から出力されるＶcが入力されている。また、Ｍ２１にはＰＭＯＳ素子のＭ２５が並列接続され、Ｍ２４にはＮＭＯＳ素子のＭ２６が並列接続されている。Ｍ２２とＭ２３の共通接続点の電位がインバータ回路３５の出力信号３７である。
【００３３】
一方、インバータ回路３６は、ＰＭＯＳ素子のＭ２７とＮＭＯＳ素子のＭ２８の直列回路を制御電源ＶＤＤと接地との間に接続し、それらのＭ２７、２８のゲートにインバータ回路３５の出力信号３７が入力されている。Ｍ２７とＭ２８の共通接続点の電位がインバータ回路３６の出力信号Ｖoutである。さらに、出力信号Ｖoutが制御信号Ｖtinとして、インバータ回路３５のＭ２５及びＭ２６のゲートにフィードバックされている。これにより、インバータ回路３５は、スレッショルド電圧Ｔh1、Ｔh2を可変するように構成されている。
【００３４】
このように構成される本実施例の動作について説明する。Ｖoutが“Ｌ”のときＭ２５はオンするから、Ｍ２１のドレイン−ソース間は短絡される。これにより、インバータ回路３５のスレショルド電圧はＭ２２と（Ｍ２３＋Ｍ２４）の電流駆動能力比の逆比で決まる。そこで、スレッショルド電圧Ｔh1がＶcの中間電圧より高くなるように、それらのＭＯＳのチャンネルの長さＬと幅Ｗを設定する。逆に、Ｖoutが“Ｈ”のときＭ２６がオンし、Ｍ２４のドレイン−ソース間が短絡されるので、スレショルド電圧は（Ｍ２１＋Ｍ２２）とＭ２３の電流駆動能力比の逆比で決まる。そこで、スレッショルド電圧Ｔh2がＶcの中間電圧より低くなるように、それらのＭＯＳのチャンネルの長さＬと幅Ｗを設定する。
【００３５】
ここで、インバータ回路３５の入力電圧Ｖｃが“Ｈ”であったとすると、インバータ回路３５の出力信号３７は“Ｌ”となり、インバータ３６の出力信号Ｖoutは“Ｈ”となる。これにより、入力電圧Ｖｃの立下り時のスレッショルド電圧Ｔh2は低く設定される。次に、入力電圧Ｖｃが“Ｌ”になると、インバータ回路３５の出力信号３７は“Ｈ”となり、インバータ３６の出力信号Ｖoutは“Ｌ”となり、入力電圧Ｖｃの立上り時のスレッショルド電圧Ｔh1は高く設定される。
【００３６】
このようにして、本実施例のヒステリシスコンパレータ回路３０によれば、入力電圧Ｖｃの立上りと立下りでスレッショルド電圧Ｔh1、Ｔh2が変わるため、ヒステリシス特性を示すことになる。
【００３７】
図７に、本実施例の動作波形の一例を示す。図示のように、台形波発生回路１から入力電圧Ｖｃが入力されると、インバータ回路３５からは出力信号３７が出力され、これによりインバータ回路３６から出力信号Ｖoutが出力される。
【００３８】
本実施例のヒステリシスコンパレータ回路３０によれば、演算増幅器を用いずにヒステリシスコンパレータ回路を構成できるから、演算増幅器に必要なバイアス電流が不要となるから、高速かつ小規模で、省電力のヒステリシスコンパレータ回路を実現できる。
【実施例４】
【００３９】
図８に、図４の実施例２のヒステリシスコンパレータ回路３に適用可能なさらに他の実施例の回路構成図を示す。図に示すように、本実施例のヒステリシスコンパレータ回路４０は、台形波発生回路１から入力電圧Ｖｃが入力される複数Ｎ個（Ｎは、２以上の自然数）のインバータ回路Ｉnv1〜ＩnvＮと、インバータ回路Ｉnv1〜ＩnvＮの出力を制御信号Ｖctrlに従って切り替えて出力するセレクタ回路４１と、セレクタ回路４１の出力信号４２，４３でオンオフされるＰＭＯＳ素子のＭ４１、ＰＭＯＳ素子のＭ４２を直列接続してなるバッファ回路４４を有して形成されている。そして、制御信号Ｖctrlによりインバータ回路Ｉnv1〜ＩnvＮを切り替え選択して、所望のスレッショルド電圧Ｔh1、Ｔh2を有するインバータ回路を選択する。
【００４０】
したがって、本実施例によれば、制御信号Ｖctrlによりスレッショルド電圧Ｔh1、Ｔh2を変更設定できるから、遅延回路に適用することにより、遅延時間を簡単に可変設定することが可能になる。
【００４１】
以上、本発明のヒステリシスコンパレータ回路を、矩形波信号の遅延回路に適用した実施例に基づいて説明したが、ヒステリシスコンパレータ回路単独で利用することができるのは言うまでもない。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施例の遅延回路のブロック構成図を示す。
【図２】図１の実施例の具体的な一例の回路構成図を示す。
【図３】図２の実施例の動作を説明するための各部の波形図である。
【図４】本発明の他の実施例の遅延回路のブロック構成図を示す。
【図５】図４の実施例のヒステリシスコンパレータ回路の一例のブロック構成図を示す。
【図６】図４の実施例のヒステリシスコンパレータ回路に適用可能な具体的な実施例の回路構成図を示す。
【図７】図６のヒステリシスコンパレータ回路の動作を説明するための各部の波形図である。
【図８】図４の実施例のヒステリシスコンパレータ回路に適用可能なさらに他の実施例の回路構成図を示す。
【符号の説明】
【００４３】
１、１０  台形波発生回路
２、３、２０  ヒステリシスコンパレータ回路
【図１】
2010028244.tif 000003
【図２】
2010028244.tif 000004
【図３】
2010028244.tif 000005
【図４】
2010028244.tif 000006
【図５】
2010028244.tif 000007
【図６】
2010028244.tif 000008
【図７】
2010028244.tif 000009
【図８】
2010028244.tif 000010