(57)【要約】【目的】雷サージに耐え得る程度に十分に高いｄｉ／ｄｔ耐量と、低い順電圧ＶＦを有する低コストの半導体装置およびその製造方法を提供する。【解決手段】ｎ−半導体基板５１の第一主面側（表側）にｐ＋アノード領域５２と、このｐ＋アノード領域５２の外側に複数のｐ＋ガードリング領域５４を配置し、ｐ＋アノード領域５２とｐ＋ガードリング５４の間にｎ−半導体基板５１より高濃度のｎ半導体領域５３を配置し、ｐ＋ガードリング領域５４間にもｎ−半導体基板５１より高濃度のｎ半導体領域５３を配置する。このｎ半導体領域の不純物濃度を１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３とする。【選択図】        図１
2010118440.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体層と、該半導体層の第一主面に選択的に配置される第二導電型の第一半導体領域および該第一半導体領域と接して該第一半導体領域の外側に配置される第一導電型の第二半導体領域と、該第二半導体領域上と前記第一半導体領域の端部上に配置される絶縁膜と、該絶縁膜と前記第一半導体領域に接して配置される第一主電極と、前記半導体層の第二主面に配置される第一導電型の第三半導体領域と、該第三半導体領域に接して配置される第二主電極とを有する半導体装置において、
前記第二半導体領域と第三半導体領域の不純物濃度が前記半導体層の不純物濃度より高く、且つ、前記第二半導体領域の不純物濃度が１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の範囲にあることを特徴とする半導体装置。
【請求項２】
前記第二半導体領域の深さが、前記第一半導体領域の深さ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第二半導体領域に第二導電型のガードリング領域を配置することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
少なくとも前記第二半導体領域に、電子線照射、または重金属拡散でライフタイムキラーを導入することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第一半導体領域の端部から前記第一半導体領域上にかけての前記絶縁膜の長さを前記第一半導体領域の正孔の拡散長より長くすることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項６】
第一導電型の第一半導体層の第一主面に該第一半導体層の不純物濃度より高い不純物濃度の第一導電型の第二半導体層を形成する工程と、
該第二半導体層を貫通し、前記第一半導体層に達する第二導電型の第一半導体領域を選択的に形成し、該第一半導体領域の外側に残る前記第二半導体層を第二半導体領域とする工程と、
該第二半導体領域上と前記第一半導体領域の端部上に絶縁膜を形成する工程と、
前記第一半導体層の第二主面に第一導電型の第三半導体領域を形成する工程と、前記絶縁膜と前記第一半導体領域に接する第一主電極を形成する工程と、
前記第三半導体領域に接する第二主電極を形成する工程と
を有する半導体装置の製造方法において、
前記第二半導体領域の不純物濃度を、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の範囲とすることを特徴とする半導体装置の製造方法。
【請求項７】
第一導電型の第一半導体層の第一主面に選択的に第二導電型の第一半導体領域を形成する工程と、
前記第一半導体層と前記第一半導体領域の表面に前記第一半導体層の不純物濃度より高く前記第一半導体領域の不純物濃度より低い不純物濃度の第一導電型の第二半導体層を形成することで、前記第一半導体領域の外側に第一導電型の第二半導体領域を形成する工程と、
該第二半導体領域上と前記第一半導体領域の端部上に絶縁膜を形成する工程と、
前記第一半導体層の第二主面に第一導電型の第三半導体領域を形成する工程と、前記絶縁膜と前記第一半導体領域に接する第一主電極を形成する工程と、
前記第三半導体領域に接する第二主電極を形成する工程と
を有する半導体装置の製造方法において、
前記第二半導体領域の不純物濃度を、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の範囲とすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パワーモジュール等に搭載される半導体装置およびその製造方法に関し、特にパワーモジュールに印加された雷サージ等に対して高い耐量を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図１０は、パワーモジュールの一例を示す図である。図１０に示すように、このパワーモジュールは、コンバータ部１、ブレーキ部２、インバータ部３およびサーミスタ４を備えている。通常、コンバータ部１のコンバータダイオード５は、ＰＩＮダイオードにより構成される。例えば、モジュール定格が１２００Ｖまたは６００Ｖである場合、コンバータダイオード５として、それぞれ１６００Ｖ以上または８００Ｖ以上の耐圧を有するＰＩＮダイオードが用いられる。
【０００３】
このように定格以上の耐圧が要求される理由は、モジュールに定格以上の耐圧がかかることがあり、そのような場合にＰＩＮダイオードの破壊が起こらないようにするためである。また、コンバータダイオード５として用いられるＰＩＮダイオードでは、順電圧ＶＦが低いことが要求される。例えば、モジュール定格が１２００Ｖであるコンバータダイオード５では、順電圧ＶＦの要求値は、１．２〜１．５Ｖ程度である。
【０００４】
図１１は、従来のプレーナ型ＰＩＮダイオードの構成を示す断面図である。図１１に示すように、ｎ−半導体基板１２の第一主面側（表側）にｐ＋アノード領域１３と、このｐ＋アノード領域１３の外側に複数のｐ＋ガードリング領域１４、１５を配置する。ｐ＋アノード領域１３端部上とｎ−半導体基板１２上およびｐ＋ガードリング１４、１５上に酸化膜などの絶縁膜１６を配置し、ｐ＋アノード領域１３上にアノード電極１７を配置する。
【０００５】
一方、ｎ−半導体基板１２の第二主面側（裏側）にｎ＋カソード領域１１を配置し、ｎ＋カソード領域１１上にカソード電極１８を配置する。
尚、本明細書および添付図面において、ｎまたはｐを冠記した層や領域は、それぞれ電子または正孔がキャリアであることを意味する。また、ｎやｐに付す＋または−は、それぞれ比較的高不純物濃度または比較的低不純物濃度であることを表す。
【０００６】
従来のコンバータダイオード５の各部の寸法等は、次のとおりである。モジュール定格が１２００Ｖであり、耐圧が１６００Ｖである場合、比抵抗約１２０ΩｃｍのＦＺウェハよりなるｎ−半導体基板１２の厚さは、３００μｍ程度である。そして、ｐ＋アノード領域１３の深さは、６〜８μｍであり、そのドーズ量は、１×１０１５ｃｍ−２である。
また、モジュール定格が６００Ｖであり、耐圧が８００Ｖである場合には、比抵抗約４０Ωｃｍの拡散ウェハよりなるｎ−半導体基板１２の厚さは、８０μｍ程度である。そして、ｐ＋アノード領域１３については、モジュール定格１２００Ｖの場合と同じである。
【０００７】
上述したパワーモジュールにおいて、コンバータ動作時に雷サージ等が入ると、コンバータ部１に逆回復電流の減衰率（以下、ｄｉ／ｄｔと表す）の高いサージが印加される。そのため、コンバータダイオード５は、激しい逆回復動作モードとなり、高いｄｉ／ｄｔに耐えられずに、図１２に示すように、破壊してしまうことがある。
図１２は、従来のコンバータ部１に高いｄｉ／ｄｔのサージが入り、コンバータダイオード５が破壊したときの波形図である。図１２では、電流については１目盛りが１００Ａであり、電圧については１目盛りが２００Ｖであり、時間については１目盛りが１μ秒である。
【０００８】
このような不具合が起こるのを防ぐため、近年、パワーモジュールに搭載されるコンバータ部１に対して、雷サージ等の高いｄｉ／ｄｔのサージに耐えられることが要求されている。以下、本明細書では、このｄｉ／ｄｔに対する耐量をｄｉ／ｄｔ耐量と表記する。
ところで、ダイオードの逆回復動作モード時に、チップの外周部に電流が過度に集中して発熱すると、ダイオードが破壊してしまう。これを避けるため、Ｈｅイオンの照射によりダイオードの電極端部にのみライフタイムの短い領域を形成して、逆回復耐量を向上させることが提案されている（例えば、特許文献１参照。）。
【０００９】
上記特許文献に記載されている技術は、半導体装置として動作しているときの逆回復時のソフトリカバリー特性と、ソフトリカバリー化による逆回復時の破壊防止に関するものである。通常のリカバリー特性におけるｄｉ／ｄｔは、５００〜１０００Ａ／μ秒程度である。
【００１０】
それに対して、コンバータ部に入ることが予想される雷サージのｄｉ／ｄｔは、約３５００Ａ／μ秒である。そのため、上記特許文献に記載されている技術によって得られるｄｉ／ｄｔ耐量は、雷サージ等の高いｄｉ／ｄｔに対しては、不十分である。実際に本発明者らが実験したところ、上記特許文献に記載されている技術では、雷サージ等に対して有効な高いｄｉ／ｄｔ耐量を得ることができないことが判明した。
【００１１】
例えば、ダイオードの全面にライフタイムキラーを導入し、チップの全面にわたってライフタイムを低下させることによって、ｄｉ／ｄｔ耐量がある程度、改善されることがわかっているが、そのためには順電圧ＶＦを大幅に増大させる必要がある。しかし、上述したように、コンバータダイオードでは、順電圧ＶＦを低くしなければならないので、順電圧ＶＦを増大させることは好ましくない。
【００１２】
また、チップの外周部や端部において局所的にライフタイムを低下させることによっても、ｄｉ／ｄｔ耐量がある程度、改善されるが、雷サージに耐え得る程度に十分に高いｄｉ／ｄｔ耐量を得ることはできない。また、この場合、局所的にライフタイムキラーを導入するために導入しない部分へ厚い遮蔽膜を形成したり、その遮蔽膜を除去する必要があるため、製造工程が複雑になり、チップコストが上昇してしまうという不都合がある。
【００１３】
また、チップ表面またはその近傍に、Ｈｅイオンやプロトン等を用いて深さ方向に局所的にライフタイムの短い領域を形成しても、十分なｄｉ／ｄｔ耐量を得ることはできない。また、ライフタイムキラーとして重金属を拡散させる場合には、その拡散深さを制御するのは難しい。
そこで、特許文献２に開示されているように、ｎ−半導体層２２（ｎ−半導体基板）の表面に、１４〜２０μｍ（設計値）の深さのｐ＋拡散領域２３，２４，２５（２３がｐ＋アノード領域、２４、２５がｐ＋ガードリング領域）を選択的に形成する。チップ全面にＨｅイオンを照射して、ｎ−半導体層２２とｐ＋拡散領域２３とからなるｐｎ接合面３１の位置ｄ１よりも浅い位置ｄ２から深い位置ｄ３までライフタイムキラーを導入し、チップ全体に低ライフタイム領域３２を形成する。Ｈｅイオンの照射時には、ｐ＋拡散領域２３の深さがＨｅイオンの照射半値幅以上となり、Ｈｅイオンのピーク位置がＨｅイオンの照射半値幅よりも深く、かつｐ＋拡散領域２３の深さの８０〜１２０％の範囲になるようにする。なお、前記の名称と符号は特許文献２に記載のものをそのまま用いている。
【００１４】
こうすることで、雷サージに耐え得る程度に十分に高いｄｉ／ｄｔ耐量と、低い順電圧ＶＦを有する半導体装置とすることができる。
また特許文献３には、ｐ＋導電型の半導体層１１とアノード電極１６とが接触していない領域におけるアノード電極の後退長Ｌを、ｎ−導電型の半導体層１４内における正孔の拡散長よりも長くする。その結果、ターミネーション領域内のキャリア濃度が小さくなるため、リカバリー時にｐ＋導電型の半導体層１１の端部に局所的な電流集中が起こらなくなることが開示されている。なお、前記の名称と符号は特許文献３に記載のものをそのまま用いている。
【特許文献１】特開２００１−１３５８３１号公報
【特許文献２】特開２００５−３４０５２８号公報
【特許文献３】特許第３４４４０８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし、特許文献２に示すような、Ｈｅイオンを照射すると照射費用が高いのと良品率が悪化するためコストが高くなる。
また、特許文献３に示すようにすると、活性面積を増加させねばならず活性面積の増加によりチップ面積が増加しコストが高くなる。
この発明の目的は、前記の課題を解決して、雷サージに耐え得る程度に十分に高いｄｉ／ｄｔ耐量と、低い順電圧ＶＦを有する低コストの半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、第一導電型の半導体層（半導体基板に相当する）と、該半導体層の第一主面に選択的に配置される第二導電型の第一半導体領域（アノード領域に相当する）および該第一半導体領域と接して該第一半導体領域の外側に配置される第一導電型の第二半導体領域（ｎ半導体領域に相当する）と、該第二半導体領域上と前記第一半導体領域の端部上に配置される絶縁膜と、該絶縁膜と前記第一半導体領域に接して配置される第一主電極（アノード電極に相当する）と、前記半導体層の第二主面に配置される第一導電型の第三半導体領域(カソード領域に相当する)と、該第三半導体領域に接して配置される第二主電極（カソード電極に相当する）とを有する半導体装置において、
前記第二半導体領域と第三半導体領域の不純物濃度が前記半導体層の不純物濃度より高く、且つ、前記第二半導体領域の不純物濃度が１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の範囲にある構成とする。
【００１７】
また、前記第二半導体領域の深さが、前記第一半導体領域の深さ以下であるとよい。
また、前記第二半導体領域に第二導電型のガードリング領域を配置するとよい。
また、少なくとも前記第二半導体領域に、電子線照射または重金属拡散でライフタイムキラーを導入するとよい。
また、前記第一半導体領域の端部から前記第一半導体領域上にかけての前記絶縁膜の長さを前記第一半導体領域の正孔の拡散長より長くするとよい。
【００１８】
また、第一導電型の第一半導体層（半導体基板に相当する）の第一主面に該第一半導体層の不純物濃度より高い不純物濃度の第一導電型の第二半導体層を形成する工程と、該第二半導体層を貫通し、前記第一半導体層に達する第二導電型の第一半導体領域（アノード領域）を選択的に形成し、該第一半導体領域の外側に残る前記第二半導体層を第二半導体領域（ｎ半導体領域に相当する）とする工程と、該第二半導体領域上と前記第一半導体領域の端部上に絶縁膜を形成する工程と、前記第一半導体層の第二主面に第一導電型の第三半導体領域を形成する工程と、前記絶縁膜と前記第一半導体領域に接する第一主電極を形成する工程と、前記第三半導体領域に接する第二主電極を形成する工程とを有する半導体装置の製造方法において、前記第二半導体領域の不純物濃度を、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の範囲とする製造方法とする。
【００１９】
また、第一導電型の第一半導体層（半導体基板に相当する）の第一主面に選択的に第二導電型の第一半導体領域（アノード領域に相当する）を形成する工程と、前記第一半導体層と前記第一半導体領域の表面に前記第一半導体層の不純物濃度より高く前記第一半導体領域の不純物濃度より低い不純物濃度の第一導電型の第二半導体層を形成することで、前記第一半導体領域の外側に第一導電型の第二半導体領域（ｎ半導体領域に相当する）を形成する工程と、該第二半導体領域上と前記第一半導体領域の端部上に絶縁膜を形成する工程と、前記第一半導体層の第二主面に第一導電型の第三半導体領域を形成する工程と、前記絶縁膜と前記第一半導体領域に接する第一主電極を形成する工程と、前記第三半導体領域に接する第二主電極を形成する工程とを有する半導体装置の製造方法において、前記第二半導体領域の不純物濃度を、１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の範囲とする製造方法とする。
【発明の効果】
【００２０】
本発明によれば、ｐ＋アノード領域と横方向で接するｎ−半導体基板より不純物濃度が高いｎ半導体領域を設けることで、ｐ＋アノード領域からこのｎ半導体領域へ注入される正孔量を抑える。正孔量を抑えることで、ｎ半導体領域での正孔の蓄積量を抑制できて、順電圧ＶＦを低いレベルに抑えつつ、逆回復耐量（ｄｉ／ｄｔ耐量）を向上させることができる。
【００２１】
さらに、電子線照射や重金属拡散によるライフタイムキラーの導入により、低い順電圧ＶＦで、ｄｉ／ｄｔ耐量をより一層向上させることができる。
また、ｐ＋アノード領域上を被覆する絶縁膜を正孔の拡散長より長く、ｐ＋アノード領域の内側に延伸することで、ｐ＋アノード領域の曲率部での正孔の注入が抑制されてｄｉ／ｄｔ耐量をより一層向上させることができる。
【００２２】
また、本発明では、ｎ半導体領域を設けることで、高価なＨｅイオンの導入が不要となり、また空乏層の伸びの抑制によりチップサイズの小型化を図ることができて低コスト化を図ることができる。
【発明を実施するための最良の形態】
【００２３】
発明の実施の形態を以下の実施例で説明する。
【実施例１】
【００２４】
図１は、この発明の第１実施例の半導体装置の要部断面図である。図１において、ｎ−半導体基板５１の第一主面側（表側）にｐ＋アノード領域５２と、このｐ＋アノード領域５２の外側に複数のｐ＋ガードリング領域５４を配置する。ｐ＋アノード領域５２とｐ＋ガードリング領域５４の間にｎ−半導体基板５１より高濃度のｎ半導体領域５３を配置し、ｐ＋ガードリング領域５４間にもｎ−半導体基板５１より高濃度のｎ半導体領域５３を配置する。ｐ＋アノード領域５２端部上とｎ半導体領域５３上およびｐ＋ガードリング領域５４上に酸化膜などの絶縁膜５５を配置し、ｐ＋アノード領域５２上にアノード電極５６を配置する。
【００２５】
一方、ｎ−半導体基板５１の第二主面側（裏側）にｎ＋カソード領域５７を配置し、ｎ＋カソード領域５７上にカソード電極５８を配置する。
前記のｐ＋アノード領域５２が第一主面から第２主面に投影された箇所がこのＰＩＮダイオードの活性領域５９であり、ｐ＋アノード領域５２の外側がｐ＋ガードリング領域５４とｎ半導体領域５３で構成される耐圧構造領域６０である。
【００２６】
前記したように、ｎ半導体領域５３の不純物濃度を高めると、ｐ＋アノード領域５２の曲率部分での正孔の注入効率が抑制される。さらに、図２で示すように、ｎ半導体領域５３の不純物濃度を高めるとこの部分でのライフタイムが低下する。この注入効率の抑制とライフタイムの低下により、曲率部でｎ半導体領域５３に蓄積される正孔の量が低下する。この正孔量の低下によりｄｉ／ｄｔ耐量が増大する。その結果、雷サージ耐量が向上する。一方、活性領域５９でのｐ＋アノード領域５２のからの正孔の注入は抑制されないので順電圧ＶＦの増大はなく、コンバータ用のダイオードとして用いることができる。
【００２７】
尚、前記図２は不純物濃度と正孔のライフタイムの関係を表した図である。
さらに、具体的に説明する。
ｐ＋アノード領域５２の表面からの深さ（拡散深さ）をＡとし、ｎ半導体領域５３の表面からの深さ（拡散深さ）をＢとしたとき、Ｂ≦Ａとする（図１ではＢ＝Ａの場合を示した）。尚、ここでは表面からの深さとは一番深い箇所の深さをいう。これは、Ｂ＞Ａとすると、ｎ半導体領域５３がｐ＋アノード領域５２を凌駕して、ｐ＋アノード領域５２の底部のフラットな箇所でのｎ−半導体基板５１とｐ＋アノード領域５２が交わるｐｎ接合付近の不純物濃度が高くなり、耐圧低下を招き、ライフタイム低下による漏れ電流の増大を招く。尚、Ａは６００Ｖ〜１６００Ｖクラスの耐圧で、２μｍ程度から２２μｍ程度の範囲にある。  
【００２８】
また、ｎ−半導体基板５１の不純物濃度をＮ１とし、ｎ半導体領域５３の不純物濃度をＮ２としたとき、Ｎ１＜Ｎ２とし、１×１０１５ｃｍ−３≦Ｎ２≦１×１０１７ｃｍ−３とする（図２参照）。Ｎ２が１０１５ｃｍ−３未満では、ライフタイムの不純物濃度依存性が殆ない。一方、Ｎ２が１０１７ｃｍ−３を超えると、空乏層の表面での伸びが阻害されて耐圧低下を招く。Ｎ１は、コンバータ用のダイオードでは、例えば耐圧が８００Ｖで１×１０１４ｃｍ−３程度であり、１６００Ｖでは、３×１０１３ｃｍ−３程度である。
【００２９】
また、ｐ＋アノード領域５２の表面からの深さＡとｐ＋ガードリング領域５４の表面からの深さＣは同じにする（Ｃ＝Ａ）。これは、低コスト化を図るために、ｐ＋アノード領域５２とｐ＋ガードリング領域５４を同時に形成するからである。しかし、耐圧を確保するために、Ｃ＞Ａとする場合もある。
尚、ｎ半導体領域５３の不純物濃度Ｎ２を変えたときは、それに合ったｐ＋ガードリング領域５４の不純物濃度や拡散深さなどの最適設計が必要となる。また、本発明は耐圧構造をフィールドプレート方式にした場合でも適用できる。
【００３０】
図３〜図６は、図１の半導体装置の製造方法を示し、工程順に示した要部製造工程断面図である。
図３において、ｎ−半導体基板５１の第一主面側（表側）の表面全域にｎ半導体領域５３となるｎ半導体層５３ａを形成する。このｎ半導体層５３ａは，ｎ−半導体基板５１の表面にリンなどの不純物を拡散して形成する（または、ｎ−半導体基板５１上にｎ不純物層をエピタキシャル成長させて形成する）。尚、ｎ−半導体基板５１は、例えばＦＺウェハなどである。ｎ半導体層５３ａは、ｐ＋アノード領域５２やｐ＋ガードリング領域５４を形成した後に不純物を拡散して形成してもよい。
【００３１】
図４において、ｎ半導体層５３ａの表面からｎ−半導体基板５１に達するｐ＋アノード領域５２を拡散（イオン注入と熱処理の組み合わせ）で選択的に形成する。このとき、ｐ＋アノード領域５２の形成と同時にｐ＋アノード領域５２と離してｐ＋アノード領域５２を囲むｐ＋ガードリング領域５４を複数本形成する。このｐ＋アノード領域５２やｐ＋ガードリング領域５４の拡散深さは２μｍ〜２２μｍ程度である。ｐ＋アノード領域５２の外側に残るｎ半導体層５３ａがｎ半導体領域５３となる。
【００３２】
図５において、ｎ−半導体基板５１の第二主面側（裏側）にｎ＋カソード領域５７を形成する。
図６において、ｐ＋アノード領域５２の端部上、ｎ半導体領域５３上およびｐ＋ガードリング領域５４上に、例えば酸化膜などの絶縁膜５５を形成する。尚、ｐ＋アノード領域５２を形成した後で、ｐ＋アノード領域５２の拡散深さより深くｐ＋ガードリング領域５４を形成する場合もある。この場合は２回の拡散が必要となる。
【００３３】
続いて、ｐ＋アノード領域５２上とｎ＋カソード領域５７上にアノード電極５６、カソード電極５８を形成する。
【実施例２】
【００３４】
図７は、この発明の第２実施例の半導体装置の要部断面図である。図１との違いは、全面に電子線照射をしてライフタイムキラーを導入してｎ半導体領域５３のライフタイムをさらに短くした点である。ｎ半導体領域５３のライフタイムをさらに短くすることで正孔の蓄積量が減少してｄｉ／ｄｔ耐量がさらに高まる。しかし、全面に電子線照射すると活性領域５９のライフタイムも短縮するので順電圧ＶＦの増加を招く。そこでコンバータ用途では電子線照射量を制御して順電圧ＶＦの増加を極力抑える必要がある。
【００３５】
図８は、電子線照量を制御した場合のｄｉ／ｄｔ耐量と順電圧ＶＦの関係を示す図である。図中の順電圧ＶＦにおいて、左側の低いレベルは電子線照射をしない場合であり、中央の中レベルと右側の高いレベルは電子線を照射した場合である。電子線量を増加させ、ライフタイムキラーを導入することによってｄｉ／ｄｔ耐量を向上させることができる。
また、電子線照射した箇所ではその結晶欠陥がドナー化するので、ｎ半導体領域５３の不純物濃度が上がりｐ＋アノード領域５２からの正孔の注入を抑制する効果もある。
【００３６】
一方、電子線照射をｐ＋アノード領域５２端部とこれと接する耐圧構造領域６０とに行うことで、前記のような順電圧ＶＦの増大なしにｄｉ／ｄｔ耐量を高めることができる。これはｐ＋アノード領域５２とｎ半導体領域５３のｐｎ接合近傍に行なっても同様である。
また、電子線照射の代わりに、金や白金などの重金属を導入してライフタイムを低下させても同様の効果が期待できる。
【実施例３】
【００３７】
図９は、この発明の第３実施例の半導体装置の要部断面図である。図１との違いは、ｐ＋アノード領域５２の端部上の絶縁膜５５の長さＷを正孔の拡散長より長くｐ＋アノード領域５２へ延伸して被覆した点である。こうすることで、前記したｎ半導体領域５３による正孔の注入の抑制効果に加え、さらに絶縁膜５５の延伸によるｐ＋アノード領域５２の曲率部での正孔の注入が抑制されて、ｄｉ／ｄｔ耐量が一層向上する。また、ｎ半導体領域５３を設けることで、表面での空乏層の伸びが小さくなり、耐圧構造領域６０の占有面積が小さくなり、チップサイズの小型化ができて、低コスト化を図ることができる。
【産業上の利用可能性】
【００３８】
以上のように、本発明にかかる半導体装置およびその製造方法は、パワーモジュール等に搭載される半導体装置に有用であり、特に、コンバータに用いられるＰＩＮダイオードに適している。勿論、インバータに用いられるフリーホイーリングダイオードにも適用できる。
【図面の簡単な説明】
【００３９】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】不純物濃度とライフタイムの関係を示す図
【図３】図１の半導体装置の要部製造工程断面図
【図４】図３に続く、図１の半導体装置の要部製造工程断面図
【図５】図４に続く、図１の半導体装置の要部製造工程断面図
【図６】図５に続く、図１の半導体装置の要部製造工程断面図
【図７】この発明の第２実施例の半導体装置の要部断面図
【図８】電子線照量を制御した場合のｄｉ／ｄｔ耐量と順電圧ＶＦの関係を示す図
【図９】この発明の第３実施例の半導体装置の要部断面図
【図１０】自動車用パワーモジュールの一例を示す回路図
【図１１】従来のプレーナ型ＰＩＮダイオードの構成を示す断面図
【図１２】従来のコンバータ部にサージが入ったときの波形を示す波形図
【符号の説明】
【００４０】
５１    ｎ−半導体基板
５２    ｐ＋アノード領域
５３    ｎ半導体領域
５３ａ  ｎ半導体層
５４    ｐ＋ガードリング領域
５５    絶縁膜
５６    アノード電極
５７    ｎ＋カソード領域
５８    カソード電極
５９    活性領域
６０    耐圧構造領域
６１    電子線照射領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図８】
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