(57)【要約】【課題】回路シミュレータを用いた回路設計と実際の回路性能との誤差の発生を良好に抑制する。【解決手段】内部導体の表皮効果を考慮するインダクタンスＬ１とレジスタンスＲ１の直列回路に、直流に対するインダクタンスＬ０とインダクタンスＬ１との間の相互インダクタンスＬｍを並列接続し、これにインダクタンスＬ０と内部導体の直流抵抗Ｒｄｃ１とを直列に接続する。次に、外部電極の寄生インダクタンスＬｓを等価インダクタンスＬ０に直列に接続するとともに、外部電極の直流抵抗Ｒｄｃ２を内部導体の直流抵抗Ｒｄｃ１に直列に接続する。また、寄生キャパシタンスＣｐと、チップを構成する誘電体の損失を表す抵抗Ｒｐとを直列に接続した直列回路を、外部電極の等価素子Ｌｓ，Ｒｄｃ２の内側に並列に接続して構成された等価回路モデルを用いる。【選択図】図１
2010204869.tif 000002
【特許請求の範囲】
【請求項１】
直方体状の誘電体チップと、該チップに内蔵されるとともに端部がそれぞれ前記チップの表面に引き出された内部導体と、前記内部導体の端部に導電接続するように前記チップの表面に形成された外部電極と、を有する積層チップインダクタの等価回路モデルの回路定数解析方法であって、
前記内部導体の表皮効果を考慮するためのインダクタンスＬ１とレジスタンスＲ１とが直列接続された第１の直列回路に、電磁近接効果を考慮するための、直流に対するインダクタンスＬ０と前記インダクタンスＬ１との間の相互インダクタンスＬｍを並列に接続して第１の並列回路を構成し、
該第１の並列回路の一端に、前記インダクタンスＬ０を直列接続するとともに、前記第１の並列回路の他端に、前記内部導体の直流抵抗Ｒdc1を直列接続して、第２の直列回路を構成し、
寄生キャパシタンスＣｐと前記チップを構成する誘電体の損失を示す抵抗Ｒｐとが直列接続された第３の直列回路を、前記第２の直列回路に並列接続して、第２の並列回路を構成し、
該第２の並列回路の一端に、外部電極の寄生インダクタンスＬｓを直列接続するとともに、前記第２の並列回路の他端に、外部電極の直流抵抗Ｒdc2を直列接続して構成した、
積層チップインダクタの等価回路モデルのインピーダンスの値と、前記積層チップインダクタのインピーダンスの実測値と、の相対誤差のティピカル値が小さくなるように、前記等価回路モデルに含まれている回路定数の数値を決定することを特徴とする積層チップインダクタの等価回路モデルの回路定数解析方法。
【請求項２】
内部導体の厚みを考慮するためのインダクタンスＬ２とレジスタンスＲ２とが直列に接続された第４の直列回路を、前記等価回路モデルの前記第１の並列回路に、更に並列に接続したことを特徴とする請求項１記載の積層チップインダクタの等価回路モデルの回路定数解析方法。
【請求項３】
前記相対誤差のティピカル値が１０％以下となるように等価回路の回路定数の数値を決定することを特徴とする請求項１または２のいずれかに記載の積層体チップインダクタの等価回路モデルの回路定数解析方法。
【請求項４】
積層チップインダクタを含む回路の特性シミュレーションを行なう回路シミュレーション方法において、
請求項３に記載の回路定数解析方法によって回路定数が決定された積層チップインダクタの等価回路モデルを利用して、当該積層チップインダクタを含む回路の特性のシミュレーションを行なうことを特徴とする回路シミュレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層チップインダクタの等価回路モデルの回路定数解析方法及び回路シミュレーション方法に関し、特に高周波用の直方体状の誘電体チップと、該チップに内蔵されるとともに端部がそれぞれ前記チップの表面に引き出された内部導体と、前記内部導体の端部に導電接続するように前記チップの表面に形成された外部電極と、を有する積層チップインダクタを含む回路の特性シミュレーションに好適な積層チップインダクタの等価回路モデルの回路定数解析方法及び回路シミュレーション方法の改良に関する。
【背景技術】
【０００２】
インダクタを含む回路の特性シミュレーションに関する背景技術としては、例えば、下記特許文献１〜４に開示されたものがある。特許文献１には、フェライト材を用いたインダクタンス素子の特性を良好に表すことができる精度の高い等価回路及びその解析手法等が開示されている。特許文献２には、半導体基板上に形成され周波数依存性が少ないインダクタンス素子を表す等価回路及びそのシミュレーション方法が開示されている。引用文献３には、誘電体基板の上面に形成された平面型インダクタンス素子の評価方法が開示されている。引用文献４には、モータコイルを表す等価回路及び回路シミュレータが開示されている。
【０００３】
インダクタの基本的な等価回路を示すと、図６(A)に示すように、インダクタンスＬと導体の表皮効果を含む損失を表す抵抗Ｒとを直列に接続した直列回路に、寄生キャパシタンスＣｐを並列接続した回路となる。各素子は、いずれも周波数に依存する。このような等価回路を使用してＳＰＩＣＥなどの回路シミュレータで回路解析を行なうと、各素子の周波数特性の存在に起因して大きな誤差が発生し、設計した回路の実際の性能が設計回路の性能の目標値から大きく外れてしまう。
【０００４】
かかる問題点を改善するものとして、下記非特許文献１記載の回路モデリング手法がある。これは、回路素子のモデリングを行なう際に分数多項式を２次ごとに分解し、直列共振回路の並列接続や並列共振回路の直列接続で合成するようにしたものである。しかし、このような一般分数多項式による回路合成の手法で高い精度を達成するためには、多項式の次数を上げなければならず、回路構成が相当複雑になってしまう。
【０００５】
これに対し、下記非特許文献２には、金属の表皮効果（skin effect）と電磁の近接効果（proximity effect）を考慮したラダー回路が開示されている。図６(B)にはその回路構成が示されており、前記基本等価回路に、周波数に依存する等価インダクタンスＬと導体の抵抗Ｒの周波数特性を捉えるため、直流に対するインダクタンスＬ０と導体の直流抵抗Ｒｄｃを直列接続した回路において、金属表皮効果を考慮するインダクタンスＬ１とレジスタンスＲ１の直列接続回路を導体の直流抵抗Ｒｄｃに並列に接続している。また、電磁近接効果を考慮するため、前記インダクタンスＬ０，Ｌ１間に相互インダクタンスＬｍを加えている。各回路素子は、いずれも周波数に依存しない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−３１２１８７号公報
【特許文献２】特開２００４−２３５２７９号公報公報
【特許文献３】特開２０００−２８６６２号公報
【特許文献４】特開２００７−１２２５７４号公報
【非特許文献】
【０００７】
【非特許文献１】河野通孝，加藤利次，井上馨「最小自乗法による集中定数等価回路のパラメータ抽出法」, The SCIENCE and ENGINEERING REVIEW of DOSHISHA UNIVERSITY, Vol. 45, No. 2 pp.1-14, July 2004
【非特許文献２】Yu Cao; Groves, R.A.; Xuejue Huang; Zamdmer, N.D.; Plouchart, J.-O.; Wachnik, R.A.; Tsu-Jae King; Chenming Hu, "Frequency-independent equivalent-circuit model for on-chip spiral inductors", IEEE Journal of Solid-State Circuits, Volume 38, Issue 3, Mar 2003 Page(s): 419 - 426
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、以上のような背景技術の等価回路を使用して得た特性は、実際の積層チップインダクタの特性を必ずしも良好に反映しておらず、回路シミュレータによる回路設計等を行なう際において、所望の周波数帯域における精度の良い特性予測が難しい。特に、高周波側で各寄生成分の作用が大きくなり、積層チップインダクタンス特性が複雑化し、必ずしも良好に表現することができない。
【０００９】
本発明は以上の点に着目したもので、回路シミュレータを用いた回路設計における目標性能と実際の回路性能との周波数変動に伴う誤差の発生を良好に抑制することができる積層チップインダクタの等価回路モデルの回路定数解析方法及び回路シミュレーション方法を提供することを、その目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成するため、本発明の積層チップインダクタの等価回路モデルの回路定数解析方法は、直方体状の誘電体チップと、該チップに内蔵されるとともに端部がそれぞれ前記チップの表面に引き出された内部導体と、前記内部導体の端部に導電接続するように前記チップの表面に形成された外部電極と、を有する積層チップインダクタの等価回路モデルの回路定数解析方法であって、内部導体の表皮効果を考慮するためのインダクタンスＬ１とレジスタンスＲ１とが直列接続された第１の直列回路に、電磁近接効果を考慮するための、直流に対するインダクタンスＬ０と前記インダクタンスＬ１との間の相互インダクタンスＬｍを並列に接続して第１の並列回路を構成し、該第１の並列回路の一端に、前記インダクタンスＬ０を直列接続するとともに、前記第１の並列回路の他端に、前記内部導体の直流抵抗Ｒdc1を直列接続して、第２の直列回路を構成し、寄生キャパシタンスＣｐと前記チップを構成する誘電体の損失を示す抵抗Ｒｐとが直列接続された第３の直列回路を、前記第２の直列回路に並列接続して、第２の並列回路を構成し、該第２の並列回路の一端に、外部電極の寄生インダクタンスＬｓを直列接続するとともに、前記第２の並列回路の他端に、外部電極の直流抵抗Ｒdc2を直列接続して構成した、積層チップインダクタの等価回路モデルのインピーダンスの値と、前記積層チップインダクタのインピーダンスの実測値と、の相対誤差のティピカル値が小さくなるように、前記等価回路モデルに含まれている回路定数の数値を決定することを特徴とする。
【００１１】
主要な形態の一つは、内部導体の厚みを考慮するためのインダクタンスＬ２とレジスタンスＲ２とが直列に接続された第４の直列回路を、前記等価回路モデルの前記第１の並列回路に、更に並列に接続したことを特徴とする。
【００１２】
また、他の形態の一つは、前記相対誤差のティピカル値が１０％以下となるように等価回路の回路定数の数値を決定することを特徴とする。
【００１３】
本発明の回路シミュレーション方法は、積層チップインダクタを含む回路の特性シミュレーションを行う回路シミュレーション方法において、前記回路定数解析方法によって回路定数が決定された積層チップインダクタの等価回路モデルを利用して、当該積層チップインダクタを含む回路の特性のシミュレーションを行なうことを特徴とする。本発明の前記及び他の目的，特徴，利点は、以下の詳細な説明及び添付図面から明らかにする。
【発明の効果】
【００１４】
本発明によれば、積層チップインダクタにおける誘電体損失，外部電極のインダクタンス及びレジスタンス，内部導体の表皮効果と電磁近接効果、内部導体の厚みを考慮した等価回路モデルに基づいて等価回路定数を抽出することで、回路シミュレータを用いた回路設計と回路の実際の性能との誤差の発生が良好に抑制されるようになる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例１の等価回路を示す回路図である。
【図２】本発明の実施例２の等価回路を示す回路図である。
【図３】前記等価回路における回路定数を具体的に求めるための手法の一例を示すフローチャートである。
【図４】前記実施例の等価回路に基づく特性を背景技術及び実測値と比較して示すグラフである。
【図５】本発明が適用されるシミュレーション装置の一例を示すブロック図である。
【図６】従来の等価回路の一例を示す回路図である。
【発明を実施するための形態】
【００１６】
以下、本発明を実施するための最良の形態を、実施例に基づいて詳細に説明する。
【実施例１】
【００１７】
最初に、本発明の理解を容易にするため、図１を参照しながら、上述したラダー回路から本願発明の等価回路に至る経過を説明する。図６(B)に示したCao氏らのラダー回路は、直流抵抗が、本来定義された導体の直流抵抗Ｒｄｃではなく、ＲｄｃとＲ１との並列回路となってしまっている。そこで、本発明では、図１(A)に示すように、導体の表皮効果を考慮するインダクタンスＬ１とレジスタンスＲ１の直列回路を直流に対してショートしてから、直流に対するインダクタンスＬ０と導体の直流抵抗Ｒｄｃに直列接続する。
【００１８】
次に、この図１(A)の改良したラダー回路に含まれているインダクタンスＬ０，Ｌ１間の相互インダクタンスＬｍをデカップリング形式で表すと、同図(B)に示すようになる。すなわち、Ｒ１・Ｌ１の直列回路に相互インダクタンスＬｍが並列接続されており、この並列回路に、直流に対するインダクタンスＬ０と導体の直流抵抗Ｒｄｃとを直列に接続した構成となる。
【００１９】
次に、誘電体損失と、外部電極のインダクタンス及びレジスタンスを同時に考慮し、図１(C)に示す本実施例の等価回路を得る。すなわち、外部電極のインダクタンスＬｓを前記インダクタンスＬ０に直列に接続するとともに、外部電極の直流抵抗Ｒｄｃ２を内部導体の直流抵抗Ｒｄｃ１に直列に接続する。また、積層チップインダクタのチップを構成する誘電体の寄生キャパシタンスＣｐと、誘電体の損失を表す抵抗Ｒｐとを直列に接続した直列回路を、外部電極の等価素子Ｌｓ，Ｒｄｃ２の内側に並列に接続する。
【００２０】
次に、以上のような本実施例における積層チップインダクタの等価回路（ＳＰＩＣＥモデル）を使用してシミュレーションを行なう場合について説明する。シミュレータとして、例えばＳＰＩＣＥシミュレータを使用する場合、前記図１(C)の等価回路のＳＰＩＣＥファイルは、例えば下記の通りになる。
.subckt HK1 1 2 
Ls   1 3 Lval1
L0   3 4 Lval2
Lm   4 5 Lval3
L1   4 7 Lval4
R1   7 5 Rval1
Cp   3 8 Cval1
Rp   8 6 Rval2
Rdc1 5 6 Rval3
Rdc2 6 2 Rval4
.ends 
【００２１】
なお、必要に応じて、部品名や著作権表示がコメントとして付加される。また、上記ファイル中、Lval1，Lval2，・・・には、具体的な回路定数の数値が記述される。例えば、Ｌｓの値が０．５８ｎＨのときは、
Ls   1 3 0.58n
と記述されるという具合である。具体例は後述する。
【００２２】
次に、Fortranで記述したＳＰＩＣＥモデルのプログラムファイルは、下記の通りになる。上述したＳＰＩＣＥファイルは、そのままＳＰＩＣＥシミュレータに読み込むことができるが、以下のプログラムファイルは、コンパイルする必要がある。この場合も、必要に応じて、部品名や著作権表示がコメントとして付加される。
Complex Function ZHK1(Ls,L0,Lm,L1,R1,Cp,Rp,Rdc1,Rdc2,Freq)
Complex AIM,ZLs,ZL0,ZLm,ZL1,ZCp,Z1,Z2,Z3
data PI/3.1415926/,AIM/(0.0,1.0)
ZLs=AIM*2.0*PI*Freq*Ls
ZL0=AIM*2.0*PI*Freq*L0
ZLm=AIM*2.0*PI*Freq*Lm
ZL1=AIM*2.0*PI*Freq*L1
ZCp=1./(AIM*2.0*PI*Freq*Cp)
Z1=R1+ZL1
Z2=ZL0+1./(1./ZLm+1./Z1)+Rdc1
Z3=1./(1./Z2+1./(ZCp+Rp))
ZHK1=ZLs+Z3+Rdc2
Return
End
【実施例２】
【００２３】
次に、図２を参照しながら、本発明の実施例２について説明する。前記図１(B)に示したデカップリング形式のラダー回路において、積層チップインダクタにおいて内部導体を構成する金属層の厚みを考慮すると、図２(A)に示すような等価回路となる。すなわち、金属層の側面の表皮効果をインダクタンスＬ２とレジスタンスＲ２の直列回路で表し、これを、金属層の上下両主面の表皮効果を考慮したインダクタンスＬ１とレジスタンスＲ１の直列回路及びデカップリング形式で表現したインダクタンスＬｍと、それぞれ並列に接続する。
【００２４】
次に、前記実施例と同様にして、誘電体損失と、外部電極の寄生インダクタンス及びレジスタンスを同時に考慮し、図２(B)に示す本実施例の等価回路を得る。すなわち、外部電極の寄生インダクタンスＬｓを前記インダクタンスＬ０に直列に接続するとともに、外部電極の直流抵抗Ｒｄｃ２を内部導体の直流抵抗Ｒｄｃ１に直列に接続する。また、チップを構成する誘電体の寄生キャパシタンスＣｐと、誘電体材料の損失を表す抵抗Ｒｐとを直列に接続した直列回路を、外部電極の等価素子Ｌｓ，Ｒｄｃ２の内側に並列に接続する。
【００２５】
以上のような図２(B)に示す等価回路のＳＰＩＣＥファイルは、例えば下記の通りになる。
.subckt HK2 1 2 
Ls   1 3 Lval1
L0   3 4 Lval2
Lm   4 5 Lval3
L1   4 7 Lval4
R1   7 5 RVal1
L2   4 8 Lval5
R2   8 5 Rval2
Cp   3 9 Cval1
Rp   9 6 Rval3
Rdc1 5 6 Rval4
Rdc2 6 2 Rval5
.ends 
【００２６】
また、Fortranによる前記ＳＰＩＣＥモデルのプログラムファイルは、下記の通りになる。
Complex Function ZHK2(Ls,L0,Lm,L1,R1,L2,R2,
1                    Cp,Rp,Rdc1,Rdc2,Freq)
Complex AIM,ZLs,ZL0,ZLm,ZL1,Zl2,ZCp,Z1,Z2,Z3
data PI/3.1415926/,AIM/(0.0,1.0)
ZLs=AIM*2.0*PI*Freq*Ls
ZL0=AIM*2.0*PI*Freq*L0
ZLm=AIM*2.0*PI*Freq*Lm
ZL1=AIM*2.0*PI*Freq*L1
ZL2=AIM*2.0*PI*Freq*L2
ZCp=1./(AIM*2.0*PI*Freq*Cp)
Z1=1./(1./ZLm+1./(R1+ZL1)+1./(R2LZL2))
Z2=ZL0+Z1+Rdc1
Z3=1./(1./Z2+1./(ZCp+Rp))
ZHK2=ZLs+Z3+Rdc2
Return
End
＜具体例＞
【００２７】
次に、図３〜図４を参照しながら、前記実施例の具体的な数値例及びシミュレーション例を説明する。上述した実施例の等価回路モデルを利用してシミュレーションを行なうためには、各等価回路に含まれている回路定数を具体的に決定する必要がある。例えば、ＡＢＣ社製の型番「○○○」の積層チップインダクタを使用するときは、当該部品における前記回路定数の値を具体的に決定しなければならない。
【００２８】
そのための手法としては、ニュートン法など、各種の手法が知られているが、以下、一例として、グローバル最適化アルゴリズムによる方法を説明する。まず、
Ｚ_test(ｆn)＝ＥＳＲ_test(ｆn)＋ｊＸ_test(ｆn)
を、対象となる特定の部品の周波数ｆnにおけるインピーダンスの実測値とする。また、
Ｚ_circuit(Ｖ,ｆn)＝ＥＳＲ_circuit(Ｖ,ｆn)＋ｊＸ_circuit(Ｖ,ｆn)
を、当該部品のＳＰＩＣＥモデルの周波数ｆnにおける回路インピーダンスとする。なお、これらの式中のＶ={Ｖ1,Ｖ2, …,Ｖm}，Ｖi(i=1, 2, …, m)は、ＳＰＩＣＥモデルの回路素子である。
【００２９】
回路定数を抽出する最適化数学モデルは、次の数１式，あるいは数２式で示される。これらの数式で表される目標関数は、該当する素子のインピーダンスの実測値と、ＳＰＩＣＥモデルにおけるインピーダンス値との相対誤差を定義し、その相対誤差を最小化して表したものである。数１式は、全帯域の誤差の合計を表したものである。数２式は、周波数ごとのインピーダンスの実数部と虚数部の誤差の最大値を表したものである。
【数１】
2010204869.tif 000003
【数２】
2010204869.tif 000004
【００３０】
図３には、前記グローバル最適化アルゴリズムによる手順がフローチャートとして示されている。同図に示すように、まず、回路素子の最初の領域[ＶA,ＶB]を決める（ステップＳＡ）。求める最適解がなるべく含まれるように最初の領域[ＶA,ＶB]を出来るだけ大きくする。そうすると、グローバル最適化アルゴリズムにより一回で最適解が求められる。シミュレーション時間は大幅短縮できる。
【００３１】
次に、グローバル最適化アルゴリズムにより最適解Ｖ0を求める（ステップＳＢ）。そして、前記数１式及び数２式を利用して、回路インピーダンスの誤差を求め、最適解Ｖ0が適切かどうか判断する（ステップＳＣ）。その結果、もしＳＰＩＣＥモデルの回路インピーダンスと部品の実測値との誤差が大き過ぎて、前記最適解Ｖ0が適切でないと判明したら（ステップＳＣのＮ）、最適解Ｖ0によって新しい領域[ＶA,ＶB]を再構成し（ステップＳＤ）、グローバル最適化アルゴリズムによって最適解Ｖ0をもう一度求める（ステップＳＢ）。
【００３２】
ＳＰＩＣＥモデルによる回路インピーダンスと部品の実測値との誤差は、ＳＰＩＣＥモデルの精度を表す。この回路インピーダンス対実測値の相対誤差は、次の数３式及び数４式で示される。これらのうち、数３式はＥＳＲの相対誤差，数４式はリアクタンスの相対誤差を表す。
【数３】
2010204869.tif 000005
【数４】
2010204869.tif 000006
【００３３】
以上の処理を繰り返し行ない、回路インピーダンス対実測値の相対誤差のティピカル値が例えば１０％以下となったら、高精度のＳＰＩＣＥモデルが得られたと判断し（ステップＳＣのＹ）、その結果を保存して終了する（ステップＳＥ）。
なお、相対誤差のティピカル値を１０％以下にする理由は二つある。第１に、測定器の確度により、測定誤差を生じ、実測値の生データにノイズが含まれており、積層チップインダクタに対して実測値の生データに入っているノイズのティピカル値は、１０％程度である。第２に、電子部品毎の特性ばらつきがあり、積層チップインダクタの公差は一般的にＪ交差（±５％）と定められているので、１０％より大きいと回路精度が低下してしまう。このため、上記相対誤差のティピカル値は１０％以下となるようにすることが好ましい。
【００３４】
次に、以上のような手法で実施例の等価回路の回路定数を求め、これをＳＰＩＣＥシミュレータに入力してシミュレーションを行い、本発明の等価回路モデルを検証した。
【００３５】
次に、以上のようにして求めた数値例について具体的に説明する。
（１）本件出願人製の高周波用積層チップインダクタ「HK1005R10(100nH)」の場合（実施例１と実施例２の等価回路の適用範囲はＤＣもしくは周波数１．９４２ＧＨｚ以下）
ａ，図６(A)に示した基本等価回路をＳＰＩＣＥモデルとして、各素子の回路定数の数値を上記方法で求めたところ、以下のようになった。
L0=100nH,
Rdc=0.894362Ω,
Cp=0.268236pF,
ｂ，次に、図１(C)に示した実施例１の等価回路における各素子の回路定数の数値を求めたところ、以下のようになった。
L0=55.712532nH,
Lm=48.885025nH,
L1=84.4907913nH,
R1=112.035797Ω,
Cp=0.295752853pF,
Rp=3.24151635Ω,
Ls=0.538956523nH,
Rdc1=0.796844184Ω,
Rdc2=0.0975177884Ω。
ｃ，次に、図１(C)に示した実施例２の等価回路における各素子の回路定数の数値を求めたところ、以下のようになった。
L0=66.2275314nH,
Lm=45.4679871nH,
L1=77.8189621nH,
L2=108.25425nH,
R1=39.0474358Ω,
R2=457.259155Ω,
Cp=0.285327792pF,
Rp=2.12735748Ω,
Ls=1.25335538nH,
Rdc1=0.663021684Ω,
Rdc2=0.231340289Ω。
【００３６】
これらに対応するＳＰＩＣＥファイルは、下記の通りとなる。コメント行は省略している。
ａ，実施例１の場合
.subckt HK1005R10_1 1 2 
Ls   1 3 0.538956523n
L0   3 4 55.712532n
Lm   4 5 48.885025n
L1   4 7 84.4907913n
R1   7 5 112.035797
Cp   3 8 0.295752853p
Rp   8 6 3.24151635
Rdc1 5 6 0.796844184
Rdc2 6 2 0.0975177884
.ends 
ｂ，実施例２の場合
.subckt HK1005R10_2 1 2 
Ls   1 3 1.25335538n
L0   3 4 66.2275314n
Lm   4 5 45.4679871n
L1   4 7 77.8189621n
R1   7 5 39.0474358
L2   4 8 108.25425n
R2   8 5 457.259155
Cp   3 9 0.285327792p
Rp   9 6 2.12735748
Rdc1 5 6 0.663021684
Rdc2 6 2 0.231340289
.ends 
【００３７】
プログラミングしたＳＰＩＣＥモデルを呼び出すためのプログラムは、次の通りとなる。コメント行は省略している。
ａ，実施例１の場合
Complex Function Z_R10_1(Freq)
COMPLEX ZHK1
Ls=0.538956523e-9
L0=55.712532e-9
Lm=48.885025e-9
L1=84.4907913e-9
R1=112.035797
Cp=0.295752853e-12
Rp=3.24151635
Rdc1=0.796844184
Rdc2=0.0975177884
Z_R10_1= ZHK1(Ls,L0,Lm,L1,R1,Cp,Rp,Rdc1,Rdc2,Freq)
Return
End
ｂ，実施例２の場合
Complex Function Z_R10_2(Freq)
COMPLEX ZHK2
Ls=1.25335538e-9
L0=66.2275314e-9
Lm=45.4679871e-9
L1=77.8189621e-9
R1=39.0474358
L2=108.25425e-9
R2=457.259155
Cp=0.285327792e-12
Rp=2.12735748
Rdc1=0.663021684
Rdc2=0.231340289
Z_R10_2= ZHK2(Ls,L0,Lm,L1,R1,L2,R2,
1            Cp,Rp,Rdc1,Rdc2,Freq)
Return
End
【００３８】
次に、以上のようにして得た実施例１及び実施例２の等価回路の回路定数を用いたＳＰＩＣＥシミュレータによる計算結果と、図６(A)に示した基本回路のＳＰＩＣＥシミュレータによる計算結果と、インピーダンスの実測値とを比較する。
【００３９】
図４(A)は、ＥＳＲ（抵抗分）の周波数変化を示すグラフである。同図に示すように、実施例１及び実施例２は、実測値に極めて近似しているのに対し、基本回路のグラフは大きく離れている。また、実施例１及び実施例２を比較すると、実施例２は極めて高い精度を持っていることが分かる。図４(B)のＸ（リアクタンス）の周波数変化についても、同様の結果が得られている。図４(C)は、実施例１，２及び基本回路の実測値に対するＥＳＲ及びＸの相対誤差を示したものである。これらのグラフから、実施例１及び実施例２の等価回路は、基本回路と比較して、非常に誤差が少ないことが分かる。他の積層チップインダクタについても、同様の比較を行なったが、全製品のＳＰＩＣＥモデルにおいて、実測値と極めて一致したシミュレーション結果が得られており、実施例２は実施例１よりも精度が更に向上することが確認された。
【実施例３】
【００４０】
次に、図５を参照しながら、シミュレーション装置の実施例について説明する。本実施例のシミュレーション装置１００は、一般的なコンピュータシステムによって構成されており、ＣＰＵを中心に構成された演算処理部１１０に、キーボードなどの入力部１２２，液晶ディスプレイなどの出力部１２４，プログラムメモリ１３０，データメモリ１４０が接続された構成となっている。プログラムメモリ１３０には、シミュレーションプログラム，例えばＳＰＩＣＥシミュレータ１３２が格納されている。データメモリ１４０には、上述した積層チップインダクタのＳＰＩＣＥファイルのみならず、その他のキャパシタやレジスタなどの各種の電子部品のＳＰＩＣＥファイル１４２が格納されている。
【００４１】
演算処理部１１０は、入力部１２２からの入力指示に基づいて、データメモリ１４０からシミュレーション対象の回路に含まれる素子のＳＰＩＣＥファイルを読み出し、ＳＰＩＣＥシミュレータ１３２に組み込んで、回路特性などのシミュレーションの演算処理が行われる。このとき、積層チップインダクタについて上述した実施例１あるいは実施例２の等価回路のＳＰＩＣＥファイルを使用することで、非常に精度の高いシミュレーション結果を得ることができる。
【００４２】
以上のように、本発明の実施例によれば、次のような効果が得られる。
(1)電子部品メーカーやその代理商社は、上述した積層チップインダクタのＳＰＩＣＥモデルを顧客に提供し、もしくは会社のホームペイジに公開し、自社製品を採用する顧客に対して回路設計上の便宜を図ることができる。
(2)電子部品メーカーやその代理商社は、前記積層チップインダクタ部品のＳＰＩＣＥモデルをＳＰＩＣＥファイルもしくはプログラミングし、市販のＳＰＩＣＥシミュレータに搭載して、もしくは、顧客がダウンロードできるように会社のホームペイジに公開することで、自社製品の販路の拡大を図ることができる。
(3)電子機器メーカーや電子回路の設計会社は、前記公開されたＳＰＩＣＥモデルを使用することで、電子製品を精度よく設計でき、設計時間が大幅に短縮できる。また、積層チップインダクタ部品の採用の検証，機器故障の解析なども行うことができる。
【００４３】
なお、本発明は、上述した実施例に限定されるものではなく、本発明の要旨に逸脱しない範囲内において種々変更を加え得ることができる。例えば、以下のものも含まれる。
(1)前記実施例で示した等価回路定数の数値は一例であり、部品によって異なる数値となる。
(2)前記実施例は、ＳＰＩＣＥシミュレータに対して本発明を適用した例であるが、他の各種のシミュレータに適用することを妨げるものではない。
(3)更に、抵抗値が極めて小さい抵抗素子とインダクタンス値が極めて小さいインダクタンス素子はショート回路に変更することができる。また、抵抗値が極めて大きい抵抗素子とインダクタンス値が極めて大きいインダクタンス素子はオープン回路に変更することができる。
【産業上の利用可能性】
【００４４】
本発明によれば、積層チップインダクタの特性が精度よく表されるため、積層チップインダクタを含む各種の回路シミュレーションに好適である。
【符号の説明】
【００４５】
１００：シミュレーション装置
１１０：演算処理部
１２２：入力部
１２４：出力部
１３０：プログラムメモリ
１３２：シミュレーションプログラム
１４０：データメモリ
１４２：ＳＰＩＣＥファイル
【図１】
2010204869.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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