(57)【要約】【課題】さらなる感度の向上を図ることが可能な撮像装置を提供する。【解決手段】このＣＭＯＳイメージセンサ（撮像装置）は、電子を生成するＰＤ部１１と、ＰＤ部１１により生成された電子を増倍するための電子増倍部１２ａと、ＰＤ部１１の外縁部のうち、電子の転送方向（Ｘ方向）に沿って延びる短辺１１ｂの近傍に形成された第１遮光部分５ａと、ＰＤ部１１に対して電子増倍部１２ａが配置される側とは反対側に設けられたＰＤグローバルリセット配線５とを備える。また、第１遮光部分５ａは、ＰＤグローバルリセット配線５と一体的に形成されている。【選択図】図２
2010040572.tif 000002
【特許請求の範囲】
【請求項１】
電荷を生成する電荷生成部と、
前記電荷生成部により生成された電荷を増加するための電荷増加部と、
前記電荷生成部の外縁部のうち、電荷の転送方向に沿って延びる辺の近傍に形成された第１遮光部分と、
前記電荷生成部に対して前記電荷増加部が配置される側とは反対側に設けられた信号配線とを備え、
前記第１遮光部分は、前記信号配線と一体的に形成されている、撮像装置。
【請求項２】
前記信号配線および前記第１遮光部分とともに、前記電荷生成部の周辺を取り囲むように配置された第２遮光部分をさらに備える、請求項１に記載の撮像装置。
【請求項３】
前記第１遮光部分は、前記電荷生成部の端部を覆うように前記電荷生成部側に張り出している、請求項１または２に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、特に、電荷を増加するための電荷増加部を備えた撮像装置に関する。
【背景技術】
【０００２】
従来、電子（電荷）を増倍（増加）するための電荷増加部を備えた撮像装置（ＣＭＯＳイメージセンサ）が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、光電変換機能を有するとともに、光電変換により生成された電子を蓄積するためのフォトダイオード部と、衝突電離により電子を増倍（増加）するための電界を印加する増倍ゲート電極とを備える撮像装置（ＣＭＯＳイメージセンサ）が開示されている。
【０００４】
【特許文献１】特開２００７−２３５０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の撮像装置にあっては、衝突電離により電子を増倍することにより、感度を高くすることが可能となるので、監視カメラや暗視カメラなど、光量が乏しい環境下で用いられる製品に適したものである一方、さらなる感度の向上が望まれている。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、さらなる感度の向上を図ることが可能な撮像装置を提供することをその目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の一の局面における撮像装置は、電荷を生成する電荷生成部と、電荷生成部により生成された電荷を増加するための電荷増加部と、電荷生成部の外縁部のうち、電荷の転送方向に沿って延びる辺の近傍に形成された第１遮光部分と、電荷生成部に対して電荷増加部が配置される側とは反対側に設けられた信号配線とを備え、第１遮光部分は、信号配線と一体的に形成されている。
【発明の効果】
【０００８】
上記の構成により、撮像装置のさらなる感度の向上を図ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
【００１０】
（第１実施形態）
図１は、本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。図２は、本発明の第１実施形態による画素の平面図である。図３〜図７は、本発明の第１実施形態による画素の構成を説明するための図である。第１実施形態では、撮像装置の一例であるアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサに本発明を適用した場合について説明する。
【００１１】
図１に示すように、マトリクス状（行列状）に配置された複数の画素１を含む撮像部２と、行選択レジスタ３と、列選択レジスタ４とを備えている。
【００１２】
ＣＭＯＳイメージセンサには、図２に示すように、フォトダイオード部（ＰＤ部）１１に対して電子増倍部１２ａ（図３参照）が形成される側とは反対側（矢印Ｘ１方向側）にフォトダイオードグローバルリセット配線（ＰＤグローバルリセット配線）５が設けられている。なお、フォトダイオード部（ＰＤ部）１１は、本発明の「電荷生成部」の一例であり、電子増倍部１２ａは、本発明の「電荷増加部」の一例である。また、ＰＤグローバルリセット配線５は、本発明の「信号配線」の一例である。このＰＤ部１１は、入射光量に応じて電子を生成するとともに、その生成された電子を蓄積する機能を有している。ＰＤグローバルリセット配線５は、画素１のＰＤ部１１に蓄積された電子をリセットする機能を有している。
【００１３】
ＰＤグローバルリセット配線５は、Ｙ方向に延びるとともに、ＰＤ部１１のＹ方向の長辺１１ａに沿って配置されている。ここで、第１実施形態では、ＰＤグローバルリセット配線５は、遮光機能を有する第１遮光部分５ａと一体的に形成されている。なお、ＰＤグローバルリセット配線５は、１層目配線からなる。
【００１４】
第１遮光部分５ａは、ＰＤ部１１の外縁部のうち、電子の転送方向（Ｘ方向）に沿って延びる短辺１１ｂの近傍に形成されている。この第１遮光部分５ａは、ＰＤグローバルリセット配線５の延びる方向（Ｙ方向）と直交する方向（矢印Ｘ２方向側）に突出して延びるとともに、ＰＤ部１１のＹ方向の長辺１１ａと交差するＸ方向の短辺１１ｂに沿って配置されている。なお、ＰＤ部１１のＸ方向の短辺１１ｂは、本発明の「辺」の一例である。この第１遮光部分５ａは、ＰＤ部１１の一対のＸ方向の短辺１１ｂに沿ってＰＤ部１１を挟むように一対設けられている。第１遮光部分５ａは、ＰＤ部１１の短辺１１ｂの全長に沿って設けられる一方、第１遮光部分５ａの先端部は、ＰＤ部１１の矢印Ｘ２方向側に隣接して配置される、後述する信号線２３とは、所定の間隔を隔てて対向するように配置されている。
【００１５】
また、図３に示すように、画素１は、ｎ型シリコン基板（図示せず）の表面上に形成されたｐ型ウェル領域１３の表面に、各画素１をそれぞれ分離するための画素分離領域１４が形成されている。画素分離領域１４によって囲まれる各画素１のｐ型ウェル領域１３の表面には、ｎ−型不純物領域からなる埋込み層１２を挟むように所定の間隔を隔てて、ＰＤ部１１およびｎ型不純物領域からなるＦＤ領域１５が形成されている。
【００１６】
ＰＤ部１１は、画素分離領域１４に隣接するとともに、埋込み層１２に隣接するように形成されている。また、ＦＤ領域１５は、転送された電子による信号電荷を保持するとともに、この信号電荷を電圧に変換する機能を有する。このＦＤ領域１５は、埋込み層１２に隣接するように形成されている。
【００１７】
埋込み層１２の上面上には、ＳｉＯ２膜からなるゲート絶縁膜１６が形成されている。ゲート絶縁膜１６上には、ポリシリコン膜からなる、転送ゲート電極１７と増倍ゲート電極１８と転送ゲート電極１９と蓄積ゲート電極２０と読出ゲート電極２１とが、ＰＤ部１１側（矢印Ｘ１方向側）からＦＤ領域１５側（矢印Ｘ２方向側）に向かってこの順番で形成されている。増倍ゲート電極１８下の埋込み層１２には、電子増倍部１２ａが設けられている。蓄積ゲート電極２０下の埋込み層１２には、電子蓄積部１２ｂが設けられている。また、ＦＤ領域１５には、コンタクト部１５１を介して信号を取り出すための１層目配線からなる配線１５２が電気的に接続されている。
【００１８】
図４に示すように、転送ゲート電極１７には、コンタクト部２２を介して、電圧制御のためのクロック信号Φ１を供給する信号線２３が電気的に接続されている。増倍ゲート電極１８、転送ゲート電極１９、蓄積ゲート電極２０および読出ゲート電極２１には、それぞれ、コンタクト部２４〜２７と、１層目配線からなる配線層２８〜３１と、コンタクト部３２〜３５と、２層目配線からなるパッド層３６〜３９と、コンタクト部４０〜４３とを介して、電圧制御のためのクロック信号Φ２〜Φ５を供給する３層目配線からなる信号線４４〜４７が電気的に接続されている。なお、信号線４４〜４７は、マトリクス状に配置されている画素１の列毎に形成されている。
【００１９】
信号線４４〜４７の上方には、電源電圧（ＶＤＤ）を供給する４層目配線からなる電源配線４８が形成されている。電源配線４８は、平面的に見て、ＰＤ部１１に対応する領域に開口部４８ａが設けられており、ＰＤ部１１、信号線２３および信号線４４の上方以外の領域を覆う遮光膜としての機能を有する。また、図５に示すように、電源配線４８は、信号線２３と第１遮光部分５ａとの隙間を覆うように配置されている。電源配線４８の開口部４８ａに対応する領域の上方には、マイクロレンズ４９（図３参照）が設けられ、マイクロレンズ４９は、画素１に対して入射する光を集光する機能を有している。これにより、マイクロレンズ４９を介して入射した光の一部（斜め入射光（図６に示す矢印Ａ））が、ＰＤ部１１に対してＹ方向に入射した場合でも、ＰＤグローバルリセット配線５の第１遮光部分５ａによりＹ方向に隣接する画素１のＰＤ部１１に入射してしまうのを抑制することが可能である。ＰＤグローバルリセット配線５は、図３に示すように、電源配線４８（４層目配線）、信号線４４〜４７（３層目配線）およびパッド層３６〜３９（２層目配線）よりも下層の１層目配線により構成されている。これにより、下層の１層目配線を用いて遮光することによって、図３に示す信号線２３ａのように上層（３層目配線）の配線層を用いて遮光する場合のように、入射した光が上層の配線層により遮られることがないので、画素１上部に設けたマイクロレンズ４９による集光性能が低下するのを抑制することができる。
【００２０】
図７に示すように、各々の画素１には、リセットゲートトランジスタＴｒ１と、増幅トランジスタＴｒ２と、画素選択トランジスタＴｒ３と、グローバルリセットトランジスタＴｒ４とが設けられている。リセットゲートトランジスタＴｒ１のゲートには、図示しないリセットゲート線が接続されており、リセット信号が供給される。リセットゲートトランジスタＴｒ１のソース／ドレインの一方は、電源配線４８（ＶＤＤ線）に接続されている。このリセットゲートトランジスタＴｒ１のソース／ドレインの他方は、ＦＤ領域１５に接続されている。このグローバルリセットトランジスタＴｒ４のソース／ドレインの他方は、電源配線４８（ＶＤＤ線）に接続されている。グローバルリセットトランジスタＴｒ４のゲートは、ＰＤグローバルリセット配線５に接続されている。増幅トランジスタＴｒ２のソース／ドレインの一方は、リセットゲートトランジスタＴｒ１のソース／ドレインの一方（リセットドレインＲＤ）に接続されており、増幅トランジスタＴｒ２のソース／ドレインの他方は、画素選択トランジスタＴｒ３のソース／ドレインの一方に接続されている。画素選択トランジスタＴｒ３のゲートには、行選択線６１が接続され、画素選択トランジスタＴｒ３のソース／ドレインの他方には、出力線６２が接続されている。なお、行選択線６１および出力線６２は、それぞれ、図１に示すように、行選択レジスタ３および列選択レジスタ４に接続されている。
【００２１】
図８および図９は、本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の転送動作および増倍動作を説明するためのポテンシャル図である。
【００２２】
まず、ＰＤ部１１に光が入射すると、光電変換により、ＰＤ部１１に電子が生成される。そして、図８に示す期間Ａにおいて、ＰＤ部１１（約３Ｖ）により生成された電子は、転送ゲート電極１７下の埋込み層１２（約４Ｖ）を介して、より高電位（約２５Ｖ）である増倍ゲート電極１８下の埋込み層１２（電子増倍部１２ａ）に転送される。この後、電子は、期間Ｂにおいて転送ゲート電極１９下の埋込み層１２に転送されるとともに、期間Ｃにおいて、蓄積ゲート電極２０下の埋込み層１２（電子蓄積部１２ｂ）に転送される。なお、期間Ｄでは、後述する増倍された電子が、ＦＤ領域１５（約５Ｖ）に転送される。
【００２３】
電子の増倍動作においては、図８の期間Ａ〜期間Ｃの動作を行うことにより蓄積ゲート電極２０下の埋込み層１２（電子蓄積部１２ｂ）に電子が蓄積された状態で、図９に示す期間Ｅにおいて、増倍ゲート電極１８がオン状態にされるとともに、期間Ｆにおいて、転送ゲート電極１９がオン状態にされる。そして、蓄積ゲート電極２０がオフ状態にされることにより、電子蓄積部１２ｂに蓄積された電子は、転送ゲート電極１９下の埋込み層１２（約４Ｖ）を介して、より高電位である増倍ゲート電極１８下の埋込み層１２（電子増倍部１２ａ）に転送されるとともに、衝突電離により増倍される。そして、期間Ｇにおいて、転送ゲート電極１９がオフ状態にされることにより、増倍動作が完了する。なお、上述の期間Ａ〜Ｃおよび期間Ｅ〜Ｇの動作が複数回行われる。また、電子の増倍動作が終わった後、電子は、増倍ゲート電極１８下の埋込み層１２（電子増倍部１２ａ）に蓄積され、各行毎にＦＤ領域１５に電子が読み出されるように構成されている。これにより、全ての画素１に蓄積された電子のリセットと電子の蓄積の開始とを一斉に行うグローバルシャッタを行うことが可能となる。
【００２４】
第１実施形態では、上記のように、第１遮光部分５ａによって、電子の増倍動作中に、ＰＤ部１１に入射する斜め入射光などが隣接する画素１のＰＤ部１１および埋込み層１２に漏れ込むのを抑制することができるので、電子の増倍動作の期間を長くしてもＰＤ部１１および埋込み層１２に入射する光の影響（光電変換により新たに電子が生成されノイズとなること）を抑制することができる。これにより、短い撮像期間に蓄積された電子を長い時間かけて増倍することができるので、撮像装置の感度を高めながら、シャッタの高速化を行うことができる。また、第１遮光部分５ａをＰＤグローバルリセット配線５と一体的に形成することによって、遮光専用の遮光膜を別途設ける必要がないので、画素構造を簡略化することができる。
【００２５】
（第２実施形態）
図１０は、本発明の第２実施形態による画素の平面図である。図１１および図１２は、本発明の第２実施形態による画素の断面図である。この第２実施形態のＣＭＯＳイメージセンサでは、上記第１実施形態と異なり、ＰＤグローバルリセット配線５と一体的に形成される遮光部分５ａおよび５ｂが、ＰＤ部１１の周辺を取り囲むように配置されている例について説明する。
【００２６】
すなわち、ＣＭＯＳイメージセンサでは、図１０および図１１に示すように、ＰＤグローバルリセット配線５は、一対の第１遮光部分５ａの電子増倍部１２ａ側（矢印Ｘ２方向側）の端部同士を接続するとともに、ＰＤ部１１の電子増倍部１２ａ側（矢印Ｘ２方向側）の辺１１ｃに沿って設けられた第２遮光部分５ｂを一体的に含んでいる。
【００２７】
図１２に示すように、ＰＤ部１１の電子増倍部１２ａ側に隣接する転送ゲート電極１７には、コンタクト部１７１、パッド層１７２、コンタクト部１７３、パッド層１７４およびコンタクト部１７５を介して信号配線１７６（３層目配線）が接続されている。この信号配線１７６は、平面的に見て、ＰＤグローバルリセット配線５の第２遮光部分５ｂとＹ方向に所定の間隔を隔てて配置されている。
【００２８】
なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００２９】
第２実施形態では、上記のように、ＰＤ部１１の周辺を取り囲むように第２遮光部分５ｂを配置することによって、電子の増倍動作中に、ＰＤ部１１に入射する斜め入射光などが周辺（隣接する画素１のＰＤ部１１、埋込み層１２および自画素１の埋込み層１２）に漏れ込むのをより抑制することができるので、電子の増倍動作の期間を長くしてもＰＤ部１１および埋込み層１２に入射する光の影響（光電変換により新たに電子が生成されノイズとなること）をより抑制することができる。
【００３０】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００３１】
（第３実施形態）
図１３は、本発明の第３実施形態による画素の平面図である。図１４および図１５は、本発明の第３実施形態による画素の断面図である。この第３実施形態のＣＭＯＳイメージセンサでは、上記第１実施形態の構成において、ＰＤグローバルリセット配線５の第１遮光部分５ａの上方に遮光膜７（第１遮光膜）を形成した場合について説明する。
【００３２】
すなわち、ＣＭＯＳイメージセンサでは、図１３〜図１５に示すように、ＰＤグローバルリセット配線５の第１遮光部分５ａと信号線２３とにオーバーラップするように設けられる、２層目配線からなる遮光膜７が配置されている。この遮光膜７は、平面的に見て、ＰＤグローバルリセット配線５の第１遮光部分５ａの電子増倍部１２ａ側（矢印Ｘ２方向側）の端部５２ｂよりも電子増倍部１２ａ側（矢印Ｘ２方向側）に延び、ＰＤグローバルリセット配線５の第１遮光部分５ａと信号線２３との間の隙間を覆うように配置されている。
【００３３】
図１４に示すように、ＰＤグローバルリセット配線５の第１遮光部分５ａと遮光膜７とは、遮光機能を有する複数のコンタクト部７１により接続されている。コンタクト部７１は、平面的に見て、Ｘ方向に直線状にかつ等間隔に配置されている。
【００３４】
なお、第３実施形態のその他の構成は、上記第１実施形態と同様である。
【００３５】
第３実施形態では、上記のように、第１遮光部分５ａおよび信号線２３の上方に、平面的に見て、第１遮光部分５ａおよび信号線２３にオーバーラップするように配置される遮光膜７を備えることによって、第１遮光部分５ａと信号線２３との間の隙間を遮光膜７により覆うことができるので、第１遮光部分５ａと信号線２３との間の隙間から入射光が漏れ込むのを抑制することができる。
【００３６】
また、第３実施形態では、上記のように、ＰＤグローバルリセット配線５の第１遮光部分５ａと遮光膜７とを、複数のコンタクト部７１により接続することによって、ＰＤグローバルリセット配線５の第１遮光部分５ａと遮光膜７との間に入射する光を複数のコンタクト部７１により遮光することができるので、Ｙ方向側に隣接する画素１から光が漏れ込むのをより抑制することができる。
【００３７】
なお、第３実施形態のその他の効果は、上記第１実施形態と同様である。
【００３８】
（第４実施形態）
図１６は、本発明の第４実施形態による画素の平面図である。図１７および図１８は、本発明の第４実施形態による画素の断面図である。この第４実施形態のＣＭＯＳイメージセンサでは、上記第３実施形態の構成において、ＰＤグローバルリセット配線５の第１遮光部分５ａおよび遮光膜７ａ（第２遮光膜）をＰＤ部１１側に張り出すように形成した場合について説明する。
【００３９】
すなわち、ＣＭＯＳイメージセンサでは、図１６に示すように、ＰＤグローバルリセット配線５の第１遮光部分５ａは、平面的に見て、ＰＤ部１１側（Ｙ方向）に張り出して、ＰＤ部１１の短辺１１ｂ（ＰＤ部１１の端部）を含む部分を覆うように形成されている。第１遮光部分５ａの上方に配置された遮光膜７ａも同様に、平面的に見て、ＰＤ部１１側（Ｙ方向）に張り出して、ＰＤ部１１の短辺１１ｂを含む部分を覆うように形成されている。なお、遮光膜７ａのＹ方向の幅は、第１遮光部分５ａのＹ方向の幅と略同じになるように形成されている。具体的には、図１８に示すように、遮光膜７ａおよび第１遮光部分５ａは、ＰＤ部１１の短辺１１ｂよりもＰＤ部１１側に長さＬ１分張り出すように形成されている。第１遮光部分５ａおよび遮光膜７ａの張り出した部分は、ＰＤ部１１上のマイクロレンズ４９を介して入射した光が集光される集光範囲４９１にかからないように配置されている。これにより、ＰＤ部１１の集光効率が低下するのを抑制することが可能である。
【００４０】
図１７に示すように、遮光膜７ａは、第１遮光部分５ａの信号線２３側の端部５２ｂと信号線２３との間に形成される隙間を覆うように配置されている。ＰＤグローバルリセット配線５の第１遮光部分５ａと遮光膜７ａとの間には、遮光機能を有する複数のコンタクト部７１および７２が配置されている。コンタクト部７１および７２は、平面的に見て、Ｘ方向に直線状にかつ等間隔に配置されている。
【００４１】
なお、第４実施形態のその他の構成は、上記第３実施形態と同様である。
【００４２】
第４実施形態では、上記のように、第１遮光部分５ａが、ＰＤ部１１の短辺（端部）１１ｂを覆うようにＰＤ部１１側に張り出していることによって、ＰＤ部１１の短辺１１ｂを含む部分を遮光することができるので、第１遮光部分５ａがＰＤ部１１側に張り出している分、短辺１１ｂの近傍部分から隣接する画素１に光が漏れ込むのをより抑制することができる。
【００４３】
なお、第４実施形態のその他の効果は、上記第３実施形態と同様である。
【００４４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４５】
たとえば、上記実施形態では、撮像装置の一例として各画素１において信号電荷を増幅するアクティブ（Ａｃｔｉｖｅ）型のＣＭＯＳイメージセンサを示したが、本発明はこれに限らず、各画素１において信号電荷を増幅しないパッシブ（Ｐａｓｓｉｖｅ）型のＣＭＯＳイメージセンサにも適用可能である。
【００４６】
また、上記実施形態では、ＰＤ部１１とＦＤ領域１５との間に、転送ゲート電極１７、増倍ゲート電極１８、転送ゲート電極１９、蓄積ゲート電極２０および読出ゲート電極２１の５つの電極を設ける例を示したが、本発明はこれに限らず、ＰＤ部１１とＦＤ領域１５との間の電極を、３つの電極または４つの電極によって構成してもよい。
【００４７】
また、上記実施形態では、ｎ型シリコン基板（図示せず）の表面に形成されたｐ型ウェル領域１３の表面に埋込み層１２、ＰＤ部１１およびＦＤ領域１５を形成する例を示したが、本発明はこれに限らず、ｐ型シリコン基板の表面に埋込み層１２、ＰＤ部１１およびＦＤ領域１５を形成するようにしてもよい。
【００４８】
また、上記実施形態では、信号電荷として電子を用いる例を示したが、本発明はこれに限らず、基板不純物の導電型および印加する電圧の極性を全て反対にすることにより、信号電荷として正孔を用いてもよい。
【００４９】
また、上記実施形態では、本発明の遮光部分が一体的に形成された信号配線の一例として、ＰＤグローバルリセット配線５を用いる例を示したが、本発明はこれに限らず、上記遮光部分が一体的に形成された信号配線として、隣接する画素の出力配線を用いてもよい。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。
【図２】本発明の第１実施形態による画素の平面図である。
【図３】図２の２００−２００線に沿った断面図である。
【図４】図２の２５０−２５０線に沿った断面図である。
【図５】図２の３００−３００線に沿った断面図である。
【図６】図２の３５０−３５０線に沿った断面図である。
【図７】本発明の第１実施形態によるＣＭＯＳイメージセンサの回路構成を示した回路図である。
【図８】本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の転送動作を説明するためのポテンシャル図である。
【図９】本発明の第１実施形態によるＣＭＯＳイメージセンサの電子の増倍動作を説明するためのポテンシャル図である。
【図１０】本発明の第２実施形態による画素の平面図である。
【図１１】図１０の４００−４００線に沿った断面図である。
【図１２】図１０の４５０−４５０線に沿った断面図である。
【図１３】本発明の第３実施形態による画素の平面図である。
【図１４】図１３の５００−５００線に沿った断面図である。
【図１５】図１３の５５０−５５０線に沿った断面図である。
【図１６】本発明の第４実施形態による画素の平面図である。
【図１７】図１６の６００−６００線に沿った断面図である。
【図１８】図１６の６５０−６５０線に沿った断面図である。
【符号の説明】
【００５１】
５  ＰＤグローバルリセット配線（信号配線）
５ａ  第１遮光部分
５ｂ  第２遮光部分
１１  フォトダイオード部（ＰＤ部）（電荷生成部）
１１ｂ  短辺（辺）
１２ａ  電子増倍部（電荷増加部）
７１、７２  コンタクト部
【図１】
2010040572.tif 000003
【図２】
2010040572.tif 000004
【図３】
2010040572.tif 000005
【図４】
2010040572.tif 000006
【図５】
2010040572.tif 000007
【図６】
2010040572.tif 000008
【図７】
2010040572.tif 000009
【図８】
2010040572.tif 000010
【図９】
2010040572.tif 000011
【図１０】
2010040572.tif 000012
【図１１】
2010040572.tif 000013
【図１２】
2010040572.tif 000014
【図１３】
2010040572.tif 000015
【図１４】
2010040572.tif 000016
【図１５】
2010040572.tif 000017
【図１６】
2010040572.tif 000018
【図１７】
2010040572.tif 000019
【図１８】
2010040572.tif 000020