(57)【要約】【課題】予知診断機構及び／又は高速保護機構を内部に一体化した高エネルギ密度キャパシタ構造、並びにエネルギ密度又は性能に重大な影響を与えずに予知診断及び高速保護の一方又は両方を高エネルギ密度キャパシタに一体化する方法を提供する。【解決手段】スマート・キャパシタ（５０）が、主キャパシタ（３０）の内部に一体化される予知診断機構及び高速保護機構から選択される少なくとも一つのインテリジェンス機構（４０、４２、４４）を有する主キャパシタ（３０）を含んでいる。少なくとも一つのインテリジェンス機構（４０、４２、４４）及び主キャパシタ（３０）は共に、所望の入力信号に応答して長期誘発型故障機構信号及び突発型キャパシタ故障状態信号から選択される少なくとも一つの形式の出力信号を発生するように構成される。【選択図】図４
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【特許請求の範囲】
【請求項１】
主キャパシタ（３０）と、
該主キャパシタ（３０）の内部に一体化される参照キャパシタ予知診断機構及び高速保護機構から選択される少なくとも一つのインテリジェンス機構（４０、４２、４４）と
を備えたスマート・キャパシタ（５０）であって、前記少なくとも一つのインテリジェンス機構（４０、４２、４４）及び前記主キャパシタ（３０）は共に、所望の入力信号に応答して長期誘発型故障機構信号及び突発型キャパシタ故障状態信号から選択される少なくとも一つの形式の出力信号を発生するように構成される、
スマート・キャパシタ（５０）。
【請求項２】
前記主キャパシタ（３０）は高エネルギ密度キャパシタである、請求項１に記載のスマート・キャパシタ（５０）。
【請求項３】
前記参照キャパシタ予知診断機構は、前記主キャパシタ（３０）よりも少なくとも３桁小さいキャパシタンス値を有する参照キャパシタ（４０）を含んでいる、請求項１に記載のスマート・キャパシタ（５０）。
【請求項４】
前記参照キャパシタ（４０）は、前記主キャパシタ（３０）と共通の端子を共有している、請求項３に記載のスマート・キャパシタ（５０）。
【請求項５】
前記予知診断機構は、キャパシタンス値、損失正接、及び時間に関するキャパシタ特性変化から選択されるキャパシタ情報を提供するように構成されている信号処理回路（４２、４４）を含んでいる、請求項１に記載のスマート・キャパシタ（５０）。
【請求項６】
前記信号処理回路（４２、４４）は、前記予知診断機構に関連する高電圧センス・キャパシタ動作を提供するように構成されている電圧ブロッキング・キャパシタ（３２、３４）を含んでいる、請求項５に記載のスマート・キャパシタ（５０）。
【請求項７】
前記ブロッキング・キャパシタ（３２、３４）は、所望のセンス周波数において電圧ブロッキング・キャパシタ効果を離調するように構成されており測定精度を高めるようにさらに構成されている離調インダクタ（３６、３８）と直列接続されている、請求項６に記載のスマート・キャパシタ（５０）。
【請求項８】
前記予知診断機構は、前記主キャパシタ（３０）に接続されている電力捕獲器を通じて給電される、請求項１に記載のスマート・キャパシタ（５０）。
【請求項９】
前記予知診断機構は、制御システムを当該スマート・キャパシタ（３０）に接続する情報ケーブルを通じて給電される、請求項１に記載のスマート・キャパシタ（５０）。
【請求項１０】
前記高速保護機構は、制御システムを当該スマート・キャパシタ（３０）に接続する情報ケーブルを通じて給電される、請求項１に記載のスマート・キャパシタ（５０）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的には、スマート・キャパシタに関し、さらに具体的には、高エネルギ密度キャパシタ、並びにエネルギ密度又は性能に重大な影響を与えずにスマート・キャパシタを具現化するように予知診断機構及び保護機構の一方又は両方を高エネルギ密度キャパシタに一体化する方法に関する。
【背景技術】
【０００２】
キャパシタは従来、電力用電子システムにおいて最も信頼性の低い構成要素である。高電圧、高過渡電流（ｄｉ／ｄｔ）、温度、温度の周期変化及び湿度によって誘発されるキャパシタの誘電体及び導体の稼働寿命にわたる微視的な変化が性能の低下を招き、また故障までの時間、及び／又はキャパシタが取り付けられているシステムの故障までの時間を加速し得る。軍事応用のような高性能応用がこの過程を促進し得る。殆どの応用について系の最大動作能力を保つことが極めて望ましい。
【０００３】
キャパシタの内部に予知診断及び／又は保護を設けると、システム故障を少なくして、キャパシタが取り付けられているシステムの動作能力を高めることができる。予知診断は長期誘発型故障機構を検出するために用いられ、高速保護はキャパシタ故障を招き得る条件に起因する突発型キャパシタ故障の場合にシステムを保護するために用いられ得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願第２００３０１０３３０１号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上に鑑みて、予知診断機構及び／又は高速保護機構を内部に一体化した高エネルギ密度キャパシタ構造、並びにエネルギ密度又は性能に重大な影響を与えずに予知診断及び高速保護の一方又は両方を高エネルギ密度キャパシタに一体化する方法を提供することが望ましい。
【課題を解決するための手段】
【０００６】
簡単に述べると、一実施形態によれば、スマート・キャパシタが、
主キャパシタと、
高エネルギ密度キャパシタの内部に一体化される参照キャパシタ予知診断機構及び高速保護機構から選択される少なくとも一つのインテリジェンス機構と
を備えており、少なくとも一つのインテリジェンス機構及び主キャパシタは共に、所望の入力信号に応答して長期誘発型故障機構信号及び突発型キャパシタ故障状態信号から選択される少なくとも一つの形式の出力信号を発生するように構成される。
【図面の簡単な説明】
【０００７】
本発明のこれらの特徴、観点及び利点、並びに他の特徴、観点及び利点は、添付図面を参照して以下の詳細な説明を読むとさらに十分に理解されよう。尚、図面全体にわたり、類似の参照符号は類似の部材を表わす。
【図１】本発明の一実施形態によるキャパシタ構造の展開図を示す二次元図である。
【図２】図１に示す展開されたキャパシタ構造の完全に組み立てられたときの三次元図である。
【図３】図２に示す完全に組み立てたキャパシタに対応する等価回路を示す回路図である。
【図４】主キャパシタの電気的に誘発される老化作用をセンス・キャパシタを参照として用いて決定するために処理回路に組み合わされる本発明の一実施形態による主キャパシタ及び対応するセンス・キャパシタを示す回路図である。
【図５】マトリクス相互結合システム構成に複数のスマート・キャパシタを用いた主キャパシタ列及びバックアップ・キャパシタ列を示す本発明の一実施形態によるシステム・ブロック図である。
【０００８】
上に示す図面は代替的な各実施形態を示しているが、本発明の他の実施形態も思量され、このことについて以下の議論に記載する。全ての場合において、本開示は本発明の図示された実施形態を表現のために提示しており、制限のためではない。当業者には、本発明の範囲内にあり本発明の原理の要旨に含まれる他の多くの改変及び実施形態が想到されよう。
【発明を実施するための形態】
【０００９】
キャパシタ寿命及び内外の故障を、キャパシタンス劣化及び損失係数の測定を通じて予測し、また検出し得ることを認めた上で、本発明の発明者等は、一観点によれば、主キャパシタに同じ形式のセンス・キャパシタを一体化して、得られたキャパシタを、一体化後のセンス・キャパシタが主キャパシタに見られる電気的応力を一切蒙らないように構成することにより、上述の作用が具現化され得ることを認めた。
【００１０】
温度及び熱的な周期変化によって誘発されるセンス・キャパシタ及び主キャパシタの両方に共通の故障態様は、負温度係数（ＮＴＣ）抵抗器又は熱電対を主キャパシタに一体化することにより検出され得ることを特記しておく。また、センス・キャパシタは、主キャパシタよりも数桁小さいキャパシタンス値を有するようにして、主キャパシタと共通の端子を共有するように設計され得ることを特記しておく。
【００１１】
ここで図１を参照すると、二次元図が、本発明の一実施形態によるキャパシタ構造１０の展開レイアウト図を示している。キャパシタ構造１０は、共通端子１２と、主端子１４と、はんだパッド１８を含むセンス端子１６とを含んでいる。キャパシタ構造１０はさらに、第一の隔離帯２０及び第二の隔離帯２２を含んでいる。
【００１２】
図２は、図１に示す展開構造１０を用いた完全に組み立てたキャパシタ２４を示す三次元図であり、主キャパシタ及びセンス・キャパシタを内部に一体化して具現化している。キャパシタ２４は、対応する主キャパシタ及びセンス・キャパシタに外部接続点を提供する共通端子１２、主端子１４、及びセンス端子１６を含むことが分かる。
【００１３】
図３は、図２に示す完全に組み立てたキャパシタ２４に対応する等価回路を示す回路図である。この等価回路は、完全に組み立てたキャパシタ２４が、共通端子１２及び主端子１４の両方に接続された主キャパシタ３０と、共通端子１２及びセンス端子１６の両方に接続されたセンス・キャパシタ４０の両方を含んでいることを示している。幾つかの実施形態によれば、センス・キャパシタ４０は、主キャパシタ３０を含む同じ層に一体化されてもよいし、代替的には、主キャパシタ層の間に配設されて、主キャパシタ３０に対して多孔質に製造されていてもよい。
【００１４】
一観点によれば、小振幅高周波信号を主キャパシタ３０及びセンス・キャパシタ４０の両方に注入することができる。一体型予知診断電子的構成要素を介した実測フィードバック信号同士の間に少しでも差があれば、存在する場合には主キャパシタ３０の劣化を反映したものとなる。かかる一体型予知診断電子的構成要素は、例えば主キャパシタから電力を捕獲（scavenge）することにより電力を導くこともできるし、例えば以降で詳述する図５に示すもののような信号ケーブルを通じて、キャパシタ２４を用いている対応するシステムによって電力を導くこともできる。さらに、外部故障は、トリガ信号と一致しないシステムへの異常過渡電流（ｄｉ／ｄｔ）を単に検出することにより同じ回路を用いて検出され得る。
【００１５】
本発明の発明者等は、キャパシタ寿命及び内外のキャパシタ故障を、対応するキャパシタンスの劣化及び損失係数の測定を通じて予測し、また検出するために、主キャパシタの電気的応力を一切蒙らない同じ形式のセンス・キャパシタを主キャパシタに一体化して、内部に一体化された予知診断機構及び／又は高速保護機構と組み合わせて用いることを認めた。
【００１６】
図４は、主キャパシタ３０の電気的に誘発される老化作用をセンス・キャパシタ４０を参照として用いて決定するために処理回路４２、４４に組み合わされる主キャパシタ３０及び対応するセンス・キャパシタ４０を含む本発明の一実施形態によるスマート・キャパシタ・アセンブリ５０を示す回路図である。一観点によれば、センス・キャパシタ４０は、主キャパシタ３０よりも数桁（少なくとも３桁）小さいキャパシタンス値を有し、主キャパシタ３０と共通の端子１２を共有する。
【００１７】
一観点によれば、小振幅高周波信号が端子１２、１６を介してセンス・キャパシタ４０に注入され、また端子１２、１４を介して主キャパシタ３０に注入される。フィードバック信号が、対応する処理回路出力端子４６、４８において測定される。対応する処理回路４２、４４を介して発生されるそれぞれのフィードバック信号の間の差が主キャパシタ３０の劣化を反映する。処理（予知診断）電子的構成要素４２、４４は、上述のように、主キャパシタ３０から捕獲する、又はそれぞれの信号ケーブルを通じて対応するシステムによって供給されるの何れかを制限ではなく包含する任意の適当な手段によって必要電力を導くことができる。外部故障は、スマート・キャパシタ５０を用いている対応するシステムへのトリガ信号と一致しない異常ｄｉ／ｄｔを検出することにより、同じ処理回路４２、４４を用いて検出され得ることを特記しておく。
【００１８】
予知診断機構信号処理回路４２、４４は一実施形態によれば、キャパシタンス値、損失正接、及び時間に関するキャパシタ特性変化から選択されるキャパシタ情報を提供するように構成されている。具現化された処理回路４２、４４は、対応するＤＣブロッキング・キャパシタ３２、３４を含むことが分かる。これらのＤＣブロッキング・キャパシタ３２、３４は各々、対応する離調インダクタ３６、３８と直列接続されており、これらの離調インダクタ３６、３８は、所望のセンス周波数において電圧ブロッキング・キャパシタ効果を離調させ、測定精度を高めるように構成されている。
【００１９】
図５は、保護システム１００のブロック図であり、マトリクス相互結合システム構成に複数の主キャパシタ３０及びバックアップ・キャパシタ６０を用いた本発明の一実施形態による主キャパシタ列及びバックアップ・キャパシタ列を示す。保護システム１００は、欠陥キャパシタ（１又は複数）３０を切断して欠陥キャパシタ（１又は複数）３０の代わりにバックアップ・キャパシタ（１又は複数）６０を接続することができる。
【００２０】
保護システム１００の回路は、限定しないがバックアップ・キャパシタ（１又は複数）６０に接続された通常切型ＳｉＣＭＯＳＦＥＴ６４及び主キャパシタ（１又は複数）３０に接続された通常入型ＳｉＣＪＦＥＴ６２のような高温能動型電力スイッチを用いて主キャパシタ（１又は複数）３０及びバックアップ・キャパシタ（１又は複数）６０に一体化され得る。寿命終了及び／又は内外の故障を検出したら、対応するＳｉＣＪＦＥＴ６２を切にすると共に対応するＳｉＣＭＯＳＦＥＴ６４を入にしてバックアップ・キャパシタ６０を接続することにより、故障したキャパシタ（１又は複数）３０を切断することができる。
【００２１】
ＳｉＣスイッチ６２、６４は、前述のように、主キャパシタ及びバックアップ・キャパシタ３０、６０と一体化され得る。この一体型構造は、主キャパシタ及びバックアップ・キャパシタ３０、６０が構成変更可能なマトリクス形式で動作することを可能にすることにより、異なる応用でのキャパシタのモジュール化、適応化及び復帰能力を最大化することができる。
【００２２】
一実施形態によれば、一体型故障隔離能動型電力用電子的構成要素は、接点域を図２に見られるような主キャパシタ３０端子１４と同等にした平坦な円板として具現化され得る。故障隔離電力用電子的構成要素の得られた平坦性及び薄さ（low profile）もまた、キャパシタ（１又は複数）３０、６０及び対応する集積回路の両方の熱管理を支援する。制御用電子的構成要素への電力は、制限としてでなく述べると、対応するキャパシタ（１又は複数）３０、６０に貯蔵されているエネルギから捕獲することにより供給されることもできるし、誤り信号を通じて保護システム１００を用いているシステムによって供給されることもできる。ＪＦＥＴの選択によって、保護システム１００が供給電力の損失時に低能力で作用するのを可能にすることを特記しておく。
【００２３】
まとめると、スマート・キャパシタ及びスマート・キャパシタを用いたシステムの実施形態を本書に記載した。これらのスマート・キャパシタは、予知診断回路及び保護回路の一方又は両方を内部に一体化して用いて、動作時のキャパシタの老化作用を測定して検出すると共に、突発型キャパシタ故障に対するシステム保護を提供することができる。一観点によれば、保護回路は主キャパシタ端子に一体化される。主キャパシタの内部に一体化されるセンス・キャパシタが予知診断回路と組み合わされて動作して、キャパシタンス及び損失係数情報を提供する。
【００２４】
本書では発明の幾つかの特徴のみを図示して説明したが、当業者には多くの改変及び変形が想到されよう。従って、特許請求の範囲は、発明の要旨に含まれるような全ての改変及び変形を網羅するものと理解されたい。
【符号の説明】
【００２５】
１０  キャパシタ構造
１２  共通端子
１４  主端子
１６  センス端子
１８  はんだパッド
２０  第一の隔離帯
２２  第二の隔離帯
２４  キャパシタ
３０  主キャパシタ
３２、３４  ＤＣブロッキング・キャパシタ
３６、３８  離調インダクタ
４０  センス・キャパシタ
４２、４４  処理回路
４６、４８  処理回路出力端子
５０  スマート・キャパシタ・アセンブリ
６０  バックアップ・キャパシタ
６２  通常入型ＳｉＣＪＦＥＴ
６４  通常切型ＳｉＣＭＯＳＦＥＴ
１００  主キャパシタ及びバックアップ・キャパシタ列
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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