(57)【要約】【課題】保護対象回路をサージ破壊から保護する保護素子を提供する。【解決手段】半導体基板11に第1Pウェル領域55aが形成されている。第1Pウェル領域55aの上層には、第1Pウェル領域55aの一部を挟んで形成されたN型拡散領域53dおよびN型拡散領域53sを有する。第1Pウェル領域55aを囲んで第2Pウェル領域55bを有する。第1Pウェル領域55aと第2Pウェル領域55bとの間には第1Pウェル領域55aおよび第2Pウェル領域55bよりも不純物濃度が低いP-型ウェル領域21を有する。P-型ウェル領域21の上層にはN型拡散領域53が設けられている。N型拡散領域53dが接続ノード90に接続され、N型拡散領域53sがGNDに接続されている。第2Pウェル領域55bがGNDに接続され、N型拡散領域53が接続ノード90に接続されている。【選択図】図2
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【特許請求の範囲】
【請求項１】
保護対象回路への接続ノードに接続され、前記保護対象回路をサージ破壊から保護する保護素子であって、
半導体基板に形成された第1導電型の第1ウェル領域と、
前記第1ウェル領域の上層において第1ウェル領域の一部を挟んで形成された第2導電型である第1電極および第2電極と、
前記第1ウェル領域を囲んで形成された第1導電型である第2ウェル領域と、
前記第1ウェル領域と前記第2ウェル領域の間に形成され、第2導電型であるか、または、前記第1ウェル領域および前記第2ウェル領域よりも不純物濃度が低い第1導電型である第3ウェル領域と、
前記第3ウェル領域の上層に設けられた第2導電型である第3電極と、を備え、
前記第1電極および前記第2電極のいずれか一方が前記接続ノードに接続されるとともに他方が電源に接続され、
前記第2ウェル領域が前記電源に接続され、
前記第3電極が前記接続ノードに接続されている
ことを特徴とする保護素子。
【請求項２】
請求項1に記載の保護素子において、
前記第3ウェル領域は、前記第1ウェルおよび前記第2ウェルよりも不純物濃度が低い第1導電型であり、
前記第3ウェル領域には、前記第3電極の下端から前記半導体基板に向けて延設された第2導電型である第4ウェル領域が形成されている
ことを特徴とする保護素子。
【請求項３】
請求項1または請求項2に記載の保護素子において、
前記第1ウェル領域において前記第1電極と前記第2電極とを主電極とする寄生トランジスタが構成されており、
前記寄生トランジスタと前記電源とは、前記第3ウェル領域の下層側にある前記半導体基板の抵抗成分を介して電気的に接続される
ことを特徴とする保護素子。
【請求項４】
請求項1から請求項3のいずれかに記載の保護素子において、
前記第１導電型はN型であり、
前記第2導電型はP型であり、
前記電源は接地電源である
ことを特徴とする保護素子。
【請求項５】
請求項１から請求項４のいずれかに記載の保護素子において
前記第1ウェル領域の上層において中央部に形成された第1電極に対して複数の第2電極が設けられることによりトランジスタが並列に設けられている
ことを特徴とする保護素子。
【請求項６】
半導体装置の端子に寄生するバイポーラ素子からなる静電保護素子であって、
前記端子に印加される電圧に応じて前記寄生バイポーラ素子のベース端子をバイアスする寄生の抵抗素子を含み、
前記寄生抵抗素子の抵抗値が前記端子に印加される電圧に応じて可変である
ことを特徴とする保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護素子に関する。詳しくは、静電放電による内部回路の破壊を防止する保護素子に関する。
【背景技術】
【０００２】
半導体装置の内部回路を静電放電等のサージから保護するための保護構造が知られている。例えば特許文献1には、静電放電(ESD)によるサージを電源に逃がして、サージによる内部回路の破壊を防ぐ保護回路が開示されている。特許文献1では、保護素子として図10と図11の構成が開示されている。図10において、P型基板1上に入力保護素子が形成されており、素子分離層2に囲まれる素子領域の中央部にN型ウェル3、素子領域の周辺部にN型ウェル4、素子領域を囲む素子分離層2の下にN型ウェル5が形成されている。N型ウェル3とN型ウェル4とを分離するようにP型ウェル7が設けられ、N型ウェル4とN型ウェル5とを分離するようにP型ウェル8が設けられ、N型ウェル5の外側においてＰ型ウェル７に電位を供給するＰ型ウェル8Aが設けられている。各ウェル電位を取り出すN+型拡散層13、14およびP+拡散層18が図のように形成されている。
【０００３】
N型ウェル4とP型ウェル7とに跨って形成されたN+型拡散層14がソース端子となり、N型ウェル3とP型ウェル７とに跨って形成されたN+型拡散層13がドレイン端子となり、さらに、ゲート電極27を設けることによってN型MOSFET 30が構成されている。ソース端子（N+型拡散層14）とゲート電極27はGNDへ接続されており、ドレイン端子（N+型拡散層13）は内部回路に接続されている。
なお、N型ウェル3内でゲート電極27を挟んで向かい合うとN+型拡散層13間のN型ウェル3は保護抵抗として機能する。さらに、素子分離層２を取り囲むP型ウェル8Aの表面部にはP+型拡散層18が形成されてバックゲート電位供給端子となり、GNDに接続されている。
【０００４】
このような構成において、外部端子40にサージが印加された場合、外部端子40とGNDとの間で並列接続されたN型MOSFET 30において、外部端子40に接続されたN+型拡散層13がコレクタとなり、P型基板1がベースとなり、ソース端子であるN+型拡散層14がエミッタとなる寄生NPNトランジスタ31が動作する。
ここで、図10の構成では、バックゲート電位を供給するP型ウェル8Aの隣にN型ウェル5があることによってバックゲート電流がP型ウェル8AからP型基板1を通るようになる。また、N型ウェル5とP型基板1との接合部分において空乏層ができるため、バックゲート電流の経路がさらに細長くなる。すると、寄生NPNトランジスタ31のベースバイアス抵抗32が大きくなるため、寄生NPNトランジスタ31のベース電位が上がりやすくなり、寄生NPNトランジスタがスナップバックしやすくなる。これにより、外部端子40から流入するサージをGNDに逃がして内部回路を保護する。
【０００５】
また、特許文献１においては、さらなる改良型として図11に示す構成を提案している。
図11においては、N型ウェル5の表面にN型ウェル5をバイアスするためのN+型拡散層15を設け、このN+型拡散層15を正電源であるVDDに接続する。N型ウェル5がVDDにバイアスされると、N型ウェル5とP型基板1との接合部分の空乏層が大きくなる。すると、バックゲート電流の経路がさらに細長くなって寄生NPNトランジスタ31のベースバイアス抵抗32が大きくなるため、寄生NPNトランジスタ31のベース電位が上がりやすくなり、寄生NPNトランジスタ31がスナップバックしやすくなる。
【０００６】
【特許文献１】特開2003-249625号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図11の構成では、N型ウェル5にVDDのバイアスをかけることによって寄生NPNトランジスタ31のベースバイアス抵抗32を増加させる構成であるが、電源をOFFにして回路が非動作状態にある場合にはVDDによるバイアスがかからない。
通常、人が内部の回路に触れたりする際には電源をOFFにするので回路は非動作状態にある。したがって、図11のように構成したとしても、静電放電が発生するような状況では実質的にはN型ウェル5は図10と同様に単にフローティング状態にあることになる。
この場合、N型ウェル5とP型基板1との間の空乏層はそれほど大きくなく、ベースバイアス抵抗32も小さい。図12は、保護回路のスナップバック特性を示す図である。図12中においてV0はスナップバックの直前に回路にかかる電圧である。この図12に示されるように、相当に電圧が高くならないと寄生トランジスタがONされないため、内部回路に高い電圧が印加されてしまう。
【課題を解決するための手段】
【０００８】
本発明の保護素子は、保護対象回路への接続ノードに接続され、前記保護対象回路をサージ破壊から保護する保護素子であって、半導体基板に形成された第1導電型の第1ウェル領域と、前記第1ウェル領域の上層において第1ウェル領域の一部を挟んで形成された第2導電型である第1電極および第2電極と、前記第1ウェル領域を囲んで形成された第1導電型である第2ウェル領域と、前記第1ウェル領域と前記第2ウェル領域の間に形成され、第2導電型であるか、または、前記第1ウェル領域および前記第2ウェル領域よりも不純物濃度が低い第1導電型である第3ウェル領域と、前記第3ウェル領域の上層に設けられた第2導電型である第3電極と、を備え、前記第1電極および前記第2電極のいずれか一方が前記接続ノードに接続されるとともに他方が電源に接続され、前記第2ウェル領域が前記電源に接続され、前記第3電極が前記接続ノードに接続されていることを特徴とする。
【発明の効果】
【０００９】
このような構成において、第1ウェル領域の第1電極と第2電極とを主電極とする寄生トランジスタが構成されており、サージ発生時にはこの寄生トランジスタがスナップバックすることにより過剰な電荷を電源に逃がして内部回路を保護する。
ここで、第１ウェル領域と第2ウェル領域との間に第3ウェル領域が設けられていることにより、接続ノードから第１電極または第2電極に印加された電荷は、基板を通って電源に流れることになる。また、本発明では第3電極が接続ノードに接続されているため、サージ発生時にはこの第3電極にも電荷が印加される。このとき、第3電極と第3ウェルとの接合部では空乏層が拡大し、この空乏層は基板側に向けて広がる。すると、この空乏層の広がりによって基板の抵抗成分が大きくなる。その結果、寄生トランジスタのゲートに高い電圧が生じ、寄生トランジスタがONしてスナップバックしやすくなる。このように本発明によれば、寄生トランジスタが素早くONになるためサージ電荷を素早く放出することができ、内部回路を確実に保護することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態を図示するとともに図中の各要素に付した符号を参照して説明する。
（第1実施形態）
本発明に係る保護素子の第1実施形態について説明する。
図1は、本発明の保護素子を実際の回路に適用する一例を示す図である。
図1に示すように、所定のA回路とB回路とがライン103によって繋がっており、信号等のやり取りをする。このライン103の途中において電源との間に保護素子50、200が設けられる。静電気放電などによりライン103に過剰な電荷が乗った場合には、保護素子50、200がONして過剰な電荷を電源に逃がす。これによりA回路101やB回路102といった回路の本体部分を静電放電による破壊から保護する。
【００１１】
なお、静電気放電としては正電荷が放電する場合のみならず負の電荷が放電する場合もあるが、本実施形態では過剰な正電荷をGNDに効率よく逃がすための保護素子50の構成を説明する。なお相補的な関係にある構成を採用することによって負電荷のサージにも対応する保護素子200となる。また、図1において、保護素子50の前後に抵抗やダイオードなどが付加されていてもよいことはもちろんである。
【００１２】
本発明の保護素子の構成を図面を参照しながら説明する。
図２は保護素子50の断面図であり、図３は保護素子50の平面図である。
なお、図３の平面図においては、素子の構成がわかりやすいように絶縁膜や配線層などは省略している。
【００１３】
P-型基板（半導体基板）11上において、素子50の中央領域には第１Pウェル領域（第1ウェル領域）55aが設けられ、この第１Pウェル領域55aの外側を囲むようにしてP-型ウェル領域（第3ウェル領域）21が設けられ、さらに、P-型ウェル領域21の外側を囲むように第２Pウェル領域（第2ウェル領域）55bが設けられている。
【００１４】
第１Pウェル領域55a内には、２つのNチャンネルトランジスタが並列に形成されている。すなわち、第１Pウェル領域55aの表面側の中央領域には、２つのNチャンネルトランジスタの共通ドレインとなるN型拡散領域（第1電極）53dが設けられている。さらに、第１Pウェル領域55aの周辺側にはNチャンネルトランジスタのソースとなるN型拡散領域（第2電極）53sが設けられている。ドレインであるN型拡散領域53dとソースであるN型拡散領域53sとの間にゲート54が設けられている。
【００１５】
P-型ウェル領域21は、第１Pウェル領域55aおよび第２Pウェル領域55bのいずれよりも不純物の注入濃度が低い。そして、P-型ウェル領域21には、その表面側にN型拡散領域（第3電極）53が設けられている。
【００１６】
第２Pウェル領域55bには、ガードリングとしてGNDに接地されるP+型拡散領域52が設けられている。P+型拡散領域52とN型拡散領域53とはフィールド酸化膜51によって絶縁分離されている。また、N型拡散領域53とN型拡散領域53sとはフィールド酸化膜51によって絶縁分離されている。
【００１７】
各拡散領域(53, 53s, 53d, 52)はコンタクトホール64によって各配線層(53a, 53sa, 53da, 52a)に接続され、配線層を介して接続ノード90またはGNDに接続されている。NチャンネルトランジスタのドレインであるN型拡散領域53dは、配線層53daを通して接続ノード90に接続されている。
N型拡散領域53は、配線層53aを通して接続ノード90に接続されている。Nチャンネルトランジスタのソース領域であるN型拡散領域53sとカードリングであるP+型拡散領域52はそれぞれ配線層53saと配線層52aを通してGND（電源）に接続されている。
【００１８】
ここで、図4は、保護素子50中に形成される寄生NPNトランジスタ57、寄生ダイオード58および寄生抵抗56を明示的に示した図であり、図5は、寄生NPNトランジスタ57、寄生ダイオード58および寄生抵抗56の等価回路図である。図4に示すように、N型拡散領域53dと第１Pウェル領域55aとによって寄生ダイオード58が形成されている。また、N型拡散領域53sをエミッタ、第１Pウェル領域55aをベース、N型拡散領域53dをコレクタとする寄生NPNトランジスタ57が形成されている。バックゲート電圧を与えるP+型拡散領域52と寄生NPNトランジスタ57のベースとの間に寄生抵抗56が形成されている。すなわち、寄生抵抗56は、第１Pウェル領域55a、P-型拡散領域21の下部にあたるP-型基板11および第２Pウェル領域55bによって形成されている。
また、N型拡散領域53とP-型拡散領域21との接合部分において空乏層20が形成される。
このとき、P-型拡散領域21のキャリアは少ないため、空乏層20はP-型拡散領域21の側で大きく広がり、概念的には図4に示したように空乏層20が形成される。
【００１９】
このような構成において、ライン103に静電気のサージが印加された場合の保護素子50の動作について説明する。
ライン103に正の静電気が印加された場合、接続ノード90から保護素子50に電圧が流入する。静電気は、N型拡散領域53dおよびN型拡散領域53に印加されることになる。N型拡散領域53dに正のサージが印加されると、N型拡散領域53dと第１P型ウェル55aにて形成されている寄生ダイオード58がブレークダウンする。すると、電荷は、寄生抵抗56を経由してGNDへ流れる。すなわち、第１P型ウェル55aからP-基板11を経由して第２Pウェル55bに流れ、P+型拡散領域52からGNDへ流れる。
【００２０】
ここで、N型拡散領域53にも静電気が印加されるところ、N型拡散領域53に正の電荷が印加されると空乏層20が広がり、P-型拡散領域21からP-型基板11に及ぶ。この様子を図6に示す。すると、空乏層20の領域は電流が流れないため、寄生抵抗56を流れる電流は空乏層20を迂回する経路を流れることになる。このように寄生抵抗56に相当する経路の距離が長く、かつ、細くなることにより、寄生抵抗56の抵抗値が上がる。
【００２１】
このように寄生抵抗56の抵抗値が大きくなった状態で、寄生ダイオード58のブレークダウンで流れてくる電流がこの寄生抵抗56を流れる。寄生抵抗56にかかる電圧値が寄生NPNトランジスタ57の閾値電圧を超えると、寄生NPNトランジスタ57がONになり、寄生NPNトランジスタ57がスナップバック状態に入る。すると、N型拡散領域53dに入るサージ電荷はN型拡散領域53sに抜けて、GNDに流出していく。その結果、A回路101やB回路102には静電気サージによる大きな電荷が流入することがなく、回路が保護される。
【００２２】
このような構成を備える第１実施形態によれば、接続ノード90にサージが印加された場合に空乏層20が広がるため、寄生抵抗56の抵抗値が大きくなる。したがって寄生NPNトランジスタ57の閾値電圧を超えるための電流値が小さくなる。すると、寄生NPNトランジスタ57が素早くONしてスナップバック状態になり、サージ電荷をGNDに迅速に逃がす。その結果、サージ発生時でも内部回路（A回路101、B回路102）にかかる電圧を低く抑えることができ、回路を確実に保護することができる。
図7は保護素子50のスナップバック特性を示す図である。図７に示されるように、スナップバック直前の電圧V１は従来よりも小さくなり、内部回路にかかる負荷が小さくなる。
【００２３】
また、本実施形態ではNチャンネルトランジスタを並列で設けているので、寄生NPNトランジスタ57も並列に形成されることになる。その結果、サージ電荷をさらに効率よく逃がすことができる。
【００２４】
（第2実施形態）
次に、本発明の第2実施形態について説明する。
第2実施形態の基本的構成は第1実施形態と同様であるが、第2実施形態は、寄生抵抗56の抵抗値をさらに大きくするようにP-拡散領域21にNウェル領域22を形成する点に特徴を有する。
図8は、第2実施形態を示す図である。
図8において、P-拡散領域21にはNウェル領域22が形成されている。Nウェル領域22は、P-拡散領域21内において上端はN型拡散領域53に達し、下端はP-型基板11に達している。また、Nウェル領域22は、第１Pウェル領域55aと第２Pウェル領域55bとは所定の間隔を隔てて分離されている。このようにNウェル領域22を設けたことにより、空乏層20はNウェル領域22に隣接するP-型拡散領域21およびP-型基板11に広がる。
【００２５】
このような構成を備える第2実施形態において、接続ノード90に静電気によるサージが印加されると、サージが配線層53aを介してN型拡散領域53に印加される。このとき、空乏層20が大きく広がり、第2実施形態では特に、Nウェル領域22の下端がP-型基板11に達しているため、空乏層20がP-型基板11の方に大きく広がる。
このように空乏層20がP-型基板11の方に広がることにより、寄生抵抗56の抵抗値が大きくなる。すると、寄生NPNトランジスタ57がONしてスナップバック状態に入りやすくなる。図9は第2実施形態における保護素子のスナップバック特性を示す図である。図9に示されるように、スナップバック直前の電圧V2は第1実施形態の保護素子よりも小さくなり、内部回路にかかる負荷をさらに小さくすることができる。したがって、内部回路（A回路101、B回路102）にかかる電圧を低くすることができ、ESD耐性を向上させることができる。
【００２６】
本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
上記実施形態のN型半導体とP型半導体とを入れ替えた相補的関係にある構成であっても本発明と同様の作用効果を奏する。この場合、負のサージが接続ノードに印加された場合、このサージを正の電源VDD側に逃がすことにより保護素子としての機能を果たす。
【００２７】
第2実施形態において、Nウェル領域22の下端はP-型基板11に達している場合を示したが、下端は基板11に達していなくてもよく、それなりの深さがあればそれ相応の効果を奏する。
【００２８】
第１実施形態において、第1Pウェル領域と第2Pウェル領域との間には第3ウェル領域として第1および第2Pウェル領域よりも不純物濃度が低いP-型ウェル領域を第3ウェル領域として形成する場合を例示したが、第3ウェル領域としては第1ウェル領域および第2ウェル領域と逆の導電型のウェルを形成してもよく、すなわちN型ウェルとしてもよい。このような構成であってもサージ印加時には空乏層が基板側に広がるので、上記した実施形態と同様の作用効果を奏することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の保護素子を実際の回路に適用する一例を示す図である。
【図２】第1実施形態において、保護素子の断面図。
【図３】第1実施形態において、保護素子の平面図。
【図４】第1実施形態において、保護素子中に形成される寄生NPNトランジスタ、寄生ダイオードおよび寄生抵抗を明示的に示した図。
【図５】第1実施形態において、寄生NPNトランジスタ、寄生ダイオードおよび寄生抵抗の等価回路図。
【図６】第1実施形態において、空乏層が広がる様子を示す図。
【図７】第1実施形態において、保護素子のスナップバック特性を示す図。
【図８】第2実施形態を示す図。
【図９】第2実施形態における保護素子のスナップバック特性を示す図。
【図１０】従来の保護素子を示す図。
【図１１】従来の保護素子を示す図。
【図１２】従来の保護素子のスナップバック特性を示す図。
【符号の説明】
【００３０】
1…P型基板、2…素子分離層、3…N型ウェル、4…N型ウェル、5…N型ウェル、7…P型ウェル、8…P型ウェル、8A…P型ウェル、８Ａ…P型ウェル、11…P型基板、13…N+型拡散層、14…N+型拡散層、15…N+型拡散層、18…P+型拡散層、20…空乏層、21…P-型ウェル領域、22…Nウェル領域、27…ゲート電極、31…寄生NPNトランジスタ、32…ベースバイアス抵抗、40…外部端子、50…保護素子、51…フィールド酸化膜、52…P+型拡散領域、52…P+型半導体拡散領域、52a…配線層、53…N型拡散領域、53a…配線層、53d…N型拡散領域、53da…配線層、53s…N型拡散領域、53sa…配線層、54…ゲート、55a…第１Pウェル領域、55b…第2Pウェル領域、56…寄生抵抗、57…寄生NPNトランジスタ、58…寄生ダイオード、64…コンタクトホール、90…接続ノード、101…A回路、102…B回路、103…ライン、200…保護素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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