(57)【要約】【目的】半導体装置のチップ化の際に、超接合構造の切断面が露出するストライプ状パターンを備える場合であっても、切断面に露出する超接合構造に起因する漏れ電流の発生を抑制することのできる半導体ウエハを提供すること。【構成】第一導電型の半導体基板１の表面にストライプ状平面形状であって前記半導体基板１の全面に亘って等間隔で配置されている超接合構造５と、半導体装置寸法をピッチ間隔として配置される格子状パターンが前記超接合構造５のパターンに平行および直交する配置を有し、該半導体装置が、ＭＯＳ構造領域と該領域を取り巻く耐圧構造領域２２と最外周に格子状に配置される切断領域１８と該領域に沿って配置されるエッチング溝１７とを備え、該エッチング溝１７が前記超接合構造５の表面から前記半導体基板１に達する深さと内面を覆う第一導電型表面層１９を備える半導体ウエハとする。【選択図】        図９
2010028018.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体基板の主面上に設けられ、該主面に垂直方向であって薄層状の第一導電型層および第二導電型層が、前記主面に平行な方向では、ストライプ状平面形状であって交互に繰り返し隣接すると共に、前記半導体基板の全面に亘って等間隔で配置されている超接合構造と、該超接合構造の表面に半導体装置の縦横寸法をピッチ間隔として配置される該半導体装置の格子状パターンが前記超接合構造のストライプ状平面形状に平行および直交する配置を有し、該半導体装置が、前記超接合構造のストライプ状平面形状に直交するように表面層に配置されるストライプ状のＭＯＳ構造領域と該ＭＯＳ構造領域を取り巻く耐圧構造領域と最外周に格子状に配置される切断領域と該切断領域に沿って配置されるエッチング溝とを備え、該エッチング溝が前記超接合構造の表面から前記半導体基板に達する深さと、該エッチング溝の内面を覆う第一導電型表面層を備えることを特徴とする半導体ウエハ。
【請求項２】
前記エッチング溝の長手方向に直角方向の切断面がＶ字形であることを特徴とする請求項１記載の半導体ウエハ。
【請求項３】
前記エッチング溝の長手方向に直角方向の切断面がＵ字形であることを特徴とする請求項１記載の半導体ウエハ。
【請求項４】
第一導電型の半導体基板の主面上に設けられ、該主面に垂直方向であって薄層状の第一導電型層および第二導電型層が、前記主面に平行な方向では、ストライプ状平面形状であって交互に等間隔で繰り返し隣接する超接合構造と、該超接合構造の前記ストライプ状平面形状に直交するように表面層に配置されるストライプ状のＭＯＳ構造領域と該ＭＯＳ構造領域を取り巻く耐圧構造領域と最外周に配置される切断領域と該切断領域に沿って配置されるエッチング溝とを備え、該エッチング溝が前記超接合構造の表面から前記半導体基板に達する深さと、該エッチング溝の内面を覆う第一導電型表面層を備えることを特徴とする半導体装置。
【請求項５】
前記エッチング溝の長手方向に直角方向の切断面がＶ字形であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記エッチング溝の長手方向に直角方向の切断面がＵ字形であることを特徴とする請求項４記載の半導体装置。
【請求項７】
前記超接合構造と、該超接合構造のストライプ状平面形状に平行または直交するストライプ状のＭＯＳ構造領域と、該ＭＯＳ構造領域を取り巻く耐圧構造領域と、最外周に配置される切断領域とを形成した後、該切断領域に沿ってエッチングによりエッチング溝を形成し、このエッチング溝内の表面層に第一導電型のイオンを注入して第一導電型表面層を形成することを特徴とする請求項１または４記載の半導体装置の製造方法。
【請求項８】
前記エッチングが加熱アルカリ水溶液をを用いたウェットエッチングであることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記エッチングがＲＩＥエッチングによる異方性エッチングであることを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は超接合構造を備える電力用半導体装置に関し、特にはＳＪ−ＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
超接合構造（以降、ＳＪ構造と略記することもある）を利用して従来の特性限界を破るようなＭＯＳＦＥＴが開発されている。このＭＯＳＦＥＴの製造方法の主流である多段エピタキシャル方式（以降、多段エピ方式と略記することもある）は、高不純物濃度のｎ型半導体基板の表面にエピタキシャル層を多数回に分けて成長させる。各成長段階の前にパターニングおよびイオン注入によって、前記半導体基板の主面に垂直方向に薄層状または柱状のｐ型層およびｎ型層を形成する。このｐ型層およびｎ型層が、主面に平行な方向では前記ｐ型層とｎ型層が交互に繰り返し隣接するように、ｐｎ層の並列構造またはコラム構造を形成するという製造方法である。ｐｎ層のコラム構造の平面パターン（セル状パターンということもある）は、たとえばｎ型層中に複数の円または矩形状のｐ型層を所定の間隔で配置される構成を有し、ｐｎ層の並列構造の平面パターンは複数のストライプ状のｐ型層とｎ型層が、相互に平行で、交互に隣接して配置される構成となる。
【０００３】
一方、近年になって製造コストを安くすることが可能であるトレンチ埋め込みエピタキシャル方式（以降、トレンチ埋め込みエピ方式と略記）が開発されている。この方式は高不純物濃度のｎ型半導体基板（以降、高濃度ｎ型基板と略記）の表面にｎ型エピタキシャル層を成長させたウエハを材料とし、このウエハの表面から、ｎ型エピタキシャル層を貫き、前記高濃度ｎ型基板に達するような高アスペクト比のトレンチを所定の間隔で異方性エッチングにより形成（場合によっては完全には貫通せず、基板に到達しなくても良い）する。その後、このトレンチ内にｐ型エピタキシャル層を成長させることによりトレンチを完全に埋め込み、前述の多段エピ方式と同様のｐｎ層の並列構造またはコラム構造からなるＳＪ構造を形成する方式である。
【０００４】
また、ウエハ表面に前述のｐｎ層の並列構造またはコラム構造からなるＳＪ構造を配置する平面的なレイアウトに、大きく分けて２つの方法がある。一（前者）の方法は、ウエハ内に繰り返し複数格子状に配置される半導体チップ毎に、前記ｐｎ層の並列構造またはコラム構造からなるＳＪ構造を分離独立させて配置する方法であり、他（後者）の方法はウエハ内に配置される半導体チップの大きさおよび位置に関係なく、ウエハ内の全面に前記ｐｎ層の並列構造またはコラム構造からなるＳＪ構造を連続的に配置する方法である。これらのいずれの方法についても、通常、ウエハへのＳＪ構造のパターン配置はウエハの最下部に配置されるオリエンテーションフラット（通称オリフラ）に対して直交または平行になるように行われるので、前記ｐｎ層の並列構造のストライプパターンは前記オリフラに対しては直交または平行にされる。前記半導体チップの配置パターンについても、前記オリフラと前記半導体チップの格子状配置パターンとは相互に直交または平行にされる。従って、前者の方法は前記オリフラに平行な方向と直角な方向の両方にパターン合わせが必要となるため、アライメントマーカーを別途ウエハ表面に設けておく必要がある。後者の方法では、相互のパターンが斜交することは無いので、前記ｐｎ層の並列構造のストライプパターンに対して半導体チップのＭＯＳ構造のパターンを平行ではなく直交するように配置させれば、マスク合わせが不要になるという特徴を有する。
【０００５】
前述のように、ｐｎ層のコラム構造をウエハ全面に形成すると共に、このｐｎ層のコラム構造を、半導体チップを構成する半導体層の一部として用い、同時に、前記半導体チップをウエハ内に格子状に複数繰り返し配置する製造方法とすることにより、ｐｎ層のコラム構造の平面パターンと半導体チップの表面層に形成されるＭＯＳ構造との正確なマーカーを用いるパターン合わせを不要にする方法については既に公開されている（特許文献１）。また、ｐｎ層のコラム構造をウエハ全面に形成すると共に、半導体チップを高耐圧で使用できるように、半導体チップの周辺耐圧構造部には活性領域よりも高い濃度で、しかも拡散係数の大きいセレン、硫黄などのｎ型ドーパントによるイオン注入を行う製造方法が知られている。すなわち、周辺耐圧構造部のｐ型層を、ｎ型ドーパントの補償作用によって活性領域部内のｐ層よりもいっそう強く補償して高抵抗にすることにより高耐圧が得られるようにする製造方法である（特許文献２、３）。
【特許文献１】特開２００４−３５６５７７号公報
【特許文献２】特表２００３−５２９２０４号公報
【特許文献３】特表２０００−５０４８７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述した通常の多段エピ方式およびトレンチ埋込みエピ方式のいずれのＳＪ構造の製造方式においても、製造する半導体のチップサイズに合わせて、チップ毎に分離および独立したＳＪ構造を形成する場合は、チップ間の切断領域にはＳＪ構造が形成されないようになっている。このように、切断領域にＳＪ構造を形成しない理由は、半導体チップの主電流の流れる活性領域とチップの周辺に設けられ耐圧を保持するための表面領域である周辺耐圧構造部のＳＪ構造を個別に設計することができ、設計の自由度が向上するからである。また、ストライプ状の平面パターンを有するＳＪ構造においては、切断領域にＳＪ構造を形成しない平面パターンとすることにより、ウエハから半導体チップを切り出した後にも、ＳＪ構造のｐ型層が半導体チップの切断面に露出しなくなるので、この切断に起因する漏れ電流の発生を防ぐことができるからである。
【０００７】
しかしながら、この場合、前述のトレンチ埋込みエピ方式ではＳＪ構造とＭＯＳ構造とを正確にアライメントマーカーを用いて位置合わせする必要がある。このためアライメント用のマーカーを別途形成する必要が生じるなど追加工程が必要になり、製造コストが増加するという問題がある。
また、前記特許文献１には、ウエハ全面にＳＪ構造を形成して正確なアライメントを不要にする方法が開示されている。一方、トレンチ埋め込みエピ方式においては、良好なエピタキシャル層の埋め込み性という観点では、ストライプ状平面パターンによるｐｎ層の並列構造が他の円または矩形状の平面パターンなどによるｐｎ層のコラム構造よりも優れている。しかし、ウエハ全面にストライプ状平面パターンを有するＳＪ構造を形成する場合、図５の半導体チップの周辺部の斜視断面図に示すように、ウエハから半導体チップをダイシングなどにより切り出す際に半導体チップの切断面にＳＪ構造の切断面が必ず露出する。前記図５の矢印で示すように、その切断の際にできる結晶欠陥に起因して、ドレイン電極２０からソース電極１５へ流れる漏れ電流が増大することが問題となる。その原因はダイシング後の半導体チップ側壁には切断により形成される結晶欠陥が残存していることと、前記側壁切断面を表面保護膜で覆って不活性化していないためである。従って、ウエハ全面に連続的にストライプ状トレンチの平面パターンを形成してｐｎ層の並列構造のＳＪ構造を形成するトレンチ埋め込みエピ方式はトレンチへの良好な埋め込み性と正確なアライメントを不要とする点で優れているが、半導体チップ切断面に起因する前述の漏れ電流の増大という問題を抱えている。
【０００８】
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、半導体装置のチップ化の際に、チップの切断面に超接合構造の切断面が露出するストライプ状の平面パターンを備える半導体装置であっても、半導体チップの切断面に露出する超接合構造に起因する漏れ電流の発生を抑制することのできる半導体ウエハ、半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
特許請求の範囲の請求項１記載の発明によれば、第一導電型の半導体基板の主面上に設けられ、該主面に垂直方向であって薄層状の第一導電型層および第二導電型層が、前記主面に平行な方向では、ストライプ状平面形状であって交互に繰り返し隣接すると共に、前記半導体基板の全面に亘って等間隔で配置されている超接合構造と、該超接合構造の表面に半導体装置の縦横寸法をピッチ間隔として配置される該半導体装置の格子状パターンが前記超接合構造のストライプ状平面形状に平行および直交する配置を有し、該半導体装置が、前記超接合構造のストライプ状平面形状に直交するように表面層に配置されるストライプ状のＭＯＳ構造領域と該ＭＯＳ構造領域を取り巻く耐圧構造領域と最外周に格子状に配置される切断領域と該切断領域に沿って配置されるエッチング溝とを備え、該エッチング溝が前記超接合構造の表面から前記半導体基板に達する深さと、該エッチング溝の内面を覆う第一導電型表面層を備える半導体ウエハとすることにより、前記本発明の目的は達成される。
【００１０】
特許請求の範囲の請求項２記載の発明によれば、前記エッチング溝の長手方向に直角方向の切断面がＶ字形である特許請求の範囲の請求項１記載の半導体ウエハとする。
特許請求の範囲の請求項３記載の発明によれば、前記エッチング溝の長手方向に直角方向の切断面がＵ字形である特許請求の範囲の請求項１記載の半導体ウエハとする。
特許請求の範囲の請求項４記載の発明によれば、第一導電型の半導体基板の主面上に設けられ、該主面に垂直方向であって薄層状の第一導電型層および第二導電型層が、前記主面に平行な方向では、ストライプ状平面形状であって交互に等間隔で繰り返し隣接する超接合構造と、該超接合構造の前記ストライプ状平面形状に直交するように表面層に配置されるストライプ状のＭＯＳ構造領域と該ＭＯＳ構造領域を取り巻く耐圧構造領域と最外周に配置される切断領域と該切断領域に沿って配置されるエッチング溝とを備え、該エッチング溝が前記超接合構造の表面から前記半導体基板に達する深さと、該エッチング溝の内面を覆う第一導電型表面層を備える半導体装置とすることにより、前記本発明の目的は達成される。
【００１１】
特許請求の範囲の請求項５記載の発明によれば、前記エッチング溝の長手方向に直角方向の切断面がＶ字形である特許請求の範囲の請求項４記載の半導体装置とする。
特許請求の範囲の請求項６記載の発明によれば、前記エッチング溝の長手方向に直角方向の切断面がＵ字形である特許請求の範囲の請求項４記載の半導体装置とする。
特許請求の範囲の請求項７記載の発明によれば、前記超接合構造と、該超接合構造のストライプ状平面形状に直交するストライプ状のＭＯＳ構造領域と、該ＭＯＳ構造領域を取り巻く耐圧構造領域と、最外周に配置される切断領域とを形成した後、該切断領域に沿ってウェットエッチングによりエッチング溝を形成し、このエッチング溝内の表面層に第一導電型のイオンを注入して第一導電型表面層を形成する特許請求の範囲の請求項１または２記載の半導体装置の製造方法とする。
【００１２】
特許請求の範囲の請求項８記載の発明によれば、前記エッチングが加熱アルカリ水溶液を用いたウェットエッチングである特許請求の範囲の請求項７記載の半導体装置の製造方法とする。
特許請求の範囲の請求項９記載の発明によれば、前記エッチングがＲＩＥエッチングによる異方性エッチングである特許請求の範囲の請求項７記載の半導体装置の製造方法とする。
【００１３】
前記課題を解決するために、ウエハ全面に亘って同じ幅および同じ間隔でストライプ状ＳＪ構造を形成する半導体ウエハにおいて、ＭＯＳ構造の製造プロセス終了後に、各半導体チップの最外周辺部に、異方性ウェットエッチングによりエッチング溝を形成し、ｎ型イオンを注入して溝表面層にｎ型表面層を形成する。このｎ型表面層を切断領域に設けることにより、ウエハから半導体チップを切り出すために切断する際に、切断による欠陥層がストライプ状のＳＪ構造部には発生せず、空乏層がエッチング溝表面に現れないため、漏れ電流が抑えられる。
【発明の効果】
【００１４】
本発明によれば、半導体ウエハから半導体チップを切り出す際に、切断面に超接合構造の断面が露出するストライプ状の超接合構造パターンを有する半導体装置であっても、半導体チップの切断面に露出する超接合構造に起因する漏れ電流の発生を抑制する半導体ウエハ、半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の半導体ウエハ、半導体装置およびその製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。図１〜図４は本発明の６００Ｖ−ＳＪ−ＭＯＳＦＥＴの実施例にかかる主要な製造工程を順に示す要部断面図である。図６は本発明と従来のＳＪ−ＭＯＳＦＥＴの漏れ電流分布を比較するグラフ図である。図８は本発明にかかるストライプ状ＳＪ構造を有するＳＪ−ＭＯＳＦＥＴのストライプ状ＳＪ構造に平行な切断領域の部分の斜視断面図である。図９は本発明にかかるストライプ状ＳＪ構造を有するＳＪ−ＭＯＳＦＥＴの切断領域近傍の斜視断面図（ａ）、同平面図（ｂ）である。（ａ）は（ｂ）のＡ−Ａ線断面を含む斜視断面図である。
【実施例１】
【００１６】
図１〜図４に実施例１にかかるトレンチ埋め込みエピ方式による６００Ｖ耐圧のＳＪ−ＭＯＳＦＥＴの主要な製造工程順に並べた半導体基板の要部断面図を示す。厚さ６２５μｍの低比抵抗、高不純物濃度のｎ型半導体基板１に５０μｍ厚で、不純物濃度４×１０１５ｃｍ−３のｎ型半導体層２をエピタキシャル成長させたウエハ３をウエハプロセスへの投入材料とする。
【００１７】
厚さ２．４μｍの酸化膜４を１１５０℃／１５時間のパイロジェニック酸化により形成する。レジスト塗布およびベーク後に露光し、超接合構造の一部となるｐ型層をエピタキシャル成長により埋め込むためのトレンチ６形成用の幅６μｍのストライプ状平面パターンをウエハ３の全面に形成する。酸化膜４をエッチングしてｎ型半導体層２のＳｉ面を露出させた後、レジストを除去する（図１（ａ））。Ｓｉエッチャーにより深さ５０μｍの高アスペクトトレンチ６を形成する。トレンチエッチング中に酸化膜４もエッチングされ、残厚は１．１μｍになる（図１（ｂ））。エピタキシャル成長法により、１０００℃にてトリクロロシラン、塩化水素、ジボラン、および水素を供給しながらトレンチ６内部をｐ型エピタキシャル層５ａで埋め込む（図２（ａ））。形成したトレンチ６の平面パターンは、ウエハ３の面内に終端部のない連続ストライプ状パターンの方がエピタキシャル層の埋め込みには好都合である。円柱状または角柱状のセル状パターンの場合、ｐ型エピタキシャル層５ａの埋め込み工程において、先にトレンチ６の開口部が閉塞し、トレンチ６の内部に空洞が閉じ込められ易くなる。トレンチ６内空洞は漏れ電流の増加という悪影響を及ぼすため、極力避ける必要がある。従って、トレンチ埋め込みエピ方式によりｐ型エピタキシャル層５ａを形成するＳＪ−ＭＯＳＦＥＴにおいては、空洞のでき難いストライプ状のトレンチパターンが望ましい。ただし、後述するように、ウエハ３の面内に終端部の無い連続性ストライプパターンの場合は、ウエハから半導体チップを切り出す際に、半導体チップ外周部での切断時に付随して発生する結晶欠陥部に起因して漏れ電流が増大することが問題となる。なお、従来の多段エピ方式によるＳＪ−ＭＯＳＦＥＴの場合はセル状パターン状のＳＪ構造の適用が問題なく適用できるので、特に半導体チップ外周部の漏れ電流が増大することはなく、対策は不要である。
【００１８】
次にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  Ｍａｃｈｉｎｅ）により基板表面に成長させたエピタキシャル層を酸化膜４の表面位置まで研磨する。その後、この酸化膜４と同程度の高さのエピタキシャル層をＳｉエッチャーにより酸化膜厚分だけエッチバックしてｐ型層５ａとする（図２（ｂ））。次に、酸化膜４を除去した後、ＭＯＳ構造の形成工程に入る。ストライプ状のＳＪ構造５とＭＯＳ構造の平面パターンを相互に直交させるように配置させると、前述のように、ＳＪ構造パターンとＭＯＳ構造のパターンとのアライメントは不要となる。半導体チップでＭＯＳ構造が形成される活性領域を取り巻く周辺部に配置される耐圧構造領域２２を覆うフィールド酸化膜２３の形成およびそのパターニングを経て、活性領域に前記フィールド酸化膜をマスクにしてゲート酸化膜１０およびゲートポリシリコン１１を形成する。次にゲートポリシリコン１１をパターニングし、これにセルフアラインさせてイオン注入および熱拡散によりｐ型ベース領域１２を形成する。ｎ型ソース領域１３、層間絶縁膜（ＢＰＳＧ）１４、ソース電極１５ならびにポリイミドなどの表面保護膜１６を形成する（図３）。ストライプ状パターンのＳＪ構造の場合は、ウエハから半導体チップを切り出すための切断領域１８にウェットエッチングによりＶ字溝１７を形成する。ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド（ｔｅｔｒａｍｅｔｈｙｌ  ａｍｍｏｎｉｕｍ  ｈｙｄｒｏｘｉｄｅ））などのアルカリ水溶液を８０℃に熱し、ウェットエッチングするとシリコン層が異方性エッチングされて（１１１）面が現われる。ポリイミド膜などの表面保護膜１６やアルミニウムからなるソース電極１５はエッチングされないので、エッチングマスクとなる。このようにして切断領域１８にはＶ字溝１７が形成され、その先端部（底部）は低比抵抗ｎ型基板１に到達する深さとする（図４（ａ））。Ｖ字溝１７にドーズ量１×１０１５ｃｍ−２のリンイオンを注入し、Ｖ字溝１７の側壁表面に高濃度ｎ型表面層１９を形成する。最後に裏面ドレイン電極２０を蒸着により形成してウエハプロセスが終了する（図４（ｂ））。符号２１はウエハから半導体チップを切り出す際のダイシングラインである。しかし、本発明において切断領域１８に形成されるエッチング溝は、前述のようにＶ字溝の形成だけに限定されるものではない。ＲＩＥ（反応性イオンエッチング）による異方性のドライエッチングにより基板表面に対して垂直な側壁を有するＵ字溝であってもよい。ただし、このＲＩＥによりＵ字溝を形成する場合は、前述のＶ字溝の形成に比べて、枚葉設備のために生産性が悪く、設備価格が高く、ガス費が高いなどのため工程コストが高い。ウェットエッチングと比較して側壁に結晶ダメージが入り易く、漏れ電流増大が懸念され、さらに、追加のウェットエッチングを必要とする。Ｕ字溝の内面に高不純物濃度のｎ型表面層を形成するための斜めイオン注入時において、側壁両側に確実に注入するために、少なくとも２回のイオン注入が必要であるなどの追加プロセスや追加プロセスコストが生じるので、ウェットエッチングによるＶ字溝の形成の方がより好ましいと言える。
【００１９】
ゲートオフ状態においてドレイン電極２０に正バイアスを印加すると、ｐ型層５ａとｎ型層２が交互に並んだＳＪ構造５が空乏化する。低バイアスでｐｎ層のＳＪ構造５が完全空乏化する設計になっているので、ｐ型層５ａとｎ型層２が低比抵抗であるにも関わらず高耐圧が得られる。ところで、ストライプ状のｐ型層５ａの表面は一部でソース電極１５に接触しており、また、このストライプ状の平面パターンのｐ型層５ａはチップ最外周部まで伸びている。従って、図９の半導体チップの周辺部の斜視断面図（ａ）および平面図（ｂ）に示すように、ｐ型層５ａは完全空乏化する前段階においてはソース電位を維持する。チップ外周部の切断面に対策を施さない場合、前記図５で説明したように、ドレイン電極２０に正バイアスを加えるとチップ外周部の切断面に露出したｐ型層５ａとドレイン電極２０間に大きな漏れ電流が流れる。これはウエハから半導体チップをダイシングにより切り出した後のチップ側壁の切断面は表面保護膜１６で覆われておらず、また、切断による結晶欠陥が残存しているためである。本実施例１のようにチップ外周部の切断領域１８にウェットエッチングによりＶ字溝１７を形成し、イオン注入によりＶ字溝１７の内側の表面層に高濃度ｎ型層１９を形成すれば、空乏層がこの高濃度ｎ型層１９で停止するために表面保護膜１６がＶ字溝１７に無くても、Ｖ字溝１７側壁表面に到達しない。したがって、側壁表面を通じて流れる漏れ電流を回避ことができる。また、ウェットエッチングにより結晶欠陥領域を除去するので、結晶欠陥に起因して発生する漏れ電流を防ぐことができる。
【００２０】
図６はＶ字溝を設けた本発明と設けない場合のＳＪ−ＭＯＳＦＥＴについて、ドレイン−ソース間電圧とドレイン電流（モレ電流）との関係を比較して示すグラフ図である。図６によれば、Ｖ字溝１７の形成により、半導体チップの外周部における漏れ電流が大幅に低減されていることが示されている。一方、図７の要部平面図に示すように、ＳＪ構造として、前述のようにストライプ状ではなく、コラム状パターン（またはセル状パターン）のｐ型層５ｂをウエハ全面に形成した場合は、活性領域においてソース電極１５に接触するｐ型層５ｃとチップ外周付近のｐ型層５ｂは電気的に分離されている。そのため、半導体チップに切り出す際に、コラム状のｐ型層５ｂのところで切断されても、漏れ電流は増大する惧れはないので、実施例１で説明したようなＶ字溝を形成する必要がない。
【００２１】
図８はＳＪ構造のストライプ状パターンに平行に形成されるＶ字溝１７の部分を示す斜視断面図である。
実施例１によれば、ＳＪ構造とＭＯＳ構造の正確なアライメントを不要とするためにウエハ全面にストライプＳＪ構造を形成する製造工程としても、チップ周辺部の切断部に露出するＳＪ構造に起因する漏れ電流の発生を抑えることができる。また副次的効果としてチップサイズに関係なくＳＪ構造のパターンがウエハ全面に形成されるので、チップサイズが決まる前にＳＪ構造を形成したウエハを製造しておくことができる。複雑で工程時間が長くかかるＳＪ構造を有するウエハの形成をあらかじめ完了させておくことが可能である。製造要求が来てからチップ完成までの製造リードタイムを大幅に削減することができ、製品物量に対する要求に迅速に応えられるようになる。
【図面の簡単な説明】
【００２２】
【図１】本発明の６００Ｖ−ＳＪ−ＭＯＳＦＥＴの実施例にかかる主要な製造工程を順に示す要部断面図（その１）である。
【図２】本発明の６００Ｖ−ＳＪ−ＭＯＳＦＥＴの実施例にかかる主要な製造工程を順に示す要部断面図（その２）である。
【図３】本発明の６００Ｖ−ＳＪ−ＭＯＳＦＥＴの実施例にかかる主要な製造工程を順に示す要部断面図（その３）である。
【図４】本発明の６００Ｖ−ＳＪ−ＭＯＳＦＥＴの実施例にかかる主要な製造工程を順に示す要部断面図（その４）である。
【図５】従来のストライプ状ＳＪ構造を有するＳＪ−ＭＯＳＦＥＴの周辺部の斜視断面図である。
【図６】本発明と従来のＳＪ−ＭＯＳＦＥＴの漏れ電流分布を比較するグラフ図である。
【図７】従来のセル状ＳＪ構造を有するＳＪ−ＭＯＳＦＥＴの周辺部の平面図である。。
【図８】本発明にかかるストライプ状ＳＪ構造を有するＳＪ−ＭＯＳＦＥＴのストライプ状ＳＪ構造に平行な切断領域の部分の斜視断面図である。
【図９】本発明にかかるストライプ状ＳＪ構造を有するＳＪ−ＭＯＳＦＥＴの切断領域近傍の斜視断面図である。
【符号の説明】
【００２３】
１        高不純物濃度ｎ型半導体基板
２        ｎ型層
３        ウエハ
４        酸化膜
５        ＳＪ構造
５ａ      ｐ型層
６        トレンチ
１０      ゲート酸化膜
１１      ゲートポリシリコン
１２      ｐ型ベース領域
１３      ｎ型ソース領域
１４      層間絶縁膜
１５      ソース電極
１６      表面保護膜
１７      Ｖ字溝
１８      切断領域
１９      ｎ型表面層
２０      ドレイン電極
２１      ダイシングライン
２２      耐圧構造領域
２３      フィールド酸化膜。
【図１】
2010028018.tif 000003
【図２】
2010028018.tif 000004
【図３】
2010028018.tif 000005
【図４】
2010028018.tif 000006
【図５】
2010028018.tif 000007
【図６】
2010028018.tif 000008
【図７】
2010028018.tif 000009
【図８】
2010028018.tif 000010
【図９】
2010028018.tif 000011