(57)【要約】【課題】マルチエミッタ横型ＩＧＢＴでは、中央部のゲートは外周部に比べてコレクタからの距離が遠く、ホールの到達率が小さく、オン電圧の低減が困難であった。【解決手段】コレクタとエミッタ間の距離をＬＣＥ、少数キャリアの拡散係数をＤとするとき、ライフタイムτの条件式を、  τ＞ＬＣＥ２／（５．２９×Ｄ）  とするとともに、コレクタ層の表面濃度を５×１０１７／ｃｍ３以下とした。【効果】インバータＩＣに必要なターンオフの高速性を損なうことなく、ｐコレクタから注入されたホールが全てのエミッタｎ＋層からの電流経路に沿ってｐチャネル層に到達できるようになり、ＩＧＢＴ内部で電流が均一に流れ、オン電圧を低減できる。【選択図】図２
2010010401.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
第１の半導体層内に設けられ、第１の半導体層より不純物濃度の高い複数の第２導電型の第２の半導体層と、
第２の半導体層内に設けられ、第２の半導体層より不純物濃度の高い複数の第１導電型の第３の半導体層と、
第１，２，３の半導体層表面に設けられた複数のＭＯＳ構造と、
第１の半導体層内に設けられ、第２の半導体層から離れて設けられた、第１の半導体層より不純物濃度の高い複数の第２導電型の第４の半導体層と、
第２，３の半導体層にオーミック接続するエミッタ電極と、
第４の半導体層にオーミック接続するコレクタ電極を有し、
エミッタ電極、コレクタ電極、ゲート電極が同一平面にある横型ＩＧＢＴにおいて、
コレクターエミッタ間距離をＬＣＥ、少数キャリアの拡散係数をＤとするとき、第１半導体層の少数キャリアのライフタイムτが、
τ＞ＬＣＥ２／（５．２９×Ｄ）
であるとともに、第４の半導体層の表面濃度が５×１０１７／ｃｍ３以下であることを特徴とする横型ＩＧＢＴ。
【請求項２】
請求項１において、第２の半導体層が第１の半導体層より高濃度な第１導電型の第５の半導体層で囲まれていることを特徴とする横型ＩＧＢＴ。
【請求項３】
第１導電型の第１の半導体層と、
第１の半導体層内に設けられ、第１の半導体層より不純物濃度の高い複数の第２導電型の第２の半導体層と、
第２の半導体層内に設けられ、第２の半導体層より不純物濃度の高い複数の第１導電型の第３の半導体層と、
第１，２，３の半導体層表面に設けられた複数のＭＯＳ構造と、
第１の半導体層内に設けられ、第２の半導体層から離れて設けられ第１の半導体層より不純物濃度の高い複数の第２導電型の第４の半導体層と、
第２，３の半導体層にオーミック接続するエミッタ電極と、
第４の半導体層にオーミック接続するコレクタ電極を有し、
エミッタ電極、コレクタ電極、ゲート電極が同一平面にある横型ＩＧＢＴにおいて、
耐圧が５００Ｖ以上で、第１半導体層の少数キャリアのライフタイムが０．３８μｓ以上であり、かつ第４の半導体層の表面濃度が、５×１０１７／ｃｍ３以下であることを特徴とする横型ＩＧＢＴ。
【請求項４】
請求項１において、第４の半導体層内に設けられ、第４の半導体層より不純物濃度の高い複数の第２導電型の第５の半導体層を備え、前記コレクタ電極は、第４の半導体層と第５の半導体層にオーミック接続していることを特徴とする横型ＩＧＢＴ。
【請求項５】
請求項４において、第４の半導体層の長さより短い第５の半導体層が長辺方向に沿って断続的に設けられていることを特徴とする横型ＩＧＢＴ。
【請求項６】
請求項１〜５のいずれかの横型ＩＧＢＴと、アノード電極とカソード電極が同一平面にある横型のダイオードを有し、これら横型ＩＧＢＴと横型ダイオードを、上下アームスイッチング素子及びそのフライホイール用ダイオードとして１相以上を１チップに集積したことを特徴とするモータ制御装置。
【請求項７】
請求項６において、前記ダイオードは、アノード層の表面濃度が５×１０１７／ｃｍ３以下であることを特徴とするモータ制御装置。
【請求項８】
請求項７において、前記ダイオードは、アノード電極がｐアノード層とｎ−層に接触していることを特徴とするモータ制御装置。
【請求項９】
請求項８において、前記ダイオードは、ｐアノード層が、ｐ層より濃度の高いｐ＋層からなり、ｐ層の長さより短いｐ＋層が、長辺方向に沿って断続的に設けられていることを特徴とするモータ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コレクタ、エミッタ、ゲートを同一平面に有する横型ＩＧＢＴ（Insulated Gate Bipolar Transistor）及びそれを用いたモータ制御装置に関する。
【背景技術】
【０００２】
家電品やＯＡ機器をはじめとする各種エレクトロニクス機器では、パワーコントロール部の小型、高機能化を低コストで実現することが重要である。これらの要求に対応するため、開発されたのがインテリジェントパワーＩＣである。インテリジェントパワーＩＣは出力段のパワー素子、その駆動回路及び過電流、過温度などの保護機能、さらにはマイコンとのインターフェイス機能を集積化したものである。これにより、従来のデイスクリート部品を組合わせた回路に比べて、小型化とともに部品点数の大幅な削減による低コスト化が図れる。
【０００３】
インテリジェントパワーＩＣの１種類であるワンチップインバータＩＣは、ワンチップ化することで、小型化、部品点数を低減することで、制御されるモータ内に内蔵することが可能になった。
【０００４】
ところで、交流ＡＣ１００Ｖを整流したＤＣ１４０Ｖ以上では、スイッチング素子に電流を流した時に発生する電圧（オン電圧）を下げ、導通損失を低減するためにＩＧＢＴを使うことが望ましい。また、複数のＩＧＢＴをワンチップに集積化する場合、各々の素子を酸化膜で囲むＳＯＩ（Silicon On Insulator）構造あるいは誘電体分離構造を採る必要がある。
【０００５】
一般的に個別素子として製品化されているＩＧＢＴは、ゲートとエミッタは同一平面に形成されているが、コレクタはその反対面（裏面）に形成されている縦型構造である。これに対して、ＩＣに集積化されるＩＧＢＴは、コレクタ、エミッタ、およびゲートを同一平面に有する横型構造が採られる。横型ＩＧＢＴの構造は、例えば、特許文献１〜３などに開示されている。
【０００６】
【特許文献１】特開平３−２２６２９１号公報
【特許文献２】特開平８−３２０５９号公報
【特許文献３】特開平９−１２１０４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
インバータ用のスイッチング素子としては、導通損失とともにスイッチング損失が低いことが要求される。スイッチング損失のうちターンオフ損失を低減させる手段として電子線によりライフタイム制御することが特許文献１に述べられている。
【０００８】
ところで、ＩＧＢＴのオン電圧低減のためには、エミッタのソース幅を増やす、すなわちゲートを複数設ける構造とすればよい。ところが、横型ＩＧＢＴでは電流が横方向に流れるため、従来の電子線照射をしたものでは中央部のゲートは外周部に比べてコレクタからの距離が遠く、ホールの到達率が小さい。このため、せっかく複数ゲートを設けても中央部は動作せず、オン電圧の改善が図れなかった。
【０００９】
本発明は、横型ＩＧＢＴの内部に流れる電流を均一化し、中央部のゲート領域にも左右のゲート領域と同等の電流が流れるようにすることで、オン電圧の改善を図ることを目的とする。
【課題を解決するための手段】
【００１０】
本発明はその一面において、第１導電型の第１の半導体層と、第１の半導体層内に設けられ、第１の半導体層より不純物濃度の高い複数の第２導電型の第２の半導体層と、第２の半導体層内に設けられ、第２の半導体層より不純物濃度の高い複数の第１導電型の第３の半導体層と、第１，２，３の半導体層表面に設けられた複数のＭＯＳ構造と、第１の半導体層内に設けられ、第１の半導体層から離れて設けられた、第１の半導体層より不純物濃度の高い複数の第２導電型の第４の半導体層と、第２，３の半導体層にオーミック接続するエミッタ電極と、第４の半導体層にオーミック接続するコレクタ電極を有し、エミッタ電極，コレクタ電極，およびゲート電極が同一平面にある横型ＩＧＢＴにおいて、コレクターエミッタ間距離をＬＣＥ、少数キャリアの拡散係数をＤとするとき、第１半導体層の少数キャリアのライフタイムτを、
τ＞ＬＣＥ２／５．２９×Ｄ
とするとともに、第４の半導体層の表面濃度を５×１０１７／ｃｍ３以下としたことを特徴とする。
【００１１】
本発明の１つの望ましい実施形態においては、耐圧が５００Ｖ以上で、第１半導体層の少数キャリアのライフタイムが０．３８μｓ以上であり、かつ第４の半導体層の表面濃度が、５×１０１７／ｃｍ３以下の横型ＩＧＢＴである。
【００１２】
本発明の望ましい適用例においては、上記横型ＩＧＢＴと、アノード電極とカソード電極が同一平面にある横型のダイオードを有し、これら横型ＩＧＢＴと横型ダイオードを、上下アームスイッチング素子及びそのフライホイール用ダイオードとして１相以上を１チップに集積してモータ制御装置を構成する。
【発明の効果】
【００１３】
本発明の望ましい実施態様によれば、インバータＩＣに必要なターンオフの高速性を損なうことなく、コレクタから注入された少数キャリアが全てのエミッタ層からの電流経路に沿ってチャネル層に到達できるようになり、ＩＧＢＴ内部で電流が均一に流れ、オン電圧を低減できる。
【００１４】
本発明のその他も目的と特徴は、以下に述べる実施形態の中で明らかにする。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明を適用して好適なインテリジェントパワーＩＣの１種類であるワンチップインバータＩＣの機能ブロック図である。
【００１６】
ワンチップインバータ１０１は、スイッチング素子１０２とフライホイール用のダイオード１０３を含むインバータ主回路とその制御回路を、ワンチップに集積化したＩＣである。制御回路には、上下アーム駆動回路１０４，１０５、下から上アームへ駆動信号を伝えるレベルシフト回路１０６、高圧側電源１０７、過電流・過熱等の保護回路１０８、マイコン１０９の指令信号により内部の駆動信号を生成する論理回路１１０などがある。このようにワンチップ化することで、小型化、部品点数を低減することで、モータ１１１内に内蔵することが可能になった。
【００１７】
ところで、交流電源１１２のＡＣ１００Ｖを整流回路１１３により整流したＤＣ１４０Ｖ以上では、スイッチング素子１０２に電流を流した時に発生する電圧（オン電圧）を下げ、導通損失を低減するためにＩＧＢＴを使うことが望ましい。また、前述したように、複数のＩＧＢＴをワンチップに集積化する場合、各々の素子を酸化膜で囲むＳＯＩ構造あるいは誘電体分離構造を採る必要がある。
【００１８】
ＩＣに集積化されるＩＧＢＴは、コレクタ、エミッタ、およびゲートを同一平面に有する横型構造が採られる。
【００１９】
図２は、本発明の第１の実施例による横型ＩＧＢＴの断面構造図である。支持体となる基板１上に酸化膜（ＳｉＯ２）２が設けられ、さらに、その上に、ｎ−層３が設けられている。ｎ−層３中には複数のｐチャネル層４ａ，４ｂが設けられている。ｐチャネル層４ａ，４ｂ内には複数のｎ＋エミッタ層５ａ，５ｂ，５ｃ，５ｄが設けられている。さらに、ｐチャネル層４ａ，４ｂ内にはｐ＋層６ａ，６ｂが設けられている。ｐ＋層６ａ，６ｂはｎ＋層下のｐチャネル層の抵抗を下げ、ラッチアップを防止する目的で設けられている。ｎ＋層４ａ，４ｂ，４ｃ，４ｄ及びｐ＋層６ａ，６ｂにはエミッタ電極１３がオーミック接続している。ｐチャネル層４ａ，４ｂとは離れてｎ層１１ａ，１１ｂが設けられている。ｎ層１１ａ，１１ｂ内部にはｐコレクタ層１２ａ，１２ｂが設けられている。ｎ層１１ａ，１１ｂはパンチスルーを防止し、耐圧を確保するため設けられている。ｐコレクタ層１２ａにはコレクタ電極１４ａが、ｐコレクタ層１２ｂにはコレクタ電極１４ｂがオーミック接続している。ｐチャネル層４ａ、ｎ＋層５ａ，ｎ−層３表面にはゲート酸化膜７ａが設けられ、さらにゲート酸化膜７ａ上にはゲート電極８ａが設けられ、図中左側のゲート部を形成している。ｐチャネル層４ｂ、ｎ＋層５ｄ，ｎ−層３表面にはゲート酸化膜７ｃが設けられ、さらにゲート酸化膜７ｃ上にはゲート電極８ｃが設けられ、図中右側のゲート部を形成している。また、ｐチャネル層４ａ、ｎ＋層５ｂ，ｎ−層３表面、ｐチャネル層４ｂ、ｎ＋層５ｃ上にはゲート酸化膜７ｂさらにその上にはゲート電極８ｂが形成され図中央部のゲートを形成している。ｐチャネル層４ａとｐコレクタ層１２ａの間にはゲート酸化膜より厚い酸化膜１０ａ、同様にｐチャネル層４ｂとｐコレクタ層１２ｂの間には酸化膜１０ｂが設けられている。ゲート電極８ａ，８ｂ，８ｃとエミッタ電極１３は絶縁膜９ａ，９ｂ，９ｃにより絶縁が採られている。
【００２０】
エミッタに対してコレクタに正の電圧を加え、さらにゲートにしきい値電圧以上の電圧を印加するとゲート酸化膜７ａ，７ｂ，７ｃ下のｐチャネル層４ａ，４ｂに反転層ができ、エミッタｎ＋層５ａ，５ｂ，５ｃ，５ｄから電子がｎ−層３に流れ出す。この電子によりｐコレクタ層１２ａ，１２ｂよりホールが注入される。このようにホールが注入され、高抵抗のｎ−層３の抵抗が下がり（伝導度変調）ＩＧＢＴのオン電圧は低下する。図２のように複数のゲートがある横型ＩＧＢＴでは、図２中ＬＣＥ（Ａ）とＬＣＥ（Ｂ）のようにエミッタ層とコレクタ層の距離がエミッタ層の場所で異なることが生じる。図２の場合、従来のライフタイム制御を使用した場合、ホールが実線Ａの経路では到達できるが、点線Ｂの経路では到達できず途中で電子との再結合により消滅してしまう。このため、中央部のゲート（酸化膜７ｂ下）では電流密度が低くオン電圧を低減することができなかった。
【００２１】
ところで、ｐコレクタ層から注入されたホールは、コレクタ層からの距離ｘに対して
ｐ（ｘ）＝ｐ（ｘ＝０）×ｅｘｐ（−ｘ／Ｌｐ）…………（１）
ここで、ホールのｎ−層３中の拡散長Ｌｐは、次の（２）式で表すことができる。
【００２２】
Ｌｐ＝√（Ｄｐ×τｐ）…………（２）
ここで、Ｄｐはホールの拡散係数、τｐはホールのｎ−層３中のライフタイムである。
【００２３】
ホールの拡散係数Ｄｐは、アインシュタインの関係式により、次の（３）式で表すことができる。
【００２４】
Ｄｐ＝ｋ×Ｔ／ｑ×μｐ…………（３）
ここで、ｋはボルツマン係数、Ｔは絶対温度、ｑは電気素量、μｐはホールの移動度である。
【００２５】
コレクタ、エミッタ間距離Ｌｃｅに対して伝導度変調が十分に起き、オン電圧が低減できるライフタイムを（１）〜（３）式より導き出す。
【００２６】
ホールは、初期ｐ（ｘ＝０）に対して１／１０以上到達しないと伝導度変調は十分に起きない。従って、（１）式よりＬｃｅ＜２．３×Ｌｐの関係を満たす必要がある。さらに、（２）式とにより、ホールのライフタイムτｐの条件式（４）式を導くことができる。
【００２７】
τｐ＞Ｌｃｅ２／（２．３２×Ｄｐ）…………（４）
ところで、ｎ型では、上記のように、少数キャリアはホールであるが、ｐ型では少数キャリアは電子である。したがって、一般化して、少数キャリアのライフタイムをτ、少数キャリアの拡散係数をＤで表せば、(４)式は、次の（５）式のように一般化できる。
【００２８】
τ＞Ｌｃｅ２／（５．２９×Ｄ）…………（５）
具体的な一例として、５００Ｖ耐圧品の場合について検討する。耐圧から、Ｌｃｅ＝５０μｍ以上が必要である。また、Ｔ＝３００ｋとして、μｐ＝４８０ｃｍ２／Ｖｓｅｃなので、（３）式より、Ｄｐ＝０．１２ｃｍである。したがって、τｐ＞０．３８μｓ以上であればよい。すなわち、耐圧が５００Ｖ以上で、第１半導体層の少数キャリアのライフタイムが０．３８μｓ以上であり、かつ第４の半導体層の表面濃度が、５×１０１７／ｃｍ３以下である横型ＩＧＢＴを意味する。
【００２９】
ところで、ライフタイム制御しないと、ＩＧＢＴはｎ−層中に残留するキャリアにより電流が流れ続ける。この電流はテール電流と呼ばれる。このテール電流はコレクタ電圧が電源電圧に到達しても流れ続けるため、ＩＧＢＴではテール電流とコレクタ電圧の積による損失がターンオフ損失の大きな割合を占める。このため、インバータ損失低減のためには、ライフタイム制御以外の方法でテールを低減する必要がある。テール電流を低減するためには、ｎ−層中に残留するキャリアを低減すればよい。この低減方法として、ｐコレクタ層の濃度を制御すればよいことを見出した。
【００３０】
図３は、横型ＩＧＢＴのｐコレクタ表面濃度とターンオフ時間の関係を示すグラフである。インバータ用としてはターンオフ時間を１．０μｓ以下とする必要があり、この場合ｐコレクタ表面濃度は５×１０１７／ｃｍ３とすることが必要である。
【００３１】
なお、電子線のようなライフタイム制御によるターンオフ損失の低減手段では、ライフタイムが高温になると長くなるため、ターンオフ損失が高温になると増加するという問題があった。本実施例のようにｐコレクタ層の濃度の制御によりターンオフ損失を低減する方法では、ｐコレクタからのホールの注入量が濃度差で決まるため、温度依存性が小さく高温でのターンオフの増加が小さいという特長がある。
【００３２】
以上の実施例を、図２の符号を添えて要約すると、次の通りとなる。
【００３３】
第１導電型（ｎ−）の第１の半導体層（３）と、
第１の半導体層（３）内に設けられ、第１の半導体層（３）より不純物濃度の高い複数の第２導電型（ｐ）の第２の半導体層（４ａ，４ｂ）と、
第２の半導体層（４ａ，４ｂ）内に設けられ、第２の半導体層（４ａ，４ｂ）より不純物濃度の高い複数の第１導電型（ｎ）の第３の半導体層（５ａ，５ｂ，５ｃ，５ｄ）と、
第１，２，３の半導体層表面に設けられた複数のＭＯＳ（Metal Oxide Semiconductor)構造と、
第１の半導体層（３）内に設けられ、第２の半導体層（４ａ，４ｂ）から離れて設けられた、第１の半導体層（３）より不純物濃度の高い複数の第２導電型（ｐ）の第４の半導体層（１２ａ，１２ｂ）と、
第２，３の半導体層（４ａ，４ｂ，５ａ〜５ｄ）にオーミック接続するエミッタ電極（１３）と、
第４の半導体層（１２ａ，１２ｂ）にオーミック接続するコレクタ電極（１４ａ，１４ｂ）を有し、
エミッタ電極（１３），コレクタ電極（１４ａ，１４ｂ），ゲート電極（８ａ〜８ｃ）が同一平面にある横型ＩＧＢＴにおいて、
コレクターエミッタ間距離をＬＣＥ、少数キャリアの拡散係数をＤとするとき、第１半導体層（３）の少数キャリアのライフタイムτが、
τ＞ＬＣＥ２／（５．２９×Ｄ）
であるとともに、第４の半導体層（１２ａ，１２ｂ）の表面濃度が５×１０１７／ｃｍ３以下であることを特徴とする横型ＩＧＢＴである。
【００３４】
図４は、本発明の第２の実施例による横型ＩＧＢＴの断面構造図である。第１の実施例に加えて、ｐチャネル層４ａ，４ｂに対してｎ層２０ａ，２０ｂを設けたものである。これによりｐチャネル層４ａ，４ｂ間のｎ−層３でピンチオフによりｎ−層抵抗が増加し、オン電圧が増加することを防止できるため第１の実施例よりさらにオン電圧を低減できる。
【００３５】
図５は、本発明の第３の実施例による横型ＩＧＢＴの断面構造図である。第１の実施例に加えて、ｐ＋層１５ａ，１５ｂを設けたものである。ｐ＋層１５ａ，１５ｂは、横型ＩＧＢＴの長辺方向（図５の奥行き方向）に対して、断続的に設けられている。また、コレクタ電極１４ａ，１４ｂはｐコレクタ層１２ａ，１２ｂともｐ＋層１５ａ，１５ｂとも接触している。ｐコレクタ層１２ａ，１２ｂは、表面濃度が５Ｅ１７／ｃｍ３以下と低いため、接触抵抗が大きくなる。このため、ｐ＋層１５ａ，１５ｂを設けて接触抵抗を小さくしている。ただし、コレクタ電極が全てｐ＋層１５ａ，１５ｂと接触すると、コレクタからのホールの注入が多くなり、ターンオフ損失が増加する。このため、ｐ＋層１５ａ，１５ｂは、長辺方向（図５の奥行き方向）に対して、断続的に設けるとともに、コレクタ電極１４ａ，１４ｂはｐ＋層１５ａ，１５ｂとｐコレクタ層１２ａ，１２ｂ両方に接触するようにしている。
【００３６】
ところで、電子線によるライフタイム制御では、モノリシック構造ではＩＧＢＴ以外の素子、例えばフライホイール用のダイオードにも照射されるため、ダイオードの高速化も合わせて行われていた。このため、本発明の横型ＩＧＢＴを用いてインバータＩＣを製造する場合、ダイオードの高速化手段が必要である。
【００３７】
図６は、本発明の横型ＩＧＢＴと集積化するダイオードの第１の実施例による断面および一部奥行き構造図である。支持体となる基板１上に酸化膜（ＳｉＯ２）２が設けられさらにその上にｎ−層３が設けられている。ｎ−層３中にはｐアノード層３０が設けられている。ｐアノード層３０とは離れてｎ＋カソード層３５ａ，３５ｂが設けられている。ｐアノード層３０ｎ−層３の表面にはゲート酸化膜３１ａ、その上には電極３２ａが設けられている。ｐアノード層３０にはアノード電極３７がオーミック接続している。カソードｎ＋層３５ａ，３５ｂにはカソード電極３６ａ，３６ｂが接続している。アノードｐ層３０とカソードｎ＋層３５ａ，３５ｂの間には厚い酸化膜３４ａ，３４ｂが設けられている。電極３２ａ、３２ｂ上には絶縁膜３３ａ，３３ｂが設けられている。なお、電極３２ａ，３２ｂはアノード電極３７と同電位にあり、フィールドプレートの役割を果たしている。
【００３８】
ダイオードのスイッチング損失はリカバリ時に流れるリカバリ電流による。このため、ダイオードの損失低減のためにはリカバリ損失を下げる必要がある。ライフタイム制御しない場合のアノードｐ層濃度とリカバリ電流の関係があることを見出した。
【００３９】
図７は、横型ＩＧＢＴのｐアノード層表面濃度対順方向電流で規格化したリカバリ電流のピーク値の関係を示すグラフである。ｐアノード層の表面濃度を下げることで、ライフタイム制御することなくリカバリ電流を低減できる。インバータＩＣではリカバリ電流は順方向電流に対して１／２以下とする必要があるので、ｐアノード層表面濃度は５Ｅ１７／ｃｍ３以下とする必要がある。
【００４０】
図８は、本発明の横型ＩＧＢＴと集積化するダイオードの第２の実施例の断面構造図である。ｐアノード層は複数のｐ層４０ａ，４０ｂ，４０ｃに分割されている。さらにアノード電極はｐ層４０ａ，４０ｂ，４０ｃとともにｎ−層３にも接触している。アノード電極とｎ−層３の接触部はショットキ接触している。ところで、リカバリ電流のピーク値はｐアノード近傍に蓄積したキャリアによって決まる。ｐ層を分割してショットキ接合との複合構造とすることで、ｐアノード近傍に蓄積するキャリアを減少させ、第１実施例のダイオードよりリカバリ電流を減少させることができる。
【００４１】
図９は、本発明の横型ＩＧＢＴと集積化するダイオードの第３の実施例の断面および一部奥行き構造図である。アノードの拡散層の奥行き方向を示すため、アノード電極３７は除いてある。第２の実施例に加えて、ｐ層４０ａ，４０ｂ，４０ｃ中にｐ＋層４１ａ，４１ｂ，４１ｃを設けている。ｐ＋層４１ａ，４１ｂ，４１ｃはダイオードの長辺方向（図９奥行き方向）に対して、断続的に設けられている。これにより、ｐ層４０ａ，４０ｂ，４０ｃとアノード電極３７の接触抵抗を低減している。また、ｐ＋層４１ａ，４１ｂ，４１ｃが全面でアノード電極３７と接触するとホールの注入が多くなり、リカバリ電流が増加するため、ｐ＋層４１ａ，４１ｂ，４１ｃはダイオードの長辺方向（図９奥行き方向）に対して、断続的に設けられている。
【００４２】
以上の本発明の望ましい実施例によれば、横型ＩＧＢＴにおいて、コレクタとエミッタ間の距離をＬＣＥ、少数キャリアの拡散係数をＤとするとき、ライフタイムτの条件式を、
τ＞ＬＣＥ２／（５．２９×Ｄ）
とするとともに、コレクタ層の表面濃度を５×１０１７／ｃｍ３以下とした。これにより、インバータＩＣに必要なターンオフの高速性を損なうことなく、コレクタから注入された少数キャリアが全てのエミッタ層からの電流経路に沿ってチャネル層に到達できるようになり、ＩＧＢＴ内部で電流が均一に流れ、オン電圧を低減できる。
【図面の簡単な説明】
【００４３】
【図１】本発明による横型ＩＧＢＴを適用して好適なワンチップインバータＩＣの機能ブロック図。
【図２】本発明の第１の実施例による横型ＩＧＢＴの断面構造図。
【図３】横型ＩＧＢＴのｐコレクタ表面濃度とターンオフ時間の関係を示すグラフ。
【図４】本発明の第２の実施例による横型ＩＧＢＴの断面構造図。
【図５】本発明の第３の実施例による横型ＩＧＢＴの断面および一部奥行き構造図。
【図６】本発明の横型ＩＧＢＴと集積化するダイオードの第１の実施例断面構造図。
【図７】横型ＩＧＢＴのｐアノード層表面濃度対順方向電流で規格化したリカバリ電流のピーク値の関係を示すグラフ。
【図８】本発明の横型ＩＧＢＴと集積化するダイオードの第２の実施例断面構造図。
【図９】本発明の横型ＩＧＢＴと集積化するダイオードの第３の実施例の断面および一部奥行き構造図。
【符号の説明】
【００４４】
１：支持体基板、２：酸化膜、３：ｎ−層、４：ｐチャネル層、５：ｎ＋層、６：ｐ＋層、７：ゲート酸化膜、８：ゲート電極、９：絶縁膜、１０：厚い酸化膜、１１：ｎ層、１２：ｐコレクタ層、１３：エミッタ電極、１４：コレクタ電極、２０：ｎ層、３０：ｐアノード層、３１：ゲート酸化膜、３２：電極、３３：絶縁膜、３４：厚い酸化膜、３５：ｎ＋カソード層、３６：カソード電極、３７：アノード電極、４０：ｐアノード層、４１…ｐ＋層。
【図１】
2010010401.tif 000003
【図２】
2010010401.tif 000004
【図３】
2010010401.tif 000005
【図４】
2010010401.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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