(57)【要約】【課題】ＣＭＯＳ回路におけるラッチアップの発生を防止すること。【解決手段】ＣＭＯＳ回路１０では、Ｎチャネルトランジスタ１１とＰチャネルトランジスタ１２とがそれぞれ別の基板１Ａ、１Ｂ上に形成され、両基板１Ａ、１Ｂ上のトランジスタ１１、１２が互いに向き合わせて接続されている。ＣＭＯＳ回路１０によれば、Ｎチャネルトランジスタ１１とＰチャネルトランジスタ１２の間に寄生トランジスタによる電流パスが形成されないため、ラッチアップの発生を完全に防止できる。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＮチャネルトランジスタとＰチャネルトランジスタとがそれぞれ別の基板上に形成され、両基板上のトランジスタが互いに向き合わせて接続されていることを特徴とするＣＭＯＳ回路。
【請求項２】
請求項１に記載のＣＭＯＳ回路が複数接続されたＣＭＯＳ回路であって、
Ｎチャネルトランジスタが形成されている領域同士、Ｐチャネルトランジスタが形成されている領域同士が、それぞれ基板面に沿った方向に隣り合うように並べて配置されたことを特徴とするＣＭＯＳ回路。
【請求項３】
請求項２に記載のＣＭＯＳ回路であって、
前記領域の周囲が絶縁材で覆われていることを特徴とするＣＭＯＳ回路。
【請求項４】
請求項１に記載のＣＭＯＳ回路が複数接続されたＣＭＯＳ回路であって、
Ｎチャネルトランジスタが形成されている領域同士、Ｐチャネルトランジスタが形成されている領域同士が、それぞれ基板の厚さ方向に分離して配置されたことを特徴とするＣＭＯＳ回路。
【請求項５】
ＮチャネルトランジスタとＰチャネルトランジスタとをそれぞれ別の基板上に形成し、両基板上のトランジスタを互いに向き合わせて接合することを特徴とするＣＭＯＳ回路の製造方法。
【請求項６】
請求項１に記載のＣＭＯＳ回路が複数接続されたＣＭＯＳ回路の製造方法であって、
Ｎチャネルトランジスタが形成されている領域同士、Ｐチャネルトランジスタが形成されている領域同士を、それぞれ基板面に沿った方向に隣り合うように並べて配置することを特徴とするＣＭＯＳ回路の製造方法。
【請求項７】
請求項６に記載のＣＭＯＳ回路の製造方法であって、
前記領域の周囲を絶縁材で覆うことを特徴とするＣＭＯＳ回路の製造方法。
【請求項８】
請求項１に記載のＣＭＯＳ回路が複数接続されたＣＭＯＳ回路の製造方法であって、
Ｎチャネルトランジスタが形成されている領域同士、Ｐチャネルトランジスタが形成されている領域同士を、それぞれ基板の厚さ方向に分離して配置することを特徴とするＣＭＯＳ回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ回路とその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ回路は、ＰチャネルルトランジスタとＮチャネルトランジスタとで構成される。従来のＣＭＯＳ回路は、ＰチャネルルトランジスタとＮチャネルトランジスタとが同一基板上に混載されているため、ラッチアップ現象が生じる可能性がある。すなわち、ウェルや基板のｐｎ接合部により形成される寄生トランジスタが、電源や入出力端子からの雑音によりオン状態となり、電源と接地の間に大電流が流れる現象を引き起こす可能性がある。この点に関して、ＣＭＯＳ回路を用いたインバータを例に、具体的に説明する。
【０００３】
図１６はインバータ回路の回路図である。図１７は従来のＣＭＯＳ構造のインバータ回路の概念図である。図１７に示すように、従来のＣＭＯＳ構造では、同一の基板３０上にＮチャネルトランジスタ３１とＰチャネルトランジスタ３２が形成されている。図１８は、図１７のインバータ回路のＰＮ接合部に寄生トランジスタが形成されることを示す概念図である。図１８では、ＰＮ接合部によって形成される寄生トランジスタがＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４によって示され、Ｐウェル（ＰＷ）３０Ｐ及びＮウェル（ＮＷ）３０Ｎの抵抗がＲｎｗ、Ｒｐｗによって示されている。なお、Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４は全てバイポーラトランジスタである。
【０００４】
このインバータ回路におけるラッチアップ現象のメカニズムについて説明する。出力端子（Ｂ）から外部雑音が入った場合を想定すると((１)）、Ｔｒ１のベースとエミッタ間は順バイアスされ、電流伝播経路（Ｔｒ１→Ｔｒ３）からＲｎｗを通り（(２)）、ＶＤＤに電流が流れる。次に、電流伝播経路（Ｔｒ１→Ｔｒ４→Ｔｒ２）からＲｐｗを通り（(３)）、ＶＳＳに電流が流れる。Ｒｐｗの両端に電位差が生じ、Ｔｒ２のベース・エミッタ間の電圧がある一定の電圧以上になると、Ｔｒ２がＯＮ状態になる。Ｔｒ２のコレクタ電流は、Ｔｒ３のベース電位を下げることになり、Ｔｒ３がＯＮ状態になる。それによって、電流伝播経路（Ｔｒ３→Ｔｒ４→Ｔｒ２）からＲｐｗを通り（(４)）、ＶＤＤとＶＳＳの間に電流パスが形成される。これがラッチアップ現象のメカニズムである。
【０００５】
ラッチアップを防止するための技術として、Ｐウェル（ＰＷ）３０Ｐ及びＮウェル（ＮＷ）３０Ｎのコンタクトや基板３０のコンタクトを頻繁にとることにより、電位のふらつきを防止する方法がある。しかし、実際のＣＭＯＳ回路においては、集積度の高いレイアウトが要求されるため、コンタクト領域を十分に確保できないという問題がある。
【０００６】
ＳＯＩ構造のＣＭＯＳ回路においては、寄生トランジスタが形成する電流パスを遮断することにより、ラッチアップ現象を防止できる。しかし現実には、ＳＯＩは薄膜で形成されており、大電流を流す回路では耐えられない（例えば、非特許文献１参照）。大電流に対応したＣＭＯＳアナログスイッチも製品化されているが（例えば、非特許文献２参照）、この種の従来の製品はトランジスタ単体で構成されたものである。将来的に回路が複雑になり複数のトランジスタで構成されるようになった場合、寄生トランジスタが形成する電流パスを遮断することは難しくなる。
【０００７】
また、基板制御技術の適用に関して言えば、従来のＣＭＯＳ回路のレイアウト構成ではＮチャネルトランジスタとＰチャネルトランジスタとが同一基板上に混在して形成され、これらのトランジスタを形成するためのＰウェル（ＰＷ）とＮウェル（ＮＷ）が同一チップ上に多数分離して配置されているため、多数のウェルに電力供給を行う必要がある。また、基板制御対象トランジスタに対して制御用の配線接続をしなければならない。このため、各トランジスタに電力を供給する電源設計と同様の設計方法が基板制御用の回路にも採用されていた。このような設計方法は、設計工数や配線領域の観点から、あまり効率的とは言い難い。基板制御技術の動向を踏まえると、将来の高性能低電力ＬＳＩは電源制御ブロック毎にスピードと電力の要求や回路的特徴に応じて最適な電源電圧と閾値電圧（Ｖｔｈ）の供給が要求される。（例えば、非特許文献３参照）
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−９２３７５号公報
【非特許文献】
【０００９】
【非特許文献１】相崎尚昭著，「薄膜ＳＯＩ技術」，財団法人  武田計測先端知財団，［平成２０年１２月１日検索］、インターネット＜ＵＲＬ：http://unit.aist.go.jp/ripo/ci/symposium/management/aizaki.pdf＞
【非特許文献２】「大電流、２５Ω、ＳＰＤＴ、ＣＭＯＳアナログスイッチ」，マキシム・ジャパン株式会社，［平成２０年１２月１日検索］、インターネット＜ＵＲＬ：http://datasheets.maxim-ic.com/jp/ds/MAX4659-MAX4660_jp.pdf＞
【非特許文献３】黒田忠広著，「ＶＴＣＭＯＳ」，株式会社  東芝（システムＬＳＩ技術研究所）［平成２０年１２月１日検索］、インターネット＜ＵＲＬ：http://www.realize-se.co.jp/items/bt/128-129/2/index.html＞
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したように、従来のＣＭＯＳ回路では、ウェルや基板のｐｎ接合部により形成される寄生トランジスタによる電流パスを完全に遮断することができなかったため、ラッチアップの発生を有効に防止することができなかった。
【００１１】
本発明の目的は、寄生トランジスタによるＮチャネルトランジスタとＰチャネルトランジスタ間の電流パスの形成を完全に防止してラッチアップの発生を防止することができる新規な構成のＣＭＯＳ回路とその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明は、ＮチャネルトランジスタとＰチャネルトランジスタがそれぞれ別の基板上に形成され、両基板上のトランジスタが互いに向き合わせて接続されたＣＭＯＳ回路を提供する。
【００１３】
また、本発明は、上記ＣＭＯＳ回路が複数接続されたＣＭＯＳ回路であって、Ｎチャネルトランジスタが形成されている領域同士、Ｐチャネルトランジスタが形成されている領域同士が、それぞれ基板面に沿った方向に隣り合うように並べて配置されたＣＭＯＳ回路を提供する。
【００１４】
上記ＣＭＯＳ回路では、前記領域の周囲が絶縁材で覆われている。
【００１５】
また、本発明は、上記ＣＭＯＳ回路が複数接続されたＣＭＯＳ回路であって、Ｎチャネルトランジスタが形成されている領域同士、Ｐチャネルトランジスタが形成されている領域同士が、それぞれ基板の厚さ方向に分離して配置されたＣＭＯＳ回路を提供する。
【００１６】
また、本発明は、ＮチャネルトランジスタとＰチャネルトランジスタとをそれぞれ別の基板上に形成し、両基板上のトランジスタを互いに向き合わせて接合するＣＭＯＳ回路の製造方法を提供する。
【００１７】
また、本発明は、上記ＣＭＯＳ回路が複数接続されたＣＭＯＳ回路の製造方法であって、Ｎチャネルトランジスタが形成されている領域同士、Ｐチャネルトランジスタが形成されている領域同士を、それぞれ基板面に沿った方向に隣り合うように並べて配置するＣＭＯＳ回路の製造方法を提供する。
【００１８】
上記ＣＭＯＳ回路の製造方法では、前記領域の周囲を絶縁材で覆う。
【００１９】
また、本発明は、上記ＣＭＯＳ回路が複数接続されたＣＭＯＳ回路の製造方法であって、Ｎチャネルトランジスタが形成されている領域同士、Ｐチャネルトランジスタが形成されている領域同士を、それぞれ基板の厚さ方向に分離して配置するＣＭＯＳ回路の製造方法を提供する。
【発明の効果】
【００２０】
本発明に係るＣＭＯＳ回路によれば、ＮチャネルトランジスタとＰチャネルトランジスタの間に寄生トランジスタによる電流パスが形成されないため、ラッチアップの発生を完全に防止できる。また、本発明に係るＣＭＯＳ回路の製造方法によれば、ラッチアップが発生しないＣＭＯＳ回路を製造できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態を示す概念図
【図２】図１のＣＭＯＳ回路における寄生トランジスタの構成を示す概念図
【図３】本発明の第１の実施形態におけるＣＭＯＳ回路のＮチャネルトランジスタ領域の断面図（ａ）及びＰチャネルトランジスタ領域の断面図（ｂ）
【図４】Ｎチャネルトランジスタ領域及びＰチャネルトランジスタ領域を互いに接合する直前の状態を示す断面図
【図５】Ｎチャネルトランジスタ領域及びＰチャネルトランジスタ領域を互いに接合した状態を示す断面図
【図６】Ｎチャネルトランジスタ領域の斜視図（ａ）及びＰチャネルトランジスタ領域の斜視図（ｂ）
【図７】Ｎチャネルトランジスタ領域及びＰチャネルトランジスタ領域を互いに接合する直前の状態を示す斜視図
【図８】Ｎチャネルトランジスタ領域及びＰチャネルトランジスタ領域を互いに接合した状態を示す斜視図
【図９】各トランジスタ領域の配置を概念的に示した斜視図
【図１０】Ｐチャネルトランジスタ領域のウェルレイアウトを示す平面図（ａ）及びＮチャネルトランジスタ領域のウェルレイアウトを示す平面図（ｂ）
【図１１】ＮＡＮＤ回路の回路図
【図１２】本発明の第１の実施形態におけるＮＡＮＤ回路の構造を示す斜視図
【図１３】本発明の第２の実施形態におけるＣＭＯＳ回路のＮチャネルトランジスタ領域の断面図（ａ）及びＰチャネルトランジスタ領域の断面図（ｂ）
【図１４】本発明の第２の実施形態におけるＣＭＯＳ回路の各トランジスタ領域の配置を概念的に示した斜視図
【図１５】本発明の第３の実施形態におけるＣＭＯＳ回路の各トランジスタ領域の配置を概念的に示した斜視図
【図１６】インバータ回路の回路図
【図１７】従来のＣＭＯＳ構造のインバータ回路の概念図
【図１８】図１７のインバータ回路のＰＮ接合部に形成される寄生トランジスタを示す概念図
【図１９】従来のスタンダードセルのウェル構造を示す断面図
【図２０】従来のスタンダードセル方式によるウェルレイアウトを示す平面図
【発明を実施するための形態】
【００２２】
以下、本発明を実施するための形態を、図面を参照しつつ説明する。以下の実施形態では、本発明のＣＭＯＳ回路をインバータ回路に適用した例について説明する。
【００２３】
（第１の実施形態）
図１は本発明の第１の実施形態を示す概念図である。図２は図１のＣＭＯＳ回路における寄生トランジスタの構成を示す概念図である。このＣＭＯＳ回路１０においては、Ｎチャネルトランジスタ１１とＰチャネルトランジスタ１２とが、それぞれ別の基板（Ｎ基板）１Ａ、１Ｂ上に形成されることにより、互いに分離されている。ＰＮ接合部によって形成されるトランジスタは、Ｔｒ５（図１８のＴｒ２に相当）及びＴｒ６（図１８のＴｒ４に相当）となる。図１８のＴｒ１及びＴｒ３に相当するトランジスタは、このＣＭＯＳ回路１０においては、Ｐウェル（ＰＷ）２とＮウェル（ＮＷ）３によるＰＮ接合部が互いに分離されているため形成されない。したがって、このＣＭＯＳ回路１０は、出力端子（Ｂ）から外部雑音が入った場合でも（丸囲み符号１）、ＶＤＤとＶＳＳの間に電流パスが形成されないため、ラッチアップを起こさない。
【００２４】
図３〜図５は、本発明の第１の実施形態におけるＣＭＯＳ回路の一連の製造工程を示す断面図である。この実施形態のＣＭＯＳ回路１０は、Ｎチャネルトランジスタ１１とＰチャネルトランジスタ１２とを各々別体として製造した後（図３）、両者を互いに重ね合わせて接合することにより製造される（図４、図５）。
【００２５】
図３（ａ）及び図３（ｂ）は、それぞれ別体として製造されたＮチャネルトランジスタ１１及びＰチャネルトランジスタ１２を示している。Ｎチャネルトランジスタ１１のゲートＧ１、ソースＳ１、ドレインＤ１には、第一層配線６Ａが接続されている。第一層配線６Ａに形成された空間には絶縁材５Ａが注入されている。Ｐチャネルトランジスタ１２のゲートＧ２、ソースＳ２、ドレインＤ２には、第一層配線６Ｂが接続されている。第一層配線６Ｂに形成された空間には絶縁材５Ｂが注入されている。また、第一層配線６Ｂの上には第二層配線７が形成され、ゲートＧ２とドレインＤ２が第二層配線７の表面まで延在している。そして、第二層配線７の上に半田ペースト層８が設けられている。
【００２６】
図４はＮチャネルトランジスタ１１及びＰチャネルトランジスタ１２を互いに接合する直前の状態を示し、図５は両トランジスタを互いに接合した状態を示している。図４に示すように、Ｎチャネルトランジスタ１１とＰチャネルトランジスタ１２の電極が形成されている面同士を互いに向き合わせた状態で、図５に示すように、両トランジスタ１１、１２を互いに重ね合わせて接合することによりＣＭＯＳ回路１０が製造される。両トランジスタ１１、１２の配線同士は、Ｐチャネルトランジスタ１２の第二配線７上に形成された半田ペースト層８で接着されることにより互いに接続される。
【００２７】
図６〜図８は、本発明の第１の実施形態におけるＣＭＯＳ回路の一連の製造工程を示す斜視図である。これらの図は、回路の立体構造を概念的に示したものである。図６（ａ）、（ｂ）は図３（ａ）、（ｂ）に対応し、図７は図４に対応し、図８は図５に対応している。なお、図６〜図８においては、両トランジスタ１１、１２同士の配線接続状態を分かりやすくするために、第一層配線６と第二層配線７の周囲の空間を埋める絶縁材は省略されている。
【００２８】
図５、図８のように両トランジスタ１１、１２を対応する電極同士を正確に位置合わせして重ね合わせることができるように、各トランジスタ１１、１２の四隅には、図９に示すように十字マークＰ１〜Ｐ４、Ｎ１〜Ｎ４が付されている。両トランジスタ１１、１２の対応する十字マーク同士、この例では、Ｐ１とＮ１、Ｐ２とＮ２、Ｐ３とＮ３、Ｐ４とＮ４をそれぞれ位置合わせして重ね合わせることによって、両トランジスタ１１、１２に形成されている配線同士が互いに正確に接続される。
【００２９】
以上の製造工程により、Ｎチャネルトランジスタ１１の基板１ＡとＰチャネルトランジスタ１２の基板１Ｂが互いに分離された構造のＣＭＯＳ回路１０が製造される。
【００３０】
次に、上記の構造のＣＭＯＳ回路のウェルレイアウトについて説明する。ＣＭＯＳ回路のレイアウトは、スタンダードセルを使用する手法が主流であるため、本実施形態では、スタンダードセル方式のウェルレイアウトを前提に説明する。
【００３１】
図１９は従来のスタンダードセル方式におけるウェル構造を示す断面図である。Ｐウェル（ＰＷ）３０ＰとＮウェル（ＮＷ）３０Ｎは上下に重なり合っている。このスタンダードセルを複数並べて配置すると、ＰチャネルトランジスタとＮチャネルトランジスタとが混載されることにより、図２０に示すように、Ｐウェル（ＰＷ）３０Ｐ及びＮウェル（ＮＷ）３０Ｎも混載された構造になる。その結果、共通の基板制御用の電力が供給されるウェルであっても電力配線が分離されるため、電源配線が複雑化する。図２０の例では、ＶＳＳ用の配線９ＳとＶＤＤ用の配線９Ｄがそれぞれ複数に分離されて交互に配置されている。電源配線の複雑化により、信号配線の設計も複雑化することになる。
【００３２】
これに対し、この実施形態のＣＭＯＳ回路構造を適用することにより、図１０（ａ）、図１０（ｂ）のようなウェルレイアウトとし、同一基板上にＰウェル（ＰＷ）２とＮウェル（ＮＷ）３とが混載されていないレイアウト構造とすることができる。その結果、基板制御用の配線設計を簡素化でき、それに伴い設計工数の削減が可能となり、他の配線領域を信号配線領域として有効活用できるようになるため開発効率が向上する。
【００３３】
本実施形態のＣＭＯＳ回路１によれば、ラッチアップを防止することができるという効果に加えて、基板制御用の配線設計を簡素化できるという効果が得られる。ラッチアップを防止できるという効果に関しては、大電流に対応したＣＭＯＳアナログスイッチが製品化されていることから、薄膜を使用するＳＯＩでは解決できない製品等に特に効果的であるといえる。
【００３４】
なお、本発明のＣＭＯＳ回路のその他の適用例として、図１１に示すＮＡＮＤ回路を挙げることができる。図１２はインバータ回路と同様の製造プロセスにより製造したＮＡＮＤ回路の立体構造を示している。
【００３５】
（第２の実施形態）
図１３は本発明の第２の実施形態におけるＣＭＯＳ回路の内部構造を概念的に示した断面図である。図１３（ａ）はＮチャネルトランジスタの断面構造を、図１３（ｂ）はＰチャネルトランジスタの断面構造をそれぞれ示している。図１４は本発明の第２の実施形態におけるＣＭＯＳ回路の各トランジスタ領域の配置を概念的に示した斜視図である。この実施形態のＣＭＯＳ回路２０は、図１４に示すように、複数（この例では２つ）のＣＭＯＳ回路２１、２２を、伝導型が同一のトランジスタ領域同士を横方向すなわち基板面に沿った方向に隣り合うように並べて配置してなる。伝導型が同一であっても、基板制御によって制御する電圧値の異なるトランジスタ領域間は電気的導通を防止する必要があるため、図１３（ａ）、（ｂ）に示すように、各ＣＭＯＳ回路２１、２２を構成する各トランジスタ１１、１２の周囲はそれぞれ絶縁材５で覆われている。
【００３６】
図１４に例示するＣＭＯＳ回路２０は、Ｎチャネルトランジスタ領域２１ＮとＰチャネルトランジスタ領域２１Ｐとで構成された第１のＣＭＯＳ回路２１と、Ｎチャネルトランジスタ領域２２ＮとＰチャネルトランジスタ領域２２Ｐとで構成された第２のＣＭＯＳ回路２２とからなり、各ＣＭＯＳ回路２１、２２単位で基板制御を行うものである。各トランジスタ領域２１Ｎ、２１Ｐ、２２Ｎ、２２Ｐの四隅には、十字マークＰ１〜Ｐ４、Ｎ１〜Ｎ４が付されている。Ｎチャネルトランジスタ領域２１Ｎ、２２ＮとＰチャネルトランジスタ領域２１Ｐ、２２Ｐの対応する十字マーク同士、この例では、Ｐ１とＮ１、Ｐ２とＮ２、Ｐ３とＮ３、Ｐ４とＮ４をそれぞれ位置合わせして重ね合わせることによって、Ｎチャネルトランジスタ領域２１Ｎ、２２Ｎに形成されている配線とＰチャネルトランジスタ領域２１Ｐ、２２Ｐに形成されている配線同士が正確に互いに接続される。
【００３７】
本実施形態の構成によれば、各ＣＭＯＳ回路２１、２２におけるラッチアップの発生を防止するとともに、各ＣＭＯＳ回路２１、２２ごとに基板制御電圧を調整することができる。
【００３８】
（第３の実施形態）
図１５は本発明の第３の実施形態におけるＣＭＯＳ回路の各トランジスタ領域の配置を概念的に示した斜視図である。この実施形態のＣＭＯＳ回路３０は、Ｎチャネルトランジスタ領域３１Ｎ、３２Ｎ同士、Ｐチャネルトランジスタ領域３１Ｐ、３２Ｐ同士を、それぞれ基板の厚さ方向に分離して配置してなる。そして、Ｎチャネルトランジスタ領域３１ＮとＰチャネルトランジスタ領域３１Ｐとで構成された第１のＣＭＯＳ回路３１と、Ｎチャネルトランジスタ領域３２ＮとＰチャネルトランジスタ領域３２Ｐとで構成された第２のＣＭＯＳ回路３２とを、各ＣＭＯＳ回路３１、３２単位で基板制御を行うものである。各トランジスタ領域３１Ｎ、３１Ｐ、３２Ｎ、３２Ｐの四隅には、十字マークＰ１〜Ｐ４、Ｎ１〜Ｎ４が付されており、対応する十字マーク同士をそれぞれ位置合わせして重ね合わせることによって、上下に隣接するトランジスタ領域同士が正確に位置合わせされて接合される。第１のＣＭＯＳ回路３１を構成するＮチャネルトランジスタ領域３１ＮとＰチャネルトランジスタ領域３１Ｐは、対応する十字マーク同士をそれぞれ位置合わせして接合することにより、各領域３１Ｎ、３１Ｐに形成されている配線同士が正確に互いに接続される。一方、第２のＣＭＯＳ回路３２を構成するＮチャネルトランジスタ領域３２ＮとＰチャネルトランジスタ領域３２Ｐの間には、第１のＣＭＯＳ回路３１が存在するため、従来技術である特開２００３−９２３７５号公報を用いて、第１のＣＭＯＳ回路３１の基板にスルーホールなどを形成することにより、両トランジスタ領域３２Ｎ、３２Ｐ間の配線接続がなされる。
【００３９】
本実施形態の構成によれば、各ＣＭＯＳ回路３１、３２におけるラッチアップの発生を防止するとともに、各ＣＭＯＳ回路３１、３２ごとに基板制御電圧を調整することができる。
【産業上の利用可能性】
【００４０】
本発明は、ラッチアップの発生がないＣＭＯＳ回路等として有用である。
【符号の説明】
【００４１】
１Ａ  基板
１Ｂ  基板
２  Ｐウェル（ＰＷ）
３  Ｎウェル（ＮＷ）
５Ａ，５Ｂ  絶縁材
６Ａ，６Ｂ  第一層配線
７  第二層配線
８  半田ペースト層
１０  ＣＭＯＳ回路
１１  Ｎチャネルトランジスタ
１２  Ｐチャネルトランジスタ
２０  ＣＭＯＳ回路
２１  第１のＣＭＯＳ回路
２１Ｎ  Ｎチャネルトランジスタ領域
２１Ｐ  Ｐチャネルトランジスタ領域
２２  第２のＣＭＯＳ回路
３０  ＣＭＯＳ回路
３１  第１のＣＭＯＳ回路
３１Ｎ  Ｎチャネルトランジスタ領域
３１Ｐ  Ｐチャネルトランジスタ領域
３２  第２のＣＭＯＳ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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