(57)【要約】【課題】モータにおける高い動作効率を得る。【解決手段】ＮＭＯＳトランジスタＱ２は、モータ１０を接地に対して時間的に断続して接続する。検知回路３０ａは、ＮＭＯＳトランジスタＱ２がモータ１０を接地に対して接続してから所定時間経過後において、ＮＭＯＳトランジスタＱ２のモータ１０への接続点の電位Ｖａを検知する。制御回路２０は、モータ１０が短絡状態にあると判断される範囲に接続点の電位Ｖａがある場合に、モータ１０への電源供給を遮断するようにＮＭＯＳトランジスタＱ２を制御する。【選択図】図１
2010028961.tif 000002
【特許請求の範囲】
【請求項１】
誘導性の負荷を電源に対して時間的に断続して接続するスイッチ素子と、
前記スイッチ素子が前記負荷を電源に対して接続してから所定時間経過後において、前記スイッチ素子の前記負荷への接続点の電位を検知する検知回路と、
前記検知した接続点の電位に応じて前記負荷への電源供給を遮断するように前記スイッチ素子を制御する制御回路と、
を備えることを特徴とする負荷短絡保護回路。
【請求項２】
前記制御回路は、前記負荷が短絡状態にあると判断される範囲に前記接続点の電位がある場合に、前記負荷への電源供給を遮断するように前記スイッチ素子を制御することを特徴とする請求項１記載の負荷短絡保護回路。
【請求項３】
前記検知回路は、前記接続点の電位と所定の電位とを比較する比較回路を備え、前記比較回路の比較結果によって前記接続点の電位を検知することを特徴とする請求項１記載の負荷短絡保護回路。
【請求項４】
容量素子を含む充放電回路をさらに備え、
前記スイッチ素子が前記負荷を電源に対して接続してから前記容量素子に対する充放電を開始した後、前記比較回路は、前記容量素子における充放電端の電位を前記所定の電位として比較対象とすることを特徴とする請求項３記載の負荷短絡保護回路。
【請求項５】
前記充放電回路は、定電流源回路を備え、前記定電流源回路からの電流によって前記容量素子に対し充放電を行うことを特徴とする請求項４記載の負荷短絡保護回路。
【請求項６】
前記充放電回路は、抵抗素子を備え、電源から前記抵抗素子を介した電流によって前記容量素子に対し充放電を行うことを特徴とする請求項４記載の負荷短絡保護回路。
【請求項７】
前記負荷はモータであって、請求項１乃至６のいずれか一に記載の負荷短絡保護回路を備えるモータ駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷短絡保護回路に係り、特に誘導性負荷が短絡した場合にスイッチ素子を保護するための回路に係る。
【背景技術】
【０００２】
自動車電装分野で代表されるモータやソレノイドなどの誘導性負荷は、回路基板とコネクタ間を配線して接続されている。このような負荷において何かの原因で負荷が短絡して大電流が発生すると、負荷を制御しているＦＥＴなどのスイッチ素子に過大電流が流れて製品仕様を超えるストレスの印加が有った場合に、スイッチ素子が破壊する可能性がある。
【０００３】
そこで、負荷短絡時において大電流が流れないようにスイッチ素子をオフにする保護回路が設けられる。例えば、特許文献１には、モータの過電流が検出されるとモータの駆動を禁止する機能を備えたモータ速度・位置推定装置が開示されている。このモータ速度・位置推定装置は、パルス幅変調方式（ＰＷＭ方式）によって駆動されＨブリッジ型に接続される４つのスイッチング素子と、Ｈブリッジ型の中央部に接続されるモータと、Ｈブリッジ型のスイッチング素子に直列接続されるシャント抵抗とを備える。シャント抵抗の両端の電圧からモータ電流を検出し、モータ電流が過電流である場合にモータの駆動を禁止するようにしている。
【０００４】
【特許文献１】特開平７−８７７７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以下の分析は本発明において与えられる。
【０００６】
特許文献１の装置では、負荷であるモータに対して直列に電流検出用抵抗（シャント抵抗）を挿入し、電流検出用抵抗の電圧降下を元に過電流を検出している。このような構成において、負荷に直列に電流検出用抵抗を接続することは、負荷の動作効率の悪化となる。例えば、モータの内部抵抗を７０ｍΩ、スイッチ素子であるＭＯＳＦＥＴのオン抵抗を各１０ｍΩ、電流検出用抵抗を１０ｍΩとし、電源ＶＤＤを１０Ｖとした場合、電流検出用抵抗が無い場合ではモータ両端に約７．８Ｖの電圧を印加できるのに対し、電流検出用抵抗がある場合には７Ｖの電圧しか印加することができない。そのため、モータの回転数（印加電圧に依存）、トルク（モータ電流に依存）の低下の原因となる。モータの回転数、トルクの低下の改善には、電流検出用抵抗の抵抗値を極めて小さくする必要がある。この場合には、低抵抗素子のサイズが大きくなってしまい、基板実装面積の増加につながる。また、価格面でもコストアップとなる。
【課題を解決するための手段】
【０００７】
本発明の１つのアスペクト（側面）に係る負荷短絡保護回路は、誘導性の負荷を電源に対して時間的に断続して接続するスイッチ素子と、スイッチ素子が負荷を電源に対して接続してから所定時間経過後において、スイッチ素子の負荷への接続点の電位を検知する検知回路と、検知した接続点の電位に応じて負荷への電源供給を遮断するようにスイッチ素子を制御する制御回路と、を備える。
【発明の効果】
【０００８】
本発明によれば、スイッチ素子における負荷への接続点の電位を検知するので、負荷において高い動作効率が得られる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態に係る負荷短絡保護回路は、誘導性の負荷（図１の１０）を電源に対して時間的に断続して接続するスイッチ素子（図１のＱ２）と、スイッチ素子が負荷を電源に対して接続してから所定時間経過後において、スイッチ素子の負荷への接続点の電位を検知する検知回路（図１の３０ａ）と、検知した接続点の電位に応じて負荷への電源供給を遮断するようにスイッチ素子を制御する制御回路（図１の２０）と、を備える。
【００１０】
制御回路は、負荷が短絡状態にあると判断される範囲に接続点の電位がある場合に、負荷への電源供給を遮断するようにスイッチ素子を制御するようにしてもよい。
【００１１】
検知回路は、接続点の電位と所定の電位とを比較する比較回路（図１のＣＯＭＰ）を備え、比較回路の比較結果によって接続点の電位を検知するようにしてもよい。
【００１２】
容量素子（図６、図８のＣ１）を含む充放電回路をさらに備え、スイッチ素子が負荷を電源に対して接続してから容量素子に対する充放電を開始した後、比較回路は、容量素子における充放電端の電位を所定の電位として比較対象としてもよい。
【００１３】
充放電回路は、定電流源回路（図６の３２）を備え、定電流源回路からの電流によって容量素子に対し充放電を行うようにしてもよい。
【００１４】
また、充放電回路は、抵抗素子（図８のＲ１）を備え、電源から抵抗素子を介した電流によって容量素子に対し充放電を行うようにしてもよい。
【００１５】
以上のような負荷短絡保護回路において、負荷が短絡状態にあってスイッチ素子に大電流が流れる前に負荷への電源供給を遮断することが可能となる。このような構成の負荷短絡保護回路によれば、負荷に直列に電流検出用抵抗を接続しないので、負荷における高い動作効率が得られる。
【００１６】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１７】
図１は、本発明の第１の実施例に係る負荷短絡保護回路の構成を示す図である。図１において、負荷短絡保護回路は、ＮＭＯＳトランジスタＱ１〜Ｑ４、制御回路２０、検知回路３０ａを備え、モータ１０を接続する。ＮＭＯＳトランジスタＱ１は、ドレインを電源ＶＤＤに接続し、ソースをモータ１０の一端（点ａ）に接続する。ＮＭＯＳトランジスタＱ２は、ドレインをモータ１０の一端（点ａ）に接続し、ソースを接地（ＧＮＤ）する。ＮＭＯＳトランジスタＱ３は、ドレインを電源ＶＤＤに接続し、ソースをモータ１０の他端に接続する。ＮＭＯＳトランジスタＱ４は、ドレインをモータ１０の他端に接続し、ソースを接地（ＧＮＤ）する。制御回路２０は、ＮＭＯＳトランジスタＱ１〜Ｑ４のそれぞれをオンオフするようにそれぞれのゲートを駆動する。検知回路３０ａは、所定のタイミングで点ａの電位Ｖａを検出し、モータ１０の短絡を検出したことを示す検出結果信号ＣＰＯを制御回路２０に与える。
【００１８】
制御回路２０は、発振回路２１、短絡検出回路２２、ラッチ回路２３、分周回路２４、ゲートコントロール回路２５を備える。発振回路２１は、負荷短絡保護回路の動作クロック信号を発振し、検知回路３０ａ、短絡検出回路２２、分周回路２４に供給する。分周回路２４は、動作クロック信号を分周し、分周信号をリセット信号ＲＳＴとしてラッチ回路２３に与えると共に、分周信号をゲートコントロール回路２５に与える。短絡検出回路２２は、検知回路３０ａからの比較結果信号ＣＰＯを動作クロック信号のタイミングに合わせて入力し、検出信号をラッチ回路２３に与える。ラッチ回路２３は、短絡検出回路２２が出力する検出信号をラッチし、ラッチ信号ＬＯとしてゲートコントロール回路２５に出力する。また、ラッチ信号ＬＯは、リセット信号ＲＳＴによってリセットされる。
【００１９】
ゲートコントロール回路２５は、モータ１０の正常動作時においてＮＭＯＳトランジスタＱ１、Ｑ４をオフとし、ＮＭＯＳトランジスタＱ３をオンとし、ＮＭＯＳトランジスタＱ２をパルス幅変調（ＰＷＭ）される信号Ｓ２によってオンオフしてモータ１０の回転を制御する。また、モータ１０を逆回転する場合には、ＮＭＯＳトランジスタＱ１、Ｑ４をオンとし、ＮＭＯＳトランジスタＱ２、Ｑ３をオフとする。さらに、モータ１０の短絡時には、ＮＭＯＳトランジスタＱ１〜Ｑ４を全てオフとする。
【００２０】
検知回路３０ａは、分周回路３１、比較器ＣＯＭＰ、ＰＭＯＳトランジスタＱ５、ＮＭＯＳトランジスタＱ６を備える。分周回路３１は、発振回路２１の発振信号Ｖｏｓｃ１を分周し、分周した信号Ｖｏｓｃ２をＰＭＯＳトランジスタＱ５およびＮＭＯＳトランジスタＱ６のゲートに与える。なお、信号Ｓ２と信号Ｖｏｓｃ２とは、同期した信号である。ＰＭＯＳトランジスタＱ５は、ソースに電圧ＶＲＥＦを与え、ドレインを比較器ＣＯＭＰの非反転入力端子（＋）（ｂ点）に接続する。ＮＭＯＳトランジスタＱ６は、ソースを接地し、ドレインを比較器ＣＯＭＰの非反転入力端子（＋）（ｂ点）に接続する。比較器ＣＯＭＰは、反転入力端子（−）をモータ１０の一端（ａ点）に接続し、出力端子から比較結果信号ＣＰＯを短絡検出回路２２に出力する。短絡検出回路２２は、信号Ｖｏｓｃ１のタイミングを用いて時間的な検出ポイントを定め、検出ポイントの時点で比較結果信号ＣＰＯを検知して正常か短絡状態かを判定する。
【００２１】
次に負荷短絡保護回路の動作について説明する。図２（ａ）、図２（ｂ）は、それぞれ正常時および負荷短絡時の図１におけるモータ周辺の等価回路を示している。ここで、ＲＱ３、ＲＱ２は、それぞれＮＭＯＳトランジスタＱ３、Ｑ２のオン抵抗を示す。ＬＭ、ＲＭは、それぞれモータ１０のインダクタンス、内部抵抗を示す。ＬＣ、ＲＣは、電源ＶＤＤからモータ１０を介して接地に至る配線におけるインダクタンス、内部抵抗を示す。
【００２２】
正常状態においてＮＭＯＳトランジスタＱ２をオンすると、モータ電流ＩＤは、モータ負荷（ＬＭ、ＲＭ）を含んだ閉回路で通電される。この時のモータ電流ＩＤは、図２（ａ）を参照し、式（１）のように表される。
2010028961.tif 000003
・・・式（１）
【００２３】
一方、モータ負荷が短絡した場合には、ＬＭ、ＲＭがゼロとなるため、モータ電流ＩＤは、図２（ｂ）を参照し、式（２）のように表される。
2010028961.tif 000004
・・・式（２）
【００２４】
一般に、モータの持つインダクタンスＬＭは、配線のインダクタンスＬＣに対して十分に大きく、モータの持つ内部抵抗ＲＭは、ＮＭＯＳトランジスタＱ３、Ｑ２のオン抵抗ＲＱ３、ＲＱ２、配線抵抗ＲＣに対し十分に大きな値を示す。なお、配線抵抗ＲＣは、オン抵抗ＲＱ３、ＲＱ２に対して十分小さい関係にある。
【００２５】
従って、モータ１０が短絡してモータ１０のインピーダンスがほぼゼロになると、モータ電流ＩＤの挙動は変化し、ａ点に発生する電圧Ｖａも大きく異なるものとなる。モータ１０が正常状態および短絡状態となった場合の電圧Ｖａ（ＮＭＯＳトランジスタＱ２ドレイン電圧）の時間変化を図３に示す。
【００２６】
図３において、横軸にＮＭＯＳトランジスタＱ２がオンしてからの経過時間ｔ、縦軸にａ点に発生する電圧Ｖａの電源電圧ＶＤＤに対する割合（％）を示している。ここでは、ＶＤＤ＝１０Ｖ、ＲＱ２＝ＲＱ３＝０．１Ω、ＲＭ＝１Ω、ＲＣ＝０．０１Ω、ＬＭ＝０．５Ｈ、ＬＣ＝０．００５Ｈとした。ｔ＝０で、モータ電流ＩＤはゼロであり正常時も負荷短絡時も同じ値を示すが、時間ｔの経過とともに通電電流が異なってくる。これは、閉回路内のインダクタンス成分の差によるものである。インダクタンスが含まれる場合には、式（１）、式（２）に示すとおり、モータ電流ＩＤは、ｅｘｐ（−ｔ／Ｌ）の項（Ｌはインダクタンス分）によって時間の関数で変化する。Ｌが大きな場合にはモータ電流ＩＤの変化量は小さく、Ｌが小さければ電流変化は大きくなる。例えば、閉回路が抵抗のみの負荷である場合ではＬ＝０であるから、ＮＭＯＳトランジスタＱ２がオンすると時間遅延なく立ち上がる。
【００２７】
負荷が正常である場合には、閉回路内にモータ１０のインダクタンスＬＭが存在するため、ａ点の電圧は、ＬＭ＋ＬＣのインダクタンスによる傾きを持つこととなる。一方、負荷短絡時には、インダクタンスＬＭが存在しなくなり、かつＬＭ≫ＬＣの関係があるから、モータ電流ＩＤの立ち上がりは大幅に速くなり、これに応じてａ点の電圧Ｖａも急上昇する。
【００２８】
また、ｔ＝∞では、インダクタンスの影響を受けず、抵抗成分のみでａ点の電圧Ｖａが決定される。ｔ＝∞時のａ点の電圧Ｖａは、ＶＤＤ×ＲＱ２／（ＲＱ３＋ＲＱ２＋ＲＭ＋ＲＣ）となる。正常状態では、ＲＱ２≪ＲＱ２＋ＲＱ３＋ＲＭ＋ＲＣとなるため、ａ点の電位Ｖａは、ほぼゼロ（＝ＩＤ×ＲＱ２）を示す。これに対し、短絡状態では、ＲＭがゼロとなり、ＲＭ≫ＲＱ２＋ＲＱ３＋ＲＣ（且つＲＣ≪ＲＱ２、ＲＱ３）であるから、ａ点の電位Ｖａは、ほぼＶＤＤ／２（５０％近傍）で飽和する。
【００２９】
モータ１０がレアショート（部分的短絡）などある抵抗成分をもって短絡した場合、モータ電流ＩＤは、短絡の場合に対して減少し、電位Ｖａの飽和電圧は、図４に示すように低下する。しかし、モータ電流ＩＤの立ち上がり自体は、モータ１０のインダクタンス成分がほぼゼロであるため、モータ１０が正常である場合に対して速くなる。
【００３０】
以上のことから、レアショートである場合も考慮し、図４に示す概ね範囲Ｄに、比較対象である電位Ｖｂおよび比較時を示す検出ポイントを設定することで、レアショートを含めた負荷短絡時と正常時との判断が可能となる。
【００３１】
図５は、本発明の第１の実施例に係る負荷短絡保護回路の動作を表すタイミングチャートである。図５において、信号Ｖｏｓｃ１は、発振回路２１から出力される発振波形を示す。信号Ｓ２は、ＮＭＯＳトランジスタＱ２のゲート信号であり、ハイレベルでＮＭＯＳトランジスタＱ２は通電する。信号Ｓ２は、信号Ｖｏｓｃ１を源信号として分周して作成される。信号ＬＯは、ラッチ回路２３の出力を示し、ハイレベル時にＮＭＯＳトランジスタＱ１〜Ｑ４の各トランジスタを強制的にオフさせる。なお、ラッチ回路２３は、リセット信号ＲＳＴでリセットされる。モータ電流ＩＤは、ＮＭＯＳトランジスタＱ２に流れる電流を示す。ａ点の電圧Ｖａは、ＩＤ×ＲＱ２の積で表される。信号Ｖｏｓｃ２は、信号Ｖｏｓｃ１を分周して作成した信号であり、信号Ｖｏｓｃ２によってＰＭＯＳトランジスタＱ５およびＮＭＯＳトランジスタＱ６をバイアスする。ｂ点の電圧Ｖｂは、信号Ｖｏｓｃ２に同期して０またはＶＲＥＦの値を取る。比較結果信号ＣＰＯは、電圧Ｖａと電圧Ｖｂの比較結果を表した信号を示す。
【００３２】
まず、正常時での動作について説明する。信号Ｓ２がハイレベルになると、ＮＭＯＳトランジスタＱ２がオンとなり、モータ電流ＩＤが式（１）にしたがって流れ始める。モータ電流ＩＤが発生するとオン抵抗ＲＱ２による電圧降下によって電圧Ｖａが発生する。一方、信号Ｖｏｓｃ２も信号Ｓ２に同期して立ち上がり、ＰＭＯＳトランジスタＱ５をオンし、ｂ点にＶＲＥＦ（＝Ｖｂ）が現れる。比較器ＣＯＭＰは、ＶａとＶｂの比較結果を出力するが、正常時ではＶｂ＞Ｖａとなり、比較結果信号ＣＰＯは、ハイレベルを示す。図５に示す検出ポイントは、ＮＭＯＳトランジスタＱ２がオンしてから負荷短絡時にＭＯＳＦＥＴを遮断するまでの時間設定になるが、制御回路２０において任意に設定することができる。図５では信号Ｖｏｓｃ１の１パルス時間を検出ポイントとしている。図５に示す検出ポイントの時点で制御回路２０は、比較結果信号ＣＰＯを検出する。制御回路２０は、比較結果信号ＣＰＯがハイレベルであるためモータ１０が正常であると判断しＮＭＯＳトランジスタＱ２を継続して通電する。
【００３３】
次に、負荷短絡時にあっては、ＮＭＯＳトランジスタＱ２がオンすると通電を開始するが、モータ電流ＩＤの立ち上がりは急速であって、且つ飽和する電圧も高くなる。このため、検出ポイントにおいて、電圧Ｖａが電圧Ｖｂに対して高くなり、比較結果信号ＣＰＯは、ローレベルとなる。制御回路２０は、検出ポイントにおける比較結果信号ＣＰＯがローレベルであることからモータ１０が短絡状態にあると判断し、信号ＬＯをハイレベルとして信号Ｓ２をローレベルに遷移させる。これによってＮＭＯＳトランジスタＱ２は、強制的にオフとされ、ＮＭＯＳトランジスタＱ２における通電を中止する。
【００３４】
以上のように動作する負荷短絡保護回路において、従来技術で実施していた大電流で短絡判定をする必要がなくなり、低電流でも短絡判定が可能となる。そのため、従来技術に対し、より速くＭＯＳＦＥＴを遮断することが可能となり、短絡時にＭＯＳＦＥＴに過大電流を通電することなく回路を保護することができる。
【００３５】
また、正常時および短絡時の飽和電圧は、前述のとおり正常時ではほぼゼロとなり、短絡時（抵抗ゼロでショートした場合）には、ほぼＶＤＤ／２になる。ＶＤＤを１０Ｖとして使用した場合には、正常時はほぼゼロ、短絡時は約５Ｖの飽和電圧となる。従って、比較器ＣＯＭＰへの入力電圧は、０Ｖ〜５Ｖの範囲となる。
【００３６】
従来技術では、電流検知のために電流検出用抵抗（シャント抵抗）として低抵抗素子を使うことになる。例えば、電流検出用抵抗ＲＬ＝１ｍΩ、ＲＱ３＋ＲＱ２＋ＲＬ＝１００ｍΩ、ＶＤＤ＝５Ｖとした場合、負荷短絡時には５０Ａの電流が通電され、ＲＬの両端には０．０５Ｖの電圧が発生する。もし、短絡検出として２０Ａで検出しようとすれば、比較電圧であるＶｒｅｆを０．０２Ｖに設定し、Ｖａが０．０２Ｖとなった時点でＭＯＳトランジスタを遮断することになる。この場合、比較器の誤差精度が課題となる。使用する比較器の入力オフセット電圧が±１０ｍＶであるとすれば、０．０１Ｖ〜０．０３Ｖで検出範囲に誤差が生じ、これは電流に換算すると１０Ａ〜３０Ａの±５０％の検出誤差となる。正常時の電流が１０Ａを超えていれば誤動作する可能性がある。
【００３７】
これに対し、本発明によれば、前述のように０Ｖ〜５Ｖの範囲で電圧Ｖａが変動するために検出ポイントにおける電圧Ｖｂの設定を高くすることができる。例えば、１Ｖに設定した場合の誤差は、先の例と同じ比較器を用いた場合で入力オフセット電圧（１０ｍＶ）／１Ｖで±１％となり検出精度を向上することができる。
【実施例２】
【００３８】
図６は、本発明の第２の実施例に係る負荷短絡保護回路の構成を示す図である。図６において、図１と同一の符号は、同一物を表し、その説明を省略する。本実施例では、負荷短絡保護回路の検知回路３０ｂにおいて、比較器ＣＯＭＰの非反転入力端子（＋）と接地間に容量素子（コンデンサ）Ｃ１が追加され、ＰＭＯＳトランジスタＱ５のソースは、定電流源回路３２を介して電源ＶＤＤに接続される。
【００３９】
定電流源回路３２は、ＰＭＯＳトランジスタＱ５がオンである場合に一定の電流Ｉｒｅｆによって容量素子Ｃ１を充電する。容量素子Ｃ１の一端であるｂ点の電圧Ｖｂは、電荷を蓄積することで上昇し、Ｖｂ＝Ｉｒｅｆ×ｔ／Ｃ１で表される。すなわち、容量素子Ｃ１を定電流で充電することで、電圧Ｖｂは直線的に増加する時間関数で表される。なお、電流Ｉｒｅｆの大小によって単位時間におけるＶｂの上昇率を容易に調整することができる。
【００４０】
本実施例では、単位時間における電圧Ｖａの変化量、すなわちｄＶａ／ｄｔ（＝ＲＱ２×ｄＩＤ／ｄｔ）をｄＶｂ／ｄｔに対して検出するようにしているとも言える。この場合、ｄＶｂ／ｄｔが図４の領域Ｄを通る直線ｄとなるようにＣ１およびＩｒｅｆの値を調整し、領域Ｄに負荷短絡判断の検出ポイントを定めるように構成する。
【００４１】
図７は、本発明の第２の実施例に係る負荷短絡保護回路の動作を表すタイミングチャートである。図７において、電圧Ｖｂの波形が図５と異なることを除けば、負荷短絡保護回路の動作は、第１の実施例に係る負荷短絡保護回路と同様である。
【実施例３】
【００４２】
図８は、本発明の第３の実施例に係る負荷短絡保護回路の構成を示す図である。図８において、図６と同一の符号は、同一物を表し、その説明を省略する。本実施例に係る負荷短絡保護回路の検知回路３０ｃにおいて、ＰＭＯＳトランジスタＱ５のソースは、抵抗素子Ｒ１を介して電源ＶＤＤに接続される。
【００４３】
第２の実施例に係る負荷短絡保護回路において、容量素子Ｃ１は、定電流によって充電されるが、本実施例では、抵抗素子Ｒ１を介して充電される。したがって、第２の実施例では、電圧Ｖｂが直線的に変化するのに対し、本実施例では、指数関数的に飽和するように変化する。しかし、電圧ＶｂのＧＮＤレベルからの立ち上がり付近の傾斜は、Ｒ１＝ＶＤＤ／Ｉｒｅｆとすることで第３の実施例でもほぼ同様に設定することができる。
【００４４】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施例に係る負荷短絡保護回路の構成を示す図である。
【図２】正常時（ａ）および負荷短絡時（ｂ）におけるモータ周辺の等価回路である。
【図３】正常時および負荷短絡時におけるａ点の電圧の時間変化を示す図である。
【図４】正常時およびレアショート時におけるａ点の電圧の時間変化を示す図である。
【図５】本発明の第１の実施例に係る負荷短絡保護回路の動作を表すタイミングチャートである。
【図６】本発明の第２の実施例に係る負荷短絡保護回路の構成を示す図である。
【図７】本発明の第２の実施例に係る負荷短絡保護回路の動作を表すタイミングチャートである。
【図８】本発明の第３の実施例に係る負荷短絡保護回路の構成を示す図である。
【符号の説明】
【００４６】
１０  モータ
２０  制御回路
２１  発振回路
２２  短絡検出回路
２３  ラッチ回路
２４  分周回路
２５  ゲートコントロール回路
３０ａ、３０ｂ、３０ｃ  検知回路
３１  分周回路
３２  定電流源回路
Ｃ１  容量素子
ＣＯＭＰ  比較器
Ｑ１〜Ｑ４、Ｑ６  ＮＭＯＳトランジスタ
Ｑ５  ＰＭＯＳトランジスタ
Ｒ１  抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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