(57)【要約】【課題】  記憶装置から読み出す１バイトデータの、受側ＣＰＵの受信レジスタにおけるビットずれを解消する。【解決手段】  記憶装置にデータを書き込むときはダミービット，スタートビット，制御コードビットおよびアドレスデータビットをこの順でシリアル配列し２バイトの制御データとし、シリアル配列の先頭から１バイトのビット群ごとに送信レジスタに格納し送信ポートを介して記憶装置に同期クロック信号と共にシリアル送信し、該制御データに続けて１バイトの送信データを送信レジスタに格納し記憶装置に同期クロック信号と共にシリアル送信する。記憶装置からデータを読み出すときには前記２バイトの制御データの先頭のダミービットを１ビット少なくし、代わりにアドレスデータの末尾ビットＡ０の次に１ビットのダミービットを付加して、このダミービットを第２バイトの最後尾とする。【選択図】  図６
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【特許請求の範囲】
【請求項１】
アドレスデータの受信を完了するとアドレス受信完了を返信する記憶装置の１つのアドレスに読み書きするデータのビット数Ｂの送信レジスタおよび該ビット数Ｂの受信レジスタと、
前記送信レジスタのデータを前記記憶装置にシリアル送信する送信ポートと、
前記記憶装置がシリアル出力するデータを受信し前記受信レジスタに格納する受信ポートと、
前記送信ポートおよび受信ポートを介する前記記憶装置に対するシリアルデータ送受信のための同期クロック信号を出力する同期クロック出力ポートと、
ダミービット，スタートビット，制御コードビットおよびアドレスデータビットを当該順でシリアル配列し、ビット数Ｂと１以上の整数ｎとの積Ｂ×ｎのビット数のデータとし、該シリアル配列の先頭からビット数Ｂのビット群ごとに、前記送信レジスタに格納し前記送信ポートを介して前記記憶装置に前記同期クロック信号と共にシリアル送信し、該シリアル配列に続けてビット数Ｂの送信データを前記送信レジスタに格納し前記送信ポートを介して前記記憶装置に前記同期クロック信号と共にシリアル送信することにより前記記憶装置に前記送信データを書き込む制御手段とを有し、
前記制御手段が、前記ダミービットの数より１少ないダミービット，スタートビット，制御コードビット，アドレスデータビットおよび１個のダミービットを当該の順でシリアル配列し、ビット数Ｂと１以上の整数ｎとの積Ｂ×ｎのビット数のデータとし、該シリアル配列の先頭からビット数Ｂのビット群ごとに、前記送信レジスタに格納し前記送信ポートを介して前記記憶装置に前記同期クロック信号と共にシリアル送信し、これに応答して前記記憶装置が前記受信ポートに与える信号を前記同期クロック信号に同期して前記受信レジスタにビット数Ｂのビット群として格納し、該受信レジスタの最後尾の受信信号を表すビットが前記アドレス受信完了を示すと、その後に前記受信レジスタに格納されたビット数Ｂのビット群を受信データとして処理することにより、前記記憶装置からデータを読み出すことを特徴とするメモリ読み書き装置。
【請求項２】
アドレスデータの受信を完了するとアドレス受信完了を返信し、１つのアドレスに１バイトデータを読み書きする記憶装置の該１バイトデータのビット数と同数ビット数の送信レジスタおよび該ビット数の受信レジスタと、
前記送信レジスタのデータを前記記憶装置にシリアル送信する送信ポートと、
前記記憶装置がシリアル出力するデータを受信し前記受信レジスタに格納する受信ポートと、
前記送信ポートおよび受信ポートを介する前記記憶装置に対するシリアルデータ送受信のための同期クロック信号を出力する同期クロック出力ポートと、
ダミービット，スタートビット，制御コードビットおよびアドレスデータビットを当該順でシリアル配列して２バイトのデータとし、該シリアル配列の先頭から１バイトのビット群ごとに前記送信レジスタに格納し前記送信ポートを介して前記記憶装置に前記同期クロック信号と共にシリアル送信し、該シリアル配列に続けて１バイトの送信データを前記送信レジスタに格納し前記送信ポートを介して前記記憶装置に前記同期クロック信号と共にシリアル送信することにより前記記憶装置に前記送信データを書き込む制御手段とを有し、
前記制御手段が、前記ダミービットの数より１少ないダミービット，スタートビット，制御コードビット，アドレスデータビットおよび１個のダミービットを当該順でシリアル配列して２バイトのデータとし、該シリアル配列の先頭から１バイトのビット群ごとに前記送信レジスタに格納し前記送信ポートを介して前記記憶装置に前記同期クロック信号と共にシリアル送信し、これに応答して前記記憶装置が前記受信ポートに与える信号を前記同期クロックに同期して前記受信レジスタに１バイトのビット群として格納し、該受信レジスタの１バイトの最後尾の受信信号を表すビットが前記アドレス受信完了を示すと、その後に前記受信レジスタに格納された１バイトのビット群を受信データとして処理することにより前記記憶装置からデータを読み出すことを特徴とするメモリ読み書き装置。
【請求項３】
前記送信データは８ビット幅であり、該送信データの直前に送信するデータのシリアル配列は３個のダミービット，１個のスタートビット，２個の制御コードビットおよび１０個のアドレスデータビットを含み、
前記受信データは８ビット幅であり、該受信データを読み出すために送信するデータのシリアル配列は２個のダミービット，１個のスタートビット，２個の制御コードビット，１０個のアドレスデータビットおよび１個のダミービットを含む
請求項１又は２に記載のメモリ読み書き装置。
【請求項４】
画像データが表す画像を用紙上に形成する作像装置と、
該作像装置の画像形成の制御を行うエンジン制御手段と、
該エンジン制御手段からの制御命令に従って、前記作像装置のセンサおよび負荷に対する入出力制御を行うＩ／Ｏ制御手段とを備え、
前記エンジン制御手段が、プログラムメモリ，アドレスデータの受信を完了するとアドレス受信完了を返信する前記記憶装置であるメモリと、該メモリに対してデータの読み書きを行い、前記プログラムメモリおよび前記記憶装置であるメモリに格納されたプログラムおよびデータに従って前記Ｉ／Ｏ制御手段に制御命令を与えて前記作像装置による作像を制御する、請求項１乃至３の何れか一項に記載のメモリ読み書き装置と、を含むことを特徴とする画像形成装置。
【請求項５】
画像データが表す画像を用紙上に形成する作像装置と、
該作像装置の画像形成の制御を行うエンジン制御手段と、
ユーザが指定した作像条件の作像を前記エンジン制御手段に指示し該エンジン制御手段に対して画像データを入出力するシステムコントローラとを備え、
該システムコントローラが、プログラムメモリ，アドレスデータの受信を完了するとアドレス受信完了を返信する前記記憶装置であるメモリと、該メモリに対してデータの読み書きを行い、通信による画像処理指示ならびに前記プログラムメモリおよび前記記憶装置であるメモリに格納されたプログラムおよびデータに従って前記エンジン制御手段に対して画像データの送受信を行う、請求項１乃至３の何れか一項に記載のメモリ読み書き装置と、を含むことを特徴とする画像形成装置。
【請求項６】
画像データが表す画像を用紙上に形成する作像装置と、
該作像装置の画像形成の制御を行うエンジン制御手段と、
該エンジン制御手段からの制御命令に従って、前記作像装置のセンサおよび負荷に対する入出力制御を行うＩ／Ｏ制御手段とを備え、
該Ｉ／Ｏ制御手段が、プログラムメモリ，アドレスデータの受信を完了するとアドレス受信完了を返信する前記記憶装置であるメモリと、該メモリに対してデータの読み書きを行い、前記エンジン制御手段からの制御命令ならびに前記プログラムメモリおよび前記記憶装置であるメモリに格納されたプログラムおよびデータに従って前記入出力制御を行う、請求項１乃至３のいずれか一項に記載のメモリ読み書き装置と、を含むことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置に対してデータを読み書きするメモリ読み書き装置、それを用いる情報媒体（ＩＣカード），Ｉ／Ｏ制御装置，画像読取り装置および画像形成装置に関し、たとえば、データ記憶媒体を用いる記憶装置の読み書き装置、ならびに、該記憶装置および読み書き装置を用いるＩ／Ｏ（入出力）制御装置，スキャナ，プリンタ，複写機，画像処理複合機能機，ファクシミリ等に用いることができる。
【背景技術】
【０００２】
特許文献１には、同期式通信インターフェースを持つＣＰＵの、非同期式通信インターフェースを持つパソコンと通信方式が記載されている。特許文献２の図８には、多倍長演算命令に基づいてデータを送信，受信するＣＰＵが記載され、図１０には該ＣＰＵを装備したＩＣカードが示されている。特許文献３の図６には、ＣＰＵを持つ、操作表示ボード，画像処理エンジン制御器，画像複合処理制御器およびＩ／Ｏ制御器が記載されている。特許文献４の図２には、１つのＣＰＵと複数のメモリおよび数種のＩ／Ｆとの間のデータの送受をＡＳＩＣ（アドレスでコーダ）を介して行う画像処理エンジン制御器が記載されている。
【０００３】
一般的にＣＰＵと呼称される中央処理装置には、簡単なプログラムで、操作可能な同期シリアル通信専用のペリフェラルを搭載したものが一般的である。しかしながら、使用する記憶装置の通信仕様によっては使用できない場合がある。ここで、ＣＰＵがもつ汎用ポートをプログラムで操作し、ロジックレベルを"Ｈ"，"Ｌ"と切換え、記憶装置と通信していた。具体的に説明すると、同期クロック信号を出力する場合、ＣＰＵに内蔵されたタイマを起動させ、タイマのタイムアウトを基準に、同期クロック信号出力に割当てた汎用ポート出力を"Ｈ"，"Ｌ"と切換え、同期クロック信号を生成していた。
【０００４】
また、ＣＰＵが記憶装置に出力するシリアルデータに関してもこちらは、一度、ＣＰＵ内部にある、複数のビットから構成され、並列の内部バスに接続されたレジスタから、１ビットずつ読出し、並列に並べてあるデータを、前出の同期クロック信号の立下り、もしくは立上りに同期して直列のデータ列として出力する。すなわちＰ／Ｓ（パラレル／シリアル）変換出力する。
【０００５】
一方、記憶装置からの読出しに関しても、同期クロック信号の立上りもしくは、立下りに同期して、記憶装置から出力される直列データ列を、同期クロック信号の立上りもしくは、立下りで読込みデータ保存用レジスタに１ビットずつ保存していく。すなわちＳ／Ｐ変換する。
【０００６】
このように、同期クロック信号の半周期毎にタイマのセット，タイムアウトの検出、汎用ポート出力のロジックレベル遷移（Ｈ，Ｌ切換え）を、データに関しては１ビット毎に、レジスタからデータを読出し，レジスタへの保存、を操作する必要があった。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
直列通信すなわち同期シリアル通信を用いて、ＣＰＵと呼称される中央処理装置が、書換え可能な記憶装置に対して、書込み、読込み等の制御をする場合、ＣＰＵは記憶装置に対して、ＣＰＵの内部に搭載されている同期シリアル通信専用のペリフェラルを使用して行うと、前出の従来技術で説明したような複雑な操作が不要になるが、ＣＰＵの同期シリアル専用レジスタの固定データ幅（ビット数）でしか、データ送受が出来なくなる。この場合の課題について説明する。
【０００８】
ＣＰＵと記憶装置間の通信では、ＣＰＵは記憶装置に、通信の開始を示すスタートビット、データの書込み読込み等の制御内容を示す制御コード、且つ、制御する記憶装置内部のデータ格納エリアを示すアドレスデータを直列データとして送信し、その後、記憶装置にデータを送信（書込み）もしくは、記憶装置からデータを受信する（読み出す）のが一般的である。
【０００９】
図３に、前記ＣＰＵ１と記憶装置２の、機能構成の概要を示す。ＣＰＵ１には、シリアルデータを受信するための受信ポートａ，送信ポートｂ及びデータをシリアル送，受信するための同期クロック信号ＳＹＮＣ  ＣＬＫを出力する同期クロック出力ポートｃがある。メイン制御部１０５がプログラムメモリＲＯＭ  １０４からパラレル内部バス１０７に読み出すプログラムコードを、シリアルポート制御１０８が解読（デコード）して、該プログラムコードが指定する制御内容に対応して、内部バス１０７の送信データの、ＤＯ７からＤＯ０からなる８ビット（１バイト）の送信レジスタ１０９へのパラレル格納と送信ポートｂへのシリアル出力，同期クロック発生部１１１，データ送信部１１２，データ受信部１１３，ＤＩ７からＤＩ０からなる８ビット受信レジスタ１１０への受信データのシリアル格納と内部バス１０７へのパラレル出力、等を制御する。
【００１０】
ＣＰＵ１のメイン制御部１０５は、記憶装置２にデータを格納するとき、シリアルポート制御１０８によって、内部バスより記憶装置２に送信する１６ビット（２バイト）の制御データおよびアドレスデータならびに８ビット（１バイト）の送信データ（格納用データ）を送信レジスタ１０９に、１バイト毎に書込み、書込みが終了する毎に、データ送信１１２に転送し、送信レジスタ１０９のパラレルデータ（送信データ：格納用データ）を、同期クロック発生部１１１が出力する同期クロック信号に同期してシリアルに読み出して、データ送信１１２によって記憶装置２にシリアルに出力する。メイン制御部１０５は、記憶装置２から格納データを読み出すとき、送信時と同様に１６ビット（２バイト）の制御データおよびアドレスデータを出力し、これに応答して記憶装置２が受信ポートａに送り出してくる１バイトの格納データ（読み出しデータ）を、受信レジスタ１１０に、同期クロック信号に同期して格納する。この１バイトの受信データは、内部バス１０７を経由し、ＣＰＵ１内の他の内部レジスタ１０６又はＣＰＵ１外に転送される。
【００１１】
記憶装置２には、ＣＰＵ１がシリアル出力する送信データを受信する受信端子ｅと、ＣＰＵ１に記憶データをシリアル送信する送信端子ｄと、これらのシリアルデータを受，送信する場合に同期クロック信号を受信する同期クロック受信端子ｆがある。記憶装置２にはさらに、ＣＰＵ１から送信されたスタートビットを検出するスタートビット検出１１４，データの書き込み指示か、読み出し指示かを判定する書き込み制御１１５，アドレス数１０２４個（アドレス０〜１０２３）で、各アドレスの読み書きデータが８ビット（１バイト）であるデータ格納エリア１１９，該エリアのアドレスを指定するアドレス指定１１６，受信データ書込み１１７，格納データ読出し１１８、等がある。
【００１２】
記憶装置２は、ＣＰＵ１が出力するデータを、同期クロック受信端子ｆに入力される同期クロック信号に同期して、受信端子ｅに入力されたＣＰＵ１からの受信データを取り込み、スタートビット検出部１１４でスタートビットを検出した後、書込み／読込み判定部１１５により、データを格納エリア１１９に書き込むか、読み出すかを判定し、判定した後、アドレス指定部１１６により、データ格納エリア１１９内の、アクセスするアドレスを指定する。書込み制御の場合は、受信データ書込み部１１７により、受信したアドレスＡ９〜Ａ０で指定されるデータ格納エリア１１９内アドレスに、受信した１バイトの送信データＤ７〜Ｄ０を格納する。読出し制御の場合は、格納データ読出し部１１８が、受信したアドレスＡ９〜Ａ０で指定されるデータ格納エリア１１９内のアドレスに格納された１バイトのデータＤ７〜Ｄ０をデータを読出し、送信端子ｄからＣＰＵ１に送信する。
【００１３】
図４に、ＣＰＵ１が記憶装置２にデータを送信して格納するときの、メイン制御部１０５の送信動作制御を示し、図７の（ａ）に、該送信のときの、各バイト毎に順次に、送信レジスタ１０９にパラレルに書込みそして送信レジスタ１０９からシリアルに出力する３バイトのデータを示し、図７の（ｂ）には、該３バイトデータの、ＣＰＵ１から記憶装置２への送信タイミングを示す。
【００１４】
ＣＰＵ１のメイン制御部１０５はまず、送信レジスタ１０９に、図７の（ａ）に示す第１バイトデータ１２０を格納する（図４のステップＳ１）。つまり、送信レジスタ１０９のビット格納位置、ＤＯ７に"０"、ＤＯ６に"０"、ＤＯ５に"０"、ＤＯ４に"１"、ＤＯ３に"Ｃ１"、ＤＯ２に"Ｃ０"、ＤＯ１に"Ａ９"、そしてＤＯ０に"Ａ８"を格納する（ステップＳ１）。
【００１５】
ここで、ＤＯ７〜ＤＯ５の"０"はダミービット、次のＤＯ４の"１"がスタートビット、次のＤＯ３，ＤＯ２のＣ１，Ｃ０は制御コードビット、ＤＯ１，ＤＯ０のＡ９，Ａ８は、１０ビットで表されるデータ格納エリア１１９のアドレスの上位２ビットを表す。この構成の１バイトデータが、同期クロック信号であるＳＹＮＣ＿ＣＬＫの立ち下りエッジに同期して、ＣＰＵ＿ＤＡＴＡ＿ＯＵＴ信号として、最初に記憶装置２に出力される（ステップＳ２〜Ｓ５）。
【００１６】
ここで、ＣＰＵ１が記憶装置２にデータを送信して格納するとき、図７（ｂ）の下段、ＣＰＵ＿ＤＡＴＡ＿ＩＮとして示されるように、記憶装置は常に"１"をＣＰＵ２に対し出力する。このためＣＰＵ１はステップＳ２にて記憶装置２から出力されるデータを受信レジスタ１１０に格納する。そしてステップＳ３にて受信レジスタ１１０への８ビットのデータの格納を確認し、ステップＳ５にて、ステップＳ２にて受信レジスタ１１０に格納したデータをクリアする（以下、ステップＳ７，Ｓ８，Ｓ１０，ステップＳ１２，Ｓ１３も同様）。
【００１７】
次に、メイン制御部１０５は、送信レジスタ１０９に、図７の（ａ）に示す第２バイトデータ１２１を格納する（ステップＳ６）。すなわち、送信レジスタ１０９の、ＤＯ７に"Ａ７"、ＤＯ６に"Ａ６"、ＤＯ５に"Ａ５"、ＤＯ４に"Ａ４"、ＤＯ３に"Ａ３"、ＤＯ２に"Ａ２"、ＤＯ１に"Ａ１"、ＤＯ０に"Ａ０"を格納する（ステップＳ６）。そして第１バイトデータと同様に記憶装置２に送信する（ステップＳ７〜ステップＳ１０）。ここで、Ａ７〜Ａ０はデータ格納エリア１１９のアドレスを示す下位８ビットのデータを表す。
【００１８】
記憶装置２は、第１バイトデータの最下位ビットであるＡ０を受信すると、Ａ０受信完了すなわち、制御コードおよびアドレスデータの受信完了を表す、Ａ０認識ビット＝"０"を、Ａ０が出力された次のＳＹＮＣ＿ＣＬＫの立ち上りに同期して、ＣＰＵ１にＣＰＵ＿ＤＡＴＡ＿ＩＮ信号として出力する。
【００１９】
メイン制御部１０５は第２バイトデータの送信の次に、図７の（ａ）に示す第３バイトデータ１２２を送信レジスタ１０９に格納する（ステップＳ１１）。すなわち、送信レジスタ１０９の、ＤＯ７に"Ｄ７"、ＤＯ６に"Ｄ６"、ＤＯ５に"Ｄ５"、ＤＯ４に"Ｄ４"、ＤＯ３に"Ｄ３"、ＤＯ２に"Ｄ２"、ＤＯ１に"Ｄ１"、ＤＯ０に"Ｄ０"を格納する（ステップＳ１１）。Ｄ７〜Ｄ０が、１バイトの送信データ（記憶装置２への書き込みデータ）である。メイン制御部１０５はこの第３バイトデータを、ＳＹＮＣ＿ＣＬＫの立ち下りエッジに同期して、シリアルに記憶装置２に送出する（ステップＳ１２〜Ｓ１４）。記憶装置２は、該送信データＤ７〜Ｄ０を、データ格納エリア１１９の、先に受信したアドレスＡ９〜Ａ０で指定されるデータ格納エリア１１９内のアドレスに格納する。これは、記憶装置２のデータ格納エリア１１９の、任意の１つのアドレスに対して、ＣＰＵ１が１回のデータ送信（第１〜第３バイトの順次送信）で、１バイトのデータを書込むことができることを表している。これは、先に送信したスタートビットの前に送信した３ビットの、記憶装置２の制御とは無関係なダミーデータ、つまり擬似的なデータ、を記憶装置２に送信するシリアルデータ中に入れることにより、シリアル送信データを整数バイトとし、しかも送信データ（Ｄ７〜Ｄ０）の送信がバイト単位となるようにしたものである。
【００２０】
図８の（ａ）に、ＣＰＵ１が記憶装置２からデータを読み出すときに、読み出しを指示する２バイトの制御データ１２３，１２４を示し、図８の（ｂ）に、該読み出し指示に対応して記憶装置２がＣＰＵ１にシリアル送信したデータの、ＣＰＵ１内部の受信レジスタ１１０の格納状態を示し、図８の（ｃ）には、ＣＰＵ１から記憶装置２への２バイトの制御データと、記憶装置２からＣＰＵ１への、Ａ０認識ビット＝"０"と読み出しデータＤ７〜Ｄ０の、ＣＰＵ１における送，受信タイミングを示す。
【００２１】
この場合ＣＰＵ１が記憶装置２に送信する制御データは、図８の（ａ）に示す２バイト１２３，１２４であって、そのビット構成は、ＤＯ３，ＤＯ２の制御コードビットＣ１，Ｃ０の内容が異なるだけで、図７の（ａ）に示す記憶装置２にデータ書き込みを指示するときと同じである。ＤＯ３，ＤＯ２の制御コードビットＣ１，Ｃ０の内容が異なるだけである。すなわち、ＣＰＵ１が記憶装置２に最初に送信する第１バイト１２３は、３ビットのダミーデータ，１ビットのスタートビット，２ビットの制御コードおよびアドレスデータの上位２ビットであり、第２バイトは、アドレスデータの下位８ビットである。
【００２２】
ＣＰＵ１は、ＳＹＮＣ＿ＣＬＫを出力し、最初の立ち上りエッジに同期し、ＣＰＵ＿ＤＡＴＡ＿ＩＮ信号としてＣＰＵ１の受信ポートに入力されている記憶装置２からの送信信号を受信レジスタに格納する。記憶装置２は、ＣＰＵ１がダミービット、スタートビット、制御コード及びアドレスデータを受信し、最後のアドレスデータビットＡ０を受信するまでは常に、ＣＰＵ１に"１"を出力する。つまり、ＣＰＵ１の受信レジスタ１１０に、記憶装置２からの第１バイト１２６（シリアル受信データの先頭８ビット）および第２バイト１２７（シリアル受信データの第９〜第１６ビット）を格納する間は、格納データの各ビットは全て"１"となる。
【００２３】
記憶装置２は、通信を開始してから１７回目のＳＹＮＣ＿ＣＬＫの立ち上りエッジで、Ａ０認識ビットである"０"を出力し、その後から指定されたアドレスに格納されたデータを出力する。この時、ＣＰＵ１の受信レジスタ１１０のＤＩ７に、第３バイト１２８の先頭ビットとして"Ａ０認識ビット"＝"０"が格納されてしまう。すなわち、記憶装置２が読み出し出力した１アドレス８ビット分のデータと、１回にＣＰＵ１の受信レジスタ１１０に格納されるデータが１対１にならない。つまり、ビットズレが発生する。この場合ＣＰＵ１は、第３バイト１２８の第２ビット〜第８ビットのデータＤ７〜Ｄ１と、受信レジスタ１１０に次に受信した第４バイトの第１ビットのデータＤ０とを抽出して１バイトのデータＤ７〜Ｄ０として内部バス１０７に送出しなければならない。
【００２４】
このように、読み込んだデータを再度演算する必要がでてくるため、メモリデータ読み込みのプログラムが複雑な構成になってしまう。上述のように、ＣＰＵ１が読み込み制御を実施した時、書き込み制御と同じ数のダミーデータを制御コードの前に入れた場合、上述のビットズレが発生してしまう。これでは、ビットズレを補正するためにＣＰＵ１は、受信レジスタ１１０に順次に受信した前後２バイトのデータに対して追加のデータ処理を実施する必要があり、同期シリアル通信専用のペリフェラルを使用するにもかかわらず、プログラムの簡素化をすることが出来なくなってしまう。
【００２５】
本発明は、上述のビットズレを防止することを目的とする。
【課題を解決するための手段】
【００２６】
本発明では、記憶装置に対してデータを書き込みまた記憶装置からデータを読み出すメモリ読み書き装置が、記憶装置からのデータ読み込み時には、記憶装置から読み出したデータの先頭が受信レジスタの先頭位置に格納されるように、記憶装置に送出する制御データのシリアルビット配列上のダミーデータの配置を、記憶装置へのデータ書き込み時とは変更する。これを実現する本発明の読み書き装置は次の通りである。なお、理解を容易にするために括弧内には、図面に示し後述する実施例の対応要素の符号又は対応事項を、例示として参考までに付記した。
【００２７】
本発明のメモリ読み書き装置は、アドレスデータの受信を完了するとアドレス受信完了(A0認識ビット：「0」)を返信する記憶装置の、１つのアドレスに読み書きするデータのビット数Ｂ(B=8)の、送信レジスタ(109)および該ビット数Ｂの受信レジスタ(110)と、前記送信レジスタのデータを前記記憶装置にシリアル送信する送信ポート(b)と、前記記憶装置がシリアル出力するデータを受信し前記受信レジスタに格納する受信ポート(a)と、前記送信ポートおよび受信ポートを介する前記記憶装置に対するシリアルデータ送受信のための同期クロック信号(SYNC CLK)を出力する同期クロック出力ポート(c)とを備える。当該メモリ読み書き装置は更に制御手段（１０５）を備える。制御手段（１０５）は、ダミービット(DO7〜DO5:0)，スタートビット(DO4:1)，制御コードビット(DO3,DO2:C1,C0)およびアドレスデータビット(DO1,DO0,DO7〜DO0:A9〜A0)を、この順のシリアル配列で、ビット数Ｂと１以上の整数ｎ(n=2)との積Ｂ×ｎ(16)とし、該シリアル配列の先頭からビット数Ｂ(B=8)のビット群ごとに、前記送信レジスタ(109)に格納し前記送信ポート(b)を介して前記記憶装置に前記同期クロック信号と共にシリアル送信し、該シリアル配列に続けてビット数Ｂの送信データ(D7〜D0)を前記送信レジスタに格納し前記送信ポートを介して前記記憶装置に前記同期クロック信号と共にシリアル送信することにより、前記記憶装置に前記送信データを書き込み（図４，図７）、ダミービット(DO7,DO6:0)，スタートビット(DO5:1)，制御コードビット(DO4,DO3:C1,C0)，アドレスデータビット(DO2〜DO0,DO7〜DO1:A9〜A0)および１個のダミービット(DO0:0)を、この順のシリアル配列で、ビット数Ｂと１以上の整数ｎとの積Ｂ×ｎとし、該シリアル配列の先頭からビット数Ｂのビット群ごとに、前記送信レジスタに格納し前記送信ポートを介して前記記憶装置に前記同期クロック信号と共にシリアル送信し、これに応答して前記記憶装置が前記受信ポート(a)に与える信号を前記同期クロック信号に同期して前記受信レジスタ(110)にビット数Ｂのビット群として格納し、該受信レジスタの、最後尾の受信信号を表すビットが、前記アドレス受信完了(A0認識ビット：「0」)となると、その後に前記受信レジスタに格納されたビット数Ｂのビット群を受信データとして処理することにより、前記記憶装置からデータを読み出す（図５，図６）。
【発明の効果】
【００２８】
本発明によれば、記憶装置に対してデータを書き込みまた記憶装置からデータを読み出すメモリ読み書き装置が、記憶装置からのデータ読み込み時には、記憶装置から読み出したデータの先頭が受信レジスタの先頭位置に格納されるように、記憶装置に送出する制御データのシリアルビット配列上のダミーデータの配置を、記憶装置へのデータ書き込み時とは変更する。その結果、上述のビットズレを防止することが可能となる。
【００２９】
本発明の他の目的および特徴は、図面を参照した以下の実施例の説明より明らかになろう。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施例のメモリ読み書き装置を装備した複合機能フルカラー複写機の縦断面図である。
【図２】図１に示す複写機の画像処理システムの概要を示すブロック図である。
【図３】本発明のメモリ読み書き装置の一形態であるＣＰＵと、該ＣＰＵが読み書きアクセスする記憶装置との接続と、それらの、データ送受信にかかわる機能構成の概要を示すブロック図である。
【図４】本発明の第１実施例のメモリ読み書き装置（ＣＰＵ５１１）の内部のメイン制御部１０５の、記憶装置（ＮＶ−ＲＡＭ５１２）にデータを書き込む制御の内容を示すフローチャートである。
【図５】本発明の第１実施例のメモリ読み書き装置（ＣＰＵ５１１）の内部のメイン制御部１０５の、記憶装置（ＮＶ−ＲＡＭ５１２）から格納データを読み出す制御の内容を示すフローチャートである。
【図６】本発明の第１実施例のメモリ読み書き装置（ＣＰＵ５１１）の、記憶装置（ＮＶ−ＲＡＭ５１２）から格納データを読み出す動作シーケンスを示すタイムチャートであり、（ａ）は１バイト容量の送信レジスタ１０９に順次に格納する第１，第２バイトのデータの内容を示し、（ｂ）は受信レジスタ１１０に順次に格納する第１〜第３バイトのデータの内容を示し、（ｃ）は、送，受信データの、シリアル送信のビット順を示す。
【図７】本発明の第１実施例のメモリ読み書き装置（ＣＰＵ５１１）の、記憶装置（ＮＶ−ＲＡＭ５１２）にデータを格納する書き込み動作シーケンスを示すタイムチャートであり、（ａ）は１バイト容量の送信レジスタ１０９に順次に格納する第１〜第３バイトのデータの内容を示し、（ｂ）は送信データの、シリアル送信のビット順を示す。
【図８】従来例あるいは参考例のメモリ読み書き装置の、記憶装置から格納データを読み出す動作シーケンスを示すタイムチャートであり、（ａ）は１バイト容量の送信レジスタ１０９に順次に格納する第１，第２バイトのデータの内容を示し、（ｂ）は受信レジスタ１１０に順次に格納する第１〜第３バイトのデータの内容を示し、（ｃ）は、送，受信データの、シリアル送信のビット順を示す。
【発明を実施するための形態】
【００３１】
実施例によれば、データを記憶装置２に書き込むときの制御データがＢ×ｎ(8×2=16)、送信レジスタ(109)および記憶装置２の読み書きデータ単位がＢビットであるので、送信レジスタからｎ（2）回の制御データのデータ送信と、それに続けたビット数Ｂの書き込みデータの１回の送信により、記憶装置２に、その書き込み単位Ｂのビット数でデータの書き込みが行われる（図４，図７）。
【００３２】
記憶装置２から格納データを読み出すときには（図５，図６）、ＣＰＵ１から記憶装置２に送られる制御データが、書き込み時と同じくＢ×ｎであって、Ｂビットずつｎ回送出されるが、最後に送出されるＢビットは、最後尾がダミー１ビットで、その前がアドレスデータビットであって、該ダミー１ビットの直前がアドレスデータの最後のビットＡ０となる（図６の１３２）。これにより記憶装置２が該Ａ０を認識してＣＰＵ１に送出するアドレス受信完了(A0認識ビット：「0」)が、受信レジスタ(110)のＢ単位のデータの最後尾となり（図６の１３５）、受信レジスタ(110)の次のＢ単位のデータが、記憶装置２が読み出し送信したＢ単位のデータそのものとなる（図６の１３６）。したがって、記憶装置２が読み出し出力した１アドレスＢビット分のデータと、１回に受信レジスタ(110)に格納されるデータが１対１となる。つまり、ビットズレを生じない。
【００３３】
その結果、受信レジスタに２回に分離して格納される読み出しデータを１アドレスＢビット分のデータに編成するデータ処理が不要になる。すなわち、このデータ処理のためのプログラムを削減してメモリデータ読み書きプログラムを簡素化できる。簡素化することにより、プログラム容量が低減し、読み書き装置のコストも低減できる。
【００３４】
すなわち実施例では、メモリ読み書き装置（ＣＰＵ１）は、アドレスデータの受信を完了するとアドレス受信完了(A0認識ビット：「0」)を返信する記憶装置２の１つのアドレスに対して読み書きするデータのビット数Ｂ(B=8)の送信レジスタ(109)を有する。メモリ読み書き装置１は更に、ビット数Ｂの受信レジスタ(110)、前記送信レジスタのデータを前記記憶装置２にシリアル送信する送信ポート(b)、前記記憶装置２がシリアル出力するデータを受信し前記受信レジスタに格納する受信ポート(a)、前記送信ポートおよび受信ポートを介する前記記憶装置２に対するシリアルデータ送受信のための同期クロック信号(SYNC CLK)を出力する同期クロック出力ポート(c)を有する。又メモリ読み書き装置１は、制御手段（１０５）により、ダミービット(DO7〜DO5:0)，スタートビット(DO4:1)，制御コードビット(DO3,DO2:C1,C0)およびアドレスデータビット(DO1,DO0,DO7〜DO0:A9〜A0)を、この順のシリアル配列で送信する。その際、ビット数Ｂと１以上の整数ｎ(n=2)との積Ｂ×ｎ(16)のビット数のデータを送信する。その際、上記シリアル配列の先頭からビット数Ｂ(B=8)のビット群ごとに、前記送信レジスタ(109)に格納し前記送信ポート(b)を介して前記記憶装置２に前記同期クロック信号と共にシリアル送信する。そして前記シリアル配列に続けてビット数Ｂの送信データ(D7〜D0)を前記送信レジスタに格納し、前記送信ポートを介して前記記憶装置２に前記同期クロック信号と共にシリアル送信する（図４，図７）。
【００３５】
そして前記制御手段(105)が、前記ダミービット(DO7〜DO5:0)の数より１少ないダミービット(DO7,DO6:0)，スタートビット(DO5:1)，制御コードビット(DO4,DO3:C1,C0)，アドレスデータビット(DO2〜DO0,DO7〜DO1:A9〜A0)および１個のダミービット(DO0:0)を、この順のシリアル配列で、ビット数Ｂと１以上の整数ｎとの積Ｂ×ｎのビット数のデータとして送信する。その際、該シリアル配列の先頭からビット数Ｂのビット群ごとに、前記送信レジスタに格納し前記送信ポートを介して前記記憶装置２に前記同期クロック信号と共にシリアル送信する。そしてこれに応答して前記記憶装置２が前記受信ポート(a)に与える信号を前記同期クロック信号に同期して前記受信レジスタ(110)にビット数Ｂのビット群として格納する。そして該受信レジスタの、最後尾の受信信号を表すビットが、前記アドレス受信完了(A0認識ビット：「0」)となると、その後に前記受信レジスタに格納されたビット数Ｂのビット群を受信データとして処理する（図５，図６）。このようにしてメモリ読み書き装置１は記憶装置２からデータを読み出す。
【００３６】
これによれば、データを記憶装置２に書き込むときの制御データがＢ×ｎ(8×2=16)、送信レジスタ(109)および記憶装置２の読み書きデータ単位がＢビットである。その結果、送信レジスタからｎ（2）回の制御データのデータ送信と、それに続けたビット数Ｂの書き込みデータの１回の送信により、記憶装置２に、その書き込み単位Ｂのビット数でデータの書き込みが行われる（図４，図７）。
【００３７】
記憶装置２から格納データを読み出すときには（図５，図６）、ＣＰＵ１から記憶装置２に送られる制御データが、書き込み時と同じくＢ×ｎであって、Ｂビットずつｎ回送出されるが、最後に送出されるＢビットは、最後尾がダミー１ビットで、その前がアドレスデータビットであって、該ダミー１ビットの直前がアドレスデータの最後のビットＡ０となる（図６の１３２）。これにより記憶装置２が該Ａ０を認識してＣＰＵ１に送出するアドレス受信完了(A0認識ビット：「0」)が、受信レジスタ(110)のＢ単位のデータの最後尾となり（図６の１３５）、受信レジスタ(110)の次のＢ単位のデータが、記憶装置２が読み出し送信したＢ単位のデータそのものとなる（図６の１３６）。したがって、記憶装置２が読み出し出力した１アドレスＢビット分のデータと、１回に受信レジスタ(110)に格納されるデータが１対１となる。つまり、ビットズレを生じない。その結果、受信レジスタに２回に分離して格納される読み出しデータを１アドレスＢビット分のデータに編成するデータ処理が不要になる。
【００３８】
すなわち実施例では、記憶装置２はアドレスデータの受信を完了するとアドレス受信完了(A0認識ビット：「0」)を返信し、１つのアドレスに１バイトデータを読み書きする構成を有する。メモリ読み書き装置１は、記憶装置２の該１バイトデータのビット数(=8)と同数ビット数の送信レジスタ(109)および該ビット数の受信レジスタ(110)、前記送信レジスタのデータを前記記憶装置２にシリアル送信する送信ポート(b)、前記記憶装置２がシリアル出力するデータを受信し前記受信レジスタに格納する受信ポート(a)、前記送信ポートおよび受信ポートを介する前記記憶装置２に対するシリアルデータ送受信のための同期クロック信号(SYNC CLK)を出力する同期クロック出力ポート(c)を有する。又メモリ読み書き装置１の制御手段（１０５）は、ダミービット(DO7〜DO5:0)，スタートビット(DO4:1)，制御コードビット(DO3,DO2:C1,C0)およびアドレスデータビット(DO1,DO0,DO7〜DO0:A9〜A0)を、この順のシリアル配列で、２バイト(16)として送信する。その際、該シリアル配列の先頭から１バイトのビット群ごとに、前記送信レジスタ(109)に格納し前記送信ポート(b)を介して前記記憶装置２に前記同期クロック信号と共にシリアル送信する。その際、該シリアル配列に続けて１バイトの送信データ(D7〜D0)を前記送信レジスタに格納し前記送信ポートを介して前記記憶装置２に前記同期クロック信号と共にシリアル送信することにより、前記記憶装置２に前記送信データを書き込む（図４，図７）。
【００３９】
そして制御手段(105)が、前記ダミービット(DO7〜DO5:0)の数より１少ないダミービット(DO7,DO6:0)，スタートビット(DO5:1)，制御コードビット(DO4,DO3:C1,C0)，アドレスデータビット(DO2〜DO0,DO7〜DO1:A9〜A0)および１個のダミービット(DO0:0)を、この順のシリアル配列で、２バイトとして送信する。その際、該シリアル配列の先頭から１バイトのビット群ごとに、前記送信レジスタに格納し前記送信ポートを介して前記記憶装置２に前記同期クロック信号と共にシリアル送信する。そしてこれに応答して前記記憶装置２が前記受信ポート(a)に与える信号を前記同期クロック信号に同期して前記受信レジスタ(110)に１バイトのビット群として格納する。その際、該受信レジスタの、１バイトの最後尾の受信信号を表すビットが、前記アドレス受信完了(A0認識ビット：「0」)となると、その後に前記受信レジスタに格納された１バイトのビット群を受信データとして処理することにより（図５，図６）、前記記憶装置２からデータを読み出す。
【００４０】
これによれば、データを記憶装置２に書き込むときの制御データが２バイト(8×2=16)、送信レジスタ(109)および記憶装置２の読み書きデータ単位が１バイトであるので、送信レジスタから２回の制御データのデータ送信と、それに続けた１バイトの書き込みデータの１回の送信により、記憶装置２に、その書き込み単位１バイトでデータの書き込みが行われる（図４，図７）。
【００４１】
記憶装置２から格納データを読み出すときには（図５，図６）、ＣＰＵ１から記憶装置２に送られる制御データが、書き込み時と同じく２バイトであって、１バイトずつ２回送出されるが、最後に送出される１バイトは、最後尾がダミー１ビットで、その前がアドレスデータビットであって、該ダミー１ビットの直前がアドレスデータの最後のビットＡ０となる（図６の１３２）。これにより記憶装置２が該Ａ０を認識してＣＰＵ１に送出するアドレス受信完了(A0認識ビット：「0」)が、受信レジスタ(110)の１バイトのデータの最後尾となり（図６の１３５）、受信レジスタ(110)の次の１バイトのデータが、記憶装置２が読み出し送信したバイト単位のデータそのものとなる（図６の１３６）。したがって、記憶装置２が読み出し出力した１アドレスの１バイトのデータと、１回に受信レジスタ(110)に格納されるデータが１対１となる。つまり、ビットズレを生じない。その結果、受信レジスタに２回に分離して格納される読み出しデータを１アドレスの１バイトのデータに編成するデータ処理が不要になる。
【００４２】
又前記送信データは８ビット幅、該送信データの直前に送信するデータのシリアル配列は、３個のダミービット(DO7〜DO5:0)，１個のスタートビット(DO4:1)，２個の制御コードビット(DO3,DO2:C1,C0)および１０個のアドレスデータビット(DO1,DO0,DO7〜DO0:A9〜A0)である。前記受信データは８ビット幅、該受信データを読み出すために送信するデータのシリアル配列は、２個のダミービット(DO7,DO6:0)，１個のスタートビット(DO5:1)，２個の制御コードビット(DO4,DO3:C1,C0)，１０個のアドレスデータビット(DO2〜DO0,DO7〜DO1:A9〜A0)および１個のダミービット(DO0:0)である。
【００４３】
又画像データが表す画像を用紙上に形成する作像装置(200)として、該作像装置の画像形成の制御を行うエンジン制御手段(510)、および、該エンジン制御手段(510)からの制御命令に従って、前記作像装置(200)のセンサおよび負荷に対する入出力制御を行うＩ／Ｏ制御手段(513)を備える。前記エンジン制御手段(510)が、プログラムメモリ(ROM 510-2)，アドレスデータの受信を完了するとアドレス受信完了を返信する前記記憶装置(2)としてのメモリ(NV-RAM 512)、および、該メモリに対してデータの読み書きを行い、前記プログラムメモリ(ROM 510-2)および前記記憶装置２であるメモリ((NV-RAM 512)に格納されたプログラムおよびデータに従って、前記Ｉ／Ｏ制御手段(513)に制御命令を与えて前記作像装置(200)による作像を制御する、上記メモリ読み書き装置(1)としてのメモリ読み書き装置（CPU 511）を備える。
【００４４】
又、画像データが表す画像を用紙上に形成する作像装置(200)は、該作像装置の画像形成の制御を行うエンジン制御手段(510)、および、ユーザが指定した作像条件の作像を前記エンジン制御手段(510)に指示し該エンジン制御手段(510)に対して画像データを入出力するシステムコントローラ(501)を備える。該システムコントローラ(501)が、プログラムメモリ(ROM 501-2)，アドレスデータの受信を完了するとアドレス受信完了を返信する前記記憶装置(2)としてのメモリ(NV-RAM 503)、および、該メモリ(NV-RAM 503)に対してデータの読み書きを行い、通信による画像処理指示ならびに前記プログラムメモリ(ROM 501-2)および前記記憶装置２であるメモリ(NV-RAM 503)に格納されたプログラムおよびデータに従って、前記エンジン制御手段(510)に対して画像データの送受信を行う、上記メモリ読み書き装置(1)としてのメモリ読み書き装置（CPU 502）を備える。
【００４５】
又、画像データが表す画像を用紙上に形成する作像装置(200)は、該作像装置の画像形成の制御を行うエンジン制御手段(510)および、該エンジン制御手段からの制御命令に従って、前記作像装置のセンサおよび負荷に対する入出力制御を行うＩ／Ｏ制御手段(513)を備える。Ｉ／Ｏ制御手段(513)は、プログラムメモリ(518)，アドレスデータの受信を完了するとアドレス受信完了を返信する前記記憶装置２としてのメモリ(NV-RAM 520)を含む。Ｉ／Ｏ制御手段(513)は更に、メモリ(NV-RAM 520)に対してデータの読み書きを行い、前記エンジン制御手段(510)からの制御命令ならびに前記プログラムメモリ(518)および前記記憶装置(2)としてのメモリ(NV-RAM 520)に格納されたプログラムおよびデータに従って、前記入出力制御を行う、上記メモリ読み書き装置(1)としてのメモリ読み書き装置(CPU 517)を備える。
【００４６】
以下、図とともに実施例の詳細な説明を行う。
【００４７】
図１に、本発明の一実施例のメモリ読み書き装置を装備した複合機能フルカラーデジタル複写機ＭＦ１の外観を示す。このフルカラー複写機は、大略で、自動原稿送り装置（ＡＤＦ）３２０と、操作ボード１０（図２）と、カラースキャナ３００と、カラープリンタ２００と、給紙バンク４００の各ユニットで構成されている。機内のシステムコントローラ５０１（図２）には、パソコンＰＣが接続したＬＡＮ（Local Area Network）が接続されている。また、機内のファクシミリコントローラ５０６（図２）は、交換機ＰＢＸ６０１および公衆通信網ＰＮ６０２を介して、ファクシミリ通信をすることが出来る。
【００４８】
プリンタ２００には、転写ユニットがあり、該転写ユニットには、無端ベルトである転写ベルト２０８がある。転写ベルト２０８は、３つの支持ローラＲ１，Ｒ２，Ｒ３と１つのテンションローラＲ４に掛け廻されており、反時計廻りに回動駆動される。テンションローラＲ４の近くに、画像転写後に転写ベルト２０８上に残留する残留トナーを除去する転写体クリーニングユニットＣＵがある。
【００４９】
１つの支持ローラＲ１ともう１つの支持ローラＲ２との間の転写ベルト２０８には、その移動方向に沿って、上流側からＢｋ（ブラック），Ｃ（シアン），Ｍ（マゼンタ）およびＹ（イエロー）の各色作像用の作像ユニットＩＭ１，ＩＭ２，ＩＭ３，ＩＭ４が装備され、これらの中にある各感光体ドラム２０２−１，２０２−２，２０２−３，２０２−４に、転写ベルト２０８を挟んで対向して、転写ローラ２０５−１、２０５−２，２０５−３，２０５−４がある。前記作像装置ＩＭ１〜ＩＭ４の上方には、各色感光体ドラム２０２−１〜２０２−４に画像形成のためのレーザ光を照射する光書込ユニット２５２がある。感光体ドラム２０２−１〜２０２−４を、帯電ローラ２０３−１、２０３−２，２０３−４，２０３−５が均一に帯電し、帯電面に光書込ユニット２５２が画像信号で変調したレーザを投射する。これによって生じた静電潜像を、現像器２０４が現像してトナー像とする。このトナー像が転写ベルト２０８に転写される。
【００５０】
転写ベルト２０８の下方には、搬送ベルト２１３がある。搬送ベルト２１３は、転写ベルト２０８上のトナー像を、用紙すなわちシート（転写紙）上に転写する。トナー像を転写した用紙は、搬送ベルト２１３で定着ユニット２１４に送り出される。搬送ベルト２１３および定着ユニット２１４の下方に、表面に画像を形成した直後の用紙を、裏面にも画像を記録するために表裏を反転して送り出すシート反転ユニットである両面ドライブユニット２２１がある。
【００５１】
操作ボード１０（図２）のスタートスイッチが押されると、原稿自動搬送装置（ＡＤＦ）３２０に原稿があるときは、それをスキャナ３００のコンタクトガラスＣＧ上に搬送してから、ＡＤＦ３２０に原稿が無いときにはコンタクトガラスＣＧ上に手置きの原稿を読むために直ちに、スキャナ３００を駆動し、スキャナ３００内の第１キャリッジＣＡ１および第２キャリッジＣＡ２を、読み取り走査駆動する。そして、第１キャリッジＣＡ１上の光源ＬＳからコンタクトガラスＣＧに光を発射するとともに原稿面からの反射光を第１キャリッジＣＡ１上の第１ミラーＭＲ１で反射して第２キャリッジＣＡ２に向け、第２キャリッジＣＡ２上のミラーＭＲ２で反射して結像レンズＦＬを通して読取りセンサであるＣＣＤＲＳに結像する。読取りセンサＲＳで得た画像信号に基づいてＢｋ，Ｃ，Ｍ，Ｙ各色記録データが生成される。
【００５２】
また、スタートスイッチが押されたときに、転写ベルト２０８の回動駆動が開始されるとともに、前記作像装置の各ユニットＩＭ１〜ＩＭ４の作像準備が開始され、そして各色作像の作像シーケンスが開始されて、各色用の感光体ドラム２０２−１〜２０２−４に各色記録データに基づいて変調された露光レーザが投射され、各色作像プロセスにより、各色トナー像が転写ベルト２０８上に一枚の画像として、重ね転写される。このトナー画像の先端が搬送ベルト２１３に進入するときに同時に先端が搬送ベルト２１３に進入するようにタイミングをはかって用紙がレジストローラ対２１２すなわち給送ローラから転写ベルト２１３に送り込まれ、これにより転写ベルト２０８上のトナー像が用紙に転写する。転写ベルト２０８には、転写ローラ２０５によって、トナーを転写する電圧が印加される。トナー像が移った用紙は定着ユニット２１４に送り込まれ、そこでトナー像が用紙に定着する。
【００５３】
なお、上述の用紙は、給紙バンク４００の給紙トレイ（給紙段又はカセットとも言う）２０９、２１０，２１１の直近上方の給紙ローラ２０９Ｒ１，２１０Ｒ１，２１１Ｒ１の１つを選択回転駆動し、給紙バンク４００に多段に備える給紙トレイ２０９〜２１１の１つからシートを繰り出し、分離ローラ２０９Ｒ２，２１０Ｒ２，２１１Ｒ２で１枚だけ分離して、縦配列の搬送コロユニット２０９Ｒ３，２１０Ｒ３，２１１Ｒ３に入れ、上方に搬送してプリンタ２００内の搬送路ＣＰに導き、搬送路ＣＰの搬送ローラ２１５でレジストローラ対２１２に搬送して用紙の先端をレジストローラ対２１２に突き当てて止めてから、前述のタイミングでレジストローラ対２１２および搬送ローラ２１５を回転駆動して搬送ベルト２１３に送り出されるものである。右側端の手差しトレイＴＲ上に用紙を差し込んで給紙することもできる。ユーザが手差しトレイＴＲ上に用紙を差し込んでいるときには、プリンタ２００が手差しトレイ部の給紙ローラＴＲ−Ｒを回転駆動して手差しトレイＴＲ上のシートの一枚を分離して手差し給紙路ＴＲ−Ｐに引き込み、同じくレジストローラ対２１２に突き当てて止める。
【００５４】
定着ユニット２１４で定着処理を受けて排出される用紙は、切換爪ＳＮで排出ローラＥＲに案内して図示を省略した排紙トレイ上にスタックする。または、切換爪ＳＮで両面ドライブユニット２２１に案内して、そこで反転して再び転写位置へと導き、裏面にも画像を記録して後、排出ローラＥＲで排紙トレイ上に排出する。一方、画像転写後の転写ベルト２０８上に残留する残留トナーは、転写体クリーニングユニットＣＵで除去し、再度の画像形成に備える。
【００５５】
図２に、図１に示す複合機能複写機ＭＦ１の電装系統のシステム構成を示す。電装システムは、画像形成装置ＭＦ１の全体制御を行うシステムコントローラ５０１、コントローラ５０１に接続された、画像形成装置ＭＦ１の操作ボード１０、画像データを記憶するＨＤＤ５１１、アナログ回線を使用して外部との通信を行う通信コントロール装置インターフェースボード５０４、ＬＡＮインターフェースボード５０５、汎用ＰＩＣバス５５２に接続された、ＦＡＸのコントロールユニット５０６、ＩＥＥＥ１３９４ボード、無線ＬＡＮボード、ＵＳＢボード等５０７と、ＰＣＩバス５５２でコントローラ５０１に接続されたエンジン制御部５１０、エンジン制御部５１０に接続された、画像形成装置のＩ／Ｏを制御するＩ／Ｏボード５１３、及び、コピー原稿（画像）を読込むスキャナーボード（ＳＢＵ：Sensor Board Unit）５１１、及び画像データが表わす画像光を感光体ドラム２０２−１〜２０２−４上に投射する（光書込みする）光書込ユニット（ＬＤＢ）２５２等で構成される。
【００５６】
原稿を光学的に読み取る読取ユニット３００は、原稿に対する原稿照明光源の走査を行い、ＣＣＤ５０８（ＲＳ）に原稿像を結像する。原稿像すなわち原稿に対する光照射の反射光をＣＣＤ５０８で光電変換してＲ，Ｇ，Ｂ画像信号を生成する。
【００５７】
通信コントロール装置インターフェースボード５０４は、装置ＭＦ１に不具合が発生した場合に外部の遠隔地診断装置（図示を省略）に即時に通報し、故障個所の内容，状況等をサービスマンが認識し早急に修理することを可能としている。また、それ以外に装置ＭＦ１の使用状況等の発信にも使用されている。
【００５８】
図２に示すＣＣＤ５０８は、３ラインカラーＣＣＤであり、ＥＶＥＮｃｈ（偶数画素チャンネル）／ＯＤＤｃｈ（奇数画素チャンネル）のＲ、Ｇ、Ｂ画像信号を生成し、ＳＢＵボード５０９のアナログＡＳＩＣ（Application Specific IC）５０９−１に入力する。ＳＢＵボード５０９にはアナログＡＳＩＣ５０９−１及び，ＣＣＤ、アナログＡＳＩＣの駆動タイミングを発生する回路５０９−２を備えている。ＣＣＤ５０８の出力は、アナログＡＳＩＣ５０９−１内部のサンプルホールド回路（図示を省略）により、サンプルホールドされその後、Ａ／Ｄ変換され、Ｒ、Ｇ、Ｂの画像データに変換し、且つシェーディング補正し、そして出力Ｉ／Ｆ（インターフェイス）５０９−３で画像データバス５０９−４を介して画像データ処理器ＩＰＰ（Image Processing Processor、以下では単にＩＰＰと記述）５１０−１に送出する。
【００５９】
ＩＰＰ５１０−１は画像処理をおこなうプログラマブルな演算処理手段であり、分離生成（画像が文字領域か写真領域かの判定：像域分離），地肌除去，スキャナガンマ変換，フィルタ，色補正，変倍，画像加工，プリンタガンマ変換および階調処理を行う。ＳＢＵ５０９からＩＰＰ５１０−１に転送された画像データは、ＩＰＰ５１０−１にて光学系およびデジタル信号への量子化に伴う信号劣化（スキャナ系の信号劣化）を補正され、フレームメモリ５２１に書き込まれる。
【００６０】
システムコントローラ５０１には、ＣＰＵ５０２，該ＣＰＵ５０２がシステムコントローラボードの制御を行うプログラムを格納したＲＯＭ５０１−２、ＣＰＵ５０２が使用する作業用メモリであるＳＲＡＭ５０１−３，リチウム電池を内蔵し、ＳＲＡＭ５０１−３のバックアップと時計を内蔵したＮＶ−ＲＡＭ５０３及び、システムコントローラ５０１のシステバス制御、フレームメモリ制御、ＦＩＦＯ等のＣＰＵ周辺を制御するＡＳＩＣ５０１−４及びそのインターフェース回路（図示を省略）等が搭載されている。
【００６１】
システムコントローラ５０１は、スキャナアプリケーション，ファクシミリアプリケーション，プリンタアプリケーションおよびコピーアプリケーション等の複数アプリケーションの機能を有し、システム全体の制御を行う。操作ボード１０の入力を解読して本システムの設定とその状態内容を操作ボード１０の表示部に表示する。
【００６２】
ＰＣＩバス５５２には多くのユニットが接続されており、画像データバス／制御コマンドバスで、画像データと制御コマンドが時分割で転送される。
【００６３】
通信コントロール装置インターフェースボード５０４は、通信コントロール装置５２２と、コントローラ５０１との通信インターフェースボードである。コントローラ５０１との通信は、全二重非同期シリアル通信で接続されている。通信コントロール装置５２２とは、ＲＳ−４８５インターフェース規格により、マルチドロップ接続されている。遠隔の管理システム（図示を省略）との通信は、この通信コントローラ装置インターフェースボード５０４を経由して実施される。
【００６４】
ＬＡＮインターフェースボード５０５は、社内ＬＡＮ６００に接続されている。社内ＬＡＮ６００とコントローラ５０１との通信インターフェースボードであり、ＰＨＹチップ（図示を省略）を搭載している。ＬＡＮインターフェースボード５０５とコントローラ５０１とは、ＰＨＹチップＩ／Ｆ及びＩ２ＣバスＩ／Ｆの標準的な通信インターフェースで接続されている。外部機器（図示を省略）との通信はこのＬＡＮインターフェースボード５０５を経由して実施される。
【００６５】
ＨＤＤ５５１は、システムのアプリケーションプログラムならびにプリンタ、作像プロセス機器の機器付勢情報を格納するアプリケーションデータベース、ならびに、読取り画像や書込み画像のイメージデータ、すなわち画像データ、ならびにドキュメントデータを蓄える画像データベースとして用いられる。物理インターフェース、電気的インターフェース共に、ＡＴＡ／ＡＴＡＰＩ−４に準拠したインターフェースでコントローラ５０１に接続されている。
【００６６】
操作ボード１０には、ＣＰＵ１０−１及びＲＯＭ１０−２，ＲＡＭ１０−３、ＬＣＤ及びキー入力を制御するＡＳＩＣ（ＬＣＤＣ）１０−４が搭載されている。ＲＯＭ１０−２にはＣＰＵ１０−１による操作ボード１０の入力読込み、及び表示出力を制御する、操作ボード１０の制御プログラムが書き込まれている。ＲＡＭ１０−３は、ＣＰＵ１０−１で使用する作業用メモリである。システムコントローラ５０１との通信により、パネルを操作して使用者がシステム設定の入力を行う入力と、使用者にシステムの設定内容，状態を表示する、表示および入力の制御を行っている。
【００６７】
システムコントローラ５０１のワークメモリ５０１−１から出力されたＢｋ，Ｃ，Ｍ，Ｙの各色の書込み信号（画像ＤＡＴＡ）は、光書込ユニット２５２に入力される。光書込ユニット２５２で書込み信号に基づくＬＤ電流制御（ＰＷＭ制御）が行われ、各ＬＤが書込み信号に対応して付勢（駆動、通電）される。
【００６８】
エンジン制御部５１０は、画像形成の制御すなわち作像制御を主として行い、ＣＰＵ５１１及び、画像処理を行うＩＰＰ５１０−１、ＣＰＵ５１１が複写およびプリントアウトを制御するため必要なプログラムを内蔵したＲＯＭ５１０−２、その制御に必要なＳＲＡＭ５１０−３、及びＮＶ―ＲＡＭ５１２を搭載している。ＮＶ−ＲＡＭ５１２にはＳＲＡＭ（図示を省略）と、電源ＯＦＦを検知して、ＥＥＰＲＯＭにストアするメモリ（図示を省略）を搭載している。また、他の制御を行なうＣＰＵとの信号の送受信を行なう、シリアルインターフェースも備えているＩ／Ｏ  ＡＳＩＣ５１０−４は、エンジン制御ボードが実装された、近くのＩ／Ｏ（カウンター、ファン、ソレノイド、モータ等（図示を省略））を制御するＡＳＩＣである。Ｉ／Ｏ制御部５１３とエンジン制御部５１０とは同期シリアルインターフェース接続されている。ＣＰＵ５１１が、本発明のメモリ読み書き装置の第１実施例である。
【００６９】
Ｉ／Ｏ制御部５１３は、エンジン制御部５１０からの制御命令ならびに、ＲＯＭ５１８に格納されたプログラムや不揮発性ＲＡＭであるＮＶ−ＲＡＭ５２０に格納されたプログラムやデータに従って、センサおよび負荷に対する入出力制御および電源装置の制御を行うＣＰＵ５１７と、ＣＰＵ５１７を動作させるためのプログラムを格納するＲＯＭ５１８と、ＣＰＵ５１７のワークメモリとして使用されるＲＡＭ５１９と、各負荷の動作状態や各動作モードにおける消費電力データを格納した消費電力テーブルや各動作モードにおける印刷処理に要する時間データを格納した印刷処理時間テーブルなどを記憶するＮＶ−ＲＡＭ５２０と、フルカラーデジタル複合機能複写機ＭＦ１の各種センサ５１６の入力読み込みおよび各種負荷の個々の駆動を行うＩ／Ｆ（インターフェース）５１５を備えている。
【００７０】
Ｉ／Ｏ制御部５１３は、エンジン制御５１０の画像読み込み、印刷，複写等のプロセス制御、シーケンス制御に伴う指示に従って、Ｐセンサ、Ｔセンサ等のアナログ制御，用紙センサの検出信号を参照するジャム検出，用紙搬送制御も含む画像形成装置ＭＦ１のＩ／Ｏ制御を行っており、各動作モードに応じてシーケンシャルに各種アクチュエータ（モータ、クラッチ、ソレノイド）を動作させる。
【００７１】
電源装置ＰＳＵ５１４は、画像形成装置ＭＦ１を制御する電源を供給するユニットである。メインＳＷのオン（閉）により、商用電源が供給される。その商用電源からＡＣ制御回路５４０に商用ＡＣが供給され、ＡＣ制御回路５４０により整流、平滑化のように制御されたＡＣ制御出力を用いて、ＤＣ電源装置ＰＳＵ５１４は、各制御基板に必要なＤＣ電圧を供給する。ＤＣ電源装置ＰＳＵ５１４により生成される定電圧を用いて各制御部のＣＰＵが動作している。ＡＣ制御回路５４０は、定着ユニット２１４のヒータに通電し定着温度を一定に維持する通電制御を行う交流通電回路（ヒータドライバ、図示を省略）がある。メインＳＷのオフからオンへの切り換わりにより、ＡＣ制御回路５４０によって、定着ユニット２１４のヒータには商用交流が供給され、ＤＣ電源装置５１４には直流電圧が印加される。これが待機モードである。この状態でコピー又は印刷の指示があると、システムコントローラ５０１が、エンジン制御部５１０にコピー又は印刷を指示し、エンジン制御部５１０がこれを開始する。エンジン制御部５１０がコピー又は印刷を実行している状態は動作モードであり、消費電力が大きい。
【００７２】
システムコントローラ５０１は、ユーザの指示を待つ待機モードが操作ボード１０に入力された設定時間経過すると、ＡＣ制御回路５４０およびＤＣ電源装置５１４を省エネモードに切り替える。すなわち、ＡＣ制御回路５４０ではヒータドライバへの交流供給を遮断し、ＤＣ電源装置５１４では、複写機ＭＦ１に対するユーザの直接のアクセス（操作ボード１０入力又はコピー又は印刷のための操作）もしくは外部（パソコン又はファクシミリ）からの画像要求又は印刷要求を認知し動作モードに復帰する電源操作を行う復帰用電気回路に認知動作用の電圧を供給する待機電源回路（図示を省略）を除くＤＣ出力用の電源回路（図示を省略）を、ＤＣ受電ライン（図示を省略）から遮断する。これによりシステムコントローラ５０１の動作電圧が消滅する。復帰用電気回路（図示を省略）は、省エネモードにおいてユーザ又は外部からのアクセスを認知すると、ＡＣ制御回路５４０およびＤＣ電源装置５１４を、上記待機モードに設定する。これによりシステムコントローラ５０１に動作電圧が加わる。
【００７３】
操作ボード１０には、液晶タッチパネル（図示を省略）のほかに、テンキー，クリア／ストップキー，スタートキー，初期設定キー，モード切換えキー，テスト印刷キー，電源キー等（図示を省略）がある。また、液晶タッチパネルの左側には、ＵＲＬ，メール文，ファイル名，フォルダ名等の入力，設定用ならびに短縮登録用の、平仮名を付記したアルファベットキーボード（図示を省略）がある。
【００７４】
液晶タッチパネルには、各種機能キーならびにエンジン３００およびコントローラ５０１の動作状態を示すメッセージなどが表示される。液晶タッチパネルには、「コピー」機能，「スキャナ」機能，「プリント」機能，「ファクシミリ」機能，「蓄積」機能，「編集」機能，「登録」機能およびその他の機能の選択用および実行中を表わす機能選択キーが表示される。機能選択キーで指定された機能に定まった入出力画面が表示され、例えば「複写」機能が指定されているときには、機能キーならびに部数及び画像形成装置の状態を示すメッセージが表示される。オペレータが液晶タッチパネルに表示されたキーにタッチすると、操作ボード１０はオペレータ入力として読み込み、選択された機能を示すキーを、指定中を表す灰色に反転表示する。また、機能の詳細を指定しなければならない場合（例えばページ印字の種類等）はキーにタッチする事で詳細機能の設定画面がポップアップ表示される。このように、液晶タッチパネルは、ドット表示器を使用している為、その時の最適な表示をグラフィカルに行う事が可能である。機能キーの中には、印刷色指定キー「黒（Ｂｋ）」，「フルカラー」，「自動色選択」，「青（Ｃ）」，「赤（Ｍ）」および「黄（Ｙ）」がある。
【００７５】
エンジン制御部５１０の、本発明のメモリ読み書き装置の第１実施例であるＣＰＵ５１１と、ＮＶ−ＲＡＭ５１２との、データ読み書きに関する接続および構成は、図３に示すものと同じである。すなわちＣＰＵ５１１は、図３に示すＣＰＵ１と同一構成、また、ＮＶ−ＲＡＭ５１２は、図３に示す記憶装置２と同一構成である。
【００７６】
ＣＰＵ５１１が、ＮＶ−ＲＡＭ５１２にデータを書き込むときの送信制御の内容は図４、図７とともに上記したメイン制御部１０５による送信制御の内容と同様である。しかし、ＣＰＵ５１１がＮＶ−ＲＡＭ５１２から格納データを読み出すシーケンスは、図６に示すものであって、図８とともに上記したものとは異なる。
【００７７】
図５に、本発明の一実施例であるＣＰＵ５１１がＮＶ−ＲＡＭ５１２からデータを読み出す場合の、ＣＰＵ５１１内のメイン制御部１０５の受信制御を示す。以下に、図６を参照して、ＣＰＵ５１１がＮＶ−ＲＡＭ５１２からデータを読み出す場合のＣＰＵ５１１内メイン制御部１０５の、動作シーケンスを説明する。
【００７８】
ＣＰＵ５１１のメイン制御部１０５はまず、ＣＰＵ５１１内の送信レジスタ１０９内に、第１バイト１３１の先頭２ビットとしてダミーデータを設定する。すなわち、図６の（ａ）に示す様に、ＤＯ７に"０"、ＤＯ６に"０"を格納する。つまり、図８の３ビットのダミーデータは２ビットに変更する。つぎのＤＯ５にスタートビット＝"１"、ＤＯ４に"Ｃ１"、ＤＯ３に"Ｃ０"、ＤＯ２に"Ａ９"、ＤＯ１に"Ａ８"、ＤＯ０に"Ａ７"を格納する（図５のステップＳ２１）。この第１バイト１３１をＳＹＮＣ＿ＣＬＫの立ち下りエッジに同期してＣＰＵ＿ＤＡＴＡ＿ＯＵＴ信号として記憶装置（ここではＮＶ−ＲＡＭ５１２）に送信する（ステップＳ２２、Ｓ２４）。この送信開始と同時に、ＣＰＵ５１１のメイン制御部１０５は、ＮＶ−ＲＡＭ５１２から受信するＣＰＵ＿ＤＡＴＡ＿ＩＮ信号を、ＳＹＮＣ＿ＣＬＫの立ち上りエッジに同期して取り込み受信レジスタ１１０に格納する（ステップＳ２２、Ｓ２３）。
【００７９】
ＮＶ−ＲＡＭ５１２は、アドレスＡ０を受信するまで、ＣＰＵ＿ＤＡＴＡ＿ＩＮ信号に"１"を送信するため、受信レジスタ１１０のＤＩ７からＤＩ０には、全て"１"が格納される。つまり、図６の（ｂ）に示すように、受信第１バイト１３４の全ビットが"１"であり、当該データ"１"はクリアされる（ステップＳ２５）。
【００８０】
ＣＰＵ５１１のメイン制御部１０５は次に、ＣＰＵ５１１内の送信レジスタ１０９内に、第２バイト１３２として、図６の（ａ）に示す様に、ＤＯ７に"Ａ６"、ＤＯ６に"Ａ５"、ＤＯ５に"Ａ４"、ＤＯ４に"Ａ３"、ＤＯ３に"Ａ２"、ＤＯ２に"Ａ１"、ＤＯ１に"Ａ０"、そして１個のダミーデータとしてＤＯ０に"０"、を格納し（ステップＳ２６）、この第２バイト１３２のデータビットをＳＹＮＣ＿ＣＬＫの立ち下りエッジに同期してＣＰＵ＿ＤＡＴＡ＿ＯＵＴ信号として、ＮＶ−ＲＡＭ５１２に送信する（ステップＳ２７、Ｓ２９）。この送信と同時に、ＣＰＵ５１１は、ＮＶ−ＲＡＭ５１２から受信するＣＰＵ＿ＤＡＴＡ＿ＩＮ信号をＳＹＮＣ＿ＣＬＫの立ち上りエッジに同期して取り込み受信レジスタ１１０に格納する（ステップＳ２７、Ｓ２８）。
【００８１】
受信レジスタ１１０のこの格納データすなわち受信第２バイト１３５は、図６の（ｂ）に示すように、ＤＩ７からＤＩ１までは、Ａ０検出ビットをＮＶ−ＲＡＭ５１２が検出する前、つまりＳＹＮＣ＿ＣＬＫの立ち上りエッジが１５回目前までのデータであるため、"１"が格納される。また１５回目のＳＹＮＣ＿ＣＬＫの立ち上りエッジで、ＮＶ−ＲＡＭ５１２はＡ０を認識し、ＮＶ−ＲＡＭ５１２は、アドレス受信完了をあらわすＡ０認識ビット＝"０"を、ＣＰＵ＿ＤＡＴＡ＿ＩＮ信号に出力する。ＣＰＵ５１１は、このＡ０認識ビット＝"０"をＳＹＮＣ＿ＣＬＫの１６回目の立ち上りエッジで検出する（ステップＳ３０のＹＥＳ）。よって、受信レジスタ１１０に格納した第２バイト１３５のＤＩ０には、図６の（ｂ）に示すように、Ａ０認識ビット＝"０"が格納される。ＮＶ−ＲＡＭ５１２は、Ａ０認識ビット＝"０"を出力した後、つまりＳＹＮＣ＿ＣＬＫの１６回目の立ち上りエッジより、ＮＶ−ＲＡＭ５１２内部のデータ格納エリア１１９内の、ＣＰＵ５１１より指定されたアドレスに格納されている、Ｄ７からＤ０の１バイトデータを出力する。ＳＹＮＣ＿ＣＬＫの１６回目の立ち上りエッジでＣＰＵ＿ＤＡＴＡ＿ＩＮ信号上にあるＡ０認識ビット"０"を受信した後の、受信レジスタ１１０のＤＩ７にはＤ７、ＤＩ６にはＤ６、ＤＩ５にはＤ５、ＤＩ４にはＤ４、ＤＩ３にはＤ３、ＤＩ２にはＤ２、ＤＩ１にはＤ１、ＤＩ０にはＤ０が格納され（ステップＳ３２〜Ｓ３５）、図６の（ｂ）に示す様に、ＮＶ−ＲＡＭ５１２が出力した、指定アドレスの１バイトのデータと、１回にＣＰＵ５１１の受信レジスタ１１０に格納されるこの第３バイトデータ１３６とが、１対１になる。つまり、ビットズレを発生しない。これは、１回目に送信レジスタ１０９に格納する第１バイト１３１内のＤＯ７，ＤＯ６にダミーデータを格納し、及び２回目に送信レジスタ１０９に格納する第２バイト１３２のＤＯ１のＡ０の次のＤＯ０にダミーデータビットを格納し、これら第１および第２バイトをＮＶ−ＲＡＭ５１２にＣＰＵ＿ＤＡＴＡ＿ＯＵＴ信号として出力したためである。尚、ＣＰＵ５１１がＡ０認識ビット＝"０"を検出しなかった場合（ステップＳ３０のＮＯ）、ＣＰＵ５１１は通信異常と判断し、通信を停止する（ステップＳ３１）。
【００８２】
図２に示す、システムコントローラ５０１のＣＰＵ５０２およびＩ／Ｏ制御部５１３のＣＰＵ５１７の、それぞれＮＶ−ＲＡＭ５０３およびＮＶ−ＲＡＭ５２０に対するデータの読み書きは、上述のエンジン制御部５１０のＣＰＵ５１１と同様である。なお、ＣＰＵ（５１１，５０２，５１７）がアクセスするメモリおよび他のデバイスを、アドレスデータの上位ビットＡ９，Ａ８で選択する場合、アクセス可能なメモリおよび他のデバイスの数は４以内である。そこで、４を超える実施形態では、アドレスデータをＡ１０〜Ａ０（１１ビット）とする。これによりアドレスデータが１ビット増える分、送信レジスタ１０９に設定する第１バイトデータ（１２０，１３１）は、先頭のダミービットを、上述の数（１２０では３、１３１では２）より、１少ない数とする。それ以外の、ＣＰＵのメモリ読み書きの機能構成および動作シーケンスは、上述のＣＰＵ５１１と同様である。
【符号の説明】
【００８３】
１０：操作ボード
１２０，１２３，１３１：送信レジスタ１０９に１回目に格納されるデータ
１２１，１２４，１３２：送信レジスタ１０９に２回目に格納されるデータ
１２２：送信レジスタ１０９に３回目に格納されるデータ
１２６，１３４：受信レジスタ１１０に最初に格納されるデータ
１２７，１３５：受信レジスタ１１０に２回目に格納されるデータ
１２８，１３６：受信レジスタ１１０に３回目に格納されるデータ
２００：カラープリンタ
２０４：帯電ローラ
２０５−１、２０５−２，２０５−３，２０５−４：転写ローラ
２０８：転写ベルト
２０９〜２１１：給紙トレイ
２１２：レジストローラ対
２１３：搬送ベルト
２１４：定着ユニット
３００：カラー原稿スキャナ
３２０：自動原稿供給装置
２５２：光書込ユニット
５１４：電源装置
ＰＣ：パソコン
ＰＢＸ：交換器
ＰＮ：通信回線
【先行技術文献】
【特許文献】
【００８４】
【特許文献１】特開平  ９−６９８４９号公報
【特許文献２】特開２００２−１４９３９６号公報
【特許文献３】特開２００７−１３３０８５号公報
【特許文献４】特開２００８−１０７９２４号公報。
【図１】
2010040035.tif 000003
【図２】
2010040035.tif 000004
【図３】
2010040035.tif 000005
【図４】
2010040035.tif 000006
【図５】
2010040035.tif 000007
【図６】
2010040035.tif 000008
【図７】
2010040035.tif 000009
【図８】
2010040035.tif 000010