(57)【要約】【課題】短いゲート長を加工可能にする半導体装置の製造方法を提供すること。【解決手段】半導体装置の製造方法の一形態は、シリコン基板２上にシリコン酸化膜３４を形成し、酸化膜３４上に所定幅Ｔ１を有する多結晶シリコン膜３５ａを形成し、少なくとも多結晶シリコン膜３５ａの両側部を酸化し、所定幅Ｔ１よりも狭い幅を有する酸化膜３４の部分を多結晶シリコン膜３５ａの下に残すように、酸化膜３４を、多結晶シリコン膜３５ａの酸化された部分と共にエッチングし、酸化された部分がエッチングされた多結晶シリコン膜３５ａをマスクとして、多結晶シリコン膜３５ａの両側のシリコン基板２の部分に不純物をイオン注入し、多結晶シリコン膜３５ａの両側に側壁絶縁膜１４を形成し、側壁絶縁膜１４が形成された多結晶シリコン膜３５ａをマスクとして、多結晶シリコン膜３５ａの両側のシリコン基板２の部分に不純物をイオン注入する、工程を有する。【選択図】図１８
2010263169.tif 000002
【特許請求の範囲】
【請求項１】
基板上に酸化膜を形成する工程と、
前記酸化膜上に所定の幅を有する多結晶シリコン膜を形成する工程と、
前記基板表面に対して酸化処理を行って、少なくとも前記多結晶シリコン膜の側部を酸化する工程と、
前記所定の幅よりも狭い幅を有する前記酸化膜の部分を前記多結晶シリコン膜の下に残すように、前記酸化膜を、前記多結晶シリコン膜の酸化された部分と共にエッチングする工程と、
を有する半導体装置の製造方法。
【請求項２】
前記酸化する工程は、前記多結晶シリコン膜の側部を、前記酸化膜に沿って他の部分よりも内方に向かって深く酸化する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチングする工程は、前記多結晶シリコン膜を、前記酸化膜との接合面から該接合面の対向面に向かうに従って、外方に向かって延びるようにエッチングする、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記酸化する工程は、熱酸化を用いる請求項１から３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記エッチングする工程は、等方性エッチングを用いる請求項１から４の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、微細加工技術を用いて半導体装置の製造が行われている。半導体装置の微細化は、例えば、動作速度の向上又は消費電力の低減を目的に用いられている。
【０００３】
微細加工の下限は、主に使用する露光装置の解像力によって定められる。そこで、より高い解像力を有する露光装置を新たに導入することにより、微細加工の下限を更に小さくすることができる。
【０００４】
一方、露光装置の解像力に頼ることなく、ＭＯＳトランジスタのゲート酸化膜をエッチングにより縮小して、ゲート酸化膜の長さを縮小する技術が開示されている（特許文献2）。また、ゲート酸化膜をエッチングしゲート酸化膜の長さを縮小した後に、ゲート電極とソースドレイン領域のシリコンをエッチングして、ゲート長を縮小する技術も開示されている（特許文献1）。
【０００５】
ＭＯＳトランジスタのゲート長を縮小すると、トランジスタの駆動に必要な電荷量と共にオン抵抗が低減されるので、トランジスタを高速駆動することによる副作用が抑えられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平３−１６２６６号公報
【特許文献２】特開平８−３２０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、トランジスタのゲート酸化膜をエッチングにより縮小してゲート酸化膜の微細化を行う従来の技術では、ゲート酸化膜の長さが縮小されても、ソース領域とドレイン領域との間が縮小されないために、ソース領域とドレイン領域との間の距離であるゲート長が縮小されない場合があった。また、ゲート酸化膜をエッチングしゲート酸化膜の長さを縮小した後に、ゲート電極とソースドレイン領域のシリコンをエッチングして、ゲート調を縮小する際には、エッチングストップ材が無く（選択エッチングプロセスでは無く）、時間制御のエッチングプロセスであるため、ゲート長の寸法の揺らぎが大きくなりやすくかつ、ソースドレイン領域のシリコンをエッチングしているために実効チャネル長の揺らぎも大きくなりやすく、サブミクロン世代のデバイスプロセスへの適用が困難な場合があった。
【０００８】
本明細書は、露光装置の解像力に頼ることなく短いゲート長の加工を可能とし、ゲート長の寸法揺らぎの小さい半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本明細書で開示する半導体装置の製造方法の一形態によれば、基板上に酸化膜を形成する工程と、上記酸化膜上に所定の幅を有する多結晶シリコン膜を形成する工程と、上記基板表面に対して酸化処理を行って、少なくとも上記多結晶シリコン膜の側部を酸化する工程と、上記所定の幅よりも狭い幅を有する上記酸化膜の部分を上記多結晶シリコン膜の下に残すように、上記酸化膜を、上記多結晶シリコン膜の酸化された部分と共にエッチングする工程と、を有する。
【発明の効果】
【００１０】
上述した半導体装置の製造方法の一形態によれば、露光装置の解像力に頼ることなく短いゲート長を加工可能にする。
【００１１】
本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。
【００１２】
前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、クレームされている本発明を制限するものではない。また、本発明の技術範囲は、後述する実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【図面の簡単な説明】
【００１３】
【図１】本明細書に開示する半導体装置の一実施形態を示す断面図である。
【図２】図１のＰチャンネルＭＯＳトランジスタの拡大断面図である。
【図３】本明細書に開示する半導体装置の製造方法の工程を説明する図（その１）である。
【図４】本明細書に開示する半導体装置の製造方法の工程を説明する図（その２）である。
【図５】本明細書に開示する半導体装置の製造方法の工程を説明する図（その３）である。
【図６】本明細書に開示する半導体装置の製造方法の工程を説明する図（その４）である。
【図７】本明細書に開示する半導体装置の製造方法の工程を説明する図（その５）である。
【図８】本明細書に開示する半導体装置の製造方法の工程を説明する図（その６）である。
【図９】本明細書に開示する半導体装置の製造方法の工程を説明する図（その７）である。
【図１０】本明細書に開示する半導体装置の製造方法の工程を説明する図（その８）である。
【図１１】本明細書に開示する半導体装置の製造方法の工程を説明する図（その９）である。
【図１２】本明細書に開示する半導体装置の製造方法の工程を説明する図（その１０）である。
【図１３】本明細書に開示する半導体装置の製造方法の工程を説明する図（その１１）である。
【図１４】本明細書に開示する半導体装置の製造方法の工程を説明する図（その１２）である。
【図１５】本明細書に開示する半導体装置の製造方法の工程を説明する図（その１３）である。
【図１６】本明細書に開示する半導体装置の製造方法の工程を説明する図（その１４）である。
【図１７】本明細書に開示する半導体装置の製造方法の工程を説明する図（その１５）である。
【図１８】図１１〜図１５の工程における要部の拡大断面図である。
【図１９】本明細書に開示する半導体装置の実施形態の一変形例のＰチャンネルトランジスタを示す断面図である。
【図２０】多結晶シリコン膜の酸化時間と酸化膜厚との関係を示す図である。
【図２１】酸化膜のエッチング時間とエッチング量との関係を示す図である。
【図２２】多結晶シリコン膜の熱酸化時間と酸化膜のゲート縮小長との関係を示す図である。
【発明を実施するための形態】
【００１４】
以下、本明細書で開示する半導体装置の好ましい一実施形態（以下、本実施形態ともいう）を、図１及び図２を用いて説明する。
【００１５】
図１は、本明細書に開示する半導体装置の一実施形態を示す断面図である。図２は、図１のＰチャンネルＭＯＳトランジスタの拡大断面図である。
【００１６】
本実施形態の半導体装置１は、ｐ型のシリコン基板２と、このシリコン基板２上においてｎ型不純物が拡散されて形成されたＮウェル３及びｐ型不純物が拡散されて形成されたＰウェル４を有する。Ｎウェル３及びＰウェル４それぞれは、周囲が素子分離絶縁膜３２によって囲まれている。
【００１７】
また、Ｎウェル３の周囲には、平面視したＮウェル３を取り囲むように、ｎ型不純物が拡散された埋め込み拡散領域５がチャネルストップ領域として形成される。同様に、Ｐウェル４の周囲には、平面視したＰウェル４を取り囲むように、ｐ型不純物が拡散された埋め込み拡散領域６がチャネルストップ領域として形成される。
【００１８】
Ｎウェル３には、ＰチャンネルＭＯＳトランジスタ１０が配置される。
【００１９】
ＰチャンネルＭＯＳトランジスタ１０は、図２に示すように、ゲート絶縁膜１１と、ゲート１２と、ｐ型不純物が低濃度に拡散されたソース／ドレインエクステンション領域１３と、側壁絶縁膜１４と、ｐ型不純物が拡散されたソース／ドレイン領域１４とを有する。
【００２０】
図２に示すように、ゲート１２は、ゲート絶縁膜１１の上に形成される。ゲート１２は、ゲート酸化膜１１との接合面から該接合面の対向面に向かうに従って、外方に向かって延びた後、幅が一定に形成されており、両側がアンダーカットされている。このアンダーカットされている部分は、外方に向かって凹状に湾曲している。ゲート１２は、幅Ｔ１を有する。幅Ｔ１は、ゲートの幅が一定となっている部分の寸法である。
【００２１】
ゲート絶縁膜１１は、幅Ｔ１よりも狭い幅Ｔ２を有する。
【００２２】
ゲート１２の上には、ゲート電極として機能するシリサイド層１６ｂが配置される。
【００２３】
ソース／ドレインエクステンション領域１３は、ゲート絶縁膜１１の外側のシリコン基板２の表面部分に形成される。
【００２４】
側壁絶縁膜１４は、ゲート１２及びゲート酸化膜１１の側壁を覆うように形成される。
【００２５】
ソース／ドレイン領域１５は、側壁絶縁膜１４の外側のシリコン基板２の表面部分に形成される。ソース／ドレイン領域１５の上には、ソース電極／ドレイン電極として機能するシリサイド層１６ａが配置される。
【００２６】
また、Ｎウェル３には、ＰチャンネルＭＯＳトランジスタ１０のバックゲートとなるＮウェルコンタクト領域１７が配置される。コンタクト領域１７は、Ｎ型の不純物拡散層１８とその上に配置されるシリサイド層１６ｃとを有する。
【００２７】
図１に示すように、Ｐウェル４には、ＮチャンネルＭＯＳトランジスタ２０が配置される。ＮチャンネルＭＯＳトランジスタ２０は、図２に示すＰチャンネルＭＯＳトランジスタ１０と同様の構造を有する。
【００２８】
具体的には、ＮチャンネルＭＯＳトランジスタ２０は、ゲート絶縁膜２１と、ゲート２２と、ｎ型不純物が低濃度に拡散されたソース／ドレインエクステンション領域２３と、側壁絶縁膜２４と、ｎ型不純物が拡散されたソース／ドレイン領域２５とを有する。ゲート２２は、幅Ｔ１を有し、ゲート絶縁膜２１は幅Ｔ２を有する。
【００２９】
また、ＮチャンネルＭＯＳトランジスタ２０は、ソース電極／ドレイン電極として機能するシリサイド層２６ａ、及びゲート電極として機能するシリサイド層２６ｂを有する。
【００３０】
Ｐウェル４には、ＮチャンネルＭＯＳトランジスタ２０のバックゲートとなるＰウェルコンタクト領域２７が配置される。コンタクト領域２７は、Ｐ型の不純物拡散層２８とその上に配置されるシリサイド層２６ｃとを有する。
【００３１】
また、第１絶縁膜３７が、ＰチャンネルＭＯＳトランジスタ１０と、ＮチャンネルＭＯＳトランジスタ２０と、コンタクト領域１７、２７と、素子分離絶縁膜３２を覆うように配置される。
【００３２】
更に、第２絶縁膜３８が、第１絶縁膜３７を覆うように配置される。更にまた、第３絶縁膜３９が、第２絶縁膜３８を覆うように配置される。第３絶縁膜３９の上面は平坦に形成される。以降、一般的な半導体集積回路の配線形成工程を経て、トランジスタが完成する（図示せず）。
【００３３】
上述した本実施形態の半導体装置１によれば、ソースエクステンション領域とドレインエクステンション領域との間の距離であるゲート長が、ゲートの幅Ｔ１よりも短い。トランジスタ１０、２０は、ゲート長が短いので、トランジスタ１０、２０の駆動に必要な電荷量と共にオン抵抗が低減されるため、トランジスタ１０，２０を高速駆動することによる副作用が抑えられる。従って、トランジスタ１０，２０は高速駆動され得る。
【００３４】
次に、上述した半導体装置の製造方法の好ましい一実施形態（以下、本実施形態ともいう）を、図３〜図１８を用いて以下に説明する。
【００３５】
まず、図３に示すように、ｐ型のシリコン基板２上に保護膜３０としてのシリコン酸化膜が形成される。保護膜３０は、後述する素子分離絶縁膜が形成される際の窒化ケイ素膜の変形に伴う応力の緩和又はイオン注入の際のシリコン基板への損傷の防止等の働きを有する。保護膜３０の厚さは、適宜設定できるが、本実施形態では、５ｎｍとする。
【００３６】
そして、保護膜３０上に窒化ケイ素膜３１が形成される。窒化ケイ素膜３１は、後述する素子分離絶縁膜を形成する際に利用される。窒化ケイ素膜３１の厚さは、適宜設定できるが、本実施形態では、１００ｎｍとする。
【００３７】
次に、図４に示すように、フォトリソグラフィ技術を用い、窒化ケイ素膜３１及び保護膜３０がパターニングされる。
【００３８】
そして、窒化ケイ素膜３１及び保護膜３０が除去された部分に、保護膜３０ａとしてのシリコン酸化膜が形成される。保護膜３０ａの厚さは、適宜設定できるが、本実施形態では、１５ｎｍとする。
【００３９】
次に、全面にスピンコート法により、フォトレジスト膜（図示せず）が形成される。そして、フォトリソグラフィ技術を用いて、Ｎウェルを形成する領域に開口部を有するフォトレジスト膜（図示せず）が形成される。
【００４０】
そして、フォトレジスト膜をマスクとして、シリコン基板２内にｎ型不純物がイオン注入される。この後、フォトレジスト膜が除去される。
【００４１】
本実施形態ではこのｎ型不純物として、リンを用いる。また、本実施形態では、リンイオンの入射エネルギーを２００ｋｅＶとし、イオン注入密度を４．０Ｅ１２ｃｍ-2とする。
【００４２】
そして、シリコン基板２がアニールされて、注入されたリン原子が拡散されると共に活性化される。このようにして、図５に示すように、Ｎウェル３が形成される。
【００４３】
次に、全面にスピンコート法により、フォトレジスト膜（図示せず）が形成される。そして、フォトリソグラフィ技術を用いて、ｎ型不純物の埋め込み拡散領域を形成する領域に開口部を有するフォトレジスト膜（図示せず）が形成される。
【００４４】
そして、フォトレジスト膜をマスクとして、シリコン基板２内にｎ型不純物がイオン注入される。この後、フォトレジスト膜が除去される。
【００４５】
本実施形態ではこのｎ型不純物として、リンを用いる。また、本実施形態では、リンイオンの入射エネルギーを４５ｋｅＶとし、イオン注入密度を１．５Ｅ１３ｃｍ-2とする。このようにして、図６に示すように、埋め込み拡散領域５がＮウェル３の周囲に形成される。
【００４６】
同様の工程を用いて、ホウ素イオンがシリコン基板２にイオン注入されることによって、図６に示すように、ｐ型不純物の埋め込み拡散領域６が形成される。本実施形態では、ホウ素イオンの入射エネルギーを３０ｋｅＶとし、イオン注入密度を９．０Ｅ１３ｃｍ-2とする。
【００４７】
次に、図７に示すように、素子分離絶縁膜３２としてのシリコン酸化膜が、保護膜３０ａが形成された部分に熱酸化によって形成される。シリコン酸化膜である保護膜３０ａは、素子分離絶縁膜３２と一体化する。素子分離絶縁膜３２は、窒化ケイ素膜３２が形成されている部分には選択的に形成されない。素子分離絶縁膜３２は、いわゆるフィールド酸化膜である。
【００４８】
本実施形態では、素子分離絶縁膜３２は、酸素を含む雰囲気下において、温度が１０００℃で形成される。素子分離絶縁膜３２の厚さは、適宜設定できるが、本実施形態では、４００ｎｍとする。また、この熱酸化によって埋め込み拡散領域６の不純物が拡散する。
【００４９】
そして、素子分離絶縁膜３２間に形成される窒化ケイ素膜３２及び保護膜３０が除去された後、この除去された部分に保護膜３３としてのシリコン酸化膜が形成される。本実施形態では、保護膜３３は、酸素を含む雰囲気下において、温度が９５０℃で形成される。保護膜３３の厚さは、適宜設定できるが、本実施形態では、３０ｎｍとする。
【００５０】
次に、全面にスピンコート法により、フォトレジスト膜（図示せず）が形成される。そして、フォトリソグラフィ技術を用いて、Ｐウェルを形成する領域に開口部を有するフォトレジスト膜（図示せず）が形成される。
【００５１】
そして、フォトレジスト膜をマスクとして、シリコン基板２内にｐ型不純物がイオン注入される。この後、フォトレジスト膜が除去される。
【００５２】
本実施形態ではこのｐ型不純物として、ホウ素を用いる。また、本実施形態では、ホウ素イオンの入射エネルギーを１６０ｋｅＶとし、イオン注入密度を８．０Ｅ１２ｃｍ-2とする。このようにして、図８に示すように、埋め込み拡散領域６の内側の領域にＰウェル４が形成される。
【００５３】
次に、保護膜３３が除去された後、図９に示すように、シリコン酸化膜３４が、シリコン基板２上の素子分離絶縁膜３２が形成されていない部分に形成される。このシリコン酸化膜３４は、後にゲート酸化膜１１を構成する。
【００５４】
本実施形態では、シリコン酸化膜３４は、酸素を含む雰囲気下において、温度が１０００℃で形成される。シリコン酸化膜３４の厚さは、適宜設定できるが、本実施形態では、１５ｎｍとする。
【００５５】
そして、不純物がドープされた多結晶シリコン膜３５が、全面に形成される。多結晶シリコン膜３５は、後にゲートを形成する。多結晶シリコン膜３５の厚さは、適宜設定できるが、本実施形態では、３００ｎｍとする。
【００５６】
そして、保護膜３６としてのシリコン酸化膜が、多結晶シリコン膜３５の上を覆うように形成される。本実施形態では、保護膜３６は、酸素を含む雰囲気下において、温度が９５０℃で形成される。保護膜３６の厚さは、適宜設定できるが、本実施形態では、３０ｎｍとする。
【００５７】
次に、全面にスピンコート法により、フォトレジスト膜（図示せず）が形成される。そして、フォトリソグラフィ技術を用いて、Ｎウェル３の領域に開口部を有するフォトレジスト膜（図示せず）が形成される。
【００５８】
そして、フォトレジスト膜をマスクとして、Ｎウェル３の表面領域にトランジスタの閾値電圧制御のためのｐ型不純物がイオン注入される。この後、フォトレジスト膜が除去される。
【００５９】
本実施形態ではこのｐ型不純物として、ホウ素を用いる。また、本実施形態では、ホウ素イオンの入射エネルギーを１１０ｋｅＶとし、イオン注入密度を１．０Ｅ１２ｃｍ-2とする。このようにして、Ｎウェル３の表面領域に、ｐ型不純物が注入される。
【００６０】
そして、図１０に示すように、保護膜３６に酸化膜が堆積されて膜厚が増加される。本実施形態では、シリコン酸化膜である保護膜３６の膜厚が１５０ｎｍに増加される。
【００６１】
次に、図１１及び図１８（Ａ）に示すように、フォトリソグラフィ技術を用い、保護膜３６及び多結晶シリコン膜３５がパターニングされて、保護膜３６ａと多結晶シリコン膜３５ａとが積層した積層体１０ａがシリコン酸化膜３４上に形成される。保護膜３６ａ及び多結晶シリコン膜３５ａは、共に所定の幅Ｔ３を有する。多結晶シリコン膜３５ａは、後にゲート１２を形成する。
【００６２】
図１８（Ａ）に示すように、多結晶シリコン膜３５ａは、接合面Ｊ１を介して、シリコン酸化膜３４と接合している。また、多結晶シリコン膜３５ａは、接合面Ｊ２を介して、保護膜３６ａと接合している。接合面Ｊ２は、接合面Ｊ１の対向面である。
【００６３】
同時に、所定の幅Ｔ３を有する保護膜３６ｂと多結晶シリコン膜３５ｂとが積層した積層体２０ａがシリコン酸化膜３４上に形成される。多結晶シリコン膜３５ｂは、後にゲート２２を形成する。
【００６４】
次に、シリコン基板２の表面に対して酸化処理が行われる。この酸化処理方法は、熱酸化法、又は、Ｏ2ガス又はＯ3ガスを用いたプラズマ酸化法、又は、酸性溶液を用いたケミカル酸化法等を用いることができる。
【００６５】
本実施形態では、熱酸化法を用いる。この熱酸化法の詳細は後述する。
【００６６】
そして、図１２及び図１８（Ｂ）に示すように、多結晶シリコン膜３５ａの両側部及びシリコン基板２の表面部分が熱酸化される。この熱酸化によって、シリコン酸化膜３４は、多結晶シリコン膜３５ａを両側から包み込むように成長する。
【００６７】
図１８（Ｂ）に示すように、熱酸化された多結晶シリコン膜３５ａの側部は、点線Ｐで示される酸化前の側部表面に対して、内方に向かって酸化される。また、酸化された多結晶シリコン膜３５ａの側部では、点線Ｐで示される酸化前の側部表面に対して、外方に向かってシリコン酸化膜が成長する。
【００６８】
また、図１８（Ｂ）に示すように、多結晶シリコン膜３５ａの両側部は、Ｎウェル３と多結晶シリコン膜３５ａとの間に位置するシリコン酸化膜３４の部分に沿って他の部分よりも内方に向かって深く酸化される。これは、多結晶シリコン膜３５ａとシリコン酸化膜３４との接合面Ｊ１では、多結晶シリコン膜３５ａ及びシリコン基板２からのシリコンの供給及びシリコン酸化膜３４を介した酸素の供給が共に豊富なためである。
【００６９】
酸化された後の多結晶シリコン膜３６ａは、シリコン酸化膜３４との接合面Ｊ１から該接合面Ｊ１の対向面Ｊ２に向かうに従って、外方に向かって延びている。その結果、多結晶シリコン膜３６ａは、その両側がアンダーカットされた形状となる。このアンダーカットされている部分は、外方に向かって凹状に湾曲している。
【００７０】
また、Ｎウェル３が形成されているシリコン基板２の表面部分も、点線Ｑで示される酸化前の表面に対して、内方に向かって熱酸化される。また、酸化されたシリコン基板２の表面部分では、点線Ｑで示される酸化前の表面に対して、外方に向かってシリコン酸化膜が成長する。その結果、多結晶シリコン膜３６ａと対向するＮウェル３の部分は、多結晶シリコン膜３６ａに向かって凸状の形状を有する。
【００７１】
同時に、Ｐウェル４上でも、図１２に示すように、多結晶シリコン膜３５ｂの両側部及びシリコン基板２の表面部分が熱酸化される。
【００７２】
次に、図１３及び図１８（Ｃ）に示すように、シリコン酸化膜３４がエッチングされて、ゲート酸化膜１１及びゲート１２が形成される。
【００７３】
具体的には、シリコン酸化膜３４は、上記所定の幅Ｔ３よりも狭い幅Ｔ２を有するシリコン酸化膜３４の部分を多結晶シリコン膜３５ａの下に残すようにエッチングされる。また、このエッチングによって、酸化膜３４の一部分である多結晶シリコン膜３５ａの酸化された部分及びシリコン基板２の酸化された部分も同時にエッチングされる。
【００７４】
具体的には、多結晶シリコン膜３５ａは、酸化された部分がエッチングされて、シリコン酸化膜３４との接合面Ｊ１から該接合面Ｊ１の対向面Ｊ２に向かうに従って、外方に向かって延びた後、幅が一定に形成される。このようにして、幅Ｔ１を有するゲート１２が形成される。ここで、幅Ｔ１は、ゲート１２の幅が一定の部分の寸法である。幅Ｔ１は、幅Ｔ３（図１１参照）を有する多結晶シリコン膜の酸化膜厚を適宜設定することによって調節される。
【００７５】
また、シリコン酸化膜３４はエッチングされて、幅Ｔ２を有するゲート酸化膜１１が形成される。幅Ｔ２は、シリコン酸化膜３４のエッチング量を調節することによって適宜調節される。
【００７６】
シリコン酸化膜３４のエッチング方法は、異方性エッチング又は等方性エッチングを用いることができる。異方性エッチングとしては、例えば、ドライエッチング又はアルカリ性溶液を用いたウェットエッチングが挙げられる。等方性エッチングとしては、例えば、酸性溶液を用いたウエットエッチングが挙げられる。
【００７７】
本実施形態では、ウエットエッチングを用いた等方性エッチングを用いる。ウエットエッチングを用いた等方性エッチングでは、多結晶シリコン膜３５ａの側部の酸化された部分及びシリコン基板２の表面の酸化された部分がほぼ同じエッチング速度でエッチングされる。また、エッチング溶液が、多結晶シリコン膜３５ａのアンダーカットされた部分の内方にも周り込むので、ゲート酸化膜１１を形状精度良くエッチングできる。この際、多結晶シリコン膜３５ａがアンダーカットされた形状を有するので、シリコン基板２と多結晶シリコン膜３５ａとの間の部分へのエッチング溶液の供給及びエッチング生成物の拡散が良好となる。従って、ゲート酸化膜１１が加工精度良く形成される。
【００７８】
等方性エッチングの好ましいウェットエッチング条件の詳細は後述する。
【００７９】
同時に、Ｐウェル４上でも、ゲート酸化膜２１及びゲート２２が形成される。
【００８０】
そして、全面に、保護膜（図示せず）としてのシリコン酸化膜が形成される。この保護膜の厚さは、適宜設定できるが、本実施形態では、５ｎｍとする。
【００８１】
次ぎに、全面にスピンコート法により、フォトレジスト膜（図示せず）が形成される。そして、フォトリソグラフィ技術を用いて、Ｎウェル３のＰチャンネルＭＯＳトランジスタを形成する領域に開口部を有するフォトレジスト膜（図示せず）が形成される。
【００８２】
そして、フォトレジスト膜の開口部内において、酸化された部分がエッチングされた多結晶シリコン膜であるゲート１２をマスクとして、ゲート１２の両側のシリコン基板２の部分にｐ型不純物がイオン注入される。この後、フォトレジスト膜が除去される。
【００８３】
本実施形態ではこのｐ型不純物として、２フッ化ホウ素を用いる。また、本実施形態では、２フッ化ホウ素イオンの入射エネルギーを２０ｋｅＶとし、イオン注入密度を１．０Ｅ１３ｃｍ-2とする。
【００８４】
このようにして、図１４及び図１８（Ｄ）に示すように、ソース／ドレインエクステンション領域１３が自己整合的に形成される。
【００８５】
ゲート１２を形成する多結晶シリコン膜は、熱酸化後のウエットエッチングによって、ゲート酸化膜１１の縮小と共に、幅Ｔ３から幅Ｔ１に幅が縮小されている。また、ゲート１２は、両側がアンダーカットされた形状を有する。従って、ｐ型不純物は、ゲート酸化膜１１のすぐ外側までイオン注入される。
【００８６】
続いて、全面にスピンコート法により、フォトレジスト膜（図示せず）が形成される。そして、フォトリソグラフィ技術を用いて、Ｐウェル４のＮチャンネルＭＯＳトランジスタを形成する領域に開口部を有するフォトレジスト膜（図示せず）が形成される。
【００８７】
そして、フォトレジスト膜の開口部内において、酸化された部分がエッチングされた多結晶シリコン膜であるゲート２２をマスクとして、ゲート２２の両側のシリコン基板２の部分にｎ型不純物がイオン注入される。この後、フォトレジスト膜が除去される。
【００８８】
本実施形態ではこのｎ型不純物として、リンを用いる。また、本実施形態では、リンイオンの入射エネルギーを２０ｋｅＶとし、イオン注入密度を２．０Ｅ１３ｃｍ-2とする。
【００８９】
このようにして、図１４及び図１８（Ｄ）に示すように、ソース／ドレインエクステンション領域２３が自己整合的に形成される。
【００９０】
ゲート２２を形成する多結晶シリコン膜は、熱酸化後のウエットエッチングによって、ゲート酸化膜２１の縮小と共に、幅Ｔ３から幅Ｔ１に幅が縮小されている。更に、ゲート２２は、両側がアンダーカットされた形状を有する。従って、ｎ型不純物も、ゲート酸化膜２１のすぐ外側までイオン注入される。
【００９１】
次に、ＣＶＤ法によりシリコン酸化膜を形成し、このシリコン酸化膜をエッチングすることによって、図１５及び図１８（Ｅ）に示すように、多結晶シリコン膜であるゲート１２の両側に側壁絶縁膜１４が形成される。同時に、ゲート２２の両側にも側壁絶縁膜２４が形成される。
【００９２】
そして、全面に保護膜（図示せず）としてのシリコン酸化膜が形成される。この保護膜の厚さは、適宜設定できるが、本実施形態では、５ｎｍとする。
【００９３】
次ぎに、全面にスピンコート法により、フォトレジスト膜（図示せず）が形成される。そして、フォトリソグラフィ技術を用いて、Ｎウェル３のＰチャンネルＭＯＳトランジスタ及びＰウェルコンタクト領域を形成する領域に開口部を有するフォトレジスト膜（図示せず）が形成される。
【００９４】
そして、フォトレジスト膜の開口部内において、側壁絶縁膜１４が形成された多結晶シリコン膜であるゲート１２をマスクとして、ゲート１２の両側のシリコン基板２の部分にｐ型不純物がイオン注入される。この後、フォトレジスト膜が除去される。
【００９５】
本実施形態ではこのｐ型不純物として、２フッ化ホウ素を用いる。また、本実施形態では、２フッ化ホウ素イオンの入射エネルギーを２０ｋｅＶとし、イオン注入密度を３．０Ｅ１５ｃｍ-2とする。
【００９６】
このようにして、図１６に示すように、ソース／ドレイン領域１５が自己整合的に形成される。また、不純物拡散層２８が形成される。
【００９７】
続いて、全面にスピンコート法により、フォトレジスト膜（図示せず）が形成される。そして、フォトリソグラフィ技術を用いて、Ｐウェル４のＮチャンネルＭＯＳトランジスタ及びＮウェルコンタクト領域を形成する領域に開口部を有するフォトレジスト膜（図示せず）が形成される。
【００９８】
そして、フォトレジスト膜の開口部内において、側壁絶縁膜２４が形成された多結晶シリコン膜であるゲート２２をマスクとして、ゲート２２の両側のシリコン基板２の部分にｎ型不純物がイオン注入される。この後、フォトレジスト膜が除去される。
【００９９】
本実施形態ではこのｎ型不純物として、ヒ素を用いる。また、本実施形態では、ヒ素イオンの入射エネルギーを３０ｋｅＶとし、イオン注入密度を１．０Ｅ１５ｃｍ-2とする。
【０１００】
このようにして、図１６に示すように、ソース／ドレイン領域２５が自己整合的に形成される。また、不純物拡散層１８が形成される。
【０１０１】
次に、スパッタリング法により、全面にチタン膜（図示せず）が形成される。チタン膜の厚さは、適宜設定できるが、本実施形態では、３３ｎｍとする。そして、アニールを行うことにより、シリコン基板２の表面のシリコン原子とチタン原子とを反応させた後、シリコン原子と未反応のチタン原子が除去される。本実施形態では、このアニールは、温度を７５０℃とし、時間を９０秒とする。
【０１０２】
そして、更にアニールを行うことにより、ソース／ドレイン領域１５の表面のシリコン原子とチタン膜のチタン原子とを反応させて、シリサイド層１６ａが形成される。また、ゲート１２の表面のシリコン原子とチタン膜のチタン原子とを反応させて、シリサイド層１６ｂが形成される。更に、不純物拡散層１７の表面のシリコン原子とチタン膜のチタン原子とを反応させて、シリサイド層１６ｃが形成される。本実施形態では、このアニールは、温度を８５０℃とし、時間を３０秒とする。
【０１０３】
同時に、ソース／ドレイン領域２５の表面のシリコン原子とチタン膜のチタン原子とを反応させて、シリサイド層２６ａが形成される。また、ゲート２２の表面のシリコン原子とチタン膜のチタン原子とを反応させて、シリサイド層２６ｂが形成される。更に、不純物拡散層２７の表面のシリコン原子とチタン膜のチタン原子とを反応させて、シリサイド層２６ｃが形成される。
【０１０４】
次に、図１に示すように、ＣＶＤ法により全面に第１絶縁膜３７としてのシリコン酸窒化膜が形成される。第１絶縁膜３７の厚さは、適宜設定できるが、本実施形態では、２００ｎｍとする。
【０１０５】
そして、ＣＶＤ法により、第１絶縁膜３７上に、第２絶縁膜３８としてのシリコン酸化膜が形成される。第２絶縁膜３８の厚さは、適宜設定できるが、本実施形態では、３００ｎｍとする。
【０１０６】
更に、スピンオングラス（ＳＯＧ）法により、第２絶縁膜３８上に、第３絶縁膜３９としてのシリコン酸化膜が形成される。第３絶縁膜３９の厚さは、適宜設定できるが、本実施形態では、２４０ｎｍとする。また、この第３絶縁膜３９は、ＳＯＧ溶液が塗布された後、熱処理により形成される。熱処理の条件は、温度を４５０℃とし、時間を３０分とする。
【０１０７】
このようにして、図１に示す半導体装置１が形成される。以降、一般的な半導体集積回路の配線工程を経て、半導体装置が完成する（図示せず）。
【０１０８】
次に、図１２の熱酸化法の詳細を以下に説明する。
【０１０９】
熱酸化の温度は、７５０℃〜１１５０℃の範囲の温度で酸化を行うことが好ましい。熱酸化の温度が７５０℃よりも低いと、熱酸化速度が低いのでスループットが悪くなる。一方、熱酸化の温度が１１５０℃よりも高いと、不純物の拡散が大きくなり且つシリコン基板２等に熱による損傷が生じるおそれがある。
【０１１０】
具体的な熱酸化の温度は、上記範囲の中で、好ましい酸化速度に応じて適宜設定される。例えば、酸化膜厚の制御は、酸化温度が低い方が酸化速度が低いので、制御がし易い場合がある。
【０１１１】
熱酸化に用いるガスは、酸素、又は、酸素及び水素、又は水蒸気を用いることが好ましい。また、上記のガスに加えて、Ｎ2又はＨＣｌを添加しても良い。
【０１１２】
熱酸化に用いるガス流量は、好ましい酸化速度に応じて適宜設定される。ガス流量は、例えば、酸素を０．８４５Ｐａ・ｍ3／ｓ（５ｓｌｍ）、水素を１．６９Ｐａ・ｍ3／ｓ（１０ｓｌｍ）とすることができる。
【０１１３】
熱酸化に用いる圧力は、好ましい酸化速度に応じて適宜設定される。圧力は、例えば、常圧を用いることができる。以上が熱酸化法の説明である。
【０１１４】
なお、シリコン基板２内における不純物の拡散を抑制したい場合には、比較的低温で酸化処理を行うプラズマ酸化法又はケミカル酸化法を用いることが好ましい。また、酸化膜厚を特に小さく抑えたい場合にも、低温で行う酸化方法を用いることが好ましい。以上が、酸化法の説明である。
【０１１５】
次に、図１３の等方性エッチングの好ましいウェットエッチング条件の詳細を以下に説明する。
【０１１６】
本実施形態では、等方性エッチングのウエットエッチングは、フッ化水素酸を含むエッチング溶液を用いて行う。具体的には、本実施形態では、フッ化水素の水溶液を用いる。
【０１１７】
フッ化水素酸を含むエッチング溶液は、フッ化水素の濃度が０．０１体積％〜２０体積％の範囲、特に１体積％〜５体積％の範囲にあることが好ましい。フッ化水素の濃度が０．０１体積％よりも低いと、エッチング速度が低いのでスループットが悪くなる。一方、フッ化水素の濃度が２０体積％よりも高いと、エッチング速度が高くなるのでエッチングの制御が難しくなるおそれがある。具体的なフッ化水素の濃度は、上記範囲の中で、好ましいエッチング速度に応じて適宜設定される。
【０１１８】
ウエットエッチングに用いる温度は、好ましいエッチング速度に応じて適宜設定される。温度は、例えば、室温を用いることができる。
【０１１９】
ウエットエッチングの時間は、好ましいゲート長１１の幅Ｔ２に応じて適宜設定される。ウエットエッチングの時間は、多結晶シリコン膜３５ａの側部の酸化された部分及びシリコン基板２の表面の酸化された部分を除去し得る時間よりも長くすることが好ましい。以上が、ウェットエッチング条件の説明である。
【０１２０】
上述した本実施形態の半導体装置の製造方法によれば、ゲート及びゲート酸化膜の幅を縮小すると共に、ソースエクステンション領域とドレインエクステンション領域との間の距離であるゲート長を短く形成できる。従って、本実施形態を用いれば、製造に用いる露光装置の解像力を上回る微細加工を行うことができる。
【０１２１】
また、本実施形態によれば、ゲート酸化膜が精度良く微細加工される。
【０１２２】
また、多結晶シリコン膜３５ａ、３５ｂを熱酸化した後に、フッ化水素水溶液を用いて等方性エッチングしているので、多結晶シリコン膜３５ａ、３５ｂの酸化された部分のみがエッチングされる。多結晶シリコン膜３５ａ、３５ｂの熱酸化による酸化膜厚の制御は精度高く行えるので、ゲート１２のエッチング加工精度は高い。例えば、本実施形態のように熱酸化後の多結晶シリコン膜３５ａ、３５ｂを等方性エッチングする方法は、多結晶シリコン膜３５ａ、３５ｂを例えばフッ硝酸水溶液を用いて直接エッチングする場合（例えば、特許文献１など）よりもエッチングの加工精度が高い。
【０１２３】
従って、ゲート１２を加工精度良く形成できる。従って、半導体装置が精度良く微細加工ができる。
【０１２４】
上述した本実施形態により製造される半導体装置１が有するＭＯＳトランジスタ１０，２０は、ゲート１２，２２がアンダーカットされた部分を有しており、この部分には側壁絶縁膜１４，２４の一部分が埋め込まれている。そこで、このアンダーカットされた部分に埋め込まれた側壁絶縁膜１４，２４の一部分も、ゲート酸化膜１１，２１の一部分と考えることができる。
【０１２５】
そこで、図１に示すＭＯＳトランジスタ１０，２０を、ゲート１２，２２がアンダーカットされていない場合と比べてみる。
【０１２６】
図１に示すＭＯＳトランジスタ１０，２０では、ゲート１２，２２がアンダーカットされた部分は、シリコン基板２の表面とゲート１２，２２との間隔が、ゲート酸化膜１１，２１の部分よりも大きい。従って、ＭＯＳトランジスタ１０，２０は、ゲート１２，２２がアンダーカットされていないＭＯＳトランジスタと比べて、静電容量が小さくなることが分かる。
【０１２７】
従って、図１に示すＭＯＳトランジスタ１０，２０は、ゲート１２，２２がアンダーカットされていないＭＯＳトランジスタの場合と比べて、トランジスタの駆動に必要な電荷量が低減されることになる。
【０１２８】
次に、上述した本実施形態の半導体装置１の変形例を、図１９を用いて以下に説明する。
【０１２９】
図１９は、本明細書に開示する半導体装置の実施形態の一変形例のＰチャンネルＭＯＳトランジスタ５０を示す断面図である。
【０１３０】
図１９に示すＰチャンネルＭＯＳトランジスタ５０は、ゲート１２のアンダーカットされた部分が空洞１８になっている。空洞１８は、ゲート１２と、ゲート酸化膜１１と、ソース／ドレイン領域１６ａと、側壁絶縁膜１４とによって囲まれた領域である。この空洞１８は、減圧されていることが好ましく、特に真空となっていることが好ましい。
【０１３１】
ＰチャンネルＭＯＳトランジスタ５０は、シリコン基板２の表面とゲート１２，２２との間の静電容量が更に低減される。従って、トランジスタの駆動に必要な電荷量が更に低減される。なお、この空洞は、ＮチャンネルＭＯＳトランジスタにも設けても良い。変形例の半導体装置のその他の構造は、上述した実施形態と同様である。
【０１３２】
本発明では、上述した本明細書に開示した半導体装置及びその製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。例えば、図１に示す半導体装置１には、配線層又はプラグ等を適宜配置しても良い。ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとを相補うように接続してＣＭＯＳを形成しても良い。
【０１３３】
次に、本明細書に開示する半導体装置の製造方法における酸化する工程の実験例を、図２０を用いて以下に説明する。ただし、本発明はかかる実験例に制限されるものではない。
【０１３４】
図２０は、多結晶シリコン膜３５ａ、３５ｂの熱酸化時間と酸化膜厚との関係を示す図である。
【０１３５】
図２０では、横軸が酸化時間を示し、縦軸が酸化膜厚を示す。また、熱酸化の酸化温度をパラメータとして、７５０℃〜９５０℃の間で５０℃の間隔で５水準の測定を行った。
【０１３６】
酸化膜厚は、酸化温度の増加と共に増加する。また、単位時間当たりの酸化膜厚の増加量である酸化速度は、酸化温度の増加と共に増加する。
【０１３７】
図２０に示すように、例えば、酸化温度９５０℃で熱酸化を行った場合には、酸化時間１０分当たりにおける酸化膜厚の増加量は０．１μｍ程度である。酸化温度を低くすれば、酸化膜厚の増加量は更に小さくなる。従って、多結晶シリコン膜３５ａ、３５ｂの熱酸化による酸化膜厚の制御が精度高く行えることが分かる。
【０１３８】
次に、本明細書に開示する半導体装置の製造方法におけるエッチングする工程の実験例を、図２１を用いて以下に説明する。ただし、本発明はかかる実験例に制限されるものではない。
【０１３９】
図２１は、多結晶シリコン３５ａ、３５ｂが酸化された酸化膜のエッチング時間とエッチング量との関係を示す図である。エッチング方法として、フッ化水素の水溶液の等方性エッチングを用いた。
【０１４０】
図２１では、横軸がエッチング時間を示し、縦軸がエッチング量を示す。また、フッ化水素濃度をパラメータとして、１体積％及び５体積％の２水準の測定を行った。
【０１４１】
酸化膜のエッチング量は、フッ化水素濃度の増加と共に増加する。また、単位時間当たりのエッチング量の増加量であるエッチング速度は、フッ化水素濃度の増加と共に増加する。
【０１４２】
次に、本明細書に開示する半導体装置の製造方法におけるゲート酸化膜の幅のエッチング量の実験例を、図２２を用いて以下に説明する。ただし、本発明はかかる実験例に制限されるものではない。
【０１４３】
図２２は、多結晶シリコン膜の熱酸化時間と酸化膜のゲート縮小長との関係を示す図である。ここで、ゲート酸化膜の幅のエッチング量は、幅Ｔ３（図１１参照）と幅Ｔ２（図１３参照）との差を意味する。図２２に示す測定結果は、上述した熱酸化条件で図１２に示す熱酸化を行った後、図１３に示すエッチングを行って得たものである。
【０１４４】
図２２では、横軸が酸化時間を示し、縦軸がゲート酸化膜の幅のエッチング量を示す。また、熱酸化の酸化温度をパラメータとして、７５０℃〜９５０℃の間で５０℃の間隔で５水準の測定を行った。
【０１４５】
また、エッチング方法は、フッ化水素濃度が５体積％の水溶液を用いた。エッチング時間は、図１８（Ｂ）に示す多結晶酸化膜３５ａの側部に形成されたシリコン酸化膜が除去される時間とした。
【０１４６】
図２２に示すように、例えば、酸化温度９５０℃で熱酸化を行った場合には、酸化時間１０分当たりにおけるゲート酸化膜の幅のエッチング量は０．１８μｍ程度である。酸化温度を低くすれば、ゲート酸化膜の幅のエッチング量は更に小さくなる。従って、ゲート酸化膜の幅のエッチング量の制御が精度高く行えることが分かる。
【０１４７】
また、ゲート酸化膜の幅のエッチング量を適宜調節することによって、図１２に示す熱酸化によって形成されたシリコン酸化膜をエッチングすることにより、熱酸化前のシリコン酸化膜（図１１参照）のみにより形成されるゲート酸化膜を形成することができる。また、ゲート酸化膜の幅のエッチング量を適宜調節することによって、図１２に示す熱酸化によって形成されたシリコン酸化膜を一部残した状態で、ゲート酸化膜を形成することもできる。
【０１４８】
ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。
【０１４９】
以上の上述した実施形態及びその変形例に関し、更に以下の付記を開示する。
【０１５０】
（付記１）
基板上に酸化膜を形成する工程と、
前記酸化膜上に所定の幅を有する多結晶シリコン膜を形成する工程と、
前記基板表面に対して酸化処理を行って、少なくとも前記多結晶シリコン膜の側部を酸化する工程と、
前記所定の幅よりも狭い幅を有する前記酸化膜の部分を前記多結晶シリコン膜の下に残すように、前記酸化膜を、前記多結晶シリコン膜の酸化された部分と共にエッチングする工程と、
を有する半導体装置の製造方法。
【０１５１】
（付記２）
前記酸化する工程は、前記多結晶シリコン膜の側部を、前記酸化膜に沿って他の部分よりも内方に向かって深く酸化する付記１に記載の半導体装置の製造方法。
【０１５２】
（付記３）
前記エッチングする工程は、前記多結晶シリコン膜を、前記酸化膜との接合面から該接合面の対向面に向かうに従って、外方に向かって延びるようにエッチングする、付記２に記載の半導体装置の製造方法。
【０１５３】
（付記４）
前記酸化する工程は、熱酸化を用いる付記１から３の何れか一項に記載の半導体装置の製造方法。
【０１５４】
（付記５）
前記酸化する工程は、７５０℃〜１１５０℃の範囲の温度で熱酸化を行う付記４に記載の半導体装置の製造方法。
【０１５５】
（付記６）
前記酸化する工程は、酸素又は水蒸気を用いて熱酸化を行う付記４又は５に記載の半導体装置の製造方法。
【０１５６】
（付記７）
前記エッチングする工程は、等方性エッチングを用いる付記１から６の何れか一項に記載の半導体装置の製造方法。
【０１５７】
（付記８）
前記エッチングする工程は、フッ化水素酸を含むエッチング溶液を用いて等方性エッチングを行う付記７に記載の半導体装置の製造方法。
【０１５８】
（付記９）
前記フッ化水素酸を含むエッチング溶液は、フッ化水素の濃度が０．０１体積％〜２０体積％の範囲にある付記８に記載の半導体装置の製造方法。
【０１５９】
（付記１０）
前記エッチングする工程の後に、
酸化された部分がエッチングされた前記多結晶シリコン膜をマスクとして、前記多結晶シリコン膜の両側の前記基板の部分に不純物をイオン注入する工程と、
前記多結晶シリコン膜の両側に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜が形成された前記多結晶シリコン膜をマスクとして、前記多結晶シリコン膜の両側の前記基板の部分に不純物をイオン注入する工程と、
を有する付記１から９の何れか一項に記載の半導体装置の製造方法。
【符号の説明】
【０１６０】
１    半導体装置
２    シリコン基板
３    Ｎウェル
４    Ｐウェル
５    埋め込み拡散領域
６    埋め込み拡散領域
１０    ＰチャンネルＭＯＳトランジスタ
１１    ゲート絶縁膜
１２    ゲート
１３    ソース／ドレインエクステンション領域
１４    側壁絶縁膜
１５    ソース／ドレイン領域
１６ａ、１６ｂ、１６ｃ    シリサイド層
１７    Ｎウェルコンタクト領域
１８    Ｎウェルコンタクト用不純物拡散層
２０    ＮチャンネルＭＯＳトランジスタ
２１    ゲート絶縁膜
２２    ゲート
２３    ソース／ドレインエクステンション領域
２４    側壁絶縁膜
２５    ソース／ドレイン領域
２６ａ、２６ｂ、２６ｃ    シリサイド層
２７    Ｐウェルコンタクト領域
２８    Ｐウェルコンタクト用不純物拡散層
３０    保護膜
３１    窒化ケイ素膜
３２    素子分離絶縁膜
３３    保護膜
３４    シリコン酸化膜
３５    多結晶シリコン膜
３６    保護膜
３７    第１絶縁膜
３８    第２絶縁膜
３９    第３絶縁膜
【図１】
2010263169.tif 000003
【図２】
2010263169.tif 000004
【図３】
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【図４】
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【図５】
2010263169.tif 000007
【図６】
2010263169.tif 000008
【図７】
2010263169.tif 000009
【図８】
2010263169.tif 000010
【図９】
2010263169.tif 000011
【図１０】
2010263169.tif 000012
【図１１】
2010263169.tif 000013
【図１２】
2010263169.tif 000014
【図１３】
2010263169.tif 000015
【図１４】
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【図１５】
2010263169.tif 000017
【図１６】
2010263169.tif 000018
【図１７】
2010263169.tif 000019
【図１８】
2010263169.tif 000020
【図１９】
2010263169.tif 000021
【図２０】
2010263169.tif 000022
【図２１】
2010263169.tif 000023
【図２２】
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