(57)【要約】【課題】ソフトスタート機能により入力側の回路の急激な負荷変動を抑制する。【解決手段】入力電圧VINを供給する入力回路21とシステム22との間に配置されスイッチとして機能するPMOSトランジスタQ1を備える。コンパレータ110は、入力電圧VINを所定の参照電圧と比較して過電圧の発生を判定し、過電圧検出の検出がないときは動作信号としてHレベルを出力する。ソフトスイッチング制御回路130は、コンパレータ110から出力されるHレベルをイネーブル信号として起動し、PMOSトランジスタQ1を徐々にオンにする。【選択図】図1
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【特許請求の範囲】
【請求項１】
システムへの過電圧流入を防止してシステムを保護する過電圧保護回路であって、
入力電圧を供給する入力回路と前記システムとの間に配置されスイッチとして機能する半導体トランジスタで構成された第1スイッチ手段と、
前記入力電圧を所定の参照電圧と比較して過電圧の発生を判定するとともに過電圧検出の検出がないときは動作信号を出力するコンパレータと、
前記コンパレータから出力される動作信号をイネーブル信号として起動し、前記第1スイッチ手段のソースゲート間電圧を徐々に拡大させて前記第1スイッチ手段を徐々にオンにするソフトスイッチング制御回路と、を備える
ことを特徴とする過電圧保護回路。
【請求項２】
請求項1に記載の過電圧保護回路において、
前記コンパレータと前記ソフトスイッチング制御回路との間には前記コンパレータからの前記動作信号を遅延させる遅延回路が設けられている
ことを特徴とする過電圧保護回路。
【請求項３】
請求項1または請求項2に記載の過電圧保護回路において、
前記コンパレータは過電圧検出時には過電圧検出信号を出力し、
前記ソフトスイッチング制御回路と前記入力回路との間には、前記コンパレータから出力される過電圧検出信号に対応してオフになる第2スイッチ手段が設けられている
ことを特徴とする過電圧保護回路。
【請求項４】
請求項1から請求項3のいずれかに記載の過電圧保護回路において、
前記第1スイッチ手段は、第1のPMOSトランジスタであり、
前記第1PMOSトランジスタのソースゲート間にはプルアップ抵抗が設けられている
ことを特徴とする過電圧保護回路。
【請求項５】
請求項1から請求項4のいずれかに記載の過電圧保護回路において、
前記第1スイッチ手段は、第1のPMOSトランジスタであり、
前記第1PMOSトランジスタのソースゲート間には第1の容量素子が設けられている
ことを特徴とする過電圧保護回路。
【請求項６】
請求項4または請求項5に記載の過電圧保護回路において、
前記プルアップ抵抗と並列に第3のスイッチ手段が設けられ、
前記第3スイッチ手段は、前記コンパレータからの過電圧検出信号に対応してONになる
ことを特徴とする過電圧保護回路。
【請求項７】
請求項1から請求項6のいずれかに記載の過電圧保護回路において、
前記第1スイッチ手段と前記システムとの間から分岐して接地電位に繋がる分岐配線に第4のスイッチ手段が設けられ、
前記第4スイッチ手段は、前記コンパレータからの過電圧検出信号に対応してONになる
ことを特徴とする過電圧保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は過大な入力電圧からシステムを保護する過電圧保護回路に関し、特に低耐圧の素子を用いてソフトスタート機能を実現する方法に関する。
【背景技術】
【０００２】
過大な入力電圧からシステムを保護するため、入力には過電圧保護回路が搭載される。
ここで、過電圧保護回路は、想定される過電圧入力に耐えられる耐圧の回路で構成される必要があった。
また、入力とシステムとの間に挿入されるスイッチをオンさせる際の入力側の負荷を減らすためにシステムへの突入電流を抑える制御が必要になってきている。
過電圧保護回路としては、例えば、特許文献1（特開2008-182802号公報）に開示されている。
【０００３】
図12に、関連技術として、従来の過電圧保護回路を示す。
従来の過電圧保護回路は、入力回路21とシステム22とを切り離すためのPMOSトランジスタQ1と、入力電圧VINを監視するための分圧抵抗R1、R2と、入力電圧VINの過電圧判定をするコンパレータ11と、比較基準電圧を生成する分圧抵抗R3、R4、R5と、入力抵抗RINと、クランプ回路12と、を備える。
そして、入力回路21と分圧抵抗R1、R2との間に入力側バイパスコンデンサCINが配設され、また、PMOSトランジスタQ1とシステム22との間に出力側バイパスコンデンサCOUTが配設されている。
【０００４】
なお、コンパレータ11、クランプ回路12および分圧抵抗R3、R4、R5は、集積化によりLSIとして構成している。
また、クランプ回路12及び入力抵抗RINを使用することで定電圧出力であるクランプ電圧VCを生成し、コンパレータ11の基準電圧にも使用している。
【０００５】
このような構成において、コンパレータ11による過電圧判定で入力電圧VINが過電圧になったことが検出されると、PMOSトランジスタQ1はオフにされる。
これにより、システム22には過電圧が印加されないようになる。
また、コンパレータ11による過電圧判定において、入力電圧VINが過電圧を超えないと判定される場合、PMOSトランジスタQ1はオンにされ、システム22に電圧が供給される。
【０００６】
この動作を図13のタイミングチャートに示す。
図13は、入力電圧VINの電位と、PMOSトランジスタQ1のゲート電圧VGと、出力電圧VOUTと、の直流的な電位関係を示す図である。
入力電圧VINが徐々に上昇し、時刻T00にて動作開始電圧に達すると、コンパレータ11はPMOSトランジスタQ1をONにすべく、PMOSトランジスタQ1のゲート電圧VGをLレベルにする。すると、PMOSトランジスタQ1がONになり、出力電圧VOUTがシステム22に供給される。
また、入力電圧VINが上がりすぎ、時刻T01にてコンパレータ11が過電圧を検出した場合、PMOSトランジスタQ1をオフにすべく、ゲート電圧VGをHレベルとする。すると、PMOSトランジスタQ1がオフし、システム22への電圧供給が停止される。
【０００７】
ここで、図12の過電圧保護回路では、クランプ回路12を介在させることにより、入力電圧VINよりも低耐圧の素子を使用してLSI側の回路を構成できる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開2008-182802号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、図12に示す従来の過電圧保護回路では、次に示すような問題がある。
図14および図15は、図12の従来の過電圧保護回路における過渡的な電位関係を詳細に説明するための図である。
まず、図14に、過電圧が検出されないレベルの入力電圧VINが供給される状態において、PMOSトランジスタQ1のゲート電圧VGと、出力電圧VOUTと、の過渡的な電位関係を示す。
入力電圧VINの供給が開始されると、コンパレータ11によりPMOSトランジスタQ1のゲート電圧VGをすぐにオンさせる（時刻T10）。
これにより、出力電圧VOUTがシステム22に供給される。
ただし、PMOSトランジスタQ1を急激にONにすると、出力側バイパスコンデンサCOUTへの突入電流IINが発生し、入力電圧VINの電圧レベルがドロップしてしまう。
近年の機器では、入力側の電源回路により過電流判定され入力が遮断されたり、出力電流が制限されているため、上記のような突入電流IINによる電圧ドロップが生じると入力側の電源回路に大きな負荷がかかってしまい、回路故障や誤作動の原因となる。
【００１０】
また、図15は、過電圧が検出されるレベルの入力電圧VINが供給される場合において、PMOSトランジスタQ1のゲート電圧VGと、出力電圧VOUTと、の過渡的な電位関係を示す図である。
急峻な入力電圧VINの立ち上りがあり、時刻T20において過電圧が検出された場合でも、PMOSトランジスタQ1の応答が急峻な入力電圧VINの立ち上りに追従できない。PMOSトランジスタQ1がオフになるのが時刻T20から遅れた時刻T21になってしまう。すると、出力電圧VOUTに入力電圧の過電圧が漏れてしまう。このように過電圧保護回路10の応答が遅すぎると過電圧がシステム22に印加されてしまう。
【課題を解決するための手段】
【００１１】
本発明の過電圧保護回路は、システムへの過電圧流入を防止してシステムを保護する過電圧保護回路であって、入力電圧を供給する入力回路と前記システムとの間に配置されスイッチとして機能する半導体トランジスタで構成された第1スイッチ手段と、前記入力電圧を所定の参照電圧と比較して過電圧の発生を判定するとともに過電圧検出の検出がないときは動作信号を出力するコンパレータと、前記コンパレータから出力される動作信号をイネーブル信号として起動し、前記第1スイッチ手段のソースゲート間電圧を徐々に拡大させて前記第1スイッチ手段を徐々にオンにするソフトスイッチング制御回路と、を備えることを特徴とする。
【発明の効果】
【００１２】
このような構成によれば、ソフトスタート機能により入力側の回路の急激な負荷変動を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】第1実施形態に係るソフトスタート機能付き過電圧保護回路を示す図。
【図２】ソフトスイッチング制御回路の構成を示す図。
【図３】ソフトスイッチング制御回路の動作による配線L1を流れる電流ISFTおよびPMOSトランジスタQ1のゲートにかかる電圧VG1の波形を示す図。
【図４】過電圧が検出されないレベルの入力電圧VINが供給される状態において、第1実施形態の動作を示す図。
【図５】過電圧が検出されるレベルの入力電圧VINが供給される場合において、PMOSトランジスタQ1のゲート電圧VG1と、出力電圧VOUTと、の電位関係を示す図。
【図６】低電圧領域においてコンパレータから不安定な信号が出力される場合を示す図。
【図７】ソフトスイッチング制御回路の変形例を示す図。
【図８】変形例1に係るソフトスイッチング制御回路140の動作による電流ISFTおよびPMOSトランジスタQ1のゲート電圧VG1の波形を示す図。
【図９】第1実施形態において、PMOSトランジスタQ1がフルオンした後に過電圧が発生する場合の動作を説明するための図。
【図１０】第2実施形態に係る過電圧保護回路を示す図。
【図１１】第2実施形態の動作を説明するための図。
【図１２】関連技術として、従来の過電圧保護回路を示す図。
【図１３】図12の過電圧保護回路において、入力電圧VINの電位と、PMOSトランジスタQ1のゲート電圧VGと、出力電圧VOUTと、の直流的な電位関係を示す図。
【図１４】図12の過電圧保護回路における過渡的な電位関係を詳細に説明するための図。
【図１５】図12の過電圧保護回路における過渡的な電位関係を詳細に説明するための図。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図示するとともに図中の各要素に付した符号を参照して説明する。
（第1実施形態）
本発明の過電圧保護回路に係る第1実施形態について説明する。
図1は、第1実施形態に係るソフトスタート機能付き過電圧保護回路を示す図である。
過電圧保護回路100は、入力回路21とシステム22を切り離すためのPMOSトランジスタQ1（第1スイッチ手段）と、入力電圧VINを監視するための分圧抵抗R1、R2と、入力電圧VINの過電圧判定をするコンパレータ110と、比較基準電圧を生成する分圧抵抗R3、R4、R5と、入力抵抗RINと、クランプ回路12と、を備えている。
【００１５】
さらに、本第1実施形態では、起動時回路安定待ちをする立ち上り遅延回路120と、PMOSトランジスタQ1のソフトスイッチングを実現するためのソフトスイッチング制御回路130と、PMOSトランジスタQ1をオフさせるためのプルアップ抵抗RUPと、過電圧ではない時にオン／過電圧時にオフしてソフトスイッチング制御回路130を過電圧印加から守るためのNMOSトランジスタQ2（第2スイッチ手段）と、急峻な過電圧入力に対してもPMOSトランジスタQ1のオフを維持できるようにする容量素子CGSと、を備える。
【００１６】
ここで、容量素子CGSは、PMOSトランジスタQ1のソースとゲートとの間に配置されている。
また、プルアップ抵抗RUPは、容量素子CGSの外側において容量素子CGSと並列に、PMOSトランジスタQ1のソースとゲートとの間に配置されている。
NMOSトランジスタQ2は、PMOSトランジスタQ1のゲートとソフトスイッチング制御回路130との間に設けられ、また、NMOSトランジスタQ2のゲートVG2には立ち上がり遅延回路120からの出力が印加されるようになっている。
立ち上がり遅延回路からの出力は、前記NMOSトランジスタQ2のゲートに印加されるとともにソフトスイッチング制御回路130にEnable信号として与えられる。
【００１７】
ソフトスイッチング制御回路130は、図2に示す回路構成によって実現される。
電流源IREFをカレントミラーする複数のPMOSトランジスタPCM1〜PCM4が並列に設けられている。このカレントミラーを第１のカレントミラー131とする
PMOSトランジスタPCM2〜PCM4のドレインにはそれぞれSW2からSW4が設けられている。
そして、PMOSトランジスタPCM1の出力は直接に第2カレントミラー132の入力に接続され、PMOSトランジスタPCM2〜PCM4は、SW2からSW4を介して第2カレントミラー132の入力に接続されている。
また、PMOSトランジスタQ2を介してPMOSトランジスタQ1のゲートVG1に繋がる配線L1に流れる電流をISFTとする。
この配線L1は、立ち上がり遅延回路120からのEnable信号によってオンオフ制御されるSW1を介して第2カレントミラー132の出力に接続される。
制御ロジック回路133は、Enable信号のHレベルを受けると、SW2、SW3、SW4を時間差をつけて順次ONにする。
【００１８】
図3は、ソフトスイッチング制御回路130の動作による配線L1を流れる電流ISFTおよびPMOSトランジスタQ1のゲートにかかる電圧VG1の波形を示す図である。
制御ロジック回路133は、立ち上がり遅延回路120からEnable信号を受けると、順次SW1、SW2〜SW4をONさせて出力電流ISFTを徐々に増やしていく。
ここで、Enable=Hと同時に図1のNMOSトランジスタQ2はオンしているので、図1のプルアップ抵抗RUPとソフトスイッチング制御回路130の出力電流ISFTとで決まる電圧降下量でPMOSトランジスタQ1のゲート電圧VG1は徐々に下がる。
これにより、ソフトスイッチングが実現される。
【００１９】
このような構成を備える第1実施形態の過電圧保護回路100の動作を説明する。
図4は、過電圧が検出されないレベルの入力電圧VINが供給される状態において、第1実施形態の動作を示す図である。
入力電圧VINが上昇し、時刻T30にて動作開始電圧に達する。
このとき、入力電圧VINの供給が開始されると、プルアップ抵抗RUPの作用によりPMOSトランジスタQ1のゲートにはHレベルがかかり、PMOSトランジスタQ1はオフを維持する。
また、入力電圧VINが急峻に立ち上がる場合であっても、入力電圧VINが立ち上がるとCGSからPMOSトランジスタQ1のゲートに電荷が注入されるので、プルアップ抵抗RUPとPMOSトランジスタQ1のゲート容量とによる応答遅延を補い、PMOSトランジスタQ1のオフを維持させる。
【００２０】
そして、コンパレータ110において入力電圧VINが過電圧でない判定がされると、コンパレータ110は動作信号としてのHレベルを出力する。
コンパレータ110からのHレベルは立ち上がり遅延回路120に入力され、立ち上り遅延後、立ち上がり遅延回路120はNMOSトランジスタQ2のゲートVG2およびソフトスイッチング制御回路にHレベルを出力する。
NMOSトランジスタQ2は、ゲートへのHレベル印加によりONになる。
また、ソフトスイッチング制御回路130によるソフトスイッチング制御によってPMOSトランジスタQ1のゲート電圧VG1が緩やかに下降していく。そして、PMOSトランジスタQ1がONになり、システム22への突入電流を抑えながらシステムへの電圧供給が開始される。
【００２１】
次に、図5は、過電圧が検出されるレベルの入力電圧VINが供給される場合において、PMOSトランジスタQ1のゲート電圧VG1と、出力電圧VOUTと、の電位関係を示す図である。
入力電圧VINが上昇していくとき、プルアップ抵抗RUPの作用によりPMOSトランジスタQ1はオフを維持する。
また、入力電圧VINが急峻な立ち上がりであっても、CGS側からPMOSトランジスタQ1のゲートに電荷が注入されるので、プルアップ抵抗RUPとPMOSトランジスタQ1のゲート容量とによる応答遅延を補い、PMOSトランジスタQ1がオフになる。
このように、PMOSトランジスタQ1は、コンパレータ110での過電圧検出に関わらず、入力電圧VINの立ち上がりではオフで維持される。したがって、例えば図12にして示したようなPMOSトランジスタQ1の動作遅れによる電圧漏れが防止される。
【００２２】
このような構成を備える第１実施形態によれば次の効果を奏する。
（１）PMOSトランジスタQ1のゲート電圧VG1がソフトスイッチング制御回路130によって徐々に下がるようにしているので、急激な突入電流が発生することを防ぐことができる。
これにより、突入電流による入力回路21が生じないため、回路保護や安定動作に資する。
【００２３】
（２）PMOSトランジスタQ1のソースゲート間にはプルアップ抵抗RUPを設けているので、入力電圧VINの立ち上がり時にはPMOSトランジスタQ1をオフのまま維持することができる。
本第1実施形態では、PMOSトランジスタQ1をソフトスタートさせるために入力電圧VINの立ち上がり時にはPMOSトランジスタQ1をオフのまま維持しなければならないが、PMOSトランジスタQ1のソース側に入力電圧VINがかかってPMOSトランジスタQ1のソースゲート間電圧が閾値を超えてしまうと、ソフトスタートさせる前にPMOSトランジスタQ1がオンになってしまう。
この点、本第1実施形態では、プルアップ抵抗RUPによってPMOSトランジスタQ1のゲート電圧VG1が上昇し、PMOSトランジスタQ1のオフが維持される。
これにより、ソフトスイッチング制御回路130によるソフトスタートが可能になる。
【００２４】
（３）また、PMOSトランジスタQ1のソースゲート間に容量素子CGSを備えているため、入力電圧VINが急激に上昇し、プルアップ抵抗RUPによる電圧上昇が間に合わない場合でも、容量素子CGSから放電される電荷によってPMOSトランジスタQ1のゲート電圧VG1が一気に高められ、PMOSトランジスタQ1のオフを確実に維持させることができる。
【００２５】
（４）コンパレータ110とソフトスイッチング制御回路130との間には立ち上がり遅延回路120を設けているため、低電圧領域におけるコンパレータ110の誤動作による影響を受けないようにできる。すなわち、コンパレータ110としては出力が安定するヒステリシス付きコンパレータを使用したとしても、図6に示すように、低電圧領域においてコンパレータ110から不安定な信号が出力される場合がありうる。このような場合でも、立ち上がり遅延回路120にて信号を遅延させることにより、デバウンス処理がなされ、意図しないPMOSトランジスタQ1のON動作を防止することができる。
【００２６】
（５）過電圧が発生した場合にはNMOSトランジスタQ2をオフにすることによって、ソフトスイッチング制御回路130には過電圧の入力電圧VINが流入しないようにできる。
これにより、ソフトスイッチング制御回路130を過電圧から保護することができる。
また、ソフトスイッチング制御回路130を含むLSI領域を低耐圧の素子で構成することができる。
【００２７】
（変形例1）
なお、上記第１実施形態においては、ソフトスイッチング制御回路として図2の構成を例示したが、変形例として図7のようにソフトスイッチング制御回路140を構成してもよい。
図7において、電流源IREFを固定値とする。
すなわち、電流源IREFは、第3カレントミラー141および第4カレントミラー142によって、第4カレントミラー142の出力ノードD21に現れるようになっている。そして、第3カレントミラー141の出力と第4カレントミラー142の入力とはSW5を介して接続される。
また、第4カレントミラー142の出力ノードD21は、SW6を介してPMOSトランジスタQ1のゲートに繋がる配線L1に接続されている。
SW5およびSW6はEnable信号によってオンオフ制御される。
【００２８】
また、配線L1がマイナス端子に接続されているとともにプラス端子に参照電圧VREFが入力されているコンパレータ143が設けられている。
コンパレータ143の出力は、配線L1とグランドGNDとの間に配設されたNMOSトランジスタNM1のゲートに印加される。
【００２９】
図8は、変形例1に係るソフトスイッチング制御回路140の動作による電流ISFTおよびPMOSトランジスタQ1のゲート電圧VG1の波形を示す図である。
立ち上がり遅延回路120からEnable信号がソフトスイッチング制御回路140に入力されると、SW5およびSW6がONになる。すると、配線L1には固定値ISFTが流れることになる。
固定値である電流ISFTが流れるとき、PMOSトランジスタQ1のゲート容量と容量素子CGSとに蓄積された電荷が徐々に放電される。
このとき、V=IREF×t／Cの式で決まる傾きでPMOSトランジスタQ1のゲート電圧VG1は徐々に下がる。
【００３０】
ソフトスイッチング制御の出力電圧である配線L1の電圧が任意の電位（参照電位VREF）まで下降したところをコンパレータ143で判定する。
コンパレータ143は上記判定を受けて、NMOSトランジスタNM1をONにし、スイッチング制御の出力電圧を0Vまで落とす。すると、PMOSトランジスタQ1がフルオンする。これにより、ソフトスタートによるシステム22への電源供給が開始される。
【００３１】
（第2実施形態）
次に、本発明の第2実施形態について説明する。
上記第1実施形態の構成により、ソフトスタートによって電圧ドロップを防止するとともに、急峻な立ち上がりの過電圧があっても過電圧の漏れを防止できることを説明した。
ただし、上記第1実施形態では、PMOSトランジスタQ1のオフを維持するための構成としてプルアップ抵抗PUP１および容量CGSを設けたため、PMOSトランジスタQ1をオンからオフに遷移させる際に時間がかかる恐れがある。
例えば、PMOSトランジスタQ1が一旦フルオンした後に入力電圧VINが過電圧に達すると、システム22に過電圧が漏れてしまう場合があり得る。
まず、この問題を図9のタイミングチャートを参照して説明する。
【００３２】
図9は、入力電圧VINの起動時間が長い時間をかけて過電圧に達してしまう場合における第1実施形態の動作を説明する図である。
入力電圧VINが入力された場合に、PMOSトランジスタQ1がONしてシステムに電力を供給する動作は図2で説明したものと同じである。
すなわち、当初、PMOSトランジスタQ1がプルアップ抵抗RUPおよびCGSの働きによりオフを維持する。
【００３３】
そして、コンパレータ出力において入力電圧VINが過電圧検出レベル以下であることを判定し、コンパレータ110からHレベルが出力される。
コンパレータ出力は、立ち上がり遅延回路120による遅延を受け、NMOSトランジスタQ2をオンにするとともにソフトスイッチング制御回路130を起動させる。
これにより、PMOSトランジスタQ1のゲート電圧VG1が徐々に下がり、PMOSトランジスタQ1がフルオンしてシステム22に電圧が供給される。
【００３４】
ここで、PMOSトランジスタQ1が一旦フルオンした後に入力電圧VINがさらに上昇して過電圧検出レベルを超える場合の動作について説明する。
時刻T54で入力電圧VINが過電圧検出レベルを超えた場合、この過電圧はコンパレータ110によって検出され、コンパレータ110は過電圧検出信号としてのLレベル信号を出力する。すると、NMOSトランジスタQ2がオフになるとともに、ソフトスイッチング制御回路130が停止される。これにより、ソフトスイッチング制御回路130が過電圧から守られる。
【００３５】
この時、PMOSトランジスタQ1はプルアップ抵抗RUPによりオフしようとするが、PMOSトランジスタQ1のゲート容量、容量素子CGSおよびプルアップ抵抗RUPの時定数で決まる時間だけPMOSトランジスタQ1がオフする時間が遅れる（時刻T55）。すると、過電圧検出からPMOSトランジスタQ1がオフするまでの時間（時刻T54からT55）において、PMOSトランジスタQ1のオフが遅れる分だけシステム22へ過電圧が印加される場合がある。
【００３６】
そこで、上記問題を解消する構成として本発明の第2実施形態に係る過電圧保護回路200を図10に示す。
第2実施形態の基本的構成は同様であるが、PMOSトランジスタQ1がフルオンした後に入力電圧VINが過電圧に達した場合でも、PMOSトランジスタQ1を高速にオフにするとともに過電圧を逃がしてシステム22を過電圧から確実に保護できる点に特徴を有する。
【００３７】
図10において、第2実施形態では、プルアップ抵抗RUP1と並列になるようにプルアップ抵抗RUP1の両端にPMOSトランジスタQ3（第3スイッチ手段）が接続されている。
PMOSトランジスタQ3のゲートと入力との間にプルアップ抵抗RUP2が設けられ、また、PMOSトランジスタQ3のゲートとNMOSトランジスタQ2のゲートとの間に容量素子CPUMPが設けられている。
【００３８】
電源VOUTとシステム入力との間に分岐点P1を設け、この分岐点P1とグランドGNDとの間に抵抗RDOWNを介してNMOSトランジスタQ4（第4スイッチ手段）が設けられている。
また、コンパレータ110の出力と立ち上がり遅延回路120との間の分岐点P2とNMOSトランジスタQ4のゲートとの間にインバータ210が配置され、インバータ出力がNMOSトランジスタQ4のゲートに印加されるようになっている。
【００３９】
このような構成を備える第2実施形態の動作を図11を参照して説明する。
入力電圧VINが上昇して、PMOSトランジスタQ1が一旦フルオンした後、入力電圧VINがさらに上昇し、時刻T64において入力電圧VINが過電圧検出レベルを超えたとする。
このとき、過電圧はコンパレータ110で検出され、コンパレータ110からLレベルが出力される。すると、NMOSトランジスタQ2のゲートにロウレベルが印加されてNMOSトランジスタQ2がオフになる。
また、コンパレータ110からのLレベルによってソフトスイッチング制御回路140が停止する。
【００４０】
同時に、コンパレータ110からのLレベル出力はインバータ210を介してNMOSトランジスタQ4のゲートに印加されるところ、インバータ210からのHレベルがNMOSトランジスタQ4のゲートに印加される。
これにより、過電圧検出時にシステムへ過電圧が印加されないようになる。
【００４１】
また、NMOSトランジスタQ2のゲート電圧がHからLに変化すると、容量CPUMPによりPMOSトランジスタQ3のゲート電圧が一時的にL側に引かれる。すると、PMOSトランジスタQ3がオンになる。
PMOSトランジスタQ3がオンになることにより、PMOSトランジスタQ1のゲート電圧VGが入力電圧VINまで一気に上がる。すると、PMOSトランジスタQ1がオフになる。
これにより、過電圧の入力電圧VINからシステム22を遮断し、システム22を保護する。
【００４２】
このように第２実施形態によれば、PMOSトランジスタQ1をオフにする応答速度を早め、過電圧がシステムに漏れないようにできる。
また、過電圧検出時には、出力VOUTをGNDに逃がすためのNMOSトランジスタQ4を設けているので、システム22をより確実に保護することができる。
【００４３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００４４】
10…過電圧保護回路、11…コンパレータ、12…クランプ回路、21…入力回路、22…システム、100…過電圧保護回路、110…コンパレータ、120…遅延回路、130…ソフトスイッチング制御回路、130    コンパレータ、131…第１カレントミラー、132…第2カレントミラー、133…制御ロジック回路、140…ソフトスイッチング制御回路、141…第3カレントミラー、142…第4カレントミラー、143…コンパレータ、200…過電圧保護回路、210…インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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