(57)【要約】【課題】チップサイズの増加を抑制しつつ、ＦＷＤ素子の順方向電圧及びＩＧＢＴ素子のオン電圧を低減できる半導体装置を提供する。【解決手段】第１導電型の半導体基板と、該基板の裏面側表層に形成された第２導電型のコレクタ領域を有するＩＧＢＴ素子と、裏面側表層にコレクタ領域と隣り合って並設された第１導電型のカソード領域を有するＦＷＤ素子を備えた半導体装置であり、ＩＧＢＴ素子のゲート電極を含む複数のトレンチゲートにより、半導体基板の表面側表層に形成された第２導電型のベース層が複数の領域に区画され、該領域として、ＩＧＢＴ素子のエミッタ領域が選択的に形成され、コレクタ領域及びカソード領域上に位置しつつエミッタ領域とともにエミッタ電極と接続された複数の第１領域と、エミッタ領域の存在しない複数の第２領域を含み、カソード領域上の第２領域はエミッタ電極と接続され、コレクタ領域上の第２領域は浮遊電位とされている。【選択図】図１
2010118642.tif 000002
【特許請求の範囲】
【請求項１】
表面及び裏面を有する第１導電型の半導体基板と、
前記半導体基板に構成され、その厚さ方向に電流が流れる素子として、前記半導体基板の裏面側表層に選択的に形成された第２導電型のコレクタ領域を有するＩＧＢＴ素子と、前記半導体基板の裏面側表層において、前記半導体基板の厚さ方向に垂直な一方向に、前記コレクタ領域と隣り合って並設された第１導電型のカソード領域を有する転流ダイオード素子と、を備える半導体装置であって、
前記表面側から形成したトレンチ内に絶縁膜を介して導電材料を埋め込んでなる複数のトレンチゲートにより、前記半導体基板の表面側表層に形成された第２導電型のベース層が、前記垂直な一方向に沿って並設された複数の領域に区画され、
前記トレンチゲートとして、前記ＩＧＢＴ素子を構成するトレンチ構造のゲート電極を含み、
区画された前記複数の領域は、前記ゲート電極の側面部位に隣接しつつ前記ベース層の表面側表層に、第１導電型の高濃度領域として前記ＩＧＢＴ素子を構成するエミッタ領域が選択的に形成された複数の第１領域と、前記高濃度領域の形成されない複数の第２領域とを含み、
前記第１領域は、前記厚さ方向において、前記コレクタ領域上及び前記カソード領域上にそれぞれ位置するとともに、前記エミッタ領域とともにエミッタ電極と電気的に接続され、
複数の前記第２領域は、前記エミッタ電極と電気的に接続されるか、若しくは、浮遊電位とされており、前記厚さ方向において、前記カソード領域上に位置する前記第２領域の少なくとも一部は前記エミッタ電極と電気的に接続され、前記コレクタ領域上に位置する前記第２領域の少なくとも一部は浮遊電位とされていることを特徴とする半導体装置。
【請求項２】
前記半導体基板は、前記ＩＧＢＴ素子及び前記転流ダイオード素子の構成されたメイン領域と、該メイン領域よりも前記表面の大きさが小さいセンス領域とを有し、
前記センス領域には、前記転流ダイオード素子に流れる電流に比例した電流が流れるセンス素子が形成され、
前記センス素子による検出結果に基づいて、前記転流ダイオード素子が動作時か非動作時であるかを判定するとともに、前記転流ダイオード素子の動作時には前記ゲート電極への駆動信号の入力を遮断し、前記転流ダイオード素子の非動作時には前記ゲート電極への前記駆動信号の入力を許可するフィードバック手段を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記センス素子に接続されたセンス抵抗を備え、
前記フィードバック手段は、前記センス抵抗の両端の電位差Ｖｓと、前記転流ダイオード素子に電流が流れていることを示す閾値としての、前記ＩＧＢＴ素子がオン状態であって前記半導体基板に流れる電流が第１電流Ｉｆ１であるときの前記電位差Ｖｓに相当する第１閾値Ｈ１、又は、前記ＩＧＢＴ素子がオフ状態であって前記電流が第１電流Ｉｆ１よりも大きい第２電流Ｉｆ２であるときの前記電位差Ｖｓに相当するとともに前記第１閾値Ｈ１よりも大きい第２閾値Ｈ２とを比較し、前記電位差Ｖｓが前記第１閾値Ｈ１を下回るまでは前記駆動信号の入力を許可し、前記電位差Ｖｓが前記第２閾値Ｈ２を超えるまでは前記駆動信号の入力を遮断することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記カソード領域上に位置する全ての前記第２領域は前記エミッタ電極と電気的に接続され、前記コレクタ領域上に位置する全ての前記第２領域は浮遊電位とされていることを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
【請求項５】
前記トレンチゲートとして前記ゲート電極のみを有し、
前記カソード領域上に位置する前記ベース層では、前記垂直な一方向において、隣接する前記コレクタ領域側の端部から一部の範囲内のみに複数の前記ゲート電極が形成され、前記ベース層における残りの範囲全てが、前記エミッタ電極と接続された第２領域とされていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。
【請求項６】
前記トレンチゲートとして、前記カソード領域上に位置する前記ベース層では、前記垂直な一方向において、隣接する前記コレクタ領域側の端部から一部の範囲内のみに形成された複数の前記ゲート電極と、残りの範囲内に形成され、前記ゲート電極と同一構成且つ同電位とされた複数のダミーゲート電極とを含み、
前記ダミーゲート電極に挟まれた領域は、前記エミッタ電極と接続された第２領域とされていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。
【請求項７】
前記トレンチゲートとして、前記カソード領域上に位置する前記ベース層では、前記垂直な一方向において、隣接する前記コレクタ領域側の端部から一部の範囲内のみに形成された前記ゲート電極と、残りの範囲内に形成され、前記ゲート電極と同一構成且つ同電位とされた複数のダミーゲート電極を含み、
区画された前記複数の領域として、前記ダミーゲート電極に挟まれ、前記ダミーゲート電極の側面部位に隣接しつつ前記ベース層の表面側表層に、前記高濃度領域として、前記エミッタ領域と同一構成のダミーエミッタ領域が選択的に形成された第３領域を含み、
前記第３領域は浮遊電位とされていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。
【請求項８】
前記カソード領域上に位置する前記ベース層では、前記トレンチゲートとして、前記垂直な一方向において、隣接する前記コレクタ領域側の端部から一部の範囲内のみに形成された前記ゲート電極と、残りの範囲内に形成され、前記ゲート電極と同一構成とされた複数のダミーゲート電極を含み、
区画された前記複数の領域として、前記ダミーゲート電極に挟まれ、前記ダミーゲート電極の側面部位に隣接しつつ前記ベース層の表面側表層に、前記高濃度領域として、前記エミッタ領域と同一構成のダミーエミッタ領域が選択的に形成された第３領域を含み、
前記ダミーゲート電極、前記ダミーエミッタ領域、及び前記第３領域が、ともに前記エミッタ電極と電気的に接続されていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。
【請求項９】
区画された前記複数の領域のうち、前記エミッタ電極と電気的に接続された領域には、前記エミッタ電極とのコンタクトとして、第１主面側から形成したトレンチ内に導電材料を埋め込んでなるトレンチコンタクトが形成されていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。
【請求項１０】
区画された前記複数の領域のうち、前記エミッタ電極と電気的に接続された各領域と、前記半導体基板との間には、前記半導体基板よりも高濃度であって前記エミッタ領域よりも低濃度の第１導電型の半導体層が形成されていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。
【請求項１１】
前記厚さ方向において、浮遊電位とされた前記第２領域の各領域と、前記半導体基板との間にも、前記半導体層が形成されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１領域には、前記エミッタ電極とのコンタクトとして、第１主面側から形成したトレンチ内に絶縁膜を介して導電材料を埋め込んでなるトレンチコンタクトが形成され、
前記厚さ方向において、前記半導体層と前記トレンチコンタクトとの間に、前記ベース層よりも高濃度の第２導電型の高濃度層が形成されていることを特徴とする請求項１０又は請求項１１に記載の半導体装置。
【請求項１３】
前記エミッタ電極と電気的に接続された全ての前記領域に、前記トレンチコンタクトが形成されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記垂直な一方向において、前記トレンチゲートに挟まれ、第１導電型の前記高濃度領域が、前記トレンチゲートの側面部位に隣接しつつ前記ベース層の表面側表層に選択的に形成された領域と、前記第２領域とが交互に並設されていることを特徴とする請求項１〜１３いずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ素子とＦＷＤ素子とを同一の半導体基板に備える半導体装置に関する。
【背景技術】
【０００２】
従来、例えば特許文献１に示されるように、絶縁ゲートバイポーラトランジスタ素子（ＩＧＢＴ素子）と転流ダイオード素子（ＦＷＤ素子）とが同一の半導体基板に構成された、すなわちＦＷＤ素子がＩＧＢＴ素子に内蔵された逆導通型半導体素子（ＲＣ−ＩＧＢＴ素子）が提案されている。
【０００３】
このＲＣ−ＩＧＢＴ素子は、ＦＷＤ素子のアノード電極とＩＧＢＴ素子のエミッタ電極が共通電極とされ、ＦＷＤ素子のカソード電極とＩＧＢＴ素子のコレクタ電極とが共通電極とされており、例えばインバータ回路に組み入れられ、負荷をＰＷＭ制御するものとして知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３１７７５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に示されるＲＣ−ＩＧＢＴ素子をインバータ回路に組み入れた場合、ＩＧＢＴ素子のゲート電極に入力される駆動信号は、原則上下アームに位相反転した信号となるため、例えばＦＷＤ素子がフリーホイール動作するタイミングでも、ＩＧＢＴ素子のゲート電極に駆動信号が入力される。すなわち、ＦＷＤ素子の動作とＩＧＢＴ素子の動作とが同時に起こる。
【０００６】
このように、ＦＷＤ素子の動作とＩＧＢＴ素子の動作が同時に起こる、すなわちＦＷＤ素子の動作時にＩＧＢＴ素子のゲートがオンすると、上記したように各電極が共通とされているため、ＦＷＤ素子のアノードとカソードとが互いに同電位になろうとする。すなわち、ＦＷＤ素子が順方向動作しにくくなる。その結果、ＩＧＢＴ素子のゲート電極に駆動信号が入力された状態では、ＦＷＤ素子の順方向電圧Ｖｆが増加し、ひいては半導体装置のＤＣ損失が増加するという問題がある。
【０００７】
このような問題をデバイス構造で回避する方法として、例えばProceedings of 2004 International Symposium on Power Semiconductor Devices & Ics，pp261-264に示されるように、ＩＧＢＴ素子の領域とＦＷＤ素子の領域を分け、ＦＷＤ素子の領域においてゲート電極の存在しない構成（すなわち、ＦＷＤ素子が、ＩＧＢＴ素子のボディダイオードとして内蔵されていない構成）とすることも考えられる。しかしながら、半導体基板において、ＩＧＢＴ素子として動作しない領域（ダイオード動作のみを行う領域）が増えるため、チップサイズを維持してＦＷＤ素子専用領域を設けると、チップにおけるＩＧＢＴ素子の形成領域の占有率が低下して、ＩＧＢＴ素子のオン電圧Ｖｏｎが高くなり、ひいては半導体装置のＤＣ損失が増加するという問題がある。また、ＩＧＢＴ素子のオン電圧Ｖｏｎを固定しようとすると、チップサイズが増加してしまう。
【０００８】
本発明は上記問題点に鑑み、ＩＧＢＴ素子とＦＷＤ素子とを同一の半導体基板に備える構成において、チップサイズの増加を抑制しつつ、ＦＷＤ素子の順方向電圧及びＩＧＢＴ素子のオン電圧を低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成する為に請求項１に記載の半導体装置は、表面及び裏面を有する第１導電型の半導体基板と、半導体基板に構成され、その厚さ方向（以下、単に厚さ方向と示す）に電流が流れる素子としての、半導体基板の裏面側表層に選択的に形成された第２導電型のコレクタ領域を有するＩＧＢＴ素子と、半導体基板の裏面側表層において、厚さ方向に垂直な一方向（以下、単に垂直方向と示す）に、コレクタ領域と隣り合って並設された第１導電型のカソード領域を有する転流ダイオード素子（以下、単にＦＷＤ素子と示す）と、を備える。そして、表面側から形成したトレンチ内に絶縁膜を介して導電材料を埋め込んでなる複数のトレンチゲートにより、半導体基板の表面側表層に形成された第２導電型のベース層が、垂直方向に沿って並設された複数の領域に区画されている。トレンチゲートは、ＩＧＢＴ素子を構成するトレンチ構造のゲート電極を含み、区画された複数の領域は、ゲート電極の側面部位に隣接しつつベース層の表面側表層に、第１導電型の高濃度領域としてＩＧＢＴ素子を構成するエミッタ領域が選択的に形成された複数の第１領域と、上記高濃度領域の形成されない複数の第２領域とを含んでいる。第１領域は、厚さ方向において、コレクタ領域上及びカソード領域上にそれぞれ位置するとともに、エミッタ領域とともにエミッタ電極と電気的に接続されている。一方、複数の第２領域は、エミッタ電極と電気的に接続されるか、若しくは、浮遊電位とされており、厚さ方向において、カソード領域上に位置する第２領域の少なくとも一部はエミッタ電極と電気的に接続され、コレクタ領域上に位置する第２領域の少なくとも一部は浮遊電位とされている。
【００１０】
本発明では、ベース層のうち、コレクタ領域直上及びカソード領域直上に設けた複数の第１領域が、ＩＧＢＴ素子のチャネル領域として機能するとともに、ＦＷＤ素子のアノード領域として機能する。すなわち、ＩＧＢＴ素子にＦＷＤ素子の一部を内蔵させている。したがって、ＩＧＢＴ素子のオン電圧を所定電圧とする場合に、ベース層を区画してなる複数の領域全てを第１領域とする構成よりはチップサイズが大きくなるものの、ＩＧＢＴ素子の領域とＦＷＤ素子の領域を分け、ＦＷＤ素子の領域をゲート電極の存在しない領域とする構成に比べて、チップサイズを小さくすることができる。
【００１１】
また、本発明では、カソード領域直上の第２領域の少なくとも一部がエミッタ電極と電気的に接続されており、この第２領域が第１領域とともに、ＦＷＤ素子のアノード領域として機能する。これによれば、第１領域のみがアノード領域として機能する構成に比べて、半導体基板におけるアノード領域として機能する領域（面積）、すなわちＦＷＤ素子として機能する領域（面積）を大きくすることができる。また、第２領域のうち、カソード領域との距離がコレクタ領域直上の第２領域よりも短いカソード領域直上の第２領域の少なくとも一部をアノード領域とするので、コレクタ領域直上の第２領域をアノード領域とする構成に比べて、ＦＷＤ素子の電流経路を短くすることができる。さらに、第２領域には、ＩＧＢＴ素子を構成するエミッタ領域が存在していないため、ゲート電極に駆動信号が入力されても（すなわちＩＧＢＴ素子が動作しても）、第２領域と第１導電型の半導体基板とが同電位となることない。すなわち、この第２領域は、ゲート電極の電位の影響を殆ど受けない。以上から、半導体基板において、ＦＷＤ素子の順方向電圧Ｖｆを低減することができる。
【００１２】
また、本発明では、第２領域のうち、コレクタ領域直上の第２領域の少なくとも一部が、エミッタ電極と電気的に接続されずに浮遊電位（フローティング状態）となっている。したがって、ゲート電極に駆動信号が入力されて、第１領域におけるエミッタ領域下方にチャネルが形成されても（すなわちＩＧＢＴ素子が動作しても）、コレクタ領域直上の浮遊電位とされた第２領域を介してエミッタ電極へホールが吸い出されることはなく、半導体基板にホールが蓄積される。さらに、上記したように、コレクタ領域直上のみならず、カソード領域直上にも第１領域を設けるので、コレクタ領域直上のみに第１領域を設ける構成に比べて、半導体基板におけるＩＧＢＴ素子の占有面積を大きくすることができる。以上から、半導体基板において、ＩＧＢＴ素子のオン電圧Ｖｏｎを低減することができる。
【００１３】
このように、本発明によれば、ＩＧＢＴ素子とＦＷＤ素子とを同一の半導体基板に備える構成において、チップサイズの増加を抑制しつつ、ＦＷＤ素子の順方向電圧Ｖｆ及びＩＧＢＴ素子のオン電圧Ｖｏｎをそれぞれ低減する（換言すれば半導体装置のＤＣ損失を低減する）ことができる。
【００１４】
上記した発明は、請求項２に記載のように、半導体基板が、ＩＧＢＴ素子及びＦＷＤ素子の構成されたメイン領域と、該メイン領域よりも表面の大きさが小さいセンス領域とを有し、センス領域には、ＦＷＤ素子に流れる電流に比例した電流が流れるセンス素子が形成され、センス素子による検出結果に基づいて、ＦＷＤ素子が動作時か非動作時であるかを判定するとともに、ＦＷＤ素子の動作時にはＩＧＢＴ素子のゲート電極への駆動信号の入力を遮断し、ＦＷＤ素子の非動作時にはゲート電極への駆動信号が入力を許可するフィードバック手段を備える構成における、メイン領域の構造として特に好適である。
【００１５】
本発明では、センス素子の検出結果に基づいて、ＦＷＤ素子が動作時か非動作時であるかを判定し、ＦＷＤ素子の動作時にはＩＧＢＴ素子のゲート電極への駆動信号の入力を遮断する。すなわち、ＦＷＤ素子の動作時にはＩＧＢＴ素子が動作しないように制御するので、ＦＷＤ素子の順方向電圧Ｖｆを低減することができる。
【００１６】
さらに、本発明のメイン領域では、上記のごとく、カソード領域直上の第２領域の少なくとも一部がエミッタ電極と接続され、第１領域とともに、ＦＷＤ素子のアノード領域として機能するようになっている。また、第２領域にはエミッタ領域などの高濃度領域が存在しておらず、ＦＷＤ素子が順方向動作においてゲート電位の影響を殆ど受けないようになっている。ＦＷＤ素子が受けるゲート電位の影響はセンス素子に反映されるが、本発明では上記のごとくＦＷＤ素子が受けるゲート電位の影響が小さいため、センス素子の検出結果のばらつきを低減することができる。したがって、ゲート電極への駆動信号の入力状態制御（フィードバック制御）を、より精度良く行うことができる。そして、これにより、ＦＷＤ素子の順方向電圧Ｖｆを効果的に低減することもできる。
【００１７】
具体的には、請求項３に記載のように、センス素子に接続されたセンス抵抗を備え、フィードバック手段は、センス抵抗の両端の電位差Ｖｓと、ＦＷＤ素子に電流が流れていることを示す閾値としての、ＩＧＢＴ素子がオン状態であって半導体基板に流れる電流が第１電流Ｉｆ１であるときの電位差Ｖｓに相当する第１閾値Ｈ１、又は、ＩＧＢＴ素子がオフ状態であって半導体基板に流れる電流が第１電流Ｉｆ１よりも大きい第２電流Ｉｆ２であるときの電位差Ｖｓに相当するとともに第１閾値Ｈ１よりも大きい第２閾値Ｈ２とを比較し、電位差Ｖｓが第１閾値Ｈ１を下回るまでは駆動信号の入力を許可し、電位差Ｖｓが第２閾値Ｈ２を超えるまでは駆動信号の入力を遮断する構成とすることが好ましい。なお、閾値Ｈ１，Ｈ２はともに負の値である。
【００１８】
ここで、半導体基板の厚さ方向に流れる電流Ｉ（裏面側から表面側への流れを正とする）と電位差Ｖｓとの関係は、両者がともに正の領域、すなわちＩＧＢＴ素子の動作領域では比例関係となるが、両者がともに負の領域、すなわちＦＷＤ素子の動作領域では、ＩＧＢＴ素子がオンしている場合とオフしている場合とで、電流Ｉに対する電位差Ｖｓが異なる値となる。この差は、ＩＧＢＴ素子のコレクタ電流の有無によるものであり、具体的には、ＦＷＤ素子に電流が流れている際にＩＧＢＴ素子がオンすると、電位差Ｖｓは小さく（絶対値としては大きく）なり、ＦＷＤ素子に電流が流れている際にＩＧＢＴ素子がオフすると、センス抵抗に流れ込むＩＧＢＴ素子のコレクタ電流の分が無くなるので、電位差Ｖｓは大きく（絶対値としては小さく）なる。
【００１９】
これに対し、本発明では、電位差Ｖｓが正側から負側に減少する場合に第１閾値Ｈ１を下回ると、ゲート電極への駆動信号の入力が遮断される。この遮断によりＩＧＢＴ素子がオフ状態となり、電位差Ｖｓは大きくなるが、第２閾値Ｈ２を上回るほどは大きくならないため、ＩＧＢＴ素子のオン状態への復帰を抑制することができる。一方、電位差Ｖｓが負側から正側に増加する場合に第２閾値Ｈ２を上回ると、ゲート電極への駆動信号の入力が許可される。この許可によりＩＧＢＴ素子がオン状態となり、電位差Ｖｓが小さくなるが、該電位差Ｖｓが第１閾値Ｈ１を下回るほど小さくならないため、ＩＧＢＴ素子のオフ状態への復帰を抑制することができる。このように、ＩＧＢＴ素子のオン・オフの繰り返し（誤動作）を抑制することができる。
【００２０】
また、本発明では、メイン領域において上記した構造を採用しており、ＦＷＤ素子が受けるゲート電位の影響が小さいため、ＦＷＤ素子の動作領域において、ＩＧＢＴ素子がオン状態での電流波形の線形性が向上（センス素子の検出結果のばらつきが低減）される。したがって、Ｉｆ１，Ｉｆ２を、ＦＷＤ素子の通常動作域の範囲内で設定することができる。これにより、線形性が向上されない構造（ゲート電位の影響を受ける構造）において、上記誤動作を抑制すべく、通常動作域よりも小さい（絶対値としては大きい）Ｉｆ１，Ｉｆ２を設定する場合よりも、ＦＷＤ素子の順方向電圧Ｖｆの増加を抑制することができる。また、誤動作を抑制すべく、通常動作域よりも大きい（絶対値としては小さい）Ｉｆ１，Ｉｆ２を設定する場合よりも、高周波ノイズの影響を受けにくくすることができる。
【００２１】
請求項４に記載のように、カソード領域上に位置する全ての第２領域がエミッタ電極と電気的に接続され、コレクタ領域上に位置する全ての第２領域が浮遊電位とされた構成とすることが好ましい。
【００２２】
これによれば、ＦＷＤ素子としての電流経路の短いカソード領域直上において、半導体基板におけるアノード領域として機能する領域（面積）、すなわちＦＷＤ素子として機能する領域（面積）を大きくすることができる。これにより、ＦＷＤ素子の順方向電圧Ｖｆをより低減することができる。また、ＩＧＢＴ素子としての電流経路の短いコレクタ領域直上において、第２領域を介してエミッタ電極へホールが吸い出されることはない。これにより、ＩＧＢＴ素子のオン電圧Ｖｏｎをより低減することができる。
【００２３】
請求項５に記載のように、トレンチゲートとしてゲート電極のみを有し、カソード領域上に位置するベース層では、垂直方向において、隣接するコレクタ領域側の端部から一部の範囲内のみに複数のゲート電極が形成され、ベース層における残りの範囲全てが、エミッタ電極と接続された第２領域となっている構成としても良い。
【００２４】
本発明では、複数のゲート電極が、カソード領域直上に位置するベース層全体にわたって設けられるのではなく、コレクタ領域側からの一部範囲内のみに制限して設けられている。換言すれば、カソード領域直上のベース層のうち、コレクタ領域に近い部位のみに第１領域が設けられている。そして、ゲート電極が設けられない範囲、換言すればコレクタ領域から遠い部位が全てエミッタ接続の第２領域となっている。したがって、半導体基板におけるアノード領域として機能する領域（面積）、すなわちＦＷＤ素子として機能する領域（面積）をより大きくし、ＦＷＤ素子の順方向電圧Ｖｆをより低減することができる。また、ＦＷＤ素子のアノード領域として機能する領域のうち、ゲート電極の電位の影響を殆ど受けない第２領域の割合が増えるので、ＦＷＤ素子の動作時にＩＧＢＴ素子のゲートがオンされたときの、ＦＷＤ素子の順方向電圧Ｖｆの増加を抑制することができる。以上から、ＦＷＤ素子の順方向電圧Ｖｆをより低減することができる。
【００２５】
また、カソード領域直上のベース層のうち、コレクタ領域に近い部位にはゲート電極（第１領域）が設けられるので、例えばゲート電極の形成間隔（ピッチ）を同じくし、カソード領域直上に位置するベース層全体にわたって複数のゲート電極が設けられる構成よりは若干劣るものの、ＩＧＢＴ素子のオン電圧Ｖｏｎを低減することができる。
【００２６】
請求項６に記載のように、トレンチゲートとして、カソード領域上に位置するベース層では、垂直方向において、隣接するコレクタ領域側の端部から一部の範囲内のみに形成された複数のゲート電極と、残りの範囲内に形成され、ゲート電極と同一構成且つ同電位とされた複数のダミーゲート電極とを含み、ダミーゲート電極に挟まれた領域は、エミッタ電極と接続された第２領域となっている構成としても良い。
【００２７】
本発明においても、複数本のゲート電極が、カソード領域直上に位置するベース層全体にわたって設けられるのではなく、コレクタ領域側からの一部範囲内のみに制限して設けられている。換言すれば、カソード領域直上のベース層のうち、コレクタ領域に近い部位のみに第１領域が設けられている。そして、ゲート電極が設けられない範囲、換言すればコレクタ領域から遠い部位にはダミーゲート電極が設けられ、ダミーゲート電極に挟まれた領域がエミッタ接続の第２領域となっている。したがって、半導体基板におけるアノード領域として機能する領域（面積）、すなわちＦＷＤ素子として機能する領域（面積）をより大きくし、ＦＷＤ素子の順方向電圧Ｖｆをより低減することができる。また、ＦＷＤ素子のアノード領域として機能する領域のうち、ゲート電極の電位の影響を殆ど受けない第２領域の割合が増えるので、ＦＷＤ素子の動作時にＩＧＢＴ素子のゲートがオンされたときの、ＦＷＤ素子の順方向電圧Ｖｆの増加を抑制することができる。以上から、ＦＷＤ素子の順方向電圧Ｖｆをより低減することができる。
【００２８】
また、カソード領域直上のベース層のうち、コレクタ領域に近い部位にはゲート電極（第１領域）が設けられるので、例えばゲート電極の形成間隔を同じくし、カソード領域直上に位置するベース層全体にわたって複数本のゲート電極が設けられる構成よりは若干劣るものの、ＩＧＢＴ素子のオン電圧Ｖｏｎを低減することができる。
【００２９】
さらに、ゲート電極が設けられない範囲には、ゲート電極と同一構成且つ同電位とされた複数のダミーゲート電極が設けられるので、これにより半導体基板の表面構造を均一化し、等電位線をほぼ均一として、電界の偏りを低減することができる。すなわち、カソード領域直上のベース層において、一部範囲にゲート電極が存在しないにも関わらず、これによるＩＧＢＴ素子の耐圧低下を抑制することができる。
【００３０】
請求項７に記載のように、トレンチゲートとして、カソード領域上に位置するベース層では、垂直方向において、隣接するコレクタ領域側の端部から一部の範囲内のみに形成されたゲート電極と、残りの範囲内に形成され、ゲート電極と同一構成且つ同電位とされた複数のダミーゲート電極を含み、区画された複数の領域として、ダミーゲート電極に挟まれ、ダミーゲート電極の側面部位に隣接しつつベース層の表面側表層に、高濃度領域として、エミッタ領域と同一構成のダミーエミッタ領域が選択的に形成された第３領域を含み、第３領域が浮遊電位とされた構成としても良い。
【００３１】
本発明においても、ゲート電極の形成範囲、すなわち第１領域の形成範囲が制限されることにより、ＦＷＤ素子のアノード領域として機能する領域のうち、ゲート電極の電位の影響を殆ど受けない第２領域の割合が増えるので、ＦＷＤ素子の動作時にＩＧＢＴ素子のゲートがオンされたときの、ＦＷＤ素子の順方向電圧Ｖｆの増加を抑制することができる。すなわち、ＦＷＤ素子の順方向電圧Ｖｆをより低減することができる。
【００３２】
また、複数本のゲート電極が、カソード領域直上に位置するベース層全体にわたって設けられるのではなく、コレクタ領域側からの一部範囲内のみに制限して設けられている。換言すれば、カソード領域直上のベース層のうち、コレクタ領域に近い部位のみに第１領域が設けられている。したがって、例えばゲート電極の形成間隔を同じくし、カソード領域直上に位置するベース層全体にわたって複数本のゲート電極が設けられる構成よりは若干劣るものの、ＩＧＢＴ素子のオン電圧Ｖｏｎを低減することができる。
【００３３】
また、ゲート電極が設けられない範囲、換言すればコレクタ領域から遠い部位には、ゲート電極と同一構成且つ同電位とされた複数のダミーゲート電極が設けられるので、これにより半導体基板の表面構造を均一化し、等電位線をほぼ均一として、電界の偏りを低減することができる。すなわち、カソード領域直上のベース層において、一部範囲にゲート電極が存在しないにも関わらず、これによるＩＧＢＴ素子の耐圧低下を抑制することができる。
【００３４】
さらに、ダミーゲート電極に挟まれた第３領域には、その表面側表層にエミッタ領域と同一構成のダミーエミッタ領域が選択的に形成されており、第３領域は浮遊電位とされている。換言すれば、カソード領域直上のベース層に設けられ、ゲート電極（ダミーゲート電極含む）によって挟まれて表面側表層にエミッタ電極が形成された複数の領域のうち、一部の領域がエミッタ電極と接続されて第１領域とされ、残りの領域がエミッタ電極と接続されず、ＩＧＢＴ素子及びＦＷＤ素子として機能しない第３領域となっている。したがって、エミッタ電極との接続状態を形成するためのマスク一枚によって、カソード領域直上のベース層における第１領域と第３領域との割合を調整することができる。すなわち、ＦＷＤ素子の順方向電圧Ｖｆに与えるゲート電極の電位の影響を調整することができる。
【００３５】
請求項８に記載のように、カソード領域上に位置するベース層では、トレンチゲートとして、垂直方向において、隣接するコレクタ領域側の端部から一部の範囲内のみに形成されたゲート電極と、残りの範囲内に形成され、ゲート電極と同一構成とされた複数のダミーゲート電極を含み、区画された複数の領域として、ダミーゲート電極に挟まれ、ダミーゲート電極の側面部位に隣接しつつベース層の表面側表層に、高濃度領域として、エミッタ領域と同一構成のダミーエミッタ領域が選択的に形成された第３領域を含み、ダミーゲート電極、ダミーエミッタ領域、及び第３領域が、ともにエミッタ電極と電気的に接続された構成としても良い。
【００３６】
本発明においても、複数本のゲート電極が、カソード領域直上に位置するベース層全体にわたって設けられるのではなく、コレクタ領域側からの一部範囲内のみに制限して設けられている。換言すれば、カソード領域直上のベース層のうち、コレクタ領域に近い部位のみに第１領域が設けられている。また、ゲート電極が設けられない範囲、換言すればコレクタ領域から遠い部位にはダミーゲート電極が設けられ、ダミーゲート電極に挟まれた領域が、その表面側表層にエミッタ領域と同一構成のダミーエミッタ領域が選択的に形成された第３領域となっている。そして、ダミーゲート電極、ダミーエミッタ領域、及び第３領域が、ともにエミッタ電極と電気的に接続されている。したがって、半導体基板におけるアノード領域として機能する領域（面積）、すなわちＦＷＤ素子として機能する領域（面積）をより大きくし、ＦＷＤ素子の順方向電圧Ｖｆをより低減することができる。また、ＦＷＤ素子のアノード領域として機能する領域のうち、ゲート電極の電位の影響を殆ど受けない領域（エミッタ接続の第２領域及び第３領域）の割合が増えるので、ＦＷＤ素子の動作時にＩＧＢＴ素子のゲートがオンされたときの、ＦＷＤ素子の順方向電圧Ｖｆの増加を抑制することができる。以上から、ＦＷＤ素子の順方向電圧Ｖｆをより低減することができる。
【００３７】
また、カソード領域直上のベース層のうち、コレクタ領域に近い部位にはゲート電極（第１領域）が設けられるので、例えばゲート電極の形成間隔を同じくし、カソード領域直上に位置するベース層全体にわたって複数本のゲート電極が設けられる構成よりは若干劣るものの、ＩＧＢＴ素子のオン電圧Ｖｏｎを低減することができる。
【００３８】
請求項９に記載のように、区画された複数の領域のうち、エミッタ電極と電気的に接続された領域には、エミッタ電極とのコンタクトとして、第１主面側から形成したトレンチ内に導電材料を埋め込んでなるトレンチコンタクトが形成された構成としても良い。
【００３９】
本発明では、トレンチコンタクト（トレンチ）により、エミッタ電極と電気的に接続された領域、すなわちＦＷＤ素子のアノード領域として機能する領域において、各領域の表面側の一部（高濃度部分の一部）が取り除かれている。これにより、トレンチ構造のコンタクトの存在しない構成に比べて、ＦＷＤ素子の動作時に、上記各領域から半導体基板側へのホールの注入量が減少する。そして、ＦＷＤ素子が非動作状態に切り替わる（オン状態からオフ状態に切り替わる）際の、動作時とは逆方向に瞬間的に流れるリカバリー電流Ｉｒｒの値を小さくし、ひいてはＳＷ損失（換言すればＡＣ損失）を低減することができる。すなわち、上記したＤＣ損失の低減とあわせて、半導体装置の電力損失をより低減することができる。
【００４０】
請求項１０に記載のように、区画された複数の領域のうち、エミッタ電極と電気的に接続された各領域と、半導体基板との間には、半導体基板よりも高濃度であってエミッタ領域よりも低濃度の第１導電型の半導体層が形成された構成としても良い。
【００４１】
本発明では、半導体層が形成されているので、ＩＧＢＴ素子の動作時に、コレクタ領域から注入されたホールに対して半導体層がバリアとなり、エミッタ電極と接続された領域へ半導体基板側からホールが注入されがたくなる。これにより、半導体層の近傍にホールが蓄積され、ＩＧＢＴ素子のオン電圧Ｖｏｎをより低減することができる。
【００４２】
また、半導体層がバリアとなり、半導体層の存在しない構成に比べて、ＦＷＤ素子の動作時に、上記各領域から半導体基板側へのホールの注入量が減少する。これにより、ＦＷＤ素子が非動作状態に切り替わる際のリカバリー電流Ｉｒｒの値を小さくし、ひいてはＳＷ損失（換言すればＡＣ損失）を低減することができる。すなわち、上記したＤＣ損失の低減とあわせて、半導体装置の電力損失をより低減することができる。
【００４３】
請求項１１に記載のように、浮遊電位とされた第２領域の各領域と半導体基板との間にも、半導体層が形成された構成とすると良い。このように、浮遊電位とされた第２領域に対しても半導体層を設けると、ＩＧＢＴ素子の動作時において、第１領域におけるエミッタ領域から注入された電子が、上記第２領域下にも広がりやすくなる。したがって、ＩＧＢＴ素子のオン電圧Ｖｏｎをより低減することができる。
【００４４】
請求項１２に記載のように、第１領域には、エミッタ電極とのコンタクトとして、第１主面側から形成したトレンチ内に絶縁膜を介して導電材料を埋め込んでなるトレンチコンタクトが形成され、厚さ方向において、半導体層とトレンチコンタクトとの間に、ベース層よりも高濃度の第２導電型の高濃度層が形成された構成としても良い。
【００４５】
トレンチコンタクトを設けると、上記したように、ＦＷＤ素子が非動作状態に切り替わる際の、動作時とは逆方向に瞬間的に流れるリカバリー電流Ｉｒｒの値を小さくすることができる反面、コンタクトがトレンチ構造であり、エミッタ電極のコンタクトと半導体層との距離が短くなるので、ＩＧＢＴ素子の耐圧が低下する。これに対し、本発明では、第２導電型の高濃度層が形成されているので、これにより、半導体層による効果を期待しつつＩＧＢＴ素子の耐圧低下を抑制することができる。
【００４６】
請求項１３に記載のように、エミッタ電極と電気的に接続された全ての領域にトレンチコンタクトが形成された構成としても良い。これによれば、ＳＷ損失をより低減することができる。また、エミッタ接続された第２領域においても、トレンチコンタクトと半導体層の間に高濃度層が形成されているので、これにより、半導体層による効果を期待しつつＦＷＤ素子の耐圧低下を抑制することができる。
【００４７】
請求項１４に記載のように、垂直方向において、トレンチゲートに挟まれ、第１導電型の高濃度領域が、トレンチゲートの側面部位に隣接しつつベース層の表面側表層に選択的に形成された領域（上記した第１領域と第３領域）と、第２領域とが交互に並設された構成とすると良い。このように、表層に高濃度領域が選択的に形成された領域と第２領域とがトレンチゲートを介してストライプ状に設けられた構成とすると、半導体基板内で、ＩＧＢＴ素子とＦＷＤ素子を、それぞれほぼ均一に動作させることができる。
【図面の簡単な説明】
【００４８】
【図１】第１実施形態に係る半導体装置を表面側から見た平面図である。
【図２】半導体装置を裏面側から見た平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図である。
【図４】コレクタ領域とカソード領域の幅比とＶｏｎ，Ｖｆとの関係を示す図である。
【図５】第２実施形態に係る半導体装置の特徴部分の概略構成を示す断面図である。
【図６】第３実施形態に係る半導体装置の特徴部分の概略構成を示す断面図である。
【図７】第４実施形態に係る半導体装置の特徴部分の概略構成を示す断面図である。
【図８】第５実施形態に係る半導体装置の特徴部分の概略構成を示す断面図である。
【図９】第６実施形態に係る半導体装置の特徴部分の概略構成を示す断面図である。
【図１０】第７実施形態に係る半導体装置の特徴部分の概略構成を示す断面図である。
【図１１】変形例を示す断面図である。
【図１２】第８実施形態に係る半導体装置の特徴部分の概略構成を示す断面図である。
【図１３】変形例を示す断面図である。
【図１４】第９実施形態に係る半導体装置を表面側から見た平面図である。
【図１５】半導体装置を裏面側から見た平面図である。
【図１６】図１４及び図１５に示す半導体装置を用いたフィードバック回路の一例を示す図である。
【図１７】センス抵抗の両端の電位差Ｖｓとフィードバック部の出力の関係を示す図である。
【図１８】ＦＷＤ素子に流れる電流と電位差Ｖｓとの関係を示す図である。
【図１９】変形例を示す平面図である。
【図２０】変形例を示す平面図である。
【図２１】（ａ）は、第１０実施形態に係る電位差ＶｓとＦＷＤ素子に流れる電流との関係を示す図であり、（ｂ）は（ａ）に対する比較例の結果を示す図である。
【図２２】電位差Ｖｓとフィードバック部の出力の関係を示す図である。
【図２３】半導体装置を用いたフィードバック回路の変形例を示す図である。
【図２４】その他変形例を示す断面図である。
【図２５】その他変形例を示す断面図である。
【発明を実施するための形態】
【００４９】
以下、本発明の実施の形態を、図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表面側から見た平面図である。図２は、図1に示す半導体装置を裏面側から見た平面図であり、便宜上、コレクタ電極を省略して図示している。図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図である。
【００５０】
本実施形態に示される半導体装置は、例えばＥＨＶ用インバータモジュールに使われるパワースイッチング素子として用いられる。なお、以下においては、半導体基板の厚さ方向を単に厚さ方向と示し、該厚さ方向に垂直な一方向（半導体基板の表面に沿う一方向、コレクタ領域とカソード領域の並設方向）を単に垂直な一方向と示す。また、特許請求の範囲に記載の第１導電型をｎ導電型、第２導電型をｐ導電型とする。
【００５１】
先ず、半導体装置全体の概略構成について説明する。図１〜図３に示す半導体装置１００は、第１導電型の半導体基板１０を有しており、この半導体基板１０に、ＩＧＢＴ素子及びＦＷＤ素子の構成された領域３０を含んでいる。また、半導体基板１０の周辺領域３１（縁部近傍）には、領域３０を取り囲んで、電界集中抑制部としてのガードリング３１ａが形成されている。図１では、一例として、ガードリング３１ａが３重構造となっている。なお、図１に示す符号３２は、後述するゲート電極１２に駆動信号を入力するためのゲートパッドである。
【００５２】
次に、本実施形態の特徴部分である領域３０の構造について説明する。本実施形態では、半導体基板１０として、例えば不純物濃度が１×１０１４ｃｍ−３程度とされたｎ導電型（ｎ−）の単結晶バルクシリコン基板を採用している。この半導体基板１０の表面側表層には、図３に示すように、ｐ導電型（ｐ）のベース層１１（ｐウェル）が形成されている。
【００５３】
ベース層１１には、該ベース層１１を貫通し、底部が半導体基板１０に達するトレンチ（溝）が選択的に形成されるとともに、トレンチ内壁上に形成された絶縁膜（図示略）を介してトレンチ内に例えば不純物濃度が１×１０２０ｃｍ−３程度のポリシリコンが充填されて、トレンチ構造のゲート電極１２が複数形成されている。複数のゲート電極１２は、共通の信号線１６（ゲート配線）とそれぞれ接続されており、この信号線１６を介して、上記したゲートパッド３２から各ゲート電極１２に駆動信号が入力（所定電圧が印加）されるようになっている。すなわち、各ゲート電極１２は互いに同電位となっている。また、各ゲート電極１２は、厚さ方向に垂直な方向であって、垂直な一方向に対して直交する方向において、ベース層１２を横切って延びており、複数のゲート電極１２は、垂直な一方向に沿って並設され、ストライプ状の配置となっている。そして、ベース層１１が、ゲート電極１２により、垂直な一方向に沿って並設され、互いに電気的に分離された複数の領域１３，１４に区画されている。換言すれば、対をなすゲート電極１２が複数組形成され、対をなすゲート電極１２によって挟まれた領域が第１領域１３、対をなすゲート電極１２間の領域が第２領域１４となっている。
【００５４】
第１領域１３の表面側表層には、ｎ導電型の高濃度領域（ｎ＋）として、ゲート電極１２（トレンチ内の絶縁膜）の側面部位に隣接するエミッタ領域１５が選択的に形成されている。本実施形態では、エミッタ領域１５が、厚さ０．５μｍ程度、不純物濃度が１×１０１９ｃｍ−３程度となっている。また、全ての第１領域１３上には、例えばアルミニウム系材料を用いてエミッタ電極１７が形成されており、第１領域１３におけるｐ導電型のベース層１１とｎ導電型のエミッタ領域１５とが、ともにエミッタ電極１７と電気的に接続されている。これにより、第１領域１３は、ＩＧＢＴ素子のチャネル領域として機能可能とともに、ＦＷＤ素子のアノード領域として機能可能になっている。このように、エミッタ電極１７は、第１領域１３に対して、ＩＧＢＴ素子のエミッタ電極としての機能と、ＦＷＤ素子のアノード電極としての機能を果たす構成となっている。
【００５５】
一方、第２領域１４は、表面側表層に、エミッタ領域１５などのｎ導電型の高濃度領域（ｎ＋）が存在しない領域となっている。そして、複数の第２領域１４のうち、厚さ方向において、後述するコレクタ領域１８の直上に位置する第２領域１４ａの全てが、ゲート電極１２やエミッタ電極１７と電気的に接続されずに浮遊電位とされ、後述するカソード領域１９の直上に位置する第２領域１４ｂの全てが、エミッタ電極１７と電気的に接続されている。すなわち、複数の領域１３，１４のうち、第１領域１３（エミッタ領域１５を含む）の全てと第２領域１４ｂの全てがエミッタ電極１７と接続され、これら領域１３，１４ｂが互いに同電位となっている。これにより、第２領域１４のうち、カソード領域１９直上に位置する第２領域１４ｂの全てが、ＦＷＤ素子のアノード領域として機能可能になっている。このように、エミッタ電極１７は、第２領域１４ｂに対して、ＦＷＤ素子のアノード電極としての機能を果たす構成となっている。なお、図３において、破線よりも紙面左側がコレクタ領域１８を含む領域となり、紙面右側がカソード領域１９を含む領域となっている。
【００５６】
本実施形態では、図３に示すように、第１領域１３と第２領域１４とが交互に並設されており、垂直な一方向において、第２領域１４の幅が、第１領域１３の幅よりも広くなっている。また、対をなすゲート電極１２が、垂直な一方向に沿って所定ピッチで繰り返し形成されている。なお、図示しないが、ベース層１１のうち、エミッタ電極１７と電気的に接続される領域（第１領域１３及び第２領域１４ｂ）には、表面側表層に、例えば厚さ０．８μｍ程度、濃度が１×１０１９ｃｍ−３程度のｐ導電型（ｐ＋）のコンタクト領域が選択的に形成されている。
【００５７】
また、半導体基板１０の裏面側表層には、ｐ導電型（ｐ＋）のコレクタ領域１８が選択的に形成されている。本実施形態において、コレクタ領域１８は、厚さ０．５μｍ程度、濃度が１×１０１８ｃｍ−３程度となっている。また、垂直な一方向（換言すれば第１領域１３と第２領域１４との並設方向）において、コレクタ領域１８と隣り合ってｎ導電型（ｎ＋）のカソード領域１９が並設されている。本実施形態において、カソード領域１９も、厚さ０．５μｍ程度、濃度が１×１０１８ｃｍ−３程度となっている。
【００５８】
また、図２に示すように、垂直な一方向において、幅Ｗｐのコレクタ領域１８と幅Ｗｎのカソード領域１９が交互に並設されている。換言すれば、幅Ｗｎの複数のカソード領域１９が、垂直な一方向に沿いつつＷｐの隙間をもって並設され、残りの部分がコレクタ領域１８となっている。また、本実施形態では、幅Ｗｐと幅Ｗｎの比（Ｗｐ／Ｗｎ）が３／１となっている。そして、コレクタ領域１８及びカソード領域１９は、例えばアルミニウム系材料を用いて形成されたコレクタ電極２０と電気的に接続されている。すなわち、ＦＷＤ素子のカソード電極が、ＩＧＢＴ素子のコレクタ電極２０と共通となっている。なお、図２において、カソード領域１９の１本が他のカソード領域１９よりも短いのは、半導体基板１０の表面側において、ゲートパッド３２の形成領域を避けて、ベース層１１（ｐウェル）を設けているためである。
【００５９】
また、本実施形態においては、図３に示すように、厚さ方向において、半導体基板１０とコレクタ領域１８及びカソード領域１９との間に、半導体基板１０よりも高濃度であってエミッタ領域１５よりも低濃度のｎ導電型（ｎ）のフィールドストップ層２１が形成されている。上記したように、トレンチ構造のゲート電極１２を有するＩＧＢＴ素子を備えた半導体装置１００において、空乏層を止めるフィールドストップ層２１を設けると、他のトレンチ構造（パンチスルー型、ノンパンチスルー型）に比べて、半導体基板１０（半導体装置１００）の厚さを薄くすることができる。これにより、過剰キャリアが少なく、空乏層が伸びきった状態での中性領域の残り幅が少ないため、ＩＧＢＴ素子のＳＷ損失（ＡＣ損失）を低減することができる。なお、図３に示すベース層１１の表面からコレクタ領域１８の表面までの厚さは、１３０μｍ程度となっている。
【００６０】
なお、このように構成される半導体装置１００は、周知の半導体プロセスを用いて形成することができる。したがって、その説明は割愛する。
【００６１】
次に、半導体基板１０に構成されたＩＧＢＴ素子の動作について説明する。エミッタ電極１７とコレクタ電極２０との間に所定のコレクタ電圧を、エミッタ電極１７とゲート電極１２との間に所定のゲート電圧を印加する（すなわち、ゲートをオンする）と、表層にエミッタ領域１５を有する第１領域１３にｎ導電型のチャネルが形成される。このチャネルを通じて、エミッタ電極１７より半導体基板１０に電子が注入される。そして、注入された電子により、コレクタ領域１８と半導体基板１０が順バイアスされ、これによりコレクタ領域１８からホールが注入されて半導体基板１０の抵抗が大幅に下がり、ＩＧＢＴ素子の電流容量が増大する。このとき、上記したように、ベース層１１のうち、表層にエミッタ領域１５を有する第１領域１３のみがＩＧＢＴ素子として動作し、第２領域１４はＩＧＢＴ素子として動作しない。また、エミッタ電極１７とゲート電極１２との間に印加されていたゲート電圧を０Ｖ又は逆バイアス（すなわち、ゲートをオフする）と、ｎ導電型に反転していたチャネルがｐ導電型に戻り、エミッタ電極１７からの電子の注入が止まる。この注入停止により、コレクタ領域１８からのホールの注入も止まる。その後、半導体基板１０に蓄積されていたキャリア（電子とホール）が、それぞれエミッタ電極１７とコレクタ電極２０から排出されるか、又は、互いに再結合して消滅する。
【００６２】
次に、半導体基板１０に構成されたＦＷＤ素子の動作について説明する。上記したように、エミッタ電極１７がアノード電極も兼ねており、エミッタ電極１７と電気的に接続されたベース層１１の一部領域、すなわち第１領域１３とカソード領域１９直上に位置する第２領域１４ｂが、ＦＷＤ素子のアノード領域として機能する。そして、エミッタ電極１７と半導体基板１０との間にアノード電圧（順バイアス）を印加し、アノード電圧が閾値を超えると、アノード領域と半導体基板１０が順バイアスされ、ＦＷＤ素子が導通する。具体的には、負荷Ｌに蓄積されたエネルギーにより、上記したＩＧＢＴ素子にコレクタ電圧が印加されると、上記アノード領域とカソード領域１９（半導体基板１０も含む）との間に形成されるＦＷＤ素子が導通し、電流が流れる。なお、エミッタ電極１７と半導体基板１０との間に逆バイアスを印加すると、アノード領域より空乏層が半導体基板１０側へ伸びることで、逆方向耐圧を保持することができる。
【００６３】
このように、本実施形態に係る半導体装置１００では、ベース層１１のうち、全ての第１領域１３、すなわちコレクタ領域１８直上及びカソード領域１９直上に設けた複数の第１領域１３が、ＩＧＢＴ素子のチャネル領域として機能可能となっているとともに、ＦＷＤ素子のアノード領域として機能可能となっている。すなわち、ＩＧＢＴ素子にＦＷＤ素子の一部を内蔵させている。したがって、ＩＧＢＴ素子のオン電圧Ｖｏｎを所定電圧とする場合、ベース層１１を区画してなる複数の領域全てを第１領域１３とする構成よりはチップサイズが大きくなるものの、ＩＧＢＴ素子の領域とＦＷＤ素子の領域を分け、ＦＷＤ素子の領域をゲート電極１２の存在しない領域とする構成に比べて、チップサイズを小さくすることができる。
【００６４】
なお、上記において、「ＩＧＢＴ素子のチャネル領域として機能可能」とは、換言すれば「表層にエミッタ領域１５を有する」ということである。実際には、コレクタ領域１８との距離が短いほどＩＧＢＴ動作しやすいため、カソード領域１９上に位置する第１領域１３のうち、垂直な一方向においてコレクタ領域１８に近いものほどチャネル領域として機能（ＩＧＢＴ動作）しやすい。したがって、垂直な一方向において、カソード領域１９の長さが長い場合、隣接するコレクタ領域１８からの距離が遠い一部の第１領域１３については、チャネル領域として機能可能な構成を有していながらも、実質的にＩＧＢＴ動作しないこともありうる。同様に、「ＦＷＤ素子のアノード領域として機能可能」とは、換言すれば「エミッタ電極と電気的に接続されている」ということである。実際には、カソード領域１９との距離が短いほどＦＷＤ動作しやすいため、コレクタ領域１８上に位置する第１領域１３のうち、垂直な一方向においてカソード領域１９に近いものほどアノード領域として機能（ＦＷＤ動作）しやすい。したがって、垂直な一方向において、コレクタ領域１８の長さが長い場合、隣接するカソード領域１９からの距離が遠い一部の第１領域１３については、アノード領域として機能可能な構成を有していながらも、実質的にＦＷＤ動作しないこともありうる。
【００６５】
次に、本実施形態では、カソード領域１９直上に位置する全ての第２領域１４ｂがエミッタ電極１７と電気的に接続されており、これら第２領域１４ｂがＦＷＤ素子のアノード領域として機能する。これによれば、第１領域１３のみがアノード領域として機能する構成に比べて、半導体基板１０におけるアノード領域として機能する領域（面積）、ひいてはＦＷＤ素子として機能する領域（面積）を大きくすることができる。これにより、ＦＷＤ素子の順方向電圧Ｖｆを低減することができる。なお、上記したように、第２領域１４の幅を第１領域１３の幅よりも広くしているので、これによってＦＷＤ素子としての動作のマージンがさらに増え、ＦＷＤ素子の順方向電圧Ｖｆをより低減することができる。
【００６６】
また、第２領域１４のうち、カソード領域１９との距離が短いカソード領域１９直上の第２領域１４ｂのみをアノード領域として機能させるので、コレクタ領域１８直上の第２領域１４ａをアノード領域とする構成に比べて、ＦＷＤ素子の電流経路を短くすることができる。これによっても、ＦＷＤ素子の順方向電圧Ｖｆを低減することができる。
【００６７】
さらに、第２領域１４（第２領域１４ｂ）には、ＩＧＢＴ素子を構成するエミッタ領域１５が存在しておらず、ゲート電極１２に駆動信号が入力されても（すなわちＩＧＢＴ素子が動作しても）、第２領域１４のベース層１１と該ベース層１１に隣接する半導体基板１０とが同電位とはならない。したがって、第１領域１３のようにベース層１１と半導体基板１０とが同電位となることでベース層１１（ｐ）と半導体基板１０（ｎ）とのｐｎ接合でのホール注入が起こりにくくなる、ということはない。このように、第２領域１４（第２領域１４ｂ）は、ゲート電極１２への駆動信号の入力有無に関わらず、ＦＷＤ動作することができる、すなわちゲート電極１２の電位の影響を殆ど受けない。したがって、ＦＷＤ素子の動作時にＩＧＢＴ素子のゲートがオンされた（ＩＧＢＴ素子のゲート電極に駆動信号が入力された）ときの、ＦＷＤ素子の順方向電圧Ｖｆの増加を抑制することができる。以上から、本実施形態の半導体装置１００によれば、ＦＷＤ素子の順方向電圧Ｖｆを低減し、ひいてはＤＣ損失を低減することができる。
【００６８】
次に、本実施形態では、第２領域１４のうち、コレクタ領域１８直上に位置する全ての第２領域１４ａが、エミッタ電極１７と電気的に接続されずに浮遊電位（フローティング状態）となっている。したがって、ゲート電極１２に駆動信号が入力されて、第１領域１３におけるエミッタ領域１５下方にチャネルが形成されても（すなわちＩＧＢＴ素子のゲートがオンされても）、コレクタ領域１８直上の第２領域１４ａを介してエミッタ電極１７へホールが吸い出されることはなく、半導体基板１０にホールが蓄積される。これにより、ＩＧＢＴ素子のオン電圧Ｖｏｎを低減することができる。
【００６９】
また、コレクタ領域１８直上のみならず、カソード領域１９直上にも第１領域１３を設けるので、コレクタ領域１８直上のみに第１領域１３を設ける構成に比べて、半導体基板１０におけるＩＧＢＴ素子の占有面積を大きくすることができる。これによっても、ＩＧＢＴ素子のオン電圧Ｖｏｎを低減することができる。以上から、本実施形態の半導体装置１００によれば、ＩＧＢＴ素子のオン電圧Ｖｏｎを低減し、ひいてはＤＣ損失を低減することができる。
【００７０】
このように、本実施形態に係る半導体装置１００によれば、ＩＧＢＴ素子とＦＷＤ素子とを同一の半導体基板１０に備える構成において、チップサイズの増加を抑制しつつ、ＦＷＤ素子の順方向電圧Ｖｆ及びＩＧＢＴ素子のオン電圧Ｖｏｎをそれぞれ低減し、ひいては該装置１００のＤＣ損失を低減することができる。
【００７１】
なお、本発明者は、コレクタ領域１８とカソード領域１９の幅比（Ｗｐ／Ｗｎ）とＶｏｎ，Ｖｆとの関係について精査した。その結果を図４に示す。図４では、実線がＦＷＤ素子の順方向電圧Ｖｆ（任意単位）を、破線がＩＧＢＴ素子のオン電圧（任意単位）を示し、一点鎖線がＶｏｎ，Ｖｆの上限を示す共通線となっている。図４に示すように、コレクタ領域１８の幅Ｗｐの比率が高まる（Ｗｐが広くなる）ほど、ＩＧＢＴ動作しやすくなるため、ＩＧＢＴ素子のオン電圧Ｖｏｎが低減される。一方、Ｗｎの比率が高まる（Ｗｐの幅が広くなる）ほど、ＦＷＤ動作しやすくなるため、ＦＷＤ素子の順方向電圧Ｖｆが低減される。そして、一点鎖線とＶｆ、Ｖｏｎを示す各線との交点から、ｐｎ幅比（Ｗｐ／Ｗｎ）を３．１／０．７〜２．７／１．３の範囲で設定すると、ＩＧＢＴ素子のオン電圧Ｖｏｎを低減しつつＦＷＤ素子の順方向電圧Ｖｆを低減することができる。本実施形態では、上記したように、ｐｎ幅比（Ｗｐ／Ｗｎ）を、上記した範囲の中心となる３／１としているので、製造ばらつき等が生じても、ＩＧＢＴ素子のオン電圧Ｖｏｎを低減しつつＦＷＤ素子の順方向電圧Ｖｆを低減することができる構成となっている。
【００７２】
また、本実施形態では、ｎ導電型の高濃度領域としてのエミッタ領域１５が形成された第１領域１３と第２領域１４とが、トレンチゲートとしてのゲート電極１２を介してストライプ状に設けられた構成となっている。したがって、半導体基板１０内で、ＩＧＢＴ素子とＦＷＤ素子を、それぞれほぼ均一に動作させることができる。
【００７３】
（第２実施形態）
次に、本発明の第２実施形態を、図５に基づいて説明する。図５は、第２実施形態に係る半導体装置の特徴部分の概略構成を示す断面図であり、第１実施形態に示した図３に対応している。
【００７４】
第２実施形態に係る半導体装置は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【００７５】
第１実施形態では、表層にエミッタ領域１５を有する第１領域１３を、コレクタ領域１８直上及びカソード領域１９直上に設ける例を示し、特にその形成範囲については言及しなかった。例えば図３に示す例では、複数の第１領域１３が、垂直な一方向において、ほぼ等間隔で繰り返し設けられている。
【００７６】
これに対し、本実施形態では、例えば図５に示すように、カソード領域１９直上に位置するベース層１１のうち、該カソード領域１９に隣接するコレクタ領域１８側の端部（図２に示す破線）から、垂直な一方向における一部の範囲内のみにゲート電極１２及び第１領域１３が形成されている。そして、カソード領域１９直上に位置するベース層１１のうち、残りの範囲は全て第２領域１４ｂとなっている。言い換えれば、図５に示す例では、図３に示したカソード領域１９直上の３つの第１領域１３のうち、隣接するコレクタ領域１８から最も遠い３つ目の第１領域１３（及び該第１領域１３を区画する対をなしたゲート電極１２）を無くして、その分、２つ目の第１領域１３に対し、紙面右隣側の第２領域１４ｂの幅を、他の第２領域１４（第２領域１４ｂ）の幅よりも広くしている。なお、上記構成でも、第１実施形態同様、第１領域１３と第２領域１４とが、垂直な一方向に沿って交互に並設されている。
【００７７】
このように本実施形態では、複数のゲート電極１２が、カソード領域１９直上に位置するベース層１１全体にわたって均等に形成されるのではなく、コレクタ領域１８側からの一部範囲内のみに制限して形成されている。換言すれば、カソード領域１９直上のベース層１１のうち、コレクタ領域１８に近い部位のみに第１領域１３が形成されている。そして、ゲート電極１２が設けられない範囲、換言すればコレクタ領域１８から遠く、ＩＧＢＴ動作しにくい部位が全て第２領域１４ｂとなっている。このような構成とすると、第１実施形態に示した構成に比べて、半導体基板１０におけるアノード領域として機能する領域（面積）、ひいてはＦＷＤ素子として機能する領域（面積）をより大きくし、これによりＦＷＤ素子の順方向電圧Ｖｆをより低減することができる。
【００７８】
また、ＦＷＤ素子のアノード領域として機能する領域（第１領域１３及び第２領域１４ｂ）のうち、ゲート電極１２の電位の影響を殆ど受けない（ＩＧＢＴ素子が動作しても、ベース領域１１（ｐ）と半導体基板１０（ｎ）とが同電位とはならない）第２領域１４ｂの割合が、第１実施形態の図３に示した構成よりも増えるので、ＦＷＤ素子の動作時にＩＧＢＴ素子のゲートがオンされたときの、ＦＷＤ素子の順方向電圧Ｖｆの増加を抑制することができる。以上から、本実施形態の半導体装置１００によれば、ＦＷＤ素子の順方向電圧Ｖｆをより低減することができる。
【００７９】
また、本実施形態では、カソード領域１９直上のベース層１１のうち、コレクタ領域１８に近い部位、換言すればＩＧＢＴ動作しやすい部位には、ゲート電極１２（第１領域１３）が形成されている。また、コレクタ領域１８直上の第２領域１４ａは浮遊電位となっている。したがって、第１実施形態の図１に示した構成よりは若干劣るものの、コレクタ領域１８直上のみに第１領域１３を設ける構成に比べて、ＩＧＢＴ素子のオン電圧Ｖｏｎを低減することができる。
【００８０】
なお、図５においては、カソード領域１９に対して紙面左側のみにコレクタ領域１８が隣接している。しかしながら、垂直な一方向において、カソード領域１９の左右両隣にコレクタ領域１８が存在する場合、左右両端からそれぞれ一部の範囲内のみにゲート電極１２及び第１領域１３が形成され、残りの範囲が全て第２領域１４ｂとされた構成とすればよいのは言うまでもない。換言すれば、垂直な一方向において、カソード領域１９の左右両端から所定範囲の周辺領域（両端の近接領域）にはゲート電極１２及び第１領域１３が形成され、左右の周辺領域に挟まれた中央領域が全て第２領域１４ｂとされた構成とすればよい。
【００８１】
（第３実施形態）
次に、本発明の第３実施形態を、図６に基づいて説明する。図６は、第３実施形態に係る半導体装置の特徴部分の概略構成を示す断面図であり、第１実施形態に示した図３に対応している。
【００８２】
第３実施形態に係る半導体装置は、上記した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【００８３】
本実施形態でも、例えば図６に示すように、カソード領域１９直上に位置するベース層１１のうち、該カソード領域１９に隣接するコレクタ領域１８側の端部（図６に示す破線）から、垂直な一方向における一部の範囲（コレクタ領域１８の近傍領域）内のみにゲート電極１２及び第１領域１３が形成されている。そして、残りの範囲には、ゲート電極１２同様のトレンチゲートとして、ゲート電極１２と同一構成且つ同電位とされた複数のダミーゲート電極２２が形成され、ダミーゲート電極２２に挟まれた領域は、第２領域１４ｂとしてエミッタ電極１７と電気的に接続されている。
【００８４】
言い換えれば、図６に示す例では、図３に示したカソード領域１９直上の３つの第１領域１３のうち、隣接するコレクタ領域１８から最も遠い３つ目の第１領域１３の代わりに、表層にエミッタ領域１５を有さず、ＦＷＤ素子のアノード領域のみとして機能する第２領域１４ｂが設けられている。すなわち、カソード領域１９直上の一部において、第２領域１４（第２領域１４ｂ）が連続して並設されている。また、このように、第２領域１４（第２領域１４ｂ）が連続して並設されていながらも、対をなすトレンチゲート（ゲート電極１２及びダミーゲート電極２２）が、垂直な一方向に沿って所定ピッチで繰り返し形成されている。
【００８５】
このように本実施形態においても、第２実施形態同様、複数のゲート電極１２が、カソード領域１９直上に位置するベース層１１全体にわたって均等に形成されるのではなく、コレクタ領域１８側からの一部範囲内のみに制限して形成されている。換言すれば、カソード領域１９直上のベース層１１のうち、コレクタ領域１８に近い部位のみに第１領域１３が形成されている。そして、ゲート電極１２が設けられない範囲、換言すればコレクタ領域１８から遠い部位には、表層にエミッタ領域１５を有さない第２領域１４ｂが形成されている。このような構成とすると、第１実施形態に示した構成に比べて、半導体基板１０におけるアノード領域として機能する領域（面積）、ひいてはＦＷＤ素子として機能する領域（面積）をより大きくし、これによりＦＷＤ素子の順方向電圧Ｖｆをより低減することができる。
【００８６】
また、ダミーゲート電極２２間の領域も表層にエミッタ領域１５のない第２領域１４ｂとするため、ＦＷＤ素子のアノード領域として機能可能な領域（第１領域１３及び第２領域１４ｂ）のうち、ゲート電極１２の電位の影響を殆ど受けない（ＩＧＢＴ素子が動作しても、ベース領域１１（ｐ）と半導体基板１０（ｎ）とが同電位とはならない）第２領域１４ｂの割合が、第１実施形態の図３に示した構成よりも増える。したがって、ＦＷＤ素子の動作時にＩＧＢＴ素子のゲートがオンされたときの、ＦＷＤ素子の順方向電圧Ｖｆの増加を抑制することができる。以上から、本実施形態の半導体装置１００によれば、ＦＷＤ素子の順方向電圧Ｖｆをより低減することができる。
【００８７】
また、本実施形態においても、カソード領域１９直上のベース層１１のうち、コレクタ領域１８に近い部位にはゲート電極１２（第１領域１３）が形成され、コレクタ領域１８直上の第２領域１４ａは浮遊電位となっている。したがって、第１実施形態の図３に示した構成よりは若干劣るものの、コレクタ領域１８直上のみに第１領域１３を設ける構成に比べて、ＩＧＢＴ素子のオン電圧Ｖｏｎを低減することができる。
【００８８】
さらに、本実施形態では、カソード領域１９直上のベース層１１のうち、ゲート電極１２が形成されない範囲に、ゲート電極１２に代えて、ゲート電極１２と同一構成且つ同電位とされた複数のダミーゲート電極２２が形成されている。これにより、第２実施形態の図５に示した構成よりはＦＷＤ素子のアノード領域が若干減少するものの、半導体基板１０の表面側構造を均一化し、等電位線を略均一として、電界の偏りを低減することができる。すなわち、カソード領域１９直上のベース層１１において、一部範囲にゲート電極１２が存在しないにも関わらず、これによるＩＧＢＴ素子の耐圧低下を抑制することができる。
【００８９】
なお、本実施形態においても、第２実施形態に示したように、垂直な一方向において、カソード領域１９の左右両隣にコレクタ領域１８が存在する場合には、左右両端からそれぞれ一部の範囲内のみにゲート電極１２及び第１領域１３が形成され、残りの範囲内に、対をなすダミーゲート電極２２が形成された構成とすればよいのは言うまでもない。
【００９０】
（第４実施形態）
次に、本発明の第４実施形態を、図７に基づいて説明する。図７は、第４実施形態に係る半導体装置の特徴部分の概略構成を示す断面図であり、第１実施形態に示した図３に対応している。
【００９１】
第４実施形態に係る半導体装置は、上記した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【００９２】
本実施形態においても、第２実施形態又は第３実施形態同様、例えば図７に示すように、カソード領域１９直上に位置するベース層１１のうち、該カソード領域１９に隣接するコレクタ領域１８側の端部（図７に示す破線）から、垂直な一方向における一部の範囲内のみにゲート電極１２及び第１領域１３が形成されている。また、残りの範囲には、ゲート電極１２同様のトレンチゲートとして、ゲート電極１２と同一構成且つ同電位とされた複数のダミーゲート電極２２が形成されている。そして、ダミーゲート電極２２に挟まれた領域の表層に、エミッタ領域１５と同一構成のダミーエミッタ領域２３（ｎ＋）が、ダミーゲート電極２２の側面部位に隣接しつつ選択的に形成されている。さらに、ダミーゲート電極２２に挟まれ、表層にダミーエミッタ領域２３が形成された第３領域２４は、浮遊電位となっている。
【００９３】
言い換えれば、図７に示す例では、図３に示したカソード領域１９直上の３つの第１領域１３のうち、隣接するコレクタ領域１８から最も遠い３つ目の第１領域１３の代わりに、浮遊電位とされた第３領域２４が設けられている。すなわち、ベース層１１におけるカソード領域１９直上の一部において、表層に、ｎ導電型の高濃度領域としてのエミッタ領域１５又はダミーエミッタ領域２３が形成された第１領域１３又は第３領域２４と、第２領域１４とが、垂直な一方向に交互に並設されている。また、対をなすトレンチゲート（ゲート電極１２及びダミーゲート電極２２）が、垂直な一方向に沿って所定ピッチで繰り返し形成されている。しかしながら、第３領域２４が浮遊電位であるため、第３領域２４を区画する対をなすダミーゲート電極２２は、ゲート電極１２と同一構成且つ同電位であり、ダミーエミッタ領域２３は、エミッタ領域１５と同一構成でありながら、いずれもＩＧＢＴ素子として機能しないようになっている。
【００９４】
このように本実施形態においても、第２実施形態又は第３実施形態同様、複数のゲート電極１２が、カソード領域１９直上に位置するベース層１１全体にわたって均等に形成されるのではなく、コレクタ領域１８側からの一部範囲内のみに制限して形成されている。換言すれば、カソード領域１９直上のベース層１１のうち、コレクタ領域１８に近い部位のみに第１領域１３が形成されている。また、ゲート電極１２が設けられない範囲、換言すればコレクタ領域１８から遠い部位には、ダミーゲート電極２２により第３領域２４が区画され、この第３領域２４は、その表層に形成されたダミーエミッタ領域２３とともに浮遊電位とされている。すなわち、第３領域２４が、ＩＧＢＴ素子のチャネル領域として機能せず、ＦＷＤ素子のアノード領域として機能しないようになっている。このような構成とすると、ＦＷＤ素子のアノード領域として機能する領域（第１領域１３及び第２領域１４ｂ）のうち、ゲート電極１２の電位の影響を殆ど受けない（ＩＧＢＴ素子が動作しても、ベース領域１１（ｐ）と半導体基板１０（ｎ）とが同電位とはならない）第２領域１４ｂの割合が、第１実施形態の図３に示した構成よりも増えるので、ＦＷＤ素子の動作時にＩＧＢＴ素子のゲートがオンされたときの、ＦＷＤ素子の順方向電圧Ｖｆの増加を抑制することができる。以上から、本実施形態の半導体装置１００によれば、ＦＷＤ素子の順方向電圧Ｖｆをより低減することができる。
【００９５】
また、本実施形態においても、カソード領域１９直上のベース層１１のうち、コレクタ領域１８に近い部位にはゲート電極１２（第１領域１３）が形成され、コレクタ領域１８直上の第２領域１４ａは浮遊電位となっている。したがって、第１実施形態の図３に示した構成よりは若干劣るものの、コレクタ領域１８直上のみに第１領域１３を設ける構成に比べて、ＩＧＢＴ素子のオン電圧Ｖｏｎを低減することができる。
【００９６】
また、本実施形態では、カソード領域１９直上のベース層１１のうち、ゲート電極１２が形成されない範囲に、ゲート電極１２に代えて、ゲート電極１２と同一構成且つ同電位とされた複数のダミーゲート電極２２が形成されている。これにより、第２実施形態の図５に示した構成よりはＦＷＤ素子のアノード領域が若干減少するものの、半導体基板１０の表面側構造を均一化し、等電位線を略均一として、電界の偏りを低減することができる。すなわち、カソード領域１９直上のベース層１１において、一部範囲にゲート電極１２が存在しないにも関わらず、これによるＩＧＢＴ素子の耐圧低下を抑制することができる。
【００９７】
さらに、本実施形態では、ダミーゲート電極２２に挟まれ、表層にダミーエミッタ領域２３を有する第３領域２４が、浮遊電位となっている。換言すれば、カソード領域１９直上のベース層１１に設けられ、ゲート電極１２（ダミーゲート電極２２を含む）によって挟まれて表層にエミッタ領域１５が形成された複数の領域のうち、一部の領域がエミッタ電極１７と接続されて第１領域１３とされ、残りの領域がエミッタ電極１７と接続されず、ＩＧＢＴ素子及びＦＷＤ素子として機能しない第３領域２４となっている。したがって、エミッタ電極１７との接続状態を形成するためのマスク一枚によって、カソード領域１９直上のベース層１１における第１領域１３と第３領域２４との割合を調整することができる。第１領域１３は表層にエミッタ領域１５を有するため、ＩＧＢＴ素子が動作すると、第１領域１３のベース層１１（ｐ）と半導体基板１０（ｎ）が同電位となり、ｐｎ接合にホール注入が起こりにくくなる。すなわち、第１領域１３がＦＷＤ素子のアノード領域として機能する際には、その順方向動作がゲート電位の影響を受ける。一方、第３領域２４は浮遊電位とされるため、ＦＷＤ素子のアノード領域として機能しない。すなわち、上記マスクにより、ＦＷＤ素子の順方向電圧Ｖｆに与えるゲート電極１２の電位の影響を調整することができる。これにより、半導体装置１００の開発時に、マスク１枚によって、ゲート電極１２の電位の影響を簡単に調整することができる。
【００９８】
なお、本実施形態においても、第２実施形態に示したように、垂直な一方向において、カソード領域１９の左右両隣にコレクタ領域１８が存在する場合には、左右両端からそれぞれ一部の範囲内のみにゲート電極１２及び第１領域１３が形成され、残りの範囲内に、対をなすダミーゲート電極２２（及びダミーエミッタ領域２３，第３領域２４）が形成された構成とすればよいのは言うまでもない。
【００９９】
（第５実施形態）
次に、本発明の第５実施形態を、図８に基づいて説明する。図８は、第５実施形態に係る半導体装置の特徴部分の概略構成を示す断面図であり、第１実施形態に示した図３に対応している。
【０１００】
第５実施形態に係る半導体装置は、上記した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【０１０１】
第４実施形態では、対をなすダミーゲート電極２２により区画され、表層にダミーエミッタ領域２３の形成された第３領域２４を浮遊電位とすることで、第３領域２４をＩＧＢＴ素子（及びＦＷＤ素子）として機能させないようにする例を示した。これに対し、本実施形態では、例えば図８に示すように、ダミーゲート電極２２をゲート電極１２と同電位とするのではなく、ダミーエミッタ領域２３や第３領域２４とともにエミッタ電極１７と電気的に接続する点を特徴とする。すなわち、ダミーゲート電極２２に駆動信号が入力されない構成とすることで、第３領域２４をＩＧＢＴ素子として機能させない点を特徴とする。それ以外は、第４実施形態に示した構成と同じである。
【０１０２】
このように本実施形態においても、第２実施形態〜第４実施形態同様、複数のゲート電極１２が、カソード領域１９直上に位置するベース層１１全体にわたって均等に形成されるのではなく、コレクタ領域１８側からの一部範囲内のみに制限して形成されている。換言すれば、カソード領域１９直上のベース層１１のうち、コレクタ領域１８に近い部位のみに第１領域１３が形成されている。また、ゲート電極１２が設けられない範囲、換言すればコレクタ領域１８から遠い部位にはダミーゲート電極２２が設けられ、ダミーゲート電極２２に挟まれた領域が、その表層にダミーエミッタ領域２３が選択的に形成された第３領域２４となっている。そして、ダミーゲート電極２２、ダミーエミッタ領域２３、及び第３領域２４が、ともにエミッタ電極１７と電気的に接続されている。すなわち、第３領域２４がＩＧＢＴ素子のチャネル領域として機能せず、ＦＷＤ素子のアノード領域としてのみ機能する。このような構成とすると、第１実施形態に示した構成に比べて、半導体基板１０におけるアノード領域として機能する領域（面積）、ひいてはＦＷＤ素子として機能する領域（面積）をより大きくし、これによりＦＷＤ素子の順方向電圧Ｖｆをより低減することができる。
【０１０３】
また、ＦＷＤ素子のアノード領域として機能する領域（第１領域１３、第２領域１４ｂ、及び第３領域２４）のうち、ゲート電極１２の電位の影響を殆ど受けない（ＩＧＢＴ素子が動作しても、ベース領域１１（ｐ）と半導体基板１０（ｎ）とが同電位とはならない）領域１４ｂ，２４の割合が、第１実施形態の図３に示した構成よりも増えるので、ＦＷＤ素子の動作時にＩＧＢＴ素子のゲートがオンされたときの、ＦＷＤ素子の順方向電圧Ｖｆの増加を抑制することができる。以上から、本実施形態の半導体装置１００によれば、ＦＷＤ素子の順方向電圧Ｖｆをより低減することができる。
【０１０４】
また、本実施形態においても、カソード領域１９直上のベース層１１のうち、コレクタ領域１８に近い部位にはゲート電極１２（第１領域１３）が形成され、コレクタ領域１８直上の第２領域１４ａは浮遊電位となっている。したがって、第１実施形態の図３に示した構成よりは若干劣るものの、コレクタ領域１８直上のみに第１領域１３を設ける構成に比べて、ＩＧＢＴ素子のオン電圧Ｖｏｎを低減することができる。
【０１０５】
なお、本実施形態においても、第２実施形態に示したように、垂直な一方向において、カソード領域１９の左右両隣にコレクタ領域１８が存在する場合には、左右両端からそれぞれ一部の範囲内のみにゲート電極１２及び第１領域１３が形成され、残りの範囲内に、対をなすダミーゲート電極２２（及びダミーエミッタ領域２３，第３領域２４）が形成された構成とすればよいのは言うまでもない。
【０１０６】
（第６実施形態）
次に、本発明の第６実施形態を、図９に基づいて説明する。図９は、第６実施形態に係る半導体装置の特徴部分の概略構成を示す断面図であり、第１実施形態に示した図３に対応している。
【０１０７】
第６実施形態に係る半導体装置は、上記した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【０１０８】
本実施形態では、図９に示すように、エミッタ電極１７と電気的に接続された領域、具体的には、第１領域１３及びカソード領域１９上に位置する第２領域１４ｂに、エミッタ電極１７とのコンタクトとして、半導体基板１０の表面側からトレンチコンタクト２５がそれぞれ形成されている点を特徴とする。このトレンチコンタクト２５は、半導体基板１０の表面側からベース層１１よりも浅い深さをもってベース層１１内に形成したトレンチ内に、タングステン（Ｗ）などの導電材料を埋め込んでなるトレンチ構造のコンタクト領域である。このトレンチコンタクト２５は、上記したｐ導電型（ｐ＋）のコンタクト領域に代えて形成されている。それ以外の構成は、第２実施形態に示した構成（図５参照）と同じである。このようなトレンチコンタクト２５は、周知の半導体プロセスにより形成することができる。
【０１０９】
このように本実施形態では、トレンチコンタクト２５（該トレンチコンタクト２５を形成する際のトレンチ）により、アノード領域として機能する第１領域１３及び第２領域１４ｂにおいて、各領域１３，１４ｂの表面側の一部、すなわちベース層１１の高濃度部分の一部が取り除かれている。これにより、トレンチコンタクト２５の存在しない構成に比べて、ＦＷＤ素子の動作時に、上記各領域１３，１４ｂから半導体基板１０側へのホールの注入量が減少する。したがって、ＦＷＤ素子が非動作状態に切り替わる（オン状態からオフ状態に切り替わる）際の、動作時とは逆方向に瞬間的に流れるリカバリー電流Ｉｒｒの値を小さくし、ひいてはＳＷ損失（換言すればＡＣ損失）を低減することができる。すなわち、上記実施形態で示したＤＣ損失の低減とあわせて、半導体装置１００の電力損失をより低減することができる。
【０１１０】
なお、図９では、第２実施形態に示した構成（図５参照）に対し、トレンチコンタクト２５が形成される例を示した。しかしながら、トレンチコンタクト２５は、エミッタ電極１７と電気的に接続された領域、すなわちエミッタ電極１７と接続されてＦＷＤ素子のアノード領域として機能する領域に形成されればよい。したがって、上記した各実施形態との組み合わせが可能である。例えば、第５実施形態と組み合わせた場合、カソード領域１９直上においては、全ての領域（第１領域１３、第２領域１４ｂ、及び第３領域２４）にトレンチコンタクト２５が形成される。
【０１１１】
また、図示しないが、電子線やヘリウム線などの放射線を照射することにより、例えば半導体基板１０におけるベース層１１との境界近傍に、低ライフタイム層が形成された構成としても良い。これによれば、ベース層１１直下のキャリア密度を低下させることができる。したがって、ＦＷＤ素子の動作時に、アノード領域として機能する領域近傍のキャリア密度が小さくなり、ひいてはリカバリー電流Ｉｒｒの値を小さくしてＳＷ損失を低減することができる。
【０１１２】
（第７実施形態）
次に、本発明の第７実施形態を、図１０に基づいて説明する。図１０は、第７実施形態に係る半導体装置の特徴部分の概略構成を示す断面図であり、第１実施形態に示した図３に対応している。
【０１１３】
第７実施形態に係る半導体装置は、上記した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【０１１４】
本実施形態では、図１０に示すように、エミッタ電極１７と電気的に接続された領域、具体的には、第１領域１３及びカソード領域１９上に位置する第２領域１４ｂと、半導体基板１０との間に、半導体基板１０よりも高濃度であってエミッタ領域１５よりも低濃度（例えば不純物濃度が１×１０１６ｃｍ−３程度）のｎ導電型の半導体層２６（ｎウェル）が形成されている点を特徴とする。それ以外の構成は、第２実施形態に示した構成（図５参照）と同じである。このような半導体層２６は、周知の半導体プロセスにより形成することができる。
【０１１５】
このように本実施形態では、半導体層２６が形成されているので、ＩＧＢＴ素子の動作時に、コレクタ領域１８から注入されたホールに対して半導体層２６がバリアとなり、エミッタ電極１７と接続された領域（図１０では第１領域１３及び第２領域１４ｂ）へ半導体基板１０側からホールが注入されがたくなる。これにより、半導体層２６の近傍にホールが蓄積され、ＩＧＢＴ素子のオン電圧Ｖｏｎをより低減することができる。
【０１１６】
また、半導体層２６がバリアとなり、半導体層２６の存在しない構成に比べて、ＦＷＤ素子の動作時に、上記各領域１３，１４ｂから半導体基板１０側へのホールの注入量が減少する。これにより、ＦＷＤ素子が非動作状態に切り替わる（オン状態からオフ状態に切り替わる）際のリカバリー電流Ｉｒｒの値を小さくし、ひいてはＳＷ損失を低減することができる。すなわち、上記したＤＣ損失の低減とあわせて、半導体装置１００の電力損失をより低減することができる。
【０１１７】
なお、本実施形態においても、第２実施形態に示した構成（図５参照）に対し、半導体層２６が形成される例を示した。しかしながら、半導体層２６は、エミッタ電極１７と電気的に接続された領域、すなわちエミッタ電極１７と接続されてＦＷＤ素子のアノード領域として機能する領域に形成されればよい。したがって、上記した各実施形態との組み合わせが可能である。
【０１１８】
また、本実施形態では、エミッタ電極１７と電気的に接続された各領域１３，１４ｂと半導体基板１０との間のみに、半導体層２６が形成される例を示した。しかしながら、図１１に示すように、コレクタ領域１８直上に位置する各第２領域１４ａと半導体基板１０との間にも、半導体層２６が形成された構成としても良い。このように、浮遊電位とされた第２領域１４ａに対しても半導体層２６を設けると、ＩＧＢＴ素子の動作時において、第１領域１３におけるエミッタ領域１５から注入された電子が、第２領域１４ａ下にも広がりやすくなる。したがって、電流経路が広がってＩＧＢＴ素子のオン電圧Ｖｏｎをより低減することができる。図１１は、変形例を示す断面図である。
【０１１９】
また、本実施形態では、各半導体層２６が、ゲート電極１２と離間して形成されている。このような構成とすると、ゲート電極１２近傍の電界集中を抑制し、ひいてはＩＧＢＴ素子，ＦＷＤ素子の耐圧を向上することができる。しかしながら、半導体層２６がゲート電極１２と接する構成としても良い。この場合、例えば半導体層２６を各ゲート電極１２が貫通する構成とすることもできる。
【０１２０】
（第８実施形態）
次に、本発明の第８実施形態を、図１２に基づいて説明する。図１２は、第８実施形態に係る半導体装置の特徴部分の概略構成を示す断面図であり、第１実施形態に示した図３に対応している。
【０１２１】
第８実施形態に係る半導体装置は、上記した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【０１２２】
第７実施形態（図１０参照）では、エミッタ電極１７と電気的に接続された領域１３，１４ｂと半導体基板１０との間に半導体層２６が形成される例を示した。これに対し、図１２に示す例では、図１０に示した構成において、第１領域１３に第６実施形態同様のトレンチコンタクト２５が形成され、半導体層２６とトレンチコンタクト２５との間に、ベース層１１よりも高濃度（例えば不純物濃度が１×１０１７ｃｍ−３程度）のｐ導電型の高濃度層２７（ｐウェル）が形成されている点を特徴とする。このような高濃度層２７は、周知の半導体プロセスにより形成することができる。
【０１２３】
このように本実施形態では、第６実施形態に示したトレンチコンタクト２５による効果と、第７実施形態に示した半導体層２６の効果を期待することができる。
【０１２４】
また、トレンチコンタクト２５を有する構成でありながら、トレンチコンタクト２５とｎ導電型の半導体層２６との間にｐ導電型の高濃度層２７を有するので、エミッタ電極１７のコンタクト領域と半導体層２６との距離が短い構成でありながら、ＩＧＢＴ素子の耐圧低下を抑制することができる。
【０１２５】
なお、本実施形態では、第１領域１３のみにトレンチコンタクト２５が形成され、該トレンチコンタクト２５と半導体層２６との間に高濃度層２７が形成される例を示した。しかしながら、第６実施形態（図９参照）で示したように、エミッタ電極１７と電気的に接続される全ての領域にトレンチコンタクト２５がそれぞれ形成され、該トレンチコンタクト２５と半導体層２６との間に高濃度層２７が形成された構成としても良い。例えば図１３に示す例では、第１領域１３だけでなく、カソード領域１９直上に位置する第２領域１４ｂにもトレンチコンタクト２５が形成され、このトレンチコンタクト２５と半導体層２６との間にも高濃度層２７が形成されている。このような構成とすると、ＳＷ損失をより低減することができる。また、第２領域１４ｂにも高濃度層２７が形成されているので、これにより、半導体層２６による効果を期待しつつＦＷＤ素子の耐圧低下を抑制することができる。図１３は、変形例を示す断面図である。
【０１２６】
（第９実施形態）
次に、本発明の第９実施形態を、図１４〜図１７に基づいて説明する。図１４は、第９実施形態に係る半導体装置を表面側から見た平面図である。図１５は、半導体装置を裏面側から見た平面図である。図１６は、図１４及び図１５に示す半導体装置を用いたフィードバック回路の一例を示す図である。図１７は、センス抵抗の両端の電位差Ｖｓとフィードバック部の出力の関係を示す図である。なお、図１５では、センス素子３３のうち、半導体基板１０の表面側の部分（図１４に示す符号３３の部分）を破線で示している。
【０１２７】
第９実施形態に係る半導体装置は、上記した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【０１２８】
本実施形態では、図１４に示すように、半導体基板１０が、ＩＧＢＴ素子及びＦＷＤ素子の構成されたメイン領域３０（上記実施形態の領域３０に相当）と、該メイン領域３０よりも基板表面の大きさが小さいセンス領域とを有している。メイン領域３０としては、上記各実施形態の構成を採用することができる。また、センス領域には、ＦＷＤ素子に流れる電流に比例した電流が流れるセンス素子３３（ＦＷＤセンス素子３３ｂ）が形成されている。そして、このセンス素子３３による検出結果に基づき、ＦＷＤ素子の動作時にはＩＧＢＴ素子のゲート電極１２への駆動信号の入力が遮断され、ＦＷＤ素子の非動作時にはゲート電極１２への駆動信号の入力が許可されるようにフィードバック制御される点を特徴とする。
【０１２９】
本実施形態では、センス領域が、メイン領域３０と同一の構造であって、メイン領域３０の面積の１／１０００程度となっている。すなわち、センス素子３３が、ＩＧＢＴ素子に流れる電流に比例した電流が流れるＩＧＢＴセンス素子３３ａとＦＷＤ素子に流れる電流に比例した電流が流れるＦＷＤセンス素子３３ｂとを兼ねる構成となっている。なお、図１４に示す符号３４は、センス用パッドであり、図１５に示す符号３５は、センス素子３３を構成するセンス素子用のカソード領域である。本実施形態では、このカソード領域３５が、センス素子３３のうちの半導体基板１０の表面側の部分（図１５の破線部分）の直下に位置せずに、厚さ方向に垂直な方向において所定の間隔を有して設けられている。すなわち、半導体基板１０の裏面側において、表面側におけるセンス素子３３の形成領域の直下にコレクタ領域１８（ＩＧＢＴ素子３０ａ及びセンス素子３３共通）が設けられている。これにより、ＩＧＢＴセンス素子３３ａの出力低下を抑制することができる。
【０１３０】
次に、このように構成される半導体装置１００を用いたゲート駆動信号のフィードバック回路について説明する。このようなフィードバック回路は、インバータ回路の一部（上下アームの一方）として構成されており、本出願人による特願２００７−２２９９５９号、特願２００７−２６８３２８号などに記載されたものと同じであるので参照されたい。
【０１３１】
図１６に示すように、フィードバック回路は、図１４及び図１５に示した半導体装置１００と、ＡＮＤ回路１０１と、センス抵抗１０２と、フィードバック部１０３とを有している。
【０１３２】
ＡＮＤ回路１０１は、入力される全ての信号がＨｉレベルのとき、Ｈｉレベルの信号を出力するロジック回路である。このＡＮＤ回路１０１には、半導体装置１００（ＩＧＢＴ素子３０ａ及びＩＧＢＴセンス素子３３ａ）を駆動するための外部からのＰＷＭゲート信号（駆動信号に相当）とフィードバック部１０３の出力とが入力されるようになっている。なお、ＰＷＭゲート信号は外部のＰＷＭ信号発生回路等で生成され、ＡＮＤ回路１０１の入力端子に入力されるようになっている。このＰＷＭゲート信号が、特許請求の範囲の記載の駆動信号に相当する。また、ＡＮＤ回路１０１及びフィードバック部１０３が、特許請求の範囲に記載のフィードバック手段に相当する。
【０１３３】
このＡＮＤ回路１０１は、ゲート抵抗１０４を介して半導体装置１００におけるゲートパッド３２と電気的に接続されている。そして、ＩＧＢＴ素子３０ａとＩＧＢＴセンス素子３３ａにおけるゲート電圧の制御は、ゲート抵抗１０４を介してＡＮＤ回路１０１から供給されるＰＷＭゲート信号によって行われるようになっている。例えば、ＡＮＤ回路１０１の通過を許可されたＰＷＭゲート信号がＨｉレベルの信号であればＩＧＢＴ素子３０ａをオンして駆動することができ、ＰＷＭゲート信号がＬｏｗレベルの信号であればＩＧＢＴ素子３０ａをオフして駆動を停止させることができる。また、ＰＷＭゲート信号がＡＮＤ回路１０１の通過を停止、すなわちゲート電極１２へのＰＷＭゲート信号の入力が遮断された場合には、ＩＧＢＴ素子３０ａ及びＩＧＢＴセンス素子３３ａは駆動されない。
【０１３４】
また、ＩＧＢＴ素子３０ａのコレクタには図示しない負荷や電源等が接続され、ＩＧＢＴ素子３０ａのコレクタ−エミッタ間にメイン電流が流れるようになっている。また、ＩＧＢＴセンス素子３３ａのコレクタ電極は、ＩＧＢＴ素子３０ａのコレクタ電極２０と共通化されており、ＩＧＢＴセンス素子３３ａのエミッタ領域は、センス用パッド３４を介してセンス抵抗１０２の一端に接続されている。センス抵抗１０２の他端は、ＩＧＢＴ素子３０ａのエミッタ領域１５、すなわちエミッタ電極１７（例えば図３参照）に接続されている。これにより、ＩＧＢＴセンス素子３３ａのエミッタ領域から流れる電流検出用のセンス電流、すなわちＩＧＢＴ素子３０ａに流れるメイン電流に比例する電流がセンス抵抗１０２を流れ、センス抵抗１０２の両端の電位差Ｖｓがフィードバック部１０３にフィードバックされるようになっている。
【０１３５】
フィードバック部１０３は、例えばオペアンプ等の回路が組み合わされて構成されるものであり、ＦＷＤ素子３０ｂに電流が流れているか否か、ＩＧＢＴ素子３０ａに過剰電流が流れているか否かを判定し、判定結果にしたがってＡＮＤ回路１０１に入力されるＰＷＭゲート信号の通過を許可又は停止（遮断）させるものである。このため、フィードバック部１０３は、ＦＷＤ素子３０ｂに電流が流れていることを判定するために用いるダイオード電流検知閾値Ｖｔｈ１と、ＩＧＢＴ素子３０ａに過剰電流が流れていることを判定するためにも用いる過電流検知閾値Ｖｔｈ２とを有している。なお、本実施形態においては、Ｖｔｈ１，Ｖｔｈ２が電圧値となっている。
【０１３６】
なお、ＩＧＢＴ素子３０ａが正常に駆動される場合、すなわちＦＷＤ素子３０ｂに電流が流れない場合、ＩＧＢＴセンス素子３３ａからセンス抵抗１０２に電流が流れる。これにより、ＩＧＢＴ素子３０ａのエミッタ領域１５の電位を基準とすると、センス抵抗１０２の両端の電位差Ｖｓは正の値となる。逆に、ＦＷＤ素子３０ｂに電流が流れる場合、センス抵抗１０２からＦＷＤセンス素子３３ｂに電流が流れる。これにより、ＩＧＢＴ素子３０ａのエミッタ領域１５の電位を基準とすると、センス抵抗１０２の両端の電位差Ｖｓは負の値となる。したがって、ＦＷＤ素子３０ｂに電流が流れていることを検出するためのダイオード電流検知閾値Ｖｔｈ１を負の値とする。また、ＩＧＢＴ素子２８に過剰電流が流れる場合、ＩＧＢＴセンス素子３３ａからセンス抵抗１０２に流れるセンス電流の値はより大きくなる、すなわち、センス抵抗１０２の両端の電位差Ｖｓが正の値でより大きくなるので、過電流検知閾値Ｖｔｈ２を正の値とする。
【０１３７】
このようなフィードバック部１０３は、ＩＧＢＴ素子３０ａを駆動する場合、ＡＮＤ回路１０１に入力されるＰＷＭゲート信号の通過を許可する出力をする一方、センス抵抗１０２の両端の電位差Ｖｓを入力し、図１７に示すように、該電位差Ｖｓがダイオード電流検知閾値Ｖｔｈ１よりも小さい場合、若しくは、該電位差Ｖｓが過電流検知閾値Ｖｔｈ２よりも大きい場合に、ＡＮＤ回路１０１に入力されるＰＷＭゲート信号の通過を停止させる出力をする。
【０１３８】
例えば通常時においては、ＰＷＭ信号発生回路等の外部回路にてＩＧＢＴ素子３０ａ（及びＩＧＢＴセンス素子３３ａ）を駆動するための駆動信号としてＰＷＭゲート信号が生成され、ＡＮＤ回路１０１に入力される。他方、ＦＷＤ素子３０ｂはオフになっており、ＦＷＤセンス素子３３ｂにも電流は流れない。このため、センス抵抗１０２のうち、ＩＧＢＴセンス素子３３ａのエミッタ領域（センス用パッド３４）に接続される一端側の電位がＩＧＢＴ素子３０ａのエミッタ領域１５（エミッタ電極１７）に接続される他端側よりも高くなり、センス抵抗１０２の両端の電位差Ｖｓは正の値となる。
【０１３９】
したがって、図１７に示すように、電位差Ｖｓは負のダイオード電流検知閾値Ｖｔｈ１よりも大きいため、フィードバック部１０３にてＦＷＤ素子３０ｂに電流が流れていないと判定される。これにより、フィードバック部１０３の出力は、図１７に示されるようにＨｉレベルとされ、ＡＮＤ回路１０１に入力される。そして、ＡＮＤ回路１０１にＨｉレベルのＰＷＭゲート信号及びフィードバック部１０３からの出力が入力されると、ＰＷＭゲート信号は、ＡＮＤ回路１０１の通過が許可され、ゲート抵抗１０４を介してＩＧＢＴ素子３０ａ及びＩＧＢＴセンス素子３３ａのゲート電極に入力され、ＩＧＢＴ素子３０ａ及びＩＧＢＴセンス素子３３ａがオンする。こうして、ＩＧＢＴ素子３０ａ及びＩＧＢＴセンス素子３３ａが駆動され、ＩＧＢＴ素子３０ａのコレクタ電極２０若しくはエミッタ電極１７に接続された図示しない負荷に電流が流れる。
【０１４０】
ＦＷＤ素子３０ｂに電流が流れる場合、センス抵抗１０２のうちＦＷＤ素子３０ｂのアノード領域（エミッタ電極１７）に接続された一端側の電位が、ＦＷＤセンス素子３３ｂのアノード領域（センス用パッド３４）に接続された他端側の電位よりも高くなる。すなわち、センス抵抗１０２の両端の電位差は負となる。
【０１４１】
このため、図１７に示すように、電位差Ｖｓがダイオード電流検知閾値Ｖｔｈ１よりも小さくなった場合、フィードバック部１０３にてＦＷＤ素子３０ｂに電流が流れていると判定される。これにより、フィードバック部１０３の出力は、ＡＮＤ回路１０１に入力されるＰＷＭゲート信号の通過を停止する出力とされ、ＡＮＤ回路１０１に入力される。
【０１４２】
したがって、ＡＮＤ回路１０１からＩＧＢＴ素子３０ａを駆動する信号が入力されないため、ＩＧＢＴ素子３０ａの駆動が停止される（ゲート信号がゼロとなる）。すなわち、ＦＷＤ素子３０ｂの順方向動作時にＩＧＢＴ素子３０ａが動作しない。
【０１４３】
また、ＩＧＢＴ素子３０ａに過剰電流が流れる場合、ＩＧＢＴセンス素子３３ａからセンス抵抗１０２に流れるセンス電流も過剰電流に比例して大きくなる。これにより、センス抵抗１０２の両端の電位差Ｖｓは、ＩＧＢＴ素子３０ａが正常に動作する際の電位差Ｖｓよりも高くなる。
【０１４４】
したがって、図１７に示すように、電位差Ｖｓが過電流検知閾値Ｖｔｈ２よりも大きくなった場合、フィードバック部１０３にてＩＧＢＴ素子３０ａに過剰電流が流れていると判定される。これにより、フィードバック部１０３の出力は、ＡＮＤ回路１０１に入力されるＰＷＭゲート信号の通過を停止する出力とされ、ＡＮＤ回路１０１に入力される。
【０１４５】
したがって、ＡＮＤ回路１０１からＩＧＢＴ素子３０ａを駆動する信号が入力されないため、ＩＧＢＴ素子３０ａの駆動が停止される。すなわち、ＩＧＢＴ素子３０ａに流れる過剰電流によってＩＧＢＴ素子３０ａが破壊されるのを抑制することができる。
【０１４６】
そして、本実施形態では、ＦＷＤ素子３０ｂに流れる電流に比例した電流が流れるセンス素子３３（ＦＷＤセンス素子３３ｂ）を備え、センス素子３３による検出結果に基づき、ＦＷＤ素子３０ｂの動作時にはＩＧＢＴ素子３０ａのゲート電極１２への駆動信号の入力が停止され、ＦＷＤ素子３０ｂの非動作時にはゲート電極１２へ駆動信号が入力されるようにフィードバック制御される回路に適用される半導体装置１００において、半導体基板１０におけるメイン領域３０の構成を、上記第１〜第８実施形態に示した構成のいずれかとしている。すなわち、メイン領域３０では、カソード領域１９直上の第２領域１４ｂがエミッタ電極１７と接続され、第１領域１３とともに、ＦＷＤ素子３０ｂのアノード領域として機能するようになっている。また、第２領域１４ｂにはエミッタ領域１５などの高濃度領域が存在しておらず、ＦＷＤ素子３０ｂが順方向動作においてゲート電極１２の影響を殆ど受けないようになっている。
【０１４７】
この効果を、図１８を用いて説明する。図１８は、ＦＷＤ素子に流れる電流と電位差Ｖｓとの関係を示す図である。図１８では、横軸の電流Ｉを、便宜上、「ＦＷＤ素子に流れる電流」として表現するが、実際は、半導体基板１０に流れる厚さ方向に沿った電流に相当し、図１８では裏面から表面側へ流れる方向を正として示している。すなわち、電流Ｉとして、ＦＷＤ素子３０ｂに流れる電流だけでなく、ＩＧＢＴ素子３０ａのコレクタ電流も含む。また、図１８に示す破線は、比較例として、ＦＷＤ素子が受けるゲート電位の影響が大きい構成、例えば上記した図３において、カソード領域１９直上の第２領域１４ｂも、コレクタ領域１８直上の第２領域１４ａとともに浮遊電位とされた構成、換言すれば、ＦＷＤ素子のアノード領域として機能可能なベース層１１の領域全ての表層にエミッタ領域１５が形成された構成、の結果を示している。
【０１４８】
図１８に示すように、半導体基板１０に流れる電流Ｉと電位差Ｖｓとがともに正であるＩＧＢＴ動作域では、電流Ｉと電位差Ｖｓは比例の関係となっている。一方、電流Ｉ、電位差Ｖｓがともに負であるＦＷＤ動作域では、図１８に破線で示す比較例において、電流波形（電流Ｉと電位差Ｖｓとの関係）に乱れが生じて線形性が劣化している。具体的には、電流Ｉに対する電位差Ｖｓの変化量が大きく、且つ、増加と減少が交互に生じている領域が存在する。これは、ＦＷＤ素子がゲート電位の影響を受けやすいためであると考えられる。これに対し、本実施形態では、ＦＷＤ素子３０ｂが受けるゲート電位の影響が小さいため、図１８に実線で示すように、比較例に対して電流波形の乱れが低減され、線形性が向上されている。また、比較例に比べて、線形性の劣化が見られた領域で電位差Ｖｓが大きくなっている。
【０１４９】
センス素子３３（ＦＷＤセンス素子３３ｂ）には、ＦＷＤ素子３０ｂに流れる電流に比例した電流が流れるため、ＦＷＤ素子３０ｂが受けるゲート電位の影響はセンス素子３３（ＦＷＤセンス素子３３ｂ）に反映される。したがって、図１８の結果から、本実施形態によれば、ＦＷＤセンス素子３３ｂ（センス素子３３）の検出結果のばらつきを低減することができることが明らかである。すなわち、本実施形態によれば、ゲート電極１２への駆動信号の入力状態制御（フィードバック制御）をより精度良く行うことができる。そして、ＦＷＤ素子３０ｂの順方向電圧Ｖｆを効果的に低減することもできる。
【０１５０】
このように、上記した各実施形態の構成は、ＦＷＤセンス素子３３ｂ（センス素子３３）によるフィードバック制御に適用される半導体装置１００のメイン領域３０の構成として好適である。
【０１５１】
なお、本実施形態では、センス素子３３（ＦＷＤセンス素子３３ｂ）を構成するカソード領域３５が、図１５に示すように、平面矩形状のセンス素子３３（センス素子３３を構成する表面側の部分）の１辺と対向して設けられる例を示した。しかしながら、センス素子３３のうちの平面矩形状の表面側の部分（図１５の破線部分）に対し、厚さ方向に垂直な方向において、距離を等しくして複数辺と対向するようにカソード領域３５を設けても良い。これによれば、ＦＷＤセンス素子３３ｂの出力を向上することができる。図１９は、変形例を示す平面図であり、図１５に対応している。図１９では、一例として、カソード領域３５を、３辺と対向する平面コの字状としている。
【０１５２】
本実施形態では、半導体基板１０のセンス領域において、１つのセンス素子３３が、ＩＧＢＴセンス素子３３ａとＦＷＤセンス素子３３ｂとを兼ねる例を示した。しかしながら、図２０に示すように、ＩＧＢＴセンス素子３３ａとＦＷＤセンス素子３３ｂが個別に形成された構成としても良い。その際、ＩＧＢＴセンス素子３３ａとＦＷＤセンス素子３３ｂとで、お互いに別のセンス抵抗に接続される構成としても良い。図２０は、変形例を示す平面図であり、図１４を簡略化している。図２０に示す符号３４ａはＩＧＢＴセンス用パッド、符号３４ｂはＦＷＤセンス用パッド、符号３６はエミッタセンスパッドである。
【０１５３】
本実施形態では、半導体装置１００が、センス素子３３として、ＩＧＢＴセンス素子３３ａとＦＷＤセンス素子３３ｂを兼ねる例を示した。しかしながら、半導体装置１００は、センス素子３３として少なくともＦＷＤセンス素子３３ｂを有していれば良い。
【０１５４】
本実施形態では、センス抵抗１０２が、ＩＧＢＴセンス素子３３ａのエミッタ側、及び、ＦＷＤセンス素子３３ｂのアノード側に接続される例を示した。しかしながら、ＩＧＢＴセンス素子３３ａのコレクタ側にセンス抵抗が接続され、ＦＷＤセンス素子３３ｂのカソード側にセンス抵抗が接続された構成も可能である。
【０１５５】
（第１０実施形態）
次に、本発明の第１０実施形態を、図２１及び図２２に基づいて説明する。図２１（ａ）は、第１０実施形態に係る電位差ＶｓとＦＷＤ素子に流れる電流との関係を示す図であり、（ｂ）は（ａ）に対する比較例の結果を示す図である。図２２は、電位差Ｖｓとフィードバック部の出力の関係を示す図である。
【０１５６】
第１０実施形態に係る半導体装置は、第９実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【０１５７】
図２１（ａ）に示すように、半導体基板１０に流れる電流Ｉと電位差Ｖｓとが両者ともに正の場合では両者は比例の関係になるが、電流Ｉが負になる、すなわちＦＷＤ素子３０ｂが動作すると、ＩＧＢＴ素子３０ａがオンしている場合（Ｖｇ＝ＯＮ）とオフしている場合（Ｖｇ＝ＯＦＦ）とで、電流Ｉに対する電位差Ｖｓが異なる値となる。つまり、ゲート電位Ｖｇに応じて電流波形が分かれてしまう。
【０１５８】
具体的には、ＦＷＤ素子３０ｂに電流が流れている際にＩＧＢＴ素子３０ａがオンする（図２１（ａ）のＶｇ＝ＯＮ）と、ＩＧＢＴセンス素子３３ａからもセンス抵抗１０２に電流が流れ込むため、センス抵抗１０２の両端の電位差Ｖｓは小さく（絶対値として大きく）なる。逆に、ＦＷＤ素子３０ｂに電流が流れている際にＩＧＢＴ素子３０ａがオフする（図２１（ａ）のＶｇ＝ＯＦＦ）と、センス抵抗１０２にはＦＷＤ素子３０ｂに流れる電流に応じた電流が流れるため、ＩＧＢＴ素子３０ａがオンする場合よりも電位差Ｖｓは大きく（絶対値として小さく）なる。
【０１５９】
第１実施形態〜第８実施形態に示した構成によれば、第９実施形態に示したように（図１８参照）、ＩＧＢＴ素子３０ａがオンするときの電位差Ｖｓを大きくし、ＩＧＢＴ素子３０ａがオフするときの電位差Ｖｓとの差を小さくすることができる。しかしながら、ゲート干渉の影響を少なからず受けるため、一致させることはできない。
【０１６０】
そこで、本実施形態では、ゲート電極１２への駆動信号の入力状態制御（フィードバック制御）をより精度良く行うために、２つのダイオード電流検知閾値Ｈ１，Ｈ２を用いる点を特徴とする。本実施形態では、一例として、フィードバック部１０３に２つのダイオード電流検知閾値Ｈ１，Ｈ２をもたせている。
【０１６１】
フィードバック部１０３は、図２１（ａ）に示されたＦＷＤ動作域の特性に基づき、ＦＷＤ素子３０ｂに流れる電流が第１電流値Ｉｆ１であるときの電位差Ｖｓに相当する第１ダイオード電流検知閾値Ｈ１（以下、単に第１閾値Ｈ１と示す）を有している。さらに、フィードバック部１０３は、ＦＷＤ素子３０ｂに流れる電流が第１電流値Ｉｆ１よりも大きい（絶対値としては小さい）第２電流値Ｉｆ２であるときの電位差Ｖｓに相当するとともに第１閾値Ｈ１よりも大きい第２ダイオード電流検知閾値Ｈ２（以下、単に第２閾値Ｈ２と示す）を有している。
【０１６２】
第１閾値Ｈ１及び第２閾値Ｈ２は以下のように設定される。まず、図２１（ａ）に示される電流Ｉと電位差Ｖｓの関係を測定により取得する。次いで、図２１（ａ）に示される関係において、第１電流値Ｉｆ１を決定し、この第１電流値Ｉｆ１よりも大きい第２電流値Ｉｆ２を決定する。これら電流値Ｉｆ１，Ｉｆ２は、定格電流の１０％程度の値（通常動作域の下限付近の値）とする。そして、ＩＧＢＴ素子がオン状態（Ｖｇ＝ＯＮ）において、第１電流値Ｉｆ１のときの電位差Ｖｓが第１閾値Ｈ１に設定され、ＩＧＢＴ素子がオフ状態（Ｖｇ＝ＯＦＦ）において、第２電流値Ｉｆ２のときの電位差Ｖｓが第２閾値Ｈ２に設定される。このようにして設定された第１閾値Ｈ１及び第２閾値Ｈ２が、フィードバック部１０３に設定される。
【０１６３】
具体的には、フィードバック部１０３は、センス抵抗１０２の両端の電位差Ｖｓを入力して各閾値Ｈ１、Ｈ２と比較する。図２２に示すように、電位差Ｖｓが負側（よりマイナス側、値が減少する側）に変化する場合では、フィードバック部１０３は第１閾値Ｈ１と電位差Ｖｓとを比較してＩＧＢＴ素子３０ａの駆動を許可するか否かを判定する。そして、電位差Ｖｓが第１閾値Ｈ１よりも大きいときには、外部からＡＮＤ回路１０１に入力されるＰＷＭゲート信号がＡＮＤ回路１０１を通過することを許可する。すなわち、ＩＧＢＴ素子３０ａの駆動を許可する。また、電位差Ｖｓが第１閾値Ｈ１よりも小さいときには、外部からＡＮＤ回路１０１に入力されるＰＷＭゲート信号がＡＮＤ回路１０１を通過することを許可せず、遮断する。すなわち、ＩＧＢＴ素子３０ａの駆動を停止する。
【０１６４】
一方、電位差Ｖｓが正側（よりプラス側、値が増加する側）に変化する場合では、フィードバック部１０３は第２閾値Ｈ２と電位差Ｖｓとを比較してＩＧＢＴ素子３０ａの駆動を許可するか否かを判定する。そして、電位差Ｖｓが第２閾値Ｈ２よりも大きいときには、外部からＡＮＤ回路１０１に入力されるＰＷＭゲート信号がＡＮＤ回路１０１を通過することを許可する。すなわち、ＩＧＢＴ素子３０ａの駆動を許可する。また、電位差Ｖｓが第２閾値Ｈ２よりも小さいときには、外部からＡＮＤ回路１０１に入力されるＰＷＭゲート信号がＡＮＤ回路１０１を通過することを許可せず、遮断する。すなわち、ＩＧＢＴ素子３０ａの駆動を停止する。
【０１６５】
このように、フィードバック部１０３は、ＩＧＢＴ素子３０ａのゲート電位Ｖｇの変化の方向に応じて、ヒステリシス特性をもって、ＡＮＤ回路１０１におけるＰＷＭゲート信号の通過を制御する。なお、フィードバック部１０３は、第９実施形態同様、電位差Ｖｓが過電流検知閾値Ｖｔｈ２よりも大きい場合、ＡＮＤ回路１０１に入力されるＰＷＭゲート信号の通過を停止（遮断）することで、過剰電流によるＩＧＢＴ素子３０ａの破壊を防止する。
【０１６６】
本実施形態では、図２２に示すように、電位差Ｖｓが負側に変化し、第１閾値Ｈ１を下回ると、フィードバック部１０３の出力はＬｏｗになり、ＩＧＢＴ素子３０ａがオフになる。これにより、図２１（ａ）に示すように、電位差ＶｓはＶｇ＝ＯＦＦの特性となり、電位差Ｖｓの値が大きく（絶対値としては小さく）なる。しかしながら、電位差Ｖｓは第１閾値Ｈ１に対応した第１電流値Ｉｆ１と図２１（ａ）に示されるＶｇ＝ＯＦＦの波形とが交わった値（図２１（ａ）の黒丸）となる。この値は、第２閾値Ｈ２と第１閾値Ｈ１との間の値であり、第２閾値Ｈ２を上回る値とはならない。したがって、ＩＧＢＴ素子３０ａが再びオンされることはなく、オフの状態が維持されるため、ＩＧＢＴ素子３０ａのゲートが遮断、復帰を繰り返す発振を防止することができる。
【０１６７】
なお、ＩＧＢＴ素子３０ａがオフからオンに切り替わる際についても同様である。図２２に示すように、電位差Ｖｓが正側に変化し、第２閾値Ｈ１を上回ると、フィードバック部１０３の出力はＨｉになり、ＩＧＢＴ素子３０ａがオンになる。これにより、図２１（ａ）に示すように、電位差ＶｓはＶｇ＝ＯＮの特性となり、電位差Ｖｓの値が小さく（絶対値としては大きく）なる。しかし、電位差Ｖｓは第１閾値Ｈ１よりも小さくなることはない。つまり、図２１（ａ）に示すように、第２電流値Ｉｆ２において、電位差Ｖｓが第１閾値Ｈ１よりも小さくなってフィードバック部１０３の出力がＬｏｗになるということはなく、ＩＧＢＴ素子３０ａのオンの状態が維持される。
【０１６８】
このように、本実施形態では、２つの閾値Ｈ１，Ｈ２により、ＩＧＢＴ素子３０ａのゲートがオン／オフを繰り返す発振（誤動作）を防止することができる。
【０１６９】
また、本実施形態においても、第９実施形態同様、メイン領域３０において第１実施形態〜第８実施形態に示した構造を採用しており、ＦＷＤ素子３０ｂが受けるゲート電位の影響が小さくなっている。これにより、図２１（ａ）に示すように、ＦＷＤ素子３０ｂの動作領域において、ＩＧＢＴ素子３０ａがオン状態（Ｖｇ＝ＯＮ）での電流波形の線形性が向上される。この点については、第９実施形態（図１８参照）で述べたとおりである。したがって、電流値Ｉｆ１，Ｉｆ２を、ＦＷＤ素子３０ｂの通常動作域（定格電流の１０〜５０％）の範囲内、特に下限値付近で設定することができる。
【０１７０】
なお、図２１（ｂ）に示す比較例は、第９実施形態の比較例（図１８参照）同様、メイン領域３０において、ＦＷＤ素子３０ｂが受けるゲート電位の影響が大きい構成、例えば上記した図３において、カソード領域１９直上の第２領域１４ｂも、コレクタ領域１８直上の第２領域１４ａとともに浮遊電位とされた構成、換言すれば、ＦＷＤ素子のアノード領域として機能可能なベース層１１の領域全ての表層にエミッタ領域１５が形成された構成の結果を示している。図２１（ｂ）に示すように、ＦＷＤ素子３０ｂの動作領域において、ＩＧＢＴ素子３０ａがオン状態（Ｖｇ＝ＯＮ）での電流波形に乱れが生じている。この点については、第９実施形態（図１８参照）同様である。この電流波形の乱れは、ＦＷＤ素子３０ｂの通常動作域で生じている。したがって、電流値Ｉｆ１，Ｉｆ２として本実施形態と同じ値を設定した場合、図２１（ｂ）に示すように、Ｖｇ＝ＯＮで第１閾値Ｈ１を下回り、且つ、Ｖｇ＝ＯＦＦで第２閾値Ｈ２を上回る範囲が存在するため、２つの閾値Ｈ１，Ｈ２を設定しながらも、ＩＧＢＴ素子３０ａのゲートがオン／オフを繰り返してしまう。
【０１７１】
なお、このような誤動作を防止するために、通常動作域よりも小さい（絶対値としては大きい）電流値Ｉｆ１，Ｉｆ２を設定する、又は、通常動作域よりも大きい（絶対値としては小さい）電流値Ｉｆ１，Ｉｆ２を設定することが考えられる。しかしながら、前者の場合、定格電流の範囲内で、電流値Ｉｆ１，Ｉｆ２を通常動作域よりも絶対値が大きい値としなければならず、通常動作域では、ＩＧＢＴ素子３０ａのフィードバック制御がなされないこととなる。したがって、順方向損失が増加してしまう。一方、後者の場合、電流値Ｉｆ１，Ｉｆ２を０Ａ付近で設定することとなるため、電流値Ｉｆ１，Ｉｆ２の絶対値が小さく、高周波ノイズの影響を受けやすくなる。すなわち、回路設計が困難となる。
【０１７２】
以上から、本実施形態によれば、ＩＧＢＴ素子３０ａのゲートがオン／オフを繰り返す発振（誤動作）を防止することができる効果に加えて、ＦＷＤ素子の順方向電圧Ｖｆの増加をさらに抑制しつつ高周波ノイズの影響を受けにくくすることができる。
【０１７３】
なお、本実施形態では、フィードバック部１０３が、閾値Ｈ１，Ｈ２を有する例を示した。しかしながら、例えば図２３に示すように、ゲート電位（Ｖｇ）と閾値Ｈ３とを比較し、Ｖｇが閾値Ｈ３を超えるときに第１閾値Ｈ１を、Ｖｇが閾値Ｈ３を超えないときに第２閾値Ｈ２を、フィードバック部１０３に出力する閾値Ｈ１，２Ｈ２設定部１０５を備える構成としても良い。この場合、フィードバック部１０３は、入力された第１閾値Ｈ１又は第２閾値Ｈ２と電位差Ｖｓとを比較する。図２３は、半導体装置を用いたフィードバック回路の変形例を示す図である。
【０１７４】
また、本実施形態では、電流値Ｉｆ１，Ｉｆ２に基づいて、閾値Ｈ１，Ｈ２を設定する例を示した。しかしながら、図２１（ａ）に示される電流Ｉと電位差Ｖｓの関係を測定により取得した後、Ｖｇ＝ＯＮで電位差Ｖｓが第１閾値Ｈ１を下回り、Ｖｇ＝ＯＦＦとなって電位差Ｖｓが小さくなっても、電位差Ｖｓが第２閾値Ｈ２を上回らない（閾値Ｈ１と閾値Ｈ２の間に位置する）ような閾値Ｈ１，Ｈ２を設定しても良い。
【０１７５】
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【０１７６】
本実施形態では、半導体装置１００がフィールドストップ層２１を備える例を示した。しかしながら、ＩＧＢＴ素子３０ａ（ＩＧＢＴセンス素子３３ａ）として、パンチスルー型やノンパンチスルー型のＩＧＢＴ素子を採用することもできる。
【０１７７】
また、本実施形態では、特許請求の範囲に記載の第１導電型をｎ導電型、第２導電型をｐ導電型とする例（ｎチャネルのＩＧＢＴ素子３０ａを有する構成の例）を示した。しかしながら、第１導電型をｐ導電型、第２導電型をｎ導電型（ｐチャネルのＩＧＢＴ素子３０ａを有する構成）としても良い。
【０１７８】
また、本実施形態では、第２領域１４のうち、コレクタ領域１８直上に位置する領域の全てが浮遊電位の第２領域１４ａとされ、カソード領域１９直上に位置する領域の全てがエミッタ接続された第２領域１４ｂとなっている例を示した。しかしながら、複数の第２領域１４として、浮遊電位とされた第２領域１４ａ及びエミッタ電極１７と電気的に接続された第２領域１４ｂを有し、カソード領域１９上に位置する第２領域１４の少なくとも一部が第２領域１４ｂとしてエミッタ電極１７と電気的に接続され、コレクタ領域１８上に位置する第２領域１４の少なくとも一部が第２領域１４ａとして浮遊電位とされた構成であれば良い。例えば、図２４に示す例では、コレクタ領域１８直上に位置する第２領域１４のうち、該コレクタ領域１８に隣接するカソード領域１９側の端部（図２４に示す破線）から、垂直な一方向における一部（図２４に示す例では、１つ）の第２領域１４のみがエミッタ接続の第２領域１４ｂとされ、残りの第２領域１４が浮遊電位の第２領域１４ａとなっている。また、図２５に示す例では、カソード領域１９直上に位置する第２領域１４のうち、該カソード領域１９に隣接するコレクタ領域１８側の端部（図２５に示す破線）から、垂直な一方向における一部（図２５に示す例では、１つ）の第２領域１４のみが浮遊電位の第２領域１４ａとされ、残りの第２領域１４がエミッタ接続の第２領域１４ｂとなっている。図２４，２５は、ともにその他変形例を示す断面図であり、図３に対応している。
【０１７９】
図２４に示すように、コレクタ領域１８直上の第２領域１４の一部が浮遊電位の第２領域１４ａとなっていれば、ゲート電極１２に駆動信号が入力されて、第１領域１３におけるエミッタ領域１５下方にチャネルが形成されても、第２領域１４ａを介してエミッタ電極１７へホールが吸い出されることはなく、半導体基板１０にホールが蓄積される。したがって、ＩＧＢＴ素子のオン電圧を低減することができる。また、図２４に示す例では、コレクタ領域１８直上に位置する第２領域１４のうち、該コレクタ領域１８に隣接するカソード領域１９側の端部から一部の第２領域１４のみがエミッタ接続の第２領域１４ｂとなっているので、コレクタ領域１８直上の第２領域１４の一部をエミッタ接続の第２領域１４ｂとしながらも、ＦＷＤ素子の電流経路を短くし、ひいてはＦＷＤ素子の順方向電圧Ｖｆを低減することができる。
【０１８０】
また、図２５に示すように、カソード領域１９直上の第２領域１４の一部がエミッタ接続の第２領域１４ｂとなっていれば、この第２領域１４ｂが第１領域１３とともに、ＦＷＤ素子のアノード領域として機能するので、第１領域１３のみがアノード領域として機能する構成に比べて、ＦＷＤ素子として機能する領域（面積）を大きくすることができる。また、第２領域１４のうち、カソード領域１９との距離がコレクタ領域１８直上の第２領域１４よりも短いカソード領域１９直上の第２領域１４の少なくとも一部を、エミッタ接続の第２領域１４ｂ（アノード領域）とするので、コレクタ領域１８直上の第２領域１４をアノード領域とする構成に比べて、ＦＷＤ素子の電流経路を短くすることができる。したがって、ＦＷＤ素子の順方向電圧Ｖｆを低減することができる。また、図２５に示す例では、カソード領域１９直上に位置する第２領域１４のうち、該カソード領域１９に隣接するコレクタ領域１８側の端部から一部の第２領域１４のみが浮遊電位の第２領域１４ａとなっているので、カソード領域１９直上の第２領域１４の一部を浮遊電位の第２領域１４ａとしながらも、ＩＧＢＴ素子の電流経路を短くし、ひいてはＩＧＢＴ素子のオン電圧Ｖｏｎを低減することができる。
【０１８１】
なお、図２４に示す例では、コレクタ領域１８直上の第２領域１４のうち、一部が浮遊電位の第２領域１４ａ、残りがエミッタ接続の第２領域１４ｂとされており、カソード領域１９直上の第２領域１４は全てエミッタ接続の第２領域１４ｂとなっている。また、図２５に示す例では、カソード領域１９直上の第２領域１４のうち、一部がエミッタ接続の第２領域１４ｂ、残りが浮遊電位の第２領域１４ａとされており、コレクタ領域１８直上の第２領域１４は全て浮遊電位の第２領域１４ａとなっている。しかしながら、コレクタ領域１８直上の第２領域１４として第２領域１４ａ及び第２領域１４ｂを有し、カソード領域１９直上の第２領域１４として第２領域１４ｂ及び第２領域１４ａを有する構成としても良いのは言うまでもない。
【符号の説明】
【０１８２】
１０・・・半導体基板
１１・・・ベース層
１２・・・ゲート電極
１３・・・第１領域
１４，１４ａ，１４ｂ・・・第２領域
１５・・・エミッタ領域
１７・・・エミッタ電極
１８・・・コレクタ領域
１９・・・カソード領域
２０・・・コレクタ電極
２２・・・ダミーゲート電極
２３・・・ダミーエミッタ領域
２４・・・第３領域
１００・・・半導体装置
【図１】
2010118642.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010118642.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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