(57)【要約】【課題】シリサイド化処理を途中で実施する製造工程において、工程数を増大させることなくエアギャップ構造を形成する。【解決手段】シリコン基板１上にゲート絶縁膜４、ゲート電極ＭＧ、ＳＧ１、ＳＧ２の層構造となる多結晶シリコン膜５、ＯＮＯ膜６、多結晶シリコン膜７、シリコン窒化膜を積層形成してこれを書くゲート電極の幅に分離形成する。電極間にポリシラザンを埋め込み、この後、選択ゲート電極ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間にスペーサ９、シリコン窒化膜１０、シリコン酸化膜１１を形成する。ゲート電極の上部の多結晶シリコン膜７の上面にコバルトを形成し、シリサイド化する。この後、ポリシラザンを除去し、埋め込み性の悪い条件でＴＥＯＳ酸化膜１２を形成することで、空隙部ＡＧ１、ＡＧ２を形成する。【選択図】図３
2010040753.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に第１のゲート絶縁膜を形成し、その第１のゲート絶縁膜上に第１の電極膜、第２のゲート絶縁膜、第２の電極膜、第１の絶縁膜を積層し、複数のゲート電極を分離形成する工程と、
分離形成された複数の前記ゲート電極の間の前記半導体基板の表面にソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域形成後に、前記ゲート電極の間に塗布型絶縁膜を埋め込む工程と、
前記ゲート電極の上面の前記第１の絶縁膜を剥離し、露出した前記第２の電極膜を所定量シリサイド化する工程と、
コンタクト形成領域を除いて前記塗布型絶縁膜を除去する工程と、
前記ゲート電極の間への埋め込み性が低い条件で成膜することで前記ゲート電極間に空隙部を形成しつつ前記第２の電極膜を覆うように第２の絶縁膜を形成する工程と
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
半導体基板に第１のゲート絶縁膜を形成し、その第１のゲート絶縁膜上に第１の電極膜、第２のゲート絶縁膜、第２の電極膜、第１の絶縁膜を積層し、複数のゲート電極を分離形成する工程と、
分離形成された複数の前記ゲート電極の間の前記半導体基板の表面にソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域形成後に、前記ゲート電極の間に塗布型絶縁膜を埋め込む工程と、
前記ゲート電極の上面の前記第１の絶縁膜を剥離し、露出した前記第２の電極膜を所定量シリサイド化する工程と、
前記ゲート電極の上面およびゲート電極間の上面を覆うように第２の絶縁膜を形成する工程と、
コンタクト形成領域を除いて前記第２の絶縁膜を除去する工程と、
前記コンタクト形成領域を除いて前記塗布型絶縁膜を除去する工程と、
前記ゲート電極の間への埋め込み性が低い条件で成膜することで前記ゲート電極間に空隙部を形成しつつ前記第２の電極膜を覆うように第３の絶縁膜を形成する工程と
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
請求項１または２に記載の不揮発性半導体記憶装置の製造方法において、
前記第２の電極膜を所定量シリサイド化する工程に先立って、
前記ゲート電極の間に埋め込んだ前記塗布型絶縁膜のうちコンタクトを形成する部分の前記塗布型絶縁膜を除去する工程と、
前記塗布型絶縁膜を除去した部分に対向する前記ゲート電極の側壁にスペーサを形成する工程と、
前記スペーサを形成した部分の前記ソース／ドレイン領域の表面に高濃度不純物領域を形成する工程と、
前記スペーサを形成した部分の前記ゲート電極の間に第４の絶縁膜を埋め込む工程と
を実施することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
請求項１ないし３のいずれかに記載の不揮発性半導体記憶装置の製造方法において、
前記塗布型絶縁膜は、ポリシラザン（過水素化シラザン重合体）膜であることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
請求項１ないし４のいずれかに記載の不揮発性半導体記憶装置の製造方法において、
前記ゲート電極間の空隙部を覆うように前記ゲート電極の間への埋め込み性が低い条件で成膜する絶縁膜は、ＴＥＯＳ酸化膜であることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイド化工程を有する不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の開発において、大容量化・低コストを達成するため素子の微細化が年々進められている。例えばＮＡＮＤ型フラッシュメモリ装置においても、ビット線やワード線といった各配線ピッチの微細化が進められている。しかし微細化の進行に伴い配線間の層間絶縁膜が薄くなることにより、配線間容量が増大することになり、素子の特性上で無視できなくなりつつある。
【０００３】
すなわち、配線間容量が増大すると、トンネル酸化膜に配線間容量が並列に繋がった状態になるので、トンネル酸化膜の容量は配線間容量を含む全容量の和となり、トンネル酸化膜の容量が見かけ上大きくなる。そのため、トンネル酸化膜にかかる電圧が小さくなるので、データを書き込むために、電圧をかけてトンネル酸化膜を経て浮遊ゲートへ電子を注入するのに時間がかかることになり、書き込み速度を遅くする主要因となっている。
【０００４】
これを避けるためには、ワード線間の層間絶縁膜材料として一般的に使用されているシリコン酸化膜（比誘電率ε＝３．９）に代えて、比誘電率がの低い材料に置き換える必要がある。そこで、特許文献１に示されるように、比誘電率の最も低い物質である空気（比誘電率ε＝１）をワード線間絶縁膜として用いるエアギャップ構成が考えられている。
【０００５】
しかしながら、素子の微細化に伴う配線抵抗の増大についても対応が必要とされていて、例えばメモリセルトランジスタの制御ゲートの上部にはワード線の配線抵抗を低くするためにシリサイド層を設けることが行なわれているが、特許文献１に示されるようなタングステンシリサイド（ＷＳｉ）層を形成する構成のものでは、素子の動作に影響を与えるため、さらに低抵抗なシリサイド層を形成することが必要となっている。
【０００６】
この場合、例えばニッケル（Ｎｉ）やコバルト（Ｃｏ）などの低抵抗なシリサイド層を設ける場合には、熱処理温度の関係で初めからシリサイド層として形成することができず、制御ゲート電極としてアモルファスシリコン膜あるいは多結晶シリコン膜を形成しておいて、ゲート電極構造を形成した後に制御ゲート電極の上面を露出させてシリサイド化の処理をする必要がある。このため、特許文献１の方法をそのまま採用することができない事情があった。
【特許文献１】特開２００７−１５７９２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、シリサイド化処理を途中で実施する製造工程において、工程数を増大させることなくエアギャップ構造を形成することができる不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の不揮発性半導体記憶装置の製造方法の第１の態様は、半導体基板に第１のゲート絶縁膜を形成し、その第１のゲート絶縁膜上に第１の電極膜、第２のゲート絶縁膜、第２の電極膜、第１の絶縁膜を積層し、複数のゲート電極を分離形成する工程と、分離形成された複数の前記ゲート電極の間の前記半導体基板の表面にソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域形成後に、前記ゲート電極の間に塗布型絶縁膜を埋め込む工程と、前記ゲート電極の上面の前記第１の絶縁膜を剥離し、露出した前記第２の電極膜を所定量シリサイド化する工程と、コンタクト形成領域を除いて前記塗布型絶縁膜を除去する工程と、前記ゲート電極の間への埋め込み性が低い条件で成膜することで前記ゲート電極間に空隙部を形成しつつ前記第２の電極膜を覆うように第２の絶縁膜を形成する工程とを備えたところに特徴を有する。
【０００９】
また、本発明の不揮発性半導体記憶装置の製造方法の第２の態様は、半導体基板に第１のゲート絶縁膜を形成し、その第１のゲート絶縁膜上に第１の電極膜、第２のゲート絶縁膜、第２の電極膜、第１の絶縁膜を積層し、複数のゲート電極を分離形成する工程と、分離形成された複数の前記ゲート電極の間の前記半導体基板の表面にソース／ドレイン領域を形成する工程と、前記ソース／ドレイン領域形成後に、前記ゲート電極の間に塗布型絶縁膜を埋め込む工程と、前記ゲート電極の上面の前記第１の絶縁膜を剥離し、露出した前記第２の電極膜を所定量シリサイド化する工程と、前記ゲート電極の上面およびゲート電極間の上面を覆うように第２の絶縁膜を形成する工程と、コンタクト形成領域を除いて前記第２の絶縁膜を除去する工程と、前記コンタクト形成領域を除いて前記塗布型絶縁膜を除去する工程と、前記ゲート電極の間への埋め込み性が低い条件で成膜することで前記ゲート電極間に空隙部を形成しつつ前記第２の電極膜を覆うように第３の絶縁膜を形成する工程とを備えたところに特徴を有する。
【発明の効果】
【００１０】
本発明によれば、シリサイド化処理を途中で実施する製造工程において、工程数を増大させることなくエアギャップ構造を形成することができる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１の実施形態について図１ないし図１２を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１２】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）Ｓｕが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用する構成とされている。
【００１３】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離絶縁膜としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。
【００１５】
また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間は選択ゲート線ＳＧＬ２間の間隔よりも広くなっていて、その活性領域３にはビット線コンタクトＣＢが形成されている。隣接するビット線コンタクトＣＢは、交互にいずれかの選択ゲート線ＳＧＬ１に近づいた位置に配置され、いわゆる千鳥状に配置形成され、互いの配置間隔が広くなるように形成されている。
【００１６】
そして、一対の選択ゲート線ＳＧＬ２間の活性領域には、これらを共通に接続するようにソースコンタクト線ＣＳが形成されている。ワード線ＷＬと交差する活性領域３上には第１のゲート電極であるメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１、ＳＧＬ２と交差する活性領域３上には、それぞれ選択ゲートトランジスタのゲート電極ＳＧ１、ＳＧ２が形成されている。
【００１７】
図３は、図２中、切断線Ａ−Ａで示す部分の断面図である。すなわち、活性領域３におけるゲート電極ＭＧおよびそれらの両端に位置する選択ゲート電極ＳＧ１、ＳＧ２部分を中心として示したものである。この図３において、シリコン基板１上に形成されたゲート電極ＭＧおよびゲート電極ＳＧ１、ＳＧ２は、第１のゲート絶縁膜４を介して浮遊ゲート電極用の電極膜である多結晶シリコン膜５、第２のゲート絶縁膜であるＯＮＯ膜などからなる電極間絶縁膜６、制御ゲート電極用の電極膜である多結晶シリコン膜７および金属シリサイド層としてのコバルトシリサイド（ＣｏＳｉ）膜８が順次積層された構成となっている。なお、ゲート電極ＭＧおよびＳＧ１、ＳＧ２の側壁には、信頼性を向上させるためのシリコン酸化膜を形成する構成としても良い。また、金属シリサイド層は、ニッケルシリサイド（ＮｉＳｉ）膜を用いても良い。
【００１８】
ゲート電極ＳＧのゲート間絶縁膜６には、多結晶シリコン膜５と多結晶シリコン膜７を導通するための開口６ａが形成され、この開口６ａ内に多結晶シリコン膜７が埋め込まれている。シリコン基板１のゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ１間、ＭＧ−ＳＧ２間にはソース／ドレイン領域となる不純物拡散領域１ａが形成され、ゲート電極ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間には、不純物拡散領域１ａと同じく不純物拡散領域１ｂがそれぞれ形成されている。不純物拡散領域１ｂの中央部には、ビット線コンタクトのコンタクト抵抗を下げるための不純物拡散領域１ｃが形成されている。この不純物拡散領域１ｃは、不純物拡散領域１ｂよりも幅寸法が狭く、拡散深さ（ｐｎ接合の深さ）が深く形成されており、ＬＤＤ（lightly doped drain）構造とされている。
【００１９】
ゲート電極ＭＧ−ＳＧ１間、ＭＧ−ＳＧ２間およびゲート電極ＭＧ−ＭＧ間は、それぞれ空隙部（エアギャップ）ＡＧ１、ＡＧ２として埋め込み物が存在しない領域として設けられている。これら空隙部ＡＧ１、ＡＧ２は、ゲート電極ＭＧ−ＳＧ１、ＭＧ−ＳＧ２間やＭＧ−ＭＧ間に介在する誘電体としての空気の誘電率が最も小さいものとして設けた構成となっている。これにより、セル間の結合容量を低減することができる。
【００２０】
一対のゲート電極ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間においては、それぞれ対向するゲート電極ＳＧ１、ＳＧ２の側壁面にシリコン酸化膜からなるスペーサ９が形成され、そのスペーサ９の表面およびシリコン基板１の表面をシリコン窒化膜１０が覆うように形成されている。シリコン窒化膜１０は、加工用のストッパ膜として機能するものである。さらに、ゲート電極ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間には、シリコン窒化膜１０の内側にＢＰＳＧ（boro-phospho-silicate glass）膜などの流動性が良好で埋め込み性が優れた膜により形成されている層間絶縁膜１１が埋め込み形成されている。
【００２１】
ゲート電極ＭＧ、ＳＧ１、ＳＧ２およびそれらの間の上部を覆うように全面にシリコン酸化膜であるＴＥＯＳ酸化膜１２が形成されている。このＴＥＯＳ酸化膜１２は、後述するように、埋め込み性の悪い条件で敢えて形成することで、ゲート電極ＭＧ−ＳＧ１間、ＭＧ−ＳＧ２間や、ＭＧ−ＭＧ間の空隙部ＡＧ１、ＡＧ２を積極的に残した状態に形成している。
【００２２】
ゲート電極ＳＧ１−ＳＧ１間には、図示のようにＴＥＯＳ酸化膜１２の上面からシリコン基板１の表面に達するコンタクトプラグ１２が形成されている。コンタクトプラグ１３はビット線コンタクトＣＢに相当し、前述のように、隣接するビット線コンタクトＣＢとは千鳥状に交互に配置されており、図示の場合には右側に寄った位置に形成されている。また、ゲート電極ＳＧ２−ＳＧ２間には、ビット線ＷＬ間を横断するように形成されたソースコンタクト１４が形成されている。ソースコンタクト１４は、ソースコンタクト線ＣＳに相当している。
【００２３】
上記構成を採用しているので、ゲート電極ＭＧ、ＳＧ１、ＳＧ２の上部にシリサイド膜を形成する構成において、ワード線ＷＬ−ＷＬ間の配線間に、結合容量を最も小さくすることができる材料として、誘電率の最も小さい空気（真空状態も含む）を存在させる状態とする空隙部ＡＧ１、ＡＧ２を設ける構成とすることができる。これによって、配線間容量を低減でき、トンネル酸化膜にかかる電圧を大きくでき、データの書き込み速度が低減するのを抑制できる。
【００２４】
次に、上記構成を製造する場合の製造工程について図４〜図１２も参照して説明する。
図４はシリコン基板１上にゲート電極ＭＧおよび選択ゲート電極ＳＧ１、ＳＧ２を分離する加工工程を実施した後の状態を示している。ゲート電極ＭＧ、ＳＧ１、ＳＧ２を分離形成するまでの加工工程について簡単に説明する。まず、シリコン基板１の上に第１のゲート絶縁膜４を成膜し、この後、フローティングゲートとなる多結晶シリコン膜５、電極間絶縁膜６およびコントロールゲート（ワード線）となる多結晶シリコン膜７を積層形成する。
【００２５】
さらに、多結晶シリコン膜７の上に、ドライエッチング加工でのハードマスクとなるシリコン窒化膜１４を積層形成する。この後、フォトリソグラフィー処理により、ゲート電極ＭＧおよび選択ゲート電極ＳＧ１、ＳＧ２のレジストパターンを形成し、ＲＩＥ（reactive ion etching）法によりエッチング加工してゲート電極ＭＧ、選択ゲート電極ＳＧ１、ＳＧ２を分離形成する。
【００２６】
なお、電極間絶縁膜６を多結晶シリコン膜５上に形成した後、ゲート電極ＳＧ１、ＳＧ２形成領域のゲート間絶縁膜６の一部を除去し、開口６ａを形成している。ゲート間絶縁膜６上に多結晶シリコン膜７を形成した際、この開口６ａ内に多結晶シリコン膜７が埋め込まれ、電気的に導通状態となるように形成される。
【００２７】
この後、図示はしていないが、ゲート電極ＭＧ、ＳＧ１、ＳＧ２の各側壁部にシリコン酸化膜を形成する。その後、メモリセルトランジスタおよび選択ゲートトランジスタのソース／ドレイン領域に相当する不純物拡散領域１ａ、１ｂを形成するためのイオン注入処理を実施し、これによって図４に示した状態となる。なお、選択ゲート電極ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間のそれぞれが空隙部ＡＧ１であり、メモリセルトランジスタのゲート電極ＭＧ−ＭＧ間が空隙部ＡＧ２に相当する。
【００２８】
次に、図５に示すように、ゲート電極ＭＧ、ＳＧ１、ＳＧ２の間に塗布型絶縁膜であるポリシラザン１５を埋め込み形成する。まず、ポリシラザン溶液を全体に塗布し、この後、有機溶剤を脱離させる為にアニール処理を行ってシリコン酸化膜に近い状態に置換させ、続いて、ゲート電極ＭＧ、ＳＧ１、ＳＧ２の上部のシリコン窒化膜１４をストッパー材として、上部の不要な部分をＣＭＰ（chemical mechanical polishing）処理にて研磨し、平坦化することで図５に示す構造を得る。
【００２９】
次に、図６に示すように、フォトリソグラフィ処理により、レジスト膜１６を塗布し、選択ゲート電極ＳＧ１−ＳＧ１間およびＳＧ２−ＳＧ２間以外のセルアレイの部分を覆うようにパターンニングする。続いて、選択ゲート電極ＳＧ１−ＳＧ１間およびＳＧ２−ＳＧ２間に存在するポリシラザン１５をフッ酸あるいはフッ酸・フッ酸化アンモニウム混合溶液等のエッチング液を用いてウェットエッチング法によって選択的に除去する。
これにより、レジスト１６でカバーしたゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧ−ＳＧ１間およびＭＧ−ＳＧ２間のポリシラザン１５はそのまま残り、選択ゲート電極ＳＧ１−ＳＧ１間およびＳＧ２−ＳＧ２間に存在するポリシラザン１５のみが除去される。
【００３０】
次に、図７に示すように、選択ゲート電極ＭＧ−ＳＧ１間およびＭＧ−ＳＧ２間に不純物拡散領域１ｃを形成するためのスペーサ９を形成する。スペーサ材としては、ＴＥＯＳ等のシリコン酸化膜を所定膜厚で全面に堆積し、エッチバック処理によりスペーサ加工を行う。この後、イオン注入法により不純物をシリコン基板１の表層に注入し、不純物拡散領域１ｃを形成しいわゆるＬＤＤ構造とする。
【００３１】
この後、図８に示すように、上記構成の上面全面にシリコン窒化膜１０を形成する。すなわち、ゲート電極ＭＧ、ＳＧ１、ＳＧ２上およびそれらの間のポリシラザン１５の上面に形成すると共に、選択ゲート電極ＳＧ１−ＳＧ１間およびＳＧ２−ＳＧ２間のスペーサ９の表面およびシリコン基板１の表面部分に形成する。このシリコン窒化膜１０は、ＣＭＰ処理のストッパでもあり、コンタクト形成時のストッパとしても機能する。
【００３２】
次に、図９に示すように、各ゲート電極ＭＧ、ＳＧ１、ＳＧ２上にシリサイド層８を形成する。まず、選択ゲート電極ＭＧ−ＳＧ１間およびＭＧ−ＳＧ２間に、ＢＰＳＧ膜などの層間絶縁膜１１を埋め込み、シリコン窒化膜１０をストッパとしてＣＭＰ処理により平坦化する。その後、ゲート電極ＭＧ、ＳＧ１、ＳＧ２の各上部のシリコン窒化膜１４を除去する。続いて、その上面にシリサイド形成用の金属としてコバルト（Ｃｏ）膜を成膜し、熱処理を行なってサリサイド化を行い、制御ゲート電極の上部の多結晶シリコン膜７をコバルトシリサイド（ＣｏＳｉ）膜８とする。シリサイド形成用の金属はニッケル（Ｎｉ）や他の金属を用いることもできる。
【００３３】
次に、図１０に示すように、フォトリソグラフィ処理により、選択ゲート電極ＳＧ１−ＳＧ１間およびＳＧ２−ＳＧ２間の上面を選択的に覆うようにレジスト１７をパターンニングする。これにより、ゲート電極ＭＧ、ＳＧ１、ＳＧ２の各間に埋め込み形成されているポリシラザン１５の上面が露出した状態となる。
【００３４】
続いて、図１１に示すように、レジスト１７をマスクとして用いて、上記した上面が露出した状態のポリシラザン１５をフッ酸あるいはフッ酸・フッ酸アンモニウム混合溶液でウェットエッチング法によって除去し、この後、レジスト１７を剥離する。この結果、選択ゲート電極ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間はスペーサ９、シリコン窒化膜１０、層間絶縁膜１１が埋め込まれた状態となる。また、ゲート電極ＭＧ−ＳＧ１間、ＭＧ−ＳＧ２間およびゲート電極ＭＧ−ＭＧ間には、埋め込み物質が存在しない空隙部ＡＧ１、ＡＧ２が形成された状態となる。
【００３５】
次に、図１２に示すように、上記構成の上面に、シリコン酸化膜としてＴＥＯＳ酸化膜１２を、敢えて埋め込み性が悪い条件にて堆積することで、空隙部ＡＧ１、ＡＧ２を埋め込まれない状態となるように形成する。これにより、空隙部ＡＧ１、ＡＧ２は、内部に空気が存在する状態で上面をＴＥＯＳ酸化膜１２で閉塞されたたエアギャップ構造として形成される。
【００３６】
この後、図３に示したように、選択ゲート電極ＳＧ１−ＳＧ１間およびＳＧ２−ＳＧ２間のそれぞれに、フォトリソグラフィ処理により、コンタクトプラグ１３を形成する。まず、コンタクトホール形成用のレジストパターンを形成し、ＴＥＯＳ酸化膜１２の上面から、層間絶縁膜１１、シリコン窒化膜１０およびゲート絶縁膜４を貫通してシリコン基板１の表面を露出するようにエッチングを行ない、コンタクトホールを形成する。この後、コンタクトプラグ用の導体材料をコンタクトホール内を埋め込むように堆積させ、ＣＭＰ処理などによりコンタクトホール内以外の部分の導体材料を除去してコンタクトプラグ１３を埋め込み形成する。
【００３７】
この場合、コンタクトプラグ１３の導体材料としては、先にチタン（Ｔｉ）膜や、窒化チタン（ＴｉＮ）膜などをバリアメタル膜として薄く成膜し、この後、タングステン（Ｗ）や銅（Ｃｕ）などの導体材料を埋め込むように形成する構成としても良い。以後、図示はしないが、この上層への多層配線プロセスが行なわれてメモリのチップとして形成される。
【００３８】
このような本実施形態によれば、ゲート電極ＭＧ、ＳＧ１、ＳＧ２の上部にシリサイド膜を形成する構成において、ワード線ＷＬ−ＷＬ間の配線間つまりゲート電極ＭＧ−ＳＧ１間、ＭＧ−ＳＧ２間およびゲート電極ＭＧ−ＭＧ間には、埋め込み物質が存在しない空隙部ＡＧ１、ＡＧ２が形成された状態とすることができ、これによって、ゲート電極ＭＧ間の結合容量を最も小さくすることができる材料として、誘電率の最も小さい空気（真空状態も含む）を存在させる状態とすることができる。
【００３９】
そして、上記の空隙部ＡＧ１、ＡＧ２の形成に際して、制御ゲート電極の上部の多結晶シリコン膜７をシリサイド化してコバルトシリサイド（ＣｏＳｉ）膜８とする工程を経るときに、この空隙部ＡＧ１、ＡＧ２内にポリシラザン１５を埋め込んだ状態とし、シリサイド膜８の形成後にポリシラザン１５を除去するので、シリサイド工程を確実に実施しながら、空隙部ＡＧ１、ＡＧ２を形成することができる。
また、空隙部ＡＧ１、ＡＧ２を形成するため、ポリシラザン１５を除去した後に、上部をＴＥＯＳ膜１２で閉塞する際に、その成膜条件として積極的に埋め込み性の悪い条件を採用することで達成できるので、特殊なプロセスを採用することなく確実にエアギャップ構造を形成することができる。
【００４０】
また、ゲート電極ＭＧ−ＳＧ１間、ＭＧ−ＳＧ２間およびゲート電極ＭＧ−ＭＧ間にポリシラザン１５を埋め込んだ状態で、選択ゲート電極ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間にスペーサ９を形成して高濃度の不純物拡散領域１ｃを形成するイオン注入処理を実施するので、マスク材をとしてレジスト膜などを形成する必要がないので、自己整合的に且つプロセスの増加をすることなく不純物拡散領域１ｃの形成をすることができる。
【００４１】
（第２の実施形態）
図１３および図１４は本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、エアギャップの形成工程である。第１の実施形態と同様にして、図９に示す工程すなわち制御ゲート電極の多結晶シリコン膜７の上部をコバルトでシリサイド化してコバルトシリサイド（ＣｏＳｉ）層８を形成した後、図１３に示すように、セルアレイ領域、周辺領域のすべての部分の上面に、例えばＴＥＯＳ酸化膜のようなシリコン酸化膜１８を成膜する。この後、フォトリソグラフィ処理により、レジストを塗布し、選択ゲート電極ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間の上面を残すパターンでエッチング用のレジスト膜１９を形成する。
【００４２】
次に、図１４に示すように、ワード線間のセルアレイの部分つまりゲート電極ＭＧ−ＳＧ１間、ＭＧ−ＳＧ２間およびゲート電極ＭＧ−ＭＧ間のポリシラザン１５が露出するように、シリコン酸化膜１８をドライエッチングにより除去する。これにより。選択ゲート電極ＳＧ１−ＳＧ１間、ＳＧ２−ＳＧ２間の上面部分を覆うようにシリコン酸化膜１８ａが残った状態となっている。その後、レジスト膜１８をアッシング処理などにより除去する。
【００４３】
続いて、シリコン酸化膜１８ａをマスクとしてシリコン酸化膜のエッチングレートよりもポリシラザンのエッチングレートのほうが充分に大きい（ポリシラザンのエッチングがシリコン酸化膜に対して選択比がよい）、希フッ酸蒸気エッチング（ＶＰＣ）のような手法で、露出状態となっているゲート電極ＭＧ−ＳＧ１間、ＭＧ−ＳＧ２間およびゲート電極ＭＧ−ＭＧ間のポリシラザン１５の除去を行なう。これにより、第１の実施形態における図１１に示した状態と同等の構成つまり、ゲート電極ＭＧ−ＳＧ１間、ＭＧ−ＳＧ２間およびゲート電極ＭＧ−ＭＧ間には、埋め込み物質が存在しない空隙部ＡＧ１、ＡＧ２が形成された状態とすることができる。
【００４４】
この後、第１の実施形態における図１２に示したように、上面に全面にシリコン酸化膜としてＴＥＯＳ酸化膜１２を、敢えて埋め込み性が悪い条件にて堆積することで、空隙部ＡＧ１、ＡＧ２を埋め込まれない状態となるように形成する。これにより、空隙部ＡＧ１、ＡＧ２は、内部に空気が存在する状態で上面をＴＥＯＳ酸化膜１２で閉塞されたたエアギャップ構造として形成される。
以上のような第２の実施形態においても第１の実施形態と同様の効果を得ることができる。
【００４５】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
本実施形態では、メモリセルのゲート電極ＭＧの形成としてコバルトシリサイド膜８を適用した事例を紹介したが、シリサイド膜を形成する金属は、Ｎｉ、Ｐｔ，Ｔｉ，Ｔａ，Ｗを用いる事でも同様の効果を得ることができる。
【００４６】
浮遊ゲート電極あるいは制御ゲート電極としての多結晶シリコン膜は、アモルファスシリコン膜を用いることもできる。
電極間絶縁膜６は、ＯＮＯ膜以外に、ＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜を用いることもできる。
電極間絶縁膜６は、中央にアルミニウム膜やハフニウム膜を使用することもできる。
ワード線ＷＬの形成工程では、側壁転写技術により通常のリソグラフィ処理では得られない微細な幅寸法を有するパターンを形成してエッチング処理をするようにしても良い。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態を示すＮＡＮＤ型のフラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】図２における切断線Ａ−Ａで示す部分の断面図
【図４】製造工程の一段階における模式的な縦断面図（その１）
【図５】製造工程の一段階における模式的な縦断面図（その２）
【図６】製造工程の一段階における模式的な縦断面図（その３）
【図７】製造工程の一段階における模式的な縦断面図（その４）
【図８】製造工程の一段階における模式的な縦断面図（その５）
【図９】製造工程の一段階における模式的な縦断面図（その６）
【図１０】製造工程の一段階における模式的な縦断面図（その７）
【図１１】製造工程の一段階における模式的な縦断面図（その８）
【図１２】製造工程の一段階における模式的な縦断面図（その９）
【図１３】本発明の第２の実施形態を示す製造工程の一段階における模式的な縦断面図（その１）
【図１４】製造工程の一段階における模式的な縦断面図（その２）
【符号の説明】
【００４８】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ（素子分離領域）、３は活性領域、８はコバルトシリサイド膜（金属シリサイド層）、１０はシリコン窒化膜、１１は層間絶縁膜、１２はＴＥＯＳ酸化膜、１３はコンタクトプラグ、１５はポリシラザン（塗布型絶縁膜）、ＭＧはメモリセルトランジスタのゲート電極、ＳＧ１、ＳＧ２は選択ゲートトランジスタのゲート電極、ＡＧ１、ＡＧ２は空隙部である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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