(57)【要約】      （修正有）【課題】混成信号回路のデジタル式プログラム可能な最適化のための方法を提供する。【解決手段】混成信号回路の１つ又はそれ以上のトランジスタ素子１００を、１つ又はそれ以上のトランジスタ区分Ｔ１、Ｔ２、・・・Ｔｎに、それぞれのトランジスタ区分がボディタイバイアス端子を含むようにして、分割することを含んでいる。それぞれのボディタイバイアス端子は、少なくとも１つの電圧バイアスに、それぞれのボディタイバイアス端子を混成信号回路の１つ又はそれ以上のバイアスノードと信号連通させるか、又はそれぞれのボディタイバイアス端子を非精密バイアス電圧ソースと信号連通させるかの何れかによって、連結される。各々のボディタイ端子は、更に、１つ又はそれ以上のデジタル式プログラム可能な記憶要素の別々の１つと信号連通するように配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
混成信号回路のデジタル式プログラム可能な最適化のための方法において、
前記混成信号回路の１つ又はそれ以上のトランジスタ素子を、１つ又はそれ以上のトランジスタ区分に、それぞれのトランジスタ区分がボディタイバイアス端子を含むようにして、分割することと、
それぞれのボディタイバイアス端子を、少なくとも１つの電圧バイアスに、
それぞれのボディタイバイアス端子を前記混成信号回路の１つ又はそれ以上のバイアスノードと信号連通させることによって、又は、
それぞれのボディタイバイアス端子を非精密バイアス電圧ソースと信号連通させることによって、連結することと、
それぞれのボディタイ端子を、１つ又はそれ以上のデジタル式プログラム可能な記憶要素の別々の１つと信号連通するように配置することと、から成る方法。
【請求項２】
デジタル式プログラム可能な混成信号回路において、
１つ又はそれ以上のトランジスタ区分を備えているトランジスタ素子であって、前記トランジスタ区分のそれぞれは、電圧ソースバス、電圧ドレインバス、及び電圧ゲートバスと連結されている、トランジスタ素子と、
それぞれが、前記トランジスタ区分の別々の１つと連結されていて、少なくとも１つの電圧バイアスと信号連通している、１つ又はそれ以上のボディタイバイアス端子であって、前記少なくとも１つの電圧バイアスは、
前記混成信号回路の１つ又はそれ以上のバイアスノード、又は
非精密バイアス電圧ソース、を備えている、ボディタイバイアス端子と、
それぞれが、前記１つ又はそれ以上のボディタイバイアス端子の別々の１つと信号連通している、１つ又はそれ以上のデジタル式プログラム可能な記憶要素と、を備えている混成信号回路。
【請求項３】
前記ボディタイバイアス端子のそれぞれと前記デジタル式プログラム可能な記憶要素の間に差し挟まれ且つ連結されている１つ又はそれ以上のインターフェーストランジスタ対を更に備えており、前記インターフェーストランジスタ対の各対は、各自のデジタル式プログラム可能な記憶要素によって制御されている、請求項２に記載の混成信号回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、混成信号回路のデジタル式プログラム可能な最適化のための方法に関する。
【背景技術】
【０００２】
混成信号回路は、トランジスタの不整合に敏感である。よく知られているPelgromモデルでは、同じダイ上の２つの素子の間のランダム不整合に起因するばらつきは、素子面積の平方根に反比例することが実証されている。トランジスタの不整合効果は、トランジスタの小型化に伴い更に悪化するので、高速混成信号回路設計では、不整合効果が歩留まり及び性能の有力な制限要因になっている。このような不整合効果のせいで、アナログ及び無線周波数（ＲＦ）回路は、それぞれの新しいプロセス技術ノードで利用可能なトランジスタ尺度化から恩恵を受けることが益々難しくなっている。不整合効果に対処するために幾つかの手法が開発されてきたが、それらは全て様々な制限に悩まされている。
【０００３】
例えば、デジタル回路動作には、ダイ間及びダイ内のばらつきについてポストプロセス調整を提供するために、アダプティブ・ボディ・バイアス（ＡＢＢ）技法が適用されている。とはいえ、開発努力の殆どは、必要なボディバイアス調整を施すために精密なアナログ電圧を作り出す１つ又はそれ以上の複合的なアナログ式ボディバイアス発生器の実装と調整に向けられてきた。類似の技法を混成信号回路に適用することもできるかもしれないが、アナログ式ボディバイアス発生器の追加は、それらをそれぞれの臨界サブ回路ノードのボディ端子まで通さねばならないため、複数の面積が食いつぶされることを犠牲にしなければならないと推測される。
【０００４】
或いは、アナログ回路については、並列に接続された複数の差動対の物理的実装と所望の整合レベルを実現するサブセットの選択を伴う技法が提案されている。この手法では、余分なシリコン面積とゲートキャパシタンスの増大が重大な制限事項になっている。
【発明の概要】
【０００５】
本発明は、混成信号回路のデジタル式プログラム可能な最適化のための方法に関する。この方法は、混成信号回路の１つ又はそれ以上のトランジスタ素子を、１つ又はそれ以上のトランジスタ区分に、それぞれのトランジスタ区分がボディタイバイアス端子を含むようにして、分割することを含んでいる。ぞれぞれのボディタイバイアス端子は、少なくとも１つの電圧バイアスに、それぞれのボディタイバイアス端子を混成信号回路の１つ又はそれ以上のバイアスノードと信号連通させるか、又はそれぞれのボディタイバイアス端子を非精密バイアス電圧ソースと信号連通させるかの何れかによって、連結される。各々のボディタイ端子は、更に、１つ又はそれ以上のデジタル式プログラム可能な記憶要素の別々の１つと信号連通するように配置される。
【０００６】
当業者には、図面を参照しながら以下の説明を読んで頂ければ、本発明の特徴が明らかになるであろう。図面は本発明の代表的な実施形態を描いているに過ぎず、従って、本発明の範囲に限定を課すものと考えられるべきではないことが理解された上で、添付図面を用いながら本発明を更に明確に詳しく説明してゆく。
【図面の簡単な説明】
【０００７】
【図１】本発明の１つの実施形態による、デジタル制御式混成信号トランジスタ素子の回路図である。
【図２】本発明のもう１つの実施形態による、デジタル制御式混成信号トランジスタ素子の回路図である。
【図３】本発明の別の実施形態による、デジタル制御式混成信号トランジスタ素子の回路図である。
【図４】本発明の１つの手法による、位相固定ループ回路で使用される電圧制御式発振器の形態をしている混成信号回路の回路図である。
【図５】図５Ａと図５Ｂは、異なるバイアス電圧がボディタイ端子に印加されたときの、測定されたトランジスタ不整合特性とモデル化されたトランジスタ不整合特性を素子の長さの関数として比較した図である。
【発明を実施するための形態】
【０００８】
以下の詳細な説明では、各実施形態は、当業者が本発明を実践することができるように十分に詳細に説明されている。なお、本発明の範囲を逸脱することなく、他の実施形態を利用することもできるものと理解頂きたい。従って、以下の詳細な説明は、制限を課すという意味で捉えられるべきではない。
【０００９】
本発明は、歩留まりを改善し、性能を向上させ、パワー消費量を削減する、混成信号回路のデジタル式プログラム可能な最適化のためのシステム及び方法に関する。本発明の技法は、概括的には、個々のトランジスタをより小さい区分に分割することと、それぞれの区分のボディを、既に利用可能になっているバイアスノード又は単純な非精密バイアス電圧に個別に接続することを含んでいる。これにより、複合的なトランジスタ特性を、要求される精密度に調整することができるようになり、臨界ノード毎の複数の精密バイアス発生器の必要がなくなる。それら臨界回路ノードにおけるトランジスタ特性をプロセス後に調整できるようにすることによって、最適回路動作に必要な整合が実現される。
【００１０】
本手法は、トランジスタとプロセスが引き起こすトランジスタ不整合に付随する、混成信号の歩留まり及び性能に限界を生じさせる業界規模の尺度化に課せられた制限の問題解決に対処している。それらの問題は、相補型金属酸化膜半導体（ＣＭＯＳ）の新しい技術ノードが導入されるたびに悪化する。本技法は、トランジスタ密度を改善し、不整合に起因する尺度化制限に対する実行可能な解決策を提供している。例えば、本発明の方法では、１５０ｎｍ、９０ｎｍ、及びより先進的な技術で、プロセスとトランジスタの不整合特性をプロセス後に補正することができるようになる。
【００１１】
本手法は、混成信号回路構成のみならず、デジタル回路構成においても使用することができる。そのような回路構成は、既知の技法によって耐放射線性を持たせることもできる。本手法は、歩留まりの最大化、及びアナログ用とデジタル用の両方の自己修復回路の作製に非常に有用である。本技法では、臨界ノードトランジスタのゲート面積を削減することができ、回路動作に必要な速度とパワーの両方を向上させることができる。
【００１２】
本回路設計技法では、混成信号回路で普通に利用できるバイアス電圧を使用して、トランジスタボディ端子を単純なトランジスタスイッチを介して接続させることができる代わりの電圧を提供している。これにより、個々のトランジスタは、プロセスによるダイ間のばらつきと個々の素子の不整合の両方について調整を施すために、異なるバイアスに接続することができるようになる。最適な回路機能のための所望の整合解決策を実現するために、トランジスタは、平均トランジスタ特性が設計ウィンドウ内に収まるように調整するのに必要なバイアスノードに切り替えることができる各自個別のボディバイアス端子をぞれぞれが備えているｎ個の区分に分割される。
【００１３】
デジタル回路制御論理と混成信号回路構成の間の物理的インターフェースは、ボディタイ端子を通して達成することができる。標準的なシリコン・オン・インシュレータ（ＳＯＩ）回路設計技法は、ボディタイ端子のこと、それをソース又は電源の何れかに接続することを無視している。更に、商業的に最も利用可能なＳＯＩ  ＣＭＯＳプロセスでは、ボディの接続には、ゲートキャパシタンスの増大という多大なオーバーヘッドの不利益を被ることが伴う。これらの問題は、個々のボディタイ接続をゲートキャパシタンスを著しく増大させることなく効率的に実装するよう設計された、本手法のＳＯＩ  ＣＭＯＳプロセスへの実装によって解決が図られている。個々のボディタイ接続を作製する場合のこのＳＯＩプロセスの効率の良さにより、バルクＣＭＯＳを同じように構成しようとした場合に必要になるトリプルウェルのような追加のプロセス工程を導入することなしに、面積への影響を最小限に抑えることができる。
【００１４】
回路のスイッチは、デジタル式フリップフロップのようなデジタル式プログラム可能な記憶要素を用いて制御することができ、同要素は、幾つかの実施形態では、デジタル式リアルタイム性能最適化制御システムへのインターフェースを提供することができる。本技法は、単純な非精密バイアス発生器を関心対象のサブ回路に局所的に追加すれば、デジタル回路に適用することができる。非精密バイアス発生器は、必要に応じ、アナログ回路に追加することもできる。
【００１５】
本方法を使用して、最大SerDes（シリアライザ／デシリアライザ）周波数を、３．１２５ＧＨｚから、次に高い作動周波数ノードの４．２５ＧＨｚ、そして恐らくは６ＧＨｚまで上げることができる。
【００１６】
本発明のシステム及び方法の更なる詳細を、図面を参照しながら以下に説明する。
トランジスタボディタイ
本手法は、トリプルウェルバルクプロセス及び非ボディタイ型ＳＯＩ技術で実装することもできるが、面積効率の高いボディタイ型ＳＯＩ技術で実装するのが最も有利である。本技法を実装するのに使用されるＳＯＩ技術の固有特性は、「ボディタイ」と呼ばれる、接続部のトランジスタのボディへの面積効率の高い集積化である。ボディタイは、ヒステリシスと、混成信号設計を非常に難しくする他のフローティングボディ効果を排除する。ボディタイ接続は、ゲートキャパシタンスを増大させないので、周波数応答を、高速混成信号回路設計に対応できるように最大化することができる。
【００１７】
ボディタイ端子が利用可能になったことで、各個別のトランジスタの性能特性に対する追加的な入力が提供されることになり、これを利用すれば、普通のプロセスばらつきとトランジスタの不整合を補償することによって性能設計の限界が広がるように臨界性能ノードを調整することができるようになる。更に、ボディタイ端子がＳＯＩプロセスで利用可能になったことで、混成信号回路をシステム修復アーキテクチャに組み込めば、歩留まりと性能の両方を修復する実用的なやり方を提供することができる。
混成信号回路実施形態
図１は、本発明の１つの実施形態によるｎ状態デジタル制御式混成信号トランジスタ素子１００の回路図である。トランジスタ素子１００は、様々な幅の複数のトランジスタ区分Ｔ１、Ｔ２、…Ｔｎに分割されており、各トランジスタ区分は、個別に制御されるボディバイアスを有している。トランジスタ区分の数は、アプリケーションの詳細に従い、面積と必要な制御の精密度の間の費用／利益分析を使って求められる。
【００１８】
それぞれのトランジスタ区分のソース領域は、電圧ソース（Ｖソース）バス１１２に連結され、ドレイン領域は、電圧ドレイン（Ｖドレイン）バス１１４に連結されている。トランジスタ区分のゲートは、電圧ゲート（Ｖゲート）バス１１６に連結されている。実際の閾値電圧は、各トランジスタ区分の閾値の加重平均である。
【００１９】
トランジスタ区分Ｔ１からＴｎのそれぞれは、一対の最小サイズのインターフェーストランジスタＮ１及びＮ２を通して電圧Ｖ１又はＶ２に接続されている独立したボディタイバイアス端子１１８−１から１１８−ｎを有している。インターフェーストランジスタＮ１、Ｎ２はといえば、トランジスタＮ１、Ｎ２のゲートＧ１、Ｇ２で、各自のｎ制御フリップフロップ（ＣＦＦ）１２２−１から１２２−ｎに連結されている。これにより、トランジスタ素子１００の正味特性がＣＦＦの状態によって決まるようにすることができる。電圧Ｖ１及びＶ２は、Ｖソースを含んでいる混成信号回路で利用可能な何れのバイアスであってもよい。区分Ｔ１からＴｎまでのトランジスタ幅は、トランジスタ素子の有効閾値と電流を規定のウィンドウ内に収まるように修正するのに必要な一定度の調整が許容されるように選択される。得られたトランジスタ平均閾値電圧は、Ｖ１、Ｖ２及びｎフリップフロップの状態に応じて２ｎ値に制御されることになる。
【００２０】
アプリケーションの詳細に応じ、回路設計者は、本手法を、プロセス及び温度ばらつき並びに不整合について調整するのに使用してもよい。多くの用途では、単一のフリップフロップで十分であり、設計者にはトランジスタ幅の全部を制御するか又は一部だけを制御するかの選択肢がある。
【００２１】
図２は、本発明のもう１つの実施形態によるｎ状態デジタル制御式混成信号トランジスタ素子２００の回路図である。トランジスタ素子２００は、トランジスタ区分Ｔ１からＴｎに分割されており、それぞれのトランジスタ区分は個別に制御されるボディバイアスを有している。それぞれのトランジスタ区分のソース領域は、Ｖソースバス２１２に連結され、ドレイン領域はＶドレインバス２１４に連結されている。トランジスタ区分のゲートはＶゲートバス２１６に連結されている。
【００２２】
トランジスタ区分のそれぞれは、最小サイズのインターフェーストランジスタＮ１を通して電圧Ｖ１に、そして最小サイズのインターフェーストランジスタＰ２を通して電圧Ｖ２に接続されている、独立したボディタイバイアス端子２１８−１から２１８−ｎを有している。各トランジスタ区分のインターフェーストランジスタＮ１とＰ２のそれぞれは、単一の制御ライン２３０−１から２３０−ｎを使用して、各自のｎ制御フリップフロップ２２２−１から２２２−ｎに連結されている。
【００２３】
このトランジスタ素子２００の構成は、電圧Ｖ２がＶソースより大きいときに有用である。これは、１つの制御ラインを制御フリップフロップから両インターフェーストランジスタＮ１とＰ２へ配線できるようにする。１つの実施形態では、Ｖ２がＶソースより約０．６Ｖ大きいとき、トランジスタＰ２とボディタイバイアス端子２１８の間に電流制限抵抗器２３２を差し挟むこともできる。電圧Ｖ２は、正の供給電圧（Ｖｄｄ）に接続されている１つ又はそれ以上のダイオード（図示せず）を用いて局所的に発生させることができる。例えば、Ｖｄｄ＝１．８Ｖのとき、直列につながれた３つのダイオードなら、約１．８／４＝０．４５Ｖのボディバイアスを発生させることになる。同じダイオードを使用して、同時に複数の区分でＶ２を発生させることもできる。
【００２４】
図１と図２のインターフェーストランジスタＮ１、Ｎ２、及びＰ２は、それらのボディがソース端子に接続されているものとして示されている。多くの用途では、この構成は必須ではなく、フローティングにしておけば、物理的実装に必要なレイアウト面積を縮小することができる。
【００２５】
図３は、本発明の別の実施形態によるｎ状態デジタル制御式混成信号トランジスタ素子３００の回路図である。トランジスタ素子３００は、トランジスタ区分Ｔ１からＴｎに分割されており、それぞれのトランジスタ区分は、個別に制御されるボディバイアスを有している。それぞれのトランジスタ区分のソース領域は、Ｖソースバス３１２に連結され、ドレイン領域は、Ｖドレインバス３１４に連結されている。トランジスタ区分のゲートはＶゲートバス３１６に連結されている。トランジスタ区分のそれぞれは、何らのインターフェーストランジスタも差し挟まずに、単一の制御ライン３３０−１から３３０−ｎと抵抗器３３２−１から３３２−ｎを使用して各自のｎ制御フリップフロップ３２２−１から３２２−ｎに接続されている、独立したボディタイバイアス端子３１８−１から３１８−ｎを有している。
【００２６】
このトランジスタ素子３００の構成は、電圧Ｖ１とＶ２が、それぞれ、Ｖｓｓ（負の供給電圧）とＶｄｄであるときに有用である。その場合、それぞれのトランジスタ区分のボディタイは、抵抗器を通してフリップフロップに直接接続することができるので、面積への影響が最小限になる。
【００２７】
図２と図３のトランジスタ素子を回路で使用する場合の特定の使用法に応じて、トランジスタ区分の制御フリップフロップの厳密な効果を巧みに操作するのに、トランジスタ、ダイオード、及び抵抗要素の様々な組合せを採用することもできる。
ＰＬＬ実装
図４は、本発明の技法により修正された位相固定ループ（ＰＬＬ）で使用される電圧制御式発振器（ＶＣＯ）回路の形態をしている混成信号回路４００の回路図である。このような混成信号回路では、バイアス電圧Ｖ１、Ｖ２についての代わりの選択肢が既に利用可能になっており、追加のパワー発生回路構成は不要である。回路４００は、トランジスタの差動対ＴＲとＴＬを含んでいる。それぞれのトランジスタ用のボディタイ端子４１０−１、４１０−２は、ソース又はグランドの何れかに接続することができる。
【００２８】
代表的な１．８Ｖ回路設計では、トランジスタの差動対のソース電圧とグランドの差は約０．３Ｖであり、閾値電圧（Ｖｔ）が約４０−５０ｍＶ調整されることになる。約４０−５０ｍＶのＶｔ不整合を取り除くことができる性能により、最小ゲート長さのトランジスタを使用することができるようになり、必要なゲート面積が大幅に削減される。
【００２９】
Ｖｔに約４０ｍＶ増分の調整を施すことができる性能により、それぞれのトランジスタ用の単一のフリップフロップに、＋／−２０ｍＶの整合を実現させることができる。２０ｍＶを凌ぐ整合が必要とされる回路設計では、図４のトランジスタＴＲとＴＬは、図１に関連して上で説明したようにｎ個の区分に分割することができる。トランジスタを幅の等しい２つの区分に分割すると、整合能力は２倍分向上する。更に、２つの区分の内の１つを２分割すると、整合能力は更に２倍分向上する。分割毎に、トランジスタの新しい区分を制御するための追加のフリップフロップが必要になる。
【００３０】
図４に示すように、例えば、トランジスタＴＲとＴＬ用のボディタイ端子４１０−１と４１０−２のそれぞれは、一対のインターフェーストランジスタＮ１、Ｎ２を通してＶｓに接続されている。それぞれのインターフェーストランジスタＮ１、Ｎ２は、トランジスタの差動対ＴＲとＴＬのボディをどの電圧ノードに接続するかを確定するデジタルラッチ又はフリップフロップの出力ＱＬ及びＱＲに連結されている。
【００３１】
このように、必要な整合の仕様と必要な制御ビットの数の間に存在する関係は単純である。しかしながら、この臨界トランジスタのｎ個の区分への分割は、これに伴う追加の寄生キャパシタンスが小さいために、速度及びパワーに関する多大な不利益を伴わない。実際、所与の必要な整合精密度については、本手法は常に最良の速度／パワー比を生み出すことができ、というのも標準的な方法を使用した場合は、整合はトランジスタのゲート面積の自乗に比例して向上するが、同様に速度は下がりパワーは上がるという結果しかもたらさないからである。
【００３２】
本手法を使用したＰＬＬ実装を分析したところ、最小サイズのインターフェーススイッチトランジスタの追加が伴っても、混成信号回路トランジスタ面積の１５−３０％削減を実現することができ、同時に高速回路のゲート面積の４０−８０％削減、ＡＣパワーの減少又は最大速度の増加を実現できることが示唆された。局部記憶フリップフロップと制御回路構成の引き換え加算分に費やされる面積は、所望される速度と高度化と制御インターフェースノードの数の関数であるが、合理的な推定値は、正味増分ゼロと総トランジスタ面積倍化が総ＰＬＬ面積の約１０％未満に納まる間のどこかになるであろう。
システム実装と動作
或る例示的なシステム実装では、前述の混成信号回路ノードのデジタル制御式トランジスタは、動作時、環境又は速度／パワー要件の変化を勘案するように、回路に集積されているシステムレベル又は局所の制御エンジンで動的にプログラムすることができる。例えば、１つの実施形態では、フリップフロップにデジタルコントローラを接続することができる。そのような構成が図１に示されており、同構成では、コントローラ１３０は、制御フリップフロップ１２２１から１２２−ｎとインターフェースさせることができる。コントローラは、混成信号回路とオンチップ集積化することもできるし、オフチップにすることもできる。フリップフロップは、コントローラによって読み込まれるように連続走査モードで接続することもできる。
【００３３】
コントローラは、当業者に知られているように、ソフトウェア、ファームウェア、ハードウェア、又はそれらの何らかの適切な組合せを使用して実装することができる。一例として、ハードウェア構成要素には、１つ又はそれ以上のマイクロプロセッサ、メモリ要素、デジタル信号処理（ＤＳＰ）要素、インターフェースカード、及び当技術で既知の他の標準的な構成要素を挙げることができる。前記は何れも、１つ又はそれ以上の特別に設計された特定用途向け集積回路（ＡＳＩＣ）又はフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）によって補完されていてもよいし、又はそれに組み込まれていてもよい。
【００３４】
コントローラは、プロセス及び不整合によって引き起こされるばらつき効果を補償するように、混成信号回路の機能性を調整する働きをする。これにより、システムは自己を「修復」できるようになり、混成信号回路トランジスタを普通のプロセスばらつきウィンドウ一杯に対応できるように特大化する必要がなくなるため、歩留まりと性能が改善する。コントローラが混成信号回路の機能性及び周囲温度を監視することができる性能を追加すれば、システムが自身を標準的な回路設計で可能とされるよりも狭いウィンドウ内に維持することができるようになるフィードバックループを作成することができる。
【００３５】
回路が温度又は放射線の変化について調整できるよう同回路にリアルタイム修正を施すために、直列フリップフロップとインターフェーストランジスタの間に簡単なラッチを設置することができる。これは、情報が直列スリップフロップを通して所望の場所へ読み取られる際に、インターフェーストランジスタが状態を変えることを阻止する。データをフリップフロップからラッチへ動かす大域制御転送信号を使用して、変化を同時に、中間的な非機能的状態を一切経ずに、新しい状態へ実装することができるようになる。この構成では、回路は、常時、仕様内で機能し続けることになる。こうして、システムコントローラによって監視される温度及び放射線センサー情報の漸進的変化を使用して、回路応答を、より複雑なアナログ／混成信号回路設計が温度効果を補償するのに行う場合と同様のリアルタイムベースで修正することができるようになる。
【００３６】
ＰＬＬ実装用のシステムレベルでは、リング発振器構造は、ゲート及びＭＩＭ（金属−絶縁体−金属）キャパシタンス、閾値電圧、及びボディタイバイアス効果を含めたトランジスタドライブ強度のような、臨界ダイレベルパラメータ類のオンチップ分析が可能になるように実装することができる。これらの構造は、修復手続き中にチップ制御アルゴリズムが公称ダイ間レベルプロセス及び周辺温度と放射線について調整できるように、チップ制御システムによって問い合わせが行われるようにしてもよい。
【００３７】
混成信号回路の臨界ノード素子特性をデジタル式に調整することができるポストプロセス性能は、トランジスタのゲート面積の削減をもたらし、パワー及び性能メトリック並びに歩留りを改善する。
【００３８】
混成信号回路歩留まりを改善することだけが求められる場合には、フリップフロップ又は制御インターフェーストランジスタゲート電圧の状態は、初期試験時に標準的なレーザー補修技法を使用して永久的にプログラムしてもよい。例えば、ワンタイム・プログラマビリティの場合は、初期素子試験時に、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）歩留まり増進技法と同様のレーザーヒューズを採用することができる。これにより、回路感知と制御回路構成が通常の動作時の実地でのリアルタイム調整に必要でない場合には、それらに必要なチップ面積オーバーヘッド全てを無くすことができる。
回路試験モデル化
図５Ａと図５Ｂは、異なるバイアス電圧をボディタイ端子（Ｖボディ）に印加したときの、測定されたトランジスタ閾値電圧とＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis：スパイス）モデル化されたトランジスタ閾値電圧をゲート長（Ｌｄｅｓ）の関数として比較した図である。具体的には、図５Ａは、Ｖボディ＝０から１．８Ｖ（０、０．４５、０．９、１．３５、及び１．８Ｖを含む）におけるＰチャネル線形Ｖｔ対Ｌｄｅｓの図を示している。図５Ｂは、Ｖボディ＝０から−１．８Ｖ（０、−０．４５、−０．９、−１．３５、及び−１．８Ｖを含む）におけるＮチャネル線形Ｖｔ対Ｌｄｅｓの図を描いている。
【００３９】
図５Ａと図５Ｂは、ボディタイ端子に印加されるバイアスを調整することにより、デバイス閾値を２００ｍＶより大きな変化量で変化させることができる性能を実証している。これをＳＰＩＣＥモデルで正確にモデル化し、標準的な回路設計環境が、混成信号回路を臨界回路ノードのデジタル制御論理路とインターフェースさせるための数多くの設計オプションをシミュレートできるようにした。デジタル制御論理によって切り替えられる小型最小サイズのトランジスタを使用して、臨界ノードトランジスタのボディタイ端子を、トランジスタのシステム上及びランダムなばらつきが回路性能要件に狙いを定めて補償されるように、回路内の異なる電圧ノードに接続することができる。
【００４０】
本発明のシステム及び方法の動作に使用される、様々なプロセスタスク、計算、及び、信号及び他のデータの生成を実行するための命令は、ソフトウェア、ファームウェア、又は他のコンピュータ可読命令として実装することができる。それらの命令は、通常、コンピュータ可読命令又はデータ構造を記憶するのに使用される何らかの適切なコンピュータ可読媒体に記憶されている。そのようなコンピュータ可読媒体は、汎用又は特殊用途のコンピュータ又はプロセッサによってアクセスできるどのような利用可能な媒体であってもよいし、又はどのようなプログラム可能な論理素子であってもよい。
【００４１】
適したコンピュータ可読媒体は、例えば、ＥＰＲＯＭ、ＥＥＰＲＯＭ、又はフラッシュメモリ素子のような半導体メモリ素子を含む不揮発性メモリ素子；内部ハードディスク又はリムーバブルディスクのような磁気ディスク；光磁気ディスク；ＣＤ、ＤＶＤ、又は他の光学記憶ディスク；不揮発性ＲＯＭ、ＲＡＭ、及び他の同様の媒体；又はコンピュータ実行可能命令又はデータ構造の形態をしている所望のプログラムコード手段を持ち運ぶ又は記憶するのに使用することができるその他の媒体を備えていてもよい。情報が、ネットワーク又は別の通信接続（配線、無線、又は配線又は無線の組合せ、の何れか）によりコンピュータに転送されると、コンピュータは、適正に、この接続をコンピュータ可読媒体と見なす。従って、そのような接続は何れの接続も、適正に、コンピュータ可読媒体と呼ばれる。上記の組合せも、コンピュータ可読媒体の範囲内に含められる。
【符号の説明】
【００４２】
１００、２００、３００  ｎ状態デジタル制御式混成信号トランジスタ素子
１１２、２１２、３１２  電圧ソース（Ｖソース）バス
１１４、２１４、３１４  電圧ドレイン（Ｖドレイン）バス
１１５、２１６、３１６  電圧ゲート（Ｖゲート）バス
１１８−１から１１８−ｎ、２１８−１から２１８−ｎ、３１８−１から３１８−ｎ  ボディタイバイアス端子
１２２−１から１２２−ｎ、２２２−１から１２２−ｎ、３２２−１から１２２−ｎ  ｎ制御フリップフロップ（ＣＦＦ）
１３０  コントローラ
２３０−１から２３０−ｎ、３３０−１から３３０−ｎ  制御ライン
４００  混成信号回路
４１０−１、４１０−２  ボディタイ端子
Ｇ１、Ｇ２  ゲート
Ｎ１、Ｎ２、Ｐ２  インターフェーストランジスタ
ＱL、ＱR  出力
Ｔ１からＴｎ  トランジスタ区分
ＴＲ、ＴＬ  トランジスタ差動対
Ｖ１、Ｖ２  電圧
Ｖｔ  閾値電圧
【図１】
2010200318.tif 000003
【図２】
2010200318.tif 000004
【図３】
2010200318.tif 000005
【図４】
2010200318.tif 000006
【図５】
2010200318.tif 000007
【外国語明細書】
2010200318000001.pdf