(57)【要約】【課題】耐圧及びオン時の抵抗に大きな影響を与えることなく、寄生容量を低減することが可能な半導体装置を提供する。【解決手段】ドレイン電極（１４）が形成された第１半導体層（１１）の反対側の面に、ゲート電極（１２）が隣合うように形成されると共に、前記ゲート電極（１２）の電極間と前記ゲート電極（１２）とを覆うようにソース電極（１３）が形成された縦型半導体装置であって、前記ソース電極（１３）側に形成された第１半導体領域（１８）と前記第１半導体層（１１）との間に形成され、不純物濃度が第１半導体領域（１８）より低い第２半導体層（１７）を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ドレイン電極が形成された第１半導体層の反対側の面に、ゲート電極が隣合うように形成されると共に、前記ゲート電極の電極間と前記ゲート電極とを覆うようにソース電極が形成された縦型半導体装置であって、
前記ソース電極側に形成された第１半導体領域と前記第１半導体層との間に形成され、不純物濃度が第１半導体領域より低い第２半導体層を有したことを特徴とする縦型半導体装置。
【請求項２】
前記第２半導体層において、前記ゲート電極直下の領域以外の領域の不純物濃度は前記第１半導体領域より低濃度に設定され、
前記ゲート電極直下の領域には、不純物が前記第２半導体層より低濃度かつスレッショールド電圧以下で導電型が反転する濃度に設定された第３半導体層が形成されていることを特徴とする請求項１記載の縦型半導体装置。
【請求項３】
第１導電型の前記第１半導体層と、
該第１半導体層の一方の面に形成された第２導電型の前記第２半導体層と、
該第２半導体層の表面に所定間隔を隔てて複数形成された第２導電型の前記第１半導体領域と、
該第１半導体領域の表面に形成され、前記第１半導体層より高濃度な第１導電型の第２半導体領域と、
互いに隣り合う前記第１半導体領域及び第２半導体領域を跨ぐように複数形成され、所定の絶縁材からなる絶縁領域と、
該絶縁領域内にそれぞれ埋め込み形成された前記ゲート電極と、
前記第１半導体領域の表面及び前記絶縁領域を覆うように形成された前記ソース電極と、
前記第１半導体層の他方の面に形成された前記ドレイン電極と、
を具備することを特徴とする請求項１または２に記載の縦型半導体装置。
【請求項４】
縦型半導体装置の製造方法であって、
一方の面がドレインに接続される第１導電型の第１半導体層を形成するステップと、
一方の面が前記第１半導体層の他方の面を覆う、第２導電型の第２半導体層を形成するステップと、
前記第１半導体層の他方の面に、不純物濃度が前記第２半導体層より高い第２導電型の第１半導体領域を形成するステップと、
前記第１半導体領域をソースに接続するステップと、
を有することを特徴とする縦型半導体装置の製造方法。
【請求項５】
縦型半導体装置の製造方法であって、
一方の面がドレインに接続される第１導電型の第１半導体層を形成するステップと、
前記第１半導体層の他方の面に酸化膜を形成するステップと、
前記酸化膜の表面において、第３半導体層の形成予定領域に不純物が注入されないようにレジストを形成するステップと、
前記レジストの形成後、前記レジストの表面側から第２導電型の第２半導体層を形成するための不純物を注入するステップと、
前記不純物の注入後、前記第１半導体層内においてレジストを挟んだ両側から前記不純物を拡散させ、レジスト直下の領域で不純物を繋げることにより前記第２半導体層と該第２半導体層より低濃度かつスレッショールド電圧以下で第１導電型に反転する濃度を有する第２導電型の前記第３半導体層を形成するステップと、
前記第１半導体層の他方の面に、不純物濃度が前記第２半導体層より高い第２導電型の第１半導体領域を形成するステップと、
前記第１半導体領域をソースに接続するステップと、
を有することを特徴とする縦型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体リレー等のスイッチング素子として用いられる縦型ＤＭＯＳＦＥＴ（Double Diffused Metal Oxide Semiconductor Field Effect Transistor）などの縦型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般的なパワーＭＯＳＦＥＴや半導体リレー（ＳＳＲ：Solid State Relay）は、縦型二重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）と呼ばれる縦型半導体装置で構成される。図９は、従来の縦型ＤＭＯＳＦＥＴの構成を示す断面図である。図９に示す通り、従来の縦型ＤＭＯＳＦＥＴ１００は、ｎ型のシリコン基板で形成されたｎ−型ドリフト層１０１の表面側にゲート電極１０２及びソース電極１０３が設けられており、ｎ−型ドリフト層１０１の裏面側にドレイン電極１０４が設けられている。
【０００３】
尚、図９において、記号「ｎ」が付された層は電子を多数キャリアとする層を意味し、記号「ｐ」が付された層は正孔を多数キャリアとする層を意味する。また、記号「ｎ」又は記号「ｐ」に付随する記号「＋」はその層が比較的高不純物濃度であることを意味し、記号「−」は比較的低不純物濃度であることを意味する。
【０００４】
ゲート電極１０２は、例えばポリシリコンで形成されており、ｎ−型ドリフト層１０１に沿って所定の間隔をもって複数配列されている。尚、ゲート電極１０２の周囲には、ゲート電極１０２を取り囲むように酸化膜１０５が形成されている。ソース電極１０３は、酸化膜１０５を介してゲート電極１０２を覆い、且つゲート電極１０２間の隙間を埋めるように形成されている。ドレイン電極１０４は、ｎ＋型コンタクト層１０６を介してｎ−型ドリフト層１０１の裏面側に設けられている。
【０００５】
また、ｎ−型ドリフト層１０１の表面側には、ゲート電極１０２の隙間を利用した不純物の拡散によってｐ型ベース領域１０７が形成されており、このｐ型ベース領域１０７内にはゲート電極１０２の隙間を再度利用した不純物の拡散によってｐ＋型領域１０８及びｎ＋型領域１０９が形成されている。尚、ｐ型ベース領域１０７とｎ−型ドリフト層１０１との間には空乏層１１０が形成されている。また、ゲート電極１０２の下方であって、ｐ型ベース領域１０７の間には、寄生ＪＦＥＴ（Junction Field-Effect Transistor：接合型電界効果トランジスタ）によるオン時の抵抗の増大を防止するｎ型層１１１が形成されている。
【０００６】
上記構成において、ゲート電極１０２に電圧を印加しない場合には、ソース電極１０３に正の電圧を印加しなければソース電極１０３とドレイン電極１０４との間には電流が流れない。これに対し、ゲート電極１０２に電圧を印加すると、ｐ型ベース領域１０７にｎチャンネルが形成される。このため、ソース電極１０３とドレイン電極１０４の間に電圧を印加すると、例えばソース電極１０３からｎ＋型領域１０９、ｐ型ベース領域１０７に形成されたｎチャンネル、ｎ型層１１１、ｎ−型ドリフト層１０１、ｎ＋型コンタクト層１０６、及びドレイン電極１０４に至る経路を介して電流が流れる。
【０００７】
尚、図９に示す縦型ＤＭＯＳＦＥＴ１００以外の従来の縦型半導体装置の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開平７−２２１２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、スイッチングを行う縦型半導体装置の重要な特性の一つとして、ドレイン・ソース間容量Ｃｄｓ及びドレイン・ゲート間容量Ｃｄｇが挙げられるが、高速スイッチングを実現するためには両者とも小さい方が望ましい。図９に示す縦型ＤＭＯＳＦＥＴ１００において、ドレイン・ソース間容量Ｃｄｓは、ｐ型ベース領域１０７とｎ−型ドリフト層１０１との間の接合容量Ｃ１０１と、ｐ型ベース領域１０７とｎ型層１１１との間の接合容量Ｃ１０２との和によってほぼ決まる。また、ドレイン・ゲート間容量Ｃｄｇは、ゲート電極１０２とｎ型層１１１との酸化膜１０５を介した容量Ｃ１１０でほぼ決まる。
【０００９】
ここで、ｎ−型ドリフト層１０１の濃度を調整すれば、寄生容量（ドレイン・ソース間容量Ｃｄｓ）を低減することはできる。しかしながら、図９に示す縦型ＤＭＯＳＦＥＴ１００の耐圧及びオン時の抵抗は、ｎ−型ドリフト層１０１の濃度及び厚みで決まるため、寄生容量を低減するためにｎ−型ドリフト層１０１の濃度を調整してしまうと、縦型ＤＭＯＳＦＥＴ１００の耐圧及びオン時の抵抗等が変化して縦型ＤＭＯＳＦＥＴ１００の性能低下を招く虞がある。
【００１０】
本発明は、上述した事情に鑑みてなされたものであり、耐圧及びオン時の抵抗に大きな影響を与えることなく、寄生容量を低減することが可能な縦型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明では、縦型半導体装置に係る第１の解決手段として、ドレイン電極（１４）が形成された第１半導体層（１１）の反対側の面に、ゲート電極（１２）が隣合うように形成されると共に、前記ゲート電極（１２）の電極間と前記ゲート電極（１２）とを覆うようにソース電極（１３）が形成された縦型半導体装置であって、
前記ソース電極（１３）側に形成された第１半導体領域（１８）と前記第１半導体層（１１）との間に形成され、不純物濃度が第１半導体領域（１８）より低い第２半導体層（１７）を有したことを特徴とする。
【００１２】
また、縦型半導体装置に係る第２の解決手段として、上記第１の解決手段において、前記第２半導体層（１７）において、前記ゲート電極（１２）直下の領域以外の領域の不純物濃度は前記第１半導体領域（１８）より低濃度に設定され、前記ゲート電極（１２）直下の領域には、不純物が前記第２半導体層（１７）より低濃度かつスレッショールド電圧以下で導電型が反転する濃度に設定された第３半導体層（３０）が形成されていることを特徴とする。
【００１３】
また、縦型半導体装置に係る第３の解決手段として、上記第１または第２の解決手段において、第１導電型の前記第１半導体層（１１）と、該第１半導体層（１１）の一方の面に形成された第２導電型の前記第２半導体層（１７）と、該第２半導体層（１７）の表面に所定間隔を隔てて複数形成された第２導電型の前記第１半導体領域（１８）と、該第１半導体領域（１８）の表面に形成され、前記第１半導体層（１１）より高濃度な第１導電型の第２半導体領域（２０）と、互いに隣り合う前記第１半導体領域（１８）及び第２半導体領域（２０）を跨ぐように複数形成され、所定の絶縁材からなる絶縁領域（１５）と、該絶縁領域（１５）内にそれぞれ埋め込み形成された前記ゲート電極（１２）と、前記第１半導体領域（１８）の表面及び前記絶縁領域（１５）を覆うように形成された前記ソース電極（１３）と、前記第１半導体層（１１）の他方の面に形成された前記ドレイン電極（１４）とを具備することを特徴とする。
【００１４】
一方、本発明では、縦型半導体装置の製造方法に係る第１の解決手段として、縦型半導体装置の製造方法であって、一方の面がドレインに接続される第１導電型の第１半導体層（１１）を形成するステップと、一方の面が前記第１半導体層（１１）の他方の面を覆う、第２導電型の第２半導体層（１７）を形成するステップと、前記第１半導体層（１１）の他方の面に、不純物濃度が前記第２半導体層（１７）より高い第２導電型の第１半導体領域（１８）を形成するステップと、前記第１半導体領域（１８）をソースに接続するステップとを有することを特徴とする。
【００１５】
さらに、縦型半導体装置の製造方法に係る第２の解決手段として、縦型半導体装置の製造方法であって、一方の面がドレインに接続される第１導電型の第１半導体層（１１）を形成するステップと、前記第１半導体層（１１）の他方の面に酸化膜を形成するステップと、前記酸化膜の表面において、第３半導体層（３０）の形成予定領域に不純物が注入されないようにレジストを形成するステップと、前記レジストの形成後、前記レジストの表面側から第２導電型の第２半導体層（１７Ａ）を形成するための不純物を注入するステップと、前記不純物の注入後、前記第１半導体層（１１）内においてレジストを挟んだ両側から前記不純物を拡散させ、レジスト直下の領域で不純物を繋げることにより前記第２半導体層（１７Ａ）と該第２半導体層（１７Ａ）より低濃度かつスレッショールド電圧以下で第１導電型に反転する濃度を有する第２導電型の前記第３半導体層（３０）を形成するステップと、前記第１半導体層（１１）の他方の面に、不純物濃度が前記第２半導体層（１７）より高い第２導電型の第１半導体領域（１８）を形成するステップと、前記第１半導体領域（１８）をソースに接続するステップとを有することを特徴とする。
【発明の効果】
【００１６】
本発明では、ソース電極側に形成された第１半導体領域と第１半導体層との間に形成され、不純物濃度が第１半導体領域より低い第２半導体層を有したことにより、第１半導体層と第２半導体層との境界であるＰＮ接合部から伸びた空乏層が第１半導体層及び第２半導体層内に広がることになる。その結果、第１半導体領域と第１半導体層との間が幅広い空乏層で隔てられることになり、第１半導体領域と第１半導体層との間に生じるドレイン・ソース間容量は大幅に低減される。また、ゲート電極と第１半導体層との間も幅広い空乏層で隔てられることになり、ゲート電極と第１半導体層との間に生じるゲート・ドレイン間容量も大幅に低減される。
従って、本発明によれば、第１半導体層の濃度を調整することなく、つまり、縦型半導体装置の耐圧及びオン時の抵抗に大きな影響を与えることなく、寄生容量（ドレイン・ソース間容量及びゲート・ドレイン間容量）を大幅に低減することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る縦型半導体装置及びその製造方法の一実施形態について、図面を参照しながら詳細に説明する。尚、以下では、本発明に係る縦型半導体装置の一実施形態として、縦型ＤＭＯＳＦＥＴを例示して説明する。
【００１８】
〔第１実施形態〕
図１は、第１実施形態における縦型半導体装置１０の概略構成を示す断面図である。図１に示すように、本実施形態における縦型半導体装置１０は、ｎ−型ドリフト層１１（第１半導体層）等が形成された基板（例えば、ｎ型のシリコン）の表面側にゲート電極１２及びソース電極１３が設けられており、ｎ−型ドリフト層１１の裏面側にドレイン電極１４が設けられている。
【００１９】
尚、図１において、記号「ｎ」が付された層は電子を多数キャリアとする層（第１導電型の層）を意味し、記号「ｐ」が付された層は正孔を多数キャリアとする層（第２導電型の層）を意味する。また、記号「ｎ」又は記号「ｐ」に付随する記号「＋」はその層が比較的高不純物濃度であることを意味し、記号「−」は比較的低不純物濃度であることを意味する。
【００２０】
ゲート電極１２は、例えばポリシリコンで形成されており、ｎ−型ドリフト層１１等が形成された基板表面に沿って所定の間隔をもって複数配列されている。尚、ゲート電極１２の周囲には、ゲート電極１２を取り囲むようにＳｉＯ２等の酸化膜１５（絶縁領域）が形成されている。ソース電極１３は、酸化膜１５を介してゲート電極１２を覆い、且つゲート電極１２間の隙間を埋めるように形成されている。ドレイン電極１４は、ｎ＋型コンタクト層１６を介してｎ−型ドリフト層１１等が形成された基板の裏面側に設けられている。
【００２１】
また、ｎ−型ドリフト層１１上には、後述するｐ型ベース領域１８よりも不純物濃度が低く、且つスレッショールド電圧以下でｎ型に反転する濃度を有する拡張ｐ型ベース層１７（第２半導体層）が形成されている。さらに、拡張ｐ型ベース層１７内の表面側には、ゲート電極１２の隙間を利用した不純物の拡散によって、拡張ｐ型ベース層１７より高濃度なｐ型ベース領域１８（第１半導体領域）が所定間隔を隔てて複数形成されており、このｐ型ベース領域１８内の表面側にはゲート電極１２の隙間を再度利用した不純物の拡散によってｐ＋型領域１９及びｎ＋型領域２０（第２半導体領域）がそれぞれ形成されている。ここで、ｐ型ベース領域１８は、ｎ−型ドリフト層１１と拡張ｐ型ベース層１７との境界であるＰＮ接合部２１からの空乏層２２の伸びを遮らないように浅く形成することが好適である。
【００２２】
以上のように、本実施形態の縦型半導体装置１０では、図９に示す従来の縦型ＤＭＯＳＦＥＴ１００に設けられていたｎ型層１１１を設けず、ｎ−型ドリフト層１１上の全面に拡張ｐ型ベース層１７を形成し、この拡張ｐ型ベース層１７内に各ｐ型ベース領域１８を形成するような構成を採用している。従来の縦型ＤＭＯＳＦＥＴ１００では、ゲート電極１０２下に設けられたｎ型層１１１によって電流パスを確保していたが、本実施形態の縦型半導体装置１０では、拡張ｐ型ベース層１７によって電流パスを確保している。
【００２３】
具体的には、本実施形態における縦型半導体装置１０のゲート電極１２にスレッショールド電圧以上の電圧を印加すると、図２に示すように、従来の縦型ＤＭＯＳＦＥＴ１００と同様に、ゲート電極１２下のｐ型の領域がｎ型に反転してチャネル２３が形成される。それと同時に、ゲート電極１２下の拡張ｐ型ベース層１７も反転してｎ型となるが、層の不純物濃度が十分に低いため、反転領域２４が表面層のみではなく、内部まで形成される。これにより電子が拡張ｐ型ベース層１７における反転領域２４内に充満し、チャネル２３とｎ−型ドリフト層１１まで繋ぐキャリアのパスが生成される。この状態で、ソース−ドレイン間に電圧を加えれば電流が流れることになる。
【００２４】
一方、ゲート電極１２に対するオフ電圧印加時における寄生容量について検証すると、拡張ｐ型ベース層１７の不純物濃度が十分に低いので、ｎ−型ドリフト層１１と拡張ｐ型ベース層１７との境界であるＰＮ接合部２１から伸びた空乏層２２がｎ−型ドリフト層１１及び拡張ｐ型ベース層１７内に広がることになる。その結果、ｐ型ベース領域１８とｎ−型ドリフト層１１との間が幅広い空乏層２２で隔てられることになり、ｐ型ベース領域１８とｎ−型ドリフト層１１との間に生じるドレイン・ソース間容量Ｃｄｓ（図１中では符号Ｃ１１）は大幅に低減される。また、ゲート電極１２とｎ−型ドリフト層１１との間も幅広い空乏層２２で隔てられることになり、ゲート電極１２とｎ−型ドリフト層１１との間に生じるゲート・ドレイン間容量Ｃｄｇ（図１中では符号Ｃ１２）も大幅に低減される。
【００２５】
以上のように、本実施形態における縦型半導体装置１０によると、従来の縦型ＤＭＯＳＦＥＴ１００に設けられていたｎ型層１１１を設けずに、拡張ｐ型ベース層１７を設けることにより、ｎ−型ドリフト層１１の濃度を調整することなく、つまり、縦型半導体装置１０の耐圧及びオン時の抵抗に大きな影響を与えることなく、寄生容量（ドレイン・ソース間容量Ｃｄｓ及びゲート・ドレイン間容量Ｃｄｇ）を大幅に低減することが可能となる。
【００２６】
なお、上述したような本実施形態における縦型半導体装置１０の構成を採用することにより、ゲート電極１２の長さＬｇを、図９に示す従来の縦型ＤＭＯＳＦＥＴ１００と比べて１０倍以上長くすることができるため、寄生容量のさらなる低減化を図ることができる。但し、本実施形態における縦型半導体装置１０の構成を採用してゲート電極１２の長さＬｇを長くすると、セルと呼ばれるＦＥＴの繰り返しの単位が大きくなるため、デバイス単位面積当たりのセル数が減少し、チャネル抵抗が大きくなってしまう。従って、本実施形態の縦型半導体装置１０で採用した構成は、バルクの抵抗に比べてチャネルの抵抗がオン抵抗に大きく影響しない高耐圧デバイスに好適である。
【００２７】
次に、上述した第１実施形態における縦型半導体装置１０の製造方法について図３及び図４を参照して説明する。
図３（ａ）に示すように、まず、例えば熱酸化法やＣＶＤ法等を用い、ｎ−型ドリフト層１１（例えば、ｎ型シリコン基板）の一方の面の全体に亘って酸化膜１５を形成する。続いて、図３（ｂ）に示すように、酸化膜１５の形成後、イオン注入法を用いて酸化膜１５の表面側から拡張ｐ型ベース層１７を形成するための不純物を注入し、アニール等の加熱処理を施すことで不純物を拡散させることにより、拡張ｐ型ベース層１７を形成する。
【００２８】
このように、拡張ｐ型ベース層１７を形成した後、酸化膜１５上の全面に亘ってポリシリコン等の電極層１２を形成する。そして、これら酸化膜１５及び電極層１２のうち、ｐ型ベース領域１８を形成すべき部分を除去して開口部Ｈを形成する。これにより、図４（ａ）に示すように、拡張ｐ型ベース層１７上には、酸化膜１５の一部及びゲート電極１２が形成される。なお、ここでは、上記の酸化膜１５及び電極層１２の双方を除去して開口部Ｈを形成する例について説明するが、電極層１２のみを除去して酸化膜１５をイオン注入の際のバッファとして用いても良い。
【００２９】
続いて、図４（ｂ）に示すように、ゲート電極１２をマスクとして用い、ゲート電極１２に形成された開口部Ｈから不純物を拡張ｐ型ベース層１７に注入及び拡散させて、ｐ型ベース領域１８を形成する。このとき、ｐ型ベース領域１８の濃度がチャネルを形成するために適切となるようにｐ型ベース領域１８を形成する。ここで、拡張ｐ型ベース層１７内に形成される空乏層２２の幅を制限することがないよう、ｐ型ベース領域１８を浅く形成するのが望ましい。
【００３０】
そして、図４（ｃ）に示すように、ｐ型ベース領域１８の形成後、再度ゲート電極１２をマスクとして用い、ゲート電極１２に形成された開口部Ｈから不純物をｐ型ベース領域１８に拡散させ、ｐ＋型領域１９及びｎ＋型領域２０をそれぞれ形成する。以上のような工程が終了すると、ゲート電極１２の周囲に酸化膜１５を形成する工程、ソース電極１３を形成する工程、及びドレイン電極をｎ−ドリフト層１１の裏面側に形成する工程等が順に行われることにより、図１に示す縦型半導体装置１０が製造される。
【００３１】
〔第２実施形態〕
図５は、第２実施形態における縦型半導体装置１０Ａの概略構成を示す断面図である。なお、図５において、図１と同様の構成要素には同一符号を付して説明を省略する。図５に示すように、第２実施形態における縦型半導体装置１０Ａは、第１実施形態における縦型半導体装置１０と比較して、ｎ−型ドリフト層１１上に、ｐ型ベース領域１８よりも不純物濃度が低い拡張ｐ型ベース層１７Ａが形成されており、その拡張ｐ型ベース層１７Ａ内におけるゲート電極１２の直下の領域、つまり、隣合う２つのｐ型ベース領域１８で挟まれた領域には、拡張ｐ型ベース層１７Ａよりも不純物濃度が低く、且つスレッショールド電圧以下でｎ型に反転する濃度を有するｐ−−型低濃度層３０（第３半導体層）が形成されている点で異なる。
【００３２】
このような構成の縦型半導体装置１０Ａのゲート電極１２にスレッショールド電圧以上の電圧を印加すると、図６に示すように、第１実施形態の縦型半導体装置１０と同様に、ｐ型ベース領域１８及び拡張ｐ型ベース層１７Ａにおけるゲート電極１２下のｐ型の領域がｎ型に反転してチャネル２３Ａが形成される。それと同時に、ゲート電極１２下のｐ−−型低濃度層３０も反転してｎ型となるが、層の不純物濃度が十分に低いため、反転領域が表面層のみではなく、内部まで形成される。これにより電子がｐ−−型低濃度層３０内に充満し、チャネル２３Ａとｎ−型ドリフト層１１まで繋ぐキャリアのパスが生成される。この状態で、ソース−ドレイン間に電圧を加えれば電流が流れることになる。
【００３３】
一方、ゲート電極１２に対するオフ電圧印加時における寄生容量を検証すると、拡張ｐ型ベース層１７Ａ及びｐ−−型低濃度層３０の不純物濃度が十分に低いので、ｎ−型ドリフト層１１と拡張ｐ型ベース層１７Ａ及びｐ−−型低濃度層３０との境界であるＰＮ接合部２１Ａから伸びた空乏層２２Ａが、ｎ−型ドリフト層１１、拡張ｐ型ベース層１７Ａ及びｐ−−型低濃度層３０内に広がることになる。その結果、第１実施形態と同様に、ｐ型ベース領域１８とｎ−型ドリフト層１１との間が幅広い空乏層２２Ａで隔てられることになり、ｐ型ベース領域１８とｎ−型ドリフト層１１との間に生じるドレイン・ソース間容量Ｃｄｓ（符号Ｃ１１Ａ）は大幅に低減される。また、ゲート電極１２とｎ−型ドリフト層１１との間も幅広い空乏層２２Ａで隔てられることになり、ゲート電極１２とｎ−型ドリフト層１１との間に生じるゲート・ドレイン間容量Ｃｄｇ（符号Ｃ１２Ａ）も大幅に低減される。
【００３４】
以上のように、第２実施形態における縦型半導体装置１０Ａによると、従来の縦型ＤＭＯＳＦＥＴ１００に設けられていたｎ型層１１１を設けずに、拡張ｐ型ベース層１７Ａ及びｐ−−型低濃度層３０を設けることにより、ｎ−型ドリフト層１１の濃度を調整することなく、つまり、縦型半導体装置１０Ａの耐圧及びオン時の抵抗に大きな影響を与えることなく、寄生容量（ドレイン・ソース間容量Ｃｄｓ及びゲート・ドレイン間容量Ｃｄｇ）を大幅に低減することが可能となる。
【００３５】
なお、第１実施形態と同様に、第２実施形態における縦型半導体装置１０Ａの構成を採用することにより、ゲート電極１２の長さＬｇを従来より長くすることができるため、寄生容量のさらなる低減化を図ることができる。また、第２実施形態の縦型半導体装置１０Ａで採用した構成は、バルクの抵抗に比べてチャネルの抵抗がオン抵抗に大きく影響しない高耐圧デバイスに好適である。
【００３６】
次に、上述した第２実施形態における縦型半導体装置１０Ａの製造方法について図７及び図８を参照して説明する。
図７（ａ）に示すように、まず、例えば熱酸化法やＣＶＤ法等を用い、ｎ−型ドリフト層１１（例えば、ｎ型シリコン基板）の一方の面の全体に亘って酸化膜１５を形成する。続いて、図７（ｂ）に示すように、例えばフォトリソグラフィ法等を用い、酸化膜１５上において、ｐ−−型低濃度層３０の形成予定領域に不純物が注入されないようにレジスト４０を形成する。
【００３７】
続いて、図７（ｃ）に示すように、酸化膜１５及びレジスト４０の形成後、イオン注入法を用いて、これら酸化膜１５及びレジスト４０の表面側から拡張ｐ型ベース層１７Ａを形成するための不純物を注入する。そして、図７（ｄ）に示すように、不純物の注入後、ｎ−型ドリフト層１１内においてレジスト４０を挟んだ両側から不純物を拡散させ、レジスト４０の直下領域で不純物を繋げることにより、拡張ｐ型ベース層１７Ａ及びｐ−−型低濃度層３０を形成する。
【００３８】
以上のような工程によって、ｎ−型ドリフト層１１、拡張ｐ型ベース層１７Ａ及びｐ−−
型低濃度層３０を形成した後、酸化膜１５上の全面に亘ってポリシリコン等の電極層１２を形成する。そして、これら酸化膜１５及び電極層１２のうち、ｐ型ベース領域１８を形成すべき部分を除去して開口部Ｈを形成する。これにより、図８（ａ）に示すように、拡張ｐ型ベース層１７Ａ及びｐ−−型低濃度層３０上には、酸化膜１５の一部及びゲート電極１２が形成される。なお、ここでは、上記の酸化膜１５及び電極層１２の双方を除去して開口部Ｈを形成する例について説明するが、電極層１２のみを除去して酸化膜１５をイオン注入の際のバッファとして用いても良い。
【００３９】
続いて、図８（ｂ）に示すように、ゲート電極１２をマスクとして用い、ゲート電極１２に形成された開口部Ｈから不純物を拡張ｐ型ベース層１７Ａに注入及び拡散させて、ｐ型ベース領域１８を形成する。このとき、ｐ型ベース領域１８の濃度がチャネルを形成するために適切となるようにｐ型ベース領域１８を形成する。ここで、拡張ｐ型ベース層１７Ａ内に形成される空乏層２２の幅を制限することがないよう、ｐ型ベース領域１８を浅く形成するのが望ましい。
【００４０】
そして、図８（ｃ）に示すように、ｐ型ベース領域１８の形成後、再度ゲート電極１２をマスクとして用い、ゲート電極１２に形成された開口部Ｈから不純物をｐ型ベース領域１８に拡散させ、ｐ＋型領域１９及びｎ＋型領域２０をそれぞれ形成する。以上のような工程が終了すると、ゲート電極１２の周囲に酸化膜１５を形成する工程、ソース電極１３を形成する工程、及びドレイン電極をｎ−ドリフト層１１の裏面側に形成する工程等が順に行われることにより、図５に示す第２実施形態の縦型半導体装置１０Ａが製造される。
【００４１】
以上、本発明に係る縦型半導体装置の一実施形態について説明したが、本発明はこれらの実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で変更可能である。例えば、上記実施形態では、縦型半導体装置としてｎチャネル型の縦型ＤＭＯＳＦＥＴを例示して説明したが、各層の導電型を逆にすることでｐチャネル型の縦型ＤＭＯＳＦＥＴとしても良い。また、本発明に係る縦型半導体装置は、縦型ＤＭＯＳＦＥＴに限らず、その他のリレー用スイッチング素子やパワー半導体素子等に適用することが可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１実施形態における縦型半導体装置１０の断面図である。
【図２】本発明の第１実施形態における縦型半導体装置１０の動作説明図である。
【図３】本発明の第１実施形態における縦型半導体装置１０の製造方法を示す第１工程図である。
【図４】本発明の第１実施形態における縦型半導体装置１０の製造方法を示す第２工程図である。
【図５】本発明の第２実施形態における縦型半導体装置１０Ａの断面図である。
【図６】本発明の第２実施形態における縦型半導体装置１０Ａの動作説明図である。
【図７】本発明の第２実施形態における縦型半導体装置１０Ａの製造方法を示す第１工程図である。
【図８】本発明の第２実施形態における縦型半導体装置１０Ａの製造方法を示す第２工程図である。
【図９】従来における縦型ＤＭＯＳＦＥＴ１００の断面図である。
【符号の説明】
【００４３】
１０、１０Ａ…縦型半導体装置、１１…ｎ−型ドリフト層（第１半導体層）、１２…ゲート電極、１３…ソース電極、１４…ドレイン電極、１７、１７Ａ…拡張ｐ型ベース層（第２半導体層）、１８…ｐ型ベース領域（第１半導体領域）、  １９…ｐ＋型領域、２０…ｎ＋型領域（第２半導体領域）、３０…ｐ−−型低濃度層（第３半導体層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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