(57)【要約】【課題】回路パターンの上に形成される薄膜の膜厚をより正確に予測し得る膜厚予測方法を提供する。【解決手段】膜厚予測方法にあっては、第２の被処理層の断面形状に関する第１の実測データベース、回路パターンの周辺長と第２の被処理層の厚さとの関係に関する第２の実測データベース、第２の被処理層の平坦化レートに関する第３の実測データベース、第２の被処理層の基準膜厚Ｔblkを予め求めておき、基板の上に形成すべき第１の被処理層を所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率αij、回路パターンの周辺長Ｌij、第２の被処理層の初期厚さＴ2_INI_ij、基準膜厚Ｔblk、第１の実測データベース、第２の実測データベース及び第３の実測データベースに基づき、第２の被処理層の初期膜厚予測値Ｐｒij及び第２の被処理層の平坦化量Ｈijを求め、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測する。【選択図】  図１
2010040918.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成された第１の被処理層に回路パターンを形成し、次いで、全面に第２の被処理層を形成し、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測する膜厚予測方法であって、
種々のテスト用回路パターンが設けられたテスト用基板を使用して、該種々のテスト用回路パターン上に第２の被処理層を形成し、形成された第２の被処理層の厚さを測定し、更に、形成された第２の被処理層に平坦化処理を施すことで、
（１）回路パターンと、その上に形成された第２の被処理層の断面構造との関係に関する、第１の実測データベース、
（２）回路パターンの周辺長と、その上に形成された第２の被処理層の厚さとの関係に関する、第２の実測データベース、及び、
（３）回路パターンと、その上に形成された第２の被処理層の平坦化レートとの関係に関する、第３の実測データベース、
を、予め、作成しておき、更に、
（４）回路パターンが存在しない領域上に形成された第２の被処理層の基準膜厚Ｔblk、
を、予め、求めておき、
（Ａ）基板の上に形成すべき第１の被処理層を所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）において第１の被処理層に形成すべき回路パターンが占めるパターン面積率αijを求め、更に、各メッシュ（ｉ，ｊ）における回路パターンの周辺長Ｌijを求め、
（Ｂ）第２の実測データベースに基づき、回路パターンの周辺長Ｌijから、各メッシュ（ｉ，ｊ）における第２の被処理層の初期厚さＴ2_INI_ijを求め、
（Ｃ）パターン面積率αij及び第２の被処理層の基準膜厚Ｔblkに基づき求められたメッシュ（ｉ，ｊ）における第２の被処理層の初期膜厚予測値Ｐｒij、並びに、第２の被処理層の初期厚さＴ2_INI_ij、第１の実測データベース、第２の実測データベース及び第３の実測データベースに基づき求められたメッシュ（ｉ，ｊ）における第２の被処理層の平坦化量Ｈijから、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測する、
各工程から成る膜厚予測方法。
【請求項２】
平坦化処理を、化学的・機械的研磨法に基づき行う請求項１に記載の膜厚予測方法。
【請求項３】
第２の被処理層の基準膜厚Ｔblk、パターン面積率αij、メッシュ（ｉ，ｊ）における第１の被処理層の厚さＴ1_INI_ij、及び、回路パターンの周辺長Ｌijに基づき、第２の被処理層の初期膜厚予測値Ｐｒijを求める請求項２に記載の膜厚予測方法。
【請求項４】
第２の被処理層の平坦化処理中のメッシュ（ｉ，ｊ）における第２の被処理層の断面構造の変化に基づく研磨圧力と平坦化レートとの関係に基づき、第２の被処理層の平坦化量Ｈijを求める請求項３に記載の膜厚予測方法。
【請求項５】
第２の被処理層の初期膜厚予測値Ｐｒijを、以下の式（１）によって求め、
第１の被処理層の回路パターン上に第２の被処理層が存在し無くなる平坦化処理の完了時点における第２の被処理層の膜厚Ｔ2_END_ijを、以下の式（２）によって予測する請求項４に記載の膜厚予測方法。
Ｐｒij＝（１−αij）Ｔ1_INI_ij＋Ｔblk（１＋ｋ1・Ｌij）ｋ2・ｋ3    （１）
Ｔ2_END_ij＝Ｐｒij−ｋ4・Ｈij                                     （２）
ここで、初期膜厚予測値Ｐｒij、Ｔ2_END_ij及びＨijは、第１の被処理層の回路パターンの頂面を基準とした値であり、また、
ｋ1：定数
ｋ2：回路パターンの面積に基づく係数
ｋ3：第２の被処理層の形成に基づく係数
ｋ4：第２の被処理層の平坦化処理に基づく係数
である。
【請求項６】
テスト用回路パターンは、パターン面積率及び周辺長を断続的又は連続的に変化させた回路パターンである請求項１に記載の膜厚予測方法。
【請求項７】
テスト用回路パターンは、ＴＥＧパターンである請求項６に記載の膜厚予測方法。
【請求項８】
半導体集積回路設計データに基づき半導体回路のレイアウトを設計するレイアウト設計方法であって、
種々のテスト用回路パターンが設けられたテスト用基板を使用して、該種々のテスト用回路パターン上に第２の被処理層を形成し、形成された第２の被処理層の厚さを測定し、更に、形成された第２の被処理層に平坦化処理を施すことで、
（１）回路パターンと、その上に形成された第２の被処理層の断面構造との関係に関する、第１の実測データベース、
（２）回路パターンの周辺長と、その上に形成された第２の被処理層の厚さとの関係に関する、第２の実測データベース、及び、
（３）回路パターンと、その上に形成された第２の被処理層の平坦化レートとの関係に関する、第３の実測データベース、
を、予め、作成しておき、更に、
（４）回路パターンが存在しない領域上に形成された第２の被処理層の基準膜厚Ｔblk、
を、予め、求めておき、
（Ａ）基板の上に形成すべき第１の被処理層を所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）において第１の被処理層に形成すべき回路パターンが占めるパターン面積率αijを求め、更に、各メッシュ（ｉ，ｊ）における回路パターンの周辺長Ｌijを求め、
（Ｂ）第２の実測データベースに基づき、回路パターンの周辺長Ｌijから、各メッシュ（ｉ，ｊ）における第２の被処理層の初期厚さＴ2_INI_ijを求め、
（Ｃ）パターン面積率αij及び第２の被処理層の基準膜厚Ｔblkに基づき求められたメッシュ（ｉ，ｊ）における第２の被処理層の初期膜厚予測値Ｐｒij、並びに、第２の被処理層の初期厚さＴ2_INI_ij、第１の実測データベース、第２の実測データベース及び第３の実測データベースに基づき求められたメッシュ（ｉ，ｊ）における第２の被処理層の平坦化量Ｈijから、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測する、
各工程から成る膜厚予測方法に基づき、基板の上に形成された第１の被処理層に回路パターンを形成し、次いで、全面に第２の被処理層を形成し、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測し、
予測された第２の被処理層の膜厚に基づき容量抽出を行い、遅延計算、又は、タイミング解析、又は、遅延計算及びタイミング解析を行うレイアウト設計方法。
【請求項９】
半導体集積回路設計データに基づき半導体回路のレイアウトを設計するレイアウト設計方法であって、
種々のテスト用回路パターンが設けられたテスト用基板を使用して、該種々のテスト用回路パターン上に第２の被処理層を形成し、形成された第２の被処理層の厚さを測定し、更に、形成された第２の被処理層に平坦化処理を施すことで、
（１）回路パターンと、その上に形成された第２の被処理層の断面構造との関係に関する、第１の実測データベース、
（２）回路パターンの周辺長と、その上に形成された第２の被処理層の厚さとの関係に関する、第２の実測データベース、及び、
（３）回路パターンと、その上に形成された第２の被処理層の平坦化レートとの関係に関する、第３の実測データベース、
を、予め、作成しておき、更に、
（４）回路パターンが存在しない領域上に形成された第２の被処理層の基準膜厚Ｔblk、
を、予め、求めておき、
（Ａ）基板の上に形成すべき第１の被処理層を所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）において第１の被処理層に形成すべき回路パターンが占めるパターン面積率αijを求め、更に、各メッシュ（ｉ，ｊ）における回路パターンの周辺長Ｌijを求め、
（Ｂ）第２の実測データベースに基づき、回路パターンの周辺長Ｌijから、各メッシュ（ｉ，ｊ）における第２の被処理層の初期厚さＴ2_INI_ijを求め、
（Ｃ）パターン面積率αij及び第２の被処理層の基準膜厚Ｔblkに基づき求められたメッシュ（ｉ，ｊ）における第２の被処理層の初期膜厚予測値Ｐｒij、並びに、第２の被処理層の初期厚さＴ2_INI_ij、第１の実測データベース、第２の実測データベース及び第３の実測データベースに基づき求められたメッシュ（ｉ，ｊ）における第２の被処理層の平坦化量Ｈijから、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測する、
各工程から成る膜厚予測方法に基づき、基板の上に形成された第１の被処理層に回路パターンを形成し、次いで、全面に第２の被処理層を形成し、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測し、
予測された第２の被処理層の膜厚が所望の膜厚範囲内に納まるように、ダミーパターンを第１の被処理層に配置するレイアウト設計方法。
【請求項１０】
基板の上に形成された第１の被処理層にパターンを形成し、次いで、全面に第２の被処理層を形成した後、該第２の被処理層を平坦化して半導体集積回路を作製する際、該パターン形成のために用いられる露光用マスクに形成すべきマスクパターンの設計方法であって、
種々のテスト用回路パターンが設けられたテスト用基板を使用して、該種々のテスト用回路パターン上に第２の被処理層を形成し、形成された第２の被処理層の厚さを測定し、更に、形成された第２の被処理層に平坦化処理を施すことで、
（１）回路パターンと、その上に形成された第２の被処理層の断面構造との関係に関する、第１の実測データベース、
（２）回路パターンの周辺長と、その上に形成された第２の被処理層の厚さとの関係に関する、第２の実測データベース、及び、
（３）回路パターンと、その上に形成された第２の被処理層の平坦化レートとの関係に関する、第３の実測データベース、
を、予め、作成しておき、更に、
（４）回路パターンが存在しない領域上に形成された第２の被処理層の基準膜厚Ｔblk、
を、予め、求めておき、
（Ａ）基板の上に形成すべき第１の被処理層を所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）において第１の被処理層に形成すべき回路パターンが占めるパターン面積率αijを求め、更に、各メッシュ（ｉ，ｊ）における回路パターンの周辺長Ｌijを求め、
（Ｂ）第２の実測データベースに基づき、回路パターンの周辺長Ｌijから、各メッシュ（ｉ，ｊ）における第２の被処理層の初期厚さＴ2_INI_ijを求め、
（Ｃ）パターン面積率αij及び第２の被処理層の基準膜厚Ｔblkに基づき求められたメッシュ（ｉ，ｊ）における第２の被処理層の初期膜厚予測値Ｐｒij、並びに、第２の被処理層の初期厚さＴ2_INI_ij、第１の実測データベース、第２の実測データベース及び第３の実測データベースに基づき求められたメッシュ（ｉ，ｊ）における第２の被処理層の平坦化量Ｈijから、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測する、
各工程から成る膜厚予測方法に基づき、基板の上に形成された第１の被処理層に回路パターンを形成し、次いで、全面に第２の被処理層を形成し、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測し、
予測された第２の被処理層の膜厚が所望の膜厚範囲内に納まるように、ダミーパターンを第１の被処理層に配置して半導体回路のレイアウトを設計し、
該半導体回路のレイアウトの設計に基づき、第１の被処理層のための露光用マスクのマスクパターンを設計する、露光用マスクのマスクパターン設計方法。
【請求項１１】
基板の上に形成された第１の被処理層にパターンを形成し、次いで、全面に第２の被処理層を形成した後、該第２の被処理層を平坦化して半導体集積回路を作製する半導体集積回路の作製方法であって、
種々のテスト用回路パターンが設けられたテスト用基板を使用して、該種々のテスト用回路パターン上に第２の被処理層を形成し、形成された第２の被処理層の厚さを測定し、更に、形成された第２の被処理層に平坦化処理を施すことで、
（１）回路パターンと、その上に形成された第２の被処理層の断面構造との関係に関する、第１の実測データベース、
（２）回路パターンの周辺長と、その上に形成された第２の被処理層の厚さとの関係に関する、第２の実測データベース、及び、
（３）回路パターンと、その上に形成された第２の被処理層の平坦化レートとの関係に関する、第３の実測データベース、
を、予め、作成しておき、更に、
（４）回路パターンが存在しない領域上に形成された第２の被処理層の基準膜厚Ｔblk、
を、予め、求めておき、
（Ａ）基板の上に形成すべき第１の被処理層を所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）において第１の被処理層に形成すべき回路パターンが占めるパターン面積率αijを求め、更に、各メッシュ（ｉ，ｊ）における回路パターンの周辺長Ｌijを求め、
（Ｂ）第２の実測データベースに基づき、回路パターンの周辺長Ｌijから、各メッシュ（ｉ，ｊ）における第２の被処理層の初期厚さＴ2_INI_ijを求め、
（Ｃ）パターン面積率αij及び第２の被処理層の基準膜厚Ｔblkに基づき求められたメッシュ（ｉ，ｊ）における第２の被処理層の初期膜厚予測値Ｐｒij、並びに、第２の被処理層の初期厚さＴ2_INI_ij、第１の実測データベース、第２の実測データベース及び第３の実測データベースに基づき求められたメッシュ（ｉ，ｊ）における第２の被処理層の平坦化量Ｈijから、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測する、
各工程から成る膜厚予測方法に基づき、基板の上に形成された第１の被処理層に回路パターンを形成し、次いで、全面に第２の被処理層を形成し、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測し、
予測された第２の被処理層の膜厚が所望の膜厚範囲内に納まるように、ダミーパターンを第１の被処理層に配置して半導体回路のレイアウトを設計し、
該半導体回路のレイアウトの設計に基づき、第１の被処理層に回路パターンを形成する半導体集積回路の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、膜厚予測方法、並びに、係る膜厚予測方法を応用したレイアウト設計方法、露光用マスクのマスクパターン設計方法、及び、半導体集積回路の作製方法に関する。
【背景技術】
【０００２】
半導体集積回路の高集積化に対処するための技術の１つとして、半導体集積回路の作製の際、平坦化処理が行われている。係る平坦化処理技術の１つに、化学的・機械的研磨法（ケミカル・メカニカル・ポリッシュ法。以下、『ＣＭＰ法』と呼ぶ場合がある）を挙げることができる。このＣＭＰ法にて用いられる研磨装置の概念図を、図１３に示す。この研磨装置は、研磨プレート、基板保持台、研磨剤スラリー供給系から成る。研磨プレートは、回転する研磨プレート回転軸に支承され、その表面には研磨パッドが備えられている。基板保持台は、研磨プレートの上方に配置され、基板保持台回転軸に支承されている。例えば基板を研磨する場合、基板を基板保持台に載置する。基板保持台回転軸は、基板保持台を研磨パッドの方向に押す研磨圧力調整機構（図示せず）に取り付けられている。そして、研磨剤を含んだ研磨剤スラリーを、研磨剤スラリー供給系から研磨パッドに供給しながら、研磨プレートを回転させる。同時に基板保持台に載置された基板を回転させながら、研磨圧力調整機構によって、研磨パッドに対する基板の研磨圧力を調整する。こうして、基板の表面を研磨することができる。
【０００３】
回路パターン上に薄膜を形成した後、係る薄膜を平坦化するとき、予め、平坦化後の薄膜の厚さがどのようになるかを予測することは、半導体装置の製造における早期の問題解決、製造コスト削減のために極めて重要である。また、半導体装置の特性解析、即ち、集積回路のタイミング収束という観点、特に、ＲＣ抽出においては、半導体装置の断面構造の情報を用いる。それ故、予め、回路パターン上に形成され、平坦化される薄膜の膜厚の値を予測することが必要とされる。
【０００４】
研磨に関する基本的な理論として、プレストン（Preston）の法則がある。この法則は、研磨レートは、単位面積・時間当たりの平坦化仕事量（摩擦仕事量）に比例するという仮定に基づく法則である。基板の被研磨面と研磨プレートの相対速度をｖ、圧力をＰ（研磨中は、研磨時間ｔに関係なく一定の値）、研磨される薄膜の表面の研磨残り高さをＸとしたとき、研磨レートは、以下の式（Ａ）で表すことができる。尚、「ｃ」は定数である。
【０００５】
−ｄＸ／ｄｔ＝ｃ・ｖ・Ｐ    （Ａ）
【０００６】
基板を研磨ヘッドと研磨クロスとの間で挟持した状態で基板に形成された凹凸を研磨する際のシミュレーション方法が、例えば、特許第３５８００３６号に開示されている。このシミュレーション方法においては、予め、研磨ヘッドから基板へ加えられる圧力、研磨クロスと基板との相対速度、凹凸の初期段差、研磨時間、研磨クロスのヤング率、研磨クロスの厚さ、基板上の所定位置における凹凸の密度分布をパラメータとし、且つ、凹凸の密度分布に対して圧力が独立のパラメータとなっている研磨時間経過後の凹凸の高さを示す関数を求めておき、所定の研磨時間経過後の凹凸の高さを求めるにあたり、関数に対して圧力、相対速度、初期段差、研磨時間、ヤング率、研磨クロスの厚さ、凹凸の密度分布を代入して、直接最終的な研磨時間経過後の凹凸の高さを求める。
【０００７】
また、基板の上に形成された第１の被処理層にパターンを形成し、次いで、全面に第２の被処理層を形成した後、第２の被処理層をケミカル・メカニカル・ポリッシュ法にて平坦化して半導体集積回路を作製する方法が、例えば、特許第３７４３１２０号に開示されている。この半導体集積回路を作製する方法にあっては、パターン形成のために用いられる露光用マスクに形成すべきマスクパターンを、
（イ）マスクパターンを所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率αijを求める工程と、
（ロ）メッシュ（ｉ，ｊ）を中心としたマスクパターンの所定の領域内における、パターン面積率平均値β（ｉ，ｊ）を求める工程と、
（ハ）パターン面積率平均値β（ｉ，ｊ）が規定の値未満であるメッシュ（ｉ，ｊ）にダミーパターンを配する工程、
から成るマスクパターンの設計方法に基づき設計し、係る設計方法に基づき作製された露光用マスクを用いて前記第１の被処理層にパターンを形成する。
【０００８】
【特許文献１】特許第３５８００３６号
【特許文献２】特許第３７４３１２０号
【発明の開示】
【発明が解決しようとする課題】
【０００９】
これらの特許公報に開示された方法は非常に有効、有用な技術である。しかしながら、回路パターンの上に形成される薄膜の膜厚が、回路パターンのパターン面積率に影響を受ける場合があるが、これらの技術は、このような影響を考慮していない。また、ＣＭＰ法において使用される研磨剤には化学的親和力の強い研磨剤があり、係る研磨剤にあっては、研磨レートが研磨状態によって変化し、上記のプレストンの式（Ａ）に単純に従わない場合がある。それ故、このような研磨剤を用いる場合、回路パターン上に形成される薄膜の膜厚予測が困難な場合がある。
【００１０】
従って、本発明の目的は、回路パターンの上に形成される薄膜の膜厚が、回路パターンのパターン面積率に影響を受け、しかも、研磨レートが研磨状態によって変化し、プレストンの式に単純に従わない場合にあっても、回路パターン上に形成される薄膜の膜厚をより正確に予測し得る膜厚予測方法、並びに、係る膜厚予測方法を応用あるいは適用したレイアウト設計方法、露光用マスクのマスクパターン設計方法、及び、半導体集積回路の作製方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記の目的を達成するための本発明の膜厚予測方法は、基板の上に形成された第１の被処理層に回路パターンを形成し、次いで、全面に第２の被処理層を形成し、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測する膜厚予測方法である。
【００１２】
そして、本発明の膜厚予測方法は、
種々のテスト用回路パターンが設けられたテスト用基板を使用して、該種々のテスト用回路パターン上に第２の被処理層を形成し、形成された第２の被処理層の厚さを測定し、更に、形成された第２の被処理層に平坦化処理を施すことで、
（１）回路パターンと、その上に形成された第２の被処理層の断面構造（所謂、デバイス断面構造）との関係に関する、第１の実測データベース、
（２）回路パターンの周辺長と、その上に形成された第２の被処理層の厚さとの関係に関する、第２の実測データベース、及び、
（３）回路パターンと、その上に形成された第２の被処理層の平坦化レートとの関係に関する、第３の実測データベース、
を、予め、作成しておき、更に、
（４）回路パターンが存在しない領域（所謂、フィールド領域）上に形成された第２の被処理層の基準膜厚Ｔblk、
を、予め、求めておき、
（Ａ）基板の上に形成すべき第１の被処理層を所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）において第１の被処理層に形成すべき回路パターンが占めるパターン面積率αijを求め、更に、各メッシュ（ｉ，ｊ）における回路パターンの周辺長Ｌijを求め、
（Ｂ）第２の実測データベースに基づき、回路パターンの周辺長Ｌijから、各メッシュ（ｉ，ｊ）における第２の被処理層の初期厚さＴ2_INI_ijを求め、
（Ｃ）パターン面積率αij及び第２の被処理層の基準膜厚Ｔblkに基づき求められたメッシュ（ｉ，ｊ）における第２の被処理層の初期膜厚予測値Ｐｒij、並びに、第２の被処理層の初期厚さＴ2_INI_ij、第１の実測データベース、第２の実測データベース及び第３の実測データベースに基づき求められたメッシュ（ｉ，ｊ）における第２の被処理層の平坦化量Ｈijから、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測する、
各工程から成る。
【００１３】
上記の目的を達成するための本発明の第１の態様に係るレイアウト設計方法は、半導体集積回路設計データに基づき半導体回路のレイアウトを設計するレイアウト設計方法である。そして、
上述した本発明の膜厚予測方法に基づき、基板の上に形成された第１の被処理層に回路パターンを形成し、次いで、全面に第２の被処理層を形成し、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測し、
予測された第２の被処理層の膜厚に基づき容量抽出を行い、遅延計算、又は、タイミング解析、又は、遅延計算及びタイミング解析を行う。
【００１４】
上記の目的を達成するための本発明の第２の態様に係るレイアウト設計方法は、半導体集積回路設計データに基づき半導体回路のレイアウトを設計するレイアウト設計方法である。そして、
上述した本発明の膜厚予測方法に基づき、基板の上に形成された第１の被処理層に回路パターンを形成し、次いで、全面に第２の被処理層を形成し、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測し、
予測された第２の被処理層の膜厚が所望の膜厚範囲内に納まるように、ダミーパターンを第１の被処理層に配置する。ここで、「ダミーパターン」とは、半導体集積回路の回路を構成しないパターンを意味する。
【００１５】
上記の目的を達成するための本発明の露光用マスクのマスクパターン設計方法は、基板の上に形成された第１の被処理層にパターンを形成し、次いで、全面に第２の被処理層を形成した後、該第２の被処理層を平坦化して半導体集積回路を作製する際、該パターン形成のために用いられる露光用マスクに形成すべきマスクパターンの設計方法である。そして、
上述した本発明の膜厚予測方法に基づき、基板の上に形成された第１の被処理層に回路パターンを形成し、次いで、全面に第２の被処理層を形成し、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測し、
予測された第２の被処理層の膜厚が所望の膜厚範囲内に納まるように、ダミーパターンを第１の被処理層に配置して半導体回路のレイアウトを設計し、
該半導体回路のレイアウトの設計に基づき、第１の被処理層のための露光用マスクのマスクパターンを設計する。
【００１６】
ここで、「マスクパターン」とは、露光用マスクに形成すべき１チップ分のパターンを意味する。以下においても同様である。尚、通常、露光用マスクによって、１枚のウエハに複数のチップが作製される。
【００１７】
上記の目的を達成するための本発明の半導体集積回路の作製方法は、基板の上に形成された第１の被処理層にパターンを形成し、次いで、全面に第２の被処理層を形成した後、該第２の被処理層を平坦化して半導体集積回路を作製する半導体集積回路の作製方法である。そして、
上述した本発明の膜厚予測方法に基づき、基板の上に形成された第１の被処理層に回路パターンを形成し、次いで、全面に第２の被処理層を形成し、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測し、
予測された第２の被処理層の膜厚が所望の膜厚範囲内に納まるように、ダミーパターンを第１の被処理層に配置して半導体回路のレイアウトを設計し、
該半導体回路のレイアウトの設計に基づき、第１の被処理層に回路パターンを形成する。
【００１８】
本発明の膜厚予測方法、上記の好ましい形態を含む本発明の第１の態様あるいは第２の態様に係るレイアウト設計方法、本発明の露光用マスクのマスクパターン設計方法、あるいは、本発明の半導体集積回路の作製方法（以下、これらを総称して、単に『本発明』と呼ぶ場合がある）において、平坦化処理を、化学的・機械的研磨法（ＣＭＰ法）に基づき行う形態とすることができる。尚、このような形態に基づく本発明を、以下、『ＣＭＰ法に基づく本発明の方法』と呼ぶ場合がある。但し、平坦化処理は、ＣＭＰ法に限定するものでなく、その他、例えば、電解研磨法に基づき行うこともできる。
【００１９】
ＣＭＰ法に基づく本発明の方法において、第２の被処理層の基準膜厚Ｔblk、パターン面積率αij、メッシュ（ｉ，ｊ）における第１の被処理層の厚さＴ1_INI_ij、及び、回路パターンの周辺長Ｌijに基づき、第２の被処理層の初期膜厚予測値Ｐｒijを求める形態とすることができる。
【００２０】
そして、この場合、あるいは、ＣＭＰ法に基づく本発明の方法にあっては、第２の被処理層の平坦化処理中のメッシュ（ｉ，ｊ）における第２の被処理層の断面構造（デバイス断面構造）の変化に基づく研磨圧力と平坦化レートとの関係に基づき、第２の被処理層の平坦化量（研磨量あるいは削れ量）Ｈijを求める形態とすることが望ましい。ここで、第２の被処理層の平坦化処理中に、第２の被処理層の断面構造が大きく変化しない状態（便宜上、「状態−Ａ」と呼ぶ）にある場合、平坦化レートは、［状態−Ａ」における単位面積・時間当たりの平坦化仕事量（摩擦仕事量）に比例し、第２の被処理層の断面構造が大きく変化し、次いで、第２の被処理層の断面構造が大きく変化しない状態（便宜上、「状態−Ｂ」と呼ぶ）になった場合、平坦化レートは、［状態−Ｂ」における単位面積・時間当たりの平坦化仕事量（摩擦仕事量）に比例するとしている。
【００２１】
そして、更には、
第２の被処理層の初期膜厚予測値Ｐｒijを、以下の式（１）によって求め、
第１の被処理層の回路パターン上に第２の被処理層が存在し無くなる平坦化処理の完了時点における第２の被処理層の膜厚Ｔ2_END_ijを、以下の式（２）によって予測する形態とすることができる。
【００２２】
Ｐｒij＝（１−αij）Ｔ1_INI_ij＋Ｔblk（１＋ｋ1・Ｌij）ｋ2・ｋ3    （１）
Ｔ2_END_ij＝Ｐｒij−ｋ4・Ｈij                                     （２）
【００２３】
ここで、初期膜厚予測値Ｐｒij、Ｔ2_END_ij及びＨijは、第１の被処理層の回路パターンの頂面を基準とした値であり、また、
ｋ1：定数
ｋ2：回路パターンの面積に基づく係数
ｋ3：第２の被処理層の形成に基づく係数
ｋ4：第２の被処理層の平坦化処理に基づく係数
である。尚、ｋ1，ｋ2，ｋ3，ｋ4の値は、種々のテスト用回路パターンが設けられたテスト用基板を使用して、種々のテスト用回路パターン上に第２の被処理層を形成し、形成された第２の被処理層の厚さを測定し、更に、形成された第２の被処理層に平坦化処理を施すことで、第１の実測データベース、第２の実測データベース、第３の実測データベースを求めるときに、併せて求めることができる。そして、これらの値は、回路パターンに関連して、例えば、第３の実測データベースに納められている。
【００２４】
以上に説明した各種の好ましい形態、構成を含む本発明において、テスト用回路パターンは、パターン面積率及び周辺長を断続的又は連続的に変化させた回路パターンである構成とすることができ、具体的には、テスト用回路パターンをＴＥＧパターンとすることができる。
【００２５】
以上に説明した各種の好ましい形態を含む本発明において、デバイス構造中の（第１の被処理層）／（第２の被処理層）の組み合わせとして、例えば、（不純物がドーピングされた多結晶シリコン層）／（絶縁層）、（アルミニウム系合金タングステン、銅、銀等の金属層）／（絶縁層）、（タングステンシリサイドやチタンシリサイド等の金属化合物層）／（絶縁層）、（不純物がドーピングされた多結晶シリコン層とタングステンシリサイドやチタンシリサイド等の金属化合物層の積層構造）／（絶縁層）、（不純物がドーピングされた多結晶シリコン層とタングステンシリサイドやチタンシリサイド等の金属化合物層と絶縁膜の積層構造）／（絶縁層）の組み合わせを例示することができる。あるいは又、（絶縁層）／（不純物がドーピングされた多結晶シリコン層）、（絶縁層）／（アルミニウム系合金、タングステン、銅、銀等の金属層）、（絶縁層）／（タングステンシリサイドやチタンシリサイド等の金属化合物層）、（絶縁層）／（不純物がドーピングされた多結晶シリコン層とタングステンシリサイドやチタンシリサイド等の金属化合物層の積層構造）、（絶縁層）／（不純物がドーピングされた多結晶シリコン層とタングステンシリサイドやチタンシリサイド等の金属化合物層と絶縁膜の積層構造）の組み合わせを例示することができる。
【００２６】
本発明においては、第１の被処理層を基板の上に形成するが、第１の被処理層は基板上に形成される場合もあるし、基板の上方に形成される場合もある。後者の場合、第１の被処理層は下地層上に形成される。下地層は平坦な場合もあるし、平坦で無い場合もある。下地層として、上記の第１の被処理層を構成する層、あるいは、第２の被処理層を構成する層を挙げることができる。また、基板として、シリコン半導体基板を挙げることができるし、ガラス基板、石英基板等を挙げることもできる。第１の被処理層上に形成される第２の被処理層の膜厚を予測し、係る膜厚の予測された第２の被処理層を新たに第１の被処理層として、その上に形成される新たな第２の被処理層の膜厚を予測するといった、多層構成に対して、本発明を適用することもできる。
【発明の効果】
【００２７】
本発明にあっては、第２の被処理層の膜厚予測に大きな影響を与えるメッシュ（ｉ，ｊ）における回路パターンの周辺長Ｌijから、第２の実測データベースに基づき、メッシュ（ｉ，ｊ）における第２の被処理層の初期厚さＴ2_INI_ijを求め、更には、パターン面積率αij及び第２の被処理層の基準膜厚Ｔblkに基づき求められたメッシュ（ｉ，ｊ）における第２の被処理層の初期膜厚予測値Ｐｒij、並びに、第２の被処理層の初期厚さＴ2_INI_ij、第１の実測データベース、第２の実測データベース及び第３の実測データベースに基づき求められたメッシュ（ｉ，ｊ）における第２の被処理層の平坦化量Ｈijから、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測する。ここで、第２の被処理層の平坦化量Ｈijを求めるにあたっては、回路パターンと、第２の被処理層の断面構造との関係（第１の実測データベースが関連する）、第２の被処理層の厚さ（第２の実測データベースが関連する）、及び、第２の被処理層の平坦化レート（第３の実測データベースが関連する）が参照される。従って、これらの実測データベースを参照することで、回路パターンの上に形成される薄膜の膜厚が、下地に相当する回路パターンのパターン面積率に影響を受ける場合にあっても、平坦化処理後の第２の被処理層の膜厚を、精度良く、予測することが可能となる。加えて、例えば、ＣＭＰ法において使用される研磨剤には化学的親和力の強い研磨剤があり、係る研磨剤にあっては、研磨レートが研磨状態によって変化するが、それにも拘わらず、上述したとおり、第１、第２及び第３の実測データベースを参照するが故に、平坦化処理後の第２の被処理層の膜厚を、精度良く、予測することが可能となる。そして、平坦化処理後の第２の被処理層の膜厚を、精度良く、予測することが可能となるが故に、レイアウト設計の高精度化、露光用マスクのマスクパターン設計の高精度化、半導体集積回路の形成における高精度化を達成することができる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照して、実施例に基づき本発明を説明する。
【実施例１】
【００２９】
実施例１は、本発明の膜厚予測方法に関する。実施例１の膜厚予測方法の概要を説明する流れ図を図１に示す。実施例１の膜厚予測方法は、基板の上に形成された第１の被処理層に回路パターンを形成し、次いで、全面に第２の被処理層を形成し、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測する膜厚予測方法である。平坦化処理は、図１３に示した研磨装置を用いた化学的・機械的研磨法（ＣＭＰ法）に基づき行われる。尚、実施例１にあっては、第１の被処理層をＳｉＯ2から成る絶縁層とし、第２の被処理層をメッキ法によって形成された銅（Ｃｕ）層とし、第１の被処理層及び第２の被処理層によって、所謂ダマシン構造を有する配線を形成するとした。具体的には、第１の被処理層に回路パターンとしての溝部を形成し、係る溝部をメッキ法にて第２の被処理層で埋め込み、第２の被処理層をＣＭＰ法にて研磨し、埋込み配線を設けるといった半導体装置の製造工程を想定している。
【００３０】
以下、実施例１の膜厚予測方法を説明する。
【００３１】
［工程−１００］
先ず、種々のテスト用回路パターンが設けられたテスト用基板を使用して、これらの種々のテスト用回路パターン上に第２の被処理層を形成し、形成された第２の被処理層の厚さを測定し、更に、形成された第２の被処理層に平坦化処理を施す。
【００３２】
具体的には、パターン面積率及び周辺長を断続的又は連続的に変化させた回路パターンを、テスト用回路パターンとして用いる。テスト用回路パターンは、回路パターンの周辺長及びパターン面積率を断続的又は段階的に変化させたポリゴンであれば、どのようなものでもよい。例えば、テスト用回路パターンとして、ＴＥＧ（Test Element Group）パターン、より具体的には、ＭＩＴ／ＳＥＭＡＴＥＣＨのＴＥＧ８５４を用いることができる。
【００３３】
そして、実際の半導体装置製造ラインを使用して、シリコン半導体基板上に、第１の被処理層１１であるＳｉＯ2から成る絶縁層を形成し、リソグラフィ技術及びエッチング技術に基づき第１の被処理層１１にパターンを形成する。こうして、種々のテスト用回路パターン１２が設けられたテスト用基板１０を得ることができる。テスト用基板１０の領域１０Ａには、多数の回路パターンが形成されている。一方、テスト用基板１０の領域１０Ｂには、回路パターンが形成されていない。その後、実施例１にあっては、全面にスパッタリング法にて、厚さ１０ｎｍのＴａＮから成るバリアメタル層１３を形成する。こうして、図２の（Ａ）に示す構造を得ることができる。
【００３４】
次いで、テスト用基板１０及びテスト用回路パターン１２の上に第２の被処理層１４を形成する。具体的には、メッキ法にて、銅（Ｃｕ）層から成る第２の被処理層１４を全面に形成する（図２の（Ｂ）参照）。
【００３５】
そして、種々のテスト用回路パターン１２上に形成された第２の被処理層１４の厚さ（メッキ膜厚）を測定（実測）する。
【００３６】
その後、種々のテスト用回路パターン１２上に形成された第２の被処理層１４を、ＣＭＰ法に基づき平坦化処理する。こうして、図３の（Ａ）の示す構造を得ることができる。
【００３７】
第２の被処理層１４をＣＭＰ法に基づき平坦化処理するとき、多数の回路パターンが形成されているテスト用基板１０の領域１０Ａ（パターン面積率の高い領域）において、回路パターンの頂面（第１の被処理層１１の頂面）が露出した時点で平坦化処理を中止する。この時点において、回路パターンが形成されていないテスト用基板１０の領域１０Ｂ（パターン面積率の低い領域）にあっては、屡々、第２の被処理層１４が過剰に研磨されるディッシング現象が発生する。このような現象は、テスト用基板１０に限られるものでなく、通常の半導体装置の製造においても、屡々、認められる現象である。そして、このようなディッシング現象が発生するが故に、第２の被処理層１４を平坦化した後の第２の被処理層１４の膜厚を予測することが、即ち、ディッシングの状態を予測することが、極めて重要となる。
【００３８】
そして、実施例１にあっては、回路パターンと、その上に形成された第２の被処理層の断面構造（デバイス断面構造）との関係に関する、第１の実測データベースを求める。図４の（Ａ）に、テスト用回路パターンの模式的な平面図を示し、図４の（Ａ）の矢印Ｂ−Ｂに沿った断面構造（断面形状）の測定結果を図４の（Ｂ）に示す。尚、この断面構造は、テスト用回路パターンの上及びその近傍において、どのように第２の被処理層（メッキ層）が形成されたかを示すものである。図４の（Ｂ）から、テスト用回路パターンのエッジ部で第２の被処理層の膜厚が落ち込んでいる部分があり、また、テスト用回路パターン上にあっては、第２の被処理層の膜厚が過度に厚くなって部分があることが認められる。より具体的には、図４の（Ｂ）の左手から右手に向かって、第２の被処理層の膜厚は、テスト用回路パターンが存在しない領域からテスト用回路パターンのエッジ部に向かって次第に減少する。テスト用回路パターンのエッジ部では、第２の被処理層の膜厚は非常に薄くなっている。そして、テスト用回路パターンの上に至ると、角ができるように第２の被処理層の膜厚が盛り上がり、次いで、第２の被処理層の膜厚には平らな部分が生じる。その後、テスト用回路パターンの反対側のエッジ部で、第２の被処理層の膜厚は再び非常に薄くなり、更に、テスト用回路パターンの反対側のエッジ部から離れるに従い、第２の被処理層の膜厚は次第に厚くなる。
【００３９】
このように、第１の被処理層に形成された種々のテスト用回路パターン上及びその近傍における第２の被処理層の厚さや周辺長等を測定することで、テスト用回路パターンと、その上に形成された第２の被処理層の断面構造との関係を得ることができる。そして、これらの関係を纏めることで、一般化された、回路パターンとその上に形成された第２の被処理層の断面構造（デバイス断面構造）との関係に関する、第１の実測データベースを得ることができる。ここで、図４の（Ｂ）に示すように、テスト用回路パターン上において第２の被処理層の膜厚が余り変化しない部分における第２の被処理層の膜厚を、便宜上、『ハンプ（Hump）高さ』と呼び、係るハンプ高さを、実質的な第２の被処理層の膜厚とする。尚、回路パターンと、その上に形成された第２の被処理層の断面構造との関係は、半導体装置の製造ライン、第２の被処理層の形成条件（例えば、メッキ条件）等によって異なる。従って、第１の実測データベースは、半導体装置の製造ライン、第２の被処理層の形成条件等がパラメータとなっている実測データベースである。
【００４０】
実施例１の膜厚予測方法にあっては、後述するように、基板の上に形成すべき第１の被処理層を所定の大きさの碁盤目状のメッシュに区切る必要がある。ここで、メッシュの大きさを、テスト用回路パターンの近傍において、一旦、減少した第２の被処理層の膜厚が所望の膜厚となる領域（図４の（Ｂ）に矢印Ｘにて示す領域）を少なくとも含む大きさに設定することが望ましい。メッシュの大きさをこのように設定することで、回路パターンの近傍における第２の被処理層の膜厚の変動による種々の影響を取り除くことができる。種々のテスト用回路パターンにおいてこのような領域の大きさを求める。そして、係る領域の最大の大きさに基づき、メッシュの所定の大きさとすればよい。実施例１においては、メッシュの所定の大きさを１００μｍとした。尚、メッシュの所定の大きさは、半導体装置の製造ライン、第２の被処理層の形成条件等によっても異なる。ターゲットとなる回路パターンとメッシュの所定の大きさとの関係を第１の実測データベースに格納しておけば、基板の上に形成すべき第１の被処理層を所定の大きさの碁盤目状のメッシュに区切る際、ターゲットとなる回路パターンの設計データをサーチすることで、第１の実測データベースからメッシュの所定の大きさを得ることができる。
【００４１】
また、回路パターンの周辺長と、その上に形成された第２の被処理層の厚さとの関係に関する、第２の実測データベースを求める。図５の（Ａ）〜（Ｄ）に模式的に示すように、一定の面積内を占める回路パターンの面積率が一定であっても、回路パターンの周辺長の総和は異なる。図５の（Ａ）に示すようなラインアンドスペース（ＬＳ）パターンでは、回路パターンの面積率が５０％であり、単位面積内の回路パターンの周辺長が長い。同様に、図５の（Ｂ）に示す回路パターンも、周辺長が長く、面積率が大きい。一方、図５の（Ｃ）に示す例にあっては、周辺長は長いが、面積率が小さい。また、図５の（Ｄ）に示す例にあっては、面積率は大きいが、周辺長が短い。
【００４２】
図６に、テスト用回路パターンの周辺長とハンプ高さの関係を調べた結果を、一例として示す。図６から、テスト用回路パターンの周辺長が長くなると、ハンプ高さが直線的に増加していることが判る。尚、回路パターンの周辺長と、その上に形成された第２の被処理層の厚さとの関係も、半導体装置の製造ライン、第２の被処理層の形成条件等によって異なる。従って、第２の実測データベースも、半導体装置の製造ライン、第２の被処理層の形成条件等がパラメータとなっている実測データベースである。
【００４３】
更には、種々のテスト用回路パターン１２上に形成された第２の被処理層１４を、実際のＣＭＰ法に基づき平坦化処理したときの研磨量（削れ量）を求める。そして、求められた研磨量から、研磨圧力と平坦化レート（研磨レート）の関係を求める。尚、この点に関しては、後述する。研磨圧力と平坦化レートの関係の一例、研磨圧力と平坦化レートの微分値の関係の一例を、図７の（Ａ）及び（Ｂ）に示す。図７の（Ａ）及び（Ｂ）に示す例にあっては、研磨圧力が低い領域にあっては、平坦化レート（研磨レート）は高くなく、変化も少ない。そして、研磨圧力が中程度の領域にあっては、平坦化レート（研磨レート）は急激に増加する。更には、研磨圧力が高い領域にあっては、平坦化レート（研磨レート）は高いが、変化は少ない。こうして、回路パターンと、その上に形成された第２の被処理層の平坦化レート、更には、研磨圧力との関係に関する、第３の実測データベースを得ることができる。尚、研磨圧力と平坦化レートの関係は、使用するＣＭＰ装置、使用する研磨剤等によって異なる。従って、平坦化処理としてＣＭＰ法を採用する場合には、第３の実測データベースは、ＣＭＰ装置、研磨剤等がパラメータとなっている実測データベースである。このデータベースはデバイス断面構造の経時変化に対応するためのデータベースであるが、研磨プロセスに応じて、分類されている場合もある。研磨プロセスとは例えば、メタル除去プロセス、シードメタル除去プロセス、バリアメタル除去プロセス等である。
【００４４】
また、回路パターンが存在しない領域（図２の（Ｂ）に示すテスト用基板１０の領域１０Ｂ）上に形成された第２の被処理層の基準膜厚Ｔblkを、予め、求めておく。尚、基準膜厚Ｔblkは、半導体装置の製造ライン、第２の被処理層の形成条件等によって異なるが、１枚のウエハ内では、一定の値と見做すことができる。即ち、基準膜厚Ｔblkも、半導体装置の製造ライン、第２の被処理層の形成条件等がパラメータとなっている値である。
【００４５】
［工程−１１０］
そして、実施例１の膜厚予測方法にあっては、基板の上に形成すべき第１の被処理層を所定の大きさの碁盤目状のメッシュに区切る。即ち、ターゲットとなる回路パターンとメッシュの所定の大きさとの関係が第１の実測データベースに格納されており、ターゲットとなる回路パターンの設計データを対象として第１の実測データベースをサーチすることで、第１の実測データベースからメッシュの所定の大きさを得ることができる。具体的には、実施例１にあっては、回路パターンの設計データに基づき、チップ全面に亙り、基板の上に形成すべき第１の被処理層を１００μｍ角の大きさの碁盤目状のメッシュに区切るように、回路パターンの設計データに処理を施す。この作業、あるいは、以下に述べる作業は、膜厚予測装置、具体的には、コンピュータを用いて行われる。そして、各メッシュ（ｉ，ｊ）において第１の被処理層に形成すべき回路パターンが占めるパターン面積率αijを求め、更に、各メッシュ（ｉ，ｊ）における回路パターンの周辺長Ｌijを求める。この作業を、全てのメッシュにおいて行う。尚、パターン面積率αijや回路パターンの周辺長Ｌijを求める方法や操作は、周知の方法、操作とすることができる。
【００４６】
図３の（Ｂ）に、メッシュ（ｉ，ｊ），メッシュ（ｉ＋１，ｊ）、メッシュ（ｉ，ｊ＋１），メッシュ（ｉ＋１，ｊ＋１）を占める回路パターンを模式的に示す。尚、メッシュとメッシュの境界を点線で示す。メッシュ（ｉ，ｊ）にあっては、右上から左下に掛けて付した細かいハッチングによって表される回路パターンの面積率αij及び周辺長Ｌijを求める。また、メッシュ（ｉ＋１，ｊ）にあっては、左上から右下に掛けて付した細かいハッチングによって表される回路パターンの面積率α(i+1)j及び周辺長Ｌ(i+1)jを求める。更には、メッシュ（ｉ，ｊ＋１）にあっては、左上から右下に掛けて付した粗いハッチングによって表される回路パターンの面積率αi(j+1)及び周辺長Ｌi(j+1)を求める。また、メッシュ（ｉ＋１，ｊ＋１）にあっては、右上から左下に掛けて付した粗いハッチングによって表される回路パターンの面積率α(i+1)(j+1)及び周辺長Ｌ(i+1)(j+1)を求める。尚、メッシュの境界を跨る回路パターンにあっては、メッシュの境界上の回路パターンの部分の長さも周辺長に含める。
【００４７】
［工程−１２０］
次いで、第２の実測データベースに基づき、回路パターンの周辺長Ｌijから、各メッシュ（ｉ，ｊ）における第２の被処理層の初期厚さ（ハンプ高さ）Ｔ2_INI_ijを求める。即ち、回路パターンの周辺長Ｌijに対応した第２の被処理層の厚さ（ハンプ高さ）を第２の実測データベースから探し出し、第２の実測データベースから探し出された第２の被処理層の厚さ（ハンプ高さ）を、各メッシュ（ｉ，ｊ）における第２の被処理層の初期厚さ（ハンプ高さ）Ｔ2_INI_ijとする。この作業を、全てのメッシュにおいて行う。
【００４８】
［工程−１３０］
そして、パターン面積率αij及び第２の被処理層の基準膜厚Ｔblkに基づき求められたメッシュ（ｉ，ｊ）における第２の被処理層の初期膜厚予測値Ｐｒij、並びに、第２の被処理層の初期厚さＴ2_INI_ij、第１の実測データベース、第２の実測データベース及び第３の実測データベースに基づき求められたメッシュ（ｉ，ｊ）における第２の被処理層の平坦化量Ｈijから、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測する。この作業を、全てのメッシュにおいて行う。
【００４９】
ここで、第２の被処理層の初期膜厚予測値Ｐｒijは、第２の被処理層の基準膜厚Ｔblk、パターン面積率αij、メッシュ（ｉ，ｊ）における第１の被処理層の厚さＴ1_INI_ij、及び、回路パターンの周辺長Ｌijに基づき求めることができる。更には、第２の被処理層の平坦化処理中のメッシュ（ｉ，ｊ）における第２の被処理層の断面構造の変化に基づく研磨圧力と平坦化レートとの関係に基づき、第２の被処理層の平坦化量Ｈijを求める。
【００５０】
具体的には、第２の被処理層の平坦化処理中に、第２の被処理層の断面構造が大きく変化しない［状態−Ａ」にある場合、平坦化レートは、［状態−Ａ」における単位面積・時間当たりの平坦化仕事量（摩擦仕事量）に比例し、第２の被処理層の断面構造が大きく変化し、次いで、第２の被処理層の断面構造が大きく変化しない［状態−Ｂ」になった場合、平坦化レートは、［状態−Ｂ」における単位面積・時間当たりの平坦化仕事量（摩擦仕事量）に比例するとして、第２の被処理層の平坦化量Ｈijを求める。より具体的には、第２の被処理層の初期膜厚予測値Ｐｒijを、以下の式（１）によって求め、第１の被処理層の回路パターン上に第２の被処理層が存在し無くなる平坦化処理の完了時点における第２の被処理層の膜厚Ｔ2_END_ijを、以下の式（２）によって予測する。
【００５１】
Ｐｒij＝（１−αij）Ｔ1_INI_ij＋Ｔblk（１＋ｋ1・Ｌij）ｋ2・ｋ3    （１）
Ｔ2_END_ij＝Ｐｒij−ｋ4・Ｈij                                     （２）
【００５２】
ここで、初期膜厚予測値Ｐｒij、Ｔ2_END_ij及びＨijは、第１の被処理層の回路パターンの頂面を基準とした値であり、また、
ｋ1：定数
ｋ2：回路パターンの面積に基づく係数
ｋ3：第２の被処理層の形成に基づく係数
ｋ4：第２の被処理層の平坦化処理に基づく係数
である。尚、Ｐｒij，Ｔ1_INI_ij，Ｔblk，Ｈijの値は、正の値である。
【００５３】
ここで、式（１）は、種々の試験を行うことで得られた経験則に基づいた式である。但し、上述したとおり、第２の被処理層の基準膜厚Ｔblk、パターン面積率αij、メッシュ（ｉ，ｊ）における第１の被処理層の厚さＴ1_INI_ij、及び、回路パターンの周辺長Ｌijを考慮した式である。
【００５４】
また、ｋ1，ｋ2，ｋ3，ｋ4の値は、種々のテスト用回路パターンが設けられたテスト用基板を使用して、種々のテスト用回路パターン上に第２の被処理層を形成し、形成された第２の被処理層の厚さを測定し、更に、形成された第２の被処理層に平坦化処理を施すことで、第１の実測データベース、第２の実測データベース、第３の実測データベースを求めるときに、併せて求めることができ、回路パターンに関連して、例えば、第３の実測データベースに納められている。具体的には、定数ｋ1、及び、回路パターンの面積に基づく係数ｋ2は、第２の実測データベースにおける回路パターンの周辺長とその上に形成された第２の被処理層の厚さとの関係（例えば、図６参照）に基づき決定することができる。更には、第２の被処理層の形成に基づく係数ｋ3は、具体的には、例えば、メッキ膜厚に影響するパラメータのメッキ膜厚に対する係数である。ｋ3に関しては、例えば、メッキ液の種類、電流値、メッキ液の流れの制御等のメッキ条件を変えた種々の実験を行うことで、パラメータの特定及び係数ｋ3の値を決定することができる。更には、第２の被処理層の平坦化処理に基づく係数ｋ4は、具体的には、ＣＭＰ装置や研磨剤、ＣＭＰ法における各種研磨条件をパラメータとした係数である。ｋ4に関しては、ＣＭＰ条件等を変えた種々の実験を行うことでパラメータの特定及び係数ｋ4の値を決定することができる。
【００５５】
ところで、図１２の（Ａ）に示すように、パターニングされた第１の被処理層２１（厚さｈ0）が下地層２０上に形成され、全面に厚さＸ0の第２の被処理層２２が形成されている状態を想定する。第１の被処理層２１の上の第２の被処理層２２Ａの表面の高さは（ｈ0＋Ｘ0）であり、下地層２０上の第２の被処理層２２Ｂの表面の高さはＸ0である。尚、ここでは、高さの基準は下地層２０の表面であり、以下においても同様である。そして、図１２の（Ｂ）に示すように、研磨によって第２の被処理層２２が研磨され、第１の被処理層２１の上の第２の被処理層２２Ａの表面の高さがＸ1、下地層２０上の第２の被処理層２２Ｂの表面の高さがＸ2となっている状態を想定する。また、研磨装置における研磨パッドから、第２の被処理層２２Ａに圧力Ｐ1が加えられ、第２の被処理層２２Ｂに圧力Ｐ2が加えられていると想定する。尚、圧力Ｐ1及びＰ2は研磨時間ｔの関数であり、本来、Ｐ1（ｔ）及びＰ2（ｔ）と記載すべきであるが、便宜上、Ｐ1及びＰ2と表記する。
【００５６】
ここで、パターニングされた第１の被処理層２１の面積をＳ1、下地層２０上に形成された第２の被処理層２２の部分の面積をＳ2とし、全体に加わる圧力の平均値をＰとしたとき、力の釣り合いから式（Ｂ）が導かれる。また、式（Ｂ）を変形すると式（Ｃ）が得られる。
【００５７】
Ｓ1・Ｐ1＋Ｓ2・Ｐ2＝（Ｓ1＋Ｓ2）Ｐ    （Ｂ）
Ｋ・Ｐ1＋（１−Ｋ）Ｐ2＝Ｐ            （Ｃ）
【００５８】
尚、式（Ｃ）中、Ｋ＝Ｓ1／（Ｓ1＋Ｓ2）である。ところで、研磨パッドは、第２の被処理層２２の相当の面積に亙って第２の被処理層２２と接触している。従って、Ｋの値を、メッシュ（ｉ，ｊ）に関するパターン面積率平均値βijで置き換えることができる。従って、式（Ｃ）は更に以下の式（Ｄ）のとおりに変形することができる。尚、メッシュ（ｉ，ｊ）を中心とした所定の領域内におけるパターン面積率平均値βijについては、後述する。
【００５９】
βijＰ1＋（１−βij）Ｐ2＝Ｐ    （Ｄ）
【００６０】
ここで、研磨パッドのヤング率をＥPad、厚さをＴPadとしたとき、Ｐ1及びＰ2の関係は以下の式（Ｅ）のとおりとなる。
【００６１】
Ｐ1−Ｐ2＝（ＥPad／ＴPad）（Ｘ1−Ｘ2）    （Ｅ）
【００６２】
ここで、第１の被処理層２１の上の第２の被処理層２２Ａ及び下地層２０上の第２の被処理層２２Ｂの表面の研磨残り高さＸ1及びＸ2のそれぞれに式（Ａ）を適用すると、以下の式（Ｆ−１）及び式（Ｆ−２）が成り立つ。
【００６３】
−ｄＸ1／ｄｔ＝ｃ・ｖ・Ｐ1    （Ｆ−１）
−ｄＸ2／ｄｔ＝ｃ・ｖ・Ｐ2    （Ｆ−２）
【００６４】
式（Ｄ）及び式（Ｅ）からＰ1及びＰ2をＸ1及びＸ2の関数として求め、次いで、これらのＰ1及びＰ2を式（Ｆ−１）及び式（Ｆ−２）に代入すると、同次でない連立線形微分方程式が得られる。係る同次でない連立線形微分方程式を解くと、以下の式（Ｇ−１）及び式（Ｇ−２）が求まる。
【００６５】
Ｘ1＝Ｘ0＋βij・ｈ0−ｃ・ｖ・Ｐ・ｔ
＋（１−βij）ｈ0・ｅｘｐ［−（ｃ・ｖ・ＥPad／ＴPad）ｔ］  （Ｇ−１）
Ｘ2＝Ｘ0＋βij・ｈ0−ｃ・ｖ・Ｐ・ｔ
−βij・ｈ0・ｅｘｐ［−（ｃ・ｖ・ＥPad／ＴPad）ｔ］        （Ｇ−２）
【００６６】
メッシュ（ｉ，ｊ）に対応する第２の被処理層２２の部分の表面の下地層２０の表面からの平均的な高さｈijは、以下の式（Ｈ）で表すことができる。
【００６７】
ｈij＝αij・Ｘ1＋（１−αij）Ｘ2    （Ｈ）
【００６８】
式（Ｈ）と式（Ｇ−１）、式（Ｇ−２）から、以下の式（Ｉ）が求まる。更に、式（Ｉ）を変形すると、式（Ｊ）を得ることができる。
【００６９】
ｈij＝Ｘ0＋βij・ｈ0−ｃ・ｖ・Ｐ・ｔ
＋（αij−βij）ｈ0・ｅｘｐ［−（ｃ・ｖ・ＥPad／ＴPad）ｔ］  （Ｉ）
【００７０】
ｈij＝Ｘ0−ｃ・ｖ・Ｐ・ｔ
＋αij・ｈ0・ｅｘｐ［−（ｃ・ｖ・ＥPad／ＴPad）ｔ］
＋βij・ｈ0（１−ｅｘｐ［−（ｃ・ｖ・ＥPad／ＴPad）ｔ］）    （Ｊ）
【００７１】
第２の被処理層２２の研磨を開始する時点（ｔ＝０）におけるｈij_STARTは、式（Ｊ）から以下の式（Ｋ−１）のとおりとなる。一方、第２の被処理層２２の研磨が完了した時点（ｔ＝ｔ’）におけるＨ（ｉ，ｊ）の値ｈij_ENDは、式（Ｊ）から以下の式（Ｋ−２）のように近似することができる。
【００７２】
ｈij_START＝Ｘ0＋αij・ｈ0                      （Ｋ−１）
ｈij_END  ≒Ｘ0−ｃ・ｖ・Ｐ・ｔ’＋βij・ｈ0    （Ｋ−２）
【００７３】
式（Ｋ−１）及び式（Ｋ−２）から、第２の被処理層２２の研磨が完了した時点における第２の被処理層２２の表面の高さｈij_ENDは、パターン面積率平均値β（ｉ，ｊ）に依存することが判る。
【００７４】
ここで、パターン面積率平均値βijは、以下の式（Ｌ−１）及び式（Ｌ−２）にて求めることができる。式（Ｌ−１）中のＱの値は０以上の任意の値とすることができるが、９程度の値とすることが好ましい。また、ｍの値も１以上の任意の値とすることができるが、例えば、Ｑ＝９とする場合、ｍ＝１０とすることが好ましい。式（Ｌ−１）に示すようにαq+1（ｉ，ｊ）の値をスムージングする（平均化処理する）ことによって、より一層正確なβijの値を得ることができる。但し、ｑ＝０，１，２・・・Ｑであり、ｑ＝０においては、α0（ｉ＋ｐ，ｊ＋ｒ）＝α（ｉ＋ｐ，ｊ＋ｒ）である。
【００７５】
αq+1（ｉ，ｊ）＝ΣpΣrαq（ｉ＋ｐ，ｊ＋ｒ）／（２ｍ＋１）2  （Ｌ−１）
βij＝αQ+1（ｉ，ｊ）                                        （Ｌ−２）
【００７６】
ここで、記号「Σp」は、「ｐ」に関して、−ｍから＋ｍまでの和を取ることを意味し、記号「Σr」は、「ｒ」に関して、−ｍから＋ｍまでの和を取ることを意味する。
【００７７】
実施例１にあっては、式（Ｌ−１）におけるｍの値として１０を採用し、Ｑの値として９を採用した。即ち、メッシュ（ｉ，ｊ）を中心として、２１００μｍ×２１００μｍ内のパターン面積率の平均値として、パターン面積率平均値βijを求める。また、αq+1（ｉ，ｊ）の値のスムージング（平均化処理）を１０回行った。
【００７８】
ここで、上記の式（Ｊ）、式（Ｋ−１）、式（Ｋ−２）は、ＣＭＰ法に基づき第２の被処理層を平坦化処理するとき、研磨圧力及び平坦化レート（研磨レート）が変化しないといった仮定に基づいている。係る仮定が成立する系も存在するが、実施例１にあっては、ＣＭＰ法に基づき第２の被処理層を平坦化処理するとき、研磨圧力及び平坦化レートが変化する系を想定している。即ち、第２の被処理層に対する研磨が開始されると、第１の被処理層に形成された回路パターンの上の第２の被処理層の膜厚が厚い部分が最初に研磨される（例えば、図４の（Ｂ）の白抜きの矢印で示す部分を参照）。そして、研磨が進み、研磨される第２の被処理層の断面構造（断面形状）が変わると、図７に示したように、研磨圧力が変わり、平坦化レートが変わる。そのため、第２の被処理層の断面構造が変わる毎に、あるいは、一定時間毎に、研磨圧力、平坦化レートが変化していく。
【００７９】
実施例１にあっては、前述したとおり、種々のテスト用回路パターンが設けられたテスト用基板を使用して、種々のテスト用回路パターン上に第２の被処理層を形成し、形成された第２の被処理層の厚さを測定し、更に、形成された第２の被処理層に平坦化処理を施すことで、第１の実測データベース、第２の実測データベース、第３の実測データベースを求めるが、このとき、併せて、前述したとおり、種々のテスト用回路パターン上に形成された第２の被処理層における研磨量を、各研磨段階において求める。
【００８０】
ここで、研磨される第２の被処理層の断面構造が大きく変わり、第２の被処理層が研磨され続け、再び、研磨される第２の被処理層の断面構造が大きく変わるといった平坦化状況を想定する。ここで、先ず、例えば、研磨される第２の被処理層の断面構造が大きく変わり、次いで、第２の被処理層の断面構造の変化が小さくなった時点を「時点−Ａ」、第２の被処理層の断面構造の変化が小さな状態から、研磨される第２の被処理層の断面構造が大きく変わる時点を「時点−Ｂ」、時点−Ａと時点−Ｂとの間の期間を「期間−ＡＢ」と呼ぶ。一連の時点−Ａから、期間−ＡＢを経由して、時点−Ｂまでを、「平坦化処理期間」と呼ぶ場合、第２の被処理層の平坦化処理の開始から終了までに、少なくとも２つの平坦化処理期間が存在する。図８に第２の被処理層の模式的な断面図を示すが、図示した例では、４つの平坦化処理期間が存在し、第１の平坦化処理期間は、時点−Ａ1、期間−ＡＢ1、時点−Ｂ1から構成されており、第２の平坦化処理期間は、時点−Ａ2、期間−ＡＢ2、時点−Ｂ2から構成されており、第３の平坦化処理期間は、時点−Ａ3、期間−ＡＢ3、時点−Ｂ3から構成されており、第４の平坦化処理期間は、時点−Ａ4、期間−ＡＢ4、時点−Ｂ4から構成されている。
【００８１】
そして、各平坦化処理期間において、時点−ＡにおけるＸ1，Ｘ2の研磨量実測値Ｘ1-A，Ｘ2-A、時点−ＢにおけるＸ1，Ｘ2の研磨量実測値Ｘ1-B，Ｘ2-Bから、式（Ｈ）に基づき、時点−Ａ及び時点−Ｂにおけるｈijの値ｈij-A，ｈij-Bを求める。
【００８２】
ｈij-A＝αij-AB・Ｘ1-A＋（１−αij-AB）Ｘ2-A    （Ｈ−１）
ｈij-B＝αij-AB・Ｘ1-B＋（１−αij-AB）Ｘ2-B    （Ｈ−２）
【００８３】
尚、式（Ｈ）におけるパターン面積率αijの代わりに、式（Ｈ−１）及び式（Ｈ−２）にあっては、パターン面積率αij-ABを用いている。このパターン面積率αij-ABは、パターン面積率αijに、第１の実測データベースから得られた第２の被処理層の断面構造に基づくパターン面積率補正値であって、期間−ＡＢにおける補正値であるΔαijを加えたものである。即ち、式（Ｈ−１）及び式（Ｈ−２）にあっては、基本的には、メッシュ（ｉ，ｊ）における第２の被処理層の平坦化レートは、単位面積・時間当たりの平坦化仕事量（摩擦仕事量）に比例するというプレストンの式に則っているが、第２の被処理層の平坦化処理中のメッシュ（ｉ，ｊ）における第２の被処理層の断面構造の変化を、αij-ABという項で加味している。また、平坦化処理開始時のＸ1-A，Ｘ2-Aの値は、
Ｘ1-A＝Ｔ2_INI_ij
Ｘ2-A＝Ｔblk
である。
【００８４】
下地層と平行な仮想平面で第２の被処理層を切断したときの、メッシュの面積に対する第２の被処理層の面積の割合を、『第２の被処理層の面積密度』とする。そして、第２の被処理層の単位厚さ当たりの第２の被処理層の面積密度の変化量を、『第２の被処理層の面積密度の微分値』とする。一般に、第２の被処理層の膜厚が厚いメッシュ（ｉ，ｊ）、及び／又は、第２の被処理層の面積密度の微分値（変化割合）が大きいメッシュ（ｉ，ｊ）において、平坦化が、より一層早く進行する。ここで、メッシュ（ｉ，ｊ）における第２の被処理層の膜厚Ｘ1-A，Ｘ1-B，Ｘ2-A，Ｘ2-B、及び、αij-ABに基づき、式（Ｈ−１）及び式（Ｈ−２）から、ｈij-A，ｈij-Bを求めることで、第２の被処理層の膜厚が厚いメッシュ（ｉ，ｊ）、及び／又は、第２の被処理層の面積密度の微分値が大きいメッシュ（ｉ，ｊ）において、平坦化が、より一層早く進行するといった平坦化処理モデルを具現化している。
【００８５】
そして、式（Ｈ−２）のｈij-Bの値を式（Ｋ−２）の左辺に代入し、式（Ｈ−１）のｈij-Aの値を式（Ｋ−２）の右辺Ｘ0に代入することで、ｃ，ｖ，ｔ’（期間−ＡＢの時間長），βij，ｈ0は既知の値であるが故に、全体に加わる圧力の平均値Ｐを求めることができる。また、同時に、ｈij-A，ｈij-B，ｔ’（期間−ＡＢの時間長）の値から、期間−ＡＢにおける平坦化レート（研磨レート）を求めることもできる。こうして、第２の被処理層の断面構造をパラメータとした、第２の被処理層の平坦化処理の開始から終了までの圧力の平均値Ｐと平坦化レートＲｔとの関係を得ることができる。こうして得られた第２の被処理層の平坦化処理の開始から終了までの圧力の平均値Ｐと平坦化レートＲｔとの関係を、第３の実測データベースに格納しておく。
【００８６】
そして、膜厚予測装置、具体的には、コンピュータによって、以下の処理、作業を行う。即ち、各メッシュ（ｉ，ｊ）において、平坦化処理の開始からの時間に対する第２の被処理層の面積密度及び第２の被処理層の面積密度の微分値を第１の実測データベースを参照して計算する。そして、得られた計算結果に基づき、どの平坦化処理期間に属するかを判別し、第３の実測データベースを参照して得られた平坦化処理期間における圧力の平均値Ｐから、第３の実測データベースを参照して平坦化レートＲｔを求め、平坦化レートＲｔ及び研磨時間から研磨量を計算する。そして、第２の被処理層の面積密度の変化が無くなるまで、この操作を繰り返す。そして、第２の被処理層の面積密度の変化が無くなった時点で、得られた研磨量を、第１の被処理層の厚さＴ1_INI_ijから減じることで、メッシュ（ｉ，ｊ）における第２の被処理層の平坦化量Ｈijを求めることができる。そして、更に、式（１）及び式（２）から、第１の被処理層の回路パターン上に第２の被処理層が存在し無くなる平坦化処理の完了時点における第２の被処理層の膜厚Ｔ2_END_ijを予測することができる。更には、このような操作を全てのメッシュにおいて行う。
【００８７】
実施例１にあっては、
ｋ1＝９４．０
ｋ2＝１．１
ｋ3＝１２１．３７
ｋ4＝１．１
とした。
【００８８】
図９に、実際に第１の被処理層、第２の被処理層を形成し、第２の被処理層をＣＭＰ法にて平坦化処理して得られた第２の被処理層の膜厚（図９の縦軸）と、実施例１の膜厚予測方法で予測された第２の被処理層の膜厚（図９の横軸）の関係を示す。尚、縦軸、横軸とも、数値は相対値を示している。図９から、実際の第２の被処理層の膜厚と、実施例１の方法で予測された第２の被処理層の膜厚との間には、良い相関関係が認められる。即ち、実施例１の膜厚予測方法によって、第２の被処理層の膜厚（第１の被処理層の回路パターンが形成されていない領域における第２の被処理層の膜厚）を正確に予測することができることが判る。
【００８９】
場合によっては、メッシュ（ｉ，ｊ）における回路パターンの周辺長Ｌijを求めるとき、回路パターンのエッジ部において、周辺長の平均化処理を行ってもよい。これによって、回路パターンの周辺長Ｌijに基づき、メッシュ（ｉ，ｊ）における第２の被処理層の初期厚さＴ2_INI_ijを求めることができる。この手法は、研磨量が圧力に比例する、即ち、研磨量がプレストンの式に従う場合に有効である。
【００９０】
具体的には、例えば、１つのメッシュ（ｉ，ｊ）を細分化することで、周辺長の平均化処理用メッシュ（ｉ’，ｊ’）ijを想定する。そして、回路パターンのエッジ部において、或る平均化処理用メッシュ（ｉ’，ｊ’）ijを中心として、係る平均化処理用メッシュ（ｉ’，ｊ’）ijを取り囲む８つの平均化処理用メッシュ（ｉ’−１，ｊ’−１）ij、（ｉ’−１，ｊ’）ij、（ｉ’−１，ｊ’＋１）ij、（ｉ’−１，ｊ’）ij、（ｉ’＋１，ｊ’）ij、（ｉ’＋１，ｊ’−１）ij、ij（ｉ’＋１，ｊ’）ij、（ｉ’＋１，ｊ’＋１）ij、及び、（ｉ’，ｊ’）ijの９つの平均化処理用メッシュにおける周辺長を平均して、得られた周辺長平均値を、平均化処理用メッシュ（ｉ’，ｊ’）ijの回路パターンの周辺長Ｌij（ｉ’，ｊ’）とする。そして、これらの回路パターンの周辺長Ｌij（ｉ’，ｊ’）の総和を加味して、メッシュ（ｉ，ｊ）の回路パターンの周辺長Ｌijとすればよい。実施例１においては、図４の（Ｂ）に示したように、テスト用回路パターンのエッジ部から約０．４μｍ離れた領域までは、第２の被処理層の膜厚の変動が大きい。従って、平均化処理用メッシュ（ｉ’，ｊ’）ijの大きさを０．１μｍとした。
【実施例２】
【００９１】
実施例２は、本発明の第１の態様に係るレイアウト設計方法に関する。即ち、半導体集積回路設計データに基づき半導体回路のレイアウトを設計するレイアウト設計方法である。
【００９２】
実施例２にあっては、先ず、基板の上に形成された第１の被処理層に回路パターンを形成し、次いで、全面に第２の被処理層を形成し、第２の被処理層を平坦化した後の第２の被処理層の膜厚を、本発明の膜厚予測方法（具体的には、実施例１において説明した膜厚予測方法）に基づき、予測する。そして、第２の被処理層の膜厚の予測結果を、ＲＣ抽出のためのテクノロジファイルに入力することにより、ＲＣ抽出の高精度化を図る。
【００９３】
通常、ＲＣ抽出のためのテクノロジファイルにおいては、デバイス断面構造の情報を入力する。ここで、入力に必要なデバイス断面構造の情報は、例えば、半導体装置を構成する導電材料から成る配線層及び層間絶縁層の厚さ及び誘電率である。そして、一般に、ＲＣ抽出では、センター条件の他に、ベスト条件、ワースト条件等の複数の条件ファイルを準備する。回路の遅延は容量の影響を受けることが多い。特に６５ｎｍノードのデバイス世代までは、ステージ遅延に対してセル遅延が支配的であると一般的に云われている。従って、ＲＣ抽出のためのテクノロジファイルは、容量のワースト条件のデバイス構造、即ち、細密のデバイス構造に基づき作成される。そこで、回路レイアウトで面積率が５０％（細密レイアウト）の領域の膜厚を層毎に算出し、これをセンター条件の膜厚値とする。
【００９４】
更に、様々なパターン面積率の回路パターンに対する第２の被処理層の膜厚を予測して、予測された膜厚の最小値、最大値を求めることで、テクノロジファイルを作成する。尚、最小値、最大値の入力は、容量ワースト条件のときには容量が最大になる組み合わせ、即ち、配線層の最大膜厚、層間絶縁層の最小膜厚を入力する。ベスト条件はその反対である。また、デバイス構造に関して、配線層の抵抗値を算出し、テクノロジファイルに入力する。
【００９５】
そして、予測された第２の被処理層の膜厚に基づき容量抽出を行い、遅延計算、又は、タイミング解析、又は、遅延計算及びタイミング解析を行う。具体的には、作成されたテクノロジファイルを用いて、ＲＣ抽出を行った。その結果、ＲＣ積での比較で、従来の手法と比べて２０％程度の差異が確認できた。
【００９６】
そして、作成したテクノロジファイルを用いてのチップレベルの遅延計算を行った。図１０に、遅延計算の流れ図を示す。
【００９７】
遅延計算にあっては、処理する半導体装置の接続情報である ベリログ（Verilog）ファイルを準備して（［ステップ−２００］）、配置配線ツールに入力する（［ステップ−２１０］）。次に、配置配線後の回路レイアウトデータを入力して、上述したテクノロジファイルを使用してＲＣ抽出を行う（［ステップ−２２０］）。そして、ＲＣ抽出の結果作成された容量負荷付きネットリスト（ＳＰＥＦ、（［ステップ−２３０］）をタイミング解析（ＳＴＡ）ツールに入力し、タイミング解析を行う（［ステップ−２４０］）。
【００９８】
実施例２にあっては、テクノロジファイルに入力した配線層及び層間絶縁層の膜厚に基づき、パターン面積率の異なる回路レイアウトの膜厚を含めて、最大値、最小値を求めたが、この方法に限るものではなく、例えば、パターン面積率を固定しての膜厚の最大値、最小値を求めたり、反対に、チップ全面での膜厚予測計算を行って、最大値、最小値を求めるという方法を採用することもできる。
【００９９】
また、テクノロジファイルも、ベスト条件、ワースト条件に限られるものではない。更には、ワースト条件の構造に関しても、容量がワーストの場合に限定されず、処理する回路レイアウトに応じて、適宜、設定すればよい。配線長が長い配線の多い回路レイアウトでは、容量がワーストである場合が、必ずしも遅延がワーストであるとは限らない。このような場合には、ＲＣ積が最大の構造が、遅延ワーストとなる場合がある。このようなワースト構造の決定は、予め回路レイアウトの配線長分布を調べて、配線長分布に応じた設定をすることが好ましい。
【実施例３】
【０１００】
実施例３は、本発明の第２の態様に係るレイアウト設計方法に関し、半導体集積回路設計データに基づき半導体回路のレイアウトを設計するレイアウト設計方法である。また、実施例３は、本発明の露光用マスクのマスクパターン設計方法及び半導体集積回路の作製方法にも関する。
【０１０１】
実施例３にあっても、先ず、基板の上に形成された第１の被処理層に回路パターンを形成し、次いで、全面に第２の被処理層を形成し、第２の被処理層を平坦化した後の第２の被処理層の膜厚を、本発明の膜厚予測方法（具体的には、実施例１において説明した膜厚予測方法）に基づき、予測する。
【０１０２】
そして、実施例３のレイアウト設計方法にあっては、予測された第２の被処理層の膜厚が所望の膜厚範囲内に納まるように、ダミーパターンを第１の被処理層に配置する。
【０１０３】
具体的には、実施例３にあっては、先ず、実施例１の［工程−１１０］と同様にして、基板の上に形成すべき第１の被処理層を所定の大きさの碁盤目状のメッシュに区切る。そして、各メッシュ（ｉ，ｊ）におけるパターン面積率αijを求める。次いで、実施例１の［工程−１２０］〜［工程−１３０］と同様の工程を実行し、第２の被処理層の膜厚を予測する。
【０１０４】
そして、各メッシュ（ｉ，ｊ）において、予測された第２の被処理層の膜厚が所望の膜厚範囲内に納まっているか否かを調べる。予測された第２の被処理層の膜厚が所望の膜厚範囲内に納まっていない場合、そのメッシュにダミーパターンを配置する。ダミーパターンの大きさ及び形状は、第２の被処理層の膜厚を予測する計算時に最適化することができる。最適化したダミーパターンは、統一してもよいし（即ち、同じ形状、大きさであってもよいし）、配置する場所毎に変えてもよい。尚、ダミーパターンを配置してはならない禁止領域には、ダミーパターンは配置しない。そして、再び、実施例１の［工程−１１０］〜［工程−１３０］を実行し、各メッシュ（ｉ，ｊ）において、予測された第２の被処理層の膜厚が所望の膜厚範囲内に納まっているか否かを調べる。このような作業を、予測された第２の被処理層の膜厚が所望の膜厚範囲内に納まるまで繰り返し、更には、このような作業を全てのメッシュにおいて実行する。
【０１０５】
尚、図１１に流れ図を示すように、先ず、実施例１の［工程−１１０］と同様の工程を実行し、その後、実施例１の［工程−１２０］〜［工程−１３０］と同様の工程を実行する前に、以下の作業を加えてもよい。即ち、パターン面積率αijの平均値を求め、更には、パターン面積率αijの標準偏差が最小となるように、各メッシュにおいて、ダミーパターンの形状を算出して配置する。次に、ダミーパターンを配置してはならない禁止領域におけるダミーパターンを除去する。そして、その後、実施例１の［工程−１２０］及び［工程−１３０］と同様の工程を実行し、各メッシュ（ｉ，ｊ）において、予測された第２の被処理層の膜厚が所望の膜厚範囲内に納まっているか否かを調べるといった上述した作業を行う。
【０１０６】
こうして、全てのメッシュに対しての作業が終了したら、第２の被処理層を今度は第１の被処理層として、その上の新たな第２の被処理層に対して同様の作業を行う。
【０１０７】
一方、実施例３の露光用マスクのマスクパターン設計方法にあっては、予測された第２の被処理層の膜厚が所望の膜厚範囲内に納まるように、ダミーパターンを第１の被処理層に配置するといった、上述したレイアウト設計方法に基づき、半導体回路のレイアウトを設計し、この半導体回路のレイアウトの設計に基づき、周知の方法によって、第１の被処理層における回路パターン形成のための露光用マスクのマスクパターンを設計する。
【０１０８】
更には、実施例３の半導体装置の製造方法にあっては、予測された第２の被処理層の膜厚が所望の膜厚範囲内に納まるように、ダミーパターンを第１の被処理層に配置するといった、上述したレイアウト設計方法に基づき、半導体回路のレイアウトを設計し、この半導体回路のレイアウトの設計に基づき、より具体的には、この半導体回路の回路設計（レイアウト設計）に基づき、周知の方法によって、第１の被処理層における回路パターン形成のための露光用マスクのマスクパターンを設計して、周知の方法によって露光用マスクを作製し、更には、係る露光用マスクを用いて、フォトリソグラフィ技術に基づき、周知の方法に基づき、第１の被処理層に回路パターンを形成する。
【０１０９】
以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。実施例で使用したテスト用回路パターンは例示にすぎず、回路パターンの周辺長と、その上に形成される第２の被処理層の膜厚の関係が調べられる限り、どのようなテスト用回路パターンを用いてもよい。また、研磨圧力と平坦化レート（研磨レート）の関係は図示した例に限るものではない。研磨圧力と平坦化レート（研磨レート）の関係は、テーブル、グラフ、数値等、種々の形態で第３の実測データベースに保管される。また、平坦化処理中の第２の被処理層の膜厚計算も、研磨後の第２の被処理層の形状に応じて平坦化レート（研磨レート）が予測できれば、どのような手段を用いてもよい。実験条件（テスト用回路パターンや第２の被処理層の形成条件等）も、半導体装置の仕様に合わせて様々に設定できることは云うまでもない。
【０１１０】
第２の被処理層をメッキ法にて形成する場合、メッキ膜厚の高さの定義（例えば、ハンプ高さ）、図４の（Ｂ）において矢印Ｘを参照して説明したメッキ厚さに影響を及ぼす距離等は、回路パターンや第２の被処理層の形成プロセスに合わせて、適宜、設定することができる。また、実施例では第２の被処理層をＣｕ層から構成したが、第２の被処理層を構成する材料はＣｕに限定されるものではなく、例えば、絶縁層やタングステン層から構成することもできる。
【０１１１】
また、実施例にあっては、第２の被処理層の膜厚を予測したが、膜厚予測計算が終了した第２の被処理層を第１の被処理層として、その上に新たに形成する第２の被処理層の膜厚を予測する方法、更には、多層膜のそれぞれの膜厚を予測する方法に、本発明の膜厚予測方法を適用することもできる。平坦化処理方法の１つに電解研磨法がある。この方法は、Ｃｕの酸化を電解法にて行う方法であるが、この方法は、Ｃｕ表面に酸化層を形成し、この酸化層を機械的に除去するという点においてＣＭＰ法と共通しており、本発明の膜厚予測方法を適用することができる。
【０１１２】
ここで、本発明の膜厚予測方法を実行するための膜厚予測装置は、基板の上に形成された第１の被処理層に回路パターンを形成し、次いで、全面に第２の被処理層を形成し、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測するための膜厚予測装置であり、
（ａ）種々のテスト用回路パターンが設けられたテスト用基板を使用して、該種々のテスト用回路パターン上に第２の被処理層を形成し、形成された第２の被処理層の厚さを測定し、更に、形成された第２の被処理層に平坦化処理を施すことで得られたデータに基づき、
（１）回路パターンと、その上に形成された第２の被処理層の断面構造（デバイス断面構造）との関係に関する、第１の実測データベース、
（２）回路パターンの周辺長と、その上に形成された第２の被処理層の厚さとの関係に関する、第２の実測データベース、及び、
（３）回路パターンと、その上に形成された第２の被処理層の平坦化レートとの関係に関する、第３の実測データベース、
を作成するデータベース作成部、
（ｂ）第１の実測データベースを参照して回路パターン（半導体回路）のレイアウトを解析するレイアウト解析部、
（ｃ）第２の被処理層に対する平坦化処理モデルを入力するモデル入力部、
（ｄ）第２の実測データベースとレイアウトの解析結果の情報を用いて平坦化処理モデルのパラメータを決定するパラメータ決定部、並びに、
（ｅ）平坦化処理モデルを用いて第２の被処理層の膜厚を予測する膜厚予測部、
から成る。
【０１１３】
また、本発明の第１の態様に係るレイアウト設計方法を実行するためのレイアウト設計装置は、半導体集積回路設計データに基づき半導体回路のレイアウトを設計するレイアウト設計装置であって、
（ａ）種々のテスト用回路パターンが設けられたテスト用基板を使用して、該種々のテスト用回路パターン上に第２の被処理層を形成し、形成された第２の被処理層の厚さを測定し、更に、形成された第２の被処理層に平坦化処理を施すことで得られたデータに基づき、
（１）回路パターンと、その上に形成された第２の被処理層の断面構造（デバイス断面構造）との関係に関する、第１の実測データベース、
（２）回路パターンの周辺長と、その上に形成された第２の被処理層の厚さとの関係に関する、第２の実測データベース、及び、
（３）回路パターンと、その上に形成された第２の被処理層の平坦化レートとの関係に関する、第３の実測データベース、
を作成するデータベース作成部、
（ｂ）第１の実測データベースを参照して回路パターン（半導体回路）のレイアウトを解析するレイアウト解析部、
（ｃ）第２の被処理層に対する平坦化処理モデルを入力するモデル入力部、
（ｄ）第２の実測データベースとレイアウトの解析結果の情報を用いて平坦化処理モデルのパラメータを決定するパラメータ決定部、
（ｅ）平坦化処理モデルを用いて第２の被処理層の膜厚を予測する膜厚予測部、
（ｆ）第２の被処理層の膜厚の予測結果を用いて容量抽出を行う容量抽出部、
（ｇ）抽出された容量を用いて遅延計算を行う遅延計算部、並びに、
（ｈ）遅延計算の結果を用いて、タイミング解析を行うタイミング解析部、
から成る。
【０１１４】
また、本発明の第２の態様に係るレイアウト設計方法を実行するためのレイアウト設計装置は、半導体集積回路設計データに基づき半導体回路のレイアウトを設計するレイアウト設計装置であって、
（ａ）種々のテスト用回路パターンが設けられたテスト用基板を使用して、該種々のテスト用回路パターン上に第２の被処理層を形成し、形成された第２の被処理層の厚さを測定し、更に、形成された第２の被処理層に平坦化処理を施すことで得られたデータに基づき、
（１）回路パターンと、その上に形成された第２の被処理層の断面構造（デバイス断面構造）との関係に関する、第１の実測データベース、
（２）回路パターンの周辺長と、その上に形成された第２の被処理層の厚さとの関係に関する、第２の実測データベース、及び、
（３）回路パターンと、その上に形成された第２の被処理層の平坦化レートとの関係に関する、第３の実測データベース、
を作成するデータベース作成部、
（ｂ）第１の実測データベースを参照して回路パターン（半導体回路）のレイアウトを解析するレイアウト解析部、
（ｃ）第２の被処理層に対する平坦化処理モデルを入力するモデル入力部、
（ｄ）第２の実測データベースとレイアウトの解析結果の情報を用いて平坦化処理モデルのパラメータを決定するパラメータ決定部、
（ｅ）平坦化処理モデルを用いて第２の被処理層の膜厚を予測する膜厚予測部、並びに、
（ｆ）第２の被処理層の膜厚の予測結果に基づき、ダミーパターンを発生させるダミーパターン発生部、
から成る。
【０１１５】
更には、本発明のマスクパターンの設計方法を実行するための、マスクパターン設計装置は、基板の上に形成された第１の被処理層にパターンを形成し、次いで、全面に第２の被処理層を形成した後、該第２の被処理層を平坦化して半導体集積回路を作製する際、該パターン形成のために用いられる露光用マスクに形成すべきマスクパターンを設計するマスクパターン設計装置であって、
（ａ）種々のテスト用回路パターンが設けられたテスト用基板を使用して、該種々のテスト用回路パターン上に第２の被処理層を形成し、形成された第２の被処理層の厚さを測定し、更に、形成された第２の被処理層に平坦化処理を施すことで得られたデータに基づき、
（１）回路パターンと、その上に形成された第２の被処理層の断面構造（デバイス断面構造）との関係に関する、第１の実測データベース、
（２）回路パターンの周辺長と、その上に形成された第２の被処理層の厚さとの関係に関する、第２の実測データベース、及び、
（３）回路パターンと、その上に形成された第２の被処理層の平坦化レートとの関係に関する、第３の実測データベース、
を作成するデータベース作成部、
（ｂ）第１の実測データベースを参照して回路パターン（半導体回路）のレイアウトを解析するレイアウト解析部、
（ｃ）第２の被処理層に対する平坦化処理モデルを入力するモデル入力部、
（ｄ）第２の実測データベースとレイアウトの解析結果の情報を用いて平坦化処理モデルのパラメータを決定するパラメータ決定部、
（ｅ）平坦化処理モデルを用いて第２の被処理層の膜厚を予測する膜厚予測部、
（ｆ）第２の被処理層の膜厚の予測結果に基づき、ダミーパターンを発生させるダミーパターン発生部、並びに、
（ｇ）ダミーパターンを含む回路パターンに対するマスクデータを作成するマスクデータ作成部、
から成る。
【０１１６】
本発明のレイアウト設計方法は、主としてワークステーション等のコンピュータによって実行されるパターン設計プログラムとして実現され、所定の媒体（ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ等）に格納して流通させたり、ネットワークを介して配信することが可能である。また、上述した膜厚予測装置、レイアウト設計装置、マスクパターン設計装置は、主としてワークステーション等のコンピュータによって具現化される。
【図面の簡単な説明】
【０１１７】
【図１】図１は、実施例１の膜厚予測方法の概要を説明する流れ図である。
【図２】図２の（Ａ）及び（Ｂ）は、種々のテスト用回路パターンが設けられたテスト用基板を使用して、種々のテスト用回路パターン上に第２の被処理層を形成し、形成された第２の被処理層に平坦化処理を施す工程を説明するための、シリコン半導体基板等の模式的な一部端面図である。
【図３】図３の（Ａ）は、図２の（Ｂ）に引き続き、種々のテスト用回路パターンが設けられたテスト用基板を使用して、種々のテスト用回路パターン上に第２の被処理層を形成し、形成された第２の被処理層に平坦化処理を施す工程を説明するための、シリコン半導体基板等の模式的な一部端面図であり、図３の（Ｂ）は、メッシュ（ｉ，ｊ），メッシュ（ｉ＋１，ｊ）、メッシュ（ｉ，ｊ＋１），メッシュ（ｉ＋１，ｊ＋１）を占める回路パターンを模式的に示す図である。
【図４】図４の（Ａ）及び（Ｂ）は、それぞれ、テスト用回路パターンの模式的な平面図、及び、テスト用回路パターンの上に形成された第２の被処理層の断面構造（デバイス断面構造、断面形状）を示す図である。
【図５】図５の（Ａ）〜（Ｄ）は、種々のテスト用回路パターンの模式的な平面図である。
【図６】図６は、テスト用回路パターンの周辺長とハンプ高さの関係を調べた結果を、一例として示すグラフである。
【図７】図７の（Ａ）及び（Ｂ）は、それぞれ、種々のテスト用回路パターン上に形成された第２の被処理層をＣＭＰ法に基づき平坦化処理するときの研磨圧力と研磨レートの関係、及び、研磨圧力と研磨レートの微分値の関係の一例を示すグラフである。
【図８】図８は、第２の被処理層の断面構造（デバイス断面構造、断面形状）の変化の状態を説明するための第２の被処理層の模式的断面図である。
【図９】図９は、実際に第１の被処理層、第２の被処理層を形成し、第２の被処理層をＣＭＰ法にて平坦化処理して得られた第２の被処理層の膜厚（縦軸）と、実施例１の膜厚予測方法で予測された第２の被処理層の膜厚（横軸）の関係を示すグラフである。
【図１０】図１０は、実施例２のレイアウト設計方法における遅延計算の流れ図である。
【図１１】図１１は、実施例３のレイアウト設計方法の変形例の流れ図である。
【図１２】化学的・機械的研磨法にて第２の被処理層を研磨している状態の概念図である。
【図１３】化学的・機械的研磨法にて用いられる研磨装置の概念図である。
【符号の説明】
【０１１８】
１０・・・テスト用基板、１０Ａ・・・テスト用基板の多数の回路パターンが形成されている領域、１０Ｂ・・・テスト用基板の回路パターンが形成されていない領域、１１・・・第１の被処理層、１２・・・テスト用回路パターン、１３・・・バリアメタル層、１４・・・第２の被処理層、２０・・・下地層、２１・・・第１の被処理層、２２，２２Ａ，２２Ｂ・・・第２の被処理層
【図１】
2010040918.tif 000003
【図２】
2010040918.tif 000004
【図３】
2010040918.tif 000005
【図５】
2010040918.tif 000006
【図６】
2010040918.tif 000007
【図８】
2010040918.tif 000008
【図９】
2010040918.tif 000009
【図１０】
2010040918.tif 000010
【図１１】
2010040918.tif 000011
【図１２】
2010040918.tif 000012
【図１３】
2010040918.tif 000013
【図４】
2010040918.tif 000014
【図７】
2010040918.tif 000015