(57)【要約】【課題】消去時間短縮を可能とする不揮発性半導体記憶装置のチップ消去方法を提供すること。【解決手段】目標より高めの閾値で消去ベリファイを行う第１消去ステップと、目標の閾値で消去ベリファイを行う第２消去ステップとを有し、第１消去ステップではチップ一括で消去電圧を印加し、これをチップ内の全メモリセルが消去ベリファイをパスするまで行い、第１消去ステップの消去ベリファイがパスしたら第２消去ステップに移行し、第２消去ステップでは、各消去単位ごとに消去電圧の印加および消去ベリファイを、消去ベリファイがパスするまで繰り返し、これを全消去単位に対して行って消去動作を完遂する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置のチップ消去方法において、
目標より高めの閾値で消去ベリファイを行う第１消去ステップと、
目標の閾値で消去ベリファイを行う第２消去ステップとを有し、
第１消去ステップではチップ一括で消去電圧を印加し、これをチップ内の全メモリセルが消去ベリファイをパスするまで行い、
第１消去ステップの消去ベリファイがパスしたら第２消去ステップに移行し、
第２消去ステップでは、各消去単位ごとに消去電圧の印加および消去ベリファイを、消去ベリファイがパスするまで繰り返し、これを全消去単位に対して行って消去動作を完遂する
ことを特徴とする不揮発性半導体記憶装置のチップ消去方法。
【請求項２】
不揮発性半導体記憶装置のチップ消去方法において、
目標より高めの閾値で消去ベリファイを行う第１消去ステップと、
目標の閾値で消去ベリファイを行う第２消去ステップとを有し、
第１消去ステップでは複数の消去単位を１つの単位とするバンク単位で消去電圧を印加し、これをバンク内の全メモリセルが消去ベリファイをパスするまで行い、さらにこれを全バンクに対して行い、
第１消去ステップの消去ベリファイがパスしたら第２消去ステップに移行し、
第２消去ステップでは、各消去単位ごとに消去電圧の印加および消去ベリファイを、消去ベリファイがパスするまで繰り返し、これを全消去単位に対して行って消去動作を完遂する
ことを特徴とする不揮発性半導体記憶装置のチップ消去方法。
【請求項３】
不揮発性半導体記憶装置のチップ消去方法において、
目標より高めの閾値で消去ベリファイを行う第１消去ステップと、
目標の閾値で消去ベリファイを行う第２消去ステップとを有し、
第１消去ステップではチップ一括で消去電圧を印加し、これを代表する１消去単位内の全メモリセルが消去ベリファイをパスするまで行い、
代表する１消去単位の消去ベリファイがパスしたら第２消去ステップに移行し、
第２消去ステップでは、各消去単位ごとに消去電圧の印加および消去ベリファイを、消去ベリファイがパスするまで繰り返し、これを全消去単位に対して行って消去動作を完遂する
ことを特徴とする不揮発性半導体記憶装置のチップ消去方法。
【請求項４】
請求項１ないし３のいずれかに記載の不揮発性半導体記憶装置のチップ消去方法において、
第１消去ステップでは、消去電圧強度を消去パルスの印加ごとに強くしていく
ことを特徴とする不揮発性半導体記憶装置のチップ消去方法。
【請求項５】
請求項１ないし３のいずれかに記載の不揮発性半導体記憶装置のチップ消去方法において、
第２消去ステップでは、消去電圧強度を消去パルスの印加ごとに強くしていく
ことを特徴とする不揮発性半導体記憶装置のチップ消去方法。
【請求項６】
請求項１ないし３のいずれかに記載の不揮発性半導体記憶装置のチップ消去方法において、
第１消去ステップでは、消去電圧強度が各消去パルスで一定である
ことを特徴とする不揮発性半導体記憶装置のチップ消去方法。
【請求項７】
請求項１ないし３のいずれかに記載の不揮発性半導体記憶装置のチップ消去方法において、
第２消去ステップでは、消去電圧強度が各消去パルスで一定である
ことを特徴とする不揮発性半導体記憶装置のチップ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のチップ消去方法に係り、より詳しくは、ＮＯＲフラッシュメモリのチップ消去方法に関する。
【背景技術】
【０００２】
ＮＯＲフラッシュメモリは電気的に消去／プログラム可能な不揮発性の半導体メモリである。その消去モードには、特許文献１，２に開示されるように、ブロック消去、マルチブロック消去、チップ消去が存在する。
【特許文献１】特開２０００−３４８４９２号公報
【特許文献２】特開平８−７７７８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、従来のチップ消去方法では、消去時間が長いという問題点があった。すなわち、従来のチップだと、ブロック消去時間は約０．５ｓである。チップ消去時間は、個々のブロックを個別に消去するので、おおよそ、ブロック消去時間×ブロック数で計算できる。１２８メガビットのメモリで、ブロックサイズが０．５メガビットの場合、チップには２５６個のブロックが存在するので、チップ消去時間は
０．５ｓ×２５６ブロック＝１２８ｓ
となる。チップ消去はメモリがシステムに実装されてしまえば殆ど行われることはないが、実装前段階の工場の受け入れ時では、試験のためにチップ全体を消去状態にすることがあり、消去時間はそのスループット（コスト）に影響を与える。
【０００４】
本発明は上記の点に鑑みなされたもので、消去時間短縮を可能とする不揮発性半導体記憶装置のチップ消去方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の第１の不揮発性半導体記憶装置のチップ消去方法は、目標より高めの閾値で消去ベリファイを行う第１消去ステップと、目標の閾値で消去ベリファイを行う第２消去ステップとを有し、第１消去ステップではチップ一括で消去電圧を印加し、これをチップ内の全メモリセルが消去ベリファイをパスするまで行い、第１消去ステップの消去ベリファイがパスしたら第２消去ステップに移行し、第２消去ステップでは、各消去単位ごとに消去電圧の印加および消去ベリファイを、消去ベリファイがパスするまで繰り返し、これを全消去単位に対して行って消去動作を完遂することを特徴とする。
【０００６】
本発明の第２の不揮発性半導体記憶装置のチップ消去方法は、目標より高めの閾値で消去ベリファイを行う第１消去ステップと、目標の閾値で消去ベリファイを行う第２消去ステップとを有し、第１消去ステップでは複数の消去単位を１つの単位とするバンク単位で消去電圧を印加し、これをバンク内の全メモリセルが消去ベリファイをパスするまで行い、さらにこれを全バンクに対して行い、第１消去ステップの消去ベリファイがパスしたら第２消去ステップに移行し、第２消去ステップでは、各消去単位ごとに消去電圧の印加および消去ベリファイを、消去ベリファイがパスするまで繰り返し、これを全消去単位に対して行って消去動作を完遂することを特徴とする。
【０００７】
本発明の第３の不揮発性半導体記憶装置のチップ消去方法は、目標より高めの閾値で消去ベリファイを行う第１消去ステップと、目標の閾値で消去ベリファイを行う第２消去ステップとを有し、第１消去ステップではチップ一括で消去電圧を印加し、これを代表する１消去単位内の全メモリセルが消去ベリファイをパスするまで行い、代表する１消去単位の消去ベリファイがパスしたら第２消去ステップに移行し、第２消去ステップでは、各消去単位ごとに消去電圧の印加および消去ベリファイを、消去ベリファイがパスするまで繰り返し、これを全消去単位に対して行って消去動作を完遂することを特徴とする。
【０００８】
これらのチップ消去方法において、第１消去ステップでは、消去電圧強度を消去パルスの印加ごとに強くしていくことができる。同様に、第２消去ステップでも、消去電圧強度を消去パルスの印加ごとに強くしていくことができる。あるいは、第１消去ステップでは、消去電圧強度が各消去パルスで一定であるようにすることができる。同様に、第２消去ステップでも、消去電圧強度が各消去パルスで一定であるようにすることができる。
【発明の効果】
【０００９】
このような本発明の不揮発性半導体記憶装置のチップ消去方法によれば、上記のような消去ステップを有し、かつ上記のような消去アルゴリズムとすることにより、消去時間を短縮することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明による不揮発性半導体記憶装置のチップ消去方法の実施の形態を詳細に説明する。
【００１１】
図２は、フラッシュメモリセルの簡単な断面構造と消去動作時における電位状態を示す図である。このフラッシュメモリセルは、Ｐ型基板１１にＮウェル１２とＰウェル１３が形成され、Ｐウェル１３内にメモリセルのソース・ドレイン領域１４が形成される。さらに、このソース・ドレイン領域１４間でＰウェル１３上にフローティングゲート１５とコントロールゲート１６が積層して形成される。コントロールゲート１６はワード線ＷＬに接続される。
【００１２】
このようなフラッシュメモリセルを有する現在のＮＯＲフラッシュメモリでは、データ消去に際してワード線ＷＬにチャージポンプから大きな負電圧（ワード線電圧）Vneg（〜−９Ｖ）を印加し、ウェル１２，１３側には別のチャージポンプから大きな正電圧（バルク電圧）Vpm（〜９Ｖ）を印加する。すると、フローティングゲート１５に存在する電子がＦＮトンネル現象によりウェル１３，１２側に引き抜かれ、データが消去される。
【００１３】
図３は、上記のようなフラッシュメモリセルを有するメモリセルアレイ構造を示す平面図である。このメモリセルアレイは、複数のワード線と、複数のビット線と、それらに接続された複数のメモリセルからなる、消去単位であるブロックＢＬＫを例えば２５６ブロック有する。チップ消去では、このブロックＢＬＫを全て消去する。ブロックＢＬＫはｎ個ずつに分割されて複数のバンクＢＡＮＫに区分することができ、このバンク単位に消去することもできる。
【００１４】
本発明の不揮発性半導体記憶装置のチップ消去方法は、上記のようなフラッシュメモリセルおよびメモリセルアレイ構造を有するＮＯＲフラッシュメモリに適用される。
【００１５】
本発明のチップ消去方法の第１実施形態では、第１消去ステップと第２消去ステップとを有する。
第１消去ステップでは、消去ベリファイは目標とする閾値（Ｖｔ）よりも高いレベルで行われる。
第２消去ステップでは、消去ベリファイは目標とするＶｔで行われる。
【００１６】
ここで、第１消去ステップでは、消去電圧強度が消去パルスの印加ごとに大きくなってもよいし、消去電圧強度が各消去パルスで一定であってもよい。
同様に、第２消去ステップは、消去電圧強度が消去パルスの印加ごとに大きくなってもよいし、消去電圧強度が各消去パルスで一定であってもよい。
【００１７】
そして、第１消去ステップでは
・消去電圧をチップ一括で印加し、
・チップ内の全てのメモリセルが消去ベリファイをパスするまで消去電圧の印加を繰り返し、
・消去ベリファイがパスしたら第２消去ステップに移行する。
【００１８】
第２消去ステップでは、
・消去電圧の印加および消去ベリファイを各ブロックごとに行い、
・１つのブロックの消去ベリファイがパスしたら、次のブロックに移動し、同様に消去電圧の印加および消去ベリファイを行い、
・これを全ブロックが消去ベリファイをパスするまで繰り返して消去動作を完遂する。
【００１９】
図１は、上記のような第１実施形態をより詳細に示すフローチャートである。この例では、第１消去ステップで、消去電圧強度は消去パルスの印加ごとに大きくなっており、第２消去ステップで、消去電圧強度は各消去パルスで一定である。このフローチャートに従って第１実施形態を詳細に説明すると、消去動作が開始され、ステップＳ１で消去前トリートメントが行われると、次にステップＳ２でバルク電圧およびワード線電圧（消去電圧）がセットされる。そして、第１消去ステップが開始される。
【００２０】
第１消去ステップでは、ステップＳ３で、バルク電圧およびワード線電圧（消去電圧）がチップ一括でメモリセルに印加されて、チップ一括でメモリセルの消去動作が行われる。そして、ステップＳ４で最初のメモリセルに対して消去ベリファイ（Ｖｔは目標値よりも高いレベル）が実施され、消去ベリファイがパスしたら、ステップＳ５で最終アドレスでないことを確認した上で、ステップＳ６でアドレスを１つ進めて次のメモリセルに対してステップＳ４で消去ベリファイを実施し、これを繰り返す。
【００２１】
この消去ベリファイ過程において、ステップＳ４で消去ベリファイがフェイルと判断されると、ステップＳ７でループが最大でないことを確認した上で、ステップＳ８でバルク電圧を一段上げた後ステップＳ３に戻って、チップ一括の消去電圧印加（消去動作）を再度実施する。そして、その後、消去ベリファイがフェイルと判断されたメモリセルからステップＳ４で消去ベリファイを実施することを繰り返す。
【００２２】
このバルク電圧を一段上げての再度の消去電圧印加（消去動作）は、消去ベリファイがフェイルと判断される都度、ループが最大になるまで実施される。他方、ステップＳ７でループが最大と判断されると、“消去失敗”となる。
【００２３】
尚、バルク電圧の上限を設定し、このバルク電圧を一段上げての再度の消去電圧印加（消去動作）を、消去ベリファイがフェイルと判断される都度、バルク電圧が設定された上限値になるまで実施し、上限値に達した後は、その上限値のバルク電圧による消去電圧印加（消去動作）が、消去ベリファイがフェイルと判断される都度、ループが最大になるまで実施される形態でもよい。
【００２４】
一方、ステップＳ５で最終アドレスが検出されて最終メモリセルまで第１消去ステップの消去ベリファイパスが進むと、第１消去ステップを終了して、次の第２消去ステップが開始される。
【００２５】
第２消去ステップでは、一定の強さのバルク電圧およびワード線電圧（消去電圧）をステップＳ９でまず第１ブロックのメモリセルに印加して第１ブロックのメモリセルに対して消去動作を実施する。さらに、第１ブロック内の第１メモリセルに対してステップＳ１０で消去ベリファイ（Ｖｔは目標値）を実施し、消去ベリファイがパスしたら最終カラムアドレスでないことをステップＳ１１で確認した上で、ステップＳ１２でカラムアドレスを１つ進めて次のメモリセルに移ってステップＳ１０で消去ベリファイを実施し、これを繰り返す。
【００２６】
この消去ベリファイ過程において、ステップＳ１０で消去ベリファイがフェイルと判断されると、ステップＳ１３でループが最大でないことを確認した上でステップＳ９に戻って、第１ブロックのメモリセルに対する消去電圧印加（消去動作）を再度実施する。そして、その後、消去ベリファイがフェイルと判断されたメモリセルから第１ブロック内のメモリセルに対してステップＳ１０で消去ベリファイを実施することを繰り返す。
【００２７】
この再度の消去電圧印加（消去動作）は、消去ベリファイがフェイルと判断される都度、ループが最大になるまで実施される。このとき、消去電圧強度は常に一定である。他方、ステップＳ１３でループが最大と判断されると、“消去失敗”となる。
【００２８】
一方、ステップＳ１１で最終カラムアドレスが検出されて第１ブロック内の最終メモリセルまで第２消去ステップの消去ベリファイパスが進むと、ステップＳ１４で最終ブロックでないことを確認した上で、ステップＳ１５でブロックを１つ進めてステップＳ９に戻ることにより、次のブロックのメモリセルに対して消去電圧の印加（消去動作）を実施し、以後、そのブロック内のメモリセルに対する消去ベリファイ、フェイルとなった場合の再度の消去電圧の印加を上記と同様に実施する。さらに、同様にして全てのブロックのメモリセルに対してブロック単位で第２消去ステップでの消去動作および消去ベリファイを実施する。
【００２９】
そして、ステップＳ１４で最終ブロックが検出され、最終ブロックまで第２消去ステップの消去ベリファイパスが進むと、第２消去ステップを終了して、ステップＳ１６の消去後トリートメントを経た後、“終了”となる。
【００３０】
このような第１実施形態によると、以下の効果を期待できる。
１２８メガビットのチップで、消去ブロックサイズが０．５メガビットの場合、通常の消去電圧印加時間を５ｍｓ、本発明の第１消去ステップでの消去電圧印加の場合立上り／立下りに時間がかかるので２０ｍｓと仮定し、第１消去ステップの消去ベリファイパスまでに１０回の消去電圧の印加が必要だとすると、
（５ｍｓ×１０×２５６）−（２０ｍｓ×１０）＝１２．６ｓ
となり、従来のチップ消去時間は１２８ｓなので、約１０％の時間短縮効果を期待できる。
【００３１】
以上は第１実施形態であるが、本発明の変形例として、以下のような第２実施形態および第３実施形態が考えられる。
【００３２】
第２実施形態では、
・ＮＯＲフラッシュメモリのチップ消去において、
・目標より高めのＶｔで消去ベリファイを行う第１消去ステップと、
・目標のＶｔで消去ベリファイを行う第２消去ステップとを有し、
・第１消去ステップでは複数の消去単位（ブロック）を一つの単位とするバンク単位で消去電圧をかけ、これをバンク内の全メモリセルが消去ベリファイをパスするまで行い、
・或るバンクの消去ベリファイがパスしたら次のバンクに移行して消去電圧の印加および消去ベリファイを、消去ベリファイがパスするまで行い、
・これを全バンクが消去ベリファイをパスするまで繰り返し、
・第１消去ステップの消去ベリファイがパスしたら第２消去ステップに移行し、
・第２消去ステップでは、各消去単位ごとに消去電圧の印加及び消去ベリファイを、消去ベリファイがパスするまで繰り返し、
・これを全消去単位に対して行って消去動作を完遂する。
【００３３】
ここで、第１消去ステップでは、消去電圧強度が消去パルスの印加ごとに大きくなってもよいし、消去電圧強度が各消去パルスで一定であってもよい。
同様に、第２消去ステップは、消去電圧強度が消去パルスの印加ごとに大きくなってもよいし、消去電圧強度が各消去パルスで一定であってもよい。
【００３４】
このように、チップ一括ではなく、もう少し細分化されたバンクという単位で第１消去ステップの消去電圧を印加することで、時間短縮効果の外、内部昇圧・降圧回路の負担軽減が第２実施形態によれば期待できる。
【００３５】
第３実施形態では、
・ＮＯＲフラッシュメモリのチップ消去において、
・目標より高めのＶｔで消去ベリファイを行う第１消去ステップと、
・目標のＶｔで消去ベリファイを行う第２消去ステップとを有し、
・第１消去ステップではチップ一括で消去電圧を印加し、これを代表する1消去単位（１ブロック）内の全メモリセルが消去ベリファイをパスするまで行い、
・代表する1消去単位の消去ベリファイがパスしたら第２消去ステップに移行し、
・第２消去ステップでは、各消去単位ごとに消去電圧の印加及び消去ベリファイを、消去ベリファイがパスするまで繰り返し、
・これを全消去単位に対して行って消去動作を完遂する。
【００３６】
ここで、第１消去ステップでは、消去電圧強度が消去パルスの印加ごとに大きくなってもよいし、消去電圧強度が各消去パルスで一定であってもよい。
同様に、第２消去ステップは、消去電圧強度が消去パルスの印加ごとに大きくなってもよいし、消去電圧強度が各消去パルスで一定であってもよい。
【００３７】
このような第３実施形態によれば、消去ベリファイパルス０．４ｕｓ、４ワード同時消去ベリファイと仮定すると、
（（５ｍｓ×１０）＋（０．４ｕｓ×８１９２））×２５６）−（（２０ｍｓ×１０）＋（０．４ｕｓ×８１９２））＝１３．４３ｓ
の時間短縮となる。
【００３８】
なお、以上の説明は、第１消去ステップと第２消去ステップに焦点を当てているため、アルゴリズムの細部には触れていないが、
・図１のステップＳ１の消去前トリートメントで示すように、第１消去ステップの前にプリ・プログラムステップがあっても良いし、
・第１消去ステップと第２消去ステップの間に過消去対策のための書き戻しステップが入っても良いし
・図１のステップＳ１７の消去後トリートメントで示すように、第２消去ステップの後に過消去対策のための書き戻しステップがあっても良いし、
・前期書き戻しステップは各ブロックの第２消去ステップの消去ベリファイがパスした時点で行われて、その終了後に次のブロックの第２消去ステップの消去電圧印加、消去ベリファイ、書き戻しに移行するシーケンスでもよい。
【００３９】
すなわち、ここに説明したことはあくまでもチップ消去アルゴリズム中第１消去ステップおよび第２消去ステップに係わる部分のみであって、そこから考えられる諸々を排除するものではない。
【００４０】
さらに、以上は本発明をＮＯＲフラッシュメモリに適用した場合であるが、本発明はＮＡＮＤ型のフラッシュメモリにも適用できる。
【図面の簡単な説明】
【００４１】
【図１】本発明の不揮発性半導体記憶装置のチップ消去方法の第１実施形態を示すフローチャート。
【図２】フラッシュメモリセルの簡単な断面構造と消去動作時における電位状態を示す図。
【図３】図２のようなフラッシュメモリセルを有するメモリセルアレイ構造を示す平面図。
【図１】
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【図２】
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【図３】
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