(57)【要約】【課題】  ４００℃未満の温度で誘電体上に半導体膜を形成する方法を提供する。【解決手段】  本発明は、ジボランを使用するゲルマニウム膜の低温成長をうまく実現する。最初に、ジボランガスが４００℃未満の温度で反応炉内に供給される。ジボランは、所与の温度でそれ自体が分解し、分解後のホウ素が、誘電体、例えばＳｉＯ２の表面に析出して核形成部位および／またはシード層を形成する。次に、半導体膜を形成するためのソースガス、例えばＳｉＨ４、ＧｅＨ４などが反応炉に供給されて半導体膜を形成する。【選択図】      なし【特許請求の範囲】
【請求項１】
半導体基板または絶縁基板上に形成された絶縁膜上へ半導体膜を形成する方法であって、前記半導体膜を形成する前に、ジボランガスまたはジボラン／シラン混合ガスが反応炉に供給されることを特徴とする半導体膜の形成方法。
【請求項２】
前記半導体膜が、主にゲルマニウムから成る請求項１に記載の半導体膜の形成方法。
【請求項３】
前記ジボランガスまたはジボラン／シラン混合ガスが、水素によって希釈される請求項１に記載の半導体膜の形成方法。
【請求項４】
膜形成中の露出時間と前記ジボランガスまたはジボラン／シラン混合ガスの分圧との積が、２０ミリトル・分よりも大きい請求項１に記載の半導体膜の形成方法。
【請求項５】
前記絶縁膜が、４００℃未満で形成される請求項１に記載の半導体膜の形成方法。
【請求項６】
前記形成方法が、順に、
（ｉ）基板の温度を第１の温度に設定するステップと、
（ｉｉ）前記ジボランガスまたはジボラン／シラン混合ガスを反応炉内に供給するステップと、
（ｉｉｉ）ＧｅＨ４を含むガスを前記反応炉内に供給するステップと、
を含む請求項１に記載の半導体膜の形成方法。
【請求項７】
ＳｉＨ４ガスが、前記ステップ（ｉｉ）と前記ステップ（ｉｉｉ）との間で前記反応炉内に供給される請求項６に記載の半導体膜の形成方法。
【請求項８】
前記基板の温度が、前記ステップ（ｉｉ）と前記ステップ（ｉｉｉ）との間で反応ガスを前記反応炉内に供給することなく第２の温度に設定され、前記第１の温度が前記第２の温度よりも高い請求項６に記載の半導体膜の形成方法。
【請求項９】
前記第１の温度は３５０℃である請求項６に記載の半導体膜の形成方法。
【請求項１０】
前記ステップ（ｉｉｉ）で供給される前記ガスが、ＧｅＨ４と混合されるＰＨ３、Ｂ２Ｈ６、ＡｓＨ３のうちの少なくとも１つを含む請求項６に記載の半導体膜の形成方法。
【請求項１１】
絶縁膜上にゲルマニウムを含む半導体膜を有する半導体デバイスであって、ホウ素またはホウ素ドープＳｉを含む層が、前記半導体膜と前記絶縁膜との間に挿入されていることを特徴とする半導体デバイス。
【請求項１２】
前記絶縁膜の厚さは、少なくとも２ｎｍである請求項１１に記載の半導体デバイス。
【請求項１３】
前記半導体膜が、少なくともリン、ホウ素またはアンチモンを含む請求項１１に記載の半導体デバイス。
【請求項１４】
前記半導体膜は、（２２０）配向の多結晶ゲルマニウムである請求項１１に記載の半導体デバイス。
【請求項１５】
前記半導体膜は、ゲート電極である請求項１１に記載の半導体デバイス。
【請求項１６】
前記半導体膜は、チャネルである請求項１１に記載の半導体デバイス。
【請求項１７】
前記半導体膜が、多層配線上に形成され、少なくとも１つの配線層が、前記半導体デバイス上に形成される請求項１１に記載の半導体デバイス。
【請求項１８】
前記半導体膜は、転送ゲート（パストランジスタ）である請求項１１に記載の半導体デバイス。
【請求項１９】
前記半導体膜は、光学検波器である請求項１１に記載の半導体デバイス。
【請求項２０】
前記半導体膜は、機械部品である請求項１１に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体膜の形成方法、半導体デバイスの製造方法、および半導体デバイスに関する。
【背景技術】
【０００２】
今日の集積回路（ＩＣｓ：Integrated Circuits）においてデバイスのサイズが縮小している中、トランジスタ速度は向上しているが、配線の数および配線長は増大している。その結果、配線内で性能上のボトルネックが発生し、これがデバイスの性能に悪影響を及ぼしている。さらに、デバイスのサイズが縮小されると、配線数が増加することおよび所与の性能に関するデバイス出力が低下することに起因する電力損失が著しく増大する。３次元集積回路（３ＤＩＣｓ：Three-Dimensional Integrated Circuits）およびシリコン（Ｓｉ）よりも高い移動度を有するゲルマニウム（Ｇｅ）は、配線およびトランジスタにそれぞれ起因する大幅な遅延および電力損失の問題を軽減するための、アーキテクチャレベルおよびデバイスレベルの将来有望な解決策と考えられている。３Ｄ集積化によって配線長の増大に対応できるようになり、線路の容量を低減することによって線路上の速度および電力損失がともに改善される。さらに、３Ｄ−ＩＣは、高周波（ＲＦ：Radiofrequency）のメモリ、ロジック、光学素子、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）、オンチップセンサ、およびオンチップマイクロ電気機械システム（ＭＥＭＳ：Micro-Electromechanical System）などの、多種多様な技術を集積化するための理想的な媒体として役立つものである。
【０００３】
主に垂直配線性の程度によって区別される幾つかの種類の３Ｄ−ＩＣがある。これらの３Ｄ−ＩＣには、１）携帯電話のメモリ用などのパッケージレベルの積層および接続（周辺の接続に限定される）、２）貫通ビアホールを必要とするウェハ対ウェハまたはダイ対ウェハの接合、最後に、３）３Ｄの層をボトムアップ製造することを示し、最も高い（ゲートレベルの）垂直配線性を有することができるモノリシック３Ｄ−ＩＣが含まれる。モノリシック３Ｄ−ＩＣプロセスは最も有効であるが、その製造には問題がある。下にある層を保護するために、好ましくは４００℃未満の低温プロセスが必要となる。これらの層は、脆弱な多孔質低誘電率（Ｋ）材料および金属を用いる層間配線積層とデバイス層との両方から構成され、接合深さなどのパラメータを厳密に制御し、熱量を制限することによって性能を向上させる必要がある。Ｇｅは３Ｄ−ＩＣにとって理想的な基板となり、製造および性能の両方について有利な特性を有している。第１に、Ｇｅの融点はＳｉよりも低く、したがって、低温処理に向いている。第２に、Ｇｅの移動度はＳｉよりも高く、電力と性能とのトレードオフに良い結果をもたらす可能性がある。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｙ．−Ｋ．Ｃｈｏｉ、Ｔ．−Ｊ．Ｋｉｎｇ及びＣ．Ｈｕ著、「Ｎａｎｏｓｃａｌｅ  ＣＭＯＳ  Ｓｐａｃｅｒ  ＦｉｎＦＥＴ  ｆｏｒ  ｔｈｅ  Ｔｅｒａｂｉｔ  Ｅｒａ」、ＩＥＥＥ  Ｔｒａｎｓ、Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、２３巻、１号、ｐ．２５−２７、２００２年
【０００５】
本発明は、上記の問題点を解決しようとするものである。上記の問題点以外の、本発明が解決しようとする問題点は、説明が進むにつれて明らかになる。
【発明の概要】
【課題を解決するための手段】
【０００６】
本発明の発明者らは、半導体膜の形成方法について検討した結果、半導体膜の新しい形成方法を見いだした。Ｇｅを使用するモノリシック３Ｄ集積化を実施するに先立って、前に説明したようなデバイス性能上の重要なボトルネックが生じるが、これは３５０℃未満で活性ドーパントを添加してＧｅ膜を成長させる技術がないためである。具体的には、４００℃未満の低い温度で絶縁膜上にゲルマニウム膜を形成し、以下の方法を用いて滑らかな表面粗さおよび高い密着性を得ることが可能である。半導体または絶縁基板上に形成される絶縁膜上への半導体膜の形成方法は、半導体膜を形成する前にジボランガスまたはジボラン／シラン混合ガスを反応炉内に供給するステップを含み、この半導体膜は、主にゲルマニウムから成る。
【０００７】
反応炉内の条件を制御するために、ジボランガスまたはジボラン／シラン混合ガスは、水素で希釈される。滑らかなＧｅ表面を得るため、露出時間とジボランガスまたはジボラン／シラン混合ガスの分圧との積は、成膜プロセスの間、４００ミリトル・分（mTorr・min）より大きい値で維持される。この条件のもとで、本発明者らは、絶縁膜の表面が、ホウ素層またはホウ素ドープＳｉ層によって充分に被覆され、これがゲルマニウムの均一な成長に必要であることが分かった。さらに、低温で成膜される絶縁膜には高温で成膜される絶縁膜よりもダングリングボンドがはるかに多いため、４００℃未満で成膜される絶縁膜は密着性の改善に有用である。絶縁膜の表面にあるダングリングボンドは絶縁層に対する密着力を高めるので、低温で成膜される絶縁膜の方が優れた密着力を提供する。
【０００８】
本発明の態様によれば、半導体膜の製造方法であって、順に、
（ｉ）基板を第１の温度に加熱するステップと、
（ｉｉ）ジボランガスまたはジボラン／シラン混合ガスを反応炉内に供給するステップと、
（ｉｉｉ）ＧｅＨ４含有ガスを反応炉内に供給するステップと、
を含む方法が提供される。
【０００９】
表面粗さをさらに改善するため、プロセスステップ（ｉｉ）と（ｉｉｉ）との間で反応炉内にＳｉＨ４が供給され、および／またはプロセスステップ（ｉｉ）と（ｉｉｉ）との間で反応炉内に反応ガスを供給しないで基板の温度が第２の温度に設定される。第１の温度は第２の温度よりも高く、好ましくは３５０℃である。
【００１０】
上の発明を使用して、本発明者らは、リン、ホウ素、およびアンチモンなどのドーパントが、４００℃未満でゲルマニウム中でｉｎ−ｓｉｔｕ活性化されることも分かった。したがって、前述の半導体膜の形成方法は、ステップ（ｉｉｉ）でＧｅＨ４と混合されるＰＨ３、Ｂ２Ｈ６、ＡｓＨ３のうちの少なくとも１つを含む。
【００１１】
絶縁膜上にゲルマニウムから成る半導体膜を有する半導体デバイスの構造は、ホウ素から成る層が半導体膜と絶縁膜との間に挿入され、挿入層の厚さは少なくとも２ｎｍであり、半導体膜は少なくともリン、ホウ素またはアンチモンを含むことを特徴とする。半導体デバイスは、Ｇｅ（１１１）よりも高い面方位を有する多結晶Ｇｅ（２２０）配向であることをさらに特徴とする。
【００１２】
この発明を使用することによって、４００℃未満、特に２５０℃から３５０℃で絶縁膜上に半導体膜がうまく成膜される。低温処理を使用して以下のような用途が得られるが、こうして得られた半導体膜はゲート電極および電子チャネルに使用される。ＬＰＣＶＤによる電極の形成は、ＬＰＣＶＤ膜が平坦でないチャネル構造の上でも成長するために、フィン型ＦＥＴおよび／またはゲートオールアラウンド構造トランジスタのゲート電極を形成するのに特に有用である。フィン型ＦＥＴの基本構造は、非特許文献１に公開されている。デバイスは、フィンと称される薄いシリコンオンインシュレータ（ＳＯＩ：silicon on insulator）フィンガ上に形成される。ゲートは、薄いゲート酸化物層を使用してフィンの垂直面に形成される。したがって、ゲート材料には、上端部および側壁上への共形的な形成が必要である。ゲートの仕事関数の調整も、閾値電圧を調整するために重要である。仕事関数は、前処理の条件（ホウ素層の厚さおよびシード組成）および／または多結晶Ｇｅゲート電極中のドーピング濃度を変更することによっても制御される。幾何学的なチャネル幅は、両方のチャネルを考慮する必要があるため、２×Ｔｆｉｎ（フィンの高さ）または１つのフィンによって与えられる。より高い駆動電流を得るためには、追加のフィンを平行に付ける必要がある。
【００１３】
半導体デバイスは、多層配線上に形成され、少なくとも１つの配線層は、半導体デバイス上に形成される。半導体膜は、転送ゲート（パストランジスタ）、フラッシュメモリのセル、または光学検波器に使用される。本発明の半導体膜は、機械部品に使用することもできる。
【００１４】
本発明は、以下の添付図面を参照しながら本発明の実施形態を説明することによって、さらに明らかになるであろう。
【図面の簡単な説明】
【００１５】
【図１】原子間力顕微鏡法を用いて観察した、ゲルマニウム膜の表面粗さとジボランの分圧との間の関係を示す図である。
【図２】（ａ）は、高解像度Ｘ線光電子分光法を用いて分析した、ジボラン処理後のゲルマニウム膜の高解像度Ｓｉ（２ｐ）スキャンを示す図、（ｂ）は、高解像度Ｘ線光電子分光法を用いて分析した、ジボラン／ＳｉＨ４混合ガス処理後のゲルマニウム膜の高解像度Ｂ（１ｓ）スキャンを示す図である。
【図３】ゲルマニウム膜の方位を示すＸ線回折データを示す図である。
【図４】（ａ）は、高解像度Ｘ線光電子分光法を用いて分析した、ジボラン／ＳｉＨ４混合ガス処理後のゲルマニウム膜の高解像度Ｓｉ（２ｐ）スキャンを示す図、（ｂ）は、高解像度Ｘ線光電子分光法を用いて分析した、ジボラン／ＳｉＨ４混合ガス処理後のゲルマニウム膜の高解像度Ｂ（１ｓ）スキャンを示す図である。
【図５】（ａ）は、ソースガスのジボランとシランとの混合率の関数としてシード層の成膜速度を示す図、（ｂ）は、表面処理中に使用されるジボランとジボラン／ＳｉＨ４混合ガスとの比率によるシリコンの成分比を示すグラフである。この分析はＸ線光電子分光法を用いて実施された。
【図６】（ａ）は、ホウ素およびリンをｉｎ−ｓｉｔｕでドープしたＧｅ膜の膜抵抗率を示す図、（ｂ）は、Ｇｅ（１１１）の強度を示すＸ線回折データを示す図、（ｃ）は、ホウ素およびリンをｉｎ−ｓｉｔｕでドープしたＧｅ膜の成膜速度を示す図である。
【図７】（ａ）は、ホウ素をドープしたＧｅ膜のＩｄ−Ｖｇ曲線を示す図、（ｂ）は、２００ｎｍの多結晶Ｇｅゲート電極、ＰｔＳｉソース／ドレイン、８．３ｎｍのＳＰＡゲート酸化物および１０〜１４Ａ／μｍ未満の電流Ｉｏｆｆを有するＳｉＰ型ＭＯＳＦＥＴのＩｄ−Ｖｇ曲線を示す図である（Ｖｄ＝−０．０５および−１．０Ｖで測定）。
【図８】多結晶Ｇｅゲート電極、ＰｔＳｉソース／ドレインおよびＳＰＡゲート酸化物（３５０℃）または熱酸化物（８５０℃）を有するＳｉトランジスタの、実効電界を関数とする実効ホール移動度を示す図である。
【発明を実施するための形態】
【００１６】
本発明の利点および特徴並びにこれらを達成する方法は、以下に詳述される例示的な実施形態の説明および添付図面を参照することによってさらに容易に理解することができる。しかしながら、本発明は、多くの異なる形で実施することが可能であり、本明細書に示される例示的な実施形態に限定されると解釈されるべきではない。むしろ、これらの例示的な実施形態は、この開示が完全かつ完璧となり、本発明の概念を当業者に完全に伝えるために提供されるものであり、本発明は添付される特許請求の範囲によってのみ定義されるものである。
【００１７】
［第１の実施形態］
開始基板は、湿式熱酸化によって２００ｎｍのシリコン酸化物（ＳｉＯ２）を成長させたＳｉウェハ（ｎ型、５〜１０Ω・ｃｍ）であった。４：１のＨ２ＳＯ４：Ｈ２Ｏ中において９０℃で１０分間、および５：１：１のＨ２Ｏ：ＨＣｌ：Ｈ２Ｏ２中において７０℃で１０分間ウェハを洗浄し、次いで脱イオン水で洗い流してからＮ２ガスで乾燥させた。ＬＰＣＶＤエピ炉（例えば、アプライドマテリアルズ（Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ）社のエピセンチュラ（Ｅｐｉ  Ｃｅｎｔｕｒａ）（登録商標）内で純ＧｅＨ４ガスを使用してＧｅ膜を成膜させた。６ｓｌｐｍ（standard liters per minute：リットル／分）の水素ガスを搬送ガスとして使用した。成膜は、３００℃から５５０℃の間の一定温度で実施した。Ｇｅの成膜に先立って、水素で１％に希釈したジボランガスを３５０℃の温度で１分間反応炉内に供給し、その後、滑らかな表面粗さでゲルマニウム膜を成長させるために基板温度を３１０℃に変更した。規定の温度に達した後に、ＧｅＨ４ガスを炉内に送り込み、ＳｉＯ２基板上にゲルマニウム膜を成膜させた。
【００１８】
図１は、ゲルマニウム膜の表面粗さをジボランの分圧の関数として表しており、分圧が高いほど表面が滑らかになることを示している。
【００１９】
図２は、Ｘ線光電子分光法を用いて分析した、ジボラン前処理後の表面組成分析を示している。ＳｉＯ２表面におけるホウ素のピークは高くなり、Ｓｉのピーク（Ｓｉ−Ｏ）は低くなっている。これは、ＳｉＯ２基板の表面がホウ素で被覆されていること、およびホウ素層の厚さがジボランの分圧が増加するとともに増加していることを意味する。本発明者らは、ジボラン前処理時間を変更することによって、表面粗さが前処理時間とジボランの分圧との両方から影響を受ける知見を得た。時間とジボランガスまたはジボラン／シラン混合ガスの分圧との最適な積は、４０ミリトル・分（mTorr・min）より大きくするように提案される。６ｓｌｐｍの水素で希釈した１５０ｓｃｃｍのジボランを使用して２００トル（Torr）で１分間基板を処理することによって、２ｎｍのホウ素層がＳｉＯ２上に成長する。断面ＴＥＭ観察によってこれを確認する。ホウ素の融点は２０００℃を超えるため、このホウ素層は、以降のプロセス中でも安定している。
【００２０】
本発明者らは、それぞれ３００℃、４００℃および８５０℃で成膜した３つの異なるＳｉＯ２膜を比較した。３００℃および４００℃で成膜した膜は、ＬＰＣＶＤを使用して製造され、８５０℃で成膜した膜は、シリコン基板の湿式熱酸化を使用して製造された。剥離試験を使用してゲルマニウム膜の密着性を評価した。剥離試験は、スコッチ（登録商標）テープ（例えば、住友スリーエム社）および１ｍｍ２の断片に分断した膜を使用して実施した。剥離された断片の数および対応する剥離されたパーセンテージを計算した。３００℃および４００℃で成膜したＳｉＯ２膜上に形成されたＧｅ膜は、スコッチ（登録商標）テープ試験でも剥離されなかったが、８５０℃で成膜したＳｉＯ２上に形成されたゲルマニウム膜のうちの１％は剥離される。ゲルマニウム膜の密着力は、Ｇｅ膜が成長する絶縁膜の性質に依存しており、絶縁膜の表面にあるダングリングボンドによって絶縁層の密着力が向上するのが好ましい。
【００２１】
成膜されたゲルマニウム膜は、Ｘ線回折（ＸＲＤ：X-Ray Diffraction）によってさらに特徴付けられた。図３は、ＣｕＫα線（ＣｕＫα、λ＝１．５４０８オングストローム）を使用した２θ−θＸＲＤスペクトルを示す。ゲルマニウム膜は、立方相の結晶としてｉｎ−ｓｉｔｕで形成され、（２２０）に配向している。ゲルマニウム膜の配向性が高いほどトランジスタチャネルとしての用途に有用である。
【００２２】
［第２の実施形態］
Ｓｉ２Ｈ６は、ＳｉＨ４よりも低い温度で容易に分解されるため、５５０℃未満の低い温度で多結晶Ｓｉを成膜するための前駆体としてよく知られている。しかしながら、Ｓｉ２Ｈ６はＳｉＨ４よりも高価で有害である。さらに、成膜の制御がＳｉＨ４よりも困難なため、滑らかな多結晶Ｓｉ表面を得ることが非常に困難である。したがって、Ｓｉ２Ｈ６のソースガスを使用しないでも滑らかな表面を有するシードを得ることが望まれる。この第２の実施形態では、本発明者らは、Ｓｉ２Ｈ６を使用しないでジボランとシランとの混合ガスのソースを使用する多結晶Ｓｉの形成方法を開示している。
【００２３】
開始基板は、第１の実施形態と同一であった。成膜は、３５０℃の一定温度で実施した。Ｇｅ成膜に先立って、水素および純シランで１％に希釈されたジボランガスから成る混合ガスを、３５０℃の温度で１分間反応炉内に供給し、次いで滑らかな表面粗さを有するゲルマニウム膜を成長させるために、基板温度を３１０℃に変更した。ジボランとシランとの混合比率は、０．０２５から１まで変化させる。
【００２４】
図４は、Ｘ線光電子分光法を用いて分析した、前処理後の表面組成分析を示す。シランの比率が増加するとともに、ＳｉＯ２表面のシリコンのピークは高くなりＳｉのピーク（Ｓｉ−Ｏ）は低くなっている。これは、ＳｉＯ２基板の表面がシリコンで被覆され、シリコンの分圧が増加するとともにホウ素をドープしたシリコン層の厚さが増加していることを意味する。
【００２５】
図５は、（ａ）成膜速度および（ｂ）シード層の組成を示す。ソースガスのホウ素の比率を増加させることによって、成膜速度が増加し、ホウ素がさらに増加すると成膜速度は減少する。混合率が０．０２５に達すると、ホウ素はＸＰＳで検出されず、これは膜がほとんどシリコンから構成されていることを意味する。シードの成膜の後、基板温度の低温化を開始する。
【００２６】
規定の温度に達した後に、ＧｅＨ４ガスを炉内に送り込んでＳｉＯ２基板上にゲルマニウム膜を成膜した。本発明者らは、前処理ガスのジボランとシランとの比率を変更することによって、Ｇｅ膜の表面粗さを誘電体基板上で調整することができる知見を得た。
【００２７】
［第３の実施形態］
Ｇｅ膜が成長する間、Ｂ２Ｈ６およびＰＨ３を使用してホウ素およびリンがｉｎ−ｓｉｔｕでドープされ、３１０℃および３５０℃で活性化される。図６は、（ａ）膜抵抗率、（ｂ）ＸＲＤによって測定されたＧｅ（１１１）の強度、および（ｃ）成膜速度を示す。ドーパントの流量比を増加させることによって、多結晶Ｇｅ膜の抵抗率が増加し、１ｍΩ・ｃｍ以下の非常に低い抵抗率が０．２前後のジボラン比率で得られる。Ｇｅ（１１１）の結晶性および成膜速度は、ジボランの流量比にも依存しており、ドーピングが過剰になると非晶質相が生成されて高抵抗率となる。これに対して、リンをドーピングした場合は結晶化が不充分なため、３１０℃ではそれほど活性化されない。３５０℃を超える高い温度がリンの活性化には必要である。ホウ素またはリンを適切にドーピングすることによって、成膜速度が加速されるとともにＧｅの結晶性が改善され、３５０℃以下の温度でもドーパントが適切に活性化される。
【００２８】
このような低温処理を使用して以下のような応用が得られるが、こうして得られた半導体膜は、ゲート電極および電子チャネルに使用される。特にゲート電極の応用では、ＬＰＣＶＤによる電極の共形形成は、フィン型ＦＥＴおよび／またはゲートオールアラウンド型トランジスタについて有用であり、ゲート電極の仕事関数は、Ｇｅ膜およびシード層中のドーパント濃度を変更することによって調整することが可能である。
【００２９】
［第４の実施形態］
ここで、ホウ素を高濃度ドープしたＧｅ膜（１ｍΩ・ｃｍ以下）をＰ型ゲート電極用に選択し、低温トランジスタ技術におけるｉｎ−ｓｉｔｕドーパント活性化について示す。
【００３０】
ｉｎ−ｓｉｔｕでホウ素が活性化されたＧｅゲート電極を使用するＳｉＰＭＯＳ（ｐ型ＭＯＳ）トランジスタは、３５０℃未満の温度で、ラジカル酸化によるゲート酸化物およびショットキＰｔシリサイドＳ／Ｄ（ソース／ドレイン）と集積化される。８．３ｎｍのゲート酸化膜は、３５０℃で５０ミリトル（ｍＴｏｒｒ）のＯ２／Ａｒガスケミストリ下で３．４ｋＷ、２．４５ＧＨｚのマイクロ波を使用するスロットプレーンアンテナ（ＳＰＡ：Slot Plane Antenna）プラズマ処理装置（東京エレクトロン（ＴＥＬ）社のトリアス（Ｔｒｉａｓ）（登録商標））を使用して形成される。ＰｔＳｉのｎ−Ｓｉに対する接合（junction）は、３００℃および３５０℃で形成される。ダイオードの非常に高い順方向／逆方向電流比が、３５０℃で形成されたＰｔＳｉ／ｎ−Ｓｉ接合部でうまく得られる。
【００３１】
図７は、（ａ）ｐ型ゲート電極のホウ素ドープＧｅ膜のＩｄ−Ｖｇ曲線、および（ｂ）Ｖｄ＝−０．０５および１．０Ｖで測定された、２００ｎｍの多結晶Ｇｅゲート電極、ＰｔＳｉのＳ／Ｄおよび８．３ｎｍのＳＰＡ（Slot Plane Antenna）により形成したゲート酸化物（３５０℃）を有するＳｉＰＭＯＳＦＥＴのＩｄ−Ｖｇ曲線を示しており、（ｂ）ではトランジスタの電流Ｉｏｆｆが１０−１４Ａ／μｍ未満まで減少している。これらの低温プロセスを組み合わせることによって集積化されたＳｉＰＭＯＳＦＥＴの特性は、１０７を上回る優れたＩｏｎ／Ｉｏｆｆ比、低いゲートリークおよび急勾配のＳＳｍｉｎ＝７７．９ミリボルト／ディケード（ｍＶ／ｄｅｃ）を示している。
【００３２】
図８は、多結晶Ｇｅゲート電極、ＰｔＳｉのＳ／ＤおよびＳＰＡゲート酸化物（３５０℃）または熱酸化物（８５０℃）を有するＳｉトランジスタについての実効電界を関数とする実効ホール（正孔）移動度を示す。１ＭＨｚの反転キャパシタンス（inversion-capacitance）測定値およびＶｄ＝０．０５Ｖ時のドレイン電流から、推定ホール移動度は１５０ｃｍ２／Ｖｓ以下であり、これは８５０℃で熱的に成長させた酸化物と一致している。これらの結果は、Ｇｅ膜の低温成長が、３５０℃未満の温度で形成されるトランジスタに対して非常に有用であることを証明している。
【００３３】
［第５の実施形態］
ここで、この発明の他の適用例を開示する。本発明の低温成長技術は、電気的用途だけでなくＭＥＭＳ向けの機械的用途にも有用である。Ｇｅは、化学的湿式プロセスによって容易に除去される。そのため、低温成長Ｇｅ膜は、ＭＥＭＳ用途の犠牲層として使用することができる。
【００３４】
本発明は、光学的用途にも有用である。低温成長ゲルマニウムは、低温で形成される光学検波器に有用である。
【００３５】
本発明は、半導体膜の低温成長に必要とされる、太陽電池技術にも有用である。この発明は、太陽電池の低温形成に寄与する。
【００３６】
以下に、本発明による半導体デバイスの態様を列挙する。
（第１の態様）
絶縁膜上にゲルマニウムを含む半導体膜を有する半導体デバイスであって、ホウ素またはホウ素ドープＳｉを含む層が、前記半導体膜と前記絶縁膜との間に挿入されていることを特徴とする半導体デバイス。
（第２の態様）
上記第１の態様において、前記絶縁膜の厚さが少なくとも２ｎｍである半導体デバイス。
（第３の態様）
上記第１の態様において、前記半導体膜が、少なくともリン、ホウ素またはアンチモンを含む半導体デバイス。
（第４の態様）
上記第１の態様において、前記半導体膜が、（２２０）配向の多結晶ゲルマニウムである半導体デバイス。
（第５の態様）
上記第１の態様において、前記半導体膜がゲート電極である半導体デバイス。
（第６の態様）
上記第１の態様において、前記半導体膜は、チャネルである半導体デバイス。
（第７の態様）
上記第１の態様において、前記半導体膜が多層配線上に形成され、少なくとも１つの配線層が前記半導体デバイス上に形成される半導体デバイス。
（第８の態様）
上記第１の態様において、前記半導体膜が転送ゲート（パストランジスタ）である半導体デバイス。
（第９の態様）
上記第１の態様において、前記半導体膜が光学検波器である半導体デバイス。
（第１０の態様）
上記第１の態様において、前記半導体膜が機械部品である半導体デバイス。
【００３７】
以上、本発明を、複数の実施形態を参照して説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。
【図１】
2010118643.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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