(57)【要約】【課題】本発明の目的は、電界効果移動度が高く、高ＯＮ／ＯＦＦ比を有し、かつノーマリーオフ型に改良されたＴＦＴを提供することにある。【解決手段】基板上に、少なくとも、ゲート電極、ゲート絶縁膜、アモルファス酸化物を含む活性層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記活性層と前記ソース電極又はドレイン電極の少なくとも一方との間にあって、且つ、前記ソース電極又はドレイン電極の少なくとも一方と接する領域にのみ障壁層を有することを特徴とする薄膜電界効果型トランジスタ。【選択図】なし【特許請求の範囲】
【請求項１】
基板上に、少なくとも、ゲート電極、ゲート絶縁膜、アモルファス酸化物を含む活性層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記活性層と前記ソース電極又はドレイン電極の少なくとも一方との間にあって、且つ、前記ソース電極又はドレイン電極の少なくとも一方と接する領域にのみ障壁層を有することを特徴とする薄膜電界効果型トランジスタ。
【請求項２】
前記障壁層が、Ｇａ、Ｍｇ、及びＡｌの少なくとも一つの元素を含む酸化物を含有することを特徴とする請求項１に記載の薄膜電界効果型トランジスタ。
【請求項３】
前記障壁層のバンドギャップが前記活性層のバンドギャップより大きいことを特徴とする請求項１又は請求項２に記載の薄膜電界効果型トランジスタ。
【請求項４】
前記障壁層のバンドギャップが４．０ｅＶ以上１５．０ｅＶ未満である請求項３に記載の薄膜電界効果型トランジスタ。
【請求項５】
前記活性層のバンドギャップが２．０ｅＶ以上４．０ｅＶ未満である請求項３又は請求項４に記載の薄膜電界効果型トランジスタ。
【請求項６】
前記活性層のバンドギャップと前記障壁層のバンドギャップの差が０．１ｅＶ以上１３．０ｅＶ未満であることを特徴とする請求項３〜請求項５のいずれか１項に記載の薄膜電界効果型トランジスタ。
【請求項７】
前記ソース電極と接する領域及び前記ドレイン電極と接する領域に障壁層を有することを特徴とする請求項１〜請求項６のいずれか１項に記載の薄膜電界効果型トランジスタ。
【請求項８】
前記活性層が、Ｉｎ、Ｓｎ、Ｚｎ、及びＣｄより選ばれる少なくとも一つの元素を含む酸化物を含有することを特徴とする請求項１〜請求項７のいずれか１項に記載の薄膜電界効果型トランジスタ。
【請求項９】
前記基板がフレキシブル基板であることを特徴とする請求項１〜請求項８のいずれか１項に記載の薄膜電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜電界効果型トランジスタに関する。特に活性層にアモルファス酸化物半導体を用いた薄膜電界効果型トランジスタに関する。
【背景技術】
【０００２】
近年、液晶やエレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）技術等の進歩により、平面薄型画像表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ：ＦＰＤ）が実用化されている。特に、電流を通じることによって励起され発光する薄膜材料を用いた有機電界発光素子（以後、「有機ＥＬ素子」と記載する場合がある）は、低電圧で高輝度の発光が得られるために、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター、あるいは一般照明を含む広い分野で、デバイスの薄型化、軽量化、小型化、および省電力の効果などが期待されている。
これらＦＰＤは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる電界効果型薄膜トランジスタ（以後の説明で、Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、もしくはＴＦＴと記載する場合がある）のアクティブマトリクス回路により駆動されている。
【０００３】
一方、これらＦＰＤのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。
しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。
【０００４】
例えば、シリコン薄膜を用いたトランジスタの駆動電圧を低減したＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が開示され、活性層の半導体材料として酸化インジウム錫（ＩＴＯ）、酸化錫、或いは酸化亜鉛などが用いられ、ゲート絶縁膜に比誘電率の大きな誘電体材料を用いた構成が知られている。ＩＴＯ、酸化錫、或いは酸化亜鉛などは結晶性金属酸化物であり、キャリア濃度が１×１０１９／ｃｍ３程度有することが開示されている。結晶性金属酸化物よりなる活性層の場合、所望の半導体特性を発現するためには、スパッタリングによる膜形成の後、例えば３００℃で１５分間ポストアニールするなどの結晶化制御のための高温加熱処理工程が必要になる。従って、このような活性層を耐熱性の低い樹脂基板上に直接形成することは困難である。
【０００５】
アモルファス酸化物、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物は低温での成膜が可能であり、プラスチックフィルム上に室温成膜可能な材料として注目されている。しかしながら、アモルファス酸化物半導体をＴＦＴの活性層に用いると、ＯＦＦ電流が高くＯＮ／ＯＦＦ比が低い上、ゲート電圧が印加されていない時でも電流が流れてしまうノーマリーオン型のＴＦＴが形成されるという問題を有していた。これらを用いて、ゲート電圧が印加されていない時は電流が流れない、ノーマリーオフ型のＴＦＴの形成は困難であった。例えば、Ｎ型の半導体活性層であればＴＦＴ特性の閾値電圧が正であれば、ノーマリーオフ型ＴＦＴということになるが、ノーマリーオフ型ＴＦＴの方が、消費電力や耐久性の点で有利である。
【０００６】
この問題を改良する手段として、複数種類のＴＦＴを備えた半導体装置が開示されている（例えば、特許文献１参照）。該構成における各ＴＦＴのチャネル層を形成するアモルファス酸化物は、それぞれ元素組成比が異なり、その結果、互いに閾値電圧が異なる構成となっていて、それらの複数のＴＦＴの組合せにより閾値電圧を制御することが開示されている。しかしながら、該構成ではそれぞれのＴＦＴ特性が異なり、またそのエッチング特性も異なってくるので、その製造工程が複雑で煩雑になる。また、活性層上に何らかの成膜を行う場合、その工程の影響を受けてチャネル部の特性が変化してしまう問題も懸念される。
【０００７】
一方、酸化物半導体層と貴金属電極との間に、それらの間の密着性を改良するための密着向上層を配置した構成が開示されている（例えば、特許文献２参照）。該構成では、密着向上層には、Ｔｉ，Ｎｉ，Ｃｒ，Ｖ，Ｈｆ，Ｚｒ，Ｎｂ，Ｔａ，Ｍｏ又はＷ等の金属が用いられる。該密着改良層は、貴金属と酸化物半導体との物理的密着力を強固にするため補助層であり、アモルファス酸化物半導体を活性層に用いたときの閾値電圧とは何ら無関係の層である。
【特許文献１】特開２００８−８５０４８号公報
【特許文献２】特開２００７−７３７０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、アモルファス酸化物半導体を用いたＴＦＴを提供することにあり、特に、ＯＦＦ電流が低く、ノーマリーオフ型のＴＦＴを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の上記課題は下記の手段によって解決された。
＜１＞  基板上に、少なくとも、ゲート電極、ゲート絶縁膜、アモルファス酸化物を含む活性層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記活性層と前記ソース電極又はドレイン電極の少なくとも一方との間にあって、且つ、前記ソース電極又はドレイン電極の少なくとも一方と接する領域にのみ障壁層を有することを特徴とする薄膜電界効果型トランジスタ。
＜２＞  前記障壁層が、Ｇａ、Ｍｇ、及びＡｌの少なくとも一つの元素を含む酸化物を含有することを特徴とする＜１＞に記載の薄膜電界効果型トランジスタ。
＜３＞  前記障壁層のバンドギャップが前記活性層のバンドギャップより大きいことを特徴とする＜１＞又は＜２＞に記載の薄膜電界効果型トランジスタ。
＜４＞  前記障壁層のバンドギャップが４．０ｅＶ以上１５．０ｅＶ未満である＜３＞に記載の薄膜電界効果型トランジスタ。
＜５＞  前記活性層のバンドギャップが２．０ｅＶ以上４．０ｅＶ未満である＜３＞又は＜４＞に記載の薄膜電界効果型トランジスタ。
＜６＞  前記活性層のバンドギャップと前記障壁層のバンドギャップの差が０．１ｅＶ以上１３．０ｅＶ未満であることを特徴とする＜３＞〜＜５＞のいずれかに記載の薄膜電界効果型トランジスタ。
＜７＞  前記ソース電極と接する領域及び前記ドレイン電極と接する領域にのみ障壁層を有することを特徴とする＜１＞〜＜６＞のいずれかに記載の薄膜電界効果型トランジスタ。
＜８＞  前記活性層が、Ｉｎ、Ｓｎ、Ｚｎ、及びＣｄより選ばれる少なくとも一つの元素を含む酸化物を含有することを特徴とする＜１＞〜＜７＞のいずれかに記載の薄膜電界効果型トランジスタ。
＜９＞  前記基板がフレキシブル基板であることを特徴とする＜１＞〜＜８＞のいずれかに記載の薄膜電界効果型トランジスタ。
【発明の効果】
【００１０】
本発明によると、ＯＦＦ電流が低く、ノーマリーオフ特性を示すＴＦＴが提供される。特に、可撓性基板を用いたフイルム（フレキシブル）ＴＦＴとして有用な薄膜電界効果型トランジスタが提供される。また、本願の構成に拠れば、ソース電極とドレイン電極間のチャネル部には成膜を行わないため、成膜工程が活性層の特性に影響を与えることなく、安定した性能のＴＦＴが提供される。
また、本願の構成のＴＦＴは、閾値電圧の制御のためにアモルファス酸化物の組成を変更した複数のＴＦＴを配置するなどの必要がなく、製造適性に富む。
【発明を実施するための最良の形態】
【００１１】
１．薄膜電界効果型トランジスタ（ＴＦＴ）
本発明のＴＦＴは、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を順次有し、ゲート電極に電圧を印加して、活性層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有するアクテイブ素子である。ＴＦＴ構造として、スタガ構造（トップゲート型）及び逆スタガ構造（ボトムゲート型）のいずれをも形成することができる。好ましくは、逆スタガ構造（ボトムゲート型）である。
【００１２】
本発明のＴＦＴは、基板上に、少なくとも、ゲート電極、ゲート絶縁膜、アモルファス酸化物を含む活性層、ソース電極及びドレイン電極を有し、前記活性層と前記ソース電極又はドレイン電極の少なくとも一方との間にあって、且つ、前記ソース電極又はドレイン電極の少なくとも一方と接する領域にのみ障壁層を有する。本発明の構成によれば、アモルファス酸化物を含む活性層が高いキャリア濃度であってもノーマリーオフ特性を有し、優れたＯＮ／ＯＦＦ特性が得られる。
【００１３】
好ましくは、ゲート絶縁膜と、ソース電極又はドレイン電極の間は、実質的に活性層と障壁層の２層のみからなる。障壁層は、ソース電極又はドレイン電極の少なくとも一方と活性層との間の領域にのみ配置され、それ以外の活性層表面には障壁層が配置されない。好ましくは、ソース電極と活性層との間、及びドレイン電極と活性層との間の領域の両方に障壁層が配置される。
好ましくは、障壁層が、Ｇａ、Ｍｇ、及びＡｌの少なくとも一つの元素を含む酸化物を含有する。
【００１４】
従来、アモルファス酸化物を含有する層はスパッタリング法などの成膜を行うダメージにより特性が変化し易いという問題があり、その上に層設置することが困難であった。本発明の層配置の構成により、ソース電極とドレイン電極間のチャネル部に対する成膜の影響が無くなり、安定した性能のＴＦＴが提供される。
【００１５】
本発明におけるバンドギャップは、電子が占める最も高いエネルギーバンドである価電子帯と、電子のない最も低いバンドである伝導帯とのエネルギー差と定義され、光学的方法（光吸収スペクトル）により決定される値である。光吸収スペクトルは可視・紫外分光光度計に積分球を取り付け、拡散反射スペクトルを測定して行う。バンドギャップ以上のエネルギーを持つ光を照射すると吸収されるので、吸収が始まる吸収端の光のエネルギーをバンドギャップとして測定した。
【００１６】
好ましくは、障壁層のバンドギャップが前記活性層のバンドギャップより大きい。好ましくは、活性層のバンドギャップと障壁層のバンドギャップの差（ΔＥ）は、０．１ｅＶ〜１３．０ｅＶが好ましく、より好ましくは、０．５ｅＶ〜２．０ｅＶであり、さらに好ましくは、１．０ｅＶ以上１．５ｅＶ以下である。
好ましくは、障壁層のバンドギャップ（Ｅ２）が４．０ｅＶ以上１５．０ｅＶ未満であり、好ましくは４．２ｅＶ以上１２．０ｅＶ以下、より好ましくは４．５ｅＶ以上１０．０ｅＶ以下である。
好ましくは、活性層のバンドギャップ（Ｅ１）が２．０ｅＶ以上４．０ｅＶ未満であり、好ましくは２．２ｅＶ以上３．８ｅＶ以下、より好ましくは３．０ｅＶ以上３．５ｅＶ以下である。
【００１７】
Ｅ１が２．０ｅＶ未満では、可視光の大部分が吸収されて伝導帯に励起されるため可視の発光体を表示部とした場合、誤作動を起こしやすい問題があり、４．０ｅＶ以上ではギャップが大きすぎるため、キャリアを注入してもギャップの間に安定化した準位を作ってしまい活性層として働きにくい問題があり、好ましくない。
Ｅ２が４．０ｅＶ未満では、活性層として動作してしまい好ましくなく、また、１５．０ｅＶ以上の条件を満たす物質を得ることは現実的ではない。
【００１８】
△Ｅが０．１ｅＶ未満では、活性層と障壁層との間のバンドギャップの差が小さすぎるためデバイスとしての動作に差がなくなってしまい、本発明の効果がえられない。また、１３．０ｅＶを超えると活性層と障壁層との間のバンドギャップの差が大きすぎるため、電子のソース電極から活性層内へ、あるいは、活性層からドレイン電極へ障壁もそれに伴って非常に高くなる場合が多く、ＯＮ電流が小さくなるので、好ましくない。
【００１９】
好ましくは、活性層が、Ｉｎ、Ｓｎ、Ｚｎ、及びＣｄより選ばれる少なくとも一つの元素を含む酸化物を含有する。
好ましくは、基板がフレキシブル基板である。
本発明のＴＦＴについて以下においてさらに詳細に説明する。
【００２０】
１）活性層
本発明の活性層に用いられるアモルファス酸化物は、低温で成膜可能である為に、プラスティックのような可撓性のある樹脂基板に作製が可能である。
本発明の活性層に用いられるアモルファス酸化物は、好ましくはＩｎ、Ｓｎ、Ｚｎ、又はＣｄを含む酸化物であり、より好ましくは、Ｉｎ、Ｓｎ、Ｚｎを含む酸化物、さらに好ましくは、Ｉｎ、Ｚｎを含む酸化物である。本発明における活性層の電気伝導度は、特に限定されないが、電気伝導度１０−１０Ｓ／ｃｍ以上１０＋１Ｓ／ｃｍ以下であり、より好ましくは、１０−７Ｓ／ｃｍ以上１０−３Ｓ／ｃｍ以下である。
【００２１】
具体的に本発明の活性層に係るアモルファス酸化物は、Ｉｎ２Ｏ３、ＺｎＯ，ＳｎＯ２、ＣｄＯ，Ｉｎｄｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ（ＩＺＯ）、Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ（ＩＴＯ）、Ｇａｌｌｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ（ＧＺＯ）、Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｏｘｉｄｅ（ＩＧＯ）、Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ（ＩＧＺＯ）である。
【００２２】
＜バンドギャップ＞
本発明の活性層は、バンドギャップが２．０ｅＶ以上４．０ｅＶ未満であり、好ましくは２．２ｅＶ以上３．８ｅＶ以下、より好ましくは３．０ｅＶ以上３．５ｅＶ以下である。
本発明の活性層のバンドギャップは、下記により調製（調整）される。たとえばＩｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ（ＩＧＺＯ）であれば、Ｉｎ２Ｏ３（２．５ｅＶ）とＺｎＯ（３．３ｅＶ）とＧａ２Ｏ３（４．６ｅＶ）による共スパッタにより可能となる。バンドギャップの大きいＧａ２Ｏ３（４．６ｅＶ）の比率を大きくすれば、それに伴って活性層のバンドギャップも大きくなり、Ｉｎ２Ｏ３（２．５ｅＶ）の比率を大きくすると、それに伴って活性層のバンドギャップも小さくなる。
【００２３】
＜キャリア濃度＞
本発明における活性層のキャリア濃度は、種々の手段により所望の数値に調整することができる。
本発明における活性層のキャリア濃度は、特に限定されないが、好ましくは１×１０１５／ｃｍ３以上の高い領域である。より好ましくは、１×１０１５／ｃｍ３以上１×１０２１／ｃｍ３以下である。
【００２４】
キャリア濃度の調整手段としては、下記の手段を挙げることが出来る。
（１）酸素欠陥による調整
酸化物半導体において、酸素欠陥ができると、活性層のキャリア濃度が増加し、電気伝導度が大きくなることが知られている。よって、酸素欠陥量を調整することにより、酸化物半導体のキャリア濃度を制御することが可能である。酸素欠陥量を制御する具体的な方法としては、成膜中の酸素分圧、成膜後の後処理時の酸素濃度と処理時間等がある。ここでいう後処理とは、具体的に１００℃以上の熱処理、酸素プラズマ、ＵＶオゾン処理がある。これらの方法の中でも、生産性の観点から成膜中の酸素分圧を制御する方法が好ましい。成膜中の酸素分圧を調整することにより、酸化物半導体のキャリア濃度の制御ができる。
【００２５】
（２）組成比による調整
酸化物半導体の金属組成比を変えることにより、キャリア濃度が変化することが知られている。例えば、例えば、Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ（ＩＧＺＯ）であれば、Ｉｎの比率を大きくすれば、それに伴って活性層のキャリア濃度も大きくなり、Ｇａの比率を大きくすると、それに伴って活性層のキャリア濃度も小さくなる。
これら組成比を変える具体的な方法としては、例えば、スパッタによる成膜方法においては、組成比が異なるターゲットを用いる。または、多元のターゲットにより、共スパッタし、そのスパッタレートを個別に調整することにより、膜の組成比を変えることが可能である。  
【００２６】
（３）不純物による調整
酸化物半導体に、Ｌｉ，Ｎａ，Ｍｎ，Ｎｉ，Ｐｄ，Ｃｕ，Ｃｄ，Ｃ，Ｎ，又はＰ等の元素を不純物として添加することによりキャリア濃度を減少させることが可能である。不純物を添加する方法としては、酸化物半導体と不純物元素とを共蒸着により行う、成膜された酸化物半導体膜に不純物元素のイオンをイオンドープ法により行う等がある。
【００２７】
（４）酸化物半導体材料による調整
上記（１）〜（３）においては、同一酸化物半導体系でのキャリア濃度の調整方法を述べたが、もちろん酸化物半導体材料を変えることにより、キャリア濃度を変えることができる。例えば、一般的にＳｎＯ２系酸化物半導体は、Ｉｎ２Ｏ３系酸化物半導体に比べてキャリア濃度が小さいことが知られている。このように酸化物半導体材料を変えることにより、キャリア濃度の調整が可能である。
キャリア濃度を調整する手段としては、上記（１）〜（４）の方法を単独に用いても良いし、組み合わせても良い。
【００２８】
＜活性層の形成方法＞
活性層の成膜方法は、酸化物半導体の多結晶焼結体をターゲットとして、気相成膜法を用いるのが良い。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）が適している。さらに、量産性の観点から、スパッタリング法が好ましい。
【００２９】
例えば、ＲＦマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。酸素流量が多いほど電気伝導度を小さくすることができる。
【００３０】
成膜した膜は、周知のＸ線回折法によりアモルファス膜であることが確認できる。組成比は、ＲＢＳ（ラザフォード後方散乱）分析法により求めることができる。
【００３１】
＜活性層の膜厚＞
本発明に於ける活性層の厚みは、好ましくは、０．１ｎｍ以上１００ｎｍ以下である。
より好ましくは、１．０ｎｍ以上５０ｎｍ以下、さらに好ましくは、２ｎｍ以上１０ｎｍ以下である。
本発明に於ける活性層の膜厚は、作製した素子断面のＨＲＴＥＭ（Ｈｉｇｈ  Ｒｅｓｏｌｕｔｉｏｎ  ＴＥＭ）写真撮影により測定することができる。
【００３２】
２）障壁層
本発明に用いられる障壁層のバンドギャップが４．０ｅＶ以上１５．０ｅＶ未満である。
好ましくは、障壁層が、Ｇａ、Ｍｇ、及びＡｌより選ばれる少なくとも一つの元素を含む酸化物を含有する。
【００３３】
具体的に本発明の障壁層に係るアモルファス酸化物は、Ｇａ２Ｏ３、ＭｇＯ、Ａｌ２Ｏ３、または、以上の酸化物を２種以上混合した酸化物である。
【００３４】
＜バンドギャップ＞
本発明の障壁層は、バンドギャップが４．０ｅＶ以上１５．０ｅＶ未満であり、好ましくは４．２ｅＶ以上１２．０ｅＶ以下、より好ましくは４．５ｅＶ以上１０．０ｅＶ以下である。
本発明の障壁層のバンドギャップは、下記により調製（調整）される。
例えば、Ｇａ２Ｏ３（４．６ｅＶ）とＭｇＯ（８．０ｅＶ）の二種の混合物であれば、Ｇａの比率が高い場合バンドギャップは小さくなり、Ｍｇの比率が高い場合バンドギャップは大きくなる。
【００３５】
本発明における障壁層のキャリア濃度は、特に限定されないが、好ましくは１０１２／ｃｍ３以下である。より好ましくは、１０１０／ｃｍ３以下１０４／ｃｍ３以上である。
【００３６】
本発明の障壁層は、好ましくは、電気伝導度１０−１０Ｓｃｍ以上１０＋１Ｓｃｍ以下であり、より好ましくは、１０−７Ｓｃｍ以上１０−３Ｓｃｍ以下である。電気抵抗率は、前述の活性層のバンドギャップの調製（調整）手段について説明したと同様の手段により調整することができる。
【００３７】
本発明に於ける障壁層は、ゲート電極またはソース電極の少なくとも一方にのみ隣接して配される。好ましくは、ゲート電極及びソース電極の両方に隣接して配される。
本発明に於ける障壁層の厚みは、好ましくは、１ｎｍ以上５０ｎｍ以下である。より好ましくは、２ｎｍ以上２０ｎｍ以下、さらに好ましくは、５ｎｍ以上１０ｎｍ以下である。
【００３８】
３）ゲート電極
本発明におけるゲート電極としては、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、又はＡｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。
ゲート電極の厚みは、好ましくは、１０ｎｍ以上１０００ｎｍ以下である。より好ましくは、２０ｎｍ以上５００ｎｍ以下、さらに好ましくは、４０ｎｍ以上１００ｎｍ以下である。
【００３９】
電極の成膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。またゲート電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。
【００４０】
４）ゲート絶縁膜
ゲート絶縁膜としては、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、又はＨｆＯ２等の絶縁体、又はそれらの化合物を少なくとも二つ以上含む混晶化合物が用いられる。また、ポリイミドのような高分子絶縁体もゲート絶縁膜として用いることができる。
【００４１】
ゲート絶縁膜の膜厚としては、好ましくは、１０ｎｍ以上１０００ｎｍ以下である。より好ましくは、５０ｎｍ以上５００ｎｍ以下、さらに好ましくは、１００ｎｍ以上２００ｎｍ以下である。ゲート絶縁膜はリーク電流を減らす、電圧耐性を上げる為に、ある程度膜厚を厚くする必要がある。しかし、ゲート絶縁膜の膜厚を厚くすると、ＴＦＴの駆動電圧の上昇を招く結果となる。その為、ゲート絶縁膜の膜厚は無機絶縁体だと５０ｎｍ〜１０００ｎｍ、高分子絶縁体だと０．５μｍ〜５μｍで用いられることが、より好ましい。
特に、ＨｆＯ２のような高誘電率絶縁体をゲート絶縁膜に用いると、膜厚を厚くしても、低電圧でのＴＦＴ駆動が可能であるので、特に好ましい。
【００４２】
５）ソース電極及びドレイン電極
本発明におけるソース電極及びドレイン電極材料として、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、又はＡｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。特に好ましくは、ＩＺＯである。
ソース電極及びドレイン電極の厚みは、好ましくは、１０ｎｍ以上１０００ｎｍ以下である。より好ましくは、２０ｎｍ以上５００ｎｍ以下、さらに好ましくは、４０ｎｍ以上１００ｎｍ以下である。
【００４３】
本発明におけるソース電極またはドレイン電極の少なくとも一方は、障壁層に隣接して配される。好ましくは、ソース電極及びドレイン電極の両方が、障壁層に隣接して配される。
本発明におけるソース電極またはドレイン電極は、例えば、以下の工程により作製することができる。活性層の上にパターニングされた障壁層を形成した後、フォトレジスト・エッチング法により該障壁層の存在しない活性層表面領域をレジストで保護した後、ソース電極及びドレイン電極層を蒸着により成膜して、その後、レジストを除去してソース電極及びドレイン電極層もパターニングする。
【００４４】
ソース電極及びドレイン電極の製膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。またソース電極及びドレイン電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。
【００４５】
６）基板
本発明に用いられる基板は特に限定されることはなく、例えばＹＳＺ（ジルコニア安定化イットリウム）、ガラス等の無機材料、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル、ポリスチレン、ポリカ−ボネ−ト、ポリエ−テルスルホン、ポリアリレ−ト、アリルジグリコ−ルカ−ボネ−ト、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、及びポリ（クロロトリフルオロエチレン）等の合成樹脂等の有機材料、などが挙げられる。前記有機材料の場合、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。
【００４６】
本発明においては特に可撓性基板が好ましく用いられる。可撓性基板に用いる材料としては、透過率の高い有機プラスチックフィルムが好ましく、例えばポリエチレンテレフタレート、ポリブチレンフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、又はポリ（クロロトリフルオロエチレン）等のプラスティックフィルムを用いることができる。また、フィルム状プラスティック基板には、絶縁性が不十分の場合は絶縁層、水分や酸素の透過を防止するためのガスバリア層、フィルム状プラスティック基板の平坦性や電極や活性層との密着性を向上するためのアンダーコート層等を備えることも好ましい。
【００４７】
ここで、可撓性基板の厚みは、５０μｍ以上５００μｍ以下とすることが好ましい。
これは、可撓性基板の厚みを５０μｍ未満とした場合には、基板自体が十分な平坦性を保持することが難しいためである。また、可撓性基板の厚みを５００μｍよりも厚くした場合には、基板自体を自由に曲げることが困難になる、すなわち基板自体の可撓性が乏しくなるためである。
【００４８】
７）構造
次に、図面を用いて、詳細に本発明におけるＴＦＴの構造を説明する。
図１は、本発明のＴＦＴの一例を示す断面模式図である。基板１がプラスチックフィルムなどの可撓性基板の場合、基板１の少なくとも一方の面に絶縁層６を配し、その上にゲート電極２、ゲート絶縁膜３、アモルファス酸化物よりなる活性層４、障壁層７を積層して有し、障壁層７の上にソース電極５−１とドレイン電極５−２が設置される。
本構成は、下記の工程によって形成することができる。
活性層の上にパターニングされた障壁層を形成した後、フォトレジストを全面に塗布した後、現像して障壁層の存在する部分のレジストを除去し、障壁層面を露出させる。続いて、ソース電極及びドレイン電極層を蒸着により成膜し、その後、レジストを除去し、レジスト上の膜を剥離してパターニングされたソース電極及びドレイン電極が形成される、いわゆるリフトオフで形成する。あるいは、ゲート電極２、ゲート絶縁膜３、活性層４、障壁層７、ソース電極５−１及びドレイン電極５−２層全てをシャドーマスクでパターニングしても構わない。
【００４９】
図２は、従来のＴＦＴの例を示す断面模式図である。基板１がプラスチックフィルムなどの可撓性基板の場合、基板１の少なくとも一方の面に絶縁層６を配し、その上にゲート電極２、ゲート絶縁膜３、及び活性層２４を積層して有し、その表面にソース電極５−１とドレイン電極５−２が設置される。ソース電極５−１又はドレイン電極５−２の設置はリフトオフ法で行う。あるいは、ゲート電極２、ゲート絶縁膜３、活性層４、障壁層７、ソース電極５−１及びドレイン電極５−２層全てをシャドーマスクでパターニングしても構わない。
【００５０】
図３は、比較のＴＦＴの例を示す断面模式図である。図１の本発明のＴＦＴに比較して、障壁層１７が活性層の全面に渡って被覆されている。即ち、該構成では、障壁層がソース電極、ドレイン電極の存在する領域だけでなく、ソース電極とドレイン電極の間のチャネル部にも障壁層が配されている。
【００５１】
図４は、本発明のＴＦＴの一例を示す断面模式図であって、トップゲート型ＴＦＴの例である。基板１１がプラスチックフィルムなどの可撓性基板の場合、基板１１の少なくとも一方の面に絶縁層１６を配し、その上にソース電極１５−１とドレイン電極１５−２、アモルファス酸化物よりなる障壁層２７、活性層３４、ゲート絶縁膜１３、ゲート電極１２が積層して設置される。
【００５２】
図５は、従来のＴＦＴの例を示す断面模式図である。基板１１がプラスチックフィルムなどの可撓性基板の場合、基板１１の少なくとも一方の面に絶縁層１６を配し、その上にソース電極１５−１とドレイン電極１５−２、活性層３４、ゲート絶縁膜１３、ゲート電極１２が積層して設置される。
【００５３】
２．表示装置
本発明の電界効果型薄膜トランジスタは、液晶やＥＬ素子を用いた画像表示装置、特に平面薄型表示装置（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ：ＦＰＤ）に好ましく用いられる。より好ましくは、基板に有機プラスチックフィルムのような可撓性基板を用いたフレキシブル表示装置に用いられる。特に、本発明の電界効果型薄膜トランジスタは、移動度が高いことから有機ＥＬ素子を用いた表示装置、フレキシブル有機ＥＬ表示装置に最も好ましく用いられる。
【００５４】
（応用）
本発明のＴＦＴは、液晶やＥＬ素子を用いた画像表示装置、特にＦＰＤのスイッチング素子、駆動素子として用いることができる。特に、フレキシブルＦＰＤ装置のスイッチング素子、駆動素子として用いるのが適している。さらに本発明の電界効果型薄膜トランジスタを用いた表示装置は、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター、あるいは一般照明を含む広い分野で幅広い分野で応用される。
また、本発明のＴＦＴは、表示装置以外にも、有機プラスチックフィルムのような可撓性基板上に本発明の電界効果型薄膜トランジスタを形成し、ＩＣカードやＩＤタグなどに幅広く応用が可能である。
【実施例】
【００５５】
以下に、本発明の薄膜電界効果型トランジスタについて、実施例により説明するが、本発明はこれら実施例により何ら限定されるものではない。
【００５６】
実施例１
１．ＴＦＴ素子の作製
１）本発明のＴＦＴ素子１の作製
図１に示す構成のＴＦＴを下記により作製した。
厚さ０．５ｍｍのＮ型Ｓｉ基板（（株）ジェムコ製，抵抗率１Ωｃｍ〜３．５Ωｃｍ）を伝導型Ｎ型基板として用い、これをそのまま基板兼ゲート電極として用いた。
【００５７】
該基板の上に下記層を順に設置した。
ゲート絶縁膜：ＳｉＯ２をＲＦマグネトロンスパッタ真空蒸着法にて厚み１００ｎｍに設けた。ゲート絶縁膜ＳｉＯ２のパターニングには、スパッタ時にシャドウマスクを用いることにより行った。
活性層：ＩｎＧａＺｎＯ４の組成を有する多結晶焼結体をターゲットとして、ＲＦマグネトロンスパッタ真空蒸着法により、５０ｎｍのＩＧＺＯ膜を形成した。
活性層のパターニングは、スパッタ時にシャドウマスクを用いることにより行った。
障壁層：この上に、酸化ガリウム（Ｇａ２Ｏ３）をスパッタ法により設けた。厚みは１０ｎｍであった。障壁層のパターニングは、スパッタ時にシャドウマスクを用いることにより行った。
【００５８】
次いで、上記障壁層の上にパターニングされたソース電極及びドレイン電極としてアルミニウム（Ａｌ）を４００ｎｍの厚みに抵抗加熱蒸着（成膜温度：２５℃）にて、蒸着した。
ソース電極及びドレイン電極のパターニングはフォトリソグラフィー法により、障壁層の存在する部分以外をレジストで保護して、ソース電極及びドレイン電極を蒸着後、ソース電極及びドレイン電極をレジスト除去によって形成する、リフトオフ法によって行った。
形成されたチャネル長Ｌ＝２００μｍ、チャネル幅Ｗ＝１０００μｍであった。
【００５９】
２）本発明のＴＦＴ素子２の作製
本発明のＴＦＴ素子１の作製において、障壁層の酸化ガリウム（Ｇａ２Ｏ３）を酸化アルミニウム（Ａｌ２Ｏ３）に変更し、その他はＴＦＴ素子１の作製と全く同様にして、本発明のＴＦＴ素子２を作製した。
【００６０】
３）比較のＴＦＴ素子１の作製
本発明のＴＦＴ素子１の作製において、障壁層を除いた以外は同様にして、比較のＴＦＴ素子１を作製した。
【００６１】
４）比較のＴＦＴ素子２の作製
本発明のＴＦＴ素子１の作製において、障壁層を活性層の全面に渡って有すること以外は、ＴＦＴ素子１と同様の構成の比較のＴＦＴ素子２を作製した。図３に示される構成である。
【００６２】
２．性能評価
得られた各ＴＦＴ素子について、ソース電極を０（ゼロ）Ｖとして、飽和領域ドレイン電圧Ｖｄ＝＋１０Ｖ、ゲート電圧（Ｖｇ）：−１０Ｖ≦Ｖｇ≦＋１５ＶでのＴＦＴ伝達特性の測定を行い、ＴＦＴの性能を評価した。ＴＦＴ伝達特性の測定は、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用いて行った。各パラメータと本発明に於けるその定義は下記の通りである。
・ＴＦＴの閾値電圧（Ｖｔｈ）：Ｖｇを横軸にし、Ｉｓｄ（ソース・ドレイン間電流）の１／２乗を縦軸とするグラフを作製し、直線で外挿して、Ｉｓｄ＝０となるＶｇをＴＦＴの閾値電圧（Ｖｔｈ）として求めた（図６参照）。これは飽和領域でのＩｓｄ、Ｖｇ及びＶｔｈとが下記の式１に従うことによるものである。単位は［Ｖ］である。
Ｉｓｄ１／２  ∝（Ｗμ／２Ｌ）１／２（Ｖｇ−Ｖｔｈ）        （式１）
式中、Ｗはチャネル幅、Ｌはチャネル長、μは活性層の移動度を表す。
・ＯＮ電流（Ｉｏｎ）：Ｖｇ＝＋１５Ｖにおけるドレイン電流である。単位は［Ａ］である。
【００６３】
以上の測定結果から得られたＴＦＴ特性を表１に示した。
表１の結果より、本発明のＴＦＴはＶｔｈが正の値を示し、ノーマリーオフを有するＴＦＴ特性を示した（図６ａ参照）。
一方、比較例のＴＦＴ素子１では、本発明のＴＦＴと比較して、Ｖｔｈが負でありノーマリーオンである（図６ｂ参照）。
また、比較例のＴＦＴ素子２では、本発明のＴＦＴと比較して、活性層のチャネル部が障壁層の成膜時のダメージにより閾値が負方向に大きく変化し、ノーマリーオンの動作を示した。
【００６４】
【表１】
2010028021.tif 000002
【００６５】
実施例２
実施例１における無アルカリガラス基板の代わりに、ポリエチレンナフタレートフィルム（厚み１００μｍ）の両面に下記バリア機能を持つ絶縁層を有するバリア付きフイルムを用いて、その他は実施例１と同様にしてＴＦＴ素子を作製した。
【００６６】
絶縁層：ＳｉＯＮを５００ｎｍの厚みに蒸着した。ＳｉＯＮの蒸着にはＲＦマグネトロンスパッタリング蒸着法（スパッタリング条件：ターゲットＳｉ３Ｎ４、ＲＦパワー４００Ｗ、ガス流量Ａｒ／Ｏ２＝１２／５ｓｃｃｍ、成膜圧力０．４５Ｐａ）を用いた。
【００６７】
得られた素子について実施例１と同様に性能を評価した結果、実施例１と同様に閾値が正であるため、ノーマリーオフのＴＦＴ性能を示した。
【図面の簡単な説明】
【００６８】
【図１】本発明のＴＦＴ素子構造を示す断面模式図である。
【図２】従来のＴＦＴ素子構造を示す断面模式図である。
【図３】比較のＴＦＴ素子構造を示す断面模式図である。
【図４】本発明のトップゲート型ＴＦＴ素子構造を示す断面模式図である。
【図５】従来のトップゲート型ＴＦＴ素子構造を示す断面模式図である。
【図６】性能評価におけるＴＦＴの閾値電圧（Ｖｔｈ）の求め方を示すグラフの模式図である。横軸はゲート電圧（Ｖｇ）を表し、縦軸はＩｓｄ（ソース・ドレイン間電流）の１／２乗（Ｉｓｄ１／２）を表す。６ａ：ノーマリーオフ状態を示す。６ｂ：ノーマリーオン状態を示す。
【符号の説明】
【００６９】
１、１１：基板
２、１２：ゲート電極
３、１３：ゲート絶縁膜
４、２４、３４：活性層
７、１７、２７：障壁層
５−１、１５−１：ソース電極
５−２、１５−２：ドレイン電極
６、１６：絶縁層
【図１】
2010028021.tif 000003
【図２】
2010028021.tif 000004
【図３】
2010028021.tif 000005
【図４】
2010028021.tif 000006
【図５】
2010028021.tif 000007
【図６】
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