(57)【要約】      （修正有）【課題】信頼性の高いパワーモジュールを提供する。【解決手段】パワーモジュール１０は、半導体チップ２０で発生した熱を熱交換媒体に放出するためのベースプレート１１を備えている。ベースプレート１１と半導体チップ２０との間には、ダイパッド１２が介在している。ベースプレート１１の上に、複数の半導体チップ２０が搭載されている。複数の半導体チップ２０には、１つのＭＯＳＦＥＴとして機能する部分素子が内蔵されている。１つの半導体デバイスを複数の半導体チップ２０に分割することにより、ベースプレート１１の裏面（放熱面）の温度が均一化される。放熱面の温度が均一化されることにより、各半導体チップ２０の温度が低下して、信頼性が向上する。【選択図】図１
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【特許請求の範囲】
【請求項１】
裏面が放熱面であるベースプレートと、該ベースプレートの上面上に搭載された半導体素子とを備えたパワーモジュールであって、
前記半導体素子は、複数の部分素子に分割され、各部分素子が別個の半導体チップに、分離して配置されている、パワーモジュール。
【請求項２】
請求項１記載のパワーモジュールにおいて、
前記半導体素子が、４個以上の部分素子に分割されている、パワーモジュール。
【請求項３】
請求項１または２記載のパワーモジュールにおいて、
前記複数の半導体チップのうちベースプレート上における端部に位置するものと、ベースプレート端との間隔は、前記ベースプレートの厚み以上である、パワーモジュール。
【請求項４】
請求項１〜３のうちいずれか１つに記載のパワーモジュールにおいて、
各半導体チップ同士の間隔は、前記ベースプレートの厚みの１／２倍以上である、パワーモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを実装してなるパワーモジュールに関する。
【背景技術】
【０００２】
近年、電気自動車やハイブリッド車に、大電力のスイッチング素子を備えたパワーモジュールが用いられている。スイッチング素子として、たとえばＩＧＢＴやＦＥＴがある。特に、車載用のパワーモジュールは、小型化の要求のために、小面積で放熱機能の大きい冷却構造が求められる。
【０００３】
特許文献１のパワーモジュールでは、半導体チップが装着されるモジュール基板（ヒートシンク）が直接冷却液にさらされている。これにより、熱抵抗を低減し、冷却性能の向上を図っている。
【０００４】
【特許文献１】特開２００１−５０３４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、冷却水の冷却能は、環境や冷却液の性能の変化に伴い変化する。したがって、半導体素子の温度上昇に起因する性能悪化を防ぐためには、できるだけ余裕をもった冷却能力を確保する必要がある。
【０００６】
ところが、特許文献１の技術では、ヒートシンクの裏面（放熱面）から、できるだけ均一に放熱するための工夫がなされていない。そのために、パワーモジュールをハイブリッド車等に組み込んで使用すると、車の運転状況によっては、チップ温度が過上昇するおそれがある。そのために、十分な信頼性を確保することが困難であった。
【０００７】
本発明の目的は、パワーモジュールの放熱面における温度分布を均一化することにより、信頼性の高いパワーモジュールを提供することにある。
【課題を解決するための手段】
【０００８】
本発明のパワーモジュールは、裏面が放熱面であるベースプレートと、その上面上に搭載された半導体素子とを備えている。ここで、半半導体素子は、複数の部分素子に分割され、各部分素子が別個の半導体チップに分離して配置されている。つまり、各半導体チップには、単一の半導体素子として機能する複数の部分素子が内蔵されている。
【０００９】
従来のパワーモジュールにおいては、1つの半導体チップに複数の半導体素子が内蔵されているか、チップ全体で単一の半導体素子が構成されている。
しかしながら、上記いずれの場合においても、ベースプレートの裏面（放熱面）における半導体チップの中心付近の温度だけが高くなる。
それに対し、本発明では、半導体素子が、複数の半導体チップに、部分素子として分割して配置されているので、各部分素子の発熱が、互いに離間している複数の半導体チップからベースプレートの裏面（放熱面）に熱が伝わる。したがって、放熱面の裏面における温度が均一化される。その結果、各部分素子を内蔵した半導体チップの温度が、単一の半導体チップを配置したときの温度よりも低下する。よって、本発明により、信頼性の高いパワーモジュールが得られる。
【００１０】
共通の半導体素子を、４個以上の半導体チップに分割することにより、より顕著にチップ温度が低下することが確認されている。
ただし、各部分素子の温度は、分割数が大きくなるほど低くなるが、４個を超える数に分割しても、低下度合いは鈍化する。
【００１１】
ベースプレート上において端部に位置する半導体チップと、ベースプレート端との間隔が、ベースプレートの厚み以上であることが好ましい。また、各半導体チップ同士の間隔が、ベースプレートの厚みの１／２以上であることが好ましい。
【００１２】
原理的には、チップ間隔が広いほど、端部のチップとベースプレートの側端との間隔が広いほど、チップ温度は低下する。しかし、パワーモジュールの小型化の要請から、ベースプレートのサイズには制限がある。したがって、ベースプレートの大きさに依存して、上記２つの条件を満足させる適正範囲が定まる。そして、この適正範囲を満足させることにより、パワーモジュールの小型化を図りつつ、チップ温度を効果的に低減させることができる。
【発明の効果】
【００１３】
本発明のパワーモジュールによると、パワーモジュールの放熱面の温度を均一化させることにより、信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
−パワーモジュールの構造−
図１は、実施の形態におけるパワーモジュール１０の断面図である。本実施形態のパワーモジュール１０は、半導体チップ２０が搭載されたダイパッド１２と、ダイパッド１２の下方に配置されたベースプレート１１とを備えている。半導体チップ２０には、半導体素子であるＭＯＳＦＥＴが内蔵されている。ベースプレート１１は、ヒートシンクとして機能するものであり、その裏面が放熱面となっている。ただし、ベースプレート１１の下方に、フィン付きプレートなどが付設されていてもよい。
本実施の形態においては、半導体チップ２０に、ＭＯＳＦＥＴのみが内蔵されていることを前提としている。ただし、本発明は、各半導体チップにＭＯＳＦＥＴ以外の素子が内蔵されているものも含んでいる。
【００１５】
各半導体チップ２０の裏面電極２６は、ダイパッド１２に接合されている。ダイパッド１２は、ボンディングワイヤ１８を介して、外部の電極端子層（図示せず）に接続されている。各半導体チップ１１の上面には、制御用電極１３と、電力供給用電極１５とが設けられている。制御用電極１３は、後述するＭＯＳＦＥＴのゲート電極につながっている。電力供給用電極１５は、ＭＯＳＦＥＴのソース電極につながっている。制御用電極１３，電力供給用電極１５は、それぞれボンディングワイヤ１４，１６を介して、外部の電極端子層（図示せず）に接続されている。
【００１６】
図２は、半導体チップ２０に内蔵されている縦型ＭＯＳＦＥＴの部分素子３０の単位構造を示す断面図である。縦型ＭＯＳＦＥＴの部分素子３０は、半導体基板２５の上に形成されたバッファ層２４およびドリフト層２３を備えている。
【００１７】
半導体基板２５の本体部は、比較的高濃度のｎ型ドーパントを含んでいる。ドリフト層２３は、低濃度のｎ型（第１導電型）ドーパントを含んでいる。ドリフト層２３と半導体基板２５との間の領域はバッファ層２４であり、バッファ層２４は、半導体基板２５とドリフト層２３との中間濃度のｎ型ドーパントを含んでいる。
【００１８】
ドリフト層２３内には、ｐ型ドーパントを含むウェル２８が形成されている。また、ウェル２８内には、高濃度のｎ型ドーパントを含むソース領域２７が形成されている。
【００１９】
ドリフト層２３およびその周囲のウェル２８の上には、シリコン酸化膜からなるゲート絶縁膜２１が形成されている。ゲート絶縁膜２１の上には、Ａｌ／Ｎｉ／Ｔｉからなるゲート電極２２が形成されている。また、ソース領域２７およびウェル２８に跨って、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ膜からなるソース電極２９が形成されている。半導体基板２５の裏面には、Ｔｉ／Ａｌ／Ｔｉ／Ａｕからなるオーミック電極である裏面電極２６が形成されている。半導体基板２５はドレイン領域として機能し、裏面電極２６はドレイン電極として機能する。
【００２０】
縦型ＭＯＳＦＥＴの部分素子３０は、図１に示す単位構造の多数個を基板全面に形成して構成されている。そして、縦型ＭＯＳＦＥＴは、各半導体チップ２０に設けられた部分素子３０の各単位構造を電気的に並列に接続して構成される。部分素子３０中の各単位構造のゲート電極２２は、図１に示す制御用電極１３に接続されている。部分素子３０中の各単位構造のソース電極２９は、図１に示す電力供給用電極１５に接続されている。
【００２１】
したがって、制御用電極１３に供給される制御信号に応じて、各部分素子３０の各単位構造中のソース電極２９と裏面電極２６との間の電流が同時にオン・オフ制御される。これにより、縦型ＭＯＳＦＥＴは、大電力の供給を切り換えるスイッチング素子として機能する。
【００２２】
以上のように、複数の半導体チップ２０には、単一の半導体素子（パワートランジスタ）として機能する部分素子３０が内蔵されている。つまり、単一の半導体素子は、複数の部分素子３０に分割され、各部分素子３０がそれぞれ複数の半導体チップ２０に分離して配置されている。
ここで、本実施の形態では、各半導体チップ２０には、部分素子３０以外の素子は配置されていない。そこで、本実施の形態では、便宜上、半導体チップ２０と部分素子３０とを同義的に取り扱い、単一の半導体素子が複数の半導体チップ２０に分割されていると表現する。したがって、以下の説明では、本発明の基本構造であるこの構造を「分割チップ」と称する。
【００２３】
図３は、縦型ＭＯＳＦＥＴの部分素子３０の単位構造の別例を示す断面図である。図３において、図２に示す部材と同じ機能を有する部材は、図２と同じ符号を付している。
この例では、ゲート電極２２は、ドリフト層２３内に埋め込まれて、ウェル２８と側面で対向している。ゲート絶縁膜２１は、ゲート電極２２と、ドリフト層２３およびウェル２８との間に介在している。この別例において、他の部分の構造は、図２に示す通りである。
【００２４】
ベースプレート１１を構成する材料としては、アルミニウム，アルミニウム合金，Ｃｕ，Ｃｕ合金，ＡｌＮ，Ｍｏ，Ｗ，Ｃｕ／Ｍｏ／Ｃｕ構造体などがある。
ダイパッド１２を構成する材料としては、Ｃｕ．ＣｕＭｏ，ＣｕＷ，コバール，焼結Ａｌ合金などがある。
半導体チップ２０の基板材料としては、ＳｉＣ，ＧａＮ等のワイドバンドギャップ半導体材料や、Ｓｉ，ＧａＡｓなどがある。
【００２５】
−発明の効果−
図４（ａ），（ｂ）は、従来の単一チップと４分割チップとの放熱経路の相違を説明するための断面図である。図５（ａ），（ｂ）は、従来の単一チップと４分割チップとの放熱面における温度分布の相違を説明するための平面図である。
【００２６】
図４（ａ），（ｂ）に示すように、パワーデバイスの発熱は、ダイパッド１２を経てベースプレート１１の裏面まで、４５°程度の広がりをもって放熱される。このとき、ベースプレート１１の裏面（放熱面）では、図５（ａ）に示すような温度分布が生じる。つまり、半導体チップ２０中央部直下の領域Ｒa1がもっとも温度が高く、周辺の領域Ｒb1，Ｒc1，Ｒd2に向かうほど、温度が低くなる。
【００２７】
一方、４分割チップの場合、放熱面の中央部では、各チップからの放熱がオーバーラップする。したがって、図５（ｂ）に示すように、放熱面の広い領域Ｒa2ではほぼ均一な温度となる。そして、各半導体チップ２０の外側の領域Ｒb2，Ｒc2，Ｒd2で、温度がさらに低くなる。
その結果、放熱面における４分割チップの中央の領域Ｒa2の温度は、単一チップの領域Ｒa1，Ｒb1，Ｒc1，Ｒd1の平均の温度に低下する。つまり、４分割チップによって、効果的に放熱されることになる。以下、シミュレーション結果に基づいて、この効果を検証する。
【００２８】
図９は、単一チップにおける半導体チップおよびベースプレートの表面温度分布のシミュレーション結果を示す図である。図１０は、４分割チップにおける半導体チップおよびベースプレートの表面温度分布のシミュレーション結果を示す図である。ただし、これらのデータは、ベースプレート１１のサイズを１６×３２×ｔ２（ｍｍ）とし、ダイパッド１２のサイズを１６×３０×ｔ０．３（ｍｍ）とし、半導体チップ２０のサイズを８×８×ｔ０．４（ｍｍ）としている。また、半導体チップ２０の発熱量を１６０Ｗとし、ベースプレート１１の裏面（放熱面）の熱伝達率を２０Ｗ／ｍ２Ｋとし、周囲温度を２５℃としている。
【００２９】
図９に示す単一チップの場合、中央部Ｒ１１の温度は、３２０℃〜３５０℃である。中央部Ｒ１１に隣接する領域Ｒ１２の温度は、２９０℃〜３２０℃である。領域Ｒ１３の温度は２７０℃〜２９０℃、領域Ｒ１４の温度は２５０℃〜２７０℃、領域Ｒ１５の温度は２２０℃〜２５０℃、領域Ｒ１５の温度は２２０℃以下である。
【００３０】
図１０に示す４分割チップの場合、中央部Ｒ２１の温度は、８８℃〜９５℃である。中央部Ｒ２１に隣接する領域Ｒ２２の温度は、８５℃〜８８℃である。領域Ｒ２３の温度は８３℃〜８５℃、領域Ｒ２４の温度は７９℃〜８３℃、領域Ｒ２５の温度は７９℃以下である。
【００３１】
以上の結果から、本発明の分割チップにより、半導体チップ２０の温度も大きく低下することがわかる。つまり、本発明の分割チップによって、放熱面全体に均一な放熱が行われ、その結果、チップ温度が低下する。よって、パワーデバイスの発熱によって、チップ温度が過剰に上昇するのを有効に防ぐことができる。
【００３２】
以下においては、チップ温度についての測定結果から、半導体チップ２０の適正な分割数やレイアウトについて説明する。
【００３３】
−チップ分割数とチップ温度−
図６は、チップ表面温度のチップ分割数依存性をグラフで示す図である。同図において、横軸はチップ分割数を示し、縦軸はチップ表面温度（℃）を示している。図１１（ａ）〜（ｅ）は、図６のデータを得るために用いた半導体チップの配置状態を示す斜視図である。図１１（ａ）〜（ｅ）に示すように、半導体チップ２０を１個，２個，４個，８個，１６個配置したときの温度分布をシミュレーションにより算出している。
【００３４】
図６に示すように、単一チップではチップ温度が３５０℃に達するのに対し、２分割チップでは、チップ温度が１７０℃程度に低下している。よって、半導体チップ２０を２個に分割するだけでも、通常の使用状態では、十分な効果があることがわかる。
【００３５】
また、４分割チップでは、チップ温度が１００℃以下の９０℃程度まで低下している。したがって、半導体デバイスが通常の使用状態ではない過負荷の状態に陥った場合でも、余裕を持ってチップ温度の過上昇を防ぐことができる。
【００３６】
−チップレイアウトとチップ温度−
図７は、チップ温度のチップ間隔依存性をグラフで示す図である。同図において、横軸は、ベースプレート１１の厚みを１として規格化されたチップ間隔を示している。縦軸は、チップ間隔が０のときのチップ表面温度を１として規格化されたチップ表面温度を示している。半導体チップ２０の個数は４個としている。
【００３７】
図８は、半導体チップのベースプレート端からの距離に対するチップ温度の変化をグラフで示す図である。同図において、横軸は、ベースプレート１１の厚みを１として規格化されたチップ間隔を示している。縦軸は、ベースプレート端からの距離が０のときのチップ表面温度を１として規格化されたチップ表面温度を示している。半導体チップ２０の個数は４個としている。
【００３８】
図１２（ａ）〜（ｅ）は、図７，図８のデータを得るために用いた半導体チップの配置状態を示す斜視図である。ここでは、ベースプレート１１のサイズを上述の値（１６×３２×ｔ２（ｍｍ））に固定している。そして、図１２（ａ）〜（ｅ）に示すように、半導体チップ２０の配置状態を５種類に変えたときの温度分布をシミュレーションにより算出している。
【００３９】
図７に示すように、チップ間隔がべースプレート厚の１／２以上になると、チップ温度は、単一チップの場合（間隔０）の０．３以下になる。よって、チップ間隔は、ベースプレート厚の１／２以上であることが好ましい。
なお、図７では、チップ間隔がベースプレート厚の４以上になると、チップ温度は逆に上昇している。これは、半導体チップ２０がベースプレート端に近づきすぎることに起因するものと考えられる。ベースプレート１１が十分大きい場合には、チップ間隔がベースプレート厚の４以上であっても、チップ温度は低下していくはずである。
【００４０】
図８に示すように、半導体チップ２０のベースプレート端からの距離が、ベースプレート厚以上になると、チップ温度は、距離が０の場合の０．８７以下になる。よって、半導体チップ２０のベースプレート端からの距離は、ベースプレート厚以上であることが好ましい。
なお、図８では、この距離がベースプレート厚の３以上になると、チップ温度は逆に上昇する。これは、チップ間隔が近づきすぎることに起因するものと考えられる。ベースプレート１１が十分大きい場合には、半導体チップ２０のベースプレート端からの距離がベースプレート厚の３以上であっても、チップ温度は低下していくはずである。
【００４１】
なお、上記実施の形態では、半導体チップ２０を同じ大きさに分割したが、場所に応じて、分割された半導体チップの大きさを変えてもよい。たとえば、外方に位置する半導体チップ２０ほどチップサイズを大きくしてもよい。
【００４２】
また、上記実施の形態では、半導体チップ２０を矩形状に分割したが、他の形状であってもよい。たとえば、半導体チップ２０を正六角形に分割してもよい。
【００４３】
上記実施の形態では、半導体チップ２０に縦型ＭＯＳＦＥＴが形成されている場合について説明したが、本発明はこれに限定されるものではない。本発明の半導体チップ２０には、横型ＭＯＳＦＥＴ，ＩＧＢＴ，ダイオード，ＪＦＥＴ等が形成されていてもよい。
【００４４】
（他の実施の形態）
上記開示された本発明の実施の形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００４５】
本発明のパワーモジュールは、ＭＯＳＦＥＴ，ＩＧＢＴ，ダイオード，ＪＦＥＴ等を搭載した各種機器に利用することができる。
【図面の簡単な説明】
【００４６】
【図１】実施の形態におけるパワーモジュールの断面図である。
【図２】半導体チップに内蔵されている縦型ＭＯＳＦＥＴの部分素子の単位構造を示す断面図である。
【図３】縦型ＭＯＳＦＥＴの部分素子の単位構造の別例を示す断面図である。
【図４】（ａ），（ｂ）は、従来の単一チップと４分割チップとの放熱経路の相違を説明するための断面図である。
【図５】（ａ），（ｂ）は、従来の単一チップと４分割チップとの放熱面における温度分布の相違を説明するための平面図である。
【図６】チップ表面温度のチップ分割数依存性をグラフで示す図である。
【図７】チップ温度のチップ間隔依存性をグラフで示す図である。
【図８】半導体チップのベースプレート端からの距離に対するチップ温度の変化をグラフで示す図である。
【図９】単一チップにおける半導体チップおよびベースプレートの表面温度分布のシミュレーション結果を示す図である。
【図１０】４分割チップにおける半導体チップおよびベースプレートの表面温度分布のシミュレーション結果を示す図である。
【図１１】（ａ）〜（ｅ）は、図６のデータを得るために用いた半導体チップの配置状態を示す斜視図である。
【図１２】（ａ）〜（ｅ）は、図７，図８のデータを得るために用いた半導体チップの配置状態を示す斜視図である。
【符号の説明】
【００４７】
１０    パワーモジュール
１１    ベースプレート
１２    ダイパッド
１３    制御用電極
１４    ボンディングワイヤ
１５    電力供給用電極
１６    ボンディングワイヤ
１８    ボンディングワイヤ
２０    半導体チップ
２１    ゲート絶縁膜
２２    ゲート電極
２３    ドリフト層
２４    バッファ層
２５    半導体基板
２６    裏面電極
２７    ソース領域
２８    ウェル
２９    ソース電極
【図１】
2010118578.tif 000003
【図２】
2010118578.tif 000004
【図３】
2010118578.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2010118578.tif 000013
【図１２】
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