(57)【要約】【課題】  １層ポリシリコンプロセスで形成可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置を提供する。【解決手段】  メモリセルが、ｐ型半導体基板１の表面に形成した第１及び第２拡散領域２，３、第１及び第２拡散領域間の第１チャンネル領域４上にゲート絶縁膜５を介して分離して形成した第１及び第２ゲート電極６，７を備える第１メモリセルユニットＵ１と、ｎ型ウェル８の表面に形成した第３及び第４拡散領域９，１０、第３及び第４拡散領域間の第２チャンネル領域１１上にゲート絶縁膜５を介して形成した第３ゲート電極１２を備える第２メモリセルユニットＵ２と、第２チャンネル領域と電気的に接続する制御端子ＣＧを備え、第１〜第３ゲート電極が同一の電極材料層により形成され、第２及び第３ゲート電極が電気的に接続されて制御端子ＣＧと容量結合するフローティングゲートＦＧが形成されている。【選択図】        図１
2010045084.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲートを有するスプリットゲート構造の不揮発性メモリセルを備えてなる不揮発性半導体記憶装置であって、
前記メモリセルが、
半導体基板の表面に形成された前記半導体基板と逆導電型の第１拡散領域と第２拡散領域、及び、前記第１拡散領域と前記第２拡散領域間の第１チャンネル領域上にゲート絶縁膜を介して、前記第１拡散領域と前記第２拡散領域の離間方向に互いに分離して形成された前記第１拡散領域に近接する第１ゲート電極と前記第*２拡散領域に近接する第２ゲート電極を備えてなる第１メモリセルユニットと、
前記半導体基板と平面的に分離して形成された前記半導体基板と逆導電型のウェル領域、前記ウェル領域の表面に形成された前記半導体基板と同導電型の第３拡散領域と第４拡散領域、及び、前記第３拡散領域と前記第４拡散領域間の第２チャンネル領域上にゲート絶縁膜を介して形成された第３ゲート電極を備えてなる第２メモリセルユニットと、
前記ウェル領域を介して前記第２チャンネル領域と電気的に接続する制御端子と、を備えてなり、
前記第１ゲート電極と前記第２ゲート電極と前記第３ゲート電極が同一の電極材料層により形成され、
前記第２ゲート電極と前記第３ゲート電極が、電気的に接続されてフローティングゲートを形成し、
前記フローティングゲートが前記制御端子と容量結合していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２ゲート電極と前記第３ゲート電極が一体化して形成されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項３】
前記半導体基板、前記第３拡散領域、及び、前記第４拡散領域の導電型がｐ型であり、
前記ウェル領域、前記第１拡散領域、及び、前記第２拡散領域の導電型がｎ型であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１メモリセルユニットにおいて前記第１チャンネル領域と前記第２ゲート電極が上下に重なり合う面積が、前記第２メモリセルユニットにおいて前記第２チャンネル領域と前記第３ゲート電極が上下に重なり合う面積より小さいことを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１拡散領域が前記第３拡散領域と前記第４拡散領域の何れか一方と電気的に接続していることを特徴とする請求項１〜４の何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、より具体的には、メモリセルを構成するトランジスタのフローティングゲートへの電荷注入をソース側から行うソースサイド注入型の不揮発性メモリセルを備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
フローティングゲート型のトランジスタを備えた不揮発性メモリセルの書き込み方式として、ドレイン・ソース間に印加した書き込み電圧の高電位側（ドレイン側）からフローティングゲートへホットエレクトロン注入を行う従来のホットエレクトロン注入方式と、低電位側（ソース側）からフローティングゲートへホットエレクトロン注入を行うソースサイド注入方式があり、何れも周知の書き込み方式であるが、ソースサイド注入方式の方が、従来のホットエレクトロン注入方式と比べて電子の注入効率が約３桁高く、高速書き込みが実現できるという利点がある。
【０００３】
ソースサイド注入方式の書き込みを実現する不揮発性メモリセルの構造は、１対のソース・ドレイン不純物拡散層間に形成されたチャンネル領域に、ドレイン側に形成された第１ゲート電極とソース側に形成された第２ゲート電極が直列に配置されたスプリットゲート構造を有している（例えば、下記特許文献１参照）。
【０００４】
一般的には、図１３に示すように、１層目のポリシリコンでフローティングゲートとなる第１ゲート電極を形成後に、酸化膜を堆積し、その上に２層目のポリシリコンを堆積し、これをフォトリソグラフィにより第２ゲート電極を形成する。このとき、第１ゲート電極と第２ゲート電極はオーバーラップさせた構造になっており、各ゲート電極間のソース・ドレイン方向の間隔は、第１ゲート電極と第２ゲート電極間の酸化膜の膜厚で規定される。
【０００５】
【特許文献１】特許２８６２４３４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１３に示すような２層ポリシリコンを用いた不揮発性メモリセルでは、ポリシリコンを１層しか用いないロジック回路と同一半導体基板上に混載する場合、不揮発性メモリセルを形成するために２層目のポリシリコンを形成する工程が必要となるため当該混載装置の製造コストが高騰する。このため、スプリットゲート構造の不揮発性メモリセルを、１層ポリシリコンの標準的なロジックＣＭＯＳプロセスを用いて形成することが望まれる。しかし、第２ゲート電極を第１ゲート電極の側壁に形成するメモリセル構造を採用すると（上記特許文献１参照）、第１ゲート電極の側壁に導電体のストリンガーが残り、隣接するメモリセル間で第２ゲート電極が短絡する虞があるため、この導電体のストリンガーを取り除くためにプロセス工程が複雑になるという新たな問題が生じる。
【０００７】
更に、第２ゲート電極を第１ゲート電極の側壁に形成せずに、第１ゲート電極と同じ１層目ポリシリコンで形成する場合には、第１ゲート電極と第２ゲート電極間のソース・ドレイン方向の間隔は、両電極間の酸化膜の膜厚で規定されずに、１層目ポリシリコンの最小加工寸法で規定されるため、第１ゲート電極の側壁に形成する場合に比べて広がってしまい、ソース・ドレイン間を流れる読み出し時の電流を十分に確保することが困難となる。
【０００８】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、１層ポリシリコンＣＭＯＳプロセスで形成可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、フローティングゲートを有するスプリットゲート構造の不揮発性メモリセルを備えてなる不揮発性半導体記憶装置であって、前記メモリセルが、半導体基板の表面に形成された前記半導体基板と逆導電型の第１拡散領域と第２拡散領域、及び、前記第１拡散領域と前記第２拡散領域間の第１チャンネル領域上にゲート絶縁膜を介して、前記第１拡散領域と前記第２拡散領域の離間方向に互いに分離して形成された前記第１拡散領域に近接する第１ゲート電極と前記第２拡散領域に近接する第２ゲート電極を備えてなる第１メモリセルユニットと、前記半導体基板と平面的に分離して形成された前記半導体基板と逆導電型のウェル領域、前記ウェル領域の表面に形成された前記半導体基板と同導電型の第３拡散領域と第４拡散領域、及び、前記第３拡散領域と前記第４拡散領域間の第２チャンネル領域上にゲート絶縁膜を介して形成された第３ゲート電極を備えてなる第２メモリセルユニットと、前記ウェル領域を介して前記第２チャンネル領域と電気的に接続する制御端子と、を備えてなり、前記第１ゲート電極と前記第２ゲート電極と前記第３ゲート電極が同一の電極材料層により形成され、前記第２ゲート電極と前記第３ゲート電極が電気的に接続されてフローティングゲートを形成し、前記フローティングゲートが前記制御端子と容量結合していることを第１の特徴とする。
【００１０】
本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、更に、前記第２ゲート電極と前記第３ゲート電極が一体化して形成されていることを第２の特徴とする。
【００１１】
本発明に係る不揮発性半導体記憶装置は、上記第１または第２の特徴に加えて、更に、前記半導体基板、前記第３拡散領域、及び、前記第４拡散領域の導電型がｐ型であり、
前記ウェル領域、前記第１拡散領域、及び、前記第２拡散領域の導電型がｎ型であることを第３の特徴とする。
【００１２】
本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加えて、更に、前記第１メモリセルユニットにおいて前記第１チャンネル領域と前記第２ゲート電極が上下に重なり合う面積が、前記第２メモリセルユニットにおいて前記第２チャンネル領域と前記第３ゲート電極が上下に重なり合う面積より小さいことを第４の特徴とする。
【００１３】
本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加えて、更に、前記第１拡散領域が前記第３拡散領域と前記第４拡散領域の何れか一方と電気的に接続していることを第５の特徴とする。
【００１４】
上記第１乃至第５の特徴の不揮発性半導体記憶装置によれば、第１ゲート電極が補助ゲート、第２ゲート電極と第３ゲート電極がフローティングゲート、制御端子が制御ゲート、第１拡散領域が書き込み時のソース、第２拡散領域が書き込み時のドレイン、第３拡散領域と第４拡散領域が読み出し時のソースとドレインの一方と他方となるソースサイド注入方式のスプリットゲート型不揮発性メモリセルを１層ポリシリコンプロセスで形成できる。また、１層ポリシリコンプロセスで形成できることから、不揮発性半導体記憶装置とロジック回路を同一半導体基板上に混載した複合型半導体装置が、通常のロッジク製造プロセスを用いて容易に実現できる。
【００１５】
また、書き込み動作時のフローティングゲートへの電荷（ホットエレクトロン）注入では、第１メモリセルユニットを、読み出し動作では、第２メモリセルユニットを、夫々使い分けるので、第１ゲート電極と第２ゲート電極間の間隔が広くても、読み出し電流の低下が問題にならず、読み出し電流を第２メモリセルユニットで確保することができる。
【００１６】
第１ゲート電極と第２ゲート電極を同じ電極材料層（１層目ポリシリコン層）で形成できるので、上記従来技術の第１ゲート電極の側壁に導電体のストリンガーが残るという問題も回避される。
【００１７】
更に、制御端子と第２チャンネル領域が前記ウェル領域を介して電気的に接続する構成であることから、フローティングゲートと制御端子間の容量結合が、第２メモリセルユニットにおける第２チャンネル領域と第３ゲート電極間のゲート絶縁膜を介して形成されるＭＯＳ容量結合によって実現できるため、当該容量結合を構成するために別途第１及び第２メモリセルユニット以外の構造を設ける必要がなく、メモリセルの小型化が図れる。
【００１８】
特に、第２の特徴の不揮発性半導体記憶装置によれば、第２ゲート電極と第３ゲート電極間の電気的接続が他の配線層を使用せずに済むため、第１メモリセルユニットと第２メモリセルユニットと近接させて形成でき、メモリセルの半導体基板上での占有面積を小さくでき、メモリセルを多数設ける場合の製造コストを低減できる。
【００１９】
更に、第３の特徴の不揮発性半導体記憶装置によれば、フローティングゲートと制御端子間の容量結合が、ｎ型ウェル上にＭＯＳキャパシタとして形成され、制御端子が当該ｎ型ウェルと電気的に接続することになるため、正電圧を印加することが可能となる。つまり、フローティングゲートと制御端子間の容量結合が、ｐ型ウェル上のＭＯＳキャパシタとして形成された場合には、読み出し時に使用する第２メモリセルユニットがｎチャンネルＭＯＳトランジスタとなるが、制御端子となるｐ型ウェルに正電圧を印加すると、第２メモリセルユニットのソース及びドレインをより高電圧に設定しない限り、ソース及びドレインに対して、順方向バイアス状態となり、正電圧印加によるフローティングゲートと制御端子間の容量結合が取れず、負電圧の使用が必要となるところ、第３の特徴の不揮発性半導体記憶装置では、ソース及びドレインに対して順方向バイアス状態となることなく正電圧を使用でき、周辺回路との信号レベルの整合性が良くなる。
【００２０】
更に、第４の特徴の不揮発性半導体記憶装置によれば、制御端子から見たフローティングゲートに対する容量結合比を高くできるため、書き込み動作時及び読み出し動作時に制御端子に印加する電圧振幅を低電圧化できるため、各動作における低消費電力化、使用するトランジスタ構造の低耐圧化が図れる。
【００２１】
更に、第５の特徴の不揮発性半導体記憶装置によれば、書き込み動作に使用する第１メモリセルユニットのソースと読み出し動作に使用する第２メモリセルユニットのソースを共通にでき、メモリセルへのソース電位の供給が簡略化できる。
【発明を実施するための最良の形態】
【００２２】
次に、本発明に係る不揮発性半導体記憶装置について、その特徴となるメモリセルの構造、メモリ動作の手順及び原理、及び、製造方法について、図面を参照して説明する。
【００２３】
〈メモリセル構造〉
図１に示すように、本発明に係る不揮発性半導体記憶装置に使用されるメモリセル（以下、「本メモリセル」と称す）は、主として２つのメモリセルユニット、第１メモリセルユニットＵ１、第２メモリセルユニットＵ２により構成される。図１は、本メモリセルの平面構造を模式的に示す平面図であり、図２（Ａ）は、図１のＸ１−Ｘ１’断面での本メモリセルの断面構造を模式的に示す断面図であり、図２（Ｂ）は、図１のＸ２−Ｘ２’断面での本メモリセルの断面構造を模式的に示す断面図であり、図２（Ｃ）は、図１のＹ−Ｙ’断面での本メモリセルの断面構造を模式的に示す断面図である。また、図３は、本メモリセルの等価回路図である。
【００２４】
第１メモリセルユニットＵ１は、図１及び図２（Ａ），（Ｃ）に示すように、スプリットゲート構造のｎチャンネルＭＯＳトランジスタであり、ｐ型半導体基板（ｐ型ウェル）１の表面に形成されたｎ型不純物拡散層からなるソース領域２（第１拡散領域に相当）及びドレイン領域３（第２拡散領域に相当）、及び、ソース及びドレイン領域２，３間の第１チャンネル領域４上にゲート酸化膜５を介して、ソース及びドレイン領域２，３の離間方向（図１中のＸ方向）に互いに分離して形成されたソース領域２に近接する第１ゲート電極６とドレイン領域３に近接する第２ゲート電極７を備えて構成される。
【００２５】
第２メモリセルユニットＵ２は、図１及び図２（Ｂ），（Ｃ）に示すように、単一ゲート構造のｐチャンネルＭＯＳトランジスタであり、ｐ型ウェル１とは平面的に分離して形成されたｎ型ウェル８の表面に形成されたｐ型不純物拡散層からなるソース領域９（第３拡散領域に相当）及びドレイン領域１０（第４拡散領域に相当）、及び、ソース及びドレイン領域９，１０間の第２チャンネル領域１１上にゲート酸化膜５を介して形成された第３ゲート電極１２を備えて構成される。
【００２６】
更に、第２メモリセルユニットＵ２は、ｎ型ウェル８の表面に、ソース及びドレイン領域９，１０と平面的に分離して、ｎ型ウェル８より高濃度のｎ型不純物拡散層からなるコンタクト領域１３を備える。
【００２７】
第１メモリセルユニットＵ１のソース及びドレイン領域２，３と第１チャンネル領域４からなる第１活性領域の周囲、第２メモリセルユニットＵ２のソース及びドレイン領域９，１０と第２チャンネル領域１０からなる第２活性領域の周囲、及び、第２メモリセルユニットＵ２のコンタクト領域１３の周囲は、夫々素子分離領域（フィールド酸化膜）１４で囲まれ、第１活性領域、第２活性領域、及び、コンタクト領域１３は、素子分離領域１４により相互に分離されている。
【００２８】
第１〜第３ゲート電極６，７，１２は夫々同一層のポリシリコン膜で形成され、更に、第２及び第３ゲート電極７，１２は、１つのゲート電極パターンに加工され一体化して形成されて、相互に電気的に接続してフローティングゲートＦＧを構成している。また、第１ゲート電極６は、第１メモリセルユニットＵ１のスプリットゲート構造のｎチャンネルＭＯＳトランジスタの補助ゲートＳＧとして、書き込み動作時に第１メモリセルユニットＵ１を活性化して選択する機能を有する。
【００２９】
各メモリセルユニットＵ１、Ｕ２のゲート酸化膜５は同じ膜厚で、本メモリセルの周辺に形成されるロジック回路（本メモリセルを駆動する回路を含む）に使用するＭＯＳトランジスタのゲート酸化膜と同じ膜厚（例えば、８０ｎｍ）である（例えば、８０ｎｍ）。また、第１メモリセルユニットＵ１のスプリットゲート構造の第１及び第２ゲート電極６，７の間の間隔は、上記ポリシリコン膜の加工精度で規定され、例えば、９０ｎｍである。
【００３０】
各メモリセルユニットＵ１、Ｕ２の各ゲート電極の上部には、層間絶縁膜１５が堆積され、層間絶縁膜１５を貫通するコンタクト孔に充填されたコンタクト材料１６〜２１が、夫々、第１メモリセルユニットＵ１の第１ゲート電極６、ソース及びドレイン領域２，３、第２メモリセルユニットＵ２のソース及びドレイン領域９，１０、コンタクト領域１３と、層間絶縁膜１５上の夫々と接続するメタル電極２２〜２７との間を接続するように形成されている。尚、図１中では、メタル電極２２〜２７の図示は省略されているが、第１メモリセルユニットＵ１のソース領域２と第２メモリセルユニットＵ２のソース領域９の夫々と接続するメタル電極２３，２５が、層間絶縁膜１５上のメタル配線によって電気的に接続され、両メモリセルユニットＵ１，Ｕ２に共通のソース電極Ｓを構成している。
【００３１】
メタル電極２７は、コンタクト領域１３及びｎ型ウェル８を介して第２メモリセルユニットＵ２の第２チャンネル領域１１と電気的に接続し、第２チャンネル領域１１上のゲート酸化膜５を介して第３ゲート電極１２（フローティングゲートＦＧ）と容量結合し、第１メモリセルユニットＵ１のスプリットゲート構造のｎチャンネルＭＯＳトランジスタ、及び、第２メモリセルユニットＵ２の単一ゲート構造のｐチャンネルＭＯＳトランジスタの各フローティングゲートＦＧと容量結合して、各フローティングゲートＦＧの電位を制御する制御ゲートＣＧとして機能する。
【００３２】
また、メタル電極２２は、第１ゲート電極６と接続して、上述の如く補助ゲートＳＧとして機能し、メタル電極２４は、第１メモリセルユニットＵ１のスプリットゲート構造のｎチャンネルＭＯＳトランジスタのドレイン領域３と接続し、書き込み・消去動作時のドレイン電極Ｄ１として機能し、メタル電極２６は、第２メモリセルユニットＵ２の単一ゲート構造のｎチャンネルＭＯＳトランジスタのドレイン領域１０と接続し、読み出し動作時のドレイン電極Ｄ２として機能する。
【００３３】
〈メモリ動作の手順及び原理〉
次に、本メモリセルの書き込み、消去、読み出しの各メモリ動作における動作手順及び動作原理について、図１〜図４を参照して説明する。図４は、各メモリ動作における本メモリセルの各電極への電圧印加条件を動作別に示す一覧表である。
【００３４】
１．書き込み動作
書き込み時には、図４に示すように、ソース電極Ｓを接地し、ドレイン電極Ｄ１に高電圧（例えば、＋５Ｖ）、制御ゲートＣＧに高電圧（例えば、＋１０Ｖ）を印加することにより、制御ゲートＣＧと第２メモリセルユニットＵ２のＭＯＳキャパシタを介して容量結合している第２ゲート電極７（フローティングゲートＦＧ）の電位が上昇し、第１チャンネル領域４の第２ゲート電極７の直下部分を強い反転状態にし、当該強反転領域を、ドレイン領域３の延長領域とする。この状態において、補助ゲートＳＧに第１ゲート電極６の閾値電圧Ｖｔｈ程度の電圧（例えば、＋０．８Ｖ）を印加すると、ソース領域２から反転した第１チャンネル領域４の第１ゲート電極６の直下部分を介して、第２ゲート電極７（フローティングゲートＦＧ）へホットエレクトロンが注入され、ソースサイド注入により書き込みが実行される。これにより、フローティングゲートＦＧの電子の蓄積量が増加して、読み出し用の第２メモリセルユニットＵ２のｐチャンネルＭＯＳトランジスタの閾値電圧（負電圧）が上昇する（閾値電圧の絶対値は低下する）。容量結合比の調整により、ホットエレクトロン注入前（消去状態）の第２メモリセルユニットＵ２のｎ型ウェル８とフローティングゲートＦＧを同電位に設定すると、ホットエレクトロン注入によって、書き込み状態でのフローティングゲートＦＧの電位が、第２メモリセルユニットＵ２のｎ型ウェル８より負電位となる。尚、書き込み時には、第２メモリセルユニットＵ２のｐチャンネルＭＯＳトランジスタは、ＭＯＳキャパシタとして使用するので、不要な電流消費を回避するために、ドレイン電極Ｄ２は接地するかフローティング状態にする。
【００３５】
２．消去動作
消去時には、図４に示すように、制御ゲートＣＧと補助ゲートＳＧを接地し、ソース電極Ｓをフローティング状態にし、ドレイン電極Ｄ１に高電圧（例えば、＋１０Ｖ）を印加することにより、制御ゲートＣＧと第２ゲート電極７（フローティングゲートＦＧ）とドレイン電極Ｄ１の相互間の容量分圧により、ドレイン電極Ｄ１と第２ゲート電極７間に高電位差が発生し、フローティングゲートＦＧからドレイン電極Ｄ１へ、ＦＮ（ファウラー・ノルドハイム）トンネリング現象、或いは、バンド−バンド間トンネリング現象に起因する電流によってフローティングゲートＦＧに蓄積されている電子が引き抜かれる。これにより、フローティングゲートＦＧの電子の蓄積量が減少して、読み出し用の第２メモリセルユニットＵ２のｐチャンネルＭＯＳトランジスタの閾値電圧（負電圧）が低下する（閾値電圧の絶対値は上昇する）。尚、消去時には、第２メモリセルユニットＵ２のｐチャンネルＭＯＳトランジスタは、ＭＯＳキャパシタとして使用するので、不要な電流消費を回避するために、ドレイン電極Ｄ２は接地するかフローティング状態にする。
【００３６】
３．読み出し動作
読み出し動作では、第２メモリセルユニットＵ２のｐチャンネルＭＯＳトランジスタが使用され、第１メモリセルユニットＵ１のスプリットゲート構造のｎチャンネルＭＯＳトランジスタは使用されない。読み出し時には、図４に示すように、ソース電極Ｓに第１読み出し電圧（例えば、周辺回路の電源電圧Ｖｃｃ、例えば、＋３Ｖ）を、制御ゲートＣＧに読み出しゲート電圧（例えば、電源電圧Ｖｃｃ）を、ドレイン電極Ｄ２に第１読み出し電圧より低電圧の第２読み出しドレイン電圧（例えば、＋２Ｖ）を夫々印加し、ソース電極Ｓからドレイン電極Ｄ２に流れる電流量により、フローティングゲートＦＧ中の電子蓄積量の違いを判別して、書き込み状態か消去状態を判別する。つまり、消去状態では、フローティングゲートＦＧが制御ゲートＣＧと同電位となってソース電極Ｓとの電位差がなくなり上記電流量が小さく（或いは、電流が流れず）、逆に、書き込み状態ではフローティングゲートＦＧが制御ゲートＣＧより負電位となってソース電極Ｓに対しても負電位となり上記電流量が大きくなるため、当該２つの電流量を、例えば、当該２つの電流量の中間値の参照値と比較することにより、書き込み状態か消去状態を判別できる。
【００３７】
尚、上記各メモリ動作における各電極に印加する電圧は、本メモリセルの周辺回路で生成されるが、メモリ動作別の印加電圧値の発生及び制御等に係る回路は、従来のスプリットゲート構造のメモリセルを備えた不揮発性半導体記憶装置の公知の回路構成が利用可能である。これらの回路構成は、本発明の特徴部分ではないので、詳細な説明は割愛する。
【００３８】
〈製造方法〉
次に、本メモリセルの製造方法について、図５〜図１２を参照して説明する。図５〜図１２は、本メモリセルの製造工程の工程１〜工程８における本メモリセルの断面構造を模式的に示す工程断面図であり、各図の（Ａ）〜（Ｃ）は、夫々、図１のＸ１−Ｘ１’断面、図１のＸ２−Ｘ２’断面、及び、図１のＹ−Ｙ’断面における断面構造を模式的に示している。本メモリセルの製造方法を大まかに８つの工程（工程１〜工程８）に分割して説明する。尚、各工程１〜８は、通常のシリコン半導体製造プロセス（１層ポリシリコンＣＭＯＳプロセス）に従っており、イオン注入条件、成膜条件、エッチング条件等の詳細な製造条件については、適宜適正な条件を使用すれば良く、本実施形態では説明は省略する。
【００３９】
先ず、図５に示す工程１において、所定の導電型（ｐ型、ｎ型または真性型）の半導体基板３０を所定のパターンに沿ってエッチングして溝部を形成し、形成した溝部にシリコン酸化膜を埋め込み、素子分離領域１４を形成する。素子分離領域１４により、各メモリセルユニットＵ１、Ｕ２の各活性領域及びコンタクト領域１３の形成領域が画定される。尚、図５において、素子分離領域１４に囲まれた活性領域における半導体基板３０の表面に犠牲酸化膜が図示されているが、各工程１〜８中の更に細分化された詳細な工程の説明は、説明の簡単化のため省略する。
【００４０】
次に、図６に示す工程２において、フォトリソグラフィ技術により第２メモリセルユニットＵ２の形成領域をマスクするレジストパターン３１を半導体基板３０上に形成し、ｐ型不純物をイオン注入し、第１メモリセルユニットＵ１の形成領域にｐ型半導体基板（ｐ型ウェル）１を形成する。このとき、周辺回路のｎチャンネルＭＯＳトランジスタの形成領域にもｐ型ウェルが同時に形成される。
【００４１】
次に、図７に示す工程３において、フォトリソグラフィ技術により第１メモリセルユニットＵ１の形成領域をマスクするレジストパターン３２をｐ型ウェル１上に形成し、ｐ型ウェル１の形成されていない半導体基板３０にｎ型不純物をイオン注入し、第２メモリセルユニットＵ２の形成領域にｎ型ウェル８を形成する。このとき、周辺回路のｐチャンネルＭＯＳトランジスタの形成領域にもｎ型ウェルが同時に形成される。
【００４２】
次に、図８に示す工程４において、ｐ型ウェル１及びｎ型ウェル８の表面に熱酸化等によりゲート酸化膜５を形成し、引き続いて、第１〜第３ゲート電極６，７，１２となる同一層のポリシリコン膜３３を全面に堆積する。
【００４３】
次に、図９に示す工程５において、フォトリソグラフィ技術によりポリシリコン膜３３の上部にゲート電極パターンのレジストパターン（図示せず）を形成した後、当該レジストパターンに覆われていないポリシリコン膜３３をエッチング除去し、第１〜第３ゲート電極６，７，１２を夫々形成する。この結果、第１メモリセルユニットＵ１の形成領域には、第１及び第２ゲート電極６，７が形成され、第２メモリセルユニットＵ２の形成領域には、第３ゲート電極１２が形成される。尚、図８に示すように、第２及び第３ゲート電極７，１２は、１つのゲート電極パターンに加工され、一体化したフローティングゲートＦＧが形成される。
【００４４】
次に、図１０に示す工程６において、フォトリソグラフィ技術により第１メモリセルユニットＵ１の第１及び第２ゲート電極６，７の間の間隙、第２メモリセルユニットＵ２の第２活性領域、及び、周辺回路のｐチャンネルＭＯＳトランジスタの形成領域をマスクするレジストパターン３４を形成し、ｎ型不純物をイオン注入し、第１メモリセルユニットＵ１のソース及びドレイン領域２，３、第２メモリセルユニットＵ２のコンタクト領域１３を形成する。このとき、周辺回路のｎチャンネルＭＯＳトランジスタのソース及びドレイン領域が同時に形成される。
【００４５】
次に、図１１に示す工程７において、フォトリソグラフィ技術により第１メモリセルユニットＵ１の形成領域、第２メモリセルユニットＵ２のコンタクト領域１３、及び、周辺回路のｎチャンネルＭＯＳトランジスタの形成領域をマスクするレジストパターン３５を形成し、ｐ型不純物をイオン注入し、第２メモリセルユニットＵ２のソース及びドレイン領域９，１０と周辺回路のｐチャンネルＭＯＳトランジスタのソース及びドレイン領域を同時に形成する。
【００４６】
次に、図１２に示す工程８において、層間絶縁膜１５を堆積し、その後は、通常のシリコン半導体製造プロセスの工程に従って、コンタクト孔を形成して、コンタクト材料１６〜２１を充填し、メタル電極２２〜２７を含むメタル配線等を形成して、本メモリセルを有する不揮発性半導体記憶装置が形成される。
【００４７】
〈別実施形態〉
以下に、本メモリセルの別実施形態について説明する。
【００４８】
〈１〉上記実施形態では、第１及び第２メモリセルユニットＵ１，Ｕ２の各ＭＯＳトランジスタのソース領域２，９がメタル電極２３，２５を介して電気的に接続されている構成を例示したが、各ソース領域のメタル電極２３，２５を電気的に接続せずに、独立した第１ソース電極と第２ソース電極としても構わない。
【００４９】
また、上記実施形態では、第１及び第２メモリセルユニットＵ１，Ｕ２の各ＭＯＳトランジスタのソース領域２，９を電気的に接続するのに代えて、第１メモリセルユニットＵ１のソース領域２と第２メモリセルユニットＵ２のドレイン領域１０を電気的に接続しても構わない。この場合、書き込み時と読み出し時でメモリセルのソース及びドレインの関係が逆転するだけである。
【００５０】
〈２〉上記実施形態では、本メモリセルは単体の場合のメモリセル構造、メモリ動作、製造方法を説明した、本メモリセルを複数配置してメモリセルアレイを構成する場合においても、メモリセルアレイにおけるメモリセル構造、メモリ動作、製造方法は、上述したものと同じである。メモリ動作については、メモリセルアレイからメモリ動作対象のメモリセルを選択して、選択したメモリセルに対して、図４に例示した電圧を各電極に印加するようにして、選択されないメモリセルに対しては、図４に例示した電圧を印加しないようにする必要がある。メモリセルの選択・非選択については、従来のスプリットゲート構造の不揮発性メモリセルを備えた不揮発性半導体記憶装置と同様に扱えば良い。
【産業上の利用可能性】
【００５１】
本発明は、メモリセルを構成するトランジスタのフローティングゲートへの電荷注入をソース側から行うソースサイド注入型の不揮発性メモリセルを備えた不揮発性半導体記憶装置に利用可能であり、特に、ロッジク回路を同一半導体基板上に混載した１層ポリシリコンＣＭＯＳプロセスで形成可能な不揮発性半導体記憶装置に有用である。
【図面の簡単な説明】
【００５２】
【図１】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの平面構造を模式的に示す平面図
【図２】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの断面構造を模式的に示す断面図
【図３】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの等価回路図
【図４】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの書き込み、消去、読み出しの各動作における電圧印加条件を示す一覧表
【図５】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程１における断面構造を模式的に示す工程断面図
【図６】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程２における断面構造を模式的に示す工程断面図
【図７】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程３における断面構造を模式的に示す工程断面図
【図８】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程４における断面構造を模式的に示す工程断面図
【図９】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程５における断面構造を模式的に示す工程断面図
【図１０】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程６における断面構造を模式的に示す工程断面図
【図１１】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程７における断面構造を模式的に示す工程断面図
【図１２】本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程８における断面構造を模式的に示す工程断面図
【図１３】２層ポリシリコンを使用するスプリットゲート構造の不揮発性メモリセルの断面構造を模式的に示す断面図
【符号の説明】
【００５３】
１：      ｐ型半導体基板（ｐ型ウェル）
２：      ソース領域（第１拡散領域）
３：      ドレイン領域（第２拡散領域）
４：      第１チャンネル領域
５：      ゲート酸化膜（ゲート絶縁膜）
６：      第１ゲート電極
７：      第２ゲート電極
８：      ｎ型ウェル
９：      ソース領域（第３拡散領域）
１０：    ドレイン領域（第４拡散領域）
１１：    第２チャンネル領域
１２：    第３ゲート電極
１３：    コンタクト領域
１４：    素子分離領域
１５：    層間絶縁膜
１６〜２１：  コンタクト材料
２２〜２７：  メタル電極
３０：    半導体基板
３１，３２，３４，３５：  レジストパターン
３３：    ポリシリコン膜
ＣＧ：    制御ゲート
ＦＧ：    フローティングゲート
ＳＧ：    補助ゲート
Ｄ１：    書き込み・消去動作時のドレイン電極
Ｄ２：    読み出し動作時のドレイン電極
Ｓ：      ソース電極
Ｕ１：    第１メモリセルユニット
Ｕ２：    第２メモリセルユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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