(57)【要約】【課題】容易にＡ／Ｄ変換装置の入出力特性を補正することができる補正信号生成装置およびＡ／Ｄ変換装置を提供する。【解決手段】アナログ入力電圧の大きさに応じた遅延時間を検出する第１の段数検出回路と、アナログ入力電圧の電圧レベルをシフトさせたアナログ電圧を出力するレベルシフト回路と、レベルシフト回路によって電圧レベルがシフトされたアナログ電圧の大きさに応じた遅延時間を検出する第２の段数検出回路と、予め定められたアナログ基準電圧の大きさに応じた遅延時間を検出する第３の段数検出回路と、第１の段数検出回路の検出結果と第２の段数検出回路の検出結果との差に応じたタイミングで、第１の段数検出回路と第３の段数検出回路との検出結果を保持し、第１の段数検出回路の検出結果と第３の段数検出回路の検出結果の差を補正信号として出力する補正信号出力回路と、を備える。【選択図】図１
2010239305.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力電圧から得られるデジタル信号を補正するための補正信号を生成する補正信号生成装置であって、
前記アナログ入力電圧の大きさに応じた遅延時間で第１のパルス信号を遅延させる遅延ユニットを複数段接続した第１のパルス遅延回路と、前記第１のパルス信号が前記第１のパルス遅延回路内の遅延ユニットを通過した段数を検出する第１のパルス通過段数検出回路とを有する第１の段数検出回路と、
前記アナログ入力電圧の電圧レベルをシフトさせたアナログ電圧を出力するレベルシフト回路と、
前記レベルシフト回路によって電圧レベルがシフトされたアナログ電圧の大きさに応じた遅延時間で第２のパルス信号を遅延させる遅延ユニットを複数段接続した第２のパルス遅延回路と、前記第２のパルス信号が前記第２のパルス遅延回路内の遅延ユニットを通過した段数を検出する第２のパルス通過段数検出回路とを有する第２の段数検出回路と、
予め定められた電圧値であるアナログ基準電圧の大きさに応じた遅延時間で第３のパルス信号を遅延させる遅延ユニットを複数段接続した第３のパルス遅延回路と、前記第３のパルス信号が前記第３のパルス遅延回路内の遅延ユニットを通過した段数を検出する第３のパルス通過段数検出回路とを有する第３の段数検出回路と、
前記第１の段数検出回路が検出した遅延ユニットの通過段数と前記第２の段数検出回路が検出した遅延ユニットの通過段数との段数差に応じたタイミングで、前記第１の段数検出回路と前記第３の段数検出回路が検出した遅延ユニットの通過段数を保持し、保持した前記第１の段数検出回路の段数と前記第３の段数検出回路の段数の差を補正信号として出力する補正信号出力回路と、
を備えることを特徴とする補正信号生成装置。
【請求項２】
前記補正信号出力回路は、
前記第１の段数検出回路が検出した遅延ユニットの通過段数と前記第２の段数検出回路が検出した遅延ユニットの通過段数との段数差が、予め定められた段数差となるタイミングで、前記第１の段数検出回路が検出した遅延ユニットの通過段数を保持する、
ことを特徴とする請求項１に記載の補正信号生成装置。
【請求項３】
アナログ入力電圧をデジタル信号に変換するＡ／Ｄ変換装置であって、
前記アナログ入力電圧の大きさに応じた遅延時間で第４のパルス信号を遅延させる遅延ユニットを複数段接続した第４のパルス遅延回路と、前記第４のパルス信号が前記第４のパルス遅延回路内の遅延ユニットを所定時間に通過した段数を検出する第４のパルス通過段数検出回路とを有する第４の段数検出回路と、
予め定められた第２の電圧値である第２のアナログ基準電圧の大きさに応じた遅延時間で第５のパルス信号を遅延させる遅延ユニットを複数段接続した第５のパルス遅延回路と、前記第５のパルス信号が前記第５のパルス遅延回路内の遅延ユニットを前記所定時間に通過した段数を検出する第５のパルス通過段数検出回路とを有する第５の段数検出回路と、
前記第４の段数検出回路が検出した遅延ユニットの通過段数から、前記第５の段数検出回路が検出した遅延ユニットの通過段数を減算し、該減算した遅延ユニットの通過段数を、デジタル信号として出力する出力回路と、
請求項１に記載の補正信号生成装置と、
前記補正信号生成装置から出力された補正信号に基づいて、前記出力回路から出力されたデジタル信号を補正し、該補正したデジタル信号を出力する補正回路と、
を備えることを特徴とするＡ／Ｄ変換装置。
【請求項４】
前記補正回路は、
前記補正信号生成装置から出力された補正信号と、前記出力回路から出力されたデジタル信号とを加算平均し、該加算平均したデジタル信号を出力する、
ことを特徴とする請求項３に記載のＡ／Ｄ変換装置。
【請求項５】
前記第２のアナログ基準電圧と請求項１に記載のアナログ基準電圧とが同一である、
ことを特徴とする請求項３に記載のＡ／Ｄ変換装置。
【請求項６】
前記第２のアナログ基準電圧と請求項１に記載のアナログ基準電圧と前記アナログ入力電圧とが同一である場合に、前記第５の段数検出回路が検出する遅延ユニットの通過段数が、前記補正信号出力回路で保持した前記第３の段数検出回路の段数と、略同一になるように前記所定時間を設定するタイマー回路、
を更に備えることを特徴とする請求項３に記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換装置の直線性を補正するための補正信号を出力する補正信号生成装置、および該補正信号を用いて直線性を補正するＡ／Ｄ変換装置に関する。
【背景技術】
【０００２】
従来、簡単な構成で高分解能のデジタル値が得られるＡ／Ｄ変換装置として、図９に示す構成のものが知られている（特許文献１参照）。
図９のＡ／Ｄ変換装置３００において、パルス遅延回路８１は、それぞれが各種ゲート回路からなる複数の遅延ユニット（ＮＡＮＤ１，ＢＵＦ１，・・・，ＢＵＦ１５）をリング状に接続した構成を有し、この各遅延ユニットの電源電圧として、Ａ／Ｄ変換の対象となるアナログ入力信号（電圧）Ｖｉｎが供給される。
このパルス遅延回路８１に周回パルスＳＰを入力すると、周回パルスＳＰは各遅延ユニットを上記電源電圧に応じた遅延時間を持って順次通過し、パルス遅延回路８１内を周回する。
周回パルスＳＰが通過した遅延ユニットの段数は、遅延ユニットの遅延時間、すなわち、電源電圧として供給されたアナログ入力信号Ｖｉｎによって決まる。パルス通過段数検出回路８２は、この段数（および周回数）を検出する。
ラッチ＆エンコーダ８３は、周回パルスＳＰの入力が開始してからＡ／Ｄ変換のサンプリング時間が経過した後にラッチパルスＬＰが入力されるタイミングでパルス通過段数検出回路８２の検出結果を取り込み、その時の周回パルスＳＰの通過段数をエンコードした値を、Ａ／Ｄ変換後のデジタル値Ｃｏｕｔとして出力する。
【０００３】
ここで、上記のＡ／Ｄ変換装置３００では、遅延ユニットの遅延時間と電源電圧の関係が一次関数で表せないため、アナログ入力信号ＶｉｎとＡ／Ｄ変換の結果であるデジタル値Ｃｏｕｔとの関係を示す入出力特性が曲線になってしまう。そこで、入出力特性を理想的な直線に近づける方法として、予めＡ／Ｄ変換の対象であるアナログ入力信号の電圧範囲を複数の領域に分割してＡ／Ｄ変換の結果を得ておく。そして、得られたＡ／Ｄ変換結果の値同士を直線で結んだ近似式を求めておき、この近似式より得られる座標点から実際にＡ／Ｄ変換してられたデジタル値を補正することが提案されている（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２５９９０７号公報
【特許文献２】特開２００４−２７４１５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、Ａ／Ｄ変換後のデータを近似補正するための変換式を求めるためには、多数の基準電圧を実際にＡ／Ｄ変換し、各基準電圧に対応した座標点でのＡ／Ｄ変換データを求め、求められた多数のＡ／Ｄ変換データを用いて変換式を設定する必要があったため、変換式を設定するのが煩雑であるという問題がある。
【０００６】
本発明は、上記の課題認識に基づいてなされたものであり、Ａ／Ｄ変換装置の入出力特性を補正する補正信号を生成することによって、多数の基準電圧を実際にＡ／Ｄ変換することなく、容易にＡ／Ｄ変換装置の入出力特性を補正することができる補正信号生成装置を提供することを目的としている。
また、この補正信号を用いてＡ／Ｄ変換後のデジタル値を補正することによって、理想的な直線に近い入出力特性が得られるＡ／Ｄ変換装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、本発明の補正信号生成装置は、アナログ入力電圧から得られるデジタル信号を補正するための補正信号を生成する補正信号生成装置であって、前記アナログ入力電圧の大きさに応じた遅延時間で第１のパルス信号を遅延させる遅延ユニットを複数段接続した第１のパルス遅延回路と、前記第１のパルス信号が前記第１のパルス遅延回路内の遅延ユニットを通過した段数を検出する第１のパルス通過段数検出回路とを有する第１の段数検出回路と、前記アナログ入力電圧の電圧レベルをシフトさせたアナログ電圧を出力するレベルシフト回路と、前記レベルシフト回路によって電圧レベルがシフトされたアナログ電圧の大きさに応じた遅延時間で第２のパルス信号を遅延させる遅延ユニットを複数段接続した第２のパルス遅延回路と、前記第２のパルス信号が前記第２のパルス遅延回路内の遅延ユニットを通過した段数を検出する第２のパルス通過段数検出回路とを有する第２の段数検出回路と、予め定められた電圧値であるアナログ基準電圧の大きさに応じた遅延時間で第３のパルス信号を遅延させる遅延ユニットを複数段接続した第３のパルス遅延回路と、前記第３のパルス信号が前記第３のパルス遅延回路内の遅延ユニットを通過した段数を検出する第３のパルス通過段数検出回路とを有する第３の段数検出回路と、前記第１の段数検出回路が検出した遅延ユニットの通過段数と前記第２の段数検出回路が検出した遅延ユニットの通過段数との段数差に応じたタイミングで、前記第１の段数検出回路と前記第３の段数検出回路が検出した遅延ユニットの通過段数を保持し、保持した前記第１の段数検出回路の段数と前記第３の段数検出回路の段数の差を補正信号として出力する補正信号出力回路と、を備えることを特徴とする。
【０００８】
また、本発明の前記補正信号出力回路は、前記第１の段数検出回路が検出した遅延ユニットの通過段数と前記第２の段数検出回路が検出した遅延ユニットの通過段数との段数差が、予め定められた段数差となるタイミングで、前記第１の段数検出回路が検出した遅延ユニットの通過段数を保持する、ことを特徴とする。
【０００９】
また、本発明のＡ／Ｄ変換装置は、アナログ入力電圧をデジタル信号に変換するＡ／Ｄ変換装置であって、前記アナログ入力電圧の大きさに応じた遅延時間で第４のパルス信号を遅延させる遅延ユニットを複数段接続した第４のパルス遅延回路と、前記第４のパルス信号が前記第４のパルス遅延回路内の遅延ユニットを所定時間に通過した段数を検出する第４のパルス通過段数検出回路とを有する第４の段数検出回路と、予め定められた第２の電圧値である第２のアナログ基準電圧の大きさに応じた遅延時間で第５のパルス信号を遅延させる遅延ユニットを複数段接続した第５のパルス遅延回路と、前記第５のパルス信号が前記第５のパルス遅延回路内の遅延ユニットを前記所定時間に通過した段数を検出する第５のパルス通過段数検出回路とを有する第５の段数検出回路と、前記第４の段数検出回路が検出した遅延ユニットの通過段数から、前記第５の段数検出回路が検出した遅延ユニットの通過段数を減算し、該減算した遅延ユニットの通過段数を、デジタル信号として出力する出力回路と、前記補正信号生成装置と、前記補正信号生成装置から出力された補正信号に基づいて、前記出力回路から出力されたデジタル信号を補正し、該補正したデジタル信号を出力する補正回路と、を備えることを特徴とする。
【００１０】
また、本発明の前記補正回路は、前記補正信号生成装置から出力された補正信号と、前記出力回路から出力されたデジタル信号とを加算平均し、該加算平均したデジタル信号を出力する、ことを特徴とする。
【００１１】
また、本発明のＡ／Ｄ変換装置は、前記第２のアナログ基準電圧と前記アナログ基準電圧とが同一である、ことを特徴とする。
【００１２】
また、本発明のＡ／Ｄ変換装置は、前記第２のアナログ基準電圧と前記アナログ基準電圧と前記アナログ入力電圧とが同一である場合に、前記第５の段数検出回路が検出する遅延ユニットの通過段数が、前記補正信号出力回路で保持した前記第３の段数検出回路の段数と、略同一になるように前記所定時間を設定するタイマー回路、を更に備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、Ａ／Ｄ変換装置の入出力特性の曲がり（非直線性）を補正するための補正信号を生成する補正信号生成装置を提供することができ、この補正信号に基づいてＡ／Ｄ変換後のデジタル信号出力値を補正することによって、従来のＡ／Ｄ変換装置の入出力特性を理想的な直線に近い特性に容易に変換することができるという効果が得られる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態による補正信号生成装置の構成を示したブロック図である。
【図２】本発明の実施形態による補正信号生成装置における処理手順を示したフローチャートである。
【図３】本発明の実施形態による補正信号生成装置の入出力特性の一例を示したグラフである。
【図４】本発明の実施形態による補正信号生成装置の入出力特性の詳細例を示したグラフである。
【図５】本発明の実施形態によるＡ／Ｄ変換装置の構成を示したブロック図である。
【図６】本発明の実施形態による補正信号生成装置における処理手順を示したフローチャートである。
【図７】本発明の実施形態によるＡ／Ｄ変換装置の入出力特性の一例を示したグラフである。
【図８】本発明の実施形態によるＡ／Ｄ変換装置の入出力特性の詳細例を示したグラフである。
【図９】従来のＡ／Ｄ変換装置の構成を示したブロック図である。
【発明を実施するための形態】
【００１５】
＜第１実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本実施形態による補正信号生成装置の構成を示したブロック図である。図１において、補正信号生成装置１００は、段数検出回路１、レベルシフト回路２、段数検出回路３、補正信号出力回路４、段数検出回路５から構成される。また、段数検出回路１は、パルス遅延回路１１、パルス通過段数検出回路１２から構成される。段数検出回路３は、パルス遅延回路３１、パルス通過段数検出回路３２から構成される。補正信号出力回路４は、出力段数比較回路４１、ラッチ＆エンコーダ４２、基準信号出力回路４３、出力回路４４から構成される。段数検出回路５は、パルス遅延回路５１、パルス通過段数検出回路５２から構成される。
【００１６】
段数検出回路１は、アナログ入力電圧Ｖｉｎの電圧レベル（電圧値）に応じた周回パルスＳＰの遅延時間を表す信号を出力する。
パルス遅延回路１１は、電源電圧に応じた遅延量を持った１６段のゲート回路（以下、「遅延ユニット」という）がリング状に接続された構成を有し、この構成により周回パルスＳＰを周回させるリングディレイライン（ＲＤＬ）である。
初段の遅延ユニットＮＡＮＤ１は、一方の入力端子に周回パルスＳＰを入力し、もう一方の入力端子に１６段目の遅延ユニットＢＵＦ１５の出力を入力して、パルス遅延回路１１が動作している時は常に１６段目の遅延ユニットＢＵＦ１５の出力を論理反転するゲート回路（例えば、否定論理積回路：ＮＡＮＤゲート）で構成されている。
また、２段目の遅延ユニットＢＵＦ１から１６段目の遅延ユニットＢＵＦ１５は、入力端子に入力された値を出力端子に出力するゲート回路（例えば、否定回路：ＮＯＴゲートを２段接続したバッファ回路）で構成されている。
【００１７】
遅延ユニット（ＮＡＮＤ１，ＢＵＦ１，・・・，ＢＵＦ１５）には、アナログ入力電圧Ｖｉｎが電源電圧として印加される。各遅延ユニットは、それぞれ前段の遅延ユニットから入力された周回パルスＳＰを電源電圧（アナログ入力電圧Ｖｉｎ）の電圧レベルに応じた遅延時間をもって次段の遅延ユニットに出力する。リング状に接続された各遅延ユニットが同様に動作し、周回パルスＳＰが前段から後段の遅延ユニットへ順次伝達されることにより、周回パルスＳＰがパルス遅延回路１１内を周回する。
【００１８】
周回パルスＳＰがパルス遅延回路１１内を周回する過程を具体的に説明すると次の通りである。
周回パルスＳＰが初段の遅延ユニットＮＡＮＤ１の一方の入力端子に入力されていない時（周回パルスＳＰが“Ｌ”レベルの時）、遅延ユニットＮＡＮＤ１の出力端子は、もう一方の入力端子の入力によらず、“Ｈ”レベルになり、２段目の遅延ユニットＢＵＦ１以降の各遅延ユニットの出力端子も“Ｈ”レベルになる。
【００１９】
周回パルスＳＰが遅延ユニットＮＡＮＤ１の一方の入力端子に入力される（周回パルスＳＰが“Ｈ”レベルになる）と、遅延ユニットＮＡＮＤ１の出力端子は、もう一方の入力端子に最終段の遅延ユニットＢＵＦ１５から出力された“Ｈ”レベルが入力されているため、周回パルスＳＰの入力によって電源電圧（アナログ入力電圧Ｖｉｎ）の電圧レベルに応じた遅延時間をもって“Ｌ”レベルに切り替わる。その後、２段目の遅延ユニットＢＵＦ１以降の各遅延ユニットの出力端子も電源電圧（アナログ入力電圧Ｖｉｎ）の電圧レベルに応じた遅延時間をもって順次“Ｌ”レベルに切り替わる。
【００２０】
最終段の遅延ユニットＢＵＦ１５の出力端子が“Ｌ”レベルに切り替わると、初段の遅延ユニットＮＡＮＤ１の出力端子は、入力端子に最終段の遅延ユニットＢＵＦ１５の出力が入力されているため、電源電圧（アナログ入力電圧Ｖｉｎ）の電圧レベルに応じた遅延時間をもって“Ｈ”レベルに切り替わる。その後、２段目の遅延ユニットＢＵＦ１以降の各遅延ユニットの出力端子も電源電圧（アナログ入力電圧Ｖｉｎ）の電圧レベルに応じた遅延時間をもって順次“Ｈ”レベルに切り替わる。
【００２１】
最終段の遅延ユニットＢＵＦ１５の出力端子が“Ｈ”レベルに切り替わると、次の周回で初段の遅延ユニットＮＡＮＤ１の出力端子が“Ｌ”レベルに切り替わる。その後、２段目の遅延ユニットＢＵＦ１以降の各遅延ユニットの出力端子も順次“Ｌ”レベルに切り替わる。
以降、周回パルスＳＰが入力されている間、最終段の遅延ユニットＢＵＦ１５の出力端子の切り替わりで初段の遅延ユニットＮＡＮＤ１から、遅延ユニット（ＢＵＦ１，・・・，ＢＵＦ１５）の出力端子が、順次逆の出力レベルに切り替わるという動作が繰り返し行われ、その結果、周回パルスＳＰがパルス遅延回路１１内を周回し続けることとなる。
【００２２】
各遅延ユニットの入力端子レベルが切り替わってから出力端子レベルが切り替わるまでの遅延時間は、各遅延ユニットの電源電圧であるアナログ入力電圧Ｖｉｎに応じた時間であるため、ある所定の時間内にパルス遅延回路１１内を周回する周回パルスＳＰが通過する遅延ユニットの段数は、アナログ入力電圧Ｖｉｎに依存することとなる。
【００２３】
パルス通過段数検出回路１２は、周回パルスＳＰがパルス遅延回路１１内の遅延ユニットを通過した段数を検出する回路である。
パルス通過段数検出回路１２には、パルス遅延回路１１の各遅延ユニットの出力信号が入力される。
パルス通過段数検出回路１２は、パルス遅延回路１１内の１６段目の遅延ユニットＢＵＦ１５の出力端子が“Ｈ”レベルから“Ｌ”レベル、または“Ｌ”レベルから“Ｈ”レベルに切り替わる回数をカウンタがカウントした結果を８ビットのカウント値として出力するとともに、パルス遅延回路１１の１６段の各遅延ユニットから入力された“Ｈ”レベルまたは“Ｌ”レベルのそれぞれの状態を表す１６ビットのデータを出力する。
【００２４】
ここでパルス通過段数検出回路１２から出力される上記の８ビットのカウント値と１６ビットのデータは、周回パルスＳＰがパルス遅延回路１１内を何周周回して何段目の遅延ユニットまで進んだかを示している。
例えば、上記カウント値が４回であり、５段目の遅延ユニットＢＵＦ４の出力が“Ｌ”レベル、６段目の遅延ユニットＢＵＦ５の出力が“Ｈ”レベルであった場合、遅延ユニットを通過した段数は、１６段×４回＋５段＝６９段となる。
このように、段数検出回路１は、周回パルスＳＰが、アナログ入力電圧Ｖｉｎを電源電圧とするパルス遅延回路１１内の遅延ユニットを通過した段数を、８ビット＋１６ビットのデジタルデータ（以下、「第１の通過段数データ」という）として出力する。
【００２５】
レベルシフト回路２は、アナログ入力電圧Ｖｉｎを予め定められた一定の微少な電圧値（ΔＶｉｎ）だけレベルシフトさせたレベルシフト電圧（Ｖｉｎ−ΔＶｉｎ）を出力する。このレベルシフト電圧は、段数検出回路３における遅延ユニットの電源電圧となる。
なお、本実施形態では、レベルシフト電圧を、アナログ入力電圧Ｖｉｎよりも予め定められた一定の微少な電圧値ΔＶｉｎだけ小さい電圧としているが、レベルシフト電圧を、アナログ入力電圧Ｖｉｎよりも予め定められた一定の微少な電圧値ΔＶｉｎだけ大きい電圧（Ｖｉｎ＋ΔＶｉｎ）としてもよい。
【００２６】
段数検出回路３は、レベルシフト回路２からのレベルシフト電圧Ｖｉｎ−ΔＶｉｎの電圧レベルに応じて、周回パルスＳＰが周回する遅延ユニットの通過段数を、８ビット＋１６ビットのデジタルデータ（以下、「第２の通過段数データ」という）として出力する。なお、段数検出回路３は、パルス遅延回路３１の電源電圧がレベルシフト電圧Ｖｉｎ−ΔＶｉｎとなっている以外は、段数検出回路１と同じ構成であり、同様の動作をする。
従って、段数検出回路１が出力する第１の通過段数データと、段数検出回路３が出力する第２の通過段数データとは、予め定められた一定の微少な電圧値（ΔＶｉｎ）による遅延ユニットの通過段数に相当する値だけ異なる。
【００２７】
段数検出回路５は、予め定められた一定の電圧レベルであるアナログ基準電圧Ｖｒｅｆの電圧レベルに応じて、周回パルスＳＰが周回する遅延ユニットの通過段数を、８ビット＋１６ビットのデジタルデータ（以下、「第３の通過段数データ」という）として出力する。なお、段数検出回路５は、パルス遅延回路５１の電源電圧がアナログ基準電圧Ｖｒｅｆとなっている以外は、段数検出回路１および段数検出回路３と同じ構成であり、同様の動作をする。
【００２８】
補正信号出力回路４は、第１の通過段数データと、第２の通過段数データとの差が予め定められた値となったタイミングで、第１の通過段数データと第３の通過段数データの差を補正信号として出力する。
具体的に説明すると、出力段数比較回路４１は、段数検出回路１から出力される第１の通過段数データと、段数検出回路３から出力される第２の通過段数データとの差を比較し、その差が予め定められた差（遅延ユニットの通過段数の差）となったときに、ラッチパルスＬＰを出力する。このラッチパルスＬＰは、ラッチ＆エンコーダ４２が第１の通過段数データを、基準信号出力回路４３が第３の通過段数データをそれぞれ保持（ラッチ）するタイミングを表す。
【００２９】
ラッチ＆エンコーダ４２は、出力段数比較回路４１から入力されたラッチパルスＬＰのタイミングで第１の通過段数データをラッチし、このラッチした第１の通過段数データを１２ビットのデジタル信号にエンコードした後に、検出信号として出力する。
【００３０】
基準信号出力回路４３は、出力段数比較回路４１から入力されたラッチパルスＬＰのタイミングで第３の通過段数データをラッチし、このラッチした第３の通過段数データを１２ビットのデジタル信号にエンコードした後に、基準信号として出力する。なお、基準信号出力回路４３は、ラッチするデジタル信号が第３の通過段数データとなっている以外は、ラッチ＆エンコーダ４２と同じ構成であり、同様の動作をする。
【００３１】
出力回路４４は、ラッチ＆エンコーダ４２が出力した検出信号から、基準信号出力回路４３が出力した基準信号を減算し、この減算した信号を補正信号として出力する。
【００３２】
なお、本実施形態の補正信号生成装置１００において、アナログ基準電圧Ｖｒｅｆの電圧レベル（一定の電圧値）には特別な制限はないが、アナログ入力電圧Ｖｉｎの入力電圧範囲の最小電圧値と同一、または近い電圧レベルにアナログ基準電圧Ｖｒｅｆを設定することが望ましい。何故なら、このアナログ基準電圧Ｖｒｅｆの電圧レベルは、本実施形態の補正信号生成装置１００がアナログ入力電圧Ｖｉｎに応じて出力する補正信号の基準となる電圧であり、このアナログ基準電圧Ｖｒｅｆの電圧レベルによって、補正信号の原点（アナログ入力電圧Ｖｉｎがアナログ基準電圧Ｖｒｅｆと同じ電圧レベルであるときの出力データが“０”となる点：後述する図３および図７におけるグラフの原点）を決定することができ、このアナログ基準電圧Ｖｒｅｆの電圧レベルをアナログ入力電圧Ｖｉｎの入力電圧範囲の最小電圧値に近づけるほどアナログ入力電圧Ｖｉｎの入力電圧範囲を広く確保できるからである。尚、以降の説明においては、アナログ基準電圧Ｖｒｅｆの電圧レベルが、アナログ入力電圧Ｖｉｎの入力電圧範囲の最小電圧値であるとして説明する。また、以降の説明においては、「アナログ基準電圧Ｖｒｅｆの電圧レベルを基準とする」ことを、「原点基準とする」ということとする。
【００３３】
次に、補正信号生成装置の処理手順について説明する。図２は、本実施形態による補正信号生成装置１００における処理手順を示したフローチャートである。
【００３４】
まず、ステップＳ１において、パルス遅延回路１１およびレベルシフト回路２にアナログ入力電圧Ｖｉｎが入力される。このことにより、パルス遅延回路３１にはレベルシフト電圧Ｖｉｎ−ΔＶｉｎが入力される。また、パルス遅延回路５１には、アナログ基準電圧Ｖｒｅｆが入力される。
【００３５】
続いて、ステップＳ２において、パルス遅延回路１１、パルス遅延回路３１、およびパルス遅延回路５１に周回パルスＳＰが入力される。このことにより、周回パルスＳＰは、パルス遅延回路１１とパルス遅延回路３１とパルス遅延回路５１とでそれぞれ異なる遅延時間（パルス遅延回路１１はアナログ入力電圧Ｖｉｎの電圧レベルに応じた遅延時間、パルス遅延回路３１はレベルシフト電圧Ｖｉｎ−ΔＶｉｎの電圧レベルに応じた遅延時間、パルス遅延回路５１はアナログ基準電圧Ｖｒｅｆの電圧レベルに応じた遅延時間）で、それぞれの遅延ユニットを周回する。そして、パルス通過段数検出回路１２、パルス通過段数検出回路３２、およびパルス通過段数検出回路５２は、周回パルスＳＰがそれぞれの遅延ユニットを通過する段数を検出し、それぞれ、第１の通過段数データ、第２の通過段数データ、および第３の通過段数データとして出力する。
【００３６】
続いて、出力段数比較回路４１は、ステップＳ３において、パルス通過段数検出回路１２とパルス通過段数検出回路３２から出力された第１の通過段数データと第２の通過段数データとの差（遅延ユニットの通過段数の差）を比較し、その差が予め設定された値（設定値）となったか否かを判断する。通過段数データの差が設定値となった場合は、ステップＳ４において、ラッチ＆エンコーダ４２が第１の通過段数データを、基準信号出力回路４３が第３の通過段数データをラッチするためのラッチパルスＬＰを出力段数比較回路４１が出力する。また、通過段数データの差が設定値となっていない場合は、ステップＳ３を繰り返す。
【００３７】
続いて、ステップＳ５において、ラッチ＆エンコーダ４２は、出力段数比較回路４１から入力されたラッチパルスＬＰに従って、第１の通過段数データをラッチして、１２ビットのデジタル信号にエンコードし、検出信号として出力する。また、ステップＳ５において、基準信号出力回路４３は、出力段数比較回路４１から入力されたラッチパルスＬＰに従って、第３の通過段数データをラッチして、１２ビットの基準信号にエンコードして出力する。
【００３８】
続いて、ステップＳ６において、出力回路４４は、ラッチ＆エンコーダ４２から出力された検出信号から、基準信号出力回路４３から出力された基準信号を減算した補正信号を出力して、処理を完了する。
【００３９】
次に、上述した構成による補正信号生成装置の入出力特性について説明する。図３は、本実施形態による補正信号生成装置１００の入出力特性の一例を、図９に示した従来の補正前のＡ／Ｄ変換装置３００の入出力特性の一例と共に示したグラフである。図３において、Ｘ軸はアナログ入力電圧Ｖｉｎを示し、Ｙ軸は補正信号生成装置１００および従来のＡ／Ｄ変換装置３００から出力されるデジタル信号を示す。また、図３において、Ａ１曲線は、補正信号生成装置１００の入出力特性（補正信号）、Ｂ１曲線は、従来のＡ／Ｄ変換装置３００の入出力特性（図９におけるデジタル値Ｃｏｕｔ）を表している。また、図３に示したＣ１直線は、Ａ１曲線の補正信号とＢ１曲線のデジタル値Ｃｏｕｔを加算平均したデータを表している。
【００４０】
図３に示すように、従来のＡ／Ｄ変換装置３００の入出力特性は、アナログ入力電圧Ｖｉｎに応じた直線ではなく、Ｂ１曲線に示すような曲線である。これは、アナログ入力電圧Ｖｉｎの電圧レベルの変化に対して、一定時間にパルス遅延回路８１内を周回する周回パルスＳＰが通過する遅延ユニットの段数の変化が少なくなるため、出力されるデジタル値Ｃｏｕｔの変化が小さくなるからである。
【００４１】
また、本実施形態による補正信号生成装置１００の入出力特性は、Ａ１曲線に示すように従来のＡ／Ｄ変換装置３００の入出力特性に対して、曲がる方向が逆の特性となっている。これは、補正信号生成装置１００では、アナログ入力電圧Ｖｉｎとレベルシフト電圧Ｖｉｎ−ΔＶｉｎとの差である一定の電圧レベル（ΔＶｉｎ）に対するパルス遅延回路１１内を周回する周回パルスＳＰが通過する遅延ユニットの段数の差（ΔＣｏｕｔ）を一定にすることによって、入力電圧に対する微小な電圧範囲における傾き（レベルシフト電圧Ｖｉｎ−ΔＶｉｎからアナログ入力電圧Ｖｉｎにかけての傾き）を一定にし、従来のＡ／Ｄ変換装置３００の入出力特性Ｂ１の傾きが小さくなる程、ラッチパルスＬＰを出力するタイミングを遅く（サンプリング時間を長く）しているからである。
【００４２】
ここで、補正信号生成装置１００の入出力特性について、図４を用いて更に詳しく説明する。図４において、Ｄ直線は、一定の傾きａ＿Ｄ（ΔＣｏｕｔ／ΔＶｉｎ）を表している。また、Ｂ１＿Ｖｉｎ４曲線は、従来のＡ／Ｄ変換装置３００において、サンプリング時間を、アナログ入力電圧Ｖｉｎ＝Ｖｉｎ４のときに傾きがａ＿Ｄになる時間としたときの入出力特性を原点基準とした曲線である。同様にＢ１＿Ｖｉｎ３曲線は、従来のＡ／Ｄ変換装置３００において、サンプリング時間を、アナログ入力電圧Ｖｉｎ＝Ｖｉｎ３のときに傾きがａ＿Ｄになる時間としたときの入出力特性を原点基準とした曲線、Ｂ１＿Ｖｉｎ２曲線は、従来のＡ／Ｄ変換装置３００において、サンプリング時間を、アナログ入力電圧Ｖｉｎ＝Ｖｉｎ２のときに傾きがａ＿Ｄになる時間としたときの入出力特性を原点基準とした曲線、Ｂ１＿Ｖｉｎ１曲線は、従来のＡ／Ｄ変換装置３００において、サンプリング時間を、アナログ入力電圧Ｖｉｎ＝Ｖｉｎ１のときに傾きがａ＿Ｄになる時間としたときの入出力特性を原点基準とした曲線である。
【００４３】
つまり、補正信号生成装置１００の入出力特性は、原点、Ｂ１＿Ｖｉｎ１曲線においてアナログ入力電圧Ｖｉｎ＝Ｖｉｎ１となる点ａ１、Ｂ１＿Ｖｉｎ２曲線においてアナログ入力電圧Ｖｉｎ＝Ｖｉｎ２となる点ａ２、Ｂ１＿Ｖｉｎ３曲線においてアナログ入力電圧Ｖｉｎ＝Ｖｉｎ３となる点ａ３、Ｂ１＿Ｖｉｎ４曲線においてアナログ入力電圧Ｖｉｎ＝Ｖｉｎ４となる点ａ４、を通過したＡ１曲線に示すような曲線となる。
このように、補正信号生成装置１００の入出力特性は、従来のＡ／Ｄ変換装置３００の入出力特性を原点基準とし、更に、そのサンプリング時間を、入力電圧の大きさによって異なる時間とすることにより、従来のＡ／Ｄ変換装置３００の入出力特性に対して、曲がる方向が逆の特性となる。
【００４４】
その結果、Ｂ１曲線に示した従来のＡ／Ｄ変換装置３００の入出力特性を、Ａ１曲線に示した補正信号生成装置１００が出力する入出力特性（補正信号）を用いて補正（図３においては、加算平均）することにより、図３のＣ１直線に示すようなＡ／Ｄ変換装置に求められる理想的な直線に近い入出力特性の結果を得ることができる。
【００４５】
上記に述べたとおり、本実施形態の補正信号生成装置によれば、アナログ入力電圧の大きさに応じた遅延時間で周回パルスを遅延させるパルス遅延回路を用いてアナログ入力電圧をデジタルデータに変換する従来のＡ／Ｄ変換装置の入出力特性に対して、曲がる方向が逆の入出力特性である補正信号を生成することができる。この生成した補正信号を用いることによって、Ａ／Ｄ変換装置が出力するデジタルデータを容易に補正することができ、直線性の良い入出力特性をもったＡ／Ｄ変換装置を実現することができる。
【００４６】
また、従来のＡ／Ｄ変換装置では、周回パルスＳＰが入力されてから外部から入力するラッチパルスＬＰを入力するまでの時間（サンプリング時間）を高精度に定める必要があったが、本実施形態の補正信号生成装置では、ラッチパルスＬＰが自動で生成されるため、外部から高精度なパルス信号を入力する必要がなく、容易に高精度なＡ／Ｄ変換装置を実現することが可能となる。
【００４７】
＜第２実施形態＞
以下、本発明の第２の実施形態について、図面を参照して説明する。図５は、本実施形態によるＡ／Ｄ変換装置の構成を示したブロック図である。図５において、Ａ／Ｄ変換装置２００は、段数検出回路８、段数検出回路９、出力回路１０、補正信号生成装置１００、補正回路１１、タイマー回路１２から構成される。なお、補正信号生成装置１００は、上述した第１実施形態に示した補正信号生成装置１００である。また、段数検出回路８は、パルス遅延回路８１、パルス通過段数検出回路８２、ラッチ＆エンコーダ８３から構成される。段数検出回路９は、パルス遅延回路９１、パルス通過段数検出回路９２、ラッチ＆エンコーダ９３から構成される。
なお、本実施形態のＡ／Ｄ変換装置２００におけるアナログ基準電圧Ｖｒｅｆは、このアナログ基準電圧Ｖｒｅｆが入力されている全ての回路で同じ電圧レベルであり、その電圧値は、アナログ入力電圧Ｖｉｎの入力電圧範囲の最小電圧値であるとして説明する。また、同様にアナログ入力電圧Ｖｉｎも、このアナログ入力電圧Ｖｉｎが入力されている全ての回路で同じであるとして説明する。
【００４８】
段数検出回路８は、アナログ入力電圧Ｖｉｎの電圧レベルに応じて、周回パルスＳＰが周回する遅延ユニットの通過段数を表すデジタルデータ（以下、「第４の通過段数データ」という）を、１２ビットのデジタル信号にエンコードし、第１の出力信号Ｃｏｕｔ１として出力する。なお、段数検出回路８のパルス遅延回路８１とパルス通過段数検出回路８２とラッチ＆エンコーダ８３とは、それぞれ、図１に示したパルス遅延回路１１とパルス通過段数検出回路１２とラッチ＆エンコーダ４２と同じ構成であり、パルス通過段数検出回路８２がパルス遅延回路８１内の遅延ユニットの通過段数をラッチパルスＬＰ２のタイミングでラッチする以外は、同じ動作をする。ここで、ラッチパルスＬＰ２は、アナログ入力電圧Ｖｉｎに依存せず、周回パルスＳＰが入力されてから一定時間後に出力されるパルス信号である。
なお、段数検出回路８は、図９に示した従来のＡ／Ｄ変換装置３００と同じ機能であり、第１の出力信号Ｃｏｕｔ１は、従来のＡ／Ｄ変換装置３００においてデジタル変換されたデジタル値Ｃｏｕｔと同じ値である。
【００４９】
段数検出回路９は、アナログ基準電圧Ｖｒｅｆの電圧レベルに応じて、周回パルスＳＰが周回する遅延ユニットの通過段数を表すデジタルデータ（以下、「第５の通過段数データ」という）を１２ビットのデジタル信号にエンコードし、第２の基準信号として出力する。なお、段数検出回路９は、パルス遅延回路８１の電源電圧がアナログ基準電圧Ｖｒｅｆとなっている以外は、段数検出回路８と同じ構成であり、同様の動作をする。
【００５０】
タイマー回路１２は、周回パルスＳＰが入力されてから一定時間後にラッチパルスＬＰ２を出力する。
【００５１】
タイマー回路１２は、例えば、図５に示すように、レベルシフト回路１２１、パルス遅延回路１２２、パルス通過段数検出回路１２３、パルス遅延回路１２４、パルス通過段数検出回路１２５、出力段数比較回路１２６から構成される。以下、パルス通過段数検出回路１２３が検出した遅延ユニットの通過段数を表すデジタルデータを「第６の通過段数データ」という。また、パルス通過段数検出回路１２５が検出した遅延ユニットの通過段数を表すデジタルデータを「第７の通過段数データ」という。この場合、レベルシフト回路１２１とパルス遅延回路１２２とパルス通過段数検出回路１２３とパルス遅延回路１２４とパルス通過段数検出回路１２５と出力段数比較回路１２６は、それぞれ、図１に示したレベルシフト回路２とパルス遅延回路３１とパルス通過段数検出回路３２とパルス遅延回路１１とパルス通過段数検出回路１２と出力段数比較回路４１と同じ構成であり、レベルシフト回路１２１とパルス遅延回路１２４に入力される電圧が、アナログ基準電圧Ｖｒｅｆであること以外は、同じ動作をする。
【００５２】
レベルシフト回路１２１は、アナログ基準電圧Ｖｒｅｆを予め定められた一定の微少な電圧値（ΔＶｒｅｆ：ただし、ΔＶｒｅｆ＝ΔＶｉｎ）だけレベルシフトさせたレベルシフト基準電圧（Ｖｒｅｆ−ΔＶｒｅｆ）を出力する。すなわち、アナログ基準電圧Ｖｒｅｆは一定の電圧レベルであるため、レベルシフト基準電圧Ｖｒｅｆ−ΔＶｒｅｆも一定の電圧レベルとなる。
従って、パルス通過段数検出回路１２３が出力する第６の通過段数データと、パルス通過段数検出回路１２５が出力する第７の通過段数データとは、予め定められた一定の微少な電圧値（ΔＶｒｅｆ）による遅延ユニットの通過段数に相当する一定の値だけ異なることとなる。
このことにより、出力段数比較回路１２６から出力されるラッチパルスＬＰ２は、周回パルスＳＰが入力されてから一定時間（例えば、出力段数比較回路４１に設定した遅延ユニットの通過段数の差と同じ値となる時間）後に出力されるパルス信号となる。
【００５３】
出力回路１０は、段数検出回路８が出力した第１の出力信号Ｃｏｕｔ１から、段数検出回路９が出力した第２の基準信号を減算し、この減算した出力信号を本実施形態のＡ／Ｄ変換装置２００がアナログ入力電圧Ｖｉｎに応じて変換した第２の出力信号として出力する。なお、第１実施形態における出力回路４４の説明と同様に、出力回路１０が出力する第２の出力信号は、段数検出回路８が出力した第１の出力信号Ｃｏｕｔ１を、原点基準とした１２ビットの出力信号となる。
また、出力回路１０が出力する第２の出力信号は、図９に示した従来のＡ／Ｄ変換装置３００においてデジタル変換されたデジタル値Ｃｏｕｔを原点基準としたデジタル値であるとも言える。
【００５４】
補正回路１１は、補正信号生成装置１００から出力された補正信号と、出力回路１０から出力された第２の出力信号とを加算平均し、この加算平均した出力信号を本実施形態のＡ／Ｄ変換装置２００においてデジタル変換された最終的な１２ビットのデジタル値（Ａ／Ｄ変換出力信号）として出力する。
【００５５】
次に、Ａ／Ｄ変換装置の処理手順について説明する。図６は、本実施形態によるＡ／Ｄ変換装置２００における処理手順を示したフローチャートである。なお、本実施形態によるＡ／Ｄ変換装置２００における処理手順において、補正信号生成装置１００からは、補正信号が出力されるが、この補正信号生成装置１００における処理手順は、第１実施形態において、図２を用いて説明した処理手順と同様であるため、本実施形態においての説明を省略する。
【００５６】
まず、ステップＳ１０において、パルス遅延回路８１にアナログ入力電圧Ｖｉｎが入力される。また、パルス遅延回路９１およびタイマー回路１２には、アナログ基準電圧Ｖｒｅｆが入力される。このことにより、パルス遅延回路１２４およびレベルシフト回路１２１にはアナログ基準電圧Ｖｒｅｆが入力される。また、パルス遅延回路１２２にはアナログ基準電圧Ｖｒｅｆを予め定められた一定の微少な電圧値（ΔＶｒｅｆ：ただし、ΔＶｒｅｆ＝ΔＶｉｎ）だけレベルシフトさせたレベルシフト基準電圧（Ｖｒｅｆ−ΔＶｒｅｆ）が入力される。
【００５７】
続いて、ステップＳ２０において、パルス遅延回路８１、パルス遅延回路９１、パルス遅延回路１２２、およびパルス遅延回路１２４に周回パルスＳＰが入力される。このことにより、周回パルスＳＰは、パルス遅延回路８１と、パルス遅延回路９１と、パルス遅延回路１２２と、パルス遅延回路１２４とでそれぞれ異なる遅延時間（パルス遅延回路８１はアナログ入力電圧Ｖｉｎの電圧レベルに応じた遅延時間、パルス遅延回路９１とパルス遅延回路１２４はアナログ基準電圧Ｖｒｅｆの電圧レベルに応じた遅延時間、パルス遅延回路１２２はレベルシフト基準電圧Ｖｒｅｆ−ΔＶｒｅｆの電圧レベルに応じた遅延時間）で、それぞれの遅延ユニットを周回する。そして、パルス通過段数検出回路８２、パルス通過段数検出回路９２、パルス通過段数検出回路１２３、およびパルス通過段数検出回路１２５は、周回パルスＳＰがそれぞれの遅延ユニットを通過する段数を検出し、それぞれ、第４の通過段数データ、第５の通過段数データ、第６の通過段数データ、および第７の通過段数データとして出力する。
【００５８】
続いて、出力段数比較回路１２６は、ステップＳ３０において、パルス通過段数検出回路１２３とパルス通過段数検出回路１２５から出力された第６の通過段数データと第７の通過段数データとの差（遅延ユニットの通過段数の差）を比較し、その差が予め設定された値（設定値）となったか否かを判断する。通過段数データの差が設定値（例えば、出力段数比較回路４１に設定した遅延ユニットの通過段数の差と同じ値）となった場合は、ステップＳ４０において、ラッチ＆エンコーダ８３が第４の通過段数データを、ラッチ＆エンコーダ９３が第５の通過段数データをラッチするためのラッチパルスＬＰ２を出力段数比較回路１２６が出力する。また、通過段数データの差が設定値となっていない場合は、ステップＳ３０を繰り返す。
【００５９】
続いて、ステップＳ５０において、ラッチ＆エンコーダ８３は、出力段数比較回路１２６から入力されたラッチパルスＬＰ２に従って、第４の通過段数データをラッチして、１２ビットの第１の出力信号Ｃｏｕｔ１にエンコードして出力する。また、ステップＳ５０において、ラッチ＆エンコーダ９３は、出力段数比較回路１２６から入力されたラッチパルスＬＰ２に従って、第５の通過段数データをラッチして、１２ビットの第２の基準信号にエンコードして出力する。
【００６０】
続いて、ステップＳ６０において、出力回路１０は、ラッチ＆エンコーダ８３から出力された第１の出力信号Ｃｏｕｔ１から、ラッチ＆エンコーダ９３から出力された第２の基準信号を減算した１２ビットの第２の出力信号を出力する。
【００６１】
続いて、ステップＳ７０において、補正回路１１は、出力回路１０から出力された第２の出力信号と、補正信号生成装置１００から出力された補正信号とを加算平均し、Ａ／Ｄ変換装置２００がデジタル変換した最終的な１２ビットのＡ／Ｄ変換出力信号を出力して、処理を完了する。
【００６２】
次に、上述した構成によるＡ／Ｄ変換装置の入出力特性について説明する。図７は、本実施形態によるＡ／Ｄ変換装置２００の入出力特性の一例を、図９に示した従来の補正前のＡ／Ｄ変換装置３００の入出力特性の一例と共に示したグラフである。図７において、Ｘ軸はアナログ入力電圧Ｖｉｎを示し、Ｙ軸はＡ／Ｄ変換装置２００から出力されるデジタル値を示す。また、図７において、Ａ２曲線は、補正信号生成装置１００の入出力特性（補正信号）を表し、Ｂ２曲線は、アナログ入力電圧Ｖｉｎに対する出力回路１０の出力特性（第２の出力信号）を表している。また、図７に示したＣ２直線が、アナログ入力電圧Ｖｉｎに対する補正回路１１の出力特性、すなわち、本実施形態によるＡ／Ｄ変換装置２００の入出力特性を表している。
【００６３】
なお、Ｂ２曲線は、図９に示した従来のＡ／Ｄ変換装置３００におけるデジタル変換されたデジタル値Ｃｏｕｔを原点基準としたデジタル値と同じであるが、この理由は以下の通りである。
アナログ基準電圧Ｖｒｅｆが一定であり、かつ、アナログ基準電圧Ｖｒｅｆとレベルシフト基準電圧Ｖｒｅｆ−ΔＶｒｅｆとの電圧レベルの差（ΔＶｒｅｆ）も一定であるため、パルス遅延回路１２４およびパルス遅延回路１２２内を周回する周回パルスＳＰが通過する遅延ユニットの段数の差が予め設定された値となるタイミングは一定である。このことによって、ラッチパルスＬＰ２は、従来のＡ／Ｄ変換装置３００において、一定のタイミングで入力されるラッチパルスＬＰと同様に、一定のタイミングで出力される。従って、アナログ入力電圧Ｖｉｎに対する段数検出回路８の出力特性を示す曲線の傾きの変化は、従来のＡ／Ｄ変換装置３００の入出力特性を示す曲線の傾きの変化と同様となる。よって、アナログ入力電圧Ｖｉｎに対する出力回路１０の出力特性は、従来のＡ／Ｄ変換装置３００の入出力特性を原点基準とした特性となる。
【００６４】
次に、Ａ２曲線で示した補正信号について、図８を用いて更に詳しく説明する。図８において、Ｄ直線は、一定の傾きａ＿Ｄ（ΔＣｏｕｔ／ΔＶｉｎ）を表している。また、Ｂ２＿Ｖｉｎ４曲線は、第２の出力信号のサンプリング時間を、アナログ入力電圧Ｖｉｎ＝Ｖｉｎ４のときに傾きがａ＿Ｄになる時間としたときの入出力特性である。同様に、Ｂ２＿Ｖｉｎ３曲線は、第２の出力信号のサンプリング時間を、アナログ入力電圧Ｖｉｎ＝Ｖｉｎ３のときに傾きがａ＿Ｄになる時間としたときの入出力特性、Ｂ２＿Ｖｉｎ２曲線は、第２の出力信号のサンプリング時間を、アナログ入力電圧Ｖｉｎ＝Ｖｉｎ２のときに傾きがａ＿Ｄになる時間としたときの入出力特性、Ｂ２＿Ｖｉｎ１曲線は、第２の出力信号のサンプリング時間を、アナログ入力電圧Ｖｉｎ＝Ｖｉｎ１のときに傾きがａ＿Ｄになる時間としたときの入出力特性である。
【００６５】
つまり、補正信号の入出力特性は、原点、Ｂ２＿Ｖｉｎ１曲線においてアナログ入力電圧Ｖｉｎ＝Ｖ１となる点ａ１、Ｂ２＿Ｖｉｎ２曲線においてアナログ入力電圧Ｖｉｎ＝Ｖ２となる点ａ２、Ｂ２＿Ｖｉｎ３曲線においてアナログ入力電圧Ｖｉｎ＝Ｖ３となる点ａ３、Ｂ２＿Ｖｉｎ４曲線においてアナログ入力電圧Ｖｉｎ＝Ｖ４となる点ａ４、を通過したＡ２曲線に示すような曲線となる。
【００６６】
このことから、Ａ／Ｄ変換装置２００は、従来のＡ／Ｄ変換装置３００の入出力特性を原点基準とした第２の出力信号と、この第２の出力信号に対して曲がる方向が逆の入出力特性を持つ補正信号とを加算平均することにより、直線性の良い入出力特性を得ることができる。
【００６７】
本実施形態のＡ／Ｄ変換装置２００においては、アナログ基準電圧Ｖｒｅｆが全ての回路で同じ電圧レベルである。このことにより、段数検出回路９内のパルス遅延回路９１に入力されるアナログ基準電圧Ｖｒｅｆと、補正信号生成装置１００内のパルス遅延回路５１に入力されるアナログ基準電圧Ｖｒｅｆとが、同じ電圧レベルとなる。その結果、図７に示すように、出力回路１０から出力される第２の出力信号を示すＢ２曲線と、補正信号生成装置１００から出力される補正信号を示すＡ２曲線とは、アナログ入力電圧Ｖｉｎがアナログ基準電圧Ｖｒｅｆと同じ電圧レベルであるときの出力データが“０”となる原点で交わることになる。
【００６８】
以上より、補正回路１１において図７に示したＡ２曲線とＢ２曲線とを加算平均することによってＣ２直線に示すようなＡ／Ｄ変換装置に求められる理想的な直線に近い入出力特性の結果を得ることができる。
【００６９】
なお、図７に示したＡ２曲線とＢ２曲線とを加算平均することによって得られるＣ２直線も原点を通る入出力特性となる。このＣ２直線は、アナログ入力電圧Ｖｉｎに対するＡ／Ｄ変換後のデジタル信号出力値を絶対値で示していると言うことができる。
原点を通らない入出力特性は、例えば、補正信号生成装置１００から出力される補正信号を用いて、従来のＡ／Ｄ変換装置３００から出力されたデジタル値Ｃｏｕｔを補正する場合を例とすると、図３に示したＣ１直線のような入出力特性である。すなわち、Ｃ１直線では、入力信号に対して基準となる値がないため、特定の１つのデジタル信号出力値ともう１つのデジタル信号出力値との関係は、これらの２つのデジタル信号出力値同士の差という相対的な結果のみでしか、デジタル信号出力値を表すことができない。
一方、本実施形態のＡ／Ｄ変換装置２００においては、アナログ基準電圧Ｖｒｅｆの電圧レベルを基準として、デジタル信号出力値を絶対値で特定することができる。
【００７０】
また、アナログ入力電圧Ｖｉｎの電圧レベルと、アナログ基準電圧Ｖｒｅｆの電圧レベルとが同じ電圧レベルであった場合（図７における原点）では、補正信号生成装置１００内の出力段数比較回路４１が出力するラッチパルスＬＰが出力されるタイミングと、タイマー回路１２内の出力段数比較回路１２６が出力するラッチパルスＬＰ２が出力されるタイミングとは、同じタイミングとなる。これは、補正信号生成装置１００内のレベルシフト回路２によってレベルシフトされる電圧（ΔＶｉｎ）と、タイマー回路１２内のレベルシフト回路１２１によってレベルシフトされる電圧（ΔＶｒｅｆ）とは、予め定められた同じ電圧値であるため、およびそれぞれのラッチパルスを出力する回路が同じ回路となるためである。その結果、補正信号生成装置１００から出力される検出信号と、第１の出力信号Ｃｏｕｔ１とは同じ値のデジタル信号となるからである。
更に、補正信号生成装置１００内において基準信号を出力する段数検出回路５と基準信号出力回路４３とを合わせた回路は、段数検出回路９と同じ回路であり、入力されるアナログ基準電圧Ｖｒｅｆも同じであるため、補正信号生成装置１００内の基準信号と第２の基準信号とは同じ値のデジタル信号となる。
その結果、アナログ入力電圧Ｖｉｎの電圧レベルと、アナログ基準電圧Ｖｒｅｆの電圧レベルとが同じ電圧レベルである場合には、補正信号生成装置１００から出力される補正信号（図７に示したＡ２曲線）と、出力回路１０から出力される第２の出力信号（図７に示したＢ２曲線）とは、同じ値のデジタル信号となる。
このことから、図７からもわかるように、アナログ入力電圧Ｖｉｎとアナログ基準電圧Ｖｒｅｆとがほぼ一致している領域、すなわち、アナログ入力電圧Ｖｉｎが図７に示した原点付近の電圧レベルである領域では、Ｂ２曲線とＡ２曲線の傾きはほぼ一致し、原点から離れるほどＢ２曲線とＡ２曲線の傾きはＣ２直線を中心に乖離することになる。
これにより、Ｂ２曲線とＡ２曲線を加算平均した補正後のＡ／Ｄ変換装置の入出力特性は、よりＣ２に近づき、さらに直線性が改善される。
【００７１】
上記に述べたとおり、本実施形態のＡ／Ｄ変換装置によれば、アナログ入力電圧の大きさに応じた遅延時間で周回パルスを遅延させるパルス遅延回路を用いてアナログ入力電圧をデジタルデータに変換する際に、出力するＡ／Ｄ変換後のデジタル信号出力値を補正信号によって補正することができ、直線性の良い入出力特性をもったＡ／Ｄ変換装置を実現することができる。
【００７２】
上記に述べたとおり、本発明を実施するための形態によれば、従来の入出力特性の曲がり（非直線性）を補正するための補正信号を生成することができ、入出力特性を直線近似するために多数の基準電圧を実際にＡ／Ｄ変換するというような煩雑な設定をすることなく、容易に補正することができる補正信号生成装置を提供することが可能となる。
【００７３】
また、この補正信号生成装置をＡ／Ｄ変換装置に組み込み、生成した補正信号に基づいてＡ／Ｄ変換後のデジタル信号出力値を補正することによって、理想的な直線に近い入出力特性が得られるＡ／Ｄ変換装置を提供することが可能となる。
【００７４】
なお、第２実施形態のＡ／Ｄ変換装置の回路構成において、第１実施形態の補正信号生成装置と重複する回路、例えば、補正信号生成装置１００内の段数検出回路１と、Ａ／Ｄ変換装置２００内のパルス遅延回路８１とパルス通過段数検出回路８２とを合わせた回路、また、例えば、補正信号生成装置１００内の段数検出回路５と、Ａ／Ｄ変換装置２００内のパルス遅延回路９１とパルス通過段数検出回路９２とを合わせた回路を共通化しない回路構成で説明を行ったが、重複する回路を共通で使用することにより、Ａ／Ｄ変換装置２００の回路規模を削減することができる。
また、第２実施形態のＡ／Ｄ変換装置内の回路構成においても重複する回路、例えば、パルス遅延回路９１とパルス通過段数検出回路９２とを合わせた回路と、パルス遅延回路１２４と第７パルス通過段数検出回路とを合わせた回路を共通化しない回路構成で説明を行ったが、重複する回路を共通で使用することにより、更に、Ａ／Ｄ変換装置２００の回路規模を削減することができる。
【００７５】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【００７６】
１００・・・補正信号生成装置、２００・・・Ａ／Ｄ変換装置、１・・・段数検出回路（第１の段数検出回路）、１１・・・パルス遅延回路（第１のパルス遅延回路）、１２・・・パルス通過段数検出回路（第１のパルス通過段数検出回路）、２・・・レベルシフト回路、３・・・段数検出回路（第２の段数検出回路）、３１・・・パルス遅延回路（第２のパルス遅延回路）、３２・・・パルス通過段数検出回路（第２のパルス通過段数検出回路）、４・・・補正信号出力回路、４１・・・出力段数比較回路（補正信号出力回路）、４２・・・ラッチ＆エンコーダ（補正信号出力回路）、４３・・・基準信号出力回路（補正信号出力回路）、４４・・・出力回路（補正信号出力回路）、５・・・段数検出回路（第３の段数検出回路）、５１・・・パルス遅延回路（第３のパルス遅延回路）、５２・・・パルス通過段数検出回路（第３のパルス通過段数検出回路）、８・・・段数検出回路（第４の段数検出回路）、８１・・・パルス遅延回路（第４のパルス遅延回路）、８２・・・パルス通過段数検出回路（第４のパルス通過段数検出回路）、８３・・・ラッチ＆エンコーダ（第４の段数検出回路）、９・・・段数検出回路（第５の段数検出回路）、９１・・・パルス遅延回路（第５のパルス遅延回路）、９２・・・パルス通過段数検出回路（第５のパルス通過段数検出回路）、９３・・・ラッチ＆エンコーダ（第５の段数検出回路）、１０・・・出力回路、１１・・・補正回路、１２・・・タイマー回路、１２１・・・レベルシフト回路（タイマー回路）、１２２・・・パルス遅延回路（タイマー回路）、１２３・・・パルス通過段数検出回路（タイマー回路）、１２４・・・パルス遅延回路（タイマー回路）、１２５・・・パルス通過段数検出回路（タイマー回路）、１２６・・・出力段数比較回路（タイマー回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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