(57)【要約】【課題】  ＵＳＢ２．０規格などの高速シリアル通信に用いるクロック・データ・リカバリ回路に関し、受信データの取り込みエラーを防止し、かつＬＳＩ化に適した回路を提供する。【解決手段】  周期Ｔ１のクロックをＮ分割したＴ２単位でずらしたＮ相のクロックを出力する手段６、シリアル転送された信号をＴ２毎にサンプリングしてＴ１毎にＮビットパラレルデータに変換する手段４、その出力データをデジタル処理してＮビットパラレルデータに変換する手段で、またデータ変化点を示すＮビットパラレルデータに変換する手段８、変化点を示すデータを位相情報入力として前記デジタル処理されたデータのデータ変化点の略中間位置を示すデータを出力する手段１０、その出力データが示したビット位置に対応する前記デジタル処理されたデータを復元データとする手段１２を備える。前記デジタル処理は、移動平均処理、デューティずれ補正処理とすることができる。【選択図】図１
2010028615.tif 000002
【特許請求の範囲】
【請求項１】
シリアル通信により受信した信号をオーバーサンプリングにより２値化し、クロック・データを復元するクロック・データ・リカバリ回路であって、
受信側基準周波数から生成される周期Ｔ１のクロックについてその周期Ｔ１をＮ（２以上の自然数）分割したＴ２時間単位でずらしたＮ相のクロックを出力する手段と、
シリアル転送された信号を、前記Ｔ２時間毎にサンプリングする手段と、
前記サンプリングしたデータを、周期Ｔ１毎に、第１のＮビットパラレルデータに変換する手段と、
第１のＮビットパラレルデータをデジタル処理し、第２のＮビットパラレルデータに変換する手段と、
第２のＮビットパラレルデータを、データ変化点を示す第３のＮビットパラレルデータに変換する手段と、
第３のＮビットパラレルデータを位相情報入力として、第２のＮビットパラレルデータのデータ変化点の中間に対応する位置を示す第４のＮビットパラレルデータを出力する手段と、
第４のＮビットパラレルデータが示したビット位置に対応する第２のＮビットパラレルデータのビット位置データを復元データとする手段と、
を備える、クロック・データ・リカバリ回路。
【請求項２】
前記第１のＮビットパラレルデータを第２のＮビットパラレルデータに変換する手段は、
前記第１のＮビットパラレルデータを周期Ｔ１毎に移動平均し、移動平均後のＮビットパラレルデータに変換する手段と、
移動平均後のＮビットパラレルデータのデータ変化点を検出し、変化点を示すＮビットパラレルデータに変換し、順次記憶する手段と、
変化点と１つ前の変化点間を前記Ｔ２周期単位で計測してパターン長を検出し、変化点記憶と対応して順次記憶する手段と、
パターン長と設定値を比較し、比較結果によって、変化点時刻の２値信号に対応するＮビットパラレルデータのビットデータを反転する複数個の補正手段と、
からなり、
前記複数個の補正手段は縦続接続され、各々の前記設定値を前に接続されたものより１ずつ減じるように配置して２値化時のデューティずれを補正する、
請求項１記載のクロック・データ・リカバリ回路。
【請求項３】
前記Ｔ１周期が前記受信側基準周波数の周期に等しい、請求項１又は２記載のクロック・データ・リカバリ回路。
【請求項４】
シリアルデータインターフェースのＵＳＢ２．０規格に準拠する、請求項１、２又は３記載のクロック・データ・リカバリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル通信全般のクロック・データ・リカバリ回路に関し、特に、ＵＳＢ（Universal Serial Bus）２．０、ＩＥＥＥ（米国電気電子学会）１３９４、シリアルＡＴＡ（AT Attachment）などの高速シリアル転送、ＰＣＩ（Peripheral Components Interconnect）Ｅｘｐｒｅｓｓなどの装置内の基板を接続する高速シリアル通信のクロック・データ・リカバリ回路に関する。
【背景技術】
【０００２】
シリアル通信規格には、例えばＵＳＢの高速転送規格であるＵＳＢ２．０があり、最大転送速度は４８０Ｍｂｐｓである。通信は１対のデータ線（ＤＰ及びＤＭ）の送受信を小振幅差動信号により行い、クロックは供給されない。したがって、受信側では、受信データからクロックを抽出し、抽出したクロックにより受信したデータをサンプリングするなどしてデータを得ている。このように、受信データからクロックとデータを抽出する回路をクロック・データ・リカバリ回路（ＣＤＲ回路）と称する。シリアルデータインターフェースで用いるクロック・データ・リカバリ回路は、受信したデータの変化を見てクロック信号を再生する技術である。クロック・データ・リカバリ回路では、アナログ方式のＰＬＬ（Phase Locked Loop）を用いて、受信データのエッジに同期したクロックを抽出し、このクロックで受信データをサンプリングするのが一般的であった。
【０００３】
近年、ＵＳＢ２．０をはじめ、シリアル転送速度が飛躍的に高速化し、デジタル回路ブロックも高速での動作が必要になったため、これらの回路も微細プロセスでＬＳＩ化されるようになった。同一ＬＳＩ内に、従来のアナログ方式のＰＬＬを搭載する場合、アナログ回路部分は微細プロセスを用いてもデジタル回路部と同様の割合で微細化することが容易ではない。そのため、相対的にコストアップになるという問題がある。また、近年、装置内の基板あるいはＬＳＩ間を接続する場合においても、ＰＣＩ  Ｅｘｐｒｅｓｓなどの高速シリアルデータインターフェースを用いるようになってきたが、多チャンネル化した場合に、各チャンネル毎にアナログＰＬＬを搭載するのでは、コストアップだけでなくノイズ干渉の問題も発生するようになった。
【０００４】
また、多相クロックを用いてクロックとデータを再生するクロック・データ・リカバリ回路が多数提案されている。抽出するクロックよりも高い周波数（多相クロックを用いて等価的に高い周波数とする）のクロックでオーバーサンプリングするものとしては、「クロックアンドデータリカバリ回路とそのクロック制御方法」に関する以下の特許文献１、「データ・クロック・リカバリ回路」に関する以下の特許文献２、「データリカバリ回路とデータリカバリ方法」に関する以下の特許文献３等がある。
【特許文献１】特開２００３−３３３０２１号公報
【特許文献２】特開２００３−２２４５５１号公報
【特許文献３】特開２００４−１２８９８０号公報
【０００５】
図２０は、このように入力信号を多相クロックにより２値化する従来の技術を示すタイミングチャートである。これは、入力データを多相クロックＰＨ１ないしＰＨ８により２値化するものであり、入力データの変化が検出された場合には、検出したフェーズから所定のフェーズ（図２０の例では３フェーズ）だけ遅れたフェーズが選択され、入力信号の変化が検出されなかった場合には、前回選択したフェーズを保持するというようなロジック回路により実現され得る。
【０００６】
図２１は、このような従来の技術において、受信信号のデューティが崩れた場合の問題を示す図である。受信信号の劣化、多相クロックのジッタ等により受信信号のデューティが崩れると、再生クロックによるデータ取り込みのタイミングと受信信号の変化タイミングにずれが生じ、その結果、受信データの取込エラーが増大するという問題がある。
【０００７】
従来のアナログ回路を用いたクロック・データ・リカバリ回路においても同様の問題があり、イコライザと呼ばれるようなフィルタを用いて、あるいは直接的に２値化出力のデューティを制御して解決しようとするものもある。
【０００８】
サンプリングにより生成される２値化信号のデューティずれなどを補正する公知技術としては、「アナログイコライザ」に関する以下の特許文献４、「データ処理装置」に関する以下の特許文献５等がある。
【特許文献４】特開２００５−１０２０１５号公報
【特許文献５】特開２００８−５１４３号公報
【０００９】
これらと同様の機能を、デジタルフィルタにより実現しようとした場合、再生するクロックの最低でも数倍以上の動作周波数で演算する必要であることから、近年の高速シリアル通信に適用するには、回路規模の増大によるコストアップ、消費電力の増大といった観点から実用化が困難であった。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、回路規模の増大や消費電力の増大を招くことなく、ＬＳＩ化に適し、かつ、受信信号のデューティが崩れた場合にも受信データの取込エラーが増大することのないクロック・データ・リカバリ回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、シリアル通信により受信した信号をオーバーサンプリングにより２値化し、クロック・データを復元するクロック・データ・リカバリ回路であって、受信側基準周波数から生成される周期Ｔ１のクロックについてその周期Ｔ１をＮ（２以上の自然数）分割したＴ２時間単位でずらしたＮ相のクロックを出力する手段と、シリアル転送された信号を、前記Ｔ２時間毎にサンプリングする手段と、前記サンプリングしたデータを、周期Ｔ１毎に、第１のＮビットパラレルデータに変換する手段と、第１のＮビットパラレルデータをデジタル処理し、第２のＮビットパラレルデータに変換する手段と、第２のＮビットパラレルデータを、データ変化点を示す第３のＮビットパラレルデータに変換する手段と、第３のＮビットパラレルデータを位相情報入力として、第２のＮビットパラレルデータのデータ変化点の中間に対応する位置を示す第４のＮビットパラレルデータを出力する手段と、第４のＮビットパラレルデータが示したビット位置に対応する第２のＮビットパラレルデータのビット位置データを復元データとする手段と、を備えることにより上記課題を解決する。
【００１２】
また、本発明では、前記第１のＮビットパラレルデータを第２のＮビットパラレルデータに変換する手段は、前記第１のＮビットパラレルデータを周期Ｔ１毎に移動平均し、移動平均後のＮビットパラレルデータに変換する手段と、移動平均後のＮビットパラレルデータのデータ変化点を検出し、変化点を示すＮビットパラレルデータに変換し、順次記憶する手段と、変化点と１つ前の変化点間を前記Ｔ２周期単位で計測してパターン長を検出し、変化点記憶と対応して順次記憶する手段と、パターン長と設定値を比較し、比較結果によって、変化点時刻の２値信号に対応するＮビットパラレルデータのビットデータを反転する複数個の補正手段と、からなり、前記複数個の補正手段は縦続接続され、各々の前記設定値を前に接続されたものより１ずつ減じるように配置して２値化時のデューティずれを補正するようにしてもよい。
【００１３】
また、本発明は、前記Ｔ１周期を前記受信側基準周波数の周期に等しくしてもよい。
【００１４】
また、本発明は、シリアルデータインターフェースのＵＳＢ２．０規格に準拠してもよい。
【発明の効果】
【００１５】
本発明によれば、多相クロックでデータをサンプリングする手段が各相のクロックでサンプリングし、所定周期毎のパラレルデータに変換するだけであるので、多相クロック間の遅延量の合わせ込みが容易であり、また、受信データを再生するための動作クロックが単一のクロックのみであるので、大規模デジタルＬＳＩ設計で主流である同期設計手法を使用でき、設計検証が容易であって開発期間が短縮可能であり、ＬＳＩ化が容易なクロック・データ・リカバリ回路を提供することができる。
【００１６】
また、本発明によれば、２値化時のデューティずれを補正する変換手段は、変化点検出手段、パターン長計測手段、比較手段、記憶手段などの軽微なデジタル回路で実現でき、ＬＳＩ化が容易なクロック・データ・リカバリ回路を提供することができる。
【００１７】
また、本発明によれば、Ｔ１周期が比較的低い周波数の受信側基準周波数の周期であるが、受信波形を高い精度で再生することができ、ＬＳＩ化が容易な、クロック・データ・リカバリ回路として最適な回路を提供することができる。
【００１８】
また、本発明によれば、安価な機器で使用される代表的なシリアルデータインターフェース規格であるが、同期信号パターンの先頭付近が１、０の繰り返し１５回という最小反転周期の連続パターンであるため２値化時のデューティずれが発生しやすいＵＳＢ２．０のクロック・データ・リカバリに最適な回路を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して、本発明の実施形態を説明する。
【００２０】
図１は、本発明のクロック・データ・リカバリ回路の実施形態を示すブロック図である。クロック・データ・リカバリ回路は、差動レシーバ２、高速サンプル手段４、Ｎ相アナログＰＬＬ６、デジタル処理手段８、デジタルＰＬＬ１０及びデータ打ち抜き手段１２を有する。差動レシーバ２はＤＰ、ＤＭの電位差に応じて０又は１の信号Ａを出力する。高速サンプル手段４は、シリアル通信により受信した信号をＮ相の多相クロックＰＨ［Ｎ−１：０］（ＰＨ［Ｎ−１］〜ＰＨ［０］）でサンプリングし、第１のＮビットパラレルデータｐａｒａ［Ｎ−１：０］（ｐａｒａ［Ｎ−１］〜ｐａｒａ［０］）に変換するブロックであり、詳細は後述する。Ｎ相アナログＰＬＬ６は、受信側基準周波数のクロックＣＫ４８０Ｍ（ＵＳＢ２．０の場合は４８０ＭＨｚ）と、これをＮ分割した時間精度で夫々位相のずれたクロックＰＨ［Ｎ−１：０］を発生する。デジタル処理手段８は、第１のＮビットパラレルデータｐａｒａ［Ｎ−１：０］を補正処理（イコライズ）した第２のＮビットパラレルデータｈｐａｒａｄａｔ［Ｎ−１：０］（ｈｐａｒａｄａｔ［Ｎ−１］〜ｈｐａｒａｄａｔ［０］）を生成し、このｈｐａｒａｄａｔ［Ｎ−１：０］信号からそのエッジ位置を示す第３のＮビットパラレルデータｈｐａｒａｅｄｇｅ［Ｎ−１：０］（ｈｐａｒａｅｄｇｅ［Ｎ−１］〜ｈｐａｒａｅｄｇｅ［０］）を生成するブロックであり、詳細は後述する。デジタルＰＬＬ１０は、受信データの変化点すなわちｈｐａｒａｅｄｇｅ信号が示すエッジ位置の中間に対応する位置を示す第４のＮビットパラレルデータｏｕｔ＿ｐａｒａｃｋ［Ｎ−１：０］（ｏｕｔ＿ｐａｒａｃｋ［Ｎ−１］〜ｏｕｔ＿ｐａｒａｃｋ［０］）を生成するブロックであり、詳細は後述する。図１のデータ打ち抜き手段１２は、ｈｐａｒａｄａｔ信号とｏｕｔ＿ｐａｒａｃｋ信号により、受信データを再生する手段である。データ打ち抜き手段１２は、受信データから抽出したクロック（すなわち送信側基準周波数クロック）と受信側基準周波数クロックの周波数偏差を吸収するためのバッファーを含んでいてもよく、詳細は後述する。
【００２１】
図２は、８相クロックを用いた場合の図１の高速サンプル手段４を示す図である。高速サンプル手段４は、フリップフロップ２０〜２７、３４〜３７及び４０〜４７を有する。高速サンプル手段４は、差動レシーバ２の出力信号Ａを入力し、フリップフロップ２０〜２７、３４〜３７及び４０〜４７を用いて、Ｎ相アナログＰＬＬ６からのクロックＰＨ０〜ＰＨ７により高速サンプルを行い、パラレルデータに変換する。図３は、その動作を示すタイミングチャートである。差動レシーバ２の出力信号Ａは、８相の多相クロック（ＰＨ０〜ＰＨ７）でサンプリングされ、８相クロックの時間の並びに対応して８ビットのパラレルデータ（ｑ０〜ｑ７）に変換される。中間に配置したフリップフロップ３４〜３７は、次段のフリップフロップ４０〜４７のセットアップ時間を確保するためである。このように、多相クロックでサンプリングし、パラレルデータに変換することで、比較的低い周波数であっても、高い周波数でオーバーサンプリングするのと等価の時間分解能を表すことが可能である。
【００２２】
図４は、図１のデジタル処理手段８での８ビットのパラレルデータの移動平均処理を示す図である。図４では７値の移動平均を示しており、高速サンプル手段４からの入力データ５０の連続する７ビットを順次加算し、加算結果の最上位ビットを移動平均ビットとして８ビットパラレル出力データ５２とする。移動平均処理は、ＬＰＦ（ローパスフィルター）特性を有しており、パターン長の短い孤立パルスのようなノイズパルス等を除去する機能がある。ただし、移動平均処理では、２値化時のデューティずれを補正することはできない。
【００２３】
図５は、図１のデジタル処理手段８における２値化時のデューティずれ補正処理を示すブロック図である。このデューティずれ補正処理は、パターン長計測手段５４、変化点検出手段５６、パターン長記憶手段５８、補正手段６０［１］〜６０［ｍ］、設定手段６２［１］〜６２［ｍ］及び変化点記憶手段６４を有する。図４に示された移動平均処理後のデータは、変化点検出手段５６に入力され、その出力が変化点記憶手段６４によって記憶される。また、変化点検出手段の出力がパターン長計測手段５４に与えられ、その出力がパターン長記憶手段５８により記憶される。移動平均処理後のデータは、補正手段６０［１］にも与えられる。補正手段６０［１］〜６０［ｍ］は、縦続接続されており、それぞれ設定手段６２［１］〜６２［ｍ］の設定値Ｎ−１、〜、Ｎ−ｍを用いて補正を行う。
【００２４】
図６は、図５のデューティずれ補正処理の動作をより詳細に説明するための概念図である。パターン長計測手段５４は、設定手段６６、インクリメント手段６８、セレクター７０及び記憶手段７２を有する。変化点検出手段５６は、フリップフロップ７６及び排他的論理和回路７６を有する。パターン長記憶手段５８は、記憶手段７８、８０及び８２を有する。補正手段６０［１］〜６０［４］は、インバータ８４［１］〜８４［４］、比較器８６［１］〜８６［４］、セレクター８８［１］〜８８［４］及びセレクター９０［１］〜９０［４］を有する。６２［１］〜６２［４］は、設定手段である。変化点記憶手段６４は、フリップフロップ９２〜９６を有する。パターン長計測手段５４は、ゼロクリアのために０を設定する設定手段６６、入力値を１だけインクリメントして出力値とする組合わせ回路等のインクリメント手段６８、セレクター７０及び記憶手段７２で構成され、変化点でゼロクリアされるカウンターとなっており、その出力はパターン長記憶手段５８で記憶される。変化点検出手段５６は、フリップフロップ７４及び排他的論理和回路７６で構成され、その出力は変化点記憶手段６４で記憶される。１番目の補正手段ＥＱ１（６０［１］）は、インバータ８４［１］、比較器８６［１］、セレクター８８［１］及びセレクター９０［１］で構成され、設定手段６２［１］から設定値７を入力し、パターン長計測手段５４の出力ｌｅｎ（ｌｅｎは、変化点でゼロクリアするため０から始まる数となり、パターン長−１となる。）が７より小さい時に変化点時刻の入力データを反転させる。２番目の補正手段ＥＱ２（６０［２］）は、記憶手段７８の出力信号ｑ１ｌｅｎが６より小さい時に変化点時刻の１クロック過去のＥＱ１出力データを反転させる。以下同様に、補正手段ＥＱ１に補正手段ＥＱ２〜ＥＱ４を縦続接続し、比較の基準となる設定値を１ずつ減じ、パターン長に応じて補正を行う。
【００２５】
図７は、デジタル処理手段８におけるパターン長と補正量の例を示す図であり、横軸がパターン長、縦軸が補正量である。周期がパターン長で１６の信号の２値化デューティは、図７に示したように、パターン長が７の場合は＋１、パターン長が９の場合は−１というように、補正（イコライズ）される。
【００２６】
図８は、図６の回路の動作波形の一例を示す図である。図８（１）は、入力波形（２値化前の正弦波形）とスレッシュホールドレベル０．５で入力波形を２値化した波形を示している。スレッシュホールドレベルが変動するとデューティずれが発生する。またスレッシュホールドレベル付近に微小なノイズがあると２値化時にはノイズパルスとなる。図８（２）は、補正処理後の波形を示しており、ノイズによるパルスや２値化時のデューティずれが補正されている。なお、図８では入力波形とこれをデジタル演算処理した波形を示しているため、入力波形と演算処理後の波形とはデジタル演算処理の分だけ位相がずれている。
【００２７】
図９は、デジタル処理手段８におけるパターン長と補正量の他の例を示す図であり、図７と同様に、横軸がパターン長、縦軸が補正量である。図６のデューティずれ補正処理では、最小反転周期Ｔ（Ｔ＝８）の波形を補正するために、ＥＱ１においてパターン長７以下、ＥＱ２においてパターン長６以下、ＥＱ３においてパターン長５以下、ＥＱ２においてパターン長４以下という比較器を用いた。ここで、ＥＱ１においてパターン長７以下、１２〜１５又は２０〜２３、ＥＱ２においてパターン長６以下、１２〜１４又は２０〜２２、ＥＱ３においてパターン長５以下、１２若しくは１３又は２０若しくは２１、ＥＱ４においてパターン長４以下、１２又は２０というような比較器に置き換えれば、図９に示すような、２Ｔ（２Ｔ＝１６）、３Ｔ（３Ｔ＝２４）の波形も補正する補正器（イコライザ）とすることが可能である。
【００２８】
ただし、図６は、概念図であり、多相クロックでサンプリングし、Ｎビットパラレルデータで２値化波形を仮想的に表現するシステム（図１に示すクロック・データ・リカバリ回路）にはそのまま適用できない。
【００２９】
図１０から図１２までは、図６の実施形態を図１に示した８ビットパラレルデータを用いるクロック・データ・リカバリ回路に適用するようにした回路例を示す図である。
【００３０】
図１０は、変化点検出手段５６及び変化点記憶手段６４を示すブロック図である。変化点検出手段５６は、記憶手段１００、記憶手段１０２及び排他的論理和回路１１０〜１１７を有し、変化点記憶手段６４は、記憶手段１２０を有する。８ビットパラレルデータで表した２値化データの連続するビット間の排他的論理和回路１１０〜１１７で変化点を検出し、記憶手段１２０により８ビットパラレルデータで変化点を記憶する。
【００３１】
図１１は、パターン長計測手段５４及びパターン長記憶手段５８を示すブロック図である。パターン長計測手段５４は、設定手段１３０〜１３７、入力値を１だけインクリメントして出力値とする組合わせ回路等のインクリメント手段１４０〜１４７及びセレクター１５０〜１５７を有し、パターン長記憶手段５８は、記憶手段１６０〜１６７を有する。８ビットパラレルデータｐａｒａｅｄｇｅ［０］〜ｐａｒａｅｄｇｅ［７］で表した変化点と一つ前の変化点間のパターン長（ビット数）を、８ビットパラレルデータで表した変化点単位でカウントしてパターン長を計測し、これを記憶手段１６０〜１６７で順次記憶する。
【００３２】
図１２は、複数の補正手段ＥＱ１〜ＥＱｍ及び設定手段６２［１］〜６２［ｍ］を示すブロック図である。補正手段ＥＱ１は、インバータ１７０［０］〜１７７［１］、比較器１８０［１］〜１８７［１］、セレクター１９０［１］〜１９７［１］及びセレクター２００［１］〜２０７［１］を有し、補正手段ＥＱ２〜ＥＱｍも補正手段ＥＱ１と同様の構成を有する。最初の補正手段ＥＱ１（６０［１］）は、８ビットパラレルデータで表した変化点情報ｐａｒａｅｄｇｅ［０］〜ｐａｒａｅｄｇｅ［７］と対応するｌｅｎ１〜ｌｅｎ８（各々、パターン長−１）を８ビットパラレルデータで表した変化点情報単位で比較器１８０［１］〜１８７［１］で所定の定数（Ｎ−１）と比較し、比較結果に応じて、インバータ１７０［１］〜１７７［１］、セレクター１９０［１］〜１９７［１］及びセレクター２００［１］〜２０７［１］により、対応する８ビットパラレルデータで表した２値化データの反転或いは非反転を行う。２番目の補正手段ＥＱ２（６０［２］）は、８ビットパラレルデータで表した変化点情報と対応するパターン長を、ＥＱ１で用いたものから１ビット分過去のデータを用い、所定の定数（Ｎ−２）と比較し、対応する８ビットパラレルデータで表したＥＱ１出力の反転或いは非反転を行う。以下、同様に８ビットパラレルデータ単位で補正手段を縦続接続する。補正手段ＥＱｍの出力ＥＱｍ［０］〜ＥＱｍ［７］が図１のｈｐａｒａｄａｔ信号となる。また、このｈｐａｒａｄａｔ信号の変化点を検出した信号が、図１のｈｐａｒａｅｄｇｅ信号となる。なお、本実施形態ではデータ周期が正しく、デューティのみ崩れる場合の補正を行っている。パターン長がＮより大きい場合には、次のパターン長が小さくなり、次のパターンの補正が行われる。また、パターン長の短い孤立パルスは、移動平均処理で予め除去されている。
【００３３】
図１３は、図１のデジタルＰＬＬ１０の動作を示す図である。一例として、デジタル処理手段８から出力されるｈｐａｒａｅｄｇｅ信号を入力し、そのエッジ位置を位相情報として動作するデジタルＰＬＬによりｈｐａｒａｅｄｇｅ信号が示すエッジ位置の略中間位置を示すｏｕｔ＿ｐａｒａｃｋ信号を生成する様子を示したものである。このデジタルＰＬＬを用いず、ｈｐａｒａｅｄｇｅ信号が示すエッジ位置を入力パターンとして、所定位相遅れたエッジパターンを選択して出力する簡易的なものを用いるようにしても良い。
【００３４】
図１４は、図１のデータ打ち抜き手段１２の一例を示すブロック図である。データ打ち抜き手段１２は、セレクター２１０（ＳＤＯＳＥＬ回路）、ライトカウンター２１２、バッファー（ＥＬＣＢＵＦ）２１４［０］〜２１４［ｋ］、セレクター２１８及びリードカウンター２１６を有する。これらの詳細については、後述する。ＷＣＳＴＡＲＴ信号は、転送データが始まった時アクティブになるような信号である。ＲＣＳＴＡＲＴ信号は、ＷＣＳＴＡＲＴ信号でライトカウンター２１２がカウント開始し、その所定の時間後にアクティブに変化する信号である。データ打ち抜き手段１２により復元信号であるＥＬＣＤＯ信号が出力される。
【００３５】
図１５は、図１４のセレクター（ＳＤＯＳＥＬ回路）２１０の真理値表を示す図である。セレクター２１０は、ｈｐａｒａｄａｔ信号とｏｕｔ＿ｐａｒａｃｋ信号を入力し、ｓｄｏ１信号とｓｄｏ２信号及びｅｎ１信号とｅｎ２信号を出力する回路であり、図１５の真理値表に従って組合わせ回路で実現できる。
【００３６】
図１６は、図１４中のバッファー（ＥＬＣＢＵＦ）２１４［０］〜２１４［ｋ］の詳細を示す図である。バッファー２１４は、前記ｓｄｏ１信号とフリップフロップ２２４からのｅｌｃｂｕｆ信号を入力しｗｃ１ｅｎ信号により選択するセレクター２２０、このセレクター２２０の出力信号と前記ｓｄｏ２信号を入力しｗｃ２ｅｎ信号により選択するセレクター２２２、このセレクター２２２の出力を入力し保持するＤ型フリップフロップ２２４を有する。このバッファー２１４は、ｗｃ１ｅｎ＝０かつｗｃ２ｅｎ＝０のとき前値を保持、ｗｃ１ｅｎ＝１かつｗｃ２ｅｎ＝０のときｓｄｏ１を保持、ｗｃ２ｅｎ＝１のときｓｄｏ２を保持する回路である。
【００３７】
図１７は、図１４のライトカウンター２１２の詳細を示す図である。ライトカウンター２１２は、ｅｎ１信号とｅｎ２信号を入力するＷＣ１カウンター２２６並びにこのＷＣ１カウンター２２６の計数値を入力し、これを＋１する組合わせ回路等のインクリメント手段２２８、このインクリメント手段の出力を「１」側入力端子に入力し、設定値０を「０」側入力端子に入力し、ｅｎ２信号で選択するセレクター２２９及びこのセレクター２２９の出力を保持する記憶手段２３０から成るＷＣ２カウンターを有する。ＷＣ１カウンター２２６は、図１７に示すように、ｅｎ２＝１のとき＋２、ｅｎ２＝０、ｅｎ１＝１のとき＋１するカウンターであり、ＷＣ２カウンター（２２８〜２３０）は、ｅｎ２＝１のときＷＣ１カウンターの計数値を＋１して保持するカウンターである。ライトカウンター２１２の出力であるｗｃ１ｅｎ［ｋ：０］、ｗｃ２ｅｎ［ｋ：０］は、それぞれＷＣ１、ＷＣ２の値に対応するビットが１となる信号である。
【００３８】
なお、図１４中のリードカウンター２１６は、詳細を図示していないが、ＲＣＳＴＡＲＴ信号をイネーブル信号として、受信装置側基準クロック毎にインクリメントする単純なカウンターでよい。
【００３９】
図１８は、図１４のセレクター２１８を示す図である。セレクター２１８は、バッファ２１４からのｅｌｃｂｕｆ信号とリードカウンター２１６からの信号ｒｃｅｎ信号とを入力するＡＮＤ回路２３２［０］〜２３２［ｋ］及びこのＡＮＤ回路の出力を入力とするＯＲ回路２３４を有する。セレクター２１８は、リードカウンター２１６の出力信号ｒｃｅｎ［０］〜ｒｃｅｎ［ｋ］によって、バッファ２１４からの信号ｅｌｃｂｕｆ［０］〜ｅｌｃｂｕｆ［ｋ］を順次選択する。
【００４０】
ここで、バッファ２１４（ＥＬＣＢＵＦ）のバッファーの深さ（個数ｋ）は、シリアルインターフェース規格で定められている一度の転送で転送する最大データ数（ＵＳＢの場合はパケット長という。）を送る時間で、送信側基準周波数と受信側基準周波数の周波数偏差が規格上許される最大（ＵＳＢ２．０の場合は±５００ｐｐｍ）であっても、バッファーがフル又はエンプティにならないだけの深さにする。すなわち、送信側基準周波数＞受信側基準周波数であっても、送信側基準周波数＜受信側基準周波数であってもバッファーがフル又はエンプティにならないように決定する。
【００４１】
図１９は、図１４のデータ打ち抜き手段の動作を示す図である。８ビットパラレルデータで表現したデジタル処理後の２値化データ（ｈｐａｒａｄａｔ）と、８ビットパラレルデータで表現した変化点情報を位相入力として、略中間位置を８ビットパラレルデータで表現して生成するデジタルＰＬＬ出力（ｏｕｔ＿ｐａｒａｃｋ）を入力として、図１５の真理値表のとおり、ｓｄｏ１、ｓｄｏ２、ｅｎ１、ｅｎ２を発生する。ｓｄｏ１、ｓｄｏ２で発生しているＤ０、Ｄ１、・・・は、再生データの順番を表したものである。
【００４２】
一方、リードカウンター２１６出力のｒｃｅｎ［ｋ：０］は１になるビットが順次シフトしていく。その結果、図１８に示したように、バッファー（ＥＬＣＢＵＦ）２１４に保持された再生データが順次セレクトされる。
【００４３】
このように、送信側基準周波数と受信側基準周波数に周波数差があっても、受信側基準周波数のクロックだけで動作する回路で周波数差を吸収できる。
【図面の簡単な説明】
【００４４】
【図１】本発明のクロック・データ・リカバリ回路の実施形態を示す。
【図２】８相クロックを用いた高速サンプル手段の例を示す。
【図３】図２の高速サンプル手段のタイミングチャートを示す。
【図４】デジタル処理手段の移動平均処理を示す。
【図５】デジタル処理手段のデューティずれ補正処理のブロック図を示す。
【図６】デジタル処理手段のデューティずれ補正処理の概念図を示す。
【図７】デジタル処理手段におけるパターン長と補正量の例を示す。
【図８】デジタル処理手段の動作波形の例を示す。
【図９】デジタル処理手段におけるパターン長と補正量の他の例を示す。
【図１０】デジタル処理手段のデューティずれ補正処理をパラレルデータに対して行う場合の変化点検出手段及び変化点記憶手段を示す。
【図１１】デジタル処理手段のデューティずれ補正処理をパラレルデータに対して行う場合のパターン長計測手段及びパターン長記憶手段を示す。
【図１２】デジタル処理手段のデューティずれ補正処理をパラレルデータに対して行う場合の複数の補正手段及び設定手段を示す。
【図１３】デジタルＰＬＬの動作を示す。
【図１４】データ打ち抜き手段の例を示す。
【図１５】データ打ち抜き手段のセレクター（ＳＤＯＳＥＬ回路）の真理値表を示す。
【図１６】データ打ち抜き手段のバッファー（ＥＬＣＢＵＦ）を示す。
【図１７】データ打ち抜き手段のライトカウンターの例を示す。
【図１８】データ打ち抜き手段のセレクターの例を示す。
【図１９】データ打ち抜き手段のタイミングチャートを示す。
【図２０】従来の多相クロックを用いる場合のタイミングチャートを示す。
【図２１】従来の受信信号のデューティが崩れた場合のタイミングチャートを示す。
【符号の説明】
【００４５】
２  差動レシーバ
４  高速サンプル手段
６  Ｎ相アナログＰＬＬ
８  デジタル処理手段
１０  デジタルＰＬＬ
１２  データ打ち抜き手段
２０〜４７  フリップフロップ
５０  入力データ
５２  出力データ
５４  パターン長計測手段
５６  変化点検出手段
５８  パターン長記憶手段
６０［１］〜６０［ｍ］  補正手段
６２［１］〜６２［ｍ］  設定手段
６４  変化点記憶手段
６６  設定手段
６８  インクリメント手段
７０  セレクター
７２  記憶手段
７４  フリップフロップ
７６  排他的論理和回路
７８〜８２  記憶手段
８４［１］〜８４［４］  インバータ
８６［１］〜８６［４］  比較器
８８［１］〜８８［４］  セレクター
９０［１］〜９０［４］  セレクター
９２〜９６  フリップフロップ
１００  記憶手段
１０２  フリップフロップ
１１０〜１１７  排他的論理和回路
１２０  記憶手段
１３０〜１３７  設定手段
１４０〜１４７  インクリメント手段
１５０〜１５７  セレクター
１６０〜１６７  記憶手段
１７０［１］〜１７７［ｍ］  インバータ
１８０［１］〜１８７［ｍ］  比較器
１９０［１］〜１９７［ｍ］  セレクター
２００［１］〜２０７［ｍ］  セレクター
２１０  選択回路
２１２  ライトカウンター
２１４［０］〜２１４［ｋ］  バッファー
２１６  リードカウンター
２１８  セレクター
２２０、２２２  セレクター
２２４  フリップフロップ
２２６  カウンター
２２８  インクリメント手段
２２９  セレクター
２３０  記憶手段
２３２［０］〜２３２［ｋ］  ＡＮＤ回路
２３４  ＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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