(57)【要約】【課題】メモリセルアレイからデータ及びしきい値電圧情報を高速に読み出すとともに転送することが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、データとしきい値電圧情報とを読み出すセンスアンプ３ａと、データとしきい値電圧情報を保持するデータラッチＤＬ０〜ＤＬ２と、データとしきい値電圧情報を保持するとともに、外部に出力することのできるデータラッチＤＬＸを備える。センスアンプ３ａは、データ読み出し動作としきい値電圧情報読み出し動作をメモリセルに接続されたワード線に対する一連の電圧印加により同時に実行する。制御回路６は、データとしきい値電圧情報とのうち先に読み出し動作が終了した一方をデータラッチＤＬＸから出力するとともに、読み出し動作が終了していない他方をメモリセルアレイから読み出してデータラッチＤＬ０〜ＤＬ２に保持するよう読み出し動作を制御する。【選択図】図８
2010118123.tif 000002
【特許請求の範囲】
【請求項１】
複数のしきい値電圧分布に割り付けられた複数ビットの情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、
前記メモリセルに保持されたデータを読み出すとともに、前記メモリセルのしきい値電圧が前記複数のしきい値電圧分布の１つの中のどの位置にあるかを示すしきい値電圧情報を読み出すセンスアンプ回路と、
前記メモリセルから読み出された前記データ及び前記しきい値電圧情報を保持する第１のデータ保持回路と、
前記メモリセルから読み出された前記データ及び前記しきい値電圧情報を保持するとともに、外部に出力する第２のデータ保持回路と、
前記メモリセルアレイに対する読み出し動作、書き込み動作及び消去動作を制御する制御回路と
を備え、
前記センスアンプ回路は、データ読み出し動作としきい値電圧情報読み出し動作とを前記メモリセルに接続されたワード線に対する一連の電圧印加により同時に実行するとともに、
前記制御回路は、前記データと前記しきい値電圧情報とのうち先に読み出し動作が終了した一方を前記第２のデータ保持回路から出力するとともに、読み出し動作が終了していない他方を前記メモリセルアレイから読み出して前記第１のデータ保持回路に保持するよう読み出し動作を制御する
ことを特徴とする半導体記憶装置。
【請求項２】
前記センスアンプ回路は、前記ワード線に印加する電圧の値を順次上昇させることにより、前記データ及び前記しきい値電圧情報読み出し動作を同時に実行することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記センスアンプ回路は、前記メモリセルが保持しているデータにより決定されるしきい値電圧分布の中間電圧を印加してしきい値電圧情報読み出しを実行することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記センスアンプ回路は、前記メモリセルが保持しているデータにより決定されるしきい値電圧分布の上限からしきい値電圧分布幅の略４分の１程度の電圧を減少させた電圧と、しきい値電圧分布の下限からしきい値電圧分布幅の略４分の１程度の電圧を増加させた電圧とを印加して、しきい値電圧情報読み出しを実行することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記メモリセルアレイから読み出されたデータを前記しきい値電圧情報及び冗長データに基づいて訂正するＥＣＣ回路をさらに備えることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものであり、特に１つのメモリセルに複数ビットを記憶することが可能な不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。このＮＡＮＤ型フラッシュメモリは、複数のＮＡＮＤセルユニットから構成されているメモリセルアレイを有している。このＮＡＮＤセルユニットは、直列接続される複数のメモリセルと、その両端に接続される２つの選択トランジスタにより構成されている。
【０００３】
メモリセルは消去状態においては、しきい値電圧が負となる“１”データを保持しており、データの書き込み時においては、フローティングゲートに電子が注入され、しきい値電圧が正となる“０”データに書き換えられる。ＮＡＮＤ型フラッシュメモリでは、データの書き込み時においては、しきい値電圧を低い方から高い方へ移動させることのみ可能であり、逆の移動（しきい値電圧の高い方から低い方）は、ブロック単位での消去動作によってのみ行うことができる。
【０００４】
近年、メモリ容量の増加を目的として、１つのメモリセルに２ビット以上の情報を記憶するいわゆる多値ＮＡＮＤ型フラッシュメモリの開発がなされている。例えば、１つのメモリセルに３ビットを記憶する場合には、１つのメモリセルが２３＝８通りのしきい値電圧分布を有する。１つのメモリセルに８値の情報を記憶させた場合、８通りのしきい値電圧分布の間の間隔が狭くなるため、データ読み出しの際に誤ってデータが読み出されて、データの信頼性が低下するおそれがある。
【０００５】
これに対し、誤って読み出されたデータを補正するエラー検出訂正(ECC:Error Check and Correct)を行なう必要がある。このエラー検出訂正はメモリセルに対するデータ書き込み時にベリファイ動作を実行して、書き込みパルス印加数を制御してもよいし（特許文献１参照）、メモリセルからのデータ読み出し時に読み出したデータを訂正してもよい。
【０００６】
データ読み出し時にエラー検出訂正を実行する半導体記憶装置において、読み出しデータに加えて、メモリセルのしきい値電圧情報も読み出し、この情報を読み出しデータに付加することでデータ信頼性を高めることができる。ここで、しきい値電圧情報とは、メモリセルのしきい値電圧が所定のデータが割り付けられたしきい値電圧分布のどの位置にあるかを示す情報である。データ読み出しとしきい値電圧情報読み出しとをそれぞれ別個に実行する動作とすると、センスアンプにより読み出されデータレジスタに保持された読み出しデータを外部に転送した後、しきい値電圧情報読み出しを実行することになる。ＮＡＮＤ型フラッシュメモリは出力するデータ量が多いため、読み出しデータの転送時にしきい値電圧情報読み出しが実行されない時間が生じ、データ読み出しとしきい値電圧情報読み出しとの合計の動作時間が長時間化するおそれがある。
【特許文献１】特開２００６−１２３６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセルアレイからデータ及びしきい値電圧情報を高速に読み出すとともに転送することが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体記憶装置は、複数のしきい値電圧分布に割り付けられた複数ビットの情報を記憶することが可能なメモリセルを複数配列させたメモリセルアレイと、前記メモリセルに保持されたデータを読み出すとともに、前記メモリセルのしきい値電圧が前記複数のしきい値電圧分布の１つの中のどの位置にあるかを示すしきい値電圧情報を読み出すセンスアンプ回路と、前記メモリセルから読み出された前記データ及び前記しきい値電圧情報を保持する第１のデータ保持回路と、前記メモリセルから読み出された前記データ及び前記しきい値電圧情報を保持するとともに、外部に出力する第２のデータ保持回路と、前記メモリセルアレイに対する読み出し動作、書き込み動作及び消去動作を制御する制御回路とを備え、前記センスアンプ回路は、データ読み出し動作としきい値電圧情報読み出し動作とを前記メモリセルに接続されたワード線に対する一連の電圧印加により同時に実行するとともに、前記制御回路は、前記データと前記しきい値電圧情報とのうち先に読み出し動作が終了した一方を前記第２のデータ保持回路から出力するとともに、読み出し動作が終了していない他方を前記メモリセルアレイから読み出して前記第１のデータ保持回路に保持するよう読み出し動作を制御することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、メモリセルアレイからデータ及びしきい値電圧情報を高速に読み出すとともに転送することが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１１】
［第１の実施の形態］
まず、本発明の第１の実施の形態に係る半導体記憶装置を、図１等を参照して説明する。
【００１２】
［システムの全体構成］
図１は、第１の実施の形態による不揮発性半導体記憶装置であるメモリカード２０の全体構成を示すブロック図である。このメモリカード２０は、ＮＡＮＤ型フラッシュメモリチップ２１とその読み出し／書き込みを制御するメモリコントローラ２２によりモジュールを構成する。フラッシュメモリチップ２１は、複数のメモリチップの場合もある。図１では二つのメモリチップｃｈｉｐ１、ｃｈｉｐ２を示しているが、その場合も一つのメモリコントローラ２２で制御される。メモリコントローラ２２は、メモリチップ２１との間でデータ転送を行うためのＮＡＮＤフラッシュインタフェース２３、データ転送制御の他、メモリカード全体の動作制御を行うＭＰＵ２４、ホストデバイスとの間でデータ転送を行うためのホストインタフェース２５、読み出し／書き込みデータ等を一時保持するバッファＲＡＭ２６、ＮＡＮＤ型フラッシュメモリ２１内のファームウェア（ＦＷ）の読み出し／書き込みのシーケンス制御等に用いられるハードウェアシーケンサ２７を有する１チップコントローラである。
【００１３】
メモリカード２０に電源が投入されると、フラッシュメモリ２１内に格納されているファームウェア（制御プログラム）を自動的に読み出す初期化動作（パワーオン・イニシャルセットアップ動作）が行われ、これがデータレジスタ（バッファＲＡＭ）２６に転送される。この読み出し制御は、ハードウェアシーケンサ２７により行われる。
【００１４】
バッファＲＡＭ２６上にロードされたファームウェアにより、ＭＰＵ２４は、各種テーブルをバッファＲＡＭ２６上に作成したり、ホストデバイスからのコマンドを受けて、フラッシュメモリ２１をアクセスしたり、データ転送制御を行う。なお、ＮＡＮＤフラッシュインタフェース２３は、フラッシュメモリチップ２１に格納された冗長データに基づいて、読み出しデータの誤り訂正を行うためのＥＣＣ回路を備えている。
【００１５】
なお、フラッシュメモリチップ２１とコントローラチップ２２とが別チップであることは、このメモリシステムにとって本質的ではない。図２は、図１のメモリカード２０を、メモリチップ２１とコントローラ２２のロジックコントロールを渾然一体として見た機能ブロック構成を示している。また図３はそのメモリコア部のセルアレイ構成を示している。
【００１６】
メモリセルアレイ１は、図３に示すように、複数の電気的書き換え可能な複数の不揮発性メモリセル（図の例では６４個のメモリセル）ＭＣ０−ＭＣ６３が直列接続されたＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成される。複数のＮＡＮＤセルユニットＮＵがワード線ＷＬを共有して１つのブロックＢＬＫが形成される。
【００１７】
１つのブロックＢＬＫは、データ消去動作の一単位を形成する。また、１つのメモリセルＭＣに３ビットのデータが格納される場合（３ビット／セル）、１つのワード線ＷＬに沿って形成されるメモリセルＭＣにより、３ページ（上位ページＵＰＰＥＲ、中位ページＭＩＤＤＬＥ、下位ページＬＯＷＥＲ）のデータが格納される。１つのメモリセルアレイ１において１つのブロックＢＬＫ中のワード線ＷＬの数は、６４本であり、１ブロック中のページ数は６４×３＝１９２ページとなる。
【００１８】
図３に示すように、ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬに、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。選択ゲートトランジスタＳ１、Ｓ２のゲートは選択ゲート線ＳＧＤ、ＳＧＳに接続される。また、メモリセルＭＣ０−ＭＣ６３の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ６３に接続される。
【００１９】
ビット線ＢＬの一端側に、セルデータの読み出し及び書き込みに供されるセンスアンプ３ａが配置され、ワード線ＷＬの一端側にワード線及び選択ゲート線の選択駆動を行うロウデコーダ２（図３では図示せず）が配置される。
【００２０】
図２に示すように、コマンド、アドレス及びデータは、入出力制御回路１３を介して入力され、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥその他の外部制御信号は、論理回路１４に入力され、タイミング制御に用いられる。コマンドは、コマンドレジスタ８でデコードされる。
【００２１】
制御回路６は、データの転送制御及び書き込み／消去／読み出しのシーケンス制御を行う。ステータスレジスタ１１は、Ｒｅａｄｙ／Ｂｕｓｙ端子にメモリカード２０のＲｅａｄｙ／Ｂｕｓｙ状態を出力する。これとは別に、メモリ２０の状態（Ｐａｓｓ／Ｆａｉｌ、Ｒｅａｄｙ／Ｂｕｓｙ等）をＩ／Ｏポートを介してホストに知らせるステータスレジスタ１２が用意されている。
【００２２】
アドレスは、アドレスレジスタ５を介して、ロウデコーダ（プリロウデコーダ２ａとメインロウデコーダ２ｂ）２やカラムデコーダ４に転送される。書き込みデータは、入出力制御回路１３、コントロール回路６及びデータバスＢＵＳを介してセンスアンプ回路３（センスアンプ３ａとデータレジスタ３ｂ）にロードされ、読み出しデータは制御回路６を介して、外部に出力される。
【００２３】
各動作モードに応じて必要とされる高電圧を発生するために、高電圧発生回路１０が設けられている。高電圧発生回路１０は、制御回路６から与えられる指令に基づいて所定の高電圧を発生する。
【００２４】
図４及び図５は、メモリセルＭＣ及び選択ゲートＳ１、Ｓ２の断面構造を示している。基板４１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層４２が形成されている。また基板４１の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。
【００２５】
選択ゲートＳ１、Ｓ２は、基板４１と、この基板４１に形成されたソース、ドレインとしてのｎ型拡散層４７を備えている。基板４１の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。
【００２６】
図６は、メモリセルアレイ１内の１つのＮＡＮＤセルユニットＮＵの断面を示している。この例において、１つのＮＡＮＤセルユニットＮＵは、図４に示す構成の６４個のメモリセルＭＣが直列接続されて構成されている。ＮＡＮＤセルユニットＮＵのドレイン側、ソース側には、図５に示す構成の第１の選択ゲートＳ１、第２の選択ゲートＳ２が設けられている。
【００２７】
［ＮＡＮＤ型フラッシュメモリにおける多値記憶］
次に、このように構成されたＮＡＮＤ型フラッシュメモリにおける多値記憶について説明する。ＮＡＮＤ型フラッシュメモリにおいては、１つのメモリセルにおいてしきい値電圧の値を８通りに制御して、３ビットのデータを１つのメモリセルに記憶させることができる。
【００２８】
１つのメモリセルに３ビットの情報を記憶する場合におけるしきい値電圧分布の状態図（しきい値電圧とセル数との関係図）を図７に示す。３ビットの情報を記憶するためには、「１１１」、「０１１」、「００１」、「１０１」、「１００」、「０００」、「０１０」、「１１０」の８通りのデータに対応して８種類のしきい値電圧分布（ＥＲ、Ａ〜Ｇ）が設けられ、情報の書き込み及び読み出しを行うものである。すなわち、８通りのしきい値電圧分布（ＥＲ、Ａ〜Ｇ）の各々に８通りのビット情報（１１１、０１１〜０１０）のいずれかが割り付けられている。この３ビットのデータに対応して３つのサブページが形成される。即ち、上位ページＵＰＰＥＲ、中位ページＭＩＤＤＬＥ、下位ページＬＯＷＥＲの３つである。
【００２９】
この８通りのデータの読み出し動作時には、メモリセルＭＣに接続された選択ワード線ＷＬに読み出し電圧を印加して、メモリセルＭＣの導通・非導通を検出して行う。選択ワード線ＷＬに印加される読み出し電圧の電圧値は、メモリセルの８通りのしきい値電圧分布に対応して、各しきい値電圧分布の間の電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲ（７通り）に設定され得る。読み出し電圧ＡＲは最も低い電圧で、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲの順に電圧値が大きくなる。なお、リード動作時に非選択メモリセルＭＣに印加される電圧は、データ「１１０」が割り付けられたしきい値電圧分布Ｇよりも大きな電圧とされる。
【００３０】
ここで、１つのメモリセルＭＣに多値（例えば８値）の情報を記憶させた場合、８通りのしきい値電圧分布の間の間隔が狭くなる。そのため、データ読み出しの際に誤ってデータが読み出されて、データの信頼性が低下するおそれがある。これに対し、誤って読み出されたデータを補正するエラー検出訂正(ECC:Error Check and Correct)を行なう必要がある。エラー検出訂正を実行する際に、読み出しデータに加えて、メモリセルＭＣのしきい値電圧情報も読み出し、この情報を読み出しデータに付加することにより、精度の高いエラー検出訂正を実行することができる。ここで、しきい値電圧情報とは、メモリセルＭＣのしきい値電圧値がしきい値電圧分布（ＥＲ、Ａ〜Ｇ）の１つの中においてどの位置にあるか（例えば、しきい値電圧分布Ａの中において中心付近にあるのか、分布の右側にあるのか、左側にあるのか等）を示す情報である。換言すれば、しきい値電圧情報は、読み出されたデータの「確からしさ」を示す情報である。このしきい値電圧情報は、後に詳述するように、２通りの設定の方法がある。以下、２つのしきい値電圧情報について、第１のしきい値電圧情報及び第２のしきい値電圧情報として記載する。
【００３１】
以下、多値データが記憶されたメモリセルＭＣからのデータ読み出し動作、第１のしきい値電圧情報読み出し動作、及び第２のしきい値電圧情報読み出し動作の各動作について説明する。その後、本実施の形態に係る半導体記憶装置における上記各動作の制御について述べる。
【００３２】
［データ読み出し動作］
８通りのしきい値電圧分布（ＥＲ、Ａ〜Ｇ）を有するメモリセルＭＣからデータを読み出すセンスアンプ回路３の構成について説明する。図８は、センスアンプ回路３に含まれるセンスアンプ３ａ及びデータレジスタ３ｂの構成を示している。
【００３３】
データレジスタ３ｂは、センスアンプ３ａにより読み出されたデータについての論理演算を実行する演算回路３１及び演算回路３１から出力されたデータを一時的に保持する４つのデータラッチＤＬ０、ＤＬ１、ＤＬ２、ＤＬＸにより構成される。データラッチＤＬ０、ＤＬ１、ＤＬ２はそれぞれスイッチＳＷ０を介してデータレジスタ３ｂ内のローカルバスＬＢＵＳに接続されてデータの入出力が実行される。
【００３４】
また、データレジスタ３ｂには、データレジスタ３ｂとデータバスＢＵＳとを接続するスイッチＳＷ１、データラッチＤＬ０〜ＤＬ２が接続されたローカルバスＬＢＵＳとデータラッチＤＬＸを接続するスイッチＳＷ２、及びセンスアンプ３ａと演算回路３１とを接続するスイッチＳＷ３が備えられている。スイッチＳＷ１とスイッチＳＷ２は、一方が閉じているときは他方が開くように相補的に動作が制御される。スイッチＳＷＸは、スイッチＳＷ１又はＳＷ２のいずれかと同時に閉じて、データラッチＤＬＸをローカルバスＬＢＵＳ又はデータバスＢＵＳのいずれかに接続する。
【００３５】
演算回路３１はセンスアンプ３ａが検出したデータとデータラッチＤＬが保持するデータとの論理演算及び複数のデータラッチＤＬが保持するデータの論理演算を行い、その演算結果をデータラッチＤＬに転送する機能を有する。また、データラッチＤＬＸはスイッチＳＷ２をオフ、スイッチＳＷ１をオンにすることでデータバスＢＵＳを通してデータを外部とやりとりすることができる。
【００３６】
本実施の形態のデータレジスタ３ｂは、読み出したデータをデータラッチＤＬＸに保持し、スイッチＳＷ２をオフ、スイッチＳＷ１をオンにして、データラッチＤＬＸに保持されたデータを外部に出力することができる。そして、これと同時にセンスアンプ３ａ及びデータラッチＤＬ０〜ＤＬ２を用いて次の読み出し動作を実行することができる。
【００３７】
次に、センスアンプ回路３を用いたデータ読み出し動作の概要について説明する。ここでは、後に詳述する第１のしきい値電圧情報及び第２のしきい値電圧情報の読み出しは行わない場合について説明する。図９は、データ読み出し時に選択メモリセルＭＣのワード線ＷＬに印加される電圧の波形を示す図である。図１０は、データ読み出し時の演算回路３１における演算動作及びデータラッチにおいて保持されるデータを示す図である。
【００３８】
前述のように、読み出し電圧の電圧値は、メモリセルの８通りのしきい値電圧分布に対応して、各しきい値電圧分布の間の電圧ＡＲ〜ＧＲ（７通り）に設定される。図９に示すように、リード動作が開始されると、７通りの読み出し電圧ＡＲ〜ＧＲがその順に（低い電圧ＡＲが最初に印加され以下、電圧ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲの順に）、選択ワード線ＷＬに印加される。ここで、読み出し動作の開始時にデータラッチＤＬ０〜ＤＬ２にはすべて“１”データが保持されているものとする。
【００３９】
図１０に示すように、読み出し電圧ＡＲを印加した場合、最もしきい値電圧が低い消去状態のしきい値電圧分布ＥＲ（データ１１１）のメモリセルＭＣのみが導通し、センスアンプ３ａは“１”データを検出する。その他のメモリセルＭＣについては導通せず、センスアンプ３ａは“０”データを検出する。演算回路３１は、センスアンプ３ａが検出したデータをそのままデータラッチＤＬ２に転送する。データラッチＤＬ２は、読み出し電圧ＡＲで読み出された“１”又は“０”データを保持する。
【００４０】
次に、読み出し電圧ＢＲを印加した場合、しきい値電圧分布ＥＲ、ＡのメモリセルＭＣが導通し、センスアンプ３ａは“１”データを検出する。その他のメモリセルＭＣについては導通せず、センスアンプ３ａは“０”データを検出する。演算回路３１は、センスアンプ３ａが検出したデータをそのままデータラッチＤＬ１に転送する。データラッチＤＬ１は、読み出し電圧ＢＲで読み出された“１”又は“０”データを保持する。
【００４１】
次に、読み出し電圧ＣＲを印加した場合、しきい値電圧分布ＥＲ、Ａ、ＢのメモリセルＭＣが導通し、センスアンプ３ａは“１”データを検出する。その他のメモリセルＭＣについては導通せず、センスアンプ３ａは“０”データを検出する。演算回路３１は、センスアンプ３ａが検出したデータの反転データとデータラッチＤＬ２の保持データとの論理和を演算し、データラッチＤＬ２に転送する。データラッチＤＬ２は、演算結果の“１”又は“０”データを保持する。
【００４２】
次に、読み出し電圧ＤＲを印加した場合、しきい値電圧分布ＥＲ、Ａ、Ｂ、ＣのメモリセルＭＣが導通し、センスアンプ３ａは“１”データを検出する。その他のメモリセルＭＣについては導通せず、センスアンプ３ａは“０”データを検出する。演算回路３１は、センスアンプ３ａが検出したデータをそのままデータラッチＤＬ０に転送する。データラッチＤＬ０は読み出し電圧ＤＲで読み出された“１”又は“０”データを保持する。
【００４３】
読み出し電圧ＤＲでのリード動作を終了すると下位ページＬＯＷＥＲのデータが確定してデータラッチＤＬ０に保持される。以降データラッチＤＬ０のデータは変化しない。
【００４４】
次に、読み出し電圧ＥＲを印加した場合、しきい値電圧分布ＥＲ、Ａ、Ｂ、Ｃ、ＤのメモリセルＭＣが導通し、センスアンプ３ａは“１”データを検出する。その他のメモリセルＭＣについては導通せず、センスアンプ３ａは“０”データを検出する。演算回路３１は、センスアンプ３ａが検出したデータとデータラッチＤＬ２の保持データとの論理積を演算し、データラッチＤＬ２に転送する。データラッチＤＬ２は、演算結果の“１”又は“０”データを保持する。
【００４５】
次に、読み出し電圧ＦＲを印加した場合、しきい値電圧分布ＥＲ、Ａ、Ｂ、Ｃ、Ｄ、ＥのメモリセルＭＣが導通し、センスアンプ３ａは“１”データを検出する。その他のメモリセルＭＣについては導通せず、センスアンプ３ａは“０”データを検出する。演算回路３１は、センスアンプ３ａが検出したデータの反転データとデータラッチＤＬ１の保持データとの論理和を演算し、データラッチＤＬ１に転送する。データラッチＤＬ１は、演算結果の“１”又は“０”データを保持する。
【００４６】
読み出し電圧ＦＲでのリード動作を終了すると中位ページＭＩＤＤＬＥのデータが確定してデータラッチＤＬ１に保持される。以降データラッチＤＬ１のデータは変化しない。
【００４７】
最後に、読み出し電圧ＧＲを印加した場合、しきい値電圧分布ＥＲ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、ＦのメモリセルＭＣが導通し、センスアンプ３ａは“１”データを検出する。その他のメモリセルＭＣについては導通せず、センスアンプ３ａは“０”データを検出する。演算回路３１は、センスアンプ３ａが検出したデータの反転データとデータラッチＤＬ２の保持データとの論理和を演算し、データラッチＤＬ２に転送する。データラッチＤＬ２は、演算結果の“１”又は“０”データを保持する。
【００４８】
読み出し電圧ＧＲでのリード動作を終了すると上位ページＵＰＰＥＲのデータが確定してデータラッチＤＬ２に保持される。
【００４９】
本実施の形態に係るセンスアンプ回路３によれば、３つのデータラッチＤＬ及び演算回路３１を用いた一連の読み出し動作により、選択メモリセルＭＣから３つのサブページ（上位ページＵＰＰＥＲ、中位ページＭＩＤＤＬＥ、下位ページＬＯＷＥＲ）のデータを同時に読み出すことが可能となる。
【００５０】
［第１のしきい値電圧情報読み出し］
次に、ＮＡＮＤ型フラッシュメモリにおける第１のしきい値電圧情報の読み出し動作について説明する。図１１は、第１のしきい値電圧情報読み出し時に選択メモリセルＭＣのワード線ＷＬに印加される電圧、及び演算回路３１とデータラッチＤＬの動作を示す図である。
【００５１】
上述のデータ読み出し動作により、３ページ分のデータを一括読み出しした場合、メモリセルＭＣの保持するデータがしきい値電圧分布ＥＲ、Ａ〜Ｇのうちいずれに属するものかがわかる。ここで、多値データが記憶されたメモリセルＭＣからのデータ読み出しにおいて、あるしきい値電圧分布のデータを有するメモリセルＭＣからの読み出しデータは、誤って隣接するしきい値電圧分布のデータとして読み出されるおそれがある。例えば、メモリセルＭＣから読み出したデータがしきい値電圧分布Ｃに属するデータであった場合、そのメモリセルＭＣには本来しきい値電圧分布Ｂ、あるいはしきい値電圧分布Ｄのデータが保持されていたものが、誤って読み出されたものである可能性がある。しかし、隣接するしきい値電圧分布よりさらに離れたしきい値電圧分布の状態（例えばしきい値電圧分布Ｃからみたしきい値電圧分布Ａやしきい値電圧分布Ｅ）にあるメモリセルＭＣが誤ってしきい値電圧分布Ｃに属するデータとして読み出されたという可能性は低い。
【００５２】
メモリセルＭＣから読み出されたデータは、ＥＣＣ回路を用いたエラー検出訂正により補正される。ここで、このエラー検出訂正を正確に実行するためにしきい値電圧情報（第１のしきい値電圧情報及び後述する第２のしきい値電圧情報）が用いられる。
【００５３】
図１１に示すように、第１のしきい値電圧情報のそれぞれの読み出し動作においては、メモリセルＭＣが保持する８通りのしきい値電圧分布ＥＲ、Ａ〜Ｇの中間付近（分布の左端と右端との間）となる第１のしきい値電圧情報読み出し電圧Ｅｒ１、Ａ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｆ１、Ｇ１が選択ワード線ＷＬに順に印加される。この電圧によりメモリセルＭＣが導通したか否かに基づいて演算回路３１にて論理演算が実行され、第１のしきい値電圧情報“１”または“０”が決定される。論理演算の結果の第１のしきい値電圧情報が図１１の上部にしきい値電圧分布とともに示されるように割り付けられた“０”データ又は“１”データである。例えば、あるメモリセルＭＣのしきい値電圧が第１のしきい値電圧情報読み出し電圧Ｃ１以上の電圧であり、且つ、第１のしきい値電圧情報読み出し電圧Ｄ１以下の電圧である場合、このメモリセルＭＣには第１のしきい値電圧情報“１”が与えられる。
【００５４】
例えば、データ読み出し動作においてしきい値電圧分布Ｃのデータとして読み出されたメモリセルＭＣが、第１のしきい値電圧情報読み出し動作において“１”データとされた場合（しきい値電圧分布Ｃの右側にある場合）、そのメモリセルＭＣは正確にしきい値電圧分布Ｃのデータを保持しているか、又は、しきい値電圧分布Ｄのデータを保持していたものが誤って読み出された可能性がある。一方、しきい値電圧分布Ｂやその他のしきい値電圧分布のデータを保持していたものが誤って読み出された可能性は低いと判断される。
【００５５】
また、データ読み出し動作においてしきい値電圧分布Ｃとして読み出されたメモリセルＭＣが、第１のしきい値電圧情報読み出し動作において“０”データとされた場合（しきい値電圧分布Ｃの左側にある場合）、そのメモリセルＭＣは正確にしきい値電圧分布Ｃのデータを保持しているか、又は、しきい値電圧分布Ｂのデータを保持していたものが誤って読み出された可能性がある。一方、しきい値電圧分布Ｄやその他のしきい値電圧分布のデータを保持していたものが誤って読み出された可能性は低いと判断される。この第１のしきい値電圧情報を含めてエラー検出訂正を実行することで、エラー検出訂正の精度を上げることができる。
【００５６】
次に、本実施の形態における第１のしきい値電圧情報読み出し動作の手順を図１１を用いて具体的に説明する。
【００５７】
図１１に示すように、第１のしきい値電圧情報読み出し時に選択ワード線ＷＬに印加される読み出し電圧の電圧値は、メモリセルＭＣが保持する８通りのしきい値電圧分布ＥＲ、Ａ〜Ｇの略中間電圧となる電圧Ｅｒ１、Ａ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｆ１、Ｇ１に設定され得る。第１のしきい値電圧情報読み出し動作が開始されると、電圧Ｅｒ１〜Ｇ１が低電圧のものから順にワード線ＷＬに印加される。ここで、しきい値電圧情報が保持されるデータラッチはデータラッチＤＬＸであるものとする。
【００５８】
電圧Ｅｒ１を印加した場合、メモリセルＭＣのしきい値電圧が最もしきい値電圧が低いしきい値電圧分布ＥＲの左側（負の側）にあった場合にメモリセルＭＣは導通し、センスアンプ３ａは“１”データを検出する。メモリセルＭＣのしきい値電圧がしきい値電圧分布ＥＲの右側のしきい値電圧である場合や、その他のしきい値電圧分布Ａ〜Ｇにある場合についてはメモリセルＭＣは導通せず、センスアンプ３ａは“０”データを検出する。演算回路３１は、センスアンプ３ａが検出したデータをそのままデータラッチＤＬＸに転送する。データラッチＤＬＸは、転送された“１”又は“０”データを保持する。
【００５９】
次に、電圧Ａ１を印加した場合、メモリセルＭＣのしきい値電圧がしきい値電圧分布ＥＲとしきい値電圧分布Ａの左側（負の側）にあった場合にメモリセルＭＣは導通し、センスアンプ３ａは“１”データを検出する。その他のしきい値電圧分布にある場合についてはメモリセルＭＣは導通せず、センスアンプ３ａは“０”データを検出する。演算回路３１は、センスアンプ３ａが検出したデータの反転データとデータラッチＤＬＸの保持データとの論理和を演算し、データラッチＤＬＸに転送する。データラッチＤＬＸは、演算結果の“１”又は“０”データを保持する。
【００６０】
次に、電圧Ｂ１を印加した場合、メモリセルのしきい値電圧がしきい値電圧分布ＥＲ、Ａとしきい値電圧分布Ｂの左側（負の側）にあった場合にメモリセルＭＣは導通し、センスアンプ３ａは“１”データを検出する。その他のしきい値電圧分布にある場合についてはメモリセルＭＣは導通せず、センスアンプ３ａは“０”データを検出する。演算回路３１は、センスアンプ３ａが検出したデータとデータラッチＤＬＸの保持データとの論理積を演算し、データラッチＤＬＸに転送する。データラッチＤＬＸは、演算結果の“１”又は“０”データを保持する。
【００６１】
以下、同様に電圧Ｃ１〜Ｇ１を順次印加して、演算回路３１で第１のしきい値電圧情報を演算した後、データラッチＤＬＸに転送する。この第１のしきい値電圧情報読み出し動作により、メモリセルＭＣの有するしきい値に基づいて、第１のしきい値電圧情報として図１１の上部に示されるように割り付けられた“１”データまたは“０”データが決定される。このしきい値電圧情報読み出し動作は１つのデータラッチと演算回路３１を用いることにより実行することができる。１つのデータラッチとしてはデータラッチＤＬ０〜ＤＬ２のいずれかを用いるものであってもよい。
【００６２】
［第２のしきい値電圧情報読み出し動作］
次に、本実施の形態における第２のしきい値電圧情報読み出し動作について説明する。図１２は、第２のしきい値電圧情報読み出し時に選択メモリセルＭＣの選択ワード線ＷＬに印加される電圧を示す図である。
【００６３】
第２のしきい値電圧情報の読み出し動作において、メモリセルＭＣが保持する８通りのしきい値電圧分布ＥＲ、Ａ〜Ｇの下限または上限からしきい値電圧分布幅の略４分の１程度の電圧を増減させた電圧Ａ２Ａ、Ａ２Ｂ、Ｂ２Ａ、Ｂ２Ｂ、・・・Ｇ２Ａ、Ｇ２Ｂがワード線ＷＬに印加される。なお、ここでいう「上限」、「下限」は、メモリセルにデータを書き込んだ直後のしきい値分布の上限及び下限を意味し、上限と下限は他のしきい値分布と重ならないものとする。この電圧によりメモリセルＭＣが導通したか否かに基づいて演算回路３１にて論理演算が実行され、第２のしきい値電圧情報“１”または“０”が決定される。例えば、あるメモリセルＭＣのしきい値電圧が電圧Ｃ２Ａ以上の電圧であり、且つ、電圧Ｃ２Ｂ以下の電圧である場合、このメモリセルＭＣにはしきい値電圧情報“０”が与えられる。また、あるメモリセルＭＣのしきい値電圧が電圧Ｃ２Ｂ以上の電圧であり、且つ電圧Ｄ２Ａ以下の電圧である場合、このメモリセルＭＣにはしきい値電圧情報“１”が与えられる。
【００６４】
例えば、データ読み出し動作においてしきい値電圧分布Ｃとして読み出されたメモリセルＭＣが、第２のしきい値電圧情報読み出しにおいて“０”データとされた場合、そのメモリセルＭＣは正確にしきい値電圧分布Ｃのデータを保持している可能性が高い。一方、第２のしきい値電圧情報読み出しにおいて“１”データとされた場合、しきい値電圧分布Ｂ又はしきい値電圧分布Ｄのデータを保持していたものが誤って読み出された可能性があると判断される。
【００６５】
ここで、上述の第１のしきい値電圧情報読み出し動作において読み出された第１のしきい値電圧情報によりしきい値電圧分布Ｂ又はしきい値電圧分布Ｄのいずれかのデータが誤って読み出された可能性があるかを判断することができる。第２のしきい値電圧情報と第１のしきい値電圧情報とを組み合わせてエラー検出訂正を実行することで、さらにエラー検出訂正の精度を上げることができる。
【００６６】
次に、本実施の形態における第２のしきい値電圧情報読み出し動作の手順を図１２を用いて具体的に説明する。
【００６７】
図１２に示すように、第２のしきい値電圧情報読み出し動作時に選択ワード線ＷＬに印加される読み出し電圧の電圧値は、１４通りの電圧Ａ２Ａ、Ａ２Ｂ、Ｂ２Ａ、Ｂ２Ｂ、・・・Ｇ２Ａ、Ｇ２Ｂに設定され得る。第２のしきい値電圧情報読み出し動作が開始されると、電圧Ａ２Ａ〜Ｇ２Ｂが低電圧のものから順にワード線ＷＬに印加される。第２のしきい値情報読み出し動作において、演算回路３１では、図１１に示したものと同様の動作が実行され、その論理演算の結果がデータラッチ（例えばデータラッチＤＬＸ）に転送されて保持される。これにより、メモリセルＭＣのしきい値に基づき、第２のしきい値電圧情報として“１”データまたは“０”データが決定される。
【００６８】
次に、本実施の形態における第２のしきい値電圧情報読み出し動作の他の例について説明する。図１３Ａ及び図１３Ｂは、他の例に係る第２のしきい値電圧情報読み出し時に選択メモリセルＭＣのワード線に印加される電圧を示す図である。
【００６９】
第２のしきい値電圧情報の読み出し動作の他の例において、電圧印加動作は２回のサイクルに分けて実行される。図１３Ａは１サイクル目における印加電圧を示し、図１３Ｂは２サイクル目における印加電圧を示している。
【００７０】
１サイクル目の電圧印加動作において、消去状態にあるしきい値電圧分布ＥＲのしきい値電圧分布の上限から４分の１となる電圧Ｅｒ２Ａと、メモリセルＭＣが保持する８通りのしきい値電圧分布Ａ〜Ｇの下限から４分の１となる電圧Ａ２Ａ、Ｂ２Ａ、Ｃ２Ａ、Ｄ２Ａ、Ｅ２Ａ、Ｆ２Ａ、Ｇ２Ａとが低電圧のものから順にワード線ＷＬに印加される。この電圧によりメモリセルＭＣが導通したか否かに基づいて演算回路３１において論理演算が実行され、データ“１”又はデータ“０”が決定される。例えば、あるメモリセルＭＣのしきい値電圧が電圧Ｃ２Ａ以上の電圧であり、且つ、電圧Ｄ２Ａ以下の電圧である場合、このメモリセルＭＣにはデータ“１”が与えられる。また、あるメモリセルＭＣのしきい値電圧が電圧Ｄ２Ａ以上の電圧であり、且つ、電圧Ｅ２Ａ以下の電圧である場合、このメモリセルＭＣにはデータ“０”が与えられる。
【００７１】
次に、２サイクル目の電圧印加動作において、消去状態にあるしきい値電圧分布ＥＲのしきい値電圧分布の上限から４分の１となる電圧Ｅｒ２Ｂと、メモリセルＭＣが保持する８通りのしきい値電圧分布Ａ〜Ｇの上限から４分の１となる電圧Ａ２Ｂ、Ｂ２Ｂ、Ｃ２Ｂ、Ｄ２Ｂ、Ｅ２Ｂ、Ｆ２Ｂ、Ｇ２Ｂとが低電圧のものから順にワード線ＷＬに印加される。この電圧によりメモリセルＭＣが導通したか否かに基づいて演算回路３１において論理演算が実行され、データ“１”又はデータ“０”が決定される。例えば、あるメモリセルＭＣのしきい値電圧が電圧Ｃ２Ｂ以上の電圧であり、且つ、電圧Ｄ２Ｂ以下の電圧である場合、このメモリセルＭＣにはデータ“１”が与えられる。また、あるメモリセルＭＣのしきい値電圧が電圧Ｄ２Ｂ以上の電圧であり、且つ、電圧Ｅ２Ｂ以下の電圧である場合、このメモリセルＭＣにはデータ“０”が与えられる。
【００７２】
２サイクルの電圧印加が終了した後、メモリセルＭＣに与えられたデータから第２のしきい値電圧情報が決定される。この第２のしきい値電圧情報は、１サイクル目の電圧印加で読み出されたデータと２サイクル目で読み出されたデータとの排他的論理和を演算することで決定される。例えば、演算回路３１において、１サイクル目のデータと２サイクル目のデータとの排他的論理和の反転データを演算することにより、図１２に示す第２のしきい値電圧情報読み出しと同一のしきい値電圧情報を読み出すことができる。
【００７３】
すなわち、２サイクルの電圧印加で２回とも“０”データが読み出されたメモリセルＭＣは、“０”データと“０”データとの排他的論理和“０”データを反転させて、しきい値電圧情報“１”が決定される。同様に、２サイクルの電圧印加で２回とも“１”データが読み出されたメモリセルＭＣは、“１”データと“１”データとの排他的論理和“０”データを反転させて、しきい値電圧情報“１”が決定される。一方、２サイクルの電圧印加で“１”データと“０”データとが読み出されたメモリセルＭＣは、“１”データと“０”データとの排他的論理和“１”データを反転させて、しきい値電圧情報“０”が決定される。
【００７４】
以下、本実施の形態に係るＮＡＮＤ型フラッシュメモリにおいては、上述の３ページ一括のデータ読み出し動作と、第１及び第２のしきい値電圧情報読み出し動作とを実行するものとする。
【００７５】
［データ読み出し及びしきい値電圧情報読み出しの比較例］
本実施の形態に係るＮＡＮＤ型フラッシュメモリのデータ読み出し及びしきい値電圧情報読み出しの説明に先立ち、比較例のデータ読み出し及びしきい値電圧情報読み出しについて説明する。図１４は、第１の比較例における３ページ一括のデータ読み出し動作と、３ページ一括読み出しの後にしきい値電圧情報読み出し動作を実行する場合におけるワード線への印加電圧波形及びデータ読み出しを制御する信号波形を示している。
【００７６】
時刻ｔｒ１において、図１４に示すコマンド及び書き込みイネーブル信号／ＷＥ、Ｒｅａｄｙ／Ｂｕｓｙ信号により、データ読み出し動作が開始される。上述のようにデータ読み出し動作時に選択ワード線に印加される読み出し電圧の電圧値は、電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲ（７通り）に設定される。そして、電圧ＤＲまでのデータ読み出し終了により、下位ページＬＯＷＥＲのデータが確定して、データラッチＤＬ０に保持される。
【００７７】
時刻ｔｒ２において、データラッチＤＬ０に保持された下位ページＬＯＷＥＲのデータは電圧ＤＲによるデータの読み出し動作が終了するとともにデータラッチＤＬＸに転送される。そして、時刻ｔｒ３において、コマンド３ＦｈによりデータラッチＤＬＸからデータバスＢＵＳを介して外部に出力される。ここで、データラッチＤＬＸから外部へのデータ出力時間をＤａｔａＯｕｔとして示している。
【００７８】
ここで、読み出し電圧ＤＲでのリード動作の後、スイッチＳＷ２をオンしてデータラッチＤＬ０のデータをデータラッチＤＬＸに転送する。その後、スイッチＳＷ２をオフ、スイッチＳＷ１をオンすることにより、下位ページＬＯＷＥＲのデータを出力すると同時に、読み出し電圧ＥＲ、ＦＲ、ＧＲでのリード動作を実行することが可能となる。
【００７９】
時刻ｔｒ４において、電圧ＦＲによるデータ読み出し終了により、中位ページＭＩＤＤＬＥのデータが確定して、データラッチＤＬ１に保持される。データラッチＤＬ１に保持された中位ページＭＩＤＤＬＥのデータは電圧ＦＲによるデータの読み出し動作が終了するとともにデータラッチＤＬＸに転送される。時刻ｔｒ５において、コマンド３ＦｈによりデータラッチＤＬＸからデータバスＢＵＳを介して外部に出力される。下位ページＬＯＷＥＲのデータと同様に、データラッチＤＬＸから外部へのデータ出力時間をＤａｔａＯｕｔとして示している。
【００８０】
そして、電圧ＧＲによるデータ読み出し終了により、上位ページＵＰＰＥＲのデータが確定して、データラッチＤＬ２に保持される。時刻ｔｒ６において、データラッチＤＬ２に保持された上位ページＵＰＰＥＲのデータは中位ページＭＩＤＤＬＥのデータの転送が終了するとともにデータラッチＤＬＸに転送される。時刻ｔｒ７において、コマンド３ＦｈによりデータラッチＤＬＸからデータバスＢＵＳを介して外部に出力される。その後、時刻ｔｒ８から第１のしきい値電圧情報読み出しが開始され、電圧Ｅｒ１から順に電圧が印加される。そして、図示は省略するが第１のしきい値電圧情報読み出しの後、第２のしきい値電圧情報読み出しが実行される。
【００８１】
このような３ページ一括のデータ読み出し動作と、３ページ一括読み出しの後にしきい値電圧情報読み出し動作を実行するシーケンス制御は、データラッチＤＬＸからのデータ出力時間ＤａｔａＯｕｔが短い時間であれば、データ読み出し動作の終了とともに、しきい値電圧情報読み出し動作に移行することができる。
【００８２】
しかし、ＮＡＮＤ型フラッシュメモリの場合１ページあたりの情報が多いため、データラッチＤＬＸからのデータ出力時間ＤａｔａＯｕｔが長時間化することがある。
【００８３】
図１５は、第２の比較例における３ページ一括のデータ読み出し動作と、３ページ一括読み出しの後にしきい値電圧情報読み出し動作を実行する場合におけるワード線への印加電圧波形及びデータ読み出しを制御する信号波形を示している。図１６は、図１５に示す波形によりデータ読み出し及びしきい値電圧情報読み出しが実行された場合の各部の動作を説明する図である。
【００８４】
図１５に示すデータ読み出し動作は、データラッチＤＬＸから外部にデータを出力する際におけるデータ出力時間ＤａｔａＯｕｔが図１４に示すデータ読み出し動作よりも長い。
【００８５】
時刻ｔｒ２において、図１５及び図１６に示すように電圧ＤＲでの読み出し動作後、データラッチＤＬ０からデータラッチＤＬＸへと下位ページＬＯＷＥＲのデータＬＯが転送される。時刻ｔｒ３において、インターフェース（本実施の形態におけるデータバスＢＵＳ）を介して下位ページＬＯＷＥＲのデータＬＯが外部に出力される。
【００８６】
下位ページＬＯＷＥＲのデータ出力時間が電圧ＥＲ、ＦＲ、ＧＲでのデータ読み出し動作と同程度の時間であった場合、データラッチＤＬＸから下位ページＬＯＷＥＲのデータＬＯを出力している間に中位ページＭＩＤＤＬＥ及び上位ページＵＰＰＥＲのデータ読み出し動作が終了する。中位ページＭＩＤＤＬＥ及び上位ページＵＰＰＥＲのデータＭＩ、ＵＰはデータラッチＤＬ１及びＤＬ２に保持される。３ページ全てのデータ読み出し動作が終了した後、時刻ｔｒ４において、中位ページＭＩＤＤＬＥのデータＭＩがデータラッチＤＬＸへと転送され、外部に出力される。その後、上位ページＵＰＰＥＲのデータＵＰがデータラッチＤＬＸへと転送され、外部に出力される。
【００８７】
上位ページＵＰＰＥＲのデータＵＰがデータラッチＤＬＸに転送された後、外部に出力されている間には、データラッチＤＬＸはセンスアンプ３ａ側と切り離されている。ここで、データラッチＤＬ０〜ＤＬ２のいずれか１つを用いて、第１のしきい値電圧情報読み出し動作を開始する。第２の比較例の場合、中位ページＭＩＤＤＬＥのデータＭＩを外部に出力している際には、データ読み出し動作もしきい値電圧情報読み出し動作も実行されていない。このため、中位ページＭＩＤＤＬＥのデータＭＩを外部に出力している間の時間だけ動作時間が延びて、データ読み出しとしきい値電圧情報読み出しとの合計動作時間が長くなるおそれがある。
【００８８】
［本実施の形態におけるデータ読み出し及びしきい値電圧情報読み出し］
次に、本実施の形態におけるデータ読み出し動作及びしきい値電圧情報読み出し動作について説明する。図１７は、３ページ一括のデータ読み出し動作と、第１のしきい値電圧情報読み出し動作とを同時に実行する場合におけるワード線ＷＬへの印加電圧波形及びデータ読み出しを制御する信号波形を示している。図１８は、図１５に示す波形によりデータ読み出し及びしきい値電圧情報読み出しが実行された場合の各部の動作を説明する図である。
【００８９】
図１７に示すデータ読み出し及びしきい値電圧情報読み出し動作は、動作が開始されると、データ読み出し時に選択ワード線ＷＬに印加される読み出し電圧ＡＲ〜ＧＲと、しきい値電圧情報読み出し時に選択ワード線ＷＬに印加される電圧Ｅｒ１〜Ｇ１とが低電圧のものから順にワード線ＷＬに印加される。ここで、読み出しデータが保持されるデータラッチは、データラッチＤＬ１、ＤＬ２、ＤＬＸであり、しきい値電圧情報が保持されるデータラッチはデータラッチＤＬ１であるものとする。
【００９０】
図１８に示すように、時刻ｔ２までの電圧ＤＲでの読み出し動作後、時刻ｔ３において、データラッチＤＬＸからインターフェース（本実施の形態におけるデータバスＢＵＳ）を介して下位ページＬＯＷＥＲのデータＬＯが外部に出力される。
【００９１】
下位ページＬＯＷＥＲのデータ出力の間（出力時間ＤａｔａＯｕｔ）に電圧Ｄ１、Ｅ１での第１のしきい値電圧情報読み出し動作、電圧ＥＲでのデータ読み出し動作が実行される。データラッチＤＬＸから下位ページＬＯＷＥＲのデータＬＯを出力した後に、電圧ＦＲでのデータ読み出し動作で、中位ページＭＩＤＤＬＥのデータ読み出し動作が終了する。時刻ｔ４において、中位ページＭＩＤＤＬＥのデータＭＩは、データラッチＤＬ２からデータラッチＤＬＸへと転送され、時刻ｔ５において、データラッチＤＬＸからインターフェース（本実施の形態におけるデータバスＢＵＳ）を介して外部に出力される。
【００９２】
また、中位ページＭＩＤＤＬＥのデータ出力の間（出力時間ＤａｔａＯｕｔ）に、電圧ＧＲでのデータ読み出し動作、電圧Ｇ１での第１のしきい値電圧情報読み出し動作が実行される。これにより、上位ページＵＰＰＥＲのデータ読み出し動作及び第１のしきい値電圧情報読み出し動作が終了する。また、第１のしきい値電圧情報ＳＢ１はデータラッチＤＬ０に保持される。時刻ｔ６において、上位ページＵＰＰＥＲのデータＵＰは、データラッチＤＬ１からデータラッチＤＬＸへと転送され、時刻ｔ７において、データラッチＤＬＸからインターフェース（本実施の形態におけるデータバスＢＵＳ）を介して外部に出力される。
【００９３】
この上位ページＵＰＰＥＲのデータがデータラッチＤＬＸに転送された後、外部に出力されている間には、データラッチＤＬＸはセンスアンプ３ａ側と切り離されている。ここで、データ読み出し動作及び第１のしきい値電圧情報ＳＢ１の読み出し動作がすでに終了しているため、データラッチＤＬ０〜ＤＬ２を用いて、第２のしきい値電圧情報読み出し動作を開始する。
【００９４】
図１８に示すように、第２のしきい値電圧情報読み出しの１サイクル目の読み出しは、上位ページＵＰＰＥＲのデータＵＰが外部に出力されている間に、例えばデータラッチＤＬ２を用いて実行される。第２のしきい値電圧情報読み出しの１サイクル目の読み出しは、電圧Ｅｒ２Ａ〜Ｇ２Ａが選択ワード線ＷＬに印加されて、“１”又は“０”データがデータラッチＤＬ２に保持される。
【００９５】
上位ページＵＰＰＥＲのデータＵＰの外部への出力と、第２のしきい値電圧情報読み出しの１サイクル目とが終了した後、データラッチＤＬ０に保持された第１のしきい値電圧情報ＳＢ１がデータラッチＤＬ０からデータラッチＤＬＸへと転送され、外部に出力される。
【００９６】
この第１のしきい値電圧情報ＳＢ１がデータラッチＤＬＸに転送された後、外部に出力されている間には、データラッチＤＬＸはセンスアンプ３ａ側と切り離されている。ここで、第２のしきい値電圧情報読み出しの２サイクル目の読み出しを開始する。
【００９７】
第２のしきい値電圧情報読み出しの２サイクル目の読み出しは、第１のしきい値電圧情報ＳＢ１が外部に出力されている間に、例えばデータラッチＤＬ１を用いて実行される。第２のしきい値電圧情報読み出しの２サイクル目の読み出しは、電圧Ｅｒ２Ｂ〜Ｇ２Ｂが選択ワード線に印加されて、“１”又は“０”データがデータラッチＤＬ１に保持される。
【００９８】
第１のしきい値電圧情報ＳＢ１の外部への出力と、第２のしきい値電圧情報読み出しの２サイクル目とが終了した後、データラッチＤＬ１及びＤＬ２に保持されたデータから、第２のしきい値電圧情報ＳＢ２が演算される。この第２のしきい値電圧情報ＳＢ２がデータラッチＤＬＸへと転送され、外部に出力される。
【００９９】
第２のしきい値電圧情報ＳＢ２が外部に出力された後、読み出しデータとしきい値電圧情報とを用いて、ＥＣＣ回路でエラー検出訂正が実行される。エラー訂正されたデータにより、データ読み出し動作が終了する。
【０１００】
［本実施の形態に係る半導体記憶装置の効果］
本実施の形態に係る半導体記憶装置は、データ読み出し動作及び第１のしきい値電圧情報読み出し動作を同時に実行する。そして、３ページのデータＬＯ、ＭＩ、ＵＰ及び第１のしきい値電圧情報ＳＢ１をデータレジスタ３ｂから外部に出力するとともに、第２のしきい値電圧情報読み出しを実行することができる。そのため、読み出しデータを外部に出力する間、メモリセルアレイからの読み出し動作が待機させられることがない。本実施の形態に係る半導体記憶装置によれば、メモリセルアレイからデータ及びしきい値電圧情報を高速に読み出すとともに転送することが可能となり、読み出し動作の性能が改善される。
【０１０１】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図１９を参照して説明する。
【０１０２】
この実施の形態は、半導体記憶装置の全体構成等（図１〜図６）に関しては第１の実施の形態と略同様であり、多値記憶動作の際のデータ読み出し及びしきい値電圧情報読み出しの手順（手法）において第１の実施の形態と異なっている。以下ではこのデータ読み出し及びしきい値電圧情報読み出しの手順に関し図１９を参照しつつ説明し、その他に関しては説明を省略する。
【０１０３】
この実施の形態では、データ読み出しにおいて選択ワード線ＷＬに印加する電圧の順を、低電圧から高電圧に順に印加しない点において第１の実施の形態のデータ読み出しと異なる。
【０１０４】
図１０に示すデータ読み出し動作は、１つのデータラッチは１つのページ読み出しに対応して設けられているため、１ページごとに個別にデータ読み出しを実行することができる。例えば、図１９に示すように、電圧ＤＲを選択ワード線に印加してメモリセルＭＣの導通・非導通を判別する。このデータをデータラッチＤＬＸに転送することにより、下位ページＬＯＷＥＲのデータＬＯが確定する。
【０１０５】
電圧ＤＲでの読み出し動作後、データラッチＤＬＸからインターフェース（本実施の形態におけるデータバスＢＵＳ）を介して下位ページＬＯＷＥＲのデータＬＯが外部に出力される。
【０１０６】
下位ページＬＯＷＥＲのデータ出力の間に電圧ＢＲ、ＦＲでのデータ読み出し動作が実行される。データラッチＤＬＸから下位ページＬＯＷＥＲのデータＬＯを出力している間に、電圧ＢＲ、ＦＲでのデータ読み出し動作と演算回路３１での演算で、中位ページＭＩＤＤＬＥのデータ読み出し動作が終了する。中位ページＭＩＤＤＬＥのデータＭＩは、データラッチＤＬ２に保持される。下位ページＬＯＷＥＲのデータＬＯが外部に出力された後、中位ページＭＩＤＤＬＥのデータＭＩがデータラッチＤＬ２からデータラッチＤＬＸへと転送され、外部に出力される。
【０１０７】
中位ページＭＩＤＤＬＥのデータ出力の間に、電圧ＡＲ、ＣＲ、ＥＲ、ＧＲでのデータ読み出し動作が実行される。データラッチＤＬＸから中位ページＭＩＤＤＬＥのデータＭＩを出力している間に、電圧ＡＲ、ＣＲ、ＥＲ、ＧＲでのデータ読み出し動作と演算回路３１での演算で、上位ページＵＰＰＥＲのデータ読み出し動作が終了する。上位ページＵＰＰＥＲのデータＵＰは、データラッチＤＬ２に保持される。中位ページＭＩＤＤＬＥのデータＭＩが外部に出力された後、上位ページＵＰＰＥＲのデータがデータラッチＤＬ２からデータラッチＤＬＸへと転送され、外部に出力される。
【０１０８】
この上位ページＵＰＰＥＲのデータがデータラッチＤＬＸに転送された後、外部に出力されている間には、データラッチＤＬＸはセンスアンプ３ａ側と切り離されている。ここで、データ読み出し動作がすでに終了しているため、データラッチＤＬ０〜ＤＬ２のいずれか１つを用いて、第１のしきい値電圧情報読み出し動作を開始する。
【０１０９】
第１のしきい値電圧情報読み出しは、上位ページＵＰＰＥＲのデータＵＰが外部に出力されている間に、例えばデータラッチＤＬ２を用いて実行される。第１のしきい値電圧情報読み出しは、電圧Ｅｒ１〜Ｇ１が選択ワード線に印加されて、“１”又は“０”データがデータラッチＤＬ２に保持される。第１のしきい値電圧情報読み出しが終了した後、この第１のしきい値電圧情報ＳＢ１がデータラッチＤＬ２からデータラッチＤＬＸへと転送され、外部に出力される。
【０１１０】
この第１のしきい値電圧情報ＳＢ１がデータラッチＤＬＸに転送された後、外部に出力されている間に、第２のしきい値電圧情報読み出し動作が実行される。第２のしきい値電圧読み出し動作は、第１の実施の形態と略同様であるため、その説明を省略する。
【０１１１】
［本実施の形態に係る半導体記憶装置の効果］
本実施の形態に係る半導体記憶装置は、データ読み出し動作を下位ページから順に実行する。そして、メモリセルアレイから読み出されたページ単位のデータをデータレジスタ３ｂから外部に出力するとともに、第１のしきい値電圧情報読み出しを実行することができる。本実施の形態に係る半導体記憶装置においても、第１の実施の形態の比較例で示したような、メモリセルアレイ１からのデータ読み出し動作の待機が生じない。本実施の形態に係る半導体記憶装置によっても、メモリセルアレイからデータ及びしきい値電圧情報を高速に読み出すとともに転送することが可能となり、読み出し動作の性能が改善される。
【０１１２】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記の実施の形態では、１つのメモリセルＭＣに３ビットのデータを格納する場合を例として説明したが、本発明はこれに限定されるものではなく、複数ビットのデータ（４値や１６値のデータ）を１つのメモリセルＭＣに格納する場合にも適用され得る。
【図面の簡単な説明】
【０１１３】
【図１】第１の実施の形態による不揮発性半導体記憶装置であるメモリカード２０の全体構成を示すブロック図である。
【図２】図１のメモリカード２０を、メモリチップ２１とコントローラ２２のロジックコントロールを渾然一体として見た機能ブロック図である。
【図３】メモリセルアレイ１の具体的な構成を示す回路図である。
【図４】メモリセルＭＣの構成を示す断面図である。
【図５】選択トランジスタＳ１、Ｓ２の構成を示す断面図である。
【図６】ＮＡＮＤセルユニットＮＵの構成を示す断面図である。
【図７】１つのメモリセルに３ビットの情報を記憶する場合におけるしきい値電圧分布の状態図（しきい値電圧Ｖｔｈとセル数との関係図）である。
【図８】センスアンプ回路３に含まれるセンスアンプ３ａ及びデータレジスタ３ｂの構成を示すブロック図である。
【図９】データ読み出し時に選択メモリセルのワード線に印加される電圧の波形図である。
【図１０】データ読み出し時の演算回路における演算動作及びデータラッチにおいて保持されるデータを示す図である。
【図１１】しきい値電圧情報読み出し時に選択メモリセルのワード線に印加される電圧、及び演算回路とデータラッチの動作を示す図である。
【図１２】第２のしきい値電圧情報読み出し時に選択メモリセルのワード線に印加される電圧を示す図である。
【図１３Ａ】他の例の第２のしきい値電圧情報読み出し時に選択メモリセルのワード線に印加される電圧を示す図である。
【図１３Ｂ】他の例の第２のしきい値電圧情報読み出し時に選択メモリセルのワード線に印加される電圧を示す図である。
【図１４】データ読み出し動作と、第１及び第２のしきい値電圧情報読み出し動作を実行する場合におけるワード線への印加電圧波形及びデータ読み出しを制御する信号波形図である。
【図１５】比較例に係るデータ読み出し動作と、第１及び第２のしきい値電圧情報読み出し動作を実行する場合におけるワード線への印加電圧波形及びデータ読み出しを制御する信号波形図である。
【図１６】比較例のデータ読み出し及びしきい値電圧情報読み出しが実行された場合の各部の動作を説明する図である。
【図１７】第１の実施の形態に係るデータ読み出し動作と、第１及び第２のしきい値電圧情報読み出し動作を実行する場合におけるワード線への印加電圧波形及びデータ読み出しを制御する信号波形図である。
【図１８】第１の実施の形態のデータ読み出し及びしきい値電圧情報読み出しが実行された場合の各部の動作を説明する図である。
【図１９】第２の実施の形態のデータ読み出し及びしきい値電圧情報読み出しが実行された場合の各部の動作を説明する図である。
【符号の説明】
【０１１４】
１・・・メモリセルアレイ、  ２・・・ロウデコーダ、  ３・・・センスアンプ回路、  ４・・・カラムデコーダ、  ５・・・アドレスレジスタ、  ６・・・制御回路、  ８・・・コマンドレジスタ、  １０・・・高電圧発生回路、  １１、１２・・・ステータスレジスタ、  １３・・・入出力制御回路、  １４・・・論理回路、  ２０・・・メモリカード、  ２１・・・フラッシュメモリチップ、  ２２・・・メモリコントローラ、  ２３・・・ＮＡＮＤフラッシュインタフェース、  ２４・・・ＭＰＵ、  ２５・・・ホストインタフェース、  ２６・・・バッファＲＡＭ、  ２７・・・ハードウェアシーケンサ、  ３１・・・演算回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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