(57)【要約】【課題】  ツインセンスアンプを有する強誘電体メモリの製造工程において、インプリント特性を考慮した試験を実施し、インプリントによる不良が市場で発生することを防止する。【解決手段】  単一の論理レベルを記憶する強誘電体キャパシタを有する第１メモリセルと、相補の論理レベルを記憶する強誘電体キャパシタ対を有する第２メモリセルと、第１および第２メモリセルに接続されたツインセンスアンプとを有する強誘電体メモリが製造される。まず、第１および第２メモリセルに第１論理が書き込まれ、インプリントを進めるために、強誘電体メモリが高温下で放置される。次に、第１メモリセルに第１論理と逆の第２論理が書き込まれる。そして、第１メモリセルに保持されている論理が読み出され、読み出される論理が第２論理と異なるとき、強誘電体メモリの不良が検出される。【選択図】    図１３
2010040664.tif 000002
【特許請求の範囲】
【請求項１】
単一の論理レベルを記憶する強誘電体キャパシタを有する第１メモリセルと、相補の論理レベルを記憶する強誘電体キャパシタ対を有する第２メモリセルと、前記強誘電体キャパシタから読み出される電荷に応じて論理レベルを生成するツインセンスアンプとを有し、前記ツインセンスアンプは、前記強誘電体キャパシタから読み出される電荷に応じた電圧と前記強誘電体キャパシタ対の一方から読み出される電荷に応じた電圧とを差動増幅する第１センスアンプと、前記強誘電体キャパシタから読み出される電荷に応じた電圧と前記強誘電体キャパシタ対の他方から読み出される電荷に応じた電圧とを差動増幅する第２センスアンプとを有する強誘電体メモリの製造方法であって、
前記第１および第２メモリセルに第１論理を書き込み、
前記強誘電体キャパシタおよび前記強誘電体キャパシタ対のインプリントを進めるために、強誘電体メモリを高温下で放置し、
前記第１メモリセルに前記第１論理と逆の第２論理を書き込み、
前記第１メモリセルに保持されている論理を読み出し、
読み出される論理が前記第２論理と異なるとき、強誘電体メモリの不良を検出することを特徴とする強誘電体メモリの製造方法。
【請求項２】
請求項１記載の強誘電体メモリの製造方法において、
前記強誘電体キャパシタおよび前記強誘電体キャパシタ対のインプリントを進めるために、強誘電体メモリを高温下で放置し、
前記第１メモリセルに前記第１論理を書き込み、
前記第１メモリセルに保持されている論理を読み出し、
読み出される論理が前記第１論理と異なるとき、強誘電体メモリの不良を検出することを特徴とする強誘電体メモリの製造方法。
【請求項３】
請求項１または請求項２記載の強誘電体メモリの製造方法において、
前記第１メモリセルに保持されている論理の読み出し時の電源電圧を、前記第１および第２メモリセルへの論理の書き込み時の電源電圧と相違させることを特徴とする強誘電体メモリの製造方法。
【請求項４】
請求項１ないし請求項３のいずれか１項記載の強誘電体メモリの製造方法において、
前記第１メモリセルは、通常メモリセルと通常メモリセルの不良を救済するための冗長メモリセルとを含み、
前記通常メモリセルおよび前記冗長メモリセルから読み出される論理が直前に書き込んだ論理と異なるとき、強誘電体メモリの不良を検出することを特徴とする強誘電体メモリの製造方法。
【請求項５】
請求項１ないし請求項３のいずれか１項記載の強誘電体メモリの製造方法において、
前記第１メモリセルは、通常メモリセルと通常メモリセルのパリティビットを記憶するパリティメモリセルとを含み、
前記通常メモリセルおよび前記パリティメモリセルから読み出される論理が直前に書き込んだ論理と異なるとき、強誘電体メモリの不良を検出することを特徴とする強誘電体メモリの製造方法。
【請求項６】
単一の論理レベルを記憶する強誘電体キャパシタを有する第１メモリセルと、相補の論理レベルを記憶する強誘電体キャパシタ対を有する第２メモリセルと、前記強誘電体キャパシタから読み出される電荷に応じて論理レベルを生成するツインセンスアンプとを有し、前記ツインセンスアンプは、前記強誘電体キャパシタから読み出される電荷に応じた電圧と前記強誘電体キャパシタ対の一方から読み出される電荷に応じた電圧とを差動増幅する第１センスアンプと、前記強誘電体キャパシタから読み出される電荷に応じた電圧と前記強誘電体キャパシタ対の他方から読み出される電荷に応じた電圧とを差動増幅する第２センスアンプとを有する強誘電体メモリの動作試験を実施する試験システムであって、
前記試験システムは、
前記第１および第２メモリセルに第１論理を書き込み、
前記強誘電体キャパシタおよび前記強誘電体キャパシタ対のインプリントを進めるために、強誘電体メモリを高温下で放置し、
前記第１メモリセルに前記第１論理と逆の第２論理を書き込み、
前記第１メモリセルに保持されている論理を読み出し、
読み出される論理が前記第２論理と異なるとき、強誘電体メモリの不良を検出することを特徴とする試験システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタで構成されるメモリセルを有する強誘電体メモリの製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリは、強誘電体を絶縁材料とする強誘電体キャパシタを可変容量キャパシタとして動作させ、強誘電体キャパシタへの印加電圧をゼロにしても残留分極が残ることを利用することで、電源が供給されなくてもデータを保持できる。この特徴を利用して、強誘電体メモリは、ＩＣカードやＲＦＩＤタグ等の記憶媒体として使用される。
【０００３】
強誘電体メモリのメモリセルは、１Ｔ１Ｃタイプと２Ｔ２Ｃタイプに分類される。１Ｔ１Ｃタイプのメモリセルは、１つのトランジスタと１つの強誘電体キャパシタを有する。２Ｔ２Ｃタイプのメモリセルは、２つのトランジスタと２つの強誘電体キャパシタを有し、２つの強誘電体キャパシタに相補の論理値をそれぞれ保持する。近時、１Ｔ１Ｃタイプのメモリセルからの読み出し電圧を、２Ｔ２Ｃタイプのメモリセルからの相補の読み出し電圧と比較するツインセンスアンプ方式が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００２−１５７８７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般に、強誘電体キャパシタは、インプリント特性を持つ。インプリントは、強誘電体キャパシタの特性を示すヒステリシスループが電圧軸方向にシフトする現象である。インプリントは、ある論理値が強誘電体キャパシタに書き込まれた後、長い時間が経過することで発生する。インプリントにより、強誘電体キャパシタに保持されたデータの読み出しマージンは変化する。このため、強誘電体メモリを製造するときの試験工程では、インプリントを考慮した試験を行う必要がある。特に、２Ｔ２Ｃタイプのメモリセルからの相補の読み出し電圧をリファレンス電圧として使用するツインセンスアンプを有する強誘電体メモリでは、１Ｔ１Ｃタイプおよび２Ｔ２Ｃタイプのメモリセルの両方のインプリント特性を考慮する必要がある。
【０００５】
本発明の目的は、ツインセンスアンプを有する強誘電体メモリの製造工程において、インプリント特性を考慮した試験を実施し、インプリントによる不良が市場で発生することを防止することである。
【課題を解決するための手段】
【０００６】
本発明の一形態では、単一の論理レベルを記憶する強誘電体キャパシタを有する第１メモリセルと、相補の論理レベルを記憶する強誘電体キャパシタ対を有する第２メモリセルと、強誘電体キャパシタから読み出される電荷に応じて論理レベルを生成するツインセンスアンプとを有する強誘電体メモリが製造される。ツインセンスアンプは、強誘電体キャパシタから読み出される電荷に応じた電圧と強誘電体キャパシタ対の一方から読み出される電荷に応じた電圧とを差動増幅する第１センスアンプと、強誘電体キャパシタから読み出される電荷に応じた電圧と強誘電体キャパシタ対の他方から読み出される電荷に応じた電圧とを差動増幅する第２センスアンプとを有する。製造方法では、第１および第２メモリセルに第１論理が書き込まれる。強誘電体キャパシタおよび強誘電体キャパシタ対のインプリントを進めるために、強誘電体メモリが高温下で放置される。次に、第１メモリセルに第１論理と逆の第２論理が書き込まれる。そして、第１メモリセルに保持されている論理が読み出され、読み出される論理が第２論理と異なるとき、強誘電体メモリの不良が検出される。
【発明の効果】
【０００７】
ツインセンスアンプを有する強誘電体メモリにおいて、高温放置によりインプリントが進んだ後に第1メモリセルのみに逆の論理を書き込むことで、インプリントによるマージン不良を検出できる。この結果、インプリントによる不良が市場で発生することを防止できる。
【発明を実施するための最良の形態】
【０００８】
以下、実施形態を図面を用いて説明する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付く信号は、負論理を示している。
【０００９】
図１は、一実施形態における試験される強誘電体メモリＦＭの例を示している。強誘電体メモリＦＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成されている。強誘電体メモリＦＭは、例えば、ＩＣカード等の無線タグ（ＲＦＩＤ）のワークメモリや、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリＦＭは、アドレスバッファＡＤＢ、ワードデコーダＷＤＥＣ、コラムデコーダＣＤＥＣ、コマンドバッファＣＭＤＢ、タイミング制御回路ＴＣＮＴ、プレートドライバＰＤ、ワードドライバＷＤ、メモリコアＣＯＲＥおよびデータ入出力バッファＩＯＢを有している。図１では、主に読み出し動作に必要な回路を記載している。このため、書き込み動作に必要なビット線の電圧制御回路等は、記載を省略している。
【００１０】
アドレスバッファＡＤＢは、アドレス信号ＡＤをアドレス端子を介して受信し、受信した信号をワードデコーダＷＤＥＣおよびコラムデコーダＣＤＥＣに出力する。ワードデコーダＷＤＥＣは、アドレス信号ＡＤの上位ビット（ロウアドレスＲＡＤ）をデコードしてロウデコード信号を生成し、生成した信号をワードドライバＷＤおよびプレートドライバＰＤに出力する。コラムデコーダＣＤＥＣは、アドレス信号の下位ビット（コラムアドレスＣＡＤ）をデコードしてコラムデコード信号を生成し、生成した信号をデータ入出力バッファＩＯＢ等に出力する。
【００１１】
コマンドバッファＣＭＤＢは、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥ等のコマンド信号をコマンド端子を介して受信し、受信した信号を解読し、読み出し制御信号または書き込み制御信号をタイミング制御回路ＴＣＮＴに出力する。タイミング制御回路ＴＣＮＴは、読み出し制御信号または書き込み制御信号を受け、プレートドライバＰＤ、ワードドライバＷＤ、データ入出力バッファＩＯＢおよびセンスアンプＳＡ等を動作させるタイミング信号を出力する。
【００１２】
プレートドライバＰＤは、タイミング制御回路ＴＣＮＴからのタイミング信号およびワードデコーダＷＤＥＣからのロウデコード信号に応答して、所定のプレート線ＰＬを選択する。選択されたプレート線ＰＬは、所定の期間低レベルから高レベルに変化する。ワードドライバＷＤは、タイミング制御回路ＴＣＮＴからのタイミング信号およびワードデコーダＷＤＥＣからのロウデコード信号に応答して、所定のワード線ＷＬを選択する。選択されたワード線ＷＬは、所定の期間低レベルから高レベルに変化する。
【００１３】
メモリコアＣＯＲＥは、２Ｔ２Ｃタイプのメモリセルおよび１Ｔ１Ｃタイプのメモリセルを有するメモリセルアレイＡＲＹと、センスアンプＳＡと、ツインセンスアンプＴＳＡとを有している。以下、２Ｔ２Ｃタイプのメモリセルを２Ｔ２Ｃセルと称し、１Ｔ１Ｃタイプのメモリセルを１Ｔ１Ｃセルと称する。２Ｔ２Ｃセルは、図の縦方向に沿って配置され、相補のビット線対ＢＬ１、／ＢＬ１に接続されている。１Ｔ１Ｃセルは、マトリックス状に配置されている。図の縦方向に並ぶ１Ｔ１Ｃセルの列は、ビット線ＢＬ２（またはＢＬ２、...ＢＬｎ（ｎは、例えば、５１２）に接続されている。図の横方向に並ぶ２Ｔ２Ｃセルおよび１Ｔ１Ｃセルは、共通のワード線ＷＬおよび共通のプレート線ＰＬに接続されている。２Ｔ２Ｃセルおよび１Ｔ１Ｃセルには、データ入出力端子Ｉ／Ｏで受けるユーザデータが書き込まれる。後述するように、２Ｔ２Ｃセルからビット線対ＢＬ１、／ＢＬ１に読み出されるデータは、ツインセンスアンプＴＳＡを動作するためのリファレンス電圧としても使用される。
【００１４】
ビット線ＢＬ１、／ＢＬ１に接続されたセンスアンプＳＡは、ビット線ＢＬ１、／ＢＬ１の電圧差を増幅し、ビット線ＢＬ１に対応するノードからセンスアンプ出力信号ＳＯＵＴ１（読み出しデータ）を出力する。ツインセンスアンプＴＳＡは、２つのセンスアンプＳＡを有している。例えば、ビット線ＢＬ２に接続されたツインセンスアンプＴＳＡでは、センスアンプＳＡの一方は、ビット線ＢＬ１、ＢＬ２の電圧差を増幅する。センスアンプＳＡの他方は、ビット線／ＢＬ１、ＢＬ２の電圧差を増幅する。ビット線ＢＬ１、／ＢＬ１の電圧は、図２に示すプリセンスアンプＰＳＡを介して、論理０に対応するリファレンス電圧または論理１に対応するリファレンス電圧として、各ツインセンスアンプＴＳＡに供給される。
【００１５】
データ入出力バッファＩＯＢは、メモリコアＣＯＲＥから読み出される複数ビットの読み出しデータのうち、例えば１６ビットを、コラムデコード信号に応じて選択し、選択した読み出しデータをデータ入出力端子Ｉ／Ｏに出力する。データ入出力端子Ｉ／Ｏは、例えば、１６ビットである。
【００１６】
図２は、図１に示した強誘電体メモリＦＭのメモリコアＣＯＲＥの例を示している。２Ｔ２Ｃセルは、トランスファトランジスタ（ｎＭＯＳトランジスタ）対ＲＴ１、ＲＴ２および強誘電体キャパシタ対ＲＦ１、ＲＦ２を有している。強誘電体キャパシタＲＦ１は、一端がトランスファトランジスＲＴ１を介してビット線ＢＬ１に接続され、他端がプレート線ＰＬに接続されている。強誘電体キャパシタＲＦ２は、一端がトランスファトランジスタＲＴ２を介してビット線／ＢＬ１に接続され、他端がプレート線ＰＬに接続されている。トランスファトランジスタＲＴ１、ＲＴ２のゲートは、共通のワード線ＷＬに接続されている。強誘電体キャパシタＲＦ１、ＲＦ２は、互いに異なる論理値（相補の論理レベル）を記憶する。強誘電体キャパシタＲＦ１、ＲＦ２の容量値は、記憶するデータの論理に応じて異なる。すなわち、強誘電体キャパシタＲＦ１、ＲＦ２は、データの論理に応じた電荷を蓄積可能である。
【００１７】
１Ｔ１Ｃセルは、トランスファトランジスタ（ｎＭＯＳトランジスタ）Ｔ１および単一の論理レベルを記憶する強誘電体キャパシタＦ１を有している。なお、実際には、２Ｔ２Ｃセルは、２つの１Ｔ１Ｃセルを配置することで形成される。すなわち、図の横方向に配置される強誘電体キャパシタＲＦ１、ＲＦ２、Ｆ１のレイアウトピッチは同じであり、図の横方向に配置されるトランスファトランジスタＲＴ１、ＲＴ２、Ｔ１のレイアウトピッチは同じである。
【００１８】
ビット線ＢＬ１、／ＢＬ１に対応するセンスアンプＳＡは、ｐＭＯＳトランジスタＰ１、Ｐ２およびｎＭＯＳトランジスタＮ１、Ｎ２を含むフリップフロップを有している。ｐＭＯＳトランジスタＰ１、Ｐ２のソースは、ｐＭＯＳトランジスタＰ３、Ｐ４を介して電源線ＶＤＤに接続される。ｎＭＯＳトランジスタＮ１、Ｎ２のソースは、ｎＭＯＳトランジスタＮ３、Ｎ４を介して接地線ＶＳＳに接続される。フリップフロップの出力ノードは、キャパシタＣ１、Ｃ２を介して接地線ＶＳＳに接続される。フリップフロップの出力ノードの一方は、ｎＭＯＳトランジスタＮ５およびプリセンスアンプＰＳＡを介してビット線ＢＬ１に接続される。フリップフロップの出力ノードの他方は、ｎＭＯＳトランジスタＮ６およびプリセンスアンプＰＳＡを介してビット線／ＢＬ１に接続される。
【００１９】
プリセンスアンプＰＳＡは、電源線ＶＤＤと接地線ＶＳＳの間に接続されたｉ対のｐＭＯＳトランジスタ（ソースフォロア回路）を有している。プリセンスアンプＰＳＡは、ビット線（例えば、ＢＬ１）の電圧の変化に応じて、出力ノード（例えば、ＳＯＵＴ１）の電圧を変化する。
【００２０】
強誘電体メモリＦＭに読み出しコマンドが供給されたとき、２Ｔ２Ｃセルの読み出し動作は、次のように実行される。まず、ロウアドレスＲＡＤに応じて選択されたワード線ＷＬおよびプレート線ＰＬが、低レベルから高レベルに順次に変化する。プレート線ＰＬの高レベルへの変化により、強誘電体キャパシタＲＦ１、ＲＦ２からビット線ＢＬ１、／ＢＬ１に電荷が読み出され、ビット線ＢＬ１、／ＢＬ１の電圧がそれぞれ変化する。ビット線ＢＬ１、／ＢＬ１に読み出される電荷量は、強誘電体キャパシタＲＦ１、ＲＦ２の残留分極値に応じて異なる。プリセンスアンプＰＳＡは、ビット線ＢＬ１、／ＢＬ１の電圧の変化に応じて、出力ノードの電圧を変化する。
【００２１】
プリセンスアンプＰＳＡが動作を開始した後、制御信号ＣＫが低レベルから高レベルに変化する。センスアンプＳＡのキャパシタＣ１、Ｃ２は、プリセンスアンプＰＳＡの出力信号に応じた電荷を蓄積し、各キャパシタＣ１、Ｃ２の一端に強誘電体キャパシタＲＦ１、ＲＦ２から読み出される電荷に応じた電圧を生成する。
【００２２】
次に、センスアンプイネーブル信号／ＳＡＥが高レベルから低レベルに変化し、センスアンプイネーブル信号ＳＡＥが低レベルから高レベルに変化する。これにより、センスアンプＳＡのフリップフロップが活性化される。フリップフロップは、相補の入力でそれぞれ受ける電圧を差動増幅し、２Ｔ２Ｃセルに保持されていたデータの論理レベルを生成する。すなわち、出力ノードＳＯＵＴ１は、２Ｔ２Ｃセルに保持されていたデータの論理に応じて、電源電圧ＶＤＤまたは接地電圧ＶＳＳに変化する。なお、センスアンプイネーブル信号／ＳＡＥ、ＳＡＥは、タイミング制御回路ＴＣＮＴにより生成される。
【００２３】
１Ｔ１Ｃセルの読み出し動作は、２Ｔ２Ｃセルの読み出し動作と同様に実行される。但し、ツインセンスアンプＴＳＡ内の各センスアンプＳＡの入力の一方は、プリセンスアンプＰＳＡを介してビット線ＢＬ１または／ＢＬ１の電圧変化を受ける。ツインセンスアンプＴＳＡを採用する強誘電体メモリＦＭでは、２Ｔ２Ｃセルの強誘電体キャパシタＲＦ１、ＲＦ２の一方が常に論理１を記憶し、他方が常に論理０を記憶する。このため、１Ｔ１Ｃセルの強誘電体キャパシタＦ１が論理１、論理０の何れを記憶しているときにも、ツインセンスアンプＴＳＡの一方のセンスアンプＳＡによりデータの論理を生成できる。このため、ツインセンスアンプＴＳＡによる１Ｔ１Ｃセルの読み出しマージンは、２Ｔ２Ｃセルの読み出しマージンと同じにできる。
【００２４】
図３は、一実施形態における試験システムＴＳＹＳの例を示している。この例では、試験システムＴＳＹＳは、高温放置試験を実施するための恒温槽ＴＣを含む。まず、半導体製造工程により半導体ウエハＷＡＦ上に複数のメモリＦＭが形成される。例えば、メモリＦＭは、試験工程において、ウエハＷＡＦから切り出される前にＬＳＩテスタＴＥＳＴにより試験される。あるいは、試験工程において、パッケージされたメモリＦＭがＬＳＩテスタＴＥＳＴにより試験される。ＬＳＩテスタＴＥＳＴからはメモリＦＭのアクセス動作を制御する信号／ＣＳ、／ＷＥ、ＡＤ、Ｉ／Ｏ、電源電圧ＶＤＤおよび接地電圧ＶＳＳがメモリＦＭに供給される。恒温槽ＴＣ内に収納されるメモリＦＭは、例えば、試験バスＴＢＵＳを介してＬＳＩテスタＴＥＳＴに接続される。図では、１つのメモリＦＭがＬＳＩテスタＴＥＳＴに接続されているが、複数のメモリＦＭ（例えば、４個、１６個あるいは２５６個）をＬＳＩテスタＴＥＳＴに一度に接続してもよい。
【００２５】
ＬＳＩテスタＴＥＳＴは、チップセレクト信号／ＣＳ、ライトイネーブル信号／ＷＥ、アドレス信号ＡＤおよび書き込みデータ信号Ｉ／ＯをメモリＦＭに供給し、メモリＦＭから読み出しデータ信号Ｉ／Ｏを受ける。そして、製造工程内の試験工程において、メモリＦＭが試験が実施される。試験方法の詳細は、図１３に示す。
【００２６】
図４は、強誘電体キャパシタのヒステリシスループを示している。横軸は、強誘電体キャパシタに印加される電圧Ｖを示し、縦軸は、強誘電体キャパシタの誘電分極値Ｐを示している。電圧Ｖは、ビット線ＢＬの電圧ＶＢＬに対するプレート線ＰＬの電圧ＶＣＰ（ＶＣＰ−ＶＢＬ）を示している。縦軸上の黒い丸印は、強誘電体キャパシタに電圧が印加されないときの残留分極値を示している。
【００２７】
論理１の書き込みは、ビット線ＢＬが高レベルに設定され、プレート線ＰＬが低レベルに設定されることで行われる。このとき、強誘電体キャパシタの分極値は、点Ｆを経由して点Ａまで変化する。すなわち、点Ａの分極値は、論理１の記憶を示す。一方、論理０の書き込みは、ビット線ＢＬが低レベルに設定され、プレート線ＰＬが高レベルに設定されることで行われる。このとき、強誘電体キャパシタの分極値は、点Ｃを経由して点Ｄまで変化する。すなわち、点Ｄの分極値は、論理０の記憶を示す。
【００２８】
強誘電体メモリＦＭの読み出し動作では、プレート線ＰＬは、高レベル（ＶＤＤ）に設定される。強誘電体キャパシタが論理１を保持しているとき、強誘電体キャパシタから発生する電荷量は、点Ｃの分極値と点Ａの残留分極値の差に対応するＪ１である。強誘電体キャパシタが論理０を保持しているとき、強誘電体キャパシタから発生する電荷量は、点Ｃの分極値と点Ｄの残留分極値の差に対応するＪ０である。
【００２９】
２Ｔ２Ｃセルは、相補の論理を記憶する。このため、図２に示したビット線対ＢＬ１、／ＢＬ１に接続されたセンスアンプＳＡは、電荷量Ｊ０、Ｊ１にそれぞれ対応するビット線対ＢＬ１、／ＢＬ１の電圧の差を増幅する。図２に示したビット線ＢＬ２に接続されたツインセンスアンプＴＳＡは、１Ｔ１Ｃセルが論理１を記憶するときに、電荷量Ｊ１に対応するビット線ＢＬ２の電圧と、電荷量Ｊ０に対応するビット線ＢＬ１（または／ＢＬ１）の電圧との差を増幅する。一方、ツインセンスアンプＴＳＡは、１Ｔ１Ｃセルが論理０を記憶するときに、電荷量Ｊ０に対応するビット線ＢＬ２の電圧と、電荷量Ｊ１に対応するビット線ＢＬ１（または／ＢＬ１）の電圧との差を増幅する。
【００３０】
点Ａ（論理１）の残留分極値を有する強誘電体キャパシタの読み出し動作を実行するとき、プレート線ＰＬの高レベルへの変化により、分極値は、点Ｂを経由して点Ｃにシフトする。読み出し動作後に、分極値は、点Ｃから点Ｄにシフトする。この状態は論理０の記憶状態に相当する。このため、メモリセルからの論理１の読み出しにより、メモリセルに保持されている論理は失われる。論理１を保持するためには、再書き込み動作が必要である。例えば、再書き込み動作では、ビット線ＢＬが高レベルに設定されている間に、プレート線ＰＬが高レベルから低レベルに設定される。これにより、強誘電体キャパシタの分極値は、点Ｅを経て点Ｆへと移動する。この後、ビット線が低レベルに設定され、ワード線ＷＬが高レベルから低レベルに設定されることで、分極値は点Ａに戻り、論理１の再書き込みが完了する。
【００３１】
図５は、論理１側にインプリントされた強誘電体キャパシタのヒステリシスループを示している。実線のヒステリシスループＮＲＭＬは、インプリントされていない図４の状態を示す。破線のヒステリシスループＩＮＰ１は、論理１側にインプリントされた状態を示す。
【００３２】
強誘電体キャパシタに論理１が書き込まれた後、長い時間ＴＩＮＰが経過すると、ヒステリシスループは、破線で示したように図の右側（プラス側）にシフトする。論理１を記憶する強誘電体キャパシタの残留分極値は、図４に比べて小さくなる。また、論理１側にインプリントされた強誘電体キャパシタに論理０を書き込んだときにも、残留分極値は、図４に比べて小さくなる。
【００３３】
残留分極値が小さくなることで、読み出し動作時に発生する電荷量Ｊ０、Ｊ１は、図４に比べて大きくなる。このため、図の左側に示すように、時間Ｔの経過に伴いインプリントは進行し、読み出し動作時のビット線に読み出される電圧ＶＢＬは、徐々に高くなる。なお、２Ｔ２Ｃセルの強誘電体キャパシタＲＦ１が論理１側にインプリントされるとき、逆の論理０を記憶する強誘電体キャパシタＲＦ２は、論理０側にインプリントされる。
【００３４】
図６は、論理０側にインプリントされた強誘電体キャパシタのヒステリシスループを示している。実線のヒステリシスループＮＲＭＬは、インプリントされていない図４の状態を示す。一点鎖線のヒステリシスループＩＮＰ０は、論理０側にインプリントされた状態を示す。
【００３５】
強誘電体キャパシタに論理０が書き込まれた後、長い時間ＴＩＮＰが経過すると、ヒステリシスループは、一点鎖線で示したように図の左側（マイナス側）にシフトする。論理０を記憶する強誘電体キャパシタの残留分極値は、図４に比べて大きくなる。また、論理０側にインプリントされた強誘電体キャパシタに論理１を書き込んだときにも、残留分極値は、図４に比べて大きくなる。
【００３６】
残留分極値が大きくなることで、読み出し動作時に発生する電荷量Ｊ０、Ｊ１は、図４に比べて小さく。このため、図の左側に示すように、時間Ｔの経過に伴いインプリントは進行し、読み出し動作時のビット線に読み出される電圧ＶＢＬは、徐々に低くなる。
【００３７】
図７は、論理１側にインプリントされた１Ｔ１Ｃセルおよび２Ｔ２Ｃセルのヒステリシスループの例を示している。ヒステリシスループを示す線の意味は、図５および図６と同じである。１Ｔ１Ｃセルの強誘電体キャパシタＦ１の残留分極値を黒い丸印で示す。２Ｔ２Ｃセルの強誘電体キャパシタＲＦ１の残留分極値を網掛けの丸印で示す。２Ｔ２Ｃセルの強誘電体キャパシタＲＦ２の残留分極値を白い丸印で示す。この例では、論理１側にインプリントされた状態（ＩＮＰ１）で、データを書き換えることなく読み出し動作が実行される。
【００３８】
論理１側にインプリントされた強誘電体キャパシタＦ１、ＲＦ１の残留分極値は、図５の論理１と同じである。強誘電体キャパシタＲＦ２は、論理１の逆の論理（＝”０”）を記憶しているため、論理０側にインプリントされており（ＩＮＰ０）、その残留分極値は図６の論理０と同じである。読み出し動作において、強誘電体キャパシタＦ１から発生する電荷量Ｊ１と強誘電体キャパシタＲＦ１から発生する電荷量ＲＪ１は同じである。電荷量Ｊ１、ＲＪ１は、インプリントされていない状態の電荷量に比べて大きい。一方、強誘電体キャパシタＲＦ２から発生する電荷量ＲＪ０は、インプリントされていない状態の電荷量に比べて小さい。
【００３９】
この例では、論理１を記憶する１Ｔ１Ｃセルからデータを読み出すときのリファレンス電圧は、論理０を記憶する強誘電体キャパシタＲＦ２から生成される電荷量ＲＪ０に応じて生成される。ツインセンスアンプＴＳＡは、インプリントされていないときに比べて大きい電荷量の差Ｄ１に対応する電圧差を増幅する。このため、図に示したインプリント状態では、読み出しマージンは向上する。
【００４０】
２Ｔ２Ｃセルからのデータを読み出すときの電荷量の差もＤ１であり、読み出しマージンは向上する。さらに、論理０側にインプリントされた状態で、データを書き換えることなく読み出し動作が実行されるときも電荷量の差はＤ１であり、読み出しマージンは向上する。読み出し後に強誘電体キャパシタＦ１とＲＦ１の残留分極値（黒い丸印と網掛けの丸印）は、ループＩＮＰ１上に△印で示した論理０の位置に移動する。強誘電体キャパシタＲＦ２の残留分極値（白い丸印）は、図の”０”に戻る。強誘電体キャパシタＦ１とＲＦ１は、前述の再書き込み動作によりループＩＮＰ１を経由して元の位置”１”に戻る。
【００４１】
図８は、論理０側にインプリントされた１Ｔ１Ｃセルおよび２Ｔ２Ｃのヒステリシスループの例を示している。ヒステリシスループを示す線の意味は、図５および図６と同じである。強誘電体キャパシタＦ１、ＲＦ１、ＲＦ２の残留分極値の印は、図７と同じである。この例では、論理０側にインプリントされた状態で、逆の論理が１Ｔ１Ｃセルおよび２Ｔ２Ｃに書き込まれ、読み出し動作が実行される。
【００４２】
強誘電体キャパシタＦ１、ＲＦ１の残留分極値は、図６の論理１と同じである。強誘電体キャパシタＲＦ２は、論理１の逆の論理（＝”０”）が書き込まれるため、その残留分極値は、図５の論理０と同じである。読み出し動作において、強誘電体キャパシタＦ１、ＲＦ１から発生する電荷量Ｊ１、ＲＪ１は同じである。電荷量Ｊ１、ＲＪ１は、インプリントされていない状態の電荷量に比べて小さい。一方、強誘電体キャパシタＲＦ２から発生する電荷量ＲＪ０は、インプリントされていない状態の電荷量に比べて大きい。
【００４３】
この例においても、論理１を記憶する１Ｔ１Ｃセルからデータを読み出すときのリファレンス電圧は、論理０を記憶する強誘電体キャパシタＲＦ２から生成される電荷量ＲＪ０に応じて生成される。ツインセンスアンプＴＳＡは、インプリントされていないときに比べて小さい電荷量の差Ｄ０に対応する電圧差を増幅する。このため、図に示したインプリント状態では、読み出しマージンは減少する。２Ｔ２Ｃセルからのデータを読み出すときの電荷量の差もＤ０であり、読み出しマージンは減少する。しかしながら、ツインセンスアンプ方式および２Ｔ２Ｃセルの読み出しマージンは、元々大きいため、ツインセンスアンプＴＳＡおよびセンスアンプＳＡは、正しいデータを出力する。
【００４４】
さらに、論理１側にインプリントされた状態で、逆の論理が１Ｔ１Ｃセルおよび２Ｔ２Ｃに書き込まれた後に読み出し動作が実行されるときも、電荷量の差はＤ０であり、読み出しマージンは減少する。このとき、強誘電体キャパシタＦ１の残留分極値（黒い丸印）は、図の論理０に位置する。強誘電体キャパシタＲＦ１、ＲＦ２の残留分極値（網掛けの丸印と白い丸印）は、互いに入れ替わる。
【００４５】
図９は、論理１側にインプリントされた１Ｔ１Ｃセルおよび２Ｔ２Ｃのヒステリシスループの例を示している。但し、この例では、２Ｔ２Ｃセルのみに逆の論理（＝”０”）が書き込まれ、読み出し動作が実行される。ヒステリシスループを示す線の意味は、図５および図６と同じである。強誘電体キャパシタＦ１、ＲＦ１、ＲＦ２の残留分極値の印は、図７と同じである。
【００４６】
強誘電体キャパシタＦ１の残留分極値は、図５の論理１と同じであり、インプリントの進行に伴い減少する。このため、読み出し動作時に強誘電体キャパシタＦ１から発生する電荷量Ｊ１およびビット線に生成される電圧ＶＢＬは、インプリントの進行に伴い増加する。強誘電体キャパシタＲＦ１の残留分極値は、図５の論理０と同じであり、インプリントの進行に伴い減少する。このため、読み出し動作時に強誘電体キャパシタＲＦ１から発生する電荷量ＲＪ０およびビット線に生成される電圧ＶＢＬは、インプリントの進行に伴い増加する。強誘電体キャパシタＲＦ２の残留分極値は、図６の論理１と同じであり、インプリントの進行に伴い増加する。このため、読み出し動作時に強誘電体キャパシタＲＦ２から発生する電荷量ＲＪ１およびビット線に生成される電圧ＶＢＬは、インプリントの進行に伴い減少する。
【００４７】
この例では、論理１を記憶する１Ｔ１Ｃセルからデータを読み出すときのリファレンス電圧は、論理０を記憶する強誘電体キャパシタＲＦ１から生成される電荷量ＲＪ０に応じて生成される。ツインセンスアンプＴＳＡ内のビット線ＢＬ１に対応するセンスアンプＳＡは、電荷量の差Ｄ１に対応する電圧差を増幅する。ツインセンスアンプＴＳＡ内のビット線／ＢＬ１に対応するセンスアンプＳＡは、電荷量の差Ｄ１１に対応する電圧差を増幅する。ここで、論理１を記憶する強誘電体キャパシタＦ１に対応するビット線の電圧ＶＢＬは、論理１を記憶する強誘電体キャパシタＲＦ２に対応するビット線の電圧ＶＢＬより常に高い。このため、ツインセンスアンプＴＳＡ内のビット線／ＢＬ１（ＲＦ２）に対応するセンスアンプＳＡは、１Ｔ１Ｃセルに記憶された論理を常に”１”と判定する。すなわち、図に示したインプリント状態では、読み出しマージンが低下しても誤動作しない。
【００４８】
図１０は、論理０側にインプリントされた１Ｔ１Ｃセルおよび２Ｔ２Ｃのヒステリシスループの例を示している。但し、この例では、２Ｔ２Ｃセルのみに逆の論理（＝”１”）が書き込まれ、読み出し動作が実行される。ヒステリシスループを示す線の意味は、図５および図６と同じである。強誘電体キャパシタＦ１、ＲＦ１、ＲＦ２の残留分極値の印は、図７と同じである。
【００４９】
強誘電体キャパシタＦ１の残留分極値は、図６の論理０と同じであり、インプリントの進行に伴い増加する。読み出し動作時に強誘電体キャパシタＦ１から発生する電荷量Ｊ０およびビット線に生成される電圧ＶＢＬは、インプリントの進行に伴い減少する。強誘電体キャパシタＲＦ１の残留分極値は、図６の論理１と同じであり、インプリントの進行に伴い増加する。読み出し動作時に強誘電体キャパシタＲＦ１から発生する電荷量ＲＪ１およびビット線に生成される電圧ＶＢＬは、インプリントの進行に伴い減少する。強誘電体キャパシタＲＦ２の残留分極値は、図５の論理０と同じであり、インプリントの進行に伴い減少する。読み出し動作時に強誘電体キャパシタＲＦ２から発生する電荷量ＲＪ０およびビット線に生成される電圧ＶＢＬは、インプリントの進行に伴い増加する。
【００５０】
この例では、論理０を記憶する１Ｔ１Ｃセルからデータを読み出すときのリファレンス電圧は、論理１を記憶する強誘電体キャパシタＲＦ１から生成される電荷量ＲＪ１に応じて生成される。ツインセンスアンプＴＳＡ内のビット線ＢＬ１に対応するセンスアンプＳＡは、電荷量の差Ｄ０に対応する電圧差を増幅する。ツインセンスアンプＴＳＡ内のビット線／ＢＬ１に対応するセンスアンプＳＡは、電荷量の差Ｄ００に対応する電圧差を増幅する。ここで、論理０を記憶する強誘電体キャパシタＦ１に対応するビット線の電圧ＶＢＬは、論理０を記憶する強誘電体キャパシタＲＦ２に対応するビット線の電圧ＶＢＬより常に低い。このため、ツインセンスアンプＴＳＡ内のビット線／ＢＬ１（ＲＦ２）に対応するセンスアンプＳＡは、１Ｔ１Ｃセルに記憶された論理を常に”０”と判定する。すなわち、図に示したインプリント状態では、読み出しマージンが低下しても誤動作しない。
【００５１】
図１１は、論理１側にインプリントされた１Ｔ１Ｃセルおよび２Ｔ２Ｃのヒステリシスループの例を示している。但し、この例では、１Ｔ１Ｃセルのみに逆の論理（＝”０”）が書き込まれ、読み出し動作が実行される。ヒステリシスループを示す線の意味は、図５および図６と同じである。強誘電体キャパシタＦ１、ＲＦ１、ＲＦ２の残留分極値の印は、図７と同じである。
【００５２】
強誘電体キャパシタＦ１の残留分極値は、図５の論理０と同じであり、インプリントの進行に伴い減少する。電荷量Ｊ０およびビット線に生成される電圧ＶＢＬは、インプリントの進行に伴い増加する。強誘電体キャパシタＲＦ１の残留分極値は、図５の論理１と同じであり、インプリントの進行に伴い減少する。電荷量ＲＪ１およびビット線に生成される電圧ＶＢＬは、インプリントの進行に伴い増加する。強誘電体キャパシタＲＦ２の残留分極値は、図６の論理０と同じであり、インプリントの進行に伴い増加する。電荷量ＲＪ０およびビット線に生成される電圧ＶＢＬは、インプリントの進行に伴い減少する。
【００５３】
この例では、ツインセンスアンプＴＳＡ内のビット線ＢＬ１（ＲＦ１）に対応するセンスアンプＳＡは、電荷量の差Ｄ１に対応する電圧差を増幅する。ツインセンスアンプＴＳＡ内のビット線／ＢＬ１（ＲＦ２）に対応するセンスアンプＳＡは、電荷量の差Ｄ００に対応する電圧差を増幅する。ここで、論理０を記憶する強誘電体キャパシタＦ１に対応するビット線の電圧ＶＢＬは、論理０を記憶する強誘電体キャパシタＲＦ２に対応するビット線の電圧ＶＢＬより常に高い。このため、インプリントが進行し、電荷量Ｄ００が電荷量Ｄ１より大きくなると、ツインセンスアンプＴＳＡは、１Ｔ１Ｃセルに記憶された論理０を論理１として読み出す。すなわち、インプリントの進行により、誤動作ＥＲＲが発生する。従来の強誘電体メモリの試験方法では、図１１に示した読み出しマージン不良は、検出できない。
【００５４】
図１２は、論理０側にインプリントされた１Ｔ１Ｃセルおよび２Ｔ２Ｃのヒステリシスループの例を示している。但し、この例では、１Ｔ１Ｃセルのみに逆の論理（＝”１”）が書き込まれ、読み出し動作が実行される。ヒステリシスループを示す線の意味は、図５および図６と同じである。強誘電体キャパシタＦ１、ＲＦ１、ＲＦ２の残留分極値の印は、図７と同じである。
【００５５】
強誘電体キャパシタＦ１の残留分極値は、図６の論理1と同じであり、インプリントの進行に伴い増加する。電荷量Ｊ１およびビット線に生成される電圧ＶＢＬは、インプリントの進行に伴い減少する。強誘電体キャパシタＲＦ１の残留分極値は、図６の論理０と同じであり、インプリントの進行に伴い増加する。電荷量ＲＪ０およびビット線に生成される電圧ＶＢＬは、インプリントの進行に伴い減少する。強誘電体キャパシタＲＦ２の残留分極値は、図５の論理１と同じであり、インプリントの進行に伴い減少する。電荷量ＲＪ１およびビット線に生成される電圧ＶＢＬは、インプリントの進行に伴い増加する。
【００５６】
この例では、ツインセンスアンプＴＳＡ内のビット線ＢＬ１（ＲＦ１）に対応するセンスアンプＳＡは、電荷量の差Ｄ０に対応する電圧差を増幅する。ツインセンスアンプＴＳＡ内のビット線／ＢＬ１（ＲＦ２）に対応するセンスアンプＳＡは、電荷量の差Ｄ１１に対応する電圧差を増幅する。ここで、論理１を記憶する強誘電体キャパシタＦ１に対応するビット線の電圧ＶＢＬは、論理１を記憶する強誘電体キャパシタＲＦ２に対応するビット線の電圧ＶＢＬより常に低い。このため、インプリントが進行し、電荷量Ｄ１１が電荷量Ｄ０より大きくなると、ツインセンスアンプＴＳＡは、１Ｔ１Ｃセルに記憶された論理１を論理０として読み出す。すなわち、インプリントの進行により、誤動作ＥＲＲが発生する。従来の強誘電体メモリの試験方法では、図１２に示した読み出しマージン不良は、検出できない。
【００５７】
図１３は、図３に示した試験システムＴＳＹＳによる強誘電体メモリＦＭの試験方法を示している。図１３に示すフローは、強誘電体メモリＦＭのウエハプロセスが完了した後、試験工程で実施される。試験工程は、強誘電体メモリＦＭの製造工程に含まれる。
【００５８】
まず、オペレーション１００において、１Ｔ１Ｃセルおよび２Ｔ２Ｃセルにチェッカーパターンが書き込まれる。チェッカーパターンは、着目するメモリセルと、この着目するメモリセルに隣接するメモリセルに、互いに逆の論理を書き込む試験パターンである。例えば、図２において、２Ｔ２Ｃセルの強誘電体キャパシタＲＦ１と、１Ｔ１Ｃセルの強誘電体キャパシタＦ１に論理１が書き込まれ、２Ｔ２Ｃセルの強誘電体キャパシタＲＦ２に論理０が書き込まれる（正パターン）。なお、チェッカーパターンがメモリセルに書き込まれるため、上記強誘電体キャパシタＦ１、ＲＦ１、ＲＦ２の列に隣接する強誘電体キャパシタＦ１、ＲＦ１、ＲＦ２の列には、逆の論理が書き込まれる。チェッカーパターンは、図３に示したＬＳＩテスタＴＥＳＴが試験プログラムＴＰＲＧを実行することでメモリセルに書き込まれる。試験プログラムＴＰＲＧは、磁気媒体または光磁気媒体等に格納されている。
【００５９】
次に、オペレーション１０２において、恒温槽ＴＣ内の強誘電体メモリＦＭは、インプリントを進行するために、例えば２００℃から３００℃の高温状態で数時間放置される。高温状態の間、ＬＳＩテスタＴＥＳＴは、強誘電体メモリＦＭに電源電圧ＶＤＤや信号の供給を停止する。なお、ＬＳＩテスタＴＥＳＴは、強誘電体メモリＦＭに電源電圧ＶＤＤを供給し続け、強誘電体メモリＦＭをスタンバイ状態に維持してもよい。高温での放置により、論理１を記憶する強誘電体キャパシタＦ１、ＲＦ１は、図５に示したように論理１側にインプリントされる。論理０を記憶する強誘電体キャパシタＲＦ２は、図６に示したように論理０側にインプリントされる。また、強誘電体キャパシタＦ１、ＲＦ１、ＲＦ２の残留分極値が減少し（減極）、ヒステリシスループは小さくなる。
【００６０】
次に、オペレーション１０４において、データが正しく保持されていることを確認するために、１Ｔ１Ｃセルおよび２Ｔ２Ｃセルに書き込まれた論理が読み出される。正しい論理が読み出せない強誘電体メモリＦＭは、不良品として扱われる。すなわち、インプリントの評価試験とともに、データ保持特性の評価試験を実施できる。オペレーション１０４は、ＬＳＩテスタＴＥＳＴが試験プログラムＴＰＲＧを実行することで行われる。なお、強誘電体メモリＦＭのデータ保持特性が予め評価されているとき、オペレーション１０４は省略できる。
【００６１】
次に、オペレーション１０６において、１Ｔ１Ｃセルの強誘電体キャパシタＦ１にチェッカーパターンの逆パターンが書き込まれ、２Ｔ２Ｃセルの強誘電体キャパシタＲＦ１、ＲＦ２にチェッカーパターンの正パターンが書き込まれる。オペレーション１０６は、ＬＳＩテスタＴＥＳＴが試験プログラムＴＰＲＧを実行することで行われる。オペレーション１０６は、１Ｔ１Ｃセルの逆パターン（裏パターン）の書き込みを兼ねている。このため、後述する裏パターンの試験（オペレーション１１２から１２０）において、高温放置の前に逆パターンを書き込む処理を省略できる。
【００６２】
具体的には、例えば、論理１側にインプリントした強誘電体キャパシタＦ１に論理０が書き込まれる。論理１側にインプリントした強誘電体キャパシタＲＦ１に論理１が書き込まれる。論理０側にインプリントした強誘電体キャパシタＲＦ２に論理０が書き込まれる。すなわち、着目する強誘電体キャパシタＦ１、ＲＦ１、ＲＦ２の列は、図１１のインプリント状態になる。着目する強誘電体キャパシタＦ１、ＲＦ１、ＲＦ２の列に隣接する強誘電体キャパシタＦ１、ＲＦ１、ＲＦ２の列には、逆の論理が書き込まれる。このため、この隣接する列では、図１２のインプリント状態になる。
【００６３】
なお、１Ｔ１Ｃセルの書き込み動作が、２Ｔ２Ｃセルに保持された論理に影響を与えないとき、すなわち、２Ｔ２Ｃセルに保持された正パターンが破壊されないとき、２Ｔ２Ｃセルに正パターンを書き込む必要はない。例えば、プレート線ＰＬとともにビット線ＢＬ１、／ＢＬが高レベルすることで、２Ｔ２Ｃセルの正パターンは、破壊されることなく保持される。
【００６４】
次に、オペレーション１０８において、ウエイトタイムが挿入される（例えば、１秒）。オペレーション１０８は、ＬＳＩテスタＴＥＳＴが試験プログラムＴＰＲＧを実行することで行われる。ウエイトタイムにより、各強誘電体キャパシタＦ１、ＲＦ１、ＲＦ２の電極を確実にディスチャージでき、インプリント状態を正しく評価できる。なお、ウエイトタイムを挿入することなく、ディスチャージされることが予め評価されているとき、オペレーション１０８は省略できる。
【００６５】
次に、オペレーション１１０において、データが正しく保持されていることを確認するために、１Ｔ１Ｃセルに書き込まれた逆パターンおよび２Ｔ２Ｃセルに書き込まれた正パターンが読み出される。正しい論理が読み出せない強誘電体メモリＦＭは、読み出しマージンが足りない不良品として扱われる。すなわち、オペレーション１１０により、図１１および図１２に示した読み出しマージンが劣化した強誘電体キャパシタＦ１を検出できる。なお、オペレーション１１０は、ＬＳＩテスタＴＥＳＴが試験プログラムＴＰＲＧを実行することで行われる。
【００６６】
次に、オペレーション１１２において、オペレーション１０２と同様に、恒温槽ＴＣ内の強誘電体メモリＦＭは、高温状態で数時間放置される。高温での放置により、逆パターンが書き込まれた各強誘電体キャパシタＦ１は、論理１側または論理０側にインプリントされる。次に、オペレーション１１４において、オペレーション１０４と同様に、データが正しく保持されていることを確認するために、１Ｔ１Ｃセルおよび２Ｔ２Ｃセルに書き込まれた論理が読み出される。なお、オペレーション１１４は、オペレーション１０４と同様に省略できる。
【００６７】
次に、オペレーション１１６において、オペレーション１０６と同様に、強誘電体キャパシタＦ１、ＲＦ１、ＲＦ２にチェッカーパターンの正パターンが書き込まれる。すなわち、１Ｔ１Ｃセルの強誘電体キャパシタＦ１のみに、逆パターンと逆の論理のデータが書き込まれる。これにより、ある強誘電体キャパシタＦ１、ＲＦ１、ＲＦ２の列は、図１２のインプリント状態になる。ある強誘電体キャパシタＦ１、ＲＦ１、ＲＦ２の列に隣接する列は、図１１のインプリント状態になる。なお、２Ｔ２Ｃセルへの正パターンの書き込みは、オペレーション１０６と同様に省略できる。
【００６８】
次に、オペレーション１１８において、オペレーション１０８と同様に、ウエイトタイムが挿入される（例えば、１秒）。なお、オペレーション１１８は、オペレーション１０８と同様に省略できる。次に、オペレーション１２０において、オペレーション１１０と同様に、データが正しく保持されていることを確認するために、１Ｔ１Ｃセルおよび２Ｔ２Ｃセルに書き込まれた正パターンが読み出される。正しい論理が読み出せない強誘電体メモリＦＭは、不良品として扱われる。すなわち、オペレーション１２０により、図１１および図１２に示した読み出しマージンが劣化した強誘電体キャパシタＦ１を検出できる。このようにして、強誘電体メモリＦＭの製造は、良品と不良品とに識別されることで実施される。
【００６９】
以上、この実施形態では、強誘電体メモリＦＭの製造工程（試験工程）において、図１３に示した試験フローを実施することで、インプリントにより発生するマージン不良を検出できる。この結果、インプリントによる不良が市場で発生することを防止でき、信頼性を向上できる。
【００７０】
図１４は、別の実施形態における試験システムＴＳＹＳによる強誘電体メモリＦＭの試験方法を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。図１４に示すフローは、図１に示した強誘電体メモリＦＭのウエハプロセスが完了した後、試験工程で実施される。試験工程は、強誘電体メモリＦＭの製造工程に含まれる。
【００７１】
この実施形態は、図１３の試験フローにオペレーション１１１、１２１を追加している。但し、ＬＳＩテスタＴＥＳＴは、オペレーション１００、１０６、１１６の書き込み動作を通常の電源電圧ＶＤＤ（Ｔｙｐ．）で実行し、オペレーション１０４、１１０、１１４、１２０の読み出し動作を通常より高い電源電圧ＶＤＤ（Ｈｉｇｈ）で実行する。その他の試験フローは、図１３と同じである。オペレーション１００、１０４、１０６、１０８、１１０、１１１、１１４、１１６、１１８、１２０、１２１は、ＬＳＩテスタＴＥＳＴが試験プログラムＴＰＲＧを実行することで行われる。
【００７２】
電源電圧ＶＤＤは、ビット線ＢＬ（ＢＬ１、／ＢＬ１、ＢＬ２など）およびプレート線ＰＬの高レベル電圧として使用される。なお、書き込み動作時の電源電圧ＶＤＤは、通常より低い電源電圧ＶＤＤ（Ｌｏｗ）を使用して実行されてもよい。なお、書き込み動作時の電源電圧ＶＤＤは、通常より低い電源電圧ＶＤＤ（Ｌｏｗ）を使用して実行されてもよい。
【００７３】
例えば、１Ｔ１Ｃセルの記憶ノードが高抵抗成分を介して対応するワード線ＷＬとショートしているとき、ワード線ＷＬの高レベル期間中（１Ｔ１Ｃセルのアクセス中）に、ワード線ＷＬから記憶ノードに電荷が供給される。これにより、記憶ノードからビット線ＢＬに転送される電荷量は増加し、ビット線ＢＬのピーク電圧は、リークがないときに比べて高くなる。ここで、記憶ノードは、強誘電体キャパシタＦ１とトランスファトランジスタＴ１との間のノードであり、読み出し動作時に強誘電体キャパシタＦ１から電荷が読み出されるノードである。
【００７４】
オペレーション１０４、１１０、１１４、１２０では、読み出し動作時に電源電圧ＶＤＤが高く、ワード線ＷＬの高レベル電圧は高い。このため、読み出し動作において、対応するワード線との間に高抵抗リークが存在する１Ｔ１Ｃセルのビット線ＢＬの電圧は、リークがないときに比べて高くなる。この読み出し動作の詳細は、図１５に示す。
【００７５】
一方、１Ｔ１Ｃセルの記憶ノードが、高抵抗成分を介して対応しないワード線ＷＬとショートしているとき、１Ｔ１Ｃセルの読み出し動作中に、対応しないワード線ＷＬは低レベルに設定される。このとき、記憶ノードから対応しないワード線に電荷が供給されるため、記憶ノードからビット線ＢＬに転送される電荷量は減少する。ビット線ＢＬのピーク電圧は、リークがないときに比べて低くなる。
【００７６】
オペレーション１１１では、通常より低い電源電圧ＶＤＤ（Ｌｏｗ）を使用して、１Ｔ１Ｃセルに書き込まれた逆パターンおよび２Ｔ２Ｃセルに書き込まれた正パターンが読み出される。オペレーション１２１では、通常より低い電源電圧ＶＤＤ（Ｌｏｗ）を使用して、１Ｔ１Ｃセルおよび２Ｔ２Ｃセルに書き込まれた正パターンが読み出される。オペレーション１１１、１２１では、読み出し動作時の電源電圧ＶＤＤが低く、ワード線ＷＬの高レベル電圧は低い。このため、読み出し動作において、対応しないワード線との間に高抵抗リークが存在する１Ｔ１Ｃセルのビット線ＢＬの電圧は、リークがないときに比べて低くなる。この読み出し動作の詳細は、図１６に示す。
【００７７】
図１５は、１Ｔ１Ｃセルの記憶ノードが高レベルノードにショートしているときのビット線ＢＬの電圧ＶＢＬを示している。１Ｔ１Ｃセルは、図１１と同様に、論理１側にインプリントされており、論理０が書き込まれている。図の左側は、読み出し動作時の電源電圧ＶＤＤが標準（Ｔｙｐ．）のときのビット線電圧の特性を示している（例えば、図１３のオペレーション１０４、１１０、１１４、１２０）。図の右側は、読み出し動作時の電源電圧ＶＤＤが高いとき（Ｈｉｇｈ）のビット線電圧の特性を示している（図１４のオペレーション１０４、１１０、１１４、１２０）。
【００７８】
図中の太い破線は、記憶ノードが高レベルノードにリークしている１Ｔ１Ｃセルのビット線電圧を示している。ビット線ＢＬの電圧の上昇率は、リークがないときに比べて高い。このため、電荷量の差Ｄ００は差Ｄ１より大きくなりやすく、不良を検出しやすい。特に、読み出し動作時の電源電圧ＶＤＤが高いときに（Ｈｉｇｈ）、不良は、より検出しやすくなる。なお、図の左側に示すように、読み出し動作時の電源電圧ＶＤＤが標準（Ｔｙｐ．）のときにも、記憶ノードが高レベルノードにリークしている１Ｔ１Ｃセルの不良を検出できる。
【００７９】
図１６は、１Ｔ１Ｃセルの記憶ノードが低レベルノードにショートしているときのビット線ＢＬの電圧ＶＢＬを示している。１Ｔ１Ｃセルは、図１２と同様に、論理０側にインプリントされており、論理１が書き込まれている。図の左側は、読み出し動作時の電源電圧ＶＤＤが標準（Ｔｙｐ．）のときのビット線電圧の特性を示している（例えば、図１３のオペレーション１０４、１１０、１１４、１２０）。図の右側は、読み出し動作時の電源電圧ＶＤＤが低いとき（Ｌｏｗ）のビット線電圧の特性を示している（図１４のオペレーション１１１、１２１）。
【００８０】
図中の太い破線は、記憶ノードが低レベルノードにリークしている１Ｔ１Ｃセルのビット線電圧を示している。ビット線ＢＬの電圧の上昇率は、リークがないときに比べて低い。このため、電荷量の差Ｄ１１は差Ｄ０より大きくなりやすく、不良を検出しやすい。特に、読み出し動作時の電源電圧ＶＤＤが低いときに（Ｌｏｗ）、不良は、より検出しやすくなる。なお、図の左側に示すように、読み出し動作時の電源電圧ＶＤＤが標準（Ｔｙｐ．）のときにも、記憶ノードが低レベルノードにリークしている１Ｔ１Ｃセルの不良を検出できる。
【００８１】
さらに、例えば、論理０側にインプリントされ、論理０が書き込まれている２Ｔ２Ｃセルの記憶ノードが低レベルノードにリークしているとする。このとき、読み出し動作時の電源電圧ＶＤＤを低くすることで、図１５に示した差Ｄ００を相対的に大きくでき、不良の２Ｔ２Ｃセルを検出しやすくできる。また、論理１側にインプリントされ、論理１が書き込まれている２Ｔ２Ｃセルの記憶ノードが高レベルノードにリークしているとする。このとき、読み出し動作時の電源電圧ＶＤＤを高くすることで、図１６に示した差Ｄ１１を相対的に大きくでき、不良の２Ｔ２Ｃセルを検出しやすくできる。
【００８２】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、１Ｔ１Ｃセルまたは２Ｔ２Ｃセルの少なくともいずれかが高レベルノードまたは低レベルノードにリークしているときに、インプリントの評価試験とともに、リーク不良を検出できる。換言すれば、リーク不良を有するメモリセルを、インプリントによるマージン不良として検出できる。高抵抗成分によるリーク電流は、強誘電体メモリＦＭの使用とともに徐々に増えるときがあり、信頼度不良の原因になる。高抵抗性のリーク不良を有する強誘電体メモリＦＭを確実に不良化することで、信頼性を向上できる。
【００８３】
図１７は、別の実施形態における試験システムＴＳＹＳによる強誘電体メモリＦＭの試験方法を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。図１７に示すフローは、図１に示した強誘電体メモリＦＭのウエハプロセスが完了した後、試験工程で実施される。試験工程は、強誘電体メモリＦＭの製造工程に含まれる。
【００８４】
この実施形態は、論理１のインプリントが進みやすく、論理０のインプリントが進みにくいことが、信頼性評価等により予め分かっているときに有効である。図１４と同様に、書き込み動作は通常の電源電圧ＶＤＤ（Ｔｙｐ．）で実行される。読み出し動作は、オペレーション１２２Ａを除き、通常より高い電源電圧ＶＤＤ（Ｈｉｇｈ）で実行される。オペレーション１００Ａ、１０４、１０６Ａ、１０８、１１０、１２２Ａは、ＬＳＩテスタＴＥＳＴが試験プログラムＴＰＲＧを実行することで行われる。
【００８５】
論理１のインプリントが支配的なとき、まず、オペレーション１００Ａにおいて、１Ｔ１Ｃセルおよび２Ｔ２ＣセルにＡＬＬ”１”（正パターン）が書き込まれる。このとき、２Ｔ２Ｃセルの強誘電体キャパシタＲＦ２には、インプリントが進みにくい論理０が書き込まれる。次に、図１４と同様に、オペレーション１０２、１０４が実施される。
【００８６】
次に、オペレーション１０６Ａにおいて、１Ｔ１ＣセルのみにＡＬＬ”０”（逆パターン）が書き込まれる。ウエイトタイムが挿入された後、オペレーション１１０において、図１４と同様に、１Ｔ１Ｃセルに書き込まれた逆パターン（論理０）および２Ｔ２Ｃセルに書き込まれた正パターン（論理１）が読み出される。そして、正しい論理が読み出せない強誘電体メモリＦＭは、不良品として扱われる。
【００８７】
この後、オペレーション１２２Ａにおいて、通常より低い電源電圧ＶＤＤ（Ｌｏｗ）で、１Ｔ１Ｃセルおよび２Ｔ２ＣセルにＡＬＬ”０”（逆パターン）が書き込まれる。これにより、論理１のインプリントが進むことを防止する。ＡＬＬ”０”の書き込み状態では、２Ｔ２Ｃセルの強誘電体キャパシタＲＦ２は、論理１を保持し、インプリントが進みやすい。しかし、この例では、論理１のインプリントの進行により、強誘電体キャパシタＲＦ２の電荷量ＲＪ１のみが増加する。したがって、読み出しマージンは増加し、オペレーション１２２Ａの後に信頼度不良が発生することはない。
【００８８】
この実施形態では、読み出し動作は、通常より高い電源電圧ＶＤＤ（Ｈｉｇｈ）で実行される。しかし、読み出し動作は、通常の電源電圧ＶＤＤ（Ｔｙｐ．）で実行されてもよい。このとき、オペレーション１２２Ａは省略してもよい。また、図１３と同様に、オペレーション１０４、１０８、およびオペレーション１０６Ａの２Ｔ２Ｃセルへの正パターンの書き込みは省略できる。
【００８９】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、インプリントの特性が予め分かっているときに、正パターンと逆パターンのいずれかの高温放置（インプリントの進行）および読み出しチェックを省略できる。この結果、試験方法を簡略化でき、試験コストを削減できる。
【００９０】
図１８は、別の実施形態における試験システムＴＳＹＳによる強誘電体メモリＦＭの試験方法を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。図１８に示すフローは、図１に示した強誘電体メモリＦＭのウエハプロセスが完了した後、試験工程で実施される。試験工程は、強誘電体メモリＦＭの製造工程に含まれる。
【００９１】
この実施形態は、論理０のインプリントが進みやすく、論理１のインプリントが進みにくいことが、信頼性評価等により予め分かっているときに有効である。図１４と同様に、書き込み動作は通常の電源電圧ＶＤＤ（Ｔｙｐ．）で実行される。読み出し動作は、オペレーション１２２Ｂを除き、通常より高い電源電圧ＶＤＤ（Ｈｉｇｈ）で実行される。オペレーション１００Ｂ、１０４、１０６Ｂ、１０８、１１０、１２２Ｂは、ＬＳＩテスタＴＥＳＴが試験プログラムＴＰＲＧを実行することで行われる。
【００９２】
論理０のインプリントが支配的なとき、まず、オペレーション１００Ｂにおいて、１Ｔ１Ｃセルおよび２Ｔ２ＣセルにＡＬＬ”０”（正パターン）が書き込まれる。このとき、２Ｔ２Ｃセルの強誘電体キャパシタＲＦ２には、インプリントが進みにくい論理１が書き込まれる。次に、図１４と同様に、オペレーション１０２、１０４が実施される。
【００９３】
次に、オペレーション１０６Ｂにおいて、１Ｔ１ＣセルのみにＡＬＬ”１”が書き込まれる。ウエイトタイムが挿入された後、オペレーション１１０において、図１４と同様に、１Ｔ１Ｃセルに書き込まれた逆パターン（論理１）および２Ｔ２Ｃセルに書き込まれた正パターン（論理０）が読み出される。そして、正しい論理が読み出せない強誘電体メモリＦＭは、不良品として扱われる。
【００９４】
この後、オペレーション１２２Ｂにおいて、通常より低い電源電圧ＶＤＤで、１Ｔ１Ｃセルおよび２Ｔ２ＣセルにＡＬＬ”１”（逆パターン）が書き込まれる。これにより、論理０のインプリントが進むことを防止する。ＡＬＬ”１”の書き込み状態では、２Ｔ２Ｃセルの強誘電体キャパシタＲＦ２は、論理０を保持し、インプリントが進みやすい。しかし、この例では、論理０のインプリントの進行により、強誘電体キャパシタＲＦ２の電荷量ＲＪ１のみが減少する。したがって、読み出しマージンは増加し、オペレーション１２２Ａの後に信頼度不良が発生することはない。
【００９５】
この実施形態では、読み出し動作は、通常より高い電源電圧ＶＤＤ（Ｈｉｇｈ）で実行される。しかし、読み出し動作は、通常の電源電圧ＶＤＤ（Ｔｙｐ．）で実行されてもよい。このとき、オペレーション１２２Ｂは省略してもよい。また、図１３と同様に、オペレーション１０４、１０８、およびオペレーション１０６Ｂの２Ｔ２Ｃセルへの正パターンの書き込みは省略できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００９６】
図１９は、別の実施形態における試験システムＴＳＹＳの例を示している。この例では、試験システムＴＳＹＳは、ＬＳＩテスタＴＥＳＴと独立に、高温放置試験を実施するための恒温槽ＴＣを有している。その他の構成は、図３と同じである。
【００９７】
図１３のオペレーション１０２等に示した高温での放置では、各強誘電体メモリＦＭは、ＬＳＩテスタＴＥＳＴから外されて、恒温槽ＴＣ内に収納される。ＬＳＩテスタＴＥＳＴと恒温槽ＴＣ間の強誘電体メモリＦＭの移動は、例えば、自動搬送システムを用いて行われる。
【００９８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、ＬＳＩテスタＴＥＳＴと恒温槽ＴＣとが互いに独立に設置される試験システムＴＳＹＳにおいても、インプリントにより発生するマージン不良を検出でき、インプリントによる不良が市場で発生することを防止できる。
【００９９】
図２０は、試験される強誘電体メモリＦＭの別の例を示している。図１と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態では、メモリセルアレイＡＲＹは、冗長ビット線ＲＢＬと、冗長ビット線ＲＢＬに接続された冗長メモリセルＲＭＣ（冗長１Ｔ１Ｃセル）とを有している。冗長ビット線ＲＢＬは、図２の１Ｔ１Ｃセルと同様に、プリセンスアンプＰＳＡを介してツインセンスアンプＴＳＡに接続されている。また、強誘電体メモリＦＭは、プログラム部ＰＲＧ、アドレス比較部ＡＣＭＰおよび冗長制御回路ＲＥＤＣＮＴを有している。その他の構成は、第１の実施形態と同じである。
【０１００】
プログラム部ＰＲＧは、ヒューズまたは強誘電体メモリセル等の不揮発性の素子を有している。プログラム部ＰＲＧは、不揮発性の素子がプログラムされることにより、１Ｔ１Ｃセルに接続された不良のビット線ＢＬ（ＢＬ２等）のアドレスを記憶し、冗長コラムアドレスＲＣＡＤとして出力する。アドレス比較部ＡＣＭＰは、コラムアドレスＣＡＤが冗長コラムアドレスＲＣＡＤと一致するときに、一致信号ＣＯＩＮを活性化する。
【０１０１】
冗長制御回路ＲＥＤＣＮＴは、一致信号ＣＯＩＮの非活性化中に通常のビット線ＢＬを選択し、一致信号ＣＯＩＮの活性化中に冗長ビット線ＲＢＬを選択する。これにより、不良のビット線ＢＬが冗長ビット線ＲＢＬに置き換えられ、不良が救済される。また、冗長制御回路ＲＥＤＣＮＴは、試験信号ＴＥＳＴの活性化中に、一致信号ＣＯＩＮの論理に関わりなく、冗長ビット線ＲＢＬを強制的に選択する。試験信号ＴＥＳＴは、外部端子を介して供給されてもよく、試験コマンドとして強誘電体メモリＦＭの外部から供給されてもよい。
【０１０２】
図２０に示した強誘電体メモリＦＭは、図１３、図１４、図１７または図１８に示した試験方法を用いて製造される。このとき、図のフロー内の１Ｔ１Ｃセルは、冗長メモリセルＲＭＣを含む。但し、冗長メモリセルＲＭＣのインプリントを評価するために、図に示したフローは、試験信号ＴＥＳＴが非活性化された状態だけでなく、試験信号ＴＥＳＴが活性化された状態でも実行される。これにより、プログラム部ＰＲＧのプログラム状態に関わりなく、冗長メモリセルＲＭＣをアクセスできる。また、図２０には冗長ビット線ＲＢＬを記載し、上記回路の動作説明を行なっているが、冗長ワード線についても同様の回路搭載と動作が可能である。
【０１０３】
図２１は、試験される強誘電体メモリＦＭの別の例を示している。図１と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態では、メモリセルアレイＡＲＹは、パリティビット線ＰＢＬと、パリティビット線ＰＢＬに接続されたパリティメモリセルＰＭＣ（パリティ１Ｔ１Ｃセル）とを有している。パリティビット線ＰＢＬは、図２の１Ｔ１Ｃセルと同様に、プリセンスアンプＰＳＡを介してツインセンスアンプＴＳＡに接続されている。パリティメモリセルＰＭＣは、２Ｔ２Ｃセルおよび１Ｔ１Ｃセルに書き込まれるデータのパリティデータを記憶する。また、強誘電体メモリＦＭは、パリティ制御回路ＰＡＲＣＮＴを有している。その他の構成は、第１の実施形態と同じである。
【０１０４】
パリティ制御回路ＰＡＲＣＮＴは、書き込み動作時に、２Ｔ２Ｃセルおよび１Ｔ１Ｃセルに書き込まれるデータのパリティデータを生成し、生成したパリティデータをパリティメモリセルＰＭＣに書き込む。また、パリティ制御回路ＰＡＲＣＮＴは、読み出し動作時に、パリティ１Ｔ１Ｃセルから読み出されるデータを用いて、２Ｔ２Ｃセルおよび１Ｔ１Ｃセルから読み出されるデータの誤りを検出する。パリティ制御回路ＰＡＲＣＮＴは、誤りを検出したときに、読み出しデータの誤りを訂正し、データ入出力バッファＩＯＢに出力する。
【０１０５】
パリティ制御回路ＰＡＲＣＮＴは、試験信号ＴＥＳＴの活性化中に、通常のビット線ＢＬのいずれかの代わりにパリティビット線ＰＢＬを強制的に選択する。試験信号ＴＥＳＴは、外部端子を介して供給されてもよく、試験コマンドとして強誘電体メモリＦＭの外部から供給されてもよい。
【０１０６】
図２１に示した強誘電体メモリＦＭは、図１３、図１４、図１７または図１８に示した試験方法を用いて製造される。このとき、図のフロー内の１Ｔ１Ｃセルは、パリティメモリセルＰＭＣを含む。但し、パリティメモリセルＰＭＣのインプリントを評価するために、図に示したフローは、試験信号ＴＥＳＴが非活性化された状態だけでなく、試験信号ＴＥＳＴが活性化された状態でも実行される。これにより、パリティ１Ｔ１Ｃセル（ＰＭＣ）を通常の１Ｔ１Ｃセルとしてアクセスできる。すなわち、１Ｔ１Ｃセルおよび２Ｔ２Ｃセルに書き込まれる論理に関わりなく、パリティ１Ｔ１Ｃセルに任意の論理を書き込むことができる。さらに、１Ｔ１Ｃセルおよび２Ｔ２Ｃセルから読み出される論理に関わりなく、パリティ１Ｔ１Ｃセルから任意の論理を読み出すことができる。
【０１０７】
図２２は、試験される強誘電体メモリＦＭの別の例を示している。図１と同一の要素については、同一の符号を付し、これ等については、詳細な説明は省略する。この実施形態では、ツインセンスアンプＴＳＡは、プリセンスアンプＰＳＡを介して出力される２Ｔ２Ｃセルの読み出しデータを受ける。プリセンスアンプＰＳＡは、図２に示したプリセンスアンプ、あるいは、ビット線ＧＮＤセンス方式のプリセンスアンプ（ＢＧＳアンプ）である。その他の構成は、第１の実施形態と同じである。
【０１０８】
ＢＧＳアンプは、例えば、チャージトランスファと称する電荷転送回路、電荷蓄積回路および電圧生成回路を有している。ＢＧＳアンプは、読み出し動作時に次のように動作する。まず、プレート線ＰＬに電圧が印加されたときに、電荷転送回路は、ビット線ＢＬ（ＢＬ１、／ＢＬ１、ＢＬ２、...ＢＬｎ）の電圧が変動しないように、強誘電体キャパシタからビット線ＢＬに読み出される電荷を電荷蓄積回路に転送する。電圧生成回路は、電荷蓄積回路に転送された電荷量に応じた電圧を生成し、生成した電圧をセンスアンプＳＡおよびツインセンスアンプＴＳＡに出力する。
【０１０９】
以上の実施形態に関して、さらに以下の付記を開示する。
（付記１）
単一の論理レベルを記憶する強誘電体キャパシタを有する第１メモリセルと、相補の論理レベルを記憶する強誘電体キャパシタ対を有する第２メモリセルと、前記強誘電体キャパシタから読み出される電荷に応じて論理レベルを生成するツインセンスアンプとを有し、前記ツインセンスアンプは、前記強誘電体キャパシタから読み出される電荷に応じた電圧と前記強誘電体キャパシタ対の一方から読み出される電荷に応じた電圧とを差動増幅する第１センスアンプと、前記強誘電体キャパシタから読み出される電荷に応じた電圧と前記強誘電体キャパシタ対の他方から読み出される電荷に応じた電圧とを差動増幅する第２センスアンプとを有する強誘電体メモリの製造方法であって、
前記第１および第２メモリセルに第１論理を書き込み、
前記強誘電体キャパシタおよび前記強誘電体キャパシタ対のインプリントを進めるために、強誘電体メモリを高温下で放置し、
前記第１メモリセルに前記第１論理と逆の第２論理を書き込み、
前記第１メモリセルに保持されている論理を読み出し、
読み出される論理が前記第２論理と異なるとき、強誘電体メモリの不良を検出することを特徴とする強誘電体メモリの製造方法。
（付記２）
付記１記載の強誘電体メモリの製造方法において、
前記強誘電体キャパシタおよび前記強誘電体キャパシタ対のインプリントを進めるために、強誘電体メモリを高温下で放置し、
前記第１メモリセルに前記第１論理を書き込み、
前記第１メモリセルに保持されている論理を読み出し、
読み出される論理が前記第１論理と異なるとき、強誘電体メモリの不良を検出することを特徴とする強誘電体メモリの製造方法。
（付記３）
付記１または付記２記載の強誘電体メモリの製造方法において、
前記第１メモリセルに保持されている論理の読み出し時の電源電圧を、前記第１および第２メモリセルへの論理の書き込み時の電源電圧と相違させることを特徴とする強誘電体メモリの製造方法。
（付記４）
付記１ないし付記３のいずれか１項記載の強誘電体メモリの製造方法において、
前記第１メモリセルは、通常メモリセルと通常メモリセルの不良を救済するための冗長メモリセルとを含み、
前記通常メモリセルおよび前記冗長メモリセルから読み出される論理が直前に書き込んだ論理と異なるとき、強誘電体メモリの不良を検出することを特徴とする強誘電体メモリの製造方法。
（付記５）
付記１ないし付記３のいずれか１項記載の強誘電体メモリの製造方法において、
前記第１メモリセルは、通常メモリセルと通常メモリセルのパリティビットを記憶するパリティメモリセルとを含み、
前記通常メモリセルおよび前記パリティメモリセルから読み出される論理が直前に書き込んだ論理と異なるとき、強誘電体メモリの不良を検出することを特徴とする強誘電体メモリの製造方法。
（付記６）
付記１ないし付記５のいずれか１項記載の強誘電体メモリの製造方法において、
前記第１メモリセルに高温下で放置する前と逆の論理を書き込むときに、前記第２メモリセルに高温下で放置する前と同じ論理を書き込むことを特徴とする強誘電体メモリの製造方法。
（付記７）
付記１ないし付記６のいずれか１項記載の強誘電体メモリの製造方法において、
前記第１メモリセルに保持されている論理と逆の論理を書き込む前に、前記第１および第２メモリセルに保持されている論理を読み出し、
読み出される論理が高温下で放置する前に書き込んだ論理と異なるとき、強誘電体メモリの不良を検出することを特徴とする強誘電体メモリの製造方法。
（付記８）
付記１ないし付記７のいずれか１項記載の強誘電体メモリの製造方法において、
前記第１メモリセルに高温下で放置する前と逆の論理を書き込んだ後に、前記強誘電体キャパシタおよび前記強誘電体キャパシタ対の電極の電荷をディスチャージするために、ウエイトタイムを挿入することを特徴とする強誘電体メモリの製造方法。
（付記９）
単一の論理レベルを記憶する強誘電体キャパシタを有する第１メモリセルと、相補の論理レベルを記憶する強誘電体キャパシタ対を有する第２メモリセルと、前記強誘電体キャパシタから読み出される電荷に応じて論理レベルを生成するツインセンスアンプとを有し、前記ツインセンスアンプは、前記強誘電体キャパシタから読み出される電荷に応じた電圧と前記強誘電体キャパシタ対の一方から読み出される電荷に応じた電圧とを差動増幅する第１センスアンプと、前記強誘電体キャパシタから読み出される電荷に応じた電圧と前記強誘電体キャパシタ対の他方から読み出される電荷に応じた電圧とを差動増幅する第２センスアンプとを有する強誘電体メモリの動作試験を実施する試験システムであって、
前記試験システムは、
前記第１および第２メモリセルに第１論理を書き込み、
前記強誘電体キャパシタおよび前記強誘電体キャパシタ対のインプリントを進めるために、強誘電体メモリを高温下で放置し、
前記第１メモリセルに前記第１論理と逆の第２論理を書き込み、
前記第１メモリセルに保持されている論理を読み出し、
読み出される論理が前記第２論理と異なるとき、強誘電体メモリの不良を検出することを特徴とする試験システム。
（付記１０）
付記９記載の試験システムにおいて、
前記試験システムは、
前記強誘電体キャパシタおよび前記強誘電体キャパシタ対のインプリントを進めるために、強誘電体メモリを高温下で放置し、
前記第１メモリセルに前記第１論理を書き込み、
前記第１メモリセルに保持されている論理を読み出し、
読み出される論理が前記第１論理と異なるとき、強誘電体メモリの不良を検出することを特徴とする試験システム。
（付記１１）
付記９または付記１０記載の試験システムにおいて、
前記試験システムは、前記第１メモリセルに保持されている論理の読み出し時の電源電圧を、前記第１および第２メモリセルへの論理の書き込み時の電源電圧と相違させることを特徴とする試験システム。
（付記１２）
付記９ないし付記１１のいずれか１項記載の試験システムにおいて、
前記第１メモリセルは、通常メモリセルと通常メモリセルの不良を救済するための冗長メモリセルとを含み、
前記試験システムは、前記通常メモリセルおよび前記冗長メモリセルから読み出される論理が直前に書き込んだ論理と異なるとき、強誘電体メモリの不良を検出することを特徴とする試験システム。
（付記１３）
付記９ないし付記１１のいずれか１項記載の試験システムにおいて、
前記第１メモリセルは、通常メモリセルと通常メモリセルのパリティビットを記憶するパリティメモリセルとを含み、
前記試験システムは、前記通常メモリセルおよび前記パリティメモリセルから読み出される論理が直前に書き込んだ論理と異なるとき、強誘電体メモリの不良を検出することを特徴とする試験システム。
（付記１４）
付記９ないし付記１３のいずれか１項記載の試験システムにおいて、
前記試験システムは、前記第１メモリセルに高温下で放置する前と逆の論理を書き込むときに、前記第２メモリセルに高温下で放置する前と同じ論理を書き込むことを特徴とする試験システム。
（付記１５）
付記９ないし付記１４のいずれか１項記載の試験システムにおいて、
前記試験システムは、
前記第１メモリセルに保持されている論理と逆の論理を書き込む前に、前記第１および第２メモリセルに保持されている論理を読み出し、
読み出される論理が高温下で放置する前に書き込んだ論理と異なるとき、強誘電体メモリの不良を検出することを特徴とする試験システム。
（付記１６）
付記９ないし付記１５のいずれか１項記載の試験システムにおいて、
前記試験システムは、前記第１メモリセルに高温下で放置する前と逆の論理を書き込んだ後に、前記強誘電体キャパシタおよび前記強誘電体キャパシタ対の電極の電荷をディスチャージするために、ウエイトタイムを挿入することを特徴とする試験システム。
【０１１０】
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
【図面の簡単な説明】
【０１１１】
【図１】一実施形態における試験される強誘電体メモリの例を示している。
【図２】図１に示した強誘電体メモリのメモリコアの例を示している。
【図３】一実施形態における試験システムの例を示している。
【図４】強誘電体キャパシタのヒステリシスループを示している。
【図５】論理１側にインプリントされた強誘電体キャパシタのヒステリシスループを示している。
【図６】論理０側にインプリントされた強誘電体キャパシタのヒステリシスループを示している。
【図７】論理１側にインプリントされた１Ｔ１Ｃセルおよび２Ｔ２Ｃセルのヒステリシスループの例を示している。
【図８】論理０側にインプリントされた１Ｔ１Ｃセルおよび２Ｔ２Ｃのヒステリシスループの例を示している。
【図９】論理１側にインプリントされた１Ｔ１Ｃセルおよび２Ｔ２Ｃのヒステリシスループの例を示している。
【図１０】論理０側にインプリントされた１Ｔ１Ｃセルおよび２Ｔ２Ｃのヒステリシスループの例を示している。
【図１１】論理１側にインプリントされた１Ｔ１Ｃセルおよび２Ｔ２Ｃのヒステリシスループの例を示している。
【図１２】論理０側にインプリントされた１Ｔ１Ｃセルおよび２Ｔ２Ｃのヒステリシスループの例を示している。
【図１３】図３に示した試験システムＴＳＹＳによる強誘電体メモリの試験方法を示している。
【図１４】別の実施形態における試験システムによる強誘電体メモリの試験方法を示している。
【図１５】１Ｔ１Ｃセルの記憶ノードが高レベルノードにショートしているときのビット線の電圧を示している。
【図１６】１Ｔ１Ｃセルの記憶ノードが低レベルノードにショートしているときのビット線の電圧を示している。
【図１７】別の実施形態における試験システムによる強誘電体メモリの試験方法を示している。
【図１８】別の実施形態における試験システムによる強誘電体メモリの試験方法を示している。
【図１９】別の実施形態における試験システムの例を示している。
【図２０】試験される強誘電体メモリの別の例を示している。
【図２１】試験される強誘電体メモリの別の例を示している。
【図２２】試験される強誘電体メモリの別の例を示している。
【符号の説明】
【０１１２】
ＡＣＭＰ‥アドレス比較部；ＡＤＢ‥アドレスバッファ；ＡＲＹ‥メモリセルアレイ；ＢＬ１、／ＢＬ１、ＢＬ２‥ビット線；ＣＤＥＣ‥コラムデコーダ；ＣＭＤＢ‥コマンドバッファ；ＣＯＩＮ‥一致信号；ＣＯＲＥ‥メモリコア；Ｆ１‥強誘電体キャパシタ；ＦＭ‥強誘電体メモリ；ＩＯＢ‥データ入出力バッファ；ＴＣＮＴ‥タイミング制御回路；ＰＡＲＣＮＴ‥パリティ制御回路；ＰＢＬ‥パリティビット線；ＰＤ‥プレートドライバ；ＰＬ‥プレート線；ＰＭＣ‥パリティメモリセル；ＰＲＧ‥プログラム部；ＰＳＡ‥プリセンスアンプ；ＲＢＬ‥冗長ビット線；ＲＥＤＣＮＴ‥冗長制御回路；ＲＦ１、ＲＦ２‥強誘電体キャパシタ；ＲＭＣ‥冗長メモリセル；ＲＴ１、ＲＴ２‥トランスファトランジスタ；ＳＡ‥センスアンプ；Ｔ１‥トランスファトランジスタ；ＴＣ‥恒温槽；ＴＳＡ‥ツインセンスアンプ；ＴＳＹＳ‥試験システム；ＷＡＦ‥半導体ウエハ；ＷＤ‥ワードドライバ；ＷＤＥＣ‥ワードデコーダ；ＷＬ‥ワード線
【図１】
2010040664.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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