(57)【要約】【課題】  本発明は、MOSFETのチャネル領域に生じる歪み量を増加させ、歪みに基づく素子性能を向上させることを目的とする。【解決手段】  本発明に係る半導体装置は、半導体基板１と、半導体基板１の上面に、第１の方向に延びて設けられた第１の絶縁膜２aと、第１の方向と垂直な第２の方向から第１の絶縁膜2aを挟んで設けられ、第１の絶縁膜2aに第２の方向の応力を与え、第１の方向の歪みを誘起させる第１の歪み誘起層3と、第１の絶縁膜2a上に設けられ、第１の絶縁膜2aからの応力を受けて第１の方向の歪みを有するチャネル領域4を含む第１の半導体層5aと、第１の方向からチャネル領域を挟んで設けられたソース領域9及びドレイン領域10と、第１の半導体層5aの第２の方向に対向する側面及び上面に設けられたゲート絶縁膜6と、ゲート絶縁膜6を介してチャネル領域4と対向して設けられたゲート電極7とを有する。【選択図】  図1
2010010473.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上面に、この上面に平行な第１の方向に延びて設けられ、応力が与えられることにより歪みが誘起する第１の絶縁膜と、
前記半導体基板の上面に、この上面に平行でかつ前記第１の方向と垂直な第２の方向から前記第１の絶縁膜を挟んで設けられ、前記第１の絶縁膜に前記第２の方向の応力を与え、この第１の絶縁膜に前記第１の方向の歪みを誘起させる第１の歪み誘起層と、
前記第１の絶縁膜上に前記第１の方向に延びて設けられ、前記第１の絶縁膜から応力を前記第１の方向に受けて前記第１の方向の歪みを有する第１の半導体層と、
前記第１の半導体層に設けられたチャネル領域と、
前記第１の方向から前記チャネル領域を挟んで設けられたソース領域及びドレイン領域と、
前記第１の半導体層の前記第２の方向に対向する側面及び上面のうち少なくともいずれかに設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域と対向して設けられたゲート電極と、
を有する半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の上面に、この上面に平行な第１の方向に延びて設けられ、この上面に平行でかつ前記第１の方向と垂直な第２の方向に複数配列して設けられ、応力が与えられることにより歪みが誘起する複数の第１の絶縁膜と、
前記半導体基板の上面に、前記第２の方向から前記第１の絶縁膜を挟んで設けられ、前記第１の絶縁膜に前記第２の方向の応力を与え、前記第１の絶縁膜に前記第１の方向の歪みを誘起させる複数の第１の歪み誘起層と、
それぞれが前記第１の絶縁膜上に前記第１の方向に延びて設けられ、前記第１の絶縁膜から応力を前記第１の方向に受けて前記第１の方向の歪みを有する複数の第１の半導体層と、
前記複数の第１の半導体層に設けられた複数のチャネル領域と、
前記第１の方向から前記複数のチャネル領域を挟んで設けられたソース領域及びドレイン領域と、
前記第１の半導体層の前記第２の方向に対向する側面及び上面のうち少なくともいずれかに設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域と対向して設けられたゲート電極と、
を有する半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の上面に、この上面に平行な第１の方向に延びて設けられ、応力が与えられることにより歪みが誘起する第２の半導体層と、
前記半導体基板の上面に、この上面に平行でかつ前記第１の方向と垂直な第２の方向から前記第２の半導体層を挟んで設けられ、前記第２の半導体層に前記第２の方向の応力を与え、この第２の半導体層に前記第１の方向への歪みを誘起させる第１の歪み誘起層と、
前記第２の半導体層上に前記第１の方向に延びて設けられ、前記第２の半導体層から応力を前記第１の方向に受けて前記第１の方向の歪みを有する第１の半導体層と、
前記第１の半導体層に設けられたチャネル領域と、
前記第１の方向から前記チャネル領域を挟んで設けられたソース領域及びドレイン領域と、
前記第１の半導体層の前記第２の方向に対向する側面及び上面のうち少なくともいずれかに設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域と対向して設けられたゲート電極と、
を有する半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の上面に、この上面に平行な第１の方向に延びて設けられ、この上面に平行でかつ前記第１の方向と垂直な第２の方向に複数配列して設けられ、応力が与えられることにより歪みが誘起する複数の第２の半導体層と、
前記半導体基板の上面に、前記第２の方向から前記第２の半導体層を挟んで設けられ、前記第２の半導体層に前記第２の方向の応力を与え、前記第２の半導体層に第１の方向への歪みを誘起させる複数の第１の歪み誘起層と、
それぞれが前記第２の半導体層上に前記第１の方向に延びて設けられ、前記第２の半導体層から応力を前記第１の方向に受けて前記第１の方向の歪みを有する複数の第１の半導体層と、
前記複数の第１の半導体層に設けられた複数のチャネル領域と、
前記第１の方向から前記複数のチャネル領域を挟んで設けられたソース領域及びドレイン領域と、
前記第１の半導体層の前記第２の方向に対向する側面及び上面のうち少なくともいずれかに設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域と対向して設けられたゲート電極と、
を有する半導体装置。
【請求項５】
前記第２の半導体層は第1の領域とこの第1の領域上に設けられた第２の領域とを備え、
前記第１の歪み誘起層が、前記第２の方向から前記第1の領域を挟んで設けられ、前記第1の領域に応力を与え前記第1の領域に前記第１の方向への歪みを誘起し、
前記第２の領域の前記第２の方向の両側面には絶縁層が設けられたことを特徴とする
請求項３、又は請求項４記載の半導体装置。
【請求項６】
前記ソース領域及びドレイン領域は、第1導電型の半導体領域からなり、
前記第２の半導体層は第２導電型の半導体領域を備えることを特徴とする請求項３乃至請求項５のいずれか１項記載の半導体装置。
【請求項７】
前記第1及び第２の半導体層並びに半導体基板は一体的に形成されていることを特徴とする請求項３乃至請求項６のいずれか１項記載の半導体装置。
【請求項８】
前記ソース領域及びドレイン領域が、前記第２の方向に前記複数のチャネル領域にまたがって設けられたことを特徴とする請求項２、又は請求項４記載の半導体装置。
【請求項９】
前記ソース領域及びドレイン領域は、p型の半導体領域からなり、
前記第１の歪み誘起層は、前記半導体基板に対して圧縮性の絶縁体からなることを特徴とする
請求項1乃至請求項８のいずれか１項記載の半導体装置。
【請求項１０】
前記半導体基板はシリコンで形成され、
前記圧縮性の絶縁体は、圧縮性のシリコン窒化膜又は圧縮性のシリコン酸化膜であることを特徴とする
請求項９記載の半導体装置。
【請求項１１】
前記ソース領域及びドレイン領域はｎ型の半導体領域からなり、
前記第１の歪み誘起層は、前記半導体基板に対して伸長性の絶縁体からなることを特徴とする
請求項1乃至請求項８のいずれか１項記載の半導体装置。
【請求項１２】
前記半導体基板は、シリコンで形成され、
前記伸長性の絶縁体は、伸長性のシリコン窒化膜又は伸長性のシリコン酸化膜であることを特徴とする
請求項１１記載の半導体装置。
【請求項１３】
前記ソース領域及びドレイン領域はｐ型の半導体領域からなり、
前記第１の歪み誘起層は結晶性の材料からなり、
前記結晶性の材料の格子定数は、前記半導体基板の材料の格子定数より小さいことを特徴とする
請求項1乃至請求項８のいずれか１項記載の半導体装置。
【請求項１４】
前記半導体基板はシリコンで形成され、
前記結晶性の材料はシリコンカーボンであることを特徴とする
請求項１３記載の半導体装置。
【請求項１５】
前記ソース領域及びドレイン領域はｎ型の半導体領域からなり、
前記第１の歪み誘起層は結晶性の材料からなり、
前記結晶性の材料の格子定数は、前記半導体基板の材料の格子定数より大きいことを特徴とする
請求項１乃至請求項８のいずれか１項記載の半導体装置。
【請求項１６】
前記半導体基板は、シリコンで形成され、
前記結晶性の材料は、シリコンゲルマニウムであることを特徴とする
請求項１５記載の半導体装置。
【請求項１７】
前記半導体基板は、シリコンで形成され、
前記結晶性の材料は、不純物を含むシリコンカーボンであることを特徴とする
請求項１５記載の半導体装置。
【請求項１８】
前記ソース領域及びドレイン領域上に第２の歪み誘起層が設けられていることを特徴とする
請求項１乃至請求項１７のいずれか１項記載の半導体装置。
【請求項１９】
前記ゲート電極の第１の方向に対抗する両側面に側壁絶縁膜が形成され、
前記ゲート電極上、前記側壁絶縁膜上、前記ソース領域上及び前記ドレイン領域上に第３の歪み誘起層が設けられていることを特徴とする
請求項１乃至請求項１８のいずれか１項記載の半導体装置。
【請求項２０】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に第４の半導体層を形成する工程と、
前記絶縁膜及び第４の半導体層をエッチングすることにより、前記半導体基板の上面に、この上面に平行な第１の方向に延びて設けられ、この上面に平行でかつ前記第１の方向と垂直な第２の方向に複数設けられた第１の絶縁膜と、前記第１の絶縁膜上に前記第１の方向に延びて設けられたチャネル領域を備えた第１の半導体層の積層構造を形成する工程と、
前記半導体基板上であって、前記積層構造間に、前記第１の絶縁膜に応力を前記第２の方向に与えこの第１の絶縁膜に前記第１の方向への歪みを誘起する第１の歪み誘起層を形成する工程と、
前記第１の半導体層の前記第２の方向に対向する側面及び上面のうち少なくともいずれかにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記チャネル領域と対向するようにゲート電極を形成する工程と、
前記チャネル領域を備えた第１の半導体層に第１導電型の不純物を導入して第１導電型のソース領域及びドレイン領域を形成する工程とを
有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ゲート長20 nm以下の極微細MOSFET（Metal−Oxide−Semiconductor−Field−Effect−Transistor）を実現するための構造として、短チャネル効果耐性の強いFIN型チャネルMOSFET(FINFET)構造が期待されている。このFINFETはシリコン基板、このシリコン基板上に形成された埋め込み酸化膜、埋め込み酸化膜上に形成されたチャネル領域を含む板状半導体層、チャネル領域の上面及びチャネル領域のゲート幅方向の両側面に形成されたゲート絶縁膜、このゲート絶縁膜を介してチャネル領域上及びチャネル領域のゲート幅方向の両側に形成されたゲート電極、ゲート電極のゲート長方向の両側に形成された側壁絶縁膜、チャネル領域をゲート長方向に両側から挟むように形成されたソース領域、ドレイン領域を備える。
【０００３】
一方、平面型MOSFETの動作速度を向上させるため、ゲート電極、ソース領域及びドレイン領域上へシリコン窒化膜を形成する手法（ストレスライナー）、あるいはソース領域及びドレイン領域にシリコンゲルマニウム又はシリコンカーボンを埋め込む手法により、チャネル領域に歪みを導入する方法がある。
【０００４】
この平面型ＭＯＳＦＥＴの動作速度向上のためのチャネルへの歪みの導入する方法について、FINFETへの適用が報告されている（非特許文献1）。即ち、ＦＩＮＦＥＴにおいて、ゲート電極上、ゲート電極両側に形成された側壁絶縁膜上、ソース領域上及びドレイン領域上にシリコン窒化膜を形成する手法（ストレスライナー）、又は、ＦＩＮＦＥＴにおいて、ソース領域及びドレイン領域にシリコンゲルマニウム又はシリコンカーボンを埋め込むことにより、ＦＩＮＦＥＴのチャネル領域にチャネル長方向の歪みを誘起し、動作速度を向上することができる。
【非特許文献１】J. Kavalieros et al., “Tri-Gate Transistor Architecture with High-k Gate Dielectrics, Metal Gates and Strain Engineering,” ２００６ Symposium on VLSI Technology Digest of Technical Papers, pp. 62-63 (2006).
【発明の開示】
【発明が解決しようとする課題】
【０００５】
FINFETが用いられると予想されるゲート長20 nm以下の極微細MOSFETにおいては、既存の平面型MOSFET用に開発された従来の歪み発生技術だけでは、導入されるチャネル歪みの量、そしてその歪みによる性能向上が不十分であった。
【０００６】
本発明は、MOSFETのチャネル領域に生じる歪み量を増加させ、歪みに基づく素子性能を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明にかかる半導体装置は、半導体基板と、前記半導体基板の上面に、この上面に平行な第１の方向に延びて設けられ、応力が与えられることにより歪みが誘起する第１の絶縁膜と、前記半導体基板の上面に、この上面に平行でかつ前記第１の方向と垂直な第２の方向から前記第１の絶縁膜を挟んで設けられ、前記第１の絶縁膜に前記第２の方向の応力を与え、この第１の絶縁膜に前記第１の方向の歪みを誘起させる第１の歪み誘起層と、前記第１の絶縁膜上に前記第１の方向に延びて設けられ、前記第１の絶縁膜から応力を前記第１の方向に受けて前記第１の方向の歪みを有する第１の半導体層と、前記第１の半導体層に設けられたチャネル領域と、前記第１の方向から前記チャネル領域を挟んで設けられたソース領域及びドレイン領域と、前記第１の半導体層の前記第２の方向に対向する側面及び上面のうち少なくともいずれかに設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域と対向して設けられたゲート電極とを有することを特徴とする。
【０００８】
また、本発明にかかる半導体装置は、半導体基板と、前記半導体基板の上面に、この上面に平行な第１の方向に延びて設けられ、この上面に平行でかつ前記第１の方向と垂直な第２の方向に複数配列して設けられ、応力が与えられることにより歪みが誘起する複数の第１の絶縁膜と、前記半導体基板の上面に、前記第２の方向から前記第１の絶縁膜を挟んで設けられ、前記第１の絶縁膜に前記第２の方向の応力を与え、前記第１の絶縁膜に前記第１の方向の歪みを誘起させる複数の第１の歪み誘起層と、それぞれが前記第１の絶縁膜上に前記第１の方向に延びて設けられ、前記第１の絶縁膜から応力を前記第１の方向に受けて前記第１の方向の歪みを有する複数の第１の半導体層と、前記複数の第１の半導体層に設けられた複数のチャネル領域と、前記第１の方向から前記複数のチャネル領域を挟んで設けられたソース領域及びドレイン領域と、前記第１の半導体層の前記第２の方向に対向する側面及び上面のうち少なくともいずれかに設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域と対向して設けられたゲート電極とを有することを特徴とする。
【０００９】
また、本発明にかかる半導体装置は、半導体基板と、前記半導体基板の上面に、この上面に平行な第１の方向に延びて設けられ、応力が与えられることにより歪みが誘起する第２の半導体層と、前記半導体基板の上面に、この上面に平行でかつ前記第１の方向と垂直な第２の方向から前記第２の半導体層を挟んで設けられ、前記第２の半導体層に前記第２の方向の応力を与え、この第２の半導体層に前記第１の方向への歪みを誘起させる第１の歪み誘起層と、前記第２の半導体層上に前記第１の方向に延びて設けられ、前記第２の半導体層から応力を前記第１の方向に受けて前記第１の方向の歪みを有する第１の半導体層と、前記第１の半導体層に設けられたチャネル領域と、前記第１の方向から前記チャネル領域を挟んで設けられたソース領域及びドレイン領域と、前記第１の半導体層の前記第２の方向に対向する側面及び上面のうち少なくともいずれかに設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域と対向して設けられたゲート電極とを有することを特徴とする。
【００１０】
また、本発明にかかる半導体装置は、半導体基板と、前記半導体基板の上面に、この上面に平行な第１の方向に延びて設けられ、この上面に平行でかつ前記第１の方向と垂直な第２の方向に複数配列して設けられ、応力が与えられることにより歪みが誘起する複数の第２の半導体層と、前記半導体基板の上面に、前記第２の方向から前記第２の半導体層を挟んで設けられ、前記第２の半導体層に前記第２の方向の応力を与え、前記第２の半導体層に第１の方向への歪みを誘起させ複数の第１の歪み誘起層と、それぞれが前記第２の半導体層上に前記第１の方向に延びて設けられ、前記第２の半導体層から応力を前記第１の方向に受けて前記第１の方向の歪みを有する複数の第１の半導体層と、前記複数の第１の半導体層に設けられた複数のチャネル領域と、前記第１の方向から前記複数のチャネル領域を挟んで設けられた第１導電型のソース領域及びドレイン領域と、前記第１の半導体層の前記第２の方向に対向する側面及び上面のうち少なくともいずれかに設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域と対向して設けられたゲート電極とを有することを特徴とする。
【００１１】
また、本発明にかかる半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に第４の半導体層を形成する工程と、前記絶縁膜及び第４の半導体層をエッチングすることにより、前記半導体基板の上面に、この上面に平行な第１の方向に延びて設けられ、この上面に平行でかつ前記第１の方向と垂直な第２の方向に複数設けられた第１の絶縁膜と、前記第１の絶縁膜上に前記第１の方向に延びて設けられたチャネル領域を備えた第１の半導体層の積層構造を形成する工程と、前記半導体基板上であって、前記積層構造間に、前記第１の絶縁膜に応力を前記第２の方向に与えこの第１の絶縁膜に前記第１の方向への歪みを誘起する第１の歪み誘起層を形成する工程と、前記第１の半導体層の前記第２の方向に対向する側面及び上面のうち少なくともいずれかにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記チャネル領域と対向するようにゲート電極を形成する工程と、前記チャネル領域を備えた第１の半導体層に第１導電型の不純物を導入して第１導電型のソース領域及びドレイン領域を形成する工程とを有することを特徴とする。
【発明の効果】
【００１２】
本発明にかかる半導体装置によれば、MOSFETのチャネル領域に生じる歪み量を増加させ、歪みに基づく素子性能を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態について説明する。
【００１４】
（第１の実施形態）
図２は、本発明の第１の実施形態に係る半導体装置の上面図である。また、図１は、本発明の第１の実施形態にかかる半導体装置の断面図であり、図２におけるＢ-Ｂ面（第２の方向）の断面図である。また、図３は、本発明の第１の実施形態にかかる半導体装置の断面図であり、図２におけるＡ-Ａ面（第１の方向）の断面図である。
【００１５】
以下では、本発明の第１の実施形態にかかる半導体装置について、図１、図２、図３を参照して説明する。ここで、ソース領域９とドレイン領域１０を結ぶ最短の方向を第１の方向、半導体基板１と平行な方向であって第１の方向と垂直な方向を第２の方向、半導体基板１上面に垂直な方向を第３の方向とする。
【００１６】
この第１の実施形態に係る半導体装置は、ＳＯＩ（Silicon ON Insulator）基板に設けられたＦＩＮFETであり、図１、図２に示されるように、半導体基板１、例えば、シリコン基板1上に、第２の方向に互いに離間して、複数のストライプ状の第１の歪み誘起層３が互いに平行に形成される。第１の歪み誘起層３は、図２に示されるように、第１の方向に延びて、第１の方向の半導体基板１の一部の領域上に形成される。第１の絶縁膜２ａは、半導体基板上であって、第２の方向から第１の歪み誘起層３に挟まれて形成される。複数の第１の絶縁膜２ａは、図３に示されるように、それぞれ第１の方向に延びており、第１の方向と垂直な第２の方向に複数配列して設けられている。また、半導体基板１上であって、第１の歪み誘起層３及び第１の絶縁膜２ａを第１の方向から挟んで、第１の歪み誘起層３及び第１の絶縁膜２ａに接して一対の第２の絶縁膜２ｂが形成される。ここで、第１の絶縁膜２ａと第２の絶縁膜２ｂは、連続的に形成され、単一の絶縁膜から形成される。第１の絶縁膜２ａ及び第２の絶縁膜２ｂは、例えば、シリコン酸化膜、又はシリコン窒化膜により形成される。
【００１７】
第１の絶縁膜２ａ上にはチャネル領域４を含む半導体層５ａ（第１の半導体層）が形成され、一対の第２の絶縁膜２ｂ上には一対の半導体層５bが形成される。半導体層５ａ、５ｂは、連続的に単一の半導体膜から形成され、例えば、シリコンにより形成される。即ち、複数のストライプ状の半導体層５ａは、図３に示されるように、第１の絶縁膜２ａ上において互いに平行に第１の方向に延びて、それらの第１方向の両端部に共通に接して一対の半導体層５ｂが設けられている。一対の半導体層５ｂにはそれぞれ、第１の方向に互いに離間して形成されたソース領域９及びドレイン領域１０が形成されており、ソース領域９及びドレイン領域１０それぞれの一部は半導体層５ａの中まで延長して設けられている。なお、ソース領域９及びドレイン領域１０それぞれの一部は必ずしも半導体層５ａの中まで延長している必要はなく、チャネル領域４上にゲート電極７が位置するように設計すれば良い（後述する実施形態でも同様）。第１導電型のソース領域９とドレイン領域１０間に第２導電型のチャネル領域４が挟まれている。なお、チャネル領域４は第2導電型に限らず、第１導電型であっても良い（後述する実施形態でも同様）。また、図１及び図３に示されるように、半導体層５ａの上面及び第２の方向の両側面には、ゲート絶縁膜６が形成される。そして、ゲート絶縁膜６を介して半導体層５ａ上及び半導体層５ａの第２の方向の両側面には、ゲート電極７が形成される。そして、ゲート絶縁膜６及びゲート電極７の第１の方向の両側部には側壁絶縁膜８が形成される。
【００１８】
尚、本実施形態においては、一対の第２の絶縁膜２ｂ及び一対の半導体層５ｂは省略可能であり、この場合には半導体層５ａにチャネル領域４並びにこれを挟むソース領域９及びドレイン領域１０が形成される。
【００１９】
本実施形態に係る半導体装置においては、半導体層５ａの上面及び第２の方向の両側面にゲート絶縁膜６を介してゲート電極７を設けることにより、半導体層５ａの上部及び第２の方向両側部にチャネルができる。
【００２０】
また、半導体層５ａの第２の方向の長さは、ゲート長をＬとした時、３ｎｍ以上L/2以下であることが好ましい。ここで、ゲート長とは、ゲート電極７の第１の方向の長さである。半導体層５ａの第２の方向の長さが、L/2以下であることが好ましい理由は、強い短チャネル効果耐性を得るためである。また、半導体層５ａの第２の方向の長さが、３ｎｍ以上であることが好ましい理由は、半導体層５ａが薄すぎるとキャリア移動度の急激な低下が見られるためである。
【００２１】
また、第１の絶縁膜２ａ間の第２の方向の距離は、１０ｎｍ以上２５０ｎｍ以下であることが好ましい。１０ｎｍ以上であることが好ましい理由は、チャネル領域４を含む半導体層５ａ間に形成されるゲート電極７の抵抗の増大を抑えるためである。また、２５０ｎｍ以下であることが好ましい理由は、トランジスタの電流を増大させるためである。
【００２２】
また、第１の絶縁膜２ａの第３の方向の厚みは、5nm以上200nm以下であることが好ましい。第１の絶縁膜２ａの第３の方向への厚みが200nm以下であることが好ましいのは、第１の絶縁膜２ａの第３の方向の厚みが短いほど、第１の歪み誘起層３の形成に要する時間が低減できるからである。また、第１の絶縁膜２ａの第３の方向への厚みが5nm以上であることが好ましいのは、第１の絶縁膜２ａが薄すぎるとチャネル領域４と半導体基板１間の容量が増大してしまうことからである。
【００２３】
次に、第１の歪み誘起層の材料について説明する。第1の歪み誘起層の材料は、以下で示す通り、結晶性材料、絶縁性材料ともに用いることができるが、ソース領域９とドレイン領域１０間のリークを効果的に防ぐためには、絶縁性材料であることがより好ましい。
【００２４】
まず、ソース領域９及びドレイン領域１０がｐ型である場合、即ち、ｐ型トランジスタについて説明する。ｐ型トランジスタでは、動作速度を向上させるためにチャネル領域４のチャネル長方向（本実施形態においては、第１の方向）に圧縮歪みを生じさせる必要がある。従って、本実施形態にかかる第１の歪み誘起層３は、チャネル領域４の第１の方向に圧縮歪みを生じさせる材料を用いる必要がある。そのための材料として、第１の歪み誘起層３が結晶性の材料、例えば、半導体材料である場合、半導体基板１の材料より格子定数が小さい材料である必要がある。半導体基板１の材料がシリコンである場合、第１の歪み誘起層３は、シリコンより格子定数が小さい材料、例えば、シリコンカーボンを用いる。また、第１の歪み誘起層３が絶縁体である場合、圧縮性の絶縁体を用いる必要がある。圧縮性の絶縁体として、例えば、半導体基板１がシリコン基板であれば、圧縮性のシリコン窒化膜、又は、圧縮性のシリコン酸化膜を用いる。ここで、圧縮性の絶縁体とは、圧縮性絶縁体である第１の歪み誘起層自身が縮もうとする絶縁体であるとする。例えば、シリコン窒化膜の場合であれば、成膜時のガス（シラン、アンモニア、窒素など）の流量と圧力、成膜温度などのプロセス条件、シリコン窒化膜の膜厚及び密度等を調整することにより圧縮性のシリコン窒化膜を形成することができる。例えば、圧縮性のシリコン窒化膜であるための条件として、密度が小さい必要がある。
【００２５】
以下、ｐ型トランジスタに関して、半導体基板１としてシリコン基板１、第１の歪み誘起層３として、シリコンカーボンを用いた場合に、どのような原理でチャネル領域４の第１の方向に圧縮ひずみが生じるかについて説明する。半導体基板１としてシリコン基板１、第１の歪み誘起層３としてシリコンカーボンを用いた場合、第１の歪み誘起層３のシリコンカーボンは、半導体基板１であるシリコン基板１に比べて格子定数が小さいため、第１の歪み誘起層３は、第２の方向に縮もうとする。第１の歪み誘起層3の第２の方向の両側面に接して形成される第１の絶縁膜２ａは、第１の歪み誘起層３の第２の方向に縮もうとする力（応力）により、第２の方向の両方向に引っ張られ、第１の絶縁膜２ａには、第２の方向に伸びようとする力（応力）が働く。第１の絶縁膜２ａに、第２の方向に伸びようとする力が働くため（図１において、１０１Ａで示す。）、第１の絶縁膜２ａの第１の方向に圧縮歪みが生じる（図１において、１０１Ｂで示す。）。第１の絶縁膜２ａの第１の方向に生じた圧縮歪みは第１の絶縁膜２ａ上に形成されている半導体層５ａに応力として伝わり、半導体層５ａのチャネル領域４には第１の方向に圧縮歪みが生じることとなる。
【００２６】
以上、第１の歪み誘起層３として、シリコンカーボンを用いた場合について説明したが、第１の歪み誘起層３として、圧縮性シリコン窒化膜、圧縮性シリコン酸化膜を用いた場合も、第１の歪み誘起層３である圧縮性シリコン窒化膜、圧縮性のシリコン酸化膜が、第２の方向に縮もうとすることにより、上記と同様の原理により、チャネル領域４の第１の方向に圧縮歪みを生じることとなる。
【００２７】
次に、ソース領域９及びドレイン領域１０がｎ型である場合、即ち、ｎ型トランジスタの場合について説明する。ｎ型トランジスタでは、動作速度を向上させるためにチャネル領域４の第１の方向に引っ張り歪みを生じさせる必要がある。従って、第１の歪み誘起層３は、チャネル領域４の第１の方向に引っ張り歪みを生じさせる材料を用いる必要がある。そのための材料として、第１の歪み誘起層３としては、第１の歪み誘起層３が結晶性の材料、例えば、半導体の材料である場合、半導体基板１の材料の格子定数より大きい材料である必要がある。半導体基板１の材料がシリコンである場合、第１の歪み誘起層３は、シリコンより格子定数が大きい材料、例えば、シリコンゲルマニウムを用いる。また、砒素あるいはリンなどの不純物を注入してから熱処理を行ったシリコンカーボンを用いることも可能である。この場合、シリコンカーボンに砒素あるいはリンなどの不純物を注入してから熱処理を施すことにより、シリコンカーボンの体積が膨張し、格子定数が、シリコン基板１の格子定数より大きくなる。また、第１の歪み誘起層３が絶縁体であれば、伸長性の絶縁体を用いる必要がある。伸長性の絶縁体として、例えば、半導体基板１がシリコン基板１であれば、伸長性のシリコン窒化膜、又は伸長性のシリコン酸化膜を用いることができる。ここで、伸長性の絶縁体とは、伸長性絶縁体である第１の歪み誘起層自身が伸びようとする絶縁体であるとする。例えば、シリコン窒化膜の場合であれば、成膜時のガス（シラン、アンモニア、窒素など）の流量と圧力、成膜温度などのプロセス条件、シリコン窒化膜の膜厚及び密度等を調整することにより伸長性のシリコン窒化膜を形成することができる。例えば、伸長性のシリコン窒化膜であるための条件として、例えば、密度が大きい絶縁体である必要がある。
【００２８】
以下、ｎ型トランジスタに関して、半導体基板１としてシリコン基板１、第１の歪み誘起層３として、シリコンゲルマニウムを用いた場合に、どのような原理でチャネル領域４の第１の方向に引っ張り歪みが生じるかについて説明する。半導体基板１としてシリコン基板１、第１の歪み誘起層３としてシリコンゲルマニウムを用いた場合、第１の歪み誘起層３のシリコンゲルマニウムは、半導体基板１であるシリコン基板１に比べて格子定数が大きいため、第１の歪み誘起層３は、第２の方向に伸びようとする。第１の歪み誘起層3の第２の方向の側面に接して形成される第１の絶縁膜２ａは、歪み誘起層３の第２の方向に伸びようとする力（応力）により、第２の方向の両方向に縮もうとして、第１の絶縁膜２ａには、第２の方向に縮もうとする力（応力）が働く。第１の絶縁膜２ａは、第２の方向に縮もうとする力が働くため、第１の絶縁膜２ａの第１の方向へ引っ張り歪みが生じる。第１の絶縁膜２ａの第１の方向に生じた引っ張り歪みは第１の絶縁膜上に形成されている半導体層５ａに伝わり、半導体層５ａのチャネル領域４には第１の方向に引っ張り歪みが生じることとなる。
【００２９】
以上、第１の歪み誘起層３として、シリコンゲルマニウムを用いた場合について説明したが、第１の歪み誘起層３として、砒素あるいはリンなどの不純物を注入してから熱処理を行ったシリコンカーボン、伸長性シリコン窒化膜、伸長性シリコン酸化膜を用いた場合も、第１の歪み誘起層３である砒素あるいはリンなどの不純物を注入してから熱処理を行ったシリコンカーボン、伸長性シリコン窒化膜、伸長性シリコン酸化膜が、第２の方向に伸びようとすることにより、上記と同様の原理により、チャネル領域４の第１の方向に引っ張り歪みを生じることとなる。
【００３０】
ここで、第１の歪み誘起層３として用いるシリコンゲルマニウム層のゲルマニウム濃度は、２．５原子％以上５０原子％以下であることが好ましい。ゲルマニウム濃度が２．５原子％以上であることが好ましい理由は、チャネル領域４に十分な歪みを発生させるためである。一方、ゲルマニウム濃度が５０原子％以下であることが好ましい理由は、ゲルマニウム濃度が高くなり過ぎると、結晶の質が低下し、結晶欠陥が多く発生するようになるためである。
【００３１】
また、シリコンカーボンのカーボン濃度は、０．１原子％以上２原子％以下であることが好ましい。カーボン濃度が０．１原子％以上であることが好ましい理由は、チャネル領域４に十分な歪みを発生させるためである。一方、カーボン濃度が２原子％以下であることが好ましい理由は、良好な結晶をエピタキシャル成長させるためである。
【００３２】
以上、第1の方向、又は第2の方向に力（応力）が働くこと、第1の方向、又は第2の方向に歪みが発生することを説明した。しかしながら、例えば、第1の方向に力が働くとは、必ずしも、第１の方向だけに力（応力）が働いている必要はなく、第１の方向と第2の方向への分力を比較した場合、第1の方向の方が大きな力（応力）が働いていれば良く、第2の方向についても力（応力）が働いていても良い。第2の方向に力（応力）が働くこと、第1の方向及び第2の方向に歪みが発生することについても同様である。以下の説明においても同様である。
【００３３】
本実施形態にかかる半導体装置の構造を採用することにより、チャネル領域４に歪みが発生することを示すために、図４に示されるシリコン基板２０５上にシリコン酸化膜２０２及びシリコン酸化膜２０２の両側面を挟んで形成された歪み誘起層２０３からなる構造を仮定して、この構造について応力分布を計算した。図４の構造と本実施形態にかかる半導体装置との対応関係は、図４の歪み誘起層２０３と本実施形態にかかる第１の歪み誘起層３、図４のシリコン酸化膜２０２と本実施形態にかかる第１の絶縁膜２ａ、図４のシリコン基板２０５と本実施形態にかかる半導体層５ａと対応付けることができる。本計算において、図４の構造におけるシリコン酸化膜２０２の第２の方向の長さは10nm、歪み誘起層２０３中の真性応力は2GPaと仮定した。
【００３４】
図５に、上記条件における図４の構造について、シリコン酸化膜２０２の第２の方向の中央位置（図４のE-E面）におけるシリコン基板２０５中の応力の、シリコン酸化膜２０２とシリコン基板２０５との界面からの距離ｄに対する変化の計算結果を示す。本実施形態にかかる半導体装置の構造と図４の構造との対応関係より、図５に示される計算結果は、本実施形態にかかる半導体装置の半導体層５ａ中の応力の、半導体層５ａと第１の絶縁膜２ａとの界面からの距離に対する変化と対応させて考えることができる。
【００３５】
図５に示される計算結果より、本実施形態にかかる半導体装置のように、チャネル領域４より下の層に歪み誘起層３を設けた場合において、チャネル領域４に歪みを発生することができることがわかる。また、図５に示される結果より、図４の構造において、シリコン酸化膜２０２の中央位置（図４のE-E面）におけるシリコン基板２０５に数百MPaの応力が誘起されることがわかる。従って、本実施形態にかかる半導体装置において、チャネル領域４を含む半導体層５ａには数百MPaの応力が誘起されることがわかる。また、図５の結果より、シリコン酸化膜２０２の中央位置（図４のE-E面）におけるシリコン基板２０５への応力は、シリコン酸化膜２０２とシリコン基板２０５界面との距離ｄが大きくなるにつれて、小さくなることがわかる。従って、本実施形態にかかる半導体装置において、チャネル領域４を含む半導体層５ａへの応力は、半導体層５ａと第１の絶縁膜２ａとの界面からの距離が大きくなるにつれて小さくなることがわかる。
【００３６】
又、図５の結果より、半導体層５ａの高さが20 nm以下あれば、半導体層５ａ全体に０．１ＧＰａ以上の応力が加わり、実用的に十分な応力が加わることがわかる。一方、半導体層５ａの高さに関しては、低くなりすぎると、キャリア移動度の急激な低下が見られることから、半導体層５ａの高さは3 nm以上であることが望ましい。従って、半導体層５ａの高さは、3 nm以上20 nm以下であることが好ましい。
【００３７】
次に、チャネル領域４を含む半導体層５ａの第２の方向に歪みが伝わるかについて説明する。ここで、第１の歪み誘起層３から第１の絶縁膜２ａの第２の方向に歪みが伝わることが示せれば、チャネル領域を含む半導体層５ａの第２の方向に歪みが伝わることが示せる。上記の計算結果より、歪みを発生する層から２０ｎｍ以下の領域であれば十分な歪みを発生させることができることがわかる。一方で、本実施形態に係る半導体装置においては、ゲート長をＬとした時、半導体層５ａの第２の方向の長さは、L/2以下であることが好ましい。従って、本実施形態に係る半導体装置の好ましい形態において、第１の絶縁膜２ａの第２の方向の長さもほぼL/2以下である。ここで、ゲート長Ｌが、３０ｎｍ以下の範囲にあるとすると、第１の絶縁膜２ａの第２の方向の長さは、１５ｎｍ以下である。したがって、この場合、第１の絶縁膜は、第１の歪み誘起層３から第２の方向に２０ｎｍ以下の領域にあり、第１の歪み誘起層から第１の絶縁膜の第２の方向に十分な歪みを伝えることができる。従って、半導体層５ａの全体に対して第２の方向に歪みを十分伝えることができることがわかる。
【００３８】
本発明にかかる半導体装置によれば、第１の歪み誘起層３を、チャネル領域４の設けられる層より下の層に形成し、チャネル領域４に対して、歪みをチャネル領域４の設けられる層より下の層から与えることができる。
【００３９】
また、本発明にかかる半導体装置によれば、第１の歪み誘起層３をチャネル領域４の設けられる層より下の層に形成するため、チャネル領域４から上の層については、従来構造と同じ構造により形成することができる。従って、従来のゲート電極７上、ゲート電極７両側に形成された側壁絶縁膜8上、ソース領域９上及びドレイン領域１０上にシリコン窒化膜を形成する手法（ストレスライナー）及びソース領域９、ドレイン領域１０にシリコンゲルマニウム又はシリコンカーボンを埋め込む手法と組み合わせて歪みを与えることができる。その結果、チャネル領域４に与えるトータルとしての歪み量を増大させることできる。その結果、動作速度の向上を達成することができる。また、チャネル領域４上部及び側部と同時に下部から歪みを与えることにより、チャネル領域４の第３の方向に関する歪みの分布を均一化できる。
【００４０】
また、本実施形態にかかる半導体装置によれば、チャネル領域４の第２の方向の距離が短いことを生かして、チャネル領域４に歪みを第２の方向から与えることができる。歪みを第２の方向から与えることにより、チャネル領域４の第１の方向に均一に歪みを与えることができる。
【００４１】
次に、本実施形態の半導体装置の製造プロセスを説明する。図６（ａ）乃至図６（ｄ）及び図７（ｅ）乃至図７（ｇ）は、本実施形態の半導体装置の製造プロセスを示す工程断面図である。以下では、ｎ型トランジスタの場合について説明し、歪み誘起層３として、シリコンゲルマニウムを用いる場合について説明する。
【００４２】
まず、図６（ａ）に示されるように、シリコン基板1上の全面に、第１の絶縁膜２ａ、第２の絶縁膜２ｂとなるシリコン酸化膜２´を形成し、シリコン酸化膜２´上の全面に、チャネル領域４を含む半導体層５ａ及び半導体層５ｂとなるシリコン膜（第4の半導体層）５´を形成し、シリコン膜５´上の全面に、ハードマスク絶縁膜12を形成する。次に、図６（ｂ）に示されるように、ハードマスク絶縁膜12をパターニングし、パターニングされたハードマスク絶縁膜１２をマスクとして、シリコン膜５´とシリコン酸化膜２´をエッチングすることにより、第１の歪み誘起層３の形成予定領域の下の半導体基板１を露出させる。第１の歪み誘起層３の形成予定領域は、図６（ｃ）に示されるように、第２の方向に、シリコン酸化膜２´、シリコン膜５´、ハードマスク絶縁膜１２の積層構造を挟んで、互いに離間して形成される。また、第１の歪み誘起層３の形成予定領域は、第１の方向には、半導体基板の一部の領域上に形成される。ここで、第２の方向に複数形成された積層構造のシリコン酸化膜２´は第１の絶縁膜２ａを形成し、シリコン膜５´は半導体層５ａを形成する。
【００４３】
次に、図６（ｄ）に示されるように、シリコン基板１上であって、前記第１の歪み誘起層３の形成予定領域に、例えば、シリコンゲルマニウム膜３´をエピタキシャル成長により形成する。次に、図７（ｅ）に示されるように、前記シリコンゲルマニウム膜３´をエッチングすることにより、前記シリコンゲルマニウム膜３´の高さを前記第１の絶縁膜２ａ上面の高さ以下にする。前記エッチングされたシリコンゲルマニウム膜３´は、第１の歪み誘起層3を形成する。次に、ハードマスク絶縁膜12をエッチングにより除去する。
【００４４】
次に、図７（ｆ）に示されるように、半導体層５ａの上面及び第２の方向の両側面に、例えば、シリコン酸化膜によりゲート絶縁膜６を形成する。このゲート絶縁膜６を介して、半導体層５ａの上部と第２の方向の両側部に例えば、ポリシリコンによりゲート電極7を一体的に形成する。次に、図７（ｇ）に示されるように、このゲート電極７とゲート絶縁膜６を第１の方向にパターニングすることにより、第１の方向にソース領域９及びドレイン領域１０の形成予定領域のシリコン膜５´を露出させる。次に、このゲート絶縁膜６とゲート電極７の積層構造の第１の方向の両側面に側壁絶縁膜8を形成する。次に、ゲート電極7と側壁絶縁膜8をマスクとして、シリコン膜５´に、例えば、リンを注入することにより、ｎ型のソース領域9とドレイン領域10を形成する。これらの製造工程により、第１の実施形態に係る半導体装置が形成される。
【００４５】
本実施形態においては、ｎ型トランジスタであって、第１の歪み誘起層３がシリコンゲルマニウムである場合についての製造プロセスについて説明した。ｎ型トランジスタの場合は、第１の歪み誘起層３を他の物質により形成する場合、第１の歪み誘起層３を形成するプロセスだけが異なる場合がある。即ち、第１の歪み誘起層３として、伸長性シリコン窒化膜、又は伸長性シリコン酸化膜を用いる場合、第１の歪み誘起層３は、ＣＶＤやスパッタリング等の膜堆積により形成される。一方で、第１の歪み誘起層３として、砒素あるいはリンなどの不純物を注入してから熱処理を行ったシリコンカーボンを用いる場合、シリコンゲルマニウムを用いる場合と同様に、第１の歪み誘起層３は、エピタキシャル成長により形成される。一方、ｐ型トランジスタの場合、ソース領域９、ドレイン領域１０がｐ型不純物により形成される。また、第１の歪み誘起層３として、シリコンカーボンが用いられる場合、シリコンカーボンはエピタキシャル成長により形成される。第１の歪み誘起層３として、圧縮性のシリコン窒化膜、圧縮性のシリコン酸化膜を用いた場合、第１の歪み誘起層３は、上述したように堆積により形成される。
【００４６】
（第２の実施形態）
図８は、本発明の第２の実施形態にかかる半導体装置の上面図を示す図である。また、図９は、本発明の第２の実施形態に係る半導体装置の断面図であって、図８中のＣ-Ｃ面（第２の方向）の断面図を示す。また、図１０は、本発明の第２の実施形態に係る半導体装置の断面図であって、図８中のＤ-Ｄ面（第１の方向）の断面図を示す。以下では、本発明の第２の実施形態にかかる半導体装置について、図８乃至図１０を参照して説明する。
【００４７】
図９に示されるように、本実施形態にかかる半導体装置は、SOI基板の代わりにバルクシリコン基板を用いている点が第１の実施形態と異なる。また、本実施形態にかかる半導体装置は、チャネル領域４とシリコン基板１間の電気的絶縁のために、チャネル領域４を含む半導体層５ａ下に、ソース領域９及びドレイン領域１０と異なる導電型である高濃度の不純物を注入した第２導電型の半導体層（第2導電型の半導体領域）１３を設けている点が、チャネル領域４を含む半導体層５ａ下に、第１の絶縁膜２ａを設けている第１の実施形態と異なる。
【００４８】
この第２の実施形態に係わる半導体装置は、バルク―ＦＩＮFETであり、図８、図９に示されるように、半導体基板１、例えば、シリコン基板1上に、第２の方向に互いに離間して、複数のストライプ状の第１の歪み誘起層２３が互いに平行に形成される。ここで、第１の歪み誘起層２３は、図８に示されるように、第１の方向に延びて、半導体基板の第１の方向の一部の領域上に形成される。本実施形態では、半導体基板１上には、第２の方向から第１の歪み誘起層２３に挟まれるように第２の半導体層１４が形成される。図１０に示されるように、第２の半導体層１４は、第１の方向に延びて、半導体基板１の第１の方向の一部の領域上に形成される。また、第２の半導体層１４は、第３の半導体層１５（第1の領域）と第３の半導体層１５上の第２導電型の半導体層１３（第2の領域）との積層構造である。ここで、第２導電型の半導体層１３は、ソース領域９及びドレイン領域１０と異なる導電型である第２導電型の不純物を半導体基板１に高濃度イオン注入した半導体層である。
【００４９】
第２の半導体層１４上には、チャネル領域４を含む半導体層５ａが形成される。半導体層５ａは、例えば、シリコンにより形成される。ここで、半導体層５ａは、第２の半導体層１４上であって、第１の方向に延びている。即ち、図９に示されるように、複数のストライプ状の半導体層５ａはそれぞれ第１の歪み誘起層２３の間の半導体基板１上に互いに平行に設けられている。複数の半導体層５ａの両端部に共通に接してそれぞれソース領域９及びドレイン領域１０が半導体基板１上に設けられており、ソース領域９及びドレイン領域１０それぞれの一部は半導体層５ａの中まで延長して設けられている。第１導電型のソース領域９とドレイン領域１０間に第２導電型のチャネル領域４が挟まれている。また、チャネル領域を含む半導体層５ａの上面及び第２の方向の両側面には、ゲート絶縁膜６が形成される。そして、ゲート絶縁膜６を介して半導体層５ａ上及び半導体層５ａの第２の方向の両側面には、ゲート電極７が形成される。そして、ゲート絶縁膜６及びゲート電極７の第１の方向の両側部には側壁絶縁膜８が形成される。
【００５０】
本実施形態においては、半導体基板１、第２の半導体層１４、チャネル領域を含む半導体層５ａ、ソース領域９及びドレイン領域１０は全体として一体的に形成される。しかしながら、一体として形成されなくても良い。
【００５１】
本実施形態においては、複数の半導体層５ａの両側のソース領域９及びドレイン領域１０は省略可能であり、この場合には半導体層５ａにチャネル領域４並びにこれを挟むソース領域９及びドレイン領域１０が形成される。即ち、この場合、ソース領域９及びドレイン領域１０は、複数のチャネル領域４を跨って形成されない。ここで、第２導電型の半導体層１３の不純物の濃度は、1×1018 cm-3以上1×1020 cm-3以下であることが好ましい。空乏層の広がりを抑えつつ、過大な接合リーク電流を流さないようにするためである。
【００５２】
第１の歪み誘起層２３は、第1の実施形態の第1の歪み誘起層３の材料と同様の材料を用いることができる。ここで、第1の歪み誘起層２３としては、ソース領域９とドレイン領域１０間のリークをより確実に防ぐために、絶縁体を用いる方がより好ましい。
【００５３】
ｐ型トランジスタの場合であって、第1の歪み誘起層２３が、結晶性の材料、例えば、半導体材料である場合、半導体基板１の材料より格子定数が小さい材料を用いる。半導体基板１の材料がシリコンである場合、第１の歪み誘起層２３は、シリコンより格子定数が小さい材料、例えば、シリコンカーボンを用いる。また、ｐ型トランジスタの場合であって、第１の歪み誘起層２３が絶縁体である場合、圧縮性の絶縁体を用いる。半導体基板１がシリコン基板である場合、第1の歪み誘起層は、圧縮性のシリコン窒化膜、又は、圧縮性のシリコン酸化膜を用いる。本実施形態において、ｐ型トランジスタにおいて、上記材料を用いた場合、第２の半導体層１４に、第２の方向に伸びようとする力が働くため（図９において、１０２Ａで示す。）、第２の半導体層１４の第１の方向に圧縮歪みが生じる（図９において、１０２Ｂで示す。）。第２の半導体層１４の第１の方向に生じた圧縮歪みはその上に形成されている半導体層５ａに伝わり、半導体層５ａのチャネル領域４には第１の方向に圧縮歪みが生じることとなる。
【００５４】
ｎ型トランジスタの場合であって、第１の歪み誘起層２３が、結晶性の材料、例えば、半導体材料である場合、半導体基板１の材料の格子定数より大きい材料を用いる。半導体基板１の材料がシリコンである場合、第１の歪み誘起層２３は、シリコンより格子定数が大きい材料、例えば、シリコンゲルマニウムを用いる。また、砒素あるいはリンなどの不純物を注入してから熱処理を行ったシリコンカーボンを用いることも可能である。また、ｎ型トランジスタの場合であって、第１の歪み誘起層２３が絶縁体である場合、伸長性の絶縁体を用いる。半導体基板１がシリコン基板１であれば、第1の歪み誘起層２３は、伸長性のシリコン窒化膜、又は、伸長性のシリコン酸化膜を用いる。本実施形態において、ｎ型トランジスタにおいて、上記材料を用いた場合、第２の半導体層１４に、第２の方向に縮もうとする力が働くため、第２の半導体層１４の第１の方向に引っ張り歪みが生じる。第２の半導体層１４の第１の方向に生じた引っ張り歪みはその上に形成されている半導体層５ａに伝わり、半導体層５ａのチャネル領域４には第１の方向に引っ張り歪みが生じることとなる。
【００５５】
次に、本実施形態の半導体装置の製造プロセスを説明する。図１１（ａ）乃至図１１（ｃ）及び図１２（ｄ）乃至図１２（ｆ）は、本実施形態の半導体装置の製造プロセスを示す工程断面図である。以下では、ｎ型トランジスタの場合について説明し、第１の歪み誘起層２３として、伸長性シリコン窒化膜を用いる場合について説明する。
【００５６】
まず、図１１（ａ）に示されるように、第２のシリコン基板１´上全面に、ハードマスク絶縁膜12を形成する。次に、図１１（ｂ）に示されるように、ハードマスク絶縁膜12をパターニングし、パターニングされたハードマスク絶縁膜１２をマスクとして、第２のシリコン基板１´をエッチングすることにより、第１の歪み誘起層２３の形成予定領域下の半導体基板１に溝１ａを形成する。溝１ａは，第１の方向には、半導体基板１の第１の方向の一部の領域上に形成され、第２の方向に互いに離間して形成される。第２の方向から溝１ａに挟まれるように、シリコン層５´´、ハードマスク絶縁膜１２の積層構造が形成される。また、シリコン層５´´、ハードマスク絶縁膜１２の積層構造は、溝１ａを第１の方向から挟むように形成される。
【００５７】
次に、図１１（ｃ）に示されるように、第１の歪み誘起層２３の形成予定領域、即ち、溝１ａ内にＣＶＤやスパッタリング等の膜堆積により第１の歪み誘起層２３となる伸長性シリコン窒化膜３´´を形成する。次に、伸長性シリコン窒化膜３´´をエッチングすることにより、溝１ａ内であって、半導体層５ａの上面以下の高さの第１の歪み誘起層２３を形成する。次に、図1２（ｄ）に示されるように、ハードマスク絶縁膜１２とシリコン層５´´をマスクとして、ｐ型の不純物を第１の歪み誘起層２３内にイオン注入し（図１２（ｄ）で１０３Aと示す。）、このｐ型の不純物を第１の歪み誘起層２３からシリコン層５´´に拡散させる（図１２（ｄ）で１０３Bと示す。）ことによりシリコン層５´´の下部領域に第２導電型の半導体層１３を形成する。ここで、第２導電型の半導体層１３上のシリコン層５´´は、チャネル領域４を含む半導体層５ａとなる。また、第２導電型の半導体層１３下のシリコン層５´´は、第３の半導体層１５となる。そして、第３の半導体層１５と第３の半導体層１５上の第２導電型の半導体層１３との積層構造が、第２の半導体層１４となる。
【００５８】
次に、図１２（ｅ）に示されるように、ハードマスク絶縁膜12をエッチングにより除去する。次に、チャネル領域４を含む半導体層５ａの上面及び第２の方向の両側面に、例えば、シリコン酸化膜によりゲート絶縁膜６を形成する。このゲート絶縁膜６を介して、半導体層５ａの上部と第２の方向両側部にゲート電極7を一体的に形成する。次に、図１２（ｆ）に示されるように、このゲート電極７とゲート絶縁膜６を第1の方向にパターニングすることにより、第1の方向にソース９領域及びドレイン領域１０の形成予定領域のシリコン層５´´を露出させる。次に、このゲート絶縁膜とゲート電極の積層構造のゲート長方向の両側面に側壁絶縁膜8を形成する。
【００５９】
次に、ゲート電極7と側壁絶縁膜8をマスクとして、シリコン層５´´にn型の不純物を注入し、第１導電型のソース領域9とドレイン領域10を形成する。これらの製造工程により、本発明の実施形態２に係る半導体装置が形成される。
【００６０】
本実施形態にかかる半導体装置によれば、第１の実施形態にかかる半導体装置と同様の効果を達成することができる。
【００６１】
（第２の実施形態の変形例１）
次に、本発明の第２の実施形態の変形例１にかかる半導体装置について説明する。図１３は、本発明の第２の実施形態の変形例１に係る半導体装置の断面図であって、図８中のＤ-Ｄ面（第１の方向）の断面図を示す。
【００６２】
本発明の第２の実施形態の変形例１に係る半導体装置は、第２の実施形態の第２導電型の半導体層１３とは異なり、第２導電型の半導体層（第2導電型の半導体領域）３３が半導体層５ａの下のみならずソース領域９及びドレイン領域１０の下にも一体的に設けられている。又、第２導電型の半導体層３３は第１の歪み誘起層２３を第１の方向から挟んでいる。それ以外の構成は、第２の実施形態に係る半導体装置と同様である。
【００６３】
次に、本発明の第２の実施形態の変形例１にかかる半導体装置の製造プロセスを説明する。図１４（ａ）、図１４（ｂ）及び図１５（ｃ）乃至図１５（ｅ）は、本変形例の半導体装置の製造プロセスを示す工程断面図である。
【００６４】
まず、図1４（ａ）に示されるように、シリコン基板に第２導電型であるｐ型の不純物を注入し（図１４（ａ）で１０４と示す。）、半導体基板１、第２導電型の半導体層３３´、チャネル領域４を含む半導体層５ａとなる第２のシリコン層５´´´の積層構造を形成する。次に、第２のシリコン層５´´´上の全面に、ハードマスク絶縁膜12を形成する。次に、図１４（ｂ）に示されるように、ハードマスク絶縁膜12をパターニングし、パターニングされたハードマスク絶縁膜１２をマスクとして、第２のシリコン層５´´´および第２導電型の半導体層３３´をエッチングすることにより、第１の歪み誘起層２３の形成予定領域下の半導体基板１に溝１ａを形成する。溝１ａは、第１の方向に延びて形成され、半導体基板１の第１の方向の一部の領域上に形成されて、第２の方向には、第３の半導体層３５、第２導電型の半導体層３３、第２のシリコン層５´´´及びハードマスク絶縁膜１２の積層構造を挟んで、互いに離間して形成される。ここで、この積層構造の第２のシリコン層５´´´はチャネル領域４を含む半導体層５ａとなる。また、第３の半導体層３５と第２導電型の半導体層３３との積層構造が第２の半導体層３４である。
【００６５】
次に、図１５（ｃ）に示されるように、第１の歪み誘起層２３の形成予定領域、即ち、溝１ａ内にＣＶＤやスパッタリング等により伸長性シリコン窒化膜３´´を堆積する。そして、伸長性シリコン窒化膜３´´を、第２導電型の半導体層３３の上面以下の高さまで、エッチングすることにより、第１の歪み誘起層２３を形成する。
【００６６】
次に、図１５（ｄ）に示されるように、ハードマスク絶縁膜12をエッチングにより除去する。次に、半導体層５ａの上面及び第２の方向の両側面に、例えば、シリコン酸化膜によりゲート絶縁膜６を形成する。このゲート絶縁膜６を介して、半導体層５ａの上部と第２の方向の両側部にゲート電極7を一体的に形成する。次に、図１５（ｅ）に示されるように、このゲート電極７とゲート絶縁膜６を第１の方向にパターニングすることにより、第１の方向にソース領域９及びドレイン領域１０の形成予定領域の半導体層５´´´を露出させる。次に、このゲート絶縁膜６とゲート電極７の積層構造の第１の方向の両側面に側壁絶縁膜8を形成する。
【００６７】
次に、ゲート電極7と側壁絶縁膜8をマスクとして、シリコン層５´´´にn型不純物を注入し、ソース領域9とドレイン領域10を形成する。これらの製造工程により、本変形例に係る半導体装置が形成される。
【００６８】
本変形例にかかる半導体装置によれば、第１の実施形態にかかる半導体装置と同様の効果を達成することができる。
【００６９】
（第２の実施形態の変形例２）
次に、本発明の第２の実施形態の変形例２にかかる半導体装置について説明する。図１６は、本発明の第２の実施形態の変形例２に係る半導体装置の断面図であって、図８中のＣ-Ｃ面（第２の方向）の断面図を示す。
【００７０】
本実施形態の第２の変形例に係る半導体装置は、第３の半導体層（第1の領域）４５と第２導電型の半導体層（第2の領域）（第2導電型の半導体領域）４３の積層構造である第２の半導体層４４が、第２の方向から第１の歪み誘起層２３ａと絶縁層２３ｂとの積層構造によって挟まれており、第３の半導体層４５が第２の方向から第１の歪み誘起層２３ａによって挟まれ、第２導電型の半導体層４３が第２の方向から絶縁膜２３ｂによって挟まれている点が第２の実施形態と異なる。
【００７１】
ここで、第1の歪み誘起層２３aとして、結晶性の材料を用いる場合を説明する。結晶性の材料としては、第１の実施形態と同様の材料を用いる。例えば、半導体基板１がシリコン基板であり、第１導電型のソース領域９及びドレイン領域１０がｐ型である場合、第1の歪み誘起層２３aとしては、例えば、シリコンカーボンを用いることができる。この場合、第３の半導体層４５に、第２の方向に伸びようとする力が働くため（図１６において、１０２Ａで示す。）、第３の半導体層４５の第１の方向に圧縮歪みが生じる（図１６において、１０２Ｂで示す。）。第３の半導体層４５の第１の方向に生じた圧縮歪みはその上に形成されている第２導電型の半導体層４３を介して半導体層５ａに伝わり、半導体層５ａのチャネル領域４には第１の方向に圧縮歪みが生じることとなる。又、第１導電型のソース領域９及びドレイン領域１０がｎ型である場合、結晶性材料としては、例えば、シリコンゲルマニウム、又は砒素あるいはリンなどの不純物を注入してから熱処理を行ったシリコンカーボンを用いることができる。この場合、第３の半導体層４５に、第２の方向に縮もうにとする力が働くため、第３の半導体層４５の第１の方向に引っ張り歪みが生じる。第３の半導体層４５の第１の方向に生じた引っ張り歪みはその上に形成されている第２導電型の半導体層４３を介して半導体層５ａに伝わり、半導体層５ａのチャネル領域４には第１の方向に引っ張り歪みが生じることとなる。
【００７２】
本変形例においては、第1の歪み誘起層２３a上に絶縁膜２３bを設ける構造をとることにより、ソース領域９、ドレイン領域１０間のリーク電流を効果的に防ぐことができる。
【００７３】
本変形例においては、第１の歪み誘起層２３ａとして、結晶性の材料を用いた場合を示したが、第１の歪み誘起層は、絶縁体であっても良い。この場合、絶縁体としては、第１の実施形態に示したような材料を用いる。
【００７４】
又、絶縁膜２３ｂは、絶縁体から成る歪み誘起層であっても良い。この場合、半導体基板１がシリコン基板であり、第１導電型のソース領域９及びドレイン領域１０がｐ型である場合、この絶縁体から成る歪み誘起層としては、シリコン基板１に対して圧縮性の絶縁体を用いることが好ましい。又、第１導電型のソース領域９及びドレイン領域１０がｎ型である場合、この絶縁体から成る歪み誘起層としては、シリコン基板１に対して伸長性の絶縁体を用いることが好ましい。絶縁膜２３ｂを歪み誘起層とした場合、第１の歪み誘起層２３ａとこの絶縁体から成る歪み誘起層の２つの歪み誘起層のトータルの効果により、半導体層５ａのチャネル領域により大きな歪みを与えることができるからである。
【００７５】
又、第２の実施形態、第２の実施形態の変形例１及び第２の実施形態の変形例２においては、第２の半導体層として、第３の半導体層と第２導電型の半導体層の積層構造である場合を示したが、第２の半導体層は第２導電型の半導体層を含まなくても良い。この場合、第３の半導体層だけで形成されていても良い。
【００７６】
（第３の実施形態）
次に、本発明の第３の実施形態にかかる半導体装置について説明する。図１７は、本実施形態に係る半導体装置の断面図であって、図２中のＡ-Ａ面（第１の方向）の断面図である。尚、図2は、本実施形態に係る半導体装置において、第2の歪み誘起層３０１及び第3の歪み誘起層３０２が設けられていない場合の図に対応する。以下では、ｎ型トランジスタの場合について説明し、第１の歪み誘起層３として、シリコンゲルマニウムを用いて、第２の歪み誘起層３０１として、シリコンカーボンを用いて、第３の歪み誘起層３０２として、圧縮性シリコン窒化膜を用いる場合を説明する。尚、ｐ型トランジスタの場合、第１の歪み誘起層３として、例えば、シリコンカーボンを用いて、第２の歪み誘起層３０１として、例えば、シリコンゲルマニウムを用いて、第３の歪み誘起層３０２として、例えば、伸長性シリコン窒化膜を用いる。
【００７７】
図１７に示されるように、本実施形態にかかる半導体装置は、第１の実施形態に係る半導体装置と比べて、ｎ型のソース領域９及びドレイン領域１０上にシリコンカーボンにより第２の歪み誘起層３０１が形成されている点及びゲート電極７上、側壁絶縁膜８上及び前記第２の歪み誘起層３０１を介してソース領域９及びドレイン領域１０上に、第３の歪み誘起層３０２として圧縮性シリコン窒化膜が形成されている点が第１の実施形態と異なる。
【００７８】
即ち、本実施形態に係る半導体装置は、第１の実施形態の半導体装置の構成に加えて、ソース９領域及びドレイン領域１０上に、例えば、シリコンカーボンにより第２の歪み誘起層３０１が形成される。また、更に、ゲート電極７上、側壁絶縁膜８上及び前記第２の歪み誘起層３０１を介したソース領域９及びドレイン領域１０上に、第３の歪み誘起層３０２として圧縮性シリコン窒化膜が形成される。
【００７９】
本実施形態に係る半導体装置においては、第２の歪み誘起層３０１であるシリコンカーボンの格子定数は、ソース領域９とドレイン領域１０の材料であるシリコンの格子定数に比べて小さいため、ソース領域９及びドレイン領域１０が第1の方向に収縮し、結果としてチャネル領域４が第１の方向に伸長歪みを受ける。また、第３の歪み誘起層３０２が圧縮性シリコン窒化膜である場合、第３の歪み誘起層３０２直下の第２の歪み誘起層３０１が収縮する（実効的な格子間隔が縮小する）ため、チャネル領域４は第１の方向により大きな伸長歪みを受けるようになる。このように、第１の歪み誘起層３だけでなく、第２の歪み誘起層３０１、第3の歪み誘起層３０２を備えると、足し合わせの効果でチャネル領域４中の歪み量は増大する。
【００８０】
以上のように、本実施形態にかかる半導体装置によれば、第１の歪み誘起層３、第２の歪み誘起層３０１、第３の歪み誘起層３０２を形成することにより、３箇所から歪みを与えることにより、トータルとしてのチャネル領域４への歪み量を増大させることができる。その結果、動作速度の向上を達成することができる。
【００８１】
また、本実施形態にかかる半導体装置によれば、第２の歪み誘起層３０１及び第３の歪み誘起層３０２によりチャネル領域４の上部からチャネル領域４に対して歪みを誘起し、第１の歪み誘起層３によりチャネル領域４に対してチャネル領域４の下部から歪みを誘起している。チャネル領域4の上部から歪みを誘起する場合には、チャネル領域4の上部ほど歪み量が大きくなり、逆にチャネル領域4の下部から歪みを誘起する場合には、チャネル領域4の下部ほど歪み量が大きくなる。トータルの歪み量は両者の足し合わせとなるため、チャネル領域4中の歪み量が均一化される。その結果、チャネル領域４の上下方向の歪み量の分布を均一化できる。
【００８２】
なお、本発明は上記した第１〜第３の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々、変形して実施できる。また、上記した実施形態を適宜組み合わせてもよい。
【００８３】
第１乃至第３の実施形態においては、チャネル領域４を含む半導体層５ａの第２の方向の両側面に、ゲート絶縁膜６を介してゲート電極７が形成される場合を示した。しかしながら、チャネル領域４を含む半導体層５ａの第２の方向の両側面にゲート電極７が形成されなくても良い。即ち、ＦＩＮ型チャネルＭＯＳＦＥＴに限られない。この場合、チャネル領域は、半導体層５ａの上面にのみ形成され、半導体層５ａの両側面には形成されない。例えば、半導体層５ａの第２の方向の両側面に、第１の歪み誘起層を形成し、又は絶縁膜を形成することが考えられる。チャネル領域４を含む半導体層５ａの第２の方向の両側面を第１の歪み誘起層により形成することにより、チャネル領域４により大きな歪みを発生することができる。
【００８４】
また、チャネル領域４を含む半導体層５ａの両側面のみにチャネルが形成され、半導体層５ａの上面には形成されなくてもよい。半導体層５ａの両側面にのみチャネル領域４が形成される場合として、半導体層５ａ上に形成されるゲート絶縁膜６の膜厚を厚くすることが考えられる。例えば、半導体層５ａ上にハードマスク絶縁膜１２とゲート絶縁膜６の積層構造を形成することが考えられる。
【００８５】
また、第１乃至第３の実施形態においては、チャネル領域４を含む半導体層５ａが複数の場合を示した。しかしながら、チャネル領域４を含む半導体層５ａは単数であってもよい。
【００８６】
また、第１乃至第３の実施形態においては、半導体基板１として、シリコンを用いた場合を示した。しかしながら、半導体基板１は、シリコン基板である必要はない。例えば、半導体基板１として、ゲルマニウムを用いることができる。
【００８７】
また、第１乃至第３の実施形態においては、ソース領域９及びドレイン領域１０がｎ型の場合について示した。しかしながら、ソース領域９及びドレイン領域１０はｐ型であってもよい。又、ソース領域９及びドレイン領域１０は、金属を含む導電領域であっても良い。例えば、金属を含む導電領域としては、金属、金属シリサイドがある。金属シリサイドとしては、例えば、ニッケルシリサイド、コバルトシリサイドがある。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施形態に係る半導体装置の断面図。
【図２】本発明の第１の実施形態に係る半導体装置の上面図。
【図３】本発明の第１の実施形態にかかる半導体装置の断面図。
【図４】本発明の第１の実施形態にかかる半導体装置のチャネル領域に歪みが発生することを示すための応力分布を計算する際に仮定した構造の断面図。
【図５】図４の構造におけるシリコン基板中の応力分布についての計算結果を示す図。
【図６】本発明の第１の実施形態に係る半導体装置の製造プロセスを示す工程断面図。
【図７】本発明の第１の実施形態に係る半導体装置の製造プロセスを示す工程断面図。
【図８】本発明の第２の実施形態に係る半導体装置の上面図。
【図９】本発明の第２の実施形態に係る半導体装置の断面図。
【図１０】本発明の第２の実施形態に係る半導体装置の断面図。
【図１１】本発明の第２の実施形態に係る半導体装置の製造プロセスを示す工程断面図。
【図１２】本発明の第２の実施形態に係る半導体装置の製造プロセスを示す工程断面図。
【図１３】本発明の第２の実施形態の変形例１に係る半導体装置の断面図。
【図１４】本発明の第２の実施形態の変形例１に係る半導体装置の製造プロセスを示す工程断面図。
【図１５】本発明の第２の実施形態の変形例１に係る半導体装置の製造プロセスを示す工程断面図。
【図１６】本発明の第２の実施形態の変形例２に係る半導体装置の断面図。
【図１７】本発明の第３の実施形態にかかる半導体装置の断面図。
【符号の説明】
【００８９】
１・・・半導体基板
１ａ・・・溝
２ａ・・・第１の絶縁膜
２ｂ・・・第２の絶縁膜
３・・・第１の歪み誘起層
４・・・チャネル領域
５a・・・チャネル領域を含む半導体層（第１の半導体層）
５ｂ・・・半導体層
６・・・ゲート絶縁膜
７・・・ゲート電極
８・・・側壁絶縁膜
９・・・ソース領域
１０・・・ドレイン領域
１２・・・ハードマスク絶縁膜
１３、３３、３３´、４３・・・第２導電型の半導体層（第2導電型の半導体領域）（第2の領域）
１４、３４、４４・・・第２の半導体層
１５、３５、４５・・・第３の半導体層（第1の領域）
２３、２３ａ・・・第１の歪み誘起層
１´・・・第2のシリコン基板
２´・・・シリコン酸化膜
３´・・・シリコンゲルマニウム膜
５´・・・シリコン膜（第4の半導体層）
５´´・・・シリコン層
５´´´・・・第２のシリコン層
２３ｂ・・・絶縁膜
２０２・・・シリコン酸化膜
２０３…歪み誘起層
２０５・・・シリコン基板
３０１・・・第２の歪み誘起層
３０２・・・第３の歪み誘起層
【図１】
2010010473.tif 000003
【図２】
2010010473.tif 000004
【図３】
2010010473.tif 000005
【図４】
2010010473.tif 000006
【図５】
2010010473.tif 000007
【図６】
2010010473.tif 000008
【図７】
2010010473.tif 000009
【図８】
2010010473.tif 000010
【図９】
2010010473.tif 000011
【図１０】
2010010473.tif 000012
【図１１】
2010010473.tif 000013
【図１２】
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【図１３】
2010010473.tif 000015
【図１４】
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【図１５】
2010010473.tif 000017
【図１６】
2010010473.tif 000018
【図１７】
2010010473.tif 000019