(57)【要約】【課題】マルチポート・インタフェースユニット内にＡＰＳ処理用ＣＰＵを搭載した伝送装置において、障害発生時に分散した他のＣＰＵでＡＰＳ処理を分担処理して多ポートの切替処理能力の向上を図った伝送装置およびＣＰＵの負荷分散方法を提供する。【解決手段】複数ポートを持つ複数インタフェースユニットを実装する伝送装置において、前記各インタフェースユニット内に自インタフェースユニットと他ノード装置との間で予備回線切替プロトコル処理を行なうＣＰＵと、前記各インタフェースユニット内に前記ＣＰＵと任意の前記インタフェースユニットとの間の接続、前記ＣＰＵと前記複数ポートとの間の接続、及び前記複数ポートと任意の前記インタフェースユニットとの間の接続との切替を行なうプロトコル方路切替部とを有する。【選択図】図２
2010045696.tif 000002
【特許請求の範囲】
【請求項１】
複数ポートを持つ複数インタフェースユニットを実装する伝送装置において、
前記各インタフェースユニット内に、自インタフェースユニットと他ノード装置との間で予備回線切替プロトコル処理を行なうＣＰＵと、
前記各インタフェースユニット内に、前記ＣＰＵと任意の前記インタフェースユニットとの間の接続と、前記ＣＰＵと前記複数ポートとの間の接続と、前記複数ポートと任意の前記インタフェースユニットとの間の接続とを行なうプロトコル方路切替部と、
を有することを特徴とする予備回線切替プロトコル処理ＣＰＵの負荷分散構成を持つ伝送装置。
【請求項２】
請求項１記載の予備回線切替プロトコル処理ＣＰＵの負荷分散構成を持つ伝送装置において、
前記プロトコル方路切替部は、１以上の任意の方路を選択することを特徴とする予備回線切替プロトコル処理ＣＰＵの負荷分散構成を持つ伝送装置。
【請求項３】
予備回線切替プロトコル処理ＣＰＵの負荷分散制御方法であって、
複数ポートを持つインタフェースユニットが隣接インタフェースユニット抜けを検出するステップと、
自インタフェースユニットに設けられたプロトコル方路切替部は、前記複数ポートの一部を自予備回線切替プロトコル処理ＣＰＵと接続し、前記複数ポートの残り部を他インタフェースユニットと接続するステップと、
前記自予備回線切替プロトコル処理ＣＰＵと前記他インタフェースユニットの予備回線切替プロトコル処理ＣＰＵは、前記ポートそれぞれの接続先ネットワークエレメントとプロトコルのやり取りを行なうステップと、
前記やり取りの結果をそれぞれの主信号クロスコネクト部へ指示するステップと、
を含むことを特徴とするＣＰＵ負荷分散制御方法。
【請求項４】
請求項３記載の予備回線切替プロトコル処理ＣＰＵの負荷分散制御方法であって、
１つの前記予備回線切替プロトコル処理ＣＰＵで前記複数のインタフェースユニットの予備回線切替プロトコル処理を担当させることを特徴とするＣＰＵ負荷分散制御方法。
【請求項５】
請求項３記載の予備回線切替プロトコル処理ＣＰＵの負荷分散制御方法であって、
現用回線と予備回線のペアを構成する保護グループを、装置内のどのポート間でも設定することを特徴とするＣＰＵ負荷分散制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、予備回線切替プロトコル処理ＣＰＵの負荷分散構成を持つ伝送装置およびＣＰＵ負荷分散制御方法に関し、特に、複数のインタフェースポートを持つインタフェースユニットを実装する伝送装置で、（１＋１）冗長構成もしくはＢＬＳＲ（Bi-directional
Line Switched Ring）構成での障害発生時にＡＰＳ（Auto Protection Switching）プロトコル処理を行なうＣＰＵの負荷分散方法として用いると好適である。
【背景技術】
【０００２】
図１２は、（１＋１）冗長構成における予備回線切替動作の説明図である。同図において、（ａ）通常運用状態では、伝送装置（伝送ノード）１ａと伝送装置（伝送ノード）１ｂ間に現用回線と予備回線の２本の伝送路を設置する。各伝送装置（伝送ノード）には分岐回路（ＤＩＳ）２ａ，２ｂと切替回路（ＳＥＬ）３ａ，３ｂを有する。現用／予備の切替は、１スパン間（＝ノード間）で閉じ、他スパンには影響を与えないが、構成上からノード本体の障害には対応できない。
（ｂ）通信障害発生では、現用回線にて障害発生を検出すると、どのようにして予備回線に切替えるかについてはいくつかの方法が存在するため、双方向切替構成では送信端装置と受信端装置が同期して現用回線か予備回線どちらかを使用するのか決定しなければならない。このため、両端局装置間で会話をする必要がある。この会話に使用するのがＡＰＳ（Auto Protection Switching）プロトコルである。
【０００３】
このＡＰＳプロトコルにより現用回線に接続された各伝送装置（伝送ノード）１ａ,１ｂの切替回路（ＳＥＬ）３ａ，３ｂが受信側にて動作されて予備回線に切り替わる。
（ｃ）通信障害復旧では、障害の発生した現用回線が正常に復旧するが、障害時に上り／下り回線ともに予備回線に切替えた状態を維持する。
【０００４】
図１３は、リング構成におけるリング切替動作の説明図である。この構成は２Ｆ−ＢＬＳＲ（2 Fiber Bi-directional Line Switched Ring）と称する光同期伝送ネット（ＳＯＮＥＴ：Synchronous Optical Network）リングのプロテクション（障害時の回線迂回）機能の一つであり、上り１本、下り１本の合計２本のファイバで各ノード間（以降スパンと称する）を接続した構成で、各ファイバ中の帯域の半分をワーク信号用に、残り半分をプロテクション用として確保しておく。
（ａ）通常運用状態は、ノード４からノード２への最適な経路としてノード３を経由する経路を選択して通信路が接続されている状態図である。
（ｂ）通信障害発生は、ノード３とノード４間のスパンで障害が発生した場合を示す。障害を検出した両端のノード（４ｃ、４ｄ）ではワーク信号をプロテクション帯域にループバックし、その他ノード（４ａ、４ｂ）ではプロテクション帯域の信号をスルーすることにより障害スパンを回避し、信号を復旧させる。スイッチ（Ｓｗｉｔｃｈ）６は、ノード３（４ｃ）内のワーク信号をプロテクション帯域にループバックする機能を実行し、ブリッジ（Ｂｒｉｄｇｅ）５は、ノード４（４ｄ）内で迂回路を設定するためのブリッジ回路を形成する。
【０００５】
この２Ｆ−ＢＬＳＲ（2 Fiber Bi-directional Line Switched Ring）でも、障害発生時には、障害検出ノードと障害発生スパンを挟んだ対向ノードとが同期してループバックを実施しなければならないためと、その他ノードでプロテクション帯域をスルー状態に設定する必要があるので、障害検出時にＡＰＳ（Auto Protection Switching）プロトコルを使用して切替ノード間で通信を行なう必要がある。
【０００６】
このように、伝送装置における多くのプロテクショングループのＡＰＳプロトコル処理を、低能力のＣＰＵを用いて、いかにして要求切替時間内に実行できるかが要求される。
【０００７】
図１４は、本発明が対象とするハブ機構を持った伝送装置の構成図である。ハブ機構を持った伝送装置７は、ＬＡＮの伝送路上に配置し、スター状に対向装置５ａ〜５ｈを接続する中継装置であり、ノード４でもある。
【０００８】
このように、ハブ機構を持った伝送装置７は、装置収容インタフェーススロット数を多くするため、ＡＰＳ処理専用のユニットを持たずに、ＡＰＳ処理用ＣＰＵを各インタフェースユニット上に持ち、検出した切替トリガおよび受信ＡＰＳを検出したインタフェースカード上のＣＰＵで処理をする構成である。
【０００９】
図１５は、図１４の構成において本発明適用前のＡＰＳ処理を示す図である。同図において、（ａ）通常時において、ユニットＡとユニットＢに実装されているＣＰＵ−ＡとＣＰＵ−Ｂは、ＡＰＳ処理用ＣＰＵであり、１ＣＰＵの能力が４保護グループ（ポート＃１〜ポート＃４）分の処理能力を持つ場合を示している。
【００１０】
ユニットＣとユニットＤに実装されているＣＰＵ−ＣとＣＰＵ−Ｄも、ＡＰＳ処理用ＣＰＵであり、１ＣＰＵの能力が４保護グループ（ポート＃１〜ポート＃４）分の処理能力を持っている。
【００１１】
（ｂ）ユニット障害時において、この例では、ユニットＤがユニット抜けなどのユニット障害が生じた場合を想定している。
【００１２】
各インタフェースユニット８ａ〜８ｄは、同一装置内に実装され、各インタフェースユニット８ａ〜８ｄに載せるＣＰＵ−Ａ〜ＣＰＵ−Ｄは、最大４ポートのＡＰＳプロトコルを処理する能力を持ったＣＰＵを使用した場合を示している。
【００１３】
インタフェースユニットＡとインタフェースユニットＢ上のそれぞれポート＃１〜ポート＃８までそれぞれ独立した保護グループを構成しており、それぞれ各ポートは別の伝送装置へと接続されており、個々に保護構成をなしている。
【００１４】
また、同様にインタフェースユニットＣ及びインタフェースユニットＤのポート＃１〜ポート＃８までそれぞれ独立した保護グループを構成しており、個々にプロテクション構成をなしている。
【００１５】
本発明適用前を示す図１５では、各インタフェースユニット８ａ〜８ｄに搭載されたＡＰＳ処理ＣＰＵ−Ａ〜ＣＰＵ−Ｄが、インタフェースユニットのポートに関わる保護動作をしているが、各ＡＰＳ処理ＣＰＵ−Ａ〜ＣＰＵ−Ｄの性能はポート４本分の処理能力しかないため、保護構成を取れるのはインタフェースユニット当たり４ペアまでとの制限があった。
【００１６】
ＣＰＵ分散処理の従来技術としては、分散制御システムで故障したＣＰＵあるいは負荷オーバとなったＣＰＵの負荷を複数の他のＣＰＵで自律的に代替する発明が知られている（例えば、特許文献１）。
【００１７】
また、複数のＣＰＵで分担処理しているシステムで互いの負荷を通知し、負荷の低いＣＰＵが負荷の高いＣＰＵから処理を引き受けるようにした発明が知られている(例えば、特許文献２)。
【特許文献１】特開平０６−２５０８６９号公報
【特許文献２】特開平０４−１１１０４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、従来技術（特許文献１及び特許文献２）は、いずれも一般的な分散ＣＰＵ処理の発明であって、分散ＣＰＵによるＡＰＳ処理能力の向上を図るようにした内容のものではない。
【００１９】
一方、本発明が対象とする伝送装置では、１装置内で収容するポート数を上げるべく複数のポートを１ユニットに収容したマルチポート・インタフェースユニットを採用する装置が多くなってきており、同じく、ＡＰＳ処理を行なうためのＡＰＳ処理専用のユニットを設けるよりもインタフェースユニット内にＡＰＳ処理用ＣＰＵを載せ、ＡＰＳ処理専用ユニットが実装されるスロットをインタフェースユニットに割り当て、装置内に実装するインタフェースユニット数を増大させる装置構成も増えてきている。
【００２０】
しかしながら、ＡＰＳ処理部をインタフェースユニット内に内蔵させる構成では、インタフェースユニット内の実装面積や熱的観点からＡＰＳ処理用としてあまり高性能なＣＰＵを載せられず、収容ユニットの全ポートの同時切替を要求時間内に行なうことが難しくなってきている。
【００２１】
本発明は、同一機能を実行するＣＰＵをシステム内で分散し、処理負荷が上昇し、分担されたＣＰＵで処理しきれない場合は、互いに情報をやり取りしている分散した他のＣＰＵで分担処理して処理能力の向上を図る伝送装置の負荷分散方法を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記課題を解決するための第１の発明は、複数ポートを持つ複数インタフェースユニットを実装する伝送装置において、前記各インタフェースユニット内に、自インタフェースユニットと他ノード装置との間で予備回線切替プロトコル処理を行なうＣＰＵと、前記各インタフェースユニット内に、前記ＣＰＵと任意の前記インタフェースユニットとの間の接続と、前記ＣＰＵと前記複数ポートとの間の接続と、前記複数ポートと任意の前記インタフェースユニットとの間の接続とを行なうプロトコル方路切替部とを有している。
【００２３】
この第１の発明によれば、切替処理輻輳時に他ＣＰＵにＡＰＳ処理を依頼し、他ＡＰＳ処理にて受信ＡＰＳを処理することで、装置全体の同時受信ＡＰＳ処理性能を高めることが可能な伝送装置を提供できる。
【００２４】
第２の発明は、第１の発明に記載の予備回線切替プロトコル処理ＣＰＵの負荷分散構成を持つ伝送装置において、前記プロトコル方路切替部は、１以上の任意の方路を選択する。
【００２５】
この第２の発明によれば、１インタフェースユニット内の複数ポートの予備回線切替プロトコル処理はそのインタフェースユニットに載る予備回線切替プロトコル処理ＣＰＵのみでなく、他複数のインタフェースユニット上に載るＡＰＳプロトコル処理ＣＰＵにて処理させることが可能な伝送装置を提供できる。
【００２６】
第３の発明は、予備回線切替プロトコル処理ＣＰＵの負荷分散制御方法であって、複数ポートを持つインタフェースユニットが隣接インタフェースユニット抜けを検出するステップと、自インタフェースユニットに設けられたプロトコル方路切替部は、前記複数ポー
トの一部を自予備回線切替プロトコル処理ＣＰＵと接続し、前記複数ポートの残り部を他インタフェースユニットと接続するステップと、前記自予備回線切替プロトコル処理ＣＰＵと前記他インタフェースユニットの予備回線切替プロトコル処理ＣＰＵは、前記ポートそれぞれの接続先ネットワークエレメントとプロトコルのやり取りを行なうステップと、前記やり取りの結果をそれぞれの主信号クロスコネクト部へ指示するステップとを含んでいる。
【００２７】
この第３の発明によれば、切替処理輻輳時に他ＣＰＵにＡＰＳ処理を依頼し、他ＡＰＳ処理にて受信ＡＰＳを処理することで、装置全体の同時受信ＡＰＳ処理性能を高めることが可能なＡＰＳプロトコル処理ＣＰＵの負荷分散制御方法を提供できる。
【００２８】
第４の発明は、第３の発明に記載の予備回線切替プロトコル処理ＣＰＵの負荷分散制御方法において、１つの予備回線切替プロトコル処理ＣＰＵで複数のインタフェースユニットの予備回線切替プロトコル処理を担当させている。
【００２９】
この第４の発明によれば、より少ないＡＰＳプロトコル処理ＣＰＵで多ポートの切替を処理することが可能な負荷分散制御方法を提供できる。
【００３０】
第５の発明は、第３の発明に記載の予備回線切替プロトコル処理ＣＰＵの負荷分散制御方法において、現用回線と予備回線のペアを構成する保護グループを、装置内のどのポート間でも設定している。
【００３１】
この第５の発明によれば、インタフェースユニットを増設しても設定可能な保護グループ（Protection Group）を作り出すことができる負荷分散制御方法を提供できる。
【発明の効果】
【００３２】
以上、本発明の予備回線切替プロトコル処理ＣＰＵの負荷分散構成を持つ伝送装置およびＣＰＵ負荷分散制御方法によれば、
（１）切替処理輻輳時には、他ＡＰＳ処理ＣＰＵにて受信ＡＰＳを処理することができるので、装置全体の同時受信ＡＰＳ処理能力を高めることが可能となる。
（２）インタフェースカードの増設とともに、ＡＰＳ処理用ＣＰＵを一緒に追加できるため、装置全体のＡＰＳ処理用ＣＰＵの処理能力も増加という状況を作り出すことが可能となる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態について、図を参照しながら説明する。
【００３４】
図１は、本発明第１の一実施形態におけるＡＰＳ処理ＣＰＵの負荷分散構成（定常状態）を示す図である。
【００３５】
同図において、点線で囲った部分と1点鎖線で囲った部分で示すように、１インタフェースユニット当たり最大４保護グループそれぞれを補完することにより別インタフェースユニットでも４保護グループを受け持つようにする。
【００３６】
図１５の場合と同じ１ＣＰＵ当たり４保護グループを処理することができるＣＰＵを使用したケースにおいて、
１．他インタフェースユニットのＣＰＵがＡＰＳ処理を行なうことが可能である。
【００３７】
２．  ＡＰＳ切替時間の要求は、１障害が発生しているときである。
【００３８】
３．  ＡＰＳ処理は瞬間的に負荷が増大するが、通常は低負荷である。
【００３９】
そのため、ＡＰＳ処理ＣＰＵの受け持ち保護グループ数をＣＰＵあたり何保護グループ受け持つという考え方から１インタフェースユニットあたりの何保護グループ受け持ち可能という考え方に変えることができる。
【００４０】
この考え方に基づいて、１インタフェースユニット内の複数ポートのＡＰＳプロトコル処理をそのインタフェースユニット上に載るＡＰＳプロトコル処理ＣＰＵのみではなく、他複数のインタフェースユニット上に載るＡＰＳプロトコル処理ＣＰＵに処理させることにより、各インタフェースユニット上に載せるＡＰＳプロトコル処理ＣＰＵへの要求性能を低くさせることができる。
【００４１】
図２は、図１によるＡＰＳ処理ＣＰＵの負荷分散構成（定常状態）におけるインタフェースユニットＣの機能ブロック図である。本例では、代表的にインタフェースユニットＣの構成を示す。同図において、８１はＡＰＳ処理ＣＰＵ、８２はＡＰＳプロトコル方路切替部、８３は任意の伝送路から任意の伝送路へ接続・分岐させる主信号クロスコネクト部、８４はクロスコネクト部の伝送路を選択制御する伝送路選択制御部、８５，８６はＡＰＳプロトコル方路からの切替トリガを検出し、他のインタフェースユニットＡ，Ｂ，Ｄとの保護グループを組み込むことができる。
【００４２】
図３は、本発明第１の一実施形態におけるＡＰＳ処理ＣＰＵの負荷分散構成（インタフェースユニットＤ抜け検出時）を示す説明図である。
【００４３】
インタフェースユニットＤ抜けによる障害が発生すると、インタフェースユニットＣのポート＃１〜＃４は、インタフェースユニットＢに載ったＣＰＵがＡＰＳ処理を行ない、インタフェースユニットＣのポート＃５〜＃８は、インタフェースユニットＣに載ったＣＰＵがＡＰＳ処理を行なうことができる。
【００４４】
図４は、図３によるＡＰＳ処理ＣＰＵの負荷分散構成（インタフェースユニットＤ抜け検出時）におけるインタフェースユニットＣ，Ｂの動作フローチャートである。
【００４５】
以下に図４に示すインタフェースユニットＣとインタフェースユニットＢ間の負荷分散制御手順について、図３を参照して説明する。
【００４６】
Ｓ１．インタフェースユニットＣは、インタフェースユニットＤの抜けを検出する。
【００４７】
Ｓ２．ＡＰＳ方路切替部は、ポート＃1〜＃4を自ユニットのＡＰＳ処理ＣＰＵと接続し、ポート＃５〜＃８ユニットＢへ接続する。
【００４８】
Ｓ３．自ＣＰＵにて、ポート＃１〜＃４それぞれの接続先ＮＥとＡＰＳプロトコルの遣り取りを実施する。
【００４９】
Ｓ４．ポート＃１〜＃４のＡＰＳプロトコルのやり取りの結果（切替状態）を主信号切替部へ指示する。
【００５０】
Ｓ５．ポート＃１〜＃４の切替が完了する。
【００５１】
Ｓ６．インタフェースユニットＢのＣＰＵにて、ポート＃５〜＃８それぞれの接続先ＮＥとＡＰＳプロトコルのやり取りをインタフェースユニットＣのＡＰＳ方路切替部を介して主信号切替部へ指示する。
【００５２】
Ｓ８．ポート＃５〜＃８の切替が完了する。
【００５３】
図５は、図３によるＡＰＳ処理ＣＰＵの負荷分散構成（インタフェースユニットＤ抜け検出時）におけるインタフェースユニットＣの機能ブロック図である。
【００５４】
同図において、太線で示すように、インタフェースユニットＣのＡＰＳプロトコル方路切替部８２は、自ＡＰＳ処理ＣＰＵ８１からＡＰＳプロトコル＆切替トリガ検出部８６を経由してポート＃１〜＃４への接続ルートを確立する。更に、ＡＰＳプロトコル方路切替部８２は、インタフェースユニットＢからＡＰＳプロトコル＆切替トリガ検出部８６を経由してポート＃５〜＃８への接続ルートを確立する。
【００５５】
図６は、図３によるＡＰＳ処理ＣＰＵの負荷分散構成（インタフェースユニットＤ抜け検出時）におけるインタフェースユニットＢの機能ブロック図である。
【００５６】
同図において、太線で示すように、インタフェースユニットＢのＡＰＳプロトコル方路切替部８２は、自ＡＰＳ処理ＣＰＵ８１からＡＰＳプロトコル＆切替トリガ検出部８５を経由してインタフェースユニットＣへの接続ルートを確立する。
【００５７】
図７は、本発明第２の一実施形態におけるＡＰＳ処理ＣＰＵの負荷分散構成を示す説明図である。本図において処理担当ＣＰＵを決める際の条件は、１ＣＰＵが担当する同一インタフェースユニット内のポート数がＣＰＵの処理能力を超えないことのみである。
【００５８】
前述の図１及び図３では、隣り合ったインタフェースユニット間で保護グループを設定しているが、図７において、設定可能な保護グループペアは、隣り合ったインタフェースユニット間との制限は無く、自由に設定することができる。
【００５９】
この例では、ＣＰＵ−ＡとＣＰＵ−Ｂで処理する保護グループは、保護グループＡ、保護グループＥおよび保護グループＦとし、ＣＰＵ−ＣとＣＰＵ−Ｄで処理する保護グループは、保護グループＢ、保護グループＣおよび保護グループＤとする場合を示す。
【００６０】
図８は、図７によるＡＰＳ処理ＣＰＵの負荷分散構成におけるインタフェースユニットＡの機能ブロック図である。
【００６１】
同図において、太線で示すように、インタフェースユニットＡのＡＰＳプロトコル方路切替部８２は、自ＡＰＳ処理ＣＰＵ８１からＡＰＳプロトコル＆切替トリガ検出部８６を経由して自ポート＃１への接続ルートを確立する。更に、ＡＰＳプロトコル方路切替部８２は、自ＡＰＳ処理ＣＰＵ８１からＡＰＳプロトコル＆切替トリガ検出部８５を経由してインタフェースユニットＢ，Ｃ，Ｄへの接続ルートを確立する。
【００６２】
図９は、図７によるＡＰＳ処理ＣＰＵの負荷分散構成におけるインタフェースユニットＢの機能ブロック図である。
【００６３】
同図において、太線で示すように、インタフェースユニットＢのＡＰＳプロトコル方路切替部８２は、インタフェースユニットＡをＡＰＳプロトコル＆切替トリガ検出部８５，８６を経由して自ポート＃１への接続ルートを確立する。
【００６４】
図１０は、図７によるＡＰＳ処理ＣＰＵの負荷分散構成におけるインタフェースユニットＣの機能ブロック図である。
【００６５】
同図において、太線で示すように、インタフェースユニットＣのＡＰＳプロトコル方路切替部８２は、インタフェースユニットＡをＡＰＳプロトコル＆切替トリガ検出部８５，８６を経由して自ポート＃８への接続ルートを確立する。
【００６６】
図１１は、図７によるＡＰＳ処理ＣＰＵの負荷分散構成におけるインタフェースユニットＤの機能ブロック図である。
【００６７】
同図において、太線で示すように、インタフェースユニットＤのＡＰＳプロトコル方路切替部８２は、インタフェースユニットＡをＡＰＳプロトコル＆切替トリガ検出部８５，８６を経由して自ポート＃８への接続ルートを確立する。
【産業上の利用可能性】
【００６８】
本発明は、ハブ機構を持った伝送装置において、必須機能である予備回線切替プロトコル処理（ＡＰＳプロトコル処理）を行なうＣＰＵで多ポート間切替処理を自在に行なうことができるため、低能力のＣＰＵで構成しても効率の良い装置を構築できる
【図面の簡単な説明】
【００６９】
【図１】本発明第１の一実施形態におけるＡＰＳ処理ＣＰＵの負荷分散構成（定常状態）を示す説明図である。
【図２】図１によるＡＰＳ処理ＣＰＵの負荷分散構成（定常状態）におけるインタフェースユニットＣの機能ブロック図である。
【図３】本発明第１の一実施形態におけるＡＰＳ処理ＣＰＵの負荷分散構成（インタフェースユニットＤ抜け検出時）を示す説明図である。
【図４】図３によるＡＰＳ処理ＣＰＵの負荷分散構成（インタフェースユニットＤ抜け検出時）におけるインタフェースユニットＣ，Ｂの動作フローチャートである。
【図５】図３によるＡＰＳ処理ＣＰＵの負荷分散構成（インタフェースユニットＤ抜け検出時）におけるインタフェースユニットＣの機能ブロック図である。
【図６】図３によるＡＰＳ処理ＣＰＵの負荷分散構成（インタフェースユニットＤ抜け検出時）におけるインタフェースユニットＢの機能ブロック図である。
【図７】本発明第２の一実施形態におけるＡＰＳ処理ＣＰＵの負荷分散構成を示す説明図である。
【図８】図７によるＡＰＳ処理ＣＰＵの負荷分散構成におけるインタフェースユニットＡの機能ブロック図である。
【図９】図７によるＡＰＳ処理ＣＰＵの負荷分散構成におけるインタフェースユニットＢの機能ブロック図である。
【図１０】図７によるＡＰＳ処理ＣＰＵの負荷分散構成におけるインタフェースユニットＣの機能ブロック図である。
【図１１】図７によるＡＰＳ処理ＣＰＵの負荷分散構成におけるインタフェースユニットＤの機能ブロック図である。
【図１２】（１＋１）冗長構成における予備回線切替動作の説明図である。
【図１３】リング構成におけるリング切替動作の説明図である。
【図１４】本発明が対象とするハブ機構を持った伝送装置のブロック図である。
【図１５】図１４の装置構成において本発明適用前のＡＰＳ処理を示す図である。
【符号の説明】
【００７０】
１ａ，１ｂ    伝送装置
２ａ，２ｂ    分岐回路（ＤＩＳ）
３ａ，３ｂ    切替回路（ＳＥＬ）
４ａ，４ｂ，４ｃ，４ｄ    ノード（Ｎｏｄｅ）
５    ブリッジ（Ｂｒｉｄｇｅ）
６    スイッチ（Ｓｗｉｔｃｈ）
７    ハブ機構を備えた伝送装置
８ａ，８ｂ，８ｃ，８ｄ    インタフェースユニットＡ／Ｂ／Ｃ／Ｄ
８１    ＡＰＳ処理ＣＰＵ
８２    ＡＰＳプロトコル方路切替部
８３    主信号クロスコネクト部
８４    伝送路選択制御部
８５，８６    ＡＰＳプロトコル＆切替トリガ検出部
【図１】
2010045696.tif 000003
【図２】
2010045696.tif 000004
【図３】
2010045696.tif 000005
【図４】
2010045696.tif 000006
【図５】
2010045696.tif 000007
【図６】
2010045696.tif 000008
【図７】
2010045696.tif 000009
【図８】
2010045696.tif 000010
【図９】
2010045696.tif 000011
【図１０】
2010045696.tif 000012
【図１１】
2010045696.tif 000013
【図１２】
2010045696.tif 000014
【図１３】
2010045696.tif 000015
【図１４】
2010045696.tif 000016
【図１５】
2010045696.tif 000017