(57)【要約】【課題】貫通電極を備える半導体装置、及びその製造方法が提供される。【解決手段】本発明は、パッド４０８が含まれた基板４０２ｓの一部を除去してビアホール４２０を形成する。前記基板の上に絶縁膜４１０を形成する。前記絶縁膜の一部を除去して前記パッドの一部を露出させる複数の開口を含む開口部４３５ａ，４３５ｂを形成する。前記ビアホールを満たして前記複数の開口のうちの何れか１つを通じて前記パッドと電気的に連結する貫通電極４４０を形成する。前記複数の開口の中の他の１つを通じて前記パッドの一部を開放する。【選択図】図９Ｉ
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【特許請求の範囲】
【請求項１】
パッドを有する基板にビアホールを形成することと、
前記ビアホールを有する前記基板の上に絶縁膜を形成することと、
前記絶縁膜に前記パッドの一部を露出させる複数の開口を形成することと、
少なくとも前記ビアホールを部分的に満たし、前記複数の開口のうちの何れか１つを通じて前記パッドと電気的に連結される貫通電極を形成することと、
前記複数の開口のうちの他の１つを通じて前記パッドの一部を開放することと、
を含む、半導体装置の製造方法。
【請求項２】
前記絶縁膜を形成することは、前記ビアホールを形成した以後に、前記基板の上に前記ビアホールの内壁、及び前記パッドを覆うパッシベーション膜を形成することを含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜を形成することは、
前記ビアホールを形成する以前に、前記基板の上に前記パッドを覆うパッシベーション膜を形成することと、
前記基板の上に前記ビアホールの内壁、及び前記パッシベーション膜を覆うビアホール絶縁膜を形成することと、を含む、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記複数の開口を形成することは、
前記絶縁膜に前記パッドの第１の部分を露出させて前記貫通電極を前記パッドの第１の部分に連結する第１開口を形成することと、
前記絶縁膜に前記パッドの第２の部分を露出させる第２開口を形成することと、を含む、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２開口を通じて露出された前記パッドの第２の部分に探針を接続させて電気的テストを実行することをさらに含む、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２開口を通じて露出された前記パッドの第２の部分に接続端子を接続させることをさらに含む、請求項４に記載の半導体装置の製造方法。
【請求項７】
前記貫通電極を形成することは、
前記基板の上に前記ビアホール、及び前記第１開口を開口させるマスクを形成することと、
前記マスクを利用した電気鍍金で前記ビアホールを満たして前記第１開口を通じて露出された前記パッドの第１の部分と接続される導電性物質を鍍金することと、を含む、請求項４に記載の半導体装置の製造方法。
【請求項８】
前記マスクを利用して前記貫通電極の上にハンダを自己整列的に形成することをさらに含む、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ビアホールを形成することは、
前記パッドが形成されない第１領域と、前記パッドが形成された第２領域とを含む基板を提供することと、
前記基板の第１領域を一部除去することと、を含む、請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記ビアホールを形成することは、
前記パッドが形成されない第１領域と、前記パッドが形成された第２領域とを含む基板を提供することと、
前記パッドの一部、及び前記基板の第２領域の一部を除去することと、を含む、請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
パッドが配置された前面とその反対面である背面とを有する基板を含み、
前記基板は、
前記基板を貫通するビアホールと、
少なくとも前記ビアホールを部分的に満たし、前記前面の上に突出した上端部を有する貫通電極と、
前記貫通電極を前記基板から絶縁させる絶縁膜を含み、前記絶縁膜は、前記絶縁膜を貫通し、前記パッドの一部を前記貫通電極に接続させる第１の開口と、前記パッドの他の一部を露出させる第２の開口と、を含む、半導体装置。
【請求項１２】
前記第１の開口は、前記パッドのうちで前記貫通電極と隣接された第１の部分を露出させ、前記貫通電極の一部が前記第１の開口を通じて延長されて前記パッドの露出された第１の部分と連結され、
前記第２の開口は、前記パッドのうちで前記貫通電極と離隔された第２の部分を露出させ、前記第２開口を通じて外部端子が前記パッドの第２の部分に連結される、請求項１１に記載の半導体装置。
【請求項１３】
前記パッドは、
前記貫通電極と接続される第１の部分を含む貫通電極パッドと、
前記貫通電極パッドから延び、前記外部端子が接続される第２の部分を含むボンディングパッドと、
を含む、請求項１２に記載の半導体装置。
【請求項１４】
前記絶縁膜は、
前記パッドを覆うパッシベーション膜と、
前記パッシベーション膜、及び前記ビアホールの内壁を覆うビアホール絶縁膜と、
を含む、請求項１１〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記絶縁膜は、
前記パッド、及び前記ビアホールの内壁を覆うパッシベーション膜を含む、請求項１１〜１３のいずれか１項に記載の半導体装置。
【請求項１６】
前記貫通電極の上端部に配置されて前記貫通電極と自己整列的なハンダをさらに含む、請求項１１〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
第１貫通電極と前記第１貫通電極と接続され、一部が露出された第１パッドを含む、第１半導体チップと、
前記第１半導体チップの上に積層され、第２貫通電極と前記第２貫通電極と接続され、一部が露出された第２パッドを含む第２半導体チップと、を含み、
前記第１及び第２貫通電極が接続されて前記第１及び第２半導体チップが電気的に連結された、半導体装置。
【請求項１８】
前記第１及び第２パッドを電気的に連結させる接続端子をさらに含む、請求項１７に記載の半導体装置。
【請求項１９】
前記第２半導体チップの上に積層された第３半導体チップをさらに含み、
前記第２及び第３半導体チップは、前記第２パッドに接続された接続端子と前記第２貫通電極のうちの少なくとも何れか１つによって電気的に連結された、請求項１７に記載の半導体装置。
【請求項２０】
前記第１半導体チップが実装される印刷回路基板をさらに含み、
前記第１半導体チップと前記印刷回路基板とは、前記第１貫通電極と前記第１パッドに接続された接続端子のうちの少なくとも何れか１つを通じて互いに電気的に連結された、請求項１７に記載の半導体装置。
【請求項２１】
パッドを有する基板に前記パッドの領域を通じて延長されるビアホールを形成し、
前記ビアホールを有する前記基板の上に絶縁膜を形成し、
前記絶縁膜に前記パッドの一部を露出させる開口を形成し、
少なくとも前記開口を部分的に満たして前記開口を通じて前記パッドの露出された部分と電気的に連結される貫通電極を形成することを含む、半導体装置の製造方法。
【請求項２２】
メモリコントローラと、
前記メモリコントローラに隣接するメモリを含み、
前記メモリコントローラと前記メモリのうちの少なくとも１つは、
パッドが配置された前面と前記前面に反対になる背面を有する基板と、
前記基板を貫通するビアホールと、
少なくとも前記ビアホールを部分的に満たして前記前面の上に突出した上端部を有する貫通電極と、
前記貫通電極を前記基板から絶縁させる絶縁膜を含み、前記絶縁膜は、前記絶縁膜を貫通して前記パッドの一部を前記貫通電極に連結する第１開口と前記パッドの他の部分を露出させる第２開口とを含む、システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体に関し、より具体的には貫通電極を備える半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
半導体パッケージの発展方向は、電子製品の大きさが縮小され、又、軽量化され、速度が速くなる共に、容量が大きくなる現在の傾向に合せて変化している。このような目標を達成する一つの方法は、半導体チップを積層することによって、複数の半導体チップを集積して一つの半導体素子に形成することである。
【０００３】
例えば、システムインパッケージ（ＳＩＰ：Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）のような積層半導体パッケージ技術は、半導体パッケージが占有する面積を画期的に低めることができ、一方では素子のメモリを増やして半導体パッケージの内で多様な機能を果たすことができるので、このような改善を提供する理想的な方法である。
【０００４】
従来の積層方法は、例えば、別の再配線工程を通じて半導体チップの上部構造を変えるか、或いはチップに貫通電極を形成する。貫通電極を形成する方法は、半導体製品の高性能、高密度、薄型（ｌｏｗ  ｐｒｏｆｉｌｅ）等のような幾つかの長所を提供する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許第６５８５４７号明細書
【特許文献２】韓国特許第８４３２４０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、貫通電極を含む半導体装置、及びその製造方法を提供することにある。本発明の他の目的は、製造工程における貫通電極形成による費用の上昇を防止できる半導体装置、及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記目的を達成するための本発明による半導体装置、及びその製造方法は、パッドを開放させる開口部を形成することによって、開口部を通じてテスト装備の探針を接続させることができるだけでなくハンダボールやボンディングワイヤを接続させることができるようにしてパッドを多目的に活用できることを特徴とする。
【０００８】
前記目的を達成するための本発明による半導体装置、及びその製造方法は、別のフォト工程なしにハンダを貫通電極と自己整列的に形成することによって、工程を単純化させることができることを他の特徴とする。
【０００９】
前記目的を達成するための本発明による半導体装置、及びその製造方法は、貫通電極ビアホール工程以後にパッシベーション工程を進行してビアホール絶縁膜工程を省略できることをその他の特徴とする。
【００１０】
前記特徴を具現できる本発明の実施形態による半導体装置の製造方法は、パッドを有する基板にビアホールを形成し、前記ビアホールを有する前記基板の上に絶縁膜を形成し、前記絶縁膜に前記パッドの一部を露出させる複数の開口を形成し、少なくとも前記ビアホールを部分的に満たし、前記複数の開口のうちの何れか１つを通じて前記パッドと電気的に連結される貫通電極を形成し、前記複数の開口のうちの他の１つを通じて前記パッドの一部を開放することを含むことができる。
【００１１】
本実施形態の方法において、前記絶縁膜を形成することは、前記ビアホールを形成した以後に、前記基板の上に前記ビアホールの内壁、及び前記パッドを覆うパッシベーション膜を形成することを含むことができる。
【００１２】
本実施形態の方法において、前記絶縁膜を形成することは、前記ビアホールを形成する以前に、前記基板の上に前記パッドを覆うパッシベーション膜を形成し、前記基板の上に前記ビアホールの内壁、及び前記パッシベーション膜を覆うビアホール絶縁膜を形成することを含むことができる。
【００１３】
本実施形態の方法において、前記複数の開口を形成することは、前記絶縁膜に前記パッドの第１の部分を露出させて前記貫通電極を前記パッドの第１の部分に連結する第１開口を形成し、前記絶縁膜に前記パッドの第２の部分を露出させる第２開口を形成することを含むことができる。
【００１４】
本実施形態の方法において、前記第２開口を通じて露出された前記パッドの第２の部分に探針を接続させて電気的テストを実行することをさらに含むことができる。前記第２開口を通じて露出された前記パッドの第２の部分に接続端子を接続させることをさらに含むことができる。
【００１５】
本実施形態の方法において、前記貫通電極を形成することは、前記基板の上に前記ビアホール、及び前記第１開口を開口させるマスクを形成し、前記マスクを利用した電気鍍金で前記ビアホールを満たして前記第１開口を通じて露出された前記パッドの第１の一部と接続される導電性物質を鍍金することを含むことができる。
【００１６】
本実施形態の方法において、前記マスクを利用して前記貫通電極の上にハンダを自己整列的に形成することをさらに含むことができる。
【００１７】
本実施形態の方法において、前記ビアホールを形成することは、前記パッドが形成されない第１領域と、前記パッドが形成された第２領域を含む基板を提供し、前記基板の第１領域を一部除去することを含むことができる。
【００１８】
本実施形態の方法において、前記ビアホールを形成することは、前記パッドが形成されない第１領域と、前記パッドが形成された第２領域を含む基板を提供し、前記パッドの一部、及び前記基板の第２領域の一部を除去することを含むことができる。
【００１９】
前記特徴を具現できる本発明の実施形態による半導体装置は、パッドが配置された前面とその反対面である背面とを有する基板を含み、前記基板は、前記基板を貫通するビアホールと、少なくとも前記ビアホールを部分的に満たし、前記前面の上に突出した上端部を有する貫通電極と、前記貫通電極を前記基板から絶縁させる絶縁膜を含み、前記絶縁膜は、前記絶縁膜を貫通し、前記パッドの一部を前記貫通電極に接続させる第１の開口と、前記パッドの他の一部を露出させる第２の開口と、を含むことができる。
【００２０】
本実施形態の装置において、前記第１の開口は、前記パッドのうちで前記貫通電極と隣接された第１の部分を露出させ、前記貫通電極の一部が前記第１の開口を通じて延長されて前記パッドの露出された第１の部分と連結され、前記第２の開口は、前記パッドのうちで前記貫通電極と離隔された第２の部分を露出させ、前記第２開口を通じて外部端子前記パッドの第２部分に連結されうる。
【００２１】
本実施形態の装置において、前記パッドは、前記貫通電極と接続される第１の部分を含む貫通電極パッドと、前記貫通電極パッドから延び、前記外部端子が接続される第２の部分を含むボンディングパッドと、を含むことができる。
【００２２】
本実施形態の装置において、前記絶縁膜は、前記パッドを覆うパッシベーション膜と、前記パッシベーション膜、及び前記ビアホールの内壁を覆うビアホール絶縁膜と、を含む。又は、前記絶縁膜は、前記パッド、及び前記ビアホールの内壁を覆うパッシベーション膜と、を含むことができる。
【００２３】
本実施形態の装置において、前記貫通電極の上端部に配置されて前記貫通電極と自己整列的なハンダをさらに含むことができる。
【００２４】
前記特徴を具現できる本発明の変形実施形態による半導体装置は、第１貫通電極と前記第１貫通電極と接続され、一部が露出された第１パッドを含む第１半導体チップと、前記第１半導体チップの上に積層され、第２貫通電極と前記第２貫通電極と接続され、一部が露出された第２パッドを含む第２半導体チップと、を含み、前記第１及び第２貫通電極が接続されて前記第１及び第２半導体チップが電気的に連結されたことでありうる。
【００２５】
本変形実施形態の装置において、前記第１及び第２パッドを電気的に連結させる接続端子をさらに含むことができる。
【００２６】
本変形実施形態の装置において、前記第２半導体チップの上に積層された第３半導体チップをさらに含み、前記第２及び第３半導体チップは、前記第２パッドに接続された接続端子と前記第２貫通電極のうちの少なくとも何れか１つによって電気的に連結されうる。
【００２７】
本変形実施形態の装置において、前記第１半導体チップが実装される印刷回路基板をさらに含み、前記第１半導体チップと前記印刷回路基板とは、前記第１貫通電極と前記第１パッドに接続された接続端子のうちの少なくとも何れか１つを通じて互いに電気的に連結されうる。
【００２８】
前記特徴を具現できる本発明の変形実施形態による半導体装置の製造方法は、パッドを有する基板に前記パッドの領域を通じて延長されるビアホールを形成し、前記ビアホールを有する前記基板の上に絶縁膜を形成し、前記絶縁膜に前記パッドの一部を露出させる開口を形成し、少なくとも前記開口を部分的に満たして前記開口を通じて前記パッドの露出された部分と電気的に連結される貫通電極を形成することを含む。
【００２９】
前記特徴を具現できる本発明の変形実施形態によるシステムは、メモリコントローラと、前記メモリコントローラに隣接するメモリを含み、前記メモリコントローラと前記メモリのうちの少なくとも１つは、パッドが配置された前面と前記前面に反対になる背面を有する基板と、前記基板を貫通するビアホールと、少なくとも前記ビアホールを部分的に満たして前記前面の上に突出した上端部を有する貫通電極と、前記貫通電極を前記基板から絶縁させる絶縁膜を含み、前記絶縁膜は、前記絶縁膜を貫通して前記パッドの一部を前記貫通電極に連結する第１開口と前記パッドの他の部分を露出させる第２開口とを含むシステム。
【発明の効果】
【００３０】
本発明によれば、製造工程中ではパッドをテストパッドとして活用する一方で、半導体チップを製造した以後にはパッドをボンディングパッド、及び／又は再配線パッドとして使用することができる。さらに、パッドを多目的に活用できるので、特にパッケージングの時、容易に電気的に連結することができる。また、貫通電極と同一の大きさのハンダを別のフォトリソグラフィ工程（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ  ｐｒｏｃｅｓｓ、以下、フォト工程と称する）を経ることなく自己整列によって形成できるのでハンダ工程を省略でき、貫通電極ビアホール工程以後にパッシベーション工程を実施することによってビアホール絶縁膜を別に形成する必要がなく、工程の単純化を達成し、製造工程における費用を低減させることができる効果がある。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態による半導体装置の製造方法を示すフローチャートである。
【図２Ａ】本発明の第１実施形態による半導体装置の製造方法を示す断面図である。
【図２Ｂ】本発明の第１実施形態による半導体装置の製造方法を示す断面図である。
【図２Ｃ】本発明の第１実施形態による半導体装置の製造方法を示す断面図である。
【図２Ｄ】本発明の第１実施形態による半導体装置の製造方法を示す断面図である。
【図２Ｅ】本発明の第１実施形態による半導体装置の製造方法を示す断面図である。
【図２Ｆ】本発明の第１実施形態による半導体装置の製造方法を示す断面図である。
【図２Ｇ】本発明の第１実施形態による半導体装置の製造方法を示す断面図である。
【図２Ｈ】本発明の第１実施形態による半導体装置の製造方法を示す断面図である。
【図２Ｉ】本発明の第１実施形態による半導体装置の製造方法を示す断面図である。
【図２Ｊ】本発明の第１実施形態による半導体装置の製造方法を示す断面図である。
【図３Ａ】図２Ｊに示す電気的な連結部を示す平面図である。
【図３Ｂ】図２Ｊに示す電気的な連結部を示す平面図である。
【図３Ｃ】図２Ｊに示す電気的な連結部を示す平面図である。
【図４Ａ】本発明の第２実施形態による半導体装置の製造方法を示す断面図である。
【図４Ｂ】本発明の第２実施形態による半導体装置の製造方法を示す断面図である。
【図４Ｃ】本発明の第２実施形態による半導体装置の製造方法を示す断面図である。
【図４Ｄ】本発明の第２実施形態による半導体装置の製造方法を示す断面図である。
【図４Ｅ】本発明の第２実施形態による半導体装置の製造方法を示す断面図である。
【図４Ｆ】本発明の第２実施形態による半導体装置の製造方法を示す断面図である。
【図４Ｇ】本発明の第２実施形態による半導体装置の製造方法を示す断面図である。
【図４Ｈ】本発明の第２実施形態による半導体装置の製造方法を示す断面図である。
【図４Ｉ】本発明の第２実施形態による半導体装置の製造方法を示す断面図である。
【図４Ｊ】本発明の第２実施形態による半導体装置の製造方法を示す断面図である。
【図５Ａ】図４Ｊに示す電気的な連結部を示す平面図である。
【図５Ｂ】図４Ｊに示す電気的な連結部を示す平面図である。
【図５Ｃ】図４Ｊに示す電気的な連結部を示す平面図である。
【図６】本発明の他の実施形態による半導体装置の製造方法を示すフローチャートである。
【図７Ａ】本発明の第３実施形態による半導体装置の製造方法を示す断面図である。
【図７Ｂ】本発明の第３実施形態による半導体装置の製造方法を示す断面図である。
【図７Ｃ】本発明の第３実施形態による半導体装置の製造方法を示す断面図である。
【図７Ｄ】本発明の第３実施形態による半導体装置の製造方法を示す断面図である。
【図７Ｅ】本発明の第３実施形態による半導体装置の製造方法を示す断面図である。
【図７Ｆ】本発明の第３実施形態による半導体装置の製造方法を示す断面図である。
【図７Ｇ】本発明の第３実施形態による半導体装置の製造方法を示す断面図である。
【図７Ｈ】本発明の第３実施形態による半導体装置の製造方法を示す断面図である。
【図７Ｉ】本発明の第３実施形態による半導体装置の製造方法を示す断面図である。
【図８Ａ】図７Ｉに示す電気的な連結部を示す平面図である。
【図８Ｂ】図７Ｉに示す電気的な連結部を示す平面図である。
【図８Ｃ】図７Ｉに示す電気的な連結部を示す平面図である。
【図９Ａ】本発明の第４実施形態による半導体装置の製造方法を示す断面図である。
【図９Ｂ】本発明の第４実施形態による半導体装置の製造方法を示す断面図である。
【図９Ｃ】本発明の第４実施形態による半導体装置の製造方法を示す断面図である。
【図９Ｄ】本発明の第４実施形態による半導体装置の製造方法を示す断面図である。
【図９Ｅ】本発明の第４実施形態による半導体装置の製造方法を示す断面図である。
【図９Ｆ】本発明の第４実施形態による半導体装置の製造方法を示す断面図である。
【図９Ｇ】本発明の第４実施形態による半導体装置の製造方法を示す断面図である。
【図９Ｈ】本発明の第４実施形態による半導体装置の製造方法を示す断面図である。
【図９Ｉ】本発明の第４実施形態による半導体装置の製造方法を示す断面図である。
【図１０Ａ】図９Ｉに示す電気的な連結部を示す平面図である。
【図１０Ｂ】図９Ｉに示す電気的な連結部を示す平面図である。
【図１０Ｃ】図９Ｉに示す電気的な連結部を示す平面図である。
【図１１Ａ】本発明の実施形態による半導体装置が積層されたマルチチップパッケージを示す断面図である。
【図１１Ｂ】本発明の実施形態による半導体装置が積層されたマルチチップパッケージを示す断面図である。
【図１１Ｃ】本発明の実施形態による半導体装置が積層されたマルチチップパッケージを示す断面図である。
【図１１Ｄ】本発明の実施形態による半導体装置が積層されたマルチチップパッケージを示す断面図である。
【図１１Ｅ】本発明の実施形態による半導体装置が積層されたマルチチップパッケージを示す断面図である。
【図１１Ｆ】本発明の実施形態による半導体装置が積層されたマルチチップパッケージを示す断面図である。
【図１１Ｇ】本発明の実施形態による半導体装置が積層されたマルチチップパッケージを示す断面図である。
【図１１Ｈ】本発明の実施形態による半導体装置が積層されたマルチチップパッケージを示す断面図である。
【図１１Ｉ】本発明の実施形態による半導体装置が積層されたマルチチップパッケージを示す断面図である。
【図１２Ａ】本発明の実施形態による半導体装置を応用したメモリカードを示すブロック図である。
【図１２Ｂ】本発明の多様な実施形態による半導体装置を応用した情報処理システムを示すブロック図である。
【発明を実施するための形態】
【００３２】
以下、添付した図面を参照して、本発明による半導体装置、及びその製造方法を詳細に説明する。
【００３３】
本発明と従来技術とを比較した差異点は、添付された図面を参照した詳細な説明と特許請求の範囲とを通じて明確になる。特に、本発明は、特許請求の範囲で明確に請求される。しかし、本発明は、添付された図面と関連して次の詳細な説明を参照することによって、最もよく理解することができる。図面において、同一参照符号は、多様な図面を通じて同一構成要素を示す。
【００３４】
（工程の流れの一実施形態）
図１は、本発明の一実施形態による半導体装置の製造方法を示すフローチャートである。
【００３５】
図１を参照すると、まず、基板を提供する（Ｓ１００）。基板には集積回路を含むことができる。基板は、ウエハ単位の半導体基板を含むことができる。基板の前面には集積回路と電気的に連結されたパッドを含むことができる。
【００３６】
基板にパッシベーション膜を形成し（Ｓ１１０）、それ以後に貫通電極ビアホール（ｖｉａ  ｈｏｌｅ）を形成する（Ｓ１２０）。パッシベーション膜は、基板の前面を保護する膜として絶縁物質で形成することができる。貫通電極ビアホールは、パッドが形成された領域、或いはパッドが形成されない領域の基板を除去して形成することができる。
【００３７】
基板の前面上にビアホール絶縁膜を形成する（Ｓ１３０）。ビアホール絶縁膜は、基板の前面、及びビアホールの内壁を覆うように絶縁物質を蒸着して形成することができる。ビアホール絶縁膜工程（Ｓ１３０）は、ビアホール絶縁膜とパッシベーション膜を一部除去し、パッドの一部を開放させる開口部を形成することを含みうる。開口部は、貫通電極がパッドと電気的に連結することができるようにパッドの一部を開放させる第１開口と、パッドに探針が接触できるようにパッドの他の一部を開放させる第２開口を含みうる。一実施形態において、開口部は、ビアホール絶縁膜形成した以後にパッシベーション膜とビアホール絶縁膜とを連続的にパターニングして形成することができる。他の実施形態において、開口部は、パッシベーション膜を形成した以後にパッシベーション膜をパターニングし、ビアホール絶縁膜を形成した以後にビアホール絶縁膜をパターニングして形成することができる。
【００３８】
ビアホールを導電性物質に埋立てして貫通電極を形成する（Ｓ１４０）。貫通電極を形成するビアフィリング（ｖｉａ  ｆｉｌｌｉｎｇ）工程（Ｓ１４０）は、フォト工程によってビアホール内壁にシード（ｓｅｅｄ）を形成し、このシードを利用した電気鍍金工程を利用するか、或いは金属蒸着工程を利用することができる。貫通電極は、第１開口を通じてパッドと電気的に連結することができる。
【００３９】
選択的に貫通電極の中で基板の前面の外側に露出された上端部の上にハンダを形成することをさらに含む（Ｓ１５０）。ハンダは、貫通電極と自己整列的に形成することができる。
【００４０】
貫通電極が形成されたウエハ単位の半導体装置に対する電気的検査、例えばＥＤＳ（Ｅｌｅｃｔｒｉｃ  Ｄｉｅ  Ｓｏｒｔｉｎｇ）テストで半導体装置の不良の可否を検査する（Ｓ１６０）。ＥＤＳテストは、プローブカードを含むテスト装置を利用することができる。一実施形態において、第２開口を通じて露出されたパッドにテスト装置の探針を接触させて電気的検査を実行することができる。
【００４１】
基板の背面を研磨し（Ｓ１７０）、その後にウエハ単位の半導体装置をチップ単位の断片に分離するソーイング（ｓａｗｉｎｇ）工程を実施する（Ｓ１８０）。背面研磨工程（Ｓ１７０）によって貫通電極の下端部が露出され得る。ソーイング工程（Ｓ１８０）によって断片に分離されたチップ単位の半導体装置、即ち、半導体チップを形成することができる。前記一連の工程を通じて形成された半導体チップを複数積層してマルチチップパッケージを形成することができる。
【００４２】
以下では図１に示した工程の流れの一実施形態を具現できる半導体装置の製造方法を説明する。
【００４３】
（第１実施形態）
図２Ａ乃至２Ｊは、本発明の第１実施形態による半導体装置の製造方法を示す断面図である。
【００４４】
図２Ａを参照すると、基板１０２を提供することができる。基板１０２は、ウエハ単位の半導体基板であり得る。本発明の実施形態によると、基板１０２は、シリコンウエハであり得る。本実施形態では、便宜上ウエハ単位の基板１０２中の一部を示す。基板１０２の内には集積回路１０３が形成され得る。集積回路１０３は、メモリ回路、或いは非メモリ回路、或いはこれらを組合せた回路等を含むことができる。
【００４５】
基板１０２は、活性面である前面１０２ｆと非活性面である背面１０２ｂを含むことができる。基板１０２の前面１０２ｆには、集積回路１０３と電気的に連結された入出力パッド１０８が形成されうる。パッド１０８は、導電性物質、例えば銅ＣｕやアルミニウムＡｌ、或いはこれらの合金のような金属を蒸着して形成することができる。
【００４６】
基板１０２は、貫通電極が形成される第１領域１０４と、パッド１０８が形成された第２領域１０６に区分されうる。これらの領域１０４，１０６は、基板１０２の全領域にわたって規則的、或いは不規則的に分布しうる。第１領域１０４は、スクライブレーン（ｓｃｒｉｂｅ  ｌａｎｅ）に相当する位置にあるか、或いはこれに隣接することができる。
【００４７】
図２Ｂを参照すると、基板１０２の上にパッシベーション膜１１０を形成することができる。パッシベーション膜１１０は、第１領域１０４及び第２領域１０６にわたって基板１０２の前面１０２ｆの上に１つ以上の絶縁性物質、例えば、シリコンオキサイドのような酸化物、シリコンナイトライドのような窒化物、パリレン（ｐａｒｙｌｅｎｅ）のようなポリマー、或いはこれらを組合せた膜等を、パッド１０８を覆うように蒸着して形成することができる。一実施形態において、化学気相蒸着工程、或いは原子層蒸着工程にシリコンオキサイド、或いはシリコンナイトライドを概ね均一な厚さに蒸着することによって、パッシベーション膜１１０を形成することができる。
【００４８】
図２Ｃを参照すると、基板１０２に貫通電極ビアホール１２０を形成することができる。ビアホール１２０は、乾燥式蝕刻、湿式蝕刻、レーザドリルリング（ｌａｓｅｒ  ｄｒｉｌｌｉｎｇ）、或いは機械的ドリルリング（ｍｅｃｈａｎｉｃａｌ  ｄｒｉｌｌｉｎｇ）を利用して基板１０２の第１領域１０４の一部を除去して形成することができる。ビアホール１２０の底は、基板１０２の背面１０２ｂに到達しないか、或いは背面１０２ｂまで拡張することができる。本発明の実施形態によると、ビアホール１２０は、レーザドリルリングで形成することができる。レーザドリルリングは、蝕刻工程のようなマスク製作やフォト工程等が必要なく、レーザのパルスまたは強度を調節することによってビアホール１２０の深さや幅（直径）を比較的に容易に設定することができる。ビアホール１２０は、その側壁が垂直であるか、或いは傾斜することができる。これにしたがって、ビアホール１２０は、上下部開口の大きさが概して同一な円柱形態であり得、これと異なり上部から下部に行くほどその開口面積が順次的に小さくなる、いわゆるテーパ（ｔａｐｅｒ）形態であり得る。ビアホール１２０が背面１０２ｂまで拡張された場合、図２Ｈで説明する貫通電極１４０の下端部を露出させる研磨、又は蝕刻工程を省略することができる。
【００４９】
図２Ｄを参照すると、基板１０２の上にビアホール絶縁膜１３０を形成することができる。ビアホール絶縁膜１３０は、第１領域１０４及び第２領域１０６にわたって基板１０２の前面１０２ｆの上に形成することができる。ビアホール絶縁膜１３０は、パッシベーション膜１１０の材質と同一、又は類似なものを蒸着工程で形成することができる。例えば、ビアホール絶縁膜１３０は、シリコンオキサイド、シリコンナイトライド、或いはこれらを組合せた膜を化学気相蒸着工程、或いは原子層蒸着工程で概して均一な厚さに蒸着して形成することができる。
【００５０】
ビアホール絶縁膜１３０は、基板１０２の前面１０２ｆは勿論、ビアホール１２０の内壁も覆うことができる。ビアホール絶縁膜１３０は、貫通電極（図２ｆの１４０）を基板１０２から電気的に絶縁するか、或いは漏洩電流を防止することができる。また、ビアホール絶縁膜１３０は、貫通電極（図２ｆの１４０）と集積回路（図２Ａの１０３）とを電気的に絶縁するためのものであり得る。
【００５１】
図２Ｅを参照すると、パッド１０８の一部を露出させる開口部１３５を形成することができる。一実施形態において、１つの工程段階によってビアホール絶縁膜１３０とパッシベーション膜１１０とをパターニングして、パッド１０８の一部を露出させる第１開口１３５ａと、パッド１０８の他の一部を露出させる第２開口１３５ｂとを含む開口部１３５を形成することができる。第１開口１３５ａは、図２Ｆで後述する貫通電極１４０と隣接することができる。例えば、第１開口１３５ａは、貫通電極１４０の下に形成されることができる。これと異なり、第２開口１３５ｂは、貫通電極１４０と離隔され得る。
【００５２】
パッド１０８は、第２開口１３５ｂを通じて半導体の電気的なテスト装置の探針（図２Ｇの１６０）が接触されるテスト端子の役割を果たすことができる。又はパッド１０８は、第１開口１３５ａを通じて後述する貫通電極（図２Ｆの１４０）と電気的に接触され得る。又、パッド１０８は、ボンディングパッド、及び／又は再配線パッドの役割を兼ねることができる。これについては、図３Ａ乃至３Ｃを参照して後述する。
【００５３】
開口部１３５は、上述したように、１段階のパターニング工程を通じて形成できる。しかしながら、これと異なり、２段階のパターニング工程を通じても形成することができる。２段階のパターニング工程の一実施形態としてパッシベーション膜１１０を形成した後、これをパターニングし、ビアホール絶縁膜１３０を形成した後、これをパターニングして開口部１３５を形成することができる。
【００５４】
図２Ｆを参照すると、ビアホール１２０を満たす貫通電極１４０を形成することができる。貫通電極１４０は、第１開口１３５ａを通じてパッド１０８と電気的に連結することができる。貫通電極１４０は、マルチチップパッケージを形成する場合、複数の半導体チップとの間に連結端子として使われることができるように基板１０２の前面１０２ｆの外側に突出されるように形成することが望ましい。貫通電極１４０は、銅、アルミニウム、チタニウム、ニッケル、或いはこれらの合金のような金属を含む導電性物質を蒸着、或いは電気鍍金して形成することができる。
【００５５】
一実施形態において、基板１０２の上に金属膜を蒸着した後、これをパターニングしてシードを形成し、シードを利用する電気鍍金で、ビアホール１２０を金属で満たして貫通電極１４０を形成することができる。他の実施形態において、基板１０２の上に金属膜を蒸着した後、これをパターニングして貫通電極１４０を形成することができる。その他の実施形態において、基板１０２の上にビアホール１２０と第１開口１３５ａを開口させる、点線で示すマスク１４５を形成してこのマスク１４５を利用した電気鍍金、無電解鍍金、或いは蒸着で貫通電極１４０を形成することができる。本発明の実施形態によると、マスク１４５を形成して、これを利用した電気鍍金や蒸着で貫通電極１４０を形成することができる。
【００５６】
貫通電極１４０と電気的に連結するハンダ１５０をさらに形成することができる。例えば、貫通電極１４０の中から基板１０２の前面１０２ｆの外側に突出された上面にハンダ１５０を形成することができる。ハンダ１５０は、蒸着、或いは鍍金で形成することができる。貫通電極１４０の上にハンダ１５０を形成する場合、半導体チップを垂直に積層する際に、ハンダボールやハンダバンプを形成する工程を省略することができる。ハンダ１５０は、貫通電極１４０を形成する時に使われたマスク１４５を利用して形成するか、或いは別のフォト工程で形成することができる。
【００５７】
本発明の実施形態によると、ハンダ１５０を形成する時にも、貫通電極１４０の形成に使われたマスク１４５を利用することができる。これによると、貫通電極１４０とハンダ１５０とを同一のマスク１４５を利用して自己整列的に形成することができる。したがって、ハンダ１５０を形成する時に別のフォト工程を省略できてフォト工程のステップを減少させることができる。又、貫通電極１４０とハンダ１５０とは、概して同じ大きさ（直径）を有するようになる。仮に、貫通電極１４０とハンダ１５０とが異なる大きさを有していても、その差は極めて小さい。
【００５８】
一般的に、別のフォト工程でハンダ１５０を形成すると、ハンダ１５０は、貫通電極１４０に比べて小さくなるはずであり、これに伴い接触に関する信頼性や接触抵抗のような短所が生じることがあり得る。しかし、本発明の実施形態によると、概して同じ大きさの貫通電極１４０とハンダ１５０を形成することができるので、接触に関する信頼性を高め、接触抵抗を低減することができる。別のフォト工程でハンダ１５０を貫通電極１４０と概して同じ大きさに形成しても、これは、本発明の実施形態に比べてフォト工程のステップ数がさらに多くなる。
【００５９】
図２Ｇを参照すると、マスク１４５が除去された場合、ウエハ単位の半導体装置１を形成することができる。プローブシステムのようなテスト装置を利用して半導体装置１の不良の可否を判別する電気的テスト（例えば、ＥＤＳテスト）を実施することができる。例えば、第２開口１３５ｂを通じて露出されたパッド１０８にＥＤＳテストの装置の探針１６０を接触させて半導体装置１が正常に動作するかどうかを検査することができる。半導体装置１に対する電気的テストの結果、正常であると判定されると、以下のような背面研磨工程を実施することができる。
【００６０】
図２Ｈを参照すると、基板１０２の背面１０２ｂに対する研磨工程を実施することができる。即ち、基板１０２の背面１０２ｂが研磨されるか、或いはポリッシングされ得る。前記背面の研磨工程（ｂａｃｋｓｉｄｅ  ｇｒｉｎｄｉｎｇ）は、最小限に貫通電極１４０の下端部が露出できる第２背面１０２ｇまで実施することができる。背面の研磨工程の時、ビアホールの絶縁膜１３０の中から貫通電極１４０の下端部に形成された一部も共に研磨されることができる。他の実施形態において、基板１０２の背面１０２ｂに対する蝕刻工程を通じて貫通電極１４０の下端部が露出される。その他の実施形態において、貫通電極１４０の下端部は、第２背面１０２ｇから突出され得る。貫通電極１４０は、概して円柱形態であるか、或いは下に行くほどその断面積がますます狭くなるいわゆるテーパ形態であり得る。
【００６１】
図２Ｉを参照すると、前記背面の研磨工程によると、基板１０２を垂直貫通する貫通電極１４０を含むウエハ単位の半導体装置１０が形成されうる。続いてソーイング工程を通じてウエハ単位の半導体装置１０を断片に分離することができる。
【００６２】
図２Ｊを参照すると、前記ソーイング工程によると、チップ単位に分離された基板１０２ｓ）を垂直貫通する貫通電極１４０を含む半導体チップ１００が形成されうる。半導体チップ１００は、貫通電極１４０とパッド１０８を含む電気的な連結部１７０を含むことができる。電気的な連結部１７０は、半導体チップ１００を他の半導体チップと電気的に連結させる外部接触端子として活用され得る。パッド１０８は、半導体チップ１００のエッジに近接でき、貫通電極１４０は、半導体チップ１００のセンターにさらに近接でき、又はこの反対であり得る。電気的な連結部１７０は、半導体チップ１００のエッジに隣接配置されることができるか、或いは半導体チップ１００の全体にわたって規則的に、或いは不規則的に配置されうる。
【００６３】
図３Ａ乃至図３Ｃは、図２Ｊの一部を示すものであって、図３Ａは、電気的な連結部の平面図であり、図３Ｂ及び図３Ｃは、電気的な連結部の断面図である。
【００６４】
図３Ａ乃至図３Ｃを参照すると、電気的な連結部１７０は、貫通電極１４０とパッド１０８とが第１開口１３５ａを通じて互いに電気的に連結されて構成されうる。パッド１０８は、図２Ｇを参照して、既に説明された通り第２開口１３５ｂを通じて探針１６０と接触され得る。また、パッド１０８は、図３Ｂに示すように第２開口１３５ｂを通じてボンディングワイヤ１９０と電気的に連結することができ、或いは図３Ｃに示すようにハンダバンプまたはハンダボール１９５と電気的に連結することができる。即ち、パッド１０８は、半導体チップ１００の製造工程中ではいわゆるテストパッド役割を果たす一方で、半導体チップ１００が完成された後にはいわゆるボンディングパッドとしての役割を果たすことができる。開口１３５ａ，１３５ｂは、図３Ａに示すように円形であるか、或いはこれと異なる形態、例えば、楕円形、長方形のように多様な形態であり得る。
【００６５】
パッド１０８は、再配線パッドとしての役割を果たすことができる。例えば、半導体チップ１００と他の半導体チップ、例えば半導体チップ１００と種類が異なり、大きさも異なる半導体チップが垂直積層されてマルチチップパッケージを構成する場合、半導体チップ１００の貫通電極１４０と他の半導体チップの貫通電極、或いはボンディングパッドと電気的連結が困難な場合がありうる。このような場合、第２開口１３５ｂを通じてハンダボール１９５やボンディングワイヤ１９０をパッド１０８に接触させることによって電気的な連結の困難による問題を解決することができる。
【００６６】
（第２実施形態）
図４Ａ乃至４Ｊは、本発明の第２実施形態による半導体チップの製造方法を示す断面図である。第２実施形態は、第１実施形態と同一、或いは類似であるので、以下では同一な点については簡略に説明するか、或いは省略し、相異なる点については詳細に説明する。
【００６７】
図４Ａを参照すると、集積回路２０３を含み、前面２０２ｆと背面２０２ｂとを有するウエハ単位の半導体基板２０２を提供することができる。基板２０２の前面２０２ｆには集積回路２０３と電気的に連結された導電性物質で構成されたパッド２０８が形成されうる。パッド２０８は、基板２０２の前面２０２ｆの上に複数形成されることができる。図４Ａのパッド２０８は、図２Ａのパッド１０８と同じ大きさであるか、或いは異なる大きさであり得る。本明細書では図４Ａに示したパッド２０８を図２Ａに示したパッド１０８に比べてより大きく示したが、これは便宜上のスケールが異なるように示したことに過ぎない。パッド１０８とパッド２０８とは、同じ大きさ、及び同じ位置であり得、このような例が図１１Ｇに示されている。図１１Ｇでパッド３０８は、図２Ａのパッド１０８に相当し、パッド４０８は、図４Ａのパッド２０８に相当する。
【００６８】
図４Ｂを参照すると、基板２０２の前面２０２ｆ上にパッド２０８を覆うパッシベーション膜２１０を形成することができる。パッシベーション膜２１０は、酸化膜、窒化膜、ポリマー、或いはこれらを組合せた膜等のような絶縁性物質を物理気相蒸着工程、又は化学気相蒸着工程に蒸着して形成することができる。
【００６９】
図４Ｃを参照すると、基板２０２の一部を除去して貫通電極ビアホール２２０を形成することができる。ビアホール２２０の形成は、レーザドリルリング工程を採用して実行することができる。本実施形態では、第１実施形態と異なり、ビアホール２２０がパッド２０８を貫通して形成されうる。上述した第１実施形態は、基板のスクライブレーン、或いはこれに隣接した領域に貫通電極を形成するものである。この場合、スクライブレーンの大きさが、貫通電極を形成できる程度に十分に大きくなければならない。ところが、ウエハ当たりの半導体チップの数を増やすためにスクライブレーンの大きさを小さくする場合、貫通電極を形成することが困難になることもあり得る。特に、パッドが半導体チップの中央部に位置する場合、貫通電極をスクライブレーンに形成することが非常に困難になることがあり得る。このような問題を解決するために、基板の中のパッドが形成された領域にパッドを貫通する、いわゆるパッド直下型の貫通電極を形成することができる。本発明の実施形態では、パッド直下型貫通電極を形成するために、パッド２０８を貫通するビアホール２２０を形成することができる。ビアホール２２０は、パッド２０８を貫通しながら基板２０２の背面２０２ｂに到達しないか、或いは背面２０２ｂまで拡張されうる。ビアホール２２０が背面２０２ｂまで拡張された場合、図４Ｈで説明する貫通電極２４０の下端部を露出させる研磨または蝕刻工程を省略することができる。
【００７０】
図４Ｄを参照すると、基板２０２の前面２０２ｆ上にビアホール絶縁膜２３０を形成することができる。これに伴いビアホール絶縁膜２３０は、パッシベーション膜２１０を覆い、又はビアホール２２０の内壁を覆うことができる。ビアホール絶縁膜２３０は、パッシベーション膜２１０と同一または類似の物質、例えばシリコンオキサイド、或いはシリコンナイトライド、或いはこれらを組合せた膜を蒸着して形成することができる。
【００７１】
図４Ｅを参照すると、ビアホール絶縁膜２３０とパッシベーション膜２１０をパターニングしてパッド２０８の一部を露出させる第１開口２３５ａと、パッド２０８の他の一部を露出させる第２開口２３５ｂを含む開口部２３５とを形成することができる。他の実施形態において、パッシベーション膜２１０を形成した後、これをパターニングし、ビアホール絶縁膜２３０を形成した後、これをパターニングする２段階のパターニング工程で開口部２３５を形成することができる。その他の実施形態において、開口部２３５を形成する時、ビアホール２２０の上部領域に形成されているパッシベーション膜２１０とビアホール絶縁膜２３０が除去され得る。したがって、ビアホール２２０の周囲のパッド２０８の上面の一部、及び側壁が露出され得る。このような場合、図４Ｆで後述する貫通電極２４０は、パッド２０８の露出された上部、及び側壁と直接接触して形成されうる。
【００７２】
図５Ａに示すように第１開口２３５ａは、平面上の環形態に形成されることができ、第２開口２３５ｂは、平面上の円形に形成されうる。第２開口２３５ｂは、電気的テスト装置の探針（図４Ｇの２６０）がパッド２０８と接触できるようにパッド２０８を開放させる。又は第２開口２３５ｂを通じて露出されたパッド２０８にはボンディングワイヤ、或いはハンダボール等のような端子が接続され得る。第１開口２３５ａは、貫通電極（図４Ｆの２４０）がパッド２０８と接触できるようにパッド２０８を開放させる。これに伴いパッド２０８は、図５Ａに示すようにボンディングパッド２０８ｂと貫通電極パッド２０８ａとに区分されうる。またパッド２０８は、再配線パッドの役割を果たすことができる。
【００７３】
図４Ｆを参照すると、ビアホール２２０を満たす貫通電極２４０を形成することができる。貫通電極２４０は、第１開口２３５ａを通じてパッド２０８と電気的に連結することができる。貫通電極２４０は、マスク２４５を利用する電気鍍金工程で金属を鍍金させて形成されうる。このマスク２４５を利用する電気鍍金工程で貫通電極２４０と自己整列されたハンダ２５０をさらに形成することができる。
【００７４】
図４Ｇを参照すると、マスク２４５が除去される場合、ウエハ単位の半導体装置２が形成されうる。半導体装置２に対する電気的検査、例えばＥＤＳテスト装置の探針２６０を、第２開口２３５ｂを通じて露出されたパッド２０８に接触させて半導体装置２が正常に動作するかを検査することができる。即ち、パッド２０８は、いわゆるテストパッドの役割を果たすことができる。
【００７５】
図４Ｈを参照すると、半導体パッケージ２に対する背面研磨工程を実施することができる。前記背面研磨工程は、少なくとも貫通電極２４０の下端部が露出する第２背面２０２ｇまで実施することができる。他の例として、貫通電極２４０の下端部は、第２背面２０２ｇから突出され得る。貫通電極２４０は、円柱形態、或いはテーパされた柱形状であり得る。
【００７６】
図４Ｉを参照すると、前記背面研磨工程によると、基板２０２を垂直貫通する貫通電極２４０を含むウエハ単位の半導体装置２０が形成されうる。続いてソーイング工程を通じてウエハ単位の半導体装置２０をチップ単位の断片に分離することができる。
【００７７】
図４Ｊを参照すると、前記ソーイング工程によれば、チップ単位に分離された基板２０２ｓに電気的な連結部２７０が形成された半導体チップ２００が形成されうる。電気的な連結部２７０は、貫通電極２４０とパッド２０８とを含み、半導体チップ２００のエッジに隣接されるか、或いは半導体チップ２００の全体にわたって形成されうる。貫通電極２４０は、半導体チップ２００のセンター側に配置され、パッド２０８は、半導体チップ２００のエッジ側に配置されることができる。したがって、第２開口部２３５ｂが半導体パッケージ２００のエッジに隣接されて形成されうる。これとは反対に第２開口部２３５ｂが半導体チップ２００のセンター側に偏って配置されることができ、貫通電極２４０が半導体チップ２００のエッジに隣接されて形成されうる。
【００７８】
図５Ａ乃至図５Ｃは、図４Ｊの一部を示す図面であり、図５Ａは、電気的な連結部の平面図であり、図５Ｂ、及び図５Ｃは、電気的な連結部の断面図である。
【００７９】
図５Ａ乃至図５Ｃを参照すると、パッド２０８は、図５Ｂに示すように第２開口２３５ｂを通じてボンディングワイヤ２９０と電気的に連結されることができ、或いは図５Ｃに示すようにハンダボール２９５と、或いは導電性バンプと電気的に連結されうる。本発明の実施形態によると、パッド２０８は、第２開口２３５ｂを通じてボンディングワイヤ２９０、或いはハンダボール２９５と電気的に連結されるボンディングパッド２０８ｂと、第１開口２３５ａを通じて貫通電極２４０と電気的に連結される貫通電極専用パッド２０８ａとに区分されることができる。パッド２０８は、再配線パッドとしての役割を果たすことができる。例えば、マルチチップパッケージを形成する場合、ボンディングパッド２０８に連結されたボンディングワイヤ２９０、或いはハンダボール２９５で上下の半導体チップとの間の電気的連結が可能である。
【００８０】
（工程の流れの他の例）
図６は、本発明の他の実施形態による半導体装置の製造方法を示すフローチャートである。
【００８１】
図６を参照すると、まず、板を提供する（Ｓ２００）。基板には集積回路が含まれたウエハ単位の半導体基板を含むことができる。基板の前面には集積回路と電気的に連結された入出力パッドが含まれうる。
【００８２】
基板に貫通電極ビアホールを形成し（Ｓ２１０）、それ以後に、その結果物の上にパッシベーション膜を形成する（Ｓ２２０）。図１を参照して説明した実施形態は、パッシベーション工程（Ｓ１１０）以後に貫通電極ビアホール工程（Ｓ１２０）を実施するものであるが、本実施形態では、貫通電極ビアホール工程（Ｓ２１０）の以後にパッシベーション工程（Ｓ２２０）を実施するものである。図１の実施形態は、ビアホール絶縁のためにビアホール絶縁膜工程（Ｓ１３０）を別に実施しなければならないが、本実施形態では、パッシベーション膜がビアホール絶縁膜機能を果たすことができるのでビアホール絶縁膜工程を省略でき、膜質の連続性を有することができる。その結果、全体の工程が単純化され、製造工程の費用を低くすることができる。
【００８３】
パッシベーション工程（Ｓ２２０）は、パッシベーション膜をパターニングしてパッドの一部を開放させる開口部を形成することを含むことができる。開口部は、貫通電極がパッドと電気的に連結されるようにパッドの一部を開放させる第１開口と、テストするための探針が接触できるようにパッドの他の一部を開放させる第２開口と、を含むことができる。
【００８４】
ビアホールを導電性物質で埋め立てて貫通電極を形成する（Ｓ２３０）。貫通電極を形成するためのビアホールフィリング工程（Ｓ２３０）は、電気鍍金、無電解度金、或いは蒸着で形成することができる。貫通電極は、第１開口を通じてパッドと電気的に連結することができる。
【００８５】
選択的に貫通電極の上端部の上にハンダを形成することをさらに含む（Ｓ２４０）。ハンダは、貫通電極を形成する時、使われたマスクを利用して貫通電極と自己整列的に形成することができる。
【００８６】
貫通電極が形成されたウエハ単位の半導体装置に対する電気的検査、例えばＥＤＳテストによって半導体装置の不良の可否を検査する（Ｓ２５０）。ＥＤＳテストは、プローブカードを含むテスト装置を利用することができる。一実施形態において、第２開口を通じて露出されたパッドにテスト装置の探針を接触させて電気的検査を実行することができる。
【００８７】
基板の背面を研磨して貫通電極の下端部を露出する（Ｓ２６０）。それ以後にウエハ単位の半導体装置を半導体チップに分離するソーイング工程を実施する（Ｓ２７０）。
【００８８】
以下では図６に示した工程の流れの他の例を具現できる半導体装置の製造方法を説明する。
【００８９】
（第３実施形態）
図７Ａ乃至７Ｉは、本発明の第３実施形態による半導体装置の製造方法を示す断面図である。第３実施形態は、第１実施形態と同一又は類似なので以下では同一な点については簡略に説明するか、或いは省略し、相異なる点については詳細に説明する。
【００９０】
図７Ａを参照すると、集積回路３０３が含まれた基板３０２を提供することができる。基板３０２は、パッド３０８が形成された前面３０２ｆとその反対面である背面３０２ｂを有するウエハ単位のシリコンウエハであり得る。基板３０２は、貫通電極が形成される第１領域３０４と、パッド３０８が形成された第２領域３０６とに区分されうる。第１領域３０４は、スクライブレーン、或いはこれに隣接した領域であり得る。
【００９１】
図７Ｂを参照すると、基板３０２に貫通電極ビアホール３２０を形成することができる。例えば、ビアホール３２０は、蝕刻工程、或いは望ましくはレーザドリルリング工程を利用して基板３０２の第１領域３０４一部を除去して形成することができる。ビアホール３２０は、背面３０２ｂまで拡張されることができ、或いはこれに及ばないことがあり得るビアホール３２０が背面３０２ｂまで拡張された場合、図７Ｇで説明される貫通電極３４０の下端部を露出させる研磨または蝕刻工程を省略することができる
図７Ｃを参照すると、基板３０２の上にパッシベーション膜３１０を形成することができる。パッシベーション膜３１０は、第１領域３０４及び第２領域３０６にわたって基板３０２の前面３０２ｆ上に絶縁性物質を蒸着してビアホール３２０の内壁を覆うか、又はパッド３０８を覆うように形成することができる。
【００９２】
本発明の実施形態によると、第１実施形態と異なるように貫通電極ビアホール３２０を形成した後、パッシベーション膜３１０を形成するものである。これに伴いパッシベーション膜３１０は、基板３０２の前面３０２ｆのみでなくビアホール３２０の内壁を覆うことができるので、ビアホール絶縁膜を形成する必要性がなくなりうる。その結果、ビアホール絶縁膜を形成するために絶縁性物質の蒸着工程、パターニングをするためのフォト工程、及び蝕刻工程等を省略することができる。
【００９３】
図７Ｄを参照すると、パッド３０８の一部を露出させる開口部３３５を形成することができる。一実施形態において、パッシベーション膜３１０を貫通及び延長してパッド３０８の一部を露出させる第１開口３３５ａと、パッド３０８の他の一部を露出させる第２開口３３５ｂとを含む開口部３３５を形成することができる。
【００９４】
図７Ｅを参照すると、ビアホール３２０を満たす貫通電極３４０を形成することができる。例えば、貫通電極３４０は、基板３０２の上にビアホール３２０と第１開口３３５ａを開口させるマスク３４５を形成し、このマスク３４５を利用した電気鍍金工程において金属を鍍金して貫通電極３４０を形成することができる。貫通電極３４０は、第１開口３３５ａを通じてパッド３０８と電気的に連結することができる。
【００９５】
貫通電極３４０と電気的に連結するハンダ３５０をさらに形成することができる。例えば、別のフォト工程によらず貫通電極３４０の形成に使われたマスク３４５を利用する鍍金工程によってハンダ３５０を貫通電極３４０と自己整列的に形成することができる。
【００９６】
図７Ｆを参照すると、マスク３４５が除去された場合、ウエハ単位の半導体装置３が形成されうる。第２開口３３５ｂを通じて露出されたパッド３０８に探針３６０を接触させて半導体装置３に対するＥＤＳテストを実施することができる。
【００９７】
図７Ｇを参照すると、少なくとも第２背面３０２ｇまで基板３０２の背面３０２ｂを研磨することができる。この時、貫通電極３４０の下端部が露出され得る。他の例として貫通電極３４０の下端部は、第２背面３０２ｇから突出され得る。貫通電極３４０は、テーパされた柱形状であり得る。
【００９８】
図７Ｈを参照すると、前記背面研磨工程によれば、基板３０２を垂直貫通する貫通電極３４０を含むウエハ単位の半導体装置３０が形成されうる。続いてソーイング工程を通じてウエハ単位の半導体装置３０を単独に分離することができる。
【００９９】
図７Ｉを参照すると、前記ソーイング工程によると、チップ単位に分離された基板３０２ｓを垂直貫通する貫通電極３４０を含む半導体チップ３００が形成されうる。半導体チップ３００は、貫通電極３４０とパッド３０８を含む電気的な連結部３７０を含むことができる。
【０１００】
図８Ａ乃至図８Ｃは、図７Ｉの一部を示す図面であり、図８Ａは、電気的な連結部の平面図であり、図８Ｂ、及び図８Ｃは、電気的な連結部の断面図である。
【０１０１】
図８Ａ乃至図８Ｃを参照すると、パッド３０８は、図８Ｂに示すように第２開口３３５ｂを通じてボンディングワイヤ３９０と電気的に連結することができ、或いは図８Ｃに示すようにハンダボール３９５と電気的に連結することができる。これに伴いパッド３０８は、ボンディングパッド、及び／又は再配線パッド役割を果たすことができる。
【０１０２】
（第４実施形態）
図９Ａ乃至図９Ｉは、本発明の第４実施形態による半導体装置の製造方法を示す断面図である。第４実施形態は、第１又は第３実施形態と同一又は類似であるので以下では同じ点については簡略に説明するか、或いは省略し、相異なる点については詳細に説明する。
【０１０３】
図９Ａを参照すると、集積回路４０３を含み、前面４０２ｆとその反対面である背面４０２ｂを有するウエハ単位の半導体基板４０２を提供することができる。基板４０２の前面４０２ｆには集積回路４０３と電気的に連結されたパッド４０８が形成されうる。
【０１０４】
図９Ｂを参照すると、基板４０２に貫通電極ビアホール４２０を形成することができる。ビアホール４２０は、基板２０２の一部を蝕刻工程、或いは望ましくはレーザドリルリング工程で除去することによって形成されうる。本実施形態によると、パッド直下型貫通電極を形成するためのビアホール４２０は、パッド４０８の一部を貫通することによって形成されうる。即ち、ビアホール４２０は、基板２０２の中からパッド４０８が形成された領域に形成されうる。ビアホール４２０は、背面４０２ｂまで拡張されるか、或いはこれに及ばないことがあり得るビアホール４２０が背面４０２ｂまで拡張された場合、図９Ｇで説明される貫通電極４４０の下端部を露出させる研磨または蝕刻工程を省略することができる。
【０１０５】
図９Ｃを参照すると、基板４０２の上に絶縁性物質を蒸着してパッシベーション膜４１０を形成することができる。パッシベーション膜４１０は、基板４０２の前面４０２ｆのみでなくビアホール４２０の内壁も覆うことができる。これに伴いビアホール絶縁膜を形成する必要がないので、ビアホール絶縁膜を形成するための諸般の工程等を省略することができる。
【０１０６】
図９Ｄを参照すると、パッド４０８の一部を露出させる開口部４３５を形成することができる。一実施形態において、パッシベーション膜４１０を貫通し、延長してパッド４０８の一部を露出させる第１開口４３５ａと、パッド４０８の他の一部を露出させる第２開口４３５ｂを含む開口部４３５を形成することができる。第１開口４３５ａは、ビアホール４３０の周辺を回る環形態に形成されうる。他の実施形態において、開口部４３５の形成時、ビアホール４２０の上部領域に形成されているパッシベーション膜４１０が除去され得る。したがって、ビアホール４２０周囲のパッド４０８の上面の一部、及び側壁が露出され得る。このような場合、図９Ｅで後述する貫通電極４４０は、パッド４０８の露出された上部、及び側壁と直接接触して形成されうる。
【０１０７】
図９Ｅを参照すると、マスク４４５を利用した電気鍍金工程でビアホール４２０を満たす金属を鍍金させて貫通電極４４０を形成することができる。貫通電極４４０は、第１開口４３５ａを通じてパッド４０８と電気的に連結されうる。貫通電極４４０の上端部にハンダ４５０をさらに形成することができる。一実施形態において、別のフォト工程を実施しなくても、貫通電極４４０の形成に使われたマスク４４５を利用する電気鍍金工程を採用してハンダ４５０を形成することができる。
【０１０８】
図９Ｆを参照すると、マスク４４５を除去すると、ウエハ単位の半導体装置４が形成されうる。第２開口４３５ｂを通じてパッド４０８に探針４６０を接触させて半導体装置４に対するＥＤＳテストを実施することができる。
【０１０９】
図９Ｇを参照すると、基板４０２の背面４０２ｂに対して研磨工程を実施することができる。前記背面研磨工程は、第２背面４０２ｇまで実施して貫通電極４４０の下端部が露出できる程度まで実施することができる。貫通電極４４０の下端部は、第２背面４０２ｇから突出され得る。貫通電極４４０は、テーパされた柱形状であり得る。
【０１１０】
図９Ｈを参照すると、前記背面研磨工程によれば、基板４０２を垂直貫通する貫通電極４４０を含むウエハ単位の半導体装置４０が形成されることができる。続いてソーイング工程を通じてウエハ単位の半導体装置４０を単独に分離することができる。
【０１１１】
図９Ｉを参照すると、前記ソーイング工程によると、チップ単位に分離された基板４０２ｓを垂直貫通する貫通電極４４０を含む半導体チップ４００が形成されうる。半導体チップ４００は、貫通電極４４０とパッド４０８とを具備する電気的な連結部４７０を含むことができる。
【０１１２】
図１０Ａ乃至図１０Ｃは、図９Ｉの一部を示す図面であり、図１０Ａは、電気的な連結部の平面図であり、図１０Ｂ、及び図１０Ｃは、電気的な連結部の断面図である。
【０１１３】
図１０Ａ乃至図１０Ｃを参照すると、パッド４０８は、第２開口４３５ｂを通じてボンディングワイヤ４９０と電気的に連結することができて（図１０Ｂ）、或いはパッド４０８は、ハンダバンプまたはハンダボール４９５と電気的に連結することができる（図１０Ｃ）。電気的な連結部４７０は、第１開口４３５ａを通じて貫通電極４４０と電気的に連結された貫通電極専用のパッド４０８ａと、第２開口４３５ｂを通じてボンディングワイヤ４９０、或いはハンダボール４９５がボンディングされるボンディングパッド４０８ｂとに区分できる（図１０Ａ）。パッド４０８は、後述したマルチチップパッケージ構成においてボンディングパッド及び／又は再配線パッドの役割を果たすことができる。
【０１１４】
（半導体パッケージの例）
以下では、第４実施形態の半導体チップ４００が垂直積層された半導体パッケージについて説明する。半導体パッケージを構成する半導体チップは、第４実施形態の半導体チップ４００に限定されず第１乃至第３実施形態の半導体チップ１００〜３００に半導体パッケージを形成できることに留意するべきである。
【０１１５】
図１１Ａ乃至１１Ｉは、本発明の実施形態による半導体チップが積層された半導体パッケージを示す断面図として、図１１Ａ乃至図１１Ｃは、同種の半導体チップが積層されたものであり、図１１Ｄ乃至図１１Ｆは、異種の半導体チップが積層されたものであり、図１１Ｇ乃至図１１Ｉは、半導体チップの貫通電極が互いに垂直的に交差する。
【０１１６】
本明細書で、「同種」とは、半導体チップの構造が同一、或いは類似していることを意味し、「異種」とは、半導体チップの構造が類似していないことを意味しうる。半導体チップは、メモリチップ、又は非メモリチップであり得る。半導体チップは、その大きさが同一、又は異なることがあり得る。
【０１１７】
図１１Ａを参照すると、第１実施形態の半導体パッケージ１００１は、同種の第１乃至第３半導体チップ４００ａ，４００ｂ，４００ｃが垂直積層されたマルチチップパッケージを含むことができる。第１乃至第３半導体チップ４００ａ−４００ｃは、第４実施形態の半導体チップ４００として便宜的に区分したことに過ぎない。半導体パッケージ１００１は、第１乃至第３半導体チップ４００ａ−４００ｃが実装される印刷回路基板１１００をさらに含むことができる。半導体チップ４００ａ−４００ｃは、前面４０２ｆが印刷回路基板１１００に向かい、背面４０２ｇがその反対側に向かう状態、いわゆるフリップ（ｆｌｉｐ）された状態に印刷回路基板１１００の上に垂直積層され得る。半導体チップ４００ａ−４００ｃは、貫通電極４４０を通じて互いに電気的に連結されうる。そして、第１半導体チップ４００ａは、貫通電極４４０を通じて印刷回路基板１１００と電気的に連結されうる。したがって、あらゆる半導体チップ４００ａ−４００ｃが印刷回路基板１１００と電気的に連結することができる。
【０１１８】
第１半導体チップ４００ａと印刷回路基板１１００を電気的に連結するハンダボール４９５がさらに含まれうる。第１半導体チップ４００ａと印刷回路基板１１００との電気的な連結の時に貫通電極４４０の数が不足する場合もある。この場合、その不足する数程度の、第１半導体チップ４００ａのパッド４０８と接続されるハンダボール４９５をさらに用意することができる。例えば、第１半導体チップ４００ａと印刷回路基板１１００の電気的な連結は、Ｍ個（例えば、４個）の貫通電極４４０が必要であるが、実際にはＭ個より小さいＮ個（例えば、２個）の貫通電極４４０がある場合、Ｍ−Ｎ個（例えば、２個）のハンダボール４９５で完全な電気的な連結を具現することができる。
【０１１９】
図１１Ｂを参照すると、第２実施形態の半導体パッケージ１００２は、第１実施形態の半導体パッケージ１００１とは異なり、同種の半導体チップ４００ａ−４００ｃの背面４０２ｇが印刷回路基板１１００に向かい、前面４０２ｆがその反対側に向かう状態に垂直積層されたことを含むことができる。第１半導体チップ４００ａの背面４０２ｇと印刷回路基板１１００との間には絶縁性接着膜１１１０が介在され得る。半導体チップ４００ａ−４００ｃは、ボンディングワイヤ４９０を通じて印刷回路基板１１００に電気的に連結される。例えば、ボンディングワイヤ４９０の一端は、印刷回路基板１１００と接続され、ボンディングワイヤ４９０の他端は、第２開口４３５ｂによって露出されたパッド４０８に連結される。第２半導体チップ４００ｂのパッド４０８と印刷回路基板１１００を電気的に連結する第２ボンディングワイヤ４９１、及び／又は第３半導体チップ４００ｃのパッド４０８と印刷回路基板１１００を電気的に連結する第３ボンディングワイヤ４９２がさらに含まれうる。このようにパッド４０８は、ボンディングワイヤ４９０−４９２が接続されるボンディングパッド役割を果たすことができる。
【０１２０】
ボンディングワイヤ４９０−４９２と貫通電極４４０は、相異なる機能を有するように設計されうる。例えば、ボンディングワイヤ４９０−４９２は、速い伝達速度の必要性が相対的に小さい配線、例えばパワーを伝達する配線に使われうる。これとは異なり貫通電極４４０は、速い伝達速度の必要性が相対的に大きい配線、例えば、集積回路動作における信号を伝達する配線として使われうる。他の実施形態において、貫通電極４４０だけでは半導体チップ４００ａ−４００ｃと印刷回路基板１１００との間の完全な電気的な連結、或いは半導体チップ４００ａ−４００ｃと間の完全な電気的な連結が困難な場合、ボンディングワイヤ４９０−４９２が完全な電気的な連結を具現することができる。他の実施形態において、第１半導体チップ４００ａの貫通電極４４０の突出された下端部を利用するか、或いは貫通電極４４０の下端部に接続されるハンダボールやハンダバンプを利用して第１半導体チップ４００ａと印刷回路基板１１００とを直接電気的に連結させうる。第１乃至第３半導体チップ４００ａ−４００ｃは、その各々の貫通電極４４０の突出された下端部を利用して相互に電気的に連結することができる。
【０１２１】
図１１Ｃを参照すると、第３実施形態の半導体パッケージ１００３は、印刷回路基板１１００の上に同種の複数の半導体チップ４００ａ−４００ｃが垂直積層されたことを含みうる。第２実施形態の半導体パッケージ１００２と同一又は類似して、半導体チップ４００ａ−４００ｃは、ボンディングワイヤ４９０を通じて印刷回路基板１１００と電気的に連結され得る。例えば、ボンディングワイヤ４９０の一端は、印刷回路基板１１００と接続され、ボンディングワイヤ４９０の他端は、第２開口４３５ｂによって露出された半導体チップ４００ａのパッド４０８と電気的に連結される。
【０１２２】
第２実施形態の半導体パッケージ１００２と異なり半導体チップ４００ａ−４００ｃは、相異なる形態に積層されうる。一実施形態において、第１及び第２半導体チップ４００ａ，４００ｂは、第１半導体チップ４００ａの前面４０２ｆと第２半導体チップ４００ｂの背面４０２ｇが対面する、いわゆるフロント−バック形態に積層され、第２及び第３半導体チップ４００ｂ，４００ｃは、第２半導体チップ４００ｂの前面４０２ｆと第３半導体チップ４００ｃの前面４０２ｆが対面する、いわゆるフロント−フロント形態に積層されうる。第２半導体チップ４００ｂと第３半導体チップ４００ｃは、フロント−フロント形態に積層されているので、第２半導体チップ４００ｂと第３半導体チップ４００ｃとの間の電気的な連結は、ハンダボール４９５を通じても形成されうる。例えば第２半導体チップ４００ｂのパッド４０８及び第３半導体チップ４００ｃのパッド４０８に共通に接続されるハンダボール４９５を通じて、第２半導体チップ４００ｂと第３半導体チップ４００ｃとの間の電気的な連結が形成されうる。
【０１２３】
図１１Ｄを参照すると、第４実施形態の半導体パッケージ１００４は、印刷回路基板１１００の上に同種の第１及び第２半導体チップ４００ａ，４００ｂがフロント−バック形態に積層されたことと、第２半導体チップ４００ｂ上に例えば大きさが異なる異種半導体チップ５００がフロント−バック形態に積層されたことを含むことができる。異種半導体チップ５００の前面５００ｆにはボンディングパッド５１０が形成されうる。同種の第１及び第２半導体チップ４００ａ，４００ｂの積層形態、及び電気的な連結構造は、第３実施形態の半導体パッケージ１００３の積層形態、及び電気的な連結構造が同一であるか、或いは類似であり得る。例えば、第１及び第２半導体チップ４００ａ，４００ｂと印刷回路基板１１００との電気的な連結は、第１半導体チップ４００ａと印刷回路基板１１００を電気的に連結するボンディングワイヤ４９０を通じて形成されうる。第２半導体チップ４００ｂと異種半導体チップ５００との間の電気的な連結は、第２開口４３５ｂによって露出された第２半導体チップ４００ｂのパッド４０８に接続されたボンディングワイヤ４９１が異種半導体チップ５００のボンディングパッド５１０に接続されることによって形成され得る。異種半導体チップ５００の背面５００ｂには、貫通電極４４０と絶縁するための絶縁性接着膜１１２０がさらに形成されうる。第２半導体チップ４００ｂのパッド４０８は、ボンディングワイヤ４９１が接続されるボンディングパッド役割を果たすことができ、又は異種半導体チップ５００のボンディングパッド５１０と電気的に連結するための再配線パッドの役割を果たすことができる。
【０１２４】
図１１Ｅを参照すると、第５実施形態の半導体パッケージ１００５は、印刷回路基板１１００の上に同種の第１及び第２半導体チップ４００ａ，４００ｂがフロント−バック形態に積層されたことと、第２半導体チップ４００ｂと異種半導体チップ５００がフロント−フロント形態に積層されたことを含むことができる。異種半導体チップ５００のパッド５１０は、第２半導体チップ４００ｂの貫通電極４４０と接続され得る。第１半導体チップ４００ａは、ボンディングワイヤ４９０を通じて印刷回路基板１１００と電気的に連結されうる。第２半導体チップ４００ｂと印刷回路基板１１００との間を電気的に連結させる第２ボンディングワイヤ４９１がさらに含まれうる。
【０１２５】
図１１Ｆを参照すると、第６実施形態の半導体パッケージ１００６は、第５実施形態の半導体パッケージ１００５と同一、又は類似の積層形態を含むことができる。第５実施形態の半導体パッケージ１００５とは異なり、異種半導体チップ５００のボンディングパッド５１０と第２半導体チップ４００ｂの貫通電極４４０が上下に整列されないことがあり得る。このような場合、第２開口４３５ｂによって露出された第２半導体チップ４００ｂのパッド４０８に接続されたハンダボール４９５が異種半導体チップ５００のボンディングパッド５１０と接続することを通じて異種半導体チップ５００との電気的な連結を実現することができる。このように、第２半導体チップ４００ｂのパッド４０８は、再配線パッドの役割を果たすことができる。
【０１２６】
図１１Ｇを参照すると、第７実施形態の半導体パッケージ１００７は、第１実施形態の半導体パッケージ１００１と同一、又は類似の積層形態を含むことができる。一実施形態において、印刷回路基板１１００上に貫通電極４４０を通じて相互に電気的に連結された第１及び第２半導体チップ４００ａ，４００ｂがフリップされた状態に垂直積層されて提供されうる。第１半導体チップ４００ａと印刷回路基板１１００の電気的な連結は、貫通電極４４０、及び／又はハンダボール４９５によって形成されることができる。第２半導体チップ４００ｂの上には図７Ｉに示した第３実施形態の半導体チップ３００がフロント−バック形態に積層されて提供されうる。他の実施形態において、半導体チップ３００−４００ｂは、印刷回路基板１１００の上に第２実施形態の半導体パッケージ１００２と概して同一、又は類似の形態に積層され得る。
【０１２７】
第２半導体チップ４００ｂと半導体チップ３００が概して同じ大きさであり、第２半導体チップ４００ｂのパッド４０８と半導体チップ３００のパッド３０８が概して同じ大きさ、及び同じ位置にあると仮定する。このような場合、第２半導体チップ４００ｂの貫通電極４４０は、いわゆるパッド直下型であり、半導体チップ３００の貫通電極３４０は、パッド直下型でないので、貫通電極３４０と貫通電極４４０は、互いに垂直的に交差して直接接続されないことがあり得る。したがって、貫通電極３４０と貫通電極４４０との間に導電体３９２を介在してこれを通じて互いに電気的に連結されうる。導電体３９２は、ハンダ、或いは金属であり得る。他の実施形態において、貫通電極３４０の上端部が貫通電極４４０の下端部まで延びる場合、この貫通電極３４０，４４０は、互いに直接接続され得る。
【０１２８】
図１１Ｈを参照すると、第８実施形態の半導体パッケージ１００８は、第７実施形態の半導体パッケージ１００７と概して同一、又は類似に印刷回路基板１１００の上に半導体チップ３００−４００ｂが印刷回路基板１１００の上に垂直積層され得る。第７実施形態の半導体パッケージ１００７と異なり、半導体チップ３００は、貫通電極３４０の代りに第２開口３３５ｂを通じて露出されたパッド３０８に接続されたハンダボール３９５を通じて第２半導体チップ４００ｂの電気的に連結されうる。このような例は、半導体チップ３００の第２開口３３５ｂが第２半導体チップ４００ｂの貫通電極４４０と概して垂直整列されている場合に有用なことである。
【０１２９】
図１１Ｉを参照すると、第９実施形態の半導体パッケージ１００９は、印刷回路基板１１００の上に半導体チップ３００−４００ｂが第２実施形態の半導体パッケージ１００２と概して同一、又は類似の形態に積層され得る。一実施形態において、印刷回路基板１１００の上に絶縁性接着膜１１１０の介在の下に第１半導体チップ４００ａが実装され、第１半導体チップ４００ａは、第２開口４３５ｂによって露出されたパッド４０８に接続されたボンディングワイヤ４９０を通じて印刷回路基板１１００と電気的に連結されうる。他の実施形態において、第１半導体チップ４００ａは、貫通電極４４０の突出された下端部、或いはハンダボールやハンダバンプを通じて印刷回路基板１１００と電気的に連結されることができる。第１半導体チップ４００ａの上に第２半導体チップ４００ｂが垂直積層されて、第１及び第２半導体チップ４００ａ，４００ｂは、貫通電極４４０を通じて互いに電気的に連結されることができる。第２半導体チップ４００ｂの上に半導体チップ３００が垂直積層でき、半導体チップ３００の貫通電極３４０と第２半導体チップ４００ｂの貫通電極４４０が垂直的に交差して互いに直接的に接続されないことがあり得るこのような場合、半導体チップ３００の第２開口３３５ｂを通じて露出されたパッド３０８と第２半導体チップ４００ｂの第２開口４３５ｂを通じて露出されたパッド４０８をつなぐボンディングワイヤ３９０を通じて半導体チップ３００と第２半導体チップ４００ｂは、互いに電気的に連結されうる。半導体チップ３００と第２半導体チップ４００ｂとの間にアンダーフィリング（ｕｎｄｅｒ−ｆｉｌｌｉｎｇ）膜１１３０が形成されて互いに物理的に接触されることを防止し、意図しない電気的な連結や衝撃（ｓｈｏｔ）を防止することができる。
【０１３０】
（応用例）
図１２Ａは、本発明の実施形態による半導体装置を備えるメモリカードを示すブロック図である。
【０１３１】
図１２Ａを参照すると、上述した本発明の多様な実施形態による半導体装置、例えば半導体メモリ１２１０は、メモリカード１２００に応用され得る。一実施形態において、メモリカード１２００は、ホストとメモリ１２１０との間の諸般のデータ交換を制御するメモリコントローラ１２２０を含むことができる。ＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）１２２１は、中央処理処置（ＣＰＵ：ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）１２２２の動作メモリとして使われることができる。ホストインターフェース１２２３は、メモリカード１２００と接続されるホストのデータ交換プロトコルを具備することができる。エラー修正コード１２２４は、メモリ１２１０から読み出されたデータに含まれるエラーを検出及び訂正することができる。メモリインターフェース１２２５は、メモリ１２１０とインターフェーシングする。中央処理処置１２２２は、メモリコントローラ１２２０のデータを交換するため諸般の制御動作を実行する。
【０１３２】
図１２Ｂは、本発明の多様な実施形態による半導体装置を応用した情報処理システムを示すブロック図である。
【０１３３】
図１２Ｂを参照すると、情報処理システム１３００は、本発明の実施形態による半導体装置を備えるメモリシステム１３１０を含むことができる。情報処理システム１３００は、モバイル機器やコンピュータ等を含むことができる。一実施形態において、情報処理システム１３００は、メモリシステム１３１０と各々のシステムバス１３６０に電気的に連結されたモデム１３２０、中央処理処置１３３０、ＲＡＭ（ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）１３４０、ユーザインターフェース１３５０を含むことができる。メモリシステム１３１０は、メモリ１３１１とメモリコントローラ１３１２を含み、図１２Ａのメモリカード１２００と実質的に同一に構成されることができる。このようなメモリシステム１３１０には、中央処理処置１３３０によって処理されたデータ、又は外部で入力されたデータが格納されうる。情報処理システム１３００は、メモリカード、半導体ディスク装置（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）、カメライメージセンサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）、及びその他の応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）で提供されうる。一実施形態において、メモリシステム１３１０は、半導体ディスク装置ＳＳＤに実装されることができ、この場合情報処理システム１３００は、大容量のデータをメモリシステム１３１０に安定的かつ信頼性を有するように格納することができる。
【０１３４】
本発明による半導体装置は、多様な形態にパッケージングされ得る。例えば、本発明による半導体装置は、パッケージオンパッケージ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、ボールグリッドアレイ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙｓ）、チップスケールパッケージ（Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ）、プラスチックリードチップキャリア（Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ）、プラスチックデュアルインラインパッケージ（Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ）、マルチチップパッケージ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）、ウエハレベルパッケージ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ）、ウエハレベル製造パッケージ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ）、ウエハレベルスタックパッケージ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ）、ダイオンワッフルパッケージ（Ｄｉｅ  Ｏｎ  Ｗａｆｆｌｅ  Ｐａｃｋａｇｅ）、ダイインウエハーフォーム（Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ）、チップオンボーオード（Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ）、セラミックデュアルインラインパッケージ（Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ）、プラスチックメトリッククォードフラットパッケージ（Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ）、薄型クォードフラットパッケージ（Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ）、スモールアウトラインパッケージ（Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）、縮小スモールアウトラインパッケージ（Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）、薄型スモールアウトラインパッケージ（Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）、薄型クォードフラットパッケージ（Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）、システムインパッケージ（Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ）等のような方式にパッケージングされ得る。
【０１３５】
以上の発明の詳細な説明は、開示された実施状態に本発明を制限しようという意図ではなく、本発明の要旨を逸脱しない範囲の内で多様な他の組合せ、変更、及び環境で使用することができる。添付された請求範囲は、他の実施状態も含むことと解釈されるべきである。
【産業上の利用可能性】
【０１３６】
本発明は、半導体装置、及びこれを製造する半導体産業に応用され得る。又は、本発明は、半導体装置を利用する電子機器を製造する製造業に広く活用され得る。
【符号の説明】
【０１３７】
１０２，２０２，３０２，４０２  基板、
１０３，２０３，３０３，４０３  集積回路、
１０８，２０８，３０８，４０８  入出力パッド、
１１０，２１０，３１０，４１０  パッシベーション膜、
１２０，２２０，３２０，４２０  ビアホール、
１３０，２３０，３３０，４３０  ビアホール絶縁膜、
１４０，２４０，３４０，４４０  貫通電極、
１４５，２４５，３４５，４４５  マスク、
１５０，２５０，３５０，４５０  ハンダ、
１６０，２６０，３６０，３６０  探針、
１９０，２９０，３９０，４９０  ボンディングワイヤ、
１９５，２９５，３９５，４９５  ハンダボール。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図９Ｉ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１１Ｇ】
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【図１１Ｈ】
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【図１１Ｉ】
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【図１２Ａ】
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【図１２Ｂ】
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