(57)【要約】【課題】ダミーデータを生成するための回路を内蔵していないＡ／Ｄコンバーターとのシステムにおいて、制御基板における画素単位のデータのサンプリング位置を適切に設定するための技術を提供する。【解決手段】入力されたアナログ画素データをデジタル画素データに変換して出力するＡ／Ｄ変換部２３０と、イメージセンサー１００から供給されるアナログ画素データの信号として有効な電圧範囲を、Ａ／Ｄ変換部２３０の入力範囲と適合させるオフセット部２１０と、Ａ／Ｄ変換部２３０から出力されるデジタル画素データのサンプリング位置を調整するデジタルデータ処理部３１０と、を備え、オフセット部２１０は、オフセット値を変化させ、デジタルデータ部２３０は、Ａ／Ｄ変換部２３０から出力されるデジタル画素データのサンプリング位置を、当該デジタル画素データの変化量に基づき調整する。【選択図】図１
2010245664.tif 000002
【特許請求の範囲】
【請求項１】
画像処理装置であって、
入力されたアナログ画素データをデジタル画素データに変換して出力するＡ／Ｄ変換手段と、
イメージセンサーから供給されるアナログ画素データの信号として有効な電圧範囲を、前記Ａ／Ｄ変換手段の入力範囲と適合させるオフセット調整手段と、
前記Ａ／Ｄ変換手段から出力されるデジタル画素データのサンプリング位置を調整するサンプリング調整手段と、を備え、
前記オフセット調整手段は、
オフセット値を変化させ、
前記サンプリング調整手段は、
前記Ａ／Ｄ変換手段から出力されるデジタル画素データのサンプリング位置を、当該デジタル画素データの変化量に基づき調整する、
ことを特徴とする画像処理装置。
【請求項２】
請求項１に記載の画像処理装置であって、
前記サンプリング調整手段は、
前記オフセット値の変化量と、前記デジタル画素データの変化量と、の関係性に基づいて、前記サンプリング位置を調整する、
ことを特徴とする画像処理装置。
【請求項３】
請求項１又は２に記載の画像処理装置であって、
前記サンプリング調整手段は、
前記Ａ／Ｄ変換手段から出力されるデジタル画素データについて所定ビット幅で区切り、
前記オフセット値の変化量と、前記デジタル画素データの変化量と、に所定の関係性がある場合に、前記所定ビット幅のデータの区切り位置を、前記デジタル画素データのサンプリング基準となるサンプリング位置として特定する、
ことを特徴とする画像処理装置。
【請求項４】
アナログ画素データをデジタル画素データに変換するＡ／Ｄ変換装置から出力される当該デジタル画素データのサンプリング位置を調整するサンプリング位置調整方法であって、
オフセット値を調整して、前記Ａ／Ｄ変換装置から出力されるデジタル画素データを変化させる第１のステップと、
前記Ａ／Ｄ変換装置から出力されるデジタル画素データのサンプリング位置を、当該デジタル画素データの変化量に基づき調整する第２のステップと、を行う、
ことを特徴とするサンプリング位置調整方法。
【請求項５】
Ａ／Ｄ変換装置であって、
入力されたアナログ画素データをデジタル画素データに変換して出力するＡ／Ｄ変換手段と、
イメージセンサーから供給されるアナログ画素データの信号として有効な電圧範囲を、前記Ａ／Ｄ変換手段の入力範囲と適合させるオフセット調整手段と、を備え、
前記オフセット調整手段は、
前記デジタル画素データのサンプリング位置を決定する処理において、オフセット値を調整して、前記Ａ／Ｄ変換手段から出力されるデジタル画素データを変化させる、
ことを特徴とするＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置、サンプリング位置調整方法、および、Ａ／Ｄ変換装置に関する。
【背景技術】
【０００２】
一般的に、スキャナー装置などの画像読取装置では、イメージセンサーで得られる読取信号（アナログデータ）は、Ａ／Ｄコンバーターで画像データ（デジタルデータ）に変換される。そして、Ａ／Ｄコンバーターで変換された画像データは、制御基板の画像処理部に供給され、各種画像処理（例えば、シェーディング補正）が施される（例えば、特許文献１）。
【０００３】
画像読取装置では、Ａ／Ｄコンバーターから送られてくるデジタルデータを正確に画素単位で区切って処理する必要がある。すなわち、画像処理部ではＡ／Ｄコンバーターからのデジタルデータを正しく受信できるように、サンプリング位置を適切に設定しなければならない。そのため、特に高速な読み取りを行う場合、従来の画像読取装置には、ダミーデータを生成するための回路をＡ／Ｄコンバーター内に設け、Ａ／Ｄコンバーターから出力する画像データの一部（例えば、所定数の先頭画素）について所定値のダミーデータに置き換えることにより、サンプリング位置を適切に設定するものがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２２７８２３号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、ダミーデータを生成するための回路をＡ／Ｄコンバーター内に設けたものは一般的ではなく、画像読取装置の製造コストも高くなる。
【０００６】
本発明は、ダミーデータを生成するための回路を内蔵していないＡ／Ｄコンバーターとのシステムにおいて、制御基板における画素単位のデータのサンプリング位置を適切に設定するための技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するための本願発明は、画像処理装置であって、入力されたアナログ画素データをデジタル画素データに変換して出力するＡ／Ｄ変換手段と、イメージセンサーから供給されるアナログ画素データの信号として有効な電圧範囲を、前記Ａ／Ｄ変換手段の入力範囲と適合させるオフセット調整手段と、前記Ａ／Ｄ変換手段から出力されるデジタル画素データのサンプリング位置を調整するサンプリング調整手段と、を備え、前記オフセット調整手段は、オフセット値を変化させ、前記サンプリング調整手段は、前記Ａ／Ｄ変換手段から出力されるデジタル画素データのサンプリング位置を、当該デジタル画素データの変化量に基づき調整する。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る画像処理装置の概略構成図である。
【図２】クロック信号の入出力、デジタルデータの入出力についてのタイミングチャートである。
【図３】Ａ／Ｄ変換部が出力する１画素データの概略データ構造を示す図である。
【図４】デジタルデータ処理部にデジタルデータが到達するタイミングと、デジタルデータの内容を示す図である。
【図５】制御基板で行われるサンプリング位置の決定処理を説明するためのフローチャートである。
【図６】ダミーデータの到達タイミングが遅延して、その到達タイミングと内部クロックの変化点が重ならない場合の例（例１）を示す図である。
【図７】ダミーデータの到達タイミングが遅延することにより、その到達タイミングと内部クロックの変化点が重なってしまう場合の例（例２）を示す。
【図８】記憶装置に保存されるダミーデータの概略データ構造を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態の一例を図面を参照して説明する。
【００１０】
図１は、本発明の実施形態が適用された画像処理装置５０の概略構成図を示す。
【００１１】
画像処理装置５０は、例えば、スキャナー装置であり、図示するように、イメージセンサー１００と、Ａ／Ｄコンバーター２００と、制御基板３００と、を備えている。
【００１２】
イメージセンサー１００は、原稿などの読取信号（ＲＧＢ各色の輝度値を示すアナログデータ）を、Ａ／Ｄコンバーター２００に出力する。具体的には、イメージセンサー１００は、原稿などに反射した光を受光し、受光量に応じて蓄積された電荷を電圧として読み出し、Ａ／Ｄコンバーター２００に出力する。
【００１３】
Ａ／Ｄコンバーター２００は、イメージセンサー１００から出力されたアナログデータ（読取信号）を、デジタルデータに変換（量子化）し、ハーネス等の伝送路を介して、制御基板３００に出力する。
【００１４】
例えば、Ａ／Ｄコンバーター２００は、図示するように、オフセット部２１０と、増幅部２２０と、Ａ／Ｄ変換部２３０と、オフセットレジスター２４０と、を備える。
【００１５】
オフセット部２１０と増幅部２２０は、イメージセンサー１００から供給された読取信号の信号として有効な電圧範囲を、Ａ／Ｄ変換部２３０の入力範囲と適合させるために設けられている。一般的に、オフセット部２１０は、有効な電圧範囲の最小値がＡ／Ｄ変換部２３０の入力範囲の最小値と合うように調整するために用いられる。また、増幅部２３０は、有効な電圧範囲の最大値がＡ／Ｄ変換部２３０の入力範囲の最大値と合うように調整するために用いられる。
【００１６】
具体的には、オフセット部２１０は、オペアンプなどで構成され、イメージセンサー１００から供給された読取信号と、オフセットレジスター２４０に設定されているオフセット値（オフセット信号）と、の差分値を、増幅部２２０に出力する。
【００１７】
そして、増幅部２２０は、オフセット部２１０から出力された読取信号（差分値）を増幅してＡ／Ｄ変換部２３０に出力する。例えば、増幅部２２０は、増幅回路などで構成される。
【００１８】
Ａ／Ｄ変換部２３０は、増幅部２２０から出力されたアナログ信号（増幅後の読取信号）をデジタルデータに変換する。ただし、Ａ／Ｄ変換部２３０は、入力値（増幅部２２０から出力されたアナログ信号の値）が負となる場合には、「０」のデータを出力する。そして、Ａ／Ｄ変換部２３０は、制御基板３００のクロック出力部３２０から出力されるクロック信号（図示する「入力クロック」）に同期して、デジタルデータを制御基板３００に出力する。
【００１９】
オフセットレジスター２４０は、制御基板３００のオフセット設定部３３０からの設定を受け付け、オフセット値を記憶する。そして、オフセットレジスター２４０は、記憶しているオフセット値に相当する電圧（オフセット信号）を、オフセット部２１０に供給する。なお、初期値としては、オフセット調整量０となるような設定値、例えば「０」がオフセットレジスター２４０に記憶されている。
【００２０】
また、本実施形態のオフセットレジスター２４０は、オフセット設定部３３０からの設定を受け付けて、記憶しているオフセット値を変更することができる。例えば、初期値より「１」小さい値、「２」小さい値、などに変更でき、これによりデジタルデータは値が減っていく。
【００２１】
なお、以下では、オフセットレジスター２４０に設定するオフセット値を順次変更することで出力されるアナログ信号に基づき、Ａ／Ｄ変換して生成されるデジタルデータを「ダミーデータ」とよぶ。これを用いて、サンプリングタイミングの調整を行う。
【００２２】
制御基板３００は、画像処理装置５０の主要機能を搭載したチップ（ＳｏＣ）で構成される。図示するように、制御基板３００上には、デジタルデータ処理部３１０と、クロック出力部３２０と、オフセット設定部３３０と、が設けられている。
【００２３】
クロック出力部３２０は、画像処理装置５０における動作のタイミングをとるためのクロック信号を生成する。そして、クロック出力部３２０は、生成したクロック信号を、デジタルデータ処理部３１０と、Ａ／Ｄ変換部２３０と、に供給する。以下では、デジタルデータ処理部３１０に出力するクロック信号を「内部クロック」とよび、Ａ／Ｄ変換部２３０に出力するクロック信号を「出力クロック」とよぶ。なお、出力クロックは、ハーネス等の伝送路を介して、Ａ／Ｄ変換部２３０に供給される。
【００２４】
デジタルデータ処理部３１０は、クロック出力部３２０から出力される内部クロックに同期して、Ａ／Ｄコンバーター２００から出力された画像データに対して各種補正処理を行う。例えば、デジタルデータ処理部３１０は、Ａ／Ｄコンバーター２００から出力された画像データに対し、シェーディング補正やガンマ補正を行う。
【００２５】
ここで、デジタルデータ処理部３１０は、Ａ／Ｄコンバーター２００から出力されたデジタルデータ（画像データ）に対して、画素単位で各種補正処理を行う。そのため、デジタルデータ処理部３１０は、Ａ／Ｄコンバーター２００から連続的に出力されるデジタルデータから、１画素分の画素データを正確に特定しなければならない。しかし、画像データを構成する各画素データには、画素データの区切り位置（以下では、「境界位置とよぶ」）を識別するためのデータが含まれていないため、データ内容から画素データの境界位置を特定することはできない。
【００２６】
そのため、デジタルデータ処理部３１０は、上述したダミーデータを用いて、画像データを構成する各画素データの境界位置を特定する。具体的には、デジタルデータ処理部３１０は、画像データを構成する各画素データの境界位置を特定する前に、ダミーデータの境界位置を特定しておく。そして、デジタルデータ処理部３１０は、特定したダミーデータの境界位置を基準（例えば、サンプリング開始位置）として、画像データを構成する各画素データの境界位置を特定する。なお、デジタルデータ処理部３１０が行う処理（サンプリング位置の決定処理）の詳細については後述する。
【００２７】
オフセット設定部３３０は、オフセットレジスター２４０のオフセット値を設定する。本実施形態では、オフセット設定部３３０は、Ａ／Ｄコンバーター２００でダミーデータを生成する場合、Ａ／Ｄコンバーター２００の出力が「０」でないようなオフセット値をオフセットレジスター２４０に設定する。そして、Ａ／Ｄコンバーター２００の出力が負の値（「０」以下）となるまで、オフセット値を段階的に（例えば、「１」ずつ）減らしていく。
【００２８】
本実施形態が適用された画像処理装置５０は、以上のような構成からなる。ただし、画像処理装置５０の構成はこれに限定されない。例えば、画像処理装置５０は、複合機、コピー機、などとして機能するための他の構成を有していてもよい。
【００２９】
そして、制御基板３００上に設けられる各構成要素は、１つのＡＳＩＣ（Application Specific Integrated Circuit）で構成される。また、制御基板３００上に設けられる主な構成要素は、主制御装置であるＣＰＵと、プログラム等が記憶されたＲＯＭと、メインメモリーとしてデータ等を一時的に格納するＲＡＭと、ホスト等との入出力を制御するインターフェイスと、各構成要素間の通信経路となるシステムバスと、を備えた一般的なコンピューターにより達成することもできる。
【００３０】
また、Ａ／Ｄコンバーター２００は、アナログフロントエンドＩＣ（Integrated Circuit）で構成することができる。
【００３１】
なお、オフセット部２１０、オフセットレジスター２４０、オフセット設定部３３０などは、ダミーデータを生成する目的で設けられたものではなく、アナログ信号に対してダイナミックレンジを確保するためのオフセット調整を行うために、スキャナー装置などの画像処理装置５０に一般的に設けられているものである。
【００３２】
また、上記の各構成要素は、画像処理装置５０の構成を理解容易にするために、主な処理内容に応じて分類したものである。構成要素の分類の仕方や名称によって、本願発明が制限されることはない。画像処理装置５０の構成は、処理内容に応じて、さらに多くの構成要素に分類することもできる。また、１つの構成要素がさらに多くの処理を実行するように分類することもできる。また、各構成要素の処理は、１つのハードウェアで実行されてもよいし、複数のハードウェアで実行されてもよい。
【００３３】
次に、本実施形態のクロック出力部３２０がクロック信号（内部クロック、出力クロック）を出力するタイミングと、デジタルデータ処理部３１０にデジタルデータ（画像データ、ダミーデータ）が到達するタイミングについて、図２を用いて詳細に説明する。
【００３４】
図２は、クロック出力部３２０が出力するクロック信号のタイミングチャートである。クロック出力部３２０が出力する内部クロック及び出力クロックは、図示するような、一般的なクロック信号である。デジタルデータ処理部３１０は、クロック出力部３２０から供給される内部クロックの立ち上がり、立ち下がりに同期して、各種補正処理を行うことができる。
【００３５】
また、図２には、Ａ／Ｄ変換部２３０に入力される入力クロック、Ａ／Ｄ変換部２３０が出力するデジタルデータ、及び、デジタルデータ処理部３１０に到達するデジタルデータ、のタイミングチャートも示す。Ａ／Ｄ変換部２３０は、クロック出力部３２０から出力されてＡ／Ｄ変換部２３０に入力される入力クロックの立ち上がり、立ち下がりに同期して、デジタルデータを出力する。図示する例では、Ａ／Ｄ変換部２３０は、入力クロックの２周期で、１画素データ（例えば、１６ビット）分のデジタルデータを出力している。これは、Ａ／Ｄ変換部２３０からデジタルデータ処理部３１０にデジタルデータを伝送するための伝送路の幅（バス幅Ｎ）を４ビットとする場合の例である。
【００３６】
図３は、Ａ／Ｄ変換部２３０が出力する１画素データの概略データ構造を例示する図である。図示するように、Ａ／Ｄ変換部２３０は、４ビット（ＡＤ０、ＡＤ１、ＡＤ２、ＡＤ３）ずつ、デジタルデータを４回出力することによって、１画素データをデジタルデータ処理部３１０に供給する。
【００３７】
図２に戻り、クロック出力部３２０は、内部クロックと出力クロックを、同期させて出力する。
【００３８】
そして、出力クロックは、上述したように、ハーネス等の伝送路を介して、Ａ／Ｄ変換部２３０に供給される。そのため、出力クロックがクロック出力部３２０から出力されるタイミングと、その出力クロックが入力クロックとしてＡ／Ｄ変換部２３０に到達するタイミングには、ずれ（時間差）が生じやすい。図示する例では、入力クロックの立ち上がりタイミングＴ２は、出力クロックの立ち上がりタイミングＴ１に対して遅延している（「Ｔ２−Ｔ１」時間）。
【００３９】
また、Ａ／Ｄ変換部２３０が出力するデジタルデータ（画像データ、ダミーデータ）についても、同様に、ハーネス等の伝送路を介して、デジタルデータ処理部３１０に供給される。そのため、Ａ／Ｄ変換部２３０からデジタルデータが出力されるタイミングと、そのデジタルデータがデジタルデータ処理部３１０に到達するタイミングには、ずれ（時間差）が生じやすい。
【００４０】
図示する例１、例２では、デジタルデータ（画素データの先頭ビット）がデジタルデータ処理部３１０に到達するタイミングＴ３、Ｔ３’は、Ａ／Ｄ変換部２３０からそのデジタルデータが出力されるタイミングＴ２に対して遅延している（「Ｔ３−Ｔ２」、「Ｔ３’−Ｔ２」時間）。ここで、例１は、デジタルデータの到達が遅延して、その到達タイミングＴ３と、内部クロックの変化点（立ち上がり、立ち下がり）と、が重ならない場合の例である。例２は、デジタルデータの到達が遅延することにより、その到達タイミングＴ３’と、内部クロックの変化点と、が重なってしまう場合の例である。
【００４１】
以上より、内部クロックがデジタルデータ処理部３１０に到達するタイミングＴ１に対して、デジタルデータの到達タイミングＴ３、Ｔ３’が大きく遅延してしまう場合がある（「Ｔ３−Ｔ１」、「Ｔ３’−Ｔ１」時間）。
【００４２】
このようなずれが生じると、デジタルデータ処理部３１０においてＴ１のタイミングで受け付けたビットは、画素データの境界位置（例えば、先頭位置）のビットではなくなる。そのため、デジタルデータ処理部３１０は、画素データの境界位置を特定できなくなる。
【００４３】
なお、例１に示す例の場合には、デジタルデータ処理部３１０は、内部クロックに同期して画像データのサンプリングを正しく行うことができる。一方、例２に示す例の場合には、デジタルデータ処理部３１０は、内部クロックに同期して画像データのサンプリングを正しく行えないため、内部クロックと所定の調整量（例えば、１／４クロック）Ｄずらしたタイミングでサンプリングを行う。
【００４４】
図４は、デジタルデータ処理部３１０にデジタルデータ（境界位置のビット）が到達するタイミングと、デジタルデータの内容（輝度値）を示す図である。
【００４５】
図示するように、内部クロックに基づくタイミングＴ１で受け付けたビットを画素データの境界位置（先頭ビット）とし、所定ビット幅（１６ビット）で区切って１画素データ分の画像データを認識しようとすると（点線の矢印で示す範囲）、画像データの伝送に遅延が生じた場合には、誤った範囲を１画素データ分として認識してしまう。
【００４６】
しかし、本実施形態では、Ａ／Ｄ変換部２３０に対して、画像データの出力前に、所定値ずつ異なる複数のダミーデータを出力させる。そのため、デジタルデータ処理部３１０は、ダミーデータの変化量を識別することによって、１画素データ分のダミーデータを、正しく認識することができる。
【００４７】
１画素分のダミーデータを正しく認識できれば、デジタルデータ処理部３１０は、ダミーデータに続いて出力される画像データについても、１画素データ分を正しく認識することができる。これにより、デジタルデータ処理部３１０は、画像データ（境界位置のビット）が予定されていたタイミングとずれて（遅延して）到達する場合であっても、画像データに対して各種補正処理を画素単位で行うことができる。
【００４８】
＜サンプリング位置の決定処理＞
次に、本実施形態の画像処理装置５０の特徴的な動作について説明する。図５は、デジタルデータ処理部３１０が行う「サンプリング位置の決定処理」を説明するためのフローチャートである。
【００４９】
デジタルデータ処理部３１０は、例えば、ユーザーからの指示を受け付けて、サンプリング位置の決定処理を開始する。
【００５０】
サンプリング位置の決定処理を開始してから、まず、デジタルデータ処理部３１０は、画像データ（ダミーデータを含む）のサンプリングタイミングについてデフォルトの設定を行う（ステップＳ１０１）。具体的には、デジタルデータ処理部３１０は、クロック出力部３２０から供給される内部クロックの変化点（立ち上がり、立ち下がり）に同期して、画像データのサンプリングを行うようにサンプリングタイミングを決定する。
【００５１】
次に、オフセット設定部３３０は、サンプリングタイミング調整のための初期オフセット値設定を行う（ステップＳ１０２）。具体的には、オフセット設定部３３０は、Ａ／Ｄコンバーター２００のオフセットレジスター２４０に、Ａ／Ｄコンバーター２００の出力デジタルデータが「０」にならないような設定値を設定する（ただし、本実施形態で、例えば、オフセットレジスター２４０に「０」を設定した場合に、光源オフ時の出力は４．２程度となるものとする）。
【００５２】
そして、オフセット部２１０は、イメージセンサー１００から供給される読取信号と、オフセットレジスター２４０から出力されるオフセット信号と、の差分信号を、増幅部２２０に出力する。なお、本フローの処理中においては、イメージセンサー１００からは光源オフ時の読取信号が供給される。すなわち、イメージセンサー１００からはおよそ一定の輝度値（例えば「４．２」）を示す読取信号が連続して供給される。
【００５３】
増幅部２２０は、オフセット部２１０から出力される差分信号（読取信号）を所定の増幅率で増幅し、Ａ／Ｄ変換部２３０に出力する。
【００５４】
次に、Ａ／Ｄ変換部２３０は、増幅部２２０から出力された読取信号を、デジタルデータに変換（量子化）してダミーデータを生成する。
【００５５】
そして、Ａ／Ｄ変換部２３０は、制御基板３００上のクロック出力部３２０からのクロック信号（入力クロック）に同期して、生成したダミーデータをデジタルデータ処理部３１０に出力する。
【００５６】
ここで、デジタルデータ処理部３１０は、ダミーデータの読み取りを行う（ステップＳ１０３）。具体的には、デジタルデータ処理部３１０は、Ａ／Ｄ変換部２３０から出力されたダミーデータを、ステップＳ１０１又は後述するステップＳ１０９で決定したサンプリングタイミングに同期して所定ビットＮ（例えば４ビット）ずつ受け付け（取得し）、順次、バッファー等の記憶装置に保存する（１つのオフセット値につき少なくとも２画素分のダミーデータを保存する）。
【００５７】
ただし、図２などに示したように、内部クロックの変化点Ｔ１に対して、ダミーデータの到達タイミングＴ３、Ｔ３’が遅延する場合がある。
【００５８】
図６は、ダミーデータの到達タイミングが遅延して、その到達タイミングと内部クロックの変化点が重ならない場合の例（例１）を示す。
【００５９】
図示するパターン１のように、Ｔ１に対して、先頭ビット（画素データ）の到達タイミングＴ３が、（２ｋ＋１／２）クロック以上、（２ｋ＋１）クロック未満で遅延する場合がある。この場合、タイミングＴ１でサンプリングしたビット（４ビット）を画素データの先頭ビットとして認識すると、本来の位置と（２Ｎ＝８）ビットずれてしまう。ただし、ｋは整数であり、以下、同様とする。
【００６０】
また、図示するパターン２のように、Ｔ１に対して、先頭ビット（画素データ）の到達タイミングＴ４が、（２ｋ＋１）クロック以上、（２ｋ＋３／２）クロック未満で遅延する場合がある。この場合、タイミングＴ１でサンプリングしたビット（４ビット）を画素データの先頭ビットとして認識すると、本来の位置と（３Ｎ＝１２）ビットずれてしまう。
【００６１】
また、図示するパターン３のように、Ｔ１に対して、先頭ビット（画素データ）の到達タイミングＴ５が、（２ｋ＋３／２）クロック以上、（２ｋ＋２）クロック未満で遅延する場合がある。この場合、タイミングＴ１でサンプリングしたビット（４ビット）を画素データの先頭ビットとして認識すれば、本来の位置と一致する。
【００６２】
また、図示するパターン４のように、Ｔ１に対して、先頭ビット（画素データ）の到達タイミングＴ６が、（２ｋ）クロック以上、（２ｋ＋１／２）クロック未満で遅延する場合がある。この場合、タイミングＴ１でサンプリングしたビット（４ビット）を画素データの先頭ビットとして認識すると、本来の位置と（Ｎ＝４）ビットずれてしまう。
【００６３】
そして、図７は、ダミーデータの到達タイミングが遅延することにより、その到達タイミングと内部クロックの変化点が重なってしまう場合の例（例２）を示す。
【００６４】
この場合には、上述したように、ジタルデータ処理部３１０は、内部クロックと所定の調整量（例えば、１／４クロック）ＤずらしたタイミングＴ１’でサンプリングを行う。
【００６５】
図示するパターン５のように、Ｔ１’に対して、先頭ビット（画素データ）の到達タイミングＴ５が、（２ｋ＋１／２）クロック以上、（２ｋ＋１）クロック未満で遅延する場合がある。この場合、タイミングＴ１’でサンプリングしたビット（４ビット）を画素データの先頭ビットとして認識すると、本来の位置と（２Ｎ＝８）ビットずれてしまう。
【００６６】
また、図示するパターン６のように、Ｔ１’に対して、先頭ビット（画素データ）の到達タイミングＴ４が、（２ｋ＋１）クロック以上、（２ｋ＋３／２）クロック未満で遅延する場合がある。この場合、タイミングＴ１’でサンプリングしたビット（４ビット）を画素データの先頭ビットとして認識すると、本来の位置と（３Ｎ＝１２）ビットずれてしまう。
【００６７】
また、図示するパターン７のように、Ｔ１’に対して、先頭ビット（画素データ）の到達タイミングＴ５が、（２ｋ＋３／２）クロック以上、（２ｋ＋２）クロック未満で遅延する場合がある。この場合、タイミングＴ１’でサンプリングしたビット（４ビット）を画素データの先頭ビットとして認識すれば、本来の位置と一致する。
【００６８】
また、図示するパターン８のように、Ｔ１’に対して、先頭ビット（画素データ）の到達タイミングＴ６が、（２ｋ）クロック以上、（２ｋ＋１／２）クロック未満で遅延する場合がある。この場合、タイミングＴ１’でサンプリングしたビット（４ビット）を画素データの先頭ビットとして認識すると、本来の位置と（Ｎ＝４）ビットずれてしまう。
【００６９】
図５に戻り、デジタルデータ処理部３１０は、ステップＳ１０３で読み取ったダミーデータについて、画素データの境界位置（境目）を探索可能か否か判定する（ステップＳ１０４）。具体的には、デジタルデータ処理部３１０は、ステップＳ１０３で記憶装置に最後に保存したダミーデータ（後述する図８の最終レコード）を読み出し、全ビットが「０」であるか否か判定する。デジタルデータ処理部３１０は、全ビットが「０」である場合には、画素データの境界位置を探索するために必要なダミーデータを全て読み取り済みであるので、画素データの境界位置を探索可能と判定する。一方、全ビットが「０」ではない場合には、画素データの境界位置を探索するために必要なダミーデータが不足しているため、画素データの境界位置を探索不可能と判定する。
【００７０】
そして、デジタルデータ処理部３１０は、画素データの境界位置を探索可能と判定した場合には（ステップＳ１０４；Ｙｅｓ）、処理をステップＳ１０５に移行する。一方、画素データの境界位置を探索不可能と判定した場合には（ステップＳ１０４；Ｎｏ）、処理をステップＳ１０６に移行する。
【００７１】
ステップＳ１０６に処理が移行すると、オフセット設定部３３０は、オフセットレジスター２４０に設定されているオフセット値を変更する（ステップＳ１０６）。具体的には、オフセット設定部３３０は、Ａ／Ｄコンバーター２００のオフセットレジスター２４０に、オフセット値を変更する要求を通知する。そして、オフセットレジスター２４０は、当該要求が通知されると、その時点で格納（設定）されているオフセット値よりも所定値（例えば「１」）小さいオフセット値を記憶する。そして、オフセットレジスター２４０は、変更されたオフセット値に相当する電圧（オフセット信号）を、オフセット部２１０に出力する。
【００７２】
そうすると、デジタルデータ処理部３１０には、変更されたオフセット値でオフセット調整されたダミーデータが到達するようになる。
【００７３】
そして、デジタルデータ処理部３１０及びオフセット設定部３３０は、画素データの境界位置（境目）が探索可能になるまで、ステップＳ１０３、Ｓ１０４、Ｓ１０６の処理を繰り返す。
【００７４】
図８は、ステップＳ１０３において記憶装置に保存されるダミーデータの概略データ個構造を示す図である。ただし、図８は、上述したパターン１の場合に保存されるダミーデータの例である。
【００７５】
図示するように、オフセット値ごとに、読み取ったダミーデータが記憶装置には保存される。そして、一つのレコードには、同一のオフセット値で連続して読み取った各画素データが保存される。同レコード内における各画素データの上位数ビットはおよそ一定の値となる。なぜなら、光源オフ時において、イメージセンサー１００からオフセット部２１０に供給される読取信号は、およそ一定の値となっているからである。また、下位数ビットはノイズなどの影響によりランダムな値となる。例えば、オフセット値が「−２」の場合の例で説明すると、上位８ビット（整数部分）が「００００００１０」の一定値（図には１６進数「０」「２」で示している）となり、下位８ビット（小数部分）がランダムな値（図には「＃＃＃＃」で示している）となる。そして、ステップＳ１０６におけるオフセット値の変更に伴い、各レコードには、所定値（図示する例では「１」）ずつ変更されたオフセット値ごとの画素データが保存される。図示するように、各レコードの画素データの値は、オフセット値の変化量に応じて変化する。例えば、１番目の画素データの値について説明すると、オフセット値が「１」ずつ減らされると、画素データの値もおおよそ「１」ずつ減ることになる。
【００７６】
図５に戻り、画素データの境界位置（境目）が探索可能となった後、処理がステップＳ１０５に移行すると、デジタルデータ処理部３１０は、画素データの境界位置を探索する（ステップＳ１０５）。
【００７７】
具体的には、デジタルデータ処理部３１０は、まず、記憶装置から、図８に示すようなダミーデータを読み出す。そして、最初に、タイミングＴ１（或いはＴ１’）でサンプリングしたビット（４ビット）を先頭ビットとし、ダミーデータを所定ビット幅（１６ビット）で区切る。すなわち、図８に示す例（パターン１のようにダミーデータが遅延している場合）では、図示する矢印範囲（第１の区切り）のデータを画素データとして特定する。
【００７８】
次に、デジタルデータ処理部３１０は、特定した画素データについて、オフセット値の変化量と、画素データの変化量を比較する。
【００７９】
ここで、デジタルデータ処理部３１０は、オフセット値の変化量に応じて画素データが変化していれば、最初に特定した画素データ（第１の区切り）が、本来の画素データ（図示する「１番目の画素データ」）であると判定する。すなわち、デジタルデータ処理部３１０は、オフセット値の変化量と画素データの変化量が所定の関係性を満たす場合（例えば、ほぼ一致している場合や、ほぼ比例関係にある場合）に、画素データの境界位置を正しく特定できていると判定する。
【００８０】
一方、デジタルデータ処理部３１０は、オフセット値の変化量に応じて画素データが変化していなければ、最初に特定した画素データ（第１の区切り）は、本来の画素データ（図示する「１番目の画素データ」）ではないと判定する。図８に示す例で説明すると、オフセット値が「１」ずつ減るのに対し、最初に特定したデータ（第１の区切り）の値は、ランダムに変化する。従って、図８に示す例では、最初に特定したデータ（第１の区切り）は、本来の画素データではないと判定される。
【００８１】
最初に特定した画素データ（第１の区切り）が、本来の画素データ（画素単位）ではない場合には、デジタルデータ処理部３１０は、タイミングＴ１（或いはＴ１’）の次にサンプリングしたビット（４ビット）を先頭ビットとし、上記と同様にダミーデータを所定ビット幅（１６ビット）で区切る。すなわち、図８に示す例では、図示する矢印範囲（第２の区切り）のデータを画素データとして特定する。
【００８２】
そして、上記と同様に、デジタルデータ処理部３１０は、特定した画素データについて、オフセット値の変化量と、画素データの変化量を比較する。
【００８３】
デジタルデータ処理部３１０は、以上のような処理、すなわち、特定する画素データを所定ビット数Ｎ（例えば４ビット）単位でずらしていき、オフセット値の変化量と画素データの変化量を比較する処理を、両変化量が所定の関係性を満たす（例えば、ほぼ一致する）まで繰り返す。
【００８４】
これにより、デジタルデータ処理部３１０は、ダミーデータの遅延量（パターン１からパターン４の場合）によらず、画素データの正しい境界位置を特定できる。図８に示す例では、図示する矢印範囲（第３の区切り）のデータを画素データとして特定したときに、オフセット値の変化量「１」に対して、画素データの変化量はほぼ「１」となるため、第３の区切りのデータが本来の画素データと特定できる。
【００８５】
なお、図８に示す例において、第２の区切りのデータを画素データとして特定した場合には、オフセット値の変化量「１」に対して、画素データの変化量はランダムとなる。また、第４の区切りのデータを画素データとして特定した場合には、オフセット値の変化量「１」に対して、画素データの変化量はほぼ「１０」となる。
【００８６】
そして、デジタルデータ処理部３１０は、画素データの正しい境界位置を特定できた場合には（ステップＳ１０７；Ｙｅｓ）、本フローを終了する。一方、ステップＳ１０５において、特定する画素データをずらしても、画素データの正しい境界位置を特定できなかった場合には（ステップＳ１０７；Ｎｏ）、デジタルデータの到達タイミング（例えば、Ｔ３’）と、内部クロックの変化点と、が重なっている可能性があるため（図２に示す例２の遅延）、処理をステップＳ１０８に移行する。
【００８７】
ステップＳ１０８に処理が移行すると、デジタルデータ処理部３１０は、ステップＳ１０８に処理が移行した回数が、所定回数（例えば２回）に到達したか否か判定する（ステップＳ１０８）。所定回数に到達していると判定した場合には（ステップＳ１０８；Ｙｅｓ）、デジタルデータ処理部３１０は、エラーとみなし異常終了する。一方、所定回数に到達していないと判定した場合には（ステップＳ１０８；Ｎｏ）、処理をステップＳ１０９に移行する。
【００８８】
処理がステップＳ１０９に移行すると、デジタルデータ処理部３１０は、サンプリングタイミングを変更する（ステップＳ１０９）。具体的には、デジタルデータ処理部３１０は、内部クロックと所定の調整量（例えば、１／４クロック）Ｄ遅れたタイミングでサンプリングを行うように、サンプリングタイミングを変更する。
【００８９】
サンプリングタイミングを変更後、デジタルデータ処理部３１０は、処理をステップＳ１０２に戻し、上述したステップＳ１０２からＳ１０７までの処理を行う。これにより、デジタルデータ処理部３１０は、デジタルデータの到達タイミングと、内部クロックの変化点と、が重なっている場合でも、ダミーデータの遅延量（パターン５からパターン８の場合）によらず、画素データの境界位置を正しく特定できる。
【００９０】
そして、デジタルデータ処理部３１０は、上記フローで特定（決定）したダミーデータの境界位置（例えば、パターン１の場合では、サンプリング開始位置Ｔ３）を基準にサンプリングを続けることにより、ダミーデータの後に続いて到達する画像データについても、画素単位で正しくサンプリングできるようになる。
【００９１】
なお、本発明は、上記実施形態に限定されず、種々の変形、応用が可能である。
【００９２】
例えば、上記実施形態では、Ａ／Ｄ変換部２３０からデジタルデータ処理部３１０にダミーデータを伝送するバス幅Ｎを４ビットとして説明している。しかし、本発明は、これに限定されない。
【００９３】
例えば、バス幅Ｎを１ビットとする場合、Ａ／Ｄ変換部２３０は、１ビットずつ、デジタルデータを１６回出力することによって、１画素データをデジタルデータ処理部３１０に供給する。
【００９４】
この場合、デジタルデータ処理部３１０は、上記のステップＳ１０３において、ダミーデータの読み取りを１ビット単位で行う。そして、上記のステップＳ１０５では、特定する画素データを１ビット単位でずらしていき、オフセット値の変化量と画素データの変化量を比較する処理を、両変化量が所定の関係性を満たす（例えば、ほぼ一致する）まで繰り返す。これにより、デジタルデータ処理部３１０は、バス幅Ｎによらず、画素データの境界位置を特定できる。
【符号の説明】
【００９５】
５０・・・画像処理装置、１００・・・イメージセンサー、２００・・・Ａ／Ｄコンバーター、２１０・・・オフセット部、２２０・・・増幅部、２３０・・・Ａ／Ｄ変換部、２４０・・・オフセットレジスター、３００・・・制御基板、３１０・・・デジタルデータ処理部、３２０・・・クロック出力部、３３０・・・オフセット設定部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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