(57)【要約】【課題】コンタクトの位置ずれが回路の特性に与える影響を低減した半導体装置を提供する。【解決手段】この半導体装置は、半導体層１０に設けられた素子分離膜２０と、素子分離膜２０により区画された素子形成領域と、素子形成領域上及び素子分離膜２０上を延伸しているゲート配線１４０と、ゲート配線１４０の側壁に形成されたサイドウォール１５０と、素子分離膜２０上に位置するゲート配線１４０に接続するコンタクト２００とを備える。ゲート配線１４０の側壁は、少なくとも上部においてコンタクト２００に接触してる領域１４４を有する。【選択図】図１
2010118410.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に設けられた素子分離膜と、
前記素子分離膜により区画された素子形成領域と、
前記素子形成領域上及び前記素子分離膜上を延伸しているゲート配線と、
前記ゲート配線の側壁に形成されたサイドウォールと、
前記素子分離膜上に位置する前記ゲート配線に接続するコンタクトと、
を備え、
前記ゲート配線の前記側壁は、少なくとも上部において前記コンタクトに接触している領域を有する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記領域の高さは、前記ゲート配線の高さの１／５以上である半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記領域の高さは１０ｎｍ以上である半導体装置。
【請求項４】
請求項１〜３のいずれか一つに記載の半導体装置において、
前記ゲート配線は、前記領域の少なくとも一部及び上面にシリサイド層を有する半導体装置。
【請求項５】
請求項１〜３のいずれか一つに記載の半導体装置において、
前記ゲート配線は、前記領域が金属である半導体装置。
【請求項６】
請求項１〜５のいずれか一つに記載の半導体装置において、
前記ゲート配線は、前記コンタクトと接続する部分の幅が、前記素子形成領域上に位置している部分の幅と等しい半導体装置。
【請求項７】
請求項１〜６のいずれか一つに記載の半導体装置において、
前記コンタクトの断面形状は楕円形であり、この楕円の長軸が、前記ゲート配線の幅方向に対して傾いている半導体装置。
【請求項８】
請求項１〜７のいずれか一つに記載の半導体装置において、
前記コンタクトは、直径が前記ゲート配線の幅より大きい半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記ゲート配線は、前記コンタクトと接続する部分で分断しており、この分断長さは、前記ゲート配線の幅より小さく、
前記コンタクトは、前記ゲート配線の分断部分を埋めている半導体装置。
【請求項１０】
請求項１〜９のいずれか一つに記載の半導体装置において、
前記ゲート配線が前記コンタクトと接続している部分における前記サイドウォールの高さは、前記素子形成領域上に位置する前記サイドウォールの高さより低い半導体装置。
【請求項１１】
請求項１〜９のいずれか一つに記載の半導体装置において、
前記ゲート配線が前記コンタクトと接続している部分における前記サイドウォールの高さは、前記素子形成領域上に位置する前記サイドウォールの高さと等しい半導体装置。
【請求項１２】
請求項１〜１０のいずれか一つに記載の半導体装置において、
前記ゲート配線は、前記コンタクトと接続している部分に、前記ゲート配線と交わる方向に延伸する補助パターンを有し、
前記補助パターンの幅は、前記コンタクトの直径より狭い半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート配線とコンタクトの位置ずれが回路の特性に与える影響を低減し、小型化された半導体装置に関する。
【背景技術】
【０００２】
図２２は、従来の半導体装置の構成を説明するための平面図である。この半導体装置において、素子形成領域にはトランジスタが形成されている。トランジスタはソース及びドレインとなる２つの拡散層５２０及びゲート配線５４０を備えている。素子形成領域は素子分離膜で区画されており、ゲート配線５４０は、素子形成領域上及び素子分離膜上を延伸している。２つの拡散層５２０にはそれぞれコンタクト５７０が接続しており、ゲート配線５４０にはコンタクト５６０が接続している。コンタクト５６０は、素子分離膜上でゲート配線５４０に接続している。
【０００３】
近年は半導体装置の小型化が進んでおり、ゲート配線５４０の幅がコンタクト５６０の直径より小さくなってきている。このような場合、コンタクト５６０，５７０に位置ずれが生じると、コンタクト５７０とゲート配線５４０の接触面積が少なくなり、コンタクト抵抗が増大する。これを抑制するためには、ゲート配線５４０のうちコンタクト５６０が接続するコンタクト領域５４４を、他の部分と比べて幅広にする必要があった。
【０００４】
しかしこのようにすると、コンタクト領域５４４の周囲５４２もコンタクト領域５４４に引きずられる形でなだらかに幅広になってしまう。この周囲５４２が拡散層５２０上に乗ってしまうと、トランジスタを含む回路の特性が変化してしまう。これを防止するためには、トランジスタとコンタクト領域５４４の距離を一定以上確保する必要があった。
【０００５】
また、特許文献１には、以下の半導体装置の製造方法が開示されている。まず半導体基板の所定領域の上にゲート絶縁膜を形成し、ゲート絶縁膜の上にゲート電極を形成する。次いで、所定領域の平面視におけるゲート電極の両側に位置する部分にそれぞれソース領域及びドレイン領域を形成し、所定領域のうちのソース領域及びドレイン領域を除く領域からなるボディ領域とゲート電極とを電気的に接続するコンタクトを形成する。ここでコンタクトのゲート電極への接続部分を、平面視においてゲート電極に交差するように形成する。
【特許文献１】再公表２００３−０９８６９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記したように、ゲート配線のうちコンタクトが接続するコンタクト領域を他の部分と比べて幅広にすると、コンタクト領域の周囲もなだらかに幅広になってしまう。このため、トランジスタとコンタクト領域の距離を一定以上確保する必要が出てくる。このため、半導体装置を小型化するためには、コンタクト領域を幅広にせずに、コンタクトの位置ずれが回路特性に与える影響を小さくするのが好ましい。
【課題を解決するための手段】
【０００７】
本発明によれば、半導体層に設けられた素子分離膜と、
前記素子分離膜により区画された素子形成領域と、
前記素子形成領域上及び前記素子分離膜上を延伸しているゲート配線と、
前記ゲート配線の側壁に形成されたサイドウォールと、
前記素子分離膜上に位置する前記ゲート配線に接続するコンタクトと、
を備え、
前記ゲート配線の前記側壁は、少なくとも上部において前記コンタクトに接触している領域を有する半導体装置が提供される。
【０００８】
本発明によれば、コンタクトの直径がゲート配線の幅より大きい場合、コンタクトはゲート配線の上面及び側壁の少なくとも上部それぞれと接触するため、コンタクトとゲート配線の接続抵抗を小さくできる。また、コンタクトの直径がゲート配線の幅以下である場合、コンタクトの位置ずれが生じても、ゲート配線の側壁の少なくとも上部の領域とコンタクトが接触するため、コンタクトとゲート配線の接続抵抗が大きくなることを抑制できる。従って、ゲート配線のうちコンタクトと接触する領域を太くする必要が無く、かつコンタクトに位置ずれが生じても接続抵抗が基準値より大きくなることが抑制される。その結果、半導体装置を小型化しつつ、コンタクトの位置ずれが回路特性に与える影響を小さくできる。
【発明の効果】
【０００９】
本発明によれば、ゲート配線のうちコンタクトと接触する領域を太くする必要が無く、かつコンタクトに位置ずれが生じても接続抵抗が基準値より大きくなることが抑制される。その結果、半導体装置を小型化しつつ、コンタクトの位置ずれが回路特性に与える影響を小さくできる。
【発明を実施するための最良の形態】
【００１０】
以下、実施形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。図１は、第１の実施形態にかかる半導体装置の構成を示す断面図であり、図２は図１に示した半導体装置の平面図である。図１（ａ）は図２のＡ−Ａ´断面を示しており、図１（ｂ）は図２のＢ−Ｂ´断面を示している。
【００１１】
この半導体装置は、素子形成領域１７４、素子分離膜２０、ゲート配線１４０、サイドウォール１５０、及びコンタクト２００を備える。素子分離膜２０は、半導体層１０に設けられている。素子形成領域１７４は、素子分離膜２０によって区画されている。ゲート配線１４０は、素子形成領域１７４上及び素子分離膜２０上を延伸している。サイドウォール１５０は、ゲート配線１４０の側壁に形成されている。コンタクト２００は、ゲート配線１４０のうち素子分離膜２０上に位置する部分と接続している。そしてゲート配線１４０は、コンタクト２００と接続する部分の側面（側壁）の上部に、サイドウォール１５０に被覆されていない領域１４４を有している。そして領域１４４において、コンタクト２０と接触している。
【００１２】
このため、本図に示すように、ゲート配線１４０の上面を含む水平面においてコンタクト２００の直径がゲート配線１４０の幅より大きい場合、コンタクト２００はゲート配線１４０の上面及び領域１４４それぞれと接触する。このため、コンタクト２００とゲート配線１４０の接触面積が大きくなり、コンタクト２００とゲート配線１４０の接続抵抗を小さくすることができる。従って、コンタクト２００に位置ずれが生じても接続抵抗が基準値より大きくなることが抑制され、その結果、コンタクト２００の位置ずれが回路特性に与える影響を小さくできる。
【００１３】
また、コンタクト２００の直径がゲート配線１４０の幅以下であっても、コンタクト２００が位置ずれによりゲート配線１４０からはみ出したときには、ゲート配線１４０の領域１４４とコンタクト２００が接触する。このため、コンタクト２００とゲート配線１４０の接続抵抗が大きくなることを抑制できる。従って、コンタクト２００に位置ずれが生じても接続抵抗が基準値より大きくなることが抑制され、その結果、コンタクト２００の位置ずれが回路特性に与える影響を小さくできる。
【００１４】
このため、ゲート配線１４０を直線にして、コンタクト２００と接続する部分の幅を、素子形成領域１７４上に位置している部分の幅と等しくすることができる。従って、隣り合う素子形成領域１７４の間隔を狭くすることができ、その結果、素子の集積度を上げることができる。
【００１５】
領域１４４の高さは、ゲート配線１４０の高さの１／５以上であるのが好ましい。また領域１４４の高さは、１０ｎｍ以上であるのが好ましく、特に２０ｎｍ以上であるのが好ましい。またサイドウォール１５０の高さは、ゲート配線１４０のすべての部分で等しい。詳細には、ゲート配線１４０がコンタクト２００と接続している部分におけるサイドウォール１５０の高さは、素子形成領域１７４上に位置するサイドウォール１５０の高さと等しい。
【００１６】
ゲート配線１４０は、ポリシリコン層１４６と、その上に設けられたシリサイド層１４２から構成されている。シリサイド層１４２は、ゲート配線１４０の側面の一部の領域１４４、及び上面それぞれでサイドウォール１５０に被覆されておらず、これらの部分それぞれでコンタクト２００に接続（接触）している。このようにすると、コンタクト２００とゲート配線１４０の接続抵抗をさらに小さくすることができる。シリサイド層１４２は、側面の全面が領域１４４となっているのが好ましいが、一部が領域１４４となっている形態であってもよい。
【００１７】
また素子形成領域１７４に位置する半導体層１０には、トランジスタのソース及びドレインとなる２つの不純物拡散層１７０が形成されている。２つの不純物拡散層１７０は、半導体層１０のうちゲート配線１４０の下方に位置するチャネル形成領域を介して、互いに対向している。不純物拡散層１７０の表層には、シリサイド層１７２が形成されている。不純物拡散層１７０は、シリサイド層１７２を介してコンタクト２１０と接続している。コンタクト２００，２１０の断面形状は略円形である。
【００１８】
またゲート配線１４０の下にはゲート絶縁膜１３０が形成されている。ゲート絶縁膜１３０は、酸化シリコンより比誘電率が高い材料から構成される高誘電率膜であってもよいし、酸化シリコン膜であってもよいし、酸化シリコン膜の上に高誘電率膜を形成した積層構造であっても良い。高誘電率膜は、例えばHfSiON膜又はZrSiON膜など、Ｈｆ、Ｚｒ、およびランタノイド元素からなる群から選択される一または二以上の元素、ならびにＮ（窒素）を含むシリケート膜である。
【００１９】
次に、図３、図４、図５、及び図１の断面図を用いて、図１及び図２に示した半導体装置の製造方法を説明する。各図において(ａ)は図２のＡ−Ａ´断面に相当しており、（ｂ）は図２のＢ−Ｂ´断面に相当している。
【００２０】
まず図３に示すように、半導体層１０に素子分離膜２０を形成する。半導体層１０は半導体基板であってもよいし、ＳＯＩ基板の半導体層であってもよい。素子分離膜２０は、例えばシャロートレンチ構造を有する。
【００２１】
ついで、半導体層１０上にゲート絶縁膜１３０及びゲート配線１４０を形成し、さらにサイドウォール１５０を形成する。この状態において、ゲート配線１４０にはシリサイド層１４２が形成されていない。ゲート配線１４０を形成した後、サイドウォール１５０を形成する前に、ソース及びドレインのエクステンション領域をイオン注入法により形成してもよい。
【００２２】
ついで、図４の各図に示すように、サイドウォール１５０をエッチバックする。これにより、サイドウォール１５０は小さくなり、ゲート配線１４０の２つの側面それぞれの上部に、サイドウォール１５０に被覆されていない領域１４４が形成される。このエッチバック工程は、サイドウォールを形成するためのエッチバック工程と一体で行ってもよい。またエッチバックは、たとえばドライエッチングにより行われるが、ウェットエッチングにより行われてもよい。
【００２３】
その後、図５の各図に示すように、イオン注入法により不純物拡散層１７０を、例えば自己整合的に形成する。
【００２４】
その後、図１に示すように、シリコンが露出している領域のうちシリサイドを形成すべきでない領域をシリサイドブロック膜（図示せず）で覆った後、Ｎｉ、Ｃｏ等の金属膜を気相法により形成し、さらに熱処理を行う。これにより、ニッケルシリサイド、コバルトシリサイド等のシリサイド層１４２，１７２が形成される。その後、シリサイド化していない金属膜及びシリサイドブロック膜を除去する。
【００２５】
ついで、層間絶縁膜（図示せず）及び接続孔を形成し、接続孔に導電膜（例えばタングステン膜）を埋め込む。これにより、コンタクト２００，２１０が形成される。
【００２６】
以上、第１の実施形態によれば、ゲート配線１４０は、コンタクト２００と接続する部分の側面の上部に、サイドウォール１５０に被覆されていない領域１４４を有している。このため、ゲート配線１４０の上面を含む水平面においてコンタクト２００の直径がゲート配線１４０の幅より大きい場合、コンタクト２００とゲート配線１４０の接触面積が大きくなり、コンタクト２００とゲート配線１４０の接続抵抗を小さくすることができる。従って、コンタクト２００の位置ずれが回路特性に与える影響を小さくできる。
【００２７】
このため、ゲート配線１４０を直線にして、コンタクトと接続する部分の幅を、素子形成領域１７４上に位置している部分の幅と略等しくして、隣り合う素子形成領域１７４の間隔を狭くすることができる。これにより、半導体装置を小型化できる。
【００２８】
また、ゲート配線１４０が有するシリサイド層１４２は、ゲート配線１４０の側面のうち領域１４４の少なくとも一部、及び上面それぞれにおいてコンタクト２００に接触している。このため、コンタクト２００とゲート配線１４０の接続抵抗をさらに小さくすることができる。
【００２９】
図６は、第２の実施形態にかかる半導体装置の断面図である。本図は第１の実施形態における図１に相当しており、（ａ）が第１の実施形態における図２のＡ−Ａ´断面図に相当しており、（ｂ）が図２のＢ−Ｂ´断面に相当している。この半導体装置は、素子形成領域１７４に位置するサイドウォール１５０が、コンタクト２００とゲート配線１４０が接続する領域におけるサイドウォール１５０より高く、ゲート配線１４０の側面の略全面を覆っている点を除いて、第１の実施形態と同様である。すなわち素子形成領域に位置するゲート配線１４０には、領域１４４が形成されていない。
【００３０】
図７は、図６に示した半導体装置を製造する方法を説明するための断面図であり、（ａ）が図２のＡ−Ａ´断面図に相当しており、（ｂ）が図２のＢ−Ｂ´断面に相当している。この半導体装置の製造方法は、サイドウォール１５０を低くして領域１４４を形成する工程において、素子形成領域１７４に位置するゲート配線１４０及びサイドウォール１５０をレジスト等のマスク膜５０で覆う点を除いて、第１の実施形態において図１及び図３〜図５を用いて説明した方法と同様である。以下、説明を省略する。
【００３１】
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、素子形成領域に位置するサイドウォール１５０は、コンタクト２００とゲート配線１４０が接続する領域におけるサイドウォール１５０より高く、領域１４４を形成しない場合と略同じ形状である。このため、製造条件を変更しなくても、トランジスタの特性を、領域１４４を形成しない場合の特性と略同じにすることができる。
【００３２】
図８は、第３の実施形態にかかる半導体装置の断面図である。本図は、第２の実施形態における図６に相当している。詳細には、図８（ａ）は第１の実施形態の図２のＡ−Ａ´断面図に相当しており、図８（ｂ）は図２のＢ−Ｂ´断面に相当している。この半導体装置は、コンタクト２００とゲート配線１４０が接続する領域においてサイドウォール１５０が除去されている点を除いて、第２の実施形態と同様である。また本実施形態における半導体装置の製造方法は、第２の実施形態にかかる半導体装置の製造方法と略同様である。
【００３３】
本実施形態によっても、第２の実施形態と同様の効果を得ることができる。またゲート配線１４０の側面の略すべてがコンタクトと接触するため、コンタクト２００とゲート配線１４０の接続抵抗をさらに小さくすることができる。
【００３４】
図９は、第４の実施形態にかかる半導体装置の断面図である。本図は、第１の実施形態における図１に相当している。詳細には、図９（ａ）は図２のＡ−Ａ´断面図に相当しており、図９（ｂ）は図２のＢ−Ｂ´断面に相当している。この半導体装置は、サイドウォール１５０がサイドウォール本体１５４及び下地膜１５２から形成されている点、サイドウォール本体１５４は除去されずに下地膜１５２の上部が除去されることにより領域１４４が形成されている点、及び下地膜１５２が除去された空間にコンタクト２００が入り込んだノッチ形状を有する点を除いて、第１の実施形態と同様の構成である。下地膜１５２は、サイドウォール本体１５４とゲート配線１４０並びに半導体層１０又は素子分離膜２０の間に位置している。下地膜１５２の厚さは、例えば５ｎｍ以上２０ｎｍ以下である。
【００３５】
図１０の各図は、図９に示した半導体装置の製造方法を説明するための断面図である。各図は、第１の実施形態の図２のＢ−Ｂ´断面に相当している。この半導体装置の製造方法は、ゲート配線１４０を形成する工程までは第１の実施形態と同様であるため、説明を省略する。
【００３６】
図１０（ａ）に示すように、ゲート配線１４０を形成した後、下地膜１５２及びサイドウォール本体１５４を形成する。ついで、不純物拡散層１７０及びシリサイド層１４２，１７２を形成する。
【００３７】
ついで、素子形成領域のトランジスタ上、ゲート配線１４０上、及び素子分離膜２０上にストッパー膜３００及び層間絶縁膜３１０をこの順に形成する。ストッパー膜３００は、層間絶縁膜３１０に対してエッチング選択比が高く、かつ下地膜１５２に対してエッチング選択比が低い材料から形成される。例えば下地膜１５２をＳｉＮ、層間絶縁膜３１０をＳｉＯ２とした場合、ストッパー膜３００には、下地膜１５２と同じ材料であるＳｉＮを用いることができる。
【００３８】
ついで、図１０（ｂ）に示すように、マスクパターン５２を形成し、その後、ストッパー膜３００をストッパーとしたエッチングを行う。これにより、層間絶縁膜３１０には接続孔２００ａが形成される。そして、ストッパー膜３００をエッチングする。これにより、接続孔２００ａはストッパー膜３００を貫通する。ストッパー膜３００のエッチングにおいて、下地膜１５２の上部は除去され、ノッチ形状が形成される。これにより領域１４４が形成される。
【００３９】
その後、マスクパターン５２を除去する。次いで、接続孔２００ａに導電膜を埋め込む。これにより、コンタクト２００が形成される。なお、上記した工程において、第１の実施形態の図２に示したコンタクト２１０も形成される。
【００４０】
本実施形態によっても、下地膜１５２が除去された空間にコンタクト２００が入り込んでいるため、第１の実施形態と同様の効果を得ることができる。また、接続孔２００ａを形成する工程において領域１４４を形成することができるため、半導体装置の製造工程数が増加しない。
【００４１】
なお、本実施形態において、下地膜１５２及びサイドウォール本体１５４を形成した後、ストッパー膜３００を形成する前に、第１又は第２の実施形態と同様に、少なくともコンタクト２００とゲート配線１４０が接続する領域におけるサイドウォール１５０をエッチバックしてもよい。
【００４２】
図１１は、第５の実施形態にかかる半導体装置の断面図である。本図は第１の実施形態の図２のＢ−Ｂ´断面図に相当している。この半導体装置は、ゲート配線１４０の略すべてがシリサイド層１４２により形成されている点を除いて、第１の実施形態と同様である。本実施形態にかかる半導体装置の製造方法は、第１の実施形態と同様である。本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００４３】
図１２は、第６の実施形態にかかる半導体装置の断面図である。本図は第１の実施形態の図２のＢ−Ｂ´断面図に相当している。この半導体装置は、ゲート配線１４０が、仕事関数制御用のメタル層１４５、ポリシリコン層１４６、及びシリサイド層１４２をこの順に積層した構造を有している点を除いて、第１の実施形態と同様である。本実施形態にかかる半導体装置の製造方法は、メタル層１４５及びポリシリコン層１４６をこの順に積層し、この積層膜を選択的に除去することによりゲート配線１４０を形成する点を除いて、第１の実施形態と同様である。シリサイド層１４２は、第１の実施形態と同様の工程により形成される。仕事関数制御用のメタル層１４５は、素子形成領域のトランジスタがＮチャネルＭＯＳＦＥＴの場合には、例えばＬａとすることができ、ＰチャネルＭＯＳＦＥＴの場合には、例えばＡｌとすることができる。本実施形態によっても、領域１４４でシリサイド層１４２がコンタクト２００と接触しているため、第１の実施形態と同様の効果を得ることができる。
【００４４】
図１３は、第７の実施形態にかかる半導体装置の断面図である。本図は第１の実施形態の図２のＢ−Ｂ´断面図に相当している。この半導体装置は、ゲート配線１４０が、仕事関数制御用のメタル層１４５、及び低抵抗層１４８をこの順に積層した構造を有している点を除いて、第１の実施形態と同様である。低抵抗層１４８は、例えばメタル層であるが、シリサイド層であってもよい。
【００４５】
本実施形態にかかる半導体装置の製造方法は、低抵抗層１４８がシリサイド層のときは第６の実施形態にかかる半導体装置の製造方法と同様である。また低抵抗層１４８がメタル層のときの半導体装置の製造方法は、メタル層１４５及び低抵抗層１４８をこの順に積層し、この積層膜を選択的に除去することによりゲート配線１４０を形成する点を除いて、第１の実施形態と同様である。本実施形態によっても、領域１４４が低抵抗層１４８であり、この低抵抗層１４８がコンタクト２００と接触しているため、第１の実施形態と同様の効果を得ることができる。
【００４６】
図１４は、第８の実施形態にかかる半導体装置の断面図である。本図は第１の実施形態の図２のＢ−Ｂ´断面図に相当している。この半導体装置は、ゲート配線１４０の底面及び側面に、仕事関数制御用のメタル層１４５が設けられ、ゲート配線１４０の残りの部分がメタル層１４９で形成されている点を除いて、第１の実施形態と同様である。
【００４７】
図１５及び図１６は、本実施形態にかかる半導体装置の製造方法を示す図である。各図において（ａ）は第１の実施形態の図２のＡ−Ａ´断面図に相当しており、（ｂ）は図２のＢ−Ｂ´断面図に相当している。まず図１５に示すように、ゲート配線１４０の代わりにダミーゲート配線１８０を有するトランジスタを形成する。ダミーゲート配線１８０の材料に特に制限はないが、例えばポリシリコンを用いることができる。このトランジスタの形成方法は、第１の実施形態にかかるトランジスタの形成方法と同様である。この段階において、ダミーゲート配線１８０の側面には、サイドウォール１５０に被覆されていない領域１８２が形成される。領域１８２の形成方法は、第１の実施形態における領域１４４の形成方法と同様である。
【００４８】
ついで、素子形成領域のトランジスタ上、ダミーゲート配線１８０上、及び素子分離膜２０上にストッパー膜３００及び層間絶縁膜３１０をこの順に形成する。その後、層間絶縁膜３１０及びストッパー膜３００をＣＭＰ（Chemical Mechanical Polishing）法により研磨して、ダミーゲート配線１８０の上面を露出させる。
【００４９】
ついで、図１６に示すように、ダミーゲート配線１８０をエッチングにより除去し、孔１８５を形成する。
【００５０】
その後、孔１８５内、ストッパー膜３００上、及び層間絶縁膜３１０上に、メタル層１４５及びメタル層１４９をこの順に積層し、ストッパー膜３００上、及び層間絶縁膜３１０上のメタル層１４５、１４９をＣＭＰ法により除去する。これにより、図１４に示したゲート配線１４０が形成される。ゲート配線１４０には、ダミーゲート配線１８０における領域１８２に対応する部分に、領域１４４が形成される。なお、領域１４４の高さ方向の長さは、ＣＭＰ法を経ているため、領域１８２よりも短くなる。領域１４４においては、メタル層１４５が表面に位置している。そして、層間絶縁膜を再び形成し、コンタクト２００，２１０を層間絶縁膜に埋め込む。
【００５１】
本実施形態によっても、領域１４４においては、メタル層１４５が表面に位置しているため、第１の実施形態と同様の効果を得ることができる。
【００５２】
図１７は、第９の実施形態にかかる半導体装置の平面図である。本図は第１の実施形態における図２に相当する図である。この半導体装置は、コンタクト２００の断面形状が楕円形であり、この楕円の長軸が、ゲート配線１４０の幅方向に対して傾いている点を除いて、第１〜第８の実施形態のいずれかと同様である。また本実施形態にかかる半導体装置の製造方法は、第１〜第８の実施形態のいずれかにかかる半導体装置の製造方法とほぼ同様である。コンタクト２００の長軸は、ゲート配線の延伸方向と平行であるのが好ましい。
【００５３】
本実施形態によれば、第１〜第８の実施形態のいずれかと同様の効果を得ることができる。また、コンタクト２００の長軸がゲート配線１４０の幅方向に対して傾いているため、ゲート配線１４０の側面に設けられた領域１４４とコンタクト２００の接触面積が大きくなる。従って、コンタクト２００とゲート配線１４０の接続抵抗をさらに小さくすることができる。
【００５４】
図１８は、第１０の実施形態にかかる半導体装置の平面図である。本図は第１の実施形態における図２に相当する図である。この半導体装置は、ゲート配線１４０がコンタクト２００と接続する部分で分断しており、コンタクト２００がゲート配線１４０の分断部分１４０ａを埋めている点を除いて、第９の実施形態にかかる半導体装置と同様である。ゲート配線１４０の分断部分１４０ａの長さＬは、ゲート配線１４０の幅Ｗ1より小さい。ゲート配線１４０の分断部分１４０ａの端面にも、領域１４４が形成されている。ゲート配線１４０は、上面並びに側面及び端面の領域１４４それぞれでコンタクト２００と接触している。本実施形態にかかる半導体装置の製造方法は、第９の実施形態と同様である。なお、本図において、説明のためコンタクト２００を点線で示している。
【００５５】
本実施形態によっても、第９の実施形態と同様の効果を得ることができる。また、ゲート配線１４０の分断長さＬは、ゲート配線１４０の幅Ｗより小さいため、ゲート配線１４０を分断しない場合と比較して、ゲート配線１４０とコンタクト２００の接触面積が大きくなる。従って、コンタクト２００とゲート配線１４０の接続抵抗をさらに小さくすることができる。
【００５６】
図１９は、第１１の実施形態にかかる半導体装置の平面図である。本図は第１の実施形態における図２に相当する図である。この半導体装置は、コンタクト２００の長軸が、ゲート配線１４０の幅方向と平行である点を除いて、第９の実施形態と同様である。本実施形態にかかる半導体装置の製造方法は、第９の実施形態と同様である。
【００５７】
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、コンタクト２００の長軸が、ゲート配線１４０の幅方向と平行であるため、コンタクト２００の位置がゲート配線１４０の幅方向にずれたときでも、コンタクト２００とゲート配線１４０の接続抵抗が上昇することを抑制できる。
【００５８】
図２０の各図は、第１２の実施形態にかかる半導体装置の要部を示す平面図である。本実施形態にかかる半導体装置は、ゲート配線１４０が、コンタクト２００と接続する部分に補助パターン１４０ｂを有する点を除いて、第１〜第１１の実施形態のいずれかに記載した半導体装置と同様である。補助パターン１４０ｂは、ゲート配線１４０の本体と交わる方向に延伸している。補助パターン１４０ｂの幅Ｗ2は、コンタクト２００の直径より狭い。補助パターン１４０ｂの構成は、ゲート配線１４０と同様であり、側面に領域１４４を有している。なお本図において、コンタクト２００は説明のため点線で示している。
【００５９】
補助パターン１４０ｂは、図２０（ａ）に示すように、ゲート配線１４０の本体の一方の側面から延伸していてもよいし、図２０（ｂ）に示すように、ゲート配線１４０の本体の２つの側面それぞれから延伸していてもよい。補助パターン１４０ｂは、例えばゲート配線１４０と直交する方向に延伸している。本実施形態にかかる半導体装置の製造方法は、ゲート配線１４０の本体を形成するときに補助パターン１４０ｂが形成される点を除いて、第１〜第１１の実施形態のいずれかに記載した半導体装置と同様である。
【００６０】
本実施形態によっても、第１〜第１１の実施形態のいずれかと同様の効果を得ることができる。また、上記した補助パターン１４０ｂの領域１４４とコンタクト２００が接触するため、コンタクト２００とゲート配線１４０の接続抵抗をさらに小さくすることができる。
【００６１】
図２１は、第１３の実施形態にかかる半導体装置の構成の平面図である。本図は、第１の実施形態における図２に相当しており、コンタクト２００，２１０の直径がゲート配線１４０の幅以下である点を除いて、第１の実施形態と同様である。以下、第１の実施形態と同様の構成については同一の符号を付して、説明を省略する。
【００６２】
コンタクト２００がゲート配線１４０からはみ出したときには、上記したゲート配線１４０の領域１４４とコンタクト２００が接触するため、コンタクト２００とゲート配線１４０の接続抵抗が大きくなることを抑制できる。従って、本実施形態によってもコンタクトに位置ずれが生じても接続抵抗が基準値より大きくなることが抑制され、その結果、コンタクトの位置ずれが回路特性に与える影響を小さくすることができる。
【００６３】
なお、第２〜第７及び第９〜第１２の実施形態にかかる半導体装置において、本実施形態のようにコンタクト２００，２１０の直径をゲート配線１４０の幅以下にしても、本実施形態と同様の効果を得ることができる。
【００６４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００６５】
例えば、第１〜第７及び第９〜第１３の実施形態にかかる半導体装置の製造方法において、不純物拡散層１７０を形成する工程の後に、サイドウォール１５０を低くして領域１４４を形成する工程を行ってもよい。
【００６６】
さらにこの場合、不純物拡散層１７０を形成した後、領域１４４を形成する工程の前に、図１を用いて説明したシリサイドブロック膜を形成する工程を行ってもよい。この場合、シリサイドブロック膜が形成され、その後に領域１４４が形成され、さらにその後にシリサイド層１４２，１７２が形成される。
【００６７】
また、第１〜第７及び第９〜第１３実施形態における半導体装置の製造方法において、シリサイド層１４２，１７２を形成する工程の後に、サイドウォール１５０を低くして領域１４４を形成する工程を行ってもよい。
【００６８】
なお、上記した実施形態には、以下の発明も開示されている。
半導体層に設けられた素子分離膜と、
前記素子分離膜によって区画された素子形成領域と、
前記素子形成領域上及び前記素子分離膜上を直線状に延伸しているゲート配線と、
前記素子分離膜上に位置する前記ゲート配線に接続し、断面の直径が前記ゲート配線の幅より大きいコンタクトと、
を備える半導体装置。
【図面の簡単な説明】
【００６９】
【図１】（ａ）、（ｂ）は第１の実施形態にかかる半導体装置の断面図である。
【図２】図１に示した半導体装置の平面図である。
【図３】（ａ）、（ｂ）は半導体装置の製造方法を説明するための断面図である。
【図４】（ａ）、（ｂ）は半導体装置の製造方法を説明するための断面図である。
【図５】（ａ）、（ｂ）は半導体装置の製造方法を説明するための断面図である。
【図６】（ａ）、（ｂ）は第２の実施形態にかかる半導体装置の構成を示す断面図である。
【図７】（ａ）、（ｂ）は図６に示した半導体装置の製造方法を説明するための断面図である。
【図８】（ａ）、（ｂ）は第３の実施形態にかかる半導体装置の構成を示す断面図である。
【図９】（ａ）、（ｂ）は第４の実施形態にかかる半導体装置の構成を示す断面図である。
【図１０】（ａ）、（ｂ）は図９に示した半導体装置の製造方法を説明するための断面図である。
【図１１】第５の実施形態にかかる半導体装置の断面図である。
【図１２】第６の実施形態にかかる半導体装置の断面図である。
【図１３】第７の実施形態にかかる半導体装置の断面図である。
【図１４】第８の実施形態にかかる半導体装置の断面図である。
【図１５】（ａ）、（ｂ）は図１４に示した半導体装置の製造方法を示す断面図である。
【図１６】（ａ）、（ｂ）は図１４に示した半導体装置の製造方法を示す断面図である。
【図１７】第９の実施形態にかかる半導体装置の平面図である。
【図１８】第１０の実施形態にかかる半導体装置の平面図である。
【図１９】第１１の実施形態にかかる半導体装置の平面図である。
【図２０】（ａ）、（ｂ）は第１２の実施形態にかかる半導体装置の要部を示す平面図である。
【図２１】第１３の実施形態にかかる半導体装置の平面図である。
【図２２】従来の半導体装置の構成を説明するための平面図である。
【符号の説明】
【００７０】
１０ 半導体層
２０ 素子分離膜
５０ マスク膜
５２ マスクパターン
１３０ ゲート絶縁膜
１４０ ゲート配線
１４０ａ  分断部分
１４０ｂ  補助パターン
１４２ シリサイド層
１４４ 領域
１４５ メタル層
１４６ ポリシリコン層
１４８ 低抵抗層
１４９ メタル層
１５０ サイドウォール
１５２ 下地膜
１５４ サイドウォール本体
１７０ 不純物拡散層
１７２ シリサイド層
１７４ 素子形成領域
１８０ ダミーゲート配線
１８２ 領域
１８５ 孔
２００ コンタクト
２００ａ  接続孔
２１０ コンタクト
３００ ストッパー膜
３１０ 層間絶縁膜
５２０ 拡散層
５４０ ゲート配線
５４２ 周囲
５４４ コンタクト領域
５６０ コンタクト
５７０ コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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