(57)【要約】【課題】低電圧側のトランスで放電が発生した場合にも正確に検出することが可能な高圧電源装置を提供する。【解決手段】高圧電源装置５Ａは、各々が１次巻線および２次巻線を有し、２次巻線の各々が互いに直接接続され、最も低圧側の２次巻線が接地ノードに接続された高圧トランス１５ａ〜１５ｄと、入力電源ＶＩＮに結合され、複数の１次巻線を並列駆動するＦＥＴＱ１，Ｑ２を含む共振回路１１ａ，１１ｂと、最も高圧側の２次巻線に接続された出力電圧検出回路１７と、出力電圧検出回路１７で検出された電圧を基準ノコギリ波の電圧ＢＶと比較し、当該比較結果に応じてＦＥＴＱ１，Ｑ２をＰＷＭ制御するＰＷＭ変調回路部２２と、共振回路１１ａ，１１ｂの出力を検出するピーク整流回路１３ａ，１３ｂと、ピーク整流回路１３ａ，１３ｂからの出力結果を差動検出し、当該検出結果に応じてＰＷＭ変調回路部２２の動作を停止させる差電圧絶対値回路１４とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
各々が１次巻線および２次巻線を有し、前記２次巻線の各々が互いに直接接続され、最も低圧側の前記２次巻線が第１の基準電位に接続された複数のトランスと、
前記１次巻線の各入力端子に接続された入力電源と、
前記入力電源に結合され、複数の前記１次巻線を並列駆動する複数のスイッチング素子を含む複数の共振回路と、
最も高圧側の前記２次巻線に接続された出力電圧検出回路と、
前記出力電圧検出回路で検出された電圧を第２の基準電位と比較し、当該比較結果に応じて前記複数のスイッチング素子をＰＷＭ制御するＰＷＭ変調回路部と、
前記複数の共振回路の出力を検出する複数の共振出力検出回路と、
前記複数の共振出力検出回路からの出力結果を差動検出し、当該検出結果に応じて前記ＰＷＭ変調回路部の動作を停止させる差電圧絶対値回路とを備え、
前記差電圧絶対値回路は、前記複数の共振出力検出回路からの出力結果を第３の基準電圧と比較する複数の演算増幅器を含む、高圧電源装置。
【請求項２】
前記複数の演算増幅器は、負帰還に抵抗を接続することによりエラーアンプとして機能する、請求項１に記載の高圧電源装置。
【請求項３】
前記差電圧絶対値回路での検出結果をラッチして前記ＰＷＭ変調回路部に出力するラッチ回路をさらに備える、請求項２に記載の高圧電源装置。
【請求項４】
前記共振出力検出回路は、前記複数のスイッチング素子の第１の端子にかかる電圧を検出する、請求項１に記載の高圧電源装置。
【請求項５】
前記複数の演算増幅器は、負帰還および正帰還に抵抗を接続することによりヒステリシスコンパレータとして機能する、請求項１に記載の高圧電源装置。
【請求項６】
前記共振出力検出回路は、前記複数のスイッチング素子の第２の端子を流れる電流を検出する、請求項１に記載の高圧電源装置。
【請求項７】
前記ＰＷＭ変調回路部は、前記出力電圧検出回路で検出された電圧を受ける正入力端子と、前記第２の基準電位としてノコギリ波を受ける負入力端子とを有するコンパレータを含み、前記コンパレータは、前記差電圧絶対値回路での検出結果が所定の値になれば比較動作を停止する、請求項１に記載の高圧電源装置。
【請求項８】
前記複数の共振回路に接続されるとともに前記入力電源に接続された複数のダイオードクランプ回路をさらに備える、請求項１に記載の高圧電源装置。
【請求項９】
前記スイッチング素子は、電界効果トランジスタである、請求項１〜８のいずれかに記載の高圧電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高圧電源装置に関し、より特定的には、高圧トランスを用いた高圧電源装置に関する。
【背景技術】
【０００２】
従来、高圧トランスといえば、ブラウン管テレビに用いられていたフライバックトランスが一般的に知られている。ブラウン管テレビ向けのフライバックトランスは、ブラウン管自体がかなりの大きさ（体積）を有するため、テレビの筐体とブラウン管との隙間に収まる程度の大きさであれば良い。そのため、フライバックトランスは、これまで小型化や薄型化をあまり求められてこなかったという背景がある。
【０００３】
しかし、電界放出型ディスプレイ（Field Emission Display：ＦＥＤ）等の薄型ディスプレイにフライバックトランスを利用する場合、従来のフライバックトランスでは薄型化が難しいという問題がある。また、ディスプレイの大型化が進み、より高電力な電源が必要となる場合がある。この場合、従来のフライバックトランスでは、薄型化がさらに難しいという問題がある。
【０００４】
特に、平面ディスプレイの１つであるＳＥＤ（Surface-conduction Electron-emitter Display）用の高圧電源では、薄型化の要求が厳しい。このため、フライバックトランスでも、扁平形状で横置きする等して薄型化を目指している。大画面対応のための高電力化に対しては、高圧電源を並列動作させることにより対処することが一般に知られている。また、薄型化には小型トランスを直列接続する方法もある。
【０００５】
一方、高圧トランスを組み込んだ高圧電源装置の薄型化を目指す場合、高圧電源と画面パネルとの空間距離も犠牲となる。そのため、高圧トランス近傍に配置された別部品との間で外部放電が起こる可能性も高まる。この場合、電源装置の発火等の危険性がある。そのため、外部放電を検出すると高圧トランスの駆動を停止させる保護回路などが必要となる。高圧電源からの外部放電を検出する方法としては、高圧トランスの２次側コイルに流れる電流から検出する方法や、高圧トランスの３次巻線を用意してその電圧変化から検出する方法などが知られている。
【０００６】
従来の高圧電源装置として、特許文献１および２に記載されたものがある。
特許文献１に記載の高圧電源回路は、出力が直列に接続された複数の昇圧用トランスと、当該複数の昇圧用トランスを駆動する１つの駆動回路とを備える。直列に接続された出力には、抵抗が直列に挿入されている。この抵抗を用いて出力を検出することで、複数の昇圧用トランスの駆動が制御される。複数の昇圧用トランスは、１次コイルが個々に駆動されており、２次コイルは直列に接続されている。
【０００７】
特許文献２に記載のスイッチング高圧電源は、コンパレータにおいて、トランスの２次側巻線の高圧出力端に発生した放電現象時の放電検出電圧と基準電圧との比較によって動作する。当該スイッチング高圧電源では、高圧トランスの３次巻線が利用されている。また、特許文献２は、従来技術において、高圧トランスの２次側コイルに流れる電流が異常に増えた場合に回路動作を停止させる技術を開示している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０６−００６９７５号公報（図１等）
【特許文献２】特開平０６−３３９２６４号公報（図１、２等）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に記載の高圧電源回路では、放電検出回路についての開示はない。一般に、複数個の高圧トランスの出力を直列接続した場合でも、最終段での放電を検出する場合には高圧抵抗が用いられる。最終段での放電検出に高圧抵抗を用いることで、外部放電により電圧降下したことを検知し、回路を停止させる。
【００１０】
しかしながら、最終段よりも低電圧側の高圧トランスからの放電の場合、他のトランスで出力をカバーすることになる。この場合、外部放電により電圧降下したことを正確に検出するのが難しかった。これは、特許文献２に記載のように２次側電流を検出する場合についても当てはまる。
【００１１】
また、最終段よりも低電圧側の高圧トランスからの放電の場合、放電エネルギーが小さくなる。そのため、特許文献２に記載のように電流検出や３次巻線を使う場合であっても、通常の負荷変動との区別が付けにくい。一般的に、外部放電が起こった瞬間というのは、トランスの２次側がショート状態になる。この場合、コイルのインダクタンスが著しく下がり、１次側の電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）のドレイン電圧が上がる。
【００１２】
上記の症状が起きた場合、放電自体が間欠的に発生する。そのため、従来の構成において放電の検出感度を鈍くすれば、外部放電を「単なる負荷変動」と誤認識してしまう可能性がある。一方、放電の検出感度を良くし過ぎれば、今度は負荷変動を「外部放電が起こった」と誤認識してしまう可能性がある。
【００１３】
それゆえに、この発明の目的は、低電圧側のトランスで放電が発生した場合にも正確に検出することが可能な高圧電源装置を提供することである。
【課題を解決するための手段】
【００１４】
この発明のある局面による高圧電源装置は、各々が１次巻線および２次巻線を有し、２次巻線の各々が互いに直接接続され、最も低圧側の２次巻線が第１の基準電位に接続された複数のトランスと、１次巻線の各入力端子に接続された入力電源と、入力電源に結合され、複数の１次巻線を並列駆動する複数のスイッチング素子を含む複数の共振回路と、最も高圧側の２次巻線に接続された出力電圧検出回路と、出力電圧検出回路で検出された電圧を第２の基準電位と比較し、当該比較結果に応じて複数のスイッチング素子をＰＷＭ制御するＰＷＭ変調回路部と、複数の共振回路の出力を検出する複数の共振出力検出回路と、複数の共振出力検出回路からの出力結果を差動検出し、当該検出結果に応じてＰＷＭ変調回路部の動作を停止させる差電圧絶対値回路とを備える。差電圧絶対値回路は、複数の共振出力検出回路からの出力結果を第３の基準電圧と比較する複数の演算増幅器を含む。
【００１５】
好ましくは、複数の演算増幅器は、負帰還に抵抗を接続することによりエラーアンプとして機能する。
【００１６】
好ましくは、差電圧絶対値回路での検出結果をラッチしてＰＷＭ変調回路部に出力するラッチ回路をさらに備える。
【００１７】
好ましくは、共振出力検出回路は、複数のスイッチング素子の第１の端子にかかる電圧を検出する。
【００１８】
好ましくは、複数の演算増幅器は、負帰還および正帰還に抵抗を接続することによりヒステリシスコンパレータとして機能する。
【００１９】
好ましくは、共振出力検出回路は、複数のスイッチング素子の第２の端子を流れる電流を検出する。
【００２０】
好ましくは、ＰＷＭ変調回路部は、出力電圧検出回路で検出された電圧を受ける正入力端子と、第２の基準電位としてノコギリ波を受ける負入力端子とを有するコンパレータを含む。コンパレータは、差電圧絶対値回路での検出結果が所定の値になれば比較動作を停止する。
【００２１】
好ましくは、複数の共振回路に接続されるとともに入力電源に接続された複数のダイオードクランプ回路をさらに備える。
【００２２】
好ましくは、スイッチング素子は、電界効果トランジスタである。
【発明の効果】
【００２３】
この発明の実施の形態によれば、低電圧側のトランスで放電が発生した場合にも正確に検出することができる。
【図面の簡単な説明】
【００２４】
【図１】この発明の実施の形態による高圧電源５を組み込んだＦＥＤテレビ１の構成を概略的に示したブロック図である。
【図２】この発明の実施の形態１による高圧電源装置５Ａの具体的な構成を示した回路図である。
【図３】ＰＷＭ変調回路部２２のコンパレータ２０およびインバータ２１にかかる電圧ＡＶ〜ＤＶの波形を示した動作波形図である。
【図４】ＦＥＴＱ２のドレイン電圧がＦＥＴＱ１に比べて異常に高くなった場合の各種波形を示した動作波形図である。
【図５】この発明の実施の形態２による高圧電源装置５Ｂの具体的な構成を示した回路図である。
【図６】この発明の実施の形態３による高圧電源装置５Ｃの具体的な構成を示した回路図である。
【発明を実施するための形態】
【００２５】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００２６】
図１は、この発明の実施の形態による高圧電源５を組み込んだＦＥＤテレビ１の構成を概略的に示したブロック図である。
【００２７】
図１を参照して、ＦＥＤテレビ１は、チューナー部２と、ＤＳＰ（Digital Signal Processor）部３と、インターフェース部４と、高圧電源５と、低圧電源６と、電源端子７と、スピーカー８と、ＦＥＤパネル９とを備える。
【００２８】
チューナー部２は、外部から放送信号ＢＣを受けて同調処理を行なう。インターフェース部４は、各種のメディア信号ＭＳを受けて処理する。ＤＳＰ部３は、チューナー部２およびインターフェース部４から信号を受けて、それらをデジタル処理する。スピーカー８は、ＤＳＰ部３から出力される音声信号を音声に変換する。ＦＥＤパネル９は、ＤＳＰ部３から出力される映像信号を映像に変換する。
【００２９】
低圧電源６は、コンセント等の電源端子７からの電源供給を受けて、チューナー部２等の各構成要素に低圧電力を供給する。高圧電源５は、低圧電源６からの低圧電力を受けて、ＦＥＤパネル９に高圧電力を供給する。この高圧電源５のより具体的な回路構成および動作について以下に詳述する。なお、ＦＥＤテレビ１というのは一例であって、この発明の実施の形態による高圧電源は、種々の装置に適用可能である。
【００３０】
［実施の形態１］
図２は、この発明の実施の形態１による高圧電源装置５Ａの具体的な構成を示した回路図である。
【００３１】
図２を参照して、実施の形態１の高圧電源装置５Ａは、入力電源ＶＩＮと、共振回路１１ａ，１１ｂと、ダイオードクランプ回路１２ａ，１２ｂと、ピーク整流回路１３ａ，１３ｂと、差電圧絶対値回路１４と、高圧トランス１５ａ〜１５ｄと、ラッチ回路１６と、出力電圧検出回路１７と、ＣＲブロック１８と、ＰＷＭ（Pulse Width Modulation）変調回路部２２とを備える。ＰＷＭ変調回路部２２は、演算増幅器１９と、抵抗Ｒ７と、コンデンサＣ１４と、コンパレータ２０と、インバータ２１とを備える。
【００３２】
共振回路１１ａは、ＦＥＴＱ１と、共振コンデンサＣ１１とを含む。共振回路１１ｂは、ＦＥＴＱ２と、共振コンデンサＣ１２とを含む。ダイオードクランプ回路１２ａは、ダイオードＤ１８，Ｄ２１を含む。ダイオードクランプ回路１２ｂは、ダイオードＤ１９，Ｄ２０を含む。ピーク整流回路１３ａは、抵抗Ｒ１，Ｒ２と、コンデンサＣ５と、ダイオードＤ２２とを含む。ピーク整流回路１３ｂは、抵抗Ｒ３，Ｒ４と、コンデンサＣ６と、ダイオードＤ２３とを含む。差電圧絶対値回路１４は、抵抗Ｒ８〜Ｒ１５と、演算増幅器４１，４２と、ダイオードＤ２４，Ｄ２５とを含む。
【００３３】
高圧トランス１５ａは、１次巻線５１ａと、２次巻線５３ａと、コア５２ａと、コンデンサＣ４と、高圧ダイオードＤ７，Ｄ８，Ｄ１７とを含む。高圧トランス１５ｂは、１次巻線５１ｂと、２次巻線５３ｂと、コア５２ｂと、コンデンサＣ３と、高圧ダイオードＤ５，Ｄ６，Ｄ１６とを含む。高圧トランス１５ｃは、１次巻線５１ｃと、２次巻線５３ｃと、コア５２ｃと、コンデンサＣ２と、高圧ダイオードＤ３，Ｄ４，Ｄ１５とを含む。
【００３４】
高圧トランス１５ｄは、１次巻線５１ｄと、２次巻線５３ｄと、コア５２ｄと、コンデンサＣ１と、高圧ダイオードＤ１，Ｄ２，Ｄ１４とを含む。出力電圧検出回路１７は、高圧検出抵抗Ｒ５と、平滑用コンデンサＣ９と、スピードアップコンデンサＣ１０とを含む。ＣＲブロック１８は、抵抗Ｒ６と、コンデンサＣ１３とを含む。
【００３５】
高圧トランス１５ａ〜１５ｄは、１次巻線５１ａ〜５１ｄ側において共振回路１１ａ，１１ｂに並列接続されている。また、高圧トランス１５ａ〜１５ｄは、２次巻線５３ａ〜５３ｄ側において出力が直列接続されている。高圧トランス１５ａ〜１５ｄの１次巻線５１ａ〜５１ｄ側の各入力端子は、入力電源ＶＩＮに接続されている。
【００３６】
高圧トランス１５ｄは、２次巻線５３ｄに並列に高圧ダイオードＤ２が接続されている。また、２次巻線５３ｄの入力側に高圧ダイオードＤ１４が接続され、２次巻線５３ｄの出力側にコンデンサＣ１および高圧ダイオードＤ１が接続されている。これらの構成は、高圧トランス１５ｃ〜１５ａについても同様である。
【００３７】
最も低圧側の高圧トランス１５ｄの２次巻線５３ｄの入力端子は、接地ノードに接続されている。最も高圧側の高圧トランス１５ａの出力は、出力電圧ＨＶＯＵＴとして出力されるとともに、出力電圧検出回路１７に接続されている。出力電圧検出回路１７は、ＣＲブロック１８に接続されている。
【００３８】
出力電圧検出回路１７の高圧検出抵抗Ｒ５で検出された検出電圧は、ノードＮ１９を介してＰＷＭ変調回路部２２に入力される。ＰＷＭ変調回路部２２に含まれる演算増幅器１９は、正入力端子に当該検出電圧が印加され、負入力端子には電圧Ｖ２が印加される。演算入力端子１９の負入力端子と出力端子の間には、抵抗Ｒ７およびコンデンサＣ１４が直列に接続されている。
【００３９】
演算増幅器１９の出力端子は、コンパレータ２０の正入力端子に接続されている。コンパレータ２０は、正入力端子に電圧ＡＶが印加され、負入力端子に基準ノコギリ波の電圧ＢＶが印加される。また、コンパレータ２０は、ラッチ回路１６からのラッチ出力信号Ｔｏｕｔを受ける端子を有する。コンパレータ２０の出力端子は、インバータ２１の入力端子に接続されている。インバータ２１は、入力端子に電圧ＣＶが印加され、出力端子に電圧ＤＶが印加される。
【００４０】
図３は、ＰＷＭ変調回路部２２のコンパレータ２０およびインバータ２１にかかる電圧ＡＶ〜ＤＶの波形を示した動作波形図である。
【００４１】
図３に示すように、コンパレータ２０の正入力端子に印加される電圧ＡＶは、単調に減少する。コンパレータ２０の負入力端子に印加される電圧ＢＶは、時刻ｔ１，ｔ４，ｔ７，・・・ごとに立ち上がる基準ノコギリ波である。コンパレータ２０に電圧ＡＶ，ＢＶが入力されることによって、矩形パルス波の電圧ＣＶが出力される。電圧ＣＶは、基準ノコギリ波の電圧ＢＶが電圧ＡＶより高くなった時刻ｔ２，ｔ５，ｔ８，・・・で立ち下がり、電圧ＢＶが電圧ＡＶより低くなった時刻ｔ３，ｔ６，ｔ９，・・・で立ち上がる。電圧ＤＶは、電圧ＣＶの反転電圧となる。
【００４２】
ＰＷＭ変調回路部２２は、電圧ＡＶの傾き等を変化させることによって、矩形パルス波の電圧ＤＶのパルス幅を変調することができる。ラッチ出力信号Ｔｏｕｔは、時刻ｔ１９において、ラッチ回路１６のラッチアップにより低電圧から高電圧に変化する。これを受けて、電圧ＣＶ，ＤＶは、それ以降において変化しなくなる。その結果、電圧ＣＶ，ＤＶは、時刻ｔ１９以降においてパルス波形でなくなる。
【００４３】
図２に戻って、矩形パルス波の電圧ＤＶは、ノードＮ１を介して共振回路１１ａ，１１ｂにフィードバックされる。電圧ＤＶは、共振回路１１ａ，１１ｂに含まれるＦＥＴＱ１，Ｑ２をスイッチングする駆動パルスとなる。共振回路１１ａは、電圧ＤＶを受けて高圧トランス１５ａ，１５ｂを並列駆動する。共振回路１１ｂは、電圧ＤＶを受けて高圧トランス１５ｃ，１５ｄを並列駆動する。
【００４４】
具体的には、ＦＥＴＱ１，Ｑ２のオン電流により、高圧トランス１５ａ〜１５ｄが励磁される。ＦＥＴＱ１，Ｑ２がオフした瞬間、その励磁エネルギーが共振コンデンサＣ１１，Ｃ１２に充電され、パルス電圧が発生する。そのパルス電圧を高圧トランス１５ａ〜１５ｄの昇圧比に応じて昇圧することで、高圧電圧が生成される。
【００４５】
共振回路１１ａ，１１ｂのように２個のＦＥＴＱ１，Ｑ２を用いることで、高圧電源装置５Ａに大電流が流れる場合にＦＥＴＱ１，Ｑ２のオン抵抗損失を減らす効果がある。これにより、回路素子に付加される放熱板の小型化および共振回路１１ａ，１１ｂを含む高圧電源装置５Ａの低背化に効果がある。
【００４６】
共振回路１１ａに含まれる共振コンデンサＣ１１には、ダイオードクランプ回路１２ａが付加されている。共振回路１１ｂに含まれる共振コンデンサＣ１２には、ダイオードクランプ回路１２ｂが付加されている。ダイオードクランプ回路１２ａ，１２ｂを付加することにより、共振回路１１ａ，１１ｂにおいてＦＢＴ（Flyback transformer）パルス期間以外の不要振動が低減される。
【００４７】
共振回路１１ａのノードＮ１１には、ピーク整流回路１３ａが接続されている。共振回路１１ｂのノードＮ１２には、ピーク整流回路１３ｂが接続されている。ピーク整流回路１３ａは、共振回路１１ａに含まれるＦＥＴＱ１のドレイン電圧を直列接続された抵抗Ｒ１，Ｒ２等で検出する。ピーク整流回路１３ｂは、共振回路１１ｂに含まれるＦＥＴＱ２のドレイン電圧を直列接続された抵抗Ｒ３，Ｒ４等で検出する。
【００４８】
ＦＥＴＱ１，Ｑ２のドレイン電圧の検出に用いられる抵抗Ｒ１〜Ｒ４は、スナバ（snubber）抵抗と兼用できる。そのため、ピーク整流回路１３ａ，１３ｂを含む高圧電源装置５Ａにおける部品増加を抑えることができる。ピーク整流回路１３ａ，１３ｂは、差電圧絶対値回路１４に接続されている。
【００４９】
ピーク整流回路１３ａで検出されたノードＮ１５の電圧は、抵抗Ｒ８，Ｒ１０において２分岐される。抵抗Ｒ８の電圧ＣＰ１−は、演算増幅器４１の負入力端子に印加される。抵抗Ｒ１０の電圧ＣＰ２＋は、接地された抵抗Ｒ１５によって電圧分割された後、演算増幅器４２の正入力端子に印加される。
【００５０】
ピーク整流回路１３ｂで検出されたノードＮ１６の電圧は、抵抗Ｒ９，Ｒ１１において２分岐される。抵抗Ｒ９の電圧ＣＰ１＋は、接地された抵抗Ｒ１４によって電圧分割された後、演算増幅器４１の正入力端子に印加される。抵抗Ｒ１１の電圧ＣＰ２−は、演算増幅器４２の負入力端子に印加される。
【００５１】
演算増幅器４１は、負入力端子と出力端子との間に抵抗Ｒ１２が接続され、エラーアンプ（減算回路）を構成する。演算増幅器４２は、負入力端子と出力端子との間に抵抗Ｒ１３が接続され、エラーアンプを構成する。演算増幅器４１の出力電圧ＣＰ１ｏｕｔは、ダイオードＤ２４を介してラッチ回路１６に入力される。演算増幅器４２の出力電圧ＣＰ２ｏｕｔは、ダイオードＤ２５を介してラッチ回路１６に入力される。ラッチ回路１６は、ラッチ入力信号ＬＴｉｎを受けて、ラッチ出力信号ＬＴｏｕｔをコンパレータ２０に出力する。ラッチ回路１６は、たとえばＤフリップフロップにより構成される。
【００５２】
図４は、ＦＥＴＱ２のドレイン電圧がＦＥＴＱ１に比べて異常に高くなった場合の各種波形を示した動作波形図である。
【００５３】
図４の（１）は、ピーク整流回路１３ａのコンデンサＣ５にかかる電圧Ｃ５Ｖと、ピーク整流回路１３ｂのコンデンサＣ６にかかる電圧Ｃ６Ｖとの時間変化を示す。ＦＥＴＱ２のドレイン電圧がＦＥＴＱ１に比べて異常に高くなる場合、コンデンサＣ６にかかる電圧Ｃ６Ｖは、コンデンサＣ５にかかる電圧Ｃ５Ｖより高くなる。
【００５４】
図４の（２）は、演算増幅器４１の正入力端子および負入力端子に印加される電圧ＣＰ１＋，ＣＰ１−の時間変化を示す。時刻ｔ１〜ｔ２において、正入力端子にかかる電圧ＣＰ１＋が負入力端子にかかる電圧ＣＰ１−より大きくなる。これは、ＦＥＴＱ１に比べて異常に高くなったＦＥＴＱ２のドレイン電圧に基づく電圧ＣＰ１＋が当該正入力端子に印加されるからである。
【００５５】
図４の（３）は、演算増幅器４２の正入力端子および負入力端子に印加される電圧ＣＰ２＋，ＣＰ２−の時間変化を示す。ＦＥＴＱ２のドレイン電圧がＦＥＴＱ１に比べて異常に高くなっているので、正入力端子にかかる電圧ＣＰ２＋は、負入力端子にかかる電圧ＣＰ２−と比較して常に低くなる。
【００５６】
図４の（４）は、演算増幅器４１，４２の出力電圧ＣＰ１ｏｕｔ，ＣＰ２ｏｕｔの時間変化を示す。時刻ｔ１において、演算増幅器４１の出力電圧ＣＰ１ｏｕｔは、電圧ＣＰ１＋と電圧ＣＰ１−の正負逆転を受けて、減算結果が低値（論理ロー）から高値（論理ハイ）に変化する。一方、演算増幅器４２の出力電圧ＣＰ２ｏｕｔは、電圧ＣＰ２＋と電圧ＣＰ２−の正負が逆転していないので、減算結果は低値のままである。
【００５７】
図４の（５）は、ラッチ回路１６のラッチ入力信号ＬＴｉｎおよびラッチ出力信号ＬＴｏｕｔの時間変化を示す。ラッチ入力信号ＬＴｉｎは、時刻ｔ１における出力電圧ＣＰ１ｏｕｔの上昇を受けて電圧値が立ち上がり、時刻ｔ２における出力電圧ＣＰ１ｏｕｔの下降を受けて電圧値が立ち下がる。ラッチ出力信号ＬＴｏｕｔは、ラッチ入力信号ＬＴｉｎの上昇を受けて時刻ｔ１に電圧値が立ち上がり、そのままの電圧を維持する。
【００５８】
図２に戻って、差電圧絶対値回路１４は、ＦＥＴＱ１のドレイン電圧に基づく電圧ＣＰ１−，ＣＰ２＋と、ＦＥＴＱ２のドレイン電圧に基づく電圧ＣＰ１＋，ＣＰ２−とを、２個の演算増幅器４１，４２の正入力端子と負入力端子とを入れ替えた形で受ける。このように、演算増幅器４１，４２を利用して相対的な動作をさせることで、出力電圧ＨＶＯＵＴにかかる負荷変動の影響を避けることができる。
【００５９】
具体的には、演算増幅器４１は、ＦＥＴＱ２，Ｑ１のドレイン電圧に基づく電圧ＣＰ１＋，ＣＰ１−の一方を基準電圧として利用し、他方を異常電圧の検出電圧として利用する。演算増幅器４２は、ＦＥＴＱ１，Ｑ２のドレイン電圧に基づく電圧ＣＰ２＋，ＣＰ２−の一方を基準電圧として利用し、他方を異常電圧の検出電圧として利用する。
【００６０】
異常電圧が検出された場合、演算増幅器４１，４２の出力電圧ＣＰ１ｏｕｔ，ＣＰ２ｏｕｔは、どちらかが高値となる（図４（４）参照）。これにより、ラッチ入力信号ＬＴｉｎが高値となり、ラッチ回路１６はラッチアップする（図４（５）参照）。ラッチ回路１６は、ラッチ入力信号ＬＴｉｎが低値でラッチアップされてもよい。ラッチアップされたラッチ出力信号ＬＴｏｕｔは、コンパレータ２０に出力される。その結果、コンパレータ２０は、回路動作を停止する。
【００６１】
高圧トランス１５ａ〜１５ｄの外部放電時には、２次巻線５３ａ〜５３ｄ間がショート状態となり、コイルのインダクタンスが著しく下がる。その結果、１次巻線５１ａ〜５１ｄに流れる電流が増加して、ＦＥＴＱ１，Ｑ２のドレイン電圧は大きくなる。しかし、放電はおおむね間欠的に起きるため、ダイオードやコンデンサからなる整流回路で平均化される。よって、従来の高圧電源回路では、ＦＥＴのドレイン電圧は、ばらつきを含んだ通常の負荷変動範囲内での変化としか認識されない。
【００６２】
これに対し、実施の形態１の高圧電源装置５Ａは、演算増幅器４１，４２の基準電圧として、負荷変動で変化するドレイン電圧を正入力端子と負入力端子とで相互に入力させている。これにより、出力電圧ＨＶＯＵＴにかかる負荷変動の影響が相殺され、高圧トランス１５ａ〜１５ｄの異常を検出できるようになる。すなわち、１次巻線５１ａ〜５１ｄ側の複数のＦＥＴＱ１，Ｑ２のドレイン電圧を差分検出することで、負荷変動の影響を受けずに外部放電の発生を正確に検出することができる。
【００６３】
差電圧絶対値回路１４は、外部放電だけでなく、インダクタンス値の異常や２次巻線５３ａ〜５３ｄ間のショート等の高圧トランス１５ａ〜１５ｄの異常を検出した場合にも、ラッチアップによりコンパレータ２０を停止させることができる。なお、高圧電源装置５Ａでは、高圧トランス１５ａ〜１５ｄの異常が、複数個で同時に発生するとは考えにくいことを利用している。実際、複数の高圧トランスの異常は、最初１個の高圧トランスから始まる場合がほとんどと言ってよい。
【００６４】
以上のように、実施の形態１の高圧電源装置５Ａは、複数の高圧トランス１５ａ〜１５ｄを有している。１次巻線５１ａ〜５１ｄ側には、複数のスイッチング素子であるＦＥＴＱ１，Ｑ２が並列に接続されている。１次巻線５３ａ〜５３ｄ側には、複数の高圧トランス１５ａ〜１５ｄの出力端子が直列に接続されている。
【００６５】
上記の構成において、高圧電源装置５Ａは、１次巻線５１ａ〜５１ｄ側のＦＥＴＱ１，Ｑ２のドレイン電圧を検知し、これらを差動検出する。ＦＥＴＱ１，Ｑ２のドレイン電圧に一定以上の差が生じた場合、ＰＷＭ変調回路部２２は「放電が起こった」と認識して回路動作を停止させる。複数のＦＥＴＱ１，Ｑ２のドレイン電圧の変動を差動検出することで、負荷変動による変化の場合はキャンセルされる。これにより、高圧電源装置５Ａは、本当に外部放電が起こった場合だけを正確に検出することができる。
【００６６】
実施の形態１の高圧電源装置５Ａは、エラーアンプである演算増幅器４１，４２の出力をダイオードＤ２４，Ｄ２５でつなぎ、ラッチ回路１６に入力する。このような構成とすることにより、２つの演算増幅器４１，４２の出力に偏りが生じた場合にだけ、ラッチ回路１６のＤ端子に高値のラッチ入力信号ＬＴｉｎが入力する。このとき、ラッチ回路１６のＱ端子からは高値のラッチ出力信号ＬＴｏｕｔが出力され、コンパレータ２０によるＰＷＭ制御が停止される。
【００６７】
高圧電源装置５Ａでは、複数個の高圧トランス１５ｄ〜１５ａの最終段である高圧トランス１５ａの出力には、高圧検出抵抗Ｒ５が接続されている。ＰＷＭ変調回路部２２は、高圧検出抵抗Ｒ５で検出された検出電圧に応じてパルス幅が制御された電圧ＤＶを、共振回路１１ａ，１１ｂにフィードバックする。
【００６８】
また、ＦＥＴＱ１，Ｑ２のドレイン電圧を検出するために、ピーク整流回路１３ａ，１３ｂに差電圧絶対値回路１４が接続されている。差電圧絶対値回路１４は、電圧ＣＰ１＋，ＣＰ１−，ＣＰ２＋，ＣＰ２−を比較し、その差がばらつき範囲以上の電圧差となった場合に何らかの異常が発生したと判断する。その場合、ラッチ出力信号ＬＴｏｕｔのラッチアップにより、コンパレータ２０を停止させる。
【００６９】
上記の構成により、高圧トランス１５ａ〜１５ｄのいずれかから外部放電が起こった場合、ＦＥＴＱ１，Ｑ２のドレイン電圧の一方が他方より大きくなる。これをを利用して外部放電を検出することができる。特に、実施の形態１の高圧電源装置５Ａでは、最終段から離れた高圧トランス１５ｄ，１５ｃからのエネルギー量の少ない外部放電であっても検出することが可能である。
【００７０】
従来の高圧電源回路は、外部放電による発煙・発火事故を防止するため、高圧トランスからある一定間隔以上の空間を確保し、放電を起こさない構造をとることが一般的であった。その結果、電源として必要以上に大型となっていた。また、従来の高圧電源回路は、低圧側のトランスで仮に放電が起きたとしても、エネルギー的には微小であるため通常の負荷変動と区別できなかった。
【００７１】
これに対し、実施の形態１の高圧電源装置５Ａでは、差電圧絶対値回路１４等の構成により、低圧側のトランスでの放電であっても検知することができる。これにより、微小な放電であってもＰＷＭ変調回路部２２を停止させることができ、放電に起因する発煙・発火を未然に防ぐことができる。その結果、高圧電源装置５Ａにおいては、不要な空間を削減することができるようになった。具体的には、電源の小型化が可能となる。また、薄型テレビ用の高圧電源としては、低背化が可能となる。
【００７２】
［実施の形態２］
図５は、この発明の実施の形態２による高圧電源装置５Ｂの具体的な構成を示した回路図である。
【００７３】
図５を参照して、実施の形態２の高圧電源装置５Ｂは、差電圧絶対値回路１４が差電圧絶対値回路１４Ｂに置き換えられ、ラッチ回路１６が取り除かれた点において、実施の形態１の高圧電源装置５Ａと異なる。よって、実施の形態２では、この変更された部分を中心に説明する。差電圧絶対値回路１４Ｂは、抵抗Ｒ８〜Ｒ１７と、演算増幅器４１，４２と、ダイオードＤ２４，Ｄ２５とを含む。
【００７４】
ピーク整流回路１３ａで検出されたノードＮ１５の電圧は、抵抗Ｒ８，Ｒ１０において２分岐される。抵抗Ｒ８の電圧ＣＰ１−は、演算増幅器４１の負入力端子に印加される。抵抗Ｒ１０の電圧ＣＰ２＋は、接地された抵抗Ｒ１５によって電圧分割された後、演算増幅器４２の正入力端子に印加される。
【００７５】
ピーク整流回路１３ｂで検出されたノードＮ１６の電圧は、抵抗Ｒ９，Ｒ１１において２分岐される。抵抗Ｒ９の電圧ＣＰ１＋は、接地された抵抗Ｒ１４によって電圧分割された後、演算増幅器４１の正入力端子に印加される。抵抗Ｒ１１の電圧ＣＰ２−は、演算増幅器４２の負入力端子に印加される。
【００７６】
演算増幅器４１は、負入力端子と出力端子との間に抵抗Ｒ１２が接続されて減算回路を構成するとともに、正入力端子と出力端子との間に抵抗Ｒ１６が接続されてヒステリシスコンパレータを構成する。同様に、演算増幅器４２は、負入力端子と出力端子との間に抵抗Ｒ１３が接続されて減算回路を構成するともに、正入力端子と出力端子との間に抵抗Ｒ１７が接続されてヒステリシスコンパレータを構成する。
【００７７】
演算増幅器４１，４２にヒステリシスコンパレータを用いることによって、耐ノイズ特性が高まる。なお、このノイズ耐性は、素子の特性および周辺の回路構成によって変化する。また、ＰＷＭ変調回路部２２に、ラッチ回路１６の一例であるＤフリップフロップ回路が内蔵されている場合もある。演算増幅器４１の出力電圧ＣＰ１ｏｕｔは、ダイオードＤ２４を介してコンパレータ２０に出力される。演算増幅器４２の出力電圧ＣＰ２ｏｕｔは、ダイオードＤ２５を介してコンパレータ２０に出力される。
【００７８】
以上のように、実施の形態２の高圧電源装置５Ｂは、演算増幅器４１，４２にエラーアンプの代わりにヒステリシスコンパレータを用いている。これにより、ラッチ回路１６が通さなくても、演算増幅器４１，４２の出力電圧ＣＰ１ｏｕｔ，ＣＰ２ｏｕｔをＰＷＭ変調回路部２２に直接出力することができる。
【００７９】
［実施の形態３］
図６は、この発明の実施の形態３による高圧電源装置５Ｃの具体的な構成を示した回路図である。
【００８０】
図６を参照して、実施の形態３の高圧電源装置５Ｃは、電流検出抵抗Ｒ２１，Ｒ２３、抵抗Ｒ２２，Ｒ２４およびコンデンサＣ２５，Ｃ２６が付加され、ピーク整流回路１３ａ，１３ｂが取り除かれたた点において、実施の形態１の高圧電源装置５Ａと異なる。よって、実施の形態３では、この変更された部分を中心に説明する。
【００８１】
共振回路１１ａに含まれるＦＥＴＱ１のソース端子は、ノードＮ２において、接地された電流検出抵抗Ｒ２１に接続されている。抵抗Ｒ２２は、ノードＮ２とノードＮ５との間に接続されている。コンデンサＣ２５は、ノードＮ５と接地ノードとの間に接続されている。抵抗Ｒ２２およびコンデンサＣ２５は、ノードＮ５において、差電圧絶対値回路１４の抵抗Ｒ８，Ｒ１０に接続されている。
【００８２】
共振回路１１ｂに含まれるＦＥＴＱ２のソース端子は、ノードＮ３において、接地された電流検出抵抗Ｒ２３に接続されている。抵抗Ｒ２４は、ノードＮ３とノードＮ４との間に接続されている。コンデンサＣ２６は、ノードＮ４と接地ノードとの間に接続されている。抵抗Ｒ２４およびコンデンサＣ２６は、ノードＮ４において、差電圧絶対値回路１４の抵抗Ｒ９，Ｒ１１に接続されている。
【００８３】
以上のように、実施の形態３の高圧電源装置５Ｃは、ＦＥＴＱ１，Ｑ２のソース側に電流検出抵抗Ｒ２１，Ｒ２３を設けることによって、ＦＥＴＱ１，Ｑ２のドレイン電圧ではなくソース電流を検出している。この場合であっても、実施の形態１，２の場合と同様に、負荷変動の影響を受けずに外部放電の発生を正確に検出できる。
【００８４】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８５】
１  ＦＥＤテレビ、２  チューナー部、３  ＤＳＰ部、４  インターフェース部、５  高圧電源、５Ａ〜５Ｃ  高圧電源装置、６  低圧電源、７  電源端子、８  スピーカー、９  ＦＥＤパネル、１１ａ，１１ｂ  共振回路、１２ａ，１２ｂ  ダイオードクランプ回路、１３ａ，１３ｂ  ピーク整流回路、１４，１４Ｂ  差電圧絶対値回路、１５ａ〜１５ｄ  高圧トランス、１６  ラッチ回路、１７  出力電圧検出回路、１８  ＣＲブロック、１９  演算増幅器、２０  コンパレータ、２１  インバータ、２２  ＰＷＭ変調回路部、４１，４２  演算増幅器、５１ａ〜５１ｄ  １次巻線、５２ａ〜５２ｄ  コア、５３ａ〜５３ｄ  ２次巻線、ＶＩＮ  入力電源、Ｑ１、Ｑ２  ＦＥＴ、Ｃ１〜Ｃ６，Ｃ１３，Ｃ１４，Ｃ２５，Ｃ２６  コンデンサ、Ｃ９  平滑用コンデンサ、Ｃ１０  スピードアップコンデンサ、Ｃ１１，Ｃ１２  共振コンデンサ、Ｒ１〜Ｒ４，Ｒ６〜Ｒ１７，Ｒ２２，Ｒ２４  抵抗、Ｒ５  高圧検出抵抗、Ｒ２１，Ｒ２３  電流検出抵抗、Ｄ１〜Ｄ８，Ｄ１４〜Ｄ１７  高圧ダイオード、Ｄ１８〜Ｄ２５  ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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