(57)【要約】【課題】半導体ウエハのダイシング前に、出力バッファ、又は入力バッファを介した特性試験を行なうことができる半導体装置を提供する。【解決手段】  本発明による半導体装置は、半導体ウエハ１００上に形成され、出力バッファ２３、入力バッファ２９、スイッチ２６、スクライブ領域２０に設けられた第１伝送路２５及び第２伝送路２７を具備する。スイッチ２６は、出力バッファ２３の出力端子２４と入力バッファ２９の入力端子２８との電気的接続を制御する。第１伝送路２５は、出力端子２４とスイッチ２６とを接続する。第２伝送路２７は、入力端子２８とスイッチ２６とを接続する。【選択図】図３
2010118408.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウエハ上に形成された半導体装置において、
内部回路からの出力信号を外部に出力する出力バッファと、
外部からの入力信号を前記内部回路に入力する入力バッファと、
前記出力バッファの出力端子と前記入力バッファの入力端子との電気的接続を制御するスイッチと、
スクライブ領域に設けられ、前記出力端子と前記スイッチとを接続する第１伝送路と、
前記スクライブ領域に設けられ、前記入力端子と前記スイッチとを接続する第２伝送路と、
を具備する
半導体装置。
【請求項２】
前記スイッチは、前記スクライブ領域に設けられる
請求項１に記載の半導体装置。
【請求項３】
第１制御信号及び第２制御信号を出力する試験制御回路と、
前記内部回路と前記出力バッファとの間に設けられた第１セレクタと、
前記内部回路と前記入力バッファとの間に設けられた第２セレクタと、
を更に具備し、
前記第１セレクタは、前記第１制御信号に応じて、前記試験制御回路からのテスト信号と、前記内部回路からの出力信号の一方を選択して、前記出力バッファに出力し、
前記第２セレクタは、前記第２制御信号に応じて、前記試験制御回路と前記内部回路の一方を選択して前記入力バッファからの入力信号を入力する
請求項１又は２に記載の半導体装置。
【請求項４】
前記試験制御回路は、試験モードの際、第３制御信号を前記スイッチに出力し、
前記スイッチは前記第３制御信号に応じて前記出力端子と前記入力端子との電気的な接続を制御する
請求項３に記載の半導体装置。
【請求項５】
第１試験モードの際、
前記スイッチは、前記出力端子と前記入力端子を電気的に接続し、
前記第１セレクタは、前記テスト信号を選択して前記出力バッファに出力し、
前記第２セレクタは、前記入力バッファからの入力信号を前記試験制御回路に入力し、
前記試験制御回路は、前記試験信号と前記入力バッファからの入力信号との比較結果を外部端子に出力する
請求項４に記載の半導体装置。
【請求項６】
第２試験モードの際、
前記スイッチは、前記出力端子と前記入力端子を電気的に切断し、
前記第１セレクタは、前記内部回路からの出力信号を選択して前記出力バッファに出力し、
前記第２セレクタは、前記入力バッファからの入力信号を前記内部回路に入力する
請求項４又は５に記載の半導体装置。
【請求項７】
前記半導体ウエハのダイシング後、通常モードに設定され、
前記第１セレクタは、前記内部回路からの出力信号を選択して前記出力バッファに出力し、
前記第２セレクタは、前記入力バッファからの入力信号を前記内部回路に入力する
請求項４から６のいずれか１項に記載の半導体装置。
【請求項８】
前記スイッチは、前記出力端子と前記入力端子との間にソース及びドレインが接続され、ゲートに前記第３制御信号が入力されるトランジスタを備える
請求項４から７のいずれか１項に記載の半導体装置。
【請求項９】
半導体ウエハ上に形成され、内部回路と外部端子との間に接続された入力バッファ及び出力バッファを備える半導体装置の試験方法において、
ダイシング前に、前記出力バッファの出力端子と前記入力バッファの入力端子との間の電気的接続をスイッチによって制御し、前記出力バッファ又は前記入力バッファを介した試験を行なうステップと、
前記試験の終了後、ダイシングにおいて前記スイッチと前記出力端子との間の第１伝送路、及び前記スイッチと前記入力端子との間の第２伝送路を切断するステップと、
を具備する半導体装置の試験方法。
【請求項１０】
前記試験を行なうステップは、前記スイッチによって前記出力端子と前記入力端子とを電気的に接続し、前記出力バッファ及び前記入力バッファを介したループ経路を形成するステップと、前記ループ経路を介して試験信号を流しループバック試験を行なうステップとを備える
請求項９に記載の半導体装置の試験方法。
【請求項１１】
前記試験を行なうステップは、前記スイッチによって前記出力端子と前記入力端子との間の接続を切断するステップと、外部の試験装置を前記出力端子に接続し、前記半導体装置の出力特性を試験するステップとを備える
請求項９又は１０に記載の半導体装置の試験方法。
【請求項１２】
前記試験を行なうステップは、前記スイッチによって前記出力端子と前記入力端子との間の接続を切断するステップと、外部の試験装置を前記入力端子に接続し、前記半導体装置の入力特性を試験するステップとを備える
請求項９から１１のいずれか１項に記載の半導体装置の試験方法。
【請求項１３】
前記試験を行なうステップは、前記スイッチによって前記出力端子と前記入力端子との間の接続を切断するステップと、外部の試験装置を前記出力端子及び前記入力端子に接続し、前記半導体装置のファンクションテストを行なうステップとを備える
請求項９から１２のいずれか１項に記載の半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び半導体装置の試験方法に関し、特に、半導体ウエハのダイシング前に入力バッファ又は出力バッファを介した半導体試験が行なわれる半導体装置、及びその半導体に対する試験方法に関する。
【背景技術】
【０００２】
半導体装置は製造段階において実動作速度による試験が必要である。一方、近年、半導体装置と外部装置との間におけるデータ転送速度は高速化している。このため、入出力回路（入力バッファ、出力バッファ）の動作速度がテスト信号よりも高速となり、半導体テスト装置による試験を行なうことができない場合がある。
【０００３】
このような半導体装置に対し、入出力回路の入力バッファと出力バッファとを接続し、ループバック法によって半導体装置の試験を行なうことが提案されている。例えば、特開２００１−１３５６８７には、半導体ウエハのダイシング工程の前にループバック試験が行なわれる半導体集積回路装置が記載されている（特許文献１参照）。
【０００４】
図１を参照して、特許文献1に記載の半導体集積回路装置について説明する。まず、モード切換端子１に制御信号が入力されることで動作モードが試験モードに設定される。これにより、セレクタ６は、内部回路７（出力端子Ｏ３−１）から出力される通常動作信号と信号発生回路５（出力端子Ｏ１）から出力される試験信号のうち後者の試験信号を選択する。この試験信号は第１の被測定入出力バッファ１０（内部入力端子Ｉ６）に入力される。又、マルチプレクサ８は、第２の被測定入出力バッファ１１（内部出力端子Ｏ７）から入力された信号を、内部回路７（入力端子Ｉ３−２）と信号検出回路９（入力端子Ｉ５）のうち後者に入力する。
【０００５】
又、制御端子２に入力された他の制御信号が、第１の被測定入出力バッファ１０（制御端子ＣＴＬ６）に入力されるとともに、インバータ１２を介して第２の被測定入出力バッファ１１（制御端子ＣＴＬ７）に入力される。この制御信号により、第１の被測定入出力バッファ１０は出力状態に、第２の被測定入出力バッファ１１は入力状態に設定される。これにより、第１の被測定入出力バッファ１０内のトライステート出力バッファ１０−１は出力状態に設定される。このため、信号発生回路５から内部入力端子Ｉ６に入力された信号は、トライステート出力バッファ１０−１を介して第１の外部パッド１５に出力される。又、第２の被測定入出力バッファ１１内のトライステート出力バッファ１１−１はハイインピーダンス状態に設定される。このため、第２の外部パッド１６を介して外部入出力端子ＩＯ７に入力された信号は、トライステート出力バッファ１１−１の影響を受けることなくマルチプレクサ８に入力される。
【０００６】
第１の外部端子１５と第２の外部端子１６とは、伝送線路１８を介して接続されている。このため、試験モードの場合、信号発生回路５（出力端子Ｏ１）から出力された試験信号は、第１の被測定入出力バッファ１０（出力バッファ１０−１）、伝送線路１８、第２の被測定入出力バッファ１１（入力バッファ１１−２）を介して信号検出回路９に入力され、分周後、出力バッファ１３を介してテスト出力パッド１７に出力される。
【０００７】
テスト出力パッド１７に出力された試験信号は、ＬＳＩテスタ等の試験装置で観測される。これにより、第１の被測定入出力バッファ１０における出力バッファ１０−１の回路動作が正常か否かの確認、第１の外部パッド１５から第２の外部パッド１６への伝送線路１８を介した信号伝達特性の試験、及び、第２の被測定入出力バッファ１１における入力バッファ１１−２の回路動作が正常であるか否かの確認等を行なうことができる。
【特許文献１】特開２００１−１３５６８７
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１を参照して、出力バッファ１０−１と入力バッファ１１−１とを接続する伝送線路１８（ループ経路）は、スクライブ線１９上に形成されている。このため、試験終了後に行なわれるダイシングによって伝送線路１８は切断され、第１の外部パッド１５と第２の外部パッド１６とは電気的に切断される。又、ダイシング後、モード切換え端子１に入力される制御信号によって、通常動作モードに設定される。これにより、第１の被測定入出力バッファ１０は、内部回路からの出力信号を外部に出力する出力バッファとして動作し、第２の被測定入出力バッファ１１は、外部信号を内部回路に伝達する入力バッファとして動作することが可能となる。
【０００９】
以上のように、従来技術の半導体集積回路装置は、スクライブ領域に形成された配線によって入力バッファと出力バッファ間を接続することにより、半導体ウエハを切断する前に、高速動作する入出力回路の試験を行なうことが可能となる。又、ダイシング後、入力バッファと出力バッファとの間の伝送路は切断され、入出力回路は、通常動作を行なう。
【００１０】
しかし、ダイシング前、入力バッファと出力バッファとの間は伝送線路１８によって常に短絡している。このため、ダイシング前に、出力レベル、入力レベル、出力インピーダンス、入力インピーダンス等の試験や、高速試験の対象外のバッファを含む入力バッファと出力バッファと内部回路により構成される半導体装置全体のファンクション試験を実施することが不可能であった。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１２】
本発明による半導体装置は、半導体ウエハ（１００）上に形成され、出力バッファ（２３）、入力バッファ（２９）、スイッチ（２６）、スクライブ領域（２０）に設けられた第１伝送路（２５）及び第２伝送路（２７）を具備する。出力バッファ（２３）は、内部回路（２１）からの出力信号を外部に出力する。入力バッファ（２９）は、外部からの入力信号を内部回路（２１）に入力する。スイッチ（２６）は、出力バッファ（２３）の出力端子（２４）と入力バッファ（２９）の入力端子（２８）との電気的接続を制御する。第１伝送路（２５）は、出力バッファ（２３）の出力端子（２４）とスイッチ（２６）とを接続する。第２伝送路（２７）は、入力バッファ（２９）の入力端子（２８）とスイッチ（２６）とを接続する。
【００１３】
本発明による半導体装置の試験方法は、半導体ウエハ（１００）上に形成され、内部回路（２１）と外部端子との間に接続された入力バッファ（２９）及び出力バッファ（２３）を備える半導体装置に対して行なわれる。本発明による試験方法は、ダイシング前に、出力バッファ（２３）の出力端子（２４）と入力バッファ（２９）の入力端子（２８）との間の電気的接続をスイッチ（２６）によって制御し、出力バッファ（２３）、又は入力バッファ（２９）を介した試験を行なうステップと、試験の終了後、ダイシングにおいてスイッチ（２６）と出力バッファ（２３）の出力端子（２４）との間の第１伝送路（２５）、及びスイッチ（２６）と入力バッファ（２９）の入力端子（２５）との間の第２伝送路（２７）を切断するステップとを具備する。
【００１４】
本発明によれば、スイッチ（２６）によって出力バッファ（２３）と入力バッファ（２９）とを接続し、ループ経路を形成することにより、ダイシング前にループバック試験を行なうことができる。又、スイッチ（２６）によってループ経路を切断することができるため、ダイシング前に、ループ経路を必要としない他の入出力特性試験を行なうことができる。更に、本発明では、ループ経路を形成する伝送路（２５、２７）が、スクライブ領域に形成されているため、ダイシングによって、スイッチ（２６）と出力バッファ（２３）との間、及びスイッチ（２６）と入力バッファ（２９）との間は切断される。ダイシング後もスイッチが入出力回路に接続されている場合、製品チップの動作特性が劣化することがある。本発明では、ダイシング後、スイッチは入出回路から切り離されるため、ダイシング後の製品チップの動作特性は劣化しない。
【発明の効果】
【００１５】
本発明による半導体装置、及び半導体装置の試験方法によれば、半導体ウエハのダイシング前に、出力バッファ、又は入力バッファを介した特性試験を行なうことができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００１７】
図２及び図３を参照して、本発明による半導体装置及びそのテスト方法の実施の形態を説明する。
【００１８】
図２は、本発明に係る半導体ウエハ１００（以下、ウエハ１００と称す）の構造を示す図である。図２を参照して、ウエハ１００上には、スクライブ領域２０を境として複数の半導体集積回路２００（以下：製品チップ２００と称す）が形成されている。後工程において、ウエハ１００がスクライブ領域２０に沿ってダイシングされることで、製品チップ２００がウエハ１００から分離される。
【００１９】
図３は、図２における領域Ａ内の第１実施の形態における構成を示す図である。図３を参照して、製品チップ２００は、内部回路２１、セレクタ２２（第１セレクタ）、セレクタ３０（第２セレクタ）、出力バッファ２３、外部出力端子パッド２４（以下、出力端子２４と称す）、入力バッファ２９、外部入力端子パッド２８（以下、入力端子２８と称す）、スイッチ２６、試験制御回路３１、試験用端子パッド３２（以下、テスト端子３２と称す）を具備する。又、出力端子２４とスイッチ２６の一端との間、入力端子２８とスイッチ２６の他端との間には、それぞれ伝送路２５、２７が設けられる。伝送路２５、２７の一部は、スクライブ領域２０に形成されている。
【００２０】
試験制御回路３１は、通常モードと試験モードの切り替え、セレクタ２２、３０及びスイッチ２６の制御、試験信号の生成及び分析を行なう。本実施の形態では、試験モードは、ループバック試験を行なうための第１試験モードと、後述するループ経路を必要としない他の試験を行なうための第２試験モードを備える。第２試験モードで行われる試験には、例えば内部回路２１、出力バッファ２３、及び入力バッファ２９の機能テストがある。
【００２１】
試験制御回路３１は、通常モードや各種試験モードに応じた信号レベルの制御信号ＣＯＮＴ１（第１制御信号）、及び制御信号ＣＯＮＴ２（第２制御信号）をセレクタ２２、３０に出力し、セレクタ２２、３０の選択動作を制御する。又、試験制御回路３１は、通常モードや各種試験モードに応じた信号レベルの制御信号ＣＯＮＴ３（第３制御信号）をスイッチ２６に出力し、スイッチ２６のスイッチング動作を制御する。
【００２２】
ループバック試験モードの際、試験制御回路３１は、試験信号ＳＯＵＴ２をセレクタ２２を介して出力バッファ２３に出力し、セレクタ２２を介して入力バッファ２９から入力される試験信号ＳＩＮ２を解析する。この際、試験制御回路３１は、試験信号ＳＯＵＴ２と試験信号ＳＩＮ２とを比較し、比較結果を判定信号ＪＵＤＧＥとしてテスト端子３２に出力する。
【００２３】
セレクタ２２は、内部回路２１及び試験制御回路３１と、出力バッファ２３の入力端子との間に設けられる。セレクタ２２には内部回路２１から出力された出力信号ＳＯＵＴ１と、試験制御回路３１から出力された試験信号ＳＯＵＴ２が入力される。セレクタ２２は、出力信号ＳＯＵＴ１と試験信号ＳＯＵＴ２の一方を、制御信号ＣＯＮＴ１に応じて選択し、出力バッファ２３に出力する。詳細には、セレクタ２２は、第１試験モードの場合、試験信号ＳＯＵＴ２を選択して出力バッファ２３に出力し、通常モードや第２試験モードの場合、出力信号ＳＯＵＴ１を選択して出力バッファ２３に出力する。
【００２４】
セレクタ３０は、入力バッファ２９の出力端子と内部回路２１及び試験制御回路３１との間に設けられる。セレクタ３０には、入力バッファ２９を介して入力端子２８からの信号が入力される。詳細には、セレクタ３０は、入力バッファ２９からの信号の入力先を制御信号ＣＯＮＴ２に応じて選択する。セレクタ３０は、入力バッファ２９から入力された信号を、第１試験モードの場合、試験制御回路３１に入力し、通常モードや第２試験モードの場合、内部回路２１に入力する。
【００２５】
出力バッファ２３は、セレクタ２２から出力される信号を出力端子２４に出力する。すなわち、出力バッファ２３は、第１試験モードの場合、試験制御回路３１から出力される試験信号ＳＯＵＴ２を出力し、通常モードや第２試験モードの場合、内部回路２１から出力される出力信号ＳＯＵＴ１を出力する。一方、入力バッファ２９は、入力端子２８から入力される信号をセレクタ３０を介して内部回路２１又は試験制御回路３１に入力する。すなわち、入力バッファ２９を介して入力端子２８から入力される信号は、第１試験モードの場合、試験制御回路３１に入力され、通常モードや第２試験モードの場合、内部回路２１に入力される。出力バッファ２３及び入力バッファ２９は、外部試験装置における試験データ速度よりも高速動作のバッファでも構わない。
【００２６】
スイッチ２６は、試験制御回路３１から入力される制御信号ＣＯＮＴ３に応じて伝送路２５と伝送路２７との接続を制御する。例えば、スイッチ２６は、ソースとドレインの一方が伝送路２５に接続され、他方が伝送路２７に接続され、ゲートに制御信号ＣＯＮＴ３が入力されるＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備える。この場合、スイッチ２６に利用されるＭＯＳトランジスタはＰチャネル型、Ｎチャネル型、あるいは両方を組み合せた形態（例えばトランスファゲート）によって構成される。
【００２７】
伝送路２５は、その一部又は全部がスクライブ領域２０に設けられ、出力端子２４とスイッチ２６とを電気的に接続する配線である。伝送路２７は、その一部又は全部がスクライブ領域２０に設けられ、入力端子２８とスイッチ２６とを電気的に接続する配線である。第１試験モードの場合、スイッチ２６は、制御信号ＣＯＮＴ３に応じて伝送路２５と伝送路２７とを電気的に接続する。これにより出力バッファ２３の出力端子と入力バッファ２９の入力端子とを電気的に接続するループ経路が形成される。又、第２試験モードの場合、スイッチ２６は、制御信号ＣＯＮＴ３に応じて伝送路２５と伝送路２７との電気的な接続を切断する。これにより、出力バッファ２３の出力端子と入力バッファ２９の入力端子とが電気的に切断され、ループ経路を必要としない入出力特性試験やファンクション試験が可能となる。
【００２８】
図３を参照して、本発明による半導体装置のテスト方法の詳細を説明する。本発明による半導体装置は、ウエハ１００をダイシングする前に、製品チップ２００内において実動作速度によるループバック試験を行うことができるとともに、外部の半導体テスト装置（テスタ）による入出力回路（入力バッファ２９、出力バッファ２３）を介した各種試験を行なうことができる。
【００２９】
組込み自己テスト（ループバック試験：第１試験モード）
第１試験モードでは、スイッチ２６によって伝送路２５と伝送路２７が接続されることで、出力バッファ２３（出力端子２４）と入力バッファ２９（入力端子２８）とを接続するループ経路が形成される。出力バッファ２３は、試験制御回路３１から入力される試験信号ＳＯＵＴ２をループ経路（伝送路２５及び伝送路２７）を介して入力バッファ２９に入力する。入力バッファ２９は、入力された試験信号ＳＯＵＴ２を、セレクタ３０によって選択された試験制御回路３１に試験信号ＳＩＮ２として入力する。試験制御回路３１は、出力バッファ２３に出力した試験信号ＳＯＵＴ２と入力バッファ２９から入力された試験信号ＳＩＮ２を比較し、その結果を判定信号ＪＵＤＧＥとしてテスト端子３２に出力する。この際、試験制御回路３１は、比較結果に基づいて入出力特性が所望の特性であるかを判定し、その判定結果を判定信号ＪＵＤＧＥとしてテスト端子３２に出力しても良い。
【００３０】
判定信号ＪＵＤＧＥは、テスト端子３２に接続されたテスタ（図示なし）によって取得、解析される。これにより、出力バッファ２３から入力バッファ２９への信号伝達特性を解析することができる。ループバック試験は、製品チップ２００内部で行なわれるため、実際の動作速度で試験が行うことができる。このため、製品チップ間のデータ転送速度が、半導体テスト装置による信号速度よりも速く、外部からの入出力回路に対する試験が困難な場合でも入出力回路の入出力特性を試験することができる。
【００３１】
外部テスト（ループ経路が不要な試験：第２試験モード）
本発明では、ダイシング前に、スイッチ２６によって出力バッファ２３と入力バッファ２９とを接続するループ経路を切断することができる。これにより、ループ経路を必要としない試験をダイシング前に行なうことができる。例えば、半導体装置（製品チップ２００）の出力レベル、入力レベル、出力インピーダンス、入力インピーダンス等の外部テストをダイシング前に行なうことができる。又、出力バッファ２３、入力バッファ２９、及び内部回路２１によって構成される半導体装置全体のファンクション試験を実施することができる。この場合、出力バッファ２３及び入力バッファ２９は高速試験の対象外となるバッファでも構わない。
【００３２】
入力バッファ２９の入力端子には、外部伝送路とのインピーダンス整合をとるための終端抵抗（図示なし）が接続されていても構わない。この場合、出力バッファ２３と入力バッファ２９がループ経路によって接続されていると、終端抵抗に流れる電流によって、出力バッファ２３の出力レベルや出力インピーダンスは正しく測定されない。このため、本発明では、製品チップ２００（出力バッファ２３）の出力レベルや出力インピーダンスを測定する場合、スイッチ２６によって出力端子２４と入力端子２８との間の接続が切断される。この際、内部回路２１は、ハイレベル又はローレベルの出力信号ＳＯＵＴ１を出力し、セレクタ２２は、制御信号ＣＯＮＴ１に応じて内部回路２１からの出力信号ＳＯＵＴ１を選択して出力バッファ２３に出力するように制御される。出力バッファ２３からの出力信号が、出力端子２４に接続されたテスタ（図示なし）によって取得及び解析されることで、出力信号ＳＯＵＴ１に応じた出力バッファ２３の出力レベルや出力インピーダンスを測定することができる。
【００３３】
又、入力バッファ２９の入力端子が出力バッファ２３に接続されている場合、製品チップ２００（入力バッファ２９）に対する入力レベルや入力インピーダンスを測定できない。このため、製品チップ２００（入力バッファ２９）に対する入力レベルや入力インピーダンスを測定する際も、スイッチ２６によって、出力端子２４と入力端子２８との間の接続が切断される。この場合、入力端子２８には、図示しないテスタからハイレベル又はローレベルの試験信号が入力される。入力端子２８を介して外部から入力された試験信号は、入力バッファ２９を介し、入力信号ＳＩＮ１として内部回路２１に入力される。そして、試験信号に応じた入力バッファ２９の入力レベル（入力動作範囲）や入力インピーダンスは、入力端子２８に接続されたテスタ（図示なし）によって測定される。
【００３４】
更に、スイッチ２６によって出力バッファ２３と入力バッファ２９とを接続するループ経路を切断し、ファンクション試験を実施することができる。詳細には、図示しないテスタによって入力端子２８又は他の入力端子に対して試験用パタン信号を入力し、内部回路２１を介した出力端子２４又は他の出力端子から出力されたパタン信号を図示しないテスタで観測する。テスタ又は解析装置は、出力端子２４又は他の出力端子から出力されたパタン信号が設計通りであるかを判定する。
【００３５】
以上のように、本発明では、出力端子２４と入力端子２８を結ぶループ経路の途中に、当該ループ経路の接続、切断の制御を行うスイッチ２６が設けられている。このため、製品チップ２００に対して、ループバック試験の他、入出力レベルやファンクション試験をダイシング前に実施することが可能になる。
【００３６】
上述の試験が終了した後、ダイシングによって製品チップ２００はウエハ１００から切り離される。この際、ダイシングによってスクライブ領域２０上に形成された伝送路２５、２７は切断される。すなわち、ダイシングによって出力端子２４と入力端子２８との間のループ経路は切断される。又、スイッチ２６と、出力端子２４、入力端子２８のそれぞれとの間の接続もダイシングによって切断される。
【００３７】
仮に、ダイシング後も、スイッチ２６と出力端子２４又は入力端子２８との接続が維持された場合、スイッチ２６によって製品チップ２００の特性が劣化する恐れがある。例えば、スイッチ２６がオフ状態であっても、スイッチの劣化によるリーク電流の発生、スイッチの故障による不良発生、あるいは、スイッチの寄生容量等による高周波特性の劣化等が考えられる。本発明では、ダイシングによってスイッチ２６と出力端子２４（出力バッファ２３）、入力端子２８（入力バッファ２９）のそれぞれとの間は電気的に切り離されるため、既述のようなスイッチ２６による特性劣化の問題は発生しない。
【００３８】
又、ループ経路を形成する伝送路２５、２７は、製品チップ２００の外部に設けられるため、製品チップ２００の面積を増大せずに、ダイシング前のループバック試験及びその他の入出力特性試験等を行なうことができる。
【００３９】
ダイシング後、試験制御回路３１は、通常モードに設定される。通常モードに設定されると、セレクタ２２は、制御信号ＣＯＮＴ１に応じて内部回路２１からの出力信号ＳＯＵＴ１を選択して出力バッファ２３に出力する。又、セレクタ３０は、入力バッファ２９からの信号を入力信号ＳＩＮ１として内部回路２１に入力する。すなわち、ダイシング後、出力バッファ２３及び入力バッファ２９は、製品チップ２００における通常の入出力回路として動作する。
【００４０】
以上のように、本発明による半導体装置は、動作速度がテスタの信号速度よりも高速な入力バッファ、出力バッファを搭載しても、ダイシング前にループバック試験が可能であるとともに、スイッチによるループ経路の切断によって各種入出力特性試験やファンクション試験を行なうことができる。このように製品の良否判定をウエハ状態で実施することが可能となるため、ウエハ状態で判定できていなかった不良品を最終製品形態とするまでにかかる費用を低減することが可能となる。
【００４１】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。図３に示した半導体装置では、スイッチ２６が製品チップ２００内に設けられているが、これに限らず、図４に示すようにスクライブ領域２０に設けられても良い。
【００４２】
スイッチ２６は、スクライブ領域２０に設けられているため、ダイシングによって削除される。又、スイッチ２６が、製品チップ２００外の領域に設けられているため、製品チップ２００の回路面積は小さくなる。
【図面の簡単な説明】
【００４３】
【図１】図１は、従来技術による半導体装置の構成を示す図である。
【図２】図２は、本発明による半導体ウエハの構造を示す図である。
【図３】図３は、本発明による半導体装置の構成の一例を示す図である。
【図４】図４は、本発明による半導体装置の構成の他の一例を示す図である。
【符号の説明】
【００４４】
２１：内部回路
２０：スクライブ領域
２２、３０：セレクタ
２３：出力バッファ
２４：外部出力端子パッド（出力端子）
２５、２７：伝送路
２６：スイッチ
２８：外部入力端子パッド（入力端子）
２９：入力バッファ
３１：試験制御回路
３２：試験用出力端子パッド（テスト端子）
１００：半導体ウエハ
２００：製品チップ
ＳＯＵＴ１：出力信号
ＳＩＮ１：入力信号
ＳＯＵＴ２、ＳＩＮ２：試験信号
ＣＯＮＴ１、ＣＯＮＴ２、ＣＯＮＴ３：制御信号
ＪＵＤＧＥ：判定信号
【図１】
2010118408.tif 000003
【図２】
2010118408.tif 000004
【図３】
2010118408.tif 000005
【図４】
2010118408.tif 000006