(57)【要約】      （修正有）【課題】フリップチップ実装時の電子素子への熱伝導を制御することにより、電気的接続信頼性の高い電子素子およびその実装方法を提供する。【解決手段】バンプ３形成面に電子デバイス用接着層４が形成され、バンプ３形成面とは逆側の面に熱伝導抑制層２が形成されていることを特徴とする電子素子。フリップチップ実装時にヒートツールから電子素子への熱伝導を遅らせることができるので、電子素子の搬送中に電子素子に形成された電子デバイス用接着層４の流動化や硬化を遅らせることができ、電気的接続信頼性の高い電子素子の実装を実現する。【選択図】図１
2010245418.tif 000002
【特許請求の範囲】
【請求項１】
バンプ形成面に電子デバイス用接着層が形成され、バンプ形成面とは逆側の面に熱伝導抑制層が形成されていることを特徴とする電子素子。
【請求項２】
前記熱伝導抑制層が、耐熱性の樹脂で形成されている請求項１記載の電子素子。
【請求項３】
電子素子上に形成されたバンプと実装回路基板上に形成された電極パッドとをフリップチップ接続する電子素子の実装方法であって、電子素子のバンプ形成面とは逆側の面に熱伝導抑制層が形成されており、前記電子素子を実装するためのヒートツールが前記熱伝導抑制層を介して電子素子を保持して実装を行うことを特徴とする電子素子の実装方法。
【請求項４】
前記熱伝導抑制層が、耐熱性の樹脂で形成されていることを特徴とする請求項３記載の電子素子の実装方法。
【請求項５】
請求項３または４記載の実装方法を用いて電子素子が実装されることにより製造された電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップチップ実装用の電子素子およびその実装方法に関する。より詳しくは、電子デバイス用接着層付き電子デバイス基板をダイシングにより個片化し、接着層付き電子素子を実装回路基板に直接電気的接続する電子素子およびその実装方法に関する。
【背景技術】
【０００２】
半導体装置の小型化と高密度化に伴い、半導体チップを回路基板に実装する方法として、フリップチップ実装（ダイレクトチップアタッチ実装）が注目され、急速に広まってきている。フリップチップ実装においては、接合部分の接続信頼性を確保するための方法として、半導体チップ上に形成されたバンプと回路基板の電極パッドを接合した後に、半導体チップと回路基板との隙間に液状封止接着剤を注入し硬化させることが一般的な方法として採られている。
【０００３】
またＬＣＤパネル用途等、実装回路基板上に半導体チップを搭載する接着剤として異方性導電フィルム（ACF: Anisotropic Conductive Film）、非導電性接着フィルム（NCF: Non Conductive Film）や非導電性接着ペースト（NCP: Non Conductive Paste）などが用いられている。
【０００４】
近年、バンプ付き半導体ウェハに樹脂フィルムを仮接着した後、ダイシングにより半導体ウェハを個別半導体チップとし、次に、半導体チップを回路基板にフリップチップ接続し、電気的接合と樹脂封止を同時に行う方法およびそれに使用する接着フィルムが提案されている（例えば、特許文献１〜３参照）。この方法によれば、接着フィルムと半導体チップの接着面積をほぼ同じにすることができる。液状封止接着剤を用いた場合に比べ、ボンディング後に半導体チップに対する接着剤のはみ出しを少なくすることができる。
【０００５】
半導体チップの接続方式としては、半導体チップのバンプと基板の電極パッド間に金を用いたＡｕ−Ａｕ接触接合や超音波接合、一方の電極にＳｎを用いたＡｕ−Ｓｎ共晶、半田接合等がある。
【０００６】
いずれも加熱されたヒートツールで半導体チップをピックアップしてボンディングを行う。それぞれ、Ａｕ−Ａｕ接触接合では２００℃程度、超音波接合では１５０℃程度、Ａｕ−Ｓｎ共晶では４００℃程度のヒートツールによる加熱が必要である。ヒートツールは半導体チップをピックアップする際、バンプが形成された面とは逆側の面と接触し、回路基板上の接続位置まで半導体チップを搬送して、加熱圧着によるボンディングを行う。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−２３７２６８号公報（請求項１、３〜４頁）
【特許文献２】特開２００４−３１５６８８号公報（特許請求の範囲）
【特許文献３】特開２００４−３１９８２３号公報（特許請求の範囲）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来の接着剤付きの電子素子では、ヒートツールが電子素子を受け取る際、ヒートツールの熱が電子素子を通して接着剤まで瞬時に伝わって接着剤が融け、ピックアップに用いるツールや電子素子を収納しているトレイ等に貼りついてしまう問題があった。あるいは、電子素子の搬送中に接着剤が硬化して基板の配線と電子素子のバンプが非接触となる不具合が生じることがあった。
【０００９】
本発明はかかる課題を解決し、フリップチップ実装時の電子素子への熱伝導を制御することにより、電気的接続信頼性の高い電子素子およびその実装方法を提供するものである。
【課題を解決するための手段】
【００１０】
すなわち本発明は、バンプ形成面に電子デバイス用接着層が形成され、バンプ形成面とは逆側の面に熱伝導抑制層が形成されていることを特徴とする電子素子である。
【００１１】
また本発明は、電子素子上に形成されたバンプと実装回路基板上に形成された電極パッドとをフリップチップ接続する電子素子の実装方法であって、電子素子のバンプ形成面とは逆側の面に熱伝導抑制層が形成されており、前記電子素子を実装するためのヒートツールが前記熱伝導抑制層を介して電子素子を保持して実装を行うことを特徴とする電子素子の実装方法である。
【発明の効果】
【００１２】
本発明によれば、フリップチップ実装時にヒートツールから電子素子への熱伝導を遅らせることができるので、電子素子の搬送中に電子素子に形成された電子デバイス用接着層の流動化や硬化を遅らせることができ、電気的接続信頼性の高い電子素子の実装を実現するものである。
【図面の簡単な説明】
【００１３】
【図１】本発明の電子素子の断面図である。
【図２】本発明の電子素子の断面図である。
【図３】本発明の電子素子の実装方法である。
【図４】本発明の電子素子の熱伝導の効果を示す計算結果である。
【図５】本発明の電子素子の実装方法を用いて製造した電子装置の例である。
【発明を実施するための形態】
【００１４】
本発明の電子素子は、例えば図１に示すように、半導体チップのバンプの形成面に電子デバイス用接着層が形成され、バンプ形成面とは逆側の面に熱伝導抑制層が形成されていることを特徴とする電子素子である。
【００１５】
本発明における電子素子とは、半導体チップ、半導体パッケージ、モジュールなどの電気的な能動機能を有する素子のことである。本発明における実装回路基板としては、ポリイミドフィルムやシリコン・ガリウム砒素などの半導体ウェハ、ガラス、ガラスエポキシ基板、セラミックス基板などが挙げられる。基板の外形は角形、丸形、一部に直線部を含む丸形などいずれでもよい。実装回路基板の厚さは通常３０μｍ〜１ｍｍ程度のものを用いるが特に限定されない。
【００１６】
本発明における熱伝導抑制層とは、ヒートツールを電子素子に接触させた際に、ヒートツールから電子素子への熱伝導を遅らせるための層である。この層があることで、ヒートツールを用いて電子素子を搬送しているときに、ヒートツールからの熱が電子素子や電子デバイス用接着層に短時間のうちに伝わらないようにして、ボンディング前にこれらが変質するのを防ぐことができる。
【００１７】
本発明において熱伝導抑制層は熱伝導率が０．０５Ｗ／ｍ・Ｋ以上１Ｗ／ｍ・Ｋ以下の材料で形成されており、とくに膜形成の容易さと安定性の面から、耐熱性の樹脂を用いることが好ましい。熱伝導率が０．０５Ｗ／ｍ・Ｋ以上であれば実装を行う頃には十分な熱を電子デバイス用接着層に伝えることができる。また、１Ｗ／ｍ・Ｋ以下であれば、電子デバイス用接着層が実装前に熱により硬化するのを防ぐことができる。さらには、半導体チップ自体への熱伝導速度を遅らすことができるので、半導体チップ自体への熱的ダメージを極小にすることができる。熱伝導抑制層の熱伝導率の測定は、以下の方法で測定できる。まず、レーザーフラッシュ法熱定数測定装置（理学電機製 ＬＦ／ＴＣＭ―ＦＡ８５１０Ｂ）を用いてφ１０ｍｍ２のサンプル表面にレーザー光を発射し試料の表面に直接当てサンプルの裏面から出てくる熱量とその時間を測定し熱拡散率を測定する。次に水中置換法による比重測定および１ｍｇ〜１５ｍｇのサンプルを用いて示差走査熱量計（エスアイアイナノテクノロジー（株）製、６２２０型）から求めた比熱の各測定値の積（熱拡散率×比重×比熱）からサンプルの厚み方向の熱伝導率を求めることができる。熱伝導率が上記範囲を満たす材料としては、例えば、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、フェノール樹脂、ふっ素樹脂、ポリエステル樹脂、ポリエーテル樹脂、ポリアミド樹脂、ポリイミド樹脂、ポリアミドイミド樹脂およびこれらの混合物並びにガラス等がある。
【００１８】
本発明に用いられる耐熱性樹脂とは、実装時間内において実装温度での重量減少が５％以下の樹脂である。この場合の実装時間とはヒートツールが電子素子に接触してから離れるまでの時間をいう。実装時間は、電子素子を搬送する時間とボンディング時間を含み、通常１秒〜３０秒程度である。ボンディング時間は、電子素子が実装回路基板に接地してからヒートツールが電子素子から離れるまでの時間である。耐熱性の樹脂としては、ポリエステル樹脂、ポリエーテル樹脂、ポリアミド樹脂、ポリイミド樹脂およびポリアミドイミド樹脂などが挙げられるが、中でもＡｎ−Ｓｎ共晶等で用いられる３５０℃以上の高熱に対しても必要な耐熱性を有するという点で、ポリイミド樹脂が好ましく使用できる。
【００１９】
耐熱性の評価方法としては一般的には熱重量測定装置（エスアイアイナノテクノロジー（株）製、ＴＧ／ＤＴＡ）が使用できる。１ｍｇ〜１５ｍｇのサンプルを準備し、大気中、１分間に５℃の一定速度でサンプルの温度を上げていき、実装温度で実装時間サンプルの温度を維持したときの重量変化を測定する。サンプルが分解し難いほど、重量減少率が小さくなる。
【００２０】
熱伝導抑制層の形成方法は特に限定されないが、樹脂ペーストを塗布形成しても、接着剤付きの樹脂フィルムをラミネート形成してもかまわない。ペーストで塗布形成する場合、通常のスピンコーター、ロールコーター、コンマロールコーター、グラビアコーター、スリットダイコーター、スクリーン印刷等を用いることができるが、とくに限定されない。ヒートツールが半導体チップと直接接触しなければ、図２に示すようにパターン加工を行っても良く、パターン加工を行わない場合と同様の効果が得られる。ラミネート形成する場合には、通常のラミネーターを用いることができるが、中でも気泡の噛み込みなく形成するために、真空ロール式のラミネーターを用いることが好ましい。
【００２１】
熱伝導抑制層の厚さは、用いる実装機（フリップチップボンダー）や電子デバイス用接着層の種類、実装温度にもよるが、２０μｍ以上２００μｍ以下であることが好ましい。より好ましくは３５μｍ以上２００μｍ以下であり、さらに好ましくは５０μｍ以上１５０μｍ以下である。２０μｍ以上であれば電子デバイス用接着層の硬化速度にかかわらずステージやピックアップツールに電子デバイス用接着層が融けて貼り付くことがなく、３５μｍ以上ではその効果がより大きくなる。また、５０μｍ以上であれば、実装温度の高い３５０℃以上の実装方式を用いたり、高速硬化性の電子デバイス用接着層を用いた場合にもアライメントマークの認識率を低下させることなく実装することができる。２００μｍ以下であれば、実装温度の低い２００℃以下の実装方式を用いたり、硬化速度の遅い電子デバイス用接着層を用いた場合にも所定時間内に実装に十分な温度を伝達することができ、電気的接続に十分な電子デバイス用接着層の硬化を行うことが可能である。１５０μｍ以下であれば、さらに電子素子の固定に十分な電子デバイス用接着層の硬化を行うことが可能である。
【００２２】
熱伝導抑制層として接着剤付きの樹脂フィルムを使用する場合、熱伝導抑制層の厚さとは接着剤の厚さと樹脂フィルムの厚さを加えたものである。このとき、樹脂フィルムの厚さが接着剤と樹脂フィルムを合わせた全体の厚さに対して３０％以上あればよい。また、接着剤としてはシリコーン系やアクリル系等の接着剤を使用することが好ましい。
【００２３】
熱伝導抑制層は実装後に剥がしてもよいし実装後に残すこともできる。また、電子素子に薄膜化した半導体チップを用いる場合には、割れにくい保護膜としての機能も持つ。
【００２４】
本発明の電子素子に用いられるバンプには、金、錫、銅、半田等、各種の金属を用いることができる。また、バンプと電極パッドの形状は、長方形、円形等、いずれも用いることができる。電子素子上にあるバンプや電極パッドの高さはすべて均等に揃っていることが好ましく、バンプ高さのバラツキは０．５μｍ以下であることが好ましい。バラツキが０．５μｍ以下であれば、バンプの圧着の際に接続不良なく電子素子を搭載することができる。より好ましくは０．２μｍ以下である。バンプ高さのバラツキを小さくするため、研磨加工を施すことも可能である。
【００２５】
実装回路基板の電極パッドに用いる金属は、実装方式にもよるが、金、錫、銅、各種の金属、さらにはＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）等の導電性酸化物を用いることが可能である。基板との密着性を高めるため、クロムやニクロム、チタンなどの金属を形成しても良い。電極パッドの形成方法は、とくに限定されないが、スパッタや蒸着、めっき、それらを組み合わせた方法等を用いることができる。
【００２６】
電子素子を実装回路用基板に固定し、バンプと電極パッドを接続させる電子デバイス用接着層としては、一般に用いられているＡＣＦ（Anisotropic Conductive Film）や導電粒子を含まないＮＣＦ（Non Conductive Film）を用いることができる。とくにバンプが狭ピッチ化した場合、バンプ間の絶縁性を保つという観点から、また電子素子の基板と電子デバイス用接着層の間に形成されたアライメントマークの認識性の観点からＮＣＦを用いることが好ましい。ＮＣＦを用いた場合の接続に際しては、ボンディング時の加熱で接着剤が軟化し、実装回路用基板上の電極パッドと電子素子上のバンプが接触してから高速に硬化できることが好ましく、さらにはバンプや電極パッドなどの凹凸によく追従し、空隙無く密着させることができる特性を有することが好ましい。
【００２７】
硬化後の接着剤の特性としては、信頼性の高い電子装置を実現するため、吸湿率や線膨張係数の低い材料が望まれ、吸湿率は１．５％以下、線膨張係数は７０ｐｐｍ／℃以下であることが好ましい。接着剤中には線膨張係数を調整するなどのフィラーを含有することもできる。接着剤の剥がれを抑制するという観点からは、接着剤のヤング率は０．５ＧＰa以上５ＧＰa以下であることが好ましい。また、光線透過率は８０％以上であることが望ましい。光線透過率が８０％以上であると、電子素子のアライメントマークの認識性が良好となる。なお、光線透過率とは、波長３５０〜９００ｎｍにおける最大光線透過率のことである。具体的には波長３５０ｎｍ〜９００ｎｍにおける光線透過率を測定し、光線透過率が最大値を示した波長を中心とする波長±１０ｎｍにおける光線透過率の平均値を光線透過率値とする。
【００２８】
電子デバイス用接着層の厚さは、電子素子のバンプと実装回路用基板上の電極パッドとを合計した膜厚の平均高さ以上であることが好ましく、また前記平均高さの１．５倍以下であることが好ましい。バンプの高さは、バンプが形成されていない基板面を基準（０μｍ）として計測する。また、実装回路用基板上の電極パッドの高さは、電極パッドが形成されている実装回路用基板の絶縁面を基準（０μｍ）として、全ての電極パッドの高さを計測し、その平均値とする。高さはそれぞれ実装する前の値である。接着層の厚さがバンプと電極パッドとを合計した膜厚よりも薄いと、実装後の電子素子、接着層と実装回路用基板との間に空隙ができ、接着力が低下する場合がある。また、接着層の厚さがバンプと電極パッドとを合計した膜厚の１．５倍を越えると不経済であるだけでなく、電子素子下の接着剤のはみ出し量が多くなり実装面積が大きくなったり、はみ出した接着剤が電子素子上部にまで回り込みボンディング装置のヒートツールを汚染し、ヒートツールと電子素子が接着してしまう場合がある。また、ヒートツールを汚染した場合は、ヒートツールの平坦性が損なわれ、ボンディング時の電子素子の加熱状態が不均一となり、ボンディング不良が発生し易くなることがある。
【００２９】
電子デバイス用接着層の形成方法には、ペーストを塗布して乾燥する方法や、あらかじめ別の離型フィルム上に形成したＢステージシートをラミネートして転写する方法などがある。バンプ形成面に、バンプの凹凸に追従して膜厚ムラなく均一に形成できるという観点からは、あらかじめ別の離型フィルム上に形成したＢステージシートをラミネートして転写する方法を用いることが好ましい。ラミネートには通常のラミネーターを用いることができるが、中でも気泡の噛み込みなく形成するために、真空ロール式のラミネーターを用いることが好ましい。この際、バンプの凹凸部分に気泡の噛み込みなく接着剤が埋め込まれるよう、６０〜１００℃程度の温度をホットプレート等を用いてかけることができる。
【００３０】
電子デバイス用接着層は、熱伝導抑制層の形成後に形成することも、熱伝導抑制層の形成前に形成することもできる。
【００３１】
また、バンプ付き半導体ウェハに熱伝導抑制層と電子デバイス用接着層を形成した後、半導体ウェハを個片化して電子素子を形成することができる。熱伝導抑制層と電子デバイス用接着層を一括してダイシングすることにより半導体チップと同一の面積で、いずれもはみだしなく形成することができる。
【００３２】
次に、本発明の電子素子を実装するための各工程について図３を用いて説明する。電子素子は、通常のフリップチップボンダーを用いて実装回路用基板上に実装することができる。フリップチップボンダーとしては、例えば、ボンディング装置（芝浦メカトロニクス（株）製、ＴＦＣ３２００）がある。
【００３３】
まず装置のボンディングステージ上に実装回路用基板を配置し、ピックアップツールもしくはチップトレイ上にある電子素子をヒートツールが受け取り、保持する（図３（ａ））。ピックアップツールは、バンプ形成面が上向きに置かれた電子素子を取り上げ、バンプ形成面を下側に回転させてからヒートツールに受け渡す機能を有する。ヒートツールには電子素子を加熱する機構と、電子素子をピックアップするための真空吸着口が設けられている。ヒートツールは、ボンディング時に均一に電子素子に圧力を加えるよう電子素子との接触面が最大となるよう構成されている。ヒートツールが電子素子と接触するとき、ヒートツールの熱が半導体チップを通して電子デバイス用接着層に伝わるが、熱伝導抑制層の存在のため瞬時に電子デバイス用接着層が加熱されることはない。したがって、電子デバイス用接着層が融けてピックアップツールもしくはチップトレイに貼り付くことがない。ヒートツール温度は、実装方式にもよるが、８０℃〜４５０℃である。
【００３４】
次に、電子素子をボンディングステージ上に置かれた実装回路用基板上方に搬送する（図３（ｂ）〜（ｃ））。ステージは、周囲の温度環境条件に左右されないようあらかじめ４０℃以上１２０℃以下の一定の温度に保っておくことが望ましい。次にアライメント認識カメラを用いて電子素子および実装回路用基板それぞれのアライメントマークを検出して位置決めを行なう（図３（ｄ））。このとき、電子素子のアライメントマークは、電子デバイス用接着層を通して検出されるが、電子デバイス用接着層の硬化による変色や形状変化が生じていると、アライメントマークを正しく認識できないことがある。
【００３５】
次に電子素子を加熱されたヒートツールを実装回路用基板に押し付けてボンディングを行う（図３（ｅ））。ヒートツールが電子素子を受け取ってから電子デバイス用接着層の下面が実装回路基板に接触するまでの搬送時間は、通常、１秒〜３秒程度であるが、この期間に電子デバイス用接着層が硬化しないことが必要であり、本発明の熱伝導抑制層により、熱伝導が抑えられるため有効に作用する。
【００３６】
ボンディング時間は接続方式によって異なるが、０．５秒〜２０秒程度の期間、１０Ｎ／ｍｍ２〜２００Ｎ／ｍｍ２程度の圧力をかけながら実装回路基板の電極パッドと電子素子のバンプとの電気的な接続を行う。このとき、熱は電子素子を伝達し、接着層に伝わる。したがって接着層は温度が高くなり、流動性が高まるため、バンプと電極パッドの間にある電子デバイス用接着組成物は押し出され、バンプと電極パッドを電気的に接続することが可能になる（図３（ｆ））。接続方式としては、半導体チップのバンプと基板の電極パッドに金を用いたＡｕ−Ａｕ接触接合や超音波接合、一方の電極にＳｎを用いたＡｕ−Ｓｎ共晶、半田接合等があり、特に限定されない。電子素子をボンディングする温度は、８０℃〜４５０℃である。所定の時間熱圧着した後、ヒートツールが電子デバイスから離れ、ボンディング工程が完了する。電子素子が機械的に固定されるよう電子デバイス用接着層の硬化率は８０％以上とすることが好ましい。硬化率の測定には、ＤＳＣ（示差走査熱分析装置）を用いることができる。例えば硬化率８０％とは、電子デバイス用接着層の全硬化発熱量の８０％の発熱を終えた状態である。未硬化の電子デバイス用接着層の全発熱量をＡ、実装条件での発熱量をＢとすれば、硬化率Ｃ（％）は次の式で求められる。
Ｃ（％）＝（Ａ−Ｂ）／Ａ×１００
発熱量は、室温から実装温度まで５〜１０℃／分の昇温速度で測定したときの発熱曲線とベースラインで囲まれた面積から求めることができる。
【００３７】
上記工程で仮圧着、すなわち短い実装時間で電子デバイス用接着層がタック性を有する１００℃程度の温度で仮固定した後、さらに時間をかけて温度の高いヒートツールを用いて熱圧着を行い硬化率を上げることも可能である。このとき、ヒートツールは仮圧着と同一のものを用いても良く、別のヒートツールを用いても良い。また、電子デバイス用接着層の硬化を進めるため、上記工程の後に乾燥オーブン等を用いてさらに加熱を行ってもよい。
【００３８】
図４は、例として熱伝導抑制層を備えた厚さ５５０μｍのシリコンチップの熱伝導抑制層とは逆側の面に厚さ２５μｍの電子デバイス用接着層を貼り付け、前記シリコンチップに熱伝導抑制層側から実装温度の熱を加えた場合の電子デバイス用接着層表面の温度変化を、熱伝導抑制層の厚さを変えて計算した結果である（ただし０μｍとは熱伝導抑制層を備えていないことを意味する）。計算に用いた熱伝導抑制層、シリコン、電子デバイス用接着層の物性値は、それぞれ、熱伝導率が０．１２Ｗ／ｍ・Ｋ、０．１８Ｗ／ｍ・Ｋ、１２０Ｗ／ｍ・Ｋ、比熱は１．５Ｊ／ｇ・Ｋ、１．１Ｊ／ｇ・Ｋ、０．７Ｊ／ｇ・Ｋ、密度は１．３ｇ／ｃｍ３、１．４ｇ／ｃｍ３、２．３ｇ／ｃｍ３とした。熱伝導抑制層の上面から熱を加え、電子デバイス用接着層表面にどのくらいの時間で熱が伝わるかを計算した。解析ソフトとして汎用非線形有限要素解析プログラム（ＡＢＡＱＵＳ）を用いた。熱伝導抑制層が存在することにより熱伝導を遅らせることができ、さらに熱伝導抑制層の厚さにより熱伝導の速度をコントロールできることがわかる。
【００３９】
以上、本発明の実装工程について説明したが、本発明の方法によればＮＣＦがない場合でも電子素子に加えられる熱を抑制できるので、実装時における熱的ダメージを抑えられ、電子素子の壊れにくい実装を実現できるという効果がある。
【００４０】
図５は、本発明の電子素子の実装方法を用いて製造した電子装置の例として、フラットパネルディスプレイを示している。図５（ａ）はフィルム基板上に電子素子であるドライバＩＣチップを搭載し、パネル周囲に複数接続したものである。また、図５（ｂ）は、パネル基板上にドライバＩＣのチップを実装した例である。本発明の電子素子は、接着剤のはみ出しを少なくできるので、実装領域の狭い部分に対して用いる場合特に有効である。本発明の実装方法を用いることにより、電気的接続信頼性の高い実装が可能になる。図５に示すように複数の電子素子が搭載されている場合、複数の電子素子に対応した大きさのヒートツールを用いることで、一度の実装工程で同時に複数のドライバを搭載することもできる。また本発明によると、熱伝導抑制層の厚さを調整することによって、接触接合方式や半田実装方式等、ボンディング温度が異なる複数種類の電子素子を同じ温度に加熱されたヒートツールを用いて実装することも可能になる。
【００４１】
ここでは例としてフラットパネルディスプレイを挙げたが、この他携帯電話やＰＤＡ等の電子機器に幅広く用いることができる。
【実施例】
【００４２】
以下実施例等をあげて本発明を説明するが、本発明はこれらの例によって限定されるものではない。実施例や比較例に用いた材料と評価方法を下記に示す。
【００４３】
＜半導体ウェハ＞
ＴＥＧウェハ（（株）日立超ＬＳＩシステムズ製、ＪＴＥＧ  ＰＨＡＳＥ６＿２５）を使用した。ウェハサイズは６インチ、ウェハ厚は５５０μｍであり、金バンプを８７０個有する１５．１ｍｍ×１．６ｍｍの大きさの電子素子が複数形成されている。バンプサイズは１６μｍ×９０μｍであり、バンプ高さは１５μｍである。
【００４４】
＜実装回路基板＞
実装回路基板として、ポリイミドフィルム基板（膜厚３８μｍ）上のＣｕ（膜厚５μｍ）にＳｎめっき（膜厚０．２５μｍ）を施した電極パッドを有する２層フレキシブル銅張り積層板（（株）日立超ＬＳＩシステムズ製、ＪＫＩＴ  ＣＯＦ  ＴＥＧ  ２５−Ｂ）を使用した。上記電子素子を実装することにより、ディジーチェーンを形成し、引き出し電極を通じてバンプと電極パッドとの接合抵抗が測定できる。
【００４５】
＜熱伝導抑制層＞
熱伝導抑制層として厚さ３５μｍ（寺岡製作所製、カプトンテープ６５０Ｓ＃１２）、厚さ５０μｍ（寺岡製作所製、カプトンテープ６５０Ｓ＃２５）、厚さ８０μｍ（寺岡製作所製、カプトンテープ６５０Ｓ＃５０）のポリイミドフィルムを用いた。いずれも耐熱性樹脂であるポリイミドとシリコーン系の粘着剤から形成されており、熱伝導抑制層中のポリイミドの厚さはそれぞれ１２μｍ、２５μｍ、５０μｍである。熱伝導抑制層の熱伝導率はいずれも０．３Ｗ／ｍ・Ｋであり、耐熱性樹脂であるポリイミドの重量減少は３５０℃で１％未満だった。また、厚さ１５０μｍ、１６０μｍ、２４０μｍの熱伝導抑制層は、それぞれ厚さ５０μｍのポリイミドフィルム３枚、厚さ８０μｍのポリイミドフィルム２枚、厚さ８０μｍのポリイミドフィルム３枚を重ねることにより作製した。
【００４６】
＜電子デバイス用接着層＞
以下に記載した（ａ）ポリイミド、（ｂ）エポキシ樹脂、（ｃ）硬化促進剤を混合し、さらに（ｄ）溶剤を塗布膜厚が均一になるよう適宜調整しながら加えて離型フィルム（ポリエチレンテレフタレートフィルム）上に塗布および乾燥することにより、電子デバイス用接着層となるＮＣＦを作製した。（ａ）、（ｂ）、（ｃ）それぞれ重量比で５０：２０：５０となるよう混合したＮＣＦ―Ａと、ＮＣＦ―Ａよりも硬化速度が速くなるよう重量比２０：０：８０の割合で混合したＮＣＦ―Ｂを用いた。作製した電子デバイス用接着層の厚さは２５μｍだった。なお、（ｃ）はマイクロカプセル型硬化促進剤がエポキシ樹脂に分散されたものであり、その重量比はマイクロカプセル型硬化促進剤／エポキシ樹脂＝３３／６７であるが、上記の割合については（ｃ）の割合は（ｃ）全体の量を基準に算出しており、また、（ｂ）の割合には（ｃ）中のエポキシ樹脂は含めていない。
【００４７】
（ａ）ポリイミド
下記プロセスで合成した有機溶剤可溶性ポリイミドを用いた。
まず、乾燥窒素気流下、２，２−ビス（３−アミノ−４−ヒドロキシフェニル）ヘキサフルオロプロパン２４．５４ｇ（０．０６７モル）、１，３−ビス（３−アミノプロピル）テトラメチルジシロキサン４．９７ｇ（０．０２モル）、末端封止剤として、３−アミノフェノール２．１８ｇ（０．０２モル）をＮＭＰ８０ｇに溶解させた。ここにビス（３，４−ジカルボキシフェニル）エーテル二無水物３１．０２ｇ（０．１モル）をＮＭＰ２０ｇとともに加えて、２０℃で１時間反応させ、次いで５０℃で４時間撹拌した。その後、キシレンを１５ｇ添加し、水をキシレンとともに共沸させながら、１８０℃で５時間攪拌した。攪拌終了後、溶液を水３Ｌに投入して白色沈殿したポリマーを得た。この沈殿をろ過して回収し、水で３回洗浄した後、真空乾燥機を用いて８０℃、２０時間乾燥した。
【００４８】
（ｂ）エポキシ樹脂
固形のエポキシ化合物（ジャパンエポキシレジン（株）製、エピコート１５７Ｓ７０）を使用した。
【００４９】
（ｃ）硬化促進剤
マイクロカプセル型硬化促進剤（旭化成ケミカルズ（株）製、ノバキュアＨＸ−３９４１ＨＰ）を使用した。
【００５０】
（ｄ）溶剤：
メチルエチルケトン／トルエン＝４／１（重量比）を使用した。
【００５１】
＜電子素子の作製＞
まず、半導体ウェハのバンプ形成面とは逆側の面にローラーを用いて室温で熱伝導抑制層を貼り付けた。ウェハ周囲のはみ出し部分をカッターで取り除いた。次に電子デバイス用接着層のバンプへの埋め込みは、貼り合わせ装置（テクノビジョン（株）製、モデル９００Ｓ）を用いた。ポリエチレンテレフタレートフィルム上に形成した電子デバイス用接着層の面をウェハのバンプ形成面に押し付けながら、８０℃、貼り合わせ速度５０ｃｍ／分でラミネートした。電子デバイス基板周囲の余分な電子デバイス用接着層はカッターにて切断した。
【００５２】
次に、テープフレーム、およびダイシングテープへの固定は、ウェハマウンター装置（テクノビジョン（株）製、ＦＭ−１１４６−ＤＦ）を用い、バンプとは反対側のウェハ基板面にダイシングテープ（リンテック（株）製、Ｄ−６５０）を貼り合わせることによって行った。ポリプロピレンフィルムを除去してから、ダイシング装置（ＤＩＳＣＯ（株）製、ＤＦＤ−６２４０）の切削ステージ上に、電子デバイス用接着層面が上になるようテープフレームを固定した。次いで、以下のような切削条件でダイシングを行った。
ブレード：ＮＢＣ−ＺＨ  １２７Ｆ−ＳＥ  ２７ＨＣＣＣ
スピンドル回転数：２５０００ｒｐｍ
切削速度：５０ｍｍ／ｓ
切削深さ：ダイシングテープの深さ２０μｍまで切り込む
カット：ワンパスフルカット
カットモード：ダウンカット
切削水量：３．７Ｌ／分
切削水および冷却水：温度２３℃、電気伝導度０．５ＭΩ・ｃｍ（超純水に炭酸ガスを注入）。
【００５３】
ダイシングにより個片チップ化した電子素子について、電子デバイス用接着層表面の切削粉の付着、電子デバイス用接着層表面の割れや欠け、ウェハから接着剤層の剥がれは見られなかった。
【００５４】
＜ボンディング＞
使用したボンディング装置（芝浦メカトロニクス（株）製、ＴＦＣ−３２００）では、まず、電子デバイス用接着層が形成された面を上側にしてチップトレイに収納された電子素子をピックアップツールで取り上げチップの面を反転させた。次に、実装温度まで加熱されたヒートツールが電子素子の熱伝導抑制層の面を真空吸着し、６０℃に保たれたステージ上の実装回路基板の上方まで搬送した。次に電子素子のバンプと実装回路基板上の電極パッドが重なるようにアライメント認識カメラが電子素子と実装回路基板の間に入り、アライメントマークの検出を行った。
【００５５】
アライメントマークの検出後、ボンディング時間０．５秒、圧力１１０Ｎの条件で、熱圧着を行った。実装時間は２秒である。実装に用いたヒートツールの温度は、あらかじめ温度レコーダ（（株）キーエンス製、ＮＲ１００）を用いて校正した。
【００５６】
＜実装性評価＞
実装中のピックアップツールからヒートツールへの受け渡し時に、ＮＣＦのピックアップツールへの貼り付きによるエラーが生じない場合を○、エラーが生じた場合を×とした。また、電子素子上のアライメントマークの認識不良についても評価を行った。３回実装を行ったうち、１回も認識エラーとならなかった場合を○、１回でもエラーとなった場合を×と判定した。さらに、実装後に電子素子が搭載された実装回路基板の電気的接続の評価（導通試験）を行った。本実施例の評価で用いた電子素子と実装回路基板は、７６８個の接続部分を介して電気的に接続されるよう設計されている。バンプと電極パッドが一つでも接触していない部分があれば、接続不良となる。ここでは、ＤＩＧＩＴＡＬ  ＶＯＬＴＭＥＴＥＲ（ＨＥＷＬＥＴＴ  ＰＡＣＫＡＲＤ社製、３４５５Ａ）の測定端子を接続し、４端子法によりその抵抗値を測定した。抵抗値はバンプと電極パッドの接続部分だけでなく、電子素子内部の抵抗やリード電極の値を含むものである。測定したトータルの抵抗値が５００Ω未満を○、５００Ω以上を×と判定した。また、電子デバイス接着層の熱伝導が十分に行われない場合、電子素子の固定に必要な電子デバイス用接着層の硬化が不十分となり、ボンディングの数時間経過後に電子素子のバンプと基板の実装回路用基板上の電極パッドが非接触となることがある。そこで、導通試験終了後、室温環境下で２４時間保管してから同様の導通試験を行った。
【００５７】
実施例１〜実施例４
厚さ３５μｍの熱伝導抑制層を用い、表１に示すように電子デバイス用接着層（ＮＣＦ−ＡまたはＮＣＦ−Ｂ）と実装温度（２００℃または３５０℃）を設定した。実装性を評価したところ、実施例１〜実施例３についてはピックアップツールへのＮＣＦの貼り付き、アライメントマーク認識、導通試験いずれも○だった。電子デバイス用接着層としてＮＣＦ−Ｂを用い実装温度が３５０℃である実施例４では、ピックアップツールへの貼り付きは問題なかったが、アライメントマーク認識時に×となったため、その後の評価を中止した。
【００５８】
実施例５〜実施例８
厚さ８０μｍの熱伝導抑制層を用い、表１に示すように電子デバイス用接着層（ＮＣＦ−ＡまたはＮＣＦ−Ｂ）と実装温度（２００℃または３５０℃）を設定した。実装性を評価したところ、実施例５〜実施例８についてはピックアップツールへのＮＣＦの貼り付き、アライメントマーク認識、導通試験いずれも○だった。
【００５９】
実施例９〜実施例１２
厚さ１６０μｍの熱伝導抑制層を用い、表１に示すように電子デバイス用接着層（ＮＣＦ−ＡまたはＮＣＦ−Ｂ）と実装温度（２００℃または３５０℃）を設定した。実装性を評価したところ、実施例１０〜実施例１２についてはピックアップツールへのＮＣＦの貼り付き、アライメントマーク認識、導通試験いずれも○だった。電子デバイス用接着層としてＮＣＦ−Ａを用い実装温度が２００℃である実施例９では、ピックアップツールへの貼り付き、アライメントマーク認識、初期の導通試験は問題なかったが、２４時間後の導通試験では×となった。
【００６０】
実施例１３〜実施例１６
厚さ２４０μｍの熱伝導抑制層を用い、表１に示すように電子デバイス用接着層（ＮＣＦ−ＡまたはＮＣＦ−Ｂ）と実装温度（２００℃または３５０℃）を設定した。実装性を評価したところ、実施例１４〜実施例１６についてはピックアップツールへのＮＣＦの貼り付き、アライメントマーク認識、導通試験いずれも○だった。電子デバイス用接着層としてＮＣＦ−Ａを用い実装温度が２００℃である実施例１３では、ピックアップツールへの貼り付き、アライメントマーク認識は問題なかったが、初期の導通試験で×となったため、その後の評価を中止した。
【００６１】
実施例１７
熱伝導抑制層を１５０μｍとしたこと以外、実施例１と同様にボンディングを行った。実装性を評価したところ、ピックアップツールへのＮＣＦの貼り付き、アライメントマーク認識、導通試験いずれも○だった。
【００６２】
実施例１８
熱伝導抑制層を５０μｍとしたこと以外、実施例４と同様にボンディングを行った。実装性を評価したところ、ピックアップツールへのＮＣＦの貼り付き、アライメントマーク認識、導通試験いずれも○だった。
【００６３】
比較例１
熱伝導抑制層を形成しないこと以外、実施例１と同様にボンディングを行った。実装性を評価したところ、ピックアップツールへのＮＣＦの貼り付きが生じてエラーとなった。
【００６４】
比較例２
熱伝導抑制層を形成しないこと以外、実施例２と同様にボンディングを行った。実装性を評価したところ、ピックアップツールへのＮＣＦの貼り付きが生じてエラーとなった。
【００６５】
以上、実施例と比較例の結果を表１にまとめた。
【００６６】
【表１】
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【産業上の利用可能性】
【００６７】
本発明は、電子デバイス用接着層付き電子デバイス基板をダイシングにより個片化し、実装回路基板に直接電気的接続する、電子素子のフリップチップ実装に有用に利用できる。さらには、携帯電話、フラットパネルディスプレイ、パソコン等、本発明の実装方法を利用して得られる電子装置にも利用できる。
【符号の説明】
【００６８】
１  半導体チップ
２  熱伝導抑制層
３  バンプ
４  電子デバイス用接着層
５  ヒートツール
６  電子素子収納トレイ（ピックアップツール）
７  電極パッド
８  実装回路基板
９  アライメントマーク認識カメラ
１０  フレキシブルプリント基板
１１  本発明の電子素子
１２  表示パネル
１３  本発明の実装方法によるボンディング
１４  ガラス基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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