(57)【要約】【課題】プロセスパラメータのばらつきが生じても仕様に合致した素子の製造を可能にするパターンレイアウトの修正方法を提供する。【解決手段】設計レイアウトに対応するパターンを基板上に形成するためのプロセスパラメータのばらつきを反映させた複数の条件でプロセスシミュレーションを実行することにより、前記パターンの複数の仕上がりパターンを予測し（ステップＳ４）、得られた複数の仕上がりパターンの寸法を算出し（ステップＳ５）、算出された寸法から所定の統計量を算出し（ステップＳ６）、該統計量と予め設定された仕様とを比較し（ステップＳ７）、仕様を満たさない場合に（ステップＳ８）修正量を算出し（ステップＳ９）、算出された前記修正量に基づいて前記設計レイアウトを修正する（ステップＳ１０）。【選択図】図１
2010040898.tif 000002
【特許請求の範囲】
【請求項１】
設計レイアウトに対応するパターンを基板上に形成するためのプロセスのパラメータのばらつきを反映させた複数の条件でプロセスシミュレーションを実行することにより、前記パターンの複数の仕上がりパターンを予測する工程と、
得られた複数の仕上がりパターンの寸法を算出する工程と、
算出された寸法から所定の統計量を算出する工程と、
前記統計量と予め設定された仕様とを比較する工程と、
前記仕様を満たさない場合に修正量を算出する工程と、
算出された前記修正量に基づいて前記設計レイアウトを修正する工程と、
を備えるパターンレイアウトの修正方法。
【請求項２】
前記統計量は、算出された寸法の中間値、平均値、および、最小値と最大値との中心値のいずれかであることを特徴とする請求項１に記載のパターンレイアウトの修正方法。
【請求項３】
デバイスの設計レイアウトに対応するパターンを基板上に形成するためのプロセスのパラメータのばらつきを反映させた複数の条件でプロセスシミュレーションを実行することにより、前記パターンの複数の仕上がりパターンを予測する工程と、
得られた複数の仕上がりパターンの寸法を算出する工程と、
算出された寸法からデバイス特性値を導出する工程と、
得られた前記デバイス特性値から所定の統計量を算出する工程と、
算出された統計量と予め設定された仕様とを比較する工程と、
前記仕様を満たさない場合に修正量を算出する工程と、
算出された前記修正量に基づいて前記パターンのレイアウトを修正する工程と、
を備えるパターンレイアウトの修正方法。
【請求項４】
前記デバイス特性値は、トランジスタスイッチがオンになった際に流れる電流量を示すオン電流、トランジスタスイッチがオフの際に漏れる電流量を示すオフ電流、および、トランジスタのチャネル領域に反転層が形成される電圧を示すスレッショルド電圧のいずれかであることを特徴とする請求項３記載のパターンレイアウトの修正方法。
【請求項５】
半導体素子のチップ設計データから、設計パターンレイアウトを、チップ内の第１の領域に属すべき第１のパターンレイアウトと、前記第１の領域とは仕様およびデバイス特性値のいずれかが異なる第２の領域に属する第２のパターンレイアウトとに選別する工程と、
前記第１のパターンレイアウトからプロセスパラメータのばらつきを反映させた複数の条件でプロセスシミュレーションを行いパターンの第１の仕上がり形状を計算する工程と、
前記第１の仕上がり形状から第１の寸法を算出する工程と、
算出した第１の寸法から前記複数の条件下での第１のデバイス特性値を導出する工程と
得られた第１のデバイス特性値から第１の統計量を算出する工程と、
前記第１の統計量と予め設定された第１の仕様とを比較する工程と、
前記第１の仕様を満たさない場合に第１の修正量を算出する工程と、
算出された前記第１の修正量に基づいて前記第１のパターンレイアウトを修正する工程と、
前記第２のパターンレイアウトからプロセスパラメータのばらつきを反映させた複数の条件でプロセスシミュレーションを行いパターンの第２の仕上がり形状を計算する工程と、
前記第２の仕上がり形状から第２の寸法を算出する工程と、
算出した第２の寸法から前記複数の条件下での第２のデバイス特性値を導出する工程と
得られた第２のデバイス特性値から第２の統計量を算出する工程と、
前記第２の統計量と予め設定された第２の仕様とを比較する工程と、
前記第２の仕様を満たさない場合に第２の修正量を算出する工程と、
算出された前記第２の修正量に基づいて前記第２のパターンレイアウトを修正する工程と、
を備えるパターンレイアウトの修正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターンレイアウトの修正方法に関し、例えば半導体装置のゲートトランジスタのパターンを対象とする。
【背景技術】
【０００２】
半導体装置の微細化に伴い半導体装置基板上で設計回路どおりにパターンを形成することが困難になってきている。例えば、リソグラフィ工程などでは使用可能な露光装置の解像力の向上が半導体装置の微細化の進展に追いつかず、その結果、リソグラフィ工程でのパターン転写品質が低下してしまう。また、このような解像力の低い露光装置を使うことにより、例えば露光量やフォーカス値などのプロセスパラメータの微小なばらつきがパターン形状のより一層の劣化を引き起こす。特に、半導体装置のトランジスタを動作させるゲートパターンは形状に対する要求が厳しくナノメートル（ｎｍ）オーダーの形状管理が必要とされている。理想的な形状である設計パターンと実際にウェーハ上で形成されるパターンとの差異による特性差が無視できないレベルに達しているため、プロセスシミュレーションを行って形状を算出し、算出された形状の理想的な形状からの特性差を求め、その特性差を半導体装置の設計段階へフィードバックすることが提案されている（例えば非特許文献１）。
【０００３】
しかしながら、非特許文献１で述べられている方法は形状の劣化による特性差を出力することはできるが、形状劣化によるトランジスタ特性の劣化を補償することまではできないという問題があった。
【非特許文献１】Ｗｏｊｔｅｋ  Ｊ．  Ｐｏｐｐｅａ，  ”Ｆｒｏｍ  Ｐｏｌｙ  Ｌｉｎｅ  ｔｏ  Ｔｒａｎｓｉｓｔｏｒ：  Ｂｕｉｌｄｉｎｇ  ＢＳＩＭ  Ｍｏｄｅｌｓ  ｆｏｒ  Ｎｏｎ−Ｒｅｃｔａｎｇｕｌａｒ  Ｔｒａｎｓｉｓｔｏｒｓ”  ＳＰＩＥ  ｖｏｌ．６１５６  ２６，  ２００６
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、プロセスパラメータのばらつきが生じても仕様に合致した素子の製造を可能にするパターンレイアウトの修正方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の第１の実施の態様によれば、
設計レイアウトに対応するパターンを基板上に形成するためのプロセスのパラメータのばらつきを反映させた複数の条件でプロセスシミュレーションを実行することにより、前記パターンの複数の仕上がりパターンを予測する工程と、
得られた複数の仕上がりパターンの寸法を算出する工程と、
算出された寸法から所定の統計量を算出する工程と、
前記統計量と予め設定された仕様とを比較する工程と、
前記仕様を満たさない場合に修正量を算出する工程と、
算出された前記修正量に基づいて前記設計レイアウトを修正する工程と、
を備えるパターンレイアウトの修正方法が提供される。
【０００６】
また、本発明の第２の実施の態様によれば、
デバイスの設計レイアウトに対応するパターンを基板上に形成するためのプロセスのパラメータのばらつきを反映させた複数の条件でプロセスシミュレーションを実行することにより、前記パターンの複数の仕上がりパターンを予測する工程と、
得られた複数の仕上がりパターンの寸法を算出する工程と、
算出された寸法からデバイス特性値を導出する工程と、
得られた前記デバイス特性値から所定の統計量を算出する工程と、
算出された統計量と予め設定された仕様とを比較する工程と、
前記仕様を満たさない場合に修正量を算出する工程と、
算出された前記修正量に基づいて前記パターンのレイアウトを修正する工程と、
を備えるパターンレイアウトの修正方法が提供される。
【０００７】
さらに、本発明の第３の実施の態様によれば、
半導体素子のチップ設計データから、設計パターンレイアウトを、チップ内の第１の領域に属すべき第１のパターンレイアウトと、前記第１の領域とは仕様およびデバイス特性値のいずれかが異なる第２の領域に属する第２のパターンレイアウトとに選別する工程と、
前記第１のパターンレイアウトからプロセスパラメータのばらつきを反映させた複数の条件でプロセスシミュレーションを行いパターンの第１の仕上がり形状を計算する工程と、
前記第１の仕上がり形状から第１の寸法を算出する工程と、
算出した第１の寸法から前記複数の条件下での第１のデバイス特性値を導出する工程と
得られた第１のデバイス特性値から第１の統計量を算出する工程と、
前記第１の統計量と予め設定された第１の仕様とを比較する工程と、
前記第１の仕様を満たさない場合に第１の修正量を算出する工程と、
算出された前記第１の修正量に基づいて前記第１のパターンレイアウトを修正する工程と、
前記第２のパターンレイアウトからプロセスパラメータのばらつきを反映させた複数の条件でプロセスシミュレーションを行いパターンの第２の仕上がり形状を計算する工程と、
前記第２の仕上がり形状から第２の寸法を算出する工程と、
算出した第２の寸法から前記複数の条件下での第２のデバイス特性値を導出する工程と
得られた第２のデバイス特性値から第２の統計量を算出する工程と、
前記第２の統計量と予め設定された第２の仕様とを比較する工程と、
前記第２の仕様を満たさない場合に第２の修正量を算出する工程と、
算出された前記第２の修正量に基づいて前記第２のパターンレイアウトを修正する工程と、
を備えるパターンレイアウトの修正方法が提供される。
【発明の効果】
【０００８】
本発明によれば、プロセスパラメータのばらつきが生じても仕様に合致した素子を製造することが可能になる。
【発明を実施するための最良の形態】
【０００９】
本発明はトランジスタを動作させるゲートパターンに対して特に有効であるため、以下の実施の形態ではゲートパターンに適用した形態について図面を参照しながら説明する。以下の各図では同一の部分には同一の参照番号を付してその重複説明は適宜省略する。
【００１０】
（１）第１の実施の形態
本実施形態による処理フローを図１のフローチャートに示す。なお、同図中、ｎはゲートの総数を表す。
【００１１】
まず、トランジスタパターンを含む設計データを取り込み（ステップＳ１）、取り込んだ設計データに対して光近接効果補正などを施すことにより、マスクデータを作成する（ステップＳ２）。
【００１２】
次いで、ｎ＝１とし（ステップＳ３）、作成されたマスクデータを用いてプロセスパラメータのばらつきを反映させた複数の条件の下でプロセスシミュレーションを行い、プロセスシミュレーションの結果からゲートパターンの形状を導出する（ステップＳ４）。得られたパターン形状からゲート長の寸法を算出する（ステップＳ５）。
【００１３】
次に、トランジスタの特性を決定するゲート長の出現頻度分布を得る（ステップＳ６）。
【００１４】
得られた出現頻度分布から所定の統計量を求め、この統計量と各トランジスタに割り当てられるゲート長の仕様（スペック）とを比較し（ステップＳ７）、統計量が仕様を満たしていれば修正は不要であるが（ステップＳ８）、仕様を満たしていない場合には修正が必要と判定されて（ステップＳ８）、修正量を算出し（ステップＳ９）、設計データに対して修正量分だけ修正を行い（ステップＳ１０）、再度処理フローを行う（ステップＳ２〜Ｓ８）。なお、修正量の算出は、修正が必要であるとの判定と同時に行われるとより好適である。
【００１５】
以上の検証手順は全てのゲートについて実行される（ステップＳ１１，Ｓ１２）。
【００１６】
次に、図１のステップＳ４およびＳ６乃至Ｓ１０の処理内容を中心に本実施形態の処理フローをより詳細に説明する。
【００１７】
ステップＳ４の処理で行われるプロセスシミュレーションでは、各プロセスのプロセスパラメータに、理想の値からずれた状態、即ち、ばらつきを与えた状態で実行する。プロセスパラメータは、例えば露光波長、露光量（ｄｏｓｅ）、露光装置のレンズの開口数（ＮＡ）、露光装置の照明形状（σ、ε）、焦点位置（ｆｏｃｕｓ）、マスクの位相・透過率、および現像・レジストプロセス等のパラメータを含む。本実施形態では、例えばリソグラフィプロセスにおいて露光量や焦点位置にばらつきを与える。ばらつきの与え方としては各プロセスパラメータの理想的な値からのずれが独立にかつ一定の分布に従うものと仮定した。図２は、横軸にｄｏｓｅばらつきをとり縦軸にｆｏｃｕｓばらつきをとってこれらの組合せをプロットしたものである。その際に、各々ばらつきの出現頻度は正規分布に従うものと仮定した。このように各プロセスパラメータのばらつきの値を決定した後、それぞれプロセスパラメータのばらつきが与えられた複数の条件の下にプロセスシミュレーションを行った。その結果、図３のゲート部分平面図の一例に示されるように、プロセスパラメータのばらつきを反映させた各条件の下でシミュレーション形状を求めることができる。
【００１８】
次に、図１ステップＳ６のゲート長の出現頻度分布を求める処理について説明する。まず、上述したステップＳ２で導出されたシミュレーション形状に対してゲート長を算出する。図４はゲート長算出方法の一例を説明する図である。例えば同図（ａ）に示す例では、トランジスタがアクティブになる素子領域ＤＡ１と重複する領域において、ゲート方向（ゲートが延びる方向）での両端の中点でゲート長の算出を行い、その算出値をゲートの代表的な寸法値とした。また、図４（ｂ）に示す例では素子領域ＤＡ１に加えてゲート長方向に所定の領域ＣＲａ，ＣＲｂを追加した範囲において、ゲート長の測定を複数回行い、例えばその平均値を代表的なゲート長とした。ここでは、領域ＣＲａ，ＣＲｂにおいてもゲート長を測長する。このような手法を用いてプロセスシミュレーション形状から予測される仕上がりでのトランジスタのゲート長を導出する。次に、このようなゲート長の算出をプロセス条件毎に行うことにより、図５に示すようなゲート長分布を得ることができる。ここで、横軸はゲート長Ｌｐｏｌｙの寸法であり、縦軸はそれらのゲート長となる出現頻度である。ここではゲート長のねらい目寸法が４０ｎｍであるトランジスタの分布を示した。
【００１９】
続いて、図１ステップＳ７のゲート長の仕様との比較について述べる。ステップＳ６でゲート長の寸法分布が得られれば、これらの統計的な量を用いて様々なゲート長の仕様との比較が可能になる。ゲート長の仕様としては、例えば図６で示すように寸法分布のメディアン（ｍｅｄｉａｎ）値が、ねらい目寸法に一致していることや、図７で示すように寸法分布の平均値がねらい目寸法に一致していることや、さらに、図８に示すように寸法分布の最小値と最大値の中心がねらい目寸法に一致していることなどが考えられる。ここでの最小値および最大値は、その範囲外の数値（ゲート長値）となる確率が一定値以下とするような値として定義することができる。ゲート長の仕様としては、上記統計量が、ねらい目寸法に一致する場合のみならず、ねらい目寸法から一定の範囲内に収まっている場合でもよい。
【００２０】
このように、ゲート長の出現頻度分布から求められる統計量とねらい目寸法との差異とゲート長の仕様とを比較すれば、プロセスパラメータのばらつきを反映させた複数条件下でのシミュレーション結果が仕様を満たしているかどうかを判定することができる。ゲート長の仕様は予め決められた値であり、例えばねらい目寸法に対してのずれが１．５％以内であることというように規定される。
【００２１】
次に、図１のステップＳ８乃至Ｓ１０では、ステップＳ７での比較によりゲート長の仕様を満たしていないと判定された場合、当該トランジスタに対して設計パターンの修正を施す。その修正量はステップＳ７で求めた統計量とねらい目寸法との差異を設計データに対して修正することになる。例えば図６で示すように、メディアン（ｍｅｄｉａｎ）値がねらい目寸法に対して０．８ｎｍ細い場合は、設計データを０．８ｎｍだけ太くする修正を行うことでメディアン（ｍｅｄｉａｎ）値とねらい目寸法とを合致させることが可能になる。また、パターン修正量が必ずしも統計量の変化と一致しない場合は、統計量とねらい目寸法との差異に一定係数をかけたものを修正量としても良い。
【００２２】
また、図７に示すように、ゲート長分布の平均値とねらい目寸法との差異を解消すべく設計データに修正を施すことが可能である。同様に、図８で示すようにゲート長分布の最小値および最大値の中点とねらい目寸法との差異を解消すべく設計データに修正を加えることが可能である。なお、設計データのゲート長に直接修正を加えたくないような場合は、例えば当該トランジスタを囲むように修正量に応じた識別図形を設計データに貼っておき、再度ステップＳ１に戻ってマスクデータを作成する際に、識別図形に対応する修正量を勘案してマスクデータを作成する方法などが考えられる。
【００２３】
以上のように修正を施した設計データに対してマスクデータ作成（ステップＳ２）、プロセスシミュレーション（ステップＳ４）、ゲート長分布導出（ステップＳ５、Ｓ６）、ゲート長の仕様との比較（ステップＳ７）の工程を繰り返し行い、全てのトランジスタゲートで仕様を満たせば、そのときの設計データを最終の完成した設計データと規定する。
【００２４】
本実施形態によれば、所望のパターンが常に形成できるように適切な修正を設計データに施すので、プロセスのパラメータのばらつきの影響を受けることなく狙い目通りのパターンを形成することができる。これにより、所望の製品が製造できる確率が上がり、歩留まりが向上する。
【００２５】
（２）第２の実施の形態
図９は、本発明にかかるパターンレイアウトの修正方法の第２の実施の形態における処理工程の概略を示すフローチャートである。図９において、ステップＳ２１乃至Ｓ２３は図１に示すステップＳ１乃至Ｓ３と実質的に同一の処理であり、単にステップ番号に２０を加えたものに過ぎないため、重複説明を省略し、ステップＳ２４から説明する。
【００２６】
まず、ステップＳ２２の処理で作成されたマスクデータを用いてプロセスパラメータのばらつきを反映させた複数条件下でのプロセスシミュレーションを行い、プロセスシミュレーションの結果からゲートパターンの形状と素子領域の形状とを導出する（ステップＳ２４）。次に、得られたパターン形状および素子領域形状からトランジスタ毎にゲート長寸法を導出することに加え、プロセスシミュレーションの結果を用いてゲート幅の寸法も併せて導出する（ステップＳ２５）。ゲート幅の寸法を併せて導出する点は前述した第１の実施の形態と異なる点である。なお、本明細書において、「パターンの寸法」は、ゲート長とゲート幅を含む概念として使用される。
【００２７】
次に、これらゲート長寸法およびゲート幅寸法の２つの値を用いてデバイスシミュレーションを実行（ステップＳ２６）し、（プロセスパラメータのばらつきを反映させた）与えられた条件下でのトランジスタ特性を算出する（ステップＳ２７）。ここで、デバイスシミュレーションにはゲート長およびゲート幅の２つの値だけではなく、例えばコンタクトホールの位置やストレスライナーの配置などを勘案しても良い。この特性値分布から所定の統計量を算出してトランジスタの特性値の仕様との比較を実行する（ステップＳ２９）。統計量が特性値の仕様を満たしている場合は当該トランジスタの修正は不要であると判定される（ステップＳ３０）。特性値の仕様を満たしていない場合は仕様を満たすべく修正値を算出して（ステップＳ３１）、設計データに修正が施され（ステップＳ３２）、再度マスクデータの作成（ステップＳ２２）から処理が行われる。
【００２８】
その後は、設計データ内の注目するトランジスタが全て特性値の仕様を満たすまで他のトランジスタゲートの検証を行った後（ステップＳ３３、Ｓ３４）、その設計データを完成設計データとして規定する。
【００２９】
次に、図９のステップＳ２４およびＳ２６乃至Ｓ３２の処理内容を中心に本実施形態の処理フローをより詳細に説明する。
【００３０】
ステップＳ２４で行うプロセスシミュレーションでは、ゲート長のみに対してのみ行われた第１の実施の形態と異なり、本実施形態では素子領域に対してもプロセスばらつきを反映させた条件でシミュレーションを実行し、これにより、素子領域の仕上がり形状を導出する。また、ステップＳ２５でもゲート長寸法の算出に加えてゲート幅の寸法も算出する。
【００３１】
ゲート幅の算出方法としては、図１０（ａ）に示すように、例えば図４（ａ）に示す例と同様にして、トランジスタゲートＧ１〜Ｇ４と素子領域ＤＡ１とが重複する領域において、ゲート長方向での両端の中点で素子領域に重なるゲート領域の長さを測定し、その結果をゲート幅とする。
【００３２】
ここで、図１０（ａ）の左から２本目のトランジスタゲートＧ２のように、一方の端部でゲート幅が変化するような形状を有する場合がある。このような形状による影響を取り込むために、例えば図１０（ｂ）に示すように、ゲートＧ２と素子領域ＤＡ２との重複領域でゲート幅の算出を複数回に亘って行う。例えば、それらの平均値を代表的なゲート幅と規定する方策が考えられる。次に、このようにして求めたゲート長およびゲート幅を用いてデバイスシミュレーションを実行する（ステップＳ２６）。上述の第１の実施の形態ではプロセスシミュレーションで得られた仕上がり形状からゲート長を導出したが、本実施形態のようにデバイスシミュレーションでゲート長およびゲート幅のシミュレーション結果を入力とする場合は、これらをそのまま用いることも可能である。
【００３３】
このように、本実施形態のデバイスシミュレーションでは、ゲート長およびゲート幅を入力としてシミュレーションを行う。
【００３４】
次に、デバイスシミュレーションの結果を用いて、（各プロセスパラメータのばらつきを反映させた）各トランジスタの各プロセスばらつき条件下でのトランジスタの特性値を算出する（ステップＳ２７）。トランジスタ特性値としては、例えばトランジスタスイッチがオン（Ｏｎ）になった際に流れる電流量を示すオン電流（Ｉｏｎ）、またはトランジスタスイッチがオフ（Ｏｆｆ）の際に漏れる電流量を示すオフ電流（Ｉｏｆｆ）、およびトランジスタのチャネル領域に反転層が形成される電圧を示すスレッショルド電圧（Ｖｔｈ）などが考えられる。
【００３５】
次に、図９のステップＳ２７の処理で求めたトランジスタ特性値を、プロセスパラメータのばらつきを反映させた複数の条件で求めることによりトランジスタ特性値の分布を得ることができる（ステップＳ２８）。本実施形態では特にオン電流（Ｉｏｎ）に注目して以下の処理内容の説明を行う。ステップＳ２８で求めたオン電流（Ｉｏｎ）の分布を図１１に示す。プロセスパラメータがばらつくことによりゲート形状および素子領域の形状が変化し、それに伴いオン電流（Ｉｏｎ）の値が変化する。このようにして求めたオン電流（Ｉｏｎ）分布から統計量としてメディアン（ｍｅｄｉａｎ）を求めることができる。
【００３６】
次に、求めたオン電流（Ｉｏｎ）のメディアン（ｍｅｄｉａｎ）値とトランジスタ特性値の仕様との比較を行う（図９、ステップＳ２９）。特性値の仕様は予め決定されている値であり、例えばねらい目のオン電流（Ｉｏｎ）値からのずれが５％以内であることというように規定される。図１１に示した例でねらい目オン電流（Ｉｏｎ）の値が２３５［μＡ／ｕｍ］であったのに対し、メディアン（ｍｅｄｉａｎ）値は２６０［μＡ／ｕｍ］であった。トランジスタ特性値の仕様がずれ量５％以下であるのに対し、注目するトランジスタの特性値ずれは１０％であった。このような結果ではステップＳ３０にて修正が必要と判断される。
【００３７】
続いて、当該トランジスタのオン電流（Ｉｏｎ）が狙い目に合致するように修正量を求め（ステップＳ３１）、該修正量にて設計データに対して修正を加える（ステップＳ３２）。オン電流（Ｉｏｎ）を２６０［ｕＡ／ｕｍ］からねらい目の２３５［ｕＡ／ｕｍ］へ修正するためには、例えばゲート長を０．８ｎｍ太くするほか、素子領域の幅を１０％小さくすることなどが考えられる。この場合でも、設計値をずらした場合に特性値がどの程度変化するかという敏感度を予め求めてルックアップテーブルとして格納しておけば、設計データを修正すべき量をずれ量から容易に求めることができる。
【００３８】
図１２で示すように、オン電流（Ｉｏｎ）特性値の平均値とねらい目との差異を解消すべく設計データに修正を施すことも可能である。同様に、図１３で示すように特性値分布の最小値および最大値の中点とねらい目特性値との差異を解消すべく設計データに修正を加えることも可能である。なお、上述した第１の実施の形態と同様に、設計データのゲート長に直接修正を加えたくないような場合は、例えば当該トランジスタを囲むように修正量に応じた識別図形を設計データに貼っておき、再度ステップＳ２２にてマスクデータを作成する際に識別図形に応じた修正量を勘案してマスクデータを作成する方法などが考えられる。
【００３９】
このようにして修正を施した設計データに対して図９のステップＳ２２乃至Ｓ３０の処理を再度繰り返し行い、全てのトランジスタゲートで（ステップＳ３３、Ｓ３４）仕様を満たせばその設計データを最終の完成した設計データとして規定する。
【００４０】
（３）第３の実施の形態
本実施形態では、チップ設計の段階で各ネットのタイミング検証を行い、検証結果をデータベースに保持しておく。チップのマスクデータを作成する際に、タイミングの厳しさに応じて、注目するデバイス特性値とその仕様とを切り替えて設計パターンの修正を行う。
【００４１】
例えば図１４に示すような論理ブロックに対し、例えばプレイスメントアンドルーチング（Ｐｌａｃｅｍｅｎｔ  ａｎｄ  ｒｏｕｔｉｎｇ）ツールを用いてブロック設計パターンを作成した後、ＳＴＡ（Ｓｔａｔｉｃ  Ｔｉｍｉｎｇ  Ａｎａｌｙｓｉｓ）ツールにてタイミング検証を行う。検証の結果、タイミングの厳しい信号線とそれほど厳しくはない信号線とを区別することができる。図１４ではタイミングの厳しい信号線上にある論理回路ＬＣ２，ＬＣ９，ＬＣ１０およびＬＣ１２を白抜きで、それほど厳しくない信号線上の論理回路ＬＣ１，ＬＣ３〜ＬＣ８およびＬＣ１１を黒塗りで示した。これらの論理回路ブロックについてチップ設計をすると図１５のようなレイアウトになる。各々の矩形が論理回路を実現するための設計セルパターンを意味する。なお、図１５では省略したが各設計セルパターンはメタル配線によって互いに連結されている。図１４と同様に、タイミングの厳しい設計セルパターンＣＰ２１，ＣＰ３３，ＣＰ４５およびＣＰ５４を白抜きで示した。本実施形態において、設計セルパターンＣＰ２１，ＣＰ３３，ＣＰ４５およびＣＰ５４は例えば第１の領域に属すべき第１のパターンレイアウトに対応し、他の残余の設計セルパターンは、第２の領域に属する第２のパターンレイアウトに対応する。
【００４２】
このように半導体素子のチップ設計を行った後、タイミングの厳しい設計セルとそうでない設計セルとを区別することが可能になる。例えばタイミングが厳しいネットに属するトランジスタに関しては動作速度を規定するオン電流（Ｉｏｎ）をトランジスタ特性値として選択する。その後は、上述した実施形態と同様にプロセスパラメータのばらつきを反映させた複数条件でプロセスシミュレーションを行って仕上がり形状を算出し、得られた仕上がり形状から上記複数条件の下でのオン電流（Ｉｏｎ）の値を導出し、得られたオン電流（Ｉｏｎ）の値から統計値を算出して仕様と比較する。比較の結果、仕様を満たさない場合に、修正量を算出して設計セルパターンのレイアウトを修正する。オン電流（Ｉｏｎ）の値が小さい方向にずれることは許容できないので、本実施形態では特性値の仕様を＋０％〜＋１０％として設計セルパターンＣＰ２１，ＣＰ３３，ＣＰ４５およびＣＰ５４を修正する。同様の処理を残余の設計セルパターンについても実行する。タイミングの厳しくないネットに属するトランジスタはリーク電流を減らしてチップ全体の消費電力を下げるため、残余の設計セルパターンのレイアウトについては、オフ電流（Ｉｏｆｆ）をトランジスタ特性値として採用する。特性値の仕様としては例えばねらい目よりも−１０％以下であるという設定を行う。本実施形態において、オン電流（Ｉｏｎ）およびオフ電流（Ｉｏｆｆ）は、例えば第１および第２のデバイス特性値にそれぞれ対応する。また、設計セルパターンＣＰ２１，ＣＰ３３，ＣＰ４５およびＣＰ５４、並びに残余のパターンについて得られた仕上がり形状、寸法、統計量および修正量は、本実施形態において、それぞれ例えば第１および第２の仕上がり形状、第１および第２の寸法、第１および第２の統計量並びに第１および第２の修正量に対応する。
【００４３】
本実施形態によれば、チップ設計においてタイミングの厳しさに応じて、注目するトランジスタ特性値を変え、併せて特性値の仕様も変えることにより、高速動作可能でかつ省電力の半導体素子の設計が可能となった。
【００４４】
（４）半導体装置の製造方法
上述した実施の形態のパターンレイアウトの修正方法を用いて作成したレイアウトに基づき半導体装置を製造すると、プロセスパラメータのばらつきの影響を受けることなく狙い目通りのパターンを形成することができるので、所望の製品が製造できる確率が上がる。これにより、歩留まり向上を実現することが可能になる。
【００４５】
（５）プログラム
上述したパターンレイアウトの修正方法の一連の処理手順は、コンピュータに実行させる一つ又は複数のプログラムとしてフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体にレシピファイルの形態で収納し、ＥＷＳ等のコンピュータに読込ませて実行させても良い。これにより、本発明に係るパターンレイアウトの修正方法を汎用のコンピュータを用いて実現することができる。記録媒体は、磁気ディスクや光ディスク等の携帯可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でも良い。また、上述したパターンレイアウトの修正方法の一連の処理手順を組込んだプログラムをインターネット等の通信回線（無線通信を含む）を介して頒布しても良い。さらに、上述したパターンレイアウトの修正方法の一連の処理手順を組込んだプログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、または記録媒体に収納して頒布しても良い。
【図面の簡単な説明】
【００４６】
【図１】本発明にかかるパターンレイアウトの修正方法の第１の実施の形態における処理工程の概略を説明するフローチャートである。
【図２】露光量のばらつきと焦点位置のばらつきの一例を示すヒストグラムである。
【図３】各プロセスパラメータのばらつき条件の下で得られたシミュレーション形状の一例を示す。
【図４】（ａ）および（ｂ）はゲート長の算出方法の一例を説明する図である。
【図５】プロセスシミュレーション形状から導出されたゲート長の分布図の一例である。
【図６】ゲート寸法の修正方法の一例を示す図である。
【図７】ゲート寸法の修正方法の他の例を示す図である。
【図８】ゲート寸法の修正方法のさらに他の例を示す図である。
【図９】本発明にかかるパターンレイアウトの修正方法の第２の実施の形態における処理工程の概略を示すフローチャートである。
【図１０】（ａ）および（ｂ）はゲート幅の算出方法の一例を説明する図である。
【図１１】オン電流（Ｉｏｎ）を狙い目の値にするための設計データに対する修正方法の一例を示す図である。
【図１２】オン電流（Ｉｏｎ）を狙い目の値にするための設計データに対する修正方法の他の例を示す図である。
【図１３】オン電流（Ｉｏｎ）を狙い目の値にするための設計データに対する修正方法のさらに他の例を示す図である。
【図１４】本発明にかかるパターンレイアウトの修正方法の第３の実施の形態の説明図である。
【図１５】本発明にかかるパターンレイアウトの修正方法の第３の実施の形態の説明図である。
【符号の説明】
【００４７】
ＣＰｎｍ：セルパターン
ＤＡ１，ＤＡ２：素子領域
Ｇ１〜Ｇ４：ゲートパターン
Ｉｏｎ：オン電流
ＬＣ１〜ＬＣ１２：論理回路
Ｌｐｏｌｙ：ゲートパターンの寸法
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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