(57)【要約】【課題】絶縁膜界面の汚染を防止し、半導体基板とコントロールゲートの間の絶縁膜の破壊を抑制する。【解決手段】半導体装置の製造方法は、半導体基板２の第１表面領域Ｃ１上にゲート絶縁膜４を介してフローティングゲート５を形成する工程と；第１表面領域Ｃ１に隣接する第２表面領域Ｃ２及びフローティングゲート５の端部を覆うようにトンネル絶縁膜８ａを形成する工程と；トンネル絶縁膜８ａを覆い、第２表面領域Ｃ２の上方が厚く、フローティングゲート５の上方が薄くなるように第１酸化膜３３を形成する工程と；第１酸化膜３３とフローティングゲート５上のトンネル絶縁膜８ａの表面とをエッチバックする工程と；第２表面領域Ｃ２上の第トンネル絶縁膜８ａ上にコントロールゲート９を形成する工程とを具備する。【選択図】図１３
2010245270.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１表面領域上にゲート絶縁膜を介してフローティングゲートを形成する工程と、
前記第１表面領域に隣接する第２表面領域及び前記フローティングゲートの端部を覆うようにトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜を覆い、前記第２表面領域の上方が厚く、前記フローティングゲートの上方が薄くなるように酸化膜を形成する工程と、
前記酸化膜と前記フローティングゲート上の前記トンネル絶縁膜の表面とをエッチバックする工程と、
前記第２表面領域上の前記第トンネル絶縁膜上にコントロールゲートを形成する工程と
を具備する
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記酸化膜を形成する工程は、
前記第２表面領域上の前記トンネル絶縁膜を覆い、前記フローティングゲートの上方の前記トンネル絶縁膜を覆わないように前記酸化膜を形成する工程を備える
半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記酸化膜を形成する工程は、
ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）材料を回転塗布し、前記酸化膜としてのＳＯＧ酸化膜を形成する工程を備える
半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記酸化膜を形成する工程は、
前記ＳＯＧ酸化膜を熱処理する工程を更に備える
半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか一項に記載の半導体装置の製造方法において、
前記エッチバックは、ウェットエッチング、ドライエッチング、及び、ウェットエッチングとドライエッチングとの組み合わせ、のいずれかで行う
半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記トンネル絶縁膜を形成する工程は、
前記トンネル絶縁膜としてのＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）酸化膜を形成する工程を備え、
前記酸化膜を形成する工程は、
ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）材料を回転塗布し、前記酸化膜としてのＳＯＧ酸化膜を形成する工程を備え、
前記エッチバックする工程は、
前記酸化膜と前記トンネル絶縁膜の一部とをウェットエッチングを用いてエッチバックする工程を備える
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にフラッシュメモリを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリのうち、電気的にデータの書込み／消去ができるものはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）に分類される。その中でも、データの一括消去が可能なものをフラッシュメモリと呼ぶ。特に、米国ＳＳＴ社（Ｓｉｌｉｃｏｎ  Ｓｔｏｒａｇｅ  Ｔｅｃｈｎｏｌｏｇｙ，  Ｉｎｃ．）のＳｕｐｅｒＦｌａｓｈと名付けられたものは、集積度に優れているため、広く利用されている（非特許文献１：“ＳｕｐｅｒＦｌａｓｈ  ＥＥＰＲＯＭ  Ｔｅｃｈｎｏｌｏｇｙ”（ＳＳＴ，Ｉｎｃ．Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒ（２００１）．）。
【０００３】
図１は、フラッシュメモリ（不揮発性半導体記憶装置）の構成の一例を示す断面図である。この不揮発性半導体記憶装置は、ゲート絶縁膜１０４、フローティングゲート１０５、スペーサ層１０６、第１サイドウォール絶縁膜１１０、トンネル絶縁膜１０８、コントロールゲート１０９、第２サイドウォール絶縁膜１１１、ソース・ドレイン領域１０３、１１２、ソース・ドレイン電極１０７、シリサイド層１１３を具備する。
【０００４】
ソース・ドレイン領域１０３、１１２は、シリコンに例示される半導体基板１０１のウェル１０２の表面領域に、チャネル領域を挟んで両側に形成されている。ソース・ドレイン領域１０３、１１２から低濃度領域がチャネル領域側に延びている。ソース・ドレイン領域１０３、１１２は、Ｎ＋シリコン層に例示される。ソース・ドレイン領域１１２上には、コバルトシリサイド膜に例示されるシリサイド層１１３が形成されている。ソース・ドレイン領域１０３上には、ソース・ドレイン電極１０７が形成されている。ソース・ドレイン電極１０７上には、コバルトシリサイド膜に例示されるシリサイド層１１３が形成されている。
【０００５】
ゲート絶縁膜１０４は、チャネル領域上のソース・ドレイン領域１０３側に形成されている。ゲート絶縁膜１０４は、酸化シリコン膜に例示される。フローティングゲート１０５は、ゲート絶縁膜１０４上に形成されている。コントロールゲート１０９側の上側端部に鋭角に伸びる鋭角部分を有している。フローティングゲート１０５は、消去動作時に主にその鋭角部分からコントロールゲート１０９へ電子を放出する。フローティングゲート１０５は、ポリシリコンに例示される。スペーサ層１０６は、鋭角部分の端部を除くフローティングゲート１０５上に形成されている。スペーサ層１０６は、酸化シリコン膜に例示される。第１サイドウォール絶縁膜１１０は、ゲート絶縁膜１０４とフローティングゲート１０５とスペーサ層１０６のソース・ドレイン電極１０７側の側面を覆うように形成されている。第１サイドウォール絶縁膜１１０は、酸化シリコン膜に例示される。
【０００６】
トンネル絶縁膜１０８は、チャネル領域上のソース・ドレイン領域１１２側、及び、ゲート絶縁膜１０４とフローティングゲート１０５とスペーサ層１０６の側面を覆うように形成されている。トンネル絶縁膜１０８は、酸化シリコン膜に例示される。コントロールゲート１０９は、トンネル絶縁膜１０８を覆うように形成されている。コントロールゲート１０９は、その側面においてトンネル絶縁膜１０８で、ゲート絶縁膜１０４、フローティングゲート１０５及びスペーサ層１０６と隔てられている。コントロールゲート１０９は、ポリシリコンに例示される。コントロールゲート１０９上には、コバルトシリサイド膜に例示されるシリサイド層１１３が形成されている。第２サイドウォール絶縁膜１１１は、コントロールゲート１０９におけるフローティングゲート１０５側と反対側の側面を覆うよう形成されている。第２サイドウォール絶縁膜１１１は、酸化シリコン膜に例示される。
【０００７】
関連する技術として、特開２００１−２３０３３１号公報に不揮発性半導体記憶装置とその製造方法が開示されている。この不揮発性半導体記憶装置は、フローティングゲートと、トンネル絶縁膜と、コントロールゲートと、拡散領域とを有する。フローティングゲートは、半導体基板上にゲート絶縁膜を介して形成されている。トンネル絶縁膜は、当該フローティングゲートを被覆するように形成されている。コントロールゲートは、当該トンネル絶縁膜を介してフローティングゲートの上部から側部にまたがるように形成されている。拡散領域は、フローティングゲートあるいはコントロールゲートに隣接するように形成されている。フローティングゲート上部位置に形成されたトンネル絶縁膜の膜厚がその下部位置に形成されたトンネル絶縁膜の膜厚よりも薄くなっている。フローティングゲートの上部には、選択酸化法により形成された選択酸化膜が形成され、その上部角部には尖鋭部が形成されていてもよい。
【０００８】
また、この不揮発性半導体記憶装置の製造方法は、半導体基板上にゲート絶縁膜を介してフローティングゲートを形成する工程と、フローティングゲートを被覆するようにＣＶＤ法によりトンネル絶縁膜を形成する工程と、フローティングゲートの下部が埋まる所望位置まで埋込用膜を形成する工程と、埋込用膜をマスクにフローティングゲートの上部位置に形成されたトンネル絶縁膜を所定量エッチングする工程と、埋込用膜を除去した後にトンネル酸化膜を介してフローティングゲートの上部から側部にまたがるようにコントロールゲートを形成する工程と、フローティングゲートあるいはコントロールゲートに隣接するように拡散領域を形成する工程とを有する。埋込用膜は、レジスト膜であってもよい。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−２３０３３１号公報
【非特許文献】
【００１０】
【非特許文献１】“ＳｕｐｅｒＦｌａｓｈ  ＥＥＰＲＯＭ  Ｔｅｃｈｎｏｌｏｇｙ”（ＳＳＴ，Ｉｎｃ．Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒ（２００１）．（ｈｔｔｐ：／／ｗｗｗ．ｓｓｔ．ｃｏｍ／ｔｅｃｈｎｏｌｏｇｙ／ｓｕｐｅｒｆｌａｓｈ／７０１．ｘｈｔｍｌ）．
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図１のような不揮発性半導体記憶装置において、近年の素子の微細化や高集積化や高速化に伴いトンネル絶縁膜に以下のような問題が発生することが、発明者の研究により今回始めて明らかになった。図２は、図１の不揮発性半導体記憶装置におけるトンネル絶縁膜の問題を説明する断面図である。図２は、図１の一部を拡大して示している。トンネル絶縁膜１０８は、コントロールゲート１０９（側面）とフローティングゲート１０５との間、及び、コントロールゲート１０９（底面）と半導体基板１０１のウェル１０２との間に一続きで一体に形成されている。すなわち、トンネル絶縁膜１０８では、コントロールゲート１０９とフローティングゲート１０５との間の膜厚と、コントロールゲート１０９とウェル１０２（半導体基板１０１）との間の膜厚とがほぼ等しくなっている。そして、トンネル絶縁膜１０８は、コントロールゲート１０９とフローティングゲート１０５との間のトンネル絶縁膜としての機能、及び、コントロールゲート１０９とウェル１０２との間のゲート絶縁膜としての機能を兼ねている。
【００１２】
この不揮発性半導体記憶装置に記憶されたデータは、コントロールゲート１０９に高電圧を印加して、フローティングゲート１０５に蓄積された電子をＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流によって、引き抜くことにより消去される。しかし、図２に示されるように、この構造では、データを消去するためにコントロールゲート１０９に印加する高電圧の大きさによっては、フローティングゲート１０５からコントロールゲート１０９へＦ−Ｎ電流１２１が流れるだけでなく、半導体基板１０１のウェル１０２からコントロールゲート１０９へもＦ−Ｎ電流１２２が流れてしまうおそれがある。この結果、ウェル１０２（半導体基板１０１）とコントロールゲート１０９の間の絶縁膜（トンネル絶縁膜８）が破壊し易くなり、書き換え保証回数が減少するという問題が生じる。
【００１３】
この問題を解決するために発明者は、コントロールゲート１０９（側面）とフローティングゲート１０５との間のトンネル絶縁膜１０８の膜厚よりも、コントロールゲート１０９（底面）と半導体基板１０１のウェル１０２との間のトンネル絶縁膜１０８の膜厚を厚くする方法を考え出した。これにより、データを消去するためにコントロールゲート１０９に印加する高電圧の大きさによらず、半導体基板１０１のウェル１０２からコントロールゲート１０９へＦ−Ｎ電流１２２が流れることを防止することができる。
【００１４】
特許文献１には、フローティングゲート（４）の上側部分の酸化膜（３３Ａ）を下側部分の酸化膜（３３Ａ）よりも薄くする製造方法が開示されている。この製造方法では、まず、レジスト（ＰＲ）を全面に成膜する。次に、そのレジスト（ＰＲ）を所定量エッチバックして、フローティングゲート（４）の下部が埋まる位置までレジスト（ＰＲ）を残存させる。そして、そのレジスト（ＰＲ）をマスクにして酸化膜（３３Ａ）をエッチングする。それにより、フローティングゲート（４）の上側部分の酸化膜（３３Ａ）を下側部分の酸化膜（３３Ａ）よりも薄くしている（特許文献１の図８）。
【００１５】
しかし、このようなレジストを用いる特許文献１の方法では、レジストがトンネル酸化膜やゲート酸化膜に直接的に接触するので、各酸化膜界面におけるレジストからの汚染が懸念される。そのような汚染は、不揮発性半導体記憶装置において、書き込み動作、読み出し動作、及び消去動作に対して悪影響を及ぼす可能性がある。結果として、不揮発性半導体記憶装置の信頼性を低下させるおそれがある。
【００１６】
酸化膜界面の汚染を防止し、不揮発性半導体記憶装置の信頼性を低下させることなく、半導体基板とコントロールゲートの間の絶縁膜の破壊を抑制する技術が望まれる。
【課題を解決するための手段】
【００１７】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１８】
本発明における半導体装置の製造方法は、半導体基板（２）の第１表面領域（Ｃ１）上にゲート絶縁膜（４）を介してフローティングゲート（５）を形成する工程と；第１表面領域（Ｃ１）に隣接する第２表面領域（Ｃ２）及びフローティングゲート（５）の端部を覆うようにトンネル絶縁膜（８ａ）を形成する工程と；トンネル絶縁膜（８ａ）を覆い、第２表面領域（Ｃ２）の上方が厚く、フローティングゲート（５）の上方が薄くなるように第１酸化膜（３３）を形成する工程と；第１酸化膜（３３）とフローティングゲート（５）上のトンネル絶縁膜（８ａ）の表面とをエッチバックする工程と；第２表面領域（Ｃ２）上の第トンネル絶縁膜（８ａ）上にコントロールゲート（９）を形成する工程とを具備する。
【００１９】
本発明では、トンネル絶縁膜（８ａ）を覆い、第２表面領域（Ｃ２）の上方が厚く、フローティングゲート（５）の上方が薄くなるように第１酸化膜（３３）を形成している。そのため、第１酸化膜（３３）をエッチバックすると、フローティングゲート（５）上部や側面上の第１酸化膜（３３）は速めに除去される一方、第２表面領域（Ｃ２）上の第１酸化膜（３３）はそれよりも遅く除去される。そのため、第２表面領域（Ｃ２）上の第１酸化膜（３３）の除去が終了するまでエッチバックを続けると、フローティングゲート（５）上部や側面上ではトンネル絶縁膜（８ａ１、８ａ２）の表面がエッチバックされる。その結果、第２表面領域（Ｃ２）上方のトンネル絶縁膜（８ａ３）はほとんどエッチバックされず、フローティングゲート（５）上部や側面上のトンネル絶縁膜（８ａ１、８ａ２）は相対的に多くエッチバックされる。すなわち、第２表面領域（Ｃ２）上のトンネル絶縁膜（８ａ３）は相対的に厚く、フローティングゲート（５）上部や側面上のトンネル絶縁膜（８ａ１、８ａ２）は相対的に薄くなる。この工程において、トンネル絶縁膜（８ａ）の全面を第１酸化膜（３３）で覆い、当該第１酸化膜（３３）をエッチバックする工程を用いており、特許文献１のようなレジスト膜を使用していない。そのため、各絶縁膜の界面を汚染することは無い。したがって、本発明により、トンネル絶縁膜（８ａ）のような絶縁膜の界面の汚染を防止することが可能となる。それにより、不揮発性半導体記憶装置の信頼性を低下させることなく、半導体基板とコントロールゲートの間の絶縁膜の破壊を防止することができ、書き換え保証回数の減少を抑制することができる。
【発明の効果】
【００２０】
本発明により、絶縁膜界面の汚染を防止し、不揮発性半導体記憶装置の信頼性を低下させることなく、半導体基板とコントロールゲートの間の絶縁膜の破壊を抑制することが可能となる。
【図面の簡単な説明】
【００２１】
【図１】図１は不揮発性半導体記憶装置の構成の一例を示す断面図である。
【図２】図２は図１の不揮発性半導体記憶装置のトンネル絶縁膜の問題を説明する断面図である。
【図３】図３は本発明の実施の形態に係る半導体装置の構成を示す断面図である。
【図４】図４は本発明の実施の形態に係る不揮発性半導体記憶装置の特徴を示す断面図である。
【図５】図５は本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図６】図６は本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図７】図７は本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図８】図８は本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図９】図９は本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１０】図１０は本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１１】図１１は本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１２】図１２は本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１３】図１３は本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１４】図１４は本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１５】図１５は本発明の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１６】図１６は本発明の実施の形態に係る半導体装置の製造方法の他の変形例を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
【００２３】
まず、本発明の実施の形態に係る半導体装置の構成について説明する。図３は、本発明の実施の形態に係る半導体装置の構成を示す断面図である。この半導体装置は、不揮発性半導体記憶装置（例示：フラッシュメモリ）を示している。この不揮発性半導体記憶装置は、ゲート絶縁膜４、フローティングゲート５、スペーサ層６、第１サイドウォール絶縁膜１０、トンネル絶縁膜８、コントロールゲート９、第２サイドウォール絶縁膜１１、ソース・ドレイン領域３、１２、ソース・ドレイン電極７、シリサイド層１３を具備する。
【００２４】
ソース・ドレイン領域３、１２は、シリコンに例示される半導体基板１のウェル２の表面領域に、チャネル領域Ｃを挟んで両側に形成されている。ソース・ドレイン領域３、１２から低濃度領域３ａ、１２ａがチャネル領域Ｃ側に延びている。ソース・ドレイン領域３、１２は、Ｎ＋シリコン層に例示される。ソース・ドレイン領域１２上には、コバルトシリサイド膜に例示されるシリサイド層１３が形成されている。ソース・ドレイン領域３上には、ソース・ドレイン電極７が形成されている。ソース・ドレイン電極７上には、コバルトシリサイド膜に例示されるシリサイド層１３が形成されている。
【００２５】
ゲート絶縁膜４は、チャネル領域Ｃのソース・ドレイン領域３側の領域（すなわち、第１の表面領域Ｃ１）上に形成されている。ゲート絶縁膜４は、酸化シリコン膜に例示される。フローティングゲート５は、ゲート絶縁膜４上に形成されている。コントロールゲート９側の上側端部に鋭角に伸びる鋭角部分（ｔｉｐ部分）を有している。フローティングゲート５は、消去動作時に主にその鋭角部分からコントロールゲート９へ電子を放出する。フローティングゲート５は、ポリシリコンに例示される。スペーサ層６は、鋭角部分の端部を除くフローティングゲート５上に形成されている。スペーサ層６は、酸化シリコン膜に例示される。第１サイドウォール絶縁膜１０は、ゲート絶縁膜４とフローティングゲート５とスペーサ層６のソース・ドレイン電極７側の側面を覆うように形成されている。第１サイドウォール絶縁膜１０は、酸化シリコン膜に例示される。
【００２６】
トンネル絶縁膜８は、チャネル領域Ｃのソース・ドレイン領域１２側の領域（すなわち第２の表面領域Ｃ２）上、及び、ゲート絶縁膜４とフローティングゲート５とスペーサ層６の側面を覆うように形成されている。トンネル絶縁膜８は、酸化シリコン膜に例示される。コントロールゲート９は、トンネル絶縁膜８を覆うように形成されている。コントロールゲート９は、その側面においてトンネル絶縁膜８で、ゲート絶縁膜４、フローティングゲート５及びスペーサ層６と隔てられている。コントロールゲート９は、ポリシリコンに例示される。コントロールゲート９上には、コバルトシリサイド膜に例示されるシリサイド層１３が形成されている。第２サイドウォール絶縁膜１１は、コントロールゲート９におけるフローティングゲート５側と反対側の側面を覆うよう形成されている。第２サイドウォール絶縁膜１１は、酸化シリコン膜に例示される。
【００２７】
本発明においてトンネル絶縁膜８は以下の特徴を有している。コントロールゲート９とフローティングゲート５との間では、トンネル絶縁膜としての機能を有する。一方、コントロールゲート９と半導体基板１（ウェル２）との間では、ゲート絶縁膜としての機能を有する。それに対応させて、コントロールゲート９とフローティングゲート５との間のトンネル絶縁膜８の膜厚ｔ２は相対的に薄くなっている。一方、コントロールゲート９と半導体基板１（ウェル２）との間のトンネル絶縁膜８の膜厚ｔ１は相対的に厚くなっている。例えば、コントロールゲート９とフローティングゲート５との間のトンネル絶縁膜８の膜厚ｔ２は１５ｎｍであり、コントロールゲート９と半導体基板１（ウェル２）との間のトンネル絶縁膜８の膜厚ｔ１は１６ｎｍである。したがって、両者の差は、１ｎｍ程度である。
【００２８】
次に、図３を参照して、本発明の実施の形態に係る不揮発性半導体記憶装置の動作（書き込み、読み出し、消去）について説明する。書き込みは、ソースサイドチャネルホットエレクトロン（ＣＨＥ：Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入よって行われる。書き込み動作時において、ソース・ドレイン領域３はドレイン（Ｄ）として、ソース・ドレイン領域１２はソース（Ｓ）として、それぞれ機能する。例えば、コントロールゲート９には＋１．６Ｖの電圧が印加され、ソース・ドレイン領域３には＋７．６Ｖの電圧が印加され、ソース・ドレイン領域１２には、＋０．５Ｖの電圧が印加される。ソース・ドレイン領域１２から放出された電子は、チャネル領域Ｃの強電界により加速され、ＣＨＥとなる。特に、ソース・ドレイン領域３とフローティングゲート５との容量結合によってフローティングゲート５の電位も高くなっており、コントロールゲート９とフローティングゲート５との間の狭いギャップには、強電界が発生する。その強電界により生成された高エネルギーのＣＨＥが、ゲート絶縁膜４を通じてフローティングゲート５に注入される。フローティングゲート５に電子が注入されることにより、メモリセルの閾値電圧が上昇する。
【００２９】
読み出し動作時には、ソース・ドレイン領域３はソース（Ｓ）として、ソース・ドレイン領域１２はドレイン（Ｄ）として、それぞれ機能する。例えば、コントロールゲート９には＋２．５Ｖの電圧が印加され、ソース・ドレイン領域１２には＋０．８Ｖの電圧が印加され、ソース・ドレイン領域３及び半導体基板１のウェル２の電圧は０Ｖに設定される。消去セル（例えば、フローティングゲート５に電荷が注入されていない状態のメモリセル）の場合、閾値電圧は低く、読み出し電流（メモリセル電流）が流れる。一方、書き込み（プログラム）セル（例えば、フローティングゲート５に電荷が注入されている状態のメモリセル）の場合、閾値電圧は高く、読み出し電流（メモリセル電流）がほとんど流れない。この読み出し電流（メモリセル電流）を検出することによって、プログラムセルか消去セルかを判定（データ“０”が記憶されているのかデータ“１”が記憶されているのかを判定）することができる。
【００３０】
消去動作は、Ｆ−Ｎトンネル（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌｉｎｇ）方式で行われる。例えば、コントロールゲート９には＋１２．５Ｖの電圧が印加され、ソース・ドレイン領域１２、ソース・ドレイン領域３及び半導体基板１のウェル２の電圧は０Ｖに設定される。その結果、コントロールゲート９とフローティングゲート５との間のトンネル絶縁膜８に高電界が印加され、Ｆ−Ｎ電流が流れる。これによりフローティングゲート５内の電荷（電子）が、トンネル絶縁膜８を介して、コントロールゲート９に引き抜かれる。
【００３１】
図４は、本実施の形態に係る不揮発性半導体記憶装置の特徴を示す断面図である。図４は、図３の一部を拡大して示している。トンネル絶縁膜８は、コントロールゲート９（側面）とフローティングゲート５との間、及び、コントロールゲート９（底面）と半導体基板１のウェル２との間に一続きで一体に形成されている。しかし、このトンネル絶縁膜８では、コントロールゲート９とウェル２（半導体基板１）との間の膜厚ｔ１は、コントロールゲート９とフローティングゲート５との間の膜厚ｔ２と比較して、厚くなっている。そのため、データの消去動作時に、コントロールゲート９に高電圧を印加しても、フローティングゲート５からコントロールゲート９へＦ−Ｎ電流２１が流れるだけで、半導体基板１のウェル２からコントロールゲート９へＦ−Ｎ電流が流れることは無くなる（又は流れたとしても極めて微量となる）。この結果、ウェル２（半導体基板１）とコントロールゲート９の間の絶縁膜（トンネル絶縁膜８）が破壊され難くなり、書き換え保証回数の減少を防止することが可能となる。
【００３２】
次に、本発明の実施の形態に係る半導体装置の製造方法について説明する。図５〜図１５は、本実施の形態に係る半導体装置の製造方法を示す断面図である。
【００３３】
図５に示すように、まず、シリコンに例示される半導体基板１のｐ型のウェル２の表面を覆うように、ゲート絶縁膜４（酸化シリコン膜）を熱酸化法により形成する。次に、ゲート酸化膜４上に、フローティングゲート用のポリシリコン膜５ａをＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりを形成する。その後、ポリシリコン膜５ａ上に、層間絶縁膜３１（窒化シリコン膜）３１をＣＶＤ法により形成する。
【００３４】
次に、図６に示すように、フォトレジスト（図示されず）で所定のパターンを形成した後、エッチングにより層間絶縁膜３１に溝パターン３６を形成する。その後、フォトレジストは除去される。続いて、その層間絶縁膜３１をマスクとして、ポリシリコン膜５ａの上面について、エッチング（スロープエッチング）を行い、将来フローティングゲート５の鋭角部分の上面を構成するスロープ５ｂを形成する。次に、層間絶縁膜３１をマスクとして、Ａｓ又はＰのイオン注入を行い、半導体基板１のウェル２の表面領域にソース・ドレイン領域３の低濃度領域３ａを形成する。
【００３５】
続いて、図７に示すように、層間絶縁膜３１及び溝パターン３６を覆うように第１絶縁膜（図示されず）をＣＶＤ法で形成する。そして、その第１絶縁膜をエッチバックして、ポリシリコン膜５ａ上であって溝パターン３６内側の両側壁にスペーサ層６を形成する。両スペーサ層６の間は、ポリシリコン膜５ａが露出している。
【００３６】
その後、図８に示すように、層間絶縁膜３１及びスペーサ層６をマスクとして、ポリシリコン膜５ａ及びゲート絶縁膜４をエッチングする。その結果、ウェル２（半導体基板１）の低濃度領域３ａが露出する。
【００３７】
次に、図９に示すように、層間絶縁膜３１及びスペーサ層６をマスクとして、Ａｓ又はＰのイオン注入を行い、ソース・ドレイン領域３を形成する。その後、層間絶縁膜３１、スペーサ層６、及び溝パターン３６を覆うように第２絶縁膜（図示されず）をＣＶＤ法で形成する。そして、その第２絶縁膜をエッチバックして、第１ソース・ドレイン領域３上であって溝パターン３６内側の両側壁に第１サイドウォール絶縁膜１０を形成する。両第１サイドウォール絶縁膜１０の間は、ソース・ドレイン領域３が露出している。
【００３８】
続いて、図１０に示すように、層間絶縁膜３１、スペーサ層６、第１サイドウォール絶縁膜１０及び溝パターン３６を覆うように、ソース・ドレイン電極用のポリシリコン膜（図示されず）を形成する。そして、そのポリシリコン膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化した後、エッチバックして、ソース・ドレイン電極７を形成する。続いて、ソース・ドレイン電極７にＡｓをイオン注入する。そして、ソース・ドレイン電極７上部を熱酸化して保護酸化膜３２を形成する。
【００３９】
その後、図１１に示すように、スペーサ層６および保護絶縁膜３２をマスクとして、層間絶縁膜３１をエッチングで除去する。そして、スペーサ層６および保護絶縁膜３２をマスクとして、ポリシリコン膜５ａをエッチングし、フローティングゲート５を形成する。スペーサ層６及びフローティングゲート５下を除くゲート絶縁膜４が露出する。
【００４０】
次に、図１２に示すように、スペーサ層６や保護酸化膜３２をマスクとして、露出した部分のゲート絶縁膜４をエッチングにより除去する。それに伴い、スペーサ層６及び保護酸化膜３２の表面も若干エッチングされる。その結果、上面にスロープ５ｂを有するフローティングゲート５の端部の鋭角部分が露出する。続いて、トンネル絶縁膜８ａをＣＶＤ法により形成する。トンネル絶縁膜８ａは、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）酸化膜であることが好ましい。その場合、後述のＳＯＧ酸化膜３３のトンネル絶縁膜８ａに対するエッチング選択比（ウェットエッチング）を高く（例示：１０以上）取れるからである。
【００４１】
続いて、図１３に示すように、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）材料の回転塗布によりＳＯＧ酸化膜３３をトンネル酸化膜８ａが完全に覆われる高さまで形成する。ＳＯＧ酸化膜は、回転塗布によって形成されるため、形成時に充分な平坦性が得られる。このとき、ＳＯＧ酸化膜３３は、上部が平坦になっていることに伴い、フローティングゲート５やスペーサ層６の上方（チャネル領域Ｃ１となる領域の上方に対応）やソース・ドレイン電極７の上方での膜厚が薄く、それ以外の領域の上方（チャネル領域Ｃ２となる領域の上方に対応）での膜厚が厚くなる。例えば、半導体基板１（ウェル２）の表面を基準として、フローティングゲート５の最も高い位置が約１００ｎｍ程度、スペーサ層６の最も高い位置が約３００ｎｍ程度とすると、ＳＯＧ酸化膜３３の最表面を約５００ｎｍ程度とする。その場合、ＳＯＧ酸化膜３３の膜厚は、フローティングゲート５やスペーサ層６の上方やソース・ドレイン電極７の上方では約１００ｎｍ〜２００ｎｍ程度であり、図中のそれ以外の領域の上方では約５００ｎｍ程度となる。
【００４２】
ＳＯＧ酸化膜３３は、後述されるように後工程で除去される犠牲膜であるから膜質は問題にならない。したがって、回転塗布後に通常行われる熱処理（例示：４００℃）は行わなくても良い。熱処理は溶媒を飛ばして膜を緻密にするために行われるが、この工程では緻密な膜は必ずしも必要ないからである。特に、後述のエッチバックをウェットエッチで行う場合、熱処理しない方が、トンネル絶縁膜８ａに対するエッチング選択比が稼げて好ましい。
【００４３】
その後、図１４に示すように、ＳＯＧ酸化膜３３をエッチバックにより除去する。このとき、ＳＯＧ酸化膜３３が速く除去された部分はトンネル絶縁膜８ａが剥き出しになる。そのため、そのトンネル絶縁膜８ａが剥き出しになった部分は、僅かながらエッチングが進行し、剥き出しになっていない部分に比較して膜厚が薄くなる。ここで、ＳＯＧ酸化膜３３は、フローティングゲート５やスペーサ層６やソース・ドレイン電極７の上方での膜厚が薄い。そのため、その部分は他の部分に比較して、速く除去される。その結果、トンネル絶縁膜８ａにおける、フローティングゲート５やスペーサ層６やソース・ドレイン電極７上のトンネル絶縁膜８ａ１は最初に剥き出しとなり、スペーサ層６の側面のトンネル絶縁膜８ａ２は次に剥き出しとなり、半導体基板１のウェル２に接したトンネル絶縁膜８ａ３は最後に剥き出しとなる。ＳＯＧ酸化膜３３を除去するまでエッチングを続ける場合、トンネル絶縁膜８ａ３が剥き出しになるまでエッチングが続くことになる。そのため、最初に剥き出しとなったトンネル絶縁膜８ａ１や続いて剥き出しとなったトンネル絶縁膜８ａ２は、相対的に長い時間エッチング雰囲気又はエッチング溶液に曝されることなる。エッチングにおいては、ＳＯＧ酸化膜３３のトンネル絶縁膜８ａに対するエッチング選択比の高い方法を用いているが、トンネル絶縁膜８ａ２のエッチングは少しは起きる。その結果、トンネル絶縁膜８ａ１からトンネル絶縁膜８ａ２の部分は、トンネル絶縁膜８ａ３に比較して、エッチングにより膜厚が薄くなる。この結果、例えば、フローティングゲート５側壁の鋭角部分の上部のトンネル絶縁膜８ａ２の膜厚は、トンネル絶縁膜８ａ３の膜厚と比較して、例えば約１ｎｍくらい薄くすることができる。
【００４４】
このエッチバックは、ウェットエッチ、ドライエッチ、あるいはその組合せのいずれでもよい。トンネル絶縁膜８ａとのエッチング選択比の観点からは、ウェットエッチが好ましいたとえば、ＳＯＧ酸化膜３３を熱処理せず、トンネル絶縁膜８ａはＣＶＤ法によるＨＴＯ膜であるとすると、ウェットエッチ（たとえば所定濃度のバッファードフッ酸による）での選択比は１０以上となる（ＳＯＧ膜の方がＨＴＯ膜より１０倍以上エッチレートが大きい）。したがって、ＳＯＧ酸化膜３３は上部から順にエッチングされるため、エッチング時間を適切に制御すれば、フローティングゲート５側壁のトンネル絶縁膜８ａは上部からややエッチングされて薄くなり、底部のコントロールゲート９の形成される領域と半導体基板１（ウェル２）間のトンネル絶縁膜８ａは充分残すことができ、ＳＯＧ酸化膜３３は完全に除去できる。フローティングゲート５の上部のスペーサ層６やスペーサ層６側壁のトンネル絶縁膜８ａは、エッチングされても問題は無い。このように、トンネル絶縁膜８ａに対するＳＯＧ酸化膜３３の選択比を高く取ることが可能な膜の種類の組み合わせ、及びエッチング方法が好ましい。
【００４５】
また、ドライエッチで行う場合、異方性エッチングで行うため、フローティングゲート５側壁の下部にサイドウォールのようにＳＯＧ酸化膜３３が残存する可能性もある。しかし、そこに仮にＳＯＧ酸化膜３３が残存したとしても問題にならない。
【００４６】
次に、図１５に示すように、トンネル絶縁膜８ａを覆うように、コントロールゲート用のポリシリコン膜９ａをＣＶＤ法で形成する。その後、図３に示すように、ポリシリコン膜９ａをエッチバックして、スペーサ層６及びフローティングゲート５の側方に、トンネル絶縁膜８ａを介してサイドウォール形状のコントロールゲート９を形成する。次に、コントロールゲート９及びトンネル絶縁膜８ａをマスクとして、Ａｓ又はＰのイオン注入を行い、半導体基板１のウェル２の表面領域にソース・ドレイン領域１２の低濃度領域１２ａを形成する。続いて、表面を覆うように、第３絶縁膜（図示されず）をＣＶＤ法で形成する。そして、その第３絶縁膜をエッチバックして、コントロールゲート９の側方に、第２サイドウォール絶縁膜１１を形成する。その後、コントロールゲート９、トンネル絶縁膜８ａ及び第２サイドウォール絶縁膜１１をマスクとして、Ａｓ又はＰのイオン注入を行い、第２サイドウォール絶縁膜１１の外側における、半導体基板１のウェル２の表面領域にソース・ドレイン領域１２を形成する。次に、エッチングによりソース・ドレイン領域１２、コントロールゲート９及びソース・ドレイン電極７の上部を剥き出しにする。このとき、トンネル絶縁膜８ａはトンネル絶縁膜８となる。続いて、コバルト膜をスパッタ法により形成し熱処理して、ソース・ドレイン領域１２、コントロールゲート９及びソース・ドレイン電極７の上部をシリサイド化してシリサイド膜１３を形成する。その後、シリサイド化されなかったコバルト膜をエッチングにより除去する。
【００４７】
以上のようにして、本実施の形態に係る半導体装置（不揮発性半導体記憶装置）を製造することが出来る。
【００４８】
本発明では、その半導体装置の製造方法において、トンネル絶縁膜８ａを覆い、チャネル領域Ｃ２（コントロールゲート９を形成する領域）の上方が厚く、フローティングゲート５の上方が薄くなるようにＳＯＧ酸化膜３３を形成している。そのため、ＳＯＧ酸化膜３３をエッチバックすると、フローティングゲート５上部や側面のＳＯＧ酸化膜３３は速めに除去される一方、チャネル領域Ｃ２上のＳＯＧ酸化膜３３はそれよりも遅く除去される。そのため、チャネル領域Ｃ２上のＳＯＧ酸化膜３３の除去が終了するまでエッチバックを続けると、フローティングゲート５上部や側面上では速めにＳＯＧ酸化膜３３が除去されるので続いてトンネル絶縁膜８ａ１、８ａ２の表面がエッチバックされる。その結果、チャネル領域Ｃ２上方のトンネル絶縁膜８ａ３はほとんどエッチバックされず、フローティングゲート５上部や側面上のトンネル絶縁膜８ａ１、８ａ２は相対的に多くエッチバックされる。すなわち、チャネル領域Ｃ２上のトンネル絶縁膜８ａ３は相対的に厚く、フローティングゲート５上部や側面上のトンネル絶縁膜８ａ１、８ａ２は相対的に薄くなる。このように、トンネル絶縁膜８は、コントロールゲート９とウェル２（半導体基板１）との間の膜厚ｔ１が、コントロールゲート９とフローティングゲート５との間の膜厚ｔ２よりも厚い。そのため、データの消去動作時に、コントロールゲート９に高電圧を印加しても、フローティングゲート５からコントロールゲート９へＦ−Ｎ電流２１を流すとき、半導体基板１のウェル２からコントロールゲート９へＦ−Ｎ電流が流れることを防止することができる（又は流れたとしても極めて微量とすることができる）。この結果、ウェル２（半導体基板１）とコントロールゲート９の間の絶縁膜（トンネル絶縁膜８）が破壊され難くなり、書き換え保証回数の減少を防止することが可能となる。
【００４９】
加えて、上記製造方法において、トンネル絶縁膜８の膜厚ｔ１を膜厚ｔ２よりも厚くする工程において、トンネル絶縁膜８ａの界面をＳＯＧ酸化膜３３で覆い、当該ＳＯＧ酸化膜３３をエッチバックする工程を用いており、レジスト膜を使用していない。そのため、各絶縁膜の界面を汚染することは無い。したがって、本発明により、トンネル絶縁膜８ａのような絶縁膜の界面の汚染を防止することが可能となる。それにより、不揮発性半導体記憶装置の信頼性の低下を防止することができる。
【００５０】
このように本発明により、絶縁膜界面の汚染を防止することで不揮発性半導体記憶装置の信頼性の低下を防止することができると共に、コントロールゲートと半導体基板との間のトンネル絶縁膜の膜厚をコントロールゲートとフローティングゲートとの間のトンネル絶縁膜の膜厚よりも厚くすることで半導体基板とコントロールゲートの間の絶縁膜の破壊を抑制して、書き換え保証回数の減少を防止することが可能となる。
【００５１】
次に、本実施の形態に係る半導体装置の製造方法の変形例を説明する。ＳＯＧ酸化膜３３は、図１３においてはトンネル絶縁膜８ａが全面覆われるように形成している。しかし、ＳＯＧ酸化膜３３は、トンネル絶縁膜８ａが一部露出する高さまででも良い。図１６は、本実施の形態に係る半導体装置の製造方法の他の変形例を示す断面図である。このＳＯＧ酸化膜３４の高さは、スペーサ層６よりも低く、例えばフローティングゲート５程度の高さとしている。このように、ＳＯＧ酸化膜３４を形成するには、回転塗布するときにＳＯＧ材料の量を適切に減らして回転数を適切に上げれば可能である。ただし、スペーサ層６や保護酸化膜３２のトンネル絶縁膜８ａの上部にも極めて薄くにはＳＯＧ酸化膜が形成される。しかし、ＳＯＧ酸化膜３４のエッチバックの極めて初期の段階で除去されるので、実質的には無いのと同様である。
【００５２】
図１６の工程を用いた場合にも、図１３の工程の用いた場合と同様の上記効果を得ることが出来る。
【００５３】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【００５４】
１、１０１    半導体基板
２、１０２    ウェル
３、１０３    ソース・ドレイン領域
３ａ          低濃度領域
４、１０４    ゲート絶縁膜
５、１０５    フローティングゲート
５ａ          ポリシリコン膜
５ｂ          スロープ
６、１０６    スペーサ層
７、１０７    ソース・ドレイン電極
８、８ａ、８ａ１、８ａ２、８ａ３、１０８    トンネル絶縁膜
９、１０９    コントロールゲート
９ａ          ポリシリコン膜
１０、１１０    第１サイドウォール絶縁膜
１１、１１１    第２サイドウォール絶縁膜
１２、１１２    ソース・ドレイン領域
１２ａ、１１２ａ  低濃度領域
１３、１１３    シリサイド層
２１、１２１、１２２    Ｆ−Ｎ電流
３１            層間絶縁膜  
３２            保護絶縁膜
３３，３４      ＳＯＧ酸化膜
３６            溝パターン
Ｃ            チャンネル領域
Ｃ１          第１の表面領域
Ｃ２          第２の表面領域
ｔ１          コントロールゲートと半導体基板との間のトンネル絶縁膜の膜厚
ｔ２          コントロールゲートとフローティングゲートとの間のトンネル絶縁膜の膜厚
【図１】
2010245270.tif 000003
【図２】
2010245270.tif 000004
【図３】
2010245270.tif 000005
【図４】
2010245270.tif 000006
【図５】
2010245270.tif 000007
【図６】
2010245270.tif 000008
【図７】
2010245270.tif 000009
【図８】
2010245270.tif 000010
【図９】
2010245270.tif 000011
【図１０】
2010245270.tif 000012
【図１１】
2010245270.tif 000013
【図１２】
2010245270.tif 000014
【図１３】
2010245270.tif 000015
【図１４】
2010245270.tif 000016
【図１５】
2010245270.tif 000017
【図１６】
2010245270.tif 000018