(57)【要約】【課題】メモリセル領域の面積を削減できる混載メモリ装置を提供する。【解決手段】本発明に係る混載メモリ装置は、ＳＲＡＭと、ＲＯＭとを備える混載メモリ装置１００であって、行列状に配置された複数の第１のメモリセル１１０及び複数の第２のメモリセル１１１とを備え、複数の第１のメモリセル１１０はそれぞれ、ＳＲＡＭセル１２０とＲＯＭセル１３０とを含み、複数の第２のメモリセル１１１はそれぞれ、ＳＲＡＭセル１２０を含み、かつＲＯＭセル１３０を含まず、複数の第１のメモリセル１１０はそれぞれ、少なくとも一つの第２のメモリセル１１１と隣接して配置される。【選択図】図１
2010010369.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭ（スタティック型ランダムアクセスメモリ）と、ＲＯＭ（リードオンリーメモリ）とを備える混載メモリ装置であって、
行列状に配置された複数の第１のメモリセル及び複数の第２のメモリセルを備え、
前記複数の第１のメモリセルはそれぞれ、ＳＲＡＭセルとＲＯＭセルとを含み、
前記複数の第２のメモリセルはそれぞれ、ＳＲＡＭセルを含み、かつＲＯＭセルを含まず、
前記複数の第１のメモリセルはそれぞれ、少なくとも一つの前記第２のメモリセルと隣接して配置される
混載メモリ装置。
【請求項２】
前記混載メモリ装置は、さらに、
行毎に設けられ、対応する行に配置された前記ＳＲＡＭセル及び前記ＲＯＭセルを選択するためのワードラインと、
列毎に設けられ、対応する列に配置された前記ＳＲＡＭセルからのデータの読み出し及び前記ＳＲＡＭセルへのデータの書き込みを行うための第１ビットライン及び第２ビットラインと、
列毎に設けられ、対応する列に配置された前記ＲＯＭセルからのデータの読み出しを行うための第３のビットラインとを備える
請求項１記載の混載メモリ装置。
【請求項３】
前記ＳＲＡＭセルは、
第１のノードに入力端が接続され、第２のノードに出力端が接続される第１のインバータと、
前記第２のノードに入力端が接続され、前記第１のノードに出力端が接続される第２のインバータと、
前記第１のノードにドレイン及びソースの一方である第１端子が接続され、前記第１のビットラインにドレイン及びソースの他方である第２端子が接続され、ワードラインにゲートが接続される第１のトランジスタと、
前記第２のノードにドレイン及びソースの一方である第１端子が接続され、前記第２のビットラインにドレイン及びソースの他方である第２端子が接続され、前記ワードラインにゲートが接続される第２のトランジスタとを備え、
前記ＲＯＭセルは、ＧＮＤにソースが接続され、ゲートに前記ワードラインが接続される第３のトランジスタを備え、
前記ＲＯＭセルは、前記第３のトランジスタのドレインと前記第３のビットラインとを接続するコンタクトを有するか否かに応じて定まるデータを前記第３のビットラインに出力する
請求項２記載の混載メモリ装置。
【請求項４】
前記第１のメモリセルに含まれる前記第３のトランジスタの一部の領域は、当該第１のメモリセルに隣接して配置される前記第２のメモリセルの領域内に配置される
請求項３記載の混載メモリ装置。
【請求項５】
前記複数の第１のメモリセル及び前記複数の第２のメモリセルにおいて、当該第１のメモリセル及び当該第２のメモリセルの列方向の端部である第１端部から第２端部に向かい、前記第１のインバータ及び前記第２のインバータ、前記第１のトランジスタ及び前記第２のトランジスタの順に配置され、
前記複数の第１のメモリセル及び前記複数の第２のメモリセルは、列方向に隣接する第１のメモリセル又は第２のメモリセルと、前記第１端部がそれぞれ対向する、又は前記第２端部がそれぞれ対向するように配置され、
前記第１のメモリセルに含まれる前記第３トランジスタの一部の領域は、前記第２端部における境界上に配置される
請求項４記載の混載メモリ装置。
【請求項６】
各行に配置される前記第１のメモリセル及び前記第２のメモリセルに含まれる前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタは、行方向に並んで配置され、
各行に配置される前記第１のメモリセル及び前記第２のメモリセルに含まれる前記第１のインバータ及び第２のインバータは、行方向に並んで配置され、
各行に配置される前記第１のメモリセル及び前記第２のメモリセルに含まれる前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタのゲートは、共通のポリシリコン線で形成され、
前記第２端部において隣接する前記第１のメモリセル及び前記第２のメモリセルのそれぞれに含まれる、二つの前記第１のトランジスタの第１端子は、前記第２端部の境界上に配置される一つの第１拡散領域で形成され、二つの前記第２のトランジスタの第１端子は、前記第２端部の境界上に配置される一つの第２拡散領域で形成され、
前記ＲＯＭセルのソースは、互いに行方向に隣接して配置される一つの前記第１のインバータ及び一つの前記第２のインバータのＧＮＤと共通の一つの第３拡散領域で形成され、
前記第３のトランジスタのドレインとなる第４拡散領域は、前記第２端部における境界上に、前記第１拡散領域及び前記第２拡散領域と行方向に並んで配置される
請求項５記載の混載メモリ装置。
【請求項７】
前記複数の第１のメモリセルと前記複数の第２のメモリセルとは、行方向に交互に配置され、かつ列方向に交互に配置される
請求項１〜６のいずれか１項に記載の混載メモリ装置。
【請求項８】
前記第３のビットラインは、複数の第４のビットラインを含み、
前記ＲＯＭセルは、前記第３のトランジスタのドレインと前記各第４のビットラインとを接続するコンタクトを有するか否かに応じて定まるデータを当該第４のビットラインに出力することにより、前記複数の第４のビットラインを介して複数ビットのデータを出力する
請求項３記載の混載メモリ装置。
【請求項９】
前記ＲＯＭセルは、前記第３のトランジスタのドレインと前記複数の第４のビットラインのうちいずれか一つとを接続する一つのコンタクトを有する、又は、当該コンタクトを有さないことにより定まる複数ビットのデータを前記複数の第４のビットラインに出力する
請求項８記載の混載メモリ装置。
【請求項１０】
前記複数の第１のメモリセルと前記複数の第２のメモリセルとは、行方向に交互に配置され、かつ列方向に交互に配置され、
前記第４のビットラインは、三つのビットラインであり、
前記ＲＯＭセルは、前記第３のトランジスタのドレインと前記三つの第４のビットラインのうちいずれか一つとを接続する一つのコンタクトを有する、又は、当該コンタクトを有さないことにより定まる、４パターンの３ビットのデータを前記三つの第４のビットラインに出力する
請求項９記載の混載メモリ装置。
【請求項１１】
前記第１のビットライン及び前記第２のビットラインは、第１の金属配線層で形成され、
前記複数の第４のビットラインは、前記第１の金属配線層とは異なる第２の金属配線層で形成される
請求項８記載の混載メモリ装置。
【請求項１２】
前記混載メモリ装置は、さらに、
前記複数の第４のビットライン毎に設けられ、対応する第４のビットラインのデータを増幅する複数のセンスアンプと、
前記複数のセンスアンプにより増幅された複数ビットのデータを、ビット数が減少するようにエンコードするエンコード回路とを備える
請求項８記載の混載メモリ装置。
【請求項１３】
前記混載メモリ装置は、さらに、
前記複数の第１のビットライン及び第２のビットラインの組のうち、外部から入力されたアドレスに対応した組を選択するＲＡＭカラム選択回路と、
前記ＲＡＭカラム選択回路により選択された第１のビットライン及び第２のビットラインの組の信号を増幅するＲＡＭ読み出し回路と、
前記ＲＡＭカラム選択回路により選択された第１のビットライン及び第２のビットラインの組に、書き込みデータに対応する信号を供給するＲＡＭ書き込み回路と、
前記複数の第３のビットラインのうち、前記アドレスに対応した第３のビットラインを選択するＲＯＭカラム選択回路と、
前記ＲＯＭカラム選択回路により選択された第３のビットラインの信号を増幅するＲＯＭ読み出し回路とを備え、
前記ＲＡＭカラム選択回路は、前記ＲＯＭカラム選択回路が、前記複数の第３のビットラインのうちいずれかを選択している間は、前記複数の組のいずれも選択せず、
前記ＲＯＭカラム選択回路は、前記ＲＡＭカラム選択回路が、前記複数の組のうちいずれかを選択している間は、前記複数の第３のビットラインのいずれも選択しない
請求項２記載の混載メモリ装置。
【請求項１４】
前記混載メモリ装置は、さらに、
前記ＳＲＡＭセルへのデータの書き込み動作時と、前記ＳＲＡＭセルからのデータの読み出し動作時と、前記ＲＯＭセルからのデータの読み出し動作時とにおいて、それぞれ異なる時間、前記ワードラインを活性化させるタイミング回路を備える
請求項２記載の混載メモリ装置。
【請求項１５】
前記ＲＯＭセルは、（１）ＧＮＤにソースが接続され、ゲートに前記ワードラインが接続され、ドレインに前記第３のビットラインが接続される第３のトランジスタを備えるか否か、又は（２）ゲートに前記ワードラインが接続され、ドレインに前記第３のビットラインが接続される第３のトランジスタを備え、当該第３のトランジスタのソースとＧＮＤとを接続する拡散領域を有するか否か、に応じて定まるデータを前記第３のビットラインに出力する
請求項２記載の混載メモリ装置。
【請求項１６】
フラッシュメモリと、
請求項１〜１５のいずれか１項に記載の混載メモリ装置とを備え、
前記混載メモリ装置が備える前記ＲＯＭは、前記フラッシュメモリにデータを書き込むためのローダプログラムを格納する
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、混載メモリ装置及び半導体装置に関し、特に、ＳＲＡＭ（スタティック型ランダムアクセスメモリ）と、ＲＯＭ（リードオンリーメモリ）とを備える混載メモリ装置に関する。
【背景技術】
【０００２】
近年、システムＬＳＩの集積度は、セットの高機能化及びプロセスの微細化とともに年々向上し続けている。特に、システムＬＳＩに搭載されるスタティックランダムメモリ（以下ＳＲＡＭ又はＲＡＭ）等の揮発性メモリと、リードオンリーメモリ（以下ＲＯＭ）及びＦｌａｓｈメモリ等の不揮発性メモリとのメモリ容量の向上は目覚しい。
【０００３】
これら揮発性メモリ及び不揮発性メモリは、システムＬＳＩ、及びワンチップマイクロコンピュータにおいて混載される。システムＬＳＩ、及びワンチップマイクロコンピュータにおいて揮発性メモリ及び不揮発性メモリに用いられる混載メモリ領域の面積は、当該システムＬＳＩ、及びワンチップマイクロコンピュータの全面積に対して、比較的大きい。つまり、混載メモリ領域の面積を縮小化することが、半導体チップの面積を決定付けるものとなってきている。
【０００４】
これに対して、特許文献１には、ＳＲＡＭとＲＯＭとを含むメモリセルを備える混載メモリ装置が開示されている。
【０００５】
図１９は、特許文献１記載の混載メモリ装置９００の構成を示す図である。図１９に示す混載メモリ装置９００は、行列状に配置された複数のメモリセル９１０を備える。
【０００６】
図２０は、メモリセル９１０の構成を示す回路図である。
【０００７】
図２０に示すように、メモリセル９１０は、ＳＲＡＭセル１２０と、ＲＯＭセル９３０とを含む。ＳＲＡＭセル１２０と、ＲＯＭセル９３０とには、共通のワードライン１４０が接続される。また、ＳＲＡＭセル１２０には、ＲＡＭビットライン１４１Ａ及び１４１Ｂが接続され、ＲＯＭセル９３０には、ＲＯＭビットライン９４２が接続される。
【０００８】
また、ＲＯＭセル９３０は、例えば、ＲＯＭセル９３０と、ＲＯＭビットライン９４２とを接続するコンタクト９３１を、形成する、又は、形成しないことにより定まるデータを格納する。
【０００９】
このように、従来の混載メモリ装置９００は、ＳＲＡＭとＲＯＭとを同一セル内に設け、アドレスを共有する。これにより、混載メモリ装置９００は、（１）アドレス選択回路、及びその他の周辺回路のコスト削減（面積削減）、（２）ＳＲＡＭとＲＯＭとを切り替えて動作することによるマイクロコンピュータの処理の柔軟性の向上、（３）ユーザが利用できないマイクロコンピュータのシステムプログラム、又は試験用プログラム等をＲＯＭに搭載することで新しい機能を実現できる、という三つの効果を有する。
【特許文献１】特開昭６３−５３７９８号公報（第６頁、第一図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１には、周辺回路の面積を削減できるものの、メモリセル領域（メモリセル９１０が配置される領域）の面積削減に関しては、記載されていない。つまり、具体的に、どのようなレイアウトを用いて、メモリセル９１０を形成するか記載されていない。
【００１１】
ここで、混載メモリ装置の面積は、主にメモリセル領域の面積により決定される。つまり、ＳＲＡＭ及びＲＯＭを個別に形成する場合に比べ、メモリセル領域の面積を如何に削減できるかが、混載メモリ装置の面積削減に大きく寄与する。
【００１２】
そこで、本発明は、メモリセル領域の面積を削減できる混載メモリ装置及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明に係る混載メモリ装置は、ＳＲＡＭ（スタティック型ランダムアクセスメモリ）と、ＲＯＭ（リードオンリーメモリ）とを備える混載メモリ装置であって、行列状に配置された複数の第１のメモリセル及び複数の第２のメモリセルを備え、前記複数の第１のメモリセルはそれぞれ、ＳＲＡＭセルとＲＯＭセルとを含み、前記複数の第２のメモリセルはそれぞれ、ＳＲＡＭセルを含み、かつＲＯＭセルを含まず、前記複数の第１のメモリセルはそれぞれ、少なくとも一つの前記第２のメモリセルと隣接して配置される。
【００１４】
この構成によれば、ＳＲＡＭセル及びＲＯＭセルを含む第１のメモリセルは、ＳＲＡＭセルのみを含む第２のメモリセルに隣接して配置される。これにより、例えば、第１のメモリセル及び第２のメモリセルで共通に用いられる境界領域にＲＯＭセルを配置することにより、メモリセル領域の面積を削減できる。
【００１５】
また、前記混載メモリ装置は、さらに、行毎に設けられ、対応する行に配置された前記ＳＲＡＭセル及び前記ＲＯＭセルを選択するためのワードラインと、列毎に設けられ、対応する列に配置された前記ＳＲＡＭセルからのデータの読み出し及び前記ＳＲＡＭセルへのデータの書き込みを行うための第１ビットライン及び第２ビットラインと、列毎に設けられ、対応する列に配置された前記ＲＯＭセルからのデータの読み出しを行うための第３のビットラインとを備えてもよい。
【００１６】
この構成によれば、本発明に係る混載メモリ装置は、ワードラインをＳＲＡＭセル及びＲＯＭセルで共通に用いることで、メモリセル領域の面積及び周辺回路の面積を削減できる。
【００１７】
また、前記ＳＲＡＭセルは、第１のノードに入力端が接続され、第２のノードに出力端が接続される第１のインバータと、前記第２のノードに入力端が接続され、前記第１のノードに出力端が接続される第２のインバータと、前記第１のノードにドレイン及びソースの一方である第１端子が接続され、前記第１のビットラインにドレイン及びソースの他方である第２端子が接続され、ワードラインにゲートが接続される第１のトランジスタと、前記第２のノードにドレイン及びソースの一方である第１端子が接続され、前記第２のビットラインにドレイン及びソースの他方である第２端子が接続され、前記ワードラインにゲートが接続される第２のトランジスタとを備え、前記ＲＯＭセルは、ＧＮＤにソースが接続され、ゲートに前記ワードラインが接続される第３のトランジスタを備え、前記ＲＯＭセルは、前記第３のトランジスタのドレインと前記第３のビットラインとを接続するコンタクトを有するか否かに応じて定まるデータを前記第３のビットラインに出力してもよい。
【００１８】
また、前記第１のメモリセルに含まれる前記第３のトランジスタの一部の領域は、当該第１のメモリセルに隣接して配置される前記第２のメモリセルの領域内に配置されてもよい。
【００１９】
この構成によれば、本発明に係る混載メモリ装置は、第１のメモリセル及び第２のメモリセルで共通に用いられる境界領域にＲＯＭセルを配置することにより、メモリセル領域の面積を削減できる。
【００２０】
また、前記複数の第１のメモリセル及び前記複数の第２のメモリセルにおいて、当該第１のメモリセル及び当該第２のメモリセルの列方向の端部である第１端部から第２端部に向かい、前記第１のインバータ及び前記第２のインバータ、前記第１のトランジスタ及び前記第２のトランジスタの順に配置され、前記複数の第１のメモリセル及び前記複数の第２のメモリセルは、列方向に隣接する第１のメモリセル又は第２のメモリセルと、前記第１端部がそれぞれ対向する、又は前記第２端部がそれぞれ対向するように配置され、前記第１のメモリセルに含まれる前記第３トランジスタの一部の領域は、前記第２端部における境界上に配置されてもよい。
【００２１】
また、各行に配置される前記第１のメモリセル及び前記第２のメモリセルに含まれる前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタは、行方向に並んで配置され、各行に配置される前記第１のメモリセル及び前記第２のメモリセルに含まれる前記第１のインバータ及び第２のインバータは、行方向に並んで配置され、各行に配置される前記第１のメモリセル及び前記第２のメモリセルに含まれる前記第１のトランジスタ、前記第２のトランジスタ及び前記第３のトランジスタのゲートは、共通のポリシリコン線で形成され、前記第２端部において隣接する前記第１のメモリセル及び前記第２のメモリセルのそれぞれに含まれる、二つの前記第１のトランジスタの第１端子は、前記第２端部の境界上に配置される一つの第１拡散領域で形成され、二つの前記第２のトランジスタの第１端子は、前記第２端部の境界上に配置される一つの第２拡散領域で形成され、前記ＲＯＭセルのソースは、互いに行方向に隣接して配置される一つの前記第１のインバータ及び一つの前記第２のインバータのＧＮＤと共通の一つの第３拡散領域で形成され、前記第３のトランジスタのドレインとなる第４拡散領域は、前記第２端部における境界上に、前記第１拡散領域及び前記第２拡散領域と行方向に並んで配置されてもよい。
【００２２】
この構成によれば、第１のメモリセル及び第２のメモリセルで共通に用いられる境界領域であり、かつＳＲＡＭセルにおける空き領域に、ＲＯＭセルを配置できる。よって、本発明に係る混載メモリ装置では、ＳＲＡＭセルと同等の面積の領域に、ＳＲＡＭセル及びＲＯＭセルを配置できる。
【００２３】
また、前記複数の第１のメモリセルと前記複数の第２のメモリセルとは、行方向に交互に配置され、かつ列方向に交互に配置されてもよい。
【００２４】
この構成によれば、第１のメモリセル及び第２のメモリセルが規則的に配置されるので、制御が容易である。具体的には、また、各行において第１のメモリセルと第２のメモリセルとが交互に配置されるので、２列分の第３のビットラインを一つのアドレスとして用いることができる。つまり、本発明に係る混載メモリ装置は、周辺回路（行選択回路）の面積を削減できる。
【００２５】
また、前記第３のビットラインは、複数の第４のビットラインを含み、前記ＲＯＭセルは、前記第３のトランジスタのドレインと前記各第４のビットラインとを接続するコンタクトを有するか否かに応じて定まるデータを当該第４のビットラインに出力することにより、前記複数の第４のビットラインを介して複数ビットのデータを出力してもよい。
【００２６】
この構成によれば、一つのＲＯＭセルは複数ビットのデータを格納できる。ここで、ＳＲＡＭ及びＲＯＭの混載メモリ装置では、メモリセルの面積が、ＲＯＭ単体の場合のメモリセルの面積に比べて大きい。よって、一つのＲＯＭセルに複数の第４のビットラインを設けた場合でも、メモリセルの面積を増加させる必要がない。このように、本発明に係る混載メモリ装置は、面積を増加させることなくＲＯＭの容量を増加できる。
【００２７】
また、前記ＲＯＭセルは、前記第３のトランジスタのドレインと前記複数の第４のビットラインのうちいずれか一つとを接続する一つのコンタクトを有する、又は、当該コンタクトを有さないことにより定まる複数ビットのデータを前記複数の第４のビットラインに出力してもよい。
【００２８】
この構成によれば、ＲＯＭセルに含まれる第３のトランジスタには、最大でも一つの第４のビットラインしか接続されない。よって、第３のトランジスタに複数の第４のビットラインが接続される場合に比べ、第３のトランジスタが駆動する負荷容量を削減できる。これにより、本発明に係る混載メモリ装置は、ＲＯＭの読み出し速度を向上できる。
【００２９】
また、前記複数の第１のメモリセルと前記複数の第２のメモリセルとは、行方向に交互に配置され、かつ列方向に交互に配置され、前記第４のビットラインは、三つのビットラインであり、前記ＲＯＭセルは、前記第３のトランジスタのドレインと前記三つの第４のビットラインのうちいずれか一つとを接続する一つのコンタクトを有する、又は、当該コンタクトを有さないことにより定まる、４パターンの３ビットのデータを前記三つの第４のビットラインに出力してもよい。
【００３０】
また、前記第１のビットライン及び前記第２のビットラインは、第１の金属配線層で形成され、前記複数の第４のビットラインは、前記第１の金属配線層とは異なる第２の金属配線層で形成されてもよい。
【００３１】
この構成によれば、本発明に係る混載メモリ装置では、ＳＲＡＭ用の第１及び第２のビットラインと、ＲＯＭ用の複数の第４のビットラインとが異なる金属配線層に形成される。これにより、本発明に係る混載メモリ装置は、複数の第４のビットラインを設けたことによる、メモリセル領域の面積の増加を防止できる。さらに、本発明に係る混載メモリ装置は、ＳＲＡＭ用の第１及び第２のビットラインと、ＲＯＭ用の複数の第４のビットラインとが相互に影響することにより生じる誤動作を防止できる。
【００３２】
また、前記混載メモリ装置は、さらに、前記複数の第４のビットライン毎に設けられ、対応する第４のビットラインのデータを増幅する複数のセンスアンプと、前記複数のセンスアンプにより増幅された複数ビットのデータを、ビット数が減少するようにエンコードするエンコード回路とを備えてもよい。
【００３３】
この構成によれば、本発明に係る混載メモリ装置は、ＲＯＭセルに格納される複数ビットのデータのビット数を減らしたのち外部に出力できる。よって、本発明に係る混載メモリ装置は、データ出力端子の数を削減できる。
【００３４】
また、前記混載メモリ装置は、さらに、前記複数の第１のビットライン及び第２のビットラインの組のうち、外部から入力されたアドレスに対応した組を選択するＲＡＭカラム選択回路と、前記ＲＡＭカラム選択回路により選択された第１のビットライン及び第２のビットラインの組の信号を増幅するＲＡＭ読み出し回路と、前記ＲＡＭカラム選択回路により選択された第１のビットライン及び第２のビットラインの組に、書き込みデータに対応する信号を供給するＲＡＭ書き込み回路と、前記複数の第３のビットラインのうち、前記アドレスに対応した第３のビットラインを選択するＲＯＭカラム選択回路と、前記ＲＯＭカラム選択回路により選択された第３のビットラインの信号を増幅するＲＯＭ読み出し回路とを備え、前記ＲＡＭカラム選択回路は、前記ＲＯＭカラム選択回路が、前記複数の第３のビットラインのうちいずれかを選択している間は、前記複数の組のいずれも選択せず、前記ＲＯＭカラム選択回路は、前記ＲＡＭカラム選択回路が、前記複数の組のうちいずれかを選択している間は、前記複数の第３のビットラインのいずれも選択しなくてもよい。
【００３５】
この構成によれば、本発明に係る混載メモリ装置は、ＳＲＡＭ動作時には、ＲＯＭ用の第３のビットラインを全て非選択とし、ＲＯＭ動作時には、ＳＲＡＭ用の第１及び第２のビットラインを全て非選択にする。これにより、本発明に係る混載メモリ装置は、ＳＲＡＭ動作時に第３のビットラインをチャージ又はディスチャージすることにより生じる余分な消費電流を削減できる。同様に、本発明に係る混載メモリ装置は、ＲＯＭ動作時に第１及び第２のビットラインをチャージ又はディスチャージすることにより生じる余分な消費電流を削減できる。
【００３６】
また、前記混載メモリ装置は、さらに、前記ＳＲＡＭセルへのデータの書き込み動作時と、前記ＳＲＡＭセルからのデータの読み出し動作時と、前記ＲＯＭセルからのデータの読み出し動作時とにおいて、それぞれ異なる時間、前記ワードラインを活性化させるタイミング回路を備えてもよい。
【００３７】
この構成によれば、本発明に係る混載メモリ装置は、ＳＲＡＭへのデータ書き込み動作時、ＳＲＡＭからのデータ読み出し動作時、及びＲＯＭからのデータ読み出し動作時のそれぞれにおいて、各動作に必要な最低限の期間のみワードラインを活性化できる。これにより、本発明に係る混載メモリ装置は、各動作時にワードラインを活性化する期間を同じにした場合に生じる余分な消費電流を削減できる。
【００３８】
また、前記ＲＯＭセルは、（１）ＧＮＤにソースが接続され、ゲートに前記ワードラインが接続され、ドレインに前記第３のビットラインが接続される第３のトランジスタを備えるか否か、又は（２）ゲートに前記ワードラインが接続され、ドレインに前記第３のビットラインが接続される第３のトランジスタを備え、当該第３のトランジスタのソースとＧＮＤとを接続する拡散領域を有するか否か、に応じて定まるデータを前記第３のビットラインに出力してもよい。
【００３９】
また、本発明に係る半導体装置は、フラッシュメモリと、前記混載メモリ装置とを備え、前記混載メモリ装置が備える前記ＲＯＭは、前記フラッシュメモリにデータを書き込むためのローダプログラムを格納する。
【００４０】
この構成によれば、本発明に係る半導体装置は、混載メモリ装置のＲＯＭにローダプログラムを予め格納することにより、ローダプログラムを外部のオンボードＦｌａｓｈシリアルライター等からダウンロードする必要がない。これにより、本発明に係る半導体装置は、フラッシュメモリに対するデータの書き換え時間を短縮できる。
【００４１】
さらに、本発明に係る半導体装置では、ＳＲＡＭにローダプログラムを格納する必要がないので、本発明に係る半導体装置は、必要最小限の容量のＳＲＡＭを搭載すればよい。これにより、本発明に係る半導体装置は、チップサイズを縮小できる。
【発明の効果】
【００４２】
以上より、本発明は、メモリセル領域の面積を削減できる混載メモリ装置及び半導体装置を提供できる。
【発明を実施するための最良の形態】
【００４３】
以下、本発明に係る混載メモリ装置の実施の形態について、図面を参照しながら詳細に説明する。
【００４４】
（実施の形態１）
本発明の実施の形態１に係る混載メモリ装置は、ＲＯＭセル及びＳＲＡＭセルを含む第１のメモリセルと、ＳＲＡＭセルのみを含む第２のメモリセルとを千鳥状に配置する。さらに、本発明の実施の形態１に係る混載メモリ装置は、第１のメモリセル及び第２のメモリセルとの境界に位置する空き領域に、第１のメモリセルのＲＯＭセルを配置する。これにより、本発明の実施の形態１に係る混載メモリ装置は、ＳＲＡＭのみの場合のメモリセル領域の面積と同等のメモリセル領域の面積を維持しつつ、ＳＲＡＭの機能に加えＲＯＭの機能を実現できる。
【００４５】
まず、本発明の実施の形態１に係る混載メモリ装置１００の構成を説明する。
【００４６】
図１は、本発明の実施の形態１に係る混載メモリ装置１００の構成を示すブロック図である。
【００４７】
図１に示す混載メモリ装置１００は、ＳＲＡＭと、ＲＯＭ（ＭＲＯＭ：マスクロム）とを備える。具体的には、混載メモリ装置１００は、外部からの制御信号に応じて、選択的にＳＲＡＭ又はＲＯＭとして機能する。また、混載メモリ装置１００が備えるＳＲＡＭの容量と、ＲＯＭの容量とは等しく、ＳＲＡＭとＲＯＭとのアドレスは共通で用いられる。
【００４８】
また、混載メモリ装置１００には、外部からアドレス信号ＡＤＤ、クロック信号ＣＬＫ及びデータ信号ＤＩＮが入力される。この混載メモリ装置１００は、クロック信号ＣＬＫに基づくタイミングで、ＳＲＡＭへのデータの書き込み動作（以下、ＲＡＭ書き込み）、ＳＲＡＭからのデータの読み出し動作（以下、ＲＡＭ読み出し）、及びＲＯＭからのデータの読み出し動作（以下、ＲＯＭ読み出し）を行う。なお、ＲＡＭ書き込み、ＲＡＭ読み出し、及びＲＯＭ読み出しの切り替えは、外部から入力される制御信号（図示せず）により制御される。
【００４９】
具体的には、混載メモリ装置１００は、ＲＡＭ書き込み時には、アドレス信号ＡＤＤで指定されるアドレスのＳＲＡＭセルに、データ信号ＤＩＮを書き込む。また、混載メモリ装置１００は、ＲＡＭ読み出し時には、アドレス信号ＡＤＤで指定されるアドレスのＳＲＡＭセルに記憶されるデータを読み出し、読み出したデータを外部に出力する。また、混載メモリ装置１００は、ＲＯＭ読み出し時には、アドレス信号ＡＤＤで指定されるアドレスのＲＯＭに記憶されるデータを読み出し、読み出したデータを外部に出力する。
【００５０】
この混載メモリ装置１００は、複数の第１のメモリセル１１０Ａ〜１１０Ｄと、複数の第２のメモリセル１１１Ａ〜１１１Ｄと、複数のワードライン１４０と、複数のＲＡＭビットライン１４１Ａ及び１４１Ｂと、複数のＲＯＭビットライン１４２Ａ、１４２Ｂ及び１４２Ｃと、アドレスタイミング回路１５０と、データタイミング回路１５１と、ロウデコーダ１５２と、ＲＡＭカラムデコーダ１５３と、ＲＯＭカラムデコーダ１５４と、複数のＲＡＭカラムセレクタ１５５Ａ〜１５５Ｄと、複数のＲＯＭカラムセレクタ１５６Ａ及び１５６Ｂと、クロックタイミング回路１６０と、選択回路１６４と、ＲＡＭ書き込み回路１６５と、ＲＡＭ読み出し回路１６６と、ＲＯＭ読み出し回路１７０と、共通ＲＡＭビットライン１８１Ａ及び１８１Ｂと、共通ＲＯＭビットライン１８２Ａ〜１８２Ｃとを備える。
【００５１】
なお、複数の第１のメモリセル１１０Ａ〜１１０Ｄ、複数の第２のメモリセル１１１Ａ〜１１１Ｄ、ＲＡＭビットライン１４１Ａ及び１４１Ｂ、ＲＯＭビットライン１４２Ａ〜１４２Ｃ、複数のＲＡＭカラムセレクタ１５５Ａ〜１５５Ｄ、複数のＲＯＭカラムセレクタ１５６Ａ及び１５６Ｂ、共通ＲＡＭビットライン１８１Ａ及び１８１Ｂ、及び共通ＲＯＭビットライン１８２Ａ〜１８２Ｃを、それぞれを特に区別しない場合には、それぞれ第１のメモリセル１１０、第２のメモリセル１１１、ＲＡＭビットライン１４１、ＲＯＭビットライン１４２、ＲＡＭカラムセレクタ１５５、ＲＯＭカラムセレクタ１５６、共通ＲＡＭビットライン１８１、及び共通ＲＯＭビットライン１８２と記す。
【００５２】
また、ここでは、説明の簡略化のため、２行×４列の第１のメモリセル１１０及び第２のメモリセル１１１のみを記しているが、第１のメモリセル１１０及び第２のメモリセル１１１の数は、これに限定されるものではない。同様に、図１では、１ビットのデータを書き込み及び読み出す構成を示すが、複数ビットのデータを同時に書き込み及び読み出す構成としてもよい。
【００５３】
第１のメモリセル１１０及び第２のメモリセル１１１は、行列状に配置される。また、第１のメモリセルは１１０、ＳＲＡＭセルとＲＯＭセルとを含み、第２のメモリセル１１１は、ＳＲＡＭセルのみを含む。
【００５４】
また、第１のメモリセル１１０と第２のメモリセル１１１とは、千鳥状に配置される。つまり、複数の第１のメモリセル１１０と複数の第２のメモリセル１１１とは、行方向に交互に配置され、かつ列方向に交互に配置される。言い換えると、列方向及び行方向において、第１のメモリセル１１０に隣接する全てのメモリセルは、第２のメモリセル１１１であり、第２のメモリセルに１１１に隣接する全てのメモリセルは、第１のメモリセル１１０である。
【００５５】
複数のワードライン１４０は、行毎に設けられ、対応する行に配置された第１のメモリセル１１０及び第２のメモリセル１１１を選択するために用いられる。
【００５６】
複数のＲＡＭビットライン１４１Ａ及び１４１Ｂは、列毎に設けられ、対応する列に配置されたＳＲＡＭセルからのデータの読み出し、及びＳＲＡＭセルへのデータ書き込みを行うために用いられる。
【００５７】
複数のＲＯＭビットライン１４２Ａ〜１４２Ｃとは、列毎に設けられ、対応する列に配置されたＲＯＭセルからのデータの読み出しを行うために用いられる。
【００５８】
以下、第１のメモリセル１１０及び第２のメモリセル１１１の詳細な構成を説明する。
【００５９】
図２は、第１のメモリセル１１０の構成を示す回路図である。図２に示す第１のメモリセル１１０は、ＳＲＡＭセル１２０と、ＲＯＭセル１３０とを含む。
【００６０】
ＳＲＡＭセル１２０は、１ビットのデータを保持し、保持するデータを書き換え可能な記憶部である。このＳＲＡＭセル１２０は、トランジスタＴ１〜Ｔ６を備える。ここで、トランジスタＴ１、Ｔ３、Ｔ５及びＴ６は、Ｎ型ＭＯＳトランジスタであり、トランジスタＴ２及びＴ４はＰ型ＭＯＳトランジスタである。
【００６１】
トランジスタＴ１は、ゲートがノードＮ１に接続され、ドレインがノードＮ２に接続され、ソースがＧＮＤ（接地電位）に接続される。トランジスタＴ２は、ゲートがノードＮ１に接続され、ドレインがノードＮ２に接続され、ソースがＶＤＤ（電源電位）に接続される。つまり、トランジスタＴ１とトランジスタＴ２とは、入力端がノードＮ２に接続され、出力端がノードＮ１に接続されるＣＭＯＳインバータを構成する。
【００６２】
トランジスタＴ３は、ゲートがノードＮ２に接続され、ドレインがノードＮ１に接続され、ソースがＧＮＤに接続される。トランジスタＴ４は、ゲートがノードＮ２に接続され、ドレインがノードＮ１に接続され、ソースがＶＤＤ（電源電位）に接続される。つまり、トランジスタＴ３とトランジスタＴ４とは、入力端がノードＮ１に接続され、出力端がノードＮ２に接続されるＣＭＯＳインバータを構成する。
【００６３】
トランジスタＴ５は、ゲートがワードライン１４０に接続され、ソース及びドレインの一方がノードＮ１に接続され、ソース及びドレインの他方がＲＡＭビットライン１４１Ａに接続される。
【００６４】
トランジスタＴ６は、ゲートがワードライン１４０に接続され、ソース及びドレインの一方がノードＮ２に接続され、ソース及びドレインの他方がＲＡＭビットライン１４１Ｂに接続される。
【００６５】
ＲＯＭセル１３０は、３ビットのデータを格納し、読み出し専用（書き換え不可）の記憶部である。ＲＯＭセル１３０は、トランジスタＴ７と、コンタクト部１３１とを含む。
【００６６】
トランジスタＴ７は、Ｎ型ＭＯＳトランジスタであり、ゲートがワードライン１４０に接続され、ソースがＧＮＤに接続され、ドレインがコンタクト部１３１に接続される。
【００６７】
コンタクト部１３１は、ＲＯＭセル１３０が格納するデータに応じて、コンタクト１４３Ａ〜１４３Ｃのうち１個のコンタクトを含む、又はコンタクト１４３Ａ〜１４３Ｃの全てを含まない。なお、コンタクト１４３Ａ〜１４３Ｃと特に区別しない場合にはコンタクト１４３と記す。また、コンタクト１４３の有無は、製造段階で決定される。
【００６８】
コンタクト１４３Ａ〜１４３Ｃは、それぞれ、トランジスタＴ７のドレインと、ＲＯＭビットライン１４２Ａ〜１４２Ｃとを接続する。
【００６９】
このように、ＲＯＭセル１３０は、トランジスタＴ７のドレインと各ＲＯＭビットライン１４２とを接続するコンタクト１４３を有するか否かに応じて定まるデータを各ＲＯＭビットライン１４２に出力することにより、複数のＲＯＭビットライン１４２を介して複数ビットのデータを出力する。
【００７０】
図３は、第２のメモリセル１１１の構成を示す回路図である。図３に示す第２のメモリセル１１１は、ＳＲＡＭセル１２０のみを含み、ＲＯＭセル１３０を含まない。なお、ＳＲＡＭセル１２０の構成は、図２と同様であり説明は省略する。
【００７１】
再び図１を用いて説明を行う。
【００７２】
アドレスタイミング回路１５０は、アドレス信号ＡＤＤを、クロック信号ＣＬＫに基づきラッチする。つまり、アドレスタイミング回路１５０は、アドレス信号ＡＤＤを、クロック信号ＣＬＫの変化のタイミングで取り込み、取り込んだデータを保持する。データタイミング回路１５１は、データ信号ＤＩＮを、クロック信号ＣＬＫに基づきラッチする。
【００７３】
クロックタイミング回路１６０は、クロック信号ＣＬＫの変化のタイミングに基づき、ワードライン１４０を活性化（アクティブに）させるタイミングを示すパルス信号を生成する。また、クロックタイミング回路１６０は、動作モード（ＲＡＭ書き込み、ＲＡＭ読み出し及びＲＯＭ読み出し）に応じて、それぞれ異なる時間、ワードライン１４０を活性化させるパルス信号を生成する。
【００７４】
具体的には、クロックタイミング回路１６０は、ＲＡＭ書き込み時に用いられるパルス信号を生成するＲＡＭ書き込みパルス生成回路１６１と、ＲＡＭ書き込み時に用いられるパルス信号を生成するＲＡＭ読み出しパルス生成回路１６２と、ＲＯＭ読み出し時に用いられるパルス信号を生成するＲＯＭ読み出しパルス生成回路１６３とを含む。
【００７５】
選択回路１６４は、ＲＡＭ書き込み時にはＲＡＭ書き込みパルス生成回路１６１により生成されたパルス信号を選択し、ＲＡＭ書き込み時にはＲＡＭ読み出しパルス生成回路１６２により生成されたパルス信号を選択し、ＲＯＭ読み出し時にはＲＯＭ読み出しパルス生成回路１６３により生成されたパルス信号を選択する。また、選択回路１６４は、選択したパルス信号をロウデコーダ１５２に出力する。
【００７６】
ロウデコーダ１５２は、アドレスタイミング回路１５０に保持されるアドレス信号ＡＤＤのうち上位の複数ビットをデコードすることにより、複数のワードライン１４０のうち一つを選択する。さらに、ロウデコーダ１５２は、選択回路１６４により出力されるパルス信号のタイミングで、選択したワードライン１４０を活性化する。
【００７７】
図４は、各動作モードにおけるワードライン１４０、ＲＡＭビットライン１４１及びＲＯＭビットライン１４２の状態を示す図である。図４に示すように、各動作モードにおいて、ワードライン１４０は、それぞれ異なる期間、活性化される。
【００７８】
ここで、ワードライン１４０は、第１のメモリセル１１０のＳＲＡＭセル１２０とＲＯＭセル１３０とで共通に用いられる。よって、ＲＯＭ読み出し時に、ＳＲＡＭセル１２０も同時に活性化される。同様に、ＲＡＭ読み出し時、及びＲＡＭ書き込み時に、ＲＯＭセル１３０も同時に活性化される。これにより、各動作モードにおいて不要な消費電流が発生してしまう。
【００７９】
さらに、ＲＡＭ読み出しに必要なワードライン１４０が活性化される時間幅（以下、ワードライン幅）と、ＲＯＭ読み出しに必要なワードライン幅は一般的に異なる。なぜならＲＡＭビットライン１４１とＲＯＭビットライン１４２との負荷容量、及び、ＳＲＡＭセル１２０とＲＯＭセル１３０との駆動能力はそれぞれ異なる。この負荷容量及び駆動能力は、メモリセルの特性と、アレイ状に展開配置したメモリセルのレイアウトとに依存して決まる。さらに、このメモリセルの特性及びレイアウトは、半導体製造プロセスにおけるマスクレイアウト寸法のルール（以下、デザインルール）とトランジスタの特性との複合要因で決定される。
【００８０】
このように、ＲＡＭ読み出しに必要なワードライン幅と、ＲＯＭ読み出しに必要なワードライン幅とを、同一にすることは、極めて困難である。
【００８１】
よって、ＲＡＭ読み出し時と、ＲＯＭ読み出し時で、同一のワードライン幅を用いる場合、ＲＡＭ読み出しとＲＯＭ読み出しのワードライン幅のうち、長いほうのワードライン幅を用いる必要がある。例えば、図４に示すように、ＲＯＭ読み出しに必要なワードライン幅は、ＲＡＭ読み出しに必要なワードライン幅より長い。よって、ＲＡＭ読み出し時に、本来必要でない長いワードライン幅が用いられることにより、無駄な消費電流が生じることになる。
【００８２】
また、例えば、ＲＯＭセル１３０のトランジスタＴ７の駆動能力を増加させる、つまり、トランジスタＴ７のゲート幅を増加させることで、ＲＯＭ読み出しに必要なワードライン幅を短くできる。しかしながら、トランジスタＴ７のゲート幅を増加させることは、第１のメモリセル１１０のセルサイズを大きくすることに直結するため好ましくない（なお、第１のメモリセル１１０のレイアウトの詳細については後述する。）。
【００８３】
一方で、本発明の実施の形態１に係る混載メモリ装置１００は、クロックタイミング回路１６０で、各動作モードに応じた、ワードライン幅のパルス信号を生成する。これにより、混載メモリ装置１００は、各動作モードに必要な最小限のワードライン幅を用いることができるので、低消費化を実現できる。
【００８４】
また、図４において、ＲＡＭ書き込み時のワードライン幅が、ＲＡＭ読み出し時のワードライン幅より短い。これは、書き込み時には、ＲＡＭ書き込み回路１６５が備える駆動能力の高い駆動バッファによって書き込み動作が行われるので、ＲＡＭビットライン１４１のチャージ及びディスチャージの時間が少なくてすむためである。
【００８５】
複数のＲＡＭカラムセレクタ１５５は、列毎に設けられ、対応する列のＲＡＭビットライン１４１Ａ及び１４１Ｂの組と、共通ＲＡＭビットライン１８１Ａ及び１８１Ｂとを接続、又は非接続にするスイッチである。
【００８６】
ＲＡＭカラムデコーダ１５３は、アドレスタイミング回路１５０に保持されるアドレス信号ＡＤＤのうち下位の複数ビットをデコードすることにより、複数のＲＡＭカラムセレクタ１５５のうちいずれか一つを接続状態にし、他の全てを非接続状態にする。言い換えると、ＲＡＭカラムデコーダ１５３は、ＲＡＭビットライン１４１Ａ及び１４１Ｂの組のうち、アドレス信号ＡＤＤに対応した組を選択し、選択したＲＡＭビットライン１４１Ａ及び１４１Ｂの組を、共通ＲＡＭビットライン１８１Ａ及び１８１Ｂに接続する。
【００８７】
また、ＲＡＭカラムデコーダ１５３は、ＲＯＭ読み出し時には、全てのＲＡＭカラムセレクタ１５５を非接続状態にする。
【００８８】
ＲＡＭ書き込み回路１６５は、ＲＡＭ書き込み時に、データタイミング回路１５１に保持されるデータ信号ＤＩＮに応じた信号を、共通ＲＡＭビットライン１８１に出力する。
【００８９】
ＲＡＭ読み出し回路１６６は、ＲＡＭ読み出し時に、共通ＲＡＭビットライン１８１の信号を増幅する。
【００９０】
また、ＲＯＭビットライン１４２Ａ〜１４２Ｃのそれぞれは、２列毎に短絡されている。つまり、ある列のＲＯＭビットライン１４２は、両隣の列のうち一方の列のＲＯＭビットライン１４２と接続される。
【００９１】
複数のＲＯＭカラムセレクタ１５６は、２列毎に一つ設けられる。このＲＯＭカラムセレクタ１５６は、対応する２列分のＲＯＭビットライン１４２と、共通ＲＯＭビットライン１８２とを接続、又は非接続にするスイッチである。
【００９２】
ＲＯＭカラムデコーダ１５４は、アドレスタイミング回路１５０に保持されるアドレス信号ＡＤＤのうち下位の複数ビット（厳密には、最下位ビットを除く下位の複数ビット）をデコードすることにより、複数のＲＯＭカラムセレクタ１５６のうちいずれか一つを接続状態にし、他の全てを非接続状態にする。言い換えると、ＲＯＭカラムデコーダ１５４は、ＲＯＭビットライン１４２Ａ〜１４２Ｃの組のうち、アドレス信号ＡＤＤに対応した組を選択し、選択したＲＯＭビットライン１４２Ａ〜１４２Ｃの組を、共通ＲＯＭビットライン１８２Ａ〜１８２Ｃに接続する。
【００９３】
また、ＲＯＭカラムデコーダ１５４は、ＲＡＭ読み出し時及びＲＡＭ書き込み時には、全てのＲＯＭカラムセレクタ１５６を非接続状態にする。
【００９４】
このように、混載メモリ装置１００は、ＲＯＭ動作時（ＲＯＭ読み出し時）には、ＲＡＭビットライン１４１を選択しない。これにより、ＲＯＭ動作時に、ＲＡＭビットライン１４１がプリチャージ及びディスチャージされることによる不要な消費電流の発生を防止できる。
【００９５】
同様に、混載メモリ装置１００は、ＲＡＭ動作時（ＲＡＭ読み出し時及びＲＡＭ書き込み時）には、ＲＯＭビットライン１４２を選択しない。これにより、ＲＡＭ動作時に、ＲＯＭビットライン１４２がプリチャージ及びディスチャージされることによる不要な消費電流の発生を防止できる。
【００９６】
ＲＯＭ読み出し回路１７０は、三つのセンスアンプ１７１Ａ〜１７１Ｃと、エンコード回路１７２とを備える。
【００９７】
センスアンプ１７１Ａ〜１７１Ｃは、それぞれ共通ＲＯＭビットライン１８２Ａ〜１８２Ｃの信号を増幅する。
【００９８】
エンコード回路１７２は、センスアンプ１７１Ａ〜１７１Ｃにより増幅された３ビットのデータを、最下位アドレスＮＡ０を用いて、１ビットにエンコードする。ここで、最下位アドレスＮＡ０は、アドレスタイミング回路１５０に保持されるアドレス信号ＡＤＤの最下位ビットの信号の論理を反転した信号である。
【００９９】
図５は、エンコード回路１７２の構成を示す回路図である。図６は、エンコード回路１７２の入力と出力との関係を示す真理値表である。
【０１００】
図５に示すエンコード回路１７２の入力端子ＩＮ１〜ＩＮ３には、それぞれセンスアンプ１７１Ａ〜１７１Ｃにより増幅された信号が入力される。つまり、入力端子ＩＮ１〜ＩＮ３に入力される信号は、それぞれＲＯＭビットライン１４２Ａ〜１４２Ｃの信号に対応する。
【０１０１】
また、図６に示すように、エンコード回路１７２は、ＲＯＭビットライン１４２Ａ〜１４２Ｃの信号と最下位アドレスＮＡ０とに応じた信号を出力端子ＯＵＴに出力する。
【０１０２】
次に、混載メモリ装置１００の動作を説明する。
【０１０３】
以下、ＲＡＭ書き込み動作を説明する。
【０１０４】
まず、アドレスタイミング回路１５０及びデータタイミング回路１５１は、クロック信号ＣＬＫの変化のタイミングで、それぞれ、アドレス信号ＡＤＤ及びデータ信号ＤＩＮをラッチする。
【０１０５】
次に、ＲＡＭカラムデコーダ１５３は、アドレスタイミング回路１５０に保持されるアドレス信号ＡＤＤのうち下位の複数ビットに基づき、複数のＲＡＭカラムセレクタ１５５のうちいずれか一つを接続状態する。
【０１０６】
次に、ＲＡＭ書き込み回路１６５は、データタイミング回路１５１に保持されるデータ信号ＤＩＮに応じた信号に、共通ＲＡＭビットライン１８１Ａ及び１８１Ｂを駆動する。これにより、ＲＡＭカラムデコーダ１５３により選択された列のＲＡＭビットライン１４１Ａ及び１４１Ｂがデータ信号に対応した電圧に駆動される。
【０１０７】
次に、ロウデコーダ１５２は、アドレスタイミング回路１５０に保持されるアドレス信号ＡＤＤのうち上位の複数ビットに基づき、ワードライン１４０を選択し、選択したワードライン１４０をＲＡＭ書き込みパルス生成回路１６１により生成されたパルス信号に基づくタイミングで駆動する。
【０１０８】
以上により、アドレス信号ＡＤＤで指定されるアドレスのＳＲＡＭセル１２０に、データ信号ＤＩＮが書き込まれる。
【０１０９】
次に、ＲＡＭ読み出し動作を説明する。
【０１１０】
まず、アドレスタイミング回路１５０は、クロック信号ＣＬＫの変化のタイミングで、アドレス信号ＡＤＤをラッチする。
【０１１１】
次に、ＲＡＭカラムデコーダ１５３は、アドレスタイミング回路１５０に保持されるアドレス信号ＡＤＤのうち下位の複数ビットに基づき、複数のＲＡＭカラムセレクタ１５５のうちいずれか一つを接続状態する。
【０１１２】
次に、ＲＡＭ読み出し回路１６６は、共通ＲＡＭビットライン１８１Ａ及び１８１Ｂと、ＲＡＭカラムデコーダ１５３により選択された列のＲＡＭビットライン１４１Ａ及び１４１Ｂとをプリチャージする。ここで、プリチャージとは、信号線をＶＤＤ等の高電位にチャージすることである。
【０１１３】
次に、ロウデコーダ１５２は、アドレスタイミング回路１５０に保持されるアドレス信号ＡＤＤのうち上位の複数ビットに基づき、ワードライン１４０を選択し、選択したワードライン１４０をＲＡＭ読み出しパルス生成回路１６２により生成されたパルス信号に基づくタイミングで駆動する。
【０１１４】
これにより、駆動されたワードライン１４０に接続されたＳＲＡＭセル１２０に保持されるデータに応じて、ＲＡＭビットライン１４１Ａ及び１４１Ｂのうち一方が、ディスチャージされる。これにより、当該ＲＡＭビットライン１４１Ａ及び１４１Ｂに接続される共通ＲＡＭビットライン１８１Ａ及び１８２Ｂの電位が変動する。ここで、ディスチャージとは、プリチャージされた信号線の電荷を引き抜くことにより、当該信号線の電位を低電位に下げることである。
【０１１５】
これによりＲＡＭ読み出し回路１６６は、共通ＲＡＭビットライン１８１Ａ及び１８２Ｂの電位の変動を増幅することにより、選択されたＳＲＡＭセル１２０に保持されるデータに対応する読み出しデータを出力する。ここで、ＲＡＭ読み出し回路１６６により増幅された読み出しデータは、出力回路（図示せず）を介して、混載メモリ装置１００の外部に出力される。
【０１１６】
以上により、アドレス信号ＡＤＤで指定されるアドレスのＳＲＡＭセル１２０に保持されるデータが出力される。
【０１１７】
次に、ＲＯＭ読み出し動作を説明する。
【０１１８】
まず、アドレスタイミング回路１５０は、クロック信号ＣＬＫの変化のタイミングで、アドレス信号ＡＤＤをラッチする。
【０１１９】
次に、ＲＯＭカラムデコーダ１５４は、アドレスタイミング回路１５０に保持されるアドレス信号ＡＤＤのうち最下位アドレスを除く下位の複数ビットに基づき、複数のＲＯＭカラムセレクタ１５６のうちいずれか一つを接続状態する。これにより、選択されたＲＯＭカラムセレクタ１５６に接続される二つの列のＲＯＭビットライン１４２が、共通ＲＯＭビットライン１８２に接続される。
【０１２０】
次に、ＲＯＭ読み出し回路１７０は、共通ＲＯＭビットライン１８２と、ＲＯＭカラムデコーダ１５４により選択された二つの列のＲＯＭビットライン１４２とをＶＤＤにプリチャージする。
【０１２１】
次に、ロウデコーダ１５２は、アドレスタイミング回路１５０に保持されるアドレス信号ＡＤＤのうち上位の複数ビットに基づき、ワードライン１４０を選択し、選択したワードライン１４０をＲＯＭ読み出しパルス生成回路１６３により生成されたパルス信号に基づくタイミングで駆動する。
【０１２２】
これにより、駆動されたワードライン１４０に接続されたＲＯＭセル１３０に設定されるデータに応じて、ＲＯＭビットライン１４２の電位が変動する。これにより、当該ＲＯＭビットライン１４２に接続される共通ＲＯＭビットライン１８２の電位が変動する。
【０１２３】
次に、センスアンプ１７１Ａ〜１７１Ｃは、共通ＲＯＭビットライン１８２Ａ〜１８２Ｃの電位の変動を増幅する。
【０１２４】
ここで、ＲＯＭセル１３０は、コンタクト部１３１がコンタクト１４３Ａ〜１４３Ｃを備えるか否かに応じて定まるデータを出力する。具体的には、ＲＯＭセル１３０は、コンタクト１４３Ａ〜１４３Ｃのうち一つのコンタクトのみを有する、又は、コンタクト１４３Ａ〜１４３Ｃのいずれも有さないことにより定まる４パターンの３ビットのデータをＲＯＭビットライン１４２に出力する。
【０１２５】
一つ目のパターンは、コンタクト部１３１が、コンタクト１４３Ａ〜１４３Ｃのいずれも備えない場合である。この場合、プリチャージされたＲＯＭビットライン１４２Ａ〜１４２Ｃはディスチャージされない。これにより、センスアンプ１７１Ａ〜１７１Ｃは、「１、１、１」のデータを出力する。
【０１２６】
二つ目のパターンは、コンタクト部１３１が、コンタクト１４３Ａのみを備える場合である。この場合、プリチャージされたＲＯＭビットライン１４２Ａ〜１４２Ｃのうち、ＲＯＭビットライン１４２Ａのみがディスチャージされ、ＲＯＭビットライン１４２Ｂ及び１４２Ｃはディスチャージされない。これにより、センスアンプ１７１Ａ〜１７１Ｃは、「１、１、０」のデータを出力する。
【０１２７】
三つ目のパターンは、コンタクト部１３１が、コンタクト１４３Ｂのみを備える場合である。この場合、ＲＯＭビットライン１４２Ｂのみがディスチャージされ、ＲＯＭビットライン１４２Ａ及び１４２Ｃはディスチャージされない。これにより、センスアンプ１７１Ａ〜１７１Ｃは、「１、０、１」のデータを出力する。
【０１２８】
四つ目のパターンは、コンタクト部１３１が、コンタクト１４３Ｃのみを備える場合である。この場合、ＲＯＭビットライン１４２Ｃのみがディスチャージされ、ＲＯＭビットライン１４２Ａ及び１４２Ｂはディスチャージされない。これにより、センスアンプ１７１Ａ〜１７１Ｃは、「０、１、１」のデータを出力する。
【０１２９】
ここで、コンタクト部１３１は、コンタクト１４３Ａ〜１４３Ｃのうち、０又は１個のみを備える。これにより、トランジスタＴ７がディスチャージするＲＯＭビットライン１４２は、最大で一つになる。一方、コンタクト部１３１が３個のコンタクトを備える場合、トランジスタＴ７は、三つのビットＲＯＭビットライン１４２をディスチャージする必要があり、トランジスタＴ７に対する負荷容量は、コンタクトが１個のみの場合に比べ、約３倍に増加する。
【０１３０】
つまり、コンタクト部１３１が備えるコンタクト１４３を最大で一つとすることにより、ＲＯＭ読み出し時に必要となるワードライン幅を短くできる。よって、混載メモリ装置１００は、ＲＯＭ読み出しの速度を向上できる。
【０１３１】
一方、センスアンプ１７１Ａ〜１７１Ｃにより増幅された３ビットの信号は、エンコード回路１７２に入力される。エンコード回路１７２は、入力された３ビットの信号を、最下位アドレスＮＡ０を用いて、１ビットの読み出し信号に変換する。
【０１３２】
例えば、第１のメモリセル１１０Ａのコンタクト部１３１がコンタクト１４３Ａのみを備え、第１のメモリセル１１０Ａのアドレスが選択されており、最下位アドレスＮＡ０が「１」であるとする。この場合、第１のメモリセル１１０ＡのＲＯＭセル１３０に格納されるデータ「１、１、０」がセンスアンプ１７１Ａ〜１７１Ｃにより出力される。このとき、最下位アドレスＮＡ０が「１」なので、図６に示すようにエンコード回路１７２は、読み出しデータとして「０」を出力する。
【０１３３】
一方、第１のメモリセル１１０Ａの隣の列に配置されている第２のメモリセル１１１Ｂが選択されており、最下位アドレスＮＡ０が「０」であるとする。この場合も、第２のメモリセル１１１Ｂが配置される列に対応するＲＯＭカラムセレクタ１５６Ａが、第１のメモリセル１１０Ａが選択されている場合と同様に選択されているので、第１のメモリセル１１０ＡのＲＯＭセル１３０に格納されるデータ「１、１、０」がセンスアンプ１７１Ａ〜１７１Ｃにより出力される。このとき、最下位アドレスＮＡ０が「０」なので、図６に示すようにエンコード回路１７２は、読み出しデータとして「１」を出力する。
【０１３４】
このように、混載メモリ装置１００は、二つのアドレスに対して、一つのＲＯＭセル１３０を備える構成であるが、各ＲＯＭセル１３０に２ビットのデータに相当する４パターンのデータが格納される。さらに、２列分のＲＯＭビットライン１４２に対して、一つのＲＯＭカラムセレクタ１５６が形成されており、エンコード回路１７２において最下位アドレスＮＡ０を用いて、デコードを行うことで、混載メモリ装置１００は、見かけ上、各アドレスに１ビットのデータが格納されているように機能できる。
【０１３５】
また、隣接する列において、ＲＯＭビットライン１４２を接続することにより、全ての列毎にＲＯＭカラムセレクタ１５６を設ける場合に比べ、ＲＯＭカラムセレクタ１５６の数を半分にできる。これにより、混載メモリ装置１００の面積を削減できる。
【０１３６】
一方、エンコード回路１７２により出力された読み出しデータは、出力回路（図示せず）を介して、混載メモリ装置１００の外部に出力される。なお、ＳＲＡＭの読み出しデータとＲＯＭの読み出しデータとは、同一の出力回路を介して、同一出力端子から外部に出力されてもよいし、それぞれ専用の出力端子から外部に出力されてもよい。
【０１３７】
以上により、アドレス信号ＡＤＤで指定されるアドレスのＲＯＭセル１３０に保持されるデータが出力される。
【０１３８】
次に、混載メモリ装置１００の第１のメモリセル１１０及び第２のメモリセル１１１のレイアウト配置を説明する。
【０１３９】
図７〜図１３Ｄは、第１のメモリセル１１０及び第２のメモリセル１１１が配置されるメモリセル領域のレイアウトを示す図である。図７は、メモリセル領域のポリシリコン層までのレイアウトを示す図である。
【０１４０】
図７に示すように、第１のメモリセル１１０では、列方向に（例えば、第１のメモリセル１１０Ａでは上から）、トランジスタＴ２及びＴ４、トランジスタＴ１及びＴ３、トランジスタＴ５、Ｔ６及びＴ７の順に素子が配置される。また、第２のメモリセル１１１では、列方向に（例えば、第２のメモリセル１１１Ｂでは上から）、トランジスタＴ２及びＴ４、トランジスタＴ１及びＴ３、トランジスタＴ５及びＴ６の順に素子が配置される。
【０１４１】
また、隣接する行において、第１のメモリセル１１０及び第２のメモリセル１１１は、列方向にミラー（線対称）に配置される。
【０１４２】
つまり、第１のメモリセル１１０及び第２のメモリセルの列方向の一方の端部を第１端部とし、他方を第２端部とすると、第１のメモリセル１１０及び第２のメモリセルは、列方向に隣接する第２のメモリセル１１１又は第１のメモリセル１１０と、第１端部がそれぞれ対向する、又は前記第２端部がそれぞれ対向するように配置される。
【０１４３】
また、各行に配置される第１のメモリセル１１０及び第２のメモリセル１１１は、列方向において同方向を向いて配置される。例えば、第１のメモリセル１１０Ａを含む行では上端部が第１端部であり、かつ下端部が第２端部であり、当該行と列方向に隣接する第２のメモリセル１１１Ａを含む行では、下端部が第１端部であり、かつ上端部が第２端部である。また、上端部が第１端部となる行と、下端部が第１端部となる行とは交互に配置される。
【０１４４】
また、全ての第１のメモリセル１１０及び第２のメモリセル１１１は、行方向において同方向を向いて配置される。なお、第１のメモリセル１１０及び第２のメモリセル１１１は、行方向において異なる方向を向いて配置されてもよい。例えば、１列毎、又は複数列毎に、第１のメモリセル１１０及び第２のメモリセル１１１の行方向の向きを反転させてもよい。
【０１４５】
また、一つのインバータを形成するトランジスタＴ１とＴ２とのゲートは、共通のポリシリコン線３０１で形成される。同様に一つのインバータを形成するトランジスタＴ３とＴ４とのゲートは共通のポリシリコン線３０２で形成される。また、ポリシリコン線３０１及び３０２は、列方向に沿って配置される。また、ポリシリコン線３０１及び３０２は、それぞれ図２のノードＮ１及びノードＮ２に対応する。
【０１４６】
また、トランジスタＴ１のソース（ＧＮＤ）は、隣接するトランジスタＴ３のソースと共通の拡散領域３０３で形成され、トランジスタＴ２のソース（ＶＤＤ）は、隣接するトランジスタＴ４のソースと共通の拡散領域３１３で形成される。具体的には、拡散領域３０３は、第１のメモリセル１１０ＡのトランジスタＴ１と、第１のメモリセル１１０Ａと行方向に隣接する第２のメモリセル１１１ＢのトランジスタＴ３との共通のソース領域である。また、拡散領域３１３は、第１のメモリセル１１０ＡのトランジスタＴ２と、第１のメモリセル１１０Ａと行方向に隣接する第２のメモリセル１１１ＢのトランジスタＴ４との共通のソース領域である。
【０１４７】
また、拡散領域３０３及び３１３は、隣接する第１のメモリセル１１０と第２のメモリセル１１１との行方向に位置する境界上に配置される。
【０１４８】
拡散領域３１４は、トランジスタＴ２のドレインであり、ノードＮ２に対応する。拡散領域３１５は、トランジスタＴ４のドレインであり、ノードＮ１に対応する。
【０１４９】
拡散領域３０４は、トランジスタＴ１のドレイン、かつトランジスタＴ６のドレイン及びソースの一方であり、ノードＮ２に対応する。拡散領域３０５は、トランジスタＴ３のドレイン、かつトランジスタＴ５のドレイン及びソースの一方であり、ノードＮ１に対応する。
【０１５０】
また、トランジスタＴ１、Ｔ２、Ｔ３及びＴ４は、それぞれ、ドレイン、ゲート、ソースが行方向に沿って並んで配置される。
【０１５１】
また、各行に配置されるトランジスタＴ１及びＴ３は行方向に並んで配置され、トランジスタＴ２及びＴ４は行方向に並んで配置される。つまり、トランジスタＴ１及びＴ２で構成されるインバータと、トランジスタＴ３及びＴ４で構成される第２のインバータとは、行方向に並んで配置される。具体的には、拡散領域３０３、３０４及び３０５は、行方向に並んで配置される。同様に、拡散領域３１３、３１４及び３１５は、行方向に並んで配置される。
【０１５２】
各行に配置されるトランジスタＴ５、Ｔ６及びＴ７は、行方向に並んで配置される。
【０１５３】
具体的には、トランジスタＴ５、Ｔ６及びＴ７のゲートは、共通のポリシリコン線であるワードライン１４０Ａで形成される。またワードライン１４０Ａは、行方向に沿って配置される。
【０１５４】
拡散領域３０８は、トランジスタＴ６のドレイン及びソースの他方であり、ＲＡＭビットライン１４１Ｂに接続される。拡散領域３１０は、トランジスタＴ５のドレイン及びソースの他方であり、ＲＡＭビットライン１４１Ａに接続される。拡散領域３０８及び３１０は、列方向に隣接する第１のメモリセル１１０及び第２のメモリセル１１１の境界に配置され、当該第１のメモリセル１１０及び第２のメモリセル１１１で共通に用いられる。
【０１５５】
拡散領域３１２は、トランジスタＴ７のドレインであり、コンタクト部１３１（ＲＯＭビットライン１４２）に接続される。拡散領域３１２は、列方向に隣接する第１のメモリセル１１０及び第２のメモリセル１１１の境界に配置される。言い換えると、拡散領域３１２は、第１のメモリセル１１０に隣接して配置される第２のメモリセル１１１の領域内に配置される。
【０１５６】
また、拡散領域３０８、３１０及び３１２は、列方向において、ワードライン１４０Ａと、隣接する第２のメモリセル１１１のワードライン１４０Ｂとの間に形成される。
【０１５７】
また、トランジスタＴ５、Ｔ６及びＴ７は、それぞれ、ドレイン、ゲート、ソースが列方向に沿って並んで配置される。
【０１５８】
また、拡散領域３０８、３１０及び３１２は、行方向に並んで配置される。
【０１５９】
また、ポリシリコン線３０１、３０２及び１４０Ａの幅は、デザインルールにおける最小寸法でレイアウトされる。
【０１６０】
また、拡散領域３０３〜３０５、３０８、３１０、３１２〜３１５はそれぞれ、当該拡散領域層と、第１金属配線層とを接続するコンタクトを備える。
【０１６１】
図８は、混載メモリ装置１００のメモリセル領域の第１金属配線層までのレイアウトを示す図である。
【０１６２】
図８に示す配線３６０、３６１、及び３６３〜３６９は、第１金属配線層を用いて形成される。
【０１６３】
配線３６０は、拡散領域３０４と３１４とポリシリコン線３０２とを接続する。配線３６１は、拡散領域３０５と３１５とを接続する。
【０１６４】
配線３６３〜３６９は、それぞれ、拡散領域３１３、３０３、ポリシリコン線３０１、拡散領域３０８、３１０、３１２に接続される。
【０１６５】
図９は、混載メモリ装置１００のメモリセル領域の第２金属配線層までのレイアウトを示す図である。
【０１６６】
図９に示す配線３７２、３７６〜３７８は、第２金属配線層を用いて形成される。また、ＶＩＡ３７０、３７１、３７３〜３７５は、第１金属配線層と第２金属配線層とを接続するビアコンタクトホールである。
【０１６７】
配線３７２は、ＶＩＡ３７０及び３７１を介して、配線３６１と配線３６５とを接続する。
【０１６８】
配線３７６〜３７８は、それぞれＶＩＡ３７３〜３７５を介して、配線３６８、３６７、３６９に接続される。
【０１６９】
図１０は、混載メモリ装置１００のメモリセル領域の第３金属配線層までのレイアウトを示す図である。
【０１７０】
図１０に示す配線３８５、ＲＡＭビットライン１４１Ａ及び１４１Ｂは、第３金属配線層を用いて形成される。また、ＶＩＡ３８０、３８１及び３８４は、第２金属配線層と第３金属配線層とを接続するビアコンタクトホールである。
【０１７１】
配線３８５は、ＶＩＡ３８４を介して、配線３７８に接続される。
【０１７２】
ＲＡＭビットライン１４１Ａ及び１４１Ｂは、それぞれＶＩＡ３８０及び３８１を介して、配線３７６及び配線３７７に接続される。また、ＲＡＭビットライン１４１Ａ及び１４１Ｂは、列方向に沿って配置される。
【０１７３】
図１１は、混載メモリ装置１００のメモリセル領域の第４金属配線層までのレイアウトを示す図である。
【０１７４】
図１１に示す配線３９１は、第４金属配線層を用いて形成される。また、ＶＩＡ３９０は、第３金属配線層と第４金属配線層とを接続するビアコンタクトホールである。
【０１７５】
配線３９１は、ＶＩＡ３９０を介して、配線３８５と接続される。
【０１７６】
図１２は、混載メモリ装置１００のメモリセル領域の第５金属配線層までのレイアウトを示す図である。
【０１７７】
図１２に示すＲＯＭビットライン１４２Ａ〜１４２Ｃは、第５金属配線層を用いて形成される。また、コンタクト１４３Ａ〜１４３Ｃは、第４金属配線層と第５金属配線層とを接続するビアコンタクトホールである。
【０１７８】
ＲＯＭビットライン１４２Ａ〜１４２Ｃは、それぞれコンタクト１４３Ａ〜１４３Ｃを介して、配線３９１と接続される。また、ＲＯＭビットライン１４２Ａ〜１４２Ｃは、列方向に沿って配置される。
【０１７９】
ここで、上述したように、ＲＯＭセル１３０は、コンタクト１４３Ａ〜１４３Ｃのいずれか一つが形成される、又は全てが形成されないことに応じたデータを出力する。
【０１８０】
図１３Ａは、コンタクト１４３Ａ〜１４３Ｃのいずれも形成されない場合の混載メモリ装置１００のメモリセル領域のレイアウトを示す図である。図１３Ｂ〜図１３Ｄは、それぞれ、コンタクト１４３Ａのみが形成される場合、コンタクト１４３Ｂのみが形成される場合、コンタクト１４３Ｃのみが形成される場合の混載メモリ装置１００のメモリセル領域のレイアウトを示す図である。
【０１８１】
以上の構成により、混載メモリ装置１００は、ＳＲＡＭのみを備えるメモリ装置と同等のメモリセル面積を実現できる。以下、この理由について説明する。
【０１８２】
図１４は、比較のための図であり、ＳＲＡＭのメモリセル領域のレイアウト配置を示す図である。
【０１８３】
図１４に示すように、ＳＲＡＭのメモリセル領域において、図７に示すワードライン１４０Ａ、１４０Ｂ、拡散領域３０８及び３１０で囲まれる領域３９５は、素子が配置されない空き領域となっている。図７に示すように、混載メモリ装置１００では、この領域３９５にＲＯＭセル１３０のトランジスタＴ７を配置している。これにより、混載メモリ装置１００は、ＳＲＡＭのみを備えるメモリ装置と同等のメモリセル面積を実現できる。
【０１８４】
具体的には、行方向（Ｘ方向）のメモリセルサイズは、拡散領域３０４及び３０５のコンタクトと拡散領域３０４及び３０５との最小オーバーラップ幅Ｘ１と、拡散領域３０３、３０４及び３０５のコンタクトの最小幅Ｘ２と、ポリシリコン線３０１及び３０２と拡散領域３０３、３０４及び３０５のコンタクトとの最小配置距離Ｘ３と、ポリシリコン線３０１及び３０２の最小幅Ｌとの総和によって決定される。なお、拡散領域３０３はトランジスタＴ１及びＴ３の共通ソース領域であるため、トランジスタＴ７のソース領域を兼ねたとしてもＸ方向の幅が増加することはない。よって、トランジスタＴ７を追加することにより、Ｘ方向のサイズは増加しない。
【０１８５】
同様に、列方向（Ｙ方向）のメモリセルサイズは、拡散領域３０５のコンタクトと拡散領域３０５との最小オーバーラップ幅Ｙ１と、拡散領域３０５及び３１０のコンタクトの最小幅Ｙ２と、拡散領域３０５に対するポリシリコン線３０２の最小突き出し距離Ｙ３と、ポリシリコン線３０２とワードライン１４０Ａとの最小距離Ｙ４、ワードライン１４０Ａの最小幅Ｙ５、ワードライン１４０Ａと拡散領域３１０のコンタクトとの最小配置距離Ｙ６との総和によって決定される。
【０１８６】
ここで、拡散領域３０８、３１０及び３１２のコンタクトは行方向に形成されているため、拡散領域３１２及び拡散領域３１２のコンタクトの有無によりＹ方向の長さが増加することはない。よって、トランジスタＴ７を追加することにより、Ｙ方向のサイズは増加しない。
【０１８７】
このように、混載メモリ装置１００は、ＳＲＡＭのみを備えるメモリ装置と同等のメモリセル面積を実現できる。なお、上記最小幅及び最小距離等は、デザインルールにおける最小幅及び最小距離等である。
【０１８８】
また、上述したように、混載メモリ装置１００では、第１のメモリセル１１０及び第２のメモリセル１１１が千鳥配置である。すなわち、二つのメモリセルに対して一つのＲＯＭセル１３０が配置される。このような千鳥配置を用いる理由を以下に説明する。
【０１８９】
例えば、図７に示す第２のメモリセル１１１Ａに第１のメモリセル１１０Ａと同様にトランジスタＴ７を形成することは可能である。しかしながら、この場合、拡散領域３１２は、第１のメモリセル１１０Ａと第２のメモリセル１１１Ａとで共通に用いられる。つまり、拡散領域３１２に接続されるコンタクト部１３１も第１のメモリセル１１０Ａと第２のメモリセル１１１Ａとで共通となる。よって、第１のメモリセル１１０Ａと第２のメモリセル１１１Ａとに個別にデータを設定することができない。
【０１９０】
なお、拡散領域３１２を、第１のメモリセル１１０Ａ及び第２のメモリセル１１１Ａで個別に設けることにより、全てのメモリセルにＲＯＭセル１３０を配置することができる。しかしながら、この場合、メモリセル領域の面積を増加させる必要がある。
【０１９１】
一方、混載メモリ装置１００では、千鳥配置を用いることで、各ＲＯＭセル１３０に対して個別にデータを設定できる。さらに、混載メモリ装置１００では、二つのメモリセルに対して一つのＲＯＭセル１３０を配置することにより、メモリセル領域の面積の増加を防止できる。
【０１９２】
また、本発明の実施の形態１に係る混載メモリ装置１００では、一つのＲＯＭセル１３０に対して３本のＲＯＭビットライン１４２を設ける。これにより、一つのＲＯＭセル１３０は、４パターン、つまり２ビットに対応するデータを格納できる。よって、二つのメモリセルに対して一つのＲＯＭセル１３０を配置した場合でも、ＳＲＡＭとＲＯＭの容量を同じにできる。
【０１９３】
さらに、本発明の実施の形態１に係る混載メモリ装置１００は、３本のＲＯＭビットライン１４２を設けることによるメモリセル領域の面積の増加を防止できる。
【０１９４】
ここで、ＲＯＭ単体のメモリ装置では、一つのメモリセルは一つのトランジスタで構成される。よって、一つのメモリセルに複数のビットラインを設けた場合、当該複数のビットラインの面積が、トランジスタ等の面積より大きくなる。つまり、ビットラインの数を増やすことにより、直接的にメモリセルの面積が増加してしまう。
【０１９５】
一方、ＳＲＡＭ及びＲＯＭの混載メモリでは、一つのメモリセルは６個又は７個のトランジスタで構成される。つまり、混載メモリの一つのメモリセルの面積は、ＲＯＭ単体のメモリ装置の一つのメモリセルの面積に比べて、格段に大きい。よって、図１２に示すように、３本のＲＯＭビットライン１４２を設けた場合でも、メモリセルの面積を増加させる必要がない。
【０１９６】
さらに、混載メモリ装置１００では、ＲＡＭビットライン１４１と、ＲＯＭビットライン１４２とを異なる金属配線層に形成する。これにより、複数のＲＯＭビットライン１４２を設けることによる、メモリセルの面積の増加を抑制できる。
【０１９７】
また、ＲＡＭビットライン１４１と、ＲＯＭビットライン１４２とを異なる金属配線層に形成することにより、ＲＡＭビットライン１４１と、ＲＯＭビットライン１４２とが相互に影響することにより生じる誤動作を防止できる。
【０１９８】
さらに、複数のＲＯＭビットライン１４２を設ける場合、隣接するＲＯＭビットライン１４２間の距離が近ければ近いほどＲＯＭビットライン１４２間で発生する不要な寄生容量が増大し、これにより誤読み出しが生じる。具体的には、あるＲＯＭビットライン１４２がディスチャージされた時、ディスチャージされたＲＯＭビットライン１４２に隣接するＲＯＭビットライン１４２は、寄生容量を介して当該ディスチャージの影響を受けることにより、プリチャージされた電位を保持できなくなる。これにより、当該隣接するＲＯＭビットライン１４２でディスチャージが誘発されることにより、当該隣接するＲＯＭビットライン１４２で誤読み出しが発生する。そこで、複数のＲＯＭビットライン１４２を、できるだけ離して配置することが好ましい。上述したように混載メモリでは、メモリセルの面積が大きいので、３本のＲＯＭビットライン１４２を設けた場合でも、十分な配線間隔を確保できる。
【０１９９】
このように、本発明の実施の形態１に係る混載メモリ装置１００は、３本のＲＯＭビットライン１４２を設けた場合でも、メモリセル領域の面積を増加させず、かつ、ＲＯＭビットライン１４２の寄生容量の増加を抑制できる。
【０２００】
以上のように、本発明の実施の形態１に係る混載メモリ装置１００は、ＳＲＡＭのみの場合のメモリセル領域の面積と同等のメモリセル領域の面積を維持しつつ、ＳＲＡＭの機能に加え、当該ＳＲＡＭと同容量のＲＯＭの機能を実現できる。
【０２０１】
以上、本発明の実施の形態１に係る混載メモリ装置１００について説明したが、本発明は、この実施の形態に限定されるものではない。
【０２０２】
例えば、上記説明において、コンタクト部１３１は、最大で一つのコンタクト１４３を備えるとしたが、二つ以上のコンタクト１４３を備えてもよい。この場合、ＲＯＭセル１３０からの読み出し速度は低下するものの、例えば、コンタクト部１３１が０〜３個のコンタクトを備えることで、８パターンつまり３ビットに対応するデータを一つのＲＯＭセル１３０に格納できる。つまり、混載メモリ装置１００のＲＯＭの容量を１．５倍にできる。
【０２０３】
また、上記説明では、ＲＯＭビットライン１４２は、三つとしたが、一つ、二つ、又は四つ以上であってもよい。ＲＯＭビットライン１４２の数を増加させることで、ＲＯＭの容量を増加させることができる。なお、面積の増加を考慮すると、ＲＯＭビットライン１４２の数は、一つのメモリセルの幅（行方向の長さ）内に配置できる数にすることが好ましい。
【０２０４】
また、上記説明では、二つのアドレス（メモリセル）に対して一つのＲＯＭセル１３０が配置される構成としたが、三つ以上のアドレスに対して一つのＲＯＭセル１３０を配置してもよい。
【０２０５】
また、上記説明では、第１のメモリセル１１０及び第２のメモリセル１１１は、千鳥配置であるとしたが、本発明はこれに限定されるものではない。
【０２０６】
例えば、行方向に第１のメモリセル１１０及び第２のメモリセル１１１を交互に配置し、列方向に第１のメモリセル１１０、第２のメモリセル１１１、第２のメモリセル１１１、第１のメモリセル１１０・・・の繰り返しとなるように、第１のメモリセル１１０及び第２のメモリセル１１１を配置してもよい。この場合も、千鳥配置の場合と同様の効果を得ることができる。
【０２０７】
また、メモリセル領域の面積の増加なしに、ＳＲＡＭとＲＯＭとを配置するためには、少なくとも、一つの第１のメモリセル１１０が少なくとも一つの第２のメモリセル１１１と隣接すればよい。これにより、図１４に示す領域３９５に、第１のメモリセル１１０のトランジスタＴ７を配置できる。言い換えると、第１のメモリセル１１０及び第２のメモリセル１１１を含むメモリセルが行列状に配置されればよい。
【０２０８】
例えば、第１のメモリセル１１０及び第２のメモリセル１１１は、列方向にストライプ状に交互に配置されてもよい。つまり、第１のメモリセル１１０のみを含む第１の行と、第２のメモリセル１１１のみを含む第２の行とが交互に配置されてもよい。また、列方向に第１の行、第２の行、第２の行、第１の行・・・の繰り返しとなるように、第１の行及び第２の行を配置してもよい。なお、このように第１のメモリセル１１０及び第２のメモリセル１１１を配置した場合には、図１に示すＲＯＭカラムセレクタ１５６を列毎に設ける必要がある。
【０２０９】
また、上記説明では、図７に示すように、拡散領域３１３及び３０３が、第１のメモリセル１１０及び第２のメモリセル１１１の行方向に位置する境界に位置するように、第１のメモリセル１１０及び第２のメモリセル１１１が分割されているが、拡散領域３１３及び３０３が、第１のメモリセル１１０及び第２のメモリセル１１１の行方向の中心なるように、第１のメモリセル１１０及び第２のメモリセル１１１が分割してもよい。
【０２１０】
また、上記説明では、アドレス信号ＡＤＤの上位ビットで行を選択し、下位ビットで列を選択するとしたが、本発明はこれに限定されるものではない。また、エンコード回路１７２が用いるアドレスもアドレス信号ＡＤＤの最下位アドレスに限定されるものでない。
【０２１１】
また、図７〜図１３Ｄに示すレイアウトは、一例であり、本発明の特徴及び効果を維持しながら、任意に変更してもよい。
【０２１２】
（実施の形態２）
本発明の実施の形態２に係る混載メモリ装置は、各メモリセルがＳＲＡＭセル１２０及びＲＯＭセル１３０を備える。
【０２１３】
図１５は、本発明の実施の形態２に係る混載メモリ装置１０１の構成を示す図である。なお、図１と同様の要素には、同一の符号を付しており、説明は省略し、相違点のみを説明する。
【０２１４】
図１５に示す混載メモリ装置１０１は、実施の形態１の混載メモリ装置１００に対して、全てのメモリセルが、第１のメモリセル１１０である点と、列毎にＲＯＭカラムセレクタ１５６を備える点とが異なる。
【０２１５】
以上の構成により、実施の形態２に係る混載メモリ装置１０１は、実施の形態１に係る混載メモリ装置１００に比べ、ＲＯＭの容量を２倍にできる。しかしながら、実施の形態２に係る混載メモリ装置１０１は、実施の形態１に係る混載メモリ装置１００に比べ、メモリセル領域の面積は増加する。
【０２１６】
なお、ＲＯＭセル１３０は、コンタクトの有無で出力するデータを決定するのではなく、拡散領域の有無で出力するデータを決定してもよい。
【０２１７】
以下、実施の形態２に係る混載メモリ装置１０１の変形例について説明する。
【０２１８】
図１６は、拡散領域の有無で出力データ決定する場合の、メモリ領域のレイアウト配置を示す図である。ＲＯＭセル１３０は、図１６に示す領域３２０に配置される拡散領域を備えるか否かに応じて定まるデータを出力する。言い換えると、ＲＯＭセル１３０は、トランジスタＴ７を備えるか否かに応じて定まるデータを出力する。
【０２１９】
なお、ＲＯＭセル１３０は、トランジスタＴ７のソースとＧＮＤと接続する拡散領域を有するか否かに応じて定まるデータを出力してもよい。具体的には、ＲＯＭセル１３０に「１」を格納させる場合には、領域３２０の拡散領域のうち、トランジスタＴ７のチャネル部分（ワードライン１４０Ａ下）から、拡散領域３０３のコンタクトに至る経路の一部の拡散領域を形成しないことにより、トランジスタＴ７のソースとＧＮＤとを非導通にする。また、ＲＯＭセル１３０に「０」を格納させる場合には、当該拡散領域を形成することにより、トランジスタＴ７のソースとＧＮＤとを導通させる。
【０２２０】
また、ＲＯＭセル１３０が拡散領域の有無で出力データ決定する場合、混載メモリ装置１０１は、実施の形態１に係る混載メモリ装置１００、つまり、ＳＲＡＭのみ場合と同じメモリセル領域の面積を実現できる。なぜなら、ＧＮＤに接続される拡散領域３０３のコンタクトから、二つのメモリセルで共通に用いられる拡散領域３１２（トランジスタＴ７のドレイン）に至る前の領域３２０で、ＲＯＭセル１３０が出力するデータを決定できるからである。
【０２２１】
なお、ＲＯＭセル１３０が拡散領域の有無で出力データ決定する場合、ＲＯＭセル１３０は４パターンのデータを出力することはできない。つまり、実施の形態１に係る混載メモリ装置１００は、実施の形態２に係る混載メモリ装置１０１に比べ、ＲＯＭセル１３０の多値化が可能であるという利点がある。
【０２２２】
（実施の形態３）
本発明の実施の形態３に係る混載メモリ装置は、各メモリセルがＳＲＡＭセル１２０及びＲＯＭセル１３０を備える。さらに、列方向に配置される二つのメモリセルに含まれる二つのＲＯＭセル１３０から一つのデータを出力させる。
【０２２３】
図１７は、本発明の実施の形態３に係る混載メモリ装置１０２の構成を示す図である。図１７に示す混載メモリ装置１０２は、実施の形態２に係る混載メモリ装置に対して、２列毎にワードライン１４０が短絡されている点が異なる。
【０２２４】
以上の構成により、本発明の実施の形態３に係る混載メモリ装置１０２は、ＲＯＭセル１３０のトランジスタＴ７が並列に接続されるので、ＲＯＭセル１３０の駆動能力を向上できる。これにより、混載メモリ装置１０２は、ＲＯＭ読み出し速度を向上できる。
【０２２５】
また、実施の形態１で述べたように、三つのＲＯＭビットライン１４２を用いることにより、並列接続された二つのＲＯＭセルに２ビットに対応するデータを格納できる。よって、ＲＯＭの容量は削減されない。
【０２２６】
（実施の形態４）
本発明の実施の形態４では、実施の形態１で説明した混載メモリ装置１００を備えるＦｌａｓｈマイコンについて説明する。
【０２２７】
まず、本発明の実施の形態４に係るＦｌａｓｈマイコンの構成を説明する。
【０２２８】
図１８は、本発明の実施の形態４に係るＦｌａｓｈマイコン５００の構成を示すブロック図である。
【０２２９】
図１８に示すＦｌａｓｈマイコン５００は、オンボードＦｌａｓｈシリアルライター６００に接続される。また、Ｆｌａｓｈマイコン５００は、混載メモリ装置１００と、Ｆｌａｓｈ内蔵メモリ５０１と、シリアルＩ／Ｆ５０３と、内部バス５０４と、ＣＰＵ５０５とを備える。
【０２３０】
オンボードＦｌａｓｈシリアルライター６００は、Ｆｌａｓｈマイコン５００に命令を出することにより、Ｆｌａｓｈ内蔵メモリ５０１に格納されるデータを書き換える。
【０２３１】
Ｆｌａｓｈ内蔵メモリ５０１は、不揮発性のフラッシュメモリである。
【０２３２】
シリアルＩ／Ｆ５０３は、オンボードＦｌａｓｈシリアルライター６００と、Ｆｌａｓｈマイコン５００とのデータの受け渡しを行う。
【０２３３】
内部バス５０４は、混載メモリ装置１００と、Ｆｌａｓｈ内蔵メモリ５０１と、シリアルＩ／Ｆ５０３と、ＣＰＵ５０５とに接続され、混載メモリ装置１００と、Ｆｌａｓｈ内蔵メモリ５０１と、シリアルＩ／Ｆ５０３と、ＣＰＵ５０５との間のデータの受け渡しに用いられる。
【０２３４】
混載メモリ装置１００は、上述した実施の形態１に係る混載メモリ装置である。混載メモリ装置１００のＲＯＭには、Ｆｌａｓｈローダプログラム５０７が格納される。Ｆｌａｓｈローダプログラム５０７は、Ｆｌａｓｈ内蔵メモリ５０１に、オンボードＦｌａｓｈシリアルライター６００から指示されたデータを書き込むためのプログラムである。
【０２３５】
ＣＰＵ５０５は、混載メモリ装置１００に格納されるＦｌａｓｈローダプログラム５０７を実行することにより、オンボードＦｌａｓｈシリアルライター６００から出力される書き換え用データをシリアルＩ／Ｆ５０３及び内部バス５０４を介して取得する。さらに、ＣＰＵは、Ｆｌａｓｈローダプログラム５０７を実行することにより、Ｆｌａｓｈ内蔵メモリ５０１に格納されるデータを、取得した書き換え用データに書き換える。
【０２３６】
一方で、従来のＦｌａｓｈマイコンでは、混載メモリ装置１００の代わりに、ＳＲＡＭが用いられていた。この場合、ＣＰＵ５０５は、ＳＲＡＭのブート領域にあるブートプログラムを実行することにより、オンボードＦｌａｓｈシリアルライター６００からＳＲＡＭにＦｌａｓｈローダプログラム５０７をダウンロードする。ＣＰＵ５０５は、ダウンロードしたＦｌａｓｈローダプログラム５０７を実行することにより、Ｆｌａｓｈ内蔵メモリ５０１のデータを書き換える。
【０２３７】
つまり、従来のＦｌａｓｈマイコンでは、ＲＯＭにＦｌａｓｈローダプログラム５０７が内蔵化されていないため、チップが変わるごとに毎回、内蔵ＲＡＭにＦｌａｓｈローダプログラム５０７をダウンロードし、ダウンロードしたＦｌａｓｈローダプログラム５０７を実行しなくてはならない。これにより、従来のＦｌａｓｈマイコンは、書き換え時間が遅くなる。また従来のＦｌａｓｈマイコンでは、本来他の目的に使用したいＳＲＡＭの領域を、Ｆｌａｓｈローダプログラム５０７を格納するために使用してしまうため、Ｆｌａｓｈローダプログラム５０７の格納を想定したうえで、大き目の容量サイズのＳＲＡＭを搭載する必要が発生する。これにより、従来のＦｌａｓｈマイコンではチップ面積が大きくなるという問題がある。
【０２３８】
本発明の実施の形態４に係るＦｌａｓｈマイコン５００では、混載メモリ装置１００のＲＯＭにＦｌａｓｈローダプログラム５０７を予め格納することにより、Ｆｌａｓｈローダプログラム５０７をオンボードＦｌａｓｈシリアルライター６００からダウンロードする必要がない。これにより、Ｆｌａｓｈマイコン５００は、書き換え時間を短縮できる。
【０２３９】
さらに、ＳＲＡＭにＦｌａｓｈローダプログラム５０７を格納する必要がないので、必要最小限の容量のＳＲＡＭを搭載すればよい。これにより、Ｆｌａｓｈマイコン５００は、チップサイズを縮小できる。例えば、従来においてＳＲＡＭの容量のうち約半分がＦｌａｓｈローダプログラム５０７の格納に用いられていた場合、本発明の実施の形態４に係るＦｌａｓｈマイコン５００では、搭載するＳＲＡＭ（混載メモリ装置１００）の容量を約半分にできる。
【０２４０】
さらに、混載メモリ装置１００は、上述したように、ＳＲＡＭ単体と同等の面積で実現できる。よって、従来においてＳＲＡＭの容量のうち約半分がＦｌａｓｈローダプログラム５０７の格納に用いられていた場合、本発明の実施の形態４に係るＦｌａｓｈマイコン５００では、新たにＲＯＭを搭載する必要がなく、かつ混載メモリ装置１００の面積を、従来のＳＲＡＭの面積に比べて、大幅に削減できる。つまり、本発明の実施の形態４に係るＦｌａｓｈマイコン５００は、チップサイズを大幅に縮小できる。
【０２４１】
なお、Ｆｌａｓｈマイコン５００は、混載メモリ装置１００の代わりに、実施の形態２及び３に係る混載メモリ装置１０１又は１０２を備えてもよい。
【０２４２】
また、ここでは、混載メモリ装置１００を、Ｆｌａｓｈマイコン５００に搭載した例を述べたが、本発明に係る混載メモリ装置１００、１０１及び１０２は、ＳＲＡＭ及びＲＯＭが用いられる各種のメモリ内蔵半導体装置に搭載できる。
【産業上の利用可能性】
【０２４３】
本発明は、ＳＲＡＭとＲＯＭとを混載した混載メモリ装置に適用でき、特に、ＳＲＡＭとＲＯＭとを用いるＦｌａｓｈマイコン等のメモリ内蔵半導体装置に適用できる。
【図面の簡単な説明】
【０２４４】
【図１】本発明の実施の形態１に係る混載メモリ装置の構成を示すブロック図である。
【図２】本発明の実施の形態１に係る第１のメモリセルの構成を示す回路図である。
【図３】本発明の実施の形態１に係る第２のメモリセルの構成を示す回路図である。
【図４】本発明の実施の形態１に係る各動作モードにおけるワードライン、ＲＡＭビットライン及びＲＯＭビットラインの状態を示す図である。
【図５】本発明の実施の形態１に係るエンコード回路の構成を示す回路図である。
【図６】本発明の実施の形態１に係るエンコード回路の入出力関係を示す真理値表である。
【図７】本発明の実施の形態１に係る混載メモリ装置のポリシリコン層までのレイアウト配置を示す図である。
【図８】本発明の実施の形態１に係る混載メモリ装置の第１金属配線層までのレイアウト配置を示す図である。
【図９】本発明の実施の形態１に係る混載メモリ装置の第２金属配線層までのレイアウト配置を示す図である。
【図１０】本発明の実施の形態１に係る混載メモリ装置の第３金属配線層までのレイアウト配置を示す図である。
【図１１】本発明の実施の形態１に係る混載メモリ装置の第４金属配線層までのレイアウト配置を示す図である。
【図１２】本発明の実施の形態１に係る混載メモリ装置の第５金属配線層までのレイアウト配置を示す図である。
【図１３Ａ】本発明の実施の形態１に係る混載メモリ装置の第５金属配線層までのレイアウト配置を示す図である。
【図１３Ｂ】本発明の実施の形態１に係る混載メモリ装置の第５金属配線層までのレイアウト配置を示す図である。
【図１３Ｃ】本発明の実施の形態１に係る混載メモリ装置の第５金属配線層までのレイアウト配置を示す図である。
【図１３Ｄ】本発明の実施の形態１に係る混載メモリ装置の第５金属配線層までのレイアウト配置を示す図である。
【図１４】ＳＲＡＭのレイアウト配置を示す図である。
【図１５】本発明の実施の形態２に係る混載メモリ装置の構成を示すブロック図である。
【図１６】本発明の実施の形態２の変形例における混載メモリ装置のレイアウト配置を示す図である。
【図１７】本発明の実施の形態３に係る混載メモリ装置の構成を示すブロック図である。
【図１８】本発明の実施の形態４に係るＦｌａｓｈマイコンの構成を示すブロック図である。
【図１９】従来の混載メモリ装置の構成を示すブロック図である。
【図２０】従来の混載メモリ装置のメモリセルの構成を示す回路図である。
【符号の説明】
【０２４５】
１００、１０１、１０２、９００  混載メモリ装置
１１０、１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ、１１０Ｅ、１１０Ｆ、１１０Ｇ、１１０Ｈ  第１のメモリセル
１１１、１１１Ａ、１１１Ｂ、１１１Ｃ、１１１Ｄ  第２のメモリセル
１２０  ＳＲＡＭセル
１３０、９３０  ＲＯＭセル
１３１  コンタクト部
１４０、１４０Ａ、１４０Ｂ  ワードライン
１４１、１４１Ａ、１４１Ｂ  ＲＡＭビットライン
１４２、１４２Ａ、１４２Ｂ、１４２Ｃ、９４２  ＲＯＭビットライン
１４３、１４３Ａ、１４３Ｂ、１４３Ｃ、９３１  コンタクト
１５０  アドレスタイミング回路
１５１  データタイミング回路
１５２  ロウデコーダ
１５３  ＲＡＭカラムデコーダ
１５４  ＲＯＭカラムデコーダ
１５５、１５５Ａ、１５５Ｂ、１５５Ｃ、１５５Ｄ  ＲＡＭカラムセレクタ
１５６、１５６Ａ、１５６Ｂ、１５６Ｃ、１５６Ｄ  ＲＯＭカラムセレクタ
１６０  クロックタイミング回路
１６１  ＲＡＭ書き込みパルス生成回路
１６２  ＲＡＭ読み出しパルス生成回路
１６３  ＲＯＭ読み出しパルス生成回路
１６４  選択回路
１６５  ＲＡＭ書き込み回路
１６６  ＲＡＭ読み出し回路
１７０  ＲＯＭ読み出し回路
１７１、１７１Ａ、１７１Ｂ、１７１Ｃ  センスアンプ
１７２  エンコード回路
１８１、１８１Ａ、１８１Ｂ  共通ＲＡＭビットライン
１８２、１８２Ａ、１８２Ｂ、１８２Ｃ  共通ＲＯＭビットライン
３０１、３０２  ポリシリコン線
３０３、３０４、３０５、３０８、３１０、３１２、３１３、３１４、３１５  拡散領域
３２０  領域
３６０、３６１、３６３、３６４、３６５、３６６、３６７、３６８、３６９、３７２、３７６、３７７、３７８、３８５、３９１  配線
３７０、３７１、３７３、３７４、３７５、３８０、３８１、３８４、３９０  ＶＩＡ
３９５  領域
５００  Ｆｌａｓｈマイコン
５０１  Ｆｌａｓｈ内蔵メモリ
５０３  シリアルＩ／Ｆ
５０４  内部バス
５０５  ＣＰＵ
５０７  Ｆｌａｓｈローダプログラム
６００  オンボードＦｌａｓｈシリアルライター
９１０  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
2010010369.tif 000016
【図１３Ｃ】
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【図１３Ｄ】
2010010369.tif 000018
【図１４】
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【図１５】
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【図１６】
2010010369.tif 000021
【図１７】
2010010369.tif 000022
【図１８】
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【図１９】
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【図２０】
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