(57)【要約】【課題】大電流を安定して継続的に流すことができる電界効果トランジスタを提供する。【解決手段】電界効果トランジスタ１０は、III族窒化物半導体から成る半導体活性層１３の表面領域に形成されたソース１８ｓ及びドレイン１８ｄと、半導体活性層１３上にゲート酸化膜１４を介して形成されたゲート電極１５と、ゲート電極１５とドレイン１８ｄの間の半導体活性層１３上に形成されたパッシべーション膜２０とを備える。電界効果トランジスタ１０では、パッシベーション膜２０を構成する二酸化シリコンの膜質が、ゲート酸化膜１４を構成する二酸化シリコンの膜質よりも密度が粗である。【選択図】図１
2010239063.tif 000002
【特許請求の範囲】
【請求項１】
III族窒化物半導体から成る半導体活性層の表面領域に形成されたソース及びドレインと、前記半導体活性層上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極と前記ドレインの間の前記半導体活性層上に形成されたパッシべーション膜とを備える電界効果トランジスタにおいて、
前記パッシベーション膜を構成する二酸化シリコンの膜質が、前記ゲート酸化膜を構成する二酸化シリコンの膜質よりも密度が粗であることを特徴とする電界効果トランジスタ。
【請求項２】
前記パッシベーション膜及びゲート酸化膜をそれぞれ、２０℃において、ＮＨ４Ｆの濃度が２２％のバッファードフッ酸でエッチングしたときのエッチングレートが、３−５ｎｍ／ｓ及び１．５−３ｎｍ／ｓである、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記III族窒化物半導体がＧａＮである、請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
前記半導体活性層がリセス溝を備え、前記ゲート電極が前記リセス溝内表面に形成されたゲート酸化膜を介して形成されている、請求項１〜３の何れか一に記載の電界効果トランジスタ。
【請求項５】
前記半導体活性層が、ＧａＮからなる電子走行層とＡｌＧａＮからなる電子供給層によって構成されるヘテロ接合界面を有する、請求項１〜４の何れか一に記載の電界効果トランジスタ。
【請求項６】
前記ゲート電極と前記ドレインとの間の前記半導体活性層内に電界緩和層を更に備え、
前記パッシベーション膜が前記電界緩和層上に形成されている、請求項１〜４の何れか一に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタに関し、更に詳しくは、III族窒化物半導体を用いた電界効果トランジスタに関する。
【背景技術】
【０００２】
III族窒化物を用いた電界効果型トランジスタとしては、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴやＧａＮ系ＭＯＳＦＥＴが知られている。特に、ＡｌＧａＮ／ＧａＮ系ＨＥＭＴは、広く研究されているが、従来は、しきい値電圧が＋１Ｖ程度と低いものであった（例えば、非特許文献１）。
【０００３】
ＧａＮ系ＭＯＳＦＥＴに関しては、移動度が１６７ｃｍ２／Ｖｓと高いデバイスや、耐電圧が１０００Ｖに近いデバイス等が報告されている（例えば、非特許文献２）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】M.Kuraguchi et al.,“Normally-off GaN-MISFET with well-controlled threshold voltage,”International Workshop on Nitride Semiconductors 2006 (IWN2006), Oct. 22-27, 2006, Kyoto, Japan, WeED1-4.
【非特許文献２】Huang W, Khan T, Chow T P: Enhancement-Mode n-Channel GaN MOFETs on p and n- GaN/Sapphire substrates. In: 18th International Symposiuｍ on Power Semiconductor Devices and ICs (ISPSD) 2006 (Italy), 10-1.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者らは、上記ＧａＮ系ＭＯＳＦＥＴを、自動車や家電用電源回路等のパワーデバイスに適用することを検討した。ゲート−ドレイン間にパッシベーション膜を設けない場合では、通電時にオン抵抗の増加が顕著に起こる。この場合、その後、大電流を継続的に流すことが困難になる。
【０００６】
さらに、パッシベーション膜（ＳｉＯ２）を形成したＭＯＳＦＥＴを製作したところ、この場合でも、継続的な通電によりオン抵抗の増加が発生した。オン抵抗の増加は、パッシベーション膜を形成しない場合と比較して緩やかなものの、デバイスの安定動作のためには、このオン抵抗の増加を更に抑制することが求められる。
【０００７】
本発明は、大電流を安定して継続的に流すことができる電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、III族窒化物半導体から成る半導体活性層の表面領域に形成されたソース及びドレインと、前記半導体活性層上にゲート酸化膜を介して形成されたゲート電極と、前記ゲート電極と前記ドレインの間の前記半導体活性層上に形成されたパッシべーション膜とを備える電界効果トランジスタにおいて、
前記パッシベーション膜を構成する二酸化シリコンの膜質が、前記ゲート酸化膜を構成する二酸化シリコンの膜質よりも密度が粗であることを特徴とする電界効果トランジスタを提供する。
【発明の効果】
【０００９】
本発明の電界効果トランジスタでは、継続的な通電により発生するオン抵抗の増加を抑制することで、大電流を安定して継続的に流すことができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係る電界効果トランジスタの構成を示す断面図。
【図２】図１に示す電界効果トランジスタの変形例の構成を示す断面図。
【図３】パッシベーション膜の有無及びエッチングレートとオン抵抗の増加率との関係を示すグラフ。
【図４】パッシベーション膜のエッチングレートに対応する耐電圧試験結果を示すグラフ。
【図５】本発明の第２の実施形態に係る電界効果トランジスタの構成を示す断面図。
【図６】本発明の第３の実施形態に係る電界効果トランジスタの構成を示す断面図。
【発明を実施するための形態】
【００１１】
以下、図面を参照し、本発明の例示的な実施の形態について詳細に説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る電界効果トランジスタの構成を示す断面図である。電界効果トランジスタ１０は、例えば、サファイア基板（ｓａｐｐｈｉｒｅ）１１と、サファイア基板１１上に形成されたＡｌＮ／ＧａＮの複合層からなるバッファ層（ＢＬ）１２と、バッファ層１２上にIII族窒化物半導体を用いて形成されたｐ型の半導体活性層（ｐ−ＧａＮ）１３と、半導体活性層１３上にゲート酸化膜（ＳｉＯ２）１４を介して形成されたゲート電極１５と、ゲート電極１５に対応して形成され、ソース電極１６及びドレイン電極１７にそれぞれオーミック接触するｎ型のソースコンタクト層（ｎ＋−ＧａＮ）１８ｓ及びドレインコンタクト層（ｎ＋−ＧａＮ）１８ｄと、表面電界緩和層（ＲＥＳ：リサーフ層）１９とを備える。
【００１２】
ここで、半導体活性層１３におけるソースコンタクト層１８ｓとリサーフ層１９との間、すなわちゲート電極１５に対応する部分は、チャネル領域として動作する。
【００１３】
リサーフ層（ＲＥＳＵＲＦ:Reduced Surface Field）１９は、チャネル領域とドレインコンタクト層１８ｄとの間に形成され、ソース電極１６及びゲート電極１５とドレイン電極１７との間の電界を緩和することにより、電界効果トランジスタの耐電圧を改善する。リサーフ層１９は、ｐ−ＧａＮ層である半導体活性層１３に、ｎ型不純物、例えばＳｉをイオン注入法により注入して形成したｎ−−ＧａＮ層である。リサーフ層１９の不純物濃度は、ドレインコンタクト層１８ｄよりも低くなっている。
【００１４】
さらに、電界効果トランジスタ１０は、パッシベーション膜（ＳｉＯ２）２０を備える。パッシベーション膜２０は、ゲート電極１５とドレインコンタクト層１８ｄとの間の半導体活性層１３を覆うように、リサーフ層１９上に形成されている。なお、上記各構成を備えた電界効果トランジスタ１０は、ＲＥＳ−ＭＯＳＦＥＴと称される。
【００１５】
以下、第１の実施形態の電界効果トランジスタ１０の製造方法について説明する。まず、成長用基板としてのサファイア基板１１上に、ＧａＮバッファ層１２を１μｍ厚みに、ＭＯＣＶＤ法（有機金属気相成長法）によって成長させる。次に、ｐ−ＧａＮを２μｍ厚みに成長する。ｐ型ドーパントには、Ｍｇを用いて、Ｍｇ濃度を１×１０１７ｃｍ−３に制御する。
【００１６】
ここで、上記ＭＯＣＶＤ法に代えて、ＨＶＰＥ法（ハライド気相エピタキシ法）、ＭＢＥ法（分子線エピタキシー法）等を用いてもよい。また、上記成長用基板は、Ｓｉ、ＳｉＣ、ＺｎＯ、ＺｒＢ２等を用いてもよい。さらに、ｐ型ドーパントにはＢｅ、Ｚｎ、Ｃ等を用いてもよい。
【００１７】
［素子分離］
次に、半導体表面にフォトレジストを塗布し、フォトリソグラフィー工程を経て、フォトレジストに素子分離用のパターニングを施す。続いて、ドライエッチング装置（ＩＣＰ、ＲＩＥ等）を用いて、半導体層を２００ｎｍ深さでエッチングする。次に、フォトレジストをアセトンにより除去する。
【００１８】
［リサーフ層（ＲＥＳ）形成］
次に、ＳｉＯ２マスクを１０００ｎｍ程度の厚みに形成する。続いて、リサーフ形成用の開口パターンをフォトリソグラフィー工程で形成し、フッ酸系水溶液によって開口を行う。次いで、Ｓｉのイオン注入を行う。Ｓｉのトータルドーズ量は、１×１０１４ｃｍ−２とする。次に、ＳｉＯ２マスクをフッ酸系水溶液によって全面除去する。
【００１９】
［コンタクト層（ｎ＋−ＧａＮ）形成］
次に、ＳｉＯ２マスクを１０００ｎｍ程度の厚みに形成する。続いて、ソースコンタクト層及びドレインコンタクト層となるｎ＋−ＧａＮ層形成用の開口パターンをフォトリソグラフィー工程で形成し、フッ酸系水溶液によって開口を行う。次いで、Ｓｉのイオン注入を行う。Ｓｉのトータルドーズ量は、３×１０１５ｃｍ−２とする。次に、ＳｉＯ２マスクをフッ酸系水溶液によって全面除去する。
【００２０】
続いて、５００ｎｍ厚みのＳｉＯ２キャップ層を全面に堆積する。次に、ＲＴＡ（瞬時熱アニール）によって、１３００℃、３０秒間、窒素雰囲気中で活性化アニールを行う。次いで、ＳｉＯ２キャップ層をフッ酸系水溶液によって全面除去する。
【００２１】
［ゲート酸化膜（ＳｉＯ２）堆積］
次に、半導体層上にＰＥＣＶＤ法を用いて、６０ｎｍ厚みのＳｉＯ２膜を全面に堆積する。次いで、電気炉を用いて、９００℃、３０分間、窒素雰囲気中でアニール処理を施す。このアニール処理は、チャネル領域とゲート酸化膜との間の界面準位を低減するために行う。上記のように形成したゲート酸化膜１４は、２０℃において、ＮＨ４Ｆの濃度が２２％のバッファードフッ酸（ＢＨＦ）でエッチングしたときのエッチングレートが、１．５−３ｎｍ／ｓである。
【００２２】
［パッシベーション膜（ＳｉＯ２）形成］
次に、フォトリソグラフィー工程とＢＨＦ処理によって、ゲート−ドレイン間のＳｉＯ２膜を除去する。続いて、フォトリソグラフィー工程とＰＣＶＤによって、ゲート−ドレイン間にパッシベーション膜ＳｉＯ２を堆積する。この工程によって形成したパッシベーション膜２０は、２０℃において、ＮＨ４Ｆの濃度が２２％のバッファードフッ酸（ＢＨＦ）でエッチングしたときのエッチングレートが、３−５ｎｍ／ｓである。
【００２３】
ここで、パッシベーション膜２０のエッチングレートが、ゲート酸化膜１４のエッチングレートよりも大きいということは、パッシベーション膜２０を構成するＳｉＯ２の膜質が、ゲート酸化膜１４を構成するＳｉＯ２の膜質よりも密度が粗であることを意味する。
【００２４】
［ソース電極及びドレイン電極形成］
次に、ＳｉＯ２膜にソース電極及びドレイン電極用の開口をフォトリソグラフィー工程で形成する。続いて、絶縁膜の開口から露出するｐ型層上にＴｉ／Ａｌからなるソース電極１６及びドレイン電極１７を形成する。また、ソース電極１６及びドレイン電極１７は、ソースコンタクト層１８ｓ及びドレインコンタクト層１８ｄとのオーミック接触が実現可能であれば、Ｔｉ／Ａｌ以外の電極でもよい。
【００２５】
［ゲート電極形成］
続いて、ポリシリコン（ｐｏｌｙ−Ｓｉ）をＬＰＣＶＤやスパッタ法等により素子全面に堆積する。次に、ｐｏｌｙ−ＳｉをＰＯＣｌ３ガスが封入された熱拡散炉によって、９００℃、２０分間のドーピングを行う。次いで、ｐｏｌｙ−Ｓｉがソース電極１６、ドレイン電極１７の間に残るようにフォトリソグラフィー工程を施す。これにより、ゲート電極１５が形成される。ここで、ｐｏｌｙ−Ｓｉのドーピング方法は、Ｐ蒸着後の熱拡散法等でもよい。また、ゲート電極１５は、Ａｕ、Ｐｔ、Ｎｉ等でもよい。
【００２６】
以上の工程を経ることで、図１に示す電界効果トランジスタ１０を製造できる。
【００２７】
なお、ＲＥＳ−ＭＯＳＦＥＴとしては、上記電界効果トランジスタ１０に限られず、図２に示す構成を有する電界効果トランジスタ１０Ａであってもよい。図２の電界効果トランジスタ１０Ａは、成長用基板としてシリコン基板１１Ａを用いており、また、シリコン基板１１Ａ上にバッファ層を形成せずに、半導体活性層１３Ａを形成している点で、上記電界効果トランジスタ１０と異なる。
【００２８】
本発明者らは、ゲート酸化膜１４を、２０℃において、ＢＨＦ（２２％）でエッチングしたときのエッチングレートが上記した１．５−３ｎｍ／ｓであれば、半導体活性層１３のチャネル領域で低界面準位を得ること、また、パッシベーション膜２０を、ＢＨＦ（２２％）でエッチングしたときのエッチングレートが上記した３−５ｎｍ／ｓであれば、通電時にオン抵抗の増加を抑制できることを見出した。以下、図３及び図４を参照して、詳細に説明する。
【００２９】
図３は、パッシベーション膜２０の有無及びエッチングレートと、抵抗増加率との関係を示すグラフである。なお、横軸を通電時間（秒）とし、縦軸を通電時でのオン抵抗の増加率（a.u.）とした。まず、グラフＡは、パッシベーション膜２０を設けない場合を示しており、図示のように、短時間で抵抗増加率が３．８９程度まで急峻に上昇する。
【００３０】
グラフＢは、パッシベーション膜２０を設け、エッチングレートが２．７ｎｍ／ｓである場合を示しており、オン抵抗増加率がグラフＡに比べて小さく、例えば２００秒付近で、１．３１７程度となった。
【００３１】
グラフＣは、パッシベーション膜２０を設け、エッチングレートが４．２ｎｍ／ｓである場合を示しており、オン抵抗増加率がグラフＢに比べて更に小さく、例えば２００秒付近で、１．００４程度となった。
【００３２】
グラフＡ〜Ｃから、上記の条件でエッチングを行ったときのパッシベーション膜２０のエッチングレートが、少なくとも３．０ｎｍ／ｓ以上であれば、通電時でのオン抵抗の増加を抑制、即ち、経時抵抗変動を小さくできることが分かる。次に、図４を参照して、パッシベーション膜２０のエッチングレートの上限について説明する。
【００３３】
図４は、パッシベーション膜２０のエッチングレートに対応する耐電圧試験の結果を示すグラフである。なお、横軸を電界強度Ｅ（ＭＶ／ｃｍ）とし、縦軸を電流Ｉ（Ａ）とした。まず、実線で示すグラフは、パッシベーション膜２０のエッチングレートが２．２ｎｍ／ｓである場合を示しており、電界強度が８ＭＶ／ｃｍ程度となるまで、電流Ｉが緩やかに上昇し、それ以降、１．３０×１０−０６（Ａ）程度まで上昇した。
【００３４】
次に、点線で示すグラフは、パッシベーション膜２０のエッチングレートが３．４ｎｍ／ｓである場合を示しており、電界強度が８ＭＶ／ｃｍ程度となるまで、電流Ｉが緩やかに上昇し、それ以降、１．００×１０−０５（Ａ）程度まで上昇した。
【００３５】
更に、一点鎖線で示すグラフは、パッシベーション膜２０のエッチングレートが５．５ｎｍ／ｓである場合を示しており、電界強度が１．４ＭＶ／ｃｍ程度となる間に、電流Ｉが急峻に上昇して、９．９９×１０−０６（Ａ）程度となった。
【００３６】
図４に示すグラフから、パッシベーション膜２０のエッチングレートが５．５ｎｍ／ｓ以上であれば、耐電圧が小さくなることが分かる。つまり、パッシベーション膜２０のＢＨＦ（２２％）によるエッチングレートが３−５ｎｍ／ｓであれば、耐電圧を小さくすることなく、通電時にオン抵抗の増加を抑制できる。
【００３７】
以下、エッチングレートと通電時にオン抵抗の増加との関係についての考察を述べる。まず、アニールを施すことにより（即ち、エッチングレートを小さくすることにより）、伝導帯付近の界面準位が低下する。しかし、その一方で、ミッドギャップ付近の界面準位が上昇するものと考えられる。ここで、ＧａＮの伝導帯での底のエネルギー準位をＥｃで示し、また、価電子帯の頂上のエネルギー準位をＥｖで示すと、ミッドギャップとは、例えば、Ｅｃ−１ｅＶからＥｖ−１ｅＶの間である。なお、界面準位が存在すると、伝導帯にある電子が界面準位に捕獲される。このため、電流が減少し、オン抵抗が上昇する。
【００３８】
ミッドギャップ付近の界面準位は、電子を捕獲するための時間が長く、短時間では抵抗変動に影響を与えないものの、長時間ではオン抵抗の増加につながる。そのため、エッチングレートが小さい場合には、長時間の通電により、オン抵抗が増加したものと考えられる。
【００３９】
一方、エッチングレートを大きくしてしまうと、ミッドギャップ付近の界面準位が高く、長時間の通電によって、オン抵抗の増加が見られると考えられる。ここで、エッチングレートの上限については、図４に示したように、耐電圧が小さくなるという点も考慮して規定する。
【００４０】
次に、ゲート酸化膜１４のエッチングレートについて説明する。ゲート酸化膜１４のエッチングレートが１．５ｎｍ／ｓより小さいと、例えばピンホールが生じ易く、耐電圧が低下する場合がある。一方、ゲート酸化膜１４のエッチングレートが３ｎｍ／ｓより大きいと、低界面準位を得ることが困難となる。つまり、ゲート酸化膜１４のエッチングレートが１．５−３ｎｍ／ｓであれば、低界面準位を得て、チャネル移動度が高くなる。なお、本発明者らは、ゲート酸化膜のエッチングレートと界面準位との関係について、特願２００７−２４４２５０号で既に出願している。
【００４１】
本実施形態の電界効果トランジスタ１０，１０Ａでは、パッシベーション膜２０を構成するＳｉＯ２の膜質が、ゲート酸化膜１４を構成するＳｉＯ２の膜質よりも密度が粗であり、更に、ゲート酸化膜１４及びパッシベーション膜２０のエッチングレートがそれぞれ上記範囲内であるので、通電時にオン抵抗の増加を抑制し、大電流を安定して継続的に流すことができる。また、リサーフ層１９を有するので、耐電圧を大きくできる。その結果、電界効果トランジスタ１０，１０Ａは、自動車や家電用電源回路等のパワーデバイスに好適に用いることができる。
【００４２】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る電界効果トランジスタの構成を示す断面図である。電界効果トランジスタ１０Ｂは、例えば、シリコン基板（Ｓｉ）１１Ｂと、シリコン基板１１Ｂ上に形成されたバッファ層（ＢＬ）１２Ｂと、バッファ層１２Ｂ上にIII族窒化物半導体を用いて形成された半導体活性層（Ｐ−ＧａＮ）１３Ｂと、半導体活性層１３Ｂ上にゲート酸化膜（ＳｉＯ２）１４Ｂを介してリセス溝内に形成されたゲート電極１５Ｂと、ゲート電極１５Ｂに対応して形成され、ソース電極１６及びドレイン電極１７にそれぞれ接触するソース及びドレインとを備える。ここでは、半導体活性層１３Ｂが、アンドープＧａＮ成長層２１と、アンドープＧａＮ成長層２１上に形成されたアンドープＡｌＧａＮ成長層２２とからなり、ヘテロ接合界面を有している。なお、ヘテロ接合界面は、ＧａＮからなる電子走行層とＡｌＧａＮからなる電子供給層によって構成される。
【００４３】
さらに、電界効果トランジスタ１０Ｂは、パッシベーション膜（ＳｉＯ２）２０Ｂを備える。パッシベーション膜２０Ｂは、ゲート電極１５Ｂとドレイン電極１７との間で、アンドープＡｌＧａＮ成長層２２を覆うように形成されている。なお、上記各構成を備えた電界効果トランジスタ１０Ｂは、Ｈｙｂｒｉｄ  ＭＯＳＨＥＭＴと称される。
【００４４】
以下、第２の実施形態の電界効果トランジスタ１０Ｂの製造方法について説明する。まず、成長用基板としてのシリコン基板１１Ｂ上に、ＡｌＧａＮとＧａＮの積層構造を有するバッファ層１２Ｂを、ＭＯＣＶＤ法（有機金属気相成長法）によって成長させる。
【００４５】
次に、ｐ−ＧａＮを１．５μｍ厚みに成長する。ドーパントには、Ｍｇを用いて、Ｍｇ濃度を１×１０１７ｃｍ−３に制御する。続いて、アンドープＧａＮを１００ｎｍ厚みに成長し、更に、アンドープＡｌＧａＮ（Ａｌ＝２２％）を２０ｎｍ厚みに成長する。
【００４６】
ここで、上記ＭＯＣＶＤ法に代えて、ＨＶＰＥ法（ハライド気相エピタキシ法）、ＭＢＥ法（分子線エピタキシー法）等を用いてもよい。また、上記成長用基板としては、サファイア、ＳｉＣ、ＺｒＢ２等を用いてもよい。さらに、ドーパントにはＢｅ、Ｚｎ、Ｃ等を用いてもよい。
【００４７】
［素子分離］
次に、半導体表面にフォトレジストを塗布し、フォトリソグラフィー工程を経て、フォトレジストに素子分離用のパターニングを施す。次いで、ドライエッチング装置（ＩＣＰ、ＲＩＥ等）を用いて、半導体層を２００ｎｍ深さでエッチングする。続いて、フォトレジストをアセトンにより除去する。
【００４８】
［ゲートリセス］
次に、ＳｉＯ２マスクを３００ｎｍ程度の厚みに形成する。次いで、ゲートリセス用の開口パターンをフォトリソグラフィー工程で形成し、フッ酸系水溶液によって開口を行う。続いて、ドライエッチング装置を用いて、６０ｎｍ深さでエッチングを行う。次に、ＳｉＯ２マスクをフッ酸系水溶液によって全面除去する。
【００４９】
［ゲート酸化膜堆積］
次に、半導体層上にＰＥＣＶＤ法を用いて、６０ｎｍ厚みのＳｉＯ２を全面に堆積する。次に、電気炉を用いて、９００℃、３０分間、窒素雰囲気中でアニール処理を施す。このアニール処理は、チャネル領域の界面準位を低減するために行う。上記のように形成したゲート酸化膜（ＳｉＯ２）１４Ｂは、２０℃において、ＢＨＦ（２２％）でエッチングしたときのエッチングレートが、１．５−３ｎｍ／ｓである。
【００５０】
［パッシベーション膜形成］
次に、フォトリソグラフィー工程とＢＨＦ処理によって、ゲート−ドレイン間のＳｉＯ２を除去する。次に、フォトリソグラフィー工程とＰＣＶＤによって、ゲート−ドレイン間にパッシベーション膜（ＳｉＯ２）２０Ｂを堆積する。この工程によって形成したパッシベーション膜（ＳｉＯ２）２０Ｂは、２０℃において、ＢＨＦ（２２％）でエッチングしたときのエッチングレートが、３−５ｎｍ／ｓである。
【００５１】
［ソース電極及びドレイン電極形成］
次に、絶縁膜にソース電極及びドレイン電極用の開口をフォトリソグラフィー工程で形成する。続いて、絶縁膜の開口から露出するｐ型層上にＴｉ／Ａｌからなるソース電極１６及びドレイン電極１７を形成する。また、ソース電極１６及びドレイン電極１７は、オーミック接触が実現可能であれば、Ｔｉ／Ａｌ以外の電極でもよい。
【００５２】
［ゲート電極形成］
次に、ポリシリコン（ｐｏｌｙ−Ｓｉ）をＬＰＣＶＤやスパッタ法等により素子全面に堆積する。次いで、ｐｏｌｙ−ＳｉをＰＯＣｌ３ガスが封入された熱拡散炉によって、９００℃、２０分間のドーピングを行う。続いて、ｐｏｌｙ−Ｓｉがソース電極１６、ドレイン電極１７の間に残るようにフォトリソグラフィー工程を施す。これにより、ゲート電極１５Ｂが形成される。ここで、ｐｏｌｙ−Ｓｉのドーピング方法は、Ｐ蒸着後の熱拡散法等でもよい。また、ゲート電極１５Ｂは、Ａｕ、Ｐｔ、Ｎｉ等でもよい。
【００５３】
以上の工程を経ることで、図５に示す電界効果トランジスタ１０Ｂを製造できる。
【００５４】
本実施形態の電界効果トランジスタ１０Ｂでは、大電流を安定して継続的に流すことができ、更に、アンドープＧａＮ成長層２１及びアンドープＡｌＧａＮ成長層２２のヘテロ接合界面での２次元電子ガスをキャリアとすることで、高い移動度が得られる。
【００５５】
（第３の実施形態）
図６は、本発明の第３の実施形態に係る電界効果トランジスタの構成を示す断面図である。電界効果トランジスタ１０Ｃは、例えば、シリコン基板（Ｓｉ）１１Ｃと、シリコン基板１１Ｃ上に形成されたバッファ層（ＢＬ）１２Ｃと、バッファ層１２Ｃ上にIII族窒化物半導体を用いて形成された半導体活性層（ｐ−ＧａＮ）１３Ｃと、半導体活性層１３Ｃ上にゲート酸化膜（ＳｉＯ２）１４Ｃを介してリセス溝内に形成されたゲート電極１５Ｃと、ゲート電極１５Ｃに対応して形成され、ソース電極１６及びドレイン電極１７にそれぞれオーミック接触するｎ型のソースコンタクト層（ｎ＋−ＧａＮ）１８ｓ及びドレインコンタクト層（ｎ＋−ＧａＮ）１８ｄと、リサーフ層であるＳｉドープＧａＮ（ｎ−−ＧａＮ）層２３と、を備える。
【００５６】
さらに、電界効果トランジスタ１０Ｃは、パッシベーション膜（ＳｉＯ２）２０Ｃを備える。パッシベーション膜２０Ｃは、ゲート電極１５Ｃとドレインコンタクト層１８ｄとの間で、ＳｉドープＧａＮ（ｎ−−ＧａＮ）層２３を覆うように形成されている。上記各構成を備えた電界効果トランジスタ１０Ｃは、Ｅｐｉ−ＲＥＳ  ＭＯＳＦＥＴと称される。
【００５７】
以下、第３の実施形態の電界効果トランジスタ１０Ｃの製造方法について説明する。まず、成長用基板としてのシリコン基板１１Ｃ上に、ＡｌＧａＮとＧａＮの積層構造を有するバッファ層１２ＣをＭＯＣＶＤ法（有機金属気相成長法）によって成長させる。
【００５８】
次に、ｐ−ＧａＮを１．５μｍ成長する。ドーパントには、Ｍｇを用いて、Ｍｇ濃度を１×１０１７ｃｍ−３に制御する。次いで、ＳｉドープＧａＮを１００ｎｍ成長する。
【００５９】
ここで、上記ＭＯＣＶＤ法に代えて、ＨＶＰＥ法（ハライド気相エピタキシ法）、ＭＢＥ法（分子線エピタキシー法）等を用いてもよい。また、上記成長用基板は、サファイア、ＳｉＣ、ＺｒＢ２等を用いてもよい。さらに、ドーパントにはＢｅ、Ｚｎ、Ｃ等を用いてもよい。
【００６０】
［素子分離］
次に、半導体表面にフォトレジストを塗布し、フォトリソグラフィー工程を経て、フォトレジストに素子分離用のパターニングを施す。次いで、ドライエッチング装置（ＩＣＰ、ＲＩＥ等）を用いて、半導体層を２００ｎｍ深さでエッチングする。続いて、フォトレジストをアセトンにより除去する。
【００６１】
［コンタクト層（ｎ＋−ＧａＮ層）形成］
次に、ＳｉＯ２マスクを１０００ｎｍ程度の厚みに形成する。次いで、ｎ＋−ＧａＮ層形成用の開口パターンをフォトリソグラフィー工程で形成し、フッ酸系水溶液によって開口を行う。次に、Ｓｉのイオン注入を行う。Ｓｉのトータルドーズ量は３×１０１５ｃｍ−２とする。続いて、ＳｉＯ２マスクをフッ酸系水溶液によって全面除去する。
【００６２】
［ゲートリセス］
次に、ＳｉＯ２マスクを３００ｎｍ程度の厚みに形成する。次いで、ゲートリセス用の開口パターンをフォトリソグラフィー工程で形成し、フッ酸系水溶液によって開口を行う。続いて、ドライエッチング装置を用いて、６０ｎｍ深さでエッチングを行う。次に、ＳｉＯ２マスクをフッ酸系水溶液によって全面除去する。
【００６３】
［ゲート酸化膜堆積］
次に、半導体層上にＰＥＣＶＤ法を用いて、６０ｎｍ厚みのＳｉＯ２を全面に堆積する。次に、電気炉を用いて、９００℃、３０分間、窒素雰囲気中でアニール処理を施す。このアニール処理は、チャネル領域の界面準位を低減するために行う。上記のように形成したゲート酸化膜（ＳｉＯ２）１４Ｃは、２０℃において、ＢＨＦ（２２％）でエッチングしたときのエッチングレートが、１．５−３ｎｍ／ｓである。
【００６４】
［パッシベーション膜形成］
次に、フォトリソグラフィー工程とＢＨＦ処理によって、ゲート−ドレイン間のＳｉＯ２を除去する。次いで、フォトリソグラフィー工程とＰＣＶＤによって、ゲート−ドレイン間にパッシベーション膜（ＳｉＯ２）２０Ｃを堆積する。この工程によって形成されたパッシベーション膜２０Ｃは、２０℃において、ＢＨＦ（２２％）でエッチングしたときのエッチングレートが、３−５ｎｍ／ｓである。
【００６５】
［ソース電極及びドレイン電極形成］
次に、絶縁膜にソース電極及びドレイン電極用の開口をフォトリソグラフィー工程で形成する。次いで、絶縁膜の開口から露出するｐ型層上にＴｉ／Ａｌからなるソース電極１６及びドレイン電極１７を形成する。また、ソース電極１６及びドレイン電極１７は、オーミック接触が実現可能であれば、Ｔｉ／Ａｌ以外の電極でもよい。
【００６６】
［ゲート電極形成］
次に、ポリシリコン（ｐｏｌｙ−Ｓｉ）をＬＰＣＶＤやスパッタ法等により素子全面に堆積する。次いで、ｐｏｌｙ−ＳｉをＰＯＣｌ３ガスが封入された熱拡散炉によって、９００℃、２０分間のドーピングを行う。続いて、ｐｏｌｙ−Ｓｉがソース電極１６、ドレイン電極１７の間に残るようにフォトリソグラフィー工程を施す。これにより、ゲート電極１５Ｃが形成される。また、ｐｏｌｙ−Ｓｉのドーピング方法は、Ｐ蒸着後の熱拡散法等でもよい。さらに、ゲート電極１５Ｃは、Ａｕ、Ｐｔ、Ｎｉ等でもよい。
【００６７】
以上の工程を経ることで、図６に示す電界効果トランジスタ１０Ｃを製造できる。
【００６８】
本実施形態の電界効果トランジスタ１０Ｃでは、大電流を安定して継続的に流すことができ、更に、エピタキシャル成長でリサーフ層を形成するので、イオン注入法で形成する場合に比べて製造プロセスが容易となり、また、耐電圧を大きくできる。
【００６９】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の電界効果トランジスタは、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【符号の説明】
【００７０】
１０，１０Ａ〜１０Ｃ：電界効果トランジスタ
１１，１１Ａ〜１１Ｃ：基板
１２，１２Ｂ，１２Ｃ：バッファ層
１３，１３Ａ〜１３Ｃ：半導体活性層
１４，１４Ｂ，１４Ｃ：ゲート酸化膜
１５，１５Ｂ，１５Ｃ：ゲート電極
１６：ソース電極
１７：ドレイン電極
１８ｓ：ソースコンタクト層
１８ｄ：ドレインコンタクト層
１９，２３：リサーフ層（電界緩和層）
２０，２０Ｂ，２０Ｃ：パッシベーション膜
２１：アンドープＧａＮ成長層
２２：アンドープＡｌＧａＮ成長層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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