(57)【要約】【課題】半導体素子の電気的特性へ悪影響を及ぼすことを阻止する素子分離構造を備えた半導体装置とその製造方法を提供する。【解決手段】相対的に幅が狭い素子分離溝に残されるシリコン酸化膜９の膜厚が、相対的に幅が広い素子分離溝に残されるシリコン酸化膜９の膜厚よりも薄い。シリコン酸化膜９が薄くなった分、圧縮応力の比較的高いＨＤＰ−ＣＶＤ法によるシリコン酸化膜１０（上層）が、下層のシリコン酸化膜９の上により厚く積層されている。相対的に幅が狭い素子分離溝に最終的に形成される素子分離酸化膜の圧縮応力がより高められる。【選択図】図１０
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【特許請求の範囲】
【請求項１】
半導体基板における第１領域を挟み込むように、第１幅をもって前記半導体基板の表面から所定の深さにわたり形成された第１素子分離溝と、
半導体基板における第２領域を挟み込むように、前記第１幅よりも狭い第２幅をもって前記半導体基板の表面から所定の深さにわたり形成された第２素子分離溝と、
前記第１素子分離溝と前記第２素子分離溝を埋め込むように形成された素子分離絶縁膜と
を有し、
前記素子分離絶縁膜は、
所定の密度の第１絶縁膜と、
前記第１絶縁膜の密度よりも高い密度の第２絶縁膜と
を備え、
前記第１素子分離溝には、前記第１絶縁膜が埋め込まれ、
前記第２素子分離溝には、前記第１絶縁膜の上に前記第２絶縁膜が積層される態様で、前記第１絶縁膜および前記第２絶縁膜が埋め込まれた、半導体装置。
【請求項２】
半導体基板における第３領域を挟み込むように、前記第２幅よりも狭い第３幅をもって前記半導体基板の表面から所定の深さにわたり形成された第３素子分離溝を備え、
前記素子分離絶縁膜は前記第３素子分離溝を埋め込むように形成され、
前記第３素子分離溝には、前記第１絶縁膜の上に前記第２絶縁膜が積層される態様で、前記第１絶縁膜および前記第２絶縁膜が埋め込まれ、
前記第３素子分離溝に埋め込まれた前記第２絶縁膜は、前記第２素子分離溝に埋め込まれた前記第２絶縁膜よりも厚く形成された、請求項１記載の半導体装置。
【請求項３】
前記第２絶縁膜の所定のウェットエッチング液に対するウェットエッチングレートは、前記第１絶縁膜の前記ウェットエッチング液に対するウエットエッチングレートよりも低い、請求項１または２に記載の半導体装置。
【請求項４】
前記第２絶縁膜の所定の熱処理による膜の収縮率は、前記第１絶縁膜の前記熱処理による膜の収縮率よりも小さい、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第１絶縁膜は塗布膜またはＯ3-ＴＥＯＳによるシリコン酸化膜であり、前記第２絶縁膜は高密度プラズマ化学気相成長法によるシリコン酸化膜である、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記第１領域に形成された、第１ゲート電極を含む第１トランジスタと、
前記第２領域に形成された、第２ゲート電極を含む第２トランジスタと、
前記第３領域に形成された、第３ゲート電極を含む第３トランジスタと
を備えた、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
半導体基板の主表面上に素子分離溝を形成するためのマスク材を形成する工程と、
前記マスク材をマスクとして、前記半導体基板にエッチングを施すことにより、前記半導体基板における第１領域を挟み込むように、第１幅を有する所定の深さの第１素子分離溝を形成するとともに、半導体基板における第２領域を挟み込むように、前記第１幅よりも狭い第２幅を有する所定の深さの第２素子分離溝を形成する工程と、
前記第１素子分離溝および前記第２素子分離溝を埋め込むように、前記半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜にアニール処理を施す工程と、
前記第１素子分離溝および前記第２素子分離溝に位置する前記第１絶縁膜の部分を残す態様で、前記第１絶縁膜を前記マスク材の表面まで平坦化する工程と、
前記第１素子分離溝および前記第２素子分離溝のそれぞれに残された前記第１絶縁膜の部分にウェットエッチング処理を施すことにより、前記第１素子分離溝に残された前記第１絶縁膜の上面の位置を下げるとともに、前記第２素子分離溝に残された前記第１絶縁膜の上面の位置を、前記第１素子分離溝に残される前記第１絶縁膜の上面の位置よりも下げる工程と、
前記第１素子分離溝に残された前記第１絶縁膜の部分および前記第２素子分離溝に残された前記第１絶縁膜の部分を覆うように、前記半導体基板上に、アニールされた前記第１絶縁膜の密度よりも高い密度の第２絶縁膜を形成する工程と、
前記第１素子分離溝に位置する前記第２絶縁膜の部分を残さず、前記第２素子分離溝に位置する前記第２絶縁膜の部分を残す態様で、前記第２絶縁膜にエッチングを施すことにより、前記第２絶縁膜の高さを調整する工程と、
前記マスク材を除去する工程と
を備えた、半導体装置の製造方法。
【請求項８】
前記第１素子分離溝および前記第２素子分離溝を形成する工程は、前記半導体基板における第３領域を挟み込むように、前記第２幅よりも狭い第３幅を有する所定の深さの第３素子分離溝を形成する工程をさらに含み、
第１絶縁膜を形成する工程では、前記第１絶縁膜は前記第３素子分離溝を埋め込むように形成され、
前記第１絶縁膜を平坦化する工程では、前記第３素子分離溝に位置する前記第１絶縁膜の部分を残す態様で前記第１絶縁膜が平坦化され、
前記第１絶縁膜の上面の位置を下げる工程では、前記第３素子分離溝に残された前記第１絶縁膜の上面の位置が、前記第２素子分離溝に残される前記第１絶縁膜の上面の位置よりも下げられ、
前記第２絶縁膜の高さを調整する工程では、前記第３素子分離溝に残される前記第２絶縁膜の部分の膜厚が、前記第２素子分離溝に残される前記第２絶縁膜の部分の膜厚よりも厚くなるように調整される、請求項７記載の半導体装置の製造方法。
【請求項９】
前記第２絶縁膜の所定のウェットエッチング液に対するウェットエッチングレートは、前記第１絶縁膜の前記ウェットエッチング液に対するウエットエッチングレートよりも低い、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記第２絶縁膜の所定の熱処理による膜の収縮率は、前記第１絶縁膜の前記熱処理による膜の収縮率よりも小さい、請求項７〜９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記第１絶縁膜を形成する工程では、前記第１絶縁膜として、塗布膜またはＯ3-ＴＥＯＳによるシリコン酸化膜が形成され、
前記第２絶縁膜を形成する工程では、前記第２絶縁膜として、高密度プラズマ化学気相成長法によるシリコン酸化膜が形成される、請求項７〜１０にいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記第２絶縁膜の高さを調整する工程の後、
前記第１領域に第１ゲート電極を含む第１トランジスタを形成する工程と、
前記第２領域に第２ゲート電極を含む第２トランジスタを形成する工程と、
前記第３領域に第３ゲート電極を含む第３トランジスタを形成する工程と
を備えた、請求項７〜１１のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、素子分離溝の幅の異なる素子分離構造を備えた半導体装置と、その製造方法とに関するものである。
【背景技術】
【０００２】
半導体基板に形成される各素子を電気的に絶縁するために、半導体基板には素子分離のための素子分離溝(ＳＴＩ：Shallow Trench Isolation)が形成されて、この素子分離溝に酸化膜などの絶縁膜が埋め込まれる。この素子分離溝に絶縁膜を埋め込む工程では、パターンの微細化と高密度化に伴って、アスペクト比の高い素子分離溝にボイドを生じさせることなく絶縁膜を埋め込む技術が要求されている。
【０００３】
従来、素子分離溝に絶縁膜を埋め込む方法として、高密度プラズマ化学気相成長法（High Density Plasma Chemical Vapor Deposition、以下、「ＨＤＰ−ＣＶＤ法」と記す。）が用いられてきた。ところが、この方法では、ボイドやシームを発生させることなくアスペクト比の高い素子分離溝を絶縁膜で埋め込むことが困難になってきている。
【０００４】
このため、Ｏ3-ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を用いた準常圧化学気相成長法（Sub-Atmospheric Chemical Vapor Deposition、以下、「ＳＡ−ＣＶＤ法」と記す。）や、ポリシラザンを用いたスピンコーティング法(Spin On Dielectric、以下、「ＳＯＤ法」)等によって、アスペクト比の高い素子分離溝を埋め込む手法が用いられている。
【０００５】
また、アスペクト比の高い素子分離溝を、電気的な特性の劣化（分離耐圧の劣化等）を引き起こすことなく、そして、ボイドを発生させることなくシリコン酸化膜で埋め込む方法として、ＳＯＤ法とＨＤＰ−ＣＶＤ法とを組み合わせた手法が提案されている。
【０００６】
たとえば、特許文献１では、素子分離溝をＳＯＤ法によりポリシラザン膜にて埋め込んだ後、ポリシラザン膜にエッチバックを施し、そのポリシラザンの上にＨＤＰ−ＣＶＤ法によって酸化膜を形成することで素子分離溝を埋め込む手法が提案されている。また、特許文献２では、ＳＯＤ法によって素子分離溝に埋め込まれるポリシラザン膜のエッチバックをＯ2プラズマによって行う手法が提案されている。
【０００７】
特許文献３では、ＳＯＤ法によって素子分離溝に埋め込まれるポリシラザン膜のウェットエッチングレートが速いことに起因する素子分離溝の凹みをなくすために、素子分離溝に埋め込まれたポリシラザン膜の上に、エッチングレートの遅いＣＶＤ膜を形成する手法が提案されている。また、特許文献４では、ポリシラザンを用いたＳＯＤ法によって、シリコンリッチな酸化膜を素子分離溝の底の部分を埋め込み、その上にＨＤＰ−ＣＶＤ法によって酸化膜を形成することで素子分離溝を埋め込む手法が提案されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−０３１６５０号公報
【特許文献２】特開２０００−１８３１５０号公報
【特許文献３】特開２０００−１１４３６２号公報
【特許文献４】特開２００７−１４２３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の半導体装置では、次のような問題点があった。Ｏ3-ＴＥＯＳを用いたＳＡ−ＣＶＤ法、あるいは、ＳＯＤ法によって形成された酸化膜は、ＨＤＰ−ＣＶＤ法によって形成された酸化膜と比較して、ウェットエッチングレートが速い。このため、素子分離溝を埋め込む酸化膜を緻密化してウェットエッチングレートを下げるために、一般的に、酸化膜にアニール処理が施されている。ＳＡ−ＣＶＤ法やＳＯＤ法を用いて形成された酸化膜は、アニールを施したときの膜厚の収縮率が、ＨＤＰ−ＣＶＤ法を用いて形成された酸化膜にアニール処理を施したときの収縮率よりも大きい。
【００１０】
膜厚の収縮率が比較的大きい酸化膜の場合には、アニール処理によって酸化膜が緻密化される度合い（程度）が、素子分離溝の幅に応じて変化し、幅のより狭い素子分離溝に埋め込まれた酸化膜ほど緻密化されにくくなる。このため、素子分離溝の幅が狭くなるにしたがって、その素子分離溝に埋め込まれた酸化膜のアニール後のウェットエッチングレートが速くなり、素子分離溝に埋め込まれた酸化膜が最終的に素子分離酸化膜として形成された時点で、その素子分離酸化膜の半導体基板表面からの高さが、素子分離溝の幅によって異なってしまう。
【００１１】
素子分離酸化膜の高さが素子分離溝の幅に依存して異なることは、素子分離溝によって囲まれた素子形成領域に形成されるＭＯＳトランジスタのゲートの寸法のばらつき、ＭＯＳトランジスタの電気的特性のばらつき増大の原因となる。また、素子分離溝の幅によって酸化膜の緻密化の度合いが異なると、素子分離溝によって取り囲まれた素子形成領域に及ぼす応力が異なることになる。このため、同じ大きさのＭＯＳトランジスタであっても、素子形成領域に隣接する素子分離溝の幅によってＭＯＳトランジスタの電気的特性に違いが発生することになる。
【００１２】
たとえば、ｎチャネルＭＯＳトランジスタの場合では、素子形成領域に圧縮応力が作用するとオン電流が小さくなる傾向にある。一方、素子分離溝の幅が広いと圧縮応力は高く、素子分離溝の幅が狭いと圧縮応力は低くなる傾向にある。そうすると、幅の広い素子分離溝に隣接した素子形成領域に形成されたＭＯＳトランジスタのオン電流は下がり、幅の狭い素子分離溝に隣接した素子形成領域に形成されたＭＯＳトランジスタのオン電流は上がる傾向にある。
【００１３】
このように、従来の半導体装置では、ＭＯＳトランジスタ等の半導体素子が形成される素子形成領域に隣接した素子分離溝の幅によって、半導体素子の電気的特性がばらついてしまうという問題があった。
【００１４】
本発明は、上記問題点を解決するためになされたものであり、その目的は、半導体素子の電気的特性へ悪影響を及ぼすことを阻止する素子分離構造を備えた半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明に係る半導体装置は、第１素子分離溝と第２素子分離溝と素子分離絶縁膜とを有している。第１素子分離溝は、半導体基板における第１領域を挟み込むように、第１幅をもって半導体基板の表面から所定の深さにわたり形成されている。第２素子分離溝は、半導体基板における第２領域を挟み込むように、第１幅よりも狭い第２幅をもって半導体基板の表面から所定の深さにわたり形成されている。素子分離絶縁膜は、第１素子分離溝と第２素子分離溝を埋め込むように形成されている。その素子分離絶縁膜は、所定の密度の第１絶縁膜と、第１絶縁膜の密度よりも高い密度の第２絶縁膜とを備えている。第１素子分離溝には第１絶縁膜が埋め込まれている。第２素子分離溝には、第１絶縁膜の上に第２絶縁膜が積層される態様で、第１絶縁膜および第２絶縁膜が埋め込まれている。
【００１６】
本発明に係る半導体装置の製造方法は以下の工程を備えている。半導体基板の主表面上に素子分離溝を形成するためのマスク材を形成する。マスク材をマスクとして、半導体基板にエッチングを施すことにより、半導体基板における第１領域を挟み込むように、第１幅を有する所定の深さの第１素子分離溝を形成するとともに、半導体基板における第２領域を挟み込むように、第１幅よりも狭い第２幅を有する所定の深さの第２素子分離溝を形成する。第１素子分離溝および第２素子分離溝を埋め込むように、半導体基板上に第１絶縁膜を形成する。第１絶縁膜にアニール処理を施す。第１素子分離溝および第２素子分離溝に位置する第１絶縁膜の部分を残す態様で、第１絶縁膜をマスク材の表面まで平坦化する。第１素子分離溝および第２素子分離溝のそれぞれに残された第１絶縁膜の部分にウェットエッチング処理を施すことにより、第１素子分離溝に残された第１絶縁膜の上面の位置を下げるとともに、第２素子分離溝に残された第１絶縁膜の上面の位置を、第１素子分離溝に残される第１絶縁膜の上面の位置よりも下げる。第１素子分離溝に残された第１絶縁膜の部分および第２素子分離溝に残された第１絶縁膜の部分を覆うように、半導体基板上に、アニールされた第１絶縁膜の密度よりも高い密度の第２絶縁膜を形成する。第１素子分離溝に位置する第２絶縁膜の部分を残さず、第２素子分離溝に位置する第２絶縁膜の部分を残す態様で、第２絶縁膜にエッチングを施すことにより、第２絶縁膜の高さを調整する。マスク材を除去する。
【発明の効果】
【００１７】
本発明に係る半導体装置によれば、第１幅の第１素子分離溝には第１絶縁膜が埋め込まれ、第１幅よりも狭い第２幅の第２素子分離溝には、アニールされた第１絶縁膜の密度よりも高い密度の第２絶縁膜が第１絶縁膜の上に積層される態様で、第１絶縁膜および第２絶縁膜が埋め込まれている。これにより、相対的に幅の狭い第２素子分離溝に最終的に形成される素子分離絶縁膜の圧縮応力と、相対的に幅の広い第１素子分離溝に最終的に形成される素子分離絶縁膜の圧縮応力との圧縮応力の差が縮められて、第１素子分離溝によって挟み込まれた第１領域と第２素子分離溝によって挟み込まれた第２領域に作用する圧縮応力のばらつきが低減されることになる。その結果、第１領域および第２領域にそれぞれ形成される半導体素子の電気的特性のばらつきを低減することができる。
【００１８】
本発明に係る半導体装置の製造方法によれば、第１幅の第１素子分離溝には第１絶縁膜だけが形成され、第１幅よりも狭い第２幅の第２素子分離溝には、アニールされた第１絶縁膜の密度よりも高い密度の第２絶縁膜が第１絶縁膜の上に積層される態様で、第１絶縁膜および第２絶縁膜が形成される。これにより、相対的に幅の狭い第２素子分離溝に最終的に形成される第１絶縁膜および第２絶縁膜の圧縮応力と、相対的に幅の広い第１素子分離溝に最終的に形成される第１絶縁膜の圧縮応力との圧縮応力の差が縮められて、第１素子分離溝によって挟み込まれた第１領域と第２素子分離溝によって挟み込まれた第２領域に作用する圧縮応力のばらつきが低減されることになる。その結果、第１領域および第２領域にそれぞれ形成される半導体素子の電気的特性のばらつきを低減することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程の後に行われる工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行われる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す平面図である。
【図１０】同実施の形態において、図９に示す断面線Ｘ−Ｘにおける断面図である。
【図１１】同実施の形態において、図９に示す断面線ＸＩ−ＸＩにおける断面図である。
【図１２】同実施の形態において、図９に示す断面線ＸＩＩ−ＸＩＩにおける断面図である。
【図１３】同実施の形態において、図９に示す断面線ＸＩＩＩ−ＸＩＩＩにおける断面図である。
【図１４】同実施の形態において、素子分離酸化膜の高さと素子分離溝の幅との関係を示すグラフである。
【図１５】同実施の形態において、シリコン酸化膜のストレスと素子分離溝の幅との関係を示すグラフである。
【図１６】同実施の形態において、シリコン酸化膜のウェットエッチングレートと素子分離溝の幅との関係を示すグラフである。
【図１７】同実施の形態において、シリコン酸化膜のストレス差の改善効果を示すグラフである。
【図１８】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】同実施の形態において、図２１に示す工程の後に行われる工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行われる工程を示す断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行われる工程を示す平面図である。
【図２６】同実施の形態において、図２５に示す断面線ＸＸＶＩ−ＸＸＶＩにおける断面図である。
【図２７】同実施の形態において、図２５に示す断面線ＸＸＶＩＩ−ＸＸＶＩＩにおける断面図である。
【図２８】同実施の形態において、図２５に示す断面線ＸＸＶＩＩＩ−ＸＸＶＩＩＩにおける断面図である。
【図２９】同実施の形態において、図２５に示す断面線ＸＸＩＸ−ＸＸＩＸにおける断面図である。
【発明を実施するための形態】
【００２０】
実施の形態１
本発明の実施の形態１に係る半導体装置とその製造方法について説明する。図１に示すように、まず、半導体基板１の主表面上に、素子分離溝を形成するためのマスク材が形成される。そのマスク材として、半導体基板１の主表面上に膜厚約５〜２０ｎｍのシリコン酸化膜２が形成され、次に、そのシリコン酸化膜２上に、膜厚約５０〜２００ｎｍのシリコン窒化膜３が形成される。
【００２１】
そのシリコン窒化膜３上に、所定の写真製版処理を施すことによりレジストパターン（図示せず）が形成される。そのレジストパターンをマスクとして、シリコン窒化膜３およびシリコン酸化膜２にドライエッチング処理を施すことで、素子分離溝を形成するためのシリコン窒化膜４とシリコン酸化膜２からなるマスク材が形成される。
【００２２】
そのシリコン窒化膜４とシリコン酸化膜２をマスクとして、露出している半導体基板１の表面にドライエッチング処理を施すことにより、種々の幅を有する、深さ約３００ｎｍ〜５００ｎｍ程度の素子分離溝４，５，６が形成される。ここで、素子分離溝４の幅をＷ１とすると、素子分離溝５の幅Ｗ２は幅Ｗ１よりも狭く、素子分離溝６の幅Ｗ３は幅Ｗ２よりも狭く設定される。なお、素子分離溝を、レジストパターンを形成した後、マスク材とともに連続した一連のドライエッチング処理によって形成するようにしてもよい。
【００２３】
ここで、素子分離溝５の幅Ｗ２は、たとえば約７０ｎｍ以下程度とされ、素子分離溝６の幅Ｗ３は約５０ｎｍ程度以下とされる。また、各素子分離溝４，５，６は、所定の素子が形成される素子形成領域を区画する態様で、半導体基板１の所定の領域を挟み込むように形成される。次に、素子分離溝４，５，６の側壁面に膜厚約３〜２０ｎｍのシリコン酸化膜７が形成される。そのシリコン酸化膜７に窒化処理が施されることが好ましい。こうして、素子分離溝３，４，５が形成される。
【００２４】
次に、ポリシラザンをジブチルエーテルに溶かした溶液を用意し、ＳＯＤ法によって、その溶液が素子分離溝４，５，６を充填する態様で半導体基板１上に塗布される。次に、図２に示すように、温度約１００〜２００℃のもとで約１〜５分程度のベーク処理を施すことにより、溶媒（ジブチルエーテル）除去されて、素子分離溝４，５，６がポリシラザン膜８で埋め込まれる。
【００２５】
次に、図３に示すように、温度３００〜９００℃の水蒸気雰囲気中で熱処理を施すことにより、ポリシラザン膜８がシリコン酸化膜９へ変化する。この熱処理では、以下に示す加水分解反応が生じる。
【００２６】
ＳｉＨ2ＮＨ  ＋  ２Ｈ2Ｏ  →  ＳｉＯ2  ＋  ＨＮ3  ＋  ２Ｈ2 
また、この水蒸気雰囲気中での熱処理は、熱処理温度を変化させた２段階以上の熱処理であることが好ましい。次に、温度７００〜１１００℃の窒素（Ｎ2）あるいはアルゴン（Ａｒ）などの不活性ガス雰囲気中のもとで約１０〜１２０分程度の熱処理を施すことにより、シリコン酸化膜９が緻密化する。
【００２７】
このとき、後述するように、シリコン酸化膜９の緻密化の程度が、素子分離溝の幅に依存し、素子分離溝の幅が狭くなるにしたがって、緻密化されにくくなる。このため、素子分離溝４，５，６内部に位置するシリコン酸化膜９の密度は、素子分離溝６の内部に位置するシリコン酸化膜９の部分の密度が相対的に最も低く、素子分離溝４の内部に位置するシリコン酸化膜９の部分の密度が相対的に最も高くなる。
【００２８】
次に、図４に示すように、シリコン窒化膜３をストッパー膜として、化学的機械研磨法（Chemical Mechanical Polishing、以下「ＣＭＰ法」と記す。）により、シリコン窒化膜３の上面よりも上に位置するシリコン酸化膜９の部分が除去される。こうして、素子分離溝４，５，６の内部には、シリコン酸化膜９ａ，９ｂ，９ｃがそれぞれ残される。
【００２９】
次に、図５に示すように、希フッ酸（希ＨＦ）、あるいは、バッファードフッ酸（ＢＨＦ）を用いたウェットエッチング処理を施すことにより、シリコン酸化膜９がエッチングされる。このとき、上述したように、シリコン酸化膜９ａ，９ｂ，９ｃの緻密化の程度との関係で、素子分離溝４，５，６の内部にそれぞれ位置するシリコン酸化膜９ａ，９ｂ，９ｃでは、シリコン酸化膜９ｃのエッチングレートが最も高く、シリコン酸化膜９ａのエッチングレートが最も低くなる。これにより、素子分離溝４，５，６の内部にそれぞれ位置するシリコン酸化膜９ａ，９ｂ，９ｃが選択的にエッチングされて、シリコン酸化膜９ｃの上面の位置が最も低く、シリコン酸化膜９ａの上面の位置が最も高くなる。
【００３０】
また、このとき、シリコン酸化膜９ａ，９ｂ，９ｃのウェットエッチング量は、相対的に溝幅の広い素子分離溝４ａに位置するシリコン酸化膜９ａの高さが、シリコン窒化膜４とシリコン酸化膜２との界面よりも上で、かつ、素子分離構造が完成した時点の素子分離酸化膜の高さよりも高くなる程度にしておく。具体的には、完成した時点の素子分離膜の高さは、少なくともシリコン基板１の表面より高くなるように設定されることが望ましい。もし、仮に素子分離膜の表面が、シリコン基板１の表面よりも低い位置になるような場合には、ゲート電極が素子形成領域の端を取り囲むことによる逆ナローチャネル効果の問題や、ゲート電極材料のエッチング残渣が、低くなった部分（落ち込んだ部分）に残ることに起因する問題を避けるためである。
【００３１】
次に、図６に示すように、ＨＤＰ−ＣＶＤ法を用いてシリコン酸化膜９ａ，９ｂ，９ｃを覆うように、半導体基板１上にシリコン酸化膜１０が形成される。ＨＤＰ−ＣＶＤ法を用いることで、シリコン酸化膜１０の密度はシリコン酸化膜９ａ，９ｂ，９ｃの密度よりも高くなる。なお、シリコン酸化膜１０が形成された後に熱処理を施してもよい。
【００３２】
次に、図７に示すように、シリコン窒化膜３をストッパー膜として、ＣＭＰ法により、シリコン窒化膜３の上面より上に位置するシリコン酸化膜１０の部分が除去されて、半導体基板１の表面が平坦化される。こうして、素子分離溝４の内部には、シリコン酸化膜９ａの上にシリコン酸化膜１０ａが残され、素子分離溝５の内部には、シリコン酸化膜９ｂの上にシリコン酸化膜１０ｂが残される。また、素子分離溝６の内部には、シリコン酸化膜９ｃの上にシリコン酸化膜１０ｃが残される。
【００３３】
次に、図８に示すように、フッ酸（ＨＦ）を用いたウェットエッチングを施すことにより、シリコン酸化膜１０ａ，１０ｂ，１０ｃの一部が除去される。このとき、素子分離溝４の内部に位置するシリコン酸化膜１０ａが残らないようにウェットエッチングが施される。
【００３４】
次に、熱燐酸（Ｈ3ＰＯ4）によるウェットエッチングを施すことにより、シリコン窒化膜３が除去され、そして、希フッ酸（ＨＦ）、あるいは、バッファードフッ酸（ＢＨＦ）によるウェットエッチングを施すことにより、シリコン酸化膜２が除去される。次に、熱酸化法により、イオン注入を行なう際のスクリーン膜となるシリコン酸化膜（図示せず）が半導体基板１の表面に形成される。次に、イオン注入法により、ウェル注入またはトランジスタのしきい値電圧を決めるための所定の不純物イオンの注入が行われる。次に、再び希フッ酸（ＨＦ）、あるいは、バッファードフッ酸（ＢＨＦ）によるウェットエッチングを施すことにより、スクリーン膜としてのシリコン酸化膜が除去される。
【００３５】
次に、所定の膜厚のゲート酸化膜２１が形成される（図１０参照）。次に、そのゲート絶縁膜上に、所定の導電性膜（図示せず）が形成される。その導電性膜に所定の写真製版およびエッチングを施すことにより、図９および図１０に示すように、素子形成領域１ａ，１ｂ，１ｃを横切る態様で、ゲート電極２２が形成される。次に、ゲート電極２２を挟んで位置する素子形成領域１ａ，１ｂ，１ｃの一方の領域と他方の領域とに、所定の導電型の不純物イオンが注入される。
【００３６】
こうして、図１１に示すように、素子形成領域１ａでは、ソース・ドレイン領域２３ａ，２３ｂおよびゲート電極２２ａを含むＭＯＳトランジスタＴ１が形成される。また、図１２に示すように、素子形成領域１ｂでは、ソース・ドレイン領域２４ａ，２４ｂおよびゲート電極２２ｂを含むＭＯＳトランジスタＴ２が形成される。そして、図１３に示すように、素子形成領域１ｃでは、ソース・ドレイン領域２５ａ，２５ｂおよびゲート電極２２ｃを含むＭＯＳトランジスタＴ３が形成される。なお、図１１〜１３の断面図においては、仮に、図９に示す断面線ＸＩ−ＸＩ、ＸＩＩ−ＸＩＩおよびＸＩＩＩ−ＸＩＩＩ方向にも、断面線Ｘ−Ｘ方向と同じ幅の素子分離溝が隣接して形成された場合を想定して、素子分離溝内の積層構造を示している。
【００３７】
以上の工程を経て製造された半導体装置では、それぞれ幅の異なる素子分離溝４，５，６に隣接した素子形成領域１ａ，１ｂ，１ｃのそれぞれに形成されるＭＯＳトランジスタＴ１，Ｔ２，Ｔ３の電気的特性のばらつきを低減することができる。このことについて、詳しく説明する。
【００３８】
まず、ポリシラザン膜のようにＳＯＤ法によって形成されるシリコン酸化膜では、熱処理を施したときにシリコン酸化膜の収縮率が素子分離溝の幅に依存する。すなわち、幅が広い素子分離溝に位置するシリコン酸化膜では、幅が狭い素子分離溝に位置するシリコン酸化膜に対して、シリコン酸化膜がより緻密化されやすい。
【００３９】
発明者らは、ＳＯＤ法によって、種々の幅の素子分離溝にシリコン酸化膜を形成し、最終的に素子分離酸化膜として形成された状態での、素子分離酸化膜の半導体基板の表面からの高さＨと素子分離溝の幅Ｗとの関係を評価した。その結果のグラフを図１４に示す。図１４に示すように、素子分離溝の幅Ｗが狭くなるにしたがって、素子分離酸化膜の高さＨは低くなることがわかる。これは、幅がより狭い素子分離溝に形成されている素子分離酸化膜ほど緻密化されにくくなっているために、素子分離酸化膜を形成する際のエッチングによってシリコン酸化膜がよりエッチングされるためである。
【００４０】
素子分離酸化膜の高さが素子分離溝の幅に依存して異なることは、すでに述べたように、素子分離溝によって囲まれた素子形成領域に形成されるトランジスタのゲートの寸法や電気的特性のばらつきが増大する原因となる。
【００４１】
また、素子分離溝の幅によってシリコン酸化膜の緻密化の度合いが異なると、素子分離溝によって取り囲まれた素子形成領域に及ぼす応力が異なることになる。発明者らは、素子形成領域のストレス（応力）と、隣接した素子分離溝の幅Ｗとの関係を評価した。試料として、素子形成領域のパターンと素子分離溝のパターンとを、ラインアンドスペースパターン状に配したパターンを用意し、素子分離溝（ＳＴＩ）を形成した後に、ＵＶラマン分光によって素子形成領域の応力を測定した。その結果のグラフを図１５に示す。
【００４２】
図１５に示すように、素子形成領域に隣接した素子分離溝がある値の幅よりも狭くなると、素子分離溝の幅Ｗが狭くなればなるほど、素子形成領域の応力が小さくなっていることがわかる。このため、同じ大きさのＭＯＳトランジスタであっても、素子形成領域に隣接した素子分離溝の幅によってＭＯＳトランジスタの電気的特性に違いが発生することになる。
【００４３】
上述した半導体装置では、素子分離溝の幅が狭くなるにしたがって、その素子分離溝４，５，６に形成されるシリコン酸化膜９（下層）のウェットエッチングレートが速くなる性質を利用して、種々の幅の素子分離溝に最終的に形成される素子分離酸化膜の圧縮応力のばらつきを低減することができる。
【００４４】
まず、シリコン酸化膜のウェットエッチングレートと素子分離溝の幅との関係のグラフを図１６に示す。この評価では、発明者らは、種々の幅の素子分離溝に形成されたシリコン酸化膜に対して、不活性ガス雰囲気中において、相対的に高い温度と低い温度とに振り分けてアニール処理を施し、そして、そのアニール処理が施されたシリコン酸化膜のウェットエッチングレートを測定した。図１６に示すように、素子分離溝の幅が狭くなるにしたがって、その素子分離溝に形成されるシリコン酸化膜のウェットエッチングレートが速くなっていることがわかる。また、アニール温度を変えることによって、ウェットエッチングレートを調整できることがわかる。
【００４５】
こうして、幅がより狭い素子分離溝に形成されるシリコン酸化膜９（下層）のウェットエッチングレートがより速くなることで、相対的に幅が狭い素子分離溝に残されるシリコン酸化膜９の膜厚が、相対的に幅が広い素子分離溝に残されるシリコン酸化膜９の膜厚よりも薄くなる。そして、そのシリコン酸化膜９が薄くなった分、圧縮応力の比較的高いＨＤＰ−ＣＶＤ法によるシリコン酸化膜１０（上層）が、下層のシリコン酸化膜９の上により厚く積層されて、相対的に幅が狭い素子分離溝に最終的に形成される素子分離酸化膜の圧縮応力がより高められる。
【００４６】
これにより、図１７に示すように、上述した製造方法を適用する前と後とで、ストレス差、すなわち、相対的に幅が狭い素子分離溝に最終的に形成される分離酸化膜の圧縮応力と、相対的に幅が広い素子分離溝に最終的に形成される分離酸化膜の圧縮応力との圧縮応力の差が縮められることになる。その結果、種々の幅の素子分離溝４，５，６が隣接した素子形成領域１ａ，１ｂ，１ｃに作用する圧縮応力のばらつきが低減されて、各素子形成領域１ａ，１ｂ，１ｃに形成されるＭＯＳトランジスタＴ１，Ｔ２，Ｔ３の電気的特性のばらつきを低減することができる。
【００４７】
実施の形態２
前述した半導体装置では、素子分離溝に形成されるシリコン酸化膜（下層）として、ＳＯＤ法によってポリシラザン膜を形成する場合を例に挙げて説明した。ここでは、Ｏ3−ＴＥＯＳによるシリコン酸化膜を形成する場合を例に挙げて説明する。
【００４８】
前述した図１に示す工程の後、図１８に示すように、Ｏ3とＴＥＯＳの混合ガスを用いたＣＶＤ法により、素子分離溝４，５，６を充填する態様で半導体基板１上にシリコン酸化膜１１が形成される。次に、図１９に示すように、温度９００〜１１００℃の不活性ガス雰囲気中で熱処理を施すことにより、シリコン酸化膜１１が緻密化される。なお、この熱処理の前に、温度３００〜９００℃の水蒸気雰囲気中で熱処理を施してもよい。
【００４９】
次に、図２０に示すように、シリコン窒化膜３をストッパー膜として、ＣＭＰ法により、シリコン窒化膜３の上面よりも上に位置するシリコン酸化膜１１の部分が除去される。こうして、素子分離溝４，５，６内部には、シリコン酸化膜１１ａ，１１ｂ，１１ｃがそれぞれ残される。次に、図２１に示すように、希フッ酸（希ＨＦ）、あるいは、バッファードフッ酸（ＢＨＦ）を用いたウェットエッチング処理を施すことにより、シリコン酸化膜１１がエッチングされる。
【００５０】
このとき、前述したように、素子分離溝４，５，６の内部にそれぞれ位置するシリコン酸化膜１１ａ，１１ｂ，１１ｃでは、シリコン酸化膜１１ｃのエッチングレートが最も高く、シリコン酸化膜１１ａのエッチングレートが最も低くなる。これにより、素子分離溝４，５，６の内部にそれぞれ位置するシリコン酸化膜１１ａ，１１ｂ，１１ｃが選択的にエッチングされて、シリコン酸化膜１１ｃの上面の位置が最も低く、シリコン酸化膜１１ａの上面の位置が最も高くなる。
【００５１】
また、このとき、シリコン酸化膜１１ａ，１１ｂ，１１ｃのウェットエッチング量は、相対的に溝幅の広い素子分離溝４ａに位置するシリコン酸化膜１１ａの高さが、シリコン窒化膜４とシリコン酸化膜２との界面よりも上で、かつ、素子分離構造が完成した時点の素子分離酸化膜の高さよりも高くなる程度にしておく。具体的には、完成した時点の素子分離膜の高さは、少なくともシリコン基板１の表面より高くなるように設定されることが望ましい。もし、仮に素子分離膜の表面が、シリコン基板１の表面よりも低い位置になるような場合には、ゲート電極が素子形成領域の端を取り囲むことによる逆ナローチャネル効果の問題や、ゲート電極材料のエッチング残渣が、低くなった部分（落ち込んだ部分）に残ることに起因する問題を避けるためである。
【００５２】
次に、図２２に示すように、ＨＤＰ−ＣＶＤ法を用いてシリコン酸化膜１１ａ，１１ｂ，１１ｃを覆うように、半導体基板１上にシリコン酸化膜１０が形成される。ＨＤＰ−ＣＶＤ法を用いることで、シリコン酸化膜１０の密度はシリコン酸化膜１１ａ，１１ｂ，１１ｃの密度よりも高くなる。なお、シリコン酸化膜１０が形成された後に熱処理を施してもよい。
【００５３】
次に、図２３に示すように、シリコン窒化膜３をストッパー膜として、ＣＭＰ法により、シリコン窒化膜３の上面より上に位置するシリコン酸化膜１０の部分が除去されて、半導体基板１の表面が平坦化される。こうして、素子分離溝４の内部には、シリコン酸化膜１１ａの上にシリコン酸化膜１０ａが残され、素子分離溝５の内部には、シリコン酸化膜１１ｂの上にシリコン酸化膜１０ｂが残される。また、素子分離溝６の内部には、シリコン酸化膜１１ｃの上にシリコン酸化膜１０ｃが残される。
【００５４】
次に、図２４に示すように、フッ酸（ＨＦ）、あるいは、バッファードフッ酸（ＢＨＦ）を用いたウェットエッチングを施すことにより、シリコン酸化膜１０ａ，１０ｂ，１０ｃの一部が除去される。このとき、素子分離溝４の内部に位置するシリコン酸化膜１０ａが残らないようにウェットエッチングが施される。
【００５５】
次に、熱燐酸（Ｈ3ＰＯ4）によるウェットエッチングを施すことにより、シリコン窒化膜３が除去され、そして、希フッ酸（ＨＦ）、あるいは、バッファードフッ酸（ＢＨＦ）によるウェットエッチングを施すことにより、シリコン酸化膜２が除去される。次に、熱酸化法により、イオン注入を行なう際のスクリーン膜となるシリコン酸化膜（図示せず）が半導体基板１の表面に形成される。次に、イオン注入法により、ウェル注入またはトランジスタのしきい値電圧を決めるための所定の不純物イオンの注入が行われる。次に、再び希フッ酸（ＨＦ）、あるいは、バッファードフッ酸（ＢＨＦ）によるウェットエッチングを施すことにより、スクリーン膜としてのシリコン酸化膜が除去される。
【００５６】
次に、所定の膜厚のゲート酸化膜２１が形成される（図２６参照）。次に、そのゲート絶縁膜上に、所定の導電性膜（図示せず）が形成される。その導電性膜に所定の写真製版およびエッチングを施すことにより、図２５および図２６に示すように、素子形成領域１ａ，１ｂ，１ｃを横切る態様で、ゲート電極２２が形成される。次に、ゲート電極２２を挟んで位置する素子形成領域１ａ，１ｂ，１ｃの一方の領域と他方の領域とに、所定の導電型の不純物イオンが注入される。
【００５７】
こうして、図２７に示すように、素子形成領域１ａでは、ソース・ドレイン領域２３ａ，２３ｂおよびゲート電極２２ａを含むＭＯＳトランジスタＴ１が形成される。また、図２８に示すように、素子形成領域１ｂでは、ソース・ドレイン領域２４ａ，２４ｂおよびゲート電極２２ｂを含むＭＯＳトランジスタＴ２が形成される。そして、図２９に示すように、素子形成領域１ｃでは、ソース・ドレイン領域２５ａ，２５ｂおよびゲート電極２２ｃを含むＭＯＳトランジスタＴ３が形成される。なお、図２７〜２９の断面図においては、仮に、図２５に示す断面線ＸＸＶＩＩ−ＸＸＶＩＩ、ＸＸＶＩＩＩ−ＸＸＶＩＩＩおよびＸＸＩＸ−ＸＸＩＸ方向にも、断面線ＸＸＶＩ−ＸＸＶＩ方向と同じ幅の素子分離溝が隣接して形成された場合を想定して、素子分離溝内の積層構造を示している。
【００５８】
上述した半導体装置では、素子分離溝４，５，６に形成されるシリコン酸化膜（下層）として、Ｏ3−ＴＥＯＳによるシリコン酸化膜１１が形成される。このＯ3−ＴＥＯＳ系のシリコン酸化膜１１も、前述したポリシラザン膜から形成されるシリコン酸化膜９と同様に、幅がより狭い素子分離溝に形成されるシリコン酸化膜１１のウェットエッチングレートがより速くなる。
【００５９】
このため、相対的に幅が狭い素子分離溝に残されるシリコン酸化膜１１の膜厚が、相対的に幅が広い素子分離溝に残されるシリコン酸化膜１１の膜厚よりも薄くなり、そのシリコン酸化膜１１が薄くなった分、圧縮応力の比較的高いＨＤＰ−ＣＶＤ法によるシリコン酸化膜１０（上層）が、下層のシリコン酸化膜１１の上により厚く積層されて、相対的に幅が狭い素子分離溝に最終的に形成される素子分離酸化膜の圧縮応力がより高められる。
【００６０】
これにより、相対的に幅が狭い素子分離溝に最終的に形成される分離酸化膜の圧縮応力と、相対的に幅が広い素子分離溝に最終的に形成される分離酸化膜の圧縮応力との圧縮応力の差が縮められて、種々の幅の素子分離溝４，５，６が隣接した素子形成領域１ａ，１ｂ，１ｃに作用する圧縮応力のばらつきが低減されることになる。その結果、各素子形成領域１ａ，１ｂ，１ｃに形成されるＭＯＳトランジスタＴ１，Ｔ２，Ｔ３の電気的特性のばらつきを低減することができる。
【００６１】
なお、上述した各実施の形態では、素子分離溝に形成されるシリコン酸化膜（下層）として、ＳＯＤ法によって形成されるポリシラザン膜によるシリコン酸化膜と、Ｏ3−ＴＥＯＳ系のシリコン酸化膜を例に挙げて説明した。素子分離溝に埋め込まれるシリコン酸化膜としては、これらのシリコン酸化膜に限られず、温度約１１００℃のもとでアニール処理を施すことによって、膜厚が５％以上薄くなるような絶縁膜であれば、所望の効果を得ることができる。
【００６２】
また、素子形成領域に形成される半導体素子として、ＭＯＳトランジスタを例に挙げて説明したが、素子形成領域に作用する応力によって動作が影響を受ける半導体素子であれば、ＭＯＳトランジスタに限られず、上述した素子分離溝を備えた素子分離構造を適用することで、その半導体素子の電気的特性のばらつきを低減することができる。
【００６３】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６４】
本半導体装置は、いわゆるＳＴＩ構造を有する半導体装置に有効に利用される。
【符号の説明】
【００６５】
１  シリコン基板、１ａ  素子形成領域、１ｂ  素子形成領域、１ｃ  素子形成領域、２  シリコン酸化膜、３  シリコン窒化膜、４  素子分離溝、５  素子分離溝、６  素子分離溝、７  シリコン酸化膜、８  ポリシラザン膜、９  シリコン酸化膜、９ａ  シリコン酸化膜、９ｂ  シリコン酸化膜、９ｃ  シリコン酸化膜、１０  シリコン酸化膜、１０ａ  シリコン酸化膜、１０ｂ  シリコン酸化膜、１０ｃ  シリコン酸化膜、１１  シリコン酸化膜、１１ａ  シリコン酸化膜、１１ｂ  シリコン酸化膜、１１ｃ  シリコン酸化膜、２１  ゲート酸化膜、２２  ゲート配線、２２ａ  ゲート電極、２２ｂ  ゲート電極、２２ｃ  ゲート電極、２３ａ，２３ｂ  ソース・ドレイン領域、２４ａ，２４ｂ  ソース・ドレイン領域、２５ａ，２５ｂ  ソース・ドレイン領域、Ｔ１  ＭＯＳトランジスタ、Ｔ２  ＭＯＳトランジスタ、Ｔ３  ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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