(57)【要約】【課題】オン電流の低下を抑制しつつ、閾値電圧を高くすることを可能とした半導体装置と、電子部品及び半導体装置の製造方法を提供する。【解決手段】半導体基板１に形成されたＨＶトランジスタ１０を備え、ＨＶトランジスタ１０は、半導体基板１上に絶縁膜を介して形成されたゲート電極１９と、ソース１５及びドレイン１３を有し、ゲート電極１９の内部は、当該ゲート電極１９に電圧が印加されてソース１５とドレイン１３との間に電流が流れるときに空乏化する。このような構成であれば、空乏化によりゲート電極１９に容量が生じ、この容量はゲート絶縁膜の容量と直列に接続される。これにより、ゲート絶縁膜の容量が実質的に低下するため、ＨＶトランジスタ１０の閾値電圧を高くすることができる。【選択図】図１
2010045312.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１ＭＯＳトランジスタを備え、
前記第１ＭＯＳトランジスタは、
前記半導体基板上に絶縁膜を介して形成された第１ゲート電極と、
前記半導体基板に形成された第１ソース及び第１ドレインと、を有し、
前記第１ゲート電極の内部は、当該第１ゲート電極に第１の電圧が印加されて前記第１ソースと前記第１ドレインとの間に電流が流れるときに空乏化することを特徴とする半導体装置。
【請求項２】
前記半導体基板に形成された第２ＭＯＳトランジスタ、をさらに備え、
前記第２ＭＯＳトランジスタは、
前記半導体基板上に絶縁膜を介して形成された第２ゲート電極と、
前記半導体基板に形成された第２ソース及び第２ドレインと、を有し、
前記第２ゲート電極の内部は、当該第２ゲート電極に第２の電圧が印加されて前記第２ソースと前記第２ドレインとの間に電流が流れるときに空乏化しないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の電圧と前記第２の電圧は同じ電圧値であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１ＭＯＳトランジスタは、ＬＯＣＯＳオフセット構造を有することを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置。
【請求項５】
請求項１から請求項４の何れか一項に記載の半導体装置と、
発熱抵抗体と、を含み、
前記発熱抵抗体は、前記半導体装置の前記第１ソース又は前記第１ドレインに直列に接続されていることを特徴とする電子部品。
【請求項６】
半導体基板に第１ＭＯＳトランジスタを形成する際に、
半導体基板上に絶縁膜を介して第１ゲート電極を形成する工程と、
前記半導体基板に第１ソース及び第１ドレインを形成する工程と、を含み、
前記第１ゲート電極を形成する工程では、
前記第１ゲート電極に第１の電圧が印加されて前記第１ソースと前記第１ドレインとの間に電流が流れるときに当該第１ゲート電極の内部が空乏化するように、前記第１ゲート電極に対する不純物の導入量を調整することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置と、電子部品及び半導体装置の製造方法に関し、特に、オン電流の低下を抑制しつつ、閾値電圧を高くすることを可能とした技術に関する。
【背景技術】
【０００２】
この種の従来技術としては、例えば特許文献１に開示されたものがあり、かかる文献には、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）オフセット構造を有する高耐圧のＭＯＳトランジスタと、低耐圧のＭＯＳトランジスタとを同一の半導体基板上に製造することが記載されている。ＬＯＣＯＳオフセット構造では、ソースとドレインとの間の距離を大きく確保することができる。これにより、ドレイン端でのキャリアの集中を抑制することができ、ソースとドレインとの間の耐圧を高めることができるので、当該間に高電圧を印加することができる。
【特許文献１】特開２００７−２５１０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、ソースとドレインとの間の耐圧が高い高耐圧のＭＯＳトランジスタ（以下、ＨＶトランジスタともいう。）と、ソースとドレインとの間の耐圧が低い低耐圧のＭＯＳトランジスタ（以下、ＬＶトランジスタともいう。）とを組み合わせた回路では、ＬＶトランジスタの動作速度は向上させたいが、ＨＶトランジスタの動作はサージ等を抑制するために遅くしたい、という場合がある。このような場合は、ＨＶトランジスタのチャネルとなる領域に、ソース、ドレインとは反対導電型の不純物をドーピングして、閾値電圧を高くする方法が考えられる。この方法は、チャネルドープとも呼ばれている。
【０００４】
しかしながら、この方法では、ＨＶトランジスタのオン電流が著しく低下してしまい、ＨＶトランジスタとＬＶトランジスタとを組み合わせた回路において、所望の性能を獲得できない可能性があった。
そこで、本発明はこのような事情に鑑みてなされたものであって、オン電流の低下を抑制しつつ、閾値電圧を高くすることを可能とした半導体装置と、電子部品及び半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
〔発明１〕  上記目的を達成するために、発明１の半導体装置は、半導体基板に形成された第１ＭＯＳトランジスタを備え、前記第１ＭＯＳトランジスタは、前記半導体基板上に絶縁膜を介して形成された第１ゲート電極と、前記半導体基板に形成された第１ソース及び第１ドレインと、を有し、前記第１ゲート電極の内部は、当該第１ゲート電極に第１の電圧が印加されて前記第１ソースと前記第１ドレインとの間に電流が流れるときに空乏化することを特徴とするものである。ここで、「第１の電圧」とは、即ち、第１ＭＯＳトランジスタの閾値電圧のことである。また、第１ゲート電極に第１の電圧が印加されて、第１ソースと第１ドレインとの間に流れる「電流」のことを、オン（ＯＮ）電流ともいう。
【０００６】
このような構成であれば、第１ゲート電極の内部が空乏化することにより当該第１ゲート電極に容量が生じ、この容量は第１ゲート電極と半導体基板とに挟まれた絶縁膜（即ち、ゲート絶縁膜）の容量と直列に接続される。これにより、ゲート絶縁膜の容量が実質的に低下するため、第１ＭＯＳトランジスタの閾値電圧を高くすることができる。閾値電圧の調整をチャネルドープのみを用いて行う場合と比べて、オン電流の低下（即ち、オン抵抗の増加）を抑制することができる。
【０００７】
〔発明２、３〕  発明２の半導体装置は、発明１の半導体装置において、前記半導体基板に形成された第２ＭＯＳトランジスタ、をさらに備え、前記第２ＭＯＳトランジスタは、前記半導体基板上に絶縁膜を介して形成された第２ゲート電極と、前記半導体基板に形成された第２ソース及び第２ドレインと、を有し、前記第２ゲート電極の内部は、当該第２ゲート電極に第２の電圧が印加されて前記第２ソースと前記第２ドレインとの間に電流が流れるときに空乏化しないことを特徴とするものである。
発明３の半導体装置は、発明２の半導体装置において、前記第１の電圧と前記第２の電圧は同じ電圧値であることを特徴とするものである。
発明２、３の半導体装置によれば、閾値電圧が高い第１ＭＯＳトランジスタと、閾値電圧が低い第２ＭＯＳトランジスタとを組み合わせて、所望の回路（即ち、ＩＣ）を構成することができる。
【０００８】
〔発明４〕  発明４の半導体装置は、発明１から発明３の何れか一の半導体装置において、前記第１ＭＯＳトランジスタは、ＬＯＣＯＳオフセット構造を有することを特徴とするものである。
このような構成であれば、第１ドレイン端において、ゲート電位の電界効果を緩和することができ、キャリアの集中を抑制することができるので、第１ソースと第１ドレインとの間の耐圧を高めることができる。
【０００９】
〔発明５〕  発明５の電子部品は、発明１から発明４の何れか一の半導体装置と、発熱抵抗体と、を含み、前記発熱抵抗体は、前記半導体装置の前記第１ソース又は前記第１ドレインに直列に接続されていることを特徴とするものである。
このような構成であれば、第１ＭＯＳトランジスタは閾値電圧が高く、第１ゲート電極に第１の電圧を印加してから、オン電流が流れだすまでの動作（即ち、応答）が遅いため、例えば図８（ｂ）に示すように、サージを小さくすることができる。これにより、発熱抵抗体に印加される電圧の揺らぎを小さくすることができ、発熱抵抗体の温度制御性を高めることができる。
また、発熱抵抗体と直列に接続される第１ＭＯＳトランジスタのオン抵抗が小さいため、発熱抵抗体により高い電圧を印加することができる。つまり、発熱抵抗体を効率良く発熱させるように抵抗分割することができる。このような電子部品は、例えばプリンター等のサーマルヘッドに適用して極めて好適である。
【００１０】
〔発明６〕  発明６の半導体装置の製造方法は、半導体基板に第１ＭＯＳトランジスタを形成する際に、半導体基板上に絶縁膜を介して第１ゲート電極を形成する工程と、前記第１ゲート電極の両側下の前記半導体基板に第１ソース及び第１ドレインを形成する工程と、を含み、前記第１ゲート電極を形成する工程では、前記第１ゲート電極に第１の電圧が印加されて前記第１ソースと前記第１ドレインとの間に電流が流れるときに当該第１ゲート電極の内部が空乏化するように、前記第１ゲート電極に対する不純物の導入量を調整することを特徴とするものである。
このような方法であれば、第１ゲート電極の内部には空乏化により容量が生じ、この容量が第１ゲート電極と半導体基板とに挟まれた絶縁膜（即ち、ゲート絶縁膜）の容量と直列に接続される半導体装置、を提供することができる。このような半導体装置では、容量結合により、ゲート絶縁膜の容量が実質的に低下するため、第１ＭＯＳトランジスタの閾値電圧を高くすることができる。閾値電圧の調整をチャネルドープのみを用いて行う場合と比べて、オン電流の低下（即ち、オン抵抗の増加）を抑制することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）ＨＶトランジスタについて
図１は、本発明の実施形態に係るＨＶトランジスタ１０の構成例を示す断面図である。図１に示すように、このＨＶトランジスタ１０は、ＬＯＣＯＳオフセット構造を有するＮＭＯＳトランジスタであり、半導体基板１と、Ｎウェル層３と、Ｐウェル層５と、オフセット層７と、ストッパー層９と、フィールド酸化膜１１と、ソース１５と、ドレイン１３と、絶縁膜１７と、ゲート電極１９と、スペーサ（即ち、サイドウォール）２１と、を含んで構成されている。
【００１２】
これらの中で、半導体基板１は、例えば単結晶シリコンからなり、ボロン等のＰ型不純物を含むＰ型のシリコン半導体基板１（Ｐ‐ｓｕｂ）である。また、Ｎウェル層３と、オフセット層７、ソース１５及びドレイン１３は、例えばリン又はヒ素等のＮ型不純物を含む不純物拡散層である。ソース１５及びドレイン１３は、ゲート電極１９の両側下の半導体基板１にそれぞれ形成されており、ソース１５はＰウェル層５の表面付近に形成され、ドレイン１３はＮウェル層３の表面付近に形成されている。さらに、ソース１５はいわゆるＬＤＤ構造を有し、Ｎ型不純物を低濃度に含む低濃度層１５ａと、Ｎ型不純物層を高濃度に含む高濃度層１５ｂとからなる。オフセット層７は、Ｎウェル層３とＰウェル層５とに跨るように形成されている。
【００１３】
また、フィールド酸化膜１１は、オフセット層７の真上と、ストッパー層９の真上にそれぞれ形成されている。半導体基板１が例えばシリコンからなる場合は、フィールド酸化膜１１はシリコン酸化膜からなる。さらに、このＨＶトランジスタ１０では、フィールド酸化膜１１の一部と絶縁膜１７とによりゲート絶縁膜が構成されており、このようなゲート絶縁膜を介してゲート電極１９は半導体基板１上に形成されている。
このような、フィールド酸化膜１１の一部をゲート絶縁膜とするような構造（即ち、ＬＯＣＯＳオフセット構造）を採ることにより、ソース１５とドレイン１３との間の距離を大きく確保することができ、ドレイン１３端でのキャリアの集中を抑制することができる。そして、ソース１５とドレイン１３との間の耐圧を高めることができ、当該間に高電圧を印加することができる。なお、絶縁膜１７は、例えば、シリコン酸化（ＳｉＯ2）膜又はシリコン酸化窒化膜（ＳｉＯＮ）からなる。また、ゲート電極１９は、例えば、リン又はヒ素等のＮ型不純物を含むポリシリコン（ｐｏｌｙ−Ｓｉ）からなる。
【００１４】
また、このＨＶトランジスタ１０では、ゲート電極１９に閾値電圧を印加したときに、ゲート電極１９の内部が空乏化するようになっている。このような空乏化は、ゲート電極１９に対する不純物のドーズ量が、一般的な１０15［ｃｍ-2］ではなく、１０13〜１０12［ｃｍ-2］程度と極めて低く調整されることにより達成されている。そして、この空乏化により、ＨＶトランジスタ１０は、オン電流の低下（即ち、オン抵抗の増加）を抑制しつつ、閾値電圧を高くすることが可能となっている。以下、この点について、本発明者が行ったシミュレーション及び測定の結果に基づいて、詳しく説明する。
【００１５】
（２）シミュレーション及び測定の結果について
図２は、ゲート電極内部の空乏化の様子をシミュレーションした結果を示す図であり、図２（ａ）はゲート電極に対する不純物のドーズ量（Ｇ−ｄｏｓｅ）が４＊１０-15［ｃｍ-2］であるＮＭＯＳトランジスタの断面を示し、図２（ｂ）はドーズ量（Ｇ−ｄｏｓｅ）が４＊１０-13［ｃｍ-2］であるＮＭＯＳトランジスタの断面を示し、図２（ｃ）はドーズ量（Ｇ−ｄｏｓｅ）が４＊１０-12［ｃｍ-2］であるＮＭＯＳトランジスタの断面を示す。
【００１６】
図２（ａ）〜（ｃ）の各トランジスタにおいて、ゲート電極に印加する電圧（Ｖｇ）を５［Ｖ］に設定すると共に、ドレインに印加する電圧（Ｖｄ）を０［Ｖ］、ソースに印加する電圧（Ｖｓ）を０［Ｖ］、半導体基板に印加する電圧（Ｖｓｕｂ）を０［Ｖ］に設定する。このとき、図２（ａ）のトランジスタでは、ゲート電極の内部で空乏化は生じないが、図２（ｂ）及び図２（ｃ）の各トランジスタでは、ゲート電極の内部で空乏化が生じる。また、図２（ｂ）と図２（ｃ）とを比較すると、図２（ｃ）のトランジスタの方が空乏層の広がりが大きい。
このようなシミュレーション結果から、「ゲート電極に対する不純物のドーズ量と、ゲート電極の内部における空乏層の広がり具合との間には相関があり、ドーズ量が少ないほど空乏層の広がり具合が大きくなる」ということがわかる。また、「ドーズ量が１０15［ｃｍ-2］程度の場合はゲート電極の内部に空乏層は形成されないが、１０13〜１０12［ｃｍ-2］程度の場合はゲート電極の内部に空乏層が形成される」ということがわかる。
【００１７】
図３は、ＮＭＯＳトランジスタのＩｄ−Ｖｇ特性と、ゲート電極に対する不純物のドーズ量との関係をシミュレーションした結果を示す図である。図３中の曲線ａはゲート電極に対する不純物のドーズ量を４＊１０-15［ｃｍ-2］に設定したときのＩｄ−Ｖｇ特性を示し、曲線ｂは上記ドーズ量を４＊１０-13［ｃｍ-2］に設定したときのＩｄ−Ｖｇ特性を示し、曲線ｃは上記ドーズ量を４＊１０-12［ｃｍ-2］に設定したときのＩｄ−Ｖｇ特性を示す。なお、Ｉｄとは、ソースとドレインとの間を流れる電流（即ち、ドレイン電流）のことである。
ここでは、シミュレーションの条件を、Ｖｄ＝０．１［Ｖ］、Ｖｓ＝０［Ｖ］、Ｖｓｕｂ＝０［Ｖ］に設定すると共に、Ｖｇを０．０〜２．５［Ｖ］の範囲で動かすように設定する。図３に示すように、曲線ａではＶｇ＝０．４〜０．５［Ｖ］のときにＩｄの０（ゼロ）からの立ち上がりが見られる。これに対し、曲線ｂ、ｃではｖｇ＝１．２〜１．４［Ｖ］のときにＩｄの０（ゼロ）からの立ち上がりが見られる。このようなシミュレーション結果から、「ゲート電極に対する不純物のドーズ量を少なくして、ゲート電極の内部を空乏化させることにより、閾値電圧（Ｖｔｈ）を高くなる方向にシフトさせることができる」ということがわかる。
【００１８】
図４は、ＮＭＯＳトランジスタのＩｄ−Ｖｄ特性と、ゲート電極に対する不純物のドーズ量との関係をシミュレーションした結果を示す図である。図４中の曲線ａはゲート電極に対する不純物のドーズ量を４＊１０-15［ｃｍ-2］に設定したときのＩｄ−Ｖｄ特性を示し、曲線ｂは上記ドーズ量を４＊１０-13［ｃｍ-2］に設定したときのＩｄ−Ｖｄ特性を示し、曲線ｃは上記ドーズ量を４＊１０-12［ｃｍ-2］に設定したときのＩｄ−Ｖｄ特性を示す。ここでは、シミュレーションの条件を、Ｖｇ＝５．０［Ｖ］、Ｖｓ＝０［Ｖ］、Ｖｓｕｂ＝０［Ｖ］に設定すると共に、Ｖｄを０．０〜２．０［Ｖ］の範囲で動かすように設定する。
図４に示すように、曲線ａ〜ｃは、Ｉｄ＝０（ゼロ）、Ｖｄ＝０（ゼロ）を原点として、同じような傾きで右肩上がりに増加している。また、図４中の破線で囲んだ領域（即ち、ｖｄ＝１．０［Ｖ］程度、Ｖｇ＝５．０［Ｖ］程度）は、ＮＭＯＳトランジスタがオンする一般的な動作領域であるが、この領域におけるＩｄは、曲線ａと、曲線ｂ、ｃとの間で差が小さく、曲線ｂ、ｃのＩｄは曲線ａのＩｄと比べて約１０％低い値となっている。このようなシミュレーション結果から、「ゲート電極を空乏化させても、オン電流はほとんど低下しない（即ち、オン抵抗はほとんど増加しない）」ということがわかる。
【００１９】
図５は、ＮＭＯＳトランジスタについて、チャネルドープを用いた場合のＩｄ−Ｖｔｈ特性を示す図である。この図５は、チャネルドープを用いてＮＭＯＳトランジスタの閾値電圧を異なる値に調整すると共に、Ｖｔｈが調整された各トランジスタにおいて、Ｖｄ＝１．０［Ｖ］、Ｖｇ＝５．０［Ｖ］に設定し、この設定のもとでＩｄ−Ｖｔｈ特性を実際に測定して得られた図である。図５中の複数のプロットは測定値である。
図５に示すように、チャネルドープによりＶｔｈが調整されたトランジスタでは、Ｖｔｈが０．２５〜０．５５［Ｖ］の範囲にあるとき、Ｉｄは約２．３＊１０-3〜１．８＊１０-3［ｍＡ］の範囲で右肩下がりに低下した。また、複数のプロットを結んで得られる直線から、Ｖｔｈ＝１．２ＶのときのＩｄは約０．９＊１０-3［ｍＡ］と計算される。このような結果から、「チャネルドープを用いて閾値電圧を高くなる方向にシフトさせると、オン電流は著しく低下する（即ち、オン抵抗は著しく増加する）」ということがわかる。例えば、チャネルドープを用いてＶｔｈを約０．５５Ｖから約１．２Ｖまで高めると、オン電流の低下は約５０％と計算される。
【００２０】
このように、図２〜図５に示したシミュレーション及び測定の結果から、「オン電流の低下（即ち、オン抵抗の増加）を抑制しつつ、トランジスタの閾値電圧を高くするためには、ゲート電極の内部を空乏化させることが有効である」ということがわかる。そして、「このような空乏化は、ゲート電極に対する不純物のドーズ量を通常の１００分の１（＝１０13［ｃｍ-2］／１０15［ｃｍ-2］）から１０００分の１（＝１０12［ｃｍ-2］／１０15［ｃｍ-2］）に設定することで実現することができる」ということがわかる。
即ち、一般的な動作領域（例えば、Ｖｄ＝１．０［Ｖ］、Ｖｇ＝５．０［Ｖ］）において、閾値電圧の調整をチャネルドープのみを用いて行った場合は、オン電流の低下が著しい。例えば、図５に示したように、チャネルドープのみを用いてＶｔｈを０．５５Ｖから１．２Ｖまでシフトさせると、オン電流の低下は約５０％となってしまう。これに対して、閾値電圧の調整をゲート電極の内部を空乏化させることにより行うと、図４に示したように、オン電流の低下は約１０％程度で済む。
【００２１】
（３）ＨＶトランジスタとＬＶトランジスタの混載について
次に、上記のＨＶトランジスタ１０と、ＬＶトランジスタとを混載した半導体装置の構成例とその製造方法について説明する。
図６は、本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。図６に示すように、この半導体装置１００は、ＨＶ−Ｎｃｈ（チャネル）領域と、ＬＶ−Ｎｃｈ領域と、ＬＶ−Ｐｃｈ領域とを半導体基板１に有する。ここで、ＨＶ−Ｎｃｈ領域には、上述したＨＶトランジスタ１０が形成されている。また、ＬＶ−Ｎｃｈ領域には、ソースとドレインとの間の低耐圧が低いＮＭＯＳトランジスタ２０が形成されている。さらに、ＬＶ−Ｐｃｈ領域には、ソースとドレインとの間の耐圧が低い低耐圧のＰＭＯＳトランジスタ３０が形成されている。以下、説明の便宜上から、低耐圧のＮＭＯＳトランジスタをＬＶ−Ｎｃｈトランジスタ２０といい、低耐圧のＰＭＯＳトランジスタをＬＶ−Ｐｃｈトランジスタ３０という。また、ＨＶトランジスタ１０をＨＶ−Ｎｃｈトランジスタ１０という。
【００２２】
図６に示すように、ＬＶ−Ｎｃｈトランジスタ２０は、半導体基板１に形成されたＰウェル層５と、フィールド酸化膜１１と、Ｐ型のストッパー層９と、ソース２３と、ドレイン２５と、絶縁膜１７と、ゲート電極２７と、スペーサ２１と、を含んで構成されている。これらの中で、ソース２３及びドレイン２５は、例えばリン又はヒ素等のＮ型不純物を含む不純物拡散層である。ソース２３及びドレイン２５は、ゲート電極２７の両側下にあるＰウェル層５の表面付近に形成されており、その各々がいわゆるＬＤＤ構造を有する。即ち、ソース２３は、Ｎ型不純物を低濃度に含む低濃度層２３ａと、Ｎ型不純物層を高濃度に含む高濃度層２３ｂとからなる。また、ドレイン２５は、Ｎ型不純物を低濃度に含む低濃度層２５ａと、Ｎ型不純物層を高濃度に含む高濃度層２５ｂとからなる。さらに、ゲート電極２７は絶縁膜１７を介してＰウェル層５上に形成されている。ゲート電極２７は例えばリン又はヒ素等のＮ型不純物を含むｐｏｌｙ−Ｓｉからなる。このＬＶ−Ｎｃｈトランジスタ２０は、フィールド酸化膜１１とＰ型のストッパー層９とによって、他の素子から分離されている。
【００２３】
一方、ＬＶ−Ｐｃｈトランジスタ３０は、半導体基板１に形成されたＮウェル層３と、フィールド酸化膜１１と、ソース３１と、ドレイン３３と、絶縁膜１７と、ゲート電極３５と、を含んで構成されている。これらの中で、ソース３１及びドレイン３３は、例えばボロン等のＰ型不純物を含む不純物拡散層であり、ゲート電極３５の両側下にあるＮウェル層３の表面付近に形成されている。また、ゲート電極３５は絶縁膜１７を介してＮウェル層３上に形成されている。ゲート電極３５は例えばボロン等のＰ型不純物を含むｐｏｌｙ−Ｓｉからなる。このＬＶ−Ｐｃｈトランジスタ３０は、フィールド酸化膜１１によって他の素子から分離されている。
【００２４】
図７は、本発明の実施形態に係る電子部品２００の一例を示す図である。
図７に示すように、この電子部品２００は、上述の半導体装置１００と発熱抵抗体Ｒとを備える。この電子部品２００において、半導体装置１００は例えば、ＬＶ−Ｎｃｈトランジスタ２０とＬＶ−Ｐｃｈトランジスタ３０とによってＣＭＯＳインバータ４０が構成され、このＣＭＯＳインバータ４０の出力がＨＶ−Ｎｃｈトランジスタ１０のゲート電極１９に印加されるような回路構成となっている。また、この例では、半導体装置１００が発熱抵抗体Ｒに外付けされており、ＨＶ−Ｎｃｈトランジスタ１０のドレイン端子ＤＯが、発熱抵抗体Ｒの一端に直列に接続されている。さらに、この電子部品２００では、端子ＶＨに高電圧（例えば、４０［Ｖ］）が常時印加され、端子ＶＬに低電圧（例えば、３．５〜５．５［Ｖ］）が常時印加されるように設定されている。端子ＳＴＲには、Ｈ（Ｈｉｇｈ：例えば、３．５〜５．５［Ｖ］）の信号と、Ｌ（Ｌｏｗ：例えば、０［Ｖ］）の信号が選択して入力されるように設定されている。
【００２５】
このような電子部品２００では、端子ＳＴＲに入力された信号の反転信号がＣＭＯＳインバータ４０から出力される。そして、ＣＭＯＳインバータ４０から出力される信号がＨのとき（即ち、ＣＭＯＳインバータへの入力信号がＬのとき）、ＨＶ−Ｎｃｈトランジスタ１０がオン（ＯＮ）する。この瞬間から、発熱抵抗体ＲとＨＶ−Ｎｃｈトランジスタ１０のソース、ドレイン間に電流が流れ始め、端子ＶＨの電圧（例えば、４０［Ｖ］）は発熱抵抗体ＲとＨＶ−Ｎｃｈトランジスタ１０のＯＮ抵抗とにより分割される。つまり、分割された電圧が、発熱抵抗体Ｒと、ＨＶ−Ｎｃｈトランジスタ１０のドレイン端子ＤＯとにそれぞれ印加される。
ここで、ＨＶ−Ｎｃｈトランジスタの応答が速いと、図８（ａ）に示すように、サージ（即ち、電圧Ｖｄの波形の揺らぎ）が大きくなる。
【００２６】
しかしながら、本発明の実施形態に係る電子部品２００では、ＨＶ−Ｎｃｈトランジスタ１０のゲート電極１９に信号Ｈが印加されると、ゲート電極１９の内部が空乏化するため、閾値電圧はＣＭＯＳインバータ４０よりも高い値となっている。このため、ＣＭＯＳインバータ４０と比べて、ＨＶ−Ｎｃｈトランジスタ１０の応答は遅く、図８（ｂ）に示すように、サージを小さくすることができる。それゆえ、発熱抵抗体Ｒにおいても、電圧の波形の揺らぎを小さくすることができ、発熱温度の揺らぎを小さくすることができる。これにより、発熱抵抗体Ｒの温度制御性を高めることができる。
また、ＨＶ−Ｎｃｈトランジスタ１０のオン抵抗が小さいため、発熱抵抗体Ｒにより高い電圧を印加することができる。つまり、発熱抵抗体Ｒを効率良く発熱させるように抵抗分割することができる。このような電子部品２００は、例えばプリンター等のサーマルヘッドに適用して極めて好適である。
【００２７】
次に、図６に示した半導体装置１００の製造方法について説明する。
図９（ａ）〜図１０（ｃ）は、本発明の実施形態に係る半導体装置１００の製造方法を示す断面図である。
図９（ａ）において、まず始めに、半導体基板１にＮウェル層３とＰウェル層５とをそれぞれ形成する。ここで、Ｎウェル層３は、例えば、フォトリソグラフィとイオン注入技術とによりリン等のＮ型不純物を半導体基板１に部分的に導入し、続いて、導入した不純物を半導体基板１内に熱拡散させることにより形成する。また、Ｐウェル層５は、例えば、フォトリソグラフィとイオン注入技術とによりボロン等のＰ型不純物を半導体基板１に部分的に導入し、続いて、導入した不純物を半導体基板１内に熱拡散させることにより形成する。
【００２８】
次に、半導体基板１にＮ型のオフセット層７とＰ型のストッパー層９とをそれぞれ形成する。ここで、Ｎ型のオフセット層７は、例えば、フォトリソグラフィとイオン注入技術とによりリン等のＮ型不純物を半導体基板１に部分的に導入し、続いて、導入した不純物を半導体基板１内に熱拡散させることにより形成する。また、Ｐ型のストッパー層９は、例えば、フォトリソグラフィとイオン注入技術とによりボロン等のＰ型不純物を半導体基板１に部分的に導入し、続いて、導入した不純物を半導体基板１内に熱拡散させることにより形成する。なお、これらオフセット層７やＰ型ストッパー層９を形成するための熱拡散工程は、後述のフィールド酸化膜１１の形成工程と兼用で行っても良いし、後述の他の熱拡散の工程と兼用で行っても良い。
【００２９】
次に、図９（ｂ）に示すように、例えばＬＯＣＯＳ法により、半導体基板１にフィールド酸化膜１１を形成する。フィールド酸化膜１１を形成した後は、図示しないが、シリコン窒化（Ｓｉ3Ｎ4）膜等からなる耐酸化性のマスクを半導体基板１上から取り除く。そして、半導体基板１上に絶縁膜１７を形成する。この絶縁膜１７の形成は、例えば半導体基板１を熱酸化することにより行う。次に、絶縁膜１７が形成された半導体基板１の上方全面に例えばｐｏｌｙ−Ｓｉ膜を形成する。このｐｏｌｙ−Ｓｉ膜の形成は、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）で行う。そして、このｐｏｌｙ−Ｓｉ膜をパターニングして、ゲート電極１９、２７、３５を形成する。このパターニングは、フォトリソグラフィとエッチング技術とにより行う。
【００３０】
次に、図９（ｃ）に示すように、ＨＶ−Ｎｃｈ領域とＬＶ−Ｎｃｈ領域とを覆い、ＬＶ−Ｐｃｈ領域を露出するレジストパターン４１を半導体基板１上に形成する。そして、このレジストパターン４１をマスクに、ＬＶ−Ｐｃｈ領域にボロン等のＰ型不純物をイオン注入する。次に、レジストパターン４１を除去し、その後、上記のＰ型不純物を熱拡散させる。これにより、図１０（ａ）に示すように、ＬＶ−Ｐｃｈ領域のＮウェル層３にＰ型のソース３１及びドレイン３３を形成すると共に、ゲート電極３５にＰ型の導電性を持たせる。なお、このソース３１及びドレイン３３等を形成するための熱拡散工程は、後述の他の熱拡散工程と兼用で行っても良い。
【００３１】
次に、図１０（ａ）に示すように、ＬＶ−Ｐｃｈ領域を覆い、ＨＶ−Ｎｃｈ領域とＬＶ−Ｎｃｈ領域とを露出するレジストパターン４３を半導体基板１上に形成する。そして、このレジストパターン４３をマスクに、ＨＶ−Ｎｃｈ領域とＬＶ−Ｎｃｈ領域にリン等のＮ型不純物をイオン注入する。ここでは、Ｎ型不純物のドーズ量を１０12〜１０13［ｃｍ-2］程度に設定する。次に、レジストパターン４３を除去し、その後、上記のＮ型不純物を熱拡散させる。これにより、ＨＶ−Ｎｃｈ領域にＮ型の低濃度層１３ａ、１５ａを形成すると共に、ＬＶ−Ｎｃｈ領域にＮ型の低濃度層２３ａ、２５ａを形成する。また、ゲート電極１９、２７にＮ型の導電性を持たせる。なお、この低濃度層１３ａ、１５ａ、２３ａ、２５ａ等を形成するための熱拡散工程は、後述の他の熱拡散工程と兼用で行っても良い。
【００３２】
次に、図１０（ｂ）に示すように、ゲート電極１９、２７、３５の側面にスペーサ２１を形成する。このスペーサ２１の形成は、例えば、半導体基板１上の全面にＣＶＤで絶縁膜（ＳｉＯ2膜又はＳｉ3Ｎ4膜等）を形成し、続いて、この絶縁膜をエッチバックすることにより行う。次に、ゲート電極１９、２７、３５上にキャップ層３７を形成する。このキャップ層３７の形成は、例えば、半導体基板１上の全面にＣＶＤで絶縁膜（例えば、ＳｉＯ2膜又はＳｉ3Ｎ4膜）を形成し、続いて、この絶縁膜をパターニングすることにより行う。
【００３３】
次に、図１０（ｃ）に示すように、ＨＶ−Ｎｃｈトランジスタ１０のゲート電極１９上と、ＬＶ−Ｐｃｈ領域を覆い、それ以外の領域を露出するレジストパターン４５を半導体基板１上に形成する。そして、このレジストパターン４５をマスクに、リン又はヒ素等のＮ型不純物をイオン注入する。ここでは、Ｎ型不純物のドーズ量を例えば１０15［ｃｍ-2］程度に設定する。次に、レジストパターン４５を除去し、その後、上記のＮ型不純物を熱拡散させる。これにより、図６に示したように、ＨＶ−Ｎｃｈ領域にＮ型の高濃度層１５ｂ及びドレイン１３を形成すると共に、ＬＶ−Ｎｃｈ領域にＮ型の高濃度層２３ｂ、２５ｂを形成する。また、これらの形成と同時に、ゲート電極２７のＮ型不純物濃度をさらに高める。このＮ型不純物の導入工程では、ＨＶ−Ｎｃｈ領域のゲート電極１９にＮ型不純物が導入されないので、ゲート電極１９のＮ型不純物濃度は低く抑えられ、上述したゲート電極１９の内部の空乏化が達成される。
【００３４】
このように、本発明の実施形態によれば、ＨＶ―Ｎｃｈトランジスタ１０について、ゲート電極１９の内部が空乏化することによりゲート電極１９に容量が生じ、この容量はゲート絶縁膜の容量と直列に接続される。これにより、ゲート絶縁膜の容量が実質的に低下するため、ＨＶ−Ｎｃｈトランジスタ１０の閾値電圧を高くすることができる。閾値電圧の調整をチャネルドープのみを用いて行う場合と比べて、オン電流の低下（即ち、オン抵抗の増加）を抑制することができる。
この実施形態では、ＨＶ−Ｎｃｈトランジスタ１０が本発明の「第１ＭＯＳトランジスタ」に対応し、ゲート電極１９が本発明の「第１ゲート電極」に対応している。また、ソース１５が本発明の「第１ソース」に対応し、ドレイン１３が本発明の「第１ドレイン」に対応している。さらに、ＬＶ−Ｎｃｈトランジスタ２０が本発明の「第２ＭＯＳトランジスタ」に対応し、ゲート電極２７が本発明の「第２ゲート電極」に対応している。また、ソース２３が本発明の「第２ソース」に対応し、ドレイン２５が本発明の「第２ドレイン」に対応している。さらに、３．５〜５．５［Ｖ］の電圧が本発明の「第１の電圧」と「第２の電圧」に対応している。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態に係るＨＶトランジスタ１０の構成例を示す図。
【図２】ゲート電極内部の空乏化の様子をシミュレーションした結果を示す図。
【図３】Ｉｄ−Ｖｇ特性とドーズ量との関係をシミュレーションした結果を示す図。
【図４】Ｉｄ−Ｖｄ特性とドーズ量との関係をシミュレーションした結果を示す図。
【図５】チャネルドープを用いた場合の、Ｉｄ−Ｖｔｈ特性を示す図。
【図６】本発明の実施形態に係る半導体装置１００の構成例を示す図。
【図７】本発明の実施形態に係る電子部品２００の一例を示す図。
【図８】サージの大小を比較する図。
【図９】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１０】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【符号の説明】
【００３６】
１  半導体基板、３  Ｎウェル層、５  Ｐウェル層、７  オフセット層、９  ストッパー層、１０  ＨＶ−Ｎｃｈトランジスタ（ＨＶ−トランジスタ）、１１  フィールド酸化膜、１５、２３、３１  ソース、１３、２５、３３  ドレイン、１７  絶縁膜、１９、２７、３５  ゲート電極、２０  ＬＶ−Ｎｃｈトランジスタ、３０  ＬＶ−Ｐｃｈトランジスタ、３７  キャップ層、４１、４３、４５  レジストパターン、１００  半導体装置、２００  電子部品、ＤＯ  ドレイン端子、Ｒ  発熱抵抗体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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