(57)【要約】【課題】データが入出力される状況においても安定した高速動作が可能な半導体メモリ装置及びその動作方法を提供する。【解決手段】本発明に係る半導体メモリ装置は、クロックモード時にクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮを出力するインバージョン出力回路２１０と、インバージョン出力回路２１０に接続されたＤＢＩ（Ｄａｔａ  Ｂｕｓ  Ｉｎｖｅｒｓｉｏｎ）ピンと、を備え、インバージョン出力回路２１０が、データの出力時にインバージョン情報ＲＤＢＩを出力し、前記クロックモード時に、前記データが出力されても、クロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮを出力する。【選択図】図２
2010118137.tif 000002
【特許請求の範囲】
【請求項１】
クロックモード時にクロックパターンを出力するインバージョン出力回路と、
前記インバージョン出力回路に接続されたＤＢＩ（Ｄａｔａ  Ｂｕｓ  Ｉｎｖｅｒｓｉｏｎ）ピンと、
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記インバージョン出力回路が、
データの出力時にインバージョン情報を出力し、前記クロックモード時に、前記データが出力されても、前記クロックパターンを出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記インバージョン出力回路が、
並列に入力される前記インバージョン情報または並列に入力される前記クロックパターンを出力端から選択的に出力する選択部と、
前記選択部の出力信号を直列に整列する並直列変換部と、
前記並直列変換部の出力信号を前記ＤＢＩピンに出力する出力ドライバと、
を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記選択部が、
読出し命令に応答して、並列に入力される前記インバージョン情報を出力し、パターンロード命令に応答して、並列に入力される前記クロックパターンを出力し、
前記クロックモード時に、前記読出し命令が印加されても、前記インバージョン情報を出力しないことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記選択部が、
前記クロックモードでないとき、読出し命令が印加されるとターンオンされ、並列に入力される前記インバージョン情報を伝送する第１パスゲートと、
前記クロックモードでないとき、書込みトレーニング動作時にターンオンされ、並列に入力される書込みトレーニングデータを伝送する第２パスゲートと、
パターンロード命令に応答してターンオンされ、並列に入力される前記クロックパターンを伝送する第３パスゲートと、
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記選択部の出力端に、
前記第１パスゲートないし第３パスゲートから伝送された信号をラッチするラッチ部が備えられていることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記並直列変換部がクロックに同期して動作し、
前記半導体メモリ装置が、
前記クロックモード時に、前記並直列変換部に入力される前記クロックがイネーブルされるように制御するクロック制御部をさらに備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項８】
前記半導体メモリ装置が、
前記クロックモード時に、前記ＤＢＩピンに接続された終端抵抗をオフ状態にする終端制御部をさらに備えることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
読出し動作時に、並列に入力されるインバージョン情報を伝送し、トレーニング動作時に、並列に入力されるトレーニングデータを伝送し、クロックモード時に、並列に入力されるクロックパターンを伝送する選択部と、
前記選択部から伝送される信号を直列に整列する並直列変換部と、
前記並直列変換部の出力信号をＤＢＩ（Ｄａｔａ  Ｂｕｓ  Ｉｎｖｅｒｓｉｏｎ）ピンに出力する出力ドライバと、
前記出力ドライバに接続されたＤＢＩピンと、
を備えることを特徴とする半導体メモリ装置。
【請求項１０】
前記直並列変換部が、
クロックに同期して動作し、出力制御信号に応答して、直列に整列した前記信号を出力することを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記半導体メモリ装置が、
前記クロックモード時に、前記並直列変換部に入力される前記クロックがイネーブルされるように制御するクロック制御部と、
前記クロックモード時に、前記出力制御信号がイネーブルされるように制御する出力制御部と、
前記クロックモード時に、前記ＤＢＩピンに接続された終端抵抗をオフ状態にする終端制御部と、
をさらに備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
クロックモードに入るステップと、
クロックパターンを受信するステップと、
前記クロックパターンをＤＢＩ（Ｄａｔａ  Ｂｕｓ  Ｉｎｖｅｒｓｉｏｎ）ピンを介して繰り返し出力するステップと、
を含むことを特徴とする半導体メモリ装置の動作方法。
【請求項１３】
前記クロックモード時に、
データピンにデータが入出力されても、前記ＤＢＩピンに前記クロックパターンを出力することを特徴とする請求項１２に記載の半導体メモリ装置の動作方法。
【請求項１４】
前記クロックパターンを受信するステップが、
パターンロード命令を受信するステップと、
前記パターンロード命令に対応するパターンを受信するステップと、
受信した前記パターンを前記クロックパターンとして格納するステップと、
を含むことを特徴とする請求項１２に記載の半導体メモリ装置の動作方法。
【請求項１５】
出力する前記ステップが、
並列に印加された前記クロックパターンを、直列に整列するステップと、
直列に整列した前記クロックパターンを、前記ＤＢＩピンに出力するステップと、
を含むことを特徴とする請求項１２に記載の半導体メモリ装置の動作方法。
【請求項１６】
前記半導体メモリ装置の動作方法が、
前記クロックモードに入ると、前記ＤＢＩピンに接続された終端抵抗をオフ状態にするステップをさらに含むことを特徴とする請求項１２に記載の半導体メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、より詳細には、ＤＢＩ（Ｄａｔａ  Ｂｕｓ  Ｉｎｖｅｒｓｉｏｎ）ピンにクロックパターンを出力することにより、半導体メモリ装置の高速動作の安定性を保障する技術に関する。
【背景技術】
【０００２】
半導体メモリ装置において、安定した高速動作を行うためのいくつかの方法がある。ＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）のように、読出し／書込みデータのチャネル伝送エラーをモニタする方法もあれば、アドレス／読出し／書込みトレーニングのように、メモリコントローラ（グラフィックメモリの場合はＧＰＵ）とメモリ装置との間で送受信される信号のセットアップ／ホールド（ｓｅｔｕｐ／ｈｏｌｄ）をチェックする方法もある。
【０００３】
また、安定した高速動作を行うための別の方法として、メモリ装置の内部で使用するクロックに関する情報を、メモリコントローラに伝送し続ける方法がある。この方法では、メモリ装置が、内部のクロックに関する情報をメモリコントローラに伝送し続けるので、メモリコントローラは、メモリ装置内の電圧や温度などの変化を直ちに把握することができる。
【０００４】
メモリ装置内のクロック情報を伝送する方法として、グラフィックメモリなどで採用しているＥＤＣ（Ｅｒｒｏｒ  Ｄｅｔｅｃｔｉｏｎ  Ｃｏｄｅ）ホールドパターンというものがある。この方法では、セルフリフレッシュモード／ＲＤＱＳモード／リセットモード／パワーダウンモードにある場合、並びに、ＣＲＣデータがバスに載せられた場合／内部ＷＣＫが不安定な場合を除けば、クロック情報を有する４ビットのホールドパターンをＥＤＣピンに繰り返し送り出す。ホールドパターンが（０１０１）のようにトグル（ｔｏｇｇｌｉｎｇ）し続けるように構成されている場合、ＥＤＣピンに出力されるホールドパターンは、メモリ装置の内部で使用するクロックに関する情報を有する。
【０００５】
メモリ装置から読出しデータが出力されている間は、ＥＤＣピンにＣＲＣデータが出力される。したがって、読出しデータが出力されている間は、ＥＤＣホールドパターンが出力されず、メモリ装置のクロック情報をチップの外部に出力できないという問題が発生する。仮に、読出しデータが出力されている間にも、ＥＤＣピンを介してホールドパターンを出力すると、読出しデータが出力されている間にも、メモリ装置のクロック情報をチップの外部に出力することは可能になる。しかし、この場合には、ＣＲＣデータを出力することが不可能になり、これにより、読出しデータに対するエラーの検出を全く行うことができないという問題が発生する。
【０００６】
後述する本発明では、上記の問題を解決するためにＤＢＩ（Ｄａｔａ  Ｂｕｓ  Ｉｎｖｅｒｓｉｏｎ）ピンを使用するので、以下では、まず、従来のメモリ装置におけるＤＢＩピンの役割及び構成について説明する。
【０００７】
図１は、従来の半導体メモリ装置におけるＤＢＩピンの周辺部の構成を示す図である。
【０００８】
ＤＢＩピンは、ＤＱピンを介して入出力されるデータが反転データなのか非反転データなのかに関する情報であるインバージョン情報の入出力を行うために備えられる。書込み動作時には、外部からインバージョン情報ＷＤＢＩがメモリ装置に入力され、読出し動作時には、メモリ装置からインバージョン情報ＲＤＢＩが出力される。
【０００９】
このＤＢＩピンの周辺部は、図示のように、選択部１１０と、並直列変換部１２０と、出力ドライバ１３０と、終端抵抗（ｔｅｒｍｉｎａｔｉｏｎ  ｒｅｓｉｓｔａｎｃｅ）１４０と、入力バッファ１５０と、直並列変換部１６０とを備えて構成される。
【００１０】
選択部１１０は、状況に応じて並直列変換部１２０への入力を選択する役割を果たす。読出し動作時にはインバージョン情報ＲＤＢＩを選択し、書込みトレーニング動作時には、書込みトレーニングデータＷＲＩＴＥ＿ＴＲＡＩＮＩＮＧ＿ＤＡＴＡを選択する。また、読出しトレーニング動作時には、読出しトレーニングデータＲＥＡＤ＿ＴＲＡＩＮＩＮＧ＿ＤＡＴＡを選択する。参考として、読出しトレーニングデータＲＥＡＤ＿ＴＲＡＩＮＩＮＧ＿ＤＡＴＡは、パターンロード命令ＬＤＦＦと共に外部から入力される。
【００１１】
並直列変換部（「ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）」ともいう。）１２０は、並列に入力された信号を直列に整列する（同時に入力される複数の信号を時系列の１つの信号に変換する）役割を果たす。図中には、８ビットのプリフェッチを使用するメモリ装置を例示しているので、並直列変換部１２０は８つの並列信号を直列に整列する。並直列変換部１２０は、クロックＣＬＫに同期して動作するが、ＤＱピンにデータが入出力されていない間は、ＤＢＩピンはインバージョン情報を入出力する必要がない。そのため、電流消耗を低減するために、ＤＢＩピン側に入力されるクロックＣＬＫは、データが入出力される間、すなわち、読出し／書込み動作時にのみイネーブルされるように設計されることが一般的である。図中のＣＥＮＴＥＲ＿ＣＬＫＥＮ信号は、並直列変換部１２０に入力されるクロックＣＬＫをこのように制御するために備えられる信号であり、ＣＥＮＴＥＲ＿ＣＬＫＥＮ信号がイネーブルされている間は、並直列変換部１２０に入力されるクロックＣＬＫがトグルし、ＣＥＮＴＥＲ＿ＣＬＫＥＮ信号がディセーブルされている間は、並直列変換部１２０に入力されるクロックＣＬＫがトグルしなくなる。ＰＯＵＴ＿ＣＬＢ信号は、ＣＡＳレイテンシＣＬに応じてインバージョン情報ＲＤＢＩを出力させる制御信号であり、並直列変換部１２０が整列したデータを出力ドライバ１３０に伝送するタイミングを決定する信号に相当する。
【００１２】
出力ドライバ１３０は、並直列変換部１２０から出力される信号を、ＤＢＩピンを用いてチップの外部に出力する役割を果たす。
【００１３】
終端抵抗１４０は、ＤＢＩピンのインピーダンス整合のために備えられる。インバージョン情報を出力する出力ドライバ１３０は、自主的にインピーダンスを整合させることが可能であるので、終端抵抗１４０は、ＤＢＩピンにインバージョン情報が入力されている間にのみオン状態にされる。図中のＯＤＴＥＮ信号は、終端抵抗１４０をオン／オフするための信号であり、外部からインバージョン情報が入力されたときにイネーブルされ、終端抵抗をオン状態にする信号である。
【００１４】
入力バッファ１５０は、ＤＢＩピンに入力されるインバージョン情報ＷＤＢＩを受信し、直並列変換部１６０は、インバージョン情報ＷＤＢＩを並列に整列（複数の信号に変換）してメモリ装置の内部に伝送する。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明は、上記の問題を解決するためになされたものであって、その目的は、データが入出力される状況においても安定した高速動作が可能な半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記の目的を達成するための本発明に係る半導体メモリ装置（１）は、クロックモード時にクロックパターンを出力するインバージョン出力回路と、前記インバージョン出力回路に接続されたＤＢＩ（Ｄａｔａ  Ｂｕｓ  Ｉｎｖｅｒｓｉｏｎ）ピンと、を備えることができる。
【００１７】
また、前記半導体メモリ装置（１）において、前記インバージョン出力回路は、データの出力時にインバージョン情報を出力し、前記クロックモード時に、前記データが出力されても、前記クロックパターンを出力することができる。
【００１８】
また、本発明に係る半導体メモリ装置（２）は、読出し動作時に、並列に入力されるインバージョン情報を伝送し、トレーニング動作時に、並列に入力されるトレーニングデータを伝送し、クロックモード時に、並列に入力されるクロックパターンを伝送する選択部と、前記選択部から伝送される信号を直列に整列する並直列変換部と、前記並直列変換部の出力信号をＤＢＩ（Ｄａｔａ  Ｂｕｓ  Ｉｎｖｅｒｓｉｏｎ）ピンに出力する出力ドライバと、前記出力ドライバに接続されたＤＢＩピンと、を備えることができる。
【００１９】
さらに、本発明に係る半導体メモリ装置の動作方法（１）は、クロックモードに入るステップと、クロックパターンを受信するステップと、前記クロックパターンをＤＢＩ（Ｄａｔａ  Ｂｕｓ  Ｉｎｖｅｒｓｉｏｎ）ピンを介して繰り返し出力するステップと、を含むことができる。
【００２０】
また、前記半導体メモリ装置の動作方法（１）において、前記クロックモード時に、データピンにデータが入出力されても、前記ＤＢＩピンに前記クロックパターンを出力することができる。
【発明の効果】
【００２１】
本発明によると、半導体メモリ装置は、クロックモードに入ると、ＤＢＩピンを介してクロックパターンを出力する。したがって、データが入出力される間にも、メモリ装置内のクロックに関する情報をメモリコントローラに通知することができ、これにより、メモリ装置の安定した動作を保障することができる。
【図面の簡単な説明】
【００２２】
【図１】従来の半導体メモリ装置におけるＤＢＩピンの周辺部の構成を示す図である。
【図２】本発明に係る半導体メモリ装置の構成図である。
【図３】図２に示すインバージョン出力回路２１０の構成図である。
【図４】図３に示す選択部３１０の構成図である。
【図５】本発明に係る半導体メモリ装置のクロックモード時の動作を示す図である。
【発明を実施するための形態】
【００２３】
以下、添付の図面を参照して、本発明の好ましい実施の形態を、本発明の属する技術分野における通常の知識を有する者が本発明を実施することができる程度に詳細に説明する。
【００２４】
図２は、本発明に係る半導体メモリ装置の構成図である。
【００２５】
本発明に係る半導体メモリ装置は、クロックモード時にクロックパターンを出力するインバージョン出力回路２１０と、インバージョン出力回路２１０に接続されるＤＢＩ（Ｄａｔａ  Ｂｕｓ  Ｉｎｖｅｒｓｉｏｎ）ピンとを備えて構成される。
【００２６】
インバージョン出力回路２１０は、データの出力時にインバージョン情報ＲＤＢＩを出力するが、クロックモード時には、データが出力されても、クロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮを出力する。本発明で新たに採用したクロックモード（ｃｌｏｃｋｉｎｇ  ｍｏｄｅ）とは、ＤＢＩピンにクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮを繰り返し出力するモードをいう。メモリ装置がクロックモードに入ると、データが入出力されても、ＤＢＩピンにはインバージョン情報ＲＤＢＩ、ＷＤＢＩが入出力されず、クロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮのみが持続的に出力される。クロックモード信号ＣＬＫＭＯＤＥＢは、クロックモードに入るとイネーブルされる信号であり、クロックモードへの切替は、ＭＲＳの設定などによって行われる。どの場合にクロックモードに入るのかに関しては、メモリコントローラとメモリ装置との間に所定のルールを決めればよい。
【００２７】
背景技術で説明したのと同様に、本発明において、インバージョン出力回路２１０は、インバージョン情報ＲＤＢＩを出力するほか、書込みトレーニング時には書込みトレーニングデータを出力し、読出しトレーニング時には読出しトレーニングデータを出力するように設計されてもよい。トレーニング動作時にＤＢＩピンをどのように使用するかに関して、これ（即ち、ＤＢＩピンに、読出しトレーニングデータ／書込みトレーニングデータが出力されること）は、設計スキームの違いに応じて異なり得る。異なる設計スキームにおいてＤＢＩピンがどのように使用されようとも、本発明で新たに採用したクロックモードでは、ＤＢＩピンを介してクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮが出力されることに変わりはない。
【００２８】
例えば、ＤＢＩピンにトレーニングデータを出力する半導体メモリ装置の場合、クロックモードでないときには、状況に応じて、インバージョン情報ＲＤＢＩまたはトレーニングデータをＤＢＩピンに出力し、クロックモードに入ると、ＤＢＩピンにはクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮのみを繰り返し出力する。一方、ＤＢＩピンにトレーニングデータを出力しない半導体メモリ装置の場合、クロックモードでないときには、ＤＢＩピンにインバージョン情報ＲＤＢＩを出力し、クロックモードに入ると、ＤＢＩピンにはクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮのみを繰り返し出力する。
【００２９】
図３は、図２に示すインバージョン出力回路２１０の構成図である。
【００３０】
インバージョン出力回路２１０は、読出し動作時には、並列に入力されるインバージョン情報ＲＤＢＩを伝送し、トレーニング動作時には、並列に入力されるトレーニングデータを伝送し、クロックモード時には、並列に入力されるクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮを伝送する選択部３１０と、選択部３１０から伝送される信号を直列に整列する並直列変換部３２０と、並直列変換部３２０の出力信号をＤＢＩピンに出力する出力ドライバ３３０とを備えて構成される。
【００３１】
半導体メモリ装置がクロックモードでない場合には、選択部３１０は、データの出力時（読出し動作時）にインバージョン情報ＲＤＢＩを出力し、書込みトレーニング動作時には、書込みトレーニングデータＷＲＩＴＥ＿ＴＲＡＩＮＩＮＧ＿ＤＡＴＡを出力する。また、読出しトレーニング動作時には、読出しトレーニングデータＲＥＡＤ＿ＴＲＡＩＮＩＮＧ＿ＤＡＴＡを出力する。すなわち、半導体メモリ装置がクロックモードでないときには、選択部３１０は従来の選択部１１０と同様に動作する。しかし、クロックモード時において、選択部３１０は、クロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮのみを繰り返し出力する。ラッチ３１１は、選択部３１０の後段に備えられ、選択部３１０から新しい信号が出力されなければ、以前の値を維持し続ける。
【００３２】
クロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮは、読出しトレーニング時に読出しトレーニングパターンが入力されるのと同様に入力可能である。読出しトレーニング時には、パターンロード命令ＬＤＦＦを用いて読出しトレーニングパターンが入力され、入力された読出しトレーニングパターンを出力するが、同様に、クロックモード時においても、パターンロード命令ＬＤＦＦを用いてクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮが入力され、入力されたクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮを出力することができる。これに関する詳細な説明は、図面を参照して後述する。
【００３３】
並直列変換部３２０は、選択部３１０から出力された並列信号（インバージョン情報、またはトレーニングデータ、またはクロックパターン）を直列に整列する。図中には、８ビットのプリフェッチを使用する半導体メモリ装置を例示しているため、８つの並列信号は直列に整列して出力される。並直列変換部３２０は、クロックＣＬＫに同期して動作する。従来の並直列変換部１２０に入力されるクロックは、ＣＥＮＴＥＲ＿ＣＬＫＥＮ信号がイネーブルされている間はトグルし、ＣＥＮＴＥＲ＿ＣＬＫＥＮ信号がディセーブルされている間はトグルしない。しかし、本発明においては、クロックモード時には常に並直列変換部３２０が動作し、直列に変換されたクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮを繰り返し出力しなければならない。したがって、本発明において、並直列変換部３２０に入力されるクロックＣＬＫは、クロックモード時には常にイネーブルされる。
【００３４】
クロック制御部３２１は、並直列変換部３２０に入力されるクロックＣＬＫを制御する。クロックモードでないとき（ＣＬＫＭＯＤＥＢ＝ハイレベル）には、ＣＥＮＴＥＲ＿ＣＬＫＥＮ信号に応答してクロックをイネーブル／ディセーブルさせ、クロックモード時（ＣＬＫＭＯＤＥＢ＝ローレベル）には、ＣＥＮＴＥＲ＿ＣＬＫＥＮ信号の論理レベルにかかわらず、クロック制御部３２０に入力されるクロックＣＬＫを常にイネーブルさせる。
【００３５】
背景技術で説明したのと同様に、本発明において、並直列変換部３２０に入力される出力制御信号ＰＯＵＴ＿ＣＬＢは、ＣＡＳレイテンシＣＬに応じてインバージョン情報ＲＤＢＩを出力させる制御信号であり、並直列変換部３２０から出力される信号のタイミングを決定する。すなわち、出力制御信号ＰＯＵＴ＿ＣＬＢがローレベルでイネーブルされると、並直列変換部３２０からは、直列に整列された信号が出力される。クロックモード時においては、クロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮが繰り返し出力されなければならないので、出力制御信号ＰＯＵＴ＿ＣＬＢは常にイネーブルされる必要がある。図中の出力制御部３２２は、このような役割を果たすものであり、出力制御部３２２は、クロックモード時（ＣＬＫＭＯＤＥＢ＝ローレベル）には、並直列変換部３２０に入力される出力制御信号ＰＯＵＴ＿ＣＬＢを常にローレベルに維持する。
【００３６】
出力ドライバ３３０は、並直列変換部３２０により直列に整列された信号をＤＢＩピンに出力する役割を果たす。
【００３７】
終端抵抗３４０は、ＤＢＩピンにインバージョン情報ＷＤＢＩが入力される場合に、ＤＢＩピンと外部チャネルとの間でインピーダンス整合を行うために備えられる。ＤＢＩピンからインバージョン情報ＲＤＢＩが出力される場合には、出力ドライバ３３０が動作してインピーダンス整合を行うので、終端抵抗３４０は、ＤＢＩピンにインバージョン情報ＷＤＢＩが入力される場合にのみオン状態にされればよい。図中のＯＤＴＥＮ信号は、終端抵抗３４０をオン／オフするための信号であり、外部からデータとインバージョン情報ＷＤＢＩとが入力される書込み動作時にイネーブルされる信号である。本発明においては、クロックモード時には、ＤＢＩピンに常にクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮを出力しなければならない。したがって、本発明において、クロックモード時には、終端抵抗３４０は、読出し／書込み動作にかかわらず、オフ状態にされるべきである。図中の終端制御部３４１は、このような役割を果たすものであり、終端制御部３４１は、クロックモード時（ＣＬＫＭＯＤＥＢ＝ローレベル）には、ＯＤＴＥＮ信号がハイレベルでイネーブルされることを防止し、終端抵抗３４０がオフ状態を維持するように制御する。
【００３８】
図４は、図３に示す選択部３１０の構成図である。
【００３９】
同図に示すように、選択部３１０は、クロックモードでないとき（ＣＬＫＭＯＤＥＢ＝ハイレベル）、読出し命令ＲＤが印加されるとターンオンされ、並列に入力されるインバージョン情報ＲＤＢＩ＜０：７＞を伝送する第１パスゲートＰＧ１０〜ＰＧ１７と、クロックモードでないとき（ＣＬＫＭＯＤＥＢ＝ハイレベル）、書込みトレーニング動作時にターンオンされ、並列に入力される書込みトレーニングデータＷＲＩＴＥ＿ＴＲＡＩＮＩＮＧ＿ＤＡＴＡ＜０：７＞を伝送する第２パスゲートＰＧ２０〜ＰＧ２７と、パターンロード命令ＬＤＦＦＳＴＢＰに応答してターンオンされ、並列に入力されるクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮ＜０：７＞を伝送する第３パスゲートＰＧ３０〜ＰＧ３７とを備えて構成される。
【００４０】
以下、選択部３１０の動作を、クロックモードでない場合と、クロックモードの場合とに分けて説明する。
【００４１】
まず、クロックモードでない場合の動作を説明する。クロックモードでないときには、ＣＬＫＭＯＤＥＢ信号は、ハイレベルでディセーブルされる。このとき、第１パスゲートＰＧ１０〜ＰＧ１７は、読出し命令ＲＤが印加されるたびにターンオンされ、インバージョン情報ＲＤＢＩ＜０：７＞を後段の並直列変換部３２０に伝送する。図中のＲＤＰＩＮＢ信号は、読出し命令ＲＤがイネーブルされるたびにローレベルでイネーブルされる信号である。第２パスゲートＰＧ２０〜ＰＧ２７は、書込みトレーニング動作時にターンオンされ、書込みトレーニングデータＷＲＩＴＥ＿ＴＲＡＩＮＩＮＧ＿ＤＡＴＡ＜０：７＞を並直列変換部３２０に伝送する。図中のＷＲＴＲ信号は、書込みトレーニング動作時にハイレベルでイネーブルされる信号である。第３パスゲートＰＧ３０〜ＰＧ３７は、パターンロード命令ＬＤＦＦに応答してターンオンされ、読出しトレーニングデータＲＥＡＤ＿ＴＲＡＩＮＩＮＧ＿ＤＡＴＡ＜０：７＞を並直列変換部３２０に伝送する。図中のＬＤＦＦＳＴＢＰ信号は、パターンロード命令ＬＤＦＦの印加時にハイレベルでイネーブルされるパルス信号に相当する。
【００４２】
続いて、クロックモード時の動作をみる説明する。クロックモード時には、ＣＬＫＭＯＤＥＢ信号は、ローレベルでイネーブルされる。このとき、第１パスゲートＰＧ１０〜ＰＧ１７及び第２パスゲートＰＧ２０〜ＰＧ２７は、ＲＤＰＩＮＢ信号、ＷＲＴＲ信号の論理レベルにかかわらず、常にオフ状態を維持する。第３パスゲートＰＧ３０〜ＰＧ３７は、パターンロード命令ＬＤＦＦに応答してクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮ＜０：７＞を受信する。パターンロード命令ＬＤＦＦは、読出しトレーニング時に読出しトレーニングデータＲＥＡＤ＿ＴＲＡＩＮＩＮＧ＿ＤＡＴＡ＜０：７＞を並直列変換部３２０に伝送する命令に相当するが、本発明においては、クロックモード時において、この命令を用いてクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮ＜０：７＞を並直列変換部３２０に伝送する。すなわち、第３パスゲートＰＧ３０〜ＰＧ３７は、クロックモード時には、クロックモードでない場合に読出しトレーニングデータＲＥＡＤ＿ＴＲＡＩＮＩＮＧ＿ＤＡＴＡ＜０：７＞を受信していた従来の方法と同じ方法を用いて、クロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮ＜０：７＞を受信する。
【００４３】
パターンロード命令ＬＤＦＦと共に、トグルするクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮ＜０：７＞を入力すると、入力した値は、選択部３１０の後段のラッチ３１１によって維持され続けるので、出力ドライバ３３０を介して、同じパターンが持続的にチップの外部に出力できるようになる。仮に、トグルし続ける信号をクロックパターンとして用いる場合には、（０，１，０，１，０，１，０，１）のパターンを有するクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮ＜０：７＞を入力すればよく、例えば、４ビットで繰り返される信号（１００１）をクロックパターンとして用いる場合には、（１，０，０，１，１，０，０，１）のパターンを有するクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮ＜０：７＞を入力すればよい。
【００４４】
図５は、本発明に係る半導体メモリ装置のクロックモード時の動作を示す図である。
【００４５】
同図に示すように、半導体メモリ装置がクロックモードであるため、ＤＢＩピンを介してクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮが持続的に繰り返し出力される。図中にはビットパターン（０，１，２，３）が繰り返し出力される場合が示されているが、これは、４ビットのクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮが繰り返し出力されることを示している。
【００４６】
データピン（ＤＱピン）には、読出し命令ＲＤの印加後、ＣＡＳレイテンシＣＬが経過した時点からデータＤＡＴＡが出力される。同図にはデータパターン（０，１，２，３，４，５，６，７）が出力されることを示しているが、これは、読出し命令ＲＤによりＤＱピンに出力される８ビットのデータＤＡＴＡを示す。
【００４７】
ＥＤＣピンには、通常は、ホールドパターンＨＯＬＤ＿ＰＡＴＴＥＲＮが出力される。同図には、ＥＤＣピンにビットパターン（０，１，２，３）が繰り返し出力されることが示されており、これは、４ビットのホールドパターンＨＯＬＤ＿ＰＡＴＴＥＲＮが繰り返し出力されることを示している。データが出力され、ＣＲＣデータについてのレイテンシＣＲＣＲＬが経過した後、ＥＤＣピンにはＣＲＣデータＣＲＣ＿ＤＡＴＡが出力される（図中の符号５０１で示す期間、以下、「５０１期間」と記す）。図中の「５０１」期間に出力されたデータパターン（０，１，２，３，４，５，６，７）が、直前にＤＱピンに出力されたデータＤＡＴＡに対応するＣＲＣデータＣＲＣ＿ＤＡＴＡである。
【００４８】
従来の半導体メモリ装置の場合、図中の「５０１」期間において、メモリコントローラがメモリ装置内のクロックに関する情報を得る方法が全くなかった。その理由は、「５０１」期間には、ＥＤＣピンを介してホールドパターンＨＯＬＤ＿ＰＡＴＴＥＲＮを出力できないからである。しかし、本発明に係る半導体メモリ装置の場合、クロックモード時には、常にＤＢＩピンを介してクロックパターンを出力する。したがって、図中の「５０１」期間においても、メモリコントローラは、メモリ装置内のクロックに関する状況をモニタできるようになる。
【００４９】
同図では「５０１」期間が短い期間として示されているが、読出し動作が連続して行われる場合、「５０１」期間は、メモリ装置の動作において非常に長い期間に相当する。したがって、「５０１」期間を含むクロックモード時において、クロックパターンを常に出力するＤＢＩピンが存在するので、メモリ装置の安定した高速動作を大きく向上させることができる。
【００５０】
図２ないし図５をさらに参照して、本発明に係る半導体メモリ装置の動作方法について説明する。
【００５１】
本発明に係る半導体メモリ装置の動作方法は、クロックモードに入るステップと、クロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮを受信するステップと、クロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮをＤＢＩピンを介して繰り返し出力するステップとを含み得る。
【００５２】
上述したように、クロックモード時には、ＤＱピンにデータが入出力されても、ＤＢＩピンにクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮを持続的に出力する。
【００５３】
クロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮを受信することは、読出しトレーニングデータＲＥＡＤ＿ＴＲＡＩＮＩＮＧ＿ＤＡＴＡを受信するのと同様の方式となり得る。詳細には、上記したクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮを受信するステップは、パターンロード命令ＬＤＦＦを受信するステップと、パターンロード命令ＬＤＦＦに対応するクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮ＜０：７＞を受信するステップと、受信したパターンをクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮとしてラッチ３１１に格納するステップとを含み得る。
【００５４】
また、上記した出力するステップは、並列に印加されたクロックパターンＣＬＯＣＫＩＮＧ＿ＰＡＴＴＥＲＮ＜０：７＞を、直並列変換部３２０を用いて直列に整列するステップと、直列に整列されたクロックパターンを、出力ドライバ３３０を用いてＤＢＩピンに出力するステップとを含み得る。
【００５５】
また、前記半導体メモリ装置の動作方法は、クロックモードに入ると、ＤＢＩピンに接続された終端抵抗３４０をオフ状態に制御するステップをさらに含むことができる。
【００５６】
以上、本発明の技術的思想を上記の実施形態に基づいて具体的に説明したが、上記の実施形態は、本発明を説明するためのものであって、本発明を制限するためのものではないことに留意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施形態が具現可能であることが分かるであろう。
【符号の説明】
【００５７】
２１０      インバージョン出力回路
３１０      選択部
３１１      ラッチ
３２０      並直列変換部３２０
３２１      クロック制御部
３２２      出力制御部
３３０      出力ドライバ
３４０      終端抵抗
３４１      終端制御部
ＰＧ１０〜ＰＧ１７      第１パスゲート
ＰＧ２０〜ＰＧ２７      第２パスゲート
ＰＧ３０〜ＰＧ３７      第３パスゲート
【図１】
2010118137.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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