(57)【要約】【課題】非選択セルの誤書き込みを防止するとともに、非選択ワード線の電位（Ｖｐａｓｓ)を高くすることなく、複数の閾値電圧を高速に書き込むことが可能な半導体記憶装置を提供する。【解決手段】メモリセルアレイ１は、ワード線ＷＬ、及びビット線ＢＬに接続され、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルがマトリックス状に配置されている。制御回路は入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルにデータを書き込む。制御回路は、書き込み動作時、メモリセルが形成されたウェル領域５２、５５又は基板５１に第１電位を印加した後、ウェル領域又は基板５１を第２電位（第２電位＜第１電位）とし、この後、ワード線に所定の電圧を印加して書込み動作を行う。【選択図】      図５
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【特許請求の範囲】
【請求項１】
ワード線、及びビット線に接続され、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、
入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルにデータを書き込む制御回路とを具備し、
前記制御回路は、書き込み動作時、前記メモリセルが形成されたウェル領域又は基板に第１電位を印加した後、前記ウェル領域又は基板を第２電位（第２電位＜第１電位）とし、この後、前記ワード線に所定の電圧を印加して書込み動作を行うことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、ビット線に接続され、前記メモリセルの前記ウェル領域又は基板に前記第１電位を印加すると共に、前記ビット線に第３電位を印加することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ウェル領域又は基板を前記第２電位（第２電位＜第１電位）とするとき、前記ビット線の電位を前記第３電位から、第４電位（第４電位＝＞第２電位）とすることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記ウェル領域又は基板を前記第２電位（第２電位＜第１電位）とするとき、書き込みセルのビット線の電位を第３電位から、第４電位（第４電位＝＞第２電位）とし、非書き込みセルのビット線の電位は第３電位を保持することを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記メモリセルは、ビット線に接続され、前記ビット線は、書き込み及び非書き込みのデータを保持するデータ記憶回路に、スイッチ回路を介して接続され、前記スイッチ回路は、前記メモリセルのウェル領域又は基板に前記第１電位を印加ときに、オフ状態となり、前記ビット線はフローティングとなることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記スイッチ回路は、前記ウェル領域又は基板が前記第２電位（第２電位＜第１電位）に設定された後、オン状態となり、前記ビット線にデータ記憶回路のデータに応じた電圧が供給されることを特徴とする請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＮＡＮＤ型フラッシュメモリに係わり、特に、メモリセルに多値データを記憶することが可能な半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、ロウ方向に配置された複数のセル全てがワード線に接続され、カラム方向に配置された複数のセル全て、又は半数のセルが、直列接続されてＮＡＮＤユニットを構成し、このＮＡＮＤユニットのドレイン側が選択ゲートを介してそれぞれビット線に接続されている。各ビット線は書き込み、及び読み出し用のラッチ回路に接続されている。ロウ方向に配置された全てのセル又は半数のセル（例えば２〜８ｋBのセル）に対して一括して書き込み、又は読み出し動作が行なわれる。消去動作では、メモリセルの閾値電圧が負とされ、書き込み動作により、メモリセル内に電子を注入することにより、閾値電圧が正に設定される（例えば特許文献１参照）。
【０００３】
ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが直列接続されているため、読み出し動作時において、非選択セルをオン状態とする必要があり、閾値電圧より高い読み出し電圧（Ｖread）がセルのゲートに印加される。このため、書き込み動作での閾値電圧は、Ｖreadを超えてはならず、書き込みシーケンスにおいて、ビット毎にプログラム、プログラムベリファイリードを繰り返し行ない、Ｖreadを超えないように閾値分布を抑える必要がある。したがって、書き込みスピードが遅くなる。
【０００４】
また、大容量を記憶するため、１セルに２ビット以上記憶する多値メモリが開発されている。例えば１セルに２ビットを記憶する場合、４つの閾値分布を設定する必要があり、１セルに１ビットを記憶するメモリに比べ、１つ当たりの閾値分布を狭く書き込む必要がある。このため、１ビットを記憶するメモリに比べて書き込みスピードが遅くなる。
【０００５】
このため、高い閾値に書き込むため、ワード線に高い書き込み電圧を印加する必要がある。しかし、同一ワード線上の非書き込みのセルは、書き込まれてはならない。したがって、書き込み時にチャネル領域の電位を高くブートさせる必要がある。このためには、非選択ワード線の電圧（Ｖｐａｓｓ)を高くすればよい。しかし、この場合、書き込みセルともにＮＡＮＤユニットを構成する非書き込みセルが書き込まれてしまうとういう問題がある。このため、非選択ワード線の電位をなるべく低くして、チャネル領域の電位を高くすることが望まれている。
【特許文献１】特開２００４−１９２７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、非選択セルの誤書き込みを防止するとともに、非選択ワード線の電位（Ｖｐａｓｓ)を高くすることなく、複数の閾値電圧を高速に書き込むことが可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の半導体記憶装置の態様は、ワード線、及びビット線に接続され、ｎ値（ｎは２以上の自然数）のうちの１値を記憶する複数のメモリセルがマトリックス状に配置されて構成されたメモリセルアレイと、入力データに応じて前記ワード線、ビット線の電位を制御し、前記メモリセルにデータを書き込む制御回路とを具備し、前記制御回路は、書き込み動作時、前記メモリセルが形成されたウェル領域又は基板に第１電位を印加した後、前記ウェル領域又は基板を第２電位（第２電位＜第１電位）とし、この後、前記ワード線に所定の電圧を印加して書込み動作を行うことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、非選択セルの誤書き込みを防止するとともに、非選択ワード線の電位（Ｖｐａｓｓ)を高くすることなく、複数の閾値電圧を高速に書き込むことが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１０】
図１は、メモリセルに２値（１ビット）、又は４値（２ビット）を記憶するＮＡＮＤ型フラッシュメモリの構成を示している。
【００１１】
メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。
【００１２】
ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、メモリチップ外部の図示せぬホストに接続される。このホストは例えばマイクロコンピュータにより構成され、前記データ入出力端子５から出力されたデータを受ける。さらに、ホストは、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホストからデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。
【００１３】
ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
【００１４】
メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、ホストから制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）によって制御される。この制御信号及び制御電圧発生回路７は、データの書き込み時にワード線やビット線の電圧を発生するとともに、後述するように、ウェルに供給される電圧を発生する。このウェルに供給される電圧は、例えば電圧Ｖｄｄ又は電圧Ｖｄｄより高い昇圧電圧又は降圧した電圧ＶＸである。制御信号及び制御電圧発生回路７は、例えばチャージポンプ回路のような昇圧回路を含み、プログラム電圧や上記電圧ＶＸ及びその他高電圧を生成可能とされている。
【００１５】
前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。
【００１６】
図２は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の一例を示している。メモリセルアレイ１には複数のＮＡＮＤユニットが配置されている。１つのＮＡＮＤユニットは、例えば直列接続された例えば６４個のＥＥＰＲＯＭからなるメモリセルＭＣと、２個のダミーセルＤＣＳ、ＤＣＤと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ６３に共通接続されている。ダミーセルＤＣＳ、ＤＣＤのゲートは、ダミーワード線ＷＬＤＳ、ＷＬＤＤにそれぞれ接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。
【００１７】
ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）、（ＢＬｎｅ、ＢＬｎｏ）が接続されている。
【００１８】
メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤユニットにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。
【００１９】
また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。すなわち、ロウ方向に配置された複数のメモリセルのうち半数のメモリセルが対応するビット線に接続される。このため、ロウ方向に配置された複数のメモリセルの半数ずつに対して書き込み又は読み出し動作が実行される。
【００２０】
リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡｎ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、破線で示す、２ページが選択される。この２ページの切り替えはアドレスによって行われる。
【００２１】
１セルに２ビット記憶する場合は２ページであるが、１セルに１ビット記憶する場合は１ページ、１セルに３ビット記憶する場合は３ページ、１セルに４ビット記憶する場合は４ページとなる。
【００２２】
図３は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成の他の例を示している。図２に示す構成の場合、データ記憶回路１０に２本のビット線（ＢＬｉｅ、ＢＬｉｏ）が接続されていた。これに対して、図３に示す構成の場合、各ビット線にデータ記憶回路１０が接続され、ロウ方向に配置された複数のメモリセルは、全て対応するビット線に接続される。このため、ロウ方向に配置された全てのメモリセルに対して書き込み又は読み出し動作を行うことができる。
【００２３】
尚、以下の説明は、図２に示す構成、及び図３に示す構成のいずれも適用することが可能であるが、図３を使用する場合について説明する。
【００２４】
図４（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図４（ａ）はメモリセルを示している。基板５１（後述するＰ型ウェル領域５５）にはメモリセルのソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図４（ｂ）は選択ゲートを示している。Ｐ型ウェル領域５５にはソース、ドレインとしてのｎ型拡散層４７が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。
【００２５】
図５は、ＮＡＮＤ型フラッシュメモリの断面図を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成されている。Ｎ型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメモリセルアレイ１を構成する低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。さらに、前記Ｎ型ウェル領域５３、Ｐ型ウェル領域５６内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前記基板５１内には、ビット線とデータ記憶回路１０を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。
【００２６】
また、メモリセルアレイ１が形成されるＰ型ウェル領域５５及びＮ型ウェル領域５２には、後述するように、データの書き込み時、例えば電圧Ｖｄｄ又は電圧Ｖｄｄより高い昇圧電圧又は降圧した電圧ＶＸが供給される。このため、書き込み時に一旦、ウェル領域５５、５２に電圧Ｖｄｄ又はＶＸを与え、セルのＮ＋拡散層に電圧を供給することにより、メモリセルのチャネル電位が上昇される。したがって、非選択セルの誤書き込みが防止される。
【００２７】
図６は、図５に示す各領域に供給される電圧の例を示している。消去、プログラム（ウェル昇圧）、プログラム、リードにおいて、各領域に図６に示すような電圧が供給される。ここで、Ｖｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電圧である。ＶＸはＶｄｄより高い昇圧電圧又は降圧した電圧、ＶｐｇｍＨはデータの書き込み時に、ローデコーダ内のＮチャネルＭＯＳトランジスタのゲートに印加される電圧であり、ＮチャネルＭＯＳトランジスタの閾値電圧分低下せずに、ワード線の書込み電圧Ｖｐｇｍを通すための電位である。つまり、ワード線に供給される電圧Ｖｐｇｍ＋Ｖｔｈ（Ｖｔｈ：ＮチャネルＭＯＳトランジスタの閾値電圧）である。Ｖｐａｓｓは、データの書き込み時、非選択セルのワード線の供給される電圧、Ｖｒｅａｄは、データの読み出し時に非選択ワード線に供給される電圧である。ＶｒｅａｄＨは読み出し時に、ローデコーダ内のＮチャネルＭＯＳトランジスタのゲートに印加される電圧であり、ＮチャネルＭＯＳトランジスタの閾値電圧分低下せずに、Ｖｒｅａｄを通すための電位である。つまり、ワード線に供給される電圧であり、読み出し時にＶｒｅａｄ＋Ｖｔｈ（Ｖｔｈ：ＮチャネルＭＯＳトランジスタの閾値電圧）である。
【００２８】
図７は、図３に示すデータ記憶回路１０の一例を示す回路図である。
【００２９】
このデータ記憶回路１０は、例えば２ビット、４値のデータを書き込み、読み出す場合を示しており、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ０、ＤＤＣ１）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣ０、ＤＤＣ１は、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。
【００３０】
ＳＤＣは、スタティックラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂ、及びトランジスタ６１ｃ、６１ｄにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続されている。このトランジスタ６１ｃのゲートには信号ＥＱ２が供給されている。トランジスタ６１ｄはクロックドインバータ回路６１ａの出力端と接地間に接続されている。このトランジスタ６１ｄのゲートには信号ＰＲＳＴが供給されている。ＳＤＣのノードＮ２ａは、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯｎに接続され、ノードＮ２ｂは、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯに接続される。これらトランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。ＳＤＣのノードＮ２ａは、トランジスタ６１ｇ、６１ｈを介してＰＤＣのノードＮ１ａに接続されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには信号ＢＬＣ１が供給されている。
【００３１】
ＰＤＣは、スタティックラッチ回路を構成するクロックドインバータ回路６１ｉ、６１ｊ及びトランジスタ６１ｋにより構成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１ｋのゲートには信号ＥＱ１が供給されている。ＰＤＣのノードＮ１ｂはトランジスタ６１ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端はトランジスタ６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＣＨＫ１が供給されている。また、トランジスタ６１ｌの電流通路の他端はトランスファゲートを構成するトランジスタ６１ｎ、６１ｏの電流通路の一端に接続されている。このトランジスタ６１ｎのゲートには信号ＣＨＫ２ｎが供給されている。また、トランジスタ６１ｏのゲートはノードＮ２ａに接続されている。トランジスタ６１ｎ、６１ｏの電流通路の他端は、信号線ＣＯＭｉに接続されている。この信号線ＣＯＭｉは全データ記憶回路１０に共通に接続され、この信号線ＣＯＭｉのレベルにより、全データ記憶回路１０のベリファイが完了したかどうかを判定できる。すなわち、後述するように、ベリファイが完了すると、ＰＤＣのノードＮ１ｂがローレベル（ノードＮ１ａがハイレベル）となる。この状態において、信号ＣＨＫ１、ＣＨＫ２ｎをハイレベルとすると、ベリファイが完了している場合、信号ＣＯＭｉがハイレベルとなる。
【００３２】
さらに、前記ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このキャパシタ６１ｐは、一端が前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３に接続され、他端は接地されている。また、接続ノードＮ３には、トランジスタ６１ｑ０〜６１ｑ１を介してＤＤＣ０、ＤＤＣ１が接続される。前記トランジスタ６１ｑ０、６１ｑ１のゲートには、信号ＲＥＧ０、ＲＥＧ１がそれぞれ供給されている。
【００３３】
ダイナミックラッチ回路を構成するＤＤＣ０、ＤＤＣ１は、トランジスタ６１ｒ０、６１ｒ１により構成されている。トランジスタ６１ｒ０、６１ｒ１の電流通路の一端には信号ＶＰＲＥが供給され、他端は前記トランジスタ６１ｑ０、６１ｑ１の電流通路にそれぞれ接続されている。このトランジスタ６１ｒ０、６１ｒ１のゲートはトランジスタ６１ｓ０、６１ｓ１を介して前記ＰＤＣのノードＮ１ａにそれぞれ接続されている。このトランジスタ６１ｓ０、６１ｓ１のゲートには信号ＤＴＧ０、ＤＴＧ１がそれぞれ供給されている。
【００３４】
さらに、前記接続ノードＮ３にはトランジスタ６１ｔ、６１ｕの電流通路の一端が接続されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲートにはＢＬＰＲＥが供給されている。前記トランジスタ６１ｔのゲートには信号ＢＬＣＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はトランジスタ６１ｖを介してビット線ＢＬｏ/ｅの一端に接続されている。
【００３５】
尚、図２に示すデータ記憶回路の場合、トランジスタ６１ｔと奇数、偶数のビット線ＢＬｏ、ＢＬｅとの間の構成が、図７に示すように変形される。この場合、トランジスタ６１ｔと奇数、偶数のビット線ＢＬｏ、ＢＬｅとの間にトランジスタ６１ｗ、６１ｘが接続される。トランジスタ６１ｗ、６１ｘのゲートには、信号ＢＬＳｏ、ＢＬＳｅがそれぞれ供給されている。ビット線ＢＬｏとトランジスタ６１ｗの接続ノードにトランジスタ６１ｙの電流通路の一端が接続され、ビット線ＢＬｅとトランジスタ６１ｘの接続ノードにトランジスタ６１ｚの電流通路の一端が接続されている。トランジスタ６１ｙ、６１ｚのゲートには信号ＢＩＡＳｏ，ＢＩＡＳｅが供給され、トランジスタ６１ｙ、６１ｚのゲートの他端には信号ＢＬＣＲＬが供給されている。このため、ビット線ＢＬｏ、ＢＬｅの一端には、トランジスタ６１ｙ、６１ｚを介して信号ＢＬＣＲＬが供給される。信号ＢＬＣＲＬは、リード及びプログラム時に、非選択ビット線に供給する電圧である。
【００３６】
また、以後、ＰＤＣのデータはノードＮ１ａの電位、ＳＤＣのデータはノードＮ２ａの電位、ＴＤＣのデータはノードＮ３の電位とする。ＤＤＣ０、ＤＤＣ１のデータは、トランジスタ６１ｒ０、６１ｒ１のゲートの電位とする。
【００３７】
上記各信号及び電圧は、図１に示す制御信号及び制御電圧発生回路７により生成され、この制御信号及び制御電圧発生回路７の制御に基づき、データの書き込み、ベリファイ、読み出し動作が制御される。
【００３８】
図８は、図１に示すワード線制御回路６に含まれるロウ選択回路とワード線駆動回路の例を示している。図２、図３に示す各ブロックに対応してロウ選択回路８１がそれぞれ配置されている。各ロウ選択回路８１は、例えば複数のＮチャネルＭＯＳトランジスタにより構成された複数のトランスファゲート８２を有している。これらトランスファゲート８２のゲート電極ＴＧは共通接続されている。
【００３９】
各ブロックのワード線ＷＬ０〜ＷＬ６３、ダミーワード線ＷＬＤＳ、ＷＬＤＤ、セレクト線ＳＧＳ、ＳＧＤは、対応するロウ選択回路８１を構成するトランスファゲート８２の電流通路の一端にそれぞれ接続されている。これらトランスファゲート８２の他端はそれぞれ、ワード線（ＷＬ０〜ＷＬ６３）駆動回路７１−０〜７１−６３、ダミーワード線（ＷＬＤＳ，ＷＬＤＤ）駆動回路７２−０、７２−１、セレクト線（ＳＧＳ，ＳＧＤ）駆動回路７３−０、７３−１に接続されている。これらワード線駆動回路７１−０〜７１−６３、ダミーワード線駆動回路７２−０、７２−１、セレクト線駆動回路７３−０、７３−１は、例えば前記制御信号及び制御電圧発生回路７に設けられ、書き込み動作（プログラム）、ベリファイ動作、読み出し（リード）動作、消去動作時に所定の電圧を発生する。
【００４０】
図９（ａ）（ｂ）（ｃ）は、メモリセルのデータと閾値の関係を示している。図９（ｃ）に示すように、消去動作を行なうとメモリセルのデータは“０”となる。図９（ａ）に示すように、１つのセルに１ビットを記憶する２値の場合、書き込み動作により、メモリセルのデータはデータ“０”と“１”になる。１つのセルに２ビットを記憶する４値の場合、第１ページの書込みで、図９（ａ）に示すように、１ビットのデータが書き込まれ、メモリセルのデータはデータ“０”、“１”となり、第２ページの書込みで、図９（ｂ）に示すように、もう１ビットのデータが書き込まれ、メモリセルのデータは“０”、“２”、“３”、“４”となる。本実施形態において、データ“０”、“２”、“３”、“４”は、閾値電圧の低い方から高い方に対応して定義されている。
【００４１】
（消去動作）
消去動作は、図２、図３の点線で示すブロック単位で行われる。消去後、セルの閾値は、図９（ｃ）に示すように、メモリセルのデータ“０”となる。
【００４２】
（読み出し動作）
図９（ａ）に示す１つのセルに１ビットを記憶する２値の場合、メモリセルのデータは、データ“０”又は“１”として存在する。このため、これらデータの閾値電圧の中間のレベル“ａ”で読み出し動作を行うことにより、これらデータを読み出すことができる。
【００４３】
また、図９（ｂ）に示す１つのセルに２ビットを記憶する４値の場合、メモリセルのデータは、データ“０”、“２”、“３”、“４”に存在する。このため、データ“０”と“２”の中間のレベル“ｂ”、データ“２”と“３”の中間のレベル“ｃ”、データ“３”と“４”の中間のレベル“ｄ”で読み出し動作を行うことにより、これらのデータを読み出すことができる。
【００４４】
図１０は、読み出し及びベリファイ読み出しの動作波形を示している。図１０を参照して読み出し動作について説明する。
【００４５】
先ず、選択されているセルのウェル、ソース線、非選択ビット線を、０Ｖとする。
【００４６】
選択されたブロックのトランスファゲート８２のゲート電極ＧＴにＶｒｅａｄＨ（Ｖｒｅａｄ＋Ｖｔｈ）が供給される。また、ワード線駆動回路７１−０〜７１−６３より、選択ワード線に読み出しの時の電圧“ａ”、“ｂ”、“ｃ”、“ｄ”（例えば“ａ”＝“ｂ”＝０Ｖ）のいずれかが供給される。これと同時に、選択ブロックの非選択ワード線にＶｒｅａｄ、選択ブロックのセレクト線ＳＧＤにＶｓｇ（Ｖｄｄ＋Ｖｔｈ）、セレクト線ＳＧＳにＶｓｓが供給される。さらに、図７に示すデータ記憶回路１０の信号ＶＰＲＥにＶｄｄ（例えば２．５Ｖ）が供給され、信号ＢＬＰＲＥにＶｓｇ（Ｖｄｄ＋Ｖｔｈ）が供給され、信号ＢＬＣＬＡＭＰに例えば（０．６Ｖ＋Ｖｔｈ）の電圧が一旦供給される。これにより、ビット線が例えば０．６Ｖにプリチャージされる。
【００４７】
次に、メモリセルのソース側のセレクト線ＳＧＳがＶｓｇ（Ｖｄｄ＋Ｖｔｈ）に設定される。メモリセルの閾値電圧が“ａ”、“ｂ”、“ｃ”、“ｄ”（例えば“ａ”＝“ｂ”＝０Ｖ）のいずれかより高い時、そのセルはオフする。このため、ビット線はハイレベル（例えば０．６Ｖ）のままである。また、メモリセルの閾値電圧が“ｂ”、“ｃ”、“ｄ”（例えばｂ＝０Ｖ）のいずれかより低い場合、セルはオンする。このため、ビット線は放電され、ソースと同電位、つまりＶｓｓとなる。
【００４８】
この後、図７に示すデータ記憶回路１０の信号ＢＬＰＲＥを一旦Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣのノードＮ３がＶｄｄにプリチャージされ、信号ＢＬＣＬＡＭＰが、例えば（０．４５Ｖ＋Ｖｔｈ）とされる。ＴＤＣのノードＮ３は、ビット線の電圧が０．４５Ｖより低い場合、ローレベルとなり、ビット線の電圧が０．４５Ｖより高い場合、ハイレベルのままとなる。ここで、信号ＢＬＣ１をＶｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣの電位がＰＤＣに読み込まれる。したがって、メモリセルの閾値電圧が、“ａ”、“ｂ”、“ｃ”、“ｄ”のレベルより低い場合、ＰＤＣはローレベルとなり、高い場合、ＰＤＣはハイレベルとなる。
【００４９】
図３に示すように、ロウ方向に並んだ全数のセルを一括して読み出す場合、選択ブロックのセレクト線ＳＧＳは、選択ブロックのセレクト線ＳＧＤと同時にハイレベルとされる。このため、ビット線が充電された後、セルがオン状態である場合、ビット線を放電させ、セルがオフ状態である場合、ビット線を充電状態に保持する。
【００５０】
上記のように、ビット線のレベルはＴＤＣを介してＰＤＣに読み込まれる。このため、オン状態のセルの数が多い場合、信号ＶＰＲＥからソースに大電流が流れる。したがって、ソースの電位が浮いてしまうという問題がある。これを抑えるため、複数回の読み出し動作を行い、先ず、オンするセル、つまり、ソースが浮いても電流が流れるセルは、読み出し結果をローレベルとして、次回からビット線は充電せず、１回目の読み出しでローレベルと読み出されたセルに対し、再度読み出しを行う。
【００５１】
（プログラム及びプログラムベリファイ）
（プログラム）
図１１は、第１ページのプログラム動作を示し、図１２は、第２ページのプログラム動作を示している。図１１乃至図１３を参照してプログラム動作について説明する。
【００５２】
プログラム動作は、先ずアドレスを指定し、図３で示す２ページが選択される。本メモリは、この２ページのうち、第１ページ、第２ページの順でしか、プログラムできない。したがって、初めにアドレスで第１ページが選択される。
【００５３】
（第１ページプログラム）
書き込みデータを外部より入力し、全てのデータ記憶回路１０内のＳＤＣに記憶する（Ｓ１１）。書き込みコマンドが入力されると、全てのデータ記憶回路１０内のＳＤＣのデータがＰＤＣに転送される（Ｓ１２）。外部よりデータ“１”（書き込みを行なわない）が入力されると、ＰＤＣのノードＮ１ａはハイレベルになり、データ“０”（書き込みを行なう）が入力されるとローレベルとなる。以後、ＰＤＣのデータはデータ記憶回路１０のＮ１ａの電位、ＳＤＣのデータはデータ記憶回路１０のＮ２ａの電位とする。
【００５４】
（プログラム動作（Ｓ１３））
先ず、図１３に示すように、信号ＢＬＳを電圧ＶＳＧ（例えばＶｄｄ＋Ｖｔｈ）に設定し、信号ＢＬＣＬＡＭＰ、ＢＬＰＲＥを電圧ＶＳＧ（例えばＶｄｄ＋Ｖｔｈ）に設定する、さらに、信号ＶＰＲＥが電圧Ｖｄｄに設定される。また、メモリセルアレイ１が形成されるウェル領域５５、５２も、例えば電圧Ｖｄｄに設定される。この後、全ビット線が電圧Ｖｄｄに設定される。このように、ウェル領域５５，５２及び全ビット線を全てを同じ電位に設定するため、容量が少なく充電時間を短縮できる。
【００５５】
尚、図１３に示すように、セルのソース線ＳＲＣにもウェル領域５５，５２と同じ電圧Ｖｄｄを印加している。しかし、ソース線ＳＲＣが接続されるＮ＋拡散層は、Ｐ型ウェル領域５５に対して順方向であるため、Ｐ型ウェル領域５５が高い電位であると、ソース線ＳＲＣに電圧Ｖｄｄ印加しなくとも、ソース線ＳＲＣは、ウェル領域と同電位となる。このため、ソース線ＳＲＣは、フローティング、若しくは、Ｖｄｄより低い電圧でも良い。
【００５６】
上記のように、ウェル領域５５、５２に電圧Ｖｄｄを印加することにより、メモリセルのソース、ドレインとしてのＮ＋拡散層は、電圧Ｖｄｄに充電される。
【００５７】
尚、ウェル領域５５、５２の電圧はＶｄｄに限定されるものではなく、Ｖｄｄより高い電圧の方が、メモリセルのチャネル領域を高く充電することができる。したがって、メモリセルのチャネル領域は高い電圧にブートされるため、誤書き込みの防止効果が強まる。しかし、誤書き込みを低減できる最適の電圧に設定することもが望ましい。
【００５８】
電圧Ｖｄｄより高い電圧が必要な場合は、図１に示す制御信号及び制御電圧発生回路７に前述したように昇圧回路を設ければよい。また、電圧Ｖｄｄより低い電圧が必要な場合は、制御信号及び制御電圧発生回路７に降圧回路を設け、この降圧回路によりＶｄｄ以下の電圧を発生させればよい。
【００５９】
ビット線に昇圧した電圧を直接印加することができない場合、例えばビット線にＶｄｄなどの電圧を印加した後、図７に示す信号ＢＬＳとＢＬＣＬＡＭＰの一方、又は両方を一旦ローレベルとして、トランジスタ６１Ｖ，６１ｔをオフ状態とし、ビット線をフローティングする。この後、ウェル領域５５、５２、又はウェル領域５５、５２とソース線ＳＲＣを高い電圧に上げることにより、ビット線の電位をＶｄｄ以上に上昇させることが可能である。
【００６０】
また、メモリセルのＮ＋拡散層に電圧を印加するとき、選択ゲートＳ２のセレクト線ＳＧＤ、又は選択ゲートＳ１のセレクト線ＳＧＳと各ワード線に、選択ゲートＳ１、Ｓ２及びメモリセルがオンする程度の電圧を印加してもよい。このように、選択ゲートＳ１、Ｓ２及びメモリセルをオンさせた状態において、ビット線に電圧を印加し、ビット線から充電から拡散層を充電することも可能である。
【００６１】
さらに、図１４に示すように、初め信号ＢＬＳをＶｓｓとして、ビット線をフローティング状態とした後、ウェル領域５５，５２を電圧Ｖｄｄより高い電圧ＶＸとして、メモリセルのＮ＋拡散層に電圧Ｖｄｄより高い電圧ＶＸを印加することも可能である。この場合、ウェル領域５５，５２を電圧ＶＸとすることにより、選択ゲートのＮ＋が電圧ＶＸとなるため、ビット線はメモリセルのウェル領域５５，５２から電圧ＶＸに充電される。このとき、ソース線ＳＲＣは、ウェル領域５５，５２と同じ高い電圧ＶＸとしても良いし、フローティングとしても良い。これにより、メモリセルのＮ＋拡散層は、電圧ＶＸとなる。この後、ウェル領域５５，５２の電圧をＶＸからＶｓｓに下げた後、信号ＢＬＳが電圧ＶＳＧ（例えばＶｄｄ＋Ｖｔｈ）に設定され、ビット線に所定の電圧が印加され書き込み動作が行なわれる。
【００６２】
尚、ここでは、電圧Ｖｄｄより高いＶＸという電圧を用いてウェル領域やビット線を初期充電した。しかし、これに限らず、初期充電電圧は、電圧Ｖｄｄ、或いはＶｄｄを降圧した電圧など、任意の電圧をＶＸとすることが可能である。
【００６３】
このようにして、メモリセルのＮ＋拡散層に電圧を与えた後、メモリセルのウェル領域の電圧が例えばＶｓｓに下げられる。しかし、この状態において、メモリセルのＮ＋拡散層とＰ型ウェル領域５５は、ＰＮ接合に対して電圧の向きが逆方向となっている。このため、メモリセルのＮ＋拡散層は高い電圧のまま保持される。
【００６４】
この後、図７に示す信号ＢＬＣ１が電圧ＶＳＧ（例えばＶｄｄ＋Ｖｔｈ）に設定される。この状態において、ＰＤＣにデータ“１”（書き込みを行なわない）が記憶されている時、ビット線の電位はＶｄｄのままであり、データ“０”（書き込みを行なう）が記憶されている時は、ビット線の電位がＶｓｓになる。また、選択されたワード線に接続され、非選択ページ（ビット線が非選択）のセルは、書き込みが行なわれてはならない。このため、これらのセルに接続されているビット線も、ＰＤＣにデータ“１”が保持されている場合と同じように電圧Ｖｄｄに設定される。
【００６５】
次いで、図８に示す各駆動回路より、選択したブロックのセレクト線ＳＧＤに電圧ＶＳＧＤ、選択ワード線にプログラム電圧Ｖｐｇｍ（２０Ｖ）、非選択ワード線にＶｐａｓｓ（例えば１０Ｖ）がそれぞれ供給される。この状態において、ビット線の電位がＶｓｓである場合、メモリセルのチャネル領域がＶｓｓ、ワード線がＶｐｇｍとなるため、メモリセルに書き込みが行なわれる。
【００６６】
一方、ビット線の電位がＶｄｄである場合、メモリセルのチャネル領域がカップリングで高い電圧に上がるためプログラムが行われない。しかも、ワード線にＶｐａｓｓ、Ｖｐｇｍを供給する前に、チャネル領域がＶｄｄ又はＶＸに充電されているため、チャネル領域の電圧はより高い電圧にブートされる。このため、非書込みセルのチャネル領域は、高い電圧にブートされるため、確実に誤書き込みを防止することができる。
【００６７】
また、非書き込みセルに対応するワード線に印加する電圧は、従来通りＶｐａｓｓでよいため、選択ワード線に接続され、ビット線の電圧がＶｓｓとなっているセルが誤書き込みされることも確実に防止できる。
【００６８】
上記説明は、一旦、全ビット線を充電すると共に、ウェル領域に一旦電圧を印加してメモリセルのＮ＋拡散層を初期充電し、この後、各ビット線を書き込み及び非書き込みに対応した所定の電圧に設定していた。しかし、これに限らず、最初から、各ビット線に書き込み及び非書き込みに対応する所定の電圧に設定することも可能である。
【００６９】
尚、この場合、図１３の信号ＢＬＣ１を最初から電圧ＶＳＧとし、信号ＢＬＰＲＥはＶｓｓとする。この場合、書き込み時のビット線の電圧をＶｓｓとすると、ウェル領域が高い電圧となったとき、図５に示すように、Ｐ型ウェル領域５５とビット線ＢＬが接続されるＮ＋拡散層に順方向の電流が流れてしまう。このため、書き込み時のビット線をフローティング状態とする必要がある。又は、この場合、ウェル領域５５に供給する電圧を、Ｎ＋拡散層とＰ型ウェル領域５５により構成されるダイオードの閾値電圧以下の電圧としてもよい。
【００７０】
（ベリファイリード（Ｓ１４））
上記プログラム動作の後、ベリファイリード動作が行われる。先ず、選択されているメモリセルのウェル領域、ソース線、非選択ビット線がＶｓｓに設定される。選択ワード線にリードの時の電位“ａ”より少し高い電位“ａ’”によりベリファイされる。例えば“ａ”＝０Ｖとすると“ａ’”＝０．５Ｖである。本実施形態において“’”はベリファイ電位を示し、リードの電位より若干高い値とする。ベリファイリード動作は、リード動作と同様であるため、詳細な説明は省略する。
【００７１】
ＮＡＮＤ型フラッシュメモリは、ワード線に接続されたメモリセルの半分若しくは全てのセルについて同時に書き込まれる。上記プログラムベリファイにより閾値電圧が所定の閾値電圧に達していないセルが存在する場合、そのセルに対応するデータ記憶回路のＰＤＣがデータ“０”を保持している。プログラムベリファイ後、全てのデータ記憶回路のＰＤＣがデータ“１”となったかどうかが判別される（ステップＳ１５）。この結果、閾値電圧が所定の閾値電圧に達していないセルが存在する場合、プログラム電圧Ｖｐｇｍが僅かに増加され、再度プログラム動作が行わる（ステップアップ（Ｓ１６））。このように、プログラム電圧Ｖｐｇｍがステップアップされてプログラム及びプログラムベリファイが繰り返され、全てのデータ記憶回路のＰＤＣが“１”となった場合、第１ページの書き込み動作が終了される。
【００７２】
図１２に示す第２ページの書き込み動作は、第１の書き込み動作と基本的に同様であるが、第１ページの書き込み状態を知るためのリード動作（Ｓ２２）と、このリード動作により得たデータとステップＳ２１でロードされたデータとにより、第２ページの書き込み又は非書き込みを設定するため、データキャッシュの操作（Ｓ２３）と、ベリファイレベル“ｂ’”、“ｃ’”、“ｄ’”を使用したベリファイリード動作（Ｓ２４−Ｓ２７）が、第１ページの書き込みと相違する。また、プログラムベリファイの結果、閾値電圧に達していないメモリセルが有る場合、プログラム電圧Ｖｐｇｍがステップアップされ、再度プログラム動作が実行される（Ｓ２８，Ｓ２９）。
【００７３】
第２ページの書き込み動作においても、第１ページの書き込み動作と同様、先ず、ウェル領域５５，５２に電圧Ｖｄｄ又はＶＸが印加され、メモリセルのＮ＋拡散層が充電され、プログラム時にチェネル領域がより高い電位にブートされるようになされている。このため、非選択セルの誤書き込みが防止されている。
【００７４】
本実施形態では、プログラム動作の前にセルのウェル領域に電圧を印加し、セルのソース、ドレイン領域としてのＮ＋拡散層を充電している。しかし、書込みシーケンスにおいて、プログラムとベリファイリードは繰り返し行われる。このため、セルからデータを読み出した後、リードのリカバリーから、セルのウェル領域に電圧を印加してもよい。すなわち、ウェル領域の昇圧動作は、図１１に示す第１ページの書き込み動作において、ＳＤＣにロードされたデータをＰＤＣに転送するステップＳ１２、プログラムステップＳ１３、ベリファイステップＳ１４，書き込み電圧のステップアップステップＳ１６において行うこととも可能である。また、図１２に示す第２ページの書き込み動作において、データキャッシュ設定ステップＳ２３、プログラムステップＳ２４、ベリファイステップＳ２５−Ｓ２７、書き込み電圧のステップアップステップＳ２９において行うことも可能である。
【００７５】
また、リード時に、メモリセルのソースとウェル領域又は基板に電圧を印加し、選択ワード線の電位より高くすることで、見かけ上、選択ワード線に負電圧を加えた場合と同じにすることで、負の閾値電圧を読み出すことが開発されている。このように、メモリセルのソースとウェル領域又は基板に電圧を印加してリード動作を行う場合、リード動作時に、ウェル領域又は基板に電圧を既に印加している。このため、このメモリセルのソース、ドレイン領域としてのＮ＋拡散層を充電した状態でプログラム動作を続けて行うことができる。この場合、リードリカバリー時、ワード線及び選択ゲートを下げた後に、ソースとウェル領域又は基板をＶｓｓにすると、Ｎ＋拡散層が充電した状態が保持され易い。このため、このようなステップを含めることも可能である。
【００７６】
尚、本実施形態において、選択ゲートＳ１、Ｓ２に隣接するセルは、ダミーセルＤＣＳ、ＤＣＤとしてデータを書き込んでいない。この理由は、選択ゲートに隣接するメモリセルは、近年微細により、素子特性が悪いことが多いためである。しかし、このメモリセルを通常のメモリセルとして使用することも可能である。
【００７７】
上記実施形態によれば、メモリセルにデータを書き込む際、ワード線の選択動作に先立って、メモリセルが形成されたウェル領域に電圧Ｖｄｄ又はＶＸを供給してメモリセルのＮ＋拡散層の電圧を上昇させ、ウェル領域の電圧を例えばＶｓｓに下げた後、選択ワード線にプログラム電圧Ｖｐｇｍを印加し、非選択ワード線に電圧Ｖｐａｓｓを印加している。このため、ワード線が昇圧された際、非選択メモリセルのチャネル領域の電圧を確実にブートできる。したがって、多値データを記憶する際において、閾値電圧範囲を拡大することなく、非選択メモリセルの誤書き込みを防止することができる。
【００７８】
尚、上記実施形態において、書き込み動作の前に、ウェル領域に電圧Ｖｄｄ又はＶＸを一旦印加したが、これに限らず、メモリセルが基板上に形成される場合、基板に電圧Ｖｄｄ又はＶＸを一旦印加して書き込み動作を行うことも可能である。
【００７９】
次に、上記半導体記憶装置が適用されるアプリケーションについて説明する。
【００８０】
図１５は、半導体記憶装置が適用されるメモリカードの例を示している。図１５において、メモリカード９００は、上記実施形態で説明したＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１を有している半導体記憶装置９０１は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。
【００８１】
すなわち、メモリカード９００に搭載された半導体記憶装置９０１は、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリ１０が動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。
【００８２】
図１６は、別のメモリカードの例を示している。このメモリカードは、図１６に示したメモリカードと異なり、フラッシュメモリ３を制御し、図示せぬ外部装置と信号を授受するコントローラ９１０を有している。
【００８３】
コントローラ９１０は、例えば図示せぬ外部装置から信号を入力し、若しくは、外部装置へ信号を出力するインターフェース部（Ｉ／Ｆ）９１１と、ＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１と信号を授受するインターフェース部９１２と、外部装置から入力された論理アドレスを物理アドレスに変換するなどの計算を行うマイクロプロセッサ（ＭＰＵ）９１３と、データを一時的に記憶するバッファとしてのＲＡＭ９１４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）９１５を有している。また、メモリカード９００のインターフェース部９１１には、コマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。
【００８４】
尚、上記メモリカードにおいて、各種信号線の数、信号線のビット幅、及びコントローラの構成は変形可能である。また、この構成を適用してハードディスクに変わるＳＳＤ（Solid State Drive）を構成することも可能である。
【００８５】
図１７は、別のアプリケーションを示している。図１７に示すように、前述したメモリカード９００は、カードホルダー９２０に挿入され、図示せぬ電子機器に接続される。カードホルダー９２０は、コントローラ９１０の機能の一部を有していても良い。
【００８６】
図１８は、別のアプリケーションを示している。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０は、接続装置１０００に挿入される。接続装置１０００は接続配線１１００、及びインターフェース回路１２００を介してボード１３００に接続される。ボード１３００にはＣＰＵ１４００やバス１５００が搭載される。
【００８７】
図１９は、別のアプリケーションを示している。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００を介して、パーソナルコンピュータ２０００に接続されている。
【００８８】
図２０、図２１は、別のアプリケーションを示している。図２０、図２１に示すように、ＩＣカード２１００は、ＭＣＵ２２００を搭載している。ＭＣＵ２２００は、上記実施態様に従ったＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１と、例えばＲＯＭ２３００、ＲＡＭ２４００、及びＣＰＵ２５００を備えている。ＩＣカード２１００は、図２０に示すように、その一表面に露出されたプレーンターミナル（plane terminal）２６００を有し、プレーンターミナル２６００はＭＣＵ２２００に接続されている。ＣＰＵ２５００は、演算部２５１０と、フラッシュメモリ３、ＲＯＭ２３００及びＲＡＭ２４００に接続された制御部２５２０を備えている。
【００８９】
図２２は、他のアプリケーションを示すものであり、例えば携帯音楽記録再生装置３０００の例を示している。この携帯音楽記録再生装置３０００は、例えば本体内に上記実施形態に従ったＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１を内蔵している。さらに、上記ＮＡＮＤ型フラッシュメモリを含むメモリカード９００が装着可能とされている。
【００９０】
図２３は、他のアプリケーションを示すものであり、例えば携帯電話等の携帯端末装置４０００を示している。携帯端末装置４０００は、例えば本体内に上記実施形態に従ったＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１を内蔵している。さらに、上記ＮＡＮＤ型フラッシュメモリを含むメモリカード９００が装着可能とされている。
【００９１】
図２４は、他のアプリケーションを示すものであり、例えばＵＳＢメモリ５０００を示している。ＵＳＢメモリ５０００は、例えば本体内に上記実施形態に従ったＮＡＮＤ型フラッシュメモリを含む半導体記憶装置９０１を内蔵している。
【００９２】
その他、本発明は、上記実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００９３】
【図１】実施形態に係る半導体記憶装置の概略構成図。
【図２】メモリセルアレイの構成の一例を示す回路図。
【図３】メモリセルアレイの構成の他の例を示す回路図。
【図４】図４（ａ）（ｂ）はメモリセル及び選択トランジスタを示す断面図。
【図５】ＮＡＮＤ型フラッシュメモリを示す断面図。
【図６】図５に示す各領域に供給される電圧の例を示す図。
【図７】図２、図３に示すデータ記憶回路の一例を示す回路図。
【図８】ロウ選択回路と各駆動回路の構成例を示す回路図。
【図９】図９（ａ）（ｂ）（ｃ）は、書き込み及び消去動作に伴うメモリセルの閾値電圧分布を示す図。
【図１０】読み出し及びベリファイリードの動作を示す波形図。
【図１１】第１ページの書き込み動作を示すフローチャート。
【図１２】第２ページの書き込み動作を示すフローチャート。
【図１３】プログラム動作の一例を示す波形図。
【図１４】プログラム動作の他の例を示す波形図。
【図１５】実施形態に係る半導体記憶装置が適用されるアプリケーションを示す構成図。
【図１６】他のアプリケーションの例を示す構成図。
【図１７】他のアプリケーションの例を示す構成図。
【図１８】他のアプリケーションの例を示す構成図。
【図１９】他のアプリケーションの例を示す構成図。
【図２０】他のアプリケーションの例を示す構成図。
【図２１】他のアプリケーションの例を示す構成図。
【図２２】他のアプリケーションの例を示す構成図。
【図２３】他のアプリケーションの例を示す構成図。
【図２４】他のアプリケーションの例を示す構成図。
【符号の説明】
【００９４】
１…メモリセルアレイ、２…ビット線制御回路、７…制御信号及び制御電圧発生回路、１０…データ記憶回路、５２…Ｎウェル領域、５５…Ｐウェル領域、７１−０〜７１−６３…ワード線駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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