(57)【要約】【課題】強誘電体メモリとその製造方法において、デバイスの信頼性を向上させること。【解決手段】シリコン基板３０と、シリコン基板３０に形成されたトランジスタTR1〜TR3と、トランジスタTR1〜TR3を覆い、コンタクトホール４５ａが形成された層間絶縁膜４５と、コンタクトホール４５ａ内に形成され、トランジスタTR1〜TR3と電気的に接続されたコンタクトプラグ５０と、コンタクトプラグ５０の上に形成された強誘電体キャパシタQとを有し、コンタクトプラグ５０は、第１のグルー膜４２、第１のメタル膜４３、及び第２のメタル膜４８をこの順に形成してなる強誘電体メモリによる。【選択図】図１４
2010040722.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたトランジスタと、
前記トランジスタを覆い、コンタクトホールが形成された絶縁膜と、
前記コンタクトホール内に形成され、前記トランジスタと電気的に接続されたコンタクトプラグと、
前記コンタクトプラグの上に形成された強誘電体キャパシタとを有し、
前記コンタクトプラグは、第１のグルー膜、第１のメタル膜、及び第２のメタル膜をこの順に形成してなることを特徴とする強誘電体メモリ。
【請求項２】
前記第１のメタル膜は、前記コンタクトホールの開口部において面取りされていることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
前記第１のメタル膜と前記第２のメタル膜との間に第２のグルー膜が形成されたことを特徴とする請求項１又は請求項２に記載の強誘電体メモリ。
【請求項４】
半導体基板にトランジスタを形成する工程と、
前記トランジスタを覆う絶縁膜を形成する工程と、
前記絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホール内に第１のグルー膜、第１のメタル膜、及び第２のメタル膜をこの順に形成してコンタクトプラグを形成する工程と、
前記コンタクトプラグの上に強誘電体キャパシタを形成する工程と、
を有することを特徴とする強誘電体メモリの製造方法。
【請求項５】
前記第１のメタル膜を形成した後に、前記コンタクトホールの開口部における前記第１のメタル膜の開口径を拡大する工程を更に有することを特徴とする請求項４に記載の強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリとその製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。
【０００３】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
【０００４】
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeRAMにはある。
【０００５】
そのFeRAMは、スタック型とプレーナ型とに大別される。
【０００６】
このうち、スタック型のFeRAMでは、半導体基板の不純物拡散領域とキャパシタの下部電極とを接続するためのプラグがキャパシタ直下にコンタクトプラグが形成される。このような構造によれば、プレーナ型のように下部電極を不純物拡散領域に電気的に接続するための余計な配線が不要となるので、セル面積低減を図ることができる。
【０００７】
ここで、コンタクトプラグは、絶縁膜のホール内にメタル膜を形成してなるが、ホールにおけるメタル膜の埋め込みが不十分な場合には、メタル膜に空洞が形成されることがある。更に、その空洞に繋がるメタル膜の繋ぎ目がコンタクトプラグの上面に現れる。そのような繋ぎ目はシームと呼ばれる。
【０００８】
空洞は脱ガスの発生源となり、その脱ガスはシームを通じて強誘電体キャパシタに至るので、脱ガスによって強誘電体キャパシタが劣化し、強誘電体メモリの信頼性が低下してしまう。
【特許文献１】特開２００４−３１１８６５号公報
【特許文献２】特開平１０−３０３２９３号公報
【特許文献３】特表２０００−５０３８０６号公報
【特許文献４】特開２００２−５３９７１号公報
【特許文献５】特開２００６−４９３６６号公報
【特許文献６】特開平１１−４０６６８号公報
【特許文献７】特開２０００−１７４１２４号公報
【特許文献８】特開２０００−２１６２４０号公報
【特許文献９】特開２００５−１２９８３１号公報
【特許文献１０】特開平４−１４２０６１号公報
【特許文献１１】特開平１１−３３０００５号公報
【特許文献１２】特開２００２−９３７４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
強誘電体メモリとその製造方法において、デバイスの信頼性を向上させることを目的とする。
【課題を解決するための手段】
【００１０】
以下の開示の一観点によれば、半導体基板と、前記半導体基板に形成されたトランジスタと、前記トランジスタを覆い、コンタクトホールが形成された絶縁膜と、前記コンタクトホール内に形成され、前記トランジスタと電気的に接続されたコンタクトプラグと、前記コンタクトプラグの上に形成された強誘電体キャパシタとを有し、前記コンタクトプラグは、第１のグルー膜、第１のメタル膜、及び第２のメタル膜をこの順に形成してなる強誘電体メモリが提供される。
【００１１】
また、その開示の別の観点によれば、半導体基板にトランジスタを形成する工程と、前記トランジスタを覆う絶縁膜を形成する工程と、前記絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホール内に第１のグルー膜、第１のメタル膜、及び第２のメタル膜をこの順に形成してコンタクトプラグを形成する工程と、前記コンタクトプラグの上に強誘電体キャパシタを形成する工程と、を有する強誘電体メモリの製造方法が提供される。
【発明の効果】
【００１２】
開示の強誘電体メモリとその製造方法によれば、コンタクトプラグが第１のグルー膜、第１のメタル膜、及び第２のメタル膜を有している。したがって、コンタクトホールの開口部における第１のメタル膜の開口径を拡大することにより、第２のメタル膜がコンタクトホール内に埋め込まれ易くなり、第２のメタル膜に空洞やシームが形成され難くなる。その結果、空洞やシームに起因した段差がコンタクトプラグの上面に形成されなくなるので、段差によってキャパシタ誘電体膜の強誘電体特性が劣化するのを防止できる。
【００１３】
更に、上記のようにコンタクトプラグ内に空洞やシームが形成されないので、これから発生する脱ガスが原因でキャパシタ誘電体膜が劣化するのを抑制することが可能となる。
【発明を実施するための最良の形態】
【００１４】
（１）予備的事項について
実施の形態の説明に先立ち、予備的事項について説明する。
【００１５】
図１〜図５は、予備的事項に係る強誘電体メモリの製造途中の断面図である。この強誘電体メモリはスタック型のFeRAMであり、以下のようにして作製される。
【００１６】
まず、図１（ａ）に示すように、p型のシリコン基板１の表面を熱酸化することにより素子分離絶縁膜２を形成し、この素子分離絶縁膜２でトランジスタの活性領域を画定する。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれる
次いで、シリコン基板１の活性領域にボロンを導入してpウェル３を形成した後、活性領域にMOSトランジスタTRを形成する。そのMOSトランジスタTRは、ゲート絶縁膜４、n型ソース／ドレイン領域５、高融点金属シリサイド層６、及びゲート電極８を備える。
【００１７】
次に、図１（ｂ）に示すように、シリコン基板１の上側全面にカバー絶縁膜１０としてCVD法により酸窒化シリコン（SiON）膜を厚さ約２００nmに形成する。
【００１８】
更に、このカバー絶縁膜１０の上に、第１の層間絶縁膜１１としてCVD法により酸化シリコン（SiO2）膜を約６００nmの厚さに形成した後、その上面をCMP法により研磨して平坦化する。
【００１９】
次いで、図２（ａ）に示すように、第１の層間絶縁膜１１の上にフォトレジストを塗布し、それを露光、現像してレジストパターン１２を形成する。
【００２０】
そして、このレジストパターン１２をマスクにしながら、第１の層間絶縁膜１１とカバー絶縁膜１０とをドライエッチングすることにより、n型ソース／ドレイン領域５の上のこれらの絶縁膜にコンタクトホール１１ａを形成する。
【００２１】
このドライエッチングを終了後、レジストパターン１２は除去される。
【００２２】
次に、図２（ｂ）に示すように、第１の層間絶縁膜１１の上面とコンタクトホール１１ａの内面とに、スパッタ法によりグルー膜１３としてチタン膜と窒化チタン膜とをこの順に形成する。グルー膜１３の厚さは、チタン膜が約２０nmであり、窒化チタン膜が約５０nmである。
【００２３】
グルー膜１３は、後で形成されるタングステン膜の成長の核として機能すると共に、そのタングステン膜と第１の層間絶縁膜１１との密着性を向上させる機能をも有する。
【００２４】
次いで、図３（ａ）に示すように、反応ガスとして六フッ化タングステンガスを使用するCVD法により、グルー膜１３の上にタングステン膜１４を厚さ約５００nmに形成する。
【００２５】
このCVD法では、コンタクトホール１１ａ内に反応ガスが供給されてタングステン膜１４が形成されるが、コンタクトホール１１ａの深部では反応ガスが十分に行き渡らず、他の部分よりも成長が遅くなる。
【００２６】
その結果、コンタクトホール１１ａの深部のタングステン膜１４に空洞１４ａが形成され、この空洞１４ａの上にはタングステン膜１４の繋ぎ目であるシーム１４ｂが形成されることがある。
【００２７】
この後に、図３（ｂ）に示すように、第１の層間絶縁膜１１上の余分なタングステン膜１４とグルー膜１３とをCMP法により研磨し、これらの膜をコンタクトホール１１ａ内にのみ第１のコンタクトプラグ１５として残す。
【００２８】
このように研磨すると、タングステン膜１４の研磨面にシーム１４ｂが現れるため、コンタクトプラグ１５の上面１５ａにはシーム１４ｂに起因した段差部１５ｂが形成される。
【００２９】
また、この研磨では、第１の層間絶縁膜１１上に研磨残渣を残さないようにするためにオーバー研磨が行われるため、第１のコンタクトプラグ１５の上面１５ａは第１の層間絶縁膜１１の上面１１ｂよりも低くなる。
【００３０】
図６は、このようにして形成された第１のコンタクトプラグ１５の上面図である。これに示されるように、第１のコンタクトプラグ１５の上面にはシーム１４ｂが現れる。
【００３１】
次いで、図４（ａ）に示すように、下部電極１７ａ、キャパシタ誘電体膜１８ａ、及び上部電極１９ａをこの順に積層してなる強誘電体キャパシタQを第１のコンタクトプラグ１５の上に形成する。
【００３２】
このうち、下部電極１７ａとしては厚さ約１００nmのイリジウム膜が形成され、上部電極１９ａとしては厚さ約１５０nmの酸化イリジウム膜が形成される。また、キャパシタ誘電体膜１８ａとしては、例えば厚さが約１２０nmのPZT膜が形成される。
【００３３】
キャパシタ誘電体膜１８ａ中のPZT等の酸化物強誘電体は、外部雰囲気中の水素等の還元性物質に触れると還元し、その強誘電体特性が劣化する。
【００３４】
そこで、次の工程では、図４（ｂ）に示すように、水素等の還元性物質からキャパシタ誘電体膜１８ａを保護するために、水素バリア絶縁膜２１としてアルミナ膜を例えば、ALD(Atomic Layer Deposition)法で厚さ約５０nmに形成する。
【００３５】
そして、この水素バリア絶縁膜２１の上にCVD法により第２の層間絶縁膜２２として酸化シリコン膜を約１５００nmの厚さに形成した後、その上面をCMP法により平坦化する。
【００３６】
その後に、図５に示すように、フォトリソグラフィとエッチングによって強誘電体キャパシタQの各絶縁膜２１、２２にホールを形成し、そのホール内に第２のコンタクトプラグ２３を形成する。この第２のコンタクトプラグ２３の形成方法は第１のコンタクトプラグ１５のそれと同様なので、ここでは省略する。
【００３７】
ここまでの工程により、スタック型のFeRAMの基本構造が完成した。
【００３８】
そのFeRAMにおけるキャパシタ誘電体膜１８ａの配向は、下部電極１７ａの配向を引き継ぐことにより一方向に揃えられ、それにより残留分極電荷量等のキャパシタ誘電体膜１８ａの強誘電体特性が高められることになる。
【００３９】
ところが、第１のコンタクトプラグ１５にはシーム１４ｂに起因した段差部１５ｂが形成されているため、下部電極１７ａの配向が段差部１５ｂによって乱され、それによりキャパシタ誘電体膜１８ａの配向も乱されてしまう。
【００４０】
しかも、第１のコンタクトプラグ１５の上面は、オーバー研磨によって第１の層間絶縁膜１１の上面よりも低くなっており、第１のコンタクトプラグ１４と第１の層間絶縁膜１１との間にも段差が形成されている。その段差によってもキャパシタ誘電体膜１８ａの配向が乱されることになる。
【００４１】
また、コンタクトホール１１ａの側壁上のタングステン膜１４は、基板横方向に成長するので、タングステン膜１４中の結晶粒の配向の向きGは基板横方向になるので、その配向を引き継いで下部電極１７ａの配向も基板横方向になり易くなる。キャパシタ誘電体膜１８ａ中のPZTは、その配向が基板垂直方向である（１１１）方向のときに強誘電体特性が高められる。そのため、下部電極１７ａの配向の向きGがこのように基板横方向を向いてしまうと、キャパシタ誘電体膜１８ａの強誘電体特性を高めるのが難しくなる。
【００４２】
更に、第１のコンタクトプラグ１５内に空洞１５ａが形成されていると、アニール時に空洞１５ａから脱ガスが発生し、強誘電体キャパシタQが第１の層間絶縁膜１１から浮き上がることがある。また、その脱ガス中に水素等の還元性物質が含まれている場合には、キャパシタ誘電体膜１８ａが還元されてその強誘電体特性が劣化してしまう。このように脱ガスが発生するアニールとしては、例えば、製造途中にキャパシタ誘電体膜１８ａが受けたダメージを回復させるための回復アニールや、キャパシタ誘電体膜１８ａを結晶化させるための結晶化アニールがある。
【００４３】
本願発明者は、このような知見に基づき、以下に説明するような実施形態に想到した。
【００４４】
（２）第１実施形態
図７〜図２８は、第１実施形態に係る強誘電体メモリの製造途中の断面図である。
【００４５】
この強誘電体メモリはスタック型のFeRAMであって、以下のようにして製造される。
【００４６】
最初に、図７（ａ）に示す断面構造を得るまでの工程について説明する。
【００４７】
まず、n型又はp型のシリコン（半導体）基板３０の表面を熱酸化してLOCOS法により素子分離絶縁膜３１を形成し、この素子分離絶縁膜３１でトランジスタの活性領域を画定する。素子分離絶縁膜３１の膜厚は、例えば、シリコン基板３０の上面から測って約２００nm程度である。
【００４８】
なお、LOCOS法に代えてSTI(Shallow Trench Isolation)により素子分離を行ってもよい。
【００４９】
次いで、シリコン基板３０の活性領域にp型不純物、例えばボロンを導入して第１、第２pウェル３２、３３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜３４となる熱酸化膜を約６〜７nmの厚さに形成する。
【００５０】
続いて、シリコン基板３０の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板３０の活性領域上にゲート電極３５を形成すると共に、素子分離絶縁膜３１上に配線３６を形成する。
【００５１】
ゲート電極３５のゲート長は、例えば３６０μm程度である。
【００５２】
更に、ゲート電極３５をマスクにするイオン注入により、ゲート電極３５の横のシリコン基板３０にn型不純物としてリンを導入し、第１〜第３のn型ソース／ドレインエクステンション３７ａ〜３７ｃを形成する。
【００５３】
その後に、シリコン基板３０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極３５と配線３６の横に絶縁性サイドウォール３８として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を約４５nmの厚さに形成する。
【００５４】
続いて、この絶縁性サイドウォール３８とゲート電極３５をマスクにしながら、シリコン基板３０に砒素等のn型不純物を再びイオン注入することにより、ゲート電極３５の側方のシリコン基板３０に第１〜第３のn型ソース／ドレイン領域３９ａ〜３９ｃを形成する。
【００５５】
更に、シリコン基板３０の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、各ソース／ドレイン領域３９ａ〜３９ｃにおけるシリコン基板３０上にコバルトシリサイド層等の高融点シリサイド層４１を形成し、各ソース／ドレイン領域３９ａ〜３９ｃを低抵抗化する。なお、このような高融点金属シリサイド層は、ゲート電極３５や配線３６の表層にも形成される。
【００５６】
その後に、素子分離絶縁膜３１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【００５７】
ここまでの工程により、シリコン基板３０には、ゲート絶縁膜３４、ゲート電極３５、及び第１〜第３のn型ソース／ドレイン領域３９ａ〜３９ｃを有する第１〜第３のMOSトランジスタTR1〜TR3が形成されたことになる。
【００５８】
次に、図７（ｂ）に示すように、シリコン基板３０の上側全面に、プラズマCVD法で酸窒化シリコン（SiON）膜を厚さ約２００nmに形成し、それをカバー絶縁膜４４とする。
【００５９】
更に、TEOSガスと酸素ガスとの混合ガスを使用するプラズマCVD法により、このカバー絶縁膜４４の上に第１の層間絶縁膜４５として酸化シリコン膜を厚さ約６００nmに形成する。
【００６０】
その後に、第１の層間絶縁膜４５の上面を平坦化するために、CMP法によりその上面を研磨する。その研磨量は、例えば２００nm程度である。
【００６１】
そして、窒素雰囲気中において基板温度を６５０℃、処理時間を３０分とするアニールにより第１の層間絶縁膜４５を脱水した後、第１の層間絶縁膜４５の上にキャップ絶縁膜４６としてプラズマCVD法により酸窒化シリコン膜を１００nm程度の厚さに形成する。
【００６２】
次いで、図８に示すように、キャップ絶縁膜４６の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン４９を形成する。
【００６３】
そして、第１のレジストパターン４９が備える窓４９ａを通じて各絶縁膜４４〜４６をドライエッチングして、ソース／ドレイン領域３９ａ〜３９ｃと配線３６の上のこれらの絶縁膜４４〜４６にコンタクトホール４５ａを形成する。
【００６４】
ドライエッチングの条件は特に限定されないが、本実施形態ではエッチングガスとしてC4F8ガス、Arガス、及びO2ガスの混合ガスを使用するRIEによりこのドライエッチングを行う。その場合、各ガスの流量は、例えばC4F8ガスを２０sccm、Arガスを５００sccm、O2ガスを１２sccmとする。
【００６５】
コンタクトホール４５ａの大きさは特に限定されない。本実施形態では、各ソース／ドレイン領域３９ａ〜３９ｃの上において、コンタクトホール４５ａの直径を３００nm、深さを１０００nmとする。
【００６６】
コンタクトホール４５ａの深さと直径との比（深さ／直径）はアスペクト比と呼ばれ、この例ではアスペクト比が３となる。アスペクト比が２以上のコンタクトホールにおいては、その中に後で形成されるコンタクトプラグに既述のような空洞が形成され易い。
【００６７】
この後に、第１のレジストパターン４９は除去される。
【００６８】
続いて、図９に示すように、キャップ絶縁膜４６の上面とコンタクトホール４５ａの内面に、第１のグルー膜４２としてスパッタ法によりチタン膜と窒化チタン膜とをこの順に形成する。第１のグルー膜４２の膜厚は特に限定されないが、チタン膜の膜厚は例えば２０nm、窒化チタンの膜厚は例えば５０nmである。なお、コンタクトホール４５ａの側壁での厚さはこれよりも薄くなり、チタン膜は１０nｍ前後、窒化チタン膜は２５nmとなる。
【００６９】
更に、第１のグルー膜４２の材料も上記に限定されず、チタン膜、タンタル膜、窒化チタン膜、及び窒化タンタル膜のいずれかの単層膜、或いはこれらの積層膜を第１のグルー膜４２として形成し得る。
【００７０】
次に、図１０に示すように、六フッ化タングステンガスを使用するCVD法を用いて、第１のグルー膜４２の上に第１のメタル膜４３としてタングステン膜を形成する。このとき、第１のグルー膜４２は、タングステンの成長核としての機能の他に、第１のメタル膜４３と第１の層間絶縁膜４５との密着性を向上させる機能も有する。
【００７１】
既述のように、コンタクトホール４５ａのアスペクト比は３と高いので、第１のメタル膜４３によりコンタクトホール４５ａを完全に埋め込んでしまうと第１のメタル膜４３に空洞が形成されるおそれがある。
【００７２】
したがって、本実施形態ではコンタクトホール４５ａが完全に埋め込まれる前に第１のメタル膜４３の成長を停止するようにする。このようにコンタクトホール４５ａの埋め込みを防止するには、第１のメタル膜４３の厚さをコンタクトホール４５ａの半径よりも薄くするのが好ましい。
【００７３】
なお、第１のメタル膜４３の厚さは特に限定されないが、本実施形態ではキャップ膜４６の平坦面上での厚さを約１５０nmとする。
【００７４】
その第１のメタル膜４３は、コンタクトホール４５ａの上部での成長が下部におけるよりも速いため、コンタクトホール４５ａの開口部Aにおいて張り出した形状となる。但し、このように張り出していると、後の工程においてコンタクトホール４５ａ内にコンタクトプラグを埋め込むのが困難となり、コンタクトプラグに空洞が形成されるおそれがある。
【００７５】
そこで、次の工程では、図１１に示すように、第１のメタル膜４３に対してスパッタエッチングを行い、コンタクトホール４５ａの開口部Aにおける第１のメタル膜４３を面取りすることにより、開口部Aにおける第１のメタル膜４３の開口径Dを拡大する。
【００７６】
このスパッタエッチングは、異方性エッチングであって、スパッタ装置内においてアルゴン雰囲気中で行われる。エッチング条件は特に限定されないが、例えば、エッチング雰囲気の圧力を約２．０×１０-5Pa、アルゴンガスの流量を約３５sccmとする。また、アルゴンガスをプラズマ化するためのソースパワーとして周波数が１２．５MHzでパワーが４５０Wの高周波電力を用い、アルゴンプラズマを基板側に引き付けるバイアスパワーとして周波数が１３．５６MHzでパワーが３５０Wの高周波電力を用いる。
【００７７】
更に、エッチング後の第１のメタル膜４３の厚さも特に限定されず、例えば元の厚さの１／２〜２／３程度の厚さに第１のメタル膜４３を残してよい。
【００７８】
ここで、アルゴン雰囲気中におけるスパッタエッチングに代えて、フッ素や塩素等のハロゲン化合物を含むエッチングガスを用いたドライエッチングにより本工程を行うことも考えられる。
【００７９】
しかし、ハロゲン化合物は第１のメタル膜４３やその下の第１のグルー膜４２を化学的にエッチングするため、エッチングが基板横方向に進んでコンタクトホール４５ａの側壁に第１の層間絶縁膜４５が露出するおそれがある。コンタクトホール４５ａの側壁に第１の層間絶縁膜４５が露出すると、該側壁に後述のタングステン膜が成長しなくなり、コンタクトホール４５ａ内においてコンタクト不良が発生してしまう。
【００８０】
そのため、本工程では、アルゴンガスのような不活性ガスからなる雰囲気中において、第１のメタル膜４３をスパッタエッチングし、コンタクトホールの側壁に第１の層間絶縁膜４５が露出しないようにするのが好ましい。
【００８１】
なお、本工程のように第１のメタル膜４３をスパッタエッチングするのではなく、第１のメタル膜４３の形成前に第１のグルー膜４２に対してスパッタエッチングを行い、開口部Aにおける第１のグルー膜４２を予め面取りしておくことも考えられる。
【００８２】
しかし、過剰なスパッタエッチングによって第１のグルー膜４２が除去されると、コンタクトホール４５ａの側壁に第１の層間絶縁膜４５が露出するので、第１のメタル膜４３や後で形成されるタングステン膜の成長不良を起こしてしまう。したがって、第１のメタル膜４３等の成長不良を防止するという観点からすると、本実施形態のように第１のメタル膜４３に対してスパッタエッチングを行うのが好ましい。
【００８３】
次いで、図１２に示すように、第１のメタル膜４３の上に第２のグルー膜４７としてスパッタ法により窒化チタン膜を形成する。
【００８４】
第２のグルー膜４７は、上記のスパッタエッチングによって開口部Aの第１のグルー膜４２が除去された場合に備え、開口部Aを覆ってキャップ絶縁膜４６や第１の層間絶縁膜４５が露出しないようにするための役割を担う。
【００８５】
このように、第２のグルー膜４７は、開口部Aの近傍を覆うようにさえ形成されればよいので良好なカバレッジは要求されず、ホール底面での厚さがホール側壁での厚さよりも厚くなるようなロングスロースパッタ法で形成し得る。この場合、ホール底面に厚く形成された第２のグルー膜４７により、コンタクトホール４５ａのアスペクト比を緩和することができる。また、このようにして形成された第２のグルー膜４７の断面形状は、コンタクトホール４５ａを覆うテーパー形状となる。
【００８６】
第２のグルー膜４７の成膜条件は特に限定されない。本実施形態では、アルゴンガスと窒素ガスとの混合ガスの雰囲気中においてチタンターゲットをスパッタする反応性のロングスロースパッタにより第２のグルー膜４７となる窒化チタン膜を形成する。アルゴンガスの流量は例えば８sccmであり、窒素ガスの流量は例えば３５sccmである。また、スパッタ雰囲気の圧力は約８×１０-6Paとする。このスパッタはDCスパッタであり、そのスパッタ雰囲気には、パワーが１２０００Wとなるように調節された電流値と電圧値の直流電力が印加される。
【００８７】
そして、第２のグルー膜４７の厚さは、キャップ絶縁膜４６の平坦面上で約５０nmとする。この場合、コンタクトホール４５ａの側壁でのグルー膜４７の厚さは１５nm程度となる。
【００８８】
なお、第２のグルー膜４７は窒化チタン膜に限定されず、窒化チタンアルミニウム（TiAlN）膜であってもよい。
【００８９】
次に、図１３に示すように、第２のグルー膜４７の上に第２のメタル膜４８としてタングステン膜を形成し、この第２のメタル膜４７によりコンタクトホール４５ａを完全に埋め込む。このように完全に埋め込むには、第２のメタル膜４８の厚さをコンタクトホール４５ａの半径よりも厚くするのが好ましい。本実施形態では、反応ガスとして六フッ化タングステンガスを使用するCVD法によりそのタングステン膜を形成し、キャップ絶縁膜４６の平坦面上でのタングステン膜の厚さを約３００nmとする。
【００９０】
上記のように、図１１の工程において開口部Aにおける第１のメタル膜４３の開口径Dを拡大したので、反応ガスがコンタクトホール４５ａ内に十分に行き渡り、第２のメタル膜４８に空洞やシームが形成されるおそれはない。
【００９１】
ここで、図１１のスパッタエッチングによって仮にコンタクトホール４５ａの側壁に第１の層間絶縁膜４５が露出したとしても、露出した第１の層間絶縁膜４５は第２のグルー膜４７により覆われる。そのため、第２のメタル膜４８は、その成長の核となる第２のグルー膜４７上から確実に成長することになるので、ホール内に露出した第１の層間絶縁膜４５の表面上で第２のメタル膜４８が成長不良となるのを防止できる。
【００９２】
次いで、図１４に示すように、キャップ絶縁膜４６の上の余分な各膜４２、４３、４７、４８をCMPにより研磨して除去し、これらの膜を第１のコンタクトプラグ５０としてコンタクトホール４５ａ内に残す。このCMPで使用されるスラリは特に限定されず、タングステン膜用のスラリを使用し得る。
【００９３】
そして、基板温度を３５０℃に維持しながら、N2Oプラズマ雰囲気中でキャップ絶縁膜４６を２分間アニールすることにより、キャップ絶縁膜４６を脱水すると共にその表面を窒化して水分の再吸着を防止する。
【００９４】
このようにして形成された第１のコンタクトプラグ５０は、酸化し易いタングステンを含む第１のメタル膜４３が、第１のグルー膜４２と第２のグルー膜４７によって囲まれた構造となる。各グルー膜４２、４７は酸素をブロックするようにも機能するので、第１のメタル膜４３が酸素含有雰囲気に曝される機会が減り、酸化によって第１のコンタクトプラグ５０がコンタクト不良を起こすのを防止できる。
【００９５】
また、第１のコンタクトプラグ５０は、高融点金属シリサイド層４１を介して第１〜第３のn型ソース／ドレイン領域３９ａ〜３９ｃと電気的に接続される。
【００９６】
図２９は、この第１のコンタクトプラグ５０の上面図である。
【００９７】
既述のように、第２のメタル膜４８にはシームや空洞が形成されていないので、第１のコンタクトプラグ５０の上面にはシーム等に起因した段差はない。
【００９８】
次に、図１５に示す断面構造を得るまでの工程について説明する。
【００９９】
まず、第１のコンタクトプラグ５０とキャップ絶縁膜４６の上に、スパッタ法により第１の導電膜５１を形成する。その第１の導電膜５１は、厚さ約２０nmのチタン膜と、厚さ約１００nmの窒化チタンアルミニウム膜と、厚さ約１００nmのイリジウム膜とをこの順に形成してなる。
【０１００】
なお、最下層のチタン膜は第１の導電膜５１の配向を揃える役割を担い、その上の窒化チタンアルミニウムは酸素をブロックして第１のコンタクトプラグ５０が酸化するのを防ぐ酸素バリア膜としての役割を担う。
【０１０１】
次いで、第１の導電膜５１の上に、MOCVD (Metal Organic CVD)法によりPZT膜を厚さ約１２０nmに形成し、このPZT膜を強誘電体膜５２とする。
【０１０２】
なお、強誘電体膜５２の成膜方法としては、MOCVD法の他にゾル・ゲル法やスパッタ法もある。スパッタ法の場合は、強誘電体膜５２を形成した後にそれを結晶化させるための結晶化アニールが酸素含有雰囲気中で行われる。このように結晶化アニールを行っても、第１のコンタクトプラグ５０には脱ガスの発生源となる空洞がないので、脱ガスが原因で第１の導電膜５１や強誘電体膜５２が剥離することはない。
【０１０３】
更に、強誘電体膜５２の材料はPZTに限定されない。SBT(SrBi2Ta2O9)、SrBi2(TaxNb1-x)2O9、Bi4Ti2O12等のBi層状構造化合物や、PZTにランタンをドープしたPLZT(Pb1-xLaxZr1-yTiyO3)、或いはその他の金属酸化物強誘電体の膜を強誘電体膜５２として形成してもよい。
【０１０４】
その後に、強誘電体膜５２の上に厚さが約５０nmの第１の酸化イリジウム膜と厚さが約１００nmの第２の酸化イリジウム膜をこの順に形成し、これらの酸化イリジウム膜を第２の導電膜５３とする。
【０１０５】
なお、第２の酸化イリジウム膜の形成前に、酸素含有雰囲気中で第１の酸化イリジウム膜を通じて強誘電体膜５２をアニールし、強誘電体膜５２の酸素欠損を補うようにしてもよい。そのアニールは、例えば、基板温度７２５℃、酸素流量０．０２５リットル／分、処理時間６０秒の条件で行われる。また、そのアニールを第２の酸化イリジウム膜の形成後に行ってもよい。
【０１０６】
次いで、図１６に示すように、第２の導電膜５３の上に貴金属膜５８としてプラチナ膜をスパッタ法で厚さ約１００nmに形成し、更にその上に第１のマスク材料層５９としてスパッタ法により窒化チタン膜を厚さ約２００nmに形成する。なお、貴金属膜５８についてはプラチナ膜に限定されず、イリジウム膜であってもよい。
【０１０７】
そして、TEOSガスを用いるCVD法により、この第１のマスク材料層５９の上に酸化シリコン膜を厚さ約７００nmに形成し、この酸化シリコン膜を第２のマスク材料層６０とする。
【０１０８】
その後、第２のマスク材料層６０の上に、キャパシタ平面形状の第２のレジストパターン６１を形成する。
【０１０９】
次に、図１７に示すように、第２のレジストパターン６１をマスクにして第２のマスク材料層６０をエッチングし、第２のハードマスク６０ａを形成する。
【０１１０】
更に、図１８に示すように、第２のレジストパターン６１をマスクにしながら第１のマスク材料層５９をエッチングすることにより、第１のハードマスク５９ａを形成する。第２のレジストパターン６１は、このエッチングの雰囲気に曝されることで膜減りし、エッチングの終了時には殆ど消失する。
【０１１１】
次いで、図１９に示すように、第１及び第２のハードマスク５９ａ、６０ａをマスクにしながら、ドライエッチングにより第１の導電膜５１、強誘電体膜５２、第２の導電膜５３、及び貴金属膜５８を一括してパターニングする。これにより、下部電極５１ａ、キャパシタ誘電体膜５２ａ、上部電極５３ａ、及び貴金属膜５８をこの順に積層してなるキャパシタQが図示のように形成される。
【０１１２】
このキャパシタQが備える下部電極５１ａは、その直下の第１のコンタクトプラグ５０と直接接続され、この第１のコンタクトプラグ５０を介して第１のn型ソース／ドレイン領域３９ａと電気的に接続される。
【０１１３】
続いて、図２０に示すように、第１及び第２のハードマスク５９ａ、６０ａをドライエッチングとウエットエッチングによって除去する。
【０１１４】
次に、図２１に示す断面構造を得るまでの工程について説明する。
【０１１５】
まず、シリコン基板３０の上側全面に、水素等の還元性物質からキャパシタ誘電体膜５２ａを保護するために、第１の水素バリア絶縁膜６０としてアルミナ膜をスパッタで厚さ約５０nmに形成する。なお、スパッタ法に代えてALD(Atomic Layer Deposition)法により第１の水素バリア絶縁膜６０を形成してもよい。
【０１１６】
そして、ここまでの工程においてキャパシタ誘電体膜９６ａが受けたダメージを回復するため、酸素含有雰囲気となっている縦型炉においてキャパシタ誘電体膜５２ａに対してアニールを行う。
【０１１７】
そのようなアニールは回復アニールと呼ばれる。アニールの条件は特に限定されないが、本実施形態では、基板温度を６００℃、酸素流量を２０リットル／分、処理時間を４０分とする。
【０１１８】
ここで、回復アニールによる熱は第１のコンタクトプラグ５０にも加わるが、既述のように第１のコンタクトプラグ５０には空洞が無いので、空洞に起因した脱ガスはこの回復アニール時には発生しない。したがって、脱ガスによって強誘電体キャパシタQがキャップ絶縁膜４６から浮き上がったり、脱ガス中に含まれる水素等の還元性物質によってキャパシタ誘電体膜５２ａが還元されてその強誘電体特性が劣化したりするのを防止できる。
【０１１９】
次いで、この第１の水素バリア絶縁膜６０の上に、第２の層間絶縁膜６１として酸化シリコン膜を約１５００nmの厚さに形成する。この酸化シリコン膜は、隣接するキャパシタQ間の狭い空間を埋め込むため、埋め込み特性に優れたHDPCVD(High Density Plasma CVD)法で形成するのが好ましい。
【０１２０】
その後に、第２の層間絶縁膜６０の上面をCMP法により研磨して平坦化する。
【０１２１】
次いで、図２２に示すように、第２の層間絶縁膜６１の上にフォトレジストを塗布し、それを露光、現像して第３のレジストパターン６２を形成する。
【０１２２】
そして、この第３のレジストパターン６２の窓６２ａを通じて第２の層間絶縁膜６１と第１の水素バリア絶縁膜６０とをエッチングすることにより、第１のコンタクトプラグ５０の上のこれらの絶縁膜に第１のホール６１ａを形成する。
【０１２３】
その後に、第３のレジストパターン６２は除去される。
【０１２４】
そして、図２３に示すように、第１のホール６１ａ内に第１のコンタクトプラグ５０と接続された第２のコンタクトプラグ６８を形成する。
【０１２５】
その第２のコンタクトプラグ６８の形成にあたっては、第１のホール６１ａの内面と第２の層間絶縁膜６１の上面にグルー膜として厚さ約２０nmのチタン膜と厚さ約５０nmの窒化チタン膜とをこの順にスパッタ法により形成する。そして、このグルー膜の上にCVD法によりタングステン膜を形成し、このタングステン膜により第１のホール６１ａを完全に埋め込む。その後に、第２の層間絶縁膜６１の上の余分なタングステン膜とグルー膜とをCMP法により研磨して除去し、これらの膜を第１のホール６１ａ内に第２のコンタクトプラグ６８として残す。
【０１２６】
このようにして形成された第２のコンタクトプラグ６８は、酸化され易いタングステンを主にしてなるため、酸素含有雰囲気中で容易に酸化してコンタクト不良を起こすおそれがある。
【０１２７】
そこで、次の工程では、図２４に示すように、第２のコンタクトプラグ６８の酸化を防止する酸化防止絶縁膜７０として、シリコン基板３０の上側前面にプラズマCVD法により酸窒化シリコン膜を約１００nmの厚さに形成する。
【０１２８】
続いて、図２５に示すように、酸化防止絶縁膜７０の上にフォトレジストを塗布し、それを露光、現像して第４のレジストパターン７１を形成する。
【０１２９】
図示のように、この第４のレジストパターン７１は、キャパシタQの上方に窓７１ａを有する。
【０１３０】
そして、その窓７１ａを通じて酸化防止絶縁膜７０、第２の層間絶縁膜６１、及び第１の水素バリア絶縁膜６０をエッチングし、上部電極５３ａの上のこれらの絶縁膜に第２のホール６１ｂを形成する。
【０１３１】
このエッチングを終了後、第４のレジストパターン７１は除去される。
【０１３２】
次に、図２６に示すように、ここまでの工程でキャパシタ誘電体膜５２ａが受けたダメージを回復させるために、縦型炉を用いて酸素含有雰囲気中においてキャパシタ誘電体膜５２ａに対して回復アニールを行う。
【０１３３】
その回復アニールの条件は、例えば、基板温度５００℃、酸素ガス流量２０リットル／分、及び処理時間６０分である。
【０１３４】
このように酸素含有雰囲気でアニールを行っても、第２のコンタクトプラグ６８は酸化防止絶縁膜７０で保護されているため、タングステンを含む第２のコンタクトプラグ６８が酸化してコンタクト不良が発生することはない。
【０１３５】
更に、既述のように第１のコンタクトプラグ５０には空洞が形成されていないので、回復アニール時に空洞から発生する脱ガスが原因で強誘電体キャパシタQが剥離することもない。
【０１３６】
続いて、図２７に示すように、酸化防止絶縁膜１１０をRIE(Reactive Ion Etching)によりエッチバックして除去する。
【０１３７】
そして、第２のホール６１ｂの内面と第２の層間絶縁膜６１の上面にグルー膜とタングステン膜とをこの順に形成した後、これらの膜をCMPにより研磨して第２のホール６１ｂ内に第３のコンタクトプラグ７３として残す。そのグルー膜として、例えば、スパッタ法により厚さ約２０nmのチタン膜と厚さ約５０nmの窒化チタン膜とをこの順に形成する。また、タングステン膜の厚さは、第２のホール６１ｂを完全に埋め込む程度の厚さ、例えば５００nm程度である。
【０１３８】
次に、図２８に示す断面構造を得るまでの工程について説明する。
【０１３９】
まず、第２及び第３のコンタクトプラグ６８、７３と、第２の層間絶縁膜６１のそれぞれの上にスパッタ法で金属積層膜を形成し、その金属積層膜をパターニングして一層目金属配線７５を形成する。その金属積層膜は、下から順に約１５０nmの窒化チタン膜、約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜である。
【０１４０】
その後、第２の層間絶縁膜６１と一層目金属配線７５のそれぞれの上に第２の水素バリア絶縁膜７６としてALD法によりアルミナ膜を厚さ約２０nmに形成する。
【０１４１】
第２の水素バリア絶縁膜７６は、第１の水素バリア絶縁膜６０と同様に、水素等の還元性物質からキャパシタ誘電体膜５２ａを保護するものである。
【０１４２】
この後は、層間絶縁膜と金属配線とを交互に積層して多層配線構造を形成する工程が行われるが、その詳細については省略する。
【０１４３】
以上により、本実施形態に係る強誘電体メモリの基本構造が完成した。
【０１４４】
上記した本実施形態によれば、図１１に示したように、コンタクトホール４５ａの開口部Aの第１のメタル膜４３をスパッタエッチングにより面取りしたので、コンタクトホール４５ａ内の第２のメタル膜４８（図１３参照）に空洞やシームが発生し難くなる。
【０１４５】
したがって、空洞やシーム等に起因した段差が第１のコンタクトプラグ５０の上面に形成されず、その段差が原因の配向の乱れが下部電極５１ａやキャパシタ誘電体膜５２ａに発生しない。これにより、キャパシタ誘電体膜５２ａの強誘電体特性の劣化が防止され、高品位な強誘電体キャパシタQを備えた強誘電体メモリを提供することが可能となる。
【０１４６】
しかも、強誘電体メモリの製造工程に特有の回復アニールや結晶化アニール等を行っても、第１のコンタクトプラグ５０の空洞に起因した脱ガスが発生しない。そのため、脱ガスによって強誘電体キャパシタQが浮き上がったり、脱ガス中の水素等によってキャパシタ誘電体膜５２ａが還元して劣化したりするのを防止でき、強誘電体メモリの信頼性を向上させることが可能となる。
【０１４７】
なお、この例では、第１のコンタクトプラグ５０を第１及び第２のグルー膜４２、４７と第１及び第２のメタル膜４３、４８の四層構造としたが、本実施形態はこれに限定されない。グルー膜やメタル膜の積層数を増やすことにより、第１のコンタクトプラグ５０を五層以上の積層構造としてもよい。
【０１４８】
（３）第２実施形態
第１実施形態では、第１のメタル膜４３のスパッタエッチング（図１１参照）が過剰となってコンタクトホール４５ａ内に第１の層間絶縁膜４５が露出する場合に備え、スパッタエッチングの終了後に第１のメタル膜４３上に第２のグルー膜４７（図１２参照）を形成した。
【０１４９】
また、その第２のグルー膜４７は、ホール底面での厚さがホール側壁での厚さよりも厚くなるロングスロースパッタ法で成膜することにより、コンタクトホール４５ａのアスペクト比を緩和する役割も担う。
【０１５０】
但し、スパッタエッチングによって第１の層間絶縁膜４５が露出するおそれがない場合や、コンタクトホール４５ａのアスペクト比が２以下の小さな値の場合には、以下のようにして第２のグルー膜４７を形成しなくてもよい。
【０１５１】
図３０〜図３２は、本実施形態に係る強誘電体メモリの製造途中の断面図である。これらの図において第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１５２】
この強誘電体キャパシタを製造するには、まず、第１実施形態の図７〜図１１の工程行う。
【０１５３】
そして、図３０に示すように、スパッタエッチング（図１１参照）を終えた第１のメタル膜４３の上に第２のメタル膜４８を直接形成し、第２のメタル膜４８でコンタクトホール４５ａを完全に埋め込む。この第２のメタル膜４８としては、例えば、六フッ化タングステンガスを反応ガスとするCVD法により形成された３００nm程度の厚さのタングステン膜を形成し得る。
【０１５４】
このとき、第１実施形態と同様に、スパッタエッチングによりコンタクトホール４５ａの開口部Aにおける第１のメタル膜４３を面取りしてあるので、第２のメタル膜４８に空洞やシームが形成されるおそれはない。
【０１５５】
次いで、図３１に示すように、キャップ絶縁膜４６の上の余分な第１のグルー膜４２、第１のメタル膜４３、及び第２のメタル膜４８をCMP法により研磨して除去し、これらの膜をコンタクトホール４５ａ内に第１のコンタクトプラグ５０として残す。
【０１５６】
図３３は、このようにして形成された第１のコンタクトプラグ５０の上面図である。
【０１５７】
上記のように第２のメタル膜４８にシームが形成されていないので、第１のコンタクトプラグ５０の上面にはシームに起因した段差が形成されず、該上面の平坦性を向上させることができる。
【０１５８】
この後は、第１実施形態で説明した図１５〜図２８の工程を行うことにより、図３２に示すような強誘電体メモリの基本構造を完成させる。
【０１５９】
以上説明した本実施形態によれば、第１実施形態で形成した第２のグルー膜４７を形成しないので、第１実施形態よりも第２のグルー膜４７の形成工程の分だけ強誘電体メモリの製造工程を簡略化することが可能となる。
【０１６０】
（４）第３実施形態
図３４〜図３７は、本実施形態に係る強誘電体メモリの製造途中の断面図である。これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【０１６１】
この強誘電体メモリを製造するには、まず、第１実施形態で説明した図７〜図１４の工程を行う。
【０１６２】
その後、図３４に示すように、CMPにより第１のコンタクトプラグ５０の上面を研磨してその高さをキャップ絶縁膜４６の上面よりも５nm〜２０nm程度低くし、第１のコンタクトプラグ５０の周囲のキャップ絶縁膜４６にリセス４６ａを形成する。
【０１６３】
本工程は、第１のコンタクトプラグ５０を形成するためのCMP（図１４参照）を行った後、スラリを変更せずにそのCMPを引き続き行うことにより実施される。
【０１６４】
ここで、第１のコンタクトプラグ５０を形成した時点（図１４）では、CMPの研磨ばらつきによって第１のコンタクトプラグ５０の上面の高さが基板面内でばらついている場合がある。そのような場合であっても、本工程のようにCMPを引き続いて行うことにより、第１のコンタクトプラグ５０の上面をキャップ絶縁膜４６のそれよりも確実に低くすることができる。
【０１６５】
また、このCMPで使用されるスラリは特に限定されず、第１実施形態で説明したタングステン膜用のスラリを使用し得る。そのスラリに対して第１のコンタクトプラグ５０の研磨速度はキャップ絶縁膜４６のそれよりも速くなるので、研磨により第１のコンタクトプラグ５０を低下させ易くすることができる。
【０１６６】
なお、CMPに代えて、第１のコンタクトプラグ５０を形成した後に、その上面をエッチバックすることによりリセス４６ａを形成してもよい。そのエッチバックは、例えば、流量が５２５sccmのSF6ガスと流量が９６sccmのO2ガスの混合ガスをエッチングガスとして使用するRIEにより行われる。
【０１６７】
次いで、図３５に示すように、キャップ絶縁膜４６上に保護メタル膜８０として窒化チタンアルミニウム膜をスパッタ法により形成し、この保護メタル膜８０によりリセス４６ａを埋め込む。
【０１６８】
その保護メタル膜８０の膜厚はなるべく薄く、例えばリセス４６ａを埋め込むのに最低限の膜厚とするのが好ましく、本実施形態ではキャップ絶縁膜４６上で５０nm程度とする。
【０１６９】
また、保護メタル膜８０は、その上に後で形成されるキャパシタの下部電極の配向を揃える役割も担うので、基板垂直方向に配向する結晶性メタル膜であるのが好ましい。そのような結晶性メタル膜としては、窒化チタン膜、イリジウム膜、酸化イリジウム膜、及び窒化チタンアルミニウム膜があり、これらのいずれかの単層膜又は積層膜を保護メタル膜８０として形成し得る。
【０１７０】
次に、図３６に示すように、CMP法により保護メタル膜８０を研磨することにより、キャップ絶縁膜４６の上面から保護メタル膜８０を除去し、リセス４６ａ内にのみ保護メタル膜８０を残す。
【０１７１】
ここで、上記したように、保護メタル膜８０の膜厚は、リセス４６ａを埋め込むのに最低限の膜厚である。また、CMP後の残膜の膜厚のコントロールは、CMP前の膜厚が薄いほど容易である。したがって、このCMPでは、最小限のオーバー研磨で研磨残渣の発生を防止できるので、オーバー研磨によって保護メタル膜８０の上面が大きく下がることはなく、保護メタル膜８０とキャップ絶縁膜４６のそれぞれの上面は連続した平坦面となる。
【０１７２】
但し、リセス４６ａが深すぎると、リセス４６ａを埋め込むために必要な保護メタル膜８０の膜厚が増えるので、CMPによる残膜の膜厚のコントロールが困難となり、保護メタル膜８０の上面がキャップ絶縁膜４６の上面よりも下がるおそれがある。このような不都合を防止するには、リセス４６ａの深さを５０nm以下とするのが好ましい。
【０１７３】
一方、リセス４６ａが浅すぎると、リセス４６ａ内に保護メタル膜８０を埋め込むのが困難となるので、５nm以上の深さにリセス４６ａを形成するのが好ましい。
【０１７４】
この後は、第１実施形態で説明した図１５〜図２８の工程を行うことにより、図３７に示すような本実施形態に係る強誘電体メモリの基本構造を完成させる。
【０１７５】
以上説明した本実施形態によれば、第１のコンタクトプラグ５０の上に形成したリセス４６ａを保護メタル膜８０によって埋め込むので、下部電極５１ａが形成される下地が平坦面となる。これにより、下地の凹凸が原因で下部電極５１ａの配向が乱れるのが防止され、下部電極５１ａの配向によってキャパシタ誘電体膜５２ａの配向を一方向に揃え易くなる。これにより、残留分極電荷量等のキャパシタ誘電体膜５２ａの強誘電体特性の劣化が抑えられた高品位な強誘電体メモリを提供することができるようになる。
【０１７６】
また、第１の導電プラグ５０に対してCMPやエッチバックを行うことによりリセス４６ａを形成するので、保護メタル膜８０が埋め込まれるのに十分な深さのリセス４６ａを得ることができる。
【０１７７】
更に、保護メタル膜８０は、基板垂直方向に結晶粒が配向した結晶性メタル膜であるので、その配向を引き継いで下部電極５１ａの配向も基板垂直方向となる。そのため、下部電極５１ａ上のキャパシタ誘電体膜５２ａが、強誘電体特性の向上に好ましい方向である（１１１）方向に揃えることが可能となる。
【０１７８】
なお、この例では、第１実施形態のように第１のコンタクトプラグ５０が第１及び第２のグルー膜４２、４７と第１及び第２のメタル膜４３、４８の四層構造を有するが、第２実施形態のように三層構造としてもよい。
【０１７９】
図３８は、そのような第１のコンタクトプラグ５０上に保護メタル膜８０を上記と同様にして形成した場合の断面図である。この第１のコンタクトプラグ５０は、第２実施形態のように第２のグルー膜４７が省かれており、第１のグルー膜４２と第１及び第２のメタル膜４３、４８の三層構造を有する。このような構造であっても、上記と同様の理由によって、保護メタル膜８０とキャップ絶縁膜４６のそれぞれの上面が連続した平坦面を得ることができる。
【０１８０】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０１８１】
（付記１）  半導体基板と、
前記半導体基板に形成されたトランジスタと、
前記トランジスタを覆い、コンタクトホールが形成された絶縁膜と、
前記コンタクトホール内に形成され、前記トランジスタと電気的に接続されたコンタクトプラグと、
前記コンタクトプラグの上に形成された強誘電体キャパシタとを有し、
前記コンタクトプラグは、第１のグルー膜、第１のメタル膜、及び第２のメタル膜をこの順に形成してなることを特徴とする強誘電体メモリ。
【０１８２】
（付記２）  前記第１のメタル膜は、前記コンタクトホールの開口部において面取りされていることを特徴とする付記１に記載の強誘電体メモリ。
【０１８３】
（付記３）  前記第１のメタル膜と前記第２のメタル膜との間に第２のグルー膜が形成されたことを特徴とする付記１又は付記２に記載の強誘電体メモリ。
【０１８４】
（付記４）  前記第２のグルー膜は、前記コンタクトホールを覆うテーパー形状を有することを特徴とする付記３に記載の強誘電体メモリ。
【０１８５】
（付記５）  前記コンタクトホールの底面での前記第２のグルー膜の膜厚は、前記コンタクトホールの側壁での前記第２のグルー膜の膜厚よりも厚いことを特徴とする付記３又は付記４に記載の強誘電体メモリ。
【０１８６】
（付記６）  前記第２のグルー膜は、窒化チタン又は窒化チタンアルミニウムを含むことを特徴とする付記３〜５のいずれかに記載の強誘電体メモリ。
【０１８７】
（付記７）  前記第１のグルー膜は、チタン、タンタル、窒化チタン、及び窒化タンタルのいずれかを含み、
前記第１のメタル膜と前記第２のメタル膜はタングステンを含むことを特徴とする付記１〜６のいずれかに記載の強誘電体メモリ。
【０１８８】
（付記８）  前記コンタクトプラグの上面の高さが前記絶縁膜の上面の高さよりも低く、前記コンタクトプラグの上面に保護メタル膜が形成され、該保護メタル膜の上面と前記絶縁膜の上面とが連続した平坦面をなすことを特徴とする付記１〜付記７のいずれかに記載の強誘電体メモリ。
【０１８９】
（付記９）  前記保護メタル膜は、基板垂直方向に結晶粒が配向した結晶性メタル膜であることを特徴とする付記８に記載の強誘電体メモリ。
【０１９０】
（付記１０）  半導体基板にトランジスタを形成する工程と、
前記トランジスタを覆う絶縁膜を形成する工程と、
前記絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホール内に第１のグルー膜、第１のメタル膜、及び第２のメタル膜をこの順に形成してコンタクトプラグを形成する工程と、
前記コンタクトプラグの上に強誘電体キャパシタを形成する工程と、
を有することを特徴とする強誘電体メモリの製造方法。
【０１９１】
（付記１１）  前記第１のメタル膜を形成した後に、前記コンタクトホールの開口部における前記第１のメタル膜の開口径を拡大する工程を更に有することを特徴とする付記１０に記載の強誘電体メモリの製造方法。
【０１９２】
（付記１２）  前記第１のメタル膜の開口径の拡大は、該第１のメタル膜をエッチングすることにより行われることを特徴とする付記１０に記載の強誘電体メモリの製造方法。
【０１９３】
（付記１３）  前記第２のメタル膜を形成した後に、前記コンタクトプラグの上面を前記絶縁膜の上面よりも低くする工程と、
前記コンタクトプラグの上面を低くした後に、該コンタクトプラグと前記絶縁膜のそれぞれの上面に保護メタル膜を形成する工程と、
前記保護メタル膜を研磨して前記絶縁膜の上面から除去する工程とを更に有し、
前記保護メタル膜の上に前記強誘電体キャパシタを形成することを特徴とする付記１１又は付記１２に記載の強誘電体メモリの製造方法。
【０１９４】
（付記１４）  前記第１のメタル膜の厚さは、前記コンタクトホールの半径よりも薄いことを特徴とする付記１に記載の強誘電体メモリの製造方法。
【０１９５】
（付記１５）  前記第２のメタル膜の厚さは、前記コンタクトホールの半径よりも厚いことを特徴とする付記１に記載の強誘電体メモリの製造方法。
【図面の簡単な説明】
【０１９６】
【図１】図１（ａ）、（ｂ）は、予備的事項に係る強誘電体メモリの製造途中の断面図（その１）である。
【図２】図２（ａ）、（ｂ）は、予備的事項に係る強誘電体メモリの製造途中の断面図（その２）である。
【図３】図３（ａ）、（ｂ）は、予備的事項に係る強誘電体メモリの製造途中の断面図（その３）である。
【図４】図４（ａ）、（ｂ）は、予備的事項に係る強誘電体メモリの製造途中の断面図（その４）である。
【図５】図５は、予備的事項に係る強誘電体メモリの製造途中の断面図（その５）である。
【図６】図６は、予備的事項に係る強誘電体メモリが備える第１のコンタクトプラグの上面図である。
【図７】図７（ａ）、（ｂ）は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その１）である。
【図８】図８は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その２）である。
【図９】図９は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その３）である。
【図１０】図１０は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その４）である。
【図１１】図１１は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その５）である。
【図１２】図１２は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その６）である。
【図１３】図１３は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その７）である。
【図１４】図１４は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その８）である。
【図１５】図１５は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その９）である。
【図１６】図１６は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その１０）である。
【図１７】図１７は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その１１）である。
【図１８】図１８は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その１２）である。
【図１９】図１９は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その１３）である。
【図２０】図２０は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その１４）である。
【図２１】図２１は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その１５）である。
【図２２】図２２は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その１６）である。
【図２３】図２３は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その１７）である。
【図２４】図２４は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その１８）である。
【図２５】図２５は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その１９）である。
【図２６】図２６は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その２０）である。
【図２７】図２７は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その２１）である。
【図２８】図２８は、第１実施形態に係る強誘電体メモリの製造途中の断面図（その２２）である。
【図２９】図２９は、第１実施形態に係る強誘電体メモリが備える第１のコンタクトプラグの上面図である。
【図３０】図３０は、第２実施形態に係る強誘電体メモリの製造途中の断面図（その１）である。
【図３１】図３１は、第２実施形態に係る強誘電体メモリの製造途中の断面図（その２）である。
【図３２】図３２は、第２実施形態に係る強誘電体メモリの製造途中の断面図（その３）である。
【図３３】図３３は、第２実施形態に係る強誘電体メモリが備える第１のコンタクトプラグの上面図である。
【図３４】図３４は、第３実施形態に係る強誘電体メモリの製造途中の断面図（その１）である。
【図３５】図３５は、第３実施形態に係る強誘電体メモリの製造途中の断面図（その２）である。
【図３６】図３６は、第３実施形態に係る強誘電体メモリの製造途中の断面図（その３）である。
【図３７】図３７は、第３実施形態に係る強誘電体メモリの製造途中の断面図（その４）である。
【図３８】図３８は、第２実施形態の第１のコンタクトプラグ上に保護メタル膜を形成した場合の断面図である。
【符号の説明】
【０１９７】
１、３０…シリコン基板、２、３１…素子分離絶縁膜、３…pウエル、４…ゲート絶縁膜、５…n型ソース／ドレイン領域、６…高融点金属シリサイド層、８…ゲート電極、１０…カバー絶縁膜、１１…第１の層間絶縁膜、１１ａ…コンタクトホール、１２…レジストパターン、１３…グルー膜、１４…タングステン膜、１４ａ…空洞、１４ｂ…シーム、１５…第１のコンタクトプラグ、１５ａ…上面、１５ｂ…段差部、１７ａ…下部電極、１８ａ…キャパシタ誘電体膜、１９ａ…上部電極、２１…水素バリア絶縁膜、２２…第２の層間絶縁膜、２３…第２のコンタクトプラグ、３２、３３…第１、第２pウェル、３４…ゲート絶縁膜、３５…ゲート電極、３６…配線、３７ａ〜３７ｃ…第１〜第３のn型ソース／ドレインエクステンション、３８…絶縁性サイドウォール、３９ａ〜３９ｃ…第１〜第３のn型ソース／ドレイン領域、４１…高融点シリサイド層、４２…第１のグルー膜、４３…第１のメタル膜、４４…カバー絶縁膜、４５…第１の層間絶縁膜、４５ａ…コンタクトホール、４６…キャップ絶縁膜、４６ａ…リセス、４７…第２のグルー膜、４８…第２のメタル膜、４９…第１のレジストパターン、４９ａ…窓、５０…第１のコンタクトプラグ、５１…第１の導電膜、５１ａ…下部電極、５２…強誘電体膜、５２ａ…キャパシタ誘電体膜、５３…第２の導電膜、５３ａ…上部電極、５８…貴金属膜、５９…第１のマスク材料層、５９ａ…第１のハードマスク、６０…第２のマスク材料層、６０ａ…第２のハードマスク、６１…第２のレジストパターン、６２…第３のレジストパターン、６２ａ…窓、６８…第２のコンタクトプラグ、７０…酸化防止絶縁膜、７１…第４のレジストパターン、７１ａ…窓、７３…第３のコンタクトプラグ、７５…一層目金属配線、７６…第２の水素バリア絶縁膜、８０…保護メタル膜、TR…MOSトランジスタ、TR1〜TR3…第１〜第３のMOSトランジスタ、Q…強誘電体キャパシタ。
【図１】
2010040722.tif 000003
【図２】
2010040722.tif 000004
【図３】
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【図４】
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【図５】
2010040722.tif 000007
【図６】
2010040722.tif 000008
【図７】
2010040722.tif 000009
【図８】
2010040722.tif 000010
【図９】
2010040722.tif 000011
【図１０】
2010040722.tif 000012
【図１１】
2010040722.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2010040722.tif 000029
【図２８】
2010040722.tif 000030
【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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