(57)【要約】【課題】逐次比較型ＡＤ変換回路において、変換に要する時間を引き延ばすことなく変換精度を向上させるようにする。【解決手段】結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路を備えた逐次比較型ＡＤ変換回路において、比較回路は、複数の増幅段のうち初段の増幅段を共通にしその後段にそれぞれ結合容量を介して接続された第１増幅段を有する第１比較部および第２増幅段を有する第２比較部と、第１増幅段の入力端子に接続された第１比較点シフト回路および第２増幅段の入力端子に接続された第２比較点シフト回路とを設け、第１および第２比較点シフト回路は、入力アナログ電圧と比較電圧との電位差をそれぞれ増幅する際に、比較電圧を互いに逆の方向へ所定量ずらすように構成した。【選択図】図１
2010245927.tif 000002
【特許請求の範囲】
【請求項１】
結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路であって、
前記比較回路は、
前記複数の増幅段のうち初段の増幅段を共通にし、その後段にそれぞれ結合容量を介して接続された第１増幅段を有する第１比較部および第２増幅段を有する第２比較部と、
前記第１増幅段の入力端子に接続された第１比較点シフト回路および前記第２増幅段の入力端子に接続された第２比較点シフト回路と、
前記第１比較部の出力および第２比較部の出力に応じて所定のコードを生成し、生成したコードを演算処理して前記レジスタに格納する値を生成する論理回路部と、
を備え、前記第１比較点シフト回路および第２比較点シフト回路は、前記入力アナログ電圧と前記比較電圧との電位差を前記第１比較部および第２比較部でそれぞれ増幅する際に、前記比較電圧を互いに逆の方向へ所定量ずらすように動作することを特徴とする逐次比較型ＡＤ変換回路。
【請求項２】
前記論理回路部が生成する前記所定のコードは３種類設定され、
第１コードが生成されたときは次回の比較動作の際に、前記ローカルＤＡ変換回路は前回の比較動作の際の比較電圧よりも高い電圧を生成し、第２コードが生成されたときは次回の比較動作の際に、前記ローカルＤＡ変換回路は前回の比較動作の際の比較電圧と同一の電圧を生成し、第３コードが生成されたときは次回の比較動作の際に、前記ローカルＤＡ変換回路は前回の比較動作の際の比較電圧よりも低い電圧を生成することを特徴とする請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項３】
前記第１比較点シフト回路および第２比較点シフト回路は、それぞれ前記第１増幅段の入力端子または前記第２増幅段の入力端子に一方の端子が接続された第１容量および第２容量と、前記第１容量の他方の端子に印加する電圧を切り替える第１切替えスイッチおよび前記第２容量の他方の端子に印加する電圧を切り替える第２切替えスイッチを備え、前記第１切替えスイッチおよび前記第２切替えスイッチが切り替える電圧の方向が異なることを特徴とする請求項１または２に記載の逐次比較型ＡＤ変換回路。
【請求項４】
ＡＤ変換回路の分解能をｎビット、ＡＤ変換可能な電圧範囲の上限と下限の電位差をＦＳ、前記第１比較点シフト回路および第２比較点シフト回路によりずらされる前記比較電圧のずれ量をΔＶとおくと、第ｋビット目の比較動作の際に、ΔＶ≦ＦＳ／２n*２(k-2)を満たすように切替え電圧または前記第１容量および第２容量の容量値が変化されることを特徴とする請求項３に記載の逐次比較型ＡＤ変換回路。
【請求項５】
ＡＤ変換回路の分解能をｎビット、ＡＤ変換可能な電圧範囲の上限と下限の電位差をＦＳ、前記第１比較点シフト回路および第２比較点シフト回路によりずらされる前記比較電圧のずれ量をΔＶとおくと、第ｋビット目の比較動作の際に、ΔＶ≦ＦＳ／２n*２(k-2)を満たすように切替え電圧および前記第１容量と第２容量の容量値が変化されることを特徴とする請求項３に記載の逐次比較型ＡＤ変換回路。
【請求項６】
前記ローカルＤＡ変換回路は、前記比較回路の入力端子に一方の端子が共通に接続された複数の重み容量を含む容量アレイと、前記複数の重み容量の他方の端子にそれぞれ入力アナログ電圧または第１基準電圧もしくは第２基準電圧を印加可能な切替えスイッチ回路と、を備え、
前記ローカルＤＡ変換回路は、前記第１基準電圧が印加される第１ノードと前記第２基準電圧が印加される第２ノードとの間に設けられたラダー抵抗と、該ラダー抵抗のいずれかのノードから電位を取り出す選択手段と、を備え、
前記切替えスイッチ回路は、前記レジスタの上位側の複数ビットの値に応じて接続状態が決定され、第１の期間に前記複数の重み容量の他方の端子に入力アナログ電圧を印加し、第２の期間に前記第１レジスタの値に応じて前記複数の重み容量の他方の端子に前記第１基準電圧もしくは第２基準電圧を印加し、
前記選択手段は前記レジスタの下位側の複数ビットの値に応じて取り出す電位が決定され、該選択手段により取り出された電位は、前記切替えスイッチ回路によって、前記第２の期間に前記複数の重み容量のうち最も容量値の小さな容量の端子に印加され、
前記第１比較点シフト回路および第２比較点シフト回路において前記第１切替えスイッチおよび前記第２切替えスイッチにより切り替えられる電圧は、前記ローカルＤＡ変換回路の前記ラダー抵抗のいずれかのノードから取り出されるように構成されていることを特徴とする請求項４または５に記載の逐次比較型ＡＤ変換回路。
【請求項７】
前記比較回路は、
ＣＭＯＳインバータを前記増幅段として有するとともに、各ＣＭＯＳインバータの入出力端子間にそれぞれ設けられたスイッチ素子と、前記ＣＭＯＳインバータ間に設けられた結合容量と、を有し、
第１の期間に前記スイッチ素子がオン状態にされて、サンプリング容量の一方の端子に前記ＣＭＯＳインバータの論理しきい値に相当する電圧が印加されて該電圧を基準に入力アナログ電圧を取り込み、
第２の期間に、前記サンプリング容量に前記入力アナログ電圧と前記比較電圧との電位差に応じた電荷がチャージされ、かつ前記スイッチ素子がオフ状態にされて前記サンプリング容量の電位を前記ＣＭＯＳインバータで増幅するように構成されていることを特徴とする請求項１〜６のいずれかに記載の逐次比較型ＡＤ変換回路。
【請求項８】
前記比較回路は、
差動増幅回路を前記増幅段として有するとともに、各差動増幅回路の入出力端子間もしくは入力端子と定電位点との間にそれぞれ設けられたスイッチ素子と、前記差動増幅回路間に設けられた結合容量と、を有し、
第１の期間に前記スイッチ素子がオン状態にされて、サンプリング容量に入力アナログ電圧を取り込み、
第２の期間に、前記スイッチ素子がオフ状態にされて、前記サンプリング容量に取り込まれている前記入力アナログ電圧と前記ローカルＤＡ変換回路からの比較電圧の電位差を前記差動増幅回路で増幅するように構成されていることを特徴とする請求項１〜６のいずれかに記載の逐次比較型ＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型ＡＤ変換回路における変換精度を向上させる技術に関し、特にチョッパ型コンパレータを備えたＡＤ変換回路に利用して好適な技術に関する。
【背景技術】
【０００２】
携帯電話、ＰＤＡ（Personal Digital Assistants）、ディジタルカメラ等の携帯用電子機器には、機器内部のシステムを制御するためマイクロプロセッサが設けられており、マイクロプロセッサは温度や電池の電圧等を監視して制御を行っている。そのため、機器には温度や電池の電圧等を検出するセンサが設けられ、マイクロプロセッサには、これらのセンサからのアナログ信号をディジタル信号に変換するＡ／Ｄ変換回路を内蔵するものが用いられることが多い。
【０００３】
また、マイクロプロセッサなどに内蔵されるＡ／Ｄ変換回路は、その回路規模が小さなものが望まれる。そのようなＡ／Ｄ変換回路として、例えば図１５に示すようなＣＭＯＳインバータを増幅器として利用するいわゆるチョッパ型コンパレータを用いたＡ／Ｄ変換回路が知られている。
【０００４】
このＡ／Ｄ変換回路においては、サンプリングクロックによってＣＭＯＳインバータの入出力端子間をショートした状態でアナログ信号の入力側のスイッチ（サンプリングスイッチ）ＳＳ１をオンさせて、インバータの論理しきい値電圧を基準にして入力信号Ｖｉｎを容量Ｃｓにサンプリングする。その後、サンプリングスイッチＳＳ１をオフし、比較電圧の入力側のスイッチＳＳ２をオンさせて比較電圧Ｖrefをサンプリング容量Ｃｓに印加するとともに、ＣＭＯＳインバータの入出力間を遮断させることで、各インバータが増幅器として動作して出力が変化する。このとき入力は３段のインバータによって増幅されるため、出力はほぼ論理レベルである電源電圧Ｖｃｃまたは接地電位ＧＮＤとなり、ＶｉｎとＶrefとの大小関係の判定結果が出力される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−３２１７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
逐次比較型ＡＤ変換回路では、判定結果に応じてローカルＤＡＣで生成する比較電圧Ｖrefを切り替えて再度ＶｉｎとＶrefとの大小判定を繰り返すことによって、図１６（Ａ）のように次第に候補を絞り込んでＡＤ変換結果を得る。このように大小判定を繰り返す動作の場合、１回の判定ミス特に早い段階での判定ミスの発生によって、例えば図１６（Ｂ）のように、その後不適当な比較電圧によって誤った判定を繰り返し、最終的に間違ったＡＤ変換結果が出力されてしまうという問題点がある。そこで、１サイクル（１ビット）の比較中にローカルＤＡＣの出力すなわち比較電圧Ｖrefを切り替えて、比較点を２回に増やすことで変換精度を向上させるようにしたＡ／Ｄ変換回路が提案されている（特許文献１）。
【０００７】
なお、判定ミスは、ノイズの飛び込みやクロックの高速化によって比較電圧が完全に変化し終える前に判定を行なってしまうことなどで発生する。上記特許文献１に記載されている発明は、基本的な回路構成を変更することなく適用することができるという利点があるものの、１サイクル中に２回比較動作を行なうため、同一クロック周波数の場合には変換に要する時間が２倍になってしまう。また、変換時間を短くするためクロック周波数を高くすると、比較電圧が完全に変化し終える前に判定を行なってしまうことになり易く、比較ミスが発生しやすくなることがあるという課題がある。
【０００８】
この発明は上記のような課題に着目してなされたものでその目的とするところは、逐次比較型ＡＤ変換回路において、変換に要する時間を引き延ばすことなく誤った比較判定を減らし変換精度を向上させることができるようにすることにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、この発明は、
結合容量を介して縦続接続された複数の増幅段を備え入力アナログ電圧と比較電圧の大小を判定する比較回路と、該比較回路の判定結果を順次取り込んで保持するレジスタと、該レジスタの値を電圧に変換し前記比較電圧を生成するローカルＤＡ変換回路と、を備えた逐次比較型ＡＤ変換回路であって、
前記比較回路は、
前記複数の増幅段のうち初段の増幅段を共通にしその後段にそれぞれ結合容量を介して接続された第１増幅段を有する第１比較部および第２増幅段を有する第２比較部と、
前記第１増幅段の入力端子に接続された第１比較点シフト回路および前記第２増幅段の入力端子に接続された第２比較点シフト回路と、
前記第１比較部の出力および第２比較部の出力に応じて所定のコードを生成し、生成したコードを演算処理して前記レジスタに格納する値を生成する論理回路部と、
を備え、前記第１比較点シフト回路および第２比較点シフト回路は、前記入力アナログ電圧と前記比較電圧との電位差を前記第１比較部および第２比較部でそれぞれ増幅する際に、前記比較電圧を互いに逆の方向へ所定量ずらすように動作するように構成したものである。
【００１０】
上記した構成によれば、本来の比較点を避けた２つの比較点で比較を行なうため、特に上位ビットでの誤判定が起きにくくなるとともに、第１比較部と第２比較部とで並行して比較判定を行なうため、変換に要する時間が長くならなくて済む。また、ローカルＤＡ変換回路と初段の増幅段を共通に使用するため追加する素子が少なくて済む。また、複数のローカルＤＡ変換回路を設ける場合には高度なマッチングをとる必要があるが、共通に使用することでマッチングとる必要がないとともに、初段の増幅段を共通に使用するため第１比較部と第２比較部との間の特性のずれがそれほど大きくならない。
【００１１】
ここで、望ましくは、前記論理回路部が生成する前記所定のコードは３種類設定され、第１コードが生成されたときは次回の比較動作の際に、前記ローカルＤＡ変換回路は前回の比較動作の際の比較電圧よりも高い電圧を生成し、第２コードが生成されたときは次回の比較動作の際に、前記ローカルＤＡ変換回路は前回の比較動作の際の比較電圧と同一の電圧を生成し、第３コードが生成されたときは次回の比較動作の際に、前記ローカルＤＡ変換回路は前回の比較動作の際の比較電圧よりも低い電圧を生成するように構成する。
【００１２】
これにより、前回の比較結果に応じて次回の比較動作における比較電圧が変わることで、比較ミスが発生したとしてもその後の比較動作でミスを補正する方向に判定を導くことができ、最終的に誤りの少ない変換結果が得られるようになる。
【００１３】
また、望ましくは、前記第１比較点シフト回路および第２比較点シフト回路は、それぞれ前記第１増幅段の入力端子または前記第２増幅段の入力端子に一方の端子が接続された第１容量および第２容量と、前記第１容量の他方の端子に印加する電圧を切り替える第１切替えスイッチおよび前記第２容量の他方の端子に印加する電圧を切り替える第２切替えスイッチを備え、前記第１切替えスイッチおよび前記第２切替えスイッチが切り替える電圧の方向が異なるように構成する。これにより、比較的簡単な回路で第１比較点シフト回路および第２比較点シフト回路を実現することができる。
【００１４】
さらに、望ましくは、ＡＤ変換回路の分解能をｎビット、ＡＤ変換可能な電圧範囲の上限と下限の電位差をＦＳ、前記第１比較点シフト回路および第２比較点シフト回路によりずらされる前記比較電圧のずれ量をΔＶとおくと、第ｋビット目の比較動作の際に、ΔＶ≦ＦＳ／２n*２(k-2)を満たすように切替え電圧または前記第１容量および第２容量の容量値が変化されるように構成する。
【００１５】
上記不等式を満たす範囲でΔＶを、比較回数を追う毎に小さくすることによって、よりミスの少ない比較判定をすることができる。ただし、毎回ΔＶを小さくする必要はなく、ΔＶ≦ＦＳ／２n*２(k-2)を満たせば最後まで同じ値でもよいし、飛び飛びで小さくするようにしても良い。ΔＶを変化させる回数を減らすことで、回路の小面積化が可能になるとともに制御も簡略化することができる。さらに、切替え電圧または前記第１容量および第２容量の容量値のいずれかいずれか一方を変化させる代わりに、上記不等式を満たす範囲で切替え電圧および前記第１容量と第２容量の容量値の両方を変化させるようにしても良い。
【００１６】
また、望ましくは、前記ローカルＤＡ変換回路は、前記比較回路の入力端子に一方の端子が共通に接続された複数の重み容量を含む容量アレイと、前記複数の重み容量の他方の端子にそれぞれ入力アナログ電圧または第１基準電圧もしくは第２基準電圧を印加可能な切替えスイッチ回路と、を備え、
前記ローカルＤＡ変換回路は、前記第１基準電圧が印加される第１ノードと前記第２基準電圧が印加される第２ノードとの間に設けられたラダー抵抗と、該ラダー抵抗のいずれかのノードから電位を取り出す選択手段と、を備え、
前記切替えスイッチ回路は、前記レジスタの上位側の複数ビットの値に応じて接続状態が決定され、第１の期間に前記複数の重み容量の他方の端子に入力アナログ電圧を印加し、第２の期間に前記第１レジスタの値に応じて前記複数の重み容量の他方の端子に前記第１基準電圧もしくは第２基準電圧を印加し、
前記選択手段は前記レジスタの下位側の複数ビットの値に応じて取り出す電位が決定され、該選択手段により取り出された電位は、前記切替えスイッチ回路によって、前記第２の期間に前記複数の重み容量のうち最も容量値の小さな容量の端子に印加され、
前記第１比較点シフト回路および第２比較点シフト回路において前記第１切替えスイッチおよび前記第２切替えスイッチにより切り替えられる電圧は、前記ローカルＤＡ変換回路の前記ラダー抵抗のいずれかのノードから取り出されるように構成する。
【００１７】
上記のように、ローカルＤＡ変換回路を容量アレイとラダー抵抗とで構成することにより、ＡＤ変換回路の変換ビット数が大きい場合にもローカルＤＡ変換回路の回路規模の増大を抑えることができるとともに、ローカルＤＡ変換回路のラダー抵抗を比較点シフト回路で使用する切替え電圧の生成手段として共用できるため、回路規模の増大を抑えることができる。
【００１８】
また、望ましくは、前記比較回路は、
ＣＭＯＳインバータを前記増幅段として有するとともに、各ＣＭＯＳインバータの入出力端子間にそれぞれ設けられたスイッチ素子と、前記ＣＭＯＳインバータ間に設けられた結合容量と、を有し、
第１の期間に前記スイッチ素子がオン状態にされて、サンプリング容量の一方の端子に前記ＣＭＯＳインバータの論理しきい値に相当する電圧が印加されて該電圧を基準に入力アナログ電圧を取り込み、
第２の期間に、前記サンプリング容量に前記入力アナログ電圧と前記比較電圧との電位差に応じた電荷がチャージされ、かつ前記スイッチ素子がオフ状態にされて前記サンプリング容量の電位を前記ＣＭＯＳインバータで増幅するように構成する。
【００１９】
これにより、回路を構成する素子の数が多い差動増幅回路を増幅段として使用した比較回路を用いる場合に比べて、回路の占有面積を小さくすることができるとともに、高速で変換動作を行なわせることができる。
【００２０】
また、前記比較回路は、
差動増幅回路を前記増幅段として有するとともに、各差動増幅回路の入出力端子間もしくは入力端子と定電位点との間にそれぞれ設けられたスイッチ素子と、前記差動増幅回路間に設けられた結合容量と、を有し、
第１の期間に前記スイッチ素子がオン状態にされて、サンプリング容量に入力アナログ電圧を取り込み、
第２の期間に、前記スイッチ素子がオフ状態にされて、前記サンプリング容量に取り込まれている前記入力アナログ電圧と前記ローカルＤＡ変換回路からの比較電圧の電位差を前記差動増幅回路で増幅するように構成してもよい。
【００２１】
上記のように比較回路の増幅段を差動増幅回路で構成することにより、ＣＭＯＳインバータで構成する場合よりも高精度の変換が可能になる。従って、精度優先のＡＤ変換回路を設計する場合には差動増幅回路を増幅段として有する比較回路を使用し、高速化あるいは低コスト化を優先したＡＤ変換回路を設計する場合にはＣＭＯＳインバータを増幅段として有する比較回路を使用するように使い分けを行なうと良い。
【発明の効果】
【００２２】
本発明によれば、逐次比較型ＡＤ変換回路において、変換に要する時間を引き延ばすことなく誤った比較判定を減らし変換精度を向上させることができるようになるという効果がある。
【図面の簡単な説明】
【００２３】
【図１】本発明に係る逐次比較型ＡＤ変換回路の一実施形態を示す回路構成図である。
【図２】実施形態のＡＤ変換回路の比較回路を構成する増幅段の変形例を示す回路構成図である。
【図３】実施形態のＡＤ変換回路における（ｎ−１）ビット目の比較動作と（ｎ−２）ビット目の比較動作の部分を取り出して示す動作説明図である。
【図４】実施形態のＡＤ変換回路においてＡＤ変換を行なった場合の変換動作中のローカルＤＡＣの出力電圧の変化の一例を示す説明図である。
【図５】４ビットＡＤ変換を例にとって実施形態のＡＤ変換回路における各ビットの比較結果を示すコードの処理の仕方を示す説明図である。
【図６】実施形態のＡＤ変換回路において最初に判定結果が（１，０）となった場合におけるＡＤ変換の進展の様子を示す変換説明図である。
【図７】実施形態のＡＤ変換回路において最初に判定結果が（０，１）となった場合におけるＡＤ変換の進展の様子を示す変換説明図である。
【図８】実施形態のＡＤ変換回路において最初に判定結果が（０，０）となった場合におけるＡＤ変換の進展の様子を示す変換説明図である。
【図９】本発明に係る逐次比較型ＡＤ変換回路の第２の実施形態を示す回路構成図ある。
【図１０】本発明に係るＡＤ変換回路におけるチョッパ型コンパレータの他の実施例を示す回路構成図である。
【図１１】コンパレータの増幅段に差動増幅回路を使用した第２の実施例を示す回路構成図である。
【図１２】コンパレータの増幅段に差動増幅回路を使用した第３の実施例を示す回路構成図である。
【図１３】コンパレータの増幅段に差動増幅回路を使用した第３の実施例の変形例を示す回路構成図である。
【図１４】チョッパ型コンパレータを備えた従来のＡＤ変換回路の構成例を示す回路構成図である。
【図１５】（Ａ）は従来の一般的なＡＤ変換回路の変換の動作原理を示す動作説明図、（Ｂ）は誤判定が発生した場合の変換の様子を示す動作説明図である。
【発明を実施するための形態】
【００２４】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
【００２５】
図１は、本発明に係る逐次比較型ＡＤ変換回路の一実施形態を示す。図１に示されているＡＤ変換回路は、アナログ入力端子に入力されたアナログ入力Ｖinと基準電圧端子に印加された比較電圧Ｖrefとを交互にサンプリングして差電圧を保持するサンプル・ホールド回路１１と、該サンプル・ホールド回路１１によってサンプリングされた差電圧を増幅するチョッパ型コンパレータ１２と、該チョッパ型コンパレータ１２の出力を順次取り込む逐次比較レジスタ１３と、該レジスタ１３から出力される信号によって内部のスイッチが切り替わることでレジスタ１３の出力コードをＤＡ変換した電圧を比較電圧Ｖrefとして上記サンプル・ホールド回路１１へ出力するローカルＤＡ変換回路１４とを備える。
【００２６】
サンプル・ホールド回路１１は、サンプリングクロックφｓとその逆相のクロック／φｓによって相補的にオン、オフされる一対のサンプリング用スイッチＳＳ１，ＳＳ２と、該スイッチＳＳ１，ＳＳ２の接続ノードと上記チョッパ型コンパレータ１２の入力端子との間に接続されたサンプリング容量Ｃｓとからなる。
【００２７】
また、チョッパ型コンパレータ１２は、３個のＣＭＯＳインバータＩＮＶ１，ＩＮＶ21，ＩＮＶ31を、結合容量Ｃ21，Ｃ31を介して縦続接続し、各インバータ毎に入出力端子間を短絡するスイッチＳ１，Ｓ21，Ｓ31を設けるとともに２段目のインバータＩＮＶ２１の入力側に比較点シフト回路ＣＰＳ１を接続した第１のコンパレータ部ＣＭＰ１と、初段のインバータＩＮＶ１を共通にしてその後段に結合容量Ｃ22，Ｃ32を介して２個のＣＭＯＳインバータＩＮＶ22，ＩＮＶ32を縦続接続するとともにインバータＩＮＶ22の入力側に比較点シフト回路ＣＰＳ２を接続した第２のコンパレータ部ＣＭＰ２と、論理回路部ＬＧとから構成されている。そして、第１と第２のコンパレータ部ＣＭＰ１，ＣＭＰ２の出力が論理回路部ＬＧに供給され、論理回路部ＬＧは２つの出力に基づいて、比較点シフト回路ＣＰＳ１，ＣＰＳ２の制御信号を生成するように構成されている。
【００２８】
なお、上記各ＣＭＯＳインバータは、図２のように、入力端子と出力端子との間にフィードバック容量Ｃｆを接続して、ＣＭＯＳインバータＩＮＶｉにゲインを持たせるように構成したものを使用するようにしてもよい。
【００２９】
上記コンパレータ部ＣＭＰ１においては、サンプリング期間にスイッチＳ１，Ｓ21，Ｓ31がオンされてインバータＩＮＶ１，ＩＮＶ21，ＩＮＶ31の入出力が短絡されることで、各インバータの入力電位と出力電位はその論理しきい値ＶLTと等しい電位になる。そのため、サンプル・ホールド回路１１では、サンプリングクロックφｓによって入力端子側のスイッチＳＳ１がオン状態にされると、サンプリング容量Ｃｓには、ＶLTを基準として入力アナログ電圧Ｖｉｎがサンプリングされる。つまり、ＣｓにはＶLTとＶｉｎとの電位差に応じた電荷がチャージされる。また、結合容量Ｃ21，Ｃ31には、各インバータの論理しきい値の差分の電圧（ＶLT21−ＶLT1），（ＶLT31−ＶLT21）がチャージされる。コンパレータ部ＣＭＰ２のインバータＩＮＶ22とＩＮＶ32は、入出力端子間のスイッチＳ22，Ｓ32がオンされて、同様に、結合容量Ｃ22，Ｃ32に各インバータの論理しきい値の差分の電圧がチャージされる。
【００３０】
比較判定時（ホールド期間）には、サンプル・ホールド回路１１では、サンプリングクロック／φｓによってリファレンス側のスイッチＳＳ２がオン状態にされる。これによって、サンプリング容量Ｃｓには、入力アナログ電圧Ｖｉｎと比較電圧Ｖrefとの電位差（Ｖref−Ｖｉｎ）に応じた電荷が残る。また、コンパレータ１２においては、φｓによってスイッチＳ１，Ｓ21，Ｓ31がオフされてインバータＩＮＶ１，ＩＮＶ21，ＩＮＶ31の入出力間が遮断されることで、各インバータは増幅器として動作し入力電位に応じて出力が変化する。
【００３１】
そして、このとき初段のインバータＩＮＶ１の入力端子には、サンプリング容量Ｃｓを介して電位差（Ｖref−Ｖｉｎ）が伝達され、第１のコンパレータ部ＣＭＰ１ではその電位差がインバータＩＮＶ１，ＩＮＶ21，ＩＮＶ31によって次第に増幅されて行く。また、第２のコンパレータ部ＣＭＰ２でも同様にその電位差がインバータＩＮＶ１，ＩＮＶ22，ＩＮＶ32によって次第に増幅されて行く。その結果、インバータＩＮＶ31とＩＮＶ32の出力には、入力アナログ電圧Ｖｉｎと比較電圧Ｖrefとを比較した結果が現われる。
【００３２】
この実施形態においては、比較点シフト回路ＣＰＳ１は、インバータＩＮＶ21の入力端子に一方の端子が接続された容量ＣS1と、該容量の他方の端子に接続され所定の基準電圧Ｖref0とＶref1とに切り替え可能なスイッチＳＷ１１とにより構成されている。また、比較点シフト回路ＣＰＳ２は、インバータＩＮＶ22の入力端子に一方の端子が接続された容量ＣS2と、該容量の他方の端子に接続され所定の基準電圧Ｖref0とＶref2とに切り替え可能なスイッチＳＷ１２とにより構成されている。容量ＣS1とＣS2は、互いに同一であって、例えばローカルＤＡ変換回路１４を構成する重み容量のうち最も小さな容量と同一の容量値とすることができる。
【００３３】
スイッチＳＷ１１とＳＷ１２は互いに逆方向に変化する電圧をＣS1，ＣS2へ印加するように電圧の切り替え動作を行なう。すなわち最初に同じ電圧基準電圧Ｖref0を印加して、その後一方にはＶref0よりも高い電圧Ｖref1を印加し、他方にはＶref0よりも低い電圧Ｖref2を印加するように切替えスイッチＳＷ１１，ＳＷ１２と印加電圧が制御される。しかも、スイッチＳＷ１１とＳＷ１２の切り替えすなわち基準電圧の切り替えはサンプリングクロックφｓに同期して行なわれる。なお、最初に同じ電圧基準電圧Ｖref0を印加するのでなく、異なる電圧Ｖref1，Ｖref2を印加しその後一方には最初に印加した電圧Ｖref1よりも高い電圧Ｖref1’を印加し、他方にはＶref2よりも低い電圧Ｖref2’を印加するようにしてもよい。
【００３４】
上記のように、比較点シフト回路ＣＰＳ１では容量ＣS1の端子に印加する電圧を、サンプリング時と比較動作時とでＶref0→Ｖref1のように上げる方向に切り替える一方、比較点シフト回路ＣＰＳ２では容量ＣS2の端子に印加する電圧をＶref0→Ｖref2のように下げる方向に切り替えることによって、比較点シフト回路ＣＰＳ１では容量Ｃ21より電荷を引抜き、比較点シフト回路ＣＰＳ２では容量Ｃ22へ電荷を注入する。その結果、比較点シフト回路ＣＰＳ１では比較電圧（比較点）をＶref＋ΔＶ1に変更し、比較点シフト回路ＣＰＳ２では比較点をＶref−ΔＶ2に変更して比較を行なったのと同等の判定結果がそれぞれ出力されるようになる。
【００３５】
上記比較点の変化量ΔＶ1，ΔＶ2は、印加電圧の変化ΔＶref1（＝Ｖref1−Ｖref0），ΔＶref2（＝Ｖref0−Ｖref2）によって各容量ＣS1，ＣS2により注入された電荷を容量Ｃ21，Ｃ22と分配することによって変化する電圧を、インバータＩＮＶ１のゲインＡ１で割ることによって入力換算値として表わすことができ、次式のようになる。
【００３６】
ΔＶ1＝ＣS1／（Ｃ21＋ＣS1）×ΔＶref1／Ａ１
ΔＶ2＝ＣS2／（Ｃ22＋ＣS2）×ΔＶref2／Ａ１
ｎビットの分解能を有するＡＤ変換回路では、第ｋビット目の比較動作の際に、ΔＶ1，ΔＶ2≦ＦＳ／２n*２(k-2)を満たすようにΔＶref1，ΔＶref2やＣS1，ＣS2を設定することによって、誤判定の少ない変換結果が得られるようになる。なお、ＦＳはＡＤ変換可能な電圧範囲ＦＳＲ（Full Scale Range）の上限と下限の電位差である。図１の実施形態のように、容量ＣS1，ＣS2の値が固定の場合には、切替え前後の電圧差ΔＶref1，ΔＶref2を比較動作毎に変化させればよい。ただし、毎回ΔＶを小さくする必要はなく、ΔＶ≦ＦＳ／２n*２(k-2)を満たせば最後まで同じ値でもよいし、飛び飛びで小さくするようにしても良い。ΔＶを変化させる回数を減らすことで、回路の小面積化が可能になるとともに制御も簡略化することができる。
【００３７】
ここで、本実施形態のチョッパ型コンパレータ１２の動作原理を、図３を用いて説明する。図３には、（ｎ−１）ビット目の比較動作と（ｎ−２）ビット目の比較動作の部分を取り出して示してある。同図に示されているように、本実施形態では、本来の比較点すなわち１つのコンパレータ部しか持たないものにおいて設定される比較点を避けて、その上下にずらして比較点を２つ設定する。そして、比較の回数を追うほど比較点のずれ量が小さくなるようにする。前述したように、毎回ΔＶを小さくする代わりに、ΔＶ≦ＦＳ／２n*２(k-2)を満たすようにΔＶを設定して最後まで同じ値を使用したり、飛び飛びで小さくするようにしても良い。
【００３８】
さらに、判定結果は、入力の電圧範囲に応じて、例えば（１，０），（０，１），（０，０）の３種類のコードで表わす。従って、図１の論理回路部ＬＧには、コンパレータ部ＣＭＰ１とＣＭＰ２の出力に基づいて上記３種類のコードを生成する論理ゲートなどからなる変換回路が設けられる。変換回路は、コンパレータ部ＣＭＰ１，ＣＭＰ２の出力が１，１のときは（１，０）のコードを生成し、ＣＭＰ１，ＣＭＰ２の出力が０，１のときは（０，１）のコードを生成し、ＣＭＰ１，ＣＭＰ２の出力が０，０のときは（０，０）のコードを生成するように構成される。このような回路は、ＡＮＤゲートとイクスクルーシブＯＲゲート等により実現できる。比較点は常にコンパレータ部ＣＭＰ２の方が低くされ、ＣＭＰ１，ＣＭＰ２の出力が１，０となることはないので、そのような場合に対応するコードついては考えなくても良い。
【００３９】
次に、（ｎ−２）ビット目の比較動作の際には、（ｎ−１）ビット目の判定結果を示す３種類のコードに応じて、それが（１，０）であったときは、(1)のように比較点を共に高い方へずらした比較を行なう。また、（ｎ−１）ビット目の判定結果が（０，１）であったときは、(2)のように比較点を近づける方へずらした比較を行ない、判定結果が（０，０）であったときは、(3)のように比較点を共に低い方へずらした比較を行なう。つまり、前回の比較動作の判定結果（コード）に応じて次の比較動作を、(1)，(2)，(3)のいずれかの範囲で行なう。
【００４０】
図４には、上記のような原理に従ってＡＤ変換を行なった場合の変換動作中のローカルＤＡＣの出力電圧の変化の一例を示す。この図は、従来のチョッパ型コンパレータを用いて本来の比較点でＡＤ変換を行なった際のローカルＤＡＣの出力電圧の変化を示す図１６（Ｂ）に対応するもので、図４と図１６（Ｂ）とを比較すると、本来の比較点を避けた比較を行なう本実施形態を適用すると、入力電圧Ｖｉｎの電位が本来の比較点に近いような場合に、上位ビットでの誤判定が起きにくく最終的に誤りの少ない変換結果が得られることが分かる。
【００４１】
なお、上記のような比較を繰り返すことで得られた結果（３種類の２ビットコード）は、図５に示すように、１桁ずつずらして加算し最下位ビットは切捨て等の処理をすることで、本来のＡＤ変換結果を得ることができる。従って、図１の論理回路部ＬＧには、ビットシフタ（シフトレジスタ）や加算器などからなる演算回路が設けられる。最下位ビットの処理は、切捨てに限定されず切り上げであっても良い。図５の演算結果は逐次比較レジスタ１３に格納される。ＡＤ変換回路がＣＰＵを有するマイクロプロセッサのようなＬＳＩに搭載されるものである場合には、上記演算をＣＰＵによって行なうように構成しても良い。
【００４２】
図６には上記実施形態を適用した５ビットのＡＤ変換回路において、１回目の判定で（１，０）のコードが生成された場合のその後の比較動作の推移の可能性を、図７には１回目の判定で（０，１）のコードが生成された場合のその後の比較動作の推移の可能性を、図８には１回目の判定で（０，０）のコードが生成された場合のその後の比較動作の推移の可能性を示す。５回目の判定結果における点線で示された矢印は、（０，１）のコードが生成された場合に対応するもので、図５のような切捨て等の処理が行なわれることを意味している。
【００４３】
以上説明したように、本実施形態のＡＤ変換回路によれば、図１５の従来のチョッパ型コンパレータ（第１コンパレータ部に相当）に、２個のインバータおよびＡＣ結合のための２個の容量素子からなる第２コンパレータ部と、それぞれのコンパレータ部に対して設けられた比較点シフト回路を追加することで、変換時間を引き延ばすことなく精度の高いＡＤ変換結果が得られるようになるという効果がある。
【００４４】
また、初段のインバータＩＮＶ１を２つのコンパレータ部で共用しているため、２つのコンパレータ部の出力同士で誤差が生じにくい構成であるとともに、追加する回路の規模が小さくて済み、大幅なコストアップを回避することができる。
【００４５】
さらに、上記実施形態では、比較の回数を追うほど比較点のずれ量が小さくなるようにすると説明したが、ΔＶk≦ＦＳ／２n*２(k-2)の条件を満たしつつ、ΔＶk＝ΔＶk-1＝ΔＶk-2……ように、複数ビットの比較にわたって比較点のずれ量が同一になるように、ΔＶref1，ΔＶref2またはＣS1，ＣS2を設定、もしくはΔＶref1，ΔＶref2およびＣS1，ＣS2を設定するように構成しても良く、これによって、比較点シフト回路を構成する素子数を減らし、小面積化を図ることができる。
【００４６】
図９は、本発明に係る逐次比較型ＡＤ変換回路の第２の実施形態を示す。この実施形態は、ローカルＤＡ変換回路として、電荷配分型と抵抗分圧型を組み合わせたＤＡ変換回路を使用するとともに、比較点シフト回路ＣＰＳ１，ＣＰＳ２において容量ＣS1，ＣS2に印加する基準電圧Ｖref0、Ｖref1、Ｖref2を、ローカルＤＡ変換回路１４のラダー抵抗ＲLDで分圧された電圧から取り出して使用するようにしたものである。
【００４７】
図９のローカルＤＡ変換回路１４は、２のｎ乗の重みを有する重み容量Ｃ０，Ｃ１，……Ｃn-1を含む容量アレイと、直列形態の抵抗Ｒ１〜Ｒｎからなるラダー抵抗ＲLDとを有する。抵抗Ｒ１〜Ｒｎは、通常は同一抵抗値に設定される。重み容量Ｃ０，Ｃ１，……Ｃn-1の一方の端子は共通接続されて、コンパレータ１２の１段目のインバータＩＮＶ１の入力端子に接続される。
【００４８】
重み容量Ｃ０，Ｃ１，……Ｃn-1のうちＣ１，……Ｃn-1の他方の端子には切替えスイッチＳＷ１〜ＳＷn-1によって、基準電圧Ｖref_h、Ｖref_lまたは入力電圧Ｖｉｎのいずれか１つが印加可能にされる。また、重み容量Ｃ０の他方の端子には切替えスイッチＳＷ０によって、ラダー抵抗ＲLDの選択電圧または入力電圧Ｖｉｎのいずれか１つが印加可能に構成されている。なお、重み容量Ｃ０，Ｃ１，……Ｃn-1を合わせたものが図１におけるサンプリング容量Ｃｓに相当する。基準電圧Ｖref_lには接地電位を用いてもよい。
【００４９】
図示しないが、ラダー抵抗ＲLDには、該ラダー抵抗の各ノードの電位を取り出すスイッチが設けられている。この実施形態では、上記切替えスイッチＳＷ０〜ＳＷn-1は逐次比較レジスタ１３の上位側のビットによって制御され、ラダー抵抗のスイッチはレジスタ１３の下位側のビットによって制御される。具体的には、レジスタ１３の下位側のビットによってラダー抵抗ＲLDの電位を使用するときは、ラダー抵抗のスイッチのうちいずれか一つがオン状態にされ、切替えスイッチＳＷ０〜ＳＷn-1はＳＷ０のみ動作し、ＳＷ１〜ＳＷn-1は動作しない。
【００５０】
また、重み容量Ｃ０，Ｃ１，……Ｃn-1を使用するときは、基準電圧Ｖref_hまたはＶref_lが切替えスイッチＳＷ０を介して容量Ｃ０に伝達される。ＳＷ１〜ＳＷn-1は、サンプリング時にはＶｉｎの入力端子に接続され、比較判定時にはレジスタ１３の上位側のビットに応じて基準電圧Ｖref_hまたはＶref_lに接続される。
【００５１】
上記切替えスイッチＳＷ０〜ＳＷn-1は、逐次比較レジスタ１３の値とサンプリングクロックに応じて接続端子が決定される。図９には、各スイッチのサンプリング期間における状態が示されており、切替えスイッチＳＷ０〜ＳＷn-1はすべて入力電圧Ｖｉｎ側に接続されて、対応する重み容量Ｃ０，Ｃ１，……Ｃn-1の他方の端子に入力電圧Ｖｉｎを印加しＶｉｎに応じた電荷をチャージする。また、切替えスイッチＳＷ１１とＳＷ１２は、ラダー抵抗ＲLDから中間の電圧（図では同一の電圧）を容量ＣS1，ＣS2へ印加する側に接続される。
【００５２】
比較判定期間（ホールド期間）になると、切替えスイッチＳＷ１〜ＳＷn-1は、そのときの逐次比較レジスタの値に応じてＶref_hまたはＶref_lのいずれか一方に接続される。また、切替えスイッチＳＷ０はラダー抵抗ＲLDの選択電圧であり、どのノードの電圧が選択されるかは逐次比較レジスタの値によって決定される。さらに、切替えスイッチＳＷ１１は高い電圧側に、ＳＷ１２は低い電圧側に切り替えられる。
【００５３】
ローカルＤＡ変換回路では、比較判定期間に、Ｖref_hとＶref_lのうちいずれかの基準電圧が、重み容量Ｃ０，Ｃ１，……Ｃn-1の他方の端子に印加されることで、印加された電圧と直前に印加された入力電圧Ｖｉｎとの電位差に応じた電荷が残り、それがＣ０，Ｃ１，……Ｃn-1間で分配され、共通接続ノードに生じた電圧がコンパレータとしてのインバータＩＮＶ１の入力端子に供給される。
【００５４】
コンパレータにおいては、サンプリング期間にスイッチＳ１がオンされてインバータＩＮＶ１の入出力が短絡されることで、入力電位と出力電位はインバータの論理しきい値ＶLTと等しい電位になる。これによって、重み容量Ｃ０，Ｃ１，……Ｃn-1には、ＶLTを基準として入力アナログ電圧Ｖｉｎがサンプリングされる。つまり、ＶLTとＶｉｎとの電位差に応じた電荷がチャージされる。
【００５５】
比較判定時には、前述したように、ローカルＤＡＣでは切替えスイッチＳＷ０〜ＳＷn-1がレジスタ１３の値に応じて基準電圧Ｖref_hまたはＶref_lに接続される。これにより、インバータＩＮＶ１の入力端子には直前にサンプリングした入力アナログ電圧と、切替えスイッチＳＷ０〜ＳＷn-1の状態によって決まる比較電圧との電位差に応じた電位が供給される。そして、このときスイッチＳ１がオフされてインバータＩＮＶ１の入力端子と出力端子が切り離されるため、インバータが増幅器として働いて入力電位を増幅して出力する。
【００５６】
抵抗分圧型ＤＡ変換部では、ラダー抵抗ＲLDの一方の端子には基準電圧Ｖref_hが、またラダー抵抗ＲLDの他方の端子には基準電圧Ｖref_lが印加され、それらの電位差を抵抗比で分圧したいずれかの電圧が、逐次比較レジスタ１３の下位側のビットによって制御されるスイッチによって取り出される。
【００５７】
上記のように、電荷配分型に抵抗分圧型を組み合わせることによって、例えば１０ビットのＤＡ変換回路では、電荷配分型のみの場合には最小容量Ｃ０の２10倍（約１０００倍）の容量が必要であったものが、Ｃ０の２5倍（３２倍）の容量と３２個の抵抗を設けるだけで済み、面積的に有利になるという利点がある。
【００５８】
さらに、この実施形態では、ラダー抵抗ＲLDで生成されたいずれかの電圧をスイッチＳＷ１１，ＳＷ１２で選択して、比較点シフト回路ＣＰＳ１，ＣＰＳ２の容量ＣS1，ＣS2の一方の端子に印加させるようにしているため、比較点シフト回路ＣＰＳ１，ＣＰＳ２のためにのみ図１の基準電圧Ｖref0，Ｖref1，Ｖref2を生成する回路を設ける必要がなく、小面積化が可能になるという利点がある。
【００５９】
なお、図９の実施形態では、ラダー抵抗ＲLDで分圧されたいずれかの電圧をスイッチＳＷ１１，ＳＷ１２で選択して、比較点シフト回路ＣＰＳ１，ＣＰＳ２の容量ＣS1，ＣS2の一方の端子に印加させるように構成したものを示したが、分圧された電圧ではなく、分圧前の電圧Ｖref_h，Ｖref_lをスイッチＳＷ１１，ＳＷ１２で選択してＣS1，ＣS2の一方の端子に印加させるように構成してもよい。この場合、スイッチＳＷ１１はＶref_l→Ｖref_hのように切替えを行ない、スイッチＳＷ１２はＶref_h→Ｖref_lのように切替えを行なえばよい。このような切替え方式は、ローカルＤＡ変換回路がラダー抵抗を持たず、重み容量と切替えスイッチのみからなる回路である場合にも適用できる。
【００６０】
次に、上記各実施形態のＡＤ変換回路におけるチョッパ型コンパレータの他の実施例を説明する。図１０〜図１３は、チョッパ型コンパレータの増幅段を構成するＣＭＯＳインバータの代わりに差動増幅回路を使用した実施例である。
【００６１】
このうち図１０は、増幅段としてＣＭＯＳインバータの代わりにシングルエンドの差動増幅回路を使用したコンパレータの例であり、サンプル・ホールド回路１１と、コンパレータ１２のうち第１コンパレータ部ＣＭＰ１の初段と２段目の増幅段とを図示し、３段目の増幅段と第２コンパレータ部ＣＭＰ２、論理回路部ＬＧの図示は省略している。
【００６２】
この実施例のコンパレータにおいては、初段の差動増幅回路ＡＭＰ１の反転入力端子にサンプリング容量Ｃｓの一方の端子が接続され、非反転入力端子に所定の基準電圧Ｖref3が印加されている。また、差動増幅回路ＡＭＰ１の出力端子には、結合容量Ｃ２１を介して２段目の差動増幅回路ＡＭＰ２の反転入力端子が接続され、該差動増幅回路ＡＭＰ２の非反転入力端子にＡＭＰ１と同じ基準電圧Ｖref3が印加されている。
【００６３】
そして、各差動増幅回路ＡＭＰ１，ＡＭＰ２の出力端子と反転入力端子との間にそれぞれ入出力短絡用のスイッチＳ１，Ｓ２１が接続されている。さらに、２段目の差動増幅回路ＡＭＰ２の反転入力端子に、容量Ｃs1と切替えスイッチＳＷ１１とからなる比較点シフト回路ＣＰＳ１が接続されている。図示しないが、第２コンパレータ部ＣＭＰ２においても同様である。
【００６４】
上記基準電圧Ｖref3は定電圧であればどのような電圧であっても良い。サンプリング容量Ｃｓには、この定電圧Ｖref3を基準にして入力電圧がサンプリングされる。比較点シフト回路ＣＰＳ１は、サンプリング時には容量Ｃs1に電圧Ｖref0を印加し、比較時にはＶref0よりも高い電圧Ｖref1を印加して比較点をシフトするように切替えスイッチＳＷ１１が制御される。
【００６５】
図示しないが、第２コンパレータ部（ＣＭＰ２）においては、比較点シフト回路（ＣＰＳ２）を電圧Ｖref0からそれよりも低い電圧Ｖref2に切り替えて、比較点を第１コンパレータ部とは逆の方向にシフトさせるように動作する。上記のようにコンパレータ１２の増幅段を差動増幅回路で構成することにより、ＣＭＯＳインバータで構成した前記実施形態よりも高精度の変換が可能になる。
【００６６】
図１１は、コンパレータ１２の増幅段として差動増幅回路を使用した他の実施例を示す。図１０の実施例では比較点シフト回路ＣＰＳ１を２段目の差動増幅回路ＡＭＰ２の反転入力端子に接続しているのに対し、この実施例では、ＣＰＳ１をＡＭＰ２の非反転入力端子に接続している。また、サンプリング時に基準電圧Ｖref3を差動増幅回路ＡＭＰ２の反転入力端子に印加し、比較時には切り離すため入力スイッチＳＳ３を設けてある。比較点シフト回路ＣＰＳ１は、図１０の実施例とは逆に、サンプリング時に電圧Ｖref0を印加し、比較時にはそれよりも低い電圧Ｖref2を印加するように切替えスイッチＳＷ１１が制御される。
【００６７】
図１２は、コンパレータ１２の増幅段として差動増幅回路を使用しかつ全差動型のコンパレータとして構成した実施例を示す。この実施例では、２段目の差動増幅回路ＡＭＰ２の反転入力端子と非反転入力端子にそれぞれ比較点シフト回路ＣＰＳ１ａとＣＰＳ１ｂが接続されている。比較点シフト回路ＣＰＳ１ａは、サンプリング時に電圧Ｖref0を印加し、比較時にはそれよりも高い電圧Ｖref1を印加するように切替えスイッチＳＷ１１aが制御される。比較点シフト回路ＣＰＳ２は、ＣＰＳ１とは逆にサンプリング時に電圧Ｖref0を印加し、比較時にはそれよりも低い電圧Ｖref2を印加するように切替えスイッチＳＷ１１ｂが制御される。
【００６８】
図１３は、図１２の実施例のコンパレータ１２の変形例を示す。この変形例は、差動増幅回路ＡＭＰ１，ＡＭＰ２の各入力端子と出力端子との間に接続されているスイッチＳ１ａ，Ｓ１ｂ；Ｓ２１ａ，Ｓ２１ｂの一方の端子を、ＡＭＰ１，ＡＭＰ２の出力端子ではなく、基準電圧Ｖref3が印加されている定電位点に接続するように構成したものである。図１２の実施例のコンパレータは差動増幅回路のゲインが低い場合も高い場合も有効であるのに対し、図１３の変形例のコンパレータは差動増幅回路のゲインが低い場合に適用すると好ましい結果が得られる。
【００６９】
なお、図１２及び図１３のように、差動出力を有する差動増幅回路を使用するコンパレータは、前段からの信号が差動でなく単相の信号である場合にも適用することができる。その場合、各差動増幅回路の一方の入力端子は、容量素子を介して接地電位のような定電位に接続して固定すれば良い。また、差動増幅回路の一方の入力端子を、それぞれ容量素子を介して接地電位と電源電圧に接続しても良い。これにより、接地電位と電源電圧に同じようにのるノイズに対して、差動増幅回路の入力端子の電位を安定化させてノイズの影響の小さな出力を得ることができる。
【００７０】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば上記実施形態では、比較点シフト回路ＣＰＳ１，ＣＰＳ２の容量ＣS1，ＣS2を１つずつ設けたものを示したが、複数の容量と切替えスイッチを設けて、接続する容量を可変に構成しても良い。
【００７１】
また、実施形態では、増幅段（ＣＭＯＳインバータ）を３段縦続接続したコンパレータを示したが、２つの増幅段を縦続接続したもの、あるいは４つの増幅段を縦続接続したものであってもよい。さらに、差動増幅回路を使用した図１０〜図１３において、各差動増幅回路の入力端子と出力端子との間に、例えば図１１や図１２に破線で示すように、フィードバック容量Ｃｆを接続してゲインを調整できるように構成した増幅段を使用するようにしてもよい。
【符号の説明】
【００７２】
１１  サンプル・ホールド回路
１２  コンパレータ
１３  逐次比較レジスタ
１４  ローカルＤＡ変換回路
ＬＧ    論理回路
ＣＭＰ１  第１コンパレータ部（第１比較部）
ＣＭＰ２  第２コンパレータ部（第２比較部）
ＩＮＶ  ＣＭＯＳインバータ（増幅段）
ＡＭＰ  差動増幅回路（増幅段）
ＣＰＳ１，ＣＰＳ２  比較点シフト回路
ＳＳ１，ＳＳ２  サンプリング用スイッチ
Ｓ１，Ｓ21，Ｓ31，Ｓ22，Ｓ32  短絡用スイッチ
Ｃｓ  サンプリング容量
Ｃ21，Ｃ31，Ｃ22，Ｃ32  結合容量
ＲLD  ラダー抵抗
Ｃ０〜Ｃn-1  重み容量
ＳＷ０〜ＳＷn-1  切替えスイッチ
【図１】
2010245927.tif 000003
【図２】
2010245927.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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