(57)【要約】【課題】本発明は、エッチングプロセスを簡略化して、半導体層を薄く形成することを目的とする。【解決手段】ゲート電極１２を形成する。ゲート電極１２を覆うようにゲート絶縁膜１４を形成する。ゲート絶縁膜１４上の少なくともゲート電極１２と重なる領域に半導体層１６を形成する。半導体層１６に対して、ドーパントを含有するガスによるプラズマ処理を行って、半導体層１６の表層１８の不純物濃度を高める。プラズマ処理が行われた半導体層１６の表層１８上に導電膜２０を形成する。導電膜２０をエッチングして、ソース電極２２及びドレイン電極２４を形成する。【選択図】図６
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【特許請求の範囲】
【請求項１】
ゲート電極を形成する工程と、
前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上の少なくとも前記ゲート電極と重なる領域に半導体層を形成する工程と、
前記半導体層に対して、ドーパントを含有するガスによるプラズマ処理を行って、前記半導体層の表層の不純物濃度を高める工程と、
前記プラズマ処理が行われた前記半導体層の前記表層上に導電膜を形成する工程と、
前記導電膜をエッチングして、ソース電極及びドレイン電極を形成する工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
請求項１に記載された薄膜トランジスタの製造方法において、
前記半導体層を形成する工程は、前記半導体層をパターニングすることを含み、
パターニングされた前記半導体層に対して前記プラズマ処理を行って、前記ゲート絶縁膜から立ち上がる側面でも、前記表層の前記不純物濃度を高めることを特徴とする薄膜トランジスタの製造方法。
【請求項３】
請求項１に記載された薄膜トランジスタの製造方法において、
前記プラズマ処理を行った後に、前記半導体層をパターニングする工程をさらに含み、
前記半導体層をパターニングする工程は、前記不純物濃度が高められた前記表層のエッチングを含むことを特徴とする薄膜トランジスタの製造方法。
【請求項４】
請求項１から３のいずれか１項に記載された薄膜トランジスタの製造方法において、
前記ガスは、前記ドーパントとしてのリンの化合物であるホスフィンを含有することを特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタにおいて、シリコン層とソース電極又はドレイン電極の間に、不純物濃度の高いシリコン層を介在させることで、コンタクト抵抗を下げることが知られている（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−８７７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の薄膜トランジスタは、二層のシリコン層を形成するのでそれぞれをエッチングする必要があった。また、不純物の濃度の高いシリコン層自体にも抵抗があるため、これを薄く形成することが好ましく、光の吸収による誤作動を防止するためには二層のシリコン層を薄く形成することが好ましいが、薄くするには限界があった。
【０００５】
本発明は、エッチングプロセスを簡略化して、半導体層を薄く形成することを目的とする。
【課題を解決するための手段】
【０００６】
（１）本発明に係る薄膜トランジスタの製造方法は、ゲート電極を形成する工程と、前記ゲート電極を覆うようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上の少なくとも前記ゲート電極と重なる領域に半導体層を形成する工程と、前記半導体層に対して、ドーパントを含有するガスによるプラズマ処理を行って、前記半導体層の表層の不純物濃度を高める工程と、前記プラズマ処理が行われた前記半導体層の前記表層上に導電膜を形成する工程と、前記導電膜をエッチングして、ソース電極及びドレイン電極を形成する工程と、を含むことを特徴とする。本発明によれば、半導体層の上にさらに半導体層を形成するのではなく、半導体層の表層の不純物濃度を高めるのであって、二層の半導体層を形成することも、二層の半導体層をエッチングすることもない。したがって、エッチングプロセスを簡略化して、全体的な半導体層を薄く形成することができる。
【０００７】
（２）（１）に記載された薄膜トランジスタの製造方法において、前記半導体層を形成する工程は、前記半導体層をパターニングすることを含み、パターニングされた前記半導体層に対して前記プラズマ処理を行って、前記ゲート絶縁膜から立ち上がる側面でも、前記表層の前記不純物濃度を高めることを特徴としてもよい。
【０００８】
（３）（１）に記載された薄膜トランジスタの製造方法において、前記プラズマ処理を行った後に、前記半導体層をパターニングする工程をさらに含み、前記半導体層をパターニングする工程は、前記不純物濃度が高められた前記表層のエッチングを含むことを特徴としてもよい。
【０００９】
（４）（１）から（３）のいずれか１項に記載された薄膜トランジスタの製造方法において、前記ガスは、前記ドーパントとしてのリンの化合物であるホスフィンを含有することを特徴としてもよい。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。
【図２】本発明の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。
【図３】本発明の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。
【図４】本発明の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。
【図５】本発明の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。
【図６】本発明の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。
【図７】液晶表示パネルの概略を示す斜視図である。
【図８】本発明の実施の形態の変形例に係る薄膜トランジスタの製造方法を説明する図である。
【図９】本発明の実施の形態の変形例に係る薄膜トランジスタの製造方法を説明する図である。
【図１０】本発明の実施の形態の変形例に係る薄膜トランジスタの製造方法を説明する図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を参照して説明する。図１〜図６は、本発明の実施の形態に係る薄膜トランジスタの製造方法を説明する図である。
【００１２】
本実施の形態では、薄膜トランジスタ（詳しくは、薄膜から構成される電界効果トランジスタ）を基板１０上に形成する。基板１０は、ガラスから構成されていてもよいし、樹脂から構成されていてもよい。基板１０は光透過性を有する。
【００１３】
基板１０上に、ゲート電極１２を形成する（図１）。ゲート電極１２は、Ａｌ、Ｃｒ、Ｍｏ、Ｔａなどの単層又は積層から形成する。そして、ゲート電極１２を覆うようにゲート絶縁膜１４を形成する。ゲート絶縁膜１４は、窒化シリコンなどからなる。
【００１４】
ゲート絶縁膜１４上の少なくともゲート電極１２と重なる領域に半導体層１６を形成する。半導体層１６は、アモルファスシリコン、微結晶シリコン又は多結晶シリコンからなる。半導体層１６の形成には、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）やスパッタリングを適用することができる。例えば、モノシラン（ＳｉＨ４）を原料ガスとして使用して、ＰＥＣＶＤによって、アモルファスシリコンからなる半導体層１６を形成することができる。半導体層１６を形成する工程は、半導体層１６をパターニングすることを含む。パターニングは、エッチングレジストをマスクとしたエッチングを適用することができる。
【００１５】
図２に示すように、半導体層１６に対して、ドーパントを含有するガスによるプラズマ処理を行う。ドーパントとして、ｎ型半導体を形成するためのリン（Ｐ）や、ｐ型半導体を形成するためのボロン（Ｂ）などが挙げられる。ガスは、モノシラン（ＳｉＨ４）その他の膜を形成するための原料を含まない。このようなガスが導入された雰囲気でプラズマを発生させ、プラズマに半導体層１６の表層１８を晒す。
【００１６】
プラズマ処理により、半導体層１６の表層１８の不純物濃度を高めることができる。例えば、リン（Ｐ）の化合物であるホスフィン（ＰＨ３）を含有するガスを使用した場合には表層１８をｎ＋層とすることができ、ガスがボロン（Ｂ）を含む場合には、表層１８をｐ＋層とすることができる。
【００１７】
表層１８の不純物濃度を高くすることで、コンタクト抵抗を下げることができる。また、表層１８は、ＣＶＤ等によって形成される層ではないので、きわめて薄く形成することができ、それ自体の抵抗値を下げることもできる。また、プラズマ処理によって不純物濃度を高めるので、濃度の高い層と低い層の界面がなく、濃度勾配のある構造を形成することができる。
【００１８】
半導体層１６に不純物注入を行ってアニールすることで表層１８の不純物濃度を高めることも可能であるが、その方法は５００℃程度で行われる。これに対して、プラズマ処理は、低温（３００℃程度）で行うことができる。また、高濃度の半導体層１６をＣＶＤ等で積層する方法であれば、これをエッチングによりパターニングすることが要求されるが、本実施の形態ではエッチングが不要である。
【００１９】
本実施の形態では、パターニングされた半導体層１６に対してプラズマ処理を行うので、半導体層１６は、ゲート絶縁膜１４から立ち上がる側面でも、表層１８の不純物濃度が高められている。
【００２０】
図３に示すように、プラズマ処理が行われた半導体層１６の表層１８上に導電膜２０を形成する。導電膜２０は例えばＡｌによって形成する。
【００２１】
図４に示すように、導電膜２０をエッチングして、ソース電極２２及びドレイン電極２４を形成する。表層１８は、不純物濃度が高くなっているので、ソース電極２２及びドレイン電極２４とのコンタクト抵抗が低くなっている。
【００２２】
図５に示すように、ソース電極２２及びドレイン電極２４の間の領域において、半導体層１６の不純物濃度の高い（抵抗の低い）表層１８をエッチングする。これにより、表層１８によるソース電極２２及びドレイン電極２４の電気的導通を切断する。なお、表層１８をエッチングするときに、表層１８よりも下の部分（半導体層１６の内部）も多少エッチングされる。その他のプロセスは、公知の薄膜トランジスタの製造方法を適用することができる。
【００２３】
本実施の形態によれば、半導体層１６の上にさらに半導体層を形成するのではなく、半導体層１６の表層１８の不純物濃度を高めるのであって、二層の半導体層を形成することもないし、二層の半導体層をエッチングすることもない。したがって、エッチングプロセスを簡略化して、全体的な半導体層１６を薄く形成することができる。また、表層１８を薄く形成することで、抵抗値を下げて、電界効果トランジスタのオン特性を向上させることができる。
【００２４】
本実施の形態では、液晶表示パネルの画素を制御するスイッチング素子として薄膜トランジスタを形成する。したがって、これに対応するプロセスをさらに行う。
【００２５】
図６に示すように、ソース電極２２及びドレイン電極２４並びに半導体層１６を覆うように保護膜２６を形成する。そして、保護膜２６にスルーホール２８を形成して、ソース電極２２及びドレイン電極２４の一方（図６ではソース電極２２）に電気的に接続するように画素電極３０を形成する。画素電極３０は、光透過性が要求されるときはＩＴＯ（酸化インジウムスズ）などの透明導電材料から形成し、光透過性が不要であるときはＡｌ等の抵抗の低い材料から形成してもよい。液晶表示パネルの製造方法は、公知のプロセスを含む。
【００２６】
図７は、液晶表示パネルの概略を示す斜視図である。液晶表示パネルは、上述した薄膜トランジスタ３２が形成された基板１０と、カラーフィルタ基板３４を有し、両者間には図示しない液晶が配置される。
【００２７】
［変形例］
図８〜図１０は、本発明の実施の形態の変形例に係る薄膜トランジスタの製造方法を説明する図である。
【００２８】
本変形例では、図８に示すように、半導体層１１６に対してプラズマ処理を行った後に、図９に示すように、半導体層１１６をパターニングする。したがって、半導体層１１６をパターニングする工程は、不純物濃度が高められた表層１１８のエッチングを含む。そして、図１０に示すように、ソース電極１２２及びドレイン電極１２４を形成する。その詳細は上記実施の形態で説明した内容が該当する。
【００２９】
本変形例では、図９に示すように、パターニングされた半導体層１１６は、上面においては不純物濃度が高められているが、側面においてはプラズマ処理がされる前の状態が存在する。したがって、図１０に示すように、ソース電極１２２及びドレイン電極１２４は、それぞれ、半導体層１１６の上面では不純物濃度が高い（抵抗の低い）表層１１８に接触しているが、半導体層１１６の側面ではこれよりも抵抗が高い層と接触している。その他のプロセスは、上述した実施の形態で説明した通りである。
【００３０】
本発明は、上述した実施の形態に限定されるものではなく種々の変形が可能である。例えば、実施の形態で説明した構成は、実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。
【符号の説明】
【００３１】
１０  基板、１２  ゲート電極、１４  ゲート絶縁膜、１６  半導体層、１８  表層、２０  導電膜、２２  ソース電極、２４  ドレイン電極、２６  保護膜、２８  スルーホール、３０  画素電極、３２  薄膜トランジスタ、３４  カラーフィルタ基板、１１６  半導体層、１１８  表層、１２２  ソース電極、１２４  ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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