(57)【要約】【課題】被試験体である回路部品に対して試験信号のタイミングに依存することなく任意のタイミングで負荷試験を行うことができる回路部品試験装置および方法を提供する【解決手段】複数の外付端子Ｔ１−Ｔ４を有する回路部品１０の試験装置は、複数の外付端子にそれぞれ試験負荷を出力する複数の第１バッファアンプＡｔ１−Ａｔ４と、複数の外付端子の負荷状態をそれぞれ入力し測定信号Ｍ１−Ｍ４として出力する複数の第２バッファアンプＡｍ１−Ａｍ４と、ｍ複数の第１バッファアンプからｍ試験負荷を出力させながら複数の第２バッファアンプを順次駆動して測定信号を出力させるように制御する制御手段２２と、を有する。【選択図】図１
2010204058.tif 000002
【特許請求の範囲】
【請求項１】
複数の外付端子を有する回路部品の試験装置であって、
前記複数の外付端子にそれぞれ試験負荷を出力する複数の第１バッファアンプと、
前記複数の外付端子の負荷状態をそれぞれ入力し測定信号として出力する複数の第２バッファアンプと、
前記複数の第１バッファアンプから前記試験負荷を出力させながら、前記複数の第２バッファアンプを順次駆動して測定信号を出力させるように制御する制御手段と、
を有することを特徴とする回路部品試験装置。
【請求項２】
前記制御手段は、ある測定信号が所定しきい値を超えている場合には、当該測定信号に対応する外付端子への試験負荷の出力を停止するように第１バッファアンプを制御することを特徴とする請求項１に記載の回路部品試験装置。
【請求項３】
前記制御手段は、ある測定信号が所定しきい値を超えているか否かの判定結果を当該検出時刻とともにメモリに記録することを特徴とする請求項２に記載の回路部品試験装置。
【請求項４】
複数の外付端子にそれぞれ試験負荷を出力する複数の第１バッファアンプと、前記複数の外付端子の負荷状態をそれぞれ入力し、測定信号として出力する複数の第２バッファアンプとを有する試験装置における試験方法であって、
前記複数の第１バッファアンプから前記試験負荷を前記複数の外付端子へそれぞれ出力させ、
前記複数の第２バッファアンプを順次駆動せることで、前記複数の外付端子の各々に関する測定信号を取得する、
ことを特徴とする試験方法。
【請求項５】
ある測定信号が所定しきい値を超えている場合には、当該測定信号に対応する外付端子への試験負荷の出力を停止するように第１バッファアンプを制御することを特徴とする請求項４に記載の試験方法。
【請求項６】
ある測定信号が所定しきい値を超えているか否かの判定結果を当該検出時刻とともにメモリに記録することを特徴とする請求項５に記載の試験方法。
【請求項７】
複数の外付端子にそれぞれ試験負荷を出力する複数の第１バッファアンプと、前記複数の外付端子の負荷状態をそれぞれ入力し、測定信号として出力する複数の第２バッファアンプとを有する試験装置におけるプログラム制御プロセッサを機能させるコンピュータプログラムであって、
前記複数の第１バッファアンプから前記試験負荷を前記複数の外付端子へそれぞれ出力させ、
前記複数の第２バッファアンプを順次駆動せることで前記複数の外付端子の各々に関する測定信号を取得する、
ように前記プログラム制御プロセッサを機能させることを特徴とするコンピュータプログラム。
【請求項８】
ある測定信号が所定しきい値を超えている場合には、当該測定信号に対応する外付端子への試験負荷の出力を停止するように第１バッファアンプを制御することを特徴とする請求項７に記載のコンピュータプログラム。
【請求項９】
ある測定信号が所定しきい値を超えているか否かの判定結果を当該検出時刻とともにメモリに記録することを特徴とする請求項８に記載のコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は外付端子を有する回路部品の信頼性評価のための試験装置および試験方法に関する。
【背景技術】
【０００２】
複数の外付端子が設けられた半導体デバイスやプリント回路板などの内部状態（オープンまたはショート状態）を試験する装置が種々提案されている。たとえば特許文献１に開示されているオープン・ショート試験装置は、試験信号を時間差のある複数の試験信号に変換し、これら複数の試験信号を被試験体の外付端子に順次出力することで試験結果を取得する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３１７３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した特許文献１に開示されたオープン・ショート試験装置では、時間差のある複数の試験信号を被試験体に出力し、その時の外付け端子の状態を試験結果として検出しているために、試験信号を出力していない時には負荷が加わっておらず、試験結果を得ることができない。すなわち、このオープン・ショート試験装置では、試験信号のタイミングに依存した負荷試験しかを行うことができなかった。
【０００５】
そこで、本発明の目的は、被試験体である回路部品に対して試験信号のタイミングに依存することなく任意のタイミングで負荷試験を行うことができる回路部品試験装置および方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明による試験装置は、複数の外付端子を有する回路部品の試験装置であって、前記複数の外付端子にそれぞれ試験負荷を出力する複数の第１バッファアンプと、前記複数の外付端子の負荷状態をそれぞれ入力し、測定信号として出力する複数の第２バッファアンプと、前記複数の第１バッファアンプから前記試験負荷を出力させながら、前記複数の第２バッファアンプを順次駆動して測定信号を出力させるように制御する制御手段と、を有することを特徴とする。
【０００７】
本発明による試験方法は、複数の外付端子にそれぞれ試験負荷を出力する複数の第１バッファアンプと、前記複数の外付端子の負荷状態をそれぞれ入力し、測定信号として出力する複数の第２バッファアンプとを有する試験装置における試験方法であって、前記複数の第１バッファアンプから前記試験負荷を前記複数の外付端子へそれぞれ出力させ、前記複数の第２バッファアンプを順次駆動せることで、前記複数の外付端子の各々に関する測定信号を取得する、ことを特徴とする。
【発明の効果】
【０００８】
本発明により、被試験体である回路部品に対して試験信号のタイミングに依存することなく任意のタイミングで負荷試験を行うことが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態による回路部品試験装置の機能的構成を概略的に示すブロック図である。
【図２】図１に示す回路部品試験装置の動作を説明するためのタイミングチャートである。
【図３】本発明の第１実施例による、電圧印加電流測定（ＳＶＭＩ）ショート試験装置の構成を示すブロック図である。
【図４】（Ａ）は図３に示すショート試験装置のショートを検出しない場合の動作を説明するためのタイミングチャート、（Ｂ）はショートを検出した場合の動作を説明するためのタイミングチャートである。
【図５】本発明の第２実施例による、電流印加電圧測定（ＳＩＭＶ）ショート試験装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
１．実施形態
１．１）構成
まず、図１に示すように、回路部品である被試験体１０には４つの外付端子Ｔ１−Ｔ４が設けられているものとする。これは、図面の回路を煩雑にしないための一例であり、５個以上の外付端子を有する被試験体１０であっても本実施形態が同様に適用可能であることは言うまでもない。なお、被試験体１０としては、たとえばダイオードや集積回路などの単一半導体デバイス、１以上の集積回路を含むプリント板、あるいはマザーボードとして使用されるプリント板などがあるが、これらに限定されるものではない。
【００１１】
図１において、本実施形態による試験装置２０は、被試験体１０の外付端子Ｔ１−Ｔ４にそれぞれ電気的に接続する負荷出力用バッファアンプＡｔ１−Ａｔ４および測定用バッファアンプＡｍ１−Ａｍ４と、試験信号発生器２１と、制御部２２とを有する。試験信号発生器２１は制御部２２の制御下で設定された試験信号を生成する。試験信号発生器２１から出力された試験信号は、負荷出力用バッファアンプＡｔ１−Ａｔ４を通してそれぞれ外付端子Ｔ１−Ｔ４に出力される。
【００１２】
測定用バッファアンプＡｍ１−Ａｍ４は、それぞれの入力端子が負荷出力用バッファアンプＡｔ１−Ａｔ４の出力端子にそれぞれ接続されており、試験信号が与えられた外付端子Ｔ１−Ｔ４の負荷状態をそれぞれ検出する。たとえば、設計通りであれば外付端子Ｔ１からみた被試験体１０の内部インピーダンスは高いにも拘わらず、内部回路で短絡が存在すると、外付端子Ｔ１には所定範囲を超える電気的状態を現れる。測定用バッファアンプＡｍ１は、その外付端子Ｔ１の負荷状態を検出して制御部２２へ出力する。
【００１３】
制御部２２は試験装置２０の試験動作全体を制御する。制御部２２は負荷出力用バッファアンプＡｔ１−Ａｔ４に対して負荷制御信号ＥＮｔ１−ＥＮｔ４をそれぞれ出力し、負荷出力用バッファアンプＡｔ１−Ａｔ４の各々は負荷制御信号に従って試験信号をそれぞれ対応する外付端子Ｔ１−Ｔ４へ出力する。さらに、制御部２２は測定用バッファアンプＡｍ１−Ａｍ４に対して個別測定タイミング信号ＥＮｍ１−ＥＮｍ４を順次出力し、測定用バッファアンプＡｍ１−Ａｍ４の各々は、対応する測定タイミング信号に従って、対応する外付端子に現れる負荷状態を検出し制御部２２へ出力する。
【００１４】
なお、制御部２２の機能はＣＰＵ等のプログラム制御プロセッサ上でプログラムを実行することにより実現することもできる。
【００１５】
１．２）動作
図２において、試験が開始されると、制御部２２の制御下で、試験信号発生器２１は設定された試験信号を生成して負荷出力用バッファアンプＡｔ１−Ａｔ４へ出力する。同時に、制御部２２は負荷出力用バッファアンプＡｔ１−Ａｔ４に対して同時に負荷制御信号ＥＮｔ１−ＥＮｔ４をそれぞれ出力する。これによって、負荷出力用バッファアンプＡｔ１−Ａｔ４は、試験信号発生器２１から入力した試験信号を被試験体１０の外付端子Ｔ１−Ｔ４へそれぞれ出力する。本実施形態では、負荷制御信号ＥＮｔ１−ＥＮｔ４は試験開始時から負荷出力用バッファアンプＡｔ１−Ａｔ４をアクティブにして試験信号を出力させる。すなわち、負荷出力用バッファアンプＡｔ１−Ａｔ４は連続して試験信号を被試験体１０の外付端子Ｔ１−Ｔ４へ出力する。
【００１６】
同時に、制御部２２は測定用バッファアンプＡｍ１−Ａｍ４に対して個別測定タイミング信号ＥＮｍ１−ＥＮｍ４をそれぞれ時間的に遅延させながら順次出力する。個別測定タイミング信号ＥＮｍ１−ＥＮｍ４は、それぞれ所定の時間幅を持つタイミング信号である。したがって、測定用バッファアンプＡｍ１−Ａｍ４の各々は、対応する測定タイミング信号が立ち上がっている期間だけ、対応する外付端子に現れる負荷状態を測定し、その測定結果を制御部２２へ出力することができる。
【００１７】
なお、被試験体１０のある外付端子に対応する負荷状態が所定範囲を超えていれば、制御部２２は当該外付端子に対応する負荷出力用バッファアンプに対する負荷制御信号だけを立ち下げ、当該負荷出力用バッファアンプからの試験信号の出力を停止することが望ましい。被試験体１０の内部回路に設計範囲外の負荷状態を生じさせる短絡等の不具合が存在する可能性があるからである。
【００１８】
１．３）効果
上述したように、本実施形態による試験装置は、測定用バッファアンプＡｍ１−Ａｍ４による測定タイミングに依らず、負荷出力用バッファアンプＡｔ１−Ａｔ４から試験信号を連続して出力し続けることができ、連続した試験信号に対して任意のタイミングで信頼性評価を行うことができる。
【実施例】
【００１９】
回路部品の測定方式には、基本的に、電圧印加電流測定（ＳＶＭＩ：SourceVoltage/MeasureCurrent)と電流印加電圧測定（ＳＩＭＶ：SourceCurrent/MeasureVoltage)の２種類がある。以下、それぞれの方式を採用した実施例について説明する。
【００２０】
２．第１実施例
２．１）構成
図３に示すように、電圧印加電流測定（ＳＶＭＩ）によるショート試験装置２０は、端子Ｔ２１−Ｔ２４にそれぞれ抵抗器Ｒｓ１−Ｒｓ４を介して接続された負荷出力用バッファアンプＡｔ１−Ａｔ４と、抵抗器Ｒｓ１−Ｒｓ４の各々の両端の電位差を検出することで電流を測定する測定用バッファアンプＡｍ１−Ａｍ４と、を有し、端子Ｔ２１−Ｔ２４がそれぞれ被試験体１０の外付端子Ｔ１−Ｔ４に電気的に接続する。
【００２１】
負荷出力用バッファアンプＡｔ１−Ａｔ４のイネーブル制御端子にはイネーブル制御信号（負荷制御信号）ＥＮｔ１−ＥＮｔ４がそれぞれ入力する。負荷出力用バッファアンプＡｔ１−Ａｔ４は、イネーブル制御信号ＥＮｔ１−ＥＮｔ４に従って、試験信号発生器２０１から入力した試験信号をそれぞれ対応する外付端子Ｔ１−Ｔ４へ出力する。イネーブル制御信号ＥＮｔ１−ＥＮｔ４は、制御部２０２の制御下で負荷出力バッファイネーブル制御部ＣＴＲＬｔ１−ＣＴＲＬｔ４によりそれぞれ出力される。
【００２２】
測定用バッファアンプＡｍ１−Ａｍ４のイネーブル制御端子にはイネーブル制御信号（個別測定タイミング信号）ＥＮｍ１−ＥＮｍ４がそれぞれ入力する。測定用バッファアンプＡｍ１−Ａｍ４は、イネーブル制御信号ＥＮｍ１−ＥＮｍ４に従って、外付端子Ｔ１−Ｔ４に流れる電流値を負荷状態としてそれぞれ測定し、それら電流測定値Ｍ１−Ｍ４を加算器２０３へ出力する。加算器２０３の加算出力はＡＤ変換器２０４によりデジタル信号に変換されて制御部２０２へ出力される。
【００２３】
測定用バッファアンプＡｍ１−Ａｍ４に与えられるイネーブル制御信号ＥＮｍ１−ＥＮｍ４は、測定用バッファイネーブル制御部ＣＴＲＬｍ１−ＣＴＲＬｍ４によりそれぞれ出力されるが、それらの出力タイミングは、後述するように、制御部２０２の制御に基づいて遅延回路２０５により順次遅延が与えられる。
【００２４】
また、制御部２０２には、ショート検出フラグとショート検出日時情報を記憶するショート検出情報メモリ２０６と、日時刻データを発生するタイマ２０７とが接続され、後述する試験結果の記録を行う。
【００２５】
なお、図３では、被試験体１０として等価的にダイオードアレイを組み込んだ回路部品を一例として示している。被試験体１０の外付端子Ｔ１−Ｔ４はそれぞれダイオードを介して接地されている。各外付端子にハイレベルの電圧が印加されると、対応するダイオードは逆バイアス状態になるので、短絡がない限り、当該外付端子に流れる電流は極めて小さいはずである。
【００２６】
たとえば、負荷出力用バッファアンプＡｔ１から負荷電圧Ｖａを出力され、外付端子Ｔ１に印加されたとする。この時に外付端子Ｔ１に流れる電流Ｉａは、抵抗Ｒｓ１の両端に生じる電圧に比例するので測定用バッファアンプＡｍ１により測定することができる。たとえば、負荷電圧Ｖａ＝０．８Ｖ、Ｒｓ１＝１ＫΩとした場合、対応するダイオードあるいはその配線に導通がある状態（ショート状態）であればＩａ＝０．８ｍＡとなり、導通が無い高抵抗状態であれば、Ｉａ＝約０ｍＡとなる。したがって、この電流値を判定することでショート検出が可能となる。
【００２７】
２．２）動作
ショート試験装置２０の端子Ｔ２１−Ｔ２４にそれぞれ被試験体１０の外付端子Ｔ１−Ｔ４を電気的に接続し、制御部２０２の制御によりショート試験を開始する。以下、図４（Ａ）は被試験体１０にショートがなく外付端子が高抵抗状態を示す場合を、図４（Ｂ）は被試験体１０の外付端子Ｔ１でショート検出された場合をそれぞれ示すものとする。
【００２８】
まず、制御部２０２は、試験信号発生器２０１に試験電圧値を設定し、ショート検出情報メモリ２０６をクリヤしてショート検出フラグとショート検出日時情報とをリセットする。そして、タイマ２０７からショート評価試験の開始日時刻を取得し、ショート検出情報メモリ２０６に記録する。
【００２９】
続いて、図４（Ａ）に示すように、制御部２０２は、ショート検出情報メモリ２０６のショート検出フラグがセットされているか否かをチェックし、リセット状態であれば、負荷出力バッファイネーブル制御部ＣＴＲＬｔ１−ＣＴＲＬｔ４を制御し、負荷出力用バッファアンプＡｔ１−Ａｔ４に対してイネーブル制御信号ＥＮｔ１−ＥＮｔ４を出力する。これによって負荷出力用バッファアンプＡｔ１−Ａｔ４は、試験信号発生器２０１から入力した試験信号（電圧Ｖａ）をそれぞれ対応する外付端子Ｔ１−Ｔ４へ出力する。
【００３０】
同時に、図４（Ａ）に示すように、制御部２０２は、遅延回路２０５を制御することで、測定用バッファイネーブル制御部ＣＴＲＬｍ１−ＣＴＲＬｍ４からイネーブル制御信号ＥＮｍ１−ＥＮｍ４をそれぞれ遅延させながら測定用バッファアンプＡｍ１−Ａｍ４へ順次出力する。イネーブル制御信号ＥＮｍ１−ＥＮｍ４のタイミングに従って、測定用バッファアンプＡｍ１−Ａｍ４は外付端子Ｔ１−Ｔ４に流れる電流値を負荷状態としてそれぞれ測定し、それら電流測定値Ｍ１−Ｍ４を時系列に加算器２０３へ出力する。図４（Ａ）では、被試験体１０にショートがなく外付端子Ｔ１−Ｔ４がいずれも高抵抗状態であるから、電流Ｉａはほとんどゼロに近い。加算器２０３の加算出力、すなわち電流測定値Ｍ１−Ｍ４が時系列にＡＤ変換器２０４によりデジタル変換され、制御部２０２へ出力される。
【００３１】
制御部２０２は、イネーブル制御信号ＥＮｍ１−ＥＮｍ４のタイミングを制御しているので、ＡＤ変換器２０４から入力した電流測定値がどの外付端子の測定値であるかを識別することができる。具体的には、遅延回路２０５から測定用バッファイネーブル制御部ＣＴＲＬｍ１−ＣＴＲＬｍ４の１つへ遅延パルスが出力されたときに、その遅延パルスをＡ変換器２０４へも出力する。図４（Ａ）では、時刻ｔ１でのイネーブル制御信号ＥＮｍ１の出力タイミングでＡＤ変換器２０４が測定値Ｍ１をサンプリングしデジタル変換して制御部２０２へ出力する。制御部２０２は、こうして得られた測定値Ｍ１−Ｍ４を順次入力し、それらを所定のしきい値と順次比較判定し、その判定結果をタイマからの日時情報と共にショート検出情報メモリ２０６に記録する。ここでは、ショートが存在しないので、ショート検出情報メモリ２０６のショート検出フラグはリセットされたままである。
【００３２】
図４（Ｂ）に示すように、入力した測定値Ｍ１−Ｍ４が所定のしきい値を超えている場合には、当該外付端子でショートが検出されたことを示すようにショート検出フラグをセットし、タイマからの日時情報と共にショート検出情報メモリ２０６に記録する。ここでは、時刻ｔ１でのイネーブル制御信号ＥＮｍ１の出力タイミングで取得される測定値Ｍ１が所定のしきい値を超えているので、対応するショート検出フラグをセットする。これによって、制御部２０２は、対応する負荷出力バッファイネーブル制御部ＣＴＲＬｔ１に対してイネーブル制御信号ＥＮｔ１を反転させて（アンイネーブル）、負荷出力用バッファアンプＡｔ１からの試験信号（電圧Ｖａ）の出力を停止する。他の測定値で所定のしきい値を超えた場合も同様である。
【００３３】
２．３）効果
上述したように、本実施例によるショート試験装置は、測定用バッファアンプＡｍ１−Ａｍ４による測定タイミングに依らず、負荷出力用バッファアンプＡｔ１−Ａｔ４から試験信号を連続して出力し続けることができ、連続した試験信号に対して任意のタイミングで信頼性評価を行うことができる。さらに、被試験体１０のある外付端子に対応する測定値が所定しきい値を超えていれば、制御部２０２は当該外付端子でのショート検出を日時情報と共に記録し、対応する負荷出力用バッファアンプの試験信号出力を停止することができる。
【００３４】
３．第２実施例
図５に示すように、電流印加電圧測定（ＳＩＭＶ）によるショート試験装置２０は、図３に示す第１実施例の回路から抵抗器Ｒｓ１−Ｒｓ４が除去され測定用バッファアンプＡｍ１−Ａｍ４が電圧測定を行う点を除いて、基本的には図３に示す第１実施例と同様の構成を有する。したがって、同様の機能を有する回路要素には同一の参照番号を付して説明は省略する。
【００３５】
図５において、被試験体１０の外付端子Ｔ１−Ｔ４はそれぞれダイオードを介して接地されている。負荷出力用バッファアンプが対応する外付端子に電圧Ｖａを印加しても、対応するダイオードが逆バイアス状態であるから、短絡がない限り当該外付端子に流れる電流は極めて小さい。したがって、対応する測定用バッファアンプは、ほとんど同じ電圧Ｖａを検出する。逆に、短絡があると、大きな電流が流れるので、対応する測定用バッファアンプが検出する電圧は大きく低下するはずである。この測定電圧の変動を所定しきい値と比較しながら監視することで、第１実施例と同様にショート検出が可能となる。
【００３６】
第２実施例の効果も第１実施例と同様である。すなわち、測定用バッファアンプＡｍ１−Ａｍ４による測定タイミングに依らず、負荷出力用バッファアンプＡｔ１−Ａｔ４から試験信号を連続して出力し続けることができ、連続した試験信号に対して任意のタイミングで信頼性評価を行うことができる。さらに、被試験体１０のある外付端子に対応する測定値が所定しきい値を超えていれば、制御部２０２は当該外付端子でのショート検出を日時情報と共に記録し、対応する負荷出力用バッファアンプの試験信号出力を停止することができる。
【産業上の利用可能性】
【００３７】
本発明は、ダイオード（個別半導体）、ＩＣ（半導体集積回路） 、ＬＳＩ（大規模半導体集積回路）、単体のプリント板、マザーボードとして使用されるプリント板等の被試験体に対して、外付端子から見た内部回路のショート評価試験（又は検査）を行うショート試験装置に適用可能である。
【符号の説明】
【００３８】
１０  被試験体（回路部品）
２０  試験装置（ショート試験装置）
２１  試験信号発生器
２２  制御部
Ｔ１−Ｔ４  外付端子
Ａｔ１−Ａｔ４  負荷出力用バッファアンプ
ＥＮｔ１−ＥＮｔ４  負荷出力用バッファアンプへのイネーブル制御信号
Ａｍ１−Ａｍ４  測定用バッファアンプ
ＥＮｍ１−ＥＮｍ４  測定用バッファアンプへのイネーブル制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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