(57)【要約】      （修正有）【課題】多点でグランドに接続することで、シールド部のインピーダンスを下げ、低ノイズ化できると共に、遮蔽膜（シールド）の接続不良があっても、実装前に検証できることを可能とする手段を半導体装置に提供する。【解決手段】インターポーザ基板２のグランド層２１に遮蔽膜３のグランドを接地しない。具体的には、グランド層の対応する箇所に遮蔽膜接続用スルーホール３２を設け、ここに接続用ピン８を通すことで、回路素子１と遮蔽膜３の接地を分離し、断線などの問題の切り分けを容易にする。【選択図】図２
2010118592.tif 000002
【特許請求の範囲】
【請求項１】
遮蔽膜と、２以上のグランド端子を有す回路素子と、グランド部及び接続部を含むインターポーザ基板と、を含む半導体装置であって、
前記接続部に前記回路素子が電気的に配置され、
前記回路素子の２以上のグランド端子は前記グランド部により該半導体装置内で同電位とされたのち外部の接地電位に接続され、
前記遮蔽膜は前記インターポーザ基板で電位調整を行うことなく接地電位に接続されることを特徴とする半導体装置。
【請求項２】
遮蔽膜と、２以上のグランド端子を有す回路素子と、グランド層及び接続層を含むインターポーザ基板と、を含む半導体装置であって、
前記接続層に前記回路素子が電気的に配置され、
前記回路素子の２以上のグランド端子は前記グランド層により半導体装置内で同電位とされたのち外部の接地電位に接続され、
前記遮蔽膜は前記インターポーザ基板で電位調整を行うことなく接地電位に接続されることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、遮蔽膜接続用スルーホールが前記グランド層に設けられ、
前記遮蔽膜は前記遮蔽膜接続用スルーホールを貫通して前記接地電位に接続され、
前記回路素子の２以上のグランド端子と前記遮蔽膜は電気的に分離されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、前記遮蔽膜が前記接地電位に接続する接地点が８点またはそれ以上存在し、接地点に対応した前記遮蔽膜接続用スルーホールが独立して前記グランド層に設けられていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、前記接地点それぞれに対応して前記遮蔽膜と接続する遮蔽膜接続部が前記接続層上に設けられていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、２以上の前記遮蔽膜接続部が前記接続層上で電気的に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル混載型半導体のような半導体装置、特に製品実装前の断線などの検出を容易に実行可能なこと、に関する。
【背景技術】
【０００２】
ＩＣにおいてパッケージ外皮面にメッキ、ペーストなどによる導電性膜を形成し前記導電性膜に多点で基準電位に接続するシールドパッケージ構造は一般的なものとなっている。このようなシールドパッケージ構造を持つＩＣはハイパワーアンプなどのデジタルアナログ混載型半導体やＣＰＵなどで用いることが考えられる。これらの半導体では自身が発生するノイズ及び外部から半導体装置内に進入するノイズを遮蔽する必要があり、そのために遮蔽膜（シールド）が形成されることが多い。
【０００３】
特開２００４−２９７０５４号公報（特許文献１）では、簡易な方法で半導体装置のノイズ対策を行うべく、ダイシング後に遮蔽膜を形成し、自身の発するノイズ及び外部からのノイズの遮蔽を行うことを開示する。
【０００４】
また、特開２００６−３０３２７１号公報（特許文献２）では、遮蔽膜の接地用に、インターポーザ基板とマザーボードとの間をＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）の実装で使用しない接合強化用に設けたランドを利用することが記載されている。
【特許文献１】特開２００４−２９７０５４号公報
【特許文献２】特開２００６−３０３２７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上記のような遮蔽膜の形成に際しては塗装の漏れや寸法誤差、形成時の過熱によるクラックの発生などによって、シールド接続用のグランド端子や接合部が断線することも考えられる。一方で、接続端子数の増加などにより、ＢＧＡ等の接続をひとたび行うと、不良等により交換する際、工数が著しく掛かる接続方法を取らざるを得なくなっている。したがって、実装前にこれらのグランド端子の断線等も検証できることが望ましい。
【０００６】
しかし、特許文献１では、このような不具合の検証についての視点がそもそも無い。また、特許文献２では、遮蔽膜及び半導体が同じインターポーザ基板及びインターポーザ基板に設けられたグランド層を用いており、個々の接地配線の断線まで検証できない。
【０００７】
本発明の目的は、多点でグランドに接続することで、シールド部のインピーダンスを下げ、低ノイズ化できると共に、シールドの接続不良があっても、実装前に検証できることを可能とする手段を半導体装置に提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１０】
本発明の代表的な実施の形態に関わる半導体装置は、遮蔽膜と、２以上のグランド端子を有す回路素子と、グランド部及び接続部を含むインターポーザ基板と、を含み、接続部に回路素子が電気的に配置され、回路素子の２以上のグランド端子はグランド部により該半導体装置内で同電位とされたのち外部の接地電位に接続され、遮蔽膜はインターポーザ基板で電位調整を行うことなく接地電位に接続されることを特徴とする。
【００１１】
本発明の代表的な実施の形態に関わる別の半導体装置は、遮蔽膜と、２以上のグランド端子を有す回路素子と、グランド層及び接続層を含むインターポーザ基板と、を含み、接続層に回路素子が電気的に配置され、回路素子の２以上のグランド端子はグランド層により半導体装置内で同電位とされたのち外部の接地電位に接続され、遮蔽膜はインターポーザ基板で電位調整を行うことなく接地電位に接続されることを特徴とする。
【００１２】
この半導体装置において、遮蔽膜接続用スルーホールがグランド層に設けられ、遮蔽膜は遮蔽膜接続用スルーホールを貫通して接地電位に接続され、回路素子の２以上のグランド端子と遮蔽膜は電気的に分離されていることを特徴としても良い。
【００１３】
この半導体装置において、遮蔽膜が接地電位に接続する接地点が８点またはそれ以上存在し、接地点に対応した遮蔽膜接続用スルーホールが独立してグランド層に設けられていることを特徴としても良い。
【００１４】
この半導体装置において、接地点それぞれに対応して遮蔽膜と接続する遮蔽膜接続部が接続層上に設けられていることを特徴としても良い。
【００１５】
この半導体装置において、２以上の遮蔽膜接続部が接続層上で電気的に接続されていることを特徴としても良い。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１７】
本発明の代表的な実施の形態に関わる回路素子を搭載した半導体装置は、回路素子に関わる断線のみならず、シールド接地用の配線の断線の検証を可能にする。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について図面を用いて説明する。
【００１９】
（第１の実施の形態）
図１は本実施の形態に関わる半導体装置を表す透過斜視図である。また、図２は本実施の形態に関わる半導体装置を表す断面図である。
【００２０】
この半導体装置は回路素子１、インターポーザ基板２、遮蔽膜（シールド）３、回路素子結線用パターン４、遮蔽膜グランド接続用パターン５、ボンディングワイヤー６、ボール７、接続用ピン８を含んで構成される。
【００２１】
回路素子１はこの半導体装置の機能を提供する回路素子である。
【００２２】
インターポーザ基板２はこの半導体装置を実装するマザーボードとの間で電気的接続を確保するための基板である。このインターポーザ基板２は多層基板で構成され、その構成する基板のうちグラウンド基板に本発明の特徴がある。図２では、インターポーザ基板２がどのように構成されているか、また、インターポーザ基板２に他の部品がどのように搭載されているかを表す。
【００２３】
遮蔽膜３は既述のとおり、メッキ、ペーストなどにより形成された導電性膜である。この遮蔽膜３のグランドをどのように取るかに本願発明の特徴がある。
【００２４】
回路素子結線用パターン４は回路素子１とボール７を電気的に接続するためにボンディングワイヤー６を接続するためのパターンである。
【００２５】
一方、遮蔽膜グランド接続用パターン５は、遮蔽膜３とボール７を電気的に接続するためのパターンである。
【００２６】
ボンディングワイヤー６は回路素子１と回路素子結線用パターン４をつなぐワイヤーである。
【００２７】
ボール７はインターポーザ基板２と図示しないマザーボードとの間を接続するための球形状のハンダボールである。実装時にはこのボールに高温を加えることで溶融し、マザーボードとの間が接続される。
【００２８】
接続用ピン８は回路素子結線用パターン４または遮蔽膜グランド接続用パターン５とボール７とを接続するための接続用ピンである。接続形態によっては、接続用ピン８はインターポーザ基板２を構成する基板で２パーツまたはそれ以上に分かれているものもあるが、便宜上１つの部材として説明する。
【００２９】
インターポーザ基板２は５枚の基板が重ねられた多層基板である。このインターポーザ基板２について図２を用いて説明する。
【００３０】
このインターポーザ基板２はグランド層２１、接続層２２及び最下層２３を含む。グランド層２１は本基板のグランドレベルを規定する配線層である。本発明では、遮蔽膜３の接地に際し、このグランド層２１を利用しないのが特徴の一つとなる。
【００３１】
接続層２２は、遮蔽膜３と遮蔽膜グランド接続用パターン５、回路素子１と回路素子結線用パターン４を電気的に接続するための、インターポーザ基板２の最外に露出する配線層である。この接続層２２上に回路素子結線用パターン４及び遮蔽膜グランド接続用パターン５が形成されている。
【００３２】
最下層２３はボール７を設ける層である。また、物理的及び電気的に配線可能なスペースがあるのであれば配線を設けても良い。
【００３３】
なお、図２では、遮蔽膜接続用スルーホール３２、回路素子信号線接続用スルーホール３３も記載されているが、これについては図４で説明する。
【００３４】
図３は、この接続層２２の構成を示す上面図である。
【００３５】
本実施の形態では接続層２２は略正方形の形状をしている。この基板上に外周部分に遮蔽膜グランド接続用パターン５が形成される。またこの接続層２２の内側に回路素子結線用パターン４が形成される。
【００３６】
図４は、本発明に関わるグランド層２１を示す上面図である。
【００３７】
本実施の形態では、図３の接続層２２の配線を前提に設計されている。すなわち外周部には遮蔽膜３用の配線が設けられ、内側には回路素子１用の配線が設けられることを想定している。
【００３８】
グランド３１はグランド層２１の基準電位を提供するためのグランド面である。このグランド３１が接続層２２及びそれに搭載される回路素子１に対して基準電位となり、このグランド３１から図示しないマザーボードのグランドに接地される。
【００３９】
一方、グランド３１は遮蔽膜３に対しては基準電位とならない。すなわち、遮蔽膜グランド接続用パターン５と回路素子１用のグランド接続用の部材とを分離することで、遮蔽膜３関連の障害の検出性を向上させる。
【００４０】
遮蔽膜接続用スルーホール３２はこの「遮蔽膜グランド接続用パターン５と回路素子１用のグランド接続用の部材とを分離」を果たすべき空孔である。遮蔽膜グランド接続用パターン５と図示しないマザーボードのグランドとの設置に用いられる接続用ピン８はこの遮蔽膜接続用スルーホール３２を通して最下層２３に接続される。この際、遮蔽膜接続用スルーホール３２を通す接続用ピン８はグランド３１と電気的に接続してはならない。先の「遮蔽膜グランド接続用パターン５と回路素子１用のグランド接続用の部材とを分離」を実現できなくなるためである。
【００４１】
回路素子信号線接続用スルーホール３３は、回路素子１の信号線（ここではグランド接続用以外の目的の信号線の意）を最下層２３及び対応するボール７に接続する接続用ピン８を通すための空孔である。グランド３１に接続すると信号線として機能しなくなるため、回路素子信号線接続用スルーホール３３を通す接続用ピン８はグランド３１と電気的に接続してはならない。
【００４２】
回路素子グランド接続部３４は回路素子１のグランド端子に対応する接続用ピン８を接続するための部位である。回路素子１の基準電位を提供する意味で、この部位には空孔は設けず、接続可能な状態になっている。
【００４３】
なお、最下層２３は通常の多積層で構成されるインターポーザ基板と同じであるので敢えて図示はしない。また、グランド層２１は遮蔽膜３とは電気的に絶縁することに留意する必要がある。
【００４４】
ここで従来の半導体装置との相違点をまとめてみる。
【００４５】
図５は従来の半導体装置を表す断面図である。また、図６は従来のグランド層５１を示す上面図である。なお、接続層は本発明のそれと同様であるので省略する。
【００４６】
従来の実施の形態においても回路素子信号線接続用スルーホール５３、回路素子グランド接続部５４は存在する。一方、本実施の形態の遮蔽膜接続用スルーホール３２は従来の実施の形態では遮蔽膜接続部５２であった。すなわち、回路素子１と遮蔽膜３が共通のグランド層５１を用いていた。
【００４７】
このことによる相違を表すのが、図７及び図８である。図７は本発明に関わる電気的な接続状態を表す概念図である。また、図８は従来の実施の形態に関わる電気的な接続状態を表す概念図である。
【００４８】
両図とも「Ｚ」はインピーダンスを表す。そして各構成要素により生じるインピーダンスであることを表すために、下つき文字でその構成要素を示す。以下この下つき文字が何を表すか説明する。
【００４９】
「ｗｂ」はボンディングワイヤー６を示す。
【００５０】
「ｐｄ」は回路素子結線用パターン４または遮蔽膜グランド接続用パターン５を示す。
【００５１】
「ｔｈｕ」は接続用ピン８のうち、グランド層２１よりも回路素子１側を、「ｔｈｂ」は接続用ピン８の最下層２３側を表す。また、「ｔｈ」はグランド層２１により分断されない接続用ピン８を示す。
【００５２】
「ｐｃｂ」はグランド層２１を表す。
【００５３】
「ｂｌｌ」はボール７を示す。
【００５４】
図７と図８で大きく異なるのは、電気的に回路素子１と遮蔽膜３が独立していることにある。これにより、従来では、グランド層２１と遮蔽膜３との間の断線（「ｔｈｕ」での断線：図８の×の箇所）の検証が困難であった。
【００５５】
これに対し、本発明を採用することで、グランドに対する接続を回路素子１と遮蔽膜３を独立して検証することが可能となる。これにより、半導体装置をマザーボードに接続後、所望の性能が出ないといった問題が生じることを防ぐことが可能となる。
【００５６】
なお、回路素子１と遮蔽膜３の電位がそろっていることを半導体装置内部で補償しないため、図示しないマザーボードと遮蔽膜３との接点（遮蔽膜３と接続されたボール７の数）は８点以上あることが望ましい。これについては第４の実施の形態でその効果を述べる。
【００５７】
また、図示しないマザーボードとグランド層２１との接点も相当数あることが好ましい。
【００５８】
（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。
【００５９】
図９は本実施の形態に関わる半導体装置を表す透過斜視図である。また、図１０は本実施の形態に関わる接続層６２の構成を示す上面図である。
【００６０】
本実施の形態は、接続層及び遮蔽膜グランド接続用パターンに関するものである。図９及び図１０に示すように、第１の実施の形態における２以上の遮蔽膜グランド接続用パターンを電気的かつ物理的に１とした連結遮蔽膜グランド接続用パターン６５を用いる点が特徴である。これにより、個々の接続用ピン８の断線は検出できなくなる場合が出てくるものの、遮蔽膜３と連結遮蔽膜グランド接続用パターン６５の結合部が大きくなる。結果、この遮蔽膜３と連結遮蔽膜グランド接続用パターン６５の結合が確かなものになる。
【００６１】
また、第１の実施の形態では「接点は８点以上あることが望ましい」としていたが、第２の実施の形態では、接点が８組以上あれば同等の効果が得られる。
【００６２】
さらに、最下層２３と図示しないマザーボードの接続に、この組に対応した接続用ピン８を連結するようにボール７を大きくすることで、マザーボードとの接続強度を増すことも可能である。
【００６３】
（第３の実施の形態）
次に本発明の第３の実施の形態について説明する。
【００６４】
上記２つの実施の形態では、半導体装置外周に遮蔽膜３用のボール７を、内周に回路素子１用のボール７を配置していた。これに対し本実施の形態では、回路素子１用のボール７も外周に配置することを提案するものである。
【００６５】
図１１は本実施の形態に関わる半導体装置を表す透過斜視図である。また図１２は本実施の形態に関わるグランド層７１を示す上面図であり、図１３は接続層７２の構成を示す上面図である。
【００６６】
図１３からも分かる通り、本実施の形態では回路素子１用の回路素子結線用パターン７４が遮蔽膜グランド接続用パターン５の配置された外周に分散配置されている。ここで回路素子結線用パターン７４にも２種類あることが伺える。すなわち、回路素子１のグランド電位を取るための回路素子グランドパターンＧｄと図示しないマザーボードに対する信号線のための回路素子信号パターンＳである。これらはグランド層７１を配置する際に留意点として重要となる。
【００６７】
これらの回路素子グランドパターンＧｄ、回路素子信号パターンＳと回路素子１の間をボンディングワイヤー６でつなぐのは第１の実施の形態と同様である。
【００６８】
なお、回路素子グランドパターンＧｄと回路素子信号パターンＳは第１の実施の形態同様、遮蔽膜３とは電気的に分離されている必要がある。
【００６９】
図１２はこのグランド層７１にどのように回路素子信号線接続用スルーホール等を配するかを表している。
【００７０】
本実施の形態においてもグランド層７１には、遮蔽膜接続用スルーホール３２、回路素子信号線接続用スルーホール３３、回路素子グランド接続部３４が設けられている。
【００７１】
しかし、図１２において記載した回路素子グランドパターンＧｄ、回路素子信号パターンＳ及び遮蔽膜グランド接続用パターン（Ｇｓｈ）５が外周に配されていることから外周部分に集中して遮蔽膜接続用スルーホール３２等が存在する。
【００７２】
第１の実施の形態同様に、遮蔽膜接続用スルーホール３２は遮蔽膜グランド接続用パターン５に対応した位置に存在する。そして、遮蔽膜グランド接続用パターン５からボール７に電気的に接続する接続用ピン８は、この遮蔽膜接続用スルーホール３２によりグランド層７１とは電気的に非接触な状態が保たれる。
【００７３】
一方、回路素子グランド接続部３４は回路素子グランドパターンＧｄに接続するようグランド層７１の外周部分に設けられている。また、回路素子信号線接続用スルーホール３３も回路素子グランドパターンＧｄに対向する形で配置されている。回路素子信号線接続用スルーホール３３によって、グランド層７１と回路素子グランドパターンＧｄとボール７を連結する接続用ピン８とは電気的に分離されることとなる。
【００７４】
このようにすることで、第１の実施の形態同様の効果を奏することができる。また、全てのボール７が外周部に配置されることにより、図示しないマザーボードとの結合もある程度の評価ができる。
【００７５】
（第４の実施の形態）
最後に第４の実施の形態について説明する。
【００７６】
第１の実施の形態では、遮蔽膜３は８点以上でマザーボードのグランドと接続されることが望ましいと説明した。この根拠を以下で説明する。
【００７７】
図１４は現状用いられている半導体装置で遮蔽膜グランド接続用パターンに接続され、図示しないマザーボードと電気的に接続されたボールの数によるノイズレベルの変動の実測値、及び本発明の第１の実施の形態を採用した際に８点で接続した際のシミュレーションによるノイズレベルを表すグラフである。なお図１４で、接点数「―１」は遮蔽膜３そのものが無い状態を表す。
【００７８】
図中で実線は周波数９００ＭＨｚのＩ成分方向のノイズレベルを表す。点線は周波数９００ＭＨｚのＱ成分方向のノイズレベルを表す。この実測値は２０点で接続した際のＱ成分方向のノイズレベルで若干誤差は生じているものの、基本的には接点数の多いほうがノイズが低下することを表している。
【００７９】
そして、本発明の第１の実施の形態を採用した際のシミュレーション結果はほぼ実測値近傍に現出する。
【００８０】
これにより、遮蔽膜３のグランド接地点が８点以上存在すれば、本実施の形態を採用しても、所要の結果が得られることが分かる。
【００８１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【産業上の利用可能性】
【００８２】
携帯電話機で用いる送受信機と言ったデジタルアナログ混載型半導体での使用がまず考えられるがそれだけではない。たとえば分周等により生成される高周波数で動作するＣＰＵなどにも本発明は適用可能である。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施の形態に関わる半導体装置を表す透過斜視図である。
【図２】本発明の第１の実施の形態に関わる半導体装置を表す断面図である。
【図３】本発明の第１の実施の形態に関わる接続層の構成を示す上面図である。
【図４】本発明の第１の実施の形態に関わるグランド層を示す上面図である。
【図５】従来の半導体装置を表す断面図である。
【図６】従来のグランド層を示す上面図である。
【図７】本発明に関わる電気的な接続状態を表す概念図である。
【図８】従来の実施の形態に関わる電気的な接続状態を表す概念図である。
【図９】本発明の第２の実施の形態に関わる半導体装置を表す透過斜視図である。
【図１０】本発明の第２の実施の形態に関わる接続層の構成を示す上面図である。
【図１１】本発明の第３の実施の形態に関わる半導体装置を表す透過斜視図である。
【図１２】本発明の第３の実施の形態に関わるグランド層を示す上面図である。
【図１３】本発明の第３の実施の形態に関わる接続層の構成を示す上面図である。
【図１４】半導体装置で遮蔽膜グランド接続用パターンに接続され、図示しないマザーボードと電気的に接続されたボールの数によるノイズレベルの変動の実測値、及び本発明の第１の実施の形態を採用した際に８点で接続した際のシミュレーションによるノイズレベルを表すグラフである。
【符号の説明】
【００８４】
１…回路素子、２…インターポーザ基板、３…遮蔽膜（シールド）、
４…回路素子結線用パターン、５…遮蔽膜グランド接続用パターン、
６…ボンディングワイヤー、７…ボール、８…接続用ピン、
２１…グランド層、２２…接続層、２３…最下層、３１…グランド、
３２…遮蔽膜接続用スルーホール、３３…回路素子信号線接続用スルーホール、
３４…回路素子グランド接続部、５１…グランド層、５２…遮蔽膜接続部、
５３…回路素子信号線接続用スルーホール、５４…回路素子グランド接続部、
６２…接続層、６５…連結遮蔽膜グランド接続用パターン、
７１…グランド層、７２…接続層、７４…回路素子結線用パターン、
Ｇｄ…回路素子グランドパターン、Ｓ…回路素子信号パターン。
【図１】
2010118592.tif 000003
【図２】
2010118592.tif 000004
【図３】
2010118592.tif 000005
【図４】
2010118592.tif 000006
【図５】
2010118592.tif 000007
【図６】
2010118592.tif 000008
【図７】
2010118592.tif 000009
【図８】
2010118592.tif 000010
【図９】
2010118592.tif 000011
【図１０】
2010118592.tif 000012
【図１１】
2010118592.tif 000013
【図１２】
2010118592.tif 000014
【図１３】
2010118592.tif 000015
【図１４】
2010118592.tif 000016