(57)【要約】【課題】ＦＤ−ＳＯＩの如き半導体層の厚みが薄い基板を使用してトランジスタを形成する際に、比較的簡便なプロセスでリーク電流の増加を回避しつつ、トランジスタの活性領域にシリサイド層を導入してトランジスタ寄生抵抗の低減を実現し得る半導体装置の製造方法を提供する。【解決手段】ＳＯＩ基板の半導体層の上にゲート酸化膜、ゲート電極材料を順次形成し、ゲート電極のパターニングを行う。ゲート電極の側壁部を覆う絶縁体からなるサイドウォールを形成する。半導体層のゲート電極を挟む位置にイオン注入してドレイン／ソース領域を形成する。サイドウォールを部分的にエッチングして、ゲート電極の側壁上部を露出させる。ドレイン／ソース領域とゲート電極の上面および露出した側壁部を覆うように金属膜を堆積させる。ＳＯＩ基板に熱処理を施してゲート電極およびドレイン／ソース領域の表面にシリサイド層を形成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板層と半導体層との間に絶縁層を有するＳＯＩ基板にＭＯＳＦＥＴを形成する半導体装置の製造方法であって、
前記半導体層の上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記ゲート電極の側壁部を覆う絶縁体からなるサイドウォールを形成する工程と、
前記半導体層の前記ゲート電極を挟む位置にイオン注入して前記半導体層にドレイン／ソース領域を形成する工程と、
前記サイドウォールを部分的にエッチングして、前記ゲート電極の側壁上部を露出させる工程と、
前記ドレイン／ソース領域と前記ゲート電極の上面および露出した側壁部を覆うように金属膜を堆積させる工程と、
前記ＳＯＩ基板に熱処理を施して前記ゲート電極および前記ドレイン／ソース領域の表面にシリサイド層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記金属膜を堆積させる工程の前に、前記ゲート電極表面に複数の溝を形成する工程を更に含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記金属膜を堆積させる工程において、前記複数の溝の各々は、前記金属膜によって充たされることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極を形成する工程は、その表面が凹凸面を有するポリシリコン膜を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ポリシリコン膜は、ＨＳＧ膜であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記金属膜は等方的なステップカバレージを有することを特徴とする請求項１乃至５のいずれか１に記載の半導体装置の製造方法。
【請求項７】
前記金属膜はコバルト膜であることを特徴とする請求項１乃至６のいずれか１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にSOI（Silicon on Insulator）基板を用いた半導体装置のゲート電極およびドレイン／ソース領域にシリサイド層を形成する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
パーソナルモバイルコミュニケーションに関する製品用途に低消費電力かつ高性能なＬＳＩが必要となっている。しかし、通常のシリコン基板を用いたＣＭＯＳデバイスは、回路素子の微細化に伴う高集積化・高速化により、消費電力は増大しており、素子構造を含めた新しい低電力デバイスが待望されている。そのような中で、シリコン基板と素子領域との間に絶縁膜を有するＳＯＩ（Silicon On Insulator）基板を用いたＳＯＩデバイスは、低消費電力・高性能デバイスとして期待されている。
【０００３】
ＳＯＩデバイスは、半導体基板層と、その上に形成される半導体層（ＳＯＩ層）とが埋め込み酸化膜（Box:Buried Oxide）で絶縁分離される。これにより、隣接する素子間の絶縁分離を容易に行うことができ、また、半導体基板層を介して寄生サイリスタが形成されることがないためラッチアップ現象を防ぐことが可能となる。また、トランジスタをＳＯＩ層に作り込むことが、トランジスタの微細化に伴って消費電力が増大するいわゆる短チャンネル効果の抑制に有効となる。更に、ＳＯＩ構造で形成されたトランジスタの接合容量は、バルク構造のトランジスタに比べ小さいため、高速動作が可能である。このようにＳＯＩ構造のトランジスタは、多くの優れた特性を有し、従来のバルク基板に形成された半導体素子と比べ高速化、低消費電力化を図ることができるデバイスとして期待されている。
【０００４】
ＳＯＩデバイスは、半導体層（ＳＯＩ層）の厚さによって、部分空乏型ＳＯＩ（PD-SOI：Partially Depleted SOI）と、完全空乏型ＳＯＩ（FD-SOI:Fully Depleted SOI）に分類される。ＰＤ−ＳＯＩは通常のバルク構造のＣＭＯＳプロセスをそのまま使用することができ、ＦＤ−ＳＯＩに比べ安価に製造することができる。しかしながら、ＰＤ−ＳＯＩはＳＯＩ層が厚いため、いわゆるインパクトイオン化現象によりチャンネル下層部にホールが蓄積してしまう。これにより、トランジスタの電流電圧特性にキンク効果が現れてしまい問題となる。一方、ＦＤ−ＳＯＩでは、ＳＯＩ層が十分に薄く、このような現象は現れない。また、ＦＤ−ＳＯＩはＰＤ−ＳＯＩと比較してオフリーク電流を増加させずに閾値電圧（Ｖｔ）を低く設定できるため、低電圧動作が可能となるといった利点も有する。
【０００５】
このようにＦＤ−ＳＯＩは、有利な点が多いが、ＳＯＩ層の厚さが通常５０ｎｍ以下と薄いため、寄生抵抗の増大を招くこととなる。トランジスタを高速駆動させるためには、寄生抵抗の低減が重要である。トランジスタの寄生抵抗を低減する手法として、ゲート電極とドレイン／ソース領域に例えばコバルトシリサイド（ＣｏＳｉ２）等のシリサイド層を同時に形成するサリサイドプロセスが有効である。
【０００６】
以下に従来のサリサイドプロセスの一例を示す。まず、ゲート電極およびドレイン／ソース領域の形成が完了したＳＯＩ基板上の全面にスパッタ法により膜厚５０〜１００Å程度のコバルト（Ｃｏ）膜を堆積させる。次に５５０℃程度のＲＴＡ（Rapid Thermal Anneal）処理を実施する。この熱処理により、コバルト（Ｃｏ）とシリコン（Ｓｉ）が反応し、ゲート電極およびドレイン／ソース領域の表面にコバルトモノシリサイド（ＣｏＳｉ）層が形成される。次に、硫酸過水やアンモニア過水等の洗浄を実施することで、ＳＯＩ基板上に堆積した未反応のコバルト（Ｃｏ）が除去される。その後、更に６５０℃〜８５０℃程度のＲＴＡ処理を行うことにより、ゲート電極およびドレイン／ソース領域の表面にＣｏＳｉ２からなるシリサイド層を形成することができる。
【特許文献１】特開２００５−２２３０７３号公報
【特許文献２】特開平５−２９１５７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＦＤ−ＳＯＩでは、短チャンネル効果の抑制のため、ＳＯＩ層の膜厚は３０〜５０ｎｍ程度と非常に薄い膜厚が要求される。通常シリサイド化反応は、ＳＯＩ層の深さ方向に進行するが、ＦＤ−ＳＯＩではＳＯＩ層の膜厚が薄いために、シリサイド層がＳＯＩ層の底面にまで達すると、シリサイド化反応は横方向に進行する。この横方向のシリサイド化が進行すると、ドレイン／ソース領域を画定するｐｎ接合が破壊されリーク電流の増大を招く。
【０００８】
このリーク電流の増大を回避するためには、ＳＯＩ基板上に堆積させるＣｏ膜の膜厚をＳＯＩ層の膜厚に応じて薄くすることにより、シリサイド化反応の横方向の進行を防止すればよい。しかしながら、単純にＣｏ膜を薄くするだけでは、ゲート電極に形成されるシリサイド層の膜厚も薄くなってしまうため、寄生抵抗の低減効果は限定的なものとなり、十分な性能を得ることができない。このように、ＦＤ−ＳＯＩデバイスにおいては、リーク電流と寄生抵抗がトレードオフの関係にあるために、更なる特性改善が必要であった。
【０００９】
上記特許文献１および２は、いずれもこの問題を解決すべく、ゲート電極に形成されるシリサイド層をドレイン／ソース領域に形成されるシリサイド層よりも厚く形成するための技術について開示している。しかしながら、いずれも既存のサリサイドプロセスに対して大幅な工程変更を伴うものであり、プロセスの難易度や処理時間の観点からこれらを実施するのは、必ずしも容易ではなかった。すなわち、特許文献１に示される、シリサイド化の進行を阻害するための阻害膜をドレイン／ソース領域上にのみ選択的に形成するような工程の追加を伴うものは、阻害膜の膜厚ばらつきがトランジスタ特性に大きな影響を及ぼすため、阻害膜の膜厚を厳重に管理しなければならないといった困難性を伴う。また、ゲート電極上の阻害膜を選択的に除去する際のマスク位置合わせ精度も要求される。また、特許文献２に示されるように、ゲート電極上に形成されるシリサイド層とドレイン／ソース領域上に形成されるシリサイド層を別々の工程で形成することとすると処理時間の大幅な増加を伴うこととなる。
【００１０】
本発明は、上記した点に鑑みてなされたものであり、ＦＤ−ＳＯＩの如き半導体層の厚みが薄い基板を使用してトランジスタを形成する際に、比較的簡便なプロセスでリーク電流の増加を回避しつつ、トランジスタの活性領域にシリサイド層を導入してトランジスタ寄生抵抗の低減を実現し得る半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
半導体基板層と半導体層との間に絶縁層を有するＳＯＩ基板にＭＯＳＦＥＴを形成する半導体装置の製造方法であって、前記半導体層の上にゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記ゲート電極の側壁部を覆う絶縁体からなるサイドウォールを形成する工程と、前記半導体層の前記ゲート電極を挟む位置にイオン注入して前記半導体層にドレイン／ソース領域を形成する工程と、前記サイドウォールを部分的にエッチングして、前記ゲート電極の側壁上部を露出させる工程と、前記ドレイン／ソース領域と前記ゲート電極の上面および露出した側壁部を覆うように金属膜を堆積させる工程と、前記ＳＯＩ基板に熱処理を施して前記ゲート電極および前記ドレイン／ソース領域の表面にシリサイド層を形成する工程と、を含むことを特徴としている。
【発明の効果】
【００１２】
本発明の半導体装置の製造方法によれば、ゲート電極のサイドウォールのエッチバック処理によりゲート電極上方の側壁部を露出させ、この露出した部分にも金属膜を形成することとしたので、金属膜の膜厚制御によってドレイン／ソース領域におけるシリサイド化反応を制限する一方、ゲート電極においては側面からもシリサイド化反応を進行させることにより堆積される金属膜の膜厚が薄い場合でもシリサイド化反応を促進させることが可能となる。これにより、ゲート電極上に形成されるシリサイド層の膜厚をドレイン／ソース領域上に形成されるシリサイド層の膜厚よりも十分に厚く形成することができるので、ＦＤ−ＳＯＩの如き半導体層の厚さが極めて薄い基板を使用してトランジスタを形成する場合において、半導体層中の過度のシリサイド化反応を抑制することによりリーク電流の増大を回避しつつ、寄生抵抗を低減させることが可能となる。
【００１３】
また、本発明の製造方法によれば、既存のサリサイドプロセスに対してサイドウォールをエッチバックしてゲート電極上部を露出させる工程を追加するのみで上記した効果を得ることができ、処理時間の大幅な増大を伴うこともなく、プロセス自体も容易であり、安定した品質を確保することが可能となる。
【発明を実施するための形態】
【００１４】
以下、本発明の実施例について図面を参照しつつ説明する。尚、以下に示す図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。また、以下の説明においては、半導体装置としてＮチャンネルＭＯＳＦＥＴを形成する場合を例に説明するが、ＰチャンネルＭＯＳＦＥＴにも適用可能である。
（第１実施例）
図１（ａ）〜（ｄ）および図２（ｅ）〜（ｈ）は、本発明の第１実施例に係るＳＯＩ―ＭＯＳＦＥＴの製造工程におけるプロセスステップ毎の断面図である。
【００１５】
まず、シリコン基板１０、ＢＯＸ層１１および半導体層（ＳＯＩ層）１２が積層されて構成されるＳＯＩ基板１を用意する。ＳＯＩ基板１は、ＵＮＩＢＯＮＤ方式（登録商標）、貼り合せ法若しくはＳＩＭＯＸ（Silicon Implanted Oxide）法等どのような方法で作成されたものでもよい。因みに、ＵＮＩＢＯＮＤ方式では、ウエハ表面に酸化膜を形成した後、水素イオンを高濃度で注入し、もう一枚のウエハを貼り合わせて、熱処理によって水素イオンを注入した部分から剥離（SmartCut）することによりＳＯＩ基板を形成する。ＳＩＭＯＸ法では、プライムウエハ表面から高エネルギー（例えば１８０ＫｅＶ）且つ高濃度の酸素Ｏ２（たとえば１Ｅ１８ｃｍ−２）をイオン注入し、その後熱処理で注入酸素とシリコンを反応させ、ウエハ表面近傍の内部にＳｉＯ２膜からなるＢＯＸ層１１を形成することによりＳＯＩ基板を形成する。一方、貼り合せ法では、表面にＳｉＯ２膜を形成したウエハと、もう１枚のウエハを熱と圧力で接着し、片側のシリコンを途中まで研削除去することによってＳＯＩ基板１を形成する。尚、ＦＤ−ＳＯＩの場合には、半導体層（ＳＯＩ層）１２を研削又はエッチング等により半導体層（ＳＯＩ層）１２を例えば５０ｎｍ程度にまで薄膜化する（図１（ａ））。
【００１６】
次に、熱酸化処理によって半導体層（ＳＯＩ層）１２上にゲート酸化膜を構成する膜厚１００Å程度のＳｉＯ２膜１３を形成する。続いて、ＬＰ−ＣＶＤ法等によりＳｉＯ２膜１３上にゲート電極を構成する膜厚３０００Å程度のポリシリコン膜１４を形成する（図１（ｂ））。
【００１７】
次に、成膜されたポリシリコン膜１４上にホトレジスト塗布し、露光、現像処理を経てホトマスク（図示せず）を形成し、レジスト開口部分のポリシリコン膜１４およびＳｉＯ２膜１３を異方性ドライエッチングにより除去することによりゲート電極１４のパターニングを行う（図１（ｃ））。
【００１８】
次に、パターニングが施されたゲート電極１４をマスクとして、例えばリン（Ｐ）をドーズ量１Ｅ１２ｃｍ−２程度でイオン注入することによりゲート電極１４に対して自己整合的に比較的低濃度のｎ型のエクステンション領域１５を形成する。エクステンション領域１５は、後の工程において形成されるドレイン／ソース領域１７とチャンネル領域との間に配置され、ドレイン端近傍の電界を緩和させ、耐圧を向上させる役割を担う（図１（ｄ））。
【００１９】
次に、ＣＶＤ法によりＳＯＩ基板１上に等方的なステップカバレージを持つＳｉＯ２膜を堆積させる。その後、反応性イオンエッチング（ＲＩＥ）によりこのＳｉＯ２膜をエッチバックすることによりゲート電極１４の側壁部にサイドウォール１６を形成する（図２（ｅ））。
【００２０】
次に、サイドウォール１６が形成されたゲート電極１４をマスクとして、例えばリン（Ｐ）をドーズ量１Ｅ１５ｃｍ−２程度でイオン注入することによりゲート電極に対して自己整合的に比較敵高濃度のｎ型のドレイン／ソース領域１７を形成する。このイオン注入工程においては、ゲート電極１４のみならず、サイドウォール１６もマスクとして機能するので、ドレイン／ソース領域１７は、エクステンション領域１５よりも後退した位置に形成され、これにより、ドレイン／ソース領域１７の端部にエクステンション領域１５が配置されることとなる（図２（ｆ））。
【００２１】
次に、ウェットエッチング又はドライエッチング等によりサイドウォール１６をゲート電極１４の上面から１０００Å程度後退させる。すなわち、このエッチバック処理によって、ゲート電極１４の上方部分の側壁を露出させる。その後、スパッタ法によりコバルト（Ｃｏ）をＳＯＩ基板１上全面に堆積させ、膜厚数十ｎｍ程度のコンフォーマル、すなわち等方的なステップカバレージをもつＣｏ膜１８を形成する。ここでは、皮着原子の垂直入射成分を増やすことを目的として行われるコリメートスパッタ等は適さず、飛散したＣｏ原子が様々な角度から被着するようにスパッタリングを行うことが望ましい。これにより、ドレイン／ソース領域１７およびゲート電極１４の上面のみならず、先のエッチング処理により露出したゲート電極１４上方の側壁部分にも十分な膜厚のＣｏ膜１８を均一に形成することができる。尚、成膜する材料としてはコバルト（Ｃｏ）に限らず、チタン（Ｔｉ）やタングステン（Ｗ）等の他の金属を使用することも可能である（図２（ｇ））。
【００２２】
次に、周囲温度５５０℃程度にてＲＴＡ処理を実施する。この熱処理により、ドレイン／ソース領域１７においては、Ｃｏ膜１８とシリコンが反応し、その表面にコバルトモノシリサイド（ＣｏＳｉ）層が形成される。ゲート電極１４においても同様にシリサイド化反応が進行するが、このときゲート電極上面からだけでなく、先のサイドウォールのエッチバック処理により露出した側面からもシリサイド化反応が進む。その後、硫酸過水やアンモニア過水等により洗浄を実施することで、ＳＯＩ基板１上に堆積した未反応のＣｏ膜１８を除去する。続いて、更に６５０℃〜８５０℃程度のＲＴＡ処理を行うことにより、ゲート電極１４およびドレイン／ソース領域１７の表面にそれぞれコバルトシリサイド（ＣｏＳｉ２）層２０および２１を形成する。ゲート電極１４においては、上記したように、露出した側壁部からもシリサイド化反応が進むので、同じ膜厚でＣｏ膜を成膜し、同じ熱処理を行った場合でも、ドレイン／ソース領域１７に形成されるシリサイド層２１と比較してゲート電極１４に形成されるシリサイド層２０をより厚くすることができる（図２（ｈ））。
【００２３】
この後、ＳＯＩ基板１上全面に層間絶縁膜（図示せず）を形成し、フォトリソグラフィおよびドライエッチングにより層間絶縁膜にゲート、ドレイン、ソースの電極引き出し用のコンタクトホールを形成する。その後、ＳＯＩ基板１上にメタル配線用のアルミ（Ａｌ）膜（図示せず）を形成し、フォトリソおよびドライエッチングによりアルミ膜にパターニングを行い、アルミ配線を形成する。最後にアルミ配線とシリコンおよびポリシリコンのコンタクトのオーミック性を確保するため、熱処理を行う。以上の各工程を経て、ＭＯＳＦＥＴの基本構造が完成する。
【００２４】
このように、本発明の半導体装置の製造方法によれば、ゲート電極のサイドウォールのエッチバック処理によりゲート電極上方の側壁部を露出させ、この露出した部分にもＣｏ膜を形成することとしたので、Ｃｏ膜の膜厚制御によってドレイン／ソース領域におけるシリサイド化反応を制限する一方、ゲート電極においては側面からもシリサイド化反応が進行し、堆積されるＣｏ膜の膜厚が薄い場合でもシリサイド化反応を促進させることが可能となる。これにより、ゲート電極上に形成されるシリサイド層の膜厚をドレイン／ソース領域上に形成されるシリサイド層の膜厚よりも十分に厚く形成することができるので、ＦＤ−ＳＯＩの如き半導体層（ＳＯＩ層）の厚さが極めて薄い基板を使用してトランジスタを形成する場合において、半導体層（ＳＯＩ層）中の過度のシリサイド化反応を抑制することによりリーク電流の増大を回避しつつ、寄生抵抗を低減させることが可能となる。
【００２５】
また、本発明の製造方法によれば、既存のサリサイドプロセスに対してサイドウォールをエッチバックしてゲート電極上部を露出させる工程を追加するのみで上記した効果を得ることができる。すなわち、ゲート電極とドレイン／ソース領域のシリサイド層の形成を別処理で行うといった工程変更を伴うこともないことから、処理時間の大幅な増大を伴うこともなく、プロセス自体も容易であり、安定した品質を確保することが可能となる。
（第２実施例）
次に、本発明の第２実施例に係るＳＯＩ基板を使用したＭＯＳＦＥＴの製造方法について図３（ａ）〜（ｃ）および図４（ｄ）〜（ｅ）を参照しつつ説明する。本実施例の製造方法は、ＳＯＩ基板１上にゲート電極１４を構成するポリシリコン膜を形成する工程までは上記した第１実施例と同様であるので、その説明は省略することとする。従って、図３（ａ）〜（ｃ）および図４（ｄ）〜（ｅ）には、ポリシリコン膜１４を成膜した後の工程が示されている。
【００２６】
ＳＯＩ基板１上にゲート酸化膜を構成するＳｉＯ２膜１３およびゲート電極を構成するポリシリコン膜１４を形成した後、フォトリソグラフィおよびドライエッチングによりゲート電極１４上に例えば幅０．２ｕｍ程度、深さ０．１ｕｍ程度の溝を約０．２ｕｍ間隔で複数形成する。この複数の溝により、ゲート電極１４上面の表面積が約１．５倍程度増加する。その後、フォトリソおよびドライエッチング処理によりゲート電極１４のパターニングを行う（図３（ａ））。
【００２７】
次に、パターニングが施されたゲート電極１４をマスクとして例えばリン（Ｐ）をドーズ量１Ｅ１２ｃｍ−２程度でイオン注入することによりゲート電極１４に対して自己整合的に比較的低濃度のｎ型のエクステンション領域１５を形成する（図３（ｂ））。
【００２８】
次に、ＣＶＤ法によりＳＯＩ基板１上に等方的なステップカバレージを持つＳｉＯ２膜を堆積させる。その後、反応性イオンエッチング（ＲＩＥ）によりこのＳｉＯ２膜をエッチバックすることによりゲート電極１４の側壁部にサイドウォール１６を形成する。続いて、サイドウォール１６が形成されたゲート電極１４をマスクとして、例えばリン（Ｐ）をドーズ量１Ｅ１５ｃｍ−２程度でイオン注入することによりゲート電極に対して自己整合的に比較敵高濃度のｎ型のドレイン／ソース領域１７を形成する。このイオン注入工程においては、ゲート電極１４のみならず、サイドウォール１６もマスクとして機能するので、ドレイン／ソース領域１７は、エクステンション領域１５よりも後退した位置に形成され、これにより、ドレインおよびソースの端部にエクステンション領域１５が配置されることとなる（図３（ｃ））。
【００２９】
次に、ウェットエッチング又はドライエッチング等によりサイドウォール１６をゲート電極１４の上面から１０００Å程度後退させる。このエッチバック処理によって、ゲート電極１４の上方部分の側壁を露出させる。この時、ゲート電極１４上に形成された複数の溝の内部にＳｉＯ２膜が残らないようにエッチングを行うことが重要である。
【００３０】
次に、スパッタ法によりコバルト（Ｃｏ）をＳＯＩ基板１上全面に堆積させ、膜厚数十ｎｍ程度のコンフォーマル、すなわち等方的なステップカバレージをもつＣｏ膜１８を形成する。このとき、ゲート電極１４上に形成された複数の溝の内部は、Ｃｏ膜１８によって充たされる。ここでは、皮着原子の垂直入射成分を増やすことを目的として行われるコリメートスパッタ等は適さず、飛散したＣｏ原子が様々な角度から被着するようにスパッタリングを行うことが望ましい。これにより、ドレイン／ソース領域１７およびゲート電極１４の上面のみならず、先のエッチング処理により露出したゲート電極１４の上方部分の側壁部分にも十分な膜厚のＣｏ膜１８を均一に形成することができる。尚、成膜する材料としてはコバルト（Ｃｏ）に限らず、チタン（Ｔｉ）やタングステン（Ｗ）等の他の金属を使用することも可能である。また、ゲート電極上面に形成された溝内部に確実にＣｏ膜を埋め込むために、コリメートスパッタを併用することとしてもよい（図４（ｄ））。
【００３１】
次に、周囲温度５５０℃程度のＲＴＡ処理を実施する。この熱処理により、ドレイン／ソース領域１７においては、Ｃｏ膜１８とシリコンが反応し、その表面にコバルトモノシリサイド（ＣｏＳｉ）層が形成される。ゲート電極１４においては、先のサイドウォールのエッチバック処理により露出した側面およびその上面に形成された複数の溝の内壁面からもシリサイド化反応が進む。更に、この溝の形成によって、ゲート電極１４上面の表面積が拡大しているため、シリサイド化反応が促進され、よりゲート電極１４のより深い領域までシリサイド化反応が進む。その後、硫酸過水やアンモニア過水等の洗浄を実施することで、ＳＯＩ基板１上に堆積した未反応のＣｏ膜を除去する。続いて、さらに６５０℃〜８５０℃程度のＲＴＡ処理を行うことにより、ゲート電極１４およびドレイン／ソース領域１７の表面にそれぞれコバルトシリサイド（ＣｏＳｉ２）層２０および２１を形成する。ゲート電極１４においては、上記したように、露出した側壁部および溝の内壁面からもシリサイド化反応が進むので、同じ膜厚でＣｏ膜を成膜し、同じ熱処理を行った場合でも、ドレイン／ソース領域１７に形成されるシリサイド層２１と比較してゲート電極１４に形成されるシリサイド層２０をより厚くすることができる（図４（ｅ））。
【００３２】
この後、ＳＯＩ基板１上全面に層間絶縁膜（図示せず）を形成し、フォトリソグラフィおよびドライエッチングにより層間絶縁膜にゲート、ドレイン、ソースの電極引き出し用のコンタクトホールを形成する。その後、ＳＯＩ基板１上にメタル配線用のアルミ（Ａｌ）膜（図示せず）を形成し、フォトリソおよびドライエッチングによりアルミ膜にパターニングを行い、アルミ配線を形成する。最後にアルミ配線とシリコンおよびポリシリコンとのコンタクトのオーミック性を確保するため、熱処理を行う。以上の各工程を経て、ＭＯＳＦＥＴの基本構造が完成する。
【００３３】
このように、第２実施例の製造方法によれば、例えばゲート電極１４のゲート長方向の幅寸法が比較的大きいために、第１実施例の如くゲート電極の側面上方を露出させるだけでは十分な膜厚のシリサイド層２０を形成することができない場合でも、ゲート電極１４上に形成された複数の溝の内壁面からもゲート電極１４のシリサイド化反応が進行するので、ゲート電極１４に十分な膜厚のシリサイド層２０を形成することができ、従って、ＦＤ−ＳＯＩの如き半導体層（ＳＯＩ層）の厚さが極めて薄い基板を使用してトランジスタを形成する場合において、半導体層（ＳＯＩ層）中の過度のシリサイド化反応を抑制することによりリーク電流の増大を回避しつつ、寄生抵抗を低減させることが可能となる。
（第３実施例）
次に、本発明の第３実施例に係るＳＯＩ基板を使用したＭＯＳＦＥＴの製造方法について図３（ａ）〜（ｃ）および図４（ｄ）〜（ｅ）を参照しつつ説明する。
【００３４】
まず、ＳＯＩ層１２上に熱酸化処理によってゲート酸化膜を構成する膜厚１００Å程度のＳｉＯ２膜１３を形成する。次に、ＳｉＯ２膜１３上にＬＰ−ＣＶＤ法等によりゲート電極１４の下層部分を構成する第１のポリシリコン膜１４ａを形成する。第１のポリシリコン膜１４ａは、ゲート電極を形成する際に通常行われる方法、例えば、反応温度６２０℃、圧力０．２Torrの処理条件にてシランガス（ＳｉＨ４）を用いた減圧ＣＶＤ法により形成される。続いて、第１のポリシリコン膜１４ａ上に、その表面に複数の凹凸を有する、すなわち、表面が粗面である第２のポリシリコン膜１４ｂを形成する。この第２のポリシリコン膜１４ｂは、例えばＨＳＧ（Hemi-Spherical Grain Poly-Si）膜で構成され、例えば以下の方法で形成することができる。まず、例えば反応温度５７０℃、圧力０．２Torrの処理条件にて原料ガスとしてシランガス（ＳｉＨ４）を用いた減圧ＣＶＤ法により第１のポリシリコン膜上にアモルファスシリコン膜を堆積させる。続いて、真空中で５７０℃、２０分程度の熱処理を行う。すると、この熱処理過程において、アモルファスシリコン膜上で原子のマイグレーションが起り、ある確率で発生した結晶核が周囲のシリコンを取り込み、大きく成長するために、表面に半球状の凹凸面が形成される。このように、ゲート電極の表面を凹凸面を有する第２のポリシリコン膜１４ｂで構成することにより、ゲート電極上面の表面積は、平坦面で形成される通常のものと比較して約２倍程度大きくなる（図５（ａ））。
【００３５】
次に、フォトリソおよびドライエッチングによりゲート電極１４のパターニングを行う。その後、パターニングが施されたゲート電極１４をマスクとして、例えばリン（Ｐ）をドーズ量１Ｅ１２ｃｍ−２程度でイオン注入することによりゲート電極１４に対して自己整合的に比較的低濃度のｎ型のエクステンション領域１５を形成する（図５（ｂ））。
【００３６】
次に、ＣＶＤ法によりＳＯＩ基板１上に等方的なステップカバレージを持つＳｉＯ２膜を堆積させる。その後、反応性イオンエッチング（ＲＩＥ）によりこのＳｉＯ２膜をエッチバックすることによりゲート電極１４の側壁部にサイドウォール１６を形成する。続いて、サイドウォール１６が形成されたゲート電極１４をマスクとして、例えばリン（Ｐ）をドーズ量１Ｅ１５ｃｍ−２程度でイオン注入することによりゲート電極に対して自己整合的に比較敵高濃度のｎ型のドレイン／ソース領域１７を形成する。このイオン注入工程においては、ゲート電極１４のみならず、サイドウォール１６もマスクとして機能するので、ドレイン／ソース領域１７は、エクステンション領域１５よりも後退した位置に形成され、これにより、ドレインおよびソースの端部にエクステンション領域１５が配置されることとなる（図５（ｃ））。
【００３７】
次に、ウェットエッチング又はドライエッチング等によりサイドウォール１６をゲート電極１４の上面から１０００Å程度後退させる。このエッチバック処理によって、ゲート電極１４の上方部分の側壁を露出させる。次に、スパッタ法によりコバルト（Ｃｏ）をＳＯＩ基板１上全面に堆積させ、膜厚数十ｎｍ程度のコンフォーマル、すなわち等方的なステップカバレージをもつＣｏ膜１８を形成する。ここでは、皮着原子の垂直入射成分を増やすことを目的として行われるコリメートスパッタ等は適さず、飛散したＣｏ原子が様々な角度から被着するようにスパッタリングを行うことが望ましい。これにより、ドレイン／ソース領域１７および粗面を有するゲート電極１４の上面のみならず、先のエッチング処理により露出したゲート電極１４上方の側壁部分や十分な膜厚のＣｏ膜１８を均一に形成することができる。尚、成膜する材料としてはコバルト（Ｃｏ）に限らず、チタン（Ｔｉ）やタングステン（Ｗ）等の他の金属を使用することも可能である（図６（ｄ））。
【００３８】
次に、５５０℃程度のＲＴＡ処理を実施する。この熱処理により、ドレイン／ソース領域１７においては、Ｃｏ膜１８とシリコンが反応し、その表面にコバルトモノシリサイド（ＣｏＳｉ）層が形成される。ゲート電極１４においては、その上面において複数の凹凸を形成することによって表面積が拡大されたことにより、シリサイド化反応が促進され、よりゲート電極のより深い領域までシリサイド層が形成される。その後、硫酸過水やアンモニア過水等の洗浄を実施することで、ＳＯＩ基板１上に堆積した未反応のＣｏ膜を除去する。続いて、さらに６５０℃〜８５０℃程度のＲＴＡ処理を行うことにより、ゲート電極１４およびドレイン／ソース領域１７の表面にそれぞれコバルトシリサイド（ＣｏＳｉ２）層２０および２１を形成する。ゲート電極１４においては、上記したように、上面の表面積が拡大され、シリサイド化反応が促進されるため、同じ膜厚でＣｏ膜を成膜し、同じ熱処理を行った場合でも、ドレイン／ソース領域１７に形成されるシリサイド層２１と比較してゲート電極１４に形成されるシリサイド層２０をより厚くすることができる（図６（ｅ））。
【００３９】
この後、ＳＯＩ基板１上全面に層間絶縁膜（図示せず）を形成し、フォトリソグラフィおよびドライエッチングにより層間絶縁膜にゲート、ドレイン、ソースの電極引き出し用のコンタクトホールを形成する。その後、ＳＯＩ基板１上にメタル配線用のアルミ（Ａｌ）膜（図示せず）を形成し、フォトリソおよびドライエッチングによりアルミ膜にパターニングを行い、アルミ配線を形成する。最後にアルミ配線とシリコンおよびポリシリコンとのコンタクトのオーミック性を確保するため、熱処理を行う。以上の各工程を経て、ＭＯＳＦＥＴの基本構造が完成する。
【００４０】
このように、第３実施例の製造方法によれば、例えばゲート電極１４のゲート長方向の幅寸法が比較的大きいために、第１実施例の如くゲート電極の側面上方を露出させるだけでは十分な膜厚のシリサイド層２０を形成することができない場合でも、ゲート電極の上面が粗面となるように、ポリシリコン膜を形成することで、その表面積が拡大し、シリサイド化反応を促進させることができ、ゲート電極表面に十分な膜厚のシリサイド層２０を形成することができる。従って、ＦＤ−ＳＯＩの如き半導体層（ＳＯＩ層）の厚さが極めて薄い基板を使用してトランジスタを形成する場合において、半導体層（ＳＯＩ層）中のシリサイド化反応を抑制することによりリーク電流の増大を回避するとともに、寄生抵抗を低減させることが可能となる。
（変形例）
以下に、本発明に係るＳＯＩ基板を使用したＭＯＳＦＥＴの製造方法の変形例について図７を参照しつつ説明する。上記の各実施例においては、ドレイン／ソース領域を形成した後にサイドウォールをエッチバックしてゲート電極の側壁上部を露出させることとしたが、本実施例では、サイドウォールをエッチバックした後にドレイン／ソース領域を形成している。本実施例の製造方法は、ＳＯＩ基板１上にサイドウォール１６を形成する工程（図２（ｅ））までは、上記した第１実施例と同様であるので、その説明は省略することとする。従って、図７（ａ）〜（ｄ）には、サイドウォール１６を形成した後の工程が示されている。
【００４１】
ゲート電極１４の側壁を覆うサイドウォール１６を形成した後、ウェットエッチング又はドライエッチング等によりサイドウォール１６をゲート電極１４の上面から１０００Å程度後退させる。すなわち、このエッチバック処理によって、ゲート電極１４の上方部分の側壁を露出させる（図７（ａ））。
【００４２】
次にサイドウォール１６が形成されたゲート電極１４をマスクとして、例えばリン（Ｐ）をドーズ量１Ｅ１５ｃｍ−２程度でイオン注入することによりゲート電極に対して自己整合的に比較敵高濃度のｎ型のドレイン／ソース領域１７を形成する。このイオン注入工程においては、ゲート電極１４のみならず、サイドウォール１６もマスクとして機能するので、ドレイン／ソース領域１７は、エクステンション領域１５よりも後退した位置に形成され、これにより、ドレイン／ソース領域１７の端部にエクステンション領域１５が配置されることとなる（図７（ｂ））。尚、サイドウォール１６は、先のエッチバック処理によって、主に高さ方向にエッチバックされ、横方向には殆どエッチングされないため、本実施例のようにサイドウォールのエッチバック処理後にサイドウォールをマスクとしてドレイン／ソース領域１７を形成することが可能である。
【００４３】
次に、スパッタ法によりコバルト（Ｃｏ）をＳＯＩ基板１上全面に堆積させ、膜厚数十ｎｍ程度のコンフォーマル、すなわち等方的なステップカバレージをもつＣｏ膜１８を形成する。ここでは、皮着原子の垂直入射成分を増やすことを目的として行われるコリメートスパッタ等は適さず、飛散したＣｏ原子が様々な角度から被着するようにスパッタリングを行うことが望ましい。これにより、ドレイン／ソース領域１７およびゲート電極１４の上面のみならず、先のエッチング処理により露出したゲート電極１４上方の側壁部分にも十分な膜厚のＣｏ膜１８を均一に形成することができる。尚、成膜する材料としてはコバルト（Ｃｏ）に限らず、チタン（Ｔｉ）やタングステン（Ｗ）等の他の金属を使用することも可能である（図７（ｃ））。
【００４４】
次に、周囲温度５５０℃程度にてＲＴＡ処理を実施する。この熱処理により、ドレイン／ソース領域１７においては、Ｃｏ膜１８とシリコンが反応し、その表面にコバルトモノシリサイド（ＣｏＳｉ）層が形成される。ゲート電極１４においても同様にシリサイド化反応が進行するが、このときゲート電極上面からだけでなく、先のサイドウォールのエッチバック処理により露出した側面からもシリサイド化反応が進む。その後、硫酸過水やアンモニア過水等により洗浄を実施することで、ＳＯＩ基板１上に堆積した未反応のＣｏ膜１８を除去する。続いて、更に６５０℃〜８５０℃程度のＲＴＡ処理を行うことにより、ゲート電極１４およびドレイン／ソース領域１７の表面にそれぞれコバルトシリサイド（ＣｏＳｉ２）層２０および２１を形成する。ゲート電極１４においては、上記したように、露出した側壁部からもシリサイド化反応が進むので、同じ膜厚でＣｏ膜を成膜し、同じ熱処理を行った場合でも、ドレイン／ソース領域１７に形成されるシリサイド層２１と比較してゲート電極１４に形成されるシリサイド層２０をより厚くすることができる（図７（ｄ））。
【００４５】
この後、ＳＯＩ基板１上全面に層間絶縁膜（図示せず）を形成し、フォトリソグラフィおよびドライエッチングにより層間絶縁膜にゲート、ドレイン、ソースの電極引き出し用のコンタクトホールを形成する。その後、ＳＯＩ基板１上にメタル配線用のアルミ（Ａｌ）膜（図示せず）を形成し、フォトリソおよびドライエッチングによりアルミ膜にパターニングを行い、アルミ配線を形成する。最後にアルミ配線とシリコンおよびポリシリコンのコンタクトのオーミック性を確保するため、熱処理を行う。以上の各工程を経て、ＭＯＳＦＥＴの基本構造が完成する。
【図面の簡単な説明】
【００４６】
【図１】（ａ）〜（ｄ）は、本発明の第１実施例に係るＳＯＩ−ＭＯＳＦＥＴの製造方法を示す図であり、工程毎のプロセスステップを示すＳＯＩ−ＭＯＳＦＥＴの断面構造図である。
【図２】（ｅ）〜（ｈ）は、本発明の第１実施例に係るＳＯＩ−ＭＯＳＦＥＴの製造方法を示す図であり、図１に続く工程毎のプロセスステップを示すＳＯＩ−ＭＯＳＦＥＴの断面構造図である。
【図３】（ａ）〜（ｃ）は、本発明の第２実施例に係るＳＯＩ−ＭＯＳＦＥＴの製造方法を示す図であり、工程毎のプロセスステップを示すＳＯＩ−ＭＯＳＦＥＴの断面構造図である。
【図４】（ｄ）〜（ｅ）は、本発明の第２実施例に係るＳＯＩ−ＭＯＳＦＥＴの製造方法を示す図であり、図２に続く工程毎のプロセスステップを示すＳＯＩ−ＭＯＳＦＥＴの断面構造図である。
【図５】（ａ）〜（ｃ）は、本発明の第３実施例に係るＳＯＩ−ＭＯＳＦＥＴの製造方法を示す図であり、工程毎のプロセスステップを示すＳＯＩ−ＭＯＳＦＥＴの断面構造図である。
【図６】（ｄ）〜（ｅ）は、本発明の第３実施例に係るＳＯＩ−ＭＯＳＦＥＴの製造方法を示す図であり、図５に続く工程毎のプロセスステップを示すＳＯＩ−ＭＯＳＦＥＴの断面構造図である。
【図７】（ａ）〜（ｄ）は、本発明の変形例に係るＳＯＩ−ＭＯＳＦＥＴの製造方法を示す図であり、図２（ｅ）に続く工程毎のプロセスステップを示すＳＯＩ−ＭＯＳＦＥＴの断面構造図である。
【符号の説明】
【００４７】
１０  半導体基板層
１１  ＢＯＸ層
１２  半導体層（ＢＯＸ層）
１３  ゲート酸化膜
１４  ゲート電極
１６  サイドウォール
１７  ドレイン／ソース領域
２０  シリサイド層
２１  シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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