(57)【要約】【課題】トレンチゲート縦型ＭＯＳＦＥＴにおいて、ゲート信号の伝播遅延をより小さくし、高速もしくはより高い周波数でのデバイス・オペレーションを可能にする【解決手段】パワーＭＯＳＦＥＴおよびその製造プロセスは、トレンチの内の連続的な伝導性ゲート構造を採用して、アクティブセル領域のトレンチゲートを形成し、ゲートバストレンチ中にゲートバスを形成する。ゲートとなる金属等の導電性材料を、トレンチ内においてシリコン層で包囲してゲート酸化膜領域と直接接触しない構成とすることにより、ゲート酸化膜の金属汚染を生じることなく高い導電性の金属をゲートとして取り入れることが可能となり、もって信号の伝播遅延をより小さくし、高速もしくはより高い周波数のデバイス・オペレーションが可能となる。【選択図】図１６Ｄ
2010118701.tif 000002
【特許請求の範囲】
【請求項１】
パワーＭＯＳＦＥＴであって、
上部表面に延設された第１のトレンチを含む基板と、
前記第１のトレンチ側壁の少なくとも一部に沿って縦方向に配置されたソース領域、チャネル領域およびドレイン領域と、
前記第１のトレンチ側壁をライニングする絶縁層と、
前記第１のトレンチ内の金属／シリサイド、および当該金属／シリサイド領域と前記絶縁層との間のシリコン層を含むゲート構造と
を含むことを特徴とするパワーＭＯＳＦＥＴ。
【請求項２】
前記基板が第２のトレンチをさらに含むことを特徴とする請求項１に記載のパワーＭＯＳＦＥＴ。
【請求項３】
前記金属／シリサイド領域および前記ポリシリコン領域が前記第２のトレンチから前記第１のトレンチ内に連続的に延設されたことを特徴とする請求項２に記載のパワーＭＯＳＦＥＴ。
【請求項４】
前記シリコン領域が前記第１のトレンチの上部および底部に密閉されるように、前記シリコン層が前記金属／シリサイド領域を包囲することを特徴とする請求項１〜請求項３のいずれか一項に記載のパワーＭＯＳＦＥＴ。
【請求項５】
前記シリコン層がポリシリコンを含むことを特徴とする請求項１〜請求項４のいずれか一項に記載のパワーＭＯＳＦＥＴ。
【請求項６】
パワーＭＯＳＦＥＴの製造方法であって、
基板に第１のトレンチを形成する過程と、
前記第１のトレンチ側壁に絶縁層を形成する過程と、
前記第１のトレンチを線画する第１のシリコン層を蒸着する過程と、
前記第１のトレンチ内の前記第１のシリコン層上に金属層を蒸着する過程と、
前記第１および第２のシリコン層が前記金属層を包囲するように、前記金属層上に第２のシリコン層を蒸着する過程と、
前記第１のトレンチ側壁に沿って縦方向に配置された、ソース領域、チャネル領域およびドレイン領域を形成するため前記第１のトレンチに隣接する前記基板をドーピングする過程と
を含むことを特徴とする方法。
【請求項７】
前記第１のシリコン層が、２００〜２０００オングストロームの厚さをした共形のポリシリコン層を含むことを特徴とする請求項６に記載の方法。
【請求項８】
前記金属層が、タングステン、プラチナ、チタン、クロミウムおよびコバルトからなる群から選択された１種の金属を含むことを特徴とする請求項６もしくは請求項７に記載の方法。
【請求項９】
前記金属層が、１００〜２０００オングストロームの厚さをしたことを特徴とする請求項６〜請求項８のいずれか一項に記載の方法。
【請求項１０】
前記第１のトレンチ側壁から金属を除去する過程をさらに含み、前記金属層の一部が前記第１のトレンチの底部に残存することを特徴とする請求項６〜請求項９のいずれか一項に記載の方法。
【請求項１１】
前記第２のシリコン層の蒸着が、前記第１のトレンチをオーバーフローすることを特徴とする請求項６〜請求項１０のいずれか一項に記載の方法。
【請求項１２】
前記第２のシリコン層が前記第１のトレンチをオーバーフローするぜ第２のシリコン層を除去するために化学機械研磨（ＣＭＰ）をさらに含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記化学機械研磨（ＣＭＰ）が前記トレンチの外側の金属層部分をさらに除去することを特徴とする請求項１２に記載の方法。
【請求項１４】
前記金属層を、シリサイドを形成するために前記第１および第２のシリコン層と反応させる加熱をさらに含むことを特徴とする請求項６〜請求項１３のいずれか一項に記載の方法。
【請求項１５】
前記第１および第２のシリコン層がポリシリコンを含むことを特徴とする請求項６〜請求項１４のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート縦型ＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
トレンチゲート・デバイスの製造は今日、多くの高性能パワー半導体デバイスに共通する。そのようなデバイスは、トレンチゲート縦型パワーＭＯＳＦＥＴ（別名トレンチＤＭＯＳ、トレンチＦＥＴ、ＵＭＯＳなど）および多くのその変形物や派生物を含み、それらはトップサイド金属コンタクト部から、電極形成されたバックサイドコンタクト部まで半導体を縦方向に流れる電流に依存し、これにより、トレンチが埋め込まれたゲート電極の電位が前記デバイス内の電流を制御する。このようなトレンチゲートは、ＭＯＳＦＥＴのゲート電極を現実に含み、そのチャネルはウエハ表面に直角にエッチングされたシリコントレンチのサイドウォールに電気的に誘導される。トレンチゲート縦方向チャネルを採用するデバイスは、そのゲートがウエハの表面（シリコンにエッチングされたトレンチの内部ではない）上に平行に位置する従来のＭＯＳＦＥＴとは著しく異なる。縦方向チャネルにより、シリコン上の限られた範囲内に幅Wがより広いＭＯＳＦＥＴゲートの形成を可能とし、チャネル密度が高いことにより、同じエリアに有するゲート周長が短いデバイスよりも低抵抗なＭＯＳＦＥＴを実現する。このような従来のトレンチゲートパワーＭＯＳＦＥＴは周知であって、１９９０年代の初め以降製造されてきている。
【０００３】
図１Ａ〜１Ｈの製造手順に示すように、トレンチゲート縦型ＭＯＳＦＥＴの製造は、ポリシリコン・トレンチゲート電極を形成し、線状に酸化させエッチングしたシリコン・トレンチに埋め込むことが必要である。製造における複雑さの１つは、トレンチをエッチングし、それを高品質に酸化させて、高濃度ドープトポリシリコン層でトレンチを満たすことを含む。例えば、図１Ａにおいて、マスク開口部１２内のシリコン表面をエッチングするために、Ｎ型エピタキシャル（Ｎｅｐｉ）層１０を有するシリコン基板は、マスク層１１（例えば、フォトレジストあるいはエッチングした酸化膜ハードマスク）によってマスクされパターン形成される。その後シリコンは、深さがおよそ１．５〜２μｍ、幅が０．８〜０．３μｍの標準寸法のトレンチを形成するために、反応性イオン・エッチング（reactive-ion-etch：ＲＩＥ）でエッチングされる。その後トレンチは酸化され、酸化膜は除去される（エッチング・プロセスに起因する結晶欠陥の除去）。その後、トレンチは１００〜１０００オングストロームの厚さ、一般的には約２５０〜５００オングストロームの厚さで、ゲート酸化膜１６を形成するために再度酸化される。図１Ｂに示すように、その後トレンチは、ボイドの発生しない方法によってポリシリコン層１３（埋め込まれたポリシリコン部分１７Ａを有する）で満たされ、かつトレンチから、およびウエハ表面上へ伸びるのに十分な厚さにされる（その結果ポリシリコン１３の表面は比較的平坦になる）。
【０００４】
ウエハ製造における他の問題に、このゲート・ポリシリコンをトレンチ内にエッチングする工程、および厚いソース金属層に電気的に短絡しないようにこれを絶縁体で密閉する工程がある。前記ソース金属はトレンチゲートに続いて形成され、ウエハ表面の大部分を覆う。図１Ｃにおいて、この再充填プロセス・シーケンスは、マスキングおよびポリシリコン層をトレンチ中へエッチバックする過程を含み、その結果ポリシリコン・ゲートの埋め込んだ部分１７Ａだけがアクティブセルアレイ中に残存する。ポリシリコンのエッチバックの後、ポリシリコン・ゲートは表面が同一平面（co-planer）にあってもよいが、一般的にはトレンチをエッチダウン（約０．４μｍ未満）し、トレンチ内に沈下部１９をつくる。その後、図１Ｄに示すように、シリコンおよびポリシリコン表面が熱により酸化して酸化被膜２０（厚さ１００〜４００オングストローム）を形成し、すべての活性シリコン・メサ領域へのボロン打込み部２１Ａと２１Ｂが後に続き、一般的には８０〜１２０ｋｅＶのエネルギおよび、８Ｅ１２ｃｍ−２から３Ｅ１４ｃｍ−２の打込みドーズ量で、薄い打込み層を形成する。図１Ｅに示すように、デバイスのＰ型ボディ領域ＰＢ２０Ａおよび２０Ｂの活性チャネル領域を形成するために、この層は続いて９００〜１１５０℃の高温で３〜１５時間拡散される。ボディ領域２０Ａおよび２０Ｂの深さは一般的にはトレンチの深さの８０〜８５％である。その後、極度なドープトＮ＋ソース領域２５Ａおよび２５Ｂに、一般的には５Ｅ１５ｃｍ−２の（あるいはより大きな）ドーズ量のヒ素を８０〜１２０ｋｅＶで注入する。その後、図１Ｆに示すように、例えばＢＰＳＧ（下地絶縁膜：borophosphosilicate glass）を含むガラス層２０を蒸着し、Ｎ＋シリコン・メサ領域２５Ａおよび２５Ｂ部分を露光するためにコンタクトマスクによってマスクされ、厚さ１〜４μｍのアルミニウム、Ａｌ−ＳｉあるいはＡｌ−Ｃｕ−Ｓｉ層３１による電極形成が後に続く。
【０００５】
ゲートおよびソース金属の接続を分離するために、金属は続いてマスクされエッチングされるが、図１Hに示すアクティブセルアレイでは、全アレイはソース金属層３１によって電極形成される。ガラス・キャッピング層３０はすべてのセルで、ソース金属３１と埋め込んだすべてポリシリコン・ゲート１７Ａ、１７Ｂおよび１７Ｃとの電気的短絡を防止する。単一のデバイスを構成する何百万ものセルうちいずれか１個のセルが短絡すれば、デバイス全体が短絡する。
【０００６】
構造およびその製造がさらに複雑なものとして、図２ＡにおけるＭＯＳＦＥＴ５０はポリシリコン・ゲート電極５４Ａおよび５４Ｂを有し、電極５４Ｂはトレンチ境界を越えて伸び、シリコン表面そしてシリコン表面上に、一般的には厚いフィールド酸化膜領域５３上でオーバーラップする。ポリシリコン・ゲートの埋め込まれた部分５４Ａおよび５４Ｂと電極形成されたゲート・ボンディング・パッド（図示せず）との間のゲートコンタクトを促進するために、トレンチの外側で伸びるポリシリコン・ゲートの部分５５がデバイス中に少なくとも１箇所必要である。フィールド酸化膜５３は、ゲートをソース容量まで最小限にするのを促進する。
【０００７】
トレンチの外側であってフィールド酸化膜５３の上に、ポリシリコン領域５５はダイの表面（すなわちトレンチの外側）表面上を沿って相当距離だけ伸はしてもよく、ゲート信号、すなわち広範囲パワーデバイスを通過する「バス」信号の伝搬を促進させてもよい。このようなポリシリコン・ゲートバス領域は、それらの全長に沿ったトップサイド金属によって短絡するかもしれない。しかし、ほとんどの縦型パワーデバイスが単一金属層プロセス（一般には数ミクロンの厚さの金属）を採用するので、このようなゲートバス領域は単にソース金属を遮断することにより電極形成することができる。しかしながら、ソース金属は理想的には可能な限り最大となる範囲でダイの表面を覆うべきである（デバイスを可能な限り低抵抗とするため）。したがって、電極形成されたゲートバスに必要なものは、遮断されない上部のソース金属に必要なものと相異なり、望ましことではないが、スイッチング速度の速さと可及的低抵抗なデバイスとの間にはトレードオフが存在する。
【０００８】
電極形成されたゲートバスに必要なものは、デバイスの埋め込まれたポリシリコン・ゲートの高いシート抵抗に起因する。インサイチュー（in-situ）ドーピングしたＮ＋ポリシリコンでさえ、規則的に分配されて電極形成されたゲートバス構造の補助なしに、信号が高速でチップ内の寸法をバスオーバー（bussed over）するのを防いで、３０オームパースクエア（Ω／ｓｑ．）の高いシート抵抗を示す。
【０００９】
さらに、図の２Ａ中の縦型ＭＯＳＦＥＴ５０においては、埋め込まれたポリシリコン５４Ｂは、増強する前に活性エリア５７を横断するポリシリコン部分５６としてトレンチからフィールド酸化膜５３上へ伸びる。ポリシリコンは活性エリア５７および薄いゲート酸化膜６２Ｂを横断するので、薄い酸化膜により高い電場となるのを防ぐために、領域５７の下に深いＰ＋領域５２が形成されなければならない。従来の注入方法および拡散方法によってポリシリコン５６の下の深いＰ＋領域５２を形成するために、ｐ型ボディ領域６０Ａおよび６０Ｂを形成するのに用いる注入と同じ注入方法を深いＰ＋領域に使用するのを回避し、ポリシリコン層の蒸着に先行して注入しなければならない。さらに、フィールド酸化膜５２の下に伸びる場合には、深いＰ＋はさらにフィールド酸化膜５３に先行しなければならない。
【００１０】
図２ＡのＭＯＳＦＥＴ５０の製造に関する困難化の要因として、重要なフォトリソグラフィおよび平面化オペレーション中の非平面形状の存在がある。エッチバック領域６６の沈下は、例えば一様にエッチングすることは難しい。より厚いポリシリコン層、より厚いフィールド酸化膜、より大きな段差は、後の工程においてウエハの形状（topography）に存在する。極端な形状は、フォトマスク中、エッチング中、および平面化オペレーション中に問題を引き起こし得る。また、化学機械研磨（ＣＭＰ：chemical mechanical polishing）技術を事実上利用することができなくなる。大きな段差はさらに、蒸着および絶縁保護コーティングの段差被覆性問題を生じるかもしれない。
【００１１】
トレンチＭＯＳＦＥＴの製造における他の複雑な問題として、製造プロセスのどの工程でも生じるかもしれず、後にトレンチ充填、平坦化および形状に関する問題を悪化させるかもしれない点が挙げられる。例えば、図２Ｂでは、デバイス７０はマスク７２Ａ、７２Ｂ、７２Ｃおよび７２Ｄによって画定されるような規則的な間隔を開けたトレンチ７３Ａ、７３Ｂ、および７３Ｃのアレイを含む。トレンチ７３Ｃは、規則的なアレイの最後のトレンチを表わし、一方、トレンチ７３Ｄは、ゲートバス領域の一部あるいは繰り返されるアレイとは異なるターミナル領域のいずれかとして、少し離れたトレンチを表わす。処理中に、アレイおよび分離したトレンチ領域の最後のトレンチ７３Ｃ、７３Ｄは、規則的なアレイとは異なってエッチングするかもしれない。トレンチ７３Ｃ中の非対称な特徴部７５およびトレンチ７３Ｄ中の特徴部７６は、フォトリソグラフィ中の光学効果に起因し、さらに、エッチング中のマイクロ・ローディング効果に起因するのかもしれない。エッチバック方法はトレンチの開口がデバイス内の他のトレンチより広くなるので、奇形形状のトレンチはポリシリコンを充填して平坦化するのが非常に難しくなる。
【００１２】
奇形のトレンチがなくても、エッチバックを用いる平面化は興味深いものである。図２Ｃは、ゲート酸化膜８２に関連し、ポリシリコン８３で充填されているトレンチ８１（エピタキシャル層８０にエッチングされた）を示す。その後、酸化膜８４が蒸着され、埋め込まれたゲートがトップ金属へ短絡するのを避けるためにエッチバックされる。蒸着の後、表面は堆積されたガラス８４の厚さと比較して比較的平坦である。ｔ１時間のエッチバックの後、たとえ層がより薄くても、トレンチ上の沈下は一定のままである。さらにｔ２時間の後、沈下したアレイは、酸化膜が未だ透明でないにもかかわらず、シリコン・メサがほとんどトレンチ内へ伸びる。さらなるｔ３時間の後、メサは堆積したガラスを除去されるが、堆積した小量の酸化膜だけはトレンチゲート上に残存する。誘電体の厚さはトレンチの中心で最も薄く、トレンチサイドウォールに隣接してより厚くなり、エッチバック方法により期待されるものと比べて非常に平坦的でない表面となる。このエッチバックプロセスは、図２Ｄに示すトップ酸化膜８４のすべてまたは一部を生み出す。
【００１３】
後の酸化膜９０は蒸着され、コンタクトマスクによってマスクされ、エッチングされ、続いてその形状を球状にするため高温で流される。コンタクトマスクを完成した後、金属被膜８７が構造を完成する。
【００１４】
図２Ｄ中に示すように、このようなデバイスにはいくつか問題領域が生じるかもしれない。領域１００のトレンチ底の湾曲は例えば、ゲート酸化膜シニングおよび低いゲート絶縁破壊電圧をもたらすかもしれない。金属被膜として単にアルミニウムを使用すると、金属スパイク１０２はＮ＋接合８６および好ましくない接合リークの発生により合金になるかもしれない。更に、ポリシリコン・ゲート８３は領域１０２のＮ＋ソース８６の底に縦方向において重なるに違いく、あるいは、ＭＯＳＦＥＴは適切に作動しないであろう（高いオン抵抗および機能性の可及的な損失を引き起こして）。
【００１５】
図２Ｅでは、ＴｉＮ層８８は、コンタクトマスクの後、金属層８７の蒸着に先立って蒸着される。窒化チタン層はアルミニウム金属被膜が接合によって合金になることを防止し、これにより金属スパイクの形成を排除する。トレンチ上の保護酸化膜９０の段差が急勾配すぎる場合、ＴｉＮ層８８にクラックは入るかもしれなく、また、スパイク１０４が生じるかもしれない。このような質の悪い平面化をした場合には、欠陥品を生じ、製品の品質にばらつきが生じ、歩留り損失に結びつく。
【００１６】
平坦化を複雑にする形状の問題をさらに図３に示す。酸化膜１２５上の厚さｘのポリシリコン・ゲートバス１３１Ｇを生成する、ポリシリコンの蒸着および部分的なエッチバック直後の、ゲートバス・エリア１２４とトレンチ１２３Ａ、１２３Ｂおよび１２３Ｃのアクティブトレンチアレイの断面１２０を示している。厚さｘが段差高さに関連する段差被覆性問題を防ぐために最小限とされると、アクティブ・ポリシリコン・トレンチゲートの上部の表面沈下１３５Ａ、１３５Ｂおよび１３５Ｃの深さは極端となり、その後充填するのが難しくなるであろう。
【００１７】
図３Ｂに示す断面１６０は対照的なケースであって、厚さｘのポリシリコン層はトレンチ上でより平坦な表面となるのに十分であり、これによって沈下１６２Ａ、１６２Ｂおよび１６２Ｃが最小化されているケースを示す。図３Ｃは、非常に厚いポリシリコンをデバイス１６０に使用することにより、比較的質の高い平坦化を可能とし、埋め込んだポリシリコン領域１６６Ａおよび１６６Ｂのエッチバックの均一化を示す。厚いポリシリコン、例えば厚さが１〜１．５μｍの場合には、長い処理時間を要し、逆にウエハ・コストを増加させる。より重要なことに、図３Ｃに示すように、このような厚いポリシリコン層に関する別の問題として、埋め込んだ部分１６６Ｃおよび表面の部分１６７を含むポリシリコン・ゲートバス１６５は、ウエハの形状に２つの極端な段差を生む。すなわち、活性エリア上の段差１８０Ａおよびフィールド酸化膜１８１上の段差１８０Ｂである。後にいずれかの位置において、ガラス沈下、ＴｉＮ電極形成または金属破損に関する問題が起こるかもしれない。
【００１８】
図４Ａから４Ｊは、米国特許６，４１３，８２２、発明の名称「重なるデバイス層を備えたトレンチゲートＤＭＯＳのスーパーセルフアライメント製造工程」（特許文献１）に開示されたようなセルフアライメントのコンタクトによるトレンチゲートＭＯＳＦＥＴの製造手順を示す。これを参照することによりここに開示するものとする。セルフアライメント・ダイレクトコンタクト法は、ゲート−ソース間の短絡を起こさずに、コンタクト特性がアクティブセルアレイデバイス全体に開かれることを可能にする。この特性は、ボディコンタクトを改善し、トレンチアレイセル特性をより濃厚なものとし、そしてデバイスの小型化を可能とする。製造手順として、図４Ａは、酸化膜２０５、窒化ケイ素２０６および上部酸化膜２０７を含む合成ハードマスクが、フォトリソグラフィ手段によって、パターン化され、次にトレンチ２０１を生成するシリコンのトレンチエッチング用のハードマスクとして使用されるＭＯＳＦＥＴトレンチセル領域２００を示す。その後、ゲート酸化膜２０４は適切な犠牲酸化の後に形成される。他のトレンチ製造手順と異なり、図４Ａから始まる手順では、ハードマスクは後の処理工程の間シリコン上に残存する。図４Ｂでは、厚い底部酸化膜２１１は水平方向（directional）にＣＶＤを使用して堆積される。その後、トレンチサイドウォールにはほとんどもしくは全く堆積しない前述の水平方向の蒸着の最中に、付加的酸化膜２１０がハードマスクの上部に形成される。
【００１９】
図４Ｃでは、トレンチをオーバーフローし、シリコン表面より高く堆積する厚さにまでトレンチを満たすために、ポリシリコン２１５が堆積される。その後、ポリシリコンのオーバーフロー部は、図４Ｄに示すように埋め込んだポリシリコン２１５の形状にエッチバックされる。図４Ｅに示すように、上部酸化膜２１０および２０７は除去され、ｐ型ボディ領域は、図４Ｆに示すように間にトレンチがあるシリコン・メサ領域へ窒化物２０６を通って打込まれる。ボディに、低エネルギ・イオン注入（すなわち、１５０ｋｅＶボロンイオン未満）で、浅い深さに打込まれればよく、その後実質的にはトレンチ深さの８５％の深さに拡散され、あるいは、共通のマスクの開口を介して異なるエネルギ（最も深い部分用の２ＭｅＶから最も浅い部分用の１５０ｋｅＶの範囲）の複数回のボロン打込みであるチェーン打込みをにより、完全にボディに打込んでもよい。
【００２０】
ボディ打込みの後、図示しない工程において、第2のポリシリコン層が蒸着され、マスクされ、また表面ゲートバス領域でのみポリシリコンを残してエッチバックし、トレンチのポリシリコンはポリシリコン・ゲートバスに接続される。第2のポリシリコンのエッチバックの後、図４Ｇに示すように、熱酸化膜２２６Ａを成長させ、その後ガラスまたは誘電体２２５ＡのＢＰＳＧ蒸着を続ける。図４Ｈでは、誘電体２２５Ａは、元の窒化物・ハードマスク２０６の表面以下にエッチバックされる。その後図４Ｉの構造にするべく、ハードマスク２０６が除去され、ガラス２２５Ａの小さな部分だけがトレンチ上に残存する。活性トレンチ・デバイスのアレイ２２０を表わす図４Ｊのデバイス２４０では、（断面図に示さないゲートバス領域と接触するために必要な）コンタクトマスクは、コンタクトエッチに活性エリアをすべて開くが、埋め込んだポリシリコン２１５との短絡を回避するために最小量の酸化膜を除去する。その後、ＴｉＮ２３０およびトップ金属２３１が堆積され、パターン化され、エッチングされる。
【００２１】
図５Ａは、第２のポリシリコンの蒸着、マスクおよびエッチバックの後の同じデバイスのゲートバス領域を示す。ポリシリコン・ゲートバス２２６Ｂはデバイスの表面に残り、一方、第２のポリシリコン２２６Ａは、トレンチ内部の小さな部分だけがエッチバック後も残存するかもしれない。トレンチから突出するどんなポリシリコンもデバイスのゲートとそのソース金属の間で短絡するので、最終のポリシリコン・エッチバック均一性は重要である。デバイスの表面は平面ではなく、様々な段差およびウエハ表面上および表面下の形状的特徴があるので、エッチバック方法だけがポリシリコンを平坦化するのに用いられるかもしれない。トレンチポリシリコンの機械的な平坦化が完全にデバイスの表面からゲートバスを除去するので、このような形状はＣＭＰ技術の使用を妨げる。
【００２２】
このような平坦でない形状では、ガラス２２５Ａ（図５Ｂのその蒸着の後に示す）の必要性は、段差被覆性問題を防ぐことと同等である。図５Ｃに示すように、ガラス２２５Ａは流され、図５Ｄに示すように、比較的短い時間の高温加熱炉オペレーション（一般的には９００℃で１５分間）を使用し、コンタクトマスクにしたがってパターン化される。図５Ｄは、（シリコン表面上の）ゲートバスへのコンタクト部、およびセルフアライメントの大きなコンタクト部がすべての活性トレンチセルの上部を横切る開口を示す。コンタクトマスクオペレーションは、活性アレイとゲートバス領域との２つ高さが異なることによって複雑になるが、重大な特徴がセルアレイ内にないので、コンタクトエッチオペレーションは提供可能であり、ウエハ全域の均一性（across-the-wafer uniformity）は問題ではない。
【００２３】
図５Ｅでは、ＴｉＮ障壁金属は、コンタクトウィンドウで金属がスパイク化することを防ぎ、かつ形状上の段差をカバーするのに十分であるが、フィルム・ストレスから割れないような十分に薄い厚さに堆積される。図５では、厚い金属、一般的には、Ａｌ−ＣｕもしくはＡｌ−Ｃｕ−Ｓｉが約３μmの厚さに堆積され、マスクされ、エッチングされる。２７０Ｂがゲートコンタクトもしくはゲートバスである場合、金属２７０Ａはソース金属を表わす。
【００２４】
図６Ａは、ソース金属電極２８３、電極形成されたゲートパッド２８０およびゲートバス２８１を有するトレンチゲートパワーＭＯＳＦＥＴの平面図を示す。ギャップ２８２は２つの金属を分離して短絡を防止する。ドレインコンタクト部はウエハの背面へ作成される。図６Ｂは他のトレンチＭＯＳＦＥＴを示し、これは３つの個別のソース金属２８５Ａ、２８５Ｂおよび２８５Ｃを備え、電極形成されたボンディング・パッド２８４に接続された金属ゲートリング２８６Ａ、およびバス２８６Ｂおよび２８６Ｃを含むゲート金属よって島に分割される。このようなデバイスでは、分割されたソース領域は、ワイヤーボンディングおよびパッケージングまで電気的に短絡することはない。
【００２５】
デバイスは、本質的にダイを含んで数ミリメートルに及ぶ寸法であってよい。したがって、ダイ全域、およびウエハ全域の均一性は、製造性の高い製品を開発するのに問題となるかもしれない。典型的な均一性の問題は、図７Ａのデバイス２９０のコンタクト開口部にある３００Ａおよび３００Ｂのような不規則で無作為の金属ボイドとして、表すことが可能である。図７Ｂに示すようなセルフアライメントのコンタクト部を有するＭＯＳＦＥＴ３１０でさえ、ポリシリコン蒸着、酸化およびエッチバックは、「ホーン（horns）」、および、ポリシリコン・ゲート３１４Ｂの上部やゲート領域３１４Ｃに示すようなボイドのようなその他不規則なエッチンク特徴を生じ得る。
【００２６】
形状は、さらに、領域３５０における潜在的なゲート短絡、ＴｉＮクラッキング（領域３５１および３５３）および金属シニング、および図７Ｃに示すような切り立った段差３５２および３５４の凹角を含む、段差被覆性およびフォトリソグラフィの焦点深度の問題を生じ得る。これらの失敗はすべて、トレンチＭＯＳＦＥＴの性能、歩留りあるいは信頼度を低下させる恐れがある。この問題は、フォトリソグラフィー・マスキング、エッチング、エッチバック、平坦化および、単一のデバイス内の異なる高さで同様（あるいは同一）に作用する蒸着を必要として、デバイスの非平面的な表面によって非常に誇張される。
【００２７】
今日の縦型トレンチパワーＭＯＳＦＥＴプロセスの極端な形状は、単にデバイスのセル密度および性能を制限するだけでなく、その高い内因性のゲート抵抗は追加的に電極形成されたゲートバス領域の必要を命じて、そのスイッチング速度を制限する。図８Ａの回路図は、ＭＯＳＦＥＴのアレイを表わし、分配されたゲート抵抗がどのように広域パワーＭＯＳＦＥＴのスイッチング速度に影響するかを検証するために使用してもよい。単一の３端子パワーＭＯＳＦＥＴ３６０の集中素子は、同一のＭＯＳＦＥＴ３６２のアレイを含み、これによりＭｎを経るトランジスタＭ１は、共通のソース電極３６６および共通のドレイン電極３６８を共有する並列のネットワーク・コンフィギュレーション中のソースドレイン端子と接続する。デバイスはさらに共通のゲート接続部３６５を共有するが、ゲート抵抗はデバイスにより一定ではない。ゲートバスの近くのデバイス、例えばＭ１は、デバイスＭ２が（ｒｇ１+ｒｇ２）のより高い直列ゲート抵抗を示すｒｇ１の小さな直列ゲート抵抗を通ってゲート信号を伝搬する。より高いゲート抵抗の場合、より遠いデバイスは、ゲートバスに最も近いデバイスより遅いスイッチ速度である。（ｒｇ１+ｒｇ２+…+ｒｇｎ）の直列ゲート抵抗を有するゲートバスから最も遠いセルＭｎは、電極形成されたゲートバスの近くのセルより遅い１０回のスイッチングでさえ、重要なゲート伝播遅延を生じえる。したがって、電極形成されたゲートバスから最も遠いデバイスは、ターンオンおよびターンオフ過渡電流の両方において最も遅く、ターンオン過渡電流中にターンオンする最後のデバイスであって、ターンオフ過渡電流中にターンオフする最後のデバイスである。図８Ｂのプロット３７０に示すように、「オン」から「オフ」にその後再び「オン」へのゲート入力信号３７１の運転は、いくらか遅延した後に粗雑に「続く」入力波形に、負荷抵抗を経たドレイン電流をもたらす。理想的なケース３７３では、ドレイン電流は入力トランジッション後即座に変わる。分配されたゲート抵抗を含むドレイン電流波形３７２では、デバイスはターンオフ遅延ｔｄ（オフ）を受け、続いてデバイスの下降時間であるｔｆａｌｌの間にゆっくりとした電流降下ＩＤを起こす。ターンオンは遅延ｔｄ（オン）と同様の反応を示し、続いてデバイスの上昇時間であるｔｒｉｓｅの間にゆっくりとした電流上昇を起こす。ゆっくりとした過渡電流中に、デバイスを横切る電圧およびデバイスを通過する電流の両方が同時に存在することにより、デバイスの電力損失を大幅に増加させて、多くのアプリケーションでそのようなスイッチの使用効率を低下させる。デバイス全体にわたってゲートバスを規則的にそしてより頻繁に含むことにより、有効なゲート抵抗を縮小することができる。しかしこれはゲートバス用にアクティブセルアレイからエリアを犠牲にすることのみによる。より多くのゲートバスおよびあまり活性的でないセルがスイッチのオン抵抗もしくはダイのサイズを増大し、したがってコストを増加させる。さらに、ゲートバス領域は、さらにデバイス密度および性能の改良を制限する非平面形状の問題を悪化させる。
【先行技術文献】
【特許文献】
【００２８】
【特許文献１】米国特許第６４１３８２２号明細書
【発明の概要】
【発明が解決しようとする課題】
【００２９】
必要なものは、高密度で不可欠なゲートバスおよび比較的平面もしくは平坦な表面形状をしたデバイスの効率的なエリアにあるゲートコンタクト構造を備えた、活性縦型ＭＯＳＦＥＴの大きなアレイを統合可能な、縦型トレンチゲートパワーＭＯＳＦＥＴである。理想的には、デバイスは、速いスイッチング性能を得るために可及的低い直列ゲート抵抗を提供し、ドレイン−ソース間の特定エリアの低いオン抵抗を示すべきである。最後に、このようなデバイスの製造は、標準エッチバック方法より良質のフィルム平坦化均一性を達成する過程を提供するべきである。
【課題を解決するための手段】
【００３０】
トレンチゲートの縦型パワーＭＯＳＦＥＴおよびこのようなパワーＭＯＳＦＥＴの製造プロセスは、ゲートバスが基板表面上に伸びる場合にトポロジーが引き起こす問題を回避するために、トレンチ内に連続的な伝導性ゲート構造を使用する。伝導性ゲート構造は、パワーＭＯＳＦＥＴのアクティブセル領域のデバイストレンチ中にゲートを形成し、ゲートバストレンチ中にゲートバスを形成する。デバイストレンチに接続するゲートバストレンチは、ゲートバスへのゲートコンタクトの形成を促進するために広くてよく、一方、デバイストレンチはデバイス密度を最大限にするために狭い。ＣＭＰプロセスは伝導性のゲート構造を平坦化するために使用され、および／または、絶縁層に重なることができ、プロセスは、アクティブセル領域のセルフアライメントのコンタクトまたは従来のコンタクトを形成するプロセスに適合する。
【００３１】
本発明のある実施形態では、パワーＭＯＳＦＥＴは、ゲートバストレンチおよび１つ以上のデバイストレンチを有し、基板の上面から伸びる基板を含んでいる。デバイストレンチに隣接する、および／またはデバイストレンチの間にある個々のメサでは、ソース領域、チャネル領域およびドレイン領域は、メサの隣のデバイストレンチ側壁の少なくとも１部分に沿って縦方向に配列される。ゲート構造は、デバイスおよびゲートバストレンチ中で連続的に伸び、ゲート構造の上面は基板の上面上には伸びない。デバイストレンチ中のゲート構造の複数の部分は、トレンチ側壁で縦型デバイスのゲートとして機能し、ゲートバストレンチ中のゲート構造の１部分はゲートバスを形成する。ゲートコンタクトは、ゲートバストレンチ中のゲートバスと接触する。縦型デバイスの密度を最大限にする一方ゲートコンタクトの生成を促進するために、ゲートバストレンチは一般にデバイストレンチより広くされる。さらに、デバイストレンチはゲートバストレンチより深くてよく、ゲートバストレンチの下の基板をゲート−ドレインあるいはゲート−ソース間のキャパシタンスを縮小するためにドープしてもよい。
【００３２】
本発明の他の実施形態によるパワーＭＯＳＦＥＴは、様々なコンタクト構造を使用することができる。従来のセルフアライメントでないゲートおよびソースコンタクトは、平坦化された絶縁層を経て基板の第２のトレンチ中のゲートバスおよびソース領域に形成することができる。イントレンチゲート構造が許容するＣＭＰプロセスによって提供される平面形状は、コンタクト開口の正確なエッチングを可能とする。
【００３３】
セルフアライメントのソースコンタクトを有するアーキテクチャーでは、ゲート構造上のトレンチに存在する絶縁材料は、上面が基板の上面と同一平面にである。基板と絶縁材料の平坦な表面上に形成された金属コンタクト層は、基板のメサに形成された縦型デバイスのソース領域と接触するソースコンタクト領域を含んでいる。トレンチ中の絶縁材料は、ソースコンタクト領域がゲート構造と短絡することを防ぐ。金属層のゲートコンタクト領域は、ゲートバストレンチ中の絶縁材料を経て形成された開口を経てゲートバスと接続される。
【００３４】
別のセルフアライメントのコンタクト構造では、絶縁領域がトレンチの上に伸びる。絶縁領域は、トレンチの境界を画定するために使用されたハードマスクまで絶縁材料を除去するＣＭＰ平坦化から残存する。ハードマスクの平坦化および除去の後に、絶縁領域が残存し、デバイストレンチ中で重なる金属ソースコンタクト領域とゲート構造との間の絶縁を改善するために流すことができる。
【００３５】
伝導性ゲート構造は、デバイストレンチからゲートバストレンチに及ぶ連続的なポリシリコン領域を一般に含んでいる。さらに、金属またはシリサイドは、ゲートバストレンチ、デバイストレンチまたはその両方に堆積させてもよい。高温金属蒸着の前および蒸着の後の第１のポリシリコン層の蒸着は、デバイストレンチ中のゲート酸化膜への金属拡散を防ぐために金属またはシリサイドを包囲してもよい。代わりに、金属蒸着の後に低温プロセスのみを用いる場合には、金属またはシリサイドを直接トレンチ中の酸化膜と接触させてもよい。
【００３６】
本発明の他の実施形態はパワーＭＯＳＦＥＴの製造プロセスである。一般に、製造プロセスはデバイスと基板中のゲートバストレンチを含んでおり、それはエピタキシャル層を含んでもよい。その後、デバイストレンチからゲートバストレンチに連続的に及ぶ伝導性ゲート構造を形成する。デバイストレンチに隣接している基板中のメサのドーピングは、デバイストレンチ側壁に沿って縦方向に配列されたドレイン領域、チャンネル領域およびソース領域を含む縦型デバイスを形成する。このプロセスは、トレンチ中の伝導性ゲート構造を含む構造を形成し、構造のＣＭＰを可能にする。したがって、コンタクト層の形成はＣＭＰプロセスの後になり、縦型デバイスへのソースコンタクト、およびゲートバストレンチ中のゲート構造へのゲートコンタクトの信頼度を向上する。ゲートバストレンチは一般にデバイストレンチより浅く、より広い。
【００３７】
様々なトレンチ形成プロセスを利用可能である。本発明の一実施形態は、ゲートバストレンチのエリアにある基板を酸化させるためにＬＯＣＯＳを使用し、ゲートバストレンチは、基板中にＬＯＣＯＳによって形成された酸化膜領域を除去した後に残存する。代わりに、デバイスおよびゲートバストレンチは別個のマスクおよびエッチングプロセスによって形成してもよい。
【００３８】
一般にコンタクトを形成する過程は、伝導性ゲート構造に重なる絶縁層の形成を含んでいる。ゲートバストレンチ中の伝導性ゲート構造の部分を露光するために、コンタクトエッチは絶縁層を経て開口を作成することができる。また、開口を充填するゲートコンタクト領域は、第２のトレンチ中のゲート構造の露光した部分と接触する。コンタクトエッチは、さらにメサを露光する絶縁層を経て第２の開口を形成してもよく、その結果、第２の開口を充填するソースコンタクト領域は、縦型デバイスのソースと接触する。代替となる実施形態として、ＣＭＰは絶縁層をメサの上から除去し、その結果、平坦化された表面上の金属コンタクト層の堆積は、セルフアライメントのソースコンタクトを生成する。
【００３９】
さらに本発明の他の実施形態として、第１と第２のトレンチの境界を画定する開口を有するハードマスクは、ＣＭＰプロセスにエッチング停止を提供する。ＣＭＰプロセスは、アクティブセル領域のメサに重なるハードマスク領域を露光し、ハードマスクの開口中に絶縁層領域を残す。ＣＭＰプロセスの後に残された絶縁層領域を除去することなくハードマスクを取り除くことは、付加的絶縁材料にデバイストレンチ中のゲート構造を保護させておく間にメサを露光する。コンタクト層はこのようにメサと接触し、ハードマスク領域は取り除かれ、絶縁層領域はデバイストレンチ中のゲート構造をコンタクト層から分離する。
【図面の簡単な説明】
【００４０】
【図１Ａ】従来の縦型トレンチゲートパワーＭＯＳＦＥＴ（アクティブセルアレイのみ）の製造手順を示し、トレンチマスクを示す断面図である。
【図１Ｂ】従来の縦型トレンチゲートパワーＭＯＳＦＥＴ（アクティブセルアレイのみ）の製造手順を示し、ポストトレンチポリシリコン充填を示す断面図である。
【図１Ｃ】従来の縦型トレンチゲートパワーＭＯＳＦＥＴ（アクティブセルアレイのみ）の製造手順を示し、ポリシリコン・エッチバックを示す断面図である。
【図１Ｄ】従来の縦型トレンチゲートパワーＭＯＳＦＥＴ（アクティブセルアレイのみ）の製造手順を示し、ボディオン注入を示す断面図である。
【図１Ｅ】従来の縦型トレンチゲートパワーＭＯＳＦＥＴ（アクティブセルアレイのみ）の製造手順を示し、ボディ拡散およびソースイオン注入を示す断面図である。
【図１Ｆ】従来の縦型トレンチゲートパワーＭＯＳＦＥＴ（アクティブセルアレイのみ）の製造手順を示し、ガラス蒸着およびコンタクトマスクを示す断面図である。
【図１Ｇ】従来の縦型トレンチゲートパワーＭＯＳＦＥＴ（アクティブセルアレイのみ）の製造手順を示し、ポストメタライゼーション（一つのセル用の）を示す断面図である。
【図１Ｈ】従来の縦型トレンチゲートパワーＭＯＳＦＥＴ（アクティブセルアレイのみ）の製造手順を示し、ポストメタライゼーション（セルのアレイ）を示す断面図である。
【図２Ａ】トレンチゲートパワーＭＯＳＦＥＴの製造における複雑性を示し、複雑なゲートバスの形状およびポリシリコンのトレンチ中へのエッチバックを示す断面図である。
【図２Ｂ】トレンチゲートパワーＭＯＳＦＥＴの製造における複雑性を示し、トレンチの均一性の問題を示す断面図である。
【図２Ｃ】トレンチゲートパワーＭＯＳＦＥＴの製造における複雑性を示し、トレンチ上部の酸化膜をエッチバックするときの均一性の問題を示す断面図である。
【図２Ｄ】トレンチゲートパワーＭＯＳＦＥＴの製造における複雑性を示し、コンタクトメタルのスパイク化および酸化膜の欠陥を示す断面図である。
【図２Ｅ】トレンチゲートパワーＭＯＳＦＥＴの製造における複雑性を示し、チタン窒化物のクラック発生および金属のスパイク化を示す断面図である。
【図３Ａ】従来のトレンチゲートパワーＭＯＳＦＥＴにおいてアクティブおよびゲートバス領域の両方の平坦化における問題を示し、不適切なポリシリコンのトレンチ充填プロセスから生じる貧弱なトレンチ充填を示す。
【図３Ｂ】従来のトレンチゲートパワーＭＯＳＦＥＴにおいてアクティブおよびゲートバス領域の両方の平坦化における問題を示し、厚いポリシリコンの蒸着を用いてトランジスタトレンチを示す。
【図３Ｃ】従来のトレンチゲートパワーＭＯＳＦＥＴにおいてアクティブおよびゲートバス領域の両方の平坦化における問題を示し、厚いポリシリコンのトレンチ再充填の段差高さ問題を示す。
【図４Ａ】セルフアライメントのコンタクト部（アクティブセルアレイのみ）で、高密度対応の縦型トレンチゲートパワーＭＯＳＦＥＴの製造手順を示し、ハードマスクを備えたトレンチエッチングを示す。
【図４Ｂ】セルフアライメントのコンタクト部（アクティブセルアレイのみ）で、高密度対応の縦型トレンチゲートパワーＭＯＳＦＥＴの製造手順を示し、厚い底部酸化膜の水平方向の蒸着を示す。
【図４Ｃ】セルフアライメントのコンタクト部（アクティブセルアレイのみ）で、高密度対応の縦型トレンチゲートパワーＭＯＳＦＥＴの製造手順を示し、第１のポリシリコンのトレンチ充填を示す。
【図４Ｄ】セルフアライメントのコンタクト部（アクティブセルアレイのみ）で、高密度対応の縦型トレンチゲートパワーＭＯＳＦＥＴの製造手順を示し、第１のポリシリコンのエッチバックを示す。
【図４Ｅ】セルフアライメントのコンタクト部（アクティブセルアレイのみ）で、高密度対応の縦型トレンチゲートパワーＭＯＳＦＥＴの製造手順を示し、厚い底部酸化膜、上部酸化膜の除去を示す。
【図４Ｆ】セルフアライメントのコンタクト部（アクティブセルアレイのみ）で、高密度対応の縦型トレンチゲートパワーＭＯＳＦＥＴの製造手順を示し、多数の高エネルギのイオン注入を用いる厚い底部酸化膜、拡散しないチェーンボディ注入を示す。
【図４Ｇ】セルフアライメントのコンタクト部（アクティブセルアレイのみ）で、高密度対応の縦型トレンチゲートパワーＭＯＳＦＥＴの製造手順を示し、ソース注入およびガラス蒸着を示す。
【図４Ｈ】セルフアライメントのコンタクト部（アクティブセルアレイのみ）で、高密度対応の縦型トレンチゲートパワーＭＯＳＦＥＴの製造手順を示し、ガラスのエッチバックを示す。
【図４Ｉ】セルフアライメントのコンタクト部（アクティブセルアレイのみ）で、高密度対応の縦型トレンチゲートパワーＭＯＳＦＥＴの製造手順を示し、上部の窒化物のハードマスクの除去を示す。
【図４Ｊ】セルフアライメントのコンタクト部（アクティブセルアレイのみ）で、高密度対応の縦型トレンチゲートパワーＭＯＳＦＥＴの製造手順を示し、デバイスのアクティブアレイ中のコンタクト部および電極形成を示す。
【図５Ａ】トレンチゲートパワーＭＯＳＦＥＴのセルフアライメントのコンタクトバージョンにおけるゲートバス領域の製造を示し、第２のポリシリコンの蒸着およびマスクによるエッチバックの後の、Ｎ＋注入を示す。
【図５Ｂ】トレンチゲートパワーＭＯＳＦＥＴのセルフアライメントのコンタクトバージョンにおけるゲートバス領域の製造を示し、ガラス蒸着を示す。
【図５Ｃ】トレンチゲートパワーＭＯＳＦＥＴのセルフアライメントのコンタクトバージョンにおけるゲートバス領域の製造を示し、結果ガラス・フローを示す。
【図５Ｄ】トレンチゲートパワーＭＯＳＦＥＴのセルフアライメントのコンタクトバージョンにおけるゲートバス領域の製造を示し、コンタクト部のマスクエッチングの結果を示す。
【図５Ｅ】トレンチゲートパワーＭＯＳＦＥＴのセルフアライメントのコンタクトバージョンにおけるゲートバス領域の製造を示し、窒化物除去およびＴｉＮ障壁蒸着を示す。
【図５Ｆ】トレンチゲートパワーＭＯＳＦＥＴのセルフアライメントのコンタクトバージョンにおけるゲートバス領域の製造を示し、金属蒸着、マスキングおよびエッチングを示す。
【図６Ａ】シングル・ゲートフィンガーデバイスおよびゲート・ボンディング・パッドを有する縦型パワーＭＯＳＦＥＴの平面図を示す。
【図６Ｂ】ソース島を包囲するゲートバス・グリッドを備えた多重ソース島を有する縦型パワーＭＯＳＦＥＴの平面図を示す。
【図７Ａ】トレンチゲートＭＯＳＦＥＴ製造における均一性問題を示し、アクティブアレイコンタクトウィンドウ中のメタルボイドの発生を示す。
【図７Ｂ】トレンチゲートＭＯＳＦＥＴ製造における均一性問題を示し、ポリシリコン蒸着のボイドおよびエッチバックの均一性の問題を示す。
【図７Ｃ】トレンチゲートＭＯＳＦＥＴ製造における均一性問題を示し、金属のステップカバレージおよび破壊の問題を示す。
【図８Ａ】縦型パワーＭＯＳＦＥＴにおけるゲート伝搬問題を示し、分配されたゲート抵抗を備えた縦型ＭＯＳＦＥＴアレイの同等な回路図を示す。
【図８Ｂ】縦型パワーＭＯＳＦＥＴにおけるゲート伝搬問題を示し、高いゲート抵抗を備えたデバイスの遅いスイッチング波形を示す。
【図９Ａ】アクティブセルアレイ中のコンタクトマスク特徴部を備えた縦型トレンチゲートＭＯＳＦＥＴにおいて、「理想の」コンタクト部の配置を要求する同一平面にあるゲートバスを備えた縦型トレンチゲートパワーＭＯＳＦＥＴの断面図を示す。
【図９Ｂ】アクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型トレンチゲートパワーＭＯＳＦＥＴにおいて、「理想の」コンタクト部の配置を要求する同一平面にあるゲートバスを備えた縦型トレンチゲートパワーＭＯＳＦＥＴの断面図を示す。
【図１０】共同平面の埋め込みゲートバスおよびアクティブセルアレイ内のセルフアライメントのコンタクト部を備えた縦型トレンチゲートＭＯＳＦＥＴの断面図である。
【図１１Ａ】同一平面にあるゲートバスおよびアクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型パワーＭＯＳＦＥＴの製造を示す断面図であって、埋め込みゲートバスのハードマスクの画定を示す。
【図１１Ｂ】同一平面にあるゲートバスおよびアクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型パワーＭＯＳＦＥＴの製造を示す断面図であって、埋め込みゲートバスの浅いトレンチエッチングを示す。
【図１１Ｃ】同一平面にあるゲートバスおよびアクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型パワーＭＯＳＦＥＴの製造を示す断面図であって、アクティブエリアのトレンチマスクの画定を示す。
【図１１Ｄ】同一平面にあるゲートバスおよびアクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型パワーＭＯＳＦＥＴの製造を示す断面図であって、アクティブエリアのトレンチエッチングを示す。
【図１１Ｅ】同一平面にあるゲートバスおよびアクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型パワーＭＯＳＦＥＴの製造を示す断面図であって、トレンチの犠牲酸化膜を示す。
【図１１Ｆ】同一平面にあるゲートバスおよびアクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型パワーＭＯＳＦＥＴの製造を示す断面図であって、厚い底部酸化膜の形成を示す。
【図１１Ｇ】同一平面にあるゲートバスおよびアクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型パワーＭＯＳＦＥＴの製造を示す断面図であって、第１のポリシリコンの蒸着を示す。
【図１１Ｈ】同一平面にあるゲートバスおよびアクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型パワーＭＯＳＦＥＴの製造を示す断面図であって、化学機械研磨（ＣＭＰ）もしくはポリシリコン・エッチバックの結果を示す。
【図１１Ｉ】同一平面にあるゲートバスおよびアクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型パワーＭＯＳＦＥＴの製造を示す断面図であって、ポリシリコンのエッチバックを示す。
【図１１Ｊ】同一平面にあるゲートバスおよびアクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型パワーＭＯＳＦＥＴの製造を示す断面図であって、薄い上部の酸化膜を示す。
【図１１Ｋ】同一平面にあるゲートバスおよびアクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型パワーＭＯＳＦＥＴの製造を示す断面図であって、ＣＶＤ酸化膜の形成を示す。
【図１１Ｌ】同一平面にあるゲートバスおよびアクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型パワーＭＯＳＦＥＴの製造を示す断面図であって、ＣＭＰの誘電体の平坦化を示す。
【図１１Ｍ】同一平面にあるゲートバスおよびアクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型パワーＭＯＳＦＥＴの製造を示す断面図であって、ゲートコンタクトマスクを示す。
【図１１Ｎ】同一平面にあるゲートバスおよびアクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型パワーＭＯＳＦＥＴの製造を示す断面図であって、ゲートコンタクト部のエッチングを示す。
【図１１Ｏ】同一平面にあるゲートバスおよびアクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型パワーＭＯＳＦＥＴの製造を示す断面図であって、アクティブ（メサ）窒化物の除去を示す。
【図１１Ｐ】同一平面にあるゲートバスおよびアクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型パワーＭＯＳＦＥＴの製造を示す断面図であって、酸化膜のエッチング（もしくは浸漬）を示す。
【図１１Ｑ】同一平面にあるゲートバスおよびアクティブセルアレイを横切るセルフアライメントのコンタクト部を備えた縦型パワーＭＯＳＦＥＴの製造を示す断面図であって、電極形成および金属マスクを示す。
【図１２】トレンチゲートおよび埋め込みゲートバスを形成する同一平面にあるポリシリコン構造の三次元投影を示す。
【図１３Ａ】シリコン表面上に位置するすべての誘電体を除去するＣＭＰで、任意のプロセス・フローを示す断面図であって、ガラス蒸着後の構造を示す。
【図１３Ｂ】シリコン表面上に位置するすべての誘電体を除去するＣＭＰで、任意のプロセス・フローを示す断面図であって、ＣＭＰで平面にした後の構造を示す。
【図１３Ｃ】シリコン表面上に位置するすべての誘電体を除去するＣＭＰで、任意のプロセス・フローを示す断面図であって、酸化膜蒸着を示す。
【図１３Ｄ】シリコン表面上に位置するすべての誘電体を除去するＣＭＰで、任意のプロセス・フローを示す断面図であって、ゲートコンタクトマスクを示す。
【図１３Ｅ】シリコン表面上に位置するすべての誘電体を除去するＣＭＰで、任意のプロセス・フローを示す断面図であって、コンタクト部のエッチングを示す。
【図１３Ｆ】シリコン表面上に位置するすべての誘電体を除去するＣＭＰで、任意のプロセス・フローを示す断面図であって、ＣＭＰおよび／またはエッチバック平坦化を示す。
【図１３Ｇ】シリコン表面上に位置するすべての誘電体を除去するＣＭＰで、任意のプロセス・フローを示す断面図であって、電極形成を示す。
【図１４Ａ】縦型トレンチゲートＭＯＳＦＥＴの製造の代替プロセス・フローを示す断面図であって、埋め込みゲートバス・マスクの画定を示す。
【図１４Ｂ】縦型トレンチゲートＭＯＳＦＥＴの製造の代替プロセス・フローを示す断面図であって、幅広トレンチのエッチングおよびトレンチゲートのマスクの画定を示す。
【図１４Ｃ】縦型トレンチゲートＭＯＳＦＥＴの製造の代替プロセス・フローを示す断面図であって、幅狭トレンチのエッチングおよびマスク除去後の構造を示す。
【図１４Ｄ】縦型トレンチゲートＭＯＳＦＥＴの製造の代替プロセス・フローを示す断面図であって、犠牲酸化膜、酸化膜除去およびゲート酸化を示す。
【図１４Ｅ】縦型トレンチゲートＭＯＳＦＥＴの製造の代替プロセス・フローを示す断面図であって、ポリシリコン充填プロセスを示す。
【図１４Ｆ】縦型トレンチゲートＭＯＳＦＥＴの製造の代替プロセス・フローを示す断面図であって、ＣＭＰによる平坦化を示す。
【図１４Ｇ】縦型トレンチゲートＭＯＳＦＥＴの製造の代替プロセス・フローを示す断面図であって、ポリシリコンのオーバーエッチを示す。
【図１４Ｈ】縦型トレンチゲートＭＯＳＦＥＴの製造の代替プロセス・フローを示す断面図であって、薄い上部の酸化を示す。
【図１４Ｉ】縦型トレンチゲートＭＯＳＦＥＴの製造の代替プロセス・フローを示す断面図であって、ガラス蒸着を示す。
【図１４Ｊ】縦型トレンチゲートＭＯＳＦＥＴの製造の代替プロセス・フローを示す断面図であって、誘電体の平坦化のためのＣＭＰおよび／またはエッチバックを示す。
【図１４Ｋ】縦型トレンチゲートＭＯＳＦＥＴの製造の代替プロセス・フローを示す断面図であって、ゲートおよびアクティブメサ領域の両方のための１つのコンタクト部を有するコンタクトマスクを示す。
【図１４Ｌ】縦型トレンチゲートＭＯＳＦＥＴの製造の代替プロセス・フローを示す断面図であって、コンタクトエッチングおよび任意のガラス・フロー（１つのコンタクト部プロセス用の）を示す。
【図１４Ｍ】縦型トレンチゲートＭＯＳＦＥＴの製造の代替プロセス・フローを示す断面図であって、ＴｉＮ（障壁金属）およびＡｌ−Ｃｕ−Ｓｉの厚い金属蒸着、マスクおよびエッチング（１つのコンタクト部プロセス用の）を示す。
【図１４Ｎ】縦型トレンチゲートＭＯＳＦＥＴの製造の代替プロセス・フローを示す断面図であって、ゲートコンタクトマスクおよびエッチング（２つのコンタクトマスク・シーケンス用の）を示す。
【図１４Ｏ】縦型トレンチゲートＭＯＳＦＥＴの製造の代替プロセス・フローを示す断面図であって、アクティブアレイコンタクトマスクおよびエッチング（２つのコンタクトマスク・シーケンス用の）を示す。
【図１４Ｐ】縦型トレンチゲートＭＯＳＦＥＴの製造の代替プロセス・フローを示す断面図であって、ＴｉＮ（障壁金属）およびＡｌ−Ｃｕ−Ｓｉの厚い金属蒸着、マスキングおよびエッチング（２重のコンタクトマスク・シーケンス用の）を示す。
【図１５Ａ】誘電体をキャッピングした縦型トレンチゲートＭＯＳＦＥＴの製造のための代替プロセス・フローを示す断面図であって、厚い底部酸化膜蒸着後の幅広および幅狭トレンチを示す。
【図１５Ｂ】誘電体をキャッピングした縦型トレンチゲートＭＯＳＦＥＴの製造のための代替プロセス・フローを示す断面図であって、サイドウォールの犠牲酸化膜除去およびゲート酸化後の構造を示す。
【図１５Ｃ】誘電体をキャッピングした縦型トレンチゲートＭＯＳＦＥＴの製造のための代替プロセス・フローを示す断面図であって、ポリシリコン充填を示す。
【図１５Ｄ】誘電体をキャッピングした縦型トレンチゲートＭＯＳＦＥＴの製造のための代替プロセス・フローを示す断面図であって、ＣＭＰによる平坦化を示す。
【図１５Ｅ】誘電体をキャッピングした縦型トレンチゲートＭＯＳＦＥＴの製造のための代替プロセス・フローを示す断面図であって、キャッピングする誘電体の蒸着（例えばＳｉ３Ｎ４の）を示す。
【図１５Ｆ】誘電体をキャッピングした縦型トレンチゲートＭＯＳＦＥＴの製造のための代替プロセス・フローを示す断面図であって、平面にするエッチバックおよび／またはキャッピングする誘電体のＣＭＰを示す。
【図１５Ｇ】誘電体をキャッピングした縦型トレンチゲートＭＯＳＦＥＴの製造のための代替プロセス・フローを示す断面図であって、ゲートコンタクトマスクを示す。
【図１５Ｈ】誘電体をキャッピングした縦型トレンチゲートＭＯＳＦＥＴの製造のための代替プロセス・フローを示す断面図であって、ゲートコンタクト部エッチング（およびフォトレジスト除去）の後の構造を示す。
【図１５Ｉ】誘電体をキャッピングした縦型トレンチゲートＭＯＳＦＥＴの製造のための代替プロセス・フローを示す断面図であって、ＴｉＮ（障壁金属）およびＡｌ−Ｃｕ−Ｓｉの厚い金属蒸着、マスキングおよびエッチングを示す。
【図１６Ａ】埋め込みシリサイドを備えた縦型トレンチゲートＭＯＳＦＥＴの製造プロセス・フローを示す断面図であって、幅広および幅狭トレンチ構造に厚い底部酸化膜を水平方向のＣＶＤを行った後のゲート酸化を示す。
【図１６Ｂ】埋め込みシリサイドを備えた縦型トレンチゲートＭＯＳＦＥＴの製造プロセス・フローを示す断面図であって、第１のポリシリコン（ライニング）蒸着を示す。
【図１６Ｃ】埋め込みシリサイドを備えた縦型トレンチゲートＭＯＳＦＥＴの製造プロセス・フローを示す断面図であって、（例えばチタンまたはタングステンの）高温金属蒸着を示す。
【図１６Ｄ】埋め込みシリサイドを備えた縦型トレンチゲートＭＯＳＦＥＴの製造プロセス・フローを示す断面図であって、金属エッチバックを示す。
【図１６Ｅ】埋め込みシリサイドを備えた縦型トレンチゲートＭＯＳＦＥＴの製造プロセス・フローを示す断面図であって、第２のポリシリコン（シーラー）蒸着を示す。
【図１６Ｆ】埋め込みシリサイドを備えた縦型トレンチゲートＭＯＳＦＥＴの製造プロセス・フローを示す断面図であって、ＣＭＰ平坦化およびシリサイド反応を示す。
【図１６Ｇ】埋め込みシリサイドを備えた縦型トレンチゲートＭＯＳＦＥＴの製造プロセス・フローを示す断面図であって、ポリシリコン・エッチバック、上部の酸化膜形成および平坦化を示す。
【図１６Ｈ】埋め込みシリサイドを備えた縦型トレンチゲートＭＯＳＦＥＴの製造プロセス・フローを示す断面図であって、ゲートコンタクト部のマスキング、障壁金属およびＡｌ−Ｃｕ−Ｓｉの厚い金属蒸着とマスキングを示す。
【図１７】ポリシリコン・トレンチゲートおよび埋め込みシリサイドを備えた、埋められたゲートバスの斜視図である。
【図１８Ａ】埋め込みゲートバスを有するトレンチゲートＭＯＳＦＥＴ製造プロセスと適合するドーパント導入工程を示す断面図であって、（ゲートバスより下の）幅広トレンチへ良く注入されたｐ型を示す。
【図１８Ｂ】埋め込みゲートバスを有するトレンチゲートＭＯＳＦＥＴ製造プロセスと適合するドーパント導入工程を示す断面図であって、アクティブメサを示す、マスクされたチェーンド注入方法を用いるｐ型のボディ形成を示す。
【図１８Ｃ】埋め込みゲートバスを有するトレンチゲートＭＯＳＦＥＴ製造プロセスと適合するドーパント導入工程を示す断面図であって、ソースマスクおよびＮ＋イオン注入を示す。
【図１８Ｄ】埋め込みゲートバスを有するトレンチゲートＭＯＳＦＥＴ製造プロセスと適合するドーパント導入工程を示す断面図であって、浅いＰ＋マスクおよび注入のプロセスを示す。
【図１９Ａ】エッチングされたＬＯＣＯS技術を用いた幅広トレンチ形成を示し、幅広トレンチマスクおよびＳｉ３Ｎ４エッチングを示す。
【図１９Ｂ】エッチングされたＬＯＣＯS技術を用いた幅広トレンチ形成を示し、厚いフィールドＬＯＣＯSを示す。
【図１９Ｃ】エッチングされたＬＯＣＯS技術を用いた幅広トレンチ形成を示し、幅狭トレンチマスクの画定およびエッチングを示す。
【図１９Ｄ】エッチングされたＬＯＣＯS技術を用いた幅広トレンチ形成を示し、窒化物と酸化膜の除去を示す。
【図２０Ａ】エッチングされたＬＯＣＯS技術を用いた幅広トレンチ形成の代替的プロセスを示し、幅広トレンチマスクおよびＳｉ３Ｎ４エッチングを示す。
【図２０Ｂ】エッチングされたＬＯＣＯS技術を用いた幅広トレンチ形成の代替的プロセスを示し、厚いフィールドＬＯＣＯSを示す。
【図２０Ｃ】エッチングされたＬＯＣＯS技術を用いた幅広トレンチ形成の代替的プロセスを示し、ＬＯＣＯS酸化膜除去を示す。
【図２０Ｄ】エッチングされたＬＯＣＯS技術を用いた幅広トレンチ形成の代替的プロセスを示し、窒化物のオーバーハングエッチング、および良くマスクされ幅広トレンチへ注入されたｐ型を示す。
【図２０Ｅ】エッチングされたＬＯＣＯS技術を用いた幅広トレンチ形成の代替的プロセスを示し、幅狭トレンチマスクの画定およびエッチングを示す。
【図２１Ａ】幅広トレンチ充填および埋め込みポリシリコン・ゲートバス形成の工程を示す断面図であり、ｐ型のウェル形成後の幅広トレンチを示す。
【図２１Ｂ】幅広トレンチ充填および埋め込みポリシリコン・ゲートバス形成の工程を示す断面図であり、幅広トレンチの酸化を示す。
【図２１Ｃ】幅広トレンチ充填および埋め込みポリシリコン・ゲートバス形成の工程を示す断面図であり、ポリシリコン蒸着を示す。
【図２１Ｄ】幅広トレンチ充填および埋め込みポリシリコン・ゲートバス形成の工程を示す断面図であり、ＣＭＰ平坦化を示す。
【図２１Ｅ】幅広トレンチ充填および埋め込みポリシリコン・ゲートバス形成の工程を示す断面図であり、幅狭トレンチのマスクの画定およびエッチングを示す。
【図２１Ｆ】幅広トレンチ充填および埋め込みポリシリコン・ゲートバス形成の工程を示す断面図であり、第１のポリシリコン（ライニング）蒸着、高温金属蒸着および第２のポリシリコン（シーラント）蒸着を含む、オプションの埋め込まれたシリサイドによる幅狭トレンチポリシリコンの充填を示す。
【図２１Ｇ】幅広トレンチ充填および埋め込みポリシリコン・ゲートバス形成の工程を示す断面図であり、ＣＭＰ平坦化を示す。
【図２１Ｈ】幅広トレンチ充填および埋め込みポリシリコン・ゲートバス形成の工程を示す断面図であり、トレンチ充填エッチバックおよび上部の誘電体蒸着を示す。
【図２１Ｉ】幅広トレンチ充填および埋め込みポリシリコン・ゲートバス形成の工程を示す断面図であり、ＣＭＰ平坦化を示す。
【図２２Ａ】幅広トレンチ充填および、埋め込まれたシリサイドを含む埋め込みポリシリコン・ゲートバス形成の代替的工程を示す断面図であって、酸化後の幅広トレンチ（バス・エリア）、第１のポリシリコン（ライニング）蒸着および高温金属蒸着を示す。
【図２２Ｂ】幅広トレンチ充填および、埋め込まれたシリサイドを含む埋め込みポリシリコン・ゲートバス形成の代替的工程を示す断面図であって、高温金属エッチバックを示す。
【図２２Ｃ】幅広トレンチ充填および、埋め込まれたシリサイドを含む埋め込みポリシリコン・ゲートバス形成の代替的工程を示す断面図であって、第２のポリシリコン（シーラント）蒸着を示す。
【図２２Ｄ】幅広トレンチ充填および、埋め込まれたシリサイドを含む埋め込みポリシリコン・ゲートバス形成の代替的工程を示す断面図であって、ゲートバスのＣＭＰ平坦化を示す。
【図２２Ｅ】幅広トレンチ充填および、埋め込まれたシリサイドを含む埋め込みポリシリコン・ゲートバス形成の代替的工程を示す断面図であって、幅狭トレンチマスクの画定およびトレンチエッチングを示す。
【図２２Ｆ】幅広トレンチ充填および、埋め込まれたシリサイドを含む埋め込みポリシリコン・ゲートバス形成の代替的工程を示す断面図であって、厚い底部酸化膜蒸着を示す。
【図２２Ｇ】幅広トレンチ充填および、埋め込まれたシリサイドを含む埋め込みポリシリコン・ゲートバス形成の代替的工程を示す断面図であって、高温金属蒸着が後に続く第３のポリシリコン（幅狭トレンチライニング）蒸着を示す。
【図２２Ｈ】幅広トレンチ充填および、埋め込まれたシリサイドを含む埋め込みポリシリコン・ゲートバス形成の代替的工程を示す断面図であって、高温金属エッチバックおよび第４のポリシリコン蒸着（幅狭トレンチシーラント）を示す。
【図２２Ｉ】幅広トレンチ充填および、埋め込まれたシリサイドを含む埋め込みポリシリコン・ゲートバス形成の代替的工程を示す断面図であって、ＣＭＰ平坦化を示す。
【図２２Ｊ】幅広トレンチ充填および、埋め込まれたシリサイドを含む埋め込みポリシリコン・ゲートバス形成の代替的工程を示す断面図であって、ゲート・エッチバックおよび上部の誘電体蒸着、ＣＭＰおよび／またはエッチバック平坦化を示す。
【図２２Ｋ】幅広トレンチ充填および、埋め込まれたシリサイドを含む埋め込みポリシリコン・ゲートバス形成の代替的工程を示す断面図であって、窒化物垂直離陸を示す。
【図２２Ｌ】幅広トレンチ充填および、埋め込まれたシリサイドを含む埋め込みポリシリコン・ゲートバス形成の代替的工程を示す断面図であって、ゲートコンタクトマスクおよびエッチング、ＴｉＮ障壁金属、Ａｌ−Ｃｕ−Ｓｉの厚い金属、金属マスクおよびエッチングを示す。
【図２３Ａ】埋め込まれたシリサイドゲートを有するトレンチゲートＭＯＳＦＥＴセルの断面図であって、厚い底部酸化膜はないがポリシリコンによって囲まれたシリサイドを備えたセルを示す。
【図２３Ｂ】埋め込まれたシリサイドゲートを有するトレンチゲートＭＯＳＦＥＴセルの断面図であって、トレンチ内の厚い底部酸化膜およびポリシリコンによって囲まれたシリサイドを備えたセルを示す。
【図２３Ｃ】埋め込まれたシリサイドゲートを有するトレンチゲートＭＯＳＦＥＴセルの断面図であって、厚い底部酸化膜はないが埋め込まれた金属への直接の接触を防止するためにポリシリコンによって並べられたゲート酸化膜を備えたセルを示す。
【図２３Ｄ】埋め込まれたシリサイドゲートを有するトレンチゲートＭＯＳＦＥＴセルの断面図であって、底部酸化膜および、埋め込まれた金属への直接の接触を防止するためにポリシリコンによって並べられた厚いゲート酸化膜を備えたセルを示す。
【図２３Ｅ】埋め込まれたシリサイドゲートを有するトレンチゲートＭＯＳＦＥＴセルの断面図であって、厚い底部酸化膜は備えないが、トレンチ底に埋め込まれた金属、ゲート／チャンネル領域のポリシリコンおよび誘電性保護膜（埋め込まれた金属への直接の接触を防止するポリシリコン・シーラーはない）を備えた、（層になった）バンブーゲートを備えたセルを埋め込まれた金属を示す。
【図２３Ｆ】埋め込まれたシリサイドゲートを有するトレンチゲートＭＯＳＦＥＴセルの断面図であって、厚い底部酸化膜、トレンチ底の埋め込まれた金属を備えた（層になった）バンブーゲート、ゲート／チャネル領域内のポリシリコンおよび誘電体保護膜（埋め込まれた金属への直接の接触を防止するポリシリコン・シーラーはない）を備えたセルを示す。
【図２３Ｇ】埋め込まれたシリサイドゲートを有するトレンチゲートＭＯＳＦＥＴセルの断面図であって、厚い底部酸化膜は備えず、ゲート／チャンネル領域内のポリシリコンを備えた（層になった）代替バンブーゲート、ポリシリコン・ゲート上の埋め込まれた金属および誘電体保護膜（埋め込まれた金属への直接の接触を防止するポリシリコン・シーラーはない）を備えたセルを示す。
【図２３Ｈ】埋め込まれたシリサイドゲートを有するトレンチゲートＭＯＳＦＥＴセルの断面図であって、厚い底部酸化膜、ゲート／チャンネル領域内のポリシリコンを備えた（層になった）代替バンブーゲート、ポリシリコン・ゲート上の埋め込まれた金属および誘電体保護膜（埋め込まれた金属への直接の接触を防止するポリシリコン・シーラーはない）を備えたセルを示す。
【図２４】埋め込み幅広ゲートバスおよび幅狭トレンチゲートを備えたトレンチゲートＭＯＳＦＥＴの他の実施形態の製造プロセスのフローチャートである。
【図２５】埋め込みシリサイドトレンチゲートおよび／またはケイ素化合し埋められたゲートバスを備えたトレンチゲートＭＯＳＦＥＴの他の実施形態の製造プロセスのフローチャートである。
【図２６】図２６はエッチングされたＬＯＣＯS技術を用いて、埋め込み幅広ゲートバスを生産するために使用されるプロセスのフローチャートである。
【図２７】伝導性を改善するために金属／シリサイドを含むゲート構造を生成するために使用されるプロセスのフローチャートである。
【発明を実施するための形態】
【００４１】
図９Ａに示すように、本発明に関連する、トレンチゲート縦型パワーＭＯＳＦＥＴ（トレンチＤＭＯＳデバイスとしても知られる）は、シリコン表面にエッチングされた一連のトレンチ４０３Ａ、４０３Ｂおよび４０３Ｃを有するストライプまたは多角形セルのアレイ（図中の金属４０７Ａの下にある部分）中のしっかりとパックされたデバイスのアレイを含み、これらトレンチは、全てのトレンチ（もしくはある部分に沿ったトレンチ）中の薄いゲート酸化膜３９９Ａ、３９９Ｂおよび３９９Ｃ）と関連し、高濃度ドープトポリシリコン４０４Ａ、４０４Ｂ、４０４Ｃのようなコンダクタで満たされている。エンベデッド（埋め込んだ）ポリシリコンは、この「アクティブセルアレイ」内に接触しないが、その代り、金属を備えたトレンチポリシリコンと接触するためにそのエンベデッドポリシリコンを備えたトレンチを別の領域へ拡張することにより接触する。トレンチ間には、一般的にはＭＯＳＦＥＴのソース、ボディ（チャネル）およびボディコンタクト特徴部を統合するために使用されるメサ領域がある。アクティブアレイ内では、メサ領域は、埋め込まれたゲートに短絡せずに、ＭＯＳＦＥＴのソースおよびボディ要素との電気的な接触を促進するためにコンタクトウィンドウ４０８Ａ、４０８Ｂ、４０８Ｃおよび４０８Ｄを含んでいる。これらは、シリコン表面が生ずるところから厚いＡｌ−ＣｕＳｉ被膜金属４０７Ａに接する。コンタクト部のインターフェースは、さらに接触抵抗を低減し、かつシリコンへのアルミニウム拡散を防ぐためにＴｉＮを含む障壁金属４０６Ａを含んでもよい（コンタクトスパイキング）。断面図中では、付加的な誘電体の領域４０５Ａ、４０５Ｂ、４０５Ｃは、上部の金属４０７Ａと埋め込んだポリシリコン・ゲートとの間の偶発的な短絡を防ぐために活性トレンチアレイの上に位置する。
【００４２】
デバイスの他の領域では、トレンチ４０３Ｄはゲート金属４０７Ｂと埋め込んだポリシリコンアレイ４０４Ｄとの間を接触するために使用される。本明細書の背景技術に記載するように、通常このような接触は、ポリシリコンをトレンチを超えてシリコン表面を覆う誘電体層の上へ拡張することにより促進される。このような多重構造には、多くのプロセスおよび、前述の背景技術に挙げたような構造的制限の問題が残る。
【００４３】
図９Ａの断面では、ゲートへの接触は、従来の縦型パワーＭＯＳＦＥＴにおけるようなトレンチ外側のポリシリコンの拡張によって行うのではなく、代わりにトレンチ４０３Ｄの下へコンタクト部を拡張することによって行われ、これはゲートコンタクト専用である。このような構造では、コンタクト部４０９は、ゲート・ポリシリコン４０４Ｄ上に完璧に置かなくてはならなく、その結果、酸化膜４０５Ｄおよび４０５Ｅを経るエッチングは、トレンチの外側のどのシリコン・メサ領域とも短絡せずにポリシリコンと接触するであろう。（考え得るすべての生産バリエーションを備えた）コンタクト部のアライメントおよびサイズは、コンタクトマスクがポリシリコン４０４Ｄから落ちて、ゲート酸化膜３９９Ｄ上にオーバーラップすることを可能にし得ず、あるいは、ゲート酸化膜がエッチングされて不運にもメサとの短絡が生じるであろう。
【００４４】
しかし、この層が共面すなわち、様々なシリコン・メサ領域へのコンタクト表面として縦方向の高さが同じであるので、ポリシリコン４０４Ｄへの接触は形状的に理想である。他の方法として、ゲートコンタクト４０９およびメサコンタクト部４０８Ａ、４０８Ｂ、４０８Ｃおよび４０８Ｄが幾何学的に同じ平面として、ゲートバスはアクティブアレイと実質的に共面にしてもよい。
【００４５】
“理想の”ゲートコンタクト４０９を得るために、アライメントおよび特徴部のサイズには、メサコンタクト４０８よりはるかに正確性を必要とする。トレンチ４０３専用のコンタクトが、アクティブアレイトレンチ４０３Ａ、４０３Ｂおよび４０３Ｃと同じサイズにエッチングされる場合、０．２５μｍのウエハ製造において一般に利用可能な処理装置を使用してゲートコンタクト４０９を作成することは非常に困難である。０．１μｍ未満のコンタクト特徴部が必要であるかもしれない。このような超高度な製造は個別のパワーデバイスを製造するには高価すぎ、コスト効率が悪い。
【００４６】
この問題の１つの改善法に、トレンチ４０３Ｄの幅をアクティブアレイトレンチ４０３Ａ、４０３Ｂおよび４０３Ｃより広くすることがある。例えば、アクティブトレンチが０．２μｍもしくは０．３５μｍ幅でパターン形成され、ゲートコンタクトトレンチ４０３Ｄが０．９μｍ幅でパターン形成されると、コンタクト４０９は理論上０．２５のμｍサイズとなる。約１μｍ幅を越えるとコンタクトトレンチ４０９の充填及び平坦化ははるかに難しくなる。それでも、一回のフォトリソグラフィ工程で大きく異なる幅のトレンチを生産することは困難なままである。問題を改善するために、パタニング、エッチングし、充填および平坦化を独立して最適化するように、ゲートコンタクト（もしくはゲートバス）に使用するトレンチを、アクティブアレイのものと異なる時にマスクしエッチングしてもよい。
【００４７】
小型化し完全なアライメントをしたゲートコンタクトの必要性に加えて、図９Ａの縦型トレンチゲートＭＯＳＦＥＴは、ゲートおよびアクティブセルの同一平面にある（共面の）コンタクト部が、アクティブセルアレイにコンタクト特徴部を使用するデバイスに適合することを示す。同様の方法で、図９Ｂは、上述の参照により本明細書に組み込まれた米国特許６，４１３，８２２に記載されているようなプロセスを用いてもよい、セルフアライメントのコンタクト部４２０を備えた（メサコンタクト部４２０Ａ、４２０Ｂ、４２０Ｃおよび４２０Ｄとを含む）縦型トレンチゲートパワーＭＯＳＦＥＴを示す。このようなアクティブセルアレイの上部を横切って走るセルフアライメントのコンタクト部を備えたデバイスは、共面のゲートコンタクト部４２１から未だ利益を得ることが可能で、この例においては、ゲート・ポリシリコン４０５Ｄの上部は、シリコン・メサ・コンタクト表面のわずか下方に位置する（しかし未だシリコン・メサ・コンタクト４２０と実質的には同一平面にある）。
【００４８】
両例において、ゲートコンタクト（もしくはゲートバス）のために、活性トレンチアレイのプロセスから独立してマスクしエッチングするトレンチを使用することにより、ゲートおよび活性トレンチの最適化に完全な柔軟性が与えられる。ゲートバス（もしくはトレンチゲートコンタクト）はデバイスの電導特性を決定しないので、それらの関連するトレンチ深さはアクティブセルアレイトレンチの深さと一致する必要はない。
【００４９】
従って、平坦化されたゲートバスを備えた改善した縦型トレンチゲートＭＯＳＦＥＴの多くの実施形態が、２つの（もしくはより多くの）（１つの完全に均一なトレンチの代わりに）トレンチをエッチングするプロセス作業を用いて製造することができる。後に示すように、平坦化されたゲートバスを備えたトランジスタトレンチＭＯＳＦＥＴを製造におけるキーとなる工程段階は、２つの別個のトレンチを形成し、かつこれらトレンチを充填し平坦化する方法を含んでいる。ＭＯＳＦＥＴのボディ、ソース及びボディコンタクト領域を作成するイオン注入および（適用可能な場合には）それに関連する拡散によるドープエリアの形成は、同様の最終構造となる無数の組み合わせ手順のこれら多重トレンチ構造と結合してもよい。明確にするために、トレンチ形成および接合部形成の両方を組み合わせる縦型トレンチゲートＭＯＳＦＥＴのいくつかの例を含んでいる。そうでなければ、ここに示された多数の処理手順は、時にデバイス断面図のドーパントの添加工程（当業者に周知な工程）を省略する。
【００５０】
図１０は、同一平面にある幅広（埋め込み）ゲートバス４３９および幅狭トレンチ・デバイスのアクティブセルアレイ内のセルフアライメントのコンタクト部４４５Ａから４４５Ｅまでを含む本発明の一実施形態による縦型トレンチゲートＭＯＳＦＥＴ４３０の断面を示す。コンタクト部の表面は、コンタクト形成および電極形成の工程が行なわれるときに実質的に形状が存在しないように、デバイス製造中にＣＭＰもしくはその他の方法を用いて平坦化される。図示するように、デバイス４３０は、デバイスのアクティブアレイ領域にある一連の幅狭トレンチゲート構造４３３Ａ、４３３Ｂ、４３３Ｃ、４３３Ｄおよび４３３Ｅ（すなわち縦型ＭＯＳＦＥＴのソース、ボディおよびチャネルが形成される部分）を含み、これらはそれぞれ、埋め込んだポリシリコン・ゲート４３８Ａ、４３８Ｂ、４３８Ｃ、４３８Ｄおよび４３８Ｅ、各幅狭トレンチの底に位置する厚い底部酸化膜４３５Ａ、４３５Ｂ、４３５Ｃ、４３５Ｄおよび４３５Ｅ、ポリシリコンを埋め込んだ各トレンチの上部がソース金属４４１Ａもしくは４４１Ｃと短絡することを防ぐ上部酸化膜４４４Ａ、４４４Ｂ、４４４Ｃ、４４４Ｄおよび４４４Ｅを含んでいる。ソース金属４４１Ａは、様々なＰ型およびN型ドープ領域（図示せず）を含んでもよい障壁金属４４０Ａによってシリコン・メサ領域４４５Ａ、４４５Ｂ、４４５Ｃおよび４４５Ｄと接触し、これらはＮ＋ソース、Ｐ−ボディおよびＰ−ボディへのＰ＋コンタクト領域を含んでいる。これらドープ領域は、イオン注入（もしくは高温拡散を併用したイオン注入）によって形成してもよい。ゲートバスおよび活性トレンチアレイと共にドープ領域は、高濃度ドープトＮ＋基板４３１の上のＮエピタキシャル層４３２内に形成される。同様に、ソース金属４４１Ｃは障壁金属４４０Ｃを介してシリコン・メサ領域４４５Ｅおよび４４５Ｆと接触する。ソース金属４４１Ａおよび４４１Ｃは、一般的には、アルミニウム被膜によって、あるいは１本以上のボンドワイヤによって電気的に短絡される。
【００５１】
幅広トレンチ４３４では、金属層４４１Ｂは、厚い酸化膜４３６によってエピタキシャル層４３２（もしくは他のドープ領域）から分離されるポリシリコン・ゲートバス４３９と接触する。ゲートバス・ポリシリコン４３９は、ポリシリコン４３８Ａから４３８Ｅを埋め込んだ幅狭トレンチを備えたポリシリコンの連続的なグリッドを形成する。ポリシリコン・コンタクト部および金属領域４４１Ｂの目的は、ＭＯＳＦＥＴのゲートへの（ボンドワイヤによる）電気的な接続を促進し、著しく伝播遅延することなくチップの表面を横切ってデバイスのゲートに電気信号を伝達する手段を提供することである。信号は金属ゲート接続部４４１Ｂからゲートバス・ポリシリコン４３９へ移動し、次に、幅狭トレンチに囲まれたポリシリコン・ゲート４３８のアレイへ移動する。高いスイッチング速度のデバイスを必要とする場合には、ゲートバス構造を等間隔に繰り返し配置してもよい。
【００５２】
このデバイス構造の注目すべき点は、コンタクト部および被膜金属４４１Ａ、４４１Ｂおよび４４１Ｃのフォトリソグラフィおよび形成をはるかに容易にする非常に平坦なその表面である。シリコン表面上の酸化膜の段差もしくは形状がなければ、金属破損、ステップカバレージに起こる金属シニング、金属ボイディング、もしくはデバイス内の敏感な位置におけるエレクトロマイグレーションの危険はない。特に、アクティブセルアレイ（金属４４１Ａおよび４４１Ｃの下の）に、あるいはゲートバスもしくはゲートコンタクトエリア自体（金属４４１Ｂの下）のいずれにも、トレンチからシリコン表面上にポリシリコンが出現する必要があるような場所はデバイス中にはない。
【００５３】
このデバイスの他の際立った特性は、トレンチ内に埋め込んだゲートバス・ポリシリコン４３９およびポリシリコン４３８（すなわち４３８Ａから４３８Ｅ）が同一平面にあることである。両方のポリシリコン領域４３９および４３８の上部は実質的に平坦で、トレンチの境界の外部へは伸びない。さらに特徴的なことは、２つの明確に異なる形状であるトレンチの存在である。一方は（４３３）は浅く広くて、他方（４３５）は狭くより深い。浅く幅広のトレンチ４３３は、容易に接触される最小の幅（例えば１μｍ以上の広さ）をした、ゲートバスおよびゲートコンタクトエリアを含む。しかしながらゲートバスでは、ゲートバスがチップを横切って信号を運ぶので、ゲートへの単純な電気的な接触を越えるものが必要である。伝播遅延を回避するために、ゲートバスの直列抵抗は最小に保たれなければならない。従って、ゲートバスの幅は、例えば１０〜２５μｍ幅の金属バスのように、低抵抗金属トレースを促進するために拡張されてもよい。ゲートバスの深さは、例えば０．５〜０．７μｍ深さのように、アクティブゲートトレンチのおよそ半分でもよい。
【００５４】
活性トレンチ４３５（すなわち４３５Ａから４３５Ｅ）はより深く、深さの範囲は１〜２μｍ（望ましくは１．５μｍ）である。理想的ゲートバスと異なり、これらのアクティブアレイトレンチは狭く、０．３５μｍクラスのウエハ製造装置を使用して、その幅は１〜０．３５μｍ（望ましくは０．４μｍ）の範囲となる。高度なディープサブミクロンのウエハ製造ではさらに、（コスト効率が許す限り）０．１μｍまで構造を縮小できるかもしれない。ウエハ製造原価上の設備および設備低下の財務的影響を考えれば、今日製造が増加している０．３５のμｍパワーＭＯＳＦＥＴウエハ生産にとって代わるのは０．２５μｍクラスの製造であろう。このような製造では、０．２５μｍ幅トレンチを使用することができる。
【００５５】
酸化膜４３５の厚さを補うために、ゲートバストレンチに深さを追加してもよい。さらに、厚い底部酸化膜４３５（すなわち４４３５Ａから３５Ｅ）がデバイス製造に含まれている場合、アクティブトレンチ４３３Ｄをより深く（例えば０．３μｍ）エッチングしてもよい。
【００５６】
図１１A〜１１Ｑは、本発明の一実施形態による、平坦化されたゲートバスを備えたトレンチゲートＭＯＳＦＥＴの一般的な製造プロセスを示す。図１１Ａのデバイス４５０では、Ｎ型エピタキシャル層４５３はＮ＋基板４５２の上に成長する。二酸化ケイ素層４５４は、８００〜１０５０℃で、２００Ａ〜１０００Ａの厚さにエピタキシャル層４５３の熱酸化によって成長する。ＣＶＤ法を用いて、窒化ケイ素（Ｓｉ３Ｎ４）４５５を、６００Ａ〜１５００Ａの厚さに蒸着する。その後、酸化膜−窒化物サンドイッチは開口４５７を生成するためにフォトレジスト・マスク４５６を使用して、フォトリソグラフィおよびエッチングプロセスによってパターン化する。窒化ケイ素層４５５および下にある酸化膜４５４をエッチングした後、幅広シリコントレンチ４５７を、当業者に周知な反応性イオン・エッチング（ＲＩＥ）技術を用いて、図１１Ｂに示すようにエッチングする。
【００５７】
その後、幅狭トレンチ４５８は、シリコンを形成するために窒化ケイ素４５５、二酸化ケイ素４５４およびエピタキシャル層４５３のエッチングを制御するために図１１Ｃに示すようなフォトレジスト層４５９を使用して、フォトリソグラフィカルに画定する。フォトレジストをはがした後、図１１Ｄに示す、その結果生じた構造は２つのトレンチ特徴部を有する。これらは、深く、狭い（活性トランジスタ・アレイ）トレンチ４５８と、浅く、広い（ゲートバス）トレンチ４５７である。２タイプのトレンチを画定するために使用するパターン形成された窒化物−酸化膜サンドイッチもしくはハードマスクは、この工程に残存する。さらなる製造工程は２つのカテゴリーへ細分することができる。すなわち、窒化物−酸化膜ハードマスクが除去されるプロセス・フローと、窒化物−酸化膜ハードマスクが後の工程に残存するプロセス・フローである。図１１Ａ〜１１Ｑの統合プロセス・フローにおいて、ハードマスクは多くのデバイス製造にわたって存続する。
【００５８】
図１１Ｅで、その後、露光されたシリコントレンチサイドウォールは、９００℃〜１０００℃の間、望ましくは１０００℃で犠牲酸化される。犠牲酸化４５１は、エッチングプロセスの間に生成れた結晶欠陥を除去するために一般的には、１００〜７００オングストローム（望ましくは２５０オングストローム）を適用する。
【００５９】
その後、犠牲酸化膜４５１は一般的にはＨＦ酸と共にエッチングによって除去される。この接続には、２つのプロセス・オプションがある。“薄ゲート”オプションでは、ゲート酸化膜は、すべての幅狭および幅広トレンチ中に一様に成長し、ポリシリコンが蒸着される。この薄いゲート・バージョンは、処理手順に厚い底部酸化膜（thin bottom oxide：ＴＢＯＸ）を組み入れる代替オプションと比較してより高い電場および増加したキャパシタンスが問題となる。ＴＢＯＸプロセス・フローでは、ゲート酸化膜を成長させる前に、薄いライニング酸化膜および厚い底部酸化膜４７１Ａおよび４７１Ｂを形成する。図１１Ｆに示すように、薄いライニング酸化膜は、同じシリコン表面上に成長し、犠牲酸化膜と同様のプロセス条件の下で成長する。ライニング酸化膜は１００〜１０００オングストロームの厚さでよい。その後、厚い底部酸化膜４７１（すなわち４７１Ａおよび４７１Ｂ）は、高圧ＣＶＤを用いて水平方向（directional）の蒸着によって堆積される。米国特許６，２９１，２９８、発明の名称「多様な厚さのゲート酸化膜を有するトレンチゲート半導体デバイスの製造方法」、および米国特許６，４１３，８２２、発明の名称「重なるデバイス層を備えたトレンチゲートＤＭＯＳのスーパーセルフアライメント製造方法」は、さらにトレンチの酸化被膜の形成プロセスについて記載しており、参照することによってこれら全体を開示するものとする。縦方向のサイドウォール上のサイドウォール酸化膜（熱酸化によるライニング酸化膜とサイドウォール酸化膜残留物の両方も含む）はエッチングされ、ゲート酸化膜４７０Ａは（犠牲酸化膜およびライニング酸化膜と同様の処理条件の下で）再成長する。最終的なゲート酸化膜の厚さは、２０Ｖのゲート・オペレーションでは一般的に５００オングストローム、１２Ｖのゲート・オペレーションでは一般的に３００オングストローム、および８Ｖのゲート・オペレーションでは一般的に２００オングストロームであって、１００〜１３００オングストロームの範囲とする。水平方向の蒸着中に、厚い酸化膜４７１Ａは、幅狭トレンチ４５８の底に堆積し、厚い酸化膜４７１Ｂは幅広トレンチ４５７のサイドウォール上に堆積する。幅狭トレンチ４５８の縦方向のサイドウォールは、水平方向の蒸着中に重要な酸化膜の蒸着を妨げるが、幅広トレンチでは、蒸着はより共形（conformal）で、類別される（graded）。厚い酸化膜４７１Ｃおよび４７１Ｄは、さらに、トレンチ４５８と４５７との間のシリコン・メサ上の窒化ケイ素４５５の上部に堆積する。
【００６０】
図１１Ｇでは、ポリシリコン４７２をデバイス４５０に蒸着して、幅狭トレンチ４５８および幅広ゲートバストレンチ４５７を充填する。トレンチが満たされる限り、ポリシリコンはＣＶＤを用いて０．７μｍ〜３μｍの厚さに蒸着される。ポリシリコンを蒸着し、アンドープし、その後に注入（あるいは、ＰＯＣl３もしくはＢＮのようなガス状または固体状のドーパント源からの前蒸着によってドープ）してもよい。リン（Ｎ＋polyに）もしくはボロン（ｐ型polyに）と共に蒸着するように、ポリシリコンをインサイチュードーピングすることが望ましい。１回のポリシリコン蒸着が両方の構造を同時に形成するので、異なる形状のトレンチへポリシリコンを蒸着させること、（例えば、ゲートバスのための広く浅いトレンチ４５７、および縦型ＭＯＳＦＥＴのアクティブアレイのための狭くより深いトレンチ４５８）には、独特な効果がある。平坦化工程が後に続く一回の蒸着法を用いることはさらに、望まれない形状および潜在的なゲート短絡を回避して、２つのポリシリコン表面間の高い共面性を保証する。
【００６１】
その後、デバイスの表面をＣＭＰを用いて平坦化する。エッチバックと異なり、ＣＭＰはシリコンの表面と平行な層を除去して、高度に平坦とする。図１１Ｇのデバイス４５０の断面では、ＣＭＰ平坦化はＡ−Ａ’切断線まで行ない、ポリシリコン４７２を研削し、シリコン・メサから厚い酸化膜残留物４７１Ｃおよび４７１Ｄを完全に除去し、そして最終的にシリコン表面で停止する、あるいは（図１１Ｈに示すように）窒化ケイ素ハードマスク層４５５が露光され部分的に除去された後に停止する。機械的により堅固な窒化ケイ素のエッチング速度が遅くなることは、当然にエッチング停止を意味する。
【００６２】
その結果生じた構造を図１１Ｈに示す。ＣＭＰ平坦化を用いて、ポリシリコン４７２は（この断面図では）２つに分割される。一つは幅狭トレンチ４５８内部のゲート・ポリシリコン４７３Ａ（および同様にデバイスを横切ったすべての活性エリアトレンチの中で）で、他の一つは幅広トレンチ４５７にあるゲートバス・ポリシリコン４７３Ｂである。ゲートおよびゲートバス・ポリシリコン部分４７３Ａおよび４７２Ｂは、図示したものとは異なる三次元的断面において物理的に接続されるので、（図１１Ｈの断面図にかかわらず）まだ電気的に短絡したままである。
【００６３】
図１１Ｈのデバイス４５０の表面の平坦性は、（ＨＦ＋ＨＮＯ３＋Ｈ２Ｏ２のような）ほとんどのケミカル・エッチャントが一般に等方性であり、同じレートで共通材料のすべての部分をエッチングするので、ケミカル・エッチバック技術を用いて達成するのは非常に困難である。ポリシリコンが単一の結晶配向をしていないので、等方性エッチングはポリシリコン・エッチングに特有的である。したがって、等方性エッチングを用いて、厚い領域はより長くエッチングし、薄い領域より遅くクリアになり（すなわち、表面から除去され）、例え不当に厚い（したがって高価な）ポリシリコン層がエッチバックに先立って蒸着されても、望まれない形状を残すこととなる。しかし、エッチバックおよびＣＭＰ工程を処理手順において組み合わせることは可能である。例えば、第１のシニングおよびＣＭＰによる平坦化、そして（表面が平坦となった後）、その残りをエッチバックしてシニングを続ける。代わりに、最初にエッチバックシニングを行い、次により短時間のＣＭＰ平坦化をすることは、平坦性に妥協せずに、工程所要時間を短縮し得る。
【００６４】
平坦化の後、ポリシリコン上に酸化膜保護膜を提供するエピタキシャル層４５３の表面より下のポリシリコンを隠すために、ポリシリコンの短いケミカル・エッチバックが必要である（図１１Ｉ参照）。このエッチバックは０．１μｍ〜０．５μｍの範囲で行えばよいが、トランジスタのソース領域の接合深さより深いゲート・ポリシリコン４７３Ａの表面に生じてはならない。図１１Ｊでは、露光したゲート・ポリシリコン４７３Ａおよびゲートバス・ポリシリコン４７３Ｂの任意的な酸化は、それぞれ熱酸化膜４８０Ａおよび４８０Ｂに高品質にポリシリコンを密閉するために行なわれる。上部の酸化膜は、さらにボロンまたはリンのようなドーパントを含み得る後に蒸着されるガラスに対する拡散障壁の役割を果たす。ドーパントは、望ましくはイオン注入によって（図示せず）この処理工程においてシリコン・メサへ導入されてもよい。高エネルギの連続的（chained）イオン注入もしくは高温拡散が続く浅い注入のいずれかは、ＭＯＳＦＥＴのボディを形成するために使用されてもよい。ソースも、このときもしくは後の工程で注入されてもよい。
【００６５】
図１１Ｋでは、ＴＥＯＳ（テルルがドープされたガラス、tellurium doped glass）、ＰＳＧ膜（phospho silicate galss）、ＢＰＳＧ膜（boro-phospho silicate glass）もしくはＳＯＧ膜（spin-on glass）のようなガラスか誘電体の層４８１が蒸着され、次に平坦化され、ＣＭＰ、エッチバックもしくはこれらの組み合わせを用いてシニングされる。図の１１Ｌに示すように、窒化物４５５がＢ−Ｂ切断線を越えて露光されるまで、平坦化およびシニングは継続し、それによって誘電体層４８１は、２つの島すなわち、幅狭トレンチ４５７の埋め込んだゲート上に位置する領域４８２Ａ、および幅広トレンチゲートバス４５８上に位置する領域４８２Ｂに分かれる。介在する熱酸化膜４８０Ａおよび４８０Ｂは、ドープトガラス４８２Ａおよび４８２Ｂからのポリシリコン４７３Ａおよび４７３Ｂへドーパント汚染を防止する。
【００６６】
図１１Ｍでは、トレンチのアクティブアレイ上にではなく幅広ゲートバス・ポリシリコン構造４５８の上にのみ開いたフォトレジスト４８３の開口を画定するためにコンタクトマスクを使用する。図１１Ｎでは、コンタクト部はゲートバス・ポリシリコン層４７３Ｂを露光するためにドライエッチング技術を用いて、続いてエッチングされる。酸化膜エッチングは、当業者に周知な反応性イオン・エッチング（ＲＩＥ）もしくはプラズマ・エッチングのようなドライエッチング技術を用いるのが望ましい。
【００６７】
図１１Ｏでは、窒化ケイ素４５５は腐食液もしくは、酸化膜より速く選択的に窒化物層をエッチングするドライエッチング化学物質を使用して揮散される。この方法では、キャッピングする酸化膜４８２Ａおよび４８２Ｂは、窒化物除去から浸食をほとんど受けない。このオペレーションは薄い酸化膜４５４は別としてシリコン・メサを除去する。先行する工程ではなくこの工程でドーパントを導入してもよい。図１１Ｐでは、短い熱サイクル（例えば８５０℃〜９００℃で１０分間）で、ガラス島４８２Ａおよび４８２Ｂ（それらの形状を滑らかにして）を流し、薄いメサ酸化膜４５４を除去するための短時間の酸化膜エッチングもしくはＨＦ酸浸漬が後に続く。
【００６８】
図１１Ｑは、本発明により製造したデバイスの最終の断面を示し、これによってＴｉＮ障壁金属４９０（領域４９０Ａ、４９０Ｂおよび４９０Ｃを含む）を蒸着する。その後、一般的にはＡｌ−Ｃｕ−Ｓｉを含む厚い金属４９１（領域４９１Ａ、４９１Ｂおよび４９１Ｃを含む）を、スパッタリングまたは蒸発法を用いて蒸着させる。最終的に、金属および障壁金属をソース電極４９１Ａおよび４９１Ｃおよびゲートバス電極４９１Ｂを画定しエッチングするために金属マスクを使用する。その結果生じるデバイス４５１は、高いセル密度、（トレンチからトレンチの端部へ伸びる）大きな活性コンタクトエリア、完全に平坦化されたゲートバスを有し、事実上凹凸がない。
【００６９】
図１２は、本発明の一実施形態による、広く浅いゲートバス１００３を含むポリシリコン１０００、および平坦化されたゲートバスを備えた、トレンチゲートＭＯＳＦＥＴのアクティブセルアレイが埋め込んだゲート１００４Ａ、１００４Ｂ、１００４Ｃ、および、１００４Ｄの三次元の構築を示す。周囲のシリコンは、ポリシリコン１０００の３Ｄ構造を明らかにするために省略している。ゲートバス１００３は、その重なる金属（図示しない金属）を固定することによってゲートバスの連続的な短絡を提供するためにストライプコンタクト部１００５を含んでいる。トレンチゲートおよびゲートバスの平行なアレイは、狭く深いトレンチ（図示するような）を使用して、あるいはゲートバス１００３Ｂに似ている浅いトレンチとして構築されるトランスバース・ポリシリコン要素１００２によって接続される。トランスバース・バス１００２、幅広ゲートバス１００３およびアクティブセルアレイのトレンチゲート１００４Aから１００４Dの表面はすべて、実質的に平坦の表面を共有する（これが本発明の特徴的な構造特性である）。
【００７０】
図１２は、埋め込まれたゲートがＴ字形としてどのようにトランスバース・バス１０２に接するかを示す。エッチバック方法を用いた従来のトレンチＭＯＳＦＥＴでは、「Ｔ字」に形作られた角は、（対角線上の）トレンチ開口のより大きな寸法により、ポリシリコンの上部の沈下およびくぼみを生じ、これはエッチバックの制御を困難にする。ＣＭＰ平坦化を用いて「Ｔ字」形成られたポリシリコン接合部おけるオーバーエッチングは問題ではない。幅広ゲートバス１００３はトランスバース・ポリシリコン・バス１００２に接し、幅広トレンチが実際接することを示す。幅狭および幅広トレンチを互いに交差させて「＋」形状の接合部を形成する代替的レイアウトは、エッチバックプロセスを用いて製造することをさらに難しくするであろう。
【００７１】
図１３Ａは、上部の誘電体もしくはガラス１０６２の平坦化がＣ−Ｃ’切断線まで、実質的にはシリコン表面まで、ＣＭＰ平坦化を利用すること以外は図１１Ｋのデバイス４５０の工程に似ている工程で製造されたデバイス１０５０を示す。このフローでは、シリコン表面上にある材料は、堆積したガラス１０６２、窒化物１０６１および薄いメサ酸化膜１０６０の全部もしくは一部を含むＣＭＰ平坦化工程によって除去される。その結果生じる構造を図１３Ｂに示す。平坦化後残っている堆積したガラス１０６２の一部が、それぞれ幅狭および幅広トレンチ上の保護酸化膜１０６３Ａおよび１０６３Ｂである。図１３Ｂの構造は、ゲートバス・ポリシリコン１０５６Ｂのためにコンタクトウィンドウをマスクし、エッチングすることにより、接触可能である。代わりの方法として、ガラス、窒化ケイ素もしくは他の誘電体１０６８を蒸着し、その後、任意的なＣＭＰを行い、あるいは図１３Ｃに示すようなエッチバックで平坦化することよって付加的な平坦化工程を追加してもよい。その後、コンタクトウィンドウは、ゲートバス領域だけを露光して（あるいは、自由に活性エリアの部分を露光するが、アクティブアレイのトレンチの上部を露光せずに）、図１３Ｄに示すようなフォトレジスト１０６１をフォトリソグラフィカルに使用して画定することができる。プラズマ・エッチング、反応的イオン・エッチングもしくはウェットな化学薬品などを使用して、ゲートバス・コンタクトウィンドウのエッチングが次に行なわれ、誘電体１０６８、ガラス層１０６３Ｂ、酸化被膜１０５８を連続して除去し、最終的にゲートバス・ポリシリコン層１０５６Ｂで停止する。フォトレジスト１０６１を揮散した後、その結果生じる構造を図１３Ｅに示す。次に、誘電体１０６８は図１３Ｆに示すようなプラズマ・エッチングプロセスを用いて、揮散されるかもしくは除去される。この場合、誘電体層１０６８をガラス層１０６３Ａおよび１０６３Ｂよりはるかに速くエッチングする選択的なエッチングを用いるのが望ましい。このように、活性エリア・メサ領域を露光するために用いられる最終エッチングは、アクティブアレイトレンチの上にある誘電体保護膜１０６３Ａを腐食させず、もしくは破損しない。
【００７２】
その後、ＴｉＮのような障壁金属１０７０Ａおよび１０７０Ｂが形成され、アルミニウムシリコン、Ａｌ−Ｓｉ−Ｃｕもしくは銅のような厚い金属１０７１Ａおよび１０７１Ｂの蒸着が続き、金属マスキングプロセス、エッチングプロセスが、次に図１３Ｇに示すようなトレンチゲートＭＯＳＦＥＴ１０５０の製造を完成させる。
【００７３】
トレンチゲート上の誘電体の厚さをさらに増大させるために、図１３ＤのＭＯＳＦＥＴ１０５６を、トレンチゲート自体の上ではなく、シリコン・メサおよびゲートバスに開いたコンタクトウィンドウに、パターン形成されたフォトレジスト１０６１を使用してマスクしエッチングしてもよい。このようなデバイスには、平坦化されたゲートバスを備えた縦型トレンチゲートパワーＭＯＳＦＥＴのセルフアライメントでないコンタクトマスク・バージョンも含まれる。
【００７４】
図１４Ａ〜１４Ｐは、本発明の実施形態による、平坦化されたゲートバスを有する、トレンチゲート縦型パワーＭＯＳＦＥＴ１１００の代替となる製造手順を示す。
【００７５】
図１４Ａでは、マスク１１０３をエピタキシャル層１１０２に適用し、パターン形成し、基板１１０１の上に成長させる。フォトマスキングおよび任意的なエッチング技術は、ゲートバストレンチ領域１１０５を形成するために広いウィンドウそして次に浅いトレンチを開ける。マスク１１０３がまだ適所にある間、任意的にドーパント（図示せず）の打込み層を、エッチングされたトレンチエリアへ導入してもよい。そのような出来事で、このような打込みエネルギは、幅広トレンチをエッチングしたエリア以外においてはブロッキング・マスク１１０３に浸透させてはならない。
【００７６】
図１４Ｂでは、幅狭開口１１０６を形成するために第２のマスク１１０４を適用し、パターン形成する。マスク１１０４は、トレンチ１１０５の端部に形成された段差と交差する一方、割れもしくは壊れることなく、トレンチ１１０５へ下がって段差とならなくてはならない。このゴールは、ゲートバストレンチ１１０５を形成するために用いられるトレンチエッチングで端部をわずかに丸くすることにより実施されてもよく、厚いフォトレジストを使用し、１μｍ以上の厚さを有し、または、共形の絶縁体を使用し、これには材料熱により成長した酸化膜もしくはマスク１１０４を形成するために窒化ケイ素のような共形に蒸着された材料のいずれかを使用する。幅狭トレンチ１１０６をエッチングした後、図１４Ｃに示すように、マスク１１０４を除去する。その後、シリコンを酸化させ、どんな犠牲酸化プロセスでも用いて、欠陥を除去するためにエッチングしてもよい。この方法は当業者に周知である。その後、図１４Ｄに示すように、ゲート酸化膜１１１０は、シリコン表面を横切って、そしてゲートバストレンチ１１０５および活性トレンチ１１０６のエッチングされたサイドウォールおよび底部分に沿って一様に成長する。その後、ポリシリコン１１１１を、図１４Ｅで任意的なインサイチュードーピングで蒸着し、続いて、平坦にするエッチバック工程で、あるいはその工程なしでＣＭＰを用いた平坦化を行う。
【００７７】
平坦化工程の間、露光した表面は、幅広く平坦化されたゲートバス領域１１０５、アクティブアレイの幅狭トレンチ１１０６および介在するシリコン・メサを含む３つの領域へ分離されるようになる。その結果生じる構造を図１４Ｆに示す。平坦化プロセス中に、ポリシリコン１１１１およびゲート酸化膜１１１０は、アクティブアレイの埋め込んだゲート・ポリシリコン１１１３Ａおよび（幅狭トレンチ１１１６の内にある）ゲート酸化膜１１２Ａへと、そして幅広トレンチ１１０５中のゲートバス・ポリシリコン１１１３Ｂおよびライニング酸化膜１１２Ｂへと、図示した断面に沿って分離される。理想的には、ゲートバス・ライニング酸化膜１１１２Ｂは、寄生キャパシタンスを縮小するためにゲート酸化膜１１１２Ａより厚くなくてはならない。しかしこの特徴は、この手順に示さない余分な処理工程を必要とする。しかしながら、幅狭ゲートトレンチを形成するに先立って幅広トレンチを酸化させることは、デバイス１１００を形成するプロセスと適合する。
【００７８】
図１４Ｇでは、ゲートおよびゲートバス・ポリシリコン領域はそれぞれ、表面より下のトレンチゲートの埋め込みを促進するために、１１１３Ａと１１１３Ｂがそれぞれのトレンチにオーバーエッチングされる。図１４Ｈでは、薄い酸化膜１１１５Ｂは、一般的には、１００〜７００オングストロームに熱酸化によって成長させる。このオペレーション中に、埋め込んだポリシリコン・ゲート１１１３Ａおよびゲートバス１１１３Ｂは、酸化膜１１１５Ａおよび１１１５Ｂを成長させるために部分的に消費されるようになる。同様に、窒化ケイ素によって保護されないエピタキシャル層１１０２のシリコン・メサ部分も、酸化するようになる。次に、図１４Ｉに示すように、ガラス１１１６が蒸着され、続いて、図１４Ｊの断面を生成するＣＭＰもしくはエッチバック方法を用いて平坦化される。図示した本発明による他の実施形態と異なり、図１４Ｊでは、ガラス層１１１６はシリコン・メサの表面に戻る間ずっとエッチングされない。
【００７９】
図１４Ｋでは、フォトリソグラフィカルにパターン形成したフォトレジスト１１１７は、活性エリアトレンチ１１０６および幅広トレンチゲートバス領域１１０５の端部上のガラス層１１１６の領域を保護するコンタクトマスクを形成する。しかしながら、コンタクトマスク１１１７の生成は、トレンチへのアライメントを必要とし、そのために、デバイス中のトレンチの最大密度を制限する。図１４Ｌでは、ガラス層１１１６をエッチングし任意的に流す。すなわち、滑らかな端部を生産するためにガラスを再分配するようにわずかに（例えば９００℃で１０分間）熱する。これは特に、（背景技術に記載したように）トレンチ間の金属ボイドの発生が潜在的リスクとして存在するトレンチ１１０６上に行われる。ゲートバス１１０５端部をカバーするポストフローガラス１１１６の滑らかな端部は、金属破損およびステップカバレージ問題を防止する。
【００８０】
その後最終的に、（ＴｉＮのような）障壁金属１１２０Ａおよび１１２０Ｂが蒸着され、（Ａｌ−Ｃｕ−Ｓｉのような）厚い金属１１２１Ａおよび１１２１Ｂにより流され、続いてその１１２０Ａは、図１４Ｍに示すようなソース金属およびゲートバス金属領域へとパターン形成される。
【００８１】
図１４Ｎ〜１４Ｐは、デバイス１２００を形成するときにガラス１１１６をエッチングするために２ステップ・プロセス、２マスク・プロセスを用いて、コンタクト開口を行うことを含む代替プロセス・フローを示す。第１のコンタクトマスクおよびフォトレジスト１１２５から始めて、この第１のコンタクトマスクは、コンタクトマスク１１２５が図１４Ｎに示すようなエッチングからデバイスの残りの部分を保護する間、ゲートバス領域１１０５の上にのみガラス１１１６のエッチングを可能にする。その後、第２のコンタクトマスクは、図１４Ｏ中のフォトレジスト層に画定され、これは、ゲートバス領域を保護し、トレンチのアクティブアレイだけをエッチングに露光する。コンタクトのエッチングの後に、電極形成が行なわれ、パタニングとエッチングが続き、図１４Ｐに示すデバイスとなる。ここで、ガラス１１１６は金属領域１１２１Ａと１１２１Ｂの間のシリコン表面を覆う。
【００８２】
図１５Ａ〜１５Ｉは、平坦化されたゲートバスを備えたトレンチゲートＭＯＳＦＥＴを形成し、幅狭アクティブトレンチの底の厚い酸化膜を形成するための厚い底部酸化膜プロセスおよび幅広トレンチゲートバス構造の厚い酸化膜ライニングを使用する代替プロセスの製造工程を示す。
【００８３】
図１５Ａでは、デバイス１２５０は、本発明による、既に完了した製造工程により幅広トレンチおよび幅狭トレンチを形成されたシリコン基板とエピタキシャル層の１２５２を含んでいる。続いて、メサとトレンチの表面を、望ましくは２００〜１０００オングストロームの厚さとするライニング酸化膜１２５３を形成するために熱酸化する。その後、厚い底部酸化膜１２５４Ｆは、参照によってここに開示された米国の特許６，２９１，２９８に従って水平方向の蒸着を用いて蒸着させる。水平方向に蒸着された厚い底部酸化膜（すなわちＴＢＯＸ）を、高密度プラズマＣＶＤによってトレンチの底に１０００〜４０００オングストロームの厚さに形成する。ＴＢＯＸ蒸着中に、酸化膜１２５４Ｅを狭い縦方向のトレンチサイドウォールに生じさせ、これは、希ＨＦ酸中に短時間酸浸漬することによって容易に除去してもよい。ＴＢＯＸ処理中にサイドウォール蒸着を最小限にするために、幅狭トレンチサイドウォールは、９０％以上、理想的には９４％以上に角度（メサ表面へ対して）を形成しなければならなく、さらに平坦化の再充填を促進する。ＴＢＯＸプロセスはまた、幅広トレンチの底のシリコン・メサおよび１２５４Ｄ上に厚い酸化膜領域１２５４Ａおよび１３５４Ｂを生成する。図１５Ａにも示すように、酸化膜１２５４Ｃを幅広トレンチサイドウォールに沿って蒸着し、これは縦方向のサイドウォール酸化膜１２５４Ｅより著しく厚い。幅広トレンチサイドウォールの角度は、幅狭トレンチより大きく（より傾斜した）なくてはならなく、３０度〜５０度の角度を形成するのが理想的である。
【００８４】
幅広ゲートバストレンチに形成されたＴＢＯＸ底部酸化膜１２５４Ｄと共に厚いサイドウォール酸化膜１２５４Ｃは、ゲートバス構造に関連した電場および実質的に低くなっているゲート−ソース・キャパシタンスを縮小することにより、デバイス１２５０に貢献する。ＴＢＯＸプロセスを用いて３０００オングストロームに形成された酸化膜を有する平坦化されたゲートバスのキャパシタンスは、幅広トレンチを線引きするのにゲート酸化膜だけを使用するデバイスの５分の１〜１０分の１である。
【００８５】
（幅狭トレンチ中の縦方向サイドウォールの酸化膜を除去する）短時間の酸浸漬の後、ゲート酸化膜１２５５は、図１５Ｂに示すように熱成長する。厚い酸化膜１２５４がデバイスの残りの部分を覆うので、幅広トレンチ中かつシリコン・メサ上の酸化膜量は十分ではない。その後、２つのトレンチは、図１５Ｃに示すように、一回のポリシリコンＣＶＤオペレーションで同時に満たされる。この工程以外のプロセス・フローは本明細書で前述したその他のフローと類似であり、平坦化するエッチバックもしくは図１５Ｄに示すＣＭＰ、熱酸化膜１２６２Ａおよび１２６２Ｂが後続するポリシリコン・オーバーエッチング、および図１５Ｅの誘電体またはガラスの蒸着１２６３を含む。図１５Ｆに示す第２の平坦化ＣＭＰもしくはエッチバックの次には、本発明による任意のコンタクトマスク・シーケンスが続く。図１５Ｇでは、例えば、コンタクトマスクがトレンチゲートバス１２６１Ｂと接触するために行なわれ、続けて、耐揮散および図１５Ｈに示すメサ領域をクリアにするためのクリーニングが行われ、最後に図１５Ｉの電極形成および金属エッチングが続く。
【００８６】
ここまで述べた一般的なデバイスおよびプロセスでは、（極度なポリシリコンのドープを除き）活性トレンチゲートのアレイを経て信号の伝播遅延を縮小する準備も、ゲートバスの長さに沿った厚い金属を揮散する必要性を排除する準備も含まれていない。しかしながら、図１６A〜１６Ｈは、本発明の実施形態による平坦化されたゲートバスを備えたトレンチゲートＭＯＳＦＥＴを形成する前述のデバイスおよびプロセスについての修正を示し、これは高い伝導性の金属をトレンチ・デバイスおよびゲートバスに取り入れ、これによって、より高速もしくはより高い周波数のデバイス・オペレーションを可能にする。
【００８７】
図１６Ａに示すデバイス１３００から始まって、前述したプロセスは、幅狭および幅広トレンチ領域１３０４および１３０５をそれぞれ基板１３０１の上のエピタキシャル層１３０２ｍに形成する。厚い底部酸化膜１３０１Ｄを幅狭トレンチ１３０４中に形成し、トレンチ１３０５は（厚いサイドウォール酸化膜を含む）厚い酸化膜１３１０Ｃを含んでいる。ゲート酸化膜１３１１は、幅狭トレンチ１３０４の縦方向サイドウォールの内側を覆う。
【００８８】
図１６Ｂでは、薄いポリシリコン層１３１２は、２００〜２０００オングストロームに、望ましくは４００〜９００オングストローム前後に堆積させる。蒸着が薄い層を生成するので、ポリシリコン１３１２は比較的共角であり、幅狭トレンチ１３０４を満たすべきでなく、もしくはオーバーフィルすべきでない。ポリシリコンが故意に幅狭トレンチ１３０４を満たすべきでなく、満たしてはならないので、この工程はここに記載したあるいは業界内で知られる先行技術のトレンチプロセスとは著しく異なる。
【００８９】
図１６Ｃでは、タングステン、プラチナ、チタン、クロミウムもしくはコバルトのような高温耐火金属１３１３を、当業者に周知なスパッタリング、化学蒸着法もしくは化学分解を使用する方法によって蒸着する。それらの融点が１１００℃をはるかに上回るので、蒸発は高温金属蒸着には好ましい方法ではない。蒸着した金属は厚さが１００〜２０００オングストロームでよいが、５００〜１５００オングストロームが望ましい。ゲート酸化膜１３１１、サイドウォール・ポリシリコン１３１２および高温金属１３１３を組み合わせた厚さの２倍は、幅狭トレンチ１３０５の幅を著しく超過しないように、蒸着した金属の厚さは選択的であるべきである。言いかえれば、後の処理および平坦化を困難にし、ゲート短絡をしやすくするので、幅狭トレンチ１３０５の上部の外側およびその上の金属１３１３の重大な過成長は望ましくない。
【００９０】
トレンチサイドウォール、特に幅狭トレンチのアクティブアレイ領域から金属または金属の残留物も取り除くために、図１６Ｄのように短時間の酸浸漬もしくはエッチングを行う。高温金属１３１３を、シリコン・メサの上部にある部分１３１４Ａおよび１３１４Ｂに、およびトレンチの底に位置する部分１３１４Ｄおよび１３１４Ｃに分割する。
【００９１】
図１６Ｅでは、トレンチを満たし、オーバーフローさせることにより構造を平坦にするために、第２のポリシリコン１３１５をかなりの厚さに、理想的には４０００オングストローム以上に蒸着させる。さらに、第２のポリシリコン層１３１５は、幅狭アクティブアレイトレンチ内にすべて含まれて、その上部のポリシリコン層１３１２を真下に１３１５をその上部に含むポリシリコンのライニング内側の高温金属１３１４Ｄを密閉する。ポリシリコン１３１５は、さらに真下にある第１のポリシリコン１３１２および高温金属１３１４D上の第２のポリシリコン１３１５によって囲まれて、幅広ゲートバストレンチの内部の高温金属１３１５Ｃを密閉する。シリコン表面（すなわちメサ領域の上）においては、第２のポリシリコン１３１５が高温金属領域１３１４Ａおよび１３１４Ｂを覆う。
【００９２】
次に、重なるポリシリコン、高温金属、およびメサ・シリコン表面上の誘電体を除去するために、望ましくはＣＭＰで、ウエハを平坦化する。図１６Ｆはその結果を示し、表層の完全な除去は、分離され、幅狭トレンチ１３０４および幅広ゲートバストレンチ１３０５の内に完全に含まれている。特に、幅狭トレンチ１３０４は、厚い底部酸化膜１３１０Ｄ、ゲート酸化膜１３１１、ポリシリコン１３１６Ａ（第１と第２の両方ポリシリコン蒸着を含む）、および埋め込んだ高温金属もしくはシリサイド１３１４Ｄを含んでいる。幅広トレンチ１３０５は、厚いライニング酸化膜１３１９Ｃ、ポリシリコン１３１６Ｂ、および埋め込んだ高い温度金属か、シリサイド１３１４Ｃで満たされている。
【００９３】
この工程では、ＤＭＯＳボディおよびソース領域を形成するために、連続的（chained）イオン注入によって、もしくはイオン注入および続く拡散のいずれかによって、ドーパント（図示せず）をシリコン・メサ領域へ導入してもよい。図１６Ｇでは、ポリシリコン領域１３１６Ａおよび１３１６Ｂの上部の部分をエッチバックし、薄い酸化膜１３２１Ａおよび１３２１Ｂを形成するために酸化させる。その後、誘電体の蒸着（例えば、ガラス、窒化ケイ素もしくはその他の誘電体を使用する蒸着）およびエッチバックもしくはＣＭＰにより、上部の誘電体１３２０Ａおよび１３２０Ｂを形成する。図１６Ｈでは、ゲートバスのためのコンタクト開口のエッチング、次に電極形成は障壁金属１３２７Ａおよび１３２７Ｂ、および厚い金属１３２９Ａ（ソース）および１３２９Ｂ（ゲートバス）を形成して完了する。
【００９４】
領域も、ゲートコンタクトおよびゲート金属１３２７Ｂが除外される幅広トレンチ１３０５を含んで形成しもよい。このような領域は、実際ソース金属１３２７Ａでまだ覆われているかもしれず、その埋め込んだゲート金属１３１４Ｃに沿ってゲート信号を速く広める役目をする。
【００９５】
高温金属を用いた図示したすべてのプロセスにおいて、プラチナシリサイド、タングステンシリサイドなどのような金属−シリサイドを形成する金属およびポリシリコン層を反応させる９５０℃で３０分間のような熱処理を金属に施してもよい。アニーリングなしで、金属とポリシリコンの層は分離し異なったままであり、金属分に富んだシリコンの金属間結合の相はそれらの界面では形成されない。
【００９６】
図１７は、シリコンおよび誘電体部分が除去された本発明による３次元投影デバイスのポリシリコン部分を示す。デバイスは、埋め込んだ高温金属もしくはシリサイド部分１３５５Ａ、１３５５Ｂ、１３５５Ｃおよび１３５５Ｄをそれぞれ備えた、アクティブアレイのポリシリコン・ゲート部分１３５４Ａ、１３５４Ｂ、１３５４Ｃおよび１３５４Ｄを含んでいる。ポリシリコン・ゲートバスは、埋め込んだ高温金属もしくはシリサイド１３５５Ｅおよび１３５５Ｆをそれぞれ備えた、平行な部分１３５１および交わる部分１３５２をそれぞれ含んでいる。ゲートバスは、さらにゲートバス領域の上部に沿って走り、上部の金属（図示せず）によって短絡された任意的なコンタクトエリア１３５３を含んでいる。ゲートバスの上部および活性ポリシリコン領域を同一平面とする利益がある一方、このようなポリシリコン・ゲートは大きなエリアデバイスを横切る信号の迅速な伝搬を促進する。
【００９７】
本発明の他の態様では、幅広トレンチゲートバスの下のシリコン部分へドーパント原子を導入してもよい。図１８Ａに示す好的実施形態１３７０では、ドーパントをドープ領域１３８０を形成するためにイオン注入によって幅広トレンチ１３７４へ導入し、その深さはイオン打ち込みエネルギによって、あるいは任意的な後の拡散によって決定される。注入は一回の注入もしくはチェーン注入であってよく、エピタキシャル層１３７２に対し反対の導電型であることが一般的には好ましい。例えば、エピタキシャル層１３７２がＮ型である場合、領域１３８０はＰ型であってよく、エピタキシャルドーピングよりわずかに高い濃度から５Ｅ１９ｃｍ−３ほどの高さの濃度に及ぶ濃度のボロンでドープされるが、４Ｅ１８ｃｍ−３から１e１７ｃｍ−３の範囲であることが望ましい。
【００９８】
ドープ領域１３８０の深さは０．１μｍ〜数μｍの範囲でよいが、一般には図１８Ｂに示すような幅狭トレンチゲート１３７５の深さより実質的に深く伸びるべきではない。理想的には、厚い底部酸化膜が使用される場合、領域１３８０の深さはポリシリコン・ゲートより深く伸びるべきであるが、幅狭アクティブアレイトレンチ１３７５自体より浅くあるべきである。例えば、活性幅狭トレンチ１３７５が、厚い底部１３８２酸化膜３０００オングストロームを含んで１．６μｍである場合、領域１３８０の深さはシリコン（メサ）表面に対して１．４μｍを標的とすればよく、ポリシリコン・ゲートより深いが、幅狭トレンチ１３７５よりは浅い。幅広トレンチ１３７４が０．７μｍの深さにエッチングされる場合、領域１３８０の注入もしくは拡散は、エッチング後、幅広トレンチ１３７４の底より下の深さが０．７μｍとなる。
【００９９】
注入は５０ｋｅＶ〜２ＭeＶの範囲で行われればよいが、最も深い注入は望ましくは４００ｋｅＶの最大の打ち込みエネルギを必要とするであろう。打ち込みドーズ量は２Ｅ１２〜３Ｅ１５ｃｍ−２の範囲でよいが、一般的には５Ｅ１３７Ｅ１４ｃｍ−２の範囲であろう。ゲートおよびゲートバストレンチが本発明に従って形成された後、ＤＭＯＳボディ領域１３８３Ａおよび１３８３Ｂを、イオン注入と拡散により、あるいは前述したようなチェーン・イオン注入により導入してもよい。ボディ領域およびＰＷ領域が同じ導電型であるので、２つのＰ型領域は、高いドレインの潜在力からゲートバスを遮断して、幅広トレンチ１３７４を包囲するドーパントの完全な囲いを形成するために結合する。
【０１００】
図１８Ｃでは、浅いＮ＋ソース領域を本発明に従って導入し、４Ｅ１９〜７Ｅ１９ｃｍ−３の濃度および０．２μｍ〜０．５μｍの深さとする。打ち込みドーズ量は３Ｅ１５ｃｍ−２から７Ｅ１５ｃｍ−２の範囲でよく、打ち込みエネルギは、リンでは２０〜８０ｋｅＶ、もしくはヒ素では６０〜１３９ｋｅＶの範囲であってよい。Ｎ＋ソース１３９４Ａおよび１３９４Ｂをフォトレジスト１３９５によってマスクし、もしくはちょうどＰ型ボディ１３８３Ａおよび１３８３Ｂが行うように、トレンチゲート１３７５にセルフアライメントとする。縦型ＤＭＯＳデバイスのチャネルの長さは、Ｐ型ボディ１３８３の接合部の深さとＮ＋ソース１３９４の接合部の深さとの違いによって設定する。その後、図１８Ｄに示すように、浅いＰ＋領域１３９７をＰ型のボディ領域１３８３への接触を改善するために導入する。浅い注入はフォトレジスト１３９６によって覆うか、あるいは全面的な注入として行なえばよい。Ｐ＋１３９７を形成するボロン打込みは、７Ｅ１５ｃｍ−２から７Ｅ１４ｃｍ−２の範囲であればよいが、全面的なＰ＋打込み物を用いる場合には特に、実質的にＮ＋１３９４をカウンタードープするべきではない。打ち込みエネルギは、３０ｋｅＶ〜１２０ｋｅＶに及んでもよいが、全面的なＰ＋打込み物の場合にはＮ＋１３９４より実質的に深いＰ＋深さとなってはならない。そうしないと、活性トレンチ１３７５のサイドウォールに沿ったＰ型ボディ領域１３８３のチャネルの濃縮が妨害される可能性があるからである。
【０１０１】
図１８Ａ〜１８Ｄは、プロセス・シーケンスで制限しているのではなく、トレンチゲート縦型ＤＭＯＳデバイスを製造するために、ドーパントを本発明に従って形成した構造（結合する幅狭活性トレンチおよび広く浅いトレンチ）に導入してもよいことを示す。
【０１０２】
図１９Ａ〜１９Ｄは、平坦化されたゲートバスを備えたトレンチゲートＭＯＳＦＥＴを形成するための代替プロセスの断面を示す。この例では、幅広トレンチは、トレンチエッチングによるのではなく、ＬＯＣＯＳ酸化および酸化膜除去によって形成する。図１９Ａは、前述したものと似ているパターン形成した酸化膜（１４０４）窒化物（１４０５）のハードマスクから始める。次に、図１９Ｂに示すように一般的には３０００〜７０００オングストロームの厚さの酸化膜１４０６を形成するために、幅広ゲートバス領域１４０３を酸化させる。酸化膜１４０６の部分は、ＬＯＣＯＳフィールド酸化プロセスに共通しているよく知られる「バーズビーク（birds beak）」形状を形成するために窒化ケイ素層１４０５を高める。フィールド酸化プロセスは、３０分〜数時間８００℃〜１１００℃で、一般的には９５０℃で行えばよい。窒化ケイ素層１４０５下の酸化膜のエンクローチメントは応力を生じ得る。これは酸化膜１４０４により軽減され、トレンチハードマスクの一部として既に使用されている。
【０１０３】
図１９Ｃでは、酸化膜１４０６が保護され続けている一方、幅狭トレンチ１４０７をマスキングおよびエッチングにより形成する。代わりに、プラズマ・エッチングの化学エッチングがシリコンと酸化膜の間の選択性が良いなら、層１４０６はシリコントレンチエッチング中に露光し続けてもよい。例え部分的に除去されても、ドライエッチングが酸化膜１４０６に浸透しない限り（可能性は低い）、後のデバイス製造には影響しない。図１９Ｄでは、窒化ケイ素およびすべての酸化膜領域は、（酸化によって形成された）幅広の傾斜したトレンチ領域１４０３および幅狭活性トレンチ１４０７を含むシリコン・エピタキシャル層１４０２を残して揮散される。幅広ゲートバストレンチ１４０３の深さは成長した酸化膜厚さのおよそ半分である。従って、非常に厚い酸化が過度の時間を要し、窒化物端部であまりにも大きな応力を生じるので、この方法は、およそ０．４μｍより深い幅広トレンチ領域には実用的ではない。
【０１０４】
幅広および幅狭トレンチを形成した後、平坦化されたゲートバスを備えたトレンチゲートＤＭＯＳの製造は、本発明に従って前述した方法を用いて進めてもよい。
【０１０５】
本発明によるトレンチゲートＭＯＳＦＥＴ１４５０を形成するために用いる代替プロセスを図２０Ａ〜２０Ｅに示す。図２０Ａのハードマスクから始まり、図２０Ｂの厚い酸化が続いて、次に、窒化物１４５４および酸化膜１４５５のハードマスクを適所に残しておく一方でフィールド酸化膜１４５６を除去する酸化膜エッチングを行う。図２０Ｃに示すように、ある窒化物の張出しが生じるかもしれず、それは短時間の酸性エッチングで浸漬してもよい。図２０Ｄでは、次に、ハードマスク層１４５３および１４５４、ならびに任意のフォトレジスト１４５７層がメサ領域への浸透を阻止している一方でゲートバス・ボロン打込み１４５８を幅広トレンチ１４５５へ導入する。図２０Ｅでは、幅狭トレンチ１４６０を画定し、エッチングし、窒化物１４５４および酸化膜１４５３の部分を無処理にしておく。その後、製造は本発明に従って進めばよい。
【０１０６】
本発明によるトレンチゲートＭＯＳＦＥＴ１４７０を形成するために使用する他の代替プロセスを図２１A２１Iに示す。トレンチエッチングもしくはＬＯＣＯＳ方法のいずれかによって図２１Ａに示す幅広トレンチ１４７５を形成し、続いてドープ領域１４７６を形成するために注入した後、図２１Ｂに示すようなライニング酸化膜１４７７を形成するために幅広トレンチ１４７５を酸化させる。酸化膜ライニングは１０００〜３０００オングストロームの厚さであってよい。図２１Ｃでは、図２１Ｄに示すようなエッチバックもしくはＣＭＰによってポリシリコン１４７８を蒸着させ平坦化し、ポリシリコンを完全に幅広トレンチ１４７５に含ませる。その後、図２１Ｅでは、幅狭トレンチ１４８０を、エッチングし、続いてゲート酸化膜１４８５、第２のポリシリコン１４８１、高温金属１４８２、そして最後に図２１Ｆの第３のポリシリコン１４８３を形成する。
【０１０７】
ＣＭＰによるウエハの平坦化は図２１Ｇに示す構造となり、ゲートバス１４７５および幅狭ゲートトレンチ１４８０に異なるポリシリコンを有し、幅狭ゲートだけが高温金属もしくはシリサイド１４８２を含んでいる。図２１Ｈでは、ポリシリコンをトレンチにエッチ・バックし、図２１Ｉに示すように、ゲートバストレンチ１４７５の上の活性トレンチ１４８０および１４９１Ｂ上の誘電体保護膜１４９１Ａを形成するために、キャッピング誘電体もしくはガラスを蒸着させ、平坦化する。
【０１０８】
他の方法として、図２２Ａのデバイス１５００では、ライニング酸化膜１５０４を形成するために幅広ゲートバストレンチを酸化させてもよく、続けて、第１のポリシリコン蒸着１５０５および高温金属蒸着１５１０を形成する。その後、図２２Ｂに示すような構造の上部のトレンチおよび１５１１Ａの底部の金属１５１１Ｂを残して、トレンチサイドウォールから金属を取り除くために金属１５１０を酸浸漬する。次に図２２Ｃでは、第２のポリシリコンを蒸着させ、続いて、図２２Ｄに示すように、ポリシリコン１５０５および１５２０によって覆われた、埋め込んだ高温金属もしくはシリサイド１５１１Ｂを含む、平坦化されたゲートバスを形成するためにＣＭＰ平坦化が続く。
【０１０９】
図２２Ｅでは、幅狭トレンチ１５１９を次に形成し、図２２Ｆの厚い底部酸化膜１５２２の形成が続き、第３のポリシリコン１５２５の蒸着および図２２Ｇの高温金属１５２６の蒸着、そして図２２Ｈの第４のポリシリコンが続く。図２２Ｉに示すようにＣＭＰを用いる平坦化が次に生じ、ポリシリコンのエッチバックおよび誘電体のキャッピング、そして図２２Ｊの平坦化が後に続く。図２２Ｋのメサコンタクトを促進するために窒化ケイ素１５０７を除去する。図２２Ｌに示すデバイスを生産するための障壁金属および金属蒸着並びにマスキングと共に、幅広ゲートバスと接触するために、マスクされたコンタクトエッチングによって製造は完成する。その製造が複雑であり、本発明による前述の他のデバイスと比較して製造に比較的コストはかかるが、図２２Ｌのデバイス１５００は、ゲートバスおよび活性ゲート構造の完全に独立した制御および調節を可能とする。
【０１１０】
図２３Ａ〜２３Ｈは、埋め込んだ高温金属もしくはシリサイドを備えたトレンチゲートのいくつかの実施形態を示す。図２３Ａでは、デバイス１６００は、一様のゲート酸化膜１６０６、ポリシリコン１６０７および１６０９によって完全に囲まれた、埋め込んだ金属１６０８を備えたトレンチ１６０５を含んでいる。このアプローチは、ゲート酸化膜の品質に対する金属汚染のどんな危険も防ぐが、２つのポリシリコン蒸着が必要となる。図２３Ｂでは、デバイス１６２０は、厚い底部酸化膜１６２５、ゲート酸化膜１６２０および、ポリシリコン層１６２７、１６２９によって完全に囲まれた、埋め込んだ金属１６２８を備えたトレンチゲートを含んでいる。このアプローチは、さらにゲート酸化膜品質への金属汚染のどんな危険も防ぎ、厚い底部酸化膜蒸着と同様に２つのポリシリコン蒸着も必要とする。
【０１１１】
図２３Ｃでは、デバイス１６４０は、一様のゲート酸化膜１６４５、ポリシリコン層１６４６によって下を囲まれ、上部はガラス１６４８によって単に密閉された、埋め込んだ金属１６４７を備えたトレンチゲートを含んでいる。このアプローチは、ゲート酸化膜品質に対する金属汚染のどんな危険性も低減するが（ポリシリコンライニングのために）、その排除には至らない。図２３Ｄのデバイス１６６０は、厚い底部酸化膜１６６５、ライニングポリシリコン１６６６および埋め込んだ金属１６６７、そして金属を密閉する１つの誘電体保護膜１６６８を備えた厚い底部酸化膜バージョンのデバイス１６４０である。このアプローチは、ゲート酸化膜品質（ポリシリコンライニングのために）に金属汚染の危険性を低減するが、その排除には至らない。
【０１１２】
図２３Ｅでは、デバイス１６８０は、高温金属もしくはシリサイドが、ゲート酸化膜１６８５と直接結合することを可能にする。この構造を用いるには、ゲート酸化膜への金属?移（メタルマイグレーション）を防止するため、後のすべての工程で低温処理をする必要がある。埋め込んだ金属１６８８は、トレンチの底に位置し、ポリシリコン層１６８６によって保護膜で覆われる。金属１６８８はＰ型ボディ領域１６８３をオーバーラップするべきではなく、あるいは、デバイスのしきい値は著しく変化するかもしれない（金属がドープトポリシリコンとは異なる仕事関数を有するので）。
【０１１３】
図２３Ｆでは、デバイス１７００はさらに、ゲート酸化膜１７０９と直接結合するがトレンチの底とは結合しない高温金属もしくはシリサイドを可能にする（厚い底部酸化膜１７０５がトレンチ底を保護するので）。この構造を用いるには、ゲート酸化膜への金属?移を防止するため後のすべての工程で低温処理する必要がある。埋め込んだ金属１７０６は、ボディの下であって厚い底部酸化膜１７０５の上に位置し、ポリシリコン層１７０７によって保護膜で覆われる。金属１７０６はＰ型ボディ領域１７０３をオーバーラップするべきではなく、あるいは、デバイスのしきい値は著しく変化するかもしれない（金属がドープトポリシリコンとは異なる仕事関数を有するので）。
【０１１４】
図２３Ｇでは、デバイス１７２０はさらに、ゲート酸化膜１７２５と直接結合するが、トレンチの頂部でのみ結合する高温金属もしくはシリサイドを可能にする。この構造を用いるには、ゲート酸化膜への金属?移を防止するため後のすべての工程で低温処理する必要がある。埋め込んだ金属１７２８は、ボディ１７２３上であってポリシリコン・ゲート１７２７の上部に位置する。誘電体層１７２９だけが金属１７２８を保護膜で覆う。金属１７２８はＰ型ボディ領域１７２３をオーバーラップするべきではなく、あるいは、デバイスのしきい値は著しく変動するかもしれない（金属がドープトポリシリコンとは異なる仕事関数を有するので）。トレンチが厚い底部酸化膜１７４５を含んでいるという点を除いて、図２３Ｈのデバイス１７４０はデバイス１７２０に類似している。
【０１１５】
図２４は、図１１Ａ〜１１Ｑ、図１３Ａ〜１３Ｇ、図１４Ａ〜１４Ｐおよび図１５Ａ〜１５Ｉに示すデバイス、並びにそれらの可能な実施形態を製造する様々なプロセス・フロー・シーケンスを示す。これらのデバイスはシリサイドのゲートを含んでいない。図２５は、トレンチゲートおよびゲートバス構造に埋め込んだ金属が必要である、修正されたプロセス・フローを示す。図２６は、ＬＯＣＯＳフィールド酸化技術を用いて、浅い幅広ゲートバストレンチを形成するのに用いられるプロセス・フローのバリエーションを示す。図２７は、図２２Ａ〜２２Ｌおよび２３Ａ〜２３Ｌに示すような金属もしくはシリサイドを含むダマスク模様のゲート構造を有するデバイスの製造プロセス・フローを示す。
【０１１６】
ここに記載したプロセスとデバイスは、Ｎチャネルデバイスに制限されるのではない。Ｐ型およびＮ型ドーパントの交換、打込みエネルギと関連して打込みレンジを調節することにより、どんな縦型ＭＯＳＦＥＴのＮチャネルプロセスもＰチャネルに変換できることは当業者に周知である。したがって、平坦化されたゲートバスを備えたトレンチゲートＭＯＳＦＥＴを形成する構造および方法は、ＮチャネルおよびＰチャネルデバイスの両方に適用可能である。
【図１Ａ】
2010118701.tif 000003
【図１Ｂ】
2010118701.tif 000004
【図１Ｃ】
2010118701.tif 000005
【図１Ｄ】
2010118701.tif 000006
【図１Ｅ】
2010118701.tif 000007
【図１Ｆ】
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【図１Ｇ】
2010118701.tif 000009
【図１Ｈ】
2010118701.tif 000010
【図２Ａ】
2010118701.tif 000011
【図２Ｂ】
2010118701.tif 000012
【図２Ｃ】
2010118701.tif 000013
【図２Ｄ】
2010118701.tif 000014
【図２Ｅ】
2010118701.tif 000015
【図３Ａ】
2010118701.tif 000016
【図３Ｂ】
2010118701.tif 000017
【図３Ｃ】
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【図４Ａ】
2010118701.tif 000019
【図４Ｂ】
2010118701.tif 000020
【図４Ｃ】
2010118701.tif 000021
【図４Ｄ】
2010118701.tif 000022
【図４Ｅ】
2010118701.tif 000023
【図４Ｆ】
2010118701.tif 000024
【図４Ｇ】
2010118701.tif 000025
【図４Ｈ】
2010118701.tif 000026
【図４Ｉ】
2010118701.tif 000027
【図４Ｊ】
2010118701.tif 000028
【図５Ａ】
2010118701.tif 000029
【図５Ｂ】
2010118701.tif 000030
【図５Ｃ】
2010118701.tif 000031
【図５Ｄ】
2010118701.tif 000032
【図５Ｅ】
2010118701.tif 000033
【図５Ｆ】
2010118701.tif 000034
【図６Ａ】
2010118701.tif 000035
【図６Ｂ】
2010118701.tif 000036
【図７Ａ】
2010118701.tif 000037
【図７Ｂ】
2010118701.tif 000038
【図７Ｃ】
2010118701.tif 000039
【図８Ａ】
2010118701.tif 000040
【図８Ｂ】
2010118701.tif 000041
【図９Ａ】
2010118701.tif 000042
【図９Ｂ】
2010118701.tif 000043
【図１０】
2010118701.tif 000044
【図１１Ａ】
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【図１１Ｂ】
2010118701.tif 000046
【図１１Ｃ】
2010118701.tif 000047
【図１１Ｄ】
2010118701.tif 000048
【図１１Ｅ】
2010118701.tif 000049
【図１１Ｆ】
2010118701.tif 000050
【図１１Ｇ】
2010118701.tif 000051
【図１１Ｈ】
2010118701.tif 000052
【図１１Ｉ】
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【図１１Ｊ】
2010118701.tif 000054
【図１１Ｋ】
2010118701.tif 000055
【図１１Ｌ】
2010118701.tif 000056
【図１１Ｍ】
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【図１１Ｎ】
2010118701.tif 000058
【図１１Ｏ】
2010118701.tif 000059
【図１１Ｐ】
2010118701.tif 000060
【図１１Ｑ】
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【図１２】
2010118701.tif 000062
【図１３Ａ】
2010118701.tif 000063
【図１３Ｂ】
2010118701.tif 000064
【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
2010118701.tif 000068
【図１３Ｇ】
2010118701.tif 000069
【図１４Ａ】
2010118701.tif 000070
【図１４Ｂ】
2010118701.tif 000071
【図１４Ｃ】
2010118701.tif 000072
【図１４Ｄ】
2010118701.tif 000073
【図１４Ｅ】
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【図１４Ｆ】
2010118701.tif 000075
【図１４Ｇ】
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【図１４Ｈ】
2010118701.tif 000077
【図１４Ｉ】
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【図１４Ｊ】
2010118701.tif 000079
【図１４Ｋ】
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【図１４Ｌ】
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【図１４Ｍ】
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【図１４Ｎ】
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【図１４Ｏ】
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【図１４Ｐ】
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【図１５Ａ】
2010118701.tif 000086
【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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【図１５Ｆ】
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【図１５Ｇ】
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【図１５Ｈ】
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【図１５Ｉ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１６Ｆ】
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【図１６Ｇ】
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【図１６Ｈ】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図１９Ｄ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２０Ｅ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２１Ｄ】
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【図２１Ｅ】
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【図２１Ｆ】
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【図２１Ｇ】
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【図２１Ｈ】
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【図２１Ｉ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２２Ｃ】
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【図２２Ｄ】
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【図２２Ｅ】
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【図２２Ｆ】
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【図２２Ｇ】
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【図２２Ｈ】
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【図２２Ｉ】
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【図２２Ｊ】
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【図２２Ｋ】
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【図２２Ｌ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２３Ｅ】
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【図２３Ｆ】
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【図２３Ｇ】
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【図２３Ｈ】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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