(57)【要約】【課題】受信側では、ＭＡＣフレームの終わりまで待ってデータの正常受信が確認されるので、受信データをＭＡＣフレーム分だけ一旦蓄積する必要性がある。【解決手段】ＭＡＣフレームの送信時に、連結制御回路６０２は、同一宛先の入力データの連結数を長さ情報付加回路６０４に指示する。ＭＡＣヘッダ生成回路６０３はＭＡＣフレームの先頭に位置するＭＡＣヘッダを生成する。回路６０４は、同一宛先の入力データの長さ情報及び入力データを、入力データ単位で連結し、ＦＣＳ付加回路６０５は、入力データ単位で、各入力データの直後に、当該入力データの誤り検出信号を連結する。ＭＡＣフレームへの入力データの追加が許可されている場合には、同一宛先の追加の入力データが、追加連結フラグの付加毎に連結され、連結終端フラグ及びＩＤＬＥの付加を通じて、ＭＡＣヘッダ付加回路６０８により、送信すべきＭＡＣフレームが生成される。【選択図】図１１
2010245818.tif 000002
【特許請求の範囲】
【請求項１】
通信ネットワークの端末を構成するデータ送受信装置であって、
前記通信ネットワークに於いて送受信されるＭＡＣフレームの構成要素である各入力データを入力する入力部と、
受信した前記各入力データの内で、宛先が同一の入力データ単位で、当該宛先が同一の入力データの長さ情報と、当該宛先が同一の入力データと、当該宛先が同一の入力データに対して受信側で正常なデータとして受信されたか否かを確認するための誤り検出信号とを、当該宛先が同一の入力データの連結数の情報を含むＭＡＣヘッダを先頭として、順次に連結していくことで、当該宛先が同一の入力データを構成要素とするＭＡＣフレームを生成して前記通信ネットワークに転送する送信制御部とを、
備えることを特徴とする、
データ送受信装置。
【請求項２】
請求項１記載のデータ送受信装置であって、
追加の連結により追加後の連結数が前記連結数を超えることとなる、宛先が同一の追加の入力データが、当該宛先が同一の入力データを構成要素とするＭＡＣフレームの生成時までには、前記入力部に於いて受信されている場合であって、当該宛先が同一の入力データを構成要素とするＭＡＣフレームに前記宛先が同一の追加の入力データを連結するだけの空き領域が存在する場合には、
前記送信制御部は、追加連結される前記宛先が同一の追加の入力データの単位で、当該宛先が同一の追加の入力データが追加連結されることを示すフラグと、当該宛先が同一の追加の入力データの長さ情報と、当該宛先が同一の追加の入力データと、当該宛先が同一の追加の入力データに対して受信側で正常なデータとして受信されたか否かを確認するための誤り検出信号とを、当該宛先が同一の入力データを構成要素とするＭＡＣフレームに対して、順次に追加連結することを特徴とする、
データ送受信装置。
【請求項３】
請求項１記載のデータ送受信装置であって、
追加の連結により追加後の連結数が前記連結数を超えることとなる、宛先が同一の追加の入力データが、当該宛先が同一の入力データを構成要素とするＭＡＣフレームの生成時までには、前記入力部に於いて受信されている場合であって、当該宛先が同一の入力データを構成要素とするＭＡＣフレームに前記宛先が同一の追加の入力データを連結するだけの空き領域が存在する場合には、
前記送信制御部は、（１）前記宛先が同一の追加の入力データの個数をカウントして、当該カウント結果を示す追加連結数のフラグを、前記宛先が同一の入力データを構成要素とするＭＡＣフレームに於いて最後に連結されている誤り検出信号の直後に連結すると共に、（２）前記追加連結数のフラグの後に、前記宛先が同一の追加の入力データの単位で、当該宛先が同一の追加の入力データの長さ情報と、当該宛先が同一の追加の入力データと、当該宛先が同一の追加の入力データに対して受信側で正常なデータとして受信されたか否かを確認するための誤り検出信号とを、順次に追加連結することを特徴とする、
データ送受信装置。
【請求項４】
通信ネットワークの端末を構成するデータ送受信装置であって、
前記通信ネットワークに於いて送受信されるＭＡＣフレームの構成要素である各入力データを入力する入力部と、
（１）受信した前記各入力データの内で、ブロック毎に、宛先が同一の複数の入力データを或る長さとなるまで纏めて、複数のブロックを構成し、（２）前記ブロック単位で、当該ブロックの長さ情報と、当該ブロックを構成する各入力データの長さ情報及び当該入力データと、当該ブロックを構成する全ての入力データを受信側で正常なデータとして受信できたか否かを確認するための誤り検出信号とを、入力データの送信元情報及び宛先情報を含むＭＡＣヘッダを先頭として、順次に連結していくことで、当該宛先が同一の複数の入力データを構成要素とするＭＡＣフレームを生成して前記通信ネットワークに転送する送信制御部とを、
備えることを特徴とする、
データ送受信装置。
【請求項５】
請求項４記載のデータ送受信装置であって、
宛先が同一の追加の複数の入力データが、当該宛先が同一の複数の入力データを構成要素とするＭＡＣフレームの生成時までには、前記入力部に於いて受信されている場合であって、当該宛先が同一の複数の入力データを構成要素とするＭＡＣフレームに前記宛先が同一の追加の複数の入力データを連結するだけの空き領域が存在する場合には、
前記送信制御部は、（１）追加のブロック毎に、前記宛先が同一の追加の複数の入力データを前記或る長さとなるまで纏めて、複数の追加のブロックを構成し、（２）追加連結される前記追加のブロックの単位で、当該追加のブロックが追加連結されることを示す連結フラグと、追加連結される当該追加のブロックの長さ情報と、当該追加のブロックを構成する各入力データの長さ情報及び当該入力データと、当該追加のブロックを構成する全ての入力データを受信側で正常なデータとして受信できたか否かを確認するための誤り検出信号とを、当該宛先が同一の複数の入力データを構成要素とするＭＡＣフレームに対して、順次に追加連結することを特徴とする、
データ送受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、データ送受信単位（パケット）のＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）フレームの構成技術に関する。
【背景技術】
【０００２】
ＩＥＥＥ８０２．１１で規定される無線ＬＡＮに於いては、伝送帯域を予め確保してデータを伝送するＴＤＭＡ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）方式が採用されている。具体的には、ＡＲＩＢに於いて標準規格化されたＨｉＳＷＡＮａ（ＡＲＩＢ  ＳＴＤ−Ｔ７０  １．０版）等がある。
【０００３】
以下に、上記ＨｉＳＷＡＮａ規格に於いて採用されたＴＤＭＡ方式の概要を記載する。
【０００４】
ＨｉＳＷＡＮａに於いて採用されたＴＤＭＡ方式では、管理端末と呼ばれる１台の端末により、ネットワーク内の各端末は管理される。管理端末は、ネットワーク全体の時刻同期を管理するために、ビーコンと呼ばれるパケット（以下「ＢＣＨ」と表記する。）を、予め定められた周期で、同報通信する（ＨｉＳＷＡＮａでは、上記の周期は２ｍｓである。）。
【０００５】
ネットワーク内の各端末は、ＢＣＨを受信すると、受信したＢＣＨに基づいて端末内の基準時刻情報をリセットすると共に、管理端末より送信される各種の制御パケットの受信準備を開始する。
【０００６】
管理端末は、ＢＣＨの送信後に、ネットワークに接続された各端末のデータ送受信スケジュールを含むネットワークシステム制御のパケット（以下「ＦＣＨ」と表記する。）を、各端末に対して、同報通信する。ＦＣＨには、各端末のデータの送受信スロット情報（送受信開始タイミング情報、データ送受信時間情報など）を含むデータの送信及び受信のスケジュールが付加されており、各端末は、ＦＣＨを受信すると、自端末がデータを送受信するタイミングを検出する。
【０００７】
管理端末は、ＦＣＨの送信後、各端末に対して、送信要求受信通知（以下「ＡＣＨ」と表記する。）を送信する。ＡＣＨは、各端末からの帯域割当要求に対する管理端末からの応答である（その詳細は後述する。）。管理端末からの、上記ＢＣＨ、ＦＣＨ、ＡＣＨの各パケットの送信が完了すると、ＦＣＨによって通知されたデータ送受信スケジュールに基づき、各端末は、パケットの受信動作及びパケットの送信動作を開始する（以下、「各端末間でデータの送受信を行う期間」をＴＣＨと表記する。）。
【０００８】
ＴＤＭＡ方式に於いては、管理端末は、送信すべきデータを有する端末についてのみ、データの送信スロットをスケジューリングする。従って、送信したいデータを有する端末は、管理端末に対して、自端末のデータを送信するための送信スロットを割り振る様に要求する必要性を有する。そこで、上記ＨｉＳＷＡＮａ規格に於いて採用されたＴＤＭＡ方式では、管理端末は、各端末より送信スロット要求リクエストを受け付けるために、１ビーコン周期内の最後に、各端末からの上記送信スロット要求リクエスト（帯域割当要求）を受け付けるためのＣＳＭＡ期間（以下「ＲＣＨ期間」と表記する。）を準備している。管理端末は、ＲＣＨ期間に受け取った上記送信スロット要求リクエストを送信した各端末に対しては、次の１ビーコン周期内のＡＣＨによって、帯域割当要求に対する応答を通知する。
【０００９】
ところで、各端末間でデータの送受信を行うＴＣＨの期間では、ネットワークシステムに適応して伝送帯域を効率的に利用できる様に、ＭＡＣフレームの構成が成される。ここで、特許文献１に於いては、ＭＡＣフレームを生成する際、宛先（送信先）が同じ複数のデータ（ＭＡＣフレームを構成するデータを、以下、「入力データ」と言う。）に関しては、それらを一まとめに連結し、連結した入力データにＭＡＣヘッダを１つだけ付加することによってオーバーヘッドを低減させ、伝送効率を向上させる方法が、開示されている。入力データの例として、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム又は制御用フレームのデータがある。
【００１０】
特許文献１に記載された方法では、予め連結される入力データの数（以下「連結数」と言う。）と入力データの長さとに関する情報がＭＡＣヘッダに含まれ、入力データを連結したＭＡＣフレームが構成され、受信側は、ＭＡＣヘッダの情報を参照し、連結されている入力データを分離して抽出する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特表２００６−５２７５７０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１による方法によれば、ＭＡＣフレームの一部が伝送路に於けるエラーによって破壊された場合には、受信側は、ＭＡＣフレーム全体がデータエラーであると判定してしまい、連結された入力データの全てを破棄する様に動作する必要性を生じ、その結果、破棄された入力データの全てを再送する必要性が発生するため、エラーの発生し易い環境下に於いては、送信効率が非常に悪くなると言う問題点がある。
【００１３】
又、受信側に於いては、ＭＡＣフレームの終わりまで待ってデータを正常に受信出来たか否かを確認するので、受信データをＭＡＣフレーム分一旦蓄えた上で転送する必要性がある。そのために、受信側では、大きな容量の蓄積装置を設ける必要性が生じていると言う問題点がある。
【００１４】
本発明は、上記の問題点に鑑みて成されたものであり、本発明の目的とする点は、１）ＭＡＣフレームを生成する際に、ＭＡＣヘッダにＭＡＣフレームを構成する入力データの連結数を付加した後でも、入力データの入力状況に応じて、ＭＡＣフレームに入力データを追加により連結することが可能であると共に、２）受信側で、ＭＡＣフレーム全体を正常受信し得ない場合に於いても、入力データの単位又は複数個の入力データを１単位で正常に受信したことを確認することが出来た時点で受信側へデータを転送することが可能な、データ送受信装置を提供する点にある。
【課題を解決するための手段】
【００１５】
この発明の主題は、通信ネットワークの端末を構成するデータ送受信装置であって、前記通信ネットワークに於いて送受信されるＭＡＣフレームの構成要素である各入力データを入力する入力部と、受信した前記各入力データの内で、宛先が同一の入力データ単位で、当該宛先が同一の入力データの長さ情報と、当該宛先が同一の入力データと、当該宛先が同一の入力データに対して受信側で正常なデータとして受信されたか否かを確認するための誤り検出信号とを、当該宛先が同一の入力データの連結数の情報を含むＭＡＣヘッダを先頭として、順次に連結していくことで、当該宛先が同一の入力データを構成要素とするＭＡＣフレームを生成して前記通信ネットワークに転送する送信制御部とを備えることを特徴とする。
【発明の効果】
【００１６】
本発明の主題によれば、ＭＡＣフレームの構成要素である入力データを１単位として誤り検出信号を付加しているので、受信側で、ＭＡＣフレーム全体が正常受信されない場合に於いても、入力データの単位で当該入力データが正常に受信されたことを確認した時点に於いて、当該入力データを転送することが出来る。その結果、受信側で大きな容量の蓄積装置を配設しておく必要性がなくなり、データ送受信装置の小型化及び低消費電力化を図ることも期待される。
【００１７】
以下、本発明の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１及び２に係るデータ送受信装置を適用するＰＬＣネットワークシステムの構成を概略的に示すブロック図である。
【図２】実施の形態１及び２に係る、高速ＰＬＣを用いた、データ送受信装置の構成を概略的に示すブロック図である。
【図３】図２に示されるデータ送受信装置内のＰＬＣモデム回路の構成を概略的に示すブロック図である。
【図４】図３に示されるＰＬＣモデム回路内の従来のＰＬＣ送信制御回路の構成を概略的に示すブロック図である。
【図５】図３に示されるＰＬＣモデム回路内の従来のＰＬＣ受信制御回路の構成を概略的に示すブロック図である。
【図６】実施の形態１及び２に係るデータ送受信装置によってデータ送受信を行う際の、ＰＬＣネットワークの１ビーコン周期の構成フォーマットを概略的に示す図である。
【図７】図６に示されるＰＬＣネットワークの１ビーコン周期内のスケジューリング情報（ＦＣＨ）の構成フォーマットを概略的に示す図である。
【図８】図６に示されるＰＬＣネットワークの１ビーコン周期内のデータ送受信期間（ＴＣＨ）の構成フォーマットを概略的に示す図である。
【図９】実施の形態１に於いて従来例として挙げたＭＡＣフレームの構成を概略的に示す図である。
【図１０】実施の形態１に於いて従来例として挙げたＭＡＣフレームの生成タイミングを示す図である。
【図１１】実施の形態１に係るＰＬＣモデム回路内のＰＬＣ送信制御回路の構成を概略的に示すブロック図である。
【図１２】実施の形態１に係る、追加連結が無い場合の、ＭＡＣフレームの構成を概略的に示す図である。
【図１３】実施の形態１に係る、追加連結がある場合の、ＭＡＣフレームの構成を概略的に示す図である。
【図１４】実施の形態１に係るＰＬＣモデム回路内のＰＬＣ受信制御回路の構成を概略的に示すブロック図である。
【図１５】実施の形態２に係るＭＡＣフレームの構成を概略的に示す図である。
【図１６】実施の形態３に係る、ブロック数が１つの場合の、ＭＡＣフレームの構成を概略的に示す図である。
【図１７】実施の形態３に係る、ブロック数が複数の場合の、ＭＡＣフレームの構成を概略的に示す図である。
【発明を実施するための形態】
【００１９】
（実施の形態１）
図１は、本実施の形態に係るデータ送受信を行う高速ＰＬＣ（Ｐｏｗｅｒ  Ｌｉｎｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ）ネットワークシステムの構成を概略的に示すブロック図である。図１は、後述する実施の形態２に於いても援用される。
【００２０】
図１に示す様に、管理端末１は、高速ＰＬＣネットワーク全体を管理する端末であり、コンセント２は管理端末１と電灯線９とを接続する。又、クライアント端末（Ａ）３、クライアント端末（Ｂ）５及びクライアント端末（Ｃ）７の各々は、ＰＬＣネットワークシステムに接続されている。即ち、コンセント４，６，８の各々は、それぞれに対応するクライアント端末（Ａ）３，クライアント端末（Ｂ）５，クライアント端末（Ｃ）７と電灯線９とを互いに接続している。
【００２１】
図１に示す様に、本実施の形態では、管理端末１、クライアント端末（Ａ）３、クライアント端末（Ｂ）５、及びクライアント端末（Ｃ）７が、高速ＰＬＣネットワークシステムを構成している。
【００２２】
尚、図１に示す高速ＰＬＣネットワークシステムの構成は、本発明に係るデータ送受信装置を適用可能なシステム構成の一例として示されたものであり、本発明に係るデータ送受信装置は、同様の構成を有する他の有線ないしは無線のネットワークシステムにも適用可能である。
【００２３】
次に、図１を参照して、高速ＰＬＣネットワークに於ける管理端末１の動作を記載する。但し、本実施の形態では、ＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）制御方式の一例として、従来例で記載したＨｉＳＷＡＮａで用いられているＴＤＭＡ方式を採用した場合を記載する。
【００２４】
尚、本発明に係るデータ送受信装置は、上記のＴＤＭＡ方式への適用にのみ限られるものではなく、複数の入力データからＭＡＣフレームを生成（その詳細は後述する。）するその他の通信方式にも適用が可能なものである。
【００２５】
管理端末１は、ネットワーク全体の時刻同期を管理するためのＢＣＨを、予め定められた周期で、同報通信する。ＢＣＨの送信後、管理端末１は、高速ＰＬＣネットワーク内の各クライアント端末３，５，７のデータ送受信タイミング情報（ＦＣＨ）を同報通信する。ＦＣＨの送信後、前フレームで或るクライアント端末より出力されるＲＣＨを受信した場合には、管理端末１は、ＲＣＨの送信クライアント端末に対して、正常受信したことを通知するＡＣＨを出力する。ＡＣＨの送信後は、ＦＣＨによって送信されたデータ送受信スケジュールに基づき、管理端末１、クライアント端末（Ａ）３、クライアント端末（Ｂ）５、及びクライアント端末（Ｃ）７は、各クライアント端末間でのデータの送受信を実施する（ＴＣＨ）。
【００２６】
引き続き図１を参照して、高速ＰＬＣネットワークに於けるクライアント端末の動作について記載する。
【００２７】
各クライアント端末３，５，７は、管理端末１より出力されるＢＣＨを受信すると、受信したＢＣＨを基に、当該クライアント端末内の基準時刻を同期させる。基準時刻の同期を行った後、各クライアント端末３，５，７は、管理端末１より出力されるＦＣＨを基に、当該クライアント端末のデータ送受信タイミングを当該クライアント端末内に設定し、パケットの送信の準備、及び、パケットの受信の準備を開始する。（１）パケットの送信の場合には、クライアント端末は、ＦＣＨに基づく送信時刻が近づくと、入力データを連結してＭＡＣフレームの生成を開始し、生成したＭＡＣフレームを所定のタイミングで電灯線９に送出する。（２）他方、パケットの受信の場合には、クライアント端末は、ＦＣＨに基づく受信時刻になると、受信したＭＡＣフレームを復調した上で、入力データの抽出及び誤り検出等のＭＡＣフレーム受信動作を行う。ＦＣＨによって送信されたデータ送受信スケジュールに基づくＭＡＣフレームの送受信が終了すると、各クライアント端末３，５，７は、ＭＡＣフレーム送信データを有する場合には、ＲＣＨの期間に、管理端末１に対して帯域割当要求を出力する。
【００２８】
以降、図２乃至図５並びに図１１及び図１４の各図面を参照して、高速ＰＬＣネットワークに於ける各端末（管理端末１又はクライアント端末３，５，７）の構成を記載する。
【００２９】
図２は、高速ＰＬＣネットワークを構成する各端末に適用した、本実施の形態に係るデータ送受信装置１０の概略構成を示すブロック図である。図２に示す様に、ＣＰＵバス１８には、ＣＰＵ１１、Ｅｔｈｅｒｎｅｔ（登録商標）インターフェイス回路１２、ブリッジインターフェイス回路１３及びＰＬＣモデム回路１５が、接続されている。ここで、ブリッジインターフェイス回路１３は、Ｅｔｈｅｒｎｅｔ（登録商標）インターフェイス回路１２より入力されるＥｔｈｅｒｎｅｔ（登録商標）フレームと、Ｅｔｈｅｒｎｅｔ（登録商標）インターフェイス回路１２へ出力されるＥｔｈｅｒｎｅｔ（登録商標）フレームと、ＰＬＣモデム回路１５へ出力されるＥｔｈｅｒｎｅｔ（登録商標）フレームと、ＰＬＣモデム回路１５から入力されるＥｔｈｅｒｎｅｔ（登録商標）フレームとをブリッジする回路である。又、ブリッジ用メモリ１４は、ブリッジインターフェイス回路１３に入力されたＥｔｈｅｒｎｅｔ（登録商標）フレームを宛先毎に振り分けて記憶するメモリである。ＰＬＣ送信用メモリ１６は、図１の電灯線９を介して送信するＭＡＣフレームデータを記憶するメモリであり、ＰＬＣ受信用メモリ１７は、図１の電灯線９を介して受信したＭＡＣフレームデータを記憶するメモリである。参照符号２０は、Ｅｔｈｅｒｎｅｔ（登録商標）インターフェイス回路１２への入力端子、２１はＥｔｈｅｒｎｅｔ（登録商標）インターフェイス回路１２からの出力端子、２２はＰＬＣモデム回路１５からの出力端子、２３はＰＬＣモデム回路１５への入力端子である。
【００３０】
以上の通り、本実施の形態に係るデータ送受信装置１０は、ＣＰＵ１１、Ｅｔｈｅｒｎｅｔ（登録商標）インターフェイス回路１２、ブリッジインターフェイス回路１３、ブリッジ用メモリ１４、ＰＬＣモデム回路１５、ＰＬＣ送信用メモリ１６、及びＰＬＣ受信用メモリ１７から、構成される。
【００３１】
一般に、高速ＰＬＣネットワークに於いては、図１の電灯線９に接続された各端末は、「論理ポート」として管理されており、データ送受信装置１０内のブリッジインターフェイス回路１３は、宛先（送信先）（図１内の管理端末１、クライアント端末（Ａ）３、クライアント端末（Ｂ）５、及びクライアント端末（Ｃ）７）毎にデータを振り分けて、ブリッジ用メモリ１４内にキューイングする。具体的には、ブリッジインターフェイス回路１３は、Ｅｔｈｅｒｎｅｔ（登録商標）インターフェイス回路１２より入力されるＥｔｈｅｒｎｅｔ（登録商標）フレームを、その宛先毎に、ブリッジ用メモリ１４内に振り分けて記憶する。
【００３２】
図３は、図２に示すデータ送受信装置１０内のＰＬＣモデム回路１５の概略構成を示すブロック図である。図３に於いて、参照符号３０は、図２のブリッジインターフェイス回路１３から出力された信号を受信する入力端子、３１は、ブリッジインターフェイス回路１３へ信号を送信するための出力端子である。図３のＰＬＣ送信制御回路４０は、ブリッジインターフェイス回路１３より入力されるＥｔｈｅｒｎｅｔ（登録商標）フレームを連結して、ＰＬＣ用のＭＡＣフレーム（以下「ＰＬＣＭＡＣフレーム」と言う。）を生成する回路である。又、図３のＰＬＣ受信制御回路５０は、図１の電灯線９を介して受信したＰＬＣＭＡＣフレームから、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム及びＣＰＵ１１向けのデータ（以下、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム及びＣＰＵ１１向けのデータを「入力データ」と言う。）を分離して、入力データを出力する回路である。
【００３３】
以上の通り、本実施の形態に係るＰＬＣモデム回路１５は、ＰＬＣ送信制御回路４０及びＰＬＣ受信制御回路５０より構成される。
【００３４】
図４は、図３に示すＰＬＣ送信制御回路４０の従来例の概略構成を示すブロック図である。図４に於いて、ＭＡＣフレーム生成回路４０１は、ＰＬＣ送信制御回路データ入力端子３０より入力される入力データを後述するＭＡＣフレーム連結制御回路４０３からの指示に応じて連結して、ＰＬＣＭＡＣフレームを生成する。又、ＰＬＣ送信タイミング生成回路４０２は、上記入力端子３０より同じく入力される入力データの受信状況とＣＰＵ１１から通知される送信タイミングとを基に、後述するＭＡＣフレーム連結制御回路４０３、ＭＡＣヘッダ生成回路４０４、及びＰＬＣ送信用メモリ制御回路４０６の動作タイミングを制御し、指示する。又、ＭＡＣフレーム連結制御回路４０３は、ＰＬＣ送信タイミング生成回路４０２からの指示に応じて入力データの連結を制御する回路であり、ＭＡＣフレーム生成回路４０１へ、入力データの連結数を指示する。又、ＭＡＣヘッダ生成回路４０４は、ＰＬＣ送信タイミング生成回路４０２からの動作タイミングの指示に応じて、ＭＡＣフレーム連結制御回路４０３が出力する制御情報から、ＭＡＣヘッダを生成する。又、ＭＡＣヘッダ付加回路４０５は、ＭＡＣフレーム生成回路４０１が出力するＰＬＣＭＡＣフレームに、ＭＡＣヘッダ生成回路４０４が出力するＭＡＣヘッダを付加する。又、ＰＬＣ送信用メモリ制御回路４０６は、ＰＬＣ送信タイミング生成回路４０２が出力する動作タイミングの指示に応じて、ＭＡＣフレームの送信タイミングに応じて生成されたＭＡＣフレームをＰＬＣ送信用メモリ１６に格納する制御を行う。又、セレクタ４０７は、ＭＡＣヘッダ付加回路４０５の出力とＰＬＣ送信用メモリ制御回路４０６の出力とを切り替える。又、ＦＣＳ付加回路４０８は、セレクタ４０７から出力されるＭＡＣフレームに、誤り検出のためのＦＣＳ（Ｆｒａｍｅ  Ｃｈｅｃｋ  Ｓｅｑｕｅｎｃｅ）を付加する。
【００３５】
尚、ＰＬＣ送信タイミング生成回路４０２は、前述の動作の他に、ＣＰＵ１１からの指示に基づき、ＢＣＨ、ＦＣＨ、ＡＣＨ、ＴＣＨ、及びＲＣＨ等で使用するＰＬＣネットワーク制御用の入力データの生成をも行う。
【００３６】
以上の通り、ＰＬＣ送信制御回路４０は、ＭＡＣフレーム生成回路４０１、ＰＬＣ送信タイミング生成回路４０２、ＭＡＣフレーム連結制御回路４０３、ＭＡＣヘッダ生成回路４０４、ＭＡＣヘッダ付加回路４０５、ＰＬＣ送信用メモリ制御回路４０６、セレクタ４０７、及びＦＣＳ付加回路４０８により構成される。
【００３７】
図５は、図３に示すＰＬＣ受信制御回路５０の従来例の概略構成を示すブロック図である。図５に於いて、ＭＡＣヘッダ解析回路５０１は、ＰＬＣモデム回路入力端子２３より入力される、受信されたＭＡＣフレームより、ＭＡＣヘッダを分離して、分離されたＭＡＣヘッダの内容を解析する。ＦＣＳチェック回路５０２は、同じくＰＬＣモデム回路入力端子２３に於いて受信されたＭＡＣフレームの送信時に付加されたＦＣＳを基に、伝送路に於いて受信したＭＡＣフレームに発生した誤りを検出すると共に、確認結果であるＭＡＣフレーム誤り情報を後述のＰＬＣＭＡＣフレーム分離回路５０４に出力する。ＰＬＣ受信タイミング生成回路５０３は、後述するＰＬＣＭＡＣフレーム分離回路５０４の出力とＣＰＵ１１から通知される受信タイミングとを基に、ＭＡＣヘッダ解析回路５０１及びＦＣＳチェック回路５０２の動作タイミングを制御、指示する。又、ＰＬＣＭＡＣフレーム分離回路５０４は、１）ＭＡＣヘッダ解析回路５０１から出力されるＭＡＣフレームの種類である、ＢＣＨ、ＦＣＨ、ＡＣＨ、ＴＣＨ、ＲＣＨ等のＰＬＣネットワーク制御情報と、Ｅｔｈｅｒｎｅｔ（登録商標）フレームとより成る個々の入力データに、ＭＡＣフレームを分離すると共に、２）ＦＣＳチェック回路５０２により判断された受信確認結果より、そのＭＡＣフレームの取り扱い（破棄又は転送）を決定する。即ち、ＰＬＣＭＡＣフレーム分離回路５０４は、入力データが連結されて成るＭＡＣフレームの場合には、ＭＡＣヘッダの連結数、或いは、追加連結フラグ又は連結終端フラグ等により入力データの連結数を判断して、個々の入力データにＭＡＣフレームを分離する。又、ＰＬＣ受信用メモリ制御回路５０５は、１）ＰＬＣＭＡＣフレーム分離回路５０４が出力したＥｔｈｅｒｎｅｔ（登録商標）フレームを一旦ＰＬＣ受信用メモリ１７に記憶する制御信号を生成すると共に、２）ＰＬＣ受信用メモリ１７に格納されているＥｔｈｅｒｎｅｔ（登録商標）フレームの読み出し制御をも行う。
【００３８】
尚、ＰＬＣ受信タイミング生成回路５０３が管理端末１として動作する場合には、同回路５０３は、クライアント端末３，５，７からの帯域割当要求（ＲＣＨ）を、ＰＬＣＭＡＣフレーム分離回路５０４の出力とＣＰＵ１１からの指示とに基づいて管理する。逆に、ＰＬＣ受信タイミング生成回路５０３がクライアント端末として動作する場合には、同回路５０３は、ＢＣＨ、ＦＣＨ、ＡＣＨ等のＰＬＣネットワーク制御情報とＣＰＵ１１からの指示とに基づいて、同期制御、スケジュール情報、及び帯域割当要求受信通知等を管理する。
【００３９】
以上より、ＰＬＣ受信制御回路５０は、ＭＡＣヘッダ解析回路５０１、ＦＣＳチェック回路５０２、ＰＬＣ受信タイミング生成回路５０３、ＰＬＣＭＡＣフレーム分離回路５０４、及びＰＬＣ受信用メモリ制御回路５０５により構成される。
【００４０】
ところで、管理端末１は、従来例に於いて既述した様に、周期的に、ＢＣＨ、ＦＣＨ等を出力してＰＬＣネットワークを管理する。ここで、図６は、ＰＬＣネットワークに於ける１ビーコン周期内の各種データの送信タイミングを示す図である。本実施の形態では、管理端末１は、ＢＣＨを送出する際に、管理端末１の時刻情報をペイロード情報として送出する。ＢＣＨを受信する各クライアント端末３，５，７は、ＢＣＨを受信すると、内部の受信基準時刻（クライアント端末側基準時刻）を、ＢＣＨに付加された送信側基準時刻（管理端末側基準時刻）に同期させる。
【００４１】
管理端末１は、ＢＣＨの送信に引き続き、ＦＣＨの送信を行う。ここで、図７は、ＦＣＨのペイロードに付加されるスケジュール情報の構成を示す。管理端末１は、各クライアント端末３，５，７からの帯域割当要求を受信すると、当該要求に応じたスケジューリングを実施する。スケジュール情報には、データ送受信期間（ＴＣＨ）に設けられた通信スロット毎に、送信開始時間、送信時間、どの端末（送信端末）からどの端末（受信端末）へのデータ送信であるかを示す端末情報（送信端末情報及び受信端末情報）、及び、データを送受信する際の関連情報が、付加される。本実施の形態に於いては、送信端末情報及び受信端末情報として、各端末が有するＭＡＣアドレス情報（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ  Ａｄｄｒｅｓｓ）が用いられる。尚、ＭＡＣアドレス情報に代えて、例えば、そのＰＬＣネットワーク内の論理ポート番号、或いは、ネットワーク内で個別に定められた識別情報を用いても、同様の効果が得られる。
【００４２】
更に、図６に示す様に、ＦＣＨの送信後は、管理端末１による帯域割当要求受信通知の送信（ＡＣＨ）、ＦＣＨにより通知されたスケジュール情報に基づく各端末間のデータ送受信（ＴＣＨ）、クライアント端末による帯域割当要求の送信（ＲＣＨ）を経て、ＰＬＣネットワークの１周期（１ビーコン周期に相当。）が完了する。
【００４３】
ＴＣＨに於いては、１つの通信スロットに対して、１つのＭＡＣフレームが割り当てられる。ここで、図８は、ＴＣＨのペイロードの構成を示す。図６、図７、及び図８に示されている例に於いては、ＴＣＨ内の通信スロットの個数はＮ個である（Ｎは、０以上の整数である。）。１つの通信スロットの長さに相当するＭＡＣフレームの大きさと、通信スロットの個数Ｎとは、クライアント端末の帯域割当要求の状況に応じて成される管理端末１の制御により、決定される。
【００４４】
次に、図９（図９では、図示の便宜上、（ａ）及び（ｂ）にＭＡＣフレームが分割されているが、実際には、ＭＡＣフレームは、（ａ）から（ｂ）へと連結している。）を参照して、従来例に於けるＭＡＣフレームの構成について記載する。
【００４５】
尚、本実施の形態に於いては、ＭＡＣフレームの構成要素である入力データとしてＥｔｈｅｒｎｅｔ（登録商標）フレームが使用されているが、本発明のデータ送受信装置に於いては、Ｅｔｈｅｒｎｅｔ（登録商標）フレームに限定される訳ではない。
【００４６】
図９に示される様に、ＭＡＣフレームの構成に関しては、ＭＡＣヘッダＭ１０が先頭に付加され、その後ろに、Ｅｔｈｅｒｎｅｔ（登録商標）フレームが順次に連結される。又、図９に示されている通り、ＭＡＣヘッダＭ１０は、当該ＭＡＣフレームの送信元の端末を示す送信元情報Ｍ５０、当該ＭＡＣフレームの送信先の端末を示す宛先情報Ｍ５１、Ｅｔｈｅｒｎｅｔ（登録商標）フレームの連結数Ｍ５２、及び、その他のＭＡＣフレーム送信関連情報（Ｍ５３）等より構成される。尚、ＭＡＣヘッダＭ１０の内容に関しては、上記の全ての情報が必要ではなく、その内の一部の不要な情報を省略することが可能である。
【００４７】
連結数Ｍ５２に関しては、管理端末１より通知されるＦＣＨに基づき決定されたＭＡＣフレームの大きさと、入力データとして上記制御情報と共に図２のＰＬＣ送信用メモリ１６内に蓄積されているＥｔｈｅｒｎｅｔ（登録商標）フレームの状況とを判断して、図４のＭＡＣフレーム連結制御回路４０３が決定する。図９の一例では、連結数はＰ個である（Ｐは０以上の整数である。）。
【００４８】
図９に於いて、ＭＡＣヘッダＭ１０に続いて、第１番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報を示す情報Ｍ１１と、第１番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの本体Ｍ１２とが、ＭＡＣヘッダＭ１０に連結される。更に、第２番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報を示す情報Ｍ１３と第２番目のＥｔｈｅｒｎｅｔ（登録商標）フレーム本体とが、第１番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの本体Ｍ１２に連結される。この様に、Ｅｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報と、当該Ｅｔｈｅｒｎｅｔ（登録商標）フレームの本体とが、順次に連結される。
【００４９】
ここで、各々のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報を示す情報Ｍ１１、Ｍ１３、・・・、Ｍ１４は、ＭＡＣフレームの受信側に於いて、連結されたＥｔｈｅｒｎｅｔ（登録商標）フレームを、その長さ情報に基づいて個々に分離するために、付加されている（その詳細は後述する。）。
【００５０】
決定された連結数Ｐに達するまで、Ｅｔｈｅｒｎｅｔ（登録商標）フレームの連結は引き続き実行され、第Ｐ番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報を示す情報Ｍ１４と、第Ｐ番目のＥｔｈｅｒｎｅｔ（登録商標）フレーム本体Ｍ１５とが、その前の第（Ｐ−１）番目のＥｔｈｅｒｎｅｔ（登録商標）フレーム本体（図示せず。）に連結されると、Ｅｔｈｅｒｎｅｔ（登録商標）フレームの連結処理は終了される。
【００５１】
Ｅｔｈｅｒｎｅｔ（登録商標）フレームの連結処理が終了された段階で、ＭＡＣフレームは、入力データを更に格納できる可能性のある空き領域であるＩＤＬＥＭ２３を有する場合がある。これは、ＭＡＣフレームの大きさは上述の通り管理端末１のスケジューリングで決定されるが、クライアント端末が連結しようとする複数のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さの合計と、ＭＡＣフレームの大きさとが必ずしも一致しないことがあるためである。ＩＤＬＥＭ２３が発生した場合には、データが意味を持たない期間として、通常は、０パディング等の処理が成される。ＭＡＣフレームの連結処理が終了されると、或いは、ＩＤＬＥＭ２３ある場合にはその期間の処理が終了されると、誤り検出のためのＦＣＳＭ２４が付加され、ＭＡＣフレームの生成が完了される。
【００５２】
次に、図１０（図１０では、図９と同様に、図示の便宜上、（ａ）及び（ｂ）としてＭＡＣフレームが分割されているが、実際には、ＭＡＣフレームは、（ａ）から（ｂ）へと連結している。）を参照して、従来例に於ける、具体的なＭＡＣフレームのＥｔｈｅｒｎｅｔ（登録商標）フレームの連結手順を記載する。
【００５３】
図１０の例に於いては、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム＃１とＥｔｈｅｒｎｅｔ（登録商標）フレーム＃２とが入力データとして蓄積された時点で、ＭＡＣフレームの連結数は２と決定されている。しかも、ＭＡＣヘッダに付加される連結数が２として生成された後であって、連結数を決定する締め切り時間である連結数決定タイミングまでに蓄積された、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム＃３が存在しているとする。
【００５４】
ＭＡＣフレームの生成に関しては、ＭＡＣヘッダに引き続いて、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム＃１の長さ情報及び本体、並びに、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム＃２の長さ情報及び本体が順次に連結され、連結数が決定済みの連結数２に到達した時点で、Ｅｔｈｅｒｎｅｔ（登録商標）フレームの連結処理は終了される。この後、ＩＤＬＥとして、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム＃３を連結できるだけの十分な空き領域があった場合には、即ち、第３番目のＥｔｈｅｒｎｅｔ（登録商標）フレーム＃３の長さ情報、当該Ｅｔｈｅｒｎｅｔ（登録商標）フレーム＃３の本体、及び連結終端フラグを連結できるだけの空き領域があった場合には、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム＃２の本体が連結された後に、連結終端フラグの替わりに、追加連結フラグが連結される。追加連結フラグの連結後に、第３番目のＥｔｈｅｒｎｅｔ（登録商標）フレーム＃３の長さ情報と当該Ｅｔｈｅｒｎｅｔ（登録商標）フレーム＃３の本体とが連結され、連結数決定タイミングまでに蓄積されたＥｔｈｅｒｎｅｔ（登録商標）フレームが他に無い場合、若しくは、この後にＩＤＬＥとしてＥｔｈｅｒｎｅｔ（登録商標）フレーム＃４を連結できるだけの十分な空き領域が無かった場合には、連結終端フラグが連結され、更に、データが意味を持たない期間として、０パディング等のＩＤＬＥが連結される。
【００５５】
その後、最後に、図９に示す様に、ＭＡＣヘッダＭ１０からＩＤＬＥＭ２３までのデータに対してＦＣＳＭ２４が付加されて、ＭＡＣフレームの生成処理が完了される。
【００５６】
以上の例に於いて、連結終端フラグＭ２２には、その一例として、“１”が８個連続して成る値である、又は、“１”が１６個連続して成る値であると言う様に、識別可能な固有の値が割り当てられ、追加連結フラグＭ１６には、連結終端フラグＭ２２と同じ数分が連続する値で、且つ、連結終端フラグＭ２２とは異なる値が割り当てられる。
【００５７】
以上の様な従来のＭＡＣフレームの構成に於いては、受信側に於いて、伝送路で発生した誤りを誤り検出信号により検出することが可能である。しかしながら、ＭＡＣフレームを最後まで受信するまで誤りが有ったか否かが不明であるため、一旦、ＭＡＣフレームを受信バッファに蓄える必要性があり、正常に受信できたか否かの受信確認結果を待つ間、データが滞留することになり、遅延が発生すると言う問題点がある。しかも、受信バッファとして、少なくともＭＡＣフレーム分のサイズのメモリが必要になるので、回路規模及び消費電力が大きくなると言う問題点もある。
【００５８】
そこで、本実施の形態の特徴点である、上述した従来例の問題点を解決するための、ＰＬＣ送信制御回路の構成及びＭＡＣフレームの構成について、図１１、図１２、及び図１３を参照して、記載する。
【００５９】
図１１は、本実施の形態に係るＰＬＣ送信制御回路４０の構成例を示すブロック図である。
【００６０】
図１１に於いて、ＰＬＣ送信タイミング生成回路６０１は、データ入力端子３０より入力される入力データの受信状況とＣＰＵ１１から通知される送信タイミングとを基に、後述するＭＡＣフレーム連結制御回路６０２、ＭＡＣヘッダ生成回路６０３、ＰＬＣ送信用メモリ制御回路６０９の各々の動作タイミングを制御し、指示する。又、ＭＡＣフレーム連結制御回路６０２は、ＰＬＣ送信タイミング生成回路４０２からの指示に応じて、入力データの連結を制御し、後述するＭＡＣヘッダ生成回路６０３、長さ情報付加回路６０４、ＦＣＳ付加回路６０５、連結・終端フラグ付加回路６０６、及びＩＤＬＥ付加回路６０７の各々に対して、ＭＡＣフレームの連結のための制御を実行する。又、ＭＡＣヘッダ生成回路６０３は、ＰＬＣ送信タイミング生成回路６０１とＭＡＣフレーム連結制御回路６０２とから入力される制御情報から、ＭＡＣヘッダを生成する。又、長さ情報付加回路６０４は、ＭＡＣフレーム連結制御回路６０２からの指示に応じて、入力データの長さ情報を、ＰＬＣ送信制御回路４０のデータ入力端子３０より入力される入力データの前に付加する。又、ＦＣＳ付加回路６０５は、ＭＡＣフレーム連結制御回路６０２からの指示に応じて、長さ情報付加回路６０４から出力される、長さ情報が連結された入力データ、及び、ＭＡＣヘッダ生成回路６０３で生成・送信されるＭＡＣヘッダに、それぞれ、誤り検出のためのＦＣＳ（Ｆｒａｍｅ  Ｃｈｅｃｋ  Ｓｅｑｕｅｎｃｅ）を生成し、付加する。尚、ＦＣＳ付加回路６０５がＭＡＣヘッダにＦＣＳを付加する代わりに、ＭＡＣヘッダ生成回路６０３自体の内部に又は同回路６０３の出力側の外部に、ＭＡＣヘッダにＦＣＳを付加するＭＡＣヘッダ専用のＦＣＳ付加回路を配設することとしても良い。又、連結・終端フラグ付加回路６０６は、ＦＣＳ付加回路６０５から出力されるデータに、連結終端フラグ又は追加連結フラグを付加する。又、ＩＤＬＥ付加回路６０７は、連結・終端フラグ付加回路６０６から出力されるデータの領域から、割り当てられたデータの大きさに対して生成されたＭＡＣフレーム分を差し引いた後の余剰の領域に、“０”パディング等により、ＩＤＬＥを付加する。又、ＭＡＣヘッダ付加回路６０８は、ＭＡＣヘッダ生成回路６０３から出力されるＭＡＣヘッダの後ろに、ＩＤＬＥ付加回路６０７から出力されるデータを連結する。又、ＰＬＣ送信用メモリ制御回路６０９は、ＰＬＣ送信タイミング生成回路６０１からの指示に応じて、ＭＡＣフレームの送信タイミングに応じて生成されたＭＡＣフレームをＰＬＣ送信用メモリ１６内に格納する制御を行う。又、セレクタ６１０は、ＭＡＣヘッダ付加回路６０８の出力とＰＬＣ送信用メモリ制御回路６０９の出力とを、ＰＬＣ送信用メモリ制御回路の指示に応じて切り替え、ＰＬＣモデム回路１５の出力端子２２にＭＡＣフレームを出力する。
【００６１】
又、ＭＡＣヘッダの連結数Ｍ５２の値については、従来例と同様に、管理端末１より通知されるＦＣＨに基づき決定された帯域に送信可能な大きさのＭＡＣフレームと、制御情報と共に入力データとして図２のＰＬＣ送信用メモリ１６内に蓄積されているＥｔｈｅｒｎｅｔ（登録商標）フレームの状況とを判断して、ＭＡＣフレーム連結制御回路６０２が決定する（図１１の例に於いては、連結数はＰ個であり、Ｐは０以上の整数である。）。
【００６２】
又、本実施の形態に於いては、ＭＡＣフレーム連結制御回路６０２は、連結数Ｍ５２の値を決定した後に、Ｅｔｈｅｒｎｅｔ（登録商標）フレームを追加で連結することを許可するか否かの設定を、ＰＬＣ送信タイミング生成回路６０１を通じてＣＰＵ１１から通知される。ＣＰＵ１１によってＥｔｈｅｒｎｅｔ（登録商標）フレームを追加で連結することが許可されている場合には、実際に追加により当該Ｅｔｈｅｒｎｅｔ（登録商標）フレームを連結するか否かに拘らず、ＭＡＣヘッダ生成回路６０３は、追加連結フラグを、ＭＡＣフレームの構成要素としてＭＡＣヘッダに付加する。尚、ＣＰＵ１１によりＥｔｈｅｒｎｅｔ（登録商標）フレームを追加で連結することが許可されていない場合は、従来例と同様であるので、以下では、Ｅｔｈｅｒｎｅｔ（登録商標）フレームを追加で連結することが許可されている場合について記載する。
【００６３】
以下、本実施の形態に係る図１１のＰＬＣ送信制御回路４０によって生成されるＭＡＣフレームの構成について、図１２及び図１３（図１２及び図１３中の（ａ）と（ｂ）とは実際には連結している。）を参照して、記載する。
【００６４】
ＭＡＣフレームは、図１２及び図１３に示す様に、図１１のＭＡＣヘッダ生成回路６０３によって生成されたＭＡＣヘッダＭ１０が先頭に付加され、その後ろより、同一宛先（同一送信先）のＥｔｈｅｒｎｅｔ（登録商標）フレームが順次に連結される構成を有している。ＭＡＣヘッダ生成回路６０３は、ＭＡＣフレーム連結制御回路６０２からの制御情報を基にして、ＰＬＣ送信タイミング生成回路６０１からのタイミング制御に応じて、ＭＡＣフレームの送信元端末を示す送信元情報Ｍ５０、ＭＡＣフレームの送信先端末を示す宛先情報Ｍ５１、Ｅｔｈｅｒｎｅｔ（登録商標）フレームの連結数Ｍ５２、その他のＭＡＣフレーム送受信関連情報Ｍ５３を連結することで、ＭＡＣヘッダＭ１０を生成する。尚、ＭＡＣヘッダ生成回路６０３は、ＭＡＣヘッダＭ１０を構成する要因の内で不要なものを削除することとしても、構わない。
【００６５】
ＭＡＣヘッダＭ１０の生成処理に引き続き、図１１のＦＣＳ付加回路６０５は、ＭＡＣヘッダＭ１０のＦＣＳＭ１００を生成し、ＦＣＳＭ１００をＭＡＣヘッダＭ１０に連結する。次に、図１１の長さ情報付加回路６０４が生成する第１番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報Ｍ１１と、当該第１番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの本体Ｍ１２とが、この順序で、上記回路６０４により、ＭＡＣヘッダＭ１０のＦＣＳＭ１００に連結され、次に、図１１のＦＣＳ付加回路６０５は、長さ情報Ｍ１１及び第１番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの本体Ｍ１２に対するＦＣＳＭ１０１を、付加する。この様に、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム単位で、ＦＣＳが付加・連結され、第Ｐ番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報を示す情報Ｍ１４、第Ｐ番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの本体Ｍ１５、及び、第Ｐ番目のＥｔｈｅｒｎｅｔ（登録商標）フレームのＦＣＳＭ１０２までが、連結される。
【００６６】
上記の第Ｐ番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの連結が終了した段階に於いて、更に連結すべきＥｔｈｅｒｎｅｔ（登録商標）フレームが存在しない場合には、従来例と同様に、図１１の連結・終端フラグ付加回路６０６は、図１２に示す様に、連結終端フラグＭ２２を連結し、更に、ＩＤＬＥ付加回路６０７は、ＭＡＣフレームが与えられた帯域分のデータサイズになる様に、“０”パディング処理等を行って、ＩＤＬＥＭ２３を連結して、以って、図１２に示されるＭＡＣフレームを構成する。
【００６７】
次に、第Ｐ番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの連結が終了した段階で、連結すべきＥｔｈｅｒｎｅｔ（登録商標）フレームが存在する場合であって、第（Ｐ＋１）番目のＥｔｈｅｒｎｅｔ（登録商標）フレームが既にＭＡＣフレームの構成要素の入力データとして図２のＰＬＣ送信メモリ１４内に蓄積されており、しかも、ＭＡＣフレームに上記第（Ｐ＋１）番目のＥｔｈｅｒｎｅｔ（登録商標）フレームを連結できるだけの空き領域のＩＤＬＥが存在する場合には、図１３に示す様に、図１１の連結・終端フラグ付加回路６０６は、連結終端フラグではなく、追加連結フラグＭ１６を付加する。そして、図１１の両回路６０４，６０５は、既に付加されているＭＡＣヘッダＭ１０の連結数Ｍ５２の値Ｐを超えて、追加の処理により、第（Ｐ＋１）番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さを示す長さ情報Ｍ１７及び第（Ｐ＋１）番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの本体Ｍ１８、並びに、長さ情報Ｍ１７及び本体Ｍ１８に対するＦＣＳＭ１０３を、連結する。
【００６８】
又、追加連結フラグＭ１６が付加された場合には、連結数Ｍ５２の値Ｐ通りの連結個数のＥｔｈｅｒｎｅｔ（登録商標）フレームが連結されているとは限らない。このため、図１１の連結・終端フラグ付加回路６０６は、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム連結の終端であることを示す連結終端フラグＭ２２を、最後に連結されたＥｔｈｅｒｎｅｔ（登録商標）フレームのＦＣＳＭ１０４の直後に付加する。尚、上記のＥｔｈｅｒｎｅｔ（登録商標）フレームの追加連結は１つに限られるものではなく、追加で連結可能なＥｔｈｅｒｎｅｔ（登録商標）フレームが蓄積されており、且つ、ＩＤＬＥにも余裕がある場合には、同様にして、２つ以上のＥｔｈｅｒｎｅｔ（登録商標）フレームの追加連結が可能である。
【００６９】
追加連結を含むＭＡＣフレームの連結処理が終了すると、最後に余剰の領域があれば、図１１のＩＤＬＥ付加回路６０７は、図１３に示す様に、ＩＤＬＥＭ２３をＭＡＣフレームに付加し、以って、最終的にＭＡＣフレームの生成処理が完了される。
【００７０】
ここで、図１４は、本実施の形態に係る、ＭＡＣフレームを受信するＰＬＣ受信制御回路５０（図３参照。）の内部構成例を示すブロック図である。以下、図１４を参照して、本実施の形態に係るＰＬＣ受信制御回路５０の構成を詳述する。
【００７１】
図１４に於いて、ＰＬＣ受信タイミング生成回路７０１は、後述するＭＡＣフレーム分離回路７０４の出力とＣＰＵ１１から通知される受信タイミングとを基に、ＭＡＣフレーム解析回路７０２及びＦＣＳチェック回路５０３の各々の動作タイミングを制御・指示する。又、ＭＡＣフレーム解析回路７０２は、ＰＬＣモデム回路１５の入力端子２３より入力される受信されたＭＡＣフレームからＭＡＣヘッダを分離し、分離後のＭＡＣヘッダの内容を解析する。又、ＦＣＳチェック回路７０３は、１）同じく入力端子２３に於いて受信されたＭＡＣフレームの送信時に付加されたＦＣＳを基に、伝送路に於いてＭＡＣヘッダ及びＥｔｈｅｒｎｅｔ（登録商標）フレームに発生した誤りを検出すると共に、２）受信確認結果を後述のＭＡＣフレーム分離回路７０４に出力する。又、ＭＡＣフレーム分離回路７０４は、１）ＭＡＣフレーム解析回路７０２から本回路７０４に対して送信されるＭＡＣヘッダの連結数、或いは、追加連結フラグ及び連結終端フラグ等を基にして入力データの連結数を判断することによって、ＭＡＣフレーム解析回路７０２から出力されるＭＡＣフレームの各種類である、ＢＣＨ、ＦＣＨ、ＡＣＨ、ＴＣＨ、ＲＣＨ等のＰＬＣネットワーク制御情報と、Ｅｔｈｅｒｎｅｔ（登録商標）フレームとから成る、個々の入力データに、分離すると共に、２）ＦＣＳチェック回路７０３により確認された受信確認結果に基づいて、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム単位での入力データの廃棄又は転送の取り扱いを決定する。又、ＰＬＣ受信用メモリ制御回路７０５は、１）ＭＡＣフレーム分離回路７０４が出力したＥｔｈｅｒｎｅｔ（登録商標）フレームを一旦ＰＬＣ受信用メモリ１７に記憶する制御信号を生成すると共に、２）ＰＬＣ受信用メモリ１７内に格納されているＥｔｈｅｒｎｅｔ（登録商標）フレームの廃棄又は転送の制御を、ＦＣＳチェック回路７０３がＭＡＣフレーム分離回路７０４に出力する受信確認結果に基づいて、行う。
【００７２】
尚、ＰＬＣ受信タイミング生成回路７０１が管理端末として動作する場合には、同回路７０１は、クライアント端末からの帯域割当要求（ＲＣＨ）を、ＭＡＣフレーム分離回路７０４の出力とＣＰＵ１１からの指示とに基づいて、管理する。逆に、ＰＬＣ受信タイミング生成回路７０１がクライアント端末として動作する場合には、同回路７０１は、ＢＣＨ、ＦＣＨ、ＡＣＨ等のＰＬＣネットワーク制御情報とＣＰＵ１１からの指示とに基づいて、同期制御、スケジュール情報、及び帯域割当要求受信通知等を管理する。
【００７３】
以下に於いては、図１４に示すＰＬＣ受信制御回路５０が図１３に示すＭＡＣフレームを受信した場合の、同回路５０の受信動作について記載する。
【００７４】
ＭＡＣフレーム解析回路７０２は、ＰＬＣモデム回路１５の入力端子２３から入力されたＰＬＣＭＡＣフレームよりＭＡＣヘッダＭ１０を分離して、分離されたＭＡＣヘッダＭ１０の内容を解析する。その結果、同回路７０２は、送信元情報Ｍ５０、宛先情報Ｍ５１、連結数Ｍ５２、及び送受信関連情報Ｍ５３の内容を読み取り、ＭＡＣフレーム分離回路７０４に上記の各情報Ｍ５０，Ｍ５１，Ｍ５２，Ｍ５３を出力する。
【００７５】
ＦＣＳチェック回路７０３は、ＭＡＣヘッダＭ１０及びＭＡＣヘッダＭ１０のＦＣＳＭ１００より、ＭＡＣヘッダＭ１０に誤りが無いか否かを確認し、その確認結果である受信確認結果をＭＡＣフレーム分離回路７０４に出力する。
【００７６】
ＭＡＣヘッダＭ１０の内容と受信確認結果とを受信したＭＡＣフレーム分離回路７０４は、１）正常受信している場合には、ＭＡＣヘッダＭ１０の内容を使用して、以降の受信データを処理する様に動作し、２）正常受信できていない場合には、ＭＡＣヘッダＭ１０の内容を破棄して、以降の処理中の当該ＭＡＣフレームについて、受信データの処理を行わない様に動作する。
【００７７】
以下では、ＭＡＣヘッダの受信確認結果が正常受信であることを示している場合について記載する。
【００７８】
ＭＡＣフレーム分離回路７０４は、ＭＡＣヘッダのＦＣＳＭ１００に続けて入力されるＥｔｈｅｒｎｅｔ（登録商標）フレーム＃１の長さ情報Ｍ１１を基に、Ｅｔｈｅｒｎｅｔ（登録商標）フレームの本体Ｍ１２をＭＡＣフレームから切り出すと共に、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム＃１の長さ情報Ｍ１１及び本体Ｍ１２を、ＰＬＣ受信用メモリ制御回路７０５に出力する。
【００７９】
又、ＦＣＳチェック回路７０３は、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム＃１の長さ情報Ｍ１１及びその本体Ｍ１２と、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム＃１のＦＣＳＭ１０１とから、長さ情報Ｍ１１とＥｔｈｅｒｎｅｔ（登録商標）フレーム本体Ｍ１２が正常に受信できているかを確認し、その受信確認結果を、ＭＡＣフレーム分離回路７０４に出力する。
【００８０】
Ｅｔｈｅｒｎｅｔ（登録商標）フレーム＃１の長さ情報Ｍ１１と本体Ｍ１２とを受け取ったＰＬＣ受信用メモリ制御回路７０５は、長さ情報Ｍ１１と本体Ｍ１２とを、ＰＬＣ受信用メモリ１７に一旦格納した上で、ＦＣＳチェック回路７０３から送信されて来る受信確認結果を待つ。受信確認結果が正常受信を示している場合には、ＰＬＣ受信用メモリ制御回路７０５は、ＰＬＣ受信用メモリ１７からＥｔｈｅｒｎｅｔ（登録商標）フレーム＃１の本体Ｍ１２を読み出し、読み出した本体Ｍ１２をＰＬＣ受信制御回路５０のデータ出力端子３１に出力することで、Ｅｔｈｅｒｎｅｔ（登録商標）へ受信データを出力すると共に、次のＥｔｈｅｒｎｅｔ（登録商標）フレームの処理を行う。受信確認結果が正常受信でないことを示している場合には、ＰＬＣ受信用メモリ制御回路７０５は、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム＃１はエラーを含んでいるデータとして当該Ｅｔｈｅｒｎｅｔ（登録商標）フレーム＃１を破棄することとし、ＰＬＣ受信用メモリ１７からＥｔｈｅｒｎｅｔ（登録商標）フレーム＃１の本体Ｍ１２を読み出さず、ＰＬＣ受信制御回路５０のデータ出力端子３１には本体Ｍ１２を出力せずに、次のＥｔｈｅｒｎｅｔ（登録商標）フレームの処理を行う。引き続いて入力されるＥｔｈｅｒｎｅｔ（登録商標）フレーム＃２以降の入力データについても、同様な処理が実施され、ＭＡＣヘッダ内の連結数Ｍ５２の値のＰ個まで、Ｅｔｈｅｒｎｅｔ（登録商標）フレームの処理が実施される。
【００８１】
次に、図１３に示される連結終端フラグＭ２２をＰＬＣ受信制御回路５０が受信した場合には、ＭＡＣフレームの受信が完了したとして、ＰＬＣ受信制御回路５０は、受信処理を完了し、次のＭＡＣフレームの受信準備を行う。
【００８２】
又、図１３の追加連結フラグＭ１６をＰＬＣ受信制御回路５０が受信した場合には、ＰＬＣ受信制御回路５０は、ＭＡＣヘッダ内の連結数Ｍ５２の値のＰ個分のＥｔｈｅｒｎｅｔ（登録商標）フレームの処理を実施した場合であっても、引き続いてＥｔｈｅｒｎｅｔ（登録商標）フレームが入力されると判断して、第Ｐ番目までのＥｔｈｅｒｎｅｔ（登録商標）フレームと同様に、第（Ｐ＋１）番目のＥｔｈｅｒｎｅｔ（登録商標）フレームに対しても、同回路５０内の各ブロック７０１〜７０５は同様の受信処理を実施し、同回路５０は、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム単位でＰＬＣ受信制御回路５０のデータ出力端子３１にＥｔｈｅｒｎｅｔ（登録商標）フレームの本体を出力する。
【００８３】
同様に、第（Ｐ＋１）番目までのＥｔｈｅｒｎｅｔ（登録商標）フレームの処理が完了されると、ＰＬＣ受信制御回路５０が引き続いて連結終端フラグＭ２２を受信するか、又は、追加連結フラグＭ１９を受信するかによって、ＰＬＣ受信制御回路５０は、これまでのＥｔｈｅｒｎｅｔ（登録商標）フレームと同様に、受信処理を完了するか、又は、受信処理を実施する。
【００８４】
図１３のＭＡＣフレームの最後のＩＤＬＥＭ２３は、ＰＬＣ受信制御回路５０のＭＡＣフレーム分離回路７０４により、破棄される。
【００８５】
以上の様なＰＬＣ受信制御回路５０に於けるＭＡＣフレームの受信処理に於いて、ＭＡＣフレームの途中のＥｔｈｅｒｎｅｔ（登録商標）フレーム、例えば、第Ｐ番目のＥｔｈｅｒｎｅｔ（登録商標）フレーム＃Ｐが、ＦＣＳチェック回路７０３によるチェックの結果が受信エラーであるために、正常に受信されていないと判断された場合には、以降のＥｔｈｅｒｎｅｔ（登録商標）フレーム及び処理の完了を示す連結終端フラグＭ２２の位置が不明確になり、ＰＬＣ受信制御回路５０が以降のＥｔｈｅｒｎｅｔ（登録商標）フレーム等を正常に受信することができる保証が無い。そのため、ＰＬＣ受信制御回路５０は、以降のデータを破棄する様に受信処理を完了し、次のＭＡＣフレームの受信の準備を行う。
【００８６】
以上の様に、図１２又は図１３に示されたＭＡＣフレームを送受信する図１１及び図１４に示された本実施の形態に係るデータ送受信装置を用いれば、従来のフレーム構成及び従来のデータ送受信装置の構成によればＭＡＣフレーム全体が伝送路上でのエラーにより破棄される様な場合に於いても、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム単位で受信確認結果が問題なければ、そのＥｔｈｅｒｎｅｔ（登録商標）フレームを有効なデータとして扱うことが出来、更には、ＭＡＣフレーム全体の誤りチェックが完了するまでデータの転送を待つ必要性がないため、滞留時間が短くなると共に、受信バッファの不要により、回路規模の大型化及び消費電力の増大化を抑止し得るという種々の効果が得られる。
【００８７】
（実施の形態２）
図１５は、本実施の形態に係るＭＡＣフレームの構成を概略的に示す図である（図１５中の（ａ）と（ｂ）とは実際には連結している。）。本実施の形態は、実施の形態１に於いて記載したＭＡＣフレームの構成との比較に於いては、送信側での同一宛先のＥｔｈｅｒｎｅｔ（登録商標）フレームの追加連結に関連するフラグの付加方法の点と、受信側でのＥｔｈｅｒｎｅｔ（登録商標）フレームの分離方法の点で、実施の形態１と異なる。但し、実施の形態１で開示された図１１及び図１４は、本実施の形態に於いて援用される。
【００８８】
図１５に示す様に、本実施の形態に係るＭＡＣフレームは、従来例と同様に、ＭＡＣヘッダＭ１０と、ＭＡＣヘッダＭ１０のＦＣＳＭ１００とが先頭に付加され、その後ろから各Ｅｔｈｅｒｎｅｔ（登録商標）フレームが順次に連結されると言う構成を有している。ＭＡＣヘッダＭ１０自体は、ＭＡＣフレームの送信元端末を示す送信元情報Ｍ５０、ＭＡＣフレームの送信先端末を示す宛先情報Ｍ５１、Ｅｔｈｅｒｎｅｔ（登録商標）フレームの連結数Ｍ５２、及び、その他のＭＡＣフレーム送信関連情報Ｍ５３より構成される。
【００８９】
図１５の連結数Ｍ５２は、従来例と同様に、管理端末１より通知されるＦＣＨに基づき決定されたＭＡＣフレームの大きさと、入力データとして蓄積されているＥｔｈｅｒｎｅｔ（登録商標）フレームの状況とを判断して、ＭＡＣフレーム連結制御回路６０２により決定される。ここで、実施の形態２に於いては、図１５のＭＡＣヘッダＭ１０の連結数Ｍ５２の値は、追加連結をする前の個数を示すＰ個（Ｐは０以上の整数。）である。
【００９０】
図１５に示される通り、ＭＡＣヘッダＭ１０に引き続き、実施の形態１と同様に、第１番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報を示す情報Ｍ１１、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム本体Ｍ１２、及びＦＣＳＭ１０１から順に、連結が開始され、第Ｐ番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報を示す情報Ｍ１４、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム本体Ｍ１５、及びＦＣＳ１０２までが、連結される。
【００９１】
第Ｐ番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの連結が終了した段階で、連結数Ｐ個を超えてＥｔｈｅｒｎｅｔ（登録商標）フレームを追加で連結することがＣＰＵ１１により許可されていて、しかも、第（Ｐ＋１）番目のＥｔｈｅｒｎｅｔ（登録商標）フレームが既にＭＡＣフレームの構成要素の入力データとして図２のＰＬＣ送信メモリ１６内に蓄積されており、且つ、ＭＡＣフレームが、上記の第（Ｐ＋１）番目のＥｔｈｅｒｎｅｔ（登録商標）フレームを連結することが可能な空き領域のＩＤＬＥを有する場合には、図１１のＭＡＣフレーム連結制御回路６０２は、追加で連結する同一宛先のＥｔｈｅｒｎｅｔ（登録商標）フレームの個数をカウントした上で、実施の形態１に於いては追加連結フラグＭ１６を付加していたが、本実施の形態に於いては、その替わりに、カウント結果の指示を受けて図１１の長さ情報付加回路６０４が追加連結数Ｍ２００を付加し、引き続いて、同回路６０４及びＦＣＳ付加回路６０５は、第（Ｐ＋１）番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報を示す情報Ｍ１７、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム本体Ｍ１８、ＦＣＳＭ１０３、及び、第（Ｐ＋２）番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報を示す情報Ｍ２０、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム本体Ｍ２１、ＦＣＳＭ１０４を、連結する。図１５に示す一例の場合に於いては、追加により連結されるＥｔｈｅｒｎｅｔ（登録商標）フレームの個数が２個であるので、追加連結数Ｍ２００には、２個であることを示す値が付加される。
【００９２】
又、追加連結するＥｔｈｅｒｎｅｔ（登録商標）フレームが存在しない場合には、実施の形態１と同様に、例えば、全て“１”等の様な、追加連結数Ｍ２００とは識別可能な値が、連結終端フラグＭ２２として付加される。
【００９３】
続いて、追加連結数Ｍ２００が付加された後、第（Ｐ＋１）番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報を示す情報Ｍ１７、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム本体Ｍ１８、及びＦＣＳＭ１０３が付加される。ところで、実施の形態１に於いては、その次に、追加連結フラグＭ１６が付加されていた。しかしながら、本実施の形態に於いては、追加連結しているＥｔｈｅｒｎｅｔ（登録商標）フレームの個数は、追加連結数Ｍ２００により判明しているため、追加連結フラグＭ１６は付加されないで、第（Ｐ＋２）番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報を示す情報Ｍ２０、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム本体Ｍ２１、及びＦＣＳＭ１０４が、連結される。追加連結数Ｍ２００の値分のＥｔｈｅｒｎｅｔ（登録商標）フレームの連結が完了すると、従来例と同様に、図１１の連結・終端フラグ付加回路６０６は、連結終端フラグＭ２２を付加し、更に、ＩＤＬＥ付加回路６０７は、与えられた帯域分のデータサイズになる様に、“０”パディングするなどして、ＩＤＬＥＭ２３を連結する。これにより、図１５に示される様なＭＡＣフレームが、構成される。
【００９４】
尚、上記の連結終端フラグＭ２２は、ＭＡＣフレームの終わりを示すために付加されているが、本実施の形態では、追加連結数Ｍ２００の値により、ＭＡＣフレームが終わりであることが判断可能である。このため、本実施の形態では、図１５に示す様に、連結終端フラグＭ２２が付加されていないＭＡＣフレームの構成が、記載されている。
【００９５】
次に、受信側に於いて、上記構成のＭＡＣフレームから、Ｅｔｈｅｒｎｅｔ（登録商標）フレームを抽出する方法について記載する。
【００９６】
ＭＡＣフレームから、連結されているＥｔｈｅｒｎｅｔ（登録商標）フレームを分離する場合に、ＭＡＣヘッドＭ１０内の連結数Ｍ５２に記載さている個数（図１５の例に於いてはＰ個である。）分のＥｔｈｅｒｎｅｔ（登録商標）フレームは、実施の形態１と同様の方法により分離される。
【００９７】
第Ｐ番目までのＥｔｈｅｒｎｅｔ（登録商標）フレームがＭＡＣフレームから分離されると、図１４のＭＡＣフレーム分離回路７０４により、図１５の追加連結数Ｍ２００の検出が実施されて、それ以降に連結されているＥｔｈｅｒｎｅｔ（登録商標）フレームの数が検出され、追加連結数Ｍ２００の以降に連結されている第（Ｐ＋１）番目及び第（Ｐ＋２）番目のＥｔｈｅｒｎｅｔ（登録商標）フレームが、第Ｐ番目までのＥｔｈｅｒｎｅｔ（登録商標）フレームの分離の場合と同様に分離され、一旦、図１４のＰＬＣ受信用メモリ１７内に格納される。そして、図１４のＦＣＳチェック回路７０３の動作により、その受信確認結果が正常受信されたことを示すＥｔｈｅｒｎｅｔ（登録商標）フレームから順次に、ＰＬＣ受信用メモリ１７内に格納されているＥｔｈｅｒｎｅｔ（登録商標）フレームが、図１４のＰＬＣ受信用メモリ制御回路７０５により読み出されて、ＰＬＣ受信制御回路５０のデータ出力端子３１に出力される。
【００９８】
図１５に示される第（Ｐ＋２）番目までのＥｔｈｅｒｎｅｔ（登録商標）フレームの受信処理が実施された後、Ａ）従来例の様に、連結終端フラグＭ２２が連結されたＭＡＣフレームの場合には、連結終端フラグＭ２２によりＭＡＣフレームの終わりが判別できて受信処理が完了され、Ｂ）図１５に示される様に、連結終端フラグＭ２２が連結されていないＭＡＣフレームの場合には、追加連結数Ｍ２００に示された値の数のＥｔｈｅｒｎｅｔ（登録商標）フレームの受信処理が成されて、受信処理は完了される。図１５のＩＤＬＥＭ２３は、実施の形態１と同様に、図１４のＭＡＣフレーム分離回路７０４により、破棄される。
【００９９】
又、ＭＡＣフレームの途中のＥｔｈｅｒｎｅｔ（登録商標）フレーム、例えば、第Ｐ番目のＥｔｈｅｒｎｅｔ（登録商標）フレームが受信エラーにより正常受信できていないと判断された場合には、実施の形態１と同様に、以降のＥｔｈｅｒｎｅｔ（登録商標）フレーム及び処理の完了を示す連結終端フラグの位置が不明確になり、正常に受信できる保証が無いため、以降のデータを破棄する様に受信処理が完了され、次のＭＡＣフレームの受信の準備が行われる。
【０１００】
以上に記載した様に、本実施の形態に係るデータ送受信装置を用いれば、従来のフレーム構成及びデータ送受信装置によればＭＡＣフレーム全体として伝送路上でのエラーにより破棄される様な場合に於いても、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム単位で、受信確認結果が問題なければ、そのＥｔｈｅｒｎｅｔ（登録商標）フレームを有効なデータとして扱うことが出来、更には、ＭＡＣフレーム全体の誤りチェックが完了するまで転送を待つ必要性が無いため、滞留時間が短くなる効果並びに回路規模及び消費電力の増大化の抑止と言う効果が期待され、更には、追加連結されるＥｔｈｅｒｎｅｔ（登録商標）フレームの前に追加連結フラグを付加することが不要になるため、伝送帯域を実施の形態１の場合よりも効率的に使用することが出来ると言う効果がある。
【０１０１】
（実施の形態３）
図１６及び図１７の各々は、本実施の形態に係るＭＡＣフレームの構成を概略的に示す図である（各図中の（ａ）と（ｂ）とは実際には連結している。）。尚、データ送受信装置の構成については、図１１及び図１４が、本実施の形態に於いて援用される。
【０１０２】
実施の形態３は、実施の形態１に係るＭＡＣフレームの構成との比較に於いて、１）送信側に於けるＥｔｈｅｒｎｅｔ（登録商標）フレームに対するＦＣＳの付加の方法と、２）宛先が同一のＥｔｈｅｒｎｅｔ（登録商標）フレームの連結に関連するフラグの付加方法、及び、３）受信側でのＥｔｈｅｒｎｅｔ（登録商標）フレームの分離方法の各点で、実施の形態１とは異なる。
【０１０３】
図１６に示す様に、実施の形態３に係るＭＡＣフレームは、ＭＡＣヘッダＭ３１０とＭＡＣヘッダＭ３１０のＦＣＳＭ３１１とが先頭に付加され、その後ろから、後述するブロック単位で、宛先（送信先端末）が同一の各Ｅｔｈｅｒｎｅｔ（登録商標）フレームが順次に連結される構成を、有している。
【０１０４】
ＭＡＣヘッダＭ３１０は、ＭＡＣフレームの送信元端末を示す送信元情報Ｍ５０、ＭＡＣフレームの送信先端末を示す宛先情報Ｍ５１、及び、その他のＭＡＣフレーム送信関連情報Ｍ５３から構成される。尚、ＭＡＣヘッダＭ３１０を構成する要因の内で不要のものがあれば、当該要因は削除されても構わない。
【０１０５】
ＭＡＣヘッダＭ３１０に引き続いて、図１１のＭＡＣフレーム連結制御回路６０２は、ＣＰＵ１１からの指示により決定される長さ以下、或いは、システムに於いて決定される長さ以下までの或る長さ分のデータを、１つのブロックとして連結し、且つ、各ブロック単位で順次にデータを連結する様に、図１１の長さ情報付加回路６０４、ＦＣＳ付加回路６０５、連結・終端フラグ付加回路６０６、及びＩＤＬＥ付加回路６０７を制御する。
【０１０６】
図１６（尚、図１６の例では、記載の簡便化の観点から、入力したデータが複数個のブロックとして纏められる（この場合が本実施の形態にとって一般的である。）のではなくて、一つのブロックとして纏められる例を示している。）に於いて、１つのブロックとして連結する長さが、例えば、２Ｋバイトの長さに決定されている場合には、第１番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報である＃１長さ情報（Ｍ１１）と、第２番目のＥｔｈｅｒｎｅｔ（登録商標）フレームから第Ｐ番目のＥｔｈｅｒｎｅｔ（登録商標）フレーム＃ＰＭ１５までの（Ｐ−１）個分のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報と、各Ｅｔｈｅｒｎｅｔ（登録商標）フレーム本体と、ＦＣＳＭ３１３とまでを全て連結した長さを、２Ｋバイト以下の長さになる様に、図１１のＭＡＣフレーム連結制御回路６０２は加算し、長さ情報付加回路６０４は、その加算値を与える＃１ＢＬＯＣＫ長さ情報Ｍ３１２を、ＭＡＣヘッダＭ３１０のＦＣＳＭ３１１の直後に付加する。
【０１０７】
続けて、図１１の長さ情報付加回路６０４は、第１番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報Ｍ１１及び本体Ｍ１２を＃１ＢＬＯＣＫ長さ情報Ｍ３１２の後ろに連結した後、続けて、第２番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報Ｍ１３・・・と連結し、第Ｐ番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報Ｍ１４及び本体Ｍ１５までを連結する。次に、図１１のＦＣＳ付加回路６０５は、上記の＃１ＢＬＯＣＫ長さ情報Ｍ３１２からＥｔｈｅｒｎｅｔ（登録商標）フレーム＃ＰＭ１５までのデータに対するＦＣＳＭ３１３を連結する。図１６に示すＭＡＣフレーム構成は、管理端末１より通知されるＦＣＨに基づき決定されたＭＡＣフレームの大きさと、入力データとして蓄積されているＥｔｈｅｒｎｅｔ（登録商標）フレームの状況とを判断した結果、Ｐ個（Ｐは０以上の整数である。）までの入力データが連結されることが、図１１のＭＡＣフレーム連結制御回路６０２により決定された場合を記載しており、この場合には、図１１の連結・終端フラグ付加回路６０６は、ＦＣＳＭ３１３の直後に、連結終端フラグＭ３１４を続けて連結して、ＭＡＣフレームの終わりであること示し、残りの領域に、図１１のＩＤＬＥ付加回路６０７はＩＤＬＥＭ２３を付加する。
【０１０８】
次に、図１７は、管理端末１より通知されるＦＣＨに基づき決定されたＭＡＣフレームの大きさと、入力データとして蓄積されているＥｔｈｅｒｎｅｔ（登録商標）フレームの状況とを判断した結果、Ｑ個（Ｑは、０以上の整数Ｐよりも大きい整数である。）の入力データまで連結することが、図１１のＭＡＣフレーム連結制御回路６０２により決定された場合を記載している。この場合には、図１１の連結・終端フラグ付加回路６０６により、連結フラグＭ３１５がＦＣＳＭ３１３の後に続けて連結され、引き続いて、第（Ｐ＋１）番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報Ｍ１７からＦＣＳＭ３１９までの第２ブロック目の長さを示す＃２ＢＬＯＣＫ長さ情報Ｍ３１６が、図１１の長さ情報付加回路６０４により、連結フラグＭ３１５の後に連結される。それ以降、続けて、第（Ｐ＋１）番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報Ｍ１７、第（Ｐ＋１）番目のＥｔｈｅｒｎｅｔ（登録商標）フレーム本体Ｍ１８、第（Ｐ＋２）番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報Ｍ２０、・・・が連結され、第Ｑ番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報Ｍ３１７及びその本体Ｍ３１８までが連結される。次に、図１１のＦＣＳ付加回路６０５が、上記の＃２ＢＬＯＣＫ長さ情報Ｍ３１６からＥｔｈｅｒｎｅｔ（登録商標）フレーム＃ＱＭ３１８までのデータに対するＦＣＳＭ３１９を第Ｑ番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの本体Ｍ３１８の直後に連結し、図１１の連結・終端フラグ付加回路６０６が、ＭＡＣフレームの終わりであること示す連結終端フラグＭ２２をＦＣＳＭ３１９の後に連結して、残りの領域に、図１１のＩＤＬＥ付加回路６０７がＩＤＬＥＭ２３を付加する。
【０１０９】
次に、受信側に於いて、上記構成のＭＡＣフレームからＥｔｈｅｒｎｅｔ（登録商標）フレームを抽出する方法について、記載する。
【０１１０】
ＰＬＣモデム回路１５の入力端子２３からＰＬＣＭＡＣフレームが入力されると、図１４のＭＡＣフレーム解析回路７０２は、ＭＡＣヘッダＭ３１０の内容を解析し、送信元情報Ｍ５０、宛先情報Ｍ５１、及び送受信関連情報Ｍ５３の内容を読み取り、読み取った各情報を、図１４のＭＡＣフレーム分離回路７０４に出力する。
【０１１１】
又、図１４のＦＣＳチェック回路７０３は、ＭＡＣヘッダＭ３１０及びＭＡＣヘッダＭ３１０のＦＣＳＭ３１１により、ＭＡＣヘッダＭ３１０に誤りがないか否かの確認を行い、その結果である受信確認結果をＭＡＣフレーム分離回路７０４に出力する。
【０１１２】
ＭＡＣヘッダＭ３１０の内容とその受信確認結果とを受信したＭＡＣフレーム分離回路７０４は、正常受信している場合にはＭＡＣヘッダＭ３１０の内容をそのまま使用して、以降の受信データを処理する様に動作する一方、正常受信できていない場合にはＭＡＣヘッダＭ３１０の内容を破棄して、以降の処理中の当該ＭＡＣフレームについて受信データの処理を行わない様に動作する。
【０１１３】
以下では、ＭＡＣヘッダの受信確認結果が正常であった場合について記載する。
【０１１４】
図１４のＦＣＳチェック回路７０３は、続けて入力される第１ブロック目の長さ情報である＃１ＢＬＯＣＫ長さ情報Ｍ３１２を検出し、検出した長さを基に第１ブロック目のデータに対するＦＣＳＭ３１３までのデータの長さをカウントした上で、ＦＣＳＭ３１３の内容のチェックを通じて第１ブロック目が正常に受信されたか否かの確認を行い、その受信確認結果を、ＭＡＣフレーム分離回路７０４に出力する。
【０１１５】
又、図１４のＭＡＣフレーム分離回路７０４は、第１ブロック目の長さ情報Ｍ３１２と第１番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報Ｍ１１、それ以降、第Ｐ番目の長さ情報（Ｍ１４）までの各長さ情報を基にして、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム単位にてＭＡＣフレームを分離し、ＰＬＣ受信用メモリ制御回路７０５による書き込み制御を介して、ＰＬＣ受信用メモリ１７内に第１ブロック目のＰ個の入力データであるＥｔｈｅｒｎｅｔ（登録商標）フレーム本体を一旦格納し、ＦＣＳチェック回路７０３からの受信確認結果を待つ。受信確認結果が正常受信の場合には、ＭＡＣフレーム分離回路７０４は、ＰＬＣ受信用メモリ制御回路７０５による読み出し制御を介して、ＰＬＣ受信用メモリ１７から、第１ブロック目に含まれるＰ個のＥｔｈｅｒｎｅｔ（登録商標）フレーム本体を読み出し、ＰＬＣ受信制御回路５０のデータ出力端子３１に出力して、Ｅｔｈｅｒｎｅｔ（登録商標）へ受信データを出力する。他方、受信確認結果が正常受信でない場合には、ＭＡＣフレーム分離回路７０４は、第１ブロック目に含まれるＰ個のＥｔｈｅｒｎｅｔ（登録商標）フレームはエラーを含んでいるデータであると判断して、当該Ｐ個のＥｔｈｅｒｎｅｔ（登録商標）フレームを破棄することと決定し、ＰＬＣ受信用メモリ１７から当該Ｐ個のＥｔｈｅｒｎｅｔ（登録商標）フレームを読み出さず、ＰＬＣ受信制御回路５０のデータ出力端子３１には出力しない。
【０１１６】
次に、図１６に於ける連結終端フラグＭ３１４を入力端子２３に於いて受信した場合には、ＭＡＣフレームの受信が完了したとして、ＰＬＣ受信制御回路５０は、受信処理を完了し、次のＭＡＣフレームの受信準備を行う。
【０１１７】
他方、図１７に示す様に、連結フラグＭ３１５を受信した場合には、ＰＬＣ受信制御回路５０は、第２ブロック目が存在すると判断して、第２ブロック目の受信処理を実施する。
【０１１８】
図１４のＦＣＳチェック回路７０３は、続けて入力される第２ブロック目の長さ情報である＃２ＢＬＯＣＫ長さ情報Ｍ３１６を検出して、検出した長さを基に第２ブロック目のデータに対するＦＣＳＭ３１９までのデータの長さをカウントした上で、第２ブロック目が正常に受信されたか否かの確認を実行し、その受信確認結果を、ＭＡＣフレーム分離回路７０４に出力する。
【０１１９】
又、図１４のＭＡＣフレーム分離回路７０４は、第２ブロック目の長さ情報Ｍ３１６と、第（Ｐ＋１）番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報Ｍ１７から第Ｑ番目のＥｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報Ｍ３１８までの各Ｅｔｈｅｒｎｅｔ（登録商標）フレームの長さ情報を基にして、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム単位にてＭＡＣフレームを分離し、ＰＬＣ受信用メモリ制御回路７０５による書き込み制御を介して、ＰＬＣ受信用メモリ１７内に、第１ブロック目の（Ｑ−Ｐ）個の入力データであるＥｔｈｅｒｎｅｔ（登録商標）フレーム本体を一旦格納し、ＦＣＳチェック回路７０３からの受信確認結果を待つ。一方で、ＦＣＳチェック回路７０３からの受信確認結果が正常受信を示す場合には、ＭＡＣフレーム分離回路７０４は、ＰＬＣ受信用メモリ制御回路７０５による読み出し制御を介して、ＰＬＣ受信用メモリ１７から第２ブロック目に含まれる（Ｑ−Ｐ）個のＥｔｈｅｒｎｅｔ（登録商標）フレーム本体を読み出し、ＰＬＣ受信制御回路５０のデータ出力端子３１に出力して、Ｅｔｈｅｒｎｅｔ（登録商標）へ受信データを出力する。他方、受信確認結果が正常受信でない場合には、ＭＡＣフレーム分離回路７０４は、第２ブロック目に含まれる（Ｑ−Ｐ）個のＥｔｈｅｒｎｅｔ（登録商標）フレームはエラーを含んでいるデータであるとして破棄することに決定し、Ｑ−Ｐ）個のＥｔｈｅｒｎｅｔ（登録商標）フレーム本体をＰＬＣ受信用メモリ１７から読み出さず、ＰＬＣ受信制御回路５０のデータ出力端子３１には出力しない。
【０１２０】
次に、連結終端フラグＭ２２が連結されたＭＡＣフレームの場合には、連結終端フラグＭ２２によりＭＡＣフレームの終わりが判別されて受信処理が完了され、連結終端フラグＭ２２が連結されていないＭＡＣフレームの場合には、ＭＡＣフレーム分離回路７０４は、ブロックの長さ情報を基にＥｔｈｅｒｎｅｔ（登録商標）フレームを受信処理して処理を完了し、ＭＡＣフレーム分離回路７０４は、ＩＤＬＥＭ２３の破棄を行う。
【０１２１】
以上の様なＭＡＣフレームの受信処理に於いて、ＭＡＣフレームの途中のＥｔｈｅｒｎｅｔ（登録商標）フレーム、例えば第１ブロック目のデータが受信エラーで正常受信できていないとＦＣＳチェック回路７０３により判断された場合には、以降のデータ及び処理の完了を示す連結終端フラグの位置が不明確になり、正常に受信できる保証がないため、ＭＡＣフレーム分離回路７０４は、以降のデータを破棄する様に受信処理を完了し、次のＭＡＣフレームの受信の準備を行う。
【０１２２】
以上に記載した様に、本実施の形態に係るデータ送受信装置を適用すれば、実施の形態１又は実施の形態２と比較して、Ｅｔｈｅｒｎｅｔ（登録商標）フレーム単位でＦＣＳを付加するのではなくて、ある長さ以下であることを基準に複数のＥｔｈｅｒｎｅｔ（登録商標）フレームに対してＦＣＳを１つ付加することになるため、伝送帯域をより効率的に使用できるという効果がある。しかも、この効果については、長さが短いＥｔｈｅｒｎｅｔ（登録商標）フレームを連結した場合に、より効果が大きく現れる。
【０１２３】
（変形例）
実施の形態１、２及び３の各々に於いては、データ送受信装置の一実施例として、高速ＰＬＣネットワークに適用した場合について記載しているが、本発明はこの適用例に限られるものではなく、無線ＬＡＮ、ＵＷＢ、或いは、ＴＤＭＡ方式に拘らず送信期間と受信期間とが予め割り当てられている様な、又は、送信及び受信が可能なＭＡＣフレームのサイズが決まっている様な送受信方式に適用されても良く、要するに、端末間でデータの送受信を行う伝送方式を採用するシステムへの適用が可能である。
【０１２４】
（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
【産業上の利用可能性】
【０１２５】
この発明は、例えば、高速ＰＬＣ又は他の有線ないしは無線のネットワークシステムへの適用に対して好適である。
【符号の説明】
【０１２６】
１  管理端末、２，４，６，８  コンセント、３  クライアント端末（Ａ）、５  クライアント端末（Ｂ）、７  クライアント端末（Ｃ）、９  電灯線、１０  データ送受信装置、１１  ＣＰＵ、１２  Ｅｔｈｅｒｎｅｔ（登録商標）インターフェイス回路、１３  ブリッジインターフェイス回路、１４  ブリッジ用メモリ、１５  ＰＬＣモデム回路、１６  ＰＬＣ送信用メモリ、１７  ＰＬＣ受信用メモリ、１８  ＣＰＵバス、２０  Ｅｔｈｅｒｎｅｔ（登録商標）インターフェイス入力端子、２１  Ｅｔｈｅｒｎｅｔ（登録商標）インターフェイス出力端子、２２  ＰＬＣモデム回路出力端子、２３  ＰＬＣモデム回路入力端子、３０  ＰＬＣ送信制御回路データ入力端子、３１  ＰＬＣ受信制御回路データ出力端子、４０  ＰＬＣ送信制御回路、５０  ＰＬＣ受信制御回路、４０１  ＭＡＣフレーム生成回路、４０２  ＰＬＣ送信タイミング生成回路、４０３  ＭＡＣフレーム連結制御回路、４０４  ＭＡＣヘッダ生成回路、４０５  ＭＡＣヘッダ付加回路、４０６  ＰＬＣ送信用メモリ制御回路、４０７  セレクタ、４０８  ＦＣＳ付加回路、５０１  ＭＡＣヘッダ解析回路、５０２  ＦＣＳチェック回路、５０３  ＰＬＣ受信タイミング生成回路、５０４  ＰＬＣＭＡＣフレーム分離回路、５０５  ＰＬＣ受信用メモリ制御回路、６０１  ＰＬＣ送信タイミング生成回路、６０２  ＭＡＣフレーム連結制御回路、６０３  ＭＡＣヘッダ生成回路、６０４  長さ情報付加回路、６０５  ＦＣＳ付加回路、６０６  連結・終端フラグ付加回路、６０７  ＩＤＬＥ付加回路、６０８  ＭＡＣヘッダ付加回路、６０９  ＰＬＣ送信用メモリ制御回路、６１０  セレクタ、７０１  ＰＬＣ受信タイミング生成回路、７０２  ＭＡＣフレーム解析回路、７０３  ＦＣＳチェック回路、７０４  ＭＡＣフレーム分離回路、７０５  ＰＬＣ受信用メモリ制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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