(57)【要約】      （修正有）【課題】３−５集積回路とシリコン集積回路とは別々の集積回路上に設けられてきた。３−５集積回路とシリコン集積回路等の相違する基板を必要とする複数の回路を１つの集積回路において組み合わせることを可能にするハイブリッド基板回路を提供すること。【解決手段】ハイブリッド基板回路は、第１半導体材料の第１領域と、埋め込み酸化層および埋め込み酸化層の上方の第２半導体材料を含んでいる第２領域と、第１半導体材料内に形成された第１回路と、第２半導体材料内に形成された第２回路と、第１回路と第２回路との間のシャロー・トレンチ・アイソレーション領域１０３と、を含んでいる。第１半導体材料はシリコンを含み、第２半導体材料はシリコンを含んでいない。第１回路はＣＭＯＳ回路１０１であり、第２回路は高電子移動度トランジスタ回路１０２である。【選択図】図１
2010028085.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体材料の第１領域と、
埋め込み酸化層および前記埋め込み酸化層の上方の第２半導体材料を含んでいる第２領域と、
前記第１半導体材料内に形成された第１回路と、
前記第２半導体材料内に形成された第２回路と、
を具備し、
前記第１半導体材料および前記第２半導体材料の一方はシリコンを含み、前記第１半導体材料および前記第２半導体材料の他方はシリコンを含んでいない、
ハイブリッド基板回路。
【請求項２】
前記第１回路と前記第２回路との間のシャロー・トレンチ・アイソレーション領域をさらに具備する、
請求項１のハイブリッド基板回路。
【請求項３】
前記第１回路がＣＭＯＳ回路であり、前記第１半導体材料がシリコンを含んでいる、
請求項１のハイブリッド基板回路。
【請求項４】
前記第２回路が高電子移動度トランジスタ回路である、
請求項３のハイブリッド基板回路。
【請求項５】
前記第２半導体材料がリン化インジウムである、
請求項４のハイブリッド基板回路。
【請求項６】
前記第２半導体材料がヒ化ガリウムである、
請求項４のハイブリッド基板回路。
【請求項７】
前記第２回路がシュードモルフィック高電子移動度トランジスタ回路である、
請求項３のハイブリッド基板回路。
【請求項８】
前記第２半導体材料がヒ化ガリウムである、
請求項７のハイブリッド基板回路。
【請求項９】
前記第２回路が高電子移動度トランジスタ回路である、
請求項３のハイブリッド基板回路。
【請求項１０】
前記第２半導体材料がリン化インジウムである、
請求項９のハイブリッド基板回路。
【請求項１１】
前記第２半導体材料がヒ化ガリウムである、
請求項９のハイブリッド基板回路。
【請求項１２】
前記第２回路が無線周波数回路である、
請求項３のハイブリッド基板回路。
【請求項１３】
前記第２半導体材料がリン化インジウムである、
請求項１２のハイブリッド基板回路。
【請求項１４】
前記第２回路がＭＥＳＦＥＴ回路である、
請求項３のハイブリッド基板回路。
【請求項１５】
前記第２半導体材料がヒ化ガリウムである、
請求項１４のハイブリッド基板回路。
【請求項１６】
前記第１回路がｐＦＥＴであり、前記第１半導体材料がシリコンを含んでいる、
請求項１のハイブリッド基板回路。
【請求項１７】
前記第２回路がｎＦＥＴであり、前記第２半導体材料がヒ化ガリウムである、
請求項１６のハイブリッド基板回路。
【請求項１８】
第１半導体材料の第１領域と、
埋め込み酸化層および前記埋め込み酸化層の上方の第２半導体材料を含んでいる第２領域と、
前記第１半導体材料内に形成された第１回路と、
前記第２半導体材料内に形成された第２回路と、
を具備し、
前記第１半導体材料および前記第２半導体材料の一方はシリコンであり、前記第１半導体材料および前記第２半導体材料の他方はシリコン・ゲルマニウムである、
ハイブリッド基板回路。
【請求項１９】
前記第１回路がｐＦＥＴであり、前記第２回路がｎＦＥＴである、
請求項１６のハイブリッド基板回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の側面は、半導体向けのハイブリッド基板に関する。
【背景技術】
【０００２】
大規模集積回路および多層集積回路が、例えば遠距離通信業界において、例として光ファイバ増幅システム、無線通信システム（衛星を含む）、光レーザ、発光ダイオード・システムにおいて利用されている。シリコン基板上のＣＭＯＳ  ＬＳＩが一般に知られているが、シリコン基板上のＣＭＯＳ  ＬＳＩは上記の適用形態においては好まれない。ＩＩＩ−Ｖ集積回路が、上記の業界で好まれている。その理由は、化合物ヒ化ガリウム（ＧａＡｓ）またはリン化インジウム（ＩｎＰ）のチャネルの移動度がシリコンより大きいからである。また、ＧａＡｓやＩｎＰの耐圧はシリコンより大きい。ＧａＡｓおよびＩｎＰの耐圧がより高いことは、一般に、アナログＬＳＩ（large scale integrated circuit）にとって有益であり、したがって、ＧａＡｓおよびＩｎＰに基づいた装置がアナログＬＳＩに対して用いられる。これらの理由により、ＩＩＩ−Ｖ集積回路は、これらの業界において好まれている。例えば、ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）が、電力増幅用に携帯電話業界で用いられている。Ｎ型およびＰ型電界効果型トランジスタ（ＦＥＴ）は、他の回路とまたはこれらが一緒に、ほぼあらゆるところで用いられている。高電子移動度トランジスタ（ＨＥＭＴ）は、衛星受信機のような通信の適用形態において用いられている。これらの異なるタイプの集積回路の実現性を秘めた適用形態は、構想に限定されている。
【０００３】
したがって、遠距離通信分野において、ＩＩＩ−Ｖ基板上でＩＩＩ−Ｖ集積回路を用いることが知られている。これらの集積回路は、一般に、少なくとも幾つかの、シリコンに基づいた回路と共に用いられる。基板が相違するので、ＩＩＩ−Ｖ集積回路とシリコンＣＭＯＳ回路とは、別々の集積回路上に設けられてきた。この別々の集積回路同士は、回路基板または他の接続構造によって接続されねばならない。このことによって、これらの回路を微細化することおよびさらに集積することが妨げられている。したがって、小型および軽量の装置が好まれる環境において、システムを微細化することは有益であろう。
【発明の概要】
【０００４】
本発明の側面は、ハイブリッド基板技術を提供して、相違する基板を要求する複数の回路を１つの集積回路において組合せることを可能にすることに関する。
【０００５】
この結果、ハイブリッド基板を伴った装置の様々な実施形態が、以下の本発明の詳細な説明および図面において記載されている。１つ以上の側面において、埋め込み酸化層が用いられて基板を異なるタイプの別の半導体層から分離している。そして、回路がこの元の基板上に形成され、層がこの基板上に形成され、層が埋め込み酸化層上に堆積される。
【図面の簡単な説明】
【０００６】
【図１】シリコンに基づいたＣＭＯＳ装置およびリン化インジウム高電子移動度トランジスタ（ＨＥＭＴ）を含んでいるハイブリッド基板技術回路の第１の例示的な実施形態を示している。
【図２】シリコンに基づいたＣＭＯＳ装置およびリン化インジウム・ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）を含んでいるハイブリッド基板技術回路の第２の例示的な実施形態を示している。
【図３】シリコンに基づいたｐＦＥＴ装置およびヒ化ガリウムｎＦＥＴ装置を含んでいるハイブリッド基板技術回路の第３の例示的な実施形態を示している。
【図４】シリコンに基づいたＣＭＯＳ装置およびリン化インジウム無線周波数トランジスタを含んでいるハイブリッド基板技術回路の第４の例示的な実施形態を示している。
【図５】シリコンに基づいたｐＦＥＴ装置およびシリコン・ゲルマニウムｎＦＥＴ装置を含んでいるハイブリッド基板技術回路の第５の例示的な実施形態を示している。
【図６】シリコンに基づいたＣＭＯＳ装置およびヒ化ガリウムＭＥＳＦＥＴ装置を含んでいるハイブリッド基板技術回路の第６の例示的な実施形態を示している。
【図７】本発明の１つ以上の側面に従ったハイブリッド基板装置の基本構造を示している。
【図８】本発明の１つ以上の側面に従ったハイブリッド基板装置の一部の平面図である。
【発明を実施するための形態】
【０００７】
本発明の１つ以上の側面は、相違する基板を要求する複数の装置を１つのチップ上に形成することに関する。
【０００８】
以下の記載において、要素相互間の様々な接続が示されている。これらの接続は、一般的なものであって、特定されない限り直接的でも間接的でもよいこと、およびこのように特定することがこの点に関して限定することを意図されていないことに留意されたい。
【０００９】
１つ以上の側面に従って、埋め込み酸化層が、基板上または基板内に設けられる。次いで、これと異なるタイプの半導体材料が埋め込み酸化層上に堆積されるか成長させられる。そして、複数の装置が相違するタイプの半導体材料上に形成される。
【００１０】
本明細書での目的のために、図面は、時々、回路を含むものとして記載されている。各図面に記載されている個別のトランジスタおよび素子は、所望の回路を形成することに関連する１つ乃至多数のトランジスタを代表しているとみなされることを理解されたい。例えば、図４において、無線周波数トランジスタは、無線周波数回路を形成する多数の無線周波数トランジスタを代表している。
【００１１】
（第１実施形態）
図１は、シリコンに基づいたＣＭＯＳ装置およびリン化インジウム高電子移動度トランジスタ（ＨＥＭＴ）を含んでいるハイブリッド基板技術回路の第１の例示的な実施形態を示している。
【００１２】
図１は、基板１００の上方に形成されたＣＭＯＳ装置１０１およびリン化インジウム高電子移動度トランジスタ（ＨＥＭＴ）１０２を示している。簡略化のために、ＣＭＯＳ装置１０１は、図１（および他の図）において、１つのＭＯＳＦＥＴによって表わされている。（ＣＭＯＳ１０１のための）相補型ＭＯＳＦＥＴは、ＣＭＯＳ装置１０１用に示されているこのＭＯＳＦＥＴと同様の構造を有しているので、示されていない。本技術分野で知られているように、エピタキシャル層１００ａは、図１（およびＣＭＯＳ装置を伴っている他の図）に示されているＭＯＳＦＥＴと相補なタイプのＭＯＳＦＥＴに合わせて、変更されている（ｐ型またはｎ型）（例えばウェル内に形成されている）かもしれない。
【００１３】
シリコン１００ａのエピタキシャル成長層が、基板１００上に成長させられる。ＣＭＯＳ装置１０１が、従来の処理技術に基づいてエピタキシャル層１００ａ内に形成される。図１は、また、シャロー・トレンチ・アイソレーション領域１０３を示している。シャロー・トレンチ・アイソレーション領域１０３は、ＣＭＯＳ装置１０１を他の装置（他の装置およびリン化インジウム装置が含まれる（ただし、これらに限定されない））から分離する。ＣＭＯＳ装置１０１は、深いソース注入領域１０４ａおよび深いドレイン注入領域１０４ｂを含んでいる従来のＣＭＯＳ装置である。より浅い注入領域が、浅いソース注入領域１０６ａおよび浅いドレイン注入領域１０６ｂとして、図１に示されている。ＣＭＯＳ装置１０１は、ソース・コンタクト領域１０５ａおよびドレイン・コンタクト領域１０５ｂを含んでいる。ＣＭＯＳ装置１０１は、側壁１０８によって境界を規定されているゲート１０７およびゲート・コンタクト１０９を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート１０７とエピタキシャル層１００ａとの間に存在している。動作の際、チャネル１１０がゲート酸化膜の下方に形成され、装置の動作が可能になる。ＣＭＯＳ装置１０１を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００１４】
リン化インジウムＨＥＭＴ装置１０２が、シャロー・トレンチ・アイソレーション領域１０３相互間の埋め込み酸化層１１１の上面上に形成される。リン化インジウムＨＥＭＴ装置１０２は、従来の製造技術に基づいている標準的なリン化インジウムＨＥＭＴ装置である。リン化インジウムＨＥＭＴ装置１０２は、リン化インジウム（ＩｎＰ）基板１１２を含んでいる。リン化インジウム（ＩｎＰ）基板１１２の上面上に、ヒ化インジウム・ガリウム（ＩｎＧａＡｓ）・チャネル層１１３が形成される。次に、ヒ化インジウム・ガリウム（ＩｎＧａＡｓ）・チャネル層１１３の上面上に、ヒ化インジウム・アルミニウム（ＩｎＡｌＡｓ）・バリア層１１４が形成される。次に、ヒ化インジウム・アルミニウム（ＩｎＡｌＡｓ）層１１４の上面上に、ソース領域１１５ａおよびドレイン領域１１５ｂが形成される。ソース・コンタクト１１６ａおよびドレイン・コンタクト１１６ｂおよびゲート・コンタクト１１７が、それぞれの領域上に形成される。
【００１５】
上記のように、ＨＥＭＴ装置は、特にミリ波周波数において、低ノイズ・データおよび高利得が要求される軍用および商用用途において有用である。図１に示されているようなハイブリッド基板技術を用いることによって、共通の基板上にリン化インジウムＨＥＭＴ装置をシリコンに基づいたＣＭＯＳ装置と平行して配置できる。よって、リン化インジウムＨＥＭＴ装置をこれらのＣＭＯＳ制御ロジックの隣に配置することによって、全体のサイズ、（チップ相互間の）配線の複雑度、配線ノイズ、遅延を減少できる。
【００１６】
（第２実施形態）
図２は、シリコンに基づいたＣＭＯＳ装置およびリン化インジウム・ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）を含んでいるハイブリッド基板技術回路の第２の例示的な実施形態を示している。
【００１７】
図２は、ＣＭＯＳ装置およびリン化インジウム・ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）が共通の基板上に形成される第２実施形態を示している。シリコン２００ａのエピタキシャル成長層が、基板２００上に成長させられる。ＣＭＯＳ装置２０１が、従来の処理技術に基づいてエピタキシャル層２００ａ内に形成される。図２は、また、シャロー・トレンチ・アイソレーション領域２０３を示している。シャロー・トレンチ・アイソレーション領域２０３は、ＣＭＯＳ装置２０１を他の装置（他の装置およびリン化インジウム装置が含まれる（ただし、これらに限定されない））から分離する。ＣＭＯＳ装置２０１は、深いソース注入領域２０４ａおよび深いドレイン注入領域２０４ｂを含んでいる従来のＣＭＯＳ装置である。より浅い注入領域が、浅いソース注入領域２０６ａおよび浅いドレイン注入領域２０６ｂとして、図２に示されている。ＣＭＯＳ装置２０１は、ソース・コンタクト領域２０５ａおよびドレイン・コンタクト領域２０５ｂを含んでいる。ＣＭＯＳ装置２０１は、側壁２０８によって境界を規定されているゲート２０７およびゲート・コンタクト２０９を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート２０７とエピタキシャル層２００ａとの間に存在している。動作の際、チャネル２１０がゲート酸化膜の下方に形成され、装置の動作が可能になる。ＣＭＯＳ装置２０１を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００１８】
リン化インジウム・ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）装置２０２が、シャロー・トレンチ・アイソレーション領域２０３相互間の埋め込み酸化層２１１の上面上に形成される。リン化インジウム・ヘテロ接合バイポーラ・トランジスタ装置２０２は、従来の製造技術に基づいている標準的なリン化インジウム・ヘテロ接合バイポーラ・トランジスタである。リン化インジウム・ヘテロ接合バイポーラ・トランジスタ装置２０２は、埋め込み酸化層２１１上に形成されたリン化インジウム（ＩｎＰ）基板２１２を含んでいる。リン化インジウム（ＩｎＰ）基板２１２の上面上に、ヒ化インジウム・ガリウム（ＩｎＧａＡｓ）・コレクタ層２１３が形成される。次に、ヒ化インジウム・ガリウム（ＩｎＧａＡｓ）コレクタ層２１３の上面上に、ヒ化インジウム・ガリウム（ＩｎＧａＡｓ）・ベース層２１４が形成される。次に、ヒ化インジウム・ガリウム・ベース層２１４の上面上に、リン化インジウム（ＩｎＰ）・エミッタ層２１５が形成される。最後に、コレクタ２１３、ベース２１４、エミッタ２１５上に、コレクタ・コンタクト２１９および２２０、ベース・コンタクト２１７および２１８、エミッタ・コンタクト２１６がそれぞれ形成される。
【００１９】
図２に示されているようなハイブリッド基板技術を用いることによって、共通の基板上にリン化インジウムＨＢＴ装置をシリコンに基づいたＣＭＯＳ装置と平行して配置できる。よって、リン化インジウムＨＢＴ装置とこれらのＣＭＯＳ制御ロジックの隣に配置することによって、全体のサイズ、（チップ相互間の）配線の複雑度、配線ノイズ、遅延を減少できる。
【００２０】
（第３実施形態）
図３は、シリコンに基づいたｐＦＥＴ装置およびヒ化ガリウムｎＦＥＴ装置を含んでいるハイブリッド基板技術回路の第３の例示的な実施形態を示している。
【００２１】
図３は、ヒ化ガリウム（ＧａＡＳ）およびシリコン基板とともにそれぞれ形成されたｎＦＥＴおよびｐＦＥＴを示している。図３は、エピタキシャル層３００ａ上に形成されたｐＦＥＴ３０１によって複数のｐＦＥＴを代表させている。エピタキシャル層３００ａは、基板３００上に形成されている。上記のように、シリコン３００ａのエピタキシャル成長層が、基板３００上に成長させられる。ｐＦＥＴ装置３０１が、従来の処理技術に基づいてエピタキシャル層３００ａ内に形成される。図３は、また、シャロー・トレンチ・アイソレーション領域３０３を示している。シャロー・トレンチ・アイソレーション領域３０３は、ｐＦＥＴ装置３０１を他の装置（他のｐＦＥＴ装置およびｎＦＥＴ装置が含まれる（ただし、これらに限定されない））から分離する。ｐＦＥＴ装置３０１は、深いソース注入領域３０４ａおよび深いドレイン注入領域３０４ｂを含んでいる従来のｐＦＥＴ装置である。より浅い注入領域が、浅いソース注入領域３０６ａおよび浅いドレイン注入領域３０６ｂとして、図３に示されている。ｐＦＥＴ装置３０１は、ソース・コンタクト領域３０５ａおよびドレイン・コンタクト領域３０５ｂを含んでいる。ｐＦＥＴ装置３０１は、側壁３０８によって境界を規定されているゲート３０７およびゲート・コンタクト３０９を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート３０７とエピタキシャル層３００ａとの間に存在している。動作の際、チャネル３１０がゲート酸化膜の下方に形成され、装置の動作が可能になる。ｐＦＥＴ装置３０１を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００２２】
ｎＦＥＴ装置３０２が、埋め込み酸化層３１１上に形成される。まず、埋め込み酸化層３１１上に、ヒ化ガリウム（ＧａＡｓ）層３１２が堆積されるか（例えば本技術分野において知られているようにエピタキシャル成長によって）成長させられる。ｎＦＥＴ装置３０２は、深いソース注入領域３１３ａおよび深いドレイン注入領域３１３ｂを含んでいる。より浅い注入領域が、浅いソース注入領域３１４ａおよび浅いドレイン注入領域３１４ｂとして、図３に示されている。ｎＦＥＴ装置３０２は、ソース・コンタクト領域３１５ａおよびドレイン・コンタクト領域３１５ｂを含んでいる。ｎＦＥＴ装置３０２は、側壁３１７によって境界を規定されているゲート３１６およびゲート・コンタクト３１８を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート３１６とヒ化ガリウム層３１２との間に存在している。動作の際、チャネル３１９がゲート酸化膜の下方に形成され、装置の動作が可能になる。ｎＦＥＴ装置３０２を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００２３】
図３に示されているようなハイブリッド基板技術を用いることによって、ヒ化ガリウム（ＧａＡｓ）ｎＦＥＴをシリコンに基づいたｐＦＥＴと平行して共通の基板上に配置できる。知られているように、同じデザイン・ルールに従っていても、シリコンｎＦＥＴおよびシリコンｐＦＥＴは、キャリア移動度の違いおよびその他の違いに基づいて違った形で動作する。この、同じ半導体ボディーを有していながらのｎＦＥＴとｐＦＥＴとの間の動作の違いは、また、他の半導体のタイプにも当てはまり得る。ボディーのタイプに基づいて半導体ＦＥＴのキャリア移動度および他の点を整合させることによって、ｎＦＥＴとｐＦＥＴとの間の違いを最小化できる。よって、ｎＦＥＴとｐＦＥＴとの間の移動度のおよび他の要素の違いがなくなるようにトランジスタの異なるボディーのタイプを選択することによって、同じデザイン・ルールがｐＦＥＴ３０１およびｎＦＥＴ３０２の両方に用いられるとすることができる。
【００２４】
（第４実施形態）
図４は、シリコンに基づいたＣＭＯＳ装置およびリン化インジウム無線周波数トランジスタを含んでいるハイブリッド基板技術回路の第４の例示的な実施形態を示している。
【００２５】
図４は、ＣＭＯＳ装置４０１およびリン化インジウム無線周波数（ＲＦ）装置４０２を示している。ＣＭＯＳ装置４０１は、上記のＣＭＯＳ装置と同様である。例えば、シリコン４００ａのエピタキシャル成長層が、基板４００上に成長させられる。ＣＭＯＳ装置４０１が、従来の処理技術に基づいてエピタキシャル層４００ａ内に形成される。図４は、また、シャロー・トレンチ・アイソレーション領域４０３を示している。シャロー・トレンチ・アイソレーション領域４０３は、ＣＭＯＳ装置４０１を他の装置（他の装置およびリン化インジウム装置が含まれる（ただし、これらに限定されない））から分離する。ＣＭＯＳ装置４０１は、深いソース注入領域４０４ａおよび深いドレイン注入領域４０４ｂを含んでいる従来のＣＭＯＳ装置である。より浅い注入領域が、浅いソース注入領域４０６ａおよび浅いドレイン注入領域４０６ｂとして、図４に示されている。ＣＭＯＳ装置４０１は、ソース・コンタクト領域４０５ａおよびドレイン・コンタクト領域４０５ｂを含んでいる。ＣＭＯＳ装置４０１は、側壁４０８によって境界を規定されているゲート４０７およびゲート・コンタクト４０９を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート４０７とエピタキシャル層４００ａとの間に存在している。動作の際、チャネル４１０がゲート酸化膜の下方に形成され、装置の動作が可能になる。ＣＭＯＳ装置４０１を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００２６】
ＲＦ装置４０２が、埋め込み酸化層４１１上に形成される。まず、埋め込み酸化層４１１上に、ヒ化ガリウム（ＧａＡｓ）層４１２が堆積されるか（例えば本技術分野において知られているようにエピタキシャル成長によって）成長させられる。ＲＦ装置４０２は、深いソース注入領域４１３ａおよび深いドレイン注入領域４１３ｂを含んでいる。より浅い注入領域が、浅いソース注入領域４１４ａおよび浅いドレイン注入領域４１４ｂとして、図４に示されている。ＲＦ装置４０２は、ソース・コンタクト領域４１５ａおよびドレイン・コンタクト領域４１５ｂを含んでいる。ＲＦ装置４０２は、側壁４１７によって境界を規定されているゲート４１６およびゲート・コンタクト４１８を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート４１６とヒ化ガリウム層４１２との間に存在している。動作の際、チャネル４１９がゲート酸化膜の下方に形成され、装置の動作が可能になる。ＲＦ装置４０２を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００２７】
リン化インジウム（ＩｎＰ）無線周波数装置は、特にミリ波周波数において、低ノイズ・データおよび高利得が要求される軍用および商用用途において有用である。図４に示されているようなハイブリッド基板技術を用いることによって、共通の基板上にリン化インジウム無線周波数装置をシリコンに基づいたＣＭＯＳ装置と平行して配置できる。よって、リン化インジウム無線周波数装置をこれらのＣＭＯＳ制御ロジックの隣に配置することによって、全体のサイズ、（チップ相互間の）配線の複雑度、配線ノイズ、遅延を減少できる。
【００２８】
（第５実施形態）
図５は、シリコンに基づいたｐＦＥＴ装置およびシリコン・ゲルマニウムｎＦＥＴ装置を含んでいるハイブリッド基板技術回路の第５の例示的な実施形態を示している。
【００２９】
図５は、シリコン・ゲルマニウム（ＳｉＧｅ）およびシリコン基板とともにそれぞれ形成されたｎＦＥＴおよびｐＦＥＴを示している。図５は、エピタキシャル層５００ａ上に形成されたｐＦＥＴ５０１によって複数のｐＦＥＴを代表させている。エピタキシャル層５００ａは、基板５００上に形成されている。上記のように、シリコン５００ａのエピタキシャル成長層が、基板５００上に成長させられる。ｐＦＥＴ装置５０１が、従来の処理技術に基づいてエピタキシャル層５００ａ内に形成される。図５は、また、シャロー・トレンチ・アイソレーション領域５０３を示している。シャロー・トレンチ・アイソレーション領域５０３は、ｐＦＥＴ装置５０１を他の装置（他のｐＦＥＴ装置およびｎＦＥＴ装置が含まれる（ただし、これらに限定されない））から分離する。ｐＦＥＴ装置５０１は、深いソース注入領域５０４ａおよび深いドレイン注入領域５０４ｂを含んでいる従来のｐＦＥＴ装置である。より浅い注入領域が、浅いソース注入領域５０６ａおよび浅いドレイン注入領域５０６ｂとして、図５に示されている。ｐＦＥＴ装置５０１は、ソース・コンタクト領域５０５ａおよびドレイン・コンタクト領域５０５ｂを含んでいる。ｐＦＥＴ装置５０１は、側壁５０８によって境界を規定されているゲート５０７およびゲート・コンタクト５０９を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート５０７とエピタキシャル層５００ａとの間に存在している。動作の際、チャネル５１０がゲート酸化膜の下方に形成され、装置の動作が可能になる。ｐＦＥＴ装置５０１を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００３０】
ｎＦＥＴ装置５０２が、埋め込み酸化層５１１上に形成される。まず、埋め込み酸化層５１１上に、シリコン・ゲルマニウム（ＳｉＧｅ）層５１２が堆積されるか（例えば本技術分野において知られているようにエピタキシャル成長によって）成長させられる。ｎＦＥＴ装置５０２は、深いソース注入領域５１３ａおよび深いドレイン注入領域５１３ｂを含んでいる。より浅い注入領域が、浅いソース注入領域５１４ａおよび浅いドレイン注入領域５１４ｂとして、図５に示されている。ｎＦＥＴ装置５０２は、ソース・コンタクト領域５１５ａおよびドレイン・コンタクト領域５１５ｂを含んでいる。ｎＦＥＴ装置５０２は、側壁５１７によって境界を規定されているゲート５１６およびゲート・コンタクト５１８を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート５１６とシリコン・ゲルマニウム（ＳｉＧｅ）層５１２との間に存在している。動作の際、チャネル５１９がゲート酸化膜の下方に形成され、装置の動作が可能になる。ｎＦＥＴ装置５０２を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００３１】
図５に示されているようなハイブリッド基板技術を用いることによって、ヒ化ガリウム（ＧａＡｓ）ｎＦＥＴをシリコンに基づいたｐＦＥＴと平行して共通の基板上に配置できる。知られているように、同じデザイン・ルールに従っていても、シリコンｎＦＥＴおよびシリコンｐＦＥＴは、キャリア移動度の違いおよびその他の違いに基づいて違った形で動作する。この、同じ半導体ボディーを有していながらのｎＦＥＴとｐＦＥＴとの間の動作の違いは、また、他の半導体のタイプにも当てはまり得る。ボディーのタイプに基づいて半導体ＦＥＴのキャリア移動度および他の点を整合させることによって、ｎＦＥＴとｐＦＥＴとの間の違いを最小化できる。よって、ｎＦＥＴとｐＦＥＴとの間の移動度のおよび他の要素の違いがなくなるようにトランジスタの異なるボディーのタイプを選択することによって、同じデザイン・ルールがｐＦＥＴ３０１およびｎＦＥＴ３０２の両方に用いられるとすることができる。
【００３２】
（第６実施形態）
図６は、シリコンに基づいたＣＭＯＳ装置およびヒ化ガリウムＭＥＳＦＥＴ装置を含んでいるハイブリッド基板技術回路の第６の例示的な実施形態を示している。
【００３３】
図６は、ＣＭＯＳ装置６０１およびヒ化ガリウム（ＧａＡｓ）ＭＥＳＦＥＴ装置６０２を含んでいる。ＣＭＯＳ装置６０１は、上記のＣＭＯＳ装置と同様である。例えば、シリコン６００ａのエピタキシャル成長層が、基板６００上に成長させられる。ＣＭＯＳ装置６０１が、従来の処理技術に基づいてエピタキシャル層６００ａ内に形成される。図６は、また、シャロー・トレンチ・アイソレーション領域６０３を示している。シャロー・トレンチ・アイソレーション領域６０３は、ＣＭＯＳ装置６０１を他の装置（他の装置およびリン化インジウム装置が含まれる（ただし、これらに限定されない））から分離する。ＣＭＯＳ装置６０１は、深いソース注入領域６０４ａおよび深いドレイン注入領域６０４ｂを含んでいる従来のＣＭＯＳ装置である。より浅い注入領域が、浅いソース注入領域６０６ａおよび浅いドレイン注入領域６０６ｂとして、図６に示されている。ＣＭＯＳ装置６０１は、ソース・コンタクト領域６０５ａおよびドレイン・コンタクト領域６０５ｂを含んでいる。ＣＭＯＳ装置６０１は、側壁６０８によって境界を規定されているゲート６０７およびゲート・コンタクト６０９を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート６０７とエピタキシャル層６００ａとの間に存在している。動作の際、チャネル６１０がゲート酸化膜の下方に形成され、装置の動作が可能になる。ＣＭＯＳ装置６０１を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００３４】
ＭＥＳＦＥＴ装置６０２が、埋め込み酸化層６１１上に形成される。まず、埋め込み酸化層６１１の上方に、裏面導電体６２０が堆積される。次に、裏面導電体６２０上に、ヒ化ガリウム（ＧａＡｓ）層６１２が堆積されるか（例えば本技術分野において知られているようにエピタキシャル成長によって）成長させられる。ＭＥＳＦＥＴ装置６０２は、一般に、図６において、ソース・コンタクト６１５ａと、ドレイン・コンタクト６１５ｂと、ボディー層６１２とショットキー接合を形成するゲート・コンタクト６１８を含むことが示されている。ＭＥＳＦＥＴ装置６０２を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００３５】
ＭＥＳＦＥＴ装置は、シリコンに基づいたＭＯＳＦＥＴ装置より高速であり、ミリ波周波数通信およびレーダーに用いられが、シリコンに基づいたＭＯＳＦＥＴよりも高価である。図６に示されているようなハイブリッド基板技術を用いることによって、共通の基板上にＧａＡｓ  ＭＥＳＦＥＴ装置をシリコンに基づいたＣＭＯＳ装置と平行して配置できる。よって、ＧａＡｓ  ＭＥＳＦＥＴ装置をこれらのＣＭＯＳ制御ロジックの隣に配置することによって、全体のサイズ、（チップ相互間の）配線の複雑度、配線ノイズ、遅延を減少できる。
【００３６】
（ハイブリッド基板）
図７は、本発明の１つ以上の側面に従った、ハイブリッド基板装置の基本構造を示している。図７は、バルク半導体基板７００と、その上面上に成長させられたエピタキシャル層７００ａを示している。上記の実施形態は、バルク半導体７００およびエピタキシャル層７００ａを説明している。しかしながら、上記の各実施形態において、エピタキシャル層７００ａを省略し、装置７０１（装置１０１、２０１、３０１、４０１、５０１、６０１を含む）が基板７００内に直接形成されてもよいことが理解される。
【００３７】
他の材料がシリコン、シリコン・ゲルマニウム、リン化インジウム、ヒ化ガリウムに代えて用いられてもよいことが理解される。半導体のこれらのタイプは、例として提供されている。
【００３８】
さらに、上記の実施形態は、バルク半導体７００をシリコンとして、また、エピタキシャル層７００ａをシリコンとして説明し、別の半導体材料（ＳｉＧｅ、ＩｎＰ、ＧａＡｓ等）が埋め込み酸化層７０４上に形成されることを説明している。半導体のタイプの位置が入れ替わっていてもよいことが理解される。例えば、非シリコン装置がシリコン装置より広い面積を必要とする集積回路については、非シリコン・バルク半導体を用いるとともに埋め込み酸化層７０４の上方に半導体７０５としてシリコンを用いることが有用である。
【００３９】
図８は、本発明の１つ以上の側面に従ったハイブリッド基板装置の一部の平面図である。図８は、領域相互間の関係を示すための一例に過ぎない。半導体基板８００が、説明のために示されている。この基板は、図８においては例示的に露出されているのとは反対に、さらなる層によって覆われているであろうことが理解される。２つの回路領域８０１、８０２が示されている。埋め込み酸化層は、この例では、回路８０２の下方に位置する。シャロー・トレンチ・アイソレーション（ＳＴＩ）が、回路８０１、８０２を囲んでいることが示されている。本技術分野において知られているように、ＳＴＩが用いられる場合も用いられない場合もあることが理解される。例えば、ＳＴＩは、回路のある部分のみを分離するために用いられ、他方、別の部分については必要ではない。領域８０４は、回路８０１が形成される領域である。領域８０５は、回路８０２が形成される領域である。領域８０４の材料は、基板８００上（またはその上に介在する層の上）に成長させられたエピタキシャル層であるか、基板８００自体である。領域８０５の材料は、埋め込み酸化層の上方に位置し、領域８０４内の基板材料および（または）材料と異なる半導体材料からなっている。配線８０６は、領域８０４内の回路が、領域８０５内の回路と相互接続され、また集積回路の別の部分に接続されることが可能であることを示している。
【００４０】
ハイブリッド基板技術の別の実現形態が利用可能である。例えば、第１実施形態において、ＩｎＰを半導体材料として用いる代わりにＧａＡｓが用いられ、これに応じて、（ＩｎＰ  ＨＥＭＴの代わりにＧａＡｓ  ＨＥＭＴを製造する場合に）本技術分野で知られているようにＨＥＭＴの構造が調整される。同様に、第１実施形態のＩｎＰに代えてＧａＡｓ半導体材料を用いて、シュードモルフィック高電子移動度トランジスタ（Ｐ−ＨＥＭＴ）が形成されてもよい。
【００４１】
次に、第２実施形態に関して、ＨＢＴの製造において埋め込み酸化層の上方の半導体層としてＩｎＰの代わりにＧａＡｓが用いられ、これに応じて、（ＩｎＰ  ＨＢＴの代わりにＧａＡｓ  ＨＢＴを製造する場合に）本技術分野で知られているようにＨＢＴの構造が調整されてもよい。
【００４２】
主題が、構造上の特徴および（または）方法論的な行為について具体的な表現で説明したが、添付の請求項において定義されている主題は、必ずしも、上記の具体的な特徴および行為に限定されない。むしろ、上記の具体的特徴および行為は、請求項を実行するための具体的な形態として開示されている。添付の請求項の範囲および思想内の他の多数の実施形態、変更物、変形物が、本開示を精査することによって、当業者が思いつくであろう。
【図１】
2010028085.tif 000003
【図２】
2010028085.tif 000004
【図３】
2010028085.tif 000005
【図４】
2010028085.tif 000006
【図５】
2010028085.tif 000007
【図６】
2010028085.tif 000008
【図７】
2010028085.tif 000009
【図８】
2010028085.tif 000010
【手続補正書】
【提出日】平成21年5月18日(2009.5.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の側面は、半導体向けのハイブリッド基板に関する。
【背景技術】
【０００２】
大規模集積回路および多層集積回路が、例えば遠距離通信業界において、例として光ファイバ増幅システム、無線通信システム（衛星を含む）、光レーザ、発光ダイオード・システムにおいて利用されている。シリコン基板上のＣＭＯＳ  ＬＳＩが一般に知られているが、シリコン基板上のＣＭＯＳ  ＬＳＩは上記の適用形態においては好まれない。ＩＩＩ−Ｖ集積回路が、上記の業界で好まれている。その理由は、化合物ヒ化ガリウム（ＧａＡｓ）またはリン化インジウム（ＩｎＰ）のチャネルの移動度がシリコンより大きいからである。また、ＧａＡｓやＩｎＰの耐圧はシリコンより大きい。ＧａＡｓおよびＩｎＰの耐圧がより高いことは、一般に、アナログＬＳＩ（large scale integrated circuit）にとって有益であり、したがって、ＧａＡｓおよびＩｎＰに基づいた装置がアナログＬＳＩに対して用いられる。これらの理由により、ＩＩＩ−Ｖ集積回路は、これらの業界において好まれている。例えば、ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）が、電力増幅用に携帯電話業界で用いられている。Ｎ型およびＰ型電界効果型トランジスタ（ＦＥＴ）は、他の回路とまたはこれらが一緒に、ほぼあらゆるところで用いられている。高電子移動度トランジスタ（ＨＥＭＴ）は、衛星受信機のような通信の適用形態において用いられている。これらの異なるタイプの集積回路の実現性を秘めた適用形態は、構想に限定されている。
【０００３】
したがって、遠距離通信分野において、ＩＩＩ−Ｖ基板上でＩＩＩ−Ｖ集積回路を用いることが知られている。これらの集積回路は、一般に、少なくとも幾つかの、シリコンに基づいた回路と共に用いられる。基板が相違するので、ＩＩＩ−Ｖ集積回路とシリコンＣＭＯＳ回路とは、別々の集積回路上に設けられてきた。この別々の集積回路同士は、回路基板または他の接続構造によって接続されねばならない。このことによって、これらの回路を微細化することおよびさらに集積することが妨げられている。したがって、小型および軽量の装置が好まれる環境において、システムを微細化することは有益であろう。
【発明の概要】
【０００４】
本発明の一態様によるハイブリッド基板回路は、第１半導体材料の第１領域と、埋め込み酸化層および前記埋め込み酸化層の上方の第２半導体材料を含んでいる第２領域と、前記第１半導体材料内に形成された第１回路と、前記第２半導体材料内に形成された第２回路と、前記第１回路と前記第２回路との間のシャロー・トレンチ・アイソレーション領域と、を具備し、前記第１半導体材料はシリコンを含み、前記第２半導体材料はシリコンを含んでおらず、前記第１回路はＣＭＯＳ回路であり、前記第２回路は高電子移動度トランジスタ回路である。
【図面の簡単な説明】
【０００５】
【図１】シリコンに基づいたＣＭＯＳ装置およびリン化インジウム高電子移動度トランジスタ（ＨＥＭＴ）を含んでいるハイブリッド基板技術回路の第１の例示的な実施形態を示している。
【図２】シリコンに基づいたＣＭＯＳ装置およびリン化インジウム・ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）を含んでいるハイブリッド基板技術回路の第２の例示的な実施形態を示している。
【図３】シリコンに基づいたｐＦＥＴ装置およびヒ化ガリウムｎＦＥＴ装置を含んでいるハイブリッド基板技術回路の第３の例示的な実施形態を示している。
【図４】シリコンに基づいたＣＭＯＳ装置およびリン化インジウム無線周波数トランジスタを含んでいるハイブリッド基板技術回路の第４の例示的な実施形態を示している。
【図５】シリコンに基づいたｐＦＥＴ装置およびシリコン・ゲルマニウムｎＦＥＴ装置を含んでいるハイブリッド基板技術回路の第５の例示的な実施形態を示している。
【図６】シリコンに基づいたＣＭＯＳ装置およびヒ化ガリウムＭＥＳＦＥＴ装置を含んでいるハイブリッド基板技術回路の第６の例示的な実施形態を示している。
【図７】本発明の１つ以上の側面に従ったハイブリッド基板装置の基本構造を示している。
【図８】本発明の１つ以上の側面に従ったハイブリッド基板装置の一部の平面図である。
【発明を実施するための形態】
【０００６】
本発明の側面は、ハイブリッド基板技術を提供して、相違する基板を要求する複数の回路を１つの集積回路において組合せることを可能にすることに関する。
【０００７】
この結果、ハイブリッド基板を伴った装置の様々な実施形態が、以下の本発明の詳細な説明および図面において記載されている。１つ以上の側面において、埋め込み酸化層が用いられて基板を異なるタイプの別の半導体層から分離している。そして、回路がこの元の基板上に形成され、層がこの基板上に形成され、層が埋め込み酸化層上に堆積される。
【０００８】
本発明の１つ以上の側面は、相違する基板を要求する複数の装置を１つのチップ上に形成することに関する。
【０００９】
以下の記載において、要素相互間の様々な接続が示されている。これらの接続は、一般的なものであって、特定されない限り直接的でも間接的でもよいこと、およびこのように特定することがこの点に関して限定することを意図されていないことに留意されたい。
【００１０】
１つ以上の側面に従って、埋め込み酸化層が、基板上または基板内に設けられる。次いで、これと異なるタイプの半導体材料が埋め込み酸化層上に堆積されるか成長させられる。そして、複数の装置が相違するタイプの半導体材料上に形成される。
【００１１】
本明細書での目的のために、図面は、時々、回路を含むものとして記載されている。各図面に記載されている個別のトランジスタおよび素子は、所望の回路を形成することに関連する１つ乃至多数のトランジスタを代表しているとみなされることを理解されたい。例えば、図４において、無線周波数トランジスタは、無線周波数回路を形成する多数の無線周波数トランジスタを代表している。
【００１２】
（第１実施形態）
図１は、シリコンに基づいたＣＭＯＳ装置およびリン化インジウム高電子移動度トランジスタ（ＨＥＭＴ）を含んでいるハイブリッド基板技術回路の第１の例示的な実施形態を示している。
【００１３】
図１は、基板１００の上方に形成されたＣＭＯＳ装置１０１およびリン化インジウム高電子移動度トランジスタ（ＨＥＭＴ）１０２を示している。簡略化のために、ＣＭＯＳ装置１０１は、図１（および他の図）において、１つのＭＯＳＦＥＴによって表わされている。（ＣＭＯＳ１０１のための）相補型ＭＯＳＦＥＴは、ＣＭＯＳ装置１０１用に示されているこのＭＯＳＦＥＴと同様の構造を有しているので、示されていない。本技術分野で知られているように、エピタキシャル層１００ａは、図１（およびＣＭＯＳ装置を伴っている他の図）に示されているＭＯＳＦＥＴと相補なタイプのＭＯＳＦＥＴに合わせて、変更されている（ｐ型またはｎ型）（例えばウェル内に形成されている）かもしれない。
【００１４】
シリコン１００ａのエピタキシャル成長層が、基板１００上に成長させられる。ＣＭＯＳ装置１０１が、従来の処理技術に基づいてエピタキシャル層１００ａ内に形成される。図１は、また、シャロー・トレンチ・アイソレーション領域１０３を示している。シャロー・トレンチ・アイソレーション領域１０３は、ＣＭＯＳ装置１０１を他の装置（他の装置およびリン化インジウム装置が含まれる（ただし、これらに限定されない））から分離する。ＣＭＯＳ装置１０１は、深いソース注入領域１０４ａおよび深いドレイン注入領域１０４ｂを含んでいる従来のＣＭＯＳ装置である。より浅い注入領域が、浅いソース注入領域１０６ａおよび浅いドレイン注入領域１０６ｂとして、図１に示されている。ＣＭＯＳ装置１０１は、ソース・コンタクト領域１０５ａおよびドレイン・コンタクト領域１０５ｂを含んでいる。ＣＭＯＳ装置１０１は、側壁１０８によって境界を規定されているゲート１０７およびゲート・コンタクト１０９を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート１０７とエピタキシャル層１００ａとの間に存在している。動作の際、チャネル１１０がゲート酸化膜の下方に形成され、装置の動作が可能になる。ＣＭＯＳ装置１０１を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００１５】
リン化インジウムＨＥＭＴ装置１０２が、シャロー・トレンチ・アイソレーション領域１０３相互間の埋め込み酸化層１１１の上面上に形成される。リン化インジウムＨＥＭＴ装置１０２は、従来の製造技術に基づいている標準的なリン化インジウムＨＥＭＴ装置である。リン化インジウムＨＥＭＴ装置１０２は、リン化インジウム（ＩｎＰ）基板１１２を含んでいる。リン化インジウム（ＩｎＰ）基板１１２の上面上に、ヒ化インジウム・ガリウム（ＩｎＧａＡｓ）・チャネル層１１３が形成される。次に、ヒ化インジウム・ガリウム（ＩｎＧａＡｓ）・チャネル層１１３の上面上に、ヒ化インジウム・アルミニウム（ＩｎＡｌＡｓ）・バリア層１１４が形成される。次に、ヒ化インジウム・アルミニウム（ＩｎＡｌＡｓ）層１１４の上面上に、ソース領域１１５ａおよびドレイン領域１１５ｂが形成される。ソース・コンタクト１１６ａおよびドレイン・コンタクト１１６ｂおよびゲート・コンタクト１１７が、それぞれの領域上に形成される。
【００１６】
上記のように、ＨＥＭＴ装置は、特にミリ波周波数において、低ノイズ・データおよび高利得が要求される軍用および商用用途において有用である。図１に示されているようなハイブリッド基板技術を用いることによって、共通の基板上にリン化インジウムＨＥＭＴ装置をシリコンに基づいたＣＭＯＳ装置と平行して配置できる。よって、リン化インジウムＨＥＭＴ装置をこれらのＣＭＯＳ制御ロジックの隣に配置することによって、全体のサイズ、（チップ相互間の）配線の複雑度、配線ノイズ、遅延を減少できる。
【００１７】
（第２実施形態）
図２は、シリコンに基づいたＣＭＯＳ装置およびリン化インジウム・ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）を含んでいるハイブリッド基板技術回路の第２の例示的な実施形態を示している。
【００１８】
図２は、ＣＭＯＳ装置およびリン化インジウム・ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）が共通の基板上に形成される第２実施形態を示している。シリコン２００ａのエピタキシャル成長層が、基板２００上に成長させられる。ＣＭＯＳ装置２０１が、従来の処理技術に基づいてエピタキシャル層２００ａ内に形成される。図２は、また、シャロー・トレンチ・アイソレーション領域２０３を示している。シャロー・トレンチ・アイソレーション領域２０３は、ＣＭＯＳ装置２０１を他の装置（他の装置およびリン化インジウム装置が含まれる（ただし、これらに限定されない））から分離する。ＣＭＯＳ装置２０１は、深いソース注入領域２０４ａおよび深いドレイン注入領域２０４ｂを含んでいる従来のＣＭＯＳ装置である。より浅い注入領域が、浅いソース注入領域２０６ａおよび浅いドレイン注入領域２０６ｂとして、図２に示されている。ＣＭＯＳ装置２０１は、ソース・コンタクト領域２０５ａおよびドレイン・コンタクト領域２０５ｂを含んでいる。ＣＭＯＳ装置２０１は、側壁２０８によって境界を規定されているゲート２０７およびゲート・コンタクト２０９を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート２０７とエピタキシャル層２００ａとの間に存在している。動作の際、チャネル２１０がゲート酸化膜の下方に形成され、装置の動作が可能になる。ＣＭＯＳ装置２０１を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００１９】
リン化インジウム・ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）装置２０２が、シャロー・トレンチ・アイソレーション領域２０３相互間の埋め込み酸化層２１１の上面上に形成される。リン化インジウム・ヘテロ接合バイポーラ・トランジスタ装置２０２は、従来の製造技術に基づいている標準的なリン化インジウム・ヘテロ接合バイポーラ・トランジスタである。リン化インジウム・ヘテロ接合バイポーラ・トランジスタ装置２０２は、埋め込み酸化層２１１上に形成されたリン化インジウム（ＩｎＰ）基板２１２を含んでいる。リン化インジウム（ＩｎＰ）基板２１２の上面上に、ヒ化インジウム・ガリウム（ＩｎＧａＡｓ）・コレクタ層２１３が形成される。次に、ヒ化インジウム・ガリウム（ＩｎＧａＡｓ）コレクタ層２１３の上面上に、ヒ化インジウム・ガリウム（ＩｎＧａＡｓ）・ベース層２１４が形成される。次に、ヒ化インジウム・ガリウム・ベース層２１４の上面上に、リン化インジウム（ＩｎＰ）・エミッタ層２１５が形成される。最後に、コレクタ２１３、ベース２１４、エミッタ２１５上に、コレクタ・コンタクト２１９および２２０、ベース・コンタクト２１７および２１８、エミッタ・コンタクト２１６がそれぞれ形成される。
【００２０】
図２に示されているようなハイブリッド基板技術を用いることによって、共通の基板上にリン化インジウムＨＢＴ装置をシリコンに基づいたＣＭＯＳ装置と平行して配置できる。よって、リン化インジウムＨＢＴ装置とこれらのＣＭＯＳ制御ロジックの隣に配置することによって、全体のサイズ、（チップ相互間の）配線の複雑度、配線ノイズ、遅延を減少できる。
【００２１】
（第３実施形態）
図３は、シリコンに基づいたｐＦＥＴ装置およびヒ化ガリウムｎＦＥＴ装置を含んでいるハイブリッド基板技術回路の第３の例示的な実施形態を示している。
【００２２】
図３は、ヒ化ガリウム（ＧａＡＳ）およびシリコン基板とともにそれぞれ形成されたｎＦＥＴおよびｐＦＥＴを示している。図３は、エピタキシャル層３００ａ上に形成されたｐＦＥＴ３０１によって複数のｐＦＥＴを代表させている。エピタキシャル層３００ａは、基板３００上に形成されている。上記のように、シリコン３００ａのエピタキシャル成長層が、基板３００上に成長させられる。ｐＦＥＴ装置３０１が、従来の処理技術に基づいてエピタキシャル層３００ａ内に形成される。図３は、また、シャロー・トレンチ・アイソレーション領域３０３を示している。シャロー・トレンチ・アイソレーション領域３０３は、ｐＦＥＴ装置３０１を他の装置（他のｐＦＥＴ装置およびｎＦＥＴ装置が含まれる（ただし、これらに限定されない））から分離する。ｐＦＥＴ装置３０１は、深いソース注入領域３０４ａおよび深いドレイン注入領域３０４ｂを含んでいる従来のｐＦＥＴ装置である。より浅い注入領域が、浅いソース注入領域３０６ａおよび浅いドレイン注入領域３０６ｂとして、図３に示されている。ｐＦＥＴ装置３０１は、ソース・コンタクト領域３０５ａおよびドレイン・コンタクト領域３０５ｂを含んでいる。ｐＦＥＴ装置３０１は、側壁３０８によって境界を規定されているゲート３０７およびゲート・コンタクト３０９を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート３０７とエピタキシャル層３００ａとの間に存在している。動作の際、チャネル３１０がゲート酸化膜の下方に形成され、装置の動作が可能になる。ｐＦＥＴ装置３０１を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００２３】
ｎＦＥＴ装置３０２が、埋め込み酸化層３１１上に形成される。まず、埋め込み酸化層３１１上に、ヒ化ガリウム（ＧａＡｓ）層３１２が堆積されるか（例えば本技術分野において知られているようにエピタキシャル成長によって）成長させられる。ｎＦＥＴ装置３０２は、深いソース注入領域３１３ａおよび深いドレイン注入領域３１３ｂを含んでいる。より浅い注入領域が、浅いソース注入領域３１４ａおよび浅いドレイン注入領域３１４ｂとして、図３に示されている。ｎＦＥＴ装置３０２は、ソース・コンタクト領域３１５ａおよびドレイン・コンタクト領域３１５ｂを含んでいる。ｎＦＥＴ装置３０２は、側壁３１７によって境界を規定されているゲート３１６およびゲート・コンタクト３１８を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート３１６とヒ化ガリウム層３１２との間に存在している。動作の際、チャネル３１９がゲート酸化膜の下方に形成され、装置の動作が可能になる。ｎＦＥＴ装置３０２を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００２４】
図３に示されているようなハイブリッド基板技術を用いることによって、ヒ化ガリウム（ＧａＡｓ）ｎＦＥＴをシリコンに基づいたｐＦＥＴと平行して共通の基板上に配置できる。知られているように、同じデザイン・ルールに従っていても、シリコンｎＦＥＴおよびシリコンｐＦＥＴは、キャリア移動度の違いおよびその他の違いに基づいて違った形で動作する。この、同じ半導体ボディーを有していながらのｎＦＥＴとｐＦＥＴとの間の動作の違いは、また、他の半導体のタイプにも当てはまり得る。ボディーのタイプに基づいて半導体ＦＥＴのキャリア移動度および他の点を整合させることによって、ｎＦＥＴとｐＦＥＴとの間の違いを最小化できる。よって、ｎＦＥＴとｐＦＥＴとの間の移動度のおよび他の要素の違いがなくなるようにトランジスタの異なるボディーのタイプを選択することによって、同じデザイン・ルールがｐＦＥＴ３０１およびｎＦＥＴ３０２の両方に用いられるとすることができる。
【００２５】
（第４実施形態）
図４は、シリコンに基づいたＣＭＯＳ装置およびリン化インジウム無線周波数トランジスタを含んでいるハイブリッド基板技術回路の第４の例示的な実施形態を示している。
【００２６】
図４は、ＣＭＯＳ装置４０１およびリン化インジウム無線周波数（ＲＦ）装置４０２を示している。ＣＭＯＳ装置４０１は、上記のＣＭＯＳ装置と同様である。例えば、シリコン４００ａのエピタキシャル成長層が、基板４００上に成長させられる。ＣＭＯＳ装置４０１が、従来の処理技術に基づいてエピタキシャル層４００ａ内に形成される。図４は、また、シャロー・トレンチ・アイソレーション領域４０３を示している。シャロー・トレンチ・アイソレーション領域４０３は、ＣＭＯＳ装置４０１を他の装置（他の装置およびリン化インジウム装置が含まれる（ただし、これらに限定されない））から分離する。ＣＭＯＳ装置４０１は、深いソース注入領域４０４ａおよび深いドレイン注入領域４０４ｂを含んでいる従来のＣＭＯＳ装置である。より浅い注入領域が、浅いソース注入領域４０６ａおよび浅いドレイン注入領域４０６ｂとして、図４に示されている。ＣＭＯＳ装置４０１は、ソース・コンタクト領域４０５ａおよびドレイン・コンタクト領域４０５ｂを含んでいる。ＣＭＯＳ装置４０１は、側壁４０８によって境界を規定されているゲート４０７およびゲート・コンタクト４０９を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート４０７とエピタキシャル層４００ａとの間に存在している。動作の際、チャネル４１０がゲート酸化膜の下方に形成され、装置の動作が可能になる。ＣＭＯＳ装置４０１を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００２７】
ＲＦ装置４０２が、埋め込み酸化層４１１上に形成される。まず、埋め込み酸化層４１１上に、ヒ化ガリウム（ＧａＡｓ）層４１２が堆積されるか（例えば本技術分野において知られているようにエピタキシャル成長によって）成長させられる。ＲＦ装置４０２は、深いソース注入領域４１３ａおよび深いドレイン注入領域４１３ｂを含んでいる。より浅い注入領域が、浅いソース注入領域４１４ａおよび浅いドレイン注入領域４１４ｂとして、図４に示されている。ＲＦ装置４０２は、ソース・コンタクト領域４１５ａおよびドレイン・コンタクト領域４１５ｂを含んでいる。ＲＦ装置４０２は、側壁４１７によって境界を規定されているゲート４１６およびゲート・コンタクト４１８を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート４１６とヒ化ガリウム層４１２との間に存在している。動作の際、チャネル４１９がゲート酸化膜の下方に形成され、装置の動作が可能になる。ＲＦ装置４０２を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００２８】
リン化インジウム（ＩｎＰ）無線周波数装置は、特にミリ波周波数において、低ノイズ・データおよび高利得が要求される軍用および商用用途において有用である。図４に示されているようなハイブリッド基板技術を用いることによって、共通の基板上にリン化インジウム無線周波数装置をシリコンに基づいたＣＭＯＳ装置と平行して配置できる。よって、リン化インジウム無線周波数装置をこれらのＣＭＯＳ制御ロジックの隣に配置することによって、全体のサイズ、（チップ相互間の）配線の複雑度、配線ノイズ、遅延を減少できる。
【００２９】
（第５実施形態）
図５は、シリコンに基づいたｐＦＥＴ装置およびシリコン・ゲルマニウムｎＦＥＴ装置を含んでいるハイブリッド基板技術回路の第５の例示的な実施形態を示している。
【００３０】
図５は、シリコン・ゲルマニウム（ＳｉＧｅ）およびシリコン基板とともにそれぞれ形成されたｎＦＥＴおよびｐＦＥＴを示している。図５は、エピタキシャル層５００ａ上に形成されたｐＦＥＴ５０１によって複数のｐＦＥＴを代表させている。エピタキシャル層５００ａは、基板５００上に形成されている。上記のように、シリコン５００ａのエピタキシャル成長層が、基板５００上に成長させられる。ｐＦＥＴ装置５０１が、従来の処理技術に基づいてエピタキシャル層５００ａ内に形成される。図５は、また、シャロー・トレンチ・アイソレーション領域５０３を示している。シャロー・トレンチ・アイソレーション領域５０３は、ｐＦＥＴ装置５０１を他の装置（他のｐＦＥＴ装置およびｎＦＥＴ装置が含まれる（ただし、これらに限定されない））から分離する。ｐＦＥＴ装置５０１は、深いソース注入領域５０４ａおよび深いドレイン注入領域５０４ｂを含んでいる従来のｐＦＥＴ装置である。より浅い注入領域が、浅いソース注入領域５０６ａおよび浅いドレイン注入領域５０６ｂとして、図５に示されている。ｐＦＥＴ装置５０１は、ソース・コンタクト領域５０５ａおよびドレイン・コンタクト領域５０５ｂを含んでいる。ｐＦＥＴ装置５０１は、側壁５０８によって境界を規定されているゲート５０７およびゲート・コンタクト５０９を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート５０７とエピタキシャル層５００ａとの間に存在している。動作の際、チャネル５１０がゲート酸化膜の下方に形成され、装置の動作が可能になる。ｐＦＥＴ装置５０１を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００３１】
ｎＦＥＴ装置５０２が、埋め込み酸化層５１１上に形成される。まず、埋め込み酸化層５１１上に、シリコン・ゲルマニウム（ＳｉＧｅ）層５１２が堆積されるか（例えば本技術分野において知られているようにエピタキシャル成長によって）成長させられる。ｎＦＥＴ装置５０２は、深いソース注入領域５１３ａおよび深いドレイン注入領域５１３ｂを含んでいる。より浅い注入領域が、浅いソース注入領域５１４ａおよび浅いドレイン注入領域５１４ｂとして、図５に示されている。ｎＦＥＴ装置５０２は、ソース・コンタクト領域５１５ａおよびドレイン・コンタクト領域５１５ｂを含んでいる。ｎＦＥＴ装置５０２は、側壁５１７によって境界を規定されているゲート５１６およびゲート・コンタクト５１８を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート５１６とシリコン・ゲルマニウム（ＳｉＧｅ）層５１２との間に存在している。動作の際、チャネル５１９がゲート酸化膜の下方に形成され、装置の動作が可能になる。ｎＦＥＴ装置５０２を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００３２】
図５に示されているようなハイブリッド基板技術を用いることによって、シリコン・ゲルマニウム（ＳｉＧｅ）ｎＦＥＴをシリコンに基づいたｐＦＥＴと平行して共通の基板上に配置できる。知られているように、同じデザイン・ルールに従っていても、シリコンｎＦＥＴおよびシリコンｐＦＥＴは、キャリア移動度の違いおよびその他の違いに基づいて違った形で動作する。この、同じ半導体ボディーを有していながらのｎＦＥＴとｐＦＥＴとの間の動作の違いは、また、他の半導体のタイプにも当てはまり得る。ボディーのタイプに基づいて半導体ＦＥＴのキャリア移動度および他の点を整合させることによって、ｎＦＥＴとｐＦＥＴとの間の違いを最小化できる。よって、ｎＦＥＴとｐＦＥＴとの間の移動度のおよび他の要素の違いがなくなるようにトランジスタの異なるボディーのタイプを選択することによって、同じデザイン・ルールがｐＦＥＴ３０１およびｎＦＥＴ３０２の両方に用いられるとすることができる。
【００３３】
（第６実施形態）
図６は、シリコンに基づいたＣＭＯＳ装置およびヒ化ガリウムＭＥＳＦＥＴ装置を含んでいるハイブリッド基板技術回路の第６の例示的な実施形態を示している。
【００３４】
図６は、ＣＭＯＳ装置６０１およびヒ化ガリウム（ＧａＡｓ）ＭＥＳＦＥＴ装置６０２を含んでいる。ＣＭＯＳ装置６０１は、上記のＣＭＯＳ装置と同様である。例えば、シリコン６００ａのエピタキシャル成長層が、基板６００上に成長させられる。ＣＭＯＳ装置６０１が、従来の処理技術に基づいてエピタキシャル層６００ａ内に形成される。図６は、また、シャロー・トレンチ・アイソレーション領域６０３を示している。シャロー・トレンチ・アイソレーション領域６０３は、ＣＭＯＳ装置６０１を他の装置（他の装置およびリン化インジウム装置が含まれる（ただし、これらに限定されない））から分離する。ＣＭＯＳ装置６０１は、深いソース注入領域６０４ａおよび深いドレイン注入領域６０４ｂを含んでいる従来のＣＭＯＳ装置である。より浅い注入領域が、浅いソース注入領域６０６ａおよび浅いドレイン注入領域６０６ｂとして、図６に示されている。ＣＭＯＳ装置６０１は、ソース・コンタクト領域６０５ａおよびドレイン・コンタクト領域６０５ｂを含んでいる。ＣＭＯＳ装置６０１は、側壁６０８によって境界を規定されているゲート６０７およびゲート・コンタクト６０９を含んでいる。本技術分野で知られているように、ゲート酸化膜（図示せず）が、ゲート６０７とエピタキシャル層６００ａとの間に存在している。動作の際、チャネル６１０がゲート酸化膜の下方に形成され、装置の動作が可能になる。ＣＭＯＳ装置６０１を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００３５】
ＭＥＳＦＥＴ装置６０２が、埋め込み酸化層６１１上に形成される。まず、埋め込み酸化層６１１の上方に、裏面導電体６２０が堆積される。次に、裏面導電体６２０上に、ヒ化ガリウム（ＧａＡｓ）層６１２が堆積されるか（例えば本技術分野において知られているようにエピタキシャル成長によって）成長させられる。ＭＥＳＦＥＴ装置６０２は、一般に、図６において、ソース・コンタクト６１５ａと、ドレイン・コンタクト６１５ｂと、ボディー層６１２とショットキー接合を形成するゲート・コンタクト６１８を含むことが示されている。ＭＥＳＦＥＴ装置６０２を形成するための様々な処理技術が本技術分野で知られており、本明細書において詳細に触れない。
【００３６】
ＭＥＳＦＥＴ装置は、シリコンに基づいたＭＯＳＦＥＴ装置より高速であり、ミリ波周波数通信およびレーダーに用いられが、シリコンに基づいたＭＯＳＦＥＴよりも高価である。図６に示されているようなハイブリッド基板技術を用いることによって、共通の基板上にＧａＡｓ  ＭＥＳＦＥＴ装置をシリコンに基づいたＣＭＯＳ装置と平行して配置できる。よって、ＧａＡｓ  ＭＥＳＦＥＴ装置をこれらのＣＭＯＳ制御ロジックの隣に配置することによって、全体のサイズ、（チップ相互間の）配線の複雑度、配線ノイズ、遅延を減少できる。
【００３７】
（ハイブリッド基板）
図７は、本発明の１つ以上の側面に従った、ハイブリッド基板装置の基本構造を示している。図７は、バルク半導体基板７００と、その上面上に成長させられたエピタキシャル層７００ａを示している。上記の実施形態は、バルク半導体７００およびエピタキシャル層７００ａを説明している。しかしながら、上記の各実施形態において、エピタキシャル層７００ａを省略し、装置７０１（装置１０１、２０１、３０１、４０１、５０１、６０１を含む）が基板７００内に直接形成されてもよいことが理解される。
【００３８】
他の材料がシリコン、シリコン・ゲルマニウム、リン化インジウム、ヒ化ガリウムに代えて用いられてもよいことが理解される。半導体のこれらのタイプは、例として提供されている。
【００３９】
さらに、上記の実施形態は、バルク半導体７００をシリコンとして、また、エピタキシャル層７００ａをシリコンとして説明し、別の半導体材料（ＳｉＧｅ、ＩｎＰ、ＧａＡｓ等）が埋め込み酸化層７０４上に形成されることを説明している。半導体のタイプの位置が入れ替わっていてもよいことが理解される。例えば、非シリコン装置がシリコン装置より広い面積を必要とする集積回路については、非シリコン・バルク半導体を用いるとともに埋め込み酸化層７０４の上方に半導体７０５としてシリコンを用いることが有用である。
【００４０】
図８は、本発明の１つ以上の側面に従ったハイブリッド基板装置の一部の平面図である。図８は、領域相互間の関係を示すための一例に過ぎない。半導体基板８００が、説明のために示されている。この基板は、図８においては例示的に露出されているのとは反対に、さらなる層によって覆われているであろうことが理解される。２つの回路領域８０１、８０２が示されている。埋め込み酸化層は、この例では、回路８０２の下方に位置する。シャロー・トレンチ・アイソレーション（ＳＴＩ）が、回路８０１、８０２を囲んでいることが示されている。本技術分野において知られているように、ＳＴＩが用いられる場合も用いられない場合もあることが理解される。例えば、ＳＴＩは、回路のある部分のみを分離するために用いられ、他方、別の部分については必要ではない。領域８０４は、回路８０１が形成される領域である。領域８０５は、回路８０２が形成される領域である。領域８０４の材料は、基板８００上（またはその上に介在する層の上）に成長させられたエピタキシャル層であるか、基板８００自体である。領域８０５の材料は、埋め込み酸化層の上方に位置し、領域８０４内の基板材料および（または）材料と異なる半導体材料からなっている。配線８０６は、領域８０４内の回路が、領域８０５内の回路と相互接続され、また集積回路の別の部分に接続されることが可能であることを示している。
【００４１】
ハイブリッド基板技術の別の実現形態が利用可能である。例えば、第１実施形態において、ＩｎＰを半導体材料として用いる代わりにＧａＡｓが用いられ、これに応じて、（ＩｎＰ  ＨＥＭＴの代わりにＧａＡｓ  ＨＥＭＴを製造する場合に）本技術分野で知られているようにＨＥＭＴの構造が調整される。同様に、第１実施形態のＩｎＰに代えてＧａＡｓ半導体材料を用いて、シュードモルフィック高電子移動度トランジスタ（Ｐ−ＨＥＭＴ）が形成されてもよい。
【００４２】
次に、第２実施形態に関して、ＨＢＴの製造において埋め込み酸化層の上方の半導体層としてＩｎＰの代わりにＧａＡｓが用いられ、これに応じて、（ＩｎＰ  ＨＢＴの代わりにＧａＡｓ  ＨＢＴを製造する場合に）本技術分野で知られているようにＨＢＴの構造が調整されてもよい。
【００４３】
主題が、構造上の特徴および（または）方法論的な行為について具体的な表現で説明したが、添付の請求項において定義されている主題は、必ずしも、上記の具体的な特徴および行為に限定されない。むしろ、上記の具体的特徴および行為は、請求項を実行するための具体的な形態として開示されている。添付の請求項の範囲および思想内の他の多数の実施形態、変更物、変形物が、本開示を精査することによって、当業者が思いつくであろう。
【００４４】
また、この発明は以下の実施態様を取り得る。
【００４５】
（１）第１半導体材料の第１領域と、埋め込み酸化層および前記埋め込み酸化層の上方の第２半導体材料を含んでいる第２領域と、前記第１半導体材料内に形成された第１回路と、前記第２半導体材料内に形成された第２回路と、を具備し、前記第１半導体材料および前記第２半導体材料の一方はシリコンを含み、前記第１半導体材料および前記第２半導体材料の他方はシリコンを含んでいない、ハイブリッド基板回路。
【００４６】
（２）前記第１回路と前記第２回路との間のシャロー・トレンチ・アイソレーション領域をさらに具備する、（１）のハイブリッド基板回路
（３）前記第１回路がＣＭＯＳ回路であり、前記第１半導体材料がシリコンを含んでいる、（１）のハイブリッド基板回路。
【００４７】
（４）前記第２回路が高電子移動度トランジスタ回路である、（３）のハイブリッド基板回路。
【００４８】
（５）前記第２半導体材料がリン化インジウムである、（４）のハイブリッド基板回路。
【００４９】
（６）前記第２半導体材料がヒ化ガリウムである、（４）のハイブリッド基板回路。
【００５０】
（７）前記第２回路がシュードモルフィック高電子移動度トランジスタ回路である、（３）のハイブリッド基板回路。
【００５１】
（８）前記第２半導体材料がヒ化ガリウムである、（７）のハイブリッド基板回路。
【００５２】
（９）前記第２回路が高電子移動度トランジスタ回路である、（３）のハイブリッド基板回路。
【００５３】
（１０）前記第２半導体材料がリン化インジウムである、（９）のハイブリッド基板回路。
【００５４】
（１１）前記第２半導体材料がヒ化ガリウムである、（９）のハイブリッド基板回路。
【００５５】
（１２）前記第２回路が無線周波数回路である、（３）のハイブリッド基板回路。
【００５６】
（１３）前記第２半導体材料がリン化インジウムである、（１２）のハイブリッド基板回路。
【００５７】
（１４）前記第２回路がＭＥＳＦＥＴ回路である、（３）のハイブリッド基板回路。
【００５８】
（１５）前記第２半導体材料がヒ化ガリウムである、（１４）のハイブリッド基板回路。
【００５９】
（１６）前記第１回路がｐＦＥＴであり、前記第１半導体材料がシリコンを含んでいる、（１）のハイブリッド基板回路。
【００６０】
（１７）前記第２回路がｎＦＥＴであり、前記第２半導体材料がヒ化ガリウムである、（１６）のハイブリッド基板回路。
【００６１】
（１８）第１半導体材料の第１領域と、埋め込み酸化層および前記埋め込み酸化層の上方の第２半導体材料を含んでいる第２領域と、前記第１半導体材料内に形成された第１回路と、前記第２半導体材料内に形成された第２回路と、を具備し、前記第１半導体材料および前記第２半導体材料の一方はシリコンであり、前記第１半導体材料および前記第２半導体材料の他方はシリコン・ゲルマニウムである、ハイブリッド基板回路。
【００６２】
（１９）前記第１回路がｐＦＥＴであり、前記第２回路がｎＦＥＴである、（１６）のハイブリッド基板回路。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１半導体材料の第１領域と、
埋め込み酸化層および前記埋め込み酸化層の上方の第２半導体材料を含んでいる第２領域と、
前記第１半導体材料内に形成された第１回路と、
前記第２半導体材料内に形成された第２回路と、
前記第１回路と前記第２回路との間のシャロー・トレンチ・アイソレーション領域と、
を具備し、
前記第１半導体材料はシリコンを含み、前記第２半導体材料はシリコンを含んでおらず、
前記第１回路はＣＭＯＳ回路であり、前記第２回路は高電子移動度トランジスタ回路である、
ハイブリッド基板回路。
【請求項２】
第１半導体材料の第１領域と、
埋め込み酸化層および前記埋め込み酸化層の上方の第２半導体材料を含んでいる第２領域と、
前記第１半導体材料内に形成された第１回路と、
前記第２半導体材料内に形成された第２回路と、
前記第１回路と前記第２回路との間のシャロー・トレンチ・アイソレーション領域と、
を具備し、
前記第１半導体材料はシリコンを含み、前記第２半導体材料はシリコンを含んでおらず、
前記第１回路はＣＭＯＳ回路であり、前記第２回路はヘテロ接合バイポーラ・トランジスタ回路である、
ハイブリッド基板回路。
【請求項３】
第１半導体材料の第１領域と、
埋め込み酸化層および前記埋め込み酸化層の上方の第２半導体材料を含んでいる第２領域と、
前記第１半導体材料内に形成された第１回路と、
前記第２半導体材料内に形成された第２回路と、
前記第１回路と前記第２回路との間のシャロー・トレンチ・アイソレーション領域と、
を具備し、
前記第１半導体材料はシリコンを含み、前記第２半導体材料はシリコンを含んでおらず、
前記第１回路はＣＭＯＳ回路であり、前記第２回路は無線周波数回路である、
ハイブリッド基板回路。
【請求項４】
第１半導体材料の第１領域と、
埋め込み酸化層および前記埋め込み酸化層の上方の第２半導体材料を含んでいる第２領域と、
前記第１半導体材料内に形成された第１回路と、
前記第２半導体材料内に形成された第２回路と、
前記第１回路と前記第２回路との間のシャロー・トレンチ・アイソレーション領域と、
を具備し、
前記第１半導体材料はシリコンを含み、前記第２半導体材料はシリコンを含んでおらず、
前記第１回路がｐＦＥＴである、
ハイブリッド基板回路。
【請求項５】
第１半導体材料の第１領域と、
埋め込み酸化層および前記埋め込み酸化層の上方の第２半導体材料を含んでいる第２領域と、
前記第１半導体材料内に形成された第１回路と、
前記第２半導体材料内に形成された第２回路と、
前記第１回路と前記第２回路との間のシャロー・トレンチ・アイソレーション領域と、
を具備し、
前記第１半導体材料および前記第２半導体材料の一方はシリコンであり、前記第１半導体材料および前記第２半導体材料の他方はシリコン・ゲルマニウムである、
ハイブリッド基板回路。
【外国語明細書】
2010028085000001.pdf