(57)【要約】【課題】フォトトランジスタで増幅した信号を対数圧縮して出力する光センサにおいて低電源電圧化を行い、システムが要求する低電源電圧化を満足する光センサ及びカメラシステムを提供する。【解決手段】ベースをＭＯＳＦＥＴ１０２と電流源１０３との接続点に接続し、フォトトランジスタ１０７に直列に接続したバイポーラトランジスタ１０４を具備する。また、ベースをその接続点に接続し、対数圧縮信号を積分する積分用容量素子１０６と直列に接続したバイポーラトランジスタ１０５を具備する。バイポーラトランジスタ１０４のコレクタをＧＮＤ等の回路上の最も低い電位に設定でき、フォトトランジスタ１０７のベース端子Ｂの設定値を下げられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
光を受けて光電流を増幅した電流を出力する、第一の極性のバイポーラトランジスタを含むフォトトランジスタと、
ゲートが前記フォトトランジスタのベースに接続されたＭＯＳＦＥＴと、
を有し、前記フォトトランジスタで増幅された光信号を対数圧縮して出力する光センサにおいて、
前記ＭＯＳＦＥＴに直列に接続され、当該ＭＯＳＦＥＴを駆動する電流源と、
ベースが前記ＭＯＳＦＥＴと前記電流源との接続点に接続され、前記フォトトランジスタに直列に接続された前記第一の極性とは異なる第二の極性の第一のバイポーラトランジスタと、
ベースが前記ＭＯＳＦＥＴと前記電流源との接続点に接続され、対数圧縮信号を積分する積分用容量素子と直列に接続された前記第二の極性の第二のバイポーラトランジスタと、を有することを特徴とする光センサ。
【請求項２】
前記積分用容量素子は、信号蓄積前に前記フォトトランジスタによってリセットされることを特徴とする請求項１に記載の光センサ。
【請求項３】
前記積分用容量素子に保持される信号は、前記リセットされたリセット電位をクランプ電位でクランプして出力されることを特徴とする請求項２に記載の光センサ。
【請求項４】
前記フォトトランジスタの光電流を制限する電流リミット回路を有することを特徴とする請求項１乃至３のいずれか１項に記載の光センサ。
【請求項５】
請求項１乃至４のいずれか１項に記載の光センサを有することを特徴とする測光装置。
【請求項６】
請求項５に記載の測光装置と、レンズで結像された被写体を画像信号として取り込む固体撮像装置と、前記測光装置及び前記固体撮像装置からの信号を処理する信号処理回路とを備えたことを特徴とするカメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトトランジスタで増幅した光信号を対数圧縮して出力する光センサ及びそれを用いた測光装置並びにカメラシステムに関するものである。
【背景技術】
【０００２】
デジタル一眼レフカメラ等に用いられる測光用の光センサ（以下ＡＥセンサ）は、フラッシュに対応する素早い光応答性と、低輝度から高輝度まで広いダイナミックレンジ性能を有する必要がある。ファインダー上において測光の自由度を高めるために、受光画素数を増やす必要がある。そこで、フォトトランジスタで増幅した光信号を、比較的素子数の少ない対数回路で圧縮して出力するＡＥセンサが用いられている。
【０００３】
例えば、特許文献１に記載のＡＥセンサでは、フォトトランジスタのベース電位をモニタしてフォトトランジスタのエミッタ電圧を制御するフィードバック回路を用いることで、光応答性を向上させている。また、ＡＥセンサにおいては、ダイナミックレンジを広くするために、フォトトランジスタの光信号電流値に対して対数圧縮型した出力を行うものが知られている。特許文献２に記載のＡＥセンサでは、ベース共通のバイポーラトランジスタ対と容量素子を用いることで、対数圧縮型の光電変換装置において、受光画素数の増加に伴う素子数の増加を抑える工夫を行っている。
【０００４】
近年、半導体技術の進歩により回路における電源電圧の低電圧化が進んでいる。デジタル一眼レフの回路システムも例外ではなく、周辺回路の電源電圧の低電圧化に伴ってＡＥセンサも低い電源電圧に対応させることへの要求が高まっている。また、フォトトランジスタで光電流を増幅する方式では、高輝度時においてＡＥセンサの消費電流が非常に大きくなる。そこで、消費電力の低減という観点でも電源電圧の低電圧化は不可欠な課題となっている。
【特許文献１】特開２０００−７７６４４号公報
【特許文献２】特開２０００−７７７０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＡＥセンサの低電源電圧化において最も障害になっているのが複数の素子をカスコード接続しているフォトダイオード周辺回路である。しかしながら、特許文献１及び２では、電源電圧の低電圧化に対応するための検討が十分ではなかった。
【０００６】
本発明の目的は、フォトトランジスタで増幅した信号を対数圧縮して出力する光センサにおいて、システムが要求する低い電源電圧にも対応可能な光センサ、測光装置及びカメラシステムを提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、光を受けて光電流を増幅した電流を出力する、第一の極性のバイポーラトランジスタを含むフォトトランジスタと、ゲートが前記フォトトランジスタのベースに接続されたＭＯＳＦＥＴと、を有し、前記フォトトランジスタで増幅された光信号を対数圧縮して出力する光センサにおいて、前記ＭＯＳＦＥＴに直列に接続され、当該ＭＯＳＦＥＴを駆動する電流源と、ベースが前記ＭＯＳＦＥＴと前記電流源との接続点に接続され、前記フォトトランジスタに直列に接続された前記第一の極性とは異なる第二の極性の第一のバイポーラトランジスタと、ベースが前記ＭＯＳＦＥＴと前記電流源との接続点に接続され、対数圧縮信号を積分する積分用容量素子と直列に接続された前記第二の極性の第二のバイポーラトランジスタと、を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、フォトトランジスタのエミッタ電位を制御するバイポーラトランジスタのコレクタをＧＮＤ等の低い電位に設定できる。その結果、ベース端子を電流源の最小駆動電圧（通常はソースドレイン電圧）まで下げられ、ＡＥセンサの電源電圧を更に下げることが可能となる。
【発明を実施するための最良の形態】
【０００９】
次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。本発明に係る光センサは、フォトトランジスタで増幅した光信号を対数圧縮して出力する光センサである。
【００１０】
図８には特許文献１の図３の回路を、図９には特許文献２の図２の回路を示す。光応答性を高めることと、広いダイナミックレンジの両立を図るために、特許文献１に係る技術に対して特許文献２に係る技術を導入することが考えられるが、この構成では、電源電圧の低電圧化を進めることは困難である。
【００１１】
例えば、図８の回路と、図９の回路とを組み合わせると、図９におけるフォトトランジスタに替えて、図８におけるＩｏｕｔ端子が、図９におけるバイポーラトランジスタ２０のコレクタに接続される構成が考えられる。このような回路が駆動するためには最低でもバイポーラトランジスタの３つ分のベースエミッタ順方向電圧（以下Ｖｂｅ）に加えて、ＭＯＳＦＥＴのＶｇｓ電圧１つ分の電源電圧が必要である。
【００１２】
つまり、バイポーラトランジスタＱ１、Ｑ２および２０が動作させるために必要なＶｂｅに加えて、ＭＯＳＦＥＴＭＰ１が動作させるのに必要なＶｇｓ電圧が必要となる。バイポーラトランジスタは、設計にも依るが、一般に０．７Ｖ程度のＶｂｅを必要とするので、上述した構成を考えると３つのバイポーラトランジスタだけで２．１Ｖ分の電圧が必要となるため、電源電圧を低電圧化する際の障害となる。
【００１３】
特にフォトトランジスタのエミッタ電圧を制御するバイポーラトランジスタのベース電位（図８におけるバイポーラトランジスタＱ２のベース電位のこと。特許文献１にはゲート端子Ｂと記載）をＶｂｅ電圧１つ分より下げることができないことが問題となる。
【００１４】
（実施形態１）
図１は本発明の実施形態１に係る光センサを示す回路図である。図中１０１はフォトダイオード、１０２はＭＯＳＦＥＴ、１０３はＭＯＳＦＥＴ１０２を駆動するための電流源である。ＭＯＳＦＥＴ１０２は電流源１０３と直列に接続されている。
【００１５】
１０４は対数圧縮用の第一のバイポーラトランジスタである。１０５は積分用の第二のバイポーラトランジスタである。ＭＯＳＦＥＴ１０２のゲートはフォトトランジスタ１０７のベースに接続され、ソースはフォトトランジスタ１０７のコレクタと同電位に接続されている。
【００１６】
第一のバイポーラトランジスタ１０４のベースはＭＯＳＦＥＴ１０２と電流源１０３との接続点に接続され、第二のバイポーラトランジスタ１０５のベースも同様にＭＯＳＦＥＴ１０２と電流源１０３との接続点に接続されている。
【００１７】
また、１０６は積分用容量素子、１０７はフォトダイオード１０１の光電流をＨｆｅ倍に増幅するフォトトランジスタである。フォトトランジスタ１０７は光を受けて光電流を増幅した電流を出力する、第一の極性（図１の例ではＮＰＮ）のバイポーラトランジスタを含んでいる。積分用の第二のバイポーラトランジスタ１０５は積分用容量素子１０６と直列に接続されている。なお、フォトトランジスタ１０７は受光素子としても機能するので、前述したフォトダイオード１０１は省略してもよい。
【００１８】
対数圧縮用の第一のバイポーラトランジスタ１０４はフォトトランジスタ１０７と逆極性である（第二の極性；この例ではＰＮＰ）。また、積分用の第二のバイポーラトランジスタ１０５は第一のバイポーラトランジスタ１０４と同極性である（第二の極性；この例ではＰＮＰ）。第一のバイポーラトランジスタ１０４のベース端子をＢで示す。
【００１９】
フォトダイオード１０１、ＭＯＳＦＥＴ１０２、電流源１０３、第一のバイポーラトランジスタ１０４、フォトトランジスタ１０７を用いたフォトダイオード周辺部の構成及び動作に関しては特許文献１の図３と同様であるので説明を省略する。
【００２０】
本実施形態で、対数圧縮信号の積分値が得られる理由を以下に説明する。式を簡略化するため、バイポーラトランジスタ１０４のベース電位をＶ１、フォトトランジスタ１０７のエミッタ電位をＶｅ、積分用容量素子１０６に保持される電圧をＶ（ｔ）、Ｖ（ｔ）の初期値をＶ（０）、時間Ｔ経過後のＶ（ｔ）をＶ（Ｔ）とする。Ｖ（Ｔ）は以下の式（１）で表すことができる。
【００２１】
ここで、Ｉｓは積分用の第二のバイポーラトランジスタ１０５を流れる飽和電流、Ｖｔはポテンシャル（ｋＴ／ｑ〜室温で約２６ｍＶ）である。Ｉｐはフォトダイオードの光電流、Ｈｆｅはフォトトランジスタ１０７の電流増幅率、Ｃは積分容量素子１０６の容量値である。
【００２２】
【数１】
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【００２３】
式（１）より積分用容量素子１０６の端子から光電流Ｉｐを対数圧縮積分した信号が得られることが分かる。
【００２４】
本実施形態の構成と特許文献１及び２との違いは、第一のバイポーラトランジスタ１０４のコレクタを対数圧縮回路に接続しない点である。つまり、第一のバイポーラトランジスタ１０４のベースと積分用の第二のバイポーラトランジスタ１０５のベースを接続し、積分用の第二のバイポーラトランジスタ１０５のエミッタに積分用容量素子１０６を直列に接続する点である。
【００２５】
先述した、図８および９に示した回路を組み合わせようとすると、バイポーラトランジスタのコレクタを、ゲート・ドレインをショートしたＭＯＳＦＥＴ、またはベース・コレクタをショートしたバイポーラトランジスタに接続することになる。その場合、バイポーラトランジスタのベース電位、即ち、ゲート端子Ｂの下限は、ゲート・ドレインをショートしたＭＯＳＦＥＴの場合にはＶｇｓ＋Ｖｅｆｆ＋Ｖｂｅ（約１．０＋０．２＋０．７Ｖ）で制限される。また、ベースをショートしたバイポーラトランジスタ２０のコレクタ電位の下限は２Ｖｂｅ（約２×０．７Ｖ）で制限される。Ｖｅｆｆはオーバードライブ電圧である。
【００２６】
一方、本実施形態の光センサでは、第一のバイポーラトランジスタ１０４のコレクタをＧＮＤ等の回路上の最も低い電位に設定できるので、第一のバイポーラトランジスタ１０４のベース端子の電位の下限は電流源１０３で制限される。電流源１０３は、通常、ＭＯＳＦＥＴで構成されるので、ベース端子Ｂの下限はＶｄｓ（約 ０．３Ｖ）となり、ベース端子Ｂの設定値を下げることができる。
【００２７】
フォトダイオード周辺回路の電源電圧の最小電圧は、ベース端子Ｂにフォトトランジスタ１０７のＶｂｅと、ＭＯＳＦＥＴ１０２のＶｇｓと、第一のバイポーラトランジスタ１０４のＶｂｅを加えたものである。本実施形態では、ベース端子Ｂの電位を低く設定できるので電源電圧を下げることが可能となる。
【００２８】
（実施形態２）
図２は本発明の実施形態２に係る光センサの１画素を示す回路図である。図２では図１と同一部分には同一符号を付して説明を省略する。なお、図２は図１の光センサをＡＥセンサとして応用する場合に好適な一実施形態を示す。
【００２９】
図中２０１は画素リセットスイッチ（SW_PD_RST）、２０２は画素リセット電位、２０３は積分スイッチ（SW_CHARGE）、２０４はクランプ電位（Vclamp）である。２０５はクランプスイッチ（SW_CLAMP）、２０６は出力選択スイッチ、２０７はバッファアンプ、２０８はクランプ容量、２０９は積分容量リセットスイッチ（SW_C_RST）である。その他の構成は図１と同様である。本実施形態においても、フォトダイオード１０１は省略してもよい。
【００３０】
図３は図２の光センサの動作タイミングを示す。図中の信号名は図２のスイッチ名と同一である。図２の回路動作を図３を用いて説明する。まず、電源投入後（信号蓄積前）、に画素リセットスイッチ（SW_PD_RST）２０１をオンにしてフォトトランジスタ１０７のベース電位を動作点より高い電圧に設定する。これは、ベース電位の初期値が動作点より低い場合、微小な光電流でフォトダイオードの寄生容量をチャージする必要があるので、応答性が極端に悪くなるのを防ぐためである。
【００３１】
次に、電流源１０３の図示しないスイッチ（SW_BIAS）をオンにして、フォトトランジスタ１０７のエミッタ電位を制御するフィードバック回路を動作させた後、画素リセットスイッチ（SW_PD_RST）２０１をオフにする。フィードバック安定後、積分容量リセットスイッチ（SW_C_RST）２０９をオンにして積分用容量素子１０６をフォトトランジスタ１０７のエミッタ電位でリセットする。
【００３２】
同時に、クランプスイッチ（SW_CLAMP）２０５をオンにして、積分用容量素子１０６のリセット電位をクランプ電位２０４でクランプする。積分容量リセットスイッチ（SW_C_RST）２０９と、クランプスイッチ（SW_CLAMP）２０５をオフにした後に、積分スイッチ（SW_CHARGE）２０３をオンにして積分動作を開始する。時間Ｔ経過後に積分スイッチ（SW_CHARGE）２０３をオフにすると、バッファアンプ２０７の出力には以下の式（２）の電圧信号が現われる。
【００３３】
【数２】
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【００３４】
以下、シフトレジスタ（図示せず）を駆動して、各ＡＥ画素の出力選択スイッチ２０６をオンにすることで、多画素のＡＥ信号を順に読み出すことができる。このシフトレジスタやＡＥ画素等に関しては、本発明の光センサを用いた図６のＡＥセンサ（測光装置）によって詳しく説明する。
【００３５】
次に、積分用容量素子１０６をフォトトランジスタ１０７のエミッタ電位でリセットする理由と、クランプ回路を挿入する理由を以下に説明する。フォトトランジスタ１０７のエミッタ電位Ｖｅは輝度依存を持つ。式（１）よりＶ（Ｔ）はＶｅの１次項とＬｏｇ関数中のＶｅを持っているので、Ｖｅが輝度依存を持っていると正しい輝度線形性を得ることが出来ない。そこで、Ｖ（０）とＶｅを等しくすることと、上述のようなクランプ回路を挿入することによって、輝度依存を持つＶｅの影響を受けることなく、正しい輝度線形性を得ることが出来る。
【００３６】
（実施形態３）
図４は本発明の実施形態３に係る光センサを示す回路図である。図４では図２と同一部分には同一符号を付して説明を省略する。図中３０１はオーバーフロードレインＭＯＳトランジスタ、３０２はコンパレータ、３０３は電流リミット設定電圧である。図２との違いは、オーバーフロードレインＭＯＳトランジスタ３０１とコンパレータ３０２からなる電流リミット回路を追加している点である。
【００３７】
高輝度な被写体を測光すると、フォトトランジスタ１０７に流れるＨｆｅ倍された光電流は非常に大きな電流値になる。そのため、消費電力を制限すべく電流を制限する回路、即ち、電流リミット回路が一般的に用いられている。図４は図２の回路に電流リミット回路を組み込んだ回路である。電流が増加してベース端子Ｂがリミット電圧以下に低下すると、コンパレータ３０２が動作してオーバーフロードレインＭＯＳトランジスタ３０１が駆動され、光電流を直接排出する。
【００３８】
同様に、ベース端子Ｂではなく、フォトトランジスタ１０７のエミッタ電圧をモニタする実施形態を図５に示す。図５の実施形態においてはコンパレータ３０１の反転端子（−端子）がフォトトランジスタ１０７のエミッタに接続されている点以外は、図４の実施形態の光センサと同様である。フォトトランジスタ１０７の電流が増加すると、同様にコンパレータ３０１が動作してオーバーフロードレインＭＯＳトランジスタ３０１が駆動され、光電流を排出する。
【００３９】
なお、図１乃至図５に示す光センサにおいては各トランジスタやＭＯＳＦＥＴとして逆極性のものを用いて構成しても良い。例えば、図１のフォトトランジスタ１０７としてＰＮＰ型のものを用い、トランジスタ１０４、１０５としてＮＰＮ型のものを用いても良い。また、ＭＯＳＦＥＴ１０２としてＮ型のものを用いても良い。図２乃至図５においても全く同様である。図４、図５の実施形態においても、フォトダイオード１０１は省略してもよい。
【００４０】
（実施形態４）
図６は本発明に係る光センサを用いたＡＥセンサ（測光装置）の一実施形態を示すブロック図である。光センサは実施形態１乃至３で説明した光センサである。この測光装置は後述するカメラシステム等に用いられる。
【００４１】
図中５０１はＡＥ画素、５０２は対数圧縮積分回路、５０３はシフトレジスタ、５０４はＨＦＥ補償回路、５０５はゲイン回路、５０６は各ブロックに供給する中間電位を生成する回路である。また、５０７はバンドギャップ回路、５０８は外部との通信で各ブロックのタイミングを生成するＴＧ回路、５０９はＡＥ信号出力端子、５１０はバンドギャップ電圧出力端子、５１１はロジックＩＯ端子である。
【００４２】
実施形態１乃至３の光センサは、画素開口率とチップサイズの兼ね合いからＡＥ画素５０１または対数圧縮積分回路５０２に含まれる。例えば、ＡＥ画素５０１には、フォトダイオード１０１、ＭＯＳＦＥＴ１０２、電流源１０３、第一のバイポーラトランジスタ１０４、積分用の第二のバイポーラトランジスタ１０５が含まれる。
【００４３】
また、フォトトランジスタ１０７、画素リセットスイッチ２０１、積分スイッチ２０３、積分リセットスイッチ２０９、或いはオーバーフロードレイン３０１とコンパレータ３０２からなる電流リミット回路が含まれる。
【００４４】
更に、対数圧縮積分回路５０２には積分用容量素子１０６、クランプスイッチ２０５、出力選択スイッチ２０６、バッファアンプ２０７、クランプ容量２０８、積分リセットスイッチ２０９が含まれる。
【００４５】
シフトレジスタ５０３から出力された対数圧縮積分信号は、ＨＦＥ補償回路５０４でフォトトランジスタ１０７のＨｆｅがキャンセルされる。更に、ゲイン回路５０５で適切なゲインが印加された後、ＡＥ信号出力端子５０９から出力される。
【００４６】
（実施形態５）
図７は本発明のＡＥセンサ（測光装置）を用いたデジタルカメラシステムの一実施形態を示すブロック図である。図中７０１は後述するレンズのプロテクトとメインスイッチとを兼ねるバリア、７０２は被写体の光学像を固体撮像素子に結像するレンズ、７０３はレンズ７０２を通過した光量を調整するための絞りである。７０４はレンズ１０２で結像された被写体を画像信号として取り込む固体撮像装置、７０５は上述のような本発明の光センサを用いた測光装置である。
【００４７】
７０６は固体撮像装置７０４や測光装置７０５から出力される信号を処理する信号処理回路、７０７は信号処理回路７０６から出力された信号をアナログデジタル変換するＡ／Ｄ変換器である。７０８はＡ／Ｄ変換器７０７より出力された画像データに対して各種の補正或いはデータの圧縮を行う信号処理部である。
【００４８】
７０９は画像データを一時記憶するためのメモリ部、７１０は外部コンピュータ等と通信するための外部Ｉ／Ｆ回路、７１１は信号処理部７０８等に各種タイミング信号を出力するタイミング発生部である。７１２は各種演算とカメラ全体を制御する全体制御・演算部、７１３は記録媒体制御Ｉ／Ｆ部、７１４は記録媒体に記録し又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体、７１５は外部コンピュータである。
【００４９】
次に、図７のデジタルカメラの撮影時の動作について説明する。バリア７０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンされ、更にＡ／Ｄ変換器７０７等の撮像系回路の電源がオンされる。次いで、測光装置７０５から出力された信号をもとに全体制御・演算部７１２は被写体の輝度を演算する。
【００５０】
次いで、被写体の輝度を測定した後に本露光が始まる。露光が終了すると、固体撮像装置７０４から出力された画像信号はＡ／Ｄ変換器７０７でアナログデジタル変換され、信号処理部７０８を通り全体制御・演算部７１２によりメモリ部７０９に書き込まれる。その後、メモリ部７０９に蓄積されたデータは全体制御・演算部７１２の制御により記録媒体制御Ｉ／Ｆ部７１３を通り着脱可能な記録媒体７１４に記録される。また、外部Ｉ／Ｆ部７１０を通り直接外部コンピュータ７１５等に入力してもよい。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態１に係る光センサを示す回路図である。
【図２】本発明の実施形態２に係る光センサを示す回路図である。
【図３】実施形態２の動作タイミングを示すタイミングチャートである。
【図４】本発明の実施形態３に係る光センサを示す回路図である。
【図５】実施形態３の光センサの変形例を示す回路図である。
【図６】本発明の光センサを用いた測光装置の一実施形態を示すブロック図である。
【図７】本発明に係るカメラシステムの一実施形態を示す構成図である。
【図８】特許文献１の図３の回路を示す回路図である。
【図９】特許文献２の図２の回路を示す回路図である。
【符号の説明】
【００５２】
１０１  フォトダイオード
１０２  ＭＯＳＦＥＴ
１０３  電流源
１０４  対数圧縮用バイポーラトランジスタ
１０５  積分用バイポーラトランジスタ
１０６  積分用容量素子
１０７  フォトトランジスタ
２０１  画素リセットスイッチ（SW_PD_RST）
２０２  画素リセット電位
２０３  積分スイッチ（SW_CHARGE）
２０４  クランプ電位
２０５  クランプスイッチ（SW_CLAMP）
２０６  出力選択スイッチ
２０７  バッファアンプ
２０８  クランプ容量
２０９  積分容量リセットスイッチ（SW_C_RST）
３０１  オーバーフロードレインＭＯＳ
３０２  コンパレータ
３０３  電流リミット設定電圧
５０１  ＡＥ画素
５０２  対数圧縮積分回路
５０３  シフトレジスタ
５０４  ＨＦＥ補償回路
５０５  ゲイン回路
５０６  中間電位生成回路
５０７  バンドギャップ回路
５０８  ＴＧ回路
５０９  ＡＥ信号出力端子
５１０  バンドギャップ電圧出力端子
５１１  ロジックＩＯ端子
７０１  バリア
７０２  レンズ
７０３  絞り
７０４  固体撮像装置
７０５  測光装置
７０６  信号処理回路
７０７  Ａ／Ｄ変換器
７０８  信号処理部
７０９  メモリ部
７１０  外部Ｉ／Ｆ回路
７１１  タイミング発生部
７１２  全体制御演算部
７１３  記録媒体制御Ｉ／Ｆ部
７１４  記録媒体
７１５  コンピュータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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