(57)【要約】      （修正有）【課題】ノーマリーオフ型であるとともに、ゲート閾値電圧のばらつきが小さいＨＥＭＴ型のトランジスタを提供する。【解決手段】このトランジスタは、ｐ型領域18と、チャネル領域20と、バリア領域22と、絶縁膜62と、ゲート電極64を備えている。チャネル領域20は、ｎ型またはｉ型であり、ｐ型領域の表面に接しており、第１チャネル領域と第２チャネル領域を有している。バリア領域22は、第１チャネル領域の表面とヘテロ接合している。絶縁膜62は、第２チャネル領域の表面、及び、バリア領域の表面に接している。ゲート電極64は、絶縁膜62を介して第２チャネル領域及びバリア領域に対向している。第１チャネル領域と第２チャネル領域は、電流経路において直列に配置されている。【選択図】図１
2010263087.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型領域と、
ｎ型またはｉ型であり、ｐ型領域の表面に接しており、第１チャネル領域と第２チャネル領域を有しているチャネル領域と、
第１チャネル領域の表面とヘテロ接合しているバリア領域と、
第２チャネル領域の表面、及び、バリア領域の表面に接している絶縁膜と、
絶縁膜を介して第２チャネル領域及びバリア領域に対向しているゲート電極、
を備えており、
第１チャネル領域と第２チャネル領域が、電流経路において直列に配置されていることを特徴とするトランジスタ。
【請求項２】
ドリフト領域と、ソース領域と、ドレイン領域をさらに有し、
ドリフト領域が、ｎ型であり、ｐ型領域の下部及びｐ型領域の側方のアパーチャ部内に形成されており、アパーチャ部においてチャネル領域の一端に接続されており、
ソース領域が、チャネル領域の他端に接続されており、
ドレイン領域が、ドリフト領域の下部に形成されている、
ことを特徴とする請求項１に記載のトランジスタ。
【請求項３】
ドリフト領域が、アパーチャ部において第１チャネル領域に接続されており、
ソース領域が、第２チャネル領域に接続されており、
アパーチャ部の上部に、バリア領域と絶縁膜とゲート電極の積層構造が形成されており、
アパーチャ部の上部の絶縁膜の厚さが第１厚さであり、
第１チャネル領域の上部の絶縁膜の厚さが、アパーチャ部側では第１厚さであり、第２チャネル領域側では第１厚さより薄い第２厚さである、
ことを特徴とする請求項２に記載のトランジスタ。
【請求項４】
ｐ型領域の下部のドリフト領域とｐ型領域の間に、ドリフト領域より電気抵抗が高い高抵抗領域が形成されていることを特徴とする請求項２または３に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトランジスタに関する。特に、ヘテロ接合により形成される２次元電子ガスをチャネルとして利用するトランジスタに関する。
【背景技術】
【０００２】
特許文献１の図３には、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）が開示されている。このＨＥＭＴは、ＧａＮ層とＡｌＧａＮ層とのヘテロ接合によって生じる２次元電子ガスをチャネルとして用いる。このＨＥＭＴでは、チャネルとなるＧａＮ層（以下では、チャネルＧａＮ層という）に隣接する位置にｐ型のＧａＮ層が形成されている。ゲート電圧をオフしている状態においては、ｐ型ＧａＮ層からチャネルＧａＮ層中に空乏層が広がり、２次元電子ガスが消失している。したがって、ゲート電圧をオフしている状態においては、ＨＥＭＴはオフしている。ゲート電圧をオンすると、ヘテロ接合部に電子が引寄せられて、２次元電子ガスが形成される。これによって、ＨＥＭＴはオンする。このように、特許文献１の技術は、チャネルＧａＮ層に隣接する位置にｐ型ＧａＮ層を形成することによって、ノーマリーオフ型のＨＥＭＴを実現している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２７３８５６号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述したように、特許文献１の技術は、ｐ型ＧａＮ層からチャネルＧａＮ層中に空乏層を伸展させることによって、ゲート電圧を印加していないときに２次元電子ガスを消失させている。特許文献１のＨＥＭＴのゲート閾値電圧は、チャネルＧａＮ層のキャリア濃度、チャネルＧａＮ層の厚さ、ＡｌＧａＮ層とチャネルＧａＮ層の間に発生する２次元電子ガスの濃度、ゲート絶縁層の厚さで決まる。これらの要因のうち、２次元電子ガスの濃度はばらつきが大きく、ゲート閾値電圧の制御が非常に難しい。このように、従来のノーマリーオフ型のＨＥＭＴは、ゲート閾値電圧のばらつきが大きいという問題があった。
【課題を解決するための手段】
【０００５】
本明細書に開示するトランジスタは、ｐ型領域と、チャネル領域と、バリア領域と、絶縁膜と、ゲート電極を備えている。チャネル領域は、ｎ型またはｉ型であり、ｐ型領域の表面に接しており、第１チャネル領域と第２チャネル領域を有している。バリア領域は、第１チャネル領域の表面とヘテロ接合している。絶縁膜は、第２チャネル領域の表面、及び、バリア領域の表面に接している。ゲート電極は、絶縁膜を介して第２チャネル領域及びバリア領域に対向している。第１チャネル領域と第２チャネル領域は、電流経路において直列に配置されている。
【０００６】
このトランジスタでは、チャネル領域に第１チャネル領域と第２チャネル領域が形成されている。第１チャネル領域の表面には、バリア領域と絶縁膜とゲート電極の積層構造が形成されている。第２チャネル領域の表面には、絶縁膜とゲート電極の積層構造が形成されている。ゲート電圧をオフすると、ｐ型領域からチャネル領域内に空乏層が伸び、トランジスタがオフする。このとき、第２チャネル領域の表面にはバリア領域が形成されていないので、第２チャネル領域が完全に空乏化される。このように、第２チャネル領域が完全に空乏化することでトランジスタがオフするので、第１チャネル領域の２次元電子ガスの濃度以外の要因によりゲート閾値電圧が決定される。ばらつきの大きな２次元電子ガスの濃度がゲート閾値電圧に影響しないので、このトランジスタはゲート閾値電圧のばらつきが小さい。
また、ゲート電圧をオンすると、第１チャネル領域ではバリア領域とのヘテロ接合部近傍に２次元電子ガスが形成され、第２チャネル領域では絶縁膜との接触部近傍に電子の蓄積層が形成される。これらの２次元電子ガスと蓄積層によってチャネルが形成されるので、トランジスタがオンする。
上述したように、チャネル領域は、オフ時には隣接するｐ型領域によって空乏化され、オン時にはゲート電極からの電界によってチャネルが形成される。このため、チャネル領域に高いキャリア濃度は必要とされず、チャネル領域に含有される不純物の濃度を低くすることができる。このため、トランジスタがオンしたときにチャネルを流れる電子の移動度が高い。特に、第１チャネル領域には高濃度の２次元電子ガスが形成されるので、第１チャネル領域では電子の移動度はより高い。したがって、このトランジスタは高速かつ低損失で動作することができる。
【０００７】
上述したトランジスタは、ドリフト領域と、ソース領域と、ドレイン領域をさらに有していることが好ましい。ドリフト領域は、ｎ型またはｉ型であることが好ましい。また、ドリフト領域は、ｐ型領域の下部及びｐ型領域の側方のアパーチャ部内に形成されており、アパーチャ部においてチャネル領域の一端に接続されていることが好ましい。ソース領域は、チャネル領域の他端に接続されていることが好ましい。ドレイン領域は、ドリフト領域の下部に形成されていることが好ましい。
【０００８】
上述したトランジスタは、ドリフト領域が、アパーチャ部において第１チャネル領域に接続されていることが好ましい。また、ソース領域は、第２チャネル領域に接続されていることが好ましい。アパーチャ部の上部には、バリア領域と絶縁膜とゲート電極の積層構造が形成されていることが好ましい。そして、アパーチャ部の上部の絶縁膜の厚さが第１厚さであり、第１チャネル領域の上部の絶縁膜の厚さが、アパーチャ部側では第１厚さであり、第２チャネル領域側では第１厚さより薄い第２厚さであることが好ましい。
【０００９】
このトランジスタでは、第１チャネル領域の上部からアパーチャ部の上部にまたがって、バリア領域と絶縁膜とゲート電極の積層構造が形成されている。アパーチャ部にはｐ型領域が存在していないので、空乏層が広がり難い。したがって、ゲート電圧のオフ時に、アパーチャ部において空乏層の厚さが薄くなる。しかしながら、このトランジスタではアパーチャ部の上部の絶縁膜が厚く、これによって、アパーチャ部における耐圧（ゲート電極とアパーチャ部の下側のドリフト領域との間の耐圧）が確保されている。また、第１チャネル領域の上部の絶縁膜の厚さが、アパーチャ部側では第１厚さであり、第２チャネル領域側では第１厚さより薄い第２厚さである。したがって、第２チャネル領域の上部の絶縁膜を第２厚さと同様に薄く形成することが可能である。第２チャネル領域の上部の絶縁膜を薄く形成すると、低いゲート電圧でも第２チャネル領域に十分な濃度の電子の蓄積層が形成される。また、第１チャネル領域上では絶縁膜の厚さが変化しているが、第１チャネル領域ではヘテロ接合が形成されているので、絶縁膜の厚さに係らず、ゲート電圧オン時に第１チャネル領域には十分な濃度の２次元電子ガスが形成される。また、通常は、絶縁膜の厚さが変化している部分に電界が集中し易いが、第１チャネル領域の上部で絶縁膜の厚さを変化させると、第１チャネル領域の上部で電界が分散できるので、電界の集中を抑制することができる。
【００１０】
上述したトランジスタにおいて、ｐ型領域は、その下部に形成されているドリフト領域とその上部に形成されているチャネル領域との間を絶縁している。したがって、ｐ型領域のみでドリフト領域とチャネル領域を絶縁する場合は、耐圧を確保するためにｐ型領域を厚くする必要がある。ｐ型領域を厚くすると、アパーチャ部の表面に凹部が形成されるという問題が生じる。すなわち、図１５に示すように、ｐ型領域３００は、ドリフト領域３０２上にエピタキシャル成長により形成される。ｐ型領域３００には、エッチングによってアパーチャ部３０４が形成される。アパーチャ部３０４を形成したら、図１６に示すように、エピタキシャル成長によって、ｎ型またはｉ型の半導体層３０６が形成される。アパーチャ部３０４が凹んでいるので、半導体層３０６の表面にも凹部３０８が形成される。次に、半導体層３０６はエッチバックされる。このとき、図１７に示すように、ｐ型領域３００上とアパーチャ部３０４内に半導体層３０６を残存させる。ｐ型領域３００上に残存した半導体層３０６がチャネル領域となり、アパーチャ部３０４内に残存した半導体層３０６はドリフト領域３０２の一部となる。このとき、図１７に示すように、アパーチャ部３０４の半導体層３０６の表面に凹部３１２が形成される。絶縁膜やゲート電極等は半導体層３０６の上部に形成されるので、半導体層３０６の表面に凹部３１２が形成されると、アパーチャ部３０４近傍で電界集中が生じたり、空乏層が薄くなって耐圧が低下する等の問題が生じる。
【００１１】
したがって、上述したトランジスタは、ｐ型領域の下部のドリフト領域とｐ型領域の間に、ドリフト領域より電気抵抗が高い高抵抗領域が形成されていることが好ましい。
【００１２】
このトランジスタでは、ｐ型領域と高抵抗領域の両方によって、チャネル領域とドリフト領域の間を絶縁している。高抵抗領域は絶縁性が高いので、ｐ型領域を薄く形成することができる。したがって、トランジスタの製造時に、アパーチャ部の表面に凹部が形成されることが抑制される。
【図面の簡単な説明】
【００１３】
【図１】第１実施例のトランジスタ１０の断面図。
【図２】第１実施例のトランジスタ１０のチャネル領域２０近傍の拡大断面図。
【図３】第１実施例を変形したトランジスタの断面図。
【図４】図３のトランジスタのチャネル領域２０近傍の拡大断面図。
【図５】第２実施例のトランジスタ１１０の断面図。
【図６】第２実施例のトランジスタ１１０のチャネル領域２０近傍の拡大断面図。
【図７】比較例のトランジスタのチャネル領域２０近傍の拡大断面図。
【図８】第３実施例のトランジスタ２１０の断面図。
【図９】第３実施例のトランジスタ２１０の製造過程を示す断面図。
【図１０】第３実施例のトランジスタ２１０の製造過程を示す断面図。
【図１１】第３実施例のトランジスタ２１０の製造過程を示す断面図。
【図１２】第３実施例のトランジスタ２１０の製造過程を示す断面図。
【図１３】第３実施例のトランジスタ２１０の製造過程を示す断面図。
【図１４】第３実施例を変形したトランジスタの断面図。
【図１５】ｐ型領域が厚いトランジスタの製造過程の例を示す断面図。
【図１６】ｐ型領域が厚いトランジスタの製造過程の例を示す断面図。
【図１７】ｐ型領域が厚いトランジスタの製造過程の例を示す断面図。
【発明を実施するための形態】
【００１４】
以下に説明するトランジスタの特徴について列記する。
（特徴１）ドレイン領域、ソース領域、及び、ドリフト領域は、ｎ型のＧａＮにより形成されている。ドリフト領域のｎ型不純物濃度は、ドレイン領域及びソース領域より低い。
（特徴２）チャネル領域は、ｎ−型、または、ｉ型のＧａＮにより形成されている。チャネル領域がｎ−型の場合には、そのｎ型不純物濃度は、少なくともソース領域より低い。
（特徴３）ｐ型領域は、ＧａＮにより形成されている。
（特徴４）バリア領域は、チャネル領域よりエネルギーバンドギャップが広い材料により形成されている。より具体的には、バリア領域は、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１，０≦ｙ≦１，０≦１−ｘ−ｙ≦１）により形成されている。
（特徴５）ソース領域、チャネル領域、ドリフト領域、及び、ドレイン領域によって、ソース電極とドレイン電極の間の電流経路が形成されている。
【００１５】
（第１実施例）
図１は、第１実施例に係るトランジスタ１０の断面図を示している。トランジスタ１０は、半導体基板１２と、半導体基板１２の下面に形成されているドレイン電極５０と、半導体基板１２の上面に形成されているソース電極６０と、ゲート絶縁膜６２と、ゲート電極６４を備えている。
【００１６】
半導体基板１２には、ドレイン領域１４、ドリフト領域１６、ｐ型領域１８、チャネル領域２０、バリア領域２２、及び、ソース領域２４が形成されている。
【００１７】
ドレイン領域１４は、半導体基板１２の下面に臨む範囲に形成されている。ドレイン領域１４は、高濃度にｎ型不純物を含有するＧａＮにより形成されており、ドレイン電極５０とオーミック接触している。
【００１８】
ドリフト領域１６は、ドレイン領域１４の上側に形成されている。ドリフト領域１６は、低濃度にｎ型不純物を含有するＧａＮにより形成されている。ドリフト領域１６の上側には、アパーチャ部１７を除く範囲に、ｐ型領域１８が形成されている。ｐ型領域１８は、高濃度にｐ型不純物を含有するＧａＮにより形成されている。アパーチャ部１７には、ドリフト領域１６が伸びている。
【００１９】
チャネル領域２０は、ｐ型領域１８の上側に形成されている。チャネル領域２０は、低濃度にｎ型不純物を含有するＧａＮにより形成されている。また、チャネル領域２０とアパーチャ部１７の上側には、バリア領域２２が形成されている。バリア領域２２は、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮにより形成されている。上記の変数ｘ及びｙは、０≦ｘ≦１、０≦ｙ≦１、及び、０≦１−ｘ−ｙ≦１の関係を満たす。図２は、チャネル領域２０の近傍の拡大図を示している。図１及び図２に示すように、バリア領域２２は、チャネル領域２０の一部の範囲２０ａとアパーチャ部１７を覆っている。バリア領域２２に覆われていない範囲２０ｂでは、チャネル領域２０はゲート絶縁膜６２に接している。以下では、バリア領域２２と接している範囲のチャネル領域２０を第１チャネル領域２０ａといい、ゲート絶縁膜６２に接している範囲のチャネル領域２０を第２チャネル領域２０ｂという。ＩｎｘＡｌｙＧａ１−ｘ−ｙＮはＧａＮよりもエネルギーバンドギャップが広い。したがって、バリア領域２２（ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ層）は、ＧａＮ層（第１チャネル領域２０ａ及びアパーチャ部１７）に対してヘテロ接合されている。図２に示すように、第１チャネル領域２０ａは、アパーチャ部１７と第２チャネル領域２０ｂの間に形成されている。また、第２チャネル領域２０ｂは、第１チャネル領域２０ａとソース領域２４の間に形成されている。
【００２０】
図１に示すように、ソース領域２４は、ｐ型領域１８の上側、かつ、ソース電極６０とチャネル領域２０の間に形成されている。ソース領域２４は、高濃度にｎ型不純物を含有するＧａＮにより形成されている。ソース領域２４は、ソース電極６０とオーミック接触している。
【００２１】
ゲート絶縁膜６２は、チャネル領域２０、及び、バリア領域２２の上面を覆っている。ゲート絶縁膜６２上には、ゲート電極６４が形成されている。ゲート電極６４は、ゲート絶縁膜６２を介して、チャネル領域２０及びバリア領域２２と対向している。言い換えると、第１チャネル領域２０ａ上には、バリア領域２２とゲート絶縁膜６２とゲート電極６４からなる積層構造が形成されている。第２チャネル領域２０ｂ上には、ゲート絶縁膜６２とゲート電極６４からなる積層構造が形成されている。
【００２２】
次に、トランジスタ１０の動作について説明する。トランジスタ１０の使用時には、ドレイン電極５０とソース電極６０の間にドレイン電極５０側をプラスとする電圧が印加される。ゲート電圧をオフしている状態においては、ｐ型領域１８からチャネル領域２０中に空乏層が広がっている。このとき、第１チャネル領域２０ａはバリア領域２２とヘテロ接合しているため、第１チャネル領域２０ａとバリア領域２２との境界部近傍に低濃度に電子が存在していると考えられる。すなわち、第１チャネル領域２０ａは、完全には空乏化されていないと考えられる。一方、第２チャネル領域２０ｂは、完全に空乏化されている。したがって、トランジスタ１０はオフしている。
【００２３】
ゲート電圧をオンすると、チャネル領域２０内の上部に電子が引寄せられる。第１チャネル領域２０ａでは、その表層（バリア領域２２との境界部近傍）に高濃度に電子が集まって、２次元電子ガスが形成される。第２チャネル領域２０ｂでは、表層（ゲート絶縁膜６２との境界部近傍）に電子が集まって、電子の蓄積層が形成される。第１チャネル領域２０ａの表層の２次元電子ガスと第２チャネル領域２０ｂの表層の蓄積層によって、チャネルが形成される。したがって、ソース電極６０から、ソース領域２４、第２チャネル領域２０ｂ、第１チャネル領域２０ａ、ドリフト領域１６、ドレイン領域１４を介して、ドレイン電極５０に向かって電子が流れる。すなわち、トランジスタ１０がオンする。
【００２４】
以上に説明したように、第１実施例のトランジスタ１０では、チャネル領域２０が、直列に配置された第１チャネル領域２０ａと第２チャネル領域２０ｂによって形成されている。第２チャネル領域２０ｂの閾値電圧は２次元電子ガスの濃度に依存しないので、トランジスタ１０の閾値電圧のばらつきは小さい。
また、チャネル領域２０全体が低濃度のｎ型層により形成されているので、チャネル領域２０中の不純物濃度は極めて低い。したがって、不純物によってチャネル中を移動する電子が散乱され難く、電子の移動度が非常に高い。特に、第１チャネル領域２０ａでは、高濃度の２次元電子ガスによりチャネルが形成されるので、電子の移動度が極めて高い。これによって、トランジスタ１０のオン電圧の低減が実現されているとともに、トランジスタ１０の高速動作が可能とされている。
【００２５】
なお、上述した第１実施例のトランジスタ１０では、第２チャネル領域２０ｂがソース領域２４に接していた。しかしながら、図３及び図４に示すように、ソース領域２４に接する範囲のチャネル領域２０上にもバリア領域２２が形成されていてもよい。すなわち、図３及び図４のトランジスタでは、第２チャネル領域２０ｂとソース領域２４の間に、バリア領域２２とヘテロ接合している第３チャネル領域２０ｃが形成されている。このように、ヘテロ接合を有する第３チャネル領域をソース領域２４に接続することで、ソース領域２４とチャネル領域２０の間の接触抵抗を低減することができる。
【００２６】
（第２実施例）
次に、第２実施例のトランジスタ１１０について説明する。図５は、第２実施例のトランジスタ１１０の断面図を示している。図５に示すように、第２実施例のトランジスタ１１０では、ゲート絶縁膜６２の厚さが位置によって異なる。その他の構成については、第１実施例のトランジスタ１０と等しい。
【００２７】
図６は、トランジスタ１１０のチャネル領域２０近傍の拡大図を示している。図６に示すように、アパーチャ部１７の上部のゲート絶縁膜６２は厚く、その厚さは略一定である。第１チャネル領域２０ａの上部においては、ゲート絶縁膜６２の厚さが変化している。アパーチャ部１７に近い位置では、ゲート絶縁膜６２の厚さは、アパーチャ部１７の上部のゲート絶縁膜６２と等しい。第２チャネル領域２０ｂに近い位置では、ゲート絶縁膜６２の厚さが、アパーチャ部１７の上部のゲート絶縁膜６２よりも薄い。第１チャネル領域２０ａと第２チャネル領域２０ｂの間では、ゲート絶縁膜６２の表面が第１チャネル領域２０ａから第２チャネル領域２０ｂに向かって略水平に伸びている。したがって、第２チャネル領域２０ｂの上部のゲート絶縁膜６２の厚さは、第１チャネル領域２０ａ上の絶縁膜６２とバリア領域２２を足した厚さと略等しい。第２チャネル領域２０ｂの上部のゲート絶縁膜６２は、アパーチャ部１７の上部のゲート絶縁膜６２よりも薄く、その厚さは略一定である。
【００２８】
図５の点線１１２は、ゲート電圧オフ時における空乏層の分布を模式的に示している。アパーチャ部１７の中央部は、ｐ型領域１８から離れているために、空乏層が広がり難い。このため、アパーチャ部１７の中央部では、空乏層の厚みが薄くなる。しかしながら、トランジスタ１１０では、アパーチャ部１７の上部のゲート絶縁膜６２が厚いので、ゲート電極６４とドリフト領域１６の間の耐圧距離（ゲート絶縁膜６２と空乏層の厚さ（図５の距離１１４））が確保されている。これによって、アパーチャ部１７における絶縁耐圧が確保されている。
また、第２チャネル領域２０ｂの上部においては、ゲート絶縁膜６２が一定の厚さで薄く分布している。したがって、ゲート電圧のオン時に、第２チャネル領域２０ｂ中に十分な濃度を有する電子の蓄積層（チャネル）が形成される。
また、第１チャネル領域２０ａの上部では、ゲート絶縁膜６２の厚さが変化している。すなわち、アパーチャ部１７側ではゲート絶縁膜６２が厚く、第２チャネル領域２０ｂ側ではゲート絶縁膜６２が薄い。厚いゲート絶縁膜６２の下部の第１チャネル領域２０ａでは、ゲート電圧のオン時に生じる電界が低くなる。しかしながら、第１チャネル領域２０ａはバリア領域２２とヘテロ接合しており、低い電界でも十分な濃度の２次元電子ガスが生じる。したがって、ゲート電圧のオン時に、第１チャネル領域２０ａ中に十分な濃度を有する２次元電子ガス（チャネル）が形成される。
【００２９】
また、ゲート絶縁膜６２の厚さを変化させると、その厚さを変化させた部分の近傍に電界が集中する場合がある。例えば、図７に示すように、アパーチャ部１７の上部のゲート絶縁膜６２のみを厚くし、第１チャネル領域２０ａの上部のゲート絶縁膜６２の全体を薄く形成した場合を考える。図７の点線１２０は、ゲート電圧オフ時にこのトランジスタ中に生じる電界（等電位線）を示している。この場合、ゲート電極６４の角部６４ａに電界が集中し、角部６４ａで絶縁破壊が生じやすい。図６の点線１１６は、ゲート電圧オフ時に、本実施例のトランジスタ１１０中に生じる電界（等電位線）を示している。図６に示すように、トランジスタ１１０では、ゲート絶縁膜６２が第１チャネル領域２０ａの上部で厚さが変化しているため、等電位線が分散可能な領域が形成され、これによってゲート電極６４の角部における電界集中が緩和されている。
【００３０】
以上に説明したように、第２実施例のトランジスタ１０では、アパーチャ部１７の上部のゲート絶縁膜６２が厚く、第１チャネル領域２０ａの上部においてゲート絶縁膜６２の厚さが変化しており、第２チャネル領域２０ｂの上部のゲート絶縁膜６２が薄い。したがって、アパーチャ部１７の耐圧が確保されるとともに、ゲート電極６４の角部での電界集中が抑制される。また、このようにゲート絶縁膜６２を形成しても、第１チャネル領域２０ａと第２チャネル領域２０ｂの双方に十分な濃度の電子を有するチャネルが形成される。
また、アパーチャ部１７の上部のゲート絶縁膜６２が厚いので、ゲート電極６４とドレイン電極５０の間の静電容量が小さくなる。これによって、トランジスタ１１０のスイッチング速度が向上されている。
【００３１】
なお、第２実施例のトランジスタ１１０では、第１チャネル領域２０ａ上のゲート絶縁膜６２の厚さが段差状に変化していたが、アパーチャ部１７側から第２チャネル領域２０ｂ側に向かってゲート絶縁膜６２の厚さが徐々に薄くなっていてもよい。
【００３２】
（第３実施例）
次に、第３実施例のトランジスタ２１０について説明する。図８は、第３実施例のトランジスタ２１０の断面図を示している。図８に示すように、トランジスタ２１０では、ｐ型領域１８の下部（ｐ型領域１８とドリフト領域１６の間）に、高抵抗領域２２０が形成されている。高抵抗領域２２０は、高濃度にＡｌを注入したＧａＮにより形成されており、電気抵抗が非常に高い。また、トランジスタ２１０では、ｐ型領域１８の厚さが非常に薄い。その他の構成については、第２実施例のトランジスタ１１０と略等しい。
【００３３】
トランジスタ２１０では、ｐ型領域１８と高抵抗領域２２０によって、上部構造（ソース電極６０、ソース領域２４、及び、チャネル領域２０）と高抵抗領域２２０の下部のドリフト領域１６とを絶縁している。高抵抗領域２２０の絶縁性が高いので、ｐ型領域１８を薄くしても、上部構造とドリフト領域１６の間の絶縁耐圧を確保することができる。
【００３４】
また、トランジスタ２１０は、以下のように製造することができる。最初に、図９に示すように、ドリフト領域１６上にｐ型領域１８をエピタキシャル成長させる。ｐ型領域１８は、薄く形成する。次に、アパーチャ部１７に相当する領域をマスクした状態でｐ型領域１８の下部にＡｌを高濃度に注入して、図１０に示すように高抵抗領域２２０を形成する。次に、ｐ型領域１８をエッチングして、図１１に示すように、アパーチャ部１７に相当する領域に開口２３０を形成する。ｐ型領域１８が薄いので、開口２３０は浅い。次に、図１２に示すように、半導体基板上に、ｎ−−ＧａＮ層２４０を成長させる。開口２３０が浅いので、ｎ−−ＧａＮ層２４０の上面（開口２３０に対応する範囲）の凹部２４０ａも非常に浅くなる。次に、ｎ−−ＧａＮ層２４０をエッチバックして、図１３に示すように、ｎ−−ＧａＮ層２４０を薄く残存させる。エッチバック前の凹部２４０ａが浅いので、エッチバック後に凹部２４０ａは略消滅する。残存したｎ−−ＧａＮ層２４０が、アパーチャ部１７内のドリフト領域１６とチャネル領域２０となる。その後、従来公知の方法によって残りの構造を形成することで、図８に示すトランジスタ２１０が製造される。
【００３５】
以上に説明したように、第３実施例のトランジスタ２１０では、高抵抗領域２２０を形成するため、ｐ型領域１８を薄くすることができる。これによって、アパーチャ部１７の上面に凹部が形成されることが防止されている。これによって、アパーチャ部１７の耐圧が向上されている。
【００３６】
なお、上述した第３実施例のトランジスタ２１０では、ソース領域２４が高抵抗領域２２０に接するように形成されていた。しかしながら、図１４に示すように、ｐ型領域１８によって、ソース領域２４が高抵抗領域２２０から分離されていてもよい。図１４のトランジスタも、第３実施例のトランジスタ２１０と同様の効果を得ることができる。
【００３７】
なお、上述した第１〜第３実施例では、チャネル領域２０がｎ−型であったが、ｉ型であってもよい。
【００３８】
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３９】
１０：トランジスタ
１２：半導体基板
１４：ドレイン領域
１６：ドリフト領域
１７：アパーチャ部
１８：ｐ型領域
２０：チャネル領域
２０ａ：第１チャネル領域
２０ｂ：第２チャネル領域
２２：バリア領域
２４：ソース領域
５０：ドレイン電極
６０：ソース電極
６２：ゲート絶縁膜
６４：ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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