(57)【要約】【課題】リバースエンジニアリングに対して集積回路構造を偽装するための技術及び構造を提供する。【解決手段】集積回路構造は、制御された外形を有する材料の複数の層により構成される。シリサイド金属層は、基板の活性領域において備えられ、活性領域に隣接して接続しているチャネル接続においてギャップを有する。そのチャネルはチャネルブロック構造を有し、チャネルブロック構造は、導電性又は絶縁性のどちらかであるように、リバースエンジニアリングにおいて識別可能であるようにみえる。【選択図】図２
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【特許請求の範囲】
【請求項１】
少なくとも第１半導体接続であって、
少なくとも２つの活性領域と、
該少なくとも２つの活性領域間に電気的接続を与える導電性のドープされたチャネルと、
前記導電性チャネルの第１部分において備えられている第１導電層と、
前記導電性チャネルの第２部分において備えられている第２導電層であって、前記第１導電層及び前記第２導電層は互いから距離を置いて離れている、第２導電層と、
を有する、第１半導体接続；
少なくとも１つの半導体擬似接続であって、
該半導体擬似接続の少なくとも２つの活性領域と、
前記半導体擬似接続の前記少なくとも２つの活性領域と接する前記半導体擬似接続のドープされたチャネル領域と、
前記半導体擬似接続の前記導電性チャネルの第１部分において備えられている前記半導体擬似接続の第１導電層と、
前記半導体擬似接続の前記導電性チャネルの第２部分において備えられている前記半導体擬似接続の第２導電層であって、前記半導体擬似接続の前記第１導電層及び前記第２導電層は互いから距離を置いて離れている、第２導電層と、
を有する、半導体擬似接続であり、
前記半導体擬似接続の前記導電性チャネルは、前記半導体擬似接続の前記２つの活性領域間で前記半導体擬似接続の前記導電性チャネルを導通しないようにするように、チャネルブロック構造を有する、
半導体擬似接続；並びに
少なくとも１つの第２半導体接続であって、
前記第２半導体接続の少なくとも２つの活性領域と、
前記第２半導体接続の前記少なくとも２つの活性領域間で電気的接続を与える前記第２半導体接続の導電性のドープされたチャネルと、
前記第２半導体接続の前記導電性チャネル及び前記第２半導体接続の前記少なくとも２つの活性領域の少なくとも一部を覆う前記第２半導体接続の導電層と、
を有する、第２半導体接続；
を有する集積回路。
【請求項２】
請求項１に記載の集積回路であって、前記第１半導体接続の前記導電性のドープされたチャネルは：
前記第１半導体接続の前記少なくとも２つの活性領域の第１活性領域に隣接する第１のドープされたチャネル；
前記第１半導体接続の前記少なくとも２つの活性領域の第２活性領域に隣接する第２のドープされたチャネル；並びに
前記第１半導体接続の前記第１のドープされたチャネル領域及び前記第２のドープされたチャネル領域間に備えられた第３のドープされたチャネル領域；
を有する、集積回路。
【請求項３】
請求項２に記載の集積回路であって、前記第１接続の前記第１のドープされたチャネル領域、前記第２のドープされたチャネル領域及び前記第３のドープされたチャネル領域は、前記第１半導体接続の前記第３のドープされたチャネルが擬似チャネルブロック構造であるように、同じ導電型を有する、集積回路。
【請求項４】
請求項３に記載の集積回路であって、前記第１半導体接続の前記少なくとも２つの活性領域は第１ドーピング濃度を有し、前記第１接続の前記第３のドープされたチャネルは第２ドーピング濃度を有し、前記第２ドーピング濃度は前記第１ドーピング濃度より低い、集積回路。
【請求項５】
リバースエンジニアリングを困難にする方法であって：
少なくとも２つの活性領域間に導電性のドープされたチャネルを形成する段階；
前記導電性のドープされたチャネルの第１部分において第１導電層を備える段階；
前記導電性のドープされたチャネルの第２部分において第２導電層を備える段階であって、前記第１導電層及び前記第２導電層は互いから距離を置いて離れている、段階；並びに
前記第１導電層と前記第２導電層との間の前記導電性のドープされたチャネルの一部を露出する段階；
前記半導体擬似接続の少なくとも２つの活性領域間に前記半導体擬似接続のドープされたチャネルを形成することにより、少なくとも１つの半導体擬似接続を形成する段階；
前記半導体擬似接続の前記チャネルは、前記擬似半導体接続の前記２つの活性領域間で前記半導体擬似接続の前記チャネルが電気を流さないようにチャネルブロック構造を有する段階；
前記擬似接続の前記ドープされたチャネルの第１部分において前記擬似接続の第１導電層を備える段階；
前記半導体擬似接続の前記ドープされたチャネルの第２部分において前記半導体擬似接続の第２導電層を備える段階であって、前記半導体擬似接続の前記第１導電層及び第２導電層は互いに距離を置いて離れている、段階；
前記少なくとも２つの活性領域間に導電性のドープされたチャネルを形成することにより、少なくとも１つの半導体接続を形成する段階；並びに
前記２つの活性領域の少なくとも一部及び前記導電性のドープされたチャネルにおいて導電層を備える段階；
を有する方法。
【請求項６】
請求項５に記載の方法であって：
前記第１導電層が前記第２導電層に電気的に接続しなうようにシリサイドブロックマスクを変更する段階；
を更に有する方法。
【請求項７】
請求項５に記載の方法であって、前記導電性のドープされたチャネルを形成する前記段階は、前記導電性のドープされたチャネル内にチャネルブロック構造の画像を生成し、それにより、前記導電性のドープされたチャネルは、リバースエンジニアにはチャネルブロックされるように又はチャネルブロックされる可能性があるように見えるが、前記導電性ドープされたチャネルはチャネルブロックされない、段階を有する、方法。
【請求項８】
請求項６に記載の方法であって、前記チャネルブロック構造は、前記少なくとも２つの活性領域を生成するように用いられるドーパント濃度より低いドーパント濃度を用いて、形成される、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイスがどのように機能するかを、リバースエンジニアが見分けることを困難にする偽装技術を集積回路（ＩＣ）及び半導体デバイスが採用する、集積回路、半導体デバイス及びそれらの製造方法に関する。
【背景技術】
【０００２】
本発明は、本発明の複数の発明者のうちの一部と同様の発明者による次の米国特許に関連する。
（１）米国特許第５，８６６，９３３号明細書、米国特許第５，７８３，３７５号明細書及び米国特許第６，２９４，８１６号明細書においては、ＣＭＯＳ回路におけるトランジスタがｐ＋及びｎ＋ソース／ドレインマスクを変更することにより、複数のトランジスタ間の注入された（それ故、隠されて埋め込まれた）ラインによりどのように接続されるかについて開示している。それらの注入された相互接続は、３つのＡＮＤ又はＯＲ入力回路がリバースエンジニアには実質的に同一に見えるように用いられる。また、埋め込まれた相互接続は、トランジスタ間であって、それ故、それらの機能間の接続性を理解しようと試みるために、リバースエンジニアがより深くＩＣを調査することを強いる。
（２）米国特許第５，７８３，８４６号明細書、米国特許第５，９３０，６６３号明細書及び米国特許第６，０６４，１１０号明細書においては、トランジスタ間で注入された接続ラインが、技術的に用いられているＣＭＯＳの最小フィーチャの大きさと略同じ長さだけ挿入されたギャップを有するように、ソース／ドレインインプラントマスクにおける更なる修正について開示している。このギャップが一種類の注入で“満たされる”場合、そのラインは導通するが、それが他の種類の注入により“満たされる”場合、そのラインは導通しない。意図的なギャップは“チャネルブロック”と呼ばれるものである。リバースエンジニアは、用いられるＣＭＯＳプロセスの最小フィーチャサイズにおける注入のタイプを解明することに基づいて、接続性を決定するように強いられる。
（３）米国特許第６，１１７，７６２号明細書においては、半導体集積回路がリバースエンジニアリングされない方法及び装置について開示されている。複数の半導体活性領域が基板上に形成され、それらの複数の半導体活性領域のうちの少なくとも１つの活性領域、及び選択された基板領域の上に形成されたシリサイド領域を介して他の領域とその少なくとも１つの活性領域を相互接続するための選択された基板領域の両方において、シリサイド層が形成される。
【０００３】
複雑な集積回路及び半導体デバイスの構築は、そのようなデバイスの設計において必要とされる高度な技術能力による膨大な時間を費やしてなされる非常に費用が掛かるものとなる。更に、集積回路は、ファームウェアの形式でソフトウェアが符合化される読み出し専用メモリ及び／又はＥＥＰＲＯＭを含むことが可能である。更に、集積回路はしばしば、情報の暗号化を含むアプリケーションで用いられ、それ故、そのような機密情報を守り続けるように、そのようなデバイスをリバースエンジニアリングされないようにすることが望ましい。従って、集積回路および他の半導体デバイスをリバースエンジニアリングされることから守るための種々の理由が存在している。
【０００４】
リバースエンジニアを寄せ付けないように、リバースエンジニアにとって集積回路をより難しいものにするように、当該技術分野において種々の技術が知られている。そのような技術の１つは、リバースエンジニアに各々のトランジスタ（特に、ＣＭＯＳデバイスについての各々のＣＭＯＳトランジスタの対）を注意深く分析することを課し、集積回路をリバースエンジニアリングするために自動回路認識技術及び自動パターン認識技術を用いる試みを阻止するように、トランジスタ間の接続を決定することを困難にするものである。集積回路は、１０万個又は１０億個ものトランジスタを有することが可能であるために、リバースエンジニアにデバイスにおける各々のトランジスタを注意深く分析することを課すことにより、デバイスを成功裏にリバースエンジニアリングしようとするリバースエンジニアの努力を効果的に台無しにすることができる。
【０００５】
シリサイドのような導電性層が、半導体デバイスの製造中に、しばしば用いられる。特に、０．５μｍより小さいサイズのフィーチャを有する今日のＣＭＯＳデバイスにおいては、ゲート、ソース及びドレイン接触の導電性を改善するために、シリサイド層が用いられている。一般のデザインルールに従って、ソース／ドレイン注入を用いて何れの注入領域もシリサイド化される。
【０００６】
１つの一般的なリバースエンジニアリング技術は、化学的機械的研磨方法（ＣＭＰ）による完全なＩＣのディレイヤ処理を含む。ＣＭＰ処理は、ある条件下で、シリサイドが形成されたところと形成されなかったところとの間の領域、即ち、シリサイドブロックマスクステップで規定される領域を露わにすることが可能である。このような領域は、ある種の化学的エッチングの下で、純粋なシリコン領域に対してシリサイド化された領域についてエッチング速度が異なることによりトポグラフィにおける差が観測されるために、露わにされることが可能である。リバースエンジニアは、シリサイド化領域対非シリサイド化領域に注目することにより、デバイスの機能に関して妥当な仮定を設けることが可能である。このような情報は、その場合、他の類似するデバイスの自動分類のためのデータベールに記憶されることが可能である。
【０００７】
リバースエンジニアリングに対して保護する幾つかの方法は、ＣＭＰのような、幾つかのリバースエンジニアリング技術の下で、発見可能である。図１Ａ及び１Ｂは、米国特許第５，７８３，８４６号明細書、米国特許第５，９３０，６６３号明細書及び米国特許第６，０６４，１１０号明細書に従って作製されたトランジスタのＣＭＰ処理後のアーチファクトを示している。米国特許第５，７８３，８４６号明細書、米国特許第５，９３０，６６３号明細書及び米国特許第６，０６４，１１０号明細書は、図１Ａに示すように、基板における電気導電性のドープされたインプラント２３乃至２５と同様の導電性のドープされた回路要素２６、２２（即ち、ソース／ドレイン領域）の接続を隠すことを開示している。基板における導電性のドープされたインプラント２３乃至２５は、ソース／ドレイン領域と同じ処理段階中に備えられることが可能であり、それ故、同じドーピングレベルを有し、同様にシリサイド化される。更に、図１Ｂに示すように、リバースエンジニアを更に混乱させるために、導電性のドープしたインプラントは異なるタイプの導電性に選択的にドープされ、チャネルブロック構造２７を形成し、そのチャネルブロック構造は一のドープした回路要素から他のドープした回路要素への電気接続を妨げる。シリサイド介する一のドープした回路要素２６から他のドープした回路要素２２への電気接続を妨げるように、シリサイドブロックマスクは変更される。ソース／ドレインインプラントを用いて、シリサイド層が何れかのインプラント領域に亘って存在するようにする代わりに、シリサイドブロックマスクは、チャネルブロック構造２７におけるシリサイド層を回避するように変更される。
【０００８】
図１Ａ及び１Ｂにおいては、シリサイドのアーチファクトエッジが破線で示されている。図１Ａにおいては、シリサイドにより、ドープされた領域２２乃至２６の全てが同じタイプの導電性ドーパントでドープされているため、ドープされた領域２２乃至２６の全てを覆うことが可能である。図１Ｂにおいては、シリサイドがドープされる領域２７を覆わないように、シリサイドブロックマスクが用いられる。リバースエンジニアは、ベアシリコン表面における適切なステイン／エッチングの後に、この領域を視認し、シリサイドのアーチファクトエッジ２８を検出することが可能であり、そのシリサイドのアーチファクトエッジはシリサイド化領域と非シリサイド化領域との界面に形成される。図１Ｂに示す構造については、リバースエンジニアは、図に示すように、アーチファクトエッジ２８が、示されている２つのシリサイド化された部分間の割り込み３０を有するときに、そのような割り込み３０は、下にある導電性インプラントが非導電性チャネルブロック構造２７を含むことを意味すると、恐らく結論付ける。この情報は、その場合、データベースに入力され、自動パターン認識技術が、非導電性チャネルブロック構造２７を示すように、その割り込み３０を有するパターンを認識するために用いられることが可能である。それ故、この回路偽装技術の効果は低減される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第５，８６６，９３３号明細書
【特許文献２】米国特許第５，７８３，３７５号明細書
【特許文献３】米国特許第６，２９４，８１６号明細書
【特許文献４】米国特許第５，７８３，８４６号明細書
【特許文献５】米国特許第５，９３０，６６３号明細書
【特許文献６】米国特許第６，０６４，１１０号明細書
【特許文献７】米国特許第６，１１７，７６２号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従って、リバースエンジニアを混乱させるようにアーチファクトエッジを用いる半導体デバイス及び半導体デバイスの製造方法を提供することの要請が存在している。形成された実際のデバイスを表さないアーチファクトエッジを提供することがリバースエンジニアを更に混乱させ、デバイスの実際の構成に関して、それ故、デバイスの機能に関して誤った結論をもたらすこととなる。
【課題を解決するための手段】
【００１１】
本発明の目的は、リバースエンジニアを非常に困難にすることであり、特に、リバースエンジニアが典型的な結論の有効性を疑う理由を与えられるように、同様の基本的処理及び回路フィーチャを表さないアーチファクトを与えることによりリバースエンジニアリング処理中に明らかにされるアーチファクトのリバースエンジニアによる調査を混乱させることである。これは、本発明を採用したチップをリバースエンジニアリングするためにかなりの時間を要することと、恐らく、本発明を採用したチップをリバースエンジニアリングするのに、不可能でないまでも、かなり実際的でないようにすることについて、リバースエンジニアの努力を尚一層困難にする、と考えられる。リバースエンジニアによるそのようなアーチファクトの調査を混乱させることにより、リバースエンジニアは、リバースエンジニアの作業を極めて時間を要するものにする全ての注入されたチャネルを調査するように強いられる。
【００１２】
本発明の重要な特徴は、リバースエンジニアリングをさせないようにされるべき回路の機能に対する付加又は変更に依存せず、付加的な処理段階又は装置を何ら必要としないことである。それに代えて、リバースエンジニアリングに対する非常に効果的な抑止力は、基本回路に対して処理時間及び複雑性を追加することがない合理化された方法で達成されるのである。
【００１３】
ここで名前を連ねている複数の本発明者は、このような技術の一般領域において、即ち、集積回路デバイスをリバースエンジニアリングすることを非常に困難にする集積回路デバイスの偽装に関連して、以前に特許出願し、特許登録されている。本発明は、リバースエンジニアを更に混乱させるように、上記の参照特許文献における技術と協調して用いられることが可能である。
【００１４】
本発明は、対象のチップに関して、１０００個の事例の１つのみにおいて用いられる可能性があるが、リバースエンジニアは、そのリバースエンジニアが理解している各々のトランジスタ又は接続について、本発明により変更された可能性が非常に低いことを、十分認識している各々のトランジスタ又は接続を非常に注意深く調べる必要がある。リバースエンジニアは、見つけることが不可能なものを見つけなければならないことに直面することになる。本発明は又、何度も用いられることが可能であり、即ち、全てのＣＭＯＳの対において、それ故、リバースエンジニアは各々のチャネルを調査することを強いられ、それにより、リバースエンジニアリングを非常に現実的でないものにされる。
【００１５】
要約すると、一般に、本発明は、導電層ブロックマスクが変更され、その結果、デバイスの真の構造を表さず、誤りに導くアーチファクトのリバースエンジニアリングをもたらす、半導体デバイス及び半導体デバイスを製造する方法を有する。
【００１６】
他の特徴においては、本発明は、集積回路構造の偽装を提供する。その集積回路構造は、輪郭が制御された材料の複数の層により構成される。シリサイド層は、制御された輪郭を有する前記複数の層間に備えられる。リバースエンジニアを半導体であると考えるように混乱させるために用いられるシリサイド層は、一の構造を有するが、実際には、他の構造を有する。
【図面の簡単な説明】
【００１７】
【図１Ａ】金属層及び酸化物層全ての導電性チャネルから除去された後に、リバースエンジニアが認識するであろう従来技術におけるシリサイド層のアーチファクトエッジについて示す図である。
【図１Ｂ】金属層及び酸化物層全てがチャネルブロックを含む導電性チャネルから除去された後に、リバースエンジニアが認識するであろう従来技術におけるシリサイド層のアーチファクトエッジについて示す図である。
【図２】本発明の一実施形態に従って、金属層及び酸化物層全てが除去された後にリバースエンジニアが認識するであろうシリサイド層のアーチファクトエッジについて示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明について、本発明の好適な実施形態を示す添付図を参照して詳細に説明する。本発明は、多くの種々の実施形態を有することが可能であり、ここで記載する実施形態に限定されるとみなされるべきではない。
【００１９】
当該技術分野においては、周知の多くの半導体デバイスの製造方法が存在している。以下では、半導体デバイスの製造方法に関して詳細には説明しない。むしろ、リバースエンジニアを更に混乱させるために、半導体デバイスの製造中に用いられる導電層ブロックマスクを変更することに重点を置いている。
【００２０】
本発明は、リバースエンジニアリングデバイスが他のリバースエンジニアリング検出防止技術を用いていつ製造されたかを、リバースエンジニアが理解することが可能であるシリサイド層のアーチファクトエッジを利用する。
【００２１】
上記のリバースエンジニアリング検出防止技術においては、チャネルブロック構造はリバースエンジニアを混乱させるために用いられる。図１Ｂに示すように、チャネルブロック構造２７は、チャネル領域２３、２５と異なるタイプのドーパントを有し、直上のシリサイドにおいて割り込み３０を有する。ＣＭＰ等のリバースエンジニアリング処理を用いた後、シリサイド層のアーチファクトエッジ２８は、図１Ａ及び１Ｂを比較することから理解できるように、チャネルブロック構造２７が２つのチャネル領域２３及び２５間の電気接続を遮るために用いられたことをリバースエンジニアに明らかにすることが可能である。チャネル領域及びチャネルブロック構造において用いられるドーパントの種類は、殆どのリバースエンジニアリング処理中には、リバースエンジニアにとって容易に利用可能ではない。従って、リバースエンジニアは、導電性チャネルがチャネルブロックを有するかどうかを判定するように、シリサイド層のアーチファクトエッジ２８等の、他の方法に依存することが強いられる。
【００２２】
図２は、本発明に従って製造されたデバイスのシリサイド層のアーチファクトエッジ２８を示している。シリサイドブロックマスクは、好適には、シリサイド層が擬似チャネルブロック構造２９を完全に覆わないように変更される。擬似チャネルブロック構造２９は、チャネル領域２３、２５と同じタイプの導電性を有する。それ故、チャネル領域２３、２５に接続している、覆っているシリサイド層の有無は、チャネルを介する導電性への影響を有しない。しかしながら、シリサイド層が擬似チャネルブロック構造２９を完全に覆わないようにするためにシリサイドブロックマスクを変更することにより、割り込み３０を伴うアーチファクトエッジ２８が、チャネルが電気的に接続されていることを、即ち、図２のアーチファクトエッジ２８が図１Ｂのアーチファクトエッジ２８と同じであることを示しているように、リバースエンジニアにはみえる。従って、リバースエンジニアは、アーチファクトエッジ２８が視認できるとき、下のチャネルの接続に関して不正確な仮定に導き、即ち、彼らは、チャネルブロックがあるべき位置にあると仮定する（彼らが本発明を知らない場合）、若しくは、（ｉ）チャネルブロック２７の存在についての検査するように強いられる、又は（ｉｉ）チャネルブロック２７の存在に関して仮定を設ける（彼らが本発明を知っている場合）。
【００２３】
回路を更に偽装するために、チャネルブロック構造２９において用いられるドーパントのタイプは、低濃度にドープされたドレイン（ＬＤＤ）又は低密度にドープされた（ＬＤＤ）ソースが形成されると同時に、形成されることが可能である。それ故、ステイン処理及びエッチング処理を用いる場合でさえ、リバースエンジニアは、ソースインプラント２２及びドレインインプラント２６のかなり高いドーズ量に対して、２つのタイプのインプラント間の、即ち、Ｎ型インプラント及びＰ型インプラント間の差を識別する膨大な困難な時間を必要とする。更に、ＬＤＤ処理を用いて擬似チャネルブロック構造２９を形成することにより、チャネルブロック構造２９は、ブレークダウンの考慮のために、寸法がより小さくされることが可能である。
【００２４】
好適な本発明の製造方法においては、半導体チップの製造のデザインルールは、注入されない領域がシリサイド化されないように変更される。更に、デザインルールは又、リバースエンジニアによる検出を更に回避するように、チャネルブロック構造２９が小さく且つ低濃度にドープされるように変更されることも可能である。
【００２５】
デザインルールの変更においては、図２に示すような、実際の導電性チャネルのアーチファクトエッジが、図１Ｂに示すような、非導電性チャネルのアーチファクトエッジの配置に適合することを保証することは重要なことである。例示目的で、図１Ｂにおけるアーチファクトエッジ２８は図２のアーチファクトエッジ２８に適合する。当業者が理解できるであろうように、アーチファクトエッジ２８は、図１Ｂ又は図２に具体的に示されているように位置付けられる必要はない。それに代えて、アーチファクトエッジは、チャネルに沿って殆どどこにでも現れることが可能である。しかしながら、（１）シリサイド層は電気的接続を提供しない（即ち、シリサイド層は意図的なブロック又は擬似ブロックを有するチャネルを完全には覆わない）こと、及び（２）電気的接続についてのアーチファクトエッジ２８は、電気的接続（即ち、正接続）に対するアーチファクトエッジ２８が非電気的接続（即ち、誤接続）に対するアーチファクトエッジ２８と比較的同じであること、は重要である。従って、単一の集積回路デバイスにおいて、図１Ａ、１Ｂ及び２全てに示されているタイプの導電性チャネルと非導電性チャネルとを含むことが望ましい一方、リバースエンジニアが保ち続ける図１Ｂ及び２を参照して、図に示され且つ説明されているタイプのチャネルを混合して用いることが望ましい。
【００２６】
当業者は、図１Ａ、１Ｂ及び２がＰ型チャネルブロック構造２７と共にＮ型のドープされた領域２２乃至２５及び２９を用いる一方、図１Ａ、１Ｂ及び２がＮ型チャネルブロック構造と共にＰ型のドープされた領域を用いることも有効であることが理解できる。
【００２７】
更に、本発明は、好適には、本発明が用いられる複数のトランジスタ回路を完全に無効にしないように、しかし、予期しない又は非直感的な方法で回路を機能させるようにする。例えば、リバースエンジニアにはＯＲゲートであるように見えるものが、実際にはＡＮＤゲートとして機能することが可能である。又は、反転入力として見えるものが、実際には、非反転であることが可能である。それらの技術が利用される集積回路デバイスをどのようにリバースエンジニアリングするかを発見するために前進するのとは反対に、リバースエンジニアを諦めさせてしまう程、可能性は、実際には無限であり、殆ど確実である。
【００２８】
また、単一の集積回路（ＩＣ）において何度も、図１Ｂ及び２の技術を用いることは望ましいことである。その場合、リバースエンジニアが、導電性チャネルにおいて、図１Ｂ及び２を参照して上記のシリサイドアーチファクトに遭遇するとき、リバースエンジニアは、チャネルブロックがあるべき位置にあるか否かを判定することができない。リバースエンジニアは、チャネルブロックの存在に関する仮定を構築する必要があるか又は、シリサイド開口におけるチャネルの導電性のタイプについて試験するのにかなり高度で時間を要する技術を用いる必要がある。図１Ｂ及び２の構造が所定のＩＣにおいて何百回も発見された場合、シリサイド開口におけるチャネルの導電性のタイプについて調査するために高度で時間を要する技術又は各々の事例について仮定を設けるかどうかに拘らず、各々の及び全ての有効な事例において、チャネルブロックが利用できるか否かを確認する試みにおいて、リバースエンジニアはやる気をくじかれる問題を有する。
【００２９】
最終的に、開示されている方法及び装置は、集積回路デバイスがリバースエンジニアリングされないように用いられることが可能である、他の偽装技術と互換性がある。従って、この方法及び装置は、集積回路デバイスが成功裏にリバースエンジニアリングされないように、所定の集積回路デバイスとともに用いられる多くの技術の１つであることが可能である。
【００３０】
上記では、特定の好適な実施形態に結び付けて本発明について説明しているが、ここでは、当業者に対して、変更自体が確かに示唆されている。従って、本発明は、同時提出の特許請求の範囲で具体的に記載されているものを除き、開示されている実施形態に限定されるものではない。
【符号の説明】
【００３１】
２２  導電性のドープされた回路要素
２３  導電性のドープされたインプラント
２４  導電性のドープされたインプラント
２５  導電性のドープされたインプラント
２６  導電性のドープされた回路要素
２７  チャネルブロック構造
２８  アーチファクトエッジ
２９  擬似チャネルブロック構造
【図１Ａ】
2010118688.tif 000003
【図１Ｂ】
2010118688.tif 000004
【図２】
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