(57)【要約】      （修正有）【課題】エンハンスメントモードトランジスタを作製する方法を提供する。【解決手段】基板１上の第１活性層３と、第１活性層３の上に、該第１活性層３に比較して高いバンドギャップを有する第２活性層４配設し、実質的にＧａを含まないで少なくともＡｌを含む第２活性層４と、第２活性層４の少なくとも一部の上のゲート絶縁層５であって、第２活性層４の少なくとも一部を熱酸化して形成されたゲート絶縁層５と、ゲート絶縁層５の少なくとも一部の上のゲート電極６と、第２活性層４の上のソース電極７およびドレイン電極８とを含み、前記半導体デバイス１０は、更に、動作時でゲート電極６とソース電極７が同電圧の場合、第１活性層３と第２活性層４の間で、ゲート電極６の外側でゲート電極６の位置以外に、２次元電子ガス２ＤＥＧ層を含む。【選択図】図１
2010045343.tif 000002
【特許請求の範囲】
【請求項１】
基板（１）上の第１活性層（３）と、
第１活性層（３）の上の第２活性層（４）であって、第２活性層（４）は第１活性層（３）に比較して高いバンドギャップを有し、実質的にＧａを含まないで少なくともＡｌを含み、動作時に、第１活性層（３）と第２活性層（４）の間の界面の少なくとも一部の上に２次元電子ガス（２ＤＥＧ）層（９）が存在する第２活性層（４）と、
第２活性層（４）の少なくとも一部の上のゲート絶縁層（５）と、
ゲート絶縁層（５）の少なくとも一部の上のゲート電極（６）と、
第２活性層（４）の上のソース電極（７）およびドレイン電極（８）と、を含み、
ゲート絶縁層（５）は第２活性層（４）の少なくとも一部の熱酸化により形成された熱酸化物であり、これにより、第２活性層の上部を消費して第２活性層の厚みを減らし、２ＤＥＧを部分的に空乏化した半導体デバイス（１０）。
【請求項２】
第２活性層（４）は、ＩｎｘＡｌ１−ｘＮ（ｘは０と０．５の間）を含む請求項１に記載の半導体デバイス（１０）。
【請求項３】
第２活性層（４）は、傾斜したインジウム（Ｉｎ）成分、または傾斜したアルミニウム（Ａｌ）成分を有し、または第２活性層はインジウム無しである請求項２に記載の半導体デバイス（１０）。
【請求項４】
ゲート絶縁層（５）は、少なくともＡｌおよび酸素を含む請求項１〜３のいずれかに記載の半導体デバイス（１０）。
【請求項５】
第１活性層（３）はＩＩＩ族窒化物材料を含み、または第１活性層（３）はＧａＮを含む請求項１〜４のいずれかに記載の半導体デバイス（１０）。
【請求項６】
第２活性層（４）は、更にリセス（１９）を含み、ゲート絶縁層（５）が、第２活性層（４）の中のリセス（１９）の中に存在する請求項１〜５のいずれかに記載の半導体デバイス（１０）。
【請求項７】
半導体デバイス（１０）は、更に、ゲート絶縁層（５）の存在しない第２活性層（４）の少なくとも一部の上にパッシベーション層（１１）を含む請求項１〜６のいずれかに記載の半導体デバイス（１０）。
【請求項８】
半導体デバイス（１０）は、エンハンスメントモードトランジスタである請求項１〜７のいずれかに記載の半導体デバイス（１０）。
【請求項９】
第３活性層は、基板（１）と第１活性層（３）の間に成長され、第３活性層は、第１活性層のバンドギャップより高いバンドギャップを有し、第３活性層は、第１活性層の焦電分極性より高い焦電分極性を有する請求項１〜８のいずれかに記載の半導体デバイス（１０）。
【請求項１０】
半導体デバイス（１０）の製造方法であって、
基板（１）の上に第１活性層（３）を提供する工程と、
第１活性層（３）の上に第２活性層（４）を提供する工程であって、第２活性層（４）は第１活性層（３）に比較して高いバンドギャップを有し、実質的にＧａを含まないで少なくともＡｌを含み、動作時に、第１活性層と第２活性層の間の界面の少なくとも一部の上に２次元電子ガス（２ＤＥＧ）層（９）が存在する工程と、
第２活性層（４）の少なくとも一部を熱酸化により酸化し、ゲート絶縁層（５）を形成する工程と、
ゲート絶縁層（５）の上にゲート電極（６）を提供する工程と、
第２活性層（４）の上にソース電極（７）とドレイン電極（８）を提供する工程と、を含む半導体デバイス（１０）の製造方法。
【請求項１１】
第２活性層（４）を提供する工程は、ＩｎｘＡｌ１−ｘＮ（ｘは０と０．５の間）を含む層を提供する工程で行われ、または第２活性層（４）を提供する工程は、インジウム無しの層を提供する工程で行われる請求項１０に記載の製造方法。
【請求項１２】
ゲート絶縁層（５）を提供する工程は、少なくともＡｌと酸素を含む層を提供する工程で行われる請求項１０または１１に記載の製造方法。
【請求項１３】
第１活性層（３）を提供する工程は、ＩＩＩ族窒化物材料を含む層を提供する工程で行われる請求項１０〜１２のいずれかに記載の製造方法。
【請求項１４】
更に、ゲート絶縁層（５）が存在しない第２活性層（４）の少なくとも一部の上にパッシベーション層（１１）を堆積する工程を含む請求項１０〜１３のいずれかに記載の製造方法。
【請求項１５】
第３活性層は、基板（１）と第１活性層（３）の間に成長され、第３活性層は、第１活性層のバンドギャップより高いバンドギャップを有し、第３活性層は、第１活性層より高い焦電分極性を有する請求項１０〜１４のいずれかに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関する。特に、本発明は、例えばエンハンスメントモードデバイス、即ちノーマリオフデバイスのような、ゲート電極が配置される場所とは異なる位置にのみ２ＤＥＧ層を含む半導体デバイス、およびそのような半導体デバイスの製造方法に関する。このデバイスでは、ゲート電極に正電圧が印加されない限りソースコンタクトとドレインコンタクトの間に電流は流れない。
【背景技術】
【０００２】
例えば、高電子移動度トランジスタ（ＨＥＭＴ）のようなＩＩＩ族窒化物デバイスは、２つの活性層の間、即ちＧａＮ層とＡｌＧａＮ層との間に２次元電子ガス（２ＤＥＧ）を含む。この２ＤＥＧ層は、材料中での電荷分離を起こす圧電性で自然発生の分極の結果である。このタイプの公知のデバイスでは、２ＤＥＧは材料の特徴により、ゼロゲートバイアスで存在する。ＡｌＧａＮ層の上に形成されたコンタクトを有するＧａＮ電界効果トランジスタデバイス（ＦＥＴ）は、ノーマリオンデバイスである。ＡｌＧａＮ層の上のコンタクトの形成は、ヘテロ構造中の電荷分離を変化させず、処理前に２ＤＥＧが存在した場合、ＡｌＧａＮ層の上にコンタクトを形成した後もそれは残る。しきい値電圧と呼ばれるゲート上の所定の負電圧が、容量結合を通して２ＤＥＧを空乏化するのに必要とされる。負電圧をゲートに印加することにより、電子チャネルをピンチオフできる。この負電圧は一般には負のしきい値電圧（Ｖｔｈ）より低く、一般には−４Ｖと−８Ｖの間である。それらのトランジスタは、デプレッションモード（Ｄモード）で動作し、つまり、トランジスタをスイッチオフするためにはチャネルを空乏化しなければならない。
【０００３】
例えばパワースイッチングまたは集積ロジックのような所定の応用では、負の極性のゲート電圧の供給は望まれない。電力源等の中のパワーデバイスのゲート制御は、Ｓｉデバイスで使用されるゲート制御と同じように形成される。しきい値電圧Ｖｔｈ＝０Ｖの電界効果トランジスタ（ＦＥＴ）は、ノーマリオフデバイスである。ゼロゲート電圧において、電流を通すチャネルは存在しない。それらのトランジスタはエンハンスメントモード（Ｅモード）で動作する。Ｅモードトランジスタは、ノーマリオフパワースイッチ、デジタル電子応用、および高周波ＲＦ応用に魅力的である。
【０００４】
ノーマリオフデバイス、即ちゲートがフローティングまたはグラウンドの時にソースおよびドレインコンタクトの間で電流が流れないデバイスを作製するために、ゲートコンタクトの下のチャネルは選択的に中断され、一方、他の領域では可能なかぎり高い２ＤＥＧ密度が蓄えられる。正のしきい値電圧が、続いてゲートコンタクトの下の２ＤＥＧに誘起され、ソースとドレインの間に電流が流れるようにする。そのようなＥモードのトランジスタを得るために多くの方法が報告されている。ゲートとチャネルの距離を低減して正のしきい値電圧にするために、例えば、バリア膜厚の低減やゲートリセス技術が行われた。また、２次元電子ガスを部分的に空乏化するために、ゲート形成に先立ってセルフアラインでフッ素の注入が行われた。更に最近では、ゲートの下のｐ型ＡｌＧａＮ材料からＡｌＧａＮ／ＧａＮヘテロ接合にホールを注入して、Ｅモードデバイスが得られた。しかしながら、全てのそれらの方法は、デプレッションモードのデバイスに比較してデバイス特性が劣り、特に最大電流密度が劣るという結果となった。
【０００５】
順方向のゲートのオーバードライブを可能にし、全シートキャリア密度からの利益を得ることができるため、Ｅモードの構造では、金属絶縁体半導体高電子移動度トランジスタ（ＭＩＳＨＥＭＴ）が好ましい。ＭＩＳＨＥＭＴの場合、ＳｉＯ２、Ｓｉ３Ｎ４および、Ａｌ２Ｏ３、ＨｆＯ２、Ｓｃ２Ｏ３（ｈｉｇｈ−ｋ誘電体）のような高い誘電率を有する他の酸化物を含むゲート誘電体が使われてきた。しかしながら、全ての場合、半導体と堆積された酸化物との間の界面を制御することは困難であり、ＭＩＳＨＥＭＴ構造の全ての可能性からの利益を妨げる。
【０００６】
米国特許第５，９２９，４６７には、ゲート絶縁膜を有するＧａＮ型の電解効果トランジスタが記載されている。チャネル層とゲート絶縁膜はその間にバッファ層を挟んで、基板上に順に重ねられている。チャネル層はｎ型ＧａＮから形成される。絶縁膜はＡｌＮまたはＡｌＧａＮから形成され、ショットキバリア高さを大きくし、それにより大きな入力振幅を得る。
【０００７】
米国特許第６，９８９，５５６には、セルフアラインのエンハンスメントモードの金属酸化物化合物半導体電界効果トランジスタが記載され、このトランジスタは、化合物半導体構造の上に直接配置されたインジウムとガリウムの酸化物の化合物の混合を含む第１酸化物層と、ガリウム、酸素、および希土類元素、またはガリウム、イオウ、および希土類元素のいずれかを含み、第１層の上に配置された第２絶縁層を含む。
【０００８】
ＷＯ２００７／０４１５９５は、例えばＳｉＯ２やＳｉ３Ｎ４とゲート電極とからなるゲート構造を含むＩＩＩ窒化物半導体デバイスを示す。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第５，９２９，４６７号
【特許文献２】米国特許第６，９８９，５５６号
【特許文献３】ＷＯ２００７／０４１５９５号
【発明の概要】
【００１０】
本発明の具体例の目的は、例えばエンハンスメントモードトランジスタのような半導体デバイス、および例えばエンハンスメントモードトランジスタのような半導体デバイスを作製する方法を提供することである。
【００１１】
上記目的は、本発明にかかる方法およびデバイスによって達成される。
【００１２】
第１の形態では、本発明は、例えばエンハンスメントモードトランジスタのような半導体デバイスを提供する。この半導体デバイスは、
基板上の第１活性層と、
第１活性層の上の第２活性層であって、第１活性層に比較して高いバンドギャップを有し、実質的にＧａを含まない第２活性層と、
第２活性層の少なくとも一部の上のゲート絶縁層であって、第２活性層の少なくとも一部を熱酸化して形成され、これにより第２活性層の上の部分を消費し、第２活性層の厚みを減らし、２ＤＥＧが部分的に空乏化されるゲート絶縁層と、
ゲート絶縁層の少なくとも一部の上のゲート電極と、
第２活性層の上のソース電極およびドレイン電極と、を含み、
動作状態でゲート電極とソース電極が同じ電圧の場合、半導体デバイスは、更に、ゲート電極の場所の外側のみでゲート電極の位置ではない第１活性層と第２活性層の間に、２次元電子ガス（２ＤＥＧ）層を含む。
【００１３】
このために、本発明の具体例では、動作状態でゲート電極とソース電極が同じ電圧の場合、半導体デバイスは、第１活性層と第２活性層の間でゲート電極が配置されないデバイスの位置にのみ２ＤＥＧ層を含み、ゲート電極の下部には２ＤＥＧ層を含まない。ＧａＮやＡｌＧａＮのようなＧａ含有層の熱酸化が、非常に不安定でデバイスの動作に有害な影響を与えるため、ガリウムの無いことが特徴となる。
【００１４】
本発明の具体例では、第２活性層はＩＩＩ族窒化物である。本発明の具体例では、第２活性層は、更に、Ａｌを含んでも良い。本発明の具体例では、第２活性層は、インジウム無しでも良い。
【００１５】
本発明の具体例では、第２活性層はＩｎｘＡｌ１−ｘＮを含み、ｘは０と０．５の間、または０と０．３の間である。特定の具体例では、ｘは０．１５と０．２０の間で、例えばｘは０．１７でも良い。
【００１６】
本発明の更なる具体例では、第２活性層は、傾斜したインジウム（Ｉｎ）または例えば傾斜したアルミニウム（Ａｌ）成分のような傾斜したＩＩＩ族成分を有してもよい。
【００１７】
本発明の具体例では、第２活性層は１ｎｍと１００ｎｍの間、１ｎｍと５０ｎｍの間、１ｎｍと２０ｎｍの間、または５ｎｍと１５ｎｍの間の厚みを有しても良く、例えば１０ｎｍでも良い。
【００１８】
本発明の具体例では、ゲート絶縁層は１ｎｍと１００ｎｍの間、１ｎｍと５０ｎｍの間、１ｎｍと２０ｎｍの間、または５ｎｍと１５ｎｍの間の厚みを有しても良く、例えば１０ｎｍでも良い。
【００１９】
ゲート絶縁層は、例えば、酸素含有雰囲気中で、第２活性層の高速熱酸化により形成しても良い。酸化は、高速熱処理チャンバ中でウエハを５００℃と１０００℃の間の温度、好適には７００℃と９００℃の間の温度に加熱して行われる。ウエハは要求される酸化膜厚に対応する時間、所定の温度に保持される。
【００２０】
ゲート絶縁層は少なくともＡｌと酸素を含んでも良い。特定の具体例では、ゲート絶縁層はＡｌ、Ｉｎ、および酸素を含み、Ｉｎの量は例えば５％より少ない。
【００２１】
本発明の具体例では、第１活性層はＩＩＩ族窒化物材料を含む。例えば、第１活性層は、ＧａＮを含んでも良い。
【００２２】
本発明の具体例では、第２活性層は、第２活性層の下部の層中に突き出さないリセスを含んでも良い。それらの具体例では、ゲート絶縁層は、第２活性層中のリセス内に形成される。
【００２３】
本発明の具体例では、半導体デバイスは、エンハンスメントモード（Ｅモード）トランジスタであることが好ましい。
【００２４】
本発明の具体例では、半導体デバイスは、更に、第２活性層の上にパッシベーション層を含み、パッシベーション層は、ゲート絶縁層が存在しない、第２活性層の少なくとも一部の上に存在する。
【００２５】
パッシベーション層は、第２活性層の一部に、ゲート絶縁層とゲート電極が形成されたリセスを含む。
【００２６】
先のパラグラフのいずれかで述べたデバイスでは、パッシベーション層は、腐食に対して拡散バリアとして働く、高エネルギバンドギャップの誘電体層、または（Ｓｉ３Ｎ４、ＳｉＯ２、およびＡｌ２Ｏ３、ＨｆＯ２、またはＳｃ２Ｏ３のような高い誘電率の酸化物のような）異なる材料の積層を含む。
【００２７】
半導体デバイスは、更に、第１活性層と第２活性層との間にスペーサ層を含んでも良い。
【００２８】
本発明の具体例では、スペーサ層はＡｌＮを含む。
【００２９】
本発明の具体例では、第３活性層が基板と第１活性層との間の配置され、第３活性層は、第１活性層のバンドギャップより高いバンドギャップを有し、第３活性層は、第１活性層の焦電分極（pyro-electric polarisation）より高い焦電分極を有する。
【００３０】
第２の具体例では、本発明は、例えばエンハンスメントモードトランジスタのような半導体デバイスを形成する方法を提供する。この方法は、
基板の上に第１活性層を提供する工程と、
第１活性層の上に第２活性層を提供する工程であって、第１活性層に比較して高いバンドギャップを有し、実質的にＧａを含まない第２活性層を提供する工程と、
第２活性層の少なくとも一部を熱酸化により酸化してゲート酸化層を形成し、これにより第２活性層の上の部分を消費し、第２活性層の厚みを減らし、２ＤＥＧを部分的に空乏化する工程と、
ゲート絶縁層の上にゲート電極を提供する工程と、
第２活性層の第２領域の上に、ソース電極およびドレイン電極を提供する工程と、を含み、
第１活性層および第２活性層を提供する工程は、動作状態で、ゲート電極とソース電極が同じ電圧の場合に、半導体デバイスが、更に、ゲート電極の場所の外側のみでゲート電極の位置ではない第１活性層と第２活性層の間に２次元電子ガス層を含むように行われる。
【００３１】
このように、本発明の具体例では、動作状態でゲート電極とソース電極が同じ電圧の場合、半導体デバイスは、第１活性層と第２活性層の間でゲート電極が配置されない、ゲート電極の下方でないデバイスの位置にのみ２ＤＥＧ層が存在するように、第１活性層と第２活性層の提供工程が行われる。
【００３２】
本発明の具体例では、第２活性層はＩＩＩ族窒化物でも良い。
【００３３】
本発明の具体例では、第２活性層はＡｌを含んでも良い。本発明の具体例では、第２活性層は、インジウム無しでも良い。
【００３４】
本発明の具体例では、第２活性層はＩｎｘＡｌ１−ｘＮを含み、ｘは０と０．５の間、または０と０．３の間である。例えば、ｘは０．１５と０．２０の間で、ｘは０．１７でも良い。
【００３５】
本発明の更なる具体例では、第２活性層は、傾斜したインジウム（Ｉｎ）または例えば傾斜したアルミニウム（Ａｌ）成分のような傾斜したＩＩＩ族成分を有してもよい。
【００３６】
第１活性層を提供する工程、および／または第２活性層を提供する工程は、第１活性層および／または第２活性層を、例えばＣＶＤ（化学気相成長）、ＭＯＣＶＤ（有機金属化学気相成長）またはＲＦ−ＭＢＥ（ラジオ周波数分子線エピタキシ）により堆積する工程で行われる。
【００３７】
本発明の具体例では、第１活性層を提供する工程は、１ｎｍと１００ｎｍの間、１ｎｍと５０ｎｍの間、１ｎｍと２０ｎｍの間、または５ｎｍと１５ｎｍの間の厚みを有するように行われても良い。例えば、第１活性層を提供する工程は、１０ｎｍの厚みを有するように行われても良い。
【００３８】
本発明の具体例では、第２活性層を提供する工程は、１ｎｍと１００ｎｍの間、１ｎｍと５０ｎｍの間、１ｎｍと２０ｎｍの間、または５ｎｍと１５ｎｍの間の厚みを有するように行われても良い。例えば、第２活性層を提供する工程は、１０ｎｍの厚みを有するように行われても良い。
【００３９】
ゲート絶縁層は、例えば酸素雰囲気中で第２活性層を高速熱酸化して形成されても良い。
【００４０】
本発明の具体例では、ゲート絶縁層は、Ａｌと酸素を含んでも良い。
【００４１】
本発明の具体例では、第１活性層はＩＩＩ族窒化物材料を含んでも良い。例えば、第１活性層はＧａＮを含んでも良い。
【００４２】
本発明の具体例では、半導体デバイスは、エンハンスメントモード（Ｅモード）トランジスタであることが好ましい。
【００４３】
本発明の具体例では、この方法は、更に、第２活性層の上にパッシベーション層を堆積する工程であって、ゲート絶縁層が存在しない、第２活性層の少なくとも一部の上に存在するパッシベーション層を堆積する工程を含んでも良い。
【００４４】
パッシベーション層は、第２活性層の一部に、ゲート絶縁層とゲート電極が形成されたリセスを含んでも良い。
【００４５】
パッシベーション層は、腐食に対して拡散バリアとして働く、高エネルギバンドギャップの誘電体層、または（Ｓｉ３Ｎ４、ＳｉＯ２、およびＡｌ２Ｏ３、ＨｆＯ２、またはＳｃ２Ｏ３のような高い誘電率の酸化物のような）異なる材料の積層を含んでも良い。
【００４６】
本発明の具体例では、この方法は、更に、第１活性層と第２活性層との間にスペーサ層を含んでも良い。本発明の具体例では、スペーサ層はＡｌＮを含んでも良い。
【００４７】
本発明の更なる具体例では、第３活性層が基板と第１活性層との間に形成され、第３活性層は、第１活性層のバンドギャップより高いバンドギャップを有し、第３活性層は、第１活性層の焦電分極（pyro-electric polarisation）より高い焦電分極を有する。
【００４８】
本発明の特定の好適な形態が、添付の独立請求項および従属請求項に示される従属請求項の特徴は、独立請求項の特徴および他の従属請求項の特徴と、適当に、明確に記載されただけでなく、組み合わせても良い。
【００４９】
この分野においてデバイスの一定の改良、変形、および進化はあるが、本発明の概念は本質的に新しく新規な改良であり、従来の実用からの出発を含み、より効果的で安定し信頼性のあるこの特性のデバイスを提供する。
【００５０】
上記および他の本発明の特徴、長所、および優位点は、本発明の原理を例示の方法で記載した添付の図面と関連して、以下の詳細な説明から明らかになるだろう。以下で引用される参照符号は、添付の図面を言う。
【図面の簡単な説明】
【００５１】
【図１】本発明の具体例にかかる半導体デバイスの例を示す。
【図２】本発明の具体例にかかる半導体デバイスの例を示す。
【図３】本発明の具体例にかかる半導体デバイスの例を示す。
【図４】本発明の具体例にかかる半導体デバイスの例を示す。
【図５】本発明の具体例にかかる半導体デバイスの例を示す。
【図６】本発明の具体例にかかる半導体デバイスの例を示す。
【図７ａ】本発明の具体例にかかる半導体デバイスの例を示す。
【図７ｂ】本発明の具体例にかかる半導体デバイスの例を示す。
【図８】本発明の具体例にかかる半導体デバイスの例を示す。
【図９】本発明の具体例にかかる方法に使用されるＩＩＩ族窒化物ヘテロ構造を示す。
【図１０】バリア層の厚みを関数とした、２ＤＥＧ中の電荷密度の依存性を表すグラフを示す。
【図１１】本発明の具体例にかかる方法の一連の工程を示す。
【図１２ａ】本発明の具体例にかかるＳｉＮ／ＡｌＧａＮ／ＧａＮヘテロ構造およびＡｌ２Ｏ３／ＩｎＡｌＮ／ＧａＮヘテロ構造のアニール温度を関数とした、ショットキ接合特性を示す。
【図１２ｂ】本発明の具体例にかかるＳｉＮ／ＡｌＧａＮ／ＧａＮヘテロ構造およびＡｌ２Ｏ３／ＩｎＡｌＮ／ＧａＮヘテロ構造のアニール温度を関数とした、ショットキ接合特性を示す。
【図１３】（ａ）ＳｉＮ／Ａｌ０．３Ｇａ０．７Ｎ／ＧａＮ、（ｂ）歪の無いＩｎ０．１８Ａｌ０．８２Ｎ／ＧａＮについての、アニール時間を関数とした、２ＤＥＧ密度（Ｎｓ：四角）、移動度（μ：円）、およびシート抵抗（Ｒ□：三角）を示す。
【図１４】ゲート絶縁層としての熱酸化物の使用が、デバイスの特性を大きく改良し、酸化工程は、しきい値電圧を０Ｖまで十分にシフトさせ、付加的にドレイン電流を下げることを示すグラフである。
【００５２】
異なる図面において、同一参照番号は同一または類似の要素を示す。
【発明を実施するための形態】
【００５３】
本発明は、特定の具体例について、添付図面を参照しながら詳細に説明するが、本発明はこれらにより限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００５４】
更に、第１、第２、第３等の用語は、類似の要素の間で区別するために使用され、連続した時間的順序等を表す必要はない。そのような用語は、適当な状況下で入替え可能であり、発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できる。
【００５５】
また、詳細な説明や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる位置でも操作できる。
【００５６】
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されること排除するものであり、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００５７】
この明細書を通じて参照される「一の具体例（one embodiment）」または「具体例（an embodiment）」は、この具体例に関係して記載された特定の長所、構造、または特徴が、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例（one embodiment）」または「具体例（an embodiment）」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、１またはそれ以上の具体例中で適当な方法で組み合わせることができる。
【００５８】
同様に、本発明の例示の記載中において、多くの発明の形態の１またはそれ以上の記載を能率的にし、理解を助ける目的で、本発明の多くの長所は、時には１つの具体例、図面、または詳細な説明中にまとめられることを評価すべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特徴を必要とすることを意図して表されていると解釈すべきではない。むしろ、以下の請求項が表すように、発明の態様は、１つの記載された具体例の全ての長所より少なくなる。このように詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。
【００５９】
更に、ここで記載された幾つかの具体例は、他の具体例に含まれる以外の幾つかの特徴を含み、異なった具体例の長所の組み合わせは、本発明の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。例えば、以下の請求の範囲では、請求された具体例のいくつかは、他の組み合わせにおいても使用することができる。
【００６０】
ここで与えられる記載において、多くの特別な細部が示される。しかしながら、本発明の具体例はそれらの特別な細部無しに実施できることを理解すべきである。他の例では、公知の方法、構造、および技術は、この記載の理解をわかりにくくしないために、詳細には示されていない。
【００６１】
特別な場合を除き、本発明の文脈中で、２つの層の相対的な位置を表す場合の「上（on）」の用語は、「直上またはすぐ上」を意味するか、または１またはそれ以上の介在する層の上を意味する。このように、第２層が第１層の上に提供されると言った場合、第２層は第１層に直接接触して提供されても、即ち第１層と第２層の間に中間層が無いように提供されても良いし、または第２層は第１層に間接的に接触して提供されても、即ち第１層と第２層の間に中間層が有るように提供されても良い。
【００６２】
本発明は、本発明の多くの具体例の詳細な記載によって記載される。本発明の他の具体例が、本発明の真実の精神や技術的示唆から離れることなく、当業者の知識により形成できることができ、本発明は、添付された請求の範囲の文言によってのみ限定されることは明らかである。
【００６３】
トランジスタについて参照する。これらは、３端子デバイスであり、ドレインのような第１主電極、ソースのような第２主電極、および第１主電極と第２主電極との間の電荷の流れを制御するゲートのような制御電極を有する。本発明は、例えばＣＭＯＳ、ＢＩＣＭＯＳ、バイポーラ、およびＳｉＧｅＢＩＣＭＯＳ技術のような、これらに限定されない多くのトランジスタ技術で形成できる類似のデバイスに適用できることは、当業者にとって明らかである。
【００６４】
本発明の所定の発明の形態は、酸化物層と半導体層との間に高品質の接合を有するエンハンスメントモード（即ち、ノーマリオフ）金属酸化物半導体電界効果トランジスタデバイス（ＭＯＳＦＥＴ）に関し、更に、ゲート絶縁層として酸化物層を有するエンハンスメントモード（即ち、ノーマリオフ）電界効果トランジスタデバイスに関する。
【００６５】
本発明は、半導体デバイスおよびそのような半導体デバイスを製造する方法を提供する。
【００６６】
第１の形態では、本発明は半導体デバイスを提供する。この半導体デバイスは、
基板上の第１活性層と、
第１活性層の上の第２活性層であって、第１活性層に比較して高いバンドギャップを有し、実質的にＧａを含まない第２活性層と、
第２活性層の少なくとも一部の上のゲート絶縁層であって、第２活性層の少なくとも一部を熱酸化して形成され、これにより第２活性層の上の部分を消費し、第２活性層の厚みを減らし、２ＤＥＧが部分的に空乏化されるゲート絶縁層と、
ゲート絶縁層の少なくとも一部の上のゲート電極と、
第２活性層の上のソース電極およびドレイン電極と、を含み、
動作状態でゲート電極とソース電極が同じ電圧の場合、半導体デバイスは、更に、ゲート電極の場所の外側のみでゲート電極の位置ではない第１活性層と第２活性層の間に、２次元電子ガス（２ＤＥＧ）層を含む。
【００６７】
このために、本発明の具体例では、動作状態でゲート電極とソース電極が同じ電圧の場合、半導体デバイスは、第１活性層と第２活性層の間でゲート電極が配置されないデバイスの位置にのみ２ＤＥＧ層を含み、ゲート電極の下部には２ＤＥＧ層を含まない。
【００６８】
この結果、デバイスは十分なエンハンスの熱安定性を有し、ゲートリーク電流を大きく低減できる。実験は、熱安定性が７００℃から９００℃に増加することを示す。一連の処理工程に対して大きな温度範囲が可能となるため、これは実用的に非常に意味がある。ゲートリーク電流の低減は、指数関数的であり、０Ｖのゲート−ソース電圧で起きることが実験において見出されている。このように、ゲートバイアス電圧無しでは、ゲートの下の２ＤＥＧ層は移動度を有さず、部分的に空乏化される。
【００６９】
発明者らが見出したように、酸化において、ゲート絶縁層は第２活性層から直接なり、これにより界面層は形成されない。そのような界面層に存在する界面状態が無いことは、高い移動度につながると信じられている。
【００７０】
基板は、ＩＩＩ−Ｖ半導体プロセスで基板として使用される材料、例えばシリコン、サファイア（Ａｌ２Ｏ３）、ＳｉＣ、ＧａＮ、ＡｌＮ、ＧａＡｓ、Ｇｅまたはダイアモンドを含む。また、シリコン・オン・インシュレータやＧａＮ・オン・ダイアモンドのようなそれらの材料の１またはそれ以上の材料を含む基板が用いられても良い。
【００７１】
半導体デバイスは、例えば基板上に堆積して提供されるＧａＮ層のような第１活性層と、第１活性層の上に提供される、例えばＩＩＩ族窒化物層やインジウムやガリウムを含まない層、またはアルミニウムを含む層やＩｎＡｌＮ層のような第２活性層とを含む。一般に、第２活性層は、第１活性層と比較してより高いバンドギャップを有する。基板、および第１および第２活性層の代わりの材料は、それらの層を堆積するための可能な技術とともに、更にこの記載中に記載される。第２活性層の厚み、組成、および表面への負荷効果に依存して、２次元電子ガス（２ＤＥＧ）は２つの活性層の間の界面に現れる。
【００７２】
本発明の具合例にかかる、第１および／または第２の活性層は、ＩＩＩ族窒化物半導体材料を含む。それらは、これに限定するものではないが、好適には単結晶層である。
【００７３】
第１活性層は、ＩＩＩ族窒化物化合物を含んでも良い。具体例では、第１活性層は、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、ＢＮ、またはそれらの組み合わせを含み、またはこれらからなっても良い。
【００７４】
本発明の具体例では、第２活性層は少なくともＡｌを含む。第２活性層は、例えばＡｌＩｎＮを含み、またはこれからなってもよい。しかしながら第２活性層はインジウム無しであり、またはインジウム無しにされる。第２活性層は好適にはＧａ無しの層であり、または換言すれば、第２活性層はＧａを含まない。選択的に、第２活性層は、ＧａおよびＩｎを含まなくても良い。
【００７５】
第２活性層のバンドギャップは、第１活性層のバンドギャップより高いことが必要である。本発明の具体例では、第１活性層は例えばＧａＮであり、第２活性層は例えばＩｎＡｌＮ層である。バリア材料として１７％のＩｎ量を含むＩｎＡｌＮでは、ヘテロ系は格子整合となるが、それにもかかわらず、ＡｌＧａＮで得られるより約３倍の高いチャネル電流密度が達成され、自然分極の違いにより形成される。これは、圧電分極無しに２Ａ／ｍｍを越える最大電流密度が得られ、これは、この歪みの無いヘテロ構造を、高性能／高信頼性ＨＥＭＴデバイスにとって非常に魅力的なものにする。更に、このヘテロ接合では、３ｎｍより小さな非常に薄いバリアでも、ＩｎＡｌＮ半導体とＩｎＡｌＮ／ＧａＮヘテロ構造で１０００℃を越える例外的な熱安定性が観察される。
【００７６】
第２活性層は、１ｎｍと１００ｎｍの間、１ｎｍと５０ｎｍの間、１ｎｍと２０ｎｍの間、または５ｎｍと１５ｎｍの間の厚みである。ゲート絶縁層の下の第２活性層の厚みは、１ｎｍと１０ｎｍの間、または１ｎｍと５ｎｍの間であり、例えば２ｎｍであっても良い。ＩｎＡｌＮ／ＧａＮでは、第２活性層の厚みは１ｎｍと３ｎｍの間である。
【００７７】
本発明の具体例では、第２活性層の膜厚、組成、および表面への負荷効果は、ゲートコンタクトとも呼ばれるゲート電極の下の、２つの活性層の間の界面で、実質的に２ＤＥＧが発生しないように選択される。この結果を得るための１つの方法は、例えばゲートコンタクトの下の領域で、予め決められた最小膜厚より薄い膜厚の第２活性層を選択することである。
【００７８】
ゲート絶縁層は、第２活性層の少なくとも一部を、酸素雰囲気中で高速熱酸化を用いて酸化して形成される。酸化が行われる第２活性層の部分は、第２活性層の第１の部分と呼ばれる。これは、ゲートコンタクトが形成される部分である。本発明の具体例では、ゲート絶縁層は、例えばＡｌ２Ｏ３のように、少なくとも酸素とＡｌを含む。第２活性層はＧａを含まないため、Ｇａ２Ｏ３の形成が避けられる。Ｇａ２Ｏ３は、その低い熱安定性と化学安定性のために、ＩＩＩ族窒化物デバイスで電流崩壊にとって有害である（Pearton et al., "GaN: Processes, defects and devices" J. Appl. Phys. 86 (1), 1999）。
【００７９】
第２活性層の少なくとも一部を、酸化雰囲気中で酸化することにより、第２活性層の予め決められた部分がゲート絶縁層に変えられて、第２活性層の残りの膜厚（酸化されない部分）がトンネル膜厚より薄くなり、２ＤＥＧを得るのに必要な臨界膜厚より薄くなる。ゲート絶縁層の厚みは、ゲート領域の下で２ＤＥＧが完全に空乏化されるように選択される（更に、図９、１０参照）。ＩｎＡｌＮ／ＧａＮヘテロ構造の場合、ｄ１は約２ｎｍであり、ｄ２は約７ｎｍである。更に、第２活性層の少なくとも一部の酸化により、ゲート絶縁層は第２活性層から直接形成され、このため界面層は形成されない。例えば原子層成長のようなｅｘ−ｓｉｔｕ堆積に比べて、界面状態が形成されない。一部は界面状態により形成され、時間とともにデバイス性能が劣化する、いわゆる「電流崩壊」が防止され、信頼性が増す。
【００８０】
第２活性層の第１領域の酸化は、高品質のゲート絶縁層となる。例えば、ＩｎＡｌＮ層の高速熱酸化により形成されたゲート絶縁層は、高信頼性ＦＥＴに要求されるように、少なくとも１０００℃まで、金属が半導体基板中に拡散するのを防止する。これは、更に、図１２、１３について検討される。形成された酸化膜は、ＭＩＳトランジスタゲート電極、エッチングストッパ層、活性層や活性膜の間の分離、および表面パッシベーション層として使用できる。
【００８１】
ＭＩＳトランジスタゲート絶縁層の形成に使用された場合、酸化雰囲気の雰囲気は、ゲートからチャネルまでの距離を増加させることなく、高いデバイス性能の大きな制限である半導体デバイスのゲートリーク電流を大きく低減できる。この層のその場成長による高い界面品質と結びついた結果の酸化物の大きなバンドギャップは、ゲートブレイクダウン電圧を大きくする。
【００８２】
ここで記載したようなゲート絶縁層は、更に、ゲート金属が第２活性層中に拡散するのを防止して、高温での半導体デバイスの早い退化を防止する。
【００８３】
酸化雰囲気での高速熱処理は、第２活性層を含む基板を、酸素雰囲気のチャンバ中に、所定の温度で所定の時間配置する工程を含む。この時間は、所望の酸化膜厚が得られるように選択される。高速熱処理は、ゲート絶縁層の膜厚が高精度で制御可能であるという長所を有する。
【００８４】
ＭＩＳゲート絶縁層の形成で使用された場合、酸素雰囲気の使用は、ゲートからチャネルまでの距離を増加させることなく、高いデバイス性能の大きな制限である半導体デバイスのゲートリーク電流を大きく低減できる。この層のその場成長による高い界面品質と結びついた結果の酸化物の大きなバンドギャップは、ゲートブレイクダウン電圧を大きくする。
【００８５】
ここで記載したようなゲート絶縁層は、更に、ゲート金属が第２活性層中に拡散するのを防止して、高温での半導体デバイスの早い退化を防止する。
【００８６】
ゲート絶縁層の膜厚は、１ｎｍと１００ｎｍの間、１ｎｍと５０ｎｍの間、１ｎｍと２０ｎｍの間、または５ｎｍと１５ｎｍの間である。
【００８７】
ソース電極とドレイン電極は、ソースコンタクトとドレインコンタクトとも呼ばれ、第２活性層を通って２ＤＥＧとオーミックコンタクトを形成するように設けられる。ソース電極とドレイン電極は、例えば、オーミックコンタクトと２ＤＥＧの間がトンネル距離となるように、第２活性層中のリセス中に形成される。これにより、大きなオーミックコンタクト抵抗（ソースコンタクトとドレインコンタクト）となり、デバイス周波数特性を大きくする。
【００８８】
本発明の具体例では、第２活性層はリセスを含む。リセスは、第２活性層の下方の層の中には飛び出さない。これは、第２活性層中のリセスの深さが、第２活性層の膜厚より小さくなり、第２活性層の材料がリセス中に存在することを意味する。リセス中の第２活性層の材料は高速熱酸化され、第２活性層の上部の材料がゲート絶縁層に変えられる。この場合、ゲート絶縁層は第２活性層中のリセス中に形成される。
【００８９】
本発明の具体例では、第１および第２活性層が提供される前に、核生成層が基板上に成長される。核生成層は、基板と活性層との間の遷移層として働く。これは基板上での結晶成長の開始を可能とし、これは、後に単層に合体する、堆積された材料の分離された島を最初に形成することにより、エピタキシャル成長とは化学的、構造的に異なっている。特定の具体例では、核生成層は、ＧａＮ、ＡｌＧａＮまたはＡｌＮを含み、またはからなり、１ｎｍと１００ｎｍの間の厚みを有する。
【００９０】
核生成層は、多くの欠陥を含む。それゆえに、本発明の更なる具体例では、半導体デバイスは更に、核生成層の上に、即ち核生成と第１活性層との間に、バッファ層を含む。そのようなバッファ層は、活性層中の欠陥密度を低減し、欠陥含有核生成層の上に直接活性層を成長させても良い。バッファ層は、ＧａＮ、ＡｌＧａＮまたはＡｌＮを含む、またはからなる１またはそれ以上の層を含む。それらの層の膜厚は２０ｎｍと５００ｎｍの間であり、増殖する貫通転位を垂直成長方向から曲げる。核生成およびバッファ層の特性は、例えば転位密度や材料抵抗のような活性層の特性に直接影響する。
【００９１】
第１活性層は、バッファ層の上に形成されて良く、またはバッファ層の上層と考えられても良い。
【００９２】
本発明の具体例では、第１および第２の活性層は上述のような多くの要素を含み、それらは、交互に積層されたそれぞれの要素の多くの層から形成しても良い。そのような層や要素の多くの組み合わせは、本発明の範囲に含まれる。更に、それぞれの層の組み合わせも含まれる。
【００９３】
本発明の具体例では、半導体デバイスは更に第１活性層と第２活性層の間にスペーサを含む。そのようなスペーサは、電子の波動関数が、例えばＩｎＡｌＮ層のような第２活性層からＧａＮ層のような第１活性層中へ入るのを防ぎ、２つの層の界面から遠ざける。この方法で、電子の波動関数は、ありそうな界面の粗れや、組成的な不均一さにより生じる電気的な粗れと重なるのが少なくなる。これにより、散乱が低減されて、電子移動度が増加する。本発明の具体例では、スペーサは高いバンドギャップを有しても良い。高いバンドギャップは、当業者に知られているように、一般には２ｅＶより高い。ＡｌＮについて、バンドギャップが６．２ｅＶで非常に薄く、例えば１ｎｍ近傍またはより薄い。スペーサは例えばＡｌＮを含んでも良い。
【００９４】
本発明の更なる具体例では、半導体デバイスは、第１活性層の下に、即ち基板と第１活性層との間に、第３活性層を含んでも良い。また、他の具体例では、核生成層と第１活性層との間に、または更に他の具体例では、バッファ層と第１活性層との間に、含んでも良い。第３活性層は、好適には第１活性層より高い両極性（polarisation）を有し、ビルトイン電界のために界面の伝導帯が曲がる。第３活性層は、第１活性層より大きなバンドギャップを有しても良い。第１活性層に対して第３活性層のより高いバンドギャップは、ピンチオフ中にこの第３活性層に電子が入るのを防ぎ、電子は散乱効果につながるトラップに補足されない。２つの効果は、２ＤＥＧ中に電子を閉じ込め量子井戸を形成するが、両極性効果はこの場合最も強い効果である。
【００９５】
第３活性層は、例えば、ＩＩＩ族窒化物材料を含む。本発明の具体例では、第３活性層は、ＡｌＧａＮ、ＡｌＮ、ＩｎＡｌＧａＮ、またはＩｎＡｌＮを含み、またはからなる。第３活性層の厚みは、例えば５０ｎｍと２μｍの間である。
【００９６】
本発明の具体例では、上述のような半導体デバイスの全体構造は、更に酸素拡散バリアとして働くパッシベーション層で覆われて、長時間腐食を防いでも良い。このパッシベーション層は全表面を覆い、それゆえにゲート作製後に提供することが必要である。パッシベーション層は、例えば、Ｓｉ３Ｎ４、ＳｉＯ２、またはＡｌ２Ｏ３、ＨｆＯ２、またはＳｃ２Ｏ３のような高い誘電率を有する他の酸化物でも良い。特定の具体例では、パッシベーション層は、例えばアモルファスＳｉ３Ｎ４層でも良い。
【００９７】
第２の形態では、本発明は、例えばエンハンスメントモードトランジスタのような半導体デバイスを形成する方法を含む。この方法は、
基板の上に第１活性層を提供する工程と、
第１活性層の上に第２活性層を提供する工程であって、第１活性層に比較して高いバンドギャップを有し、実質的にＧａを含まない第２活性層を提供する工程と、
第２活性層の少なくとも一部を熱酸化により酸化してゲート酸化層を形成し、これにより第２活性層の上の部分を消費し、第２活性層の厚みを減らし、２ＤＥＧを部分的に空乏化する工程と、
ゲート絶縁層の上にゲート電極を提供する工程と、
第２活性層の第２領域の上に、ソース電極およびドレイン電極を提供する工程と、を含み、
第１活性層および第２活性層を提供する工程は、動作状態で、ゲート電極とソース電極が同じ電圧の場合に、半導体デバイスが、更に、ゲート電極の場所の外側のみでゲート電極の位置ではない第１活性層と第２活性層の間に２次元電子ガス層を含むように行われる。
【００９８】
このように、本発明の具体例では、第１活性層と第２活性層の提供工程は、動作状態でゲート電極とソース電極が同じ電圧の場合、半導体デバイスは、ゲート電極が配置されない、ゲート電極の下方でないデバイスの位置の、第１活性層と第２活性層の間にのみ２ＤＥＧ層が存在するように行われる。
【００９９】
第２活性層は、Ｇａおよび／またはＩｎの無い層でも良い。第２活性層はＩＩＩ族窒化物であっても良い。第２活性層を提供する工程は、ＩｎｘＡｌ１−ｘＮを含み、ｘは０と０．５の間である層を形成して行っても良い。
【０１００】
本発明の具体例では、ゲート絶縁層を形成する工程は、Ａｌと酸素を含む層を形成して行っても良い。例えば、ゲート絶縁層はＡｌ、酸素、およびＩｎを含む。
【０１０１】
第１活性層を提供する工程は、例えばＧａＮのようなＩＩＩ族窒化物を含む層を形成して行っても良い。
【０１０２】
本発明の具体例では、この方法は、更に、ゲート絶縁層が存在しない第２活性層一部の上にパッシベーション層を堆積する工程を含む。
【０１０３】
本発明の具体例では、第１活性層を提供する工程および／または第２活性層を提供する工程は、第１活性層および／または第２活性層を、例えばＣＶＤ、ＭＯＣＶＤ、またはＲＦ−ＭＢＥにより堆積する工程で行われる。
【０１０４】
基板、第１活性層、第２活性層、ゲート絶縁層、およびパッシベーション層は、本発明の第１の形態について記載されたものと同様で、同様の特徴を有しても良い。また、本発明の第１の形態に記載された追加の要素および層は、本発明の第２の形態にも適用できる。
【０１０５】
この後、本発明の具体例にかかる半導体デバイスの幾つかの例について説明する。それらの具体例は、単に例示目的であり、本発明をいかなる方法においても限定するものではないことを理解すべきである。
【０１０６】
図１は、一の具体例にかかる半導体デバイス１０を例示する。この例によれば、デバイスはエンハンスメントモード（Ｅモード）トランジスタであって、
この例ではＧａＮ層であるバッファ層２を上部に有する基板１と、
バッファ層２の上部層により形成された第１活性層３と、
第１活性層３の上の第２活性層４であって、この例では、ＩｎｘＡｌ１−ｘＮ層（ｘは０．１７）である第２活性層４と、
第２活性層４の少なくとも一部の上のゲート絶縁層５であって、第２活性層４の少なくとも一部を熱酸化して形成したゲート絶縁層５と、
ゲート絶縁層５の上の、ゲートコンタクトとも呼ばれるゲート電極６と、
第２活性層４の上の、ソースコンタクトとも呼ばれるソース電極７と、ドレインコンタクトとも呼ばれるゲート電極８と、を含む。
【０１０７】
動作時に、ゲートコンタクト６とソースコンタクト７が同じ電圧の場合に、２次元電子ガス（２ＤＥＧ）層９は、例えばＧａＮ層である第１活性層３と例えばＩｎＡｌＮ層である第２活性層４との間であって、ゲートコンタクト６の位置の外側に形成され、活性層３、４の間のゲート電極６の直下には２ＤＥＧ層は形成されない。
【０１０８】
この例では、ソースコンタクト７とドレインコンタクト８は、例えばＩｎＡｌＮ層中のような第２活性層４の中のリセス中に形成され、低いコンタクト抵抗が得られる。
【０１０９】
この例では、半導体デバイス１０は、更に例えばＳｉＮ層のようなパッシベーション層１１を含む。
【０１１０】
図２は、本発明の具体例にかかる半導体デバイス１０の他の例を示す。図２に示された半導体デバイス１０は、図１に示される半導体デバイスと同じ要素を含む。図１の半導体デバイス１０と図２の半導体デバイスとの間の１の違いは、図２に示された半導体デバイス１０では、ソースコンタクト７とドレインコンタクト８が、図１の場合のような第２活性層４中のリセス中ではなく、例えばＩｎＡｌＮ層のような第２活性層４の上に形成される。
【０１１１】
図３は、本発明に具体例にかかる半導体デバイス１０の更なる例を示す。図３に示された半導体デバイス１０は、図１に示された半導体デバイス１０と同じ要素を含む。図１の半導体デバイス１０と図３の半導体デバイスとの間の１の違いは、後者が、第１パッシベーション層１１の上に、更に、例えばＳｉＮ層のような第２のパッシベーション層１２を含むことである。第２のパッシベーション層は、デバイスを長時間の腐食から保護するとともに、ＤＣからＲＦへの散乱を低減する。
【０１１２】
図４は、本発明に具体例にかかる半導体デバイス１０の更なる例を示す。図４に示された半導体デバイス１０は、図１に示された半導体デバイス１０と同じ要素を含む。しかしながら、図４において、半導体デバイス１０は、更にＡｌＮスペーサ層のようなスペーサ層１３を、例えばＧａＮ層のような第１活性層３と、例えばＩｎＡｌＮ層のような第２活性層４との間に含む。
【０１１３】
図５は、本発明に具体例にかかる半導体デバイス１０の更なる例を示す。図４に示す例と同様に、図５の例は、ＡｌＮスペーサ層のようなスペーサ層１３を、例えばＧａＮ層のような第１活性層３と、例えばＩｎＡｌＮ層のような第２活性層４との間に含む。図５に示された半導体デバイス１０は、更に、図２の半導体デバイス１０と同じ要素を含む。
【０１１４】
図６は、本発明の具体例にかかる半導体デバイス１０の他の例を示す。図６の半導体デバイス１０は、図３の半導体デバイス１０と同じ要素を有する。図６に示された半導体デバイスは、更に、ＡｌＮスペーサ層のようなスペーサ層１３を、例えばＧａＮ層のような第１活性層３と、例えばＩｎＡｌＮ層のような第２活性層４との間に含む。
【０１１５】
図７ａは、本発明の具体例にかかる半導体デバイス１０の他の例を示す。この例では、第２活性層４は２層のスタックにより形成され、即ち、例えばアンドープＩｎＡｌＮ層のようなアンドープ層と、例えば高ドープのｎ型ＩｎＡｌＮ層のような高ドープｎ型層とのスタックから形成される。図７ａに示された半導体デバイス１０の他の部分は、先の図に示された半導体デバイス１０の他の部分と同様である。
【０１１６】
図７ｂは、本発明の具体例にかかる半導体デバイス１０の例を示す。この例では、リセスが第２活性層中に形成される場合、ゲート絶縁層が形成される領域中に形成される。リセスの下の第２活性層は、熱酸化により酸化される。更に、第２活性層のリセス中の、絶縁層の上にゲート電極が形成される。図７に示された半導体デバイス１０の他の部分は、先の図に示された半導体デバイス１０の他の部分と同じである。
【０１１７】
図８は、本発明の具体例にかかる半導体デバイス１０の他の例示である。例では、半導体デバイス１０はダイオードであり、しきい値電圧Ｖｔｈは酸化プロセスで制御される。半導体デバイス１０は、１つのオーミックコンタクト７またはオーミックコンタクト８と、ゲートコンタクト６とを短絡することにより、２端子デバイスとして動作する。短絡したコンタクトは、例ではソースコンタクト７であるが、本発明の他の具体例では、これはドレインコンタクト８でも良い。この組み合わされたコンタクトはアノード１６と呼ばれ、ゲートコンタクト６に短絡されない他のオーミックコンタクトはカソード１７と呼ばれる。アノード１６の電位がカソード１７の電位より、少なくともしきい値電圧Ｖｔｈだけ高い場合、アノード１６とカソード１７との間に電流が流れる。増加したＶｔｈによりアノード１６の電位がカソード１７の電位より低い場合、ゲートの下のチャネル６は空乏化されて電流は流れない。この半導体デバイス１０の動作はダイオード動作であり、酸化プロセスで制御可能なＶｔｈを有する。バリア層の酸化は、ゲートの下のバリア膜厚の減少を意味し、しきい値電圧（Ｖｔｈ）をシフトさせる。換言すれば、酸化を深くするほど、残ったバリアは少なくなり、このようにバリア層の酸化を用いてＶｔｈが制御できる。
【０１１８】
これ以降、本発明の具体例にかかる例えばエンハンスメントモードトランジスタのような半導体デバイスの製造方法について説明する。
【０１１９】
例では、最初の工程で、上層画題１活性層３を形成する例えば（Ａｌ）ＧａＮバッファ層のようなバッファ層２と、および例えばＡｌＮ層またはＩｎＡｌＮ層のようなバリア層とも呼ばれるＧａの無い第２活性層４とが、例えばＭＯＣＶＤやＲＦ−ＭＢＥ（図９参照）のようなＣＶＤにより形成される。バッファ層２はｄ１の膜厚に形成される（図１０参照）。次に、バリア層または第２活性層４が、チャネル中のキャリア密度が低いシート抵抗を得るのに十分大きくなる膜厚まで、バッファ層２の上に形成される（図１０にｄ２で示す）。第２活性層の膜厚は、例えば１ｎｍと１００ｎｍの間、１ｎｍと５０ｎｍの間、１ｎｍと２０ｎｍの間、または５ｎｍと１５ｎｍの間で、例えば１０ｎｍである。一般に、３００Ω／ｓｑより低い、２００Ω／ｓｑより低いシート抵抗が得られる。本発明の具体例では、バリア４はその場成長のパッシベーション膜、例えばＳｉ３Ｎ４層により覆われ、バリア層４の緩和を防止し、表面状態を保護する。
【０１２０】
更に、本発明の具体例にかかる半導体デバイス１０の製造は、異なるプロセスの組み合わせを用いて行われても良い。図１１に示す例示のプロセスは、例えば、メサエッチング、不純物注入、またはバリア層４の完全な熱酸化によるデバイス分離工程を含む（図１１、工程１）。
【０１２１】
このメサエッチングは、トレンチ１８の形成により行われる。
オーミックコンタクト形成工程で、例えばＳｉ３Ｎ４層のようなパッシベーション層１１を部分的に除去した後、例えばＳｉ３Ｎ４層のようなパッシベーション層１１の上やバリア層４の上に、ＴｉＡｌＭｏＡｕを堆積することにより、ソースおよびドレインコンタクト７、８が形成される。コンタクト７、８は、続いてアニールされ、オーミック特性が得られる（図１１、工程２参照）。この具体例では、ソース及びドレインコンタクト７、８は、トレンチ１８中に、トレンチ１８の底部まで延びる。ソースおよびドレインコンタクト７、８はバッファ層２と直接接触する。
インターコネクトメタライゼーションスキームが堆積される。
例えばＳｉ３Ｎ４層のようなパッシベーション層の上に、第２パッシベーション層１２としてＳｉＯ２が堆積される（図１１、工程３）。
第２パッシベーション層１２中に、トレンチ１９がエッチングされ、ゲートの占有面積を規定し、ゲートの占有面積の位置でバリア層４（即ち、ＳｉＯ２第２パッシベーション層１２と、同様に例えばＳｉ３Ｎ４層のようなその場第１パッシベーション層）を部分的に取り除く。例えば８００℃で酸素雰囲気のオーブンに数分入れることにより、試料は酸化工程が行われ、例えばＡｌＮやＩｎＡｌＮ層のような第２活性層またはバリア層４が部分的に酸化され（例えば、約０．５ｎｍ／分）、バリア層４の残った酸化されない膜厚、換言すればバリア層４の残った部分が、膜厚ｄ１より薄くなり、即ちバッファ層２の膜厚より薄くなる。ｄ２は、キャリア密度が低下し始めるバッファ層の膜厚であり、ｄ１は、２ＤＥＧを形成するためのバリア層の臨界膜厚である（図９、１０、および図１１の工程４参照）。この膜厚において、２ＤＥＧは部分的に空乏化し、０ボルトゲートバイアスの最終デバイス１０において、ソースおよびドレインコンタクト７、８の間のチャネル中に、電流は流れない。
続いて、ショットキ金属が堆積され、先の工程で形成されるトレンチ１８を横切って、リフトオフまたは好適には金属エッチングプロセスによりＴ型ゲートコンタクト６が形成される（図１１、工程５）。
【０１２２】
更なる具体例では、第１活性層３と基板との間に第３活性層が存在する。この層は好適にはＡｌＧａＮバッファ層である。この形態では、第１活性層の膜厚は、１０ｎｍと５００ｎｍの間、好適には１００から２００ｎｍ、例えば１５０ｎｍである。第３活性層２の膜厚は、５００ｎｍより大きく、好適には１０００ｎｍより大きくまたは更に大きい。特別な例では、第３活性層２の膜厚は２μｍである。そのＡｌ成分は、５％と１００％の間であり、好適には８％と１８％の間である。第３活性層は、第３活性層の分極が、第１活性層のバンドギャップより大きくなるように選択される。好適には、第３活性層のバンドギャップは、同様に第１活性層のバンドギャップより大きい。
【０１２３】
図１２、１３はＩｎＡｌＮ酸化物を用いたゲート特性の熱安定性の拡張に関する。この例のデバイスは（１１１）Ｓｉ基板上にＭＯＣＶＤで成長した。デバイスは、ＧａＮバッファ層およびＧａＮバッファ層の上のＡｌＮ層からなる。
【０１２４】
実験ａ）では、２２ｎｍのＡｌ０．３Ｇａ０．７Ｎからなるアンドープのバッファ層がＡｌＮ層の上に堆積され、続いて３．５ｎｍのその場ＳｉＮキャップ層が堆積される。ゲートの堆積前に、ＡｌＧａＮおよびＡｌＮバリア層の上のその場ＳｉＮ層がＳＦ６を用いたドライエッチングで除去された。従来のプロセスは、オーミックコンタクトまで行われた。
【０１２５】
このデバイスは、また「ＳｉＮ／ＡｌＧａＮ／ＧａＮヘテロ構造」とも呼ばれる。
【０１２６】
実験ｂ）では、３０ｎｍの格子整合したＩｎ０．１８Ａｌ０．８２Ｎ層が、ＡｌＮ層の上に形成される。ＩｎＡｌＮ表面は、８００℃で、Ｏ２中（シリコン技術と同様）で、０、５、および１０分の酸化時間で熱酸化された。ＸＰＳ分析で、Ａｌ２Ｏ３に対応する十分なピークが見られた。最後に、直径１００μｍのＮｉ／Ａｕ円形ショットキコンタクトが堆積された。このデバイスは、また、「Ａｌ２Ｏ３／ＩｎＡｌＮ／ＧａＮヘテロ構造」とも呼ばれる。
【０１２７】
真空中で、試料は１００℃間隔で加熱され、３０分間保持される。それぞれの温度工程で、試料は室温まで冷却され、データが取られて永久の劣化について評価された。シート抵抗、移動度、および２ＤＥＧ密度が、ファン・デ・アポウ  ホール測定を用いて調べられた。Ｉ−Ｖ測定は、ショットキコンタクトを調べるために行われた。
【０１２８】
図１３は、（ａ）ＳｉＮ／Ａｌ０．３Ｇａ０．７Ｎ／ＧａＮ、（ｂ）Ｉｎ０．１８Ａｌ０．８２Ｎ／ＧａＮについて、アニール温度の関数として２ＤＥＧ密度（Ｎｓ：四角）、移動度（μ：円）、およびシート抵抗（Ｒ□：三角）を示す。
【０１２９】
「ＳｉＮ／ＡｌＧａＮ／ＧａＮヘテロ構造」は、９００℃までで完全に安定することが分かる。歪みのないＩｎ０．１８Ａｌ０．８２Ｎ／ＧａＮの場合、２ＤＥＧ特性の劣化は見られなかった。
【０１３０】
図１２は、ＳｉＮ／ＡｌＧａＮ／ＧａＮヘテロ構造と、Ａｌ２Ｏ３／ＩｎＡｌＮ／ＧａＮヘテロ構造について、アニール温度を関数としたショットキコンタクト特性を示す。１０のダイオードがそれぞれの試料について特徴づけられた。ＳｉＮ／ＡｌＧａＮ／ＧａＮ系の材料特性は７００℃で安定であるが、リーク電流の増加が殆どのオーミックコンタクトで観察された（図１２ａの挿入図参照）。これは、ゲート金属がバリア層中に拡散したことを示す。７００℃における同様の劣化が、ＳｉＮ／ＡｌＮ／ＧａＮデバイスで得られた。しかしながら、ＩｎＡｌＮ自然酸化物（Ａｌ２Ｏ３）の使用で、酸化時間の関数としてゲートリーク電流が指数関数的に減少し、ゲートブレイクダウン電圧が十分に増加するだけでなく、デバイスの熱安定性も少なくとも９００℃まで拡大する（図１２ｂ参照）。１０分間の熱酸化で、ターンオン電圧が１．５Ｖから１５Ｖ以上にシフトすることが指摘された。一方、参照試料では９００℃で３０分の後、端部のゲートリーク劣化が起きることから、大きな絶縁酸化物膜特性を示す。
【０１３１】
図１４は、従来技術のデバイスと本発明にかかるデバイスについての、ゲート電圧Ｖｇｓの関数としてのドレイン電流Ｉｄを示す。上方の線は従来技術のデバイスに対応し、下方の線は本発明のデバイスに対応する。この図は、図４に示された、基板１の上に、第１活性層を含むＡｌＧａＮバッファ層２を有するデバイス構造で行われた実験の結果を示す。その上に、スペーサ層１３（およびチャネル）が存在する。この上に、１ｎｍのアンドープ層１４と６ｎｍの高ドープ層１５を含む第２活性層４が存在する。構造は、ソースおよびドレインコンタクト７、８、金属ゲートコンタクト、およびパッシベーション層で覆われる。本発明のデバイスでは、ゲート絶縁層は、高ドープ層１５の部分的熱酸化で形成される。従来技術のデバイスでは、熱酸化が無く、ゲートは高ドープ層１５に接続されている。
【０１３２】
図１４に示すように、ゲート絶縁層として熱酸化物を使用した場合、デバイスの特性は大きく改良される。酸化工程は、しきい値電圧を０Ｖまで十分にシフトさせる。更に、デバイスのドレイン電流を低くする（即ち、リーク電流を減らす）。これらの結果から、ＩｎＡｌＮからＡｌ酸化物への変換は、２ＤＥＧを部分的に空乏化できることが明らかである。同じ結果が、８ｎｍ膜厚のＩｎＡｌＮバリア層を用いても得られた。
【０１３３】
先の記載は、本発明の特定の具体例を詳述する。しかしながら、このテキストで先の記載がいかに詳しくても、本発明は多くの方法で実行できることは明らかである。本発明の所定の特徴や形態を記載する場合、特定の技術の使用は、その技術が関連する本発明の特徴や形態の、特定の特徴を含むような限定をするものと、ここで再定義されるものではないことを注意すべきである。
【０１３４】
上記詳細な記載は、多くの具体例に適用される本発明の新規な特徴について示し、記載し、指摘するが、示されたデバイスまたはプロセスの形態や細部において、多くの省略、代替え、および変形が、本発明の精神から離れることなく当業者が行えることが理解されるであろう。
【０１３５】
好適な具体例、特定の構造や形態は、材料と同様に、本発明にかかるデバイスについてここで検討されてきたが、形態や細部の多くの変形や変更が、添付の請求項で規定された本発明の範囲から離れることなく行えることを理解すべきである。
【図１４】
2010045343.tif 000003
【図１】
2010045343.tif 000004
【図２】
2010045343.tif 000005
【図３】
2010045343.tif 000006
【図４】
2010045343.tif 000007
【図５】
2010045343.tif 000008
【図６】
2010045343.tif 000009
【図７ａ】
2010045343.tif 000010
【図７ｂ】
2010045343.tif 000011
【図８】
2010045343.tif 000012
【図９】
2010045343.tif 000013
【図１０】
2010045343.tif 000014
【図１１】
2010045343.tif 000015
【図１２ａ】
2010045343.tif 000016
【図１２ｂ】
2010045343.tif 000017
【図１３】
2010045343.tif 000018
【外国語明細書】
2010045343.tif 000019
2010045343.tif 000020
2010045343.tif 000021
2010045343.tif 000022
2010045343.tif 000023
2010045343.tif 000024
2010045343.tif 000025
2010045343.tif 000026
2010045343.tif 000027
2010045343.tif 000028
2010045343.tif 000029
2010045343.tif 000030
2010045343.tif 000031
2010045343.tif 000032
2010045343.tif 000033
2010045343.tif 000034
2010045343.tif 000035
2010045343.tif 000036
2010045343.tif 000037
2010045343.tif 000038
2010045343.tif 000039
2010045343.tif 000040
2010045343.tif 000041
2010045343.tif 000042
2010045343.tif 000043
2010045343.tif 000044
2010045343.tif 000045
2010045343.tif 000046
2010045343.tif 000047
2010045343.tif 000048
2010045343.tif 000049
2010045343.tif 000050
2010045343.tif 000051
2010045343.tif 000052
2010045343.tif 000053
2010045343.tif 000054
2010045343.tif 000055
2010045343.tif 000056
2010045343.tif 000057
2010045343.tif 000058
2010045343.tif 000059