(57)【要約】【課題】スイッチサイズを大きくすることなく、消費電力を約半分にすること。【解決手段】本発明の演算増幅器は、１つの入力と２つの出力とを有する入力差動段１と、２つの出力段２、３と、２つの出力段２、３の入力と前記入力差動段１の２つの出力との間に設けられたスイッチ部ＳＷ１、ＳＷ２と、を具備している。スイッチ部ＳＷ１、ＳＷ２は、入力差動段１の２つの出力のうちの第１の出力及び２つの出力段２、３のうちの正専用出力段２の入力と、入力差動段１の２つの出力のうちの第２の出力及び２つの出力段２、３のうちの負専用出力段３の入力と、を交互に接続する。【選択図】図５
2010256418.tif 000002
【特許請求の範囲】
【請求項１】
１つの入力と２つの出力とを有する入力差動段と、
２つの出力段と、
前記２つの出力段の入力と前記入力差動段の２つの出力との間に設けられ、前記入力差動段の２つの出力のうちの第１の出力及び前記２つの出力段のうちの正専用出力段の入力と、前記入力差動段の２つの出力のうちの第２の出力及び前記２つの出力段のうちの負専用出力段の入力と、を交互に接続するスイッチ部と、
を具備する演算増幅器。
【請求項２】
前記スイッチ部には第１極性信号と第２極性信号とが交互に供給され、
前記スイッチ部は、
前記第１極性信号に応じて、前記入力差動段の第１の出力及び前記正専用出力段の入力を接続し、
前記第２極性信号に応じて、前記入力差動段の第２の出力及び前記負専用出力段の入力を接続する、
請求項１に記載の演算増幅器。
【請求項３】
前記入力差動段は、高位側電源電圧と前記高位側電源電圧よりも低い低位側電源電圧との間の電圧で動作し、外部から供給される入力電圧と、出力ノードに供給される電圧との差分を出力し、
前記正専用出力段は、第１電圧と前記高位側電源電圧との間の電圧で動作し、前記入力差動段の第１の出力に対応する電流を増幅して前記出力ノードに出力し、
前記負専用出力段は、その出力が前記正専用出力段の出力と共通接続され、前記低位側電源電圧と第２電圧との間の電圧で動作し、前記入力差動段の第２の出力に対応する電流を増幅して前記出力ノードに出力し、
前記第１、２電圧は、前記高位側電源電圧と前記低位側電源電圧との間の電圧を表す、
請求項２に記載の演算増幅器。
【請求項４】
前記入力差動段は、
各々のソースが共通接続された第１、２のＮチャンネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、
前記第１、２のＮチャンネルＭＯＳトランジスタのソースと、前記低位側電源電圧を供給する低位側電源との間に設けられた第１の定電流源と、
そのゲートがそれぞれ前記第１、２のＮチャンネルＭＯＳトランジスタのゲートに接続され、その各々のソースが共通接続された第１、２のＰチャンネルＭＯＳトランジスタと、
前記高位側電源電圧を供給する高位側電源と、前記第１、２のＰチャンネルＭＯＳトランジスタのソースとの間に設けられた第２の定電流源と、
その各々のソースが前記高位側電源に共通接続され、その各々のゲートが共通接続され、それぞれドレインが前記第１、２のＮチャンネルＭＯＳトランジスタのドレインに接続された第３、４のＰチャンネルＭＯＳトランジスタと、
その各々のソースが前記低位側電源に共通接続され、その各々のゲートが共通接続され、それぞれドレインが前記第１、２のＰチャンネルＭＯＳトランジスタのドレインに接続された第３、４のＮチャンネルＭＯＳトランジスタと、
そのソースが前記第３のＰチャンネルＭＯＳトランジスタのドレインに接続され、そのゲートに第１のバイアス電圧を供給する第１の定電圧源が接続され、そのドレインが前記第３、４のＰチャンネルＭＯＳトランジスタのゲートに接続された第５のＰチャンネルＭＯＳトランジスタと、
そのソースが前記第３のＮチャンネルＭＯＳトランジスタのドレインに接続され、そのゲートに第２のバイアス電圧を供給する第２の定電圧源が接続され、そのドレインが前記第３、４のＮチャンネルＭＯＳトランジスタのゲートに接続された第５のＮチャンネルＭＯＳトランジスタと、
前記第５のＰチャンネルＭＯＳトランジスタのドレインと、前記第５のＮチャンネルＭＯＳトランジスタのドレインとの間に設けられた第３の定電流源と、
前記第４のＰチャンネルＭＯＳトランジスタのドレインと前記出力ノードとの間に接続された第１のコンデンサと、
前記第４のＮチャンネルＭＯＳトランジスタのドレインと前記出力ノードとの間に接続された第２のコンデンサと、
を具備し、
前記スイッチ部は、
その一端が前記第４のＰチャンネルＭＯＳトランジスタのドレインに接続され、その他端が前記正専用出力段の入力に接続され、前記第１極性信号に応じてオンする第１のスイッチと、
その一端が前記第４のＰチャンネルＭＯＳトランジスタのドレインに接続され、その他端が前記負専用出力段の入力に接続され、前記第２極性信号に応じてオンする第２のスイッチと、
その一端が前記第４のＮチャンネルＭＯＳトランジスタのドレインに接続され、その他端が前記正専用出力段の入力に接続され、前記第１極性信号に応じてオンする第３のスイッチと、
その一端が前記第４のＮチャンネルＭＯＳトランジスタのドレインに接続され、その他端が前記負専用出力段の入力に接続され、前記第２極性信号に応じてオンする第４のスイッチと、
を具備し、
前記第２のＮチャンネルＭＯＳトランジスタのゲートと前記第２のＰチャンネルＭＯＳトランジスタのゲートには、前記入力電圧が供給され、
前記第１のＮチャンネルＭＯＳトランジスタのゲートと前記第１のＰチャンネルＭＯＳトランジスタのゲートは、前記出力ノードに接続されている、
請求項３に記載の演算増幅器。
【請求項５】
前記入力差動段は、
前記第３のＰチャンネルＭＯＳトランジスタのドレインと前記第５のＰチャンネルＭＯＳトランジスタのソースとの間に設けられ、常時オン状態の第５のスイッチと、
前記第３のＮチャンネルＭＯＳトランジスタのドレインと前記第５のＮチャンネルＭＯＳトランジスタのソースとの間に設けられ、常時オン状態の第６のスイッチと、
を更に具備する請求項４に記載の演算増幅器。
【請求項６】
前記正専用出力段、前記負専用出力段には、前記第１極性信号と前記第２極性信号とが交互に供給され、
前記正専用出力段には、更に、前記第１極性信号が供給される期間のうちの、前記第２極性信号から前記第１極性信号に切り替わるタイミングから所定期間を除く期間に第３極性信号が供給され、
前記負専用出力段には、更に、前記第２極性信号が供給される期間のうちの、前記第１極性信号から前記第２極性信号に切り替わるタイミングから前記所定期間を除く期間に第４極性信号が供給され、
前記正専用出力段は、
そのソースが前記第１のスイッチの他端に接続され、そのゲートに前記第１の定電圧源が接続された第６のＰチャンネルＭＯＳトランジスタと、
そのソースが前記第３のスイッチの他端に接続され、そのゲートに前記第２の定電圧源が接続された第６のＮチャンネルＭＯＳトランジスタと、
そのソースが前記第６のＰチャンネルＭＯＳトランジスタのドレインに接続され、そのドレインが前記第６のＮチャンネルＭＯＳトランジスタのドレインに接続され、そのゲートに第３のバイアス電圧を供給する第３の定電圧源が接続された第７のＰチャンネルＭＯＳトランジスタと、
そのソースが前記第６のＮチャンネルＭＯＳトランジスタのドレインに接続され、そのドレインが前記第６のＰチャンネルＭＯＳトランジスタのドレインに接続され、そのゲートに第４のバイアス電圧を供給する第４の定電圧源が接続された第７のＮチャンネルＭＯＳトランジスタと、
その一端が前記第６のＰチャンネルＭＯＳトランジスタのドレインに接続され、前記第３極性信号に応じてオンする第７のスイッチと、
その一端が前記第７のスイッチの他端に接続され、その他端が前記高位側電源に接続され、前記第３極性信号の反転信号に応じてオンする第８のスイッチと、
その一端が前記第６のＮチャンネルＭＯＳトランジスタのドレインに接続され、前記第３極性信号に応じてオンする第９のスイッチと、
その一端が前記第９のスイッチの他端に接続され、その他端が前記低位側電源に接続され、前記第３極性信号の反転信号に応じてオンする第１０のスイッチと、
そのゲートが前記第７のスイッチの他端と前記第８のスイッチの一端とに接続され、そのソースが前記高位側電源に接続され、そのドレインが前記出力ノードに接続された第８のＰチャンネルＭＯＳトランジスタと、
そのゲートが前記第９のスイッチの他端と前記第１０のスイッチの一端とに接続され、そのソースが前記第１電圧を供給する第１電源に接続され、そのドレインが前記出力ノードに接続された第８のＮチャンネルＭＯＳトランジスタと、
を具備し、
前記負専用出力段は、
そのソースが前記第２のスイッチの他端に接続され、そのゲートに前記第１の定電圧源が接続された第９のＰチャンネルＭＯＳトランジスタと、
そのソースが前記第４のスイッチの他端に接続され、そのゲートに前記第２の定電圧源が接続された第９のＮチャンネルＭＯＳトランジスタと、
そのソースが前記第９のＰチャンネルＭＯＳトランジスタのドレインに接続され、そのドレインが前記第９のＮチャンネルＭＯＳトランジスタのドレインに接続され、そのゲートに第５のバイアス電圧を供給する第５の定電圧源が接続された第１０のＰチャンネルＭＯＳトランジスタと、
そのソースが前記第９のＮチャンネルＭＯＳトランジスタのドレインに接続され、そのドレインが前記第９のＰチャンネルＭＯＳトランジスタのドレインに接続され、そのゲートに第６のバイアス電圧を供給する第６の定電圧源が接続された第１０のＮチャンネルＭＯＳトランジスタと、
その一端が前記第９のＰチャンネルＭＯＳトランジスタのドレインに接続され、前記第４極性信号に応じてオンする第１１のスイッチと、
その一端が前記第１１のスイッチの他端と共通接続され、その他端が前記高位側電源に接続され、前記第４極性信号の反転信号に応じてオンする第１２のスイッチと、
その一端が前記第９のＮチャンネルＭＯＳトランジスタのドレインに接続され、前記第４極性信号に応じてオンする第１３のスイッチと、
その一端が前記第１３のスイッチの他端と共通接続され、その他端が前記低位側電源に接続され、前記第４極性信号の反転信号に応じてオンする第１４のスイッチと、
そのゲートが前記第１１のスイッチの他端と前記第１２のスイッチの一端とに接続され、そのソースが前記第２電圧を供給する第２電源に接続され、そのドレインが出力ノードに接続された第１１のＰチャンネルＭＯＳトランジスタと、
そのゲートが前記第１３のスイッチの他端と前記第１４のスイッチの一端とに接続され、そのソースが前記低位側電源に接続され、そのドレインが出力ノードに接続された第１１のＮチャンネルＭＯＳトランジスタと、
を具備する請求項４又は５に記載の演算増幅器。
【請求項７】
前記正専用出力段において、前記第６のＰチャンネルＭＯＳトランジスタと前記第６のＮチャンネルＭＯＳトランジスタとが除外され、前記第１のスイッチの他端と前記第７のＰチャンネルＭＯＳトランジスタのソースとが接続され、前記第３のスイッチの他端と前記第７のＮチャンネルＭＯＳトランジスタのソースとが接続され、
前記負専用出力段において、前記第９のＰチャンネルＭＯＳトランジスタと前記第９のＮチャンネルＭＯＳトランジスタとが除外され、前記第２のスイッチの他端と前記第１０のＰチャンネルＭＯＳトランジスタのソースとが接続され、前記第４のスイッチの他端と前記第１０のＮチャンネルＭＯＳトランジスタのソースとが接続され、
前記入力差動段は、
そのソースが前記第４のＰチャンネルＭＯＳトランジスタのドレインに接続され、そのゲートに前記第１の定電圧源が接続され、そのドレインが前記第１、２のスイッチの一端に接続された第１２のＰチャンネルＭＯＳトランジスタと、
そのソースが前記第４のＮチャンネルＭＯＳトランジスタのドレインに接続され、そのゲートに前記第２の定電圧源が接続され、そのドレインが前記第３、４のスイッチの一端に接続された第１２のＮチャンネルＭＯＳトランジスタと、
を更に具備する請求項６に記載の演算増幅器。
【請求項８】
前記入力差動段において、前記第５、１２のＰチャンネルＭＯＳトランジスタと前記第５、１２のＮチャンネルＭＯＳトランジスタと前記第３の定電流源とが除外され、前記第３、４のＰチャンネルＭＯＳトランジスタのゲートが前記第３のＰチャンネルＭＯＳトランジスタのドレインに接続され、前記第３、４のＮチャンネルＭＯＳトランジスタのゲートが前記第３のＮチャンネルＭＯＳトランジスタのドレインに接続され、
前記正専用出力段は、
前記第８のスイッチの他端と前記第７のスイッチの一端との間に設けられた第４の定電流源と、
前記第９のスイッチの一端と前記第８のＮチャンネルＭＯＳトランジスタのソースとの間に設けられた第５の定電流源と、
を更に具備し、
前記負専用出力段は、
前記第１２のスイッチの他端と前記第１１のスイッチの一端との間に設けられた第６の定電流源と、
前記第１３のスイッチの一端と前記第１４のスイッチの他端との間に設けられた第７の定電流源と、
を更に具備し、
前記入力差動段は、
その一端が前記第３、４のＰチャンネルＭＯＳトランジスタのソースに接続され、その他端が前記高位側電源に接続され、第１選択信号に応じてオンし、第２選択信号に応じてオフする第１５のスイッチと、
その一端が前記第１５のスイッチの一端に接続され、その他端が前記第２電源に接続され、前記第１選択信号に応じてオフし、前記第２選択信号に応じてオンする第１６のスイッチと、
その一端が前記第３、４のＮチャンネルＭＯＳトランジスタのソースに接続され、その他端が前記第１電源に接続され、前記第１選択信号に応じてオンし、前記第２選択信号に応じてオフする第１７のスイッチと、
その一端が前記第１７のスイッチの一端に接続され、その他端が前記低位側電源に接続され、前記第１選択信号に応じてオフし、前記第２選択信号に応じてオンする第１８のスイッチと、
を更に具備し、
前記第１又は２選択信号は、前記入力電圧により決定される、
請求項７に記載の演算増幅器。
【請求項９】
前記入力差動段は、
その一端が前記第１の定電流源に接続され、その他端が前記第１電源に接続され、前記第１選択信号に応じてオンし、前記第２選択信号に応じてオフする第１９のスイッチと、
その一端が前記第１９のスイッチの一端に接続され、その他端が前記低位側電源に接続され、前記第１選択信号に応じてオフし、前記第２選択信号に応じてオンする第２０のスイッチと、
その一端が前記第２の定電流源に接続され、その他端が前記高位側電源に接続され、前記第１選択信号に応じてオンし、前記第２選択信号に応じてオフする第２１のスイッチと、
その一端が前記第２１のスイッチの一端に接続され、その他端が前記第２電源に接続され、前記第１選択信号に応じてオフし、前記第２選択信号に応じてオンする第２２のスイッチと、
を更に具備する請求項８に記載の演算増幅器。
【請求項１０】
前記第１、２電圧は、前記高位側電源電圧と前記低位側電源電圧との中間である中間電圧を表している、
請求項１〜９のいずれかに記載の演算増幅器。
【請求項１１】
前記第１電圧は、前記高位側電源電圧と前記低位側電源電圧との中間である中間電圧から、前記第８のＮチャンネルＭＯＳトランジスタのソース−前記低位側電源間の電圧を除いた電圧を表し、
前記第２電圧は、前記中間電圧に、前記第１１のＰチャンネルＭＯＳトランジスタのソース−前記第２電源間の電圧を加えた電圧を表している、
請求項６〜９のいずれかに記載の演算増幅器。
【請求項１２】
前記第１の定電圧源は、
そのソースに前記高位側電源が接続され、そのゲートとドレインが接続され、そのゲートにより前記第１のバイアス電圧を供給するための第１３のＰチャンネルＭＯＳトランジスタと、
前記第１３のＰチャンネルＭＯＳトランジスタのドレインと前記低位側電源との間に設けられた第８の定電流源と、
を具備し、
前記第３の定電圧源は、
そのソースに前記高位側電源が接続され、そのゲートとドレインが接続された第１４のＰチャンネルＭＯＳトランジスタと、
そのソースに前記第１４のＰチャンネルＭＯＳトランジスタのドレインが接続され、そのゲートとドレインが接続され、そのゲートにより前記第３のバイアス電圧を供給するための第１５のＰチャンネルＭＯＳトランジスタと、
前記第１５のＰチャンネルＭＯＳトランジスタのドレインと前記低位側電源との間に設けられた第９の定電流源と、
を具備し、
前記第５の定電圧源は、
そのソースに前記第２電圧を供給するための前記第２電源が接続され、そのゲートとドレインが接続された第１６のＰチャンネルＭＯＳトランジスタと、
そのソースに前記第１６のＰチャンネルＭＯＳトランジスタのドレインが接続され、そのゲートとドレインが接続され、そのゲートにより前記第５のバイアス電圧を供給するための第１７のＰチャンネルＭＯＳトランジスタと、
前記第１７のＰチャンネルＭＯＳトランジスタのドレインと前記低位側電源との間に設けられた第１０の定電流源と、
を具備し、
前記第２の定電圧源は、
そのソースに前記低位側電源が接続され、そのゲートとドレインが接続され、そのゲートにより前記第２のバイアス電圧を供給するための第１３のＮチャンネルＭＯＳトランジスタと、
前記高位側電源と前記第１３のＮチャンネルＭＯＳトランジスタのドレインとの間に設けられた第１１の定電流源と、
を具備し、
前記第６の定電圧源は、
そのソースに前記低位側電源が接続され、そのゲートとドレインが接続された第１４のＮチャンネルＭＯＳトランジスタと、
そのソースに前記第１４のＮチャンネルＭＯＳトランジスタのドレインが接続され、そのゲートとドレインが接続され、そのゲートにより前記第６のバイアス電圧を供給するための第１５のＮチャンネルＭＯＳトランジスタと、
前記高位側電源と前記第１５のＮチャンネルＭＯＳトランジスタのドレインとの間に設けられた第１２の定電流源と、
を具備し、
前記第４の定電圧源は、
そのソースに前記第１電圧を供給するための前記第１電源が接続され、そのゲートとドレインが接続された第１６のＮチャンネルＭＯＳトランジスタと、
そのソースに前記第１６のＮチャンネルＭＯＳトランジスタのドレインが接続され、そのゲートとドレインが接続され、そのゲートにより前記第４のバイアス電圧を供給するための第１７のＮチャンネルＭＯＳトランジスタと、
前記高位側電源と前記第１７のＮチャンネルＭＯＳトランジスタのドレインとの間に設けられた第１３の定電流源と、
を具備する請求項１１に記載の演算増幅器。
【請求項１３】
表示データに応じた出力階調電圧を出力する出力部と、
請求項１〜１２のいずれかに記載され、入力電圧として前記出力階調電圧を入力し、前記出力ノードを介してデータ線に出力する演算増幅器と、
を具備するドライバ。
【請求項１４】
データ線が設けられた表示部と、
前記データ線に接続されたドライバと、
を具備し、
前記ドライバは、
表示データに応じた出力階調電圧を出力する出力部と、
請求項１〜１２のいずれかに記載され、入力電圧として前記出力階調電圧を入力し、前記出力ノードを介して前記データ線に出力する演算増幅器と、
を具備する表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶パネルなどの容量性負荷を駆動するために用いられるＬＣＤドライバ用増幅回路に適され、特に、低消費電力を要求される演算増幅器に関する。
【背景技術】
【０００２】
最近の薄型フラットパネルの動向は、益々大型化の方向に進んでいる。特に、テレビの分野では液晶パネルでさえも１００インチを超えるものまで出てきている状況であり、今後、益々この傾向は変わることはないと思われる。ＴＦＴ＿ＬＣＤ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）にはデータ線が設けられている。そのデータ線は、ＬＣＤドライバのアンプにより駆動される。しかし、液晶パネルの大型化に伴って、データ線の負荷が益々重くなることから、アンプで消費される電力が大きくなる傾向にある。更にはＬＣＤドライバの使用個数を減らすため、１チップの出力数が益々増大する方向にある。ひいては１チップの消費電力が益々増加する。このことは、ＬＣＤドライバ全体としての消費電力が増大し、チップの温度が異常に高くなるという問題が発生するようになってきた。
【０００３】
このチップの温度上昇対策として、最近注目を浴びてきているのが、高位側電源電圧ＶＤＤの半分の中間電圧ＶＤＤ／２をチップに供給して、この電圧で動作するアンプを使用して、チップが消費する電力を削減する方式である。しかし、この方式に伴い、回路上の様々な問題が浮上してきた。例えば、チップに単に電源［ＶＤＤ／２］で駆動するだけではアンプの電圧範囲は当然制限され、正側を出力するアンプは中間電圧ＶＤＤ／２〜高位側電源電圧ＶＤＤまで、負側を出力するアンプは低位側電源電圧ＶＳＳ（ＧＮＤ）〜中間電圧ＶＤＤ／２までしか動作しない。そのため、アンプの出力にスイッチを接続させて極性反転せざるをえなかった。しかし、この出力スイッチのサイズが非常に大きく、ひいてはチップ面積増大の原因になっていた。更にはこの出力スイッチのオン抵抗が原因で出力波形に鈍りが生じる、等々の問題点があった。
【０００４】
この問題点について、例えば特許文献１に記載されたアンプ（演算増幅器）を用いて説明する。
【０００５】
図１は、従来の演算増幅器の構成を示している。従来の演算増幅器は、高位側電源電圧ＶＤＤ及び低位側電源電圧ＶＳＳが供給された差動型入力段回路１４０、２４０、及び駆動段回路１３０、２３０、スイッチ回路３００、４００、５００、６００、ＰチャンネルＭＯＳトランジスタＭＰ１８０、ＭＰ２８０（以下、トランジスタＭＰ１８０、ＭＰ２８０と称する）、ＮチャンネルＭＯＳトランジスタＭＮ１８０、ＭＮ２８０（以下、トランジスタＭＮ１８０、ＭＮ２８０と称する）を具備している。
【０００６】
駆動段回路１３０は、トランジスタＭＰ１８０、ＭＮ１８０のドレインを介して出力端子１１０に接続されている。同様に、駆動段回路２３０は、トランジスタＭＰ２８０、ＭＮ２８０のドレインを介して出力端子２１０に接続されている。トランジスタＭＰ１８０のソースには高位側電源電圧ＶＤＤが供給され、トランジスタＭＮ１８０のソースには、高位側電源電圧ＶＤＤと低位側電源電圧ＶＳＳとの中間の電圧、即ち、高位側電源電圧ＶＤＤの１／２の中間電圧ＶＤＤ／２が供給される。また、トランジスタＭＰ２８０のソースには中間電圧ＶＤＤ／２が供給され、トランジスタＭＮ２８０のソースには低位側電源電圧ＶＳＳが供給される。
【０００７】
スイッチ回路３００は、スイッチＳＷ３０１〜ＳＷ３０４を備え、出力端子１１０、２１０と奇数端子３１０及び偶数端子３２０との間の接続を制御する。スイッチ回路４００は、スイッチＳＷ４０１〜ＳＷ４０４を備え、端子４１０、４２０と差動型入力段回路１４０、２４０における入力端子１２０、２２０との接続を制御する。ここで、端子４１０には正ＤＡＣ（デジタルアナログコンバータ）から正極性電圧ＩＮＰが入力され、端子４２０には、負ＤＡＣから負極性電圧ＩＮＮが入力される。スイッチ回路５００は、スイッチＳＷ５０１〜ＳＷ５０４は、差動型入力段回路１４０、２４０と駆動段回路１３０、２３０との間の接続を制御する。スイッチ回路６００は、ＳＷ６０１〜ＳＷ６０４を備え、出力端子１１０、２１０と、差動型入力段回路１４０、２４０における入力端子１２１、２２１との接続を制御する。
【０００８】
従来の演算増幅器は、スイッチ回路３００〜６００によって、奇数端子３１０及び偶数端子３２０を駆動するアンプ回路の構成を変更することができる。詳細には、スイッチＳＷ３０１、ＳＷ３０３、ＳＷ４０１、ＳＷ４０３、ＳＷ５０１、ＳＷ５０３、ＳＷ６０１、ＳＷ６０３がオン状態、スイッチＳＷ３０２、ＳＷ３０４、ＳＷ４０２、ＳＷ４０４、ＳＷ５０２、ＳＷ５０４、ＳＷ６０２、ＳＷ６０４がオフ状態となるパタン１と、その逆のパタン２とが切り替えられる。
【０００９】
パタン１の場合、正ＤＡＣからの正極性電圧ＩＮＰは、差動型入力段回路１４０と駆動段回路１３０とで形成されるアンプ回路に入力され、出力端子１１０からの出力は、奇数出力Ｖｏｄｄとして奇数端子３１０に出力される。この際、負ＤＡＣからの負極性電圧ＩＮＮは、差動型入力段回路２４０と駆動段回路２３０とで形成されるアンプ回路に入力され、出力端子２１０からの出力は、偶数出力Ｖｅｖｅｎとして偶数端子３２０に出力される。
【００１０】
一方、パタン２の場合、正ＤＡＣからの正極性電圧ＩＮＰは、差動型入力段回路２４０と駆動段回路１３０とで形成されるアンプ回路に入力され、出力端子１１０からの出力は、偶数出力Ｖｅｖｅｎとして偶数端子３２０に出力される。この際、負ＤＡＣからの負極性電圧ＩＮＮは、差動型入力段回路１４０と駆動段回路２３０とで形成されるアンプ回路に入力され、出力端子２１０からの出力は、奇数出力Ｖｏｄｄとして奇数端子３１０に出力される。
【００１１】
以上により、従来の演算増幅器は上述のように動作し、奇数端子３１０、偶数端子３２０に接続された容量性負荷を駆動する。この際、差動型入力段回路１４０、２４０と駆動段回路１３０、２３０は、高位側電源電圧ＶＤＤ〜低位側電源電圧ＶＳＳの電圧範囲で動作し、出力トランジスタであるトランジスタＭＰ１８０、ＭＰ２８０、トランジスタＭＮ１８０、ＭＮ２８０は、それぞれ高位側電源電圧ＶＤＤ〜中間電圧ＶＤＤ／２、中間電圧ＶＤＤ／２〜低位側電源電圧ＶＳＳの電圧範囲で動作する。これにより、出力段で消費する消費電力を約半分にすることが可能となる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００２−１７５０５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
従来の演算増幅器では、図１に示されるような電源接続により、消費電力（特に静消費電力）は約半分になる効果がある。しかし、従来の演算増幅器では、図１で示されるように出力段の出力側に極性反転用のスイッチを設ける必要がある。そして、図１において、スイッチＳＷ３０１〜ＳＷ３０４のサイズをパラメータとして、出力波形をシミュレーションした図が図２である。図２に示されるように、スイッチＳＷ３０１〜ＳＷ３０４のサイズで大きく特性が変化する。スイッチＳＷ３０１〜ＳＷ３０４のサイズが小さい場合、即ち、スイッチのオン抵抗が大きい場合、出力波形は鈍ってくる。このような演算増幅器を液晶パネルの駆動増幅器に用いた場合、液晶の画素容量への書き込み不足となり、画質劣化の原因になる。従って、特性を良好にするにはスイッチサイズを大きくする必要がある。ひいてはチップサイズが大きくなりコストアップに繋がる。
【課題を解決するための手段】
【００１４】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
本発明の演算増幅器は、１つの入力と２つの出力とを有する入力差動段（１）と、２つの出力段（２、３）と、２つの出力段（２、３）の入力と前記入力差動段（１）の２つの出力との間に設けられたスイッチ部（ＳＷ１、ＳＷ２）と、を具備している。スイッチ部（ＳＷ１、ＳＷ２）は、入力差動段（１）の２つの出力のうちの第１の出力及び２つの出力段（２、３）のうちの正専用出力段（２）の入力と、入力差動段（１）の２つの出力のうちの第２の出力及び２つの出力段（２、３）のうちの負専用出力段（３）の入力と、を交互に接続する。
を具備する。
【発明の効果】
【００１６】
本発明の演算増幅器では、出力段の出力側に極性反転用のスイッチを設けるのではなく、入力差動段（１）の２つの出力と２つの出力段（正専用出力段（２）、負専用出力段（３））の入力との間に上記のスイッチ（スイッチ部（ＳＷ１、ＳＷ２））を設け、スイッチ部（ＳＷ１、ＳＷ２）により、入力差動段（１）の第１の出力及び正専用出力段（２）の入力と、入力差動段（１）の第２の出力及び負専用出力段（３）の入力と、を交互に接続する。このため、スイッチサイズを大きくすることなく、消費電力を約半分にすることができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、従来の演算増幅器の構成を示している。
【図２】図２は、ＬＣＤドライバ出力における、出力波形のスイッチサイズ依存性を示している。
【図３】図３は、本発明の実施形態による演算増幅器が適用されるＴＦＴ型液晶表示装置の構成を示している。
【図４】図４は、図３のソースドライバ３０の構成を示している。
【図５】図５は、本発明の第１実施形態による演算増幅器の構成を示している。
【図６】図６は、本発明の第１実施形態による演算増幅器の具体例１を示している。
【図７】図７は、本発明の第１実施形態による演算増幅器の具体例２を示している。
【図８】図８は、本発明の第１〜４実施形態による演算増幅器の具体例１、２のスイッチ動作を示すタイミングチャートである。
【図９】図９は、本発明の第１、２実施形態による演算増幅器の具体例１のスイッチ動作を示すタイミングチャートである。
【図１０】図１０は、本発明の第２実施形態による演算増幅器の構成を示している。
【図１１】図１１は、本発明の第２実施形態による演算増幅器の具体例１を示している。
【図１２】図１２は、本発明の第２実施形態による演算増幅器の具体例２を示している。
【図１３】図１３は、本発明の第３実施形態による演算増幅器の構成を示している。
【図１４】図１４は、本発明の第３実施形態による演算増幅器の具体例１を示している。
【図１５】図１５は、本発明の第３実施形態による演算増幅器の具体例２を示している。
【図１６】図１６は、本発明の第３、４実施形態による演算増幅器の具体例１のスイッチ動作を示すタイミングチャートである。
【図１７】図１７は、本発明の第３、４実施形態による演算増幅器の具体例２のスイッチ動作を示すタイミングチャートである。
【図１８】図１８は、本発明の第４実施形態による演算増幅器の構成を示している。
【図１９】図１９は、図１８の演算増幅器の具体例１を示している。
【図２０】図２０は、図１８の演算増幅器の具体例２を示している。
【図２１】図２１は、バイアス電圧ＢＰ２、ＢＮ２、ＢＰ１＋、ＢＮ１＋、ＢＰ１−、ＢＮ１−を実現するためのバイアス回路を示している。
【発明を実施するための形態】
【００１８】
以下に添付図面を参照して、本発明の実施形態による演算増幅器が適用されるＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）型液晶表示装置について詳細に説明する。
【００１９】
図３は、本発明の実施形態による演算増幅器が適用されるＴＦＴ型液晶表示装置の構成を示している。
【００２０】
ＴＦＴ型液晶表示装置は、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）モジュールである表示部（液晶パネル）１０を具備している。液晶パネル１０は、マトリクス状に配置された複数の画素１１を具備している。複数の画素１１の各々は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｅｒ：ＴＦＴ）１２と、画素容量１５とを具備している。画素容量１５は、画素電極と、画素電極に対向する対向電極とを具備している。ＴＦＴ１２は、ドレイン電極１３と、画素電極に接続されたソース電極１４と、ゲート電極１６とを具備している。
【００２１】
ＴＦＴ型液晶表示装置は、更に、液晶パネル１０の複数の画素１１を駆動するためのドライバとして、ゲートドライバ２０とソースドライバ３０とを具備している。ゲートドライバ２０、ソースドライバ３０は、チップ上（図示しない）に設けられている。
【００２２】
ＴＦＴ型液晶表示装置は、更に、ゲートドライバ２０に接続された複数のゲート線と、ソースドライバ３０に接続された複数のデータ線とを具備している。複数のゲート線は、それぞれ、行に設けられた画素１１のＴＦＴ１２のゲート電極１６に接続されている。複数のデータ線は、それぞれ、列に設けられた画素１１のＴＦＴ１２のドレイン電極１３に接続されている。
【００２３】
ＴＦＴ型液晶表示装置は、更に、タイミングコントローラを具備している。タイミングコントローラは、チップ上に設けられている。
【００２４】
タイミングコントローラは、１水平期間において、垂直クロック信号ＶＣＫと、複数のゲート線を１番目から最終番目まで順番に選択するための垂直シフトパルス信号ＳＴＶとをゲートドライバ２０に出力する。例えば、ゲートドライバ２０は、垂直シフトパルス信号ＳＴＶと垂直クロック信号ＶＣＫとに応じて、複数のゲート線のうちの１つのゲート線を選択したものとする。この場合、選択信号を１つのゲート線に出力する。この選択信号は、上記１つのゲート線に対応する１ライン分の画素１１のＴＦＴ１２のゲート電極１６に供給され、ＴＦＴ１２は選択信号によりオンする。他のゲート線についても同じである。
【００２５】
タイミングコントローラは、１画面（１フレーム）分の表示データＤＡＴＡと、クロック信号ＣＬＫと、シフトパルス信号ＳＴＨとをソースドライバ３０に出力する。１画面分の表示データＤＡＴＡは、１ライン目から最終ライン目までの表示データを含んでいる。１ライン分の表示データは、複数のデータ線のそれぞれに対応する複数の表示データを含んでいる。ソースドライバ３０は、シフトパルス信号ＳＴＨとクロック信号ＣＬＫとに従って、複数の表示データをそれぞれ複数のデータ線に出力する。このとき、複数のゲート線のうちの１つのゲート線と複数のデータ線とに対応する画素１１のＴＦＴ１２はオンしている。このため、上記画素１１の画素容量１５には、それぞれ、複数の表示データが書き込まれ、次の書き込みまで保持される。これにより、１ライン分の表示データＤＡＴＡが表示される。
【００２６】
図４は、ソースドライバ３０の構成を示している。ソースドライバ３０は、出力部と、出力アンプ３６と、を具備している。出力部は、シフトレジスタ３１と、データレジスタ３２と、データラッチ回路３３と、レベルシフタ３４と、Ｄ／Ａコンバータ３５と、階調電圧生成回路３７と、複数の出力ノードＶｏｕｔと、を具備している。複数の出力ノードＶｏｕｔは、それぞれ、複数のデータ線に接続されている。
【００２７】
階調電圧生成回路３７は、直列接続された階調抵抗素子を備えている。この階調電圧生成回路３７は、電源回路（図示しない）からの基準電圧を階調抵抗素子により分圧し、複数の階調電圧を生成する。
【００２８】
シフトレジスタ３１は、シフトパルス信号ＳＴＨをクロック信号ＣＬＫに同期させて順にシフトさせ、データレジスタ３２に出力する。データレジスタ３２は、タイミングコントローラからの複数の表示データを、シフトレジスタ３１からのシフトパルス信号ＳＴＨに同期して取り込み、データラッチ回路３３に出力する。
【００２９】
データラッチ回路３３は、複数のデータラッチ回路を備えている。複数のデータラッチ回路は、複数の表示データをそれぞれ同タイミングでラッチし、レベルシフタ３４に出力する。
【００３０】
レベルシフタ３４は、複数のレベルシフタを備えている。複数のレベルシフタは、それぞれデータラッチ回路３３からの複数の表示データに対してレベル変換を行い、Ｄ／Ａコンバータ３５に出力する。
【００３１】
Ｄ／Ａコンバータ３５は、複数のＤ／Ａコンバータを備えている。複数のＤ／Ａコンバータは、それぞれレベルシフタ３４からの複数の表示データに対してデジタル／アナログ変換を行う。即ち、複数のＤ／Ａコンバータの各々は、複数の階調電圧の中から、表示データに応じた出力階調電圧を選択して、出力アンプ３６に出力する。
【００３２】
出力アンプ３６は、本発明の実施形態による演算増幅器である複数のアンプ回路を備えている。複数のアンプ回路の出力は、それぞれ複数の出力ノードＶｏｕｔを介して複数のデータ線に接続されている。複数のアンプ回路は、それぞれ、極性信号ＰＯＬに応じて出力階調電圧を複数のデータ線に出力する。
【００３３】
（第１実施形態）
［構成］
図５は、本発明の第１実施形態による演算増幅器の構成を示している。
【００３４】
本発明の第１実施形態による演算増幅器は、１つの入力と２つの出力とを有する入力差動段１と、２つの出力段２、３と、スイッチ部ＳＷ１、ＳＷ２と、を具備している。
【００３５】
スイッチ部ＳＷ１、ＳＷ２は、２つの出力段２、３の入力と入力差動段１の２つの出力との間に設けられている。このスイッチ部ＳＷ１、ＳＷ２は、入力差動段１の２つの出力のうちの第１の出力及び２つの出力段２、３のうちの正専用出力段２の入力と、入力差動段１の２つの出力のうちの第２の出力及び２つの出力段２、３のうちの負専用出力段３の入力と、を交互に接続する。
【００３６】
入力差動段１は、高位側電源電圧ＶＤＤと高位側電源電圧ＶＤＤよりも低い低位側電源電圧ＶＳＳとの間の電圧で動作する。入力差動段１は、外部（Ｄ／Ａコンバータ）から入力ノードＶｉｎに供給される入力電圧（出力階調電圧）と、出力ノードＶｏｕｔに供給される電圧との差分を出力する。
【００３７】
正専用出力段２は、第１電圧と高位側電源電圧ＶＤＤとの間の電圧で動作する。正専用出力段２は、入力差動段１の第１の出力に対応する電流を増幅して出力ノードＶｏｕｔに出力する。
【００３８】
負専用出力段３は、その出力が正専用出力段２の出力と共通接続されている。負専用出力段３は、低位側電源電圧ＶＳＳと第２電圧との間の電圧で動作する。負専用出力段３は、入力差動段１の第２の出力に対応する電流を増幅して出力ノードＶｏｕｔに出力する。
【００３９】
第１、２電圧は、高位側電源電圧ＶＤＤと低位側電源電圧ＶＳＳとの間の電圧である。例えば、第１、２電圧は、高位側電源電圧ＶＤＤと低位側電源電圧ＶＳＳとの中間である中間電圧ＶＤＤ／２を表している。中間電圧ＶＤＤ／２は、必ずしも高位側電源電圧ＶＤＤと低位側電源電圧ＶＳＳとの中間である必要はなく、数パーセントの誤差も含まれる。
【００４０】
［動作］
図５を参照して、本発明の第１実施形態による演算増幅器の動作を説明する。タイミングコントローラは、走査ライン毎あるいはフレーム毎に、上記の極性信号ＰＯＬとして、第１極性信号と第２極性信号とを交互にスイッチ部ＳＷ１、ＳＷ２に供給する。
【００４１】
まず、スイッチ部ＳＷ１、ＳＷ２は、第１極性信号に応じて、入力差動段１の第１の出力及び正専用出力段２の入力を接続する。このとき、負専用出力段３は、第１極性信号に応じて、その出力がハイインピーダンスになる（後述）。これにより、本発明の第１実施形態による演算増幅器は、入力差動段１と正専用出力段２とで構成されることになる。
【００４２】
次に、スイッチ部ＳＷ１、ＳＷ２は、第２極性信号に応じて、入力差動段１の第２の出力及び負専用出力段３の入力を接続する。このとき、正専用出力段２は、第２極性信号に応じて、その出力がハイインピーダンスになる（後述）。これにより、本発明の第１実施形態による演算増幅器は、入力差動段１と負専用出力段３とで構成されることになる。
【００４３】
そして、正専用出力段２、負専用出力段３の出力は出力ノードＶｏｕｔを介して入力差動段１に接続された電圧フォロワ接続となっているので、入力ノードＶｉｎに供給される入力電圧と、出力ノードＶｏｕｔに供給される電圧は、等しくなり、それぞれの電圧をＶｉｎ、Ｖｏｕｔと表記した場合、
Ｖｏｕｔ＝Ｖｉｎ
となる。
【００４４】
［効果］
本発明の第１実施形態による演算増幅器では、出力段の出力側に極性反転用のスイッチを設けるのではなく、入力差動段１の２つの出力と２つの出力段（正専用出力段２、負専用出力段３）の入力との間に上記のスイッチ（スイッチ部ＳＷ１、ＳＷ２）を設け、スイッチ部ＳＷ１、ＳＷ２により、入力差動段１の第１の出力及び正専用出力段２の入力と、入力差動段１の第２の出力及び負専用出力段３の入力と、を交互に接続する。このため、スイッチサイズを大きくすることなく、消費電力を約半分にすることができる。
【００４５】
その理由について説明する。入力差動段１は低位側電源電圧ＶＳＳ（ＧＮＤ）と高位側電源電圧ＶＤＤとの間の電圧で動作している。このため、出力段が正専用出力段２か負専用出力段３のどちらを選択されているかにかかわらず、入力差動段１は全ての入力電圧範囲（ＶＳＳ（ＧＮＤ）〜ＶＤＤ）で正常に動作する。ここで、入力差動段１の電流値は一般的に小さく、入力差動段１に供給される電源電圧が高くても、入力差動段１で消費する電力は、出力段で消費する電力に比べれば無視できるレベルのものである。このため、全体としての消費電力への影響度は低い。
【００４６】
そこで、本発明の第１実施形態による演算増幅器によれば、２つの出力段は電源が制限されているので、当然その出力電圧範囲は制限されるが、出力電圧範囲に応じて正専用出力段２と負専用出力段３を切り替えることにより、結果として全ての出力電圧範囲（ＶＳＳ（ＧＮＤ）〜ＶＤＤ）で正常動作する。ここで、出力段に流れる電流は、入力差動段で流れる電流の数倍もあるアイドリング電流と、出力負荷に流れる電流と、の合計であり、一般的には全体の消費電流の約８０％以上を占める。従って、出力段のみ通常の半分の電源電圧（ＶＤＤ／２）で動作させることで、充分な効果が得られる。
【００４７】
（第１実施形態の具体例１）
［構成］
図６は、本発明の第１実施形態による演算増幅器の具体例１を示している。
【００４８】
入力差動段１は、第１〜４のＮチャンネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＭＮ１、ＭＮ２、ＭＮ５、ＭＮ６、ＭＮ３（以下、トランジスタＭＮ１、ＭＮ２、ＭＮ５、ＭＮ６、ＭＮ３と称する）と、第１〜３の定電流源Ｉ１、Ｉ２、Ｉ３（以下、定電流源Ｉ１、Ｉ２、Ｉ３と称する）と、第１〜５のＰチャンネルＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ５、ＭＰ６、ＭＰ３（以下、トランジスタＭＰ１、ＭＰ２、ＭＰ５、ＭＰ６、ＭＰ３と称する）と、第１、２のコンデンサＣ１、Ｃ２（以下、コンデンサＣ１、Ｃ２と称する）と、を具備している。
【００４９】
スイッチ部ＳＷ１は、第１、２のスイッチＳ２、Ｓ３（以下、スイッチＳ２、Ｓ３と称する）を具備し、スイッチ部ＳＷ２は、第３、４のスイッチＳ５、Ｓ６（以下、スイッチＳ５、Ｓ６と称する）を具備している。
【００５０】
トランジスタＭＮ１、ＭＮ２は、Ｎチャンネル差動対を構成し、各々のソースが共通接続されている。
【００５１】
定電流源Ｉ１は、トランジスタＭＮ１、ＭＮ２のソースと、低位側電源電圧ＶＳＳを供給する低位側電源［ＶＳＳ］との間に設けられている。
【００５２】
トランジスタＭＰ１、ＭＰ２は、Ｐチャンネル差動対を構成する。トランジスタＭＰ１、ＭＰ２は、そのゲートがそれぞれトランジスタＭＮ１、ＭＮ２のゲートに接続され、その各々のソースが共通接続されている。
【００５３】
定電流源Ｉ２は、高位側電源電圧ＶＤＤを供給する高位側電源［ＶＤＤ］と、トランジスタＭＰ１、ＭＰ２のソースとの間に設けられている。
【００５４】
トランジスタＭＰ５、ＭＰ６は、フォールデッドカスコードタイプでＮチャンネル差動対の能動負荷となっている。トランジスタＭＰ５、ＭＰ６は、その各々のソースが高位側電源［ＶＤＤ］に共通接続され、その各々のゲートが共通接続されている。トランジスタＭＰ５、ＭＰ６のドレインは、それぞれトランジスタＭＮ１、ＭＮ２のドレインに接続されている。
【００５５】
トランジスタＭＮ５、ＭＮ６は、フォールデッドカスコードタイプでＰチャンネル差動の能動負荷となっている。トランジスタＭＮ５、ＭＮ６は、その各々のソースが低位側電源［ＶＳＳ］に共通接続され、その各々のゲートが共通接続されている。トランジスタＭＮ５、ＭＮ６のドレインは、それぞれトランジスタＭＰ１、ＭＰ２のドレインに接続されている。
【００５６】
トランジスタＭＰ３は、フォールデッドカスコードを構成する。トランジスタＭＰ３は、そのソースがトランジスタＭＰ５のドレインに接続され、そのゲートに第１のバイアス電圧ＢＰ２（以下、バイアス電圧ＢＰ２と称する）を供給する第１の定電圧源［ＢＰ２］（以下、定電圧源［ＢＰ２］と称する）が接続され、そのドレインがトランジスタＭＰ５、ＭＰ６のゲートに接続されている。
【００５７】
トランジスタＭＮ３は、フォールデッドカスコードを構成する。トランジスタＭＮ３は、そのソースがトランジスタＭＮ５のドレインに接続され、そのゲートに第２のバイアス電圧ＢＮ２（以下、バイアス電圧ＢＮ２と称する）を供給する第２の定電圧源［ＢＮ２］（以下、定電圧源［ＢＮ２］と称する）が接続され、そのドレインがトランジスタＭＮ５、ＭＮ６のゲートに接続されている。
【００５８】
定電流源Ｉ３は、トランジスタＭＰ３のドレインとトランジスタＭＮ３のドレインとの間に設けられている。
【００５９】
コンデンサＣ１は、トランジスタＭＰ６のドレインと出力ノードＶｏｕｔとの間に接続されている。コンデンサＣ２は、トランジスタＭＮ６のドレインと出力ノードＶｏｕｔとの間に接続されている。
【００６０】
スイッチＳ２は、その一端がトランジスタＭＰ６のドレインに接続され、その他端が正専用出力段２の入力に接続されている。スイッチＳ３は、その一端がトランジスタＭＰ６のドレインに接続され、その他端が負専用出力段３の入力に接続されている。
【００６１】
スイッチＳ５は、その一端がトランジスタＭＮ６のドレインに接続され、その他端が正専用出力段２の入力に接続されている。スイッチＳ６は、その一端がトランジスタＭＮ６のドレインに接続され、その他端が負専用出力段３の入力に接続されている。
【００６２】
トランジスタＭＮ２のゲートとトランジスタＭＰ２のゲートは、入力差動段１の第１の入力ノードＩｎ＋として使用され、第１の入力ノードＩｎ＋には、入力電圧が供給される。トランジスタＭＮ１のゲートとトランジスタＭＰ１のゲートは、入力差動段１の第２の入力ノードＩｎ−として使用され、第２の入力ノードＩｎ−は電圧フォロワ接続として出力ノードＶｏｕｔに接続されている。
【００６３】
正専用出力段２は、第６、７のＰチャンネルＭＯＳトランジスタＭＰ４、ＭＰ７、ＭＰ８（以下、トランジスタＭＰ４、ＭＰ７、ＭＰ８と称する）と、第６、７のＮチャンネルＭＯＳトランジスタＭＮ４、ＭＮ７、ＭＮ８（以下、トランジスタＭＮ４、ＭＮ７、ＭＮ８と称する）と、第７〜１０のスイッチＳ７、Ｓ８、Ｓ９、Ｓ１０（以下、スイッチＳ７、Ｓ８、Ｓ９、Ｓ１０と称する）と、を具備している。
【００６４】
トランジスタＭＰ４は、そのソースがスイッチＳ２の他端に接続され、そのゲートに定電圧源［ＢＰ２］が接続されている。
【００６５】
トランジスタＭＮ４は、そのソースがスイッチＳ５の他端に接続され、そのゲートに定電圧源［ＢＮ２］が接続されている。
【００６６】
トランジスタＭＰ７は、そのソースがトランジスタＭＰ４のドレインに接続され、そのドレインがトランジスタＭＮ４のドレインに接続され、そのゲートに第３のバイアス電圧ＢＰ１＋（以下、バイアス電圧ＢＰ１＋と称する）を供給する第３の定電圧源［ＢＰ１＋］（以下、定電圧源［ＢＰ１＋］と称する）が接続されている。
【００６７】
トランジスタＭＮ７は、そのソースがトランジスタＭＮ４のドレインに接続され、そのドレインがトランジスタＭＰ４のドレインに接続され、そのゲートに第４のバイアス電圧ＢＮ１＋（以下、バイアス電圧ＢＮ１＋と称する）を供給する第４の定電圧源［ＢＮ１＋］（以下、定電圧源［ＢＮ１＋］と称する）が接続されている。
【００６８】
スイッチＳ７は、その一端がトランジスタＭＰ４のドレインに接続されている。スイッチＳ８は、その一端がスイッチＳ７の他端に接続され、その他端が高位側電源［ＶＤＤ］に接続されている。
【００６９】
スイッチＳ９は、その一端がトランジスタＭＮ４のドレインに接続されている。スイッチＳ１０は、その一端がスイッチＳ９の他端に接続され、その他端が低位側電源［ＶＳＳ］に接続されている。
【００７０】
トランジスタＭＰ８は、そのゲートがスイッチＳ７の他端とスイッチＳ８の一端とに接続され、そのソースが高位側電源［ＶＤＤ］に接続され、そのドレインが出力ノードＶｏｕｔに接続されている。
【００７１】
トランジスタＭＮ８は、そのゲートがスイッチＳ９の他端とスイッチＳ１０の一端とに接続され、そのソースが第１電圧（中間電圧ＶＤＤ／２）を供給する第１電源［ＶＤＤ／２］に接続され、そのドレインが出力ノードＶｏｕｔに接続されている。
【００７２】
負専用出力段３は、第９、１０のＰチャンネルＭＯＳトランジスタＭＰ９、ＭＰ１０、ＭＰ１１（以下、トランジスタＭＰ９、ＭＰ１０、ＭＰ１１と称する）と、第９、１０のＮチャンネルＭＯＳトランジスタＭＮ９、ＭＮ１０、ＭＮ１１（以下、トランジスタＭＮ９、ＭＮ１０、ＭＮ１１と称する）と、第１１〜１４のスイッチＳ１１、Ｓ１２、Ｓ１３、Ｓ１４（以下、スイッチＳ１１、Ｓ１２、Ｓ１３、Ｓ１４と称する）と、を具備している。
【００７３】
トランジスタＭＰ９は、そのソースがスイッチＳ３の他端に接続され、そのゲートに定電圧源［ＢＰ２］が接続されている。
【００７４】
トランジスタＭＮ９は、そのソースがスイッチＳ６の他端に接続され、そのゲートに定電圧源［ＢＮ２］が接続されている。
【００７５】
トランジスタＭＰ１０は、そのソースがトランジスタＭＰ９のドレインに接続され、そのドレインがトランジスタＭＮ９のドレインに接続され、そのゲートに第５のバイアス電圧ＢＰ１−（以下、バイアス電圧ＢＰ１−と称する）を供給する第５の定電圧源［ＢＰ１−］（以下、定電圧源［ＢＰ１−］と称する）が接続されている。
【００７６】
トランジスタＭＮ１０は、そのソースがトランジスタＭＮ９のドレインに接続され、そのドレインがトランジスタＭＰ９のドレインに接続され、そのゲートに第６のバイアス電圧ＢＮ１−（以下、バイアス電圧ＢＮ１−と称する）を供給する第６の定電圧源［ＢＮ１−］（以下、定電圧源［ＢＮ１−］と称する）が接続されている。
【００７７】
スイッチＳ１１は、その一端がトランジスタＭＰ９のドレインに接続されている。スイッチＳ１２は、その一端がスイッチＳ１１の他端と共通接続され、その他端が高位側電源［ＶＤＤ］に接続されている。
【００７８】
スイッチＳ１３は、その一端がトランジスタＭＮ９のドレインに接続されている。スイッチＳ１４は、その一端がスイッチＳ１３の他端と共通接続され、その他端が低位側電源［ＶＳＳ］に接続されている。
【００７９】
トランジスタＭＰ１１は、そのゲートがスイッチＳ１１の他端とスイッチＳ１２の一端とに接続され、そのソースが第２電圧（中間電圧ＶＤＤ／２）を供給する第２電源［ＶＤＤ／２］に接続され、そのドレインが出力ノードＶｏｕｔに接続されている。
【００８０】
トランジスタＭＮ１１は、そのゲートがスイッチＳ１３の他端とスイッチＳ１４の一端とに接続され、そのソースが低位側電源［ＶＳＳ］に接続され、そのドレインが出力ノードＶｏｕｔに接続されている。
【００８１】
［動作］
図８は、本発明の第１実施形態による演算増幅器の具体例１の動作を示すタイミングチャートである。
【００８２】
まず、スイッチＳ２、Ｓ３、Ｓ５〜Ｓ１４に供給される信号について説明する。
【００８３】
タイミングコントローラは、走査ライン毎あるいはフレーム毎に、極性信号ＰＯＬとして、第１極性信号と第２極性信号とを交互に、スイッチＳＷ１（Ｓ２、Ｓ３）、スイッチＳＷ２（Ｓ５、Ｓ６）、正専用出力段２（Ｓ７〜Ｓ１０）、負専用出力段３（Ｓ１１〜Ｓ１４）に供給する。ここで、第１極性信号は、極性信号ＰＯＬの信号レベルがハイレベルであるときの信号であり、第１極性信号を第１極性信号ＰＯＬ“Ｈｉｇｈ”と称する。第２極性信号は、極性信号ＰＯＬの信号レベルがロウレベルであるときの信号であり、第２極性信号を第２極性信号ＰＯＬ“Ｌｏｗ”と称する。
【００８４】
また、タイミングコントローラは、第１極性信号ＰＯＬ“Ｈｉｇｈ”と第２極性信号ＰＯＬ“Ｌｏｗ”とが切り替わるタイミングで１ショットパルス信号ＳＴＢを発生する。ここで、１ショットパルス信号ＳＴＢは、その信号レベルがハイレベルであるときの信号であり、１ショットパルスＳＴＢを１ショットパルス信号ＳＴＢ“Ｈｉｇｈ”と称する。１ショットパルス信号ＳＴＢ“Ｈｉｇｈ”が供給される期間を所定期間［ＳＴＢ“Ｈｉｇｈ”］と称する。
【００８５】
タイミングコントローラは、更に、第３極性信号ＰＯＬ−ＳＴＢ１を正専用出力段２（Ｓ７〜Ｓ１０）に供給する。ここで、第３極性信号ＰＯＬ−ＳＴＢ１は、第１極性信号ＰＯＬ“Ｈｉｇｈ”が供給される期間のうちの、第２極性信号ＰＯＬ“Ｌｏｗ”から第１極性信号ＰＯＬ“Ｈｉｇｈ”に切り替わるタイミングから所定期間［ＳＴＢ“Ｈｉｇｈ”］を除く期間に供給される。第３極性信号ＰＯＬ−ＳＴＢ１は、その信号レベルがハイレベルであるときの信号であり、第３極性信号ＰＯＬ−ＳＴＢ１を第３極性信号ＰＯＬ−ＳＴＢ１“Ｈｉｇｈ”と称する。
【００８６】
タイミングコントローラは、更に、第４極性信号ＰＯＬ−ＳＴＢ２を負専用出力段３（Ｓ１１〜Ｓ１４）に供給する。ここで、第４極性信号ＰＯＬ−ＳＴＢ２は、第２極性信号ＰＯＬ“Ｌｏｗ”が供給される期間のうちの、第１極性信号ＰＯＬ“Ｈｉｇｈ”から第２極性信号ＰＯＬ“Ｌｏｗ”に切り替わるタイミングから所定期間［ＳＴＢ“Ｈｉｇｈ”］を除く期間に供給される。第４極性信号ＰＯＬ−ＳＴＢ２は、その信号レベルがロウレベルであるときの信号であり、第４極性信号ＰＯＬ−ＳＴＢ２を第４極性信号ＰＯＬ−ＳＴＢ２“Ｌｏｗ”と称する。
【００８７】
次に、スイッチＳ２、Ｓ３、Ｓ５〜Ｓ１４の動作について説明する。
【００８８】
まず、タイミングコントローラは、ある走査ライン又はフレームに第１極性信号ＰＯＬ“Ｈｉｇｈ”を出力すると同時に、１ショットパルス信号ＳＴＢ“Ｈｉｇｈ”と、第３極性信号ＰＯＬ−ＳＴＢ１“Ｈｉｇｈ”の反転信号と、第４極性信号ＰＯＬ−ＳＴＢ２“Ｌｏｗ”の反転信号と、を出力する。この場合、スイッチＳ２、Ｓ５は、第１極性信号ＰＯＬ“Ｈｉｇｈ”に応じてオンし、スイッチＳ３、Ｓ６は、第１極性信号ＰＯＬ“Ｈｉｇｈ”に応じてオフする。スイッチＳ７、Ｓ９は、第３極性信号ＰＯＬ−ＳＴＢ１“Ｈｉｇｈ”の反転信号に応じてオフし、スイッチＳ８、Ｓ１０は、第３極性信号ＰＯＬ−ＳＴＢ１“Ｈｉｇｈ”の反転信号に応じてオンする。スイッチＳ１２、Ｓ１４は、第４極性信号ＰＯＬ−ＳＴＢ２“Ｌｏｗ”の反転信号に応じてオンし、スイッチＳ１１、Ｓ１３は、第４極性信号ＰＯＬ−ＳＴＢ２“Ｌｏｗ”の反転信号に応じてオフする。このとき、スイッチＳ１１、Ｓ１３がオフなので、負専用出力段３の出力はハイインピーダンスになる。
【００８９】
次に、タイミングコントローラは、第１極性信号ＰＯＬ“Ｈｉｇｈ”と第４極性信号ＰＯＬ−ＳＴＢ２“Ｌｏｗ”の反転信号とを出力しているときに、１ショットパルス信号ＳＴＢ“Ｈｉｇｈ”の極性を反転させて、第３極性信号ＰＯＬ−ＳＴＢ１“Ｈｉｇｈ”を出力する。スイッチＳ７、Ｓ９は、第３極性信号ＰＯＬ−ＳＴＢ１“Ｈｉｇｈ”に応じてオンし、スイッチＳ８、Ｓ１０は、第３極性信号ＰＯＬ−ＳＴＢ１“Ｈｉｇｈ”に応じてオフする。
【００９０】
タイミングコントローラは、第４極性信号ＰＯＬ−ＳＴＢ２“Ｌｏｗ”の反転信号を出力しているときに、次の走査ライン又はフレームに第２極性信号ＰＯＬ“Ｌｏｗ”を出力すると同時に、１ショットパルス信号ＳＴＢ“Ｈｉｇｈ”と、第３極性信号ＰＯＬ−ＳＴＢ１“Ｈｉｇｈ”の反転信号と、を出力する。この場合、スイッチＳ２、Ｓ５は、第２極性信号ＰＯＬ“Ｌｏｗ”に応じてオフし、スイッチＳ３、Ｓ６は、第２極性信号ＰＯＬ“Ｌｏｗ”に応じてオンする。スイッチＳ７、Ｓ９は、第３極性信号ＰＯＬ−ＳＴＢ１“Ｈｉｇｈ”の反転信号に応じてオフし、スイッチＳ８、Ｓ１０は、第３極性信号ＰＯＬ−ＳＴＢ１“Ｈｉｇｈ”の反転信号に応じてオンする。このとき、スイッチＳ７、Ｓ９がオフなので、正専用出力段２の出力がハイインピーダンスになる。
【００９１】
次に、タイミングコントローラは、第２極性信号ＰＯＬ“Ｌｏｗ”と第３極性信号ＰＯＬ−ＳＴＢ１“Ｈｉｇｈ”の反転信号とを出力しているときに、１ショットパルス信号ＳＴＢ“Ｈｉｇｈ”の極性を反転させて、第４極性信号ＰＯＬ−ＳＴＢ２“Ｌｏｗ”を出力する。スイッチＳ１２、Ｓ１４は、第４極性信号ＰＯＬ−ＳＴＢ２“Ｌｏｗ”に応じてオフし、スイッチＳ８、Ｓ１０は、第４極性信号ＰＯＬ−ＳＴＢ２“Ｌｏｗ”に応じてオンする。
【００９２】
ここで、図６に示されるように、入力差動段１は、第５のスイッチＳ１（以下、スイッチＳ１と称する）と、第６のスイッチＳ４（以下、スイッチＳ４と称する）と、を更に具備してもよい。スイッチＳ１は、トランジスタＭＰ５のドレインとトランジスタＭＰ３のソースとの間に設けられている。スイッチＳ４は、トランジスタＭＮ５のドレインとトランジスタＭＮ３のソースとの間に設けられている。この場合、図９に示されるように、スイッチＳ１、Ｓ４は、常時オンの状態である。
【００９３】
［補足］
ここで、本発明の第１実施形態による演算増幅器の具体例１について補足する。
【００９４】
まず、入力差動段１はＮチャンネル差動対とＰチャンネル差動対の抱き合わせ構成にしたことにより、入力Ｒｉａｌ−ｔｏ−ｒａｉｌ特性（入力電圧範囲が低位側電源電圧ＶＳＳ（ＧＮＤ）〜高位側電源電圧ＶＤＤまで許容できる特性）を実現している。Ｎチャンネル差動対のバイアス電流は定電流源Ｉ１により決定され、Ｐチャンネル差動対のバイアス電流は定電流源Ｉ２により決定される。これらの定電流源の値によりスルーレート（ＳＲ）特性が決定される。但し、スルーレート特性は位相補償容量Ｃ１／Ｃ２の値にも関係し、
ＳＲ＝Ｉ１／Ｃ１＝Ｉ２／Ｃ２
となる。そして、定電流源Ｉ３（浮遊定電流源Ｉ３）は、ホールデッド差動のアイドリング電流を決定し、一般的にはＩ３＞Ｉ１、Ｉ３＞Ｉ２となるように値を設定する。また、この浮遊定電流源Ｉ３は後述する浮遊定電流源構成のトランジスタＭＰ７、ＭＮ７や、トランジスタＭＰ１０、ＭＮ１０のような回路構成でも実現することができる（図２１参照）。
【００９５】
そして、この入力差動段１のシングルエンドに変換された信号は、Ｐチャンネル側の信号がスイッチＳ２／Ｓ３の一端に出力され、Ｎチャンネル側の信号がスイッチＳ５／Ｓ６の一端に出力される。
【００９６】
正専用出力段２では、フォールデッドカスコードトランジスタの一部（トランジスタＭＰ４／ＭＮ４）を採用し、入力差動段１の出力をスイッチＳ２、Ｓ５を介してそれぞれトランジスタＭＰ４、ＭＮ４で受け、トランジスタＭＰ７、ＭＮ７で構成される浮遊電流源に出力される。
【００９７】
正専用出力段２の特徴としては、スイッチを除いて、正電源電圧は高位側電源電圧ＶＤＤ、負電源電圧は中間電圧ＶＤＤ／２で動作させていることである。これにより、出力段で発生する消費電力は約半分になる。
【００９８】
ここで、浮遊電流源での動作を説明する。トランジスタＭＮ７、ＭＰ７で、いわゆる「浮遊電流源」を構成する。一般的なトランジスタで構成する電流源は一端が電源端子かＧＮＤ端子に接続されているものであるが、この「浮遊電流源」とは電流源の両端がフローティング状態で、自由な箇所に接続できるものである。トランジスタＭＮ７とトランジスタＭＰ７の接続はローカル的に「１」という電流帰還がかかっており、トランジスタＭＮ７のソースとトランジスタＭＰ７のドレインの共通接続点、及びトランジスタＭＮ７のドレインとトランジスタＭＰ７の共通接続点は、この帰還の効果で高いインピーダンスを有する。このことからも浮遊電流源が構成されていることが理解できる。
【００９９】
浮遊電流源のバイアス設計に関して説明を行う。まず、第１電源［ＶＤＤ／２］と定電圧源［ＢＮ１＋］との間の電圧（バイアス電圧ＢＮ１＋）をＶ（ＢＮ１＋）と表したとき、その電圧Ｖ（ＢＮ１＋）は、トランジスタＭＮ８及びトランジスタＭＮ７の各々のゲートとソース間電圧の和に等しいことから、下記の式により表される。
【０１００】
Ｖ（ＢＮ１＋）＝ＶＧＳ（ＭＮ７）＋ＶＧＳ（ＭＮ８）
ここで、ＶＧＳ（ＭＮ７）はトランジスタＭＮ７のゲートとソース間電圧である。ＶＧＳ（ＭＮ８）はトランジスタＭＮ８のゲートとソース間電圧である。
【０１０１】
ＭＯＳトランジスタのゲート−ソース間電圧ＶＧＳは数１により表される。また、数１において、β、γ、Ｃ０はそれぞれ数２〜４により表される。
【０１０２】
【数１】
2010256418.tif 000003
【数２】
2010256418.tif 000004
【数３】
2010256418.tif 000005
【数４】
2010256418.tif 000006
ここで、Ｗはゲート幅である。Ｌはゲート長である。μは移動度である。Ｃ０は単位面積当たりのゲート酸化膜容量である。ＶＴ０は、ＶＢ＝０［Ｖ］における閾値である。ＶＢはバックゲート電圧である。ε０は自由空間の誘電率（８．８６×１０−１４Ｆ／ｃｍ）である。εｓは半導体の比誘電率（３．９）である。ｑは電子の電荷量（１．６×１０−１２クーロン）である。ｔ０はゲート酸化膜圧である。ＮＡはアクセプタ密度である。γはプロセスによって変わる値であり、平均的な値は約０．５である。
【０１０３】
上記Ｖ（ＢＮ１＋）の式と数２の式より所望のドレイン電流（ＩＤ）となるように電圧Ｖ（ＢＮ１＋）｛即ち、バイアス電圧ＢＮ１＋｝を決定する。この時、バイアス電圧ＢＮ１＋を発生させる回路はトランジスタの閾値ＶＴバラつきによるバイアス電流のバラつきを抑えるため、トランジスタで構成するのが一般的である（図示せず）。
【０１０４】
そして、トランジスタＭＰ４のドレインとトランジスタＭＮ４のドレインがコンポジットの出力となり、その出力はそれぞれ出力トランジスタＭＰ８、ＭＮ８のゲートにスイッチＳ７／Ｓ９を介して供給される。最終的な出力としては出力トランジスタＭＰ８、ＭＮ８のドレインがそれに対応する。ここで、正専用出力段２の出力をハイインピーダンスにするにはスイッチＳ８、Ｓ１０を閉じ、スイッチＳ７、Ｓ９を開けばよい。
【０１０５】
負専用出力段３も、正専用出力段２と同じ回路構成になっている。その違いとしては、出力トランジスタのソース電位である。即ち、正専用出力段２のトランジスタＭＰ８に対して、トランジスタＭＰ１１のソースが第２電源［ＶＤＤ／２］に接続されている点が異なる。また、正専用出力段２のトランジスタＭＮ８に対して、トランジスタＭＮ１１のソースが低位側電源［ＶＳＳ］に接続されている点が異なる。それ以外は同じである。但し、浮遊電流源のバイアス電圧ＢＰ１／ＢＮ１は出力トランジスタのソース電位によって変える必要があるため、正専用出力段２と負専用出力段３でＢＰ１／ＢＮ１の各々の電圧は異なる。ここで、負専用出力段３の出力をハイインピーダンスにするにはスイッチＳ１２、Ｓ１４を閉じ、スイッチＳ１１、Ｓ１３を開けばよい。
【０１０６】
負専用出力段３の特徴としては、スイッチを除いて、正電源電圧は中間電圧ＶＤＤ／２、負電源電圧は低位側電源電圧ＶＳＳで動作させていることである。これにより、出力段で発生する消費電力は約半分になる。
【０１０７】
（第１実施形態の具体例２）
［構成］
図７は、本発明の第１実施形態による演算増幅器の具体例２を示している。第１実施形態の具体例２では、第１実施形態の具体例１（図６）に対する変更点のみ説明し、重複する説明を省略する。
【０１０８】
入力差動段１において、スイッチＳ１、Ｓ４が除外され、トランジスタＭＰ５のドレインとトランジスタＭＰ３のソースとが接続され、トランジスタＭＮ５のドレインとトランジスタＭＮ３のソースとが接続されている。
【０１０９】
正専用出力段２において、トランジスタＭＰ４とトランジスタＭＮ４とが除外され、スイッチＳ２の他端とトランジスタＭＰ７のソースとが接続され、スイッチＳ５の他端とトランジスタＭＮ７のソースとが接続されている。
【０１１０】
負専用出力段３において、トランジスタＭＰ９とトランジスタＭＮ９とが除外され、スイッチＳ３の他端とトランジスタＭＰ１０のソースとが接続され、スイッチＳ６の他端とトランジスタＭＮ１０のソースとが接続されている。
【０１１１】
入力差動段１は、第１２のＰチャンネルＭＯＳトランジスタＭＰ１２（以下、トランジスタＭＰ１２と称する）と、第１２のＮチャンネルＭＯＳトランジスタＭＮ１２（以下、トランジスタＭＮ１２と称する）と、を更に具備している。
【０１１２】
トランジスタＭＰ１２は、そのソースがトランジスタＭＰ６のドレインに接続され、そのゲートに定電圧源［ＢＰ２］が接続され、そのドレインがスイッチＳ２、Ｓ３の一端に接続されている。
【０１１３】
トランジスタＭＮ１２は、そのソースがトランジスタＭＮ６のドレインに接続され、そのゲートに定電圧源［ＢＮ２］が接続され、そのドレインがスイッチＳ５、Ｓ６の一端に接続されている。
【０１１４】
［動作］
第１実施形態の具体例２では、第１実施形態の具体例１の動作と同じである。
【０１１５】
（第２実施形態及びその具体例１、２）
［構成］
図１０は、本発明の第２実施形態による演算増幅器の構成を示している。図１１は、本発明の第２実施形態による演算増幅器の具体例１を示している。図１２は、本発明の第２実施形態による演算増幅器の具体例２を示している。第２実施形態及びその具体例１、２では、第１実施形態及びその具体例１、２に対する変更点のみ説明し、重複する説明を省略する。
【０１１６】
第２実施形態において、第１電圧は、中間電圧ＶＤＤ／２から、トランジスタＭＮ８のソース−低位側電源［ＶＳＳ］間の電圧（例えば０．２［Ｖ］）を除いた電圧ＶＭＬ（ＶＭＬ＝ＶＤＤ／２−０．２［Ｖ］）を表している。第２電圧は、中間電圧ＶＤＤ／２に、トランジスタＭＰ１１のソース−第２電源［ＶＤＤ／２］間の電圧（例えば０．２［Ｖ］）を加えた電圧ＶＭＨ（ＶＭＨ＝ＶＤＤ／２＋０．２［Ｖ］）を表している。この場合、正専用出力段２のトランジスタＭＮ８のソースには、第１電源として電源［ＶＭＬ］が接続され、電源［ＶＭＬ］は、第１電圧として電圧ＶＭＬを供給する。負専用出力段３のトランジスタＭＰ１１のソースには、第２電源として電源［ＶＭＨ］が接続され、電源［ＶＭＨ］は、第２電圧として電圧ＶＭＨを供給する。
【０１１７】
［動作］
本発明の第２実施形態による演算増幅器及びその具体例１、２では、第１実施形態及びその具体例１、２の動作と同じである。従って、図８、９における説明を省略する。
【０１１８】
［補足］
第１実施形態では、正専用出力段２の出力電圧範囲を中間電圧ＶＤＤ／２〜高位側電源電圧ＶＤＤとしたが、実際動作では出力トランジスタの動作によりＶＤＤ／２＋０．２［Ｖ］〜ＶＤＤ−０．２［Ｖ］程度に制限される。また、負専用出力段３の出力電圧範囲を低位側電源電圧ＶＳＳ（ＧＮＤ）〜ＶＤＤ／２としたが、実際動作では出力トランジスタの動作によりＶＳＳ（ＧＮＤ）＋０．２［Ｖ］〜ＶＤＤ／２−０．２［Ｖ］程度に制限される。従って、中間電圧近辺であるＶＤＤ／２−０．２［Ｖ］〜ＶＤＤ／２＋０．２［Ｖ］までが動作不能となる。これは液晶パネルのある応用例においては問題とならないが、中にはこの領域の動作を求められる場合もある。第２実施形態では、これを解決する。
【０１１９】
次に、正専用出力段２の出力電圧範囲について以下に述べる。この正専用出力段２はトランジスタＭＮ８のソースが第１電源［ＶＤＤ／２］に接続されているので、低電位側の出力電圧範囲としてはＶＤＤ／２＋０．２［Ｖ］となる。トランジスタＭＰ８のソースは高位側電源［ＶＤＤ］に接続されているので高電位側の出力電圧範囲としてはＶＤＤ−０．２［Ｖ］となる。従って、この正専用出力段２の出力電圧範囲はＶＤＤ／２＋０．２［Ｖ］〜ＶＤＤ−０．２［Ｖ］となる。
【０１２０】
次に、負専用出力段３の出力電圧範囲について以下に述べる。この負専用出力段３はトランジスタＭＮ８のソースが低位側電源［ＶＳＳ］に接続されているので、低電位側の出力電圧範囲としてはＶＳＳ＋０．２［Ｖ］となる。トランジスタＭＰ８のソースは第２電源［ＶＤＤ／２］に接続されているので、高電位側の出力電圧範囲としてはＶＤＤ／２−０．２［Ｖ］となる。従って、この負専用出力段３の出力電圧範囲はＶＳＳ＋０．２［Ｖ］〜ＶＤＤ／２−０．２［Ｖ］となる。
【０１２１】
正専用出力段２、負専用出力段３に対して上述の出力電圧範囲を設定することによって、結果として出力Ｒａｉｌ−ｔｏ−Ｒａｉｌが実現できる。即ち、ＶＭＬ＝ＶＤＤ／２−０．２［Ｖ］とすることで、正専用出力段２の出力電圧範囲はＶＤＤ／２〜ＶＤＤ−０．２［Ｖ］となる。一方、ＶＭＨ＝ＶＤＤ／２＋０．２［Ｖ］とすることで、負専用出力段３の出力電圧範囲はＶＳＳ＋０．２［Ｖ］〜ＶＤＤ／２となる。
【０１２２】
［効果］
本発明の第２実施形態による演算増幅器では、ＶＭＬ＝ＶＤＤ／２−０．２［Ｖ］とし、ＶＭＨ＝ＶＤＤ／２＋０．２［Ｖ］とすることにより、中間電圧近辺で動作不能となることがない。このように、正専用出力段２の負電源と負専用出力段３の正電源を独立させることで、第１実施形態の効果に加えて、設計の自由度が高まるという利点がある。
【０１２３】
（第３実施形態）
［構成］
図１３は、本発明の第３実施形態による演算増幅器の構成を示している。第３実施形態では、第１実施形態及びその具体例１、２に対する変更点のみ説明し、重複する説明を省略する。
【０１２４】
本発明の第３実施形態による演算増幅器は、スイッチ部ＳＷ３、ＳＷ４と、図示しない選択制御部と、を更に具備している。スイッチ部ＳＷ３は、入力差動段１の正電源側に、中間電圧ＶＤＤ／２か高位側電源電圧ＶＤＤかを選択するために設けられている。スイッチ部ＳＷ４は、入力差動段１の負電源側に、中間電圧ＶＤＤ／２か低位側電源電圧ＶＳＳかを選択するために設けられている。図示しない選択制御部は、演算増幅器に限らず、ソースドライバ３０内に設けられていてもよい。
【０１２５】
［動作］
入力差動段１も出力段と同様に中間電圧ＶＤＤ／２で動作させたいという場合もある。この場合の対応として、図示しない選択制御部は、入力電圧が中間電圧ＶＤＤ／２〜高位側電源電圧ＶＤＤである場合、入力差動段１の正電源を高位側電源電圧ＶＤＤにするようにスイッチ部ＳＷ３を制御し、入力差動段１の負電源を中間電圧ＶＤＤ／２にするようにスイッチ部ＳＷ４を制御する。また、図示しない選択制御部は、入力電圧が低位側電源電圧ＶＳＳ（ＧＮＤ）〜中間電圧ＶＤＤ／２である場合、正電源を中間電圧ＶＤＤ／２にするようにスイッチ部ＳＷ３を制御し、負電源を低位側電源電圧ＶＳＳ（ＧＮＤ）にするようにスイッチ部ＳＷ４を制御する。
【０１２６】
［効果］
これにより、本発明の第３実施形態による演算増幅器では、入力差動段１にかかる電圧は半分になる。即ち、入力差動段１で消費する電力は半分になるだけでなく、使用するトランジスタの耐圧も半分で済むという利点がある。
【０１２７】
（第３実施形態の具体例１）
［構成］
図１４は、本発明の第３実施形態による演算増幅器の具体例１を示している。第３実施形態の具体例１では、第１実施形態及びその具体例１、２に対する変更点のみ説明し、重複する説明を省略する。
【０１２８】
入力差動段１において、トランジスタＭＰ３、ＭＰ１２とトランジスタＭＮ３、ＭＮ１２と定電流源Ｉ３とが除外され、トランジスタＭＰ５、ＭＰ６のゲートがトランジスタＭＰ５のドレインに接続され、トランジスタＭＮ５、ＭＮ６のゲートがトランジスタＭＮ５のドレインに接続されている。
【０１２９】
正専用出力段２は、第４、５の定電流源Ｉ４、Ｉ５（以下、定電流源Ｉ４、Ｉ５と称する）を更に具備している。定電流源Ｉ４は、スイッチＳ８の他端とスイッチＳ７の一端との間に設けられている。定電流源Ｉ５は、スイッチＳ９の一端とトランジスタＭＮ８のソースとの間に設けられている。
【０１３０】
負専用出力段３は、第６、７の定電流源Ｉ６、Ｉ７（以下、定電流源Ｉ６、Ｉ７と称する）を更に具備している。定電流源Ｉ６は、スイッチＳ１２の他端とスイッチＳ１１の一端との間に設けられている。定電流源Ｉ７は、スイッチＳ１３の一端とスイッチＳ１４の他端との間に設けられている。
【０１３１】
スイッチ部ＳＷ３は、第１５、１６のスイッチＳ１５、Ｓ１６（以下、スイッチＳ１５、Ｓ１６と称する）を具備している。スイッチ部ＳＷ４は、第１７、１８のスイッチＳ１７、Ｓ１８（以下、スイッチＳ１７、Ｓ１８と称する）を具備している。
【０１３２】
スイッチＳ１５は、その一端がトランジスタＭＰ５、ＭＰ６のソースに接続され、その他端が高位側電源［ＶＤＤ］に接続されている。スイッチＳ１６は、その一端がスイッチＳ１５の一端に接続され、その他端が第２電源［ＶＤＤ／２］に接続されている。スイッチＳ１７は、その一端がトランジスタＭＮ５、ＭＮ６のソースに接続され、その他端が第１電源［ＶＤＤ／２］に接続されている。スイッチＳ１８は、その一端がスイッチＳ１７の一端に接続され、その他端が低位側電源［ＶＳＳ］に接続されている。
【０１３３】
［動作］
図１６は、本発明の第３実施形態による演算増幅器の具体例１の動作を示すタイミングチャートである。第３実施形態の具体例１では、第１実施形態及びその具体例１、２に対する変更点のみ説明し、重複する説明を省略する。従って、図８における説明を省略する。
【０１３４】
まず、スイッチＳ１５〜Ｓ１８に供給される信号について説明する。
【０１３５】
図示しない選択制御部は、入力電圧に応じて選択信号ＳＥＬをスイッチＳ１５〜Ｓ１８に供給する。図示しない選択制御部は、入力電圧が中間電圧ＶＤＤ／２〜高位側電源電圧ＶＤＤである場合、選択信号ＳＥＬとして第１選択信号を出力し、入力電圧が低位側電源電圧ＶＳＳ（ＧＮＤ）〜中間電圧ＶＤＤ／２である場合、選択信号ＳＥＬとして第２選択信号を出力する。ここで、第１選択信号は、選択信号ＳＥＬの信号レベルがハイレベルであるときの信号であり、第１選択信号を第１選択信号ＳＥＬ“Ｈｉｇｈ”と称する。第２選択信号は、選択信号ＳＥＬの信号レベルがロウレベルであるときの信号であり、第２選択信号を第２選択信号ＳＥＬ“Ｌｏｗ”と称する。
【０１３６】
次に、スイッチＳ１５〜Ｓ１８の動作について説明する。
【０１３７】
図示しない選択制御部は、入力電圧が中間電圧ＶＤＤ／２〜高位側電源電圧ＶＤＤである場合、第１選択信号ＳＥＬ“Ｈｉｇｈ”を出力する。スイッチＳ１５、Ｓ１７は、第１選択信号ＳＥＬ“Ｈｉｇｈ”に応じてオンし、スイッチＳ１６、Ｓ１８は、第１選択信号ＳＥＬ“Ｈｉｇｈ”に応じてオフする。この場合、入力差動段１の正電源には高位側電源電圧ＶＤＤが供給され、入力差動段１の負電源には中間電圧ＶＤＤ／２が供給される。
【０１３８】
図示しない選択制御部は、入力電圧が低位側電源電圧ＶＳＳ（ＧＮＤ）〜中間電圧ＶＤＤ／２である場合、第２選択信号ＳＥＬ“Ｌｏｗ”を出力する。スイッチＳ１５、Ｓ１７は、第２選択信号ＳＥＬ“Ｌｏｗ”に応じてオフし、スイッチＳ１６、Ｓ１８は、第２選択信号ＳＥＬ“Ｌｏｗ”に応じてオンする。この場合、入力差動段１の正電源には中間電圧ＶＤＤ／２が供給され、入力差動段１の負電源には低位側電源電圧ＶＳＳ（ＧＮＤ）が供給される。
【０１３９】
このように、第１選択信号ＳＥＬ“Ｈｉｇｈ”又は第２選択信号ＳＥＬ“Ｌｏｗ”は、入力電圧により決定される。
【０１４０】
（第３実施形態の具体例２）
［構成］
図１５は、本発明の第３実施形態による演算増幅器の具体例２を示している。第３実施形態の具体例２では、第３実施形態の具体例１に対する変更点のみ説明し、重複する説明を省略する。
【０１４１】
入力差動段１は、第１９〜２２のスイッチＳ１９、Ｓ２０、Ｓ２１、Ｓ２２（以下、スイッチＳ１９、Ｓ２０、Ｓ２１、Ｓ２２と称する）を更に具備している。スイッチＳ１９は、その一端が定電流源Ｉ１に接続され、その他端が第１電源［ＶＤＤ／２］に接続されている。スイッチＳ２０は、その一端がスイッチＳ１９の一端に接続され、その他端が低位側電源［ＶＳＳ］に接続されている。スイッチＳ２１は、その一端が定電流源Ｉ２に接続され、その他端が高位側電源［ＶＤＤ］に接続されている。スイッチＳ２２は、その一端がスイッチＳ２１の一端に接続され、その他端が第２電源［ＶＤＤ／２］に接続されている。
【０１４２】
［動作］
図１７は、本発明の第３実施形態による演算増幅器の具体例２の動作を示すタイミングチャートである。第３実施形態の具体例２では、第３実施形態の具体例１に対する変更点のみ説明し、重複する説明を省略する。従って、図８、１６における説明を省略する。
【０１４３】
スイッチＳ１９〜Ｓ２２の動作について説明する。
【０１４４】
図示しない選択制御部は、入力電圧が中間電圧ＶＤＤ／２〜高位側電源電圧ＶＤＤである場合、第１選択信号ＳＥＬ“Ｈｉｇｈ”を出力する。スイッチＳ１９、Ｓ２１は、第１選択信号ＳＥＬ“Ｈｉｇｈ”に応じてオンし、スイッチＳ２０、Ｓ２２は、第１選択信号ＳＥＬ“Ｈｉｇｈ”に応じてオフする。
【０１４５】
図示しない選択制御部は、入力電圧が低位側電源電圧ＶＳＳ（ＧＮＤ）〜中間電圧ＶＤＤ／２である場合、第２選択信号ＳＥＬ“Ｌｏｗ”を出力する。スイッチＳ１９、Ｓ２１は、第２選択信号ＳＥＬ“Ｌｏｗに応じてオフし、スイッチＳ２０、Ｓ２２は、第２選択信号ＳＥＬ“Ｌｏｗに応じてオンする。
【０１４６】
これにより入力差動段１にかかる電圧を一定にし、ひいては切り替える前後のオフセット電圧を一定にする効果がある。また、トランジスタにかかる電圧も半分にすることが可能となり、より低耐圧のトランジスタで構成が可能となる。
【０１４７】
（第４実施形態及びその具体例１、２）
［構成］
図１８は、本発明の第４実施形態による演算増幅器の構成を示している。図１９は、本発明の第４実施形態による演算増幅器の具体例１を示している。図２０は、本発明の第４実施形態による演算増幅器の具体例２を示している。第４実施形態及びその具体例１、２では、第３実施形態及びその具体例１、２に対する変更点のみ説明し、重複する説明を省略する。
【０１４８】
第４実施形態において、第１電圧は、中間電圧ＶＤＤ／２から、トランジスタＭＮ８のソース−低位側電源［ＶＳＳ］間の電圧（例えば０．２［Ｖ］）を除いた電圧ＶＭＬ（ＶＭＬ＝ＶＤＤ／２−０．２［Ｖ］）を表している。第２電圧は、中間電圧ＶＤＤ／２に、トランジスタＭＰ１１のソース−第２電源［ＶＤＤ／２］間の電圧（例えば０．２［Ｖ］）を加えた電圧ＶＭＨ（ＶＭＨ＝ＶＤＤ／２＋０．２［Ｖ］）を表している。この場合、正専用出力段２のトランジスタＭＮ８のソースには、第１電源として電源［ＶＭＬ］が接続され、電源［ＶＭＬ］は、第１電圧として電圧ＶＭＬを供給する。負専用出力段３のトランジスタＭＰ１１のソースには、第２電源として電源［ＶＭＨ］が接続され、電源［ＶＭＨ］は、第２電圧として電圧ＶＭＨを供給する。
【０１４９】
［動作］
本発明の第４実施形態による演算増幅器及びその具体例１、２では、第３実施形態及びその具体例１、２の動作と同じである。従って、図８、１６、１７における説明を省略する。
【０１５０】
［効果］
本発明の第４実施形態による演算増幅器では、第２実施形態の効果と同じである。即ち、本発明の第４実施形態による演算増幅器では、ＶＭＬ＝ＶＤＤ／２−０．２［Ｖ］とし、ＶＭＨ＝ＶＤＤ／２＋０．２［Ｖ］とすることにより、中間電圧近辺で動作不能となることがない。このように、正専用出力段２の負電源と負専用出力段３の正電源を独立させることで、第１、３実施形態の効果に加えて、設計の自由度が高まるという利点がある。
【０１５１】
なお、スイッチＳ１〜Ｓ２２には、上述の信号が供給されている。具体的には、スイッチＳ１〜Ｓ１８には、上述の極性信号が供給され、スイッチＳ１９〜Ｓ２２には、上述の選択信号が供給されている。スイッチＳ１〜Ｓ２２は、例えば、第１〜３の構成により実現できる。第１の構成として、上述のスイッチＳ１〜Ｓ２２は、そのゲートに上記の信号が供給されるＮチャンネルＭＯＳトランジスタでもよい。第２の構成として、上記の信号の信号レベルを反転させた場合、上述のスイッチＳ１〜Ｓ２２は、そのゲートに上記の信号が供給されるＰチャンネルＭＯＳトランジスタでもよい。第３の構成として、上述のスイッチＳ１〜Ｓ２２は、ＮチャンネルＭＯＳトランジスタのソース、ドレインとＰチャンネルＭＯＳトランジスタのソース、ドレインとがそれぞれ共通接続され、ＮチャンネルＭＯＳトランジスタのゲートとＰチャンネルＭＯＳトランジスタのゲート間にインバータが設けられ、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとの一方のゲートに上記の信号が供給される回路でもよい。第１〜３の構成は公知であるが、その他の公知の構成でもスイッチＳ１〜Ｓ２２を実現できる。
【０１５２】
また、バイアス電圧ＢＰ２、ＢＮ２、ＢＰ１＋、ＢＮ１＋、ＢＰ１−、ＢＮ１−は、図２１に示されるようなバイアス回路により実現される。ここで、バイアス電圧ＢＰ１−は、第２電圧ＶＭＨから生成され、バイアス電圧ＢＮ１＋は、第１電圧ＶＭＬから生成されることを特徴としている。これについて具体的に説明する。
【０１５３】
バイアス回路は、上述の第１〜６定電圧源である定電圧源［ＢＰ２］、［ＢＮ２］、［ＢＰ１＋］、［ＢＮ１＋］、［ＢＰ１−］、［ＢＮ１−］を具備している。
【０１５４】
定電圧源［ＢＰ２］は、第１３のＰチャンネルＭＯＳトランジスタＭＰ１３（以下、トランジスタＭＰ１３と称する）と、第８の定電流源Ｉ８（以下、定電流源Ｉ８と称する）と、を具備している。定電流源Ｉ８は、トランジスタＭＰ１３のドレインと低位側電源［ＶＳＳ］との間に設けられている。トランジスタＭＰ１３は、そのソースに高位側電源［ＶＤＤ］が接続され、そのゲートとドレインが接続され、そのゲートにより上述の第１バイアス電圧であるバイアス電圧ＢＰ２を供給する。バイアス電圧ＢＰ２をＶ（ＢＮ２）と表したとき、その電圧Ｖ（ＢＮ２）は、高位側電源電圧ＶＤＤから、トランジスタＭＰ１３のゲート−ソース間電圧ＶＧＳ（ＭＰ１３）を除いた電圧｛Ｖ（ＢＮ２）＝ＶＤＤ−ＶＧＳ（ＭＰ１３）｝により表される。また、ＭＯＳトランジスタのゲート−ソース間電圧ＶＧＳは上述の数１により表される。
【０１５５】
定電圧源［ＢＰ１＋］は、第１４、１５のＰチャンネルＭＯＳトランジスタＭＰ１４、ＭＰ１５（以下、トランジスタＭＰ１４、ＭＰ１５と称する）と、第９の定電流源Ｉ９（以下、定電流源Ｉ９と称する）と、を具備している。定電流源Ｉ９は、トランジスタＭＰ１５のドレインと低位側電源［ＶＳＳ］との間に設けられている。トランジスタＭＰ１４は、そのソースに高位側電源［ＶＤＤ］が接続され、そのゲートとドレインが接続されている。トランジスタＭＰ１５は、そのソースにトランジスタＭＰ１４のドレインが接続され、そのゲートとドレインが接続され、そのゲートにより上述の第３のバイアス電圧であるバイアス電圧ＢＰ１＋を供給する。バイアス電圧ＢＰ１＋をＶ（ＢＰ１＋）と表したとき、その電圧Ｖ（ＢＰ１＋）は、高位側電源電圧ＶＤＤから、トランジスタＭＰ１４のゲート−ソース間電圧ＶＧＳ（ＭＰ１４）とトランジスタＭＰ１５のゲート−ソース間電圧ＶＧＳ（ＭＰ１５）とを除いた電圧｛Ｖ（ＢＰ１＋）＝ＶＤＤ−ＶＧＳ（ＭＰ１４）−ＶＧＳ（ＭＰ１５）｝により表される。また、ＭＯＳトランジスタのゲート−ソース間電圧ＶＧＳは上述の数１により表される。
【０１５６】
定電圧源［ＢＰ１−］は、第１６、１７のＰチャンネルＭＯＳトランジスタＭＰ１６、ＭＰ１７（以下、トランジスタＭＰ１６、ＭＰ１７と称する）と、第１０の定電流源Ｉ１０（以下、定電流源Ｉ１０と称する）と、を具備している。定電流源Ｉ１０は、トランジスタＭＰ１７のドレインと低位側電源［ＶＳＳ］との間に設けられている。トランジスタＭＰ１６は、そのソースに第２電圧ＶＭＨを供給するための第２電源［ＶＭＨ］が接続され、そのゲートとドレインが接続されている。トランジスタＭＰ１７は、そのソースにトランジスタＭＰ１６のドレインが接続され、そのゲートとドレインが接続され、そのゲートにより上述の第５のバイアス電圧であるバイアス電圧ＢＰ１−を供給する。バイアス電圧ＢＰ１−をＶ（ＢＰ１−）と表したとき、その電圧Ｖ（ＢＰ１−）は、第２電圧ＶＭＨから、トランジスタＭＰ１６のゲート−ソース間電圧ＶＧＳ（ＭＰ１６）とトランジスタＭＰ１７のゲート−ソース間電圧ＶＧＳ（ＭＰ１７）とを除いた電圧｛Ｖ（ＢＰ１−）＝ＶＭＨ−ＶＧＳ（ＭＰ１６）−ＶＧＳ（ＭＰ１７）｝により表される。また、ＭＯＳトランジスタのゲート−ソース間電圧ＶＧＳは上述の数１により表される。
【０１５７】
定電圧源［ＢＮ２］は、第１３のＮチャンネルＭＯＳトランジスタＭＮ１３（以下、トランジスタＭＮ１３と称する）と、第１１の定電流源Ｉ１１（以下、定電流源Ｉ１１と称する）と、を具備している。定電流源Ｉ１１は、高位側電源［ＶＤＤ］とトランジスタＭＮ１３のドレインとの間に設けられている。トランジスタＭＮ１３は、そのソースに低位側電源［ＶＳＳ］が接続され、そのゲートとドレインが接続され、そのゲートにより上述の第２のバイアス電圧であるバイアス電圧ＢＮ２を供給する。バイアス電圧ＢＮ２をＶ（ＢＮ２）と表したとき、その電圧Ｖ（ＢＮ２）は、低位側電源電圧ＶＳＳとトランジスタＭＮ１３のゲート−ソース間電圧ＶＧＳ（ＭＮ１３）との和を表す電圧｛Ｖ（ＢＮ２）＝ＶＳＳ＋ＶＧＳ（ＭＮ１３）｝により表される。また、ＭＯＳトランジスタのゲート−ソース間電圧ＶＧＳは上述の数１により表される。
【０１５８】
定電圧源［ＢＮ１−］は、第１４、１５のＮチャンネルＭＯＳトランジスタＭＮ１４、ＭＮ１５（以下、トランジスタＭＮ１４、ＭＮ１５と称する）と、第１２の定電流源Ｉ１２（以下、定電流源Ｉ１２と称する）と、を具備している。定電流源Ｉ１２は、高位側電源［ＶＤＤ］とトランジスタＭＮ１５のドレインとの間に設けられている。トランジスタＭＮ１４は、そのソースに低位側電源［ＶＳＳ］が接続され、そのゲートとドレインが接続されている。トランジスタＭＮ１５は、そのソースにトランジスタＭＮ１４のドレインが接続され、そのゲートとドレインが接続され、そのゲートにより上述の第６のバイアス電圧であるバイアス電圧ＢＮ１−を供給する。バイアス電圧ＢＮ１−をＶ（ＢＮ１−）と表したとき、その電圧Ｖ（ＢＮ１−）は、低位側電源電圧ＶＳＳとトランジスタＭＮ１４のゲート−ソース間電圧ＶＧＳ（ＭＮ１４）とトランジスタＭＮ１５のゲート−ソース間電圧ＶＧＳ（ＭＮ１５）との和を表す電圧｛Ｖ（ＢＮ１−）＝ＶＳＳ＋ＶＧＳ（ＭＮ１４）＋ＶＧＳ（ＭＮ１５）｝により表される。また、ＭＯＳトランジスタのゲート−ソース間電圧ＶＧＳは上述の数１により表される。
【０１５９】
定電圧源［ＢＮ１＋］は、第１６、１７のＮチャンネルＭＯＳトランジスタＭＮ１６、ＭＮ１７（以下、トランジスタＭＮ１６、ＭＮ１７と称する）と、第１３の定電流源Ｉ１３（以下、定電流源Ｉ１３と称する）と、を具備している。定電流源Ｉ１３は、高位側電源［ＶＤＤ］とトランジスタＭＮ１７のドレインとの間に設けられている。トランジスタＭＮ１６は、そのソースに第１電圧ＶＭＬを供給するための第１電源［ＶＭＬ］が接続され、そのゲートとドレインが接続されている。トランジスタＭＮ１７は、そのソースにトランジスタＭＮ１６のドレインが接続され、そのゲートとドレインが接続され、そのゲートにより上述の第４のバイアス電圧であるバイアス電圧ＢＮ１＋を供給する。バイアス電圧ＢＮ１＋をＶ（ＢＮ１＋）と表したとき、その電圧Ｖ（ＢＮ１＋）は、低位側電源電圧ＶＳＳとトランジスタＭＮ１６のゲート−ソース間電圧ＶＧＳ（ＭＮ１６）とトランジスタＭＮ１７のゲート−ソース間電圧ＶＧＳ（ＭＮ１７）との和を表す電圧｛Ｖ（ＢＮ１＋）＝ＶＳＳ＋ＶＧＳ（ＭＮ１６）＋ＶＧＳ（ＭＮ１７）｝により表される。また、ＭＯＳトランジスタのゲート−ソース間電圧ＶＧＳは上述の数１により表される。
【符号の説明】
【０１６０】
１    入力差動段、
２    正専用出力段、
３    負専用出力段、
１０    液晶パネル（表示部）、
１１    画素、
１２    ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；薄膜トンジスタ）、
１３    ドレイン電極、
１４    ソース電極、
１５    画素容量、
１６    ゲート電極、
２０    ゲートドライバ、
３０    ソースドライバ、
３１    シフトレジスタ、
３２    データレジスタ、
３３    データラッチ回路、
３４    レベルシフタ、
３５    デジタル／アナログ（Ｄ／Ａ）コンバータ、
３６    出力アンプ、
３７    階調電圧生成回路、
３８    出力部、
ＢＰ１＋、ＢＰ１−、ＢＰ２、ＢＮ１＋、ＢＮ１−、ＢＮ２    バイアス電圧、
Ｃ１、Ｃ２    コンデンサ、
ＣＬＫ    クロック信号、
ＤＡＴＡ    表示データ、
Ｉ１〜Ｉ１３    定電流源、
Ｉｎ＋、Ｉｎ−    入力ノード、
ＭＮ１〜ＭＮ１７    ＮチャンネルＭＯＳトランジスタ、
ＭＰ１〜ＭＰ１７    ＰチャンネルＭＯＳトランジスタ、
ＰＯＬ“Ｈｉｇｈ”    第１極性信号、
ＰＯＬ“Ｌｏｗ”    第２極性信号、
ＰＯＬ−ＳＴＢ１“Ｈｉｇｈ”    第３極性信号、
ＰＯＬ−ＳＴＢ２“Ｌｏｗ”    第４極性信号、
Ｓ１〜Ｓ２２    スイッチ、
ＳＴＢ    １ショットパルス信号、
ＳＴＨ    シフトパルス信号、
ＳＴＶ    垂直シフトパルス信号、
ＳＷ１〜ＳＷ４    スイッチ、
ＶＣＫ    垂直クロック信号、
ＶＤＤ    高位側電源電圧、
ＶＤＤ／２    中間電圧、
Ｖｉｎ    入力ノード、
ＶＭＨ、ＶＭＬ    電圧、
Ｖｏｕｔ    出力ノード、
ＶＳＳ    低位側電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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