(57)【要約】【課題】  オン耐圧を向上させたＬＤＭＯＳトランジスタ及びその製造方法を提供することを課題とする。【解決手段】  第１導電型の半導体層の表層部に形成される第２導電型のボディ層と、前記ボディ層の表層部に形成される第１導電型のソース領域と、前記半導体層の表層部に形成され、前記ボディ層に接続される第１導電型のドリフト層と、前記ドリフト層の表層部に形成される第１導電型のドレイン領域と、前記ボディ層と前記ドリフト層の表層部に形成され、前記ソース領域に接続されるゲート酸化層と、前記ドリフト層の表層部に形成され、前記ゲート酸化層及び前記ドレイン領域に接続されるＬＯＣＯＳ酸化層と、前記ボディ層に一端が接続され、他端が前記ドレイン領域の方向に延伸して、前記半導体層と前記ドリフト層の間に形成されるボトム領域とを含む。【選択図】図７
2010245369.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層の表層部に形成される第２導電型のボディ層と、
前記ボディ層の表層部に形成される第１導電型のソース領域と、
前記半導体層の表層部に形成され、前記ボディ層に接続される第１導電型のドリフト層と、
前記ドリフト層の表層部に形成される第１導電型のドレイン領域と、
前記ボディ層と前記ドリフト層の表層部に形成され、前記ソース領域に接続されるゲート酸化層と、
前記ドリフト層の表層部に形成され、前記ゲート酸化層及び前記ドレイン領域に接続されるＬＯＣＯＳ酸化層と、
前記ボディ層に一端が接続され、他端が前記ドレイン領域の方向に延伸して、前記半導体層と前記ドリフト層の間に形成されるボトム領域と
を含む、ＬＤＭＯＳトランジスタ。
【請求項２】
前記ドリフト層は、横方向において、前記ボディ層側に形成される第１ドリフト層と、前記第１ドリフト層よりも前記ドレイン領域側に形成され、前記第１ドリフト層よりも不純物濃度の高い第２ドリフト層とを有する、請求項１に記載のＬＤＭＯＳトランジスタ。
【請求項３】
前記第１ドリフト層及び前記ボトム領域は、同一のマスクを用いて形成される、請求項２に記載のＬＤＭＯＳトランジスタ。
【請求項４】
前記ボトム領域は、第２導電型の半導体領域である、請求項１乃至３のいずれか一項に記載のＬＤＭＯＳトランジスタ。
【請求項５】
前記ボトム領域は、シリコン酸化層である、請求項１乃至３のいずれか一項に記載のＬＤＭＯＳトランジスタ。
【請求項６】
前記ボトム領域の前記他端は、横方向において、前記ゲート酸化層と前記ＬＯＣＯＳ酸化層の上に形成されるゲート電極の前記ドレイン領域側の端部と同程度の位置まで延伸される、請求項１乃至５のいずれか一項に記載のＬＤＭＯＳトランジスタ。
【請求項７】
第１導電型半導体層の上にＬＯＣＯＳ酸化層を形成する工程と、
平面視で前記ＬＯＣＯＳ酸化層の一端側から離間した領域内で前記半導体層の表層部に第２導電型のボディ領域を形成する工程と、
前記ボディ領域の表層部に第１導電型のソース領域を形成する工程と、
前記ボディ領域に隣接する領域内で前記半導体層の表層部に第１導電型のドリフト領域を形成する工程と、
前記ドリフト領域の表層部のうち、前記ＬＯＣＯＳ酸化層の他端に接する領域内に第１導電型のドレイン領域を形成する工程と、
前記半導体層と前記ドリフト層の間に、前記ボディ層に一端が接続され、他端が前記ドレイン領域の方向に延伸するボトム領域を形成する工程と、
を含む、ＬＤＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＭＯＳ(Lateral  Diffused  Metal  Oxide  Silicon：横型ＭＯＳ)トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体基板、埋込み絶縁膜、及び半導体層を積層したＳＯＩ（Silicon  On  Insulator）基板の半導体層の表面に形成する横型の半導体装置としてＬＤＭＯＳトランジスタが知られている。ＳＯＩ基板を利用したＬＤＭＯＳトランジスタは、サージ電圧に起因する誤作動が発生しにくいため、有望な半導体装置として期待されている。
【０００３】
図１は、従来のｐ型のＬＤＭＯＳトランジスタの断面構造を示す図である。
【０００４】
従来のｐ型のＬＤＭＯＳトランジスタは、シリコン基板１００、ボックス層１０１、ｎ＋埋め込み層１０２、ｎ−型活性層１０３、ｎボディ層１１０、ＬＶＮＷ（Low  Voltage  N  Well）１１１、ｐ＋ソース領域１１２、ｎ＋ボディ拡散層１１３、ｐ−ドリフト層１２０、ＬＶＰＷ（Low  Voltage  P  Well）１２１、ｐ＋ドレイン領域１２２、ゲート酸化膜１３０、ＬＯＣＯＳ（Local  Oxidation  of  Silicon）酸化膜１３１、サイドウォール１３２、及びゲートポリサイド電極１３３を備える。
【０００５】
ｐ＋ソース領域１１２及びｎ＋ボディ拡散層１１３には、ＬＤＭＯＳトランジスタのソース端子（Ｓ）が接続され、ｐ＋ドレイン領域１２２には、ドレイン端子（Ｄ）が接続され、ゲートポリサイド電極１３３には、ゲート端子（Ｇ）が接続される。
【０００６】
シリコン基板１００、ボックス層１０１、ｎ＋埋め込み層１０２、及びｎ−型活性層１０３は、ＳＯＩ(Silicon  On  Insulator)基板で構成される。すなわち、シリコン基板１００はシリコンウェハの一部として実現される基板であり、ボックス層１０１は、シリコンウェハの厚さ方向における一部が酸化されてＳＯＩ基板に埋め込まれたシリコン酸化層である。ｎ＋埋め込み層１０２は、ボックス層１０１の上層部に形成されたｎ＋型の埋め込み層であり、ｎ−型活性層１０３は、ＳＯＩ基板のシリコン酸化層の上にある半導体層に形成されたｎ＋型の埋め込み層の上層部に形成されたｎ―型の活性層である。
【０００７】
ｎボディ層１１０は、ｎ−型活性層１０３の一部に形成されており、横方向において、後述するｐ−ドリフト層１２０と接続されている。
【０００８】
ｎボディ層１１０の一部には、ＬＶＮＷ１１１が形成されるとともに、表層部にはｐ＋ソース領域１１２及びｎ＋ボディ拡散層１１３が形成されている。ｐ＋ソース領域１１２及びｎ＋ボディ拡散層１１３の下側は、ＬＶＮＷ１１１の上側と接しており、ＬＶＮＷ１１１、ｐ＋ソース領域１１２、及びｎ＋ボディ拡散層１１３は、ｎボディ層１１０に囲まれて、ｎ−型活性層１０３から隔てられている。
【０００９】
ｐ−ドリフト層１２０の一部には、ＬＶＰＷ１２１が形成され、ＬＶＰＷ１２１の一部には、ｐ＋ドレイン領域１２２が形成されている。ｐ＋ドレイン領域１２２は、ｐ−ドリフト層１２０の表層部に位置しており、ＬＶＰＷ１２１に囲まれている。また、ＬＶＰＷ１２１は、ｐ−ドリフト層１２０に囲まれている。このため、ＬＶＰＷ１２１及びｐ＋ドレイン領域１２２は、ｎ−型活性層１０３から隔てられている。
【００１０】
ｎボディ層１１０とｐ−ドリフト層１２０の上面の一部には、ゲート酸化膜１３０が形成される。このゲート酸化膜１３０の一端（図１中左端）は、ｐ＋ソース領域１１２に接続され、他端（図１中右端）は、ｐ−ドリフト層１２０でＬＯＣＯＳ酸化膜１３１に接続される。
【００１１】
ＬＯＣＯＳ酸化膜１３１は、ｐ−ドリフト層１２０の上面に形成され、一端（図１中左端）は、ゲート酸化膜１３０に接続され、他端（図１中右端）は、ＬＶＰＷ１２１及びｐ＋ドレイン領域１２２に接続される。
【００１２】
ゲート酸化膜１３０及びＬＯＣＯＳ酸化膜１３１の上面の一部には、ゲートポリサイド電極１３３が形成され、ゲートポリサイド電極１３３の側面には、サイドウォール１３２が形成される。
【００１３】
このような従来のＬＤＭＯＳにおいて、ソース・ドレイン電圧を印加した状態でゲートをオンにすると、ｎボディ層１１０の表層部にチャネルが形成され、正電荷（正孔）がｐ＋ソース領域１１２から、ｎボディ層１１０ｐ−ドリフト層１２０、及びＬＶＰＷ１２１を経て、ｐ＋ドレイン領域１２２に到達する。これにより、オン電流が矢印で示すように流れる。
【００１４】
ところで、このようなＬＤＭＯＳトランジスタには、オフ耐圧、オン抵抗、オン耐圧の３つ特性が良好であることが求められる。
【００１５】
しかしながら、従来のＬＤＭＯＳトランジスタの特性を変更する手段は、ｐ−ドリフト層１２０の不純物濃度の変更、又は、ＬＯＣＯＳ酸化膜１３１のｐ＋ドレイン領域１２２側への延伸の他には存在しなかった。
【００１６】
ここで、まず、ｐ−ドリフト層１２０の不純物濃度の変更について説明する。
【００１７】
図２は、従来のＬＤＭＯＳトランジスタにおけるｐ−ドリフト層１２０の不純物濃度に対するオン抵抗値の特性を示す図である。
【００１８】
オン抵抗値は、ｐ−ドリフト層１２０の不純物濃度の上昇に略反比例して減少する特性を示す。このため、オン抵抗値の目標値が決まれば、ｐ−ドリフト層１２０の不純物濃度（Ｎｄ０）を決定することができる。
【００１９】
図３は、従来のＬＤＭＯＳトランジスタにおけるｐ−ドリフト層１２０の不純物濃度に対するオフ耐圧及びオン耐圧の特性を示す図である。
【００２０】
従来のＬＤＭＯＳトランジスタでは、オフ耐圧特性及びオン耐圧特性は、ともに極大値を有する２次曲線で表され、両者の極大値を与える不純物濃度（Ｎｄ１、Ｎｄ２）は異なり、オフ耐圧特性とオン耐圧特性のピークはシフトしている。
【００２１】
このように、オフ耐圧特性とオン耐圧特性のピークが異なる理由は次の通りである。
【００２２】
図４は、ｐ型のＬＤＭＯＳトランジスタのｐ−ドリフト層１２０内の空間電荷分布を示す図であり、（ａ）はオフ状態の空間分布、（ｂ）はオン状態の空間分布を示す。図４では、各層のハッチングを省略し、正電荷の空間分布を「＋」で示し、負電荷の空間分布を「−」で示す。
【００２３】
ｐ型のＬＤＭＯＳトランジスタがオフにされているときは、ｐ−ドリフト層１２０内は、負電荷が支配的であり、このときの空間電荷量がρであるとする。
【００２４】
一方、ｐ型のＬＤＭＯＳトランジスタがオンにされると、ホール電流が流れることにより、ｐ−ドリフト層１２０内に正電荷が流れ込み、負電荷が存在していた部分の一部が正電荷に置き換わる。この結果、ｐ−ドリフト層１２０内の空間電荷量は、オフ時のρからρ−Δρに減少する。
【００２５】
このため、オフ耐圧特性のピーク位置Ｎｄ１とオン耐圧特性のピーク位置Ｎｄ２は異なり、２つの特性はシフトする。
【００２６】
このようにオフ耐圧特性のピーク位置Ｎｄ１とオン耐圧特性のピーク位置Ｎｄ２が異なるため、ＬＤＭＯＳトランジスタの目標オフ耐圧及び目標オン耐圧を得るためのｐ−ドリフト層１２０内の不純物濃度は、ある範囲（Ｎｄ１〜Ｎｄ２）内で最適化が図られることになる。
【００２７】
そして、ある程度のオフ耐圧とオン耐圧を確保しつつ、オン抵抗値の低減を実現するためには、目標オン抵抗値を与える不純物濃度（Ｎｄ０）が、目標の耐圧を得る範囲（Ｎｄ１〜Ｎｄ２）内に存在することが必要となる。
【００２８】
また、上述したように、ＬＤＭＯＳトランジスタの特性の最適化は、ＬＯＣＯＳ酸化膜１３１の長さを調整することによっても実現される。
【００２９】
しかしながら、ＬＯＣＯＳ酸化膜１３１の長さを長くする変更は素子面積を大きくすることに繋がり、何よりオン抵抗を増大させてしまう。
【００３０】
このため、ｐ−ドリフト層１２０の不純物濃度分布に着目した最適化の手法が提案されている。
【００３１】
上述のように、オン耐圧特性のピークを与えるｐ−ドリフト層１２０の不純物濃度はオフ耐圧特性のピークを与える不純物濃度よりも高いが、これは、オン時には、見かけ上ｐ−ドリフト層１２０内の不純物濃度が低くなったことを示している。不純物濃度の低下は、パンチスルーによるオン耐圧の低下に繋がる。
【００３２】
ここで、このようにオン耐圧が低下することに対応すべく、見かけ上のｐ−ドリフト層１２０の不純物濃度の低下を見越して、ｐ−ドリフト層１２０の不純物濃度を濃くすると、オン耐圧は向上するが、図３に示すようにオフ耐圧特性の方が低濃度側にあるため、オフ耐圧の確保が厳しくなる。
【００３３】
この解決策として、ＬＤＭＯＳトランジスタの横方向において、ｐ−ドリフト層１２０のうちのドレイン側の不純物濃度を高くすることにより、第２のドリフト層としてｐドリフト層１２０Ａを追加形成する手法が知られている。
【００３４】
図５は、従来のｐ型ＬＤＭＯＳトランジスタの断面構造と空間電荷分布を示す図であり、（ａ）はｐドリフト層１２０Ａを含まないｐ型ＬＤＭＯＳトランジスタの断面構造、（ｂ）は（ａ）に示すｐ型ＬＤＭＯＳトランジスタのオン状態での空間分布、（ｃ）はｐドリフト層１２０Ａを含むｐ型ＬＤＭＯＳトランジスタの断面構造、（ｄ）は（ｃ）に示すｐ型ＬＤＭＯＳトランジスタのオン状態での空間分布を示す。
【００３５】
図５（ｃ）、（ｄ）では、各層のハッチングを省略し、正電荷の空間分布を「＋」で示し、負電荷の空間分布を「−」で示す。なお、図５（ａ）、（ｂ）に示すｐ型のＬＤＭＯＳトランジスタは、図１に示すＬＤＭＯＳトランジスタと同一である。
【００３６】
図５（ｃ）に示すＬＤＭＯＳトランジスタは、図５（ａ）に示すＬＤＭＯＳトランジスタのｐ−ドリフト層１２０のうちのドレイン側（図５中右側）に、ｐ−ドリフト層１２０よりも不純物濃度の高いｐドリフト層１２０Ａが形成されている。
【００３７】
図５（ｂ）の空間分布図に示すように、ｐドリフト層１２０Ａを含まないｐ型のＬＤＭＯＳトランジスタがオンにされると、ｎボディ層１１０の表層部（ゲート酸化膜１３０との境界の表層部）からｐ−ドリフト層１２０内のうちのＬＶＰＷ１２１に近い領域にまで正電荷が拡がり、ＬＶＰＷ１２１との間の距離ｘ１は、図５（ｂ）中に矢印で示すように比較的短い。
【００３８】
これに対して、図５（ｃ）に示すように、ｐドリフト層１２０Ａを含むｐ型のＬＤＭＯＳトランジスタがオンにされた場合は、正電荷はｐ−ドリフト層１２０の横方向における略中央部分に留まり、ＬＶＰＷ１２１との間の距離は、図５（ｄ）中に矢印ｘ２で示すように、図５（ｂ）の場合よりも長くなる。
【００３９】
ここで、オフ耐圧は、ｎボディ層１１０とｐ−ドリフト層１２０の接合耐圧で大部分が決まる。一方、オン耐圧は、ドリフト層内におけるキャリアの拡散の抑制度合によって決まる。
【００４０】
このため、従来は、図５（ｃ）に示すように、ｎボディ層１１０側のｐ−ドリフト層１２０と、ＬＶＰＷ１２１（ｐ＋ドレイン領域１２２）側のｐドリフト層１２０Ａにドリフト層を分けることにより、目標オフ耐圧を得るためのｐ−ドリフト層１２０の不純物濃度の最適化と、オン時における正電荷の拡がりを抑制してオン耐圧を得るためのｐドリフト層１２０Ａの不純物濃度の最適化との両立を図っていた（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００４１】
【特許文献１】特開２０００−３１２００２号公報
【発明の概要】
【発明が解決しようとする課題】
【００４２】
ところで、ｎ＋埋め込み層１０２及びｎ−型活性層１０３を有するｎ型のＳＯＩ基板に形成したｐ型のＬＤＭＯＳトランジスタの特性改善は、第２ドリフト層（ｐドリフト層１２０Ａ）の追加で実現されていたが、同一プロセスでｎ型のＳＯＩ基板に形成したｎ型ＬＤＭＯＳトランジスタでは、ドレイン層内におけるキャリアの拡散の様子が異なるため、第２ドリフト層の追加では特性の改善が困難であった。
【００４３】
図６（ａ）はｎ型のＳＯＩ基板に形成したｐ型のＬＤＭＯＳトランジスタの構造、（ｂ）は（ａ）に示すｐ型のＬＤＭＯＳトランジスタのオン時におけるドリフト層内での空間電荷分布を示す図、（ｃ）はｎ型のＳＯＩ基板に形成したｎ型のＬＤＭＯＳトランジスタの構造、（ｄ）は（ｃ）に示すｎ型のＬＤＭＯＳトランジスタのオン時におけるドリフト層内での空間電荷分布を示す図である。
【００４４】
図６（ｃ）、（ｄ）では、各層のハッチングを省略し、正電荷の空間分布を「＋」で示し、負電荷の空間分布を「−」で示す。なお、図６（ａ）に示すｐ型のＬＤＭＯＳトランジスタは、図１に示すＬＤＭＯＳトランジスタと同一である。
【００４５】
図６（ｃ）に示すｎ型のＬＤＭＯＳトランジスタは、図６（ａ）に示すｐ型のＬＤＭＯＳトランジスタｎボディ層１１０、ＬＶＮＷ１１１、ｐ＋ソース領域１１２、ｎ＋ボディ拡散層１１３、ｐ−ドリフト層１２０、ＬＶＰＷ１２１、及びｐ＋ドレイン領域１２２の導電型を反転させた構成である。すなわち、シリコン基板１００、ボックス層１０１、ｎ＋埋め込み層１０２、及びｎ−型活性層１０３の上に、ｐボディ層２１０、ＬＶＰＷ２１１、ｎ＋ソース領域２１２、ｐ＋ボディ拡散層２１３、ｎ−ドリフト層２２０、ＬＶＮＷ２２１、及びｎ＋ドレイン領域２２２を含む。
【００４６】
ｐ型とｎ型のＬＤＭＯＳトランジスタでは、図６（ａ）、（ｃ）に示すように、ｐｎ接合の位置が異なる。図６（ａ）に示すｐ型のＬＤＭＯＳトランジスタでは、ｐｎ接合はｐ−ドリフト層１２０の左側面及び底面に沿って存在するが、図６（ｃ）に示すｎ型のＬＤＭＯＳトランジスタでは、ｐｎ接合はｐボディ層２１０の右側面及び底面に沿って存在する。
【００４７】
このため、ｎ型のＳＯＩ基板に形成したｐ型のＬＤＭＯＳトランジスタでは、ｐｎ接合はｐ−ドリフト層１２０に沿って存在するため、オン電流が流れた場合、正電荷によって負電荷が反転する部分は、ｐ−ドリフト層１２０内に限定される。このため、オン耐圧を改善するには、図５（ｃ）に示したように、ｐドリフト層１２０Ａを追加する手法が有効的であった。
【００４８】
しかしながら、ｎ型のＳＯＩ基板に形成したｎ型のＬＤＭＯＳトランジスタでは、ｐｎ接合がｐボディ層２１０に沿って存在するため、オン電流が流れて負電荷によって正電荷が反転する部分は、ｎ−ドリフト層２２０だけでなく、図６（ｄ）に示すように、ｎ−ドリフト層２２０の下方に存在するｎ−型活性層１０３にまで拡がる。従って、ｎ型のＬＤＭＯＳトランジスタのオン耐圧を改善するには、横方向だけでなく、深さ方向における負電荷の拡がりを抑制する必要がある。
【００４９】
このため、例えば、ｎ型のＳＯＩ基板に形成したｎ型のＬＤＭＯＳトランジスタに、不純物濃度のより高い第２ドリフトを追加してオン耐圧を改善しようとすると、４〜５μｍにも及ぶ厚さの第２ドリフト層を形成する必要があり、微細ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）トランジスタと同時に製造する場合の親和性を考えると、現実的な改善策ではなかった。
【００５０】
このように、従来のｎ型のＳＯＩ基板に形成したｎ型のＬＤＭＯＳトランジスタにおけるオン耐圧の改善は、非常に困難であった。
【００５１】
また、以上では、ｎ型のＳＯＩ基板に各層を形成したｐ型とｎ型のＬＤＭＯＳトランジスタにおけるオン耐圧の課題について説明したが、ｎ＋埋め込み層１０２及びｎ−型活性層１０３を有するｎ型のＳＯＩ基板の代わりに、ｐ＋埋め込み層及びｐ−型活性層を有するｐ型のＳＯＩ基板にＬＤＭＯＳトランジスタを形成する場合には、ｐ型のＬＤＭＯＳトランジスタにおいて、ｐ−型活性層に正電荷が拡がることにより、同様なオン耐圧の課題が生じていた。
【００５２】
すなわち、図６（ｃ）に示すように、シリコン基板１００、ボックス層１０１、ｎ＋埋め込み層１０２、及びｎ−型活性層１０３の上に、ｐボディ層２１０、ＬＶＰＷ２１１、ｎ＋ソース領域２１２、ｐ＋ボディ拡散層２１３、ｎ−ドリフト層２２０、ＬＶＮＷ２２１、及びｎ＋ドレイン領域２２２を形成する代わりに、シリコン基板、ボックス層、ｐ＋埋め込み層、及びｐ−型活性層の上に、ｎボディ層、ＬＶＮＷ、ｐ＋ソース領域、ｎ＋ボディ拡散層、ｐ−ドリフト層、ＬＶＰＷ、及びｐ＋ドレイン領域を形成したｐ型のＬＤＭＯＳトランジスタにおいても、ｐ−型活性層に正電荷が拡がることにより、同様なオン耐圧の課題が生じていた。
【００５３】
そこで、本発明は、オン耐圧を向上させたＬＤＭＯＳトランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００５４】
本発明の一局面のＬＤＭＯＳトランジスタは、第１導電型の半導体層の表層部に形成される第２導電型のボディ層と、前記ボディ層の表層部に形成される第１導電型のソース領域と、前記半導体層の表層部に形成され、前記ボディ層に接続される第１導電型のドリフト層と、前記ドリフト層の表層部に形成される第１導電型のドレイン領域と、前記ボディ層と前記ドリフト層の表層部に形成され、前記ソース領域に接続されるゲート酸化層と、前記ドリフト層の表層部に形成され、前記ゲート酸化層及び前記ドレイン領域に接続されるＬＯＣＯＳ酸化層と、前記ボディ層に一端が接続され、他端が前記ドレイン領域の方向に延伸して、前記半導体層と前記ドリフト層の間に形成されるボトム領域とを含む。
【００５５】
また、前記ドリフト層は、横方向において、前記ボディ層側に形成される第１ドリフト層と、前記第１ドリフト層よりも前記ドレイン領域側に形成され、前記第１ドリフト層よりも不純物濃度の高い第２ドリフト層とを有してもよい。
【００５６】
また、前記第１ドリフト層及び前記ボトム領域は、同一のマスクを用いて形成されてもよい。
【００５７】
また、前記ボトム領域は、第２導電型の半導体領域であってもよい。
【００５８】
また、前記ボトム領域は、シリコン酸化層であってもよい。
【００５９】
また、前記ボトム領域の前記他端は、横方向において、前記ゲート酸化層と前記ＬＯＣＯＳ酸化層の上に形成されるゲート電極の前記ドレイン領域側の端部と同程度の位置まで延伸されてもよい。
【００６０】
本発明の一局面のＬＤＭＯＳトランジスタの製造方法は、第１導電型半導体層の上にＬＯＣＯＳ酸化層を形成する工程と、平面視で前記ＬＯＣＯＳ酸化層の一端側から離間した領域内で前記半導体層の表層部に第２導電型のボディ領域を形成する工程と、前記ボディ領域の表層部に第１導電型のソース領域を形成する工程と、前記ボディ領域に隣接する領域内で前記半導体層の表層部に第１導電型のドリフト領域を形成する工程と、前記ドリフト領域の表層部のうち、前記ＬＯＣＯＳ酸化層の他端に接する領域内に第１導電型のドレイン領域を形成する工程と、前記半導体層と前記ドリフト層の間に、前記ボディ層に一端が接続され、他端が前記ドレイン領域の方向に延伸するボトム領域を形成する工程と、
を含む。
【発明の効果】
【００６１】
本発明によれば、オン耐圧を向上させたＬＤＭＯＳトランジスタ及びその製造方法を提供できるという特有の効果が得られる。
【図面の簡単な説明】
【００６２】
【図１】従来のｐ型のＬＤＭＯＳトランジスタの断面構造を示す図である。
【図２】従来のＬＤＭＯＳトランジスタにおけるｐ−ドリフト層１２０の不純物濃度に対するオン抵抗値の特性を示す図である。
【図３】従来のＬＤＭＯＳトランジスタにおけるｐ−ドリフト層１２０の不純物濃度に対するオフ耐圧及びオン耐圧の特性を示す図である。
【図４】ｐ型のＬＤＭＯＳトランジスタのｐ−ドリフト層１２０内の空間電荷分布を示す図であり、（ａ）はオフ状態の空間分布、（ｂ）はオン状態の空間分布を示す。
【図５】従来のｐ型ＬＤＭＯＳトランジスタの断面構造と空間電荷分布を示す図であり、（ａ）はｐドリフト層１２０Ａを含まないｐ型ＬＤＭＯＳトランジスタの断面構造、（ｂ）は（ａ）に示すｐ型ＬＤＭＯＳトランジスタのオン状態での空間分布、（ｃ）はｐドリフト層１２０Ａを含むｐ型ＬＤＭＯＳトランジスタの断面構造、（ｄ）は（ｃ）に示すｐ型ＬＤＭＯＳトランジスタのオン状態での空間分布を示す。
【図６】（ａ）はｎ型のＳＯＩ基板に形成したｐ型のＬＤＭＯＳトランジスタの構造、（ｂ）は（ａ）に示すｐ型のＬＤＭＯＳトランジスタのオン時におけるドリフト層内での空間電荷分布を示す図、（ｃ）はｎ型のＳＯＩ基板に形成したｎ型のＬＤＭＯＳトランジスタの構造、（ｄ）は（ｃ）に示すｎ型のＬＤＭＯＳトランジスタのオン時におけるドリフト層内での空間電荷分布を示す図である。
【図７】実施の形態１のＬＤＭＯＳトランジスタの断面構造を示す図である。
【図８】実施の形態１の変形例によるｎ型のＬＤＭＯＳトランジスタの断面構造を示す図である。
【図９】実施の形態１の変形例によるｎ型のＬＤＭＯＳトランジスタの製造工程を示す図である。
【図１０】実施の形態２のＬＤＭＯＳトランジスタの断面構造を示す図である。
【図１１】実施の形態２のｎ型のＬＤＭＯＳトランジスタの製造工程を示す図である。
【発明を実施するための形態】
【００６３】
以下、本発明のＬＤＭＯＳトランジスタ及びその製造方法を適用した実施の形態について説明する。
【００６４】
［実施の形態１］
図７は、実施の形態１のＬＤＭＯＳトランジスタの断面構造を示す図である。
【００６５】
実施の形態１のＬＤＭＯＳトランジスタはｎ型であり、シリコン基板１００、ボックス層１０１、ｎ＋埋め込み層１０２、ｎ−型活性層１０３、ｐボディ層２１０、ＬＶＰＷ２１１、ｎ＋ソース領域２１２、ｐ＋ボディ拡散層２１３、ｎ−ドリフト層２２０、ＬＶＮＷ２２１、ｎ＋ドレイン領域２２２、ｐボトム層３００、ゲート酸化膜１３０、ＬＯＣＯＳ（Local  Oxidation  of  Silicon）酸化膜１３１、サイドウォール１３２、及びゲートポリサイド電極１３３を含む。すなわち、これは、ｎ型のＳＯＩ基板に形成したｎ型のＬＤＭＯＳトランジスタである。
【００６６】
ｎ＋ソース領域２１２及びｐ＋ボディ拡散層２１３には、ＬＤＭＯＳトランジスタのソース端子（Ｓ）が接続され、ｎ＋ドレイン領域２２２には、ドレイン端子（Ｄ）が接続され、ゲートポリサイド電極１３３には、ゲート端子（Ｇ）が接続される。
【００６７】
シリコン基板１００、ボックス層１０１、ｎ＋埋め込み層１０２、及びｎ−型活性層１０３は、ＳＯＩ(Silicon  On  Insulator)基板で構成される。すなわち、シリコン基板１００はシリコンウェハの一部として実現される基板であり、ボックス層１０１は、シリコンウェハの厚さ方向における一部が酸化されてＳＯＩ基板に埋め込まれたシリコン酸化層である。
【００６８】
このボックス層１０１の厚さは、例えば、１．０μｍである。また、ｎ＋埋め込み層１０２は、ボックス層１０１の上層部に不純物（典型的には砒素）を高濃度で注入したｎ＋型の埋め込み層であり、例えば、ピーク不純物濃度が１ｅ１９ｃｍ−３で拡散深さが４〜５μｍに形成される。
【００６９】
ｎ−型活性層１０３は、ＳＯＩ基板のシリコン酸化層の上にある半導体層に不純物（典型的にはリン）を低濃度で拡散させたｎ−型活性層である。ｎ−型活性層１０３は、例えば、ピーク不純物濃度が１ｅ１５ｃｍ−３でボックス層１０１の表面からデバイス形成表面までの厚さ１２μｍにて形成される。
【００７０】
なお、後述するｐボディ層２１０やｎ−ドリフト層２２０は、製造工程においてｎ−型活性層１０３の表層部に形成されるため、ここでいうｎ−型活性層１０３の厚さ（１２μｍ）とは、後述するｐボディ層２１０やｎ−ドリフト層２２０が形成される前の厚さである。
【００７１】
ｐボディ層２１０は、ｎ−型活性層１０３の一部に不純物（典型的にはボロン）を注入することによって形成されており、横方向において、後述するｎ−ドリフト層２２０と接続されている。
【００７２】
ｐボディ層２１０の一部には、ＬＶＰＷ２１１が形成されるとともに、表層部には不純物（典型的にはリン）の注入によるｎ＋ソース領域２１２、及び不純物（典型的にはボロン）の注入によるｐ＋ボディ拡散層２１３が形成されている。
【００７３】
ｎ＋ソース領域２１２及びｐ＋ボディ拡散層２１３の下側は、ＬＶＰＷ２１１の上側と接しており、ＬＶＰＷ２１１、ｎ＋ソース領域２１２、及びｐ＋ボディ拡散層２１３は、ｐボディ層２１０に囲まれて、ｎ−型活性層１０３から隔てられている。
【００７４】
ここで、ＬＶＰＷ２１１及びｐ＋ボディ拡散層２１３は、ｎ＋ソース領域２１２と導通するように接続されており、実質的に、ＬＤＭＯＳトランジスタのソース領域の一部として機能する。
【００７５】
このため、ｐボディ層２１０は、ソース領域としてのＬＶＰＷ２１１、ｎ＋ソース領域２１２、及びｐ＋ボディ拡散層２１３を囲む領域に形成されている。
【００７６】
ｎ−ドリフト層２２０の一部には、ＬＶＮＷ２２１が形成され、ＬＶＮＷ２２１の一部には、不純物（典型的にはリン）を高濃度で注入することにより、ｎ＋ドレイン領域２２２が形成されている。ｎ＋ドレイン領域２２２は、ｎ−ドリフト層２２０の表層部に位置しており、ＬＶＮＷ２２１に囲まれている。また、ＬＶＮＷ２２１は、ｎ−ドリフト層２２０に囲まれている。このため、ＬＶＮＷ２２１及びｎ＋ドレイン領域２２２は、ｎ−型活性層１０３から隔てられている。
【００７７】
ここで、ＬＶＮＷ２２１は、ｎ＋ドレイン領域２２２と導通するように接続されており、実質的に、ＬＤＭＯＳトランジスタのドレイン領域の一部として機能する。
【００７８】
このため、ｎ−ドリフト層２２０は、ドレイン領域としてのＬＶＮＷ２２１及びｎ＋ドレイン領域２２２を囲む領域に形成されている。
【００７９】
また、実施の形態１のｎ型のＬＤＭＯＳトランジスタでは、ｎ−ドリフト層２２０の底部に、不純物（典型的にはボロン）を注入することにより、ｐボトム層３００が形成されている。このｐボトム層３００は、図７中における左端がｐボディ層２１０に接続され、かつ、右端がＬＯＣＯＳ酸化膜１３１の横方向における中央よりもＬＶＮＷ２２１側に位置するように形成されている。
【００８０】
ｐボトム層３００は、ＬＶＰＷ２１１を介してｎ＋ソース領域２１２に電気的に接続されているため、ｎ＋ソース領域２１２と同電位に保持されるボトム領域である。このｐボトム層３００の機能及び作用・効果については後述する。
【００８１】
ｐボディ層２１０とｎ−ドリフト層２２０の上面の一部には、ゲート酸化膜１３０が形成される。このゲート酸化膜１３０の一端（図７中左端）は、ｎ＋ソース領域２１２に接続され、他端（図７中右端）は、ｎ−ドリフト層２２０でＬＯＣＯＳ酸化膜１３１に接続される。
【００８２】
ＬＯＣＯＳ酸化膜１３１は、ｎ−ドリフト層２２０の上面に形成され、一端（図７中左端）は、ゲート酸化膜１３０に接続され、他端（図７中右端）は、ＬＶＮＷ２２１及びｎ＋ドレイン領域２２２に接続される。
【００８３】
ゲート酸化膜１３０及びＬＯＣＯＳ酸化膜１３１の上面の一部には、ゲートポリサイド電極１３３が形成され、ゲートポリサイド電極１３３の側面には、シリコン酸化層で構成されるサイドウォール１３２が形成される。
【００８４】
従来のｎ型のＳＯＩ基板に形成されたｎ型のＬＤＭＯＳトランジスタでは、図６（ｃ）に示したように、ｐｎ接合がｐボディ層２１０の底面及び右側面に沿って存在していたため、オン状態で流れる電子電流は、ｎ−ドリフト層２２０内で深さ方向に拡がっていた。
【００８５】
しかしながら、実施の形態１のｎ型のＬＤＭＯＳトランジスタによれば、図７に示すように、ｐボディ層２１０の底部からｎ−ドリフト層２２０の底部の方向（図７中右方向）に延伸するようにｐボトム層３００が形成されている。
【００８６】
そして、このｐボトム層３００は、ＬＶＰＷ２１１を介してｎ＋ソース領域２１２と導通するように接続されているため、ｎ＋ソース領域２１２に電圧が印加されたときは、ｎ＋ソース領域２１２と同電位に保持される。
【００８７】
このため、実施の形態１のｎ型のＬＤＭＯＳトランジスタのソース、ドレイン、及びゲートにそれぞれ、０（Ｖ）、５（Ｖ）、３５（Ｖ）の電圧を印加することにより、オン状態で流れる電子電流は、ｐボトム層３００とＬＯＣＯＳ酸化膜１３１により制限され、ｎ−ドリフト層２２０内で深さ方向に拡がらずに、図７に矢印で示すように、ＬＶＮＷ２２１とｎ＋ドレイン領域２２２の方向へ流れる。
【００８８】
また、ｎ−ドリフト層２２０とｐボトム層３００との境界及びｎ−ドリフト層２２０とｐボディ層２１０との境界に空乏層が形成されると、ｎ−ドリフト層２２０には厚さ方向及び横方向の電界が生じるため、空乏層がｐボトム層３００とｐボディ層２１０に囲まれたｎ−ドリフト層２２０内のおよそ全領域にまで拡がり、リサーフ効果が得られる。
【００８９】
このリサーフ効果により、オフ状態においてｎ−ドリフト層２２０内の広い範囲を空乏化することができるので、オフ耐圧を向上させることができる。
【００９０】
以上、実施の形態１によれば、負電荷（電子）がｎ−型活性層１０３内に拡散することを抑制するｐボトム層３００を含むことにより、オン耐圧を改善したｎ型のＬＤＭＯＳトランジスタを提供することができる。
【００９１】
また、負電荷（電子）がｎ−型活性層１０３内に拡散することを抑制するｐボトム層３００を含むことにより、ｎ−ドリフト層２２０の厚さは、例えば、１．０μｍ程度に抑えることができる。これは、従来のように、ｐボトム層３００を形成せずに第２ドリフト層だけでオン耐圧を向上させようとした場合に必要とされた４〜５μｍ（第２ドリフト層の厚さ）に比べると、遙かに薄い厚さで作製できることを表している。
【００９２】
このため、実施の形態１のｎ型のＬＤＭＯＳトランジスタは、従来のｎ型のＬＤＭＯＳトランジスタとは異なり、微細ＣＭＯＳとの親和性も良好である。
【００９３】
また、実施の形態１のｎ型のＬＤＭＯＳトランジスタによれば、上述のようにリサーフ効果が得られるため、各層の厚さ及び不純物濃度を最適化することにより、オフ状態においてｎ−ドリフト層２２０内で空乏化される領域を調整することができる。このようにして得られる空乏層の領域を最適化することにより、オフ耐圧の最適化を図ることができる。
【００９４】
特に、オフ耐圧を上げるためにｐボトム層３００の不純物濃度を高くすると、ｎ−ドリフト層２２０の濃度との間でチャージバランスを保った状態で、ｐボトム層３００の不純物濃度を高く（濃く）、かつ、ｎ−ドリフト層２２０の不純物濃度も高く（濃く）することができる。このため、チャージバランスが非常に取り易くなり、オフ耐圧を向上させつつ、オン抵抗を低下させることができる。
【００９５】
なお、以上では、ｎ＋埋め込み層１０２及びｎ−型活性層１０３を有するｎ型のＳＯＩ基板に各層を形成したｎ型のＬＤＭＯＳトランジスタについて説明したが、ｎ＋埋め込み層１０２及びｎ−型活性層１０３の代わりにｐ＋埋め込み層及びｐ−型活性層を有するｐ型のＳＯＩ基板に、各層の導電型を反転させたｐ型のＬＤＭＯＳトランジスタを形成した場合においても、正電荷（正孔）のｐ−型活性層への拡散を抑制できるとともに、ドリフト層内における厚さ方向の電界によるリサーフ効果が得られるため、上述のように、ｎ型のＳＯＩ基板のｎ＋埋め込み層１０２及びｎ−型活性層１０３の上に形成したｎ型のＬＤＭＯＳトランジスタと同様の効果を得ることができる。
【００９６】
図８は、実施の形態１の変形例によるｎ型のＬＤＭＯＳトランジスタの断面構造を示す図である。
【００９７】
この変形例によるｎ型のＬＤＭＯＳトランジスタは、ｎ−ドリフト層２２０に加えて、第２ドリフト層としてｎドリフト層２２０Ａを追加形成した構成である。
【００９８】
ｎドリフト層２２０Ａは、ｎ−ドリフト層２２０よりも不純物濃度（典型的にはリン）を高くした領域であり、ｎ型のＬＤＭＯＳトランジスタのオン状態において、負電荷のＬＶＮＷ２２１側（ｎ＋ドレイン領域２２２側）への拡がりを抑え、オン耐圧を向上させるために形成された第２ドリフト層である。
【００９９】
このようなｎドリフト層２２０Ａが追加形成されたｎ型のＬＤＭＯＳトランジスタによれば、図７に示すｎ型のＬＤＭＯＳトランジスタよりも、さらにオン耐圧を向上させることができ、かつ、ドリフト領域の不純物濃度が高濃度化されることにより、オン抵抗を低下させることができる。
【０１００】
なお、図８に示す実施の形態１の変形例によるｎ型のＬＤＭＯＳトランジスタは、ｐボトム層３００を含むため、オン状態におけるｎ−型活性層１０３への負電荷の拡散は抑制されている。このため、ｎドリフト層２２０Ａの厚さは、例えば、１．５μｍ程度でよい。これは、従来のように、ｐボトム層３００を形成せずに第２ドリフト層だけでオン耐圧を向上させようとした場合に必要とされた４〜５μｍ（第２ドリフト層の厚さ）に比べると、遙かに薄い厚さで作製できることを表している。
【０１０１】
このため、実施の形態１の変形例によるｎ型のＬＤＭＯＳトランジスタは、従来のｎ型のＬＤＭＯＳトランジスタとは異なり、微細ＣＭＯＳとの親和性も良好である。
【０１０２】
図９は、実施の形態１の変形例によるｎ型のＬＤＭＯＳトランジスタの製造工程を示す図である。
【０１０３】
まず、図９（ａ）に示すＳＯＩ基板１０を用意する。このＳＯＩ基板１０は、シリコン基板１００の上に形成されたボックス層１０１、ｎ＋埋め込み層１０２、及びｎ−型活性層１０３を有するｎ型のＳＯＩ基板である。
【０１０４】
ボックス層１０１は、シリコン酸化層であり、厚さは、例えば１．０μｍである。ｎ＋埋め込み層１０２は、ボックス層１０１の上層部に不純物（典型的には砒素）を高濃度で注入したｎ＋型の埋め込み層であり、例えば、ピーク不純物濃度が１ｅ１９ｃｍ−３で拡散深さが４〜５μｍに形成されている。ｎ−型活性層１０３は、ＳＯＩ基板１０のボックス層１０１の上にある半導体層に不純物（典型的にはリン）を拡散させたｎ型−活性層であり、例えば、ピーク不純物濃度が１ｅ１５ｃｍ−３でボックス層１０１の表面からデバイス形成表面までの厚さ１２μｍにて形成されている。
【０１０５】
次に、図９（ｂ）に示すように、ＳＯＩ基板１０のｎ−型活性層１０３の上に、マスクを用いた熱酸化処理により、素子分離用のＬＯＣＯＳ酸化膜１３１を形成する。なお、ＬＯＣＯＳではなく、ＳＴＩ（Shallow  Trench  Isolation）によるトレンチを作製して素子分離を行ってもよい。
【０１０６】
さらに、図９（ｃ）に示すように、犠牲酸化膜１０３Ａを形成した後に、フォトレジストを用いてイオン注入を行うことにより、ｐボディ層２１０、ＬＶＰＷ２１１、ｎドリフト層２２０Ａ、及びＬＶＮＷ２２１を順次形成する。
【０１０７】
ここで、ｐボディ層２１０は、ボロンをドーズ量１ｅ１２ｃｍ−２で注入して厚さ１．０μｍ程度に形成する。ＬＶＰＷ２１１は、ボロンをドーズ量５ｅ１２ｃｍ−２で注入して厚さ１．０μｍ程度に形成する。ｎ＋ソース領域２１２は、ヒ素をドーズ量１ｅ１５ｃｍ−２で注入して厚さ０．２μｍ程度に形成する。ｐ＋ボディ拡散層２１３は、ＢＦ２（二弗化ボロン）をドーズ量５ｅ１５ｃｍ−２で注入して厚さ０．３μｍ程度に形成する。ｎドリフト層２２０Ａは、リンをドーズ量１ｅ１２〜３ｅ１２ｃｍ−２で注入して厚さ１．５μｍ程度に形成する。ＬＶＮＷ２２１は、リンをドーズ量５ｅ１２ｃｍ−２で注入して厚さ１．０μｍ程度に形成する。ｎ＋ドレイン領域２２２は、ヒ素をドーズ量１ｅ１５ｃｍ−２で注入して厚さ０．２μｍ程度に形成する。
【０１０８】
続く図９（ｄ）では、同一のマスクを用いて、不純物の打ち分けを行うことにより、ｐボトム層３００とｎ−ドリフト層２２０を順次形成する。すなわち、ｐボトム層３００及びｎ−ドリフト層２２０の幅（図中横方向の長さ）は、この工程で用いるマスクの幅によって略決まることになる。なお、ｐボトム層３００は、ボロンの注入によって形成され、ｎ−ドリフト層２２０は、リンの注入によって形成される。この２つの層を形成する工程は、同一のマスクを用いて不純物を打ち分けることによって実現される。
【０１０９】
ここで、ｐボトム層３００は、例えば、厚さ０．５〜１．０μｍ、図中における横方向の幅２．０μｍ程度の大きさであればよい。
【０１１０】
なお、ｐボトム層３００の横方向の幅２．０μｍは、ゲート電圧が３５（Ｖ）の耐圧系の場合の値であり、耐圧系により、ＬＯＣＯＳ酸化膜１３１やｐボトム層３００の長さを変更することができる。また、ｐボトム層３００は、横方向において、後に形成されるゲートポリサイド電極１３３の右端と同程度の位置まで、ドレイン領域側に伸びていることが好ましい。ここで、「同程度の位置」とは、（横方向に直角な）垂直方向において、ｐボトム層３００の右端の位置と、後に形成されるゲートポリサイド電極１３３の右端の位置とが揃っていることをいう。
【０１１１】
図９（ｅ）では、ウェットエッチング処理より、犠牲酸化膜１０３Ａを除去し、熱酸化法により、ゲート酸化膜１３０を形成する。さらに、ポリシリコン層とタングステンシリサイド層（ＷＳｉ）を積層してゲートポリサイド電極１３３を形成する。
【０１１２】
続く図９（ｆ）では、リンを注入することにより、ＬＤＤリン層（図中省略）を形成するとともに、ＣＶＤ法によるシリコン酸化膜の成膜、及びエッチングによる不要部分の除去を行うことにより、サイドウォール１３２を形成する。
【０１１３】
最後に、図９（ｇ）では、さらにヒ素を注入することにより、ｎ＋ソース領域２１２とｎ＋ドレイン領域２２２を形成し、ＢＦ２を注入することにより、ｐ＋ボディ拡散層２１３を形成する。その後、層間膜を形成する。
【０１１４】
以上の工程により、実施の形態１の変形例によるｎ型のＬＤＭＯＳトランジスタを製造することができる。
【０１１５】
特に、図９（ｄ）に示す工程では、同一のマスクを用いて、不純物の打ち分けを行うことにより、ｐボトム層３００とｎ−ドリフト層２２０を順次形成することができるので、ｎドリフト層２２０Ａを形成する場合の製造コストの上昇を抑えることができる。
【０１１６】
なお、ここでは、実施の形態１の変形例によるＬＤＭＯＳトランジスタを作製する工程について説明したが、図７に示すようにｎドリフト層２２０Ａを含まないＬＤＭＯＳトランジスタを作製する場合は、図９（ｃ）の工程で、ｎドリフト層２２０Ａを形成する代わりにｎ−ドリフト層２２０を形成するとともに、図９（ｄ）における打ち分けを行わずに、ｐボトム層３００のみを形成すればよい。
【０１１７】
［実施の形態２］
図１０は、実施の形態２のＬＤＭＯＳトランジスタの断面構造を示す図である。
【０１１８】
実施の形態２のｎ型のＬＤＭＯＳトランジスタは、実施の形態１のｐボトム層３００の代わりに、ボトム酸化層４００を含む点が実施の形態１と異なる。その他の構成は実施の形態１のｎ型のＬＤＭＯＳトランジスタと同一であるため、同一の構成要素には同一符号を付し、その説明を省略する。
【０１１９】
ボトム酸化層４００は、熱酸化処理によって形成されたシリコン酸化層であり、実施の形態１のｐボトム層３００と同様に、ｐボディ層２１０の底部からｎ−ドリフト層２２０の底部の方向（図１０中右方向）に延伸するようにボトム酸化層４００が形成される。
【０１２０】
このボトム酸化層４００は、シリコン酸化層で構成される絶縁体であるため、ｎ−ドリフト層２２０内の負電荷（電子）がｎ−型活性層１０３内に拡散することを抑制することができる。
【０１２１】
従って、オン状態で流れる電子電流は、ｎ−ドリフト層２２０内で深さ方向に拡がらずに、図１０に矢印で示すように、ＬＶＮＷ２２１とｎ＋ドレイン領域２２２の方向へ流れる。
【０１２２】
また、ｎ−ドリフト層２２０とボトム酸化層４００との境界に空乏層が形成されると、ｎ−ドリフト層２２０には厚さ方向の電界が生じるため、空乏層がｎ−ドリフト層２２０内の上側の領域にまで拡がり、リサーフ効果が得られる。
【０１２３】
このリサーフ効果により、オフ状態においてｎ−ドリフト層２２０内の広い範囲を空乏化することができるので、オフ耐圧を向上させることができる。
【０１２４】
特に、ボトム酸化層４００は、実施の形態１のｐボトム層３００に比べて耐圧が約１００倍程度高いため、空乏層がより広い領域に拡がり、オフ耐圧をより効果的に向上させることができる。
【０１２５】
このため、実施の形態２によれば、負電荷（電子）がｎ−型活性層１０３内に拡散することを抑制するボトム酸化層４００を含むことにより、オン耐圧を改善したｎ型のＬＤＭＯＳトランジスタを提供することができる。
【０１２６】
また、負電荷（電子）がｎ−型活性層１０３内に拡散することを抑制するボトム酸化層４００を含むことにより、ｎ−ドリフト層２２０の厚さは、例えば、１．０μｍ程度に抑えることができる。これは、従来のように、ｐボトム層３００を形成せずに第２ドリフト層だけでオン耐圧を向上させようとした場合に必要とされた４〜５μｍ（第２ドリフト層の厚さ）に比べると、遙かに薄い厚さで作製できることを表している。
【０１２７】
このため、実施の形態２のｎ型のＬＤＭＯＳトランジスタは、従来のｎ型のＬＤＭＯＳトランジスタとは異なり、微細ＣＭＯＳとの親和性も良好である。
【０１２８】
また、特に、ボトム酸化層４００を構成するシリコン酸化層は、シリコン層に比べて耐圧が約１００倍程度高い。このため、オフ耐圧を向上させることができる。さらに、オフ耐圧が向上するので、ｎ−ドリフト層２２０の不純物濃度をより高く（濃く）することができ、チャージバランスが非常に取り易くなり、オフ耐圧を向上させつつ、オン抵抗を低下させることができる。
【０１２９】
なお、以上では、ｎ＋埋め込み層１０２及びｎ−型活性層１０３を有するｎ型のＳＯＩ基板に各層を形成したｎ型のＬＤＭＯＳトランジスタについて説明したが、ｎ＋埋め込み層１０２及びｎ−型活性層１０３の代わりにｐ＋埋め込み層及びｐ−型活性層を有するｐ型のＳＯＩ基板に、各層の導電型を反転させたｐ型のＬＤＭＯＳトランジスタを形成した場合においても、正電荷（正孔）のｐ−型活性層への拡散を抑制できるとともに、ドリフト層内における厚さ方向の電界によるリサーフ効果が得られるため、上述のように、ｎ＋埋め込み層１０２及びｎ−型活性層１０３の上に形成したｎ型のＬＤＭＯＳトランジスタと同様の効果を得ることができる。
【０１３０】
図１１は、実施の形態２のｎ型のＬＤＭＯＳトランジスタの製造工程を示す図である。
【０１３１】
上述のように、実施の形態２のｎ型のＬＤＭＯＳトランジスタは、実施の形態１のｐボトム層３００の代わりに、ボトム酸化層４００を含むため、製造工程も共通の工程が多い。
【０１３２】
このため、ここでは、実施の形態１のｎ型のＬＤＭＯＳトランジスタの製造工程との相違点を中心に説明する。
【０１３３】
まず、図１１（ａ）に示すＳＯＩ基板１０を用意する。このＳＯＩ基板１０は、シリコン基板１００の上に形成されたボックス層１０１、ｎ＋埋め込み層１０２、及びｎ−型活性層１０３を有する。
【０１３４】
ボックス層１０１は、シリコン酸化層であり、厚さは、例えば１．０μｍである。ｎ＋埋め込み層１０２は、ボックス層１０１の上層部に不純物（典型的には砒素）を高濃度で注入したｎ＋型の埋め込み層であり、例えば、ピーク不純物濃度１ｅ１９ｃｍ−３で拡散深さが４〜５μｍに形成されている。ｎ−型活性層１０３は、ＳＯＩ基板１０のボックス層１０１の上にある半導体層に不純物（典型的にはリン）を拡散させたｎ−活性層であり、例えば、ピーク不純物濃度１ｅ１５ｃｍ−３でボックス層１０１の表面からデバイス形成表面までの厚さ１２μｍにて形成されている。
【０１３５】
次に、図１１（ｂ）に示すように、ＳＯＩ基板１０のｎ−型活性層１０３の上に、マスクを用いた熱酸化処理により、素子分離用のＬＯＣＯＳ酸化膜１３１を形成する。なお、ＬＯＣＯＳではなく、ＳＴＩ（Shallow  Trench  Isolation）によるトレンチを作製して素子分離を行ってもよい。
【０１３６】
さらに、図１１（ｃ）に示すように、犠牲酸化膜１０３Ａを形成した後に、フォトレジスト膜を用いて酸素注入を行い、フォトレジスト膜を除去した後に、熱酸化処理を行うことにより、ボトム酸化層４００を形成する。
【０１３７】
ボトム酸化層４００は、例えば、厚さ０．５〜１．０μｍ、図中における横方向の幅２．０μｍ程度の大きさであればよい。
【０１３８】
なお、横方向の幅２．０μｍは、ゲート電圧が３５（Ｖ）の耐圧系の場合の値であり、耐圧系により、ＬＯＣＯＳ酸化膜１３１やボトム酸化層４００の長さを変更することができる。また、ボトム酸化層４００は、横方向において、後に形成されるゲートポリサイド電極１３３の右端と同程度の位置まで、ドレイン領域側に伸びていることが好ましい。ここで、「同程度の位置」とは、（横方向に直角な）垂直方向において、ボトム酸化層４００の右端の位置と、後に形成されるゲートポリサイド電極１３３の右端の位置とが揃っていることをいう。
【０１３９】
続く図１１（ｄ）では、フォトレジスト膜を用いてイオン注入を行うことにより、ｐボディ層２１０、ＬＶＰＷ２１１、ｎ−ドリフト層２２０、ｎドリフト層２２０Ａ、及びＬＶＮＷ２２１を順次形成する。
【０１４０】
ここで、ｐボディ層２１０は、ボロンをドーズ量１ｅ１２ｃｍ−２で注入して厚さ１．０μｍ程度に形成する。ＬＶＰＷ２１１は、ボロンをドーズ量５ｅ１２ｃｍ−２で注入して厚さ１．０μｍ程度に形成する。ｎ＋ソース領域２１２は、ヒ素をドーズ量１ｅ１５ｃｍ−２で注入して厚さ０．２μｍ程度に形成する。ｐ＋ボディ拡散層２１３は、ＢＦ２をドーズ量５ｅ１５ｃｍ−２で注入して厚さ０．３μｍ程度に形成する。ｎ−ドリフト層２２０は、リンをドーズ量１ｅ１２〜２ｅ１２ｃｍ−２で注入して厚さ１．０μｍ程度に形成する。ｎドリフト層２２０Ａは、リンをドーズ量１ｅ１２〜３ｅ１２ｃｍ−２で注入して厚さ１．５μｍ程度に形成する。ＬＶＮＷ２２１は、リンをドーズ量５ｅ１２ｃｍ−２で注入して厚さ１．０μｍ程度に形成する。ｎ＋ドレイン領域２２２は、ヒ素をドーズ量１ｅ１５ｃｍ−２で注入して厚さ０．２μｍ程度に形成する。
【０１４１】
図１１（ｅ）では、ウェットエッチング処理より、犠牲酸化膜１０３Ａを除去し、熱酸化法により、ゲート酸化膜１３０を形成する。さらに、ポリシリコン層とタングステンシリサイド層（ＷＳｉ）を積層してゲートポリサイド電極１３３を形成する。
【０１４２】
続く図１１（ｆ）では、リンを低濃度で注入することにより、ＬＤＤリン層（図中省略）を形成するとともに、ＣＶＤ法によるシリコン酸化膜の成膜、及びエッチングによる不要部分の除去を行うことにより、サイドウォール１３２を形成する。
【０１４３】
最後に、図１１（ｇ）では、さらにヒ素を注入することにより、ｎ＋ソース領域２１２とｎ＋ドレイン領域２２２を形成し、ＢＦ２を注入することにより、ｐ＋ボディ拡散層２１３を形成する。その後、層間膜を形成する。
【０１４４】
以上の工程により、実施の形態２のｎ型のＬＤＭＯＳトランジスタを製造することができる。
【０１４５】
以上、本発明の例示的な実施の形態のＬＤＭＯＳトランジスタ及びその製造方法について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【符号の説明】
【０１４６】
１０  ＳＯＩ基板
１００  シリコン基板
１０１  ボックス層
１０２  ｎ＋埋め込み層
１０３  ｎ−型活性層
１３０  ゲート酸化膜
１３１  ＬＯＣＯＳ酸化膜
１３２  サイドウォール
１３３  ゲートポリサイド電極
２１０  ｐボディ層
２１１  ＬＶＰＷ
２１２  ｎ＋ソース領域
２１３  ｐ＋ボディ拡散層
２２０  ｎ−ドリフト層
２２０Ａ  ｎドリフト層
２２１  ＬＶＮＷ
２２２  ｎ＋ドレイン領域
３００  ｐボトム層
４００  ボトム酸化層
【図１】
2010245369.tif 000003
【図２】
2010245369.tif 000004
【図３】
2010245369.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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