(57)【要約】【課題】入射光量に対して、画素の出力電子数のバラツキがないような分割画素加算を実現でき、低い入射光量のときに感度が高く、高い入射光のときに感度を下げ、かつ出力が飽和することのない広いダイナミックレンジを持つことが可能な固体撮像素子およびカメラシステムを提供する。【解決手段】複数の画素が行列状に配列された画素部１１０と、画素部から画素信号の読み出し、当該読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部１２０，１５０と、を有し、画素部の一つの画素が、電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、画素信号読み出し部は、画素の各分割画素の分割画素信号を読み出し、ＡＤ変換部は、読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る。【選択図】図１
2010028423.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を有し、
上記画素部の一つの上記画素が、
光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出し、
上記ＡＤ変換部は、
上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
固体撮像素子。
【請求項２】
上記画素信号読み出し部は、
上記各分割画素の分割画素信号を時間順次的に信号線に読み出し、
上記ＡＤ変換部は、
上記信号線を通して入力した分割画素信号をＡＤ変換し、次の分割画素信号をＡＤ変換する際に、前のＡＤ変換値を加算して当該次の分割画素信号をＡＤ変換する処理を順次行う
請求項１記載の固体撮像素子。
【請求項３】
上記複数の分割画素を含む画素は、
上記分割画素ごとに配置された複数の光電変換素子と、
上記各分割画素で共通に形成された共通フローティングディフュージョン部と、
上記各分割画素で共通に形成された増幅部と、を含み、
上記画素信号読み出し部は、
上記各分割画素の光電変換素子で光電変換された分割画素信号を、上記共通フローティングディフュージョン部を通じて上記増幅部に転送して増幅し、当該増幅された分割画素信号を時間順的に上記信号線に送出する
請求項２記載の固体撮像素子。
【請求項４】
上記複数の分割画素を含む画素は、
上記分割画素ごとに配置された複数の光電変換素子と、
上記分割画素ごとに配置された複数のフローティングディフュージョン部と、
上記各分割画素で共通に形成された増幅部と、を含み、
上記画素信号読み出し部は、
上記各分割画素の光電変換素子で光電変換された分割画素信号を、上記フローティングディフュージョン部を通じて上記増幅部に転送して増幅し、当該増幅された分割画素信号を時間順的に上記信号線に送出する
請求項２記載の固体撮像素子。
【請求項５】
上記複数の分割画素を含む画素は、
複数のグループに区分けされ、
上記分割画素ごとに配置された複数の光電変換素子と、
上記グループの各分割画素で共通に形成された複数の共通フローティングディフュージョン部と、
上記各グループで共通に形成された増幅部と、を含み、
上記画素信号読み出し部は、
上記各分割画素の光電変換素子で光電変換された分割画素信号を、上記グループ対応の共通フローティングディフュージョン部を通じて上記増幅部に転送して増幅し、当該増幅された分割画素信号を時間順的に上記信号線に送出する
請求項２記載の固体撮像素子。
【請求項６】
上記複数の分割画素を含む画素は、
上記分割画素ごとに配置された複数の光電変換素子と、
上記分割画素ごとに配置された複数のフローティングディフュージョン部と、
上記分割画素ごとに配置された増幅部と、を含み、
上記画素信号読み出し部は、
上記各分割画素の光電変換素子で光電変換された分割画素信号を、上記フローティングディフュージョン部を通じて上記増幅部に転送して増幅し、当該増幅された分割画素信号を時間順的に上記信号線に送出する
請求項２記載の固体撮像素子。
【請求項７】
上記複数の分割画素を含む画素は、
上記分割画素ごとに配置された複数の光電変換素子と、
上記分割画素ごとに配置された複数のフローティングディフュージョン部と、を含み、
上記画素信号読み出し部は、
増幅部を含み、
上記各分割画素の光電変換素子で光電変換された分割画素信号を、上記各フローティングディフュージョン部を通じてそれぞれ異なる信号線に並列に送出し、
上記ＡＤ変換部は、
上記増幅部で増幅された複数の分割画素信号を並列にＡＤ変換し、ＡＤ変換した値を順次複数回加算して全体の画素信号を得る
請求項２記載の固体撮像素子。
【請求項８】
上記ＡＤ変換部は、
上記複数の分割画素信号がそれぞれ飽和した時点でＡＤ変換処理を停止して、ＡＤ変換した値を順次複数回加算して全体の画素信号を得る
請求項７記載の固体撮像素子。
【請求項９】
上記複数の分割画素を含む画素は、
上記分割画素ごとに配置された複数の光電変換素子を含み、
上記画素信号読み出し部は、
分割画素信号を列方向に転送する第１転送レジスタと、
上記第１転送レジスタの転送方向と直交する方向に分割画素信号を転送する第２転送レジスタと、
上記第２転送レジスタを転送された上記分割画素信号が供給されるフローティングディフュージョン部と、を含み、
上記各分割画素の光電変換素子で光電変換された分割画素信号を、時間順次的に上記第１転送レジスタおよび上記第２転送レジスタに送出し、上記フローティングディフュージョン部を通じて前記信号を増幅し、相関２重サンプリング処理を行い、上記ＡＤ変換部で上記ＡＤ変換を行う
請求項２記載の固体撮像素子。
【請求項１０】
上記画素の上記各分割画素として形成された複数の領域は、光感度特性の異なる領域を含む
請求項１から９のいずれか一に記載の固体撮像素子。
【請求項１１】
上記画素の上記各分割画素として形成された複数の領域は、独立した蓄積時間制御を行うことが可能な領域を含む
請求項１から９のいずれか一に記載の固体撮像素子。
【請求項１２】
上記画素信号読み出し部は、
上記分割画素信号加算時にＡＤ変換の入力範囲が、各画素の飽和出力電圧よりも小さくなるように設定され、各画素の出力値が必ず特定のデジタル値になるように形成されている
請求項１から１１のいずれか一に記載の固体撮像素子。
【請求項１３】
分割画素加算後の全体の入射光に対する感度曲線が、光量の低いときに感度が高く、光量が高いときに感度が低くなるような特性を保持する
請求項１から１２のいずれか一に記載の固体撮像素子。
【請求項１４】
上記ＡＤ変換部は、
上記分割画素信号の少なくとも２つの領域を異なるビット精度でＡＤ変換可能である
請求項１から１２のいずれか一に記載の固体撮像素子。
【請求項１５】
上記複数の分割画素が同一色のカラーフィルタ下に配置されている
請求項１から１４のいずれか一に記載の固体撮像素子。
【請求項１６】
上記画素信号読み出し部は、
上記各分割画素を独立に読み出して、解像度の高い画像を得る読出しと切り替えることが可能である
請求項１から１５のいずれか一に記載に固体撮像素子。
【請求項１７】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
複数の画素が行列状に配列された画素部と、
画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を含み、
上記画素部の一つの上記画素が、
電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出し、
上記ＡＤ変換部は、
上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
カメラシステム。
【請求項１８】
複数の画素が行列状に配列された画素部と、
上記画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を有し、
上記画素部の一つの上記画素が、
複数の領域に分割された複数の分割画素を含み、
上記画素信号読み出し部は、
上記画素の各分割画素の分割画素信号を読み出し、
上記ＡＤ変換部は、
上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る
固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＣＤやＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
自動車のヘッドライトや球戯場の照明光、太陽光などの逆光撮影でも高輝度情報がつぶれず、かつ低輝度部分の被写体像が黒く沈み過ぎることなく、細部まで撮像できる広ダイナミックレンジの固体撮像素子の実現が望まれている。
【０００３】
このような状況において、ＣＣＤなどの固体撮像素子に関して、ダイナミックレンジを拡大する技術が特許文献１、特許文献２、特許文献３、特許文献４などに開示されている。
【０００４】
特許文献１には、ＣＣＤなどの１つの画素内に感度特性の異なる領域（セル）をニヶ以上、複数個配置し、入出力特性が段階的に変化するいわゆるニー（ｋｎｅｅ）特性を持たせ、ＣＣＤのダイナミックレンジを拡大する例が示されている。
ｋｎｅｅ特性とは露光量に対する出力電流の関係で示される曲線が、高入力領域の方を低入力領域のそれよりも小さくするような特性曲線のことを言い、高輝度信号圧縮技術としてしばしば参照される。
感光領域（セル）の感光度を変える方法として、たとえば素子の開口率を変える、光学フィルタ（ＮＤフィルタ）を設置する、不純物濃度を変えるなどが記載されている。
特許文献１では、ＣＣＤ以外のＸＹアドレス型の撮像素子にも適用可能であるとしているが、詳しい記載はない。
【０００５】
特許文献２には、ＣＣＤの感光画素セルで隣接する画素または光感度特性が異なるセルを一組として、一画素内のそれぞれのセルの信号電荷を加算して画素の信号電荷とし、電球などのハイライト光でもつぶれない高ダイナミックレンジ化を図る例が記載されている。
この場合、光感度を変える手段としては、たとえば、画素面積を変えたセルを組みにする。
【０００６】
特許文献３では、同じく、ＣＣＤの感光画素セル１画素を感度が異なる二つの領域に分割し、同じ画素の感光度の異なる領域の信号電荷同士を垂直レジスタに混合して垂直転送する。そして、この技術では、感度の異なる信号電荷を振り分けゲートにより２本の水平転送ゲートに振り分け、外部の信号処理回路で高感度側の信号をクリップした後、低感度側の信号と加算してビデオ信号を形成するようにしている。
この場合、入射光量に対するビデオ信号出力の特性グラフは折れ線型となり、高感度側(低照度側)は勾配が急で、低感度側(高照度側)の勾配を緩やかにしている。
【０００７】
特許文献４には、高感度の撮像セルと低感度の撮像セルを備えた撮像素子では、両方のデータによりＲＡＷ画像データ量（生データ）が大きくなる問題への改善方法が記載されている。
具体的には、撮像画像情報を分析して、高輝度部の画像情報を記録する必要があるかないかを自動的に判断する。「有り」と判断した場合には、低輝度部の情報と共に高輝度部のＲＡＷ画像データを記録する。「無し」と判断した場合は、高輝度部の情報は記録せず、低輝度部のＲＡＷ画像データのみを記録するようにしている。
主感光画素セル（面積大で高感度：主にマイクロレンズの中心部を使う）と副感光画素セル（面積小で低感度：マイクロレンズのエッジ側に配置する）を組み合わせて１画素としている。
【０００８】
特許文献５には、列並列ＡＤＣが比較器およびアップダウンカウンタにより構成されＣＭＯＳイメージセンサが開示されている。このＣＭＯＳイメージセンサは、加算器、ラインメモリ装置などの追加回路なしに、複数行にわたって画素デジタル値の加算演算が実行可能である。
【特許文献１】特許２１２５７１０号
【特許文献２】特開平０３−１１７２８１号公報
【特許文献３】特開平０９−２０５５８９号公報
【特許文献４】特開２００４−３２０１１９号公報
【特許文献５】特開２００５−２７８１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上記分割画素加算の場合は対象画素の面積を全て合わせた面積を持つ画素に比べ、分割した場合には、信号処理上、感光には直接寄与しない無効領域（デッドスペース）ができる。
このため、単純に４分割した場合よりも、分割した個々のセルの面積が小さくなり、前者の場合よりも飽和電子数が減少するので相対的にショットノイズが増加し、個々の分割画素のＳ/Ｎが悪化する。
加算の度にショットノイズも加算されるので、分割加算した結果のＳ/Ｎも悪化してしまう。
【００１０】
さらに画素信号の加算処理はアナログ信号加算であり、画素毎に感度が異なるため、飽和値がバラツキ、折れ点位置もバラツイてしまうなどの問題がある。
さらにデジタル加算の場合はセンサ外部にメモリを持つ必要があった。
【００１１】
すなわち、１つの画素セルを感度または蓄積時間を変えた２個以上複数の画素セルに分割し、感度を画素の飽和電荷量Ｑｓとして測る既存の加算方法では、画素毎の飽和電荷量Ｑｓにバラツキがある。このために、同じ光量に対して、加算結果が画素毎にバラツイてしまう。
換言すると、入射光量を横軸、飽和電荷量Ｑｓを縦軸とする感度曲線（折れ線グラフ）は、分割画素セル加算点（横軸）で、折れ点位置（縦軸）がバラツイてしまう。
【００１２】
本発明は、入射光量に対して、画素の出力電子数のバラツキがないような分割画素加算を実現でき、低い入射光量のときに感度が高く、高い入射光のときに感度を下げ、かつ出力が飽和することのない広いダイナミックレンジを持つことが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の観点の固体撮像素子は、複数の画素が行列状に配列された画素部と、画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を有し、上記画素部の一つの上記画素が、光感度または電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出し、上記ＡＤ変換部は、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る。
【００１４】
好適には、上記画素信号読み出し部は、上記各分割画素の分割画素信号を時間順次的に信号線に読み出し、上記ＡＤ変換部は、上記信号線を通して入力した分割画素信号をＡＤ変換し、次の分割画素信号をＡＤ変換する際に、前のＡＤ変換値を加算して当該次の分割画素信号をＡＤ変換する処理を順次行う。
【００１５】
好適には、上記複数の分割画素を含む画素は、上記分割画素ごとに配置された複数の光電変換素子と、上記各分割画素で共通に形成された共通フローティングディフュージョン部と、上記各分割画素で共通に形成された増幅部と、を含み、上記画素信号読み出し部は、上記各分割画素の光電変換素子で光電変換された分割画素信号を、上記共通フローティングディフュージョン部を通じて上記増幅部に転送して増幅し、当該増幅された分割画素信号を時間順的に上記信号線に送出する。
【００１６】
好適には、上記複数の分割画素を含む画素は、上記分割画素ごとに配置された複数の光電変換素子と、上記分割画素ごとに配置された複数のフローティングディフュージョン部と、上記各分割画素で共通に形成された増幅部と、を含み、上記画素信号読み出し部は、上記各分割画素の光電変換素子で光電変換された分割画素信号を、上記フローティングディフュージョン部を通じて上記増幅部に転送して増幅し、当該増幅された分割画素信号を時間順的に上記信号線に送出する。
【００１７】
好適には、上記複数の分割画素を含む画素は、複数のグループに区分けされ、上記分割画素ごとに配置された複数の光電変換素子と、上記グループの各分割画素で共通に形成された複数の共通フローティングディフュージョン部と、上記各グループで共通に形成された増幅部と、を含み、上記画素信号読み出し部は、上記各分割画素の光電変換素子で光電変換された分割画素信号を、上記グループ対応の共通フローティングディフュージョン部を通じて上記増幅部に転送して増幅し、当該増幅された分割画素信号を時間順的に上記信号線に送出する。
【００１８】
好適には、上記複数の分割画素を含む画素は、上記分割画素ごとに配置された複数の光電変換素子と、上記分割画素ごとに配置された複数のフローティングディフュージョン部と、上記分割画素ごとに配置された増幅部と、を含み、上記画素信号読み出し部は、上記各分割画素の光電変換素子で光電変換された分割画素信号を、上記フローティングディフュージョン部を通じて上記増幅部に転送して増幅し、当該増幅された分割画素信号を時間順的に上記信号線に送出する。
【００１９】
好適には、上記複数の分割画素を含む画素は、上記分割画素ごとに配置された複数の光電変換素子と、上記分割画素ごとに配置された複数のフローティングディフュージョン部と、を含み、上記画素信号読み出し部は、増幅部を含み、上記各分割画素の光電変換素子で光電変換された分割画素信号を、上記各フローティングディフュージョン部を通じてそれぞれ異なる信号線に並列に送出し、上記ＡＤ変換部は、上記増幅部で増幅された複数の分割画素信号を並列にＡＤ変換し、ＡＤ変換した値を順次複数回加算して全体の画素信号を得る。
【００２０】
好適には、上記ＡＤ変換部は、上記複数の分割画素信号がそれぞれ飽和した時点でＡＤ変換処理を停止して、ＡＤ変換した値を順次複数回加算して全体の画素信号を得る。
【００２１】
好適には、上記複数の分割画素を含む画素は、上記分割画素ごとに配置された複数の光電変換素子を含み、上記画素信号読み出し部は、分割画素信号を列方向に転送する第１転送レジスタと、上記第１転送レジスタの転送方向と直交する方向に分割画素信号を転送する第２転送レジスタと、上記第２転送レジスタを転送された上記分割画素信号が供給されるフローティングディフュージョン部と、を含み、上記各分割画素の光電変換素子で光電変換された分割画素信号を、時間順次的に上記第１転送レジスタおよび上記第２転送レジスタに送出し、上記フローティングディフュージョン部を通じて前記信号を増幅し、相関２重サンプリング処理を行い、上記ＡＤ変換部で上記ＡＤ変換を行う。
【００２２】
好適には、上記画素の上記各分割画素として形成された複数の領域は、光感度特性の異なる領域を含む。
【００２３】
好適には、上記画素の上記各分割画素として形成された複数の領域は、独立した蓄積時間制御を行うことが可能な領域を含む。
【００２４】
好適には、上記画素信号読み出し部は、上記分割画素信号加算時にＡＤ変換の入力範囲が、各画素の飽和出力電圧よりも小さくなるように設定され、各画素の出力値が必ず特定のデジタル値になるように形成されている。
【００２５】
好適には、分割画素加算後の全体の入射光に対する感度曲線が、光量の低いときに感度が高く、光量が高いときに感度が低くなるような特性を保持する。
【００２６】
好適には、上記ＡＤ変換部は、上記分割画素信号の少なくとも２つの領域を異なるビット精度でＡＤ変換可能である。
【００２７】
好適には、上記複数の分割画素が同一色のカラーフィルタ下に配置されている。
【００２８】
好適には、上記画素信号読み出し部は、上記各分割画素を独立に読み出して、解像度の高い画像を得る読出しと切り替えることが可能である。
【００２９】
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、複数の画素が行列状に配列された画素部と、画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を含み、上記画素部の一つの上記画素が、電荷の蓄積量の異なる領域に分割された複数の分割画素を含み、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出し、上記ＡＤ変換部は、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る。
【００３０】
本発明の第３の観点の固体撮像素子は、複数の画素が行列状に配列された画素部と、画素部から読み出した画素信号をアナログデジタル（ＡＤ）変換するＡＤ変換部を含む画素信号読み出し部と、を有し、上記画素部の一つの上記画素が、複数の領域に分割された複数の分割画素を含み、上記画素信号読み出し部は、上記画素の各分割画素の分割画素信号を読み出し、上記ＡＤ変換部は、上記読み出した各分割画素信号をＡＤ変換しかつ加算して一つの画素の画素信号を得る。
【００３１】
本発明によれば、画素信号読み出し部により、電荷の蓄積量の異なる領域に分割された複数の分割画素からそれぞれ分割画素信号が読み出される。
画素信号読み出し部においては、読み出した各分割画素信号がＡＤ変換され、かつ加算されて一つの画素の画素信号が得られる。
【発明の効果】
【００３２】
本発明によれば、入射光量に対して、画素の出力電子数のバラツキがないような分割画素加算を実現できる。その結果、低い入射光量のときに感度が高く、高い入射光のときに感度を下げ、かつ出力が飽和することのない広いダイナミックレンジを持つことが可能となる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態を図面に関連付けて説明する。
【００３４】
図１は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
なお、本発明は、ＣＭＯＳイメージセンサだけでなくＣＣＤにも適用可能であるが、ここでは、一例としてＣＭＯＳイメージセンサを例に説明する。
【００３５】
この固体撮像素子１００は、図１に示すように、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、およびアナログデジタル変換器（ＡＤＣ：Analog digital converter)群１５０を有する。
固体撮像素子１００は、さらにデジタルアナログ変換器（ＤＡＣ：Digital − Analog converter)１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、および水平転送線１９０を有する。
そして、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、ＡＤＣ群１５０、およびＤＡＣ１６０により画素信号読み出し部が形成される。
【００３６】
画素部１１０は、複数の画素がマトリクス状（行列状）に配置されて構成される。
画素部１１０は、その画素配列として、たとえば図２に示すようなベイヤー配列が採用される。
【００３７】
本実施形態の画素部１１０は、一つの画素がたとえばフォトダイオードにより形成される光電変換素子を含む複数の分割画素セルＤＰＣに分割されている。
具体的には、列並列ＡＤＣ搭載の固体撮像素子（ＣＭＯＳイメージセンサ）１００において、ベイヤー配列の同一色カラーフィルタ下の１画素について、感度または蓄積時間を変えて２ケ以上複数個の分割画素セルＤＰＣに分割されている。
そして、画素信号をＡＤ変換して列方向に出力する際に、分割画素の出力分割画素信号を加算してＡＤ変換する。このとき、ＡＤ変換部への入力範囲を常に各画素の飽和出力電圧以下になるようにクリップし、各画素の出力値は必ず特定のデジタル値となるようにする。
【００３８】
以下の説明では、一つの画素ＤＰＣが４つの分割画素セルＤＰＣ−Ａ〜ＤＰＣ−Ｄに分割されている場合を例に説明する。
【００３９】
図３は、本発明の実施形態に係る画素分割の概念図である。
図３にはベイヤー配列の場合の分割方法が示されており、同じ色フィルタの下にある１画素を４分割した例で、分割された個々の画素では感度または蓄積時間がそれぞれ異なる。
図３では、Ｇ（緑）画素ＰＣＧをＤＰＣ−Ａ，ＤＰＣ−Ｂ，ＤＰＣ−Ｃ，ＤＰＣ−Ｄの４つの画素に分割した場合が示されている。
【００４０】
この画素部１１０における画素および分割画素の構成や分割形態等については後で詳述する。
【００４１】
そして、本実施形態の固体撮像素子１００は、たとえば画素内で増幅された分割画素信号を時間順次的に垂直信号線に送出し、カラム画素信号読み出し部に配置されたＡＤＣ群１５０のＡＤ変換器(ＡＤ変換部)でＡＤ変換を実行する。
固体撮像素子１００は、次いで第２の分割画素信号のＡＤ変換操作を行う際に、第１のＡＤ変換値を加算して第２の分割画素信号のＡＤ変換操作を実行する。
固体撮像素子１００は、次いで第３の分割画素信号のＡＤ変換操作を行う際に、前記第２のＡＤ変換値を加算して第３の分割画素信号のＡＤ変換操作を実行する。
固体撮像素子１００は、次いで第４の分割画素信号のＡＤ変換操作を行う際に、前記第３のＡＤ変換値を加算して第４の分割画素信号のＡＤ変換操作を実行する。
本実施形態の固体撮像素子は、順次このような方法で複数個に分割された画素の画素信号をカラム部に設けられたＡＤ変換器で加算する分割画素加算方法を採用している。
【００４２】
固体撮像素子１００には、画素部１１０の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【００４３】
ＡＤＣ群１５０は、ＤＡＣ１６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号（電位Ｖｓｌ）とを比較する比較器１５１を有する。
ＡＤＣ群１５０は、比較時間をカウントするアップダウンカウンタ（以下、単にカウンタという）１５２と、カウント結果を保持するラッチ１５３とからなるＡＤＣが複数列配列されている。
ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえば２ｎビット幅の水平転送線１９０に接続されている。
そして、水平転送線１９０に対応した２ｎ個のアンプ回路１７０、および信号処理回路１８０が配置される。
【００４４】
ＡＤＣ群１５０においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器（比較器）１５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、ＡＤＣは、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、一ＡＤ変換を完了させる。
たとえば、このカウンタのアップおよびダウンカウント処理を、カウンタのリセットを行うことなく分割画素信号の数だけ連続的に行うことにより、上述したようなＡＤ変換器で加算する分割画素加算が実現される。
【００４５】
図４は、図１の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）で加算処理を行う場所を示す図である。
【００４６】
図４中、破線で囲まれた所は実際に加算処理が行える場所である。細い破線は既存の場所、太い破線は本発明の実施形態に係る領域である。
これまで知られている分割画素の加算信号処理の方法は、ＤＳＰ等の信号処理部で行っている。
これに対して、本実施形態においては、上述したように、ＡＤ変換時にカウンタ１５２において、４分割画素信号のＡＤ変換を行いつつ順次加算処理を行う。
すなわち、画素内で増幅された分割画素信号を時間順次的に垂直信号線に送出し、カラム画素信号読み出し部に配置されたＡＤＣ群１５０のＡＤ変換器(ＡＤ変換部)でＡＤ変換を実行する。
ＡＤＣ群１５０の各ＡＤＣにおいては、次いで第２の分割画素信号のＡＤ変換操作を行う際に、第１のＡＤ変換値を加算して第２の分割画素信号のＡＤ変換操作を実行する。
ＡＤＣ群１５０のＡＤＣにおいては、次いで第３の分割画素信号のＡＤ変換操作を行う際に、前記第２のＡＤ変換値を加算して第３の分割画素信号のＡＤ変換操作を実行する。
ＡＤＣ群１５０のＡＤＣにおいては、次いで第４の分割画素信号のＡＤ変換操作を行う際に、前記第３のＡＤ変換値を加算して第４の分割画素信号のＡＤ変換操作を実行する。
【００４７】
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線１９０に転送され、アンプ１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【００４８】
以上、本発明の実施形態における基本的な構成および機能について説明した。
以下、本実施形態の特徴的な構成である画素および分割画素の構成や分割形態や分割画素加算処理等についてより詳細に説明する。
【００４９】
まず、理解を容易にするために、ＣＭＯＳイメージセンサの基本的な分割画素の構成の一例について説明する。
【００５０】
図５は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの分割画素の一例を示す図である。
【００５１】
この分割画素ＤＰＣ１は、たとえばフォトダイオードにより形成される光電変換素子１１１を有する。
図４の分割画素ＤＰＣは、この１個の光電変換素子１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅部としての増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００５２】
光電変換素子１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、光電変換素子１１１とフローティングディフュージョン部ＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に制御信号Ｔｘが与えられる。
これにより、光電変換素子１１１で光電変換された電子をフローティングディフュージョン部ＦＤに転送する。
【００５３】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョン部ＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号ＲＳＴが与えられる。
これにより、フローティングディフュージョン部ＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００５４】
フローティングディフュージョン部ＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョン部ＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのＡＤＣ群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各分割画素ＤＰＣについて同時に行われる。
【００５５】
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動回路１０２により駆動される。
【００５６】
以上の構成を本実施形態に係る分割画素セルにそのまま適用することも可能である。
【００５７】
また、各分割画素セルに光電変換素子、転送トラジスタを含む構成として、フローティングディフュージョン部ＦＤを分割画素セルで共有する構成も採用することも可能である。
この場合、増幅部としての増幅トランジスタ、選択トランジスタ、リセットトランジスタを共有するように形成することも可能である。
【００５８】
図６は、複数の分割画素でフローティングディフュージョン部、増幅トランジスタ、選択トランジスタ、リセットトランジスタを共有する画素の例を示す回路図である。
【００５９】
図６の複数の分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄを含む画素ＰＣは、分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄごとに光電変換素子１１１−Ａ〜１１１−Ｄおよび転送トランジスタ１１２−Ａ〜１１２−Ｄが配置されている。
そして、転送トランジスタ１１２−Ａ〜１１２−Ｄの一端（たとえばドレイン）が共通フローティングディフュージョン部ＳＦＤに接続されている。
転送トランジスタ１１２−Ａのゲートが転送制御線ＬＴｘＡに接続され、転送トランジスタ１１２−Ｂのゲートが転送制御線ＬＴｘＢに接続されている。同様に、転送トランジスタ１１２−Ｃのゲートが転送制御線ＬＴｘＣに接続され、転送トランジスタ１１２−Ｄのゲートが転送制御線ＬＴｘＤに接続されている。
電源電位ＶＤＤと共通フローティングディフュージョン部ＳＦＤとの間にリセットトランジスタ１１３が接続されている。リセットトランジスタ１１３のゲートがリセット制御線ＬＲＳＴに接続されている。
電源電位ＶＤＤと垂直信号線１１６との間に増幅トランジスタ１１４と選択トランジスタ１１５とが直列に接続されている。そして、増幅トランジスタ１１４のゲートが共通フローティングディフュージョン部ＳＦＤに接続され、選択トランジスタ１１５のゲートが選択制御線ＬＳＥＬに接続されている。
【００６０】
このような構成において、各分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄの光電変換素子１１１−Ａ〜１１１−Ｄで光電変換された分割画素信号は、共通フローティングディフュージョン部ＳＦＤを通じて増幅部である増幅トランジスタ１１４に転送される。そして、分割画素信号は増幅され、この増幅された分割画素信号が時間順的に垂直信号線１１６に送出される。
【００６１】
また、各分割画素セルに光電変換素子、転送トラジスタ、リセットトランジスタを含み、フローティングディフュージョン部ＦＤも分割画素セルで個別に有するように構成も採用することも可能である。
この場合、増幅部としての増幅トランジスタを共有するように形成することも可能である。
【００６２】
図７は、複数の分割画素でフローティングディフュージョン部を個別に有し、増幅トランジスタを共有する画素の例を示す回路図である。
【００６３】
図７の複数の分割画素ＤＰＣ−Ａ〜Ｄを含む画素ＰＣは、分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄごとに光電変換素子１１１−Ａ〜１１１−Ｄ、転送トランジスタ１１２−Ａ〜１１２−Ｄが配置されている。さらに、分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄには、フローティングディフュージョン部ＦＤ−Ａ〜ＦＤ−Ｄ、リセットトランジスタ１１３−Ａ〜１１３−Ｄが配置されている。
フローティングディフュージョン部ＦＤ−ＡとノードＮＤ１との間に選択トランジスタ１１５−Ａが接続され、フローティングディフュージョン部ＦＤ−ＢとノードＮＤ１との間に選択トランジスタ１１５−Ｂが接続されている。
同様に、フローティングディフュージョン部ＦＤ−ＣとノードＮＤ１との間に選択トランジスタ１１５−Ｃが接続され、フローティングディフュージョン部ＦＤ−ＤとノードＮＤ１との間に選択トランジスタ１１５−Ｄが接続されている。
転送トランジスタ１１２−Ａのゲートが転送制御線ＬＴｘＡに接続され、転送トランジスタ１１２−Ｂのゲートが転送制御線ＬＴｘＢに接続されている。同様に、転送トランジスタ１１２−Ｃのゲートが転送制御線ＬＴｘＣに接続され、転送トランジスタ１１２−Ｄのゲートが転送制御線ＬＴｘＤに接続されている。
リセットトランジスタ１１３−Ａのゲートがリセット送制御線ＬＲＳＴＡに接続され、リセットトランジスタ１１３−Ｂのゲートがリセット制御線ＬＲＳＴＢに接続されている。同様に、リセットトランジスタ１１３−Ｃのゲートがリセット制御線ＬＲＳＴＣに接続され、リセットトランジスタ１１３−Ｄのゲートがリセット制御線ＬＲＳＴＤに接続されている。
選択トランジスタ１１５−Ａのゲートが選択制御線ＬＳＥＬＡに接続され、選択トランジスタ１１５−Ｂのゲートが選択制御線ＬＳＥＬＢに接続されている。同様に、選択トランジスタ１１５−Ｃのゲートが選択制御線ＬＳＥＬＣに接続され、選択トランジスタ１１５−Ｄのゲートが選択制御線ＬＳＥＬＤに接続されている。
電源電位ＶＤＤと垂直信号線１１６との間に増幅トランジスタ１１４が接続されている。そして、増幅トランジスタ１１４のゲートがノードＮＤ１に接続されている。
【００６４】
このような構成において、各分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄの光電変換素子１１１−Ａ〜１１１−Ｄで光電変換された分割画素信号は、フローティングディフュージョン部ＦＤ−Ａ〜ＦＤ−Ｄに転送される。分割画素信号は、フローティングディフュージョン部ＦＤ−Ａ〜ＦＤ−Ｄを通じて、さらに選択トランジスタ１１５−Ａ〜１１５−Ｄを介して増幅部である増幅トランジスタ１１４に転送される。そして、分割画素信号は増幅され、この増幅された分割画素信号が時間順的に垂直信号線１１６に送出される。
【００６５】
また、一つの画素を形成する複数の分割画素を複数のグループに分割し、分割グループごとにフローティングディフュージョン部ＦＤを共有するように構成することも可能である。
この場合、分割グループごとにリセットトランジスタ、選択トランジスタを共有し、増幅トランジスタを全体で共有するように形成することも可能である。
【００６６】
図８は、複数の分割画素をグループ化して、各グループでフローティングディフュージョン部を共有し、増幅トランジスタを全体で共有する画素の例を示す回路図である。
【００６７】
この例では、４つの分割画素ＤＰＣ−Ａ，ＤＰＣ−Ｂ，ＤＰＣ−Ｃ，ＤＰＣ−Ｄを２つのグループに区分けする。
具体的には、分割画素ＤＰＣ−Ａと分割画素ＤＰＣ−Ｂを第１グループＧＲＰ１に区分けし、分割画素ＤＰＣ−Ｃと分割画素ＤＰＣ−Ｄを第２グループＧＲＰ２に区分けする。
【００６８】
図８の第１グループＧＲＰ１の分割画素ＤＰＣ−Ａ，ＤＰＣ−Ｂは、それぞれ光電変換素子１１１−Ａ，１１１−Ｂおよび転送トランジスタ１１２−Ａ，１１２−Ｂが配置されている。
そして、転送トランジスタ１１２−Ａ，１１２−Ｂの一端（たとえばドレイン）が共通フローティングディフュージョン部ＳＦＤ１に接続されている。
転送トランジスタ１１２−Ａのゲートが転送制御線ＬＴｘＡに接続され、転送トランジスタ１１２−Ｂのゲートが転送制御線ＬＴｘＢに接続されている。
図７の第２グループＧＲＰ２の分割画素ＤＰＣ−Ｃ，ＤＰＣ−Ｄは、それぞれ光電変換素子１１１−Ｃ，１１１−Ｄおよび転送トランジスタ１１２−Ｃ，１１２−Ｄが配置されている。
そして、転送トランジスタ１１２−Ｃ，１１２−Ｄの一端（たとえばドレイン）が共通フローティングディフュージョン部ＳＦＤ２に接続されている。
転送トランジスタ１１２−Ｃのゲートが転送制御線ＬＴｘＣに接続され、転送トランジスタ１１２−Ｄのゲートが転送制御線ＬＴｘＤに接続されている。
電源電位ＶＤＤと共通フローティングディフュージョン部ＳＦＤ１との間にリセットトランジスタ１１３−１が接続されている。リセットトランジスタ１１３−１のゲートがリセット制御線ＬＲＳＴ１に接続されている。
電源電位ＶＤＤと共通フローティングディフュージョン部ＳＦＤ２との間にリセットトランジスタ１１３−２が接続されている。リセットトランジスタ１１３−２のゲートがリセット制御線ＬＲＳＴ２に接続されている。
共通フローティングディフュージョン部ＳＦＤ１とノードＮＤ２との間に選択トランジスタ１１５−１が接続され、共通フローティングディフュージョン部ＳＦＤ２とノードＮＤ２との間に選択トランジスタ１１５−２が接続されている。
選択トランジスタ１１５−１のゲートが選択制御線ＬＳＥＬ１に接続され、選択トランジスタ１１５−２のゲートが選択制御線ＬＳＥＬ２に接続されている。
電源電位ＶＤＤと垂直信号線１１６との間に増幅トランジスタ１１４が接続されている。そして、増幅トランジスタ１１４のゲートがノードＮＤ２に接続されている。
【００６９】
このような構成において、各分割画素ＤＰＣ−Ａ〜ＤＰＣ−Ｄの光電変換素子１１１−Ａ〜１１１−Ｄで光電変換された分割画素信号は、共通フローティングディフュージョン部ＳＦＤ１、ＳＦＤ２に転送される。分割画素信号は、フローティングディフュージョン部ＳＦＤ１，ＳＦＤ２を通じて、さらに選択トランジスタ１１５−１，１１５−２を介して増幅部である増幅トランジスタ１１４に転送される。そして、分割画素信号は増幅され、この増幅された分割画素信号が時間順的に垂直信号線１１６に送出される。
【００７０】
以上のように、１画素の面内で複数個の領域に分割する仕方は色々あり、大別すると、共通フローティングディフュージョン（４画素共有）方式（以後、共通ＦＤ方式と称す）と、個別フローティングディフュージョン方式（以後、個別ＦＤ方式と称す）がある。
【００７１】
図９（Ａ）〜（Ｄ）は、１画素の面内で複数個の領域に分割する方法を説明するための図である。
図９（Ａ）は共通ＦＤ方式で方形形状に４分割した例を示し、図９（Ｂ）は個別ＦＤ方式で方形形状に４分割した例を示し、図９（Ｃ）は共通ＦＤ方式で短冊状に４分割した例を示し、図９（Ｄ）は個別ＦＤ方式で短冊状に４分割した例を示している。
なお、ここでは詳しい説明は省略するが、面と垂直方向に感度の異なる感光層や半導体層（ＰＮ接合）を積層させることも広い意味で画素分割と言える。
【００７２】
分割画素の感度を変えるには、素子の開口率を変える、感光領域上の絶縁膜に光学的なフィルタ特性を持たせる、基板の不純物濃度を変えるなどの方法により実現することができる。
【００７３】
図９（Ａ）〜（Ｄ）には、具体的に１つの画素を４分割した例が示されており、分割された感光領域ＰＡ，ＰＢ，ＰＣ，ＰＤの他に感光には直接寄与しない無効領域（デッドスペース）ＩＶＬが存在する。
この領域ＩＶＬは分割セルに蓄えられる画素電荷が漏れ出して互いに干渉することのないように、電気的に分離するためのスペース（チャネルストップ）であり、必要に応じて信号処理のための配線が設置される。
【００７４】
画素分割についてさらに詳述する。
【００７５】
図１０は、本発明の実施形態に係る共通ＦＤ方式を適用した方形画素分割の具体例を示す図である。
図１１（Ａ），（Ｂ）は図１０の断面図であって、図１１（Ａ）は図１０のＡ１−Ａ２における断面図であり、図１１（Ｂ）は図１０のＢ１−Ｂ２の断面図である。
【００７６】
図１０の画素ＰＣは、上述したように、ベイヤー配列ＣＭＯＳイメージセンサの１ベイヤー内の１画素について画素分割を行った場合の平面図であり、図９（Ａ）に示した共通ＦＤ方形分割の適用例である。
図１０に示した共通ＦＤ方式では、フローティングディフュージョン部ＦＤで信号混合（実質的には転送と加算）を行うことも可能である。
本実施形態においては、個々の分割画素ＰＤＣ−Ａ〜ＰＤＣ−Ｄの信号読出しのタイミングを変えて、時間順次的に共通フローティングディフュージョン部ＳＦＤに信号を読み出し、ＡＤ変換時に信号加算を行う。
【００７７】
図１０および図１１において、ソースを囲むように光感度が異なる４個の光電変換・電荷蓄積領域、すなわち分割画素ＤＰＣ−Ａ、ＤＰＣ−Ｂ、ＤＰＣ−Ｃ、ＤＰＣ−Ｄが配置されている。
それぞれの画素領域の上には同一色の絶縁層ＩＳＬや電極配線層を介してカラーフィルタＣＬＦが配置されている。
さらに、カラーフィルタＣＬＦの上に光感度や遮光度の異なる光減衰膜ＯＡＴＴ−Ａ，ＯＡＴＴ−Ｂ，ＯＡＴＴ−Ｃ，ＯＡＴＴ−Ｄが配置されている。
たとえば、光感度を変えるためにそれぞれの分割画素ＤＰＣ−Ａ、分割画素ＤＰＣ−Ｂ、分割画素ＤＰＣ−Ｃ、分割画素ＤＰＣ−Ｄ領域上には透過率の異なる遮光膜が配置され、かつ光感度がＤＰＣ−Ａ＞ＤＰＣ−Ｂ＞ＤＰＣ−Ｃ＞ＤＰＣ−Ｄとなるように設定される。たたし、光感度が最も高い分割画素ＤＰＣ−Ａには光減衰膜（たとえば遮光膜）を設置しなくても良い。
【００７８】
また、図１０および図１１に示すように、個々の分割画素領域はチャネルストップ（この例でＰ型）ＣＨＳＴＰにより分離されており、それぞれのセル内で電荷が蓄積されるようになっている。
シリコン基板上には絶縁層を介して同じ色のカラーフィルタＣＦＬが配置され、さらにその上に光透過度の異なる遮光膜がそれぞれの画素領域の上に配置されている。
図１１(Ａ)では光減衰膜の特性に応じて、シリコン単結晶セル内に光電変換により生じた電荷の様子が模式的に示されている。この例では、左端のセルが最も電荷量が大きく、右端のセルが最も小さい。
【００７９】
図１１（Ｂ）には、読出しゲート電極ＲＧＴに信号電圧が印加されたとき、セル内で生じた電荷が共通フローティングディフュージョン部ＳＦＤに読み出される様子が示されている。
【００８０】
なお、図１０および図１１において、ＦＤＥＬは共通フローティングディフュージョン部ＳＦＤのＦＤ電極を、ＲＧＴ−Ａ〜ＲＧＴ−Ｄは読み出しゲート電極を、ＣＨＳＴＰはチャネルストップをそれぞれ示している。
【００８１】
個々の分割領域の半導体セル内では、入射光量に応じた光電変換が行われ、生成した電荷量に応じた電気信号が、ゲート読出し信号により、図では真ん中に配置されているＦＤ領域を通じて、画素外に読み出される。
信号量の大きさは、この例では、遮光特性に応じて分割画素ＤＰＣ−Ａ、分割画素ＤＰＣ−Ｂ、分割画素ＤＰＣ−Ｃ、分割画素ＤＰＣ−Ｄの順で小さくなる。
【００８２】
図１２は、本発明の実施形態に係る共通ＦＤ短冊状画素分割を適用した方形画素分割の具体例を示す図である。
なお、図１２において、図１０および図１１と同様の構成、機能部分は、理解を容易にするために同一符号をもって表している。
【００８３】
この場合、図１０の場合と同様に、ベイヤー配列ＣＭＯＳイメージセンサの１ベイヤー内の１画素について画素分割を行った場合の平面図であり、共通ＦＤ方式をとるが、分割画素領域が短冊状に配置されている。
各画素領域上には透過率が異なる光減衰膜ＯＡＴＴ−Ａ，ＯＡＴＴ−Ｂ，ＯＡＴＴ−Ｃ，ＯＡＴＴ−Ｄが配置されている。分割画素ＤＰＣ−Ａ上には光減衰膜ＯＡＴＴ−Ａ、分割画素ＤＰＣ−Ｂ上には光減衰膜ＯＡＴＴ−Ｂ、分割画素ＤＰＣ−Ｃ上には光減衰膜ＯＡＴＴ−Ｃ、分割画素ＤＰＣ−Ｄ上には光減衰膜ＯＡＴＴ−Ｄがそれぞれは位置されている。そして、光感度がＤＰＣ−Ａ＞ＤＰＣ−Ｂ＞ＤＰＣ−Ｃ＞ＤＰＣ−Ｄとなるように設定される
【００８４】
光電変換により、それぞれの分割画素領域で生じたフォトキャリアは、それぞれの画素領域に配置された読出しゲート電極ＲＧＴ−Ａ，ＲＧＴ−Ｂ，ＲＧＴ−Ｃ，ＲＧＴ−Ｄの作用により、共通フローティングディフュージョン部ＳＦＤに読み出される。
ここで、たとえば、共通フローティングディフュージョン部ＳＦＤに配置するＦＤ電極ＦＤＥＬの場所を変えて、図のように左端の分割画素ＤＰＣ−Ａの直下の共通フローティングディフュージョン部ＳＦＤ内に配置するようにしておく。このように形成することにより、信号取り出しの場所は分割画素ＤＰＣ−Ａが最も近く、分割画素ＤＰＣ−Ｄが最も遠くなる。
共通フローティングディフュージョン部ＳＦＤの拡散領域の電気抵抗を利用すると、画素領域からの距離に応じて電気信号の大きさが変化するために、光学的な光減衰作用に電気的な減衰効果（アッテネータ）が加わる。
すなわち、感度特性の傾斜を変える自由度が増える。
【００８５】
図１３は、本発明の実施形態に係る個別ＦＤ短冊状画素分割を適用した方形画素分割の具体例を示す図である。
【００８６】
図１３の例は、光感度に関しては、構造的には図１２とほぼ同様であるが、次の点で異なる。
すなわち、図１３に例では、分割画素ＤＰＣ−Ａに対してフローティングディフュージョン部ＦＤａ、分割画素ＤＰＣ−Ｂに対してＦＤｂ、分割画素ＤＰＣ−Ｃに対してＦＤｃ、分割画素ＤＰＣ−Ｄに対してＦＤｄ、がそれぞれ配置されている点が図１２と異なる。
【００８７】
本実施形態は、列並列ＡＤＣ搭載の固体撮像素子（ＣＭＯＳイメージセンサ）１００において、ベイヤー配列の同一色カラーフィルタ下の１画素について、感度または蓄積時間を変えて２ケ以上複数個の分割画素セルＤＰＣに分割されている。
そして、画素信号をＡＤ変換して列方向に出力する際に、分割画素の出力分割画素信号を加算してＡＤ変換する。このとき、ＡＤ変換部への入力範囲を常に各画素の飽和出力電圧以下になるようにクリップし、各画素の出力値は必ず特定のデジタル値となるようにする。
【００８８】
ここまで、画素分割の具体例について説明した。
以下では、本実施形態に係るＡＤ変換部における分割画素信号の加算処理について説明する。
【００８９】
図１４(Ａ)，(Ｂ)は、分割画素信号の加算を本発明の実施形態に係る方式と既存方式とを特性比較して示す図である。
【００９０】
図１４（Ａ）は既存方式による分割画素の信号加算した結果を示す図である。
図１４（Ａ）は、図１０や図１２に示すような構造を用いて駆動し、感度の異なる分割画素信号を共通フローティングディフュージョン部ＳＦＤに読み出し、共通フローティングディフュージョン部ＳＦＤ内で信号加算してから信号線に出力する場合に相当する。
この場合、画素への入射光量に対して、分割画素の飽和電荷量を検出してグラフ化した結果が示されており、この加算方法ではｋｎｅｅ特性は達成される。
しかし、共通フローティングディフュージョン部ＳＦＤ内で信号加算しＡＤ変換部への入力範囲を常に各画素の飽和出力電圧以下になるようにクリップしないことから、製造プロセスに起因する画素毎の飽和電荷量Ｑｓにバラツキがある。
このため、加算結果も理想曲線である破線と実際の特性を示す実線のようにバラツイてしまう欠点がある。
【００９１】
図１４（Ｂ）は、本発明の実施形態に係る方式による加算結果を示す図である。
本方式では、飽和電荷量Ｑｓではなく、カラムＡＤ変換器の出力コードで検出した場合の結果が示されている。
図に示すように、各分割画素の飽和時のカラムＡＤ変換器の出力電子数に対して、どの分割画素の飽和よりも前の電子数でクリップ点を適宜設定するようにする。
すると、それぞれの分割画素に対して出力電子数が等しく設定される。
このため、図１４(Ｂ)に示されるようにバラツキのない加算結果が反映される。
言い換えれば、画素に飽和電荷量のバラツキがあっても、新しい加算方式を使用すると常にバラツキのない感度特性が得られることになる。
【００９２】
次に、ＡＤ変換のビット精度について説明する。
【００９３】
図１５は、分割画素をそれぞれ異なるビット精度でＡ／Ｄ変換する場合の例を示す図である。
【００９４】
図１５は、同一色カラーフィルタ下の１画素を４分割し、各分割画素毎に光感度または蓄積時間を変え、分割画素毎にそれぞれ異なるビット精度でＡ／Ｄ変換する場合の例を示している。
たとえば、低光量側を高分解能、高光量側を低分解能にしたい場合、低光量側から高光量側に向けて、それぞれ４ｂｉｔ、３ｂｉｔ、３ｂｉｔ、２ｂｉｔに設定する場合が示されている。
【００９５】
図１６は、分割画素を異なるビット精度でＡ／Ｄ変換する場合に、各画素の最低分解能を１ｂｉｔと仮定した場合、個々の分割画素に設定可能なｂｉｔ数を示す図である。
図１６の右端は分割画素４個の合計のクロック数で、最終行に示されるように、個々の分解能を４ｂｉｔ、３ｂｉｔ、３ｂｉｔ、２ｂｉｔのように定めた場合、全クロック数が３６となり、最も少なくて済むことが分かる。
【００９６】
図１７(Ａ)，(Ｂ)は、電子、電圧変換効率を考慮して、分割画素加算の場合と通常画素のＳ/Ｎをシミュレーションした結果を示す図である。
図１７（Ｂ）は、小信号量のときの様子を拡大して示す図である。
【００９７】
図１７において、飽和信号量を１００として信号量を横軸に、Ｓ/Ｎを縦軸にとると、画素加算の場合は太い実線Ａで示した特性曲線となり、通常画素の場合は破線および鎖線Ｂで示す曲線のようになる。
小から中程度の光量までは、画素加算の方が分割をしない通常画素よりもＳ/Ｎは劣るが、中程度以上では、画素加算のグラフが急激に立ち上がる点が三箇所あり、Ｓ/Ｎが良くなっていることが分かる。
その理由は、ＡＤ加算の場合は個々の分割画素が飽和した時点（クリップ点）でそれぞれＡＤ変換を止めてしまう。このため、二番目の画素加算が実行される時点では、一番目の画素のショットノイズ（回路に起因するノイズ）は二番目には反映されない。
同様に、二番目の画素のショットノイズは三番目の加算には持ち越されず、同様に三番目の画素のショットノイズは四番目の加算時には反映されないため、加算時点でＳ/Ｎ値がジャンプし、急に良くなるという新規な事実に起因している。
【００９８】
ＡＤ変換時の加算方法は、各分割画素の信号がクリップ点でＡＤ変換を止めた後に常に加算する方法が採られるので、図６のような時間順次的な駆動方法以外にも、図１８に示すようなパラレル駆動法にも適用できる。
パラレル駆動の場合も各画素の信号を増幅後、クリップ点でカラムＡＤ変換を止めてしまうため、加算時にはそれぞれの画素のショットノイズが次に加算には持ち越されず、図１７（Ａ）の太い実線Ａで示すようなＳ／Ｎ特性曲線を得ることができる。
【００９９】
図１８は、本発明の実施形態に係るパラレル駆動方法を適用した画素分割加算等価回路の構成例を示す図である。
【０１００】
図１８は、図１３で示したベイヤー配列ＣＭＯＳイメージセンサの感光画素部の等価回路図である。
この場合はフローティングディフュージョン部ＦＤで検出した信号を画素部では増幅せず、カラム画素読み出し部で増幅させる方式をとっている。
感光特性の異なる四つの画素領域で検出された信号を、それぞれのフローティングディフュージョン部ＦＤを通して、４本の信号線１１６−１〜１１６−４に並列に出力させ、アンプＡＭＰ１〜ＡＭＰ４で並列に増幅し、ＡＤＣ１〜ＡＤＣ−４で並列にＡＤ変換させている。
感光特性の異なる複数の画素領域からの信号は、ＡＤＣ内で加算処理されてから出力される。
【０１０１】
なお、以上の説明では、分割画素加算信号処理について、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）を例に説明した。
このいわゆるカラムＡＤ変換型ＣＭＯＳイメージセンサの分割画素加算信号処理としては、たとえば次の２通りの方法も採用することが可能である。
【０１０２】
図１９（Ａ）は、分割画素加算に係るカラムＡＤ変換型ＣＭＯＳイメージセンサ回路の構成例を模式的に示す図である。
【０１０３】
図１９（Ａ）では、同一色カラーフィルタ下の１画素を４分割し、各分割画素毎に光感度または蓄積時間を変え、共通フローティングディフュージョンＦＤを通じて同じ信号線に順次画素信号を読み出す。そして、カラム毎に設けられたＣＤＳ回路２００でノイズ処理を行い、カラム外で１行ずつＡ／Ｄ変換器を行う例である。
【０１０４】
図１９（Ｂ）は、分割画素加算に係るカラムＡＤ変換型ＣＭＯＳイメージセンサ回路の他の構成例を模式的に示す図である。
図１９（Ｂ）では、同一色カラーフィルタ下の１画素を４分割し、各分割画素毎に光感度または蓄積時間を変え、共通ＦＤを通じて同じ信号線に順次画素信号を読み出し、カラム毎に設けられたＣＤＳ回路２１０で一回目のノイズ処理を行う。
その後、同じくカラム毎に設けられたＡ／Ｄ変換器２２０でアナログ信号をデジタル信号に変換し、さらにカラム毎に設けられたＣＤＳ回路２３０で二回目のノイズ処理を行い、Ａ／Ｄ変換時に生じたデジタルノイズを除去する例である。
【０１０５】
また、以上の説明では、本発明をＣＭＯＳイメージセンサに適用した場合を例に説明したが、本発明は、ＣＣＤセンサにも適用することが可能である。
【０１０６】
図２０は、本発明の実施形態に係るＣＣＤセンサに対応した固体撮像素子の構成例を示す図である。
【０１０７】
図２０の固体撮像素子３００は、行（垂直）方向および列（水平）方向にマトリクス状に配列されて、入射光をその光量に応じた電荷量の信号電荷に変換して蓄積する複数のセンサ部（光電変換素子）３１１を有する。
固体撮像素子３００は、これらセンサ部３１１の垂直列ごとに配置され、各センサ部３１１から読み出しゲート部（図示せず）を介して読み出された信号電荷を垂直転送する複数本の垂直転送レジスタ３１２を有する。センサ部と垂直転送レジスタ３１２とによって撮像エリア３１３が構成されている。
【０１０８】
センサ部３１１は、ベイヤー配列が採用され、各画素は感度が異なる複数（たとえば４）の領域である分割画素ＤＰＣに分割されている。
垂直転送レジスタ３１２は、たとえば３あるいは４相の垂直転送パルスによって転送駆動され、各センサ部３１１から読み出された分割画素信号としての信号電荷を水平ブランキング期間の一部にて１走査線（１ライン）に相当する部分ずつ順に垂直方向に転送する。
【０１０９】
撮像エリア３１３の図面上の下側には、水平転送レジスタ３１４が配置されている。水平転送レジスタ３１４には、複数本の垂直転送レジスタ３１２の各々から１ラインに相当する分割画素信号としての信号電荷が順次転送される。
【０１１０】
水平転送レジスタ３１４は、たとえば３相あるいは４相の水平転送パルスによって転送駆動され、複数本の垂直転送レジスタ１２から移された１ライン分の信号電荷を、水平ブランキング期間後の水平走査期間において順次水平方向に転送する。
【０１１１】
水平転送レジスタ３１４の転送先側の端部には、たとえばフローティングディフュージョンアンプ構成の電荷検出部３１５が配置されている。
この電荷検出部３１５は、水平転送レジスタ３１４から水平出力ゲート部を介して供給される信号電荷を蓄積するフローティングディフュージョン部ＦＤを有する。電荷検出部３１５は、図示しないが、信号電荷を排出するリセットドレイン（ＲＤ）と、フローティングディフュージョン部ＦＤとリセットドレインの間に配置さられたリセットゲート（ＲＧ）とを含む。
【０１１２】
この電荷検出部３１５において、リセットドレインには所定のリセットドレイン電圧が印加され、リセットゲートには信号電荷の検出周期でリセットパルスが印加される。
そして、フローティングディフュージョン部ＦＤに蓄積された信号電荷は信号電圧に変換され、出力回路３１６を介してＣＣＤ出力信号ＣＣＤｏｕｔとして、ＣＳＤ回路３２０に導出される。そして、ＡＤＣ３３０において、ＡＤ変換および各分割画素信号の加算処理を行う。
【０１１３】
以上説明したように、本実施形態によれば、１つの画素内に光感度特性の異なる領域（分割画素）、あるいは蓄積時間の異なる領域（分割画素）をニヶ以上複数個配置し、これらの画素信号を垂直信号線に送出し、カラム部に設けられたＡＤ変換部で加算する。
その際、各画素信号のＡＤ変換器への入力範囲が、常に個々の分割画素の各画素の飽和出力電圧以下になるように定める。
従って、本実施形態によれば、以下の効果を得ることができる。
【０１１４】
ダイナミックレンジが広く、低光量時に感度が高く、高輝度情報圧縮特性を備えた固体撮像素子の画素を実現することができる。
また、既存のデジタル加算と比較して、外部メモリが不要となる。
アナログ加算のような加算対象のいずれかの画素が飽和する点である折れ点のばらつきもなくなる。
折れ点（加算対象のいずれかの画素が飽和する点）でＳ／Ｎが向上し、中輝度域以上では非分割画素と同程度以上のＳ／Ｎを達成できる。
また、それほどプロセス数を増やすことなく、分割画素構造が実現できる。
【０１１５】
また、仕様に応じて各分割画素を独立に読み出して、解像度の高い画像を得る読出しと切り替えることができるように構成することも可能である。
【０１１６】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０１１７】
図２１は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０１１８】
本カメラシステム４００は、図２１に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，３００が適用可能な撮像デバイス４１０と、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０と、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
【０１１９】
駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
【０１２０】
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対してＣＤＳなどの信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【０１２１】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した撮像素子１００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【図面の簡単な説明】
【０１２２】
【図１】本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
【図２】画素配列例としてベイヤー配列を示す図である。
【図３】本実施形態に係る画素分割の概念図である。
【図４】図１の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）で加算処理を行う場所を示す図である。
【図５】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの分割画素の一例を示す図である。
【図６】複数の分割画素でフローティングディフュージョン部、増幅トランジスタ、選択トランジスタ、リセットトランジスタを共有する画素の例を示す回路図である。
【図７】複数の分割画素でフローティングディフュージョン部を個別に有し、増幅トランジスタを共有する画素の例を示す回路図である。
【図８】複数の分割画素をグループ化して、各グループでフローティングディフュージョン部を共有し、増幅トランジスタを全体で共有する画素の例を示す回路図である。
【図９】１画素の面内で複数個の領域に分割する方法を説明するための図である。
【図１０】本発明の実施形態に係る共通ＦＤ方式を適用した方形画素分割の具体例を示す図である。
【図１１】図１０の断面図である。
【図１２】本発明の実施形態に係る共通ＦＤ短冊状画素分割を適用した方形画素分割の具体例を示す図である。
【図１３】本発明の実施形態に係る個別ＦＤ短冊状画素分割を適用した方形画素分割の具体例を示す図である。
【図１４】分割画素信号の加算を本発明の実施形態に係る方式と既存方式とを特性比較して示す図である。
【図１５】同一色カラーフィルタ下の１画素を４分割し、各分割画素毎に光感度または蓄積時間を変え、分割画素毎にそれぞれ異なるビット精度でＡ／Ｄ変換する場合の例を示している。
【図１６】分割画素を異なるビット精度でＡ／Ｄ変換する場合に、各画素の最低分解能を１ｂｉｔと仮定した場合、個々の分割画素に設定可能なｂｉｔ数を示す図である。
【図１７】電子、電圧変換効率を考慮して、分割画素加算の場合と通常画素のＳ/Ｎをシミュレーションした結果を示す図である。
【図１８】本発明の実施形態に係るパラレル駆動方法を適用した画素分割加算等価回路の構成例を示す図である。
【図１９】分割画素加算に係るカラムＡＤ変換型ＣＭＯＳイメージセンサ回路の構成例を模式的に示す図である。
【図２０】本発明の実施形態に係るＣＣＤセンサに対応した固体撮像素子の構成例を示す図である。
【図２１】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【符号の説明】
【０１２３】
１００・・・固体撮像素子、１２０・・・画素部、１３０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１５０・・・ＡＤＣ群、１５１・・・比較器、１５２・・・カウンタ、１５３・・・ラッチ、１６０・・・ＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・水平転送線、ＤＰＣ−Ａ〜ＤＰＣ−Ｄ・・・分割画素、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・レンズ、４３０・・・駆動回路、４４０・・・信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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