(57)【要約】【課題】メモリのアドレスアクセスタイムを評価するメモリテスト回路を提供する。【解決手段】クロック同期式のメモリのアクセスタイムをテストする回路であって、遅延回路520と、サンプリング回路530と、一致検出回路540と、を備える。遅延回路520は、メモリ300に入力されるクロックをメモリ性能に許容される時間だけ遅延させた遅延クロックを生成する。サンプリング回路530は、メモリ300からの出力を前記遅延クロックのタイミングで取り込んで出力する。一致検出回路540は、サンプリング回路530からの出力をメモリ300からの出力期待値と対比して一致不一致を検出する。【選択図】  図１
2010040092.tif 000002
【特許請求の範囲】
【請求項１】
クロック同期式のメモリのアクセスタイムをテストする回路であって、
前記メモリに入力されるクロックをメモリ性能に許容される時間だけ遅延させた遅延クロックを生成する遅延回路と、
前記メモリからの出力を前記遅延回路からの前記遅延クロックのタイミングで取り込んで出力するサンプリング回路と、
前記サンプリング回路からの出力を前記メモリからの出力期待値と対比して一致不一致を検出する一致検出回路と、を備える
ことを特徴とするメモリテスト回路。
【請求項２】
請求項１に記載のメモリテスト回路において、
前記遅延回路は、プリミティブゲートを所定段数重ねた構成である
ことを特徴とするメモリテスト回路。
【請求項３】
請求項１に記載のメモリテスト回路において、
前記クロックを前記遅延回路よりも遅延させる第２の遅延回路と、
前記一致検出回路からの出力を前記第２の遅延回路からの遅延クロックのタイミングで取り込んで出力する第２のサンプリング回路と、を備える
ことを特徴とするメモリテスト回路。
【請求項４】
請求項１から請求項３のいずれかに記載のメモリテスト回路において、
前記メモリはパラレルデータを出力可能であって、
前記サンプリング回路と前記一致検出回路との組み合わせは前記メモリの出力ビット数分並列に設けられている
ことを特徴とするメモリテスト回路。
【請求項５】
請求項４に記載のメモリテスト回路において、
前記メモリはパラレルデータを出力可能であって、
前記サンプリング回路と前記一致不一致回路との組み合わせは前記メモリの出力ビット数分並列に設けられ、
前記並列に設けられた一致検出回路の出力を入力とする第２の一致検出回路と、
前記クロックを前記遅延回路よりも遅延させる第２の遅延回路と、
前記第２の一致検出回路からの出力を前記第２の遅延回路からの遅延クロックのタイミングで取り込んで出力する第２のサンプリング回路と、を備える
ことを特徴とするメモリテスト回路。
【請求項６】
請求項１から請求項５のいずれかに記載のメモリテスト回路と、
前記メモリに対してテストデータの書込みおよび読出しを行うとともにメモリ出力と出力期待値とを比較するメモリテストを実行するメモリBIST回路と、を備えるメモリテスト装置。
【請求項７】
請求項６に記載のメモリテスト装置とメモリとを備えるメモリ装置。
【請求項８】
請求項７に記載のメモリ装置において、
メモリを複数備えており、
前記複数のメモリによって前記メモリテスト回路を共用する
ことを特徴とするメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。具体的には、メモリのアドレスアクセスタイムを評価テストするメモリテスト回路、メモリテスト装置、メモリ装置に関する。
【背景技術】
【０００２】
メモリの性能評価指標としてアドレスアクセスタイムがある。近年、メモリ容量の増大とともに処理速度の向上が求められるため、メモリのアドレスアクセスタイムに許容される遅延時間も益々短くなっており、アドレスアクセスタイムを正確に評価することが難しくなってきている。ここで、特許文献1には、メモリのアドレスアクセスタイムが許容時間であるか否かの合否判定を行うスピード判定回路を具備した半導体集積回路装置が開示されている。
【０００３】
図7は、特許文献1に開示された半導体集積回路の構成を示す図である。図7において、半導体集積回路は、メモリ回路100と、BIST回路110と、スピード判定回路120と、を備えている。BIST回路110は、テスト信号TINの入力により、アドレス信号AD、書込みデータ信号DIおよび書込／読出制御信号CNTを自動発生してメモリ回路100に供給し、マーチングテストおよびチェッカーボードテスト等の基本テストを実行する。
【０００４】
図8は、従来のスピード判定回路120の構成を示す図である。
スピード判定回路120は、AND回路130と、セットリセット付きフリップフロップ回路131と、遅延回路132と、フリップフロップ回路133と、EX-NOR回路134と、を備えている。
スピード判定回路120の動作を図9のタイミングチャートを参照しながら説明する。
メモリ回路100のテスト時にBIST回路110からアドレス信号ADが出力され、メモリ回路100とAND回路130とに入力される。そして、時刻t1において、BIST回路110からアドレスの最大値を示すアドレス信号AD（すなわち総てがHレベルのアドレス信号）が出力されると、AND回路130はHレベルの信号CDを出力する。この信号CDはフリップフロップ回路131のクロック端子（C）に入力される。すると、フリップフロップ回路131は、データ端子（D）に常時入力されているHレベル信号を取り込んで出力信号Q1をLレベルからHレベルに立ち上げる。フリップフロップ回路131の出力信号Q1は、分岐され、一方は遅延回路132を介してフロップフロップ回路131のリセット端子（R）に入力される。フリップフロップ回路131の立ち上がり信号が所定の遅延をもってリセット端子（R）に入力されるため、フリップフロップ回路131からの出力信号Q１は所定時間幅（TD）を有するワンショットパルスとなる。フリップフロップ回路131からの出力信号Q1が分岐された他方は次段のフリップフロップ回路133のクロック端子（C）に入力される。フリップフロップ回路133のデータ端子（D）にはメモリ回路100からの出力DOUTが入力されているところ、フリップフロップ回路133はクロック（C）の立ち下がりタイミング（つまりQ1の立ち下がりタイミングt2）でメモリ回路100からの出力データDOUTを取り込んで出力信号Q2を出力する。フリップフロップ回路133からの出力信号Q2は、BIST回路110から発生された期待値とともに次段のEX-NOR回路134に入力される。EX-NOR回路134にて、フリップフロップ回路133からの出力信号Q2はBIST回路110から発生された期待値と照合され、所定遅延時間TD以内にメモリ回路100から期待値に一致したデータが出力されているか判定される。これにより、メモリ回路100のアドレスアクセスタイムが評価される。
【特許文献１】特開2001-266595号公報（図1、図3、図7、段落（0022）-（0026））
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１のスピード判定回路120では、アドレス信号ADをスピード判定回路120のAND回路130に入力して動作契機としている構成上、固定アドレスのアクセスタイムしか評価できないという問題がある。特許文献１では、メモリの記憶領域のうち最上位のアドレス空間でアクセスタイムの最大遅延が生じると仮定し、上記構成によってメモリ全体のアドレスアクセスタイムを保障できるとしている。
しかしながら、近年の微細化が進む半導体メモリ回路ではトランジスタを極限に小さく設計するため、トランジスタの能力のばらつきが大きくなりやすい。すると、最上位アドレス空間のアクセスタイムが最大であったり、もしくは、ある特定のアドレスへのアクセスタイムが最大になるとは言い切れず、固定アドレス（例えば最上位アドレス）のアクセスタイムだけを保障してもメモリ性能の評価としては不十分である。
【課題を解決するための手段】
【０００６】
本発明のメモリテスト回路は、クロック同期式のメモリのアクセスタイムをテストする回路であって、前記メモリに入力されるクロックをメモリ性能に許容される時間だけ遅延させた遅延クロックを生成する遅延回路と、前記メモリからの出力を前記遅延回路からの前記遅延クロックのタイミングで取り込んで出力するサンプリング回路と、前記サンプリング回路からの出力を前記メモリからの出力期待値と対比して一致不一致を検出する一致検出回路と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、メモリのすべてのアドレス空間についてクロック同期で出力される出力データが許容遅延時間以内であるか否かをテストすることができる。このように本発明によればメモリスピードのテストカバーレッジが特定のアドレスに限定されないので、メモリの性能評価を従来に比べてより正確に行うことができる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施の形態を図示するとともに図中の各要素に付した符号を参照して説明する。
本発明の第1実施形態について説明する。
図1は、本発明の第1実施形態に係るメモリ装置200の構成を示す図である。
メモリ装置200は、メモリ回路（メモリ）300と、BIST回路（メモリBIST回路）400と、メモリスピード評価回路（メモリテスト回路）500と、を備えている。
メモリ回路300は、クロック同期式の半導体メモリである。
なお、メモリ回路300としては、DRAM、SRAM、フラッシュメモリなどを採用でき、その種類は特に限定されるものではない。
BIST回路400は、メモリテスト用の一般的なBIST回路である。
具体的には、BIST制御回路410と、書込/読出制御回路420と、アドレスデータ生成回路430と、書込データ生成回路440と、期待値データ生成回路450と、比較回路460と、備えている。
アドレスデータ生成回路430は、アドレスデータを順に自動発生してメモリ回路300のアドレス入力端子ADDRにこのアドレスデータを入力する。書込データ生成回路440はテストデータを生成してメモリ回路300のデータ入力端子DINに入力する。これにより、所定のアドレス空間にテストデータが順に書き込まれていく。そして、書込／読出制御回路420によってメモリ回路300を読み出し状態にし、メモリ回路300からアドレス順にデータを読み出す。このとき、期待値データ生成回路450は、メモリ回路300から読み出されるべきテストデータに基づいて期待値データを生成し、比較回路460に出力する。
メモリ回路300からはクロックタイミングに応じて出力データが順次出力され、そのメモリ回路300からの出力データは比較回路460によって期待値データ(出力期待値)EXOUTと照合される。  出力データDOUTと期待値データEXOUTとが一致していれば、正確にデータの書き込み／読み出しが実行されていることが判定される。
【０００９】
次に、メモリスピード評価回路500について説明する。
メモリスピード評価回路500は、メモリ回路300からの出力データDOUTがパラレルデータであることに対応して、データビットごとのメモリ出力スピードを判定するサブモジュールとしての判定回路510を複数有する。
判定回路510の構成は基本的にすべて同じである。判定回路510は、遅延回路520と、フリップフロップ回路（サンプリング回路）530と、XOR回路（一致件出回路）540と、を備える。
【００１０】
遅延回路520にはメモリ回路300に入力されるクロック信号CLKが分岐して入力され、このクロック信号CLKを所定時間遅延させた遅延クロックDLCKを出力する。遅延回路520でクロック信号CLKを遅延させる時間TDとしては、メモリ回路300のアドレスアクセスタイムTACとして許容される最大遅延間に設定される。遅延回路520は、例えばインバータなどの基本プリミティブゲートを多段重ねた構成によって実現できるが、遅延時間を制御できるものであれば具体的な構成は必ずしも限定されるものではない。
【００１１】
フリップフロップ回路530には、そのクロック端子に前記遅延回路520からの遅延クロックDLCLKが入力され、データ端子（D）にメモリ回路300からの出力データDOUTが入力されている。
これにより、メモリ回路300からの出力データDOUTを遅延クロックDLCKのタイミングで取り込んでサンプリングデータFFOUTとして出力する。メモリ回路300からの出力が遅延回路520の遅延時間TDよりも早くフリップフロップ回路530に到達している場合には、フリップフロップ回路530からの出力データFFOUTは、メモリ回路300からの出力データDOUTに一致することになる。その一方、メモリ回路300からの出力データDOUTが許容値よりも遅延した場合、フリップフリップ回路530はメモリ回路300からの出力データDOUTを取り込めなくなる。
【００１２】
XOR回路540には、期待値データ生成回路450からの期待値データEXOUTと、フリップフロップ回路530からのサンプリングデータFFOUTと、が入力され、両者の一致不一致に応じて判定信号OROUTを出力する。
これにより、期待値データEXOUTとサンプリングデータFFOUTとの一致不一致が判定される。期待値データEXOUTとサンプリングデータFFOUTとが一致している場合はLレベルの判定信号OROUTが出力される。その一方、期待値データEXOUTとサンプリングデータFFOUTとが不一致の場合にはHレベルの判定信号OROUTが出力される。
【００１３】
そして、メモリスピード評価回路500は、すべての判定回路510からの判定信号OROUTを入力信号とするOR回路（第2の一致検出回路）550を備えている。
OR回路550は、すべての判定回路510からの出力がLレベルであれば評価結果としてLレベルの信号を出力する。
この場合、すべての判定回路510において期待値データEXOUTとサンプリングデータFFOUTとが一致していたことになるので、指定アドレスにおけるすべてのデータビットが許容遅延時間以内に正しく出力されていたことがわかる。その一方、パラレル出力のデータビットのうち一つでも許容遅延時間から遅れていた場合にはOR回路550からの出力はHレベルになり、異常が検出される。
【００１４】
次に、メモリスピード評価回路500の動作を説明する。
図２は、メモリスピード評価回路500の動作を説明するためのタイミングチャートである。
書込／読出で読み出しにする。
アドレスデータ生成回路430でアドレスデータが生成されてメモリ回路のアドレス端子ADDRに入力される。同時に、期待値データ生成回路450にて前記アドレスデータから出力されるべき期待値データが生成され、XOR回路540に出力される。メモリ回路300は、クロックCLKのタイミングでアドレスデータADDRを取り込んで、アドレス空間にアクセスし、データDOUTを出力する。このときメモリ回路300のアドレスアクセスタイムTACによりデータ出力までに遅延時間が生じる。メモリ出力データDOUTはフリップフロップ回路530のデータ端子(D)に入力される。クロックCLKは、遅延回路520にも入力され、遅延回路520により許容遅延時間TDだけ遅延した遅延クロックDLCKが生成される。
遅延クロックDLCKはフリップフロップ回路530のクロック端子（D）に入力される。そして、フリップフロップ回路530において、遅延クロックDLCLKのタイミングでフリップフロップ回路530のデータ端子に入力されたデータがサンプリングされる。
図２においては、メモリ出力データDOUTが遅延クロックDLCKよりも早いタイミングで出力されているので、フリップフロップ回路530は遅延クロックのタイミングでメモリ出力データDOUTを取り込んで出力する。
フリップフロップ回路530からの出力データFFOUTはXOR回路540に出力される。
XOR回路540においては、期待値データ生成回路450にて生成された期待値データEXOUTがもう一方の入力端子に入力されているところ、FFOUTと照合して、一致している場合にはLレベルの判定結果XOROUTを出力する。そして、メモリ出力のパラレルデータに対応した複数の判定回路510が設けられているところ、すべての判定結果XOROUTがLレベルで一致している場合には、OR回路550からLレベルの評価結果が出力されて、指定アドレスにおけるすべてのデータビットが許容遅延時間以内に正しく出力されていたことがわかる。
【００１５】
次に、図3を参照して、異常動作が生じた場合の検出について説明する。
図3は、アドレスA3のアドレスアクセスタイムTACが許容遅延時間を超過している場合におけるタイミングチャートである。
図3において、アドレスADDRの指示とクロック信号によりメモリ回路300から順番にメモリ出力データDOUTが出力されるところ、出力データD[A3]が許容遅延時間TDを超過した場合を示す。
フリップフロップ回路530は、遅延クロックDLCLKのタイミングでデータ端子（D）のデータを取り込むが、メモリ回路300からの出力データD[A3]が端子に到達していないので、取り込めない。そのため、フリップフロップ回路530からの出力FFOUTは、D[A3]とは異なってくる。この場合、XOR回路540では、一方の入力である期待値データEXOUTと他方の入力であるフリップフロップ回路530からの出力FFOUTとで値が異なるので、Hレベルの信号が判定結果XOROUTとして出力されることになる。OR回路550において、判定回路510からの判定結果が一つでも異常（Hレベル）であると、OR回路550からの評価結果はHレベルとなり、指定アドレスADDRにおける出力データのうち、少なくとも１ビットは許容時間よりも遅延していることが検出される。
【００１６】
このように本実施形態によれば、クロック同期式メモリ300の出力スピードを評価することができる。このとき、メモリ300のすべてのアドレス空間についてデータ出力スピードを許容遅延時間と対比できるので、従来のごとく特定アドレスの出力スピードのみでメモリ性能を評価する場合に比べて極めて正確な評価を行うことができる。
【００１７】
（第2実施形態）
次に、本発明の第2実施形態について説明する。
第2実施形態の基本的構成は第1実施形態に同様であるが、OR回路550の後段にフリップフロップ回路620を設けて評価結果の検出を容易にした点に特徴を有する。
図4は第2実施形態の構成を示す図である。
図4において、メモリスピード評価回路600は、検出用遅延クロック生成回路（第2の遅延回路）610と、評価結果サンプリング回路（第2のサンプリング回路）620と、を備えている。
検出用遅延クロック生成回路610は、前記遅延回路520よりもわずかに遅れた遅延クロックを生成する回路である。検出用遅延クロック生成回路610にはメモリ回路300および遅延回路520と同じクロック信号CLKが入力され、遅延させた遅延クロックを評価結果サンプリング回路のクロックFFCKとして出力する。評価結果サンプリング回路620はフリップフロップ回路で構成され、評価結果サンプリング回路620のクロック端子には前記クロックFFCKが入力され、データ端子(D)にはOR回路550からの評価結果OROUTが入力される。評価結果サンプリング回路620は、評価結果OROUTをクロックFFCKのタイミングで取り込んで検出結果として出力する。
【００１８】
図5は、第2実施形体の動作を説明するタイミングチャートである。
図5において、OR回路550から評価結果OROUTが出力されている。
また、検出用遅延クロック生成回路610からクロック信号を遅延させたクロックFFCKが出力され、評価結果サンプリング回路620がクロックFFCKのタイミングで評価結果OROUTを取り込む。
これにより、評価結果サンプリング回路620は、評価結果OROUTがLレベルに立ち下がるのをタイミングよく取り込むことができる。そして、評価結果サンプリング回路620にて取り込む評価結果がメモリ回路の正常動作を示すLレベルであれば、評価結果サンプリング回路620から出力される検出結果は常にLレベルである。また、メモリ回路の出力速度が遅延して評価結果OROUTに立ち上がりがあった場合、評価結果サンプリング回路620はこれを取り込んで出力し、異常を検出する。
このように本実施形態によれば、評価結果サンプリング回路620によって評価結果OROUTを自動的にタイミングよくサンプリングすることができるのでメモリの正常動作または異常動作を簡便に検出することができる。
したがって、メモリテストを高速で行う場合には評価結果OROUTも高速で変化することになるところ、このような場合でも正確にメモリスピードの評価を行うことができる。
【００１９】
（第3実施形態）
次に、本発明の第3実施形態について説明する。
第3実施形態は、複数のメモリユニット310によってメモリスピード評価回路500を共有する点に特徴を有する。
図6は、第3実施形態に係るメモリ装置230の構成を示す図である。
図6において、メモリスピード判定回路500の構成は第1実施形態にて説明した構成と同一である。そして、第3実施形態においてはメモリ回路300とBIST回路400とにて構成されるメモリユニット310が二つ設けられており、二つのメモリユニット310がメモリスピード評価回路500に接続されている。このような構成において、メモリユニット310ごとにメモリ出力スピードをメモリスピード評価回路によって評価する。
このような第3実施形態によれば、複数のメモリユニット310でメモリスピード評価回路500を共有するので、記憶容量を増大させるためにメモリユニットを複数設ける場合でも回路構成を簡易にしつつ、かつ、すべてのメモリユニットの動作速度を保証することができる。
【００２０】
なお、メモリユニットは複数（３つ以上）設けられていても本実施形態のごとくスピード判定回路を共用できることはいうまでもない。
【００２１】
上記実施形態においてはメモリ回路からパラレルに出力データが出力される場合を例にしたが、メモリ回路からの出力データがシリアル信号である場合には、メモリスピード評価回路は前記シリアル信号に対応して一つの判定回路を備えていればよいことはもちろんである。
【００２２】
本発明に係るメモリテスト回路、メモリテスト装置、メモリ装置を具体的に構成するにあたっては、半導体集積回路によって構成できることはもちろんである。
【図面の簡単な説明】
【００２３】
【図１】本発明の第1実施形態に係るメモリ装置の構成を示す図である。
【図２】第1実施形態において、スピード判定回路の動作を説明するためのタイミングチャート。
【図３】第1実施形態において、メモリのアドレスアクセスタイムが許容遅延時間を超過した場合におけるスピード判定回路の動作を説明するためのタイミングチャート。
【図４】第2実施形態の構成を示す図である。
【図５】第2実施形体の動作を説明するためのタイミングチャート。
【図６】第3実施形態の構成を示す図。
【図７】背景技術の説明において、従来の半導体集積回路の構成を示す図。
【図８】従来のスピード判定回路の構成を示す図。
【図９】従来のスピード判定回路の動作を説明するためのタイミングチャート。
【符号の説明】
【００２４】
200、210、230…メモリ装置、300…メモリ回路、310…メモリユニット、400…BIST回路、410…BIST制御回路、420…書込／読出制御回路、430…アドレスデータ生成回路、440…書込データ生成回路、450…期待値データ生成回路、460…比較回路、500、600…メモリスピード評価回路、510…判定回路、520…遅延回路、530…フリップフロップ回路、540…XOR回路、550…OR回路、610…検出用遅延クロック生成回路（第2の遅延回路）、620…評価結果サンプリング回路（第2のサンプリング回路）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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