(57)【要約】【課題】欠陥同定ツールが開示される。【解決手段】欠陥同定ツールは、微小デバイス内の欠陥が生じ易い位置を予測する。前記ツールは、欠陥の種類及び欠陥が生じ易い個々のネットリストの両方を同定し得る。試験回路生成ツールは、次に続いて、この欠陥情報を用い、微小回路の同定された部分内の欠陥を試験する試験回路を生成する。同様に、自動試験パターン生成ツールは、欠陥位置情報を用い、微小回路の指定部分内の同定された欠陥に対応する故障を検査するために特別に作成された試験データを生成し得る。ツールの種々の実施は、製造過程の欠損又は不具合のような器材誤差により生じる欠陥が生じ易い位置及び無秩序に作られる欠陥が生じ易い位置の両方を同定するために利用されて良い。【選択図】図６
2010040047.tif 000002
【特許請求の範囲】
【請求項１】
微小デバイス設計内の見込み欠陥位置同定方法であって、
設計データ処理モジュールは、設計データデータベースから微小デバイス設計を受信する段階、
前記設計データ処理モジュールは、前記微小デバイスのシミュレートされた製造データを生成するため、製造中に前記微小デバイスが晒される製造過程の動作及び無秩序な環境条件により定められるシステムのモデルをシステムモデルデータベースから受信し、前記モデルを用い、前記微小デバイスの少なくとも一部の製造をシミュレートする段階、及び
前記設計データ処理モジュールは、前記シミュレートされた製造データを前記微小デバイス設計と比較し、前記微小デバイス設計内の見込み欠陥位置を同定する段階、を有する、欠陥位置同定方法。
【請求項２】
前記システムは、前記微小デバイスの製造中に前記微小デバイス内に無秩序に欠陥を生成する、請求項１記載の方法。
【請求項３】
前記システムは、フォトリソグラフィー過程の間に、周囲の粒子とレチクルの接触を記述する、請求項２記載の方法。
【請求項４】
前記システムは、前記微小デバイスの製造中に前記微小デバイス内に器材による欠陥を生成する、請求項１記載の方法。
【請求項５】
前記システムは、光学製造過程の制限を記述する、請求項４記載の方法。
【請求項６】
前記システムは、製造過程の制限を記述する、請求項１記載の方法。
【請求項７】
前記システムは、製造過程の間の環境効果を記述する、請求項１記載の方法。
【請求項８】
前記システムのモデルを実施する制約を定める、システムのルール又は基準を受信する段階、及び
前記受信したシステムのルール又は基準に基づき、前記微小デバイスの製造をシミュレートする段階、を更に有する、請求項１記載の方法。
【請求項９】
前記ルールは、前記システムのモデルを用いて製造がシミュレートされる、微小デバイス設計の部分を定める、請求項８記載の方法。
【請求項１０】
前記微小デバイス設計内の見込み欠陥の種類を同定する段階を更に有する、請求項１記載の方法。
【請求項１１】
前記同定された見込み欠陥の種類は、ブリッジ欠陥、短絡欠陥、ネッキング欠陥、及び重なりなしの接点の欠陥から成るグループから選択された１つ以上の欠陥種類を有する、請求項１０記載の方法。
【請求項１２】
前記見込み欠陥を有する１つ以上のネットリストを同定することにより、前記微小デバイス設計内の見込み欠陥位置を同定する段階を更に有する、請求項１記載の方法。
【請求項１３】
前記微小デバイス設計に関連する前記見込み欠陥の幾何学的位置を同定することにより、前記微小デバイス設計内の見込み欠陥位置を同定する段階を更に有する、請求項１記載の方法。
【請求項１４】
微小デバイス設計内の見込み欠陥位置同定ツールであって、
製造中に微小デバイスが晒されるシステムのモデルを有するシステムモデルデータベース、並びに
前記微小デバイスのシミュレートされた製造データを生成するため、前記システムモデルデータベースに含まれる前記システムのモデルを用い、微小デバイス設計の製造をシミュレートし、及び
前記シミュレートされた製造データを前記受信された微小デバイス設計と比較し、前記微小デバイス設計内の見込み欠陥位置を同定する、設計データ処理モジュール、を有する、欠陥位置同定ツール。
【請求項１５】
前記システムは、前記微小デバイスの製造中に前記微小デバイス内に無秩序に欠陥を生成する、請求項１４記載のツール。
【請求項１６】
前記システムは、フォトリソグラフィー過程の間に、周囲の粒子とレチクルの接触を記述する、請求項１５記載のツール。
【請求項１７】
前記システムは、前記微小デバイスの製造中に前記微小デバイス内に機材による欠陥を生成する、請求項１４記載のツール。
【請求項１８】
前記システムは、光学製造過程の制限を記述する、請求項１７記載のツール。
【請求項１９】
前記システムは、製造過程の制限を記述する、請求項１４記載のツール。
【請求項２０】
前記システムは、製造過程の間の環境効果を記述する、請求項１４記載のツール。
【請求項２１】
前記微小デバイス設計の製造のシミュレーション中に用いられる前記システムのモデルの制約を定めるルール又は基準を有するシステムルールデータベースを更に有する、請求項１４記載のツール。
【請求項２２】
前記ルールは、前記設計データ処理モジュールが前記微小デバイスの製造をシミュレートする、前記微小デバイス設計の部分を定める、請求項２１記載のツール。
【請求項２３】
前記設計データ処理モジュールは、微小デバイス設計内の見込み欠陥の種類を更に同定する、請求項１４記載のツール。
【請求項２４】
前記設計データ処理モジュールは、ブリッジ欠陥、短絡欠陥、ネッキング欠陥、及び重なりなしの接点の欠陥から成るグループから選択された１つ以上の欠陥種類を有する見込み欠陥の種類を同定する、請求項２３記載のツール。
【請求項２５】
前記設計データ処理モジュールは、前記見込み欠陥を有する１つ以上のネットリストを同定することにより、前記微小デバイス設計内の見込み欠陥位置を同定する、請求項１４記載のツール。
【請求項２６】
前記設計データ処理モジュールは、前記前記微小デバイス設計に関連する前記見込み欠陥の幾何学的位置を同定することにより、前記微小デバイス設計内の前記見込み欠陥位置を同定する、請求項１４記載のツール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微小デバイスの設計及び試験における種々の支援技術及びツールに関する。本発明の種々の態様は、特に、微小デバイスの設計から製造された微小デバイス内で見込み欠陥位置の同定に適用可能である。
【背景技術】
【０００２】
微小回路素子は、自動車からマイクロ波、パーソナルコンピュータまで、種々の製品で利用されている。これら機器の重要性の高まりと共に、製造者らはこれら機器を改良し続ける。例えば、毎年、微小回路素子製造者は、プログラム可能なマイクロプロセッサーのような微小回路をより複雑化し、更に小型化させる新技術を開発している。更に、多くの製造者は、これら技術を利用し、光素子、機械装置及び静的記憶装置のような他の種類の微小デバイスを製造している。これら非電気的微小デバイスは、微小回路素子が現在重要であると同様に、将来重要になるだろう。
【０００３】
特に集積回路設計のために作成された微小デバイス設計ソフトウェアは、種々の程度の抽象化で微小デバイスを表現するために、多くの複雑な動作手順又はステップを有し得る。例えば、デジタル集積回路（ＩＣ）は、一般に、初めに、抽象的な論理関係のセットとして作成され、そしてこれら論理関係を表現するために必要な複雑な電子回路が合成されなければならない。これら回路図表現は、スイッチ、増幅器、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、及び特定の論理機能又は下位機能を実行する他の論理要素の接続を決定する「ネットリスト」の集合を有する。図１に示されるような一般的な回路表現は、記号回路図、又は回路図と称される。
【０００４】
これら記号表現はまた、回路で利用されるトランジスター及び配線の実際の物理的寸法を決定する物理的表現に変換されなければならい。しばしば、これら物理的表現の所定のライブラリが存在し、ネットリストの一部又はネットリストの全体に対応する。これら所定の表現は、図表現の種々の対応する構成要素に簡単に置き換えることができる。これら物理的表現（又はレイアウト設計）は、標準的に複数層の表現であり、各層内で決定された多角形を有し、機能的目的を達成するために必要な物理素子を生成する。例えば、論理スイッチは、半導体材料層のアクティブ領域に亘り形成されたポリシリコンゲートとして作成されたトランジスターで構成され得る。コンタクトホール及び金属で満たされたバイアスは、ある層から別の層への電気的接続を提供する。また金属配線は、ある素子を別の素子に接続するために配置される。ＡＮＤゲートのような論理要素は、複数のトランジスターを有して良い。図１の回路のレイアウトは、図２に示される。
【０００５】
設計作業の流れは、標準的に、これら物理表現を構成する多角形の層が所望の論理ネットリストに対し検証されなければならない点を有する。この比較は、例えば、２つの要素を接続する配線のセットの物理的表現が、ネットリスト内の所望の電気接続に対応することを保証する。この検証段階は、例えば、ＬＶＳ（レイアウト対回路（又はソース））ソフトウェアを用いて行われて良い。この種のソフトウェアは、標準的にレイアウトを取り込み、そしてそのレイアウトに対応するネットリストのセットを生成することにより動作する。この生成されたネットリストは、次に、最初にレイアウトが決定された元のネットリストと比較される。２つのネットリストが許容範囲で一致した場合、設計過程は、他の所望の検証段階へ、そして最後に製造へ進む。
【０００６】
集積回路の製造は、標準的に、層毎に実施される。形成されるべき多角形のパターンは、「フォトマスク」又はレチクル上に作成され、次にリソグラフィー技術でシリコン又はガリウムヒ素のような材料のウェハーに再現される。集積回路（ＩＣ）は、従って、各層に特有の多角形を決定するために作成された異なるマスクを用い、層毎に積み重ねられる。
【０００７】
微小デバイスが複雑になる程、それらはまた、製造がより困難になる。従来の微小回路素子は、例えば、何百万もの接続を有し得る。各接続は、正しく製造されなかった場合、微小回路を不正に動作させ又は故障させ得る。従って、微小デバイス製造者にとって、意図しない物理的欠陥を含む微小デバイス内の誤りを、顧客又は他のユーザーに提供する前に検出することが重要である。留意すべき点は、当業者がしばしば、偶発的に製造過程に取り込まれた（ごみの破片又は他の粒子のような）特定の意図しない要素が意図しない物理的異常を生成する場合に生じる「欠陥」、及び回路の意図された要素が単に不正に製造された場合に生じる種類の誤りを区別することである。同様に、一部の当業者は、しばしば、製造過程の間に取り込まれた意図しない要素により生じた欠陥を、不良配線が動作中に短絡し、電気的故障を引き起こし、従って動作中の電気的「欠陥」の原因となる場合のような、微小デバイスの製造後の問題と区別する。しかしながら、本願明細書を通じて用いられるように、「欠陥」という語は、環境的又は粒子に関連する欠陥、不正な仕様で製造された所望の物理的特徴、及び寸法管理の仕様範囲内の特徴を区別しないが、しかし、電気的故障又は機械的問題を含む。
【０００８】
微小デバイス製造における、欠陥を生じる問題は、器材により及び無秩序に生じ得る。器材による欠陥は、しばしば製造過程の欠損から生じる。この種の欠陥の例は、図３及び４示される。より詳細には、図３は、欠陥を有さない微小デバイス３０１の一部を示す。この部分は、２つの配線ライン３０３及び３０５、及び３個の機能構造３０７―３１１を有する。これら配線ライン３０３及び３０５は、この特定の層内に物理的に近く配置された場合でさえ、回路の全く異なるネットリストに属して良い。
【０００９】
図３に示された回路部分３０１は、欠陥を有さない。一方、欠損又は回路部分３０１を形成するために用いられた製造過程での不具合は、微小回路の別の製造過程で欠陥を生じ得る。当業者により理解されるように、ライン３０３及び３０５は、フォトリソグラフィー過程により形成されて良い。この製造過程を用い、ライン３０３及び３０５に対応する領域は、フォトマスク上に形成される。フォトマスクを通過する光（又は別の種類の放射）は、次にフォトレジストと称される感光性ポリマーの層で覆われた導体材料に焦点を合わせられる。そしてフォトレジストの感光部分（又は代案として、非感光部分）は除去される。残ったフォトレジスト及び導体材料は、次にエッチング装置内に置かれる。依然としてフォトレジストに覆われている導体材料は、エッチングされない。同時に、フォトレジストが除去された部分の導体材料は、エッチングされ除去される。このエッチング過程の後、残ったフォトレジストは除去され、導体ライン３０３及び３０５を残す。
【００１０】
例えば、ライン３０３及び３０５を作成するために利用されるフォトマスクが正確に位置付けられないと、フォトレジスト上のフォトマスクの像は、部分的に焦点がずれ、図４に示されるように、続いてライン３０３及び３０５の間に形成される「ブリッジ」４０１を生じる。ブリッジ４０１は、意図しない物理的異常又は機能構造３０７及び３０９を機能構造３１１と不正に接続する欠陥である。この欠陥は、また、回路３０１に不正な電気信号又は「故障」を生成させ得る。例えば、ライン３０３が論理値「１」を有する電気信号と恒久的に接続される場合、ライン３０５により伝達される電気信号は、同様に論理値「１」に固定される。１つの配線により伝達される電気信号が他のラインとのブリッジにより誤って特定の値に固定されるこの種類の故障は、しばしば、「縮退」故障として参照される。縮退故障は、信号線が接地ラインにブリッジされた場合（「０」縮退故障）、又は信号線が電力ラインにブリッジされた場合（「１」縮退故障）のように、連続信号値を生じ得る。また、信号線がより強力な駆動力を有する別の信号線にブリッジされた場合、ブリッジされた信号線は、動的な縮退故障を経験し得る。
【００１１】
ブリッジ欠陥を含む、欠損又は製造過程の不具合から生じ得る種々の欠陥は、複数のリソグラフィー過程の条件の何れか１つが理想から逸脱した場合に生じ得る。これら条件は、リソグラフィー装置の焦点、照射線量設定、位置オーバーレイ制御、後露光ベーキング、ベーキングホットプレートの均一性、フォトレジスト過程条件、及び当業者に知られているリソグラフィーの面積に影響する他の条件を含んで良い。プラズマ、エッチング又は金属蒸着のような他の過程のステップは、プラズマ組成、真空条件、露光時間、金属スパッターターゲット組成、等のような、ウェハー上に形成される最終パターンの寸法に変化を生じ得る同様の変数を有する。
【００１２】
無秩序な欠陥は、製造過程の間の環境条件により引き起こされ得る。例えば、図４に示されるブリッジ欠陥もまた、製造区域の浮遊粒子により生成され得る。より詳細には、粒子は、フォトリソグラフィー製造過程の間に、無秩序にフォトマスク又はウェハー上に着地し得る。十分な大きさの粒子がフォトマスク上のライン３０３及び３０５の間に対応する領域に着地すると、ブリッジ４０１もまた、ライン３０３及び３０５の間に形成され得る。
【００１３】
種々の試験手順が、欠陥の起源に拘わらず、電気信号の故障を検査することにより、微小デバイス内の物理的欠陥の存在を同定するために開発されている。いくつかの従来の試験技術によると、（しばしば「試験設計」技術として参照される）、微小回路の設計データは、試験生成ツールに入力される。試験生成ツールは、１つ以上の試験アルゴリズムを利用し、設計に記述された接続性を分析し、そして微小回路を試験するための試験回路設計を生成する。微小回路設計は、次に、最終的に製造される微小回路が試験回路を組み込むよう、試験回路設計を挿入することにより変更される。試験回路は、例えば、テストデータのパターンを微小回路内の深部に取り込ませ、及びそれらテストパターンに対する微小回路の応答から生じる電気信号状態情報を読み出させる、シフトレジスタ回路の連鎖（しばしば「スキャンチェイン」として参照される）を有する。他のテスト構造は、試験設計ソフトウェアの当業者に知られている。
【００１４】
しばしば「ビルトインセルフテスト」（ＢＩＳＴ）技術として参照される、いくつかの試験技術では、試験回路設計は、無秩序に試験データを生成し、試験データを微小回路に適用し、そして試験結果を処理する。しばしば「決定性（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）」試験として参照される、更に別の試験技術では、試験生成ツール又は自動試験パターン生成（ＡＴＰＧ）ツールは、試験データ（しばしばテストベクタとして参照される）の専門のパターンを作成し、微小回路を試験する。決定性試験パターンは、無秩序に生成されないが、個々の故障に関し微小回路を試験するために特別に作成される。決定性試験パターンは、次に、自動試験装置（ＡＴＥ）により試験回路に適用され、微小回路素子を試験する。
【００１５】
これら両方の技術では、しかしながら、微小回路の比較的小さい部分しか試験できない。より詳細には、従来の微小回路には多数の構成要素があるので、全ての構成要素を試験することは実用的でない。その代わり、微小デバイス全体の信頼性を決定するために、標準的に微小デバイスのほんの一部の構成要素しか試験されない。従って、微小デバイスのどの構成要素がより欠陥を有し易いかを良く同定し、これら構成要素が試験される構成要素の中に確実に選択されることは、有利である。更に、これら構成要素がこれらの種類の欠陥の存在について確実に試験されるよう、これら構成要素が有し易い欠陥の種類を決定することは、有用である。
【００１６】
更に、微小回路内の試験位置は、微小回路設計内の接続性情報に基づき選択される。つまり、試験位置は、微小回路設計で記述された構成要素間の相互接続に基づき、欠陥の実際の位置を考慮せずに選択される。多くの回路装置では、しかしながら、試験位置は、欠陥が検出され得るか否かを決定し得る。例えば、図５は、入力５０１及び３個のＮＡＮＤゲート５０５−５０９を有する回路５０１を示す。回路はまた、２つの配線ライン５１１及び５１３を有する。配線ライン５１１及び５１３は、ＡＮＤ型のブリッジ欠陥５１５によりブリッジされている。
【００１７】
ブリッジ欠陥は、例えば、値「０」を有する「縮退」故障が、ライン３１３上で検出され、同時にライン３１１の信号値が同様に「０」に設定された場合、検出される。しかしながら、回路位置３１７において検出されるべきこの「０縮退」故障の場合、ライン３１１の信号値は、値「１」に設定されなければならない。従って、ブリッジ欠陥は励起され得ない。同一の理由により、試験回路が、ライン３１３の「０縮退」故障の発生に関し回路位置３１７のみを試験する場合、テスターは、回路位置３１９において生成される故障を生じ得るブリッジ欠陥３１５が存在することを理解し得ない。従って、ブリッジ欠陥３１５を示す「０縮退」故障は、回路位置３１９又はライン３１３自体において検出されなければならない。この種の点に感度の良い検出は、非特許文献１により詳細に議論されている。非特許文献１は、参照されることにより本願明細書に組み込まれる。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】米国特許第６６４３６１６Ｂ１号明細書
【非特許文献】
【００１９】
【非特許文献１】Ｂｒａｄｙ  Ｂｅｎｗａｒｅ  ｅｔ  ａｌ：“Ｉｍｐａｃｔ  Ｏｆ  Ｍｕｌｔｉｐｌｅ−Ｄｅｔｅｃｔ  Ｔｅｓｔ  Ｐａｔｔｅｒｎｓ  Ｏｎ  Ｐｒｏｄｕｃｔ  Ｑｕａｌｉｔｙ”，Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｓｔ  Ｃｏｎｆｅｒｅｎｃｅ，ＩＥＥＥ，２００３
【非特許文献２】Ｊａｎｕｓｚ  Ｒａｊｓｋｉ，Ｋａｎ  Ｔｈａｐａｒ：“Ｎａｎｏｍｅｔｅｒ  Ｄｅｓｉｇｎ：Ｗｈａｔ  ａｒｅ  ｔｈｅ  Ｒｅｑｕｉｒｅｍｅｎｔｓ  ｆｏｒ  Ｍａｎｕｆａｃｔｕｒｉｎｇ  Ｔｅｓｔ？”ＤＡＴＥ  ２００４：９３０−９３７；
【非特許文献３】Ｊａｎｕｓｚ  Ｒａｊｓｋｉ，Ｎｉｌａｎｊａｎ  Ｍｕｋｈｅｒｊｅｅ，Ｊｅｒｚｙ  Ｔｙｓｚｅｒ，Ｔｈｏｍａｓ  Ｒｉｎｄｅｒｋｎｅｃｈｔ：Ｅｍｂｅｄｄｅｄ  Ｔｅｓｔ  ｆｏｒ  Ｌｏｗ  Ｃｏｓｔ  Ｍａｎｕｆａｃｔｕｒｉｎｇ．ＶＬＳＩ  Ｄｅｓｉｇｎ  ２００４：２１−２３  ２００３；
【非特許文献４】Ｚｈｉｙｕａｎ  Ｗａｎｇ，Ｍａｌｇｏｒｚａｔａ  Ｍａｒｅｋ−Ｓａｄｏｗｓｋａ，Ｋｕｎ−Ｈａｎ  Ｔｓａｉ，Ｊａｎｕｓｚ  Ｒａｊｓｋｉ：Ｍｕｌｔｉｐｌｅ  Ｆａｕｌｔ  Ｄｉａｇｎｏｓｉｓ  Ｕｓｉｎｇ  ｎ−Ｄｅｔｅｃｔｉｏｎ  Ｔｅｓｔｓ．ＩＣＣＤ  ２００３；
【非特許文献５】Ｊａｎｕｓｚ  Ｒａｊｓｋｉ，Ｊｅｒｚｙ  Ｔｙｓｚｅｒ：Ｔｅｓｔ  Ｄａｔａ  Ｃｏｍｐｒｅｓｓｉｏｎ  ａｎｄ  Ｃｏｍｐａｃｔｉｏｎ  ｆｏｒ  Ｅｍｂｅｄｄｅｄ  Ｔｅｓｔ  ｏｆ  Ｎａｎｏｍｅｔｅｒ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｅｓｉｇｎｓ．ＩＣＣＤ  ２００３；
【非特許文献６】Ｂｒａｄｙ  Ｂｅｎｗａｒｅ，Ｃｈｒｉｓ  Ｓｃｈｕｅｒｍｙｅｒ，Ｓｒｅｅｎｅｖａｓａｎ  Ｒａｎｇａｎａｔｈａｎ，Ｒｏｂｅｒｔ  Ｍａｄｇｅ，Ｐｒａｂｈｕ  Ｋｒｉｓｈｎａｍｕｒｔｈｙ，Ｎａｇｅｓｈ  Ｔａｍａｒａｐａｌｌｉ，Ｋｕｎ−Ｈａｎ  Ｔｓａｉ，Ｊａｎｕｓｚ  Ｒａｊｓｋｉ：Ｉｍｐａｃｔ  ｏｆ  Ｍｕｌｔｉｐｌｅ−Ｄｅｔｅｃｔ  Ｔｅｓｔ  Ｐａｔｔｅｒｎｓ  ｏｎ  Ｐｒｏｄｕｃｔ  Ｑｕａｌｉｔｙ．ＩＴＣ  ２００３：１０３１−１０４０；
【非特許文献７】Ｆｒａｎｋ  Ｐｏｅｈｌ，Ｍａｔｔｈｉａｓ  Ｂｅｃｋ，Ｒａｌｆ  Ａｒｎｏｌｄ，Ｐｅｔｅｒ  Ｍｕｈｍｅｎｔｈａｌｅｒ，Ｎａｇｅｓｈ  Ｔａｍａｒａｐａｌｌｉ，Ｍａｒｋ  Ｋａｓｓａｂ，Ｎｉｌａｎｊａｎ  Ｍｕｋｈｅｒｊｅｅ，Ｊａｎｕｓｚ  Ｒａｊｓｋｉ：Ｉｎｄｕｓｔｒｉａｌ  Ｅｘｐｅｒｉｅｎｃｅ  ｗｉｔｈ  Ａｄｏｐｔｉｏｎ  ｏｆ  ＥＤＴ  ｆｏｒ  Ｌｏｗ−Ｃｏｓｔ  Ｔｅｓｔ  ｗｉｔｈｏｕｔ  Ｃｏｎｃｅｓｓｉｏｎｓ．ＩＴＣ  ２００３：１２１１−１２２０；
【非特許文献８】Ｊａｎｕｓｚ  Ｒａｊｓｋｉ：Ｔｅｓｔ  Ｃｈａｌｌｅｎｇｅｓ  ｏｆ  Ｎａｎｏｍｅｔｅｒ  Ｔｅｃｈｎｏｌｏｇｙ．ＩＴＣ  ２００３：１３−２２；
【非特許文献９】Ｚｈｉｙｕａｎ  Ｗａｎｇ，Ｋｕｎ−Ｈａｎ  Ｔｓａｉ，Ｍａｌｇｏｒｚａｔａ  Ｍａｒｅｋ−Ｓａｄｏｗｓｋａ，Ｊａｎｕｓｚ  Ｒａｊｓｋｉ：Ａｎ  Ｅｆｆｉｃｉｅｎｔ  ａｎｄ  Ｅｆｆｅｃｔｉｖｅ  Ｍｅｔｈｏｄｏｌｏｇｙ  ｏｎ  ｔｈｅ  Ｍｕｌｔｉｐｌｅ  Ｆａｕｌｔ  Ｄｉａｇｎｏｓｉｓ．ＩＴＣ  ２００３：３２９−３３８；
【非特許文献１０】Ｊａｎｕｓｚ  Ｒａｊｓｋｉ，Ｊｅｒｚｙ  Ｔｙｓｚｅｒ，Ｃｈｅｎ  Ｗａｎｇ，Ｓｕｄｈａｋａｒ  Ｍ．Ｒｅｄｄｙ：Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｃｏｍｐａｃｔｉｏｎ  ｏｆ  Ｔｅｓｔ  Ｒｅｓｐｏｎｓｅｓ．ＩＴＣ  ２００３：７４５−７５４；
【非特許文献１１】Ｉｒｉｔｈ  Ｐｏｍｅｒａｎｚ，Ｊａｎｕｓｚ  Ｒａｊｓｋｉ，Ｓｕｄｈａｋａｒ  Ｍ．Ｒｅｄｄｙ：Ｆｉｎｄｉｎｇ  ａ  Ｃｏｍｍｏｎ  Ｆａｕｌｔ  Ｒｅｓｐｏｎｓｅ  ｆｏｒ  Ｄｉａｇｎｏｓｉｓ  ｄｕｒｉｎｇ  Ｓｉｌｉｃｏｎ  Ｄｅｂｕｇ．ＤＡＴＥ  ２００２：１１１６；
【非特許文献１２】Ｃｈｅｎ  Ｗａｎｇ，Ｓｕｄｈａｋａｒ  Ｍ．Ｒｅｄｄｙ，Ｉｒｉｔｈ  Ｐｏｍｅｒａｎｚ，Ｘｉｊｉａｎｇ  Ｌｉｎ，Ｊａｎｕｓｚ  Ｒａｊｓｋｉ：Ｃｏｎｆｌｉｃｔ  ｄｒｉｖｅｎ  ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  ｉｍｐｒｏｖｉｎｇ  ｄｅｔｅｒｍｉｎｉｓｔｉｃ  ｔｅｓｔ  ｐａｔｔｅｒｎ  ｇｅｎｅｒａｔｉｏｎ．ＩＣＣＡＤ  ２００２：８７−９３；
【非特許文献１３】Ｎａｄｉｒ  Ｚ．Ｂａｓｔｕｒｋｍｅｎ，Ｓｕｄｈａｋａｒ  Ｍ．Ｒｅｄｄｙ，Ｊａｎｕｓｚ  Ｒａｊｓｋｉ：Ｉｍｐｒｏｖｅｄ  Ａｌｇｏｒｉｔｈｍｓ  ｆｏｒ  Ｃｏｎｓｔｒｕｃｔｉｖｅ  Ｍｕｌｔｉ−Ｐｈａｓｅ  Ｔｅｓｔ  Ｐｏｉｎｔ  Ｉｎｓｅｒｔｉｏｎ  ｆｏｒ  Ｓｃａｎ  Ｂａｓｅｄ  ＢＩＳＴ．ＶＬＳＩ  Ｄｅｓｉｇｎ  ２００２；
【非特許文献１４】Ｊａｎｕｓｚ  Ｒａｊｓｋｉ：ＤＦＴ  ｆｏｒ  Ｈｉｇｈ−Ｑｕａｌｉｔｙ  Ｌｏｗ  Ｃｏｓｔ  Ｍａｎｕｆａｃｔｕｒｉｎｇ  Ｔｅｓｔ．Ａｓｉａｎ  Ｔｅｓｔ  Ｓｙｍｐｏｓｉｕｍ  ２００１；
【非特許文献１５】Ｘｉｊｉａｎｇ  Ｌｉｎ，Ｊａｎｕｓｚ  Ｒａｊｓｋｉ，Ｉｒｉｔｈ  Ｐｏｍｅｒａｎｚ，Ｓｕｄｈａｋａｒ  Ｍ．Ｒｅｄｄｙ：Ｏｎ  ｓｔａｔｉｃ  ｔｅｓｔ  ｃｏｍｐａｃｔｉｏｎ  ａｎｄ  ｔｅｓｔ  ｐａｔｔｅｒｎ  ｏｒｄｅｒｉｎｇ  ｆｏｒ  ｓｃａｎ  ｄｅｓｉｇｎｓ．ＩＴＣ  ２００１：１０８８−１０９７；
【非特許文献１６】Ｊｏｈｎ  Ｔ．Ｃｈｅｎ，Ｊｉｔｅｎｄｒａ  Ｋｈａｒｅ，Ｋｅｎ  Ｗａｌｋｅｒ，Ｓａｇｈｉｒ  Ｓｈａｉｋｈ，Ｊａｎｕｓｚ  Ｒａｊｓｋｉ，Ｗｏｊｃｉｅｃｈ  Ｍａｌｙ：Ｔｅｓｔ  ｒｅｓｐｏｎｓｅ  ｃｏｍｐｒｅｓｓｉｏｎ  ａｎｄ  ｂｉｔｍａｐ  ｅｎｃｏｄｉｎｇ  ｆｏｒ  ｅｍｂｅｄｄｅｄ  ｍｅｍｏｒｉｅｓ  ｉｎ  ｍａｎｕｆａｃｔｕｒｉｎｇ  ｐｒｏｃｅｓｓ  ｍｏｎｉｔｏｒｉｎｇ．ＩＴＣ  ２００１：２５８−２６７；
【非特許文献１７】Ｋｕｏ−Ｈｕｉ  Ｔｓａｉ，Ｔｏｍｐｓｏｎ，Ｊａｎｕｓｚ  Ｒａｊｓｋｉ，Ｍａｌｇｏｒｚａｔａ  Ｍａｒｅｋ−Ｓａｄｏｗｓｋａ：ＳＴＡＲ−ＡＴＰＧ：ａ  ｈｉｇｈ  ｓｐｅｅｄ  ｔｅｓｔ  ｐａｔｔｅｒｎ  ｇｅｎｅｒａｔｏｒ  ｆｏｒ  ｌａｒｇｅ  ｓｃａｎ  ｄｅｓｉｇｎｓ．ＩＴＣ  １９９９：１０２１−１０３０；
【非特許文献１８】Ｇｒａｈａｍ  Ｈｅｔｈｅｒｉｎｇｔｏｎ，Ｔｏｎｙ  Ｆｒｙａｒｓ，Ｎａｇｅｓｈ  Ｔａｍａｒａｐａｌｌｉ，Ｍａｒｋ  Ｋａｓｓａｂ，Ａｂｕ  Ｈａｓｓａｎ，Ｊａｎｕｓｚ  Ｒａｊｓｋｉ：Ｌｏｇｉｃ  ＢＩＳＴ  ｆｏｒ  ｌａｒｇｅ  ｉｎｄｕｓｔｒｉａｌ  ｄｅｓｉｇｎｓ：ｒｅａｌ  ｉｓｓｕｅｓ  ａｎｄ  ｃａｓｅ  ｓｔｕｄｉｅｓ．ＩＴＣ  １９９９：３５８−３６７；
【非特許文献１９】Ｊａｎｕｓｚ  Ｒａｊｓｋｉ，Ｊｅｒｚｙ  Ｔｙｓｚｅｒ：Ｄｉａｇｎｏｓｉｓ  ｏｆ  Ｓｃａｎ  Ｃｅｌｌｓ  ｉｎ  ＢＩＳＴ  Ｅｎｖｉｒｏｎｍｅｎｔ．ＩＥＥＥ  Ｔｒａｎｓ．Ｃｏｍｐｕｔｅｒｓ  ４８（７）：７２４−７３１  （１９９９）；
【非特許文献２０】Ａｉｍａｎ  Ｅｌ−Ｍａｌｅｈ，Ｍａｒｋ  Ｋａｓｓａｂ，Ｊａｎｕｓｚ  Ｒａｊｓｋｉ：Ａ  Ｆａｓｔ  Ｓｅｑｕｅｎｔｉａｌ  Ｌｅａｒｎｉｎｇ  Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  Ｒｅａｌ  Ｃｉｒｃｕｉｔｓ  ｗｉｔｈ  Ａｐｐｌｉｃａｔｉｏｎ  ｔｏ  Ｅｎｈａｎｃｉｎｇ  ＡＴＰＧ  Ｐｅｒｆｏｒｍａｎｃｅ．ＤＡＣ  １９９８：６２５−６３１；ａｎｄ
【非特許文献２１】Ｊａｎｕｓｚ  Ｒａｊｓｋｉ，Ｊｅｒｚｙ  Ｔｙｓｚｅｒ：Ｍｏｄｕｌａｒ  ｌｏｇｉｃ  ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ−ｔｅｓｔ  ｆｏｒ  ＩＰ  ｃｏｒｅｓ．ＩＴＣ  １９９８
【非特許文献２２】Ｎｉｃｏｌａｓ  Ｂ．Ｃｏｂｂ：“Ｆａｓｔ  Ｏｐｔｉｃａｌ  ａｎｄ  Ｐｒｏｃｅｓｓ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ”．Ｂｅｒｋｅｌｅｙ  ＰｈＤ  Ｄｉｓｓｅｒｔａｉｏｎ，１９９８
【非特許文献２３】Ｙ．Ｇｒａｎｉｋ，Ｎ．Ｃｏｂｂ，Ｔ．Ｄｏ，“Ｕｎｉｖｅｒｓａｌ  Ｐｒｏｃｅｓｓ  Ｍｏｄｅｌｉｎｇ  ｗｉｔｈ  ＶＴＲＥ  ｆｏｒ  ＯＰＣ”，ＳＰＩＥ，４６９１，ｐｐ．３７７−３９４，２００２
【非特許文献２４】Ｙ．Ｇｒａｎｉｋ，“Ｃｏｒｒｅｃｔｉｏｎ  ｆｏｒ  ｅｔｃｈ  ｐｒｏｘｉｍｉｔｙ：ｎｅｗ  ｍｏｄｅｌｓ  ａｎｄ  ａｐｐｌｉｃａｔｉｏｎｓ”，Ｐｒｏｃ．ＳＰＩＥ  Ｖｏｌ．４３４６，ｐｐ．９８−１１２，（２００１）．
【非特許文献２５】Ｙ．Ｇｒａｎｉｋ，“Ｄｒｙ  ｅｔｃｈ  ｐｒｏｘｉｍｉｔｙ  ｍｏｄｅｌｉｎｇ  ｉｎ  ｍａｓｋ  ｆａｂｒｉｃａｔｉｏｎ”，Ｐｒｏｃ．ＳＰＩＥ  Ｖｏｌ．５１３０，ｐｐ．８６−９１，（２００３）．
【非特許文献２６】Ｊ．Ｓｔｉｒｎｉｍａｎ，Ｍ．Ｒｉｅｇｅｒ，“Ｓｐａｔｉａｌ−ｆｉｌｔｅｒ  ｍｏｄｅｌｓ  ｔｏ  ｄｅｓｃｒｉｂｅ  ｌｉｔｈｏｇｒａｐｈｉｃ  ｂｅｈａｖｉｏｒ”，ＳＰＩＥ，３０５１，ｐｐ．４６９−４７８，（１９９７）．
【非特許文献２７】Ｄ．Ｆｕａｒｄ，Ｍ．Ｂｅｓａｃｉｅｒ，Ｐ．Ｓｃｈｉａｖｏｎｅ，“Ａｓｓｅｓｓｍｅｎｔ  Ｏｆ  Ｄｉｆｆｅｒｅｎｔ  Ｓｉｍｐｌｉｆｉｅｄ  Ｒｅｓｉｓｔ  Ｍｏｄｅｌｓ”，ＳＰＩＥ，４６９１，ｐｐ．１２６６−１２７７，（２００２）．
【非特許文献２８】Ｎ．Ｃｏｂｂ，Ａ．Ｚａｋｈｏｒ，“Ａ  Ｍａｔｈｅｍａｔｉｃａｌ  Ａｎｄ  ＣＡＤ  Ｆｒａｍｅｗｏｒｋ  Ｆｏｒ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ”，ＳＰＩＥ，２７２６，２０８−２２２，（１９９６）．
【非特許文献２９】Ｂ．Ｔｏｌｌｋｕｅｈｎ，Ｔ．Ｆｕｅｈｎｅｒ，Ｄ．Ｍａｔｉｕｔ，ｅｔ．ａｌ．．“Ｗｉｌｌ  Ｄａｒｗｉｎ’  ｓ  Ｌａｗ  Ｈｅｌｐ  ｕｓ  ｔｏ  Ｉｍｐｒｏｖｅ  ｏｕｒ  Ｒｅｓｉｓｔ  Ｍｏｄｅｌｓ？”Ｐｒｏｃ．ＳＰＩＥ．Ｖｏｌ．５０３９，ｐｐ．２９１−３０２  （２００３）．
【非特許文献３０】Ｓ．Ｇ．Ｈａｎｓｅｎ  “Ｔｈｅ  Ｒｅｓｉｓｔ  Ｖｅｃｔｏｒ：Ｃｏｎｎｅｃｔｉｎｇ  ｔｈｅ  Ａｅｒｉａｌ  Ｉｍａｇｅ  ｔｏ  Ｒｅａｌｉｔｙ”．Ｐｒｏｃ．ＳＰＩＥ  Ｖｏｌ．４６９０，ｐｐ．３６６−３８０  （２００３）．
【非特許文献３１】Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ，“Ｅｆｆｉｃｉｅｎｔ  Ｃｒｉｔｉｃａｌ  Ａｒｅａ  Ａｌｇｏｒｉｔｈｍｓ  ａｎｄ  Ｔｈｅｉｒ  Ａｐｐｌｉｃａｔｉｏｎ  ｔｏ  Ｙｉｅｌｄ  Ｉｍｐｒｏｖｅｍｅｎｔ  ａｎｄ  Ｔｅｓｔ  Ｓｔｒａｔｅｇｉｅｓ”，１９９４  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｗｏｒｋｓｈｏｐ  ｏｎ  Ｄｅｆｅｃｔ  ａｎｄ  Ｆａｕｌｔ  Ｔｏｌｅｒａｎｃｅ  ｉｎ  ＶＬＳＩ  Ｓｙｓｔｅｍｓ，１７−１９ｔｈ  Ｏｃｔ  １９９４，Ｍｏｎｔｒｅａｌ，ｐｐ  ８８−９６  （１９９４）；
【非特許文献３２】Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ；“Ｅｆｆｉｃｉｅｎｔ  Ｅｘｔｒａ  Ｍａｔｅｒｉａｌ  Ｃｒｉｔｉｃａｌ  Ａｒｅａ  Ａｌｇｏｒｉｔｈｍｓ”，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ  Ｄｅｓｉｇｎ  ｏｆ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，１８，Ｎｏ  １０，ｐｐ．１４８０−１４８６，Ｏｃｔ  １９９９，ＩＳＳＮ  ０２７８−００７０．［ＲＡＥ２００１：Ａｌｌａｎ０２］；
【非特許文献３３】Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ；“Ｃｒｉｔｉｃａｌ  Ａｒｅａ  Ｅｘｔｒａｃｔｉｏｎ  ｏｆ  Ｅｘｔｒａ  Ｍａｔｅｒｉａｌ  Ｓｏｆｔ  Ｆａｕｌｔｓ”，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍａｎｕｆａｃｔｕｒｉｎｇ，１１，Ｎｏ  １，ｐｐ．１４６−１５４，Ｆｅｂ  １９９８，ＩＳＳＮ  ０８９４−６５０７．［ＲＡＥ２００１：Ａｌｌａｎ０３］；
【非特許文献３４】Ｍ．Ｐ．Ｃ．Ｃｈｉａ，Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ；“Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ  Ｅｘｐｅｒｔ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｉｍｐｒｏｖｅｄ  Ｅｓｔｉｍａｔｉｏｎ  ｏｆ  ＩＣ  Ｃｒｉｔｉｃａｌ  Ａｒｅａ”，ＳＰＩＥ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ  Ｍａｎｕｆａｃｔｕｒｉｎｇ，Ｙｉｅｌｄ，Ｒｅｌｉａｂｉｌｉｔｙ  ａｎｄ  ｆａｉｌｕｒｅ  Ａｎａｌｙｓｉｓ，ｐｐ．７４−８１，２３−２４  Ｓｅｐｔ，１９９８．Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ；“Ｅｆｆｉｃｉｅｎｔ  Ｃｒｉｔｉｃａｌ  Ａｒｅａ  Ｅｓｔｉｍａｔｉｏｎ  ｆｏｒ  Ａｒｂｉｔｒａｒｙ  Ｄｅｆｅｃｔ  Ｓｈａｐｅｓ”，ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｄｅｆｅｃｔ  ａｎｄ  Ｆａｕｌｔ  Ｔｏｌｅｒａｎｃｅ  ｉｎ  ＶＬＳＩ  Ｓｙｓｔｅｍｓ，ｐｐ．２０−２８，Ｏｃｔ  １９９７；
【非特許文献３５】Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ；“Ａｕｔｏｍａｔｅｄ  Ｒｅｄｕｎｄａｎｔ  Ｖｉａ  Ｐｌａｃｅｍｅｎｔ  ｆｏｒ  ｉｎｃｒｅａｓｅｄ  Ｙｉｅｌｄ  ａｎｄ  Ｒｅｌｉａｂｉｌｉｔｙ”，Ｐｒｏｃ．ｏｆ  ＳＰＩＥ，Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ  Ｍａｎｕｆａｃｔｕｒｉｎｇ  Ｙｉｅｌｄ，Ｒｅｌｉａｂｉｌｉｔｙ  ａｎｄ  Ｆａｉｌｕｒｅ  Ａｎａｌｙｓｉｓ  ＩＩＩ，ｐｐ．１１４−１２４，１−２  Ｏｃｔ  １９９７；
【非特許文献３６】Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ；“Ｅｆｆｉｃｉｅｎｔ  Ｃｒｉｔｉｃａｌ  Ａｒｅａ  Ｍｅａｓｕｒｅｍｅｎｔｓ  ｏｆ  ＩＣ  Ｌａｙｏｕｔ  Ａｐｐｌｉｅｄ  ｔｏ  Ｑｕａｌｉｔｙ  ａｎｄ  Ｒｅｌｉａｂｉｌｉｔｙ  Ｅｎｈａｎｃｅｍｅｎｔ”，Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ  ａｎｄ  Ｒｅｌｉａｂｉｌｉｔｙ，３７，Ｎｏ  １２，ｐｐ．１８２５−１８３３，１９９７，ＩＳＳＮ  ００２６−２７１４；
【非特許文献３７】Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ；“Ｓａｍｐｌｉｎｇ  ｂａｓｅｄ  ｙｉｅｌｄ  ｐｒｅｄｉｃｔｉｏｎ  ｆｏｒ  ＵＬＳＩ”，ＳＰＩＥ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ  Ｍａｎｕｆａｃｔｕｒｅ，ｐｐ．１９８−２０９，Ｏｃｔ  １９９６；
【非特許文献３８】Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ；“Ｆａｓｔ  Ｙｉｅｌｄ  Ｐｒｅｄｉｃｔｉｏｎ  ｆｏｒ  Ａｃｃｕｒａｔｅ  Ｃｏｓｔｉｎｇ  ｏｆ  ＩＣｓ”，１９９６  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  Ｉｎｎｏｖａｔｉｖｅ  Ｓｙｓｔｅｍｓ  Ｉｎ  Ｓｉｌｉｃｏｎ，ｐｐ．２７９−２８７，Ｏｃｔ  １９９６；
【非特許文献３９】Ｔ．Ｇ．Ｗａｒｉｎｇ，Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ；“Ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  ＤＦＭ  Ｔｅｃｈｎｉｑｕｅｓ  ａｎｄ  Ｄｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ”，ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｄｅｆｅｃｔ  ａｎｄ  Ｆａｕｌｔ  Ｔｏｌｅｒａｎｃｅ  ｉｎ  ＶＬＳＩ  Ｓｙｓｔｅｍｓ，ｐｐ．５９−６７，Ｎｏｖ  １９９６；
【非特許文献４０】ＧＡ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ；“Ｙｉｅｌｄ  Ｐｒｅｄｉｃｔｉｏｎ  ｂｙ  Ｓａｍｐｌｉｎｇ  ｗｉｔｈ  ｔｈｅ  ＥＹＥＳ  Ｔｏｏｌ”，ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｄｅｆｅｃｔ  ａｎｄ  Ｆａｕｌｔ  Ｔｏｌｅｒａｎｃｅ  ｉｎ  ＶＬＳＩ  Ｓｙｓｔｅｍｓ，ｐｐ．３９−４７，Ｎｏｖ  １９９６；
【非特許文献４１】Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ；“Ｙｉｅｌｄ  Ｐｒｅｄｉｃｔｉｏｎ  ｆｏｒ  ＵＬＳＩ”，ＶＬＳＩ  Ｍｕｌｔｉ−Ｌｅｖｅｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｃｏｎｆｅｒｅｎｃｅ，Ｎｏ  ，ｐｐ．２０７−２１２，Ｊｕｎｅ  １９９６；
【非特許文献４２】Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ；“Ｃｒｉｔｉｃａｌ  Ａｒｅａ  Ｅｘｔｒａｃｔｉｏｎ  ｏｆ  Ｅｘｔｒａ  Ｍａｔｅｒｉａｌ  Ｓｏｆｔ  Ｆａｕｌｔｓ”，ＤＴＦ  ９５，ｐｐ．５５−６２，Ｎｏｖ  １９９５；
【非特許文献４３】Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ；“Ｈｉｅｒａｒｃｈｉｃａｌ  Ｃｒｉｔｉｃａｌ  Ａｒｅａ  Ｅｘｔｒａｃｔｉｏｎ  ｗｉｔｈ  ｔｈｅ  ＥＹＥ  ｔｏｏｌ”，ＤＴＦ  ９５，ｐｐ．２８−３６，Ｎｏｖ  １９９５；
【非特許文献４４】Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ；“Ａ  Ｄｅｆｅｃｔ  Ｓｅｎｓｉｔｉｖｉｔｙ  Ｍｅａｓｕｒｅｍｅｎｔ  Ｔｏｏｌ  Ｅｎａｂｌｉｎｇ  Ｃｏｍｐａｒｉｓｏｎ  ｏｆ  ＩＣ  Ｌａｙｏｕｔ  Ｓｅｎｓｉｔｉｖｉｔｙ”，ＶＬＳＩ  Ｍｕｌｔｉ−Ｌｅｖｅｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｃｏｎｆｅｒｅｎｃｅ，ｐｐ．６５５−６５７，Ｊｕｎｅ  １９９５；
【非特許文献４５】Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ；“Ｅｆｆｉｃｉｅｎｔ  Ｃｒｉｔｉｃａｌ  Ａｒｅａ  Ｍｅａｓｕｒｅｍｅｎｔｓ  ｏｆ  ＩＣ  Ｌａｙｏｕｔ  Ａｐｐｌｉｅｄ  ｔｏ  Ｑｕａｌｉｔｙ  ａｎｄ  Ｒｅｌｉａｂｉｌｉｔｙ  Ｅｎｈａｎｃｅｍｅｎｔ．”，ＥＳＲＥＦ  ９５，ｐｐ．７７−８２，３−６ｔｈ  Ｏｃｔ  １９９５；
【非特許文献４６】ＡＪ．Ｗａｌｔｏｎ，Ｍ．Ｆａｌｌｏｎ，Ｍ．Ｉ．Ｎｅｗｓａｍ，Ｒ．Ｓ．Ｆｅｒｇｕｓｏｎ，Ｄ．Ｓｐｒｅｖａｋ，Ｇ．Ａ．Ａｌｌａｎ，Ｊ．Ｐ．Ｅｌｌｉｏｔｔ；“Ｐｒｏｃｅｄｕｒｅｓ  ｆｏｒ  ｔｈｅ  Ｄｅｖｅｌｏｐｍｅｎｔ  ｏｆ  Ｍａｎｕｆａｃｔｕｒａｂｌｅ  ＩＣ  Ｐｒｏｃｅｓｓｅｓ”，ＭＩＣＲＯ  ９５，ｐｐ．２０８−２１３，１７−１９ｔｈ  Ｊｕｌｙ  １９９５；
【非特許文献４７】Ｇ．Ａ．Ａｌｌａｎ，Ｊ．Ｐ．Ｅｌｌｉｏｔｔ，ＡＪ．Ｗａｌｔｏｎ；“ＥＹＥ：Ａ  Ｔｏｏｌ  ｆｏｒ  Ｍｅａｓｕｒｉｎｇ  ｔｈｅ  Ｄｅｆｅｃｔ  Ｓｅｎｓｉｔｉｖｉｔｙ  ｏｆ  ＩＣ  Ｌａｙｏｕｔ”，ＩＥＥ  Ｃｏｌｌｏｑｕｉｕｍ  ｏｎ  Ｉｍｐｒｏｖｉｎｇ  ｔｈｅ  Ｅｆｆｉｃｉｅｎｃｙ  ｏｆ  ＩＣ  Ｍａｎｕｆａｃｔｕｒｉｎｇ  Ｔｅｃｈｎｏｌｏｇｙ，Ｎｏ  １９９５／１５３，ｐｐ．５／１−５／４，１２ｔｈ  Ａｐｒｉｌ  １９９５；
【非特許文献４８】Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ；“Ｅｆｆｉｃｉｅｎｔ  Ｃｒｉｔｉｃａｌ  Ａｒｅａ  Ａｌｇｏｒｉｔｈｍｓ  ａｎｄ  Ｔｈｅｉｒ  Ａｐｐｌｉｃａｔｉｏｎ  ｔｏ  Ｙｉｅｌｄ  Ｉｍｐｒｏｖｅｍｅｎｔ  ａｎｄ  Ｔｅｓｔ  Ｓｔｒａｔｅｇｉｅｓ”，１９９４  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｗｏｒｋｓｈｏｐ  ｏｎ  Ｄｅｆｅｃｔ  ａｎｄ  Ｆａｕｌｔ  Ｔｏｌｅｒａｎｃｅ  ｉｎ  ＶＬＳＩ  Ｓｙｓｔｅｍｓ，ｐｐ．８８−９６，１７−１９ｔｈ  Ｏｃｔ  １９９４；
【非特許文献４９】Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ，ＲＪ．Ｈｏｌｗｉｌｌ；“Ａ  Ｙｉｅｌｄ  Ｉｍｐｒｏｖｅｍｅｎｔ  Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  ＩＣ  Ｌａｙｏｕｔ  ｕｓｉｎｇ  Ｌｏｃａｌ  Ｄｅｓｉｇｎ  Ｒｕｌｅｓ”，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ  Ｄｅｓｉｇｎ  ｏｆ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，Ｎｏ  １１，ｐｐ．１３５５−１３６２，Ｎｏｖ  １９９２；ａｎｄ
【非特許文献５０】Ｇ．Ａ．Ａｌｌａｎ，ＡＪ．Ｗａｌｔｏｎ，ＲＪ．Ｈｏｌｗｉｌｌ；“Ｙｉｅｌｄ  Ｉｍｐｒｏｖｅｍｅｎｔ  ｗｉｔｈ  Ｌｏｃａｌ  Ｄｅｓｉｇｎ  Ｒｕｌｅｓ”，ＩＥＥＥ  Ｗｏｒｋｓｈｏｐ  ｏｎ  Ｄｅｆｅｃｔ  ａｎｄ  Ｆａｕｌｔ  Ｔｏｌｅｒａｎｃｅ  Ｉｎ  ＶＬＳＩ  Ｓｙｓｔｅｍｓ，ｐｐ．８２−９０，５−７ｔｈ  Ｎｏｖ  １９９０；
【発明の概要】
【発明が解決しようとする課題】
【００２０】
従って、微小デバイス内の欠陥がより生じ易い位置を同定し、微小デバイスが正しく試験され、これら位置における実際の欠陥を同定することは、有利である。
【課題を解決するための手段】
【００２１】
有利なことに、本発明の種々の例は、微小デバイス内の欠陥がより生じ易い位置を予測するツール及び技術を提供する。この情報を用い、ツールは、欠陥の種類及び欠陥が生じ易い特定の回路部分の両方を同定し得る。この情報は、次に試験回路生成ツール及び／又は自動試験パターン生成ツールへ供給されて良い。例えば、本発明の種々の実施例は、試験回路生成ツール又は自動試験パターン生成ツールに、製造時により欠陥を有し易い回路部分に対応するネットリストを同定するネットリストの名前を提供し得る。本発明のいくつかの実施例はまた、試験回路生成ツール及び／又は自動試験パターン生成ツールに、微小回路の同定された部分においてより生じ易い欠陥の種類を提供し得る。
【００２２】
この欠陥情報を用い、回路生成ツールは、次に、微小回路の同定された部分内の故障を検査するため、欠陥に特化した試験を適用する試験回路を生成して良い。同様に、自動試験パターン生成ツールは、欠陥位置及び／又は種類情報自体を用い、微小回路の同定された部分内の同定された欠陥に対応する故障を検査するための特別編成の試験データを生成して良い。本発明のいくつかの実施例では、ツール又は技術は、製造過程の変化、欠損又は不具合のような器材誤差により引き起こされる欠陥が生じ易い場所を同定し得る。本発明の更に別の例では、ツール又は技術は、最も無秩序に作成された欠陥の影響を受けやすい位置を同定し得る。
【００２３】
本発明の異なる実施例は、製造された微小デバイスを試験する試験を開発する際に、製造を支援する種々のツール及び技術に関する。本願明細書で利用されるように、微小デバイスという語は、１００ミクロン以下の大きさの物理的特徴を有する如何なる素子も含む。微小デバイスは、微小回路、磁気ディスクドライブヘッドのような薄膜構造、遺伝子チップ、及び微小電気機械システム（ＭＥＭＳ）を含むが、これらに限定されない。
【００２４】
本発明の別の実施例によると、欠陥同定ツールは、微小デバイス内の欠陥がより生じ易い位置を予測するために利用される。ツールは、欠陥の種類及び（例えば、個々のネットリスト又は回路位置に対応するネットリストを指名することにより）欠陥が生じ易い回路位置の両方を同定して良い。試験回路生成ツールは、次に続いて、この欠陥情報を用い、微小回路の同定された部分内の欠陥を試験する試験回路を生成する。同様に、自動試験パターン生成ツールは、欠陥位置情報を用い、微小回路の指定部分内の同定された欠陥に対応する故障を検査するために特別に作成された試験データを生成し得る。有利なことに、本発明の種々の実施例は、製造過程の変化のような器材誤差により引き起こされた欠陥がより生じ易い位置と同様に、無秩序に作成される欠陥がより生じ易い位置の両方を同定するために利用されて良い。
【図面の簡単な説明】
【００２５】
【図１】回路の配線図を示す。
【図２】図１に示された配線図に対応するレイアウト設計を示す。
【図３】欠陥を有さない回路部分を示す。
【図４】ブリッジ欠陥を有する図３の回路部分を示す。
【図５】試験位置の関係を説明する回路装置を示す。
【図６】本発明の種々の実施例による、微小デバイス内の欠陥が生じ易い位置を同定するツールを示す。
【図７Ａ】光学製造過程の境界点を示す３次元グラフを示す。
【図７Ｂ】図５に示された境界点に基づく光学製造過程モデルを示す。
【図８】入射粒子からブリッジを形成する重要部分の決定を示す。
【図９】製造過程における禁止されたピッチの利用の影響を示す。
【発明を実施するための形態】
【００２６】
［欠陥位置同定ツール］
図６は、本発明の種々の実施例により提供され得る欠陥位置同定ツール６０１を示す。図から分かるように、ツール６０１は、設計データ処理モジュール６０３、システムルールデータベース６０５、及びシステムモデルデータベース６０７を有する。本発明のいくつかの例では、欠陥位置同定ツール６０１はまた、任意的に、入力／出力端末６０９を有して良い。
【００２７】
設計データ処理モジュール６０３は、微小デバイスの設計で設計データを操作するために利用され得る処理ツールである。例えば、設計データ処理モジュール６０３は、プログラム可能なコンピューターに入力された微小デバイス設計データを操作する命令を実行する、プログラム可能なコンピューターであって良い。本発明の種々の実施例によると、例えば、設計データ処理モジュール６０３は、オレゴン州ウィルソンヴィレのＭｅｎｔｏｒ  Ｇｒａｐｈｉｃｓ（登録商標）社から入手可能なＣＡＬＩＢＲＥ（登録商標）検証及び製造可能性ソフトウェアツールを実行する、プログラム可能なコンピューターにより実施されて良い。
【００２８】
より詳細には、設計データ処理モジュール６０３に起因する機能及び動作方法は、プログラム可能なコンピューターで実行される１つ以上のソフトウェアモジュールにより実行されて良い。これらソフトウェアモジュールを構成する命令は、例えば、読み出し専用メモリー（ＲＯＭ）又は読み出し及び書き込み可能なメモリー（ＲＡＭ）を利用する固体記憶装置、磁気記憶ディスクのような磁気記憶装置、ＣＤ又はＤＶＤディスクのような光学記憶装置、又はせん孔記憶媒体のような、恒久的な又は準恒久的な記憶媒体へ格納及び読み出しされて良い。更に、命令は、通信媒体から直接得られて良い。又は、命令は、公衆網（例えば、インターネット）又は専用網のような如何なる所望の通信媒体で、赤外線、視覚又は音響通信装置を介して、又は如何なる適切な他の種類の通信技術により伝送されて良い。勿論、本発明の更に別の実施例は、プログラム可能なコンピューターで実行するソフトウェアよりむしろハードウェア装置、又は両者の組合せを用いて実施されて良い。
【００２９】
以下により詳細に議論されるように、システムルールデータベース６０５は、システムがシミュレートされるルール及び／又は基準を提供する。システムモデルデータベース６０７は、次に、リソグラフィー製造過程のようなシステムの動作をシミュレートするためのモデル化情報を提供する。欠陥位置同定ツール６０１は、ルール及び／又は基準及びシステムモデルの両方を用い、微小デバイス設計でのシステムの動作をシミュレートする。システムモデルシミュレーションの結果に基づき、設計データ処理モジュール６０３は、微小デバイスの個々の物理的特徴が、微小デバイスが実際のシステムで製造された場合に、欠陥を生じる可能性を決定し得る。この情報を用い、設計データ処理モジュール６０３は、設計された微小デバイスが製造された場合、微小デバイスのどの位置が最も欠陥を有し易いか、及びそれら欠陥の種類を決定し得る。
【００３０】
設計データ処理モジュール６０３により決定された欠陥情報は、次に、試験設計ツール６１９に提供されて良い。試験設計ツール６１９は、例えば、以上に記載されたような、従来の試験生成ツール又は自動試験パターン生成（ＡＴＰＧ）ツール、又は従来の試験生成ツール及び自動試験パターン生成ツールの組合せであって良い。同様に、自動試験装置６２１は、微小デバイスを試験するために用いられる如何なる従来のツールであって良い。これら各ツールの構造及び用途は、当業者に知られている。例えば、これらツールの実施を利用する種々の試験技術は、以下の非特許文献２乃至２１に記載されている。これら各文献は、参照されることにより本願明細書に全て組み込まれる。従って、これらのツールは、本願明細書で更に詳細に議論されない。図６は試験設計ツール６１９及び自動試験装置６２１を欠陥位置同定ツール６０１から分離して示す。しかしながら、本発明の種々の代替の実施例は、これらツールの１つ以上を組み込んで良いことが理解される。
【００３１】
欠陥位置同定ツール６０１はまた、任意的に、入力／出力端末６０９を有して良い。当業者に理解されるように、入力／出力端末６０９は、ツール６０１の１つ以上の構成要素の動作を制御するために用いられて良い。入力／出力端末６０９はまた、更に又は代わって、ツール６０１の如何なる構成要素の動作結果を閲覧するために用いられて良い。更に、本発明の種々の実施例では、入力／出力端末６０９は、設計データデータベース６１１、試験設計ツール６１９、及び自動試験装置６２１の１つ以上と情報をやりとりするために用いられて良い。
【００３２】
欠陥位置同定ツール６０１は、例えば、図６に示される設計データデータベース６１１のようなデータベースから微小デバイスの設計を受信して良い。微小デバイスが微小回路である場合、設計データデータベース６１１は、微小回路のソースネットリストを提供して良い。当業者に理解されるように、ソースネットリストは、微小回路の構成要素間の電気的接続を特定する。ネットリストはまた、例えば、微小回路の１つ以上の部分のタイミングパラメータのような、微小回路に関する追加情報を有して良い。設計データデータベース６１１は、多角形レイアウトデータ６１５も同様に提供し得る。この種のデータは、例えば、フォトリソグラフィー製造過程の間に、微小回路構造を製造するために用いられる物理的形状及び多角形の位置を記述する。
【００３３】
図６に示された欠陥位置同定ツール６０１を用い、レイアウト対回路データ６１７は、ソースネットリスト６１３及び多角形レイアウトデータ６１５から作成される。レイアウト対回路データ６１７は、ソースネットリスト６１３に記述された機能構成要素及び多角形レイアウトデータ６１５に記述された幾何学的情報の間の関係を記述する。例えば、ソースネットリスト６１３に記述された構成要素に対し、レイアウト対回路データ６１７は、その構成要素を形成するために用いられる多角形レイアウトデータ６１５に記述された多角形の位置及び形状を同定する。代わりに又は更に、多角形レイアウトデータ６１５に記述された多角形に対し、レイアウト対回路データ６１７は、多角形を用いて製造されるソースネットリスト６１３の構成要素を同定する。
【００３４】
留意すべき点は、設計データデータベース６１１は、微小デバイスの異なる態様を設計するために用いられる種々の形式でデータを提供して良いことである。例えば、設計データデータベース６１１は、ネットリストの形式で微小回路の設計情報を有する。ネットリストは、微小回路の構成要素間の電気的接続を抽象的に記述する。設計データデータベース６１１はまた、例えば、設計情報を格納及び特にＧＤＳＩＩ、ＯＡＳＩＳ、ＯＡＣ、Ｇｅｎｅｓｉｓ、Ａｐｏｌｌｏ、ＧＬｌ、ＳＰＩＣＥ、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、ＣＤＬ及びＭｉｌｋｙｗａｙのような如何なる所望の形式へ又は所望の形式から翻訳して良い。
【００３５】
本発明のいくつかの実施例によると、レイアウト対回路データ６１７は、欠陥位置同定ツール６０１とは別に生成され、そして続いて、設計データ処理モジュール６０３へ統合された単位として提供されて良い。本発明の別の実施例では、ソースネットリスト６１３及び多角形レイアウトデータ６１５は、欠陥位置同定ツール６０１へ提供され得る。ツール６０１は、次に、その後の利用のために、レイアウト対回路データ６１７を生成する。
【００３６】
以下により詳細に説明されるように、システムモデルデータベース６０７は、微小デバイスの製造中に用いられるシステムのモデルを記述するデータを有する。例えば、モデル化されたシステムは、製造過程自体の動作であって良い。このようなモデルは、微小デバイスの構造を形成するリソグラフィー又はエッチングのような物理的過程をシミュレートし、これらの過程により作り出される構造の物理的寸法を予測するために用いられ得る。代わりに、モデル化されたシステムは、製造過程の間に微小デバイスが晒される無秩序な環境条件を表して良い。このようなモデルは、粒子がウェハーに落下するような、特定種類の無秩序な事象の発生可能性を推測し、そしてそれら無秩序な事象が結果として得る微小デバイスの構造に与える影響を予測するために用いられ得る。本発明のいくつかの実施例では、システムモデルデータベース６０７は、器材及び無秩序な動作の如何なる所望の組合せを含む、システムをモデル化するデータを有して良い。
【００３７】
以下に詳細に説明されるように、システムルールデータベース６０５は、モデルデータを用いシステムがどのようにシミュレートされるかを定める種々のルール又は基準を有する。より詳細には、システムルールデータベース６０５は制約を有し、その制約の下でシステムがシミュレートされる。例えば、システムモデルデータベース６０７が、フォトマスクを用い微小デバイスをリソグラフィー法で製造する過程をモデル化するデータを有する場合、システムルールデータベース６０５は、どのフォトマスクの点に対しシステムがシミュレートされるかを指示するデータを有して良い。同様に、システムルールデータベース６０５は、光学製造過程の間の周囲の粒子の影響をモデル化するデータを有する場合、シミュレーションの間、モデルに利用される特定の粒子分布を記述するデータを有して良い。
【００３８】
［リソグラフィー製造過程モデル］
先述のように、本発明の種々の実施例では、モデルデータは、リソグラフィー製造過程のような製造過程の動作のモデルを記述して良い。当業者により理解されるように、リソグラフィー製造過程が結果として得る微小デバイスのフォトリソグラフィーマスク上にパターンを正確に再現する能力は、種々の製造パラメータに依存する。特に、リソグラフィー過程の精度は、照射光の焦点をフォトレジストに合わせるために利用される光学システムの焦点の深さに対する、光又はフォトレジストをアクティブにするために利用される他の放射の強度に依存する。理解の向上のため、及びフォトリソグラフィー製造過程の利用において、フォトリソグラフィー過程が所望の構造を基板材料にどれだけ正確に再現し得るかを予測するため、種々のモデルが開発されている。これらは空間像モデル及びフォトレジストの化学特性を説明するモデルを有する。リソグラフィー過程のいくつかのシミュレーターは、カリフォルニア大学バークレー校のＳＰＬＡＴ及びＴＥＭＰＥＳＴ、ＫＬＡ−Ｔｅｎｃｏｒ社のＰＲＯＬＩＴＨ、Ｓｉｇｍａ−Ｃ社のＳｏｌｉｄ−Ｃ、及びＰａｎｏｒａｍｉｃＴｅｃｈｎｏｌｏｇｉｅｓのＥＭＳｕｉｔｅのように、広く入手可能である。
【００３９】
あるモデル、可変閾値レジスト（Ｖａｒｉａｂｌｅ  Ｔｈｒｅｓｈｏｌｄ  Ｒｅｓｉｓｔ、ＶＴＲ）モデルは、最大光強度（Ｉｍａｘ）及び画像コントラスト、又は傾きの較正を用い、リソグラフィーシステムの空間像の挙動及びフォトレジストの挙動の両方をモデル化する高速な方法として利用されている。ＶＴＲモデルの詳細は、ニック・コブ（Ｎｉｃｋ  Ｃｏｂｂ）の博士論文である非特許文献２２に記載されている。また、このモデルの拡張は、非特許文献２３に記載されている。これら２つの非特許文献は、参照されることにより本願明細書に組み込まれる。
【００４０】
フォトマスクから投影された映像及び最終的なレジスト「像」又はレリーフの間の関係は、当業者により良く研究されており、多くの他の出版物の記事でも同様に取り上げられている。例えば、非特許文献２４乃至３１（それぞれ参照されることにより本願明細書に全て組み込まれる）は、フォトリソグラフィー製造過程モデル又は情報又は製造過程モデルを作成するために利用され得る技術を論じている。
【００４１】
図７Ａに示すグラフ７０１は、フォトリソグラフィー過程で利用され得るパラメータ値を表す軸に対し、種々のマスク構造をプロットしたものである。グラフに示されるように、フォトリソグラフィー過程が基板上に所望の構造を確実に作成しない境界点７０３は、データから決定され得る。この境界情報を用い、リソグラフィー過程の空間モデルは、図７Ｂに示されるように作成され得る。より詳細には、図に示されるように、境界点７０３は、体積又は形状７０５の連続又は不連続の表面をプロットするために利用され得る。フォトリソグラフィー過程のパラメータが全てこのモデル形状７０５の範囲内にある場合、フォトリソグラフィー過程は、基板上に所望の構造を正確に作成する。しかしながら、製造条件が、過程のパラメータがこの体積７０５の外にあるような場合、フォトリソグラフィー過程は、基板上に所望の構造を確実に生成できず、結果として得る微小デバイスは、失敗となり易い。
【００４２】
留意すべき点は、本発明の種々の実施例では、システムモデルデータベース６０７に含まれるシステムモデルは、モデル化されたリソグラフィー過程の間に利用される特別な過程のパラメータに較正され得る。代わりに、モデルは、一連の異なるリソグラフィー過程パラメータに共通の汎用モデルであって良い。これらパラメータは、例えば、フォトリソグラフィーマスクの物理的特徴、フォトマスクをフォトレジスト層に写すために利用される強度及び焦点深さの値、フォトレジストの化学特性、及びフォトレジストをエッチングする間に利用される時間及び化学変数のような、如何なる所望のパラメータを有して良い。
【００４３】
汎用モデル体積も生成され、より一般的には可能なパラメータ範囲に亘りフォトリソグラフィー過程の信頼性を記述し得る。従って、製造者は、製造過程で利用される特定のパラメータに関し不明確な場合、汎用モデルを使用し、微小デバイス内の製造中に欠陥が生じ易い位置を予測し得る。汎用モデルは、較正されたモデルと異なる体積を有し、結果としてシミュレートされた製造物の精度が低下するが、汎用モデルは、依然として微小デバイス内の影響が生じ易い位置の有用な同定を提供する。更に、製造者は、製造過程の１つ以上の特別なパラメータを決定する時点で、特別なパラメータを適用し、過程モデルの精度を向上し得る。
【００４４】
微小デバイスの製造中に生じ得る見込み欠陥を検出するために、設計データ処理モジュール６０３は、先に説明された設計データデータベース６１１から微小デバイスのフォトマスク又は多角形レイアウト６１５を取得する。システムルールデータベース６０５内に定められたルール又は基準に基づき、設計データ処理モジュール６０３は、次に、データベース６０７からのシステムモデルデータを多角形レイアウト６１５内の多角形情報に適用する。例えば、システムルールデータベース６０５は、モデル化されたシステムの動作がシミュレートされる多角形レイアウト６１５内の位置を特定して良い（しばしば断片化データとして参照される）。６０５のシステムルールデータベースはまた、所望の層の動作、解像補助（ｓｕｂ−ｒｅｓｏｌｕｔｉｏｎ  ａｓｓｉｓｔ  ｆｅａｔｕｒｅｓ、ＳＲＡＦ）又は他のフォトマスク補正機能（しばしば光学及び処理補正（Ｏｐｔｉｃａｌ  ａｎｄ  Ｐｒｏｃｅｓｓ  Ｃｏｒｒｅｃｔｉｏｎ、ＯＰＣ）として参照される）のような、モデル化されたリソグラフィー製造過程を多角形情報等に適用する追加のスクリプティングルール等を有して良い。
【００４５】
システムモデルデータベース６０７からのシステムモデル及び多角形レイアウト６１５を用いてデバイスの製造物をシミュレートすることにより、設計データ処理モジュール６０３は、モデル化された製造過程により形成される結果として得る微小デバイス構造の予測を生成する。このシミュレートされた出力構造を元の多角形レイアウト６１７と比較することにより、設計データ処理モジュール６０３は、シミュレートされた微小デバイスと元の多角形レイアウト６１５の間の相違を同定し得る。これらの相違（例えば、予測された微小デバイス内の構造がブリッジしているが、元の多角形レイアウトではブリッジしていない場所）は、次に、製造中に微小デバイス内の欠陥が生じ易い位置を同定するために利用され得る。
【００４６】
例えば、元のレイアウト設計内の多角形がシミュレートされた出力内の２つの近いが別個の多角形構造に対応する場合、設計データ処理モジュール６０３は、元の設計レイアウト内の多角形に短絡欠陥が生じ易いと決定して良い。同様に、元の設計レイアウト内の２つの別個の多角形がシミュレートされた出力内の単一の多角形に対応する場合、設計データ処理モジュール６０３は、元の設計レイアウト内の２つの多角形の間にブリッジ欠陥が生じ易いと決定して良い。
【００４７】
設計データ処理モジュール６０３がこれら予測された欠陥の物理的位置を決定すると、設計データ処理モジュール６０３は、次にレイアウト対回路データ６１７を利用し、欠陥に対応する回路部分のネットリストを決定し得る。これは、影響される多角形自体に対応するネットリストを決定することにより、又はどのネットリストがそれら多角形を表す構造と電気的に接続されるかを決定することにより、複数の方法で決定され得る。
【００４８】
以上に説明されたように、設計データ処理モジュール６０３は、次にこれらネットリストの名前を試験設計ツール６１９へ提供し得る。試験設計ツール６１９は、標準的に、優先されたネットリストを入力として取り込み、試験構造を微小デバイス設計のどこに挿入するか、又は代案として又は更に、試験データパターンの設定方法を決定する。これら試験構造を製造時に欠陥を有し易いネットリスト内に配置することは、これらネットリストが製造された微小デバイス内で完全に試験されることを確実にする。同様に、特定の試験パターンを生成し、製造時に欠陥を有し易いネットリストを試験することは、これらネットリストが製造された微小デバイス内で完全に試験されることを確実にする。
【００４９】
更に、本発明の種々の実施例では、設計データ処理モジュール６０３は、代案として又は更に、欠陥が生じ易い特定の幾何学的位置を提供する。この位置は、いくつかの試験アルゴリズムで、製造される微小デバイスをより正確に試験するために有用であり得る。更に、本発明の種々の実施例は、ネットリスト形式に対応する試験設計ツール６１９の欠陥情報を渡すとして説明されたが、本発明の種々の実施例は、試験設計ツール６１９に如何なる所望の形式でデータを提供して良いことが理解されるべきである。例えば、試験設計ツール６１９がレイアウト設計データを受け取る場合、本発明の種々の実施例は、ネットリスト又は製造中に欠陥を生じ易いレイアウト設計の部分に対応するネットリストを決定せずに、試験設計に製造中に欠陥を生じ易いレイアウト設計の部分を直接同定して良い。
【００５０】
リソグラフィー製造モデルが以上に詳細に記載されたが、（例えば、電子ビーム製造過程のような）ビーム製造過程又はリソグラフィーとの組合せのモデルを含む、如何なる所望の製造過程モデルも、本発明により利用されて良いことが理解されるべきである。また、モデルは物理的体積として一般的に記載され、及び図７Ａ及び７Ｂに図示されたが、如何なる所望の種類の抽象的、数学的又は非図形モデルも、本発明の種々の実施例に従い利用されて良いことが理解されるべきである。
【００５１】
［重要部位処理モデル］
以上にも議論されたように、本発明の種々の実施例は、システムモデルデータを利用し、環境要因がどのように製造過程の間に無秩序な欠陥を微小デバイス内に生じ得るかをモデル化して良い。例えば、本発明のいくつかの実施例は、静的データを利用し、製造過程の間にフォトマスク又はウェハーに止まった周囲の粒子により引き起こされたブリッジ欠陥をモデル化して良い。
【００５２】
図８は、粒子の影響の受けやすさを予測するこのようなモデルがどのように生成されるかを示す。より詳細には、図８は、４個の並列接続ライン８０１−８０７を示す。接続ライン８０１は、接続ライン８０３から距離ｄ１だけ離れている。同様に、接続ライン８０５は、接続ライン８０７から距離ｄ１だけ離れている。接続ライン８０３及び８０５は、距離ｄ２だけ離れている。距離ｄ２は、距離ｄ１より大きい。当業者により理解されるように、製造過程の間の空気中の粒子は、隣接する接続ラインの機能を損傷又は破壊し得る。例えば、２つの隣接する接続ラインを連結する粒子は、ラインをブリッジし、それらを不正に動作させ得る。この理由から、製造者は、彼らの微小回路製造場所内の粒子の数及び大きさを厳しく制御する。
【００５３】
隣接する接続ラインを対にした時に生じるこの種のブリッジ欠陥の可能性は、粒子の数、粒子の大きさ、及び隣接する接続ラインの間隔に依存する。図８に示されるように、粒子８０９は、距離ｄ１より狭い幅を有するので、接続ライン８０１−８０７の何れの間にもブリッジを形成し得ない。より大きい粒子８１１は、しかしながら、距離ｄ１より幅広である。従って、粒子８１１の幅が距離ｄ２より狭いので、粒子８１１は、接続ライン８０３及び８０５の間にブリッジを形成しない。しかしながら、粒子８１１が接続ライン８０１及び８０３の間、又は８０５及び８０７の間の領域８１３の範囲内にある場合、粒子８１１は、隣接する接続ラインをブリッジする。従って、領域８１３は、しばしば粒子８１１と同一の大きさ又はより大きい粒子の「重要部位」として参照される。
【００５４】
種々の粒子の大きさに対し微小デバイス構造内の重要領域の量を決定することにより、及び次に、製造過程の間のそれら異なる粒子の大きさの統計的分布を決定することにより、モデルは、その構造内で製造中にどれだけ頻繁に粒子がブリッジ欠陥を生じるかを見積もるよう構成されて良い。重要部位解析モデルを生成する種々の技術は、従来知られており、非特許文献３１乃至５０に記載されている。これら非特許文献は、参照されることにより、全て本願明細書に組み込まれる。
【００５５】
粒子の大きさ及び分布値は、例えば、１ミクロンより小さい空間の立方フィート当たりの粒子数、１乃至５ミクロンの間の大きさの空間の立方フィート当たりの粒子数、５乃至１０ミクロンの間の大きさの空間の立方フィート当たりの粒子数等を示す釣鐘曲線により図形で表されて良い。これら粒子に関する統計は、過程条件に関する仮想データから生成されるか、又はＫＬＡ−Ｔｅｎｃｏｒ等により製造されたような従来のウェハー及び位置検査装置を用いた加工設備に取り込まれる測定値から引き出されて良い。
【００５６】
設計データ処理モジュール６０３は、次にこの種のモデルを用い、製造中に粒子型のブリッジ欠陥を生じ易い微小デバイス内の個々の位置を同定し得る。再び、レイアウト対回路データ６１７を用い、設計データ処理モジュール６０３は、次に、これらの位置を有する特定のネットリストを決定し、次にこれらネットリストを試験設計ツール６１９に同定し、これらネットリストがブリッジ欠陥について正しく試験されることを保証する。
【００５７】
［ルールに基づくモデル化ツール］
本発明の種々の実施例では、ツール６０１は、シミュレートされた結果を生成し欠陥を予測するモデルの利用を省略し得る。代わりに、本発明のこれらの実施例は、所与のセットの物理的特徴が微小デバイス内に欠陥を生じる可能性を決定するルールを用いて良い。例えば、重要部位分析モデルは、２つの配線ラインが１０ミクロンより長い区間、互いに０．７５ミクロンの範囲内に配線される場合、ブリッジ欠陥が９０％の確率で生じ易いことを示して良い。この欠陥モデルデータは、２つの配線ラインが１０ミクロンより長い区間、互いに０．７５ミクロンより大きい距離だけ離れている場合、たった１％の確率でブリッジ欠陥が生じ易いことを更に示して良い。この欠陥モデルデータに基づき、幾何学的基準及び／又はルールは、特別に生成され、１０ミクロンより長く互いに０．７５ミクロンの範囲内の微小デバイス設計の配線ラインを同定する。従って、種々の実施例は、ルール又は他の基準を、モデルを用いた微小デバイス設計の製造物のシミュレートの代わりに（又はそれに加えて）利用して良い。
【００５８】
「禁止ピッチ」の検出は別の例であり、本発明の種々の実施例は、モデルを利用し微小デバイス設計の製造物をシミュレートする代わりに又はそれに加えて、ルールに基づく手法を利用し見込み欠陥位置を決定する。禁止ピッチは、軸外照明とともにリソグラフィーシステムを用いる場合、一般的である。図９は、構造地物の間の特定の間隔（及び単に最小空間ルールではない）がこれら地物を不正に形成させ得るこの現象の例を提供する。これらのピッチは、例えば、特別なピッチ及び良好に製造されない間隔の組合せを決定する、単純なルールにより特徴付けられ得る。設計データ処理モジュール６０３は、次にこれらルールを用い、これらピッチを有するレイアウト設計の部分を、見込み欠陥位置として、決定又はタグ付けし得る。従って、直前に説明された例では、幾何学的基準は、欠陥モデルデータを利用せずに、欠陥を生じる可能性９０％を有する、微小回路の物理的特徴を同定するために確実に用いられて良い。
【００５９】
本発明の更に別の実施例によると、光学入力／出力端末６０９は、幾何学的基準／ルール及び／又は欠陥モデルデータの利用を制御するために利用されて良い。例えば、欠陥モデルデータは、次のことを提示し得る。つまり、（ｉ）２つの配線ラインが１０ミクロンより長い区間、互いに１．０ミクロンの範囲内に配線されている場合、ブリッジ欠陥は、９０％の確率で生じ易い、（ｉｉ）２つの配線ラインが１０ミクロンより長い区間、互いに１．０乃至１．５ミクロンの範囲内に配線されている場合、ブリッジ欠陥は、６０％の確率で生じ易い、及び（ｉｉｉ）２つの配線ラインが１０ミクロンより長い区間、互いに１．５乃至２．０ミクロンの範囲内に配線されている場合、ブリッジ欠陥は、３０％の確率で生じ易い。
【００６０】
この例では、ツールのユーザーは、例えば、欠陥を生じる６０％以上の確率を有する物理的特徴にのみ関心があるかも知れない。この状況では、製造者は、入力／出力端末４０９を利用し、システムルールデータベース４０５（又は設計データ処理モジュール４０３）に、６０％より低い欠陥を生じる確率を有する物理的特徴を決定するルール又は基準を無視するよう指示して良い。従って、ユーザーは、上記（ｉｉｉ）に関連する欠陥モデルデータを無視するよう、設計データ処理モジュールに指示し得る。有利なことに、入力／出力端末４０９のこの利用は、製造者に、欠陥を有する所望の確率を有する微小回路内のこれらの位置のみを同定させる。
【００６１】
［製造及び試験設計の更なる実施例］
以上に論じられた本発明の特定の実施例は、特に、起こり得るブリッジ欠陥の微小デバイス内の位置の同定を記述した。しかしながら、本発明の種々の実施例は、微小デバイス内の如何なる種類の意図しない物理的欠陥の位置を同定するために用いられて良いことが理解されるべきである。例えば、異なるモデルデータは、ネッキング、重複しない節点、短絡又は如何なる他の意図しない物理的欠陥が起こり得る位置を同定するために利用されて良い。
【００６２】
また、種々の実施例は、デバイス試験により生成された情報を利用し、欠陥位置を予測する精度を向上して良い。例えば、試験過程は、微小デバイス内の個々の構造内のブリッジ故障を同定して良い。本発明の種々の実施例では、この欠陥構造の物理的特徴は、将来にこの種の構造内で生じる欠陥の可能性をより正確に予測する目的で、システムモデルデータベース６０７に組み込まれて良い。
【００６３】
［結論］
本発明は、本発明を実施する現在のモードを含む特定の例に関して説明されたが、当業者は、特許請求の範囲に記載された本発明の精神と範囲に属する、以上に説明されたシステム及び技術の多数の変形及び置換が存在することを理解するだろう。
【符号の説明】
【００６４】
３０１、５０１  回路
３０３、３０５、３１３、５１１、５１３  配線ライン
３０７―３１１  機能構造
４０１、５１５  ブリッジ
５０５−５０９  ＮＡＮＤゲート
６０１  欠陥位置同定ツール
６０３  設計データ処理モジュール
６０５  システムルールデータベース
６０７  システムモデルデータベース
６０９  入力／出力端末
６１１  設計データデータベース
６１３  ソースネットリスト
６１５  多角形レイアウトデータ
６１７  レイアウト対回路データ
６１９  試験設計ツール
６２１  自動試験装置
８０１−８０７  接続ライン
８０９、８１１  粒子
８１３  領域
【図１】
2010040047.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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