(57)【要約】【課題】従来の半導体装置では、インダクタ素子の直下に半導体基板が配置されるため、半導体基板中に誘起される渦電流を抑制することは難しい。また、半導体基板とインダクタ配線との間の寄生容量によりインダクタ素子の自己共振周波数を高くできないため、最大使用周波数およびQ値を上げることが難しいという課題があった。【解決手段】半導体装置１では、インダクタ素子２０１、２０２は半導体基板１１よりも外側に配置されている。このようにインダクタ素子２０１、２０２の直下に半導体基板１１を配置させない構成により、インダクタ素子において発生する磁界による渦電流の誘起を抑制することができ、インダクタ素子とGNDとの間の寄生容量が低減されることから、インダクタ素子の損失が抑制され、最大使用周波数が高くなり、Q値が向上する。【選択図】図１
2010118471.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路と、前記半導体集積回路と電気的に接続されたインダクタ素子とを有し、
前記インダクタ素子は、前記半導体集積回路を構成する半導体基板よりも外側に配置されていることを特徴とする半導体装置。
【請求項２】
前記インダクタ素子の長手方向における各端に設けられた端子はどちらも、前記半導体基板に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記インダクタ素子は、１ターン以上の巻き線からなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板の表面に設けられた導体パッドを有し、
前記インダクタ素子の前記端子は、それぞれ、前記導体パッドを介して前記半導体基板に接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記インダクタ素子は、１ターン以上の巻き線からなり、
前記インダクタ素子の前記端子は、前記インダクタ素子の巻き中心に対して互いに同じ側に配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記インダクタ素子を複数有していることを特徴とする請求項１に記載の半導体装置。
【請求項７】
複数のインダクタ素子は互いに誘導結合しないように配置されていることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタ素子を有する半導体装置に関するものである。
【背景技術】
【０００２】
近年、携帯電話等の携帯通信機器の小型化が進められている。携帯通信機器の小型化のために、高周波回路をシリコン集積回路に１チップ化する要求が高まってきている。ところが、高周波回路には、トランジスタ、抵抗および容量に加えて、コイルやトランスといったインダクタ素子が必要であって、シリコン基板上にトランジスタや抵抗等を利用した集積回路と共に、インダクタ素子を形成する方法が開発されている。インダクタ素子は電圧制御型発振回路（VCO；voltage-controlled oscillator）等の発振回路に用いられ、安定な発振周波数および高い周波数の発振波形を得るためにはより高性能なインダクタ素子が求められる。
【０００３】
インダクタ素子として、半導体基板の表面に形成した絶縁膜上に、アルミニウム等の導電膜を渦巻き状にあるいは巻き線状に形成する方法がある。しかしながら、このような構成では、インダクタ素子の近傍に半導体基板が存在し、インダクタ素子に電流を流した時に発生する磁界の変化を妨げる渦電流がその半導体基板中に発生して、インダクタ素子の特性が損失を伴うことが知られている。
【０００４】
即ち、巻き線状に形成された帯状導電層をトランスにおける一次コイルと考えると、不純物を含む半導体基板そのものは抵抗値が低いので高周波領域では短絡された二次コイルのように作用する。この二次コイルの存在によるインダクタ素子の損失は特に高周波領域において顕著に現れるので、半導体基板内の渦電流の発生を防止する為の提案がなされている。例えば、特開平07-183468号には、シリコン基板の表面に複数のＰＮ接合を形成し、その接合により形成される空乏層により、渦電流を抑制することが示されている。つまり、半導体基板の表面に形成される渦電流の経路を複数の空乏層により分断して、渦電流を抑制するという構成が開示されている。この公知例においても、半導体基板の表面に形成される空乏層により渦電流の発生が抑えられることが示されている。
【０００５】
図５は、上記公知例のインダクタ素子の構造を示す図である。Ｐ型の半導体基板１１の表面にＮ型の不純物領域１４が形成され、半導体基板１１の表面に複数のＰＮ接合が形成される。そして、半導体基板１１の表面上に形成された絶縁膜１２上に、渦巻き状の導電膜１６が形成される。この導電膜１６の一端１６Ａは、図示しない配線に接続され、また、この導電膜１６の他端１６Ｂは、絶縁膜１２内に形成された下層の配線１８に接続される。導電膜１６の一端１６Ａから他端１６Ｂに向かって図中の矢印２２の方向に電流を流すと、それにより半導体基板１１の表面に垂直な磁界が渦巻き配線内に発生する。
【０００６】
図５に示された構成では、複数のＰＮ接合により空乏層が形成されるので、半導体基板１１の表面側に空乏層が多く形成され、帯状の導電膜１６からなるインダクタ素子により発生した磁界に対して半導体基板１１内に発生する渦電流が流れる抵抗を高くすることができ、渦電流を抑制し上記の渦電流による損失とインダクタンスの低下を防止することができる。
【特許文献１】特開平07-183468号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体装置において、インダクタ素子の下部の半導体基板中に形成される空乏層の幅（厚さ）は1〜10μm程度であるため、インダクタ素子で発生した磁束は空乏層を透過して、空乏層下の半導体基板に到達して半導体基板中に渦電流を誘起させる。そのため、渦電流の発生を抑制することは難しい。また、半導体基板とインダクタ配線との間の寄生容量により、インダクタ素子の自己共振周波数を高くできないため、最大使用周波数を上げることは難しく、また、インダクタ素子の性能の指標となるQ値（Quality Factor）を上げることは難しい。更に、空乏層を半導体基板中に形成する必要があるため、インダクタ下部の半導体基板中に集積回路素子を形成できないという課題があった。これは、半導体基板内に回路を構成するためのレイアウト設計上の大きな制約となるとともに、一般にインダクタは大きな面積を要するため、チップサイズが大きくなるという問題を引き起こす。
【０００８】
本発明はかかる問題点に鑑みてなされたものであって、インダクタ素子を有する半導体装置において最大使用周波数を高くするとともにQ値を向上させることを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体集積回路と半導体集積回路と電気的に接続されたインダクタ素子とを有しており、インダクタ素子は、半導体集積回路を構成する半導体基板よりも外側に配置されている。かかる構成により、インダクタ素子に発生する磁界による半導体基板内での渦電流の誘起が抑制され、インダクタ素子と半導体基板との間の寄生容量が低減されることから、インダクタ素子の損失が抑制され、最大使用周波数が高くなり、Q値が向上する。
【００１０】
本発明の半導体装置では、インダクタ素子の長手方向における各端に設けられた端子はどちらも、半導体基板に電気的に接続されていることが好ましい。この場合、半導体基板の表面に導体パッドを有し、インダクタ素子の端子がそれぞれ導体パッドを介して半導体基板に接続されていればよい。また、インダクタ素子は１ターン以上の巻き線からなり、インダクタ素子の端子はインダクタ素子の巻き中心に対して互いに同じ側に配置されていればよい。。
【００１１】
本発明の半導体装置では、インダクタ素子は、１ターン以上の巻き線からなることが好ましい。
【００１２】
本発明の半導体装置では、複数のインダクタ素子を具備することが好ましく、複数のインダクタ素子は誘導結合しないように配置されていることが好ましい。
【発明の効果】
【００１３】
本発明による半導体装置によれば、インダクタ素子の直下に半導体基板がないため、インダクタ素子の磁界により誘起される渦電流が抑制され、インダクタ素子と半導体基板との間の寄生容量が低減されるため、インダクタ素子の損失が抑制され、更に、最大使用周波数が高くなり、Q値が向上するという効果を得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、半導体装置等の実施形態について図面を参照して説明する。なお、実施の形態において同じ符号を付した構成要素は同様の動作を行うので、再度の説明を省略する場合がある。また、本発明は以下に示す構成に限定されない。
【００１５】
（実施の形態１）
本発明の実施の形態１について説明する。
【００１６】
図１は、本実施の形態に係る半導体装置１の構造図であり、図１（ａ）、図１（ｂ）および図１（ｃ）はそれぞれ斜視図、断面図および上面図である。
【００１７】
半導体チップ２０は、絶縁物の内部にインダクタ素子２０１、２０２、ビア２０３および配線２０４を有し、表面に導体パッド２０５を有している。導体パッドとは、金属配線等を形成する導体が露出した領域を示し、ワイヤボンディングを行う際の接続端子や他のチップとの接続端子となる。図２にインダクタ素子２０１、２０２の配置図の一例を示す。インダクタ素子２０１は、同一層の配線を渦巻き状に形成した通常のインダクタであり、インダクタ素子２０２は、２端子のどちらの端子からも渦巻き形状が対象になる差動タイプのインダクタである。インダクタ素子２０１、２０２では、それぞれ、端子（インダクタ素子の長手方向における端に設けられている）がインダクタ素子２０１、２０２の巻き中心に対して互いに同じ側に配置されている。ここでは、便宜上２つの異なる形状のインダクタ素子を並べて示しているが、これは種々の形状のインダクタ素子を対象としていることを示すためであって、実際には一つのインダクタ素子が配置されている場合や同じ形状のインダクタ素子が複数配置されている場合がある。
【００１８】
インダクタ素子２０１、２０２は互いに誘導結合しないように配置されており、半導体基板１１の主表面に対して垂直方向に磁力線が発生するように配置されている。ここで、半導体基板１１には半導体チップ１０が形成されており、半導体チップ１０はトランジスタ、抵抗および容量などを含む半導体集積回路を構成する半導体チップである。また、誘導結合しない配置とは、一方のインダクタによって誘起される磁力線が実質的に他方のインダクタに起電力を生じさせることがない配置のことを言う。また、複数のインダクタ素子を具備する場合、複数のインダクタ素子の一方の端子を共用する場合がある。更に、図２に示したインダクタ素子以外の形状として、スパイラル部における巻き線の数が異なるインダクタ素子や、平面的な巻き線だけでなく立体的な巻き線からなるインダクタ素子を使用することもできる。また、本実施の形態ではインダクタ素子２０１、２０２は、互いに誘導結合しないように配置されているとしているが、用途により互いに誘導結合するように配置されていても良い。例えば、インダクタ素子２０２の巻き線の中間に引き出し線を設けて、２つのインダクタ素子の巻き線が互いに重なった構成とすれば、双方のインダクタ素子は誘導結合し、一方のインダクタ素子に発生する磁界により他方のインダクタ素子に起電力を生じさせることが可能である。
【００１９】
ここで、本実施の形態に係る半導体装置の構成を簡潔に記すと、GND電位のリードフレーム４０の上に半導体チップ１０および半導体チップ２０が順に設けられている。半導体チップ２０の表面には導体パッド２０５が配置されており、この導体パッド２０５にはそれぞれビア２０３が接続されており、各ビア２０３には配線２０４が長手方向において互いに間隔を開けて接続されている。また、半導体チップ２０の内部に設けられたインダクタ素子２０１、２０２の端子にはそれぞれ引き出し配線２０６が接続されており、引き出し配線２０６にはそれぞれビア２０３が接続されている。
【００２０】
導体パッド２０５および引き出し配線２０６に接続されたビア２０３はそれぞれ金バンプ５０を介して半導体チップ１０の表面に配置された導体パッド１０１に接続されており、これにより、半導体チップ１０と半導体チップ２０とは互いに電気的に接続されている。また、半導体チップ２０の導体パッド２０５はワイヤー３０を介してリードフレーム４０のリード４１に接続されており、これにより、半導体チップ２０とリードフレーム４０とは互いに電気的に接続されている。
【００２１】
そして、本実施の形態に係る半導体装置では、インダクタ素子２０１、２０２が半導体基板よりも外側に配置されるように金バンプ５０を介して導体パッド１０１とビア２０３とを接続することにより、半導体チップ１０に形成されているトランジスタ、抵抗および容量などの各素子と半導体チップ２０のインダクタ素子２０１、２０２および配線２０４とを導体パッド１０１および金バンプ５０を介して電気的に接続している。
【００２２】
なお、半導体チップ２０は、インダクタ素子２０１、２０２、ビア２０３、配線２０４、導体パッド２０５および引き出し配線２０６を形成後、裏面を半導体チップ１０と電気的に接続できるようビア２０３の底面が露出するまで薄膜化加工されている。
【００２３】
本実施の形態において得られる効果を以下にまとめて記載する。
【００２４】
本実施の形態によれば、インダクタ素子２０１、２０２は半導体基板１１よりも外側に配置されているので、インダクタ素子２０１、２０２の直下には半導体基板１１が配置されない。よって、インダクタ素子２０１、２０２とＧＮＤとの間の距離は、インダクタ素子とリードフレーム４０との間においてインダクタ素子２０１、２０２の直下に半導体基板１１が配置される場合より長くなる。従って、インダクタ素子２０１、２０２の磁界により半導体基板１１に誘起される渦電流が低減され、インダクタ素子２０１、２０２の損失が抑制される。更にインダクタ素子２０１、２０２の配線とGNDとの間の寄生容量値Cが低減されるため、自己共振周波数が高くなり、最大使用周波数が高くなる。また、並列容量成分が低減されることから、インダクタ素子２０１、２０２のQ値が向上する。
【００２５】
更に、好ましくは、インダクタ素子２０１、２０２直下におけるリードフレーム４０に切り欠きを設けることにより、リードフレーム４０内でも渦電流の発生を抑制することが可能であると共に、インダクタ素子２０１、２０２とリードフレーム４０との間の寄生容量も低減できるので、更なるQ値の向上により特性向上を達成できる。
【００２６】
なお、本実施の形態によれば、インダクタ素子２０１、２０２直下に半導体チップ１０が配置されない実装レイアウトにすることで、高周波特性に優れたインダクタ素子２０１、２０２を集積化することができる。ちなみに、インダクタ素子２０１、２０２を半導体チップ１０よりも外側に配置しても、インダクタ素子２０１、２０２はリードフレーム４０よりも外側に配置されないので、パッケージを大きくする必要はない。
【００２７】
（実施の形態２）
図３は、本実施の形態２における半導体装置２の構造図であり、図３（ａ）、図３（ｂ）および図３（ｃ）はそれぞれ斜視図、断面図および上面図である。
【００２８】
本実施の形態２では、半導体チップ２０はインダクタ素子２０１、２０２のみが設けられたインダクタ素子の専用のチップであり、半導体チップ１０の表面の導体パッド２０５からワイヤー３０が引き出されている。それ以外の構成については、本実施の形態１と同様で、半導体チップ２０のインダクタ素子２０１、２０２の直下には半導体基板１１が配置されないように、半導体チップ２０が半導体チップ１０の上に配置されている。インダクタ素子２０１、２０２の各端子は、引き出し配線２０６およびビア２０３を介して金バンプ５０に接続されており、その金バンプ５０は半導体チップ１０の表面の周縁に配置された導体パッド２０５に接続されている。これにより、インダクタ素子２０１、２０２のスパイラル部は半導体基板１１よりも外側に配置され、インダクタ素子２０１、２０２の両端の接続配線により半導体基板１１の各素子と電気的に接続している。
【００２９】
図４を用いて、インダクタ素子専用の半導体チップ２０の構造について説明する。図４（ａ）はインダクタ素子専用の半導体チップ２０の平面概要図で、図３に示したインダクタ素子２０１だけを抜き出して記載しており、インダクタ素子２０１は例えば樹脂材料からなる基板２００の上に設けられており、基板２００は絶縁性の材料であればセラミックのような樹脂以外の材料でも構わない。図４（ｂ）は、図４（ａ）のIVB−IVB’における断面図である。基板２００の一方の表面上には、金属からなるインダクタ素子２０１が形成されている。インダクタ素子２０１の両端にはそれぞれ金属からなる引き出し配線２０６が接続されており、そのうち一方の引き出し配線２０６は基板２００の他方の表面に設けられ、貫通電極２０７を介してインダクタ素子の一方の端部に電気的に接続されている。また、基板２００の他方の表面には、半導体チップ２０を半導体チップ１０に接続するための導体パッド１０１が形成されており、よって、この導体パッド１０１は、上記一方の引き出し配線２０６と同一面に形成されている。
【００３０】
上記構成の半導体チップ２０の導体パッド１０１は、半導体チップ１０の表面の周縁に設けられている導体パッド２０５に、例えば金バンプ５０を介して接続される。このとき、インダクタ素子２０１、２０２を半導体チップ１０よりも外側に配置することにより、インダクタ素子２０１、２０２に電流が流れた結果、磁界が誘起されても、半導体基板１１の内部に磁界が及ぶことがない。
【００３１】
以上説明したように、本実施の形態によれば、上記実施の形態１と同じく、インダクタ素子２０１、２０２は半導体基板１１よりも外側に配置されているので、インダクタ素子２０１、２０２の直下には半導体基板１１が配置されない。よって、本実施の形態においても上記実施の形態１と同一の効果を得ることができる。
【００３２】
（その他の実施の形態）
上記実施の形態１および２では、インダクタ素子において発生する磁界が半導体チップ１０を形成する半導体基板１１の主表面に対して垂直な向きになるようにインダクタ素子を設置したが、磁界が半導体基板１１の主表面に対して平行になるようにインダクタ素子を設置することもできる。すなわち、インダクタ素子は半導体基板１１の端部から側面に突き出し、インダクタ素子を構成する巻き線が半導体基板１１の主表面および突き出した側面とほぼ垂直に形成されていても良い。さらに、インダクタ素子によって誘起される磁界が半導体基板の主表面に対して平行でも垂直でもない角度に傾いて発生しても、その磁界が半導体チップに直接影響を与えることを阻止することができるので、上記実施の形態１および２と同様の効果を得ることができる。
【００３３】
また、上記実施の形態１および２では、インダクタ素子の全体を半導体基板１１よりも外側に配置することによって、磁界が半導体基板に及ぶことを抑制している。しかし、使用周波数などの半導体装置の仕様により、インダクタ素子の全体を半導体基板１１よりも外側に配置させるのではなく、少なくとも巻き線部の中心を半導体基板１１よりも外側に配置すれば、所定の効果を得ることができる。この場合にも、インダクタ素子からの磁界が及ぶ範囲は半導体チップの周辺部であって、磁界によって誤作動を引き起こす可能性のあるトランジスタ等のレイアウトに制約を与えることはない。
【００３４】
さらに、本発明は、以上の実施の形態に限定されることなく、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。
【産業上の利用可能性】
【００３５】
以上のように、本発明にかかる半導体装置は、インダクタ素子の磁界により半導体基板に誘起される渦電流が低減し、インダクタ素子の損失が抑制され、インダクタ素子の配線とGNDとの間の寄生容量が低減し、最大使用周波数が高くなるという効果を有するので、高周波の半導体装置として有用である。
【図面の簡単な説明】
【００３６】
【図１】実施の形態１の半導体装置の構造図であり、（ａ）はその斜視図、（ｂ）はその断面図、（ｃ）はその上面図
【図２】実施の形態１におけるインダクタンスの配置図
【図３】実施の形態２の半導体装置の構造図であり、（ａ）はその斜視図、（ｂ）はその断面図、（ｃ）はその上面図
【図４】実施の形態２におけるインダクタンスの配置図であり、（ａ）はその上面図、（ｂ）は（ａ）におけるIVB−IVB'線における断面図
【図５】従来の半導体装置の構造図
【符号の説明】
【００３７】
１      半導体装置 
２      半導体装置 
１０      半導体チップ 
１１      半導体基板 
２０      半導体チップ 
３０      ワイヤー 
４０      リードフレーム 
４１      リード 
５０      金バンプ 
１０１      導体パッド 
２００      基板 
２０１      インダクタ素子 
２０２      インダクタ素子 
２０３      ビア 
２０４      配線 
２０５      導体パッド 
２０６      引き出し配線 
２０７      貫通電極 
【図１】
2010118471.tif 000003
【図２】
2010118471.tif 000004
【図３】
2010118471.tif 000005
【図４】
2010118471.tif 000006
【図５】
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