(57)【要約】      （修正有）【課題】低閾値電圧で、オン抵抗が小さくできる低電力消費で高耐圧のＭＯＳトランジスタに関する技術の提供。【解決手段】半導体基板１０上に設けられた埋め込み酸化膜１１，不純物濃度が第１濃度のシリコン層１２，不純物濃度が第１濃度より低い第２濃度のエピタキシャル層１３と、エピタキシャル層の表面から埋め込み酸化膜１１に達する低濃度の第１導電型のドレイン領域１５、埋め込み酸化膜に達する第２導電型のチャネル領域１４、高濃度の第１導電型のソース領域１６と、チャネル領域１４とドレイン領域１５の一部を覆うゲート電極２１と、ゲート電極とエピタキシャル層の間のゲート酸化膜２０と、ドレイン領域内のゲート電極から離れた高濃度の第１導電型で形成されたドレインオーミック領域１５ｃと、高濃度の第２導電型のチャネルオーミック領域１４ｄを備え、ゲート電極直下に第２濃度よりさらに低濃度のチャネルドープ領域１４ｃを形成する。【選択図】図１
2010245484.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられた埋め込み酸化膜と、
該埋め込み酸化膜上に設けられた不純物濃度が第１濃度のシリコン層と、
さらにその上に設けられた不純物濃度が前記第１濃度より低い第２濃度のエピタキシャル層と、
該エピタキシャル層の表面から前記埋め込み酸化膜に達する低濃度の第１導電型で形成されたドレイン領域と、
前記エピタキシャル層の表面から前記埋め込み酸化膜に達し、前記ドレイン領域に隣接して配置され、第２導電型で形成されたチャネル領域と、
前記エピタキシャル層の表面から前記埋め込み酸化膜に達する高濃度の第１導電型で形成され、前記チャネル領域に隣接し、前記ドレイン領域とは逆方向に配置されたソース領域と、
前記チャネル領域と該チャネル領域に隣接する前記ドレイン領域の一部をオーバーラップして覆うゲート電極と、
前記ゲート電極と前記エピタキシャル層の間に介挿されたゲート酸化膜と、
前記ドレイン領域内の前記ゲート電極とは離れた高濃度の第１導電型で形成され、ドレイン電極を接続するためのドレインオーミック領域と、
前記チャネル領域に接続され、前記ＭＯＳトランジスタの基板電位を設定するための電極を接続する高濃度の第２導電型で形成されたチャネルオーミック領域を備え、
前記ゲート電極の直下に前記第２濃度よりさらに低濃度のチャネルドープ領域を形成したことを特徴とするＭＯＳトランジスタ。
【請求項２】
前記第２濃度を、前記第１濃度より少なくとも１／１０以上低濃度にしたことを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項３】
前記ゲート電極によりオーバーラップして覆われている前記ドレイン領域の一部であるオーバーラップ領域の寸法を０.５μｍ以上としたことを特徴とする請求項２または３に記載のＭＯＳトランジスタ。
【請求項４】
前記オーバーラップ領域から前記ドレインオーミック領域までのドレイン中間領域をゲート電極から0.5ｕｍ以上離した構造でかつ濃度を、前記オーバーラップ領域と同じかより高濃度にしたことを特徴とする請求項１から３のいずれかに記載のＭＯＳトランジスタ。
【請求項５】
前記ドレイン中間領域の濃度を、前記ドレインオーミック領域に近づくにつれ濃くするようにしたことを特徴とする請求項４記載のＭＯＳトランジスタ。
【請求項６】
請求項１から５のいずれかに記載のＭＯＳトランジスタを複数備え、各ＭＯＳトランジスタ間が絶縁膜で分離されていることを特徴とする半導体装置。
【請求項７】
請求項１から５のいずれかに記載のＭＯＳトランジスタ、または、請求項６記載の半導体装置を組み込んだことを特徴とする電子機器。
【請求項８】
請求項１から５のいずれかに記載のＭＯＳトランジスタ、または、請求項６記載の半導体装置を組み込んだことを特徴とするＬＣＤ駆動装置または車載用電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon on Insulator）基板を用いた部分空乏型高耐圧ＭＯＳトランジスタの構成技術に係り、特に低電力消費の部分空乏型高耐圧のＭＯＳトランジスタおよび該ＭＯＳトランジスタを内蔵した半導体装置ならびに該半導体装置を用いた電子機器に関する。
【背景技術】
【０００２】
ＳＯＩ（Silicon on Insulator）基板は、高速で低リーク電流、しかもラッチアップフリーが容易に実現できるところから用途が広がっている。また、半導体装置の用途として、ＬＣＤ（Liquid Crystal Display：液晶ディスプレイ）駆動装置や、車載用電子機器などにおいて数十Ｖ程度の高耐圧が要求される用途がある。
【０００３】
ＳＯＩ基板を用いて数十Ｖ程度の高耐圧トランジスタを製造する従来技術としては、特許文献１（特開２００２−１３４７５２号公報「半導体装置」）に開示されたものがある。
【０００４】
特許文献１に開示された「半導体装置」は、ＳＯＩ基板の埋め込み酸化膜に接する低濃度領域の不純物濃度を従来技術より高くし、支持基板に所定のバイアス電圧が印加された場合にも、埋め込み酸化膜と低濃度領域の境界面に発生する反転層および空乏層の延びを抑制するようにしたものである。
【０００５】
特許文献１では、上記構成を採用した結果、埋め込み酸化膜と低濃度領域の境界面に流れるリーク電流を防止することができるようになった。また、低濃度領域の不純物濃度を高くしたことによって閾値電圧が高くなるのを防ぐために、ゲート酸化膜の下部に設けたチャネルドープ層の不純物濃度を調整することにより、閾値電圧の値を適切に設定できるようになった。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された構造では、ＳＯＩ基板の埋め込み酸化膜に接する低濃度領域の不純物濃度を、従来技術より高くしているので、ドレイン領域と低濃度領域におけるＰＮ接合耐圧は従来技術よりかえって低下してしまうという問題がある。
【０００７】
また、ゲート酸化膜の下部に設けたチャネルドープ層の厚みが薄く、しかもその下の低濃度領域の不純物濃度が高いため、閾値電圧を下げることは出来ても、空乏層の延びはチャネルドープ層に留まり、ゲート酸化膜容量Ｃｏｘと空乏層容量Ｃｂの関係によって決まるｓｗｉｎｇパラメータ：Ｓ＝２.３*ｋ*Ｔ*ｎ/ｑにおいてはｎ=１＋Ｃｂ/Ｃｏｘの空乏層容量Ｃｂが大きくなるためにｎが大きくなり、Ｓパラメータが劣化し電流を制限した動作領域での閾値を下げることが難しい点があげられる。
【０００８】
また、高いゲート電圧を印加しても空乏層が広がりにくいために横方向電界（ドレイン電界）と比較して垂直方向電界（ゲート電界）が強く働き、移動度の低下をまねきオン抵抗を低くし難いという問題もある。
【０００９】
本発明は、上述した実情を考慮してなされたものであって、閾値電圧を下げることができ、しかもオン抵抗が小さくできる。低電力消費で高耐圧のＭＯＳトランジスタの構造および該ＭＯＳトランジスタを内蔵した半導体装置ならびに該半導体装置を用いた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、上記目的を達成するために、次のような構成を採用する。
ａ）本発明に係るＭＯＳトランジスタは、半導体基板上に設けられた埋め込み酸化膜と、該埋め込み酸化膜上に設けられた不純物濃度が第１濃度のシリコン層と、さらにその上に設けられた不純物濃度が前記第１濃度より低い第２濃度のエピタキシャル層と、該エピタキシャル層の表面から前記埋め込み酸化膜に達する低濃度の第１導電型で形成されたドレイン領域と、前記エピタキシャル層の表面から前記埋め込み酸化膜に達し、前記ドレイン領域に隣接して配置され、第２導電型で形成されたチャネル領域と、前記エピタキシャル層の表面から前記埋め込み酸化膜に達する高濃度の第１導電型で形成され、前記チャネル領域に隣接し、前記ドレイン領域とは逆方向に配置されたソース領域と、前記チャネル領域と該チャネル領域に隣接する前記ドレイン領域の一部をオーバーラップして覆うゲート電極と、前記ゲート電極と前記エピタキシャル層の間に介挿されたゲート酸化膜と、前記ドレイン領域内の前記ゲート電極とは離れた高濃度の第１導電型で形成され、ドレイン電極を接続するためのドレインオーミック領域と、前記チャネル領域に接続され、前記ＭＯＳトランジスタの基板電位を設定するための電極を接続する高濃度の第２導電型で形成されたチャネルオーミック領域を備え、前記ゲート電極の直下に前記第２濃度よりさらに低濃度のチャネルドープ領域を形成したことを特徴としている。
【００１１】
ｂ）また、前記第２濃度を、前記第１濃度より少なくとも１／１０以上低濃度にしたこと、前記ゲート電極によりオーバーラップして覆われている前記ドレイン領域の一部であるオーバーラップ領域の寸法（オーバーラップの長さ）を０.５μｍ以上としたこと、前記オーバーラップ領域から離した前記ドレインオーミック領域までのドレイン中間領域の濃度を、前記オーバーラップ領域と同じかより高濃度にしたこと、前記ドレイン中間領域の濃度を前記ドレインオーミック領域に近づくにつれ濃くするようにしたことも特徴としている。
【００１２】
ｃ）本発明に係る半導体装置は、上記の如きＭＯＳトランジスタを複数備え、各ＭＯＳトランジスタ間が絶縁膜で分離されていることを特徴とし、本発明に係る電子機器は、前記ＭＯＳトランジスタまたは前記半導体装置を組み込んだ電子機器（例えば、ＬＣＤ駆動装置または車載用電子機器など）である。
【発明の効果】
【００１３】
本発明に係るＭＯＳトランジスタにおいては、オーバーラップ領域を設けることで、ゲート電圧を高くするとゲート電極下部に蓄積層ができ、強電界点がゲート電極端に移動する。これにより、ドレイン電界による横方向電界を緩和させることでき、寄生バイポーラ動作を抑制できるので動作時の耐圧を向上させることができる。
【００１４】
また、ドレイン中間領域の濃度を高くすることで、さらに横方向電界の緩和を行なうことができ、より耐圧向上が図れる。
【００１５】
さらに、チャネル領域の濃度プロファイルを、ゲート酸化膜側の濃度を埋め込み酸化膜側より大幅に薄くし、さらにゲート酸化膜直下にさらに濃度の薄いチャネルドープ領域を設けたので、閾値電圧を低くすることが可能となり、シリコン層の中間層まで、ある程度の空乏層の広がりをもたせることが可能となったことでＯＮ抵抗も下げることができた。
【００１６】
また、チャネル最下層の不純物濃度が高いため、空乏層はチャネル中間層までしか延びず、Ｐ型シリコン基板にバイアス電圧を掛けられた場合でも、埋め込み酸化膜とチャネル最下層の境界に空乏層が出来ないため、Ｐ型シリコン基板にバイアス電圧が印加されても無効電流が発生せず、リーク電流を防止することができる。
【００１７】
さらに、ドレイン領域とソース領域とチャネル領域が埋め込み酸化膜まで到達していることで、接合容量が非常に小さくできる。そのため高速かつ低い接合リークのトランジスタが実現できる。
【００１８】
さらに、本発明に係る半導体装置は、上記の如きＭＯＳトランジスタを複数備え、各ＭＯＳトランジスタ間を横方向で酸化膜により分離しているので寄生ＰＮ接合が存在しないためラッチアップフリーとなる。
【００１９】
また、上記の如きＭＯＳトランジスタや上記半導体装置を電子機器に組み込むことで、高耐圧で高速かつ低電力消費の電子機器（たとえば、ＬＣＤドライバーまたは車載用電子機器）が実現できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の半導体装置１００の構造を示す断面図と平面図である。
【図２】チャネル領域１４の不純物濃度プロファイルを示す模式図である。
【図３】ゲート電極にバイアス電圧を印加した状態を示すエネルギーバンド図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の半導体装置１００の構造を示す断面図と平面図である。同図（ａ）が断面図であり、同図（ｂ）が平面図である。
【００２２】
半導体装置１００は、ＮＭＯＳトランジスタの構造を示している。Ｐ型シリコン基板１０の上に埋め込み酸化膜１１が形成されている。埋め込み酸化膜１１の上には不純物濃度が低濃度で厚みが約２００ｎｍのシリコン層１２を貼り合わせ、その上に不純物濃度がさらに低濃度のエピタキシャル層１３を形成している。
【００２３】
低濃度のシリコン層１２とさらに低濃度のエピタキシャル層１３の不純物濃度差は１０倍以上とするのが望ましい。ちなみに、実施例では、シリコン層１２の不純物濃度を１０１７個／ｃｍ３とし、エピタキシャル層１３の不純物濃度を１０１５個／ｃｍ３とし、約２０倍の濃度差を設けている。
【００２４】
エピタキシャル層１３の表面から埋め込み酸化膜１１まで達する低濃度Ｎ−のドレイン領域１５が形成されている。
【００２５】
また、ドレイン領域１５に隣接してチャネル領域１４が形成されている。さらに、チャネル領域１４に隣接して、ドレイン領域１２とは逆側にエピタキシャル層１３の表面から、埋め込み酸化膜１１まで達する高濃度Ｎ＋のソース領域１６が形成されている。
【００２６】
ドレイン領域１５には電極を取るための高濃度Ｎ＋のドレインオーミック領域１５ｃがゲート電極２１から離れた位置に形成されている。
【００２７】
チャネル領域１４の全面と、ドレイン領域１５の一部を覆うゲート電極２１が形成されている。ゲート電極２１とエピタキシャル層１３の間にはゲート酸化膜２０が形成されている。
【００２８】
ゲート電極２１とドレイン領域１５がオーバーラップしている領域をオーバーラップ領域１５ａとする。オーバーラップ領域１５ａの寸法（図１において矢印で示したオーバーラップしている部分の長さ）は０．５μｍ以上であることが望ましい。また、オーバーラップ領域１５ａの端からドレインオーミック領域１５ｃまでのドレイン領域をドレイン中間領域１５ｂとする。この部分も０．５ｕｍ以上であることが望ましい。
【００２９】
ドレイン中間領域１５ｂの不純物濃度は、オーバーラップ領域１５ａと同じかより濃くしている。しかもドレインオーミック領域１５ｃに近づくほど濃くなるようにすればなお良い。
【００３０】
ドレインオーミック領域１５ｃには電極２３が形成され、ソース領域１６には電極２２が形成されている。その他の領域は絶縁膜２４で覆われている。
【００３１】
平面図（ｂ）はゲート電極２１以外の電極と絶縁膜は省略してある。１４ｄは高濃度Ｐ＋で形成され、半導体装置１００内でチャネル領域１４と繋がっており、図示していないが基板電位を取るための電極が接続される。
さらに、上記ＮＭＯＳトランジスタは酸化膜２５によって一つ一つ分離されている。
【００３２】
上記のように、本発明においてはオーバーラップ領域１５ａを設けることで、ゲート電圧を高くするとゲート電極下部に蓄積層ができ、強電界点がゲート電極端に移動する。これにより、ドレイン電界による横方向電界を緩和させることでき、寄生バイポーラ動作を抑制できるので耐圧を向上させることができる。
【００３３】
また、ドレイン中間領域１５ｂの濃度を高くすることで、さらに横方向電界の緩和を行なうことができ、より耐圧向上が図れる。
【００３４】
また、ドレイン領域１５とソース領域１６とチャネル領域１４が埋め込み酸化膜１１まで到達しているのでドレイン領域下部にはＰＮ接合が消失し、チャンネル領域とのＰＮ接合はチャンネル幅方向にしか存在せず、接合容量Ｃｊが非常に小さくできる。そのため高速動作かつ低接合リークのトランジスタが実現できる。
【００３５】
さらに、各ＭＯＳトランジスタは横方向で酸化膜２５により分離しているので寄生ＰＮ接合が存在しないためラッチアップフリーとなる。
【００３６】
図２は、チャネル領域１４の不純物濃度プロファイルを示す模式図である。縦軸が不純物濃度、横軸がゲート酸化膜２０から埋め込み酸化膜１１までの距離を表している。
【００３７】
埋め込み酸化膜１１の直ぐ上には、前記したようにシリコン層１２が形成されている。チャネル領域１４のチャネル最下層１４ａはこのシリコン層１２と同じものなので、不純物濃度が１０１７個／ｃｍ３となっている。
【００３８】
その上のチャネル中間層１４ｂは、前記したエピタキシャル層１３であるから、不純物濃度が５×１０１５個／ｃｍ３である。本発明では、エピタキシャル層１３の上部、すなわちゲート酸化膜２０の直ぐ下にチャネルドープ領域１４ｃが形成されている。この領域の不純物濃度は図２に示すようにさらに低濃度にしてある。
【００３９】
図３は、ゲート電極２１にバイアス電圧を印加した状態を示すエネルギーバンド図である。正のゲート電圧が印加されたことによって、ゲート酸化膜２０に近い側のエネルギーバンドは押し下げられている。
【００４０】
ゲート酸化膜２０に近い側のチャネル中間層１４ｂはエピタキシャル層１３と同じ不純物濃度５×１０１５個／ｃｍ３と低濃度になっているので、表面反転層が出来やすくなっている。また、ゲート酸化膜２０の直下に設けたチャネルドープ領域１４ｃはさらに低濃度になっているので、さらに表面反転層が出来やすくなっている。このため高電圧にも耐えられるようにゲート酸化膜２０の厚みを厚くしてもチャンネル中間層の濃度を低く調整することで閾値電圧を低くすることがたやすくできる。
【００４１】
さらに、埋め込み酸化膜１１側のチャネル最下層１４ａの不純物濃度はエピタキシャル層１３に比べ２０倍の濃度のシリコン層１４であるから、ゲート電圧による空乏層の広がりはチャネル中間層１４ｂで止まり、チャネル最下層１４ａには延びない。
【００４２】
また、Ｐ型シリコン基板１０にバイアス電圧を掛けられた場合でも、チャネル最下層１４ａの不純物濃度が高いため、埋め込み酸化膜１１とチャネル最下層１４ａの境界に反転層の形成が抑制されるために無効電流が発生せず、リーク電流を防止することができる。
【００４３】
一般的にＰＮ接合における逆耐圧は、電界により発生するｎ型とｐ型の不純物拡散濃度内に広がる空乏層幅によって決まり、不純物濃度を薄くすることで電界による空乏層の伸びが広がることで逆方向印加時の耐圧が大きくなる。
【００４４】
本発明では、前記したように低濃度のチャンネル中間層を設けたので、ドレイン−チャンネル間の接合耐圧はゲート酸化膜２０に近い部分では非常に高くなる。
【００４５】
ゲート酸化膜２０の直下のＰＮ接合部分ではＰＮ接合電界以外にゲート電界の存在があるために空乏層の伸びが曲げられ接合耐圧が下がる現象があるが、上記の如き構造ではゲート酸化膜直下の不純物拡散濃度が低く抑えられているために実質的にチャンチャネル最下層１４ａとオーバーラップ領域１５ａの接合面で決定されるようになる。このため、高耐圧トランジスタが実現できるようになった。
【００４６】
なお、上記実施例ではＮＭＯＳトランジスタの場合について説明したが、ＰＭＯＳトランジスタの場合は、上記説明の導電型を逆にすればよい。
【００４７】
また、上記の如き低電力消費の部分空乏型高耐圧のＭＯＳトランジスタ複数個を各ＭＯＳトランジスタ間を絶縁膜で分離して半導体装置に組み込むことにより、高速、高耐圧で低電力消費の半導体装置を実現できる。
【００４８】
さらに、上記の如き低電力消費の部分空乏型高耐圧のＭＯＳトランジスタまたは上記の如き半導体装置を電子機器に組み込むことにより、高速、高耐圧で低電力消費の電子機器を実現できる。電子機器としては、例えば、ＬＣＤ駆動装置または車載用電子機器（制御系の電子機器やカーナビの駆動装置など）が考えられる。
【符号の説明】
【００４９】
１０：Ｐ型シリコン基板、
１１：埋め込み酸化膜、
１２：シリコン層、
１３：エピタキシャル層、
１４：チャネル領域、
１４ａ：チャネル最下層、
１４ｂ：チャネル中間層、
１４ｃ：チャネルドープ領域、
１４ｄ：チャネルオーミック領域、
１５：ドレイン領域、
１５ａ：オーバーラップ領域、
１５ｂ：ドレイン中間領域、
１５ｃ：ドレインオーミック領域、
１６：ソース領域、
２０：ゲート酸化膜、
２１：ゲート電極、
２２：ソース電極、
２３：ドレイン電極、
２４，２５：絶縁膜。
【先行技術文献】
【特許文献】
【００５０】
【特許文献１】特開２００２−１３４７５２号公報
【図１】
2010245484.tif 000003
【図２】
2010245484.tif 000004
【図３】
2010245484.tif 000005