(57)【要約】【課題】本発明は、ＤＣ／ＤＣ変換部の素子耐圧や帰還制御部の応答性を不必要に高めることなく、高い昇圧能力を得ることが可能な昇圧回路を提供することを目的とする。【解決手段】本発明に係る昇圧回路は、一端に入力電圧Ｖｉｎが印加されるインダクタＬ１の他端に接続されたトランジスタＮ１をオン／オフし、インダクタＬ１の他端から引き出されるパルス状のスイッチ電圧Ｖｓｗを整流平滑することにより、入力電圧Ｖｉｎから昇圧電圧Ｖａを生成するＤＣ／ＤＣ変換部Ａ１と；ＤＣ／ＤＣ変換部Ａ１の後段に接続され、スイッチ電圧Ｖｓｗを用いて昇圧電圧Ｖａをさらに昇圧することにより最終的な出力電圧Ｖｏｕｔを生成するｎ段（ただしｎは１以上の整数）のチャージポンプ部Ａ３１〜Ａ３ｎと；出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂと所定の基準電圧Ｖｒｅｆとが一致するように、トランジスタＮ１のオン／オフ制御を行う帰還制御部Ａ２と；を有して成る。【選択図】図２
2010045943.tif 000002
【特許請求の範囲】
【請求項１】
一端に入力電圧が印加されるエネルギ貯蔵素子の他端に接続された出力スイッチ素子をオン／オフし、前記エネルギ貯蔵素子の他端から引き出されるパルス状のスイッチ電圧を整流・平滑することにより、前記入力電圧から昇圧電圧を生成するＤＣ／ＤＣ変換部と；
前記ＤＣ／ＤＣ変換部の後段に接続され、前記スイッチ電圧を用いた電荷蓄積動作と電荷転送動作を繰り返すことで、前記昇圧電圧をさらに昇圧することにより、最終的な出力電圧を生成するｍ段（ただしｍは１以上の整数）のチャージポンプ部と；
前記出力電圧に応じた帰還電圧と所定の基準電圧とが一致するように、前記出力スイッチ素子のオン／オフ制御を行う帰還制御部と；
を有して成ることを特徴とする昇圧回路。
【請求項２】
前記ｎ段のチャージポンプ部は、それぞれ、
一端が前記スイッチ電圧の印加端に接続される第１キャパシタと；
一端が前記ＤＣ／ＤＣ変換部の出力端、若しくは、直前段のチャージポンプ部の出力端に接続され、他端が第１キャパシタの他端に接続される第１ダイオードまたは第１スイッチと；
一端が第１キャパシタの他端に接続され、他端が直後段のチャージポンプ部の入力端、若しくは、前記出力電圧の出力端に接続される第２ダイオードまたは第２スイッチと；
一端が第２ダイオードまたは第２スイッチの他端に接続され、他端が接地端に接続される第２キャパシタと；
を有して成ることを特徴とする請求項１に記載の昇圧回路。
【請求項３】
前記帰還制御部は、
前記出力電圧を分圧して前記帰還電圧を生成する帰還電圧生成回路と；
前記基準電圧を生成する基準電圧生成回路と；
前記帰還電圧と前記基準電圧との差分を増幅して誤差電圧を生成するエラーアンプと；
三角波状またはノコギリ波状のスロープ電圧を生成する発振回路と；
前記誤差電圧と前記スロープ電圧とを比較してＰＷＭ信号を生成するコンパレータと；
前記ＰＷＭ信号に基づいて前記出力スイッチ素子の駆動信号を生成するドライバと；
を有して成ることを特徴とする請求項１または請求項２に記載の昇圧回路。
【請求項４】
前記基準電圧生成回路は、入力されるデジタルデータをアナログ変換することで前記基準電圧を生成するデジタル／アナログ変換回路を有して成ることを特徴とする請求項３に記載の昇圧回路。
【請求項５】
前記帰還電圧生成回路は、入力されるデジタルデータに応じて抵抗値が設定されるデジタルポテンショメータを用いて前記出力電圧を分圧する抵抗分割回路を有して成ることを特徴とする請求項３に記載の昇圧回路。
【請求項６】
入力電圧を昇圧して所望の出力電圧を生成する請求項４または請求項５に記載の昇圧回路と、前記昇圧回路の出力設定に関する制御情報を前記デジタルデータとして揮発的に格納するレジスタ部と、を集積化して成ることを特徴とする電源装置。
【請求項７】
デジタルデータを不揮発的に格納するメモリ部と、前記電源装置が起動されたときに前記メモリ部に格納されたデジタルデータを自動的に読み出して前記レジスタ部に出力するオートリード機能部と、を集積化して成ることを特徴とする請求項６に記載の電源装置。
【請求項８】
前記電源装置外部から入力されるデジタルデータを前記レジスタ部に出力するインタフェイス部を集積化して成ることを特徴とする請求項６または請求項７に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧を昇圧して所望の出力電圧を生成する昇圧回路、及び、これを用いた電源装置に関するものである。
【背景技術】
【０００２】
図６は、昇圧型スイッチングレギュレータの一従来例を示す回路図である。図６に示ししたように、従来の昇圧型スイッチングレギュレータは、トランジスタＮ１、インダクタＬ１、ダイオードＤ１、及び、キャパシタＣ１から成るＤＣ／ＤＣ変換部を備えており、一端に入力電圧Ｖｉｎが印加されるインダクタＬ１の他端に接続されたトランジスタＮ１をオン／オフし、インダクタＬ１の他端から引き出されるパルス状のスイッチ電圧Ｖｓｗを整流・平滑することにより、入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔを生成する構成とされていた。
【０００３】
また、上記従来の昇圧型スイッチングレギュレータは、抵抗Ｒ１及びＲ２、エラーアンプＥＲＲ、直流電圧源Ｅ１、発振器ＯＳＣ、コンパレータＣＭＰ、並びに、ドライバＤＲＶから成る帰還制御部を備えており、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂ（出力電圧Ｖｏｕｔの分圧電圧）と、所定の基準電圧Ｖｒｅｆとが一致するように、トランジスタＮ１のオンデューティをＰＷＭ［Pulse Width Modulation］制御することで、出力電圧Ｖｏｕｔを目標値に維持するように帰還制御を行う構成とされていた。
【０００４】
なお、上記に関連する従来技術の一例として、特許文献１を挙げることができる。
【特許文献１】特開２００１−６９７４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
確かに、上記従来の昇圧型スイッチングレギュレータであれば、入力電圧Ｖｉｎを昇圧して所望の出力電圧Ｖｏｕｔを生成することが可能である。
【０００６】
しかしながら、上記従来の昇圧型スイッチングレギュレータでは、出力電圧ＶｏｕｔよりダイオードＤ１の順方向降下電圧Ｖｆ分だけ高い電圧レベル（Ｖｏｕｔ＋Ｖｆ）まで、スイッチ電圧Ｖｓｗが上昇してしまうため、出力電圧Ｖｏｕｔが高電圧である場合には、トランジスタＮ１のソース・ドレイン間耐圧を十分に高く設計しなければならず、素子サイズの増大が招来されていた。
【０００７】
また、上記従来の昇圧スイッチングレギュレータでは、低い入力電圧Ｖｉｎから高い出力電圧Ｖｏｕｔを得ようとしたときに、トランジスタＮ１のオンデューティを１００％付近でＰＷＭ制御しなければならないため、極めて短いトランジスタＮ１のオフ期間を高精度に制御するために、帰還制御部を形成するエラーアンプＥＲＲ、コンパレータＣＭＰ、及び、ドライバＤＲＶの応答性を高めねばならず、その回路設計が非常に困難であった。
【０００８】
本発明は、上記の問題点に鑑み、ＤＣ／ＤＣ変換部の素子耐圧や帰還制御部の応答性を不必要に高めることなく、高い昇圧能力を得ることが可能な昇圧回路、及び、これを用いた電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明に係る昇圧回路は、一端に入力電圧が印加されるエネルギ貯蔵素子の他端に接続された出力スイッチ素子をオン／オフし、前記エネルギ貯蔵素子の他端から引き出されるパルス状のスイッチ電圧を整流・平滑することにより、前記入力電圧から昇圧電圧を生成するＤＣ／ＤＣ変換部と；前記ＤＣ／ＤＣ変換部の後段に接続され、前記スイッチ電圧を用いた電荷蓄積動作と電荷転送動作を繰り返すことで、前記昇圧電圧をさらに昇圧することにより、最終的な出力電圧を生成するｍ段（ただしｍは１以上の整数）のチャージポンプ部と；前記出力電圧に応じた帰還電圧と所定の基準電圧とが一致するように、前記出力スイッチ素子のオン／オフ制御を行う帰還制御部と；を有して成る構成（第１の構成）とされている。
【００１０】
なお、上記第１の構成から成る昇圧回路において、前記ｎ段のチャージポンプ部は、それぞれ、一端が前記スイッチ電圧の印加端に接続される第１キャパシタと；一端が前記ＤＣ／ＤＣ変換部の出力端、若しくは、直前段のチャージポンプ部の出力端に接続され、他端が第１キャパシタの他端に接続される第１ダイオードまたは第１スイッチと；一端が第１キャパシタの他端に接続され、他端が直後段のチャージポンプ部の入力端、若しくは、前記出力電圧の出力端に接続される第２ダイオードまたは第２スイッチと；一端が第２ダイオードまたは第２スイッチの他端に接続され、他端が接地端に接続される第２キャパシタと；を有して成る構成（第２の構成）にするとよい。
【００１１】
また、上記第１または第２の構成から成る昇圧回路にて、前記帰還制御部は、前記出力電圧を分圧して前記帰還電圧を生成する帰還電圧生成回路と；前記基準電圧を生成する基準電圧生成回路と；前記帰還電圧と前記基準電圧との差分を増幅して誤差電圧を生成するエラーアンプと；三角波状またはノコギリ波状のスロープ電圧を生成する発振回路と；前記誤差電圧と前記スロープ電圧とを比較してＰＷＭ信号を生成するコンパレータと；前記ＰＷＭ信号に基づいて前記出力スイッチ素子の駆動信号を生成するドライバと；を有して成る構成（第３の構成）にするとよい。
【００１２】
また、上記第３の構成から成る昇圧回路において、前記基準電圧生成回路は、入力されるデジタルデータをアナログ変換することで前記基準電圧を生成するデジタル／アナログ変換回路を有して成る構成（第４の構成）にするとよい。
【００１３】
また、上記第３の構成から成る昇圧回路において、前記帰還電圧生成回路は、入力されるデジタルデータに応じて抵抗値が設定されるデジタルポテンショメータを用いて前記出力電圧を分圧する抵抗分割回路を有して成る構成（第５の構成）にするとよい。
【００１４】
また、本発明に係る電源装置は、入力電圧を昇圧して所望の出力電圧を生成する上記第４または第５の構成から成る昇圧回路と、前記昇圧回路の出力設定に関する制御情報を前記デジタルデータとして揮発的に格納するレジスタ部と、を集積化して成る構成（第６の構成）とされている。
【００１５】
なお、上記第６の構成から成る電源装置は、デジタルデータを不揮発的に格納するメモリ部と、前記電源装置が起動されたときに前記メモリ部に格納されたデジタルデータを自動的に読み出して前記レジスタ部に出力するオートリード機能部と、を集積化して成る構成（第７の構成）にするとよい。
【００１６】
また、上記の第６または第７の構成から成る電源装置は、前記電源装置外部から入力されるデジタルデータを前記レジスタ部に出力するインタフェイス部を集積化して成る構成（第８の構成）にするとよい。
【発明の効果】
【００１７】
本発明に係る昇圧回路及びこれを用いた電源装置であれば、ＤＣ／ＤＣ変換部の素子耐圧や帰還制御部の応答性を不必要に高めることなく、高い昇圧能力を得ることができる。
【発明を実施するための最良の形態】
【００１８】
図１は、本発明に係るシステム電源ＩＣの一実施形態を示すブロック図である。図１に示したように、本実施形態のシステム電源ＩＣ１０は、複数の電源部（第１電源部１−１〜第ｎ電源部１−ｎ）と、保護回路部２と、シーケンス制御部３と、レジスタ部４と、パワーオンリセット部５と、シリアルインタフェイス部６（以下、シリアルＩ／Ｆ部６と呼ぶ）と、メモリ部７と、を有して成り、負荷である液晶パネル２０に対して、ｎ系統の出力電圧Ｖ１〜Ｖｎを供給する半導体装置である。
【００１９】
第１電源部１−１〜第ｎ電源部１−ｎは、それぞれ、入力電圧Ｖｉｎから所望の出力電圧Ｖ１〜Ｖｎを生成して液晶パネル２０に供給する手段であり、降圧型のＬＤＯレギュレータやシリーズレギュレータ、或いは、降圧型または昇圧型のスイッチングレギュレータなどを用いることができる。なお、出力電圧Ｖ１〜Ｖｎは、それぞれ、液晶パネル２０のロジック電源、ソースドライバ電源、及び、ゲートドライバ電源などの用途に供される。
【００２０】
保護回路部２は、システム電源ＩＣ１０の異常を検出して、所定の保護信号を生成する手段であり、過電流保護回路（ＯＣＰ［Over Current Protection］回路）、過電圧保護回路（ＯＶＰ［Over Voltage Protection］回路）、低電圧ロックアウト回路（ＵＶＬＯ［Under Voltage Lock-Out］回路）、サーマルシャットダウン回路（ＴＳＤ［Thermal ShutDown］回路）などを挙げることができる。なお、上記に挙げた各種保護回路のうち、ＯＣＰ回路やＯＶＰ回路については、第１電源部１−１〜第ｎ電源部１−ｎのそれぞれに設けることが望ましい。
【００２１】
シーケンス制御部３は、第１電源部１−１〜第ｎ電源部１−ｎの立上げ順序や立下げ順序に関するシーケンス制御を行うほか、保護回路部２から入力される保護信号に基づいて第１電源部１−１〜第ｎ電源部１−ｎの異常保護制御（シャットダウン制御など）を行う手段である。上記のシーケンス制御の一例としては、例えば、液晶パネル２０のロジック電源を立ち上げてから、ソースドライバ電源を立ち上げ、その後、ゲートドライバ電源を立ち上げる、といった立上げ順序を設定することが考えられる。
【００２２】
レジスタ４は、シリアルＩ／Ｆ部６から入力されるデジタルデータを揮発的に格納し、これを第１電源部１−１〜第ｎ電源部１−ｎ、保護回路部２、及び、シーケンス制御部３に対して、それぞれ出力する揮発性の一時記憶手段である。
【００２３】
パワーオンリセット部５は、システム電源ＩＣ１０が起動されたときに、パワーオンリセット信号を生成し、システム電源ＩＣ１０の各部（図１の例ではシリアルＩ／Ｆ部６）を初期状態にリセットする手段である。
【００２４】
シリアルＩ／Ｆ部６は、メモリ部７から読み出されるデジタルデータや、ＩＣ外部から入力されるデジタルデータをレジスタ部４に出力する手段である。なお、シリアルＩ／Ｆ部６は、ＩＣ外部との信号伝送経路（バス）として、３線シリアルバスやＩ２Ｃバスなどを有して成る。また、シリアルＩ／Ｆ部６は、メモリ部７に対するデジタルデータのリード／ライト機能も備えており、特に、パワーオンリセット信号を受けて初期状態にリセットされたときに、システム電源ＩＣ１０が起動されたことを認識して、メモリ部７に格納されたデジタルデータを自動的に読み出す機能（オートリード機能）を備えている。
【００２５】
メモリ部７は、第１電源部１−１〜第ｎ電源部の出力設定、保護回路部２の保護値、及び、シーケンス制御部３のシーケンス制御に関する制御情報をデジタルデータとして不揮発的に格納する手段であり、フラッシュメモリやＥＥＰＲＯＭ［Electrically Erasable and Programmable Read Only Memory］などを有して成る。なお、メモリ部７に格納されるデジタルデータは、システム電源ＩＣ１０の出荷前にメーカ側で予め書き込んでおいてもよいし、シリアルＩ／Ｆ部６を介してユーザ側で任意に書き込んでも構わない。
【００２６】
次に、上記構成から成るシステム電源ＩＣ１０の起動動作について、詳細に説明する。システム電源ＩＣ１０に対して電源が投入されると、パワーオンリセット部５は、システム電源ＩＣ１０の起動を検出して、パワーオンリセット信号を生成し、システム電源ＩＣ１０の各部を初期状態にリセットする。このとき、シリアルＩ／Ｆ部６は、メモリ部７に格納されているデジタルデータを自動的に読み出して、レジスタ部４に出力する。レジスタ部４は、シリアルＩ／Ｆ部６から入力されるデジタルデータを揮発的に格納し、これを第１電源部１−１〜第ｎ電源部１−ｎ、保護回路部２、及び、シーケンス制御部３に対して、それぞれ出力する。
【００２７】
第１電源部１−１〜第ｎ電源部１−ｎは、それぞれ、レジスタ部４から入力されるデジタルデータに基づいて、出力電圧Ｖ１〜Ｖｎの電圧値を設定する。このような構成とすることにより、従来外付けされていた抵抗素子をシステム電源ＩＣ１０の内部に取り込むことができるので、（１）出力電圧Ｖ１〜Ｖｎの微調整が容易となる、（２）システム電源ＩＣ１０に外付けされる部品点数が少なくなる、（３）システム電源ＩＣ１０に内蔵される抵抗素子は、従来外付けされていた抵抗素子に比べて相対精度が高い、といった効果を享受することが可能となる。
【００２８】
保護回路部２は、レジスタ部４から入力されるデジタルデータに基づいて、システム電源ＩＣ１０の異常検出時に用いる保護値（ＯＣＰ回路の過電流検出閾値、ＯＶＰ回路の過電圧検出閾値、ＵＶＬＯ回路の低電圧検出閾値、及び、ＴＳＤ回路の上限温度閾値など）を設定する。このような構成とすることにより、第１電源部１−１〜第ｎ電源部１−ｎの出力設定だけでなく、保護回路部２の保護値についても、外付け部品を要することなく、高精度に微調整を行うことが可能となる。
【００２９】
シーケンス制御部３は、レジスタ部４から入力されるデジタルデータに基づいて、第１電源部１−１〜第ｎ電源部１−ｎの立上げ順序や立下げ順序を設定する。このような構成とすることにより、第１電源部１−１〜第ｎ電源部１−ｎの出力設定だけでなく、その立上げ順序や立下げ順序についても、外付け部品を要することなく、任意に調整することが可能となる。
【００３０】
このように、本実施形態のシステム電源ＩＣ１０であれば、メモリ部７に格納されるデジタルデータを任意に書き換えるだけで、システム電源ＩＣ１０の設定変更を容易に実現することができるので、外付け部品の付け替え作業を行う必要がなくなり、延いては、システム電源ＩＣ１０が搭載される基板の共通化を実現することが可能となる。
【００３１】
なお、メモリ部７に格納されるデジタルデータの書き換えについては、データ書込ソフトウェアを適宜変更するだけで足りるため、極めて容易に実現することができる。
【００３２】
また、本実施形態のシステム電源ＩＣ１０であれば、基板への実装後に、出力電圧Ｖ１〜Ｖｎの設定値を任意に変更することができるので、モジュールとしての減電圧テストや過電圧テストを容易に実施することが可能となる。
【００３３】
また、本実施形態のシステム電源ＩＣ１０は、シリアルＩ／Ｆ部６の機能として、システム電源ＩＣ１０が起動されたときに、メモリ部７に格納されたデジタルデータを自動的に読み出してレジスタ部４に出力するオートリード機能を備えているので、ＩＣ外部からの制御を要することなく、システム電源ＩＣ１０単独で、上記各種の設定動作を自己完結することが可能となる。
【００３４】
また、本実施形態のシステム電源ＩＣ１０は、ＩＣ外部から入力されるデジタルデータをレジスタ部４に出力するシリアルＩ／Ｆ部６を有しているので、システム電源ＩＣ１０の起動時だけでなく、その動作中においても、システム電源ＩＣ１０の設定変更を任意に行うことが可能である。その際には、ＩＣ外部から入力されるデジタルデータを直接的にレジスタ部４へ書き込んでも構わないし、或いは、ＩＣ外部から入力されるデジタルデータを一旦メモリ部７に書き込んだ後、メモリ部７に格納されたデジタルデータを読み出してレジスタ部４へ書き込んでも構わない。
【００３５】
なお、図１では、メモリ部７をシステム電源ＩＣ１０の内部に組み込んだ構成を例示したが、本発明の構成はこれに限定されるものではなく、メモリ部７をＩＣ外部に設けても構わない。また、システム電源ＩＣ１０における各種の設定動作をＩＣ単独で自己完結させる必要がない場合には、メモリ部７を除いて、ＩＣ外部からシリアルＩ／Ｆ部６を介して逐一デジタルデータを受け取る構成としてもよい。逆に、システム電源ＩＣ１０における各種の設定動作をＩＣ外部から制御する必要がない場合には、シリアルＩ／Ｆ部６を除いて、メモリ部７のみからデジタルデータを読み出す構成としてもよい。
【００３６】
図２は、第１電源部１−１〜第ｎ電源部１−ｎの少なくとも一として用いられる昇圧回路の一構成例を示す回路図である。図２に示すように、本構成例の昇圧回路は、ＤＣ／ＤＣ変換部Ａ１と、帰還制御部Ａ２と、ｍ段（ただしｍは１以上の整数）のチャージポンプ部Ａ３１〜Ａ３ｍと、を有して成る。なお、本構成例の昇圧回路は、第１電源部１−１〜第ｎ電源部１−ｎのうち、入力電圧Ｖｉｎよりも高い出力電圧Ｖｏｕｔ（例えば、液晶パネル２０のゲート電圧）を生成する電源部として、好適に用いることができる。
【００３７】
ＤＣ／ＤＣ変換部Ａ１は、エネルギ貯蔵素子としてのインダクタＬ１と、出力スイッチ素子としてのＮチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタＮ１と、整流素子としてのダイオードＤ１と、平滑素子としてのキャパシタＣ１と、を有して成る。インダクタＬ１の一端は、入力電圧Ｖｉｎの印加端に接続されている。トランジスタＮ１のドレインは、インダクタＬ１の他端に接続されている。トランジスタＮ１のソースは、接地端に接続されている。トランジスタＮ１のゲートは、帰還制御部Ａ２の駆動信号出力端（ドライバＤＲＶの出力端）に接続されている。ダイオードＤ１のアノードは、インダクタＬ１の他端に接続されている。ダイオードＤ１のカソードは、ＤＣ／ＤＣ変換部Ａ１の出力端として、直後段（１段目）のチャージポンプ部Ａ３１の入力端に接続されている。キャパシタＣ１の一端は、ダイオードＤ１のカソードに接続されている。キャパシタＣ１の他端は、接地端に接続されている。
【００３８】
上記構成から成るＤＣ／ＤＣ変換部Ａ１は、一端に入力電圧Ｖｉｎが印加されるインダクタＬ１の他端に接続されたトランジスタＮ１のオン／オフを行い、インダクタＬ１の他端から引き出されるパルス状（矩形波状）のスイッチ電圧ＶｓｗをダイオードＤ１とキャパシタＣ１で整流・平滑することにより、入力電圧Ｖｉｎから昇圧電圧Ｖａを生成する。
【００３９】
帰還制御部Ａ２は、チャージポンプ部Ａ３１〜Ａ３ｍを介して最終的に出力される出力電圧Ｖｏｕｔ（図１で示す電圧Ｖ１〜Ｖｎの少なくとも一）に応じた帰還電圧Ｖｆｂと所定の基準電圧Ｖｒｅｆとが一致するように、トランジスタＮ１のオン／オフ制御を行う手段であり、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成する帰還電圧生成回路（抵抗Ｒ１及びＲ２）と、基準電圧Ｖｒｅｆを生成する基準電圧生成回路（直流電圧源Ｅ１）と、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分を増幅して誤差電圧Ｖｅｒｒを生成するエラーアンプＥＲＲと、三角波状またはノコギリ波状のスロープ電圧Ｖｓｌｏｐｅを生成する発振回路ＯＳＣと、誤差電圧Ｖｅｒｒとスロープ電圧Ｖｓｌｏｐｅとを比較してＰＷＭ信号を生成するコンパレータＣＭＰと、前記ＰＷＭ信号に基づいてトランジスタＮ１の駆動信号を生成するドライバＤＲＶと、を有して成る。
【００４０】
上記構成から成る帰還制御部Ａ２において、エラーアンプＥＲＲは、抵抗Ｒ１、Ｒ２の接続ノードから引き出される帰還電圧Ｖｆｂと、直流電圧源Ｅ１で生成される基準電圧Ｖｒｅｆとの差分を増幅して誤差電圧Ｖｅｒｒを生成する。すなわち、誤差電圧Ｖｅｒｒの電圧レベルは、出力電圧Ｖｏｕｔがその目標値よりも低いほど、高レベルとなる。
【００４１】
コンパレータＣＭＰは、誤差電圧Ｖｅｒｒとスロープ電圧Ｖｓｌｏｐｅとを比較してＰＷＭ信号を生成する。このとき、出力電圧Ｖｏｕｔがその目標値よりも低いほど、誤差電圧Ｖｅｒｒが高くなるので、ＰＷＭ信号のハイレベル期間が長くなり、出力電圧Ｖｏｕｔがその目標値に近付くにつれて、誤差電圧Ｖｅｒｒが低くなるので、ＰＷＭ信号のハイレベル期間が短くなる。
【００４２】
ドライバＤＲＶは、ＰＷＭ信号がハイレベルであるときにトランジスタＮ１をオンし、ＰＷＭ信号がローレベルであるときにトランジスタＮ１をオフするように、トランジスタＮ１のオン／オフ制御を行う。従って、トランジスタＮ１のオンデューティ（単位期間に占めるトランジスタＮ１のオン期間の比）は、誤差電圧Ｖｅｒｒとスロープ電圧Ｖｓｌｏｐｅとの相対的な高低に応じて逐次変動する形となる。具体的に述べると、出力電圧Ｖｏｕｔがその目標値よりも低いほど、ＰＷＭ信号のハイレベル期間が長くなるので、トランジスタＮ１のオンデューティが大きくなり、出力電圧Ｖｏｕｔがその目標値に近付くにつれて、ＰＷＭ信号のハイレベル期間が短くなるので、トランジスタＮ１のオンデューティが小さくなる。
【００４３】
上記したように、本構成例の昇圧回路では、帰還制御部Ａ２を用いた出力帰還制御により、出力電圧Ｖｏｕｔをその目標値に合わせ込むことが可能となる。
【００４４】
チャージポンプ部Ａ３１〜Ａ３ｍは、ＤＣ／ＤＣ変換部Ａ１の後段に直列接続され、スイッチ電圧Ｖｓｗを用いた電荷蓄積動作と電荷転送動作を繰り返すことで、昇圧電圧Ｖａをさらに昇圧することにより、最終的な出力電圧Ｖｏｕｔを生成する手段である。
【００４５】
１段目のチャージポンプ部Ａ３１は、キャパシタＣ１１及びＣ１２と、ダイオードＤ１１及びＤ１２と、を有して成る。キャパシタＣ１１の一端は、スイッチ電圧Ｖｓｗの印加端に接続されている。ダイオードＤ１１のアノードは、チャージポンプ部Ａ３１の入力端として、ＤＣ／ＤＣ変換部Ａ１の出力端に接続されている。ダイオードＤ１１のカソードは、キャパシタＣ１１の他端に接続されている。ダイオードＤ１２のアノードは、キャパシタＣ１１の他端に接続されている。ダイオードＤ１２のカソードは、チャージポンプ部Ａ３１の出力端として、直後段（２段目）のチャージポンプ部Ａ３２の入力端に接続されている。キャパシタＣ１２の一端は、ダイオードＤ１２のカソードに接続されている。キャパシタＣ１２の他端は、接地端に接続されている。
【００４６】
２段目以降のチャージポンプ部Ａ３２〜Ａ３ｍについても、基本的には、１段目のチャージポンプ部Ａ３１と同様の構成から成る。ただし、２段目以降のチャージポンプ部Ａ３２〜Ａ３ｍについては、各々の入力端に相当するダイオードＤ２１〜Ｄｍ１のアノードがそれぞれ直前段のチャージポンプ部の出力端に接続されている。また、ｍ段目のチャージポンプ部Ａ３ｍについては、その出力端に相当するダイオードＤｍ２のカソードが最終的な出力電圧Ｖｏｕｔの出力端に接続されている。
【００４７】
上記構成から成るチャージポンプ部Ａ３１において、スイッチ電圧Ｖｓｗがローレベルとされているとき、ダイオードＤ１１が導通状態となり、ダイオードＤ１２が非導通状態となるので、キャパシタＣ１１の一端にはスイッチ電圧Ｖｓｗのローレベル電位（接地電圧ＧＮＤ）が印加され、他端には昇圧電圧ＶａからダイオードＤ１１の順方向降下電圧Ｖｆ分を差し引いた電圧（Ｖａ−Ｖｆ）が印加される。その結果、キャパシタＣ１１は、その両端間電圧が（Ｖａ−Ｖｆ）となるまで充電される。
【００４８】
キャパシタＣ１１の充電完了後、スイッチ電圧Ｖｓｗがハイレベルとされると、キャパシタＣ１１の一端電圧は、スイッチ電圧Ｖｓｗのローレベル電位（接地電圧ＧＮＤ）からスイッチ電圧Ｖｓｗのハイレベル電位（Ｖａ＋Ｖｆ）まで引き上げられる。ここで、キャパシタＣ１１の両端間には、先の充電によって（Ｖａ−Ｖｆ）に等しい電位差が与えられているため、キャパシタＣ１１の一端電圧が（Ｖａ＋Ｖｆ）まで引き上げられると、それに伴い、キャパシタＣ１１の他端電圧も２Ｖａ（＝Ｃ１１の一端電圧（Ｖａ＋Ｖｆ）＋Ｃ１１の両端間電圧（Ｖａ−Ｖｆ））まで引き上げられる。
【００４９】
また、このとき、ダイオードＤ１１が非導通状態となり、ダイオードＤ１２が導通状態となるので、キャパシタＣ１２の一端には、キャパシタＣ１１の他端電圧（２Ｖａ）からダイオードＤ１２の順方向降下電圧Ｖｆ分を差し引いた電圧（２Ｖａ−Ｖｆ）が印加される。また、キャパシタＣ１２の他端には、接地電圧ＧＮＤが印加されている。その結果、キャパシタＣ１２は、その両端間電圧が（２Ｖａ−Ｖｆ）となるまで充電され、これが直後段（２段目）のチャージポンプ部Ａ３２の入力端に印加される。すなわち、チャージポンプ部Ａ３１では、ＤＣ／ＤＣ変換部Ａ１で生成された昇圧電圧Ｖａがほぼ２倍に昇圧されて出力される。
【００５０】
２段目以降のチャージポンプ部Ａ３２〜Ａ３ｍについても、上記と同様の充放電動作がスイッチ電圧Ｖｓｗに基づいて周期的に繰り返され、最終的には、ｍ段目のチャージポンプ部Ａ３ｍを形成するキャパシタＣｍ２の一端から、昇圧電圧Ｖａをほぼ（ｍ＋１）倍に昇圧した出力電圧Ｖｏｕｔ（＝（ｍ＋１）×Ｖａ−ｍ×Ｖｆ）が引き出される。
【００５１】
なお、上記構成から成る昇圧回路において、トランジスタＮ１のドレインに印加されるスイッチ電圧Ｖｓｗのハイレベル電位は、下記の（１）式で求めることができる。
【００５２】
【数１】
2010045943.tif 000003
【００５３】
このように、本構成例の昇圧回路では、ＤＣ／ＤＣ変換部Ａ１とチャージポンプ部Ａ３１〜Ａ３ｍを組み合わせて出力電圧Ｖｏｕｔが生成されるので、ＤＣ／ＤＣ変換部Ａ１のみを用いて出力電圧Ｖｏｕｔが生成されていた従来の構成に比べて、スイッチ電圧Ｖｓｗのハイレベル電位を大幅に引き下げることができる。
【００５４】
従って、本構成例の昇圧回路であれば、トランジスタＮ１のソース・ドレイン間耐圧を不必要に高く設計せずに済み、素子サイズを縮小することが可能となる。また、本構成例の昇圧回路であれば、チャージポンプ部のみを用いて出力電圧Ｖｏｕｔを生成する従来の構成に比べて効率が良い、という効果も享受することができる。
【００５５】
また、本構成例の昇圧回路であれば、ＤＣ／ＤＣ変換部Ａ１で生成されるスイッチ電圧Ｖｓｗを用いて、チャージポンプ部Ａ３１〜Ａ３ｍの充放電動作（キャパシタＣ１１〜Ｃｍ１とキャパシタＣ１２〜Ｃｍ２との間における電荷蓄積動作と電荷転送動作）が制御されるので、充放電制御用のクロック信号を別途用意する必要がなく、回路規模を不要に増大せずに済む。
【００５６】
また、本構成例の昇圧回路であれば、低い入力電圧Ｖｉｎから高い出力電圧Ｖｏｕｔを得ようとしたときであっても、トランジスタＮ１のオンデューティを１００％付近でＰＷＭ制御する必要はないので、帰還制御部Ａ２を形成するエラーアンプＥＲＲ、コンパレータＣＭＰ、及び、ドライバＤＲＶの応答性を不必要に高めずに済む。
【００５７】
なお、キャパシタＣ１１〜Ｃｍ１の各一端に印加するクロック信号として、ＤＣ／ＤＣ変換部Ａ１で生成されるスイッチ電圧Ｖｓｗではなく、例えば、接地電圧（ＧＮＤ）と入力電圧（Ｖｉｎ）との間でパルス駆動される別途のクロック信号を用いた構成、言い換えれば、ＤＣ／ＤＣ変換部Ａ１とチャージポンプ部Ａ３１〜Ａ３ｍを連係させることなく、単純に両者を直列接続した構成であっても、スイッチ電圧Ｖｓｗのハイレベル電位を引き下げることは可能である。
【００５８】
ただし、このような構成では、ＤＣ／ＤＣ変換部Ａ１で得られた昇圧電圧Ｖａと、ほぼｍ倍に昇圧された入力電圧Ｖｉｎと、を単純に足し合わせた出力電圧Ｖｏｕｔ（＝Ｖａ＋ｍ×Ｖｉｎ−２ｍ×Ｖｆ）が得られるだけであり、スイッチ電圧Ｖｓｗのハイレベル電位を引き下げる効果が弱くなるため、本構成例を採用する方が望ましい。
【００５９】
図３は、第１電源部１−１〜第ｎ電源部１−ｎの少なくとも一として用いられる昇圧回路の別の一構成例を示す回路図である。なお、本構成例の昇圧回路は、図２で示した構成例とほぼ同様であり、ＤＣ／ＤＣ変換部Ａ１を形成する整流素子として、ダイオードＤ１ではなく、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１を用いることにより、ＤＣ／ＤＣ変換部Ａ１を同期整流方式に変更した点と、チャージポンプ部Ａ３１〜Ａ３ｍを形成するダイオードＤ１１〜Ｄｍ１、及び、ダイオードＤ１２〜Ｄｍ２に代えて、スイッチＳＷ１１〜ＳＷｍ１、及び、スイッチＳＷ１２〜ＳＷｍ２を用いた点に特徴を有している。
【００６０】
本構成例の昇圧回路において、ＤＣ／ＤＣ変換部Ａ１を形成するトランジスタＮ１、Ｐ１は、いずれもドライバＤＲＶからの駆動信号に基づいて、互いに排他的にオン／オフされる。また、チャージポンプ部Ａ３１〜Ａ３ｍを形成するスイッチＳＷ１１〜ＳＷｍ１には、ドライバＤＲＶからスイッチ駆動信号が入力されており、スイッチ電圧Ｖｓｗがローレベルとされるときにオンされ、スイッチ電圧Ｖｓｗがハイレベルとされるときにオフされる。一方、スイッチＳＷ１２〜ＳＷｍ２には、インバータＩＮＶを介して前記スイッチ駆動信号の論理反転信号が入力されており、スイッチ電圧Ｖｓｗがローレベルとされるときにオフされ、スイッチ電圧Ｖｓｗがハイレベルとされるときにオンされる。
【００６１】
このように、本構成例の昇圧回路では、ダイオードよりも降下電圧の小さいトランジスタＰ１やスイッチＳＷ１１〜ＳＷｍ１、ＳＷ１２〜ＳＷｍ２を用いることにより、ＤＣ／ＤＣ変換部Ａ１とチャージポンプ部Ａ３１〜Ａ３ｍを組み合わせたときの昇圧倍率をさらに高めて、スイッチ電圧Ｖｓｗをより一層引き下げることが可能となる。
【００６２】
図４は、上記の昇圧回路における出力可変機構の一構成例を示す回路図であり、特に、帰還制御部Ａ２を形成するエラーアンプＥＲＲの入力部分を示している。図４に示すように、本構成例の昇圧回路では、エラーアンプＥＲＲの非反転入力端（＋）に接続される基準電圧生成回路として、レジスタ部４から読み出されたデジタルデータＤＤをアナログ変換することで基準電圧Ｖｒｅｆを生成するデジタル／アナログ変換回路Ｅ１ａが用いられている。このような構成とすることにより、レジスタ部４から入力されるデジタルデータＤＤに基づいて、基準電圧Ｖｒｅｆの電圧値をフレキシブルに調整することができ、延いては、出力電圧Ｖｏｕｔの目標値を任意に設定することが可能となる。
【００６３】
図５は、上記の昇圧回路における出力可変機構の別の一構成例を示す回路図であり、特に、帰還制御部Ａ２を形成するエラーアンプＥＲＲの入力部分を示している。図５に示すように、本構成例の昇圧回路では、エラーアンプＥＲＲの反転入力端（−）に接続される帰還電圧生成回路として、レジスタ部４から入力されるデジタルデータＤＤに応じて抵抗値が設定されるデジタルポテンショメータＲ１ａ、Ｒ１ｂを用いて出力電圧Ｖｏｕｔの分圧電圧（帰還電圧Ｖｆｂ）を生成する抵抗分割回路が用いられている。このような構成とすることにより、レジスタ部４から入力されるデジタルデータＤＤに基づいて、抵抗分割回路の分圧比をフレキシブルに調整することができ、延いては、出力電圧Ｖｏｕｔの目標値を任意に設定することが可能となる。
【００６４】
なお、上記の実施形態では、液晶パネルに対して複数の電源電圧を供給するシステム電源ＩＣに本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の電源装置にも広く適用することが可能である。
【００６５】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【産業上の利用可能性】
【００６６】
本発明は、入力電圧を昇圧して所望の出力電圧を生成する昇圧回路全般に利用可能な技術であり、例えば、液晶パネルに対して複数の電源電圧を供給するシステム電源ＩＣに好適な技術である。
【図面の簡単な説明】
【００６７】
【図１】は、本発明に係るシステム電源ＩＣの一実施形態を示すブロック図である。
【図２】は、第１電源部〜第ｎ電源部の少なくともいずれか一として用いられる昇圧回路の一構成例を示す回路図である。
【図３】は、第１電源部〜第ｎ電源部の少なくともいずれか一として用いられる昇圧回路の別の一構成例を示す回路図である。
【図４】は、昇圧回路における出力可変機構の一構成例を示す回路図である。
【図５】は、昇圧回路における出力可変機構の別の一構成例を示す回路図である。
【図６】は、昇圧型スイッチングレギュレータの一従来例を示す回路図である。
【符号の説明】
【００６８】
１０    システム電源ＩＣ
２０    液晶パネル
１−１〜１−ｎ    第１電源部〜第ｎ電源部
２    保護回路部
３    シーケンス制御部
４    レジスタ部
５    パワーオンリセット部
６    シリアルインタフェイス部（シリアルＩ／Ｆ部）
７    メモリ部
Ａ１    ＤＣ／ＤＣ変換部
Ａ２    帰還制御部
Ａ３１、Ａ３２、…、Ａ３ｍ    チャージポンプ部
Ｌ１    インダクタ（エネルギ貯蔵素子）
Ｎ１    Ｎチャネル型ＭＯＳ電界効果トランジスタ（出力スイッチ素子）
Ｄ１    ダイオード（整流素子）
Ｃ１    キャパシタ
Ｒ１、Ｒ２    抵抗
ＥＲＲ    エラーアンプ
Ｅ１    直流電圧源
ＯＳＣ    発振回路
ＣＭＰ    コンパレータ
ＤＲＶ    ドライバ
Ｃ１１、Ｃ２１、…、Ｃｍ１    第１キャパシタ
Ｃ１２、Ｃ２２、…、Ｃｍ２    第２キャパシタ
Ｄ１１、Ｄ２１、…、Ｄｍ１    第１ダイオード
Ｄ１２、Ｄ２２、…、Ｄｍ２    第２ダイオード
Ｐ１    Ｐチャネル型ＭＯＳ電界効果トランジスタ（同期整流素子）
ＳＷ１１、ＳＷ２１、…、ＳＷｍ１    第１スイッチ
ＳＷ１２、ＳＷ２２、…、ＳＷｍ２    第２スイッチ
ＩＮＶ    インバータ
Ｅ１ａ    デジタル／アナログ変換回路（ＤＡＣ）
Ｒ１ａ、Ｒ２ａ    デジタルポテンショメータ
【図１】
2010045943.tif 000004
【図２】
2010045943.tif 000005
【図３】
2010045943.tif 000006
【図４】
2010045943.tif 000007
【図５】
2010045943.tif 000008
【図６】
2010045943.tif 000009