(57)【要約】【課題】イメージチップとロジックチップとを１つのパッドを用いて３次元集積できるイメージセンサの製造方法を提供する。【解決手段】本発明に従うイメージセンサの製造方法は、半導体基板１００に配線１５０を含む回路１２０を形成するステップと、上記配線１５０上にフォトダイオード２００を形成するステップと、上記配線１５０と連結されるコンタクトプラグ２７０を上記フォトダイオード２００内に形成するステップと、を含み、上記コンタクトプラグ２７０を形成するステップは、上記フォトダイオード２００内に上記コンタクトプラグ２７０を形成するビアホール形成工程であって、上記フォトダイオード２００の一部領域をエッチングする第１エッチング工程と、エッチング中に発生する副産物を用いて上記配線の一部面を露出させる第２エッチング工程とを含むことを特徴とする。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板に配線を含む回路を形成するステップと、
前記配線上にフォトダイオードを形成するステップと、
前記配線と連結されるコンタクトプラグを前記フォトダイオード内に形成するステップと、を含み、
前記コンタクトプラグを形成するステップは、
前記フォトダイオード内に前記コンタクトプラグを形成するビアホール形成工程であって、前記フォトダイオードの一部領域をエッチングする第１エッチング工程と、エッチング中に発生する副産物を用いて前記配線の一部面を露出させる第２エッチング工程とを含むことを特徴とするイメージセンサの製造方法。
【請求項２】
前記の第１エッチング工程が遂行された後には、前記フォトダイオードの露出面を絶縁するためのバリア層を形成することを特徴とする請求項１に記載のイメージセンサの製造方法。
【請求項３】
前記の第２エッチング工程は、前記バリア層の下部、前記フォトダイオード及び前記配線が形成された層間絶縁層をエッチングすることを特徴とする請求項２に記載のイメージセンサの製造方法。
【請求項４】
前記の第２エッチング工程は、エッチング工程中に発生する副産物を用いるＢＣＭ（by-product capping mask）工程であることを特徴とする請求項１に記載のイメージセンサの製造方法。
【請求項５】
前記第２エッチング工程は、
９００〜１１００Ｗソースパワー、１３００〜１７００Ｗバイアスパワー、１２０〜４００ｓｃｃｍ流量のＡｒガス、１２〜１７ｓｃｃｍ流量のＣ５Ｆ８ガス、７〜１２ｓｃｃｍ流量のＯ２ガスのうちの１つ以上の工程条件を満たしてなされることを特徴とする請求項１に記載のイメージセンサの製造方法。
【請求項６】
金属配線が形成された層間絶縁膜の上に位置した基板内に、イオン注入工程を通じて第１ドーパント領域と、前記第１ドーパント領域の上に第２ドーパント領域を有するフォトダイオードを形成するステップと、
前記フォトダイオードをエッチングして、前記フォトダイオードの第２ドーパント領域の一部面を露出させるステップと、
前記フォトダイオード内に前記第２ドーパント領域の絶縁のためのバリア層を形成するステップと、
前記フォトダイオード及び層間絶縁層をエッチングして、前記金属配線の一部面を露出させるステップと、
前記金属配線と電気的に連結されるコンタクトプラグを前記フォトダイオード内に形成するステップと、を含み、
前記金属配線の一部面を露出させるステップは、エッチング工程過程で発生した副産物を用いてＢＣＭ工程を遂行することを特徴とするイメージセンサの製造方法。
【請求項７】
前記フォトダイオードは、第１ドーパント領域と第２ドーパント領域によりＰＮ接合を形成し、
前記第２ドーパント領域の一部面を露出させるステップは、前記第１ドーパント領域に対してはエッチングが遂行できないようにすることを特徴とする請求項６に記載のイメージセンサの製造方法。
【請求項８】
前記のＢＣＭ工程は、前記第１ドーパント領域と層間絶縁層に対して遂行されることを特徴とする請求項６に記載のイメージセンサの製造方法。
【請求項９】
前記のＢＣＭ工程は、９００〜１１００Ｗソースパワー、１３００〜１７００Ｗバイアスパワー、１２０〜４００ｓｃｃｍ流量のＡｒガス、１２〜１７ｓｃｃｍ流量のＣ５Ｆ８ガス、７〜１２ｓｃｃｍ流量のＯ２ガスのうちの１つ以上の工程条件を満たしてなされることを特徴とする請求項６から８のいずれか一項に記載のイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサの製造方法に対して開示する。
【背景技術】
【０００２】
従来技術に従うＣＭＯＳイメージセンサは、フォトダイオードがトランジスタと水平に配置される構造である。
【０００３】
勿論、従来技術による水平型のＣＭＯＳイメージセンサによりＣＣＤイメージセンサの短所が解決されるはされたが、従来技術による水平型のＣＭＯＳイメージセンサには相変わらず問題点がある。
【０００４】
即ち、従来技術による水平型のＣＭＯＳイメージセンサによれば、フォトダイオードとトランジスタが基板上に相互水平に隣接して製造される。これによって、フォトダイオードのための追加的な領域が要求され、これによりフィルファクター（fill factor）領域を減少させ、またレゾリューション（Resolution）の可能性を制限する問題がある。
【０００５】
また、従来技術による水平型のＣＭＯＳイメージセンサによれば、フォトダイオードとトランジスタを同時に製造する工程に対する最適化の達成が非常に困難であるという問題がある。即ち、迅速なトランジスタ工程では小さな面抵抗（low sheet resistance）のためにシャロージャンクション（shallow junction）が求められるが、フォトダイオードにはこのようなシャロージャンクション（shallow junction）が適切でないことがある。
【０００６】
また、従来技術による水平型のＣＭＯＳイメージセンサによれば、追加的なオンチップ（on-chip）機能がイメージセンサに付加されるにつれて、単位画素のサイズがイメージセンサのセンシティビティ（sensitivity）を維持するために増加されたり、またはフォトダイオードのための面積がピクセルサイズを維持するために減少されなければならない。
【０００７】
ところが、ピクセルサイズが増加されればイメージセンサのレゾリューション（Resolution）が減少するようになり、また、フォトダイオードの面積が減少されればイメージセンサのセンシティビティ（sensitivity）が減少する問題が発生する。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、回路（circuitry）とフォトダイオードの新たな集積を提供できるイメージセンサの製造方法を提供することをその目的とする。
【０００９】
本発明の他の目的は、２つのチップを用いてフォトダイオード形成後、カラーフィルタアレイとマイクロレンズを形成させるイメージチップと、これを駆動するドライバーＩＣ及びその他の付加機能を与えることができるロジックアレイで構成されるロジックチップとに分離してイメージチップとロジックチップとを１つのパッドを用いて３次元集積できるイメージセンサの製造方法を提供することにある。
【００１０】
また、本発明の更に他の目的は、フォトダイオードの上部での多数のメタルラインが省略されるようにすることで、フォトダイオードとマイクロレンズとの間の距離を縮めて光経路を格段に減少させ、これによって光感度を向上させることができるイメージセンサの製造方法を提供することにある。
【００１１】
また、本発明は、フォトダイオードの受光能力を増加させるためにはフォトダイオード領域をより大きく形成したり上記フォトダイオードを貫通するビアホールのサイズを縮めなければならない。しかしながら、上記ビアホールのサイズが小さ過ぎる場合には、上記フォトダイオードの一部ドーピング領域に対してバリアパターンを形成する過程でビアホールの入口が塞がる現象が発生できる。したがって、本発明の更なる他の目的は、ビアホールのサイズを縮めることができ、かつバリアパターンの形成によってもビアホールの入口開放性を維持できるようにする製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に従うイメージセンサの製造方法は、半導体基板に配線を含む回路を形成するステップと、上記配線上にフォトダイオードを形成するステップと、上記配線と連結されるコンタクトプラグを上記フォトダイオード内に形成するステップと、を含み、上記コンタクトプラグを形成するステップは、上記フォトダイオード内に上記コンタクトプラグを形成するビアホール形成工程であって、上記フォトダイオードの一部領域をエッチングする第１エッチング工程と、エッチング中に発生する副産物を用いて上記配線の一部面を露出させる第２エッチング工程とを含むことを特徴とする。
【００１３】
また、本発明のイメージセンサの製造方法は、金属配線が形成された層間絶縁膜上に位置した基板内に、イオン注入工程を通じて第１ドーパント領域と、上記第１ドーパント領域上に第２ドーパント領域を有するフォトダイオードを形成するステップと、上記フォトダイオードをエッチングして、上記フォトダイオードの第２ドーパント領域の一部面を露出させるステップと、上記フォトダイオード内に上記第２ドーパント領域の絶縁のためのバリア層を形成するステップと、上記フォトダイオード及び層間絶縁層をエッチングして、上記金属配線の一部面を露出させるステップと、上記金属配線と電気的に連結されるコンタクトプラグを上記フォトダイオード内に形成するステップと、を含み、上記金属配線の一部面を露出させるステップは、エッチング工程過程で発生した副産物を用いてＢＣＭ工程を遂行することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、フォトダイオードをエッチングする過程において、ポリマー等の副産物を用いたエッチング工程を進行することによって、露出されたシリコン側壁を保護することができ、特にコンタクトプラグを形成するビアホールのサイズを縮めることができるので、窮極的にフォトダイオードの受光能力を向上させることができる。
【００１５】
即ち、本発明は、フォトダイオード領域を貫通するビアホールの形成と上記ビアホール内にフォトダイオードの一部ドーピング領域を絶縁するためのバリアパターンの形成時に、上記ビアホールの上部開口領域のサイズを維持できる長所がある。
【００１６】
また、本発明は、フォトダイオードを貫通するビアホールの開口領域が確保されるによって、後続するコンタクトプラグの形成時にもそのプロファイルを確保することができる長所がある。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に従うイメージセンサの製造方法を説明するための図である。
【図２】本発明の実施形態に従うイメージセンサの製造方法を説明するための図である。
【図３】本発明の実施形態に従うイメージセンサの製造方法を説明するための図である。
【図４】本発明の実施形態に従うイメージセンサの製造方法を説明するための図である。
【図５】本発明の実施形態に従うイメージセンサの製造方法を説明するための図である。
【図６】本発明の実施形態に従うイメージセンサの製造方法を説明するための図である。
【図７】本発明の実施形態に従うイメージセンサの製造方法を説明するための図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態に対し、添付される図面を参照しつつ詳細に説明する。但し、本実施形態が開示する事項から本発明が有する発明の思想の範囲が定まることができ、本発明の失し形態が有する発明の思想は提案される実施形態に対し、構成要素の追加、削除、変更等の実施変形を含む。
【００１９】
図１乃至図７は、本発明の実施形態に従うイメージセンサの製造方法を説明するための図である。
【００２０】
まず、図１のように、配線１５０と回路（circuitry）１２０とが形成された第１基板１００を用意する。例えば、第２導電型第１基板１００に素子分離膜１１０を形成してアクティブ領域を定義し、上記アクティブ領域にトランジスタを含む回路１２０を形成する。
【００２１】
例えば、上記回路１２０はトランスファートランジスタ（Ｔｘ）１２１、リセットトランジスタ（Ｒｘ）１２３、ドライブトランジスタ（Ｄｘ）１２５、及びセレクトレジスタ（Ｓｘ）１２７を含んで形成できる。以後、フローティングディヒュージョン（ＦＤ）１３１、及びソース／ドレイン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成できる。
【００２２】
一方、上記第１基板１００に回路１２０を形成するステップは、上記第１基板１００に電気接合領域１４０を形成するステップ及び上記電気接合領域１４０の上部に上記配線１５０と連結される高濃度の第１導電型領域１４７を形成するステップを含むことができる。例えば、上記電気接合領域１４０はＰＮジャンクション（junction）１４０であることができるが、これに限定されるのではない。
【００２３】
例えば、本発明の電気接合領域１４０は第２導電型ウェル１４１または第２導電型エピ層上に形成された第１導電型イオン注入層１４３、上記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含むことができる。
【００２４】
例えば、上記ＰＮジャンクション（ジャンクション）１４０は、図１のように、ＰＯ１４５／Ｎ−１４３／Ｐ−１４１ジャンクションであることがあるが、これに限定されるのではない。
フォトダイオード（Photodiode）の役目をするＰＯ／Ｎ−／Ｐ−ジャンクション１４０を第１基板（Si Sub）１００に形成させた理由は、次の通りである。
【００２５】
Ｎ＋ジャンクションであるＦＤ１３１ノードとは異なり、ＰＯ／Ｎ−／Ｐ−ジャンクション１４０は印加電圧が全て伝達されず、一定電圧でピンチオフ（Pinch-off）される。この電圧をピニングボルテージ（Pinning Voltage）といい、ピニングボルテージ（Pinning Voltage）はＰＯ１４５及びＮ−１４３のドーピング（Doping）濃度に依存する。
【００２６】
具体的に、フォトダイオード（Photo diode）２００で生成された電子はＰＯ／Ｎ−／Ｐ−ジャンクション１４０へ移動するようになり、Ｔｘ１２１のオン（on）の時、ＦＤ１３１ノードに伝えられて電圧に変換される。
【００２７】
ＰＯ／Ｎ−／Ｐ−ジャンクション１４０の電圧の最大値はピニングボルテージ（Pinning Voltage）となり、ＦＤ１３１ノード電圧の最大値はＶｄｄ−Ｒｘ１２３Ｖｔｈ（しきい電圧）となるので、Ｔｘ１３１両端間の電位差によってチャージシェアリング（Charge Sharing）無しで、チップ（Chip）の上部のフォトダイオード（Photo diode）２００で発生した電子がＦＤ１３１ノードにダンピング（Dumping）できる。
【００２８】
したがって、本発明によれば、Ｎ＋ジャンクションに連結された場合とは異なり、サチュレーション信号（Saturation Signal）及び感度下落などの問題を避けることができる。
【００２９】
また、本発明によれば、ＰＯ／Ｎ−／Ｐ−ジャンクション１４０の表面にオーミックコンタクト（Ohmic Contact）のためのＮ＋層１４７を形成しなければならないが、この際、Ｎ＋層１４７はリーケージソース（Leakage Source）になることができる。
【００３０】
これを最小化するための方法に、本発明は第１メタルコンタクト１５１ａのエッチ（Etch）の後、プラグインプラント（Plug Implant）を進行することによって、Ｎ＋層１４７の面積を最小化できる。これは垂直型の３次元集積（3-D Integrated）ＣＩＳの暗電流（Dark Current）の減少に寄与できる。
【００３１】
次に、上記第１基板１００の上に層間絶縁層１６０を形成し、配線１５０を形成できる。上記配線１５０は、第１メタルコンタクト１５１ａ、第１メタル（Ｍ１）１５１、第２メタル（Ｍ２）１５２、第３メタル（Ｍ３）１５３、及び第４メタルコンタクト１５４ａを含むことができるが、これに限定されるのではない。
【００３２】
次に、図２を参照すれば、第２基板上に結晶形半導体層（crystal line semiconductor layer）を形成する。このような結晶形半導体層にフォトダイオード２００が形成されることによって、フォトダイオード内のディフェクトを防止できる。
【００３３】
参考に、図２に図示された配線１５０の第３メタル１５３及び層間絶縁層１６０は、図１に図示された配線１５０及び層間絶縁層１６０の一部を表すものであって、説明の便宜のために、回路１２０と配線１５０の一部は省略された。
【００３４】
上記第１基板１００の層間絶縁層１６０の上にフォトダイオード２００を形成するための過程が遂行される。上記フォトダイオード２００は、第１ドーピング層（Ｎ−）２１０及び第２ドーピング層（Ｐ＋）２２０からなってＰＮ接合のフォトダイオード構造を有することができる。また、上記第１ドーピング層２１０の下部にはオーミックコンタクト層（Ｎ＋）（第３ドーピング層）２３０が形成できる。
【００３５】
例えば、上記フォトダイオード２００は結晶形構造の第２基板の内部に第１ドーパント（例えば、Ｎ型ドーパント（Ｎ−））をイオン注入して第１ドーピング層２１０を形成し、第２ドーパント（例えば、Ｐ型ドーパント（Ｐ＋））をイオン注入して第２ドーピング層２２０を形成する。よって、第１ドーピング層２１０は第１ドーパント領域に相当し、第２ドーピング層２２０は第２ドーパント領域に相当する。
【００３６】
追加に、上記第１ドーピング層２１０の下部に第１ドーパントである高濃度のＮ型ドーパント（Ｎ＋）をイオン注入してオーミックコンタクト層２３０を形成できる。上記オーミックコンタクト層２３０は、上記フォトダイオード２００と配線１５０の接触抵抗を低めることができる。
【００３７】
本発明の実施形態において、上記第１ドーピング層２１０は、上記第２ドーピング層２２０より広い領域を有するように形成できる。この場合、空乏領域が拡張されて光電子の生成を増加させることができる。
【００３８】
次に、上記層間絶縁層１６０の上部に上記第２基板のオーミックコンタクト層２３０を位置させた後、ボンディング工程を進行して上記第１基板１００と第２基板とを結合させる。以後、上記層間絶縁層１６０の上にボンディングされた上記フォトダイオード２００が露出されるように水素層が形成された第２基板を洗浄工程により除去して上記第２ドーピング層２２０の表面を露出させる。
【００３９】
したがって、上記フォトダイオード２００が回路１２０の上側に形成されてフィルファクターを高め、フォトダイオード２００のディフェクトを防止できる。また、均一な表面プロファイルを有する上記層間絶縁層１６０の上に上記フォトダイオード２００がボンディングされるので、物理的にボンディング力が向上できる。
【００４０】
次に、図３を参照すれば、上記フォトダイオード２００の上にハードマスク２５０を蒸着形成させる。ここで、上記ハードマスク２５０は後続するエッチング工程でエッチングマスクとして利用されることができ、酸化膜と窒化膜の積層構造からなることができる。
【００４１】
例えば、上記ハードマスク２５０は、ＯＮＯ膜からなって、第１酸化膜と、上記第１酸化膜の上に形成された窒化膜と、上記窒化膜の上に形成された第２酸化膜からなることができる。
【００４２】
次に、図４を参照すれば、第３メタル１５３に対応する領域に対し、上記ハードマスク２５０及びフォトダイオード２００をエッチングする工程を遂行する。ここで、エッチング工程は、上記フォトダイオード２００の第２ドーピング層２２０の側面が露出できるホール（または、溝と見ることができる）が形成されるようにする。
【００４３】
即ち、上記フォトダイオード２００の第１エッチング工程では、上記フォトダイオード２００を構成する第２ドーピング層２２０の側面が露出されるようにし、但し、上記フォトダイオード２００の第３ドーピング層２３０は露出されていない状態を維持する。このために、上記フォトダイオード２００をエッチングする第１エッチング工程では、そのエッチング比を調節して、上記ハードマスク２５０、第２ドーピング層２２０、及び第１ドーピング層２１０の一部までのみエッチングされるようにする。
【００４４】
そして、上記第３メタル１５３に対応する領域のフォトダイオード２００の一部をエッチングした後には、上記第２ドーピング層２２０の露出された領域を絶縁するための絶縁物からなるバリア層２６０を形成する。ここで、上記バリア層２６０は後述する第１コンタクトプラグ２７０と第２ドーピング層２２０との間のアイソレーションのためのものであって、酸化膜または窒化膜の絶縁膜からなることができる。
【００４５】
次に、図５を参照すれば、上記フォトダイオード２００に形成された開口部に上記バリア層２６０を形成した後には、上記フォトダイオード２００の開口部が延びることによって、上記第３メタル１５３の一部面を露出するビアホール形成工程を進行する。
【００４６】
ここで、上記第３メタル１５３の一部面を露出するためのビアホール形成工程により、上記バリア層２６０の下部面も共にエッチングされることによって、バリアパターン２６１（図６参照）で形成される。
【００４７】
特に、ここで上記ビアホールを形成するための工程は、上記フォトダイオード２００に対して第２エッチング工程とも見ることができ、この時のエッチング工程はポリマー（polymer）を形成させて上記第３ドーピング層２３０と第１ドーピング層２１０の一部に対応する側壁シリコンが保護されるようにする。
【００４８】
即ち、ポリマーを用いたシリコン側壁保護方法は、エッチング中に発生する副産物（byproduct）を用いるため、側壁の厚みが厚くなくてもよいのであり、これは上記ビアホールのサイズを格段に減らすことができるということを表す。
【００４９】
上記第３メタル１５３の一部面を露出するための第２エッチング工程は、エッチング工程を遂行する過程で発生した副産物を用いてＢＣＭ（by-product capping mask）工程からなることができ、前述したように、この時の副産物はポリマー副産物であり、このようなポリマー副産物を用いたＢＣＭ工程条件は次の通り遂行できる。
【００５０】
上記ＢＣＭ工程は、９００〜１１００Ｗソースパワーと、１３００〜１７００Ｗバイアスパワー条件で、１２０〜４００ｓｃｃｍ流量のＡｒガス、１２〜１７ｓｃｃｍ流量のＣ５Ｆ８ガス、７〜１２ｓｃｃｍ流量のＯ２ガスを注入できる。
【００５１】
結局、上記第３メタル１５３の一部面を露出するためのビアホール形成工程は、第２ドーピング層２２０の一部面を露出させる第１エッチング工程と、上記フォトダイオード２００を貫通して上記第３メタル１５３の上部面を露出させる第２エッチング工程は含むということができ、上記第２エッチング工程はエッチング工程中に発生するポリマーを用いたＢＣＭ工程であって、これによってシリコン側壁保護及びビアホールサイズの減少が可能になる。
【００５２】
次に、図６を参照すれば、ビアホール内に上記フォトダイオード２００と上記回路１２０を電気的に連結するための第１コンタクトプラグ２７０を形成する。
【００５３】
例えば、上記第１コンタクトプラグ２７０は、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、チタニウム／チタニウムナイトライド（Ｔｉ．ＴｉＮ）及びタングステン（Ｗ）のような金属材料のうちのいずれか１つで形成できる。
【００５４】
上記第１コンタクトプラグ２７０は金属材料を上記ハードマスク２５０の開口部及びビアホール２４０内にギャップフィル（gap-fill）した後、平坦化工程を進行することによって形成され、上記コンタクトプラグ２７０は上記ビアホール２４０を通じて上記フォトダイオード２００及び層間絶縁層１６０を貫通して上記第３メタル１５３と電気的に連結される。
【００５５】
また、上記第１コンタクトプラグ２７０の側面には部分的にバリアパターン２６１が形成されて上記コンタクトプラグ２７０と上記第２ドーピング層２２０は電気的に分離された状態となる。
【００５６】
したがって、上記フォトダイオード２００で生成された光電荷は上記コンタクトプラグ２７０を通じて回路１２０に伝えられ、上記バリアパターン２６１が上記第１コンタクトプラグ２７０と上記第２ドーピング層２２０を電気的に分離しているので、上記フォトダイオード２００は正常な動作をすることができる。
【００５７】
次に、図７を参照すれば、上記ハードマスク２５０及び第１コンタクトプラグ２７０の上に絶縁膜を蒸着させて、第２層間絶縁膜２８０を形成する。
【００５８】
そして、上記第２層間絶縁膜２８０の上にフォトレジストを塗布してパターニングした後、第２層間絶縁膜２８０及びハードマスク２５０をエッチングして第２コンタクトプラグ２９０を形成するビアホールを形成し、そのビアホールの内部に第２コンタクトプラグ３００を形成する。
【００５９】
以後、上部電極（図示せず）、カラーフィルタ（図示せず）などの工程を進行することができる。
【符号の説明】
【００６０】
１００  第１基板
１１０  素子分離膜
１２０  回路
１２１  トランスファートランジスタ（Ｔｘ）
１２３  リセットトランジスタ（Ｒｘ）
１２５  ドライブトランジスタ（Ｄｘ）
１２７  セレクトレジスタ（Ｓｘ）
１３０  イオン注入領域
１３１  フローティングディヒュージョン（ＦＤ）
１３３、１３５、１３７  ソース／ドレイン領域
１４０  電気接合領域（ＰＮジャンクション）
１４１  第２導電型ウェル
１４３  第１導電型イオン注入層
１４５  第２導電型イオン注入層
１４７  第１導電型領域（Ｎ＋層）
１５０  配線
１５１  第１メタル（Ｍ１）
１５１ａ  第１メタルコンタクト
１５２  第２メタル（Ｍ２）
１５３  第３メタル（Ｍ３）
１５４ａ  第４メタルコンタクト
１６０  層間絶縁層
２００  フォトダイオード
２１０  第１ドーピング層（第１ドーパント領域）
２２０  第２ドーピング層（第２ドーパント領域）
２３０  オーミックコンタクト層（第３ドーピング層）
２４０  ビアホール
２５０  ハードマスク
２６０  バリア層
２６１  バリアパターン
２７０  コンタクトプラグ（第１コンタクトプラグ）
２８０  第２層間絶縁膜
２９０、３００  第２コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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