(57)【要約】【課題】限られたスペースに配置することが可能なＡＤＣを含んだ固定撮像装置を提供すること。【解決手段】垂直読出線を介して出力された画素の信号がノードｖｃｍに電位として保持される。コンデンサＣ４およびＣ４０〜Ｃ４６は、画素の信号が保持されるノードｖｃｍと容量結合されている。トランジスタ５４〜６０を制御してコンデンサＣ４およびＣ４０〜Ｃ４６の対極の電圧を順次切替えることにより、ノードｖｃｍの電位を階段状に下降させる。比較器３５は、ノードｖｃｍの電位と画素の暗状態における電位ｖｄｒｋとを比較しており、ノードｖｃｍの電位の方が低くなったときにデジタル値の上位ビットを決定する。それに続いて、デジタル値の下位ビットの変換が開始される。したがって、ＡＤＣの構成を簡略化することができ、限られたスペースにＡＤＣを配置することが可能となる。【選択図】図９
2010239604.tif 000002
【特許請求の範囲】
【請求項１】
光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する撮像手段と、
前記垂直読出線を介して出力された各画素の信号を保持する複数の保持手段と、
前記複数の保持手段のそれぞれに対応して設けられ、当該保持手段によって保持される画素の信号をアナログ信号からデジタル値に変換する複数の変換手段とを含み、
前記複数の変換手段のそれぞれは、当該保持手段によって保持される画素の信号に応じて前記デジタル値の中の上位ビットを生成する第１の生成手段と、
当該保持手段によって保持される画素の信号および前記第１の生成手段によって生成された上位ビットに応じて前記デジタル値の中の下位ビットを生成する第２の生成手段と、
前記第１の生成手段によって生成された上位ビットと前記第２の生成手段によって生成された下位ビットとを加算して前記デジタル値を出力する加算手段とを含む、固体撮像装置。
【請求項２】
前記第１の生成手段は、当該保持手段によって画素の信号が保持されるノードと容量結合された複数の容量素子と、
前記複数の容量素子の対極の電圧を順次切替えることにより、前記ノードの電位を階段状に変化させる制御手段と、
前記ノードの電位と所定電位とを比較する比較手段と、
前記比較手段による比較結果に応じて、前記デジタル値の上位ビットを決定する決定手段とを含む、請求項１記載の固体撮像装置。
【請求項３】
前記保持手段は、照射時における画素の信号を保持し、
前記比較手段は、非照射時における画素の信号の電位と、前記保持手段によって画素の照射時における信号が保持されるノードの電位とを比較する、請求項２記載の固体撮像装置。
【請求項４】
前記第２の生成手段は、当該保持手段によって画素の信号が保持されるノードと容量結合された容量素子と、
前記容量素子の対極の電圧をスロープ状に変化させる制御手段と、
前記容量素子の対極の電圧の変化開始でカウントを開始するカウンタのカウント値を、前記比較手段による比較結果に応じて保持するカウンタ値保持手段とを含む、請求項２または３記載の固体撮像装置。
【請求項５】
前記カウンタは、グレイコードカウンタである、請求項４記載の固体撮像装置。
【請求項６】
前記カウンタ値保持手段によって保持された前記グレイコードカウンタ値を、バイナリコードに変換する変換回路を含む、請求項５記載の固体撮像装置。
【請求項７】
前記比較手段はコンパレータであり、比較時には２入力ともフローティング状態である、請求項２〜６のいずれかに記載の固体撮像装置。
【請求項８】
前記変換手段は、行列状に配置された画素の各列に対して１つ設けられる、請求項１記載の固体撮像装置。
【請求項９】
前記変換手段がある行の画素の信号をアナログ信号からデジタル値に変換し、それと並行して、対応する保持手段が次の行の画素の信号を保持する、請求項１記載の固体撮像装置。
【請求項１０】
前記変換手段は、対応する１つの保持手段に対して複数設けられ、
保持手段が保持する画素の信号が行ごとに、対応する複数の保持手段に順次与えられて並行して変換処理が行なわれる、請求項１記載の固体撮像装置。
【請求項１１】
光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する撮像手段と、
前記垂直読出線を介して出力された各画素の信号をアナログ信号からデジタル値に変換する複数の変換手段とを含み、
前記複数の変換手段のそれぞれは、初期電圧を前記デジタル値の中の上位ビットのそれぞれに対応する電圧ずつ変化させながら画素信号の電圧と比較し、比較結果に応じて前記上位ビットの各ビットを決定する第１の決定手段と、
前記画素信号の電圧および前記第１の決定手段によって決定された上位ビットに応じて、前記デジタル値の中の下位ビットを決定する第２の決定手段とを含む、固体撮像装置。
【請求項１２】
前記第１の決定手段は、初期電圧の電位をサンプリングして保持するサンプリング保持手段と、
前記サンプリング保持手段と容量結合された第１の容量を有する第１の容量素子と、前記第１の容量の半分の第２の容量を有する第２の容量素子とを少なくとも含む複数の容量素子と、
前記第１の容量素子の対極を第１の電圧から第２の電圧に変化させ、前記サンプリング保持手段の電圧を変化させて前記画素信号の電圧と比較し、比較結果を保持する第１の保持手段と、
前記第２の容量素子の対極を前記第１の電圧から前記第２の電圧に変化させ、前記サンプリング保持手段の電圧を変化させて前記画素信号の電圧と比較し、比較結果を保持する第２の保持手段と含む、請求項１１記載の固体撮像装置。
【請求項１３】
光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する撮像手段と、
前記垂直読出線を介して出力された各画素の信号をアナログ信号からデジタル値に変換する複数の変換手段とを含み、
前記複数の変換手段のそれぞれは、前記垂直読出線を介して出力された画素信号の電位をサンプリングして保持するサンプリング保持手段と、
前記サンプリング保持手段によって保持される画素信号の電圧を前記デジタル値の中の上位ビットのそれぞれに対応する電圧ずつ変化させながらリファレンス電圧と比較し、比較結果に応じて前記上位ビットの各ビットを決定する第１の決定手段と、
前記リファレンス電圧および前記第１の決定手段によって決定された上位ビットに応じて、前記デジタル値の中の下位ビットを決定する第２の決定手段とを含む、固体撮像装置。
【請求項１４】
前記第１の決定手段は、前記サンプリング保持手段と容量結合された第１の容量を有する第１の容量素子と、前記第１の容量の半分の第２の容量を有する第２の容量素子とを少なくとも含む複数の容量素子と、
前記第１の容量素子の対極を第１の電圧から第２の電圧に変化させ、前記サンプリング保持手段によって保持される画素信号の電圧を変化させて前記リファレンス電圧と比較し、比較結果を保持する第１の保持手段と、
前記第２の容量素子の対極を前記第１の電圧から前記第２の電圧に変化させ、前記サンプリング保持手段によって保持される画素信号の電圧を変化させて前記リファレンス電圧と比較し、比較結果を保持する第２の保持手段とを含む、請求項１３記載の固体撮像装置。
【請求項１５】
前記第２の決定手段は、オーバレンジのデジタルアナログ変換器によって構成される、請求項１１〜１４のいずれかに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ／デジタル変換器（以下、ＡＤＣ（Analog/Digital Converter）と呼ぶ。）を内蔵した固体撮像装置に関し、特に、限られたスペースに配置することが可能なＡＤＣを内蔵した固体撮像装置に関する。
【背景技術】
【０００２】
従来、カメラといえばフィルム型のものが主流であったが、最近になってデジタル型のカメラがそれに取って代わりだしている。さらに、デジタルカメラにおける画質の向上は著しく、最新型のデジタルカメラは、フィルムカメラの性能をもしのぐような状況になってきている。また、デジタルカメラには、ＣＣＤ（Charge Coupled Device）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサといった方式があるが、カメラの高性能化の観点から、ＣＭＯＳデバイスを搭載しやすいＣＭＯＳイメージセンサに対する注目が高まっている。
【０００３】
ＣＭＯＳイメージセンサには、アナログイメージセンサとデジタルイメージセンサとの２種類がある。どちらも一長一短があるものの、データ処理速度の観点からデジタルイメージセンサへの期待が大きい。具体的には、デジタルイメージセンサを用いると動画の撮影が可能となるだけではなく、後段の画像処理と組合わせて様々な応用が考えられる。
【０００４】
たとえば、テニスラケットにボールが当たる瞬間や、運動会で運動場を回りながらゴールする子供の顔写真のアップを、その方向にカメラを向けておくだけで、カメラが自動的にシャッターチャンスを判定し、自動的にシャッターを押してくれるようなことも可能となる。こうした処理を実現するためには、撮影した画像を瞬時に画像処理ＩＰ（Intellectual Property）に転送する必要があり、アナログ情報である撮影情報をデジタル情報である画像処理用情報に変換することが必要となる。
【０００５】
このような背景から、デジタルカメラ向けのＡＤＣの研究開発が盛んに行なわれてきている。ＣＭＯＳイメージセンサにおける最も大きな問題は、画素の情報をすべてデジタル値に変換するため、データ処理量が非常に多いことである。単純に１つのＡＤＣで処理するとし、たとえば画素数が１０００万画素であり、一般的な動画処理レートである３０ｆｐｓ（frame per second）で処理を行なうとすると、３ｎｓの間に１画素の情報をＡ／Ｄ変換、データ転送する必要があり、非現実的なものとなる。このため、行列状に配置された画素の信号を、列ごとに配線された垂直読出線を介してＡＤＣに取り込み、選択された行の画素の信号を順次Ａ／Ｄ変換する構成がとられている。これに関連する技術として、下記の特許文献１〜２に開示された発明がある。
【０００６】
特許文献１に開示された発明は、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサにおいて、高解像度ＡＤ変換を高速に実行可能とすることを目的とする。列並列ＡＤＣ搭載のＣＭＯＳイメージセンサにおいて、スロープの傾きが異なる参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４と参照電圧Ｖｒｅｆ５とを用いるとともに、単位画素の出力電圧Ｖｘと参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４とを比較する比較回路と、参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ４と参照電圧Ｖｒｅｆ５とを比較する比較回路とをカラム処理回路に有する。そして、２つの比較回路およびアップ／ダウンカウンタの各動作によって高解像度ＡＤ変換を高速に実行する。
【０００７】
特許文献２は、ＡＤ変換時間がカウント期間によって決定されており、特に２回目のカウント期間に依存し、２回目のカウント期間がＡＤ変換期間の大勢を占めているために、ＡＤ変換期間の短縮が難しいことに着目してなされたものである。列並列ＡＤＣ搭載のＣＭＯＳイメージセンサにおいて、２回目のＡＤ変換を行う前に、ＡＤ変換範囲内の複数の判定電圧を用いて列信号線の信号電圧Ｖｘのレベル判定を行い、その判定結果を基に複数の参照電圧ＲＡＭＰ１〜ＲＡＭＰｎの中から列信号線の信号電圧Ｖｘに適した参照電圧ＲＡＭＰを選択してＡＤ変換を行うことで、２回目のＡＤ変換時間を短縮する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０９８７２２号公報
【特許文献２】特開２００６−３５２５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のように、ＡＤＣが、選択された行の画素の信号を垂直読出線を介して取り込み、順次Ａ／Ｄ変換する構成においては、ＡＤＣを含んだコラム回路を画素アレイの上下方向に配置する必要がある。たとえば、コラム回路を画素アレイの上下に配置することで、コラム回路の横幅を画素ピッチの２倍とすることができる。しかしながら、たとえば画素サイズが５μｍなら、それでもその２倍の１０μｍにＡＤＣなどの回路を収めなければならない。
【００１０】
このため、列ごとに幅１０μｍ、高さ１ｍｍ以上といった非常に細長いコラム回路を配置しなければならない。このように、ＡＤＣの設計には、非常に大きな制約があるといった問題がある。
【００１１】
また、このような制約のもと、固体撮像装置に設けられるＡＤＣによるＡＤ変換のさらなる高速化が求められている。
【００１２】
本発明は、上記問題点を解決するためになされたものであり、その一実施例の目的は、限られたスペースに配置することが可能なＡＤＣを含んだ固定撮像装置を提供することである。
【００１３】
他の目的は、ＡＤ変換を高速に行なうことが可能なＡＤＣを含んだ固体撮像装置を提供することである。
【課題を解決するための手段】
【００１４】
本発明の一実施例によれば、固体撮像装置が提供される。垂直読出線を介して出力された画素の信号がノードに電位として保持される。複数のコンデンサが、画素の信号が保持されるノードと容量結合されている。トランジスタを制御して複数のコンデンサの対極の電圧を順次切替えることにより、ノードの電位を階段状に下降させる。比較器は、ノードの電位と画素の暗状態における電位とを比較しており、ノードの電位の方が低くなったときにデジタル値の上位ビットを決定する。それに続いて、デジタル値の下位ビットの変換が開始される。
【発明の効果】
【００１５】
この実施例によれば、ＡＤＣの構成を簡略化することができ、限られたスペースにＡＤＣを配置することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】アナログイメージセンサの構成例を示す図である。
【図２】デジタルイメージセンサの構成例を示す図である。
【図３】固体撮像装置の各部の配置例を示す図である。
【図４】図３に示す固体撮像装置１０の画素アレイ１１およびコラム回路の部分を拡大した図である。
【図５】図４に示す画素ＰＸの電気的等価回路を示す図である。
【図６】図５に示す画素ＰＸの信号読出時の動作を説明するためのタイミングチャートである。
【図７】画素アレイ１１の要部の構成を示す図である。
【図８】図７に示す画素アレイ１１のデータ読出時の動作を示すタイミングチャートである。
【図９】本発明の第１の実施の形態におけるＡＤＣおよびＰＧＡの構成例を示す図である。
【図１０】図９に示すＡＤＣ１２およびＰＧＡ１６による画素信号の読み出し動作を説明するためのタイミングチャートである。
【図１１】図１０のタイミングチャートに示す動作をさらに詳細に説明するためのタイミングチャートである。
【図１２】本発明の第２の実施の形態におけるＡＤＣおよびＰＧＡの構成例を示す図である。
【図１３】第１の実施の形態の固体撮像装置における画素情報の読み出し動作（非インターリーブ方式）の各ステージのタイミングを説明するための図である。
【図１４】第２の実施の形態の固体撮像装置における画素情報の読み出し動作（インターリーブ方式）の各ステージのタイミングを説明するための図である。
【図１５】本発明の第３の実施の形態の固体撮像装置における画素情報の読み出し動作（パイプライン方式）の各ステージのタイミングの一例を説明するための図である。
【図１６】本発明の第３の実施の形態の固体撮像装置における画素情報の読み出し動作（パイプライン方式）の各ステージのタイミングの他の一例を説明するための図である。
【図１７】積分型ＡＤＣの構成例とその動作を説明するための図である。
【図１８】サブレンジ方式のＡＤＣの構成例とその動作を説明するための図である。
【図１９】本発明の第４の実施の形態におけるＡＤＣの構成例を示す図である。
【図２０】図１９に示す第４の実施の形態におけるＡＤＣの構成をさらに詳細に説明するための図である。
【図２１】本発明の第４の実施の形態におけるＡＤＣの動作を説明するためのタイミングチャートである。
【図２２】本発明の第５の実施の形態におけるＡＤＣの構成例を示す図である。
【図２３】図２２に示す第５の実施の形態におけるＡＤＣの構成をさらに詳細に説明するための図である。
【図２４】本発明の第５の実施の形態におけるＡＤＣの動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００１７】
本発明の実施の形態における固体撮像装置の詳細を説明する前に、その背景となる技術について説明する。
【００１８】
図１は、アナログイメージセンサの構成例を示す図である。このイメージセンサ１００は、画素アレイ（Image Array）１１０と、垂直方向（列方向）に画素の走査を行なうＶ−Ｓｃａｎｎｅｒ１２０と、列（コラム）ごとに配置されるコラムアンプ（Column Amp.）１３０とを含む。
【００１９】
コラムアンプ１３０は、Ｖ−Ｓｃａｎｎｅｒ１２０による走査によって順次送られてくる画素の信号を増幅し、そのアナログ信号をチップ外に配置されたＡＦＥ（Analog Front End）１４０に出力する。ＡＦＥ１４０は、イメージセンサ１００から出力されたアナログ信号をデジタル信号に変換して出力する。
【００２０】
このようなアナログイメージセンサ１００においては、オフチップＡＦＥ１４０の処理によって、全画素の出力に対して均一な特性が得られるといった利点がある。その反面、アナログ信号の転送速度には限界があり、動画などの高フレームレートの処理には不向きである、別途ＡＦＥ設計が必要であるといった欠点がある。
【００２１】
図２は、デジタルイメージセンサの構成例を示す図である。このイメージセンサ２００は、画素アレイ（Image Array）２１０と、垂直方向に画素の走査を行なうＶ−Ｓｃａｎｎｅｒ２２０と、列（コラム）ごとに配置されるコラムアンプ（Column Amp.）２３０と、コラムアンプ２３０から出力されるアナログ信号をデジタル信号に変換するコラムＡＤＣ（Column ADC）２４０とを含む。
【００２２】
コラムアンプ２３０は、Ｖ−Ｓｃａｎｎｅｒ２２０による走査によって順次送られてくる画素の信号を増幅してコラムＡＤＣ２４０に出力する。コラムＡＤＣ２４０は、コラムアンプ２３０から出力されたアナログ信号をデジタル信号に変換してチップ外部に出力する。
【００２３】
このようなデジタルイメージセンサにおいては、デジタル転送のため高速化が可能であり、既存のＬＶＤＳ（Low Voltage Differential Signaling）などのデータ出力Ｉ／Ｆ（Interface）を流用可能であるといった利点がある。また、コラムＡＤＣ２４０がコラムアンプ２３０に直結されるため低ノイズ、高精度設計が可能であるといった利点もあり、アナログイメージセンサであれば１２ビット精度（２５０μＶ）のところを１４ビット精度（６０μＶ）にすることができる。その反面、コラムＡＤＣごとの特性ばらつきが発生するといった欠点がある。ただし、線形性ＦＰＮ（Fixed Pattern Noise）はデジタル補正が可能である。
【００２４】
図３は、固体撮像装置の各部の配置例を示す図である。この固体撮像装置１０は、画素アレイ１１と、画素の列ごとに配置されたコラムＡＤＣ１２およびＰＧＡ（Programmable Gain Amplifier）１６と、固体撮像装置１０の全体的な制御および画素アレイ１１の行方向の選択処理を行なう制御回路／ロウデコーダ１３と、コラムＡＤＣ１２から出力されるデジタル信号を水平方向に転送するＨ−Ｓｃａｎｎｅｒ１４と、Ｈ−Ｓｃａｎｎｅｒ１４によって転送されたデジタル信号をチップ外部に出力するＩＯ（Input Output）部１５とを含む。
【００２５】
この固体撮像装置１０の幅は４０ｍｍ程度であり、そのうち３６ｍｍの幅に水平方向の６０００画素分のセンサが配置されている。また固定撮像装置１０の高さは３０ｍｍ程度であり、そのうち２３．９ｍｍの高さに垂直方向の４０００画素分のセンサが配置されている。
【００２６】
コラムＡＤＣ１２は、画素アレイ１１の上下に配置されており、２列の画素の幅に１つのコラムＡＤＣ１２が配置される構成となっている。したがって、コラムＡＤＣ１２は、画素アレイ１１を挟んで上下に各３０００個が配置される。
【００２７】
このコラムＡＤＣ１２およびＰＧＡ１６の横幅は画素ピッチの２倍であるため、１０〜２０μｍ程度の幅となる。また、コラムＡＤＣ１２とＰＧＡ１６との高さの和は２ｍｍ程度であるため、非常に細長い形状となってしまう。この制約のもとでコラムＡＤＣ１２を設計しなければならないため、小面積で簡単な回路構成であり、省電力化が可能であることが必須となる。
【００２８】
図４は、図３に示す固体撮像装置１０の画素アレイ１１およびコラム回路の部分を拡大した図である。画素アレイ１１の画素ＰＸの２列に対して１個のコラム回路が設けられており、それぞれのコラム回路は、ＡＤＣ１２と、ＰＧＡ（Programmable Gain Amplifier）１６と、データラッチ／転送回路１７とを含む。
【００２９】
ＰＧＡ１６は、列方向の画素ＰＸから順次送られてくる画素出力を増幅してＡＤＣ１２に出力する。ＡＤＣ１２は、ＰＧＡ１６から受けたアナログ信号をデジタル信号に変換してデータラッチ／転送回路１７に出力する。データラッチ／転送回路１７は、行方向の画素出力のデジタル値を順次シフトし、３０００画素分のデジタル信号を外部に出力する。なお、画素アレイ１１の上部にも同様の回路が配置される。
【００３０】
図５は、図４に示す画素ＰＸの電気的等価回路を示す図である。画素ＰＸは、光信号を電気信号に変換するフォトダイオード３と、転送制御線上の転送制御信号ＴＸに従ってフォトダイオード３によって生成された電気信号を伝達する転送トランジスタ２と、リセット制御線上のリセット制御信号ＲＸに従ってフローティングディフュージョン７を所定の電圧レベルにリセットするリセットトランジスタ１とを含む。
【００３１】
さらに、フローティングディフュージョン７上の信号電位に従って電源ノード上の電源電圧ＶＤＤをソースフォロアモードで伝達するソースフォロアトランジスタ４と、行選択制御線上の行選択信号ＳＬに従ってソースフォロアトランジスタ４により伝達された信号を垂直読出線９上に伝達する行選択トランジスタ５とを含む。トランジスタ１，２，４および５は、一例として、ＮチャネルＭＯＳトランジスタで構成される。したがって、この画素ＰＸはＣＭＯＳイメージセンサの画素である。
【００３２】
図６は、図５に示す画素ＰＸの信号読出時の動作を説明するためのタイミングチャートである。以下、図６を参照して、図５に示す画素ＰＸの信号読出動作について説明する。
【００３３】
期間ＰＴ１において、リセット制御信号ＲＸがハイレベル（以下、Ｈレベルと略す。）の状態で、転送制御信号ＴＸがＨレベルに設定される。リセットトランジスタ１および転送トランジスタ２がともにオン状態となり、フォトダイオード３により変換された電気信号が初期化される。すなわち、フォトダイオード３において、先のサイクルにおいて光電変換により蓄積された電荷が放出される。
【００３４】
転送制御信号ＴＸがロウレベル（以下、Ｌレベルと略す。）となり、転送トランジスタ２がオフ状態となると、フォトダイオード３における光電変換動作が再び行なわれ、信号電荷が蓄積される。この状態において、リセット制御信号ＲＸはＨレベルを維持し、リセットトランジスタ１はオン状態を維持する。リセット制御信号ＲＸが電源電圧ＶＤＤレベルのとき、フローティングディフュージョン７は、電源電圧ＶＤＤから、このリセットトランジスタ１のしきい値電圧分低い電圧レベルに維持される。
【００３５】
次いで、まず行選択信号ＳＬがＨレベルとなり、行選択トランジスタ５が導通し、ソースフォロアトランジスタ４によるソースフォロア動作により、このフローティングディフュージョン７上の電位に応じた電位の信号が垂直読出線９上に伝達される。この後、画素読出期間ＰＴ５が開始される。
【００３６】
画素読出期間ＰＴ５においては、まず、期間ＰＴ２において、リセット制御信号ＲＸがＬレベルとなり、リセットトランジスタ１がオフ状態となる。フローティングディフュージョン７上の信号電位に応じた信号が、垂直読出線９上に伝達され、図示しない読出回路に含まれる参照用の容量素子が充電される。この期間ＰＴ２において、画素ＰＸの信号の参照電位の設定が行なわれる。これは、後述する画素の暗状態の情報のサンプリングに相当する。
【００３７】
次いで、期間ＰＴ３において、転送制御信号ＴＸがＨレベルとなり、転送トランジスタ２が導通し、フォトダイオード３により光電変換されて蓄積された電荷が、フローティングディフュージョン７へ伝達される。これに応じて、垂直読出線９の電位が画素からの電荷に応じた電位に変化する。転送制御信号ＴＸがＬレベルとなると、垂直読出線９上の電位に従って、図示しない読出回路に含まれる信号電荷蓄積容量素子が期間ＰＴ４において充電される。これは、後述する画素の明状態の情報のサンプリングに相当する。
【００３８】
次いで、期間ＰＴ２およびＰＴ４においてそれぞれ読出された参照電位および信号電位が差動増幅されて、画素ＰＸの信号（画素信号）が読出される。
【００３９】
１つの画素に対して２回サンプリングを行ない、初期電位および信号電位を比較することにより、いわゆる相関二重サンプリング動作を行なって、画素ＰＸにおけるノイズの影響を相殺し、フォトダイオード３により生成された電気信号を読出す。
【００４０】
画素ＰＸの信号の読出が完了すると、次いで行選択信号ＳＬがＬレベルとなり、行選択トランジスタ５がオフ状態となる。
【００４１】
画素ＰＸは行列状に配列されており、１行の画素について、並列に、画素信号の読出が行なわれる。画素ＰＸにおいては、リセット期間ＰＴ１の完了後、この読出期間ＰＴ５が完了するまでの期間ＰＴ６の間、フォトダイオード３においては、光信号を電気信号に変換して、信号電荷を生成する。
【００４２】
図５に示すように、画素ＰＸは、フォトダイオード３と、ＮチャネルＭＯＳトランジスタで構成されており、垂直読出線９上には、行選択トランジスタ５を介して画素信号が読出される。したがって、ＣＣＤイメージセンサと異なり、この行選択トランジスタ５および垂直読出線９の選択順序はランダムに設定することができる。
【００４３】
図７は、画素アレイ１１の要部の構成を示す図である。図７においては、第Ｎ行から第（Ｎ＋３）行および第Ｍ列から第（Ｍ＋３）列の４行４列に配列される画素ＰＸを代表的に示す。画素ＰＸは、図５に示す画素ＰＸと同一の構成を有する。
【００４４】
画素ＰＸが行列状に配列されており、各行それぞれごとに、リセット制御信号ＲＸ［ｉ］、転送制御信号ＴＸ［ｉ］および行選択制御信号ＳＬ［ｉ］の組が与えられる。ここで、ｉはＮからＮ＋３のいずれかである。画素列それぞれに対応して、垂直読出線９が配置される。
【００４５】
図８は、図７に示す画素アレイ１１のデータ読出時の動作を示すタイミングチャートである。以下、図８を参照して、図７に示す画素アレイ１１の画素信号読出動作について説明する。
【００４６】
時刻Ｔ１において、第Ｎ行および第（Ｎ＋１）行に対する転送制御信号ＴＸ［Ｎ］およびＴＸ［Ｎ＋１］がＨレベルへ駆動される。リセット制御信号ＲＸ［Ｎ］およびＲＸ［Ｎ+１］はＨレベルであり、リセットトランジスタ１はオン状態にある。時刻Ｔ１から始まる期間Ａ１およびＡ４において、第Ｎ行および第（Ｎ＋１）行において、フォトダイオード３の蓄積電荷の放出が行なわれ、これに応じて、これらの第Ｎ行および第（Ｎ+１）行において、図５に示すフローティングディフュージョン７が、所定の初期電圧レベルにリセットされる。
【００４７】
所定時間が経過すると、時刻Ｔ２において、第Ｎ行に対する行選択信号ＳＬ［Ｎ］がＨレベルに立上がる。これにより、第Ｎ行において、画素ＰＸ内の行選択トランジスタ５がオン状態となり、対応の垂直読出線９にソースフォロアトランジスタ４が結合される。
【００４８】
次いで、リセット制御信号ＲＸ［Ｎ］がＬレベルに立下がり、第Ｎ行において各画素内においてリセットトランジスタ１がオフ状態となり、フローティングディフュージョン７がリセット電位レベルに維持される。
【００４９】
時刻Ｔ４において、転送制御信号ＴＸ［Ｎ］がＨレベルとなり、第Ｎ行の画素において転送トランジスタ２がオン状態となり、フォトダイオード３により生成された信号電荷が、フローティングディフュージョン７に伝達される。このとき、行選択信号ＳＬ［Ｎ］がＨレベルであり、各垂直読出線９に、このフローティングディフュージョン７の電位に従って画素信号が読出される。
【００５０】
この第Ｎ行の画素の読出動作完了後、リセット制御信号ＲＸ［Ｎ］がＨレベルとなり、再びフローティングディフュージョン７が、初期電圧レベルにリセットトランジスタ１を介して充電される。
【００５１】
時刻Ｔ６において、行選択信号ＳＬ［Ｎ］がＬレベルとなり、行選択トランジスタ５がオフ状態となり、その第Ｎ行の画素の信号電荷の読出が完了する。
【００５２】
次いで、第（Ｎ＋１）行の画素の信号の読出が行なわれる。すなわち、時刻Ｔ７において、行選択信号ＳＬ［Ｎ＋１］がＨレベルに立上がり、この第（Ｎ＋１）行の画素ＰＸのソースフォロアトランジスタが、対応の垂直読出線９に結合される。
【００５３】
次いで時刻Ｔ８において、リセット制御信号ＲＸ［Ｎ＋１］がＬレベルとなり、フローティングディフュージョン７に対する追加動作が完了する。
【００５４】
時刻Ｔ９において、転送制御信号ＴＸ［Ｎ＋１］がＨレベルとなり、フォトダイオード３の生成した信号電荷に従ってフローティングディフュージョン７の電位が変化し、この電位に従って画素信号が垂直読出線９上に読出される。
【００５５】
時刻Ｔ１１において、行選択信号ＳＬ［Ｎ＋１］がＬレベルに立下がり、第Ｎ行および第（Ｎ＋１）行の画素に対する読出が完了する。以上の動作を繰り返すことにより、列方向の画素の情報が順次ＰＧＡ１６に出力される。
【００５６】
（第１の実施の形態）
図９は、本発明の第１の実施の形態におけるＡＤＣおよびＰＧＡの構成例を示す図である。ＰＧＡ１６は、差動増幅器（ａｍｐ）２１と、スイッチ２２と、コンデンサＣ１と、可変コンデンサＣ２とを含む。差動増幅器２１の正入力にはリファレンス電圧ｐｇａｒｅｆが接続され、負入力にはコンデンサＣ１を介して画素入力信号が接続される。差動増幅器２１の出力は、負帰還用の可変コンデンサＣ２およびスイッチ２２に接続されると共に、ＡＤＣ１２内のスイッチ３１に接続される。また、可変コンデンサＣ２によってＰＧＡ１６のゲインを変更可能である。
【００５７】
ＡＤＣ１２は、スイッチ３１〜３４および５１〜５３と、比較器（ｃｏｍｐａｒａｔｏｒ）３５と、ＰチャネルＭＯＳトランジスタ３６および３７と、ＮチャネルＭＯＳトランジスタ３８および５４〜６２と、保持回路３９および６９と、ＮＡＮＤ回路６３および６６と、フリップフロップ（ＦＦ）６４および６７と、加算器６５と、グレイ−バイナリ変換器６８と、コンデンサＣ３〜Ｃ４およびＣ４０〜Ｃ４６とを含む。
【００５８】
比較器３５の正入力には、ＰＧＡ１６から出力される増幅された画素入力がスイッチ３１および３２を介して接続される。また、比較器３５の負入力には、比較器３５の出力がスイッチ３４を介して接続されると共に、画素の暗状態の情報を保持するコンデンサＣ３が接続される。
【００５９】
ＦＦ６４は、図示しない３ビットカウンタの出力値を保持するものであり、比較器３５の正入力と負入力とが一致し、ｃｏａｒｓｅラッチ信号ｃｒｓ＿ｌａｔがＨレベルに変化するときにカウンタの出力値ｃｎｔｍ＜１３：１１＞を保持して加算器６５に出力する。この３ビットのカウンタの出力値は、ＡＤ変換後のデジタル値の上位３ビットに相当し、バイナリコードである。なお、図示しない３ビットカウンタは図３に示す制御回路／ロウデコーダ１３内に設けられる。
【００６０】
ＦＦ６７は、図示しない１２ビットカウンタの出力値を保持するものであり、比較器３５の正入力と負入力とが一致し、ｒａｍｐ＿ｏｎ信号がＨレベルのときにカウンタの出力値ｃｎｔｌ＜１１：０＞を保持して出力する。この１２ビットのカウンタの出力値は１ビットのオーバレンジを含んでおり、ＡＤ変換後のデジタル値の下位１１ビットに相当し、グレイコードである。なお、図示しない１２ビットカウンタは図３に示す制御回路／ロウデコーダ１３内に設けられる。
【００６１】
グレイ−バイナリ変換器６８は、ＦＦ６７から出力される１２ビットのグレイコードをバイナリコードＱｌ＜１１：０＞に変換して、加算器６５に出力する。
【００６２】
加算器６５は、ＦＦ６４から出力される３ビットのＱｍ＜１３：１１＞と、ＦＦ６７から出力される１２ビットのＱｌ＜１１：０＞とを加算し、Ｈ−ｓｃａｎｎｅｒ１４に出力する。
【００６３】
コンデンサＣ４およびＣ４０〜Ｃ４６は等しい電気容量を有しており、ｖｃｍと容量結合されている。これらのコンデンサに接続されるスイッチ５１〜５３を順次切替えることにより、コンデンサＣ４およびＣ４０〜Ｃ４６の対極をＶｒｔからＶｒｂに順次切替えて、ｖｃｍの電位が８つのレンジのどこに属するかを判定する。また、トランジスタ５４〜６２は、スイッチ５１および５２の切替えを制御するものであるが、動作の詳細については後述する。
【００６４】
なお、図９に示すφｓｐｌ、φｔｓｗ、φａｄｃ＿ａｚ、ｃｍｐｅ、ｃｍｐｅ＿ｎ、ｃｍｐ＿ｒｓｔ、φｓｗｒｐ、φｓｗｒｎ、φｓｗｄａ、ｓｒｃｎｔ０〜ｓｒｃｎｔ６、ｖｒｅｆｐ、ｖｒｅｆｎ、ｖｒａｍｐ、ｃｒｓ＿ｒｓｔ、ｃｒｓ＿ｌａｔ、ｒａｍｐ＿ｏｎ、ｒｓｔ＿ｎなどの信号は、図３に示す制御回路／ロウデコーダ１３によって生成される信号であり、上下各３０００個のコラムＡＤＣ１２に共通に与えられる。
【００６５】
図１０は、図９に示すＡＤＣ１２およびＰＧＡ１６による画素信号の読み出し動作を説明するためのタイミングチャートである。この読み出し動作は、サンプル＆ホールド（Ｓａｍｐｌｅ＆Ｈｏｌｄ）、ＡＤ変換（ＡＤ  Ｃｏｎｖｅｒｓｉｏｎ）およびデータ出力（Ｄａｔａ  Ｏｕｔｐｕｔ）の３ステージによって構成され、ｉ行の画素情報の読み出し動作を示している。また、ＡＤ変換ステージは、Ｃｏａｒｓｅ  ＡＤ変換ステージおよびＦｉｎｅ  ＡＤ変換ステージの２段階に分けられる。
【００６６】
まず、時刻Ｔ１においてサンプル＆ホールドステージが開始され、ＰＧＡオートゼロ信号φｐｇａ＿ａｚ、ＡＤＣオートゼロ信号φａｄｃ＿ａｚ、およびサンプリング信号φｓｐｌがＨレベルになると、スイッチ３１，３２および３４がオン状態になる。このとき、ノードｖｃｍには画素の暗状態の情報がサンプリングされて保持される。比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報を電位として保持させる。
【００６７】
そして、時刻Ｔ２において、再度ｓｐｌ信号がＨレベルになると、ＰＧＡ１６から出力される画素の明状態の情報がノードｖｃｍに電位としてサンプリングされて保持される。このとき、ｖｆ＿ｅｎ信号およびｃｍｐｅ信号がＬレベルとなる。ｖｆ＿ｅｎ信号は、比較器３５をオペアンプとして動作させるか、コンパレータとして動作させるかを選択するための信号であり、ｖｆ＿ｅｎ信号がＨレベルのときにオペアンプとして動作させ、Ｌレベルのときにコンパレータとして動作させる。また、ｃｍｐｅ信号は、Ｈレベルのときに比較器３５の出力をイネーブルとする信号である。
【００６８】
時刻Ｔ３において、φｔｓｗ信号がＬレベルからＨレベルに変化し、スイッチ３３をオン状態にすることによりＰＧＡ１６の出力を初期化する。そして、時刻Ｔ４において、ｒｓｔ＿ｎ信号がＬレベルになると、ＦＦ６４および６７がクリアされる。
【００６９】
そして、時刻Ｔ５において、Ｃｏａｒｓｅ  ＡＤ変換ステージが開始され、φｓｗｒｐ信号がＨレベルからＬレベルに変化すると共に、φｓｗｒｎ信号がＬレベルからＨレベルに変化することにより、コンデンサＣ４に接続されるスイッチ５１がオン状態からオフ状態に変化すると共にスイッチ５２がオフ状態からオン状態に変化する。その結果、ｖｃｍと容量結合されたコンデンサＣ４の対極がｖｒｅｆｐ（２．０Ｖ）からｖｒｅｆｎ（１．０Ｖ）に変化する。このとき、ｖｃｍの電位が（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。
【００７０】
また、ｃｒｓ＿ｒｓｔ信号がＨレベルからＬレベルに変化するが、保持回路６９のそれぞれの右側端子がＬレベルを保持し、左側端子がＨレベルを保持しており、コンデンサＣ４０〜４６の夫々に接続されるトランジスタ５１がオン状態を維持し、トランジスタ５２がオフ状態を維持する。
【００７１】
時刻Ｔ５以降、上位３ビットカウンタの出力ｃｎｔｍ［１３：１１］の変化に同期して、ｃｒｓ＿ｌａｔ信号、ｃｍｐｅ信号およびｃｍｐｅ＿ｎ信号のそれぞれに８パルスが出力される。
【００７２】
時刻Ｔ６において、ｓｒｃｎｔ０信号がＬレベルからＨレベルに変化すると、トランジスタ５４がオン状態となる。このとき、トランジスタ６２はオン状態となっているため、コンデンサＣ４０に接続されるスイッチ５１がオフ状態となり、スイッチ５２がオン状態となる。その結果、ｖｃｍと容量結合されたコンデンサＣ４０の対極がｖｒｅｆｐ（２．０Ｖ）からｖｒｅｆｎ（１．０Ｖ）に変化し、ｖｃｍの電位がさらに（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。
【００７３】
時刻Ｔ７において、さらにｓｒｃｎｔ１信号がＬレベルからＨレベルに変化すると、トランジスタ５５がオン状態となる。このとき、トランジスタ６２はオン状態となっているため、コンデンサＣ４１に接続されるスイッチ５１がオフ状態となり、スイッチ５２がオン状態となる。その結果、ｖｃｍと容量結合されたコンデンサＣ４１の対極がｖｒｅｆｐ（２．０Ｖ）からｖｒｅｆｎ（１．０Ｖ）に変化し、ｖｃｍの電位がさらに（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。
【００７４】
時刻Ｔ８〜Ｔ１２において同様の動作が行なわれ、ｖｃｍの電位を（Ｖｒｔ−Ｖｒｂ）／８ずつ下降させる。そして、ｖｃｍの電位がｖｄｒｋの電位よりも低くなると、比較器３５はＬレベルを出力する。このとき、トランジスタ３６がオン状態となり、保持回路３９はｃｍｐ信号をＨレベルからＬレベルに変化させる。ＦＦ６４は、ＮＡＮＤ回路６３から出力される信号の立ち上がりで３ビットカウンタの出力ｃｎｔｍ＜１３：１１＞の値を保持する。
【００７５】
時刻Ｔ１３において、φｓｗｒｐ信号がＬレベルからＨレベルに変化すると共に、φｓｗｒｎ信号がＨレベルからＬレベルに変化することにより、コンデンサＣ４に接続されるスイッチ５１がオフ状態からオン状態に変化すると共にスイッチ５２がオン状態からオフ状態に変化する。その結果、ｖｃｍと容量結合されたコンデンサＣ４の対極がｖｒｅｆｎ（１．０Ｖ）からｖｒｅｆｐ（２．０Ｖ）に変化する。
【００７６】
時刻Ｔ１４において、Ｆｉｎｅ  ＡＤ変換ステージが開始されると、ｃｍｐ＿ｒｓｔ信号がＨレベルになり、保持回路３９がｃｍｐ信号をＨレベルにする。そして、時刻Ｔ１５において、ｃｍｐ＿ｒｓｔ信号をＬレベルにし、ｃｍｐｅ信号をＨレベルにする。そして、時刻Ｔ１６において、ｃｍｐｅ＿ｎ信号をＬレベルにし、ｒａｍｐ＿ｏｎ信号をＨレベルにする。
【００７７】
図１１は、図１０のタイミングチャートに示す動作をさらに詳細に説明するためのタイミングチャートである。まず、時刻Ｔ１において、ＰＧＡオートゼロ信号φｐｇａ＿ａｚ、ＡＤＣオートゼロ信号φａｄｃ＿ａｚ、およびサンプリング信号φｓｐｌがＨレベルになると、比較器３５は、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報を電位として保持させる。
【００７８】
時刻Ｔ２において、再度ｓｐｌ信号がＨレベルになると、ＰＧＡ１６から出力される画素の明状態の情報がノードｖｃｍに電位としてサンプリングされて保持される。図１１においては、画素の暗状態の電位をＶａ、画素の明状態の電位をＶｂとしている。
【００７９】
時刻Ｔ３において、ｖｃｍと容量結合されたコンデンサＣ４の対極がｖｒｅｆｐ（２．０Ｖ）からｖｒｅｆｎ（１．０Ｖ）に変化する。このとき、ｖｃｍの電位が（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。また、３ビットカウンタの出力値ｃｎｔｍ＜１３：１１＞は、“０”となっている。
【００８０】
時刻Ｔ４において、ｖｃｍと容量結合されたコンデンサＣ４０の対極がｖｒｅｆｐ（２．０Ｖ）からｖｒｅｆｎ（１．０Ｖ）に変化する。このとき、ｖｃｍの電位がさらに（Ｖｒｔ−Ｖｒｂ）／８だけ下降する。また、３ビットカウンタの出力値ｃｎｔｍ＜１３：１１＞は、“１”となっている。
【００８１】
時刻Ｔ５〜Ｔ９において同様の動作が行なわれ、時刻Ｔ１０においてｖｃｍの電位がさらに（Ｖｒｔ−Ｖｒｂ）／８だけ下降したときに、ｖｃｍの電位Ｖｂがｖｄｒｋの電位Ｖａよりも低くなり、保持回路３９がｃｍｐ（Ｖｃｍｐ）信号にＬレベルを出力する。このとき、３ビットカウンタの出力ｃｎｔｍ［１３：１１］の値“１１１”が、ＡＤ変換後のデジタル値の上位３ビットとして決定される。すなわち、この画素情報のデジタル値が、１４３３６（＝２０４８×７）≦画素情報≦１６３８３（＝２０４８×８−１）であることを示している。
【００８２】
また、時刻Ｔ１０以降において、Ｆｉｎｅ  ＡＤ変換ステージが実施され、画素情報が上記範囲のいずれにあるかが判定される。時刻Ｔ１１において、φｓｗｄａをＨレベルにしてスイッチ５３をオン状態にすると共に、コンデンサＣ４の対極電位であるｖｒａｍｐを、Ｖｒｔ＋（Ｖｒｔ−Ｖｒｂ）×（２５６／２０４８）まで引き上げる。このとき、制御回路／ロウデコーダ１３内に設けられた１２ビットカウンタが１０進数換算で“０”からカウントアップを開始する。
【００８３】
それ以降、Ｖｒａｍｐの電位をＶｒｂ−（Ｖｒｔ−Ｖｒｂ）×（２５６／２０４８）までスロープ状に引き下げる。コンデンサＣ４の対極電位の下降終了時点で、１２ビットカウンタの値が１０進数換算で“２５５９”となる。
【００８４】
これにより、ｖｃｍの電位が、Ｃｏａｒｓｅ  ＡＤ変換ステージ終了時点よりも（Ｖｒｔ−Ｖｒｂ）×｛１＋（２５６／２０４８）｝×（１／８）だけ引き上げられる。そして、ｖｃｍの電位がスロープ状に下降し、Ｃｏａｒｓｅ  ＡＤ変換ステージ終了時点よりも（Ｖｒｔ−Ｖｒｂ）×｛１−（２５６／２０４８）｝×（１／８）だけ引き下げられた状態に達する。
【００８５】
ノードｖｃｍの電位がｖｄｒｋの電位よりも低くなると、比較器３５はＬレベルを出力する。このとき、トランジスタ３６がオン状態となり、保持回路３９はｃｍｐ信号をＨレベルからＬレベルに変化させる。
【００８６】
ＦＦ６７は、ＮＡＮＤ回路６６から出力される信号の立ち上がりで１２ビットカウンタの出力ｃｎｔｌ［１１：０］の値を保持する。図１１においては、ＦＦ６７によって１０進数換算で“１２０２”が保持される。グレイ−バイナリ変換器６８は、ＦＦ６７から出力されるグレイコードを受け、バイナリコードＱｌ＜１１：０＞に変換して加算器６５に出力する。
【００８７】
Ｃｏａｒｓｅ  ＡＤ変換ステージにおいてデジタル値の上位３ビットが確定し、Ｆｉｎｅ  ＡＤ変換ステージにおいて１ビットのオーバレンジを含むデジタル値の下位１２ビットが確定する。図１１においては、１０進数換算でそれぞれ“１４３３６”および“１２０２”であるので、加算器６５は、Ｄ＜１３：０＞＝Ｑｍ＜１３：１１＞＋Ｑｌ＜１１：０＞−２５６を演算することにより、１０進数換算で“１５２８２”を出力する。
【００８８】
以上説明したように、本実施の形態における固定撮像装置によれば、コンデンサＣ３の正極電位（ｖｄｒｋ）に画素の暗状態の情報を電位として保持させることによりＡＤ変換を行なうようにしたので、個々のＡＤＣの回路構成を簡略化することができ、限られたスペースに搭載することが可能となった。また、上述の回路構成とすることによって、消費電力を削減することが可能となった。またさらに、本実施の形態における固体撮像装置によれば、Ｃｏａｒｓｅ  ＡＤ変換ステージにおいて画素情報の上位ビットを決定し、Ｆｉｎｅ  ＡＤ変換ステージにおいて画素情報の下位ビットを決定するようにしたので、ＡＤ変換をさらに高速に行なうことが可能となった。
【００８９】
（第２の実施の形態）
図１２は、本発明の第２の実施の形態におけるＡＤＣおよびＰＧＡの構成例を示す図である。図９に示す第１の実施の形態におけるＡＤＣおよびＰＧＡの構成例と比較して、１つのＰＧＡに対して２つのＡＤＣが設けられており、インターリーブ方式でＡＤ変換を行なう点が異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。
【００９０】
制御回路／ロウデコーダ１３は、ＡＤＣａ１２−１用の制御信号と、ＡＤＣｂ１２−２用の制御信号とを別々に生成する。すなわち、φｓｐｌ、φｔｓｗ、φａｄｃ＿ａｚ、ｃｍｐｅ、ｃｍｐｅ＿ｎ、ｃｍｐ＿ｒｓｔ、φｓｗｒｐ、φｓｗｒｎ、φｓｗｄａ、ｓｒｃｎｔ０〜ｓｒｃｎｔ６、ｖｒｅｆｐ、ｖｒｅｆｎ、ｖｒａｍｐ、ｃｒｓ＿ｒｓｔ、ｃｒｓ＿ｌａｔ、ｒａｍｐ＿ｏｎ、ｒｓｔ＿ｎなどの信号が２組生成され、それぞれの制御信号群がＡＤＣａ１２−１およびＡＤＣｂ１２−２に与えられて別々のタイミングで動作することにより、インターリーブが実現される。
【００９１】
図１３は、第１の実施の形態の固体撮像装置における画素情報の読み出し動作（非インターリーブ方式）の各ステージのタイミングを説明するための図である。図１３においては、サンプル＆ホールドステージに要する時間を１０μｓ、ＡＤ変換ステージに要する時間を２０μｓ、データ出力ステージに要する時間を１０μｓとしている。
【００９２】
期間Ｔ１において、ＰＧＡ１６がｉ行の画素情報のサンプル＆ホールドステージを実施する。期間Ｔ２〜Ｔ３において、ＡＤＣ１２がｉ行の画素情報のＡＤ変換ステージを実施する。そして、Ｔ４において、Ｈ−Ｓｃａｎｎｅｒ１４がｉ行のデジタル変換された後の画素情報のデータ出力ステージを実施する。
【００９３】
ｉ行の画素情報の読み出し動作が終了すると、期間Ｔ５〜Ｔ８においてｉ＋１行の画素情報の読み出し動作が実施される。図１３に示すように、ｉ行の画素の読み出し動作が終了した後にｉ＋１行の画素情報の読み出し動作が行なわれるため、１行の読み出し動作に４０μｓを要する。フレームレートにすると、６．３フレーム／ｓとなる。
【００９４】
図１４は、第２の実施の形態の固体撮像装置における画素情報の読み出し動作（インターリーブ方式）の各ステージのタイミングを説明するための図である。図１４においても、サンプル＆ホールドステージに要する時間を１０μｓ、ＡＤ変換ステージに要する時間を２０μｓ、データ出力ステージに要する時間を１０μｓとしている。
【００９５】
期間Ｔ１において、ＰＧＡ１６がｉ行の画素情報のサンプル＆ホールドステージを実施する。期間Ｔ２〜Ｔ３において、ＡＤＣａ１２−１がｉ行の画素情報のＡＤ変換ステージを実施する。これと並行して、期間Ｔ２において、ＰＧＡ１６がｉ＋１行の画素情報のサンプル＆ホールドステージを実施する。また、期間Ｔ３において、ＰＧＡ１６がｉ＋２行の画素情報のサンプル＆ホールドステージを実施すると共に、ＡＤＣｂ１２−２がｉ＋１行の画素情報のＡＤ変換ステージを開始する。
【００９６】
期間Ｔ４において、ＰＧＡ１６がｉ＋３行の画素情報のサンプル＆ホールドステージを実施する。このとき、ＡＤＣａ１２−１がｉ＋２行の画素情報のＡＤ変換ステージを開始する。また、ＡＤＣｂ１２−２はｉ＋１行の画素情報のＡＤ変換ステージを継続して実施している。また、Ｈ−Ｓｃａｎｎｅｒ１４がｉ行の画素情報のデータ出力ステージを実施する。
【００９７】
このように、ＰＧＡ１６がサンプリングした画素情報を２つのＡＤＣに交互に出力することにより、見かけ上、１行の読み出し動作に要する時間は１０μｓとなる。フレームレートにすると、２５フレーム／ｓという高フレームレートを実現できる。
【００９８】
以上説明したように、本実施の形態における固体撮像装置によれば、ＰＧＡ１６がサンプリングした画素情報を２つのＡＤＣに交互に出力し、２つのＡＤＣが並行してＡＤ変換ステージを実施するようにしたので、第１の実施の形態において説明した効果に加えて、読み出し動作をさらに高速に行なうことができ、高フレームレートを実現することが可能となった。
【００９９】
（第３の実施の形態）
本発明の第３の実施の形態における固体撮像装置の構成は、第１の実施の形態において説明した固体撮像装置の構成と同様である。したがって、重複する構成および機能の詳細な説明は繰り返さない。
【０１００】
図１３に示すように、各ステージが並行して実施されない場合には、１行の読み出し動作に４０μｓを要してしまう。本発明の第３の実施の形態の固体撮像装置においては、パイプライン方式を用いてＡＤ変換を高速に行なうものである。
【０１０１】
図１５は、本発明の第３の実施の形態の固体撮像装置における画素情報の読み出し動作（パイプライン方式）の各ステージのタイミングの一例を説明するための図である。図１５においても、サンプル＆ホールドステージに要する時間を１０μｓ、ＡＤ変換ステージに要する時間を２０μｓ、データ出力ステージに要する時間を１０μｓとしている。
【０１０２】
期間Ｔ１において、ＰＧＡ１６がｉ行の画素情報のサンプル＆ホールドステージを実施する。期間Ｔ２〜Ｔ３において、ＡＤＣ１２がｉ行の画素情報のＡＤ変換ステージを実施する。これと並行して、期間Ｔ３において、ＰＧＡ１６がｉ＋１行の画素情報のサンプル＆ホールドステージを実施する。
【０１０３】
期間Ｔ４〜Ｔ５において、ＡＤＣ１２がｉ＋１行の画素情報のＡＤ変換ステージを実施する。これと並行して、期間Ｔ４において、Ｈ−Ｓｃａｎｎｅｒ１４がｉ行のデジタル変換された後の画素情報のデータ出力ステージを実施する。また、期間Ｔ５において、ＰＧＡ１６がｉ＋２行の画素情報のサンプル＆ホールドステージを実施する。
【０１０４】
このように、ＡＤＣ１２がある行の画素情報のＡＤ変換ステージを実施しているときに、ＰＧＡ１６が次の行の画素情報のサンプル＆ホールドステージを実施することにより、見かけ上、１行の読み出し動作に要する時間は２０μｓとなる。フレームレートにすると、１２．５フレーム／ｓという中フレームレートを実現できる。
【０１０５】
図１６は、本発明の第３の実施の形態の固体撮像装置における画素情報の読み出し動作（パイプライン方式）の各ステージのタイミングの他の一例を説明するための図である。図１６においては、サンプル＆ホールドステージに要する時間、ＡＤ変換ステージに要する時間、データ出力ステージに要する時間をすべて２０μｓとしている。
【０１０６】
期間Ｔ１〜Ｔ２において、ＰＧＡ１６がｉ行の画素情報のサンプル＆ホールドステージを実施する。期間Ｔ３〜Ｔ４において、ＡＤＣ１２がｉ行の画素情報のＡＤ変換ステージを実施する。これと並行して、期間Ｔ３〜Ｔ４において、ＰＧＡ１６がｉ＋１行の画素情報のサンプル＆ホールドステージを実施する。
【０１０７】
期間Ｔ５〜Ｔ６において、Ｈ−Ｓｃａｎｎｅｒ１４がｉ行のデジタル変換された後の画素情報のデータ出力ステージを実施する。これと並行して、期間Ｔ５〜Ｔ６において、ＡＤＣ１２がｉ＋１行の画素情報のＡＤ変換ステージを実施し、ＰＧＡ１６がｉ＋２行の画素情報のサンプル＆ホールドステージを実施する。
【０１０８】
このように、ＡＤＣ１２がある行の画素情報のＡＤ変換ステージを実施しているときに、ＰＧＡ１６が次の行の画素情報のサンプル＆ホールドステージを実施することにより、見かけ上、１行の読み出し動作に要する時間は２０μｓとなる。フレームレートにすると、１２．５フレーム／ｓという中フレームレートを実現できる。これは、図１５を用いて説明したパイプライン方式と同様である。
【０１０９】
図１５を用いて説明したパイプライン方式と異なるのは、サンプル＆ホールドステージおよびデータ出力ステージも２０μｓとしている点である。サンプル＆ホールドステージを１０μｓから２０μｓに延長することにより、各画素に蓄積されている光電効果によって発生した電荷を十分に変換でき、図１５に示すパイプライン方式よりもＳ／Ｎ比を向上させることができる。
【０１１０】
また、データ出力ステージを１０μｓから２０μｓに延長することにより、Ｈ−Ｓｃａｎｎｅｒ１４の基準クロック周波数を下げることができ、設計が容易に行なえるようになる。また、基準クロック周波数を下げることにより、Ｈ−Ｓｃａｎｎｅｒ１４で発生するノイズを低減することもできる。
【０１１１】
図１５および図１６に示すパイプライン方式を用いる場合、上述のようにフレームレートを高くすることができる。しかしながら、サンプル＆ホールドステージ、ＡＤ変換ステージ、およびデータ出力ステージの３ステージのうち２ステージ以上が常に同時に実行されるため、あるステージで発生するノイズが同時進行している他のステージに伝わってしまう可能性がある。このようなノイズによって、精度低下、最悪の場合には誤動作が引き起こされる可能性がある。
【０１１２】
ノイズ耐性は、回路方式、仕様、レイアウトなどによって異なるため、一概には論じられないが、図１３に示すようなフレームレートは低下するがノイズを出し難い構成とするか、図１５および図１６に示すようなフレームレートは高くなるがノイズが発生しやすい構成とするかは、適宜選択されるべきであろう。
【０１１３】
以上説明したように、本実施の形態における固体撮像装置によれば、ＡＤＣ１２がある行の画素情報のＡＤ変換ステージを実施しているときに、ＰＧＡ１６が次の行の画素情報のサンプル＆ホールドステージを実施するようにしたので、第１の実施の形態において説明した効果に加えて、読み出し動作をさらに高速に行なうことができ、フレームレートを高くすることが可能となった。
【０１１４】
なお、各実施の形態においては、Ｖｒａｍｐの電位をスロープ状に引き下げる方法を記載したが、Ｖｒａｍｐの電位をスロープ状に引き上げるようにしても同様の効果を得ることができる。つまり、Ｖｒａｍｐの電位をスロープ状に変化させればよい。
【０１１５】
次に別観点の発明について説明する。上述の第１〜第３の実施の形態についてさらに検討した結果、以下の課題が明らかとなった。
【０１１６】
図１７は、積分型ＡＤＣの構成例とその動作を説明するための図である。図１７（ａ）に示すように、積分型ＡＤＣは比較器３００によって構成され、画素の信号を信号電圧として受け、リファレンス電圧と比較することによりＡＤ変換を行なう。
【０１１７】
積分型ＡＤＣにおいては、初期設定時にカウンタの値をクリアした後、カウンタのカウントアップを開始する。図１７（ｂ）に示すように、リファレンス電圧を最小電圧または最大電圧から１ＬＳＢ（Least Significant Bit）ずつ変化させて、階段状に上昇または下降させる。そして、比較器３００は、信号電圧とリファレンス電圧との比較を行ない、比較結果が反転したときのカウンタの値をデジタル値とする。積分型ＡＤＣにおいては、このような比較法をとるため、ＮをＡＤＣ分解能とするとＡＤ変換には２Ｎ（２のＮ乗）に比例した時間が必要になる。
【０１１８】
図１８は、サブレンジ方式のＡＤＣの構成例とその動作を説明するための図である。図１８（ａ）に示すように、サブレンジ方式のＡＤＣの構成は、図１７（ａ）に示す積分型ＡＤＣの構成と同様である。
【０１１９】
サブレンジ方式においては、ＡＤＣの分解能であるＮビットをコースビット（上位Ｍビット）とファインビット（下位（Ｎ−Ｍ）ビット）とに分割して、比較器３００による比較が行なわれる。
【０１２０】
図１８（ｂ）に示すように、まずコース比較が行なわれるが、このときリファレンス電圧を最小電圧または最大電圧からコースビットの１ＬＳＢずつ変化させる。図１８（ｂ）に示すように、コース比較においては、リファレンス電圧を粗く変化させながら、比較器３００が信号電圧とリファレンス電圧との比較を行なう。そして、比較結果が反転したときにコースビットを決定する。
【０１２１】
次に、ファイン比較が行なわれるが、このときリファレンス電圧をコース比較で決定したコースビットに相当する領域で電圧をＡＤＣ（ファインビット）の１ＬＳＢずつ変化させる。図１８（ｂ）に示すように、ファイン比較においては、リファレンス電圧を細かく変化させながら、比較器３００が信号電圧とリファレンス電圧との比較を行なう。そして、比較結果が反転したときにファインビットを決定する。
【０１２２】
サブレンジ方式のＡＤＣにおいては、コースビットとファインビットとを加算した値がデジタル値となる。このような比較法をとるため、ＡＤ変換には２Ｍ×コース比較時間＋２（Ｎ−Ｍ）×ファイン比較時間が必要になる。
【０１２３】
（第４の実施の形態）
図１９は、本発明の第４の実施の形態におけるＡＤＣの構成例を示す図である。このＡＤＣは、ＭｂｉｔＤＡＣ３２１と、（Ｎ−Ｍ）ｂｉｔＤＡＣ３２２と、加算器３２３と、比較器３２４と、制御論理３２５とを含む。本実施の形態においては、ＡＤＣの分解能であるＮビットをコースビット（上位Ｍビット）とファインビット（下位（Ｎ−Ｍ）ビット）とに分割し、ＭｂｉｔＤＡＣ３２１がコース比較を行ない、（Ｎ−Ｍ）ｂｉｔＤＡＣ３２２がファイン比較を行なう。
【０１２４】
加算器３２３は、ＭｂｉｔＤＡＣ３２１から出力されるコースビットと、（Ｎ−Ｍ）ｂｉｔＤＡＣ３２２から出力されるファインビットとを加算する。また、制御論理３２５は、ＭｂｉｔＤＡＣ３２１によるコース比較および（Ｎ−Ｍ）ｂｉｔＤＡＣ３２２によるファイン比較を制御する。
【０１２５】
図２０は、図１９に示す第４の実施の形態におけるＡＤＣの構成をさらに詳細に説明するための図である。ＡＤＣは、比較器３２４と、スイッチ３２９，３３７〜３３９および３９０〜３９４と、コンデンサ３３１〜３３５と、保持回路３９５〜３９８と、インバータ３９９と、ＮチャネルＭＯＳトランジスタ１５１〜１６６と、１０ｂｉｔＤＡＣ１６７とを含む。
【０１２６】
１０ｂｉｔＤＡＣ１６７は、図１９に示す（Ｎ−Ｍ）ｂｉｔＤＡＣ３２２に相当する。その構成自体は特に限定されない。
【０１２７】
コンデンサ３３１は、比較器入力線と容量結合されており、コンデンサ３３１に接続されるスイッチ３３７および３３８を切替えることにより、コースビットの中の最上位ビットの比較が行なわれる。このコンデンサ３３１の容量は１／２Ｃである。
【０１２８】
コンデンサ３３２は、比較器入力線と容量結合されており、コンデンサ３３２に接続されるスイッチ３３９および３９０を切替えることにより、コースビットの中の第２ビットの比較が行なわれる。このコンデンサ３３２の容量は、コンデンサ３３１の容量の半分である１／４Ｃである。
【０１２９】
コンデンサ３３３は、比較器入力線と容量結合されており、コンデンサ３３３に接続されるスイッチ３９１および３９２を切替えることにより、コースビットの中の第３ビットの比較が行なわれる。このコンデンサ３３３の容量は、コンデンサ３３２の容量の半分である１／８Ｃである。
【０１３０】
コンデンサ３３４は、比較器入力線と容量結合されており、コンデンサ３３４に接続されるスイッチ３９３および３９４を切替えることにより、コースビットの中の最下位ビットの比較が行なわれる。このコンデンサ３３４の容量は、コンデンサ３３３の容量の半分である１／１６Ｃである。
【０１３１】
コンデンサ３３５は、比較器入力線と容量結合されており、対極が１０ｂｉｔＤＡＣ１６７に接続されている。このコンデンサ３３５の容量は、コンデンサ３３４の容量と同じ１／１６Ｃである。
【０１３２】
なお、トランジスタ１５１〜１６６に接続される制御信号であるプリセット信号ＰＲＥ＿０〜ＰＲＥ＿３、ラッチ信号ＬＡＴ＿０〜ＬＡＴ＿３、リセット信号ＲＥＳＥＴなどは、図１９に示す制御論理３２５によって生成される。
【０１３３】
図２１は、本発明の第４の実施の形態におけるＡＤＣの動作を説明するためのタイミングチャートである。まず、時刻Ｔ１において、ＲＥＳＥＴ信号がＨレベルになると、スイッチ３２９がオン状態になると共に、トランジスタ１５３，１５７，１６１および１６５がオン状態となる。このとき、比較器入力線に初期電圧が与えられると共に、保持回路３９５〜３９８のそれぞれの右側端子がＬレベルを保持し、左側端子がＨレベルを保持する。その結果、スイッチ３３７，３３９，３９１および３９３がオン状態となり、スイッチ３３８，３９０，３９２および３９４がオフ状態となって、コンデンサ３３１〜３３４のそれぞれに電圧ＶＲＴが接続される。
【０１３４】
時刻Ｔ２において、ＰＲＥ＿０信号がＨレベルになると、トランジスタ１５１がオン状態となり、保持回路３９５の右側端子がＨレベルとなり、左側端子がＬレベルとなる。その結果、スイッチ３３７がオフ状態となり、スイッチ３３８がオン状態となって、コンデンサ３３１に電圧ＶＲＢが接続される。このとき、比較器入力線の電圧が（ＶＲＴ−ＶＲＢ）／２だけ下降する。
【０１３５】
信号電圧よりも比較器入力電圧の方が低くなるので、比較器３２４はＬレベルを出力し、インバータ３９９の出力である比較器出力がＨレベルになる。その結果、トランジスタ１５４がオン状態となる。
【０１３６】
時刻Ｔ３において、ＬＡＴ＿０信号がＨレベルになると、トランジスタ１５２がオン状態となる。このとき、トランジスタ１５４もオン状態になっているため、保持回路３９５の右側端子がＬレベルとなり、左側端子がＨレベルとなる。その結果、スイッチ３３７がオン状態となり、スイッチ３３８がオフ状態となって、コンデンサ３３１に接続される電圧がＶＲＴに戻される。なお、保持回路３９５は、右側端子の値“０”を保持する。
【０１３７】
時刻Ｔ４において、ＰＲＥ＿１信号がＨレベルになると、トランジスタ１５５がオン状態となり、保持回路３９６の右側端子がＨレベルとなり、左側端子がＬレベルとなる。その結果、スイッチ３３９がオフ状態となり、スイッチ３９０がオン状態となって、コンデンサ３３２に電圧ＶＲＢが接続される。このとき、比較器入力線の電圧が（ＶＲＴ−ＶＲＢ）／４だけ下降する。
【０１３８】
信号電圧よりも比較器入力電圧の方が高いので、比較器３２４はＨレベルを出力し、インバータ３９９の出力である比較器出力がＬレベルのままとなる。その結果、トランジスタ１５８はオフ状態のままとなる。
【０１３９】
時刻Ｔ５において、ＬＡＴ＿１信号がＨレベルになると、トランジスタ１５６がオン状態となる。このとき、トランジスタ１５８がオフ状態になっているため、保持回路３９６の右側端子がＨレベルを維持し、左側端子がＬレベルを維持する。その結果、スイッチ３３９がオフ状態を維持し、スイッチ３９０がオン状態を維持し、コンデンサ３３２に接続される電圧はＶＲＢのままとなる。なお、保持回路３９６は、右側端子の値“１”を保持する。
【０１４０】
時刻Ｔ６において、ＰＲＥ＿２信号がＨレベルになると、トランジスタ１５９がオン状態となり、保持回路３９７の右側端子がＨレベルとなり、左側端子がＬレベルとなる。その結果、スイッチ３９１がオフ状態となり、スイッチ３９２がオン状態となって、コンデンサ３３３に電圧ＶＲＢが接続される。このとき、比較器入力線の電圧が（ＶＲＴ−ＶＲＢ）／８だけ下降する。
【０１４１】
信号電圧よりも比較器入力電圧の方が高いので、比較器３２４はＨレベルを出力し、インバータ３９９の出力である比較器出力がＬレベルのままとなる。その結果、トランジスタ１６２はオフ状態のままとなる。
【０１４２】
時刻Ｔ７において、ＬＡＴ＿２信号がＨレベルになると、トランジスタ１６０がオン状態となる。このとき、トランジスタ１６２がオフ状態になっているため、保持回路３９７の右側端子がＨレベルを維持し、左側端子がＬレベルを維持する。その結果、スイッチ３９１がオフ状態を維持し、スイッチ３９２がオン状態を維持し、コンデンサ３３３に接続される電圧はＶＲＢのままとなる。なお、保持回路３９７は、右側端子の値“１”を保持する。
【０１４３】
時刻Ｔ８において、ＰＲＥ＿３信号がＨレベルになると、トランジスタ１６３がオン状態となり、保持回路３９８の右側端子がＨレベルとなり、左側端子がＬレベルとなる。その結果、スイッチ３９３がオフ状態となり、スイッチ３９４がオン状態となって、コンデンサ３３４に電圧ＶＲＢが接続される。このとき、比較器入力線の電圧が（ＶＲＴ−ＶＲＢ）／１６だけ下降する。
【０１４４】
信号電圧よりも比較器入力電圧の方が低くなるので、比較器３２４はＬレベルを出力し、インバータ３９９の出力である比較器出力がＨレベルになる。その結果、トランジスタ１６６がオン状態となる。
【０１４５】
時刻Ｔ９において、ＬＡＴ＿３信号がＨレベルになると、トランジスタ１６４がオン状態となる。このとき、トランジスタ１６６もオン状態になっているため、保持回路３９８の右側端子がＬレベルとなり、左側端子がＨレベルとなる。その結果、スイッチ３９３がオン状態となり、スイッチ３９４がオフ状態となって、コンデンサ３３４に接続される電圧がＶＲＴに戻される。なお、保持回路３９８は、右側端子の値“０”を保持する。
【０１４６】
このようにして、保持回路３９５〜３９８に保持される値“０１１０”がコースビットとして確定する。そして、それ以降（Ｎ−Ｍ）ｂｉｔＤＡＣ３２２が制御されてファイン比較が行なわれ、ファインビットが確定する。確定したコースビットおよびファインビットは、図３に示すＨ−Ｓｃａｎｎｅｒ１４によって水平方向に順次転送される。
【０１４７】
以上の説明においては、比較器入力電圧を初期電圧からコースビットの各ビットに対応する電圧ずつ順次下降させるようにしたが、比較器入力電圧を初期電圧からコースビットの各ビットに対応する電圧ずつ順次上昇させるような構成にしてもよい。
【０１４８】
以上説明したように、本実施の形態における固体撮像装置によれば、コースビットの各ビットに対応する電圧ずつ比較器入力電圧を初期電圧から順次下降または上昇させ、比較器３２４に比較器入力電圧と信号電圧とを比較させてコースビットの各ビットを決定するといった逐次比較（２分岐探索）を行なうようにした。そのため、ＡＤ変換に必要な時間がＭ×コース比較時間＋２（Ｎ−Ｍ）×ファイン比較時間となり、ＡＤ変換を高速に行なうことが可能となった。
【０１４９】
（第５の実施の形態）
図２２は、本発明の第５の実施の形態におけるＡＤＣの構成例を示す図である。このＡＤＣは、ＭｂｉｔＤＡＣ３４１と、（Ｎ−Ｍ）ｂｉｔＤＡＣ３４２と、コンデンサ３４３〜３４５と、高利得アンプ３４６と、スイッチ３４７および３４９と、制御論理３４８とを含む。本実施の形態においても、ＡＤＣの分解能であるＮビットをコースビット（上位Ｍビット）とファインビット（下位（Ｎ−Ｍ）ビット）とに分割し、ＭｂｉｔＤＡＣ３４１がコース比較を行ない、（Ｎ−Ｍ）ｂｉｔＤＡＣ３４２がファイン比較を行なう。
【０１５０】
図２３は、図２２に示す第５の実施の形態におけるＡＤＣの構成をさらに詳細に説明するための図である。ＡＤＣは、高利得アンプ３４６と、スイッチ３４７，３４９，３５７〜３６４と、コンデンサ３５１〜３５５と、保持回路３６５〜３６８と、インバータ３６９と、ＮチャネルＭＯＳトランジスタ３７１〜３８６と、１０ｂｉｔＤＡＣ３８７とを含む。
【０１５１】
１０ｂｉｔＤＡＣ３８７は、図２２に示す（Ｎ−Ｍ）ｂｉｔＤＡＣ３４２に相当する。その構成自体は特に限定されない。
【０１５２】
高利得アンプ３４６の正入力には、ＰＧＡ１６から出力される増幅された画素入力がスイッチ３４９を介して接続される。また、高利得アンプ３４６の負入力には、高利得アンプ３４６の出力がスイッチ３４７を介して接続されると共に、画素の暗状態の情報（非照射時における画素の情報）を保持するコンデンサ３５６が接続される。
【０１５３】
コンデンサ３５１は、比較器入力線と容量結合されており、コンデンサ３５１に接続されるスイッチ３５７および３５８を切替えることにより、コースビットの中の最上位ビットの比較が行なわれる。このコンデンサ３５１の容量は１／２Ｃである。
【０１５４】
コンデンサ３５２は、比較器入力線と容量結合されており、コンデンサ３５２に接続されるスイッチ３５９および３６０を切替えることにより、コースビットの中の第２ビットの比較が行なわれる。このコンデンサ３５２の容量は、コンデンサ３５１の容量の半分である１／４Ｃである。
【０１５５】
コンデンサ３５３は、比較器入力線と容量結合されており、コンデンサ３５３に接続されるスイッチ３６１および３６２を切替えることにより、コースビットの中の第３ビットの比較が行なわれる。このコンデンサ３５３の容量は、コンデンサ３５２の容量の半分である１／８Ｃである。
【０１５６】
コンデンサ３５４は、比較器入力線と容量結合されており、コンデンサ３５４に接続されるスイッチ３６３および３６４を切替えることにより、コースビットの中の最下位ビットの比較が行なわれる。このコンデンサ３５４の容量は、コンデンサ３５３の容量の半分である１／１６Ｃである。
【０１５７】
コンデンサ３５５は、比較器入力線と容量結合されており、対極が１０ｂｉｔＤＡＣ３８７に接続されている。このコンデンサ３５５の容量は、コンデンサ３５４の容量と同じ１／１６Ｃである。
【０１５８】
なお、トランジスタ３７１〜３８６に接続される制御信号であるＰＲＥ＿０〜ＰＲＥ＿３、ＬＡＴ＿０〜ＬＡＴ＿３、ＲＥＳＥＴなどは、図２２に示す制御論理３４８によって生成される。
【０１５９】
図２４は、本発明の第５の実施の形態におけるＡＤＣの動作を説明するためのタイミングチャートである。まず、時刻Ｔ１において、オートゼロ信号ＡＺおよびサンプリング信号ＳＰＬがＨレベルになると、スイッチ３４７および３４９がオン状態になる。このとき、比較器入力線には画素の暗状態の情報がサンプリングされる。高利得アンプ３４６は、コンデンサ３５６の正極電位（Ｖｒｅｆ）に画素の暗状態の情報を電位として与える。
【０１６０】
また、時刻Ｔ１において、ＲＥＳＥＴ信号がＨレベルになり、トランジスタ３７３，３７７，３８１および３８５がオン状態となる。このとき、保持回路３６５〜３６８のそれぞれの右側端子がＬレベルを保持し、左側端子がＨレベルを保持する。その結果、スイッチ３５７，３５９，３６１および３６３がオン状態となり、スイッチ３５８，３６０，３６２および３６４がオフ状態となって、コンデンサ３５１〜３５４のそれぞれに電圧ＶＲＴが接続される。
【０１６１】
時刻Ｔ２において、ＳＰＬ信号がＬレベルとなり、比較器入力線には画素の暗状態の情報が保持される。また、時刻Ｔ３において、ＡＺ信号がＬレベルになると、コンデンサ３５６の正極電位（Ｖｒｅｆ）に画素の暗状態の情報が電位として保持される。
【０１６２】
時刻Ｔ４において、再度ＳＰＬ信号がＨレベルになると、ＰＧＡ１６から出力される画素の明状態の情報（照射時における画素の情報）が比較器入力線に電位としてサンプリングされて保持される。
【０１６３】
時刻Ｔ５において、ＰＲＥ＿０信号がＨレベルになると、トランジスタ３７１がオン状態となり、保持回路３６５の右側端子がＨレベルとなり、左側端子がＬレベルとなる。その結果、スイッチ３５７がオフ状態となり、スイッチ３５８がオン状態となって、コンデンサ３５１に電圧ＶＲＢが接続される。このとき、比較器入力線の電圧が（ＶＲＴ−ＶＲＢ）／２だけ下降する。
【０１６４】
リファレンス電圧Ｖｒｅｆよりも比較器入力電圧の方が低くなるので、高利得アンプ３４６はＬレベルを出力し、インバータ３６９の出力である比較器出力がＨレベルになる。その結果、トランジスタ３７４がオン状態となる。
【０１６５】
時刻Ｔ６において、ＬＡＴ＿０信号がＨレベルになると、トランジスタ３７２がオン状態となる。このとき、トランジスタ３７４もオン状態になっているため、保持回路３６５の右側端子がＬレベルとなり、左側端子がＨレベルとなる。その結果、スイッチ３５７がオン状態となり、スイッチ３５８がオフ状態となって、コンデンサ３５１に接続される電圧がＶＲＴに戻される。なお、保持回路３６５は、右側端子の値“０”を保持する。
【０１６６】
時刻Ｔ７において、ＰＲＥ＿１信号がＨレベルになると、トランジスタ３７５がオン状態となり、保持回路３６６の右側端子がＨレベルとなり、左側端子がＬレベルとなる。その結果、スイッチ３５９がオフ状態となり、スイッチ３６０がオン状態となって、コンデンサ３５２に電圧ＶＲＢが接続される。このとき、比較器入力線の電圧が（ＶＲＴ−ＶＲＢ）／４だけ下降する。
【０１６７】
リファレンス電圧Ｖｒｅｆよりも比較器入力電圧の方が高いので、高利得アンプ３４６はＨレベルを出力し、インバータ３６９の出力である比較器出力がＬレベルのままとなる。その結果、トランジスタ３７８はオフ状態のままとなる。
【０１６８】
時刻Ｔ８において、ＬＡＴ＿１信号がＨレベルになると、トランジスタ３７６がオン状態となる。このとき、トランジスタ３７８がオフ状態になっているため、保持回路３６６の右側端子がＨレベルを維持し、左側端子がＬレベルを維持する。その結果、スイッチ３５９がオフ状態を維持し、スイッチ３６０がオン状態を維持し、コンデンサ３５２に接続される電圧はＶＲＢのままとなる。なお、保持回路３６６は、右側端子の値“１”を保持する。
【０１６９】
時刻Ｔ９において、ＰＲＥ＿２信号がＨレベルになると、トランジスタ３７９がオン状態となり、保持回路３６７の右側端子がＨレベルとなり、左側端子がＬレベルとなる。その結果、スイッチ３６１がオフ状態となり、スイッチ３６２がオン状態となって、コンデンサ３５３に電圧ＶＲＢが接続される。このとき、比較器入力線の電圧が（ＶＲＴ−ＶＲＢ）／８だけ下降する。
【０１７０】
リファレンス電圧Ｖｒｅｆよりも比較器入力電圧の方が高いので、高利得アンプ３４６はＨレベルを出力し、インバータ３６９の出力である比較器出力がＬレベルのままとなる。その結果、トランジスタ３８２はオフ状態のままとなる。
【０１７１】
時刻Ｔ１０において、ＬＡＴ＿２信号がＨレベルになると、トランジスタ３８０がオン状態となる。このとき、トランジスタ３８２がオフ状態になっているため、保持回路３６７の右側端子がＨレベルを維持し、左側端子がＬレベルを維持する。その結果、スイッチ３６１がオフ状態を維持し、スイッチ３６２がオン状態を維持し、コンデンサ３５３に接続される電圧はＶＲＢのままとなる。なお、保持回路３６７は、右側端子の値“１”を保持する。
【０１７２】
時刻Ｔ１１において、ＰＲＥ＿３信号がＨレベルになると、トランジスタ３８３がオン状態となり、保持回路３６８の右側端子がＨレベルとなり、左側端子がＬレベルとなる。その結果、スイッチ３６３がオフ状態となり、スイッチ３６４がオン状態となって、コンデンサ３５４に電圧ＶＲＢが接続される。このとき、比較器入力線の電圧が（ＶＲＴ−ＶＲＢ）／１６だけ下降する。
【０１７３】
リファレンス電圧Ｖｒｅｆよりも比較器入力電圧の方が低くなるので、高利得アンプ３４６はＬレベルを出力し、インバータ３６９の出力である比較器出力がＨレベルになる。その結果、トランジスタ３８６がオン状態となる。
【０１７４】
時刻Ｔ１２において、ＬＡＴ＿３信号がＨレベルになると、トランジスタ３８４がオン状態となる。このとき、トランジスタ３８６もオン状態になっているため、保持回路３６８の右側端子がＬレベルとなり、左側端子がＨレベルとなる。その結果、スイッチ３６３がオン状態となり、スイッチ３６４がオフ状態となって、コンデンサ３５４に接続される電圧がＶＲＴに戻される。なお、保持回路３６８は、右側端子の値“０”を保持する。
【０１７５】
このようにして、保持回路３６５〜３６８に保持される値“０１１０”がコースビットとして確定する。そして、それ以降（Ｎ−Ｍ）ｂｉｔＤＡＣ３４２が制御されてファイン比較が行なわれ、ファインビットが確定する。確定したコースビットおよびファインビットは、図３に示すＨ−Ｓｃａｎｎｅｒ１４によって水平方向に順次転送される。
【０１７６】
以上の説明においては、比較器入力電圧を画素信号の電圧からコースビットの各ビットに対応する電圧ずつ順次下降させるようにしたが、比較器入力電圧を画素信号の電圧からコースビットの各ビットに対応する電圧ずつ順次上昇させるような構成にしてもよい。
【０１７７】
以上説明したように、本実施の形態における固体撮像装置によれば、コースビットの各ビットに対応する電圧ずつ比較器入力電圧を画素信号の電圧から順次下降または上昇させ、高利得アンプ３４６に比較器入力電圧とリファレンス電圧Ｖｒｅｆとを比較させてコースビットの各ビットを決定するといった逐次比較（２分岐探索）を行なうようにした。そのため、ＡＤ変換に必要な時間がＭ×コース比較時間＋２（Ｎ−Ｍ）×ファイン比較時間となり、ＡＤ変換を高速に行なうことが可能となった。
【０１７８】
（第６の実施の形態）
本発明の第４および第５の実施の形態における固体撮像装置は、ＭｂｉｔＤＡＣ３２１または３４１が４ビットのコース比較を行ない、（Ｎ−Ｍ）ｂｉｔＤＡＣ３２２または３４２が１０ビットのファイン比較を行なうものであった。
【０１７９】
本発明の第６の実施の形態における固体撮像装置は、（Ｎ−Ｍ）ｂｉｔＤＡＣ３２２および３４２が、たとえば１０．２ビットのオーバレンジＤＡＣによって構成される。そして、ＭｂｉｔＤＡＣ３２１または３４１によって確定されたコースビットと、（Ｎ−Ｍ）ｂｉｔＤＡＣ３２２または３４２によって確定されたファインビットとを加算するときに、オーバレンジに相当する値だけ減算してデジタル値とする点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。
【０１８０】
以上説明したように、本実施の形態における固体撮像装置によれば、（Ｎ−Ｍ）ｂｉｔＤＡＣをオーバレンジのＤＡＣによって構成するようにしたので、第４および第５の実施の形態において説明した効果に加えて、サブレンジ間のつなぎ補正を容易に行なえるようになった。
【０１８１】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１８２】
１，２，４，５，３６〜３８，５４〜６２，１５１〜１６６，３７１〜３８６  トランジスタ、３  フォトダイオード、９  垂直読出線、１０  固体撮像装置、１１，１１０，２１０  画素アレイ、１２  ＡＤＣ、１３  制御回路／ロウデコーダ、１４  Ｈ−Ｓｃａｎｎｅｒ、１５  ＩＯ部、１６  ＰＧＡ、１７  データラッチ／転送回路、２１  差動増幅器、２２，３１〜３４，５１〜５３  スイッチ、３９，６９  保持回路、４０，６３，６６  ＮＡＮＤ回路、４１，６４，６７  ＦＦ、４２，６８  グレイ−バイナリ変換器、６５  加算器、１００  アナログイメージセンサ、１２０，２２０  Ｖ−Ｓｃａｎｎｅｒ、１３０，２３０  コラムアンプ、１４０  ＡＦＥ、２００  デジタルイメージセンサ、２４０  コラムＡＤＣ、Ｃ１〜Ｃ４，Ｃ４０〜Ｃ４６  コンデンサ、３２１，３４１  ＭｂｉｔＤＡＣ、３２２，３４２  （Ｎ−Ｍ）ｂｉｔＤＡＣ、３２３  加算器、３２４  比較器、３２５，３４８  制御論理、３２９，３３７〜３３９，３４７，３４９，３５７〜３６４，３９０〜３９４  スイッチ、３３１〜３３５，３４３〜３４５，３５１〜３５５  コンデンサ、３４６  高利得アンプ、３６５〜３６８，３９５〜３９８  保持回路、３６９，３９９  インバータ、１６７，３８７  １０ｂｉｔＤＡＣ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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