(57)【要約】【課題】ＡｒＦ露光用レジストとＫｒＦ露光用レジストを使い分けることで、周辺回路部のゲート電極を微細パターンで形成することを可能にするとともに、光電変換部のイオン注入を２重レジスト技術で実施することを可能にする。【解決手段】半導体基板１１に、入射光を光電変換して電気信号を得る光電変換部４１を備えた画素部１２とこの画素部１２の周辺に形成された周辺回路部１３を形成する際に、ＡｒＦ露光用レジストをエッチングマスクに用いて前記周辺回路部１３の第２ゲート電極２２を形成し、次に第１ＫｒＦ露光用レジストをエッチングマスクに用いて前記画素部１２の第１ゲート電極２３を形成し、次に前記第１ゲート電極２３上に残した第１ＫｒＦ露光用レジストと新たに形成した第２ＫｒＦ露光用レジストをイオン注入マスクに用いて前記画素部１２の光電変換部４１を形成する。【選択図】図３
2010040636.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部とこの画素部の周辺に形成された周辺回路部を形成する際に、
ＡｒＦ露光用レジストをエッチングマスクに用いて前記周辺回路部の第２ゲート電極を形成し、
次に第１ＫｒＦ露光用レジストをエッチングマスクに用いて前記画素部の第１ゲート電極を形成し、
次に前記第１ゲート電極上に残した第１ＫｒＦ露光用レジストと新たに形成した第２ＫｒＦ露光用レジストをイオン注入マスクに用いて前記画素部の光電変換部を形成する
固体撮像装置の製造方法。
【請求項２】
半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を形成する際に、
前記画素部と前記周辺回路部の前記半導体基板上にゲート絶縁膜を介してゲート電極形成膜を形成する工程と、
前記画素部の前記ゲート電極形成膜上を被覆する第１レジストパターンと、前記周辺回路部の前記ゲート電極形成膜上にゲート電極を形成するための第２レジストパターンを、同一層のＡｒＦ露光用レジストで形成する工程と、
前記第１レジストパターンと前記第２レジストパターンをマスクにして前記ゲート電極形成膜を加工して、前記周辺回路部に第２ゲート電極を形成する工程と、
前記第１レジストパターンと前記第２レジストパターンを除去する工程と、
前記画素部の前記ゲート電極形成膜上にゲート電極を形成するための第３レジストパターンと、前記周辺回路部上を被覆する第４レジストパターンを、同一層のＫｒＦ露光用レジストで形成する工程と、
前記第３レジストパターンと前記第４レジストパターンをマスクにして前記ゲート電極形成膜を加工して、前記画素部に転送ゲートを含む第１ゲート電極を形成する工程と、
前記半導体基板上に前記画素部の光電変換部が形成される領域上のみに開口部を形成した第５レジストパターンをＫｒＦ露光用レジストで形成する工程と、
前記第５レジストパターンと前記第３レジストパターンとをマスクにして前記半導体基板に光電変換部をイオン注入によって形成する工程とを有する
固体撮像装置の製造方法。
【請求項３】
前記第５レジストパターンの開口部端の一部は、前記転送ゲート上の前記第３レジスト膜上に配置される
請求項２記載の固体撮像装置の製造方法。
【請求項４】
前記第２レジストパターンは、前記第４レジストパターンよりも微細パターンに形成される
請求項２記載の固体撮像装置の製造方法。
【請求項５】
前記ＡｒＦ露光用レジストはメタクリル酸メチル樹脂を主成分とするレジストである
請求項２記載の固体撮像装置の製造方法。
【請求項６】
前記ＫｒＦ露光用レジストはフェノール樹脂を主成分とするレジストである
請求項２記載の固体撮像装置の製造方法。
【請求項７】
前記ＡｒＦ露光用レジストを用いた前記ゲート電極形成膜のエッチングは、塩化水素または塩素または六フッ化イオウを主成分とするエッチングガスに酸素を添加して行う
請求項２記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置の製造方法に関するものである。
【背景技術】
【０００２】
固体撮像装置は、入射光を受光量に応じた信号量電荷を生成する光電変換部によって、被写体の撮像を行う複数の単位画素を配置した画素部（画素アレイ部）を有している。また、上記画素部の制御、および撮像信号の信号処理を行う周辺回路部が形成されている。
上記構成の固体撮像装置を形成する場合、工程削減を目的として、上記画素部内に形成されたトランジスタと、上記周辺回路部に形成されたトランジスタの全てを、同一層のレジストマスクを用いて、一括で形成している。
【０００３】
図１０（１）に示すように、画素部および周辺回路部の半導体基板３３１上に、同一層でゲート絶縁膜３３２、ゲート電極形成膜３３３を形成する。次いでゲート電極を形成するためのレジストパターン３４１を形成する。
【０００４】
次に、図１０（２）に示すように、上記レジストパターン３４１をエッチングマスクに用いて、ゲート電極形成膜３３３をエッチングして、ゲート電極３３４を形成する。
このように、上記単一画素と周辺回路部のトランジスタを一括で加工を行うゲート形成方法が一般的である。
【０００５】
ゲート長Ｌが１８０ｎｍ未満になると、ＫｒＦ露光では寸法精度が不足するため、より解像度の高いＡｒＦ露光を用いることになる。
近年のＣＭＯＳイメージセンサでは、画素ピッチの縮小に伴い、周辺回路の小ピッチ設計が必要となっているため、その回路において使用されるトランジスタの微細化が必要となってきている。
このため、小画素ＣＭＯＳイメージセンサでは、ＡｒＦ露光が必要になる。
また、高速処理を要するＣＭＯＳイメージセンサが増加してきており、そのために微細トランジスタを使用するニーズも高まってきている。
【０００６】
ＡｒＦ露光プロセスは、微細パターンを形成するため、ＫｒＦ露光プロセスよりもレジスト膜厚が薄くなっている。そのため、ゲート加工後のレジスト残膜は、ＫｒＦ露光プロセスよりもＡｒＦ露光プロセスの方が薄くなる。
この理由により、ＡｒＦ露光プロセスで二重レジスト技術（段落０００８、００１３にて詳細を説明する。）を用いても、ゲート電極上をマスクするレジスト残膜が十分ではないため、フォトダイオードＰＤに注入するＮ型不純物のゲート突き抜けが発生しやすくなる。
これにより、転送ゲートＴｇのゲート電極直下の正孔濃度が低下し、白点や残像の悪化につながるだけでなく、それら特性ばらつきも大きくなるという問題が生じた。
上記のように、トランジスタ微細化技術の進化に伴って、撮像特性のばらつきを加味したゲート電極の形成が難しくなってきた。
【０００７】
また、ゲート電極への注入不純物の突き抜けを抑制する方法としては、二重レジスト技術とは別に、ハードマスク技術を行うことが考えられる。
このハードマスク技術にて対策を行った場合、イオン注入に対する阻止性能が高いことから、マスク層の層膜を薄くできるため、微細加工にも適用可能であるという利点が挙げられる。
ただし、このハードマスク技術には、二重レジスト技術よりもプロセス工程の点で不利とされる。
【０００８】
二重レジスト技術の工程では、（１）ゲート加工用のレジストパターンの形成、（２）ゲート電極形成膜のポリシリコン膜のエッチング、（３）Ｎ型イオン注入用のフォトレジストの形成、（４）Ｎ型イオン注入の計４工程が必要である。
これに対し、ハードマスク技術では、（１）ポリシリコン膜上にハードマスク材料堆積、（２）ゲート加工用のレジストパターンの形成、（３）ハードマスク材料のエッチング、（４）ゲート電極形成膜のポリシリコン膜のエッチング、（５）レジスト剥離、（６）Ｎ型イオン注入用のレジストパターンの形成、（７）Ｎ型イオン注入の計７工程が必要である。このように、工程数の増加は不可避である。
【０００９】
また、一般に、フォトダイオードＰＤのＮ型領域を形成するＮ型不純物を注入する際には、転送特性のばらつきを抑制するため、転送ゲートＴｇをマスクにして自己整合的に注入する必要がある。
また、一般的に、ゲート電極はポリシリコンで形成される。ポリシリコンは単結晶ではないため、ゲート電極上に直接上記不純物の注入を行うと、注入不純物の突き抜けが起こりやすい。
【００１０】
ここで、ゲート電極の突き抜けが生じた時の、転送ゲートＴｇ−フォトダイオードＰＤ間の深さ方向のポテンシャルを、図１１によって説明する。
図１１は、上側の曲線が通常のポテンシャル分布を表し、下側の曲線が突き抜けを発生したときのポテンシャル分布を示している。
通常、転送ゲートのゲート電極直下はゲートオフ時に正孔濃度が十分高くなるようにして界面準位からの暗電流発生を抑制している。Ｎ型不純物のゲート電極突き抜けにより、転送ゲートのゲート電極直下の正孔濃度が低下し、蓄積中の暗電流を増加させる。
前段のポテンシャルの変化は、ゲート直下の正孔濃度の低下に起因するものである。
【００１１】
ここで、フォトダイオードＰＤ−転送ゲートＴｇの境界部のポテンシャル分布を図１２によって示す。
図１２に示すように、この箇所の暗電流は画素毎にばらつきやすく、白点として画像信号に加わり、暗時の画質を劣化させる。さらに上記暗電流は、蓄積電荷の転送経路において、ポテンシャルポケットを発生する原因になりやすく、転送不良による画質の劣化が生じる。
このため、フォトダイオードＰＤのＮ型領域を形成するためのＮ型不純物を注入する際には、注入不純物の突き抜けを防止するため、転送ゲート上をマスクする必要がある。
【００１２】
転送ゲートＴｇ上をマスクするには以下のように行う。
図１３に示すように、転送ゲートＴｇを加工した後、新たにパターンニングしたレジスト３１１で転送ゲートＴｇのゲート電極３３４を覆い、かつフォトダイオードＰＤ上に開口部３１２を形成する方法がある。しかしながら、この方法では、レジスト３１１の開口部端とゲート電極３３４側壁部との合わせずれ量が０、寸法誤差が０のレジストパターンニング技術が要求される。よって、現実には不可能な方法となる。
【００１３】
そこで、図１４に示すように、転送ゲートのゲート電極３３４を形成した時のレジスト３２１に重ねて、フォトダイオードＰＤのＮ型領域を形成するためのレジスト３２２のパターンニングを行う、いわゆる二重レジスト技術が知られている（例えば、特許文献１参照。）。
【００１４】
【特許文献１】特開２００４−２２６２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
解決しようとする問題点は、ＡｒＦ露光プロセスで二重レジスト技術を用いても、ゲート電極上をマスクするレジスト残膜が十分ではないため、フォトダイオードＰＤを形成するためにイオン注入するＮ型不純物のゲート突き抜けが発生しやすくなる点である。
【００１６】
本発明は、ＡｒＦ露光用レジストとＫｒＦ露光用レジストを使い分けることで、周辺回路部のゲート電極を微細パターンで形成することを可能にするとともに、光電変換部のイオン注入を二重レジスト技術で実施することを可能にする。
【課題を解決するための手段】
【００１７】
本発明の固体撮像装置の製造方法は、半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部とこの画素部の周辺に形成された周辺回路部を形成する際に、
ＡｒＦ露光用レジストをエッチングマスクに用いて前記周辺回路部の第２ゲート電極を形成し、
次に、第１ＫｒＦ露光用レジストをエッチングマスクに用いて前記画素部の第１ゲート電極を形成し、
次に前記第１ゲート電極上に残した第１ＫｒＦ露光用レジストと新たに形成した第２ＫｒＦ露光用レジストをイオン注入マスクに用いて前記画素部の光電変換部を形成する。
【００１８】
本発明の固体撮像装置の製造方法では、露光波長が１９３ｎｍのＡｒＦ露光用レジストをエッチングマスクに用いて前記周辺回路部の第２ゲート電極を形成することから、第２ゲート電極を微細パターンで形成することができる。
また、露光波長が２４８ｎｍの第１ＫｒＦ露光用レジストをエッチングマスクに用いて画素部の第１ゲート電極を形成することから、第１ゲート電極上に厚膜で形成することができる第１ＫｒＦ露光用レジストを残すことができる。
そして、前記第１ゲート電極上に残した第１ＫｒＦ露光用レジストと新たに形成した第２ＫｒＦ露光用レジストをマスクに用いたイオン注入によって画素部の光電変換部を形成する。このイオン注入では第１ゲート電極上に２層のＫｒＦ露光用レジストで形成されていることから、イオン注入時に不純物の突き抜けを起こさない膜厚に形成することができる。
【発明の効果】
【００１９】
本発明の固体撮像装置の製造方法は、画素部の第１ゲート電極の形成と周辺回路部の第２ゲート電極の形成を別々の工程で行うので、それぞれの目的に合ったゲート形成を行うことができる。
つまり、周辺回路部の第２ゲート電極は、プロセス世代の進化（トランジスタの微細化）に対応した寸法のゲート電極に形成できる。また画素部の第１ゲート電極は、プロセス世代の進化から独立して、撮像特性のばらつき抑制を目的としたゲート電極に形成できる。
よって、トランジスタの微細化に対応したゲート電極形成方法により、光電変換部の面積を広げることができるので、飽和信号量（Ｑｓ）を拡大できる。
また、二重レジスト技術を適用して、光電変換部を形成するイオン注入が行なえるので、ゲート電極突き抜けを抑制でき、それにより、白点や残像の抑制を行うことができる。さらに撮像特性のばらつきを抑制することができる。
さらに本発明は、白点や残像の抑制といった画像上のノイズを抑制し、画質の向上を図るだけでなく、製造工程の効率化や歩留の改善、撮像特性の向上などを図ることができる。
【発明を実施するための最良の形態】
【００２０】
本発明の固体撮像装置の製造方法に係る一実施の形態を、図１〜図３の製造工程断面図によって説明する。
【００２１】
本発明の固体撮像装置の製造方法は、半導体基板に、入射光を光電変換して電気信号を得る光電変換部を備えた画素部と前記画素部の周辺に形成された周辺回路部を形成する。
まず、図１（１）に示すように、半導体基板１１の画素部１２と周辺回路部１３上にゲート絶縁膜２１を介してゲート電極形成膜３１を形成する。上記半導体基板１１には、例えばシリコン基板を用い、上記ゲート絶縁膜２１には、酸化シリコン膜を用いる。または窒化シリコン膜、酸窒化シリコン膜、酸窒化ハフニウム膜、酸窒化ジルコニウム膜等の高誘電率膜を用いることも可能である。上記ゲート電極形成膜３１は、例えばポリシリコンで形成する。このポリシリコンは、例えばＣＶＤ（Chemical Vapor Deposition）法により堆積する。
次いで、上記ゲート電極形成膜３１上に第１レジスト膜５１をＡｒＦ露光用レジストで形成し、露光、現像を行う。上記第１レジスト膜５１は、例えば３００ｎｍ〜４００ｎｍの膜厚に形成される。その結果、上記画素部１２上を被覆する第１レジストパターン３２と、上記周辺回路部１３のゲート電極形成膜３１上にゲート電極を形成するための第２レジストパターン３３を形成する。上記ＡｒＦ露光用レジストは例えばメタクリル酸メチル樹脂を主成分としたレジストである。
【００２２】
次に、図１（２）に示すように、上記第１レジストパターン３２と上記第２レジストパターン３３をマスクにして上記ゲート電極形成膜３１をドライエッチング加工して、上記周辺回路部１３に第２ゲート電極２２を形成する。この時、第２ゲート電極２２上に残る第１レジストパターン３２と第２レジストパターン３３の残膜は、例えば５０ｎｍ以下となる。
【００２３】
その後、上記第１レジストパターン３２と前記第２レジストパターン３３を除去する。
【００２４】
次に、図２（３）に示すように、上記半導体基板１１上に上記ゲート電極形成膜３１を被覆する第２レジスト膜５２をＫｒＦ露光用レジストで形成し、露光、現像を行う。上記第２レジスト膜５２は、例えば４００ｎｍ〜５００ｎｍの膜厚に形成される。その結果、上記画素部１２の上記ゲート電極形成膜３１上にゲート電極を形成するための第３レジストパターン３４を形成し、前記周辺回路部１３上を被覆する第４レジストパターン３５を形成する。上記ＫｒＦ露光用レジストは例えばフェノール樹脂を主成分としたレジストである。
【００２５】
次に、図２（４）に示すように、上記第３レジストパターン３４と上記第４レジストパターン３５をマスクにして上記ゲート電極形成膜３１をドライエッチング加工して、上記画素部１２に転送ゲートを含む第１ゲート電極２３を形成する。この時、第１ゲート電極２３上に残る例えば、第３レジストパターン３４と第４レジストパターン３５の残膜は１００ｎｍ〜２００ｎｍとなる。
【００２６】
次に図３（５）に示すように、上記半導体基板１１上に上記第１ゲート電極２３と第２ゲート電極２２を被覆する第３レジスト膜５３をＫｒＦ露光用レジストで形成し、露光、現像を行う。上記第３レジスト膜５３は、例えば７００ｎｍ〜８００ｎｍの膜厚に形成される。その結果、上記半導体基板１１上に上記画素部１２の光電変換部が形成される領域上のみに開口部３７を形成した第５レジストパターン３６を形成する。
次いで、上記第５レジストパターン３６と上記第１ゲート電極２３上に残された上記第３レジストパターン３４とをマスクにして上記半導体基板１１に光電変換部４１をイオン注入によって形成する。このイオン注入は、例えばＮ型不純物としてヒ素もしくはリンをイオン注入する。
【００２７】
このように、上記固体撮像装置の製造方法は、周辺回路部１３のトランジスタの第２ゲート電極２２と画素部１２のトランジスタの第１ゲート電極２３を、それぞれＡｒＦ露光プロセスとＫｒＦ露光プロセスで、二回に作り分けていることを特徴とする。
【００２８】
上記固体撮像装置の製造方法では、周辺回路部１３の第２ゲート電極２２を形成するための第２レジストパターン３３を、露光波長が１９３ｎｍのＡｒＦ露光用レジストで形成することから、周辺回路部１３の第２ゲート電極２２は微細パターンに形成することができる。このとき、画素部１２は第１レジストパターン３２で被覆されていることから、画素部１２のゲート電極形成膜３１はエッチングされない。
また、画素部１２のゲート電極を形成するための第３レジストパターン３４を、露光波長が２４８ｎｍのＫｒＦ露光用レジストで形成することから、画素部１２の第１ゲート電極２３上に残る第３レジストパターン３４は、膜減りが少なくてすむ。このとき、周辺回路部１３は第４レジストパターン３５で被覆されていることから、周辺回路部１３の第２ゲート電極２２はエッチングされない。
そして、半導体基板１１上に画素部１２の光電変換部が形成される領域上のみに開口部３７を形成した第５レジストパターン３６をＫｒＦ露光用レジストで形成する。次いで、この第５レジストパターン３６と先に画素部１２の第１ゲート電極２３上に残されている第３レジストパターン３４とをマスクにしてイオン注入によって半導体基板１１に光電変換部４１を形成する。上記第５、第３レジストパターン３６、３４は、ＫｒＦ露光用レジストで形成されていることから、イオン注入時に不純物の突き抜けを起こさない膜厚に形成することができる。
【００２９】
ここで、上記イオン注入について検証する。
ポリシリコンからなる第１ゲート電極２３の膜厚については、以下のようになる。
上記半導体基板１１の最表面から深さ０．１μｍ程度の領域をターゲットに、Ｎ型不純物をイオン注入して光電変換部４１を形成するフォトダイオードのＮ型領域を形成したとする。
注入不純物がポリシリコンからなる第１ゲート電極２３を突き抜けるのを抑制するために必要なポリシリコン膜厚について調べる。
【００３０】
チャネリング効果により注入不純物が単結晶シリコンを透過しやすくなっている条件とそうでない条件の２つの不純物濃度分布を図４に示す。
図４では、それぞれ、ピーク濃度値で規格化している。
図４に示すように、ポリシリコンで不純物の突き抜けが生じても撮像特性に影響を与えないほど不純物濃度が十分小さくなる（例えば、９割以上減衰する）のは、不純物濃度がピークとなる深さから０．３μｍ程度必要であることがわかる。
この不純物濃度分布と、単結晶シリコンと比較してポリシリコンの不純物阻止性能が低いことを考えると、注入不純物のポリシリコン突き抜けを抑制するためには、ポリシリコンの膜厚が４００ｎｍ以上必要であると考えられる。
しかしながら本発明のように、画素部１２のトランジスタのゲート長０．１８μｍ以上の微細パターンを加工するには、ポリシリコン膜厚を２００ｎｍ以下とする必要があるため、現実的には４００ｎｍもの膜厚のポリシリコンを採用することが難しい。
【００３１】
また別の方法として、フォトダイオードのＮ型領域をもっと浅い位置に形成し、注入不純物のポリシリコン突き抜けを抑制する方法が考えられる。
しかし、埋め込み型フォトダイオードにおいて、フォトダイオードのＮ型領域より浅い位置には、暗電流抑制を目的としたＰ型不純物の注入が行われるため、フォトダイオードのＮ型領域を浅い位置に形成することができない。
以上のことから、ポリシリコン膜厚２００ｎｍ以下をターゲットにゲート加工を行い、かつ注入不純物のポリシリコンつき抜けを抑制するためには、二重レジスト技術の採用が適していることがわかる。
【００３２】
また、周辺回路部１３のトランジスタの第２ゲート電極２２を形成プロセスにおいては、ゲート長が細く特に寸法精度が要求される。
さらに、垂直形状を実現するため、画素部１２の第１ゲート電極２３を形成するよりも、異方性エンッチングが要求される。一方、画素部１２は相対的に異方性よりエッチングダメージを低減したエッチング条件が望まれる。画素部１２はエッチングダメージによって発生する結晶欠陥起因の白点悪化を抑制したいためである。
したがって、周辺回路部１３と画素部１２でゲート加工に要求される条件が異なり、それぞれ最適化した条件を用いることにより、高速性を実現するとともに高性能な撮像特性を実現できる。
【００３３】
また異方性エンッチングを実現する方法として、エッチングの主要ガスの塩化水素（ＨＣｌ）または塩素（Ｃｌ2）または六フッ化イオウ（ＳＦ6）等に対して酸素（Ｏ2）添加することにより改善する。
酸素（Ｏ2）添加により、エッチングされていくゲート電極形成膜３１の側壁部を酸化して保護しながらエッチングすることにより、異方性を実現する。例えば、一回のエッチング加工で第１ゲート電極２３と第２ゲート電極２２を形成しようとすると、ゲート最小寸法を用いている周辺回路部１３のゲート加工条件で制限されることになる。
【００３４】
また、周辺回路部１３のゲート加工条件に合わせて画素部１２の第１ゲート電極２３をエッチング加工して形成すると、レジストマスクの選択比が低下し、レジスト残膜が薄くなる。このため、二重レジストの効果が小さくなる。
このように、異方性エッチングによりレジストの選択比が小さくなることと、酸素（Ｏ2）添加によるアッシングの効果によって、レジストの選択比が小さくなることにより、相乗的にレジスト残膜が薄くなるデメリットがある。
【００３５】
そこで、画素部１２の第１ゲート電極２３を形成するドライエッチング加工は、エッチングダメージを低減する条件に加えて、酸素（Ｏ2）添加の割合を減らした条件で行う。
【００３６】
本発明のように、周辺回路部１３のゲート電極形成のドライエッチングと、画素部１２のゲート電極形成のドライエッチングをそれぞれについて行う（ドライエッチングを２回に分けて行う）ことにより、周辺回路部１３は、第２ゲート電極２２のゲート寸法ばらつきを抑制して、特性変動を低減できることから、周辺回路部１３の高速化が実現できる。
【００３７】
また、画素部１２は、ダメージを低減できる条件で、しかもレジスト残膜減りを減らし、かつ相対的にレジスト膜厚が厚いＫｒＦ露光用レジストの二重レジストを用いることにより、ゲートの不純物突き抜けを相乗的に低減できる。
【００３８】
また、本発明の製造方法は、検証が可能である。
デザインルールにより、画素アレイ部と周辺回路部の境界領域において、それぞれのレジストが重ならないようにレイアウトしている。
このため、図５（１）に示すように、境界領域では、画素部１２のゲート加工時と周辺回路部１３のゲート加工時の計２回のエッチング処理により、半導体基板１１に窪み５１が生じる。
または、図５（２）に示すように、境界領域のレジストを重なるようにレイアウトした場合、境界部のみがエッチング処理が施されないので、境界部にゲート電極形成膜３１が線上に残る。
以上のように、画素部１２と周辺回路部１３の境界領域を検証することにより、本発明の実施を検証することができる。
【００３９】
上記製造方法によって、例えば図６に示すように、固体撮像装置の画素部は、半導体基板１１に光電変換部がフォトダイオードＰＤで形成され、転送ゲートＴｇを介してフローティングディフュージョンＦＤが形成されている。またフォトダイオードＰＤに対して素子分離領域１４を介して、リセットトランジスタＲＥＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬを直列に配置した画素トランジスタ群が形成されている。そして、フローティングディフュージョンＦＤは、リセットトランジスタＲＳＴの一方の拡散層に接続され、さらに増幅トランジスタＡＭＰのゲート電極に、例えば配線で接続されている。
【００４０】
この等価回路は、図７に示すように、光電変換部のフォトダイオードＰＤは転送ゲートＴｇを介してフローティングディフュージョンＦＤに接続される。フローティングディフュージョンＦＤには、リセットロジックＲＥＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬが直列に接続され、さらにフローティングディフュージョンＦＤと増幅トランジスタＡＭＰのゲート電極が接続される。また、リセットトランジスタＲＳＴと増幅トランジスタＡＭＰの共通の拡散層には画素電源ＶＤＤに接続され、選択トランジスタＳＥＬのソース電極が出力信号線ＶＳＬに接続される。
【００４１】
また、図８に示すように、フォトダイオードＰＤは半導体基板表面に形成されたＰ型領域（正孔分離領域）とその下層のＮ型領域（光電子蓄積領域）で構成される。また、フローティングディフュージョンＦＤは転送ゲートＴｇのドレインとなるＮ+領域で形成される。
そして、フォトダイオードＰＤとフローティングディフュージョンＦＤの間にある転送トランジスタ（転送ゲートＴｇ）の直下にチャネル領域が形成され、その上層にゲート絶縁膜３１を介して、第１ゲート電極３２が形成される。
【００４２】
上記固体撮像装置の製造方法によって製造された固体撮像装置は撮像装置（例えばビデオカメラ、電子スチルカメラ等）に用いることができる、その撮像装置の一例を、図９のブロック図によって説明する。この撮像装置は、本発明の固体撮像装置を用いたものである。
【００４３】
図９に示すように、撮像装置２００は、撮像部２０１に固体撮像装置（図示せず）を備えている。この撮像部２０１の集光側には像を結像させる結像光学系２０２が備えられ、また、撮像部２０１には、それを駆動する駆動回路、固体撮像装置で光電変換された信号を画像に処理する信号処理回路等を有する信号処理部２０３が接続されている。また上記信号処理部２０３によって処理された画像信号は画像記憶部（図示せず）によって記憶させることができる。このような撮像装置２００において、上記固体撮像素子には、前記実施の形態で説明した固体撮像装置を用いることができる。
【００４４】
本発明の撮像装置２００では、上記固体撮像装置を用いることから、上記説明したのと同様に、各画素の光電変換部の感度が十分に確保される。よって、画素特性、例えば白点の低減が可能になるという利点がある。
【００４５】
なお、本発明の撮像装置２００は、上記構成に限定されることはなく、固体撮像装置を用いる撮像装置であれば如何なる構成のものにも適用することができる。
【００４６】
上記固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。また、本発明は、固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置として、高画質化の効果が得られる。ここで、撮像装置は、例えば、カメラや撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時における像の撮りこみだけではなく、広義の意味として、指紋検出なども含むものである。
【図面の簡単な説明】
【００４７】
【図１】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図である。
【図２】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図である。
【図３】本発明の固体撮像装置の製造方法に係る一実施の形態を示した製造工程断面図である。
【図４】イオン注入における半導体基板の深さ方向の濃度分布図である。
【図５】本発明の固体撮像装置の製造方法の検証例を示した概略構成断面図である。
【図６】画素部の一例を示した平面レイアウト図である。
【図７】画素部の一例を示した等価回路図である。
【図８】画素部の光電変換部および転送ゲートの一例を示した概略構成断面図である。
【図９】撮像装置に係る一実施の形態を示したブロック図である。
【図１０】従来の固体撮像装置の製造方法の一例を示した製造工程断面図である。
【図１１】転送ゲートと光電変換部間の深さ方向のポテンシャル分布図である。
【図１２】転送ゲートと光電変換部間のポテンシャル分布図である。
【図１３】従来のフォトダイオードの形成例を示した概略構成断面図である。
【図１４】従来のフォトダイオードの形成例を示した概略構成断面図である。
【符号の説明】
【００４８】
１１…半導体基板、１１…半導体基板、１２…画素部、１３…周辺回路部、２２…第２ゲート電極、２３…第１ゲート電極、３２…第１レジストパターン、３３…第２レジストパターン、３４…第３レジストパターン、３５…第４レジストパターン、３６…第５レジストパターン、４１…光電変換部
【図１】
2010040636.tif 000003
【図２】
2010040636.tif 000004
【図３】
2010040636.tif 000005
【図４】
2010040636.tif 000006
【図５】
2010040636.tif 000007
【図６】
2010040636.tif 000008
【図７】
2010040636.tif 000009
【図８】
2010040636.tif 000010
【図９】
2010040636.tif 000011
【図１０】
2010040636.tif 000012
【図１１】
2010040636.tif 000013
【図１２】
2010040636.tif 000014
【図１３】
2010040636.tif 000015
【図１４】
2010040636.tif 000016