(57)【要約】【課題】負荷急変に対して高速に応答が可能で、且つ出力電圧が目標電圧以上に上昇するオーバーシュートの発生を抑制することのできるＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御回路を提供する。【解決手段】制御回路１０ａは、基準電圧Ｖｒｅｆにスロープ信号Ｖｓが加算されて生成される参照電圧Ｖｒと、出力電圧Ｖｏの分圧電圧Ｖ１とを比較し、分圧電圧Ｖ１が参照電圧Ｖｒよりも高くなったときにＬレベルの出力信号ＳＧ２を生成する比較器１１を備える。また、制御回路１０ａは、発振器１５からのＬレベルのクロック信号ＣＬＫに応答してセット状態に遷移し、比較器１１からのＬレベルの出力信号ＳＧ２に応答してリセット状態に遷移するＲＳ−フリップフロップ回路１６を備える。【選択図】図１
2010051073.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子をオン・オフ制御することにより、入力電圧から基準電圧に応じた出力電圧を生成するための制御回路を備えるＤＣ−ＤＣコンバータにおいて、
前記制御回路は、
前記出力電圧に比例したフィードバック信号と参照電圧とを比較し、前記フィードバック信号が前記参照電圧を横切る場合を検出して検出信号を生成する比較器と、
一定周期のパルス信号を生成する発振器と、
前記パルス信号により第１状態から第２状態に遷移し、前記検出信号に応答して前記第２状態から前記第１状態に遷移するとともに、前記第１及び第２状態に応じて前記スイッチング素子をオン・オフ制御する制御信号を生成するフリップフロップ回路と、を備え、
前記参照電圧は、前記基準電圧に所定の傾斜を有するスロープ信号が加算された電圧であることを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記参照電圧は、当該参照電圧に前記フィードバック信号がローパスフィルタを介して加算された上で前記比較器に入力されることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記ローパスフィルタのカットオフ周波数は、前記スイッチング素子のスイッチング周波数よりも低く設定されることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記制御回路は、
前記検出信号が出力されているときに、前記パルス信号を無効にする無効回路を備えることを特徴とする請求項１〜３のいずれか１つに記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記制御回路は、
前記出力電圧が入力される前記制御回路の入力端子に接続される第１抵抗と、該第１抵抗に直列に接続される第２抵抗とを含む分圧回路と、
前記第１抵抗に並列に接続されるハイパス容量と、を備え、
前記出力電圧が前記分圧回路及び前記ハイパス容量に入力されて前記フィードバック信号が生成されることを特徴とする請求項１〜４のいずれか１つに記載のＤＣ−ＤＣコンバータ。
【請求項６】
スイッチング素子をオン・オフ制御することにより、入力電圧から基準電圧に応じた出力電圧を生成するための制御回路を備えるＤＣ−ＤＣコンバータにおいて、
前記制御回路は、
前記出力電圧に比例したフィードバック信号と参照電圧とを比較し、前記フィードバック信号が前記参照電圧を横切る場合を検出して検出信号を生成する比較器と、
前記検出信号に応答して所定期間、第１状態から第２状態に遷移するとともに、前記第１及び第２状態に応じて前記スイッチング素子をオン・オフ制御する制御信号を生成するフリップフロップ回路と、を備え、
前記参照電圧は、前記基準電圧に前記フィードバック信号がローパスフィルタを介して加算された電圧であることを特徴とするＤＣ−ＤＣコンバータ。
【請求項７】
スイッチング素子をオン・オフ制御することにより、入力電圧から基準電圧に応じた出力電圧を生成するＤＣ−ＤＣコンバータの制御回路において、
前記出力電圧に比例したフィードバック信号と参照電圧とを比較し、前記フィードバック信号が前記参照電圧を横切る場合を検出して検出信号を生成する比較器と、
一定周期のパルス信号を生成する発振器と、
前記パルス信号により第１状態から第２状態に遷移し、前記検出信号に応答して前記第２状態から前記第１状態に遷移するとともに、前記第１及び第２状態に応じて前記スイッチング素子をオン・オフ制御する制御信号を生成するフリップフロップ回路と、を備え、
前記参照電圧は、前記基準電圧に所定の傾斜を有するスロープ信号が加算された電圧であることを特徴とするＤＣ−ＤＣコンバータの制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御回路に関するものである。
【背景技術】
【０００２】
スイッチング素子をオン・オフ制御して直流入力電圧を昇圧・降圧して出力電圧を生成するＤＣ−ＤＣコンバータは、負荷に供給する上記出力電圧を一定の目標電圧に保つようにフィードバック制御を行っている。従来から、ＤＣ−ＤＣコンバータにおけるフィードバック制御方式には、ＰＷＭ（Pulse Width Modulation）方式やＰＦＭ（Pulse Frequency Modulation）方式などが知られている（例えば、特許文献１，２参照）。
【０００３】
前者のＰＷＭ方式は、スイッチング周波数を固定し、ＤＣ−ＤＣコンバータの出力電圧と基準電圧とに基づいて生成されるエラーアンプ出力と、鋸歯状の電流波形との比較結果に応じてスイッチング素子のオン時間を調整することで、出力電圧を調整するものである。このＰＷＭ方式では、スイッチング周波数が固定されているため、システム側としてはノイズを回避しやすい。しかしながら、ＰＷＭ方式では、エラーアンプの周波数特性を、例えばスイッチング素子のスイッチング周波数の１／１０〜１／２０程度にしないと、ダブルパルシング等の誤動作を生ずるおそれがある。すなわち、ＤＣ−ＤＣコンバータの出力電圧に応じたフィードバック応答の帯域をスイッチング周波数よりも十分に低くしないと、異常なスイッチング動作を起こしてしまうおそれがある。このため、負荷急変に対して高速に応答ができないという問題がある。
【０００４】
これに対して、後者のＰＦＭ方式は、負荷急変に対して高速応答できる制御方式として知られている。このＰＦＭ方式の従来のＤＣ−ＤＣコンバータの一例を図７に示す。このＤＣ−ＤＣコンバータは非同期整流方式のＤＣ−ＤＣコンバータであり、制御回路６０とコンバータ部７０とから構成されている。コンバータ部７０は、スイッチング素子としての出力トランジスタＱ１と、ダイオードＤ１と、チョークコイルＬ１と、平滑化容量Ｃ１とを備える。
【０００５】
制御回路６０の比較器６１は、出力電圧Ｖｏを抵抗Ｒ１，Ｒ２で分圧した分圧電圧Ｖ１と基準電圧Ｖｒｅｆとを比較する。この比較器６１は、分圧電圧Ｖ１が基準電圧Ｖｒｅｆよりも高いときはＬレベルの出力信号ＳＧ２を生成し、分圧電圧Ｖ１が基準電圧Ｖｒｅｆよりも低いときはＨレベルの出力信号ＳＧ２を生成する。
【０００６】
比較器６１の出力信号ＳＧ２は、１ショットフリップフロップ回路６２のセット端子に入力される。１ショットフリップフロップ回路６２は、セット端子にＨレベルの信号が入力されると、セット状態になり、出力端子からＨレベルの出力信号ＳＧ１を一定時間出力し、出力トランジスタＱ１を一定時間オンする。そして、一定時間が経過すると、１ショットフリップフロップ回路６２は、リセット状態に戻り、出力端子からＬレベルの出力信号ＳＧ１を出力し、出力トランジスタＱ１をオフする。
【０００７】
このようなＰＦＭ方式のＤＣ−ＤＣコンバータでは、出力トランジスタＱ１のオン動作に基づいて、出力電圧Ｖｏが上昇し、出力トランジスタＱ１がオフされると、チョークコイルＬ１に蓄えられたエネルギーが放出される。チョークコイルＬ１に蓄えられたエネルギーが減少して出力電圧Ｖｏが低下し、抵抗Ｒ１，Ｒ２による分圧電圧Ｖ１が基準電圧Ｖｒｅｆよりも低くなると、１ショットフリップフロップ回路６２の出力信号ＳＧ１が一定時間Ｈレベルとなり、出力トランジスタＱ１がオンされる。このような動作により、出力端子Ｔｏから出力される出力電圧Ｖｏが基準電圧Ｖｒｅｆに基づく一定電圧（目標電圧）に維持される。
【０００８】
このように、ＰＦＭ方式では、エラーアンプを介さずに、ＤＣ−ＤＣコンバータの出力電圧Ｖｏと基準電圧Ｖｒｅｆとを比較器６１にて直接に比較し、即時に出力トランジスタＱ１をオン・オフさせることができるため、負荷急変に対して高速応答が可能である。
【特許文献１】特開平５−７６１６９号公報
【特許文献２】特開２００６−２０４００２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、上記ＰＦＭ方式のＤＣ−ＤＣコンバータでは、例えば出力端子Ｔｏに接続される負荷に流れる負荷電流が急激に増加すると、ＤＣ−ＤＣコンバータはその変化に追従できず、出力電圧Ｖｏが目標電圧に比して極端に低い値にまで低下した場合、高速応答のため急激に電流を増加させ、出力電圧Ｖｏを目標電圧以上に上昇させてしまう。このようなオーバーシュートは、負荷となる電子回路にとって過電圧破壊を生じる恐れがあり問題がある。
【００１０】
また、ＰＦＭ方式は、負荷変動に伴い、周波数が変動するため、ノイズ対策が困難となり、一般にＡＶ機器のような高周波の微小信号を扱う機器では性能低下を招く。
本発明は上記問題点を解決するためになされたものであって、その目的は、負荷急変に対して高速に応答が可能で、且つ出力電圧が目標電圧以上に上昇するオーバーシュートの発生を抑制することのできる周波数固定のＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１，７に記載のＤＣ−ＤＣコンバータの制御回路は、前記出力電圧に比例したフィードバック信号と参照電圧とを比較し、前記フィードバック信号が前記参照電圧を横切る場合を検出して検出信号を生成する比較器と、一定周期のパルス信号を生成する発振器と、前記パルス信号により第１状態から第２状態に遷移し、前記検出信号に応答して前記第２状態から前記第１状態に遷移するとともに、前記第１及び第２状態に応じて前記スイッチング素子をオン・オフ制御する制御信号を生成するフリップフロップ回路とを備え、前記参照電圧は、前記基準電圧に所定の傾斜を有するスロープ信号が加算された電圧である。
【００１２】
上記構成によれば、フィードバック信号が参照電圧を横切るときに検出される検出信号に応答してフリップフロップ回路が第２状態から第１状態に遷移される。このように、エラーアンプを介さずに、出力電圧に比例したフィードバック信号と参照電圧とを比較器にて直接に比較し、即時にスイッチング素子をオン・オフ制御できるため、従来のＰＦＭ方式と同様に、負荷急変に対して高速応答が可能である。また、一定周期のパルス信号によってフリップフロップ回路が第１状態から第２状態に遷移されるため、スイッチング素子のスイッチング周波数が変動することを抑制することができる。これにより、ノイズ対策を容易に行うことができる。
【００１３】
さらに、フィードバック信号と比較される参照電圧を、基準電圧にスロープ信号が加算された電圧とした。このため、例えば負荷急変時において、スイッチング素子のオン時間又はオフ時間が極端に長くなる場合に発生しやすくなる低調波発振の発生を抑制することができる。これにより、負荷急変後に、出力電圧が基準電圧に基づく目標電圧に収束するまでの時間を短縮することができる。ひいては、オーバーシュートの発生を抑制することができる。
【００１４】
請求項２に記載のＤＣ−ＤＣコンバータでは、前記参照電圧は、当該参照電圧に前記フィードバック信号がローパスフィルタを介して加算された上で前記比較器に入力される。
従来のＰＦＭ方式のＤＣ−ＤＣコンバータでは、負荷急変に対して高速応答が行われるものの、負荷急変に伴う過渡応答が収束する段階においても高速応答の状態が継続されてしまう。このため、ＤＣ−ＤＣコンバータの出力電圧が目標電圧を超えてオーバーシュートし、その後にリンギング現象が生じてしまうおそれがある。このようなリンギング現象が発生すると、一旦変動した出力電圧が目標電圧に収束するまでに多大な時間を要し、また、負荷に対して過電圧を発生することになる。
【００１５】
これに対して、上記構成によれば、フィードバック信号がローパスフィルタを介して参照電圧に加算された信号と、フィードバック信号とが比較器にて比較される。これにより、出力電圧の変動分が参照電圧に加算されることになるため、出力電圧の変動に合わせて参照電圧を変動させることができる。したがって、ＤＣ−ＤＣコンバータの起動時や負荷急変時などの電圧変化が大きい場合に、出力電圧の変動に合わせて参照電圧も変動することになるため、必要以上にオン時間又はオフ時間が長くなることを抑制することができる。この結果、出力電圧が目標電圧を超えてオーバーシュート（又はアンダーシュート）することを抑制できる。このため、出力電圧が目標電圧に収束するまでの収束時間を短縮することができる。
【００１６】
請求項３に記載のＤＣ−ＤＣコンバータでは、前記ローパスフィルタのカットオフ周波数は、前記スイッチング素子のスイッチング周波数よりも低く設定される。上記構成によれば、ローパスフィルタのカットオフ周波数がスイッチング周波数よりも低いため、ＤＣ−ＤＣコンバータの起動時や負荷急変時などの電圧変化が大きい場合に、出力電圧がオーバーシュート又はアンダーシュートすることをより確実に抑制することができる。
【００１７】
請求項４に記載のＤＣ−ＤＣコンバータでは、前記制御回路は、前記検出信号が出力されているときに、前記パルス信号を無効にする無効回路を備える。上記構成によれば、検出信号が出力されているときには、パルス信号が無効にされ、フリップフロップ回路が第１状態から第２状態に遷移されることが防止される。これにより、例えば無負荷時において、出力電圧が既に目標電圧よりも高いにも関わらず、パルス信号に応答してフリップフロップ回路が第１状態から第２状態に遷移することによって、さらに出力電圧が上昇してしまうことを抑制できる。この結果、無負荷時等における過電圧の発生を抑制することができる。
【００１８】
請求項５に記載のＤＣ−ＤＣコンバータでは、前記制御回路は、前記出力電圧が入力される前記制御回路の入力端子に接続される第１抵抗と、該第１抵抗に直列に接続される第２抵抗とを含む分圧回路と、前記第１抵抗に並列に接続されるハイパス容量と、を備え、前記出力電圧が前記分圧回路及び前記ハイパス容量に入力されて前記フィードバック信号が生成される。上記構成によれば、第１抵抗に並列に接続されたハイパス容量を介して出力電圧の変動分を迅速にフィードバック信号に反映させることができるため、応答を高速化することができる。
【００１９】
請求項６に記載のＤＣ−ＤＣコンバータの制御回路は、前記出力電圧に比例したフィードバック信号と参照電圧とを比較し、前記フィードバック信号が前記参照電圧を横切る場合を検出して検出信号を生成する比較器と、前記検出信号に応答して所定期間、第１状態から第２状態に遷移するとともに、前記第１及び第２状態に応じて前記スイッチング素子をオン・オフ制御する制御信号を生成するフリップフロップ回路と、を備え、前記参照電圧は、前記基準電圧に前記フィードバック信号がローパスフィルタを介して加算された電圧である。
【００２０】
上記構成によれば、基準電圧にフィードバック信号がローパスフィルタを介して加算された信号と、フィードバック信号とが比較器にて比較される。これにより、出力電圧の変動分が基準電圧に加算されることになるため、出力電圧の変動に合わせて参照電圧を変動させることができる。したがって、ＤＣ−ＤＣコンバータの起動時や負荷急変時などの電圧変化が大きい場合に、出力電圧の変動に合わせて参照電圧も変動することになるため、必要以上にオン時間又はオフ時間が長くなることを抑制することができる。この結果、出力電圧が目標電圧を超えてオーバーシュート（又はアンダーシュート）することを抑制できるため、出力電圧が目標電圧に収束するまでの収束時間を短縮することができる。ひいては、負荷の誤動作の発生を抑制することができる。
【発明の効果】
【００２１】
以上説明したように、ＤＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータの制御回路によれば、ノイズ対策が容易なＰＷＭ制御方式において、負荷急変に対して高速に応答が可能で、且つ出力電圧が目標電圧以上に上昇するオーバーシュートの発生を抑制することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２２】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図１及び図２に従って説明する。なお、本実施形態において、先の図７で示した従来と同様な構成部分については同一符号を付して説明する。
【００２３】
図１に示すＤＣ−ＤＣコンバータ１は、非同期整流方式の構成を有する降圧型のＤＣ−ＤＣコンバータである。このＤＣ−ＤＣコンバータ１は、ＤＣ−ＤＣコンバータ制御回路（制御回路）１０ａ及びコンバータ部２０ａを備えている。コンバータ部２０ａは、ＮチャネルＭＯＳトランジスタからなる出力トランジスタＱ１と、ダイオードＤ１と、チョークコイルＬ１と、平滑化容量Ｃ１とを備えている。
【００２４】
出力トランジスタＱ１のゲートには、制御回路１０ａから出力される出力信号ＳＧ１が供給され、出力トランジスタＱ１のドレインには入力電圧Ｖｉｎが供給される。また、出力トランジスタＱ１のソースがダイオードＤ１のカソードに接続され、ダイオードＤ１のアノードがグランドに接続されている。出力トランジスタＱ１とダイオードＤ１との接続点は、チョークコイルＬ１を介して出力端子Ｔｏに接続されている。この出力端子Ｔｏは、平滑化容量Ｃ１を介してグランドに接続されている。この平滑化容量Ｃ１とチョークコイルＬ１とによって、出力電圧Ｖｏを平滑化する平滑回路が構成されている。なお、平滑化容量Ｃ１に直列に接続される抵抗は、平滑化容量Ｃ１に含まれる等価直列抵抗ＥＳＲである。本実施形態のＤＣ−ＤＣコンバータ１では、この等価直列抵抗ＥＳＲが一定値以上のときに安定して動作する。
【００２５】
そして、制御回路１０ａからの出力信号ＳＧ１に基づいて出力トランジスタＱ１がオン・オフ制御されることによって、入力電圧Ｖｉｎが降圧されて出力電圧Ｖｏとして出力端子Ｔｏに接続される負荷（図示略）に出力される。この出力電圧Ｖｏは、出力トランジスタＱ１のオン時間とオフ時間の比を変化させることにより予め定めた目標電圧に制御される。
【００２６】
また、上記出力端子Ｔｏは、制御回路１０ａの入力端子Ｔ１に接続されている。この入力端子Ｔ１は、抵抗Ｒ１，Ｒ２を介してグランドに接続されている。また、抵抗Ｒ１には、ハイパス容量Ｃ２が並列に接続されている。抵抗Ｒ１（ハイパス容量Ｃ２）と抵抗Ｒ２との間の接続点は、比較器１１の反転入力端子に接続されている。これにより、出力電圧Ｖｏが抵抗Ｒ１，Ｒ２によって分圧され分圧電圧Ｖ１（フィードバック信号）として比較器１１の反転入力端子に入力される。なお、出力電圧Ｖｏの変動分は、ハイパス容量Ｃ２を通じて迅速に比較器１１に伝達される。
【００２７】
比較器１１の非反転入力端子には、スロープ補償回路１２が接続されている。このスロープ補償回路１２は、スロープ信号発生回路１２ａと加算回路１２ｂとを備えている。スロープ信号発生回路１２ａは、ランプ波形である所定のスロープ信号Ｖｓを生成する。このスロープ信号Ｖｓは、出力トランジスタＱ１がオンするタイミングに同期して「０」から所定の傾き（本実施形態では、−ｍ）で傾斜する信号である。そして、このスロープ信号Ｖｓは、次の出力トランジスタＱ１のオンタイミングに同期して「０」に戻るとともに、再度所定の傾き−ｍで傾斜する信号である。そして、スロープ信号発生回路１２ａは、生成したスロープ信号Ｖｓを加算回路１２ｂに出力する。
【００２８】
加算回路１２ｂには、上記スロープ信号Ｖｓと併せて、当該ＤＣ−ＤＣコンバータ１の目標電圧となる基準電圧Ｖｒｅｆが入力される。この加算回路１２ｂは、基準電圧Ｖｒｅｆに上記スロープ信号Ｖｓを重畳して参照電圧Ｖｒを生成し、この参照電圧Ｖｒを比較器１１の非反転入力端子に出力する。なお、上記基準電圧Ｖｒｅｆは、出力電圧Ｖｏが規格値に達したとき、抵抗Ｒ１，Ｒ２による分圧電圧Ｖ１と一致するように設定される。
【００２９】
比較器１１は、分圧電圧Ｖ１と参照電圧Ｖｒとを比較し、その比較結果に応じた出力信号ＳＧ２を生成する。具体的には、比較器１１は、分圧電圧Ｖ１が参照電圧Ｖｒよりも高いときはリセット信号であるＬレベルの出力信号ＳＧ２（検出信号）を生成する。一方、比較器１１は、分圧電圧Ｖ１が参照電圧Ｖｒよりも低いときはＨレベルの出力信号ＳＧ２を生成する。そして、比較器１１は、生成した出力信号ＳＧ２を、ＲＳ−フリップフロップ回路（ＲＳ−ＦＦ回路）１６のリセット端子Ｒに出力するとともに、インバータ回路１３を介してオア回路１４の入力端子に出力する。
【００３０】
このオア回路１４には、発振器１５からクロック信号ＣＬＫ（一定周期のパルス信号）が併せて入力される。このオア回路１４は、比較器１１からＨレベルの出力信号ＳＧ２が出力されているときには、発振器１５からのクロック信号ＣＬＫを出力信号ＳＧ３としてＲＳ−ＦＦ回路１６のセット端子Ｓに出力する。一方、オア回路１４は、比較器１１からＬレベルの出力信号ＳＧ２（リセット信号）が出力されているときには、発振器１５からのクロック信号ＣＬＫを無効にし、常にＨレベルの出力信号ＳＧ３をＲＳ−ＦＦ回路１６のセット端子Ｓに出力する。すなわち、オア回路１４は、リセット信号が入力されているときには、発振器１５からＬレベルのクロック信号ＣＬＫ（セット信号）が入力されているときでも、常にＨレベルの出力信号ＳＧ３を出力する。このように、インバータ回路１３とオア回路１４は、Ｌレベルのクロック信号ＣＬＫ（セット信号）よりもＬレベルの出力信号ＳＧ２（リセット信号）を優先させる回路として機能する。
【００３１】
ＲＳ−ＦＦ回路１６は、２つのナンド回路１６ａ，１６ｂを備えている。このＲＳ−ＦＦ回路１６は、セット端子Ｓに入力されるＬレベルの出力信号ＳＧ３（セット信号）に応答してセット状態に遷移し、Ｈレベルの出力信号ＳＧ１を出力端子Ｑから出力する。また、リセット端子Ｒに入力されるＬレベルの出力信号ＳＧ２（リセット信号）に応答してリセット状態に遷移し、Ｌレベルの出力信号ＳＧ１を出力端子Ｑから出力する。そして、制御回路１０ａは、ＲＳ−ＦＦ回路１６から出力される出力信号ＳＧ１を、出力端子Ｔ２を介して出力トランジスタＱ１のゲートに供給する。出力トランジスタＱ１は、この出力信号ＳＧ１（制御信号）に基づいてオン・オフ制御される。
【００３２】
このように構成されたＤＣ−ＤＣコンバータ１の通常時の動作について、図２にしたがって説明する。
図２に示すように、制御回路１０ａでは、発振器１５から出力されるクロック信号ＣＬＫの立ち下がりに基づいて、ＲＳ−ＦＦ回路１６が一定周期でセット状態に遷移され、Ｈレベルの出力信号ＳＧ１が出力される（時刻ｔ１）。このＨレベルの出力信号ＳＧ１に応答して出力トランジスタＱ１がオンされる。すると、入力電圧ＶｉｎからチョークコイルＬ１を介して出力端子Ｔｏに至る電流経路が形成され、チョークコイルＬ１に流れるコイル電流ＩＬが増大してチョークコイルＬ１に電磁エネルギーが蓄積される。これにより、出力電圧Ｖｏが徐々に上昇する（時刻ｔ１〜ｔ２）。なお、参照電圧Ｖｒは、クロック信号ＣＬＫの立ち下がりに基づいて生成されるスロープ信号Ｖｓが基準電圧Ｖｒｅｆに加算されることにより、基準電圧Ｖｒｅｆから傾き−ｍで徐々に減少する。
【００３３】
そして、抵抗Ｒ１，Ｒ２による分圧電圧Ｖ１が参照電圧Ｖｒよりも高くなると（時刻ｔ２）、ＲＳ−ＦＦ回路１６のリセット端子ＲにＬレベルの出力信号ＳＧ２（リセット信号）が入力される。このため、ＲＳ−ＦＦ回路１６は、リセット状態に遷移し、Ｌレベルの出力信号ＳＧ１を出力して出力トランジスタＱ１をオフする。すると、グランドから出力端子Ｔｏに至る電流経路が形成され、この電流経路に流れるコイル電流ＩＬが減少してチョークコイルＬ１に蓄積された電磁エネルギーが出力端子Ｔｏに向けて放出される。これにより、出力電圧Ｖｏが徐々に減少する（時刻ｔ２〜ｔ３）。そして、発振器１５からＬレベルのクロック信号ＣＬＫが出力されると、再度、出力トランジスタＱ１がオンされる（時刻ｔ３）。
【００３４】
このような出力トランジスタＱ１のオン・オフ動作時に、出力電圧Ｖｏが低い場合には、分圧電圧Ｖ１が低くなり、分圧電圧Ｖ１が参照電圧Ｖｒよりも高くなる（リセット信号が出力される）までの時間が長くなる。このため、出力トランジスタＱ１のオン時間が長くなる。一方、出力電圧Ｖｏが高い場合には、分圧電圧Ｖ１が高くなり、リセット信号が出力されるまでの時間が短くなるため、出力トランジスタＱ１のオン時間が短くなる。
【００３５】
このような動作により、出力トランジスタＱ１が発振器１５の発振周波数に基づいて一定周期でオンされるとともに、出力トランジスタＱ１がオフされるタイミングは、分圧電圧Ｖ１と参照電圧Ｖｒとの比較結果に基づいて決定される。したがって、出力電圧Ｖｏの高低に基づいてオフタイミング（オン時間）が変化され、出力電圧Ｖｏが基準電圧Ｖｒｅｆに基づく一定電圧（目標電圧）に維持される。
【００３６】
次に、負荷が急変して負荷に流れる負荷電流Ｉｏが急激に上昇した場合の動作について説明する。
負荷電流Ｉｏが急激に上昇すると、出力電圧Ｖｏが急激に低下し、その出力電圧Ｖｏが目標電圧（分圧電圧Ｖ１が基準電圧Ｖｒｅｆ）よりも極端に低い値となる（図２の時刻ｔ４〜ｔ５参照）。このように一旦出力電圧Ｖｏが目標電圧よりも極端に低い値になってしまうと、従来のＰＦＭ方式のＤＣ−ＤＣコンバータでは、その出力電圧Ｖｏを再び目標電圧に収束させるまでに多大な時間を要する。
【００３７】
これに対して、本実施形態のＤＣ−ＤＣコンバータ１では、上述のように出力トランジスタＱ１を一定周期でオンし、出力電圧Ｖｏの高低に基づいてオフタイミングを変化させ、さらに基準電圧Ｖｒｅｆにスロープ信号Ｖｓを加算することで、負荷急変の発生から極めて短時間で出力電圧Ｖｏを目標電圧に収束させることができる。以下に、この動作について詳述する。
【００３８】
図２に示すように、時刻ｔ４から時刻ｔ５にかけて負荷電流Ｉｏが急激に上昇すると、出力電圧Ｖｏが急激に低下する。この急激な低下分がハイパス容量Ｃ２を通じて分圧電圧Ｖ１に迅速に伝達されるため、分圧電圧Ｖ１も急激に低下する。そして、負荷電流Ｉｏの上昇が終了すると、出力電圧Ｖｏ及び分圧電圧Ｖ１の低下も停止する（時刻ｔ５）。このとき、制御回路１０ａからはＨレベルの出力信号ＳＧ１が出力され、このＨレベルの出力信号ＳＧ１に応答して出力トランジスタＱ１がオンされている。これにより、時刻ｔ５からは出力電圧Ｖｏが徐々に上昇し、これに伴って分圧電圧Ｖ１も徐々に上昇する。ここで、分圧電圧Ｖ１は基準電圧Ｖｒｅｆよりも極端に低い値になっている状態から上昇するため、分圧電圧Ｖ１が基準電圧Ｖｒｅｆよりも高くなる（リセット信号が出力される）まで多大な時間がかかり、オン時間が極端に長くなる。ところが、本実施形態のＤＣ−ＤＣコンバータ１では、分圧電圧Ｖ１と比較される参照電圧Ｖｒが基準電圧Ｖｒｅｆに傾き−ｍ（出力電圧Ｖｏの変動の傾斜と逆向きの傾斜）のスロープ信号Ｖｓを加算した電圧となっている。このため、分圧電圧Ｖ１が参照電圧Ｖｒよりも高くなるタイミング（オフタイミング）が、基準電圧Ｖｒｅｆ一定の場合よりも早くなる。
【００３９】
図２の例では、時刻ｔ６において、分圧電圧Ｖ１が参照電圧Ｖｒよりも高くなり、比較器１１からＬレベルの出力信号ＳＧ２（リセット信号）がＲＳ−ＦＦ回路１６のリセット端子Ｒに出力される。このため、ＲＳ−ＦＦ回路１６からＬレベルの出力信号ＳＧ１が出力されて出力トランジスタＱ１がオフされ、出力電圧Ｖｏが徐々に減少する（時刻ｔ６〜ｔ７）。このように、次のスイッチングサイクルに入る前に出力トランジスタＱ１をオフさせることができ、スイッチングサイクルの飛び越しの発生を抑制することができる。このため、スイッチングサイクルの飛び越しにより発生しやすくなる低調波発振の発生も抑制することができる。また、出力電圧Ｖｏが目標電圧以上に上昇してしまうオーバーシュートの発生も抑制されている。
【００４０】
さらに、図２の例では、出力電圧Ｖｏの減少が停止する時刻ｔ７における出力電圧Ｖｏの電圧値が、負荷急変前の時刻ｔ４における出力電圧Ｖｏの電圧値と略等しくなる。このため、時刻ｔ７において、発振器１５からＬレベルのクロック信号ＣＬＫが出力されて次のスイッチングサイクルに遷移されると、上述した時刻ｔ１から時刻ｔ３までと略同様の動作が行われる。すなわち、本実施形態のＤＣ−ＤＣコンバータ１では、負荷急変から極めて短時間、具体的には１サイクル（時刻ｔ４〜ｔ７）で出力電圧Ｖｏを目標電圧に収束させることができる。
【００４１】
ここで、スロープ信号Ｖｓの機能を説明するための比較例として、基準電圧Ｖｒｅｆにスロープ信号Ｖｓを重畳しない場合の動作を図３にしたがって説明する。なお、スロープ信号Ｖｓ以外の条件は、図２の場合と同様とする。
【００４２】
図３に示すように、時刻ｔ８から時刻ｔ９にかけて負荷電流Ｉｏが急激に上昇すると、出力電圧Ｖｏが急激に低下し、これに伴って分圧電圧Ｖ１も急激に低下する。そして、負荷電流Ｉｏの上昇が終了すると、出力電圧Ｖｏ及び分圧電圧Ｖ１の低下も停止する（時刻ｔ９）。このとき、制御回路１０ａから出力されるＨレベルの出力信号ＳＧ１に応答して出力トランジスタＱ１がオンされているため、時刻ｔ９から出力電圧Ｖｏ及び分圧電圧Ｖ１が徐々に上昇する。ここで、図２の場合と同様に、分圧電圧Ｖ１は、基準電圧Ｖｒｅｆよりも極端に低い値になっている状態から上昇されるため、この分圧電圧Ｖ１が基準電圧Ｖｒｅｆよりも高くなるまで多大な時間がかかる。このとき、分圧電圧Ｖ１と比較される電圧が基準電圧Ｖｒｅｆ一定であるため、基準電圧Ｖｒｅｆにスロープ信号Ｖｓを加算した場合よりもオフタイミングが遅くなる。具体的には、次のスイッチングサイクルに入る前（時刻ｔ１０より前）までに、分圧電圧Ｖ１が基準電圧Ｖｒｅｆまで上昇せず、出力トランジスタＱ１をオフさせることができず、スイッチングサイクルの飛び越しが発生する。そして、次のスイッチングサイクルに入ってから直ぐの時刻ｔ１１において、分圧電圧Ｖ１が基準電圧Ｖｒｅｆより高くなり、出力トランジスタＱ１がオフされる。このため、時刻ｔ１１〜ｔ１２のサイクルでは、出力トランジスタＱ１のオフ時間が極端に長くなって出力電圧Ｖｏの下限値が必要以上に低くなる。次のサイクル（時刻ｔ１２〜ｔ１３）では、オン時間が極端に長くなってオフ時間が短くなるため、出力電圧Ｖｏの下限値が余分に高くなる。このような動作が繰り返され、時刻ｔ１４以降に出力電圧Ｖｏが目標電圧に収束する。
【００４３】
このように、基準電圧Ｖｒｅｆにスロープ信号Ｖｓを加算しない場合には、負荷急変後から数サイクル（図３では、約４サイクル（時刻ｔ８〜ｔ１４））は低調波発振が発生する。このため、この低調波発振に起因して出力電圧Ｖｏが不安定となり、負荷急変後から出力電圧Ｖｏが目標電圧に収束するまでの収束時間が、スロープ信号Ｖｓを加算した場合よりも長くなってしまう。具体的には、図３の例では、負荷急変後から出力電圧Ｖｏが目標電圧に収束するまでに４サイクルの時間がかかる。この結果からも明らかなように、基準電圧Ｖｒｅｆにスロープ信号Ｖｓを加算することによって、低調波発振の発生を抑制でき、負荷急変後から出力電圧Ｖｏを目標電圧に収束させるまでの収束時間を短縮することができる。
【００４４】
なお、スロープ信号Ｖｓを加算しない場合であっても、出力トランジスタＱ１を一定周期でオンし、出力電圧Ｖｏの高低に基づいてオフタイミングを変化させることによって、従来のＰＦＭ方式のＤＣ−ＤＣコンバータよりも収束時間を短縮することができる。
【００４５】
以上説明したように、本実施形態によれば、以下の効果を奏することができる。
（１）出力トランジスタＱ１を一定周期でオンし、分圧電圧Ｖ１と参照電圧Ｖｒとの比較結果に基づいてオフタイミングを変化させるようにした。これにより、エラーアンプを介さずに、出力電圧Ｖｏと参照電圧Ｖｒとを比較器１１にて直接に比較し、即時に出力トランジスタＱ１をオンさせることができるため、従来のＰＦＭ方式と同様に、負荷急変に対して高速応答が可能である。また、出力トランジスタＱ１が一定周期でオンされるため、スイッチング周波数の変動が抑制される。これにより、ノイズ対策を容易に行うことができる。
【００４６】
さらに、基準電圧Ｖｒｅｆにスロープ信号Ｖｓを加算するようにした。これにより、負荷急変時において出力トランジスタＱ１のオン時間が極端に長くなる場合でも、スイッチングサイクルの飛び越しの発生を抑制でき、低調波発振の発生も抑制することができる。このため、負荷急変から出力電圧Ｖｏが目標電圧に収束するまでの収束時間を大幅に短縮することができる。さらには、出力電圧Ｖｏが目標電圧以上に上昇してしまうオーバーシュートの発生も抑制することができる。
【００４７】
（２）無負荷時において、分圧電圧Ｖ１が参照電圧Ｖｒを超えている場合（比較器１１からリセット信号が出力されている場合）に、発振器１５から出力されるＬレベルのクロック信号ＣＬＫ（セット信号）に応答してＲＳ−ＦＦ回路１６がセット状態に遷移してしまうと、出力トランジスタＱ１がオンされてしまう。すると、出力電圧Ｖｏが上昇することとなる。こうなると、既に出力電圧Ｖｏが目標電圧を超えている状態にも関わらず出力電圧Ｖｏがさらに上昇することになり、出力電圧Ｖｏの無駄な上昇を抑えることができない。これに対して、本実施形態では、セット信号（Ｌレベルのクロック信号ＣＬＫ）よりもリセット信号（Ｌレベルの出力信号ＳＧ２）を優先させるためのインバータ回路１３及びオア回路１４を設けるようにした。このため、無負荷時において、出力電圧Ｖｏの無駄な上昇を抑制することができ、過電圧の発生を抑制することができる。
【００４８】
（３）抵抗Ｒ１にハイパス容量Ｃ２を並列に接続するようにした。このハイパス容量Ｃ２を介して出力電圧Ｖｏの変動分（ＡＣ成分）を迅速に比較器１１に伝達させることができるため、応答を高速化することができる。
【００４９】
（第２実施形態）
以下、本発明を具体化した第２実施形態について、図４に従って説明する。この実施形態のＤＣ−ＤＣコンバータ２は、第１実施形態のＤＣ−ＤＣコンバータ１に抵抗Ｒ３，Ｒ４及びコンデンサＣ３を追加したものである。以下、第１実施形態との相違点を中心に説明する。先の図１に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
【００５０】
図４に示すように、制御回路１０ｂ内の抵抗Ｒ１（ハイパス容量Ｃ２）と抵抗Ｒ２との接続点は、比較器１１の非反転入力端子に接続されるとともに、抵抗Ｒ３を介して比較器１１の反転入力端子に接続されている。また、抵抗Ｒ３は、コンデンサＣ３を介してグランドに接続されるとともに、抵抗Ｒ４に接続されている。スロープ補償回路１２は、この抵抗Ｒ４を介して比較器１１の反転入力端子に接続されている。この抵抗Ｒ４は、加算回路として機能する。すなわち、スロープ補償回路１２から出力され抵抗Ｒ４を通過する参照電圧Ｖｒに、抵抗Ｒ３及びコンデンサＣ３からなるローパスフィルタを介して分圧電圧Ｖ１が加算される。そして、その加算された電圧が補正参照電圧Ｖｒｃとして比較器１１の反転入力端子に入力される。
【００５１】
なお、抵抗Ｒ３の抵抗値は、抵抗Ｒ４の抵抗値と同等もしくは抵抗Ｒ４の抵抗値よりも高く設定される。また、抵抗Ｒ３の抵抗値とコンデンサＣ３の容量値とによって設定されるローパスフィルタのカットオフ周波数は、出力トランジスタＱ１のスイッチング周波数の数分の１倍になるように設定されている。
【００５２】
これら追加した抵抗Ｒ３，Ｒ４及びコンデンサＣ３によって、起動時や負荷急変時などの電圧変化が大きい場合に、出力電圧Ｖｏが目標電圧を超えてオーバーシュート（またはアンダーシュート）することを抑制できる。詳述すると、例えば図２の時刻ｔ４から時刻ｔ５のように、負荷電流Ｉｏが急激に増加すると、出力電圧Ｖｏが急激に低下し、これに伴って分圧電圧Ｖ１が急激に低下する。すると、この分圧電圧Ｖ１の急激な低下分が抵抗Ｒ３及びコンデンサＣ３からなるローパスフィルタを介して参照電圧Ｖｒに加算されるため、出力電圧Ｖｏ（分圧電圧Ｖ１）の低下に合わせて補正参照電圧Ｖｒｃも低下する。これにより、分圧電圧Ｖ１と補正参照電圧Ｖｒｃとの電圧差が小さくなるため、分圧電圧Ｖ１が補正参照電圧Ｖｒｃよりも高くなるタイミング（オフタイミング）が早くなり、出力トランジスタＱ１のオン時間が短縮される。このため、図２の時刻ｔ６に対応するタイミングが早くなることにより負荷電流Ｉｏの過大な増大が抑えられ、出力電圧Ｖｏが目標電圧を超えてオーバーシュートすることが抑制される。そして、その後も、出力電圧Ｖｏの変動に合わせて補正参照電圧Ｖｒｃが所望の基準電圧Ｖｒｅｆに徐々に収束され、これに伴って出力電圧Ｖｏが基準電圧Ｖｒｅｆに基づく目標電圧に緩やかに収束される。このため、本実施形態のＤＣ−ＤＣコンバータ２では、負荷急変時において、出力電圧Ｖｏがオーバーシュートすることなく、その出力電圧Ｖｏを目標電圧に収束させることができる。
【００５３】
なお、ＤＣ−ＤＣコンバータ２の起動時には、抵抗Ｒ４及びコンデンサＣ３からなるローパスフィルタによって、基準電圧Ｖｒｅｆ（補正参照電圧Ｖｒｃ）の立ち上がり速度を遅くすることができる。すなわち、抵抗Ｒ４の抵抗値とコンデンサＣ３の容量値とによって設定される時定数に基づいて、基準電圧Ｖｒｅｆの立ち上がり速度を遅くすることができ、基準電圧Ｖｒｅｆを緩やかに立ち上げることができる。これによって、ＤＣ−ＤＣコンバータ２の起動時において、出力電圧Ｖｏが目標電圧を超えてオーバーシュートすることを抑制することができる。
【００５４】
以上説明した実施形態によれば、上記第１実施形態の（１）〜（３）の作用効果に加えて以下の効果を奏する。
（１）従来のＰＦＭ方式のＤＣ−ＤＣコンバータでは、負荷急変に対して高速応答が行われるものの、負荷急変に伴う過渡応答が収束する段階においても高速応答の状態が継続されてしまう。このため、ＤＣ−ＤＣコンバータの出力電圧Ｖｏが目標電圧を超えてオーバーシュートし、その後にリンギング現象が生じてしまう。このようなリンギング現象が発生すると、一旦変動した出力電圧Ｖｏが目標電圧に収束するまでに多大な時間を要することになる。
【００５５】
これに対して、本実施形態では、参照電圧Ｖｒに分圧電圧Ｖ１が抵抗Ｒ３及びコンデンサＣ３からなるローパスフィルタを介して加算された補正参照電圧Ｖｒｃと、分圧電圧Ｖ１とを比較器１１にて比較するようにした。これにより、負荷急変時などに、出力電圧Ｖｏの変動に合わせて補正参照電圧Ｖｒｃも変動させることができるため、必要以上にオン時間が長くなることを抑制できる。この結果、出力電圧Ｖｏが目標電圧を超えてオーバーシュートすることを抑制でき、そのオーバーシュートに伴って発生するリンギング現象の発生も抑制することができる。したがって、負荷急変から出力電圧Ｖｏが目標電圧に収束するまでの収束時間を短縮することができる。
【００５６】
（２）参照電圧Ｖｒを抵抗Ｒ４及びコンデンサＣ３からなるローパスフィルタを介して比較器１１に入力するようにした。これにより、ＤＣ−ＤＣコンバータ２の起動時において、上記ローパスフィルタの時定数に応じて基準電圧Ｖｒｅｆを緩やかに立ち上げることができる。このため、起動時におけるオーバーシュートの発生を抑制することができる。
【００５７】
さらに、このローパスフィルタは、起動時のオーバーシュートの発生を抑制する回路として知られているソフトスタート回路に比べて極めて単純な回路であり、回路規模の増大も抑制することができる。
【００５８】
（３）コンデンサＣ３を設けて抵抗Ｒ３及びコンデンサＣ３からなるローパスフィルタを介して分圧電圧Ｖ１を参照電圧Ｖｒに加算するようにした。このため、分圧電圧Ｖ１を参照電圧Ｖｒに加算するときに比較器１１の利得が低下することを好適に抑制することができる。
【００５９】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記各実施形態におけるハイパス容量Ｃ２を省略してもよい。
【００６０】
・上記第１実施形態におけるインバータ回路１３及びオア回路１４を省略してもよい。例えば無負荷にならないＤＣ−ＤＣコンバータであれば、無負荷時における過電圧の発生という問題がそもそも発生しないため、インバータ回路１３及びオア回路１４を省略しても上記第１実施形態と同様の効果を奏することができる。
【００６１】
・上記各実施形態における抵抗Ｒ１，Ｒ２からなる分圧回路を省略してもよい。すなわち、比較器１１にて出力電圧Ｖｏと参照電圧Ｖｒとを比較するようにしてもよい。
・上記各実施形態におけるＲＳ−ＦＦ回路１６の内部構成はとくに制限されない。
【００６２】
・上記各実施形態では、出力トランジスタＱ１をＮチャネルＭＯＳトランジスタで構成するようにしたが、スイッチング素子であればとくに制限されない。例えば、出力トランジスタＱ１をＰチャネルＭＯＳトランジスタで構成するようにしてもよい。また、出力トランジスタＱ１をバイポーラトランジスタで構成するようにしてもよい。
【００６３】
・上記各実施形態では、入力電圧Ｖｉｎを降圧した出力電圧Ｖｏを生成する降圧型のＤＣ−ＤＣコンバータに具体化したが、入力電圧Ｖｉｎを昇圧した出力電圧Ｖｏを生成する昇圧型のＤＣ−ＤＣコンバータに具体化してもよい。このような昇圧型のＤＣ−ＤＣコンバータの一例を図５に示す。
【００６４】
図５に示すＤＣ−ＤＣコンバータのＲＳ−ＦＦ回路１６は、発振器１５からのＬレベルのクロック信号ＣＬＫに応答してセット状態に遷移し、Ｈレベルの出力信号をインバータ回路３２に出力する。このため、制御回路３０は、Ｌレベルのクロック信号ＣＬＫに基づいて、Ｌレベルの出力信号ＳＧ１を出力トランジスタＱ１１に出力し、出力トランジスタＱ１１をオフする。また、ＲＳ−ＦＦ回路１６は、分圧電圧Ｖ１が参照電圧Ｖｒよりも低くなったときに比較器３１から出力されるＬレベルの出力信号ＳＧ２に応答してリセット状態に遷移し、Ｌレベルの出力信号をインバータ回路３２に出力する。このため、制御回路３０は、出力電圧Ｖｏ（分圧電圧Ｖ１）の低下を検出し、Ｈレベルの出力信号ＳＧ１を出力トランジスタＱ１１に出力し、出力トランジスタＱ１１をオンする。この制御回路３０から出力される出力信号ＳＧ１に基づく出力トランジスタＱ１のオン・オフ制御によって、入力電圧Ｖｉｎが昇圧されて出力電圧Ｖｏが生成される。なお、この図５に示したＤＣ−ＤＣコンバータは、昇圧型であることにより出力トランジスタＱ１１が１サイクルの間にオフ動作を取る必要があるため、図１におけるインバータ回路１３及びオア回路１４に対応する構成が省略されている。
【００６５】
・上記各実施形態では、非同期整流方式のＤＣ−ＤＣコンバータに具体化したが、同期整流方式のＤＣ−ＤＣコンバータに具体化してもよい。
・上記各実施形態では、スロープ信号Ｖｓをランプ波形の信号としたが、例えば三角波形の信号にしてもよい。なお、このスロープ信号Ｖｓの傾斜は、入力電圧Ｖｉｎや出力電圧Ｖｏに基づいて設定すればよい。
【００６６】
・上記各実施形態では、基準電圧Ｖｒｅｆにスロープ信号Ｖｓを加算するようにしたが、分圧電圧Ｖ１（フィードバック信号）にスロープ信号Ｖｓを加算するようにしてもよい。すなわち、分圧電圧Ｖ１にスロープ信号Ｖｓを加算した比較電圧と、基準電圧Ｖｒｅｆとを比較器１１にて比較するようにしてもよい。なお、この場合、スロープ信号Ｖｓの傾斜は、出力電圧Ｖｏの変動の傾斜と同一方向とし、分圧電圧Ｖ１の変動の傾斜角を大きくするように設定することが好ましい。
【００６７】
・上記第２実施形態におけるスロープ補償回路１２を省略するようにしてもよい。すなわち、比較器１１にて分圧電圧Ｖ１と比較される電圧を、基準電圧Ｖｒｅｆに分圧電圧Ｖ１が抵抗Ｒ３及びコンデンサＣ３からなるローパスフィルタを介して加算された電圧としてもよい。この構成によっても、ＤＣ−ＤＣコンバータ２の起動時や負荷急変時などにおいて、出力電圧Ｖｏが目標電圧を超えてオーバーシュートするのを抑制できるため、出力電圧Ｖｏが目標電圧に収束するまでの時間を短縮することができる。
【００６８】
・図６に示されるように、上記第２実施形態における抵抗Ｒ３，Ｒ４及びコンデンサＣ３を、例えば図７に示した従来のＰＦＭ方式のＤＣ−ＤＣコンバータに適用するようにしてもよい。この構成によっても、ＤＣ−ＤＣコンバータの起動時や負荷急変時などにおいて、出力電圧Ｖｏが目標電圧を超えてオーバーシュートするのを抑制できるため、出力電圧Ｖｏが目標電圧に収束するまでの時間を短縮することができる。
【００６９】
・以上説明したＤＣ−ＤＣコンバータを、例えばマイクロプロセッサを利用した電子機器に搭載するようにしてもよい。このような電子機器では、負荷（マイクロプロセッサ等）の急激な変動が多いため、上記各実施形態で説明した効果がより有効となる。
【００７０】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
スイッチング素子をオン・オフ制御することにより、入力電圧から基準電圧に応じた出力電圧を生成するための制御回路を備えるＤＣ−ＤＣコンバータにおいて、
前記制御回路は、
前記出力電圧に比例したフィードバック信号と参照電圧とを比較し、前記フィードバック信号が前記参照電圧を横切る場合を検出して検出信号を生成する比較器と、
一定周期のパルス信号を生成する発振器と、
前記パルス信号により第１状態から第２状態に遷移し、前記検出信号に応答して前記第２状態から前記第１状態に遷移するとともに、前記第１及び第２状態に応じて前記スイッチング素子をオン・オフ制御する制御信号を生成するフリップフロップ回路と、を備え、
前記参照電圧は、前記基準電圧に所定の傾斜を有するスロープ信号が加算された電圧であることを特徴とするＤＣ−ＤＣコンバータ。
（付記２）
スイッチング素子をオン・オフ制御することにより、入力電圧を所定の電圧に変換して出力電圧を生成するための制御回路を備えるＤＣ−ＤＣコンバータにおいて、
前記制御回路は、
前記出力電圧に比例したフィードバック信号に所定の傾斜を有するスロープ信号が加算された比較電圧と、参照電圧とを比較し、前記比較電圧が前記参照電圧を横切る場合を検出して検出信号を生成する比較器と、
一定周期のパルス信号を生成する発振器と、
前記パルス信号により第１状態から第２状態に遷移し、前記検出信号に応答して前記第２状態から前記第１状態に遷移するとともに、前記第１及び第２状態に応じて前記スイッチング素子をオン・オフ制御する制御信号を生成するフリップフロップ回路と、
を備えることを特徴とするＤＣ−ＤＣコンバータ。
（付記３）
前記所定の傾斜は、前記出力電圧の変動の傾斜とは逆方向の傾斜であることを特徴とする付記１に記載のＤＣ−ＤＣコンバータ。
（付記４）
前記所定の傾斜は、前記フィードバック信号の変動の傾斜角を大きくする傾斜であることを特徴とする付記２に記載のＤＣ−ＤＣコンバータ。
（付記５）
前記参照電圧は、当該参照電圧に前記フィードバック信号がローパスフィルタを介して加算された上で前記比較器に入力されることを特徴とする付記１〜４のいずれか１つに記載のＤＣ−ＤＣコンバータ。
（付記６）
スイッチング素子をオン・オフ制御することにより、入力電圧から基準電圧に応じた出力電圧を生成するための制御回路を備えるＤＣ−ＤＣコンバータにおいて、
前記制御回路は、
前記出力電圧に比例したフィードバック信号と参照電圧とを比較し、前記フィードバック信号が前記参照電圧を横切る場合を検出して検出信号を生成する比較器と、
一定周期のパルス信号を生成する発振器と、
前記パルス信号により第１状態から第２状態に遷移し、前記検出信号に応答して前記第２状態から前記第１状態に遷移するとともに、前記第１及び第２状態に応じて前記スイッチング素子をオン・オフ制御する制御信号を生成するフリップフロップ回路と、を備え、
前記参照電圧は、前記基準電圧に前記フィードバック信号がローパスフィルタを介して加算された電圧であることを特徴とするＤＣ−ＤＣコンバータ。
（付記７）
前記ローパスフィルタのカットオフ周波数は、前記スイッチング素子のスイッチング周波数よりも低く設定されることを特徴とする付記５又は６に記載のＤＣ−ＤＣコンバータ。
（付記８）
前記制御回路は、
前記検出信号が出力されているときに、前記パルス信号を無効にする無効回路を備えることを特徴とする付記１〜７のいずれか１つに記載のＤＣ−ＤＣコンバータ。
（付記９）
前記制御回路は、
前記出力電圧が入力される前記制御回路の入力端子に接続される第１抵抗と、該第１抵抗に直列に接続される第２抵抗とを含む分圧回路と、
前記第１抵抗に並列に接続されるハイパス容量と、を備え、
前記出力電圧が前記分圧回路及び前記ハイパス容量に入力されて前記フィードバック信号が生成されることを特徴とする付記１〜８のいずれか１つに記載のＤＣ−ＤＣコンバータ。
（付記１０）
マイクロプロセッサを利用した電子機器に搭載されることを特徴とする付記１〜９のいずれか１つに記載のＤＣ−ＤＣコンバータ。
（付記１１）
スイッチング素子をオン・オフ制御することにより、入力電圧から基準電圧に応じた出力電圧を生成するための制御回路を備えるＤＣ−ＤＣコンバータにおいて、
前記制御回路は、
前記出力電圧に比例したフィードバック信号と参照電圧とを比較し、前記フィードバック信号が前記参照電圧を横切る場合を検出して検出信号を生成する比較器と、
前記検出信号に応答して所定期間、第１状態から第２状態に遷移するとともに、前記第１及び第２状態に応じて前記スイッチング素子をオン・オフ制御する制御信号を生成するフリップフロップ回路と、を備え、
前記参照電圧は、前記基準電圧に前記フィードバック信号がローパスフィルタを介して加算された電圧であることを特徴とするＤＣ−ＤＣコンバータ。
（付記１２）
スイッチング素子をオン・オフ制御することにより、入力電圧から基準電圧に応じた出力電圧を生成するＤＣ−ＤＣコンバータの制御回路において、
前記出力電圧に比例したフィードバック信号と参照電圧とを比較し、前記フィードバック信号が前記参照電圧を横切る場合を検出して検出信号を生成する比較器と、
一定周期のパルス信号を生成する発振器と、
前記パルス信号により第１状態から第２状態に遷移し、前記検出信号に応答して前記第２状態から前記第１状態に遷移するとともに、前記第１及び第２状態に応じて前記スイッチング素子をオン・オフ制御する制御信号を生成するフリップフロップ回路と、を備え、
前記参照電圧は、前記基準電圧に所定の傾斜を有するスロープ信号が加算された電圧であることを特徴とするＤＣ−ＤＣコンバータの制御回路。
【図面の簡単な説明】
【００７１】
【図１】第１実施形態のＤＣ−ＤＣコンバータを示す回路図。
【図２】第１実施形態のＤＣ−ＤＣコンバータの動作を示すタイミングチャート。
【図３】比較例のＤＣ−ＤＣコンバータの動作を示すタイミングチャート。
【図４】第２実施形態のＤＣ−ＤＣコンバータを示す回路図。
【図５】別例のＤＣ−ＤＣコンバータを示す回路図。
【図６】別例のＤＣ−ＤＣコンバータを示す回路図。
【図７】従来のＤＣ−ＤＣコンバータを示す回路図。
【符号の説明】
【００７２】
１，２  ＤＣ−ＤＣコンバータ
１０ａ，１０ｂ，３０，５０  ＤＣ−ＤＣコンバータ制御回路
１１，３１，６１  比較器
１２  スロープ補償回路
１３  インバータ回路（無効回路）
１４  オア回路（無効回路）
１５  発振器
１６  ＲＳ−フリップフロップ回路
６２  ワンショットフリップフロップ回路
Ｑ１，Ｑ１１  出力トランジスタ（スイッチング素子）
Ｒ１  第１抵抗
Ｒ２  第２抵抗
Ｒ３，Ｒ４  抵抗
Ｃ２  ハイパス容量
Ｃ３  コンデンサ
【図１】
2010051073.tif 000003
【図２】
2010051073.tif 000004
【図３】
2010051073.tif 000005
【図４】
2010051073.tif 000006
【図５】
2010051073.tif 000007
【図６】
2010051073.tif 000008
【図７】
2010051073.tif 000009