(57)【要約】【課題】同一種のチップ間で、容量値にばらつきの少ない容量を形成できる技術を提供する。【解決手段】配線Ｍ１Ａ、Ｍ２Ａ、Ｍ３Ａ、Ｍ４Ａを容量電極の一方とし、配線Ｍ１Ｂ、Ｍ２Ｂ、Ｍ３Ｂ、Ｍ４Ｂを容量電極の他方とし、層間絶縁膜９、１３、１６、１９を容量絶縁膜とするフリンジ容量において、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ４Ａ、Ｍ４Ｂの配置ピッチＬＰは、これらの配線のうちの最も配線幅の大きい配線Ｍ４Ａ、Ｍ４Ｂの配置ピッチに合わせる。配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの隣接配線間距離Ｌ１は、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの配線幅ＬＷより大きく、かつ最小加工寸法の１．３倍〜３倍程度、好ましくは２倍〜３倍程度とする。【選択図】図２
2010118563.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に形成された１層以上の第１の配線層を有する半導体装置であって、
前記第１の配線層は容量を形成し、
前記第１の配線層を形成する複数の第１の配線の各々は、前記容量の一対の容量電極となり、隣接する前記第１の配線間の距離を最小加工寸法の１．３倍〜３倍とした条件下で前記容量の容量値が決定され、
前記容量の製造誤差、前記容量値および隣接する前記第１の配線間の前記距離を基に、前記一対の容量電極となる一対の前記第１の配線の対向長が決定されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
隣接する前記第１の配線間における電界が１．５ＭＶ／ｃｍ以下となるように、隣接する前記第１の配線間の前記距離が決定されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記容量は、非接触で電源が供給される回路中のアナログ回路に含まれていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１の配線層の上層に前記第１の配線層と共に前記容量を形成する第２の配線層が形成され、
前記第２の配線層に含まれる複数の第２の配線は、前記第１の配線より大きな配線幅を有し、かつ前記複数の第１の配線と同じ配置ピッチで配置されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
平面で前記第１の配線層を取り囲む第３の配線を有し、
前記第３の配線は、基準電位と電気的に接続していることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記半導体基板上には機能毎に複数の回路ブロックが規定され、
前記第１の配線層および前記第３の配線は、前記複数の回路ブロックの１つに含まれていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１の配線層の上層に最上層配線層となる第３の配線層が形成され、
前記第３の配線層に含まれる複数の第４の配線の一部は、外部回路との電気的接続に用いられ、かつ前記容量を形成することを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記第１の配線層からなる前記容量が形成された領域において、前記半導体基板と、前記半導体基板の前記主面に形成された素子分離領域と、前記素子分離領域上に形成され、かつ、前記第１の配線と電気的に接続していない第１のゲート電極とを有し、
前記第１の配線層には、前記複数の第１の配線と電気的に接続していない第５の配線が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、金属配線間のフリンジ容量を精度よく形成する技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００８−１７２１３５号公報（特許文献１）は、容量素子を有する半導体装置において、各配線層における各容量素子の電極寸法を調整することによって、前記各配線層における総容量値の標準偏差をその総容量値で除した値が全ての配線層で略同じ値とする技術を開示している。すなわち、全配線層における全容量素子における積算容量値のばらつきが大きくなることを抑制する技術を開示している。
【特許文献１】特開２００８−１７２１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
非接触型のＩＣカードは、マイクロ波を使って半導体チップ（以下、単にチップと記す）内のメモリ回路へのデータの読み書き、または読み出しのみを可能としたカードであり、リードフレーム等で構成したアンテナにチップを実装した構造を有している。
【０００４】
非接触ＩＣカードは、内部に電源を含まず、電磁誘導によって電圧を発生し、内部の容量を含む共振回路の共振動作によって所望の出力電圧値を得ている。そのため、その容量値に製造誤差によるばらつきが生じていると、同一種のチップを備えた非接触ＩＣカードでも、通信距離が変わってしまうといった不具合が懸念される。
【０００５】
上記容量は、たとえば半導体基板（以下、単に基板と記す）上に形成された複数の配線層から形成されている。また、上記電磁誘導で発生した電圧は、たとえば約３０Ｖといった大きな値となるため、前記配線層を形成する配線（電極）に大きな電圧が印加されることになる。ここで、その容量電極となる２つの配線間が狭いと、２つの配線間でのリーク電流が発生する虞があり、リーク電流の発生が発生した場合には、容量が電荷を蓄積できなくなってしまう不具合が懸念される。
【０００６】
本発明の目的は、同一種のチップ間で、容量値にばらつきの少ない容量を形成できる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明による半導体装置は、半導体基板の主面上に形成された１層以上の第１の配線層を有する半導体装置であって、
前記第１の配線層は容量を形成し、
前記第１の配線層を形成する複数の第１の配線の各々は、前記容量の一対の容量電極となり、隣接する前記第１の配線間の距離を最小加工寸法の１．３倍〜３倍とした条件下で前記容量の容量値が決定され、
前記容量の製造誤差、前記容量値および隣接する前記第１の配線間の前記距離を基に、前記一対の容量電極となる一対の前記第１の配線の対向長が決定されているものである。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１１】
同一種のチップ間で、容量値にばらつきの少ない容量を形成できる。
【発明を実施するための最良の形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００１５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００１７】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
（実施の形態１）
本実施の形態１の半導体装置は、たとえば非接触型のＩＣカードに含まれるチップである。図１はそのチップの要部平面図であり、図２はそのチップの要部断面図である。
【００２１】
図１および図２に示すように、上記チップは、半導体基板として、たとえばｐ型の単結晶シリコンからなる基板１から形成されている。基板１の主面には、素子分離用のｎ型分離層２が形成され、さらにそのｎ型分離層２上にｐ型ウエル３およびｎ型ウエル４が形成されている。また、基板１の主面は、素子分離領域５によって半導体素子が形成される活性領域が規定されている。この素子分離領域５は、絶縁膜として、たとえば基板１の主面に形成した浅溝に酸化シリコンを埋め込むことで形成されている。さらに、基板１の主面には、実際の活性領域の規定には寄与しないダミー素子分離領域５Ａも形成されている。すなわち、ダミー素子分離領域５Ａは、ダミー素子分離領域５Ａの間に形成されたｎ型半導体領域６をダミーパターンとして区画するために設けられている。これら素子分離領域５およびダミー素子分離領域５Ａは同一工程で形成されたものであり、たとえば基板１上に酸化シリコン膜を堆積し、その酸化シリコン膜で基板１の主面に形成された浅溝を埋め込んだ後に、ＣＭＰ（Chemical Mechanical Polishing）等で浅溝外の酸化シリコン膜を除去することで形成される。その際、基板１の主面内にて、活性領域と素子分離領域５との間で表面に段差が生じて活性領域の表面が窪むことから、その段差形状が上層配線の配置状態に反映され、その上層配線によって形成される容量（フリンジ容量）値に誤差が生じてしまうことが懸念される。そこで、回路形成に寄与しない領域にダミー素子分離領域５Ａを配置することにより、活性領域の表面の窪みを小さくすることができる。
【００２２】
上記活性領域には、ｎ型半導体領域６およびｐ型半導体領域が形成されている。これらｎ型半導体領域６およびｐ型半導体領域の一部は、基板１の主面上に形成されたゲート電極と共に半導体素子であるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する。また、ｎ型半導体領域６およびｐ型半導体領域の一部は、下層のｐ型ウエル３またはｎ型ウエル４と、上層の配線とを電気的に接続し、その上層配線に基準電位を供給することに用いられる。基板１の主面上には、前記ゲート電極とは異なり、ＭＩＳＦＥＴの形成には寄与しないダミーゲート電極（第１のゲート電極）７が形成されている。ゲート電極とダミーゲート電極７とは同一工程で形成されたものであり、たとえば多結晶シリコン膜をパターニングすることで形成されている。基板１の主面内において、ゲート電極の配置状態に粗密の差が生じていると、後の工程でゲート電極上に堆積する層間絶縁膜の表面は、下部にゲート電極のない部分で窪んでしまうことが懸念される。このような窪みは、上層配線の配置状態に反映されてしまうことから、その上層配線によって形成される容量（フリンジ容量）値に誤差が生じてしまうことが懸念される。そこで、そのダミーゲート電極７を、平面におけるゲート電極の配置状態の粗密の差を解消するように配置することにより、層間絶縁膜の表面における窪みの発生を防ぐことができる。
【００２３】
上記ゲート電極およびダミーゲート電極７が形成された基板１の主面上には、例えば酸化シリコンからなる層間絶縁膜８がゲート電極およびダミーゲート電極７を覆うように形成されている。上記のように、ゲート電極の配置状態の粗密の差を解消するようにダミーゲート電極７が配置されていることにより、層間絶縁膜８の表面は平坦とすることができる。
【００２４】
層間絶縁膜８上には層間絶縁膜９が形成され、その層間絶縁膜９に形成された配線溝１０には、銅または銅合金を主導電層とする配線（第１の配線）Ｍ１Ａ、配線（第１の配線）Ｍ１Ｂおよび配線Ｍ１Ｃが形成され、これらの配線により第１層目の配線層（第１の配線層）が形成されている。層間絶縁膜９は、ＣＶＤ（Chemical Vapor Deposition）法で形成された酸化シリコン膜と比べて誘電率の低い材料（誘電率約３．９以下）から形成されており、その材料としては、ＳｉＯＣ膜または塗布法で成膜された酸化シリコンを主成分とする絶縁膜等を例示することができる。このような低誘電率材料を層間絶縁膜９として用いることにより回路動作の高速化を実現することができる。また、配線Ｍ１Ｃは、層間絶縁膜８に開孔されたコンタクトホール１１内に形成されたプラグ１２を介して、基板１の主面に形成されたｎ型半導体領域６またはｐ型半導体領域と電気的に接続し、基準電位（固定電位）が供給される構造となっている。
【００２５】
第１層目の配線層上には、層間絶縁膜１３が堆積されている。層間絶縁膜１３に形成された配線溝１４、および配線溝１４下に開孔され下層の配線に達するコンタクトホール１５を銅または銅合金で埋め込むことで、配線（第１の配線）Ｍ２Ａ、配線（第１の配線）Ｍ２Ｂおよび配線Ｍ２Ｃが形成され、これらの配線により第２層目の配線層（第１の配線層）が形成されている。これら配線Ｍ２Ａ、Ｍ２Ｂ、Ｍ２Ｃは、それぞれ配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃと接続している。層間絶縁膜１３については、層間絶縁膜９と同様にＣＶＤ法で形成された酸化シリコン膜と比べて誘電率の低い材料から形成されている。さらに第２層目の配線層上には、第２層目の配線層と同様の層間絶縁膜１６、配線溝１７、コンタクトホール１８、配線（第１の配線）Ｍ３Ａ、配線（第１の配線）Ｍ３Ｂおよび配線Ｍ３Ｃが形成されることによって第３層目の配線層（第１の配線層）が形成され、第３層目の配線層上には、第２層目および第３層目の配線層と同様の層間絶縁膜１９、配線溝２０、コンタクトホール２１、配線（第２の配線）Ｍ４Ａ、配線（第２の配線）Ｍ４Ｂおよび配線Ｍ４Ｃが形成されることによって第４層目の配線層（第２の配線層）が形成されている。配線Ｍ４Ａ、Ｍ４Ｂ、Ｍ４Ｃについては、下層の配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂより大きな配線幅で形成されているが、これは、第４層目の配線層は下層の配線層ほど配線が密集していないことと、電源配線のような大きな電流の流れる配線が含まれているので配線幅を大きくして抵抗値を下げることとが理由である。また、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂは、平面櫛歯状のパターンを備えた同一の平面パターン（図１参照）を有し、同一配線層では互いの櫛歯状パターンが互い違いに配置されている。
【００２６】
配線Ｍ１Ａ、Ｍ２Ａ、Ｍ３Ａ、Ｍ４Ａは、互いに接続し、それぞれ上部または下部となるように形成されている。また、配線Ｍ１Ｂ、Ｍ２Ｂ、Ｍ３Ｂ、Ｍ４Ｂは、互いに接続し、それぞれ上部または下部となるように形成されている。すなわち、配線Ｍ１Ａ、Ｍ２Ａ、Ｍ３Ａ、Ｍ４Ａを容量電極の一方とし、配線Ｍ１Ｂ、Ｍ２Ｂ、Ｍ３Ｂ、Ｍ４Ｂを容量電極の他方とし、層間絶縁膜９、１３、１６、１９を容量絶縁膜とするフリンジ容量が形成されている。本実施の形態において、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ４Ａ、Ｍ４Ｂに印加されるのは交流電圧とすることを例示できる。また、配線（第３の配線）Ｍ１Ｃ、Ｍ２Ｃ、Ｍ３Ｃ、Ｍ４Ｃは、互いに接続し、それぞれ上部または下部となるように形成され、基準電位が供給され、平面では配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ４Ａ、Ｍ４Ｂを取り囲んだパターンとなっている。すなわち、配線Ｍ１Ｃ、Ｍ２Ｃ、Ｍ３Ｃ、Ｍ４Ｃは、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ４Ａ、Ｍ４Ｂから形成されるフリンジ容量を電気的にシールドした構造となっている。
【００２７】
また、配線Ｍ１Ｃ、Ｍ２Ｃ、Ｍ３Ｃ、Ｍ４Ｃについては、基準電位（固定電位）とは電気的に接続しておらず、回路的には機能しないダミー配線（第５の配線）としてもよい。これは、層間絶縁膜に形成した配線溝に銅膜または銅合金膜を埋め込み、配線溝外の銅膜または銅合金膜をＣＭＰ（Chemical Mechanical Polishing）法によって除去する際に、平面最外周にある配線が高さ方向で目減りを起こしてしまう虞があるからである。平面最外周にフリンジ容量を形成する配線があると、そのような目減りによって容量値が低下してしまう不具合が懸念されるため、平面最外周にダミー配線を配置することにより、フリンジ容量の低下を防ぐことが可能となる。
【００２８】
配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ４Ａ、Ｍ４Ｂの配置ピッチＬＰは、これらの配線のうちの最も配線幅の大きい配線Ｍ４Ａ、Ｍ４Ｂの配置ピッチに合わせている。配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの隣接配線間距離Ｌ１は、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの配線幅ＬＷより大きく、かつ最小加工寸法の１．３倍〜３倍程度、好ましくは２倍〜３倍程度となっている。なお、ここで、本実施の形態における最小加工寸法とは、フォトリソグラフィ技術により基板に転写できる配線パターンの最小寸法を言う。これら配線および配線間の加工精度は、最小加工寸法に近付くほど最小加工寸法および設計寸法に対する相対的な製造誤差が大きくなる。そのため、本実施の形態のように、隣接する配線間を広く離間させることにより、最小加工寸法および設計寸法に対する相対的な製造誤差を抑制できるようになるので、チップ間でのフリンジ容量値のばらつきを低減できるようになる。それにより、同一種のチップを備えた非接触ＩＣカードにおいて、通信距離が変わってしまうといった不具合の発生を防ぐことが可能となる。一方、形成したいフリンジ容量値のばらつきの増加が所定値内で許容されるのであれば、その許容される範囲内で配線および配線間を微細に加工することも可能である。それにより、容量電極間距離および容量電極の厚さを小さくできるので、単位面積当たりのフリンジ容量値を大きく確保することが可能となる。
【００２９】
上記のように、本実施の形態では、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの隣接配線間距離Ｌ１を最小加工寸法の１．３倍〜３倍程度、好ましくは２倍〜３倍程度とすることを例示したが、この数値は、最小加工寸法の実際の数値に関わりなく同じである。これは、最小加工寸法の増減に伴って実際の製造誤差値も増減することから、最小加工寸法および設計寸法に対する相対的な製造誤差はほぼ変わらないからである。
【００３０】
上記フリンジ容量の容量値は、２つの容量電極の対向面積によって決定される。その２つの容量電極、すなわち配線Ｍ１Ａ、Ｍ２Ａ、Ｍ３Ａと、配線Ｍ１Ｂ、Ｍ２Ｂ、Ｍ３Ｂとの間の距離と、配線Ｍ１Ａ、Ｍ２Ａ、Ｍ３Ａと、配線Ｍ１Ｂ、Ｍ２Ｂ、Ｍ３Ｂとの対向長とによって２つの容量電極の対向面積が決定され、容量値も決定する。そこで、本実施の形態では、上記フリンジ容量値のばらつき（製造誤差）を加味した上で所望の容量値となるように、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂにおける寸法Ｌ２、Ｌ３、Ｌ４、Ｌ５およびコンタクトホール１５、１８、２１の寸法Ｌ６を決定する。
【００３１】
ここで、図３は、上記配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの配線幅ＬＷ（図１および図２参照）が最小加工寸法で０．１４μｍ、印加電圧が０Ｖの条件下において、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの隣接配線間距離Ｌ１とチップのフリンジ容量値との関係を示したものであり、複数のチップおよびＴＥＧ（Test Element Group）が作り込まれた１枚のウエハにおけるＴＥＧでの中央値と、チップ間のばらつきをσとした際の３σの値を示している。また、図４は、図３に示した測定結果を別の形式で示したものであり、６σを中央値で除した値と配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの隣接配線間距離Ｌ１との関係を示したものである。なお、図３および図４では、２枚のウエハについての測定結果を示している。また、図５は、複数のチップが作り込まれた１枚のウエハにおいて、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの配線幅ＬＷが最小加工寸法で０．１４μｍ、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの隣接配線間距離Ｌ１が０．４２μｍ（配線幅ＬＷの３倍）とした際の個々のチップのフリンジ容量値をウエハマップとして示したものであり、ウエハ内の中央値は０．０４３６ｆＦ／μｍであり、３σは０．００２０である。図５に示す結果では、フリンジ容量がウエハ内の中央値よりσ以上大きかったチップにはハッチングを施して示してある。なお、図５に示す結果では、フリンジ容量がウエハ内の中央値よりσ以上小さかったチップはなかった。
【００３２】
これら図３〜図５に示すように、前述した配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの隣接配線間距離Ｌ１を最小加工寸法の１．３倍〜３倍程度、好ましくは２倍〜３倍程度とすることの効果を実験結果からも確認することができる。すなわち、隣接する配線間を広く離間させることにより、最小加工寸法および設計寸法に対する相対的な製造誤差を抑制できるようになるので、チップ間でのフリンジ容量値のばらつきを低減できるようになる。なお、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの隣接配線間距離Ｌ１を最小加工寸法の３倍程度より大きくすると、チップ間でのフリンジ容量値のばらつきを低減できる一方で、チップの大型化を招く虞がある。そのため、上限は前述のように３倍程度とすることが好ましい。
【００３３】
図６および図７は、ウエハ内における第１層目の配線Ｍ１Ａと配線Ｍ１Ｂとの間の容量値のばらつきの様子を示したものであり、隣接する配線Ｍ１Ａと配線Ｍ１Ｂとの間の距離Ｌ１は、容量値のばらつき顕在化させるために上記の最小加工寸法の１．５倍〜３倍程度より小さい値としている。図６は隣接する配線Ｍ１Ａと配線Ｍ１Ｂとの間の距離Ｌ１を０．１２μｍ、０．１３μｍ、０．１４μｍ、０．１５μｍおよび０．１６μｍとした場合のそれぞれにおける容量値のばらつきを示し、図７は隣接する配線Ｍ１Ａと配線Ｍ１Ｂとの間を０．１２μｍとした場合の容量値のばらつきをウエハマップとして示したものである。また、図８および図９は、第２層目の配線Ｍ２Ａと配線Ｍ２Ｂとの間の容量値のばらつきの様子を示したものであり、隣接する配線Ｍ２Ａと配線Ｍ２Ｂとの間の距離Ｌ１は、容量値のばらつき顕在化させるために上記の最小加工寸法の１．３倍〜３倍程度より小さい値としている。図８は隣接する配線Ｍ２Ａと配線Ｍ２Ｂとの間の距離Ｌ１を０．１４μｍ、０．１６μｍおよび０．１８μｍとした場合のそれぞれにおける容量値のばらつきを示し、図９はその容量値のばらつきをウエハマップとして示したものである。これら図６〜図９に示すように、同一配線層において、容量値はウエハの中心ほど小さく、外周ほど大きくなることがわかる。
【００３４】
図１０は、上記フリンジ容量が形成されたチップにおける回路ブロックのレイアウトを示す説明図である。
【００３５】
図１０に示すように、上記フリンジ容量が形成されたチップＣＨＰは、複数の回路ブロックとして、たとえば、高周波アナログ回路ＲＦＣ、ＲＯＭ回路ＭＣ１、論理回路ＬＧＣ、ＲＡＭ回路ＭＣ２、不揮発性メモリ回路ＥＭＣ、電源電圧回路ＶＤＣ、基準電圧回路ＶＳＣ、電源スイッチ回路ＶＤＳＣ、および入出力回路ＩＯＣ１、ＩＯＣ２等が含まれている。
【００３６】
高周波アナログ回路ＲＦＣは、レギュレータ回路、ディテクタ回路および電磁誘導によって発生した電圧を増幅するための共振回路等を含み、フリンジ容量ＦＣはその共振回路に含まれる。また、チップＣＨＰに接続されたアンテナ（図示は省略）がコイルとなって電磁誘導が起こり、そのアンテナとフリンジ容量とで共振回路を形成している。共振回路の共振動作による他の回路の動作への電磁的影響が懸念されるが、前述したようにフリンジ容量となる配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ４Ａ、Ｍ４Ｂは、基準電位（固定電位）と電気的に接続した配線Ｍ１Ｃ、Ｍ２Ｃ、Ｍ３Ｃ、Ｍ４Ｃによって取り囲まれ、フリンジ容量を電気的にシールドした構造（図２参照）となっている。そのため、共振回路の共振動作による他の回路の動作への電磁的影響を防ぐことが可能となる。また、フリンジ容量ＦＣの容量電極間の電界が、たとえば約１．５ＭＶ／ｃｍといった大きな値となるように容量電極間の距離が設定された場合には、特に共振回路の共振動作による他の回路の動作への電磁的影響が懸念される。そこで、図１０に示すように、フリンジ容量ＦＣをチップＣＨＰのできるだけ外周近くに配置して他の回路ブロックから遠ざけることにより、フリンジ容量ＦＣを含む共振回路の共振動作が他の回路ブロックの動作に干渉してしまうことを防ぐことができる。
【００３７】
また、前述したように、層間絶縁膜９、１３、１６、１９は、ＣＶＤ法で形成された酸化シリコン膜と比べて誘電率の低い低誘電率材料、たとえば塗布法で成膜された酸化シリコンを主成分とする絶縁膜等から形成されている。このような低誘電率材料は、ＣＶＤ法で形成された酸化シリコン膜と比べてリーク電流が発生しやすいため、隣接する配線Ｍ１Ａと配線Ｍ１Ｂとの間の距離Ｌ１が小さすぎると、その隣接する配線Ｍ１Ａと配線Ｍ１Ｂとの間で電流がリークしてしまい、フリンジ容量として機能しなくなってしまう不具合が懸念される。しかしながら、本実施の形態では、前述のように配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの隣接配線間距離Ｌ１は、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの配線幅ＬＷより大きく、かつ最小加工寸法１．３倍〜３倍程度、好ましくは２倍〜３倍程度としている。それにより、隣接する配線Ｍ１Ａと配線Ｍ１Ｂとの間を十分離間させることができるので、隣接する配線Ｍ１Ａと配線Ｍ１Ｂとの間で電流がリークしてしまう不具合の発生を防ぐことができる。
【００３８】
また、前述したように、本実施の形態では、基板１の主面にてダミー素子分離領域５Ａおよびダミーゲート電極７を配置したことにより、層間絶縁膜９、１３、１６、１９の表面における窪みの発生を防いでいる。それにより、これら層間絶縁膜９、１３、１６、１９に形成する配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ４Ａ、Ｍ４Ｂの寸法精度および配置位置、特に高さ方向での寸法精度および配置位置を向上できるので、これら配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ４Ａ、Ｍ４Ｂから形成するフリンジ容量の容量値に生じる誤差、特に容量値が小さくなってしまう不具合を防ぐことができる。
【００３９】
（実施の形態２）
図１１は、本実施の形態２の半導体装置の要部断面図である。
【００４０】
本実施の形態２の半導体装置は、前記実施の形態１と同様に非接触型のＩＣカードに含まれるチップであるが、そのチップは、基板１に形成されたｎ型半導体領域６またはｐ型半導体領域とダミーゲート電極７を容量電極とし、ダミーゲート電極７下のゲート絶縁膜７Ａを容量絶縁膜とする容量Ｃ１を有するものである。この容量Ｃ１は、たとえばＰＬＬ（Phase-Locked Loop）回路中のフィルタ回路中にて用いられるものである。また、容量Ｃ１上には、基準電位（固定電位）と電気的に接続した配線Ｍ１Ｃが延在する構造となっている。それ以外の構造は、前記実施の形態１とほぼ同様である。
【００４１】
本実施の形態２においては、前記実施の形態１で説明した配線Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ４Ａ、Ｍ４Ｂから形成するフリンジ容量が、上記容量Ｃ１上に配置される構造となっている。ただし、容量Ｃ１上に配線Ｍ１Ｃが延在し、２つの容量を電磁的にシールドする構造となっていることから、配線Ｍ１Ａ、Ｍ１Ｂは容量Ｃ１上ではフリンジ容量形成に寄与していない。
【００４２】
上記のように、２つの容量が平面で重なる構造とすることにより、チップの面積を低減することが可能となる。本発明者の行った実験によれば、上記のような構造とすることにより、チップの面積を約２０％低減することができた。
【００４３】
上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。
【００４４】
（実施の形態３）
前記実施の形態１では、フリンジ容量を共振回路の容量として用いる場合について説明したが、本実施の形態３では、フリンジ容量をアナログ−デジタル変換器におけるサンプルホールド回路で用いる場合について説明する。
【００４５】
上記サンプルホールド回路で容量を設けるに当たって、フリンジ容量以外では、配線（第１層目の配線Ｍ１Ａまたは配線Ｍ１Ｂ）と他の金属膜Ｍ１Ｄ（たとえばチタン膜または窒化チタン膜等）とを容量電極とし、これら２つの容量電極間に薄い窒化シリコン膜等からなる容量絶縁膜１３Ａを配置することで形成された容量Ｃ２を用いることを例示できる（図１２参照）。本発明者がこのような容量Ｃ２を用いた場合と、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ４Ａ、Ｍ４Ｂから形成したフリンジ容量を用いた場合とについて検討したところ、フリンジ容量を用いた場合には、容量Ｃ２を用いた場合に比べてチップの面積を約５０％低減できることがわかった。すなわち、フリンジ容量をアナログ−デジタル変換器におけるサンプルホールド回路で用いることにより、チップを小型化することが可能となる。
【００４６】
上記のような本実施の形態３によっても、前記実施の形態１と同様の効果を得ることができる。
【００４７】
（実施の形態４）
図１３は、本実施の形態４の半導体装置の要部断面図である。
【００４８】
図１３に示すように、本実施の形態４の半導体装置は、前記実施の形態１とほぼ同様の構造を有している。前記実施の形態１では説明を省略したが、第４層目の配線層上には酸化シリコン膜等の絶縁膜２２を介して最上層の配線層（第３の配線層）を形成する配線（第４の配線）２３が形成されている。この配線２３の一部はボンディングパッドとなり、金等のボンディングワイヤによってチップ外部のアンテナと電気的に接続される。ボンディングワイヤによってチップとアンテナとを接続する代わりに、ボンディングパッドとなる配線２３上にバンプ電極を形成し、そのバンプ電極をアンテナに接続する構成として、チップとアンテナとを電気的に接続してもよい。配線２３を含む最上層の配線層上は、窒化シリコン膜２４および酸化シリコン膜２５が順次成膜され、配線２３を覆っている。これら窒化シリコン膜２４および酸化シリコン膜２５は、外部からの水分および不純物の浸入を防ぎ、α線の透過を抑制する保護膜として機能する。また、ボンディングパッドとなる配線２３上では、窒化シリコン膜２４および酸化シリコン膜２５に配線２３に達する開口部（図示は省略）が形成されている。
【００４９】
最上層の配線層を形成する配線２３は、チップを外部と電気的に接続するためのボンディングパッドとすることが主なる目的であることから、最上層の配線層においては、ボンディングパッドとなった配線２３間で配線２３が存在しない隙間となっている領域が多くなる。そこで、本実施の形態４では、この隙間において、ボンディングパッドとはならない配線（第４の配線）２３Ａ、２３Ｂを配置し、これら配線２３によって容量Ｃ３を形成する。この容量Ｃ３を形成する配線２３を、前記実施の形態１で説明した配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ４Ａ、Ｍ４Ｂと適宜電気的に接続することにより、チップの面積を増加させることなくチップ内のフリンジ容量値を増加することができる。
【００５０】
上記のような本実施の形態４によっても、前記実施の形態１と同様の効果を得ることができる。
【００５１】
（実施の形態５）
図１４は、本実施の形態５の半導体装置の要部断面図である。
【００５２】
図１４に示すように、本実施の形態５では、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ２Ｃ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ３Ｃ、Ｍ４Ａ、Ｍ４Ｂ、Ｍ４Ｃをアルミニウムまたはアルミニウム合金を主導電層として形成している。アルミニウムを主導電層としてこれら配線を形成した場合には、層間絶縁膜上に堆積したアルミニウム膜またはアルミニウム合金膜をエッチングによりパターニングすることで形成する。また、層間絶縁膜９、１３、１６にはコンタクトホール１５、１８、２１が形成され、これらコンタクトホール１５、１８、２１内に形成されたプラグ１５Ａ、１８Ａ、２１Ａを介して、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ２Ｃ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ３Ｃ、Ｍ４Ａ、Ｍ４Ｂ、Ｍ４Ｃは、上層または下層の配線と電気的に接続している。プラグ１５Ａ、１８Ａ、２１Ａは、たとえばタングステン膜をコンタクトホール１５、１８、２１に埋め込むことで形成されている。
【００５３】
上記のように配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ１Ｃ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ２Ｃ、Ｍ３Ａ、Ｍ３Ｂ、Ｍ３Ｃ、Ｍ４Ａ、Ｍ４Ｂ、Ｍ４Ｃをアルミニウムまたはアルミニウム合金を主導電層とした場合でも、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの隣接配線間距離Ｌ１（図１および図２参照）は、配線Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂの配線幅ＬＷ（図１および図２参照）より大きく、かつ最小加工寸法の１．３倍〜３倍程度、好ましくは２倍〜３倍程度とする。それにより、最小加工寸法および設計寸法に対する相対的な製造誤差を抑制できるようになるので、チップ間でのフリンジ容量値のばらつきを低減できるようになり、同一種のチップを備えた非接触ＩＣカードにおいて、通信距離が変わってしまうといった不具合の発生を防ぐことが可能となる。
【００５４】
上記のような本実施の形態５によっても、前記実施の形態１と同様の効果を得ることができる。
【００５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５６】
前記実施の形態においては、非接触型のＩＣカードに含まれるチップを例にとって説明したが、ＩＣカード以外にも、非接触型の電子タグに含まれるチップに対しても同様の技術を適用することができる。
【産業上の利用可能性】
【００５７】
本発明の半導体装置は、電子マネー、クレジットカード、携帯電話、有料衛星放送受信機、身分証明書、免許証、保険証、電子カルテ、および電子乗車券等、金融、医療、交通、運輸および教育等における各種の記憶媒体として用いることができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態１である半導体装置の要部平面図である。
【図２】本発明の実施の形態１である半導体装置の要部断面図である。
【図３】本発明の実施の形態１である半導体装置が有するチップにおける隣接配線間距離とチップのフリンジ容量値との関係を示した説明図である。
【図４】本発明の実施の形態１である半導体装置が有するチップにおける隣接配線間距離とチップのフリンジ容量値との関係を示した説明図である。
【図５】本発明の実施の形態１である半導体装置が有するチップのフリンジ容量値を製造工程中のウエハマップとして示した説明図である。
【図６】本発明の実施の形態１である半導体装置が有するチップの第１層目の配線間の容量値のばらつきを示す説明図である。
【図７】本発明の実施の形態１である半導体装置が有するチップの第１層目の配線間の容量値のウエハ内でのばらつきを示す説明図である。
【図８】本発明の実施の形態１である半導体装置が有するチップの第２層目の配線間の容量値のばらつきを示す説明図である。
【図９】本発明の実施の形態１である半導体装置が有するチップの第２層目の配線間の容量値のウエハ内でのばらつきを示す説明図である。
【図１０】本発明の実施の形態１である半導体装置が有するチップにおける回路ブロックのレイアウトを示す説明図である。
【図１１】本発明の実施の形態２である半導体装置の要部断面図である。
【図１２】本発明の実施の形態２である半導体装置における容量構造と比較した容量構造を説明する断面図である。
【図１３】本発明の実施の形態３である半導体装置の要部断面図である。
【図１４】本発明の実施の形態４である半導体装置の要部断面図である。
【符号の説明】
【００５９】
１  基板
２  ｎ型分離層
３  ｐ型ウエル
４  ｎ型ウエル
５  素子分離領域
５Ａ  ダミー素子分離領域
６  ｎ型半導体領域
７  ダミーゲート電極（第１のゲート電極）
７Ａ  ゲート絶縁膜
８  層間絶縁膜
９  層間絶縁膜
１０  配線溝
１１  コンタクトホール
１２  プラグ
１３  層間絶縁膜
１３Ａ  容量絶縁膜
１４  配線溝
１５  コンタクトホール
１５Ａ  プラグ
１６  層間絶縁膜
１７  配線溝
１８  コンタクトホール
１８Ａ  プラグ
１９  層間絶縁膜
２０  配線溝
２１  コンタクトホール
２１Ａ  プラグ
２２  絶縁膜
２３、２３Ａ、２３Ｂ  配線（第４の配線）
２４  窒化シリコン膜
２５  酸化シリコン膜
Ｃ１  容量
Ｃ２  容量
Ｃ３  容量
ＣＨＰ  チップ
ＥＭＣ  不揮発性メモリ回路
ＦＣ  フリンジ容量
ＩＯＣ１、ＩＯＣ２  入出力回路
ＬＧＣ  論理回路
Ｍ１Ａ、Ｍ１Ｂ、Ｍ２Ａ、Ｍ２Ｂ、Ｍ３Ａ、Ｍ３Ｂ  配線（第１の配線）
Ｍ１Ｃ、Ｍ２Ｃ、Ｍ３Ｃ、Ｍ４Ｃ  配線（第３の配線）
Ｍ１Ｄ  金属膜
Ｍ４Ａ、Ｍ４Ｂ  配線（第２の配線）
ＭＣ１  ＲＯＭ回路
ＭＣ２  ＲＡＭ回路
ＲＦＣ  高周波アナログ回路
ＶＤＣ  電源電圧回路
ＶＤＳＣ  電源スイッチ回路
ＶＳＣ  基準電圧回路
【図１】
2010118563.tif 000003
【図２】
2010118563.tif 000004
【図３】
2010118563.tif 000005
【図４】
2010118563.tif 000006
【図５】
2010118563.tif 000007
【図６】
2010118563.tif 000008
【図７】
2010118563.tif 000009
【図８】
2010118563.tif 000010
【図９】
2010118563.tif 000011
【図１０】
2010118563.tif 000012
【図１１】
2010118563.tif 000013
【図１２】
2010118563.tif 000014
【図１３】
2010118563.tif 000015
【図１４】
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