(57)【要約】      （修正有）【課題】製造工程による抵抗変化層の特性劣化を改善する抵抗変化層を用いた不揮発性記憶装置を提供する。【解決手段】基板１１上に形成された下層配線１５と、下層配線１５上の少なくとも一部に形成された抵抗変化層１６と、下層配線１５と抵抗変化層１６とを含む基板１１上に形成された層間絶縁層１７と、層間絶縁層１７を貫通して抵抗変化層１６に接続するように形成されたコンタクトホール２６と、抵抗変化層１６に接続し、コンタクトホール２６内に形成された埋め込み電極１９と、層間絶縁層１７上に埋め込み電極１９と接続し、下層配線１５に対して交差する上層配線２０とを備え、抵抗変化層１６は少なくとも酸素不足型の遷移金属酸化物を含み、かつコンタクトホール２６が接続する領域の抵抗変化層１６の表層部分がコンタクトホール２６と接続する領域以外の抵抗変化層１６の表層部分に比べて凹んだ形状になっている。【選択図】図５
2010245220.tif 000002
【特許請求の範囲】
【請求項１】
配線層上に酸素不足型の遷移金属型酸化物を含む抵抗変化層を形成する工程と、
前記抵抗変化層上に層間絶縁膜を形成する工程と、
前記層間絶縁膜をフッ素化合物ガスを含むエッチングガスを用いたドライエッチングによって、コンタクトホールを形成する工程と、
前記コンタクトホール底部に露出した前記抵抗変化層の表層の一部を、不活性ガスを用いたドライエッチングによって除去する工程と、
前記コンタクトホール中に埋め込み電極を形成する工程と、
を備えた不揮発性記憶装置の製造方法。
【請求項２】
基板上に下層配線を形成する工程（Ａ）と、
前記複数の下層配線上の少なくとも一部に、酸素不足型の遷移金属酸化物を含む抵抗変化層を形成する工程（Ｂ）と、
前記複数の下層配線と前記抵抗変化層とを含む前記基板上に層間絶縁層を形成する工程（Ｃ）と、
少なくともフッ素化合物ガスを含むエッチングガスを用いたドライエッチングによって、
前記層間絶縁層を貫通して、前記抵抗変化層に接続するようにコンタクトホールを形成する工程（Ｄ）と、
前記コンタクトホール底部に露出した前記抵抗変化層の表層の一部を、不活性ガスを用いたドライエッチングによって除去する工程（Ｅ）と、
前記コンタクトホール内に、前記抵抗変化層に接続する埋め込み電極を形成する工程（Ｆ）と、
前記層間絶縁層上に前記埋め込み電極に接続し、前記下層配線に交差する上層配線を形成する工程（Ｇ）と
を含むことを特徴とする不揮発性記憶装置の製造方法。
【請求項３】
前記工程（Ｂ）において、前記下層配線上に、前記抵抗変化層を前記下層配線と同形状に形成することを特徴とする請求項２に記載の不揮発性記憶装置の製造方法。
【請求項４】
前記工程（Ｆ）後に、前記埋め込み電極と前記上層配線との間に非オーミック性素子を形成する工程（Ｈ）をさらに含むことを特徴とする請求項１または請求項３に記載の不揮発性記憶装置の製造方法。
【請求項５】
配線上に形成された酸素不足型の遷移金属型酸化物層を含む抵抗変化層と、
前記抵抗変化層上に形成されたコンタクトホールを有する層間絶縁膜とを有し、
前記コンタクトホールは前記抵抗変化層に通じており、
前記コンタクトホールの底部と接する領域における前記抵抗変化層の厚さが前記コンタクトホールの底部と接する領域以外の領域における前記抵抗変化層の厚さよりも薄く形成されている不揮発性記憶装置。
【請求項６】
基板と、
前記基板上に形成された下層配線と、
前記下層配線上の少なくとも一部に形成された抵抗変化層と、
前記下層配線と前記抵抗変化層とを含む前記基板上に形成された層間絶縁層と、
前記層間絶縁層を貫通して、前記抵抗変化層に接続するように形成されたコンタクトホールと、
前記抵抗変化層に接続し、前記コンタクトホール内に形成された埋め込み電極と、
前記層間絶縁層上に、前記埋め込み電極に接続し、前記下層配線に対して交差する上層配線とを備え、
前記抵抗変化層は酸素不足型の遷移金属酸化物を含み、かつ前記コンタクトホールと接続する領域の前記抵抗変化層の表層部分が前記コンタクトホールと接続する領域以外の領域の前記抵抗変化層の表層部分に比べて凹んだ形状になっていることを特徴とする不揮発性記憶装置。
【請求項７】
前記抵抗変化層が、前記下層配線上において、前記下層配線と同形状に形成されていることを特徴とする請求項６に記載の不揮発性記憶装置。
【請求項８】
前記埋め込み電極と前記上層配線との間に非オーミック性素子をさらに備えることを特徴とする請求項６または請求項７に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化層を用いたクロスポイント型の不揮発性記憶装置に関し、特に微細化に適した構造の不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量かつ不揮発性の半導体記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性記憶装置は既に多くの分野で用いられている。さらに、このような強誘電体キャパシタを用いる不揮発性記憶装置に対して、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける材料を用いた不揮発性記憶装置（以下、ＲｅＲＡＭと呼ぶ）が、通常の半導体プロセスとの整合性を取りやすいという点で注目されている。
【０００３】
このＲｅＲＡＭの抵抗変化材料としては、ニッケル酸化膜（NｉＯ）、バナジウム酸化膜（Ｖ２Ｏ５）、亜鉛酸化膜（ＺｎＯ）、ニオブ酸化膜（Ｎｂ２Ｏ５）、チタン酸化膜（ＴｉＯ２）、タングステン酸化膜（ＷＯ３）またはコバルト酸化膜（ＣｏＯ）等が用いられている。このような遷移金属酸化膜は閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧または電流が印加されるまでは、その抵抗値を保持しつづけることが知られており、かつ既存のＤＲＡＭ工程をそのまま使用して作製できるという特徴を有している。
【０００４】
例えば、ワード線とビット線の交点に抵抗変化材料からなるアクティブ層を介在させたクロスポイント型構成のＲｅＲＡＭが提案されている（第１の従来例。例えば、特許文献１参照）。図１７に特許文献１を説明するための代表図面を示す。このＲｅＲＡＭは、基板に下部電極が形成され、その上にアクティブ層が形成されており、さらにアクティブ層の上には下部電極に直交して上部電極が形成された構成からなる。そして、下部電極と上部電極とが交差している領域が個々の記憶素子を構成し、下部電極と上部電極はそれぞれワード線またはビット線のいずれかとして機能する。この例においては、抵抗変化材料からなるアクティブ層は個々の記憶素子ごとに分離されずに複数の記憶素子にまたがって連続的に形成されている。そのアクティブ層としては、印加される電気信号に応答して抵抗が変化する材料、例えば巨大磁気抵抗（ＧＭＲ）材料または高温超伝導材料等のペロブスカイト材料を用いることが示されている。
【０００５】
さらに、ワード線とビット線とが交差する領域に設けられたプラグ中に抵抗変化材料からなる可変抵抗体と、非線形の電流・電圧特性を有する非線形素子とを形成した構成も示されている（第２の従来例。例えば、特許文献２参照）。図１８に特許文献２を説明するための代表図面を示す。このような構成とすることで、非線形素子のスイッチング特性によってメモリセルの選択性が向上するため、高密度で、かつ高速アクセス可能なＲｅＲＡＭを実現できるとしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−６８９８４号公報
【特許文献２】特開２００６−２０３０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記第１の従来例では、図１７に示すように、下部電極と上部電極とで構成されるクロスポイント部分を含む領域にアクティブ層が連続的に形成されているので、高密度化するにつれて近接するクロスポイント間でのクロストークが生じやすくなり、大容量化が困難であるという課題を有している。
【０００８】
また、第２の従来例では、ワード線とビット線とが交差する領域に設けられたプラグ状のメモリセルと、メモリセルを構成する非線形素子のスイッチング特性によってメモリセルの選択性が向上するため、高密度で、かつ高速アクセス可能となる。しかし、更なる高密度化、大容量化を実現するためには、ワード線とビット線とが交差する領域に設けられたコンタクトホールを用いてメモリセルを形成することが望ましい。しかし、通常コンタクトホール内に、図１８に示すようなプラグ中に下部電極、可変抵抗体および上部電極、さらに非線形素子を多層構造ですべて形成することは非常に困難である。また、可変抵抗体に用いられる遷移金属酸化物薄膜は、製造工程中のドライエッチングダメージ等の影響を受けやすく、記憶素子の特性ばらつきが大きくなりやすいという課題を有している。
【０００９】
そこで、本発明は、上記従来の課題を解決するもので、微細化かつ大容量化が可能な構造のＲｅＲＡＭにおいて、製造工程において形成される抵抗変化層の変質層を除去する処理を施すことで、安定動作が可能な不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の不揮発性記憶装置は、高密度のメモリアレイを実現するため、コンタクトホール中に形成された埋め込み電極に、前記抵抗変化層の抵抗変化に適した材料を選択することで、埋め込み電極と接する領域の抵抗変化層の抵抗値を変化させる。そのため、抵抗変化層形成後の層間絶縁層の成膜や熱処理、コンタクトホール形成のドライエッチング等のプロセスによる抵抗変化領域となる部分の抵抗変化層の組成変化によって、セル抵抗の高抵抗化や抵抗変化特性の劣化が起こりやすいという課題がある。
【００１１】
そこで、上記課題を達成するために、本発明の不揮発性記憶装置の製造方法は、配線層上に酸素不足型の遷移金属型酸化物を含む抵抗変化層を形成する工程と、前記抵抗変化層上に層間絶縁膜を形成する工程と、前記層間絶縁膜をフッ素化合物ガスを含むエッチングガスを用いたドライエッチングによって、コンタクトホールを形成する工程と、前記コンタクトホール底部に露出した前記抵抗変化層の表層の一部を、不活性ガスを用いたドライエッチングによって除去する工程と、前記コンタクトホール中に埋め込み電極を形成する工程とを備えていることを特徴とする。
【００１２】
また、本発明の不揮発性記憶装置の製造方法は、基板上に下層配線を形成する工程（Ａ）と、前記複数の下層配線上の少なくとも一部に、酸素不足型の遷移金属酸化物を含む抵抗変化層を形成する工程（Ｂ）と、前記複数の下層配線と前記抵抗変化層とを含む前記基板上に層間絶縁層を形成する工程（Ｃ）と、少なくともフッ素化合物ガスを含むエッチングガスを用いたドライエッチングによって、前記層間絶縁層を貫通して、前記抵抗変化層に接続するようにコンタクトホールを形成する工程（Ｄ）と、前記コンタクトホール底部に露出した前記抵抗変化層の表層の一部を、不活性ガスを用いたドライエッチングによって除去する工程（Ｅ）と、前記コンタクトホール内に、前記抵抗変化層に接続する埋め込み電極を形成する工程（Ｆ）と、前記層間絶縁層上に前記埋め込み電極に接続し、前記下層配線に交差する上層配線を形成する工程（Ｇ）とを含むことを特徴とする。
【００１３】
本発明の特徴である抵抗変化層に接続するコンタクトホール開口後に、コンタクトホール底部に露出した領域の抵抗変化層の表層の一部を、不活性ガスを用いたドライエッチングによって除去する工程（Ｅ）を施すことにより、セル抵抗の制御性が向上し、かつ安定動作する不揮発性記憶装置を製造することが可能になる。
【００１４】
また、上記方法の工程（Ｂ）において、抵抗変化層を、下層配線上に、下層配線と同形状に形成する方法としてもよい。
【００１５】
このような方法とすることにより、下層配線に、抵抗変化層に適した金属電極材料を選択することにより、下層配線が記憶部の下部電極としても機能するため、製造工程を簡略化できる。
【００１６】
さらに、上記方法において、前記工程（Ｆ）後に抵抗変化層に直列に接続する非オーミック性素子を形成する工程（Ｈ）を追加してもよい。
【００１７】
このような方法とすることにより、読み込み時あるいは書き込み時において選択メモリセルには十分な電流を流しながら、非選択メモリセルには、電流を流さない構成が実現でき、非選択メモリセルとのクロストークを防止することができるので、抵抗変化特性の再現性に優れ、かつ高信頼性の不揮発性記憶装置を製造することが可能になる。
【００１８】
また、本発明の不揮発性半導体記憶装置は、配線上に形成された酸素不足型の遷移金属型酸化物層を含む抵抗変化層と、前記抵抗変化層上に形成されたコンタクトホールを有する層間絶縁膜とを有し、前記コンタクトホールは前記抵抗変化層に通じており、前記コンタクトホールの底部と接する領域における前記抵抗変化層の厚さが前記コンタクトホールの底部と接する領域以外の領域における前記抵抗変化層の厚さよりも薄く形成されていることを特徴とする。
【００１９】
また、本発明の不揮発性半導体記憶装置は、基板と、前記基板上に形成された下層配線と、前記下層配線上の少なくとも一部に形成された抵抗変化層と、前記下層配線と前記抵抗変化層とを含む前記基板上に形成された層間絶縁層と、前記層間絶縁層を貫通して、前記抵抗変化層に接続するように形成されたコンタクトホールと、前記抵抗変化層に接続し、前記コンタクトホール内に形成された埋め込み電極と、前記層間絶縁層上に、前記埋め込み電極に接続し、前記下層配線に対して交差する上層配線とを備え、前記抵抗変化層は酸素不足型の遷移金属酸化物を含み、かつ前記コンタクトホールと接続する領域の前記抵抗変化層の表層部分が前記コンタクトホールと接続する領域以外の領域の前記抵抗変化層の表層部分に比べて凹んだ形状になっていることを特徴とする。
【００２０】
このような構成とすることにより、微細化、大容量化が可能なコンタクトホールを用いたメモリセル構造において、セル抵抗の制御性が良く、かつ安定動作が可能な不揮発性記憶装置を実現することが可能になる。さらに、埋め込み電極に抵抗変化層の抵抗変化に適した材料を選択することで、コンタクトホール内に埋め込み形成する材料が一種類で済むため、埋め込みプロセスも容易で、かつ製造工程を簡略化できる。
【００２１】
また、上記構成において、下層配線上に、抵抗変化層が下層配線と同形状を有するようにしてもよい。
【００２２】
このような構成とすることにより、下層配線に、抵抗変化層に適した金属電極材料を選択することにより、下層配線が記憶部の下部電極としても機能するため、製造工程を簡略化できる。
【００２３】
さらに、上記構成において、埋め込み電極と上層配線との間に非オーミック性素子を備えるようにしてもよい。
【００２４】
このような構成とすることにより、読み込み時あるいは書き込み時において選択メモリセルには十分な電流を流しながら、非選択メモリセルには、電流を流さない構成が実現でき、非選択メモリセルとのクロストークを防止することができるので、抵抗変化特性の再現性に優れ、かつ高信頼性の不揮発性記憶装置を実現できる。
【発明の効果】
【００２５】
本発明の不揮発性記憶装置は、微細化かつ大容量化に適した、コンタクトホールを用いたメモリセル構造において、製造工程による抵抗変化層の変質を抑制し、安定な作動が可能な不揮発性記憶装置を実現できるという大きな効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】（ａ）は本発明の課題を説明するための不揮発性記憶装置の構成を示す断面図、（ｂ）は（ａ）に示す１Ａ−１Ａ線での断面を矢印方向に見た断面図
【図２】図１に記載の不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図
【図３】（ａ）はフッ素系エッチングガスによるドライエッチング処理を施したＴａＯｘ薄膜の二次イオン質量分析法（ＳＩＭＳ）を用いたフッ素の深さ方向濃度分布を示す図、（ｂ）は炭素の深さ方向濃度分布を示す図、（ｃ）は酸素の深さ方向濃度分布を示す図
【図４】Ｘ線反射率測定法（ＧＩＸＲ）を用いたＴａＯｘ薄膜のフッ素混入層に関する分析結果を示す図
【図５】（ａ）は本発明の第１の実施の形態に係る不揮発性記憶装置の構成を説明する平面図、（ｂ）は（ａ）の５Ａ−５Ａ線の断面を矢印方向に見た断面図
【図６】（ａ）は第１の実施の形態における不揮発性記憶装置の記憶部の構成を示すための要部の部分拡大図の平面図、（ｂ）は（ａ）の６Ａ−６Ａ線の断面を矢印方向に見た断面図
【図７】（ａ）から（ｃ）は第１の実施の形態の不揮発性記憶装置の製造方法において、能動素子が形成された基板上に層間絶縁層までを形成し、さらに複数の下層配線を形成するまでの工程を示す図
【図８】（ａ）から（ｃ）は第１の実施の形態の不揮発性記憶装置の製造方法において、複数の下層配線上に、下層配線と同形状の抵抗変化層を形成し、さらに層間絶縁層を形成する工程を示す図
【図９】第１の実施の形態の不揮発性記憶装置の製造方法において、層間絶縁層の所定の位置にコンタクトホールを形成する工程を示す図で、（ａ）は平面図、（ｂ）と（ｃ）は（ａ）に示す９Ａ−９Ａ線での断面を矢印方向に見た断面図
【図１０】（ａ）と（ｂ）は第１の実施の形態の不揮発性記憶装置の製造方法において、コンタクトホール中に埋め込み電極を埋め込み形成するまでの工程を示す図
【図１１】第１の実施の形態の不揮発性記憶装置の製造方法において、層間絶縁層上に埋め込み電極に接続するように複数の上層配線を形成した状態の図で、（ａ）は平面図、（ｂ）は（ａ）に示す１１Ａ−１１Ａ線での断面を矢印方向に見た断面図
【図１２】本発明の第１の実施の形態に係る不揮発性記憶素子の抵抗値と電気パルス印加回数との関係を示す図
【図１３】（ａ）は本発明の第２の実施の形態に係る不揮発性記憶装置の構成を説明する断面図、（ｂ）は第２の実施の形態における不揮発性記憶装置の非オーミック性素子と記憶部の構成を示すための要部の部分拡大図の断面図
【図１４】（ａ）から（ｄ）は第２の実施の形態の不揮発性記憶装置の製造方法において、半導体層間絶縁層上に、複数の下層配線と抵抗変化層をストライプ形状に形成し、さらにその上に２層構成からなる層間絶縁層を形成し、その層間絶縁層にコンタクトホールを形成するまでの工程を示す図
【図１５】（ａ）から（ｃ）は第２の実施の形態の不揮発性記憶装置の製造方法において、コンタクトホール中に埋め込み電極を埋め込み形成する工程を示す図
【図１６】（ａ）から（ｃ）は第２の実施の形態の不揮発性記憶装置の製造方法において、コンタクトホール中の埋め込み電極上に、非オーミック性素子の一部となる下部電極を埋め込み形成し、さらに下部電極を含む層間絶縁層上に非オーミック性素子の一部となる半導体層と上部電極、および複数の上層配線を積層形成するまでの工程を示す図
【図１７】第１の従来例を説明する図（特開２００３−６８９８４号公報の図１）
【図１８】第２の従来例を説明する図（特開２００３−６８９８４号公報の図２）
【発明を実施するための形態】
【００２７】
本発明者らは、より微細化が可能で、かつ安定な特性を有する不揮発性記憶装置およびその製造方法を提供することを目的として、図１に記載された構造を提案した。
【００２８】
図１に記載の構造は、基板と、前記基板上に形成されたストライプ形状の複数の下層配線と、前記複数の下層配線上の少なくとも一部に形成された抵抗変化層と、前記複数の下層配線を含む基板上に形成された層間絶縁層と、前記層間絶縁層を貫通して前記抵抗変化層に接続するように形成されたコンタクトホールと、前記抵抗変化層に接続し、前記コンタクトホール内に形成された埋め込み電極と、前記層間絶縁層上に、前記埋め込み電極と接続し、前記複数の下層配線に対して交差するストライプ形状を有する複数の複数の上層配線とを備え、前記抵抗変化層は少なくとも酸素不足型のタンタル酸化物（ＴａＯｘ）を含む構成のＲｅＲＡＭである。
【００２９】
ここで、本発明において、「基板の上に下層配線を形成する」とは、一般的な解釈に従って、基板の上に、直接、下層配線を形成する場合と、基板の上に他のものを介して下層配線を形成する場合との双方を意味する。また、「層間絶縁層」とは、不揮発性記憶素子の製造プロセスにおいて１つのプロセスで形成される層間絶縁層と、不揮発性記憶素子の製造プロセスにおいては複数のプロセスでそれぞれ形成された複数の層間絶縁層が１つに合体してなる層間絶縁層との双方を指す。
【００３０】
次に、図１に記載のＲｅＲＡＭの製造方法を説明する。
【００３１】
はじめに、基板上に、下層配線１５と抵抗変化層１６の２層構成からなる複数のストライプ形状の第１配線層を形成し、その上に層間絶縁層１７を形成する。
【００３２】
そして、フッ素化合物ガスを含むエッチングガスを用いたドライエッチングにより、層間絶縁層１７を貫通して、抵抗変化層１６に接続するコンタクトホールを形成する。
【００３３】
その後、コンタクトホール内に抵抗変化層に接続する埋め込み電極１９を形成し、層間絶縁層１７上に埋め込み電極１９と接続し、第１配線層と交差する複数のストライプ形状の上層配線２０を形成する。本構成では、下層配線１５と埋め込み電極１９が、それぞれ抵抗変化層１６の下部電極および上部電極となっている。
【００３４】
図１に記載の構造は、微細化かつ大容量化に適しており、コンタクトホールを用いたメモリセル構造において、安定した抵抗変化動作が可能である。
【００３５】
しかしながら、図１に記載の抵抗変化素子は、抵抗変化特性が劣化することがあった。
【００３６】
図２は上記プロセスにより作製されたＲｅＲＡＭに対して電気的パルスを加えた時の抵抗変化の測定結果である。横軸は加えた電気的なパルスの数であり、縦軸は抵抗値である。また測定時に加えた電気的パルスは、下部電極を基準として上部電極を１．８Ｖと−１．８Ｖとし、パルス幅は１００ｎｓとした。
【００３７】
図２は図１に記載の抵抗変化素子を動作させたときの抵抗変化特性が悪いサンプルの一例で、セル抵抗値が１０Ｅ＋１０Ω以上と所望の値よりもはるかに高く、抵抗変化動作を示さない。抵抗値が１０Ｅ＋１０〜１０Ｅ＋１２Ωの間でばらついている原因は、検出限界近傍の超高抵抗のため、測定に起因するノイズのせいである。また、パルス電圧を±５Ｖまで増加させても抵抗変化動作を示さなかった。
【００３８】
そこで、本発明者らは原因を検討したところ、層間絶縁層を貫通して、タンタル酸化物からなる抵抗変化層に接続するコンタクトホールを開口する工程に問題があるのではないかと考えた。すなわち、ドライエッチング工程中に抵抗変化層がフッ素化合物ガスを含むエッチングガスに曝されることによって、抵抗変化層にエッチングガスプラズマ中に含まれるラジカルなフッ素が混入し、その組成が変化し、抵抗変化特性が劣化したのではないかと考えた。また、抵抗変化特性を示す他の酸素不足型の遷移金属酸化物についても、酸素不足により形成された欠陥中に酸素よりも非常に酸化作用の強いフッ素が混入しやすいことが考えられる。
【００３９】
本発明者らはフッ素化合物ガスを含むエッチングガスによるタンタル酸化物の膜質に与える影響を調べるため、以下の実験を行った。
【００４０】
はじめに、基板上にタンタル酸化物薄膜を堆積したサンプルを用意して、二次イオン質量分析法（ＳＩＭＳ）を用いて、タンタル酸化物中に含まれる不純物元素の分析を行った。
【００４１】
次に、Ｃ５Ｆ８、Ｏ２、Ａｒの混合ガスを用いてタンタル酸化物表面にドライエッチング処理を施した後、タンタル酸化物薄膜をＳＩＭＳを用いて測定した。ＳＩＭＳで測定した元素は、Ｆ、Ｃ、Ｏである。図３にＳＩＭＳを用いて、Ｃ５Ｆ８、Ｏ２、Ａｒの混合ガスを用いたドライエッチング処理前後のタンタル酸化物薄膜中のフッ素、炭素および酸素の深さ方向濃度分布について調べた結果を示す。
【００４２】
縦軸にフッ素イオンカウント数（ｃｐｓ）、横軸にタンタル酸化物膜の表面からの深さ（ｎｍ）を示す。また白丸印がドライエッチング前、黒丸印がドライエッチング後データを表す。図３（ａ）はフッ素の深さ方向濃度分布、（ｂ）は炭素の深さ方向濃度分布、および（ｃ）は酸素の深さ方向濃度分布を示す。
【００４３】
図３（ａ）の結果から、フッ素系ガスを用いたドライエッチング処理により、タンタル酸化物薄膜の表層にフッ素が混入することが明らかになった。また、半値幅から見積もると、タンタル酸化物膜の表層から５ｎｍ未満の深さ領域にフッ素が混入していることが分かった。また、他のフッ素化合物エッチングガス、例えば、ＣＦ４やＣＨＦ３、ＳＦ６を用いた場合にも同様の結果が得られた。なお、ドライエッチング処理前にも表面付近にフッ素イオンが観測されているが、これは測定起因によるバックグラウンドノイズであると考えられる。
【００４４】
また、図３（ｂ）と（ｃ）の結果から、ドライエッチング前後で、炭素および酸素の深さ方向濃度分布に大きな変化はなく、エッチングガスに含まれる炭素や酸素はタンタル酸化物に悪影響を与えていないと考えられる。
【００４５】
したがって、抵抗変化層がフッ素化合物エッチングガスに曝されない製造方法やそれが可能な素子構造、もしくは抵抗変化層がフッ素系エッチングガスに曝されて抵抗変化層の組成が変質しても、その後に抵抗変化層の組成を元の状態に戻す追加処理が必須である。
【００４６】
そこで、本発明者らは、フッ素が混入した抵抗変化層の表層部分を不活性ガスのＡｒを用いたドライエッチングによって除去する方法を検討した。
【００４７】
はじめに、基板上にタンタル酸化物薄膜を堆積したサンプルを用意して、Ｘ線反射率測定法（ＧＩＸＲ）を用いた分析を行った。
【００４８】
次に、タンタル酸化物薄膜をＣ５Ｆ８、Ｏ２、Ａｒの混合ガスを用いたドライエッチング処理を施した後、タンタル酸化物薄膜をＧＩＸＲを用いて分析した。
【００４９】
さらに、不活性ガスであるＡｒのみを用いたドライエッチングにより、Ｃ５Ｆ８、Ｏ２、Ａｒの混合ガスを用いたドライエッチング処理を施したタンタル酸化物薄膜の表層を５ｎｍ除去した後のタンタル酸化物薄膜をＧＩＸＲを用いて分析した。
【００５０】
図４に、これら３つのサンプルにおけるタンタル酸化物薄膜についてＸ線反射率測定法を用いて調べた結果を示す。なお、図４における横軸は２θ（Ｘ線の入射角度θ）、縦軸はＸ線の反射率をそれぞれ示している。
【００５１】
図４中の（ａ）は、タンタル酸化物薄膜を堆積した後の状態のＸ線反射率パターンを示しており、図中の実線は、基板上にタンタル酸化物が存在していることを仮定してフィッティングを行った結果を示す。実測の反射率パターンとフィッティングによって得られた反射率パターンとは、良好に一致している。したがって、サンプル（ａ）は、タンタル酸化物のみから構成されていると考えられる。
【００５２】
次に、（ｂ）は、タンタル酸化物薄膜をＣ５Ｆ８、Ｏ２、Ａｒの混合ガスを用いたドライエッチング処理を施したサンプルのＧＩＸＲ測定結果を示している。（ｂ）の反射率パターンの測定結果は、タンタル酸化物のみが存在するモデルを用いたフィッティングとは合致しなかった。また、２θが１°付近のところで、反射率に大きな減少が見られる。これはタンタル酸化物の表層付近にタンタル酸化物以外の組成をもつ層が形成されていることを示唆している。Ｃ５Ｆ８、Ｏ２、Ａｒの混合ガスを用いたドライエッチングによって、タンタル酸化物薄膜中にフッ素のみが混入することが図３のＳＩＭＳ分析の結果から明らかになっているため、このタンタル酸化物以外の膜質の層はタンタル酸化物にフッ素が混入した層であると断定できる。
【００５３】
そして、（ｃ）は、Ａｒを用いたドライエッチングによって、フッ素が混入したタンタル酸化物の表層を５ｎｍ除去したサンプルのＸ線反射率パターンを示している。この（ｃ）の測定パターンは、基板上にタンタル酸化物が存在していることを仮定したモデルによるフィッティングと合致し、（ｂ）で観測された２θが１°付近の反射率の減少も消失している。これらのことから、Ａｒを用いたドライエッチングによって、フッ素混入層を除去できることが分かる。
【００５４】
したがって、Ｃ５Ｆ８、Ｏ２、Ａｒの混合ガスを用いたドライエッチングによって、タンタル酸化物の表層に形成されたフッ素混入層を、Ａｒガスを用いたドライエッチングによって除去できることが明らかになった。
【００５５】
なお、Ａｒガスを用いたドライエッチングの他に水素アニールや窒素アニールも試したが、劣化層を除去することはできなかった。
【００５６】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付しており説明を省略する場合がある。また、トランジスタや記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
【００５７】
（第１の実施の形態）
図５は、本発明の第１の実施の形態に係る不揮発性記憶装置１００の構成を説明する図で、（ａ）は平面図、（ｂ）は（ａ）に示す５Ａ−５Ａ線に沿う断面を矢印方向に見た断面図を示す。なお、図５（ａ）の平面図においては、理解しやすくするために最上層の絶縁保護層２１の一部を切り欠いて示している。また、図６は、記憶部１８の構成を示すための要部の部分拡大図で、（ａ）は平面図、（ｂ）は（ａ）に示す６Ａ−６Ａ線に沿う断面を矢印方向に見た断面図である。
【００５８】
本実施の形態の不揮発性記憶装置１００は、基板１１と、この基板１１上に形成されたストライプ形状の複数の下層配線１５と、複数の下層配線１５上に、複数の下層配線１５と同形状に形成された抵抗変化層１６と、複数の下層配線１５と抵抗変化層１６とを含む基板１１上に形成された層間絶縁層１７と、層間絶縁層１７を貫通して、抵抗変化層１６に接続するように形成されたコンタクトホールと、上記コンタクトホール中に埋め込まれ、抵抗変化層１６と接続する埋め込み電極１９と、埋め込み電極１９に接続し、層間絶縁層１７上に形成された複数の上層配線２０とを備え、コンタクトホールと接続する領域の抵抗変化層が他の領域の抵抗変化層と比べて凹んだ形状になっているという特徴をもつ。別の表現をすると、コンタクトホールと接続する領域の抵抗変化層は他の領域の抵抗変化層に比べて薄くなっている。
【００５９】
さらに、本実施の形態の場合には、複数の上層配線２０が層間絶縁層１７上で、ストライプ形状の複数の下層配線１５に対して交差するストライプ形状に形成されている。そして、複数の下層配線１５と埋め込み電極１９、この埋め込み電極１９に接続する領域の抵抗変化層１６とにより記憶部１８を構成している。抵抗変化層１６としては、電気信号の印加により不揮発的に抵抗変化を示す酸素不足型の遷移金属酸化物を含んだ材料で構成されるが、酸素不足型タンタル酸化物（ＴａＯｘ）が抵抗変化特性の安定性や作製の再現性等の面から好ましい。なお、図５に示すように、複数の上層配線２０は、記憶部１８がマトリクス状に形成された領域外まで延在されている。
【００６０】
さらに、本実施の形態においては、基板１１としてシリコン単結晶基板を用いてトランジスタ等の能動素子１２を集積した半導体回路を有する。図５では、能動素子１２は、ソース領域１２ａ、ドレイン領域１２ｂ、ゲート絶縁膜１２ｃおよびゲート電極１２ｄからなるトランジスタを示しているが、これらの能動素子１２だけでなく、一般にメモリ回路に必要な素子および回路を含む。
【００６１】
複数の下層配線１５および複数の上層配線２０は、記憶部１８が形成されたマトリクス領域とは異なる領域において能動素子１２にそれぞれ接続されている。すなわち、図５においては、複数の下層配線１５は、埋め込み導体２２、２３および配線２４を介して能動素子１２のソース領域１２ａに接続されている。なお、複数の上層配線２０についても、埋め込み導体２５を介して同様に別の能動素子（図示せず）に接続されている。
【００６２】
複数の下層配線１５は、例えばＴｉ−Ａｌ−Ｎ合金、アルミニウム（Ａｌ）あるいは銅（Ｃｕ）を用いてスパッタリングなどにより成膜し、露光プロセスとエッチングプロセス、あるいはダマシンプロセスを用いることで容易に形成できる。
【００６３】
また、層間絶縁層１８としては、絶縁性酸化物材料等を用いることができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ２）やオゾン（Ｏ３)とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ２膜、低誘電率材料であるシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。
【００６４】
次に、記憶部１８を構成する抵抗変化層１６は、上記したＴａＯｘだけでなく、鉄酸化物、酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化膜、タングステン酸化膜、ハフニウム酸化膜、ジルコニウム酸化膜等の酸素不足型遷移金属酸化物を用い、スパッタリング法等で形成してもよい。このような酸素不足型遷移金属酸化物材料は、閾値以上の電圧または電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持しつづける。
【００６５】
次に、図７から図１１を用いて本実施の形態の不揮発性記憶装置１００の製造方法について説明する。
【００６６】
図７は、能動素子１２が形成された基板１１上に、半導体層間絶縁層１４を形成し、さらに複数の下層配線１５と埋め込み導体２２を形成するまでの工程を示す図で、（ａ）は能動素子１２が形成された基板１１上に、半導体層間絶縁層１４を形成した状態の断面図、（ｂ）は半導体層間絶縁層１４の所定の位置にストライプ形状の配線溝１５ａと、半導体電極配線２４に接続するためのコンタクトホール２２ａを形成した状態の断面図、（ｃ）はデュアルダマシン法によって複数の下層配線１５と埋め込み導体２２を半導体層間絶縁層１４中に埋め込み形成した状態の断面図である。
【００６７】
図８は、複数の下層配線１５上に、下層配線１５と同形状の抵抗変化層１６を形成し、さらに複数の下層配線１５と抵抗変化層１６とを含む半導体層間絶縁層１４上に層間絶縁層１７を形成するまでの工程を示す図で、（ａ）は複数の下層配線１５を含む半導体層間絶縁層１４上に抵抗変化層１６となる抵抗薄膜層１６ａを成膜した状態の断面図、（ｂ）は抵抗変化層１６を下層配線１５と同形状にパターニング形成した状態の断面図、（ｃ）は複数の下層配線１５と抵抗変化層１６とを含む半導体層間絶縁層１４上に層間絶縁層１７を形成した状態の断面図である。
【００６８】
次に図９は、層間絶縁層１７の所定の位置に、抵抗変化層１６に接続するコンタクトホール２６を形成するまでの工程を示す図で、（ａ）は層間絶縁層の所定の位置にコンタクトホール２６を形成した状態の平面図、（ｂ）と（ｃ）は（ａ）に示す９Ａ−９Ａ線での断面を矢印方向に見た断面図である。（ｂ）では、コンタクトホール２６を抵抗変化層１６が露出するところまで形成している。さらに、（ｃ）ではコンタクトホール２６の底部に露出した抵抗変化層１６の表層の一部を不活性ガスを用いたドライエッチを用いて除去することで、抵抗変化層１６の表層が凹形状になった状態の断面図である。
【００６９】
図１０は、コンタクトホール２６中に埋め込み電極１９を埋め込み形成するまでの工程を示す図で、（ａ）はコンタクトホール２６を含む層間絶縁膜１７上に埋め込み電極１９となる電極薄膜層１９ａを形成した状態の断面図、（ｂ）はＣＭＰによって層間絶縁膜１７上の電極薄膜層１９ａを除去した状態の断面図である。
【００７０】
さらに、図１１は、層間絶縁層１７上に埋め込み電極１９に接続するように複数の上層配線２０を形成した状態の図で、（ａ）は平面図、（ｂ）は（ａ）に示す１１Ａ−１１Ａ線での断面を矢印方向に見た断面図である。
【００７１】
はじめに、図７（ａ）に示すように、複数の能動素子１２、埋め込み導体２３、半導体電極配線２４および半導体層間絶縁層１３が形成されている基板１１上に、半導体層間絶縁層１４を形成する。従来は、埋め込み導体２３にはＷが用いられ、半導体電極配線２４については、Ａｌが主に用いられていたが、最近では微細化しても低抵抗を実現できるＣｕが用いられている。また、半導体層間絶縁層１３、１４についても、配線間の寄生容量の低減のためにフッ素含有酸化物（例えば、ＳｉＯＦ）やカーボン含有窒化物（例えば、ＳｉＣＮ）あるいは有機樹脂材料（例えば、ポリイミド）が用いられている。本実施の形態の場合にも、半導体電極配線２４としては、例えばＣｕを用い、半導体層間絶縁層１３、１４としては、例えばフッ素含有酸化物であるＳｉＯＦを用いることができる。
【００７２】
次に、図７（ｃ）に示すように、複数の下層配線１５は半導体層間絶縁層１４中に埋め込み形成されているが、これは以下のようにすれば形成できる。図７（ｂ）に示すように、半導体層間絶縁層１４に複数の下層配線１５を埋め込むためのストライプ形状の配線溝１５ａと半導体電極配線２４に接続するためのコンタクトホール２２ａを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。このような配線溝１５ａとコンタクトホール２２ａを形成後、複数の下層配線１５および埋め込み導体２２となる導体膜を形成した後、例えばＣＭＰを行うことで、図７（ｃ）に示すような形状の複数の下層配線１５と埋め込み導体２２を埋め込み形成することができる。なお、複数の下層配線１５は、記憶部１８の下部電極としても機能させるため、上記したＣｕ以外に、例えばＴｉ、ＴｉＮ、ＴａＮ、Ａｌ、Ｔｉ−Ａｌ合金、Ｔｉ−Ａｌ−Ｎ合金またはこれらの積層構成を用いてもよい。
【００７３】
次に、図８（ａ）に示すように、複数の下層配線１５を含む半導体層間絶縁層１４上に抵抗薄膜層１６ａを成膜する。抵抗薄膜層１６ａは電気信号の印加により不揮発的に抵抗変化を示す酸素不足型の遷移金属酸化物を含んだ材料で構成される。特に、抵抗薄膜層１６ａがタンタル酸化物（ＴａＯｘ）からなる場合には、タンタルのターゲット材料を用いた反応性スパッタリングを行い、スパッタリング時のＡｒガス流量に対する酸素ガス流量比を調整することにより、ＴａＯｘの化学式のＸの値を調整することができる。
【００７４】
具体的なスパッタリング時の工程に従って説明すると、まず、スパッタリング装置内に基板を設置し、スパッタリング装置内を７×１０−４Ｐａ程度まで真空引きする。そして、タンタルをターゲットとして、パワーを２５０Ｗ、Ａｒガスと酸素ガスとをあわせた全ガス圧力を３．３Ｐａ、基板の設定温度を３０℃にし、スパッタリングを行う。膜厚は３０ｎｍ〜１００ｎｍが好ましい。酸素分圧比を１％から７％に変化させた場合、タンタル酸化物層中の酸素含有率は約４０％（ＴａＯ０．６６）から約７０%（ＴａＯ２．３）へと変化する。タンタル酸化物層の組成についてはラザフォード後方散乱法を用いて測定できる。好適な範囲としては、ＴａＯｘ（０．８≦ｘ≦１．９）である。
【００７５】
なお、成膜方法としては、スパッタリングだけでなく、ＣＶＤ法やＡＬＤ法等を用いてもよい。
【００７６】
次に、一般的な半導体プロセスで用いられている露光プロセスとドライエッチング等を用いることで、図８（ｂ）に示すように、この抵抗変化層１６を、複数の下層配線１５上に、複数の下層配線１５と同形状にパターニングする。
【００７７】
さらに、図８（ｃ）に示すように、この複数の下層配線１５と抵抗変化層１６とを含む基板１１上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯ２からなる層間絶縁層１７を形成する。なお、この層間絶縁層１７としては、先述したように種々の材料を用いることができる。
【００７８】
さらに、その後、図９（ａ）、（ｂ）、（ｃ）に示すように、抵抗変化層１６上の層間絶縁層１７に一定の配列ピッチでコンタクトホール２６を形成する。このコンタクトホール２６は、図９（ａ）から分かるように、複数の下層配線１５とその上に形成された抵抗変化層１６の幅より小さな外形としている。なお、図では四角形状としているが、円形状でも楕円形状でも、あるいはさらに他の形状であってもよい。
【００７９】
このコンタクトホール２６を形成する際には、図９（ｂ）に示すように、はじめに層間絶縁層１７をドライエッチングによって除去する。このドライエッチングにはコンタクトホール形状の垂直性を向上させるために、例えば、ＣＦ４やＣ４Ｆ６、Ｃ５Ｆ８などのフッ素系ガスを用いることが一般的である。
【００８０】
しかし、前述のように、フッ素系エッチングガスを用いたドライエッチングにより、ＴａＯｘ層表層にフッ素が混入してしまう。
【００８１】
そこで、さらに、Ａｒなどの不活性ガスのみを用いたドライエッチングにより、コンタクトホール２６底部に露出した領域の抵抗変化層１６の表層を除去する。これにより、図９（ｃ）に示すように、コンタクトホール底部に露出した領域の抵抗変化層が他の領域に比べて凹んだ形状になる。上記のプロセスにおいて、もちろんすべてのコンタクトホール２６の形成を、不活性ガスのドライエッチを用いて行ってよいが、エッチレートやレジストとの選択比に問題があり、現実的ではない。
【００８２】
また、図３のＳＩＭＳ結果から、ＴａＯｘ膜の表層から５ｎｍ未満の深さ領域にフッ素が混入することが読み取れる。したがって、不活性ガスを用いたドライエッチングにより、コンタクトホール底部に露出した領域の抵抗変化層１６を表層から５ｎｍ以上、除去することが好ましい。
【００８３】
なお、抵抗変化層１６としてＴａＯｘを用い、Ａｒガスを用いたドライエッチングで除去する場合には、Ａｒ流量を１００ｓｃｃｍ、チャンバー圧力を２．０Ｐａ、ＲＦ電力を９００Ｗとすると、ＴａＯｘ膜のエッチングレートは約６０ｎｍ／ｍｉｎ．である。
【００８４】
次に、図１０（ａ）に示すように、コンタクトホール２６を含む層間絶縁層１７上に、埋め込み電極１９となる電極薄膜層１９ａを形成する。この電極薄膜層１９ａは、記憶部１８の上部電極となるもので、抵抗変化層に適した電極材料で、本実施の形態では、Ｐｔ、Ｉｒ、Ｐｄ、ＴａＮまたはＣｕ等を用いる。
【００８５】
次に、図１０（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層１７上の電極薄膜層１９ａを除去してコンタクトホール２６中に埋め込み電極１９を埋め込み形成する。なお、このように電極薄膜層１９ａを除去する方法としては、ＣＭＰだけでなくエッチバックする方法でもよい。
【００８６】
次に、図１１に示すように、埋め込み電極１９に接続するように複数の上層配線２０を形成する。この場合に、この複数の上層配線２０は層間絶縁層１７上に、少なくともコンタクトホール２６より大きな形状で、かつ複数の下層配線１５と交差するストライプ形状に形成する。複数の上層配線２０として、複数の下層配線１５と同様の材料を用いることができる。
【００８７】
そして、この複数の上層配線２０を形成するときに、埋め込み導体２５も同時に形成し、この埋め込み導体２５を介して半導体電極配線（図示せず）に接続し、図示しない位置に設けられている能動素子に電気的に接続する。
【００８８】
この後、複数の上層配線２０を覆う絶縁保護層２１を形成することで、図５に示すような不揮発性記憶装置１００を製造することができる。
【００８９】
なお、本実施の形態では抵抗変化層について下層配線と同形状にパターニングする例について説明したが、必ずしも同形状でなくても良い。すなわち、抵抗変化層は少なくともコンタクトホールに通じる部分及びその近傍に形成されていればよく、必ずしも下層配線上の全面に形成されている必要はない。また、下層配線あるいは埋め込み電極は、それぞれ単一の材料で構成される場合について説明したが、それぞれ積層構造にしてもよく、その場合、抵抗変化層に接する層に、前記電極に適した材料、例えばＰｔを配置し、その他の層に配線や埋め込み電極に適した材料、例えば配線にはＣｕやＡｌを、埋め込み電極にはＷを配置する。
【００９０】
（実施例）
本発明の実施の形態１に係る不揮発性記憶装置を実際に作製し、抵抗変化特性の測定を行った。
【００９１】
なお、複数の下層配線１５はＴｉＮ、ＡｌＣｕおよびＴａＮの積層構成、埋め込み電極１９はＰｔ、抵抗変化層１６はＴａＯ１．５、抵抗変化層１６の膜厚は５０ｎｍとした。また、層間絶縁層１７はＴＥＯＳ−ＳｉＯ２を用いた。
【００９２】
層間絶縁層を貫通して、抵抗変化層に接続するコンタクトホールをドライエッチングにより形成する際の条件は、層間絶縁層を除去する際には、Ｃ５Ｆ８、Ｏ２およびＡｒを１７ｓｃｃｍ／２３ｓｃｃｍ／５００ｓｃｃｍの流量で使用し、チャンバー圧力２．７Ｐａ、ＲＦ電力１８００Ｗという条件で行った。コンタクトホール底部に露出した領域の抵抗変化層の表層の一部を除去する際には、Ａｒ流量を１００ｓｃｃｍ、チャンバー圧力を２．０Ｐａ、ＲＦ電力を９００Ｗという条件で行い、抵抗変化層の表層を５ｎｍの深さにまで除去した。
【００９３】
以後、作製した抵抗変化特性の測定結果について述べる。
【００９４】
図１２は上記プロセスにより作製された抵抗変化装置に対して電気的パルスを加えた時の抵抗変化の測定結果である。横軸は加えた電気的なパルスの数であり、縦軸は抵抗値である。また測定時に加えた電気的パルスは、下部電極を基準として上部電極を１．８Ｖと−１．８Ｖとし、パルス幅は１００ｎｓとした。
【００９５】
図１２の結果から、低抵抗状態のメモリセル抵抗はおよそ２００Ωを示し、ばらつきが小さいことが分かる。また、高抵抗状態のセル抵抗は所望の値である１０Ｅ＋６〜１０Ｅ＋７Ωになっている。そして、抵抗変化動作に関しても、低抵抗状態から高抵抗状態、さらに低抵抗状態へと交互に繰り返し変化しており、安定に動作を示すことが確認された。
【００９６】
したがって、本発明の特徴である抵抗変化層の表層に形成されたフッ素混入層を除去する工程を追加することで、フッ素混入層を除去しなかった場合の測定結果（図２）と比較して、飛躍的に抵抗変化特性が向上した。
【００９７】
このように、微細化かつ大容量化に適したコンタクトホールを用いたメモリセル構造において、コンタクトホールのドライエッチングなどの製造工程によって、抵抗変化層の表層に抵抗変化特性を劣化させる変質層が形成されるという課題があることが分かった。そこで、本発明の不揮発性記憶装置および製造方法では、抵抗変化層の表層に形成される変質層を、不活性ガスのみを用いたドライエッチングによって除去することで、変質層の介在によるセル抵抗の超高抵抗化や抵抗変化動作不良を改善でき、セル抵抗を所望の抵抗値に制御しやすく、かつ安定した抵抗変化動作が可能な不揮発性記憶装置を実現できるという大きな効果を奏する。
【００９８】
（第２の実施の形態）
図１３は、本発明の第２の実施の形態に係る不揮発性記憶装置２００の構成を説明する図で、（ａ）は断面図、（ｂ）は記憶部１８と非オーミック性素子２７の構成を示すための要部の部分の拡大断面図である。
【００９９】
本実施の形態の不揮発性記憶装置２００は、第１の実施の形態の不揮発性記憶装置１００と基本構成は同じであるが、記憶部１８と直列に接続する非オーミック性素子２７を備え、複数の下層配線１５と抵抗変化層１６を含む基板１１上の層間絶縁層１７が２層構成からなることが特徴である。
【０１００】
また、本実施の形態の不揮発性記憶素子の製造方法は、基本的なプロセスは実施の形態１の不揮発性記憶素子の製造方法と共通するので、その共通するプロセスは省略もしくは簡略化して説明する。
【０１０１】
非オーミック性素子２７としては、半導体層とこの半導体層を挟む金属電極体層との３層の積層構成からなるＭＳＭダイオード、絶縁体層とこの絶縁体層を挟む金属電極体層との３層の積層構成からなるＭＩＭダイオード、ｐ型半導体とｎ型半導体との２層の積層構成からなるｐｎ接合ダイオード、または半導体層と金属電極体層との２層の積層構成からなるショットキーダイオードのいずれかを用いるとよい。
【０１０２】
抵抗変化層に対して直列に非オーミック性素子を挿入することにより、クロスポイント型ＲｅＲＡＭの場合には、クロスした交点に形成されている抵抗変化層の抵抗値の読み取りや書き込み時のクロストークを減少することができる。
【０１０３】
次に、図１４から図１６を用いて、本実施の形態の製造方法について説明する。なお、図１４から図１６においては、図面の簡単化のために半導体層間絶縁層１４から上部の構成のみを示している。
【０１０４】
図１４は、半導体層間絶縁層１４上に、スパッタリングと露光プロセス、エッチングプロセスによって複数の下層配線１５と抵抗変化層１６とをストライプ形状に形成し、さらにその上に２層構成からなる層間絶縁層１７を形成し、その層間絶縁層１７にコンタクトホール２６を形成するまでの工程を示す図で、（ａ）は層間絶縁層１４上にストライプ形状の複数の下層配線１５と抵抗変化層１６を形成した状態の断面図で、（ｂ）はその上に２層構成からなる層間絶縁膜１７を形成した状態の断面図、（ｃ）はドライエッチングを用いて、２層構成からなる層間絶縁層１７を除去し、抵抗変化層１６が露出するところまでコンタクトホール２６を形成した状態の断面図、（ｄ）はさらに前述のＡｒなどの不活性ガスを用いたドライエッチングによって、コンタクトホール２６底部に露出した抵抗変化層１６の表層の一部を除去した状態の断面図である。
【０１０５】
図１５は、コンタクトホール２６中に埋め込み電極１９を埋め込み形成する工程を示す図で、（ａ）はコンタクトホール２６を含む層間絶縁膜１７上に埋め込み電極１９となる電極薄膜層１９ａを形成した状態の断面図、（ｂ）はＣＭＰにより層間絶縁層１７上の電極薄膜層１９ａを除去した状態の断面図、（ｃ）はコンタクトホール２６中の埋め込み電極１９をさらにオーバポリッシュして表層側に凹部を形成した状態の断面図である。
【０１０６】
図１６は、コンタクトホール２６中の埋め込み電極１９上に、非オーミック性素子２７の一部となる下部電極２８を埋め込み形成し、さらに下部電極２８を含む層間絶縁層１７上に非オーミック性素子２７の一部となる半導体層２９と上部電極３０、および複数の上層配線２０を積層形成するまでの工程を示す図で、（ａ）はコンタクトホール２６を含む層間絶縁膜１７上に非オーミック性素子２７の下部電極２８となる電極薄膜層２８ａを形成した状態の断面図、（ｂ）はＣＭＰにより層間絶縁層１７上の電極薄膜層２８ａを除去した状態の断面図、（ｃ）は下部電極２８を含む層間絶縁層１７上に非オーミック性素子２７の一部となる半導体層２９と上部電極３０、および複数の上層配線２０を積層形成した状態の断面図である。
【０１０７】
はじめに、図１４（ａ）に示すように、半導体層間絶縁層１４上に、複数の下層配線１５と抵抗変化層１６とをストライプ形状に形成し、さらに、図１４（ｂ）に示すように、ＣＶＤ法等を用いて、例えばＴＥＯＳ−ＳｉＯ２等からなる第一層間絶縁層１７ａと、このＴＥＯＳ−ＳｉＯ２よりもＣＭＰにおいて研磨されにくい膜種、例えばＳｉＯＮからなる第二層間絶縁層１７ｂを積層形成する。この第一層間絶縁層１７ａと第二層間絶縁層１７ｂとにより層間絶縁層１７を構成している。第二層間絶縁層１７ｂは、ＣＭＰプロセスにおけるストッパとして作用し、この第二層間絶縁層１７ｂを形成することで、後の埋め込み電極１９および下部電極２８をコンタクトホール２６中に埋め込み形成する際のＣＭＰプロセスを容易に、かつ確実に行うことができる。
【０１０８】
次に、図１４（ｃ）、（ｄ）に示すように、層間絶縁層１７に一定の配列ピッチで抵抗変化層１６に接続するためのコンタクトホール２６を形成する。このコンタクトホール２６は、複数の下層配線１５と抵抗変化層１６の幅より小さな外形としており、図９から図１１で説明した形状と同じである。
【０１０９】
このコンタクトホール２６を形成する工程においても、コンタクトホール形状の垂直性を確保するためにフッ素系ガスによるドライエッチングを用いることが一般的であり、図１４（ｃ）に示すように、第二層間絶縁層１７ｂ、および第一層間絶縁層１７ａはフッ素系ガスを用いたドライエッチングにより除去し、抵抗変化層１６が露出するところまでコンタクトホール２６を形成する。
【０１１０】
さらに、図１４（ｄ）に示すように、Ａｒなどの不活性ガスを用いたドライエッチングにより、コンタクトホール２６底部に露出した抵抗変化層１６の表層の一部を除去する。
【０１１１】
次に、図１５（ａ）に示すように、コンタクトホール２６を含む層間絶縁層１７上に、埋め込み電極１９となる電極薄膜層１９ａを形成する。この電極薄膜層１９ａは、本実施の形態では記憶部１８の上部電極となるもので、Ｐｔ、Ｉｒ、Ｐｄ、ＴａＮおよびＣｕなどを用いることができる。
【０１１２】
次に、図１５（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層１７上の電極薄膜層１９ａを除去してコンタクトホール２６中に埋め込み電極１９を埋め込み形成する。この場合に、層間絶縁層１７には、第二層間絶縁層１７ｂが設けられているので、この第二層間絶縁層１７ｂがＣＭＰのストッパとして有効に作用し、層間絶縁層１７がほとんど研磨されずに電極薄膜層１９ａのみを確実に除去することができる。なお、このように層間絶縁層１７上の電極薄膜層１９ａを除去し、埋め込み電極１９を埋め込み形成する方法としては、ＣＭＰでなくエッチバックを用いてもよい。
【０１１３】
その後、図１５（ｃ）に示すように、さらにオーバポリッシュを行うことで、コンタクトホール２６中の埋め込み電極１９の表層側の一部を除去する。このオーバポリッシュ時においても、第二層間絶縁層１７ｂを設けていることで層間絶縁層１７はほとんど研磨されることがない。なお、このように埋め込み電極１９の一部を除去する方法としては、オーバポリッシュだけでなくエッチバックする方法でもよい。
【０１１４】
次に、図１６（ａ）に示すように、コンタクトホール２６を含めて層間絶縁層１７上に、非オーミック性素子２７の下部電極２８となる電極薄膜層２８ａを形成する。本実施の形態においては、電極薄膜層２８ａとしてＴａＮ、ＴｉＮまたはＷをスパッタリングにより形成した。
【０１１５】
次に、図１６（ｂ）に示すように、ＣＭＰプロセスを用いて層間絶縁層１７上の電極薄膜層２８ａを除去して、コンタクトホール２６中に下部電極２８を埋め込み形成する。この場合にも、層間絶縁層１７には、第二層間絶縁層１７ｂが設けられているので、この第二層間絶縁層１７ｂがＣＭＰプロセスにおけるストッパとして有効に作用し、層間絶縁層１７はほとんど研磨されずに電極薄膜層２８ａのみを確実に除去することができる。
【０１１６】
次に、図１６（ｃ）に示すように、層間絶縁層１７上に、下部電極２８に接続するように非オーミック性素子２７の一部となる半導体層２９と上部電極３０を積層形成し、さらに、非オーミック性素子２７上に複数の上層配線２０を形成する。本実施の形態では、半導体層２９と上部電極３０、および複数の上層配線２０を複数の下層配線１５と交差するストライプ形状に形成している。また、本実施の形態では、上部電極３０としてＴａＮ、ＴｉＮまたはＷを用い、上層配線２０には下層配線１５と同様の材料を用いることができる。また、半導体層２９として窒素不足型シリコン窒化物（ＳｉＮｘ）を用い、半導体層２９とそれを挟む下部電極２８と上部電極３０とによりＭＳＭダイオードを形成している。
【０１１７】
なお、このような半導体特性を有するＳｉＮｘ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタリングにより形成することができる。例えば、室温条件で、チャンバーの圧力を０．１Ｐａとし、Ａｒ／Ｎ２流量を１３ｓｃｃｍ／２ｓｃｃｍとして作製すれば、ｘ＝０．３４のＳｉＮｘ膜を成膜することができる。
【０１１８】
半導体特性を有するＳｉＮｘを上記の条件で、かつ１６ｎｍの厚みで作製した場合には、１．６Ｖの電圧印加で２．５×１０３Ａ／ｃｍ２の電流密度が得られ、０．８Ｖの電圧印加では５×１０２Ａ／ｃｍ２の電流密度が得られる。したがって、これらの電圧を基準として用いる場合には、オン／オフ比は５となり、不揮発性記憶装置の非オーミック性素子として充分使用可能である。
【０１１９】
このような工程により、複数の下層配線１５、抵抗変化層１６および埋め込み電極１９により記憶部１８が構成され、下部電極２８、半導体層２９および上部電極３０により非オーミック性素子２７が構成される。さらに、その後、複数の上層配線２０を保護するための絶縁保護層（図示せず）を形成する。これにより、本実施の形態の製造方法による不揮発性記憶装置を作製することができる。
【産業上の利用可能性】
【０１２０】
本発明の不揮発性記憶装置は、大容量化が可能なクロスポイント型メモリであるので、不揮発性記憶装置を用いる種々の電子機器分野に有用である。
【符号の説明】
【０１２１】
１００，２００    不揮発性記憶装置（ＲｅＲＡＭ）
１１    基板
１２    能動素子
１２ａ    ソース領域
１２ｂ    ドレイン領域
１２ｃ    ゲート絶縁膜
１２ｄ    ゲート電極
１３，１４    半導体層間絶縁層
１５    下層配線
１５ａ    配線溝
１６    抵抗変化層
１６ａ    抵抗薄膜層
１７    層間絶縁層
１７ａ    第一層間絶縁層
１７ｂ    第二層間絶縁層
１８    記憶部
１９    埋め込み電極
１９ａ    電極薄膜層
２０    上層配線
２１    絶縁保護層
２２，２３，２５    埋め込み導体
２２ａ    コンタクトホール
２４    配線
２６    コンタクトホール
２７    非オーミック性素子
２８    下部電極
２９    半導体層
３０    上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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