(57)【要約】【課題】負荷容量に応じて最適な波形を出力可能な発振器を提供する。【解決手段】発振回路１２からの出力を、出力バッファ（前段出力バッファ１４、出力バッファ２２）を介して負荷回路に出力する発振器１０であって、発振器１０は、出力バッファ２２の駆動能力を出力バッファから流れる電流に応じて調整可能なバッファ制御回路４８を有する。ここで出力バッファ２２は、発振回路１２の後段に複数並列に接続されるとともに、バッファ制御回路４８は、出力バッファから流れる電流に応じて出力バッファ２２の稼動数を調整する信号を出力バッファ２２に出力することにより出力バッファ２２の駆動能力を調整している。【選択図】図１
2010245609.tif 000002
【特許請求の範囲】
【請求項１】
発振回路からの出力を、出力バッファを介して外部へ出力する発振器であって、
前記出力バッファの出力電流の大きさを検知する電流検出回路と、
前記電流検出回路によって検出された前記出力電流の大きさに応じて、前記出力バッファの駆動能力を調整するバッファ制御回路と、
を有することを特徴とする発振器。
【請求項２】
前記出力バッファは、前記発振回路の後段に複数並列に接続され、
前記バッファ制御回路は、前記出力バッファの前記出力電流の大きさに応じて前記出力バッファの稼動数を調整する信号を前記出力バッファに出力することを特徴とする請求項１に記載の発振器。
【請求項３】
前記バッファ制御回路は、前記稼動数に対応した電流の閾値を記憶したメモリを有し、前記出力バッファの前記出力電流に対応する閾値を選択することにより前記出力バッファの前記稼動数を調整することを特徴とする請求項２に記載の発振器。
【請求項４】
前記発振器は、前記発振回路のクロックをトリガとしてカウントし、所定のカウント数にてキャリーを出力するカウンタと、前記バッファ制御回路と前記出力バッファとの間に介装され、前記キャリーをトリガとして前記信号を出力する保持回路と、を有することを特徴とする請求項２または３に記載の発振器。
【請求項５】
前記バッファ制御回路と電源電圧との間に切替回路が介装され、前記切替回路は前記キャリーをトリガとして前記電源電圧から前記バッファ制御回路への導通を遮断することを特徴とする請求項４に記載の発振器。
【請求項６】
前記出力バッファと前記負荷回路との間に、第２切替回路と抵抗との直列回路と第３切替回路により形成される並列回路が介装され、
前記出力電流は、前記抵抗の両端の電位差により測定され、
前記第２切替回路は、前記キャリーをトリガとして前記出力バッファから前記外部への導通を遮断し、
前記第３切替回路は、前記キャリーをトリガとして前記出力バッファから前記外部へ導通することを特徴とする請求項４または５に記載の発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、携帯電話機等の電子機器に用いられる発振器に関し、特に接続先の負荷容量に応じて駆動能力を可変させる発振器に関する。
【背景技術】
【０００２】
従来、マイクロコンピュータや携帯電話機等の電子機の基準クロック源として、周囲の温度や電気素子の固有の特性に左右されず、安定した発振回路として優れた温度補償型水晶発振器（Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｃｒｙｓｔａｌ  Ｏｓｃｉｌｌａｔｏｒ：ＴＣＸＯ）などの水晶発振器が使用されている。この水晶発振器に接続される負荷回路は、その負荷容量が小容量から大容量までの広範囲にわたって多くの種類が存在しており、またこれらの負荷回路は水晶発振器を使用するユーザの用途によっても異なっている。
【０００３】
従来の一般的な発振器は、製造時において、ユーザの仕様に応じて該当する出力駆動回路の配線パターンを切断して所望の出力波形を得ている。したがって、多くの出力波形を得るには出力駆動回路の種類が多くなって多大な開発コストが発生したり、多種類の出力駆動回路の在庫管理をしなければならないなど、生産コストを増大させる要因となる。また従来の水晶発振器は、特に、多くのユーザに対応させるために、出力駆動回路は最大負荷に対応できるように設計されているため、必然的に水晶発振器の消費電流が大きくなるばかりか、出力信号の立ち上がり・立ち下がり特性が急峻となって高調波の発生原因となり、ユーザの仕様によっては不適切なものとなる。一方、消費電流を抑えて回路設計した場合は、予め設定した負荷よりも大きな負荷を接続すると、出力信号の立ち上がり・立ち下がり特性が劣化し、ジッターの悪化要因となる。
【０００４】
上記問題を解決するため、特許文献１においては、図４に示すように、所定の周波数の発振波形の信号を出力する発振回路２０４と、前記発振波形の信号を入力して所望の波形特性を有する出力波形のクロック信号を出力する出力駆動手段２０５とを備え、前記出力駆動手段２０５は、前記出力波形の波形特性を調整するための制御データＶｍを記憶する記憶手段２５４と、前記記憶手段２５４に記憶された前記制御データＶｍを抽出し、前記出力波形の波形特性調整用として前記制御データＶｃｎｔを出力する制御手段２５３と、外部から第１の電源電圧Ｖｄｄ１を入力し、前記出力波形の出力振幅を規定する第２の電源電圧Ｖｄｄ２を生成して出力する電圧制御手段２５２と、前記発振波形の信号及び前記第２の電源電圧Ｖｄｄ２をそれぞれ入力し、前記制御データＶｃｎｔに基づいて前記出力波形の波形特性を調整して外部にクロック信号を出力するバッファ回路２５１とを備える発振器２０１が開示されている。これにより、ユーザから指定された所定の仕様に応じた出力波形の波形特性のクロック信号を得るために、予め製造工程において、バッファ回路２５１を制御する制御データＶｃｎｔを記憶手段２５４に書き込んでおき、制御手段２５３が、記憶手段２５４に記憶された制御データに基づいて出力駆動手段２０５を制御することでユーザの所望する波形特性に調整する。これにより従来の発振器のように、開発工程においてユーザの仕様に応じた何種類もの集積回路（ＩＣ）を重複して開発・製造しておく必要が無くなる。したがって、１種類のＩＣを開発・製造しておけばよいので、生産管理が極めて簡素化される。またバッファ回路２５１から所望のクロック信号を出力供給するために、ユーザの使用に応じた水晶振動子やＩＣを実装して水晶発振器を製造する必要がなく、１種類の水晶発振器を製造すればよいので在庫管理コストの低減化が図れる。また類似の発明については特許文献２乃至４に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−３３８７１０号公報
【特許文献２】特許第３３７４８２０号公報
【特許文献３】特開２００７−２５９０５２号公報
【特許文献４】特開２０００−９１５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１の発振器においては、予め発振器の出力端子に接続される負荷回路の負荷容量の大きさを知る必要がある。一方、負荷容量の大きさに対応したデータをメモリに書き込む作業は発振器の出荷段階で行う必要があり、予めユーザ側の使用態様や使用時の負荷容量が既知である場合は問題ないが、明確に負荷容量が分からない場合、または接続条件が変わった場合は対応に時間が必要であった。
【０００７】
そこで本発明は、負荷回路の負荷容量が既知でない場合であっても接続される負荷回路の負荷容量に応じてバッファ回路の駆動能力を調整し、ユーザの仕様に対応した適切な出力波形を出力可能な発振器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の適用例として実現することが可能である。
［適用例１］発振回路からの出力を、出力バッファを介して外部へ出力する発振器であって、前記出力バッファの出力電流の大きさを検知する電流検出回路と、前記電流検出回路によって検出された前記出力電流の大きさに応じて、前記出力バッファの駆動能力を調整するバッファ制御回路と、を有することを特徴とする発振器。
【０００９】
出力バッファ側から流れる電流の大きさは負荷回路の負荷容量に依存する。よって、この電流をモニターすることによって負荷容量の大きさを発振器側で判別でき、測定される電流値に応じて出力バッファの出力を調整することができる。これにより負荷容量が既知でなくてもユーザの仕様に対応した出力波形を有するクロック信号を出力することができる。
【００１０】
［適用例２］前記出力バッファは、前記発振回路の後段に複数並列に接続され、前記バッファ制御回路は、前記出力バッファの前記出力電流の大きさに応じて前記出力バッファの稼動数を調整する信号を前記出力バッファに出力することを特徴とする適用例１に記載の発振器。
これにより、簡単な構成で出力バッファの駆動能力を調整することができる。
【００１１】
［適用例３］前記バッファ制御回路は、前記稼動数に対応した電流の閾値を記憶したメモリを有し、前記出力バッファの前記出力電流に対応する閾値を選択することにより前記出力バッファの前記稼動数を調整することを特徴とする適用例２に記載の発振器。
【００１２】
これにより、閾値を適切に設定することにより出力波形の立ち上がり・立ち下がり特性の調整を行うことが可能となり、負荷容量が既知でない負荷回路に対してもユーザの仕様に応じた出力波形を有するクロック信号を出力することができる。
【００１３】
［適用例４］前記発振器は、前記発振回路のクロックをトリガとしてカウントし、所定のカウント数にてキャリーを出力するカウンタと、前記バッファ制御回路と前記出力バッファとの間に介装され、前記キャリーをトリガとして前記信号を出力する保持回路と、を有することを特徴とする適用例２または３に記載の発振器。
【００１４】
発振器の発振が安定するまでには一定の時間を要するが、上記構成により発振器の発振後カウント数に相当する時間後に出力バッファの駆動能力の調整を行うことができるので、負荷回路に対して安定した出力波形を有するクロック信号を出力することができる。
【００１５】
［適用例５］前記バッファ制御回路と電源電圧との間に切替回路が介装され、前記切替回路は前記キャリーをトリガとして前記電源電圧から前記バッファ制御回路への導通を遮断することを特徴とする適用例４に記載の発振器。
【００１６】
出力バッファの駆動能力の調整は発振器の立ち上げ後一度だけ行われるため、その後バッファ制御回路を用いる必要はない。よって調整後にバッファ制御回路と電源電圧との接続を遮断することにより消費電力を低減することができる。
【００１７】
［適用例６］前記出力バッファと前記負荷回路との間に、第２切替回路と抵抗との直列回路と第３切替回路により形成される並列回路が介装され、前記出力電流は、前記抵抗の両端の電位差により測定され、前記第２切替回路は、前記キャリーをトリガとして前記出力バッファから前記外部への導通を遮断し、前記第３切替回路は、前記キャリーをトリガとして前記出力バッファから前記外部へ導通することを特徴とする請求項４または５に記載の発振器。
【００１８】
出力バッファから流れる電流値の測定は上述の抵抗の両端の電位差により測定するが、測定後も抵抗に電流が流れる状態であるので、抵抗により出力バッファからの出力に電圧降下が発生する。よって上記構成にすることにより、測定後は出力バッファと負荷回路とが抵抗を介さずに接続されるので、電圧降下を抑制して振幅の大きな出力波形を有するクロック信号を出力することができる。
【図面の簡単な説明】
【００１９】
【図１】第１実施形態に係る発振器の回路図である。
【図２】発振器から出力されるクロック信号の模式図を示す。
【図３】第２実施形態に係る発振器の回路図である。
【図４】従来技術に係る発振器の回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明を図に示した実施形態を用いて詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対配置などは特定的な記載がない限り、この発明の範囲をそれのみに限定する主旨ではなく単なる説明例に過ぎない。
【００２１】
図１に第１実施形態に係る発振器の回路図を示す。第１実施形態に係る発振器１０は、発振回路１２からの出力を、出力バッファ（前段出力バッファ１４、出力バッファ２２）を介して外部へ出力する発振器であって、出力バッファの出力電流の大きさを検知する電流検出回路４４と、電流検出回路４４によって検出された出力電流の大きさに応じて、出力バッファの駆動能力を調整するバッファ制御回路４８と、を有する構成である。そして出力バッファは、発振回路１２の後段に複数並列に接続され、バッファ制御回路４８は、出力バッファの出力電流の大きさに応じて出力バッファの稼動数を調整する信号を出力バッファに出力するものである。さらに、バッファ制御回路４８は、稼動数に対応した電流の閾値を記憶したメモリ６６を有し、出力バッファの出力電流に対応する閾値を選択することにより出力バッファの稼動数を調整するものである。なお、出力バッファ（前段出力バッファ１４、出力バッファ２２）の駆動能力とは、負荷回路を駆動する能力である。この駆動能力により、負荷回路を接続した場合の出力信号の振幅、立ち上がり時間及び立ち下がり時間等の特性が変化する。
【００２２】
発振回路１２は、水晶の圧電材料により形成された圧電振動子を所定の発振周波数でクロック信号を発振させる例えばインバータ型の発振回路である。
前段出力バッファ１４は、発振回路１２から出力された所定の発振周波数のクロック信号の波形を矩形波に変換しつつ増幅する回路である。前段出力バッファ１４はＰ型ＭＯＳトランジスタ１６とＮ型ＭＯＳトランジスタ１８により構成されている。Ｐ型ＭＯＳトランジスタ１６のドレイン端子１６ａとＮ型ＭＯＳトランジスタ１８のドレイン端子１８ａとが互いに接続され、Ｐ型ＭＯＳトランジスタ１６のソース端子１６ｂが電源電圧（ＶＤＤ）に接続され、Ｎ型ＭＯＳトランジスタのソース端子１８ｂがグランド（ＧＮＤ）と接続されている。またＰ型ＭＯＳトランジスタのバックゲート端子１６ｃがソース端子１６ｂと接続され、Ｎ型ＭＯＳトランジスタ１８のバックゲート端子１８ｃがソース端子１８ｂと接続されている。そして、Ｐ型ＭＯＳトランジスタ１６のゲート端子１６ｄ、及びＮ型ＭＯＳトランジスタ１８のゲート端子１８ｄはそれぞれ発振回路１２に接続されている。さらにＰ型ＭＯＳトランジスタ１６及びＮ型ＭＯＳトランジスタ１８の接続点２０は後段の出力バッファ２２（第１出力バッファ２４、第２出力バッファ２６、第３出力バッファ２８）及び配線３０を介して抵抗に接続される。ここで、前段出力バッファ１４のゲート端子側の入力インピーダンスは極めて大きいので、発振回路１２に何ら影響を及ぼすことなく前段出力バッファ１４は発振回路１２からの信号を矩形波に変形しつつ増幅することができる。そして発振回路１２からの出力されるクロック信号の電圧が高い（Ｈ）ときはＮ型ＭＯＳトランジスタ１８がＯＮとなるので前段出力バッファ１４の出力電圧は低い電圧（Ｌ）となり、逆にクロック信号の電圧が低い（Ｌ）ときはＰ型ＭＯＳトランジスタ１６がＯＮとなるので前段出力バッファ１４の出力電圧は高い電圧（Ｈ）となる。したがって前段出力バッファ１４は発振回路１２からのクロック信号を逆相で増幅することができる。なお前段出力バッファ１４は、発振器１０を起動後、配線３０及び抵抗を介して負荷容量に増幅されたクロック信号を常時出力する。
【００２３】
第１出力バッファ２４、第２出力バッファ２６、第３出力バッファ２８は、後述のコンパレータ５０からの信号を待って発振回路１２からの信号を矩形波に変換しつつ増幅するものであって互いに並列に接続されている。なお本実施形態においては並列接続された出力バッファ２２を３個用いているがそれ以上用いてもよい。またいずれの出力バッファ２２においても矩形波を出力する駆動能力は同一であってもよいし、異なっていてもよい。
【００２４】
第１出力バッファ２４、第２出力バッファ２６、第３出力バッファ２８はいずれも図１中の詳細図に示す構成を有している。各出力バッファはＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタにより構成されている。
【００２５】
第１Ｐ型ＭＯＳトランジスタ３２のドレイン端子３２ａと第１Ｎ型ＭＯＳトランジスタ３４のドレイン端子３４ａとが互いに接続され、Ｐ型ＭＯＳトランジスタ３２のソース端子３２ｂが第２Ｐ型ＭＯＳトランジスタ３６のドレイン端子３６ａに接続され、第２Ｐ型ＭＯＳトランジスタ３６のソース端子３６ｂが電源電圧（ＶＤＤ）に接続される。
【００２６】
一方、第１Ｎ型ＭＯＳトランジスタ３４のソース端子３４ｂが第２Ｎ型ＭＯＳトランジスタ３８のドレイン端子３８ａと接続され、第２Ｎ型ＭＯＳトランジスタ３８のソース端子３８ｂがグランドと接続されている。また第１Ｎ型ＭＯＳトランジスタ３４のバックゲート端子３４ｃがソース端子３４ｂと接続され、第１Ｐ型ＭＯＳトランジスタ３６のバックゲート端子３６ｃがソース端子３６ｂと接続されている。
【００２７】
そして、第１Ｐ型ＭＯＳトランジスタ３２のゲート端子３２ｄ（ＩＮ）、及び第１Ｎ型ＭＯＳトランジスタ３４のゲート端子３４ｄ（ＩＮ）はそれぞれ発振回路１２に接続されている。さらに第１Ｐ型ＭＯＳトランジスタ３２及び第１Ｎ型ＭＯＳトランジスタ３４の接続点４２（ＯＵＴ）は後段の抵抗４６に接続される。
【００２８】
さらに、第２Ｐ型ＭＯＳトランジスタ３６のバックゲート端子２６ｃは、ソース端子３６ｂに接続され、第２Ｎ型ＭＯＳトランジスタ３８のバックゲート端子３８ｃは、ソース端子３８ｂと接続されている。また第２Ｐ型ＭＯＳトランジスタ３６のゲート端子３６ｄはインバータ４０を介して後述のコンパレータ５０に接続され、第２Ｎ型ＭＯＳトランジスタ３８のゲート端子３８ｄも後述のコンパレータ５０に接続される。
【００２９】
電流検出回路４４は、抵抗４６の両端の電位差を測定し、測定された電位差と抵抗４６の抵抗値から電流（実効値）の大きさを検出し、前記電流に対応した電圧を後述のコンパレータに出力するものである。測定された電流は負荷回路に流れる電流と値がほぼ一致するので、この電流をモニターすることで上述の出力バッファ２２の稼動数を調整することができる。
【００３０】
バッファ制御回路４８は、負荷回路側へ流れる電流に基づいて、すなわち電流検出回路４４が検出した電流に基づいて出力バッファ２２の稼動数を調整する回路であり、並列接続された出力バッファ２２と同数設けられたコンパレータ５０と、コンパレータ５０と同数のＤ／Ａ変換器５８と、Ｄ／Ａ変換器５８と同数のレジスタを有しＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等により形成されたメモリ６６を有する。
【００３１】
コンパレータ５０（第１コンパレータ５２、第２コンパレータ５４、第３コンパレータ５６）はＤ／Ａ変換器５８（第１Ｄ／Ａ変換器６０、第２Ｄ／Ａ変換器６２、第３Ｄ／Ａ変換器６４）から出力される電圧と電流検出回路４４から出力される電圧の大小関係を信号として出力バッファ２２側に出力するものである。コンパレータ５０の入力（＋）は電流検出回路４４に接続され、入力（−）はＤ／Ａ変換器５８に接続されている。ここで電流検出回路４４から出力される電圧がＤ／Ａ変換器から出力される電圧より高い場合、コンパレータ５０は電圧の高い信号（Ｈ）を出力し、逆に低い場合は電圧の低い信号（Ｌ）を出力する。よってコンパレータ５０からの信号が高い電圧の信号（Ｈ）である場合は第２Ｐ型ＭＯＳトランジスタ３６及び第２Ｎ型ＭＯＳトランジスタ３８が導通するため、出力バッファ２２は稼動可能となる。なお第１Ｐ型ＭＯＳトランジスタ３２、第１Ｎ型ＭＯＳトランジスタ３４の動作は、それぞれＰ型ＭＯＳトランジスタ１６、Ｎ型ＭＯＳトランジスタ１８と同様なので説明を省略する。
【００３２】
メモリ６６はＰＲＯＭで形成された製造段階で書き込み可能なメモリであり、コンパレータ５０及びＤ／Ａ変換器５８と同数のレジスタ（第１レジスタ６８、第２レジスタ７０、第３レジスタ７２）を有している。各レジスタには電流検出回路４４から検出される電流に対応する設定値（閾値）が書き込まれて記憶され、各レジスタに対応するＤ／Ａ変換器５８に出力することができる。
【００３３】
Ｄ／Ａ変換器５８はメモリ６６内においてそれぞれ対応するレジスタに接続され、レジスタから上述の設定値を読み出しＤ／Ａ変換を行うことにより閾値に対応する電圧に変換してコンパレータ５０に出力している。
【００３４】
なお、図１において、メモリ６６から出力バッファ２２までの電気的な接続経路は第１レジスタ６８、第１Ｄ／Ａ変換器６０、第１コンパレータ５２、第１出力バッファ２４までの経路、第２レジスタ７０、第２Ｄ／Ａ変換器６２、第２コンパレータ５４、第２出力バッファ２６までの経路、第３レジスタ７２、第３Ｄ／Ａ変換器６４、第３コンパレータ５６、第３出力バッファ２８までの経路がある。
【００３５】
さらに図１には、周波数ごとのレジスタテーブルの設定例が示されている。例えば発振回路１２の発振周波数が５０ＭＨｚの場合であって電流検出回路４４が検出する電流が４ｍＡ以下の場合はいずれの出力バッファ２２も稼動させず、電流が４〜６ｍＡの場合は、第３レジスタ６４に電気的に接続された第３出力バッファ２８が稼動し、電流が６〜８ｍＡの場合は、第３出力バッファ２８、及び第２レジスタ７０に電気的に接続された第２出力バッファ２６がそれぞれ稼動し、８ｍＡ以上の場合は、第３出力バッファ２８、第２出力バッファ２６、及び第３レジスタに電気的に接続された第１出力バッファ２４がそれぞれ稼動することを意味する。
【００３６】
ところで、各レジスタに記憶される設定値は発振器１０の発振周波数及びユーザの仕様によって調整される。図２に発振器１０から出力されるクロック信号の模式図を示す。
【００３７】
一般に負荷回路７４は負荷容量（ＣＬ）を有するため、負荷回路７４に電流を流すと負荷回路７４において充放電され、これにより電力が消費される。このとき負荷回路７４で消費される電力Ｐｄは、
【数１】
2010245609.tif 000003
となる。ここで、Ｐｔはスイッチング確率（発振器は必ず遷移するので１）、ＣＬは負荷容量、ＶＤＤは電源電圧、ｆは発振周波数である。これにより負荷回路７２に流れる電流Ｉｄは、
【数２】
2010245609.tif 000004
と概算され、発振周波数が高いほど、またＣＬが大きいほど電流値が大きくなることがわかる。一方、出力バッファ２２（第１出力バッファ２４、第２出力バッファ２６、第３出力バッファ２８）は、所定の電流を一定の駆動能力の範囲で供給することができる。よって負荷回路７４の負荷容量が小さく１つの出力バッファ２２で負荷回路７４が必要とする電流を充分賄える場合は図２に示すように、出力バッファ２２からの出力波形（出力電圧）は矩形波に近い形状を有しているが、負荷容量が大きく出力バッファ２２で負荷回路７４が必要とする電流を充分に賄えなくなると図２に示すように、矩形波の立ち上がり及び立ち下がりにおいて傾きが発生する。
【００３８】
ここで、立ち上がり領域の時間幅をＴｆ、立ち下がり領域の時間幅をＴｒとするとスルーレートはＴｆとＴｒのそれぞれの大きさで評価することができる。スルーレートが大きくなると（負荷容量が大きくなると）矩形波の波形がなまってきてジッター特性が劣化することになる。一方スルーレートが小さくなるとＴｆ及びＴｒが小さくなるため高周波の高周波比が大きくなる。よって一定のスルーレートを維持することによって良好なジッター特性を維持するとともに高調波の発生を抑制することができる。またユーザの仕様によりスルーレートを意図的に小さくしたり大きくしたりする場合も考えられる。そこで本実施形態においてはメモリ６６に記憶される設定値（閾値）を適切に設定することにより、ユーザ側の負荷容量が既知でなくても負荷容量の大きさに応じて出力バッファ２２の稼動数を調整可能であり、発振器１０は一定のスルーレートを持った出力波形を出力することができる。
【００３９】
例えば、図１のレジスタテーブルにおいて各レジスタの設定値（閾値）を全体的に小さくすると、一定の負荷容量を有する負荷回路７４に対して大きな駆動能力をもつ出力バッファ２２が負荷回路７４に対して電流を供給することになるのでスルーレートは小さくなり、出力波形の立ち上がり・立ち下がりは急峻となるが、場合によっては高調波の発生が考えられる。逆に各レジスタの設定値（閾値）を全体的に大きくすると、一定の負荷容量を有する負荷回路７４に対して小さな駆動能力をもつ出力バッファ２２が負荷回路７４に対して電流を供給することになるのでスルーレートは大きくなり、出力波形の立ち上がり・立ち下がりはなだらかとなり高調波の発生は抑制されるが、ジッター特性が劣化することが考えられる。
【００４０】
したがって、予め発振器１０の設計段階で出力波形特性、ジッター特性、高調波特性のＣＬとの関係を評価しておき、これに基づいてメモリ６６に書き込む設定値（閾値）を決定し、書き込みは製造の最終段階（検査前）で実施する。そして発振器１０に負荷回路７４を接続したのちは、［数２］に示すように負荷回路７４側に流れる電流Ｉｄと負荷容量ＣＬとが比例関係にあることを利用して、測定される電流Ｉｄから設定値に基づいて出力波形が最適となる出力バッファ２２の稼動数に調整することができる。
【００４１】
第２実施形態に係る発振器を図３に示す。第２実施形態に係る発振器８０は基本的には第１実施形態と共通する構成を有するが、発振回路のクロックをトリガとしてカウントし、所定のカウント数にてキャリーを出力するカウンタと、前記バッファ制御回路と前記出力バッファとの間に介装され、前記キャリーをトリガとして前記信号を出力する保持回路と、を有している。
【００４２】
カウンタ８２は、発振回路１２のクロック信号（前段バッファ１４の出力でもよい）をクロック源とし、所定のカウント数の間でカウントアップもしくはカウントダウンし、フルカウントもしくはゼロカウントになったらキャリー８４を出力するものであり、バイナリカウンタのようなフィルドコードカウンタ、またはジョンソンカウンタのようなアンフィルドコードカウンタを用いてもよい。ここではキャリー８４はカウンタ８２のカウント中は電圧の低い状態（Ｌ）としカウント終了後電圧の高い信号（Ｈ）を出力するものとする。発振回路１２は起動後発振が安定するまでしばらくの時間（数ｍｓ）を要するため、カウンタ８２はこの時間に相当するカウント数を有する必要がある。
【００４３】
保持回路８６（第１保持回路８８、第２保持回路９０、第３保持回路９２）は、コンパレータ５０（第１コンパレータ５２、第２コンパレータ５４、第３コンパレータ５６）と出力バッファ２２（第１出力バッファ２４、第２出力バッファ２６、第３出力バッファ２８）との間にそれぞれ介装されたＤフリップフロップである。保持回路８６はカウンタ８２からのキャリー８４をトリガとしてコンパレータ５０から出力される信号をストアして出力バッファ２２に出力する。したがって出力バッファ２２は発振器１０の起動後、カウンタ８２からのキャリー８４が出力された後にコンパレータ５０からの信号が入力され、その信号に基づいて稼動することになる。なお保持回路８６には電源電圧（不図示）から常時給電されており、ストアされた信号が消去されることはないため、出力バッファ２２はその後の稼動数を維持することになる。
【００４４】
また、バッファ制御回路４８と電源電圧（ＶＤＤ）との間に切替回路９４が介装され、切替回路９４はキャリー８４をトリガとして電源電圧（ＶＤＤ）からバッファ制御回路４８への導通を遮断する構成を有している。切替回路９４は例えばＰ型ＭＯＳトランジスタによって構成され、ゲート端子９４ａにカウンタ８２のキャリー８４が入力される。よってキャリー８４が入力される前は電源電圧（ＶＤＤ）はバッファ制御回路４８に給電するが、キャリー８４が入力されたのちは給電を遮断することができる。上述のように出力バッファ２２の稼動数の調整が行われたのちはバッファ制御回路４８を用いることはないので、バッファ制御回路４８への給電を停止して発振器１０の消費電力を低減することができる。
【００４５】
さらに、出力バッファ２２と負荷回路７４との間に、第２切替回路９６と抵抗４６との直列回路と第３切替回路９８により形成される並列回路１００が介装され、負荷回路７４へ流れる電流は、抵抗４６の両端の電位差により測定されるとともに、第２切替回路９６は、キャリー８４をトリガとして出力バッファ２２から負荷回路７４への導通を遮断し、第３切替回路９８は、キャリー８４をトリガとして出力バッファ２２から負荷回路７４へ導通する構成を有している。
【００４６】
第２切替回路９６は例えばＰ型ＭＯＳトランジスタにより構成され、第３切替回路９８は例えばＮ型ＭＯＳトランジスタにより構成されている。第２切替回路９６のソース端子９６ａは出力バッファ２２側に接続され、ドレイン端子９６ｂが抵抗４６の一端４６ａに接続されている。第３切替回路９８のソース端子９８ａは出力バッファ２２側に接続され、ドレイン端子９８ｂは抵抗４６の一端４６ａに接続されている。また抵抗４６の一端４６ａの反対側の他端４６ｂは負荷回路７４側に接続されている。さらに前記一端４６ａ及び他端４６ｂはそれぞれ電流検出回路４４に接続されている。そして第２切替回路９６のゲート端子９６ａ、及び第３切替回路９８のゲート端子９８ｃはカウンタ８２のキャリー８４に接続されている。
【００４７】
ここで、カウンタ８２からのキャリー８４が来る前は、第２切替回路９６は導通し、第３切替回路９８は導通を遮断しているため、前段出力バッファ１４及び出力バッファ２２からの電流は抵抗４６を介して負荷回路７４に流れることになる。よって抵抗４６の両端が電流検出回路４４に接続されるため、両端の電位差と抵抗４６の抵抗値により、電流検出回路４４は電流値を求めることができるが、抵抗４６により電圧降下が発生することになる。一方カウンタ８２からのキャリー８４が来たのちは、第２導通回路９６は導通を遮断し、第３切替回路９８は導通することになる。よって前段出力バッファ１４及び出力バッファ２２からの電流は第３切替回路９８を介して負荷回路７４に流れるので電圧降下が起きることはない。
【００４８】
以上述べたように、本実施形態に係る発振器１０、８０において、出力バッファ（前段出力バッファ１４、出力バッファ２２）側から流れる電流の大きさは負荷回路７４の負荷容量に依存する。よって、この電流をモニターすることによって負荷容量の大きさを発振器１０側で判別でき、測定される電流値に応じて出力バッファ２２の出力を調整することができる。これにより負荷容量が既知でなくてもユーザの仕様に対応した出力波形を有するクロック信号を出力することができる。
【００４９】
また、出力バッファ２２は、発振回路１２の後段に複数並列に接続され、バッファ制御回路４８は、出力バッファ（前段出力バッファ１４、出力バッファ１４）の出力電流の大きさに応じて出力バッファ２２の稼動数を調整する信号を出力バッファ２２に出力する構成とした。これにより、簡単な構成で出力バッファ２２の駆動能力を調整することができる。
【００５０】
さらに、バッファ制御回路４８は、稼動数に対応した電流の閾値を記憶したメモリ６６を有し、出力バッファ（前段出力バッファ１４、出力バッファ２２）から流れる電流に対応する閾値を選択することにより出力バッファ２２の稼動数を調整する構成とした。これにより、閾値を適切に設定することにより出力波形の立ち上がり・立ち下がり特性の調整を行うことが可能となり、負荷容量が既知でない負荷回路７４に対してもユーザの仕様に応じた出力波形を有するクロック信号を出力することができる。
【００５１】
第２実施形態において、発振器８０は、発振回路１２のクロックをトリガとしてカウントし、所定のカウント数にてキャリー８４を出力するカウンタ８２と、バッファ制御回路４８と出力バッファ２２との間に介装され、キャリー８４をトリガとして信号を出力する保持回路８６と、を有する構成とした。発振器８０の発振が安定するまでには一定の時間を要するが、上記構成により発振器８０の発振後カウント数に相当する時間後に出力バッファ２２の駆動能力の調整を行うことができるので、負荷回路７４に対して安定した出力波形を有するクロック信号を出力することができる。
【００５２】
また、バッファ制御回路４８と電源電圧（ＶＤＤ）との間に切替回路９４が介装され、切替回路９４はキャリー８４をトリガとして電源電圧（ＶＤＤ）からバッファ制御回路４８への導通を遮断する構成とした。出力バッファ２２の駆動能力の調整は発振器１０の立ち上げ後一度だけ行われるため、その後バッファ制御回路４８を用いる必要はない。よって調整後にバッファ制御回路４８と電源電圧（ＶＤＤ）との接続を遮断することにより消費電力を低減することができる。
【００５３】
さらに、出力バッファ２２と負荷回路７４との間に、第２切替回路９６と抵抗４６との直列回路と第３切替回路９８により形成される並列回路１００が介装され、出力電流は、抵抗４６の両端の電位差により測定され、第２切替回路９６は、キャリー８４をトリガとして出力バッファ（前段出力バッファ１４、出力バッファ２２）から外部への導通を遮断し、第３切替回路９８は、キャリー８４をトリガとして出力バッファ（前段出力バッファ１４、出力バッファ２２）から外部へ導通する構成とした。出力バッファ（前段出力バッファ１４、出力バッファ２２）から流れる電流値の測定は上述の抵抗４６の両端の電位差により測定するが、測定後も抵抗４６に電流が流れる状態であるので、抵抗４６により出力バッファ（前段出力バッファ１４、出力バッファ２２）からの出力に電圧降下が発生する。よって上記構成にすることにより、測定後は出力バッファ（前段出力バッファ、出力バッファ２２）と負荷回路７４とが抵抗４６を介さずに接続されるので、電圧降下を抑制して振幅の大きな出力波形を有するクロック信号を出力することができる。
【符号の説明】
【００５４】
１０………発振器、１２………発振回路、１４………前段出力バッファ、１６………Ｐ型ＭＯＳトランジスタ、１８………Ｎ型ＭＯＳトランジスタ、２０………接続点、２２………出力バッファ、２４………第１出力バッファ、２６………第２出力バッファ、２８………第３出力バッファ、３０………配線、３２………第１Ｐ型ＭＯＳトランジスタ、３４………第１Ｎ型ＭＯＳトランジスタ、３６………第２Ｐ型ＭＯＳトランジスタ、３８………第２Ｎ型ＭＯＳトランジスタ、４０………インバータ、４２………接続点、４４………電流検出回路、４６………抵抗、４８………バッファ制御回路、５０………コンパレータ、５２………第１コンパレータ、５４………第２コンパレータ、５６………第３コンパレータ、５８………Ｄ／Ａ変換器、６０………第１Ｄ／Ａ変換器、６２………第２Ｄ／Ａ変換器、６４………第３Ｄ／Ａ変換器、６６………メモリ、６８………第１レジスタ、７０………第２レジスタ、７２………第３レジスタ、７４………負荷回路、８０………発振器、８２………カウンタ、８４………キャリー、８６………保持回路、８８………第１保持回路、９０………第２保持回路、９２………第３保持回路、９４………切替回路、９６………第２切替回路、９８………第３切替回路、１００………並列回路、２０１………発振器、２０４………発振回路、２０５………出力駆動手段、２５１………バッファ回路、２５２………電圧制御手段、２５３………制御手段、２５４………記憶手段。
【図１】
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【図２】
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【図３】
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【図４】
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