(57)【要約】【課題】素子面積を増大させることなく、ゲート抵抗を低減した状態を維持しつつ、ｎＦＥＴとｐＦＥＴのゲート電極間の相互拡散を抑制することを可能にする。【解決手段】半導体基板１１に素子分離領域１５を間にしてｎＦＥＴの第１トランジスタＴ１とｐＦＥＴの第２トランジスタＴ２が形成され、素子分離領域１５に溝部１６を有し、第１トランジスタＴ１の第１ゲート電極２２と第２トランジスタＴ２の第２ゲート電極３２とは、半導体基板１１上にゲート絶縁膜２１，３１を介して、および溝部１６の内面に、第１，第２導電膜パターン４２，４３で連続した状態に形成され、第１，第２導電膜パターン４２，４３は、第１，第２ゲート電極２２，３２の部分の幅方向の断面積より溝部１６内に形成された部分の幅方向の断面積が小さく形成され、第１，第２導電膜パターン４２，４３上に金属シリサイド層５１が連続した状態に形成されている。【選択図】図１
2010010169.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたｎチャネル電界効果型の第１トランジスタと、
前記半導体基板に形成されたｐチャネル電界効果型の第２トランジスタと、
前記第１トランジスタと前記第２トランジスタとの間の前記半導体基板に形成された素子分離領域と、
前記素子分離領域に形成された溝部を有し、
前記第１トランジスタの第１ゲート電極と前記第２トランジスタの第２ゲート電極とが、前記半導体基板上にゲート絶縁膜を介して、前記溝部の内面で連続した導電膜パターンで形成され、
前記導電膜パターンは、前記第１ゲート電極および前記第２ゲート電極の部分の幅方向の断面積より前記溝部内に形成された部分の幅方向の断面積が小さく形成され、
前記第１ゲート電極および前記第２ゲート電極の導電膜パターン上に金属シリサイド層が連続した状態に形成されている
半導体装置。
【請求項２】
半導体基板に形成されたｎチャネル電界効果型の第１トランジスタと、
前記半導体基板に形成されたｐチャネル電界効果型の第２トランジスタと、
前記第１トランジスタと前記第２トランジスタとの間の前記半導体基板に形成された素子分離領域と、
前記素子分離領域上に形成された絶縁体部を有し、
前記第１トランジスタの第１ゲート電極と前記第２トランジスタの第２ゲート電極とが前記半導体基板上にゲート絶縁膜を介して前記絶縁体部上で連続して形成され、
前記第１ゲート電極および前記第２ゲート電極は、ゲート長方向の断面積より、前記絶縁体部上に形成された部分の断面積が小さく形成され、
前記第１ゲート電極の上部と前記第２ゲート電極の上部に金属シリサイド層が連続した状態に形成されている
半導体装置。
【請求項３】
前記第１ゲート電極は、第１導電膜パターンと該第１導電膜パターン上に形成された前記金属シリサイド層からなり、
前記第２ゲート電極は、第２導電膜パターンと該第２導電膜パターン上に形成された前記金属シリサイド層からなり、
前記第１導電膜パターンと前記第２導電膜パターンは前記絶縁体部で分離されている
請求項２記載の半導体装置。
【請求項４】
前記第１ゲート電極は、第１導電膜パターンと該第１導電膜パターン上に形成された前記金属シリサイド層からなり、
前記第２ゲート電極は、第２導電膜パターンと該第２導電膜パターン上に形成された前記金属シリサイド層からなり、
前記第１導電膜パターンと前記第２導電膜パターンは前記絶縁体部上で連続して形成されている
請求項２記載の半導体装置。
【請求項５】
半導体基板に、ｎチャネル電界効果型の第１トランジスタが形成される第１形成領域とｐチャネル電界効果型の第２トランジスタが形成される第２形成領域とを分離する素子分離領域を形成する工程と、
前記素子分離領域に溝部を形成する工程と、
前記第１形成領域の前記半導体基板上および前記第２形成領域の前記半導体基板上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上および前記溝部の内面にそって導電膜を形成する工程と、
前記導電膜をパターニングして前記第１形成領域上に第１ゲート電極と、前記第２形成領域上に第２ゲート電極とを前記溝部内を通って連続した状態に形成する工程と、
前記第１ゲート電極の導電膜上と前記第２ゲート電極の導電膜上とに金属シリサイド層を連続した状態に形成する工程とを有する
半導体装置の製造方法。
【請求項６】
前記第１ゲート電極および前記第２ゲート電極を形成した後で、前記金属シリサイド層を形成する前に
前記第１ゲート電極の両側の前記半導体基板に第１ソース・ドレイン領域を形成する工程と、
前記第２ゲート電極の両側の前記半導体基板に第２ソース・ドレイン領域を形成する工程を有する
請求項５記載の半導体装置の製造方法。
【請求項７】
前記第１ゲート電極および前記第２ゲート電極を形成した後で、前記第１ソース・ドレイン領域および前記第２ソース・ドレイン領域を形成する工程の前に
前記第１ゲート電極の両側の前記半導体基板に前記第１ソース・ドレイン領域よりも濃度の低い第１低濃度拡散層を形成する工程と、
前記第２ゲート電極の両側の前記半導体基板に前記第２ソース・ドレイン領域よりも濃度の低い第２低濃度拡散層を形成する工程とを有する
請求項５記載の半導体装置の製造方法。
【請求項８】
半導体基板に、ｎチャネル電界効果型の第１トランジスタが形成される第１形成領域とｐチャネル電界効果型の第２トランジスタが形成される第２形成領域とを分離する素子分離領域を形成する工程と、
前記素子分離領域に凸状の絶縁体部を形成する工程と、
前記第１形成領域の前記半導体基板上および前記第２形成領域の前記半導体基板上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上および前記絶縁体部上に導電膜を形成する工程と、
前記導電膜をパターニングして前記第１形成領域上に第１ゲート電極と、前記第２形成領域上に第２ゲート電極とを連続した状態に形成する工程と、
前記第１ゲート電極の導電膜上と前記第２ゲート電極の導電膜上とに金属シリサイド層を連続した状態に形成する工程とを有する
半導体装置の製造方法。
【請求項９】
前記導電膜を形成した後で前記金属シリサイド層を形成する前に、
前記絶縁体部上に前記導電膜を残して前記導電膜表面を平坦化する工程を有する
請求項８記載の半導体装置の製造方法。
【請求項１０】
前記金属シリサイド層を形成する工程で、前記金属シリサイド層を前記絶縁体部上に接続させる
請求項８記載の半導体装置の製造方法。
【請求項１１】
前記第１ゲート電極および前記第２ゲート電極を形成した後で、前記金属シリサイド層を形成する前に
前記第１ゲート電極の両側の前記半導体基板に第１ソース・ドレイン領域を形成する工程と、
前記第２ゲート電極の両側の前記半導体基板に第２ソース・ドレイン領域を形成する工程を有する
請求項８記載の半導体装置の製造方法。
【請求項１２】
前記第１ゲート電極および前記第２ゲート電極を形成した後で、前記第１ソース・ドレイン領域および前記第２ソース・ドレイン領域を形成する工程の前に
前記第１ゲート電極の両側の前記半導体基板に前記第１ソース・ドレイン領域よりも濃度の低い第１低濃度拡散層を形成する工程と、
前記第２ゲート電極の両側の前記半導体基板に前記第２ソース・ドレイン領域よりも濃度の低い第２低濃度拡散層を形成する工程とを有する
請求項８記載の半導体装置の製造方法。
【請求項１３】
半導体基板に、ｎチャネル電界効果型の第１トランジスタが形成される第１形成領域とｐチャネル電界効果型の第２トランジスタが形成される第２形成領域とを分離する素子分離領域を形成する工程と、
前記素子分離領域に溝部を形成する工程と、
前記第１形成領域の前記半導体基板上および前記第２形成領域の前記半導体基板上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上に前記溝部内を埋め込む導電膜を形成する工程と、
前記導電膜をパターニングして前記第１形成領域上に第１ゲート電極と、前記第２形成領域上に第２ゲート電極とを連続した状態に形成する工程と、
前記第１ゲート電極の導電膜上と前記第２ゲート電極の導電膜上とに金属シリサイド層を連続した状態に形成する工程とを有する
半導体装置の製造方法。
【請求項１４】
前記第１ゲート電極および前記第２ゲート電極を形成した後で、前記金属シリサイド層を形成する前に
前記第１ゲート電極の両側の前記半導体基板に第１ソース・ドレイン領域を形成する工程と、
前記第２ゲート電極の両側の前記半導体基板に第２ソース・ドレイン領域を形成する工程を有する
請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記第１ゲート電極および前記第２ゲート電極を形成した後で、前記第１ソース・ドレイン領域および前記第２ソース・ドレイン領域を形成する工程の前に
前記第１ゲート電極の両側の前記半導体基板に前記第１ソース・ドレイン領域よりも濃度の低い第１低濃度拡散層を形成する工程と、
前記第２ゲート電極の両側の前記半導体基板に前記第２ソース・ドレイン領域よりも濃度の低い第２低濃度拡散層を形成する工程とを有する
請求項１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
同一基板上に、ｎチャネル電界効果型のトランジスタ（ｎＦＥＴ）とｐチャネル電界効果型のトランジスタ（ｐＦＥＴ）で構成されているＣＭＯＳ回路は、消費電力が少なく、微細化や高集積化が容易であり、高速動作が可能である。このことから、ＣＭＯＳ回路は多くの大規模集積回路（ＬＳＩ）を構成するデバイスとして広く用いられている。
ｎＦＥＴのゲート電極には、リン（Ｐ）やヒ素（Ａｓ）をドープしたｎ型ポリシリコンが用いられ、ｐＦＥＴのゲート電極には、ボロン（Ｂ）をドープしたｐ型ポリシリコンが広く用いられている。
【０００３】
しかし、スケーリング則に従って、ゲート絶縁膜の薄膜化やゲート長、ゲート幅、およびｎＦＥＴとｐＦＥＴを分離する素子分離領域の幅の縮小化されている。それとともに、ｎＦＥＴおよびｐＦＥＴに共通に用いるゲートにおいて、ｎ型ポリシリコンゲートとｐＦＥＴとの距離、およびｐ型ポリシリコンゲートとｎＦＥＴとの距離が小さくなってきている。
この結果、デバイスを作製する際の熱処理工程などにおいて、ｎ型ポリシリコンのゲートとｐ型ポリシリコンのゲート間の相互拡散の影響が増大し、しきい値電圧Ｖｔｈの変動、およびトランジスタ特性のばらつきの増大を招いている。すなわち、ｎ型ポリシリコンのゲート中のリン、ヒ素等のｎ型不純物が、ボロン等のｐ型不純物をドープしたｐ型ポリシリコンのゲート中へ拡散する。逆に、ｐ型ポリシリコン中のボロン等のｐ型不純物が、リン、ヒ素等のｎ型不純物をドープしたｎ型ポリシリコン中に拡散する。このような相互拡散の影響が問題となっている。
【０００４】
そこで、不純物の拡散を防止するために、ｎ型ポリシリコンゲートとｐ型ポリシリコンゲートとの間に、酸化シリコン膜を埋め込んだ構造をとっている（例えば、特許文献１参照。）。
しかし、その製法において、チタン、モリブデン、タングステンなどの金属の選択エッチングを用いるなど、現在のＣＭＯＳ製作工程に合致しない。
【０００５】
不純物の拡散を抑制するために、ｎ型ポリシリコンゲートとｐ型ポリシリコンゲートとの間のポリシリコンを非晶質化した構造をとっている（例えば、特許文献２参照。）。
しかし、その製造方法では、酸化膜の成膜工程、および選択エッチング工程、ＰＥＰ工程、選択エッチング工程、また１００ｋｅＶ〜４００ｋｅＶという大きな加速電圧でのイオン注入工程、酸化膜除去工程を追加することを要する。このため、ＣＭＯＳ半導体装置の製作工程数、製作コストが増加する。
【０００６】
また、図２８に示すように、不純物の拡散を抑制するために、ｎＦＥＴとｐＦＥＴの境界部分の素子分離領域１０４に凹部１３１を作り、凹部１３１上にポリシリコン膜１０６を成膜し、さらにポリシリコン膜１０６からなるｎＦＥＴとｐＦＥＴのポリシリコンゲートの境界部分に凹部１３３を形成した構造がある。
しかし、ｎＦＥＴのゲート電極１０８のタングステンシリサイド膜１０７とｐＦＥＴのゲート電極１０８のタングステンシリサイド膜１０７が、ｎＦＥＴとｐＦＥＴとの境界部分でサイドウォール絶縁膜１１０により分断されているので、ゲート抵抗が増加してしまう（例えば、特許文献３参照。）。
【０００７】
比較的簡便な手法としては、図２９に示すように、ゲート電極２０３のｎ型不純物領域２０６とｐ型不純物領域２０７の境界付近に、拡散した不純物を溜めるシンク（不純物蓄積領域）を、平面的な第１ダミー電極２０４、第２ダミー電極２０５の形成により、設けている。これによって、ゲート電極２０３の相互拡散する不純物の絶対量を減少させている（例えば、特許文献４参照。）。
しかし、不純物蓄積領域を設けるために、素子面積が増大するため、デバイスの縮小化が困難になる。
【０００８】
【特許文献１】特開平１-１９２１３９号公報
【特許文献２】特開平１-２５１７５０号公報
【特許文献３】特開２００２-２１７３１０号公報
【特許文献４】特開平９-９２８２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
解決しようとする問題点は、ｎＦＥＴとｐＦＥＴのゲート電極間の相互拡散を抑制しようとすると、素子面積が増大したり、シリサイド膜がｎＦＥＴとｐＦＥＴとの境界部分で分断されてゲート抵抗が増加する点である。
【００１０】
本発明は、素子面積を増大させることなく、ｎＦＥＴとｐＦＥＴとの境界部分でゲート電極上部に形成されるシリサイド膜を分断せずに、ゲート抵抗を低減した状態を維持しつつ、ｎＦＥＴとｐＦＥＴのゲート電極間の相互拡散を抑制することを可能にする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置（第１半導体装置）は、半導体基板に形成されたｎチャネル電界効果型の第１トランジスタと、前記半導体基板に形成されたｐチャネル電界効果型の第２トランジスタと、前記第１トランジスタと前記第２トランジスタとの間の前記半導体基板に形成された素子分離領域と、前記素子分離領域に形成された溝部を有し、前記第１トランジスタの第１ゲート電極と前記第２トランジスタの第２ゲート電極とが、前記半導体基板上にゲート絶縁膜を介して、前記溝部の内面で連続した導電膜パターンで形成され、前記導電膜パターンは、前記第１ゲート電極および前記第２ゲート電極の部分の幅方向の断面積より前記溝部内に形成された部分の幅方向の断面積が小さく形成され、前記第１ゲート電極および前記第２ゲート電極の導電膜パターン上に金属シリサイド層が連続した状態に形成されている。
【００１２】
本発明の第１半導体装置では、導電膜パターンは、第１ゲート電極および第２ゲート電極の部分の幅方向の断面積より溝部内に形成された部分の幅方向の断面積が小さく形成されている。これによって、第１ゲート電極と第２ゲート電極との間のゲート不純物の相互拡散が抑制される。また、第１ゲート電極の導電膜パターン上と第２ゲート電極の導電膜パターン上とに金属シリサイド層が連続した状態に形成されていることによって、金属シリサイド層を形成することによるゲート抵抗を低減した状態が維持されている。
また、第１ゲート電極上および第２ゲート電極上に形成される金属シリサイド層の膜厚を厚くする必要がなくなるので、第１ゲート電極および第２ゲート電極の高さを低くできる。
【００１３】
本発明の半導体装置（第２半導体装置）は、半導体基板に形成されたｎチャネル電界効果型の第１トランジスタと、前記半導体基板に形成されたｐチャネル電界効果型の第２トランジスタと、前記第１トランジスタと前記第２トランジスタとの間の前記半導体基板に形成された素子分離領域と、前記素子分離領域上に形成された絶縁体部を有し、前記第１トランジスタの第１ゲート電極と前記第２トランジスタの第２ゲート電極とが前記半導体基板上にゲート絶縁膜を介して前記絶縁体部上で連続して形成され、前記第１ゲート電極および前記第２ゲート電極は、ゲート長方向の断面積より、前記絶縁体部上に形成された部分の断面積が小さく形成され、前記第１ゲート電極の上部と前記第２ゲート電極の上部に金属シリサイド層が連続した状態に形成されている。
【００１４】
本発明の第２半導体装置では、第１ゲート電極および第２ゲート電極は、ゲート長方向の断面積より、前記絶縁体部上に形成された部分の断面積が小さく形成されていることによって、第１ゲート電極と第２ゲート電極との間のゲート不純物の相互拡散が抑制される。また、第１ゲート電極の上部と第２ゲート電極の上部に連続して金属シリサイド層が連続した状態に形成されていることによって、金属シリサイド層を形成することによるゲート抵抗を低減した状態が維持されている。
また、第１ゲート電極上および第２ゲート電極上に形成される金属シリサイド層の膜厚を厚くする必要がなくなるので、第１ゲート電極および第２ゲート電極の高さを低くできる。
【００１５】
本発明の半導体装置の製造方法（第１製造方法）は、半導体基板に、ｎチャネル電界効果型の第１トランジスタが形成される第１形成領域とｐチャネル電界効果型の第２トランジスタが形成される第２形成領域とを分離する素子分離領域を形成する工程と、前記素子分離領域に溝部を形成する工程と、前記第１形成領域の前記半導体基板上および前記第２形成領域の前記半導体基板上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上および前記溝部の内面にそって導電膜を形成する工程と、前記導電膜をパターニングして前記第１形成領域上に第１ゲート電極と、前記第２形成領域上に第２ゲート電極とを前記溝部内を通って連続した状態に形成する工程と、前記第１ゲート電極の導電膜上と前記第２ゲート電極の導電膜上とに金属シリサイド層を連続した状態に形成する工程とを有する。
【００１６】
本発明の半導体装置の第１製造方法では、第１形成領域および第２形成領域のゲート絶縁膜上および素子分離領域に形成した溝部の内面にそってゲート電極を構成する導電膜が形成される。そして、導電膜はパターニングされ、溝部内を通って第１形成領域上の第１ゲート電極と第２形成領域上の第２ゲート電極とが連続した状態に形成される。したがって、パターニングされた導電膜は、第１ゲート電極および第２ゲート電極の部分の幅方向の断面積より溝部内に形成された部分の幅方向の断面積が小さく形成される。これによって、第１トランジスタのゲート電極と第２トランジスタのゲート電極との間のゲート不純物の相互拡散が抑制される。また、第１ゲート電極の導電膜上と第２ゲート電極の導電膜上とに金属シリサイド層が連続した状態に形成されることから、金属シリサイド層を形成することによるゲート抵抗を低減した状態が維持されている。
また、第１ゲート電極上および第２ゲート電極上に形成される金属シリサイド層の膜厚を厚くする必要がなくなるので、第１ゲート電極および第２ゲート電極の高さを低くできる。
【００１７】
本発明の半導体装置の製造方法（第２製造方法）は、半導体基板に、ｎチャネル電界効果型の第１トランジスタが形成される第１形成領域とｐチャネル電界効果型の第２トランジスタが形成される第２形成領域とを分離する素子分離領域を形成する工程と、前記素子分離領域に凸状の絶縁体部を形成する工程と、前記第１形成領域の前記半導体基板上および前記第２形成領域の前記半導体基板上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上および前記絶縁体部上に導電膜を形成する工程と、前記導電膜をパターニングして前記第１形成領域上に第１ゲート電極と、前記第２形成領域上に第２ゲート電極とを連続した状態に形成する工程と、前記第１ゲート電極の導電膜上と前記第２ゲート電極の導電膜上とに金属シリサイド層を連続した状態に形成する工程とを有する。
【００１８】
本発明の半導体装置の第２製造方法では、第１形成領域および第２形成領域のゲート絶縁膜上および素子分離領域上に形成した絶縁体部上に第１ゲート電極および第２ゲート電極を構成する導電膜が形成される。そして、その導電膜をパターニングして形成した第１ゲート電極の上部と第２ゲート電極の上部とに連続して金属シリサイド層が形成される。したがって、第１ゲート電極および第２ゲート電極は、ゲート長方向の断面積よりも絶縁体部上に形成された部分の断面積が小さく形成されることから、第１ゲート電極と第２ゲート電極との間のゲート不純物の相互拡散が抑制される。また、パターニングされた導電膜上に第１ゲート電極から第２ゲート電極にかけて金属シリサイド層が連続した状態に形成されることから、金属シリサイド層を形成することによるゲート抵抗を低減した状態が維持されている。
また、第１ゲート電極上および第２ゲート電極上に形成される金属シリサイド層の膜厚を厚くする必要がなくなるので、第１ゲート電極および第２ゲート電極の高さを低くできる。
【００１９】
本発明の半導体装置の製造方法（第３製造方法）は、半導体基板に、ｎチャネル電界効果型の第１トランジスタが形成される第１形成領域とｐチャネル電界効果型の第２トランジスタが形成される第２形成領域とを分離する素子分離領域を形成する工程と、前記素子分離領域に溝部を形成する工程と、前記第１形成領域の前記半導体基板上および前記第２形成領域の前記半導体基板上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上に前記溝部内を埋め込む導電膜を形成する工程と、前記導電膜をパターニングして前記第１形成領域上に第１ゲート電極と、前記第２形成領域上に第２ゲート電極とを連続した状態に形成する工程と、前記第１ゲート電極の導電膜上と前記第２ゲート電極の導電膜上とに金属シリサイド層を連続した状態に形成する工程とを有する。
【００２０】
本発明の半導体装置の第３製造方法では、素子分離領域に形成した溝部にゲート電極を構成する導電膜が埋め込まれて形成される。これによって、第１ゲート電極中の不純物が第２ゲート電極方向に拡散しようとした場合、拡散された不純物は溝部に形成された導電膜に蓄積され、第２ゲート電極への拡散が抑制される。また、第２ゲート電極中の不純物が第１ゲート電極方向に拡散しようとした場合、拡散された不純物は溝部に形成された導電膜に蓄積され、第１ゲート電極への拡散が抑制される。このようにして、第１ゲート電極と第２ゲート電極との間のゲート不純物の相互拡散が抑制される。また、パターニングされた導電膜上に第１ゲート電極から第２ゲート電極にかけて金属シリサイド層が連続した状態に形成されることから、金属シリサイド層を形成することによるゲート抵抗を低減した状態が維持される。
また、第１ゲート電極上および第２ゲート電極上に形成される金属シリサイド層の膜厚を厚くする必要がなくなるので、第１ゲート電極および第２ゲート電極の高さを低くできる。
【発明の効果】
【００２１】
本発明の第１半導体装置は、第１ゲート電極と第２ゲート電極間の不純物の相互拡散を抑制できるため、第１トランジスタと第２トランジスタの間の素子分離距離が縮小しても、第１トランジスタおよび第２トランジスタの閾値電圧Ｖｔｈの変動を従来よりも抑制できるので、ＣＭＯＳトランジスタ構成の半導体装置の信頼性が高まるという利点がある。
【００２２】
本発明の第２半導体装置は、第１ゲート電極と第２ゲート電極間の不純物の相互拡散を抑制できるため、第１トランジスタと第２トランジスタの間の素子分離距離が縮小しても、第１トランジスタおよび第２トランジスタの閾値電圧Ｖｔｈの変動を従来よりも抑制できるので、ＣＭＯＳトランジスタ構成の半導体装置の信頼性が高まるという利点がある。
【００２３】
本発明の半導体装置の第１製造方法は、第１ゲート電極と第２ゲート電極間の不純物の相互拡散を抑制できるため、第１トランジスタと第２トランジスタの間の素子分離距離を縮小させても、第１トランジスタおよび第２トランジスタの閾値電圧Ｖｔｈの変動を従来よりも抑制できるので、ＣＭＯＳトランジスタ構成の半導体装置の信頼性を高められるという利点がある。
【００２４】
本発明の半導体装置の第２製造方法は、第１ゲート電極と第２ゲート電極間の不純物の相互拡散を抑制できるため、第１トランジスタと第２トランジスタの間の素子分離距離を縮小させても、第１トランジスタおよび第２トランジスタの閾値電圧Ｖｔｈの変動を従来よりも抑制できるので、ＣＭＯＳトランジスタ構成の半導体装置の信頼性を高められるという利点がある。
【００２５】
本発明の半導体装置の第３製造方法は、第１ゲート電極と第２ゲート電極間の不純物の相互拡散を抑制できるため、第１トランジスタと第２トランジスタの間の素子分離距離を縮小させても、第１トランジスタおよび第２トランジスタの閾値電圧Ｖｔｈの変動を従来よりも抑制できるので、ＣＭＯＳトランジスタ構成の半導体装置の信頼性を高められるという利点がある。
【発明を実施するための最良の形態】
【００２６】
本発明の半導体装置に係る一実施の形態（第１実施例）を、図１の平面レイアウト図およびＡ−Ａ’線断面図および図２のＢ−Ｂ’線断面図によって説明する。図１では、（１）に平面レイアウト図を示し、（２）に（１）中のＡ−Ａ’線断面の概略構成断面図を示す。また、図２に（１）中のＢ−Ｂ’線断面の概略構成断面図を示す。
【００２７】
図１および図２に示すように、半導体基板１１には、ｎチャネル電界効果型の第１トランジスタＴ１とｐチャネル電界効果型の第２トランジスタＴ２とが形成され、第１トランジスタＴ１と第２トランジスタＴ２とは素子分離領域１５によって分離されている。
上記素子分離領域１５には溝部１６が形成されている。この溝部１６は、上記第１トランジスタＴ１の第１ゲート電極２２と上記第２トランジスタＴ２の第２ゲート電極３２とが配設される領域を横切るように形成されている。
【００２８】
具体的には、上記半導体基板１１の第１トランジスタＴ１の第１形成領域１２には、ゲート絶縁膜２１を介して第１ゲート電極２２が形成され、第２トランジスタＴ２の第２形成領域１３には、ゲート絶縁膜３１を介して第２ゲート電極３２が形成されている。
【００２９】
上記第１ゲート電極２２と上記第２ゲート電極３２は、共通の導電膜４１で形成されている。上記第１ゲート電極２２を構成する導電膜４１（第１導電膜パターン４２）には、ｎ型不純物として、例えばリン（Ｐ）、ヒ素（Ａｓ）等がドーピングされている。上記第２ゲート電極３２を構成する導電膜４１（第２導電膜パターン４３）には、ｐ型不純物として、例えばボロン（Ｂ）がドーピングされている。
また、上記第１導電膜パターン４２および第２導電膜パターン４３は、連続して形成され、かつ上記溝部１６の内面にそって形成されている。さらに第１導電膜パターン４２および第２導電膜パターン４３は、第１ゲート電極２２および第２ゲート電極３２の部分の幅方向の断面積より溝部１６内に形成された部分の幅方向の断面積が小さく形成されている。
【００３０】
さらに、上記第１ゲート電極２２の両側の上記半導体基板１１には、第１低濃度拡散層２３、２４が形成されている。この第１低濃度拡散層２３、２４上、すなわち第１ゲート電極２２の両側の側壁にはサイドウォール２５、２６が形成されている。
また、上記第１ゲート電極２２の両側に上記半導体基板１１には、上記第１低濃度拡散層２３、２４を介して第１ソース・ドレイン領域２７、２８が形成されている。
さらに、上記第２ゲート電極３２の両側の上記半導体基板１１には、第２低濃度拡散層３３、３４が形成されている。この第２低濃度拡散層３３、３４上、すなわち第２ゲート電極３２の両側の側壁にはサイドウォール３５、３６が形成されている。
また、上記第２ゲート電極３２の両側に上記半導体基板１１には、上記第２低濃度拡散層３３、３４を介して第２ソース・ドレイン領域３７、３８が形成されている。
したがって、上記第１低濃度拡散層２３、２４は、上記第１ソース・ドレイン領域２７、２８よりも低濃度に形成されている。同様に、上記第２低濃度拡散層３３、３４は、上記第２ソース・ドレイン領域３７、３８よりも低濃度に形成されている。
【００３１】
上記第１導電膜パターン４２および上記第２導電膜パターン４３上には、連続して金属シリサイド層５１が形成されている。また、上記第１ソース・ドレイン領域２７、２８、第２ソース・ドレイン領域３７、３８上にも金属シリサイド層５２〜５５が形成されている。
【００３２】
次に、図３に示した半導体装置１の平面レイアウト図および不純物プロファイル図によって、従来技術との差異を説明する。図３（２）の不純物プロファイルは、図３（１）のＡ−Ａ’線断面における不純物プロファイルである。
また、ここでいう従来技術とは、素子分離領域１５に溝部１６を形成せず、素子分離領域１５上に直接、第１、第２ゲート電極を構成する導電膜（第１導電膜パターン、第２導電膜パターン）を形成したものである。
【００３３】
図３に示すように、第１導電膜パターン４２に含まれる第１不純物（実線）、例えばｎ型不純物（ヒ素（Ａｓ+）、リン（Ｐ+）等）は、素子分離領域１５上の導電膜４１を通って第２導電膜パターン４３方向に拡散する。しかしながら、本発明の半導体装置１では、従来構造のものより拡散が抑制されていることが判った。また、第２導電膜パターン４３に含まれる第２不純物（点線）、例えばｐ型不純物（ホウ素（Ｂ+）、二フッ化ホウ素（ＢＦ2+）等）は、素子分離領域１５上の導電膜４１を通って第１導電膜パターン４２方向に拡散する。しかしながら、本発明の半導体装置１では、従来構造のものより拡散が抑制されていることが判った。
【００３４】
また、図４に示すように、しきい値Ｖｔｈと素子分離距離の関係は、素子分離距離が短くなるに従いしきい値電圧が高くなっている。しかしながら、同一の素子分離距離では、本発明の半導体装置１のしきい値電圧は、従来構造のもののしきい値電圧よりも低いことが判った。ここでいう素子分離距離は、第１トランジスタＴ１が形成される第１形成領域１２と第２トランジスタＴ２が形成される第２形成領域１３との間の素子分離領域１５の幅Ｗをいう。
【００３５】
上記半導体装置（第１半導体装置）１では、第１導電膜パターン４２、第２導電膜パターン４３は、第１ゲート電極２２および第２ゲート電極３２の部分の幅方向の断面積より溝部１６内に形成された部分の幅方向の断面積が小さく形成されている。これによって、第１トランジスタＴ１の第１ゲート電極２２と第２トランジスタＴ２の第２ゲート電極３２との間のゲート不純物の相互拡散が抑制される。
よって、第１トランジスタＴ１と第２トランジスタＴ２の間の素子分離距離が縮小しても、第１トランジスタＴ１および第２トランジスタＴ２の閾値電圧Ｖｔｈの変動を従来よりも抑制できるので、ＣＭＯＳトランジスタ構成の半導体装置１の信頼性が高まるという利点がある。
また、第１ゲート電極２２の第１導電膜パターン４２上と第２ゲート電極３２の第２導電膜パターン４３上とに連続して金属シリサイド層５１が形成されていることによって、金属シリサイド層５１を形成することによるゲート抵抗を低減した状態が維持されている。さらに、例えば本半導体装置１をＳＲＡＭのインバータに適用した場合、コンタクトは通常、第１ゲート電極２２と第２ゲート電極３２の接続部上に形成される。このため、この部分が絶縁膜ではなく、本発明のように導電性を有していることが好ましい。
また、第１ゲート電極２２上および第２ゲート電極３２上に形成される金属シリサイド層５１の膜厚を厚くする必要がなくなるので、第１ゲート電極２２および第２ゲート電極３２の高さを低くできる。
さらに、溝部１６は素子分離領域１５に形成されるため、素子面積を増大させることはない。
【００３６】
本発明の半導体装置に係る一実施の形態（第２実施例）を、図５の平面レイアウト図およびＣ−Ｃ’線断面図および図６のＤ−Ｄ’線断面図によって説明する。図５では、（１）に平面レイアウト図を示し、（２）に（１）中のＣ−Ｃ’線断面の概略構成断面図を示す。また、図６に（１）中のＤ−Ｄ’線断面の概略構成断面図を示す。
【００３７】
図５および図６に示すように、半導体基板１１には、ｎチャネル電界効果型の第１トランジスタＴ１とｐチャネル電界効果型の第２トランジスタＴ２とが形成され、第１トランジスタＴ１と第２トランジスタＴ２とは素子分離領域１５によって分離されている。
上記素子分離領域１５には絶縁体部１７が形成されている。この絶縁体部１７は、上記第１トランジスタＴ１の第１ゲート電極２２と上記第２トランジスタＴ２の第２ゲート電極３２とが配設される領域を横切るように形成されている。
【００３８】
具体的には、上記半導体基板１１の第１トランジスタＴ１の第１形成領域１２には、ゲート絶縁膜２１を介して第１ゲート電極２２が形成され、第２トランジスタＴ２の第２形成領域１３には、ゲート絶縁膜３１を介して第２ゲート電極３２が形成されている。
【００３９】
上記第１ゲート電極２２と上記第２ゲート電極３２は、共通の導電膜４１で形成されている。上記第１ゲート電極２２を構成する導電膜４１（第１導電膜パターン４２）には、ｎ型不純物として、例えばリン（Ｐ）、ヒ素（Ａｓ）等がドーピングされている。上記第２ゲート電極３２を構成する導電膜４１（第２導電膜パターン４３）には、ｐ型不純物として、例えばボロン（Ｂ）がドーピングされている。
また、上記第１導電膜パターン４２および第２導電膜パターン４３は、連続して形成され、かつ上記絶縁体部１７上にも形成されている。さらに第１導電膜パターン４２および第２導電膜パターン４３は、第１ゲート電極２２および第２ゲート電極３２の部分の幅方向の断面積より絶縁体部１７上に形成された部分の幅方向の断面積が小さく形成されている。
【００４０】
さらに、上記第１ゲート電極２２の両側の上記半導体基板１１には、第１低濃度拡散層２３、２４が形成されている。この第１低濃度拡散層２３、２４上、すなわち第１ゲート電極２２の両側の側壁にはサイドウォール２５、２６が形成されている。
また、上記第１ゲート電極２２の両側に上記半導体基板１１には、上記第１低濃度拡散層２３、２４を介して第１ソース・ドレイン領域２７、２８が形成されている。
さらに、上記第２ゲート電極３２の両側の上記半導体基板１１には、第２低濃度拡散層３３、３４が形成されている。この第２低濃度拡散層３３、３４上、すなわち第２ゲート電極３２の両側の側壁にはサイドウォール３５、３６が形成されている。
また、上記第２ゲート電極３２の両側に上記半導体基板１１には、上記第２低濃度拡散層３３、３４を介して第２ソース・ドレイン領域３７、３８が形成されている。
したがって、上記第１低濃度拡散層２３、２４は、上記第１ソース・ドレイン領域２７、２８よりも低濃度に形成されている。同様に、上記第２低濃度拡散層３３、３４は、上記第２ソース・ドレイン領域３７、３８よりも低濃度に形成されている。
【００４１】
上記第１導電膜パターン４２および上記第２導電膜パターン４３上には、連続して金属シリサイド層５１が形成されている。また、上記第１ソース・ドレイン領域２７、２８、第２ソース・ドレイン領域３７、３８上にも金属シリサイド層５２〜５５が形成されている。
【００４２】
図５に示した半導体装置２では、絶縁体部１７上に第１導電膜パターン４２と第２導電膜パターン４３を形成する導電膜４１が形成されている。この絶縁体部１７上に直接金属シリサイド層５１が形成されるようにしてもよい。この構成では、絶縁体部１７によって、上記第１導電膜パターン４２と上記第２導電膜パターン４３とが分離されている。
【００４３】
上記半導体装置（第２半導体装置）２は、前記図３によって説明したのと同様に、第１導電膜パターン４２に含まれる第１不純物、例えばｎ型不純物（ヒ素（Ａｓ+）、リン（Ｐ+）等）は、素子分離領域１５上の導電膜４１を通って第２導電膜パターン４３方向に拡散する。しかしながら、本発明の半導体装置２では、従来構造のものより拡散が抑制されている。また、第２導電膜パターン４３に含まれる第２不純物、例えばｐ型不純物（ホウ素（Ｂ+）、二フッ化ホウ素（ＢＦ2+）等）は、素子分離領域１５上の導電膜４１を通って第１導電膜パターン４２方向に拡散する。しかしながら、本発明の半導体装置２では、従来構造のものより拡散が抑制されている。
【００４４】
また、前記図４によって説明したのと同様に、しきい値Ｖｔｈと素子分離距離の関係は、素子分離距離が短くなるに従いしきい値電圧が高くなっている。しかしながら、同一の素子分離距離では、本発明の半導体装置２のしきい値電圧は、従来構造のもののしきい値電圧よりも低い。ここでいう素子分離距離は、第１トランジスタＴ１が形成される第１形成領域１２と第２トランジスタＴ２が形成される第２形成領域１３との間の素子分離領域１５の幅Ｗをいう。
【００４５】
上記半導体装置（第２半導体装置）２では、第１ゲート電極２２および第２ゲート電極３２は、ゲート長方向の断面積より、上記絶縁体部１７上に形成された部分の断面積が小さく形成されていることによって、第１ゲート電極２２と第２ゲート電極３２との間のゲート不純物の相互拡散が抑制される。
よって、第１トランジスタＴ１と第２トランジスタＴ２の間の素子分離距離が縮小しても、第１トランジスタＴ１および第２トランジスタＴ２の閾値電圧Ｖｔｈの変動を従来よりも抑制できるので、ＣＭＯＳトランジスタ構成の半導体装置２の信頼性が高まるという利点がある。
また、第１ゲート電極２２の上部と第２ゲート電極３２の上部に連続して金属シリサイド層５１が形成されていることによって、金属シリサイド層５１を形成することによるゲート抵抗を低減した状態が維持されている。さらに、例えば本半導体装置２をＳＲＡＭのインバータに適用した場合、コンタクトは通常、第１ゲート電極２２と第２ゲート電極３２の接続部上に形成される。このため、この部分が絶縁膜ではなく、本発明のように導電性を有していることが好ましい。
また、第１ゲート電極２２上および第２ゲート電極３２上に形成される金属シリサイド層５１の膜厚を厚くする必要がなくなるので、第１ゲート電極２２および第２ゲート電極３２の高さを低くできる。
さらに、絶縁体部１７は素子分離領域１５に形成されるため、素子面積を増大させることはない。
【００４６】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を、図７〜図１３の製造工程断面図、平面レイアウト図等によって説明する。
【００４７】
図７（１）に示すように、半導体基板１１上に酸化シリコン膜６１、窒化シリコン膜６２を形成する。上記半導体基板１１には、例えばシリコン基材を用いる。
次いで、レジスト塗布、リソグラフィー技術によって素子分離領域を形成する領域上に開口部を形成したレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いたエッチング技術により、上記酸化シリコン膜６１、窒化シリコン膜６２をエッチングする。さらに半導体基板１１をエッチングして素子分離溝１８を形成する。この素子分離溝１８は、例えば３５０ｎｍ〜４００ｎｍの深さに形成される。
【００４８】
次いで、上記素子分離溝１８を埋め込む絶縁膜を形成した後、上記窒化シリコン膜６２上の余剰な絶縁膜を除去して、上記素子分離溝１８の内部に絶縁膜からなる素子分離領域１５を形成する。上記絶縁膜は、例えば高密度プラズマＣＶＤ法によって、酸化シリコン膜を堆積して形成される。高密度プラズマＣＶＤ法によれば、段差被覆性が良好で緻密な酸化シリコン膜を形成することが可能である。上記絶縁膜の除去は、例えば化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）によって行う。このＣＭＰ技術によって、平坦化がなされる。また、上記ＣＭＰでは、窒化シリコン膜６２が研磨ストッパとなる。
上記素子分離領域１５によって、ｎチャネル電界効果型の第１トランジスタが形成される第１形成領域１２と、ｎチャネル電界効果型の第２トランジスタが形成される第２形成領域１３とが分離される。
【００４９】
次に、図７（２）に示すように、レジスト塗布、リソグラフィー技術によって溝部を形成する領域上に開口部を形成したレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いたエッチング技術により、上記素子分離領域１５をエッチングして溝部１６を形成する。この溝部１６は、後に形成されるゲート電極を横切る位置で、例えば溝幅よりも溝深さが大きくなる（アスペクト比が１より大きくなる）ように、かつ溝部１６の底部の素子分離領域１５が絶縁膜としての機能を有する厚さを残す深さに形成される。
【００５０】
次に、図８（３）に示すように、上記窒化シリコン膜６２（前記図７参照）を除去する。上記窒化シリコン膜６２は、例えば熱リン酸を用いたウエットエッチングにより除去される。次いで、活性領域（ソース・ドレイン領域）となる半導体基板１１表面に犠牲酸化膜６３を、例えば酸化シリコン膜で形成する。この酸化シリコン膜は例えば１０ｎｍ程度の厚さに形成される。
【００５１】
次に、ｎチャネル電界効果型の第１トランジスタを形成する第１形成領域１２に、ｐウエル領域を形成するためのイオン注入、第１トランジスタのパンチスルーを阻止するための埋め込み層を形成するためのイオン注入、Ｖｔｈ調整のためのイオン注入等を行う。そしてｎＭＯＳチャネル領域を形成する。
また、ｐチャネル電界効果型の第２トランジスタを形成する第２形成領域１３に、ｎウエル領域を形成するためのイオン注入、第２トランジスタのパンチスルーを阻止するための埋め込み層を形成するためのイオン注入、Ｖｔｈ調整のためのイオン注入等を行う。そしてｐＭＯＳチャネル領域を形成する。
【００５２】
その後、上記犠牲酸化膜６３を、例えばフッ酸を用いたウエットエッチングにより除去する。
【００５３】
次に、図９（４）、図１０（５）および図１１（６）に示すように、上記第１形成領域１２の上記半導体基板１１上および上記第２形成領域１３の上記半導体基板１１上にゲート絶縁膜２１、３１を形成する。さらに、上記ゲート絶縁膜２１、３１上および上記溝部１６の内面にそって導電膜４１を形成する。
【００５４】
図９（４）は平面レイアウト図を示し、図１０（５）は図９（４）中のＢ−Ｂ’線断面の概略構成断面図を示し、図１１（６）は図９（４）中のＡ−Ａ’線断面の概略構成断面図に示す。
【００５５】
上記ゲート絶縁膜２１、３１は、上記半導体基板１１表面を酸化することにより形成される。例えば、ドライ酸化によりゲート酸化膜２１、３１を１．５ｎｍ〜２．０ｎｍ程度の厚さに形成する。上記ドライ酸化は、例えば７００℃のドライ酸素雰囲気で行う。上記ドライ酸化の酸化ガスとしては、酸素（Ｏ2）と、Ｈ2／Ｏ2やＮ2ＯやＮＯ等の混合ガスでも良い。
またファーネスアニールのほかに急速加熱処理（ＲＴＡ（Rapid Thermal Annealing））を用いることも可能である。
またプラズマ窒化技術によって、酸化膜中に窒素のドーピングを行うことも可能である。
また、必要に応じて、例えば３ｎｍや５ｎｍの膜厚の異なるゲート酸化膜を作り分けることで、印加電圧やＶｔｈの異なるＭＯＳＦＥＴを作り分けることも可能である。
【００５６】
上記導電膜４１は、例えばポリシリコン膜で形成する。その膜厚は、例えば、１００ｎｍ〜１５０ｎｍの厚さに形成する。この導電膜４１の成膜では、上記溝部１６の内部を導電膜４１で埋め込まないように、上記溝部１６の内面にそって上記導電膜４１を形成する。したがって、上記導電膜４１の成膜は、コンフォーマルな成膜が可能な、例えば減圧ＣＶＤ法によって行う。上記減圧ＣＶＤ法では、原料ガスに例えばモノシラン（ＳｉＨ4）を用い、堆積温度を例えば５８０℃〜６２０℃に設定する。
【００５７】
続いて、上記導電膜４１上にハードマスク層４６を形成する。このハードマスク層４６は、例えば窒化シリコン膜で５０ｎｍ〜１００ｎｍ程度の厚さに形成される。この窒化し膜の成膜方法は、例えば減圧ＣＶＤによる。
【００５８】
次いで、レジスト塗布、リソグラフィー技術によってゲート電極を形成する領域上にレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いた異方性エッチングにより、上記ハードマスク層（図示せず）、導電膜４１をパターニングして、上記第１形成領域１２上に第１ゲート電極となる第１導電膜パターン４２と、上記第２形成領域１３上に第２ゲート電極となる第２導電膜パターン４３とを、上記溝部１６内を通って連続した状態に形成する。
【００５９】
また、上記レジストパターニング後に酸素（Ｏ2）プラズマによるトリミング処理等を行うことによって、第１、第２導電膜パターン４２、４３を細く形成することも可能である。例えば、３２ｎｍノード技術ではゲート長を２０ｎｍ〜３０ｎｍ程度で形成することもできる。
【００６０】
次に、図１２（７）に示すように、上記第１ゲート電極２２、第２ゲート電極３２の両側にオフセットスペーサー４７、４８を形成する。このオフセットスペーサー４７、４８は、例えば、減圧ＣＶＤ法により、窒化シリコン膜を５ｎｍ〜１５ｎｍ程度の厚さに堆積した後、異方性エッチングを行なうことによって形成される。
【００６１】
次に、上記第２ゲート電極３２の両側の上記半導体基板１１の第２形成領域１３に第２低濃度拡散層３３、３４を形成する。この第２低濃度拡散層３３、３４は、一例として、ｐ型不純物として、例えば二フッ化ホウ素（ＢＦ2+）を、例えば注入エネルギーが３ｋｅＶ〜５ｋｅＶ、ドーズ量が５×１０14／ｃｍ2〜２×１０14／ｃｍ2となる条件でイオン注入して形成する。このとき、ｎＭＯＳ領域となる第１形成領域１２上にはイオン注入マスク（図示せず）を形成しておく。その後、このイオン注入マスクを除去する。
次いで、上記第１ゲート電極２２の両側の上記半導体基板１１の第２形成領域１２に第１低濃度拡散層２３、２４を形成する。この第１低濃度拡散層２３、２４は、一例として、ｎ型不純物として、例えばヒ素（Ａｓ+）を、例えば注入エネルギーが５ｋｅＶ〜１０ｋｅＶ、ドーズ量が５×１０14／ｃｍ2〜２×１０14／ｃｍ2となる条件でイオン注入して形成される。このとき、ｐＭＯＳ領域となる第２形成領域１３上にはイオン注入マスク（図示せず）を形成しておく。その後、このイオン注入マスクを除去する。
上記第１低濃度拡散層２３、２４、第２低濃度拡散層３３、３４は、どちらを先に形成してもよい。
【００６２】
また、オフセットスペーサー４７、４８を形成した後に、上記イオン注入を行うことによって短チャネル効果を抑制し、ＭＯＳＦＥＴ特性のばらつきを抑制することが可能である。その後、プラズマＣＶＤ法により窒化シリコン膜を５０ｎｍ〜７０ｎｍの厚さに堆積し、プラズマＣＶＤにより酸化シリコン（ＳｉＯ2）を５０ｎｍ〜７０ｎｍの厚さに堆積し、サイドウォール用の絶縁膜を形成する。続いて、異方性エッチングを行なうことによって第１ゲート電極２２にサイドウォール２５、２６を形成し、第２ゲート電極３２にサイドウォール３５、３６を形成する。このとき、第１、第２ゲート電極２２、３２上のハードマスク層４６（前記図１１参照）も除去される。
【００６３】
次いで、上記第２ゲート電極３２の両側の上記半導体基板１１に、上記第２低濃度拡散層３３、３４を介して第２ソース・ドレイン領域３７、３８を形成する。
この第２ソース・ドレイン領域３７、３８は、一例として、ｐ型不純物として、例えば二フッ化ホウ素（ＢＦ2+）を、例えば注入エネルギーが５ｋｅＶ〜１０ｋｅＶ、ドーズ量が１×１０15／ｃｍ2〜２×１０15／ｃｍ2となる条件でイオン注入して形成される。
このとき、上記第１ゲート電極２２の両側の上記半導体基板１１に、上記第１低濃度拡散層２３、２４を介して第１ソース・ドレイン領域２７、２８を形成する。このとき、ｎＭＯＳ領域となる第１形成領域１２上にはイオン注入マスク（図示せず）を形成しておく。その後、このイオン注入マスクを除去する。
この第１ソース・ドレイン領域２７、２８は、一例として、ｎ型不純物として、例えばヒ素（Ａｓ+）を、例えば注入エネルギーが４０ｋｅＶ〜５０ｋｅＶ、ドーズ量が１×１０15／ｃｍ2〜２×１０15／ｃｍ2となる条件でイオン注入して形成される。このとき、ｐＭＯＳ領域となる第２形成領域１３上にはイオン注入マスク（図示せず）を形成しておく。その後、このイオン注入マスクを除去する。
上記第１ソース・ドレイン領域２７、２８、第２ソース・ドレイン領域３７、３８は、どちらを先に形成してもよい。
その後、急速熱処理（ＲＴＡ：Rapid Thermal Annealing）により、不純物の活性化を行ない、ｎチャネル電界効果型の第１トランジスタＴ１とｐチャネル電界効果型の第２トランジスタＴ２を形成する。このＲＴＡは、例えば１０００℃、５ｓで行う。
【００６４】
また、ドーパント活性化を促進し拡散を抑制する目的で、スパイクＲＴＡ（Rapid Thermal Annealing）により活性化熱処理を行うことも可能である。
【００６５】
次に、上記第１ゲート電極２２の導電膜パターン４２上と上記第２ゲート電極３２の導電膜パターン４３上とに金属シリサイド層５１を連続した状態に形成する。このとき、上記第１ソース・ドレイン領域２７、２８、第２ソース・ドレイン領域３７、３８上にも金属シリサイド層５２〜５５が形成される。
【００６６】
上記金属シリサイド層５１〜５５は、例えば、コバルト（Ｃｏ）膜を、６ｎｍ〜８ｎｍの厚さに堆積する。この成膜は、例えばスパッタ法による。スパッタ法を用いることによって、コバルト膜はカバレッジの悪い成膜となるため、第１導電膜パターン４２と第２導電膜パターン４３上に連続した状態に形成される。なお、ＣＶＤ法で成膜する場合には、溝部１６（前記図１１参照）を逆テーパ形状に形成しておけば、第１導電膜パターン４２と第２導電膜パターン４３上に連続した状態に形成することができる。
次いで、ＲＴＡを行い、シリコン上のみシリサイド化して、ＣｏＳｉを生成する。このＲＴＡは、例えばＲＴＡ温度を５００℃〜６００℃、ＲＴＡ時間を３０ｓに設定して行う。次いで、硫酸過水（Ｈ2ＳＯ4／Ｈ2Ｏ2）によって酸化膜上の未反応コバルト（Ｃｏ）を除去する。
続いて、例えば６５０℃〜８５０℃、３０ｓの条件でＲＴＡを行い、上記ＣｏＳｉを低抵抗なＣｏＳｉ2にする。
また、コバルト（Ｃｏ）の代わりにニッケル（Ｎｉ）やニッケル白金（ＮｉＰｔ）を堆積することによりニッケルシリサイドを形成することも可能である。いずれの場合もＲＴＡ温度は適宜設定することができる。
【００６７】
次に、図１３（８）に示すように、上記第１トランジスタＴ１、第２トランジスタＴ２を被覆するように、層間絶縁膜７１を形成する。この層間絶縁膜７１は、例えばＣＶＤ法によって、酸化シリコン膜を２００ｎｍ〜１０００ｎｍ程度の厚さに堆積して形成する。その後、層間絶縁膜７１の表面を、例えばＣＭＰにより、第１ゲート電極２２、第２ゲート電極３２上での層間絶縁膜７１の膜厚が１００ｎｍ〜８００ｎｍ程度になるように平坦化する。
続いて、第１ゲート電極２２、第２ゲート電極３２、第１ソース・ドレイン領域２７、２８、第２ソース・ドレイン領域３７、３８上の層間絶縁膜７１にコンタクトホール７２〜７７を形成する。コンタクトホール７２〜７７のエッチングの際には、例えば上記金属シリサイド層５１上に窒化シリコン膜（図示せず）を形成し、この窒化シリコン膜との選択比を確保できる条件に設定することによって、金属シリサイド層５１〜５５上の窒化シリコン膜でエッチングをストップさせることが可能となる。
続いて、窒化シリコン膜の膜厚分のみ窒化シリコン膜を、例えば熱リン酸を用いたウエットエッチングで除去する。これによって、金属シリサイド層５１〜５５への過剰エッチングを防止することが可能となり、接合リーク低減のための補償イオン注入を削減することができる。
【００６８】
次に、上記コンタクトホール７２〜７７の内面および層間絶縁膜７１上に密着層（図示せず）、バリア層（図示せず）を形成する。密着層は、例えばチタン層で形成し、バリア層は、例えば窒化チタン層で形成する。いずれも、例えばＣＶＤ法によって堆積することができる。
次いで、上記コンタクトホール７２〜７７の内部を埋め込む導電膜７８を形成する。この導電膜７８には、例えばタングステン膜を用い、例えばＣＶＤ法によって形成する。
次に、上記層間絶縁膜７１上の余剰な導電膜７８、バリア層、密着層を除去する。この除去工程では、例えばＣＭＰを用いる。これによって、各コンタクトホール７２〜７７の内部に密着層、バリア層を介して導電膜７８からなるプラグ７９〜８４が形成される。
上記密着層、バリア層の形成には、ＣＶＤ法の他にＩＭＰを用いたスパッタ等の方法で行うことが可能である。また、プラグ７９〜８４の形成方法として全面エッチバックを用いても良い。
続いて、アルミニウム、タングステン等の通常の半導体装置の配線に用いる配線材料により、上記各プラグ７９〜８４に接続する配線８５〜９０を形成する。
このようにして、ＣＭＯＳ回路を形成する。また、配線層は多層配線を行うことが可能であり、目的に応じて設定することが可能である。また、ダマシン構造を用いた銅（Ｃｕ）等の配線を形成することも可能である。
上記のようにして、半導体装置１が完成する。
【００６９】
上記半導体装置の第１製造方法では、第１形成領域１２および第２形成領域１３のゲート絶縁膜２１、３１上および素子分離領域１５に形成した溝部１６の内面にそって第１、第２ゲート電極２２、３２を構成する導電膜４１が形成される。そして、導電膜４１はパターニングされ、溝部１６内を通って第１形成領域１２上の第１ゲート電極２２と第２形成領域１３上の第２ゲート電極３２とが連続した状態に形成される。したがって、パターニングされた導電膜４１（第１導電膜パターン４２、第２導電膜パターン４３）は、第１ゲート電極２２および第２ゲート電極３２の部分の幅方向の断面積より溝部１６内に形成された部分の幅方向の断面積が小さく形成される。これによって、第１トランジスタＴ１の第１ゲート電極２２と第２トランジスタＴ２の第２ゲート電極３２との間のゲート不純物の相互拡散が抑制される。
よって、第１トランジスタＴ１と第２トランジスタＴ２の間の素子分離距離を縮小させても、第１トランジスタＴ１および第２トランジスタＴ２の閾値電圧Ｖｔｈの変動を従来よりも抑制できるので、ＣＭＯＳトランジスタ構成の半導体装置１の信頼性を高められるという利点がある。
また、第１ゲート電極２２の導電膜４１（第１導電膜パターン４２）上と第２ゲート電極３２の導電膜４１（第２導電膜パターン４３）上とに金属シリサイド層５１が連続した状態に形成されることから、金属シリサイド層５１を形成することによるゲート抵抗を低減した状態が維持されている。
また、第１ゲート電極２２上および第２ゲート電極３２上に形成される金属シリサイド層５１の膜厚を厚くする必要がなくなるので、第１ゲート電極２２および第２ゲート電極３２の高さを低くできる。
さらに、溝部１６は素子分離領域１５に形成されるため、素子面積を増大させることはない。
【００７０】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を、図１４〜図２０の製造工程断面図等によって説明する。
【００７１】
図１４（１）に示すように、半導体基板１１上に酸化シリコン膜６１、窒化シリコン膜６２を形成する。上記半導体基板１１には、例えばシリコン基材を用いる。
次いで、レジスト塗布、リソグラフィー技術によって素子分離領域を形成する領域上に開口部を形成したレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いたエッチング技術により、上記酸化シリコン膜６１、窒化シリコン膜６２をエッチングする。さらに半導体基板１１をエッチングして素子分離溝１８を形成する。この素子分離溝１８は、例えば３５０ｎｍ〜４００ｎｍの深さに形成される。
【００７２】
次いで、上記素子分離溝１８を埋め込む絶縁膜を形成した後、上記窒化シリコン膜６２上の余剰な絶縁膜を除去して、上記素子分離溝１８の内部に絶縁膜からなる素子分離領域１５を形成する。上記絶縁膜は、例えば高密度プラズマＣＶＤ法によって、酸化シリコン膜を堆積して形成される。高密度プラズマＣＶＤ法によれば、段差被覆性が良好で緻密な酸化シリコン膜を形成することが可能である。上記絶縁膜の除去は、例えば化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）によって行う。このＣＭＰ技術によって、平坦化がなされる。また、上記ＣＭＰでは、窒化シリコン膜６２が研磨ストッパとなる。
【００７３】
上記素子分離領域１５によって、ｎチャネル電界効果型の第１トランジスタが形成される第１形成領域１２と、ｎチャネル電界効果型の第２トランジスタが形成される第２形成領域１３とが分離される。
【００７４】
次に、図１４（２）に示すように、上記窒化シリコン膜６２（前記図１４（１）参照）を除去する。上記窒化シリコン膜６２は、例えば熱リン酸を用いたウエットエッチングにより除去される。
次いで、活性領域（ソース・ドレイン領域）となる半導体基板１１表面に犠牲酸化膜６３を、例えば酸化シリコン膜で形成する。この酸化シリコン膜は例えば１０ｎｍ程度の厚さに形成される。
【００７５】
次に、ｎチャネル電界効果型の第１トランジスタを形成する第１形成領域１２に、ｐウエル領域を形成するためのイオン注入、第１トランジスタのパンチスルーを阻止するための埋め込み層を形成するためのイオン注入、Ｖｔｈ調整のためのイオン注入等を行う。そしてｎＭＯＳチャネル領域を形成する。
また、ｐチャネル電界効果型の第２トランジスタを形成する第２形成領域１３に、ｎウエル領域を形成するためのイオン注入、第２トランジスタのパンチスルーを阻止するための埋め込み層を形成するためのイオン注入、Ｖｔｈ調整のためのイオン注入等を行う。そしてｐＭＯＳチャネル領域を形成する。
その後、上記犠牲酸化膜６３を、例えばフッ酸を用いたウエットエッチングにより除去する。
【００７６】
次に、図１５（３）に示すように、上記素子分離領域１５上に絶縁体部１７を形成する。この絶縁体部１７は、後に形成される第１形成領域１２の第１ゲート電極（図示せず）と第２形成領域１３の第２ゲート電極（図示せず）とが連続して形成される領域を横切る位置に形成される。
例えば、上記絶縁体部１７は、全面に絶縁膜を、例えば２０ｎｍ〜８０ｎｍ程度の厚さに形成する。そして、レジストマスクを用いたエッチング技術により、絶縁膜をパターニングする。この絶縁膜には、例えば酸化シリコン膜、窒化シリコン膜等を用いることができる。
【００７７】
次に、図１６（４）、図１７（５）および図１８（６）に示すように、上記第１形成領域１２の上記半導体基板１１上および上記第２形成領域１３の上記半導体基板１１上にゲート絶縁膜２１、３１を形成する。次に、上記ゲート絶縁膜２１、３１上および上記溝部１６の内面にそって導電膜４１を形成する。
【００７８】
図１６（４）は平面レイアウト図を示し、図１７（５）は図１６（４）中のＤ−Ｄ’線断面の概略構成断面図を示し、図１８（６）は図１６（４）中のＣ−Ｃ’線断面の概略構成断面図に示す。
【００７９】
上記ゲート絶縁膜２１、３１は、上記半導体基板１１表面を酸化することにより形成される。例えば、ドライ酸化によりゲート酸化膜２１、３１を１．５ｎｍ〜２．０ｎｍ程度の厚さに形成する。上記ドライ酸化は、例えば７００℃のドライ酸素雰囲気で行う。上記ドライ酸化の酸化ガスとしては、酸素（Ｏ2）と、Ｈ2／Ｏ2やＮ2ＯやＮＯ等の混合ガスでも良い。
またファーネスアニールのほかに急速加熱処理（ＲＴＡ（Rapid Thermal Annealing））を用いることも可能である。
またプラズマ窒化技術によって、酸化膜中に窒素のドーピングを行うことも可能である。
また、必要に応じて、例えば３ｎｍや５ｎｍの膜厚の異なるゲート酸化膜を作り分けることで、印加電圧やＶｔｈの異なるＭＯＳＦＥＴを作り分けることも可能である。
【００８０】
上記導電膜４１は、例えばポリシリコン膜で形成する。その膜厚は、例えば、１００ｎｍ〜１５０ｎｍの厚さに形成する。この導電膜４１は、上記絶縁体部１７を被覆するように形成する。したがって、上記導電膜４１の成膜は、例えば減圧ＣＶＤ法によって行う。上記減圧ＣＶＤ法では、原料ガスに例えばモノシラン（ＳｉＨ4）を用い、堆積温度を例えば５８０℃〜６２０℃に設定する。
【００８１】
続いて、上記導電膜４１表面を例えばＣＭＰによって平坦化する。
【００８２】
次いで、上記導電膜４１上にハードマスク層４６を形成する。このハードマスク層４６は、例えば窒化シリコン膜で５０ｎｍ〜１００ｎｍ程度の厚さに形成される。この窒化し膜の成膜方法は、例えば減圧ＣＶＤによる。
【００８３】
次いで、レジスト塗布、リソグラフィー技術によってゲート電極を形成する領域上にレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いた異方性エッチングにより、上記ハードマスク層（図示せず）、導電膜４１をパターニングして、上記第１形成領域１２上に第１ゲート電極となる第１導電膜パターン４２と、上記第２形成領域１３上に第２ゲート電極となる第２導電膜パターン４３とを、上記絶縁体部１７上を通って連続した状態に形成する。
また、上記レジストパターニング後に酸素（Ｏ2）プラズマによるトリミング処理等を行うことによって、第１、第２導電膜パターン４２、４３を細く形成することも可能である。例えば、３２ｎｍノード技術ではゲート長を２０ｎｍ〜３０ｎｍ程度で形成することもできる。
【００８４】
次に、図１９（７）に示すように、上記第１ゲート電極２２、第２ゲート電極３２の両側にオフセットスペーサー４７、４８を形成する。このオフセットスペーサー４７、４８は、例えば、減圧ＣＶＤ法により、窒化シリコン膜を５ｎｍ〜１５ｎｍ程度の厚さに堆積した後、異方性エッチングを行なうことによって形成される。
【００８５】
次に、上記第２ゲート電極３２の両側の上記半導体基板１１の第２形成領域１３に第２低濃度拡散層３３、３４を形成する。この第２低濃度拡散層３３、３４は、一例として、ｐ型不純物として、例えば二フッ化ホウ素（ＢＦ2+）を、例えば注入エネルギーが３ｋｅＶ〜５ｋｅＶ、ドーズ量が５×１０14／ｃｍ2〜２×１０14／ｃｍ2となる条件でイオン注入して形成する。このとき、ｎＭＯＳ領域となる第１形成領域１２上にはイオン注入マスク（図示せず）を形成しておく。その後、このイオン注入マスクを除去する。
次いで、上記第１ゲート電極２２の両側の上記半導体基板１１の第１形成領域１２に第１低濃度拡散層２３、２４を形成する。この第１低濃度拡散層２３、２４は、一例として、ｎ型不純物として、例えばヒ素（Ａｓ+）を、例えば注入エネルギーが５ｋｅＶ〜１０ｋｅＶ、ドーズ量が５×１０14／ｃｍ2〜２×１０14／ｃｍ2となる条件でイオン注入して形成される。このとき、ｐＭＯＳ領域となる第２形成領域１３上にはイオン注入マスク（図示せず）を形成しておく。その後、このイオン注入マスクを除去する。
上記第１低濃度拡散層２３、２４、第２低濃度拡散層３３、３４は、どちらを先に形成してもよい。
【００８６】
また、オフセットスペーサー４７、４８を形成した後に、上記イオン注入を行うことによって短チャネル効果を抑制し、ＭＯＳＦＥＴ特性のばらつきを抑制することが可能である。その後、プラズマＣＶＤ法により窒化シリコン膜を５０ｎｍ〜７０ｎｍの厚さに堆積し、プラズマＣＶＤにより酸化シリコン（ＳｉＯ2）を５０ｎｍ〜７０ｎｍの厚さに堆積し、サイドウォール用の絶縁膜を形成する。続いて、異方性エッチングを行なうことによって第１ゲート電極２２にサイドウォール２５、２６を形成し、第１ゲート電極２２にサイドウォール３５、３６を形成する。このとき、第１、第２ゲート電極２２、３２上のハードマスク層４６（前記図１８参照）も除去される。
【００８７】
次いで、上記第２ゲート電極３２の両側の上記半導体基板１１に、上記第２低濃度拡散層３３、３４を介して第２ソース・ドレイン領域３７、３８を形成する。
この第２ソース・ドレイン領域３７、３８は、一例として、ｐ型不純物として、例えば二フッ化ホウ素（ＢＦ2+）を、例えば注入エネルギーが５ｋｅＶ〜１０ｋｅＶ、ドーズ量が１×１０15／ｃｍ2〜２×１０15／ｃｍ2となる条件でイオン注入して形成される。
このとき、上記第１ゲート電極２２の両側の上記半導体基板１１に、上記第１低濃度拡散層２３、２４を介して第１ソース・ドレイン領域２７、２８を形成する。このとき、ｎＭＯＳ領域となる第１形成領域１２上にはイオン注入マスク（図示せず）を形成しておく。その後、このイオン注入マスクを除去する。
この第１ソース・ドレイン領域２７、２８は、一例として、ｎ型不純物として、例えばヒ素（Ａｓ+）を、例えば注入エネルギーが４０ｋｅＶ〜５０ｋｅＶ、ドーズ量が１×１０15／ｃｍ2〜２×１０15／ｃｍ2となる条件でイオン注入して形成される。このとき、ｐＭＯＳ領域となる第２形成領域１３上にはイオン注入マスク（図示せず）を形成しておく。その後、このイオン注入マスクを除去する。
上記第１ソース・ドレイン領域２７、２８、第２ソース・ドレイン領域３７、３８は、どちらを先に形成してもよい。
その後、急速熱処理（ＲＴＡ：Rapid Thermal Annealing）により、不純物の活性化を行ない、ｎチャネル電界効果型の第１トランジスタＴ１とｐチャネル電界効果型の第２トランジスタＴ２を形成する。このＲＴＡは、例えば１０００℃、５ｓで行う。
【００８８】
また、ドーパント活性化を促進し拡散を抑制する目的で、スパイクＲＴＡ（Rapid Thermal Annealing）により活性化熱処理を行うことも可能である。
【００８９】
次に、上記第１ゲート電極２２の導電膜パターン４２上と上記第２ゲート電極３２の導電膜パターン４３上とに金属シリサイド層５１を連続した状態に形成する。このとき、上記第１ソース・ドレイン領域２７、２８、第２ソース・ドレイン領域３７、３８上にも金属シリサイド層５２〜５５が形成される。
【００９０】
上記金属シリサイド層５１〜５５は、例えば、コバルト（Ｃｏ）膜を、６ｎｍ〜８ｎｍの厚さに堆積する。この成膜は、例えばスパッタ法による。次いで、ＲＴＡを行い、シリコン上のみシリサイド化して、ＣｏＳｉを生成する。このＲＴＡは、例えばＲＴＡ温度を５００℃〜６００℃、ＲＴＡ時間を３０ｓに設定して行う。次いで、硫酸過水（Ｈ2ＳＯ4／Ｈ2Ｏ2）によって酸化膜上の未反応コバルト（Ｃｏ）を除去する。
続いて、例えば６５０℃〜８５０℃、３０ｓの条件でＲＴＡを行い、上記ＣｏＳｉを低抵抗なＣｏＳｉ2にする。
また、コバルト（Ｃｏ）の代わりにニッケル（Ｎｉ）やニッケル白金（ＮｉＰｔ）を堆積することによりニッケルシリサイドを形成することも可能である。いずれの場合もＲＴＡ温度は適宜設定することができる。
【００９１】
上記金属シリサイド層５１は、上記絶縁体部１７に接続するように形成してもよい。このように金属シリサイド層を形成することで、第１導電膜パターン４２と第２導電膜パターン４３とが絶縁体部１７によって完全に分離される。このため、第１導電膜パターン４２と第２導電膜パターン４３との間の相互拡散を完全に抑えることができる。
【００９２】
次に、図２０（８）に示すように、上記第１トランジスタＴ１、第２トランジスタＴ２を被覆するように、層間絶縁膜７１を形成する。この層間絶縁膜７１は、例えばＣＶＤ法によって、酸化シリコン膜を２００ｎｍ〜１０００ｎｍ程度の厚さに堆積して形成する。その後、層間絶縁膜７１の表面を、例えばＣＭＰにより、第１ゲート電極２２、第２ゲート電極３２上での層間絶縁膜７１の膜厚が１００ｎｍ〜８００ｎｍ程度になるように平坦化する。
続いて、第１ゲート電極２２、第２ゲート電極３２、第１ソース・ドレイン領域２７、２８、第２ソース・ドレイン領域３７、３８上の層間絶縁膜７１にコンタクトホール７２〜７７を形成する。コンタクトホール７２〜７７のエッチングの際には、例えば上記金属シリサイド層５１上に窒化シリコン膜（図示せず）を形成し、この窒化シリコン膜との選択比を確保できる条件に設定することによって、金属シリサイド層５１〜５５上の窒化シリコン膜でエッチングをストップさせることが可能となる。
続いて、窒化シリコン膜の膜厚分のみ窒化シリサイド膜を、例えば熱リン酸を用いたウエットエッチングで除去するする。これによって、金属シリサイド層５１〜５５への過剰エッチングを防止することが可能となり、接合リーク低減のための補償イオン注入を削減することができる。
【００９３】
次に、上記コンタクトホール７２〜７７の内面および層間絶縁膜７１上に密着層（図示せず）、バリア層（図示せず）を形成する。密着層は、例えばチタン層で形成し、バリア層は、例えば窒化チタン層で形成する。いずれも、例えばＣＶＤ法によって堆積することができる。
次いで、上記コンタクトホール７２〜７７の内部を埋め込む導電膜７８を形成する。この導電膜７８には、例えばタングステン膜を用い、例えばＣＶＤ法によって形成する。
次に、上記層間絶縁膜７１上の余剰な導電膜７８、バリア層、密着層を除去する。この除去工程では、例えばＣＭＰを用いる。これによって、各コンタクトホール７２〜７７の内部に密着層、バリア層を介して導電膜７８からなるプラグ７９〜８４が形成される。
上記密着層、バリア層の形成には、ＣＶＤ法の他にＩＭＰを用いたスパッタ等の方法で行うことが可能である。また、プラグ７９〜８４の形成方法として全面エッチバックを用いても良い。
続いて、アルミニウム、タングステン等の通常の半導体装置の配線に用いる配線材料により、上記各プラグ７９〜８４に接続する配線８５〜９０を形成する。
このようにして、ＣＭＯＳ回路を形成する。また、配線層は多層配線を行うことが可能であり、目的に応じて設定することが可能である。また、ダマシン構造を用いた銅（Ｃｕ）等の配線を形成することも可能である。
上記のようにして、半導体装置２が完成する。
【００９４】
上記半導体装置の第２製造方法では、第１形成領域１２および第２形成領域１３のゲート絶縁膜２１、３１上および素子分離領域１５上に形成した絶縁体部１７上に第１ゲート電極２２および第２ゲート電極３２を構成する導電膜４１が形成される。そして、その導電膜４１をパターニングして形成した第１ゲート電極２２の上部と第２ゲート電極３２の上部とに連続して金属シリサイド層５１が形成される。したがって、第１ゲート電極２２および第２ゲート電極３２は、ゲート長方向の断面積よりも絶縁体部１７上に形成された部分の断面積が小さく形成されることから、第１ゲート電極２２と第２ゲート電極３２との間のゲート不純物の相互拡散が抑制される。
よって、第１トランジスタＴ１と第２トランジスタＴ２の間の素子分離距離を縮小させても、第１トランジスタＴ１および第２トランジスタＴ２の閾値電圧Ｖｔｈの変動を従来よりも抑制できるので、ＣＭＯＳトランジスタ構成の半導体装置２の信頼性を高められるという利点がある。
また、パターニングされた導電膜４１（第１導電膜パターン４２、第２導電膜パターン４３）上に第１ゲート電極２２から第２ゲート電極３２にかけて金属シリサイド層５１が連続した状態に形成されることから、金属シリサイド層５１を形成することによるゲート抵抗を低減した状態が維持されている。
また、第１ゲート電極２２上および第２ゲート電極３２上に形成される金属シリサイド層５１の膜厚を厚くする必要がなくなるので、第１ゲート電極２２および第２ゲート電極３２の高さを低くできる。
さらに、絶縁体部１７は素子分離領域１５上に形成されるため、素子面積を増大させることはない。
【００９５】
また、上記第２製造方法では、絶縁体部１７上に導電膜４１が残るように、導電膜４１の表面を平坦化する。そして、導電膜４１をパターニングして第１導電膜パターン４２と第２導電膜パターン４３を形成し、その上部に金属シリサイド層５１を形成している。このとき、上記絶縁体部１７上に導電膜４１が残らないように金属シリサイド層５１を形成してもよい。この場合には、第１導電膜パターン４２と第２導電膜パターン４３とが絶縁体部１７によって完全に分離されるため、第１ゲート電極２２と第２ゲート電極３２との相互拡散は完全に抑えることができる。
また、絶縁体部１７上に導電膜４１が残るように金属シリサイド層５１を形成しても、絶縁体部１７上に残る導電膜４１は第１形成領域１２の第１導電膜パターン４２の部分、第２形成領域１３の第２導電膜パターン４３の部分より非常に薄くなっている。このため、相互拡散の抑制効果は十分に得られる。
【００９６】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を、図２１〜図２７の製造工程断面図等によって説明する。
【００９７】
図２１（１）に示すように、半導体基板１１上に酸化シリコン膜６１、窒化シリコン膜６２を形成する。上記半導体基板１１には、例えばシリコン基材を用いる。
次いで、レジスト塗布、リソグラフィー技術によって素子分離領域を形成する領域上に開口部を形成したレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いたエッチング技術により、上記酸化シリコン膜６１、窒化シリコン膜６２をエッチングする。さらに半導体基板１１をエッチングして素子分離溝１８を形成する。この素子分離溝１８は、例えば３５０ｎｍ〜４００ｎｍの深さに形成される。
【００９８】
次いで、上記素子分離溝１８を埋め込む絶縁膜を形成した後、上記窒化シリコン膜６２上の余剰な絶縁膜を除去して、上記素子分離溝１８の内部に絶縁膜からなる素子分離領域１５を形成する。上記絶縁膜は、例えば高密度プラズマＣＶＤ法によって、酸化シリコン膜を堆積して形成される。高密度プラズマＣＶＤ法によれば、段差被覆性が良好で緻密な酸化シリコン膜を形成することが可能である。上記絶縁膜の除去は、例えば化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）によって行う。このＣＭＧ技術によって、平坦化がなされる。また、上記ＣＭＰでは、窒化シリコン膜６２が研磨ストッパとなる。
上記素子分離領域１５によって、ｎチャネル電界効果型の第１トランジスタが形成される第１形成領域１２と、ｎチャネル電界効果型の第２トランジスタが形成される第２形成領域１３とが分離される。
【００９９】
次に、図２１（２）に示すように、レジスト塗布、リソグラフィー技術によって溝部を形成する領域上に開口部を形成したレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いたエッチング技術により、上記素子分離領域１５をエッチングして溝部１６を形成する。この溝部１６は、後に形成されるゲート電極を横切る位置で、例えば後に形成される導電膜が埋め込まれるアスペクト比で、かつ溝部１６の底部の素子分離領域１５が絶縁膜としての機能を有する厚さを残す深さに形成される。
【０１００】
次に、図２２（３）に示すように、上記窒化シリコン膜６２（前記図２１参照）を除去する。上記窒化シリコン膜６２は、例えば熱リン酸を用いたウエットエッチングにより除去される。次いで、活性領域（ソース・ドレイン領域）となる半導体基板１１表面に犠牲酸化膜６３を、例えば酸化シリコン膜で形成する。この酸化シリコン膜は例えば１０ｎｍ程度の厚さに形成される。
【０１０１】
次に、ｎチャネル電界効果型の第１トランジスタを形成する第１形成領域１２に、ｐウエル領域を形成するためのイオン注入、第１トランジスタのパンチスルーを阻止するための埋め込み層を形成するためのイオン注入、Ｖｔｈ調整のためのイオン注入等を行う。そしてｎＭＯＳチャネル領域を形成する。
また、ｐチャネル電界効果型の第２トランジスタを形成する第２形成領域１３に、ｎウエル領域を形成するためのイオン注入、第２トランジスタのパンチスルーを阻止するための埋め込み層を形成するためのイオン注入、Ｖｔｈ調整のためのイオン注入等を行う。そしてｐＭＯＳチャネル領域を形成する。
【０１０２】
その後、上記犠牲酸化膜６３を、例えばフッ酸を用いたウエットエッチングにより除去する。
【０１０３】
次に、図２３（４）、図２４（５）および図２５（６）に示すように、上記第１形成領域１２の上記半導体基板１１上および上記第２形成領域１３の上記半導体基板１１上にゲート絶縁膜２１、３１を形成する。さらに、上記ゲート絶縁膜２１、３１上および上記溝部１６の内面にそって導電膜４１を形成する。
【０１０４】
図２３（４）は平面レイアウト図を示し、図２４（５）は図２３（４）中のＦ−Ｆ’線断面の概略構成断面図を示し、図２５（６）は図２３（４）中のＥ−Ｅ’線断面の概略構成断面図に示す。
【０１０５】
上記ゲート絶縁膜２１、３１は、上記半導体基板１１表面を酸化することにより形成される。例えば、ドライ酸化によりゲート酸化膜２１、３１を１．５ｎｍ〜２．０ｎｍ程度の厚さに形成する。上記ドライ酸化は、例えば７００℃のドライ酸素雰囲気で行う。上記ドライ酸化の酸化ガスとしては、酸素（Ｏ2）と、Ｈ2／Ｏ2やＮ2ＯやＮＯ等の混合ガスでも良い。
またファーネスアニールのほかに急速加熱処理（ＲＴＡ（Rapid Thermal Annealing））を用いることも可能である。
またプラズマ窒化技術によって、酸化膜中に窒素のドーピングを行うことも可能である。
また、必要に応じて、例えば３ｎｍや５ｎｍの膜厚の異なるゲート酸化膜を作り分けることで、印加電圧やＶｔｈの異なるＭＯＳＦＥＴを作り分けることも可能である。
【０１０６】
上記導電膜４１は、例えばポリシリコン膜で形成する。その膜厚は、例えば、１００ｎｍ〜１５０ｎｍの厚さに形成する。例えば減圧ＣＶＤ法によって行う。上記減圧ＣＶＤ法では、原料ガスに例えばモノシラン（ＳｉＨ4）を用い、堆積温度を例えば５８０℃〜６２０℃に設定する。
【０１０７】
続いて、上記導電膜４１上にハードマスク層４６を形成する。このハードマスク層４６は、例えば窒化シリコン膜で５０ｎｍ〜１００ｎｍ程度の厚さに形成される。この窒化し膜の成膜方法は、例えば減圧ＣＶＤによる。
【０１０８】
次いで、レジスト塗布、リソグラフィー技術によってゲート電極を形成する領域上にレジストマスク（図示せず）を形成する。そして、このレジストマスクを用いた異方性エッチングにより、上記ハードマスク層（図示せず）、導電膜４１をパターニングして、上記第１形成領域１２上に第１ゲート電極となる第１導電膜パターン４２と、上記第２形成領域１３上に第２ゲート電極となる第２導電膜パターン４３とを、上記溝部１６内を通って連続した状態に形成する。
【０１０９】
また、上記レジストパターニング後に酸素（Ｏ2）プラズマによるトリミング処理等を行うことによって、第１、第２導電膜パターン４２、４３を細く形成することも可能である。例えば、３２ｎｍノード技術ではゲート長を２０ｎｍ〜３０ｎｍ程度で形成することもできる。
【０１１０】
次に、図２６（７）に示すように、上記第１ゲート電極２２、第２ゲート電極３２の両側にオフセットスペーサー４７、４８を形成する。このオフセットスペーサー４７、４８は、例えば、減圧ＣＶＤ法により、窒化シリコン膜を５ｎｍ〜１５ｎｍ程度の厚さに堆積した後、異方性エッチングを行なうことによって形成される。
【０１１１】
次に、上記第２ゲート電極３２の両側の上記半導体基板１１の第２形成領域１３に第２低濃度拡散層３３、３４を形成する。この第２低濃度拡散層３３、３４は、一例として、ｐ型不純物として、例えば二フッ化ホウ素（ＢＦ2+）を、例えば注入エネルギーが３ｋｅＶ〜５ｋｅＶ、ドーズ量が５×１０14／ｃｍ2〜２×１０14／ｃｍ2となる条件でイオン注入して形成する。このとき、ｎＭＯＳ領域となる第１形成領域１２上にはイオン注入マスク（図示せず）を形成しておく。その後、このイオン注入マスクを除去する。
次いで、上記第１ゲート電極２２の両側の上記半導体基板１１の第１形成領域１２に第１低濃度拡散層２３、２４を形成する。この第１低濃度拡散層２３、２４は、一例として、ｎ型不純物として、例えばヒ素（Ａｓ+）を、例えば注入エネルギーが５ｋｅＶ〜１０ｋｅＶ、ドーズ量が５×１０14／ｃｍ2〜２×１０14／ｃｍ2となる条件でイオン注入して形成される。このとき、ｐＭＯＳ領域となる第２形成領域１３上にはイオン注入マスク（図示せず）を形成しておく。その後、このイオン注入マスクを除去する。
上記第１低濃度拡散層２３、２４、第２低濃度拡散層３３、３４は、どちらを先に形成してもよい。
【０１１２】
また、オフセットスペーサー４７、４８を形成した後に、上記イオン注入を行うことによって短チャネル効果を抑制し、ＭＯＳＦＥＴ特性のばらつきを抑制することが可能である。その後、プラズマＣＶＤ法により窒化シリコン膜を５０ｎｍ〜７０ｎｍの厚さに堆積し、プラズマＣＶＤにより酸化シリコン（ＳｉＯ2）を５０ｎｍ〜７０ｎｍの厚さに堆積し、サイドウォール用の絶縁膜を形成する。続いて、異方性エッチングを行なうことによって第１ゲート電極２２にサイドウォール２５、２６を形成し、第１ゲート電極２２にサイドウォール３５、３６を形成する。このとき、第１、第２ゲート電極２２、３２上のハードマスク層４６（前記図２５参照）も除去される。
【０１１３】
次いで、上記第２ゲート電極３２の両側の上記半導体基板１１に、上記第２低濃度拡散層３３、３４を介して第２ソース・ドレイン領域３７、３８を形成する。
この第２ソース・ドレイン領域３７、３８は、一例として、ｐ型不純物として、例えば二フッ化ホウ素（ＢＦ2+）を、例えば注入エネルギーが５ｋｅＶ〜１０ｋｅＶ、ドーズ量が１×１０15／ｃｍ2〜２×１０15／ｃｍ2となる条件でイオン注入して形成される。
このとき、上記第１ゲート電極２２の両側の上記半導体基板１１に、上記第１低濃度拡散層２３、２４を介して第１ソース・ドレイン領域２７、２８を形成する。このとき、ｎＭＯＳ領域となる第１形成領域１２上にはイオン注入マスク（図示せず）を形成しておく。その後、このイオン注入マスクを除去する。
この第１ソース・ドレイン領域２７、２８は、一例として、ｎ型不純物として、例えばヒ素（Ａｓ+）を、例えば注入エネルギーが４０ｋｅＶ〜５０ｋｅＶ、ドーズ量が１×１０15／ｃｍ2〜２×１０15／ｃｍ2となる条件でイオン注入して形成される。このとき、ｐＭＯＳ領域となる第２形成領域１３上にはイオン注入マスク（図示せず）を形成しておく。その後、このイオン注入マスクを除去する。
上記第１ソース・ドレイン領域２７、２８、第２ソース・ドレイン領域３７、３８は、どちらを先に形成してもよい。
その後、急速熱処理（ＲＴＡ：Rapid Thermal Annealing）により、不純物の活性化を行ない、ｎチャネル電界効果型の第１トランジスタＴ１とｐチャネル電界効果型の第２トランジスタＴ２を形成する。このＲＴＡは、例えば１０００℃、５ｓで行う。
【０１１４】
また、ドーパント活性化を促進し拡散を抑制する目的で、スパイクＲＴＡ（Rapid Thermal Annealing）により活性化熱処理を行うことも可能である。
【０１１５】
次に、上記第１ゲート電極２２の導電膜パターン４２上と上記第２ゲート電極３２の導電膜パターン４３上とに金属シリサイド層５１を連続した状態に形成する。このとき、上記第１ソース・ドレイン領域２７、２８、第２ソース・ドレイン領域３７、３８上にも金属シリサイド層５２〜５５が形成される。
【０１１６】
上記金属シリサイド層５１〜５５は、例えば、コバルト（Ｃｏ）膜を、６ｎｍ〜８ｎｍの厚さに堆積する。この成膜は、例えばスパッタ法による。
次いで、ＲＴＡを行い、シリコン上のみシリサイド化して、ＣｏＳｉを生成する。このＲＴＡは、例えばＲＴＡ温度を５００℃〜６００℃、ＲＴＡ時間を３０ｓに設定して行う。次いで、硫酸過水（Ｈ2ＳＯ4／Ｈ2Ｏ2）によって酸化膜上の未反応コバルト（Ｃｏ）を除去する。
続いて、例えば６５０℃〜８５０℃、３０ｓの条件でＲＴＡを行い、上記ＣｏＳｉを低抵抗なＣｏＳｉ2にする。
また、コバルト（Ｃｏ）の代わりにニッケル（Ｎｉ）やニッケル白金（ＮｉＰｔ）を堆積することによりニッケルシリサイドを形成することも可能である。いずれの場合もＲＴＡ温度は適宜設定することができる。
【０１１７】
次に、図２７（８）に示すように、上記第１トランジスタＴ１、第２トランジスタＴ２を被覆するように、層間絶縁膜７１を形成する。この層間絶縁膜７１は、例えばＣＶＤ法によって、酸化シリコン膜を２００ｎｍ〜１０００ｎｍ程度の厚さに堆積して形成する。その後、層間絶縁膜７１の表面を、例えばＣＭＰにより、第１ゲート電極２２、第２ゲート電極３２上での層間絶縁膜７１の膜厚が１００ｎｍ〜８００ｎｍ程度になるように平坦化する。
続いて、第１ゲート電極２２、第２ゲート電極３２、第１ソース・ドレイン領域２７、２８、第２ソース・ドレイン領域３７、３８上の層間絶縁膜７１にコンタクトホール７２〜７７を形成する。コンタクトホール７２〜７７のエッチングの際には、例えば上記金属シリサイド層５１上に窒化シリコン膜（図示せず）を形成し、この窒化シリコン膜との選択比を確保できる条件に設定することによって、金属シリサイド層５１〜５５上の窒化シリコン膜でエッチングをストップさせることが可能となる。
続いて、窒化シリコン膜の膜厚分のみ窒化シリサイド膜を、例えば熱リン酸を用いたウエットエッチングで除去するする。これによって、金属シリサイド層５１〜５５への過剰エッチングを防止することが可能となり、接合リーク低減のための補償イオン注入を削減することができる。
【０１１８】
次に、上記コンタクトホール７２〜７７の内面および層間絶縁膜７１上に密着層（図示せず）、バリア層（図示せず）を形成する。密着層は、例えばチタン層で形成し、バリア層は、例えば窒化チタン層で形成する。いずれも、例えばＣＶＤ法によって堆積することができる。
次いで、上記コンタクトホール７２〜７７の内部を埋め込む導電膜７８を形成する。この導電膜７８には、例えばタングステン膜を用い、例えばＣＶＤ法によって形成する。
次に、上記層間絶縁膜７１上の余剰な導電膜７８、バリア層、密着層を除去する。この除去工程では、例えばＣＭＰを用いる。これによって、各コンタクトホール７２〜７７の内部に密着層、バリア層を介して導電膜７８からなるプラグ７９〜８４が形成される。
上記密着層、バリア層の形成には、ＣＶＤ法の他にＩＭＰを用いたスパッタ等の方法で行うことが可能である。また、プラグ７９〜８４の形成方法として全面エッチバックを用いても良い。
続いて、アルミニウム、タングステン等の通常の半導体装置の配線に用いる配線材料により、上記各プラグ７９〜８４に接続する配線８５〜９０を形成する。
このようにして、ＣＭＯＳ回路を形成する。また、配線層は多層配線を行うことが可能であり、目的に応じて設定することが可能である。また、ダマシン構造を用いた銅（Ｃｕ）等の配線を形成することも可能である。
上記のようにして、半導体装置３が完成する。
【０１１９】
上記半導体装置の第３製造方法では、素子分離領域１５に形成した溝部１６にゲート電極を構成する導電膜４１が埋め込まれて形成される。これによって、第１ゲート電極２２（第１導電膜パターン４２）中の不純物が第２ゲート電極３２（第２導電膜パターン４３）方向に拡散しようとした場合、拡散された不純物は溝部１６に形成された導電膜４１に蓄積され、第２導電膜パターン４３への拡散が抑制される。また、第２ゲート電極３２（第２導電膜パターン４３）中の不純物が第１ゲート電極２２（第１導電膜パターン４２）方向に拡散しようとした場合、拡散された不純物は溝部１６に形成された導電膜４１に蓄積され、第１導電膜パターン４２への拡散が抑制される。このようにして、第１ゲート電極２２と第２ゲート電極３２との間のゲート不純物の相互拡散が抑制される。
よって、第１トランジスタＴ１と第２トランジスタＴ２の間の素子分離距離を縮小させても、第１トランジスタＴ１および第２トランジスタＴ２の閾値電圧Ｖｔｈの変動を従来よりも抑制できるので、ＣＭＯＳトランジスタ構成の半導体装置３の信頼性を高められるという利点がある。
また、パターニングされた導電膜４１上に第１ゲート電極２２から第２ゲート電極３２にかけて金属シリサイド層５１が連続した状態に形成されることから、金属シリサイド層５１を形成することによるゲート抵抗を低減した状態が維持される。
また、第１ゲート電極２２上および第２ゲート電極３２上に形成される金属シリサイド層５１の膜厚を厚くする必要がなくなるので、第１ゲート電極２２および第２ゲート電極３２の高さを低くできる。
さらに、溝部１６は素子分離領域１５に形成されるため、素子面積を増大させることはない。
【図面の簡単な説明】
【０１２０】
【図１】本発明の半導体装置に係る一実施の形態（第１実施例）を示した平面レイアウト図およびＡ−Ａ’線断面図である。
【図２】本発明の半導体装置に係る一実施の形態（第１実施例）を示した図１（１）中のＢ−Ｂ’線断面図である。
【図３】半導体装置１の平面レイアウト図および不純物プロファイル図である。
【図４】しきい値Ｖｔｈと素子分離距離の関係図である。
【図５】本発明の半導体装置に係る一実施の形態（第２実施例）を示した平面レイアウト図およびＣ−Ｃ’線断面図である。
【図６】本発明の半導体装置に係る一実施の形態（第２実施例）を示した図５（１）中のＤ−Ｄ’線断面図である。
【図７】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図８】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した平面レイアウト図である。
【図１０】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１１】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１２】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１３】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図１４】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１５】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１６】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した平面レイアウト図である。
【図１７】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１８】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１９】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図２０】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図２１】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図２２】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図２３】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した平面レイアウト図である。
【図２４】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図２５】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図２６】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図２７】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図２８】従来の半導体装置の一例を示した断面図である。
【図２９】従来の半導体装置の一例を示した平面図である。
【符号の説明】
【０１２１】
１…半導体装置、１１…半導体基板、１５…素子分離領域、１６…溝部、２１，３１…ゲート絶縁膜、２２…第１ゲート電極、３２…第２ゲート電極、４２…第１導電膜パターン、４３…第２導電膜パターン、５１…金属シリサイド層、Ｔ１…第１トランジスタ、Ｔ２…第２トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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