(57)【要約】【課題】レベルシフトを行う場合に、低電圧で動作するトランジスタが使用可能であり、そのトランジスタがオンオフ動作する際の出力変化速度（動作速度）の向上を半導体チップ内の少ない占有面積で容易に実現可能な半導体装置の提供。【解決手段】レベルシフト部５は、ＭＯＳトランジスタＮ２と、抵抗Ｒ２と、抵抗Ｒ１とを備え、これらが直列接続されている。抵抗Ｒ１には、ツェナーダイオードＺＤ１が並列接続されている。ツェナーダイオードＺＤ１は、ＭＯＳトランジスタＮ２がオフからオンになるときに、レベルシフト部５の出力電圧ＬＯを所定値にクランプする。ＭＯＳトランジスタＮ２のドレインとソースとの間には、ツェナーダイオードＺＤ２が並列接続されている。ツェナーダイオードＺＤ２は、ＭＯＳトランジスタＮ２がオフのときに、ＭＯＳトランジスタＮ２のドレインとソースとの間の電圧を所定値にクランプする。【選択図】図３
2010045522.tif 000002
【特許請求の範囲】
【請求項１】
第１の高電位と第１の低電位の間で変化する入力信号を、第２の高電位と第２の低電位の間で変化する信号に電位レベルをシフトさせるレベルシフト回路のレベルシフト部を有する半導体装置において、
前記レベルシフト部は、
前記入力信号によりオンオフ駆動される第１トランジスタと、
前記第１トランジスタのドレイン端子と第２の高電位間に直列接続される第１抵抗と、
前記第１トランジスタのドレイン端子にカソード端子が、ソース端子にアノード端子が接続される第１ツェナーダイオードと、
カソード端子が第２の高電位に接続され、アノード端子が前記第１抵抗の第２の高電位に接続されていない他端に接続される第２ツェナーダイオードと、
を備えることを特徴とする半導体装置。
【請求項２】
ソース端子が前記第１抵抗の一方の端と同じ第２の高電位に接続され、ゲート端子とドレイン端子が前記第１抵抗の第２の高電位に接続されていない他端にダイオード接続される第２トランジスタを、さらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１トランジスタと前記第１抵抗との間に、第２抵抗を介在するようにしたことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１抵抗の抵抗値は、前記第１トランジスタがオフからオンに切り換わるときに前記レベルシフト部の出力電圧が任意に変化するように設定され、
前記第１ツェナーダイオードは、前記出力電圧が任意に変化するときに前記第１トランジスタのドレイン端子に印加される電圧を所定値にクランプするようになっていることを特徴とする請求項１乃至請求項３のうちの何れかに記載の半導体装置。
【請求項５】
前記第２トランジスタは、前記第１トランジスタがオンからオフに切り換わるときに、前記レベルシフト部の後段の入力端における寄生容量の電荷を放電するようになっていることを特徴とする請求項２乃至請求項４のうちの何れかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ方式のＤＣ−ＤＣコンバータ、あるいはモータドライバなどのブリッジ回路に適用されるレベルシフト回路を含む半導体装置に関する。
【背景技術】
【０００２】
従来、ＥＣＬレベルの論理信号をＴＴＬ回路の論理信号に変換するレベル変換回路（レベルシフト回路）として、特許文献１に記載の回路が知られている。
特許文献１のレベルシフト回路は、差動トランジスタで構成されている。そして、使用されるＭＯＳトランジスタは、ドレイン端子とソース端子間の印加電圧が高電圧仕様のトランジスタが要求される。
また、低電圧系から高電圧系に信号のレベルを変換するレベルシフト回路として、図４に示すような回路が知られている。図４のレベルシフト回路は、ＣＭＯＳインバータ１、レベルシフト部２、およびＣＭＯＳインバータ３を備えている。
【０００３】
ＣＭＯＳインバータ１は、相補型のＭＯＳトランジスタＰ１、Ｎ１からなり、電源電圧がＶＤＤ〔Ｖ〕（例えば＋５Ｖ）により動作するようになっている。レベルシフト部２は、Ｎ型のＭＯＳトランジスタＮ１１、Ｎ１２、およびＰ型のＭＯＳトランジスタＰ１１〜Ｐ１４からなり、電源電圧がＶＤＤＨ〔Ｖ〕（例えば＋４８Ｖ）で動作するようになっている。ＣＭＯＳインバータ３は、相補型のＭＯＳトランジスタＰ３、Ｎ３からなり、電源電圧がＶＤＤＨ〔Ｖ〕で動作するようになっている。
このような構成からなるレベルシフト回路では、ＣＭＯＳインバータ１は、入力信号ＩＮを反転する。レベルシフト部２は、ＣＭＯＳインバータ１出力のＶＤＤレベルをＶＤＤＨレベルにレベルシフトする。ＣＭＯＳインバータ３は、レベルシフト部２の出力を反転し、これを出力信号ＯＵＴとして出力する。
このレベルシフト回路では、ＶＳＳレベルはレベルシフトされておらず共通である。
【０００４】
ここで、図４のレベルシフト回路では、ＣＭＯＳインバータ１に使用されるＭＯＳトランジスタＰ１、Ｎ１は、ドレイン端子とソース端子間の印加電圧が低電圧仕様のトランジスタが使用できる。しかし、レベルシフト部２およびＣＭＯＳインバータ３に使用されるＭＯＳトランジスタは、その印加電圧が高電圧仕様のトランジスタが要求される。
このように、特許文献１または図４のレベルシフト回路では、使用されるＭＯＳトランジスタとして高電圧の仕様のものが要求されるが、それに代えて低電圧仕様のトランジスタで実現することが望まれる場合もある。
一方、図４のレベルシフト回路では、レベルシフト部２に使用されるトランジスタが高電圧仕様であって、しかも合計で６個必要のために半導体チップ内の占有面積が大きくなる、という短所がある。
【０００５】
そこで、上記の要望を満たすとともに、上記の短所を解消するレベルシフト回路として、図５の回路が考えられる。図５のレベルシフト回路は、ＣＭＯＳインバータ１、レベルシフト部４、およびＣＭＯＳインバータ３を備えている。
ＣＭＯＳインバータ１は、相補型のＭＯＳトランジスタＰ１、Ｎ１からなり、電源電圧がＶＤＤ〔Ｖ〕（例えば＋５Ｖ）により動作するようになっている。レベルシフト部４は、抵抗Ｒ１、抵抗Ｒ２、およびＮ型のＭＯＳトランジスタＮ２が直列接続され、電源電圧がＶＤＤＨ〔Ｖ〕（例えば＋４８Ｖ）で動作するようになっている。ＣＭＯＳインバータ３は、相補型のＭＯＳトランジスタＰ３、Ｎ３からなり、電源電圧がＶＳＳＨ〔Ｖ〕とＶＤＤＨ〔Ｖ〕の間（例えば＋４０Ｖと＋４８Ｖの間）で動作するようになっている。
【０００６】
このような構成からなるレベルシフト回路では、ＣＭＯＳインバータ１は、入力信号ＩＮを反転出力する。レベルシフト部４は、ＣＭＯＳインバータ１の出力のレベルシフトを行う。ＣＭＯＳインバータ３は、レベルシフト部４の出力を反転し、これを出力信号ＯＵＴとして出力する。
ここで、電源電圧ＶＤＤＨとＶＳＳＨ間の電圧も５Ｖ程度の低電圧であれば、ＣＭＯＳインバータ１のＭＯＳトランジスタＰ１、Ｎ１、およびＣＭＯＳインバータ３のＭＯＳトランジスタＰ３、Ｎ３は、低電圧仕様のトランジスタが使用可能となる。
また、レベルシフト部４のＭＯＳトランジスタＮ２は、オフ時にＶＤＤＨ（例えば、４８Ｖ）の電位がドレイン端子に印加されるので、ドレイン−ソース間は高電圧仕様であるが、ゲート−ソース間は低電圧仕様のトランジスタで使用可能となる。
【０００７】
次に、図５のレベルシフト回路の動作について、図５および図６を参照しながら説明する。
いま、レベルシフト部４のＭＯＳトランジスタＮ２がオフからオンに切り換わる場合には、レベルシフト部４の出力電圧ＬＯは、ＭＯＳトランジスタＮ２のオン抵抗値をＲ１の抵抗値に比べて小さくすると、次の（１）式で表すことができる。
ＬＯ＝ＶＤＤＨ−（Ｉ×Ｒ１）・・・（１）
ここで、ＶＤＤＨはレベルシフト部４に印加される電源電圧、Ｉは抵抗Ｒ１に流れる電流である。
（１）式によれば、出力電圧ＬＯの変化を速くする場合には、抵抗Ｒ１に流れる電流Ｉを増加させて（Ｉ×Ｒ１）の値を大きくすれば良い。例えば、抵抗Ｒ１、Ｒ２の抵抗値を相対的に小さくして電流Ｉを大きくすれば良い。この場合の出力電圧ＬＯの変化は、例えば図６の曲線ａのようになる。
【０００８】
その一方、出力電圧ＬＯの変化を遅くする場合には、抵抗Ｒ１に流れる電流Ｉを減少させて（Ｉ×Ｒ１）の値を小さくすれば良い。例えば、抵抗Ｒ１、Ｒ２の抵抗値を相対的に大きくして電流Ｉを小さくすれば良い。この場合の出力電圧ＬＯの変化は、例えば図６の曲線ｂのようになる。
これらの場合には、出力電圧ＬＯは、電源電圧ＶＤＤＨ〔Ｖ〕からその抵抗Ｒ１、Ｒ２の抵抗値に応じた所定値まで変化すると、その所定値に固定される。しかし、出力電圧ＬＯの所定値までの変化速度およびその所定値は抵抗Ｒ１、Ｒ２の抵抗値に依存するので、出力電圧ＬＯの切り替わりを速くすることと消費電流を削減することの２つを同時に満足させることは難しい。
【０００９】
次に、レベルシフト部４のＭＯＳトランジスタＮ２がオンからオフに切り換わる場合について説明する。
この場合には、レベルシフト部４の出力電圧ＬＯは、所定値から電源電圧ＶＤＤＨのレベルに立ち上がろうとする。しかし、ＣＭＯＳインバータ３の入力端には寄生容量があり、この寄生容量の充電電流によって電源電圧ＶＤＤＨのレベルに立ち上がるまでに時間がかかるという不具合がある。
【特許文献１】特開平５−２７６０１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明の目的は、レベルシフト動作を行う場合に、低電圧仕様で動作するトランジスタが使用可能であり、そのトランジスタがオンオフ動作する際のレベルシフト回路出力の変化する速度の向上を半導体チップ内の少ない占有面積で容易に実現可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、第１の高電位と第１の低電位の間で変化する入力信号を、第２の高電位と第２の低電位の間で変化する信号に電位レベルをシフトさせるレベルシフト回路のレベルシフト部を有する半導体装置において、前記レベルシフト部は、前記入力信号によりオンオフ駆動される第１トランジスタと、前記第１トランジスタのドレイン端子と第２の高電位間に直列接続される第１抵抗と、前記第１トランジスタのドレイン端子にカソード端子が、ソース端子にアノード端子が接続される第１ツェナーダイオードと、カソード端子が第２の高電位に接続され、アノード端子が前記第１抵抗の第２の高電位に接続されていない他端に接続される第２ツェナーダイオードと、を備える。
【００１２】
第２の発明は、第１の発明において、ソース端子が前記第１抵抗の一方の端と同じ第２の高電位に接続され、ゲート端子とドレイン端子が前記第１抵抗の第２の高電位に接続されていない他端にダイオード接続される第２トランジスタを、さらに備える。
第３の発明は、第１または第２の発明において、前記第１トランジスタと前記第１抵抗との間に、第２抵抗を介在するようにした。
第４の発明は、第１〜第３の発明において、前記第１抵抗の抵抗値は、前記第１トランジスタがオフからオンに切り換わるときに前記レベルシフト部の出力電圧が任意に変化するように設定され、前記第１ツェナーダイオードは、前記出力電圧が任意に変化するときに前記第１トランジスタのドレイン端子に印加される電圧を所定値にクランプするようになっている。
【００１３】
第５の発明は、第２〜第４の発明において、前記第２トランジスタは、前記第１トランジスタがオンからオフに切り換わるときに、前記レベルシフト部の後段の入力端における寄生容量の電荷を放電するようになっている。
このような構成の本発明によれば、レベルシフトを行う場合に、低電圧仕様のトランジスタが使用可能であり、そのトランジスタがオンオフ動作する際の出力変化の速度（スイッチング速度）の向上を半導体チップ内の少ない占有面積で容易に実現可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
本発明の第１実施形態の半導体装置は、図１に示すように、入力部としてのＣＭＯＳインバータ１、レベルシフト部５、および出力部としてのＣＭＯＳインバータ３を備えている。
ＣＭＯＳインバータ１は、入力信号ＩＮを反転して出力する。このため、ＣＭＯＳインバータ１は、相補型のＭＯＳトランジスタＰ１、Ｎ１からなり、電源電圧がＶＤＤ〔Ｖ〕（例えば＋５Ｖ）により動作するようになっている。
レベルシフト部５は、ＣＭＯＳインバータ１の出力のレベルシフトを行う。このため、レベルシフト部５は、図１に示すように、ＣＭＯＳインバータ１の出力によってオンオフ駆動するＮ型のＭＯＳトランジスタＮ２と、抵抗Ｒ２と、抵抗Ｒ１とを備え、これらが直列接続されている。
【００１５】
抵抗Ｒ１には、ツェナーダイオードＺＤ１が並列接続されている。ツェナーダイオードＺＤ１は、ＭＯＳトランジスタＮ２がオフからオンに切り換わるときに、レベルシフト部５の出力電圧ＬＯを所定値にクランプする。
また、ＭＯＳトランジスタＮ２の出力端子間（ドレイン端子とソース端子との間）には、ツェナーダイオードＺＤ２が並列接続されている。ツェナーダイオードＺＤ２は、ＭＯＳトランジスタＮ２がオフのときに、ＭＯＳトランジスタＮ２のドレイン端子とソース端子との間の電圧を所定値にクランプする。
さらに具体的には、ＭＯＳトランジスタＮ２のゲートには、ＣＭＯＳインバータ１の出力電圧が入力されている。ＭＯＳトランジスタＮ２のドレイン端子にツェナーダイオードＺＤ２のカソードが接続され、ＭＯＳトランジスタＮ２のソース端子にツェナーダイオードＺＤ２のアノードが接続されている。
【００１６】
抵抗Ｒ２の一端側はＭＯＳトランジスタＮ２のドレイン端子に接続され、抵抗Ｒ２の他端側は抵抗Ｒ１の一端側に接続されている。抵抗Ｒ１の他端側には、電源電圧ＶＤＤＨ（たとえば＋４８Ｖ）が印加されるようになっている。また、抵抗Ｒ１の両端には、ツェナーダイオードＺＤ１が並列接続されている。抵抗Ｒ１と抵抗Ｒ２の共通接続部の電圧が、レベルシフト部５の出力電圧ＬＯとして出力されるようになっている。
ＣＭＯＳインバータ３は、レベルシフト部５の出力によってオンオフ動作し、これに応じた出力信号ＯＵＴを出力する。このため、ＣＭＯＳインバータ３は、相補型のＭＯＳトランジスタＰ３、Ｎ３からなり、電源電圧がＶＳＳＨ〔Ｖ〕とＶＤＤＨ〔Ｖ〕（例えば＋４０Ｖと＋４８Ｖ）の間で動作するようになっている。
【００１７】
次に、このような構成の第１実施形態の動作例について、図１および図２を参照して説明する。
いま、レベルシフト部５のＭＯＳトランジスタＮ２がオフからオンに切り換わる場合には、レベルシフト部５の出力電圧ＬＯは上記の（１）式で表すことができる。（１）式によれば、出力電圧ＬＯは、（Ｉ×Ｒ１）の値によって任意に設定できる。言い換えると、上記の出力電圧ＬＯの変化（変化速度）は、抵抗Ｒ１、Ｒ２の何れか一方またはその双方の大きさ（抵抗値）を任意の値に設定することで、任意に設定できる。
そこで、抵抗Ｒ１、Ｒ２の何れか一方またはその双方の抵抗値は、レベルシフト部５のＭＯＳトランジスタＮ２がオフからオンに切り換わる場合に、レベルシフト部５の出力電圧ＬＯが急速に変化するように設定するようにした。この場合の出力電圧ＬＯの変化は、例えば図２の曲線ｃ１のようになる。
【００１８】
ここで、抵抗Ｒ１の両端に、ツェナーダイオードＺＤ１が並列接続されていない場合を想定する。この場合には、出力電圧ＬＯは、図２の曲線ｃ１に続く破線のように変化することになる。
しかし、第１実施形態では、抵抗Ｒ１の両端に、ツェナーダイオードＺＤ１が並列接続されている。このため、ＭＯＳトランジスタＮ２がオフからオンに切り換わるときに、ツェナーダイオードＺＤ１により、レベルシフト部５の出力電圧ＬＯは、図２の曲線ｃ２のように所定値にクランプされる。この結果、レベルシフト部５の出力電圧ＬＯが接続されるＣＭＯＳインバータ３のＭＯＳトランジスタＰ３とＮ３のゲート端子に印加される電圧を所定値にクランプできる。
【００１９】
このため、レベルシフト部５の出力電圧ＬＯは、電源電圧ＶＤＤＨとその所定値の範囲で変化させることができるので、ＣＭＯＳインバータ３のＭＯＳトランジスタＰ３、Ｎ３は、低電圧仕様のトランジスタを使用できる。
なお、抵抗Ｒ１を流す電流を少なくしてレベルシフト部５の出力電圧ＬＯの電圧降下を小さくすることはできるが、図６の曲線ｂに示すような電位傾斜となり出力電圧ＬＯの変化が遅くなるので、レベルシフト動作で所望の動作速度が得られない。
また、第１実施形態では、ＭＯＳトランジスタＮ２のドレイン端子とソース端子との間に、ツェナーダイオードＺＤ２が並列接続されている。このため、ツェナーダイオードＺＤ２は、ＭＯＳトランジスタＮ２がオフのときに、ＭＯＳトランジスタＮ２のドレイン端子とソース端子との間の電圧を所定値にクランプする。したがって、レベルシフト部５のＭＯＳトランジスタＮ２として低電圧仕様のトランジスタを使用できる。
【００２０】
以上のように、第１実施形態は、上記のように構成したので、ＶＤＤレベル（例えば、５Ｖ）とＶＳＳレベル（例えば、０Ｖ）の低電圧系信号からＶＤＤＨレベル（例えば、４８Ｖ）とＶＳＳＨ（例えば、４０Ｖ）高電圧系信号に信号のレベルをシフトする場合に、ＣＭＯＳインバータ１、レベルシフト部５、および出力部を構成するトランジスタとして低電圧仕様のトランジスタを使用できる。
また、第１実施形態によれば、レベルシフト部５のＭＯＳトランジスタＮ２がオフからオンに切り換わる場合に、レベルシフト部５の出力電圧ＬＯの変化を任意に設定できる。さらに、そのレベルシフト部５の出力電圧ＬＯの変化後のレベルを所定値に設定でき、その所定値に固定できる。このため、第１実施形態によれば、ＭＯＳトランジスタＮ２がオフからオンする際の出力変化の速度を、容易に設定することができる。
【００２１】
さらに、第１実施形態では、ツェナーダイオードＺＤ１、ＤＺ２を備えるようにしたので、ＭＯＳトランジスタＮ２、Ｎ３、Ｐ３に印加される電圧が低電圧の範囲内になって低電圧仕様のトランジスタが使用でき、その結果、半導体チップ内の少ない占有面積で実現できる。また、電源の急激な変動、電源サージなどからＭＯＳトランジスタＮ２、Ｎ３、Ｐ３を保護することができる。
なお、第１実施形態では、ＭＯＳトランジスタＮ２と抵抗Ｒ１との間に抵抗Ｒ２を介在するようにした。しかし、図２における曲線ｃ１、ｃ２が所望のものが得られる場合には、抵抗Ｒ２は必ずしも必要ではなく、省略可能である。この場合には、抵抗Ｒ１の抵抗値によって図２の曲線ｃ１が決まることになる。
【００２２】
（第２実施形態）
本発明の第２実施形態の半導体装置は、図３に示すように、入力部としてのＣＭＯＳインバータ１、レベルシフト部５Ａ、および出力部としてのＣＭＯＳインバータ３を備えている。
この第２実施形態は、図１に示す第１実施形態の構成を基本にし、図１のレベルシフト部５を図３のレベルシフト部５Ａに置き換えたものである。具体的には、レベルシフト部５Ａは、図３に示すように、抵抗Ｒ１の両端にＭＯＳトランジスタＰ２をダイオード接続したものであり、この部分を追加したものである。
すなわち、ＭＯＳトランジスタＰ２のゲート端子とドレイン端子とは共通接続され、この共通接続部が抵抗Ｒ１の一端側に接続されている。また、ＭＯＳトランジスタＰ２のソース端子は、抵抗Ｒ１の他端側に接続されている。
【００２３】
なお、第２実施形態は、その追加の部分を除き、図１の第１実施形態の構成と同じであるので、同一構成要素には同一符号を付してその説明を省略する。
このような構成からなる第２実施形態では、レベルシフト部５ＡのＭＯＳトランジスタＮ２がオンからオフに切り換わる場合に以下のように動作する。
この場合には、レベルシフト部５Ａの出力電圧ＬＯは、（１）式で表される電位から電源電圧ＶＤＤＨのレベルに立ち上がろうとする。しかし、抵抗Ｒ１やＣＭＯＳインバータ３の入力端に存在する寄生容量の影響でその立ち上がりが遅くなる。
【００２４】
ところが、抵抗Ｒ１の両端にＭＯＳトランジスタＰ２がダイオード接続（ゲート端子とドレイン端子が共通接続）されている。このため、ＭＯＳトランジスタＰ２が、導通状態にありＣＭＯＳインバータ３の入力容量及びＣＭＯＳインバータ３への入力信号線に存在する寄生容量の充電電荷を急速に放電させるので、出力電圧ＬＯが電源電圧ＶＤＤＨのレベルに立ち上がるまでの時間を短縮できる。
このように、第２実施形態によれば、上記の効果に加えて第１実施形態の効果を実現できる。なお、第２実施形態において、第１実施形態と同様に抵抗Ｒ２を省略することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の半導体装置の第１実施形態の構成を示す回路図である。
【図２】その第１実施形態の動作を説明する波形図である。
【図３】本発明の半導体装置の第２実施形態の構成を示す回路図である。
【図４】従来装置の構成を示す回路図である。
【図５】従来装置の他の構成を示す回路図である。
【図６】その従来装置の動作を説明する波形図である。
【符号の説明】
【００２６】
１、３・・・ＣＭＯＳインバータ、５、５Ａ・・・レベルシフト部、Ｎ２、Ｐ２・・・ＭＯＳトランジスタ、Ｒ１、Ｒ２・・・抵抗、ＺＤ１、ＺＤ２・・・ツェナーダイオード
【図１】
2010045522.tif 000003
【図２】
2010045522.tif 000004
【図３】
2010045522.tif 000005
【図４】
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【図５】
2010045522.tif 000007
【図６】
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