(57)【要約】【課題】配線層と突起電極とが一体化された半導体モジュールおよび半導体装置において、実装基板と接続されるはんだ部の接続信頼性を向上させる。【解決手段】半導体モジュール３０は、絶縁樹脂層３２と、絶縁樹脂層３２の一方の主表面Ｓ１に設けられた配線層３４、配線層３４と電気的に接続され、配線層３４から絶縁樹脂層３２側に突出している突起電極３６とを備える。この突起電極３６に半導体素子４０に設けられた素子電極５２が電気的に接続されている。また、配線層３４の所定位置にはんだ部５０が設けられている。はんだ部５０の高さＨ１に対する突起電極３６の高さＨ２の割合（Ｈ２／Ｈ１）は５０％以下である。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一方の主表面に形成された素子電極と、
前記半導体基板の一方の主表面側に絶縁樹脂層を介して設けられた配線層と、
前記配線層と電気的に接続されるとともに、前記配線層から前記絶縁樹脂層の側に突出し、前記素子電極と電気的に接続された突起電極と、
前記絶縁樹脂層とは反対側の前記配線層の表面に、前記素子電極から離間して設けられたはんだ部と、
を備え、
はんだ部の高さに対する突起電極の高さの割合が５０％以下であることを特徴とする半導体モジュール。
【請求項２】
前記半導体基板の厚さが１００μｍ以上であることを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記はんだ部の高さに対する突起電極の高さの割合が８％以上３８％以下であることを特徴とする請求項１または２に記載の半導体モジュール。
【請求項４】
前記突起電極と前記配線層とが一体的に形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体モジュール。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体モジュールと、
電極パッドが形成された実装基板と、
を備え、
前記電極パッドと前記はんだ部とが接合されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を有する半導体モジュールおよび半導体装置に関する。
【背景技術】
【０００２】
携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムＬＳＩが求められている。一方、これらのエレクトロニクス機器に対しては、より使いやすく便利なものが求められており、機器に使用されるＬＳＩに対し、高機能化、高性能化が要求されている。このため、ＬＳＩチップの高集積化にともないそのＩ／Ｏ数（入出力部の数）が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした要求に対応するため、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）と呼ばれるパッケージ技術が種々開発されている。
【０００３】
このようなＣＳＰタイプの半導体モジュールの製造方法において、その工程数を低減するための方法として以下の方法が提案されている（特許文献１参照）。
【特許文献１】特開２００６−３１０５３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の半導体モジュールでは、再配線と突起電極とを一体化することにより再配線と突起電極との間の接続信頼性に関しては向上が図られている。しかし、これまで、再配線と突起電極とを一体化した場合において、はんだ接続部の接続信頼性に与える影響については未知であり、はんだ接続部の熱サイクルに対する接続信頼性の向上については改善の余地が残されていた。
【０００５】
本発明はこうした課題に鑑みてなされたものであり、その目的は、配線層と突起電極とが一体化された半導体モジュールおよび半導体装置において、実装基板と接続されるはんだ部の接続信頼性を向上させることができる技術の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、半導体モジュールである。当該半導体モジュールは、半導体基板と、半導体基板の一方の主表面に形成された素子電極と、半導体基板の一方の主表面側に絶縁樹脂層を介して設けられた配線層と、配線層と電気的に接続されるとともに、配線層から絶縁樹脂層の側に突出し、素子電極と電気的に接続された突起電極と、絶縁樹脂層とは反対側の配線層の表面に、素子電極から離間して設けられたはんだ部と、を備え、はんだ部の高さに対する突起電極の高さの割合が５０％以下であることを特徴とする。
【０００７】
この態様によれば、温度上昇により半導体基板に反りが生じた場合に、配線層が半導体基板の反りに応じて変形することにより、はんだ部にかかる応力が緩和される。
【０００８】
上記態様の半導体モジュールにおいて、半導体基板の厚さが１００μｍ以上であってもよい。また、はんだ部の高さに対する突起電極の高さの割合が８％以上３８％以下であってもよい。また、突起電極と配線層とが一体的に形成されていてもよい。
【０００９】
本発明の他の態様は、半導体装置である。当該半導体装置は、上述したいずれかの態様の半導体モジュールと、電極パッドが形成された実装基板と、を備え、電極パッドとはんだ部とが接合されていることを特徴とする。
【００１０】
なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。
【発明の効果】
【００１１】
本発明によれば、配線層と突起電極とが一体化された半導体モジュールおよび半導体装置において、実装基板と接続されるはんだ部の接続信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面を参照して説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
図１は、本発明の実施の形態に係る半導体装置の構造を示す断面図である。半導体装置１０は、実装基板２０およびこれに搭載された半導体モジュール３０を備える。
【００１４】
半導体モジュール３０は、絶縁樹脂層３２と、絶縁樹脂層３２の一方の主表面Ｓ１に設けられた配線層３４、その配線層３４と電気的に接続され、配線層３４から絶縁樹脂層３２側に突出している突起電極３６とを備える。この突起電極３６に半導体素子４０が電気的に接続されて半導体モジュール３０が形成されている。
【００１５】
絶縁樹脂層３２は、絶縁性の樹脂からなり、たとえば加圧したときに塑性流動を引き起こす材料で形成されている。加圧したときに塑性流動を引き起こす材料としては、エポキシ系熱硬化型樹脂が挙げられる。絶縁樹脂層３２に用いられるエポキシ系熱硬化型樹脂は、たとえば、温度１６０℃、圧力８Ｍｐａの条件下で、粘度が１ｋＰａ・ｓの特性を有する材料であればよい。また、このエポキシ系熱硬化型樹脂は、たとえば温度１６０℃の条件下で、５〜１５Ｍｐａで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約１／８に低下する。これに対して、熱硬化前のＢステージのエポキシ樹脂は、ガラス転移温度Ｔｇ以下の条件下では、樹脂を加圧しない場合と同程度に、粘性がなく、加圧しても粘性は生じない。また、このエポキシ系熱硬化型樹脂は、約３〜４の比誘電率を有する誘電体である。
【００１６】
配線層３４は、絶縁樹脂層３２の一方の主表面Ｓ１に設けられており、導電材料、好ましくは圧延金属、さらには圧延銅により形成される。あるいは電解銅などで形成してもよい。配線層３４には、絶縁樹脂層３２側に突起電極３６が突設されている。本実施の形態においては、配線層３４と突起電極３６とは一体的に形成されているが、特にこれに限定されない。配線層３４の絶縁樹脂層３２と反対側の主表面には、配線層３４の酸化などを防ぐための保護層３８が設けられている。保護層３８としては、ソルダーレジスト層などが挙げられる。保護層３８の所定の領域には開口部３８ａが形成されており、開口部３８ａによって配線層３４の一部が露出している。開口部３８ａ内には外部接続電極としてのはんだ部５０が形成され、はんだ部５０と配線層３４とが電気的に接続されている。はんだ部５０を形成する位置、すなわち開口部３８ａの形成領域は、たとえば再配線で引き回した領域の端部である。
【００１７】
突起電極３６はその全体的な形状が、先端に近づくにつれて径が細くなっていてもよい。言い換えると、突起電極３６の側面はテーパ状となっていてもよい。また、突起電極３６の頂部面にＮｉ／Ａｕめっき層などの金属層が設けられていてもよい。
【００１８】
半導体素子４０は、Ｓｉ基板などの半導体基板に形成された集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの能動素子である。
【００１９】
絶縁樹脂層３２の側の半導体素子４０の主表面に、突起電極３６のそれぞれに対向する位置に素子電極５２が設けられている。また、絶縁樹脂層３２の側の半導体素子４０の主表面には、素子電極５２が露出するように開口が設けられた保護層５４が設けられている。保護層５４としては、たとえばポリイミドを用いることができる。
【００２０】
以上の構成の半導体モジュール３０は、はんだボールなどのはんだ部５０がプリント基板などの実装基板２０に設けられた電極パッド２２に接合されることにより、実装基板２０に実装されている。
【００２１】
はんだ部５０の高さＨ１に対する突起電極３６の高さＨ２の割合（Ｈ２／Ｈ１）は、０％より大きく５０％以下であることが好ましい。さらに、はんだ部５０の高さＨ１に対する突起電極３６の高さＨ２の割合（Ｈ２／Ｈ１）は、８％以上３８％以下であることがより好ましい。これによれば、温度上昇により半導体素子４０に反りが生じた場合に、配線層３４が半導体素子４０の反りに応じて変形することにより、はんだ部５０にかかる応力が緩和されると推測される。これに対して、突起電極３６の高さＨ２がゼロ、すなわち、突起電極３６がない場合には、温度上昇により半導体素子４０に反りが生じると、はんだ部５０の変形が大きくなるため、はんだ部５０にかかる応力が大きくなると推察される。一方、はんだ部５０の高さＨ１に対する突起電極３６の高さＨ２の割合（Ｈ２／Ｈ１）が５０％より大きくなると、温度上昇により半導体素子４０に反りが生じた場合に、配線層３４の変形がはんだ部５０の変形を引き起こすことにより、はんだ部５０にかかる応力が増大すると推察される。
【００２２】
（はんだにかかる応力の解析）
はんだの高さに対する突起電極の高さの割合と、はんだにかかる応力との関係について非線形Ｐ法有限要素法（StressCheck Ver.7.0）を用いてシミュレーションを行った。図２は、シミュレーションに用いた半導体装置のモデルを示す断面図である。簡略化のため、図１に示した電極パッド２２、素子電極５２および保護層５４については省略した。なお、シミュレーションでは、半導体素子４０の大きさを５ｍｍ×５ｍｍの１／４モデルとした（１辺の長さ：２．５ｍｍ）。表１および表２にシミュレーションに用いた諸条件を提示する。表１は、シミュレーションに用いた半導体装置の寸法に関する条件を示す。表２は、シミュレーションに用いた半導体装置の材料特性に関する条件を示す。
【００２３】
【表１】
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【００２４】
【表２】
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【００２５】
図３は、シミュレーションによって得られた、はんだ部の高さＨ１に対する突起電極の高さＨ２の割合と、はんだ部にかかる相当応力比との関係を示すグラフである。なお、相当応力比は、突起電極の高さＨ２をゼロのとしたときにはんだ部にかかる相当応力を基準とした値である。図３に示すように、半導体素子の厚さ（言い換えると、半導体基板の厚さ）が１００μｍ以上の場合に、はんだ部の高さＨ１に対する突起電極の高さＨ２の割合（Ｈ２／Ｈ１）が０％より大きく５０％以下の範囲では、はんだ部にかかる相当応力比が１より小さくなる、すなわち、突起電極の高さＨ２をゼロのとしたときに比べてはんだ部にかかる相当応力が減少することが立証された。
【００２６】
熱サイクル試験における疲労寿命(破断に要する繰り返し数)Nfは、歪み増加量（塑性ひずみ幅）が最大相当応力σmaxに比例すると仮定すると、次式に示すCoffin-Manson則によって評価できる。
【００２７】
【数１】
2010040599.tif 000005
【００２８】
ここで、Ｅは、はんだ部のヤング率である。上記式より、Ｎｆは（１／σｍａｘ）１／０．５１７に比例することがわかる。相当応力がσ1からσ2（σ1＞σ2）に変化した場合には、疲労寿命の増加率Ｎ’は次の式で表すことができる。なお、σ１は突起電極の高さがゼロのときの相当応力であり、σ２は突起電極の高さをある値にした場合の相当応力である。
【００２９】
【数２】
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【００３０】
ここで、相当応力比＝σ2／σ1とすると、疲労寿命の増加率Ｎ’は次の式で表すことができる。
【００３１】
【数３】
2010040599.tif 000007
【００３２】
図４は、上式から得られる相当応力比と疲労寿命の増加率（信頼性増加率）との関係を示すグラフである。図４から、相当応力比が減少するにつれて、疲労寿命の増加率が高くなることがわかる。逆に、相当応力比が増加するにつれて、疲労寿命の増加率が低くなることがわかる。すなわち、相当応力比が大きく増加すると、それだけ疲労寿命の増加率が低くなることがわかる。なお、相当応力比が約０．９１のとき、疲労寿命の増加率は２０％である。また、相当応力比が約０．７８のとき、疲労寿命の増加率は６０％である。
【００３３】
図５は、はんだの高さＨ１に対する突起電極の高さＨ２の割合と、はんだ部にかかる相当応力の変化率との関係を示すグラフである。半導体素子の厚さは１００μｍ、３００μｍの２通りとした。なお、相当応力の変化率とは、はんだ部にかかる相当応力をσ、はんだの高さＨ１に対する突起電極の高さＨ２の割合をｓとしたときに、｜Δσ／Δｓ｜で表される（図３の曲線の傾きに相当）。
【００３４】
図５からわかるように、相当応力比の変化率が１を超えると相当応力比の変化率が急激に増加するバスタブ曲線を描くことがわかる。一方、相当応力比の変化率が１以下の範囲では、相当応力比が極小値をとるとともに、はんだの高さＨ１に対する突起電極の高さＨ２の割合が変化しても相当応力比の変化率の変動が小さくなっており、この範囲内で疲労寿命の増加率（信頼性増加率）が安定していることがわかる。このため、相当応力比の変化率の範囲は１以下が望ましい。この範囲に対応する、はんだの高さＨ１に対する突起電極の高さＨ２の割合は、８％以上３８％以下である。
【００３５】
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
【００３６】
たとえば、半導体素子４０と保護層５４との間に、エポキシ樹脂などの絶縁層が設けられていてもよい。
【図面の簡単な説明】
【００３７】
【図１】実施の形態に係る半導体装置の構造を示す断面図である。
【図２】シミュレーションに用いた半導体装置のモデルを示す断面図である。
【図３】シミュレーションによって得られた、はんだの高さに対する突起電極の高さの割合と、はんだ部にかかる相当応力比との関係を示すグラフである。
【図４】相当応力比と疲労寿命の増加率（信頼性増加率）との関係を示すグラフである。
【図５】はんだの高さに対する突起電極の高さの割合と、はんだ部にかかる相当応力の変化率との関係を示すグラフである。
【符号の説明】
【００３８】
１０  半導体装置、２０  実装基板、３０  半導体モジュール、３２  絶縁樹脂層、３４  配線層、３６  突起電極、４０  半導体素子、５０  はんだ部、５２  素子電極、５３  絶縁層、５４  保護層。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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