(57)【要約】【課題】積層型半導体パッケージの出力特性の評価や配線の結線状態の確認等を行うことができる積層型半導体パッケージを提供する。【解決手段】積層型半導体パッケージは、ＳＯＣチップ１０１に対して直列となるように配線１２３に設けられ、ボール電極が接続される接続パッド１０３と、配線１２３に接続された配線と、配線１２３に接続された配線１１１と、配線１１１に接続された検査用ランド部１２５とを有し、ボンディングパッド１０６と接続パッド１０３と検査用ランド部１２５とが順次直列に接続される。【選択図】図２
2010010308.tif 000002
【特許請求の範囲】
【請求項１】
第１主表面、および前記第１主表面に対して反対側に位置する第２主表面を含む第１基板を有する第１半導体装置と、
前記第１主表面の上方に位置する第２基板、前記第２基板に装着された第２半導体チップ、および前記第２基板に設けられると共に前記第１半導体装置に接続され、前記第２半導体チップからの信号を前記第１半導体装置に送信する第１接続部を有し、前記第１半導体装置に対して、前記第１主表面の上方に配置された第２半導体装置とを備え、
前記第１半導体装置は、
前記第１基板に設けられた第１半導体チップと、
前記第１基板に設けられ、前記第１半導体チップが接続されるチップ接続部を有する配線と、
前記配線に接続されると共に、前記第１接続部が接続される第２接続部と、
前記第２主表面に設けられると共に、前記第１半導体チップに接続され、外方に露出する第１ランド部と、
前記第２主表面に設けられると共に、前記第１半導体チップに接続された第２ランド部と、
前記第２ランド部に設けられたボール電極と、
を備え、
前記チップ接続部と前記第２接続部と前記第１ランド部とが順次直列に接続された、積層型半導体パッケージ。
【請求項２】
第１主表面、および前記第１主表面に対して反対側に位置する第２主表面を含む第１基板を有する第１半導体装置と、
前記第１主表面の上方に位置する第２基板、前記第２基板に装着された第２半導体チップ、および前記第２基板に設けられると共に前記第１半導体装置に接続された第１接続部を有し、前記第１半導体装置に対して、前記第１主表面の上方に配置された第２半導体装置とを備え、
前記第１半導体装置は、
前記第１基板に設けられ、前記第２半導体チップとの間で信号の送信と受信との少なくとも一方が可能な第１半導体チップと、
前記第１基板に設けられ、前記第１半導体チップが接続されるチップ接続部を有する配線と、
前記配線に接続されると共に、前記第１接続部が接続される第２接続部と、
前記第２主表面に設けられると共に、前記第１半導体チップに接続され、外方に露出する第３接続部とを備え、
前記チップ接続部と前記第２接続部と前記第３接続部とが順次直列に接続された、積層型半導体パッケージ。
【請求項３】
前記第２半導体チップは、電気的情報を蓄積可能とされ、前記第１半導体チップは、前記第２半導体チップに蓄積された前記電気的情報の読み出しと、前記電気的情報の書き換えとの少なくとも一方が可能とされた、請求項２に記載の積層型半導体パッケージ。
【請求項４】
第１主表面、および前記第１主表面に対して反対側に位置する第２主表面を含む第１基板を有する第１半導体装置と、
前記第１主表面の上方に位置する第２基板、前記第２基板に装着された第２半導体チップ、および前記第２基板に設けられると共に前記第１半導体装置に接続され、前記第２半導体チップからの信号を前記第１半導体装置に送信する第１接続部を有し、前記第１半導体装置に対して、前記第１主表面の上方に配置された第２半導体装置とを備え、
前記第１半導体装置は、
前記第１基板に設けられた第１半導体チップと、
前記第１基板に設けられ、前記第１半導体チップが接続されるチップ接続部を有する配線と、
前記配線に接続され、前記第１接続部が接続された第２接続部と、
前記チップ接続部を通って、前記第１半導体チップに達するように前記配線に接続され、外方に露出する第３接続部と、
前記チップ接続部を通って、前記第１半導体チップに達するように前記配線に接続され、外方に露出する第４接続部と、
を備えた、積層型半導体パッケージ。
【請求項５】
前記第３接続部は、前記第２接続部に接続され、前記第１主表面上に設けられたパッド部とされた、請求項４に記載の積層型半導体パッケージ。
【請求項６】
前記第３接続部は、前記第２接続部に接続され、第２主表面に設けられたボール電極を含む、請求項４に記載の積層型半導体パッケージ。
【請求項７】
第１主表面、および前記第１主表面に対して反対側に位置する第２主表面を含む第１基板を有する第１半導体装置と、
前記第１主表面の上方に位置する第２基板、前記第２基板に装着された第２半導体チップ、および前記第２基板に設けられると共に前記第１半導体装置に接続され、前記第２半導体チップからの信号を前記第１半導体装置に送信する第１接続部を有し、前記第１半導体装置に対して、前記第１主表面の上方に配置された第２半導体装置とを備え、
前記第１半導体装置は、
前記基板に設けられ、出力信号を出力可能な第１半導体チップと、
前記第１基板に設けられ、前記第１半導体チップが接続されるチップ接続部を有する配線と、
前記チップ接続部に接続されるように前記配線に接続され、前記第１接続部が接続された第２接続部と、
を備え、
前記第２接続部は、前記第１接続部が接続される第１領域と、前記第１領域に接続された第２領域とを含む、積層型半導体パッケージ。
【請求項８】
前記第２接続部は、前記第１主表面上に形成され、前記第２接続部は、前記第１領域と前記第２領域とを連結し、前記第１領域および前記第２領域のいずれよりも幅が狭く形成された連結部を含む、請求項７に記載の積層型半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体装置を積層することで構成された積層型半導体パッケージに関する。
【背景技術】
【０００２】
従来から半導体チップのパッケージの構造には、様々なタイプのものが提案されている。そして、パッケージが搭載される電子機器の高性能化に伴い、例えば従来のパッケージを積層した積層型半導体パッケージ（パッケージ・オン・パッケージ、ＰｏＰと呼ぶ場合もある）が用いられる場合がある。
【０００３】
この積層型半導体パッケージとしては、たとえば、特開２００７−１２３４５４号公報や特開２００７−７３７６５号公報に記載された積層型半導体パッケージなどがある。
【０００４】
特開２００７−１２３４５４号公報に記載された積層型半導体パッケージは、基材が樹脂によって形成されたパッケージ基板と、パッケージ基板の主面上に搭載された半導体チップと、パッケージ基板上に複数段に亘って積層された基板と、下段の基板と複数のはんだボールを介して電気的に接続されたテープ基板とを備えている。
【０００５】
そして、特開２００７−７３７６５号公報に記載された積層型半導体パッケージは、半導体チップと、この半導体チップが搭載されるキャビティが形成された樹脂部材と、この樹脂部材の下面に露出するよう形成されると共に半導体チップが接続される配線とを備えている。
【特許文献１】特開２００７−１２３４５４号公報
【特許文献２】特開２００７−７３７６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来の積層型半導体パッケージにおいては、チップの出力特性や配線の結線状態等を確認するための構成が採用されていない。このため、積層型半導体パッケージを作成した後に、配線の結線状態や積層型半導体パッケージの出力特性の評価を行うことができず、積層型半導体パッケージの性能を確認することが困難なものとなっていた。
【０００７】
本発明は、上記のような課題に鑑みてなされたものであって、その目的は適宜、積層型半導体パッケージの出力特性の評価や各配線の結線状態の確認等を行うことができる積層型半導体パッケージを提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る積層型半導体パッケージは、１つの局面では、第１主表面、および第１主表面に対して反対側に位置する第２主表面を含む第１基板を有する第１半導体装置と、第１主表面の上方に位置する第２基板、第２基板に装着された第２半導体チップ、および第２基板に設けられると共に第１半導体装置に接続され、第２半導体チップからの信号を第１半導体装置に送信する第１接続部を有し、第１半導体装置に対して、第１主表面の上方に配置された第２半導体装置とを備える。そして、上記第１半導体装置は、第１基板に設けられた第１半導体チップと、第１基板に設けられ、第１半導体チップが接続されるチップ接続部を有する配線と、配線に接続されると共に、第１接続部が接続される第２接続部と、第２主表面に設けられると共に、第１半導体チップに接続され、外方に露出する第１ランド部と、第２主表面に設けられると共に、第１半導体チップに接続された第２ランド
部と、第２ランド部に設けられたボール電極とを備える。さらに、上記チップ接続部と第２接続部と第２ランド部とが順次直列に接続される。
【０００９】
本発明に係る積層型半導体パッケージは、他の局面では、第１主表面、および第１主表面に対して反対側に位置する第２主表面を含む第１基板を有する第１半導体装置と、第１主表面の上方に位置する第２基板、第２基板に装着された第２半導体チップ、および第２基板に設けられると共に第１半導体装置に接続された第１接続部を有し、第１半導体装置に対して、第１主表面の上方に配置された第２半導体装置とを備える。そして、上記第１半導体装置は、第１基板に設けられ、第２半導体チップとの間で信号の送信と受信との少なくとも一方が可能な第１半導体チップと、第１基板に設けられ、第１半導体チップが接続されるチップ接続部を有する配線と、配線に接続されると共に、第１接続部が接続される第２接続部と、第２主表面に設けられると共に、第１半導体チップに接続され、外方に露出する第３接続部とを備える。さらに、上記チップ接続部と第２接続部と第３接続部とが順次直列に接続される。
【００１０】
本発明に係る積層型半導体パッケージは、他の局面では、第１主表面、および第１主表面に対して反対側に位置する第２主表面を含む第１基板を有する第１半導体装置と、
第１主表面の上方に位置する第２基板、第２基板に装着された第２半導体チップ、および第２基板に設けられると共に第１半導体装置に接続され、第２半導体チップからの信号を第１半導体装置に送信する第１接続部を有し、第１半導体装置に対して、第１主表面の上方に配置された第２半導体装置とを備える。そして、上記第１半導体装置は、第１基板に設けられた第１半導体チップと、第１基板に設けられ、第１半導体チップが接続されるチップ接続部を有する配線と、配線に接続され、第１接続部が接続された第２接続部と、チップ接続部を通って、第１半導体チップに達するように配線に接続され、外方に露出する第３接続部と、チップ接続部を通って、第１半導体チップに達するように配線に接続され、外方に露出する第４接続部とを備える。
【００１１】
本発明に係る積層型半導体パッケージは、他の局面では、第１主表面、および第１主表面に対して反対側に位置する第２主表面を含む第１基板を有する第１半導体装置と、第１主表面の上方に位置する第２基板、第２基板に装着された第２半導体チップ、および第２基板に設けられると共に第１半導体装置に接続され、第２半導体チップからの信号を第１半導体装置に送信する第１接続部を有し、第１半導体装置に対して、第１主表面の上方に配置された第２半導体装置とを備える。そして、上記第１半導体装置は、基板に設けられ、出力信号を出力可能な第１半導体チップと、第１基板に設けられ、第１半導体チップが接続されるチップ接続部を有する配線と、チップ接続部に接続されるように配線に接続され、第１接続部が接続された第２接続部とを備える。そして、上記第２接続部は、第１接続部が接続される第１領域と、第１領域に接続された第２領域とを含む。
【発明の効果】
【００１２】
本発明に係る積層型半導体パッケージによれば、適宜、積層型半導体パッケージの出力特性の評価や結線状態の確認等を行うことができる。
【発明を実施するための最良の形態】
【００１３】
図１から図９を用いて、本発明に係る積層型半導体パッケージ３００について説明する。
【００１４】
（実施の形態１）
図１から図４を用いて、本発明の実施の形態１に係る積層型半導体パッケージ３００について説明する。図１は、本実施の形態１に係る積層型半導体パッケージ３００の概略構成を示す断面図である。この図１に示すように、積層型半導体パッケージ３００は、主表
面１１６，１１７を含む基板１０２を有する第１半導体装置１００と、この第１半導体装置１００の上方に配置された第２半導体装置２００とを備えている。
【００１５】
第２半導体装置２００は、第１半導体装置１００に対して、基板１０２の主表面１１６の上方に積層されている。この第２半導体装置２００は、主表面１１６と対向する主表面１１８および主表面１１８に対して反対側に位置する主表面１１９を含むパッケージ基板２０１と、このパッケージ基板２０１上に配置されたメモリチップ２０３とを備えている。さらに、第２半導体装置２００は、パッケージ基板２０１の主表面１１９上に形成された配線部と、この配線部及びメモリチップ２０３の端子部を接続するボンディングワイヤー２０４と、主表面１１９上に形成され、メモリチップ２０３およびボンディングワイヤー２０４等を封止する樹脂封止部材２０２と、パッケージ基板２０１の主表面１１８に複数設けられたボール電極２０５とを備えている。
【００１６】
そして、メモリチップ２０３は、電気的な情報を蓄積可能とされており、このメモリチップ２０３からの信号は、ボンディングワイヤー２０４および配線部を介して、ボール電極２０５から出力可能となっている。
【００１７】
第１半導体装置１００は、主表面１１６および主表面１１６に対して反対側に位置する主表面１１７を有する基板１０２と、この基板１０２の主表面１１６上に設けられたＳＯＣチップ（System-on-a-chip）１０１と、ＳＯＣチップ１０１を封止する樹脂封止部材１０５とを備えている。ＳＯＣチップ１０１は、メモリチップ２０３に蓄積された電気的情報を読み出したり、メモリチップ２０３内に蓄積された電気的情報を書き換えたりすることができる。なお、情報の読み出しおよび情報の書き換えの少なくとも一方が可能なものであってもよい。
【００１８】
また、第１半導体装置１００は、基板１０２の主表面１１６上に形成され、ボール電極２０５が接続される接続パッド１０３と、基板１０２の主表面１１７に形成された複数の出力用ボール電極１０４とを備えている。
【００１９】
図２は、第１半導体装置１００の一部を詳細に示す断面図である。なお、この図２においては、樹脂封止部材１０５は省略している。この図２に示すように、基板１０２は、たとえば、ガラス繊維を含有するエポキシ系樹脂などで構成されたコア層１１０と、このコア層１１０の上面から下面に貫通するスルーホール１２０を規定する配線１１１とを備えている。また、基板１０２は、配線１１１およびコア層１１０の上面を覆うように形成された絶縁層１１３を備えている。そして、この絶縁層１１３によって、基板１０２の主表面１１６が規定されている。この主表面１１６上には、配線１２３が設けられており、この配線１２３の上面上には、配線１２３の一部を覆う絶縁層１１４が形成されている。
【００２０】
絶縁層１１４は、配線１２３の一部を露出することで、接続パッド１０３と、ボンディングパッド１０６と規定している。接続パッド１０３は、上記図１に示すボール電極２０５が接続され、ボンディングパッド１０６には、ＳＯＣチップ１０１の端子部に接続されたボンディングワイヤ１０７が接続されている。そして、接続パッド１０３は、配線１２３とボンディングワイヤ１０７とによって、ボンディングパッド１０６およびＳＯＣチップ１０１に対して電気的に直列となるように接続されている。
【００２１】
さらに、基板１０２は、コア層１１０の下面に形成された絶縁層１１２を備え、この
絶縁層１１２によって、基板１０２の主表面１１７が規定されている。そして、主表面１１７には、配線１２１が設けられている。配線１１１は、基板１０２の主表面１１６側から主表面１１７に向けて延び、配線１１１は、配線１２３のうち、接続パッド１０３に対して、ボンディングパッド１０６と反対側に位置する部分に接続されている。さらに、配
線１１１の下端部には、配線１２１が接続されている。この配線１２１には、検査用ランド部１２５が設けられており、配線１２１下には、検査用ランド部１２５が外方に露出するように絶縁層１１５が形成されている。
【００２２】
検査用ランド部１２５は、配線（第１配線）１２３、配線１１１および配線１２１（第２配線）によって、接続パッド１０３およびボンディングパッド１０６に対して電気的に直列となるように接続されている。すなわち、ＳＯＣチップ１０１と、ボンディングパッド１０６と、接続パッド１０３と、検査用ランド部１２５とは、順次、直列となるように接続されている。このため、検査用ランド部１２５にテスタの針を接触させることで、ボンディングワイヤ１０７とボンディングパッド１０６との接触状態と、配線１２３のうち、接続パッド１０３からボンディングパッド１０６までに位置する部分における断線の有無について、検査することができる。
【００２３】
一般に、スルーホール１２０を規定する配線１１１を形成する場合よりも、主表面１１６上に形成された配線１２３を形成する場合の方が困難であり、配線１１１に断線等が生じている場合は少ない。このように、スルーホール１２０に断線が生じにくいため、検査用ランド部１２５において、電流の流通性を検査することによって、配線１２３の断線の有無や、ボンディングワイヤ１０７とボンディングパッド１０６との結線状態を精度よく検査することができる。
【００２４】
さらに、半導体装置１００に第２半導体装置２００を積層して、積層型半導体パッケージ３００を構築した状態で、検査用ランド部１２５にテスタの針を接触させることで、ＳＯＣチップ１０１とメモリチップ２０３との間で適正に信号やり取りがなされているか否かを判断することができる。そして、検査用ランド部１２５を用いて、積層型半導体パッケージ３００の出力特性を評価することができる。また、メモリチップ２０３に格納された電気的情報のチェックをも行うことができる。
【００２５】
そして、検査用ランド部１２５は、主表面１１７に形成されており、第２半導体装置２００が積層される主表面１１６と反対側に配置されている。このため、積層型半導体パッケージ３００を構築した状態においても、容易に、テスタの針を検査用ランド部１２５に接触させることができる。
【００２６】
ここで、図３は、上記図２に示された断面と異なる位置における積層型半導体パッケージ３００の断面図であり、出力用ボール電極１０４を示す断面図である。なお、この図３においても、樹脂封止部材１０５は省略している。
【００２７】
この図３に示すように、基板１０２の主表面１１６には、配線５２３が配置されており、この配線５２３上には、ボンディングパッド５０６と接続パッド５０３とを規定するように、絶縁層１１４が形成されている。そして、ボンディングパッド５０６には、ＳＯＣチップ１０１に接続されたボンディングワイヤ５０７が接続され、接続パッド５０３には、図１に示すボール電極２０５が接続される。そして、接続パッド５０３は、配線５２３によって、ボンディングパッド５０６に対して電気的に直列に接続されており、接続パッド５０３は、配線５２３およびボンディングワイヤ５０７によって、ＳＯＣチップ１０１に対して直列的に接続されている。
【００２８】
配線５２３のうち、接続パッド５０３に対してボンディングパッド５０６と反対側に位置する部分には、配線５１１が接続されている。この配線５１１は、基板１０２の主表面１１６側から主表面１１７側に向けて延びるスルーホール５２０を規定している。そして、スルーホール５２０の端部には、基板１０２の主表面１１７に位置する配線５２１が接続されている。
【００２９】
この配線５２１には、出力用ランド部１２６が設けられており、この出力用ランド部１２６には、出力用ボール電極１０４が接続されている。なお、配線５２１下には、出力用ボール電極１０４が外部に露出するように、絶縁層１１５が形成されている。
【００３０】
そして、出力用ランド部１２６は、配線５２１と、配線５１１と、配線５２３とによって、ボンディングパッド５０６および接続パッド５０３に対して電気的に直列となるように接続されている。これにより、ＳＯＣチップ１０１とボンディングパッド５０６と、接続パッド５０３と、出力用ボール電極１０４とは、順次、電気的に直列となるように接続されている。そして、積層型半導体パッケージ３００が構築された状態において、出力用ボール電極１０４からは、積層型半導体パッケージ３００の出力信号が出力可能となっている。
【００３１】
そして、出力用ボール電極１０４にテスタの針を接触させることで、ボンディングワイヤ５０７とボンディングパッド５０６との接触状態と、配線５２３の断線の有無と、各配線の結線状態等を検査することができる。
【００３２】
図４は、第１半導体装置１００の下面を示す平面図である。この図４に示すように、複数の出力用ボール電極１０４および検査用ランド部１２５が設けられている。このように、基板１０２の下面には、出力用ボール電極１０４と、ボール電極が設けられていない検査用ランド部１２５とがそれぞれ複数設けられている。
【００３３】
（実施の形態２）
図５から図９および適宜上記図１を用いて、本発明の実施の形態２について説明する。なお、図５から図９に示す構成において、上記図１から図４に示された構成と同一または相等する構成については、同一の符号を付してその説明を省略する場合がある。図５は、本実施の形態２に係る積層型半導体パッケージ３００の概略構成を模式的に示す模式図である。この図５に示すように、接続パッド５０３は、配線５２３のうち、配線５１１との接続部に対して、ボンディングパッド５０６と反対側に位置する部分に接続されている。
【００３４】
そして、この接続パッド５０３は、配線５２３に接続されたボール接続パッド５０３ａと、テスタ接続パッド５０３ｂと、ボール接続パッド５０３ａおよびテスタ接続パッド５０３ｂを接続する連結部５０３ｃとを備えている。テスタ接続パッド５０３ｂは、連結部５０３ｃ、ボール接続パッド５０３ａおよび配線５２３によって、ＳＯＣチップ１０１およびボンディングパッド５０６に直列的に接続されている。ボール接続パッド５０３ａには、図１に示すボール電極２０５が接続される。
【００３５】
この図５に示す例において、ＳＯＣチップ１０１からテスタ接続パッド５０３ｂまでの経路は、ＳＯＣチップ１０１から出力用ボール電極１０４までの経路の一部と重複している。このため、テスタ接続パッド５０３ｂにテスタの針を接触させることで、実際に信号が流れる経路の結線状態などについて、検査することができる。具体的には、ボンディングワイヤ５０７とボンディングパッド５０６との接触状態と、配線５２３の断線の有無を検査することができる。
【００３６】
さらに、当該検査を行う際には、ボール接続パッド５０３ａにテスタの針を接触させる必要がなくボール接続パッド５０３ａが損傷することを抑制することができる。これにより、第１半導体装置１００上に第２半導体装置２００を配置する際に、ボール接続パッド５０３ａとボール電極２０５とを良好に接続させることができる。
【００３７】
図６は、接続パッド５０３の平面図であり、この図６に示すように、連結部５０３ｃの
幅Ｗ３は、ボール接続パッド５０３ａおよび連結部５０３ｃの幅Ｗ１，Ｗ２よりも小さくなるように形成されている。
【００３８】
このような接続パッド５０３は、配線５２３および接続パッド５０３が模られた部分に、半田を流しこむことで形成される。この際、連結部５０３ｃの部分の幅が狭くなっているので、流し込まれた半田が、テスタ接続パッド５０３ｂの部分に多量に流れこみ、半田が垂れることを抑制することができ、接続パッド５０３を良好に成形しやすくなっている。
【００３９】
図７は、接続パッド５０３の変形例を示す平面図である。この図７に示すように、５０５ｃの部分を絶縁層１１４で覆うようにしてもよい。図８は、本実施の形態２に係る積層型半導体パッケージの変形例を模式的に示す模式図である。この図８に示すように、配線５２３に配線１１１，１２１を介して、検査用ランド部１２５を接続してもよい。
【００４０】
図９は、本実施の形態２に係る積層型半導体パッケージの第２変形例を模式的に示す模式図である。この図９に示す例においては、出力用ボール電極１０４、出力検査用ボール電極５０９およびテスタ用ボール電極１０９は、基板１０２の下面（主表面１１７）に形成され、接続パッド５０３は、基板１０２の上面（主表面１１６）に形成されている。この図９に示す例においては、ＳＯＣチップ１０１と、ボンディングパッド５０６と、接続パッド５０３とは、出力信号の経路上に順次直列に接続されている。そして、テスタ用ボール電極１０９は、接続パッド５０３に接続されており、出力検査用ボール電極５０９は、ＳＯＣチップ１０１に接続されている。
【００４１】
ここで、ＳＯＣチップ１０１からテスタ用ボール電極１０９までの経路は、ＳＯＣチップ１０１から出力用ボール電極１０４までの経路と一部重複している。このため、実際に信号が流通する部分における結線状態等を検査することができる。具体的には、テスタ用ボール電極１０９にテスタの針を接触させることで、ボンディングパッド５０６の接触状態および配線５２３の断線の有無を判断することができる。さらに、積層型半導体パッケージ３００が構築された状態で、出力検査用ボール電極５０９にテスタの針を接触させることで、積層型半導体パッケージ３００の出力特性の評価およびメモリチップ２０３内に格納されたメモリを確認することができる。そして、実際の駆動時には、出力用ランド部１２６（出力用ボール電極１０４）から信号が出力される。
【００４２】
ここで、一般に、図４に示すように、基板の下面には、複数のボール電極が設けられており、これらのボール電極の一部は、配線やＳＯＣチップ１０１等に接続されておらず、フローティング状態となっている。そこで、この図９に示す例においては、これらノンコンタクトボール電極をテスタ用ボール電極１０９および出力検査用ボール電極５０９として利用している。これにより、複数のノンコンタクトボール電極から任意に選択して、出力検査用ボール電極５０９およびテスタ用ボール電極１０９とすることで、設計の自由度の確保を図ることができる。
【００４３】
さらに、既にあるノンコンタクトボール電極を利用することで、製造コストの上昇を抑制することができる。なお、上記実施の形態１および実施の形態２においては、ＳＯＣチップ１０１をボンディングワイヤ１０７，５０７を介して、配線１２３，５２３に接続した例について説明したが、これに限られない。たとえば、ＳＯＣチップ１０１として、フリップチップを採用してもよい。この場合には、ＳＯＣチップ１０１に設けられたバンプ（突起電極）を、直接配線１２３，５２３に形成されたボンディングパッド１０６，５０６に接続する。
【００４４】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形
態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。さらに、上記数値などは、例示であり、上記数値および範囲にかぎられない。
【産業上の利用可能性】
【００４５】
本発明は、複数の半導体装置を積層することで構成された積層型半導体パッケージに好適である。
【図面の簡単な説明】
【００４６】
【図１】本実施の形態１に係る積層型半導体パッケージの概略構成を示す断面図である。
【図２】第１半導体装置の一部を詳細に示す断面図である。
【図３】上記図２に示された断面と異なる位置における積層型半導体パッケージの断面図である。
【図４】第１半導体装置の下面を示す平面図である。
【図５】実施の形態２に係る積層型半導体パッケージの概略構成を模式的に示す模式図である。
【図６】接続パッドの平面図である。
【図７】接続パッドの変形例を示す平面図である。
【図８】本実施の形態２に係る積層型半導体パッケージの変形例を模式的に示す模式図である。
【図９】本実施の形態２に係る積層型半導体パッケージの第２変形例を模式的に示す模式図である。
【符号の説明】
【００４７】
１００  半導体装置、１０１  ＳＯＣチップ、１０３  接続パッド、１０４  出力用ボール電極、１０６  ボンディングパッド、１０７  ボンディングワイヤ、１０９  テスタ用ボール電極、１１０  コア層、１１６，１１７  主表面、１２５  検査用ランド部、１２６  出力用ランド部、２００  半導体装置、３００  積層型半導体パッケージ、５０３ｂ  テスタ接続パッド，５０３ａ  ボール接続パッド，５０３  接続パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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