(57)【要約】【課題】間引き加算を行なったとしても高い横解像度を実現することができるＣＭＯＳ型イメージセンサを提供する。【解決手段】画素アレイ部２の第（３ｍ−２）行目の第（２ｎ−１）列目及び第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ−１）列目及び第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号を加算して出力する。若しくは、画素アレイ部の第（３ｍ−２）行目の第（２ｎ）列目及び第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ）列目及び第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号を加算して出力する。【選択図】図５
2010118777.tif 000002
【特許請求の範囲】
【請求項１】
受光量に応じた電荷が蓄積される光電変換素子を有する画素が斜め配列された画素アレイ部と、
該画素アレイ部の第（３ｍ−２）行目（ｍ：自然数）の第（２ｎ−１）列目（ｎ：自然数）及び第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ−１）列目及び第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号を加算し、若しくは、前記画素アレイ部の第（３ｍ−２）行目の第（２ｎ）列目及び第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ）列目及び第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号を加算する加算回路とを備える
固体撮像装置。
【請求項２】
受光量に応じた電荷が蓄積される光電変換素子を有する画素が斜め配列された画素アレイ部と、
該画素アレイ部の第（３ｍ−２）行目（ｍ：自然数）の第（２ｎ−１）列目（ｎ：自然数）の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ−２）行目の第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ−１）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ）行目の第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号とを加算し、若しくは、前記画素アレイ部の第（３ｍ−２）行目の第（２ｎ−１）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ−２）行目の第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ）行目の第（２ｎ−１）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号とを加算し、若しくは、前記画素アレイ部の第（３ｍ−２）行目の第（２ｎ）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ−２）行目の第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ）行目の第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号とを加算し、若しくは、前記画素アレイ部の第（３ｍ−２）行目の第（２ｎ）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ−２）行目の第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ）行目の第（２ｎ）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号とを加算する加算回路とを備える
固体撮像装置。
【請求項３】
前記加算回路は、斜め３×３の画素領域を単位領域とし、該単位領域の中央位置に属する画素に隣接する４画素で蓄積された電荷量に応じた電気信号を加算する
請求項１または請求項２に記載の固体撮像装置。
【請求項４】
一の単位領域は、他の単位領域と第（３ｍ−１）行目に属する画素を共有している
請求項３に記載の固体撮像装置
【請求項５】
斜め配列された画素の各々で受光量に応じた電荷を蓄積する工程と、
第（３ｍ−２）行目（ｍ：自然数）の第（２ｎ−１）列目（ｎ：自然数）及び第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ−１）列目及び第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号を加算して出力し、若しくは、第（３ｍ−２）行目の第（２ｎ）列目及び第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ）列目及び第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号を加算して出力する工程とを備える
固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置及びその駆動方法に関する。詳しくは、画素が斜め配列された固体撮像装置及びその駆動方法に係るものである。
【背景技術】
【０００２】
ＣＭＯＳ型イメージセンサ等の固体撮像装置は、近年、携帯電話等の各種携帯端末機器に搭載される撮像装置や、デジタルスチルカメラあるいはデジタルビデオカメラ等の撮像装置の画像入力装置として広く用いられている（例えば、特許文献１参照。）。
【０００３】
また、ＣＭＯＳ型イメージセンサでは、光電変換素子を含む画素の実効的集積度を高めるために、いわゆる斜め画素配列を採用している。即ち、行列状に配置された画素配列において、奇数列の各画素に対して偶数列の各画素が、画素列内での画素同士のピッチの約１／２ピッチだけ列方向にずれた配置とされている。更に、奇数行の各画素に対して偶数行の各画素が、画素行内での画素同士のピッチの約１／２ピッチだけ行方向にずれた配置とされている。
【０００４】
また、ＣＭＯＳ型イメージセンサでは、フレームレートの向上を図るために、画素で蓄積された電荷量に応じた電気信号を複数の画素間で加算する技術が採用されている（例えば、特許文献２参照。）。更に、フレームレートの向上を図るために、所定の画素の信号を間引く技術も採用されている。
【０００５】
図９は従来のＣＭＯＳ型イメージセンサにおける画素加算を説明するための模式図である。従来のＣＭＯＳ型イメージセンサにおける画素加算では、斜め３×３の画素領域を単位領域として区切り、単位領域の中央に位置する画素（以下、中央画素と称する。）に隣接する４画素で蓄積された電荷量に応じた電気信号を加算していた。なお、この様な加算を行なうと、加算信号の重心は中央画素に位置することとなる。また、従来のＣＭＯＳ型イメージセンサにおける画素加算では、それぞれの単位領域は重複することなく、全ての画素はいずれか１つの単位領域に属していた。
【０００６】
具体的には、図９中符号Ａで示す単位領域は、中央画素ａに隣接する４つの画素ｂで蓄積された電荷量に応じた電気信号の加算を行ない、図９中符号Ｃで示す単位領域は、中央画素ｃに隣接する４つの画素ｄで蓄積された電荷量に応じた電気信号の加算を行なうといった具合である。
【０００７】
上記の様な画素加算を行なうことによって、読み出し画素数としては全画素読み出し駆動の４／９となっており、また加算信号の重心が中央画素に位置することとなるために、空間的にも均等なサンプリングが実現していた。具体的には、図９中符号Ａで示す単位領域の加算信号の重心は中央画素ａの位置、図９中符号Ｃで示す単位領域の加算信号の重心は中央画素ｃの位置といった具合である。
【０００８】
【特許文献１】特開平１０−１２６６９７号公報
【特許文献２】特開２００４−２６６３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のＣＭＯＳ型イメージセンサにおける画素加算では、間引き度合いが大きいために、縦方向及び横方向共に解像度の低下は否めない状況である。
【００１０】
本発明は以上の点に鑑みて創案されたものであって、間引き加算を行なったとしても高い横解像度を実現することができる固体撮像装置及びその駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために、本発明に係る固体撮像装置では、受光量に応じた電荷が蓄積される光電変換素子を有する画素が斜め配列された画素アレイ部と、該画素アレイ部の第（３ｍ−２）行目（ｍ：自然数）の第（２ｎ−１）列目（ｎ：自然数）及び第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ−１）列目及び第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号を加算し、若しくは、前記画素アレイ部の第（３ｍ−２）行目の第（２ｎ）列目及び第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ）列目及び第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号を加算する加算回路とを備える。
【００１２】
ここで、加算回路により、画素アレイ部の第（３ｍ−２）行目の第（２ｎ−１）列目及び第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ−１）列目及び第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号を加算し、若しくは、画素アレイ部の第（３ｍ−２）行目の第（２ｎ）列目及び第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ）列目及び第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号を加算することによって、斜め３×３の画素領域から中央画素に隣接する４画素で蓄積された電荷量に応じた電気信号を加算して読み出すにあたって、斜め３×３の画素領域の不使用画素を共有することができ、横方向の高い解像度が実現する。
【００１３】
ところで、ここでの行数は、奇数行と、奇数行の各画素に対して画素行内での画素同士のピッチの約１／２ピッチだけ行方向にずれて配置された偶数行の双方を数えるものとする。例えば、図５（ａ）及び図５（ｂ）中符号［１］で示す行を第１行とし、図５（ａ）及び図５（ｂ）中符号［２］で示す行を第２行とするといった具合である。
【００１４】
同様に、ここでの列数は、奇数列と、奇数列の各画素に対し画素列内での画素同士のピッチの約１／２ピッチだけ列方向にずれて配置された偶数列の双方を数えるものとする。例えば、図５（ａ）及び図５（ｂ）中符号（１）で示す列を第１列とし、図５（ａ）及び図５（ｂ）中符号（２）で示す列を第２列とするといった具合である。
【００１５】
なお、画素アレイ部の第（３ｍ−２）行目とは斜め３×３の画素領域の第２行目を意味し、画素アレイ部の第（３ｍ）行目とは斜め３×３の画素領域の第４行目を意味している。
そして、第（３ｍ−２）行目の第（２ｎ−１）列目及び第（２ｎ＋１）列目の画素とは、斜め３×３の画素領域の第２行目に属する画素であり、中央画素に隣接する画素を意味している。同様に、第（３ｍ）行目の第（２ｎ−１）列目及び第（２ｎ＋１）列目の画素とは、斜め３×３の画素領域の第４行目に属する画素であり、中央画素に隣接する画素を意味している。
また、斜め３×３の画素領域の区分け次第では、第（２ｎ−１）列目及び第（２ｎ＋１）列目の画素が中央画素に隣接する画素とはならず、第（２ｎ）列目及び第（２ｎ＋２）列目の画素が中央画素に隣接する画素となる場合が考えられる。従って、第（３ｍ−２）行目の第（２ｎ）列目及び第（２ｎ＋２）列目の画素についても、斜め３×３の画素領域の第２行目に属する画素であり、中央画素に隣接する画素を意味している。同様に、第（３ｍ）行目の第（２ｎ）列目及び第（２ｎ＋２）列目の画素についても、斜め３×３の画素領域の４行目に属する画素であり、中央画素に隣接する画素を意味している。
【００１６】
また、上記の目的を達成するために、本発明に係る固体撮像装置では、受光量に応じた電荷が蓄積される光電変換素子を有する画素が斜め配列された画素アレイ部と、該画素アレイ部の第（３ｍ−２）行目（ｍ：自然数）の第（２ｎ−１）列目（ｎ：自然数）の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ−２）行目の第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ−１）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ）行目の第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号とを加算し、若しくは、前記画素アレイ部の第（３ｍ−２）行目の第（２ｎ−１）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ−２）行目の第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ）行目の第（２ｎ−１）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号とを加算し、若しくは、前記画素アレイ部の第（３ｍ−２）行目の第（２ｎ）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ−２）行目の第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ）行目の第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号とを加算し、若しくは、前記画素アレイ部の第（３ｍ−２）行目の第（２ｎ）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ−２）行目の第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ）行目の第（２ｎ）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号とを加算する加算回路とを備える。
【００１７】
ここで、加算回路により、画素アレイ部の第（３ｍ−２）行目の第（２ｎ−１）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ−２）行目の第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ−１）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ）行目の第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号とを加算し、若しくは、画素アレイ部の第（３ｍ−２）行目の第（２ｎ−１）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ−２）行目の第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ）行目の第（２ｎ−１）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号とを加算し、若しくは、画素アレイ部の第（３ｍ−２）行目の第（２ｎ）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ−２）行目の第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ）行目の第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号とを加算し、若しくは、画素アレイ部の第（３ｍ−２）行目の第（２ｎ）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ−２）行目の第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号と、第（３ｍ）行目の第（２ｎ）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号とを加算することによって、斜め３×３の画素領域から中央画素に隣接する４画素で蓄積された電荷量に応じた電気信号を加算して読み出すにあたって、斜め３×３の画素領域の不使用画素を共有することができ、横方向の高い解像度が実現すると共に、加算信号の重心位置が均等ピッチに配置されることとなり、空間的な不均一性を抑制することができる。
【００１８】
また、上記の目的を達成するために、本発明に係る固体撮像装置の駆動方法では、斜め配列された画素の各々で受光量に応じた電荷を蓄積する工程と、第（３ｍ−２）行目（ｍ：自然数）の第（２ｎ−１）列目（ｎ：自然数）及び第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ−１）列目及び第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号を加算して出力し、若しくは、第（３ｍ−２）行目の第（２ｎ）列目及び第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ）列目及び第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号を加算して出力する工程とを備える。
【００１９】
ここで、第（３ｍ−２）行目の第（２ｎ−１）列目及び第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ−１）列目及び第（２ｎ＋１）列目の画素で蓄積された電荷量に応じた電気信号を加算して出力し、若しくは、第（３ｍ−２）行目の第（２ｎ）列目及び第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号と、第（３ｍ）行目の第（２ｎ）列目及び第（２ｎ＋２）列目の画素で蓄積された電荷量に応じた電気信号を加算して出力する工程によって、斜め３×３の画素領域から中央画素に隣接する４画素で蓄積された電荷量に応じた電気信号を加算して読み出すにあたって、斜め３×３の画素領域の不使用画素を共有することができ、横方向の高い解像度が実現する。
【発明の効果】
【００２０】
本発明を適用した固体撮像装置及びその駆動方法では、間引き加算を行なったとしても、従来のＣＭＯＳ型イメージセンサと同等のフレームレートを確保しつつ、高い横解像度を実現することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を実施するための最良の形態（以下、「実施の形態」と称する）について図面を参照しながら説明する。なお、説明は以下の順序で行なう。
１．第１の実施の形態（重み付けを行なわない場合）
２．変形例（重み付けを行なう場合）
【００２２】
＜１．第１の実施の形態＞
［ＣＭＯＳ型イメージセンサの構成］
図１及び図２は本発明を適用した固体撮像装置の一例であるＣＭＯＳ型イメージセンサを説明するための模式図である。ここで示すＣＭＯＳ型イメージセンサは、光電変換素子を有する多数の画素１（図１では図示せず）が斜め配列された画素アレイ部２と、画素アレイ部の各画素を１行ずつ選択して各画素のシャッタ動作や読み出し動作を制御する垂直走査回路３とを有する。また、画素アレイ部からの信号を１行分ずつ読み出して、列毎に所定の信号処理（例えば、ＣＤＳ処理、ＡＧＣ処理、アナログデジタル変換処理等）を行なうカラム信号処理部４を有する。更に、カラム信号処理部の信号を１つずつ選択して水平信号線５に導く水平走査回路６と、水平信号線の信号を意図した出力形態にデータ変換を行なうデータ信号処理部７を有する。また、基準クロックに基づいて各部の動作に必要な各種パルスを供給するタイミングジェネレータ８を有する。
【００２３】
ここで、画素アレイ部の各画素１は、行列状に多数配置されてなる画素配列において、画素の各々が、奇数列の各画素に対して偶数列の各画素が、画素列内での画素同士のピッチの約１／２ピッチだけ列方向にずれて配置されている。また、奇数行の各画素に対して偶数行の各画素が、画素行内での画素同士のピッチの約１／２ピッチだけ行方向にずれて配置されている（図５参照。）。
【００２４】
更に、画素アレイ部の各画素１は、一例として図３で示す様に、光電変換素子（例えばフォトダイオード）１１、転送トランジスタ１２、リセットトランジスタ１３、増幅トランジスタ１４及び選択トランジスタ１５を有する。
【００２５】
転送トランジスタ１２は、フォトダイオード１１のカソード電極とＦＤ部１６との間に接続され、転送ゲートパルスＴＧが与えられる転送制御線２１にゲート電極が接続されている。
【００２６】
リセットトランジスタ１３は、電源Ｖｄｄにドレイン電極が、ＦＤ部１６にソース電極が、リセットパルスＲＳが与えられるリセット制御線２２にゲート電極がそれぞれ接続されている。
【００２７】
増幅トランジスタ１４は、ＦＤ部１６にゲート電極が、電源Ｖｄｄにドレイン電極が、選択トランジスタ１５のドレイン電極にソース電極がそれぞれ接続されている。選択トランジスタ１５は、選択パルスＳＥＬが与えられる選択制御線２３にゲート電極が接続され、垂直信号線２６にソース電極がそれぞれ接続されている。また、垂直信号線２６は同垂直信号線に定電流を供給する定電流源２７と接続されると共に、カラム信号処理部とも接続されている。
【００２８】
また、カラム信号処理部４は、コンパレータ１７、カラムカウンタ１８及びカラムラッチ１９を有している（図２参照。）。
【００２９】
コンパレータ１７は垂直信号線と接続され、画素に蓄積された電荷が画素出力として入力されると共に、カウンタクロックの立ち上がりタイミング及び立ち下がりタイミングでその出力値が一定割合で減少するランプ波が入力される（図４参照。）。そして、画素出力とランプ波の関係が「（ランプ波）＞（画素出力）」の関係を満たす場合にはＨレベル信号を出力する。一方、画素出力とランプ波との関係が「（ランプ波）＜（画素出力）」の関係を満たす場合にはＬレベル信号を出力する様に構成されている（図４参照。）。
【００３０】
カラムカウンタ１８はＤＤＲカウンタであり、コンパレータからの出力信号がＬレベルとなったタイミングでカウントが停止し、そのカウンタ値を画素出力のデジタル値として出力する様に構成されている。
【００３１】
カラムラッチ１９は、タイミングジェネレータ８からの"カラムカウンタ結果取り込み信号"に基づいてラッチ部１９ａにカラムカウンタの出力を取り込み可能に構成されている。また、タイミングジェネレータ８からの"水平走査開始信号"に基づいて発せられる水平走査回路からの"データ出力指示信号"によって、ラッチ部１９ａに取り込んだカラムカウンタの出力を順次水平信号線５に出力する様に構成されている。
【００３２】
水平走査回路６は、タイミングジェネレータからの"水平走査開始信号"に基づいて、カラムラッチに順次"データ出力指示信号"を供給可能に構成されている。
【００３３】
［第１の実施の形態における画素加算］
図５（ａ）は第１の実施の形態における画素加算を説明するための模式図である。本発明を適用したＣＭＯＳ型イメージセンサにおける画素加算では、斜め３×３の画素領域を単位領域とすると共に、横方向に隣接する単位領域同士で１つの画素を共有している。具体的には、各単位領域の中央画素の左右方向に位置する画素は隣接する単位領域と共有しており、それぞれの単位領域はその一部分（中央画素の左右方向に位置する画素）が重複している。
【００３４】
そして、上記の様な単位領域において、中央画素に隣接する４画素で蓄積された電荷量に応じた電気信号の加算を行なう。具体的には、図５（ａ）中符号Ｅで示す単位領域は、中央画素ｅに隣接する４つの画素ｆで蓄積された電荷量に応じた電気信号の加算を行なう。また、図５（ａ）中符号Ｇで示す単位領域は、中央画素ｇに隣接する４つの画素ｈで蓄積された電荷量に応じた電気信号の加算を行なうといった具合である。
【００３５】
ここで、斜め３×３の画素領域を単位領域とすると共に、横方向に隣接する単位領域同士で１つの画素を共有する単位領域の構成としては、図５（ａ）で示す構成のみならず、図５（ｂ）で示すものであっても良い。
【００３６】
なお、図５（ａ）中符号Ｅで示す領域の符号ｆで示す４画素が第（２ｎ−１）列目と第（２ｎ＋１）列目に属すると仮定すると、図５（ａ）中符号Ｇで示す領域の符号ｈで示す４画素は第（２ｎ）列目と第（２ｎ＋２）列目に属することとなる。即ち、単位領域によって、中央画素に隣接する４画素、換言すると、加算対象となる電気信号の基準となる電荷を蓄積する４つの画素が属する列が異なることとなる。
【００３７】
以下、第１の実施の形態における画素加算について、図６及び図７を参照しながら説明を行う。
【００３８】
第１の実施の形態における画素加算では、先ず、第１行目の画素を選択し（図６（ａ））、第１行目の画素に蓄積された電荷量に応じた電気信号を垂直信号線を介して出力する（図６（ｂ））。
【００３９】
なお、第１行目の画素から出力された電気信号（電圧）は、コンパレータ及びカラムカウンタを経由して、カラムカウンタのカウント値として画素データが決定されることとなる。そして、カラムカウンタのカウント値は、タイミングジェネレータからの"カラムカウンタ結果取り込み信号"に基づいて、カラムラッチのラッチ部１９ａに取り込まれる。
【００４０】
次に、第２行目の画素を選択し（図７（ｃ））、第２行目の画素に蓄積された電荷量に応じた電気信号の掃き捨てを行なう。
【００４１】
続いて、第３行目の画素を選択し（図７（ｄ））、第３行目の画素に蓄積された電荷量に応じた電気信号を垂直信号線を介して出力する（図７（ｅ））。
【００４２】
なお、第３行目の画素から出力された電気信号（電圧）は、コンパレータ及びカラムカウンタを経由して、カラムカウンタのカウント値として画素データが決定されることとなる。そして、カラムカウンタのカウント値は、タイミングジェネレータからの"カラムカウンタ結果取り込み信号"に基づいて、カラムラッチのラッチ部１９ａに取り込まれる。
【００４３】
ここで、第３行目の画素データがラッチ部１９ａに取り込まれることで、ラッチ部１９ａでは、第１行目の画素データと第３行目の画素データとが加算されることとなる。即ち、１つのラッチ部に２つの画素で蓄積された電荷量に応じた電気信号を加算した電気信号（画素データ）が取り込まれることとなる。
【００４４】
その後、ラッチ部を順次選択し、ラッチ部に取り込まれた画素データ（加算された画素データ）を水平信号線に出力する。なお、水平信号線に出力されたデータはセンスアンプ２０に取り込まれ、データ信号処理部７に転送されて信号出力処理がなされた後に、ＣＭＯＳ型イメージセンサ出力として出力されることとなる。
【００４５】
なお、本実施の形態では、加算回路の一例であるデータ信号処理部７が、隣接する２つのラッチ部に取り込まれた画素データ（加算された画素データ）の加算を行なっている。即ち、１つのラッチ部に２つの画素で蓄積された電荷量に応じた電気信号を加算した電気信号が取り込まれていることから、２つのラッチ部に取り込まれた画素データの加算により４つの画素で蓄積された電荷量に応じた電気信号の加算が実現することとなる。
【００４６】
以下、同様にして、上記の第１行目の画素と同様の動作を第（３ｍ−２）行目の画素に適用し、上記の第２行目の画素と同様の動作を第（３ｍ−１）行目の画素に適用し、上記の第３行目の画素と同様の動作を第（３ｍ）行目の画素に適用する。そうすることで、単位領域において、中央画素に隣接する４画素で蓄積された電荷量に応じた電気信号の加算を行なうことができる。
【００４７】
本発明を適用したＣＭＯＳ型イメージセンサでは、従来のＣＭＯＳ型イメージセンサと同様に、斜め３×３の９画素領域毎に分割を行なっているものの、加算に用いられない領域を行方向に詰めることで、高い横解像度を実現することができる。即ち、斜め３×３の９画素領域のうちで、実際に画素加算に使用されている画素が４画素のみであり、中央画素の左右方向に位置する画素は不使用であったために、これらの画素を隣接する単位領域と共有化することによって、高い横解像度を実現している。
【００４８】
なお、同様に列方向にも領域を詰めることを考えた場合には、加算に使用する画素を共有化しなければならず、同一の電気信号を複数回使用することによる解像度の低下等の懸念が発生するために、本実施の形態で列方向に関しては領域を詰めていない。
【００４９】
＜２．変形例＞
上記した第１の実施の形態では、行方向と列方向との間引き度合いが異なるために、図５（ａ）で示す様に、斜め方向の画素ピッチが不均一となってしまう。具体的には、図５（ａ）中符号ｘで示す中央画素から符号ｙで示す中央画素までの距離と、図５（ａ）中符号ｘで示す中央画素から符号ｚで示す中央画素までの距離が異なってしまう。そして、斜め方向の画素ピッチが不均一であると、出力信号の空間的な不均一性のために画質の低下を招く懸念がある。
【００５０】
そこで、データ信号処理部でラッチ部に取り込まれた画素データの加算を行なう際に、３対１若しくは１対３の重み付け加算を行なうことで、図８（ａ）で示す様に、重心位置を調整することができる。具体的には、一方のラッチ部に取り込まれた画素データに３を乗じて得られた画素データを加算して重心位置を調整することで、均等な画素ピッチを実現でき、空間的な不均一性を解消することが可能となる。即ち、３対１若しくは１対３の重み付け加算を行なって重心位置を調整することによって、重心位置が中央画素の位置から重み付けを行なった画素側に偏ることとなり、均等な画素ピッチを実現することができるのである。
【００５１】
ここで、図８（ａ）中符号"×３"を付した画素は、当該画素で蓄積された電荷量に応じた電気信号に３を乗じた電気信号を加算することを意味している。
【００５２】
なお、重み付け加算を行なう構成としては、図８（ａ）の他に、図８（ｂ）で示す構成のものであっても良い。
【図面の簡単な説明】
【００５３】
【図１】本発明を適用した固体撮像装置の一例であるＣＭＯＳ型イメージセンサを説明するための模式図（１）である。
【図２】本発明を適用した固体撮像装置の一例であるＣＭＯＳ型イメージセンサを説明するための模式図（２）である。
【図３】画素構成の一例を説明するための模式図である。
【図４】コンパレータの動作を説明するための模式図である。
【図５】第１の実施の形態における画素加算を説明するための模式図である。
【図６】第１の実施の形態における具体的な動作の一例を説明するための模式図（１）である。
【図７】第１の実施の形態における具体的な動作の一例を説明するための模式図（２）である。
【図８】第１の実施の形態の変形例における画素加算を説明するための模式図である。
【図９】従来のＣＭＯＳ型イメージセンサにおける画素加算を説明するための模式図である。
【符号の説明】
【００５４】
１    画素
２    画素アレイ部
３    垂直走査回路
４    カラム信号処理部
５    水平信号線
６    水平走査回路
７    データ信号処理部
８    タイミングジェネレータ
１１    フォトダイオード
１２    転送トランジスタ
１３    リセットトランジスタ
１４    増幅トランジスタ
１５    選択トランジスタ
１６    ＦＤ部
１７    コンパレータ
１８    カラムカウンタ
１９    カラムラッチ
１９ａ  ラッチ部
２１    転送制御線
２２    リセット制御線
２３    選択制御線
２６    垂直信号線
２７    定電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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