(57)【要約】【課題】リソグラフィ処理等のプロセス数を増加させることなく隣接メモリセルゲート電極間にシールド配線を形成できるようにする。【解決手段】多結晶シリコン層５、６およびゲート間絶縁膜４の両側壁に沿って絶縁膜９を形成する。次に、絶縁膜９の外側壁および多結晶シリコン層６ｂ上を覆うようにシールド配線層１０を形成し、多結晶シリコン層６ｂ上を覆うシールド配線層１０を除去することで絶縁膜９の外側壁を覆うシールド配線層１０を残留させる。【選択図】図１３
2010040539.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して電荷蓄積層、ゲート間絶縁膜、制御ゲート電極を含むメモリセルゲート電極を複数形成すると共に、前記メモリセルゲート電極に隣接した前記半導体基板上にゲート絶縁膜を介して選択ゲート電極を形成する工程と、
前記メモリセルゲート電極および選択ゲート電極のそれぞれの上面および両側壁、ならびに隣り合う前記メモリセルゲート電極間および前記メモリセルゲート電極と前記選択ゲート電極との間の前記半導体基板の上面に沿って側壁絶縁膜を形成する工程と、
前記側壁絶縁膜上に前記メモリセルゲート電極および前記選択ゲート電極の側面および上面に沿ってシールド配線層を形成する工程と、
前記メモリセルゲート電極上および前記選択ゲート電極の上面でシールド配線層を除去することで前記シールド配線層を分断する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記シールド配線層を形成する工程では、前記メモリセルゲート電極と選択ゲート電極との間および隣り合う前記メモリセルゲート電極間を全て前記シールド配線層で埋込むことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
半導体基板と、
この半導体基板上にゲート絶縁膜を介して互いに離間して構成された一対の選択ゲート電極と、
前記一対の選択ゲート電極間に複数並設されたメモリセルゲート電極であって、それぞれ、前記半導体基板上にゲート絶縁膜を介して形成された電荷蓄積層、この電荷蓄積層上にゲート間絶縁膜を介して積層された制御ゲート電極を有したメモリセルゲート電極と、
前記複数のメモリセルゲート電極の側壁および前記一対の選択ゲート電極の側壁に沿って形成されたシールド配線層と、
前記シールド配線層と前記メモリセルゲート電極および前記選択ゲート電極の側壁との間に形成された側壁絶縁膜とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項４】
データ読出時、前記シールド配線層に０Ｖを印加し、データ書込時に前記シールド配線層をフローティング状態にすることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、隣り合うゲート電極間にシールド配線を備えた不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
例えばフラッシュメモリ装置に代表される不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して複数のメモリセルゲート電極および選択ゲート電極を配列して構成されている（例えば、特許文献１参照）。この特許文献１記載の技術思想によれば、隣接メモリセル間に不純物添加ポリシリコンからなる導電層が埋め込まれており、ソース側選択トランジスタのソース領域と導電層とを直接接続して導電層を形成している。このような構成を採用することで、導電層がシールド配線として機能することになり隣接メモリセル間の結合容量による干渉の影響を小さくしてメモリセルのデータ誤検知を抑制することができる。
【０００３】
しかしながら、特許文献１の技術思想を適用すると、導電層はソース領域の電位（０Ｖ）に固定されてしまうため、例えば書込時においてワード線に高電圧を印加するとワード線と導電層との間で高電界が生じることになり、絶縁破壊、劣化が引き起こされてしまう。また、製法上では、ドレイン側の選択ゲート電極上において導電層を分断することで半導体基板内のドレイン領域に当該導電層を接触させないように形成する必要があり、新たなリソグラフィ処理やドライエッチング処理などの工程が必要になり工程が増加してしまう。
【特許文献１】特開２００３−１８８２８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の第１の目的は絶縁破壊、劣化を防ぐことができるようにすることにあり、第２の目的はリソグラフィ処理等のプロセス数を増加させることなく隣接メモリセルゲート電極間にシールド配線層を形成できるようにした不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様は、半導体基板上にゲート絶縁膜を介して電荷蓄積層、ゲート間絶縁膜、制御ゲート電極を含むメモリセルゲート電極を複数形成すると共に、前記メモリセルゲート電極に隣接した前記半導体基板上にゲート絶縁膜を介して選択ゲート電極を形成する工程と、前記メモリセルゲート電極および選択ゲート電極のそれぞれの上面および両側壁、ならびに隣り合う前記メモリセルゲート電極間および前記メモリセルゲート電極と前記選択ゲート電極との間の前記半導体基板の上面に沿って側壁絶縁膜を形成する工程と、前記側壁絶縁膜上に前記メモリセルゲート電極および前記選択ゲート電極の側面および上面に沿ってシールド配線層を形成する工程と、前記メモリセルゲート電極上および前記選択ゲート電極の上面でシールド配線層を除去することで前記シールド配線層を分断する工程とを備えたことを特徴としている。
【０００６】
本発明の一態様は、半導体基板と、この半導体基板上にゲート絶縁膜を介して互いに離間して構成された一対の選択ゲート電極と、前記一対の選択ゲート電極間に複数並設されたメモリセルゲート電極であって、それぞれ、前記半導体基板上にゲート絶縁膜を介して形成された電荷蓄積層、この電荷蓄積層上にゲート間絶縁膜を介して積層された制御ゲート電極を有したメモリセルゲート電極と、前記複数のメモリセルゲート電極の側壁および前記一対の選択ゲート電極の側壁に沿って形成されたシールド配線層と、前記シールド配線層と前記メモリセルゲート電極および前記選択ゲート電極の側壁との間に形成された側壁絶縁膜とを備えたことを特徴としている。
【発明の効果】
【０００７】
本発明の一態様によれば、絶縁破壊、劣化を防ぐことができるようにすることができる。本発明の一態様によれば、新たなリソグラフィ処理等のプロセス数を増加させることなくシールド配線層を形成でき、データの誤読み取りが抑制される。
【発明を実施するための最良の形態】
【０００８】
（第１の実施形態）
以下、本発明の第１の実施形態についてＮＡＮＤ型のフラッシュメモリ装置に適用した第１の実施形態について図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。
【０００９】
図１は、ＮＡＮＤ型のフラッシュメモリ装置におけるメモリセルアレイ（特にメモリセルアレイ端部）の一部の等価回路、図２は、メモリセル領域の一部を模式的に示す平面図である。
【００１０】
図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセルアレイＡｒ内には、ＮＡＮＤセルユニットＵＣが行列状に形成されている。このＮＡＮＤセルユニットＵＣは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に位置して隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとから構成されている。
【００１１】
図１中、Ｘ方向（ワード線方向、チャネル幅方向）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は、共通の選択ゲート線ＳＧＬ１で共通接続されている。さらに、選択ゲートトランジスタＴｒｓ２は、共通の選択ゲート線ＳＧＬ２で共通接続されている。図１に示すように、選択ゲートトランジスタＴｒｓ１は、ビット線コンタクトＣＢを介してＸ方向に直交するＹ方向（ビット線方向、チャネル長方向）に延設されるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２は、ソース線コンタクトＣＳを介してソース線ＳＬに接続されている。
【００１２】
ワード線ＷＬ−ＷＬ間、ワード線ＷＬと選択ゲート線ＳＧＬ１との間、ワード線ＷＬと選択ゲート線ＳＧＬ２との間、選択ゲート線ＳＧＬ１とビット線コンタクトＣＢとの間、選択ゲート線ＳＧＬ２とソース線コンタクトＣＳとの間に、それぞれシールド線ＳＬＤが配設されている。各シールド線ＳＬＤは一端方向で共通接続され、スイッチング素子としてのＭＯＳトランジスタＴｒのソース／ドレインの一方に接続されている。ＭＯＳトランジスタＴｒのゲートには制御回路からの切替信号が与えられ、ＭＯＳトランジスタＴｒはオン／オフ制御される。ＭＯＳトランジスタＴｒのオン時、シールド線ＳＬＤには０Ｖが印加される。また、ＭＯＳトランジスタＴｒのオフ時、シールド線ＳＬＤはフローティング状態となる。
【００１３】
図２に示すように、複数のＮＡＮＤセルユニットＵＣは、Ｙ方向に延びるＳＴＩ（Shallow Trench Isolation）構造の素子分離領域Ｓｂにより互いに分断されたアクティブエリアＳａに形成されている。
【００１４】
メモリセルトランジスタＴｒｍのゲート電極ＭＧは、平面的には、Ｙ方向に延びるアクティブエリアＳａと、Ｙ方向に所定間隔をもって形成されＸ方向に延びるワード線ＷＬとの交差領域に位置して形成されている。ワード線ＷＬは、メモリセルトランジスタＴｒｍのゲート電極ＭＧ（図３の制御ゲート電極ＣＧ）をＸ方向に連結して構成されている。
【００１５】
選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧは、平面的には、Ｙ方向に延びるアクティブエリアＳａと、Ｘ方向に延びる選択ゲート線ＳＧＬ１との交差領域に位置して構成されている。選択ゲート線ＳＧＬ１は、選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧをＸ方向に連結して構成されている。選択ゲートトランジスタＴｒｓ２のゲート電極ＳＧは、平面的には、Ｙ方向に延びるアクティブエリアＳａと、Ｘ方向に延びる選択ゲート線ＳＧＬ２との交差領域に位置して構成されている。選択ゲート線ＳＧＬ２は、選択ゲートトランジスタＴｒｓ２の選択ゲート電極ＳＧをＸ方向に連結して構成されている。
【００１６】
シールド線ＳＬＤはワード線ＷＬ−ＷＬ間、ワード線ＷＬと選択ゲート線ＳＧＬ１との間、ワード線ＷＬと選択ゲート線ＳＧＬ２との間、選択ゲート線ＳＧＬ１とビット線コンタクトＣＢとの間、選択ゲート線ＳＧＬ２とソース線コンタクトＣＳとの間に、それぞれ離間して配置されている。なお、選択ゲート線ＳＧＬ１、ＳＧＬ２とコンタクトＣＢ、ＣＳとの間に配置されたシールド線ＳＬＤは、後述するように、２つの部分１０ａ、１０ｂから構成される。
【００１７】
図３は、図２のＡ−Ａ線（ビット線方向）に沿う断面を模式的に示している。以下の説明では、１つのセルユニットＵＣについてＹ方向構造断面の説明を行う。
図３に示すように、半導体基板２（例えばｐ型のシリコン基板）の上面上にはゲート絶縁膜３が形成されており、このゲート絶縁膜３の上面上には互いに離間して２つの選択ゲート電極ＳＧＤ、ＳＧＳが形成されている。また、２つの選択ゲート電極ＳＧＤ−ＳＧＳ間においては、半導体基板２の上面上にゲート絶縁膜３が形成されており、当該ゲート絶縁膜３の上面上には互いに離間して複数（３２個）のメモリセルゲート電極ＭＧが形成されている。
【００１８】
メモリセルゲート電極ＭＧは、浮遊ゲート電極ＦＧ、ゲート間絶縁膜４、制御ゲート電極ＣＧが積層されることにより構成されている。また、選択ゲート電極ＳＧＤ、ＳＧＳは、メモリセルゲート電極ＭＧの構成材料と同様の材料でほぼ同様の構造をなしているが、ゲート間絶縁膜４の中央に開口が形成されており、当該開口を通じて浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとが一体形成されたゲート電極として構成されている。
【００１９】
浮遊ゲート電極ＦＧは、例えば多結晶シリコン層５により構成されており電荷蓄積層として機能する。ゲート間絶縁膜４は、例えばＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）により形成されている。尚、ＯＮＯ膜の成膜前後にラジカル窒化処理がなされることによりＮＯＮＯＮ膜（シリコン窒化膜−シリコン酸化膜−シリコン窒化膜−シリコン酸化膜−シリコン窒化膜）として形成されていても良いし、アルミナを含有した膜により形成されていても良い。制御ゲート電極ＣＧは、例えば多結晶シリコン層６および当該多結晶シリコン層６の上部がコバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）などの何れか一種類の金属によってシリサイド化されたシリサイド層７を積層した構造をなしている。制御ゲート電極ＣＧはポリゲートに適用しても良いし、金属ゲートに適用しても良い。
【００２０】
これらのメモリセルゲート電極ＭＧ、選択ゲート電極ＳＧＤ、ＳＧＳは、層４〜７がＹ方向に複数に分断されることによって構成されている。各層４〜７はＹ方向側面が面一に形成されている。メモリセルゲート電極ＭＧ、選択ゲート電極ＳＧＤ、ＳＧＳのＹ方向脇には半導体基板２の表層に位置して不純物導入層、不純物拡散層となるソース／ドレイン領域２ａが形成されている。
【００２１】
各ゲート電極ＭＧ、ＳＧＤ、ＳＧＳの両側面に沿って絶縁膜９が例えばシリコン酸化膜により側壁絶縁膜として形成されている。この絶縁膜９は、多結晶シリコン層５のＹ方向両側側面、ゲート間絶縁膜４のＹ方向両側側面（側壁）、多結晶シリコン層６のＹ方向両側側面（側壁）、シリサイド層７の下部両側側面（側壁）に沿って連続的に形成されている。また、絶縁膜９は、隣り合うゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間、ＳＧＳ−ＭＧ間において、半導体基板２の上面上に沿って形成されている。尚、ゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ、ＳＧＳ−ＭＧ間においてゲート絶縁膜３が半導体基板２の上面上に形成されている場合には、絶縁膜９は当該ゲート絶縁膜３の上面上に沿って形成されていても良い。
【００２２】
絶縁膜９の外側壁に沿ってシールド線ＳＬＤを構成するシールド配線層１０が形成されている。シールド配線層１０は、当該ゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間に埋込まれるよう形成されシールド線ＳＬＤとして構成されている。
【００２３】
選択ゲート電極ＳＧＤ−ＳＧＤ間にはビット線コンタクトＣＢが、選択ゲート電極ＳＧＳ−ＳＧＳ間にはソース線コンタクトＣＳが形成されている。これらコンタクトＣＢ、ＣＳは、それぞれ例えばチタン（Ｔｉ）／タングステン（Ｗ）等による導電層１２、１３により形成されている。これらの導電層１２、１３は、半導体基板２の上面上から上方に延伸して形成されている。
【００２４】
絶縁膜９は、ビット線コンタクトＣＢと選択ゲート電極ＳＧＤとの間およびソース線コンタクトＣＳと選択ゲート電極ＳＧＳとの間にも形成されている。このシリコン酸化膜９は、選択ゲート電極ＳＧＤ、ＳＧＳの側面に沿って延びる縦延伸部９ａと、半導体基板２の上面上に沿って選択ゲート電極ＳＧＤ、ＳＧＳの脇からコンタクトＣＢ、ＣＳ側に延びる横延伸部９ｂとから構成されている。横延伸部９ｂはコンタクトＣＢ、ＣＳと所定間隔離れた位置に端面を有する。
【００２５】
シールド配線層１０は、ビット線コンタクトＣＢと選択ゲート電極ＳＧＤとの間およびソース線コンタクトＣＳと選択ゲート電極ＳＧＳとの間にも形成され、絶縁膜９の縦延伸部９ａの外側側面に沿って形成された縦延伸部１０ａと、絶縁膜９の横延伸部９ｂの上面上に沿って形成された横延伸部１０ｂとを備えている。横延伸部１０ｂの上面にはシリコン酸化膜１１が形成されている。
【００２６】
絶縁膜９の横延伸部９ｂにおけるコンタクトＣＢ、ＣＳ側の端面と、シールド配線層１０の横延伸部１０ｂにおけるコンタクトＣＢ、ＣＳ側の端面と、シリコン酸化膜１１の外側面とは面一に形成されている。
【００２７】
ゲート電極ＭＧ−ＭＧ間、ＳＧＤ−ＭＧ間、ＳＧＳ−ＭＧ間において、それぞれの絶縁膜９の上端はほぼ同一高さに形成されている。シールド配線層１０は、その上端の高さが絶縁膜９の上端高さよりも高いもしくはほぼ同一高さに形成されている。
【００２８】
層間絶縁膜１４が、選択ゲート電極ＳＧＤの上面および上側面、選択ゲート電極ＳＧＳの上面および上側面、ゲート電極ＭＧの上面および上側面、ソース線コンタクトＣＳの上面および側面、ビット線コンタクトＣＢの側面を覆うように形成されている。また、この層間絶縁膜１４は、絶縁膜９、１１の上面、シールド配線層１０の上面を覆うように形成されており、シリコン酸化膜により形成されている。尚、後述する製造方法の説明に示すように、層間絶縁膜１４は、主に選択ゲート電極ＳＧＤ−ＳＧＤ間、ＳＧＳ−ＳＧＳ間に埋め込まれるＢＰＳＧ膜と、この上にプラズマＣＶＤ法により成膜されるシリコン酸化膜とを含んで成膜される。
【００２９】
次に、本実施形態のＮＡＮＤ型のフラッシュメモリ装置の動作を図１および図３を用いて説明する。
データ読出時、制御回路から供給される切替信号Ｐにより、ＭＯＳトランジスタＴｒがオンされ、シールド線ＳＬＤに０Ｖが印加される。これにより、図１中Ｙ方向に隣接するメモリセルトランジスタＴｒｍ間の結合容量による干渉の影響を小さくできる。
【００３０】
データ書込時、制御回路から供給される切替信号Ｐにより、ＭＯＳトランジスタＴｒがオフされ、シールド線ＳＬＤはフローティング状態とされる。書込対象ワード線ＷＬには高電圧（例えば２０Ｖ〜３０Ｖ）が印加されるが、シールド線ＳＬＤがフローティング状態にされているので、高電圧が印加されているゲート電極ＭＧとシールド配線層１０間に配置された絶縁膜９の絶縁破壊や劣化を防ぐことができる。
【００３１】
次に、図３に示した構造の製造方法について図４ないし図１４を参照しながら説明する。
図４に示すように、半導体基板２の上面上にゲート絶縁膜３を形成し、ゲート絶縁膜３の上面上に多結晶シリコン層５をＣＶＤ法により形成する。次に、図５に示すように、多結晶シリコン層５の上にゲート間絶縁膜４を例えばＯＮＯ膜により形成し、次にゲート間絶縁膜４の上に多結晶シリコン層６ａを形成する。尚、多結晶シリコン層５の形成後、ゲート間絶縁膜４の形成前に多結晶シリコン層５、ゲート絶縁膜３、半導体基板２の上部にＹ方向に沿って溝を形成することで浮遊ゲート電極ＦＧを構成する多結晶シリコン層５をＸ方向に複数に分断するが、本実施形態の特徴には関係しないためその説明を省略する。
【００３２】
次に、図６に示すように、リソグラフィ法およびドライエッチング法を用いて選択ゲート電極ＳＧＤ、ＳＧＳの形成領域におけるゲート電極ＣＧ、ＦＧ間の構造的および電気的接続用の孔４ａを形成する。次に、図７に示すように、ＣＶＤ法により多結晶シリコン層６ｂを堆積することで多結晶シリコン層６および４を構造的に接触させる。
【００３３】
次に、図８に示すように、多結晶シリコン層６ｂの上面上にハードマスク材１７を堆積し、レジストを塗布し、メモリセルゲート電極ＭＧ、選択ゲート電極ＳＧＤ，ＳＧＳの形成領域にパターンニングすることでレジストマスク１８を形成する。
【００３４】
次に、図９に示すように、ドライエッチング法によりハードマスク材１７をエッチング加工し、当該加工されたハードマスク材１７をマスクとして多結晶シリコン層６、ゲート間絶縁膜４、多結晶シリコン層５、必要に応じてゲート絶縁膜３を異方性エッチング処理する。このエッチング処理を施すことで、層４〜６がＹ方向にも分断されるようになり、浮遊ゲート電極ＦＧを構成する多結晶シリコン層５がＸＹ方向に配列されるようになる。
【００３５】
次に、図１０に示すように、半導体基板２の上面上、多結晶シリコン層５の両側面、ゲート間絶縁膜４の両側面、多結晶シリコン層６の両側面、ハードマスク材１７の上面および両側面に沿って絶縁膜９をＬＰ−ＣＶＤ法により所定膜厚（例えば１５ｎｍ）で均一に形成する。次に、半導体基板２の表層にソース／ドレイン領域２ａの形成用の不純物を低濃度でイオン注入する。この不純物イオンは後に熱処理することで活性化する。
【００３６】
次に、図１１に示すように、例えばＡＬＤ（Atomic Layer Deposition）法によりシールド配線層１０を例えばアルミニウム（Ａｌ）によって所定膜厚（例えば１５ｎｍ）で形成する。例えばワード線ＷＬ−ＷＬ間の幅が例えば５０ｎｍである場合、絶縁膜９を１５ｎｍ形成し、シールド配線層１０を１５ｎｍ形成するとワード線ＷＬ−ＷＬ間は絶縁膜９とシールド配線層１０とによって全て埋め込まれる形態となる。
【００３７】
次に、図１２に示すように、スペーサ用絶縁膜としてシリコン酸化膜１１を所定膜厚（例えば７０ｎｍ）で堆積する。次に、図１３に示すように、異方性のドライエッチング処理により半導体基板２の上面上およびハードマスク材１７の上面上のシリコン酸化膜１１、シールド配線層１０、絶縁膜９をエッチング処理し、コンタクト（ビット線コンタクトＣＢ、ソース線コンタクトＣＳ）の形成領域周辺のシリコン酸化膜１１をスペーサとして残留させる。次に、半導体基板２の表層にコンタクト領域の形成用の不純物を高濃度でイオン注入する。この不純物イオンは後に熱処理することで活性化する。
【００３８】
次に、図１４に示すように、ＢＰＳＧ膜１４ａを層間絶縁膜として埋込み、ドライエッチング法によりハードマスク材１７、絶縁膜９、シリコン酸化膜１１の高さ調整を行い、多結晶シリコン層６ｂの上側部がやや露出する程度まで加工する。このとき、エッチング選択性の影響によりシールド配線層１０によるフェンス１０ａが多結晶シリコン層６ｂの上面高さよりも高い位置に残留する場合も考えられるが、適度なウェットエッチング処理を施すことで多結晶シリコン層６ｂの上面高さと同程度または、絶縁膜９の上面高さと同程度に調整することでフェンス１０ａを除去することができる。
【００３９】
次に、図３に示すように、露出した多結晶シリコン層６ｂの上面および上側面を選択的に金属によりシリサイド化することでシリサイド層７を形成し、図１４に示す積層構造上にプラズマＣＶＤ法によってシリコン酸化膜を層間絶縁膜１４として堆積する。尚、層間絶縁膜１４ａの成膜後で且つその上層の層間絶縁膜１４の成膜前にシリコン窒化膜によるバリア膜などを形成しても良い。
【００４０】
次に、層間絶縁膜１４にビット線コンタクトＣＢ、ソース線コンタクトＣＳを形成し、ビット線コンタクトＣＢの上層にビット線ＢＬの構造を形成することでメモリセルアレイＡｒ内のセルユニットＵＣを構成することができる。
【００４１】
本実施形態によれば、半導体基板２上にゲート絶縁膜３を介して浮遊ゲート電極ＦＧ、ゲート間絶縁膜４、制御ゲート電極ＣＧを含むメモリセルゲート電極ＭＧを複数形成すると共に半導体基板２上にゲート絶縁膜３を介して選択ゲート電極ＳＧＤ、ＳＧＳをＹ方向に沿って並設し、メモリセルゲート電極ＭＧを構成する多結晶シリコン層６、ゲート間絶縁膜４、多結晶シリコン層５の両側壁に沿って絶縁膜９を形成し、この絶縁膜９の外側壁を覆うようにゲート電極ＭＧ−ＳＧ間、ＭＧ−ＭＧ間にシールド配線層１０を埋込むと共に選択ゲート電極ＳＧＤ、ＳＧＳおよびゲート電極ＭＧ用の多結晶シリコン層６ｂの上面を覆うようにシールド配線層１０を形成し、ゲート電極ＭＧ、ＳＧＤ、ＳＧＳの上面上を覆うシールド配線層１０を除去することで絶縁膜９の外側壁を覆うシールド配線層１０を残留させている。データ読出時、このシールド配線層１０を０Ｖにすることで、図１中Ｙ方向に隣接するメモリセルトランジスタＴｒｍ間の結合容量による干渉の影響を小さくでき、かつ、データ書込時、シールド配線層１０をフローティング状態にすることで、高電圧が印加されているゲート電極ＭＧとシールド配線層１０間に配置された絶縁膜９の絶縁破壊や劣化を防ぐことができる。しかも、特許文献１記載の技術のように、ドレイン側の選択ゲート電極ＳＧＤ上において導電層を分断して半導体基板２上面上の導電層を除去するというプロセスを行う必要がなくなり、リソグラフィ処理等のプロセス数を増加させることなく各ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧＤ間、ＭＧ−ＳＧＳ間にシールド配線層１０を形成できるようになる。
【００４２】
また、複数のメモリセルゲート電極ＭＧおよび複数の選択ゲート電極ＳＧＤ、ＳＧＳのそれぞれの両側壁に沿って絶縁膜９が形成され、シールド配線層１０は絶縁膜９の外側壁に沿ってメモリセルゲート電極ＭＧおよび選択ゲート電極ＳＧＤ、ＳＧＳと構造的に隔てられた状態で構成されているため、短絡を防ぎながら絶縁破壊、劣化を防ぐことができる。
【００４３】
シールド配線層１０は、隣り合う浮遊ゲート電極ＦＧ−ＦＧ間に形成されているため、第１のメモリセルゲート電極ＭＧを構造的に接続するワード線ＷＬが、当該第１のメモリセルゲート電極ＭＧのＹ方向脇の第２のメモリセルゲート電極ＭＧを構成する浮遊ゲート電極ＦＧの電位を変動させて誤った多値データとして読み出されてしまうことを抑制することができる。
【００４４】
（第２の実施形態）
図１５ないし図１７は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、ゲート電極ＳＧＳ−ＭＧ間、ＳＧＤ−ＭＧ間、ＭＧ−ＭＧ間の絶縁膜９の外側壁に沿って等方的にシールド配線層１０を形成し、当該シールド配線層１０内の中央にシリコン酸化膜１１が埋め込まれているところにある。前述実施形態と同一部分には同一符号を付して説明を省略し、その他の部分について説明する。図１５は、図３に代わる断面を模式的に示している。前述実施形態にて説明したように、各ゲート電極ＳＧＳ−ＭＧ間、ＳＧＤ−ＭＧ間、ＭＧ−ＭＧ間には側壁に沿って絶縁膜９が形成されている。図１５に示すように、絶縁膜９の内側に沿ってシールド配線層１０が形成されており、このシールド配線層１０の内側にはシリコン酸化膜１１が埋込まれている。
【００４５】
具体的な各寸法の一例を挙げると、ワード線ＷＬ−ＷＬ間のピッチ（間隔）を６０ｎｍとし、絶縁膜９の側部膜厚を片側１５ｎｍ、シールド配線層１０の側部膜厚を片側７ｎｍとすると、ワード線ＷＬ−ＷＬ間の中央には１６ｎｍの隙間が生じるが、この隙間にシリコン酸化膜１１が埋め込まれている。
【００４６】
図１６は図１１に代わる一製造段階を模式的に示しており、図１７は図１２に代わる一製造段階を模式的に示している。図１６に示すように、この図１６に示すシールド配線層１０の成膜前の時点では、ゲート電極ＳＧＤ−ＭＧ間、ＭＧ−ＭＧ間、ＳＧＳ−ＭＧ間の側壁に沿って絶縁膜９が形成されているが、当該絶縁膜９の内側側面に沿ってシールド配線層１０をＡＬＤ法により形成する。次に、図１７に示すように、シリコン酸化膜１１を堆積する。この後の製造方法は前述実施形態と同様である。このような実施形態においても前述実施形態とほぼ同様の作用効果が得られる。
【００４７】
（第３の実施形態）
図１８ないし図２０は、本発明の第３の実施形態を示すもので、本実施形態の特徴部分は前述実施形態のシールド配線層１０の構造的および電気的接続にある。前述実施形態と同一部分には同一符号を付して説明を省略する。
【００４８】
図２の平面図を参照して説明すると、メモリセルアレイＡｒの左方にはローデコーダ（図示せず）が形成されており、当該ローデコーダから駆動用トランジスタ（図示せず）を介してワード線ＷＬ、選択ゲート線ＳＧＬ１、ＳＧＬ２等に必要な電位を印加するように構成されている。
【００４９】
図１８〜図２０は、ローデコーダ形成領域からワード線ＷＬのＸ方向延伸領域を挟んで反対側のメモリセルアレイＡｒの端部における平面図を模式的に示している。図１８に示すように、Ｘ方向に延びるワード線ＷＬを挟んでＹ方向に離間して複数のシールド配線層１０が形成されており、当該複数のシールド配線層１０はメモリセルアレイＡｒの端部側に所定長（例えば１００ｎｍ）だけ張り出した張出部を備えており、当該張出部において互いに構造的に結合されている。この結合されたシールド配線層１０の張出部の上面上にはコンタクト２０が構成されており、コンタクト２０を介してシールド配線層１０に電位が印加可能に構成されている。
【００５０】
また、ヴィアプラグ２０を形成するためのヴィアホールは、ビット線コンタクトＣＢまたはソース線コンタクトＣＳを形成するためのホールと同一工程にて形成される。
図１９は、別のコンタクトの接続形態を模式的に示している。この図１９に示すように、コンタクト２１は、その下面がシールド配線層１０の上面に全て構造的に接触するように構成されている。
【００５１】
図２０は、シールド配線層の製造工程の一段階を平面的に示すもので、例えば図１１に示すようにシールド配線層１０の材料を堆積した後、メモリセルアレイＡｒの端部においてレジスト２２をパターンニングして当該シールド配線層１０の張出部を覆った状態で成形することでコンタクト領域を十分な余裕をもって確保するようにしている。すると、接触面積を図１８の構造に比較して増加させることができアライメントずれによる余裕が確保できる。
【００５２】
本実施形態によれば、シールド配線層１０は、ワード線ＷＬ（制御ゲート電極ＣＧ）に電位を印加する側とは逆側においてシールド配線層１０を張り出して構造的に接続するように形成しているため、コンタクト２０を介してワード線ＷＬに電位を印加するローデコーダ配置側とは逆側においてシールド配線層１０に電位を印加でき、レイアウトを容易に構成することができる。
【００５３】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型などの他の不揮発性半導体記憶装置に適用しても良い。電荷蓄積層として、多結晶シリコン層５による浮遊ゲート電極ＦＧを適用した実施形態を示したが、これに代えて、シリコン窒化膜を適用した所謂ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造、ＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Semiconductor）構造を適用しても良い。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施形態を示す電気的構成図
【図２】メモリセルアレイ内の一部を模式的に示す平面図
【図３】図２のＡ−Ａ線に沿って模式的に示す縦断面図
【図４】一製造段階を模式的に示す縦断面図（その１）
【図５】一製造段階を模式的に示す縦断面図（その２）
【図６】一製造段階を模式的に示す縦断面図（その３）
【図７】一製造段階を模式的に示す縦断面図（その４）
【図８】一製造段階を模式的に示す縦断面図（その５）
【図９】一製造段階を模式的に示す縦断面図（その６）
【図１０】一製造段階を模式的に示す縦断面図（その７）
【図１１】一製造段階を模式的に示す縦断面図（その８）
【図１２】一製造段階を模式的に示す縦断面図（その９）
【図１３】一製造段階を模式的に示す縦断面図（その１０）
【図１４】一製造段階を模式的に示す縦断面図（その１１）
【図１５】本発明の第２の実施形態を示す図３相当図
【図１６】図１１相当図
【図１７】図１２相当図
【図１８】本発明の第３の実施形態においてシールド配線層の接続態様を模式的に示す平面図
【図１９】シールド配線層の別の接続態様を模式的に示す平面図
【図２０】シールド配線層の製造工程の一段階を模式的に示す平面図
【符号の説明】
【００５５】
図面中、１はフラッシュメモリ装置（不揮発性半導体記憶装置）、２は半導体基板、３はゲート絶縁膜、４はゲート間絶縁膜、９は絶縁膜（側壁絶縁膜）、１０はシールド配線層、ＭＧはメモリセルゲート電極、ＣＧは制御ゲート電極、ＳＧは選択ゲート電極、ＦＧは浮遊ゲート電極（電荷蓄積層）、Ｔｒｍはメモリセルトランジスタを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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