(57)【要約】【課題】不揮発性メモリを有する半導体装置の記憶容量を増加させる。【解決手段】シリコン基板１に形成された不揮発性メモリセルＮＶＭ１は、主面ｓ１上にＯＮＯ構造の第１電荷蓄積膜ＭＩ１を隔てて形成された第１メモリゲート電極ＭＧ１と、同主面ｓ１上にＯＮＯ構造の第２電荷蓄積膜ＭＩ２を隔てて形成された第２メモリゲート電極ＭＧ２とを有する。各電極は、第２電荷蓄積膜ＭＩ２を挟んで隣り合って配置されている。この不揮発性メモリセルＮＶＭ１は、それぞれ独立して１ビットの情報を記憶する機能を有する第１電荷蓄積膜ＭＩ１と第２電荷蓄積膜ＭＩ２とを有することで、少なくとも２ビットの情報を記憶する。【選択図】図１
2010040634.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された複数の不揮発性メモリセルを有する半導体装置であって、
前記不揮発性メモリセルは、
（ａ）前記半導体基板の主面上に第１電荷蓄積膜を隔てて配置された、第１ゲート電極と、
（ｂ）前記半導体基板の主面上に第２電荷蓄積膜を隔てて配置された、第２ゲート電極とを有し、
前記第２ゲート電極は、前記第１ゲート電極の一方の側壁に隣り合うようにして配置され、
前記第２電荷蓄積膜は、前記半導体基板と前記第２ゲート電極との間から、前記第１ゲート電極と前記第２ゲート電極との間に渡って一体的に配置され、
前記第１ゲート電極と前記第２ゲート電極とは、前記第２電荷蓄積膜によって互いに絶縁された状態で配置され、
前記第１電荷蓄積膜は、前記半導体基板に近い方から順に、第１下部酸化膜、第１窒化膜、および、第１上部酸化膜によって形成され、
前記第２電荷蓄積膜は、前記半導体基板または前記第１ゲート電極に近い方から順に、第２下部酸化膜、第２窒化膜、および、第２上部酸化膜によって形成され、
前記第１下部酸化膜、前記第２下部酸化膜、前記第１上部酸化膜、および、前記第２上部酸化膜は、酸化シリコンを主体とする絶縁膜によって形成され、
前記第１窒化膜、および、前記第２窒化膜は、窒化シリコンを主体とする絶縁膜によって形成され、
前記第１および第２電荷蓄積膜は電荷を蓄積する機能を有する絶縁膜であり、
前記第１電荷蓄積膜と前記第２電荷蓄積膜とに対しては、独立して電荷の注入または放出を施すことで、それぞれが少なくとも１ビットの情報を記憶する機能を有し、
一つの前記不揮発性メモリセルは、少なくとも２ビットの情報を記憶することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記不揮発性メモリセルは、更に、
（ｃ）前記半導体基板の主面において、前記第１および第２ゲート電極を平面的に含むようにして形成された、第１導電型の第１半導体領域と、
（ｄ）前記第１半導体領域内における前記半導体基板の主面のうち、前記第２ゲート電極における、前記第１ゲート電極と隣り合わない方の側方下部に形成された、第１導電型とは逆導電型の第２導電型の第２半導体領域と、
（ｅ）前記第１半導体領域内における前記半導体基板の主面のうち、前記第１ゲート電極における、前記第２ゲート電極と隣り合わない方の側方下部に形成された、第２導電型の第３半導体領域とを有し、
前記第１および第２電荷蓄積膜に対しては、前記第１ゲート電極、前記第２ゲート電極、前記第１半導体領域、前記第２半導体領域、または、前記第３半導体領域に電圧を印加することで生じる電界効果によって、電荷を授受することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１および第２電荷蓄積膜に対しては、ホットキャリアとして電荷を注入することで書き込み動作を行うことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１および第２電荷蓄積膜に対しては、バンド間トンネル現象によって生成したキャリアをホットキャリア化して電荷を注入することで、消去動作を行うことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１ゲート電極のゲート長と、前記第２ゲート電極のゲート長とは、同程度の長さであることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２半導体領域の不純物濃度と、前記第３半導体領域の不純物濃度とは、同程度の濃度であることを特徴とする半導体装置。
【請求項７】
請求項３記載の半導体装置において、
前記第１および第２電荷蓄積膜に対しては、ＦＮトンネル効果によって電荷を授受することで、消去動作を行うことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１電荷蓄積膜に対しては、ＦＮトンネル効果によって、前記第１ゲート電極との間で電荷を授受することで、消去動作を行い、
前記第２電荷蓄積膜に対しては、ＦＮトンネル効果によって、前記第２ゲート電極との間で電荷を授受することで、消去動作を行うことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１上部酸化膜の膜厚は、前記第１下部酸化膜の膜厚よりも小さく、
前記第２上部酸化膜の膜厚は、前記第２下部酸化膜の膜厚よりも小さいことを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１および第２ゲート電極は、第１導電型であることを特徴とする半導体装置。
【請求項１１】
請求項３記載の半導体装置において、
前記第１電荷蓄積膜に対しては、ＦＮトンネル効果によって電荷を授受することで、消去動作を行い、
前記第２電荷蓄積膜に対しては、バンド間トンネル現象によって生成したキャリアをホットキャリア化して電荷を注入することで、消去動作を行うことを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第２半導体領域の第２導電型不純物濃度は、前記第３半導体領域の第２導電型不純物濃度よりも高いことを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第１および第２ゲート電極は第２導電型であり、
前記第１ゲート電極の第２導電型不純物濃度は前記第２ゲート電極の第２導電型不純物濃度よりも低く、
前記第１電荷蓄積膜に対しては、ＦＮトンネル効果によって、前記第１ゲート電極との間で電荷を授受することで、消去動作を行うことを特徴とする半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、
前記第１ゲート電極は第１導電型であり、
前記第１電荷蓄積膜に対しては、ＦＮトンネル効果によって、前記第１ゲート電極との間で電荷を授受することで、消去動作を行うことを特徴とする半導体装置。
【請求項１５】
請求項１３または１４記載の半導体装置において、
前記第１上部酸化膜の膜厚は、前記第１下部酸化膜の膜厚よりも小さいことを特徴とする半導体装置。
【請求項１６】
半導体基板に形成された複数の不揮発性メモリセルを有する半導体装置であって、
前記不揮発性メモリセルは、
（ａ）前記半導体基板の主面上に第１電荷蓄積膜を隔てて配置された、第１ゲート電極と、
（ｂ）前記半導体基板の主面上に第２電荷蓄積膜を隔てて配置された、第２ゲート電極と、
（ｃ）前記半導体基板の主面上に第３電荷蓄積膜を隔てて配置された、第３ゲート電極とを有し、
前記第２ゲート電極は、前記第１ゲート電極の一方の側壁に隣り合うようにして配置され、
前記第３ゲート電極は、前記第１ゲート電極の一方の側壁であって、前記第２ゲート電極が配置されていない方の側壁に隣り合うようにして配置され、
前記第１ゲート電極は、前記半導体基板上において、平面的に見て、前記第２ゲート電極と前記第３ゲート電極とに挟まれるようにして配置され、
前記第２電荷蓄積膜は、前記半導体基板と前記第２ゲート電極との間から、前記第１ゲート電極と前記第２ゲート電極との間に渡って一体的に配置され、
前記第１ゲート電極と前記第２ゲート電極とは、前記第２電荷蓄積膜によって互いに絶縁された状態で配置され、
前記第３電荷蓄積膜は、前記半導体基板と前記第３ゲート電極との間から、前記第１ゲート電極と前記第３ゲート電極との間に渡って一体的に配置され、
前記第１ゲート電極と前記第３ゲート電極とは、前記第３電荷蓄積膜によって互いに絶縁された状態で配置され、
前記第１電荷蓄積膜は、前記半導体基板に近い方から順に、第１下部酸化膜、第１窒化膜、および、第１上部酸化膜によって形成され、
前記第２電荷蓄積膜は、前記半導体基板または前記第１ゲート電極に近い方から順に、第２下部酸化膜、第２窒化膜、および、第２上部酸化膜によって形成され、
前記第３電荷蓄積膜は、前記半導体基板または前記第１ゲート電極に近い方から順に、第３下部酸化膜、第３窒化膜、および、第３上部酸化膜によって形成され、
前記第１〜第３下部酸化膜および前記第１〜第３上部酸化膜は、酸化シリコンを主体とする絶縁膜によって形成され、
前記第１〜第３窒化膜は、窒化シリコンを主体とする絶縁膜によって形成され、
前記第１〜第３電荷蓄積膜は電荷を蓄積する機能を有する絶縁膜であり、
前記第１〜第３電荷蓄積膜に対しては、独立して電荷の注入または放出を施すことで、それぞれが少なくとも１ビットの情報を記憶する機能を有し、
一つの前記不揮発性メモリセルは、少なくとも３ビットの情報を記憶することを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記不揮発性メモリセルは、更に、
（ｄ）前記半導体基板の主面に置いて、前記第１〜第３ゲート電極を平面的に含むようにして形成された、第１導電型の第１半導体領域と、
（ｅ）前記第１半導体領域内における前記半導体基板の主面のうち、前記第２ゲート電極における、前記第１ゲート電極と隣り合わない方の側方下部に形成された、第１導電型とは逆導電型の第２導電型の第２半導体領域と、
（ｆ）前記第１半導体領域内における前記半導体基板の主面のうち、前記第３ゲート電極における、前記第１ゲート電極と隣り合わない方の側方下部に形成された、第２導電型の第３半導体領域とを有し、
前記第１〜第３電荷蓄積膜に対しては、前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極、前記第１半導体領域、前記第２半導体領域、または、前記第３半導体領域に電圧を印加することで生じる電界効果によって、電荷を授受することを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第１〜３電荷蓄積膜に対しては、互いに異なる方法で電荷を授受することで、互いに異なる方法で消去動作を行うことを特徴とする半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記第１電荷蓄積膜に対しては、ＦＮトンネル効果によって電荷を授受することで、消去動作を行うことを特徴とする半導体装置。
【請求項２０】
半導体基板の主面に複数の不揮発性メモリセルを形成する工程を有する半導体装置の製造方法であって、
前記不揮発性メモリセルを形成する工程は、
（ａ）前記半導体基板の主面上に、順に、第１絶縁膜、第２絶縁膜、第３絶縁膜、および、第１導体膜を形成する工程と、
（ｂ）前記第１導体膜を加工して、第１ゲート電極を形成する工程と、
（ｃ）前記半導体基板と前記第１ゲート電極との間に配置するようにして、前記第１絶縁膜、前記第２絶縁膜、および、前記第３絶縁膜を加工して、それぞれ、第１下部酸化膜、第１窒化膜、および、第１上部酸化膜とすることで、前記第１下部酸化膜、前記第１窒化膜、および、前記第１上部酸化膜からなる第１電荷蓄積膜を形成する工程と、
（ｄ）前記半導体基板の主面上に、順に、第４絶縁膜、第５絶縁膜、第６絶縁膜、および、第２導体膜を形成する工程と、
（ｅ）前記第１ゲート電極の一方の側壁を覆うように前記第２導体膜を加工して、第２ゲート電極を形成する工程と、
（ｆ）前記半導体基板と前記第２ゲート電極との間から、前記第１ゲート電極と前記第２ゲート電極との間に渡って一体的に配置するようにして前記第４絶縁膜、前記第５絶縁膜、および、前記第６絶縁膜を加工して、それぞれ、第２下部酸化膜、第２窒化膜、および、第２上部酸化膜とすることで、前記第２下部酸化膜、前記第２窒化膜、および、前記第２上部酸化膜からなる第２電荷蓄積膜を形成する工程とを有し、
前記（ａ）および（ｄ）工程では、
前記第１、第３、第４および第６絶縁膜として、酸化シリコンを主体とする絶縁膜によって形成し、
前記第２および第５絶縁膜として、窒化シリコンを主体とする絶縁膜によって形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
前記不揮発性メモリセルを形成する工程は、前記（ａ）工程を施す前に、更に、
（ｇ）前記半導体基板の主面に、第１導電型の第１半導体領域を形成する工程を有し、
前記（ｂ）〜（ｆ）工程では、前記半導体基板の主面上のうち、平面的に見て、前記第１半導体領域に含まれる位置に配置するようにして、前記第１電荷蓄積膜、第２電荷蓄積膜、前記第１ゲート電極、および、前記第２ゲート電極を形成し、
前記（ｆ）工程の後に、更に、
（ｈ）前記第１半導体領域内における前記半導体基板の主面のうち、前記第２ゲート電極における、前記第１ゲート電極と隣り合わない方の側方下部に、第１導電型とは逆導電型の第２導電型の第２半導体領域を形成する工程と、
（ｉ）前記第１半導体領域内における前記半導体基板の主面のうち、前記第１ゲート電極における、前記第２ゲート電極と隣り合わない方の側方下部に、第２導電型の第３半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記（ａ）工程では、後に加工して形成する前記第１ゲート電極として、所定の導電型および濃度の不純物を含む第１導体膜を堆積し、
前記（ｄ）工程では、後に加工して形成する前記第２ゲート電極として、所定の導電型および濃度の不純物を含む第２導体膜を堆積することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記（ｈ）および（ｉ）工程では、互いに異なる第２導電型不純物濃度を有する前記第２半導体領域および前記第３半導体領域を形成するために、互いに別工程のイオン注入を施すことで、前記第２半導体領域および前記第３半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項２４】
半導体基板の主面に複数の不揮発性メモリセルを形成する工程を有する半導体装置の製造方法であって、
前記不揮発性メモリセルを形成する工程は、
（ａ）前記半導体基板の主面上に、順に、第１絶縁膜、第２絶縁膜、第３絶縁膜、および、第１導体膜を形成する工程と、
（ｂ）前記第１導体膜を加工して、第１ゲート電極を形成する工程と、
（ｃ）前記半導体基板と前記第１ゲート電極との間に配置するようにして、前記第１絶縁膜、前記第２絶縁膜、および、前記第３絶縁膜を加工して、それぞれ、第１下部酸化膜、第１窒化膜、および、第１上部酸化膜とすることで、前記第１下部酸化膜、前記第１窒化膜、および、前記第１上部酸化膜からなる第１電荷蓄積膜を形成する工程と、
（ｄ）前記半導体基板の主面上に、順に、第４絶縁膜、第５絶縁膜、第６絶縁膜、および、第２導体膜を形成する工程と、
（ｅ）前記第１ゲート電極の一方の側壁を覆うように前記第２導体膜を加工して、第２ゲート電極を形成する工程と、
（ｆ）前記第１ゲート電極の側壁のうち、前記（ｅ）工程において第２ゲート電極を形成していない方の側壁を覆うように前記第２導体膜を加工して、第３ゲート電極を形成する工程と、
（ｇ）前記半導体基板と前記第２ゲート電極との間から、前記第１ゲート電極と前記第２ゲート電極との間に渡って一体的に配置するようにして前記第４絶縁膜、前記第５絶縁膜、および、前記第６絶縁膜を加工して、それぞれ、第２下部酸化膜、第２窒化膜、および、第２上部酸化膜とすることで、前記第２下部酸化膜、前記第２窒化膜、および、前記第２上部酸化膜からなる第２電荷蓄積膜を形成する工程と、
（ｈ）前記半導体基板と前記第３ゲート電極との間から、前記第１ゲート電極と前記第３ゲート電極との間に渡って一体的に配置するようにして前記第４絶縁膜、前記第５絶縁膜、および、前記第６絶縁膜を加工して、それぞれ、第３下部酸化膜、第３窒化膜、および、第３上部酸化膜とすることで、前記第３下部酸化膜、前記第３窒化膜、および、前記第３上部酸化膜からなる第３電荷蓄積膜を形成する工程とを有し、
前記（ａ）および（ｄ）工程では、
前記第１、第３、第４および第６絶縁膜として、酸化シリコンを主体とする絶縁膜によって形成し、
前記第２および第５絶縁膜として、窒化シリコンを主体とする絶縁膜によって形成することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４記載の半導体装置の製造方法において、
前記不揮発性メモリセルを形成する工程は、前記（ａ）工程を施す前に、更に、
（ｉ）前記半導体基板の主面に、第１導電型の第１半導体領域を形成する工程を有し、
前記（ｂ）〜（ｈ）工程では、前記半導体基板の主面上のうち、平面的に見て、前記第１半導体領域に含まれる位置に配置するようにして、前記第１〜第３電荷蓄積膜、および、前記第１〜第３ゲート電極を形成し、
前記（ｈ）工程の後に、更に、
（ｊ）前記第１半導体領域内における前記半導体基板の主面のうち、前記第２ゲート電極における、前記第１ゲート電極と隣り合わない方の側方下部に、第１導電型とは逆導電型の第２導電型の第２半導体領域を形成する工程と、
（ｋ）前記第１半導体領域内における前記半導体基板の主面のうち、前記第３ゲート電極における、前記第１ゲート電極と隣り合わない方の側方下部に、第２導電型の第３半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５記載の半導体装置の製造方法において、
前記不揮発性メモリセルを形成する工程は、前記（ｄ）工程の後、前記（ｅ）工程の前に、更に、
（ｌ）前記第２導体膜のうち、後の前記（ｆ）工程によって前記第３ゲート電極として加工される領域に対し、イオン注入によって不純物を導入する工程を有し、
前記（ｌ）工程を施すことで、前記（ｅ）工程と前記（ｆ）工程とでは、互いに異なる導電型、または、互いに異なる不純物濃度の第２ゲート電極および第３ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２７】
半導体基板に形成された複数の不揮発性メモリセルを有する半導体装置であって、
前記不揮発性メモリセルは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記半導体基板上および前記第１ゲート電極の側壁上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有し、
前記第１ゲート絶縁膜は、第１絶縁膜、第２絶縁膜および第１電荷トラップ膜を有し、
前記第２ゲート絶縁膜は、第３絶縁膜、第４絶縁膜および第２電荷トラップ膜を有し、
前記第１電荷トラップ膜は、前記第１絶縁膜および前記第２絶縁膜の間に形成されており、
前記第２電荷トラップ膜は、前記第３絶縁膜および前記第４絶縁膜の間に形成されており、
前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜および前記第４絶縁膜のうち少なくとも１つは、窒化シリコンよりも高い誘電率を有する高誘電率膜で形成されていることを特徴とする半導体装置。
【請求項２８】
請求項２７に記載の半導体装置において、
前記第１電荷トラップ膜および前記第２電荷トラップ膜は、それぞれ、窒化シリコン膜で形成されていることを特徴とする半導体装置。
【請求項２９】
半導体基板に形成された複数の不揮発性メモリセルを有する半導体装置であって、
前記不揮発性メモリセルは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記半導体基板上および前記第１ゲート電極の側壁上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有し、
前記第１ゲート絶縁膜は、第１絶縁膜、第２絶縁膜および第１電荷トラップ膜を有し、
前記第２ゲート絶縁膜は、第３絶縁膜、第４絶縁膜および第２電荷トラップ膜を有し、
前記第１電荷トラップ膜は、前記第１絶縁膜および前記第２絶縁膜の間に形成されており、
前記第２電荷トラップ膜は、前記第３絶縁膜および前記第４絶縁膜の間に形成されており、
前記第１電荷トラップ膜および前記第２電荷トラップ膜のうち少なくとも１つは、窒化シリコンよりも高い誘電率を有する高誘電率膜で形成されていることを特徴とする半導体装置。
【請求項３０】
請求項２７〜２９のいずれか１項に記載の半導体装置において、
前記高誘電率膜は、酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜または酸化タンタル膜のいずれか１つから構成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置技術に関し、特に、不揮発性メモリを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書き込み・消去が可能な不揮発性半導体記憶素子（不揮発性メモリセル）として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。これらの不揮発性メモリセルは、ＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（Filed Effect Transistor：ＦＥＴともいう）（以下、単にＭＩＳトランジスタ）のゲート電極下に浮遊状態（フローティング状態）の導体部を備えた構造（浮遊ゲート電極構造）や、電荷担体（キャリア）を蓄積する機能を有する絶縁膜を備えた構造となっている。これら浮遊ゲート電極や電荷蓄積膜に電荷を蓄積させ、ＭＩＳ構造によって電荷蓄積領域への電荷の注入または放出を制御することで、データ書き込みおよびデータ消去を実現している。
【０００３】
上記のように、電荷蓄積領域に電荷が注入（または放出）されると、ＭＩＳトランジスタの閾値電圧が変化する。ＭＩＳトランジスタにおいて、閾値電圧の変化は、印加するゲート電圧に応じて流れるドレイン電流の違いとして現れる。この、ＭＩＳトランジスタのドレイン電流量によって、電荷の蓄積状態、即ち、データ保持状態を読み出すことができる。以上のような、データ書き込み、消去、読み出し機能によって、メモリ動作を実現している。
【０００４】
電荷蓄積機能を有する絶縁膜として、窒化シリコンを主体とする絶縁膜（以下、単に窒化シリコン膜）が知られている。半導体基板上に形成した窒化シリコン膜は、形成条件によって内部に欠陥を多く含む膜となる。このような膜中の欠陥は、キャリアの捕獲準位（トラップ準位）として機能する。このような窒化シリコン膜のトラップ準位に捕獲された電荷は漏出し難い。そのため、窒化シリコン膜を電荷蓄積膜として利用した不揮発性メモリは長時間のデータ保持に優れている。
【０００５】
更に、窒化シリコン膜に捕獲されたキャリアが上部の電極や、下部の基板に容易に漏出しないように、窒化シリコン膜の両側を、他の絶縁膜で挟み込む構造が有用である。例えば、窒化シリコン膜の両側を、酸化シリコンを主体とする絶縁膜（以下、単に酸化シリコン膜）などで挟みこんだ、所謂ＯＮＯ（oxide/Nitride/oxide）絶縁膜が用いられている。この、ＯＮＯ絶縁膜をＭＩＳトランジスタのゲート絶縁膜と見立てて、読み出し動作を実現する不揮発性メモリセルがある。これは、ゲート電極（Metal）／ＯＮＯ絶縁膜／半導体基板（Semiconductor）を基本構成としており、所謂ＭＯＮＯＳ型の不揮発性メモリセル（以下、単にＭＯＮＯＳ型メモリセル）と称される。
【０００６】
例えば、特開２００１−１１０９１８号公報（特許文献１）には、ＭＯＮＯＳ型メモリセルの電荷蓄積膜の複数の領域に独立して電荷を蓄積することで、１つの電荷蓄積膜に２ビット以上の情報を蓄積する、所謂多値化の技術が開示されている。このような多値化によれば、不揮発性メモリセルの占有面積は変えずに、蓄積できる情報量をより多くすることができる。
【０００７】
また、例えば、特開２００３−３０９１９３号公報（特許文献２）には、隣接して配置させた２つのゲート電極を用いた、スプリットゲート型のＭＯＮＯＳ型メモリセル（以下、単にスプリットゲート型メモリセル）が開示されている。スプリットゲート型メモリセルは、制御ゲート電極（コントロールゲート電極、選択ゲート電極などともいう）とメモリゲート電極とを有する。制御ゲート電極は、通常のＭＩＳトランジスタのゲート電極と同様、チャネル領域への反転層の形成を目的とした電界を発生させる役割を担う。一方、メモリゲート電極は、ＯＮＯ絶縁膜におけるキャリアの注入または放出を目的とした電位勾配を生じさせる役割を担う。
【特許文献１】特開２００１−１１０９１８号公報
【特許文献２】特開２００３−３０９１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明者らが上記のようなＭＯＮＯＳ型メモリセルの更なる大容量化、高性能化を実現し得る技術を検討したところ、以下のような課題を有することが明らかになった。
【０００９】
本発明者らは、ＭＯＮＯＳ型メモリセルの記憶容量を増加する技術として、多値化技術を検討した。これは、ＭＯＮＯＳ型メモリセルの特徴の一つである局所書き込み技術を用いて、電荷蓄積膜の複数の位置に独立して電荷を注入する技術である。これにより、１つの電荷蓄積膜に２ビット以上の情報を記憶できる。従って、１セル１ビットの記憶が可能な通常の不揮発性メモリセルと比較して、記憶容量を２倍以上にできる。
【００１０】
ここで、上記のようなＭＯＮＯＳ型メモリセルにおいては、１つの電荷蓄積膜に対して１つのゲート電極が対応している。従って、１つの電荷蓄積膜の異なる箇所における電荷の制御は、１つのゲート電極で行わなければならない。そのためには複雑な制御回路を必要とし、本発明者らの検討によれば、大規模な制御回路を要することが分かった。結果として、ＭＯＮＯＳ型メモリセルの更なる大容量化を妨げる一原因となる。
【００１１】
また、上記のようなＭＯＮＯＳ型メモリセルの更なる大容量化、高性能化のための微細化に際して、以下のような課題がある。即ち、異なる箇所であっても、１つの電荷蓄積膜中の複数の箇所に電荷を注入する場合、セルの微細化に伴って、これらの距離も次第に近接し、蓄積した電荷による電界効果は互いに干渉するようになる。これにより、多値記憶状態を維持できなくなる。結果として、ＭＯＮＯＳ型メモリセルを有する半導体装置の信頼性を低下させてしまう。このような信頼性の低下を回避するためには、ＭＯＮＯＳ型メモリセルの微細化が困難となり、これは、ＭＯＮＯＳ型メモリセルの更なる高性能化を妨げる要因となる。
【００１２】
以上のように、本発明者らが検討したＭＯＮＯＳ型メモリセルを備えた半導体装置では、記憶情報の更なる大容量化が困難であることが分かった。
【００１３】
そこで、本発明の目的は、不揮発性メモリを有する半導体装置の記憶容量を増加させる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００１６】
半導体基板に形成された不揮発性メモリセルは、主面上に第１電荷蓄積膜を隔てて配置された第１ゲート電極と、同主面上に第２電荷蓄積膜を隔てて、かつ、第１ゲート電極に隣り合うようにして配置された第２ゲート電極とを有し、第１ゲート電極と第２ゲート電極との間には、第２電荷蓄積膜が、半導体基板と第２ゲート電極との間から一体的に配置されていることで、第１ゲート電極と第２ゲート電極とは互いに絶縁されている。第１電荷蓄積膜は、半導体基板に近い方から順に、第１下部酸化膜、第１窒化膜、および、第１上部酸化膜によって形成され、第２電荷蓄積膜は、半導体基板または第１ゲート電極に近い方から順に、第２下部酸化膜、第２窒化膜、および、第２上部酸化膜によって形成されており、それぞれ、電荷を蓄積する機能を有する。第１、第２下部酸化膜、および、第１、第２上部酸化膜は酸化シリコンを主体とする絶縁膜である。第１、第２窒化膜は窒化シリコンを主体とする絶縁膜である。第１電荷蓄積膜と第２電荷蓄積膜とに対しては、独立して電荷の注入または放出を施すことで、それぞれが少なくとも１ビットの情報を記憶する機能を有することで、不揮発性メモリセルは少なくとも２ビットの情報を記憶する。
【発明の効果】
【００１７】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下のとおりである。
【００１８】
即ち、不揮発性メモリを有する半導体装置の記憶容量を増加させることができる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
（実施の形態１）
本実施の形態１の半導体装置が有する不揮発性メモリセルの構造を、図１を用いて詳しく説明する。図１は、本実施の形態１の不揮発性メモリセルＮＶＭ１の要部断面図である。本実施の形態１の半導体装置は、シリコン基板（半導体基板）１に形成された複数の不揮発性メモリセルＮＶＭ１を有する。
【００２１】
シリコン基板１は、単結晶のシリコン（Ｓｉ）からなる薄板状の半導体材料であり、ｐ型導電型であってもｎ型導電型であっても良い。本実施の形態１では、シリコン基板１はｎ型とする。シリコン基板１や、単結晶シリコンからなる他の半導体領域などにおいて、ｐ型導電型とは、ドナー不純物よりもアクセプタ不純物を多く含み、多数キャリアが正孔（ホール）であるような半導体材料の導電型を表す。一方、ｎ型導電型とは、アクセプタ不純物よりもドナー不純物を多く含み、多数キャリアが電子であるような半導体材料の導電型を表す。ｐ型導電型とｎ型導電型は互いに逆導電型である。以下では、第１導電型をｐ型導電型と表し、第１導電型とは逆導電型の第２導電型をｎ型導電型と表すが、本実施の形態１の半導体装置において、これらの関係は逆であっても良い。
【００２２】
本実施の形態１の不揮発性メモリセルＮＶＭ１は、以下で詳しく説明する構成要素を有する。シリコン基板１の主面ｓ１には、ｐ型導電型の半導体領域であるｐウェル（第１半導体領域）ｐｗが形成されている。
【００２３】
シリコン基板１のうち、ｐウェルｐｗに平面的に含まれる領域の主面ｓ１上には、第１ゲート絶縁膜（第１電荷蓄積膜）ＭＩ１を隔てて、第１メモリゲート電極（第１ゲート電極）ＭＧ１が配置されている。
【００２４】
本実施の形態１の第１電荷蓄積膜ＭＩ１は、シリコン基板１に近い方から順に、第１ボトム酸化膜（第１下部酸化膜）Ｏｂ１、第１窒化膜Ｎ１、および、第１トップ酸化膜（第１上部酸化膜）Ｏｔ１によって形成されている。第１ボトムおよびトップ酸化膜Ｏｂ１，Ｏｔ１は、酸化シリコンを主体とする絶縁膜によって形成され、第１窒化膜Ｎ１は、窒化シリコンを主体とする絶縁膜によって形成されている。即ち、本実施の形態１の第１電荷蓄積膜ＭＩ１は、第１窒化膜Ｎ１が第１ボトム酸化膜Ｏｂ１および第１トップ酸化膜Ｏｔ１に挟まれたＯＮＯ構造となっている。このようなＯＮＯ構造の第１電荷蓄積膜ＭＩ１は、電荷を蓄積する機能を有する絶縁膜である。特に、第１窒化膜Ｎ１が、電荷をトラップする膜として機能している。
【００２５】
また、本実施の形態１の第１メモリゲート電極ＭＧ１は、多結晶シリコンを主体とする導体膜である。なお、このような第１メモリゲート電極ＭＧ１の導電型は、ｎ型であってもｐ型であっても良い。ただし、不揮発性メモリセルＮＶＭ１のメモリ動作方法によって、より適した第１メモリゲート電極ＭＧ１の導電型の条件がある。これに関しては、後に詳細に説明する。
【００２６】
また、シリコン基板１のうち、ｐウェルｐｗに平面的に含まれる領域の主面ｓ１上には、第２ゲート絶縁膜（第２電荷蓄積膜）ＭＩ２を隔てて、第２メモリゲート電極（第２ゲート電極）ＭＧ２が配置されている。この第２メモリゲート電極ＭＧ２は、シリコン基板１の主面ｓ１上において、第１メモリゲート電極ＭＧ１の一方の側壁に隣り合うようにして配置されている。そして、第２電荷蓄積膜ＭＩ２は、シリコン基板１と第２メモリゲート電極ＭＧ２との間から、第１メモリゲート電極ＭＧ１と第２メモリゲート電極ＭＧ２との間に渡って一体的に配置されている。このように、第１メモリゲート電極ＭＧ１と第２メモリゲート電極ＭＧ２とは、第２電荷蓄積膜ＭＩ２によって互いに絶縁された状態で配置されていることになる。
【００２７】
本実施の形態１の第２電荷蓄積膜ＭＩ２は、シリコン基板１または第１メモリゲート電極ＭＧ１に近い方から順に、第２ボトム酸化膜（第２下部酸化膜）Ｏｂ２、第２窒化膜Ｎ２、および、第２トップ酸化膜（第２上部酸化膜）Ｏｔ２によって形成されている。第２ボトムおよびトップ酸化膜Ｏｂ２，Ｏｔ２は、酸化シリコンを主体とする絶縁膜によって形成され、第２窒化膜Ｎ２は、窒化シリコンを主体とする絶縁膜によって形成されている。即ち、本実施の形態１の第２電荷蓄積膜ＭＩ２は、第２窒化膜Ｎ２が第２ボトム酸化膜Ｏｂ２および第２トップ酸化膜Ｏｔ２に挟まれたＯＮＯ構造となっている。このようなＯＮＯ構造の第２電荷蓄積膜ＭＩ２は、電荷を蓄積する機能を有する絶縁膜である。特に、第２窒化膜Ｎ２が電荷をトラップする膜として機能している。
【００２８】
また、本実施の形態１の第２メモリゲート電極ＭＧ２は、多結晶シリコンを主体とする導体膜である。なお、このような第２メモリゲート電極ＭＧ２の導電型は、ｎ型であってもｐ型であっても良い。ただし、不揮発性メモリセルＮＶＭ１のメモリ動作方法によって、より適した第２メモリゲート電極ＭＧ２の導電型の条件がある。これに関しては、後に詳しく説明する。
【００２９】
なお、本実施の形態１の不揮発性メモリセルＮＶＭ１では、第１メモリゲート電極ＭＧ１と第２メモリゲート電極ＭＧ２との間に配置する絶縁膜は、第１電荷蓄積膜ＭＩ１であっても良い。その場合、第１電荷蓄積膜ＭＩ１は、シリコン基板１と第１メモリゲート電極ＭＧ１との間から第２メモリゲート電極ＭＧ２と第１メモリゲート電極ＭＧ１との間に渡って一体的に配置される。この観点から、上記の構造において、第１メモリゲート電極ＭＧ１および第１電荷蓄積膜ＭＩ１と、第２メモリゲート電極ＭＧ２および第２電荷蓄積膜ＭＩ２とは対称であり、互いに読み替えて差し支え無い。以下、特筆しない限り同様であるとする。以下では、上記の通り、第１メモリゲート電極ＭＧ１と第２メモリゲート電極ＭＧ２との間には、第２電荷蓄積膜ＭＩ２が配置されているとして、説明を続ける。
【００３０】
ここで、第１電荷蓄積膜ＭＩ１と第２電荷蓄積膜ＭＩ２とにおいて、電荷を捕獲する第１窒化膜Ｎ１と第２窒化膜Ｎ２との間には第２ボトム酸化膜Ｏｂ２が配置されている。従って、この第２ボトム酸化膜Ｏｂ２によって、電荷の漏出を防ぐことができ、第１電荷蓄積膜ＭＩ１と第２電荷蓄積膜ＭＩ２との間での電荷蓄積状態の干渉は、より起こり難くなる。このように、本実施の形態１の不揮発性メモリセルＮＶＭ１は、１セル内に、第１電荷蓄積膜ＭＩ１および第２電荷蓄積膜ＭＩ２の２つの独立した電荷蓄積膜を有している。
【００３１】
そして、このような第１電荷蓄積膜ＭＩ１と第２電荷蓄積膜ＭＩ２とに対しては、独立して電荷の注入または放出を施すことで、それぞれが少なくとも１ビットの情報を記憶する機能を有している。従って、本実施の形態１の不揮発性メモリセルＮＶＭ１は、１セルで、少なくとも２ビットの情報を記憶することができる。結果として、不揮発性メモリを有する半導体装置の記憶容量を増加させることができる。電荷の注入または放出の方法（動作方法）や、そのためにより適した構造に関しては、後に詳しく説明する。
【００３２】
更に、上記のように、第１窒化膜Ｎ１および第２窒化膜Ｎ２に捕獲された電荷は、互いに干渉し難い構造となっており、不揮発性メモリセルＮＶＭ１の微細化による高集積化、大容量化にも適した構造である。結果として、不揮発性メモリを有する半導体装置の記憶容量をより増加させることができる。
【００３３】
以下では、上記のような２つの第１および第２電荷蓄積膜ＭＩ１，ＭＩ２に対して、電荷を注入または放出させるために必要な構成について、詳しく説明する。
【００３４】
シリコン基板１の主面ｓ１において第１および第２メモリゲート電極ＭＧ１，ＭＧ２を平面的に含むようにして形成されたｐウェルｐｗ内には、不揮発性メモリセルＮＶＭ１に電荷を供給するために、以下のような半導体領域が形成されている。
【００３５】
ｐウェルｐｗ内におけるシリコン基板１の主面のうち、第２メモリゲート電極ＭＧ２における第１メモリゲート電極ＭＧ１と隣り合わない方の側方下部に、ｎ型の半導体領域である第１エクステンション領域（第２半導体領域）ＥＸａが形成されている。更に、ｐウェルｐｗ内には、この第１エクステンション領域ＥＸａに対して電荷を授受するための第１ソース・ドレイン領域ＳＤａが形成されている。第１ソース・ドレイン領域ＳＤａは、外部と第１エクステンション領域ＥＸａとの間での電荷の授受を潤滑に行うために、第１エクステンション領域ＥＸａと同じｎ型導電型となっており、より高い不純物濃度を有している。
【００３６】
また、ｐウェルｐｗ内におけるシリコン基板１の主面のうち、第１メモリゲート電極ＭＧ１における第２メモリゲート電極ＭＧ２と隣り合わない方の側方下部に、ｎ型の半導体領域である第２エクステンション領域（第３半導体領域）ＥＸｂが形成されている。更に、ｐウェルｐｗ内には、この第２エクステンション領域ＥＸｂに対して電荷を授受するための第２ソース・ドレイン領域ＳＤｂが形成されている。第２ソース・ドレイン領域ＳＤｂは、外部と第２エクステンション領域ＥＸｂとの間での電荷の授受を潤滑に行うために、第２エクステンション領域ＥＸｂと同じｎ型導電型となっており、より高い不純物濃度を有している。
【００３７】
また、第１および第２メモリゲート電極ＭＧ１，ＭＧ２が互いに隣り合っていない方の側壁から、その側方下部の第１および第２エクステンション領域ＥＸａ，ＥＸｂの表面を覆うようにして、サイドウォールスペーサｓｗが形成されている。サイドウォールスペーサｓｗは、例えば酸化シリコン膜などからなる絶縁体であり、各ゲート電極と周囲の配線やプラグなどとを絶縁するために配置している。
【００３８】
本実施の形態１の不揮発性メモリセルＮＶＭ１は、第１および第２電荷蓄積膜ＭＩ１，ＭＩ２に対して、第１メモリゲート電極ＭＧ１、第２メモリゲート電極ＭＧ２、ｐウェルｐｗ、第１エクステンション領域ＥＸａ、または、第２エクステンション領域ＥＸｂに電圧を印加することで生じる電界効果によって、電荷を授受する。より具体的な方法は、後に詳しく説明する。
【００３９】
また、上記のそれぞれの要素に対しての給電仕様を以下のように表す。第１メモリゲート電極ＭＧ１に印加する電圧は第１メモリゲート電圧Ｖｇａと表し、第２メモリゲート電極ＭＧ２に印加する電圧は第２メモリゲート電圧Ｖｇｂと表す。また、第１エクステンション領域ＥＸａには、第１ソース・ドレイン領域ＳＤａを通じて電圧が印加され、それを、第１ソース・ドレイン電圧Ｖｎａと表す。また、第２エクステンション領域ＥＸｂには、第２ソース・ドレイン領域ＳＤｂを通じて電圧が印加され、それを、第２ソース・ドレイン電圧Ｖｎｂと表す。また、ｐウェルｐｗに印加する電圧は基板電圧Ｖｓｕｂと表す。
【００４０】
本実施の形態１の不揮発性メモリセルＮＶＭ１は以上のような基本構成を有する。以下では、より具体的な動作方法を説明する。本実施の形態１の不揮発性メモリセルＮＶＭ１は、第１および第２メモリゲート電極ＭＧ１，ＭＧ２をゲート電極、第１および第２電荷蓄積膜ＭＩ１，ＭＩ２をゲート絶縁膜、ｎ型の第１および第２ソース・ドレイン領域ＳＤａ，ＳＤｂをソース・ドレイン領域、そして、ｎ型の第１および第２エクステンション領域ＥＸａ，ＥＸｂをエクステンション領域と見れば、ｐ型のｐウェルｐｗの中に形成されたｎチャネル型のＭＩＳトランジスタ（以下、単にｎ型ＭＩＳトランジスタ）である。従って、ゲート絶縁膜である第１または第２電荷蓄積膜ＭＩ１，ＭＩ２が負に帯電するほど、閾値電圧は上昇する。一方、ゲート絶縁膜である第１または第２電荷蓄積膜ＭＩ１，ＭＩ２が正に帯電するほど、閾値電圧は低下する。
【００４１】
このように、第１または第２電荷蓄積膜ＭＩ１，ＭＩ２の荷電状態によって、ｎ型ＭＩＳトランジスタとしての不揮発性メモリセルＮＶＭ１の閾値が変動し、これをソース・ドレイン間電流値として読み出すことができる。本実施の形態１の不揮発性メモリセルＮＶＭ１に対しては、各電荷蓄積膜ＭＩ１，ＭＩ２に電子を注入して、閾値電圧が上昇した状態（ソース・ドレイン間電流がより小さい状態）を書き込み状態とする。また、各電荷蓄積膜ＭＩ１，ＭＩ２に正孔を注入するか、書き込みで注入した電子を引き抜いて、閾値電圧が低下した状態（ソース・ドレイン間電流がより大きい状態）を消去状態とする。
【００４２】
第１の動作方法を、図２〜図６を用いて説明する。図２は第１の動作方法の電圧印加条件を示す表である。
【００４３】
第１の動作方法では、所謂ソースサイド注入（Source Side Injection：ＳＳＩ）方式と呼ばれる方法により、第１および第２電荷蓄積膜ＭＩ１，ＭＩ２に対して、ホットキャリアとしての電子（ホットエレクトロン）を注入することで、書き込み動作を行う（以下の説明または図中では、ＳＳＩ−ＨＥ方式と表記する）。ＳＳＩ−ＨＥ方式による書き込み動作を以下で詳しく説明する。
【００４４】
第１の動作方法における、第１電荷蓄積膜ＭＩ１への電子の注入による書き込み動作を、図２を参照しながら、図３を用いて説明する。第１電荷蓄積膜ＭＩ１への書き込み動作では、例えば、第１メモリゲート電圧Ｖｇａを１０Ｖ、第２メモリゲート電圧Ｖｇｂを３．３Ｖ、第１ソース・ドレイン電圧Ｖｎａを０．５Ｖ、第２ソース・ドレイン電圧Ｖｎｂを６Ｖ、および、基板電圧Ｖｓｕｂを０Ｖとする。
【００４５】
第１および第２メモリゲート電圧Ｖｇａ，Ｖｇｂは、ゲート電極直下のｐウェルｐｗに反転層（チャネル）が形成されるのに十分な電圧である。そして、上記のような各ソース・ドレイン電圧Ｖｎａ，Ｖｎｂ条件下では、第１エクステンション領域ＥＸａから第２エクステンション領域ＥＸｂに向かって、チャネル領域を電子ｅがドリフト輸送する。
【００４６】
ここで、上記のように、第１メモリゲート電圧Ｖｇａは、第２メモリゲート電圧Ｖｇｂよりも十分高い電圧となっている。従って、上記のようにチャネル領域をドリフト輸送する電子ｅは、第２メモリゲート電極ＭＧ２と第１メモリゲート電極ＭＧ１との境界で、強い電界の作用を受ける。これにより、ドリフトによって輸送している電子ｅは、大きいエネルギーを持って、第１メモリゲート電極ＭＧ１に引かれる。このような電子ｅは、シリコンの伝導帯端から見た第１ボトム酸化膜Ｏｂ１の伝導帯端の高さ（障壁高さ、バリアハイト）よりも大きいエネルギーを受けて、ホットエレクトロン化し得る。第１メモリゲート電極ＭＧ１側に引かれ、かつ、ホットエレクトロン化した電子ｅは、第１ボトム酸化膜Ｏｂ１を越えて第１窒化膜Ｎ１に注入される。以上のように、ＳＳＩ方式によって、第１電荷蓄積膜ＭＩ１に電子ｅを注入し、第１メモリゲート電極ＭＧ１の閾値電圧を上昇させることで、第１電荷蓄積膜ＭＩ１を書き込み状態とする。
【００４７】
第１の動作方法における、第２電荷蓄積膜ＭＩ２への電子の注入による書き込み動作を、図２を参照しながら、図４を用いて説明する。第２電荷蓄積膜ＭＩ２への書き込み動作では、例えば、第１メモリゲート電圧Ｖｇａを３．３Ｖ、第２メモリゲート電圧Ｖｇｂを１０Ｖ、第１ソース・ドレイン電圧Ｖｎａを６Ｖ、第２ソース・ドレイン電圧Ｖｎｂを０．５Ｖ、および、基板電圧Ｖｓｕｂを０Ｖとする。
【００４８】
第１および第２メモリゲート電圧Ｖｇａ，Ｖｇｂは、ゲート電極直下のｐウェルｐｗに反転層（チャネル）が形成されるのに十分な電圧である。そして、上記のような各ソース・ドレイン電圧Ｖｎａ，Ｖｎｂ条件下では、第２エクステンション領域ＥＸｂから第１エクステンション領域ＥＸａに向かって、チャネル領域を電子ｅがドリフト輸送する。
【００４９】
ここで、上記のように、第２メモリゲート電圧Ｖｇｂは、第１メモリゲート電圧Ｖｇａよりも十分高い電圧となっている。従って、上記のようにチャネル領域をドリフト輸送する電子ｅは、第１メモリゲート電極ＭＧ１と第２メモリゲート電極ＭＧ２との境界で、強い電界の作用を受ける。これにより、ドリフトによって輸送している電子ｅは、大きいエネルギーを持って、第２メモリゲート電極ＭＧ２に引かれる。このような電子ｅは、第２ボトム酸化膜Ｏｂ２のバリアハイトよりも大きいエネルギーを受けて、ホットエレクトロン化し得る。第２メモリゲート電極ＭＧ２側に引かれ、かつ、ホットエレクトロン化した電子ｅは、第２ボトム酸化膜Ｏｂ２を越えて第２窒化膜Ｎ２に注入される。以上のように、ＳＳＩ方式によって、第２電荷蓄積膜ＭＩ２に電子ｅを注入し、第２メモリゲート電極ＭＧ２の閾値電圧を上昇させることで、第２電荷蓄積膜ＭＩ２を書き込み状態とする。
【００５０】
本実施の形態１の不揮発性メモリセルＮＶＭ１の第１の動作方法では、各電荷蓄積膜ＭＩ１，ＭＩ２への書き込み動作を、上記のようなＳＳＩ−ＨＥ方式によって行うことで、以下のような効果を有する。即ち、ＳＳＩ−ＨＥ方式によれば、ソース・ドレイン間を輸送するドリフト電子ｅの大多数をホットエレクトロン化して注入するから、書き込み動作に際して、ソース・ドレイン間電流は小さい値となる。また、高いエネルギーを有するホットキャリアによる書き込み動作は、高速である。従って、ＳＳＩ−ＨＥ方式による書き込み動作によれば、小さい電流で、高速に書き込むことができる。書き込み電流が小さいことは、周辺回路のチャージポンプの容量が小さくて済み、これにより、電源部分をより小規模にすることができる。結果として、不揮発性メモリを有する半導体装置の記憶容量をより増加させることができる。
【００５１】
以下の説明や動作条件を示す表中などで適用する、ＳＳＩ−ＨＥ方式による書き込み動作は、全て同様の効果を有することとし、重複した説明は省略する。
【００５２】
また、第１の動作方法では、所謂バンド間トンネル（Band to Band Tunneling：ＢＴＢＴ）現象によって電子−正孔（ホール）対を生成し、そのうちのホールをホットキャリア（ホットホール）化し、第１および第２電荷蓄積膜ＭＩ１，ＭＩ２に対して注入することで、消去動作を行う（以下の説明または図中では、ＢＴＢＴ−ＨＨ方式と表記する）。ＢＴＢＴ方式による消去動作を以下で詳しく説明する。
【００５３】
第１の動作方法における、第１電荷蓄積膜ＭＩ１への正孔の注入による消去動作を、図２を参照しながら、図５を用いて説明する。第１電荷蓄積膜ＭＩ１の消去動作では、例えば、第１メモリゲート電圧Ｖｇａを−６Ｖ、第２メモリゲート電圧Ｖｇｂを０Ｖ、第１ソース・ドレイン電圧Ｖｎａを開放状態、第２ソース・ドレイン電圧Ｖｎｂを６Ｖ、および、基板電圧Ｖｓｕｂを０Ｖとする。
【００５４】
このような電圧条件にすると、第２エクステンション領域ＥＸｂとｐウェルｐｗとの間でのＢＴＢＴ現象により、第２エクステンション領域ＥＸｂ付近に多量の電子ｅ−正孔ｈ対が生成する。そのうち、生成した電子ｅは正の第２ソース・ドレイン電圧Ｖｎｂに引かれて、第２ソース・ドレイン領域ＳＤｂに流れ込む。一方、生成した正孔ｈは、高い負電圧の第１メモリゲート電圧Ｖｇａによってホットホール化し、第１ボトム酸化膜Ｏｂ１を越え、第１窒化膜Ｎ１に注入される。なお、生成した正孔ｈの一部は、接地電圧である基板電圧Ｖｓｕｂが印加されたｐウェルｐｗにも流れる。以上のように、ＢＴＢＴ現象によって生成した正孔ｈを、第１電荷蓄積膜ＭＩ１に注入し、第１メモリゲート電極ＭＧ１の閾値電圧を低下させることで、第１電荷蓄積膜ＭＩ１を消去状態とする。
【００５５】
第１の動作方法における、第２電荷蓄積膜ＭＩ２への正孔の注入による消去動作を、図２を参照しながら、図６を用いて説明する。第２電荷蓄積膜ＭＩ２の消去動作では、例えば、第１メモリゲート電圧Ｖｇａを０Ｖ、第２メモリゲート電圧Ｖｇｂを−６Ｖ、第１ソース・ドレイン電圧Ｖｎａを６Ｖ、第２ソース・ドレイン電圧Ｖｎｂを開放状態、および、基板電圧Ｖｓｕｂを０Ｖとする。
【００５６】
このような電圧条件にすると、第１エクステンション領域ＥＸａとｐウェルｐｗとの間でのＢＴＢＴ現象により、第１エクステンション領域ＥＸａ付近に多量の電子ｅ−正孔ｈ対が生成する。そのうち、生成した電子ｅは正の第１ソース・ドレイン電圧Ｖｎａに引かれて、第１ソース・ドレイン領域ＳＤａに流れ込む。一方、生成した正孔ｈは、高い負電圧の第２メモリゲート電圧Ｖｇｂによってホットホール化し、第２ボトム酸化膜Ｏｂ２を越え、第２窒化膜Ｎ２に注入される。なお、生成した正孔ｈの一部は、接地電圧である基板電圧Ｖｓｕｂが印加されたｐウェルｐｗにも流れる。以上のように、ＢＴＢＴ現象によって生成した正孔ｈを、第２電荷蓄積膜ＭＩ２に注入し、第２メモリゲート電極ＭＧ２の閾値電圧を低下させることで、第２電荷蓄積膜ＭＩ２を消去状態とする。
【００５７】
本実施の形態１の不揮発性メモリセルＮＶＭ１の第１の動作方法では、各電荷蓄積膜ＭＩ１，ＭＩ２への書き込み動作を、上記のようなＢＴＢＴ−ＨＨ方式によって行うことで、以下のような効果を有する。即ち、ＢＴＢＴ−ＨＨ方式によれば、ホットキャリアとしてのホットホールを注入することで、高速な消去動作を実現できる。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【００５８】
以下の説明や動作条件を示す表中などで適用する、ＢＴＢＴ−ＨＨ方式による消去動作は、全て同様の効果を有することとし、重複した説明は省略する。
【００５９】
また、第１電荷蓄積膜ＭＩ１の記憶状態を読み出すための読み出し動作は、例えば、図２に示すように、第１メモリゲート電圧Ｖｇａを０Ｖ、第２メモリゲート電圧Ｖｇｂを３．３Ｖ、第１ソース・ドレイン電圧Ｖｎａを０Ｖ、第２ソース・ドレイン電圧Ｖｎｂを３．３Ｖ、および、基板電圧Ｖｓｕｂを０Ｖとする。
【００６０】
不揮発性メモリセルＮＶＭ１をｎ型ＭＩＳトランジスタと見た場合、第２メモリゲート電極ＭＧ２に関しては、第２電荷蓄積膜ＭＩ２の荷電状態によらず、その直下に反転層が形成されるのに十分なゲート電圧が印加されている。また、ソース・ドレイン間にもチャネル層をキャリアがドリフトするのに十分なバイアスが印加されている。従って、得られる読み出し電流の大きさは、第１電荷蓄積膜ＭＩ１の荷電状態によって差を生じる。より詳しくは、第１電荷蓄積膜ＭＩ１が上記の書き込み動作を受け、第１メモリゲート電極ＭＧ１の閾値電圧が上昇した状態であれば、ソース・ドレイン間電流は小さい。一方、第１電荷蓄積膜ＭＩ１が上記の消去動作を受け、第１メモリゲート電極ＭＧ１の閾低電圧が低下した状態であれば、ソース・ドレイン間電流は大きい。このようにして、第１電荷蓄積膜ＭＩ１のメモリ状態を読み出すことができる。
【００６１】
また、第２電荷蓄積膜ＭＩ２の記憶状態に関しても、図２に示す電圧印加条件のようにして読み出すことが出来る。その原理は、上記の第１電荷蓄積膜ＭＩ１の記憶状態を読み出す方法と同様であり、ここでの重複した説明は省略する。
【００６２】
以上をまとめると、本実施の形態１の不揮発性メモリセルＮＶＭ１では、１セル内で少なくとも２ビットの情報を独立して記憶することができる。そして、そのメモリ動作（書き込み動作、消去動作、読み出し動作）も、１ビットずつ独立して行うことができる。従って、本実施の形態１の不揮発性メモリセルＮＶＭ１では、１セル内で１ビットの情報を記憶する不揮発性メモリセルと比較して、少なくとも２倍の情報を記憶することができる。結果として、不揮発性メモリを有する半導体装置の記憶容量を増加させることができる。
【００６３】
更に、本実施の形態１の不揮発性メモリセルＮＶＭ１において、上記の第１の動作方法によってメモリ動作を行う場合には、第１メモリゲート電極ＭＧ１のゲート長と第２メモリゲート電極ＭＧ２のゲート長とは、同程度の長さであるような構造の方が、より好ましい。その理由を、以下で詳しく説明する。
【００６４】
ここで、各メモリゲート電極ＭＧ１，ＭＧ２のゲート長に関して、図７を用いて説明する。各メモリゲート電極ＭＧ１，ＭＧ２の寸法のうち、直下の反転層中をキャリアが輸送する方向に沿った長さがゲート長である。これは、通常のＭＩＳトランジスタと同様、各メモリゲート電極ＭＧ１，ＭＧ２において、両ソース・ドレイン領域ＳＤａ，ＳＤｂに平面的に挟まれる部分の長さである。第１メモリゲート電極のゲート長を第１メモリゲート長Ｌｇａ、第２メモリゲート電極ＭＧ２のゲート長を第２メモリゲート長Ｌｇｂと記す。
【００６５】
本実施の形態１の不揮発性メモリセルＮＶＭ１の第１の動作方法では、上記図５、図６で説明したように、第１および第２電荷蓄積膜ＭＩ１，ＭＩ２共に、ＢＴＢＴ−ＨＨ方式によって消去動作を行う。ＢＴＢＴ−ＨＨ方式では、各メモリゲート電極ＭＧ１，ＭＧ２の側方下部に位置する各エクステンション領域ＥＸａ，ＥＸｂ付近から、正孔ｈが注入される。言い換えれば、ＢＴＢＴ−ＨＨ方式では、各電荷蓄積膜ＭＩ１，ＭＩ２の一部に局所的に正孔ｈが注入される。従って、所望の荷電状態となる正孔ｈの注入量に達する時間（消去時間：消去状態と見なせる閾値電圧に至る時間）は、各メモリゲート電極ＭＧ１，ＭＧ２の寸法による。特に、ゲート長が長いほど、消去時間が長い。
【００６６】
ここで、本実施の形態１の不揮発性メモリセルＮＶＭ１において、第１電荷蓄積膜ＭＩ１と第２電荷蓄積膜ＭＩ２とを消去状態とする時間は、その差が小さいほど好適である。なぜなら、領域によって消去時間が異なる場合、最も遅い部分にメモリ全体の消去時間が律速されてしまうからである。即ち、不揮発性メモリセルＮＶＭ１の寸法を揃えて考えた場合、第１メモリゲート長Ｌｇａと第２メモリゲート長Ｌｇｂとが同じ長さのときに、最も高速化できる。従って、本実施の形態１の不揮発性メモリセルＮＶＭ１の第１の動作方法においては、第１メモリゲート長Ｌｇａおよび第２メモリゲート長Ｌｇｂはより短いほど好ましく、互いに同程度の長さである方が、より好ましい。これによって、消去動作がより高速な不揮発性メモリセルＮＶＭ１とすることができるからである。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【００６７】
更に、本実施の形態１の不揮発性メモリセルＮＶＭ１において、上記の第１の動作方法によってメモリ動作を行う場合には、第１エクステンション領域ＥＸａの不純物濃度と、第２エクステンション領域ＥＸｂの不純物濃度とは、同程度の濃度であるような構造の方が、より好ましい。その理由は、上記で説明したゲート長が同様である方が好ましい理由とほぼ同様であり、以下で説明する。
【００６８】
ＢＴＢＴ−方式による消去動作において、正孔ｈは第１または第２エクステンション領域ＥＸａ，ＥＸｂでのＢＴＢＴ現象によって生成される。よって、その生成源である第１エクステンション領域ＥＸａ、第２エクステンション領域ＥＸｂの不純物濃度は、高い方がより電子ｅ／正孔ｈ対の生成効率が高く、消去動作が速くなる。
【００６９】
ここで、第１および第２エクステンション領域ＥＸａ，Ｅｘｂの不純物濃度は、例えば読み出し動作時のように、不揮発性メモリセルＮＶＭ１をＭＩＳトランジスタとして用いる際の動作特性に応じて要求される。通常のＭＩＳトランジスタでは、エクステンション領域の不純物濃度は、ソース・ドレイン領域の不純物濃度よりも低い。即ち、第１および第２エクステンション領域ＥＸａ，Ｅｘｂの不純物濃度は上限値を有する。従って、第１および第２エクステンション領域ＥＸａ，ＥＸｂの不純物濃度は、それぞれが、特性から要求される上限値を越えない程度に高いほど、より消去動作を高速化できる。
【００７０】
また、本実施の形態１の不揮発性メモリセルＮＶＭ１において、第１電荷蓄積膜ＭＩ１と第２電荷蓄積膜ＭＩ２とを消去状態とする時間は、その差が小さいほど好適である。なぜなら、領域によって消去時間が異なる場合、最も遅い部分にメモリ全体の消去時間が律速されてしまうからである。即ち、それぞれが上限を越えないほど高い不純物濃度の第１および第２エクステンション領域ＥＸａ，ＥＸｂである場合、それぞれの不純物濃度が同じ濃度であるときに、最も高速化できる。従って、本実施の形態１の不揮発性メモリセルＮＶＭ１の第１の動作方法においては、第１エクステンション領域ＥＸａの不純物濃度および第２エクステンション領域ＥＸｂの濃度はより高い方が好ましく、互いに同程度の濃度である方が、より好ましい。これによって、消去動作がより高速な不揮発性メモリセルＮＶＭ１とすることができるからである。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【００７１】
次に、第２の動作方法を、図８〜図１０を用いて説明する。図８は第２の動作方法の電圧印加条件を示す表である。
【００７２】
第２の動作方法では、上記第１の動作方法と同様にして、ＳＳＩ−ＨＥ方式によって書き込み動作を行う。その電圧印加条件なども上記の説明と同様であり、ここでの重複した説明は省略する。ＳＳＩ−ＨＥ方式で書き込み動作を行うことの効果も、上記の説明と同様である。また、読み出し動作においても、上記の第１の動作方法で説明した方法と同様であり、ここでの重複した説明は省略する。
【００７３】
また、第２の動作方法では、第１および第２電荷蓄積膜ＭＩ１，ＭＩ２に対して、所謂ＦＮ（Fowler-Nordheim）トンネル効果によって電荷を授受することで、消去動作を行う（以下の説明または図中では、ＦＮトンネリング方式と表記する）。ＦＮトンネリング方式による消去動作を以下で詳しく説明する。
【００７４】
第２の動作方法における、第１電荷蓄積膜ＭＩ１への電荷の授受による消去動作を、図８を参照しながら、図９を用いて説明する。第１電荷蓄積膜ＭＩ１の消去動作では、例えば、第１メモリゲート電圧Ｖｇａを１５Ｖ、第２メモリゲート電圧Ｖｇｂを０Ｖ、第１ソース・ドレイン電圧Ｖｎａを０Ｖ、第２ソース・ドレイン電圧Ｖｎｂを０Ｖ、および、基板電圧Ｖｓｕｂを０Ｖとする。ここでは、対称の第１電荷蓄積膜ＭＩ１上の第１メモリゲート電極ＭＧ１にのみ、比較的高い正電圧を印加する。
【００７５】
このように高い正電圧を第１メモリゲート電極ＭＧ１に印加すると、書き込み動作（上記図３を用いた説明）によって第１電荷蓄積膜ＭＩ１の第１窒化膜Ｎ１中に蓄積した電子ｅは、直接第１トップ酸化膜Ｏｔ１を透過して、第１メモリゲート電極ＭＧ１に放出される。このように、電荷が絶縁膜を直接的に透過する効果をＦＮトンネル効果という。また、同様に、第１メモリゲート電極ＭＧ１中の正孔ｈがＦＮトンネル効果によって第１トップ酸化膜Ｏｔ１を透過し、第１電荷蓄積膜ＭＩ１の第１窒化膜Ｎ１中に注入され得る。以上のようにして、第１電荷蓄積膜ＭＩ１に対して、第１メモリゲート電極ＭＧ１との間で電荷を授受（電子ｅを放出、正孔ｈを注入）することで、第１メモリゲート電極ＭＧ１の閾値電圧を低下させ、第１電荷蓄積膜ＭＩ１を消去状態とする。
【００７６】
第２の動作方法における、第２電荷蓄積膜ＭＩ２への電荷の授受による消去動作を、図８を参照しながら、図１０を用いて説明する。第２電荷蓄積膜ＭＩ２の消去動作では、例えば、第１メモリゲート電圧Ｖｇａを０Ｖ、第２メモリゲート電圧Ｖｇｂを１５Ｖ、第１ソース・ドレイン電圧Ｖｎａを０Ｖ、第２ソース・ドレイン電圧Ｖｇｂを０Ｖ、および、基板電圧Ｖｓｕｂを０Ｖとする。ここでは、対称の第２電荷蓄積膜ＭＩ２上の第２メモリゲート電極ＭＧ２にのみ、比較的高い正電圧を印加する。
【００７７】
このように高い正電圧を第２メモリゲート電極ＭＧ２に印加すると、書き込み動作（上記図４を用いた説明）によって第２電荷蓄積膜ＭＩ２の第２窒化膜Ｎ２中に蓄積した電子ｅは、ＦＮトンネル効果によって第２トップ酸化膜Ｏｔ２を透過して、第２メモリゲート電極ＭＧ２中に放出される。また、同様に、第２メモリゲート電極ＭＧ２中の正孔ｈがＦＮトンネル効果によって第２トップ酸化膜Ｏｔ２を透過し、第２電荷蓄積膜ＭＩ２の第２窒化膜Ｎ２中に注入され得る。以上のようにして、第２電荷蓄積膜ＭＩ２に対して、第２メモリゲート電極ＭＧ２との間で電荷を授受（電子ｅを放出、正孔ｈを注入）することで、第２メモリゲート電極ＭＧ２の閾値電圧を低下させ、第２電荷蓄積膜ＭＩ２を消去状態とする。
【００７８】
本実施の形態１の不揮発性メモリセルＮＶＭ１の第２の動作方法では、各電荷蓄積膜ＭＩ１，ＭＩ２への書き込み動作を、上記のようなＦＮトンネリング方式によって行うことで、以下のような効果を有する。即ち、ＦＮトンネリング方式による消去動作では、消去の対象となる電荷蓄積膜上のメモリゲート電極に、高い電圧を印加するだけで良い。従って、複雑な周辺回路を要さない。また、ＦＮトンネリング方式による消去動作では、ソース・ドレインを通じた電荷のドリフト輸送を生じないため、微小な電流しか流れない。従って、大容量のチャージポンプなどを要せず、周辺回路を小規模にすることができる。結果として、不揮発性メモリを有する半導体装置の記憶容量をより増加させることができる。
【００７９】
また、上記の第２の動作方法におけるＦＮトンネリング方式による消去方法では、各電荷蓄積膜ＭＩ１，ＭＩ２と、各メモリゲート電極ＭＧ１，ＭＧ２との間で電荷を授受する動作方法を説明した。ここでは、同様のＦＮトンネリング方式によって、各電荷蓄積膜ＭＩ１，ＭＩ２と、その下部のｐウェルｐｗとの間で電荷を授受しても良い。その場合、上記図８の電圧印加条件において、消去動作時の各メモリゲート電圧Ｖｇａ，Ｖｇｂの正負を逆にして印加すれば、ｐウェルｐｗとの間での電荷の授受による消去動作が実現できる。
【００８０】
ただし、本実施の形態１の第２の動作方法では、上記図８〜図１０を用いて説明したように、ＦＮトンネリング方式によって、各電荷蓄積膜ＭＩ１，ＭＩ２と、各メモリゲート電極ＭＧ１，ＭＧ２との間で電荷を授受する形態とした方が、より好ましい。なぜなら、書き込み動作と消去動作とで、異なる箇所から電荷を注入（または異なる箇所に対して電荷を放出）することができるからである。より詳しくは、以下で説明する。
【００８１】
例えば、上記図２〜図４を用いて説明したように、本実施の形態１の不揮発性メモリセルＮＶＭ１において有意な、ＳＳＩ−ＨＥ方式による書き込み動作では、シリコン基板１のｐウェルｐｗ側から各電荷蓄積膜ＭＩ１，ＭＩ２に電子ｅを注入する。このとき電子ｅは、各ボトム酸化膜Ｏｂ１，Ｏｂ２を透過させて、各窒化膜Ｎ１，Ｎ２に注入する。これに対し、上記図８〜図１０を用いて説明した消去動作では、各メモリゲート電極ＭＧ１，ＭＧ２との間で電荷を授受することができる。このとき各電荷（電子ｅまたは正孔ｈ）は、各トップ酸化膜Ｏｔ１，Ｏｔ２を透過させて、各窒化膜Ｎ１，Ｎ２と各メモリゲート電極ＭＧ１，ＭＧ２との間で電荷を授受する。
【００８２】
ここで、各電荷蓄積膜ＭＩ１，ＭＩ２における各酸化膜Ｏｂ１，Ｏｂ２，Ｏｔ１，Ｏｔ２は、各窒化膜Ｎ１，Ｎ２に蓄積された電荷の漏洩を防ぐ機能を有する。このような各酸化膜Ｏｂ１，Ｏｂ２，Ｏｔ１，Ｏｔ２においては、書き込み／消去動作の際ｎ電荷透過させることで、膜質の劣化が起こる。この観点から、上記のように、書き込み動作の際に透過させる酸化膜と、消去動作の際に透過させる酸化膜とを異なる酸化膜にすれば、膜質の劣化をより進行し難くすることができる。これにより、不揮発性メモリセルＮＶＭ１の電荷保持特性を向上することができる。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【００８３】
また、本実施の形態１の不揮発性メモリセルＮＶＭ１の第２の動作方法を適用する場合、各トップ酸化膜Ｏｔ１，Ｏｔ２の膜厚は、各ボトム酸化膜Ｏｂ１，Ｏｂ２の膜厚よりも小さい構造とする方が、より好ましい。即ち、第１トップ酸化膜Ｏｔ１の膜厚は第１ボトム酸化膜Ｏｂ１の膜厚Ｏｂ１の膜厚よりも小さく、第２トップ酸化膜Ｏｔ２の膜厚は第２ボトム酸化膜Ｏｂ２の膜厚よりも小さい方が、より好ましい。その理由は、以下の通りである。
【００８４】
上記の説明のように、ＦＮトンネリング方式によって各電荷蓄積膜ＭＩ１，ＭＩ２に対して電荷を授受する場合、比較的高い電圧を印加する必要がある。これは、各電荷蓄積膜ＭＩ１，ＭＩ２の劣化を早める一原因となる。そこで、上記の第２の動作方法のように、消去動作をＦＮトンネリング方式とし、かつ、電荷を授受する際に透過させる酸化膜を書き込み時と異なる各トップ酸化膜Ｏｔ１，Ｏｔ２とした場合、当該各トップ酸化膜Ｏｔ１，Ｏｔ２を薄くすることで、以下のような効果が得られる。即ち、より低い電圧によって、電荷のＦＮトンネリングを起こすことができる。また、上記図８と同様の電圧であっても、消去動作に要する時間をより短縮できる。従って、各電荷蓄積膜ＭＩ１，ＭＩ２をより劣化し難い構造とし、不揮発性メモリセルＮＶＭ１の電荷保持特性を向上することができる。また、不揮発性メモリセルＮＶＭ１の消去動作速度をより高速化することができる。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【００８５】
上記のような態様においては、更に、各メモリゲート電極ＭＧ１，ＭＧ２の導電型を以下のような形態にすることが好適である。即ち、多結晶シリコン膜からなる各メモリゲート電極ＭＧ１，ＭＧ２がｎ型導電型である場合、そのｎ型不純物濃度はより低い方が好適である。なぜなら、ｎ型不純物濃度が低いほど、電子ｅの放出に加えて、正孔ｈの注入がより起こり易くなり、消去動作をより高速化できる。ただし、各メモリゲート電極ＭＧ１，ＭＧ２のｎ型不純物濃度を低くし過ぎると、ゲート電極の空乏化が起こり易くなってしまう。
【００８６】
この観点から、消去動作をＦＮトンネリング方式とし、各メモリゲート電極ＭＧ１，ＭＧ２との間で電荷を授受する本態様の場合、第１および第２メモリゲート電極ＭＧ１，ＭＧ２の導電型は、ｐ型導電型である方がより好ましい。これにより、各メモリゲート電極ＭＧ１，ＭＧ２を空乏化させ難い構造とした上で、消去動作をより高速化できる。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【００８７】
次に、第３の動作方法を、図１１、図１２を用いて説明する。まず、図１１は第３の動作方法の電圧印加条件を示す表である。
【００８８】
第３の動作方法では、上記第１、第２の動作方法と同様にして、ＳＳＩ−ＨＥ方式によって書き込み動作を行う。その電圧印加条件なども上記の説明と同様であり、ここでの重複した説明は省略する。ＳＳＩ−ＨＥ方式で書き込み動作を行うことの効果も、上記の説明と同様である。また、読み出し動作においても、上記の第１の動作方法で説明した方法と同様であり、ここでの重複した説明は省略する。
【００８９】
第３の動作方法では、第１電荷蓄積膜ＭＩ１に対しては、ＦＮトンネリング方式によって消去動作を行い、かつ、第２電荷蓄積膜ＭＩ２に対しては、ＢＴＢＴ−ＨＨ方式によって消去動作を行う。即ち、本実施の形態１の不揮発性メモリセルＮＶＭ１の第３の動作方法では、第１電荷蓄積膜ＭＩ１の消去動作と第２電荷蓄積膜ＭＩ２の消去動作とで、異なる方式とする。第１電荷蓄積膜ＭＩ１のＦＮトンネリング方式による消去動作は、上記図９の説明と同様であり、第２電荷蓄積膜ＭＩ２のＢＴＢＴ−ＨＨ方式による消去動作は、上記図６の説明と同様であるから、ここでの重複した説明は省略する。
【００９０】
また、上記では第１電荷蓄積膜ＭＩ１をＦＮトンネリング方式による消去、第２電荷蓄積膜ＭＩ２をＢＴＢＴ−ＨＨ方式による消去としたが、これらは逆であっても良い。その動作方法の電圧印加条件を、図１２に示す。以下では、図１１、図１２に示した第３の動作方法に関して、その効果を詳しく説明する。
【００９１】
上述のように、ＦＮトンネリング方式による消去動作と、ＢＴＢＴ−ＨＨ方式による消去動作とでは、それぞれ異なる効果を有していた。そして、本実施の形態１の不揮発性メモリセルＮＶＭ１では、同一セル内に２つの電荷蓄積膜ＭＩ１，ＭＩ２を有し、かつ、それぞれに対応する２つのメモリゲート電極ＭＧ１，ＭＧ２に電圧を印加して、独立に制御できる。従って、本実施の形態１の第３の動作方法のように、異なる方式で消去する電荷蓄積膜を混載した不揮発性メモリセルＮＶＭ１とすることも可能である。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【００９２】
また、上述のように消去動作方式によって適した構造があり、各電荷蓄積膜ＭＩ１，ＭＩ２に対応する構成要素は、その好適な構造を有している方が、より好ましい。
【００９３】
第１に、上述のように、ＢＴＢＴ−ＨＨ方式によって消去動作を行う場合は、電子正孔対の生成源となるエクステンション領域の不純物濃度が高い方が、より好ましい。従って、上記図１１の形態（第２電荷蓄積膜ＭＩ２がＢＴＢＴ−ＨＨ方式による消去）の場合は、第１エクステンション領域ＥＸａのｎ型不純物濃度は高い方が、より好ましい。
【００９４】
ここで、ＦＮトンネリング方式で消去する第１メモリゲート電極ＭＧ１に対応する第２エクステンション領域ＥＸｂでは、そのｎ型不純物濃度は消去動作に影響しない。例えば、第２エクステンション領域ＥＸｂのｎ型不純物濃度は、読み出し動作時にｎ型ＭＩＳトランジスタのソース・ドレイン領域としての機能として要求されるｎ型不純物濃度となっている。そこで、第１エクステンション領域ＥＸａのｎ型不純物濃度は、第２エクステンション領域ＥＸｂのｎ型不純物濃度よりも高い方か、より好ましい。ＢＴＢＴ−ＨＨ方式による消去動作において、エクステンション領域のｎ型不純物濃度が高い方が好ましい理由およびその効果に関しては、上述の通りである。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【００９５】
また、上述のように、ＦＮトンネリング方式によって消去動作を行う場合は、メモリゲート電極との間で電荷を授受する方式とした方が、より好ましい。従って、上記図１１の形態（第１電荷蓄積膜ＭＩ１がＦＮトンネリング方式による消去）の場合は、第１メモリゲート電極ＭＧ１がｎ型導電型であれば、そのｎ型不純物濃度は低い方が、より好ましい。例えば、ＢＴＢＴ−ＨＨ方式で消去する第２メモリゲート電極ＭＧ２の導電型もｎ型導電型であるとすれば、第１メモリゲート電極ＭＧ１のｎ型不純物濃度は、第２メモリゲート電極ＭＧ２のｎ型不純物濃度よりも低くすることが効果的である。ＦＮトンネリング方式による消去動作において、ｎ型のメモリゲート電極の不純物濃度が低い方が好ましい理由およびその効果に関しては、上述の通りである。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【００９６】
また、同様の観点から、第１メモリゲート電極ＭＧ１はｐ型導電型とすることがより効果的であることも、上記で説明している。従って、上記図１１の形態（第１電荷蓄積膜ＭＩ１がＦＮトンネリング方式による消去）の場合は、第１メモリゲート電極ＭＧ１をｐ型導電型とする方が、より好ましい。ＦＮトンネリング方式による消去動作において、メモリゲート電極の導電型がｐ型導電型である方が好ましい理由およびその効果に関しては、上述の通りである。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【００９７】
更に、上述の通り、上記のようにＦＮトンネリング方式によって、第１メモリゲート電極ＭＧ１との間で電荷を授受して消去動作を行う場合、第１トップ酸化膜Ｏｔ１の膜厚は、第１ボトム酸化膜Ｏｂ１の膜厚よりも小さい方が、より好ましい。これは、第１メモリゲート電極ＭＧ１が濃度の薄いｎ型導電型であっても、ｐ型導電型であっても同様である。ＦＮトンネリング方式により、電荷蓄積膜とゲート電極との間で電荷を授受することで行う消去動作において、トップ酸化膜の方がボトム酸化膜よりも薄いほうが好ましい理由およびその効果に関しては、上述の通りである。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【００９８】
次に、第４の動作方法を、図１３、図１４を用いて説明する。図１３は第４の動作方法の電圧印加条件を示す表である。
【００９９】
第４の動作方法では、上記第１の動作方法と同様にして、ＳＳＩ−ＨＥ方式によって書き込み動作を行う。その電圧条件なども上記の説明と同様であり、ここでの重複した説明は省略する。ＳＳＩ−ＨＥ方式で書き込み動作を行うことの効果も、上記の説明と同様である。また、読み出し動作においても、上記の第１の動作方法で説明した方法と同様であり、ここでの重複した説明は省略する。
【０１００】
また、第４の動作方法では、第１および第２電荷蓄積膜ＭＩ１，ＭＩ２に対して、ホットキャリアとしての正孔（ホットホール）を注入して消去動作を実現するという点で、第１の動作方法における消去動作と同様である。ただし、第４の動作方法では、ＢＴＢＴ方式ではなく、ＳＳＩ方式によってホットホールを注入する（以下の説明または図中ではＳＳＩ−ＨＨ方式と表記する）。ＳＳＩ−ＨＨ方式による消去動作を以下で詳しく説明する。
【０１０１】
第４の動作方法における、第１電荷蓄積膜ＭＩ１への正孔の注入による消去動作を、図１３を参照しながら、図１４を用いて説明する。第１電荷蓄積膜ＭＩ１への消去動作では、例えば、第１メモリゲート電圧Ｖｇａを−６Ｖ、第２メモリゲート電圧Ｖｇｂを３．３Ｖ、第１ソース・ドレイン電圧Ｖｎａを０．５Ｖ、第２ソース・ドレイン電圧Ｖｎｂを６Ｖ、および、基板電圧Ｖｓｕｂを０Ｖとする。
【０１０２】
ここでは、上記図２、図３を用いて説明した、第１の動作方法におけるＳＳＩ−ＨＥ方式による書き込み方法と比較して、第１メモリゲート電圧Ｖｇａのみが異なる。そこで、上記第１の動作方法との比較として、当該第４の動作方法における消去方法は、以下のようにして説明できる。即ち、本図１４のように、上記図３と同様にして、第２メモリゲート電極ＭＧ２下のｐウェルｐｗに形成されたチャネル層を、電子ｅがドリフト輸送する。
【０１０３】
ここで、電子ｅが第１メモリゲート電極ＭＧ１と第２メモリゲート電極ＭＧ２との境界部にさしかかると、両者の間の高い電位差により加速される。このように高電界によって加速された電子ｅは、当該領域でインパクトイオン化ｉｍｐを起こし、電子ｅ／正孔ｈ対が生成される。そして、正孔ｈは負の高い第１メモリゲート電圧Ｖｇａが印加された第１メモリゲート電極ＭＧによって加速されてホットホールとなり、第１ボトム酸化膜Ｏｂ１を透過して第１窒化膜Ｎ１に注入される。以上のように、ＳＳＩ−ＨＨ方式によって、第１電荷蓄積膜ＭＩ１に正孔ｈを注入し、第１メモリゲート電極ＭＧ１の閾値電圧を低下させることで、第１電荷蓄積膜ＭＩ１を消去状態とする。
【０１０４】
第２電荷蓄積膜ＭＩ２へのＳＳＩ−ＨＨ方式による消去動作に関しても、その原理は同様であり、ここでの重複した説明は省略する。
【０１０５】
上記のように、ＳＳＩ−ＨＨ方式によって各電荷蓄積膜ＭＩ１，ＭＩ２に正孔ｈを注入することで消去動作を行う場合、より適した不揮発性メモリセルＮＶＭ１の構造がある。それは、上記第１の動作方法においてＢＴＢＴ−ＨＨ方式による消去動作を行う場合に、より適した構造として説明したものとほぼ同様である。即ち、第１メモリゲート電極ＭＧ１のゲート長および第２メモリゲート電極ＭＧのゲート長は、より短い方がより好ましい。また、両者のゲート長は同程度の長さである方が、より好ましい。また、第１エクステンション領域ＥＸａの不純物濃度および第２エクステンション領域ＥＸｂの不純物濃度は、より高い方がより好ましい。また、両者の不純物濃度は同程度の濃度である方が、より好ましい。その理由は上述の通りである。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【０１０６】
次に、第５の動作方法を、図１５、図１６を用いて説明する。図１５は第５の動作方法の電圧印加条件を示す表である。
【０１０７】
第５の動作方法では、上記第２の動作方法と同様にして、ＦＮトンネリング方式によって消去動作を行う。その電圧条件なども上記の説明と同様であり、ここでの重複した説明は省略する。ＦＮトンネリング方式で消去動作を行うことの効果も、上記の説明と同様である。また、読み出し動作においても、上記の第１の動作方法で説明した方法と同様であり、ここでの重複した説明は省略する。
【０１０８】
また、第５の動作方法では、第１および第２電荷蓄積膜ＭＩ１，ＭＩ２に対して、ＦＮトンネリング方式によって電荷を注入することで、書き込み動作を実現する。ＦＮトンネリング方式の原理は、第２の動作方法によって、図８〜図１０を用いた消去動作の説明と同様であり、電圧印加条件の正負を逆にすることで行う。即ち、第１電荷蓄積膜ＭＩ１に書き込み動作を施す場合には、第１メモリゲート電圧Ｖｇａを−１５Ｖ、第２メモリゲート電圧Ｖｇｂを０Ｖ、第１ソース・ドレイン電圧Ｖｎａを０Ｖ、第２ソース・ドレイン電圧Ｖｎｂを０Ｖ、および、基板電圧Ｖｓｕｂを０Ｖとする。このような電圧印加条件とすることで、図１６に示すように、第１メモリゲート電極側から、第１電荷蓄積膜ＭＩ１に対して電子ｅが注入される。その原理は上述の通りである。
【０１０９】
本実施の形態１の不揮発性メモリセルＮＶＭ１においては、以上の第５の動作方法によって、ＦＮトンネリング方式によって各電荷蓄積膜ＭＩ１，ＭＩ２に電子ｅを注入することで、書き込み動作を行うことが可能である。ただし、上記第１の動作方法で説明したように、書き込み動作速度、および、周辺回路規模の観点から、本実施の形態１の不揮発性メモリセルＮＶＭ１においては、ＳＳＩ−ＨＥ方式によって書き込み動作を行う方が、より好ましい。その理由および効果に関する詳しい説明は、上述の通りである。
【０１１０】
次に、第６の動作方法を、図１７、図１８を用いて説明する。図１７は第６の動作方法の電圧印加条件を示す表である。
【０１１１】
第６の動作方法では、上記第１の動作方法と同様にして、ＢＴＢＴ−ＨＨ方式によって消去動作を行う。その電圧条件なども上記の説明と同様であり、ここでの重複した説明は省略する。ＢＴＢＴ−ＨＨ方式で消去動作を行うことの効果も、上記の説明と同様である。また、読み出し動作においても、上記の第１の動作方法で説明した方法と同様であり、ここでの重複した説明は省略する。
【０１１２】
第６の動作方法では、ｎ型ＭＩＳトランジスタとしての不揮発性メモリセルＮＶＭ１ををオン状態とし、チャネルに流れる電子をホットキャリア（ホットエレクトロン）化して、第１および第２電荷蓄積膜ＭＩ１，ＭＩ２に注入することで、書き込み動作を行う（以下の説明または図中では、Channel Hot Electron：ＣＨＥ方式と表記する）。ＣＨＥ方式による書き込み動作を以下で詳しく説明する。
【０１１３】
第６の動作方法における、第１電荷蓄積膜ＭＩ１への電子の注入による書き込み動作を、図１７を参照しながら、図１８を用いて説明する。第１電荷蓄積膜への書き込み動作では、例えば、第１メモリゲート電圧Ｖｇａを５Ｖ、第２メモリゲート電圧Ｖｇｂを５Ｖ、第１ソース・ドレイン電圧Ｖｎａを０Ｖ、第２ソース・ドレイン電圧Ｖｎｂを６Ｖ、および、基板電圧Ｖｓｕｂを０Ｖとする。
【０１１４】
ここで、上記の正の第１および第２メモリゲート電圧Ｖｇａ，Ｖｇｂによって、不揮発性メモリセルＮＶＭ１からなるｎ型ＭＩＳトランジスタはオン状態（チャネル形成状態）となっている。更に、第１および第２ソース・ドレイン電圧Ｖｎａ，Ｖｎｂに上記のようなバイアスをかけているので、両メモリゲート電極ＭＧ１，ＭＧ２下のチャネルには、電子ｅのドリフト輸送が起こる。
【０１１５】
その際、チャネル中において、第１ボトム酸化膜Ｏｂ１のバリアハイトよりも高いエネルギーに加速された電子ｅ（ホットエレクトロン）は、第１ボトム酸化膜Ｏｂ１を越えて第１窒化膜Ｎ１に注入される。特に、上記の印加電圧条件下では、第２ソース・ドレイン領域ＳＤｂ側が正バイアスとなっており、電子ｅは第２ソース・ドレイン領域ＳＤｂに向かって加速される。特に、第２エクステンション領域ＥＸｂに近付くに従って電子ｅはより加速され、ホットキャリア化され易い。従って、当該第６の動作における書き込み動作では、第１電荷蓄積膜ＭＩのうち、第２エクステンション領域ＥＸｂに近い端部付近（即ち、ドレイン付近）に電子ｅが注入される。ＣＨＥ方式では、上記のようにして、第１電荷蓄積膜ＭＩ１に電子ｅを注入し、書き込み動作を行う。
【０１１６】
また、上記の各ソース・ドレイン電圧Ｖｎａ，Ｖｎｂの正負バイアス関係を逆転させることで、電子ｅの輸送方向が逆転する。従って、このような電圧印加条件下では、第２電荷蓄積膜ＭＩ２に電子ｅを注入することができる。特に、第２電荷蓄積膜ＭＩ２のうち、第１エクステンション領域ＥＸａに近い端部付近に電子ｅが注入される（図示しない）。このようにして、ＣＨＥ方式によって、第２電荷蓄積膜ＭＩ２に対する書き込み動作を行うことができる。
【０１１７】
本実施の形態１の不揮発性メモリセルＮＶＭ１においては、以上の第６の動作方法によって、ＣＨＥ方式によって各電荷蓄積膜ＭＩ１，ＭＩ２に電子ｅを注入することで、書き込み動作を行うことが可能である。ただし、上記第１の動作方法で説明したように、書き込み動作速度、および、周辺回路規模の観点から、本実施の形態１の不揮発性メモリセルＮＶＭ１においては、ＳＳＩ−ＨＥ方式によって書き込み動作を行う方が、より好ましい。その理由および効果に関する詳しい説明は、上述の通りである。
【０１１８】
上記第１〜第６の動作方法では、第１電荷蓄積膜ＭＩ１および第２電荷蓄積膜ＭＩ２のそれぞれに１ビットずつの情報を記憶する方法を示した。一方、本実施の形態１の不揮発性メモリセルＮＶＭ１では、ＳＳＩ−ＨＥ方式（例えば上記図３など）やＣＨＥ方式（例えば上記図１８など）によって書き込み動作を行えば、各電荷蓄積膜ＭＩ１，ＭＩ２に対して局所的に電子を注入でき、同一の蓄積膜の複数個所に書き込みを施すことができる。即ち、１つの第１電荷蓄積膜ＭＩ１または第２電荷蓄積膜ＭＩ２に対して、それぞれ２ビット以上の情報を記憶することができる。
【０１１９】
そこで、一例として、第１電荷蓄積膜ＭＩ１に２ビットの情報を記憶する方法を、第７の動作方法として説明する。第７の動作方法は、図１９、図２０を用いて説明する。第７の動作方法は、図１９に示すように、第１電荷蓄積膜ＭＩ１のうち、第２エクステンション領域ＥＸｂ側の第１領域ＭＩ１−Ａ、および、第２メモリゲート電極ＭＧ２側の第２領域ＭＩ１−Ｂに対して、書き込み動作を施す。図２０は第７の動作方法の電圧印加条件を示す表である。
【０１２０】
第１電荷蓄積膜ＭＩ１の第１領域ＭＩ１−Ａに対しては、上記図１７、図１８を用いて説明したようなＣＨＥ方式によって、電子ｅを注入できる。ＣＨＥ方式では、電子ｅは、ドレイン（ここでは、第２エクステンション領域ＥＸｂ）近傍に注入され易いからである。また、第１電荷蓄積膜ＭＩ１の第２領域ＭＩ１−Ｂに対しては、上記図２、図３を用いて説明したようなＳＳＩ−ＨＥ方式によって、電子ｅを注入できる。ＳＳＩ−ＨＥ方式では、電子ｅは、両メモリゲート電極ＭＧ１，ＭＧ２の境界付近に注入され易いからである。その電圧印加条件は、本図２０に示す通りであり、それぞれ、上記図１７および図２と同様である。
【０１２１】
また、第２電荷蓄積膜ＭＩ２に対しては、上記図２、図４を用いて説明したようなＳＳＩ−ＨＥ方式によって書き込み動作を行う。なお、第２電荷蓄積膜ＭＩ２の書き込み動作に関しては、ＣＨＥ方式であっても、ＦＮトンネリング方式であっても良い。
【０１２２】
また、各電荷蓄積膜ＭＩ１，ＭＩ２に対しては、上記図８〜図１０を用いて説明したようなＦＮトンネリング方式によって消去動作を行う。特に、第１電荷蓄積膜ＭＩ１に対しては、第１領域ＭＩ１−Ａおよび第２領域ＭＩ２−Ｂの書き込み状態（電子ｅの注入状態）を、当該ＦＮトンネリング方式によって一括して消去状態にする。
【０１２３】
また、読み出し動作においては、上記の第１の動作方法で説明した方法と同様である。ただし、第１電荷蓄積膜ＭＩ１の第１領域ＭＩ１−Ａの記憶状態を読み出す際には、第１ソース・ドレイン領域ＳＤａに対して、第２ソース・ドレイン領域ＳＤｂが正となるように、両ソース・ドレイン電圧Ｖｎａ，Ｖｎｂのバイアス関係を設定する。
【０１２４】
以上のようにして、第７の動作方法によれば、第１電荷蓄積膜ＭＩ１に２ビットの情報を記憶させることができる。また、上記に限らず、第２電荷蓄積膜ＭＩ２に２ビットの情報を記憶させることも可能であり、更に、両電荷蓄積膜ＭＩ１，ＭＩ２にそれぞれ２ビットの情報を記憶させることも可能である。このようにして、本実施の形態１の不揮発性メモリセルＮＶＭ１によれば、同じセル構造、セル面積で、更に多くの情報を記憶できる。結果として、不揮発性メモリを有する半導体装置の記憶容量をより増加させることができる。
【０１２５】
以上で説明したように、本実施の形態１の不揮発性メモリセルＮＶＭ１は、第１および第２電荷蓄積膜ＭＩ１，ＭＩ２の２つの電荷蓄積領域を有し、それぞれへの書き込み、消去動作を種々変更することで、それぞれ異なる効果を有する不揮発性メモリセルＮＶＭ１とすることができる。書き込み方法としては、ＳＳＩ−ＨＥ方式、ＦＮトンネリング方式、および、ＣＨＥ方式を説明し、消去方法としては、ＢＴＢＴ−ＨＨ方式、ＦＮトンネリング方式、および、ＳＳＩ−ＨＨ方式を説明した。そのうち、上記では、より効果が明確である書き込み、消去方式の組み合わせなどを例示したが、本実施の形態１の不揮発性メモリセルＮＶＭ１の動作方法は、これらに限定されるものではない。
【０１２６】
例えば、第１電荷蓄積膜ＭＩ１への書き込みをＦＮトンネリング方式とし、第２電荷蓄積膜ＭＩ２への書き込みをＣＨＥ方式とする形態は、第１〜第７の動作方法には含まれていないが、このような動作方法とすることも可能である。その場合には、ＦＮトンネリング方式による書き込みは上記図１５、図１６を用いて説明した方法、ＣＨＥ方式による書き込みは上記図１７、図１８を用いて説明した方法と同様にして、実現できる。同様に、本実施の形態１の不揮発性メモリセルＮＶＭ１に対しては、上記第１〜第７の動作方法以外にも、上記で説明した書き込み動作および消去動作の各方式を組み合わせた形態として適用しても良い。
【０１２７】
以上のように、本実施の形態１の不揮発性メモリセルＮＶＭ１は、２つの電荷蓄積膜のそれぞれに対応するメモリゲート電極を有することで、より複雑な動作方法を実現できる。結果として、記憶容量のより大きい不揮発性メモリを有する半導体装置を、より高性能化できる。
【０１２８】
以下では、本実施の形態１の不揮発性メモリセルＮＶＭ１を有する半導体装置の製造方法に関し、シリコン基板１上に複数の不揮発性メモリセルＮＶＭ１を形成する工程を、図２１〜図３０を用いて詳しく説明する。
【０１２９】
図２１に示すように、シリコン基板１の主面ｓ１に、ｐ型導電型の半導体領域であるｐウェルｐｗを形成する。これには、例えば、イオン注入法などにより不純物原子を注入し、熱処理を施すことで拡散／活性化することで、ｐウェルｐｗを形成する。
【０１３０】
続いて、シリコン基板１の主面ｓ１上に、順に、第１絶縁膜Ｉ１、第２絶縁膜Ｉ２、第３絶縁膜Ｉ３、および、第１導体膜Ｃ１を形成する。ここでは、第１絶縁膜Ｉ１として、酸化シリコンを主体とする絶縁膜を、熱酸化法またはＩＳＳＧ（In situ Steam Generation）酸化法などによって形成する。また、第２絶縁膜Ｉ２として、窒化シリコンを主体とする絶縁膜を、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などによって形成する。また、第３絶縁膜Ｉ３として、酸化シリコンを主体とする絶縁膜を、ＣＶＤ法またはＩＳＳＧ酸化法などによって形成する。また、第１導体膜Ｃ１として、多結晶シリコンを主体とする導体膜を、ＣＶＤ法などによって形成する。
【０１３１】
次に、図２２に示すように、第１導体膜Ｃ１を加工して、第１メモリゲート電極ＭＧ１を形成する。これには、例えば、一連のフォトリソグラフィ法によって、第１導体膜Ｃ１上にパターニングしたフォトレジスト膜などをエッチングマスクとして、第１導体膜Ｃ１に異方性エッチングを施すことで加工する。その後、露出した部分の第３絶縁膜Ｉ３、第２絶縁膜Ｉ２および第１絶縁膜Ｉ１に対し、続けて異方性エッチングを施す。これにより、シリコン基板１と第１メモリゲート電極ＭＧ１との間に配置するようにして、第１絶縁膜Ｉ１、第２絶縁膜Ｉ２、および、第３絶縁膜Ｉ３を加工して、それぞれ、第１ボトム酸化膜Ｏｂ１、第１窒化膜Ｎ１、および、第１トップ酸化膜Ｏｔ１とする。このようにして、第１ボトム酸化膜Ｏｂ１、第１窒化膜Ｎ１、および、第１トップ酸化膜Ｏｔ１からなる第１電荷蓄積膜ＭＩ１を形成する。
【０１３２】
次に、図２３に示すように、シリコン基板１の主面ｓ１上に、第１メモリゲート電極ＭＧ１および第１電荷蓄積膜ＭＩ１を覆うようにして、順に、第４絶縁膜Ｉ４、第５絶縁膜Ｉ５、第６絶縁膜Ｉ６、および、第２導体膜Ｃ２を形成する。ここでは、第４絶縁膜Ｉ４として、酸化シリコンを主体とする絶縁膜を、熱酸化法またはＩＳＳＧ酸化法などによって形成する。また、第５絶縁膜Ｉ５として、窒化シリコンを主体とする絶縁膜を、ＣＶＤ法などによって形成する。また、第６絶縁膜Ｉ６として、酸化シリコンを主体とする絶縁膜を、ＣＶＤ法またはＩＳＳＧ酸化法などによって形成する。また、第２導体膜Ｃ２として、多結晶シリコンを主体とする導体膜を、ＣＶＤ法などによって形成する。
【０１３３】
次に、図２４に示すように、第２導体膜Ｃ２に対して、主面ｓ１に交差する方向に全面的に異方性エッチングを施す（エッチバックを施す）。このエッチバックにより、第２導体膜Ｃ２は、見かけ上厚く形成されていた、第１メモリゲート電極ＭＧ１の側壁部に残り、他は除去される。
【０１３４】
以上の工程により、第１導体膜Ｃ１によって第１メモリゲート電極ＭＧ１を形成し、第２導体膜Ｃ２によって第２メモリゲート電極ＭＧ２を形成したことになる。ここで、本実施の形態１の不揮発性メモリセルＮＶＭ１が有する第１および第２メモリゲート電極ＭＧ１，ＭＧ２は導電性を有する多結晶シリコン膜からなり、所望の導電型および濃度の不純物を導入する必要がある。これには、第１導体膜Ｃ１、第２導体膜Ｃ２を堆積した後にイオン注入を施すことで不純物を注入しても良いが、それぞれ、所定の導電型および濃度の不純物を含む第１および第２導体膜Ｃ１，Ｃ２を堆積した方が、より好ましい。なぜなら、これにより、各導体膜Ｃ１，Ｃ２に不純物を導入するイオン注入工程を削減できるからである。結果として、不揮発性メモリを有する半導体装置の製造工程を簡略化できる。なお、本実施の形態１の不揮発性メモリセルＮＶＭ１の製造方法では、第１、第２メモリゲート電極ＭＧ１，ＭＧ２ともに、周辺回路領域のＭＩＳトランジスタなどのゲート電極とは異なる工程で形成するため、それぞれ所望の導電型および濃度の不純物を含む各導体膜Ｃ１，Ｃ２を形成して差し支え無い。
【０１３５】
次に図２５に示すように、上記のように残した第２導体膜Ｃ２のうち、第１メモリゲート電極の一方の側壁を覆うように第２導体膜Ｃ２を加工することで、第２メモリゲート電極ＭＧ２を形成する。これには、まず、第１メモリゲート電極ＭＧ１の側壁に形成された第２導体膜Ｃ２のうち、第２メモリゲート電極ＭＧ２として残したい方を覆うようにして、フォトレジスト膜２を形成する。その後、フォトレジスト膜２をエッチングマスクとして、露出している第２導体膜Ｃ２にエッチングを施すことで、露出している第２導体膜Ｃ２を除去する。これにより、第１メモリゲート電極の一方の側壁を覆うようにして、第２導体膜Ｃ２からなる第２メモリゲート電極ＭＧ２を形成する。
【０１３６】
次に、図２６に示すように、第２メモリゲート電極ＭＧ２に覆われていない部分の第６絶縁膜Ｉ６、第５絶縁膜Ｉ５、および、第４絶縁膜Ｉ４を、エッチングにより順に除去する。これにより、シリコン基板１と第２メモリゲート電極ＭＧ２との間から、第１メモリゲート電極ＭＧ１と第２メモリゲート電極ＭＧ２との間に渡って一体的に配置するようにして、第４絶縁膜Ｉ４、第５絶縁膜Ｉ５、および、第６絶縁膜Ｉ６を加工して、それぞれ、第２ボトム酸化膜Ｏｂ２、第２窒化膜Ｎ２、および、第２トップ酸化膜Ｏｔ２とする。このようにして、第２ボトム酸化膜Ｏｂ２、第２窒化膜Ｎ２、および、第２トップ酸化膜Ｏｔ２からなる第２電荷蓄積膜ＭＩ２を形成する。
【０１３７】
以上の工程では、シリコン基板１の主面ｓ１上のうち、平面的に見て、ｐウェルｐｗに含まれる位置に配置するようにして、第１電荷蓄積膜ＭＩ１、第２電荷蓄積膜ＭＩ２、第１メモリゲート電極ＭＧ１、および、第２メモリゲート電極ＭＧ２を形成する。
【０１３８】
次に、図２７に示すように、ｐウェルｐｗ内におけるシリコン基板１の主面のうち、第２メモリゲート電極ＭＧ２における、第１メモリゲート電極と隣り合わない方の側方下部に、ｎ型の半導体領域である第１エクステンション領域ＥＸａを形成する。更に、ｐウェルｐｗ内におけるシリコン基板１の主面のうち、第１メモリゲート電極ＭＧ１における、第２メモリゲート電極と隣り合わない方の側方下部に、ｎ型の半導体領域である第２エクステンション領域ＥＸｂを形成する。これには、シリコン基板１の主面ｓ１に対してイオン注入を施すことで、第１および第２メモリゲート電極ＭＧ１，ＭＧ２がイオン注入マスクとなり、上記所望の位置に不純物イオンを導入できる。その後、熱処理を施して、導入した不純物を拡散／活性化することで、両エクステンション領域ＥＸａ，ＥＸｂを形成する。またトランジスタの短チャネル効果を改善するために、この領域に、両エクステンション領域ＥＸａ，ＥＸｂよりも更にチャネル領域側に、ｐウェルｐｗよりも高濃度のｐ型の不純物をイオン注入して、ハロー領域を形成しても良い。
【０１３９】
次に、図２８に示すように、第１および第２メモリゲート電極ＭＧ１，ＭＧ２の互いに隣り合わない側壁を覆うようにして、サイドウォールスペーサｓｗを形成する。これには、シリコン基板１の主面上に、例えばＣＶＤ法などによって酸化シリコンを主体とする絶縁膜を堆積し、エッチバックを施す。これにより、段差部である第１および第２メモリゲート電極ＭＧ１，ＭＧ２の側壁に酸化シリコン膜が残り、サイドウォールスペーサｓｗが形成される。
【０１４０】
続いて、シリコン基板１の主面ｓ１のうち、サイドウォールスペーサの側方下部に、ｎ型の半導体領域である第１および第２ソース・ドレイン領域ＳＤａ，ＳＤｂを形成する。これには、第１および第２メモリゲート電極ＭＧ１，ＭＧ２とサイドウォールスペーサｓｗをイオン注入マスクとして不純物をイオン注入し、熱処理を施すことで形成する。ここでは、第１および第２エクステンション領域ＥＸａ，ＥＸｂよりも深く、かつ、高い不純物濃度となるように形成する。これにより、第１および第２エクステンション領域ＥＸａ，ＥＸｂに電気的に接続するようにして第１および第２ソース・ドレイン領域ＳＤａ，ＳＤｂを形成する。便宜上、第２メモリゲート電極ＭＧ２に近く、第１エクステンション領域ＥＸａに電気的に接続する方を第１ソース・ドレイン領域ＳＤａとし、第１メモリゲート電極ＭＧ１に近く、第２エクステンション領域ＥＸａに電気的に接続する方を第２ソース・ドレイン領域ＳＤｂとする。
【０１４１】
以上のようにして、本実施の形態１の不揮発性メモリセルＮＶＭ１の基本構造を形成することができる。
【０１４２】
ここで、上述のように、本実施の形態１の不揮発性メモリセルＮＶＭ１の各構成要素においては、動作方法に適した構造があることを説明している。そのように、各動作方法に特化した構造を形成する方法として、本実施の形態１の不揮発性メモリセルＮＶＭ１を形成する工程は、以下の形態を含んでいる方が、より好ましい。
【０１４３】
上記図２７を用いて説明した工程では、第１、第２エクステンション領域ＥＸｂ，ＥＸａを形成するためにイオン注入を施す工程を説明した。ここでは、第１エクステンション領域ＥＸａと第２エクステンション領域ＥＸｂとを形成するためのイオン注入を、同一工程によって施しても良い。これは、例えば、上述の第１、第２、第４〜第６の動作方法のように、両エクステンション領域ＥＸａ，ＥＸｂの不純物濃度が同等である方が好ましい構造を形成する際に、より好適である。
【０１４４】
一方、上述のように、第３、第７の動作方法では、第１電荷蓄積膜ＭＩ１と第２電荷蓄積膜ＭＩ２とに対しての書き込みまたは消去方法が異なり、第１エクステンション領域ＥＸａと第２エクステンション領域ＥＸｂとの濃度が異なる構造の方が好ましい場合もある。これには、互いに別工程のイオン注入を施すことで、第１エクステンション領域ＥＸａおよび第２エクステンション領域ＥＸｂを形成する方が、より好ましい。
【０１４５】
より詳しくは、一方のエクステンション領域を形成するためのイオン注入工程の際には、もう一方のエクステンション領域を形成する領域をフォトレジスト膜などで覆っておき、これをイオン注入マスクとしてそれぞれに適したイオン注入を施す。これにより、互いに異なるｎ型不純物濃度を有する第１エクステンション領域ＥＸａおよび第２エクステンション領域ＥＸｂを形成することができる。従って、第１電荷蓄積膜ＭＩ１と第２電荷蓄積膜ＭＩ２とに対しての書き込みまたは消去方法が異なる場合に適した構造を形成することができる。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【０１４６】
また、上記図２３〜図２５を用いた説明では、第２導体膜Ｃ２のエッチバックと、フォトレジスト膜２を用いた選択的エッチングにより、第２メモリゲート電極ＭＧ２を形成する工程を示した。他の方法として以下のような工程により第２メモリゲート電極ＭＧ２を形成しても良い。
【０１４７】
上記図２３に続く工程として図２９に示すように、第２導体膜Ｃ２上に、フォトレジスト膜３を形成する。ここでは、第２導体膜Ｃ２のうち、第１メモリゲート電極ＭＧ１の片方の側壁部の第２導体膜Ｃ２を覆うようにして、フォトレジスト膜３を形成する。その後、フォトレジスト膜３をエッチングマスクとして、第２導体膜Ｃ２に異方性エッチングを施すことで、第２導体膜Ｃ２からなる第２メモリゲート電極ＭＧ２を形成する。
【０１４８】
以上のような工程によっても、第１メモリゲート電極ＭＧ１の側壁に隣り合うようにして、第２メモリゲート電極ＭＧ２を形成できる。なお、フォトレジスト膜３を形成する際には、平面的に見て、第１メモリゲート電極ＭＧ１の端部（側壁部）と同じ位置にフォトレジスト膜３の端部を形成することは、フォトリソグラフィ法の精度上困難である。そのため、フォトレジスト膜３は、その端部が第１メモリゲート電極ＭＧ１の側壁から離れて形成されるのを防ぐため、故意に、第１メモリゲート電極ＭＧ１と平面的に重なるようにして、第２導体膜Ｃ２上に形成する。従って、第２メモリゲート電極ＭＧ２においても、第１メモリゲート電極ＭＧ１の端部に一部乗り上げるようにして形成される。この形状は、動作上問題は無い。
【０１４９】
その後、図３０に示すように、上記図２７、図２８の工程と同様にして、第１、第２エクステンション領域ＥＸａ，ＥＸｂ、サイドウォールスペーサｓｗ、および、第１、第２ソース・ドレイン領域ＳＤａ，ＳＤｂを形成する。
【０１５０】
以上のような方法によって、本実施の形態１の不揮発性メモリセルＮＶＭ１を形成することができる。
【０１５１】
（実施の形態２）
本実施の形態２の半導体装置が有する不揮発性メモリセルの構造を、図３１を用いて詳しく説明する。図３１は、本実施の形態２の不揮発性メモリセルＮＶＭ２の要部断面図である。本実施の形態２の不揮発性メモリセルＮＶＭ２は、上記実施の形態１の不揮発性メモリセルＮＶＭ１と同様の、ｐウェルｐｗ、第１、第２電荷蓄積膜ＭＩ１，ＭＩ２、第１、第２メモリゲート電極ＭＧ１，ＭＧ２、第１エクステンション領域ＥＸａ、および、第１ソース・ドレイン領域ＳＤａを有している。不揮発性メモリセルＮＶＭ２が上記の構成要素を備えていることによる効果に関しても、上記実施の形態１の不揮発性メモリセルＮＶＭ１と同様であり、ここでの重複した説明は省略する。これらの構成要素に加え、本実施の形態２の不揮発性メモリセルＮＶＭ２は、以下の構成要素を有している。
【０１５２】
シリコン基板１のうち、ｐウェルｐｗに平面的に含まれる領域の主面ｓ１上には、第３ゲート絶縁膜（第３電荷蓄積膜）ＭＩ３を隔てて、第３メモリゲート電極（第３ゲート電極）ＭＧ３が配置されている。この第３メモリゲート電極ＭＧ３は、シリコン基板１の主面ｓ１上において、第１メモリゲート電極ＭＧ１の一方の側壁であって、第２メモリゲート電極ＭＧ２が配置されていない方の側壁に隣り合うようにして配置されている。言い換えれば、シリコン基板１上において、第１メモリゲート電極ＭＧ１は、平面的に見て、第２メモリゲート電極ＭＧ２と第３メモリゲート電極ＭＧ３とに挟まれるようにして配置されている。
【０１５３】
第３電荷蓄積膜ＭＩ３は、シリコン基板１と第３メモリゲート電極ＭＧ３との間から、第１メモリゲート電極ＭＧ１と第３メモリゲート電極ＭＧ３との間に渡って一体的に配置されている。このように、第１メモリゲート電極ＭＧ１と第３メモリゲート電極ＭＧ３とは、第３電荷蓄積膜ＭＩ３によって互いに絶縁された状態で配置されていることになる。
【０１５４】
本実施の形態２の第３電荷蓄積膜ＭＩ３は、シリコン基板１または第１メモリゲート電極ＭＧ１に近い方から順に、第３ボトム酸化膜（第３下部酸化膜）Ｏｂ３、第３窒化膜Ｎ３、および、第３トップ酸化膜（第３上部酸化膜）Ｏｔ３によって形成されている。第３ボトムおよびトップ酸化膜Ｏｂ３，Ｏｔ３は、酸化シリコンを主体とする絶縁膜によって形成され、第３窒化膜Ｎ３は、窒化シリコンを主体とする絶縁膜によって形成されている。即ち、本実施の形態２の第３電荷蓄積膜ＭＩ３は、第３窒化膜Ｎ３が第３ボトム酸化膜Ｏｂ３および第３トップ酸化膜Ｏｔ３に挟まれたＯＮＯ構造となっている。このようなＯＮＯ構造の第３電荷蓄積膜ＭＩ３は、電荷を蓄積する機能を有する絶縁膜である。特に、第３窒化膜Ｎ３が電荷をトラップする膜として機能している。
【０１５５】
また、本実施の形態２の第３メモリゲート電極ＭＧ３は、多結晶シリコンを主体とする導体膜である。なお、このような第３メモリゲート電極ＭＧ３の導電型は、ｎ型であってもｐ型であっても良い。ただし、不揮発性メモリセルＮＶＭ２のメモリ動作方法によって、より適した第３メモリゲート電極ＭＧ３の導電型の条件がある。これに関しては、後に詳しく説明する。
【０１５６】
なお、本実施の形態２の不揮発性メモリセルＮＶＭ２では、第１メモリゲート電極ＭＧ１と第３メモリゲート電極ＭＧ３との間に配置する絶縁膜は、第１電荷蓄積膜ＭＩ１であっても良い。その場合、第１電荷蓄積膜ＭＩ１は、シリコン基板１と第１メモリゲート電極ＭＧ１との間から第３メモリゲート電極ＭＧ３と第１メモリゲート電極ＭＧ１との間に渡って一体的に配置される。以下では、第１メモリゲート電極ＭＧ１と第３メモリゲート電極ＭＧ３との間には、第３電荷蓄積膜ＭＩ３が配置されているとして説明する。
【０１５７】
ここで、第１電荷蓄積膜ＭＩ１と第３電荷蓄積膜ＭＩ３とにおいて、電荷を捕獲する第１窒化膜Ｎ１と第３窒化膜Ｎ３との間には第３ボトム酸化膜Ｏｂ３が配置している。従って、この第３ボトム酸化膜Ｏｂ３によって、電荷の漏出を防ぐことができ、第１電荷蓄積膜ＭＩ１と第３電荷蓄積膜ＭＩ３との間での電荷蓄積状態の干渉は、より起こり難くなる。このように、本実施の形態３の不揮発性メモリセルＮＶＭ３は、１セル内に、第１電荷蓄積膜ＭＩ１、第２電荷蓄積膜ＭＩ２、および、第３電荷蓄積膜ＭＩ３の３つの独立した電荷蓄積膜を有している。
【０１５８】
そして、このような第１〜第３電荷蓄積膜ＭＩ１〜ＭＩ３に対しては、独立して電荷の注入または放出を施すことで、それぞれが少なくとも１ビットの情報を記憶する機能を有している。従って、本実施の形態２の不揮発性メモリセルＮＶＭ２は、１セルで、少なくとも３ビットの情報を記憶することができる。結果として、不揮発性メモリを有する半導体装置の記憶容量をより増加させることができる。電荷の注入または放出の方法（動作方法）は、原理的には、上記実施の形態１の不揮発性メモリセルＮＶＭ１の第１〜第７の動作方法で説明した方式と同様である。また、種々の動作方法により適した構造に関しても、基本的には、上記実施の形態１の不揮発性メモリセルＮＶＭ１と同様である。より詳しくは、後に説明する。
【０１５９】
更に、上記のように、第１〜第３窒化膜Ｎ１〜Ｎ３に捕獲された電荷は、互いに干渉し難い構造となっており、不揮発性メモリセルＮＶＭ２の微細化による高集積化、大容量化にも適した構造である。結果として、不揮発性メモリを有する半導体装置の記憶容量をより増加させることができる。
【０１６０】
更に、本実施の形態２の不揮発性メモリセルＮＶＭ２は、上記のような３つの第１〜第３電荷蓄積膜ＭＩ１〜ＭＩ３に対して、電荷を注入または放出させるために必要な構成を有する。そのうち、上述のように、第１エクステンション領域ＥＸａと第１ソース・ドレイン領域ＳＤａに関しては、上記実施の形態１の不揮発性メモリセルＮＶＭ１と同様である。また、本実施の形態２の不揮発性メモリセルＮＶＭ２においても、第２エクステンション領域ＥＸｂおよび第２ソース・ドレイン領域ＳＤｂに関しては、その配置位置が以下のように異なる点を除いて、上記実施の形態１の不揮発性メモリセルＮＶＭ１と同様である。
【０１６１】
ｐウェルｐｗ内におけるシリコン基板１の主面のうち、第３メモリゲート電極ＭＧ３における第１メモリゲート電極ＭＧ１と隣り合わない方の側方下部に、ｎ型の半導体領域である第２エクステンション領域ＥＸｂが形成されている。更に、ｐウェルｐｗ内には、この第２エクステンション領域ＥＸｂに対して電荷を授受するための第２ソース・ドレイン領域ＳＤｂが形成されている。それぞれの機能や他の仕様は、上記実施の形態１の第２エクステンション領域ＥＸｂおよび第２ソース・ドレイン領域ＳＤｂと同様である。
【０１６２】
また、第２および第３メモリゲート電極ＭＧ２，ＭＧ３の側壁のうち、第１メモリゲート電極ＭＧ１に隣り合っていない方の側壁から、その側方下部の第１および第２エクステンション領域ＥＸａ，ＥＸｂの表面を覆うようにして、サイドウォールスペーサｓｗが形成されている。サイドウォールスペーサｓｗは、例えば酸化シリコン膜などからなる絶縁体であり、各ゲート電極と周囲の配線やプラグなどとを絶縁するために配置している。
【０１６３】
本実施の形態２の不揮発性メモリＮＶＭ２は、第１〜第３電荷蓄積膜ＭＩ１〜ＭＩ３に対して、第１メモリゲート電極ＭＧ１、第２メモリゲート電極ＭＧ２、第３メモリゲート電極ＭＧ３、ｐウェルｐｗ、第１エクステンション領域ＥＸａ、または、第２エクステンション領域ＥＸｂに電圧を印加することで生じる電界効果によって、電荷を授受する。より具体的な方法は、後に詳しく説明する。
【０１６４】
また、上記のそれぞれの要素に対しての給電仕様は、上記実施の形態１で用いた表記のほかに、以下を加えて説明する。即ち、第３メモリゲート電極ＭＧ３に印加する電圧は第３メモリゲート電圧Ｖｇｃと表す。
【０１６５】
本実施の形態２の不揮発性メモリセルＮＶＭ２の動作方法を、図３２〜図４０を用いて説明する。本実施の形態２の不揮発性メモリセルＮＶＭ２の動作方法において、書き込み動作はＳＳＩ−ＨＥ方式、ＦＮトンネリング方式、または、ＣＨＥ方式によって行い、消去動作はＢＴＢＴ−ＨＨ方式、ＦＮトンネリング方式、または、ＳＳＩ−ＨＨ方式によって行う。各動作方式の原理は、上記実施の形態１の不揮発性メモリセルＮＶＭ１の動作方法で説明した各動作方式の原理と同様であり、ここでの重複した説明は省略する。
【０１６６】
図３２は、本実施の形態２の不揮発性メモリセルＮＶＭ２の動作方法の電圧印加条件を示す表である。不揮発性メモリセルＮＶＭ２の動作方法では、第１〜第３電荷蓄積膜ＭＩ１〜ＭＩ３に対して、ＳＳＩ−ＨＥ方式によって電子を注入することで、書き込み動作を行う。
【０１６７】
第１電荷蓄積膜ＭＩ１への電子の注入による書き込み動作を、図３２を参照しながら、図３３を用いて説明する。第１電荷蓄積膜ＭＩ１への書き込み動作では、例えば、第１メモリゲート電圧Ｖｇａを１０Ｖ、第２メモリゲート電圧Ｖｇｂを３．３Ｖ、第３メモリゲート電圧Ｖｇｃを３．３Ｖ、第１ソース・ドレイン電圧Ｖｎａを０．５Ｖ、第２ソース・ドレイン電圧Ｖｎｂを６Ｖ、および、基板電圧Ｖｓｕｂを０Ｖとする。
【０１６８】
以上のような電圧印加条件であれば、ＭＩＳトランジスタとしての不揮発性メモリセルＮＶＭ２はオン状態となり、チャネル領域では、第１エクステンション領域ＥＸａから第２エクステンション領域ＥＸｂに向かって、電子ｅがドリフト輸送する。そして、特に、第１メモリゲート電極ＭＧ１には正の高電圧（１０Ｖ）である第１メモリゲート電圧Ｖｇａが印加されているから、電子ｅはこの高電界に引かれてホットエレクトロン化し、第１電荷蓄積膜ＭＩ１に注入される。即ち、第１電荷蓄積膜ＭＩ１が書き込み状態となる。なお、電子ｅを引き抜く第１メモリゲート電極ＭＧ１は、構造上、両エクステンション領域ＥＸａ，ＥＸｂの真ん中に位置する。従って、チャネル領域をドリフト輸送する電子ｅのドリフト方向は、上記のような第２エクステンション領域ＥＸｂに向かう方向でも、その逆の第１エクステンション領域ＥＸａに向かう方向でも良い。前者の場合、電子ｅは第１電荷蓄積膜ＭＩ１の第１エクステンション領域ＥＸａに近い領域に注入され、後者の場合、第１電荷蓄積膜ＭＩ１の第２エクステンション領域ＥＸｂに近い領域に注入される。
【０１６９】
このように、不揮発性メモリセルＮＶＭ２をＭＩＳトランジスタとしてオン状態とし、第１〜第３メモリゲート電極ＭＧ１〜ＭＧ３のいずれかに高電圧を印加することで、当該ゲート電極下の電荷蓄積膜に電子ｅを注入できる。
【０１７０】
例えば、第２メモリゲート電極ＭＧ２に、１０Ｖの第２メモリゲート電圧Ｖｇｂを印加する。この場合、第１エクステンション領域ＥＸａ側が正バイアスとなるように両ソース・ドレイン電圧Ｖｎａ，Ｖｎｂを印加し、チャネル領域の電子ｅは第２エクステンション領域ＥＸｂから第１エクステンション領域ＥＸａに向かってドリフト輸送するようにしておく。このとき、図３４に示すように、チャネル領域の電子ｅは、第２メモリゲート電極ＭＧ２下でホットエレクトロン化し、第２電荷蓄積膜ＭＩ２に注入される。即ち、第２電荷蓄積膜ＭＩ２が書き込み状態となる。
【０１７１】
また、例えば、第３メモリゲート電極ＭＧ３に、１０Ｖの第３メモリゲート電圧Ｖｇｃを印加する。この場合、第２エクステンション領域ＥＸｂ側が正バイアスとなるように両ソース・ドレイン電圧Ｖｎａ，Ｖｎｂを印加し、チャネル領域の電子ｅは第１エクステンション領域ＥＸａから第２エクステンション領域ＥＸｂに向かってドリフト輸送するようにしておく。このとき、図３５に示すように、チャネル領域の電子ｅは、第３メモリゲート電極ＭＧ３下でホットエレクトロン化し、第３電荷蓄積膜ＭＩ３に注入される。即ち、第３電荷蓄積膜ＭＩ３が書き込み状態となる。
【０１７２】
上記のようにして、本実施の形態２の不揮発性メモリセルＮＶＭ２において、ＳＳＩ−ＨＥ方式によって書き込み動作を行うことの効果に関しては、上記実施の形態１の不揮発性メモリセルＮＶＭ１のＳＳＩ−ＨＥ方式で説明した効果と同様である。
【０１７３】
また、本実施の形態２の不揮発性メモリセルＮＶＭ２の書き込み動作に関しては、ＳＳＩ−ＨＥ方式の他にも、上記実施の形態１の不揮発性メモリセルＮＶＭ１の書き込み動作と同様に、ＦＮトンネリング方式、ＣＨＥ方式を適用することも可能である。ただし、書き込み動作速度、および、周辺回路規模の観点から、本実施の形態２の不揮発性メモリセルＮＶＭ２においては、ＳＳＩ−ＨＥ方式によって書き込み動作を行う方が、より好ましい。その理由および効果に関する詳しい説明は、上記実施の形態１の説明と同様である。
【０１７４】
次に、消去動作について説明する。本実施の形態２の不揮発性メモリセルＮＶＭ２の動作方法では、第１〜第３電荷蓄積膜ＭＩ１〜ＭＩ３に対して、ＦＮトンネリング方式によって電荷を授受することで、消去動作を行う。
【０１７５】
本実施の形態２の不揮発性メモリセルＮＶＭ２における消去動作を、図３２を参照しながら、図３６を用いて説明する。ＦＮトンネリング方式による消去動作に関しては、上記実施の形態１の不揮発性メモリセルＮＶＭ１において、上記図８〜図１０を用いて説明した方式と同様である。即ち、消去動作を施したい各電荷蓄積膜ＭＩ１〜ＭＩ３の上部の各メモリゲート電極ＭＧ１〜ＭＧ３に、各メモリゲート電圧Ｖｇａ〜Ｖｂｃとして１５Ｖの電圧を印加する。
【０１７６】
図３６は、一例として、第１電荷蓄積膜ＭＩ１および第３電荷蓄積膜ＭＩ３に対して消去動作を行うために、第１メモリゲート電圧Ｖｇａおよび第３メモリゲート電圧Ｖｇｃを１５Ｖとした状態を示している。このように高い正電圧を印加することで、電子ｅが上部のゲート電極に引き抜かれ、また、当該ゲート電極から正孔ｈが注入され、消去動作を実現できる。なお、上記は、第１電荷蓄積膜ＭＩ１と第３電荷蓄積膜ＭＩ３との消去動作を同時に行うことを限定的に示すものではなく、別々に行っても良い。更に、第２電荷蓄積膜ＭＩ２においても同様のＦＮトンネリング方式によって消去動作を行うことも可能である。
【０１７７】
上記のようにして、本実施の形態２の不揮発性メモリセルＮＶＭ２において、ＦＮトンネリング方式によって消去動作を行うことの効果に関しては、上記実施の形態１の不揮発性メモリセルＮＶＭ１のＦＮトンネリング方式で説明した効果と同様である。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【０１７８】
ここで、上記実施の形態１の不揮発性メモリセルＮＶＭ１において、メモリゲート電極の導電型や、その不純物濃度に関して、消去動作をＦＮトンネリング方式で行う場合により好適な条件を説明している。これは、本実施の形態２の不揮発性メモリセルＮＶＭ２に対しても適用して同様の効果を有する。
【０１７９】
読み出し動作に関しても、その原理は上記実施の形態１の不揮発性メモリセルＮＶＭ１と同様である。即ち、本実施の形態２の不揮発性メモリセルＮＶＭ２をｎ型ＭＩＳトランジスタと見て、ソース・ドレイン間電流値により判別する。より詳しくは、読み出す対象の電荷蓄積膜上のメモリゲート電極には電圧を印加せず、他のメモリゲート電極には、電荷蓄積状態に関わらずオン状態となる程度の電圧（図３２では３．３Ｖ）を印加し、この状態でのソース・ドレイン間電流を測定する。ここで、読み出し対象の電荷蓄積膜では、その電荷蓄積状態によってメモリゲート電極の閾値電圧が変化するため、当該電荷蓄積状態に対応したソース・ドレイン間電流の大小を検出することができる。このようにして、本実施の形態２の不揮発性メモリセルＮＶＭ２の記憶状態を読み出すことができる。
【０１８０】
また、本実施の形態２の不揮発性メモリセルＮＶＭ２の消去動作に関しては、ＦＮトンネリング方式の他にも、上記実施の形態１の不揮発性メモリセルＮＶＭ１の消去動作と同様に、ＢＴＢＴ−ＨＨ方式、ＳＳＩ−ＨＨ方式を適用することも可能である。
【０１８１】
その一例として、図３７には、本実施の形態２の不揮発性メモリセルＮＶＭ２の他の動作方法を示している。ここでは、第１および第３電荷蓄積膜ＭＩ１，ＭＩ３に対してはＦＮトンネリング方式によって消去動作を行い、第２電荷蓄積膜ＭＩ２に対してはＢＴＢＴ−ＨＨ方式によって消去動作を行う場合の電圧印加条件を示している。なお、書き込み動作は、ＳＳＩ−ＨＥ方式で行い、その態様は上記図３２〜図３５の説明と同様である。また、読み出し動作に関しても上記の説明と同様である。
【０１８２】
第１および第３電荷蓄積膜ＭＩ１，ＭＩ３に対するＦＮトンネリング方式による消去動作は、上記図３２、図３６を用いた説明と同様である。
【０１８３】
また、第２電荷蓄積膜ＭＩ２に対するＢＴＢＴ−ＨＨ方式による消去動作は、上記実施の形態１において、上記図２、図６を用いて説明した方式と同様である。即ち、図３７に示した第２電荷蓄積膜ＭＩ２の消去動作の電圧印加条件によって、図３８に示すように、ＢＴＢＴ現象によって生じた正孔ｈをホットホール化し、第２電荷蓄積膜ＭＩ２に注入する。更に、ＢＴＢＴ−ＨＨ方式によって消去動作を行うことでもたらされる効果およびその理由に関しても、上記実施の形態１の説明と同様である。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【０１８４】
また、上記実施の形態１で説明したように、ＢＴＢＴ−ＨＨ方式による消去や、ＦＮトンネリング方式による消去動作に対しては、それぞれより好適な構造がある。例えば、ＦＮトンネリング方式により消去動作を行う電荷蓄積膜の上のメモリゲート電極は、より不純物濃度の低いｎ型導電型材料であるか、または、ｐ型導電型である方が、より好ましい。その理由および効果は、上記実施の形態１で説明した通りである。このように、動作方式によって、より適したメモリゲート電極などの構造は異なるため、本実施の形態２の不揮発性メモリセルＮＶＭ２では、各メモリゲート電極ＭＧ１〜ＭＧ３の構成が同様であるとは限らない。
【０１８５】
なお、上記の例の他に、第１〜第３電荷蓄積膜に対しては、上述したＦＮトンネリング方式、ＢＴＢＴ−ＨＨ方式、または、ＳＳＩ−ＨＨ方式のいずれの方式で消去動作を行っても良い。このとき、それぞれの消去動作方式に適したメモリゲート電極の導電型や不純物濃度、また、エクステンション領域の不純物濃度などは、上記実施の形態１で説明した通りであり、本実施の形態２の不揮発性メモリセルＮＶＭ２に適用しても同様に効果的である。
【０１８６】
以上のように、本実施の形態２の不揮発性メモリセルＮＶＭ２においては、第１〜第３電荷蓄積膜ＭＩ１〜ＭＩ３に対して、互いに異なる方法で電荷を授受することで、互いに異なる方法で消去動作を行うことができる。これは、各電荷蓄積膜ＭＩ１〜ＭＩ３が、それぞれ個別に対応する各メモリゲート電極ＭＧ１〜ＭＧ３を有し、独立して電圧を印加できる本構造であることにより、実現できる動作方法である。そして、上述のように、各消去方式は固有の効果を有する。従って、本実施の形態２の不揮発性メモリセルＮＶＭ２によれば、要求に応じた効果をもたらす方式によって消去する電荷蓄積膜を、一つのメモリセル内に混載した構造の不揮発性メモリを構成することができる。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【０１８７】
また、本実施の形態２の不揮発性メモリセルＮＶＭ２においては、第１電荷蓄積膜ＭＩ１に対しては、ＦＮトンネリング方式によって電荷を授受することで、消去動作を行う方が、より好ましい。その理由は以下の通りである。不揮発性メモリセルＮＶＭ２は、構造上、第１電荷蓄積膜ＭＩ１は両エクステンション領域ＥＸａ，ＥＸｂから離れている。ここで、ＢＴＢＴ−ＨＨ方式では、エクステンション領域ＥＸａ，ＥＸｂ近傍で電子／正孔対を発生させる必要があり、正孔を注入する電荷蓄積膜は、少なくともいずれかのエクステンション領域に近い方が望ましい。これに対して、ＦＮトンネリング方式であれば、電荷蓄積膜直上のゲート電極、または、直下のｐウェルｐｗとの間で電荷を授受するため、エクステンション領域ＥＸａ，ＥＸｂの配置によらず、正常に消去動作を行うことができる。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【０１８８】
以上では、各電荷蓄積膜ＭＩ１〜ＭＩ２に対して、それぞれ１ビットの情報を記憶する態様を示した。本実施の形態２の不揮発性メモリセルＮＶＭ２では、更に、各電荷蓄積膜ＭＩ１〜ＭＩ３に対して、２ビット以上の情報を記憶することができる。以下で詳細に説明する。
【０１８９】
一例として、第１電荷蓄積膜ＭＩ１に２ビットの情報を記憶する方法を説明する。図３９に示すように、第１電荷蓄積膜ＭＩ１のうち、第３メモリゲート電極ＭＧ３側の第１領域ＭＩ１−Ｃ、および、第２メモリゲート電極ＭＧ２側の第２領域ＭＩ１−Ｄに対して、書き込み動作を施す。図４０はその電圧印加条件を示す表である。いずれの領域ＭＩ１−Ｃ，ＭＩ１−Ｄに対しても、ＳＳＩ−ＨＥ方式によって書き込み動作を行う。
【０１９０】
上記図３３を用いて説明したように、第１電荷蓄積膜ＭＩ１に対しては、チャネル領域をドリフト輸送する電子ｅの向きを変更することで、ホットキャリア化した電子ｅが注入される第１電荷蓄積膜ＭＩ１の位置を変えることができる。より詳しくは、以下の通りである。
【０１９１】
第２エクステンション領域ＥＸｂに比べて第１エクステンション領域ＥＸａが正電位となるように、各ソース・ドレイン電圧Ｖｎａ，Ｖｎｂを設定すれば、電子ｅは、チャネル中を第１エクステンション領域ＥＸａに向かってドリフト輸送する。従って、電子ｅは、第１メモリゲート電極ＭＧ下の領域のうち、第３メモリゲート電極ＭＧ３との境界付近でホットエレクトロン化し易く、第１領域ＭＩ１−Ｃに注入される。一方、第１エクステンション領域ＥＸａに比べて第２エクステンション領域ＥＸｂが正電位となるように、各ソース・ドレイン電圧Ｖｎａ，Ｖｎｂを設定すれば、電子ｅは、チャネル中を第２エクステンション領域ＥＸｂに向かってドリフト輸送する。従って、電子ｅは、第１メモリゲート電極ＭＧ下の領域のうち、第２メモリゲート電極ＭＧ２との境界付近でホットエレクトロン化し易く、第２領域ＭＩ１−Ｄに注入される。
【０１９２】
以上のようにして、第１電荷蓄積膜ＭＩ１のうち、第１領域ＭＩ１−Ｃと、第２領域ＭＩ１−Ｄとの２つの領域に対して、独立して電子ｅを注入することができる。それぞれの消去方法、および、読み出し方法に関しては、上記図３２、図３６などを用いた方法と同様にして行うことができる。
【０１９３】
また、第２電荷蓄積膜ＭＩ２や第３電荷蓄積膜ＭＩ３に対しても、ＳＳＩ−ＨＥ方式とＣＨＥ方式とによって、異なる位置に独立して電子ｅを注入することができる。上記実施の形態１の第７の動作方法で説明したように、ＳＳＩ−ＨＥ方式では、電子ｅは各メモリゲート電極の境界付近でホットキャリア化され易く、ＣＨＥ方式では、電子ｅはドレイン近傍でホットキャリア化され易い。従って、例えば、第２電荷蓄積膜ＭＩ２においては、第１エクステンション領域ＥＸａ近傍の領域にＣＨＥ方式で電子ｅを注入し、第１メモリゲート電極ＭＧ１側の領域にＳＳＩ−ＨＥ方式で電子ｅを注入することができる。第３電荷蓄積膜ＭＩ３に関しても同様である。このようにして、第２、第３電荷蓄積膜ＭＩ２，ＭＩ３に対しても、異なる領域に独立して書き込み動作を行うことができる。
【０１９４】
以上のように、本実施の形態２の不揮発性メモリセルＮＶＭ２では、各電荷蓄積膜ＭＩ１〜ＭＩ３に対して、２ビットの情報を記憶することが可能である。このようにして、本実施の形態２の不揮発性メモリセルＮＶＭ２によれば、同じセル構造、セル面積で、更に多くの情報を記憶できる。結果として、不揮発性メモリを有する半導体装置の記憶容量をより増加させることができる。
【０１９５】
以上で説明したように、本実施の形態２の不揮発性メモリセルＮＶＭ２は、第１〜第３電荷蓄積膜ＭＩ１〜ＭＩ３の３つの電荷蓄積領域を有し、それぞれへの書き込み、消去動作を種々変更することで、それぞれ異なる効果を有する不揮発性メモリセルＮＶＭ２とすることができる。書き込み方法としては、ＳＳＩ−ＨＥ方式、ＦＮトンネリング方式、および、ＣＨＥ方式を説明し、消去方法としては、ＢＴＢＴ−ＨＨ方式、ＦＮトンネリング方式、および、ＳＳＩ−ＨＨ方式を説明した。そのうち、上記では、より効果が明確である書き込み、消去方式の組み合わせなどを例示したが、本実施の形態２の不揮発性メモリセルＮＶＭ２の動作方法は、これらに限定されるものではない。即ち、本実施の形態２の不揮発性メモリセルＮＶＭ２に対しては、上記で説明した書き込み動作および消去動作の各方式を組み合わせた形態として適用しても良い。
【０１９６】
以上のように、本実施の形態２の不揮発性メモリセルＮＶＭ２は、３つの電荷蓄積膜のそれぞれに対応するメモリゲート電極を有することで、より複雑な動作方法を実現できる。結果として、記憶容量のより大きい不揮発性メモリを有する半導体装置を、より高性能化できる。
【０１９７】
以下では、本実施の形態２の不揮発性メモリセルＮＶＭ２を有する半導体装置の製造方法に関し、シリコン基板１上に複数の不揮発性メモリセルＮＶＭ２を形成する工程を説明する。本実施の形態２の不揮発性メモリセルＮＶＭ２は、上記実施の形態１の不揮発性メモリセルＮＶＭ１と比較して、構造上、第２エクステンション領域ＥＸｂと第１メモリゲート電極ＭＧ１との間に、第３電荷蓄積膜ＭＩ３と第３メモリゲート電極ＭＧ３とを追加している点を除いて、他は同様である。更に、両者の形状のみを比較した場合、第３電荷蓄積膜ＭＩ３および第３メモリゲート電極ＭＧ３は、第１メモリゲート電極ＭＧ１を中心に、それぞれ、第２電荷蓄積膜ＭＩ２および第２メモリゲート電極ＭＧ２と対称である。
【０１９８】
そこで、本実施の形態２の不揮発性メモリセルＮＶＭ２の形成工程は、上記実施の形態１の不揮発性メモリセルＮＶＭ１の形成工程のうちの上記図２１〜図２３の工程までは同様であり、その後、以下で説明する工程を施すことで形成できる。
【０１９９】
図４１は、本実施の形態２の不揮発性メモリセルＮＶＭ２の製造工程中を示す断面図であり、上記図２３の工程に続く工程を示している。本工程では、上記図２４を用いて説明した工程と同様にして、第２導体膜Ｃ２をエッチバックする。これにより、第１メモリゲート電極ＭＧ１の側壁部に第２導体膜Ｃ２を残す。
【０２００】
本実施の形態２の製造方法では、この工程の段階で、第１メモリゲート電極ＭＧ１の側壁を覆うようにして、第２導体膜Ｃ２からなる、第２メモリゲート電極ＭＧ２および第３メモリゲート電極ＭＧ３が形成されたことになる。より詳しくは、第２導体膜Ｃ２をエッチバックすることで、第１メモリゲート電極ＭＧ１の一方の側壁を覆うように第２導体膜Ｃ２を加工して、第２メモリゲート電極ＭＧ２を形成する。そして、この第２導体膜Ｃ２のエッチバックでは、第１メモリゲート電極ＭＧ２の側壁のうち、第２メモリゲート電極ＭＧ２を形成していない方の側壁を覆うようにも第２導体膜Ｃ２が加工され、これによって第３メモリゲート電極ＭＧ３を形成する。
【０２０１】
次に、図４２に示すように、第２メモリゲート電極ＭＧ２および第３メモリゲート電極ＭＧ３に覆われていない部分の第６絶縁膜Ｉ６、第５絶縁膜Ｉ５、および、第４絶縁膜Ｉ４を、エッチングにより順に除去する。
【０２０２】
これにより、シリコン基板１と第２メモリゲート電極ＭＧ１との間から、第１メモリゲート電極ＭＧ１と第２メモリゲート電極ＭＧ２との間に渡って一体的に配置するようにして、第４絶縁膜Ｉ４、第５絶縁膜Ｉ５、および、第６絶縁膜Ｉ６を加工して、それぞれ、第２ボトム酸化膜Ｏｂ２、第２窒化膜Ｎ２、および、第２トップ酸化膜Ｏｔ２とする。このようにして、第２ボトム酸化膜Ｏｂ２、第２窒化膜Ｎ２、および、第２トップ酸化膜Ｏｔ２からなる第２電荷蓄積膜ＭＩ２を形成する。
【０２０３】
また、同様に、シリコン基板１と第３メモリゲート電極ＭＧ３との間から、第１メモリゲート電極ＭＧ１と第３メモリゲート電極ＭＧ３との間に渡って一体的に配置するようにして、第４絶縁膜Ｉ４、第５絶縁膜Ｉ５、および、第６絶縁膜Ｉ６を加工して、それぞれ、第３ボトム酸化膜Ｏｂ３、第３窒化膜Ｎ３、および、第３トップ酸化膜Ｏｔ３とする。このようにして、第３ボトム酸化膜Ｏｂ３、第３窒化膜Ｎ３、および、第３トップ酸化膜Ｏｂ３からなる第３電荷蓄積膜ＭＩ３を形成する。
【０２０４】
以上の工程では、シリコン基板１の主面ｓ１上のうち、平面的に見て、ｐウェルｐｗに含まれる位置に配置するようにして、第１〜第３電荷蓄積膜ＭＩ１〜ＭＩ３、および、第１〜第３メモリゲート電極ＭＧ１〜ＭＧ３を形成する。
【０２０５】
次に、図４３に示すように、第１エクステンション領域ＥＸａ、第２エクステンション領域ＥＸｂ、サイドウォールスペーサｓｗ、第１ソース・ドレイン領域ＳＤａ、および、第２ソース・ドレイン領域ＳＤｂを形成する。ここでは、配置される位置が以下のように異なることを除いては、上記図２７、図２８で説明した工程と同様にして、上記を形成できる。
【０２０６】
第２エクステンション領域ＥＸｂを形成するためのイオン注入工程では、第１、第２メモリゲート電極ＭＧ１，ＭＧ２に加え、第３メモリゲート電極ＭＧ３もイオン注入マスクになっている。従って、第２エクステンション領域ＥＸｂは、ｐウェルｐｗ内におけるシリコン基板１のうち、第１メモリゲート電極ＭＧ１の側方下部ではなく、第３メモリゲート電極ＭＧ３における、第１メモリゲート電極ＭＧ１と隣り合わない方の側方下部に形成される。他の上記構成要素に関しては、上記図２７、図２８の説明と同様に形成される。
【０２０７】
以上のようにして、本実施の形態２の不揮発性メモリセルＮＶＭ２の基本構造を形成することができる。
【０２０８】
上述のように、本実施の形態２の不揮発性メモリセルＮＶＭ２においても、上記実施の形態１の不揮発性メモリセルＮＶＭ１と同様、各動作方式により適した構造があることを説明している。そのうち、個々のメモリゲート電極ＭＧ１〜ＭＧ３や、個々のエクステンション領域ＥＸａ〜ＥＸｂの特徴的な構造を形成するための工程は、上記実施の形態１で説明した工程を同様に適用して効果的である。更に、本実施の形態２の不揮発性メモリセルＮＶＭ２に特化した特徴的な構造もある。
【０２０９】
例えば、上記図３７、図３８で説明したように、第２電荷蓄積膜ＭＩ２に対してはＢＴＢＴ−ＨＨ方式、第３電荷蓄積間ＭＩ３に対してはＦＮトンネリング方式によって、それぞれ消去動作を行う場合、以下のような構造である方がより好ましい。即ち、ｎ型導電型の第２メモリゲート電極ＭＧ２と比較して、第３メモリゲート電極はより不純物濃度の低いｎ型導電型であるか、または、ｐ型導電型である方が、より好ましい。その理由および効果は、上記実施の形態１で説明した通りである。ここでは、その形成方法に関して説明する。
【０２１０】
上記図４１を用いて説明したように、第２メモリゲート電極ＭＧ２と第３メモリゲート電極ＭＧ３とは、同一の第２導体膜Ｃ２を加工することで形成される。そこで、第２導体膜Ｃ２を堆積した後、エッチバックにより加工する前に、更に、以下のような工程を施す。即ち、図４４に示すように、第２導体膜Ｃ２のうち、後に第３メモリゲート電極ＭＧ３として加工される領域に対して、イオン注入によって不純物を打ち込む。これには、フォトレジスト膜４をイオン注入マスクとして形成することで、上記のように選択的に不純物を打ち込む。その後、同様にして、他のフォトレジスト膜（図示しない）をイオン注入マスクとして、第２導体膜Ｃ２のうち、後に第２メモリゲート電極ＭＧ２として加工される領域に対して、イオン注入を施しても良い。
【０２１１】
その後、第２導体膜Ｃ２をエッチバックにより加工することで、互いに異なる導電型、または、互いに異なる不純物濃度の第２メモリゲート電極ＭＧ２および第３メモリゲート電極ＭＧ３を形成することができる。これによって、互いに異なる方式での消去動作が要求される第２または第３電荷蓄積膜ＭＩ２，ＭＩ３を有する不揮発性メモリセルＮＶＭ２において、より好適な構造の第２または第３メモリゲート電極ＭＧ２，ＭＧ３を形成できる。結果として、不揮発性メモリを有する半導体装置をより高性能化できる。
【０２１２】
また、第２導体膜Ｃ２を加工して、第２メモリゲート電極ＭＧ２および第３メモリゲート電極ＭＧ３を形成する方法としては、以下のような方法もある。
【０２１３】
上記図２３に続く工程として図４５に示すように、第２導体膜Ｃ２上に、フォトレジスト膜５を形成する。ここでは、第２導体膜Ｃ２のうち、第１メモリゲート電極ＭＧ１の両側壁部の第２導体膜Ｃ２を覆うようにして、フォトレジスト膜５を形成する。その後、フォトレジスト膜５をエッチングマスクとして、第２導体膜Ｃ２に異方性エッチングを施すことで、第２導体膜Ｃ２からなる第２および第３メモリゲート電極ＭＧ２，ＭＧ３を形成する。
【０２１４】
以上のような工程によっても、第１メモリゲート電極ＭＧ１の側壁に隣り合うようにして、第２および第３メモリゲート電極ＭＧ２，ＭＧ３を形成できる。なお、上記図２９を用いた説明と同様の理由により、フォトレジスト膜５をエッチングマスクとして用いたエッチングによって各メモリゲート電極ＭＧ２，ＭＧ３を形成した場合、それぞれ、第１メモリゲート電極ＭＧ１の端部に一部乗り上げるようにして形成される。この形状は、動作上問題は無い。
【０２１５】
その後、図４６に示すように、上記図４３の工程と同様にして、第１、第２エクステンション領域ＥＸａ，ＥＸｂ、サイドウォールスペーサｓｗ、および、第１、第２ソース・ドレイン領域ＳＤａ，ＳＤｂを形成する。
【０２１６】
以上のような方法によって、本実施の形態２の不揮発性メモリセルＮＶＭ２を形成することができる。
【０２１７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２１８】
例えば、前記実施の形態では、第１電荷蓄積膜として、第１ボトム酸化膜Ｏｂ１、第１窒化膜Ｎ１および第１トップ酸化膜Ｏｔ１の積層膜で構成した場合を例示したが、酸化シリコン膜に代えて窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用しても良い。即ち、第１ボトム酸化膜Ｏｂ１および第１トップ酸化膜Ｏｔ１を、高誘電率膜を用いて形成しても良い。この高誘電率膜は、例えば、Ａｌ２Ｏ３等の酸化アルミニウム膜、ＨｆＯ２等の酸化ハフニウム膜、ＺｒＯ２等の酸化ジルコニウム膜またはＴａ２Ｏ５等の酸化タンタル膜等の材料で構成され、ＣＶＤ法等によって形成することができる。
【０２１９】
このような高誘電率膜の酸化シリコン換算の実効膜厚を、第１ボトム酸化膜Ｏｂ１および第１トップ酸化膜Ｏｔ１と同程度に形成すれば、物理的な膜厚を薄く出来るので、書き込み動作時および消去動作時における電圧を低く設定することが可能となる。また、高誘電率膜を用いることにより、半導体基板またはゲート電極との障壁を高くすることができるので、第１窒化膜Ｎ１への電荷の注入を少なくでき、データリテンションが向上する。
【０２２０】
また、上記は、第１ボトム酸化膜Ｏｂ１または第１トップ酸化膜Ｏｔ１のいずれか一方にのみ適用することもできる。また、第２ボトム酸化膜Ｏｂ２、第３ボトム酸化膜Ｏｂ３、第２トップ酸化膜Ｏｔ２または第３トップ酸化膜Ｏｔ３に高誘電率膜を用いた場合も、同様の効果を得られる。
【０２２１】
また、このような高誘電率膜を、第１窒化膜Ｎ１の代わりに適用することもできる。その場合、電荷保持能力を向上させることができる。これは、第２窒化膜Ｎ２または第３窒化膜Ｎ３に適用した場合も同様である。
【産業上の利用可能性】
【０２２２】
本発明は、例えば、パーソナルコンピュータやモバイル機器等において、情報処理を行なうために必要な半導体産業に適用することができる。
【図面の簡単な説明】
【０２２３】
【図１】本発明の実施の形態１である半導体装置の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の第１の動作方法を示す表である。
【図３】図２に示す第１の動作方法の書き込み動作を説明するための要部断面図とその一部拡大図である。
【図４】図２に示す第１の動作方法の他の書き込み動作を説明するための要部断面図とその一部拡大図である。
【図５】図２に示す第１の動作方法の消去動作を説明するための要部断面図とその一部拡大図である。
【図６】図２に示す第１の動作方法の他の消去動作を説明するための要部断面図とその一部拡大図である。
【図７】図２に示す第１の動作方法に適した半導体装置の構造を説明するための要部断面図である。
【図８】本発明の実施の形態１である半導体装置の第２の動作方法を示す表である。
【図９】図８に示す第２の動作方法の消去動作を説明するための要部断面図とその一部拡大図である。
【図１０】図８に示す第２の動作方法の他の消去動作を説明するための要部断面図とその一部拡大図である。
【図１１】本発明の実施の形態１である半導体装置の第３の動作方法を示す表である。
【図１２】本発明の実施の形態１である半導体装置の他の第３の動作方法を示す表である。
【図１３】本発明の実施の形態１である半導体装置の第４の動作方法を示す表である。
【図１４】図１３に示す第４の動作方法の消去動作を説明するための要部断面図とその一部拡大図である。
【図１５】本発明の実施の形態１である半導体装置の第５の動作方法を示す表である。
【図１６】図１５に示す第５の動作方法の書き込み動作を説明するための要部断面図とその一部拡大図である。
【図１７】本発明の実施の形態１である半導体装置の第６の動作方法を示す表である。
【図１８】図１７に示す第６の動作方法の書き込み動作を説明するための要部断面図とその一部拡大図である。
【図１９】本発明の実施の形態１である半導体装置の第７の動作方法を説明するための要部断面図である。
【図２０】本発明の実施の形態１である半導体装置の第７の動作方法を示す表である。
【図２１】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中における要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中における要部断面図である。
【図２９】本発明の実施の形態１である半導体装置の他の製造工程中であり、図２３に続く製造工程中における要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中における要部断面図である。
【図３１】本発明の実施の形態２である半導体装置の要部断面図である。
【図３２】本発明の実施の形態２である半導体装置の動作方法を示す表である。
【図３３】図３２に示す動作方法の書き込み動作を説明するための要部断面図とその一部拡大図である。
【図３４】図３２に示す動作方法の他の書き込み動作を説明するための要部断面図とその一部拡大図である。
【図３５】図３２に示す動作方法の更に他の書き込み動作を説明するための要部断面図とその一部拡大図である。
【図３６】図３２に示す動作方法の消去動作を説明するための要部断面図とその一部拡大図である。
【図３７】本発明の実施の形態２である半導体装置の他の動作方法を示す表である。
【図３８】図３７に示す動作方法の消去動作を説明するための要部断面図とその一部拡大図である。
【図３９】本発明の実施の形態２である半導体装置の更に他の動作方法を説明するための要部断面図である。
【図４０】本発明の実施の形態２である半導体装置の更に他の動作方法を示す表である。
【図４１】本発明の実施の形態２である半導体装置の製造工程中であり、図２３に続く製造工程中における要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中における要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中における要部断面図である。
【図４４】本発明の実施の形態２である半導体装置の他の製造工程中であり、図２３に続く製造工程中における要部断面図である。
【図４５】本発明の実施の形態２である半導体装置の更に他の製造工程中であり、図２３に続く製造工程中における要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【０２２４】
１  シリコン基板（半導体基板）
２〜５  フォトレジスト膜
Ｃ１  第１導体膜
Ｃ２  第２導体膜
ｅ  電子
ＥＸａ  第１エクステンション領域（第２半導体領域）
ＥＸｂ  第２エクステンション領域（第３半導体領域）
ｈ  正孔（ホール）
Ｉ１  第１絶縁膜
Ｉ２  第２絶縁膜
Ｉ３  第３絶縁膜
Ｉ４  第４絶縁膜
Ｉ５  第５絶縁膜
Ｉ６  第６絶縁膜
Ｌｇａ  第１メモリゲート長
Ｌｇｂ  第２メモリゲート長
ＭＩ１  第１ゲート絶縁膜（第１電荷蓄積膜）
ＭＩ１−Ａ，ＭＩ１−Ｃ  第１領域
ＭＩ１−Ｂ，ＭＩ１−Ｄ  第２領域
ＭＩ２  第２ゲート絶縁膜（第２電荷蓄積膜）
ＭＩ３  第３ゲート絶縁膜（第３電荷蓄積膜）
ＭＧ１  第１メモリゲート電極（第１ゲート電極）
ＭＧ２  第２メモリゲート電極（第２ゲート電極）
ＭＧ３  第３メモリゲート電極（第３ゲート電極）
Ｎ１  第１窒化膜
Ｎ２  第２窒化膜
Ｎ３  第３窒化膜
ＮＶＭ１，ＮＶＭ２  不揮発性メモリセル
Ｏｂ１  第１ボトム酸化膜（第１下部酸化膜）
Ｏｂ２  第２ボトム酸化膜（第２下部酸化膜）
Ｏｂ３  第３ボトム酸化膜（第３下部酸化膜）
Ｏｔ１  第１トップ酸化膜（第１上部酸化膜）
Ｏｔ２  第２トップ酸化膜（第２上部酸化膜）
Ｏｔ３  第３トップ酸化膜（第３上部酸化膜）
ｐｗ  ｐウェル（第１半導体領域）
ｓ１  主面
ＳＤａ  第１ソース・ドレイン領域
ＳＤｂ  第２ソース・ドレイン領域
ｓｗ  サイドウォールスペーサ
Ｖｇａ  第１メモリゲート電圧
Ｖｇｂ  第２メモリゲート電圧
Ｖｇｃ  第３メモリゲート電圧
Ｖｎａ  第１ソース・ドレイン電圧
Ｖｎｂ  第２ソース・ドレイン電圧
Ｖｓｕｂ  基板電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2010040634.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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