(57)【要約】【課題】回路規模の大幅な増大を招くことなく、試験信号の印加や判定を柔軟に停止させることができる半導体試験装置を提供する。【解決手段】半導体試験装置１は、ＤＵＴ４０の試験のために用いられる試験用信号（駆動信号Ｓ１１、ストローブ信号Ｓ１２、及び切替信号Ｓ１３）の立ち上がりエッジ等の時間位置を示すエッジ位置情報Ｅ１〜Ｅ３、及びエッジ位置情報に応じた試験用信号の生成を停止させる旨を示すマスク情報Ｍ１〜Ｍ３を記憶する記憶部（ドライバタイミングメモリ３１ａ〜ＩＯタイミングメモリ３１ｃ）と、記憶部に記憶されるエッジ位置情報及びマスク情報に基づいて試験用信号の生成を行う生成部（ドライバエッジ発生部３２ａ〜ＩＯエッジ発生部３２ｃ）と、生成部に対して試験用信号の生成を停止させるエッジマスク信号ＥＭを出力する制御メモリＥＭとを備える。【選択図】図１
2010256119.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスに試験信号を印加して得られる信号に基づいて前記半導体デバイスの試験を行う半導体試験装置において、
前記半導体デバイスの試験のために用いられる試験用信号の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の時間位置を示すエッジ位置情報、及び当該エッジ位置情報に応じた前記試験用信号の生成を停止させる旨を示すマスク情報を記憶する記憶部と、
前記記憶部に記憶される前記エッジ位置情報及び前記マスク情報に基づいて前記試験用信号の生成を行う生成部と、
前記生成部に対して前記試験用信号の生成を停止させる制御信号を出力する出力部と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記試験用信号は、前記試験信号を生成するために用いられる駆動信号、前記半導体デバイスから得られる信号に基づいてパス／フェイルを判定するために用いられるストローブ信号、及び前記半導体デバイスに対する前記試験信号の出力と前記半導体デバイスから得られる信号の入力との切り替えを指示する切替信号の少なくとも１つを含むことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記記憶部は、前記駆動信号の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の時間位置を示す第１エッジ位置情報及び前記駆動信号の生成を停止させる旨を示す第１マスク情報を記憶する第１記憶部を含み、
前記生成部は、前記第１記憶部に記憶される前記第１エッジ位置情報及び前記第１マスク情報に基づいて前記駆動信号を生成する第１生成部を含み、
前記出力部は、前記第１生成部に対して前記駆動信号の生成を停止させる制御信号を出力する
ことを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記記憶部は、前記ストローブ信号の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の時間位置を示す第２エッジ位置情報及び前記ストローブ信号の生成を停止させる旨を示す第２マスク情報を記憶する第２記憶部を含み、
前記生成部は、前記第２記憶部に記憶される前記第２エッジ位置情報及び前記第２マスク情報に基づいて前記ストローブ信号を生成する第２生成部を含み、
前記出力部は、前記第２生成部に対して前記ストローブ信号の生成を停止させる制御信号を出力する
ことを特徴とする請求項２又は請求項３記載の半導体試験装置。
【請求項５】
前記記憶部は、前記切替信号の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の時間位置を示す第３エッジ位置情報及び前記切替信号の生成を停止させる旨を示す第３マスク情報を記憶する第３記憶部を含み、
前記生成部は、前記第３記憶部に記憶される前記第３エッジ位置情報及び前記第３マスク情報に基づいて前記切替信号を生成する第３生成部を含み、
前記出力部は、前記第３生成部に対して前記切替信号の生成を停止させる制御信号を出力する
ことを特徴とする請求項２から請求項４の何れか一項に記載の半導体試験装置。
【請求項６】
前記記憶部及び前記生成部は、前記半導体デバイスと電気的に接続されるピン毎に設けられており、
前記出力部は、前記試験用信号の生成を停止させる制御信号の出力を、前記ピン毎、前記試験用信号の種類毎、又は前記試験用信号の全てで共通に行う
ことを特徴とする請求項１から請求項５の何れか一項に記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
半導体試験装置は、周知の通り、半導体デバイス（以下、ＤＵＴ（Device Under Test）という）に試験信号を印加して得られる信号と予め定められた期待値とを比較してパス／フェイルを判定することによりＤＵＴの良／不良を試験する。ＤＵＴに対する試験信号の印加タイミングやパス／フェイルの判定タイミング等が変動すると誤った試験結果が得られることがある。このため、ＤＵＴを試験している最中は、ＤＵＴに対する試験信号の印加タイミング、パス／フェイルの判定を行う判定部に対するストローブ信号の出力タイミング、更には、ＤＵＴに対する試験信号の出力とＤＵＴから得られる信号の入力との切り替えタイミングを精確にする必要がある。
【０００３】
半導体試験装置は、ＤＵＴが搭載又は載置されるテストヘッド内で上記の試験信号及びストローブ信号を生成することによって上記各種タイミングの精度の悪化を防止している。具体的に、テストヘッド内には、ＤＵＴの動作周期に応じた試験周期（試験レート）内における試験信号、ストローブ信号、或いは上記の切り替えを指示する切替信号の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の時間位置を示すエッジ位置情報を記憶するメモリが設けられており、このメモリに記憶されたエッジ位置情報が読み出されて試験信号、ストローブ信号、或いは切替信号（以下、これらを総称する場合には、試験信号等という）が生成される。
【０００４】
ここで、ＤＵＴの試験中に、ある試験レートにおいて一時的に試験信号等の印加等を停止したい場合がある。この場合には、試験信号等の印加等を一時的に停止する旨を示す情報（マスク情報）を上記のメモリに書き込んでおき、試験信号等の印加等を停止したい試験レートにおいてマスク情報を書き込んだアドレスを指定することにより、その試験レートにおける試験信号等の印加等が停止される。
【０００５】
以下の特許文献１には、ＤＵＴに印加する試験信号を生成するために用いられる試験パターンや、パス／フェイルの判定用の期待値を生成するために用いられる期待値パターン等の各種パターンを生成するためのタイミング信号発生装置の一例が開示されている。この特許文献１に開示された技術では、記憶手段に記憶されたセットエッジ用の遅延量及びリセットエッジ用の遅延量を読み出して複雑なパターンの発生を実現している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−１４５７９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上述した通り、マスク情報を用いることで、ある試験レートにおける試験信号等の印加等を停止することはできる。ここで、試験信号等の印加等の停止は、１つの試験レートのみに限られる訳ではなく、連続する複数の試験レートにまたがって行いたい場合もある。従来の半導体試験装置は、１つの試験レートにおける試験信号等の印加等の停止、及び連続する複数の試験レートにまたがった試験信号等の印加等の停止の何れも可能である。
【０００８】
しかしながら、試験レートを超えて試験信号等の印加等を停止させたい場合には、新たなマスク情報をテストヘッドに設けられたメモリに書き込む必要があるため、メモリの容量の制限から試験信号等の印加等を停止させることができない事態が生ずるという問題がある。ここで、メモリの容量を増加させれば、メモリに対するマスク情報の書き込みの自由度が高めるため上記の事態が生ずることが無くなると考えられるが、メモリはテスタピン毎に設けられているため、メモリの容量増大によって回路規模が飛躍的に増大するという新たな問題が生ずる。
【０００９】
本発明は上記事情に鑑みてなされたものであり、回路規模の大幅な増大を招くことなく、試験信号の印加や判定を柔軟に停止させることができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の半導体試験装置は、半導体デバイス（４０）に試験信号を印加して得られる信号に基づいて前記半導体デバイスの試験を行う半導体試験装置（１、２）において、前記半導体デバイスの試験のために用いられる試験用信号（Ｓ１１〜Ｓ１３）の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の時間位置を示すエッジ位置情報（Ｅ１〜Ｅ３）、及び当該エッジ位置情報に応じた前記試験用信号の生成を停止させる旨を示すマスク情報（Ｍ１〜Ｍ３）を記憶する記憶部（３１ａ〜３１ｃ）と、前記記憶部に記憶される前記エッジ位置情報及び前記マスク情報に基づいて前記試験用信号の生成を行う生成部（３２ａ〜３２ｃ）と、前記生成部に対して前記試験用信号の生成を停止させる制御信号（ＥＭ、ＥＭ１）を出力する出力部（２２、２５）とを備えることを特徴としている。
この発明によると、記憶部に記憶されたマスク情報に基づいて生成部における試験用信号の生成が停止されるばかりではなく、出力部から出力される制御信号に基づいて生成部における試験用信号の生成が停止される。
また、本発明の半導体試験装置は、前記試験用信号が、前記試験信号を生成するために用いられる駆動信号（Ｓ１１）、前記半導体デバイスから得られる信号に基づいてパス／フェイルを判定するために用いられるストローブ信号（Ｓ１２）、及び前記半導体デバイスに対する前記試験信号の出力と前記半導体デバイスから得られる信号の入力との切り替えを指示する切替信号（Ｓ１３）の少なくとも１つを含むことを特徴としている。
また、本発明の半導体試験装置は、前記記憶部が、前記駆動信号の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の時間位置を示す第１エッジ位置情報（Ｅ１）及び前記駆動信号の生成を停止させる旨を示す第１マスク情報（Ｍ１）を記憶する第１記憶部（３１ａ）を含み、前記生成部が、前記第１記憶部に記憶される前記第１エッジ位置情報及び前記第１マスク情報に基づいて前記駆動信号を生成する第１生成部（３２ａ）を含み、前記出力部は、前記第１生成部に対して前記駆動信号の生成を停止させる制御信号を出力することを特徴としている。
また、本発明の半導体試験装置は、前記記憶部が、前記ストローブ信号の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の時間位置を示す第２エッジ位置情報（Ｅ２）及び前記ストローブ信号の生成を停止させる旨を示す第２マスク情報（Ｍ２）を記憶する第２記憶部（３１ｂ）を含み、前記生成部が、前記第２記憶部に記憶される前記第２エッジ位置情報及び前記第２マスク情報に基づいて前記ストローブ信号を生成する第２生成部（３２ｂ）を含み、前記出力部は、前記第２生成部に対して前記ストローブ信号の生成を停止させる制御信号を出力することを特徴としている。
また、本発明の半導体試験装置は、前記記憶部が、前記切替信号の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の時間位置を示す第３エッジ位置情報（Ｅ３）及び前記切替信号の生成を停止させる旨を示す第３マスク情報（Ｍ３）を記憶する第３記憶部（３１ｃ）を含み、前記生成部が、前記第３記憶部に記憶される前記第３エッジ位置情報及び前記第３マスク情報に基づいて前記切替信号を生成する第３生成部（３２ｃ）を含み、前記出力部は、前記第３生成部に対して前記切替信号の生成を停止させる制御信号を出力することを特徴としている。
また、本発明の半導体試験装置は、前記記憶部及び前記生成部が、前記半導体デバイスと電気的に接続されるピン毎に設けられており、前記出力部は、前記試験用信号の生成を停止させる制御信号の出力を、前記ピン毎、前記試験用信号の種類毎、又は前記試験用信号の全てで共通に行うことを特徴としている。
【発明の効果】
【００１１】
本発明によれば、記憶部に記憶されたマスク情報に基づいて生成部における試験用信号の生成を停止しているばかりではなく、出力部から出力される制御信号に基づいて生成部における試験用信号の生成を停止しているため、回路規模の大幅な増大を招くことなく、試験信号の印加や判定を柔軟に停止させることができるという効果がある。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。
【図２】基準タイミング発生器２１が備えるメモリに記憶されるレート情報の一例を示す図である。
【図３】ドライバタイミングメモリ３１ａに記憶されるエッジ位置情報及びマスク情報の一例を示す図である。
【図４】本発明の一実施形態による半導体試験装置の動作を説明するためのタイミングチャートである。
【図５】本発明の一実施形態による半導体試験装置の変形例の要部構成を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の一実施形態による半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、コントローラ１０及びピンエレクトロニクスカード２０を備えており、被試験対象としての半導体デバイス（ＤＵＴ）４０に試験信号を印加して得られる信号に基づいてＤＵＴ４０の試験を行う。
【００１４】
尚、半導体試験装置１は、ＤＵＴ４０の試験効率を高めるために、複数のピンエレクトロニクスカード２０を備えており、複数のＤＵＴ４０を並列して試験することが可能であるが、図１では図示を簡略化するために、ピンエレクトロニクスカード２０及びＤＵＴ４０をそれぞれ１つずつ図示している。また、図１では、説明の便宜上、コントローラ１０とピンエレクトロニクスカード２０が直接接続された状態を図示しているが、これらは必ずしも直接接続されている必要はない。
【００１５】
コントローラ１０は、ユーザによって作成された試験プログラム又はユーザの指示に基づいて、半導体試験装置１の動作を統括制御する。具体的には、ＤＵＴ４０の動作周期に応じた試験周期（試験レート）を設定する基準マーカーＭ、半導体試験装置１の動作の基準となるクロックである基準クロックＣＬＫ、及び試験プログラムの実行位置（行）を示す制御アドレスＡ０を出力してピンエレクトロニクスカード２０の動作を制御する。
【００１６】
ピンエレクトロニクスカード２０は、基準タイミング発生器２１、制御メモリ２２（出力部）、及びピンブロック２３ａ〜２３ｎを備えており、コントローラ１０から出力される基準マーカーＭ、基準クロックＣＬＫ、及び制御アドレスＡ０等に基づいて試験用信号を生成する。ここで、上記の試験用信号には、ＤＵＴ４０に印加する試験信号を生成するために用いられる駆動信号Ｓ１１、ＤＵＴ４０から得られる信号に基づいてパス／フェイルを判定するために用いられるストローブ信号Ｓ１２、及びＤＵＴ４０に対する試験信号の出力とＤＵＴ４０から得られる信号の入力との切り替えを指示する切替信号Ｓ１３が含まれる。そして、駆動信号Ｓ１１に基づいてＤＵＴ４０に印加すべき試験信号を生成するとともに、ＤＵＴ４０に試験信号を印加して得られる信号と予め定められた期待値との比較をストローブ信号Ｓ１２のタイミングで行ってパス／フェイルを判定する。
【００１７】
基準タイミング発生器２１は、コントローラ１０からの基準マーカーＭ及び基準クロックＣＬＫに基づいて、ピンエレクトロニクスカード２０を動作させる上で必要となる基準タイミング信号ＳＴ１，ＳＴ２を生成する。基準タイミング信号ＳＴ１は、制御メモリ２２を動作させるための信号であって制御メモリ２２に出力される。また、基準タイミング信号ＳＴ２は、試験レートを規定する信号であってピンブロック２３ａ〜２３ｎに出力される。
【００１８】
ここで、基準タイミング発生器２１は、基準マーカーＭに基づいた試験レートを設定するためのレート情報を記憶するメモリ（図示省略）を備えており、制御メモリ２２から出力されるアドレスＡ１で指示される領域に記憶されているレート情報を読み出して上記の基準タイミング信号ＳＴ２を生成する。図２は、基準タイミング発生器２１が備えるメモリに記憶されるレート情報の一例を示す図である。
【００１９】
図２に示す通り、基準タイミング発生器２１が備えるメモリは一意に定まるアドレスが割り当てられた複数の記憶領域を備えており、各々の記憶領域には試験レートを示すレート情報が記憶される。尚、図２においては、説明を簡単にするために、４つのアドレス（アドレス「０」〜「３」）の全てに同一のレート情報（４０［ｎｓ］）が記憶されている例を図示しているが、基準タイミング発生器２１が備えるメモリのアドレスが「４」に限られることはなく、また各アドレス毎に値が異なるレート情報が記憶されていても良い。
【００２０】
例えば、制御メモリ２２から出力されるアドレスＡ１が「２」である場合には、基準タイミング発生器２１が備えるメモリのアドレス「２」が割り当てられた記憶領域（図２に示すアドレス「２」が割り当てられた記憶領域）に記憶されているレート情報（４０［ｎｓ］）が読み出される。そして、基準タイミング発生器２１において、このレート情報に基づいて、時間間隔が４０［ｎｓ］である基準タイミング信号ＳＴ２が生成される。
【００２１】
制御メモリ２２は、基準タイミング発生器２１から出力される基準タイミング信号ＳＴ１に同期して動作し、コントローラ１０から出力される制御アドレスＡ０に従ってアドレスＡ１を読み出して、基準タイミング発生器２１及びピンブロック２３ａ〜２３ｎに出力する。ここで、アドレスＡ１は、基準タイミング発生器２１に設けられる不図示のメモリの領域（記憶領域）の特定以外に、後述するドライバタイミングメモリ３１ａ、ストローブタイミングメモリ３１ｂ、及びＩＯタイミングメモリ３１ｃの記憶領域を特定するためにも用いられる。
【００２２】
また、制御メモリ２２は、上記のコントローラ１０から出力される制御アドレスＡ０に応じたエッジマスク信号ＥＭをピンブロック２３ａ〜２３ｎに出力する。ここで、エッジマスク信号ＥＭは、ピンブロック２３ａ〜２３ｎの各々において、上述した試験用信号（駆動信号Ｓ１１、ストローブ信号Ｓ１２、及び切替信号Ｓ１３）の生成を停止させるための制御信号である。つまり、本実施形態では、後述するドライバタイミングメモリ３１ａ、ストローブタイミングメモリ３１ｂ、及びＩＯタイミングメモリ３１ｃから出力されるマスク情報又は制御メモリ２２から出力されるエッジマスク信号ＥＭによって、試験用信号の生成を停止させることが可能である。
【００２３】
ピンブロック２３ａ〜２３ｎは、基準タイミング発生器２１から出力される基準タイミング信号ＳＴ２、制御メモリ２２から出力されるアドレスＡ１及びエッジマスク信号ＥＭ、ピンブロック２３ａ〜２３ｎ内部の記憶部に保存されるエッジ位置情報及びマスク情報、並びにパターン発生器（図示省略）から出力される試験パターンＰ１１、期待値パターンＰ１２、及び切替パターンＰ１３に基づいて試験用信号の生成を行い、生成した試験用信号を用いてＤＵＴ４０の試験を行う。尚、ピンブロック２３ａ〜２３ｎは同様の構成であるため、以下ではピンブロック２３ａの内部構成について詳細に説明し、ピンブロック２３ｂ〜２３ｎについての詳細な説明は省略する。
【００２４】
ピンブロック２３ａは、ドライバタイミングメモリ３１ａ（記憶部、第１記憶部）、ストローブタイミングメモリ３１ｂ（記憶部、第２記憶部）、ＩＯタイミングメモリ３１ｃ（記憶部、第３記憶部）、ドライバエッジ発生部３２ａ（生成部、第１生成部）、ストローブエッジ発生部３２ｂ（生成部、第２生成部）、ＩＯエッジ発生部３２ｃ（生成部、第３生成部）、ドライバフォーマッタ３３、判定部３４、ＩＯフォーマッタ３５、及びピンエレクトロニクス３６を備える。ドライバタイミングメモリ３１ａ、ストローブタイミングメモリ３１ｂ、及びＩＯタイミングメモリ３１ｃは、エッジ位置情報及びマスク情報を記憶するものであり、基準タイミング発生器２１から出力される基準タイミング信号ＳＴ２に同期して動作し、制御メモリ２２から出力されるアドレスＡ１で特定される記憶領域に記憶されたエッジ位置情報及びマスク情報を読み出して出力する。
【００２５】
具体的に、ドライバタイミングメモリ３１ａは、ＤＵＴ４０に印加する試験信号を生成するために用いられる駆動信号Ｓ１１の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の時間位置を示すエッジ位置情報Ｅ１（第１エッジ位置情報）、及びエッジ位置情報Ｅ１に応じた駆動信号Ｓ１１の生成を停止させる旨を示すマスク情報Ｍ１（第１マスク情報）を記憶する。図３は、ドライバタイミングメモリ３１ａに記憶されるエッジ位置情報及びマスク情報の一例を示す図である。
【００２６】
図３に示す通り、ドライバタイミングメモリ３１ａは一意に定まるアドレスが割り当てられた複数の記憶領域を備えており、各々の記憶領域にはエッジ位置情報とマスク情報とが対になって記憶される。例えば、ドライバタイミングメモリ３１ａのアドレス「１」が割り当てられた記憶領域には、エッジ位置情報として「１０ｎｓ」が記憶され、マスク情報として「０」が記憶される。また、アドレス「３」が割り当てられた記憶領域には、エッジ位置情報として「２０ｎｓ」が記憶され、マスク情報として「１」が記憶される。
【００２７】
マスク情報は、値が「０」である場合には駆動信号Ｓ１１の生成を意味し、値が「１」である場合には駆動信号Ｓ１１の生成停止を意味する。つまり、図３に示す例では、制御メモリ２２から出力されるアドレスＡ１によってアドレス「３」が特定された場合には、ドライバエッジ発生部３２ａによって駆動信号Ｓ１１の生成が停止されることになる。尚、図３においては、説明を簡単にするために、４つのアドレス（アドレス「０」〜「３」）のみを図示しているが、ドライバタイミングメモリ３１ａのアドレスが「４」に限られることはない。
【００２８】
ストローブタイミングメモリ３１ｂは、ＤＵＴ４０から得られる信号に基づいてパス／フェイルを判定するために用いられるストローブ信号Ｓ１２の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の時間位置を示すエッジ位置情報Ｅ２（第２エッジ位置情報）、及びエッジ位置情報Ｅ２に応じたストローブ信号Ｓ１２の生成を停止させる旨を示すマスク情報Ｍ２（第２マスク情報）を記憶する。ＩＯタイミングメモリ３１ｃは、ＤＵＴ４０に対する試験信号の出力とＤＵＴ４０から得られる信号の入力との切り替えを指示する切替信号Ｓ１３の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方の時間位置を示すエッジ位置情報Ｅ３（第３エッジ位置情報）、及びエッジ位置情報Ｅ３に応じた切替信号Ｓ１３の生成を停止させる旨を示すマスク情報Ｍ３（第３マスク情報）を記憶する。尚、ストローブタイミングメモリ３１ｂ及びＩＯタイミングメモリ３１ｃには、図３に示す形式と同様の形式でエッジ位置情報及びマスク情報が記憶される。
【００２９】
ドライバエッジ発生部３２ａはドライバタイミングメモリ３１ａから出力されるエッジ位置情報Ｅ１に基づいて駆動信号Ｓ１１を生成し、ストローブエッジ発生部３２ｂはストローブタイミングメモリ３１ｂから出力されるエッジ位置情報Ｅ２に基づいてストローブ信号Ｓ１２を生成する。また、ＩＯエッジ発生部３２ｃは、ＩＯタイミングメモリ３１ｃから出力されるエッジ位置情報Ｅ３に基づいて切替信号Ｓ１３を生成する。
【００３０】
但し、ドライバタイミングメモリ３１ａから値が「１」であるマスク情報Ｍ１が出力された場合にはドライバエッジ発生部３２ａは駆動信号Ｓ１１の生成を停止し、ストローブタイミングメモリ３１ｂから値が「１」であるマスク情報Ｍ２が出力された場合にはストローブエッジ発生部３２ｂはストローブ信号Ｓ１２の生成を停止する。また、ＩＯタイミングメモリ３１ｃから値が「１」であるマスク情報Ｍ３が出力された場合には、ＩＯエッジ発生部３２ｃは切替信号Ｓ１３の生成を停止する。更に、ドライバエッジ発生部３２ａ、ストローブエッジ発生部３２ｂ、及びＩＯエッジ発生部３２ｃは、制御メモリ２２からエッジマスク信号ＥＭが出力された場合には、駆動信号Ｓ１１、ストローブ信号Ｓ１２、及び切替信号Ｓ１３の生成を停止する。
【００３１】
ドライバフォーマッタ３３は、不図示のパターン発生器から出力される試験パターンＰ１１のフォーマット（波形フォーマット）を所定のフォーマットに変換するとともに、変換された試験パターンのタイミングをドライバエッジ発生部３２ａから出力される駆動信号Ｓ１１に基づいて調整して出力する。ここで、ドライバフォーマッタ３３が変換するフォーマットの代表的なものとしては、例えばＲＺ（Return to Zero）又はＮＲＺ（Non Return to Zero）等のフォーマットが挙げられる。
【００３２】
判定部３４は、ＤＵＴ４０から出力されてピンエレクトロニクス３６を介した信号と不図示のパターン発生器から出力される期待値パターンＰ１２とを、ストローブエッジ発生部３２ｂから出力されるストローブ信号Ｓ１２のタイミングで比較してパス／フェイルを判定する。ＩＯフォーマッタ３５は、上述したドライバフォーマッタ３３と同様に、不図示のパターン発生器から出力される切替パターンＰ１３のフォーマット（波形フォーマット）を所定のフォーマットに変換するとともに、変換された切替パターンのタイミングをＩＯエッジ発生部３２ｃから出力される切替信号Ｓ１３に基づいて調整して出力する。
【００３３】
ピンエレクトロニクス３６は、ＤＵＴ４０に対するインターフェイスとして機能するものであり、ドライバ及びコンパレータ（何れも図示省略）を備える。ここで、ドライバは、ドライバフォーマッタ３３から出力される試験パターンを用いて試験信号を生成するものであり、コンパレータはＤＵＴ４０から出力される信号と所定の電圧値（比較用電圧値）とを比較し、その比較結果を判定部３４に出力するものである。
【００３４】
上記のドライバの出力端及びコンパレータの入力端は、ピンブロック２３ａに設けられた１つのピン（テスタピン）に接続されており、そのテスタピンはＤＵＴ４０の１つのピンに電気的に接続される。このため、ドライバで生成された試験信号の出力と、ＤＵＴ４０から出力される信号の入力との切り替えを行う必要があり、この切り替えはＩＯフォーマッタ３５から出力される切り替えパターンに基づいて行われる。尚、上記のテスタピンは、ピンブロック２３ａ〜２３ｎの各々に１つずつ設けられている。
【００３５】
次に、上記構成における半導体試験装置１の動作について説明する。図４は、本発明の一実施形態による半導体試験装置の動作を説明するためのタイミングチャートである。尚、ＤＵＴ４０の試験に先立って、基準タイミング発生器２１にレート情報が記憶されているとともに、ドライバタイミングメモリ３１ａ、ストローブタイミングメモリ３１ｂ、及びＩＯタイミングメモリ３１ｃの各々に対してエッジ位置情報及びマスク情報が記憶されているとする。例えば、基準タイミング発生器２１のメモリには図２に示すレート情報が記憶されており、ドライバタイミングメモリ３１ａには図３に示すエッジ位置情報及びマスク情報が記憶されているとする。
【００３６】
ＤＵＴ４０の試験が開始されると、コントローラ１０から不図示のパターン発生器に制御信号が出力され、各種パターン（試験パターンＰ１１、期待値パターンＰ１２、及び切替パターンＰ１３）の出力が開始される。また、これと並行して、コントローラ１０からピンエレクトロニクスカード２０に対して基準クロックＣＬＫ、基準マーカーＭ、及び制御アドレスＡ０が出力され、ＤＵＴ４０の試験に用いられる試験用信号の生成が開始される。コントローラ１０から出力された基準クロックＣＬＫ及び基準マーカーＭは基準タイミング発生器２１に入力され、制御アドレスＡ０は制御メモリ２２に入力される。
【００３７】
基準クロックＣＬＫ及び基準マーカーＭが入力されると、基準タイミング発生器２１で基準タイミング信号ＳＴ１が生成されて制御メモリ２２に順次出力される。これにより、制御メモリ２２では、コントローラ１０から出力される制御アドレスＡ０に従ったアドレスＡ１が読み出され、読み出されたアドレスＡ１が基準タイミング信号ＳＴ１に同期して順次出力される。制御メモリ２２から出力されたアドレスＡ１は、基準タイミング発生器２１並びにドライバタイミングメモリ３１ａ、ストローブタイミングメモリ３１ｂ、及びＩＯタイミングメモリ３１ｃの各々に順次出力される。ここでは、図４に示す通り、値が「０」，「１」，「２」，「３」，「０」，…と変化するアドレスＡ１が出力されるとする。
【００３８】
このアドレスＡ１が基準タイミング発生器２１に入力されると、不図示のメモリに記憶されたレート情報（図２参照）が読み出されてタイミング情報が順次生成される。図２に示す例では、アドレス「０」〜「３」の全てに同一のレート情報（４０［ｎｓ］）が記憶されている。このため、基準タイミング発生器２１からは、図４に示す通り、試験レートが「４０ｎｓ」である基準タイミング信号ＳＴ２が順次出力される（時刻ｔ１１〜ｔ１６）。
【００３９】
また、制御メモリ２２からのアドレスＡ１がドライバタイミングメモリ３１ａに入力されると、アドレスＡ１に基づいたエッジ位置情報Ｅ１及びマスク情報Ｍ１が読み出されてドライバタイミングメモリ３１ａから順次出力される。そして、ドライバエッジ発生部３２ａにおいて、これらエッジ位置情報Ｅ１及びマスク情報Ｍ１に基づいて駆動信号Ｓ１１が生成される。図２に示す例では、時刻ｔ１１〜ｔ１６の各々から一定の時間ΔＴだけ経過した時刻ｔ２１〜ｔ２６の各々から、エッジ位置情報Ｅ１で示される時間だけ遅延した時刻において駆動信号Ｓ１１が生成される。
【００４０】
図４に示す例では、１番目の試験レートＴ１においては時刻ｔ２１で駆動信号Ｓ１１が生成されており、３番目の試験レートＴ３においては時刻ｔ２３から「２０ｎｓ」だけ遅延した時刻で駆動信号Ｓ１１が生成されている。但し、図３に示す通り、ドライバタイミングメモリ３１ａのアドレス「３」で特定される記憶領域には、値が「１」であるマスク情報Ｍ１が記憶されている。このため、アドレスＡ１によってドライバタイミングメモリ３１ａのアドレス「３」が特定される試験レートＴ４においては駆動信号Ｓ１１の生成が停止されている。
【００４１】
また、図４に示す例では、１番目の試験レートＴ１から２番目の試験レートＴ２に切り替わる時刻ｔ２の直前から、２番目の試験レートＴ２から３番目の試験レートＴ３に切り替わる時刻ｔ３の直前までエッジマスク信号ＥＭが出力されている。このため、図４に示す通り、試験レートＴ４においてはドライバエッジ発生部３２ａでの駆動信号Ｓ１１の生成が停止されている。
【００４２】
制御メモリ２２からのアドレスＡ１がストローブタイミングメモリ３１ｂに入力されると、アドレスＡ１に基づいたエッジ位置情報Ｅ２及びマスク情報Ｍ２が読み出されて順次出力される。同様に、制御メモリ２２からのアドレスＡ１がＩＯタイミングメモリ３１ｃに入力されると、アドレスＡ１に基づいたエッジ位置情報Ｅ３及びマスク情報Ｍ３が読み出されて順次出力される。そして、ストローブエッジ発生部３２ｂではエッジ位置情報Ｅ２及びマスク情報Ｍ２に基づいたストローブ信号Ｓ１２の生成が、ＩＯエッジ発生部３２ｃではエッジ位置情報Ｅ３及びマスク情報Ｍ３に基づいた切替信号Ｓ１３の生成が、上述したドライバエッジ発生部３２ａにおける駆動信号Ｓ１１の生成と同様にそれぞれ行われる。
【００４３】
尚、ストローブ信号Ｓ１２はストローブタイミングメモリ３１ｂから出力されるマスク情報Ｍ２の値が「１」である場合に生成が停止され、切替信号Ｓ１３はＩＯタイミングメモリ３１ｃから出力されるマスク情報Ｍ３の値が「１」である場合に生成が停止される。但し、制御メモリ２２からエッジマスク信号ＥＭが出力された場合には、ドライバエッジ発生部３２ａにおける駆動信号Ｓ１１の生成、ストローブエッジ発生部３２ｂにおけるストローブ信号Ｓ１２の生成、及びＩＯエッジ発生部３２ｃにおける切替信号Ｓ１３の生成の全てが停止される。
【００４４】
ドライバエッジ発生部３２ａで生成された駆動信号Ｓ１１はドライバフォーマッタ３３に入力される。そして、ドライバフォーマッタ３３において、不図示のパターン発生器から出力される試験パターンＰ１１のフォーマットが所定のフォーマットに変換されるとともに、変換された試験パターンが駆動信号Ｓ１１に基づいてタイミング調整されてピンエレクトロニクス３６に出力される。この試験パターンがピンエレクトロニクス３６に入力すると、ピンエレクトロニクス３６が備えるドライバによって試験信号が生成されてＤＵＴ４０に印加される。
【００４５】
ＤＵＴ４０に対する試験信号の印加が終了すると、ＩＯエッジ発生部３２ｃから出力される切替信号Ｓ１３と不図示のパターン発生器から出力される切替パターンＰ１３とに基づいてＩＯフォーマッタ３５で生成された切替パターンにより、ピンエレクトロニクス２６の切り替え（ドライバで生成された試験信号の出力と、ＤＵＴ４０から出力される信号の入力との切り替え）が行われる。
【００４６】
以上の切り替えが終了した後に、印加した試験信号に応じた信号がＤＵＴ４０から出力されると、まずピンエレクトロニクス３６に設けられた不図示のコンパレータに入力されて所定の電圧値（比較用電圧値）と比較され、その比較結果が判定部３４に出力される。そして、判定部３４において、コンパレータの比較結果と期待値パターンとの比較結果が、ストローブエッジ発生部３２ｂから出力されるストローブ信号Ｓ１２のタイミングで比較され、その比較結果に基づいてパス／フェイルが判定される。
【００４７】
以上説明した通り、本実施形態によれば、ＤＵＴ４０の試験のために用いられる試験用信号（駆動信号Ｓ１１、ストローブ信号Ｓ１２、及び切替信号Ｓ１３）の生成を、マスク情報Ｍ１〜Ｍ３に加えて制御メモリ２２からのエッジマスク信号ＥＭによって停止させることができる。このため、マスク情報Ｍ１〜Ｍ３を記憶するドライバタイミングメモリ３１ａ、ストローブタイミングメモリ３１ｂ、及びＩＯタイミングメモリ３１ｃの容量を増加させることなく、試験信号の印加や判定を柔軟に停止させることができる。
【００４８】
図５は、本発明の一実施形態による半導体試験装置の変形例の要部構成を示すブロック図である。図５に示す半導体試験装置２は、図１に示す制御メモリ２２に代えて、３ビットのエッジマスク信号ＥＭ１を出力する制御メモリ２５を備えており、ピンブロック２３ａ〜２３ｎにおいて、駆動信号Ｓ１１の発生停止、ストローブ信号Ｓ１２の発生停止、及び切替信号Ｓ１３の発生停止を個別に制御可能としたものである。
【００４９】
図１に示す半導体試験装置１は、ピンブロック２３ａ〜２３ｎの各々に設けられたドライバエッジ発生部３２ａ、ストローブエッジ発生部３２ｂ、及びＩＯエッジ発生部３２ｃに対して共通した１ビットのエッジマスク信号ＥＭを出力する制御メモリ２２を備えていた。このため、制御メモリ２２からエッジマスク信号ＥＭが出力されると、ピンブロック２３ａ〜２３ｎの全てにおいて駆動信号Ｓ１１、ストローブ信号Ｓ１２、及び切替信号Ｓ１３の発生が停止されていた。
【００５０】
これに対し、本実施形態は、ピンブロック２３ａ〜２３ｎにおいて、駆動信号Ｓ１１の発生停止を制御するビットと、ストローブ信号Ｓ１２の発生停止を制御するビットと、切替信号Ｓ１３の発生停止を制御するビットとからなる３ビットのエッジマスク信号ＥＭ１を出力する制御メモリ２５を備える。これにより、駆動信号Ｓ１１、ストローブ信号Ｓ１２、及び切替信号Ｓ１３の生成を個別に制御することができる。更に、このエッジマスク信号ＥＭ１をピンブロック２３ａ〜２３ｎに分ければ、駆動信号Ｓ１１、ストローブ信号Ｓ１２、及び切替信号Ｓ１３の生成停止をピンブロック２３ａ〜２３ｎ毎に制御することが可能になる。
【００５１】
以上、本発明の一実施形態による半導体試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、ドライバ及びコンパレータを備えるピンブロック２３ａ〜２３ｎにおいて試験用信号の生成停止を制御する例について説明したが、ドライバのみを備えるピンブロックにおける試験信号の生成停止を制御する場合であっても、本発明を適用することができる。
【符号の説明】
【００５２】
１，２          半導体試験装置
２２，２５      制御メモリ
３１ａ          ドライバタイミングメモリ
３１ｂ          ストローブタイミングメモリ
３１ｃ          ＩＯタイミングメモリ
３２ａ          ドライバエッジ発生部
３２ｂ          ストローブエッジ発生部
３２ｃ          ＩＯエッジ発生部
４０            ＤＵＴ
Ｅ１〜Ｅ３      エッジ位置情報
ＥＭ，ＥＭ１    エッジマスク信号
Ｍ１〜Ｍ３      マスク情報
Ｓ１１          駆動信号
Ｓ１２          ストローブ信号
Ｓ１３          切替信号
【図１】
2010256119.tif 000003
【図２】
2010256119.tif 000004
【図３】
2010256119.tif 000005
【図４】
2010256119.tif 000006
【図５】
2010256119.tif 000007