(57)【要約】      （修正有）【課題】Ｃ−Ｖ法のラッチアップ試験でも内部回路を保護することができる電源クランプ回路を提供する。【解決手段】電源クランプ回路は，複数のクランプトランジスタユニットで構成され、ドレインが第１の電源配線Ｌ１２にソースが第２の電源配線Ｌ１４にそれぞれ接続され，クランプトランジスタ形成領域内に形成されている。そして，複数のクランプトランジスタユニットは，ドレイン領域の電極接続部からゲート電極までに至る基板表面に連続する金属シリサイド層を有する複数の第１のクランプトランジスタユニットと，ドレイン領域の電極接続部からゲート電極までに至る基板表面に金属シリサイド層を有し且つ部分的に金属シリサイド層が形成されていないシリサイドブロック領域を有する複数の第２のクランプトランジスタユニットとを有し，第１，第２のクランプトランジスタユニットは，クランプトランジスタ形成領域内に分散して設けられている。【選択図】図２
2010239046.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の電源クランプ回路において，
第１導電形のチャネル形成領域内に形成された第２導電形のソース，ドレインと，前記ソース，ドレイン領域の間に形成されたゲート電極とを有し，前記ドレインが第１の電源配線に前記ソースが第２の電源配線にそれぞれ接続され，前記第１，第２の電源配線間に互いに並列に設けられた複数のクランプトランジスタユニットを有し，
前記複数のクランプトランジスタユニットは，クランプトランジスタ形成領域内に形成され，
前記複数のクランプトランジスタユニットは，前記ドレイン領域の電極接続部から前記ゲート電極までに至る基板表面に連続する金属シリサイド層を有する複数の第１のクランプトランジスタユニットと，前記ドレイン領域の電極接続部から前記ゲート電極までに至る基板表面に金属シリサイド層を有し且つ部分的に金属シリサイド層が形成されていないシリサイドブロック領域を有する複数の第２のクランプトランジスタユニットとを有し，
前記第１，第２のクランプトランジスタユニットは，前記クランプトランジスタ形成領域内に分散して設けられていることを特徴とする電源クランプ回路。
【請求項２】
請求項１に記載の電源クランプ回路において，
前記クランプトランジスタ形成領域は，基板領域に前記第２の電源配線を接続するガードリング領域で囲まれ，
前記第２のクランプトランジスタユニットの一部は，前記ガードリング領域から離れた前記クランプトランジスタ形成領域の中央領域に互いに隣接して配置され，前記複数の第１のクランプトランジスタと残りの前記第２のクランプトランジスタユニットとは，前記中央領域以外の領域に互いに分散して配置されていることを特徴とする電源クランプ回路。
【請求項３】
請求項１または２に記載の電源クランプ回路において，
前記第１のクランプトランジスタユニットと前記第２のクランプトランジスタユニットとの混合比は，１：２乃至３：１の範囲内のいずれかであることを特徴とする電源クランプ回路。
【請求項４】
請求項１乃至３のいずれかに記載の電源クランプ回路において，
さらに，
前記第１，第２の電源配線間に接続され，前記第１，第２の電源配線間に高電圧サージが印加されたときに出力を一時的に前記第２の電源配線の電位側の電位に維持した後，前記第１の電源配線の電位に変化するタイマー回路と，
前記タイマー回路の出力を入力し前記複数のクランプトランジスタユニットのゲート電極に出力が接続されたインバータとを有することを特徴とする電源クランプ回路。
【請求項５】
請求項１乃至３のいずれかに記載の電源クランプ回路において，
前記第２のクランプトランジスタユニットの前記チャネル形成領域は，前記第１導電形の基板領域から前記第２導電形の第１のウエル領域によって分離された前記第１導電形の第２のウエル領域であることを特徴とする電源クランプ回路。
【請求項６】
請求項１乃至３のいずれかに記載の電源クランプ回路において，
前記チャネル形成領域は前記第２の電源に接続されていることを特徴とする電源クランプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体集積回路に搭載される電源クランプ回路に関する。
【背景技術】
【０００２】
半導体集積回路は，静電気放電による内部回路素子の破壊を防止するために静電気放電保護回路を有する。静電気放電は，半導体集積回路の組み立て工程やプリント基板上に半導体集積回路を搭載する工程などにおいて人体から発生することが多く，半導体集積回路は，電源を投入していない状態で外部端子に印加される静電気放電に起因する高電圧サージから内部回路素子を保護する保護回路を搭載する必要がある。
【０００３】
静電気放電保護回路については，例えば，特許文献１，２などに記載されている。
【０００４】
特許文献１には，静電気放電による高電圧サージが発生したときに一時的にオンするトランジスタによりクランプトランジスタのゲート電位を上昇させクランプトランジスタの寄生バイポーラトランジスタをオンさせて，内部回路を保護することが記載されている。また，特許文献２には，通常動作状態において許容される電源ノイズレベルではオンしない電源クランプ回路が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２３５９４７号公報
【特許文献２】特開２００６−３０２９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
静電気放電から内部回路素子を保護する保護回路は上記の通り種々提案されている。しかし，静電気放電保護回路は，集積回路に電源が供給されていない状態で，全ての入力出力端子がグランド電位にあることを前提に設計されている。
【０００７】
一方で，車載向けの集積回路装置において，電源投入状態で発生する電源電圧の高電圧サージから内部回路素子を保護することができるか否かをチェックするＣ−Ｖ法のラッチアップ試験が標準規格で定められている。このＣ−Ｖ法のラッチアップ試験では，集積回路に通常電源を供給した状態で，電源端子および信号端子に所定の高電圧サージを発生する電荷を印加する。静電気放電保護回路は，電源電圧が供給されていない状態で動作することを前提にしており，従来の静電気放電保護回路では，Ｃ−Ｖ法のラッチアップ試験に対応する電源への高電圧サージから内部回路を充分に保護することはできていない。
【０００８】
そこで，本願は、Ｃ−Ｖ法のラッチアップ試験でも内部回路を保護することができる電源クランプ回路を提供することにある。
【課題を解決するための手段】
【０００９】
半導体集積回路の電源クランプ回路の第１の側面は，第１導電形のチャネル形成領域内に形成された第２導電形のソース，ドレインと，前記ソース，ドレイン領域の間に形成されたゲート電極とを有し，前記ドレインが第１の電源配線に前記ソースが第２の電源配線にそれぞれ接続され，前記第１，第２の電源配線間に互いに並列に設けられた複数のクランプトランジスタユニットを有し，前記複数のクランプトランジスタユニットは，クランプトランジスタ形成領域内に形成されている。そして，前記複数のクランプトランジスタユニットは，前記ドレイン領域の電極接続部から前記ゲート電極までに至る基板表面に連続する金属シリサイド層を有する複数の第１のクランプトランジスタユニットと，前記ドレイン領域の電極接続部から前記ゲート電極までに至る基板表面に金属シリサイド層を有し且つ部分的に金属シリサイド層が形成されていないシリサイドブロック領域を有する複数の第２のクランプトランジスタユニットとを有し，前記第１，第２のクランプトランジスタユニットは，前記クランプトランジスタ形成領域内に分散して設けられている。
【発明の効果】
【００１０】
第１の側面によれば，Ｃ−Ｖ法のラッチアップ試験でも内部回路を保護することができる。
【図面の簡単な説明】
【００１１】
【図１】本実施の形態の電源クランプ回路が設けられた集積回路チップの概略平面図である。
【図２】本実施の形態における電源クランプ回路の回路図である。
【図３】本実施の形態における電源クランプ回路のクランプトランジスタの回路図である。
【図４】本実施の形態におけるクランプトランジスタユニット群の平面図である。
【図５】第１，第２のクランプトランジスタの構成を示す図である。
【図６】本実施の形態における第１のクランプトランジスタ形成領域の平面図である。
【図７】本実施の形態における第２のクランプトランジスタ形成領域の平面図である。
【図８】本実施の形態における第３のクランプトランジスタ形成領域の平面図である。
【図９】本実施の形態の電源クランプ回路のＣ−Ｖ法によるラッチアップ試験の結果を示す図である。
【図１０】本実施の形態の電源クランプ回路のＣ−Ｖ法によるラッチアップ試験の結果を示す図である。
【図１１】本実施の形態におけるトリプルウエル構造のクランプトランジスタの構造を示す断面図である。
【発明を実施するための形態】
【００１２】
図１は，本実施の形態の電源クランプ回路が設けられた集積回路チップの概略平面図である。半導体基板のチップ１０の周囲には，第１の電源Ｖｄｄの電源端子１２と，第２の電源Ｖｓｓ（グランド）の電源端子１４と，入出力端子１６とが設けられ，それらの入出力端子１６の位置には入出力セルＩ／Ｏが，電源端子１２，１４の位置には電源セル１８がそれぞれ設けられる。入出力セルＩ／Ｏと電源セル１８に囲まれたチップの中央部には，内部回路群２０が設けられる。内部回路群２０には，電源端子１２に接続された第１の電源配線（図示せず）と，電源端子１４に接続された第２の電源配線（図示せず）とが配置され，内部回路はそれらの電源配線に接続される。内部回路群２０は，たとえば，メモリやプロセッサなどの大規模の回路マクロと，レジスタなどの順序回路や組み合わせ回路などを構成する論理セル群と，それらを接続する信号配線群とを有する。
【００１３】
電源セル１２内には，電源クランプ回路のクランプトランジスタ形成領域２２が設けられている。この電源クランプ回路は，電源Ｖｄｄが投入された状態で電源Ｖｄｄに高電圧サージが印加されたときに電源Ｖｄｄの配線から電源Ｖｓｓの配線に向かって電流を吸収して，内部回路群２０に大電流が流れないようにする保護回路である。
【００１４】
さらに，本実施の形態の電源クランプ回路は，電源Ｖｄｄが投入されていない状態で静電気放電による高電圧サージが発生し、電源端子１２，１４間の電位差が大きくなったときに，一時的に導通して，内部回路群２０に大電流が流れないようにする機能も有する。
【００１５】
図２は，本実施の形態における電源クランプ回路の回路図である。電源クランプ回路は，電源Ｖｄｄの端子１２に接続された第１の電源配線Ｌ１２と，グランド電源Ｖｓｓの端子１４に接続された第２の電源配線Ｌ１４との間に設けられ，ドレインが第１の電源配線Ｌ１２に接続され，ソースが第２の電源配線Ｌ１４に接続された大面積のＭＯＳトランジスタからなるクランプトランジスタＢ−ＭＯＳＦＥＴを有する。
【００１６】
電源クランプ回路は，さらに，第１の電源配線Ｌ１２と第２の電源配線Ｌ１４との間に直列に接続された抵抗Ｒと容量ＣとからなるＲＣタイマー回路ＲＣＴと，そのＲＣタイマー回路ＲＣＴの出力ＮＡが入力されるインバータＩＮＶとを有し，インバータＩＮＶの出力ＮＢがクランプトランジスタＢ−ＭＯＳＦＥＴのゲートに接続されている。インバータＩＮＶは，第１の電源配線Ｌ１２にソースが接続されたＰチャネルＭＯＳトランジスタと，第２の電源配線Ｌ１４にソースが接続されたＮチャネルＭＯＳトランジスタとからなるＣＭＯＳインバータ回路である。
【００１７】
クランプトランジスタＢ−ＭＯＳＦＥＴは，図示しないが，Ｐ形のチャネル形成領域内のＮ形のドレイン，ソース領域と，ドレイン，ソース領域の間に設けられたゲート電極とを有するＮチャネルのＭＯＳＦＥＴであり，ドレイン領域と，チャネル形成領域と，ソース領域とでＮＰＮの寄生バイポーラトランジスタＰ−ＢＩＰを構成する。
【００１８】
この電源クランプ回路は，電源Ｖｄｄを印加していない状態で，静電気放電による高電圧サージ３０が印加されたときは，ＮＭＯＳトランジスタＢ−ＭＯＳＦＥＴが導通してサージ電流を吸収する。すなわち，電源Ｖｄｄが印加されていない状態では，全ての入出力端子や電源端子，及びデバイス全体がグランドレベルにある。そして，たとえば，基準端子であるグランド端子１４に対して電源端子１２に静電気放電が印加されたとする。この静電気放電による高電圧サージ３０の印加時に，ＲＣタイマー回路ＲＣＴの出力ノードＮＡは一時的にグランド端子１４の電位を維持する。その結果，インバータＩＮＶの出力ノードＮＢは一時的に電源電圧ＶｄｄのＨレベルになり，ＮＭＯＳトランジスタＢ−ＭＯＳＦＥＴが導通し，大電流であるサージ電流Ｉ１が吸収される。その結果，内部回路２０にサージ電流が流れず，内部回路内の電気素子の破壊が防止される。ＲＣタイマー回路ＲＣＴの出力ノードＮＡがやがてＨレベルになると，インバータＩＮＶの出力ノードＮＢはＬレベルになり，ＮＭＯＳトランジスタＢ−ＭＯＳＦＥＴはオフになる。
【００１９】
電源Ｖｄｄが印加された通常状態においては，ＲＣタイマー回路ＲＣＴの出力ノードが定常的にＨレベルになっているので，インバータＩＮＶの出力ノードＮＢはＬレベルになり，クランプトランジスタであるＮＭＯＳトランジスタＢ−ＭＯＳＦＥＴはオフ状態を維持し，内部回路２０による通常動作の妨げになることはない。
【００２０】
一方，電源クランプ回路は，電源Ｖｄｄを印加している動作状態において，電源Ｖｄｄに発生した高電圧サージ３０が印加されたときは，ＮＭＯＳトランジスタにおけるオン動作は，前述のとおり不十分であり，ＮＭＯＳトランジスタのＮ型のドレイン，Ｐ型のチャネル形成領域，Ｎ型のソースとにより構成された寄生バイポーラトランジスタＰ−ＢＩＰが導通してサージ電流Ｉ２を吸収する。その動作原理によれば，高電圧サージ３０が印加されたときに，ドレインとチャネル形成領域間の逆バイアス状態のＰＮ接合が，高電圧によるジャンクションブレークダウンを生じ，ブレークダウン電流が流れる基板抵抗ＲｓｕｂによりベースＢの電位がエミッタＥの電位よりＶＢＥ以上高くなり，寄生ＮＰＮトランジスタがターンオンして導通する。この寄生バイポーラトランジスタＰ−ＢＩＰが吸収する電流Ｉ２は，ＮＭＯＳトランジスタＢ−ＭＯＳＦＥＴが導通した時に基板表面に流れる電流Ｉ１に比較するとより大きい。
【００２１】
図３は，本実施の形態における電源クランプ回路のクランプトランジスタの回路図である。ＭＯＳトランジスタの寄生バイポーラトランジスタは，一般に，チャネル幅が広くなるほど駆動電流が大きくなるが，一定のチャネル幅を超えると駆動電流の大きさは飽和することが知られている。たとえば、単位幅あたりのオン電流は、チャネル幅が５０μｍ以上では逆に低下し，チャネル幅が２０〜３０μｍ程度が単位幅あたりのオン電流が最も大きい。
【００２２】
そこで，本実施の形態のクランプトランジスタは，２０〜３０μｍ程度のチャネル幅を有するクランプトランジスタユニットＣＴ１〜ＣＴ５を複数個，第１の電源Ｖｄｄの配線Ｌ１２と第２の電源Ｖｓｓの配線Ｌ１４との間に並列に配置して構成される。たとえば，サージ電流を吸収するために，３２００μｍのチャネル幅が必要な場合は，２０μｍのチャネル幅のクランプトランジスタを１６０個，電源配線間に並列に形成する。そして，１６０個の寄生バイポーラトランジスタをマルチフィンガーターンオン（一斉にターンオン）させることで，必要な量のサージを流す。この複数個のクランプトランジスタユニットの寄生バイポーラトランジスタが同時にターンオン動作することで，大きなサージが流れ，内部回路を破壊から保護する。１６０個の寄生バイポーラトランジスタの一部のトランジスタのみしかターンオンできないと，その一部のトランジスタに過大な電流が流れ、熱破壊に至る。したがって，より多くの寄生バイポーラトランジスタが一斉にターンオンすることが望まれる。
【００２３】
図３に示したクランプトランジスタは，複数のクランプトランジスタユニットＣＴ１〜ＣＴ５を有し，それらのゲートは共通して，図２に示したインバータＩＮＶの出力ノードＮＢに接続される。これらのクランプトランジスタユニットＣＴ１〜ＣＴ５それぞれに，寄生バイポーラトランジスタが形成されている。
【００２４】
図４は，本実施の形態におけるクランプトランジスタユニット群の平面図である。図４は，図１に示したクランプトランジスタ形成領域２２が示されている。クランプトランジスタ形成領域２２は，Ｐ型の基板領域をグランドに接続するガードリング領域ＧＲｉｎｇで囲まれ，１６×１０＝１６０個のクランプトランジスタユニットＣＴｎが形成されている。このクランプトランジスタユニットＣＴｎは，図３で示したクランプトランジスタユニットである。これら１６０個のクランプトランジスタユニットのゲート電極は，図２のインバータＩＮＶの出力ノードＮＢが接続され，ドレインは第１の電源Ｖｄｄの配線Ｌ１２に，ソースは第２の電源Ｖｓｓの配線Ｌ１４にそれぞれ接続される。
【００２５】
各クランプトランジスタユニットＣＴｎは，図２で説明したとおり，主に電源Ｖｄｄ印加していない状態での静電気放電による高電圧サージ印加時に導通してサージを流すＮＭＯＳトランジスタと，電源Ｖｄｄ印加状態での電源ノイズによる高電圧サージ印加時に導通してサージを流す寄生ＮＰＮバイポーラトランジスタとを有する。
【００２６】
本実施形態の電源クランプ回路の複数のクランプトランジスタユニットは，フルシリサイド（シリサイドブロックされていない）構造の第１のＭＯＳトランジスタ（クランプトランジスタ）と，寄生バイポーラトランジスタ動作が起こったときにマルチフィンガーターンオンし易いようにシリサイドブロック構造した第２のＭＯＳトランジスタ(クランプトランジスタ)とを互いに分散して配置した構成である。
【００２７】
図５は，第１，第２のクランプトランジスタの構成を示す図である。図５（Ａ）が第２のクランプトランジスタの平面図と断面図を，図５（Ｂ）が第１のクランプトランジスタの平面図と断面図を示している。図５（Ｂ）の第１のクランプトランジスタは，Ｐ型シリコン基板４０の表面に形成されたＮ型のドレイン領域Ｄｆｓとソース領域Ｓと，その間に絶縁膜４３で囲まれて形成されたゲート電極Ｇとを有し，ドレインＤｆｓ，ソースＳにはコンタクト窓を有する絶縁膜４２が形成され，それぞれのコンタクト窓にドレイン電極４４とソース電極４５とが形成されている。第１のクランプトランジスタには，ドレインＤｆｓのドレイン電極４４のコンタクト部からゲート電極Ｇに至る基板表面領域に，例えばコバルトなどの金属とのシリサイド層ＭＳが形成されている。このシリサイド層ＭＳによりドレイン抵抗を低減することができる。
【００２８】
一方，図５（Ａ）の第２のクランプトランジスタも，Ｐ型シリコン基板４０の表面に形成されたＮ型のドレイン領域Ｄｓｂとソース領域Ｓと，その間に絶縁膜４３で囲まれて形成されたゲート電極Ｇとを有し，ドレインＤｓｂ，ソースＳにはコンタクト窓を有する絶縁膜４２が形成され，それぞれのコンタクト窓にドレイン電極４４とソース電極４５とが形成されている。この第２のクランプトランジスタには，ドレインＤｓｂのドレイン電極４４のコンタクト部からゲート電極Ｇに至る基板表面領域に，例えばコバルトなどの金属とのシリサイド層ＭＳ１，ＭＳ２が形成され，しかも，途中にこのシリサイド層が形成されていないシリサイドブロック領域ＭＳｂが形成されている。
【００２９】
ドレインＤｓｂはシリサイドブロック領域ＭＳｂを有するので，ドレイン抵抗がその部分で高くなる。そのため，ドレインとチャネル形成領域である基板領域とソースとで構成される寄生ＮＰＮトランジスタの導通動作が起こったとき、マルチフィンガーターンオン（一斉にターンオン）が発生しやすくなる。更に、シリサイドブロックがある場合、電流の経路が、図中のオン電流Ｉ２となり、電流がI1のようにゲート付近に集中することが無くなり、ESD耐圧が向上する。
【００３０】
図５（Ａ）（Ｂ）の平面図から明らかなとおり，同じチャネル幅であっても，ドレイン領域全てにわたって金属シリサイド領域ＭＳを有するフルシリサイド構成の第２のクランプトランジスタに比較して，ドレイン領域内にシリサイドブロック領域ＭＳｂを有する第１のクランプトランジスタのほうが面積が約２倍ほど大きくなる。シリサイドブロック領域ＭＳｂを形成するためには位置合わせマージンも必要である。
【００３１】
本発明者によれば，電源クランプ回路の複数のクランプトランジスタユニットを，上記の第１のクランプトランジスタ（フルシリサイドトランジスタ）で構成すると，クランプトランジスタ形成領域２２の面積を小さくすることはできるが，Ｃ−Ｖ法でのラッチアップ試験では，複数のクランプトランジスタの寄生バイポーラトランジスタが安定的に一斉ターンオン動作しないで，一斉ターンオン動作する場合と一部のトランジスタのみターンオン動作する場合とが混在する。つまり，一部の寄生バイポーラトランジスタのみがターンオンし残りの寄生バイポーラトランジスタはターンオンせず，一部の寄生バイポーラトランジスタにサージ電流が集中し，設計よりも低い電圧で熱破壊を生じることがしばしば起こることが判明した。このようにマルチフィンガーターンオン動作が不安定であることは，例え専有面積を小さくすることができたとしても電源クランプ回路としては不適切である。
【００３２】
一方，電源クランプ回路の複数のクランプトランジスタユニットを，上記の第２のクランプトランジスタ（シリサイドブロック付きトランジスタ）で構成すると，Ｃ−Ｖ法でのラッチアップ試験では，複数のクランプトランジスタの寄生バイポーラトランジスタが安定的に一斉ターンオン動作する。ただし，クランプトランジスタ形成領域２２の面積はその分だけ大きくなる。
【００３３】
そこで，本発明者によれば，小面積の第１のクランプトランジスタと大面積の第２のクランプトランジスタとを混在させ且つ分散して配置すると，省面積にすることができるとともに，安定的に一斉ターンオン動作することが判明した。しかも，ガードリング領域から最も遠いクランプトランジスタ形成領域の中央部にシリサイドブロックを有する大面積の第２のクランプトランジスタを隣接して配置することで，その安定度が増すことも判明した。
【００３４】
図６は，本実施の形態における第１のクランプトランジスタ形成領域の平面図である。この例では，１６×１０＝１６０個のクランプトランジスタは，フルシリサイドの第１のクランプトランジスタＣＴｆｓと，シリサイドブロックを有する第２のクランプトランジスタＣＴｓｂとが，ほぼ１：１の割合で混在し，且つ互いに分散して配置されている。
【００３５】
前述したとおり，シリサイドブロックを有する第２のクランプトランジスタＣＴｓｂは，安定してマルチフィンガーターンオン動作し，そのターンオン動作により，フルシリサイドの第１のクランプトランジスタＣＴｆｓも一斉ターンオン動作を誘発されることが確認された。特に，第１のクランプトランジスタ群内に第２のクランプトランジスタを分散して配置することが有効である。第２のクランプトランジスタＣＴｓｂのサイズが第１のクランプトランジスタＣＴｆｓの約２倍であるので，全て第２のクランプトランジスタＣＴｓｂで構成した場合に比較すると，約７５％程度に面積を縮小させることができる。
【００３６】
図７は，本実施の形態における第２のクランプトランジスタ形成領域の平面図である。この例では，１６×１０＝１６０個のクランプトランジスタは，フルシリサイドの第１のクランプトランジスタＣＴｆｓと，シリサイドブロックを有する第２のクランプトランジスタＣＴｓｂとが，ほぼ３：１の割合で混在し，且つ互いに分散して配置されている。この場合でも，後述するとおり高電圧サージに対して安定して一斉ターンオン動作が生じサージ電流を吸収することができた。この例は，図６の例よりさらに面積縮小効果が高い。
【００３７】
ただし，フルシリサイドの第１のクランプトランジスタＣＴｆｓの割合を３：１よりさらに高めると，高い電圧サージに対して安定的な一斉ターンオン動作を得難くなる。
【００３８】
図８は，本実施の形態における第３のクランプトランジスタ形成領域の平面図である。この例では，１６×１０＝１６０個のクランプトランジスタは，フルシリサイドの第１のクランプトランジスタＣＴｆｓと，シリサイドブロックを有する第２のクランプトランジスタＣＴｓｂとが，ほぼ３：１の割合で混在し，且つ互いに分散して配置されている。さらに，ガードリング領域ＧＲｉｎｇから遠い中央領域５０では，シリサイドブロックを有する第２のクランプトランジスタＣＴｓｂだけを隣接して配置している。中央領域５０の外側は，前述のとおり混合比を３：１にして且つ第１，第２のクランプトランジスタを分散させて配置させている。
【００３９】
図８に示すとおり，クランプトランジスタ形成領域２２内のガードリング領域ＧＲｉｎｇから遠い中央領域にシリサイドブロックを有する第２のクランプトランジスタＣＴｓｂを隣接して配置することで，一斉ターンオン動作がより安定して生じることが判明した。前述のとおり，ガードリング領域ＧＲｉｎｇから最も遠い中央領域５０では，ガードリング領域で接続されたグランドからの基板抵抗値がより高く，寄生バイポーラトランジスタのベース電位が高くなりやすく，他の領域よりも早く寄生バイポーラトランジスタがターンオンする。したがって，中央領域５０にシリサイドブロックを有する第２のクランプトランジスタＣＴｓｂを隣接して配置することで，全体のターンオン動作をより安定化できると考えられる。このようにレイアウトしたものは，Ｃ−Ｖ法のラッチアップ試験で，より高いサージ電圧に対しても安定してサージ電流を吸収することができた。したがって，中央領域に第２のクランプトランジスタを隣接配置させることで，全体の第２のクランプトランジスタの割合を減らすことができることが期待される。
【００４０】
図９は，本実施の形態の電源クランプ回路のＣ−Ｖ法によるラッチアップ試験の結果を示す図である。Ｃ−Ｖ法によるラッチアップ試験では，被試験装置である集積回路装置に電源電圧を供給した状態で，所定の電圧に充電されたキャパシタの電極を集積回路装置の電源端子に接続するスイッチを導通したときに，内部回路が破壊されなかったか否かをチェックする。そして，このキャパシタを充電する充電電圧源の電圧を徐々に増加させ、どの電圧で破壊に至ったか（耐圧レベル）を確認する。この電圧値が高いほど電源ノイズによる耐性が強いことを意味する。図９中に破線で示すとおり，２００Ｖ程度が最低要求される耐性レベルである。
【００４１】
図９の横軸は，複数のクランプトランジスタのうちのフルシリサイドの第１のクランプトランジスタの割合（％）を示し，縦軸は，破壊に至った充電電圧を示す。図９の横軸は，右に行くほどクランプトランジスタ領域の面積が小さく，左に行くほど面積が大きくなる。よって，省スペースにするためには，できるだけフルシリサイドの第１のクランプトランジスタの割合を増やす方が良いが，逆にターンオン動作が不安定になり，耐性レベルが低くなる。
【００４２】
図９には，サンプルＳ１〜Ｓ６の破壊に至る直前の電圧が示されている。サンプルＳ１は，全てのクランプトランジスタがシリサイドブロックを有する第２のクランプトランジスタＣＴｓｂで構成されたものであり，充電電圧８００Ｖまで破壊されなかった。サンプルＳ２は，フルシリサイドの第１のクランプトランジスタＣＴｆｓの割合が３３％程度であり，ＣＴｆｓ：ＣＴｓｂ＝１：２の割合で混合したものである。例えば，図６のように２つのクランプトランジスタを混合し且つ分散して配置した例である。
【００４３】
サンプルＳ３は，フルシリサイドの第１のクランプトランジスタＣＴｆｓの割合が５０％程度であり，ＣＴｆｓ：ＣＴｓｂ＝１：１の割合で混合したものである。つまり，図６の２つのクランプトランジスタを１：１に混合し且つ分散して配置した例である。この場合６００Ｖまで破壊されなかった。
【００４４】
サンプルＳ４は，フルシリサイドの第１のクランプトランジスタＣＴｆｓの割合が６６％程度であり，ＣＴｆｓ：ＣＴｓｂ＝２：１の割合で混合し分散配置した例である。４００Ｖまで破壊に至らなかった。そして，サンプルＳ５は，フルシリサイドの第１のクランプトランジスタＣＴｆｓの割合が７５％程度であり，ＣＴｆｓ：ＣＴｓｂ＝３：１の割合で混合し分散配置した例である。すなわち，図７の例である。このサンプルＳ５の耐圧レベルは，約３００Ｖであり，要求レベルの２００Ｖより高かった。
【００４５】
そして，サンプルＳ６は，全てフルシリサイドの第１のクランプトランジスタＣＴｆｓで構成した例である。このサンプルでは，全てのクランプトランジスタがターンオン動作せず一部のクランプトランジスタのみがターンオンし，その結果，破壊されてしまった。
【００４６】
図９の試験結果から，電源クランプ回路は，第１のクランプトランジスタユニットＣＴｆｓと第２のクランプトランジスタユニットＣＴｆｓとの混合比は，１：２〜３：１の範囲内のいずれかであることが好ましいことが理解できる。第２のクランプトランジスタユニットＣＴｆｓの割合を減らすと面積は小さくなるが耐圧レベルが低くなり，第２のクランプトランジスタユニットＣＴｆｓの割合を増やすと耐圧レベルは高くなるが面積が大きくなる。
【００４７】
サンプルＳ７は，ＣＴｆｓ：ＣＴｓｂ＝３：１の割合で混合し分散配置した例であり，且つ，クランプトランジスタをトリプルウエル構造のＰウエル領域内に形成した例である。後述するとおり，この場合は，耐圧レベルが大幅に改善されている。図中の矢印の意味は，さらに充電電圧レベルを上げても破壊されないと予想されるが，Ｃ−Ｖ法の試験装置として８００Ｖを越える充電電圧での試験を実施できず８００Ｖで試験を止めてしまったことを意味する。
【００４８】
図１０は，本実施の形態の電源クランプ回路のＣ−Ｖ法によるラッチアップ試験の結果を示す図である。この試験結果は，第１，第２のクランプトランジスタをＣＴｆｓ：ＣＴｓｂ＝３：１の割合で混合し，中央領域５０内に隣接して配置する第２のクランプトランジスタＣＴｆｓの割合を振ったサンプルＳ１０〜Ｓ１５である。横軸の割合が大きいほど，中央領域に隣接した第２のクランプトランジスタの数の割合が高いことを意味している。
【００４９】
サンプルＳ１０は，中央部の割合が０％であるので，図９のサンプルＳ５と同じである。耐圧レベルも３００Ｖと同じである。サンプルＳ１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５は，それぞれ中央領域５０内の隣接する第２のクランプトランジスタの割合が，１０％，３０％，５０％，６６％，７５％の例である。サンプルＳ１１，Ｓ１２に示されるとおり，中央領域５０内の隣接する第２のクランプトランジスタの割合を大きくすることで，サンプルＳ１１の耐圧レベル３００Ｖを，５００Ｖ，８００Ｖと高くすることができた。サンプルＳ１２，Ｓ１４，Ｓ１５の耐圧レベルも８００Ｖまで確認できた。ただし，Ｃ−Ｖ法の試験装置として８００Ｖを越える充電電圧での試験を実施できず８００Ｖで試験を止めた。
【００５０】
図１０の試験結果から，ＣＴｆｓ：ＣＴｓｂ＝３：１とシリサイドブロックを有する第２のクランプトランジスタＣＴｓｂの割合が少なくても，それを中央領域に隣接させることで，一斉ターンオン動作がより安定し，耐圧レベルが高くなることが理解できる。
【００５１】
図１１は，本実施の形態におけるトリプルウエル構造のクランプトランジスタの構造を示す断面図である。この例は，右側に，Ｐ型シリコン基板Ｐ−Ｓｕｂ内にＮ型ウエル領域４６が形成され，そのＮ型ウエル領域４６内にＰ型のドレイン，ソース領域が形成され，ＰチャネルＭＯＳトランジスタが形成されている。さらに，左側には，埋め込まれたＮ型ウエル領域４７と，ＳＴＩ（シャロートレンチアイソレーション）分離構造４９とによりＰ型基板Ｐ−ＳｕｂからアイソレートされたＰ型ウエル領域４８が形成され，そのＰ型ウエル領域４８内にＮ型のドレイン，ソース領域が形成され，ＮチャネルＭＯＳトランジスタが形成されている。
【００５２】
このようなトリプルウエル構造にすることで，ＮチャネルＭＯＳトランジスタのチャネル形成領域となるＰ型ウエル領域４８は，Ｐ型基板Ｐ−Ｓｕｂからアイソレートされることになり，電圧サージが印加されたときの横方向のＮＰＮ寄生バイポーラトランジスタのベース電位をより高くすることができ，ターンオン動作しやすい構造になる。
【００５３】
図９のサンプルＳ７は，図１１に示したトリプルウエル構造で構成されたＮチャネルＭＯＳトランジスタをクランプトランジスタとして使用した例である。トリプルウエル構造にすることで耐圧レベルを高くすることができている。
【００５４】
以上説明したとおり，本実施の形態の電源クランプ回路によれば，クランプトランジスタユニット領域を省面積にして且つ複数のクランプトランジスタユニットが電圧サージ印加時に安定的にターンオンしてサージ電流を流すことができる。
【符号の説明】
【００５５】
ＶＤＤ：第１の電源                Ｌ１２：第１の電源配線
ＶＳＳ：第２の電源                Ｌ１４：第２の電源配線
Ｂ−ＭＯＳＦＥＴ：クランプトランジスタ
２０：内部回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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