(57)【要約】【課題】逆方向の漏れ電流および順方向のオン電圧の低い半導体装置を提供する。【解決手段】第１導電型の第１半導体層１１と、第１半導体層１１の主面１１ａから所定の深さＬ１に埋め込まれ、主面１１ａ側から主面１１ａと反対面側に向かって、断面積が次第に大きくなる第２導電型の第２半導体層１２と、第１半導体層１１の主面１１ａに接触し、第１半導体層１１とショットキー接合を形成する金属層１３と、第２半導体層１２から第１半導体層１１の主面１１ａ側に向かって形成され、第１半導体層１１より高い比抵抗を有する高抵抗領域１４と、を具備している。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層の主面から所定の深さに埋め込まれ、前記主面側から前記主面と反対面側に向かって、断面積が次第に大きくなる第２導電型の第２半導体層と、
前記第１半導体層の前記主面に接触し、前記第１半導体層とショットキー接合を形成する金属層と、
前記第２半導体層から前記第１半導体層の前記主面側に向かって形成され、前記第１半導体層より高い比抵抗を有する高抵抗領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記高抵抗領域の比抵抗が、２Ω・ｃｍ以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の第１半導体層と、
前記第１半導体層の主面から所定の深さに埋め込まれ、前記主面に沿って、レイアウトされた第２導電型の第２半導体層と、
前記第１半導体層の前記主面に接触し、前記第１半導体層とショットキー接合を形成する金属層と、
前記第２半導体層に沿って離散的に配置され、前記第２半導体層から前記第１半導体層の前記主面に至り、前記第２半導体層の一部を前記金属層にオーミック接触させる接続導体と、
を具備することを特徴とする半導体装置。
【請求項４】
前記第２半導体層が、ストライプ状、または網目状にレイアウトされていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２半導体層の不純物濃度がピーク値を示す位置が、前記第１半導体層の前記主面から０．１μｍ以上の深さにあることを特徴とする請求項１または請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ショットキーバリアダイオードは、ＰＮ接合ダイオードより低い順方向電圧を有し、少数キャリアの注入もほとんどないために、回路の低損失化および高速動作に重要な半導体装置である。
【０００３】
半導体上にショットキーバリアメタル層を形成した構造のショットキーバリアダイオードは、ショットキーバリアメタルのバリアハイトによって逆方向電圧印加時の漏れ電流と順方向電圧印加時のオン電圧が決まる。  
バリアハイトの高い金属を使用すると、逆方向の漏れ電流を低減できるが、順方向のオン電圧が増加し、順方向の損失が増加してしまう。
【０００４】
また、半導体とメタル界面の電界強度が増加すると、ショットキーバリアハイトが低下するというショットキー効果があり、ショットキーダイオードに高電圧が印加された場合、逆方向の漏れ電流が増加するという本質的な問題がある。
【０００５】
これに対して、逆方向の漏れ電流を減少させたショットキーバリアダイオードが知られている（例えば特許文献１参照。）。
【０００６】
特許文献１に開示されたショットキーバリアダイオードは、第１導電型の半導体基板と、半導体基板に複数配列された第２導電型の拡散層と、半導体基板および拡散層と接触するショットキーバリアメタル層とを具備している。  
ＰＮ接合とショットキー接合とを混在させることにより、逆方向電圧印加時にＰＮ接合の空乏層を広げて逆方向の漏れ電流を減少させている。
【０００７】
然しながら、特許文献１に開示されたショットキーバリアダイオードは、ショットキーバリアメタル層と拡散層とが全面で接触しているので、その分ショットキー接合面積が減少する。そのため、チップサイズが同じ場合、順方向のオン電圧が大きくなるという問題がある。
【特許文献１】特開平１０−２３３５１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、逆方向の漏れ電流および順方向のオン電圧の低い半導体装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層の主面から所定の深さに埋め込まれ、前記主面側から前記主面と反対面側に向かって、断面積が次第に大きくなる第２導電型の第２半導体層と、前記第１半導体層の前記主面に接触し、前記第１半導体層とショットキー接合を形成する金属層と、前記第２半導体層から前記第１半導体層の前記主面側に向かって形成され、前記第１半導体層より高い比抵抗を有する高抵抗領域と、を具備することを特徴としている。
【００１０】
本発明の別態様の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層の主面から所定の深さに埋め込まれ、前記主面に沿って、レイアウトされた第２導電型の第２半導体層と、前記第１半導体層の前記主面に接触し、前記第１半導体層とショットキー接合を形成する金属層と、前記第２半導体層に沿って離散的に配置され、前記第２半導体層から前記第１半導体層の前記主面に至り、前記第２半導体層の一部を前記金属層にオーミック接触させる接続導体と、を具備することを特徴としている。
【発明の効果】
【００１１】
本発明によれば、逆方向の漏れ電流および順方向のオン電圧の低い半導体装置が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
本発明の実施例１に係る半導体装置について図１乃至図５を用いて説明する。図１は半導体装置を示す断面図、図２は半導体装置の製造工程を順に示す断面図、図３は半導体装置の不純物濃度プロファイルを示す図、図４は半導体装置のキャリア濃度プロファイルを示す図、図５は半導体装置の特性を示す図である。
【００１４】
図１に示すように、本実施例の半導体装置１０は、第１導電型の第１半導体層１１と、第１半導体層１１の主面１１ａから所定の深さＬ１に埋め込まれ、主面１１ａ側から主面１１ａと反対面側に向かって、断面積が次第に大きくなる第２導電型の第２半導体層１２と、第１半導体層１１の主面１１ａに接触し、第１半導体層１１とショットキー接合を形成する金属層１３と、第２半導体層１２から第１半導体層１１の主面１１ａ側に向かって形成され、第１半導体層１１より高い比抵抗を有する高抵抗領域１４と、を具備している。
【００１５】
第１半導体層１１は、例えばＮ＋型の半導体基板（シリコン基板）１５上に形成されたＮ型シリコン層で、ドリフト層とも呼ばれている。  
第２半導体層１２は、例えばＰ型シリコン層であり、第１半導体層１１の主面１１ａに沿って一方向（紙面に垂直な方向）にストライプ状に延伸し、一方向に直交する方向（紙面の横方向）に所定の間隔Ｓ１を有して複数配列されている。  
金属層１３はアノード電極で、例えばタングステン（Ｗ）、バナジウム（Ｖ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、チタン（Ｔｉ）などである。
【００１６】
高抵抗領域１４は、例えば比抵抗が２Ω・ｃｍ以上（不純物濃度で〜１０１５ｃｍ−３台以下）であり、Ｎ型でもＰ型であってもよい。高抵抗領域１４は、第２半導体層１２に連続しているが、第１半導体層１１の主面１１ａには至っていない。
【００１７】
半導体基板１５の裏面１５ａには、オーミック性の電極（カソード電極）１６が形成されている。  
第２半導体層１２と、第２半導体層１２を取り囲む第１半導体層１１との間に、ＰＮ接合１７が形成されている。
【００１８】
これにより、半導体装置１０は、ショットキー接合とＰＮ接合とが混在し、金属層１３から電極１６に向かって通電される縦型のショットキーバリアダイオードである。以後、半導体装置１０をショットキーバリアダイオードとも称する。
【００１９】
次に、半導体装置１０の動作について説明する。  
第２半導体層１２は、半導体装置１０の逆方向電圧印加時に逆方向の漏れ電流を防止するために設けられている。
【００２０】
半導体装置１０に逆方向電圧が印加されると、各第２半導体層１２から広がる空乏層同士がつながって、第２半導体層１２間の隙間が塞がれる（間隔Ｓ１≒０）ので、半導体装置１０がピンチオフされ、逆方向の漏れ電流が阻止される。
【００２１】
第２半導体層１２は金属層１３と接触していないので、第１半導体層１１と金属層１３との接触面積が減ずることなく確保され、順方向電圧印加時の半導体装置１０の順方向のオン電圧の増加が防止される。  
即ち、チップサイズが等しく、第２半導体層１２を有しないショットキーバリアダイオードと略同じ順方向のオン電圧が得られる。
【００２２】
また、第２半導体層１２は、主面１１ａ側から主面１１ａと反対面側に向かって断面積が次第に大きくなるとともに、先端部が主面１１ａと反対面側に向かって凸形状を有しているので、電極１６から金属層１３への電流路の狭まりを少なくすることができる。その結果、半導体装置１０の順方向電圧印加時のオン抵抗の増加が抑制される。
【００２３】
高抵抗領域１４は、半導体装置１０に逆方向電圧が印加されている状態から順方向電圧を印加したときに、過渡的にオン抵抗が高くなるのを防止するために設けられている。
【００２４】
半導体装置１０に逆方向電圧が印加されている状態から順方向電圧を印加したときに、第２半導体層１２がフローティング状態であると、第２半導体層１２へのホールの注入が遅くなるので、逆方向電圧印加時に広がったＰＮ接合１７からの空乏層が消滅するのに時間がかかる。  
その間、閉じていた電流路の拡がりが不十分なので、半導体装置１０の過渡的なオン抵抗が高くなり、高速動作が困難になる。
【００２５】
一方、高抵抗領域１４が存在すると、その導電型はＰ型に近いので、逆方向電圧が印加されている状態から順方向電圧を印加したときに、高抵抗領域１４を介して第２半導体層１２へホールを注入することが可能である。
【００２６】
その結果、第２半導体層１２へのホールの注入が早まるので、逆方向電圧印加時につながっていたＰＮ接合１７の空乏層が速やかに消滅し、閉じていた電流路が速やかに拡がる。従って、半導体装置１０の過渡的なオン抵抗が低減し、高速動作が可能になる。
【００２７】
半導体装置１０の逆方向電圧印加時の漏れ電流、および順方向電圧印加時のオン電圧は、第１半導体層１１の比抵抗ρ１、第２半導体層１２と金属層１３との距離Ｌ１、第２半導体層１２間の距離Ｓ１、第２半導体層１２の幅Ｗ１、第２半導体層１２の厚さＬ２などに依存する。
【００２８】
次に、半導体装置１０の製造方法について説明する。図２は半導体装置１０の製造工程を順に示す断面図である。
【００２９】
図２（ａ）に示すように、半導体基板１５であるシリコン基板に、例えばエピタキシャル成長法により、Ｎ型不純物として、例えば燐（Ｐ）をドープして、所望の耐圧に応じた不純物濃度１×１０１４〜５×１０１６ｃｍ−３程度、厚さ数ミクロン〜数１０ミクロン程度の第１半導体層１１を形成する。
【００３０】
次に、第１半導体層１１上に、例えば熱酸化あるいはＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜２０を形成する。  
次に、シリコン酸化膜２０上に、フォトリソグラフィ法によりストライプ状の開口２１ａを有するレジスト膜２１を形成する。  
次に、レジスト膜２１をマスクとして、シリコン酸化膜２０を介してＰ型不純物としてボロン（Ｂ）のイオン注入を、Ｂのピーク濃度が第１半導体層１１の主面１１ａより所定の深さにあり、Ｂの表面近傍濃度が第１半導体層１１の不純物濃度と同等以下の注入プロファイルが得られる条件で行い、不純物注入領域２２を形成する。
【００３１】
次に、図２（ｂ）に示すように、半導体基板１５に、例えば１０００℃程度の熱処理を施し、注入されたＢを活性化させるとともに、Ｂを第１半導体層１１中に拡散させる。  
これにより、主面１１ａ側から主面１１ａと反対面側に向かって断面積が次第に大きくなるとともに、先端部が凸形状を有する第２半導体層１２が形成される。  
更に、第２半導体層１２から第１半導体層１１の主面１１ａ側に向かって、第１半導体層１１のＰと拡散したＢとが強くコンペンセイションした高抵抗領域１４が形成される。
【００３２】
図３は半導体装置１０の不純物濃度プロファイルを示す図で、図中の実線がＢのイオン注入プロファイル、波線がＢの熱処理後プロファイル、一点鎖線がＰのプロファイルである。  
図３に示すように、高加速電圧でイオン注入されたＢは、ピーク不純物濃度Ｎｐが第１半導体層１１の主面１１ａより所定の深さＬ５にあり、Ｂの表面近傍の濃度が第１半導体層１１の不純物濃度Ｎｄより低いイオン注入プロファイル３０に従って分布する。  
熱処理により、Ｂはピーク濃度Ｎｐが低下するが、その分表面近傍および深部の不純物濃度が増加し、破線に示す熱処理後プロファイル３１に従って分布する。一方、Ｐのプロファイル３２は略変化しない。
【００３３】
これにより、Ｂの熱処理後プロファイル３１がＰのプロファイル３２と等しくなる深さＬ４、Ｌ６でＰＮ接合１７が形成され、深さＬ４と深さＬ６との間が第２半導体層１２になる。ここでは、Ｌ４が図１のＬ１に相当し、Ｌ６が図１のＬ１＋Ｌ２に相当する。  
Ｂのプロファイル３１がＰのプロファイル３２が接近する深さＬ３と深さＬ４との間が、ＰとＢとが強くコンペンセイションした高抵抗領域１４になる。
【００３４】
図４は半導体装置１０のキャリア濃度プロファイルを示す図である。  
図４に示すように、深さＬ４から深さＬ６の間に、ピークキャリア濃度が〜１×１０１６ｃｍ−３程度の第２半導体層１２が形成されている。ピークキャリア濃度を示す深さＬ５は、０．１μｍ以上にある。  
深さＬ３から深さＬ４の間に、キャリア濃度が〜１×１０１５ｃｍ−３程度以下の高抵抗領域１４が形成されている。
【００３５】
金属層１３は、深さＬ３より浅い深さＬ０（高抵抗領域１４の表面）で高抵抗領域１４と接触している。深さＬ０から深さＬ３の間は、Ｂの拡散が及ばないので、ほぼ第１半導体層１１のキャリア濃度Ｎｄを示している。
【００３６】
図５は半導体装置１０の特性を示す図で、図５（ａ）は図２に示す開口２１ａのピッチを固定し、開口２１ａの幅を可変した場合に、Ｂのイオン注入時の加速電圧と順方向のオン電圧Ｖｆの関係および加速電圧と逆方向の耐圧Ｖｒとの関係を示す図、図５（ｂ）は図２に示す開口２１ａの幅を固定し、開口２１ａのピッチを可変した場合に、加速電圧と順方向のオン電圧Ｖｆの関係および加速電圧と逆方向の耐圧Ｖｒとの関係を示す図である。
【００３７】
ここで、開口２１ａの幅は、主に第２半導体層１２の幅Ｗ１を決める因子である。開口２１ａのピッチは、主に第２半導体層１２間の間隔Ｓ１を決める因子である。  
加速電圧は、主に第２半導体層１２の主面１１ａからの距離Ｌ１、および第２半導体層１２の厚さＬ２を決める因子である。
【００３８】
図５（ａ）に示すように、開口２１ａのピッチを１．２μｍに固定し、開口２１ａの幅をパラメータとして０．１μｍから０．１μｍステップで０．４μｍまで変化させた場合、加速電圧が５０〜３５０ｋｅＶに対して、以下の結果が得られた。
【００３９】
順方向のオン電圧Ｖｆは、加速電圧が２５０ｋｅＶあたりまでは一定値（〜０．３Ｖ）を示し、加速電圧が２５０ｋｅＶを超えると増加（０．４〜０．６Ｖ）する傾向を示している。開口２１ａの幅が大きいほど、急激に増加している。  
逆方向の耐圧Ｖｒは、加速電圧に応じて緩やかに上昇（３１〜３６Ｖ）する傾向を示している。
【００４０】
図５（ｂ）に示すように、開口２１ａの幅を０．２μｍに固定し、開口２１ａのピッチをパラメータとして１μｍから０．１μｍステップで１．５μｍまで変化させた場合、加速電圧が５０〜３５０ｋｅＶに対して、以下の結果が得られた。
【００４１】
順方向のオン電圧Ｖｆは、開口２１ａのピッチが大きい（１．３〜１．５μｍ）場合は、加速電圧によらず低い値（〜０．３Ｖ）を示し、開口２１ａのピッチが小さい（１．０〜１．２μｍ）場合、加速電圧が高いほど急激に増加する傾向を示している。  
逆方向の耐圧Ｖｒは、加速電圧に応じて緩やかに上昇する傾向を示している。開口２１ａのピッチが小さいほうが、より高い逆方向の耐圧Ｖｒが得られている。
【００４２】
これから、逆方向の耐圧Ｖｆは、主に加速電圧と開口２１ａのピッチに依存している。順方向のオン電圧は、主に加速電圧と開口２１ａの幅に依存している。  
開口２１ａのピッチ１．２μｍ、開口２１ａの幅が０．２μｍの場合、加速電圧は２５０ｋｅＶ程度が適当である。  
そのとき、高い逆方向の耐圧Ｖｒ（〜３５Ｖ）および低い順方向のオン電圧Ｖｆ（〜０．３２Ｖ）が得られる。
【００４３】
また、順方向のオン電圧および逆方向の漏れ電流は、第１半導体層１１のシート抵抗ρｖｇにも依存する。  
一例として、第１半導体層１１のシート抵抗ρｖｇが０．３２５Ω／□のとき、第２半導体層１２と金属層１３との距離Ｌ１＝０．２〜０．３μｍ、第２半導体層１２間の距離Ｓ１＝１．２〜１．４μｍ、第２半導体層１２の幅Ｗ１＝０．８〜１μｍ、第２半導体層１２の厚さＬ２＝０．７〜０．８μｍ程度が適している。
【００４４】
以上説明したように、本実施例の半導体装置１０は、第１半導体層１１の主面１１ａから所定の深さＬ１に埋め込まれ、主面１１ａ側から主面１１ａと反対面側に向かって、断面積が次第に大きくなる第２導電型の第２半導体層１２と、第２半導体層１２から第１半導体層１１の主面１１ａ側に向かって形成され、第１半導体層１１より高い比抵抗を有する高抵抗領域１４とを具備している。
【００４５】
その結果、逆方向電圧印加時の漏れ電流を低減し、順方向電圧印加時のオン電圧の増加を抑制するとともに、印加電圧を逆方向から順方向に切り換えたときに、オン抵抗が過渡的に上昇するのを抑制することができる。  
従って、逆方向の漏れ電流および順方向のオン電圧の低い半導体装置が得られる。ダイナミックなオン抵抗が低いことから、高周波動作に適した半導体装置が得られる。
【００４６】
ここでは、第２半導体層１２の平面形状がストライプ状であり、複数配列されている場合につい説明したが、その他の平面形状であっても構わない。また、第２半導体層１２は少なくとも１つあれば良い。
【００４７】
半導体基板１５上に第１半導体層１２を形成した場合について説明したが、第１半導体層１２より不純物濃度の高いＮ型半導体層を介して形成しても構わない。  
不純物濃度の高いＮ型半導体基板１５はコンタクト層として機能し、第１電極１６とのオーミックコンタクトが容易になる。  
これにより、所望の耐圧に応じて第１半導体層１１を薄くして、第１半導体層１１の電圧降下を低減できる。
【００４８】
半導体装置１０が縦型の半導体装置である場合について説明したが、横型（プレーナー型）の半導体装置とすることもできる。横型の半導体装置の場合は、周知のように、第１半導体層１１を周りから絶縁分離し、第１半導体層１１の引き出し電極を金属層１３側に設ければよい。  
これによれば、半導体装置１０と他の回路をモノリシックに集積化した半導体集積装置が得られる利点がある。
【００４９】
半導体基板１５がシリコン基板である場合について説明したが、その他の半導体基板、例えばＧａＡｓ、ＩｎＰ、ＳｉＣ、ＧａＮなどを用いることも可能であり、同様の効果を得ることができる。
【実施例２】
【００５０】
本発明の実施例２に係る半導体装置について、図６乃至図８を用いて説明する。図６は半導体装置を示す図で、図６（ａ）はその平面図、図６（ｂ）はその斜視図、図７および図８は半導体装置の製造工程を順に示す断面図である。
【００５１】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。  
本実施例が実施例１と異なる点は、第２半導体層の一部を金属層にオーミック接触させるようにしたことにある。
【００５２】
即ち、図６に示すように、本実施例の半導体装置４０は、第１半導体層１１の主面１１ａから所定の深さＬ１に埋め込まれ、主面１１ａに沿って、レイアウトされた第２導電型の第２半導体層４２と、第２半導体層４２に沿って離散的に配置され、第２半導体層１２から第１半導体層１１の主面１１ａに至り、第２半導体層４２の一部を金属層１３にオーミック接触させる接続導体４４と、を具備している。
【００５３】
第２半導体層４２は、第１半導体層１１の主面１１ａに沿って一方向（紙面のＹ方向）にストライプ状に延伸し、一方向に直交する方向（紙面のＸ方向）に所定の間隔Ｓ１を有して複数配列されている。
【００５４】
第２半導体層４２は、断面形状を便宜的に矩形状に表わしているが、図１に示す第２半導体層１２と同じく、主面１１ａ側から主面１１ａと反対面側に向かって、断面積が次第に大きくなり、先端部が第１半導体層１１の主面１１ａと反対面側に向かって凸状である。
【００５５】
接続導体４４は、Ｙ方向の幅がＹ１のＰ型半導体層であり、第２半導体層４２上に所定の距離Ｙ２だけ離間して離散的に複数配置されている。  
また、接続導体４４は、複数配列された第２半導体層４２上に、分散して配置されている。
【００５６】
次に、半導体装置４０の動作について説明する。  
第２半導体層４４は、半導体装置４０が、逆方向電圧が印加されている状態から順方向電圧を印加したときに、過渡的にオン抵抗が高くなるのを防止するために設けられている。
【００５７】
第２半導体層４４は、一部が離散的に接続導体４４を介して金属層１３にオーミック接触しているので、逆方向電圧が印加されている状態から順方向電圧を印加したときに、強制的に第２半導体層４２へホールを注入することが可能である。
【００５８】
その結果、図１に示す高抵抗領域１４を介する場合よりも、第２半導体層４２へのホールの注入が早く行われるので、逆方向電圧印加時に広がったＰＮ接合１７の空乏層が速やかに消滅する。従って、本実施例では高抵抗領域１４はあってもなくても構わない。  
これにより、半導体装置４０の過渡的なオン抵抗が更に低減し、より高速動作が可能になる。また、逆方向電圧印加時には、第２半導体層４２の下部においてアバランシェ降伏が生じるが、このとき発生するホールが金属層１３に速やかに排出することができるため、アバランシェ時における破壊耐量を向上させることができる。
【００５９】
さらに、接続導体４４は離散的に分散して設けられているので、第２半導体層４２へのホールの注入が面内で均一化し、半導体装置４０の過渡的なオン抵抗の面内分布を均一化することが可能である。
【００６０】
ところで、接続層４４は順方向電圧印加時に電流通電するいわゆる有効面積部分に配置されずとも、例えばストライプ状に配置された第２半導体層４２が有効面積の周囲の接合終端部において、深いＰ型層等に接続され、その深いＰ型層が金属層１３と電気的に接続されている構造としてもよい。  
このような構造とすることで、有効面積における順方向電圧、逆方向リーク電流を効果的に低減することが可能である。
【００６１】
次に、半導体装置４０の製造方法について説明する。図７は半導体装置４０の製造工程を順に示す断面図である。
【００６２】
図７（ａ）に示すように、図２（ａ）と同様にして、第１半導体層１１上に絶縁膜５０を形成し、絶縁膜５０上にストライプ状の開口５１ａを有するレジスト膜５１を形成し、レジスト膜５１をマスクとして、絶縁膜５０を介して第１半導体層１１にＢをイオン注入し、不純物注入領域５２を形成する。  
次に、図７（ｂ）に示すように、図２（ｂ）と同様にして、熱処理を施し、ストライプ状の第２半導体層４２を形成する。
【００６３】
次に、図７（ｃ）に示すように、図２（ａ）と同様にして、第１半導体層１１上に絶縁膜５３を形成し、絶縁膜５３上の第２半導体層４２と対応する箇所に離散的に分散した開口５４ａを有するレジスト膜５４を形成し、レジスト膜５４をマスクとして、絶縁膜５３を介して第１半導体層１１にＢをイオン注入し、不純物注入領域５５を形成する。  
次に、図７（ｄ）に示すように、熱処理を施し、離散的に分散して設けられた接続導体４４を形成する。
【００６４】
次に、絶縁膜５３およびレジスト膜５４を除去した後、接続導体４４の上面を含む第１半導体層１１上に金属膜１３を形成し、半導体基板１５の裏面に電極１６を形成する。これにより、図６に示す半導体装置４０が得られる。
【００６５】
以上説明したように、本実施例の半導体装置４０は、レイアウトされた第２半導体層４２に沿って離散的に配置され、第２半導体層１２から第１半導体層１１の主面１１ａに至り、第２半導体層４２の一部を金属層１３にオーミック接触させる接続導体４４を具備している。
【００６６】
その結果、高抵抗領域１４を介する場合よりも、第２半導体層４２へのホールの注入が早く行われるので、逆方向電圧印加時に広がったＰＮ接合１７の空乏層がより速やかに消滅する。  
従って、半導体装置４０の過渡的なオン抵抗が更に低減し、より高速動作に適する利点がある。
【００６７】
ここでは、接続導体４４をイオン注入法により形成する場合について説明したが、その他の方法、例えば接続導体を導電材により形成しても構わない。図８は半導体装置４０の別の製造工程の要部を示す断面図である。
【００６８】
図８（ａ）に示すように、第２半導体層４２が埋め込まれた第１半導体層１１上に、絶縁膜６０として、例えばＣＶＤ法によりシリコン窒化膜６０ａとシリコン酸化膜６０ｂの積層膜を形成する。  
次に、絶縁膜６０上の第２半導体層４２と対応する部位に、フォトリソグラフィ法により離散的に分散して配置された開口６１ａを有するレジスト膜６１を形成する。
【００６９】
次に、レジスト膜６１をマスクとして、ＲＩＥ(Reactive Ion Etching)法により、シリコン酸化膜６０ｂをエッチングし、シリコン酸化膜６０ｂをマスクとしてシリコン窒化膜６０ａをエッチングする。  
次に、絶縁膜６０、レジスト膜６１をマスクとして、ＲＩＥ法により第１半導体層１１をエッチングし、第２半導体層４２に至るコンタクトホール６２を形成する。
【００７０】
次に、図８（ｂ）に示すように、レジスト膜６１、シリコン酸化膜６０ｂを除去した後、コンタクトホール６２を含むシリコン窒化膜６０ａ上に導電膜６３、例えばＣＶＤ法による不純物をドープしたポリシリコン膜、または無電解メッキ法による銅（Ｃｕ）膜などを形成する。
【００７１】
次に、図８（ｃ）に示すように、導電膜６３を、例えばＣＭＰ（Chemical Mechanical Polishing）法によりシリコン窒化膜６０ａをストッパーとして余分な導電膜６３を除去し、シリコン窒化膜６０ａを熱燐酸によりエッチングして第１半導体層１１の主面１１ａを露出させる。  
これにより、コンタクトホール６２に埋め込まれた導電膜６３を有する接続導体６４が形成される。
【００７２】
ここでは、第２半導体層４２がストライプ状にレイアウトされている場合にについて説明したが、その他のレイアウト、例えば網目状にレイアウトされていても構わない。
【００７３】
図９は網目状にレイアウトされた第２半導体層を有する半導体装置を示す平面図である。図９に示すように、半導体装置７０は、六角形の網目状にレイアウトされた第２半導体層７２と、第２半導体層７２上に離散的に分散して形成された接続導体７４とを具備している。
【００７４】
第２半導体層４２が網目状にレイアウトされている場合は、Ｐ型層に挟まれる第１半導体層１１は横方向の全周囲から空乏化されるために、Ｐ型層に挟まれる半導体層１１の幅がストライプと同じ幅としても、逆方向リーク電流が小さくなるという利点がある。
【００７５】
また、網目の形状は、六角形だけでなく、三角形、四角形など種々の多角形、またはリング状の網目とすることができる。
【実施例３】
【００７６】
本発明の実施例３に係る半導体装置について、図１０および図１１を用いて説明する。図１０は半導体装置の要部を示す図で、図１０（ａ）はその平面図、図１０（ｂ）はその断面図、図１１は半導体装置の特性を示す図である。
【００７７】
本実施例において、上記実施例２と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。  
本実施例が実施例２と異なる点は、半導体装置の外周部に第２半導体層を終端させる終端部を形成したことにある。
【００７８】
即ち、図１０に示すように、本実施例の半導体装置８０は縦型の半導体装置で、通電電流が流れる通電部８１と、通電部８１の周りに終端部８２とを具備している。
【００７９】
通電部８１には、第１の間隔Ｓ１で並設された第２半導体層４２と、第２半導体層４２の一部を金属層１３にオーミック接触させる接続導体（第１接続導体）４４とが形成されている。
【００８０】
終端部８２には、並設された第２半導体層４２の両側に、第１の間隔Ｓ１より小さい第２の間隔Ｓ２で並設された第２導電型の第３半導体層８３と、第３半導体層８３に沿って離散的に配置され、第３半導体層８３から第１半導体層１１の主面１１ａに至り、第３半導体層８３の一部を金属層１３にオーミック接触させる第２接続導体８４とが形成されている。
【００８１】
第２半導体層４２の第１の間隔Ｓ１は一定であり、第３半導体層８３の第２の間隔Ｓ２は第２半導体層４２側から第３半導体層８３側に向かって次第に小さくなるように設定されている。
【００８２】
終端部８２の第１半導体層１１上に、第３半導体層８３の端部にオーバラップするように、絶縁膜８５、例えばシリコン酸化膜が形成されている。  
金属層１３は、通電部８１から終端部８２にかけて形成され、一部が絶縁膜８５にオーバラップしている。
【００８３】
次に、半導体装置８０の動作について説明する。  
第３半導体層８３の第２の間隔Ｓ２が第２半導体層４２の第１の間隔Ｓ１より小さいので、逆方向電圧印加時に、より低い逆方向電圧で、隣接する第３半導体層６３の周りに形成される空乏層が一体化する。  
即ち、第３半導体層８３により、第１半導体層１１が容易に空乏化されるので、終端部６２において高い耐圧を得ることが可能である。
【００８４】
図１１は半導体装置８０の特性を示す図で、通電部８１における逆方向電圧印加時の耐圧、および順方向電圧印加時のオン電圧のシミュレーション結果を示す図である。  
同時に、第３半導体層８３の第２の間隔Ｓ２が場所によらず等しいと仮定したとき、終端部８２における逆方向電圧印加時の耐圧、および順方向電圧印加時のオン電圧のシミュレーション結果を示す図である。
【００８５】
シミュレーションは、第１半導体層１１の不純物の濃度が１．８×１０１６ｃｍ−３、深さＬ１が０．６μｍ、金属層１３がタングステン（Ｗ）の条件で行なった。
【００８６】
図１１に示すように、間隔Ｓが小さくなるほど、第１半導体層１１が容易に空乏化されるので、通電部８１および終端部８２における耐圧は増加する。  
一方、間隔Ｓが小さくなるほど、電流路が狭まるので、通電部８１および終端部８２における順方向電圧印加時のオン電圧Ｖｆは増加する。特に間隔Ｓが０．２μｍより小さくなるとオン電圧Ｖｆは急増している。
【００８７】
従って、順方向電圧印加時のオン電圧Ｖｆが重視される通電部８１においては、第２半導体層４２の第１の間隔Ｓ１は０．２μｍより大きくし、所望の順方向電圧印加時のオン電圧Ｖｆ、逆方向電圧印加時の漏れ電流が得られるように、例えば０．５μｍ程度に定めれば良い。
【００８８】
一方、逆方向電圧印加時の耐圧が重視される終端部８２においては、順方向電圧印加時に電流を流す必要がないので、第３半導体層８３の第２の間隔Ｓ２を０．２μｍ以下、とすることが望ましい。  
そして、第２半導体層４２側から第３半導体層８３側に向かって次第に小さくなるように、例えば０．２μｍから０．１μｍとすることが、耐圧の不連続を抑える観点から更に望ましい。
【００８９】
半導体装置８０の製造方法は、半導体装置４０と同様でありその説明は省略するが、第２半導体層４２と第３半導体層８３、第１接続導体４４と第２接続導体８４は、それぞれ同時に形成することができる。
【００９０】
比較として、終端部８２が、第１半導体層１１の主面１１ａから第２半導体層４２より深いＰ型拡散層を形成し、シリコン酸化膜８５上に金属膜１３をオーバラップさせる周知のフィールドプレート構造である場合に比べて、少なくとも２回必要なイオン注入工程を、１回とすることが可能である。
【００９１】
以上説明したように、本実施例の半導体装置８０は、半導体チップの外周部に終端部８２を具備しているので、逆方向電圧印加時の半導体チップの外周部の耐圧を高めることができる利点がある。
【００９２】
ここでは、第２の間隔Ｓ２が次第に小さくなる場合について説明したが、第１の間隔Ｓ１より小さければよく、第２の間隔Ｓ２が一定でも同様の効果を得ることができる。
【００９３】
第３半導体層８３の一部を金属層１３にオーミック接続する第２接続導体８４を有する場合について説明したが、第２接続導体８４は特に無くても構わない。  
第２接続導体８４がない場合、逆方向電圧が印加されている状態から順方向電圧を印加したときに、第２半導体層４２へのホールの注入が遅れるが、電流を流さないので、過渡的なオン抵抗に影響を与えないためである。
【００９４】
その場合、第３半導体層８３は金属層１３および電極１６のいずれの電位とも異なり、フローティング電位をとる。第３半導体層８３の電位をフローティングとすることで、空乏化される第１半導体層１１の体積が増加するため、耐圧を高くすることが可能となる。これにより、半導体装置８０の製造工程が、簡略化できる利点がある。
【００９５】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  請求項１において、前記第２半導体層の端部が、前記第１半導体層の前記主面と反対面側に向かって凸状である半導体装置。
【００９６】
（付記２）  第１導電型の半導体基板に形成された第１導電型の第１半導体層と、
前記第１半導体層の主面から所定の深さに埋め込まれ、前記主面に沿って第１の間隔で並設された第２導電型の第２半導体層と、
前記並設された第２半導体層の両側に、前記第１の間隔より小さい第２の間隔で並設された第２導電型の第３半導体層と、
前記第１半導体層の前記主面に接触し、前記第１半導体層とショットキー接合を形成する金属層と、
前記第２半導体層に沿って離散的に配置され、前記第２半導体層から前記第１半導体層の前記主面に至り、前記第２半導体層の一部を前記金属層にオーミック接触させる第１接続導体と、
前記半導体基板の裏面に形成された電極と、
を具備する半導体装置。
【００９７】
（付記３）  付記２において、前記第２の間隔が、前記第２半導体層側から前記第３半導体層側に向かって次第に小さくなる半導体装置。
【００９８】
（付記４）  付記２および付記３において、前記第３半導体層に沿って離散的に配置され、前記第３半導体層から前記第１半導体層の前記主面に至り、前記第３半導体層の一部を前記金属層にオーミック接触させる第２接続導体を具備する半導体装置。
【００９９】
（付記５）  付記２および付記３において、前記第３半導体層が前記金属層と電気的に絶縁され、前記金属層および前記電極のいずれの電位とも異なるフローティング電位である半導体装置。
【図面の簡単な説明】
【０１００】
【図１】本発明の実施例１に係る半導体装置を示す断面図。
【図２】本発明の実施例１に係る半導体装置の製造工程を示す断面図。
【図３】本発明の実施例１に係る半導体装置の不純物濃度プロファイルを示す図。
【図４】本発明の実施例１に係る半導体装置のキャリア濃度プロファイルを示す図。
【図５】本発明の実施例１に係る半導体装置の特性を示す図。
【図６】本発明の実施例２に係る半導体装置を示す図で、図６（ａ）はその平面図、図６（ｂ）はその斜視図。
【図７】本発明の実施例２に係る半導体装置の製造工程を示す断面図。
【図８】本発明の実施例２に係る半導体装置の別の製造工程を示す断面図。
【図９】本発明の実施例２に係る別の半導体装置を示す平面図。
【図１０】本発明の実施例３に係る半導体装置の要部を示す図で、図１０（ａ）はその平面図、図１０（ｂ）はその断面図。
【図１１】本発明の実施例３に係る半導体装置の特性を示す図。
【符号の説明】
【０１０１】
１０、４０、７０、８０  半導体装置
１１  第１半導体層
１２、４２、７２  第２半導体層
１３  金属層
１４  高抵抗領域
１５  半導体基板
１６  電極
１７  ＰＮ接合
２０  シリコン酸化膜
２１  レジスト膜
２２、５２、５５  不純物注入領域
３０  Ｂのイオン注入プロファイル
３１  Ｂの熱処理後プロファイル
３２  Ｐのプロファイル
４４、６４、７４  接続導体
５０、５３、６０、８５  絶縁膜
５１、５４、６１  レジスト膜
６２  コンタクトホール
６３  導電膜
８１  通電部
８２  終端部
８３  第３半導体層
８４  第２接続導体
【図１】
2010040857.tif 000003
【図２】
2010040857.tif 000004
【図３】
2010040857.tif 000005
【図４】
2010040857.tif 000006
【図５】
2010040857.tif 000007
【図６】
2010040857.tif 000008
【図７】
2010040857.tif 000009
【図８】
2010040857.tif 000010
【図９】
2010040857.tif 000011
【図１０】
2010040857.tif 000012
【図１１】
2010040857.tif 000013